(57)【特許請求の範囲】
【請求項１】
電源パターンとグランドパターンを有する配線基板と、
前記配線基板に実装された集積回路と、
前記配線基板に実装された積層コンデンサと、
を備え、
前記配線基板には、前記集積回路に供給される同じ種類の電源毎に前記電源パターンが設けられ、
前記集積回路は、前記同じ種類の電源毎に所定個数の電源端子を有し、当該所定個数の電源端子が同じ前記電源パターンに電気的に接続され、
前記積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された直方体形状の積層体と、前記積層体の対向する各端面に設けられ、前記第１内部電極の各端部に電気的に接続された第１外部電極及び第２外部電極と、前記積層体の対向する各側面に設けられ、前記第２内部電極の各端部に電気的に接続された一対の第３外部電極と、を有し、前記第１外部電極及び前記第２外部電極が前記電源パターンに電気的に接続され、前記一対の第３外部電極が前記グランドパターンに電気的に接続され、
前記同じ種類の電源毎に設けられた前記２個以上の積層コンデンサには、コンデンサの品質係数を示すＱ値が０．５未満となる積層コンデンサが含まれ、
前記同じ種類の電源毎に、境界周波数以下の周波数帯域における第１ターゲットインピーダンス、及び、前記境界周波数を超える周波数帯域における前記第１ターゲットインピーダンスよりも大きい第２ターゲットインピーダンスそれぞれを満たすように、前記同じ種類の電源毎に、２個以上の前記積層コンデンサが電源−グランド間に並列に設けられ、かつ、当該２個以上の積層コンデンサが、各積層コンデンサの最大許容配線長によってそれぞれ規定される各カバーエリアを合わせた領域内に前記所定個数の電源端子のうちの半数以上の電源端子が含まれるように、分散配置されることを特徴とする積層コンデンサの実装構造。
【請求項２】
前記同じ種類の電源毎に、２個以上かつ５個以下の前記積層コンデンサが電源−グランド間に並列に設けられることを特徴とする請求項１に記載の積層コンデンサの実装構造。
【請求項３】
少なくとも１種類の電源において、前記２個以上の積層コンデンサが、前記各カバーエリアを合わせた前記領域内に前記所定個数の電源端子全てが含まれるように、分散配置されることを特徴とする請求項１又は請求項２に記載の積層コンデンサの実装構造。
【請求項４】
電源パターンとグランドパターンを有する配線基板に集積回路と積層コンデンサが実装され、前記配線基板には前記集積回路に供給される同じ種類の電源毎に前記電源パターンが設けられ、前記集積回路は前記同じ種類の電源毎に所定個数の電源端子を有し、当該所定個数の電源端子が同じ前記電源パターンに電気的に接続された積層コンデンサの実装方法であって、
前記積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された直方体形状の積層体と、前記積層体の対向する各端面に設けられ、前記第１内部電極の各端部に電気的に接続された第１外部電極及び第２外部電極と、前記積層体の対向する各側面に設けられ、前記第２内部電極の各端部に電気的に接続された一対の第３外部電極と、を有する積層コンデンサであり、前記第１外部電極及び前記第２外部電極を前記電源パターンに電気的に接続し、前記一対の第３外部電極を前記グランドパターンに電気的に接続し、
前記同じ種類の電源毎に設けた前記２個以上の積層コンデンサには、コンデンサの品質係数を示すＱ値が０．５未満となる積層コンデンサを含み、
前記同じ種類の電源毎に、境界周波数以下の周波数帯域における第１ターゲットインピーダンス、及び、前記境界周波数を超える周波数帯域における前記第１ターゲットインピーダンスよりも大きい第２ターゲットインピーダンスそれぞれを満たすように、前記同じ種類の電源毎に、２個以上の前記積層コンデンサを電源−グランド間に並列に設け、かつ、当該２個以上の積層コンデンサを、各積層コンデンサの最大許容配線長によってそれぞれ規定される各カバーエリアを合わせた領域内に前記所定個数の電源端子のうちの半数以上の電源端子が含まれるように、分散配置することを特徴とする積層コンデンサの実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサの実装構造、及び、積層コンデンサの実装方法に関する。
【背景技術】
【０００２】
ＩＣなどの集積回路が実装された配線基板には、集積回路の動作中の電圧変動の抑制やノイズの除去などのために、集積回路の電源−グランド間にデカップリングコンデンサが実装される場合がある。デカップリングコンデンサが実装された場合、電圧変動を抑制する観点から、電源インピーダンスが低いことが望ましい。
【０００３】
近年、集積回路に供給する電源の低電圧・大電流に伴い、電源インピーダンスに対して要求されるターゲットインピーダンスが厳しくなっている。従来、電源インピーダンスをターゲットインピーダンス内に抑えるために、２端子コンデンサを多数個実装することで、低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）化を図っていた。
【０００４】
しかし、多数個の２端子コンデンサを配線基板に実装するためには、配線基板に大きな実装面積が必要となる。実装面積を削減する方法としては、例えば、特許文献１に、第１の信号電極層、グランド電極層、電源電極及び第２の信号電極層が積層された多層配線基板において、基板上面にＩＣが実装され、基板裏面に３端子コンデンサが実装されることが開示されている。このように、２端子コンデンサよりも低ＥＳＬの３端子コンデンサを用いることで、デカップリングコンデンサの個数を低減することできる。
【０００５】
ところで、デカップリングコンデンサが実装された配線基板では、集積回路の容量と、コンデンサのインダクタンスとの間で反共振が発生する。この反共振により、電源インピーダンスは、反共振周波数を境にして、低周波数側では周波数が高くなるほど高くなり、高周波数側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。この反共振周波数での電源インピーダンスがターゲットインピーダンスを超えるおそれがあるので、反共振を抑制することが望まれている。
【０００６】
反共振を抑制する方法としては、デカップリングコンデンサのＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）を大きくすることが考えられる。例えば、特許文献２には、積層方向に従って配列された第１コンデンサ部及び第２コンデンサ部を有するコンデンサ本体と、コンデンサ本体の側面に形成された複数の外部電極とを備える積層型チップコンデンサにおいて、第１コンデンサ部のＥＳＬが第２コンデンサ部のＥＳＬよりも小さくなるようにかつ第１コンデンサ部のＥＳＲが第２コンデンサ部のＥＳＲよりも大きくなるように第１コンデンサ部及び第２コンデンサ部を形成することが開示されている。さらに、特許文献２には、この構成の積層型チップコンデンサが回路基板に実際される際に第１コンデンサ部と第２コンデンサ部とが連結導体ラインを通じて相互連結され、この連結導体ラインの抵抗が第２コンデンサ部に直列的付加により第２コンデンサ部のＥＳＲが実質的に増大することが開示されている。これにより、第１コンデンサ部と第２コンデンサ部間のＥＳＲの差異が実質的に減少し、広い周波数帯域で一定のインピーダンス特性が具現化されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３２９２８２号公報
【特許文献２】特開２００９−６０１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ターゲットインピーダンスには、境界周波数以下の周波数帯域における第１ターゲットインピーダンスと、境界周波数超える周波数帯域における第２ターゲットインピーダンス（＞第１ターゲットインピーダンス）とからなる２段階で規定されるものがある。このターゲットインピーダンスを満たすためには、反共振周波数で高くなる電源インピーダンスが第２ターゲットインピーダンス以下となり、境界周波数で電源インピーダンスが第１ターゲットインピーダンス以下となる必要がある。
【０００９】
特許文献２に開示されている方法のように高ＥＳＲのコンデンサを用いることで反共振周波数での電源インピーダンスが比較的低く抑えられるが、反共振周波数よりも低周波数側の電源インピーダンスが高くなるという問題がある。そのため、この低周波数側で高くなる電源インピーダンスが、境界周波数で第１ターゲットインピーダンスを超えるおそれがある。境界周波数において電源インピーダンスを低下させるためには、低ＥＳＬ化する必要がある。
【００１０】
したがって、反共振周波数での電源インピーダンスが第２ターゲットインピーダンス以下となりかつ境界周波数での電源インピーダンスが第１ターゲットインピーダンス以下となるためには、ＥＳＲとＥＳＬを適切な値に調整し、高ＥＳＲ化と低ＥＳＬ化を図る必要がある。しかしながら、特許文献２に開示されている方法では、単一のコンデンサに高ＥＳＲの第１コンデンサ部と低ＥＳＬの第２コンデンサ部を構成しているので、複数のコンデンサを使用した場合のようにＥＳＲ及びＥＳＬの精度良く調整できないおそれがある。そのため、反共振周波数と境界周波数の何れかの周波数でターゲットインピーダンスを超えるおそれがある。一方、ＥＳＲ及びＥＳＬを精度良く調整するために、積層コンデンサの個数を増やすと、積層コンデンサの実装面積が増大してしまう。
【００１１】
本発明は、上記問題点を解消する為になされたものであり、積層コンデンサの実装面積を抑えつつ、電源インピーダンスをターゲットインピーダンス内に抑えることが可能な積層コンデンサの実装構造及び積層コンデンサの実装方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る積層コンデンサの実装構造は、電源パターンとグランドパターンを有する配線基板と、配線基板に実装された集積回路と、配線基板に実装された積層コンデンサと、を備え、配線基板には、集積回路に供給される同じ種類の電源毎に電源パターンが設けられ、集積回路は、同じ種類の電源毎に所定個数の電源端子を有し、当該所定個数の電源端子が同じ電源パターンに電気的に接続され、積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された直方体形状の積層体と、積層体の対向する各端面に設けられ、第１内部電極の各端部に電気的に接続された第１外部電極及び第２外部電極と、積層体の対向する各側面に設けられ、第２内部電極の各端部に電気的に接続された一対の第３外部電極と、を有し、第１外部電極及び第２外部電極が電源パターンに電気的に接続され、一対の第３外部電極がグランドパターンに電気的に接続され、同じ種類の電源毎に、２個以上の積層コンデンサが電源−グランド間に並列に設けられ、同じ種類の電源毎に設けられた２個以上の積層コンデンサには、コンデンサの品質係数を示すＱ値が０．５未満となる積層コンデンサが含まれ、同じ種類の電源毎に、境界周波数以下の周波数帯域における第１ターゲットインピーダンスと境界周波数超える周波数帯域における第１ターゲットインピーダンスよりも大きい第２ターゲットインピーダンスとからなるターゲットインピーダンスを満たすように、２個以上の積層コンデンサが、当該各積層コンデンサの最大許容配線長によってそれぞれ規定される各カバーエリアを合わせた領域内に所定個数の電源端子のうちの半数以上の電源端子が含まれるように、分散配置されることを特徴とする。
【００１３】
本発明に係る積層コンデンサの実装方法は、電源パターンとグランドパターンを有する配線基板に集積回路と積層コンデンサが実装され、配線基板には集積回路に供給される同じ種類の電源毎に電源パターンが設けられ、集積回路は同じ種類の電源毎に所定個数の電源端子を有し、当該所定個数の電源端子が同じ電源パターンに電気的に接続された積層コンデンサの実装方法であって、積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された直方体形状の積層体と、積層体の対向する各端面に設けられ、第１内部電極の各端部に電気的に接続された第１外部電極及び第２外部電極と、積層体の対向する各側面に設けられ、第２内部電極の各端部に電気的に接続された一対の第３外部電極と、を有する積層コンデンサであり、第１外部電極及び第２外部電極を電源パターンに電気的に接続し、一対の第３外部電極をグランドパターンに電気的に接続し、同じ種類の電源毎に、２個以上の積層コンデンサを電源−グランド間に並列に設け、同じ種類の電源毎に設けた２個以上の積層コンデンサには、コンデンサの品質係数を示すＱ値が０．５未満となる積層コンデンサを含み、同じ種類の電源毎に、境界周波数以下の周波数帯域における第１ターゲットインピーダンスと境界周波数超える周波数帯域における第１ターゲットインピーダンスよりも大きい第２ターゲットインピーダンスとからなるターゲットインピーダンスを満たすように、２個以上の積層コンデンサを、当該各積層コンデンサの最大許容配線長によってそれぞれ規定される各カバーエリアを合わせた領域内に所定個数の電源端子のうちの半数以上の電源端子が含まれるように、分散配置することを特徴とする。
【００１４】
本発明では、配線基板における集積回路の同じ種類の電源毎に、電源−グランド間に２個以上の積層コンデンサ（３端子コンデンサ）が並列に接続されている。この２個以上の積層コンデンサには、Ｑ値（コンデンサの品質係数）が０．５未満となる積層コンデンサ（高ＥＳＲの積層コンデンサ）が含まれている。このように、本発明では、高ＥＳＲの積層コンデンサを含む２個以上の積層コンデンサが並列に設けられていので、この２個以上の積層コンデンサによってＥＳＲを精度良く調整することができ、適切な高ＥＳＲ化を図ることができる。この高ＥＳＲ化により、集積回路の容量と積層コンデンサのインダクタンスとの間で発生する反共振を抑えることができる。これにより、境界周波数超える周波数帯域において（特に、反共振周波数において）、電源インピーダンスを第２ターゲットインピーダンス内に抑えることができる。
【００１５】
また、本発明では、配線基板における集積回路の同じ種類の電源毎に、２個以上の積層コンデンサが、電源−グランド間に並列に接続されると共に各積層コンデンサのカバーエリアを合わせた領域内に所定個数の電源端子のうちの半数以上の電源端子が含まれるように分散配置されている。積層コンデンサは、３端子コンデンサであるので、低ＥＳＬの積層コンデンサである。また、この２個以上の低ＥＳＬの積層コンデンサが並列に接続されかつ所定個数の電源端子の分布に対して分散して配置されているので、少ない個数の積層コンデンサによってＥＳＬを精度良く調整することができ、適切な低ＥＳＬ化を図ることができる。これにより、高ＥＳＲによって反共振周波数よりも低周波数側で高くなる電源インピーダンスを調整でき、電源インピーダンスを低くすることができる。これにより、境界周波数において、電源インピーダンスを第１ターゲットインピーダンス内に抑えることができる。
【００１６】
このように、本発明によれば、電源インピーダンスをターゲットインピーダンス内に抑えることができる。また、本発明によれば、積層コンデンサの並列接続と分散配置により、少ない個数の積層コンデンサによって適切な高ＥＳＲ化及び低ＥＳＬ化できるので、積層コンデンサの実装面積を抑えることができる。
【００１７】
本発明に係る積層コンデンサの実装構造では、同じ種類の電源毎に、２個以上かつ５個以下の積層コンデンサが電源−グランド間に並列に設けられることが好ましい。このように、積層コンデンサを５個以下とすることで、積層コンデンサの実装面積を削減することができる。
【００１８】
本発明に係る積層コンデンサの実装構造では、少なくとも１種類の電源において、２個以上の積層コンデンサが、各カバーエリアを合わせた領域内に所定個数の電源端子全てが含まれるように、分散配置されることが好ましい。このように２個以上の積層コンデンサを分散配置することで、ＥＳＬを効率良く低くすることができ、電源インピーダンスを低下させることができる。
【発明の効果】
【００１９】
本発明によれば、積層コンデンサの実装面積を抑えつつ、電源インピーダンスをターゲットインピーダンス内に抑えることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図２】実施形態に係る積層コンデンサの外形状を示す図であり、（ａ）が平面図であり、（ｂ）が側面図である。
【図３】図２（ｂ）のＩＩ−ＩＩ線に沿った断面図である。
【図４】実施形態に係る積層コンデンサの実装構造による電源インピーダンスをターゲットインピーダンス内に抑える方法の説明図である。
【図５】半値幅を用いたＱ値の導出方法の説明図である。
【図６】最大許容配線長（カバーエリア）の導出方法の説明図である。
【図７】２個以上の積層コンデンサの分散配置方法の説明図である。
【図８】ＩＣにおける２種類の電源の電源端子の分布の一例を示す図である。
【図９】図８の第１のＡＰＵ用の電源端子の分布に対する積層コンデンサの分散配置の一例を示す図である。
【図１０】図８の第２のＡＰＵ用の電源端子の分布に対する積層コンデンサの分散配置の一例を示す図である。
【図１１】積層コンデンサのＥＳＲを変えた場合の電源インピーダンスの周波数特性の比較例を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２２】
図１を参照して、実施形態に係る積層コンデンサの実装構造１について説明する。図１は、実施形態に係る積層コンデンサの実装構造１の構成を示す断面図である。なお、図１の断面図では、見易くするために、ビアとパターンにのみハッチングを施している。
【００２３】
実装構造１は、ＩＣ１０（特許請求の範囲に記載の集積回路に相当）が実装された配線基板２０に構成される。このＩＣ１０には、複数の種類の電源（例えば、電源ＩＣ）から電力がそれぞれ供給される。本実施形態では、ＩＣ１０の第１のＡＰＵ用の電源と第２のＡＰＵ用の電源の２種類の電源の例で説明する。電源の種類は、供給する電圧などにより異なる。配線基板２０には、同じ種類の電源毎に、２個以上かつ５個以下の積層コンデンサ（例えば、第１のＡＰＵ用の電源に対して積層コンデンサ３０、第２のＡＰＵ用の電源に対して積層コンデンサ４０）が実装されている。この積層コンデンサ３０及び積層コンデンサ４０は、ＩＣ１０の電源−グランド間に接続されたデカップリングコンデンサである。
【００２４】
ＩＣ１０について説明する。ＩＣ１０は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって配線基板２０の上面２０ａに実装されている。ＩＣ１０は、第１のＡＰＵ用の所定個数の電源端子（電源ピン）１１、第２のＡＰＵ用の所定個数の電源端子１２及び多数個のグランド端子（グランドピン）１３などを有している。
【００２５】
ＩＣ１０は、例えば、スマートフォン、パーソナルコンピュータなどで用いられるアプリケーションプロッセッサ（ＡＰＵ）である。ＩＣ１０は、上述したように複数の種類の電源から電力（例えば、低電圧・大電流の電力）がそれぞれ供給される。ＩＣ１０には、同じ種類の電源毎に、安定して動作するように（誤動作しないように）、電源に要求されるターゲットインピーダンス（電源インピーダンスの目標値）が設定されている。ターゲットインピーダンスは、境界周波数以下の周波数帯域における第１ターゲットインピーダンスと、境界周波数超える周波数帯域における第２ターゲットインピーダンス（＞第１ターゲットインピーダンス）とからなる。ターゲットインピーダンスは、例えば、ＡＰＵの場合、第１のＡＰＵ用のターゲットインピーダンスは２５ＭＨｚ以下の周波数帯域で３０ｍΩであり、２５ＭＨｚを超える周波数帯域で１００ｍΩであり、第２のＡＰＵ用のターゲットインピーダンスは２５ＭＨｚ以下の周波数帯域で２５ｍΩであり、２５ＭＨｚを超える周波数帯域で８０ｍΩである。
【００２６】
配線基板２０について説明する。配線基板２０は、多層配線基板である。配線基板２０の上面２０ａには、ＩＣ１０が表面実装されている。配線基板２０の下面２０ｂには、積層コンデンサ３０及び積層コンデンサ４０が表面実装されている。配線基板２０は、図１において上側から、絶縁層（誘電体層）２０ｃ、電源パターン２０ｄ、絶縁層２０ｅ、電源パターン２０ｆ、絶縁層２０ｇ、グランドパターン２０ｈ（例えば、グランドプレーン）、絶縁層２０ｉ、グランドパターン２０ｊ、絶縁層２０ｋ、絶縁層２０ｌ、絶縁層２０ｍが順に積層されている。この絶縁層２０ｋと絶縁層２０ｌとの間、絶縁層２０ｌと絶縁層２０ｍとの間には信号パターンなどの配線パターンが設けられている。
【００２７】
絶縁層２０ｃ，２０ｅ，２０ｇ，２０ｉ，２０ｋ，２０ｌ，２０ｍは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板状である。電源パターン２０ｄ，２０ｆは、例えば、銅箔などからなる電源パターンである。電源パターン２０ｄ，２０ｆは、同じ種類の電源毎に設けられている。電源パターン２０ｄは、第１のＡＰＵ用の電源の電源パターンである。電源パターン２０ｆは、第２のＡＰＵ用の電源の電源パターンである。グランドパターン２０ｈ，２０ｊは、例えば、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。
【００２８】
電源パターン２０ｄには、ＩＣ１０の第１のＡＰＵ用の電源端子１１および第１のＡＰＵ用の積層コンデンサ３０の電源端子（第１外部電極３２，第２外部電極３３）が電気的に接続される。電源端子１１は、絶縁層２０ｃを厚み方向に貫通するように形成された層間貫通ビア２１を介して、電源パターン２０ｄに接続されている。第１外部電極３２は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ、絶縁層２０ｉ、グランドパターン２０ｈ、絶縁層２０ｇ、電源パターン２０ｆ及び絶縁層２０ｅを厚み方向に貫通するように形成された層間貫通ビア２４を介して、電源パターン２０ｄに接続されている。第２外部電極３３は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ、絶縁層２０ｉ、グランドパターン２０ｈ、絶縁層２０ｇ、電源パターン２０ｆ及び絶縁層２０ｅを厚み方向に貫通するように形成された層間貫通ビア２５を介して、電源パターン２０ｄに接続されている。
【００２９】
電源パターン２０ｆには、ＩＣ１０の第２のＡＰＵ用の電源端子１２および第２のＡＰＵ用の積層コンデンサ４０の電源端子（第１外部電極４２，第２外部電極４３）が電気的に接続される。電源端子１２は、絶縁層２０ｃ、電源パターン２０ｄ及び絶縁層２０ｅを厚み方向に貫通するように形成された層間貫通ビア２２を介して、電源パターン２０ｆに接続されている。第１外部電極４２は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ、絶縁層２０ｉ、グランドパターン２０ｈ及び絶縁層２０ｇを厚み方向に貫通するように形成された層間貫通ビア２６を介して、電源パターン２０ｆに接続されている。第２外部電極４３は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ、絶縁層２０ｉ、グランドパターン２０ｈ及び絶縁層２０ｇを厚み方向に貫通するように形成された層間貫通ビア２７を介して、電源パターン２０ｆに接続されている。
【００３０】
グランドパターン２０ｈには、第１のＡＰＵ用の積層コンデンサ３０のグランド端子（第３外部電極３４）及び第２のＡＰＵ用の積層コンデンサ４０のグランド端子（第３外部電極４４）が電気的に接続される。第３外部電極３４は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ及び絶縁層２０ｉを厚み方向に貫通するように形成された層間貫通ビア２８を介して、グランドパターン２０ｈに接続されている。第３外部電極４４は、絶縁層２０ｍ，２０ｌ，２０ｋ，グランドパターン２０ｊ及び絶縁層２０ｉを厚み方向に貫通するように形成された層間貫通ビア２９を介して、グランドパターン２０ｈに接続されている。
【００３１】
グランドパターン２０ｊには、ＩＣ１０のグランド端子１３が電気的に接続される。グランド端子１３は、絶縁層２０ｃ、電源パターン２０ｄ、絶縁層２０ｅ，電源パターン２０ｆ，絶縁層２０ｇ，グランドパターン２０ｈ及び絶縁層２０ｉを厚み方向に貫通するように形成された層間貫通ビア２３を介して、グランドパターン２０ｊに接続されている。
【００３２】
図２及び図３を参照して、積層コンデンサ３０，４０について説明する。図２は、実施形態に係る積層コンデンサ３０，４０の外形状を示す図であり、（ａ）が平面図であり、（ｂ）が側面図である。図３は、図２（ｂ）のＩＩ−ＩＩ線に沿った断面図である。
【００３３】
積層コンデンサ３０，４０は、上述したようにデカップリングコンデンサである。積層コンデンサ３０，４０は、ＩＣ１０の動作中の電源の電圧変動を抑制する機能、ノイズ（例えば、電源−グランド間に入るノイズ、ＩＣ１０の動作により発生するノイズ）を除去する機能などを有する。また、２個以上かつ５個以下の積層コンデンサ３０，４０の並列接続と分散配置により、電源インピーダンスをターゲットインピーダンス内に抑える。
【００３４】
積層コンデンサ３０，４０は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ３０，４０の外形寸法は、例えば、１．２ｍｍ（長手方向の寸法）×０．９ｍｍ（幅方向の寸法）×０．７５ｍｍ（厚み方向の寸法）である。積層コンデンサ３０，４０は、大容量のコンデンサであり、例えば、２２μＦの積層コンデンサである。また、積層コンデンサ３０，４０は、３端子コンデンサである。３端子コンデンサは、２端子コンデンサよりもＥＳＬが低い。積層コンデンサ３０，４０は、積層体３１，４１と、第１外部電極３２，４２と、第２外部電極３３，４３と、一対の第３外部電極３４，４４と、を備えている。積層コンデンサ３０と積層コンデンサ４０とは同様の構成を有しているので、以下では積層コンデンサ３０についてのみ詳細な構成を説明し、積層コンデンサ４０の詳細な構成の説明を省略する。
【００３５】
積層コンデンサ３０は、積層体３１と、電源用端子となる第１外部電極３２及び第２外部電極３３と、グランド用端子となる一対の第３外部電極３４とからなる３端子コンデンサである。第１外部電極３２は、積層体３１の対向する一対の端面３１ａ，３１ｂのうちの一方の端面３１ａに設けられている。第２外部電極３３は、他方の端面３１ｂに設けられている。第１外部電極３２及び第２外部電極３３は、積層体３１の端面３１ａ，３１ｂだけでなく、積層体３１の側面３１ｃ，３１ｄの一部及び主面３１ｅ，３１ｆの一部まで設けられている。一対の第３外部電極３４は、積層体３１の対向する一対の側面３１ｃ，３１ｄ（一対の端面３１ａ，３１ｂ間に配置される面）にそれぞれ設けられている。第３外部電極３４は、積層体３１の側面３１ｃ，３１ｄだけでなく、積層体１０の主面３１ｅ，３１ｆの一部まで設けられている。第３外部電極３４の幅（長手方向の寸法）は、例えば、０．５ｍｍである。第３外部電極３４と第１外部電極３２又は第２外部電極３３との間のギャップは、例えば、０．２ｍｍである。
【００３６】
積層体３１は、複数の誘電体層３５と複数の第１内部電極３６及び第２内部電極３７とを有しており、誘電体層３５を挟んで第１内部電極３６と第２内部電極３７とが交互に積層されている。積層体３１は、直方体形状であり、対向する一対の主面３１ｅ，３１ｆの間に対向する一対の端面３１ａ，３１ｂと対向する一対の側面３１ｃ，３１ｄとが配置されている。
【００３７】
誘電体層３５は、長方形状の膜状に形成されている。誘電体層３５は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックからなる。なお、これらの主成分には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。
【００３８】
第１、第２内部電極３６，３７は、薄膜状に形成されている。第１、第２内部電極３６，３７は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどからなる。第１内部電極３６と第２内部電極３７とは、誘電体層３５を介して互いに対向するように、交互に積層されている。
【００３９】
第１内部電極３６は、本体部３６ａと、第１引き出し部３６ｂと、第２引き出し部３６ｃとからなる。本体部３６ａは、長方形状である。第１引き出し部３６ｂは、本体部１６ａの一方の端部（第１外部電極３２が設けられる端面３１ａ側の端部）に設けられ、第１外部電極３２に電気的に接続されている。第２引き出し部３６ｃは、本体部３６ａの他方の端部（第２外部電極３３が設けられる端面３１ｂ側の端部）に設けられ、第２外部電極３３に電気的に接続されている。
【００４０】
第２内部電極３７は、本体部３７ａと、一対の引き出し部３７ｂ，３７ｂとからなる。本体部３７ａは、誘電体層３５を介して第１内部電極３６の本体部３６ａと対向し、本体部３６ａと同様の長方形状である。引き出し部３７ｂ，３７ｂは、本体部３７ａの対向する各端部（一対の第３外部電極３４，３４が設けられる側面３１ｃ，３１ｄ側の各端部）に設けられている。引き出し部３７ｂは、第３外部電極３３に電気的に接続されている。
【００４１】
第１外部電極３２は、複数の第１内部電極３６の第１引き出し部３６ｂに電気的に接続されている。第１外部電極３２は、層間貫通ビア２４を介して、電源パターン２０ｄに電気的に接続されている。したがって、第１外部電極３２は、電源用の端子である。
【００４２】
第２外部電極３３は、複数の第１内部電極３６の第２引き出し部３６ｃに電気的に接続されている。第２外部電極３３は、層間貫通ビア２５を介して、電源パターン２０ｄに電気的に接続されている。したがって、第２外部電極３３は、電源用の端子である。
【００４３】
第３外部電極３４，３４は、複数の第２内部電極３７の引き出し部３７ｂ，３７ｂにそれぞれ電気的に接続されている。第３外部電極３４，３４は、層間貫通ビア２８を介して、グランドパターン２０ｈにそれぞれ電気的に接続されている。したがって、第３外部電極３４，３４は、グランド用の端子である。
【００４４】
第１〜第３外部電極３２，３３，３４は、例えば、Ｃｕ電極と、Ｃｕ電極を覆うように形成されたメッキ層（例えば、ニッケルメッキ層とこのニッケルメッキ層を覆うスズメッキ層）と、を有している。特に、２個以上の積層コンデンサ３０のうちの１個以上の積層コンデンサ３０は、抵抗値（ＥＳＲ）が大きくなるように、第１外部電極３２及び第２外部電極３３の内側に抵抗層を有している。全ての積層コンデンサ３０が抵抗層を有していてよい。抵抗層は、例えば、Ｃｕ電極の内側に配置され（つまり、積層体３１の端面３１ａ，３１ｂに沿って配置され）、Ｃｕ電極に覆われている。
【００４５】
抵抗層は、例えば、抵抗成分を含有する抵抗ペーストを焼き付けることによって形成される。この抵抗成分としては、例えば、Ｉｎ−Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ−Ｃｕ複合酸化物、Ｓｒ−Ｆｅ複合酸化物、Ｃａ−Ｓｒ−Ｒｕ複合酸化物などの複合酸化物、ルテニウム、カーボンなどが用いられる。また、抵抗層は、例えば、Ｂ−Ｓｉ系ガラス、Ｂ−Ｓｉ−Ｚｎ系ガラスなどのガラスが添加されてもよい。また、抵抗層は、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物が添加されることにより、比抵抗等を調整できるようにしてもよい。
【００４６】
この抵抗層を有する積層コンデンサ３０は、抵抗層がない積層コンデンサよりもＥＳＲが高い高ＥＳＲのコンデンサである。高ＥＳＲの値は、例えば、数１０ｍΩである。この高ＥＳＲの値は、抵抗層により調整可能である。なお、２個以上の積層コンデンサ３０の中には、抵抗層がない低ＥＳＲのコンデンサが含まれていてもよい。
【００４７】
実装構造１では、ＩＣ１０の同じ種類の電源毎に、積層コンデンサ３０，４０の実装面積（積層コンデンサ３０，４０の個数）を抑えつつ、少ない個数（２個以上かつ５個以下）の積層コンデンサ３０，４０によって電源インピーダンスがターゲットインピーダンスを満たすように構成されている。この少ない個数の積層コンデンサ３０，４０によって電源インピーダンスをターゲットインピーダンス内に抑える方法を、図４を参照して説明する。図４は、実施形態に係る積層コンデンサの実装構造１による電源インピーダンスをターゲットインピーダンス内に抑える方法の説明図である。図４は、横軸が周波数であり、縦軸がインピーダンス（電源インピーダンス）である。
【００４８】
ＩＣ１０には、同じ種類の電源毎に、必要なデカップリングコンデンサの容量が設定されている。積層コンデンサの容量が小さいと、この必要なデカップリングコンデンサの容量を満たすためには積層コンデンサの個数が多くなる。そこで、実装構造１では、大容量の積層コンデンサ３０，４０を用いている。これにより、積層コンデンサ３０，４０の個数をある程度削減できる。
【００４９】
上述したように、ターゲットインピーダンスは、ＩＣ１０の同じ種類の電源毎に、境界周波数ＢＦ以下の周波数帯域での第１ターゲットインピーダンスＴＩ１と、境界周波数ＢＦ超える周波数帯域での第２ターゲットインピーダンスＴＩ２とからなる。ＩＣ１０を安定して動作させるためには、同じ種類の電源毎に、電源インピーダンスがこの２段階の第１ターゲットインピーダンスＴＩ１と第２ターゲットインピーダンスＴＩ２を満たす必要がある。
【００５０】
ＩＣ１０は容量を有しているので、このＩＣ１０の容量と積層コンデンサ３０，４０のインダクタンスとの間で反共振が発生する。この反共振により、電源インピーダンスは、反共振周波数ＡＦ（＞境界周波数ＢＦ）で高くなる。そのため、境界周波数ＢＦよりも高い反共振周波数ＡＦでの電源インピーダンスが、第２ターゲットインピーダンスＴＩ２を超えるおそれがある。図４に示す例の場合、破線ＺＦ１で示す電源インピーダンスは、反共振周波数ＡＦで第２ターゲットインピーダンスＴＩ２を超えている。電源インピーダンスがターゲットインピーダンスを満たすためには、この反共振周波数ＡＦでの電源インピーダンスが第２ターゲットインピーダンスＴＩ２以下にする必要がある。
【００５１】
そこで、実装構造１では、同じ種類の電源毎に、２個以上の積層コンデンサ３０，４０が電源−グランド間に並列に接続されており、この２個以上の積層コンデンサ３０，４０のうちの１個以上の積層コンデンサ３０，４０を高ＥＳＲとしている。この高ＥＳＲの積層コンデンサ３０，４０により並列接続される２個以上の積層コンデンサ３０，４０全体のＥＳＲを調整して高ＥＳＲ化することで、反共振周波数よりも低周波数側の電源インピーダンスを底上している。同時に、反共振周波数ＡＦでの電源インピーダンスが抑制され、反共振周波数ＡＦでの電源インピーダンスが第２ターゲットインピーダンスＴＩ２以下になる。
【００５２】
この高ＥＳＲの積層コンデンサ３０，４０のＥＳＲは、Ｑ値（コンデンサの品質係数）によって定義される。このＱ値の導出方法を、図５を参照して説明する。図５は、半値幅を用いたＱ値の導出方法の説明図である。図５は、横軸が周波数であり、縦軸がＳパタメータである。図５には、積層コンデンサのＳパラメータの周波数特性ＳＦ１の一例を示している。
【００５３】
図５における符号Ｆ０で示す周波数は、積層コンデンサの共振点での周波数である。符号ＦＵで示す周波数は、共振点の周波数Ｆ０でのＳパラメータから３ｄＢ高いＳパラメータのうちの高い側の周波数である（共振点の周波数Ｆ０でのインピーダンスから約√２倍のインピーダンスのうちの高い側の周波数である）。符号ＦＬで示す周波数は、共振点の周波数Ｆ０でのＳパラメータから３ｄＢ高いＳパラメータのうちの低い側の周波数である（共振点の周波数Ｆ０でのインピーダンスから約√２倍のインピーダンスのうちの低い側の周波数である）。Ｑ値は、この各周波数Ｆ０、ＦＵ、ＦＬを用いて、（式１）により算出される。
【数１】
0006500832.tif 000002
【００５４】
積層コンデンサのＥＳＲを高くすると、共振点を中心とした３ｄＢ分の周波数の幅が大きくなり（共振点の谷が鈍り）、（式１）で求められるＱ値が低下する。本実施形態では、このＱ値が０．５未満となる積層コンデンサ３０，４０を、高ＥＳＲの積層コンデンサとして定義する。
【００５５】
図４に戻って、上述したように積層コンデンサ３０，４０の高ＥＳＲ化により、反共振周波数ＡＦより低周波数側の電源インピーダンスが底上げされる。この低周波数側の電源インピーダンスが底上げで高くなり過ぎると、境界周波数ＢＦでの電源インピーダンスが第１ターゲットインピーダンスＴＩ１を超えるおそれがある。図４に示す例の場合、一点鎖線ＺＦ２で示す電源インピーダンスは、反共振周波数ＡＦで第２ターゲットインピーダンスＴＩ２を下回っているが、境界周波数ＢＦで第１ターゲットインピーダンスＴＩ１を超えている。電源インピーダンスがターゲットインピーダンスの条件を満たすためには、この境界周波数ＢＦでの電源インピーダンスが第１ターゲットインピーダンスＴＩ１以下にする必要がある。
【００５６】
そこで、実装構造１では、同じ種類の電源毎に、２個以上の積層コンデンサ（３端子コンデンサ）３０，４０が電源−グランド間に並列に接続されており、この２個以上の積層コンデンサ３０，４０の各カバーエリアを合わせた領域内にＩＣ１０の所定個数の電源端子１１，１２のうちの半数以上の電源端子が含まれるように分散配置している。この３端子コンデンサ（低ＥＳＬ）の積層コンデンサ３０，４０を並列接続すると共に電源ピン１１，１２の分布に対して分散配置することで、２個以上かつ５個以下の積層コンデンサ３０，４０によってＥＳＬを精度良く調整して、低ＥＳＬ化を図っている。これにより、反共振周波数ＡＦよりも低周波数側の電源インピーダンスが下げられ、特に、境界周波数ＢＦでの電源インピーダンスが第１ターゲットインピーダンスＴＩ１以下になるように調整できる。図４に示す例の場合、実線ＺＦ３で示す電源インピーダンスは、反共振周波数ＡＦで第２ターゲットインピーダンスＴＩ２を下回り、かつ、境界周波数ＢＦで第１ターゲットインピーダンスＴＩ１を下回っている。
【００５７】
なお、積層コンデンサ３０，４０の容量に応じて共振点の周波数やインピーダンスが変わり、容量を大きくすると共振点の周波数が低周波数側に移ると共にインピーダンスが低下する。したがって、容量の大きい積層コンデンサ３０，４０を用いることで、境界周波数ＢＦでの第１ターゲットインピーダンスＴＩ１をクリアし易くなる。また、積層コンデンサ３０，４０のＥＳＲに応じて共振点の谷の形状が変化し、高ＥＳＲにすると共振点の谷が鈍る（Ｑ値が小さくなる）。
【００５８】
コンデンサのカバーエリアについて説明する。カバーエリアは、１つのコンデンサでインピーダンス（インダクタンス）を低下させることができるエリアであり、最大許容配線長を半径するとするエリアである。最大許容配線長は、コンデンサがターゲット周波数（例えば、境界周波数ＢＦ、反共振周波数ＡＦ）における電源インピーダンスをターゲットインピーダンス以下に設計するために許容できる最大の配線長である。
【００５９】
このコンデンサの最大許容配線長をループインピーダンスとの関係で説明する。ループインピーダンスは、ＩＣの電源端子からコンデンサを通り、ＩＣのグランド端子に戻ってくる電流のループが作るインピーダンスである。このループインピーダンスは、ビア、配線及びコンデンサの各インピーダンス（各インダクタンス成分によるインピーダンス）の合計値である。実装構造１のように低ＥＳＬの３端子コンデンサを用いた場合、コンデンサ分のインピーダンス（インダクタンス）が小さくなる。このコンデンサの低ＥＳＬ化により、ループインピーダンスにおけるコンデンサのインピーダンスの差分だけ配線を長く（配線分のインピーダンスを大きく）設計できる。この配線の長さ（最大許容配線長）が長くなるほど、１つのコンデンサでカバーできるエリアが大きくなり、カバーできるＩＣの電源端子の個数が増える。これにより、デカップリングコンデンサの個数を削減できる。特に、コンデンサのＥＳＬを低くするほど、最大許容配線長を長くでき（カバーエリアを大きくでき）、デカップリングコンデンサの個数を削減できる。
【００６０】
最大許容配線長は、コンデンサの種類、ビア、配線により変わる。また、最大許容配線長は、ターゲット周波数、ターゲットインピーダンスなどによっても変わる。この最大許容配線長（カバーエリア）の導出方法の一例を、図６を参照して説明する。図６は、最大許容配線長（カバーエリア）の導出方法の説明図である。図６には、積層コンデンサ５０（デカップリングコンデンサ）とＩＣ５１の配線の一例を示している。この例では、積層コンデンサ５０の一方の外部電極５０ａは電源パターン５２に接続され、他方の外部電極５０ｂはビア５３に接続されている。このビア５３は、グランドプレーン（図示省略）に接続されている。ＩＣ５１の電源端子５１ａは、電源パターン５２に接続されている。図示を省略しているが、ＩＣ５１のグランド端子はビアを介してグランドプレーン（ベタグランド層）に接続されている。
【００６１】
最大許容配線長ｌｍａｘ（コンデンサのカバーエリア）は、（式２）により近似的に算出できる。（式２）におけるｆＴは、目標周波数（ターゲット周波数）である。ＺＴは、目標周波数ｆＴにおけるターゲットインピーダンスである。ＺＣは、目標周波数ｆＴにおけるコンデンサのインピーダンスである。ｈは、コンデンサが実装される層（実装面）からベタグランド層までの距離である。ｗは、配線パターンの幅である。μ０は、透磁率である。
【数２】
0006500832.tif 000003
【００６２】
なお、コンデンサのインピーダンスＺＣは、配線パターン長が波長に比べて十分に短く、コンデンサの自己共振周波数を超える高周波では２πｆＴ×Ｌである。このＬは、コンデンサの残留インダクタンス（ＥＳＬ）であり、例えば、２端子の積層コンデンサの場合には２００〜４００ｐＨ程度であり、ＬＷ逆転の積層コンデンサの場合には５０〜１００ｐＨ程度であり、３端子の積層コンデンサの場合には１０〜５０ｐＨ程度である。
【００６３】
ＩＣの電源端子の分布とカバーエリアを考慮した積層コンデンサの分散配置方法を、図７を参照して説明する。図７は、２個以上の積層コンデンサの分散配置方法の説明図である。図７の例では、ＩＣの電源端子６０を黒塗りの円で示し、符号ＭＡで示す略矩形により全ての電源端子６０が配置される分布エリアを示し、符号ＣＡで示す円により積層コンデンサ７０のカバーエリアを示す。この例では、並列接続される積層コンデンサ７０の個数は４個である。なお、図７では、電源端子６０の配置と積層コンデンサ７０のカバーエリアＣＡとの関係を見易くするために、配線基板の上面に実装されるＩＣの電源端子６０と配線基板の下面に実装される積層コンデンサ７０を同じ平面上に描いている。
【００６４】
平面視して電源端子６０の位置（平面上の２次元の位置）が積層コンデンサ７０の位置に近いほど、積層コンデンサ７０から電源端子６０までの距離が短くなる。これにより、電源端子６０と積層コンデンサ７０との配線長が短くなり、配線のインダクタンス（インピーダンス）が低下する。特に、電源端子６０が積層コンデンサ７０のカバーエリアＣＡ内に入っていると、インダクタンスが低下する。したがって、何れかの積層コンデンサ７０のカバーエリアＣＡ内に電源端子６０が入っている個数が多いほど、インダクタンスを低下させることができる。
【００６５】
そこで、４個の積層コンデンサ７０のカバーエリアＣＡを合わせた領域内に電源端子６０ができるだけ多く入るように、４個の積層コンデンサ７０を電源端子６０の分布に対して分散させて配置させる。全ての電源端子６０のうちの半数以上の電源端子６０がカバーエリアＣＡを合わせた領域内に入っていると、低ＥＳＬ化を図ることができる。特に、全ての電源端子６０がカバーエリアＣＡを合わせた領域内に入っていることが望ましい。このように、並列接続される積層コンデンサ７０を分散配置させることで、少ない個数の積層コンデンサ７０によりＥＳＬを精度良く調整して、適切な低ＥＳＬ化を図ることができる。
【００６６】
なお、図７に示すように、積層コンデンサ７０を分散配置させる場合、電源端子６０が密集して配置されている箇所（図７に示す例では分布エリアＭＡの左上の箇所）に積層コンデンサ７０を配置させることで、多くの電源端子６０がカバーエリアＣＡ内に入る。また、隣り合う積層コンデンサ７０のカバーエリアＣＡと積層コンデンサ７０のカバーエリアＣＡとができるだけ重ならないように積層コンデンサ７０を配置させることで、カバーエリアＣＡの中で無駄となる部分を低減できる。また、電源端子６０の分布エリアＭＡが全てのカバーエリアＣＡを合わせた領域よりも十分に大きい場合、分布エリアＭＡから積層コンデンサ７０のカバーエリアＣＡがはみ出さないように積層コンデンサ７０を配置させることで、カバーエリアＣＡの中で無駄となる部分を低減できる。
【００６７】
図８〜図１０を参照して、ＩＣ１０の第１のＡＰＵ用の電源端子１１の分布に対する積層コンデンサ３０の分散配置と、第２のＡＰＵ用の電源端子１２の分布に対する積層コンデンサ４０の分散配置の一例を説明する。図８は、ＩＣ１０における２種類の電源の電源端子１１，１２の分布の一例を示す図である。図９は、図８の第１のＡＰＵ用の電源端子１１の分布に対する積層コンデンサ３０の分散配置の一例を示す図である。図１０は、図８の第２のＡＰＵ用の電源端子１２の分布に対する積層コンデンサ４０の分散配置の一例を示す図である。
【００６８】
図８には、ＩＣ１０の第１のＡＰＵ用の電源端子１１と、第２のＡＰＵ用の電源端子１２の配置の一例を示している。図８では、第１のＡＰＵ用の電源端子１１を白塗りの円で示し、第２のＡＰＵ用の電源端子１２を黒塗りの円で示す。また、図８では、符号ＭＡ１で示す略矩形により第１のＡＰＵ用の全ての電源端子１１の分布エリアを示し、符号ＭＡ２で示す略矩形により第２のＡＰＵ用の全ての電源端子１２の分布エリアを示す。
【００６９】
この図８に示す例の場合、第１のＡＰＵ用の電源端子１１は、ＩＣ１０全体に分散して配置されている。この例では、第１のＡＰＵ用の電源端子１１の個数は、５０個である。この第１のＡＰＵ用の電源端子１１の分布エリアＭＡ１は、略正方形であり、例えば、略正方形の一辺の長さが９ｍｍである。この分布エリアＭＡ１は、第１のＡＰＵ用の電源パターン２０ｄに略相当する。また、第２のＡＰＵ用の電源端子１２は、ＩＣ１０の一部に局所的に配置されている。この例では、第２のＡＰＵ用の電源端子１２の個数は、２４個である。この第２のＡＰＵ用の電源端子１２の分布エリアＭＡ２は、略正方形であり、例えば、略正方形の一辺の長さが５ｍｍである。この分布エリアＭＡ２は、第２のＡＰＵ用の電源パターン２０ｆに略相当する。
【００７０】
図９には、図８に示す第１のＡＰＵ用の電源端子１１の分布に対する積層コンデンサ３０の分散配置の一例を示している。図９では、符号ＣＡ１で示す円により積層コンデンサ３０のカバーエリアを示す。なお、図９では、電源端子１１の配置と積層コンデンサ３０のカバーエリアＣＡ１との関係を見易くするために、配線基板２０の上面２０ａに実装されるＩＣ１０の電源端子１１と配線基板２０の下面２０ｂに実装される積層コンデンサ３０を同じ平面上に描いている。
【００７１】
この例では、積層コンデンサ３０の容量は、２２μＦである。積層コンデンサ３０の個数は、第１のＡＰＵ用の電源に必要なデカップリングコンデンサの容量（例えば、６０μＦ）を超えるように、３個である。積層コンデンサ３０のＥＳＬは、２９．９ｐＨである。
【００７２】
この積層コンデンサ３０のカバーエリアＣＡ１の導出例を示す。目標周波数（ターゲット周波数）ｆＴは、２５ＭＨｚ（境界周波数ＢＦに相当）とする。目標周波数ｆＴにおけるターゲットインピーダンスＺＴは、３０ｍΩである。目標周波数ｆＴにおけるコンデンサのインピーダンスＺＣは、４．７ｍΩである。ベタグランド層までの距離ｈは、０．１５５ｍｍである。この０．１５５ｍｍは、０．０３５ｍｍの３層分の絶縁層２０ｋ、２０ｌ、２０ｍと０．０２５ｍｍの２層分の配線層とを加算した距離である。配線パターンの幅ｗは、４．５ｍｍである。この４．５ｍｍは、ビアの抜きを考慮して、第１のＡＰＵ用の電源パターン２０ｄの一辺の長さ（略９ｍｍ）の半分とした。透磁率μ０は、１，２５６６３７×１０−６である。これらの値を用いて、積層コンデンサ３０の最大許容配線長ｌｍａｘ（カバーエリアＣＡ１の半径）は、（式２）により、約３．０ｍｍである。
【００７３】
この半径３．０ｍｍのカバーエリアＣＡ１を有する３個の積層コンデンサ３０を、図９に示すように分散配置させた。この例では、３個の積層コンデンサ３０のカバーエリアＣＡ１の合わせた領域内には、５０個の電源端子１１のうち３４個の電源端子１１が入っている。３個の積層コンデンサ３０による電源ピン１１のカバー率は、３４／５０＝６８％である。
【００７４】
このように３個の積層コンデンサ３０を分散配置することで、低ＥＳＬ化が図られ、境界周波数ＢＦ（＝２５ＭＨｚ）での電源インピーダンスが第１ターゲットインピーダンスＴＩ１（＝３０ｍΩ）以下であった。また、高ＥＳＲ（例えば、ＥＳＲ＝２０ｍΩ）の３個の積層コンデンサ３０を並列接続することで、反共振周波数ＡＦでの電源インピーダンスが第２ターゲットインピーダンスＴＩ２以下であった。
【００７５】
図１０には、図８に示す第２のＡＰＵ用の電源端子１２の分布に対する積層コンデンサ４０の分散配置の一例を示している。図１０では、符号ＣＡ２で示す円により積層コンデンサ４０のカバーエリアを示す。なお、図１０では、電源端子１２の配置と積層コンデンサ４０のカバーエリアＣＡ２との関係を見易くするために、配線基板２０の上面２０ａに実装されるＩＣ１０の電源端子１２と配線基板２０の下面２０ｂに実装される積層コンデンサ４０を同じ平面上に描いている。
【００７６】
この例では、積層コンデンサ４０の容量は、２２μＦである。積層コンデンサ４０の個数は、第２のＡＰＵ用の電源に必要なデカップリングコンデンサの容量（例えば、１００μＦ）を超えるように、５個である。積層コンデンサ４０のＥＳＬは、２９．９ｐＨである。
【００７７】
この積層コンデンサ４０のカバーエリアＣＡ２の導出例を示す。目標周波数ｆＴは、２５ＭＨｚとする。目標周波数ｆＴにおけるターゲットインピーダンスＺＴは、２５ｍΩである。目標周波数ｆＴにおけるコンデンサのインピーダンスＺＣは、４．７ｍΩである。ベタグランド層までの距離ｈは、０．１５５ｍｍである。配線パターンの幅ｗは、２．５ｍｍである。この２．５ｍｍは、ビアの抜きを考慮して、第２のＡＰＵ用の電源パターン２０ｆの一辺の長さ（略５ｍｍ）の半分とした。透磁率μ０は、１，２５６６３７×１０−６である。これらの値を用いて、積層コンデンサ４０の最大許容配線長ｌｍａｘ（カバーエリアＣＡ２の半径）は、（式２）により、約１．７ｍｍである。
【００７８】
この半径１．７ｍｍのカバーエリアＣＡ２を有する５個の積層コンデンサ４０を、図１０に示すように分散配置させた。この例では、５個の積層コンデンサ４０のカバーエリアＣＡ２の合わせた領域内には、２４個の電源端子１２全て入っている。５個の積層コンデンサ４０による電源ピン１２のカバー率は、２４／２４＝１００％である。
【００７９】
このように５個の積層コンデンサ４０を分散配置することで、低ＥＳＬ化が図られ、境界周波数ＢＦ（＝２５ＭＨｚ）での電源インピーダンスが第１ターゲットインピーダンスＴＩ１（＝２５ｍΩ）以下であった。また、高ＥＳＲ（例えば、ＥＳＲ＝２０ｍΩ）の５個の積層コンデンサ４０を並列接続することで、反共振周波数ＡＦでの電源インピーダンスが第２ターゲットインピーダンスＴＩ２以下であった。
【００８０】
最後に、図１１を参照して、第１のＡＰＵ用の３個の積層コンデンサ３０のＥＳＲを変えた場合の電源インピーダンスの比較例を説明する。図１１は、積層コンデンサ３０のＥＳＲを変えた場合の電源インピーダンスの周波数特性の比較例を示す図である。３個の積層コンデンサ３０のＥＳＲは、全て同じ値とする。３個の積層コンデンサ３０は、例えば、図９に示すように分散配置されている。
【００８１】
図１１では、横軸が周波数であり、縦軸がインピーダンスである。図１１では、実線Ｉ０で示すグラフが低ＥＳＲの場合の電源インピーダンスの周波数特性を示しており、一点鎖線Ｉ１で示すグラフが高ＥＳＲ（＝１０ｍΩ）の場合の電源インピーダンスの周波数特性を示しており、二点鎖線Ｉ２で示すグラフが高ＥＳＲ（＝２０ｍΩ）の場合の電源インピーダンスの周波数特性を示しており、破線（刻み幅が大）Ｉ３で示すグラフが高ＥＳＲ（＝３０ｍΩ）の場合の電源インピーダンスの周波数特性を示しており、破線（刻み幅が小）Ｉ４で示すグラフが高ＥＳＲ（＝５０ｍΩ）の場合の電源インピーダンスの周波数特性を示している。なお、この１０ｍΩ、２０ｍΩ、３０ｍΩ、５０ｍΩの各積層コンデンサは、Ｑ値が０．５未満である。
【００８２】
低ＥＳＲの積層コンデンサ３０を用いた場合、反共振が抑制されないので、電源インピーダンスの周波数特性Ｉ０で示すように、反共振周波数での電源インピーダンスが第２ターゲットインピーダンスＴＩ２（＝１００ｍΩ）を超える。
【００８３】
高ＥＳＲの積層コンデンサ３０を用いた場合の電源インピーダンスの周波数特性Ｉ１〜Ｉ４を比較すると、ＥＳＲが高くなるほど、反共振周波数よりも低周波数側で電源インピーダンスが底上げされている。これに伴って、反共振が抑制され、反共振周波数での電源インピーダンスが低くなっている。
【００８４】
この例の場合、２０ｍΩのＥＳＲの積層コンデンサ３０又は３０ｍΩのＥＳＲの積層コンデンサ３０又は５０ｍΩのＥＳＲの積層コンデンサ３０を用いた場合、反共振周波数での電源インピーダンスが第２ターゲットインピーダンスＴＩ２を下回っている。しかし、５０ｍΩのＥＳＲの積層コンデンサ３０を用いた場合、境界周波数ＢＦでの電源インピーダンスが第１ターゲットインピーダンスＴＩ１（＝３０ｍΩ）を超える。
【００８５】
したがって、２０ｍΩのＥＳＲの積層コンデンサ３０又は３０ｍΩのＥＳＲの積層コンデンサ３０を用いた場合、反共振周波数での電源インピーダンスが第２ターゲットインピーダンスＴＩ２を下回り、かつ、境界周波数ＢＦでの電源インピーダンスが第１ターゲットインピーダンスＴＩ１を下回っている。この例の場合、２０〜３０ｍΩ程度の高ＥＳＲの積層コンデンサ３０を用いることで、電源インピーダンスをターゲットインピーダンス内に抑えることができる。
【００８６】
実施形態に係る積層コンデンサの実装構造１によれば、同じ種類の電源毎に、電源インピーダンスをターゲットインピーダンス内に抑えることができる。また、本発明に積層コンデンサの実装構造１によれば、同じ種類の電源毎に、積層コンデンサ３０，４０の並列接続と分散配置により、少ない個数（５個以下）の積層コンデンサ３０，４０によって適切な高ＥＳＲ化及び低ＥＳＬ化できるので、積層コンデンサ３０，４０の実装面積を抑えることができる。なお、本発明に係る積層コンデンサの実装構造１では、大容量の積層コンデンサ３０，４０を用いることにより、積層コンデンサ３０，４０の個数を少なくできる。
【００８７】
実施形態に係る積層コンデンサの実装構造１によれば、高ＥＳＲの積層コンデンサを含む２個以上の積層コンデンサ３０，４０が並列に設けられていので、２個以上の積層コンデンサ３０，４０によってＥＳＲを精度良く調整することができ、適切な高ＥＳＲ化を図ることができる。この高ＥＳＲ化により、ＩＣ１０の容量と積層コンデンサ３０，４０のインダクタンスとの間で発生する反共振を抑えることができる。これにより、境界周波数ＢＦ超える周波数帯域において（特に、反共振周波数において）、電源インピーダンスを第２ターゲットインピーダンスＴＩ２内に抑えることができる。
【００８８】
実施形態に係る積層コンデンサの実装構造１によれば、低ＥＳＬの３端子コンデンサの積層コンデンサ３０，４０を使用し、この２個以上の低ＥＳＬの積層コンデンサ３０，４０が並列接続されかつ電源端子１１，１２の分布に対して分散配置されているので、少ない個数の積層コンデンサ３０，４０によって低ＥＳＬ化できる。これにより、高ＥＳＲによって反共振周波数よりも低周波数側で高くなる電源インピーダンスを調整でき、電源インピーダンスを低くすることができる。これにより、境界周波数ＢＦにおいて、電源インピーダンスを第１ターゲットインピーダンスＴＩ１内に抑えることができる。
【００８９】
実施形態に係る積層コンデンサの実装構造１によれば、同じ種類の電源毎に積層コンデンサ３０，４０を５個以下とすることで、積層コンデンサ３０，４０の実装面積を削減することができる。
【００９０】
実施形態に係る積層コンデンサの実装構造１によれば、２個以上の積層コンデンサ３０，４０の各カバーエリアを合わせた領域内に全ての電源端子１１，１２が含まれるように分散配置することで、ＥＳＬを効率良く低くすることができ、電源インピーダンスを低下させることができる。
【００９１】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態ではＩＣ１０（集積回路）の電源の種類として２種類（第１のＡＰＵ用、第２のＡＰＵ用）の例を示したが、集積回路の電源の種類が１種類の場合あるいは３種類以上の場合にも適用できる。
【００９２】
上記実施形態では各外部電極３２，３３の内側に抵抗層を加えることで抵抗（ＥＳＲ）を高くする構成としたが、金属電極の代わりに樹脂電極を用いるなどして、各外部電極３２，３３自体の抵抗を高くする構成としてもよい。
【符号の説明】
【００９３】
１  積層コンデンサの実装構造
１０  ＩＣ（集積回路）
１１，１２  電源端子
１３  グランド端子
２０  配線基板
２０ｄ，２０ｆ  電源パターン
２０ｈ，２０ｊ  グランドパターン
３０，４０  積層コンデンサ
３１，４１  積層体
３２，４２  第１外部電極
３３，４３  第２外部電極
３４，４４  第３外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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