(57)【特許請求の範囲】
【請求項１】
複数のワード線および複数のビット線の各交差箇所にアンチヒューズメモリが配置された半導体記憶装置であって、
各前記アンチヒューズメモリは、
メモリゲート絶縁膜を介してメモリゲート電極が設けられ、ウエルに形成された一方の拡散領域にビット線コンタクトを介して前記ビット線が接続されたメモリキャパシタと、
前記メモリゲート電極と前記ワード線との間に設けられ、前記ワード線からの電圧がワード線コンタクトを経由して前記メモリゲート電極に印加される一方、前記メモリゲート電極および前記ワード線へ印加される電圧値により前記メモリゲート電極から前記ワード線への電圧印加が遮断される整流素子とを備えており、
2個以上の前記アンチヒューズメモリで1個の前記ビット線コンタクトを共有している
ことを特徴とする半導体記憶装置。
【請求項２】
1個の前記ワード線コンタクトに対して、2個以上の前記アンチヒューズメモリが接続されている
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
複数のワード線および複数のビット線の各交差箇所にアンチヒューズメモリが配置された半導体記憶装置であって、
各前記アンチヒューズメモリは、
メモリゲート絶縁膜を介してメモリゲート電極が設けられ、ウエルに形成された一方の拡散領域にビット線コンタクトを介して前記ビット線が接続されたメモリキャパシタと、
前記メモリゲート電極と前記ワード線との間に設けられ、前記ワード線からの電圧がワード線コンタクトを経由して前記メモリゲート電極に印加される一方、前記メモリゲート電極および前記ワード線へ印加される電圧値により前記メモリゲート電極から前記ワード線への電圧印加が遮断される整流素子とを備えており、
2個以上の前記アンチヒューズメモリで1個の前記ワード線コンタクトを共有している
ことを特徴とする半導体記憶装置。
【請求項４】
互いに隣接する4個の前記アンチヒューズメモリで1個の前記ビット線コンタクトを共有するとともに、互いに隣接する4個の前記アンチヒューズメモリで1個の前記ワード線コンタクトを共有する
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。
【請求項５】
1個の前記ビット線コンタクトに接続される4個の前記アンチヒューズメモリは、各々電気的に独立に制御できる前記ワード線に接続され、
1個の前記ワード線コンタクトに接続される4個の前記アンチヒューズメモリは、各々電気的に独立に制御できる前記ビット線に接続されている
ことを特徴とする請求項4に記載の半導体記憶装置。
【請求項６】
各前記ビット線は、前記ビット線コンタクトを介して2個以上の前記アンチヒューズメモリに電圧を印加し、各前記ワード線は、前記ワード線コンタクトを介して2個以上の前記アンチヒューズメモリに電圧を印加する
ことを特徴とする請求項1〜5のいずれか1項に記載の半導体記憶装置。
【請求項７】
末端に配置された一方向に並ぶ各前記ワード線コンタクトには、それぞれ2個の前記アンチヒューズメモリが接続されており、
中央領域に配置された残りの前記ワード線コンタクトには、それぞれ4個の前記アンチヒューズメモリが接続されている
ことを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置。
【請求項８】
一方向に並ぶ複数の前記アンチヒューズメモリで、1個の前記ビット線コンタクトを共有するとともに、異なる前記ビット線コンタクトに接続された隣接する2個の前記アンチヒューズメモリで、1個の前記ワード線コンタクトを共有する
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。
【請求項９】
一方向に並ぶ複数の前記アンチヒューズメモリで、1個の前記ワード線コンタクトを共有するとともに、異なる前記ワード線コンタクトに接続された隣接する2個の前記アンチヒューズメモリで、1個の前記ビット線コンタクトを共有する
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。
【請求項１０】
前記アンチヒューズメモリは、
前記メモリキャパシタにデータを書き込むときには、前記ワード線に印加された電圧が前記整流素子を介して前記メモリゲート電極に印加され、該メモリゲート電極と前記ビット線との電圧差により前記メモリゲート絶縁膜が絶縁破壊し、
前記メモリキャパシタにデータを書き込まないときには、前記メモリゲート電極が前記ワード線よりも電圧が高いと、前記メモリキャパシタの前記メモリゲート電極から前記ワード線への電圧印加を遮断する
ことを特徴とする請求項1〜9のいずれか1項に記載の半導体記憶装置。
【請求項１１】
前記アンチヒューズメモリの前記整流素子は、P型半導体領域とN型半導体領域とが接合したPN接合ダイオードの半導体接合構造からなり、前記P型半導体領域が前記ワード線コンタクトを介して前記ワード線に接続され、前記N型半導体領域が前記メモリゲート電極に接続されている
ことを特徴とする請求項1〜10のいずれか1項に記載の半導体記憶装置。
【請求項１２】
前記アンチヒューズメモリは、前記整流素子を構成する前記P型半導体領域と前記N型半導体領域とが、前記メモリゲート電極と一体形成されている
ことを特徴とする請求項11に記載の半導体記憶装置。
【請求項１３】
前記アンチヒューズメモリの前記整流素子は、N型MOS（Metal-Oxide-Semiconductor）トランジスタまたはP型MOSトランジスタからなり、一端のソース領域が前記メモリゲート電極に接続されているとともに、他端のドレイン領域が前記ワード線に接続され、整流素子ゲート電極が前記ワード線または前記メモリゲート電極のいずれか一方に接続されており、チャネルを非導通状態とすることで前記メモリゲート電極から前記ワード線への電圧印加を遮断する
ことを特徴とする請求項1〜9のいずれか1項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えばアンチヒューズメモリが行列状に配置された半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
従来、絶縁膜を破壊することにより、1回限りデータの書き込みを行えるアンチヒューズメモリとしては、米国特許第6,667,902号明細書（特許文献1）に示すような構成を有したアンチヒューズメモリが知られている。この特許文献1に示すアンチヒューズメモリは、スイッチトランジスタと、メモリキャパシタとがウエル上に並んで形成された2トランジスタ構成からなる。
【０００３】
実際上、トランジスタ構成でなるスイッチトランジスタには、ウエル上にスイッチゲート絶縁膜を介してスイッチゲート電極が形成されており、スイッチゲート電極にワード線が接続されているとともに、ウエル表面に形成した一方の拡散領域にビット線が接続されている。また、スイッチトランジスタと対をなすメモリキャパシタには、ウエル上にメモリゲート絶縁膜を介してメモリゲート電極が形成されており、スイッチゲート電極に接続されたワード線とは別の書き込みワード線が当該メモリゲート電極に接続されている。
【０００４】
データ書き込み動作時、メモリキャパシタは、書き込みワード線からメモリゲート電極に印加される破壊ワード電圧と、スイッチトランジスタのビット線に印加される絶縁破壊ビット電圧との電圧差によりメモリゲート絶縁膜が絶縁破壊し、ウエルと絶縁されていたメモリゲート電極が、メモリゲート絶縁膜の絶縁破壊により、ウエルの表面、即ちメモリチャネルが形成される領域と電気的に繋がり得る。
【０００５】
そして、データ読み出し動作時、読みたいビット線に接続された書き込みワード線に電圧を印加すると、メモリゲート絶縁膜が破壊している場合には、書き込みワード線に印加した電圧がメモリチャネルを介してスイッチトランジスタの他方の拡散領域に印加される。またスイッチトランジスタは、スイッチゲート電極に接続されたワード線、および拡散領域に接続されたビット線からそれぞれ印加される電圧によりオン状態となり、対となるメモリキャパシタでのメモリゲート電極と、メモリチャネルとの電気的な繋がり状態を、ビット線に印加した電圧の変化を基に判断し、データの書き込み有無を判別し得る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第6,667,902号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、かかる構成でなる従来のアンチヒューズメモリでは、メモリキャパシタとは別に独立したスイッチトランジスタを設けていることから、当該メモリキャパシタに破壊ワード電圧を印加する制御回路とは別に、スイッチトランジスタをオンオフ動作させるためのスイッチ制御回路が必要となり、その分、小型化が図り難いという問題があった。
【０００８】
また、このようなアンチヒューズメモリが行列状に配置された半導体記憶装置では、特定のアンチヒューズメモリのメモリゲート絶縁膜を絶縁破壊させ、他のアンチヒューズメモリのメモリゲート絶縁膜を絶縁破壊させないとき、行列状に配置されたアンチヒューズメモリに対してそれぞれ最適な電圧を印加する必要があるため、各アンチヒューズメモリに対する電圧を印加するための配線を効率良くレイアウトして全体としても小型化を図る工夫も必要となる。
【０００９】
そこで、本発明は以上の点を考慮してなされたもので、従来よりも小型化を図り得る半導体記憶装置を提案することを目的とする。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明の半導体記憶装置は、複数のワード線および複数のビット線の各交差箇所にアンチヒューズメモリが配置された半導体記憶装置であって、各前記アンチヒューズメモリは、メモリゲート絶縁膜を介してメモリゲート電極が設けられ、ウエルに形成された一方の拡散領域にビット線コンタクトを介して前記ビット線が接続されたメモリキャパシタと、前記メモリゲート電極と前記ワード線との間に設けられ、前記ワード線からの電圧がワード線コンタクトを経由して前記メモリゲート電極に印加される一方、前記メモリゲート電極および前記ワード線へ印加される電圧値により前記メモリゲート電極から前記ワード線への電圧印加が遮断される整流素子とを備えており、2個以上の前記アンチヒューズメモリで1個の前記ビット線コンタクトを共有していることを特徴とする。
【００１１】
また、本発明の半導体記憶装置は、複数のワード線および複数のビット線の各交差箇所にアンチヒューズメモリが配置された半導体記憶装置であって、各前記アンチヒューズメモリは、メモリゲート絶縁膜を介してメモリゲート電極が設けられ、ウエルに形成された一方の拡散領域にビット線コンタクトを介して前記ビット線が接続されたメモリキャパシタと、前記メモリゲート電極と前記ワード線との間に設けられ、前記ワード線からの電圧がワード線コンタクトを経由して前記メモリゲート電極に印加される一方、前記メモリゲート電極および前記ワード線へ印加される電圧値により前記メモリゲート電極から前記ワード線への電圧印加が遮断される整流素子とを備えており、2個以上の前記アンチヒューズメモリで1個の前記ワード線コンタクトを共有していることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、従来のような制御回路を用いずに、メモリキャパシタのメモリゲート電極およびワード線へ印加される電圧値によって整流素子によりメモリゲート電極からワード線への電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【００１３】
また、本発明によれば、1個のビット線コンタクトおよびまたは1個のワード線コンタクトを、少なくとも2個以上のアンチヒューズメモリで共有していることから、アンチヒューズメモリ毎にビット線コンタクトやワード線コンタクトを設ける場合に比べて、小型化を図り得る。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体記憶装置の基本的な回路構成を示す回路図である。
【図２】図２Ａは、2個のアンチヒューズメモリが並列に配置されている箇所での断面構成を示す概略図であり、図２Ｂは、図２Ａに示した2個のアンチヒューズメモリの平面レイアウトを示す概略図である。
【図３】4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有するときの平面レイアウト（１）を示す概略図である。
【図４】ワード線およびビット線の平面レイアウト（１）を示す概略図である。
【図５】他の実施の形態によるワード線およびビット線の平面レイアウト（１）を示す概略図である。
【図６】行方向に並ぶ2個のアンチヒューズメモリで1個のワード線コンタクトを共有し、列方向に並ぶ複数のアンチヒューズメモリで1個のビット線コンタクトを共有するときの平面レイアウト（１）を示す概略図である。
【図７】行方向に並ぶ複数のアンチヒューズメモリで1個のワード線コンタクトを共有し、列方向に並ぶ2個のアンチヒューズメモリで1個のビット線コンタクトを共有するときの平面レイアウト（１）を示す概略図である。
【図８】N型MOSトランジスタ構成の整流素子を備えた他の実施の形態によるアンチヒューズメモリの回路構成を示す回路図である。
【図９】図９Ａは、図８に示したアンチヒューズメモリの断面構成を示す概略図であり、図９Ｂは、図９Ａに示したアンチヒューズメモリの平面レイアウトを示す概略図である。
【図１０】4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有するときの平面レイアウト（２）を示す概略図である。
【図１１】ワード線およびビット線の平面レイアウト（２）を示す概略図である。
【図１２】他の実施の形態によるワード線およびビット線の平面レイアウト（２）を示す概略図である。
【図１３】他の実施の形態によるコンタクトの平面レイアウト（１）を示す概略図である。
【図１４】行方向に並ぶ2個のアンチヒューズメモリで1個のワード線コンタクトを共有し、列方向に並ぶ複数のアンチヒューズメモリで1個のビット線コンタクトを共有するときの平面レイアウト（２）を示す概略図である。
【図１５】他の実施の形態によるコンタクトの平面レイアウト（２）を示す概略図である。
【図１６】行方向に並ぶ複数のアンチヒューズメモリで1個のワード線コンタクトを共有し、列方向に並ぶ2個のアンチヒューズメモリで1個のビット線コンタクトを共有するときの平面レイアウト（２）を示す概略図である。
【図１７】P型MOSトランジスタ構成の整流素子を備えた他の実施の形態によるアンチヒューズメモリの回路構成を示した概略図である。
【図１８】図１８Ａは、他の実施の形態のアンチヒューズメモリの断面構成を示す概略図であり、図１８Ｂは、図１８Ａに示したアンチヒューズメモリの平面レイアウトを示す概略図である。
【発明を実施するための形態】
【００１５】
以下図面に基づいて本発明の実施の形態を詳述する。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．行列状にアンチヒューズメモリが設けられた本発明の半導体記憶装置の基本的概念＞
１−１．基本構成
１−２．データの書き込み動作
１−３．データの読み出し動作
１−４．上記構成による半導体記憶装置の作用および効果
＜２．4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有する場合について＞
２−１．平面レイアウトの構成について
２−２．ビット線およびワード線の平面レイアウトの構成について
＜３．他の実施の形態によるビット線およびワード線の平面レイアウトの構成について＞
＜４．2個のアンチヒューズメモリで、1個のワード線コンタクトを共有し、列方向に並んだ複数のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について＞
＜５．行方向に並んだ複数のアンチヒューズメモリで、1個のワード線コンタクトを共有し、2個のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について＞
＜６．N型MOS（Metal-Oxide-Semiconductor）トランジスタからなる整流素子を有したアンチヒューズメモリ＞
６−１．基本構成
６−２．データの書き込み動作
６−３．上記構成による半導体記憶装置の作用および効果
＜７．4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有する場合について＞
７−１．平面レイアウトの構成について
７−２．ビット線およびワード線の平面レイアウトの構成について
＜８．他の実施の形態によるビット線およびワード線の平面レイアウトの構成について＞
＜９．2個のアンチヒューズメモリで、1個のワード線コンタクトを共有し、列方向に並んだ複数のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について＞
＜１０．行方向に並んだ複数のアンチヒューズメモリで、1個のワード線コンタクトを共有し、2個のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について＞
＜１１．他の実施の形態＞
１１−１．P型MOSトランジスタからなる整流素子を有したアンチヒューズメモリ
１１−２．トランジスタ構成の整流素子を備えたアンチヒューズメモリにおける他の実施の形態による構成
１１−３．その他
【００１６】
（１）行列状にアンチヒューズメモリが設けられた本発明の半導体記憶装置の基本的概念
（１−１）基本構成
図１において、1は本発明の半導体記憶装置を示し、例えば4個のアンチヒューズメモリ2a,2b,2c,2dが行列状に配置された構成を有する。この場合、半導体記憶装置1は、行方向に並ぶアンチヒューズメモリ2a,2b（2c,2d）にてワード線WLa（WLb）を共有しているとともに、列方向に並ぶアンチヒューズメモリ2a,2c（2b,2d）にてビット線BLa(BLb)を共有している。各アンチヒューズメモリ2a,2b,2c,2dは、全て同一構成を有していることから、ここでは例えば1行1列目のアンチヒューズメモリ2aに着目して説明する。実際上、アンチヒューズメモリ2aは、PN接合ダイオードの半導体接合構造を有した整流素子3と、メモリゲート電極Gおよびビット線BLaの電圧差により絶縁破壊されるメモリゲート絶縁膜6を備えたメモリキャパシタ4とから構成されている。
【００１７】
この実施の形態の場合、整流素子3は、P型半導体領域とN型半導体領域とが接合された構成を有しており、P型半導体領域がワード線WLaに接続されているとともに、N型半導体領域がメモリキャパシタ4のメモリゲート電極Gに接続されている。これにより、アンチヒューズメモリ2aは、ワード線WLaから整流素子3を介してメモリキャパシタ4のメモリゲート電極Gへ電圧が印加される一方、当該メモリゲート電極Gからワード線WLaへの電圧印加が整流素子3で逆方向バイアスの電圧となり、整流素子3によってメモリゲート電極Gからワード線WLaへの電圧印加が遮断され得る。
【００１８】
このようなアンチヒューズメモリ2a,2b,2c,2dは、データ書き込み動作時、ワード線WLa,WLbに印加された電圧が整流素子3を介してメモリキャパシタ4のメモリゲート電極Gに印加され、メモリキャパシタ4においてメモリゲート電極Gとビット線BLa,BLaとの間に大きな電圧差が生じると、メモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊し、当該メモリキャパシタ4にデータが書き込まれ得る。
【００１９】
ここで半導体記憶装置1に設けられる本発明のアンチヒューズメモリ2a,2b,2c,2dについて詳細に説明する。なお、ここでは、図１において、例えば1行目に並んでいる2個のアンチヒューズメモリ2a,2bに着目して以下説明する。図２Ａに示すように、半導体記憶装置1は、例えばSiからなるＰ型またはＮ型のウエルS2が、半導体基板S1上に形成されており、当該ウエルS2の表面に絶縁部材でなる整流素子形成層ILbが形成されている。また、ウエルS2の表面には、整流素子形成層ILbを挟むようにして、当該整流素子形成層ILbから所定間隔を設けて絶縁部材でなる素子分離層ILa,ILcが形成されている。
【００２０】
この場合、半導体記憶装置1は、整流素子形成層ILbおよび一の素子分離層ILa間に一のアンチヒューズメモリ2aのメモリキャパシタ4が形成され、整流素子形成層ILbおよび他の素子分離層ILc間に他のアンチヒューズメモリ2bのメモリキャパシタ4が形成され得る。
【００２１】
実際上、整流素子形成層ILbおよび一の素子分離層ILa間には、当該素子分離層ILaに隣接するようにしてウエルS2の表面に一の拡散領域5が形成されており、この拡散領域5および整流素子形成層ILb間のウエルS2上にメモリゲート絶縁膜6を介してメモリゲート電極Gが配置されたメモリキャパシタ4が形成されている。
【００２２】
また、整流素子形成層ILbおよび他の素子分離層ILc間にも、当該素子分離層ILcに隣接するようにしてウエルS2の表面に他の拡散領域5が形成されており、この拡散領域5および整流素子形成層ILb間のウエルS2上にメモリゲート絶縁膜6を介してメモリゲート電極Gが配置されたメモリキャパシタ4が形成されている。
【００２３】
各拡散領域5には、シリサイドSC上にビット線コンタクトBCがそれぞれ立設しており、当該ビット線コンタクトBCの先端に、対応したビット線BLa,BLbがそれぞれ接続されている。これにより例えばアンチヒューズメモリ2aのメモリキャパシタ4には、ビット線BLaからビット線コンタクトBCを介して拡散領域5に所定電圧が印加され得る。かかる構成に加えて、整流素子形成層ILbには、表面に整流素子3が形成されている。この実施の形態の場合、整流素子形成層ILbの表面には、P型半導体領域8と、当該P型半導体領域8の両側に形成されたN型半導体領域7とが設けられており、一のN型半導体領域7およびP型半導体領域8による半導体接合構造によって、PN接合ダイオードの整流素子3が形成されている。
【００２４】
この場合、各アンチヒューズメモリ2a,2bでは、メモリキャパシタ4のメモリゲート電極GがN型半導体により形成されており、当該メモリゲート電極Gの端部と、整流素子形成層ILb上に形成された整流素子3のN型半導体領域7の端部とが一体形成されている。また、アンチヒューズメモリ2a,2bは、これら整流素子3のN型半導体領域7およびP型半導体領域8と、メモリキャパシタ4の各メモリゲート電極Gとが同じ配線層（同層）に形成されており、整流素子3のN型半導体領域7およびP型半導体領域8と、メモリキャパシタ4のメモリゲート電極Gとが、同じ膜厚に形成されている。
【００２５】
これにより、アンチヒューズメモリ2a,2bでは、整流素子3のN型半導体領域7、P型半導体領域8、およびメモリキャパシタ4のメモリゲート電極Gの各接合表面に段差がなく全体として薄型化が図られている。また、アンチヒューズメモリ2a,2bでは、整流素子3のN型半導体領域7、P型半導体領域8、およびメモリキャパシタ4のメモリゲート電極Gを同じ成膜工程にて形成できることから、N型半導体領域7、P型半導体領域8、およびメモリキャパシタ4のメモリゲート電極Gをそれぞれ別々に形成する場合に比して製造プロセスの簡略化を図れる。
【００２６】
また、整流素子3には、P型半導体領域8のシリサイドSCにワード線コンタクトWCが立設されており、ビット線BLa,BLa上方に配置されたワード線WLaが、ワード線コンタクトWCを介してP型半導体領域8に接続されている。かくして、例えばアンチヒューズメモリ2aでは、メモリゲート電極Gに対し相対的に正の電圧がワード線WLaに印加されると、当該ワード線WLaからの電圧が、ワード線コンタクトWC、整流素子3のP型半導体領域8およびN型半導体領域7を順次介して各メモリキャパシタ4のメモリゲート電極Gに印加される。一方、アンチヒューズメモリ2aでは、ワード線WLaに対し相対的に正の電圧がメモリキャパシタ4のメモリゲート電極Gに印加されると、当該メモリゲート電極Gからの電圧が、整流素子3において逆方向バイアスの電圧となり、N型半導体領域7およびP型半導体領域8間で遮断され得る。なお、ウエルS2上に形成されたビット線コンタクトBCや、ワード線コンタクトWC、整流素子3、メモリゲート電極G、ビット線BLa,BLb、ワード線WLaは層間絶縁層9により覆われている。
【００２７】
なお、図２Ａとの対応部分に同一符号を付して示す図２Ｂは、図２Ａに示したアンチヒューズメモリ2a,2bが設けられた領域における平面レイアウトの構成を示す。なお、図２Ａは図２ＢのＡ−Ａ´での側断面構成となる。図２Ｂに示すように、半導体記憶装置1は、各ビット線コンタクトBCが、ウエルS2の対応する活性領域12に配置されている。隣接するアンチヒューズメモリ2a,2bにそれぞれ設けた長方形状のN型半導体領域7は、矩形状のP型半導体領域8の中心位置に配置されたワード線コンタクトWCを中心に左右対称に配置されている。また、各N型半導体領域7は、一端がP型半導体領域8の辺に接合しており、当該P型半導体領域8から活性領域12に向けて延びた長手方向を有し、先端部に接合されたメモリゲート電極Gが、対応する活性領域12と対向配置されている。そして、メモリゲート電極Gと活性領域12との対向領域には、それぞれアンチヒューズメモリ2a,2bのメモリゲート絶縁膜6が形成されている。
【００２８】
因みに、このような構成を有する半導体記憶装置1は、フォトリソグラフィ技術、酸化やＣＶＤ（Chemical Vapor Deposition）等の成膜技術、エッチング技術およびイオン注入法を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。
【００２９】
（１−２）データの書き込み動作
次に、かかる構成を有した半導体記憶装置1において、例えば2行1列目のアンチヒューズメモリ2cにのみデータを書き込む際のデータ書き込み動作について説明する。なお、ここでは、データを書き込むアンチヒューズメモリ2cを書き込み選択メモリとも呼び、データを書き込まないアンチヒューズメモリ2a,2b,2dを書き込み非選択メモリとも呼ぶ。この場合、図１に示すように、半導体記憶装置1には、書き込み選択メモリとなるアンチヒューズメモリ2cが接続されたビット線BLa（以下、書き込み選択ビット線とも呼ぶ）に0[V]の破壊ビット電圧が印加され、書き込み非選択メモリとなるアンチヒューズメモリ2b,2dのみが接続されたビット線BLb（以下、書き込み非選択ビット線とも呼ぶ）に3[V]の非破壊ビット電圧が印加され得る。
【００３０】
また、この際、半導体記憶装置1には、書き込み選択メモリとなるアンチヒューズメモリ2cが接続されたワード線WLb（以下、書き込み選択ワード線とも呼ぶ）に5[V]の破壊ワード電圧が印加され、書き込み非選択メモリとなるアンチヒューズメモリ2a,2bのみが接続されたワード線WLa（以下、書き込み非選択ワード線とも呼ぶ）に0[V]の非破壊ワード電圧が印加され得る。アンチヒューズメモリ（書き込み選択メモリ）2cでは、書き込み選択ワード線となるワード線WLbから整流素子3のP型半導体領域8に5[V]の破壊ワード電圧が印加されるとともに、書き込み選択ビット線となるビット線BLaからメモリキャパシタ4の一端の拡散領域5に0［V］の破壊ビット電圧が印加され得る。
【００３１】
これにより、アンチヒューズメモリ2cでは、整流素子3からメモリキャパシタ4のメモリゲート電極Gに破壊ワード電圧が印加されるとともに、ビット線BLaから拡散領域5に0[V]が印加され、その結果、メモリキャパシタ4のチャネル（図示せず）がオン状態となり、チャネル電位がビット線BLaの電位と同電位となる。かくして、アンチヒューズメモリ2cでは、例えば整流素子3のPN接合ダイオードのビルトインポテンシャルを0.7[V]とした場合、チャネルとメモリゲート電極Gの電位差が4.3[V]となることから、メモリゲート電極G下部のメモリゲート絶縁膜6が絶縁破壊されて、メモリゲート電極Gと拡散領域5とがチャネルを介して低抵抗で導通状態となり、データが書き込まれた状態となり得る。
【００３２】
一方、5[V]の破壊ワード電圧が印加されるワード線（書き込み選択ワード線）WLbに接続されているものの、データが書き込まれない他の列のアンチヒューズメモリ2dでは、メモリキャパシタ4の一端にある拡散領域5にビット線（書き込み非選択ビット線）BLbを介して3［V］の非破壊ビット電圧が印加されることから、メモリキャパシタ4においてメモリゲート電極Gと拡散領域5との電圧差が1.3［V］（ビルトインポテンシャル0.7[V]を考慮）と小さくなる。このため、このアンチヒューズメモリ2dでは、仮にメモリキャパシタ4においてメモリゲート電極G下部のメモリゲート絶縁膜6が絶縁破壊されていないときでも、当該メモリゲート絶縁膜6が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。
【００３３】
また、3［V］の非破壊ビット電圧が印加されるビット線（書き込み非選択ビット線）BLbに接続され、データが書き込まれない他のアンチヒューズメモリ2bでは、メモリゲート絶縁膜6が絶縁破壊されていないとき、ワード線（書き込み非選択ワード線）WLaから整流素子3を介してメモリゲート電極Gに0［V］の非破壊ワード電圧が印加されることから、メモリキャパシタ4において、メモリゲート電極Gと、ビット線BLbが接続した拡散領域5との電圧差が3［V］と小さくなる。
【００３４】
このため、このアンチヒューズメモリ2bでは、仮にメモリキャパシタ4においてメモリゲート電極G下部のメモリゲート絶縁膜6が絶縁破壊されていないときでも、当該メモリゲート絶縁膜6が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。
【００３５】
なお、ビット線（書き込み非選択ビット線）BLbから3［V］の非破壊ビット電圧が印加されるアンチヒューズメモリ2bでは、例えばメモリキャパシタ4のメモリゲート絶縁膜6が既に絶縁破壊されている場合でも、ワード線（書き込み非選択ワード線）WLaに0[V]の非破壊ワード電圧が印加されているため、メモリキャパシタ4にチャネルが形成されず、当該ビット線BLbの3［V］の非破壊ビット電圧がメモリキャパシタ4で遮断される。これにより、このアンチヒューズメモリ2dでは、非破壊ビット電圧が、絶縁破壊されたメモリゲート絶縁膜6を介してメモリゲート電極Gへ印加されることはない。
【００３６】
しかしながら、メモリゲート絶縁膜6の絶縁破壊された箇所が、例えばビット線（書き込み非選択ビット線）BLbが接続されている拡散領域5に極めて近い箇所であったときには、ビット線BLbの電位がメモリキャパシタ4のチャネルで遮断できず、当該拡散領域5に印加された3［V］の非破壊ビット電圧がメモリゲート電極Gに印加されてしまう虞もある。
【００３７】
このような場合であっても、本発明のアンチヒューズメモリ2bでは、N型半導体領域7およびP型半導体領域8による半導体接合構造によってPN接合ダイオードでなる整流素子3が、メモリキャパシタ4のメモリゲート電極Gと、ワード線WLaとの間に設けられていることにより、メモリゲート電極Gから整流素子3に3［V］の非破壊ビット電圧が印加されても、当該整流素子3おいてN型半導体領域7からP型半導体領域8への逆方向バイアスの電圧となり、当該整流素子3によってメモリゲート電極Gからワード線WLaへの電圧印加を確実に遮断し得る。
【００３８】
なお、仮に、このような整流素子3による遮断機能が無い場合には、アンチヒューズメモリ2bを介してビット線BLbの3[V]の非破壊ビット電圧が、ワード線WLaに伝わってしまう。この場合、アンチヒューズメモリ2bを介してワード線WLaに印加された3[V]の電圧が、ワード線WLaを介して、当該ワード線WLaを共有する他のアンチヒューズメモリ2aのメモリゲート電極Gにまで伝わってしまう。そのため、アンチヒューズメモリ2aのメモリゲート絶縁膜6が既に破壊されていた場合には、ビット線BLaとワード線WLaとがショートして同電位になろうとし、その結果、一のビット線BLaと、他のビット線BLbとが所望の電位を保てなくなってしまい、アンチヒューズメモリに対する正常なデータ書き込み動作が行えなくなってしまうという問題が生じる。
【００３９】
因みに、0［V］の非破壊ワード電圧が印加されるワード線（書き込み非選択ワード線）WLaと、同じく0［V］の非破壊ビット電圧が印加されるビット線（書き込み非選択ビット線）BLaとに接続される、データを書き込まないアンチヒューズメモリ2aでは、メモリキャパシタ4においてメモリゲート電極Gと拡散領域5との電圧差が0［V］となるため、仮にメモリゲート絶縁膜6が絶縁破壊されていないときでも、当該メモリゲート絶縁膜6が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。かくして、半導体記憶装置1では、行列状に配置されたアンチヒューズメモリ2a,2b,2c,2dのうち、所望するアンチヒューズメモリ2cにだけデータを書き込むことができる。
【００４０】
（１−３）データの読み出し動作
次に、図１に示す半導体記憶装置1において、例えば2行1列目のアンチヒューズメモリ2cのデータを読み出す場合について説明する。この場合、読み出し選択メモリとなるアンチヒューズメモリ2cが接続されたビット線BLa（以下、読み出し選択ビット線とも呼ぶ）と、データを読み出さない読み出し非選択メモリとなるアンチヒューズメモリ2b,2dのみが接続されたビット線BLb（以下、読み出し非選択ビット線とも呼ぶ）は、初めに1.2[V]の電圧に充電される。この際、読み出し選択メモリたるアンチヒューズメモリ2cが接続されたワード線WLb（以下、読み出し選択ワード線とも呼ぶ）には、1.2[V]の読み出し選択ワード電圧が印加されるとともに、読み出し非選択メモリとなるアンチヒューズメモリ2a,2bのみが接続されたワード線WLa（以下、読み出し非選択ワード線とも呼ぶ）には、0[V]の読み出し非選択ワード電圧が印加される。
【００４１】
その後、読み出し選択ビット線BLbには0[V]の読み出し選択ビット電圧が印加される。これにより、読み出し選択メモリたるアンチヒューズメモリ2cには、ワード線WLbから整流素子3のP型半導体領域8に1.2[V]の読み出し選択ワード電圧が印加されるとともに、ビット線BLaからメモリキャパシタ4の一端の拡散領域5に0［V］の読み出し選択ビット電圧が印加され得る。
【００４２】
この際、読み出し選択メモリとなるアンチヒューズメモリ2cは、メモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊されてデータが書き込まれた状態にあるとき、ワード線WLbの1.2［V］の読み出し選択ワード電圧によって、整流素子3にてP型半導体領域8からN型半導体領域7に順方向バイアスの電圧がかかる。これにより、アンチヒューズメモリ2cでは、ワード線WLbの読み出し選択ワード電圧が、整流素子3からメモリキャパシタ4を介してビット線BLaに印加され得る。
【００４３】
その結果、ビット線BLaには、1.2[V]の読み出し選択ワード電圧がアンチヒューズメモリ（読み出し選択メモリ）2cにてビルトインポテンシャル分低下された電圧が印加され得る。これにより、ビット線BLaでは、アンチヒューズメモリ2cを介してワード線WLbと電気的に接続されることにより、0[V]の読み出し選択ビット電圧が0.5[V]となり、電圧値が変化し得る。
【００４４】
因みに、読み出し選択メモリとなるアンチヒューズメモリ2cにおいて、メモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊されておらずデータが書き込まれていないときには、メモリキャパシタ4によって、ワード線WLbとビット線BLaとの電気的な接続が遮断されることになる。これにより、ビット線BLaでは、0[V]の読み出し選択ビット電圧が変化することなく、0［V］の状態をそのまま維持し得る。
【００４５】
このように半導体記憶装置1では、ビット線（読み出し選択ビット線）BLaに印加されている読み出し選択ビット電圧が変化したか否かを検知することにより、読み出し選択メモリとなるアンチヒューズメモリ2cにデータが書き込まれているか否かを判断し得る。
【００４６】
なお、ビット線（読み出し選択ビット線）BLaに接続され、かつデータを読み出さないアンチヒューズメモリ2aでは、ワード線（読み出し非選択ワード線）WLaに0［V］の読み出し非選択ワード電圧が印加されていることから、仮にメモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊されていても、ビット線（読み出し選択ビット線）BLaの電圧変化に寄与することはない。
【００４７】
因みに、例えばデータを読み出すアンチヒューズメモリ2cによってビット線（読み出し選択ビット線）BLaの電圧値が0.5［V］になっているとき、この読み出し選択ビット線BLaを共有する、データを読み出さない他のアンチヒューズメモリ2aにてメモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊されていても、当該アンチヒューズメモリ2aでは、整流素子3に逆方向バイアスの電圧がかかることになるため、0.5［V］の読み出し選択ビット電圧が整流素子3にて遮断され、ワード線（読み出し非選択ワード線）WLaに印加されてしまうことを防止し得る。
【００４８】
また、0［V］の読み出し非選択ワード電圧が印加されたワード線（読み出し非選択ワード線）WLbと、1.2［V］の読み出し非選択ビット電圧が印加されたビット線（読み出し非選択ビット線）BLbとに接続されたアンチヒューズメモリ2bでも、仮にメモリゲート絶縁膜6が絶縁破壊されていても、整流素子3にて逆方向バイアスの電圧になるため、ワード線（読み出し非選択ワード線）WLbからビット線（読み出し非選択ビット線）BLbへの電圧印加を整流素子3によって遮断し得る。
【００４９】
さらに、1.2［V］の読み出し選択ワード電圧が印加されたワード線（読み出し選択ワード線）WLbと、1.2［V］の読み出し非選択ビット電圧が印加されたビット線（読み出し非選択ビット線）BLbとに接続されたアンチヒューズメモリ2dでは、仮にメモリゲート絶縁膜6が絶縁破壊されていても、ワード線（読み出し選択ワード線）WLbおよびビット線（読み出し非選択ビット線）BLbの電圧値が同じであることから、1.2［V］の読み出し選択ワード電圧が変動することもなく、他のアンチヒューズメモリ2cの読み出し動作に影響を与えることは無い。かくして半導体記憶装置1では、行列状に配置されたアンチヒューズメモリ2a,2b,2c,2dのうち、所望するアンチヒューズメモリ2cのデータだけを読み出すことができる。
【００５０】
（１−４）上記構成による半導体記憶装置の作用および効果
以上の構成において、例えばアンチヒューズメモリ2cでは、ウエルS2上にメモリゲート絶縁膜6を介してメモリゲート電極Gが設けられ、ウエルS2表面に形成された一方の拡散領域5にビット線コンタクトBCを介してビット線BLaが接続されたメモリキャパシタ4と、メモリゲート電極Gとワード線WLbとの間に設けられ、ワード線WLbからの電圧がワード線コンタクトWCを経由してメモリゲート電極Gへ印加される一方、メモリゲート電極Gからワード線コンタクトWCへの電圧印加が逆方向バイアスの電圧となり、メモリゲート電極Gからワード線コンタクトWCへの電圧印加を遮断する整流素子3とを設けるようにした。
【００５１】
また、アンチヒューズメモリ2cでは、メモリキャパシタ4にデータを書き込むとき、書き込み選択ワード線WLaに印加された書き込み破壊ワード電圧が、整流素子3を介してメモリキャパシタ4のメモリゲート電極Gに印加され、当該メモリゲート電極Gと書き込み選択ビット線BLaとの電圧差により、メモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊するようにした。
【００５２】
一方、データを書き込まないデータ非書き込み動作のアンチヒューズメモリ2bでは、メモリキャパシタ4に接続されたビット線BLbに高電圧の非破壊ビット電圧が印加された際に、例えばメモリキャパシタ4のメモリゲート絶縁膜6が絶縁破壊されていても、書き込み非選択ワード線WLbに0[V]の非破壊ワード電圧が印加されているため、メモリキャパシタ4にチャネルが形成されず、書き込み非選択ビット線BLbからワード線WLaへの電圧印加をメモリキャパシタ4で遮断できる。
【００５３】
この際、本発明のアンチヒューズメモリ2bでは、例えば書き込み非選択ビット線BLbが接続されている拡散領域5に極めて近い箇所でメモリゲート絶縁膜6の絶縁破壊が生じ、仮に書き込み非選択ビット線BLbの電位がメモリキャパシタ4のチャネルで遮断できず、書き込み非選択ビット線BLbからメモリキャパシタ4のメモリゲート電極Gに非破壊ビット電圧が印加されてしまっても、当該非破壊ビット電圧が整流素子3で逆方向バイアスの電圧となるため、当該整流素子3によってメモリゲート電極Gからワード線WLaへの電圧印加を確実に遮断できる。
【００５４】
このように本発明のアンチヒューズメモリ2bでは、（i）書き込み非選択ワード線WLbに0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ4にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子3を逆方向バイアス状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【００５５】
従って、アンチヒューズメモリ2bでは、従来のような制御回路を用いずに、メモリゲート電極Gおよびワード線WLaへ印加される電圧値によって、メモリゲート電極Gからワード線WLaへの電圧印加が逆方向バイアスの電圧となるような半導体接合構造の整流素子3を設け、当該整流素子3によってメモリゲート電極Gからワード線WLaへの電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【００５６】
なお、アンチヒューズメモリ2a,2b,2c,2dは、図２Ａに示したように、整流素子3のＰ型半導体領域8およびＮ型半導体領域7が、メモリキャパシタ4のメモリゲート電極Gと同層に形成されていることから、単層構造でなるメモリキャパシタ4のメモリゲート電極Gを形成する一般的な半導体製造プロセスを利用して、メモリゲート電極Gを形成する製造工程で整流素子3のP型半導体領域8およびN型半導体領域7も形成できる。
【００５７】
（２）4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有する場合について
（２−１）平面レイアウトの構成について
次に上述したアンチヒューズメモリが行列状に配置された半導体記憶装置1の平面レイアウトの構成について説明する。図２Ｂとの対応部分に同一符号を付して示す図３は、例えば合計16個のアンチヒューズメモリ2a1,2a2,2a3,2a4,2a5,2a6,2a7,2a8,2a9,2a10,2a11,2a12,2a13,2a14,2a15,2a16を4行4列に配置したときの平面レイアウトの構成を示している。この場合、半導体記憶装置1において、アンチヒューズメモリ2a1,2a2,2a3,2a4,2a5,2a6,2a7,2a8,2a9,2a10,2a11,2a12,2a13,2a14,2a15,2a16は全て同一構成を有しており、上述した図２Ａおよび図２Ｂと同様に、それぞれ整流素子3とメモリキャパシタ4とを有している。また、ワード線コンタクトWC11,WC12,WC13,WC14についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC12に着目して以下説明する。
【００５８】
この場合、ワード線コンタクトWC12が立設するP型半導体領域8は、矩形状に形成されており、互いに隣接する4個のアンチヒューズメモリ2a3,2a4,2a7,2a8で共有されている。実際上、ワード線コンタクトWC12が立設したP型半導体領域8には、列方向に隣接する2個のアンチヒューズメモリ2a3,2a4の各N型半導体領域7が一辺に接合され、同じく列方向に隣接する2個のアンチヒューズメモリ2a7,2a8の各N型半導体領域7が、当該一辺と対向する他辺に接合されている。
【００５９】
ここで、例えばアンチヒューズメモリ2a7に着目すると、P型半導体領域8とN型半導体領域7とが接合されていることで、PN接合ダイオードの整流素子3を形成している。これにより、ワード線コンタクトWC12は、P型半導体領域8を共有する4個のアンチヒューズメモリ2a3,2a4,2a7,2a8の各整流素子3に対して、ワード線（図示せず）からの所定のワード電圧を一律に印加し得る。
【００６０】
なお、これら4個のアンチヒューズメモリ2a3,2a4,2a7,2a8の各N型半導体領域7は、P型半導体領域8から遠ざかるように行方向に向けてそれぞれ延びており、先端部に接合された各メモリゲート電極Gが、それぞれ異なる活性領域12に配置されている。また、N型半導体領域7の先端部に一体形成された各メモリゲート電極Gと、活性領域12とが対向した各領域には、各アンチヒューズメモリ2a3,2a4,2a7,2a8のメモリゲート絶縁膜6が形成されている。
【００６１】
次に、ビット線コンタクトBC11,BC12,BC13,BC14,BC15,BC16,BC17,BC18,BC19について以下説明する。この実施の形態の場合、半導体記憶装置1には、合計9個のビット線コンタクトBC11,BC12,BC13,BC14,BC15,BC16,BC17,BC18,BC19が3行3列で配置されている。各ビット線コンタクトBC11,BC12,BC13,BC14,BC15,BC16,BC17,BC18,BC19は、それぞれ異なる活性領域12に配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域12にそれぞれ印加し得る。
【００６２】
ここで、これら9個のビット線コンタクトBC11,BC12,BC13,BC14,BC15,BC16,BC17,BC18,BC19のうち、中央領域に配置されたビット線コンタクトBC15が配置された活性領域12には、異なるP型半導体領域8に接続され、かつ互いに隣接する4個のアンチヒューズメモリ2a6,2a7,2a10,2a11が設けられている。これにより、中央領域に配置されたビット線コンタクトBC15は、互いに隣接する4個のアンチヒューズメモリ2a6,2a7,2a10,2a11にて共有され、ビット線からの所定のビット電圧を、これら4個のアンチヒューズメモリ2a6,2a7,2a10,2a11に対して一律に印加し得るようになされている。
【００６３】
この場合、中央のビット線コンタクトBC15が立設した活性領域12には、当該ビット線コンタクトBC15を中心に、アンチヒューズメモリ2a6,2a7とアンチヒューズメモリ2a10,2a11とが左右対称に配置されている。具体的に、ビット線コンタクトBC15が立設した活性領域12の一辺側には、列方向に隣接する2個のアンチヒューズメモリ2a6,2a7の各メモリゲート電極Gが対向配置され、これらアンチヒューズメモリ2a6,2a7の各メモリゲート絶縁膜6が形成されている。またこの活性領域12の他辺側には、同じく列方向に隣接する他のアンチヒューズメモリ2a10,2a11の各メモリゲート電極Gが対向配置され、これらアンチヒューズメモリ2a10,2a11の各メモリゲート絶縁膜6が形成されている。
【００６４】
因みに、半導体記憶装置1の平面レイアウトにおいて角部に配置された4個のビット線コンタクトBC11,BC13,BC17,BC19には、それぞれ対応する1個のアンチヒューズメモリ2a1,2a4,2a13,2a16のみが接続されている。かくして、これら角部に配置された各ビット線コンタクトBC11,BC13,BC17,BC19では、それぞれ対応する1個のアンチヒューズメモリ2a1,2a4,2a13,2a16に対してだけビット電圧を印加し得る。
【００６５】
また、半導体記憶装置1の平面レイアウトにおいて末端に並んだビット線コンタクトBC11,BC12,BC13,BC14,BC16,BC17,BC18,BC19のうち、角部以外に配置された、例えばビット線コンタクトBC12には、2個のアンチヒューズメモリ2a2,2a3のみが接続されている。そして、角部以外に配置されたその他のビット線コンタクトBC14,BC16,BC18にも、それぞれ対応する2個のアンチヒューズメモリ2a5,2a9、2a8,2a12、2a14,2a15のみが接続されている。このように、半導体記憶装置1において、角部以外に配置されたその他のビット線コンタクトBC12,BC14,BC16,BC18では、共有するアンチヒューズメモリ数が2個となり、また、中央領域に配置されたビット線コンタクトBC15では、共有するアンチヒューズメモリ数が4個となるため、各ビット線コンタクト毎に1個のアンチヒューズメモリを設ける場合に比して小型化を図り得る。
【００６６】
以上の構成において、図３に示す半導体記憶装置1のアンチヒューズメモリ2a1,2a2,2a3,2a4,2a5,2a6,2a7,2a8,2a9,2a10,2a11,2a12,2a13,2a14,2a15,2a16では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリキャパシタ4のメモリゲート電極Gおよびワード線へ印加される電圧値によって整流素子3によりメモリゲート電極Gからワード線への電圧印加を遮断でき、かくして、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【００６７】
そして、例えば、本発明の半導体記憶装置1におけるアンチヒューズメモリ2a7では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ4にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子3を逆方向バイアス状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【００６８】
また、図３に示す半導体記憶装置1では、互いに隣接する4個のアンチヒューズメモリ2a6,2a7,2a10,2a11で1個のビット線コンタクトBC15を共有するとともに、例えば互いに隣接する4個のアンチヒューズメモリ2a3,2a4,2a7,2a8で1個のワード線コンタクトWC12を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【００６９】
（２−２）ビット線およびワード線の平面レイアウトの構成について
次に、図３に示した半導体記憶装置1におけるビット線およびワード線の平面レイアウトについて以下説明する。図３との対応部分に同一符号を付して示す図４のように、半導体記憶装置1には、1列目のビット線コンタクトBC11,BC12,BC13のうち、1行目のビット線コンタクトBC11と3行目のビット線コンタクトBC13とに対して1列目のビット線BL1aが接続されており、これらビット線コンタクトBC11,BC13間の2行目のビット線コンタクトBC12に対して他の2列目のビット線BL2aが接続されている。これにより、半導体記憶装置1は、例えば1列目のビット線BL1aによって、P型半導体領域8がそれぞれ異なる2個のアンチヒューズメモリ2a1,2a4に対して所定のビット電圧を一律に印加し得、さらに2列目のビット線BL2aによって、P型半導体領域8がそれぞれ異なる2個のアンチヒューズメモリ2a2,2a3に対して、1列目のビット線BL1aとは異なる所定のビット電圧を印加し得る。
【００７０】
また、2列目のビット線コンタクトBC14,BC15,BC16では、1行目のビット線コンタクトBC14と3行目のビット線コンタクトBC16とに対して3列目のビット線BL3aが接続されており、これらビット線コンタクトBC14,BC16間の2行目のビット線コンタクトBC15に対して4列目のビット線BL4aが接続されている。これにより、半導体記憶装置1は、例えば3列目のビット線BL3aによって、P型半導体領域8がそれぞれ異なる4個のアンチヒューズメモリ2a5,2a9,2a8,2a12に対して所定のビット電圧を一律に印加し得、さらに4列目のビット線BL4aによって、P型半導体領域8がそれぞれ異なる4個のアンチヒューズメモリ2a6,2a7,2a10,2a11に対して、3列目のビット線BL3aとは異なる所定のビット電圧を印加し得る。
【００７１】
さらに、3列目のビット線コンタクトBC17,BC18,BC19では、1行目のビット線コンタクトBC17と3行目のビット線コンタクトBC19とに対して5列目のビット線BL5aが接続され、これらビット線コンタクトBC17,BC19間の2行目のビット線コンタクトBC18に対して6列目のビット線BL6aが接続されている。これにより、半導体記憶装置1は、例えば5列目のビット線BL5aによって、P型半導体領域8がそれぞれ異なる2個のアンチヒューズメモリ2a13,2a16に対して所定のビット電圧を一律に印加し得、さらに6列目のビット線BL6aによって、P型半導体領域8がそれぞれ異なる2個のアンチヒューズメモリ2a14,2a15に対して、5列目のビット線BL5aとは異なる所定のビット電圧を印加し得る。
【００７２】
かかる構成に加えて、ワード線コンタクトWC11,WC12,WC13,WC14にはそれぞれ異なるワード線WL1a,WL2a,WL3a,WL4aが接続されており、各ワード線WL1a,WL2a,WL3a,WL4aによって、各ワード線コンタクトWC11,WC12,WC13,WC14毎に異なるワード電圧を印加し得る。この実施の形態の場合、例えば1行目のワード線WL1aは、1行1列目のワード線コンタクトWC11に接続されており、当該ワード線コンタクトWC11を共有する4個のアンチヒューズメモリ2a1,2a2,2a5,2a6に所定のワード電圧を一律に印加し得る。また、他のワード線WL2a,WL3a,WL4aも同様に、対応したワード線コンタクトWC13,WC12,WC14を介してそれぞれ4個のアンチヒューズメモリ2a9,2a10,2a13,2a14、2a3,2a4,2a7,2a8、2a11,2a12,2a15,2a16に対して所定のワード電圧を一律に印加し得る。
【００７３】
ここで、例えば1個のビット線コンタクトBC15に接続された4個のアンチヒューズメモリ2a6,2a7,2a10,2a11に着目すると、当該ビット線コンタクトBC15に接続された4個のアンチヒューズメモリ2a6,2a7,2a10,2a11には、各々電気的に独立に制御できるワード線WL1a,WL2a,WL3a,WL4aが接続されており、各ワード線WL1a,WL2a,WL3a,WL4aによりそれぞれ異なるワード電圧を印加し得る。また、例えば1個のワード線コンタクトWC12に接続された4個のアンチヒューズメモリ2a3,2a4,2a7,2a8に着目すると、当該ワード線コンタクトWC12に接続された4個のアンチヒューズメモリ2a3,2a4,2a7,2a8には、各々電気的に独立に制御できるビット線BL1a,BL2a,BL3a,BL4aが接続されており、各ビット線BL1a,BL2a,BL3a,BL4aによりそれぞれ異なるビット電圧を印加し得る。
【００７４】
そして、このような半導体記憶装置1では、ビット線BL1a,BL2a,BL3a,BL4a,BL5a,BL6aおよびワード線WL1a,WL2a,WL3a,WL4aに印加する電圧を適宜調整することにより、上述した「（１−２）データの書き込み動作」により、例えば所定位置のアンチヒューズメモリ2a1にのみデータを書き込むことができるとともに、上述した「（１−３）データの読み出し動作」により、例えば所定位置のアンチヒューズメモリ2a1におけるデータを読み出すことができる。
【００７５】
因みに、図４における半導体記憶装置1では、アンチヒューズメモリ数が16個であるため、例えばワード線WL1aが1つのワード線コンタクトWC11にだけ接続された構成となっている。しかしながら、アンチヒューズメモリ数をさらに増やした場合には、例えば1列目のワード線WL1aと2列目のワード線WL2aとが、行方向に並ぶ複数のワード線コンタクトに対して順次交互に接続された構成となる。例えば1行1列目のワード線コンタクトWC11に接続されている一のワード線WL1aは、1行3列目のワード線コンタクトや、1行5列目のワード線コンタクト等にも接続され、一方、1行2列目のワード線コンタクトWC13に接続されている他のワード線WL2aは、1行4列目のワード線コンタクトや、1行6列目のワード線コンタクト等にも接続された構成となる。
【００７６】
（３）他の実施の形態によるビット線およびワード線の平面レイアウトの構成について
図４では、一例として、合計16個のアンチヒューズメモリ2a1,2a2,2a3,2a4,2a5,2a6,2a7,2a8,2a9,2a10,2a11,2a12,2a13,2a14,2a15,2a16を4行4列に配置し、これらアンチヒューズメモリ2a1,2a2,2a3,2a4,2a5,2a6,2a7,2a8,2a9,2a10,2a11,2a12,2a13,2a14,2a15,2a16の配置位置に合わせてビット線BL1a,BL2a,BL3a,BL4a,BL5a,BL6aおよびワード線WL1a,WL2a,WL3a,WL4aを配置させた半導体記憶装置1について示した。
【００７７】
ここで、図４に示す半導体記憶装置1では、ビット線コンタクトBC11,BC12,BC13の列を一端側に設け、ビット線コンタクトBC17,BC18,BC19の列を他端側に設けている。この場合、一端側にある1行1列目のビット線コンタクトBC11と、同じく一端側にある3行1列目のビット線コンタクトBC13とには、それぞれ1個のアンチヒューズメモリ2a1（2a4）のみが接続された構成となり、また、同じく一端側にある2行1列目のビット線コンタクトBC12には、2個のアンチヒューズメモリ2a2,2a3が接続された構成となる。
【００７８】
従って、一端側のビット線コンタクトBC11,BC13に接続される1列目のビット線BL1aは、各ビット線コンタクトBC11,BC13を介して合計2個のアンチヒューズメモリ2a1,2a4のみが接続されることになる。また、同じく一端側のビット線コンタクトBC12に接続される2列目のビット線BL2aも、ビット線コンタクトBC12を介して2個のアンチヒューズメモリ2a2,2a3のみが接続されることになる。
【００７９】
そして、同様に他端側にあるビット線コンタクトBC17,BC18,BC19の列でも、ビット線コンタクトBC17（BC19）に1個のアンチヒューズメモリ2a13（2a16）が接続され、残りのビット線コンタクトBC18に2個のアンチヒューズメモリ2a14,2a15が接続された構成となる。そのため、他端側のビット線コンタクトBC17,BC19に接続される5列目のビット線BL5aにも、各ビット線コンタクトBC17,BC19を介して合計2個のアンチヒューズメモリ2a13,2a16のみが接続されることになり、同じく他端側のビット線コンタクトBC18に接続される6列目のビット線BL6aにも、ビット線コンタクトBC18を介して2個のアンチヒューズメモリ2a14,2a15のみが接続されることになる。かくして、末端に配置されたビット線コンタクトBC11,BC12,BC13（BC17,BC18,BC19）の列に対して設けたビット線BL1a,BL2a（BL5a,BL6a）では、接続されるアンチヒューズメモリ数が2個となる。
【００８０】
その一方で、中央領域に配置されたビット線BL3aには、ビット線コンタクトBC14,BC16を介して合計4個のアンチヒューズメモリ2a5,2a9,2a8,2a12が接続され、同じく中央領域に配置されたビット線BL4aには、ビット線コンタクトBC15を介して4個のアンチヒューズメモリ2a6,2a7,2a10,2a11が接続されている。そのため、図４に示した半導体記憶装置1において、行アドレスと列アドレスとによる制御を効率良く行うためには、例えば1列目のビット線BL1aと5列目のビット線BL5aとをショートさせて同じビット電圧で動作するアンチヒューズメモリ数を4個とし、さらに2列目のビット線BL2aと6列目のビット線BL6aもショートさせて同じビット電圧で動作するアンチヒューズメモリ数を4個として、中央領域のビット線BL3a,BL4aに接続されるアンチヒューズメモリ数（この場合、4個）に合わせることが望ましい。
【００８１】
すなわち、半導体記憶装置1では、1列目のビット線BL1aに各ビット線コンタクトBC11,BC13を介してそれぞれ接続された合計2個のアンチヒューズメモリ2a1,2a4と、5列目のビット線BL5aにビット線コンタクトBC17,BC19を介してそれぞれ接続された合計2個のアンチヒューズメモリ2a13,2a16とを合わせた合計4個のアンチヒューズメモリ2a1,2a4,2a13,2a16を、1列目のビット線BL1aと5列目のビット線BL5aとの2本で動作させることが望ましい。
【００８２】
同様にして2列目のビット線BL2aにビット線コンタクトBC12を介して接続された2個のアンチヒューズメモリ2a2,2a3と、6列目のビット線BL6aにビット線コンタクトBC18を介して接続された2個のアンチヒューズメモリ2a14,2a15とを合わせた合計4個のアンチヒューズメモリ2a2,2a3,2a14,2a15も、2列目のビット線BL2aと6列目のビット線BL6aとの2本で動作させることが望ましい。
【００８３】
ここで、半導体記憶装置1では、例えば1列目のビット線BL1aと5列目のビット線BL5aとの2本でアンチヒューズメモリ2a1,2a4,2a13,2a16に対して一律に所定のビット電圧を印加する場合、4個のアンチヒューズメモリ2a5,2a9,2a8,2a12（2a6,2a7,2a10,2a11）を1本の構成で動作させる3列目のビット線BL3aや4列目のビット線BL4aとは容量が異なることになる。そのため、半導体記憶装置1では、データの読み出し動作時に、例えば読み出し速度の低下等の問題が生じる虞がある。
【００８４】
そこで、このような問題点を解決するために、図４との対応部分に同一符号を付して示す図５に示すように、半導体記憶装置1aでは、一端側にワード線コンタクトWC1a,WC2aの列を配置するとともに、他端側にワード線コンタクトWC5a,WC6aの列を配置し、さらに、一端側のワード線コンタクトWC1a,WC2aの列と、中央のワード線コンタクトWC3a,WC4aの列との間に一のビット線コンタクトBC1a,BC2a,BC3aの列を設け、他端側のワード線コンタクトWC5a,WC6aの列と、中央のワード線コンタクトWC3a,WC4aの列との間に他のビット線コンタクトBC4a,BC5a,BC6aの列を設けるようにした。
【００８５】
また、半導体記憶装置1aでは、一端側のワード線コンタクトWC1a,WC2aの列と、中央のワード線コンタクトWC3a,WC4aの列との間にある一のビット線コンタクトBC1a,BC2a,BC3aの列のうち、1行目のビット線コンタクトBC1aと3行目のビット線コンタクトBC3aとに1列目のビット線BL1bを接続させ、2行目のビット線コンタクトBC2aに2列目のビット線BL2bを接続させ得る。
【００８６】
これにより、半導体記憶装置1aでは、1行目のビット線コンタクトBC1aに接続された2個のアンチヒューズメモリ2b1,2b5と、3行目のビット線コンタクトBC3aに接続された2個のアンチヒューズメモリ2b4,2b8との合計4個のアンチヒューズメモリ2b1,2b5,2b4,2b8を、1列目にある1本のビット線BL1bに接続させることができ、かくして、1本の構成でなるビット線BL1bによって4個のアンチヒューズメモリ2b1,2b5,2b4,2b8を動作させることができる。
【００８７】
また、この半導体記憶装置1aでは、2行目のビット線コンタクトBC2aに接続された4個のアンチヒューズメモリ2b2,2b3,2b6,2b7を、2列目にある1本のビット線BL2bに接続させることができ、かくして、1本の構成でなるビット線BLbによって4個のアンチヒューズメモリ2b2,2b3,2b6,2b7を動作させることができる。
【００８８】
同様に、半導体記憶装置1aでは、他端側のワード線コンタクトWC5a,WC6aの列と、中央のワード線コンタクトWC3a,WC4aの列との間にある他のビット線コンタクトBC4a,BC5a,BC6aの列でも、1行目のビット線コンタクトBC4aと3行目のビット線コンタクトBC6aとに3列目のビット線BL3bを接続させ、2行目のビット線コンタクトBC5aに4列目のビット線BL4bを接続させ得る。
【００８９】
これにより、半導体記憶装置1aでは、1行目のビット線コンタクトBC4aに接続された2個のアンチヒューズメモリ2b9,2b13と、3行目のビット線コンタクトBC6aに接続された2個のアンチヒューズメモリ2b12,2b16との合計4個のアンチヒューズメモリ2b9,2b13,2b12,2b16を、3列目にある1本のビット線BL3bに接続させることができ、かくして、1本の構成でなるビット線BLbによって4個のアンチヒューズメモリ2b9,2b13,2b12,2b16を動作させることができる。
【００９０】
また、この半導体記憶装置1aでは、2行目のビット線コンタクトBC5aに接続された4個のアンチヒューズメモリ2b10,2b11,2b14,2b15を、4列目にある1本のビット線BL4bに接続させることができ、かくして、1本の構成でなるビット線BL4bによって4個のアンチヒューズメモリ2b10,2b11,2b14,2b15を動作させることができる。
【００９１】
かくして、半導体記憶装置1aでは、図４に示した半導体記憶装置1とは異なり、ビット線同士の接続が不要となり、ビット線BL1b,BL2b,BL3b,BL4bを全て1本の構成とし得、全て同じ容量に設定し得ることから、データの読み出し動作時に、例えば読み出し速度の低下等の問題発生を防止し得る。
【００９２】
なお、この半導体記憶装置1aにおいて、1行目のワード線コンタクトWC1a,WC3a,WC5aの行には、1列目のワード線コンタクトWC1aと3列目のワード線コンタクトWC5aとに同じワード線WL1bが接続され、2列目のワード線コンタクトWC3aに当該ワード線WL1bとは異なる他のワード線WL2bが接続され得る。また、2行目のワード線コンタクトWC2a,WC4a,WC6aの行には、1列目のワード線コンタクトWC2aと3列目のワード線コンタクトWC6aとに同じワード線WL3bが接続され、2列のワード線コンタクトWC4aに当該ワード線WL3bとは異なる他のワード線WL4bが接続され得る。
【００９３】
そして、このような半導体記憶装置1aでも、例えば2行1列目のビット線コンタクトBC2aや、2行2列目のビット線コンタクトBC5aにそれぞれ4個のアンチヒューズメモリ2b2,2b3,2b6,2b7（2b10,2b11,2b14,2b15）が接続された構成を実現し得、上述した実施の形態と同様に小型化を図り得る。また、この半導体記憶装置1aでも、例えば1行2列目のワード線コンタクトWC3aや、2行2列目のワード線コンタクトWC4aにそれぞれ4個のアンチヒューズメモリ2b5,2b6,2b9,2b10（2b7,2b8,2b11,2b12）を接続させた構成を実現し得、上述した実施の形態と同様に小型化を図り得る。
【００９４】
因みに、この場合にも、例えば中央領域にある1個のビット線コンタクトBC2aに接続された4個のアンチヒューズメモリ2b2,2b3,2b6,2b7に着目すると、当該ビット線コンタクトBC2aに接続された4個のアンチヒューズメモリ2b2,2b3,2b6,2b7には、各々電気的に独立に制御できるワード線WL1b,WL2b,WL3b,WL4bが接続されており、各ワード線WL1b,WL2b,WL3b,WL4bによりそれぞれ異なるワード電圧を印加し得る。また、例えば1個のワード線コンタクトWC3aに接続された4個のアンチヒューズメモリ2b5,2b6,2b9,2b10に着目すると、当該ワード線コンタクトWC3aに接続された4個のアンチヒューズメモリ2b5,2b6,2b9,2b10には、各々電気的に独立に制御できるビット線BL1b,BL2b,BL3b,BL4bが接続されており、各ビット線BL1b,BL2b,BL3b,BL4bによりそれぞれ異なるビット電圧を印加し得る。
【００９５】
そして、この半導体記憶装置1aでも、ビット線BL1b,BL2b,BL3b,BL4bおよびワード線WL1b,WL2b,WL3b,WL4bに印加する電圧を適宜調整することにより、上述した「（１−２）データの書き込み動作」により、例えば所定位置のアンチヒューズメモリ2b1にのみデータを書き込むことができるとともに、上述した「（１−３）データの読み出し動作」により所定位置のアンチヒューズメモリ2b1におけるデータを読み出すこともできる。
【００９６】
以上の構成によれば、半導体記憶装置1aでは、末端に配置された一方向（この場合、行方向）に並ぶ各ビット線コンタクトBC1a,BC4a（BC3a,BC6a）にそれぞれ2個のアンチヒューズメモリ2b1,2b5、2b9,2b13（2b4,2b8、2b12,2b16）を接続し、また、末端に配置された他方向（この場合、列方向）に並ぶ各ワード線コンタクトWC1a,WC2a（WC5a,WC6a）にも、それぞれ2個のアンチヒューズメモリ2b1,2b2、2b3,2b4（2b13,2b14、2b15,2b16）を接続するようにした。さらに、この半導体記憶装置1aでは、中央領域に配置された残りのビット線コンタクトBC2a（BC5a）に4個のアンチヒューズメモリ2b2,2b3,2b6,2b7（2b10,2b11,2b14,2b15）を接続し、また、中央領域に配置されたワード線コンタクトWC3a（WC4a）に4個のアンチヒューズメモリ2b5,2b6,2b9,2b10（2b7,2b8,2b11,2b12）を接続するようにした。
【００９７】
これにより、半導体記憶装置1aでは、ビット線コンタクトBC1a〜BC6aおよびワード線コンタクトWC1a〜WC6aを2個以上のアンチヒューズメモリで共有できる分、装置全体として小型化を実現でき、さらには、例えば1本のビット線BL1bに対して接続されるアンチヒューズメモリ数を同じ数（この場合、4個）にして全て同じ容量に設定し得、かくしてデータの読み出し動作時、読み出し速度の低下等の問題発生を防止し得る。
【００９８】
因みに、図５に示す半導体記憶装置1aはアンチヒューズメモリ数を16個とした場合について述べたが、アンチヒューズメモリ数をさらに増やした場合には、例えば1列目のワード線WL1bと2列目のワード線WL2bとが、行方向に並ぶ複数のワード線コンタクトに対して順次交互に接続された構成となる。例えば、1行1列目のワード線コンタクトWC1aに接続されているワード線WL1bは、1行3列目のワード線コンタクトWC5aの他、1行5列目のワード線コンタクト等にも接続され、一方、1行2列目のワード線コンタクトWC3aに接続されているワード線WL2bは、1行4列目のワード線コンタクトや、1行6列目のワード線コンタクト等にも接続された構成となる。
【００９９】
また、図５に示した半導体記憶装置1aにおいて、アンチヒューズメモリ数を16個以上に増やした場合には、ビット線コンタクトBC1a,BC4a,…（BC3a,BC6a,…）が両末端において行方向に並び、一方の末端から列方向に向けて、ビット線コンタクト行と、ワード線コンタクト行とが順次交互に配置され、さらに1行に並ぶビット線コンタクト数をn個としたとき、1行に並ぶワード線コンタクト数が（n+1）個となる。なお、アンチヒューズメモリ数が16個の半導体記憶装置1aを示した図５では、1行に並ぶビット線コンタクト数が2個となり、1行に並ぶワード線コンタクト数が3個となっている。
【０１００】
（４）2個のアンチヒューズメモリで、1個のワード線コンタクトを共有し、列方向に並んだ複数のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について
図３との対応部分に同一符号を付して示す図６は、例えば合計16個のアンチヒューズメモリ2c1,2c2,2c3,2c4,2c5,2c6,2c7,2c8,2c9,2c10,2c11,2c12,2c13,2c14,2c15,2c16を4行4列に配置した半導体記憶装置21の平面レイアウトの構成を示している。この場合、半導体記憶装置21において、アンチヒューズメモリ2c1,2c2,2c3,2c4,2c5,2c6,2c7,2c8,2c9,2c10,2c11,2c12,2c13,2c14,2c15,2c16は全て同一構成を有しており、上述した図２Ａおよび図２Ｂと同様に、それぞれ整流素子3とメモリキャパシタ4とを有している。また、ワード線コンタクトWC21,WC22,WC23,WC24,WC25,WC26,WC27,WC28についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC22に着目して以下説明する。
【０１０１】
この場合、ワード線コンタクトWC22が立設するP型半導体領域8は、矩形状に形成されており、行方向に隣接する2個のアンチヒューズメモリ2c2,2c6で共有されている。実際上、ワード線コンタクトWC22が立設したP型半導体領域8には、アンチヒューズメモリ2c2のN型半導体領域7が一辺に接合され、当該アンチヒューズメモリ2c2と行方向に隣接する他のアンチヒューズメモリ2c6のN型半導体領域7が、当該一辺と対向する他辺に接合されている。
【０１０２】
ここで、例えばアンチヒューズメモリ2c2に着目すると、P型半導体領域8とN型半導体領域7とが接合されていることで、PN接合ダイオードの整流素子3を形成している。これにより、ワード線コンタクトWC22は、P型半導体領域8を共有する2個のアンチヒューズメモリ2c2,2c6の各整流素子3に対して、ワード線からの所定のワード電圧を一律に印加し得る。
【０１０３】
なお、これら2個のアンチヒューズメモリ2c2,2c6の各N型半導体領域7は、P型半導体領域8から遠ざかるように行方向に向けてそれぞれ延びており、先端部に接合された各メモリゲート電極Gが、それぞれ異なる活性領域22に配置されている。また、N型半導体領域7の先端部に一体形成された各メモリゲート電極Gと、活性領域22とが対向した各領域には、各アンチヒューズメモリ2c2,2c6のメモリゲート絶縁膜6が形成されている。
【０１０４】
次に、ビット線コンタクトBC21,BC22,BC23,BC24について以下説明する。この実施の形態の場合、半導体記憶装置21には、合計4個のビット線コンタクトBC21,BC22,BC23,BC24が行方向に並んで配置されている。各ビット線コンタクトBC21,BC22,BC23,BC24は、それぞれ異なる活性領域22に配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域22にそれぞれ印加し得るようになされている。
【０１０５】
この場合、半導体記憶装置21では、1列目のビット線コンタクトBC21が配置された活性領域22と、2列目のビット線コンタクトBC22が配置された活性領域22との間に、行列状に配置された8個のアンチヒューズメモリ2c1,2c2,2c3,2c4,2c5,2c6,2c7,2c8が形成されている。1列目のビット線コンタクトBC21が配置された活性領域22には、列方向に並ぶ4個のアンチヒューズメモリ2c1,2c2,2c3,2c4が形成されており、一方、2列目のビット線コンタクトBC22が配置された活性領域22には、列方向に並ぶアンチヒューズメモリ2c5,2c6,2c7,2c8が形成されている。
【０１０６】
また、半導体記憶装置21では、2列目のビット線コンタクトBC22が配置された活性領域22と、3列目のビット線コンタクトBC23が配置された活性領域22とが並走しており、上記同様に、3列目のビット線コンタクトBC23および4列目のビット線コンタクトBC24の各活性領域22間にも、8個のアンチヒューズメモリ2c9,2c10,2c11,2c12,2c13,2c14,2c15,2c16が行列状に配置され得る。
【０１０７】
なお、この実施の形態の場合、これら4個のビット線コンタクトBC21,BC22,BC23,BC24は、全て同一構成を有することから、ここではビット線コンタクトBC22に着目して以下説明する。この場合、ビット線コンタクトBC22が配置された活性領域22は、列方向に並んだ4個のアンチヒューズメモリ2c5,2c6,2c7,2c8に沿って列方向に延びた長方形状でなり、これら列方向に並んだ4個のアンチヒューズメモリ2c5,2c6,2c7,2c8の各メモリゲート電極Gが設けられた構成を有する。これにより、このビット線コンタクトBC22は、それぞれ異なるワード線コンタクトWC21,WC22,WC23,WC24に接続され、かつ列方向に並んだ4個のアンチヒューズメモリ2c5,2c6,2c7,2c8に対し、活性領域22を介してビット線からの所定のビット電圧を一律に印加し得るようになされている。
【０１０８】
以上の構成において、図６に示す半導体記憶装置21のアンチヒューズメモリ2c1,2c2,2c3,2c4,2c5,2c6,2c7,2c8,2c9,2c10,2c11,2c12,2c13,2c14,2c15,2c16では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリキャパシタ4のメモリゲート電極Gおよびワード線へ印加される電圧値によって整流素子3によりメモリゲート電極Gからワード線への電圧印加を遮断でき、かくして、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【０１０９】
そして、例えば、本発明の半導体記憶装置21におけるアンチヒューズメモリ2a6では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ4にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子3を逆方向バイアス状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０１１０】
また、図６に示す半導体記憶装置21では、列方向に並んだ4個のアンチヒューズメモリ2c5,2c6,2c7,2c8で1個のビット線コンタクトBC22を共有するとともに、例えば行方向にて隣接する2個のアンチヒューズメモリ2c2,2c6で1個のワード線コンタクトWC22を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０１１１】
（５）行方向に並んだ複数のアンチヒューズメモリで、1個のワード線コンタクトを共有し、2個のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について
図３との対応部分に同一符号を付して示す図７は、例えば合計16個のアンチヒューズメモリ2d1,2d2,2d3,2d4,2d5,2d6,2d7,2d8,2d9,2d10,2d11,2d12,2d13,2d14,2d15,2d16を4行4列に配置した半導体記憶装置31の平面レイアウトの構成を示している。この場合、半導体記憶装置31において、アンチヒューズメモリ2d1,2d2,2d3,2d4,2d5,2d6,2d7,2d8,2d9,2d10,2d11,2d12,2d13,2d14,2d15,2d16は全て同一構成を有しており、上述した図２Ａおよび図２Ｂと同様に、それぞれ整流素子3とメモリキャパシタ4とを有している。また、ワード線コンタクトWC31,WC32,WC33,WC34についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC32に着目して以下説明する。
【０１１２】
この場合、ワード線コンタクトWC32は、行方向に延びた長手方向を有するP型半導体領域8bに配置されており、当該P型半導体領域8bに沿って行方向に配置された4個のアンチヒューズメモリ2d2,2d6,2d10,2d14で共有され得る。実際上、ワード線コンタクトWC32が立設したP型半導体領域8bには、行方向に並んだ4個のアンチヒューズメモリ2d2,2d6,2d10,2d14の各N型半導体領域7が一辺に接合されている。
【０１１３】
ここで、例えばアンチヒューズメモリ2d2に着目すると、P型半導体領域8bとN型半導体領域7とが接合されていることで、PN接合ダイオードの整流素子3を形成している。これにより、ワード線コンタクトWC32は、P型半導体領域8bを共有する4個のアンチヒューズメモリ2d2,2d6,2d10,2d14の各整流素子3に対して、ワード線からの所定のワード電圧を一律に印加し得る。
【０１１４】
なお、これら4個のアンチヒューズメモリ2d2,2d6,2d10,2d14の各N型半導体領域7は、P型半導体領域8bから遠ざかるように列方向に向けてそれぞれ延びており、先端部に接合された各メモリゲート電極Gが、それぞれ異なる活性領域12に配置されている。また、N型半導体領域7の先端部に一体形成された各メモリゲート電極Gと、活性領域12とが対向した各領域には、各アンチヒューズメモリ2d2,2d6,2d10,2d14のメモリゲート絶縁膜6が形成されている。
【０１１５】
この場合、半導体記憶装置31では、この2行目のワード線コンタクトWC32が立設したP型半導体領域8bと、3行目のワード線コンタクトWC33が立設したP型半導体領域8bとが並走するように配置されており、これら2個のP型半導体領域8b間に、8個のアンチヒューズメモリ2d2,2d3,2d6,2d7,2d10,2d11,2d14,2d15が行列状に配置され得る。
【０１１６】
因みに、この実施の形態の場合、半導体記憶装置31では、2行目のワード線コンタクトWC32が立設したP型半導体領域8bの他辺に対し、1行目のワード線コンタクトWC31が立設したP型半導体領域8bの一辺が並走するように隣接されている。この1行目のワード線コンタクトWC31が立設したP型半導体領域8bの他辺には、行方向に並んだ4個のアンチヒューズメモリ2d1,2d5,2d9,2d13の各N型半導体領域7が接合されている。
【０１１７】
また、半導体記憶装置31では、3行目のワード線コンタクトWC33が立設したP型半導体領域8bの他辺に対し、4行目のワード線コンタクトWC34が立設したP型半導体領域8bの一辺が並走するように隣接されている。この4行目のワード線コンタクトWC34が立設したP型半導体領域8bの他辺には、行方向に並んだ4個のアンチヒューズメモリ2d4,2d8,2d12,2d16の各N型半導体領域7が接合されている。
【０１１８】
次に、ビット線コンタクトBC31,BC32,BC33,BC34,BC35,BC36,BC37,BC38,BC39,BC40,BC41,BC42について以下説明する。この実施の形態の場合、半導体記憶装置31には、合計12のビット線コンタクトBC31,BC32,BC33,BC34,BC35,BC36,BC37,BC38,BC39,BC40,BC41,BC42が3行4列で配置されている。これらビット線コンタクトBC31,BC32,BC33,BC34,BC35,BC36,BC37,BC38,BC39,BC40,BC41,BC42は、それぞれ異なる活性領域12に配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域12にそれぞれ印加し得るようになされている。
【０１１９】
ここで、中央領域に配置された行方向に並ぶビット線コンタクトBC35,BC36,BC37,BC38は全て同一構成を有していることから、そのうち、例えばビット線コンタクトBC35に着目して以下説明する。この場合、ビット線コンタクトBC35が配置された活性領域12には、異なるP型半導体領域8bに接続され、かつ列方向に並ぶ2個のアンチヒューズメモリ2d2,2d3が設けられている。これにより、ビット線コンタクトBC35は、これら2個のアンチヒューズメモリ2d2,2d3にて共有され、ビット線からの所定のビット電圧を、これら2個のアンチヒューズメモリ2d2,2d3に対して一律に印加し得るようになされている。
【０１２０】
実際上、このビット線コンタクトBC35が立設した活性領域12には、当該ビット線コンタクトBC35を中心に、アンチヒューズメモリ2d2とアンチヒューズメモリ2d3とが上下対称に配置されている。具体的に、ビット線コンタクトBC35が立設した活性領域12の一辺側には、一のアンチヒューズメモリ2d2のメモリゲート電極Gが対向配置され、当該アンチヒューズメモリ2d2のメモリゲート絶縁膜6が形成されている。また、この活性領域12の他辺側にも、同じく他のアンチヒューズメモリ2d3のメモリゲート電極Gが対向配置され、当該アンチヒューズメモリ2d3のメモリゲート絶縁膜6が形成されている。
【０１２１】
因みに、半導体記憶装置31の平面レイアウトにおいて、末端にて行方向に配置された4個のビット線コンタクトBC31,BC32,BC33,BC34（BC39,BC40,BC41,BC42）には、それぞれ対応する1個のアンチヒューズメモリ2d1,2d5,2d9,2d13（2d4,2d8,2d12,2d16）のみが接続されている。かくして、これら末端にて行方向に配置された各ビット線コンタクトBC31,BC32,BC33,BC34（BC39,BC40,BC41,BC42）では、それぞれ対応する1個のアンチヒューズメモリ2d1,2d5,2d9,2d13（2d4,2d8,2d12,2d16）に対してだけビット電圧を印加し得る。
【０１２２】
このように、末端の各ビット線コンタクトBC31,BC32,BC33,BC34,BC39,BC40,BC41,BC42では、それぞれ1個のアンチヒューズメモリ2d1,2d5,2d9,2d13,2d4,2d8,2d12,2d16に対してだけ所定のビット電圧を印加し得ることになるものの、中央領域に配置された各ビット線コンタクトBC35,BC36,BC37,BC38では、それぞれ対応する2個のアンチヒューズメモリ2d2,2d3、2d6,2d7、2d10,2d11、2d14,2d15に対して所定のビット電圧を一律に印加し得ることから、2個のアンチヒューズメモリ2d2,2d3、2d6,2d7、2d10,2d11、2d14,2d15で1個のビット線コンタクトBC35,BC36,BC37,BC38を共有させる分だけ装置全体としては小型化を図り得る。
【０１２３】
以上の構成において、図７に示す半導体記憶装置31のアンチヒューズメモリ2d1,2d2,2d3,2d4,2d5,2d6,2d7,2d8,2d9,2d10,2d11,2d12,2d13,2d14,2d15,2d16では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリキャパシタ4のメモリゲート電極Gおよびワード線へ印加される電圧値によって整流素子3によりメモリゲート電極Gからワード線への電圧印加を遮断でき、かくして、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【０１２４】
そして、例えば、本発明の半導体記憶装置31におけるアンチヒューズメモリ2d2では、上述した「（１−４）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ4にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子3を逆方向バイアス状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０１２５】
また、図７に示す半導体記憶装置31では、例えば一方向（この場合、行方向）に並ぶ4個のアンチヒューズメモリ2d2,2d6,2d10,2d14で1個のワード線コンタクトWC32を共有するとともに、例えば互いに隣接する2個のアンチヒューズメモリ2d2,2d3で1個のビット線コンタクトBC35を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０１２６】
（６）N型MOS（Metal-Oxide-Semiconductor）トランジスタからなる整流素子を有したアンチヒューズメモリ
（６−１）基本構成
上述した実施の形態においては、整流素子として、P型半導体領域とN型半導体領域とによる半導体接合構造を備え、逆方向バイアスの電圧によりメモリゲート電極からの電圧を遮断するダイオード型の整流素子3を適用する場合について述べたが、本発明はこれに限らず、例えば、整流素子ゲート電極とドレイン領域とソース領域とによる半導体接合構造を備え、逆方向バイアスの電圧により、メモリキャパシタのメモリゲート電極からの電圧を遮断するMOSトランジスタ型の整流素子を適用してもよい。
【０１２７】
ここで、図８は、N型MOSトランジスタの半導体接合構造を有した整流素子43と、ワード線WLおよびビット線BLの電圧差により絶縁破壊されるメモリゲート絶縁膜6を備えたメモリキャパシタ44とを有するアンチヒューズメモリ42を示す。この場合、メモリキャパシタ44には、一端の拡散領域にビット線BLが接続されており、メモリゲート電極Gに整流素子43が接続されている。整流素子43は、整流素子ゲート電極G1と、ドレイン領域とがワード線WLに接続されているとともに、ソース領域がメモリキャパシタ44のメモリゲート電極Gに接続された構成を有する。これにより整流素子43は、ワード線WLからオフ電圧が印加される限り、当該整流素子43のトランジスタがオフ動作し、メモリゲート電極Gからワード線WLへの電圧印加を遮断し得るようになされている。
【０１２８】
実際上、図９Ａに示すように、アンチヒューズメモリ42は、例えばSiからなるP型またはN型のウエルS2の表面に、絶縁部材でなる素子分離層ILが形成された構成を有する。また、ウエルS2には、素子分離層ILの一方の領域に整流素子43が形成されており、当該素子分離層ILの他方の領域にメモリキャパシタ44が形成されている。実際上、素子分離層ILの一方側のウエルS2には、当該素子分離層ILに隣接するように一方の拡散領域5bが表面に形成されており、当該拡散領域5bと所定間隔を空けて他方の拡散領域5cが表面に形成されている。
【０１２９】
これら拡散領域5b,5c間のウエルS2の表面には、ゲート絶縁膜48を介して整流素子ゲート電極G1が形成されており、ドレイン領域となる他方の拡散領域5cと、整流素子ゲート電極G1とに亘ってワード線コンタクトWCが立設されている。なお、この実施の形態の場合、ワード線コンタクトWCは、ドレイン領域となる他方の拡散領域5c表面のシリサイドSCから、整流素子ゲート電極G1のサイドウォールを介して、当該整流素子ゲート電極G1表面のシリサイドSCに亘って形成されており、さらに先端部にワード線WLが接続された構成を有する。これにより、ワード線コンタクトWCは、ワード線WLから印加されたワード電圧を、整流素子43のドレイン領域となる拡散領域5cと、整流素子ゲート電極G1との両方に対し印加し得る。
【０１３０】
また、素子分離層ILの他方側のウエルS2には、当該素子分離層ILと所定間隔を空けて拡散領域5aが表面に形成されており、先端にビット線BLが接続されたビット線コンタクトBCが、当該拡散領域5a表面のシリサイドSC上に立設されている。さらに、素子分離層ILと拡散領域5aと間の表面に、メモリゲート絶縁膜6を介してメモリゲート電極Gが形成されている。ここで、メモリゲート電極Gは、素子分離層IL上の一部領域からメモリゲート絶縁膜6上に亘って形成されており、両側壁にサイドウォールSWを有する。
【０１３１】
また、このアンチヒューズメモリ42では、整流素子43のソース領域となる一方の拡散領域5bから、素子分離層IL上のメモリゲート電極Gに亘って、コンタクトC1が形成されており、整流素子43の拡散領域5bと、メモリキャパシタ44のメモリゲート電極GとがコンタクトC1によって電気的に接続されている。かくして、整流素子43は、ワード線WLからオフ電圧が印加される限り、当該整流素子43のチャネルが非導通状態となり、メモリゲート電極Gからワード線WLへの電圧印加を遮断し得るようになされている。
【０１３２】
また、このようなMOSトランジスタ構成の整流素子43を備えたアンチヒューズメモリ42は、整流素子43の整流素子ゲート電極G1と、メモリキャパシタ44のメモリゲート電極Gとが同じ配線層（同層）に形成されており、さらに、整流素子ゲート電極G1の膜厚と、メモリキャパシタ44のメモリゲート電極Gとが同じ膜厚に形成されている。これにより、アンチヒューズメモリ42でも、全体として薄型化が図られている。なお、ウエルS2上に形成されたビット線コンタクトBCや、ワード線コンタクトWC、コンタクトC1、整流素子ゲート電極G1、メモリゲート電極G、ビット線BL、ワード線WLは層間絶縁層9により覆われている。
【０１３３】
なお、図９Ａとの対応部分に同一符号を付して示す図９Ｂは、図９Ａに示したアンチヒューズメモリ42が設けられた領域における平面レイアウトの構成を示す。なお、図９Ａは図９ＢのＢ−Ｂ´での側断面構成となる。図９Ｂに示すように、アンチヒューズメモリ42は、ビット線コンタクトBCが、ウエルS2の対応する一の活性領域46aに配置され、ワード線コンタクトWCが、ウエルの対応する他の活性領域46bに配置されている。メモリキャパシタ44は、メモリゲート電極Gの一部が一の活性領域46aと対向配置され、メモリゲート電極Gと活性領域46aとの対向領域にメモリゲート絶縁膜6が形成され得る。また、他の活性領域46aには、整流素子43の整流素子ゲート電極G1が形成されており、さらに、アンチヒューズメモリ42と隣接する他のアンチヒューズメモリ（図示せず）における整流素子43の整流素子ゲート電極G1も形成されている。
【０１３４】
因みに、このような構成を有するアンチヒューズメモリ42は、フォトリソグラフィ技術、酸化やＣＶＤ（Chemical Vapor Deposition）等の成膜技術、エッチング技術およびイオン注入法を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。
【０１３５】
（６−２）データの書き込み動作
ここで、行列状に並んだアンチヒューズメモリ42のうち、所定のアンチヒューズメモリ42にだけデータを書き込む場合には、図１に示した半導体記憶装置1と同様に、データを書き込むアンチヒューズメモリ42が接続されたビット線BLには0［V］の破壊ビット電圧が印加され、データを書き込まないアンチヒューズメモリ42のみが接続されたビット線BLには3［V］の非破壊ビット電圧が印加され得る。
【０１３６】
また、この際、データを書き込むアンチヒューズメモリ42が接続されたワード線WLには、5［V］の破壊ワード電圧が印加され、データが書き込まれないアンチヒューズメモリ42のみが接続されたワード線WLには、0［V］の非破壊ワード電圧が印加され得る。なお、アンチヒューズメモリ42が形成されたウエルには、破壊ビット電圧と同じ0[V]が印加され得る。
【０１３７】
従って、例えばデータを書き込むアンチヒューズメモリ42では、例えばビット線BLに0［V］の破壊ビット電圧が印加され、ワード線WLに5［V］の破壊ワード電圧が印加され得る。この際、整流素子43は、ワード線WLから整流素子ゲート電極G1に5[V]の破壊ワード電圧が印加されているため、整流素子ゲート電極G1およびソース領域の電圧差によりオン動作し、その結果、ドレイン領域からソース領域に順方向バイアスの電圧がかかり、ドレイン領域からソース領域を介して、閾値電圧分（Vth分）下がった破壊ワード電圧をメモリキャパシタ44のメモリゲート電極Gに印加し得る。この際、メモリキャパシタ44は、メモリゲート電極Gの破壊ワード電圧と、ビット線BLの破壊ビット電圧との関係からオン動作しチャネルが形成されて、チャネルにビット線BLの電位が誘導され得る。
【０１３８】
これによりメモリキャパシタ44には、メモリゲート電極Gとチャネルとの間に破壊ビット電圧および破壊ワード電圧による電圧差が生じ得る。かくして、データが書き込まれるアンチヒューズメモリ42では、メモリキャパシタ44においてメモリゲート電極G下部のメモリゲート絶縁膜6が絶縁破壊され、メモリゲート電極Gと拡散領域が低抵抗で導通状態となり、メモリキャパシタ44にデータが書き込まれた状態となり得る。
【０１３９】
一方、ビット線BLに3［V］の非破壊ビット電圧が印加されるとともに、ワード線WLに0［V］の非破壊ワード電圧が印加される、データが書き込まれないアンチヒューズメモリ42では、例えばメモリキャパシタ44のメモリゲート絶縁膜6が既に絶縁破壊されているとき、ビット線BLの3［V］の非破壊ビット電圧がメモリキャパシタ44のメモリゲート電極Gを介して整流素子43のソース領域まで印加され得る。この際、アンチヒューズメモリ42では、ワード線WLに0[V]の非破壊ワード電圧が印加されているため、整流素子43の整流素子ゲート電極G1とドレイン領域とが0[V]となり、当該整流素子43がオフ状態（非導通状態）となる（第二の遮断機構）。
【０１４０】
また、メモリキャパシタ44のメモリゲート電極Gと、整流素子43のソース領域との間の配線の電位は、外部から供給されないため、定常状態ではウエル電位と同電位となり0［V］と考えて良い。そのため、メモリキャパシタ44に接続されたビット線BLに高電圧の非破壊ビット電圧（この場合、3［V］）が印加された際には、例えばメモリキャパシタ44のメモリゲート絶縁膜6が絶縁破壊されていても、ワード線（書き込み非選択ワード線）WLに0[V]の非破壊ワード電圧が印加されているため、メモリキャパシタ44にチャネルが形成されず、ビット線（書き込み非選択ビット線）BLからワード線WLへの電圧印加をメモリキャパシタ44でも遮断できる（第一の遮断機構）。
【０１４１】
このため、このアンチヒューズメモリ42では、例えば非破壊ビット電圧（3［V］）が印加されるビット線（書き込み非選択ビット線）BLが接続されている拡散領域5aに極めて近い箇所でメモリゲート絶縁膜6の絶縁破壊が生じ、仮に書き込み非選択ビット線BLの電位がメモリキャパシタ44のチャネルで遮断できず、書き込み非選択ビット線BLからメモリキャパシタ44のメモリゲート電極Gに非破壊ビット電圧が印加されてしまっても、当該メモリゲート電極Gと接続された整流素子43がオフ状態（非導通状態）にあるため、当該整流素子43によってメモリゲート電極Gからワード線WLへの電圧印加を確実に遮断できる。このように、アンチヒューズメモリ42では、ビット線BLから印加される3[V]の非破壊ビット電圧をも、メモリキャパシタ44のチャネルオフ動作（第一の遮断機構）と、整流素子43のオフ動作（第二の遮断機構）とで遮断でき、当該非破壊ビット電圧がワード線WLに伝わることを確実に防止し得る。
【０１４２】
因みに、ワード線WLから5[V]の破壊ワード電圧が印加され、かつビット線BLから3［V］の非破壊ビット電圧が印加される、データが書き込まれないアンチヒューズメモリ42では、整流素子43からメモリキャパシタ44のメモリゲート電極Gに、閾値電圧分下がった破壊ワード電圧が印加されるものの、メモリゲート電極Gとチャネルおよび拡散領域との電圧差が小さくなるため、仮にメモリキャパシタ44においてメモリゲート絶縁膜6が絶縁破壊していないときでも、当該メモリゲート絶縁膜6が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。
【０１４３】
なお、このような構成を有したアンチヒューズメモリ42が行列状に配置された半導体記憶装置でも、上述した「（１−３）データの読み出し動作」により所望のアンチヒューズメモリ42のデータを読み出すことができるため、ここではその説明は省略する。
【０１４４】
（６−３）上記構成による半導体記憶装置の作用および効果
以上の構成において、データを書き込まないアンチヒューズメモリ42でも、図２において上述したアンチヒューズメモリ2a,2bと同様に、メモリキャパシタ44に接続されたビット線BLに高電圧の非破壊ビット電圧が印加された際、例えばメモリキャパシタ44のメモリゲート絶縁膜6が絶縁破壊されていても、整流素子43のチャネルをオフ状態（非導通状態）とさせることで、メモリキャパシタ44のメモリゲート電極Gからワード線WLへの非破壊ビット電圧の印加を遮断するようにした。
【０１４５】
従って、アンチヒューズメモリ42でも、図２において上述したアンチヒューズメモリ2a,2bと同様に、従来のような制御回路を用いずに、メモリゲート電極Gおよびワード線WLの電圧値によって、メモリゲート電極Gからワード線WLへの電圧印加をオフ動作で遮断するトランジスタ構成の整流素子43を設けるようにしたことから、メモリキャパシタ44への各電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要となり、その分、小型化を図り得る。
【０１４６】
また、このようなアンチヒューズメモリ42でも、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ44にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子43をオフ状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０１４７】
（７）4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有する場合について
（７−１）平面レイアウトの構成について
次に上述したアンチヒューズメモリ42が行列状に配置された半導体記憶装置の平面レイアウトの構成について説明する。図９Ｂとの対応部分に同一符号を付して示す図１０は、例えば合計16個のアンチヒューズメモリ2e1,2e2,2e3,2e4,2e5,2e6,2e7,2e8,2e9,2e10,2e11,2e12,2e13,2e14,2e15,2e16を4行4列に配置したときの平面レイアウトの構成を示している。この場合、半導体記憶装置41において、アンチヒューズメモリ2e1,2e2,2e3,2e4,2e5,2e6,2e7,2e8,2e9,2e10,2e11,2e12,2e13,2e14,2e15,2e16は全て同一構成を有しており、上述した図９Ａおよび図９Ｂと同様に、それぞれ整流素子43とメモリキャパシタ44とを有している。また、ワード線コンタクトWC51,WC52,WC53,WC54についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC52に着目して以下説明する。
【０１４８】
この場合、ワード線コンタクトWC52が立設する活性領域46bは、互いに隣接する4個のアンチヒューズメモリ2e3,2e4,2e7,2e8で共有されている。実際上、ワード線コンタクトWC52が立設した活性領域46bには、列方向に隣接する2個のアンチヒューズメモリ2e3,2e4で共有する整流素子ゲート電極G1と、同じく列方向に隣接する2個のアンチヒューズメモリ2e7,2e8で共有する整流素子ゲート電極G1とが形成されている。ワード線コンタクトWC52は、これら2個の整流素子ゲート電極G1と、活性領域46bとに亘って形成されている。これにより、ワード線コンタクトWC52は、これらアンチヒューズメモリの2e3,2e4,2e7,2e8の各整流素子ゲート電極G1と、これらアンチヒューズメモリの2e3,2e4,2e7,2e8の整流素子43における各ドレイン領域とに、ビット線からのビット電圧を一律に印加し得る。
【０１４９】
なお、ワード線コンタクトWC52が立設した活性領域46bには、各アンチヒューズメモリ2e3,2e4,2e7,2e8の整流素子43のソース領域に、それぞれコンタクトC1を介して、各アンチヒューズメモリ2e3,2e4,2e7,2e8のメモリゲート電極Gが接続されている。
【０１５０】
次に、ビット線コンタクトBC51,BC52,BC53,BC54,BC55,BC56,BC57,BC58,BC59について以下説明する。この実施の形態の場合、半導体記憶装置41には、合計9個のビット線コンタクトBC51,BC52,BC53,BC54,BC55,BC56,BC57,BC58,BC59が3行3列で配置されている。各ビット線コンタクトBC51,BC52,BC53,BC54,BC55,BC56,BC57,BC58,BC59は、それぞれ異なる活性領域46aに配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域46aにそれぞれ印加し得るようになされている。
【０１５１】
ここで、これら9個のビット線コンタクトBC51,BC52,BC53,BC54,BC55,BC56,BC57,BC58,BC59のうち、中央領域に配置されたビット線コンタクトBC55が配置された活性領域46aには、異なる活性領域46bに接続され、かつ互いに隣接する4個のアンチヒューズメモリ2e6,2e7,2e10,2e11が設けられている。これにより、中央領域に配置されたビット線コンタクトBC55は、互いに隣接する4個のアンチヒューズメモリ2e6,2e7,2e10,2e11にて共有され、ビット線からの所定のビット電圧を、これら4個のアンチヒューズメモリ2e6,2e7,2e10,2e11に対して一律に印加し得るようになされている。
【０１５２】
この場合、中央のビット線コンタクトBC55が立設した活性領域46aには、当該ビット線コンタクトBC55を中心に、アンチヒューズメモリ2e6,2e7とアンチヒューズメモリ2e10,2e11とが左右対称に配置されている。具体的に、ビット線コンタクトBC55が立設した活性領域46aの一辺側には、列方向に隣接する2個のアンチヒューズメモリ2e6,2e7の各メモリゲート電極Gが対向配置され、これらアンチヒューズメモリ2e6,2e7の各メモリゲート絶縁膜6が形成されている。またこの活性領域46aの他辺側には、同じく列方向に隣接する他のアンチヒューズメモリ2e10,2e11の各メモリゲート電極Gが対向配置され、これらアンチヒューズメモリ2e10,2e11の各メモリゲート絶縁膜6が形成されている。
【０１５３】
因みに、半導体記憶装置41の平面レイアウトにおいて角部に配置された4個のビット線コンタクトBC51,BC53,BC57,BC59には、それぞれ対応する1個のアンチヒューズメモリ2e1,2e4,2e13,2e16のみが接続されている。かくして、これら角部に配置された各ビット線コンタクトBC51,BC53,BC57,BC59では、それぞれ対応する1個のアンチヒューズメモリ2e1,2e4,2e13,2e16に対してだけビット電圧を印加し得る。
【０１５４】
また、半導体記憶装置41の平面レイアウトにおいて末端に沿って並んだビット線コンタクトBC51,BC52,BC53,BC54,BC56,BC57,BC58,BC59のうち、角部以外に配置されたビット線コンタクトBC52には、2個のアンチヒューズメモリ2e2,2e3のみが接続されている。そして、角部以外に配置されたその他のビット線コンタクトBC54、BC56、BC58にも、それぞれ対応する2個のアンチヒューズメモリ2e5,2e9、2e8,2e12、2e14,2e15のみが接続されている。このように、半導体記憶装置41において、角部以外に配置されたその他のビット線コンタクトBC52,BC54、BC56、BC58では、共有するアンチヒューズメモリ数が2個となり、また、中央領域に配置されたビット線コンタクトBC55では、共有するアンチヒューズメモリ数が4個となるため、各ビット線コンタクト毎に1個のアンチヒューズメモリを設ける場合に比して小型化を図り得る。
【０１５５】
以上の構成において、図１０に示す半導体記憶装置41のアンチヒューズメモリ2e1,2e2,2e3,2e4,2e5,2e6,2e7,2e8,2e9,2e10,2e11,2e12,2e13,2e14,2e15,2e16では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリゲート電極Gおよびワード線WLの電圧値によって、メモリゲート電極Gからワード線WLへの電圧印加をオフ動作で遮断するトランジスタ構成の整流素子43を設けるようにしたことから、メモリキャパシタ44への各電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要となり、その分、小型化を図り得る。
【０１５６】
そして、例えば、半導体記憶装置41におけるアンチヒューズメモリ2e4では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ44にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子43をオフ状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０１５７】
また、図１０に示す半導体記憶装置41では、互いに隣接する4個のアンチヒューズメモリ2e6,2e7,2e10,2e11で1個のビット線コンタクトBC55を共有するとともに、例えば互いに隣接する4個のアンチヒューズメモリ2e3,2e4,2e7,2e8で1個のワード線コンタクトWC52を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０１５８】
（７−２）ビット線およびワード線の平面レイアウトの構成について
次に、図１０に示した半導体記憶装置41におけるビット線およびワード線の平面レイアウトについて以下説明する。図１０との対応部分に同一符号を付して示す図１１のように、半導体記憶装置41には、1列目のビット線コンタクトBC51,BC52,BC53のうち、1行目のビット線コンタクトBC51と3行目のビット線コンタクトBC53とに対して1列目のビット線BL1cが接続されており、これらビット線コンタクトBC51,BC53間の2行目のビット線コンタクトBC52に対して他の2列目のビット線BL2cが接続されている。これにより、半導体記憶装置41は、例えば1列目のビット線BL1cによって、整流素子43の活性領域46bがそれぞれ異なる2個のアンチヒューズメモリ2e1,2e4に対して所定のビット電圧を一律に印加し得、さらに2列目のビット線BL2cによって、整流素子43の活性領域46bがそれぞれ異なる2個のアンチヒューズメモリ2e2,2e3に対して、1列目のビット線BL1cとは異なる所定のビット電圧を印加し得る。
【０１５９】
また、2列目のビット線コンタクトBC54,BC55,BC56では、1行目のビット線コンタクトBC54と3行目のビット線コンタクトBC56とに対して3列目のビット線BL3cが接続されており、これらビット線コンタクトBC54,BC56間の2行目のビット線コンタクトBC55に対して4列目のビット線BL4cが接続されている。これにより、半導体記憶装置41は、例えば3列目のビット線BL3cによって、整流素子43の活性領域46bがそれぞれ異なる4個のアンチヒューズメモリ2e5,2e9,2e8,2e12に対して所定のビット電圧を一律に印加し得、さらに4列目のビット線BL4cによって、整流素子43の活性領域46bがそれぞれ異なる4個のアンチヒューズメモリ2e6,2e7,2e10,2e11に対して、3列目のビット線BL3cとは異なる所定のビット電圧を印加し得る。
【０１６０】
さらに、3列目のビット線コンタクトBC57,BC58,BC59でも、1行目のビット線コンタクトBC57と3行目のビット線コンタクトBC59とに対して5列目のビット線BL5cが接続され、これらビット線コンタクトBC57,BC59間の2行目のビット線コンタクトBC58に対して6列目のビット線BL6cが接続されている。これにより、半導体記憶装置41は、例えば5列目のビット線BL5cによって、整流素子43の活性領域46bがそれぞれ異なる2個のアンチヒューズメモリ2e13,2e16に対して所定のビット電圧を一律に印加し得、さらに6列目のビット線BL6cによって、整流素子43の活性領域46bがそれぞれ異なる2個のアンチヒューズメモリ2e14,2e15に対して、5列目のビット線BL5cとは異なる所定のビット電圧を印加し得る。
【０１６１】
かかる構成に加えて、ワード線コンタクトWC51,WC52,WC53,WC54にはそれぞれ異なるワード線WL1c,WL2c,WL3c,WL4cが接続されており、各ワード線WL1c,WL2c,WL3c,WL4cによって、各ワード線コンタクトWC51,WC52,WC53,WC54毎に異なるワード電圧を印加し得る。この実施の形態の場合、例えば1行目のワード線WL1cは、1行1列目のワード線コンタクトWC51に接続されており、当該ワード線コンタクトWC51を共有する4個のアンチヒューズメモリ2e1,2e2,2e5,2e6に所定のワード電圧を一律に印加し得る。また、他のワード線WL2c,WL3c,WL4cも同様に、対応したワード線コンタクトWC53,WC52,WC54を介してそれぞれ4個のアンチヒューズメモリ2e9,2e10,2e13,2e14、2e3,2e4,2e7,2e8、2e11,2e12,2e15,2e16に対して所定のワード電圧を一律に印加し得る。
【０１６２】
ここで、例えば中央領域にある1個のビット線コンタクトBC55に接続された4個のアンチヒューズメモリ2e6,2e7,2e10,2e11に着目すると、当該ビット線コンタクトBC55に接続された4個のアンチヒューズメモリ2e6,2e7,2e10,2e11には、各々電気的に独立に制御できるワード線WL1c,WL2c,WL3c,WL4cが接続されており、各ワード線WL1c,WL2c,WL3c,WL4cによりそれぞれ異なるワード電圧を印加し得る。また、例えば1個のワード線コンタクトWC52に接続された4個のアンチヒューズメモリ2e3,2e4,2e7,2e8に着目すると、当該ワード線コンタクトWC52に接続された4個のアンチヒューズメモリ2e3,2e4,2e7,2e8には、各々電気的に独立に制御できるビット線BL1c,BL2c,BL3c,BL4cが接続されており、各ビット線BL1c,BL2c,BL3c,BL4cによりそれぞれ異なるビット電圧を印加し得る。
【０１６３】
そして、このような半導体記憶装置41では、ビット線BL1c,BL2c,BL3c,BL4c,BL5c,BL6cおよびワード線WL1c,WL2c,WL3c,WL4cに印加する電圧を適宜調整することにより、上述した「（６−２）データの書き込み動作」により、例えば所定位置のアンチヒューズメモリ2e1にのみデータを書き込むことができるとともに、上述した「（１−３）データの読み出し動作」により、例えば所定位置のアンチヒューズメモリ2e1におけるデータを読み出すことができる。
【０１６４】
因みに、図１１における半導体記憶装置41では、アンチヒューズメモリ数が16個であるため、例えばワード線WL1cが1つのワード線コンタクトWC51にだけ接続された構成となっている。しかしながら、アンチヒューズメモリ数をさらに増やした場合には、例えば1列目のワード線WL1cと2列目のワード線WL2cとが、行方向に並ぶ複数のワード線コンタクトに対して順次交互に接続された構成となる。例えば1行1列目のワード線コンタクトWC51に接続されているワード線WL1cは、1行3列目のワード線コンタクトや、1行5列目のワード線コンタクト等にも接続され、一方、1行2列目のワード線コンタクトWC53に接続されているワード線WL2cは、1行4列目のワード線コンタクトや、1行6列目のワード線コンタクト等にも接続された構成となる。
【０１６５】
（８）他の実施の形態によるビット線およびワード線の平面レイアウトの構成について
図１１では、一例として、合計16個のアンチヒューズメモリ2e1,2e2,2e3,2e4,2e5,2e6,2e7,2e8,2e9,2e10,2e11,2e12,2e13,2e14,2e15,2e16を4行4列に配置し、これらアンチヒューズメモリ2e1,2e2,2e3,2e4,2e5,2e6,2e7,2e8,2e9,2e10,2e11,2e12,2e13,2e14,2e15,2e16の配置位置に合わせてビット線BL1c,BL2c,BL3c,BL4c,BL5c,BL6cおよびワード線WL1c,WL2c,WL3c,WL4cを配置させた半導体記憶装置41について示した。
【０１６６】
ここで、図１１に示す半導体記憶装置41では、ビット線コンタクトBC51,BC52,BC53の列を一端側に設け、ビット線コンタクトBC57,BC58,BC59の列を他端側に設けている。この場合、一端側にある1行1列目のビット線コンタクトBC51と、同じく一端側にある3行1列目のビット線コンタクトBC53とには、それぞれ1個のアンチヒューズメモリ2e1（2e4）のみが接続された構成となり、また、同じく一端側にある2行1列目のビット線コンタクトBC52には、2個のアンチヒューズメモリ2e2,2e3が接続された構成となる。
【０１６７】
従って、一端側のビット線コンタクトBC51,BC53に接続される1列目のビット線BL1cは、各ビット線コンタクトBC51,BC53を介して合計2個のアンチヒューズメモリ2e1,2e4のみが接続されることになる。また、同じく一端側のビット線コンタクトBC52に接続される2列目のビット線BL2cも、ビット線コンタクトBC52を介して2個のアンチヒューズメモリ2e2,2e3のみが接続されることになる。
【０１６８】
そして、同様に他端側にあるビット線コンタクトBC57,BC58,BC59の列でも、ビット線コンタクトBC57（BC59）に1個のアンチヒューズメモリ2e13（2e16）が接続され、残りのビット線コンタクトBC58に2個のアンチヒューズメモリ2e14,2e15が接続された構成となる。そのため、他端側のビット線コンタクトBC57,BC59に接続される5列目のビット線BL5cにも、各ビット線コンタクトBC57,BC59を介して合計2個のアンチヒューズメモリ2e13,2e16のみが接続されることになり、同じく他端側のビット線コンタクトBC58に接続される6列目のビット線BL6cにも、ビット線コンタクトBC58を介して2個のアンチヒューズメモリ2e14,2e15のみが接続されることになる。かくして、末端に配置されたビット線コンタクトBC51,BC52,BC53（BC57,BC58,BC59）の列に対して設けたビット線BL1c,BL2c（BL5c,BL6c）では、接続されるアンチヒューズメモリ数が2個となる。
【０１６９】
その一方で、中央領域に配置されたビット線BL3cには、ビット線コンタクトBC54,BC56を介して合計4個のアンチヒューズメモリ2e5,2e9,2e8,2e12が接続され、同じく中央領域に配置されたビット線BL4cには、ビット線コンタクトBC55を介して4個のアンチヒューズメモリ2e6,2e7,2e10,2e11が接続されている。そのため、図１１に示した半導体記憶装置41において、行アドレスと列アドレスとによる制御を効率良く行うためには、例えば1列目のビット線BL1aと5列目のビット線BL5aとをショートさせて同じビット電圧で動作するアンチヒューズメモリ数を4個とし、さらに2列目のビット線BL2aと6列目のビット線BL6aもショートさせて同じビット電圧で動作するアンチヒューズメモリ数を4個として、中央領域のビット線BL3c,BL4cに接続されるアンチヒューズメモリ数（この場合、4個）に合わせることが望ましい。
【０１７０】
すなわち、半導体記憶装置41では、1列目のビット線BL1cに各ビット線コンタクトBC51,BC53を介してそれぞれ接続された合計2個のアンチヒューズメモリ2e1,2e4と、5列目のビット線BL5cにビット線コンタクトBC57,BC59を介してそれぞれ接続された合計2個のアンチヒューズメモリ2e13,2e16とを合わせた合計4個のアンチヒューズメモリ2e1,2e4,2e13,2e16を、1列目のビット線BL1cと5列目のビット線BL5cとの2本で動作させことが望ましい。
【０１７１】
同様にして2列目のビット線BL2aにビット線コンタクトBC12を介して接続された2個のアンチヒューズメモリ2a2,2a3と、6列目のビット線BL6aにビット線コンタクトBC18を介して接続された2個のアンチヒューズメモリ2a14,2a15とを合わせた合計4個のアンチヒューズメモリ2a2,2a3,2a14,2a15も、2列目のビット線BL2aと6列目のビット線BL6aとの2本で動作させることが望ましい。
【０１７２】
ここで、半導体記憶装置41では、例えば1列目のビット線BL1cと5列目のビット線BL5cとの2本でアンチヒューズメモリ2e1,2e4,2e13,2e16に対して一律に所定のビット電圧を印加する場合、4個のアンチヒューズメモリ2e5,2e9,2e8,2e12（2e6,2e7,2e10,2e11）を1本の構成で動作させる3列目のビット線BL3cや4列目のビット線BL4cとは容量が異なることになる。そのため、半導体記憶装置41では、データの読み出し動作時に、例えば読み出し速度の低下等の問題が生じる虞がある。
【０１７３】
そこで、このような問題点を解決するために、図１１との対応部分に同一符号を付して示す図１２に示すように、半導体記憶装置41aでは、一端側にワード線コンタクトWC51a,WC52aの列を配置するとともに、他端側にワード線コンタクトWC55a,WC56aの列を配置し、さらに、一端側のワード線コンタクトWC51a,WC52aの列と、中央のワード線コンタクトWC53a,WC54aの列との間に一のビット線コンタクトBC51a,BC52a,BC53aの列を設け、他端側のワード線コンタクトWC55a,WC56aの列と、中央のワード線コンタクトWC53a,WC54aの列との間に他のビット線コンタクトBC54a,BC55a,BC56aの列を設けるようにした。
【０１７４】
また、半導体記憶装置41aでは、一端側のワード線コンタクトWC51a,WC52aの列と、中央のワード線コンタクトWC53a,WC54aの列との間にある一のビット線コンタクトBC51a,BC52a,BC53aの列のうち、1行目のビット線コンタクトBC51aと3行目のビット線コンタクトBC53aとに1列目のビット線BL1dを接続させ、2行目のビット線コンタクトBC52aに2列目のビット線BL2dを接続させ得る。
【０１７５】
これにより、半導体記憶装置41aでは、1行目のビット線コンタクトBC51aに接続された2個のアンチヒューズメモリ2f1,2f5と、3行目のビット線コンタクトBC53aに接続された2個のアンチヒューズメモリ2f4,2f8との合計4個のアンチヒューズメモリ2f1,2f5,2f4,2f8を、1列目にある1本のビット線BL1dに接続させることができ、かくして、1本の構成でなるビット線BL1dによって4個のアンチヒューズメモリ2f1,2f5,2f4,2f8を動作させることができる。
【０１７６】
また、この半導体記憶装置41aでは、2行目のビット線コンタクトBC52aに接続された4個のアンチヒューズメモリ2f2,2f3,2f6,2f7を、2列目にある1本のビット線BL2dに接続させることができ、かくして、1本の構成でなるビット線BL2dによって4個のアンチヒューズメモリ2f2,2f3,2f6,2f7を動作させることができる。
【０１７７】
同様に、半導体記憶装置41aでは、他端側のワード線コンタクトWC55a,WC56aの列と、中央のワード線コンタクトWC53a,WC54aの列との間にある他のビット線コンタクトBC54a,BC55a,BC56aの列でも、1行目のビット線コンタクトBC54aと3行目のビット線コンタクトBC56aとに3列目のビット線BL3dを接続させ、2行目のビット線コンタクトBC55aに4列目のビット線BL4dを接続させ得る。
【０１７８】
これにより、半導体記憶装置41aでは、1行目のビット線コンタクトBC54aに接続された2個のアンチヒューズメモリ2f9,2f13と、3行目のビット線コンタクトBC56aに接続された2個のアンチヒューズメモリ2f12,2f16との合計4個のアンチヒューズメモリ2f9,2f13,2f12,2f16を、3列目にある1本のビット線BL3dに接続させることができ、かくして、1本の構成でなるビット線BL3dによって4個のアンチヒューズメモリ2f9,2f13,2f12,2f16を動作させることができる。
【０１７９】
また、この半導体記憶装置41aでは、2行目のビット線コンタクトBC55aに接続された4個のアンチヒューズメモリ2f10,2f11,2f14,2f15を、4列目にある1本のビット線BL4dに接続させることができ、かくして、1本の構成でなるビット線BL4dによって4個のアンチヒューズメモリ2f10,2f11,2f14,2f15を動作させることができる。
【０１８０】
かくして、半導体記憶装置41aでは、図１１に示した半導体記憶装置41とは異なり、ビット線同士の接続が不要となり、ビット線BL1d,BL2d,BL3d,BL4dを全て1本の構成とし得、全て同じ容量に設定し得ることから、データの読み出し動作時に、例えば読み出し速度の低下等の問題発生を防止し得る。
【０１８１】
なお、この半導体記憶装置41aにおいて、1行目のワード線コンタクトWC51a,WC53a,WC55aの行には、1列目のワード線コンタクトWC51aと3列目のワード線コンタクトWC55aとに同じワード線WL1dが接続され、2列目のワード線コンタクトWC53aに当該ワード線WL1dとは異なる他のワード線WL2dが接続され得る。また、2行目のワード線コンタクトWC52a,WC54a,WC56aの行には、1列目のワード線コンタクトWC52aと3列目のワード線コンタクトWC56aとに同じワード線WL3dが接続され、2列のワード線コンタクトWC54aに当該ワード線WL3dとは異なる他のワード線WL4dが接続され得る。
【０１８２】
そして、このような半導体記憶装置41aでも、例えば2行1列目のビット線コンタクトBC52aや、2行2列目のビット線コンタクトBC55aにそれぞれ4個のアンチヒューズメモリ2f2,2f3,2f6,2f7（2f10,2f11,2f14,2f15）が接続された構成を実現し得、上述した実施の形態と同様に小型化を図り得る。また、この半導体記憶装置41aでも、例えば1行2列目のワード線コンタクトWC53aや、2行2列目のワード線コンタクトWC54aにそれぞれ4個のアンチヒューズメモリ2f5,2f6,2f9,2f10（2f7,2f8,2f11,2f12）を接続させた構成を実現し得、上述した実施の形態と同様に小型化を図り得る。
【０１８３】
因みに、この場合にも、例えば中央領域にある1個のビット線コンタクトBC52aに接続された4個のアンチヒューズメモリ2f2,2f3,2f6,2f7に着目すると、当該ビット線コンタクトBC52aに接続された4個のアンチヒューズメモリ2f2,2f3,2f6,2f7には、各々電気的に独立に制御できるワード線WL1d,WL2d,WL3d,WL4dが接続されており、各ワード線WL1d,WL2d,WL3d,WL4dによりそれぞれ異なるワード電圧を印加し得る。また、例えば1個のワード線コンタクトWC53aに接続された4個のアンチヒューズメモリ2f5,2f6,2f9,2f10に着目すると、当該アンチヒューズメモリワード線コンタクトWC53aに接続された4個のアンチヒューズメモリ2f5,2f6,2f9,2f10には、各々電気的に独立に制御できるビット線BL1d,BL2d,BL3d,BL4dが接続されており、各ビット線BL1d,BL2d,BL3d,BL4dによりそれぞれ異なるビット電圧を印加し得る。
【０１８４】
そして、この半導体記憶装置41aでも、ビット線BL1d,BL2d,BL3d,BL4dおよびワード線WL1d,WL2d,WL3d,WL4dに印加する電圧を適宜調整することにより、上述した「（６−２）データの書き込み動作」により、例えば所定位置のアンチヒューズメモリ2f1にのみデータを書き込むことができるとともに、上述した「（１−３）データの読み出し動作」により所定位置のアンチヒューズメモリ2f1におけるデータを読み出すこともできる。
【０１８５】
以上の構成によれば、半導体記憶装置41aでは、末端に配置された一方向（この場合、行方向）に並ぶ各ビット線コンタクトBC51a,BC54a（BC53a,BC56a）にそれぞれ2個のアンチヒューズメモリ2f1,2f5、2f9,2f13（2f4,2f8、2f12,2f16）を接続し、また、末端に配置された他方向（この場合、列方向）に並ぶ各ワード線コンタクトWC51a,WC52a（WC55a,WC56a）にも、それぞれ2個のアンチヒューズメモリ2f1,2f2、2f3,2f4（2f13,2f14、2f15,2f16）を接続するようにした。さらに、この半導体記憶装置41aでは、中央領域に配置された残りのビット線コンタクトBC52a（BC55a）に4個のアンチヒューズメモリ2f2,2f3,2f6,2f7（2f10,2f11,2f14,2f15）を接続し、また、中央領域に配置されたワード線コンタクトWC53a（WC54a）に4個のアンチヒューズメモリ2f5,2f6,2f9,2f10（2f7,2f8,2f11,2f12）を接続するようにした。
【０１８６】
これにより、半導体記憶装置41aでは、ビット線コンタクトBC51a〜BC56aおよびワード線コンタクトWC51a〜WC56aを2個以上のアンチヒューズメモリで共有できる分、装置全体として小型化を実現でき、さらには、例えば1本のビット線BL1dに対して接続されるアンチヒューズメモリ数を同じ数（この場合、4個）にして全て同じ容量に設定し得、かくしてデータの読み出し動作時、読み出し速度の低下等の問題発生を防止し得る。
【０１８７】
因みに、図１２に示す半導体記憶装置41aはアンチヒューズメモリ数を16個とした場合について述べたが、アンチヒューズメモリ数をさらに増やした場合には、例えば1列目のワード線WL1dと2列目のワード線WL2dとが、行方向に並ぶ複数のワード線コンタクトに対して順次交互に接続された構成となる。例えば、1行1列目のワード線コンタクトWC51aに接続されているワード線WL1dは、1行3列目のワード線コンタクトWC55aの他、1行5列目のワード線コンタクト等にも接続され、一方、1行2列目のワード線コンタクトWC53aに接続されているワード線WL2dは、1行4列目のワード線コンタクトや、1行6列目のワード線コンタクト等にも接続された構成となる。
【０１８８】
また、図１２に示した半導体記憶装置41aにおいて、アンチヒューズメモリ数を16個以上に増やした場合には、ビット線コンタクトBC51a,BC54a,…（BC53a,BC56a,…）が両末端において行方向に並び、一方の末端から列方向に向けて、ビット線コンタクト行と、ワード線コンタクト行とが順次交互に配置され、さらに1行に並ぶビット線コンタクト数をn個としたとき、1行に並ぶワード線コンタクト数が（n+1）個となる。なお、アンチヒューズメモリ数が16個の半導体記憶装置41aを示した図１２では、1行に並ぶビット線コンタクト数が2個となり、1行に並ぶワード線コンタクト数が3個となっている。
【０１８９】
因みに、上述した実施の形態においては、図１０に示すように、例えばアンチヒューズメモリ2e4において整流素子43の活性領域46bと、メモリキャパシタ44のメモリゲート電極Gとが離れているものの、活性領域46bからメモリゲート電極Gに亘ってコンタクトC1を形成して、当該活性領域46bおよびメモリゲート電極GをコンタクトC1により電気的に接続させた場合について述べたが、本発明はこれに限らず、図１３に示すように、整流素子の活性領域46b上にメモリゲート電極Gaを形成し、当該活性領域46bからメモリゲート電極Gaに亘ってコンタクトC1を形成するようにしてもよい。
【０１９０】
また、図１５に示すように、整流素子43の活性領域46bと、メモリキャパシタ44のメモリゲート電極Gとを離しつつ、活性領域46bにおける整流素子43のソース領域にコンタクトC2を設け、メモリゲート電極Gにも他のコンタクトC3を設けて、これらコンタクトをC2,C3を配線54により接続するようにしてもよい。
【０１９１】
（９）2個のアンチヒューズメモリで、1個のワード線コンタクトを共有し、列方向に並んだ複数のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について
図１０との対応部分に同一符号を付して示す図１４は、例えば合計16個のアンチヒューズメモリ2g1,2g2,2g3,2g4,2g5,2g6,2g7,2g8,2g9,2g10,2g11,2g12,2g13,2g14,2g15,2g16を4行4列に配置した半導体記憶装置51の平面レイアウトの構成を示している。この場合、半導体記憶装置51において、アンチヒューズメモリ2g1,2g2,2g3,2g4,2g5,2g6,2g7,2g8,2g9,2g10,2g11,2g12,2g13,2g14,2g15,2g16は全て同一構成を有しており、上述した図９Ａおよび図９Ｂと同様に、それぞれ整流素子43とメモリキャパシタ44とを有している。また、ワード線コンタクトWC61,WC62,WC63,WC64,WC65,WC66,WC67,WC68についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC62に着目して以下説明する。
【０１９２】
この場合、ワード線コンタクトWC62が立設する整流素子43の活性領域55aは、矩形状に形成されており、行方向に隣接する2個のアンチヒューズメモリ2g2,2g6で共有されている。実際上、ワード線コンタクトWC62が立設した整流素子43の活性領域55aには、アンチヒューズメモリ2g2の整流素子ゲート電極G2と、当該アンチヒューズメモリ2g2と行方向に隣接する他のアンチヒューズメモリ2g6の整流素子ゲート電極G2とが形成されている。
【０１９３】
ここで、例えばアンチヒューズメモリ2g2に着目すると、活性領域55aにある整流素子43のドレイン領域と、整流素子ゲート電極G2とに亘ってワード線コンタクトWC62が立設しており、ワード線コンタクトWC62を介してこれらドレイン領域および整流素子ゲート電極G2に対し所定のワード電圧を一律に印加し得る。また、アンチヒューズメモリ2g2では、活性領域55aにある整流素子43のソース領域と、メモリキャパシタ44のメモリゲート電極Gaとに亘ってコンタクトC1が立設されており、当該コンタクトC1によって、整流素子43のソース領域とメモリキャパシタ44のメモリゲート電極Gaとが電気的に接続されている。
【０１９４】
なお、このワード線コンタクトWC62は、アンチヒューズメモリ2g2と行方向に隣接する他のアンチヒューズメモリ2g6における整流素子43のドレイン領域と、整流素子ゲート電極G2とに亘っても立設されている。これによりワード線コンタクトWC62は、これら2個のアンチヒューズメモリ2g2,2g6に対して、ワード線からの所定のワード電圧を一律に印加し得る。
【０１９５】
因みに、これら2個のアンチヒューズメモリ2g2,2g6の各メモリゲート電極Gaは、活性領域55aから遠ざかるように行方向に向けてそれぞれ延びており、先端部分がそれぞれ異なる活性領域55bに配置されている。また、各メモリゲート電極Gaと、活性領域55bとが対向した各領域には、各アンチヒューズメモリ2g2,2g6のメモリゲート絶縁膜6が形成されている。
【０１９６】
次に、ビット線コンタクトBC61,BC62,BC63,BC64について以下説明する。この実施の形態の場合、半導体記憶装置51には、合計4個のビット線コンタクトBC61,BC62,BC63,BC64が行方向に並んで配置されている。各ビット線コンタクトBC61,BC62,BC63,BC64は、それぞれ異なる活性領域55bに配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域55bにそれぞれ印加し得るようになされている。
【０１９７】
この場合、半導体記憶装置51では、1列目のビット線コンタクトBC61が配置された活性領域55bと、2列目のビット線コンタクトBC62が配置された活性領域55bとの間に、行列状に配置された8個のアンチヒューズメモリ2g1,2g2,2g3,2g4,2g5,2g6,2g7,2g8が形成されている。1列目のビット線コンタクトBC61が配置された活性領域55bには、列方向に並ぶ4個のアンチヒューズメモリ2g1,2g2,2g3,2g4が形成されており、一方、2列目のビット線コンタクトBC62が配置された活性領域55bには、列方向に並ぶアンチヒューズメモリ2g5,2g6,2g7,2g8が形成されている。
【０１９８】
また、半導体記憶装置51では、2列目のビット線コンタクトBC62が配置された活性領域55bと、3列目のビット線コンタクトBC63が配置された活性領域55bとが並走しており、上記同様に、3列目のビット線コンタクトBC63および4列目のビット線コンタクトBC64の各活性領域55b間にも、8個のアンチヒューズメモリ2g9,2g10,2g11,2g12,2g13,2g14,2g15,2g16が行列状に配置され得る。
【０１９９】
なお、この実施の形態の場合、これら4個のビット線コンタクトBC61,BC62,BC63,BC64は、全て同一構成を有することから、ここではビット線コンタクトBC62に着目して以下説明する。この場合、ビット線コンタクトBC62が配置された活性領域55bは、列方向に並んだ4個のアンチヒューズメモリ2g5,2g6,2g7,2g8に沿って列方向に延びた長方形状でなり、これら列方向に並んだ4個のアンチヒューズメモリ2g5,2g6,2g7,2g8の各メモリゲート電極Gaが設けられた構成を有する。これにより、このビット線コンタクトBC62は、それぞれ異なるワード線コンタクトWC61,WC62,WC63,WC64に接続され、かつ列方向に並んだ4個のアンチヒューズメモリ2g5,2g6,2g7,2g8に対し、活性領域55bを介してビット線からの所定のビット電圧を一律に印加し得るようになされている。
【０２００】
以上の構成において、図１４に示す半導体記憶装置51のアンチヒューズメモリ2g1,2g2,2g3,2g4,2g5,2g6,2g7,2g8,2g9,2g10,2g11,2g12,2g13,2g14,2g15,2g16では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリキャパシタ44のメモリゲート電極Gaおよびワード線へ印加される電圧値によって整流素子43によりメモリゲート電極Gaからワード線への電圧印加を遮断でき、かくして、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【０２０１】
そして、例えば、半導体記憶装置51におけるアンチヒューズメモリ2g6では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ44にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子43をオフ状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０２０２】
また、図１４に示す半導体記憶装置51では、列方向に並んだ4個のアンチヒューズメモリ2g5,2g6,2g7,2g8で1個のビット線コンタクトBC62を共有するとともに、例えば行方向にて隣接する2個のアンチヒューズメモリ2g2,2g6で1個のワード線コンタクトWC62を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０２０３】
なお、上述した実施の形態の場合においては、図１４に示すように、整流素子43の活性領域55aと、メモリキャパシタ44のメモリゲート電極Gaとを重ね、これら活性領域55aにおける整流素子43のソース領域と、メモリゲート電極Gaとに亘ってコンタクトC1を形成した場合について述べたが、本発明はこれに限らず、図１５に示すように、整流素子43の活性領域55aと、メモリキャパシタ44のメモリゲート電極Gとを離しつつ、活性領域55aにおける整流素子43のソース領域にコンタクトC2を設け、メモリゲート電極Gにも他のコンタクトC3を設けて、これらコンタクトをC2,C3を配線54により接続するようにしてもよい。
【０２０４】
因みに、上述した図９Ｂでは、活性領域46aと、メモリキャパシタ44のメモリゲート電極Gとが離れて配置されており、これら活性領域46bおよびメモリゲート電極Gを1個のコンタクトC1で接続させた構成としているが、このような接続構成については、図１４に示した半導体記憶装置51でも用いることができる。この場合には、例えばアンチヒューズメモリ2g6における活性領域55aと、メモリゲート電極Gaとを離して配置させ、これら活性領域55aおよびメモリゲート電極Gaを1個のコンタクトC1で接続させた構成となり得る。
【０２０５】
（１０）行方向に並んだ複数のアンチヒューズメモリで、1個のワード線コンタクトを共有し、2個のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について
図１０との対応部分に同一符号を付して示す図１６は、例えば合計16個のアンチヒューズメモリ2h1,2h2,2h3,2h4,2h5,2h6,2h7,2h8,2h9,2h10,2h11,2h12,2h13,2h14,2h15,2h16を4行4列に配置した半導体記憶装置61の平面レイアウトの構成を示している。この場合、半導体記憶装置61において、アンチヒューズメモリ2h1,2h2,2h3,2h4,2h5,2h6,2h7,2h8,2h9,2h10,2h11,2h12,2h13,2h14,2h15,2h16は全て同一構成を有しており、上述した図９Ａおよび図９Ｂと同様に、それぞれ整流素子43とメモリキャパシタ44とを有している。また、ワード線コンタクトWC71,WC72,WC73,WC74についても全て同一構成でなることから、ここでは、例えばワード線コンタクトWC72に着目して以下説明する。
【０２０６】
この場合、ワード線コンタクトWC72は、行方向に延びた長手方向を有する活性領域63に配置されており、当該活性領域63に沿って行方向に配置された4個のアンチヒューズメモリ2h2,2h6,2h10,2h14で共有され得る。実際上、ワード線コンタクトWC72が立設した活性領域63には、行方向に並んだ4個のアンチヒューズメモリ2h2,2h6,2h10,2h14の各整流素子43におけるドレイン領域およびソース領域が形成され、さらにこれら4個のアンチヒューズメモリ2h2,2h6,2h10,2h14にて共有される整流素子ゲート電極G3が形成されている。
【０２０７】
この場合、整流素子ゲート電極G3は、行方向に延びる活性領域63の長手方向と並走するように、行方向に延びる長手方向を有しており、活性領域63を上下に分断し得るように配置されている。これにより活性領域63には、整流素子ゲート電極G3を境に、メモリキャパシタ44に近い一方の領域にソース領域が形成され、他方の領域にドレイン領域が形成され得る。活性領域55aには、整流素子43のドレイン領域と、整流素子ゲート電極G3とに亘ってワード線コンタクトWC72が立設しており、ワード線コンタクトWC72を介してこれらドレイン領域および整流素子ゲート電極G3に対し所定のワード電圧を印加し得る。
【０２０８】
なお、この場合、ワード線コンタクトWC72が立設する整流素子ゲート電極G3および活性領域63のドレイン領域は、活性領域63に沿って配置された4個のアンチヒューズメモリ2h2,2h6,2h10,2h14に共有されていることから、ワード線コンタクトWC72によって、これら4個のアンチヒューズメモリ2h2,2h6,2h10,2h14に対して、ワード線からの所定のワード電圧を一律に印加し得る。
【０２０９】
ここで、例えばアンチヒューズメモリ2h2に着目すると、活性領域63にある整流素子43のソース領域と、メモリキャパシタ44のメモリゲート電極Gaとに亘ってコンタクトC1が立設されており、当該コンタクトC1によって、整流素子43のソース領域と、メモリゲート電極Gaとが電気的に接続されている。なお、これらアンチヒューズメモリ2h2,2h3の各メモリゲート電極Gaは、同じ活性領域62に配置されており、当該活性領域62との対向した各領域に各アンチヒューズメモリ2h2,2h3のメモリゲート絶縁膜6が形成されている。
【０２１０】
因みに、この半導体記憶装置61では、この2行目のワード線コンタクトWC72が立設した活性領域63と、3行目のワード線コンタクトWC73が立設した活性領域63とが並走するように配置されており、これら並走する2個の活性領域63間に、8個のアンチヒューズメモリ2h2,2h3,2h6,2h7,2h10,2h11,2h14,2h15が行列状に配置され得る。
【０２１１】
また、この実施の形態の場合、半導体記憶装置61では、2行目のワード線コンタクトWC72が立設した活性領域63における整流素子43のドレイン領域に対し、1行目のワード線コンタクトWC71が立設した活性領域63における整流素子43のドレイン領域が並走するように隣接されている。この1行目のワード線コンタクトWC71が立設した活性領域63における整流素子43のソース領域は、行方向に並んだ4個のアンチヒューズメモリ2h1,2h5,2h9,2h13のメモリゲート電極GaとコンタクトC1を介して接続されている。また、3行目のワード線コンタクトWC73が立設した活性領域63における整流素子43のドレイン領域に対しても、4行目のワード線コンタクトWC74が立設した活性領域63における整流素子のドレイン領域が並走するように隣接されている。この4行目のワード線コンタクトWC74が立設した活性領域63における整流素子43のソース領域は、行方向に並んだ4個のアンチヒューズメモリ2h4,2h8,2h12,2h16のメモリゲート電極GaとコンタクトC1を介して接続されている。
【０２１２】
次に、ビット線コンタクトBC71,BC72,BC73,BC74,BC75,BC76,BC77,BC78,BC79,BC80,BC81,BC82について以下説明する。この実施の形態の場合、半導体記憶装置61には、合計12のビット線コンタクトBC71,BC72,BC73,BC74,BC75,BC76,BC77,BC78,BC79,BC80,BC81,BC82が3行4列で配置されている。これらビット線コンタクトBC71,BC72,BC73,BC74,BC75,BC76,BC77,BC78,BC79,BC80,BC81,BC82は、それぞれ異なる活性領域62に配置されており、ビット線（図示せず）からの所定のビット電圧を、対応する活性領域62にそれぞれ印加し得るようになされている。
【０２１３】
ここで、中央領域に配置された行方向に並ぶビット線コンタクトBC75,BC76,BC77,BC78は全て同一構成を有していることから、そのうち、例えばビット線コンタクトBC75に着目して以下説明する。この場合、ビット線コンタクトBC75が配置された活性領域62には、異なるワード線コンタクトWC72,WC73に接続され、かつ列方向に並ぶ2個のアンチヒューズメモリ2h2,2h3が設けられている。これにより、ビット線コンタクトBC75は、これら2個のアンチヒューズメモリ2h2,2h3にて共有され、ビット線からの所定のビット電圧を、これら2個のアンチヒューズメモリ2h2,2h3に対して一律に印加し得るようになされている。
【０２１４】
実際上、このビット線コンタクトBC75が立設した活性領域62には、当該ビット線コンタクトBC75を中心に、アンチヒューズメモリ2h2とアンチヒューズメモリ2h3とが上下対称に配置されている。具体的に、ビット線コンタクトBC75が立設した活性領域62の一辺側には、一のアンチヒューズメモリ2h2のメモリゲート電極Gaが対向配置され、当該アンチヒューズメモリ2h2のメモリゲート絶縁膜6が形成されている。また、この活性領域62の他辺側にも、同じく他のアンチヒューズメモリ2h3のメモリゲート電極Gaが対向配置され、当該アンチヒューズメモリ2h3のメモリゲート絶縁膜6が形成されている。
【０２１５】
因みに、半導体記憶装置61の平面レイアウトにおいて、末端にて行方向に配置された4個のビット線コンタクトBC71,BC72,BC73,BC74（BC79,BC80,BC81,BC82）には、それぞれ対応する1個のアンチヒューズメモリ2h1,2h5,2h9,2h13（2h4,2h8,2h12,2h16）のみが接続されている。かくして、これら末端にて行方向に配置された各ビット線コンタクトBC71,BC72,BC73,BC74（BC79,BC80,BC81,BC82）では、それぞれ対応する1個のアンチヒューズメモリ2h1,2h5,2h9,2h13（2h4,2h8,2h12,2h16）に対してだけビット電圧を印加し得る。
【０２１６】
このように、末端の各ビット線コンタクトBC71,BC72,BC73,BC74,BC79,BC80,BC81,BC82では、それぞれ1個のアンチヒューズメモリ2h1,2h5,2h9,2h13,2h4,2h8,2h12,2h16に対してだけ所定のビット電圧を印加し得ることになるものの、中央領域に配置された各ビット線コンタクトBC75,BC76,BC77,BC78では、それぞれ対応する2個のアンチヒューズメモリ2h2,2h3、2h6,2h7、2h10,2h11、2h14,2h15に対して所定のビット電圧を一律に印加し得ることから、2個のアンチヒューズメモリ2h2,2h3、2h6,2h7、2h10,2h11、2h14,2h15で1個のビット線コンタクトBC75,BC76,BC77,BC78を共有させる分だけ装置全体としては小型化を図り得る。
【０２１７】
以上の構成において、図１６に示す半導体記憶装置61のアンチヒューズメモリ2h1,2h2,2h3,2h4,2h5,2h6,2h7,2h8,2h9,2h10,2h11,2h12,2h13,2h14,2h15,2h16では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、従来のような制御回路を用いずに、メモリキャパシタ44のメモリゲート電極Gaおよびワード線へ印加される電圧値によって整流素子43によりメモリゲート電極Gaからワード線への電圧印加を遮断でき、かくして、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、さらにスイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。
【０２１８】
そして、例えば、半導体記憶装置61におけるアンチヒューズメモリ2h2では、上述した「（６−３）上記構成による半導体記憶装置の作用および効果」と同様に、（i）ワード線（書き込み非選択ワード線）に0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ44にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子43をオフ状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０２１９】
また、図１６に示す半導体記憶装置61では、例えば一方向（この場合、行方向）に並ぶ4個のアンチヒューズメモリ2h2,2h6,2h10,2h14で1個のワード線コンタクトWC72を共有するとともに、例えば互いに隣接する2個のアンチヒューズメモリ2h2,2h3で1個のビット線コンタクトBC75を共有するようにしたことにより、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０２２０】
因みに、図１６に示す半導体記憶装置61でも、例えばアンチヒューズメモリ2h2において、整流素子43の活性領域63と、メモリキャパシタ44のメモリゲート電極Gaとを離し、活性領域63に設けた一のコンタクトと、メモリゲート電極Gaに設けた他のコンタクトとを配線により接続する構成としてもよい。また、図９Ｂに示した構成のように、整流素子43の活性領域63と、メモリキャパシタ44のメモリゲート電極Gaとを離し、これら活性領域63およびメモリゲート電極Gaを1個のコンタクトC1で接続させた構成としてもよい。
【０２２１】
（１１）他の実施の形態
（１１−１）P型MOSトランジスタからなる整流素子を有したアンチヒューズメモリ
上述した「（６）N型MOS（Metal-Oxide-Semiconductor）トランジスタからなる整流素子を有したアンチヒューズメモリ」においては、N型MOSトランジスタでなる整流素子43を設けたアンチヒューズメモリ42について述べたが、本発明はこれに限らず、図８との対応部分に同一符号を付して示す図１７のように、P型MOSトランジスタでなる整流素子73を設けたアンチヒューズメモリ72を適用してもよい。この場合、アンチヒューズメモリ72は、P型MOSトランジスタの半導体接合構造を有した整流素子73と、ビット線BLおよびメモリゲート電極G間の電圧差により絶縁破壊されるメモリゲート絶縁膜6を備えたメモリキャパシタ44とを備える。
【０２２２】
この場合、メモリキャパシタ44には、一端の拡散領域にビット線BLが接続されており、メモリゲート電極Gに整流素子73が接続されている。整流素子73は、整流素子ゲート電極G1と、ドレイン領域とがメモリキャパシタ44のメモリゲート電極Gに接続されているとともに、ウエルがウエル制御端子に接続され、さらにソース領域がワード線WLに接続された構成を有する。これにより整流素子73は、ワード線WLからオン電圧が印加されない限りオフ動作するため、メモリゲート電極Gからワード線WLへの電圧印加を遮断し得るようになされている。
【０２２３】
ここで、このようなMOSトランジスタ構成の整流素子73を備えたアンチヒューズメモリ72でも、図９Ａに示すような断面構成により形成できることから、整流素子73の整流素子ゲート電極G1と、メモリキャパシタ44のメモリゲート電極Gとが同じ配線層（同層）に形成し得、また、整流素子ゲート電極G1の膜厚と、メモリキャパシタ44のメモリゲート電極Gとが同じ膜厚に形成し得る。これにより、アンチヒューズメモリ72でも、全体として薄型化が図られている。
【０２２４】
このようなアンチヒューズメモリ72では、データ書き込み動作時、ワード線WLに5［V］の破壊ワード電圧が印加され、ビット線BLに0［V］の破壊ビット電圧が印加され得る。また、整流素子73が形成されたウエルには、ウエル制御端子から破壊ワード電圧と同じ5[V]が印加され得る。仮に整流素子73のソース領域の電位が0[V]程度であったとすると、整流素子73はオン動作し、その閾値電圧を-0.7[V]とすれば、ソース領域は4.3[V]まで充電されることになる。
【０２２５】
これによりメモリキャパシタ44では、整流素子73からメモリゲート電極Gに5[V]の破壊ワード電圧が印加され、この際、ビット線が0[V]のためオン動作し、チャネル電位も0Vとなる。その結果、メモリキャパシタ44では、メモリゲート電極Gと、チャネルおよび拡散領域との間に破壊ビット電圧および破壊ワード電圧による大きな電圧差が生じ得る。かくして、データが書き込まれるアンチヒューズメモリ72では、メモリキャパシタ44においてメモリゲート電極G下部のメモリゲート絶縁膜6が絶縁破壊され、メモリゲート電極Gと拡散領域が低抵抗で導通状態となり、メモリキャパシタ44にデータが書き込まれた状態となり得る。
【０２２６】
なお、上述した「（６‐２）データの書き込み動作」と同様に、ビット線BLに3［V］の非破壊ビット電圧が印加されるとともに、ワード線WLに0［V］の非破壊ワード電圧が印加される、データが書き込まれないアンチヒューズメモリ72では、例えばメモリキャパシタ44のメモリゲート絶縁膜6が既に絶縁破壊されている場合、ビット線BLの3［V］の非破壊ビット電圧が、メモリキャパシタ44のメモリゲート電極Gを介して整流素子73のソース領域まで印加され得る。しかしその場合、整流素子73がオフ動作しているため、アンチヒューズメモリ72では、ビット線BLの3［V］の非破壊ビット電圧が、ワード線WLに印加されることを防止し得、ワード線WLの電位が変化することはない。
【０２２７】
因みに、ワード線WLに5[V]の破壊ワード電圧が印加され、かつビット線BLに3［V］の非破壊ビット電圧が印加される、データが書き込まれないアンチヒューズメモリ72は、メモリキャパシタ44においてメモリゲート電極Gと拡散領域との電圧差が小さくなるため、仮にメモリキャパシタ44においてメモリゲート絶縁膜6が絶縁破壊していないときでも、当該メモリゲート絶縁膜6が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。
【０２２８】
なお、このような構成を有したアンチヒューズメモリ72を行列状に配置させた半導体記憶装置でも、上述した「（１−３）データの読み出し動作」により所望のアンチヒューズメモリ72のデータを読み出すことができるため、ここではその説明は省略する。
【０２２９】
以上の構成において、データを書き込まないアンチヒューズメモリ72でも、上述と同様に、メモリキャパシタ44に接続されたビット線BLに高電圧の非破壊ビット電圧が印加された際、例えばメモリキャパシタ44のメモリゲート絶縁膜6が絶縁破壊されていても、整流素子73のチャネルをオフ状態（非導通状態）とさせることで、メモリキャパシタ44のメモリゲート電極Gからワード線WLへの非破壊ビット電圧の印加を遮断するようにした。
【０２３０】
従って、アンチヒューズメモリ72でも、上記と同様に、従来のような制御回路を用いずに、メモリゲート電極Gおよびワード線WLの電圧値によって、メモリゲート電極Gからワード線WLへの電圧印加をオフ動作で遮断するトランジスタ構成の整流素子73を設けるようにしたことから、メモリキャパシタ44への各電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要となり、その分、小型化を図り得る。
【０２３１】
そして、このようなアンチヒューズメモリ72でも、（i）ワード線（書き込み非選択ワード線）WLに0[V]の非破壊ワード電圧を印加することにより、メモリキャパシタ44にチャネルを形成しないことによる第一の遮断機構と、（ii）整流素子73をオフ状態にして非破壊ビット電圧を遮断する第二の遮断機構との二重の遮断機構を設けることができ、これにより正常なデータの書き込み動作を実行し得ることから、データ読み出し時における誤動作も確実に防止し得る。
【０２３２】
また、このようなアンチヒューズメモリ72でも、上述した「（７）4個のアンチヒューズメモリで、1個のワード線コンタクトおよび1個のビット線コンタクトを共有する場合について」や、「（８）他の実施の形態によるビット線およびワード線の平面レイアウトの構成について」、「（９）2個のアンチヒューズメモリで、1個のワード線コンタクトを共有し、列方向に並んだ複数のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について」、「（１０）行方向に並んだ複数のアンチヒューズメモリで、1個のワード線コンタクトを共有し、2個のアンチヒューズメモリで、1個のビット線コンタクトを共有する場合について」と同じ構成を実現し得ることから、各実施の形態と同様に、複数のアンチヒューズメモリ72で1個のビット線コンタクトおよび1個のワード線コンタクトを共有できることから、各アンチヒューズメモリ毎にビット線コンタクトおよびワード線コンタクトをそれぞれ個別に設ける場合に比して装置全体として小型化を図り得る。
【０２３３】
（１１−２）トランジスタ構成の整流素子を備えたアンチヒューズメモリにおける他の実施の形態による構成
なお、上述した実施の形態においては、図９Ａおよび図９Ｂに示したように、整流素子43のドレイン領域となる拡散領域5cから、整流素子ゲート電極G1に亘って1個のワード線コンタクトWCが立設している場合について述べたが、本発明はこれに限らず、図９Ａとの対応部分に同一符号を付して示す図１８Ａや、図９Ｂとの同一部分に同一符号を付して示す図１８Ｂ（なお、図１８Ａは図１８ＢのＣ−Ｃ´部分での側断面構成を示す）のように、ワード線WLと、整流素子43のドレイン領域となる拡散領域5cとを接続するワード線コンタクトWCa1を設け、さらに当該ワード線コンタクトWCa1および整流素子ゲート電極G1を別のワード線コンタクトWCa2と配線83とで接続させるようにしてもよい。
【０２３４】
また、上述した実施の形態においては、図９Ａおよび図９Ｂに示すように、整流素子43のソース領域となる拡散領域5bから、メモリキャパシタ44のメモリゲート電極Gに亘って1個のコンタクトC1が立設している場合について述べたが、本発明はこれに限らず、図１８Ａおよび図１８Ｂに示すように、整流素子43のソース領域となる拡散領域5bに支柱状のコンタクトC1aを設け、一方、メモリキャパシタ44のメモリゲート電極Gも別のコンタクトC1bを設け、これら2個のコンタクトC1a,C1bを配線84により接続させるようにしてもよい。そして、図１８Ａおよび図１８Ｂに示すような構成を有するアンチヒューズメモリ82でも、上述した実施の形態と同様の効果を得ることができる。
【０２３５】
（１１−３）その他
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば上述した各実施の形態に示すアンチヒューズメモリについては、適宜組み合わせるようにしてもよい。また、他の実施の形態として、上述した各実施の形態に、図９に示したN型トランジスタの整流素子43を有したアンチヒューズメモリ42や、図１７に示したP型トランジスタの整流素子73を備えたアンチヒューズメモリ72、図９Ａおよび図１８Ａの側断面構成等を適宜組み合わせるようにしてもよい。さらに、各実施の形態においては、一方向として、行方向または列方向を適用してもよく、このとき、他方向は、一方向と直交する列方向または行方向となる。
【０２３６】
さらに、整流素子43の活性領域（ソース領域）と、メモリキャパシタ44のメモリゲート電極とについては電気的に接続されていれば種々の構成を適用してもよく、例えば、図９Ｂや、図１３、図１５に示すような、整流素子43の活性領域（ソース領域）46b,55aと、メモリゲート電極Ga,Gとの接続構成について、上述した各種実施の形態に適宜組み合わて用いるようにしてもよい。
【０２３７】
さらに、各実施の形態において、アンチヒューズメモリの数は種々の数としてもよく、この場合、アンチヒューズメモリの数に応じて、ビット線コンタクトおよびワード線コンタクトの個数や、ビット線およびワード線の本数も増減することになる。また、これにより半導体記憶装置では、中央領域に配置されるビット線コンタクトおよびワード線コンタクトの個数も増減することになる。
【符号の説明】
【０２３８】
1,1a,21,31,41,41a,51,61  半導体記憶装置
2a,2b,2c,2d,2a1…2a16,2b1…2b16,2c1…2c16,2d1…2d16,2e1…2e16,2f1…2f16,2g1…2g16,2h1…2h16,42,72,82  アンチヒューズメモリ
3,43  整流素子
4,44  メモリキャパシタ
G,Ga  メモリゲート電極
6  メモリゲート絶縁膜
S2  ウエル
BC,BC11…BC19,BC1a…BC6a,BC21…BC24,BC31…BC42,BC51…BC59,BC51a…BC56a,BC61…BC64,BC71…BC82  ビット線コンタクト
WC,WC11…WC14,WC1a…WC6a,WC21…WC28,WC31…WC34,WC51…WC54,WC51a…WC56a,WC61…WC68,WC71…WC74  ワード線コンタクト
WLa,WLb,WL1a…WL4a,WL1b…WL4b,WL1c…WL4c,WL1d…WL4d  ワード線
BLa,BLb,BL1a…BL6a,BL1b…BL4b,BL1c…BL6c,BL1d…BL4d  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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