(57)【特許請求の範囲】
【請求項１】
それぞれ色フィルタと光電変換素子とを有する複数色の画素回路の画素列が１次元方向に複数個配置され、すべての画素回路の画素列を、所定の複数個の画素回路の画素列を単位として複数の画素アレイ部に分割して構成され、上記複数の画素アレイ部に対応して、上記各画素回路からの画素データを格納する複数のメモリ回路を備えた複数のメモリアレイ部を備えた画像読取装置において、
上記各メモリアレイ部に対応して設けられる選択回路であって、上記各メモリアレイ部の複数のメモリ回路からの複数の画素データのうち所定数の複数の画素データを所定の選択方法の読み出しモードで選択して出力する選択回路と、
上記選択回路から複数の画素データをＡＤ変換して出力するＡＤ変換回路とを備えたことを特徴とする画像読取装置。
【請求項２】
上記複数色の画素回路はＲ，Ｇ，Ｂの３色の画素データを出力し、
上記選択回路は、
（１）Ｒ，Ｇ，Ｂの３色の画素データをまとめて並列で読み出す第１の読み出しモードと、
（２）Ｒ，Ｇ，Ｂの３色のうちのいずれか１つの色の画素データを複数個まとめて読み出す第２の読み出しモードと
を有することを特徴とする請求項１記載の画像読取装置。
【請求項３】
上記選択回路は、上記複数の画素回路からそれぞれ複数の画素データを読み出すときに、当該読み出す複数の画素データを間引いて出力することを特徴とする請求項１又は２記載の画像読取装置。
【請求項４】
上記選択回路が当該読み出す複数の画素データを間引いて出力するときに、上記間引いた画素データとして、互いに隣接する各２つの画素回路からの画素データの平均値を演算して出力する演算手段をさらに備えたことを特徴とする請求項３記載の画像読取装置。
【請求項５】
互いに隣接する２つの画素の画素回路から出力される２つの画素データの差分絶対値が所定のしきい値以上であるか否かを検出して検出結果を示す検出信号を出力する検出手段と、
上記検出信号に基づいて複数の画素データの平均値データにより画素データの差し替えを行うマルチプレクサ手段とを備えたことを特徴とする請求項１〜４記載のうちのいずれか１つに記載の画像読取装置。
【請求項６】
請求項１〜５のうちのいずれか１つに記載の画像読取装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばスキャナなどの１次元に配置された半導体イメージセンサの撮像素子を備えた画像読取装置、及び当該画像読取装置を備えた、例えば複合機などの電子機器に関する。
【背景技術】
【０００２】
例えば複合機などのイメージスキャナの光電変換デバイスには、一般にＣＣＤセンサが使われてきたが、近年ＣＭＯＳタイプのイメージセンサも普及し始めてきた。ＣＭＯＳイメージセンサは、ＣＭＯＳロジックと同じ単一の低電圧で動作し、また製造面でも汎用のプロセスが応用できるという利点がある。
【０００３】
イメージスキャナとして用いられるラインセンサは、主走査方向に画素を配置したもので、副走査方向に移動しながら画像データを読み取る。副走査方向に１ライン進める間に、フォトダイオードでの光電変換による電荷蓄積と、蓄積された電荷の読み出しが順次行われる。高速にイメージスキャナを動作させるには、電荷蓄積から画像データの読み出しまでを高速に処理する必要がある。近年は、特に、デジタル複写機イメージスキャナにおいては、画素数の増加と高速処理の両立が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ラインセンサは主走査方向となる１次元方向にのみ画素列が配置されたものであり、チップ全体に対する画素エリアの領域は比較的小さい。逆を言えば、ＡＤコンバータなどの周辺回路の割合が、光電変換を行う領域に比べ非常に大きくなってしまう。そのため、チップサイズの縮小には主走査方向にある複数の画素をまとめて処理する周辺回路が必要となる。
【０００５】
しかし、この場合、複数画素を順次処理する必要があるため、高速動作の妨げになるという問題が生じる。また隣接する周辺回路が処理する画素位置が、隣接画素ではなくいくらか離れた画素のデータを処理することになるので、隣接画素同士で行う処理も行えない。このように１次元方向にのみ長いラインセンサにおいては、面積効率の向上と高速動作とを両方を満たすことは困難である。
【０００６】
本発明の目的は以上の問題点を解決し、面積効率の向上と高速動作を両立させ、画像処理を行いやすいデータ読み出し機能を有する画像読取装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る画像読取装置は、
それぞれ色フィルタと光電変換素子とを有する複数色の画素回路の画素列が１次元方向に複数個配置され、すべての画素回路の画素列を、所定の複数個の画素回路の画素列を単位として複数の画素アレイ部に分割して構成され、上記複数の画素アレイ部に対応して、上記各画素回路からの画素データを格納する複数のメモリ回路を備えた複数のメモリアレイ部を備えた画像読取装置において、
上記各メモリアレイ部に対応して設けられる選択回路であって、上記各メモリアレイ部の複数のメモリ回路からの複数の画素データのうち所定数の複数の画素データを所定の選択方法の読み出しモードで選択して出力する選択回路と、
上記選択回路から複数の画素データをＡＤ変換して出力するＡＤ変換回路とを備えたことを特徴とする。
【発明の効果】
【０００８】
従って、本発明によれば、面積効率の向上と高速動作を両立させ、画像処理を行いやすいデータ読み出し機能を有する画像読取装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】比較例に係る画像読取装置の構成を示すブロック図である。
【図２】図１の画素回路１及びメモリ回路２の詳細構成を示す回路図である。
【図３】実施形態に係る画像読取装置の構成を示すブロック図である。
【図４】図３の画素回路１及びメモリ回路２Ａの詳細構成を示す回路図である。
【図５】（ａ）は比較例に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図であり、（ｂ）実施例１に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図であり、（ｃ）実施例２に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。
【図６Ａ】（ａ）実施例３に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図であり、（ｂ）実施例４に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。
【図６Ｂ】実施例５に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。
【図７】変形例１に係る画像読取装置の周辺回路の構成を示すブロック図である。
【図８】変形例２に係る画像読取装置の周辺回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
比較例．
ラインセンサにおけるランダムノイズの解消方法としては、特許文献１に開示されているように、複数のアンプを設けこれらを並列出力することで、信号レベルを平均化することが提案されている。これはアンプとして使われるトランジスタに、ばらつきにより異常ノイズとなるものが存在していたとしても、平均化することでノイズ異常を低減させたものである。しかし、この手法ではアンプを複数設けるため、フローティングディフュージョン（ＦＤ）容量の増大につながり、感度低下となってしまう問題が生じる。
【００１２】
また、特許文献２において開示されたラインセンサにおいては、画素内で発生したランダムノイズを低減することで、製造歩留りを向上させる装置が開示されている。しかし、複数のアンプを設け、これらを並列出力して信号レベルを平均化することでノイズ成分を低減させている。ここで、複数のアンプを設けるため、フローティングディフュージョン（ＦＤ）容量の増大につながり、感度低下となってしまう問題があった。
【００１３】
ＣＭＯＳイメージセンサでの別の課題として、各フォトダイオードにある増幅器の特性差による固定パターンノイズ、あるいはランダムノイズの問題がある。特に、ＣＭＯＳイメージセンサを１次元に配置してイメージスキャナに搭載した場合、増幅器の特性差が画像不良として「縦すじ」のように表れるという問題が発生しやすい。
【００１４】
図１は比較例に係る画像読取装置の構成を示すブロック図である。以下の図面において、水平方向は主走査方向を示し、垂直方向は副走査方向を示す。
【００１５】
図１において、比較例に係る画像読取装置は、画素アレイ１０と、メモリアレイ２０と、垂直駆動回路３０と、複数のプログラマブルゲインアンプ３１と、複数のＡＤ変換回路３２と、ラインバッファ回路４０と、水平駆動回路５０と、出力アンプ６０とを備える。画素アレイ１０は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する１組の３個の色フィルタを垂直方向に有する複数の画素１を備えて構成され、例えば２組で合計６個の画素１を画素アレイ部１１を単位として、複数のブロックに分割して構成される。また、メモリアレイ２０は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する３個１組のメモリ回路２を垂直方向に有する複数のメモリ回路２と、複数の選択回路２５とを備えて構成される。ここで、メモリアレイ２０は、例えば２組で合計６個のメモリ回路２をメモリアレイ部２１を単位として、複数のブロックに分割して構成される。垂直駆動回路３０は、それぞれ垂直方向に並置される、画素アレイ１０、メモリアレイ２０、プログラマブルゲインアンプ３１、ＡＤ変換回路３２、ラインバッファ回路４０及び水平駆動回路を駆動制御する。また、水平駆動回路５０はラインバッファ回路４０を駆動制御する。
【００１６】
図１のラインセンサにおいて、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する色フィルタを兼ね備えた光電変換装置を構成する３個１組の画素回路１が、１次元方向に複数画素列分（例えば数千画素）並置されて構成される。スキャナなどの画像読取装置で画像データを読み取る場合、主走査方向に１ライン分の画像データを読み取りながら、読み取り装置を主走査方向とは垂直方向となる副走査方向にシフトさせる。これにより複数のラインデータを次々と取得することで、２次元の画像データが得られる。
【００１７】
画素アレイ１で受光した光信号は、光電変換装置の各画素回路１により電荷に変換される。画素回路１で蓄積された電荷は全画素一斉に電気信号としてメモリアレイ２０の各メモリ回路２に転送され、一時的に格納される。これらの電気信号は選択回路２５により順次読み出され、プログラマブルゲインアンプ（ＰＧＡ）３１で増幅後、ＡＤ変換回路３２によりデジタルデータへと変換される。このデジタルデータをメモリ回路２に一時的に格納し、水平駆動回路５０の制御により順次読み出しを行う。これにより、主走査方向の１ライン分の画像データがラインバッファ回路４０において得られる。この動作を副走査方向にスキャンしながら繰り返すことで、２次元の画像データを得ることができる。この時の画素回路１の光電変換素子での蓄積時間は主走査方向１ライン分のデータを取り出す周期となる。
【００１８】
上述のように、画素アレイ１を、画素アレイ部１１を単位として複数のブロックに分割している。ここで、１つの画素アレイ部１１はＲＧＢ３色の画素列２列分を含み、当該１つの画素アレイ部１１に対して、１つのプログラマブルゲインアンプ３１及びＡＤ変換回路３２等の周辺回路を設ける構成としている。例えば、画素列１つに対して１つの周辺回路で構成する場合、画素幅のピッチで周辺回路をレイアウトしなければならず、画素領域に対して非常に大きな周辺回路領域となってしまう。そのため１次元方向に多くの画素を配置するラインセンサにおいては、回路規模を増加させない目的として、周辺回路はより多くの画素列をまとめて制御する方が免責的には有利となる。ここでは画素列２列で１つの周辺回路を構成する例を挙げたが、例えば画素列３列以上のより多くの画素列をまとめることも可能である。しかし、１つの周辺回路で処理する画素数が増えれば、処理時間はより長くなるというデメリットが生じる。
【００１９】
図２は図１の画素回路１及びメモリ回路２の詳細構成を示す回路図である。図２において、ＩＲ０，ＩＧ０，ＩＢ０，…，ＩＲＧＢ１〜ＩＲＧＢＮは受光信号の電荷の転送用電流源である。
【００２０】
図２において、画素回路１は、光電変換素子ＰＤ、転送ゲートＴＸ、リセットゲートＲＴ、及びアンプトランジスタＳＦを備えて構成されている。転送ゲートＴＸは転送制御信号ＳＴＸにより制御され、リセットゲートＲＴはリセット信号ＳＲＴにより制御される。光電変換素子ＰＤは受光した光信号を電気信号に変換し、転送ゲートＴＸの選択によりノードＦＤへと転送される。電気信号がノードＦＤへと転送されれば、アンプトランジスタＳＦにより増幅された後、画素回路１からの出力信号が得られる。
【００２１】
転送ゲートＴＸによる信号読み出しの前には、リセット信号ＳＲＴに基づいてリセットゲートＲＴによりノードＦＤの初期化が行われる。このとき、光電変換素子ＰＤの素子ばらつき及びノイズ成分を除去するため、信号レベルからリセットレベルを差し引くことでノイズをキャンセルする手法が用いられる。ここで、信号レベルとリセットレベルそれぞれのレベルを保持させるため、各画素に対応するメモリ回路２には、２種類のメモリ容量Ｓｓｉｇ，Ｓｒｅｓが準備されている。メモリ回路２は、メモリ容量Ｓｓｉｇ，Ｓｒｅｓに加えて、当該メモリ容量Ｓｓｉｇ，Ｓｒｅｓに対する信号の書き込み及び読み出しの制御のためのＭＯＳトランジスタＱ１〜Ｑ５を備える。
【００２２】
図２のメモリ回路２において、ＭＯＳトランジスタＱ１は制御信号ＳＷ１により制御され、ＭＯＳトランジスタＱ２は制御信号ＳＷ２により制御され、ＭＯＳトランジスタＱ４は制御信号ＳＷ３により制御される。ＭＯＳトランジスタＱ５は選択回路２５の一部を構成し、選択制御信号ＳＲにより制御される。
【００２３】
各画素回路１からメモリ容量Ｓｓｉｇ，Ｓｒｅｓへの信号の書き込みは、制御信号ＳＷ１により各画素回路１から一斉に書き込むように制御される。一方、各メモリ容量Ｓｓｉｇ，Ｓｒｅｓからの信号の読み出しは、選択制御信号ＳＲを用いて、各メモリ回路２を順次選択することによりプログラマブルゲインアンプ３１への転送を行う。例えば、図１に示した６画素（Ｒ０，Ｒ１，Ｇ０，Ｇ１，Ｂ０，Ｂ１）においては、Ｒ０→Ｒ１→Ｇ０→Ｇ１→Ｂ０→Ｂ１のように各データに対応する選択制御信号ＳＲを順次選択してくことにより６画素のデータを、プログラマブルゲインアンプ３１に転送することになる。このとき各画素データはメモリ容量ＳｓｉｇとＳｒｅｓから連続してプログラマブルゲインアンプ３１に転送する。そして、これらの差分をプログラマブルゲインアンプ３１で取り出すことにより、リセット時のノイズ成分が除去される。
【００２４】
図５（ａ）は比較例に係る図１の画像読取装置における画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。図５（ａ）において、太く囲った画素が順次読み出される画素の信号である。図５（ａ）から明らかなように、６画素分のデータを順次読み出すことをすべての画素１の画素アレイ１０に対して行うことで、主走査方向１ライン分の画像データが得られる。このときの読み出されたデータは、図１に示すラインバッファ回路４０へと一時的に格納されるが、水平方向への取り出しは、全ての画素データの格納が完了した後に開始される。そのためより多くの画素を共通の周辺回路で制御することは、回路規模的には有利であるが、高速処理の点で不利である。
【００２５】
本発明者らは以上の比較例における考察に鑑みて以下の実施形態を発明した。
【００２６】
実施形態．
図３は実施形態に係る画像読取装置の構成を示すブロック図である。実施形態に係る画像読取装置は、図１の比較例に係る画像読取装置に比較して以下の点が異なる。
（１）画素アレイ１０に代えて、画素アレイ１０Ａを備えた。当該画素アレイ１０Ａにおいて、ＲＧＢ３色の画素列６列分の１８個の画素回路１を単位として１つの画素アレイ部１２を構成した。
（２）メモリアレイ２０に代えて、メモリアレイ２０Ａを備えた。当該メモリアレイ２０Ａにおいて、ＲＧＢ３色の画素列６列分の１８個のメモリ回路２を単位として１つのメモリアレイ部２２を構成した。各メモリアレイ部２２は選択回路２６を備える。
（３）１つの画素アレイ部１２及び１つのメモリアレイ部２２に対して、選択回路２６に接続される３個のプログラマブルゲインアンプ３１及び３個のＡＤ変換回路３２を含む周辺回路を備えた。ここで、選択回路２６は、１つの画素アレイ部１２及び１つのメモリアレイ部２２から出力されるすべての画素データから選択して、上記３個のプログラマブルゲインアンプ３１及び３個のＡＤ変換回路３２のいずれかに出力するように構成される。
【００２７】
図４は図３の画素回路１及びメモリ回路２Ａの詳細構成を示す回路図である。図４の画素回路１及びメモリ回路２Ａは図２の比較例に比較して以下の点が異なる。
（１）複数の画素回路１を備える画素アレイ１は、図２の比較例の画素回路１に比較して、画素アレイ部１２が６個の画素列の合計１８個の画素回路１で構成されることを除いて同様に構成される。
（２）メモリ回路２Ａは、図２の比較例のメモリ回路２に比較して、以下の点が異なる。
（２−１）ＭＯＳトランジスタＱ５に代えて、３つのＭＯＳトランジスタＱ６〜Ｑ８を備えた。ＭＯＳトランジスタＱ６〜Ｑ８は選択回路２６の一部を構成し、ＭＯＳトランジスタＱ６は選択制御信号ＳＲ１により制御され、ＭＯＳトランジスタＱ７は選択制御信号ＳＲ２により制御され、ＭＯＳトランジスタＱ８は選択制御信号ＳＲ３により制御される。
（２−２）ＭＯＳトランジスタＱ６〜Ｑ８の各一端はＭＯＳトランジスタＱ３を介してメモリ容量Ｓｓｉｇ，Ｓｒｅｓに接続される一方、ＭＯＳトランジスタＱ６〜Ｑ８の各他端はそれぞれ３個のプログラマブルゲインアンプ３１に接続される。
【００２８】
なお、ＩＧ０〜ＩＧ５，ＩＢ０〜ＩＢ５，ＩＲ０〜ＩＲ５及びＩＧＭ０，ＩＢＭ０，ＩＲＭ０はそれぞれ、光電変換後の電荷信号である光電変換信号の画素データを転送するための電流源である。
【００２９】
以上のように構成されたメモリアレイ２０においては、選択制御信号ＳＲ１，ＳＲ２，ＳＲ２の制御により、ＲＧＢ３色の画素列１列分の各メモリ回路２Ａから３個のプログラマブルゲインアンプ３１のうちのいずれの１つにも出力できるように構成される。すなわち、選択回路２６は各画素アレイ部１２及び各メモリアレイ部２２毎に設けられる。そして、選択回路２６は、１８個の画素回路１に対応する１８個のメモリ回路２Ａから３つの光電変換信号）を所定の選択方法で任意に選択して３個のプログラマブルゲインアンプ３１及び３個のＡＤ変換回路３２を介してラインバッファ回路４０に出力する。
【００３０】
本実施形態では、メモリアレイ２０において複数の選択経路を形成して構成したことを特徴としている。そのため、画素Ｒ０，Ｇ０，Ｂ０の３色の同一列の画素データを同時に取り出し、もしくは、画素Ｒ０，Ｒ１，Ｒ２といったように同色の画素データをまとめて取り出すことも可能となる。さらには、画素Ｒ０，Ｒ２，Ｒ４をまとめて選択すれば比較例と同様の読み出しも可能となる。なお、ラインバッファ回路４０への書き込みは画素アレイ１０Ａに対応する番地に書き込むように制御すれば、画素データの読み出し切り替えを、ラインバッファ回路４０への書き込み時に吸収させるため、それ以降の水平スキャン動作は共通にできる。
【００３１】
図５（ｂ）は実施例１に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。図５（ｂ）に示すように、実施例１では、ＲＧＢ３色の画素データを、例えば画素列（Ｒ０，Ｇ０，Ｂ０）、（Ｒ１，Ｇ１，Ｂ１），…のごとく画素列順に読み出すモードを用いる。
【００３２】
図５（ｃ）実施例２に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。図５（ｃ）に示すように、実施例２では、例えば同一の画素（Ｒ０，Ｒ１，Ｒ２），（Ｒ３，Ｒ４，Ｒ５），（Ｇ０，Ｇ１，Ｇ２），…のごとく１色ずつ３画素分まとめて読み出すモードを用いる。
【００３３】
実施例１に係る読み出し手順では、ＲＧＢの３色分の画素データを同時に読み出すため、ラインバッファ回路４０への格納も画素列ごとに行われる。すなわち、画素列「０」のデータは１回のＡＤ変換で直ちに確定させることができ、水平スキャンへの移行がより速く開始できることになる。
【００３４】
実施例２に係る読み出し手順である色順読み出しモードでは、隣接する同色の画素データを同時に取り出すため、隣接画素との平均化などの画像処理をラインバッファへの転送時に実施することが可能となる。図２の比較例では（Ｒ０，Ｒ２，Ｒ４）といったように隣接画素のデータを同時に処理することができないが、本実施形態の構成を用いることで読み出し画素の選択に自由度ができる。
【００３５】
以上説明したように、本実施例の構成を用いれば、用途に応じて高速転送や画処理といった機能を容易に切り替えて使用することが可能となる。本実施形態では図１における比較例と対比させるために６列の構成としているが、より多くの画素列であっても同様である。なお、各画素アレイ部１２及び各メモリアレイ部２２はそれぞれ６画素列分の画素回路１及びメモリ回路２Ａを備えているが、本発明はこれに限らず、複数画素列分の画素回路１及びメモリ回路２Ａを備えて構成してもよい。
【００３６】
次いで、図６Ａ〜図６Ｂを参照して画素間引き読み出し手順の例を示す。
【００３７】
図６Ａ（ａ）実施例３に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図であり、図６（ｂ）は実施例４に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。図６Ｂは実施例５に係る画素読み出し手順を示すラインバッファ回路４０の格納画素を示す図である。
【００３８】
実施例３に係る画素読み出し手順は図６（ａ）に示すように画素列を間引く手法であり、実施例４に係る画素読み出し手順は図６（ｂ）に示すように色順読み出しでの画素を間引く例である。このように間引き処理を行うことで、読み出し時間が短縮できる。間引かれた画素に対応するラインバッファ回路４０は、データを格納しないという選択肢もあるが、隣接画素と同じデータを同時に書き込んでもよい。さらに、実施例５に係る画素読み出し手順では、図６Ｂに示すように、処理対象画素の両隣りのデータの平均値を当該処理対象画素のデータとして格納するといった処理も可能である。この場合において、図７の変形例１に係る画像読取装置を用いる。
【００３９】
図７は変形例１に係る画像読取装置の周辺回路の構成を示すブロック図である。図７において、互いに隣接する２つのＡＤ変換回路３２からの２つのデータを加算するための加算器３３を設け、加算器３３は当該２つのデータの平均値を演算して出力する。
【００４０】
図８は変形例２に係る画像読取装置の周辺回路の構成を示すブロック図である。図８において、当該周辺回路は、プログラマブルゲインアンプ３１Ａ〜３１Ｃ及びＡＤ変換回路３２Ａ〜３２Ｃに加えて、比較器３４Ａ，３４Ｂ、平均値演算器３５Ａ〜３５Ｃ、アンドゲート３６、及びマルチプレクサ３７Ａ〜３７Ｃを備えて構成される。以下の説明においては、プログラマブルゲインアンプ３１Ａ，３１Ｂ，３１Ｃに入力される入力画素データをそれぞれＡ，Ｂ，Ｃとし、プログラマブルゲインアンプ３１Ａ，３１Ｂ，３１Ｃのゲインをそれぞれ便宜上「１」として説明する。従って、ＡＤ変換回路３２Ａ，３２Ｂ，３２ＣからそれぞれデータＡ，Ｂ，Ｃが出力される。
【００４１】
図８においては、互いに隣接する画素の２つのデータとの比較を行い、２つのデータの差分絶対値がある一定値以上異常であると、隣接画素間の平均値と置き換える場合の構成例である。この構成は同色のデータを一斉に読み出すモードでのみ用いられる。
【００４２】
比較器３４ＡはデータＡとデータＢの差分絶対値｜Ａ−Ｂ｜を所定のしきい値ＴＨと比較して｜Ａ−Ｂ｜≧ＴＨであるか否かを検出する。具体的には、比較器３４Ａは、｜Ａ−Ｂ｜≧ＴＨのときＨレベルの異常検出信号Ｓ１１をマルチプレクサ３７Ａに出力し、｜Ａ−Ｂ｜＜ＴＨのときＬレベルの異常検出信号Ｓ１１をマルチプレクサ３７Ａに出力する。比較器３４ＢはデータＢとデータＣの差分絶対値｜Ｂ−Ｃ｜を所定のしきい値ＴＨと比較して、｜Ｂ−Ｃ｜≧ＴＨのときＨレベルの異常検出信号Ｓ１２をマルチプレクサ３７Ｃに出力し、｜Ｂ−Ｃ｜＜ＴＨのときＬレベルの異常検出信号Ｓ１２をマルチプレクサ３７Ｃに出力する。アンドゲート３６は異常検出信号Ｓ１１及びＳ１２の論理積を演算して演算結果を示す異常検出信号Ｓ１３をマルチプレクサ３７Ｂに出力する。平均値演算器３５ＡはデータＡ，Ｂの平均値（Ａ＋Ｂ）／２を演算してマルチプレクサ３７Ａに出力する。平均値演算器３５ＢはデータＢ，Ｃの平均値（Ｂ＋Ｃ）／２を演算してマルチプレクサ３７Ａに出力する。平均値演算器３５Ｃは平均値データ（Ａ＋Ｂ）／２，（Ｂ＋Ｃ）／２の平均値（Ａ＋２Ｂ＋Ｃ）／４を演算してマルチプレクサ３７Ｂに出力する。
【００４３】
マルチプレクサ３７ＡはＬレベルの異常検出信号Ｓ１１が入力されているときデータＡを出力し、Ｈレベルの異常検出信号Ｓ１１が入力されているとき平均値データ（Ａ＋Ｂ）／２を出力する。マルチプレクサ３７ＣはＬレベルの異常検出信号Ｓ１２が入力されているときデータＣを出力し、Ｈレベルの異常検出信号Ｓ１２が入力されているとき平均値データ（Ｂ＋Ｃ）／２を出力する。マルチプレクサ３７ＢはＬレベルの異常検出信号Ｓ１３が入力されているときデータＢを出力し、Ｈレベルの異常検出信号Ｓ１３が入力されているとき平均値データ（Ａ＋２Ｂ＋Ｃ）／４を出力する。
【００４４】
以上のように構成された図８の周辺回路によれば、比較器３４Ａ，３４ＢによりデータＡ，Ｂの差分絶対値｜Ａ−Ｂ｜、データＢ，Ｃの差分絶対値｜Ｂ−Ｃ｜をそれぞれ上記しきい値ＴＨと比較する。ここで、各差分絶対値が所定のしきい値ＴＨ以上であると、出力データの差し替えを行うように制御する。このときの差し替えデータは、（Ａ＋Ｂ）／２，（Ａ＋２Ｂ＋Ｃ）／４，（Ｂ＋Ｃ）／２が用意され、それぞれＡ，Ｂ，Ｃのデータとの差し替えを次段のマルチプレクサ３７Ａ，３７Ｂ，３７Ｃを制御することにより行う。
【００４５】
例えば、データＡ，Ｂ，Ｃがともに似かよった値であれば、そのままデータＡ，Ｂ，Ｃが出力され、データＡとＢの差分絶対値のみが所定のしきい値ＴＨ以上であれば、（Ａ＋Ｂ）／２，Ｂ，Ｃが出力される。データＢとＣの差分絶対値のみが所定のしきい値ＴＨ以上であれば、Ａ，Ｂ，（Ｂ＋Ｃ）／２が出力される。また、データＡ，Ｂの差分絶対値、データＢ，Ｃの差分絶対値がいずれも所定のしきい値ＴＨ以上であれば、データ（Ａ＋Ｂ）／２，（Ａ＋２Ｂ＋Ｃ）／４，（Ｂ＋Ｃ）／２が出力されることになる。これにより、例えば異常ノイズのような不具合が特定の画素にのみ生じたとしても、隣接画素との平均化を行うので異常レベルを緩和することができる。
【００４６】
以上説明したように、本実施形態及び変形例に係る画像読取装置の回路構成を用いれば、複数画素列に対して共通の周辺回路構成とするため、チップサイズを抑制する。同時に、高速動作にも対応でき、さらに間引きや異常ノイズデータの平均化といった画処理機能にも対応したラインセンサとすることができる。
【００４７】
また、本実施形態に係るＣＭＯＳラインセンサでは、高速読み出しとなる３色同時読み出しモードと、演算処理を並列に行いながら色ごとに読み出す各色優先読み出しモードの選択を可能としている。そのため、高速動作を犠牲にすることなくチップサイズの縮小を行うことができ、さらにノイズによる画素特性の不良を軽減させる機能を併せ持つことができる。
【００４８】
さらに、各色優先読み出しモードにおいては、隣接画素との演算処理をＡＤ変換時に並列で行うことを可能としているため、処理速度を落とすことなく動作させることが可能となる。結果として、高速動作を犠牲にすることなくチップサイズの縮小を行うと同時に、ノイズによる画素特性の不良を軽減させる機能を併せ持つラインセンサとすることができる。
【００４９】
以上の実施形態においては、選択回路２６は、１８個の画素回路１に対応する１８個のメモリ回路２Ａから３つの光電変換信号を任意に選択して３個のプログラマブルゲインアンプ３１及び３個のＡＤ変換回路３２を介してラインバッファ回路４０に出力する。しかし、本発明はこれに限らず、複数個の画素回路１に対応する複数個のメモリ回路２Ａから複数個の光電変換信号を任意に選択して複数個のプログラマブルゲインアンプ３１及び３個のＡＤ変換回路３２に出力するように構成してもよい。
【００５０】
以上の実施形態においては、Ｒ，Ｇ，Ｂ３色の画素回路１で１画素列を構成しているが、複数色の画素回路１で１画素列を構成してもよい。
【産業上の利用可能性】
【００５１】
以上詳述したように、本発明によれば、面積効率の向上と高速動作を両立させ、画像処理を行いやすいデータ読み出し機能を有する画像読取装置を提供できる。ここで、画像処理機能を用いることにより、画素特性の不良を軽減させることが可能となる。本発明は例えば、デジタルスチルカメラ、カムコーダ、監視カメラ、複合機、画像データを扱う画像処理装置等の電子機器に適用することができる。
【符号の説明】
【００５２】
１…画素回路、
２，２Ａ…メモリ回路、
１０，１０Ａ…画素アレイ、
１１，１２…画素アレイ部、
２０…メモリアレイ、
２１，２２…メモリアレイ部、
２５，２６…選択回路、
３０…垂直駆動回路、
３１，３１Ａ〜３１Ｃ…プログラマブルゲインアンプ、
３２，３２Ａ〜３２Ｃ…ＡＤ変換回路、
３３…加算器、
３４Ａ，３４Ｂ…比較器、
３５Ａ〜３５Ｃ…平均値演算器、
３６…アンドゲート、
３７Ａ〜３７Ｃ…マルチプレクサ、
４０…ラインバッファ回路、
５０…水平駆動回路、
６０…出力アンプ、
ＦＤ…ノード、
ＩＢ０〜ＩＢ５,ＩＲ０〜ＩＲ５，ＩＧ０〜ＩＧ５，ＩＢＭ０，ＩＧＭ０，ＩＲＭ０，ＩＲＧＢ１〜ＩＲＧＢＮ…電流源、
Ｑ１〜Ｑ８…ＭＯＳトランジスタ、
ＲＴ…リセットゲート、
ＳＦ…アンプトランジスタ、
Ｓｓｉｇ，Ｓｒｅ…メモリ容量、
ＴＸ…転送ゲート。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２０１２−１８６７４０号公報
【特許文献２】特開２０１３−１８７６９３号公報
【図１】
0006540080.tif 000002
【図２】
0006540080.tif 000003
【図３】
0006540080.tif 000004
【図４】
0006540080.tif 000005
【図５】
0006540080.tif 000006
【図６Ａ】
0006540080.tif 000007
【図６Ｂ】
0006540080.tif 000008
【図７】
0006540080.tif 000009
【図８】
0006540080.tif 000010