(57)【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリーセルと、
リファレンス電流を生成するためのリファレンスセルと、
電流供給能力が異なる第１のリファレンス検査用セル及び第２のリファレンス検査用セルと、
前記複数のメモリーセルのうち選択されたメモリーセルに流れる電流と、前記リファレンス電流を比較する読み出し回路と、
を含み、
前記第１のリファレンス検査用セルは、第１電源ノードと第１カラム選択トランジスターの一端との間に直列接続された第１リファレンス検査用トランジスター及び第１ワード線選択トランジスターを有し、
前記第１リファレンス検査用トランジスターは、ゲートに第２電源ノードが接続され、前記各メモリーセルのデータ記憶用トランジスターと同一構造であり、
前記第２のリファレンス検査用セルは、前記第１電源ノードと第２カラム選択トランジスターの一端との間に直列接続された第２リファレンス検査用トランジスター及び第２ワード線選択トランジスターを有し、
前記第２リファレンス検査用トランジスターは、ゲートに前記第２電源ノードが接続され、前記各メモリーセルの前記データ記憶用トランジスターと同一構造であり、
前記読み出し回路は、
前記第１リファレンス検査用トランジスターが出力する第１の電流及び前記第２リファレンス検査用トランジスターが出力する第２の電流と、前記リファレンス電流との比較処理を行うことを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
前記リファレンス電流のターゲット値をＩｒｅｆＴとし、前記第１の電流の電流値をＩ１とし、前記第２の電流の電流値をＩ２とする場合に、
Ｉ１＜ＩｒｅｆＴ＜Ｉ２であることを特徴とする不揮発性記憶装置。
【請求項３】
請求項１又は２において、
前記リファレンスセルからの電流のカレントミラーを行って、前記リファレンス電流を生成するカレントミラー回路を含むことを特徴とする不揮発性記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記各メモリーセルは、
ＯＴＰ（One Time Programmable）メモリーのセルであることを特徴とする不揮発性記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記各メモリーセルと前記第１のリファレンス検査用セルと前記第２のリファレンス検査用セルは、
同一構造のトランジスターにより構成されることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
電流供給能力が異なる第３のリファレンス検査用セル及び第４のリファレンス検査用セルを有し、
前記読み出し回路は、
前記第３のリファレンス検査用セルに流れる第３の電流及び前記第４のリファレンス検査用セルに流れる第４の電流と、前記リファレンス電流との比較処理を行うことを特徴とする不揮発性記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
複数の前記読み出し回路を含み、
前記複数の前記読み出し回路の各読み出し回路に対して前記第１のリファレンス検査用セル及び前記第２のリファレンス検査用セルが設けられることを特徴とする不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記読み出し回路の第１の入力ノードには、前記リファレンス電流が入力され、
前記読み出し回路の第２の入力ノードには、複数のカラム選択トランジスターの一端が接続され、
前記複数のカラム選択トランジスターの他端に、前記複数のメモリーセルと前記第１のリファレンス検査用セルと前記第２のリファレンス検査用セルが接続されることを特徴とする不揮発性記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載された不揮発性記憶装置と、
表示パネルを駆動する駆動回路と、
を含むことを特徴とするドライバー。
【請求項１０】
請求項９に記載されたドライバーを含むことを特徴とする電気光学装置。
【請求項１１】
請求項１乃至８のいずれかに記載された不揮発性記憶装置を含むことを特徴とする電子機器。
【請求項１２】
不揮発性の複数のメモリーセルと、リファレンス電流を生成するためのリファレンスセルと、第１のリファレンス検査用セルと、前記第１のリファレンス検査用セルと電流供給能力が異なる第２のリファレンス検査用セルと、前記複数のメモリーセルのうち選択されたメモリーセルに流れる電流と前記リファレンス電流を比較する読み出し回路と、を含む不揮発性記憶装置の検査方法において、
前記第１のリファレンス検査用セルは、第１電源ノードと第１カラム選択トランジスターの一端との間に直列接続された第１リファレンス検査用トランジスター及び第１ワード線選択トランジスターを有し、前記第１リファレンス検査用トランジスターは、ゲートに第２電源ノードが接続され、前記各メモリーセルのデータ記憶用トランジスターと同一構造であり、前記第２のリファレンス検査用セルは、前記第１電源ノードと第２カラム選択トランジスターの一端との間に直列接続された第２リファレンス検査用トランジスター及び第２ワード線選択トランジスターを有し、前記第２リファレンス検査用トランジスターは、ゲートに前記第２電源ノードが接続され、前記各メモリーセルの前記データ記憶用トランジスターと同一構造であるとき、
前記第１リファレンス検査用トランジスターが出力する第１の電流と前記リファレンス電流との第１の比較処理を前記読み出し回路により行い、
前記第２リファレンス検査用トランジスターが出力する第２の電流と前記リファレンス電流との第２の比較処理を前記読み出し回路により行うことを特徴とする不揮発性記憶装置の検査方法。
【請求項１３】
請求項１２において、
前記第１の比較処理と前記第２の比較処理において、前記リファレンス電流の電流値が前記第１の電流の電流値と前記第２の電流の電流値との間であると判定された場合に、前記リファレンス電流の検査を合格と判定することを特徴とする不揮発性記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置、ドライバー、電気光学装置、電子機器及び不揮発性記憶装置の検査方法等に関する。
【背景技術】
【０００２】
電源が供給されない状態においてデータを保持できる不揮発性記憶装置（不揮発性メモリー）のうちデータ書き込みが可能なものとして、例えばＰＲＯＭ（Programmable Read Only Memory）、ＥＰＲＯＭ（Erasable PROM）、ＥＥＰＲＯＭ（Electrically Erasable PROM）等が知られている。これらの不揮発性記憶装置は、例えばＩＣの設定値を記憶するＯＴＰ（One Time Programmable）メモリーや、プログラムやデータを記憶するストレージデバイス等に用いられている。
【０００３】
不揮発性記憶装置の従来技術として、例えば特許文献１には、相補的なデータを記憶する第１、第２のメモリーセルを有するメモリーセルアレイと、センスアンプを有する読み出し回路を含み、第１、第２のメモリーセルに流れる電流を、リファレンス電流と比較することで、第１、第２のメモリーセルに記憶されるデータを読み出す不揮発性記憶装置が開示されている。
【０００４】
また特許文献２の不揮発性記憶装置は、複数のメモリーセルと、複数の基準電流源を有する基準電流発生回路と、複数の基準電流源のうちの１つの基準電流源の電流と、複数のメモリーセルの中から選択された選択メモリーセルに流れる電流とを比較する読み出し回路を含む。そして、前記１つの基準電流源として、複数の基準電流源のうち、選択メモリーセルに対する読み出しマージンが大きい基準電流源が択一的に選択される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９２３２９号公報
【特許文献２】特開２００７−２０７３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１、２の従来技術では、メモリーセルに流れる電流とリファレンス電流とを比較することで、データの読み出しを行っているが、その前提として、リファレンス電流自体が正常である必要がある。しかしながら、従来技術では、このリファレンス電流自体の検査が不十分であった。
【０００７】
リファレンス電流の検査において、リファレンスセルに流れる電流については、ＤＣテスト等にて測定することも可能である。しかし、データ保持特性に必要な書き込みレベルになっているかを判定するマージナルリードにおいては、リファレンスセルに流れる電流をカレントミラーするカレントミラー回路が正常であることが前提であり、カレントミラー回路に異常がある場合には、正しい判定ができない。
【０００８】
リファレンス電流自体を検査することで、マージナルリードが適正なレベルになっているかを検査可能な不揮発性記憶装置、ドライバー、電気光学装置、電子機器及び不揮発性記憶装置の検査方法等を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、不揮発性の複数のメモリーセルと、リファレンス電流を生成するためのリファレンスセルと、電流供給能力が異なる第１のリファレンス検査用セル及び第２のリファレンス検査用セルと、前記複数のメモリーセルのうち選択されたメモリーセルに流れる電流と、前記リファレンス電流を比較する読み出し回路と、を含み、前記読み出し回路は、前記第１のリファレンス検査用セルに流れる第１の電流及び前記第２のリファレンス検査用セルに流れる第２の電流と、前記リファレンス電流との比較処理を行う不揮発性記憶装置に関係する。
【００１０】
本発明の一態様によれば、第１のリファレンス検査用セルと第２のリファレンス検査用セルが設けられ、第１のリファレンス検査用セルに流れる第１の電流とリファレンス電流との比較処理及び、第２のリファレンス検査用セルに流れる第２の電流とリファレンス電流との比較処理が行われる。このようにしてリファレンス電流自体を検査することで、マージナルリードが適正なレベルになっているかを検査可能になる。
【００１１】
また本発明の一態様では、前記リファレンス電流のターゲット値をＩｒｅｆＴとし、前記第１の電流の電流値をＩ１とし、前記第２の電流の電流値をＩ２とする場合に、Ｉ１＜ＩｒｅｆＴ＜Ｉ２であってもよい。
【００１２】
Ｉ１＜ＩｒｅｆＴ＜Ｉ２を満たす第１の電流及び第２の電流と、リファレンス電流とを比較処理することで、リファレンス電流の電流値が第１の電流の電流値Ｉ１と第２の電流の電流値Ｉ２との間であるか否かを検査できる。これにより、マージナルリードにおけるリファレンス電流が適正なレベルであることを検査できる。
【００１３】
また本発明の一態様では、前記リファレンスセルからの電流のカレントミラーを行って、前記リファレンス電流を生成するカレントミラー回路を含んでもよい。
【００１４】
読み出し回路は、例えばメモリーアクセスの１ワードのビット数と同じ個数が設けられる。その各読み出し回路に対してリファレンス電流が生成されるので、その全てのリファレンス電流をＤＣテストすることは時間がかかる。そのためリファレンスセルからの電流をＤＣテストして時間を短縮することが考えられるが、カレントミラー回路が故障していた場合にはリファレンス電流が不正確になる。この点、本発明の一態様によれば、リファレンス電流そのものを読み出し回路を使って検査できるので、検査の確実性・効率性を向上できる。
【００１５】
また本発明の一態様では、前記各メモリーセルは、ＯＴＰ（One Time Programmable）メモリーのセルであってもよい。
【００１６】
ＯＴＰメモリーは、データを１回書き込んだ後は、そのデータを長期間保持できる必要がある。そのため、データ保持特性をマージナルリードで検査しておく必要があるが、リファレンス電流が検査されていないとマージナルリードが適正なレベルで行われない可能性がある。この点、本発明の一態様によれば、リファレンス電流を検査できるので、マージナルリードを適正なレベルで行うことができる。
【００１７】
また本発明の一態様では、前記各メモリーセルと前記第１のリファレンス検査用セルと前記第２のリファレンス検査用セルは、同一構造のトランジスターにより構成されてもよい。
【００１８】
メモリーセルと第１、第２のリファレンス検査用セルを同一構造のトランジスターで構成することで、同じメモリーセルアレイの中に配置することができ、そのメモリーセルアレイからデータの読み出しを行う読み出し回路によって第１、第２のリファレンス検査用セルからの第１、第２の電流とリファレンス電流を比較できる。これにより、メモリーセルのマージナルリードと同じ読み出し動作でリファレンス電流を検査することが可能となり、検査の確実性を向上できる。
【００１９】
また本発明の一態様では、電流供給能力が異なる第３のリファレンス検査用セル及び第４のリファレンス検査用セルを有し、前記読み出し回路は、前記第３のリファレンス検査用セルに流れる第３の電流及び前記第４のリファレンス検査用セルに流れる第４の電流と、前記リファレンス電流との比較処理を行ってもよい。
【００２０】
本発明の一態様によれば、第１、第２のリファレンス検査用セルと、第３、第４のリファレンス検査用セルの２セットのリファレンス検査用セルが設けられ、その各セットのリファレンス検査用セルからの電流でリファレンス電流が検査される。各セットでのリファレンス電流の検査結果が一致しなかった場合、いずれかのリファレンス検査用セルが故障している可能性があるが、本発明の一態様では、このような場合には検査を不合格にできる。
【００２１】
また本発明の一態様では、複数の前記読み出し回路を含み、前記複数の前記読み出し回路の各読み出し回路に対して前記第１のリファレンス検査用セル及び前記第２のリファレンス検査用セルが設けられてもよい。
【００２２】
読み出し回路は、例えばメモリーアクセスの１ワードのビット数と同じ個数が設けられる。本発明の一態様によれば、その複数の読み出し回路の各読み出し回路についてリファレンス電流を検査できる。そして、読み出し回路による比較処理（ファンクションテスト）でリファレンス電流を検査できるので、ＤＣテストを用いる場合に比べて検査を効率化できる。
【００２３】
また本発明の一態様では、前記読み出し回路の第１の入力ノードには、前記リファレンス電流が入力され、前記読み出し回路の第２の入力ノードには、複数のカラム選択トランジスターの一端が接続され、前記複数のカラム選択トランジスターの他端に、前記複数のメモリーセルと前記第１のリファレンス検査用セルと前記第２のリファレンス検査用セルが接続されてもよい。
【００２４】
このようにすれば、第１、第２のリファレンス検査用セルに接続されるカラム選択トランジスターをオンさせることで、第１、第２のリファレンス検査用セルからの第１、第２の電流とリファレンス電流との比較処理を行うことができる。即ち、メモリーセルと同様のアドレス指定で第１、第２のリファレンス検査用セルを選択することで、リファレンス電流の検査を行うことが可能になる。
【００２５】
また本発明の他の態様は、上記のいずれかに記載された不揮発性記憶装置と、表示パネルを駆動する駆動回路と、を含むドライバーに関係する。
【００２６】
また本発明の他の態様は、上記に記載されたドライバーを含む電気光学装置に関係する。
【００２７】
また本発明の他の態様は、上記のいずれかに記載された不揮発性記憶装置を含む電子機器に関係する。
【００２８】
また本発明の他の態様は、不揮発性の複数のメモリーセルと、リファレンス電流を生成するためのリファレンスセルと、第１のリファレンス検査用セルと、第２のリファレンス検査用セルと、前記複数のメモリーセルのうち選択されたメモリーセルに流れる電流と前記リファレンス電流を比較する読み出し回路と、を含む不揮発性記憶装置の検査方法において、前記第１のリファレンス検査用セルに流れる第１の電流と前記リファレンス電流との比較処理を前記読み出し回路により行い、前記第１のリファレンス検査用セルと電流供給能力が異なる前記第２のリファレンス検査用セルに流れる第２の電流と前記リファレンス電流との比較処理を前記読み出し回路により行う不揮発性記憶装置の検査方法に関係する。
【００２９】
また本発明の他の態様では、前記第１の比較処理と前記第２の比較処理において、前記リファレンス電流の電流値が前記第１の電流の電流値と前記第２の電流の電流値との間であると判定された場合に、前記リファレンス電流の検査を合格と判定してもよい。
【００３０】
このようにすれば、リファレンス電流の電流値が第１の電流の電流値と第２の電流の電流値との間であるか否かを検査でき、マージナルリードにおけるリファレンス電流が適正なレベルであることを検査できる。
【図面の簡単な説明】
【００３１】
【図１】不揮発性記憶装置の比較構成例。
【図２】不揮発性記憶装置の比較構成例の検査手順を示すフローチャート。
【図３】マージナルリードの説明図。
【図４】本実施形態の不揮発性記憶装置の第１構成例。
【図５】リファレンス電流検査の説明図。
【図６】本実施形態の不揮発性記憶装置の検査手順を示すフローチャート。
【図７】リファレンス電流検査の説明図。
【図８】本実施形態の不揮発性記憶装置の第２構成例。
【図９】カレントミラー回路の変形例。
【図１０】本実施形態の不揮発性記憶装置の詳細な構成例。
【図１１】メモリーセルアレイの詳細な構成例。
【図１２】ドライバーの構成例。
【図１３】電気光学装置、電子機器の構成例。
【発明を実施するための形態】
【００３２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
例えば、以下では、フローティングゲートへの電荷注入によってデータを書き込むＦＡＭＯＳ（Floating gate Avalanche injection MOS）メモリーを例にとって説明するが、本発明はＦＡＭＯＳメモリー以外の不揮発性メモリーにも適用可能である。即ち、リファレンス電流とセル電流の比較によりデータを読み出す不揮発性メモリーであれば本発明を適用できる。例えば、絶縁性の電荷蓄積層（例えばシリコン窒化膜）への電荷注入によってデータを書き込むＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリー等にも本発明を適用可能である。
【００３４】
１．比較例
図１に、不揮発性記憶装置の比較構成例を示す。この不揮発性記憶装置は、リファレンスセル１０、カレントミラー回路２０、メモリーセルアレイ３０、読み出し回路ＳＡ、スイッチ素子ＳＷＲ、ＳＷＣ、リファレンスセル選択トランジスターＴＲ３を含む。
【００３５】
メモリーセルアレイ３０は、不揮発性の複数のメモリーセルと複数のカラム選択トランジスターを含む。複数のメモリーセルは、そのいずれか１つがワード線とカラム線によって選択され、その選択されたメモリーセルがビット線ＢＬに接続される構成となっている。図１には、複数のメモリーセルのうち２つのメモリーセルＭＣＡ、ＭＣＢと、複数のカラム選択トランジスターのうちメモリーセルＭＣＡ、ＭＣＢに対応するカラム選択トランジスターＴＣＡ、ＴＣＢを図示している。
【００３６】
メモリーセルＭＣＡを例にとって説明すると、メモリーセルＭＣＡは、高電位側電源ＶＤＤとカラム選択トランジスターＴＣＡの一端（ソース）との間に直列接続されたＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスターＴＦＧＡ、ＴＷＡを含む。
【００３７】
カラム選択トランジスターＴＣＡの他端（ドレイン）はビット線ＢＬに接続される。トランジスターＴＦＧＡは、ＦＡＭＯＳ構造であり、フローティング状態のゲートに蓄積された電荷によってデータ（“０”又は“１”）を記憶するトランジスターである。トランジスターＴＷＡは、そのゲートがワード線ＷＬＡに接続されており、ワード線ＷＬＡの論理レベルがアクティブ（ローレベル）の場合にオンになる。Ｐ型ＭＯＳトランジスターであるトランジスターＴＣＡは、そのゲートがカラム線ＣＬＡに接続されており、カラム線ＣＬＡの論理レベルがアクティブ（ローレベル）の場合にオンになる。トランジスターＴＷＡ、ＴＣＡが共にオンになった場合にメモリーセルＭＣＡが選択され、トランジスターＴＦＧＡのドレイン電流がセル電流Ｉｃｅｌとしてビット線ＢＬに出力される。
【００３８】
メモリーセルＭＣＢも同様に、Ｐ型のＦＡＭＯＳトランジスターＴＦＧＢと、ゲートがワード線ＷＬＢに接続されるＰ型ＭＯＳトランジスターＴＷＢを含み、トランジスターＴＷＢ、ＴＣＢが共にオンになった場合にメモリーセルＭＣＢが選択される。
【００３９】
リファレンスセル１０は、リファレンス電流Ｉｒｅｆを生成するためのリファレンスセル電流ＩＲＣを出力するセルである。リファレンスセル１０は、高電位側電源ＶＤＤとリファレンスセル選択トランジスターＴＲ３の一端（ソース）との間に直列接続されたＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスターＴＲ１、ＴＲ２を含む。リファレンスセル選択トランジスターＴＲ３は、Ｐ型ＭＯＳトランジスターである。
【００４０】
トランジスターＴＲ１、ＴＲ２、ＴＲ３は、それぞれメモリーセルＭＣＡのトランジスターＴＦＧＡ、ＴＷＡ、ＴＣＡと同一構造、同一サイズである。トランジスターＴＲ１は、そのゲートが低電位側電源ＶＳＳ（例えばグランド）に接続されており、オン状態である。トランジスターＴＲ２、ＴＲ３のゲートには制御信号ＳＲＣが入力される。制御信号ＳＲＣがアクティブ（ローレベル）の場合にトランジスターＴＲ１のドレイン電流がトランジスターＴＲ３の他端（ドレイン）からリファレンスセル電流ＩＲＣとして出力される。
【００４１】
カレントミラー回路２０は、メモリーセルに保持されたデータを判定するためのリファレンス電流Ｉｒｅｆを、リファレンスセル電流ＩＲＣをミラーすることで生成する回路である。カレントミラー回路２０は、Ｐ型ＭＯＳトランジスターＴＡ、ＴＢ１〜ＴＢ３、Ｎ型ＭＯＳトランジスターＴＢ４〜ＴＢ７を含む。
【００４２】
トランジスターＴＢ７のドレインにはリファレンスセル電流ＩＲＣがトランジスターＴＢ６を介して流れ、トランジスターＴＢ６からトランジスターＴＢ５へ電流ＩＲＣがミラーされる。そのミラーされた電流はトランジスターＴＢ３、ＴＢ４を介してトランジスターＴＢ２のドレインに流れ、トランジスターＴＢ２からトランジスターＴＡにミラーされる。トランジスターＴＡのドレイン電流は、リファレンス電流Ｉｒｅｆとして、トランジスターＴＢ１を介して読み出し回路ＳＡへ出力される。制御信号ＳＲｅａｄがアクティブ（ハイレベル）になってトランジスターＴＢ４、ＴＢ６がオンになり、制御信号ＳＲｅｆがアクティブ（ローレベル）になってトランジスターＴＢ１、ＴＢ３がオンになった場合に、上記のミラーが行われ、リファレンス電流Ｉｒｅｆが出力される。
【００４３】
読み出し回路ＳＡは、複数のメモリーセルのうち選択されたメモリーセルに流れる電流Ｉｃｅｌと、リファレンス電流Ｉｒｅｆを比較する。具体的には読み出し回路ＳＡはセンスアンプで構成され、センスアンプの第１入力ノードにリファレンス電流Ｉｒｅｆが供給され、第２入力ノードにセル電流Ｉｃｅｌが供給され、センスアンプは、それら２つの電流の大小関係を比較した結果をメモリーセルからの読み出しデータとして出力する。例えば、Ｉｃｅｌ＞Ｉｒｅｆの場合には、データ“１”（第１論理レベル）を比較結果として出力し、Ｉｃｅｌ＜Ｉｒｅｆの場合には、データ“０”（第２論理レベル）を比較結果として出力する。
【００４４】
なお図１０に示すように、メモリーアクセスにおける１ワードのビット数に対応して読み出し回路ＳＡが設けられる。図１０は１ワードが１６ビットの場合であり、１６個の読み出し回路ＳＡ１〜ＳＡ１６と、１６本のビット線ＢＬ１〜ＢＬ１６とが設けられる。ミラーによりリファレンス電流Ｉｒｅｆ１〜Ｉｒｅｆ１６を出力するトランジスターＴＡ１〜ＴＡ１６は、読み出し回路ＳＡ１〜ＳＡ１６にそれぞれ対応して設けられており、リファレンスセル１０とバイアス生成部２２（図１のトランジスターＴＢ２〜ＴＢ７）は共通に設けられている。この場合、読み出しデータは１６ビットのＤ１〜Ｄ１６となる。
【００４５】
図２は、上記の不揮発性記憶装置の検査手順を示すフローチャートである。検査では、まず、スイッチ素子ＳＷＲをオンにしてリファレンスセル電流ＩＲＣをテスト端子から出力し、検査装置（テスター）によりリファレンスセル電流ＩＲＣを測定する（ステップＳ１）。
【００４６】
次に、メモリーセルにテストデータを書き込み（フローティングゲートに電荷を蓄積させ）、スイッチ素子ＳＷＣをオンにして、そのメモリーセルからのセル電流Ｉｃｅｌをテスト端子から出力し、検査装置（テスター）によりセル電流Ｉｃｅｌを測定する（ステップＳ２）。このステップは抜き取り検査であり、メモリーセルアレイ３０の中から選択した幾つかのメモリーセルのセル電流を測定する。
【００４７】
次に、メモリーセルにテストデータを書き込み、そのデータを読み出し回路ＳＡから読み出すマージナルリードを行う（ステップＳ５）。このステップはファンクションテスト（検査装置とＩＣの間のデジタル入出力による検査）であり、例えばメモリーセルアレイ３０に含まれる全てのメモリーセルについて行う。ステップＳ２のＤＣテストは抜き取り検査なので、ステップＳ５のファンクションテストにより全てのメモリーセルについてマージン検査を行う。
【００４８】
マージナルリードは、メモリーセルのフローティングゲートに、十分なマージンをもって電荷が書き込まれるか否かを検査するものである。即ち、不揮発性メモリーは長期間にわたってデータを保持する場合（例えば製造時に設定値を記憶するＯＴＰメモリー等）があるが、その長期間のデータ保持が可能なだけの電荷が書き込めているかを検査する。マージナルリードは、読み出し回路ＳＡでセル電流Ｉｃｅｌとリファレンス電流Ｉｒｅｆを比較し、Ｉｃｅｌ＞Ｉｒｅｆであれば（即ちデータ“１”が読み出されれば）パスと判断する。
【００４９】
さて、上記のようにマージナルリードを行うことで、データ保持特性に必要な書き込みレベルになっているかを検査するが、リファレンス電流Ｉｒｅｆ自体は検査されていない。そのため、リファレンス電流Ｉｒｅｆが正しい電流値でない場合、マージナルリードで正しい判定を行うことができないという課題がある。
【００５０】
例えば図３に示すように、リファレンスセル１０が出力するリファレンスセル電流ＩＲＣの電流レベルを１００％とし、カレントミラー回路２０のミラー比が１／２であるとする。カレントミラー回路２０が正常である場合、リファレンス電流Ｉｒｅｆの電流レベルは５０％となる。マージナルリードでは、セル電流Ｉｃｅｌの電流レベルが５０％より大きければパス（合格）、小さければフェイル（不合格）となる。
【００５１】
一方、カレントミラー回路２０に異常（例えばトランジスターのショートやオープン）がある場合には、リファレンス電流Ｉｒｅｆの電流レベルが５０％よりも小さく（例えば３０％）なったり、大きく（例えば７０％）なったりする。電流レベルが小さくなった場合には、セル電流Ｉｃｅｌの電流レベルが５０％より小さくてもパスするので、メモリーセルへの書き込みが浅いものを良品としてしまい、データ保持異常のリスクを高める。一方、電流レベルが大きくなった場合には、セル電流Ｉｃｅｌの電流レベルが５０％より大きくてもパスするので、メモリーセルへの書き込みが深いものを不良品としてしまい、検査が過剰になる。
【００５２】
リファレンス電流Ｉｒｅｆを検査する手法として、例えばカレントミラー回路２０の出力をテスト端子に出力する経路を設け、ＤＣテストで検査する手法が考えられる。しかしながら、読み出し回路ＳＡを経由しないＤＣテストなので、ファンクションテストであるマージナルリードとは動作が異なり、検査の信頼性が下がる可能性がある。また図１０に示すように、１ワードのビット数分のリファレンス電流Ｉｒｅｆ１〜Ｉｒｅｆ１６を検査する必要がある。ファンクションテストに比べてＤＣテストは時間がかかるため非効率であり、また１ワードのビット数が増えると検査時間も長くなる。
【００５３】
或いは、メモリーセルへのわずかな電荷の書き込みとセル電流Ｉｃｅｌの測定を繰り返し、セル電流Ｉｃｅｌをマージナルリードの電流レベルに調整し、そのセル電流Ｉｃｅｌとリファレンス電流Ｉｒｅｆを読み出し回路ＳＡで比較することで、リファレンス電流Ｉｒｅｆを検査する手法が考えられる。しかしながら、セル電流ＩｃｅｌのＤＣテストを繰り返すので時間がかかり、現実的な手法ではない。
【００５４】
２．不揮発性記憶装置
図４に、上記のような課題を解決できる本実施形態の不揮発性記憶装置の構成例を示す。この不揮発性記憶装置は、リファレンスセル１０と、カレントミラー回路２０、メモリーセルアレイ３０、読み出し回路ＳＡ、スイッチ素子ＳＷＲ、ＳＷＣ、リファレンスセル選択トランジスターＴＲ３を含む。なお、既に説明した構成要素については同一の符号を付し、適宜説明を省略する。
【００５５】
メモリーセルアレイ３０は、不揮発性の複数のメモリーセルと、電流供給能力が異なる第１のリファレンス検査用セルＲＯＭＣＡ及び第２のリファレンス検査用セルＲＯＭＣＢと、複数のカラム選択トランジスターと、を含む。図４には、複数のメモリーセルのうち２つのメモリーセルＭＣＡ、ＭＣＢと、複数のカラム選択トランジスターのうちメモリーセルＭＣＡ、ＭＣＢ及び第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢに対応するカラム選択トランジスターＴＣＡ〜ＴＣＤを図示している。
【００５６】
第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢとメモリーセルＭＣＡ、ＭＣＢは、同一構造のトランジスターにより構成される。
【００５７】
第１のリファレンス検査用セルＲＯＭＣＡを例にとると、第１のリファレンス検査用セルＲＯＭＣＡは、高電位側電源ＶＤＤとカラム選択トランジスターＴＣＣの一端（ソース）との間に直列接続されたＰ型ＭＯＳトランジスターＴＲＯＭＡ、ＴＷＣを含む。
【００５８】
トランジスターＴＲＯＭＡは、フローティングゲートのトランジスターＴＦＧＡと同一構造のトランジスターであるが、ゲートが低電位側電源ＶＳＳに接続されており、オン状態である。トランジスターＴＷＣ、ＴＣＣは、メモリーセルＭＣＡのトランジスターＴＷＡ、ＴＣＡと同一構造で同一サイズである。トランジスターＴＷＣは、そのゲートがワード線ＷＬＣに接続されており、トランジスターＴＣＣは、そのゲートがカラム線ＣＬＣに接続されている。トランジスターＴＷＣ、ＴＣＣが共にオンになった場合に第１のリファレンス検査用セルＲＯＭＣＡが選択され、トランジスターＴＲＯＭＡのドレイン電流Ｉ１がセル電流Ｉｃｅｌとしてビット線ＢＬに出力される。
【００５９】
第２のリファレンス検査用セルＲＯＭＣＢも同様に、ＦＡＭＯＳトランジスターと同一構造であると共にゲートが低電位側電源ＶＳＳに接続されたＰ型のＭＯＳトランジスターＴＲＯＭＢと、ゲートがワード線ＷＬＤに接続されるＰ型ＭＯＳトランジスターＴＷＤと、を含む。
【００６０】
トランジスターＴＲＯＭＡ、ＴＲＯＭＢはサイズ（ゲート幅（チャネル幅）やゲート長（チャネル長））が異なっており、それによって第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢの電流供給能力（例えばオン抵抗）が異なる。即ち、第１のリファレンス検査用セルＲＯＭＣＡが選択されたときのセル電流Ｉｃｅｌ＝Ｉ１と、第２のリファレンス検査用セルＲＯＭＣＢが選択されたときのセル電流Ｉｃｅｌ＝Ｉ２が異なっている。この第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢは、読み出し回路ＳＡに接続されるメモリーセルアレイ（例えば図１１のセルＭＣ１１〜ＭＣ８８）において、どこに配置されてもよい。例えばワード線ＷＬＣ、ＷＬＤが同一のワード線でカラム線ＣＬＣ、ＣＬＤが異なるカラム線であってもよいし、ワード線ＷＬＣ、ＷＬＤが異なるワード線でカラム線ＣＬＣ、ＣＬＤが同一のカラム線であってもよい。
【００６１】
読み出し回路ＳＡは、第１のリファレンス検査用セルＲＯＭＣＡに流れる第１の電流Ｉ１及び第２のリファレンス検査用セルＲＯＭＣＢに流れる第２の電流Ｉ２と、リファレンス電流Ｉｒｅｆとの比較処理を行う。
【００６２】
具体的には、読み出し回路ＳＡの第１入力ノードにはリファレンス電流Ｉｒｅｆが入力され、読み出し回路ＳＡの第２入力ノードには複数のカラム選択トランジスターＴＣＡ〜ＴＣＤの一端が接続される。複数のカラム選択トランジスターＴＣＡ〜ＴＣＤの他端には、複数のメモリーセルＭＣＡ、ＭＣＢと第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢが接続される。そして、読み出し回路ＳＡは、第１のリファレンス検査用セルＲＯＭＣＡが選択された場合のセル電流Ｉｃｅｌ＝Ｉ１とリファレンス電流Ｉｒｅｆの比較と、第２のリファレンス検査用セルＲＯＭＣＢが選択された場合のセル電流Ｉｃｅｌ＝Ｉ２とリファレンス電流Ｉｒｅｆの比較とを行い、それらの比較結果を出力する。Ｉｃｅｌ＞Ｉｒｅｆの場合には、データ“１”を比較結果として出力し、Ｉｃｅｌ＜Ｉｒｅｆの場合には、データ“０”を比較結果として出力する。
【００６３】
以上のように、電流供給能力が異なる第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢを設け、それらのセルＲＯＭＣＡ、ＲＯＭＣＢに流れる電流Ｉ１、Ｉ２とリファレンス電流Ｉｒｅｆを比較することで、リファレンス電流Ｉｒｅｆの電流レベルを検査することができる。リファレンス電流Ｉｒｅｆ自体が検査されるので、マージナルリードが適正な電流レベルで判定されていることを保証でき、データ保持異常のリスクや過剰な検査を抑制できる。また、ファンクションテストによりリファレンス電流Ｉｒｅｆを検査できるので、ファンクションテストであるマージナルリードと同じ動作で検査でき、リファレンス電流ＩｒｅｆをＤＣテストする手法よりも検査の正確性が増す。また、リファレンス電流ＩｒｅｆをＤＣテストする手法や、メモリーセルへのわずかな書き込みを繰り返して調整した電流レベルとリファレンス電流Ｉｒｅｆを比較する手法よりも、検査を高速化できる。
【００６４】
なお、上述したように、本発明はＦＡＭＯＳメモリーへの適用だけに限定されず、リファレンス電流とセル電流の比較によりデータを読み出す不揮発性メモリー（例えばＭＯＮＯＳメモリー等）であれば本発明を適用できる。
【００６５】
さて、リファレンス電流Ｉｒｅｆのターゲット値をＩｒｅｆＴとする場合に、第１のリファレンス検査用セルＲＯＭＣＡが流す第１の電流Ｉ１と、第２のリファレンス検査用セルＲＯＭＣＢが流す第２の電流Ｉ２は、Ｉ１＜ＩｒｅｆＴ＜Ｉ２を満たす。なお簡単のため、電流を示す符号と、その電流の電流値を示す符号を同じにしている。
【００６６】
例えば、リファレンスセル１０が流すリファレンスセル電流ＩＲＣの電流レベルを１００％とし、カレントミラー回路２０のミラー比を１／２とした場合、ターゲット値ＩｒｅｆＴの電流レベルは５０％である。この場合、例えば第１の電流Ｉ１の電流レベルを３０％〜４５％に設定し、第２の電流Ｉ２の電流レベルを７０％〜５５％に設定する。図５に示すように、第１の電流Ｉ１の電流レベルを４５％に設定し、第２の電流Ｉ２の電流レベルを５５％に設定したとする。実際のリファレンス電流Ｉｒｅｆに対してＩ１＜Ｉｒｅｆ＜Ｉ２である場合、第１の電流Ｉ１との比較（Ｉ１＞Ｉｒｅｆか否かの判定）でデータ“０”が読み出され、第２の電流Ｉ２との比較（Ｉ２＞Ｉｒｅｆか否かの判定）でデータ“１”が読み出され、検査はパスと判定される。一方、それ以外のパターンのデータが読み出された場合、Ｉ１＜Ｉｒｅｆ＜Ｉ２ではないので、検査はフェイルと判定される。このようにして、リファレンス電流Ｉｒｅｆがターゲット値ＩｒｅｆＴの電流レベル５０％の±５％以内であることが検査される。
【００６７】
以上のように、本実施形態ではリファレンス電流Ｉｒｅｆの電流値が第１の電流Ｉ１の電流値と第２の電流Ｉ２の電流値との間であると判定された場合に、リファレンス電流Ｉｒｅｆの検査を合格と判定する。これにより、マージナルリードにおけるリファレンス電流の電流値が、第１の電流Ｉ１の電流値と第２の電流Ｉ２の電流値との間であると保証されるので、マージナルリードが適正なレベルで行われることを検査できる。
【００６８】
３．検査フロー
図６は、本実施形態の不揮発性記憶装置の検査手順を示すフローチャートである。なお、既に説明したステップについては同一の符号を付し、適宜説明を省略する。
【００６９】
検査では、まず、リファレンスセル電流ＩＲＣを測定する（ステップＳ１）。次に、セル電流Ｉｃｅｌの測定を行う（ステップＳ２）。
【００７０】
次に、スイッチ素子ＳＷＣをオンにして、第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢからの第１、第２の電流Ｉ１、Ｉ２をテスト端子から出力し、検査装置（テスター）により第１、第２の電流Ｉ１、Ｉ２を測定する（ステップＳ３）。このステップは例えば抜き取り検査である。図１０に示すように、１ワードのビット数分だけ読み出し回路が設けられており、各読み出し回路に対応して第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢが設けられる。図１０の例では、１６ビット×２個のリファレンス検査用セルが設けられることになる。この３２個のリファレンス検査用セルのうち幾つかのリファレンス検査用セルについてＤＣテストを行う。
【００７１】
次に、第１のリファレンス検査用セルＲＯＭＣＡからの第１の電流Ｉ１とリファレンス電流Ｉｒｅｆを読み出し回路ＳＡにより比較（第１の比較処理）し、第２のリファレンス検査用セルＲＯＭＣＢからの第２の電流Ｉ２とリファレンス電流Ｉｒｅｆを読み出し回路ＳＡにより比較（第２の比較処理）する（ステップＳ４）。このステップはファンクションテストである。比較結果は図５で説明した通り、電流Ｉ１、Ｉ２それぞれについてデータ“０”又は“１”が出力される。図７に示すように、読み出し回路が８個設けられる場合、１ワードの読み出しデータは８ビットのＤ１〜Ｄ８となる。例えばＩ１＞Ｉｒｅｆの判定においてＤ１〜Ｄ８が全て“０”であり、Ｉ２＞Ｉｒｅｆの判定においてＤ５が“０”、Ｄ１〜Ｄ４とＤ６〜Ｄ８が“１”である場合、Ｄ５がフェイルなので、ステップＳ４の検査全体もフェイルとなる。
【００７２】
次に、ステップＳ４で検査されたリファレンス電流Ｉｒｅｆによりマージナルリードを行う（ステップＳ５）。
【００７３】
４．第２構成例
図８に、本実施形態の不揮発性記憶装置の第２構成例を示す。この不揮発性記憶装置は、リファレンスセル１０、カレントミラー回路２０、メモリーセルアレイ３０、読み出し回路ＳＡ、スイッチ素子ＳＷＲ、ＳＷＣ、リファレンスセル選択トランジスターＴＲ３を含む。なお、既に説明した構成要素については同一の符号を付し、適宜説明を省略する。
【００７４】
メモリーセルアレイ３０は、不揮発性の複数のメモリーセルと、電流供給能力が異なる第１のリファレンス検査用セルＲＯＭＣＡ及び第２のリファレンス検査用セルＲＯＭＣＢと、電流供給能力が異なる第３のリファレンス検査用セルＲＯＭＣＣ及び第４のリファレンス検査用セルＲＯＭＣＤと、複数のカラム選択トランジスターと、を含む。図８には、複数のメモリーセルのうち４つのメモリーセルＭＣＡ〜ＭＣＤと、複数のカラム選択トランジスターのうちメモリーセルＭＣＡ〜ＭＣＤ及び第１〜第４のリファレンス検査用セルＲＯＭＣＡ〜ＲＯＭＣＤに対応するカラム選択トランジスターＴＣＡ〜ＴＣＤを図示している。
【００７５】
第３のリファレンス検査用セルＲＯＭＣＣは、ゲートが低電位側電源ＶＳＳに接続されたＰ型のＭＯＳトランジスターＴＲＯＭＣと、ゲートがワード線ＷＬＧに接続されるＰ型ＭＯＳトランジスターＴＷＧと、を含む。トランジスターＴＲＯＭＣ、ＴＷＧは、それぞれ第１のリファレンス検査用セルＲＯＭＣＡのトランジスターＴＲＯＭＡ、ＴＷＣと同一構造で同一サイズである。第４のリファレンス検査用セルＲＯＭＣＤは、ゲートが低電位側電源ＶＳＳに接続されたＰ型のＭＯＳトランジスターＴＲＯＭＤと、ゲートがワード線ＷＬＨに接続されるＰ型ＭＯＳトランジスターＴＷＨと、を含む。トランジスターＴＲＯＭＤ、ＴＷＨは、それぞれ第２のリファレンス検査用セルＲＯＭＣＢのトランジスターＴＲＯＭＢ、ＴＷＤと同一構造で同一サイズである。
【００７６】
読み出し回路ＳＡは、第３のリファレンス検査用セルＲＯＭＣＣに流れる第３の電流Ｉ３及び第４のリファレンス検査用セルＲＯＭＣＤに流れる第４の電流Ｉ４と、リファレンス電流Ｉｒｅｆとの比較処理を行う。
【００７７】
以上のように、第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢと同様の第３、第４のリファレンス検査用セルＲＯＭＣＣ、ＲＯＭＣＤを設け、それらのセルＲＯＭＣＡ〜ＲＯＭＣＤに流れる電流Ｉ１〜Ｉ４とリファレンス電流Ｉｒｅｆを比較することで、リファレンス検査用セルＲＯＭＣＡ〜ＲＯＭＣＤの異常を検査できる。即ち、第１、第３の電流Ｉ１、Ｉ３とリファレンス電流Ｉｒｅｆの比較結果が異なるときは、第１、第３のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＣのどちらかに異常があると推定できる。また、第２、第４の電流Ｉ２、Ｉ４とリファレンス電流Ｉｒｅｆの比較結果が異なるときは、第２、第４のリファレンス検査用セルＲＯＭＣＢ、ＲＯＭＣＤのどちらかに異常があると推定できる。
【００７８】
なお、上記では第１、第３のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＣが同一のカラムアドレスで選択され、第２、第４のリファレンス検査用セルＲＯＭＣＢ、ＲＯＭＣＤが同一のカラムアドレスで選択される場合を説明したが、リファレンス検査用セルとカラムアドレスの関係はこれに限定されない。即ち、第１、第３のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＣが異なるカラムアドレスで選択されてもよいし、第２、第４のリファレンス検査用セルＲＯＭＣＢ、ＲＯＭＣＤが異なるカラムアドレスで選択されてもよい。
【００７９】
５．カレントミラー回路の変形例
図９に、カレントミラー回路２０の変形例を示す。カレントミラー回路２０は、Ｐ型ＭＯＳトランジスターＴＡ、ＴＢ１〜ＴＢ３、Ｎ型ＭＯＳトランジスターＴＢ６、ＴＢ７を含む。また、ミラー比切り替え用のトランジスターとして、Ｎ型ＭＯＳトランジスターＴＴＡ１〜ＴＴＡｎ（ｎは２以上の整数）、ＴＴＢ１〜ＴＴＢｎを含む。
【００８０】
トランジスターＴＴＡ１〜ＴＴＡｎのゲートには制御信号Ｔｅｓｔ１〜Ｔｅｓｔｎが入力される。トランジスターＴＴＡｉ（ｉは１以上ｎ以下の整数）は、制御信号Ｔｅｓｔｉがアクティブ（ハイレベル）の場合にオンになり、リファレンスセル電流ＩＲＣをミラーする。制御信号Ｔｅｓｔ１〜Ｔｅｓｔｎのうち、どの信号をアクティブにするかによって、ミラー比が設定される。アクティブにする信号の数は、１でも複数でもよい。
【００８１】
例えば、複数のテストモードがある場合に各テストモードでミラー比を変えてもよいし、或いは、マージナルリードと通常のデータ読み出しでミラー比を変えてもよい。例えば、ベークにより経時劣化を加速する加速試験では、ベーク前に書き込んだデータをベーク後に読み出す。フローティングゲートに蓄積された電荷はベークにより低下しており、また加速試験ではファンクションが正常であればよいので、ベーク後の読み出しでのミラー比をマージナルリードでのミラー比よりも小さくする。
【００８２】
６．詳細な構成例
図１０に、本実施形態の不揮発性記憶装置の詳細な構成例を示す。この不揮発性記憶装置は、リファレンスセル１０、カレントミラー回路２０、読み出し回路ＳＡ１〜ＳＡ１６、メモリーセルアレイ３０を含む。なお、既に説明した構成要素については同一の符号を付し、適宜説明を省略する。
【００８３】
メモリーセルアレイ３０は、ビット線ＢＬ１〜ＢＬ１６に接続されるメモリーセルアレイＭＡ１〜ＭＡ１６を含む。ビット線ＢＬ１〜ＢＬ１６にはメモリーセルアレイＭＡ１〜ＭＡ１６からセル電流Ｉｃｅｌ１〜Ｉｃｅｌ１６が出力される。
【００８４】
カレントミラー回路２０は、バイアス生成部２２と、読み出し回路ＳＡ１〜ＳＡ１６に対応して設けられるＰ型ＭＯＳトランジスターＴＡ１〜ＴＡ１６と、を含む。バイアス生成部２２は、図１や図４のトランジスターＴＢ２〜ＴＢ７に対応する。トランジスターＴＡ１〜ＴＡ１６は、それぞれリファレンスセル電流ＩＲＣがミラーされたリファレンス電流Ｉｒｅｆ１〜Ｉｒｅｆ１６を出力する。
【００８５】
読み出し回路ＳＡ１〜ＳＡ１６は、セル電流Ｉｃｅｌ１〜Ｉｃｅｌ１６とリファレンス電流Ｉｒｅｆ１〜Ｉｒｅｆ１６を比較し、比較結果をデータＤ１〜Ｄ１６として出力する。
【００８６】
図１１に、メモリーセルアレイＭＡ１〜ＭＡ１６の各メモリーセルアレイの詳細な構成例を示す。図１１のメモリーセルアレイは、８行８列のメモリーセルＭＣ１１〜ＭＣ８８と、カラム選択トランジスターＴＣ１〜ＴＣ８とを含む。
【００８７】
同一カラムアドレスのメモリーセルは、同一のカラム選択トランジスターに接続される。例えば、カラム線ＣＬ１で選択されるメモリーセルＭＣ１１〜ＭＣ１８の出力（ワード選択トランジスターのドレイン）はカラム選択トランジスターＴＣ１のソースに接続される。同一ロウアドレスのメモリーセルは、同一のワード線に接続される。例えば、ワード線ＷＬ１で選択されるメモリーセルＭＣ１１〜ＭＣ８１のワード選択トランジスターのゲートはワード線ＷＬ１に接続される。
【００８８】
例えばワード線ＷＬ１とカラム線ＣＬ１が選択された場合、メモリーセルアレイＭＡ１〜ＭＡ１６の各々においてメモリーセルＭＣ１１が選択される。そして、そのメモリーセルＭＣ１１からの電流がセル電流Ｉｃｅｌ１〜Ｉｃｅｌ１６として読み出し回路ＳＡ１〜ＳＡ１６により比較され、メモリーセルＭＣ１１に保持されたデータがデータＤ１〜Ｄ１６として読み出される。
【００８９】
リファレンス検査用セルは、図１１のメモリーセルにおいて例えば以下のように配置される。例えば、ワード線ＷＬ１に接続されるメモリーセルＭＣ１１〜ＭＣ８１がテスト用のセル（通常のデータ保持には用いないセル）として設けられ、そのうちの例えばメモリーセルＭＣ１１、ＭＣ２１として第１、第２のリファレンス検査用セルＲＯＭＣＡ、ＲＯＭＣＢが設けられる。或いは、更にワード線ＷＬ２に接続されるメモリーセルＭＣ１２〜ＭＣ８２がテスト用のセルとして設けられ、そのうちの例えばメモリーセルＭＣ１２、ＭＣ２２として第３、第４のリファレンス検査用セルＲＯＭＣＣ、ＲＯＭＣＤが設けられる。これらのリファレンス検査用セルは、メモリーセルアレイＭＡ１〜ＭＡ１６の各々に設けられる。
【００９０】
７．ドライバー
図１２に、本実施形態の不揮発性記憶装置が適用されたドライバー（表示ドライバー）の構成例を示す。ドライバーは、ＣＰＵ側ライト・リード回路１１２、ＣＰＵ側カラムデコーダー１１４、ＲＡＭセルアレイ１２０（RAM: Random Access Memory）、パネル側リード回路１３２，パネル側カラムデコーダー１３４、駆動回路１４０、制御回路１５０、リード・ライト制御回路１６０、ロウデコーダー１７０、ＯＴＰメモリー１８０（不揮発性記憶装置）を含む。ドライバーは、例えば集積回路装置として構成される。
【００９１】
ＯＴＰメモリー１８０は、図４等で説明したリファレンスセル１０、カレントミラー回路２０、メモリーセルアレイ３０（ＯＴＰセルアレイ）、読み出し回路ＳＡ、スイッチ素子ＳＷＲ、ＳＷＣを含む。また、ロウアドレスをメモリーセルアレイ３０のワード線のアドレスにデコードするロウアドレスデコーダー、カラムアドレスをメモリーセルアレイ３０のカラム線のアドレスにデコードするカラムアドレスデコーダー、メモリーセルアレイ３０へのリード・ライトを制御する制御回路、を含む。
【００９２】
ＯＴＰメモリー１８０は、ドライバーの設定値を不揮発性に記憶するメモリーであり、例えば製造時において設定値が書き込まれる。書き込まれる設定値は、ユーザーの使用環境に応じた設定値（例えば、接続する表示パネルの機種等に応じた設定等）や、ドライバーの電気的特性に応じた設定値（例えば製造バラツキの補正値）等が想定される。
【００９３】
制御回路１５０は、外部の処理部との間のインターフェース処理や、ドライバーの各部の制御を行う。例えば、リード・ライト制御回路１６０への表示データの転送や、リード・ライト制御回路１６０により読み出された表示データの処理部４００への転送、書き込み回路１１０や読み出し回路１３０へのカラムアドレスの供給、読み出し回路１３０へのモード設定信号の供給、駆動タイミングの制御等を行う。またＯＴＰメモリー１８０との間のデータ転送を制御する。
【００９４】
リード・ライト制御回路１６０は、ＲＡＭセルアレイ１２０へのアクセスを制御する。例えば、書き込みタイミングと読み出しタイミングの制御や、ポート（ＣＰＵ側ポート、パネル側ポート）の制御、書き込みデータに応じたロウアドレスのロウデコーダー１７０への供給、読み出しデータに応じたロウアドレスのロウデコーダー１７０への供給等を行う。
【００９５】
ロウデコーダー１７０は、ロウアドレス（論理アドレス）をＲＡＭセルアレイ１２０のワード線のアドレス（物理アドレス）に変換するデコード処理を行う。ＣＰＵ側ポートのアクセス時にはＣＰＵ側ポート用のロウアドレスが指定され、パネル側ポートのアクセス時にはパネル側ポート用のロウアドレスが指定される。
【００９６】
ＣＰＵ側カラムデコーダー１１４は、ＣＰＵ側のカラムアドレスをＲＡＭセルアレイ１２０のビット線のアドレスに対応付けるデコード処理を行う。ＣＰＵ側ライト・リード回路１１２は、ＣＰＵ側カラムデコーダー１１４により選択されたビット線へライトバッファーによるデータの書き込みを行う。また、選択されたビット線からセンスアンプによるデータの読み出しを行う。
【００９７】
パネル側カラムデコーダー１３４は、パネル側のカラムアドレスをＲＡＭセルアレイ１２０のビット線のアドレスに変換するデコード処理を行う。パネル側リード回路１３２は、パネル側カラムデコーダー１３４により選択されたビット線からセンスアンプによるデータの読み出しを行う。
【００９８】
駆動回路１４０は、データドライバー１４２（ソースドライバー）、ゲートドライバー１４４（走査ドライバー）を含む。データドライバー１４２は、例えば階調電圧生成回路、Ｄ／Ａ変換回路、アンプ回路（ソースアンプ）を含む。そして、Ｄ／Ａ変換回路は、階調電圧生成回路が生成した複数の電圧の中から、パネル側リード回路１３２により読み出された表示データに対応する電圧を選択する。アンプ回路は、その選択された電圧を増幅して表示パネル２００のデータ線を駆動する。ゲートドライバー１４４は、例えばバッファー回路（ゲートバッファー）を含む。そして、バッファー回路は、制御回路１５０からのタイミング制御に基づいて表示パネル２００のゲート線を駆動（選択）する。
【００９９】
８．電気光学装置、電子機器
図１３に、本実施形態のドライバーを適用できる電気光学装置と電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。
【０１００】
図１３に示す電子機器は、電気光学装置３５０、表示コントローラー３００（ホストコントローラー、第１処理部）、ＣＰＵ３１０（第２処理部）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０はドライバー１００、表示パネル２００を含む。
【０１０１】
表示パネル２００は例えばマトリックス型の液晶表示パネルである。或は、表示パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、表示パネル２００にフレキシブル基板が接続され、そのフレキシブル基板にドライバー１００（集積回路装置）が実装されることで、電気光学装置３５０が構成される。なお、ドライバー１００と表示パネル２００は電気光学装置３５０として構成されずに個々の部品として電子機器に組み込まれてもよい。例えば、表示パネル２００には配線引き出し用のフレキシブル基板が接続され、ドライバー１００は表示コントローラー３００等とともにリジッド基板に実装され、そのリジッド基板にフレキシブル基板を接続することで表示パネル２００が実装されてもよい。
【０１０２】
ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて表示パネル２００を駆動する。
【０１０３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またリファレンスセル、カレントミラー回路、読み出し回路、メモリーセルアレイ、不揮発性記憶装置、ドライバー、電気光学装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０４】
１０  リファレンスセル、２０  カレントミラー回路、２２  バイアス生成部、
３０  メモリーセルアレイ、１００  ドライバー、
１１２  ＣＰＵ側ライト・リード回路、１１４  ＣＰＵ側カラムデコーダー、
１２０  ＲＡＭセルアレイ、１３２  パネル側リード回路、
１３４  パネル側カラムデコーダー、１４０  駆動回路、
１４２  データドライバー、１４４  ゲートドライバー、１５０  制御回路、
１６０  リード・ライト制御回路、１７０  ロウデコーダー、１８０  記憶装置、
２００  表示パネル、３００  表示コントローラー、３１０  ＣＰＵ、
３２０  記憶部、３３０  ユーザーインターフェース部、
３４０  データインターフェース部、３５０  電気光学装置、
ＢＬ  ビット線、ＢＬ１  ビット線、Ｉ１〜Ｉ４  第１〜第４の電流、
Ｉｃｅｌ  セル電流、ＩＲＣ  リファレンスセル電流、
Ｉｒｅｆ  リファレンス電流、ＭＣＡ  メモリーセル、ＭＣ１１  メモリーセル、
ＲＯＭＣＡ〜ＲＯＭＣＤ  第１〜第４のリファレンス検査用セル、
ＳＡ  読み出し回路、ＳＡ１  読み出し回路、ＴＣＡ  カラム選択トランジスター
【図１】
0006589320.tif 000002
【図２】
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【図３】
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【図４】
0006589320.tif 000005
【図５】
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【図６】
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【図７】
0006589320.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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