(57)【特許請求の範囲】
【請求項１】
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
ｎサイクル（ｎは正の整数）の前記復調されたデータビット列を取得し、前記ｎサイクルの復調されたデータビット列のうち隣接する２サイクルのデータビット列を互いにシフトしながら連結してｎ−１サイクルのデータビット列とし、前記ｎ−１サイクルのデータビット列を出力するとともに、１サイクルはデータビット列を出力せず又は無効データビット列を出力する、出力データ生成部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記出力データ生成部からデータビット列を受信して、当該データビット列を格納するデータ保持部と、
前記データ保持部において前記データビット列をシフトさせながら、前記ワードアラインパターンと同期コードとを比較することにより、前記ワードアラインパターンの中から前記同期コードを検出する同期コード検出部と、
前記同期コードに従ったワードアラインロック状態で、前記データビット列からスタートビットとエンドビットを外すワードアライン処理部と、
を備える、データ処理装置。
【請求項２】
請求項１において、さらに、
前記データビット列のスタートビットとエンドビットとこれに対応するエラー判定用ビットに基づいて、前記ワードアライン処理のエラー検出を実行するエラー検出部を備える、データ処理装置。
【請求項３】
請求項２において、
前記エラー検出部は、前記エラー判定用ビットに基づいて前記ワードアライン処理のエラーを検出していないときは、前記同期コード検出部が前記同期コードを検出したワードアラインロック状態を維持し、前記エラー判定用ビットに基づいて前記ワードアライン処理のエラーを検出したときは、前記ワードアラインロック状態を解除する、データ処理装置。
【請求項４】
請求項３において、
前記エラー検出部は、
（i）前記ワードアラインロック状態を解除した後に、引き続き前記ワードアライン処理のエラーが検出されたときは、前記ワードアラインパターンの変更を行い、  
（ii）前記ワードアラインロック状態を解除した後に、前記ワードアライン処理のエラーが検出されなくなったときは、前記ワードアラインパターンの変更を行うことなく、前記同期コード検出部が前記同期コードを検出したワードアラインロック状態に復帰する、データ処理装置。
【請求項５】
請求項３または４において、
前記同期コード検出部は、前記ワードアラインロック状態において、入力されてきた前記同期コードの検出を回避し、前記ワードアラインロック状態での前記ワードアラインパターンを維持する、データ処理装置。
【請求項６】
請求項３から５のいずれか１項において
前記同期コード検出部は、前記ワードアラインロック解除状態において、前記同期コードの検出を行うことによって、前記ワードアラインパターンを確定させる、データ処理装置。
【請求項７】
請求項１から請求項６のいずれか１項において、
前記エラー検出部は、前記スタートビットと前記エンドビットを含む特定データビット列に、前記特定データビット列を挟む隣接データビット列のスタートビットとエンドビットを加えたものを基準として、前記ワードアライン処理のエラー検出を実行する、データ処理装置。
【請求項８】
請求項７において、
前記エラー検出部は、前記特定データビット列のスタートビットおよびエンドビットと、前記隣接データビット列のスタートビットおよびエンドビットとを合わせたデータに基づいて、前記ワードアライン処理のエラー検出を実行する、データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関する。
【背景技術】
【０００２】
電子内視鏡や電子内視鏡システムにあっては、撮像素子が取得した画像データを伝送してこれを処理することが行われる。画像データの処理は、例えば、８ｂ／１０ｂ等の符号化アルゴリズムを利用した高速シリアル転送方式の他、クロック埋め込みを利用したチープアルゴリズムであるエンベデット・クロック方式により実行される。【０００３】
エンベデット・クロック方式では、スタートビットとエンドビットを含んでパケット化されたデータビット列が伝送され、受信側では、データビット列に適したワードアラインパターンに従って、スタートビットとエンドビットを外すデータ復号化処理（ワードアライン処理）が実行される。データ復号化処理（ワードアライン処理）を実行するデータ復号化回路（ワードアライン回路）は、例えば、ＦＰＧＡ（Field Programmable Gate Array）のユーザエリアに実装される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０１５４０号公報
【特許文献２】特開２０１４−１１０８４３号公報
【特許文献３】特開２０１４−１１０８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなデータ復号化処理（ワードアライン処理）では、処理対象のデータから同期コードを正確に検出して信頼性のあるデータ（ワードアラインされたデータ）を出力する必要がある。【０００６】
本開示はこのような状況に鑑みてなされたものであり、データ復号化処理（ワードアライン処理）を精度良く行い、データ品質の向上を図ることができるデータ処理技術を提供するものである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本実施形態のデータ処理装置は、データビット列が入力するとともに、データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、少なくともデータビット列のワードアラインパターンに応じたビット幅を有し、データビット列を格納するデータ保持部と、データ保持部においてデータビット列をシフトさせながら、ワードアラインパターンと同期コードとを比較することにより、ワードアラインパターンの中から同期コードを検出する同期コード検出部と、同期コードに従ったワードアラインロック状態で、データビット列からスタートビットとエンドビットを外すワードアライン処理部と、を備える。【０００８】
本開示に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、本開示は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される請求の範囲の様態により達成され実現される。
本明細書の記述は典型的な例示に過ぎず、請求の範囲又は適用例を如何なる意味に於いても限定するものではないことを理解する必要がある。
【発明の効果】
【０００９】
本開示によれば、データ復号化処理（ワードアライン処理）を精度良く行い、データ品質の向上を図ることができるようになる。
【図面の簡単な説明】
【００１０】
【図１】実施形態によるデータ処理装置に入力される画像データのフォーマットの一例を示す概念図である。
【図２】第１の実施形態のデータ処理装置１の構成例を示すブロック図である。
【図３】オーバーサンプリング部１０によるオーバーサンプリングの一例を示す概念図である。
【図４】エッジ選択回路２０によるオーバーサンプリング後のデータビット列の復調の一例を示す概念図である。
【図５】出力データ生成部３０によるデータ入出力処理の一例を示す第１の概念図である。
【図６】出力データ生成部３０によるデータ入出力処理の一例を示す第２の概念図である。
【図７】出力データ生成部３０によるデータ入出力処理の一例を示す第３の概念図である。
【図８】データ保持部４０が保持するシフト連結データビット列（復調データビット列）の一例を示す第１の概念図である。
【図９】データ保持部４０が保持するシフト連結データビット列（復調データビット列）の一例を示す第２の概念図（出力データ生成部から出力される２２ビットのデータがデータ保持部に保持されるシフトレジスタの模式図）である。
【図１０】ビットシフト処理によってデータ選択パターンが遷移する例を示す概念図である。
【図１１Ａ】エラー検出部８０による定常状態の一例をそれぞれ示す概念図である。
【図１１Ｂ】エラー検出部８０によるビット過剰状態一例をそれぞれ示す概念図である。
【図１１Ｃ】エラー検出部８０によるビット不足状態の一例をそれぞれ示す概念図である。
【図１１Ｄ】エラー検出部８０によるビット不定状態の一例をそれぞれ示す概念図である。
【図１２】第１の実施形態のデータ処理装置１によるデータ処理の一例を示すフローチャートである。
【図１３】エラー検出部８０によるビット過剰処理を示すフローチャートである。
【図１４】エラー検出部８０によるビット不足処理を示すフローチャートである。
【図１５】第２の実施形態によるデータ処理装置２の構成例を示すブロック図である。
【図１６】データ保持部４０’が保持するシフト連結データビット列の一例を示す概念図である。
【図１７Ａ】ＡＶコード検出部５０によるＡＶコード検出パターンの一例を示す概念図（１）である。
【図１７Ｂ】ＡＶコード検出部５０によるＡＶコード検出パターンの一例を示す概念図（２）である。
【図１８Ａ】データ保持部４０’が保持するシフト連結データビット列、ＡＶコード検出部５０によるＡＶコード検出パターン、並びに、データ選択部によるワードアラインパターン（ＡＶコード）の選択および抽出の一例を示す概念図である。
【図１８Ｂ】データ保持部４０’が保持するシフト連結データビット列、ＡＶコード検出部５０によるＡＶコード検出パターン、並びに、データ選択部によるワードアラインパターン（ＡＶコード）の選択および抽出の一例を示す概念図（図１８Ａのつづき）である。
【発明を実施するための形態】
【００１１】
（１）第１の実施形態
上述したデータ復号化処理（ワードアライン処理）では、データビット列の各データビットをオーバーサンプリングして出力し、オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調することがある。例えば、隣接する２ビットのデータビット列を４倍でオーバーサンプリングして８ビットのデータビット列とし、この８ビットのデータビット列からエッジ部分を除いた比較的信頼性が高い２ビットのデータビット列を選択される。しかしながら、従来のデータ復号化処理（ワードアライン処理）は、データビット列のオーバーサンプリングから復調に亘る一連の処理において、送信デバイスと受信デバイスの間のジッタやノイズの影響により、誤ビット（ビットの誤過剰や誤不足）が発生するおそれがある。この場合、正しいデータ復号化処理（ワードアライン処理）が困難となり、データ品質の劣化が避けられなくなってしまう。
【００１２】
第１の実施形態は、例えば、電子内視鏡（図示略）に内蔵されて、撮像素子（図示略）が取得した画像データに処理を施すデータ処理装置１であって、データビット列のオーバーサンプリングから復調に亘る一連の処理において、ジッタやノイズの影響を低減して、正しいデータ復号化処理（ワードアライン処理）を行い、データ品質の向上を図ることができるデータ処理装置を提供する。例えば、データ処理装置１は、例えば、出力データから同期コードを検出してワードアライン処理するとともに、ワードアラインされたデータからエラーを検出し、エラーの影響を排してワードアラインされたデータ（スタートビットおよびエンドビット（ＳＥビット）が除外されたもの）を出力するものである。第１の実施形態のデータ処理装置１によれば、データビット列のオーバーサンプリングから復調に亘る一連の処理において、ジッタやノイズの影響を低減して、正しいデータ復号化処理（ワードアライン処理）を行い、データ品質の向上を図ることができるようになる。
【００１３】
＜復号すべき画像データの構成例＞
図１は、本実施形態のデータ処理装置１に入力される、復調すべき画像データのフォーマットの一例を示している。図１の画像データは、例えば、ＬＶＤＳフォーマット（シリアルデータ）で伝送される。当該画像データは、２０ビットのデータビット列（Ｄ０、Ｄ１、…、Ｄ１８、Ｄ１９）の先頭と末尾に各１ビットのスタートビット（Ｓ）とエンドビット（Ｅ）を埋め込んでパケット化された２２ビットを一単位として、これが複数サイクルに亘って連なったものである。すなわち、各サイクルにおいて、２０ビットのデータビット列が、スタートビットとエンドビットによって区分され、これによりワード境界が規定される。このような画像データは、例えば、ＣＭＯＳやＣＣＤなどの撮像素子あるいはその処理部（送信側）において生成されたデータである。
【００１４】
スタートビット（Ｓ）とエンドビット（Ｅ）は、同期クロックとも呼ばれるものであり、スタートビットのデータ値は“１”、エンドビットのデータ値は“０”で表される。周期が一定となるスタートビットとエンドビットの信号の遷移エッジを検出してこれを外すことによって、受信側で画素データを抽出することが可能になる。
【００１５】
スタートビット（Ｓ）とエンドビット（Ｅ）の埋め込みは、例えば、送信側のカウンタによるビットカウントやセレクタによる出力選択動作で実行することができる。具体的には、伝送されるシリアル画素データを２０ビット分カウントする度に、エッジ出力部から同期クロックを出力してビットデータを挿入し、エンベデット・クロックのシリアルデータを生成する。このシリアルデータは、高速の伝送レート（例えば６００Ｍｂｐｓ）で伝送される。
【００１６】
＜データ処理装置の構成例＞
図２は、本実施形態によるデータ処理装置１の概略構成例を示す図である。  図２に示すように、データ処理装置１は、オーバーサンプリング部１０と、エッジ選択回路（復調部）２０と、出力データ生成部３０と、データ保持部４０と、ＡＶコード検出部（同期コード検出部）５０と、アライン選択信号出力部６０と、データ選択部（ワードアライン処理部）７０と、エラー検出部８０とを有している。
【００１７】
オーバーサンプリング部１０には、画像データのデータビット列（図１）が入力される。オーバーサンプリング部１０は、入力したデータビット列の各データビットをオーバーサンプリングして出力する。オーバーサンプリング部１０は、例えば、レシーバに対して入力シリアルデータレートの整数倍を設定することにより、オーバーサンプリング処理を実行する。
【００１８】
エッジ選択回路２０は、オーバーサンプリング部１０によるオーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する。エッジ選択回路２０は、例えば、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から２ビットのデータを選択することにより、オーバーサンプリング後のデータビット列を復調する。
【００１９】
出力データ生成部３０は、「ＲＡＭ  Ｉ／Ｆ部」及び「データイネーブル生成部」を構成する。図示していないが、図２のエッジ選択回路２０と出力データ生成部３０との間には、エッジ選択回路２０からのデータが書き込まれ、出力データ生成部３０によってデータが読み込まれるＲＡＭが設けられている。ＲＡＭ  Ｉ／Ｆ部は、このＲＡＭにアクセスし、データイネーブル生成部にＲＡＭから取得したデータを引き渡すとともに、データイネーブル生成部からデータイネーブル信号を取得し、シフト連結データビット列（図７参照）とともに、データ保持部４０に伝送する機能を備えている。また、データイネーブル生成部は、後述（図７）の後段用データイネーブル信号を生成する機能を備えている。
【００２０】
データ保持部４０は、例えば、シフトレジスタで構成され、出力データ生成部から取得したデータを当該シフトレジスタで保持する。そして、データ保持部４０は、ＡＶコード検出部５０とデータ選択部７０にその保持したデータを伝送する。
ＡＶコード検出部５０は、復調された画像データにおいてワードアラインパターンに応じたＡＶコード（同期コード）を検出する。
【００２１】
アライン選択信号出力部６０は、ＡＶコード検出部（同期コード検出部）５０によって検出されたＡＶコード（同期コード）に対応するアライン選択信号を生成し、出力する。
【００２２】
データ選択部（ワードアライン処理部）７０は、アライン選択信号に基づいて、データ保持部４０が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出する。
【００２３】
エラー検出部８０は、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラーを検出し、その結果をアライン選択信号出力部６０に出力する。
【００２４】
データ保持部４０と、ＡＶコード検出部５０と、アライン選択信号出力部６０と、データ選択部（ワードアライン処理部）７０とは、出力データ生成部（ＲＡＭ  Ｉ／Ｆ部）３０から受信したデータからアライメントを行うための「コア回路部」を構成する。
【００２５】
＜オーバーサンプリング処理＞
図３は、オーバーサンプリング部１０によるオーバーサンプリング処理の概要を説明するための図である。図３は、一例として、入力シリアル信号のデータレートを１ＧＨｚとしたときに、サンプリングクロックを４ＧＨｚとすることにより、４Ｇｂｐｓの出力データを得る場合を示している。すなわち、オーバーサンプリング部１０が４倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍して８ビットのデータとしている。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００と変換される。なお、図３において、出力データが入力シリアル信号と比べて１クロック分ずれているが、これはサンプリング処理による遅延時間が１クロック分あることが示されている。また、ジッタ・ノイズ等の影響で、Ｄ０が綺麗な波形でないことがある。この場合、生成される４ビットデータは、全て“１”にはならない。例えば、右端のビットが“０”という場合もある。
【００２６】
以上のように、オーバーサンプリング部１０は、入力されてきたシリアル信号データをオーバーサンプリングし、ビット長が伸長されたオーバーサンプリングデータをエッジ選択回路２０に出力する。
【００２７】
＜エッジ選択処理＞
図４は、エッジ選択回路２０によるオーバーサンプリング後のデータビット列の復調処理の概要を説明するための図である。エッジ選択回路２０は、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から変化点（エッジ位置：データビット列において、０から１に、あるいは１から０に変化する位置）を検出し、この変化点から離れたデータビットを信頼性の高いデータビットと推定してこれを取得することにより、データ復調を実行する。エッジ選択回路２０は、変化点を検出するために、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータのうち、隣り合ったビットに対して排他的論理和演算（比較演算）を行う。この排他的論理和演算により、２シリアルデータレートで８つの変化点（各２つで同位相の変化点０、変化点１、変化点２、変化点３）が取得される。この８つの変化点に基づいて、８ビット（２シリアルデータレート）から２ビットが選択される。なお、Ｄ０とＤ１とが共に１あるいは０である場合、例えば、１１１１１１１１あるいは００００００００となり、変化点（エッジ位置）が判別できない。そこで、このような場合には、それよりも前の情報から変化点を推測して変化点（エッジ位置）が決定される。つまり、前の情報と同じと仮定して変化点（エッジ位置）が検出（推定）されることになる。
【００２８】
ここで、隣接するどのビット間にクロックエッジがあるかによって遷移状態（例えばＥ０、Ｅ１、Ｅ２、Ｅ３）を規定した場合において、特定の遷移状態の間を遷移するときにポジティブビットスキップまたはネガティブビットスキップが発生する（例えば、Ｅ０からＥ３に遷移するときにポジティブビットスキップが発生し、Ｅ３からＥ０に遷移するときにネガティブビットスキップが発生する）。ポジティブビットスキップが発生するとき、１サイクルで３ビットのデータが選択され、ネガティブビットスキップが発生するとき、１サイクルで１ビットのデータが選択される。ポジティブビットスキップとネガティブビットスキップが発生しないとき、１サイクルで２ビットのデータが選択される。例えば、ジッタやノイズ等の影響により、ポジティブビットスキップまたはネガティブビットスキップとするか否かを判断する際にエラーが生じる場合がある。この判断のエラーによって、データビット列に過剰ビットや不足ビットが生じてしまう。
【００２９】
＜出力データ生成処理＞
出力データ生成部３０には、オーバーサンプリング部１０でオーバーサンプリングされ且つエッジ選択回路２０で復調された画像データのデータビット列が入力される。この画像データは、ｎサイクル（ｎは正の整数）のデータビット列を一単位として構成されたデータ列（ｎサイクルのデータビット列が連なったデータ列）である。
【００３０】
出力データ生成部３０は、ｎサイクルのデータビット列のうち隣接する２サイクルのデータビット列を互いにシフトしながら連結してｎ−１サイクルのシフト連結データビット列とし、当該ｎ−１サイクルのシフト連結データビット列を出力するとともに、１サイクルはデータビット列を出力せず又は無効データビット列を出力する。ここで、２サイクルのデータビット列を連結するのは、Ｓ（スタート）ビットとＥ（エンド）ビットに挟まれた実データを判別するためであり、後段の処理においてＳＥビットを外すときに図８に示すような状態を生成するためである。つまり、データビット列を連結しないとＳＥビットがどこに存在するのか判別できないからである。
【００３１】
出力データ生成部３０は、１１サイクルに亘る２０ビットのデータビット列の入力を受けて、１０サイクルに亘る２２ビットのシフト連結データビット列を出力する。出力データ生成部３０の出力データは、例えば、前段ＲＡＭより入力されるデータ、及び、当該入力データを１サイクル遅延したデータの４０ビットの中から２２ビットを選択することによって得られる。また、１１サイクルで選択するビットアサインが変化するので、１１個のパターンが生成されることになる。
【００３２】
図５〜図７は、出力データ生成部３０によるデータ入出力処理の一例を示す概念図である。図５〜図７に示すように、出力データ生成部３０には、１１サイクル（Ｃ０、Ｃ１、…、Ｃ９、Ｃ１０）に亘る２０ビットのデータビット列が入力される。出力データ生成部３０は、入力した１１サイクル（Ｃ０、Ｃ１、…、Ｃ９、Ｃ１０）に亘る２０ビットのデータビット列と、これを１サイクルだけシフト（遅延）したものとに基づく演算を実行する。以下、説明の便宜上の理由で、前者を「基本サイクルデータ」と呼び、後者を「遅延サイクルデータ」と呼ぶことがある。
【００３３】
出力データ生成部３０は、遅延サイクルデータの１サイクル目（Ｃ０）の全データビット列（２０ビット）と、基本サイクルデータの２サイクル目（Ｃ１）の後半２ビットのデータビット列とを連結して、１サイクル目のシフト連結データビット列（Ｃ１、Ｃ０を連結した２２ビット）を生成する。
【００３４】
出力データ生成部３０は、遅延サイクルデータの２サイクル目（Ｃ１）の前半１８ビットのデータビット列と、基本サイクルデータの３サイクル目（Ｃ２）の後半４ビットのデータビット列とを連結して、２サイクル目のシフト連結データビット列（Ｃ２、Ｃ１を連結した２２ビット）を生成する。
【００３５】
出力データ生成部３０は、遅延サイクルデータの３サイクル目（Ｃ２）の前半１６ビットのデータビット列と、基本サイクルデータの４サイクル目（Ｃ３）の後半６ビットのデータビット列とを連結して、３サイクル目のシフト連結データビット列（Ｃ３、Ｃ２を連結した２２ビット）を生成する。
【００３６】
出力データ生成部３０は、遅延サイクルデータの４サイクル目（Ｃ３）の前半１４ビットのデータビット列と、基本サイクルデータの５サイクル目（Ｃ４）の後半８ビットのデータビット列とを連結して、４サイクル目のシフト連結データビット列（Ｃ４、Ｃ３を連結した２２ビット）を生成する。
【００３７】
出力データ生成部３０は、遅延サイクルデータの５サイクル目（Ｃ４）の前半１２ビットのデータビット列と、基本サイクルデータの６サイクル目（Ｃ５）の後半１０ビットのデータビット列とを連結して、５サイクル目のシフト連結データビット列（Ｃ５、Ｃ４を連結した２２ビット）を生成する。
【００３８】
出力データ生成部３０は、遅延サイクルデータの６サイクル目（Ｃ５）の前半１０ビットのデータビット列と、基本サイクルデータの７サイクル目（Ｃ６）の後半１２ビットのデータビット列とを連結して、６サイクル目のシフト連結データビット列（Ｃ６、Ｃ５を連結した２２ビット）を生成する。
【００３９】
出力データ生成部３０は、遅延サイクルデータの７サイクル目（Ｃ６）の前半８ビットのデータビット列と、基本サイクルデータの８サイクル目（Ｃ６）の後半１４ビットのデータビット列とを連結して、７サイクル目のシフト連結データビット列（Ｃ７、Ｃ６を連結した２２ビット）を生成する。
【００４０】
出力データ生成部３０は、遅延サイクルデータの８サイクル目（Ｃ７）の前半６ビットのデータビット列と、基本サイクルデータの９サイクル目（Ｃ８）の後半１６ビットのデータビット列とを連結して、８サイクル目のシフト連結データビット列（Ｃ８、Ｃ７を連結した２２ビット）を生成する。
【００４１】
出力データ生成部３０は、遅延サイクルデータの９サイクル目（Ｃ８）の前半４ビットのデータビット列と、基本サイクルデータの１０サイクル目（Ｃ９）の後半１８ビットのデータビット列とを連結して、９サイクル目のシフト連結データビット列（Ｃ９、Ｃ８を連結した２２ビット）を生成する。
【００４２】
出力データ生成部３０は、遅延サイクルデータの１０サイクル目（Ｃ９）の前半２ビットのデータビット列と、基本サイクルデータの全データビット列（２０ビット）とを連結して、１０サイクル目のシフト連結データビット列（Ｃ１０、Ｃ９を連結した２２ビット）を生成する。
【００４３】
出力データ生成部３０は、１１サイクル目では、シフト連結データビット列を出力せず又は無効データビット列を出力する。すなわち、シフト連結データビット列が後段でラッチされない。これにより、シフト連結データビット列の後段への出力がワードアライナ出力に追いつき（出力データ生成部３０からの出力タイミングとデータ選択部（ワードアライン処理部）７０の読み込みタイミングを合わせるために、１サイクル分のデータを出力しない期間が設けられている。読み込み側はＳＥを除いた２０ビットのみが必要だからである）、１０サイクルで１１ワードを処理することが可能になる。
【００４４】
このように、出力データ生成部３０は、２０ビットで１１サイクルのデータ（計２２０ビット）の入力を受けて、２２ビットで１０サイクルのデータ（計２２０ビット）を出力し、１１サイクル目ではデータの出力を停止する。なお、後段用データイネーブルは、シフト連結データビット列の出力が開始されるタイミングでオフ状態からオン状態になり、シフト連結データビット列の出力が終了されるタイミングでオン状態からオフ状態になる（図７参照）。
【００４５】
データ保持部４０は、出力データ生成部３０が出力したシフト連結データビット列（その基であるオーバーサンプリング部１０でオーバーサンプリングされ且つエッジ選択回路２０で復調された画像データのデータビット列）を格納するものである。すなわち、データ保持部４０は、データ取得のタイミングによってワードアラインの位置が特定不可能となることを防止して、データ取得のタイミングにかかわらず常時確実にワードアラインパターンを検出できるように、シフトレジスタに順次シフト連結データビット列（復調データビット列）を格納するのである。
【００４６】
＜コア回路部における動作：データ保持動作、ＡＶコード検出動作、アライン信号出力動作、エラー検出動作、およびデータ選択動作＞
（i）データ保持動作
図８および図９は、データ保持部４０が保持するシフト連結データビット列（復調データビット列）の一例を示す概念図である。別言すると、図９は、出力データ生成部３０から出力される２２ビットのデータがデータ保持部４０に保持されるシフトレジスタの模式図である。図８に示すように、本実施形態では、データ保持部４０が、縦軸に３２のデータ選択パターンを有している。図８および図９に示すように、本実施形態では、横軸に５４ビットのビット幅を有している。各サイクルにおいて、図８あるは図９に示されるデータ選択パターンが生成され、その中から１つだけがワードアラインパターンとして選択される。そして、ワードアラインパターンを検出することにより、入力されるデータビット列からＳＥビットを外すことができるようになる。
【００４７】
例えば、縦軸の３２のデータ選択パターンのうち、２１のデータ選択パターンが「定常状態」であり、１０のデータ選択パターンが「フル状態」であり、１のデータ選択パターンが「エンプティ状態」であることができる。また、「定常状態」と「エンプティ状態」の合計２２のデータ選択パターン（１サイクルが２２ビットで構成されているため２２パターン存在する）が、２２のワードアラインパターンに対応することができる。
【００４８】
「定常状態」とは、エラーが発生しておらず、エラー判定用の２ビットのデータ、スタートビットとエンドビットの２ビットのデータおよび画像データの２０ビットのデータの合計２４ビットのデータが含まれており、且つ、仮に１０サイクル連続で「過剰エラー（１０右シフト）」が発生してもアライメント可能な状態を意味している。データは連続して入力されてくるため、１つのワードアラインパターンが決まれば、定常状態である限り、ずっとそのワードアラインパターンを用いてデータアライン処理を実行することができる。
【００４９】
「フル状態」とは、ワードアラインパターンを連続して１０ビット右にシフトできない状態を意味している。この「フル状態」では、１サイクル停止期間時に２２ビット左シフトを実施して、連続アライメントが可能な状態に移行する。図１０の中段と下段は、１サイクル停止期間時に２２ビット左シフトを実施することにより、データ選択パターンが１から２３に遷移する例、及び、データ選択パターンが１０から３２に遷移する例を描いている。
【００５０】
「エンプティ状態」とは、ワードアラインパターンを左にシフトできない状態、つまりデータ保持部４０にアライメントを行うためのデータが無い状態を意味している。この「エンプティ状態」では、ワードアライナ部から後段部に出力するデータイネーブル信号をディセーブル（この期間をディセーブル期間という）するとともに、データ出力を１サイクル停止する。この期間時に、現在保持しているデータを２１ビット右にシフトすると同時に、データ保持部４０からの新規の２２ビットのデータが保持される。２ワード分のデータ（４４ビット）が保持されるため、アライメントが可能な状態となる。図１０の上段は、１サイクル停止期間時の処理によって、データ選択パターンが３２から１１に遷移する例を描いている。
【００５１】
例えば、横軸の５４ビットのビット幅のうち、４３ビットが「定常状態（になり得るエリア）」であり、１０ビットが「フル状態」であり、１ビットが「エンプティ状態」であることができる。「定常状態」の４３ビットの中に含まれる２４ビットが、後述するエラー検出に用いられる「特定データビット列」を構成することができる。
【００５２】
例えば、図８において、データ選択パターン１（一番下のパターン）のワードアラインパターンで動作しているときに、何らかのエラーが原因で過剰ビットが生成され、１つ上のパターンに示される位置にＳＥビットがずれてしまったときにはワードアラインパターンが１つ上のパターンに変換される。このように過剰ビットが生成されるたびにワードアラインパターンが変換される。しかし、エンプティ状態のときには、パターンをシフトすることができないため、処理を１回停止させる（ディセーブル期間とは別に強制的に停止する）ことにより、データビット列をシフトして再度データ選択パターン１（一番下のパターン）に戻し（図１０上段）、適切にワードアラインパターンを検出することができるようにしている。また、フル状態の場合には、本来は定常状態であることが望ましいが、データビット列をシフトレジスタの右側にシフトできるので、エンプティ状態とは異なり、強制的に処理を停止させる必要はない。そこで、フル状態の場合、ディセーブル期間が到来したときに、シフト動作が実行される（図１０中段および後段を参照）。
【００５３】
ここで、データ保持部４０のビット幅を５４ビットとした理由は、次の通りである。２０ビットのデータを２２パターンでアラインするので、４１ビットが必要となる。そして、データイネーブルが１０ビット連続で１となり、その間アラインが同方向に変化する可能性があるので、１０ビットが必要となる（連続右１０ビットシフトに対応するため、１０ｂビット分のレジスタを追加。パターン１１でロックした状態で、過剰エラーが連続１０サイクル続いた時に対応する。パターン１１〜パターン１まで連続遷移可能））。また、２０ビットのデータの他に、スタートビット、エンドビット及びエラー判定のためのビットの３ビットが必要となる。これらを合計すると５４ビットになる。また、データイネーブル条件を満足してデータイネーブル入力が１であるときには、ＭＳＢ（最上位ビット）から２２ビットがラッチされる。
【００５４】
（ii）ＡＶコード検出動作
ＡＶコード検出部５０は、オーバーサンプリング部１０でオーバーサンプリングされ且つエッジ選択回路２０で復調された画像データのデータビット列のワードアラインパターンに応じたＡＶコード（同期コード）を検出する。
【００５５】
ＡＶコード検出部５０は、データ保持部４０が所定のビット幅（本実施形態では５４ビット）で格納するシフト連結データビット列（復調データビット列）をシフトしながら、ワードアラインパターン（本実施形態では２２パターン）と同期コードを比較することにより、ワードアラインパターンの中からＡＶコード（同期コード）を検出する。ＡＶコードは、例えば、２０ビットのデータと、ＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）にそれぞれ付加されるスタートビットとエンドビットを含めた合計２４ビットのデータから構成することができる。ＡＶコード検出部５０は、スタートビットとエンドビットで挟まれたＡＶコードを検出するために、ＡＶコード検出パターン（例えば“２４’ｈ８００ｆｆｅ”）を検出して、２２のワードアラインパターンのいずれで確定したかを示す検出信号を出力する。
【００５６】
（iii）アライン選択信号出力動作
アライン選択信号出力部６０は、ＡＶコード検出部（同期コード検出部）５０が検出したＡＶコード（同期コード）に対応するアライン選択信号（どのパターンが正解の（同期が取れた）ワードアラインパターンであるかを示す信号）を出力する。
【００５７】
（iv）データ選択動作
データ選択部７０は、ＡＶコード検出部（同期コード検出部）５０が検出したＡＶコード（同期コード）及びこれに基づきアライン選択信号出力部６０から出力されたアライン選択信号に従って、データ保持部４０が保持するデータの中から、ワードアライン処理に最適な１つのワードアラインパターンを選択してこれを抽出する。データ選択部７０は、抽出したワードアラインパターン（ＡＶコード）に従って、ワードアラインロック状態を設定し、このワードアラインロック状態で、シフト連結データビット列（復調データビット列）からスタートビットとエンドビットを外すワードアライン処理を実行する。スタートビットとエンドビットを外したワードアライン後のデータは、図示を省略した後段回路部（例：画像処理部）に出力されて、パターン検出、並びに同期コードの検出、選択及び置換等の各種の処理が施される。
【００５８】
（v）エラー検出動作
エラー検出部８０は、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラー検出を実行する。すなわち、データビット列のオーバーサンプリングから復調に亘る一連の処理においては、送信デバイスと受信デバイスの間のジッタやノイズの影響により、誤ビット（ビットの誤過剰や誤不足）が発生するおそれがある。さらに、この誤ビットに起因して、データ選択部（ワードアライン処理部）７０によるワードアライン処理にエラーが発生するおそれがある。エラー検出部８０は、このようなジッタやノイズの影響による誤ビットひいてはワードアライン処理のエラーの発生を迅速に検出して、的確なワードアライン復帰処理を実行する役割を担う。
【００５９】
エラー検出部８０は、シフト連結データビット列（復調データビット列）のスタートビットとエンドビットの２ビットとこれに対応するエラー判定用ビットの２ビットを合わせた４ビットのデータに基づいて、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラー検出を実行する。
【００６０】
エラー検出部８０は、上記４ビットのデータに基づいてワードアライン処理のエラーを検出していないときは、ＡＶコード検出部（同期コード検出部）５０がＡＶコード（同期コード）を検出したワードアラインロック状態を維持し、上記４ビットのデータに基づいてワードアライン処理のエラーを検出したときは、上記ワードアラインロック状態を解除する。
【００６１】
エラー検出部８０は、上記ワードアラインロック状態を解除した後に、引き続きワードアライン処理のエラーが検出されたときは、ワードアラインパターンの変更を行い（過剰、不足エラー時は、パターン変更。不定エラーの場合は、現状パターン維持）、上記ワードアラインロック状態を解除した後に、ワードアライン処理のエラーが検出されなくなったときは、ワードアラインパターンの変更を行うことなく、ＡＶコード検出部（同期コード検出部）５０がＡＶコード（同期コード）を検出したワードアラインロック状態に復帰する。具体的に、エラー検出から再ワードアラインロック状態までの動作を記すと、エラー検出→アラインロック解除→ＡＶコード再検出→アラインロック→ＡＶコードを再検出したワードアラインパターンデータを選択、となる。
【００６２】
上記ワードアラインロック状態では、ＡＶコード検出部（同期コード検出部）５０は、ワードアラインパターンの変更を行うことなく、オーバーサンプリング部１０を含んだ前段回路によって誤生成された誤同期コードの検出を防止することができる。つまり、ワードアラインロック状態では、たとえ同期コードがＡＶコード検出部（同期コード検出部）５０に入力されてきたとしても、ＡＶコード検出部（同期コード検出部）５０は、これを誤同期コードであると見做して当該同期コードの検出を回避する（同期コード検出を実行しない）。同期コードの検出が行われないため、ワードアラインロック状態におけるワードアラインパターンは変更されずに維持される。
【００６３】
上記ワードアラインロック解除状態では、ＡＶコード検出部（同期コード検出部）５０がＡＶコード（同期コード）の検出を行うことによってワードアラインパターンを確定させることができる。
【００６４】
エラー検出部８０は、シフト連結データビット列（復調データビット列）のうち、スタートビットとエンドビットを含む特定データビット列に、当該特定データビット列を挟む隣接データビット列のスタートビットとエンドビットを加えたものを基準として、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラー検出を実行する。
【００６５】
エラー検出部８０は、シフト連結データビット列（復調データビット列）のうち、特定データビット列のスタートビットとエンドビットの２ビットと隣接データビット列のスタートビットとエンドビットの２ビットを合わせた４ビットのデータに基づいて、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラー検出を実行する。
【００６６】
エラー検出部８０は、上述したデータ選択パターンのエラー検出を実行する。エラー検出部８０は、エラーが発生していなければ、前サイクルと同ワードアラインパターンのデータを出力し、エラーが発生していれば、エラーに応じて、前サイクルデータからワードアラインパターンを変更して出力する。
【００６７】
エラー検出部８０は、上述した「定常状態」の検出を実行する。上述したように、「定常状態」は、エラーが発生しておらず、エラー判定用の２ビットのデータ、スタートビットとエンドビットの２ビットのデータおよび画像データの２０ビットのデータの合計２４ビットのデータが含まれており、且つ、仮に１０サイクル連続で「過剰エラー（１０右シフト）」が発生してもアライメント可能な状態を意味している。
【００６８】
エラー検出部８０には、シフト連結データビット列（復調後のデータビット列）が時々刻々と入力しており、各サイクル毎に、データ選択部７０に入力される「エラー検出用４ビットデータ（スタートビットとエンドビットの２ビットとこれに対応するエラー判定用ビットの２ビットを合わせた４ビットのデータ）」の状態によって、エラーの有無が判定される。つまり、エラー検出部８０は、前サイクルデータと現サイクルデータを比較してエラー判定を実行する。
【００６９】
エラー検出部８０は、前サイクルデータのビット数が現サイクルデータのビット数に対して過剰、不足、不定であるときは、エラー状態として、ワードアラインロック状態を解除した上で、ＡＶコード検出部（同期コード検出部）５０にＡＶコード（同期コード）を再検出させ、再検出されたＡＶコード（同期コード）に従ったワードアラインロック状態で、データ選択部（ワードアライン処理部）７０にワードアライン処理を実行させる。
【００７０】
図１１Ａは、エラー検出部８０による定常状態を示す概念図である。リセット解除後、データのＬＳＢ（最下位ビット）とＭＳＢ（最上位ビット）の二箇所にあるスタートビット及びエンドビットと、ＡＶコード（同期コード）の１サイクル目の値（例えば２４‘ｈ８０＿０ＦＦＥ）を検出したパターンでワードアラインを行い、定常状態となる。定常状態では、エラー検出部８０は、スタートビットとエンドビットのパターンが崩れていない（ＳＥビットの位置に変動がなく、固定されている）ことを確認し続ける。この際、スタートビット及びエンドビットのパターンが崩れた時、後述するビット過剰かビット不足かビット不定が起こったこととなる（図１１Ｂおよび図１１Ｃ参照）。定常状態の場合、エラー検出部８０は、他パターン（後続するパターン）では、同期コードの検出は行わず、定常状態のワードアラインパターンを維持し続ける。
【００７１】
ここで、上述した「ビット過剰」と「ビット不足」の状態は、エッジ選択回路２０によるエッジ選択の誤検出に起因して発生する。つまり、必要取得ビット数に対して「ビットの過剰取得」と「ビットの不足取得」が発生する。エッジ選択回路２０の動作概要は上述した通りであり、誤検出の主な原因はジッタやノイズであり、前段の復調部で吸収できないレベルのジッタが発生した場合に、「ビット過剰」と「ビット不足」が起こるおそれがある。例えば、本来必要取得ビット数が２ビットであるのに対して、上述のポジティブスキップあるいはネガティブスキップによって３ビットまたは１ビットが取得されることで「ビット過剰」または「ビット不足」が発生する。このため、ワードアラインパターンの遷移においては、現行パターンに対して、１ビット左（過剰時）または１ビット右（不足時）にしかシフトしないことを想定している。
【００７２】
図１１Ｂは、エラー検出部８０によるビット過剰状態を示す概念図である。ビットの過剰が起こったと確定される条件は、例えば、データ２０ビットとスタートビット及びエンドビットの２組からなる４ビットを足した合計２４ビットのパターンのＭＳＢ＋１ビットから４ビットが｛１，０,ｘ１,ｘ２｝となる｛ｘ１,ｘ２｝!＝｛１，０｝（ｘ１とｘ２の組み合わせが｛１，０｝ではないことを意味する）であることである。このｘ１およびｘ２の状態を見て、過剰なのか不足なのか判別することができるようになっている。
【００７３】
図１１Ｂに示すようなビット過剰状態になった場合、ワードアラインロック状態が解除される。このワードアラインロック解除状態では、各サイクルデータのエラー状態に応じたワードアラインパターンでデータ出力が継続され、同期コードが検出されるとワードアラインパターンが確定する。つまり、エラー検出時には、ワードアラインロック状態が解除されて同期コード検出状態に移行し、同期コードが検出されると、現行ワードアラインパターンから同期コードを検出したワードアラインパターンに変更され、ワードアラインロック状態とともに定常状態となる。なお、ＳＥビットは｛０，１｝であるので、図１１Ｂの場合、４１と４１にＳＥビット（０および１）がそれぞれシフトしたと判断することができる。
【００７４】
図１１Ｃは、エラー検出部８０によるビット不足状態を示す概念図である。ビットの不足が起こったと確定される条件は、例えば、データ２０ビットとスタートビット及びエンドビットの２組からなる４ビットを足した合計２４ビットのパターンのＭＳＢ＋１ビットから４ビットが｛ｘ１,ｘ２，１，０｝となる｛ｘ１,ｘ２｝!＝｛１，０｝であることである。図１１Ｃに示すようなビット不足状態になった場合、ワードアラインロック状態が解除される。このワードアラインロック解除状態では、各サイクルデータのエラー状態に応じたワードアラインパターンでデータ出力が継続され、同期コードが検出されるとワードアラインパターンが確定する。つまり、エラー検出時には、ワードアラインロック状態が解除されて同期コード検出状態に移行し、同期コードが検出されると、現行ワードアラインパターンから同期コードを検出したワードアラインパターンに変更され、ワードアラインロック状態とともに定常状態となる。なお、図１１Ｃの場合、４０と３９にＳＥビット（０および１）がそれぞれシフトしたと判断することができる。
【００７５】
図１１Ｄは、エラー検出部８０によるビット不定状態を示す概念図である。ビット不定状態とは、定常状態かビット過剰状態かビット不足状態のいずれであるかが判断できない状態（どこにＳＥビットがあるのか判断できない状態）を意味している。ビット過剰状態かビット不足状態のいずれかが発生した場合、パターンのＭＳＢ＋１ビットからの４ビットが｛１，０，１，０｝となる。ビット不定状態の場合は、エラー検出部８０は、アライメントの変更は行わず、現行のワードアラインパターンを出力し続け（現行のワードアラインパターンを維持する）、同期コードを検出したワードアラインパターンに変更し、ワードアラインロック状態とともに定常状態にする。
【００７６】
＜データ処理内容＞
図１２は、本実施形態のデータ処理装置１によるデータ処理の一例を説明するためのフローチャートである。
ステップＳＴ１では、ＡＶコード検出部（同期コード検出部）５０が、ＡＶコード（同期コード）を検出する。
【００７７】
ステップＳＴ２では、データ選択部（ワードアライン処理部）７０が、ＡＶコード検出部（同期コード検出部）５０が検出したＡＶコード（同期コード）に従ったワードアラインロック状態を設定する。
【００７８】
ステップＳＴ３では、データ選択部（ワードアライン処理部）７０が、ワードアラインパターンを確定させる。データ選択部（ワードアライン処理部）７０は、例えば、図８のデータ選択パターン１１〜３２（２２パターン）の中から１つのワードアラインパターンを確定させる。
【００７９】
ステップＳＴ４では、定常状態（ワードアラインパターンが確定したため）となり、データ選択部（ワードアライン処理部）７０が、シフト連結データビット列（復調データビット列）からスタートビットとエンドビットを外すワードアライン処理を実行する。
【００８０】
ステップＳＴ５では、エラー検出部８０が、データ選択部（ワードアライン処理部）７０によるワードアライン処理にエラーが検出されたか否かを判定する。ビット過剰のエラーが検出された場合、処理はステップＳＴ６に進む。ビット不足のエラーが検出された場合、処理はステップＳＴ８に進む。ビット不定のエラーが検出された場合、処理はステップＳＴ１０に進む。エラーが検出されなかった場合（定常状態が維持されている場合）はステップＳＴ４に戻る。
【００８１】
ステップＳＴ６では、ビット過剰のエラーが発生しているため、ステップＳＴ７において、エラー検出部８０は、ビット過剰処理を実行する。エラー検出部８０によるビット過剰処理については後述する。
【００８２】
ステップＳＴ８では、ビット不足のエラーが発生しているため、ステップＳＴ９において、エラー検出部８０は、ビット不足処理を実行する。エラー検出部８０によるビット不足処理については後述する。
【００８３】
ステップＳＴ１０では、ビット不定のエラーが発生しているため、ステップＳＴ１１において、エラー検出部８０は、ワードアラインパターンを維持する。すなわち、ビット不定のエラーが発生している場合、実際には、定常状態、ビット過剰状態、ビット不足状態のいずれであるのかが不明であるため、エラー検出部８０は、暫定的に、ステップＳＴ３で確定したワードアラインパターンを維持する。
【００８４】
ステップＳＴ１２では、エラー検出部８０は、ステップＳＴ２で設定したワードアラインロック状態を解除して、ステップＳＴ１の処理に戻る。すなわち、エラー検出部８０は、ワードアラインロック状態を解除した上で、ＡＶコード検出部（同期コード検出部）５０にＡＶコード（同期コード）を再検出させ、再検出されたＡＶコード（同期コード）に従ったワードアラインロック状態で、データ選択部（ワードアライン処理部）７０にワードアライン処理を実行させる。
【００８５】
＜ビット過剰処理＞
図１３は、エラー検出部８０によるビット過剰処理を説明するためのフローチャートである。
【００８６】
ステップＳＴ２１では、エラー検出部８０は、データエンプティであるか否か（データ保持部４０のデータがワードアラインに対してエンプティな状態であるか否か）を判定する。データエンプティである場合、処理はステップＳＴ２２に進む。データエンプティでない場合、処理はステップＳＴ２４に進む。
ステップＳＴ２２では、エラー検出部８０は、図１２のステップＳＴ３で確定したワードアラインパターンを２１ビットだけ右にシフトする（図１０参照）。
ステップＳＴ２３では、エラー検出部８０は、強制的に後段出力を１サイクル分だけ停止するとともに、データイネーブルを無効（ディセーブル）にする。
ステップＳＴ２４では、エラー検出部８０は、図１２のステップＳＴ３で確定したワードアラインパターンを１ビットだけ左にシフトする。
【００８７】
＜ビット不足処理＞
図１４は、エラー検出部８０によるビット不足処理を説明するためのフローチャートである。
【００８８】
ステップＳＴ３１では、エラー検出部８０は、データフル状態であるか否か（データ保持部４０のデータがワードアラインに対してフルな状態であるか否か）を判定する。データフル状態である場合、処理はステップＳＴ３２に進む。データフル状態でない場合、処理はステップＳＴ３４に進む。
【００８９】
ステップＳＴ３２では、エラー検出部８０は、データイネーブルの入力が“０”であるか否かを判定する。データイネーブルの入力が“０”である場合、処理はステップＳＴ３４に進む。データイネーブルの入力が“０”でない場合、処理はステップＳＴ３３に進む。
【００９０】
ステップＳＴ３３では、エラー検出部８０は、ディセーブル期間（図６参照）において、図１２のステップＳＴ３で確定したワードアラインパターンを２２ビットだけ左にシフトする（図１０参照）。
【００９１】
ステップＳＴ３４では、エラー検出部８０は、ディセーブル期間ではないため、図１２のステップＳＴ３で確定したワードアラインパターンを１ビットだけ右にシフトする。なお、図５に示すように、基本動作は１１サイクルで一連の処理を行うというものである。ここで、１１サイクルは、１０サイクル連続処理期間と１サイクルの休止期間とで構成される。よって、１０サイクル連続フル状態処理（連続１０ビット右シフト）可能なワードアラインパターン構成となっている。また、右シフトできなくなる状態（ワードアラインパターンの先頭が保持部４０の最右端にある状態）になるまでにはディセーブル期間となるため、動作上の支障はない。
【００９２】
＜第１の実施形態のまとめ＞
以上のように、本実施形態のデータ処理装置１は、データ選択部（ワードアライン処理部）７０と、エラー検出部８０とを有している。データ選択部（ワードアライン処理部）７０は、ＡＶコード（同期コード）に従ったワードアラインロック状態で、復調後のデータビット列からスタートビットとエンドビットを外す。エラー検出部８０は、復調後のデータビット列のスタートビットとエンドビットの２ビットとこれに対応するエラー判定用ビットの２ビットを合わせた４ビットのデータに基づいて、ワードアライン処理のエラー検出を実行する。これにより、データビット列のオーバーサンプリングから復調に亘る一連の処理において、ジッタやノイズの影響を低減して、正しいデータ復号化処理（ワードアライン処理）を行い、データ品質の向上を図ることが可能になる。
【００９３】
（２）第２の実施形態
従来のデータ復号化回路（ワードアライン回路）は、パケット化ビット分のワードアラインパターン検出回路が必要であるため、回路規模が著しく増大するという問題がある。例えば、スタートビットとエンドビットが各１ビットでこれらの間に挟まれた画像データが２０ビットである場合、パケット化されたデータビット列が合計２２ビットとなり、２２個のワードアラインパターン検出回路が必要となってしまう。データ復号化回路（ワードアライン回路）の回路規模が増大すると、ＦＰＧＡのユーザエリアを占有するため、小規模なＦＰＧＡの使用が困難になってしまう。
【００９４】
第２の実施形態は、データ復号化処理（ワードアライン処理）を精度よく行い、データ品質の向上を図ることができるとともに、データ復号化回路（ワードアライン回路）の回路規模を抑制することができるデータ処理装置２を提供する。
【００９５】
第２の実施形態によるデータ処理装置２は、第１の実施形態によるデータ処理装置１からエラー検出処理を除いた構成を採っている。例えば、第２の実施形態によるデータ処理装置２は、スタートビットおよびエンドビット（ＳＥビット）を含む出力データから同期コードを検出し、ワードアラインされたデータ（ＳＥビットが取り除かれたもの）を出力するものである。
第２の実施形態によれば、データ復号化回路（ワードアライン回路）の回路規模を抑制することができるようになる。
【００９６】
＜データ処理装置の構成例＞
図１５は、第２の実施形態によるデータ処理装置２の概略構成例を示す図である。図１５に示すように、第１の実施形態によるデータ処理装置１と比較して、データ処理装置２は、データ処理装置１からエラー検出部８０を除外した構成を採っている。したがって、図１５において、オーバーサンプリング部１０、エッジ選択回路（復調部）２０、出力データ生成部３０、ＡＶコード検出部（同期コード検出部）５０、およびデータ選択部（ワードアライン処理部）７０の動作については第１の実施形態のデータ処理装置１と同様であるので、詳細な説明は省略する（第１の実施形態の説明を参照のこと）。
【００９７】
データ処理装置２はエラー検出部を備えていない。このため、アライン選択信号出力部６０’は、エラー検出の結果を反映させてアライン選択信号を生成するのではなく、同期コードの検出のみに基づいてアライン選択信号を生成し、出力するものである。
【００９８】
また、データ処理装置２では、エラー検出を前提としていないため、データ保持部４０’におけるデータ保持の構成および動作は第１の実施形態におけるデータ保持部４０とは異なっている。つまり、第２の実施形態におけるデータ保持部４０は、第１の実施形態と同様に、出力データ生成部３０が出力したシフト連結データビット列（その基であるオーバーサンプリング部１０でオーバーサンプリングされ且つエッジ選択回路２０で復調された画像データのデータビット列）を格納するものであるが、シフト連結データビット列（復調データビット列）のワードアラインパターンに応じたビット幅を有している。第２の実施形態によるデータ保持部４０’は、データ取得のタイミングによってワードアラインの位置が特定不可能となることを防止して、データ取得のタイミングにかかわらず常時確実にワードアラインパターンを検出できるように、所定のビット幅以上のシフトレジスタに順次シフト連結データビット列（復調データビット列）を格納するのである。ただし、後述のように、データ保持部４０’は、第１の実施形態のデータ保持部４０とは異なる長さのビット幅（シフトレジスタとして）を有している。
【００９９】
＜シフト連結データビット列の例＞
図１６は、データ保持部４０’が保持するシフト連結データビット列の一例を示す概念図である。図８に示すように、本実施形態では、データ保持部４０’が、２２のワードアラインパターンに応じた４５ビットのビット幅を有している。すなわち、１サイクルのデータビット列からスタートビットとエンドビットを外すためには、２２のワードアラインパターンの中から最適な１つを選択する必要があり、データ保持部４０はそのためのデータを格納しているのである。
【０１００】
ここで、データ保持部４０’のビット幅である４５ビットは、１ワードのデータフォーマットを画像データ（１０ビット）＋スタート／エンドビット（２ビット）の合計１２ビットとしたときに、以下の式で算出される。
［｛データ幅＋（スタート／エンドビット）｝×２］＋（パターン数−１）
＝［｛１０＋２｝×２］＋（２２−１）＝［｛１２｝×２］＋（２１）＝４５
【０１０１】
第１の実施形態では、１０サイクル連続でエラー（ビット過剰や不足）が出現しても耐えうるように１０ビットの余裕を持たせて５４ビットとしている（図８）が、第２の実施形態ではエラー検出を前提としていないため、上述のように、データ保持部４０’のビット幅を４５ビットとしている。
【０１０２】
ＡＶコード検出部５０は、オーバーサンプリング部１０でオーバーサンプリングされ且つエッジ選択回路２０で復調された画像データのデータビット列のワードアラインパターンに応じたＡＶコード（同期コード）を検出する。
【０１０３】
ＡＶコード検出部５０は、データ保持部４０’が所定のビット幅（本実施形態では４５ビット）で格納するシフト連結データビット列をシフトしながら、ワードアラインパターン（本実施形態では２２パターン）と同期コードを比較することにより、ワードアラインパターンの中からＡＶコード（同期コード）を検出する。
【０１０４】
より具体的に、ＡＶコード検出部５０は、データ保持部４０’の４５ビットのビット幅の範囲内で、スタートビットとエンドビットを含む２２ビットの特定シフト連結データビット列に、この特定シフト連結データビット列を挟む隣接シフト連結データビット列のスタートビットとエンドビットの２ビットを加えた２４ビットのデータを一単位として、これを１ビットずつシフトしながら、ＡＶコードを検出する。
【０１０５】
図９Ａ、図９Ｂは、ＡＶコード検出部５０によるＡＶコード検出パターンの一例を示す概念図である。ＡＶコードは、例えば、２０ビットのデータと、ＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）にそれぞれ付加されるスタートビットとエンドビットを含めた合計２４ビットのデータから構成することができる。ＡＶコード検出部５０は、スタートビットとエンドビットで挟まれたＡＶコードを検出するために、ＡＶコード検出パターン（例えば“２４’ｈ８００ｆｆｅ”）を検出して、２２のワードアラインパターンのいずれで確定したかを示す検出信号を出力する。
アライン選択信号出力部６０’は、ＡＶコード検出部（同期コード検出部）５０が検出したＡＶコード（同期コード）に対応するアライン選択信号を出力する。
【０１０６】
データ選択部７０は、ＡＶコード検出部（同期コード検出部）５０が検出したＡＶコード（同期コード）及びこれに基づきアライン選択信号出力部６０’から出力されたアライン選択信号に従って、データ保持部４０が保持するデータの中から、ワードアライン処理に最適な１つのワードアラインパターンを選択してこれを抽出する。データ選択部７０は、抽出したワードアラインパターン（ＡＶコード）に従って、シフト連結データビット列からスタートビットとエンドビットを外すワードアライン処理を実行する。スタートビットとエンドビットを外したワードアライン後のデータは、図示を省略した同期補償回路に出力されて、パターン検出、並びに同期コードの検出、選択及び置換等の各種の処理が施される。
【０１０７】
図１０は、データ保持部４０’が保持するシフト連結データビット列、ＡＶコード検出部５０によるＡＶコード検出パターン、並びに、データ選択部７０によるワードアラインパターン（ＡＶコード）の選択及び抽出の一例を示す概念図である。図１０に示すように、１サイクル目のシフト連結データビット列においてＤ０〜Ｄ１０の１１画素のアライメントの検出を開始し、１０サイクル目のシフト連結データビット列までにＤ０〜Ｄ１０の１１画素のアライメントの検出が完了する。そして、１１サイクル目のシフト連結データビット列では、データイネーブル（前段）がディセーブルであるため、データラッチを行わない（１回休む）。以上の１１サイクルが終了すると、Ｄ１１〜Ｄ２１の１１画素のアライメントの検出が開始される。
【０１０８】
＜第２の実施形態のまとめ＞
以上のように、本実施形態のデータ処理装置２は、出力データ生成部３０と、データ保持部４０’と、ＡＶコード検出部（同期コード検出部）５０と、データ選択部（ワードアライン処理部）７０とを有している。出力データ生成部３０は、ｎサイクル（ｎは正の整数）のデータビット列が入力するとともに、ｎサイクルのデータビット列のうち隣接する２サイクルのデータビット列を互いにシフトしながら連結してｎ−１サイクルのシフト連結データビット列とし、ｎ−１サイクルのシフト連結データビット列を出力するとともに、１サイクルはデータビット列を出力せず又は無効データビット列を出力する。データ保持部４０’は、シフト連結データビット列のワードアラインパターンに応じたビット幅を有するとともに、シフト連結データビット列を格納する。ＡＶコード検出部（同期コード検出部）５０は、データ保持部４０’がビット幅で格納するシフト連結データビット列をシフトしながら、ワードアラインパターンと同期コードを比較することにより、ワードアラインパターンの中からＡＶコード（同期コード）を検出する。データ選択部（ワードアライン処理部）７０は、同期コードに従って、シフト連結データビット列からスタートビットとエンドビットを外すワードアライン処理を実行する。これにより、ワードアラインパターンを検出するために、パケット化ビット分のワードアラインパターン検出回路が不要となるので、データ復号化回路（ワードアライン回路）の回路規模を抑制（激減）することができる。
【０１０９】
（３）本開示の特定事項のまとめ
（i）特定事項１
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記データビット列を格納するデータ保持部と、
前記データ保持部において前記データビット列をシフトさせながら、前記ワードアラインパターンと同期コードとを比較することにより、前記ワードアラインパターンの中から前記同期コードを検出する同期コード検出部と、
前記同期コードに従ったワードアラインロック状態で、前記データビット列からスタートビットとエンドビットを外すワードアライン処理部と、  
を備える、データ処理装置。
【０１１０】
（ii）特定事項２
特定事項１において、さらに、
ｎサイクル（ｎは正の整数）の前記復調されたデータビット列を取得し、前記ｎサイクルの復調されたデータビット列のうち隣接する２サイクルのデータビット列を互いにシフトしながら連結してｎ−１サイクルのデータビット列とし、前記ｎ−１サイクルのデータビット列を出力するとともに、１サイクルはデータビット列を出力せず又は無効データビット列を前記データ保持部に出力する、出力データ生成部を備える、データ処理装置。
【０１１１】
（iii）特定事項３
特定事項１または２において、さらに、
前記データビット列 のスタートビットとエンドビットとこれに対応するエラー判定用ビットに基づいて、前記ワードアライン処理のエラー検出を実行するエラー検出部を備える、データ処理装置。
【０１１２】
（iv）特定事項４
特定事項３において、
前記エラー検出部は、前記エラー判定用ビットに基づいて前記ワードアライン処理のエラーを検出していないときは、前記同期コード検出部が前記同期コードを検出したワードアラインロック状態を維持し、前記エラー判定用ビットに基づいて前記ワードアライン処理のエラーを検出したときは、前記ワードアラインロック状態を解除する、データ処理装置。
【０１１３】
（v）特定事項５
特定事項４において、
前記エラー検出部は、
（1）前記ワードアラインロック状態を解除した後に、引き続き前記ワードアライン処理のエラーが検出されたときは、前記ワードアラインパターンの変更を行い、
（2）前記ワードアラインロック状態を解除した後に、前記ワードアライン処理のエラーが検出されなくなったときは、前記ワードアラインパターンの変更を行うことなく、前記同期コード検出部が前記同期コードを検出したワードアラインロック状態に復帰する、データ処理装置。
【０１１４】
（vi）特定事項６
特定事項４または５において、
前記同期コード検出部は、前記ワードアラインロック状態において、入力されてきた前記同期コードの検出を回避し、前記ワードアラインロック状態での前記ワードアラインパターンを維持する、データ処理装置。
【０１１５】
（vii）特定事項７
特定事項４から６のいずれか１つにおいて
前記同期コード検出部は、前記ワードアラインロック解除状態において、前記同期コードの検出を行うことによって、前記ワードアラインパターンを確定させる、データ処理装置。
【０１１６】
（viii）特定事項８
特定事項１から７のいずれか１項において、
前記エラー検出部は、前記スタートビットと前記エンドビットを含む特定データビット列に、前記特定データビット列を挟む隣接データビット列のスタートビットとエンドビットを加えたものを基準として、前記ワードアライン処理のエラー検出を実行する、データ処理装置。
【０１１７】
（ix）特定事項９
特定事項８において、
前記エラー検出部は、前記特定データビット列のスタートビットおよびエンドビットと、前記隣接データビット列のスタートビットおよびエンドビットとを合わせたデータに基づいて、前記ワードアライン処理のエラー検出を実行する、データ処理装置。
【０１１８】
（x）特定事項１０
ｎサイクル（ｎは正の整数）のデータビット列が入力するとともに、前記ｎサイクルのデータビット列のうち隣接する２サイクルのデータビット列を互いにシフトしながら連結してｎ−１サイクルのシフト連結データビット列とし、前記ｎ−１サイクルのシフト連結データビット列を出力するとともに、１サイクルはデータビット列を出力せず又は無効データビット列を出力する、出力データ生成部と、
前記シフト連結データビット列のワードアラインパターンに応じたビット幅を有するとともに、前記シフト連結データビット列を格納するデータ保持部と、
前記データ保持部が前記ビット幅で格納する前記シフト連結データビット列をシフトしながら、前記ワードアラインパターンと同期コードを比較することにより、前記ワードアラインパターンの中から前記同期コードを検出する同期コード検出部と、
前記同期コードに従って、前記シフト連結データビット列からスタートビットとエンドビットを外すワードアライン処理部と、
を備える、データ処理装置。
【０１１９】
（xi）特定事項１１
特定事項１０において、
前記出力データ生成部は、１１サイクルに亘る２０ビットのデータビット列の入力を受けて、１０サイクルに亘る２２ビットのシフト連結データビット列を出力する、データ処理装置。
（xii）特定事項１２
特定事項１１において、
前記データ保持部は、２２のワードアラインパターンに応じた４５ビットのビット幅を有する、データ処理装置。
【０１２０】
（xiii）特定事項１３
特定事項１２において
前記同期コード検出部は、前記データ保持部の４５ビットのビット幅の範囲内で、スタートビットとエンドビットを含む２２ビットの特定シフト連結データビット列に、この特定シフト連結データビット列を挟む隣接シフト連結データビット列のスタートビットとエンドビットの２ビットを加えた２４ビットのデータを一単位として、これを１ビットずつシフトしながら、前記同期コードを検出する、データ処理装置。
【０１２１】
（xiv）特定事項１４
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
復調後のデータビット列のワードアラインパターンに応じた同期コードを検出する同期コード検出部と、
前記同期コードに従ったワードアラインロック状態で、復調後のデータビット列からスタートビットとエンドビットを外すワードアライン処理部と、
前記復調後のデータビット列のスタートビットとエンドビットの２ビットとこれに対応するエラー判定用ビットの２ビットを合わせた４ビットのデータに基づいて、前記ワードアライン処理のエラー検出を実行するエラー検出部と、
を有することを特徴とするデータ処理装置。
【０１２２】
（xv）特定事項１５
特定事項１４において、
前記エラー検出部は、前記４ビットのデータに基づいて前記ワードアライン処理のエラーを検出していないときは、前記同期コード検出部が前記同期コードを検出したワードアラインロック状態を維持し、前記４ビットのデータに基づいて前記ワードアライン処理のエラーを検出したときは、前記ワードアラインロック状態を解除する、データ処理装置。
【符号の説明】
【０１２３】
１  データ処理装置
１０  オーバーサンプリング部
２０  エッジ選択回路（復調部）
３０  出力データ生成部（ＲＡＭ  Ｉ／Ｆ部、データイネーブル生成部）
４０、４０’  データ保持部（コア回路部）
５０  ＡＶコード検出部（同期コード検出部、コア回路部）
６０、６０’  アライン選択信号出力部（コア回路部）
７０  データ選択部（ワードアライン処理部、コア回路部）
８０  エラー検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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