(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板上に第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に、シリコンを含む第１ゲート電極を形成し、前記第１領域で、前記半導体基板上に前記第１ゲート電極と隣り合う第２ゲート電極を形成し、前記第２ゲート電極と前記第１ゲート電極との間、および、前記第２ゲート電極と前記半導体基板との間に、内部に電荷蓄積部を有する第２ゲート絶縁膜を形成する工程、
（ｃ）前記半導体基板の前記主面の第２領域で、前記半導体基板上に第１絶縁膜を形成し、前記半導体基板の前記主面の第３領域で、前記半導体基板上に第２絶縁膜を形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記第１絶縁膜上、および、前記第２絶縁膜上に、第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜上に、金属窒化物を含む第１導電膜を形成する工程、
（ｆ）前記第１導電膜上に、シリコンを含む第２導電膜を形成する工程、
（ｇ）前記第２導電膜、前記第１導電膜、前記第３絶縁膜、前記第２絶縁膜および前記第１絶縁膜をパターニングし、前記第２領域で、前記半導体基板上の前記第１絶縁膜および前記第３絶縁膜を含む第３ゲート絶縁膜を形成し、前記第３ゲート絶縁膜上の前記第１導電膜および前記第２導電膜を含む第３ゲート電極を形成し、前記第３領域で、前記半導体基板上の前記第２絶縁膜および前記第３絶縁膜を含む第４ゲート絶縁膜を形成し、前記第４ゲート絶縁膜上の前記第１導電膜を含む第１膜部を形成し、前記第１膜部上の前記第２導電膜を含む第２膜部を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２膜部を除去して前記第１膜部を露出させる工程、
（ｉ）前記（ｈ）工程の後、露出した前記第１膜部上に、金属を含む第３導電膜を形成し、前記第３領域で、前記第４ゲート絶縁膜上の前記第１膜部および前記第３導電膜を含む第４ゲート電極を形成する工程、
を有し、
前記第１絶縁膜および前記第２絶縁膜のいずれの比誘電率も、窒化シリコンの比誘電率以下であり、
前記第３絶縁膜の比誘電率は、窒化シリコンの比誘電率よりも高く、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも薄い、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１領域で、前記半導体基板上に第４絶縁膜を形成する工程、
（ｂ２）前記第１領域、前記第２領域および前記第３領域で、前記半導体基板上に、前記第４絶縁膜を覆い、かつ、シリコンを含む第４導電膜を形成する工程、
（ｂ３）前記第４導電膜および前記第４絶縁膜をパターニングし、前記第１領域で、前記第４絶縁膜を含む前記第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上の前記第４導電膜を含む前記第１ゲート電極を形成し、前記第２領域および前記第３領域で、前記第４導電膜を残す工程、
（ｂ４）前記（ｂ３）工程の後、前記第１領域、前記第２領域および前記第３領域で、前記半導体基板上に、前記第１ゲート電極および前記第４導電膜を覆い、かつ、内部に電荷蓄積部を有する第５絶縁膜を形成する工程、
（ｂ５）前記第５絶縁膜上に、シリコンを含む第５導電膜を形成する工程、
（ｂ６）前記第５導電膜をエッチバックすることにより、前記第１領域で、前記第１ゲート電極の側面に前記第５絶縁膜を介して前記第５導電膜を残して前記第２ゲート電極を形成し、前記第２領域および前記第３領域で、前記第５導電膜を除去する工程、
（ｂ７）前記（ｂ６）工程の後、前記第１領域、前記第２領域および前記第３領域で、前記第２ゲート電極から露出した前記第５絶縁膜を除去し、前記第２ゲート電極と前記第１ゲート電極との間、および、前記第２ゲート電極と前記半導体基板との間の前記第５絶縁膜を含む前記第２ゲート絶縁膜を形成する工程、
（ｂ８）前記（ｂ７）工程の後、前記第２領域および前記第３領域で、前記第４導電膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２領域は、前記第１領域と隣り合い、
前記（ｂ１）工程では、前記半導体基板上の前記主面の第４領域であって、前記第１領域と前記第２領域との間に配置された前記第４領域で、前記半導体基板の上方に前記第４絶縁膜を形成し、
前記（ｂ２）工程では、前記第４領域で、前記半導体基板上に前記第４導電膜を形成し、
前記（ｂ８）工程では、前記第４領域で、前記第４絶縁膜と、前記第４絶縁膜上の前記第４導電膜と、を含む第３膜部を形成し、
前記（ｃ）工程では、前記半導体基板の前記主面の第５領域であって、前記第４領域と前記第２領域との間に配置された前記第５領域で、前記半導体基板上に前記第１絶縁膜を形成し、
前記（ｇ）工程では、前記第５領域で、前記第１絶縁膜と、前記第１絶縁膜上の前記第３絶縁膜と、前記第３絶縁膜上の前記第１導電膜と、前記第１導電膜上の前記第２導電膜と、を含む第４膜部を形成する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ｊ）前記第４領域および前記第５領域で、前記半導体基板の前記主面に素子分離溝を形成する工程、
（ｋ）前記素子分離溝に埋め込まれた第６絶縁膜を含む素子分離膜を形成する工程、
を有し、
前記（ｂ１）工程では、前記第４領域で、前記素子分離膜上に前記第４絶縁膜を形成し、
前記（ｃ）工程では、前記第５領域で、前記素子分離膜上に前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記第２領域および前記第３領域で、前記半導体基板上に前記第４絶縁膜を形成し、
前記（ｂ３）工程では、前記第２領域および前記第３領域で、前記第４絶縁膜を残し、
前記（ｂ８）工程では、前記第２領域および前記第３領域で、前記第４絶縁膜を除去し、
前記（ｃ）工程では、前記（ｂ８）工程の後、前記第１絶縁膜および前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
（ｌ）前記（ｉ）工程の後、前記第１ゲート電極上に第１金属シリサイド層を形成し、前記第２ゲート電極上に第２金属シリサイド層を形成し、前記第３ゲート電極上に第３金属シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記第２膜部を覆う第７絶縁膜を形成する工程、
（ｈ２）前記第７絶縁膜を研磨して、前記第２膜部の上面を露出させる工程、
（ｈ３）前記（ｈ２）工程の後、前記第２膜部を除去して凹部を形成し、前記凹部の底部で前記第１膜部を露出させる工程、
を含む、半導体装置の製造方法。
【請求項８】
請求項２記載の半導体装置の製造方法において、
前記第５絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜と、を含み、
前記（ｂ４）工程は、
（ｂ９）前記第１領域、前記第２領域および前記第３領域で、前記半導体基板上に、前記第１ゲート電極および前記第４導電膜を覆う前記第１酸化シリコン膜を形成する工程、
（ｂ１０）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
（ｂ１１）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜と前記第１ゲート電極と前記第２ゲート絶縁膜と前記第２ゲート電極とにより不揮発性メモリが形成され、
前記第３ゲート絶縁膜と前記第３ゲート電極とにより第１トランジスタが形成され、
前記第４ゲート絶縁膜と前記第４ゲート電極とにより第２トランジスタが形成される、半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板の主面の第１領域で、前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、かつ、シリコンを含む第１ゲート電極と、
前記第１領域で、前記半導体基板上に形成され、かつ、前記第１ゲート電極と隣り合う第２ゲート電極と、
前記第２ゲート電極と前記第１ゲート電極との間、および、前記第２ゲート電極と前記半導体基板との間に形成され、かつ、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
前記半導体基板の前記主面の第２領域で、前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
前記半導体基板の前記主面の第３領域で、前記半導体基板上に形成された第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された第４ゲート電極と、
を有し、
前記第３ゲート絶縁膜は、
前記第２領域で、前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
を含み、
前記第３ゲート電極は、
前記第２絶縁膜上に形成され、かつ、金属窒化物を含む第１導電膜と、
前記第１導電膜上に形成され、かつ、シリコンを含む第２導電膜と、
を含み、
前記第４ゲート絶縁膜は、
前記第３領域で、前記半導体基板上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第４絶縁膜と、
を含み、
前記第４ゲート電極は、
前記第４絶縁膜上に形成され、かつ、金属窒化物を含む第３導電膜と、
前記第３導電膜上に形成され、かつ、金属を含む第４導電膜と、
を含み、
前記第１絶縁膜および前記第３絶縁膜のいずれの比誘電率も、窒化シリコンの比誘電率以下であり、
前記第２絶縁膜および前記第４絶縁膜のいずれの比誘電率も、窒化シリコンの比誘電率よりも高く、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも薄い、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体基板の前記主面の第４領域で、前記半導体基板の上方に形成された第１膜部と、
前記半導体基板の前記主面の第５領域で、前記半導体基板の上方に形成された第２膜部と、
を有し、
前記第２領域は、前記第１領域と隣り合い、
前記第４領域は、前記第１領域と前記第２領域との間に配置され、
前記第５領域は、前記第４領域と前記第２領域との間に配置され、
前記第１膜部は、
前記第４領域で、前記半導体基板の上方に形成された第５絶縁膜と、
前記第５絶縁膜上に形成された、シリコンを含む第５導電膜と、
を含み、
前記第２膜部は、
前記第５領域で、前記半導体基板の上方に形成された第６絶縁膜と、
前記第６絶縁膜上に形成された第７絶縁膜と、
前記第７絶縁膜上に形成され、かつ、金属窒化物を含む第６導電膜と、
前記第６導電膜上に形成され、かつ、シリコンを含む第７導電膜と、
を含み、
前記第６絶縁膜の比誘電率は、窒化シリコンの比誘電率以下であり、
前記第７絶縁膜の比誘電率は、窒化シリコンの比誘電率よりも高い、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第４領域および前記第５領域で、前記半導体基板の前記主面に形成された素子分離溝と、
前記素子分離溝に埋め込まれた第８絶縁膜を含む素子分離膜と、
を有し、
前記第１膜部および前記第２膜部は、前記素子分離膜上に形成されている、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記第１ゲート電極上に形成された第１金属シリサイド層と、
前記第２ゲート電極上に形成された第２金属シリサイド層と、
前記第３ゲート電極上に形成された第３金属シリサイド層と、
を有する、半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、
前記第１ゲート絶縁膜と前記第１ゲート電極と前記第２ゲート絶縁膜と前記第２ゲート電極とにより不揮発性メモリが形成され、
前記第３ゲート絶縁膜と前記第３ゲート電極とにより第１トランジスタが形成され、
前記第４ゲート絶縁膜と前記第４ゲート電極とにより第２トランジスタが形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が広く用いられている。例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルが形成される場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタと、の２つのＭＩＳＦＥＴにより形成される。また、メモリゲート電極は、制御ゲート電極の側面上に絶縁膜を介して導電膜をサイドウォールスペーサ状に残すことにより形成される。
【０００３】
特開２０１４−１５４７８９号公報（特許文献１）には、半導体装置の製造方法において、メモリセル領域にメモリセル用の制御ゲート電極およびメモリゲート電極を形成した後、周辺回路領域にＭＩＳＦＥＴ用のゲート電極を形成する技術が開示されている。
【０００４】
特開２０１４−２０４０４１号公報（特許文献２）には、半導体装置の製造方法において、第１ＭＩＳＦＥＴ用のゲート電極と第２ＭＩＳＦＥＴ用のダミーゲート電極とを形成した後、ダミーゲート電極を除去し、ダミーゲート電極が除去された領域に第２ＭＩＳＦＥＴ用のゲート電極を形成する技術が開示されている。
【０００５】
特開２０１１−４９２８２号公報（特許文献３）には、半導体装置において、ＭＯＮＯＳメモリ形成領域にポリシリコン膜からなるゲート電極が形成され、高電圧ＭＩＳＦＥＴ形成領域にポリシリコン膜からなるゲート電極が形成され、低電圧ＭＩＳＦＥＴ形成領域にメタル膜からなるメタルゲート電極が形成される技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１５４７８９号公報
【特許文献２】特開２０１４−２０４０４１号公報
【特許文献３】特開２０１１−４９２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような半導体装置として、メモリセル領域に形成されたメモリセルと、周辺回路領域のうち高電圧ＭＩＳＦＥＴ領域に形成され、メタルゲート電極を有する高電圧のＭＩＳＦＥＴと、周辺回路領域のうち低電圧ＭＩＳＦＥＴ領域に形成され、メタルゲート電極を有する低電圧のＭＩＳＦＥＴと、を有するものがある。このような半導体装置の製造工程では、メモリセル領域で制御ゲート電極とメモリゲート電極とを形成した後、高電圧ＭＩＳＦＥＴ領域および低電圧ＭＩＳＦＥＴ形成領域で、高誘電率膜からなる絶縁膜上に、制御ゲート電極形成用のポリシリコン膜と別の工程で形成されたポリシリコン膜からなるダミーゲート電極を形成する。次に、高電圧ＭＩＳＦＥＴ領域および低電圧ＭＩＳＦＥＴ領域で、ダミーゲート電極を除去して凹部を形成した後、凹部内に導電膜を埋め込んで研磨することにより、メタルゲート電極を形成する。
【０００８】
ところが、高電圧ＭＩＳＦＥＴ領域では、ゲート電極のゲート長が長いため、凹部内に埋め込まれた導電膜を研磨する際に、ディッシングが発生して半導体装置の性能を向上させることができない。一方、ディッシングが発生しないように、高電圧ＭＩＳＦＥＴ領域で、ポリシリコン膜からなるゲート電極を形成する場合、半導体装置のうち、高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域との間の境界領域の占める面積の割合が大きくなるおそれがある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置の製造方法において、メモリセル領域で制御ゲート電極およびメモリゲート電極を形成した後、高電圧ＭＩＳＦＥＴ領域および低電圧ＭＩＳＦＥＴ領域で、高誘電率膜からなる絶縁膜を含むゲート絶縁膜上に、金属窒化物を含む金属膜を介して、シリコン膜からなる導電膜を形成する。次に、導電膜および金属膜をパターニングし、高電圧ＭＩＳＦＥＴ領域で、金属膜および導電膜を含むゲート電極を形成し、低電圧ＭＩＳＦＥＴ領域で、金属膜を含む金属膜部、および、導電膜を含む導電膜部を形成する。次に、低電圧ＭＩＳＦＥＴ領域で、導電膜部を除去して金属膜部を露出させ、露出した金属膜部上に導電膜を形成し、金属膜部と、金属膜部上の導電膜と、を含むゲート電極を形成する。
【００１１】
また、他の実施の形態によれば、半導体装置は、メモリセル領域で形成された制御ゲート電極およびメモリゲート電極を有する。また、当該半導体装置は、高電圧ＭＩＳＦＥＴ領域で半導体基板上に形成されたゲート絶縁膜と、高電圧ＭＩＳＦＥＴ領域でゲート絶縁膜上に形成されたゲート電極と、を有する。高電圧ＭＩＳＦＥＴ領域のゲート絶縁膜は、低誘電率膜と、低誘電率膜上の高誘電率膜と、を含む。高電圧ＭＩＳＦＥＴ領域のゲート電極は、高誘電率膜上の金属窒化物を含む金属膜と、金属膜上のシリコン膜からなる導電膜と、を含む。また、当該半導体装置は、低電圧ＭＩＳＦＥＴ領域で半導体基板上に形成されたゲート絶縁膜と、低電圧ＭＩＳＦＥＴ領域でゲート絶縁膜上に形成されたゲート電極と、を有する。低電圧ＭＩＳＦＥＴ領域のゲート絶縁膜は、低誘電率膜と、低誘電率膜上の高誘電率膜と、を含む。低電圧ＭＩＳＦＥＴ領域のゲート電極は、高誘電率膜上の金属窒化物を含む金属膜部と、金属膜部上の導電膜と、を含む。低電圧ＭＩＳＦＥＴ領域のゲート絶縁膜に含まれる低誘電率膜の膜厚は、高電圧ＭＩＳＦＥＴ領域のゲート絶縁膜に含まれる低誘電率膜の膜厚よりも薄い。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置のレイアウト構成例を示す図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３４】比較例１の半導体装置の製造工程中の要部断面図である。
【図３５】比較例１の半導体装置の要部平面図である。
【図３６】比較例２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３７】比較例２の半導体装置のレイアウト構成例を示す図である。
【図３８】実施の形態１の半導体装置のレイアウト構成例を示す図である。
【図３９】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
（実施の形態１）
＜半導体装置のレイアウト構成例＞
初めに、本実施の形態１の半導体装置のレイアウト構成例について説明する。図１は、実施の形態１の半導体装置のレイアウト構成例を示す図である。
【００２０】
図１に示すように、本実施の形態１の半導体装置は、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃを備えている。
【００２１】
後述する図２を用いて説明するように、メモリセル領域１Ａには不揮発性メモリとしてのメモリセルが形成されている。
【００２２】
不揮発性メモリとしてのメモリセルは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的に消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態１では、不揮発性メモリとしてのメモリセルは、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作にはソースサイド注入（Source Side Injection：ＳＳＩ）、消去動作には、例えばバンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象が利用される。
【００２３】
一方、高電圧ＭＩＳＦＥＴ領域１Ｂには、高電圧のＭＩＳＦＥＴ、言い換えれば高耐圧のＭＩＳＦＥＴが形成され、低電圧ＭＩＳＦＥＴ領域１Ｃには、低電圧のＭＩＳＦＥＴ、言い換えれば低耐圧のＭＩＳＦＥＴが形成されている。
【００２４】
高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃは、周辺回路が形成される周辺回路領域である。ここで、周辺回路とは、メモリセル以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２５】
＜半導体装置の構造＞
次に、本実施の形態１の半導体装置の構造について説明する。図２は、実施の形態１の半導体装置の要部断面図である。また、本実施の形態１においては、メモリセル、高電圧ＭＩＳＦＥＴ、低電圧ＭＩＳＦＥＴがｎチャネル型の場合について説明する。導電型を逆にしてｐチャネル型とすることもできる。
【００２６】
図２に示すように、半導体装置は、半導体基板１を有する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００２７】
半導体基板１は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃを有する。メモリセル領域１Ａには、不揮発性メモリとしてのメモリセルＭＣが形成されている。高電圧ＭＩＳＦＥＴ領域１Ｂには、高電圧のＭＩＳＦＥＴ、言い換えれば高耐圧のＭＩＳＦＥＴであるＭＩＳＦＥＴ１０Ｈが形成されている。低電圧ＭＩＳＦＥＴ領域１Ｃには、低電圧のＭＩＳＦＥＴ、言い換えれば低耐圧のＭＩＳＦＥＴであるＭＩＳＦＥＴ１０Ｌが形成されている。
【００２８】
メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。メモリセル領域１Ａと低電圧ＭＩＳＦＥＴ領域１Ｃとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。
【００２９】
図２の断面図においては、一例として、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとが互いに隣り合い、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとが互いに隣り合う場合を図示している。このとき、境界領域１Ｄは、互いに隣り合うメモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置され、境界領域１Ｅは、境界領域１Ｄと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置されている。境界領域１Ｄには、境界部としての膜部ＢＰ１が形成され、境界領域１Ｅには、境界部としての膜部ＢＰ２が形成されている。
【００３０】
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣの構成を具体的に説明する。
【００３１】
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１を有する。活性領域ＡＲ１は、素子分離領域としての境界領域１Ｄおよび１Ｅにより囲まれている。境界領域１Ｄおよび１Ｅでは、半導体基板１の主面１ａに素子分離溝１ｂが形成されており、素子分離溝１ｂには、素子分離膜２が形成されている。素子分離膜２は、素子分離溝１ｂに埋め込まれた絶縁膜２ａを含む。活性領域ＡＲ１は、素子分離膜２により規定、すなわち区画され、素子分離膜２により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１は、ｐ型ウェルＰＷ１が形成された領域である。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する。
【００３２】
図２に示すように、メモリセル領域１Ａのｐ型ウェルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図２には、そのうちの１つのメモリセルＭＣの断面が示されている。メモリセルＭＣは、半導体装置に備えられた不揮発性メモリに含まれている。
【００３３】
メモリセルＭＣは、スプリットゲート型のメモリセルである。すなわち、図２に示すように、メモリセルＭＣは、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有する。
【００３４】
図２に示すように、メモリセルＭＣは、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有する。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣは、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｃと、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有する。すなわち、ゲート絶縁膜ＧＩｃと、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｍと、メモリゲート電極ＭＧとにより、不揮発性メモリとしてのメモリセルＭＣが形成されている。
【００３５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｃを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ、すなわち不揮発性メモリを形成するゲート電極である。
【００３６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００３７】
制御ゲート電極ＣＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｃは、制御トランジスタＣＴのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｍは、メモリトランジスタＭＴのゲート絶縁膜として機能する。
【００３８】
ゲート絶縁膜ＧＩｃは、半導体基板１上に形成された絶縁膜３を含む。絶縁膜３は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願明細書では、Ｈｉｇｈ−ｋ膜または高誘電率膜とは、窒化シリコンの比誘電率（例えば７．０〜８．０程度）よりも高い比誘電率、例えば８．０よりも高い比誘電率を有する膜を意味する。一方、本願明細書では、窒化シリコンの比誘電率以下の比誘電率、例えば８．０以下の比誘電率を有する膜を、低誘電率膜と称する場合がある。高誘電率膜の材料として、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）または酸化ランタン（Ｌａ２Ｏ３）などの金属酸化物を用いることができる。
【００３９】
ゲート絶縁膜ＧＩｍは、絶縁膜６を含む。絶縁膜６は、酸化シリコン膜６ａと、酸化シリコン膜６ａ上の電荷蓄積部としての窒化シリコン膜６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜６ｃと、を含み、ＯＮＯ（Oxide Nitride Oxide）膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００４０】
絶縁膜６のうち、窒化シリコン膜６ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜６ｂは、絶縁膜６中に形成された、トラップ準位を有するトラップ性絶縁膜である。このため、絶縁膜６は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００４１】
なお、トラップ準位を有するトラップ性絶縁膜として、窒化シリコン膜に代え、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることもできる。
【００４２】
窒化シリコン膜６ｂの上下に位置する酸化シリコン膜６ｃおよび酸化シリコン膜６ａは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜６ｂを酸化シリコン膜６ｃおよび酸化シリコン膜６ａで挟んだ構造とすることで、窒化シリコン膜６ｂへの電荷の蓄積が可能となる。
【００４３】
制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｃ上に形成された導電膜４を含む。導電膜４として、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコン膜を含むｎ型ポリシリコン膜などを用いることができる。
【００４４】
メモリゲート電極ＭＧは、導電膜７を含む。導電膜７として、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成された導電膜７を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜６を介して導電膜７を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜６を介してサイドウォールスペーサ状に形成されている。
【００４５】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００４６】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域２１ａと、ｎ−型半導体領域２１ａよりも高い不純物濃度を有するｎ＋型半導体領域２３ａと、を有する。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域２１ｂと、ｎ−型半導体領域２１ｂよりも高い不純物濃度を有するｎ＋型半導体領域２３ｂと、を有する。ｎ＋型半導体領域２３ａは、ｎ−型半導体領域２１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域２３ｂは、ｎ−型半導体領域２１ｂよりも接合深さが深く、かつ、不純物濃度が高い。なお、図示は省略するが、短チャネル効果を防止または抑制するため、ｎ−型半導体領域２１ａとｎ−型半導体領域２１ｂを取り囲むように、ポケット領域またはハロー領域を形成してもよい。
【００４７】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ２２が形成されている。つまり、ゲート絶縁膜ＧＩｍを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサ２２が形成されている。
【００４８】
なお、メモリゲート電極ＭＧとサイドウォールスペーサ２２との間、制御ゲート電極ＣＧとサイドウォールスペーサ２２との間、および、制御ゲート電極ＣＧとゲート絶縁膜ＧＩｍとの間には、図示しない側壁絶縁膜が介在していてもよい。
【００４９】
ｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域２３ａは、サイドウォールスペーサ２２の側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサ２２の下に形成され、高濃度のｎ＋型半導体領域２３ａは、低濃度のｎ−型半導体領域２１ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域２１ａは、メモリトランジスタＭＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域２３ａは、低濃度のｎ−型半導体領域２１ａに接し、メモリトランジスタＭＴのチャネル領域としてのｐ型ウェルＰＷ１からｎ−型半導体領域２１ａの分だけ離間するように形成されている。
【００５０】
ｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域２３ｂは、サイドウォールスペーサ２２の側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサ２２の下に形成され、高濃度のｎ＋型半導体領域２３ｂは、低濃度のｎ−型半導体領域２１ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域２１ｂは、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域２３ｂは、低濃度のｎ−型半導体領域２１ｂに接し、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１からｎ−型半導体領域２１ｂの分だけ離間するように形成されている。
【００５１】
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタＭＴのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｃの下には、制御トランジスタＣＴのチャネル領域が形成されている。
【００５２】
ｎ＋型半導体領域２３ａ上、または、ｎ＋型半導体領域２３ｂ上、すなわちｎ＋型半導体領域２３ａまたはｎ＋型半導体領域２３ｂの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層２４が形成されている。金属シリサイド層２４は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層２４により、ｎ＋型半導体領域２３ａまたはｎ＋型半導体領域２３ｂのコンタクト抵抗を低抵抗化することができる。
【００５３】
制御ゲート電極ＣＧ上、または、メモリゲート電極ＭＧ上、すなわち制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの上面には、サリサイド技術などにより、金属シリサイド層２８が形成されている。金属シリサイド層２８は、金属シリサイド層２４と同様に、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層２８により、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのコンタクト抵抗を低抵抗化することができる。
【００５４】
なお、図示は省略するが、メモリセルＭＣは、ハロー領域を有してもよい。ハロー領域の導電型は、ｎ−型半導体領域２１ａおよび２１ｂとは逆の導電型で、かつｐ型ウェルＰＷ１とは同じ導電型である。ハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域は、ｎ−型半導体領域２１ａまたは２１ｂを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ１におけるｐ型の不純物濃度よりも高い。
【００５５】
次に、高電圧ＭＩＳＦＥＴ領域１Ｂに形成された高電圧のＭＩＳＦＥＴ１０Ｈの構成を具体的に説明する。
【００５６】
高電圧ＭＩＳＦＥＴ領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２を有する。活性領域ＡＲ２は、素子分離領域としての境界領域１Ｄおよび１Ｅと素子分離領域としての境界領域１Ｆとにより挟まれている。境界領域１Ｆでは、半導体基板１の主面１ａに素子分離溝１ｂが形成されており、素子分離溝１ｂには、素子分離膜２が形成されている。素子分離膜２は、素子分離溝１ｂに埋め込まれた絶縁膜２ａを含む。活性領域ＡＲ２は、境界領域１Ｄおよび１Ｅと境界領域１Ｆとにより他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ２は、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する。
【００５７】
図２に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂのｐ型ウェルＰＷ２には、高電圧のＭＩＳＦＥＴ１０Ｈが形成されている。高電圧ＭＩＳＦＥＴ領域１Ｂには、実際には複数の高電圧のＭＩＳＦＥＴ１０Ｈが形成されており、図２には、そのうちの１つの高電圧のＭＩＳＦＥＴ１０Ｈのゲート幅方向に垂直な断面が示されている。
【００５８】
図２に示すように、高電圧のＭＩＳＦＥＴ１０Ｈは、ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２３ｃからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有する。すなわち、ゲート絶縁膜ＧＩＨと、ゲート電極ＧＥＨとにより、高電圧のＭＩＳＦＥＴ１０Ｈが形成されている。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２３ｃは、半導体基板１のｐ型ウェルＰＷ２の上層部に形成されている。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２３ｃは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００５９】
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴ１０Ｈのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、高電圧ＭＩＳＦＥＴ領域１Ｂで、半導体基板１上、すなわちｐ型ウェルＰＷ３上に形成された絶縁膜１１と、絶縁膜１１上に形成された絶縁膜１３と、を含む。絶縁膜１１は、酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む。すなわち、絶縁膜１１の比誘電率は、窒化シリコンの比誘電率以下である。
【００６０】
一方、絶縁膜１３は、窒化シリコンよりも高い比誘電率を有する高誘電率材料、すなわちいわゆるＨｉｇｈ−ｋ材料を含む高誘電率膜からなる。Ｈｉｇｈ−ｋ材料として、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）または酸化ランタン（Ｌａ２Ｏ３）などの金属酸化物を用いることができる。
【００６１】
ゲート電極ＧＥＨは、ＭＩＳＦＥＴ１０Ｈのゲート電極として機能する。ゲート電極ＧＥＨは、絶縁膜１３上に形成された金属膜１４と、金属膜１４上に形成された導電膜１５と、を含む。すなわち、ゲート電極ＧＥＨは、ゲート絶縁膜ＧＩＨに接する金属膜１４を含むため、いわゆるメタルゲート電極である。なお、本願明細書では、金属膜とは、金属伝導を示す導電膜を意味する。
【００６２】
金属膜１４として、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）もしくは窒化タングステン（ＷＮ）などの金属窒化物、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）もしくは炭化タングステン（ＷＣ）などの金属炭化物、窒化炭化タンタル（ＴａＣＮ）、または、タングステン（Ｗ）、などを含む金属膜を用いることができる。一方、導電膜１５として、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。
【００６３】
導電膜１５として、制御ゲート電極ＣＧに含まれる導電膜４とは異なる工程により形成された導電膜を用いることができる。これにより、後述する図３８を用いて説明するように、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域の幅を狭くすることができ、半導体装置を小型化することができる。
【００６４】
ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２３ｃからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域２３ｃは、ｎ−型半導体領域２１ｃよりも接合深さが浅くかつ不純物濃度が高い。
【００６５】
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ２２が形成されている。
【００６６】
ｎ＋型半導体領域２３ｃ上、すなわちｎ＋型半導体領域２３ｃの上面には、メモリセルＭＣにおけるｎ＋型半導体領域２３ａ上、または、ｎ＋型半導体領域２３ｂ上と同様に、サリサイド技術などにより、金属シリサイド層２４が形成されている。金属シリサイド層２４により、ｎ＋型半導体領域２３ｃのコンタクト抵抗を低抵抗化することができる。
【００６７】
ゲート電極ＧＥＨ上、すなわちゲート電極ＧＥＨの上面には、サリサイド技術などにより、金属シリサイド層２８が形成されている。金属シリサイド層２８により、ゲート電極ＧＥＨのコンタクト抵抗を低抵抗化することができる。
【００６８】
なお、図示は省略するが、高電圧のＭＩＳＦＥＴ１０Ｈは、ハロー領域を有してもよい。ハロー領域の導電型は、ｎ−型半導体領域２１ｃとは逆の導電型で、かつｐ型ウェルＰＷ２とは同じ導電型である。ハロー領域は、ｎ−型半導体領域２１ｃを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度よりも高い。
【００６９】
次に、低電圧ＭＩＳＦＥＴ領域１Ｃに形成された低耐圧のＭＩＳＦＥＴ１０Ｌの構成を具体的に説明する。
【００７０】
低電圧ＭＩＳＦＥＴ領域１Ｃにおいて、半導体装置は、活性領域ＡＲ３を有する。活性領域ＡＲ３は、素子分離領域としての境界領域１Ｆにより他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウェルＰＷ３が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウェルＰＷ３が形成された領域である。ｐ型ウェルＰＷ３は、ｐ型の導電型を有する。
【００７１】
図２に示すように、低電圧ＭＩＳＦＥＴ領域１Ｃのｐ型ウェルＰＷ３には、低耐圧のＭＩＳＦＥＴ１０Ｌが形成されている。低電圧ＭＩＳＦＥＴ領域１Ｃには、実際には複数のＭＩＳＦＥＴ１０Ｌが形成されており、図２には、そのうちの１つのＭＩＳＦＥＴ１０Ｌのゲート幅方向に垂直な断面が示されている。
【００７２】
図２に示すように、低電圧のＭＩＳＦＥＴ１０Ｌは、ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２３ｄからなる半導体領域と、ｐ型ウェルＰＷ３上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有する。すなわち、ゲート絶縁膜ＧＩＬと、ゲート電極ＧＥＬとにより、低電圧のＭＩＳＦＥＴ１０Ｌが形成されている。ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２３ｄは、半導体基板１のｐ型ウェルＰＷ３の上層部に形成されている。ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２３ｄは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００７３】
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴ１０Ｌのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上、すなわちｐ型ウェルＰＷ３上に形成された絶縁膜１２と、絶縁膜１２上に形成された絶縁膜１３と、を含む。絶縁膜１２は、絶縁膜１１と同様に、酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む。すなわち、絶縁膜１２の比誘電率は、窒化シリコンの比誘電率以下である。
【００７４】
一方、ゲート絶縁膜ＧＩＬに含まれる絶縁膜１３は、ゲート絶縁膜ＧＩＨに含まれる絶縁膜１３と同様に、窒化シリコンよりも高い比誘電率を有する高誘電率材料、すなわちいわゆるＨｉｇｈ−ｋ材料を含む高誘電率膜からなる。すなわち、絶縁膜１３の比誘電率は、窒化シリコンの比誘電率よりも高い。Ｈｉｇｈ−ｋ材料として、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタルまたは酸化ランタンなどの金属酸化物を用いることができる。
【００７５】
ゲート電極ＧＥＬは、ＭＩＳＦＥＴ１０Ｌのゲート電極として機能する。ゲート電極ＧＥＬは、絶縁膜１３上に形成された金属膜部１４ａと、金属膜部１４ａ上に形成された導電膜２６と、を含み、金属膜部１４ａは、金属膜１４を含む。すなわち、ゲート電極ＧＥＬは、ゲート絶縁膜ＧＩＬに接する金属膜１４を含むため、いわゆるメタルゲート電極である。
【００７６】
ゲート電極ＧＥＬに含まれる金属膜１４として、ゲート電極ＧＥＨに含まれる金属膜１４と同様に、窒化チタン、窒化タンタルもしくは窒化タングステンなどの金属窒化物、炭化チタン、炭化タンタルもしくは炭化タングステンなどの金属炭化物、窒化炭化タンタル、または、タングステン、などを含む金属膜を用いることができる。また、電気伝導性を高める観点、および、半導体装置の製造工程において導電膜１５を除去する際のエッチングストッパとして機能させる観点から、より好適には、金属膜１４として、窒化チタンからなる金属膜を用いることができる。
【００７７】
一方、導電膜２６として、アルミニウム（Ａｌ）膜などの金属膜を用いることができる。すなわち、導電膜２６は、金属を含む。
【００７８】
ｎ−型半導体領域２１ｄおよびｎ＋型半導体領域２３ｄからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域２３ｄは、ｎ−型半導体領域２１ｄよりも接合深さが深くかつ不純物濃度が高い。
【００７９】
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ２２が形成されている。
【００８０】
ｎ＋型半導体領域２３ｄ上、すなわちｎ＋型半導体領域２３ｄの上面には、メモリセルＭＣにおけるｎ＋型半導体領域２３ａ上、または、ｎ＋型半導体領域２３ｂ上と同様に、サリサイド技術などにより、金属シリサイド層２４が形成されている。金属シリサイド層２４により、ｎ＋型半導体領域２３ｄのコンタクト抵抗を低抵抗化することができる。
【００８１】
ゲート電極ＧＥＬ上、すなわちゲート電極ＧＥＬの上面には、サリサイド技術などにより、金属シリサイド層が形成されていない。導電膜２６として、アルミニウム膜などの金属膜を用いる場合には、金属シリサイド層により、ゲート電極ＧＥＬのコンタクト抵抗を低抵抗化する必要がないためである。
【００８２】
なお、図示は省略するが、低電圧のＭＩＳＦＥＴ１０Ｌは、ハロー領域を有してもよい。ハロー領域の導電型は、ｎ−型半導体領域２１ｄとは逆の導電型で、かつｐ型ウェルＰＷ３とは同じ導電型である。ハロー領域は、ｎ−型半導体領域２１ｄを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも高い。
【００８３】
前述したように、高電圧ＭＩＳＦＥＴ領域１Ｂに形成されるＭＩＳＦＥＴ１０Ｈは、高電圧のＭＩＳＦＥＴであり、低電圧ＭＩＳＦＥＴ領域１Ｃに形成されるＭＩＳＦＥＴ１０Ｌは、低電圧のＭＩＳＦＥＴである。高電圧のＭＩＳＦＥＴ１０Ｈは、例えば半導体装置とその外部の装置との間で電流の入出力を行う回路において用いられる素子である。一方、低電圧のＭＩＳＦＥＴ１０Ｌは、例えばロジック回路などを構成し、高速で動作することを求められる素子である。
【００８４】
そのため、高電圧のＭＩＳＦＥＴ１０Ｈのゲート長（チャネル長）は、低電圧のＭＩＳＦＥＴ１０Ｌのゲート長（チャネル長）よりも長い。また、高電圧のＭＩＳＦＥＴ１０Ｈの駆動電圧は、低電圧のＭＩＳＦＥＴ１０Ｌの駆動電圧よりも高く、高電圧のＭＩＳＦＥＴ１０Ｈの耐圧は、低電圧のＭＩＳＦＥＴ１０Ｌの耐圧よりも高い。
【００８５】
好適には、絶縁膜１２の膜厚は、絶縁膜１１の膜厚よりも薄い。これにより、ゲート絶縁膜ＧＩＨの厚さを、ゲート絶縁膜ＧＩＬの厚さよりも容易に厚くすることができ、高電圧のＭＩＳＦＥＴ１０Ｈの駆動電圧を、低電圧のＭＩＳＦＥＴ１０Ｌの駆動電圧よりも高くすることができる。
【００８６】
または、好適には、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高電圧のＭＩＳＦＥＴ１０Ｈの駆動電圧を、低電圧のＭＩＳＦＥＴ１０Ｌの駆動電圧よりも高くすることができる。
【００８７】
次に、境界領域１Ｄおよび１Ｅに形成された膜部の構成を具体的に説明する。
【００８８】
境界領域１Ｄにおいて、半導体装置は、膜部ＢＰ１を有する。膜部ＢＰ１は、素子分離膜２上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥ１と、を含む。
【００８９】
ゲート絶縁膜ＧＩ１は、ＭＩＳＦＥＴのゲート絶縁膜として機能しない。ゲート絶縁膜ＧＩ１は、ゲート絶縁膜ＧＩｃと同様に、素子分離膜２上に形成された絶縁膜３を含む。ゲート絶縁膜ＧＩ１に含まれる絶縁膜３は、ゲート絶縁膜ＧＩｃに含まれる絶縁膜３と同様に、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。
【００９０】
ゲート電極ＧＥ１は、ＭＩＳＦＥＴのゲート電極として機能しない。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に形成された導電膜４を含む。ゲート電極ＧＥ１に含まれる導電膜４として、制御ゲート電極ＣＧに含まれる導電膜４と同様に、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。
【００９１】
ゲート電極ＧＥ１の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ２２が形成されている。
【００９２】
ゲート電極ＧＥ１上、すなわちゲート電極ＧＥ１の上面には、サリサイド技術などにより、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる金属シリサイド層２８が形成されている。
【００９３】
境界領域１Ｅにおいて、半導体装置は、膜部ＢＰ２を有する。膜部ＢＰ２は、素子分離膜２上に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥ２と、を含む。
【００９４】
ゲート絶縁膜ＧＩ２は、ＭＩＳＦＥＴのゲート絶縁膜として機能しない。ゲート絶縁膜ＧＩ２は、ゲート絶縁膜ＧＩＨと同様に、素子分離膜２上に形成された絶縁膜１１と、絶縁膜１１上に形成された絶縁膜１３と、を含む。ゲート絶縁膜ＧＩ２に含まれる絶縁膜１１は、ゲート絶縁膜ＧＩＨに含まれる絶縁膜１１と同様に、酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む。すなわち、ゲート絶縁膜ＧＩ１に含まれる絶縁膜１１の比誘電率は、ゲート絶縁膜ＧＩＨに含まれる絶縁膜１１の比誘電率と同様に、窒化シリコンの比誘電率以下である。
【００９５】
一方、ゲート絶縁膜ＧＩ１に含まれる絶縁膜１３は、ゲート絶縁膜ＧＩＨに含まれる絶縁膜１３と同様に、窒化シリコンよりも高い比誘電率を有する高誘電率材料、すなわちいわゆるＨｉｇｈ−ｋ材料を含む高誘電率膜からなる。Ｈｉｇｈ−ｋ材料として、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタルまたは酸化ランタンなどの金属酸化物を用いることができる。
【００９６】
ゲート電極ＧＥ２は、ＭＩＳＦＥＴのゲート電極として機能しない。ゲート電極ＧＥ２は、ゲート電極ＧＥＨと同様に、絶縁膜１３上に形成された金属膜１４と、金属膜１４上に形成された導電膜１５と、を含む。
【００９７】
ゲート電極ＧＥ２に含まれる金属膜１４として、ゲート電極ＧＥＨに含まれる金属膜１４と同様に、窒化チタン、窒化タンタルもしくは窒化タングステンなどの金属窒化物、炭化チタン、炭化タンタルもしくは炭化タングステンなどの金属炭化物、窒化炭化タンタル、または、タングステン、などを含む金属膜を用いることができる。一方、ゲート電極ＧＥ２に含まれる導電膜１５として、ゲート電極ＧＥＨに含まれる導電膜１５と同様に、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。
【００９８】
ゲート電極ＧＥ２に含まれる導電膜１５として、ゲート電極ＧＥＨに含まれる導電膜１５と同様に、制御ゲート電極ＣＧに含まれる導電膜４とは異なる工程により形成された導電膜を用いることができる。そのため、後述する図３８を用いて説明するように、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域の幅を狭くすることができ、半導体装置を小型化することができる。
【００９９】
ゲート電極ＧＥ２の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ２２が形成されている。
【０１００】
ゲート電極ＧＥ２上、すなわちゲート電極ＧＥ２の上面には、サリサイド技術などにより、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる金属シリサイド層２８が形成されている。
【０１０１】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ上、高電圧ＭＩＳＦＥＴ領域１Ｂに形成されたＭＩＳＦＥＴ１０Ｈ上、および、低電圧ＭＩＳＦＥＴ領域１Ｃに形成されたＭＩＳＦＥＴ１０Ｌ上の構成を具体的に説明する。
【０１０２】
半導体基板１上には、メモリセルＭＣ、膜部ＢＰ１、膜部ＢＰ２、ＭＩＳＦＥＴ１０ＨおよびＭＩＳＦＥＴ１０Ｌの間を埋め込む絶縁膜２５が形成されている。絶縁膜２５は、例えば窒化シリコン膜などからなる。制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、ゲート電極ＧＥ１、ゲート電極ＧＥ２、サイドウォールスペーサ２２および絶縁膜２５の各々の上面は、平坦化されている。
【０１０３】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、ゲート電極ＧＥ１、ゲート電極ＧＥ２、サイドウォールスペーサ２２および絶縁膜２５の各々の上には、層間絶縁膜２９が形成されている。層間絶縁膜２９は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜２９の上面は、平坦化されている。
【０１０４】
層間絶縁膜２９にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
【０１０５】
プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図２では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示している。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【０１０６】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄなどの上に形成されている。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄの各々の表面上の金属シリサイド層２４の一部が露出される。そして、その露出部にプラグＰＧが接続される。なお、図示は省略するが、コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬの上に形成されていてもよい。
【０１０７】
プラグＰＧが埋め込まれた層間絶縁膜２９上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線Ｍ１が形成されている。なお、第１層目の配線おり、その上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【０１０８】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣの動作を説明する。
【０１０９】
本実施の形態１では、メモリトランジスタのゲート絶縁膜ＧＩｍ中の電荷蓄積部である窒化シリコン膜６ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【０１１０】
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。このとき、半導体領域ＭＤに印加される電圧Ｖｄを、例えば０．８Ｖ程度とし、制御ゲート電極ＣＧに印加される電圧Ｖｃｇを、例えば１Ｖ程度とし、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば１２Ｖ程度とする。また、半導体領域ＭＳに印加される電圧Ｖｓを、例えば６Ｖ程度とし、ｐ型ウェルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、書き込みを行うメモリセルＭＣの各部位に印加し、メモリセルＭＣのゲート絶縁膜ＧＩｍ中の窒化シリコン膜６ｂ中に電子を注入する。
【０１１１】
ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にゲート絶縁膜ＧＩｍを介して位置する部分のチャネル領域で発生し、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である窒化シリコン膜６ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【０１１２】
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜６ｂに注入することにより消去を行う。このとき、電圧Ｖｄを、例えば０Ｖ程度とし、電圧Ｖｃｇを、例えば０Ｖ程度とし、電圧Ｖｍｇを、例えば−６Ｖ程度とし、電圧Ｖｓを、例えば６Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、消去を行うメモリセルＭＣの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣのゲート絶縁膜ＧＩｍ中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【０１１３】
消去方法は、ファウラーノルドハイム（Fowler-Nordheim：ＦＮ）型トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、ＦＮトンネル現象によりホールを電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜６ｂに注入することにより消去を行う。このとき、電圧Ｖｍｇを、例えば１２Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜６ｃを介して直接トンネル現象により電荷蓄積部、すなわち窒化シリコン膜６ｂに注入され、窒化シリコン膜６ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜６ｂに注入されたホールが窒化シリコン膜６ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
【０１１４】
読出し時には、電圧Ｖｄを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｃｇを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｍｇを、例えば０Ｖ程度とし、電圧Ｖｓを、例えば０程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、読出しを行うメモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【０１１５】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図３〜図５は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図３３は、実施の形態１の半導体装置の製造工程中の要部断面図である。図６〜図３３の断面図には、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃの要部断面図が示されている。また、図６〜図３３の断面図には、境界領域１Ｄ、１Ｅおよび１Ｆの要部断面図が示されている。
【０１１６】
なお、図１４〜図１８における境界領域１Ｄおよび１Ｅの幅を、図６〜図１３および図１９〜図３３における境界領域１Ｄおよび１Ｅの幅よりも広く示している。
【０１１７】
前述したように、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。メモリセル領域１Ａと低電圧ＭＩＳＦＥＴ領域１Ｃとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。
【０１１８】
図６〜図３３の断面図においては、一例として、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとが互いに隣り合い、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとが互いに隣り合う場合を図示している。このとき、境界領域１Ｄは、互いに隣り合うメモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置され、境界領域１Ｅは、境界領域１Ｄと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置されている。
【０１１９】
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明する。しかし、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１Ａに形成することもできる（実施の形態２においても同様）。
【０１２０】
同様に、本実施の形態１においては、高電圧ＭＩＳＦＥＴ領域１Ｂにｎチャネル型のＭＩＳＦＥＴ１０Ｈを形成する場合について説明する。しかし、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ１０Ｈを高電圧ＭＩＳＦＥＴ領域１Ｂに形成することもでき、また、高電圧ＭＩＳＦＥＴ領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる（実施の形態２においても同様）。
【０１２１】
また、本実施の形態１においては、低電圧ＭＩＳＦＥＴ領域１Ｃにｎチャネル型のＭＩＳＦＥＴ１０Ｌを形成する場合について説明する。しかし、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ１０Ｌを低電圧ＭＩＳＦＥＴ領域１Ｃに形成することもでき、また、低電圧ＭＩＳＦＥＴ領域１ＣにＣＭＩＳＦＥＴなどを形成することもできる（実施の形態２においても同様）。
【０１２２】
図６に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図３のステップＳ１）。
【０１２３】
次に、図６に示すように、素子分離膜２を形成する（図３のステップＳ２）。素子分離膜２は、半導体基板１の主面１ａの境界領域１Ｄおよび１Ｅにおいて、活性領域ＡＲ１を囲む素子分離領域となる。また、素子分離膜２は、半導体基板１の主面１ａの境界領域１Ｆにおいて、活性領域ＡＲ２と活性領域ＡＲ３とを区画する素子分離領域となる。
【０１２４】
素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、素子分離領域としての境界領域１Ｄ、１Ｅおよび１Ｆに、素子分離用の溝、すなわち素子分離溝１ｂを形成した後、この素子分離溝１ｂ内に、例えば酸化シリコンからなる絶縁膜２ａを埋め込むことにより、素子分離溝１ｂ内に埋め込まれた絶縁膜２ａを含む素子分離膜２を形成することができる。
【０１２５】
次に、図６に示すように、ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成する（図３のステップＳ３）。このステップＳ３では、メモリセル領域１Ａで、活性領域ＡＲ１に、ｐ型ウェルＰＷ１を形成し、高電圧ＭＩＳＦＥＴ領域１Ｂで、活性領域ＡＲ２に、ｐ型ウェルＰＷ２を形成し、低電圧ＭＩＳＦＥＴ領域１Ｃで、活性領域ＡＲ３に、ｐ型ウェルＰＷ３を形成する。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、半導体基板１の主面１ａから所定の深さにわたって形成される。
【０１２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面が露出され、メモリセル領域１Ａでｐ型ウェルＰＷ１の表面が露出され、高電圧ＭＩＳＦＥＴ領域１Ｂで、ｐ型ウェルＰＷ２の表面が露出され、低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ３の表面が露出される。
【０１２７】
次に、図６に示すように、絶縁膜３を形成する（図３のステップＳ４）。このステップＳ４では、まず、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜３を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、半導体基板１の上方、すなわち素子分離膜２上に、絶縁膜３を形成する。絶縁膜３は、メモリセルＭＣ（後述する図２７参照）のゲート絶縁膜ＧＩｃ用の絶縁膜である。絶縁膜３の厚さを、例えば２〜３ｎｍ程度とすることができる。
【０１２８】
メモリセル領域１Ａでは、絶縁膜３は、ｐ型ウェルＰＷ１上に形成され、高電圧ＭＩＳＦＥＴ領域１Ｂでは、絶縁膜３は、ｐ型ウェルＰＷ２上に形成され、低電圧ＭＩＳＦＥＴ領域１Ｃでは、絶縁膜３は、ｐ型ウェルＰＷ３上に形成される。また、境界領域１Ｄ、１Ｅおよび１Ｆでは、絶縁膜３は、素子分離膜２上に形成される。
【０１２９】
絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができる。また、絶縁膜３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【０１３０】
次に、図６に示すように、導電膜４および絶縁膜５を形成する（図３のステップＳ５）。
【０１３１】
ステップＳ５では、まず、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜３上に、導電膜４を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、絶縁膜３上に導電膜４を形成する。すなわち、導電膜４は、絶縁膜３を覆う。導電膜４は、メモリセルＭＣ（後述する図２７参照）の制御ゲート電極ＣＧ用の導電膜である。導電膜４の厚さを、例えば５０〜１００ｎｍ程度とすることができる。
【０１３２】
好適には、導電膜４は、シリコンを含む導電膜であり、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜である。このような導電膜４を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１３３】
導電膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜４を形成することができる。
【０１３４】
ステップＳ５では、次に、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜４上に、絶縁膜５を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、導電膜４上に、絶縁膜５を形成する。絶縁膜５は、キャップ絶縁膜ＣＰ１用の導電膜である。絶縁膜５の厚さを、例えば２０〜１００ｎｍ程度とすることができる。例えば窒化シリコン膜からなる絶縁膜５を、例えばＣＶＤ法などを用いて形成することができる。
【０１３５】
なお、図示は省略するが、導電膜４と絶縁膜５との間に、酸化シリコン膜からなる絶縁膜を形成することもできる。
【０１３６】
次に、図６に示すように、絶縁膜５、導電膜４および絶縁膜３をパターニングする（図３のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜５、導電膜４および絶縁膜３を、パターニングする。
【０１３７】
ステップＳ６では、まず、絶縁膜５上にレジスト膜ＲＦ１を形成する。そして、レジスト膜ＲＦ１を貫通して絶縁膜５に達する開口部を形成し、開口部が形成されたレジスト膜ＲＦ１を含むレジストパターンＲＰ１を形成する。
【０１３８】
このとき、メモリセル領域１Ａのうち制御ゲート電極ＣＧが形成される部分以外の部分で、絶縁膜５はレジスト膜ＲＦ１から露出し、メモリセル領域１Ａのうち制御ゲート電極ＣＧが形成される部分、ならびに、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５はレジスト膜ＲＦ１で覆われる。また、境界領域１Ｄおよび１Ｅのうち、ゲート電極ＧＥ１（後述する図１１参照）が形成される部分に対してメモリセル領域１Ａ側の部分で、絶縁膜５はレジスト膜ＲＦ１から露出する。一方、境界領域１Ｄおよび１Ｅのうち、ゲート電極ＧＥ１が形成される部分、および、ゲート電極ＧＥ１が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜５はレジスト膜で覆われる。なお、境界領域１Ｆで、絶縁膜５はレジスト膜ＲＦ１で覆われる。
【０１３９】
ステップＳ６では、次に、レジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１４０】
これにより、メモリセル領域１Ａで、導電膜４を含む制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１との間の絶縁膜３を含むゲート絶縁膜ＧＩｃが形成される。すなわち、メモリセル領域１Ａで、ｐ型ウェルＰＷ１上の絶縁膜３を含むゲート絶縁膜ＧＩｃが形成され、ゲート絶縁膜ＧＩｃ上の導電膜４を含む制御ゲート電極ＣＧが形成される。また、メモリセル領域１Ａで、制御ゲート電極ＣＧ上の絶縁膜５を含むキャップ絶縁膜ＣＰ１が形成される。
【０１４１】
一方、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５、導電膜４および絶縁膜３は残される。また、境界領域１Ｄおよび１Ｅのうち、ゲート電極ＧＥ１（後述する図１１参照）が形成される部分、および、ゲート電極ＧＥ１が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜５、導電膜４および絶縁膜３は残される。その後、レジストパターンＲＰ１、すなわちレジスト膜ＲＦ１を除去する。
【０１４２】
なお、メモリセル領域１Ａで、絶縁膜３のうち制御ゲート電極ＣＧから露出した部分は、ステップＳ６のドライエッチングを行うことによって、または、ステップＳ６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。
【０１４３】
次に、図７に示すように、絶縁膜６および導電膜７を形成する（図３のステップＳ７）。
【０１４４】
ステップＳ７では、まず、図７に示すように、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａに、メモリトランジスタＭＴ（後述する図２７参照）のゲート絶縁膜ＧＩｍ（後述する図９参照）用の絶縁膜６を形成する。このとき、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、ならびに、キャップ絶縁膜ＣＰ２の上面および側面に、絶縁膜６が形成される。また、絶縁膜５のうち、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃに残された部分の上面、境界領域１Ｄおよび１Ｅに残された部分の上面および側面、ならびに、境界領域１Ｆに残された部分の上面に、絶縁膜６が形成される。また、導電膜４のうち、境界領域１Ｄおよび１Ｅに残された部分の側面に、絶縁膜６が形成される。すなわち、絶縁膜６は、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上に形成され、制御ゲート電極ＣＧおよび導電膜４を覆う。
【０１４５】
絶縁膜６は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなる。酸化シリコン膜６ａの厚さを、例えば２〜５ｎｍ程度とすることができ、窒化シリコン膜６ｂの厚さを、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜６ｃの厚さを、例えば５〜１５ｎｍ程度とすることができる。なお、酸化シリコン膜６ｃに代え、酸窒化シリコン膜を用いてもよい。
【０１４６】
絶縁膜６のうち、酸化シリコン膜６ａを、例えば９００℃程度の温度で熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。その後に例えば１０２５℃程度の高温で窒化処理を実施してもよい。また、絶縁膜６のうち、窒化シリコン膜６ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜６のうち、酸化シリコン膜６ｃを、例えばＣＶＤ法により形成することができる。
【０１４７】
まず、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、ならびに、キャップ絶縁膜ＣＰ１の上面および側面に、例えば熱酸化法またはＩＳＳＧ酸化法により酸化シリコン膜６ａを形成する。このとき、絶縁膜５のうち、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃに残された部分の上面、境界領域１Ｄおよび１Ｅに残された部分の上面および側面、ならびに、境界領域１Ｆに残された部分の上面に、酸化シリコン膜６ａを形成する。また、導電膜４のうち、境界領域１Ｄおよび１Ｅに残された部分の側面に、酸化シリコン膜６ａを形成する。すなわち、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上に、制御ゲート電極ＣＧおよび導電膜４を覆う酸化シリコン膜６ａを形成する。酸化シリコン膜６ａの厚みは、例えば４ｎｍ程度とすることができる。
【０１４８】
次に、酸化シリコン膜６ａ上に窒化シリコン膜６ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜６ｂ上に酸化シリコン膜６ｃを例えばＣＶＤ法、熱酸化法またはその両方で形成する。これにより、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなる絶縁膜６を形成することができる。
【０１４９】
メモリセル領域１Ａに形成された絶縁膜６は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜６は、電荷蓄積部としての窒化シリコン膜６ｂを、電荷ブロック層としての酸化シリコン膜６ａと酸化シリコン膜６ｃとで挟んだ構造を有する。そして、酸化シリコン膜６ａおよび６ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜６ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１５０】
ステップＳ７では、次に、図７に示すように、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜６上に導電膜７を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、絶縁膜６上に導電膜７を形成する。導電膜７の厚さを、例えば３０〜１００ｎｍ程度とすることができる。
【０１５１】
好適には、導電膜７は、シリコンを含む導電膜であり、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜である。このような導電膜７を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜７をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１５２】
導電膜７として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜７の成膜時または成膜後に導入することができる。導電膜７の成膜時に不純物を導入する場合には、導電膜７の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜７を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜７を形成することができる。
【０１５３】
次に、図７に示すように、異方性エッチングにより導電膜７をエッチバックする（図３のステップＳ８）。
【０１５４】
このステップＳ８では、導電膜７の膜厚の分だけ導電膜７をエッチバックすることにより、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜６を介して導電膜７をサイドウォールスペーサ状に残し、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃなど、他の領域で、導電膜７を除去する。
【０１５５】
これにより、図７に示すように、メモリセル領域１Ａで、制御ゲート電極ＣＧの両側の側壁のうち、第１の側の側壁上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７からなる、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、半導体基板１上に形成され、制御ゲート電極ＣＧと隣り合う。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側の側壁上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７からなる、スペーサＳＰ１が形成される。
【０１５６】
メモリゲート電極ＭＧは、絶縁膜６上に、絶縁膜６を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成され、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有する。
【０１５７】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ１の第１の側の側壁上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７からなる。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ１の第１の側と反対側の側壁上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７からなる。
【０１５８】
なお、導電膜４のうち、境界領域１Ｄおよび１Ｅに残された部分の側面上にも、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７により、スペーサＳＰ１が形成される。
【０１５９】
ステップＳ８で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜６が介在しており、このメモリゲート電極ＭＧは、絶縁膜６に接触した導電膜７からなる。
【０１６０】
ステップＳ８のエッチバック工程を行った段階で、絶縁膜６のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分が、露出する。メモリセル領域１Ａにおけるメモリゲート電極ＭＧ下の絶縁膜６が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図９参照）となる。また、ステップＳ８にて形成される導電膜７の膜厚を調整することで、メモリゲート長を調整することができる。
【０１６１】
次に、図８および図９に示すように、スペーサＳＰ１および絶縁膜６を除去する（図３のステップＳ９）。
【０１６２】
ステップＳ９では、まず、図８に示すように、フォトリソグラフィを用いて、メモリゲート電極ＭＧがレジスト膜ＲＦ２で覆われ、かつ、スペーサＳＰ１がレジスト膜ＲＦ２から露出されるようなレジストパターンＲＰ２を、半導体基板１上に形成する。そして、形成されたレジストパターンＲＰ２をエッチングマスクとしたドライエッチングなどの等方性エッチングにより、図９に示すように、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジストパターンＲＰ２で覆われていたので、エッチングされずに残される。その後、このレジストパターンＲＰ２を除去する。
【０１６３】
ステップＳ９では、次に、図９に示すように、絶縁膜６のうち、メモリゲート電極ＭＧで覆われていない部分、すなわちメモリゲート電極ＭＧから露出した部分を、例えばウェットエッチングなどのエッチングによって除去する。この際、メモリセル領域１Ａで、絶縁膜６のうち、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間の部分と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の部分と、は除去されずに残され、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃなど、他の領域で、絶縁膜６は除去される。このとき、メモリセル領域１Ａで、絶縁膜６のうち、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分と、を含むゲート絶縁膜ＧＩｍが形成される。
【０１６４】
なお、ステップＳ９において、絶縁膜６のうち、酸化シリコン膜６ｃおよび窒化シリコン膜６ｂが除去され、酸化シリコン膜６ａが除去されずに残されるように、エッチングを行うこともできる。
【０１６５】
次に、図１０および図１１に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５および導電膜４を除去する。（図３のステップＳ１０）。このステップＳ１０では、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５および導電膜４を除去する際に、境界領域１Ｄで、膜部ＢＰ１を形成する。
【０１６６】
ステップＳ１０では、まず、図１０に示すように、レジスト膜ＲＦ３を含むレジストパターンＲＰ３を形成する。このとき、境界領域１Ｄおよび１Ｅのうち、膜部ＢＰ１が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜５はレジスト膜から露出する。一方、境界領域１Ｄおよび１Ｅのうち、膜部ＢＰ１が形成される部分、および、膜部ＢＰ１が形成される部分に対してメモリセル領域１Ａ側の部分で、絶縁膜５はレジスト膜ＲＦ３で覆われる。また、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃおよび境界領域１Ｆで、絶縁膜５はレジスト膜から露出し、メモリセル領域１Ａはレジスト膜ＲＦ３で覆われる。
【０１６７】
ステップＳ１０では、次に、図１１に示すように、レジストパターンＲＰ３をエッチングマスクとして用いて、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１６８】
これにより、境界領域１Ｄで、導電膜４を含むゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１と素子分離膜２との間の絶縁膜３を含むゲート絶縁膜ＧＩ１が形成される。すなわち、境界領域１Ｄで、素子分離膜２上の絶縁膜３を含むゲート絶縁膜ＧＩ１が形成され、ゲート絶縁膜ＧＩ１上の導電膜４を含むゲート電極ＧＥ１が形成され、ゲート絶縁膜ＧＩ１とゲート電極ＧＥ１とを含む膜部ＢＰ１が形成される。また、境界領域１Ｄで、ゲート電極ＧＥ１上の絶縁膜５を含むキャップ絶縁膜ＣＰ１が形成される。
【０１６９】
一方、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃでは、絶縁膜５、導電膜４および絶縁膜３が除去される。また、境界領域１Ｅで、絶縁膜５、導電膜４および絶縁膜３が除去される。その後、レジストパターンＲＰ３、すなわちレジスト膜ＲＦ３を除去する。
【０１７０】
ステップＳ１０において、絶縁膜５の側面５ｓ、および、導電膜４の側面４ｓが、レジストパターンＲＰ３に含まれるレジスト膜ＲＦ３から露出した状態で、絶縁膜５および導電膜４をエッチングする場合を考える。このような場合、膜部ＢＰ１は形成されないが、不要なエッチング残りが生じやすくなる。
【０１７１】
一方、本実施の形態１では、ステップＳ１０において、図１０に示すように、絶縁膜５の側面５ｓ、および、導電膜４の側面４ｓが、レジストパターンＲＰ３に含まれるレジスト膜ＲＦ３で覆われた状態で、絶縁膜５および導電膜４をエッチングする。これにより、前述したように、膜部ＢＰ１は形成されることになるが、絶縁膜５および導電膜４をエッチングする際に、不要なエッチング残りが生じにくくなる。
【０１７２】
次に、図１２〜図１４に示すように、絶縁膜１１および１２を形成する（図３のステップＳ１１）。
【０１７３】
ステップＳ１１では、まず、図１２に示すように、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜１１を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、半導体基板１の主面１ａ上、すなわち素子分離膜２上に、絶縁膜１１を形成する。絶縁膜１１は、高電圧のＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）に含まれるゲート絶縁膜ＧＩＨ（後述する図１８参照）用の絶縁膜である。絶縁膜１１の膜厚を、例えば１５ｎｍ程度とすることができる。
【０１７４】
絶縁膜１１は、メモリセル領域１Ａで、ｐ型ウェルＰＷ１上に形成され、高電圧ＭＩＳＦＥＴ領域１Ｂで、ｐ型ウェルＰＷ２上に形成され、低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ３上に形成される。また、絶縁膜１１は、境界領域１Ｄおよび１Ｅで、素子分離膜２上に、膜部ＢＰ１を覆うように形成され、境界領域１Ｆで、素子分離膜２上に形成される。
【０１７５】
絶縁膜１１の比誘電率は、窒化シリコンの比誘電率以下であり、絶縁膜１１として、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜などの低誘電率膜を用いることができる。また、絶縁膜１１を、熱酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。絶縁膜１１を、例えばＣＶＤ法により形成する場合、図１２に示すように、絶縁膜１１は、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１およびメモリゲート電極ＭＧの表面にも形成される。
【０１７６】
高電圧のＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）に含まれるゲート絶縁膜ＧＩＨ（後述する図１８参照）用の絶縁膜である絶縁膜１１の膜厚は、低電圧のＭＩＳＦＥＴ１０Ｌ（後述する図３１参照）に含まれるゲート絶縁膜ＧＩＬ（後述する図１８参照）用の絶縁膜である絶縁膜１２の膜厚よりも厚い。
【０１７７】
ここで、絶縁膜１１を熱酸化法のみにより形成した場合、例えばメモリゲート電極ＭＧの下面、または、メモリゲート電極ＭＧ下の半導体基板１、すなわちｐ型ウェルＰＷ１の上面が酸化される。そして、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側と反対側ほど、メモリゲート電極ＭＧと半導体基板１との間の酸化シリコン膜の厚さが厚くなり、メモリゲート電極ＭＧと半導体基板１との間に、いわゆるバーズピークが形成されるおそれがある。そのため、バーズピークが形成されることを防止または抑制するためには、絶縁膜１１を、熱酸化法により形成される酸化シリコン膜と、ＣＶＤ法により形成される酸化シリコン膜とが積層された積層膜とし、熱酸化法により形成される酸化シリコン膜の厚さを薄くすることが好ましい。
【０１７８】
ステップＳ１１では、次に、図１３に示すように、フォトリソグラフィを用いて、メモリセル領域１Ａおよび高電圧ＭＩＳＦＥＴ領域１Ｂで、絶縁膜１１がレジスト膜ＲＦ４で覆われ、かつ、低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１１がレジスト膜ＲＦ４から露出されるようなレジストパターンＲＰ４を、絶縁膜１１上に形成する。
【０１７９】
そして、形成されたレジストパターンＲＰ４をエッチングマスクとしたドライエッチングにより、絶縁膜１１のうち、低電圧ＭＩＳＦＥＴ領域１Ｃで形成された部分を除去する。このとき、低電圧ＭＩＳＦＥＴ領域１Ｃでは、ｐ型ウェルＰＷ３が露出される。一方、絶縁膜１１のうち、メモリセル領域１Ａおよび高電圧ＭＩＳＦＥＴ領域１Ｂで形成された部分は、レジストパターンＲＰ４で覆われていたので、エッチングされずに残される。なお、絶縁膜１１のうち、境界領域１Ｄおよび１Ｅで形成された部分は、エッチングされずに残される。その後、レジストパターンＲＰ４、すなわちレジスト膜ＲＦ４を除去する。
【０１８０】
ステップＳ１１では、次に、図１４に示すように、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜１２を形成する。絶縁膜１２は、低電圧のＭＩＳＦＥＴ１０Ｌ（後述する図３１参照）に含まれるゲート絶縁膜ＧＩＬ（後述する図１８参照）用の絶縁膜であり、絶縁膜１２の膜厚は、絶縁膜１１の膜厚よりも薄い。また、絶縁膜１２は、低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ３上に形成される。
【０１８１】
絶縁膜１２の比誘電率は、窒化シリコンの比誘電率以下であり、絶縁膜１２として、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜などの低誘電率膜を用いることができる。また、絶縁膜１２を、熱酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。絶縁膜１１の膜厚を、例えば１５ｎｍ程度とする場合、絶縁膜１２の膜厚を、例えば１〜２ｎｍ程度とすることができる。
【０１８２】
前述したように、高電圧ＭＩＳＦＥＴ領域１Ｂに形成されるＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）は、高電圧のＭＩＳＦＥＴであり、低電圧ＭＩＳＦＥＴ領域１Ｃに形成されるＭＩＳＦＥＴ１０Ｌ（後述する図３１参照）は、低耐圧のＭＩＳＦＥＴである。そのため、ゲート絶縁膜ＧＩＬ（後述する図１８参照）用の絶縁膜１２の膜厚は、ゲート絶縁膜ＧＩＨ（後述する図１８参照）用の絶縁膜１１の膜厚よりも厚い。
【０１８３】
次に、図１４に示すように、絶縁膜１３を形成する（図４のステップＳ１２）。このステップＳ１２では、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１１上、および、絶縁膜１２上に、絶縁膜１３を形成する。なお、絶縁膜１３は、境界領域１Ｄ、１Ｅおよび１Ｆでも、絶縁膜１１上、および、絶縁膜１２上に形成される。
【０１８４】
絶縁膜１３の比誘電率は、窒化シリコンの比誘電率よりも高く、絶縁膜１３として、Ｈｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜１３として使用可能な材料例は、前述した通りである。絶縁膜１３の厚さを、例えば１〜３ｎｍとすることができる。また、絶縁膜１３を、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
【０１８５】
次に、図１４に示すように、半導体基板１の主面１ａ全面に、金属膜１４、導電膜１５および絶縁膜１６を形成する（図４のステップＳ１３）。
【０１８６】
ステップＳ１３では、まず、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１３上に、金属膜１４を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、絶縁膜１３上に、金属膜１４を形成する。金属膜１４の厚さを、例えば２〜３ｎｍとすることができる。
【０１８７】
金属膜１４として、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）もしくは窒化タングステン（ＷＮ）などの金属窒化物、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）もしくは炭化タングステン（ＷＣ）などの金属炭化物、窒化炭化タンタル（ＴａＣＮ）、または、タングステン（Ｗ）、などを含む金属膜を用いることができる。また、電気伝導性を高める観点から、好適には、金属膜１４として、窒化チタン膜を用いることができる。金属膜１４を、例えばスパッタリング法などのＰＶＤ法で形成することができる。また、金属膜１４の材料の種類によっては、金属膜１４をＣＶＤ法により形成することもできる。
【０１８８】
ステップＳ１３では、次に、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、金属膜１４上に、導電膜１５を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、金属膜１４上に、導電膜１５を形成する。導電膜１５は、高電圧のＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）に含まれるゲート電極ＧＥＨ（後述する図１８参照）用の導電膜である。導電膜１５の厚さを、例えば５０〜１０ｎｍ程度とすることができる。
【０１８９】
好適には、導電膜１５は、シリコンを含む導電膜であり、多結晶シリコンを含むポリシリコン膜である。このような導電膜１５を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜１５をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１９０】
図示は省略するが、高電圧ＭＩＳＦＥＴ領域１Ｂにおいては、導電膜１５として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜１５の成膜時または成膜後に導入することができる。シリコン膜を成膜した後に、開口部が形成されたレジストパターンを形成し、開口部に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜１５を形成することができる。
【０１９１】
ステップＳ１３では、次に、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜１５上に、絶縁膜１６を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、導電膜１５上に、絶縁膜１６を形成する。絶縁膜１６は、キャップ絶縁膜ＣＰ２（後述する図１８参照）形成用の絶縁膜である。絶縁膜１６の厚さを、例えば２０〜５０ｎｍとすることができる。また、例えば窒化シリコン膜からなる絶縁膜１６を、例えばＣＶＤ法などを用いて形成することができる。
【０１９２】
なお、図示は省略するが、導電膜１５と絶縁膜１６との間に、酸化シリコン膜からなる絶縁膜を形成することもできる。
【０１９３】
次に、図１５〜図１８に示すように、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３をパターニングする（図４のステップＳ１４）。このステップＳ１４では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３を、パターニングする。また、ステップＳ１４では、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３をパターニングする際に、境界領域１Ｅで、膜部ＢＰ２を形成する。
【０１９４】
ステップＳ１４では、まず、図１５に示すように、絶縁膜１６上にレジスト膜ＲＦ５を形成する。そして、レジスト膜ＲＦ５を貫通して絶縁膜１６に達する開口部を形成し、開口部が形成されたレジスト膜ＲＦ５を含むレジストパターンＲＰ５を形成する。
【０１９５】
このとき、メモリセル領域１Ａ、境界領域１Ｄ、および、境界領域１Ｅのうち膜部ＢＰ２（後述する図１８参照）が形成される部分に対してメモリセル領域１Ａ側の部分で、絶縁膜１６はレジスト膜ＲＦ５から露出する。また、高電圧ＭＩＳＦＥＴ領域１Ｂ、低電圧ＭＩＳＦＥＴ領域１Ｃ、境界領域１Ｆ、境界領域１Ｅのうち膜部ＢＰ２が形成される部分、および、境界領域１Ｅのうち膜部ＢＰ２が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜１６はレジスト膜ＲＦ５で覆われる。
【０１９６】
ステップＳ１４では、次に、図１６に示すように、レジストパターンＲＰ５をエッチングマスクとして用いて、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１９７】
これにより、メモリセル領域１Ａ、境界領域１Ｄ、および、境界領域１Ｅのうち膜部ＢＰ２（後述する図１８参照）が形成される部分に対してメモリセル領域１Ａ側の部分で、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３は除去される。また、高電圧ＭＩＳＦＥＴ領域１Ｂ、低電圧ＭＩＳＦＥＴ領域１Ｃ、境界領域１Ｆ、境界領域１Ｅのうち膜部ＢＰ２が形成される部分、および、境界領域１Ｅのうち膜部ＢＰ２が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３は残される。その後、レジストパターンＲＰ５、すなわちレジスト膜ＲＦ５を除去する。
【０１９８】
ステップＳ１４では、次に、図１７に示すように、半導体基板１の主面１ａ上、および、絶縁膜１６上に、レジスト膜ＲＦ６を形成する。そして、レジスト膜ＲＦ６を貫通して絶縁膜１６に達する開口部を形成し、開口部が形成されたレジスト膜ＲＦ６を含むレジストパターンＲＰ６を形成する。
【０１９９】
このとき、高電圧ＭＩＳＦＥＴ領域１Ｂのうちゲート電極ＧＥＨ（後述する図１８参照）が形成される部分以外の部分、および、低電圧ＭＩＳＦＥＴ領域１Ｃのうち導電膜部１５ａ（後述する図１８参照）が形成される部分以外の部分は、レジスト膜ＲＦ６から露出する。また、境界領域１Ｅのうち膜部ＢＰ２（後述する図１８参照）が形成される部分以外の部分は、レジスト膜ＲＦ６から露出する。また、高電圧ＭＩＳＦＥＴ領域１Ｂのうちゲート電極ＧＥＨが形成される部分、低電圧ＭＩＳＦＥＴ領域１Ｃのうち導電膜部１５ａが形成される部分、および、境界領域１Ｅのうち膜部ＢＰ２が形成される部分は、レジスト膜ＲＦ６で覆われる。また、境界領域１Ｆでは、絶縁膜１６はレジスト膜から露出し、メモリセル領域１Ａおよび境界領域１Ｄは、レジスト膜ＲＦ６で覆われる。
【０２００】
ステップＳ１４では、次に、図１８に示すように、レジストパターンＲＰ６をエッチングマスクとして用いて、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０２０１】
これにより、高電圧ＭＩＳＦＥＴ領域１Ｂで、金属膜１４および導電膜１５を含むゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１との間の絶縁膜１１および１３を含むゲート絶縁膜ＧＩＨが形成される。すなわち、高電圧ＭＩＳＦＥＴ領域１Ｂで、半導体基板１上の絶縁膜１１および１３を含むゲート絶縁膜ＧＩＨが形成され、ゲート絶縁膜ＧＩＨ上の金属膜１４および導電膜１５を含むゲート電極ＧＥＨが形成される。また、高電圧ＭＩＳＦＥＴ領域１Ｂで、ゲート電極ＧＥＨ上の絶縁膜１６を含むキャップ絶縁膜ＣＰ２が形成される。
【０２０２】
ゲート電極ＧＥＨのうち、ゲート絶縁膜ＧＩＨに接する部分に、例えば窒化チタン膜からなる金属膜１４が配置されているため、ゲート電極ＧＥＨをメタルゲート電極として機能させることができる。したがって、ゲート電極ＧＥＨのうち、ゲート絶縁膜ＧＩＨに接する部分がシリコン膜からなる場合に比べ、ゲート電極ＧＥＨのうち、ゲート絶縁膜ＧＩＨに接する部分が空乏化することを防止することができ、ＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）の性能を向上させることができる。
【０２０３】
なお、ゲート電極ＧＥＨのうち金属膜１４上の部分には、例えばシリコン膜からなる導電膜１５が配置されている。しかし、ゲート電極ＧＥＨは、高電圧のＭＩＳＦＥＴ１０Ｈ（後述する図２７参照）に含まれるゲート電極であり、ゲート絶縁膜ＧＩＨの厚さは、後述するゲート絶縁膜ＧＩＬの厚さよりも厚い。そのため、ゲート電極ＧＥＨのうち金属膜１４上の部分に、シリコン膜からなる導電膜１５が配置されている場合でも、ＭＩＳＦＥＴ１０Ｈの性能を向上させることができる。
【０２０４】
また、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜１５を含む導電膜部１５ａが形成され、導電膜部１５ａと半導体基板１との間の金属膜１４を含む金属膜部１４ａが形成され、金属膜部１４ａと半導体基板１との間の絶縁膜１２および１３を含むゲート絶縁膜ＧＩＬが形成される。すなわち、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上の絶縁膜１２および１３を含むゲート絶縁膜ＧＩＬが形成され、ゲート絶縁膜ＧＩＬ上の金属膜１４を含む金属膜部１４ａが形成され、金属膜部１４ａ上の導電膜１５を含む導電膜部１５ａが形成される。また、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜部１５ａ上の絶縁膜１６を含むキャップ絶縁膜ＣＰ２が形成される。
【０２０５】
ここで、導電膜部１５ａは、図４のステップＳ２１において、後述する図２９を用いて説明するように、除去される。そのため、金属膜部１４ａと導電膜部１５ａとを含むゲート電極は、ダミーゲート電極である。
【０２０６】
一方、境界領域１Ｅで、金属膜１４および導電膜１５を含むゲート電極ＧＥ２が形成され、ゲート電極ＧＥ２と半導体基板１との間の絶縁膜１１および１３を含むゲート絶縁膜ＧＩ２が形成される。すなわち、境界領域１Ｅで、素子分離膜２上の絶縁膜１１および１３を含むゲート絶縁膜ＧＩ２が形成され、ゲート絶縁膜ＧＩ２上の金属膜１４および導電膜１５を含むゲート電極ＧＥ２が形成され、ゲート絶縁膜ＧＩ２とゲート電極ＧＥ２とを含む膜部ＢＰ２が形成される。また、境界領域１Ｅで、ゲート電極ＧＥ２上の絶縁膜１６を含むキャップ絶縁膜ＣＰ２が形成される。その後、レジストパターンＲＰ６、すなわちレジスト膜ＲＦ６を除去する。
【０２０７】
ステップＳ１４において、絶縁膜１６の側面１６ｓ、および、導電膜１５の側面１５ｓが、レジストパターンＲＰ６に含まれるレジスト膜ＲＦ６から露出した状態で、絶縁膜１６および導電膜１５をエッチングする場合を考える。このような場合、膜部ＢＰ２は形成されないが、不要なエッチング残りが生じやすくなる。
【０２０８】
一方、本実施の形態１では、ステップＳ１４において、図１７に示すように、絶縁膜１６の側面１６ｓ、および、導電膜１５の側面１５ｓが、レジストパターンＲＰ６に含まれるレジスト膜ＲＦ６で覆われた状態で、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３をエッチングする。これにより、前述したように、膜部ＢＰ２が形成されることになるが、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３をエッチングする際に、不要なエッチング残りが生じにくくなる。
【０２０９】
なお、高電圧ＭＩＳＦＥＴ領域１Ｂで、絶縁膜１１のうちゲート電極ＧＥＨから露出した部分は、ステップＳ１４のドライエッチングを行うことによって、または、ステップＳ１４のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、高電圧ＭＩＳＦＥＴ領域１Ｂのうちゲート電極ＧＥＨが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ２が露出する。
【０２１０】
また、低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１２のうち金属膜部１４ａおよび導電膜部１５ａから露出した部分は、ステップＳ１４のドライエッチングを行うことによって、または、ステップＳ１４のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、低電圧ＭＩＳＦＥＴ領域１Ｃのうち金属膜部１４ａおよび導電膜部１５ａが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ３が露出する。
【０２１１】
すなわち、ステップＳ１４では、絶縁膜１１および絶縁膜１２がパターニングされてもよい。
【０２１２】
次に、図１９〜図２１に示すように、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄを、フォトリソグラフィおよびイオン注入法などを用いて形成する（図４のステップＳ１５）。このステップＳ１５では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬをマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄが形成される。
【０２１３】
ステップＳ１５では、まず、図１９に示すように、メモリセル領域１Ａで、ｐ型ウェルＰＷ１に、ｎ−型半導体領域２１ａおよび２１ｂを形成する。この際、ｎ−型半導体領域２１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域２１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。
【０２１４】
このとき、ｎ−型半導体領域２１ａを形成するためにイオンを注入する際の注入条件を、ｎ−型半導体領域２１ｂを形成するためにイオンを注入する際の注入条件と異なる注入条件とすることができる。また、図１９は、ｎ−型半導体領域２１ｂを形成した後、ｎ−型半導体領域２１ａが形成される領域以外の領域がレジスト膜ＲＦ７を含むレジストパターンＲＰ７で覆われた状態で、ｎ−型半導体領域２１ａをイオン注入法により形成する工程を、示している。
【０２１５】
なお、図示は省略するが、短チャネル効果を防止または抑制するため、メモリセル領域１Ａで、ｐ型ウェルＰＷ１に、ｎ−型半導体領域２１ａおよび２１ｂの各々を取り囲むように、ポケット領域またはハロー領域を形成してもよい。
【０２１６】
ステップＳ１５では、次に、図２０に示すように、半導体基板１の主面１ａ全面に、例えばシリコン窒化膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さを、例えば５〜１０ｎｍ程度とすることができる。また、絶縁膜ＩＦ１を、例えばＣＶＤ法により形成することができる。ステップＳ１５では、この後、半導体基板１の主面１ａが絶縁膜ＩＦ１で覆われた状態で、ｐ型ウェルＰＷ２およびＰＷ３にイオン注入されることになる。
【０２１７】
ステップＳ１５では、次に、図２１に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ２およびＰＷ３に、ｎ−型半導体領域２１ｃおよび２１ｄを形成する。この際、ｎ−型半導体領域２１ｃは、高電圧ＭＩＳＦＥＴ領域１Ｂにおいて、ゲート電極ＧＥＨの側面に自己整合して形成され、ｎ−型半導体領域２１ｄは、低電圧ＭＩＳＦＥＴ領域１Ｃにおいて、金属膜部１４ａおよび導電膜部１５ａの側面に自己整合して形成される。
【０２１８】
このとき、高電圧ＭＩＳＦＥＴ領域１Ｂでｎ−型半導体領域２１ｃを形成するためにイオンを注入する際の注入条件を、低電圧ＭＩＳＦＥＴ領域１Ｃでｎ−型半導体領域２１ｄを形成するためにイオンを注入する際の注入条件と異なる注入条件とすることができる。また、図２１は、ｎ−型半導体領域２１ｄを形成した後、ｎ−型半導体領域２１ｃが形成される領域以外の領域がレジスト膜ＲＦ８を含むレジストパターンＲＰ８で覆われた状態で、ｎ−型半導体領域２１ｃをイオン注入法により形成する工程を、示している。
【０２１９】
なお、図示は省略するが、短チャネル効果を防止または抑制するため、高電圧ＭＩＳＦＥＴ領域１Ｂで、ｐ型ウェルＰＷ２に、ｎ−型半導体領域２１ｃを取り囲むように、ポケット領域またはハロー領域を形成してもよい。また、図示は省略するが、低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ３に、ｎ−型半導体領域２１ｄを取り囲むように、ポケット領域またはハロー領域を形成してもよい。
【０２２０】
なお、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄは、同じイオン注入工程で形成することもできる。
【０２２１】
次に、図２２に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、サイドウォールスペーサ２２を形成する（図４のステップＳ１６）。
【０２２２】
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサ２２用の絶縁膜ＩＦ２を形成し、形成された絶縁膜ＩＦ２を例えば異方性エッチングによりエッチバックする。このようにして、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、選択的にこの絶縁膜ＩＦ２を残す。これにより、絶縁膜ＩＦ２を含むサイドウォールスペーサ２２を形成する。また、境界領域１Ｄおよび１Ｅで、ゲート電極ＧＥ１の側壁上、および、ゲート電極ＧＥ２の側壁上に、選択的にこの絶縁膜ＩＦ２を残すことにより、絶縁膜ＩＦ２を含むサイドウォールスペーサ２２を形成する。このサイドウォールスペーサ２２に含まれる絶縁膜ＩＦ２は、例えば窒化シリコン膜などの絶縁膜からなる。
【０２２３】
なお、サイドウォールスペーサ２２には、絶縁膜ＩＦ１（図２０参照）も含まれるが、図２２では、絶縁膜ＩＦ１の図示を省略している。
【０２２４】
次に、図２３および図２４に示すように、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄを、イオン注入法などを用いて形成する（図４のステップＳ１７）。このステップＳ１７では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサ２２とをマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄが形成される。
【０２２５】
ステップＳ１７では、まず、図２３に示すように、メモリセル領域１Ａおよび高電圧ＭＩＳＦＥＴ領域１Ｂで、ｐ型ウェルＰＷ１およびＰＷ２に、ｎ＋型半導体領域２３ａおよび２３ｃを形成する。この際、ｎ＋型半導体領域２３ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサ２２に自己整合して形成され、ｎ＋型半導体領域２３ｃは、高電圧ＭＩＳＦＥＴ領域１Ｂにおいて、ゲート電極ＧＥＨの側壁上のサイドウォールスペーサ２２に自己整合して形成される。これにより、メモリセル領域１Ａで、ｎ−型半導体領域２１ａと、ｎ＋型半導体領域２３ａと、を含むＬＤＤ構造が形成され、高電圧ＭＩＳＦＥＴ領域１Ｂで、ｎ−型半導体領域２１ｃと、ｎ＋型半導体領域２３ｃと、を含むＬＤＤ構造が形成される。
【０２２６】
このとき、ｎ＋型半導体領域２３ａおよび２３ｃを形成するためにイオンを注入する際の注入条件を、ｎ＋型半導体領域２３ｂおよび２３ｄを形成するためにイオンを注入する際の注入条件と異なる注入条件とすることができる。図２３は、ｎ＋型半導体領域２３ｂおよび２３ｄを形成する前に、ｎ＋型半導体領域２３ａおよび２３ｃが形成される領域以外の領域がレジスト膜ＲＦ９を含むレジストパターンＲＰ９で覆われた状態で、ｎ＋型半導体領域２３ａおよび２３ｃをイオン注入法により形成する工程を、示している。
【０２２７】
ステップＳ１７では、次に、図２４に示すように、メモリセル領域１Ａおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、ｐ型ウェルＰＷ１およびＰＷ３に、ｎ＋型半導体領域２３ｂおよび２３ｄを形成する。この際、ｎ＋型半導体領域２３ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサ２２に自己整合して形成され、ｎ＋型半導体領域２３ｄは、低電圧ＭＩＳＦＥＴ領域１Ｃにおいて、金属膜部１４ａおよび導電膜部１５ａの側壁上のサイドウォールスペーサ２２に自己整合して形成される。これにより、メモリセル領域１Ａで、ｎ−型半導体領域２１ｂと、ｎ＋型半導体領域２３ｂと、を含むＬＤＤ構造が形成され、低電圧ＭＩＳＦＥＴ領域１Ｃで、ｎ−型半導体領域２１ｄと、ｎ＋型半導体領域２３ｄと、を含むＬＤＤ構造が形成される。
【０２２８】
図２４は、ｎ＋型半導体領域２３ｂおよび２３ｄが形成される領域以外の領域がレジスト膜ＲＦ１０を含むレジストパターンＲＰ１０で覆われた状態で、ｎ＋型半導体領域２３ｂおよび２３ｄをイオン注入法により形成する工程を、示している。
【０２２９】
一般に、ｎ＋型半導体領域２３ｄを形成するためのイオン注入における注入エネルギーは、ｎ＋型半導体領域２３ｃを形成するためのイオン注入における注入エネルギーよりも低い。そのため、図２３および図２４に示す例では、ｎ＋型半導体領域２３ｃを形成するためのイオン注入工程と異なるイオン注入工程により、ｎ＋型半導体領域２３ｄを形成する。しかし、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄを、同じイオン注入工程で形成することもできる。
【０２３０】
このようにして、ｎ−型半導体領域２１ａとそれよりも高不純物濃度のｎ＋型半導体領域２３ａとにより、メモリトランジスタＭＴ（後述する図２７参照）のソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域２１ｂとそれよりも高不純物濃度のｎ＋型半導体領域２３ｂとにより、制御トランジスタＣＴ（後述する図２７参照）のドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。半導体領域ＭＳは、ｐ型ウェルＰＷ１のうち、平面視において、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分の上層部に、形成される。半導体領域ＭＤは、ｐ型ウェルＰＷ１のうち、平面視において、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分の上層部に、形成される。
【０２３１】
その後、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよび２１ｄ、ならびに、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０２３２】
次に、図２５に示すように、金属シリサイド層２４を形成する（図４のステップＳ１８）。このステップＳ１８では、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、金属膜部１４ａ、導電膜部１５ａ、ゲート電極ＧＥ１およびＧＥ２、キャップ絶縁膜ＣＰ１、ならびに、サイドウォールスペーサ２２を覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄの各々の上に、金属シリサイド層２４がそれぞれ形成される。
【０２３３】
金属シリサイド層２４は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図２５に示すように、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄの各々の上に、金属シリサイド層２４を形成することができる。なお、金属シリサイド層２４は、メモリゲート電極ＭＧ上にも形成される。
【０２３４】
次に、図２６に示すように、絶縁膜２５を形成する（図４のステップＳ１９）。このステップＳ１９では、半導体基板１の主面１ａ全面に、すなわち半導体基板１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、金属膜部１４ａ、導電膜部１５ａ、ゲート電極ＧＥ１およびＧＥ２、キャップ絶縁膜ＣＰ１、ならびに、サイドウォールスペーサ２２を覆うように、絶縁膜２５を形成する。絶縁膜２５は、例えば窒化シリコン膜からなり、例えばＣＶＤ法などを用いて形成することができる。
【０２３５】
次に、図２７に示すように、絶縁膜２５を研磨する（図４のステップＳ２０）。このステップＳ２０では、例えばＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜２５およびキャップ絶縁膜ＣＰ１を研磨することにより、絶縁膜２５の上面を平坦化し、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜部１５ａの上面を露出させる。また、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上面を露出させ、高電圧ＭＩＳＦＥＴ領域１Ｂでは、ゲート電極ＧＥＨの上面を露出させ、境界領域１Ｄおよび１Ｅで、ゲート電極ＧＥ１およびＧＥ２の各々の上面を露出させる。なお、図２７に示す例では、メモリゲート電極ＭＧの表面に形成された金属シリサイド層２４も除去される。
【０２３６】
このようにして、図２７に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣが形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｃと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣが形成される。
【０２３７】
また、図２７に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂで、高電圧のＭＩＳＦＥＴ１０Ｈが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高電圧のＭＩＳＦＥＴ１０Ｈが形成される。
【０２３８】
次に、図２８および図２９に示すように、導電膜部１５ａを除去する（図４のステップＳ２１）。
【０２３９】
ステップＳ２１では、まず、図２８に示すように、半導体基板１の主面１ａ全面に、例えば酸化シリコン膜からなる絶縁膜ＩＦ３を例えばＣＶＤ法により形成する。次に、絶縁膜ＩＦ３をフォトリソグラフィおよびドライエッチングを用いてパターニングし、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂならびに境界領域１Ｄおよび１Ｅで、絶縁膜ＩＦ３を残し、低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜ＩＦ３を除去する。これにより、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜部１５ａが、絶縁膜ＩＦ３から露出する。
【０２４０】
ステップＳ２１では、次に、図２９に示すように、露出した導電膜部１５ａを、エッチングして除去する。すなわち、導電膜部１５ａは、前述したように、ダミーゲート電極として機能する。
【０２４１】
ステップＳ２１では、導電膜部１５ａを、例えばドライエッチングにより除去することができる。あるいは、導電膜部１５ａを、例えばエッチング液を用いたウェットエッチングにより除去してもよい。
【０２４２】
ステップＳ２１により、例えばシリコン膜からなる導電膜部１５ａが除去され、導電膜部１５ａの下の金属膜部１４ａが露出する。また、導電膜部１５ａが除去された部分に、凹部ＣＣ１が形成される。凹部ＣＣ１の底部では、金属膜部１４ａが露出し、凹部ＣＣ１の側壁、すなわち側面では、サイドウォールスペーサ２２が露出する。
【０２４３】
ステップＳ２１では、導電膜部１５ａに比べて金属膜部１４ａがエッチングされにくいエッチング条件で導電膜部１５ａをエッチングすることにより、導電膜部１５ａを選択的に除去する。すなわち、例えば窒化チタン膜からなる金属膜部１４ａを、例えばシリコン膜からなる導電膜部１５ａをエッチングする際のエッチングストッパとして用いる。
【０２４４】
金属膜部１４ａが形成されておらず、導電膜部１５ａがゲート絶縁膜ＧＩＬ上に直接形成されている場合、導電膜部１５ａをエッチングする際に、ゲート絶縁膜ＧＩＬがエッチングされ、さらに、半導体基板１のｐ型ウェルＰＷ３がエッチングされるおそれがある。一方、導電膜部１５ａがゲート絶縁膜ＧＩＬ上に金属膜部１４ａを介して形成されている場合、導電膜部１５ａをエッチングする際に、金属膜部１４ａがエッチングストッパとして機能する。そのため、導電膜部１５ａをエッチングする際に、ゲート絶縁膜ＧＩＬおよびｐ型ウェルＰＷ３がエッチングされることを防止することができる。
【０２４５】
一方、メモリセル領域１Ａおよび高電圧ＭＩＳＦＥＴ領域１Ｂでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧおよびゲート電極ＧＥＨは、絶縁膜ＩＦ３で覆われており、露出していないため、エッチングされない。また、境界領域１Ｄおよび１Ｅでは、ゲート電極ＧＥ１およびＧＥ２は、絶縁膜ＩＦ３で覆われており、露出していないため、エッチングされない。
【０２４６】
次に、図３０に示すように、導電膜２６を形成する（図５のステップＳ２２）。この
ステップＳ２２では、半導体基板１の主面１ａ全面に、ゲート電極ＧＥＬ（後述する図３１参照）用の導電膜２６を形成する。このとき、ステップＳ２１で形成された凹部ＣＣ１の底部に露出している金属膜部１４ａ上に、金属膜部１４ａに接するように、導電膜２６を形成する。そして、導電膜２６により凹部ＣＣ１内を埋め込む。
【０２４７】
導電膜２６として、例えば多結晶シリコン膜などのシリコン膜以外の金属膜を用いることができ、好適には、例えばアルミニウム（Ａｌ）膜、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜などからなる金属膜を用いることができる。導電膜２６を、例えばスパッタリング法などの物理的気相成長（Physical vapor deposition：ＰＶＤ）法で形成することができる。なお、金属膜部１４ａと導電膜２６との間に、ゲート電極ＧＥＬ（後述する図３１参照）の仕事関数を調整するための金属膜を形成してもよい。
【０２４８】
次に、図３１に示すように、導電膜２６を研磨する（図５のステップＳ２３）。このステップＳ２３では、例えばＣＭＰ法を用いて、凹部ＣＣ１の外部の導電膜２６を除去し、凹部ＣＣ１内に導電膜２６を残す。これにより、低電圧ＭＩＳＦＥＴ領域１Ｃでは、ゲート絶縁膜ＧＩＬ上の金属膜部１４ａと、金属膜部１４ａ上に形成され、かつ、凹部ＣＣ１内に残された導電膜２６と、を含むゲート電極ＧＥＬが形成される。また、凹部ＣＣ１の外部の導電膜２６を除去する際に、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂ、ならびに、境界領域１Ｄおよび１Ｅに形成されていた絶縁膜ＩＦ３は、除去される。
【０２４９】
このようにして、図３１に示すように、低電圧ＭＩＳＦＥＴ領域１Ｃで、低電圧のＭＩＳＦＥＴ１０Ｌが形成される。すなわち、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低電圧のＭＩＳＦＥＴ１０Ｌが形成される。
【０２５０】
ゲート電極ＧＥＬのうち、ゲート絶縁膜ＧＩＬに接する部分に、例えば窒化チタン膜からなる金属膜部１４ａが配置されているため、ゲート電極ＧＥＬをメタルゲート電極として機能させることができる。したがって、ゲート電極ＧＥＬのうち、ゲート絶縁膜ＧＩＬに接する部分がシリコン膜からなる場合に比べ、ゲート電極ＧＥＬのうち、ゲート絶縁膜ＧＩＬに接する部分が空乏化することを防止することができ、ＭＩＳＦＥＴ１０Ｌの性能を向上させることができる。
【０２５１】
また、ゲート電極ＧＥＬのうち、金属膜部１４ａ上の部分には、例えばアルミニウム膜などからなる導電膜２６が配置されているため、ゲート電極ＧＥＬのうち、金属膜部１４ａ上の部分がシリコン膜からなる場合に比べ、ＭＩＳＦＥＴ１０Ｌの性能をさらに向上させることができる。
【０２５２】
次に、図３２および図３３に示すように、金属シリサイド層２８を形成する（図５のステップＳ２４）。
【０２５３】
ステップＳ２４では、まず、図３２に示すように、半導体基板１の主面１ａ全面に、例えば窒化シリコン膜からなる絶縁膜２７を例えばＣＶＤ法により形成する。次に、絶縁膜２７をフォトリソグラフィおよびドライエッチングを用いてパターニングし、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂならびに境界領域１Ｄおよび１Ｅで、絶縁膜２７を除去し、低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜２７を残す。これにより、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂならびに境界領域１Ｄおよび１Ｅで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨ、ＧＥ１およびＧＥ２が、絶縁膜２７から露出する。
【０２５４】
ステップＳ２４では、次に、図３３に示すように、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨ、ＧＥ１およびＧＥ２を覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨ、ＧＥ１およびＧＥ２の上層部を、金属膜と反応させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ＧＥ１およびＧＥ２の各々の上に、金属シリサイド層２８が形成される。
【０２５５】
金属シリサイド層２８は、金属シリサイド層２４と同様に、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図３３に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨ、ＧＥ１およびＧＥ２の各々の上に、金属シリサイド層２８を形成することができる。
【０２５６】
次に、図２に示すように、層間絶縁膜２９を形成する（図５のステップＳ２５）。このステップＳ２５では、半導体基板１の主面１ａ全面に、絶縁膜として層間絶縁膜２９を形成する。層間絶縁膜２９は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０２５７】
次に、図２に示すように、プラグＰＧを形成する（図５のステップＳ２６）。このステップＳ２６では、まず、フォトリソグラフィを用いて絶縁膜１６上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜２９および絶縁膜２５をドライエッチングすることにより、層間絶縁膜２９および絶縁膜２５を貫通するコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０２５８】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜２９上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜２９上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示している。
【０２５９】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨおよびＧＥＬの各々の上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域２３ａ、２３ｂ、２３ｃおよび２３ｄの各々の表面上の金属シリサイド層２４の一部が露出し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ならびに、ゲート電極ＧＥＨおよびＧＥＬの各々の表面上の金属シリサイド層２８の一部が露出する。
【０２６０】
次に、図２に示すように、プラグＰＧが埋め込まれた層間絶縁膜２９上に、第１層目の配線である配線Ｍ１を形成する（図５のステップＳ２７）。ここでは、配線Ｍ１を、例えばダマシン技術としてシングルダマシン技術を用いて形成する場合について説明する。
【０２６１】
まず、プラグＰＧが埋め込まれた層間絶縁膜２９上に、絶縁膜３０を形成する。絶縁膜３０は、複数の絶縁膜の積層膜で形成することもできる。次に、レジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜３０の所定の領域に配線溝を形成する。
【０２６２】
次に、形成された配線溝の底部および側壁上を含む絶縁膜３０上に、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜などからなるバリア導体膜を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅（Ｃｕ）のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅（Ｃｕ）めっき膜を形成して、Ｃｕめっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれたＣｕを主導電材料とする第１層目の配線Ｍ１を形成する。なお、図２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層およびＣｕめっき膜を一体化して示している。
【０２６３】
配線Ｍ１は、プラグＰＧを介して、メモリセルＭＣの半導体領域ＭＳおよび半導体領域ＭＤ、ＭＩＳＦＥＴ１０Ｈのｎ＋型半導体領域２３ｃ、ならびに、ＭＩＳＦＥＴ１０Ｌのｎ＋型半導体領域２３ｄなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【０２６４】
以上のようにして、図２を用いて前述した、本実施の形態１の半導体装置が製造される。
【０２６５】
＜比較例１の半導体装置の製造方法＞
次に、比較例１の半導体装置の製造方法について説明する。図３４は、比較例１の半導体装置の製造工程中の要部断面図である。図３５は、比較例１の半導体装置の要部平面図である。
【０２６６】
比較例１の半導体装置の製造工程では、図３のステップＳ３〜図４のステップＳ２０と同様の工程を行って、絶縁膜２５を研磨する。次に、図４のステップＳ２１に相当する工程を行って、図２９に示したように、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜１５を含む導電膜部１５ａ（図２８参照）を除去する際に、高電圧ＭＩＳＦＥＴ領域１Ｂでも、導電膜１５を除去する。そして、図３４に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂで、凹部ＣＣ１０１を形成する。
【０２６７】
次に、図５のステップＳ２２に相当する工程を行って、導電膜２６を形成し、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜２６により凹部ＣＣ１内を埋め込む際に、図３４に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂでも、導電膜２６により凹部ＣＣ１０１内を埋め込む。
【０２６８】
次に、図５のステップＳ２３に相当する工程を行って、図３４に示すように、例えばＣＭＰ法を用いて導電膜２６を研磨する。
【０２６９】
前述したように、高電圧のＭＩＳＦＥＴ１０Ｈのゲート長（チャネル長）は、低電圧のＭＩＳＦＥＴ１０Ｌのゲート長（チャネル長）よりも長いので、ゲート長方向における凹部ＣＣ１０１の幅は、ゲート長方向における凹部ＣＣ１の幅よりも広い。そのため、ＣＭＰ法により導電膜２６を研磨する際に、高電圧ＭＩＳＦＥＴ領域１Ｂで、ディッシングが発生するおそれがある。ディッシングとは、ＣＭＰ法で用いられるパッドの弾性により、導電膜２６が過剰に研磨され、導電膜２６のうち凹部ＣＣ１０１の中央に位置する部分の上面の高さ位置が、絶縁膜２５のうち凹部ＣＣ１０１と隣り合う部分の上面の高さよりも低くなることを意味する。
【０２７０】
ゲート絶縁膜ＧＩＨの厚さは、ゲート絶縁膜ＧＩＬの厚さよりも厚い。また、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜２５の上面の高さが等しい。そのため、高電圧ＭＩＳＦＥＴ領域１Ｂで形成されるゲート電極ＧＥＨの厚さは、低電圧ＭＩＳＦＥＴ領域１Ｃで形成されるゲート電極ＧＥＬの厚さよりも薄くなる。したがって、ディッシングが発生することにより、ゲート電極ＧＥＨの厚さが、所望の厚さよりも薄くなって、ゲート電極ＧＥＬの厚さよりもさらに薄くなると、高電圧のＭＩＳＦＥＴ１０Ｈの、例えば閾値電圧Ｖｔｈなどのトランジスタ特性の低下やばらつきが生じるので、比較例１の半導体装置の性能を向上させることができない。
【０２７１】
前述したように、ゲート長方向（チャネル長方向）における凹部ＣＣ１０１の幅は、ゲート長方向（チャネル長方向）における凹部ＣＣ１の幅よりも広い。そのため、ゲート幅方向（チャネル幅方向）における凹部ＣＣ１０１の長さがゲート長方向（チャネル長方向）における凹部ＣＣ１の長さと等しい場合でも、高電圧のＭＩＳＦＥＴ１０Ｈに及ぼされるディッシングの影響は、低電圧のＭＩＳＦＥＴ１０Ｌに及ぼされるディッシングの影響よりも大きい。
【０２７２】
ここで、高電圧のＭＩＳＦＥＴ１０Ｈが入出力回路またはＥＳＤ（Electrostatic discharge）回路に用いられる場合、高電圧のＭＩＳＦＥＴ１０Ｈを流れる電流を増加させる必要がある。そのため、例えば図３５の左側に示すように、ｐ型ウェルＰＷ２上に、平面視において、複数のゲート電極ＧＥＨが、ゲート長方向（チャネル長方向）に間隔を空けて配置されることが望ましく、ゲート電極ＧＥＨのゲート幅方向（チャネル幅方向）における長さを長くすることが望ましい。
【０２７３】
ところが、前述したように、高電圧のＭＩＳＦＥＴ１０Ｈに及ぼされるディッシングの影響は、低電圧のＭＩＳＦＥＴ１０Ｌに及ぼされるディッシングの影響よりも大きい。そのため、例えば図３５の右側に示すように、高電圧のＭＩＳＦＥＴ１０Ｈを、ゲート幅方向（チャネル幅方向）に複数個のＭＩＳＦＥＴ１０Ｈｄに分割する必要がある。そのため、隣り合うＭＩＳＦＥＴ１０Ｈｄの間に素子分離膜が形成される領域の面積の分だけ、高電圧のＭＩＳＦＥＴ１０Ｈを形成するために必要な領域の面積が増加する。
【０２７４】
すなわち、比較例１の半導体装置では、ディッシングが発生することを防止または抑制する場合、高電圧のＭＩＳＦＥＴ１０Ｈに含まれるゲート電極ＧＥＨの寸法、面積などの平面形状が制限される。その結果、高電圧のＭＩＳＦＥＴ１０Ｈを形成するために必要な領域の面積が増加するため、半導体装置を容易に小型化することができない。
【０２７５】
＜比較例２の半導体装置の製造方法＞
次に、比較例２の半導体装置の製造方法について説明する。図３６は、比較例２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３７は、比較例２の半導体装置のレイアウト構成例を示す図である。
【０２７６】
比較例２の半導体装置の製造工程では、図４のステップＳ２０と同様の工程を行って、絶縁膜２５を研磨する。次に、図４のステップＳ２１に相当する工程を行って、図２９に示したように、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜１５を含む導電膜部１５ａ（図２８参照）を除去する際に、実施の形態１と同様に、高電圧ＭＩＳＦＥＴ領域１Ｂでは、導電膜１５を除去しない。そのため、比較例２の半導体装置の製造工程では、比較例１の半導体装置の製造工程と異なり、図５のステップＳ２３に相当する工程を行って、例えばＣＭＰ法を用いて導電膜２６を研磨する際に、高電圧ＭＩＳＦＥＴ領域１Ｂで、ディッシングが発生するおそれがない。
【０２７７】
一方、比較例２の半導体装置の製造工程では、図３のステップＳ１〜ステップＳ９と同様の工程（図３６のステップＳ１〜ステップＳ９）を行って、スペーサＳＰ１および絶縁膜６を除去する。次に、図３のステップＳ１０に相当する工程（図３６のステップＳ１１０）を行って、図１１に示したように、絶縁膜５および導電膜４を除去する際に、低電圧ＭＩＳＦＥＴ領域１Ｃでは、絶縁膜５および導電膜４を除去するが、高電圧ＭＩＳＦＥＴ領域１Ｂでは、絶縁膜５および導電膜４を除去しない。そのため、高電圧のＭＩＳＦＥＴ１０Ｈに含まれるゲート電極ＧＥＨは、金属膜１４および導電膜１５に代え、制御ゲート電極ＣＧに含まれる導電膜４と同層に形成された導電膜を含むことになる。すなわち、高電圧ＭＩＳＦＥＴ領域１Ｂでは、導電膜４を金属膜１４および導電膜１５に置き換えないが、低電圧ＭＩＳＦＥＴ領域１Ｃでは、導電膜４を金属膜１４および導電膜１５に置き換えることになる。
【０２７８】
したがって、図３７に示すように、比較例２の半導体装置では、膜部ＢＰ１およびＢＰ２（図２参照）は、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間ではなく、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間に形成される。そして、導電膜４を金属膜１４および導電膜１５に置き換える領域と、導電膜４を金属膜１４および導電膜１５に置き換えない領域との間の境界領域の幅は、膜部ＢＰ１およびＢＰ２の分だけ、広くなる。そのため、比較例２の半導体装置では、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域１Ｆの幅は、広くなる。なお、比較例２の半導体装置では、メモリセル領域１Ａと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域１Ｇの幅も、広くなる。
【０２７９】
一般に、低電圧ＭＩＳＦＥＴ領域１Ｃは、平面視において、半導体装置としての半導体チップ内に散在し、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとは、半導体チップのうち極めて多くの部分で隣り合う。そのため、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域１Ｆは、半導体チップ内に複雑に屈曲しながら長い距離に亘って配置され、半導体装置としての半導体チップのうち境界領域１Ｆの占める面積の割合は大きくなって、半導体装置の性能を向上させることができない。例えば境界領域１Ｆの幅が０．５〜１．０μｍ程度必要な場合、半導体チップのうち境界領域１Ｆの占める面積の割合は、極めて大きくなる。
【０２８０】
すなわち、比較例２の半導体装置の平面レイアウトは複雑になり、比較例２の半導体装置の平面レイアウトを容易に設計することができない。
【０２８１】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置の製造工程では、メモリセル領域１Ａで制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、高誘電率膜からなる絶縁膜１３上に、金属窒化物を含む金属膜１４を介して、シリコン膜からなる導電膜１５を形成する。次に、導電膜１５および金属膜１４をパターニングし、高電圧ＭＩＳＦＥＴ領域１Ｂで、金属膜１４および導電膜１５を含むゲート電極ＧＥＨを形成し、低電圧ＭＩＳＦＥＴ領域１Ｃで、金属膜１４を含む金属膜部１４ａ、および、導電膜１５を含む導電膜部１５ａを形成する。次に、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜部１５ａを除去して金属膜部１４ａを露出させ、露出した金属膜部１４ａ上に導電膜２６を形成し、金属膜部１４ａと導電膜２６とを含むゲート電極ＧＥＬを形成する。
【０２８２】
このような半導体装置の製造工程により製造された本実施の形態１の半導体装置は、メモリセル領域１Ａで形成された制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有する。また、当該半導体装置は、高電圧ＭＩＳＦＥＴ領域１Ｂで、半導体基板１上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有する。ゲート絶縁膜ＧＩＨは、低誘電率膜からなる絶縁膜１１と、絶縁膜１１上の高誘電率膜からなる絶縁膜１３と、を含む。ゲート電極ＧＥＨは、絶縁膜１３上の金属窒化物を含む金属膜１４と、金属膜１４上の導電膜１５と、を含む。また、当該半導体装置は、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有する。ゲート絶縁膜ＧＩＬは、低誘電率膜からなる絶縁膜１２と、絶縁膜１２上の高誘電率膜からなる絶縁膜１３と、を含む。ゲート電極ＧＥＬは、絶縁膜１３上の金属窒化物を含む金属膜部１４ａと、金属膜部１４ａ上の導電膜２６と、を含む。絶縁膜１２の膜厚は、絶縁膜１１の膜厚よりも薄い。
【０２８３】
本実施の形態１の半導体装置の製造工程では、低電圧ＭＩＳＦＥＴ領域１Ｃで、導電膜１５を含む導電膜部１５ａを除去する際に、高電圧ＭＩＳＦＥＴ領域１Ｂでは、導電膜１５を除去しない。そのため、本実施の形態１の半導体装置の製造工程では、比較例１の半導体装置と異なり、例えばＣＭＰ法を用いて導電膜２６を研磨する際に、高電圧ＭＩＳＦＥＴ領域１Ｂで、ディッシングが発生することを防止または抑制することができる。
【０２８４】
そのため、ゲート電極ＧＥＨの厚さが、所望の厚さよりも薄くなって、ゲート電極ＧＥＬの厚さよりもさらに薄くなることを防止または抑制し、高電圧のＭＩＳＦＥＴ１０Ｈの、例えば閾値電圧Ｖｔｈなどのトランジスタ特性を向上させ、半導体装置の性能を向上させることができる。また、ディッシングを防止または抑制するため、高電圧のＭＩＳＦＥＴ１０Ｈに含まれるゲート電極ＧＥＨの寸法、面積などの平面形状の制限が少なくなり、その結果、高電圧のＭＩＳＦＥＴ１０Ｈを形成するために必要な領域の面積を低減することができ、半導体装置を容易に小型化することができる。
【０２８５】
図３８は、実施の形態１の半導体装置のレイアウト構成例を示す図である。
【０２８６】
図３８に示すように、本実施の形態１の半導体装置では、膜部ＢＰ１およびＢＰ２は、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間ではなく、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に形成される。そして、前述したように、導電膜４を金属膜１４および導電膜１５に置き換える領域と、導電膜４を金属膜１４および導電膜１５に置き換えない領域との間の境界領域の幅は、広くなるため、本実施の形態１の半導体装置では、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間の境界領域１Ｄおよび１Ｅの幅は、広くなる。なお、本実施の形態１の半導体装置では、メモリセル領域１Ａと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域１Ｇの幅も、広くなる。しかし、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとの間の境界領域１Ｆ（図３７参照）の幅は、広くならない。
【０２８７】
前述したように、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとは、半導体チップのうち極めて多くの部分で隣り合うものの、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとは、半導体チップのうちそれほど多くの部分で隣り合わない。そのため、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間の境界領域１Ｄおよび１Ｅは、半導体チップ内にそれほど長い距離に亘って配置されず、半導体チップのうち境界領域１Ｄおよび１Ｅの占める面積の割合は大きくならない。例えば境界領域１Ｄおよび１Ｅの幅が０．５〜１．０μｍ程度必要な場合であっても、半導体チップのうち境界領域１Ｄおよび１Ｅの占める面積の割合は、それほど大きくならない。
【０２８８】
したがって、本実施の形態１の半導体装置の平面レイアウトはそれほど複雑にならず、本実施の形態１の半導体装置の平面レイアウトを容易に設計することができる。
【０２８９】
また、本実施の形態１の半導体装置の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、ゲート絶縁膜ＧＩＨおよびＧＩＬに含まれる絶縁膜１１および１２を形成する。そのため、ゲート絶縁膜ＧＩＨおよびＧＩＬの各々の厚さを高精度で制御することができ、複数のゲート絶縁膜ＧＩＨの間の厚さの均一性、および、複数のゲート絶縁膜ＧＩＬの間の厚さの均一性を向上させることができる。
【０２９０】
（実施の形態２）
実施の形態１の半導体装置の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、絶縁膜１１を形成した。一方、実施の形態２の半導体装置の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する前に、絶縁膜１１を形成する。
【０２９１】
実施の形態２の半導体装置については、実施の形態１の半導体装置と略同様にすることができ、その説明を省略する。
【０２９２】
＜半導体装置の製造方法＞
図３９は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図４０〜図５１は、実施の形態２の半導体装置の製造工程中の要部断面図である。図４０〜図５１の断面図には、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃの要部断面図が示されている。また、図４０〜図５１の断面図には、境界領域１Ｄ、１Ｅおよび１Ｆの要部断面図が示されている。
【０２９３】
なお、図４９〜図５１における境界領域１Ｄおよび１Ｅの幅を、図４０〜図４８における、境界領域１Ｄおよび１Ｅの幅よりも広く示している。
【０２９４】
図４０〜図５１の断面図においては、一例として、メモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとが互いに隣り合い、高電圧ＭＩＳＦＥＴ領域１Ｂと低電圧ＭＩＳＦＥＴ領域１Ｃとが互いに隣り合う場合を図示している。このとき、境界領域１Ｄは、互いに隣り合うメモリセル領域１Ａと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置され、境界領域１Ｅは、境界領域１Ｄと高電圧ＭＩＳＦＥＴ領域１Ｂとの間に配置されている。
【０２９５】
本実施の形態２の半導体装置の製造工程では、図３のステップＳ１〜ステップＳ３と同様の工程（図３９のステップＳ１〜ステップＳ３）を行って、図４０に示すように、ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成した後、図４０〜図４２に示すように、絶縁膜３、１１および１２を形成する（図３９のステップＳ４１）。
【０２９６】
ステップＳ４１では、まず、図４０に示すように、メモリセル領域１Ａ、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜１１を形成する。また、境界領域１Ｄ、１Ｅおよび１Ｆでも、半導体基板１の主面１ａ上に、絶縁膜１１を形成する。絶縁膜１１の膜厚を、例えば１５ｎｍ程度とすることができる。絶縁膜１１を形成する工程を、実施の形態１で図１２を用いて説明した絶縁膜１１を形成する工程（図３のステップＳ１１）と同様に行うことができる。
【０２９７】
ステップＳ４１では、次に、図４１に示すように、絶縁膜１１上にレジスト膜ＲＦ１１を形成する。そして、フォトリソグラフィにより、レジスト膜ＲＦ１１を貫通して絶縁膜１１に達する開口部を形成し、開口部が形成されたレジスト膜ＲＦ１１を含むレジストパターンＲＰ１１を形成する。このとき、メモリセル領域１Ａおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１１はレジスト膜ＲＦ１１から露出し、高電圧ＭＩＳＦＥＴ領域１Ｂならびに境界領域１Ｄおよび１Ｅで、絶縁膜１１はレジスト膜ＲＦ１１で覆われる。
【０２９８】
ステップＳ４１では、次に、図４１に示すように、レジストパターンＲＰ１１をエッチングマスクとして用いて、絶縁膜１１を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１１を除去し、高電圧ＭＩＳＦＥＴ領域１Ｂならびに境界領域１Ｄおよび１Ｅで、絶縁膜１１を残す。その後、レジストパターンＲＰ１１、すなわちレジスト膜ＲＦ１１を除去する。
【０２９９】
ステップＳ４１では、次に、図４２に示すように、メモリセル領域１Ａで、半導体基板１の主面１ａ上に、絶縁膜３を形成し、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜３と同層に絶縁膜１２を形成する。絶縁膜３の膜厚を、例えば２〜３ｎｍ程度とすることができ、絶縁膜１２の膜厚を、例えば１〜２ｎｍ程度とすることができる。絶縁膜３および１２を形成する工程を、実施の形態１で図６を用いて説明した絶縁膜３を形成する工程（図３のステップＳ４）と同様に行うことができる。
【０３００】
なお、ステップＳ４１では、絶縁膜１２の膜厚を、絶縁膜３の膜厚と同一にしておき、後述する図４９を用いて説明する工程で、絶縁膜１２を再び形成することなどにより、絶縁膜１２を、ステップＳ４１と異なる工程で形成することができる。
【０３０１】
次に、図３のステップＳ５と同様の工程を行って、図４２に示すように、絶縁膜３、１１および１２上に、導電膜４および絶縁膜５を形成する（図３９のステップＳ５）。このとき、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１上に、絶縁膜１１および１２を覆う導電膜４を形成する。
【０３０２】
次に、図４３に示すように、図３のステップＳ６と同様の工程を行って、レジスト膜ＲＦ１を含むレジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜５、導電膜４および絶縁膜３をパターニングする（図３９のステップＳ６）。
【０３０３】
これにより、メモリセル領域１Ａで、半導体基板１上、すなわちｐ型ウェルＰＷ１上の絶縁膜３を含むゲート絶縁膜ＧＩｃが形成され、ゲート絶縁膜ＧＩｃ上の導電膜４を含む制御ゲート電極ＣＧが形成される。なお、制御ゲート電極ＣＧ上の絶縁膜５を含むキャップ絶縁膜ＣＰ１が形成されてもよい。
【０３０４】
一方、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５、導電膜４ならびに絶縁膜１１および１２は残される。また、境界領域１Ｄおよび１Ｅのうち、ゲート電極ＧＥ１（後述する図４８参照）が形成される部分、および、ゲート電極ＧＥ１が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜５、導電膜４ならびに絶縁膜１１および１２は残される。
【０３０５】
次に、図３のステップＳ７およびステップＳ８と同様の工程（図３９のステップＳ７およびステップＳ８）を行って、図４４に示すように、導電膜７をエッチバックする。これにより、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁の各々に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７からなる、メモリゲート電極ＭＧおよびスペーサＳＰ１が形成される。
【０３０６】
次に、図３のステップＳ９と同様の工程を行って、図４５および図４６に示すように、スペーサＳＰ１および絶縁膜６を除去する（図３９のステップＳ９）。すなわち、図４５に示すように、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出するような、レジスト膜ＲＦ２を含むレジストパターンＲＰ２を、半導体基板１上に形成する。そして、形成されたレジストパターンＲＰ２をエッチングマスクとしたドライエッチングにより、図４６に示すように、スペーサＳＰ１を除去する。このとき、メモリセル領域１Ａにおいて、絶縁膜６のうち、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分と、を含むゲート絶縁膜ＧＩｍが形成される。
【０３０７】
次に、図３のステップＳ１０と同様の工程を行って、図４７および図４８に示すように、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜５および導電膜４を除去する。（図３９のステップＳ１０）。
【０３０８】
ステップＳ１０では、まず、図４７に示すように、レジスト膜ＲＦ３を含むレジストパターンＲＰ３を形成し、次に、図４８に示すように、レジストパターンＲＰ３をエッチングマスクとして用いて、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、境界領域１Ｄで、ゲート絶縁膜ＧＩ１とゲート電極ＧＥ１とを含む膜部ＢＰ１が形成される。なお、ゲート電極ＧＥ１上の絶縁膜５を含むキャップ絶縁膜ＣＰ１が形成されてもよい。一方、高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃで、絶縁膜１１および１２は残される。
【０３０９】
本実施の形態２では、実施の形態１と異なり、既に絶縁膜１１および１２が形成されているため、次に、図４のステップＳ１２およびステップＳ１３と同様の工程を行って、図４９に示すように、絶縁膜１３、金属膜１４、導電膜１５および絶縁膜１６を形成する。また、絶縁膜１３を形成する前に、メモリセル領域１Ａおよび境界領域１Ｄで、半導体基板１の主面１ａ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成してもよい。
【０３１０】
なお、ステップＳ１０では、絶縁膜５および導電膜４をエッチングする際に、高電圧ＭＩＳＦＥＴ領域１Ｂで絶縁膜１１の膜厚が減少しないように、導電膜４が除去された後、エッチングを停止するタイミングを精度よく制御することが望ましい。また、ステップＳ１０では、絶縁膜５および導電膜４をエッチングする際に、低電圧ＭＩＳＦＥＴ領域１Ｃで絶縁膜１２が除去されないように、導電膜４が除去された後、エッチングを停止するタイミングを、精度よく制御することが望ましい。
【０３１１】
あるいは、ステップＳ１０では、導電膜４が除去された後もなおエッチングを行って、低電圧ＭＩＳＦＥＴ領域１Ｃで絶縁膜１２を除去してもよい。このような場合には、図４のステップＳ１２およびステップＳ１３と同様の工程を行って、図４９に示すように、絶縁膜１３、金属膜１４、導電膜１５および絶縁膜１６を形成する際に、絶縁膜１３を形成する前に、低電圧ＭＩＳＦＥＴ領域１Ｃで、半導体基板１の主面１ａ上に、絶縁膜１２を再び形成してもよい。
【０３１２】
実施の形態１の半導体装置の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、絶縁膜１１を形成する。そのため、前述したように、絶縁膜１１を熱酸化法のみにより形成すると、メモリゲート電極ＭＧと半導体基板１との間に、バーズピークが形成されるおそれがある。
【０３１３】
一方、本実施の形態２の半導体装置の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する前に、絶縁膜１１を形成する。そのため、絶縁膜１１を熱酸化法のみにより形成した場合でも、メモリゲート電極ＭＧと半導体基板１との間にバーズピークが形成されることを防止することができる。
【０３１４】
次に、図４のステップＳ１４と同様の工程を行って、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３をパターニングする。
【０３１５】
ステップＳ１４では、まず、図５０に示すように、レジスト膜ＲＦ５を含むレジストパターンＲＰ５を形成する。
【０３１６】
ステップＳ１４では、次に、図５１に示すように、レジストパターンＲＰ５をエッチングマスクとして用いて、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０３１７】
これにより、メモリセル領域１Ａ、境界領域１Ｄ、および、境界領域１Ｅのうち膜部ＢＰ２（図１８参照）が形成される部分に対してメモリセル領域１Ａ側の部分で、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３は除去される。また、高電圧ＭＩＳＦＥＴ領域１Ｂ、低電圧ＭＩＳＦＥＴ領域１Ｃ、境界領域１Ｆ、境界領域１Ｅのうち膜部ＢＰ２が形成される部分、および、境界領域１Ｅのうち膜部ＢＰ２が形成される部分に対してメモリセル領域１Ａ側と反対側の部分で、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３は残される。その後、レジストパターンＲＰ５、すなわちレジスト膜ＲＦ５を除去する。
【０３１８】
ステップＳ１４では、次に、図１７に示すように、レジスト膜ＲＦ６を含むレジストパターンＲＰ６を形成する。
【０３１９】
ステップＳ１４では、次に、図１８に示すように、レジストパターンＲＰ６をエッチングマスクとして用いて、絶縁膜１６、導電膜１５、金属膜１４および絶縁膜１３を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０３２０】
これにより、高電圧ＭＩＳＦＥＴ領域１Ｂで、ゲート絶縁膜ＧＩＨおよびゲート電極ＧＥＨが形成され、低電圧ＭＩＳＦＥＴ領域１Ｃで、ゲート絶縁膜ＧＩＬ、金属膜部１４ａおよび導電膜部１５ａが形成される。また、境界領域１Ｅで、ゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２が形成され、ゲート絶縁膜ＧＩ２とゲート電極ＧＥ２とを含む膜部ＢＰ２が形成される。
【０３２１】
次に、実施の形態１と同様に、図４のステップＳ１５〜図５のステップＳ２７およびその後の工程を行って、本実施の形態２の半導体装置が製造される。
【０３２２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造工程も、実施の形態１の半導体装置の製造工程と同様の工程を有する。また、本実施の形態２の半導体装置も、実施の形態１の半導体装置と同様の構造を有する。そのため、本実施の形態２の製造工程でも、実施の形態１の製造工程と同様に、例えばＣＭＰ法を用いて導電膜２６（図３１参照）を研磨する際に、高電圧ＭＩＳＦＥＴ領域１Ｂで、ディッシングが発生することを防止または抑制することができ、半導体装置の性能を向上させることができる。また、半導体装置を容易に小型化することができる。
【０３２３】
また、本実施の形態２でも、実施の形態１と同様に、半導体チップのうち境界領域１Ｄおよび１Ｅの占める面積の割合は大きくならず、本実施の形態２の半導体装置の平面レイアウトはそれほど複雑にならず、本実施の形態２の半導体装置の平面レイアウトを容易に設計することができる。
【０３２４】
一方、本実施の形態２の半導体装置の製造工程では、実施の形態１の半導体装置の製造工程と異なり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する前に、絶縁膜１１を形成する。そのため、絶縁膜１１を熱酸化法のみにより形成した場合でも、メモリゲート電極ＭＧと半導体基板１との間にバーズピークが形成されることを防止することができ、メモリセルＭＣに与えるバーズピークの影響を低減することができる。
【０３２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３２６】
１  半導体基板
１ａ  主面
１Ａ  メモリセル領域
１ｂ  素子分離溝
１Ｂ  高電圧ＭＩＳＦＥＴ領域
１Ｃ  低電圧ＭＩＳＦＥＴ領域
１Ｄ、１Ｅ、１Ｆ、１Ｇ  境界領域
２  素子分離膜
２ａ、３  絶縁膜
４  導電膜
４ｓ、５ｓ  側面
５、６  絶縁膜
６ａ、６ｃ  酸化シリコン膜
６ｂ  窒化シリコン膜
７  導電膜
１０Ｈ、１０Ｈｄ、１０Ｌ  ＭＩＳＦＥＴ
１１、１２、１３  絶縁膜
１４  金属膜
１４ａ  金属膜部
１５  導電膜
１５ａ  導電膜部
１５ｓ、１６ｓ  側面
１６  絶縁膜
２１ａ、２１ｂ、２１ｃ、２１ｄ  ｎ−型半導体領域
２２  サイドウォールスペーサ
２３ａ、２３ｂ、２３ｃ、２３ｄ  ｎ＋型半導体領域
２４  金属シリサイド層
２５  絶縁膜
２６  導電膜
２７  絶縁膜
２８  金属シリサイド層
２９  層間絶縁膜
３０  絶縁膜
ＡＲ１〜ＡＲ３  活性領域
ＢＰ１、ＢＰ２  膜部
ＣＣ１  凹部
ＣＧ  制御ゲート電極
ＣＮＴ  コンタクトホール
ＣＰ１、ＣＰ２  キャップ絶縁膜
ＣＴ  制御トランジスタ
ＧＥ１、ＧＥ２、ＧＥＨ、ＧＥＬ  ゲート電極
ＧＩ１、ＧＩ２、ＧＩｃ、ＧＩＨ、ＧＩＬ、ＧＩｍ  ゲート絶縁膜
ＩＦ１〜ＩＦ４  絶縁膜
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ  半導体領域
ＭＧ  メモリゲート電極
ＭＳ  半導体領域
ＭＴ  メモリトランジスタ
ＰＧ  プラグ
ＰＷ１〜ＰＷ３  ｐ型ウェル
ＲＦ１、ＲＦ１０、ＲＦ１１、ＲＦ２〜ＲＦ９  レジスト膜
ＲＰ１、ＲＰ１０、ＲＰ１１、ＲＰ２〜ＲＰ９  レジストパターン
ＳＰ１  スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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