(57)【特許請求の範囲】
【請求項１】
走査光学系であって、
光放射源と、
少なくとも１つの操作可能鏡を含む複数の光学素子を備えた、光放射を被検体へ輸送する光走査ビーム輸送系と、
前記少なくとも１つの操作可能鏡に結合された少なくとも１つのアクチュエータと、
前記被検体から戻る光放射を検出する検出系と、
ユーザインタフェースを含み、少なくとも部分的に前記ユーザインタフェースからの入力に応答して指示セットを処理するように構成された通信装置と、
メモリ、前記通信装置から導出された指示を受信するマイクロコントローラ及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む制御装置と、
を含み、
前記少なくとも１つのアクチュエータが、前記マイクロコントローラから連続コマンドの形式の第１の指示セットを受信し、前記ＦＰＧＡから並行コマンドの形式の第２の指示セットを受信し、
前記第１の指示セットは、少なくとも部分的に前記通信装置の前記ユーザインタフェースからの入力に応答して、前記少なくとも１つの操作可能鏡の運動パターンを設定するものであり、
前記第２の指示セットは、少なくとも部分的に１つ若しくは複数のトリガイベントに応答して、実質的にリアルタイムで、前記少なくとも１つの操作可能鏡の運動パターンの属性を修正するものであり、
前記第２の指示セットは、前記第１の指示セットを直接に実行するか、又は、走査スケール、走査回転角度、走査位置、光学歪み若しくは走査系の機械的非線形性に由来するビーム位置の走査補正量、走査開始時点、走査停止時点、及び、走査速度のうちの複数を修正するものである、
走査光学系。
【請求項２】
前記マイクロコントローラは、前記ＦＰＧＡ内に構成されたソフトウェアプロセッサである、
請求項１に記載の走査光学系。
【請求項３】
前記走査光学系は、光干渉断層イメージングシステム、走査型レーザー検眼鏡及び走査型共焦点光学顕微鏡のうちいずれかである、
請求項１に記載の走査光学系。
【請求項４】
前記マイクロコントローラは、前記制御装置の前記メモリ内に、前記第１の指示セットを有するテーブルを含む、
請求項３に記載の走査光学系。
【請求項５】
前記ＦＰＧＡは、前記第２の指示セットに応答して前記制御装置の前記メモリ内の指示を実行するように構成されている、
請求項４に記載の走査光学系。
【請求項６】
前記トリガイベントは、マスタクロックから導出されたトリガ、前記光放射源から導出されたトリガ、前記検出系から導出されたトリガ、前記少なくとも１つの操作可能鏡から導出されたトリガ、少なくとも１つの第２の操作可能鏡から導出されたトリガ、前記被検体に関連づけられた動きセンサから導出されたトリガ、及び、外部の装置から導出されたトリガのうち、１つ若しくは複数を含む、
請求項１から５のいずれか１項に記載の走査光学系。
【請求項７】
走査光学系用の制御装置であって、前記制御装置は、
メモリと、
前記メモリに結合されたマイクロコントローラと、
前記メモリ及び前記マイクロコントローラに結合されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
を含み、
前記マイクロコントローラ及び前記ＦＰＧＡは、ユーザインタフェースを含みかつ少なくとも部分的に前記ユーザインタフェースからの入力に応答して指示セットを処理するように構成された通信装置から導出された指示を受信し、
前記走査光学系は、
光放射源と、
少なくとも１つの操作可能鏡を含む複数の光学素子を備えた、光放射を被検体へ輸送する光走査ビーム輸送系と、
前記少なくとも１つの操作可能鏡に結合された少なくとも１つのアクチュエータと、
前記被検体から戻る光放射を検出する検出系と、
を含み、
前記少なくとも１つのアクチュエータが、前記マイクロコントローラから連続コマンドの形式の第１の指示セットを受信し、前記ＦＰＧＡから並行コマンドの形式の第２の指示セットを受信し、
前記第１の指示セットは、少なくとも部分的に前記通信装置の前記ユーザインタフェースからの入力に応答して、前記少なくとも１つの操作可能鏡の運動パターンを設定するものであり、
前記第２の指示セットは、少なくとも部分的に１つ若しくは複数のトリガイベントに応答して、実質的にリアルタイムで、前記少なくとも１つの操作可能鏡の運動パターンの属性を修正するものであり、
前記第２の指示セットは、前記第１の指示セットを直接に実行するか、又は、走査スケール、走査回転角度、走査位置、光学歪み若しくは走査系の機械的非線形性に由来するビーム位置の走査補正量、走査開始時点、走査停止時点、及び、走査速度のうちの複数を修正するものである、
制御装置。
【請求項８】
前記マイクロコントローラは、前記ＦＰＧＡ内に構成されたソフトウェアプロセッサである、
請求項７に記載の制御装置。
【請求項９】
前記走査光学系は、光干渉断層イメージングシステム、走査型レーザー検眼鏡及び走査型共焦点光学顕微鏡のうちいずれかである、
請求項７に記載の制御装置。
【請求項１０】
前記マイクロコントローラは、前記制御装置の前記メモリ内に、前記第１の指示セットを有するテーブルを含む、
請求項９に記載の制御装置。
【請求項１１】
前記ＦＰＧＡは、前記第２の指示セットに応答して前記制御装置の前記メモリ内の指示を実行するように構成されている、
請求項１０に記載の制御装置。
【請求項１２】
前記トリガイベントは、マスタクロックから導出されたトリガ、前記光放射源から導出されたトリガ、前記検出系から導出されたトリガ、前記少なくとも１つの操作可能鏡から導出されたトリガ、少なくとも１つの第２の操作可能鏡から導出されたトリガ、前記被検体に関連づけられた動きセンサから導出されたトリガ、及び、外部の装置から導出されたトリガのうち、１つ若しくは複数を含む、
請求項７から１１のいずれか１項に記載の制御装置。
【請求項１３】
走査光学系の制御方法であって、前記走査光学系は、
光放射源と、
少なくとも１つの操作可能鏡を含む複数の光学素子を備えた、光放射を被検体へ輸送する光走査ビーム輸送系と、
前記少なくとも１つの操作可能鏡に結合された少なくとも１つのアクチュエータと、
前記被検体から戻る光放射を検出する検出系と、
ユーザインタフェースを含む通信装置と、
メモリ、前記通信装置から導出された指示を受信するマイクロコントローラ及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む制御装置と、
を含み、
前記方法は、
少なくとも部分的に前記通信装置の前記ユーザインタフェースからの入力に応答して指示セットを処理するステップと、
前記少なくとも１つのアクチュエータで、前記マイクロコントローラから、連続コマンドの形式の第１の指示セットを受信するステップと、
前記少なくとも１つのアクチュエータで、前記ＦＰＧＡから、並行コマンドの形式の第２の指示セットを受信するステップと、
を含み、
前記第１の指示セットは、少なくとも部分的に前記通信装置の前記ユーザインタフェースからの入力に応答して、前記少なくとも１つの操作可能鏡の運動パターンを設定するものであり、
前記第２の指示セットは、少なくとも部分的に１つ若しくは複数のトリガイベントに応答して、実質的にリアルタイムで、前記少なくとも１つの操作可能鏡の運動パターンの属性を修正するものであり、
前記第２の指示セットは、前記第１の指示セットを直接に実行するか、又は、走査スケール、走査回転角度、走査位置、光学歪み若しくは走査系の機械的非線形性に由来するビーム位置の走査補正量、走査開始時点、走査停止時点、及び、走査速度のうちの複数を修正するものである、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１４年１１月７日付提出の米国仮出願第６２／０７６７０８号（United States Provisional Application Serial No.62/076708）の優先権を主張し、この出願の開示内容は引用により全体として本願に組み込まれるものとする。
【０００２】
本発明のコンセプトは、広くは光学走査系に関しており、より具体的には、種々の用途のために所望のパターンが形成されるよう光ビームを操作するのに用いられる１つ若しくは複数の鏡を備えた光学走査系に関する。
【背景技術】
【０００３】
光干渉断層（ＯＣＴ）イメージングシステムなどの光ビーム走査系では典型的に、試料の正確なイメージングを保証するため、鏡位置及びカメラ露光及びその他関連デバイスの精密な同期が要求される。電圧の形態の鏡位置のテーブルがメモリバッファに記憶されており、所定のクロックと同期して連続的に出力される。同期クロックはカメラ系又は独立したクロック源のいずれかから到来する。幾つかの用途では、走査パターンの関心領域（ＲＯＩ）を指示するトリガを形成する必要がありうるが、これは走査パターン内で連続的若しくは周期的であってもよいし、そうでなくてもよい。周期的なトリガ信号の形成は、システムクロックでの１つ若しくは複数のクロック分周器によって達成することができる。ただし、単純なクロック分周器では、任意のトリガ形成は一般的でない。
【０００４】
走査パターンの座標は、典型的には予め計算されており、システムのランダムアクセスメモリ（ＲＡＭ）内のテーブルに記憶されている。ラスタ形成のパターンでは、１次元での位置の進行が反復され、他の次元は連続的に増大される。例えば１０００×１０００のラスタでは百万個のデータ点が生じるが、ここでは１次元のデータが１０００回反復される。この場合、ダイナミックなパターン修正には、新たな座標テーブルの形成とその駆動メモリへの伝送とが要求される。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明のコンセプトの幾つかの実施形態において、光放射源と、少なくとも１つの操作可能鏡を含む複数の光学素子を備えた、光放射を被検体へ輸送する光走査ビーム輸送系と、少なくとも１つの操作可能鏡に結合された少なくとも１つのアクチュエータと、被検体から戻る光放射を検出する検出系と、ユーザインタフェースを含みかつ少なくとも部分的に当該ユーザインタフェースからの入力に応答して指示セットを処理するように構成された通信装置と、メモリ、並びに、通信装置から導出された指示を受信するマイクロコントローラ及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む制御装置と、少なくとも１つの操作可能鏡に結合された少なくとも１つのアクチュエータとを含む、走査光学系を提供する。少なくとも１つのアクチュエータは、マイクロコントローラから連続コマンドの形式の第１の指示セットを受信し、ＦＰＧＡから並行コマンドの形式の第２の指示セットを受信する。第１の指示セットは、少なくとも部分的に通信装置のユーザインタフェースからの入力に応答して、少なくとも１つの操作可能鏡の運動パターンを設定するものである。第２の指示セットは、少なくとも部分的に１つ若しくは複数のトリガイベントに応答して、実質的にリアルタイムで、少なくとも１つの操作可能鏡の運動パターンの属性を修正するものである。
【０００６】
別の実施形態では、マイクロコントローラは、ＦＰＧＡ内に構成されたソフトウェアプロセッサであってよい。
【０００７】
さらに別の実施形態では、走査光学系は、光干渉断層イメージングシステム、走査型レーザー検眼鏡及び走査型共焦点光学顕微鏡のうちいずれかであってよい。
【０００８】
幾つかの実施形態では、マイクロコントローラは、制御装置のメモリ内に、第１の指示セットを有するテーブルを含むことができる。
【０００９】
さらに別の実施形態では、ＦＰＧＡを、第２の指示セットに応答して制御装置のメモリ内の指示を実行するように構成することができる。
【００１０】
幾つかの実施形態では、第２の指示セットは、第１の指示セットを直接に実行するか、又は、走査スケール、走査回転角度、走査位置、光学歪み若しくは走査系の機械的非線形性に由来するビーム位置の走査補正量、走査開始時点、走査停止時点、及び、走査速度のうち、１つ若しくは複数を修正するものであってよい。
【００１１】
別の実施形態では、トリガイベントは、マスタクロックから導出されたトリガ、光放射源から導出されたトリガ、検出系から導出されたトリガ、少なくとも１つの操作可能鏡から導出されたトリガ、少なくとも１つの第２の操作可能鏡から導出されたトリガ、被検体に関連づけられた動きセンサから導出されたトリガ、及び、外部の装置から導出されたトリガのうち、１つ若しくは複数であってよい。
【００１２】
関連する制御装置及び方法も提供される。
【図面の簡単な説明】
【００１３】
【図１】メモリバッファに記憶された電圧テーブル対を含む従来の光学走査系を示すブロック図である。
【図２】ハイレベル制御装置のハードウェアを示すブロック図である。
【図３】本発明のコンセプトの幾つかの実施形態による受動フェールセーフを示すブロック図である。
【図４】本発明のコンセプトの幾つかの実施形態によるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示すブロック図である。
【図５】本発明のコンセプトの幾つかの実施形態による走査制御ブロックを示すブロック図である。
【図６】本発明のコンセプトの幾つかの実施形態による別の走査制御ブロックを示すブロック図である。
【図７】１００ＭＨｚのシステムクロックから１６個までのクロックを形成するクロック形成ブロックを示すブロック図である。
【図８】本発明のコンセプトの幾つかの実施形態による種々のトリガ／クロックを示すブロック図である。
【図９】本発明のコンセプトの幾つかの実施形態による走査制御パイプラインを示すブロック図である。
【図１０】本発明のコンセプトの幾つかの実施形態による単独チャネル用の指示走査コンセプトのコンフィグレーションを示すブロック図である。
【図１１】本発明のコンセプトの幾つかの実施形態による走査指示と可能な指示オペコードとのテーブルを示す表である。
【図１２】Ａは本発明のコンセプトの幾つかの実施形態による演算の例を示すテーブルであり、Ｂはそのグラフである。
【図１３】本発明のコンセプトの幾つかの実施形態によるハードウェアパターンを示すブロック図である。
【発明を実施するための形態】
【００１４】
以下に、本発明のコンセプトの実施形態を示す添付図を参照して、本発明のコンセプトをいっそう完全となるよう説明する。ただし、本発明のコンセプトは、他の代替的な態様で実施することも可能であり、ここに記載する実施形態に限定されると理解されてはならない。
【００１５】
したがって、本発明のコンセプトには種々の修正及び他の代替的な態様を適用することが可能であるが、各図には例として本発明の特定の実施形態を示し、以下ではこれを詳細に説明する。ただし、本発明のコンセプトをここに開示した特定の態様に限定する意図はなく、逆に、本発明のコンセプトは特許請求の範囲によって規定される本発明の思想及び範囲に包含されるあらゆる修正、等価物及び代替物をカバーすると理解されたい。なお、各図の説明を通して、同様の参照番号を同様の要素に付してある。
【００１６】
ここで使用する用語は、特定の実施形態を説明するためだけのものであり、本発明のコンセプトを限定することを意図しない。ここで使用されている単数形の「１つ（a, an）」「前記１つ（the）」等は、文脈から別の意味を示すことが明らかである場合を除き、複数形を含むことも意図したものである。さらに、「含む」「有する」「備える」及び／又は「包含する」（“comprises”, “comprising”, “includes”, “including”）なる語が本願明細書中にて使用される場合には、記載されているフィーチャ、完成品、ステップ、動作、要素及び／又は部品の存在を規定しているのであって、さらに１つ若しくは複数の他のフィーチャ、完成品、ステップ、動作、要素、部品及び／又はこれらの群の存在又は追加を除外するものではないと理解されたい。さらに、或る要素が他の要素に「応答する」又は「接続されている」との記載がある場合には、当該要素は当該他の要素に直接に応答若しくは直接接続されてもよいし、又は、介挿の要素が存在してもよい。逆に、或る要素が他の要素に「直接に応答する」若しくは「直接に接続されている」との記載がある場合には、介挿の要素は存在しない。ここで使用している「及び／又は」なる用語は、列挙された関連項目の１つ又は複数のいかなる組み合わせも全て含むものであり、「／」と略記されることもある。
【００１７】
特記がない場合、ここで使用する語（技術用語及び科学用語を含む）は全て、本発明のコンセプトが属する分野の通常の知識を有する者が通常解するのと同じ意義を有する。さらに、ここで使用している語の意義は、本願明細書の文脈及び関連分野における当該語の意義に一致する意義を有するものと解されるべきであり、明示的に定義されていないかぎり、観念的な又は過度に形式的な意義において解釈されるものではないと解されたい。
【００１８】
複数の要素を表すために「第１の」「第２の」等の語を用いる場合があるが、当該要素はこれらの語によって限定されるべきではないことを理解されたい。これらの語は、或る要素を他の要素から区別するためだけに用いられるものである。例えば、開示されている教説から逸脱することなく、第１の要素を第２の要素と称することができ、同様に、第２の要素を第１の要素と称することができる。図の一部では、通信の主な方向を示す矢印が通信経路に含まれるが、通信は図示の矢印とは反対の方向にも行いうると理解されたい。
【００１９】
上述したように、本発明のコンセプトの実施形態は光学走査系に関する。例えば、幾つかの実施形態は、種々の用途に所望されるパターンを形成するために、１つの光放射源と光ビームの操作に用いられる１つ若しくは複数の鏡とを含む光学走査系を提供する。本発明のコンセプトの幾つかの実施形態は、特に、システムの全体制御、走査パターンの形成、及び、走査系の種々の部品の同期に関する。本発明の各実施形態は、特には光干渉断層（ＯＣＴ）イメージングシステム、走査型レーザー検眼鏡、走査型共焦点顕微鏡などに適用される光学走査系に関しており、その適用形態を図１〜図１３に関連して以下に説明する。
【００２０】
本発明のコンセプトの幾つかの実施形態では、光ビーム走査系のために特に設計された走査制御装置のプラットフォームが提供される。当該光ビーム走査系は、付加的に、例えば光干渉断層（ＯＣＴ）システム、走査型レーザー検眼鏡若しくは走査型共焦点顕微鏡及び他の同種の光学系において、被検体と相互作用した検出光放射若しくは被検体から戻る検出光放射に対する検出系を含む。上述したように、幾つかの実施形態では、制御装置は、ハードウェアプラットフォーム及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）コンフィグレーション及びファームウェアを含む３つの設計層から成る。幾つかの実施形態のハードウェアレベルでは、当該設計はマルチチャネルガルバノドライブシステム、外部トリガ、走査フェールセーフ回路、光学走査素子アクチュエータモータドライブ、リモートスレーブコントローラ及びローカルユーザインタフェースを含む。
【００２１】
幾つかの実施形態のＦＰＧＡレベルでは、上記設計は、ソフトウェアプロセッサ、種々の周辺ブロック、走査制御ブロック及びユーザインタフェースブロックを含む。本発明のコンセプトの走査制御ブロックは、少なくとも２つの異なるフィーチャから成る。１つのフィーチャはリアルタイムでテーブルに設定されている走査パターンを変化させる計算パイプラインであってよく、もう１つのフィーチャは指示ベースのリアルタイム走査定義アーキテクチャであってよい。
【００２２】
幾つかの実施形態のファームウェアレベルでは、上記設計は、マルチスレッドエンベデッド環境から成り、この環境は、システム状態の監視、ホストパーソナルコンピュータ（ＰＣ）からの命令の処理、ローカルユーザインタフェース（ＵＩ）からの命令の引き継ぎ、リモートスレーブコントローラの監視及び制御、ホストＰＣへのエラー警報及びステータス更新の形成、ローカル及びリモート制御設定の同期の維持などが可能である。
【００２３】
図１によれば、図示されているように、従来の光学走査系に、電圧テーブル対（Ｘガルバノ及びＹガルバノ）が形成されており、メモリバッファ１０，１１にそれぞれ記憶されている。クロック源１９は、ファーストインファーストアウト（ＦＩＦＯ）バッファ１２をトリガして、Ｘ及びＹのディジタルアナログ変換（ＤＡＣ）電圧レジスタ１５と、鏡を位置決めするガルバノを駆動する複数のＤＡＣ１７とを更新する。次のクロックで、ＦＩＦＯ１２は、テーブルが終端に達して始端からリロードされるまで、次の値をキューに送信する。これは例えばＰＣ内のジェネリックデータ取得カード又はカスタマイズされたガルバノドライブＤＡＣを用いて行うことができる。
【００２４】
本発明のコンセプトの実施形態は、光学素子を制御するアクチュエータドライブと複数のガルバノドライブチャネルとを備えた完全統合型の光学走査駆動系を含む。アクチュエータ及びガルバノドライブは全て、中央ＦＰＧＡシステムオンチップアーキテクチャのもとで制御され、これにより、多数のシステム部品を密に結合したコンフィグレーション及び制御が可能となる。ＦＰＧＡにより、正確なタイミング制御と効率の良い計算パイプラインとが得られるうえ、マイクロコントローラによってプログラミングの簡単化と外部のホストＰＣに対する広範囲の命令インタフェースとが達成される。
【００２５】
図２に即して、ハイレベル制御装置のハードウェアブロックを検討する。制御装置の中心はＦＰＧＡモジュール１００であり、これは、カスタムアプリケーションのための多数のＩ／Ｏ線を含むマイクロコントローラとして機能する全ての支援部品を備えたものであれば、シェルフ外のモジュールであってもよい。
【００２６】
ＦＰＧＡモジュール
幾つかの実施形態では、ＦＰＧＡモジュール１００は、専用の複数の機能ブロックから成るマザーボード１１８にプラグインされている。これらの機能ブロックは、これに限定されるものではないが、ディジタルアナログ変換器（ＤＡＣ）、アナログディジタル変換器（ＡＤＣ）、フェールセーフ回路、ユニバーサルシリアルバス（ＵＳＢ）ホストコントローラ、ＵＳＢデバイスコントローラ、ステッパモータドライブ、ユーザインタフェースポート、外部トリガＩ／Ｏなどを含む。
【００２７】
上述したように、システムは１つ若しくは複数のアクチュエータを含むことができる。当該１つ若しくは複数のアクチュエータは、それぞれマイクロコントローラ及びＦＰＧＡから第１の指示セット及び第２の指示セットを受信するように構成可能である。幾つかの実施形態では、第１の指示セットは、少なくとも部分的に通信装置のユーザインタフェースからの入力に応答して、少なくとも１つの操作可能鏡の運動パターンを設定できるものである。第２の指示セットは、少なくとも部分的に１つ若しくは複数のトリガイベントに応答して、実質的にリアルタイムで、少なくとも１つの操作可能鏡の運動パターンの属性を修正できるものである。ここで使用している「トリガイベント」とは、マスタクロックから導出されたトリガ、光放射源から導出されたトリガ、検出系から導出されたトリガ、少なくとも１つの操作可能鏡から導出されたトリガ、少なくとも１つの第２の操作可能鏡から導出されたトリガ、被検体に関連づけられた動きセンサから導出されたトリガ、及び、外部の装置から導出されたトリガのうち、１つ若しくは複数をいう。
【００２８】
幾つかの実施形態では、マスタクロックは制御装置のマスタクロックを含んでよく、マスタクロックから導出されたトリガはクロック分周器で形成された一連のクロックの１つであってよい。
【００２９】
幾つかの実施形態では、光放射源から導出されるトリガは、光源の変調信号又は光源のエラー条件又は光源の高出力若しくは低出力の条件に応答するトリガであってよい。トリガの導出元である光源は、光学系の光放射イメージング源であってもよいし、又は、幾つかの実施形態においては、異なる光放射源からトリガを導出してもよい。後者のケースでは、トリガの導出元である光放射源は、被検体に配向された第２の光放射源であってよく、トリガ条件は、第２の光放射源の高出力の条件を含んでもよいし、又は、第２の光放射源と走査ビーム光放射源とからの各光放射出力の和を含んでもよい。
【００３０】
幾つかの実施形態では、検出系から導出されるトリガは、検出系の同期マスタクロックを含んでもよいし、又は、検出系の検出条件若しくはエラー条件に応答して導出される非同期信号を含んでもよい。
【００３１】
幾つかの実施形態では、トリガは操作鏡そのものから導出可能であり、例えば操作可能鏡若しくはそのアクチュエータからフィードバックされたエラー条件又は制限条件であってよい。
【００３２】
幾つかの実施形態では、トリガは第２の操作鏡から導出可能であり、例えば第２の操作可能鏡若しくはそのアクチュエータからフィードバックされたエラー条件又は制限条件であってよい。幾つかの実施形態では、トリガに応答して運動する第１の操作可能鏡は「緩慢な」鏡となり、第２の鏡は、走査範囲の境界で又は走査によって定義される他のいずれかの条件でトリガを形成する「高速の」鏡となる。
【００３３】
幾つかの実施形態では、トリガは被検体に関連づけられた動きセンサから導出される。動きセンサは振動加速度計であってよく、トリガは被検体の運動角度の動きを表すものであってよく、アクチュエータへ供給される応答は、被検体に対して実質的に固定の位置に光放射源の照準が維持されるように操作可能鏡を配向することであってよい。
【００３４】
幾つかの実施形態では、トリガは外部信号から導出される。当該外部信号は、機器若しくは外部のボディを追跡又は回避せよとの操作可能鏡への指示セットを有する、機器若しくは外部のボディの検出を含むことができる。
【００３５】
幾つかの実施形態では、トリガはユーザインタフェースから導出され、ＦＰＧＡの並行指示セットを介した、ユーザからシステムへのリアルタイムフィードバックを含む。
【００３６】
幾つかの実施形態では、ＦＰＧＡからの第２の指示セットは、直接にマイクロコントローラからの第１の指示セットを実行するように構成可能である。さらなる実施形態では、第２の指示セットは、走査スケール、走査回転角度、走査位置、光学歪み若しくは走査系の機械的非線形性に由来するビーム位置の走査補正量、走査開始時点、走査停止時点、及び、走査速度のうち、１つ若しくは複数を修正するように構成可能である。
【００３７】
ディジタルアナログ変換器
幾つかの実施形態では、ＤＡＣブロック１０３は、１ブロック当たり４個ずつのチャネルグループとして配置された１２個までのアナログ出力チャネルから成る。これは５００Ｋｓ／ｓｅｃまでのサンプリングレートが可能な１６ビットＤＡＣであってよい。ＦＰＧＡは、ＤＡＣデバイスを内部若しくは外部のトリガ源に同期して更新するように構成されている。１２個のチャネルのうち最初の２個のチャネルの出力側は、外部のビーム操作信号を許可するためのアナログ信号加算器１０２を含む。当該フィーチャにより、機器トラッキング部などの、ビームを所望の座標へ操作する外部制御システムが利用可能となる。
【００３８】
チャネル８〜１１は、ピエゾドライブ及び位相ステッピングのアプリケーションのために設けられている。当該ＤＡＣバンクの４個のチャネルのうち２個には、ピエゾデバイスを直接に駆動できる出力増幅器１０４のドライバが設けられている。幾つかの実施形態では、ピエゾ増幅器の高電圧での動作を可能にする昇圧回路を形成するためにドウターカードを追加可能である。
【００３９】
アナログディジタル変換器
アナログディジタル変換器（ＡＤＣ）ブロック１１３は、ガルバノ実際位置フィードバックの監視に用いられる４個までのアナログ入力側を含む。ＡＤＣデバイスからのシリアル出力データには、必要に応じてこれらを監視してメモリに記憶できるＦＰＧＡが直接にアクセス可能である。
【００４０】
フェールセーフ装置
ビーム走査系、例えばＯＣＴの検眼鏡のアプリケーションの一部として、フェールセーフ回路により、第１に走査ビーム出力が安全限界内にあること、第２にビームの１箇所での静止ひいては組織の意図しない露光発生が許容されないことが保証される。ここで説明している制御装置は、ＦＰＧＡから独立に動作する受動フェールセーフ１１５を含むが、ファームウェアを介して限界閾値を調整する機能も含む。図３に示されているように、フェールセーフ回路は、ｘ及びｙのガルバノ位置信号を検出し、設定閾値を上回る運動を保証することによって動作する。ガルバノドライブ増幅器からの位置フィードバックは、ＤＣ減算増幅器１５４に近い遮断周波数を有するローパスフィルタによって処理される。当該フィーチャは、絶対ガルバノ位置に対するフェールセーフ回路の依存性を低減するか又は可能であれば消去し、意図された機能である相対ガルバノ運動に応働する。小規模の走査を４象限の１つにおいて操作するシナリオでは、原点から離れても、フェールセーフ回路は同様に機能する。
【００４１】
ＤＣ減算増幅器１５４からの出力は、バイポーラ信号を正のみの信号へ変換する整流器１５６によって整流される。ガルバノ運動を表す正の信号は、比較器１５７で予め設定された閾値１５５と比較され、論理信号が形成される。同じ信号が第２のチャネルについても形成され、論理ＯＲデバイス１５８へ供給される。こうした構成により、静止ビーム禁止タイマ１５３がタイムアウトして光源を禁止する尤度を低減するか又は可能であればこれを防止する、ｘ又はｙのチャネル活性のいずれかが許可される。
【００４２】
また、フェールセーフ回路は、ＳＬＤ／レーザー源出力監視機能も含み、ここではフォトダイオード１５９が走査ビームの一部をサンプリングして、増幅器１５０での増幅後、比較器１５１を用いて、安全限界基準電圧と比較する。万一出力が設定閾値を超過した場合には、過剰出力ラッチ１６０がセットされ、静止ビーム禁止タイマが作動される。
【００４３】
ステッパドライブ回路
制御装置には、ＦＰＧＡからの１つのシリアル通信チャネルを介して全体制御される７個のステッパドライブ回路１０９が設けられている。各ステッパドライブは、走査系の各光学部品、例えば基準分岐部、偏光部、基準分岐減衰部、フォーカス部、アライメント部などを駆動するために設けられている。アクチュエータを初期化及び駐停させる平均値としてのアクチュエータ位置限界を検出するために、８個までの切替入力側が設けられている。また、制御装置上に設けられたシリアル通信チャネルを介して絶対位置を検出する他の手法も可能である。
【００４４】
ローカルコンソールユーザインタフェース（ＵＩ）
制御装置は外部の低解像度かつ単色のディスプレイ１０１に対するインタフェースとなっており、これにより、システムの各アクチュエータ及び各デバイスをローカルで制御及び監視できる。ユーザインタフェース１０１はユーザ入力に対するロータリエンコーダを含む。
【００４５】
外部トリガ
外部デバイスとの同期は、１６個のチャネルトリガＩ／Ｏインタフェース１１７を介して達成可能である。トリガ信号の供給は、システムアレイのコンフィグレーションの並べ替えが可能となるようにソフトウェアによってコンフィグレーションできる。
【００４６】
診断ポート
ローカルの診断ポート１１０により、ファームウェア命令を介したシステムステータスへのアクセスが容易となる。
【００４７】
ＵＳＢ２．０インタフェース
ＵＳＢデバイスポート１１２は、制御装置とホストＰＣとの間の通信及び制御を行う１次手段である。ＵＳＢ２．０デバイスは、制御装置とＰＣとの間の高速データ交換を可能にする１６ビットパラレルバスを介した、ＦＰＧＡに対するインタフェースである。加えて、ＵＳＢ２．０コントローラにより、ＦＰＧＡビットストリーム及びファームウェアのフィールド内での更新が可能となる。
【００４８】
リモートスレーブコントローラ
多くのアプリケーションにおいて、走査ヘッドは走査エンジンと共には配置されない。こうした実施形態では、ホストＰＣ若しくは走査制御装置からの制御が必要な能動部品、例えばアクチュエータ若しくはローカルの光源などが存在する。幾つかの実施形態では、リモートスレーブコントローラ１０７に適合するインタフェースが含まれる。リモートスレーブコントローラは、２個のステッパモータをベースとした、試料でのビームの焦点及び開口数を調整するためのアクチュエータから形成することができる。また、リモートスレーブコントローラは、アクチュエータのローカルでの調整を可能にする２つのロータリエンコーダを備えた制御パネル１０８も含む。
【００４９】
ＵＳＢホストコントローラ
走査制御装置の設計には、２個までのリモートスレーブコントローラと走査制御装置とに対する通信チャネルを形成する２個のポートを含むＵＳＢホストコントローラ１０５が含まれる。ＵＳＢバスの選択により、所望に応じてＰＣとともに、リモートスレーブコントローラをスタンドアローンで使用することができる。ＵＳＢの最大許容可能ケーブル長を延長するために、USBoverCat5デバイスが組み込まれている。
【００５０】
オンボードフラッシュ
ファームウェア及びＦＰＧＡビットストリームに対してＦＰＧＡモジュールで利用可能な１６ＭＢのフラッシュに加えて、幾つかの実施形態では、ボードが、マザーボード上に８ＭＢのフラッシュ１０６と１２８ＫＢのＥＥＰＲＯＭとを含む。これらのメモリデバイスにより、必要に応じてシステム設定及びキャリブレーションのデータを記憶することができる。
【００５１】
ＦＰＧＡコンフィグレーション
図４を参照しながら、本発明のコンセプトの幾つかの実施形態によるＦＰＧＡの内部機能ブロックにつき以下に説明する。ＦＰＧＡは、内的には、ファームウェア開発用のマイクロコントローラプラットフォームとしてのソフトウェアプロセッサ４００を含むように構成される。外部のデバイスと通信する、一連のジェネリック周辺ＩＰモジュールが存在している。これらは例えば、シリアル通信モジュール４０１，４０２，４０３，４０４を含むことができる。モジュール４０５は、ディスプレイデバイス及びフィルタ機能付きの直交デコーダと通信して、ノイズを除去し、エンコーダ信号をファームウェアのためのユーザ入力に変換するように構成されたカスタムブロック（コンソールユーザインタフェース（ＵＩ）ドライブ）である。ソフトウェアプロセッサ４００はさらに、本発明のコンセプトの幾つかの実施形態にしたがって、ユニバーサルシリアルバス（ＵＳＢ）デバイスインタフェース４０６及び走査制御モジュール４０７及びＤＤＲ２メモリ４０８と通信する。
【００５２】
走査制御ブロック
図５によれば、走査制御ブロック４５１が１６個までのトリガ入出力４５２を許可でき、それぞれ４個ずつの出力チャネルを有するＤＡＣの３個のバンク４５３を駆動できる。４個のＡＤＣデバイス４５４（ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，ＡＤＣ４）からの同時読み出しも可能である。走査制御ブロック４５１は、短い待ち時間でのデータアクセスを許可し、このデータをファームウェアＦＷから独立にメモリへ書き戻すことのできるダイレクトメモリアクセス機構４５５を含む。ファームウェア４５０は走査制御ブロックにアクセスするレジスタを有しており、これにより、ブロックパラメータをコンフィグレーションしてモジュールステータスを読み戻すことができる。
【００５３】
図６に示されているように、走査制御ブロックは、所定のメモリポインタ位置からデータを読み出してＤＡＣ出力シーケンサ６０５へ引き渡すＤＭＡ論理ブロック６０４から形成されている。各ＤＡＣチャネルは、それぞれ異なるトリガ又はクロックレートで独立に動作可能である。シーケンサブロック６０５は、各チャネルに対するトリガ信号のトラックを維持し、現在のキャッシュデータが出力されると、ＤＭＡブロックからの次のデータを要求する。各チャネルのデータは、相応のパイプラインへ供給され、処理後に、ＤＡＣアドレスマルチプレクサブロック６０８へ引き渡される。ＤＡＣアドレスマルチプレクサブロック６０８は、外部のＤＡＣチップに対する命令を形成し、データをシリアルバスドライバ６１０へ送信する。出力サンプリングレートは１００ＫＨｚのオーダーにあり、１００ＭＨｚ以上のＦＰＧＡのシステムクロックより格段に低い。典型的なＤＭＡのアクセス及びパイプライン処理の遅延量は、ＤＡＣサンプリングレートより格段に短いので、ＤＡＣ出力における望ましくない待ち時間を引き起こすことはない。データマルチプレクサ６１２は、メモリマッピングレジスタ６１３を介してＤＡＣへのファームウェアアクセスを許可する。当該フィーチャを、ＤＡＣの初期化及びコンフィグレーションに用いることができ、必要に応じてファームウェアベースのサンプリング出力にも用いることができる。
【００５４】
クロック形成ブロック６０７は、図６に示されているように、ゲーティング入力を受信する。クロック形成ブロック６０７は、図７に示されているように、１００ＭＨｚのシステムクロックから１６個までのクロックを形成するように構成可能である。各クロックデューティサイクルは相互に独立にコンフィグレーション可能である。トリガクロックルータブロック６１１（図６）は、走査制御ブロックから入力された場合に（if the scan control block）、種々の回路部への、ソフトウェアがコンフィグレーション可能なトリガ及びクロックのルーティングを許可する。外部のトリガ入力は、ＤＡＣの駆動のため、ＡＤＣのサンプリング開始のため、又は、内部クロックのゲーティングのためにルーティング可能である。内部のトリガ又はクロックは、図８に示されているように、外部の装置用のトリガ線のいずれかに対してルーティング可能である。
【００５５】
ＡＤＣはＤＡＣに対して並列動作可能であり、ＡＤＣシリアルバスドライバ６０２は、サンプリングクロック６０３によってトリガされる際にガルバノ位置データをサンプリングする。この場合、ＡＤＣからのデータは、ＤＭＡ書き込みブロック６０１によって直接にシステムメモリへ書き込み可能である。
【００５６】
図９に示されているように、幾つかの実施形態では、走査制御パイプラインが、ファームウェアによってＸ又はＹのスケール値レジスタ２０２に設定されている、スケーリング演算部２０１の値から形成される。走査座標位置は、座標回転ディジタルコンピュータ（Ｃｏｒｄｉｃ）モジュール２０３を用いて回転可能である。回転角度は、回転角度レジスタ２０４へのファームウェアのアクセスによって設定可能である。走査座標は、ｘ又はｙのオフセットレジスタ２０６へのファームウェアアクセスによって、オフセット段２０５においてｘ方向又はｙ方向に変換可能である。
【００５７】
また、走査操作パイプラインは、光学歪み若しくは走査系の機械的非線形性に由来するかもしれないビーム位置の補正を可能にする操作位置補正ブロック２０８も含む。当該補正は計算若しくはテーブル参照のいずれに基づいていてもよい。補正パラメータは、ファームウェアアクセスによって、補正パラメータ（ｐａｒａｍｓ）レジスタ２０７に設定可能である。図９に示されているように、位置補正情報２０８はそれぞれ、Ｘ及びＹのガルバノ増幅器に結合されたＤＡＣ２０９，２１０に供給可能である。
【００５８】
走査制御ブロックの能力及びフレキシビリティを高めるために、ガルバノ電圧テーブルと並列動作する２次テーブルを、本発明のコンセプトの幾つかの実施形態にしたがって設けることができる。２次テーブルは、予め定められた、走査操作パイプラインのパラメータ更新又は走査テーブルシーケンスの修正指示を含みうる走査修正指示から形成されている。当該フィーチャはマイクロプロセッサ指示セットと同様に機能し、専用レジスタ、ループなどを更新する手段が得られる。鍵要求はＤＡＣ更新クロックの走査に合わせて維持される。
【００５９】
図１０により、他のチャネルを含むように拡張可能な、単独チャネル用の指示走査コンセプトのコンフィグレーションを以下に検討する。図１０のコンフィグレーションが例示の目的のみで設けられたものであり、本発明のコンセプトの実施形態が当該コンフィグレーションに限定されないことは理解されるであろう。図１０に示されているように、走査指示テーブル３００はシステムメモリに記憶されており、データフィールドと指示フィールドとから形成されている。ＤＭＡ読み出しブロック３０６は、指示と対応するデータフィールドとを、メモリポインタレジスタ３０３が形成したメモリ位置から取り出し、これらの値を走査制御指示デコーダ３０１へ供給する。指示デコーダ３０１は、指示フィールドを評価して、データフィールドがＤＡＣの次の電圧値であるかを判別し、そうであった場合に走査電圧レジスタ３０２を更新する。指示がパイプラインパラメータの修正、例えばスケーリング２０１、回転２０３又はオフセット２０５などを表す場合、デコーダは対応するスケールレジスタ２０２、角度レジスタ２０４及びオフセットレジスタ２０６をそれぞれ更新する。
【００６０】
当該スキーマは、ＤＡＣ電圧出力に同期する、任意のディジタル信号発生器を含むことができる。指示フィールドは、内部若しくは外部のトリガ線のいずれかへルーティング可能な、トリガパルスレジスタ３０７の更新命令を含むことができる。
【００６１】
また、指示コードは、１つ若しくは複数の補助ディジタルデータレジスタ、例えばレジスタ３０８，３０９などを含むこともできる。これらのレジスタは、例えば、光源の出力制御部、光学素子アクチュエータ、ＸＹステージなどに属する他のＤＡＣを駆動するために用いることができる。
【００６２】
ラジアル、ラスタパターン若しくはアニュラなどの光学走査スキーマは、しばしば、シーケンスの反復及びこれに続くいずれかのパラメータのインクリメントから形成される。例えば、所定のｙ座標に対するラスタパターンでは、ｘチャネルが、始値から終値まで、所望の帰線軌跡を含みうるｎ回のステップのシーケンスで進行する。当該パターンは反復され、これにともなってｙ値が初期値からいずれかの最大値へインクリメントされ、ついで始値へ戻る。同様の挙動はラジアル走査にも当てはまり、この場合には、ｘ値及びｙ値が、所定円の直径としての線に続いて所望の帰線軌跡を描くように設定される。この場合、パターンはいずれかの値によってインクリメントされる線の角度で反復される。極座標では、これは半径を一定に保つ角度θでの単純なインクリメントである。ラジアル走査も同様の挙動を示し、ここでは半径がインクリメントされる。
【００６３】
ここで説明している実施形態を用いれば、単純なパイプラインパラメータの修正指示及びこれに続くポインタ修正指示によって、ＯＣＴシステムのケースでボリュームスキャン用のデータの記憶に必要なメモリを大幅に削減できる。これにより、システムメモリへの指示のダウンロード及び記憶に必要な時間も短縮できる。ラスタ走査は単純なパイプラインのオフセットインクリメントの指示であり、ラジアル走査は回転角度インクリメントであり、アニュラ走査はスケールインクリメントである。
【００６４】
幾つかの実施形態では、パラメータのインクリメント指示は、始値、終値及びインクリメント刻み値を規定する手段を含むことができる。これらの値は、テーブル内に連続指示として規定可能である。典型的なシステムクロックは鏡位置更新レートよりも格段に高いので、複数の指示をメモリから取り出してＤＡＣのサンプリング更新の間に処理することができる。
【００６５】
図１１に即して、走査指示及び可能な指示オペコードテーブルの例を示す表を検討する。当該指示には１バイトしか割り当てられていないが、図１１では２５６個までの可能な指示コードを使用可能であり、本発明のコンセプトの実施形態はこれらに限定されない。３２ビットデータ及びテーブルエントリごとの指示フィールドでは、ＤＡＣ電圧、スケール、オフセット及び角度の規定に１６ビットのデータフィールドがあれば充分である。指示コードは、３２ビットの最重要バイト（ＭＳＢ）として配置可能である。より大きなデータフィールドでは、連続メモリアクセスの、指示フィールドが使用可能となった後の３個のＭＳＢを使用可能である。
【００６６】
図１２に即して、シナリオの一例を検討する。ラジアルボリュームパターンを形成するために、１つずつの角度の走査進行に続いて、角度初期値、インクリメント刻み及び角度最大値が形成される。テーブルの終端には、テーブルの始端へ循環して戻るポインタデクリメント指示が配置されている。図１０のＤＡＣ走査クロック３０５がＤＡＣ出力ブロック２０９をトリガして電圧が出力されると、次の電圧が指示テーブルから取り出される。角度操作指示が到来すると、図１０のデコーダブロック３０１は、現在回転角度レジスタ２０４を指示中の最大許容可能値と比較し、超過されていなければ当該角度レジスタをインクリメント量でインクリメントする。ポインタ修正部はテーブルの始端に分岐して戻り、処理を反復して、ラジアルボリューム走査を形成する。これは、実質的には、走査制御専用の、コンピュータプログラミング言語での専用whileループである。
【００６７】
つまり、１０００×１０００の長方形走査で、テーブルデータ転送時間とメモリ使用量とを大幅に低減できる。１６ビットＤＡＣシステムでは、４メガバイトのデータが生じるはずである。対して、ここで示したスキーマを用いれば、データ使用量は４キロバイトを少々越える程度まで低減できる。
【００６８】
ランダム／ハードウェアパターン発生器
図１３、すなわち、ランダム／擬似ランダム若しくは構造化ハードウェアのパターン発生器８００のブロック図に即して、鏡位置の駆動に用いられるＦＰＧＡブロックを検討する。鏡位置を用いた画像処理ソフトウェアを形成するために、図１３に示されているＤＭＡ書き込みブロック６０１を構成可能である。各ＤＡＣが新たな値で更新されると、この値が捕捉されて制御装置のメモリ６００へ入力される。ブロック２０１，２０２，２０３，２０４，２０５，２０６，２０８，２０９，３０５についての詳細は上述したので、ここでは簡明性のために繰り返さない。この場合、部分的なテーブル値も完全なテーブル値も画像処理ソフトウェアによって回収可能となり、カメラ画像とガルバノ鏡位置とが相関される。
【００６９】
方法、装置、システム及び／又はコンピュータプログラム製品を示すブロック図及び／又はフローチャートを参照しながら例示としての実施形態を上述した。各ブロック図及び／又はフローチャートの図示のブロック及びその組み合わせはコンピュータプログラム指示によって実現できることを理解されたい。これらのコンピュータプログラム指示は、コンピュータ及び／又は他のプログラマブルデータ処理装置のプロセッサによって実行される指示が、ブロック図及び／又はフローチャートの１つ若しくは複数のブロックに規定された機能／作用を実現する手段（機能）及び／又は構造を作成するように、汎用コンピュータ、専用コンピュータ及び／又は機械生産のための他のプログラマブルデータ処理装置のプロセッサに供給される。
【００７０】
これらのコンピュータプログラム指示は、コンピュータで読み出し可能なメモリにも記憶可能であり、コンピュータで読み出し可能なメモリに記憶された指示によって、ブロック図及び／又はフローチャートの１つ若しくは複数のブロックに規定された機能／作用を実現する指示を含む製品が製造されるよう、特定の方式での、コンピュータ又は他のプログラマブルデータ処理装置の動作を管理することができる。
【００７１】
また、コンピュータプログラム指示は、コンピュータ上又は他のプログラマブルデータ処理装置上で一連の動作ステップを実行するためにコンピュータ又は他のプログラマブル装置にロード可能であり、これにより、コンピュータ上又は他のプログラマブル装置上で実行される指示がブロック図及び／又はフローチャートの１つ若しくは複数のブロックに規定された機能／作用を実現するステップを形成するように、コンピュータ実行プロセスが形成される。
【００７２】
したがって、例示した各実施形態は、ハードウェア及び／又はソフトウェア（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）で実現可能である。さらに、例示した実施形態は、コンピュータで使用可能又はコンピュータで読み出し可能な記憶媒体上のコンピュータプログラム製品の形態を取ることができ、当該媒体は、指示を実行するシステムによる使用又はこれに接続された状態での使用のために、コンピュータで使用可能又はコンピュータで読み出し可能なプログラムコードを内部に有する。本明細書のコンテクストでは、コンピュータで使用可能又はコンピュータで読み出し可能な媒体とは、指示を実行するシステム、装置若しくはデバイスによって又はこれに接続されて使用されるプログラムを包含、記憶、伝達、伝播若しくは輸送することのできるあらゆる媒体であってよい。
【００７３】
コンピュータで使用可能又はコンピュータで読み出し可能な媒体は、例えば、これらに限定されるものではないが、電子、磁気、光学、電磁、赤外、半導体のシステム、装置若しくはデバイス、又は、伝播のための媒体であってよい。コンピュータで読み出し可能な媒体のより具体的な例には（網羅的な列挙ではないが）、１つ若しくは複数のワイヤを有する電気コネクション、ポータブルコンピュータディスケット、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ若しくはフラッシュメモリ）、光ファイバ、ポータブルコンパクトディスク読み出し専用メモリ（ＣＤ‐ＲＯＭ）が含まれうる。コンピュータで使用可能又はコンピュータで読み出し可能な媒体は、プログラムを印刷した紙若しくは適切な他の媒体であってもよいことに注意されたい。というのは、プログラムは、例えば当該紙若しくは他の媒体の光学スキャニングによって電子的に取得し、ついで必要に応じてコンパイルするか若しくは解釈するか若しくは適切な方式で別様に処理して、その後コンピュータメモリに記憶できるからである。
【００７４】
ここで検討しているデータ処理装置の動作を実行するためのコンピュータプログラムコードは、開発の簡便性のために、高次プログラミング言語、例えばJava，AJAX（Asynchronous JavaScript），C及び／又はC++などで記述可能である。加えて、例示した実施形態の動作を実行するコンピュータプログラムコードは、他のプログラミング言語、例えばこれに限定されるものではないが、解釈言語で記述することもできる。幾つかのモジュール若しくはルーチンは、パフォーマンス及び／又はメモリ使用量を高めるために、アセンブリ言語若しくはマイクロコードによっても記述可能である。ただし、各実施形態は特定のプログラミング言語に限定されない。また、プログラムモジュールのいずれか若しくは全ての機能を、分散ハードウェア部品、又は、１つ若しくは複数の特定用途向け集積回路（ＡＳＩＣ）、又は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、プログラムドディジタルシグナルプロセッサ、又は、プログラムド論理制御回路（ＰＬＣ）、又は、マイクロコントローラを用いて実現できることも理解されるであろう。
【００７５】
各ブロック中に記載された機能／作用は、フローチャートに記載された順序とは異なる順序で行われてもよいことにも注意されたい。例えば、関連の機能／作用に応じて、順次に示された２つのブロックを実際には実質並行に実行することができ、又は、これらのブロックを時には逆の順序で実行することも可能である。そのうえ、フローチャート及び／又はブロック図の特定のブロックの機能を複数のブロックに分割することができ、及び／又は、フローチャート及び／又はブロック図の２つ以上のブロックの機能の少なくとも一部を統合することもできる。
【００７６】
図面及び明細書中にて本発明のコンセプトの例示としての実施形態を開示した。ただし、本発明のコンセプトの基本方式から実質的に逸脱することなく、上記実施形態について多くの変更及び修正を施すことができる。したがって、特定の用語を使用してはいるが、これらの用語は一般的な説明の意味で用いたものであり、限定目的で使用したものではなく、本発明のコンセプトの範囲は特許請求の範囲によって規定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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