(57)【特許請求の範囲】
【請求項１】
半導体デバイス及び／又はウェーハの３次元積層、パッケージ化、及び／又は異種集積のためのビア（Ａ）を製造する方法であって、
（ａ）キャリア層又は基板（１）上に微細構造（２）を与える段階と、
（ｂ）該微細構造（２）をカプセル封入する段階と、
（ｃ）該微細構造を、フォトレジストとして実現された、１００μｍから７５０μｍの範囲の厚みを有し、５よりも大きいアスペクト比を有するポリマー微細構造（２）として与える段階と、
（ｄ）前記ポリマー微細構造フォトレジスト（２）を導電材料の層（４）で被覆して被覆微細構造を与える段階と、
（ｅ）該被覆微細構造フォトレジストが絶縁材料（５）の上面及び下面間に相互接続部を形成するように前記被覆微細構造フォトレジストを前記絶縁材料（５）内にカプセル封入する段階と、
を含むことを特徴とする方法。
【請求項２】
前記ポリマーは、フォトレジストであることを特徴とする請求項１に記載の方法。
【請求項３】
前記導電材料（４）は、銅、ニッケル、銀、及び金から構成される群から選択されることを特徴とする請求項１又は請求項２に記載の方法。
【請求項４】
請求項１の段階（ａ）及び（ｂ）の中間に、第３の導電材料（３）のシード層を与える段階により前記導電材料に向けて前記ポリマーの微細構造を活性化する段階を更に含むことを特徴とする請求項１から請求項３のいずれか１項に記載の方法。
【請求項５】
前記絶縁材料は、ポリマー又はセラミック材料であることを特徴とする請求項１から請求項４のいずれか１項に記載の方法。
【請求項６】
表面に導電材料（４）を有するポリマーの相互接続要素（Ｉ）を含み、絶縁材料（５）の上面及び下面間に相互接続部を形成されるように該相互接続要素（Ｉ）が、前記絶縁材料（５）内にカプセル封入される半導体デバイス及び／又はウェーハの３次元積層、パッケージ化、及び／又は異種集積のためのビア（Ａ）であって、
前記相互接続要素（Ｉ）は、１００μｍから７５０μｍの範囲の厚みを有し、５よりも大きいアスペクト比を有する微細構造フォトレジスト（２）から構成され、
前記導電材料は、前記微細構造フォトレジスト（２）の前記表面でのコーティングとして与えられる、
ことを特徴とするビア（Ａ）。
【請求項７】
前記導電材料（４）は、銅、ニッケル、銀、及び金から構成される群から選択されることを特徴とする請求項６に記載のビア。
【請求項８】
複数の回路層を有する３Ｄ電気回路であって、
前記回路層は、請求項６又は請求項７に記載の少なくとも１つのビア（Ａ）によって電気的に、光学的に、又は流体的に接続される、
ことを特徴とする３Ｄ電気回路。
【請求項９】
請求項８に記載の３Ｄ電気回路、
を含むことを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及び／又はウェーハの３次元（３Ｄ）積層、パッケージ化、及び／又は異種集積のためのビアに関する。特に、本発明は、ＭＥＭＳを含むがこれに限定されることなくビアの製造のための工程、ビア、３Ｄ回路、及び半導体デバイスに関する。
【背景技術】
【０００２】
ビアは、チップ、デバイス、相互接続層、及びウェーハを垂直方向に、すなわち、面外方向に相互接続するのに使用される相互接続部である。これは、電気的に、光学的に、又はマイクロ流体チャネルを通じて行うことができる。
【０００３】
従来技術のビアは、シリコン貫通ビア（ＴＳＶ）を含む。ＴＳＶは、ダイの活性側から裏側への電気接続を確立するためにシリコンウェーハを通過するビアである。ＴＳＶの短所は、複合面の共形カバレージ、狭くて高アスペクト比の構造の埋め込み、ウェーハ薄膜化、及び電気接続部を形成するのに使用されるインターポーザー（例えば、銅）との材料特性不整合によるウェーハの亀裂のような有意な困難がＴＳＶ製作に頻繁に伴うことである。更に、ＴＳＶインターポーザーの相互接続層との正確な配置及び電気接続は、それ自体が課題である。
【０００４】
別の手法は、モールド貫通ビア（ＴＭＶ）である。ＴＭＶは、典型的に、エポキシ成形化合物穿孔及び残留物洗浄のための工程を使用して形成される。チャネルが形成された状態で、ビアは、例えばスクリーン印刷工程を使用して半田で充填することにより完成される。この工程は、ビアのチャネルの大口径（ｄ≧４５０μｍ）、低アスペクト比（１：１）、及び半田の高抵抗性のために３Ｄ集積にはあまり適切ではない。
【０００５】
ＷＯ  ２００６／０３９６６３  Ａ２は、相互接続要素と相互接続要素を含む多層配線基板との構造及び製造方法を示している。
【０００６】
ＵＳ  ２００６／０２６７２１３  Ａ１は、プレハブ式高密度貫通部を含む積層可能な層構造を示している。
【０００７】
ＵＳ  ２００８／０１７０８１９  Ａ１は、光通信のための光学要素、パッケージ化基板、及びデバイスを示している。パッケージ化基板は、樹脂充填されたビアと導体とを有する。
【０００８】
ＵＳ  ２００３／０１３９０３２  Ａ１は、金属ポスト製造方法を示している。
【０００９】
ＵＳ  ２００３／０７３６７６  Ａ１は、多層半導体デバイスとその製造方法を示している。
【００１０】
ＵＳ  ２０１０／０２１８９８６  Ａ１は、プリント配線基板を製造する方法とプリント配線基板を示している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】ＷＯ  ２００６／０３９６６３  Ａ２
【特許文献２】ＵＳ  ２００６／０２６７２１３  Ａ１
【特許文献３】ＵＳ  ２００８／０１７０８１９  Ａ１
【特許文献４】ＵＳ  ２００３／０１３９０３２  Ａ１
【特許文献５】ＵＳ  ２００３／０７３６７６  Ａ１
【特許文献６】ＵＳ  ２０１０／０２１８９８６  Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、従来技術のビア及びビア製造工程の短所を克服すること及び／又はそれらの代替物を提供することである。
【課題を解決するための手段】
【００１３】
第１の態様において、本発明は、（ａ）キャリア層又は基板上にポリマーの微細構造を与える段階と、（ｂ）微細構造を第１の導電材料の層で被覆して被覆微細構造を与える段階と、（ｃ）被覆微細構造を第２の絶縁材料内にカプセル封入し、そのために被覆微細構造が第２の絶縁材料の上面及び下面の間に相互接続部を形成する段階とを含む半導体デバイス及び／又はウェーハの３次元積層、パッケージ化、及び／又は異種集積のためのビアの製造のための工程に関するものである。
【００１４】
半導体デバイス及び／又はウェーハの３次元積層、パッケージ化、及び／又は異種集積のためのビアを製造する本発明の手法は、ＴＳＶ及びＴＭＶの製造方法のような従来技術とは全く異なっている。本発明の方法ではビアを最初に製造するのに対して、従来技術の方法では最後にビアを製造する。
【００１５】
本発明の「ビアファースト」手法の注意すべき利点は、この工程には、単一段階、すなわち、第２の絶縁材料を与える段階でビアと共に半導体デバイス、マイクロ流体デバイス、及び／又はＭＥＭＳのようなシステムの集積を行う余地があるということである。工程は、従って、低コストと大規模製作を見込めるものである。これは、以下の説明から明らかであろう。追加の相互接続層は、第２の絶縁材料の上のビアのいずれの側にも置くことができることが認められる。
【００１６】
好ましい実施形態において、ポリマーは、フォトレジストである。適切なフォトレジストの例としては、ＳＵ−８及び乾燥フィルムフォトレジスト積層体が含まれる。
【００１７】
微細構造用途にフォトレジストを使用する特別な利点は、複雑な構造でさえも高い精度と高い再現性で従来技術のモールド貫通ビア（ＴＭＶ）又はシリコンビアの寸法に同等か又は勝る寸法で製造することができることである。更に、その微細構造は、低コストで同時に短時間で製造することができる。フォトレジストの露光と現像には、３０分から４５分かかる可能性がある。
【００１８】
ポリマーがフォトレジストである場合に、キャリア層又は基板上にポリマーの微細構造を与える段階は、キャリア層又は基板上にフォトレジスト層を与える段階、フォトレジスト内の微細構造をパターン化する段階（ポジ型か又はネガ型のフォトレジストを使用するかに応じてポジ型か又はネガ型のパターン化）、フォトレジストを適切な波長の放射線（典型的にＵＶ光で、Ｘ線の場合もある）で露光する段階、及び適切なフォトレジスト現像液にフォトレジストを露出する段階を伴う。
【００１９】
代替して、本発明のビアを生成するためのコストを更に低減するために、フォトレジストのブロックのようなプレハブ式（乾燥フィルム）フォトレジスト微細構造は、例えば、ピックアンドプレース機器によってローカルに配置することができる。
【００２０】
フォトレジストの層は、好ましくは、１００μｍから７５０μｍの範囲の厚みを有する。いずれの場合でも、微細構造の最大幅の点での高さと幅は、好ましくは５よりも大きく、より好ましくは１０よりも大きく、最も好ましくは１５よりも大きいアスペクト比を有するようなものである。高アスペクト比は、ビアを組み込むデバイス等の小型化の観点から有利である。
【００２１】
好ましい実施形態において、第１の導電材料は、銅、ニッケル、銀、及び金から構成される群より選択される。銅、ニッケル、銀、又は金の層で微細構造を被覆する段階は、好ましくは、電解又は無電解メッキか、スパッタリング及び／又は蒸着か、又はスクリーン印刷によって達成される。銅、ニッケル、銀、及び金は優れた導体であり、電解及び無電解メッキの処理が可能である。
【００２２】
この工程により与えられるほとんどの導電材料は、機能性ビアを提供することになることに注意されたい。銅、ニッケル、銀、及び金の代替物は、ある一定の金属及び合金、導電性ポリマー、導電性セラミック等を含む。当業者は、適切な例を識別することができる。
【００２３】
一例では、第２の絶縁材料の上下面間に相互接続部を形成するように微細構造を第２の絶縁材料内にカプセル封入する段階は、エポキシ成形化合物内へのカプセル封入を含む。エポキシ成形化合物は、ビスフェノールＡエポキシ樹脂のようなエポキシ樹脂である。伸縮性エレクトロニクスに使用されるようなセラミック又はシリコン材料が使用可能な場合もある。本発明の目的に対して適切な絶縁材料の例は、当業者に公知である。このような材料は、例えば、マイクロエレクトロニクス分野でのパッケージ化に一般的に使用されている。
【００２４】
好ましい実施形態において、工程は、（ａ）キャリア層又は基板上にポリマーの微細構造を与える段階と（ｂ）微細構造を第１の導電材料で被覆する段階との中間に、第３の導電材料のシード層を与える段階によるなどで第１の導電材料に向けてポリマーの微細構造を活性化する段階を更に含む。
【００２５】
第１の導電材料に向けてポリマーを活性化することにより、微細構造を材料で被覆する段階が加速する。
【００２６】
ポリマーの微細構造を第１の導電材料に向けて活性化する目的は、層間の接着を容易にして改善することである。
【００２７】
ポリマーの微細構造を第１の導電材料に向けて活性化する段階は、多くの形態を取ることができ、かつ特定のポリマー及び第１の導電材料に依存する。好ましい活性化方法の例を図に関連して以下に与える。代替活性化方法は、例えば、表面浸透、表面（化学的）改質、及びコーティングを含む。
【００２８】
第２の態様において、本発明は、微細構造が第２の絶縁材料の上下面間に相互接続部を形成するようにその表面に第２の絶縁材料内にカプセル封入された第１の導電材料のコーティングを有するポリマー微細構造を含む半導体層、半導体デバイス、マイクロシステム、及び／又はウェーハの３次元積層、パッケージ化、及び／又は異種集積のためのビアに関する。本発明のビアは、電気的な相互接続としての応用に適するが、光学的又はマイクロ流体の相互接続、又は一般的に多領域の相互接続としても応用することができる。
【００２９】
３Ｄ集積のためのビアの利点は、より短い相互接続全長、より低い電気抵抗、及び信号遅延の減少と寄生容量及びインダクタンスの回避である。本発明のビアの特別な利点は、小型化、低減される製造上の複雑さとコスト、及び「複合的」微細構造を作成する可能性である。
【００３０】
好ましい実施形態において、ビアは、本発明の工程に従って調製されるビアである。
【００３１】
好ましい実施形態において、ポリマーは、フォトレジストである。
【００３２】
更に、微細構造は、好ましくは５よりも大きく、より好ましくは１０よりも大きく、最も好ましくは１５よりも大きいアスペクト比を有する。
【００３３】
第３の態様において、本発明は、本発明による１つ又はそれよりも多くのビアにより接続された複数の回路層を有する３Ｄ電気回路に関する。上述のように、この接続は、電気的、光学的、又はマイクロ流体的である場合がある。
【００３４】
第４の態様において、本発明は、本発明の３Ｄ電気回路を含むデバイスに関する。
【００３５】
ここで本発明を図１及び２の図面に関連して以下に更に説明する。図は、単に例示目的で与えるものであり、本発明又は添付の特許請求の範囲を限定するように見なさないものとする。
【図面の簡単な説明】
【００３６】
【図１】第１の導電材料で被覆されたマイクロピラーを用いたビアの製造工程の好ましい実施形態の詳細図である。
【図２】本発明のビアを有する集積システムの概略図である。
【発明を実施するための形態】
【００３７】
図１関連して：
図１ａ
高アスペクト比のマイクロピラー２は、基板１の層上に厚いフォトレジストをパターン化することにより作成される。２つの異なるタイプの厚膜感光性フィルムがマイクロピラー製造用途に試された。第１のタイプは、例えば、スピニング又は射出成型により堆積可能な溶剤を含む高粘性液体状で利用することができる公知のＳＵ−８ネガ型フォトレジストである。第２のタイプは、ＳＵＥＸからの乾燥フィルムフォトレジストシートである。乾燥フィルムフォトレジストシートを使用する利点は、基板にこのシートを適用することで安定した厚みを有する均一なフォトレジスト層を直接形成することになる点である。フォトレジストの適切な厚みは、通常１００μｍから７５０μｍまでの範囲である。フォトレジスト層の厚みは、そこからパターン化されるマイクロピラーの寸法に応じて決定される。本発明のビアを使用して製造するデバイス等の寸法の最小化を容易にするために、ピラーは高アスペクト比を有することが望ましい。
【００３８】
図１ｂ
マイクロピラー２上に第１の導電材料４の層を与える前に、マイクロピラー２上に１つの層、適切にはシード層３を与えることにより、マイクロピラー２が最初に活性化される。
【００３９】
層堆積のための様々な技術を試した。それらの技術は、（ｉ）物理的気相成長法（ＰＶＤ）又はスパッタリング及び（ｉｉ）原子層堆積法（ＡＬＤ）であった。銅を用いた電解及び無電解メッキ層（それぞれ）に向けてマイクロピラーを活性化するためにシード層を与えた。
【００４０】
銅又はアルミのような金属フィルムのピラー上への物理的気相成長法（ＰＶＤ）又はスパッタリングが、低温で準共形なシード層を製造するために使用された。ＰＶＤは、粒子汚染を低減して良質のフィルムを供給するために超高真空で行われた。この手法の主な利点は、別の化合物との相互作用による化学反応又は他の方法などを通した更なる活性化を必要としないので、メッキ処理目的に直接使用可能なシード層を与えるということである。更に、スパッタしたフィルムは、スパッタされる基板に対して優れた接着性を有する。
【００４１】
原子層堆積は、超極薄の共形なフィルムの堆積のための自己抑制型の順次的表面化学反応である。使用材料は、窒化チタン（ＴｉＮ）であった。ＴｉＮは、導電性であり、金属に良好に接着し、低い処理温度（＜４００℃）を有する。
【００４２】
ＴｉＮの薄い共形な層をマイクロピラー２上にもたらすために、２つの異なるＡＬＤ技術を試した。高温（４００℃）ＡＬＤと、１５０℃という低温で実行可能なプラズマ強化ＡＬＤとである。
【００４３】
その結果は、約６０ｎｍの厚みを有するＴｉＮの共形層、すなわち、第３のシード層３となった。そのＴｉＮを第１の導電材料でメッキする前に、ＨＦ／Ｐｄ溶液を用いた表面活性化によりＴｉＮを更に活性化した。ＨＦは、Ｐｄシーディングを目的として、ＴｉＮ上の表面酸化物層を除去するために使用する。
【００４４】
図１ｃ
第１の導電材料４の層をシード層３の上に与える。
【００４５】
その後に、第１の導電材料４の層をシード層３の上に設けるために２つの異なる方法を使用した。
【００４６】
物理的気相成長法又はスパッタリングにより活性化されたマイクロピラー２に対して、第１の導電材料４、この場合は銅を電解メッキにより直接に設けた。腐食を防止するために、更に金の層を無電解メッキにより銅層の上に設けた。
【００４７】
ＡＬＤにより活性化され、その後に更にＨＦ／Ｐｄ溶液で活性化されたマイクロピラーに対して、ニッケルの層を堆積させるために電解メッキを使用した。ニッケルメッキの後で、腐食を防止するために再び金の層を加えた。厚いフィルムの用途には、その後にニッケル及び金の層の上に電解メッキにより（５〜１０μｍの厚みを有する）銅の層を堆積させ、更に腐食を防止するために無電解メッキにより金のフィルムを堆積させた。
【００４８】
図１ｄ
第１の導電材料４をマイクロピラー２（及び基板１）上に設けた状態で、このように被覆されたマイクロピラーは、第２の絶縁材料５の層の中にカプセル封入された。この例では、絶縁材料５は、エポキシ成形化合物である。被覆された微細構造が第２の絶縁材料５の上下面間に相互接続部を形成するように、マイクロピラー２は、カプセル封入される。
【００４９】
図１ｅ
完成したビアＡは、任意的に、基板から取り外され、裏面側−６及び上面側−７の相互接続層が与えられる（堆積及びパターン化されたもの）。
【００５０】
図１ｆ−ｉ
マイクロピラー２は、２ａ−ｄのような様々な形状を有することができる。このような形状は、従来のビア製造技術では容易に作成することができない。
【００５１】
図２に関連して、図２は、本発明のビアを有する集積システムの概略図を示している。
【００５２】
集積システムは、本発明のビアＡ、上部相互接続層Ｂ，底部相互接続層Ｃ、バンプ付き裸ダイＤ、半田バンプＥ、裸ダイの直接結合Ｆ、裸ダイのワイヤ結合Ｇ、及びエポキシ成形化合物Ｈを含む。エポキシ成形化合物Ｈは、カプセル封入のための第２の絶縁材料５である。
【００５３】
本発明のビアは、ポリマー貫通ビア（ＴＰＶ）として公知である。
【００５４】
ＴＰＶは、３Ｄ集積化、パッケージ化、及び積層に関する主要な技術実現要素である。ＴＰＶは、３Ｄ集積化に関する信号伝達と、複数の半導体構成要素、マイクロシステム（ＭＥＭＳ）を積層するのに又は構成要素及びシステムを次のレベルの基板へ装着するのに適する接点とを提供する。更に、ＴＰＶは、大量並行製造の用途に適している。ポリマーがフォトレジストの場合に、ＴＰＶの位置は、リソグラフィ的に定めることができ、従って、極めて正確である。本発明は、従って、３Ｄ異種集積及びパッケージ化のためのマイクロビアの低コストで大規模な並行製作を提供している。
【００５５】
ＴＰＶは、高ピッチ、高入力／出力密度、高アスペクト比、低コスト、良好なエレクトロマイグレーション性能、及び低い電気抵抗が要求される集積回路、半導体ダイ、半導体デバイス、マイクロプロセッサ、微小電気機械システム（ＭＥＭＳ）、固体照明、ＬＥＤ、ＯＬＥＤ、及びその他の（高電力）電子機器に適用することができる。ＴＰＶはまた、マイクロ流体的又は光学的性質の相互接続を提供するためにも適用可能である。
【符号の説明】
【００５６】
１  基板
２  マイクロピラー
３  シード層
４  第１の導電材料
５  第２の絶縁材料
【図１（ａ）】
0006490594.tif 000002
【図１（ｂ）】
0006490594.tif 000003
【図１（ｃ）】
0006490594.tif 000004
【図１（ｄ）】
0006490594.tif 000005
【図１（ｅ）】
0006490594.tif 000006
【図１（ｆ）】
0006490594.tif 000007
【図１（ｇ）】
0006490594.tif 000008
【図１（ｈ）】
0006490594.tif 000009
【図１（ｉ）】
0006490594.tif 000010
【図２】
0006490594.tif 000011