(57)【特許請求の範囲】
【請求項１】
デジタル信号を出力する数値制御発振器と、
前記数値制御発振器から入力された信号の位相に応じた振幅の信号を出力することで、入力された信号を正弦波信号に変換する変換情報記憶部と、
前記数値制御発振器が出力する鋸波信号に基づいて生成される信号と、変換情報記憶部からの出力、を選択する選択部と、を備え、
前記選択部で選択した信号をΔΣ変調するΔΣ変調部と、
前記ΔΣ変調部がΔΣ変調した信号をアナログ信号として出力するフィルタ部と、を備え、
前記フィルタ部は、前記選択部で選択した信号から、一定範囲の周波数の信号を通過させることで、所定の周波数の正弦波信号を出力することを特徴とするダイレクトデジタルシンセサイザ。
【請求項２】
請求項１に記載のダイレクトデジタルシンセサイザであって、
前記鋸波信号に基づいて生成される信号が三角波であることを特徴とするダイレクトデジタルシンセサイザ。
【請求項３】
請求項１または２までの何れか一項に記載のダイレクトデジタルシンセサイザと、
前記数値制御発振器が出力した信号又は前記フィルタ部から出力される信号と、リファレンス信号と、の位相又は周波数を比較し、比較結果に基づいて前記数値制御発振器を制御する制御部と、
前記ダイレクトデジタルシンセサイザが出力する信号又は当該信号に基づく信号を基準信号として出力する出力部と、
を備えることを特徴とする基準信号発生装置。
【請求項４】
請求項３に記載の基準信号発生装置であって、
適切な前記リファレンス信号を利用できないと判断したときに、前記基準信号を生成するための自走用制御信号を生成する自走制御部と、
適切なリファレンス信号を利用できると判断したときに、前記制御部の周波数制御量を出力し、適切なリファレンス信号が利用できないときは、前記自走制御部の周波数制御量を出力する自走選択部と、を備え、
前記自走選択部の出力が、前記数値制御発振器に入力されることを特徴とする基準信号発生装置。
【請求項５】
請求項４に記載の基準信号発生装置であって、
前記選択部は、前記自走選択部の出力と、前記鋸波信号に基づいて生成される信号と、変換情報記憶部からの出力のうち、初期設定又はユーザの操作によりどれか一つの信号を選択することを特徴とする基準信号発生装置。
【請求項６】
請求項４又は５に記載の基準信号発生装置であって、
少なくとも前記数値制御発振器の消費電力を低減させる制御を行う電力制御部を備えることを特徴とする基準信号発生装置。
【請求項７】
請求項６に記載の基準信号発生装置であって、
ＧＮＳＳ衛星からの電波に基づいて、位置情報を取得するＧＮＳＳ受信部を備え、
前記ダイレクトデジタルシンセサイザ及び前記制御部を含み、基準信号を発生させる部分を信号発生部と称したときに、前記電力制御部は、当該信号発生部の消費電力を低減させる制御を行うことを特徴とする基準信号発生装置。
【請求項８】
請求項５から７までの何れか一項に記載の基準信号発生装置であって、
前記制御部と同じ基板に取り付けられ、ＧＮＳＳ衛星からの測位信号を受信するＧＮＳＳアンテナと、
前記制御部と同じ基板に取り付けられ、前記ＧＮＳＳアンテナが受信した測位信号に基づいてリファレンス信号を生成するＧＮＳＳ受信部と、
を備えることを特徴とする基準信号発生装置。
【請求項９】
数値制御発振器によりデジタル信号を出力するデジタル信号出力工程と、
前記数値制御発振器から入力された信号の位相に応じた振幅の信号を出力することで、入力された信号を正弦波信号に変換する変換工程と、
前記数値制御発振器が出力する鋸波信号に基づいて生成される信号と、変換情報記憶部からの出力、を選択する選択工程と、を備え、
前記選択工程で選択した信号をΔΣ変調する変調工程と、
前記変調工程でΔΣ変調した信号をアナログ信号として出力するフィルタ工程と、を備え、
前記フィルタ工程では、前記選択工程で選択した信号から、一定範囲の周波数の信号を通過させることで、所定の周波数の正弦波信号を出力する工程と、
を含むことを特徴とする信号出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主要には、所定の周波数の信号を出力可能なダイレクトデジタルシンセサイザに関する。
【背景技術】
【０００２】
従来から、ＮＣＯ（数値制御発振器）と、ＲＯＭと、ＬＰＦ（ローパスフィルタ）と、を備えたＤＤＳ（ダイレクトデジタルシンセサイザ）が知られている。【０００３】
ＮＣＯは、所定の周波数のノコギリ波を出力する。ＲＯＭは、ＮＣＯの出力値（ノコギリ波の位相）と、この出力値に対応付けて設定された正弦波の振幅と、を テーブルとして記憶している。ＲＯＭは、このテーブルに基づいて信号の変換を行うことにより、ノコギリ波を正弦波に変換することができる。そして、この正 弦波は、ＬＰＦにより高周波成分が取り除かれた後に出力される。【０００４】
特許文献１は、積算回路部と、乗算回路部と、誤差補正部 と、を備える。積算回路部は、上記ＮＣＯと同等の構成である。乗算回路部は、積算回路部が出力するノコギリ波に所定の演算を行うことにより、このノコギリ 波を放物線状の信号に変換する。誤差補正部は、予め記憶装置に記憶された正弦波の理想的な波形に基づいて、乗算回路部から得られた放物線状の信号を補正す る。これにより、正弦波を生成することができる。【０００５】
特許文献２及び３は、クロック発生回路を開示する。これらのクロック発生回路は、ＥＭＩ（電磁妨害）を低減するために、発生させるクロックを変調させる構成を開示する。特許文献２及び３では、この変調のために、三角波発振回路やΔΣ変調器等を用いる点が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−４５６７４号公報
【特許文献２】特開２０１１−１７６４１３号公報
【特許文献３】特開２００５−２３６５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のＤＤＳ等を備える基準信号発生装置は、例えば、携帯電話やＷｉＭＡＸ等の基地局に設置される。近年では、携帯電話等の通信データ量の増加 に対応するために、この基地局を多数設けることが行われている。従って、コンパクトかつ安価な構成の基準信号発生装置が求められている。【０００８】
電子部品をコンパクトかつ安価にする方法として、例えば、必要な機能を半導体チップ上で実現する方法が考えられる。しかし、上記特許文献の構成は、チャー ジポンプ等のアナログ部品を多く含んでいる。アナログ部品で構成される部分をチップ化し、コンパクトな構成の実現をするには、設計や検証に時間が掛かり、 開発費用も高価になる等、実現が困難な場合が多い。【０００９】
また、従来のＤＤＳでは、生成された信号はＤ／Ａコンバータによって アナログ信号に変換される。しかし、Ｄ／Ａコンバータをチップ化することは上述のように困難である。しかし、チップ化せずにＤ／Ａコンバータ機能を基板上 に実装する場合は、アナログ部品を多く含むこととなり、コンパクトな構成の実現の妨げとなっていた。更に、従来のＤ／Ａコンバータは、低ビットの場合は分 解能が低くなってしまい、高ビットの場合はコストが高くなるという点でも改善の余地があった。【００１０】
本発明は以上の事情に鑑みてされたものであり、その主要な目的は、多くのデジタル部品を含んで構成されるとともに分解能を向上させたＤＤＳを提供することにある。
【課題を解決するための手段及び効果】
【００１１】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
【００１２】
本発明の第１の観点によれば、以下の構成のダイレクトデジタルシンセサイザが提供される。即ち、このダイレクトデジタルシンセサイザは、数値制御発振器 と、ΔΣ変調部と、フィルタ部と、を備える。前記数値制御発振器は、デジタル信号を出力する。前記ΔΣ変調部は、前記数値制御発振器が出力する信号又は当 該信号に基づく信号をΔΣ変調する。前記フィルタ部は、前記ΔΣ変調部がΔΣ変調した信号をアナログ信号として出力する。
【００１３】
これにより、ΔΣ変調部を備えることで、従来はアナログ部品で構成されていたＤ／Ａコンバータの大部分をデジタル回路で実現できる。従って、ＤＤＳの大部 分をチップ化してコンパクトな構成を実現することができる。また、ΔΣ変調を行うことによりノイズシェービング（詳細は後述）により量子化誤差を抑えるこ とができるので、Ｄ／Ａ変換後の信号の分解能を向上させることができる。
【００１４】
前記のダイレクトデジタルシンセサイザにおいては、前記数値制御発振器から入力された信号の位相に応じた振幅の信号を出力することで、入力された信号を正弦波信号に変換する変換情報記憶部を備えることが好ましい。
【００１５】
これにより、ＤＤＳに一般的に採用される構成を活かしつつ、ＤＤＳのデジタル化を実現することができる。また、このＤＤＳを備えるＰＬＬ回路を作成した場 合、フィルタ部で正弦波信号を抽出する構成と異なり、フィルタ部の帯域幅を広くしても高調波が出力されないので、リファレンス信号に同期するまでの時間を 短くすることができる。
【００１６】
前記のダイレクトデジタルシンセサイザにおいては、前記フィルタ部は、前記数値制御発振器が出力する信号又は当該信号に基づく信号から、一定範囲の周波数の信号を通過させることで、所定の周波数の正弦波信号を抽出することが好ましい。
【００１７】
これにより、変換情報記憶部（ＲＯＭテーブル）が不要となるので、高容量のＲＯＭを用いることなく分解能を向上させることができる。従って、よりコンパク トかつ高分解能なＤＤＳが実現できる。また、通過させる周波数帯（通過領域）が異なるフィルタ部を使い分けることにより、基本波の整数倍の周波数の正弦波 を出力することができる。
【００１８】
前記のダイレクトデジタルシンセサイザにおいては、以下の構成とすることが好ましい。即ち、こ のダイレクトデジタルシンセサイザは、前記数値制御発振器から入力された信号の位相に応じた振幅の信号を出力することで、入力された信号を正弦波信号に変 換する変換情報記憶部を備える。前記変換情報記憶部が変換した正弦波信号、及び、前記フィルタ部が抽出した正弦波信号のうち、一方の信号が外部へ出力され る。
【００１９】
これにより、ユーザの要望や使用環境に適した方の信号を利用可能なＤＤＳが実現できる。
【００２０】
本発明の第２の観点によれば、以下の構成の基準信号発生装置が提供される。即ち、この基準信号発生装置は、前記ダイレクトデジタルシンセサイザと、制御部 と、出力部と、を備える。前記制御部は、前記数値制御発振器が出力した信号又はそれに基づく信号と、リファレンス信号と、の位相又は周波数を比較し、比較 結果に基づいて前記数値制御発振器を制御する。前記出力部は、前記ダイレクトデジタルシンセサイザが出力する信号又は当該信号に基づく信号を基準信号とし て出力する。
【００２１】
これにより、デジタル部品の割合が多く、コンパクトな構成が実現可能な基準信号発生装置が実現できる。
【００２２】
前記の基準信号発生装置においては、適切な前記リファレンス信号を利用できないと判断したときに、前記基準信号を生成するための自走用制御信号を生成する自走制御部を備えることが好ましい。
【００２３】
これにより、障害物や妨害電波等により適切なリファレンス信号が利用できなくなった場合であっても、高精度な基準信号を出力し続けることができる。
【００２４】
前記の基準信号発生装置においては、少なくとも前記数値制御発振器の消費電力を低減させる制御を行う電力制御部を備えることが好ましい。
【００２５】
これにより、数値制御発振器を利用しないときは、クロックを停止したり、供給する電圧を低減又はゼロにしたりすることで、基準信号発生装置の消費電力を低減することができる。
【００２６】
前記の基準信号発生装置においては、以下の構成とすることが好ましい。即ち、この基準信号発生装置は、ＧＮＳＳ衛星からの電波に基づいて、位置情報を取得 するＧＮＳＳ受信部を備える。前記ダイレクトデジタルシンセサイザ及び前記制御部を含み、基準信号を発生させる部分を信号発生部と称したときに、前記電力 制御部は、当該信号発生部の消費電力を低減させる制御を行う。
【００２７】
これにより、ＧＮＳＳ部が出力する位置情報のみが必要であって基準信号の出力が不要な場合は、信号発生部の消費電力を低減することで、基準信号発生装置の消費電力を大幅に低減することができる。
【００２８】
前記の基準信号発生装置においては、以下の構成とすることが好ましい。即ち、この基準信号発生装置は、ＧＮＳＳアンテナと、ＧＮＳＳ受信部と、を備える。 前記ＧＮＳＳアンテナは、前記制御部と同じ基板に取り付けられ、ＧＮＳＳ衛星からの測位信号を受信する。前記ＧＮＳＳ受信部は、前記制御部と同じ基板に取 り付けられ、前記ＧＮＳＳアンテナが受信した測位信号に基づいてリファレンス信号を生成する。
【００２９】
これにより、ＧＮＳＳアンテナと基板とを接続するケーブルを配設する必要がなくなるため、基準信号発生装置の設置コストを低減することができる。
【００３０】
本発明の第３の観点によれば、以下の信号出力方法が提供される。即ち、この信号出力方法は、デジタル信号出力工程と、変調工程と、アナログ信号出力工程 と、を含む。前記デジタル信号出力工程では、数値制御発振器によりデジタル信号を出力する。前記変調工程では、前記デジタル信号出力工程で出力された信号 をΔΣ変調する。前記アナログ信号出力工程では、フィルタ処理を行うことにより、前記変調工程で出力された信号をアナログ信号として出力する。
【００３１】
これにより、ΔΣ変調を行うΔΣ変調部を備えることで、従来はアナログ部品で構成されていたＤ／Ａコンバータの大部分をデジタル回路で実現できる。従っ て、ＤＤＳの大部分をチップ化してコンパクトな構成を実現することができる。また、ΔΣ変調部を備えることで、Ｄ／Ａ変換後の信号の分解能を向上させるこ とができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る基準信号発生装置の構成を示すブロック図。
【図２】ノコギリ波から三角波へ変換される仕組みを説明する図。
【図３】ΔΣ変調部の構成を示すブロック図。
【図４】ＮＣＯが出力する信号を直接的に分周部に入力可能な構成を備えた基準信号発生装置のブロック図。
【図５】自走制御が可能な構成を備えた基準信号発生装置のブロック図。
【図６】信号発生部への電源を調整可能な構成を備えた基準信号発生装置のブロック図。
【図７】信号発生部で使用されるクロックを調整可能な構成を備えた基準信号発生装置のブロック図。
【発明を実施するための形態】
【００３３】
次に発明の実施の形態について説明する。図１は、本発明の一実施形態に係る基準信号発生装置１０の構成を示すブロック図である。
【００３４】
基準信号発生装置１０は、接続されるユーザ側の機器に基準信号等を提供するためのものである。基準信号発生装置１０が基準信号を供給する対象としては、例 えば、携帯電話の基地局、地上デジタル放送の送信局及びＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ   Ａｃｃｅｓｓ）通信設備等がある。
【００３５】
本実施形態の基準信号発生装置１０は、ＧＰＳ受信部２１と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路５１と、ＤＤＳ（ダイレクトデジタルシンセサイザ）５２と、を主要な構成として備えている。
【００３６】
基準信号発生装置１０の信号入力部４１には、ＧＰＳアンテナ（ＧＮＳＳアンテナ）１１が接続されている。ＧＰＳアンテナ１１がＧＰＳ衛星（ＧＮＳＳ衛星） から受信した測位用信号は、この信号入力部４１を介して、ＧＰＳ受信部２１へ入力される。ＧＰＳ受信部２１は、この測位用信号に基づいて測位計算を行うこ とで、リファレンス信号（１秒に１回のパルス信号）を生成する。このリファレンス信号は、協定世界時（ＵＴＣ）の１秒に正確に同期するように適宜較正され ている。
【００３７】
次に、ＰＬＬ回路５１について説明する。ＰＬＬ回路５１は、図１に示すように、制御部２２と、ＮＣＯ（数値制御 発振器）２３と、分周部２４と、で構成されている。このＰＬＬ回路５１では、ＧＰＳ受信部２１が出力したリファレンス信号と、ＮＣＯ２３が出力した信号を 分周した信号と、の位相比較を行い、当該比較結果に基づいてＮＣＯ２３が出力する信号の周波数が調整される。以下、ＰＬＬ回路５１を構成する各機器につい て詳細に説明する。
【００３８】
制御部２２には、前記リファレンス信号と、ＮＣＯ２３が出力した信号を分周した信号と、が入力され る。制御部２２は、これらの信号の位相を比較して位相差を求め、その位相差に基づく信号（位相差信号、周波数制御量）を生成する。制御部２２は、この周波 数制御量の高周波成分の遮断及び雑音の除去を行った後に、周波数制御量をＮＣＯ２３へ出力する。なお、制御部２２は、両信号の比較結果を出力する構成であ れば良く、信号の処理方法は任意である。
【００３９】
ＮＣＯ２３は、基準信号の基となる信号を出力するためのデジタル制御発振器であ る。ＮＣＯ２３は、図略のレジスタと加算器とを備えている。ＮＣＯ２３は、加算器及びレジスタにより、出力値が徐々に増大するとともに、所定の周期で出力 値が０に戻る信号（ノコギリ波、図２（ｂ）を参照）を出力する。なお、以下の説明ではＮＣＯ２３の出力値を、その周期的な変化に着目して、特に「ノコギリ 波の位相」と呼ぶことがある。
【００４０】
また、ＮＣＯ２３には、制御部２２から周波数制御量が入力されている。ＮＣＯ２３は、この 周波数制御量に基づいて、リファレンス信号と、ＮＣＯ２３が出力する信号を分周した信号と、の間の位相差を無くすようにノコギリ波を生成する。ノコギリ波 は、ＤＤＳ５２が備える各部によって適宜変換された後に、分周部２４へ出力される。
【００４１】
分周部２４は、ＤＤＳ５２から出力さ れた信号を分周して高い周波数から低い周波数に変換し、得られた信号（位相比較用信号）を制御部２２へ出力するように構成されている。例えば、基準周波数 信号が１０ＭＨｚである場合、分周部２４は、この１０ＭＨｚの信号を分周比１／１０００００００で分周して、１Ｈｚの位相比較用信号を生成する。そして、 この位相比較用信号は、基準タイミング信号として出力部４４から外部のユーザ側のシステムへと出力される。
【００４２】
以上に説明し た構成によって、ＰＬＬ回路５１のループが構成される。例えば、経時変化や周囲の温度変化及び電源電圧等に起因して、ＮＣＯ２３の加算器が積算を行うタイ ミングが変わってしまったとする。この場合、ＮＣＯ２３の出力するノコギリ波の位相が変化し、安定した基準信号が出力できなくなる。しかしながら、ＰＬＬ 回路５１は、ＧＰＳ受信部２１から入力される正確な１ＰＰＳ信号に基づいて、ノコギリ波の位相のズレがなくなるようにＮＣＯ２３をデジタル制御している。 従って、上記のように加算器が積算を行うタイミングが変わった場合であっても、基準信号発生装置１０のから出力される基準信号を高精度に保つことができ る。
【００４３】
次に、ＤＤＳ５２について説明する。ＤＤＳ５２は、図１に示すように、ＮＣＯ２３と、正弦波変換ＲＯＭ（変換情報記 憶部）２５と、三角波変換回路２６と、選択部２７と、ΔΣ変調部２８と、ＢＰＦ（バンドパスフィルタ、フィルタ部）２９と、から構成されている。なお、 フィルタ部としては、ＢＰＦに代えてＬＰＦ（ローパスフィルタ）を利用することもできる。
【００４４】
正弦波変換ＲＯＭ２５は、 ＮＣＯ２３の出力値（ノコギリ波の位相）と、この出力値に対応付けて設定された正弦波の振幅と、をテーブルとして記憶している。正弦波変換ＲＯＭ２５は、 このテーブルに基づいて信号の変換を行うことにより、ノコギリ波を正弦波に変換することができる。正弦波変換ＲＯＭ２５が変換した信号は、選択部２７へ出 力される。
【００４５】
三角波変換回路２６は、ＮＣＯ２３が生成したノコギリ波の後半の半周期分を反転させることにより、ノコギリ波 を三角波に変換する回路である。以下、図２を参照して、この三角波変換回路２６について具体的に説明する。図２（ａ）に示す表の「変換前」の列には、 ＮＣＯ２３が出力するノコギリ波の位相の変化が３ビットの２進数で記されている。この表に示すように、ノコギリ波は出力値を１ずつ増加させる波形を示すこ とが分かる（図２（ｂ）の左側のグラフを参照）。三角波変換回路２６は、ノコギリ波の前半部分（ｄ１〜ｄ４）に対して「０００」との排他的論理和をとるよ うに構成されるとともに、このノコギリ波の後半部分（ｄ５〜ｄ８）に対して「１１１」との排他的論理和をとるように構成された論理回路である。排他的論理 和をとることにより、図２（ａ）の右側の「変換後」の列に記されているように、後半部分の出力値がビット反転する。以上のようにして、前半部分 （ｄ１〜ｄ４）は徐々に出力値が大きくなり、後半部分（ｄ５〜ｄ８）は徐々に出力値が小さくなる三角波信号を得ることができる（図２（ｂ）の右側のグラフ を参照）。三角波変換回路２６が出力した三角波信号は、選択部２７へ出力される。
【００４６】
選択部２７は、正弦波変換ＲＯＭ２５が出力した正弦波信号、及び、三角波変換回路２６が出力した三角波信号のうち何れか一方をΔΣ変調部２８へ出力する。選択部２７が出力する信号は、初期設定又はユーザの操作等により決定される。
【００４７】
ΔΣ変調部２８は、選択部２７が出力した信号を変調する。ΔΣ変調部２８は、図３に示すように、減算部（微分器）６１と、加算部（積分器）６２と、記憶部６３と、量子化部６４と、を備えている。
【００４８】
加算部６２及び記憶部６３は、入力される信号を積分して量子化部６４へ出力する。量子化部６４は、加算部６２の出力を量子化して、所定時間だけ遅延させた 後に、量子化した信号を減算部６１へ出力する。減算部６１は、入力信号から、この量子化された信号を減算して、加算部６２へ出力する。
【００４９】
このように、量子化雑音を含む量子化された入力信号をフィードバックすることにより、量子化部６４では、量子化雑音の低周波成分を抑えることができる（ノ イズシェービング）。そのため、量子化部６４のビット数を高くすることなく高い分解能を実現することができる。従って、従来の多ビットのＤ／Ａコンバータ よりも部品コストを低減することができる。なお、ΔΣ変調部２８は、図３に示したような一次のΔΣ変調部であっても良いし、２次以上としたΔΣ変調部で あっても良い。
【００５０】
また、ΔΣ変調部２８は、デジタル回路で構成することができる。従って、本実施形態のＤＤＳ５２は、大部 分（ＮＣＯ２３からΔΣ変調部２８まで）がデジタル部品で構成されるため、これらの機能を半導体チップ上で容易に実現することができる。従って、コンパク トかつ安価な構成が実現できる。
【００５１】
ＢＰＦ２９は、所定の周波数帯（通過帯域）の信号のみを通過させ、それ以外の周波数の信 号を通過させない構成のアナログフィルタである。このフィルタを通過させることにより、ΔΣ変調部２８の出力する信号をアナログ信号として出力することが できる。また、正弦波変換ＲＯＭ２５が変換した正弦波信号がＢＰＦ２９を通過することで、当該信号の高周波成分等が除去される。一方、三角波変換回路２６ が変換した三角波信号がＢＰＦ２９を通過することで、三角波は正弦波とその奇数倍音を重ね合わせた波であるため、所定の周波数の正弦波信号が抽出される。
【００５２】
以上のようにして生成された正弦波信号は、正弦波の基準周波数信号として出力部４２から外部のユーザ側のシステムへと出力される。また、この正弦波信号は、ハードリミッタ３１によって矩形波信号に変換される。
【００５３】
ハードリミッタ３１によって変換された信号は、矩形波の基準周波数信号として、出力部４３から外部のユーザ側のシステムへと出力される。また、この矩形波 信号は、上述の分周部２４へ出力される。分周部２４は、上述のように、この矩形波信号を分周することで、比較用信号を生成する。
【００５４】
次に、正弦波変換ＲＯＭ２５を利用して正弦波信号を出力する場合と、三角波変換回路２６を利用して正弦波信号出力する場合と、の違いについて説明する。
【００５５】
正弦波変換ＲＯＭ２５を利用して正弦波信号を出力する場合、ＢＰＦ２９の帯域幅をある程度広くしても、除去される周波数の範囲が変化するだけであり、さほ ど問題は生じない。従って、ＢＰＦ２９の帯域幅を広くしてＮＣＯ２３の周波数制御範囲を広くすることで、リファレンス信号に同期するまでの時間を短くする ことができる。
【００５６】
これに対し、三角波変換回路２６を利用して正弦波信号出力する場合、ＢＰＦ２９の帯域幅を広くしてしまう と、抽出対象の正弦波だけでなく、その高調波も抽出されてしまう。従って、ＢＰＦ２９の帯域幅を狭くせざるを得ないため、リファレンス信号に同期するまで の時間が長くなってしまう。
【００５７】
つまり、リファレンス信号に同期するまでの早さという観点では、正弦波変換ＲＯＭ２５を利用した方が優れている。
【００５８】
また、正弦波変換ＲＯＭ２５を利用して正弦波信号を出力する場合、ＮＣＯ２３の性能を十分に発揮させるためには、ノコギリ波の位相と正弦波の変位との対応 関係を正弦波変換ＲＯＭ２５に多数記憶させる必要がある。従って、分解能を向上させるためには、記憶容量の大きなＲＯＭが必要となるので、回路規模が大き くなり、装置の小型化の妨げとなってしまう。
【００５９】
これに対し、三角波変換回路２６を利用して正弦波信号を出力する場合、上記のＲＯＭを必要とせずに正弦波信号を生成することができる。従って、装置の小型化を実現しつつ、高い分解能を達成することができる。
【００６０】
つまり、分解能の高さ及び装置の小型化という観点では、三角波変換回路２６を利用した方が優れている。
【００６１】
本実施形態では、正弦波変換ＲＯＭ２５及び三角波変換回路２６の何れを利用するかを選択部２７により選択可能であるため、リファレンス信号に同期するまで の早さを重視する場合は正弦波変換ＲＯＭ２５を利用し、分解能の高さ及び装置の小型化を重視する場合は三角波変換回路２６を利用するといった態様で基準信 号発生装置１０を使用できる。
【００６２】
なお、上記の構成はＢＰＦ２９を通過させること等により、ジッタを除去することができる。しかし、ジッタを問題としない場合は、図４のように構成しても良い、図４は、ＮＣＯ２３の出力先として調整部３７と選択部３８とを備える。
【００６３】
調整部３７は、ＮＣＯの出力のうちＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）等を抽出し、ＮＣＯ２３の出力を２値化する。選択部３８には、調整 部３７から入力された信号と、ハードリミッタ３１から入力された信号と、が入力される。選択部３８は、入力された信号のうち何れか一方を分周部２４へ出力 する。選択部２７が出力する信号は、初期設定又はユーザの操作等により決定される。
【００６４】
選択部３８によって選択部２７が出力 する信号が選択された場合、この信号はＢＰＦ２９を経由しないため、周波数制御範囲を広くすることができる。従って、リファレンス信号に同期するまでの早 さをより向上させることができる。一方で、調整部３７はＮＣＯ２３が出力するデジタル信号を２値化しているため、量子化誤差が大きくなってしまい、分解能 が低下してしまう。
【００６５】
次に、基準信号発生装置１０の変形例について説明する。なお、以下に説明する変形例においては、上記実施形態と同一又は類似するものには同一の符号を付し、その説明を省略する。
【００６６】
本変形例の基準信号発生装置１０は、落雷や妨害電波等によってリファレンス信号を取得できなくなった場合であっても、所定の精度を維持しながら基準信号を 送信する機能を有している。基準信号発生装置１０は、この機能を実現するための構成として、自走制御部３３と、自走選択部３４と、を備えている。
【００６７】
本変形例では、選択部２７には、自走選択部３４、正弦波変換ＲＯＭ２５、及び三角波変換回路２６が出力した信号が入力されている。変形例の基準信号発生装 置１０は、ΔΣ変調部２８の後段にＶＣＸＯ等を配置することもできるし、ＮＣＯ２３等を発振器として利用することもできる。ＶＣＸＯ等が配置される場合、 選択部２７は、自走選択部３４が出力した信号をΔΣ変調部２８へ出力する。一方、ＮＣＯ２３等を発振器として利用する場合、選択部２７は、正弦波変換 ＲＯＭ２５又は三角波変換回路２６が出力した信号をΔΣ変調部２８へ出力する。
【００６８】
自走制御部３３には、制御部２２が出力す る周波数制御量が入力される。自走制御部３３は、同期状態である場合は、図略の温度センサが検出した温度と、上記のＶＣＸＯが出力した信号の周波数と、の 対応関係を記憶する。なお、この対応関係は、製品の出荷前に求めても良いし、製品の出荷前に求めた値を修正して使用しても良い。また、自走制御部３３は、 温度センサが検出した現在の温度と、上記で求めた温度特性と、を考慮して、周波数制御量を補正する。
【００６９】
自走選択部３４に は、制御部２２が出力した周波数制御量と、自走制御部３３が補正した周波数制御量と、が入力される。自走選択部３４は、適切なリファレンス信号が利用でき るときは、制御部２２の周波数制御量を出力し、適切なリファレンス信号が利用できないときは、自走制御部３３の周波数制御量を出力する。
【００７０】
自走制御部３３が出力する周波数制御量は、環境の変化（具体的には温度の変化）を考慮して定められているので、自走状態において環境が変化した場合であっ ても、高精度な基準信号を出力し続けることができる。また、ΔΣ変調部２８の後段に配置される発振器として周波数安定度の高いＯＣＸＯを用いることで、長 い時間高い周波数安定度を維持することができる。
【００７１】
なお、ΔΣ変調部２８の後段にＶＣＸＯ等が配置されない構成は、上記実施形態の構成と同様なので、説明を省略する。この構成は、ＶＣＸＯ等を配置しないことにより、ＶＣＸＯ等を配置する構成と比較して、コストを削減することができる。
【００７２】
次に、基準信号発生装置１０で消費電力を低減させる制御を行う変形例について説明する。なお、本明細書において、「消費電力を低減」とは、消費電力を通常時よりも小さくすることであり、消費電力をゼロにする場合も含む概念である。
【００７３】
初めに図６を参照して、電力を供給するか否かを切り替える制御を行うことで、消費電力を低減する構成の基準信号発生装置１０について説明する。本変形例の基準信号発生装置１０は、電源７１と、電源制御部７２と、を備えている。
【００７４】
電源７１と電源制御部７２とはケーブル等によって電気的に接続されている。また、電源制御部７２は、電力を供給するためのケーブル等を用いて、ＧＰＳ受信 部２１及び信号発生部５３等に接続されている。電源制御部７２は、外部信号や内部の処理装置等から指示を受けて、ＧＰＳ受信部２１に電力を供給するか否 か、及び、信号発生部５３に電力を供給するか否かを切替可能である。
【００７５】
なお、信号発生部５３は、入力されたリファレンス信号に基づいて基準信号を発生させる部分であり、上述のＰＬＬ回路５１及びＤＤＳ５２等を含む部分である。
【００７６】
ところで、本願のようにデジタル部品が多い基準信号発生装置１０は、大部分を半導体チップ上に実現できるので、コンパクトかつ安価に構成することができ る。従って、ＧＰＳ受信部２１が出力する測位結果のみが必要であっても、チップ化した基準信号発生装置１０が用いられる場合がある。この場合、信号発生部 ５３へ電力を供給しないように（又は供給する電力を減らすように）電源制御部７２に指示することで、基準信号発生装置１０の消費電力を低減することができ る。
【００７７】
次に、図７を参照して、供給するクロックを低減することで基準信号発生装置１０の消費電力を低減する構成について説明する。図７に示すように、本変形例の基準信号発生装置１０は、クロック生成部７３を備えている。
【００７８】
クロック生成部７３は、主に信号発生部５３内の機器で使用されるクロックを生成する機器である。また、クロック生成部７３は、外部信号や内部の処理装置等から指示を受けて、信号発生部５３内の機器へ供給するクロックの周波数を変化させることができる。
【００７９】
従って、例えばＧＰＳ受信部２１が出力する測位結果のみが必要な場合、クロック生成部７３が生成するクロックの周波数を低減する（又はゼロにする）ことで、信号発生部５３内の機器の消費電力を低減することができる。
【００８０】
なお、図６及び図７で示した変形例では、信号発生部５３内の全ての機器に対して、電力の供給及びクロックの周波数を変化させる構成だが、特定の機器（例えばＮＣＯ２３）についてのみ、電力の供給又はクロックの周波数を変化させる構成であっても良い。
【００８１】
また、クロック生成部７３と、ＮＣＯ２３等の間にクロックゲーティング回路を設け、クロックゲーティング回路に外部信号が入力されたときのみＮＣＯ２３等に供給するクロックを低減する（又はゼロにする）構成にすることもできる。
【００８２】
以上に説明したように、本発明のＤＤＳ５２は、ＮＣＯ２３と、ΔΣ変調部２８と、ＢＰＦ２９と、を備える。ＮＣＯ２３は、デジタル信号を出力する。ΔΣ変 調部２８は、ＮＣＯ２３が出力する信号に基づく正弦波信号又は三角波信号を変調する。ＢＰＦ２９は、ΔΣ変調部２８が出力した信号をアナログ信号として出 力する。
【００８３】
これにより、ΔΣ変調部２８を備えることで、従来はアナログ部品で構成されていたＤ／Ａコンバータの大部分をデ ジタル回路で実現できる。従って、ＤＤＳ５２の大部分をチップ化してコンパクトな構成を実現することができる。また、ΔΣ変調部２８を備えることで、 Ｄ／Ａ変換後の信号の分解能を向上させることができる。
【００８４】
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。
【００８５】
上記実施形態及び変形例では、正弦波変換ＲＯＭ２５及び三角波変換回路２６の両方を備える構成を開示しているが、正弦波変換ＲＯＭ２５のみ又は三角波変換 回路２６のみを備える構成であっても、ＤＤＳ５２の大部分をデジタル化できるという本発明の効果を実現することができる。
【００８６】
上記実施形態及び変形例は、ＧＰＳ衛星からの信号に基づいてリファレンス信号を生成する構成であるが、ＧＮＳＳ（Ｇｌｏｂａｌ  Ｎａｖｉｇａｔｉｏｎ   Ｓａｔｅｌｌｉｔｅ  Ｓｙｓｔｅｍ）を利用する構成であれば、適宜変更することができる。例えば、ＧＬＯＮＡＳＳ衛星やＧＡＬＩＬＥＯ衛星からの信号に基 づいてリファレンス信号を生成する構成に変更することができる。また、外部装置からのリファレンス信号を取得する構成としても良い。
【００８７】
ＧＰＳ受信部２１は、１ＰＰＳに代えて、ＰＰ２Ｓ等の１Ｈｚ以外の信号をリファレンス信号として生成する構成に変更することができる。また、ＧＰＳ受信部２１は、基準信号発生装置１０の内部ではなく外部に配置されていても良い。
【００８８】
三角波変換回路は、排他的論理和を用いる上記の構成に限られず、任意の構成の回路によって実現されていても良い。また、三角波変換回路を複数備え、上記で 示した三角波の一部（４分割したときの中央の２つ）を反転させて、１周期分の三角波から２周期分の三角波が得られる構成とすることができる。なお、三角波 変換回路を設けずに、ＮＣＯ２３が出力するノコギリ波がＢＰＦ２９によって正弦波信号に変換される構成に変更することができる。
【００８９】
上記実施形態及び変形例では、位相差を比較するＰＬＬ回路５１を用いているが、周波数差を比較するＦＬＬ回路を用いることもできる。
【００９０】
上記実施形態及び変形例では、ＧＰＳアンテナ１１は、所定のケーブルを介して、ＰＬＬ回路５１等が形成された基板と接続される構成である。これに代えて、 この基板にＧＰＳアンテナ１１が直接的に取り付けられる構成であっても良い。この場合、ケーブルが不要となるので、基準信号発生装置の設置コストを低減で きる。
【００９１】
上記の変形例は、供給する電力の低減又は供給するクロックの低減により、消費電力を低減させる構成であるが、その他の構成（信号発生部５３を制御するソフトウェアを動作させない等）によって消費電力を低減させる構成に変更することができる。
【００９２】
基準信号発生装置１０が備える各部は、ハードウェアとして構成することに代えて、ソフトウェアにより構成することもできる。
【符号の説明】
【００９３】
１０  基準信号発生装置
１１  ＧＰＳアンテナ
２１  ＧＰＳ受信部（ＧＮＳＳ受信部）
２２  制御部
２３  ＮＣＯ（数値制御発振器）
２４  分周部
２５  正弦波変換ＲＯＭ（変換情報記憶部）
２６  三角波変換回路
２７  選択部
２８  ΔΣ変調部
２９  ＢＰＦ（フィルタ部）
５１  ＰＬＬ回路
５２  ＤＤＳ（ダイレクトデジタルシンセサイザ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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