(57)【特許請求の範囲】
【請求項１】
並列に設けられた複数のパワー半導体素子をそれぞれ同時にオン・オフ駆動するゲートドライブ回路を備えた電力変換装置用制御装置であって、
前記パワー半導体素子がオンしたときに流れる主電流に比例する電圧として検出されたセンス電圧を基準電圧と比較して前記パワー半導体素子のターンオンおよびターンオフのタイミングを検出するタイミング検出用コンパレータと、
前記パワー半導体素子がオンしたときに前記センス電圧を保持し、前記パワー半導体素子がオフしたときには保持していた前記センス電圧を分圧して前記タイミング検出用コンパレータに前記パワー半導体素子のターンオフのタイミングを検出する前記基準電圧として供給するサンプルホールド回路と、
を備えた電力変換装置用制御装置。
【請求項２】
前記サンプルホールド回路は、前記センス電圧を受ける第１の電圧バッファ回路と、一方の端子が前記第１の電圧バッファ回路の出力に接続されて前記パワー半導体素子がオンしたときに通電し、前記パワー半導体素子がオフしたときに切り離されるスイッチと、前記スイッチの他方の端子に接続されて前記センス電圧を保持するコンデンサと、前記コンデンサに保持された電圧を分圧する分圧回路と、を有する請求項１記載の電力変換装置用制御装置。
【請求項３】
前記分圧回路は、前記コンデンサを直列接続した第１および第２のコンデンサとすることによって構成され、前記第１および第２のコンデンサによって分圧された分圧電圧を、第２の電圧バッファ回路によって前記タイミング検出用コンパレータに前記基準電圧として供給する、請求項２記載の電力変換装置用制御装置。
【請求項４】
前記分圧回路は、前記コンデンサの電圧を第２の電圧バッファ回路を介して受ける直列接続の第１および第２の抵抗によって構成され、前記第１および第２の抵抗によって分圧された分圧電圧を、前記タイミング検出用コンパレータに前記基準電圧として供給する、請求項２記載の電力変換装置用制御装置。
【請求項５】
前記スイッチは、前記ゲートドライブ回路に供給されるゲート信号に同期してオン・オフされる、請求項２記載の電力変換装置用制御装置。
【請求項６】
前記サンプルホールド回路は、前記センス電圧を受ける可変利得増幅回路と、一方の端子が前記可変利得増幅回路の出力に接続されて前記パワー半導体素子がオンしたときに通電し、前記パワー半導体素子がオフしたときに切り離されるスイッチと、前記スイッチの他方の端子に接続されて前記センス電圧を保持するコンデンサと、前記コンデンサに保持された電圧を分圧する分圧回路と、を有する請求項１記載の電力変換装置用制御装置。
【請求項７】
前記可変利得増幅回路は、非反転増幅回路と、前記非反転増幅回路の増幅率を設定する可変抵抗と、前記センス電圧が低くなるにしたがって前記非反転増幅回路の増幅率が高くなるように前記可変抵抗を制御する増幅率可変設定部と、を有する請求項６記載の電力変換装置用制御装置。
【請求項８】
並列に設けられた複数のパワー半導体素子と、前記パワー半導体素子をそれぞれ同時にオン・オフ駆動するゲートドライブ回路を有する電力変換装置用制御装置とを備えた電力変換装置であって、
前記電力変換装置用制御装置は、
前記パワー半導体素子がオンしたときに流れる主電流に比例する電圧として検出されたセンス電圧を基準電圧と比較して前記パワー半導体素子のターンオンおよびターンオフのタイミングを検出するタイミング検出用コンパレータと、
前記パワー半導体素子がオンしたときに前記センス電圧を保持し、前記パワー半導体素子がオフしたときには保持していた前記センス電圧を分圧して前記タイミング検出用コンパレータに前記パワー半導体素子のターンオフのタイミングを検出する前記基準電圧として供給するサンプルホールド回路と、
を有する、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパワー半導体素子を並列に接続して構成した場合に相互に電流のアンバランスを補正するのに必要なタイミング検出回路を備えた電力変換装置用制御装置およびこれにパワー半導体素子を備えた電力変換装置に関する。
【背景技術】
【０００２】
電力変換装置では、パワー半導体素子をスイッチング駆動して電力変換を行っている。パワー半導体素子は、１素子あたりに流すことができる最大の電流が物性的・技術的に制限されるため、その制限を超える負荷電流が必要なときには、複数のパワー半導体素子を並列に接続して電流容量を増大させることが行われている。
【０００３】
図９はパワー半導体素子を２個並列に接続した場合のスイッチング回路を示す図、図１０は２個のパワー半導体がスイッチングするときの電流変化を示す図、図１１はタイミング検出回路の例を示す図、図１２はタイミング検出回路の動作説明図である。
【０００４】
図９において、パワー半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の場合を示している。このスイッチング回路は、ＩＧＢＴ１０１およびＩＧＢＴ１０２のコレクタ同士およびエミッタ同士を接続して接続して構成され、電力変換装置のたとえばトーテムポール出力回路におけるハイサイドおよびローサイドのアーム部を構成することができる。
【０００５】
このように並列に接続されたＩＧＢＴ１０１，１０２は、ゲートにパルス状のゲート電圧が同時に印加されることによってそれぞれターンオンまたはターンオフされる。このとき、コレクタに流れ込む電流をＩｃとしたとき、ＩＧＢＴ１０１には、電流Ｉｃ１が流れ、ＩＧＢＴ１０２には、電流Ｉｃ２が流れる。理想的には、電流Ｉｃは、ＩＧＢＴ１０１，１０２によって均等に分配され、Ｉｃ１＝Ｉｃ２＝Ｉｃ／２となるのがよい。しかし、そのスイッチング動作の過渡時において、ＩＧＢＴ１０１，１０２のそれぞれに流れる電流にアンバランスが生じることがある。
【０００６】
このような電流アンバランスは、ＩＧＢＴ１０１，１０２が持つ素子特性の個体差に起因するものであったり、ゲート配線回路における電気的特性の差に因るものであったりする。
【０００７】
上記要因により、ＩＧＢＴ１０１，１０２の間で電流が流れ始めるターンオンのタイミングの違い（時間差）と、電流が切れるターンオフのタイミングの違い（時間差）が生じてしまうと、ＩＧＢＴ１０１，１０２の間において過渡的な電流アンバランスが生じてしまう。たとえば、図１０に示したように、ＩＧＢＴ１０１が先に流れ始め、少し遅れてＩＧＢＴ１０２が流れ始めたとする。この場合、ターンオンのタイミングのときに、ＩＧＢＴ１０１しか電流が流れなくなるので、遅れ時間差Δｔｄの間にＩＧＢＴ１０１に電流が集中して大電流が流れてしまうことになる。電流集中があると、短時間ではあるが、最大定格を超えて電流が流れることでＩＧＢＴ１０１が破壊されたり、素子温度が急上昇して素子特性が大きく劣化したりするおそれがある。
【０００８】
このために、並列に設けた複数のＩＧＢＴ間の電流アンバランスを低減することが提案されている（たとえば、特許文献１参照）。この特許文献１では、それぞれのＩＧＢＴのターンオンおよびターンオフのタイミングを検出し、遅れ時間差Δｔｄがゼロになるように、すなわち、先にターンオンしたＩＧＢＴのターンオンおよびターンオフのタイミングを遅らせるように制御している。この制御は、ＩＧＢＴのゲートを駆動する回路に可変ゲート抵抗回路を設け、その可変ゲート抵抗回路の抵抗値を遅れ時間差Δｔｄに応じて変化させるようにしている。これにより、並列に接続されて同時に駆動される複数のＩＧＢＴは、ＩＧＢＴ相互の電流アンバランスを低減することができるようになる。
【０００９】
ＩＧＢＴのターンオンおよびターンオフのタイミングは、図１１に示すタイミング検出回路によって検出することができる。図１１は、たとえばＩＧＢＴ１０１のターンオンおよびターンオフのタイミングを検出するものであるが、他のＩＧＢＴ１０２においても同様の構成のタイミング検出回路によってターンオンおよびターンオフのタイミングが検出される。
【００１０】
このタイミング検出回路は、センス抵抗Ｒｓと、コンパレータ１０３と、基準電圧源Ｖｒｅｆとを備えている。ＩＧＢＴ１０１は、そのチップのエミッタ領域を部分的に分離区画することによって形成された電流センス端子を有している。この電流センス端子には、メインのエミッタ端子との面積比に応じた電流がセンス電流Ｉｓとして流れる。このセンス電流Ｉｓは、ＩＧＢＴ１０１の電流センス端子に接続されたセンス抵抗Ｒｓを介してグランドに流れることで、センス抵抗Ｒｓの両端には、エミッタ電流に比例したセンス電圧Ｖｓが生起される。このセンス電圧Ｖｓは、コンパレータ１０３にて基準電圧源Ｖｒｅｆと比較され、信号Ｉｐｕｌｓｅが出力される。
【００１１】
この信号Ｉｐｕｌｓｅは、図１１に示したように基準電圧Ｖｒｅｆをコンパレータ１０３の反転入力に接続し、センス電圧Ｖｓを非反転入力に接続した場合は、図１２に示したように、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを超えたとき、立ち上がり、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを下回ったとき、立ち下がる信号となる。この信号Ｉｐｕｌｓｅの立ち上がりがＩＧＢＴ１０１のターンオンのタイミングとなり、信号Ｉｐｕｌｓｅの立ち下がりがＩＧＢＴ１０１のターンオフのタイミングとなる。また、基準電圧Ｖｒｅｆをコンパレータ１０３の非反転入力に接続し、センス電圧Ｖｓを反転入力に接続した場合は、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを超えたとき、立ち下がり、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを下回ったとき、立ち上がる信号となる。この信号Ｉｐｕｌｓｅの立ち下がりがＩＧＢＴ１０１のターンオンのタイミングとなり、信号Ｉｐｕｌｓｅの立ち上がりがＩＧＢＴ１０１のターンオフのタイミングとなる。このターンオンのタイミングは、図示しない制御回路に送られ、そこで、ＩＧＢＴ１０２のターンオンのタイミングと比較され、ターンオンのタイミングが一致するように可変ゲート抵抗回路の抵抗値が制御されることになる。
【００１２】
これで、並列に接続されたＩＧＢＴ１０１，１０２のターンオンおよびターンオフのタイミングが揃えられ、ＩＧＢＴ１０１，１０２の電流アンバランスが低減されることになる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１４−２３０３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のタイミング検出回路は、センス電圧Ｖｓを基準電圧源Ｖｒｅｆと比較することによって、ＩＧＢＴのターンオンのタイミングとターンオフのタイミングとを検出している。ここで、パワー半導体素子がＩＧＢＴの場合、ＩＧＢＴのターンオフがターンオフするまでに流れていたコレクタ電流の電流値によって異なるタイミングで検出されてしまうという問題点があった。
【００１５】
図１３はＩＧＢＴのターンオフ後に流れるテール電流を示す図である。
ＩＧＢＴは、ターンオフによりコレクタ電流Ｉｃが急激に低下し、コレクタ電流がゼロとなる直前にテール電流が流れ続けるという現象を有している。すなわち、コレクタ電流の遮断は、ゲート・エミッタ間を短絡または逆バイアスすることによってなされるが、このとき、ゲート電荷が放電し、チャンネルが消滅し、ベース電流の供給がとまり、ＩＧＢＴのターンオフ遷移が始まることになる。その際、ｎ−領域には、多量の過剰電子および正孔が蓄積電荷として存在しているので、コレクタ電流は、すぐに遮断されず、テール電流が流れてしまう。このテール電流は、電荷のライフタイムに依存する時定数で徐々に減少するため、ターンオン時のコレクタ電流Ｉｃが大きいほど、長く流れ続けてしまう。
【００１６】
したがって、コンパレータ１０３によって検出されるターンオフのタイミングは、ターンオン時のコレクタ電流Ｉｃの大きさによって大きく変化してしまうことになる。ここで、図１３において、基準電圧源Ｖｒｅｆをコレクタ電流Ｉｃが５アンペア（Ａ）流れたときのセンス電圧Ｖｓに相当する電圧に等しくした場合について説明する。コレクタ電流Ｉｃが１０Ａのとき、タイミング検出回路によるターンオフのタイミングは、計測開始時刻から１．２３μ秒（μｓｅｃ）経過後であるのに対し、１５０Ａのときは、１．４５μｓｅｃ経過後になっている。このため、タイミング検出回路からターンオフのタイミングの信号を受けた図示しない制御回路は、コレクタ電流Ｉｃの大きさによって変化する信号を基に電流アンバランスを低減するような制御をすることになる。このように、ターンオフのタイミングがターンオン時のコレクタ電流Ｉｃの大きさによって変化するような誤差が生じると、遅れ時間差Δｔｄをゼロになるように制御しても、実際はゼロになっていないことになる。この結果、電流アンバランスを低減するような制御の精度が大きく低減してしまう。
【００１７】
本発明はこのような点に鑑みてなされたものであり、並列接続したパワー半導体素子の主電流の大きさに影響されることがなく、ターンオフのタイミングを精度よく得ることができる電力変換装置用制御装置および電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では上記の課題を解決するために、並列に設けられた複数のパワー半導体素子をそれぞれ同時にオン・オフ駆動するゲートドライブ回路を備えた電力変換装置用制御装置が提供される。この電力変換装置用制御装置は、パワー半導体素子がオンしたときに流れる主電流に比例する電圧として検出されたセンス電圧を基準電圧と比較してパワー半導体素子のターンオンおよびターンオフのタイミングを検出するタイミング検出用コンパレータと、パワー半導体素子がオンしたときにセンス電圧を保持し、パワー半導体素子がオフしたときには保持していたセンス電圧を分圧してタイミング検出用コンパレータにパワー半導体素子のターンオフのタイミングを検出する基準電圧として供給するサンプルホールド回路と、を備えている。
【００１９】
また、本発明では、並列に設けられた複数のパワー半導体素子と、パワー半導体素子をそれぞれ同時にオン・オフ駆動するゲートドライブ回路を有する電力変換装置用制御装置とを備えた電力変換装置が提供される。この電力変換装置の電力変換装置用制御装置は、パワー半導体素子がオンしたときに流れる主電流に比例する電圧として検出されたセンス電圧を基準電圧と比較してパワー半導体素子のターンオンおよびターンオフのタイミングを検出するタイミング検出用コンパレータと、パワー半導体素子がオンしたときにセンス電圧を保持し、パワー半導体素子がオフしたときには保持していたセンス電圧を分圧してタイミング検出用コンパレータにパワー半導体素子のターンオフのタイミングを検出する基準電圧として供給するサンプルホールド回路と、を有している。
【発明の効果】
【００２０】
上記構成の電力変換装置用制御装置および電力変換装置は、パワー半導体素子のターンオフのタイミングをパワー半導体素子の電流が切れ始めるタイミングで検出できるので、パワー半導体素子の主電流の大きさに因らず、ターンオフのタイミングを精度よく検出できるという利点がある。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る電力変換装置を示す図である。
【図２】タイミング検出回路の動作説明図である。
【図３】第２の実施の形態に係る電力変換装置を示す図である。
【図４】第３の実施の形態に係る電力変換装置を示す図である。
【図５】サンプルホールド回路における可変利得増幅部の構成例を示す図である。
【図６】第４の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。
【図７】第５の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。
【図８】第６の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。
【図９】パワー半導体素子を２個並列に接続した場合のスイッチング回路を示す図である。
【図１０】２個のパワー半導体がスイッチングするときの電流変化を示す図である。
【図１１】タイミング検出回路の例を示す図である。
【図１２】タイミング検出回路の動作説明図である。
【図１３】ＩＧＢＴのターンオフ後に流れるテール電流を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明において、端子名とその端子における電圧、信号等は、同じ符号を用いることがある。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。
【００２３】
図１は第１の実施の形態に係る電力変換装置を示す図、図２はタイミング検出回路の動作説明図である。
電力変換装置は、電力変換装置用制御部１１とスイッチング動作部１２とを有し、いわゆるＩＰＭ（Intelligent Power Module）を構成している。スイッチング動作部１２は、電流容量を増やすために、複数のパワー半導体素子を並列に接続して構成されている。図示の例では、パワー半導体素子は、複数のＩＧＢＴ１３ａ−１３ｎを有し、それぞれのＩＧＢＴ１３ａ−１３ｎには、還流ダイオード１４ａ−１４ｎが逆並列に接続されている。また、ＩＧＢＴ１３ａ−１３ｎの電流センス端子には、それぞれセンス抵抗Ｒｓａ−Ｒｓｎが接続されている。なお、ここで参照記号にある「１３ａ−１３ｎ」という表現は、「１３ａ、１３ｂ、１３ｃ、・・・」というようにその対象が複数個存在することを表現したものである。
【００２４】
電力変換装置用制御部１１は、図示では、ＩＧＢＴ１３ａを制御するように構成されているが、他のＩＧＢＴについても、図示は省略してあるが、同じ構成の電力変換装置用制御部によって制御される。
【００２５】
電力変換装置用制御部１１は、ゲート信号Ｖｇを受けるゲートドライブ回路１５を有し、そのゲートドライブ回路１５の出力は、ＩＧＢＴ１３ａのゲートに接続されている。電力変換装置用制御部１１は、また、サンプルホールド回路１６とコンパレータ１７とを有し、ＩＧＢＴ１３ａのターンオンおよびターンオフのタイミングを検出するタイミング検出回路を構成している。
【００２６】
サンプルホールド回路１６は、電圧バッファ回路１８，１９と、スイッチＳＷと、コンデンサＣ１，Ｃ２とを有している。電圧バッファ回路１８は、その入力にＩＧＢＴ１３ａの電流センス端子とセンス抵抗Ｒｓａとの接続点が接続され、出力は、コンパレータ１７の非反転入力と、スイッチＳＷの一方の端子とに接続されている。スイッチＳＷの他方の端子は、コンデンサＣ１，Ｃ２を直列接続することによって構成された分圧回路２０に接続され、コンデンサＣ１，Ｃ２の共通の接続点は、電圧バッファ回路１９の入力に接続されている。電圧バッファ回路１９の出力は、コンパレータ１７の反転入力に接続されている。
【００２７】
電圧バッファ回路１８，１９は、ボルテージフォロワで構成することができる。また、スイッチＳＷは、たとえば、トランスファゲートで構成されるアナログスイッチとすることができ、オン・オフのゲート信号Ｖｇに同期してオン・オフされる。すなわち、ゲート信号Ｖｇがオフのとき、スイッチＳＷの端子間が切り離され、ゲート信号Ｖｇがオンのとき、スイッチＳＷは、通電状態になって電圧バッファ回路１８から送られたセンス電圧Ｖｓが分圧回路２０に送られる。
【００２８】
以上の構成の電力変換装置によれば、図２に示したように、ゲート信号ＶｇがＬ（ロー）レベルのとき、ゲートドライブ回路１５の出力もＬレベルとなり、ＩＧＢＴ１３ａは、ターンオフしている。このため、センス電流Ｉｓが流れないので、センス抵抗Ｒｓの端子電圧であるセンス電圧Ｖｓは、Ｌレベルとなる。このとき、前回のゲート信号ＶｇがＨ（ハイ）レベルのときに分圧回路２０のコンデンサＣ１，Ｃ２に充電された電荷が少なくとも残っているので、コンパレータ１７の出力の信号Ｉｐｕｌｓｅは、Ｌレベルとなる。
【００２９】
ここで、ゲート信号ＶｇがＨレベルになると、スイッチＳＷがオン状態になり、サンプルホールド回路１６は、サンプルモードとなり、コンデンサＣ１，Ｃ２には、センス電圧Ｖｓに応じた電荷が充電されるようになる。また、ゲート信号ＶｇがＨレベルになると、ゲートドライブ回路１５の出力もＨレベルとなり、ＩＧＢＴ１３ａは、ターンオンに遷移する。これに伴い、センス電流Ｉｓが増加し、センス電圧Ｖｓも増加していく。
【００３０】
このセンス電圧Ｖｓは、コンパレータ１７の非反転入力に直接入力されるとともに、スイッチＳＷを介して分圧回路２０のコンデンサＣ１，Ｃ２に供給される。分圧回路２０では、コンデンサＣ１，Ｃ２が直列接続されているので、コンデンサＣ１，Ｃ２の共通の接続点には、Ｃ１／（Ｃ１＋Ｃ２）×Ｖｓの電圧が出力され、電圧バッファ回路１９を介してコンパレータ１７の反転入力に入力される。ここで、コンデンサＣ１，Ｃ２の値を、たとえば、Ｃ１＝９×Ｃ２とした場合、分圧回路２０の出力は、０．９×Ｖｓとなる。
【００３１】
コンパレータ１７の反転入力に入力される電圧は、コンパレータ１７の非反転入力に入力されるセンス電圧Ｖｓより必ず小さいので、コンパレータ１７の出力の信号Ｉｐｕｌｓｅは、Ｈレベルとなる。つまり、ＩＧＢＴ１３ａのターンオンのタイミングは、ＩＧＢＴ１３ａがターンオンに遷移する早期に検出されることになる。
【００３２】
ＩＧＢＴ１３ａがターンオンすると、センス電圧Ｖｓは、オン時の電圧ＶｓＯＮとなり、コンデンサＣ１，Ｃ２の共通の接続点の電圧は、Ｃ１／（Ｃ１＋Ｃ２）×ＶｓＯＮとなり、コンパレータ１７の出力の信号Ｉｐｕｌｓｅは、Ｈレベルとなる。
【００３３】
次に、ゲート信号ＶｇがＬレベルになると、スイッチＳＷがオフ状態になり、電圧バッファ回路１８と分圧回路２０との間の経路が遮断され、サンプルホールド回路１６は、電圧ＶｓＯＮを保持する。これにより、コンパレータ１７の非反転入力には、低減するセンス電圧Ｖｓが入力され、反転入力には、固定の電圧Ｃ１／（Ｃ１＋Ｃ２）×ＶｓＯＮが基準電圧として入力される。このように、コンパレータ１７の基準電圧がＩＧＢＴ１３ａのターンオフ直前のセンス電流Ｉｓに基づく電圧ＶｓＯＮから生成されており、テール電流が流れるグランド近傍の電圧に基づいていない。このため、コンパレータ１７は、ＩＧＢＴ１３ａのターンオフ直後のセンス電流Ｉｓの変化を検出できるようになり、ＩＧＢＴ１３ａのターンオフのタイミングを早期に検出できることになる。しかも、電圧Ｃ１／（Ｃ１＋Ｃ２）×ＶｓＯＮは、オン時の電圧ＶｓＯＮに基づいて動的に可変されるため、ＩＧＢＴ１３ａのターンオフのタイミングは、オン時の電流の値に関係なく、ターンオフ直後に検出することができる。
【００３４】
この電力変換装置では、ＩＧＢＴ１３ａの電流の切れ始めのタイミングを検出できるため、ターンオフのタイミングを誤差なく検出することができる。しかも、ＩＧＢＴ１３ａの電流は、確実に切れてからスイッチング毎に保持していた新しいオン時のセンス電圧ＶｓＯＮを基に生成された基準電圧と比較しているため、センス電圧ＶｓＯＮと基準電圧との差を出力電流によらず一定割合のものにすることができる。このため、上位の制御回路により、並列接続したＩＧＢＴ１３ａ−１３ｎのオン・オフのタイミングを揃える補正が容易になる。
【００３５】
図３は第２の実施の形態に係る電力変換装置を示す図である。この図３において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００３６】
この第２の実施の形態に係る電力変換装置は、第１の実施の形態に係る電力変換装置と比較して、サンプルホールド回路１６の構成を変更している。すなわち、第１の実施の形態では、センス電圧Ｖｓをホールドする回路および分圧回路２０をコンデンサＣ１，Ｃ２で構成している。これに対し、第２の実施の形態では、センス電圧Ｖｓをホールドする回路は、コンデンサＣで構成し、分圧回路２０は、直列接続された抵抗Ｒ１，Ｒ２で構成している。分圧回路２０では、抵抗Ｒ１，Ｒ２の共通の接続点には、Ｒ２／（Ｒ１＋Ｒ２）×Ｖｓの電圧が出力され、コンパレータ１７の反転入力に基準電圧として入力される。
【００３７】
この第２の実施の形態に係る電力変換装置の動作は、第１の実施の形態に係る電力変換装置の動作と同じである。すなわち、ＩＧＢＴ１３ａのターンオフ直前の電流レベルに相当するセンス電圧Ｖｓをスイッチング毎にサンプルホールド回路１６に保持し、保持したセンス電圧Ｖｓを分圧した電圧をコンパレータ１７の基準電圧として用いる。コンパレータでは、その基準電圧とターンオフへ遷移中の現在の電流レベルに相当するセンス電圧Ｖｓと比較し、センス電圧Ｖｓが基準電圧よりも低下すると、ＩＧＢＴ１３ａの電流が立ち下がったと認識し、ＩＧＢＴ１３ａのターンオフのタイミングが検出される。
【００３８】
図４は第３の実施の形態に係る電力変換装置を示す図、図５はサンプルホールド回路における可変利得増幅部の構成例を示す図である。この図４において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００３９】
この第３の実施の形態に係る電力変換装置は、第１および第２の実施の形態の電圧バッファ回路１８を可変利得増幅部２１に変更している。これは、ＩＧＢＴ１３ａのターンオン時のコレクタ電流が十分に大きいとき、ターンオフのタイミングを比較的精度よく検出できるのに対し、ターンオン時のコレクタ電流が小さいときには、ターンオフのタイミングを精度よく検出できないことに対する対策である。そこで、第３の実施の形態では、センス電圧Ｖｓの電位が低い期間、可変利得増幅部２１の増幅率αをセンス電圧Ｖｓに応じて可変増幅することで、ターンオン時のコレクタ電流に関係なく一定の電圧信号を出力することにしている。
【００４０】
可変利得増幅部２１は、図５に示したように、演算増幅器２２による非反転増幅回路を有している。この演算増幅器２２は、非反転入力にセンス電圧Ｖｓを受け、反転入力には、抵抗Ｒ０およびＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２３の直列回路が接続され、反転入力と出力との間には、抵抗Ｒ０２が接続されている。可変利得増幅部２１は、また、センス電圧Ｖｓを受ける電圧バッファ回路２４を有し、この電圧バッファ回路２４の出力は、抵抗Ｒ０３，Ｒ０４による分圧回路に接続され、抵抗Ｒ０３，Ｒ０４の共通の接続点は、ＭＯＳＦＥＴ２３のゲートに接続されている。
【００４１】
演算増幅器２２は、抵抗Ｒ０およびＭＯＳＦＥＴ２３のオン抵抗Ｒｏｎを合成した可変抵抗Ｒ０１と、帰還用の抵抗Ｒ０２との比により増幅率αが決められる。ここで、ＭＯＳＦＥＴ２３がオフ動作しているとき、演算増幅器２２は、増幅率α＝１のボルテージフォロワとして機能する。ＭＯＳＦＥＴ２３がオン動作しているとき、演算増幅器２２の増幅率αは、ＭＯＳＦＥＴ２３のオン抵抗Ｒｏｎが最も小さいときのα＝最大値とＭＯＳＦＥＴ２３がオフするときのα＝１との間で変化する。
【００４２】
ＭＯＳＦＥＴ２３は、センス電圧Ｖｓの電位が、たとえば、最大から中間程度まで変化し、それに対応するセンス電圧ＶｓがＭＯＳＦＥＴ２３のゲートに印加されたときにオフ動作となる。また、センス電圧Ｖｓの電位が、たとえば、その中間の電位よりも低下するときには、ＭＯＳＦＥＴ２３は、そのオン抵抗Ｒｏｎに応じて増幅率αが変化する。すなわち、増幅率αは、１＋Ｒ０２／Ｒ０１と１との間で変化する。なお、増幅率αが１＋Ｒ０２／Ｒ０１と１との間を遷移するポイントは、抵抗Ｒ０３，Ｒ０４による分圧比によって設定される。
【００４３】
これにより、すなわち抵抗Ｒ０１、Ｒ０２、Ｒ０３及びＲ０４の値を適当に設定することにより、サンプルホールド回路１６は、センス電圧Ｖｓの電位が低い領域では、センス電圧Ｖｓに応じて可変利得増幅部２１の増幅率αを可変にして可変利得増幅部２１の出力がセンス電圧Ｖｓに関係なく一定となる。センス電圧Ｖｓの電位が低いときでも、センス電圧Ｖｓの電位が高いときの精度でターンオフのタイミングを検出できるようになったので、全体としてターンオフのタイミングを高精度で検出可能になる。
【００４４】
なお、この実施の形態では、サンプルホールド回路１６の入力側に、可変利得増幅部２１を設置したが、可変利得増幅部２１をサンプルホールド回路１６の出力側に設置しても、同様の効果を得ることが可能である。また、この実施の形態では、可変利得増幅部２１の増幅率αを可変にする方法として、演算増幅器２２の反転入力とグランドとの間の可変抵抗Ｒ０１の値を可変にする構成としたが、帰還用の抵抗Ｒ０２を可変にしてもよいことは、もちろんである。
【００４５】
図６は第４の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。この図６において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００４６】
第４の実施の形態では、サンプルホールド回路１６の可変利得増幅部２１をデジタル的な手法によって実現している。すなわち、可変利得増幅部２１は、演算増幅器２２と、可変抵抗Ｒ０１および抵抗Ｒ０２と、複数の比較器ＣＰ１−ＣＰｎで構成された比較器アレイＣＭＰと、複数の基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎと、デコーダ２５とを備えている。
【００４７】
比較器アレイＣＭＰを構成している比較器ＣＰ１−ＣＰｎは、その非反転入力にセンス電圧Ｖｓが入力され、反転入力には基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎがそれぞれ入力されている。ここで、基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎは、Ｖｒｅｆ１＜Ｖｒｅｆ２＜・・・＜Ｖｒｅｆｎの関係を有しているとする。比較器アレイＣＭＰの出力は、デコーダ２５に入力され、デコーダ２５の出力は、可変抵抗Ｒ０１の制御端子に接続されている。
【００４８】
比較器アレイＣＭＰは、センス電圧Ｖｓが変化するにしたがって０または１のディジタルコードを出力する。ここで出力されるディジタルコードは、サーモメーターコードであるため、サーモメーターコードは、デコーダ２５に入力されてバイナリーコードに変換される。
【００４９】
ここで、具体的な構成例として、比較器ＣＰ１−ＣＰｎが８つ（ｎ＝８）の場合について説明する。この場合、このデコーダ２５は、８つの入力と３つの出力を有する。また、可変抵抗Ｒ０１は、たとえば、複数の抵抗を直列に接続し、そのうちの直列接続した複数の抵抗にはデコーダ２５の出力によってオン・オフされる半導体スイッチが並列に接続された構成を有する。この構成では、センス電圧Ｖｓが０−Ｖｒｅｆ１の間、比較器ＣＰ１−ＣＰ８は、［００００００００］を出力し、センス電圧ＶｓがＶｒｅｆ８を超えると、比較器ＣＰ１−ＣＰ８は、［１１１１１１１１］を出力する。デコーダ２５は、［００００００００］から［１１１１１１１１］まで変化したサーモメーターコード入力を受けると、［０００］から［１１１］まで変化する３ビットのバイナリーコードを出力する。可変抵抗Ｒ０１は、デコーダ２５から出力されたバイナリーコードが［０］の場合、対応する半導体スイッチはオン、バイナリーコードが［１］の場合には、対応する半導体スイッチはオフ制御される。
【００５０】
したがって、センス電圧Ｖｓが０−Ｖｒｅｆ１の場合、デコーダ２５は、［００００００００］の入力を受け、［０００］の出力となる。これにより、複数の抵抗のうちの直列接続した３つの抵抗が半導体スイッチによって短絡されることで、可変抵抗Ｒ０１は、最小値となり、演算増幅器２２の増幅率αは、最大の値になる。逆に、センス電圧ＶｓがＶｒｅｆ８を超えた場合、デコーダ２５は、［１１１１１１１１］の入力を受け、［１１１］の出力となる。これにより、複数の抵抗のうちの直列接続した３つの抵抗が半導体スイッチによってすべて開放されることで、可変抵抗Ｒ０１は、最大値となり、演算増幅器２２の増幅率αは、最小になる。このようにして、演算増幅器２２の出力は、センス電圧Ｖｓが変化しても、すなわち、ＩＧＢＴ１３ａのターンオン時のコレクタ電流が負荷によって変化しても、所定の電圧幅の範囲に納められることになる。この結果、コンパレータ１７には、十分な精度で比較するのに必要な電圧が常時印加されることになる。
【００５１】
なお、上記の可変利得増幅部２１は、８つの比較器ＣＰ１−ＣＰ８を使用して３ビットの分解能を有する場合を例に説明したが、分解能を高めたい場合には、デコーダ２５をより多くのビット数で構成することができる。また、この実施の形態では、可変利得増幅部２１の増幅率αを可変にする方法として、演算増幅器２２の反転入力とグランドとの間の可変抵抗Ｒ０１の値を可変にする構成としたが、帰還用の抵抗Ｒ０２を可変にしてもよい。さらに、センス電圧Ｖｓが０−Ｖｒｅｆ１を検出する場合、基準電圧源Ｖｒｅｆ１は、コレクタ電流が低減して電流バランスがとれなくても問題がないレベルまで高い値に設定することもできる。
【００５２】
図７は第５の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。この図７において、図５または図６に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００５３】
第５の実施の形態は、第４の実施の形態のものとは異なる方法、すなわち比較器アレイＣＭＰが出力するサーモメーターコードを直接可変抵抗部へ入力して演算増幅器２２の増幅率を制御する方法であって、サンプルホールド回路１６の可変利得増幅部２１をデジタル的な手法によって実現しているものである。すなわち、可変利得増幅部２１は、演算増幅器２２と、第１型抵抗モジュールアレイＲＭＡ１および抵抗Ｒ０２と、複数の比較器ＣＰ１−ＣＰｎで構成された比較器アレイＣＭＰと、複数の基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎとを備えている。第１型抵抗モジュールアレイＲＭＡ１は、直列に接続された第１型抵抗モジュールＲＭ１＿１、第１型抵抗モジュールＲＭ１＿２、・・・、第１型抵抗モジュールＲＭ１＿ｎとからなる。
【００５４】
それぞれの第１型抵抗モジュールは、ＭＯＳＦＥＴのソース、ドレイン間に抵抗を接続したものである。このＭＯＳＦＥＴのソース、ドレイン間に接続された抵抗は、第１型抵抗モジュールＲＭ１＿１、第１型抵抗モジュールＲＭ１＿２、・・・、第１型抵抗モジュールＲＭ１＿ｎに対応して、抵抗Ｒ１１、抵抗Ｒ１２、・・・、Ｒ１ｎとそれぞれ表記する。第１型抵抗モジュールアレイＲＭＡ１において、第１型抵抗モジュールＲＭ１＿１、第１型抵抗モジュールＲＭ１＿２、・・・、第１型抵抗モジュールＲＭ１＿ｎは、それぞれソース電極が他の第１型抵抗モジュールのドレイン電極と接続されるように構成されている。
【００５５】
第１型抵抗モジュールＲＭ１＿１のドレイン電極は、演算増幅器２２の反転入力に接続され、第１型抵抗モジュールＲＭ１＿ｎのソース電極は、グランドに接続されている。比較器アレイＣＭＰを構成している比較器ＣＰ１−ＣＰｎの各出力が、第１型抵抗モジュールＲＭ１＿１、第１型抵抗モジュールＲＭ１＿２、・・・、第１型抵抗モジュールＲＭ１＿ｎの各ゲート電極にそれぞれ接続されている。
【００５６】
本実施の形態においては、比較器ＣＰ１−ＣＰｎの各入力については、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、・・・、Ｖｒｅｆｎは、それぞれ対応する比較器ＣＰ１−ＣＰｎの非反転入力端子に入力されている。比較器ＣＰ１−ＣＰｎのそれぞれの反転入力端子にはセンス電圧Ｖｓが入力されている。
【００５７】
比較器ＣＰ１−ＣＰｎの出力が「１」（高レベル）となるとそれらに対応する第１型抵抗モジュールがスイッチオンするように構成することができる。抵抗Ｒ１１、抵抗Ｒ１２、・・・、Ｒ１ｎについては、それぞれの抵抗値を任意にとることができるが、各抵抗値を同一なもの、たとえばＲＲとすることができる。基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎは、Ｖｒｅｆ１＜Ｖｒｅｆ２＜・・・＜Ｖｒｅｆｎの関係を有することができる。
【００５８】
このように構成された可変利得増幅部２１は、比較器ＣＰ１−ＣＰｎの各出力に応じて、それらに対応する第１型抵抗モジュールがスイッチオフするので、センス電圧Ｖｓが低い状態から高い状態に移行するにつれ、第１型抵抗モジュールが順次スイッチオフし、第１型抵抗モジュールアレイＲＭＡ１に対応する抵抗値はＲＲ、２ＲＲ・・・と増加する。すなわち、第１型抵抗モジュールアレイＲＭＡ１は、第４の実施の形態における可変抵抗Ｒ０１と同様な働きを持つ。そのため、第５の実施の形態は第４の実施の形態と同様の効果を有する。
【００５９】
以上、第５の実施の形態を原理的に説明したが、実用上は、第１型抵抗モジュールアレイＲＭＡ１のすべてのＭＯＳＦＥＴスイッチが閉じて演算増幅器２２の非反転入力端子が接地してしまわないように、第１型抵抗モジュールＲＭ１のドレイン電極とフィードバック抵抗Ｒ０２との間には、たとえば抵抗値ＲＲを持つ抵抗が挿入され、基準電圧Ｖｒｅｆｎに対応する比較器ＣＰｎが開閉するＭＯＳＦＥＴに接続された抵抗Ｒｎの値は、抵抗Ｒ０２の抵抗値に対して十分大きな値を持つようにするとよい。
【００６０】
図８は第６の実施の形態に係る電力変換装置のサンプルホールド回路における可変利得増幅部の構成例を示す図である。この図８において、図５または図６に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００６１】
第６の実施の形態は、第４の実施の形態のものとは異なる方法で、サンプルホールド回路１６の可変利得増幅部２１をデジタル的な手法によって実現しているものである。すなわち、可変利得増幅部２１は、演算増幅器２２と、第２型抵抗モジュールアレイＲＭＡ２および抵抗Ｒ０２と、複数の比較器ＣＰ１−ＣＰｎで構成された比較器アレイＣＭＰと、複数の基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎと、デコーダ２５とを備えている。
【００６２】
第２型抵抗モジュールアレイＲＭＡ２は、直列に接続された第２型抵抗モジュールＲＭ２＿１、ＲＭ２＿２、・・・、ＲＭ２＿ｎとからなる。
それぞれの第２型抵抗モジュールは、ＭＯＳＦＥＴのソース、ドレイン間に抵抗を接続したものである。このＭＯＳＦＥＴのソース、ドレイン間に接続された抵抗は、第２型抵抗モジュールＲＭ２＿１、ＲＭ２＿２、・・・、ＲＭ２＿ｎに対応して、抵抗Ｒ２１、Ｒ２２、・・・、Ｒ２ｎとそれぞれ表記する。第２型抵抗モジュールアレイＲＭＡ２において、第２型抵抗モジュールＲＭ２＿１、ＲＭ２＿２、・・・、ＲＭ２＿ｎは、それぞれソース電極が他の第２型抵抗モジュールのドレイン電極と接続されるように構成されている。
【００６３】
第２型抵抗モジュールＲＭ２＿１のドレイン電極は、演算増幅器２２の反転入力に接続され、第２型抵抗モジュールＲＭ２＿ｎのソース電極は、グランドに接続されている。比較器アレイＣＭＰを構成している比較器ＣＰ１−ＣＰｎの各出力が、第２型抵抗モジュールＲＭ２＿１、ＲＭ２＿２、・・・、ＲＭ２＿ｎの各ゲート電極にそれぞれ接続されている。
【００６４】
本実施の形態においては、比較器ＣＰ１−ＣＰｎの各入力については、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、・・・、Ｖｒｅｆｎは、それぞれ対応する比較器ＣＰ１−ＣＰｎの非反転入力端子に入力されている。比較器ＣＰ１−ＣＰｎのそれぞれの反転入力端子にはセンス電圧Ｖｓが入力されている。
【００６５】
抵抗Ｒ２１、Ｒ２２、・・・、Ｒ２ｎについては、それぞれの抵抗値を任意にとることができるが、２進の重みづけされた値とすることができる。すなわち、たとえば、図８において第２型抵抗モジュールＲＭ２＿ｎの抵抗ＲＭ２ｎの値をＲＲとすると、第２型抵抗モジュールＲＭ２＿２の抵抗Ｒ２２の値は２(n-1)＊ＲＲ、第２型抵抗モジュールＲＭ２＿１の抵抗ＲＭ２１の値は２n＊ＲＲとすることができる。基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎは、Ｖｒｅｆ１＜Ｖｒｅｆ２＜・・・＜Ｖｒｅｆｎの関係を有することができる。
【００６６】
第６の実施の形態は、第５の実施の形態にあった比較器アレイＣＭＰが出力するサーモメーターコードを、デコーダでバイナリーコードにデコードして可変抵抗部に入力し、演算増幅器２２の増幅率を制御する方法と言える。比較器ＣＰ１−ＣＰｎの出力はデコーダ２５に入力されていて、デコーダ２５の出力は、第２型抵抗モジュールＲＭ２＿１、ＲＭ２＿２、・・・、ＲＭ２＿ｎに接続されている。デコーダ２５に入力されるサーモメーターコードをバイナリーコードに変換（たとえば８ビットのサーモメーターコードを３ビットのバイナリーコードに変換）してそれぞれの第２型抵抗モジュールを動作させるようにしたものである。
【００６７】
すなわち、第２型抵抗モジュールアレイＲＭＡ２は、第４の実施の形態における可変抵抗Ｒ０１と同様な働きを持つ。そのため、第６の実施の形態は第４の実施の形態と同様の効果を有する。
【００６８】
また、本実施の形態においても、第５の実施の形態を原理的に説明したことと同様に、実用上、第２型抵抗モジュールアレイＲＭＡ２のすべてのＭＯＳＦＥＴスイッチが閉じて演算増幅器２２の非反転入力端子が接地してしまわないようにする対策を取ることもできる。
【００６９】
第５の実施の形態および第６の実施の形態については、回路を集積回路化した場合に第６の実施の形態は第５の実施の形態に比べ、信号線が少なくてすむことからチップ面積を小さくできる。一方、第６の実施の形態ではデコード回路が増える。このため、基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎの数が多い場合には第６の実施の形態を、基準電圧源Ｖｒｅｆ１−Ｖｒｅｆｎの数が少ない場合には第５の実施の形態を採用するなどの使いわけができる。
【００７０】
なお、上記の実施の形態では、複数並列に接続されるパワー半導体素子としてＩＧＢＴの場合について説明したが、本発明は、テール電流の生じないパワーＭＯＳＦＥＴにおいても同じように適用することが可能である。
【符号の説明】
【００７１】
１１  電力変換装置用制御部
１２  スイッチング動作部
１３ａ−１３ｎ  ＩＧＢＴ
１４ａ−１４ｎ  還流ダイオード
１５  ゲートドライブ回路
１６  サンプルホールド回路
１７  コンパレータ
１８，１９  電圧バッファ回路
２０  分圧回路
２１  可変利得増幅部
２２  演算増幅器
２３  ＭＯＳＦＥＴ
２４  電圧バッファ回路
２５  デコーダ
Ｃ，Ｃ１，Ｃ２  コンデンサ
ＣＭＰ  比較器アレイ
ＣＰ１−ＣＰｎ  比較器
Ｒ０，Ｒ１，Ｒ０１，Ｒ２，Ｒ０２，Ｒ０３，Ｒ０４，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，ＲＭ２１，ＲＭ２ｎ  抵抗
ＲＭ１  第１型抵抗モジュール
ＲＭ２  第２型抵抗モジュール
ＲＭＡ１  第１型抵抗モジュールアレイ
ＲＭＡ２  第２型抵抗モジュールアレイ
Ｒｓａ−Ｒｓｎ  センス抵抗
ＳＷ  スイッチ
Ｖｒｅｆ１−Ｖｒｅｆｎ  基準電圧源
【図１】
0006500694.tif 000002
【図２】
0006500694.tif 000003
【図３】
0006500694.tif 000004
【図４】
0006500694.tif 000005
【図５】
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【図６】
0006500694.tif 000007
【図７】
0006500694.tif 000008
【図８】
0006500694.tif 000009
【図９】
0006500694.tif 000010
【図１０】
0006500694.tif 000011
【図１１】
0006500694.tif 000012
【図１２】
0006500694.tif 000013
【図１３】
0006500694.tif 000014