(57)【特許請求の範囲】
【請求項１】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
第２のノードに接続された発光素子と、
ゲートおよびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースと前記第２のノードとを接続する第２のトランジスタと
を有し、
前記第１のキャパシタは、前記第１のノードと前記第２のノードとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタをオン状態にするとともに、前記駆動トランジスタのドレインに第１の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記駆動トランジスタのドレインに第２の電源電圧を印加する
表示装置。
【請求項２】
前記単位画素は、オン状態になることにより、前記駆動トランジスタのゲートに前記画素電圧または前記第１の電圧を選択的に伝える書込トランジスタをさらに有し、
前記駆動部は、
前記準備駆動において、前記書込トランジスタをオン状態にすることにより、前記駆動トランジスタのゲートに前記第１の電圧を伝え、
前記書込駆動において、前記書込トランジスタをオン状態にすることにより、前記駆動トランジスタのゲートに前記画素電圧を伝える
請求項１に記載の表示装置。
【請求項３】
前記書込トランジスタのゲートは、前記第１のトランジスタのゲートと接続されている
請求項２に記載の表示装置。
【請求項４】
前記単位画素は、
オン状態になることにより、前記駆動トランジスタのゲートと前記第１のノードとを接続する第４のトランジスタと、
オン状態になることにより、前記駆動トランジスタのゲートに前記画素電圧を伝える書込トランジスタと
をさらに有し、
前記駆動部は、
前記準備駆動において、前記第４のトランジスタをオン状態にするとともに、前記書込トランジスタをオフ状態にし、
前記書込駆動において、前記第４のトランジスタをオフ状態にするとともに、前記書込トランジスタをオン状態にする
請求項１に記載の表示装置。
【請求項５】
前記駆動部は、１フレーム期間に相当する時間よりも短い時間において、前記単位画素に対して前記準備駆動を行う
請求項１から請求項４のいずれか一項に記載の表示装置。
【請求項６】
前記駆動部は、前記準備駆動の直後に最初の前記書込駆動を行う
請求項５に記載の表示装置。
【請求項７】
前記駆動部は、前記準備駆動の後に、所定の期間経過後に、最初の前記書込駆動を行う
請求項５に記載の表示装置。
【請求項８】
前記駆動部は、１フレーム期間に相当する時間にわたり、前記単位画素に対して前記準備駆動を行う
請求項１から請求項４のいずれか一項に記載の表示装置。
【請求項９】
前記単位画素を複数備え、
前記駆動部は、複数の前記単位画素に対して、同時に前記準備駆動を行う
請求項１から請求項８のいずれか一項に記載の表示装置。
【請求項１０】
複数の前記単位画素における前記駆動トランジスタのドレインは、互いに接続されている
請求項９に記載の表示装置。
【請求項１１】
前記単位画素を複数備え、
前記駆動部は、複数の前記単位画素に対して、１または複数ライン分の単位画素を単位として走査することにより前記準備駆動を行う
請求項１から請求項８のいずれか一項に記載の表示装置。
【請求項１２】
前記１または複数ライン分の単位画素における前記駆動トランジスタのドレインは、互いに接続されている
請求項１１に記載の表示装置。
【請求項１３】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
第２のノードに接続された発光素子と、
ゲートおよびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースと前記第２のノードとを接続する第２のトランジスタと、
オン状態になることにより、前記第２のノードに第２の電圧を伝える第３のトランジスタと
を有し、
前記第１のキャパシタは、前記第１のノードと前記第２のノードとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第３のトランジスタをオン状態にするとともに、前記第２のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にする
表示装置。
【請求項１４】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
発光素子と、
ゲート、ドレイン、および前記発光素子に接続されたソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインに電源電圧を伝える第５のトランジスタと
を有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第５のトランジスタをオン状態にし、
前記第２の準備駆動において、前記第１のトランジスタをオン状態にするとともに、前記第５のトランジスタをオフ状態にする
表示装置。
【請求項１５】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
発光素子と、
ゲート、ドレイン、およびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える第６のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインと前記発光素子とを接続する第７のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインに第３の電圧を伝える第８のトランジスタと
を有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にするとともに、前記第７のトランジスタおよび前記第８のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第８のトランジスタをオン状態にするとともに、前記第６のトランジスタおよび前記第７のトランジスタをオフ状態にする
表示装置。
【請求項１６】
前記第１のトランジスタのゲートは、前記第７のトランジスタのゲートと接続されている
請求項１５に記載の表示装置。
【請求項１７】
前記第３の電圧は、前記第１の電圧と同じ電圧である
請求項１５または請求項１６に記載の表示装置。
【請求項１８】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
発光素子と、
ゲート、ドレイン、およびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える第６のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインと前記発光素子とを接続する第７のトランジスタと
を有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にするとともに、前記第７のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第７のトランジスタをオン状態にするとともに、前記第６のトランジスタをオフ状態にする
表示装置。
【請求項１９】
単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
発光素子と、
ゲート、ドレイン、およびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える第６のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインに第３の電圧を伝える第８のトランジスタと
を有し、
前記発光素子は、カソードと、前記駆動トランジスタのドレインに接続されたアノードとを有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にし、前記第８のトランジスタをオフ状態にし、前記発光素子のカソードに第３の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第８のトランジスタをオン状態にし、前記第６のトランジスタをオフ状態にし、前記発光素子のカソードに前記第３の電源電圧を印加する
表示装置。
【請求項２０】
前記駆動部は、
前記書込駆動において、前記発光素子のカソードに前記第３の電源電圧を印加し、
前記発光駆動において、前記発光素子のカソードに第４の電源電圧を印加する
請求項１９に記載の表示装置。
【請求項２１】
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、第２のノードに接続された発光素子と、ゲートおよびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、オン状態になることにより、前記駆動トランジスタのソースと前記第２のノードとを接続する第２のトランジスタとを有し、第１のキャパシタは、前記第１のノードと前記第２のノードとの間に挿設され、前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設された単位画素を駆動する駆動部が、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部が、
前記第１の準備駆動において、前記第１のトランジスタをオン状態にするとともに、前記駆動トランジスタのドレインに第１の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記駆動トランジスタのドレインに第２の電源電圧を印加する
駆動方法。
【請求項２２】
表示装置と、
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
単位画素と、
前記単位画素を駆動する駆動部と
を有し、
前記単位画素は、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
第２のノードに接続された発光素子と、
ゲートおよびソースを有し、前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと、
オン状態になることにより、前記駆動トランジスタのソースと前記第２のノードとを接続する第２のトランジスタと
を含み、
前記第１のキャパシタは、前記第１のノードと前記第２のノードとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設され、
前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行い、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記第１の準備駆動において、前記第１のトランジスタをオン状態にするとともに、前記駆動トランジスタのドレインに第１の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記駆動トランジスタのドレインに第２の電源電圧を印加する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流駆動型の表示素子を有する表示装置、およびそのような表示装置の駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。このような光学素子は、液晶素子などと異なり自発光素子であり、別に光源（バックライト）を設ける必要ない。そのため、例えば、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。【０００３】
このような表示装置では、例えば、単位画素は、発光素子と、その発光素子に電流を供給する駆動トランジスタとを有する。駆動トランジスタは、単位画素ごとに特性がばらつくことがあり、その場合、画質が低下するおそれがある。例えば、特許文献１には、単位画素に画素電圧を書き込む度に、駆動トランジスタの特性ばらつきを補正する表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８７１３９号公報
【発明の概要】
【０００５】
ところで、電子機器は、一般に消費電力が低いことが望まれており、表示装置においても、消費電力の低減が期待されている。
【０００６】
したがって、消費電力を低減することができる表示装置、駆動方法、および電子機器を提供することが望ましい。
【０００７】
本開示の一実施の形態における第１の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第２のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。発光素子は、第２のノードに接続されたものである。駆動トランジスタは、ゲートおよびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第２のトランジスタは、オン状態になることにより、駆動トランジスタのソースと第２のノードとを接続するものである。第１のキャパシタは、第１のノードと第２のノードとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタをオン状態にするとともに、駆動トランジスタのドレインに第１の電源電圧を印加し、第２の準備駆動において、第１のトランジスタおよび第２のトランジスタをオン状態にし、駆動トランジスタのドレインに第２の電源電圧を印加する。
本開示の一実施の形態における第２の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。駆動トランジスタは、ゲートおよびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第２のトランジスタは、オン状態になることにより、駆動トランジスタのソースと第２のノードとを接続するものである。第３のトランジスタは、オン状態になることにより、第２のノードに第２の電圧を伝えるものである。第１のキャパシタは、第１のノードと第２のノードとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタおよび第３のトランジスタをオン状態にするとともに、第２のトランジスタをオフ状態にし、第２の準備駆動において、第１のトランジスタおよび第２のトランジスタをオン状態にし、第３のトランジスタをオフ状態にする。
本開示の一実施の形態における第３の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第５のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。駆動トランジスタは、ゲート、ドレイン、および発光素子に接続されたソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第５のトランジスタは、オン状態になることにより、駆動トランジスタのドレインに電源電圧を伝えるものである。第１のキャパシタは、第１のノードと駆動トランジスタのソースとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタおよび第５のトランジスタをオン状態にし、第２の準備駆動において、第１のトランジスタをオン状態にするとともに、第５のトランジスタをオフ状態にする。
本開示の一実施の形態における第４の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。駆動トランジスタは、ゲート、ドレイン、およびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第６のトランジスタは、オン状態になることにより、駆動トランジスタのソースに電源電圧を伝えるものである。第７のトランジスタは、オン状態になることにより、駆動トランジスタのドレインと発光素子とを接続するものである。第８のトランジスタは、オン状態になることにより、駆動トランジスタのドレインに第３の電圧を伝えるものである。第１のキャパシタは、第１のノードと駆動トランジスタのソースとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタおよび第６のトランジスタをオン状態にするとともに、第７のトランジスタおよび第８のトランジスタをオフ状態にし、第２の準備駆動において、第１のトランジスタおよび第８のトランジスタをオン状態にするとともに、第６のトランジスタおよび第７のトランジスタをオフ状態にする。
本開示の一実施の形態における第５の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第６のトランジスタと、第７のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。駆動トランジスタは、ゲート、ドレイン、およびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第６のトランジスタは、オン状態になることにより、駆動トランジスタのソースに電源電圧を伝えるものである。第７のトランジスタは、オン状態になることにより、駆動トランジスタのドレインと発光素子とを接続するものである。第１のキャパシタは、第１のノードと駆動トランジスタのソースとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタおよび第６のトランジスタをオン状態にするとともに、第７のトランジスタをオフ状態にし、第２の準備駆動において、第１のトランジスタおよび第７のトランジスタをオン状態にするとともに、第６のトランジスタをオフ状態にする。
本開示の一実施の形態における第６の表示装置は、単位画素と、駆動部とを備えている。駆動部は、単位画素を駆動するものである。上記単位画素は、キャパシタ部と、発光素子と、駆動トランジスタと、第１のトランジスタと、第６のトランジスタと、第８のトランジスタとを有している。キャパシタ部は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するものである。駆動トランジスタは、ゲート、ドレイン、およびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給するものである。第１のトランジスタは、オン状態になることにより、第１のノードに第１の電圧を伝えるものである。第６のトランジスタは、オン状態になることにより、駆動トランジスタのソースに電源電圧を伝えるものである。第８のトランジスタは、オン状態になることにより、駆動トランジスタのドレインに第３の電圧を伝えるものである。発光素子は、カソードと、駆動トランジスタのドレインに接続されたアノードとを有する。第１のキャパシタは、第１のノードと駆動トランジスタのソースとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設される。上記駆動部は、第１のキャパシタに所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行う。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタおよび第６のトランジスタをオン状態にし、第８のトランジスタをオフ状態にし、発光素子のカソードに第３の電源電圧を印加し、第２の準備駆動において、第１のトランジスタおよび第８のトランジスタをオン状態にし、第６のトランジスタをオフ状態にし、発光素子のカソードに第３の電源電圧を印加する。
【０００８】
本開示の一実施の形態における駆動方法は、第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、第２のノードに接続された発光素子と、ゲートおよびソースを有し、キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給する駆動トランジスタと、オン状態になることにより、第１のノードに第１の電圧を伝える第１のトランジスタと、オン状態になることにより、駆動トランジスタのソースと第２のノードとを接続する第２のトランジスタとを有し、第１のキャパシタは、第１のノードと第２のノードとの間に挿設され、第２のキャパシタは、第１のノードと駆動トランジスタのゲートとの間に挿設された単位画素を駆動する駆動部が、第１のキャパシタに、所定の電圧を設定する準備駆動を行い、準備駆動の後に、第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、駆動電流を発光素子に供給する発光駆動とを交互に複数回行うものである。準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含む。駆動部は、第１の準備駆動において、第１のトランジスタをオン状態にするとともに、駆動トランジスタのドレインに第１の電源電圧を印加し、第２の準備駆動において、第１のトランジスタおよび第２のトランジスタをオン状態にし、駆動トランジスタのドレインに第２の電源電圧を印加するものである。
【０００９】
本開示の一実施の形態における電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、電子ブック、スマートフォン、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラ、ヘッドマウントディスプレイなどが該当する。
【００１０】
本開示の一実施の形態における表示装置、駆動方法、および電子機器では、キャパシタ部の両端間の電位差に応じた駆動電流が発光素子に供給される。このキャパシタ部では、第１のキャパシタおよび第２のキャパシタが、第１のノードを介して直列接続される。そして、この第１のノードに第１の電圧を伝える第１のトランジスタが設けられている。
【００１１】
本開示の一実施の形態における表示装置、駆動方法、および電子機器によれば、第１のキャパシタおよび第２のキャパシタを直列接続し、第１のノードに第１の電圧を伝える第１のトランジスタを設けるようにしたので、消費電力を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係る表示装置の一構成例を表す回路図である。
【図２】図１に示した表示部の一構成例を表す回路図である。
【図３】図１に示した表示装置の一動作例を表すタイミング図である。
【図４】図１に示したサブ画素の一動作例を表すタイミング波形図である。
【図５Ａ】図１に示したサブ画素の一状態を表す回路図である。
【図５Ｂ】図１に示したサブ画素の他の状態を表す回路図である。
【図５Ｃ】図１に示したサブ画素の他の状態を表す回路図である。
【図５Ｄ】図１に示したサブ画素の他の状態を表す回路図である。
【図５Ｅ】図１に示したサブ画素の他の状態を表す回路図である。
【図５Ｆ】図１に示したサブ画素の他の状態を表す回路図である。
【図５Ｇ】図１に示したサブ画素の他の状態を表す回路図である。
【図６】変形例に係る表示装置の一動作例を表すタイミング図である。
【図７】変形例に係る表示装置の一構成例を表す回路図である。
【図８】図７に示したサブ画素の一動作例を表すタイミング波形図である。
【図９】変形例に係る表示装置の一構成例を表す回路図である。
【図１０】図９に示したサブ画素の一動作例を表すタイミング波形図である。
【図１１】変形例に係る表示装置の一構成例を表す回路図である。
【図１２】図１１に示したサブ画素の一動作例を表すタイミング波形図である。
【図１３】図１１に示したサブ画素の他の動作例を表すタイミング波形図である。
【図１４】変形例に係る表示装置の一構成例を表す回路図である。
【図１５】図１４に示した表示部の一構成例を表す回路図である。
【図１６】図１４に示したサブ画素の一動作例を表すタイミング波形図である。
【図１７】変形例に係る表示部の一構成例を表す回路図である。
【図１８】変形例に係る表示装置の一構成例を表す回路図である。
【図１９】図１８に示した表示部の一構成例を表す回路図である。
【図２０】図１８に示した表示装置の一動作例を表すタイミング図である。
【図２１】変形例に係る表示装置の一構成例を表す回路図である。
【図２２】図２１に示したサブ画素の一動作例を表すタイミング波形図である。
【図２３Ａ】図２１に示したサブ画素の一状態を表す回路図である。
【図２３Ｂ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２３Ｃ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２３Ｄ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２３Ｅ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２３Ｆ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２３Ｇ】図２１に示したサブ画素の他の状態を表す回路図である。
【図２４】第２の実施の形態に係る表示装置の一構成例を表す回路図である。
【図２５】図２４に示したサブ画素の一動作例を表すタイミング波形図である。
【図２６Ａ】図２４に示したサブ画素の一状態を表す回路図である。
【図２６Ｂ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２６Ｃ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２６Ｄ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２６Ｅ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２６Ｆ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２６Ｇ】図２４に示したサブ画素の他の状態を表す回路図である。
【図２７】変形例に係る表示装置の一構成例を表す回路図である。
【図２８】図２７に示したサブ画素の一動作例を表すタイミング波形図である。
【図２９】図２７に示したサブ画素の他の動作例を表すタイミング波形図である。
【図３０】変形例に係る表示装置の一構成例を表す回路図である。
【図３１】図３０に示したサブ画素の一動作例を表すタイミング波形図である。
【図３２】変形例に係る表示装置の一構成例を表す回路図である。
【図３３】図３２に示したサブ画素の一動作例を表すタイミング波形図である。
【図３４】変形例に係る表示装置の一構成例を表す回路図である。
【図３５】図３４に示したサブ画素の一動作例を表すタイミング波形図である。
【図３６】変形例に係る表示装置の一構成例を表す回路図である。
【図３７】図３６に示したサブ画素の一動作例を表すタイミング波形図である。
【図３８Ａ】図３６に示したサブ画素の一状態を表す回路図である。
【図３８Ｂ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３８Ｃ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３８Ｄ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３８Ｅ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３８Ｆ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３８Ｇ】図３６に示したサブ画素の他の状態を表す回路図である。
【図３９】変形例に係る表示装置の一構成例を表す回路図である。
【図４０】図３９に示したサブ画素の一動作例を表すタイミング波形図である。
【図４１】変形例に係る表示装置の一構成例を表す回路図である。
【図４２】図４１に示したサブ画素の一動作例を表すタイミング波形図である。
【図４３】変形例に係る表示装置の一構成例を表す回路図である。
【図４４】実施の形態に係る表示装置を適用したスマートフォンの外観構成を表す斜視図である。
【図４５】変形例に係る表示装置の一動作例を表すタイミング図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１４】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動回路、駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示部１０および駆動部２０を備えている。
【００１５】
表示部１０は、駆動部２０による駆動に基づいて画像を表示するものである。表示部１０は、マトリックス状に配置された複数のサブ画素１１を有している。また、表示部１０は、行方向（横方向）に延伸する複数の書込制御線ＣＴＬ１と、行方向に延伸する複数の制御線ＣＴＬ２〜ＣＴＬ５と、列方向（縦方向）に延伸する複数のデータ線ＤＴＬとを有している。複数の書込制御線ＣＴＬ１、複数の制御線ＣＴＬ２〜ＣＴＬ５、および複数のデータ線ＤＴＬの一端は、駆動部２０にそれぞれ接続されている。各サブ画素１１は、書込制御線ＣＴＬ１、制御線ＣＴＬ２〜ＣＴＬ５、およびデータ線ＤＴＬにそれぞれ接続されている。
【００１６】
図２は、表示部１０の一構成例を表すものである。表示部１０では、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素１１（１１Ｒ，１１Ｇ，１１Ｂ）が、一つの画素Ｐixを構成するようになっている。
【００１７】
サブ画素１１は、図１に示したように、書込トランジスタＴｒ１と、駆動トランジスタＴｒ６と、制御トランジスタＴｒ２〜Ｔｒ５と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを備えている。すなわち、この例では、サブ画素１１は、６つのトランジスタおよび２つの容量素子を用いて構成される、いわゆる「６Ｔｒ２Ｃ」の構成を有するものである。
【００１８】
書込トランジスタＴｒ１、駆動トランジスタＴｒ６、制御トランジスタＴｒ２〜Ｔｒ５は、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＴｒ１のゲートは書込制御線ＣＴＬ１に接続され、ソースはデータ線ＤＴＬに接続され、ドレインは駆動トランジスタＴｒ６のゲート、制御トランジスタＴｒ２のドレイン、および容量素子Ｃｓ２の一端に接続されている。駆動トランジスタＴｒ６のゲートは、書込トランジスタＴｒ１のドレイン、制御トランジスタＴｒ２のドレイン、および容量素子Ｃｓ２の一端に接続され、ドレインには駆動部２０により電源電圧Ｖccpが供給され、ソースは制御トランジスタＴｒ５のドレインに接続されている。制御トランジスタＴｒ２のゲートは制御線ＣＴＬ２に接続され、ドレインは、書込トランジスタＴｒ１のドレイン、駆動トランジスタＴｒ６のゲート、および容量素子Ｃｓ２の一端に接続され、ソースは、制御トランジスタＴｒ３のドレイン、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続されている。制御トランジスタＴｒ３のゲートは制御線ＣＴＬ３に接続され、ドレインは、トランジスタＴｒ２のソース、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続され、ソースには駆動部２０により電圧Ｖofsが供給されている。制御トランジスタＴｒ４のゲートは制御線ＣＴＬ４に接続され、ドレインは、制御トランジスタＴｒ５のソース、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続されている。制御トランジスタＴｒ５のゲートは制御線ＣＴＬ５に接続され、ドレインは駆動トランジスタＴｒ６のソースに接続され、ソースは、制御トランジスタＴｒ４のドレイン、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続されている。
【００１９】
なお、この例では、書込トランジスタＴｒ１および制御トランジスタＴｒ２〜Ｔｒ５は、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものとしたが、これに限定されるものではなく、これに代えて、これらのトランジスタのうちの１つ以上をＰチャネルＭＯＳ型のＴＦＴにより構成してもよい。
【００２０】
容量素子Ｃｓ１は、駆動トランジスタＴｒ６のしきい値電圧Ｖthに対応する電圧を保持するものであり、一端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ２の他端に接続され、他端は、制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ５のソース、および発光素子１９のアノードに接続されている。容量素子Ｃｓ２は、画素電圧Ｖsig（後述）に対応する電圧を保持するものであり、一端は、書込トランジスタＴｒ１のドレイン、駆動トランジスタＴｒ６のゲート、および制御トランジスタＴｒ２のドレインに接続され、他端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ１の一端に接続されている。発光素子１９は、この例では各サブ画素１１に対応する色（赤色、緑色、青色）の光を射出する有機ＥＬ素子であり、アノードが制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ５のソース、および容量素子Ｃｓ１の他端に接続され、カソードには駆動部２０により電圧Ｖcathが供給される。なお、この例では、有機ＥＬ素子を用いて発光素子１９を構成したが、これに限定されるものではなく、電流駆動型の発光素子であればどのようなものを用いてもよい。
【００２１】
この構成により、サブ画素１１では、容量素子Ｃｓ１に、駆動トランジスタＴｒ６のしきい値電圧Ｖthに対応する電圧が設定され（Ｖth補正動作）、容量素子Ｃｓ２に、画素電圧Ｖsigに対応する電圧が設定される（書込動作）。そして、駆動トランジスタＴｒ６が、制御トランジスタＴｒ５を介して、駆動電流を発光素子１９に供給する。これにより、発光素子１９が画素電圧Ｖsigに応じた輝度で発光するようになっている。
【００２２】
駆動部２０は、外部から供給される画像信号Ｓpicおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、図１に示したように、画像信号処理部２１と、タイミング生成部２２と、書込制御線駆動部２３と、制御線駆動部２４〜２７と、データ線駆動部２９とを有している。
【００２３】
画像信号処理部２１は、外部から供給される画像信号Ｓpicに対して所定の信号処理を行い、画像信号Ｓpic2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２４】
タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３、制御線駆動部２４〜２７、およびデータ線駆動部２９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。
【００２５】
書込制御線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素１１を順次選択するものである。
【００２６】
制御線駆動部２４は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ２に対して制御信号Ｇ２を順次印加することにより、行ごとにサブ画素１１の動作を制御するものである。同様に、制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ３に対して制御信号Ｇ３を順次印加することにより、行ごとにサブ画素１１の動作を制御するものである。制御線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ４に対して制御信号Ｇ４を順次印加することにより、行ごとにサブ画素１１の動作を制御するものである。制御線駆動部２７は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ５に対して制御信号Ｇ５を順次印加することにより、行ごとにサブ画素１１の動作を制御するものである。
【００２７】
データ線駆動部２９は、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を示す画素電圧Ｖsigを含むデータ信号Ｓigを生成するものである。そして、データ線駆動部２９は、このデータ信号Ｓigを、各データ線ＤＴＬに印加するようになっている。
【００２８】
この構成により、駆動部２０は、後述するように、サブ画素１１に対して、初期化を行い、駆動トランジスタＴｒ６の素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い、その後に、画素電圧Ｖsigの書込みを行うようになっている。
【００２９】
ここで、サブ画素１１は、本開示における「単位画素」の一具体例に対応する。容量素子Ｃｓ１は、本開示における「第１のキャパシタ」の一具体例に対応し、容量素子Ｃｓ２は、本開示における「第２のキャパシタ」の一具体例に対応する。制御トランジスタＴｒ３は、本開示における「第１のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ５は、本開示における「第２のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ４は、本開示における「第３のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ２は、本開示における「第４のトランジスタ」の一具体例に対応する。電圧Ｖofsは、本開示における「第１の電圧」の一具体例に対応し、電圧Ｖiniは、本開示における「第２の電圧」の一具体例に対応する。
【００３０】
［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。
【００３１】
（全体動作概要）
まず、図１を参照して、表示装置１の全体動作概要を説明する。駆動部２０は、外部から供給される画像信号Ｓpicおよび同期信号Ｓsyncに基づいて、表示部１０を駆動する。具体的には、画像信号処理部２１は、外部から供給される画像信号Ｓpicに対して所定の信号処理を行い、画像信号Ｓpic2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３、制御線駆動部２４〜２７、およびデータ線駆動部２９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。書込制御線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素１１を順次選択する。制御線駆動部２４は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ２に対して制御信号Ｇ２を順次印加することにより、行ごとにサブ画素１１の動作を制御する。制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ３に対して制御信号Ｇ３を順次印加することにより、行ごとにサブ画素１１の動作を制御する。制御線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ４に対して制御信号Ｇ４を順次印加することにより、行ごとにサブ画素１１の動作を制御する。制御線駆動部２７は、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ５に対して制御信号Ｇ５を順次印加することにより、行ごとにサブ画素１１の動作を制御する。データ線駆動部２９は、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の輝度に対応する画素電圧Ｖsigを含むデータ信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された書込制御信号Ｇ１、制御信号Ｇ２〜Ｇ５、およびデータ信号Ｓigに基づいて表示を行う。
【００３２】
（詳細動作）
次に、表示装置１の詳細動作を説明する。
【００３３】
図３は、表示装置１における走査駆動を表すものである。図３において、縦軸は表示部１０の列方向（縦方向）の位置を示し、横軸は時間ｔを示す。
【００３４】
表示装置１では、駆動部２０は、各フレーム期間において書込駆動ＤＷを行い、各サブ画素１１に画素電圧Ｖsigを書き込む。その際、駆動部２０は、複数フレーム（“ｎ”フレーム）に一回の割合で、書込駆動ＤＷの代わりに準備駆動ＤＰを行い、各サブ画素１１に対してＶth補正を行う。以下に、この動作を詳細に説明する。
【００３５】
駆動部２０は、タイミングｔ９１から始まるフレーム期間（１Ｆ）において、表示部１０の最上部から最下部に向かって順次走査を行い、準備駆動ＤＰを行う。そして、駆動部２０は、この準備駆動ＤＰの後、次のフレーム期間において順次走査を行うまでの間、表示部１０の各サブ画素１１を非発光状態にする。
【００３６】
これにより、例えば、表示部１０の最上部のサブ画素１１は、タイミングｔ９１から始まる所定期間（初期化期間Ｐ１およびＶth補正期間Ｐ２）において、初期化され、そしてその後にＶth補正が行われる。その結果、サブ画素１１の容量素子Ｃｓ１に、駆動トランジスタＴｒ６のしきい値電圧Ｖthに対応する電圧が設定される。そして、このサブ画素１１は、次に順次走査されるまで、非発光状態を維持する（非発光期間Ｐ５）。
【００３７】
次に、駆動部２０は、タイミングｔ９２から始まるフレーム期間において、表示部１０の最上部から最下部に向かって順次走査を行い、書込駆動ＤＷを行う。そして、駆動部２０は、この書込駆動ＤＷの後、表示部１０の最上部から最下部に向かって順次走査を行い、表示駆動ＤＥを行う。
【００３８】
これにより、例えば、表示部１０の最上部のサブ画素１１は、タイミングｔ９２から始まる所定期間（書込期間Ｐ３）において、画素電圧Ｖsigが書き込まれる。その結果、サブ画素１１の容量素子Ｃｓ２に、画素電圧Ｖsigに対応する電圧が設定される。そして、このサブ画素１１は、次に順次走査されるまで、この画素電圧Ｖsigに対応する輝度で、所定の発光デューティ比に応じた長さの時間にわたって発光する（発光期間Ｐ４および非発光期間Ｐ５）。
【００３９】
そして、これ以降、タイミングｔ９５までの期間において、表示装置１は、このタイミングｔ９２〜ｔ９３における動作を（ｎ−１）回繰り返す。
【００４０】
このように、駆動部２０は、タイミングｔ９１〜ｔ９５の期間において、準備駆動ＤＰを１回行い、その後に、（ｎ−１）回の書込駆動ＤＷおよび表示駆動ＤＥを行う。そして、駆動部２０は、これ以降、このタイミングｔ９１〜ｔ９５における動作を繰り返す。このようにして、サブ画素１１は、複数フレーム（“ｎ”フレーム）に１回の割合で定期的にＶth補正を行う。
【００４１】
図４は、表示装置１における表示動作のタイミング図を表すものである。この図は、着目した１つのサブ画素１１に対する表示駆動の動作例を表すものである。図４において、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ２の波形を示し、（Ｃ）は制御信号Ｇ３の波形を示し、（Ｄ）は制御信号Ｇ４の波形を示し、（Ｅ）は制御信号Ｇ５の波形を示し、（Ｆ）はデータ信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＴｒ６のゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＴｒ６のソース電圧Ｖｓの波形を示し、（Ｉ）は容量素子Ｃｓ１の一端（容量素子Ｃｓ２の他端）における電圧Ｖｍを示す。図４（Ｆ）〜（Ｉ）では、同じ電圧軸を用いて各波形を示している。図５Ａ〜５Ｇは、様々な期間におけるサブ画素１１の状態を表すものである。
【００４２】
まず、駆動部２０は、タイミングｔ１〜ｔ２の期間（初期化期間Ｐ１）において、サブ画素１１を初期化する。具体的には、まず、制御線駆動部２５が、タイミングｔ１において、制御信号Ｇ３の電圧を低レベルから高レベルに変化させる（図４（Ｃ））。これにより、制御トランジスタＴｒ３がオン状態になり、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖofsに設定される（図４（Ｉ））。これと同時に、制御線駆動部２４が制御信号Ｇ２の電圧を低レベルから高レベルに変化させる（図４（Ｂ））。これにより、制御トランジスタＴｒ２がオン状態になり、容量素子Ｃｓ２が放電され、駆動トランジスタＴｒ６のゲート電圧Ｖｇが電圧Ｖofsに設定される（図４（Ｇ））。さらに、これと同時に、制御線駆動部２６が制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図４（Ｄ））。これにより、制御トランジスタＴｒ４がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖiniに設定される。なお、この例では、電圧Ｖiniは電圧Ｖcathよりも低いため、発光素子１９は逆バイアス状態を維持し、非発光状態を維持する。
【００４３】
このようにして、サブ画素１１では、図５Ａに示したように、容量素子Ｃｓ１の両端間の電位差が（Ｖofs−Ｖini）に設定され、容量素子Ｃｓ２の両端間の電位差が０Ｖに設定される。この容量素子Ｃｓ１の両端間の電位差（Ｖofs−Ｖini）は、駆動トランジスタＴｒ６のしきい値電圧Ｖthよりも大きいものである。
【００４４】
次に、駆動部２０は、タイミングｔ２〜ｔ３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部２６が、タイミングｔ２において、制御信号Ｇ４の電圧を高レベルから低レベルに変化させる（図４（Ｄ））。これにより、制御トランジスタＴｒ４はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖiniの供給が停止する。また、これと同時に、制御線駆動部２７が制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図４（Ｅ））。これにより、制御トランジスタＴｒ５はオン状態になり、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsが、（Ｖofs−Ｖini）に設定される。その結果、駆動トランジスタＴｒ６のドレインからソースに電流が流れ、容量素子Ｃｓ１の両端間の電位差が小さくなる。すなわち、タイミングｔ２では、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsが駆動トランジスタＴｒ６のしきい値電圧Ｖthよりも大きいため、駆動トランジスタＴｒ６のドレインからソースへ、このゲート・ソース間電圧Ｖgsに応じた電流が流れる。これにより、駆動トランジスタＴｒ６のソース電圧Ｖｓは徐々に上昇する（図４（Ｈ））。このソース電圧Ｖｓの上昇に伴い、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsが低下するため、駆動トランジスタＴｒ６のドレインからソースに流れる電流も次第に低下していく。このような負帰還動作により、駆動トランジスタＴｒ６のソース電圧Ｖｓは、電圧（Ｖofs−Ｖth）に収束する。すなわち、このとき、容量素子Ｃｓ１の両端間の電位差は、駆動トランジスタＴｒ６のしきい値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）。このようにして、サブ画素１１では、図５Ｂに示したように、容量素子Ｃｓ１の両端間の電位差が電圧Ｖthに設定される。
【００４５】
次に、タイミングｔ３において、制御線駆動部２４は、制御信号Ｇ２の電圧を高レベルから低レベルに変化させ（図４（Ｂ））、制御線駆動部２７は、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図４（Ｅ））。これにより、制御トランジスタＴｒ２，Ｔｒ５がオフ状態になる。
【００４６】
次に、駆動部２０は、タイミングｔ４〜ｔ５の期間（書込期間Ｐ３）において、サブ画素１１に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、タイミングｔ４において、データ線駆動部２９が、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定し（図４（Ｆ））、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig1に設定される。このようにして、サブ画素１１では、図５Ｃに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖth）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖsig1−Ｖofs）に設定される。
【００４７】
次に、駆動部２０は、タイミングｔ５〜ｔ７の期間（発光期間Ｐ４）において、サブ画素１１を発光させる。具体的には、タイミングｔ５において、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図４（Ａ））、制御線駆動部２５が、制御信号Ｇ３の電圧を高レベルから低レベルに変化させる（図４（Ｃ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig1に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部２７が、制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図４（Ｅ））。これにより、制御トランジスタＴｒ５がオン状態になり、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsは、（Ｖsig1−Ｖofs＋Ｖth）に設定される。すなわち、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsは、輝度分（Ｖsig1−Ｖofs）と、しきい値電圧分（Ｖth）の和に設定される。そして、このゲート・ソース間電圧Ｖgsに応じて、駆動トランジスタＴｒ６のドレインからソースに電流が流れ、ソース電圧Ｖｓが上昇し（図４（Ｈ））、これに伴ってゲート電圧Ｖｇも上昇する（図４（Ｇ））。そして、駆動トランジスタＴｒ６のソース電圧Ｖｓが、発光素子１９のしきい値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、発光素子１９のアノードからカソードへ電流が流れ、発光素子１９が発光する。すなわち、発光素子１９の素子ばらつきに応じた分だけソース電圧Ｖｓが上昇し、発光素子１９が発光する。このようにして、サブ画素１１では、図５Ｄに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖth）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖsig1−Ｖofs）を維持したまま、発光素子１９が発光状態になる。
【００４８】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ７において、制御線駆動部２５は、制御信号Ｇ３の電圧を低レベルから高レベルに変化させ（図４（Ｃ））、制御線駆動部２７は、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図４（Ｅ））。これにより、制御トランジスタＴｒ３がオン状態になるとともに、制御トランジスタＴｒ５がオフ状態になり、発光素子１９への電流供給が停止し、駆動トランジスタＴｒ６のゲート電圧Ｖｇおよびソース電圧Ｖｓは低下し（図４（Ｇ），（Ｈ））、発光素子１９が非発光状態になる。このとき、サブ画素１１では、図５Ｅに示したように、容量素子Ｃｓ１が両端間の電位差を維持したまま、そして容量素子Ｃｓ２が両端間の電位差を維持したまま、発光素子１９が非発光状態になる。
【００４９】
次に、駆動部２０は、タイミングｔ８〜ｔ９の期間（書込期間Ｐ３）において、サブ画素１１に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、タイミングｔ８において、データ線駆動部２９が、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定し（図４（Ｆ））、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig2に設定される。このようにして、サブ画素１１では、図５Ｆに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖth）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖsig2−Ｖofs）に設定される。
【００５０】
次に、駆動部２０は、タイミングｔ９以降の期間（発光期間Ｐ４）において、サブ画素１１を発光させる。具体的には、タイミングｔ９において、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図４（Ａ））、制御線駆動部２５が、制御信号Ｇ３の電圧を高レベルから低レベルに変化させる（図４（Ｃ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig2に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部２７が、制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図４（Ｅ））。これにより、制御トランジスタＴｒ５がオン状態になり、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsは、（Ｖsig2−Ｖofs＋Ｖth）に設定される。そして、このゲート・ソース間電圧Ｖgsに応じて、駆動トランジスタＴｒ６のドレインからソースに電流が流れ、ゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図４（Ｇ），（Ｈ））、発光素子１９が発光する。このようにして、サブ画素１１では、図５Ｇに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖth）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖsig2−Ｖofs）を維持したまま、発光素子１９が発光状態になる。
【００５１】
その後、表示装置１では、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【００５２】
このように、表示装置１では、２つの容量素子Ｃｓ１，Ｃｓ２を直列接続して、それぞれ独立に電圧を設定できるようにしたので、消費電力を低減することができる。具体的には、表示装置１では、Ｖth補正期間Ｐ２において容量素子Ｃｓ１の両端間の電位差を駆動トランジスタＴｒ６のしきい値Ｖthに設定し、この設定を維持したまま、書込期間Ｐ３において容量素子Ｃｓ２の両端間の電位差だけを設定しなおすことができる。これにより、複数フレームに１回の割合で定期的にＶth補正を行うようにすることができ、消費電力を低減することができる。
【００５３】
すなわち、例えば、特許文献１に記載された表示装置のように、サブ画素に画素電圧を書き込む度にＶth補正を行う場合には、消費電力が増大するおそれがある。具体的には、この場合には、データ線駆動部は、Ｖth補正を行うための所定の電圧と画素電圧とを交互に配置してデータ信号Ｓigを生成する必要がある。すなわち、このデータ信号Ｓigでは、１水平期間（１Ｈ）において、画素電圧と、Ｖth補正を行うための所定の電圧とが時分割的に現れるため、データ信号Ｓigの周波数帯が高くなってしまう。よって、より短い時間でデータ信号Ｓigを遷移させるためにデータ線駆動部の駆動能力を高くする必要が生じ、その結果、消費電力が増大するおそれがある。一方、本実施の形態に係る表示装置１では、複数フレームに１回の割合で定期的にＶth補正を行うようにした。これにより、データ信号Ｓigでは、１水平期間（１Ｈ）において、および画素電圧Ｖsigおよび電圧Ｖofsのうちの一方のみが現れるため、データ信号Ｓigの周波数帯を低くすることができる。これにより、データ線駆動部２９の駆動能力を低くすることができるため、消費電力を低減することができる。
【００５４】
なお、このＶth補正を行う頻度は、例えば、サブ画素１１の容量素子Ｃｓ１の保持電圧（しきい値電圧Ｖthに対応する電圧）の変化に応じて決定される。すなわち、サブ画素１１では、例えば、各トランジスタのオフリークにより、容量素子Ｃｓ１の保持電圧が変化してしまうおそれがあるため、このような場合には、定期的にＶth補正を行い、容量素子Ｃｓ１の両端間の電位差を再設定することが望ましい。よって、Ｖth補正は、容量素子Ｃｓ１の保持電圧の変化が画質に影響を与えないような頻度で行うことが好ましい。また、各トランジスタのドレイン・ソース間の電圧を緩和することにより、トランジスタのオフリークを低減することができ、これにより、Ｖth補正を行う頻度を下げることができる。具体的には、トランジスタをダブルゲート構造やトリプルゲート構造にしたり、ＬＤＤ（Lightly Doped Drain）構造にしたり、トランジスタのチャネル幅を小さくすることにより、トランジスタのオフリークを低減することができる。特に、容量素子Ｃｓ１に直接接続されている制御トランジスタＴｒ２，Ｔｒ３，Ｔｒ５のオフリークを低減することにより、Ｖth補正を行う頻度を下げることができる。また、容量素子Ｃｓ１の容量値を大きくすることにより、容量素子Ｃｓ１の保持電圧の変化を小さくしてもよい。
【００５５】
［効果］
以上のように本実施の形態では、２つの容量素子を直列接続して、それぞれ独立に電圧を設定できるようにしたので、消費電力を低減することができる。
【００５６】
［変形例１−１］
上記実施の形態では、図３に示したように、準備駆動ＤＰを行った後、次の書込駆動ＤＷまでの間に、各サブ画素１１を非発光状態にしたが、これに限定されるものではなく、様々な方法が実現可能である。例えば、図６（Ａ）に示すような上記実施の形態の例の他、図６（Ｂ）に示すように、１フレーム期間（１Ｆ）にわたって準備駆動ＤＰを行い、その直後に書込駆動ＤＷを行うようにしてもよい。また、例えば、図６（Ｃ）に示すように、書込駆動ＤＷの直前に短い時間だけ準備駆動ＤＰを行うようにしてもよい。また、図６（Ｄ）に示すように、これらを組み合わせてもよい。図６（Ｄ）の例は、図６（Ａ）の例と図６（Ｃ）の例とを組み合わせたものである。なお、この組み合わせに限定されるものではなく、様々な組み合わせが可能である。
【００５７】
［変形例１−２］
上記実施の形態では、制御トランジスタＴｒ５を、駆動トランジスタＴｒ６と発光素子１９との間に設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００５８】
図７は、本変形例に係る表示装置１Ａの一構成例を表すものである。表示装置１Ａは、表示部１０Ａと、駆動部２０Ａとを備えている。表示部１０Ａは、サブ画素１２を有している。サブ画素１２は、制御トランジスタＴｒ５Ａを有している。制御トランジスタＴｒ５Ａは、この例では、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。制御トランジスタＴｒ５Ａのゲートは制御線ＣＴＬ５に接続され、ソースには駆動部２０Ａにより電源電圧Ｖccpが供給され、ドレインは駆動トランジスタＴｒ６のドレインに接続されている。すなわち、上記実施の形態に係る表示部１０（図１）では、制御トランジスタＴｒ５を駆動トランジスタＴｒ６と発光素子１９との間に設けたが、本変形例に係る表示部１０Ａ（図７）では、制御トランジスタＴｒ５Ａを駆動トランジスタＴｒ６のドレイン側に設けている。駆動部２０Ａは、制御線駆動部２７Ａを有している。制御線駆動部２７Ａは、タイミング生成部２２から供給された制御信号に従って、複数の制御線ＣＴＬ５に対して制御信号Ｇ５を順次印加することにより、行ごとにサブ画素１２の動作を制御するものである。
【００５９】
ここで、制御トランジスタＴｒ５Ａは、本開示における「第５のトランジスタ」の一具体例に対応する。
【００６０】
図８は、表示装置１Ａにおける表示動作のタイミング図を表すものである。表示装置１Ａでは、制御信号Ｇ５の電圧波形（図８（Ｅ））が、上記実施の形態に係る表示装置１の場合（図４（Ｅ））と反転している。すなわち、上記実施の形態に係る表示装置１では、制御トランジスタＴｒ５はＮチャネルＭＯＳ型であり、一方、本変形例に係る表示装置１Ａでは、制御トランスタＴｒ５ＡはＰチャネルＭＯＳ型であるため、制御信号Ｇ５の電圧波形を反転させている。それ以外の動作は、上記実施の形態の場合と同様である。このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。
【００６１】
［変形例１−３］
上記実施の形態では、制御トランジスタＴｒ４を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００６２】
図９は、本変形例に係る表示装置１Ｂの一構成例を表すものである。表示装置１Ｂは、表示部１０Ｂと、駆動部２０Ｂとを備えている。表示部１０Ｂは、サブ画素１３を有している。サブ画素１３は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ６と、制御トランジスタＴｒ２，Ｔｒ３，Ｔｒ５と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素１３は、上記実施の形態に係るサブ画素１１（図１）から制御トランジスタＴｒ４を削除したものであり、いわゆる「５Ｔｒ２Ｃ」の構成を有するものである。また、表示部１０Ｂは、行方向（横方向）に延伸する複数の電源線ＤＳＬを有している。駆動トランジスタＴｒ６のドレインは、電源線ＤＳＬに接続されている。駆動部２０Ｂは、画像信号処理部２１と、タイミング生成部２２Ｂと、書込制御線駆動部２３と、制御線駆動部２４，２５，２７と、電源線駆動部２８Ｂと、データ線駆動部２９とを有している。タイミング生成部２２Ｂは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３、制御線駆動部２４，２５，２７、電源線駆動部２８Ｂ、およびデータ線駆動部２９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。電源線駆動部２８Ｂは、タイミング生成部２２Ｂから供給された制御信号に従って、複数の電源線ＤＳＬに対して電源信号ＤＳを順次印加することにより、行ごとにサブ画素１３の動作を制御するものである。電源信号ＤＳは、電圧Ｖiniと電圧Ｖccpとの間で遷移するものである。すなわち、駆動部２０Ｂは、上記実施の形態に係る駆動部２０（図１）において、制御線駆動部２６を削除し、電源線駆動部２８Ｂを追加し、タイミング生成部２２をタイミング生成部２２Ｂに変更したものである。
【００６３】
図１０は、表示装置１Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ２の波形を示し、（Ｃ）は制御信号Ｇ３の波形を示し、（Ｄ）は制御信号Ｇ５の波形を示し、（Ｅ）はデータ信号Ｓigの波形を示し、（Ｆ）は電源信号ＤＳの波形を示し、（Ｇ）は駆動トランジスタＴｒ６のゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＴｒ６のソース電圧Ｖｓの波形を示し、（Ｉ）は電圧Ｖｍを示す。
【００６４】
まず、駆動部２０Ｂは、タイミングｔ１１〜ｔ１２の期間（初期化期間Ｐ１）において、サブ画素１３を初期化する。具体的には、タイミングｔ１１において、制御線駆動部２４が制御信号Ｇ２の電圧を低レベルから高レベルに変化させ（図１０（Ｂ））、制御線駆動部２５が制御信号Ｇ３の電圧を低レベルから高レベルに変化させる（図１０（Ｃ））。これにより、上記実施の形態の場合（図４）と同様に、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖofsに設定され、駆動トランジスタＴｒ６のゲート電圧Ｖｇが電圧Ｖofsに設定される（図１０（Ｉ），（Ｇ））。これと同時に、電源線駆動部２８Ｂが、電源信号ＤＳの電圧を電圧Ｖiniに変化させる（図１０（Ｆ））。これにより、駆動トランジスタＴｒ６および制御トランジスタＴｒ５がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖiniに設定される。
【００６５】
次に、駆動部２０Ｂは、タイミングｔ１２〜ｔ１３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源線駆動部２８Ｂが、タイミングｔ１２において、電源信号ＤＳを電圧Ｖccpに変化させる（図１０（Ｆ））。これにより、駆動トランジスタＴｒ６および制御トランジスタＴｒ５はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖiniの供給が停止する。また、これと同時に、制御線駆動部２７が制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図１０（Ｄ））。その結果、上記実施の形態の場合と同様に、Ｖth補正が行われる。
【００６６】
これ以降の動作は、上記実施の形態に係る表示装置１の場合（図４）と同様である。
【００６７】
このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。また、表示装置１Ｂでは、各サブ画素１３においてトランジスタの数を減らすことができるため、例えば、サブ画素１３のレイアウトの自由度を高めることができ、あるいは、サブ画素１３の面積を小さくして画素密度を高めることができる。
【００６８】
［変形例１−４］
上記実施の形態では、制御トランジスタＴｒ２を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００６９】
図１１は、本変形例に係る表示装置１Ｃの一構成例を表すものである。表示装置１Ｃは、上記変形例１−３に係る表示装置１Ｂ（図９）に本変形例を適用したものである。表示装置１Ｃは、表示部１０Ｃと、駆動部２０Ｃとを備えている。表示部１０Ｃは、サブ画素１４を有している。サブ画素１４は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ６と、制御トランジスタＴｒ３，Ｔｒ５と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素１４は、上記変形例１−３に係るサブ画素１３（図９）から制御トランジスタＴｒ２を削除したものであり、いわゆる「４Ｔｒ２Ｃ」の構成を有するものである。駆動部２０Ｃは、画像信号処理部２１と、タイミング生成部２２Ｃと、書込制御線駆動部２３Ｃと、制御線駆動部２５，２７と、電源線駆動部２８Ｂと、データ線駆動部２９Ｃとを有している。タイミング生成部２２Ｃは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３Ｃ、制御線駆動部２５，２７、電源線駆動部２８Ｂ、およびデータ線駆動部２９Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。書込制御線駆動部２３Ｃは、タイミング生成部２２Ｃから供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素１４を順次選択するものである。データ線駆動部２９Ｃは、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部２２Ｃから供給された制御信号に従って、画素電圧Ｖsigと電圧Ｖofsを含むデータ信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。すなわち、駆動部２０Ｃは、上記変形例１−３に係る駆動部２０Ｂ（図９）において、制御線駆動部２４を削除し、書込制御線駆動部２３を書込制御線駆動部２３Ｃに変更し、データ線駆動部２９をデータ線駆動部２９Ｃに変更し、タイミング生成部２２Ｂをタイミング生成部２２Ｃに変更したものである。
【００７０】
図１２は、表示装置１Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ３の波形を示し、（Ｃ）は制御信号Ｇ５の波形を示し、（Ｄ）はデータ信号Ｓigの波形を示し、（Ｅ）は電源信号ＤＳの波形を示し、（Ｆ）は駆動トランジスタＴｒ６のゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＴｒ６のソース電圧Ｖｓの波形を示し、（Ｈ）は電圧Ｖｍを示す。
【００７１】
まず、駆動部２０Ｃは、タイミングｔ２１〜ｔ２２の期間（初期化期間Ｐ１）において、サブ画素１４を初期化する。具体的には、タイミングｔ２１において、データ線駆動部２９Ｃがデータ線ＤＴＬの電圧を電圧Ｖofsに設定し（図１２（Ｄ））、書込制御線駆動部２３Ｃが書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図１２（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ６のゲート電圧Ｖｇが電圧Ｖofsに設定される（図１２（Ｆ））。これと同時に、制御線駆動部２５が制御信号Ｇ３の電圧を低レベルから高レベルに変化させ（図１２（Ｂ））、電源線駆動部２８Ｂが、電源信号ＤＳの電圧を電圧Ｖiniに変化させる（図１２（Ｅ））。その結果、上記変形例１−３の場合と同様に、サブ画素１４は初期化される。
【００７２】
次に、駆動部２０Ｃは、タイミングｔ２２〜ｔ２３の期間（Ｖth補正期間Ｐ２）において、上記変形例１−３の場合と同様に、Ｖth補正を行う。
【００７３】
次に、タイミングｔ２３において、書込制御線駆動部２３Ｃは、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図１２（Ａ））、制御線駆動部２７は、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図１２（Ｃ））。これにより、書込トランジスタＴｒ１がオフ状態になり、駆動トランジスタＴｒ６のゲートへの電圧Ｖofsの供給が停止するとともに、制御トランジスタＴｒ５がオフ状態になる。
【００７４】
これ以降の動作は、上記変形例１−３に係る表示装置１Ｂの場合（図１０）と同様である。
【００７５】
図１３は、表示装置１Ｃにおける他の表示動作のタイミング図を表すものである。この例では、タイミングｔ２３〜ｔ２４の期間、およびタイミングｔ２７〜ｔ２８の期間において、書込制御信号Ｇ１の電圧を高レベルにしている。以下に、この動作を詳細に説明する。
【００７６】
まず、駆動部２０Ｃは、タイミングｔ２１〜ｔ２２の期間（初期化期間Ｐ１）において、図１２の場合と同様に、サブ画素１４を初期化し、タイミングｔ２２〜ｔ２３の期間（Ｖth補正期間Ｐ２）において、図１２の場合と同様に、Ｖth補正を行う。
【００７７】
次に、タイミングｔ２３において、制御線駆動部２７は、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図１３（Ｃ））。これにより、制御トランジスタＴｒ５がオフ状態になる。
【００７８】
次に、駆動部２０Ｃは、タイミングｔ２４〜ｔ２５の期間（書込期間Ｐ３）において、サブ画素１４に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、データ線駆動部２９Ｃが、タイミングｔ２４において、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定する（図１３（Ｃ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig1に設定される。
【００７９】
次に、駆動部２０Ｃは、タイミングｔ２５〜ｔ２７の期間（発光期間Ｐ４）において、図１２の場合と同様に、サブ画素１４を発光させる。
【００８０】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ２７において、書込制御線駆動部２３Ｃは、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させ（図１３（Ａ））、制御線駆動部２５は、制御信号Ｇ３の電圧を低レベルから高レベルに変化させ（図１３（Ｂ））、制御線駆動部２７は、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図１３（Ｃ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオン状態になるとともに、制御トランジスタＴｒ５がオフ状態になり、図１２の場合と同様に、発光素子１９が非発光状態になる。
【００８１】
次に、駆動部２０Ｃは、タイミングｔ２８〜ｔ２９の期間（書込期間Ｐ３）において、サブ画素１４に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、データ線駆動部２９Ｃが、タイミングｔ２８において、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定する（図１３（Ｄ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig2に設定される。
【００８２】
次に、駆動部２０Ｃは、タイミングｔ２９以降の期間（発光期間Ｐ４）において、図１２の場合と同様に、サブ画素１４を発光させる。
【００８３】
その後、表示装置１Ｃでは、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【００８４】
このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。また、表示装置１Ｃでは、各サブ画素１４においてトランジスタの数を減らすことができるため、例えば、サブ画素１４のレイアウトの自由度を高めることができ、あるいは、サブ画素１４の面積を小さくして画素密度を高めることができる。さらに、表示装置１Ｃでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。
【００８５】
［変形例１−５］
上記実施の形態では、制御トランジスタＴｒ３のゲートを制御線ＣＴＬ３に接続したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００８６】
図１４は、本変形例に係る表示装置１Ｄの一構成例を表すものである。表示装置１Ｄは、上記変形例１−４に係る表示装置１Ｃ（図１１）に本変形例を適用したものである。表示装置１Ｄは、表示部１０Ｄと、駆動部２０Ｄとを備えている。
【００８７】
表示部１０Ｄは、マトリックス状に配置された複数のサブ画素１５を有している。また、表示部１０Ｄは、行方向（横方向）に延伸する複数の書込制御線ＣＴＬ１と、行方向に延伸する複数の制御線ＣＴＬ５と、列方向（縦方向）に延伸する複数のデータ線ＤＴＬとを有している。サブ画素１５の制御トランジスタＴｒ３のゲートは、書込制御線ＣＴＬ１に接続されている。すなわち、上記変形例１−４に係るサブ画素１４（図１１）では、制御トランジスタＴｒ３のゲートを制御線ＣＴＬ３に接続したが、本変形例に係るサブ画素１５（図１４）では、制御トランジスタＴｒ３のゲートを書込制御線ＣＴＬ１に接続している。
【００８８】
図１５は、表示部１０Ｄの一構成例を表すものである。表示部１０Ｄでは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素１５（１５Ｒ，１５Ｇ，１５Ｂ）が、一つの画素Ｐixを構成するようになっている。
【００８９】
駆動部２０Ｄは、画像信号処理部２１と、タイミング生成部２２Ｄと、書込制御線駆動部２３Ｃと、制御線駆動部２７と、電源線駆動部２８Ｂと、データ線駆動部２９Ｃとを有している。タイミング生成部２２Ｄは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３Ｃ、制御線駆動部２７、電源線駆動部２８Ｂ、およびデータ線駆動部２９Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。すなわち、駆動部２０Ｄは、上記変形例１−４に係る駆動部２０Ｃ（図１１）において、制御線駆動部２５を削除し、タイミング生成部２２Ｃをタイミング生成部２２Ｄに変更したものである。
【００９０】
言い換えれば、表示装置１Ｄは、上記変形例１−４に係る表示装置１Ｃ（図１３）において、書込制御信号Ｇ１の波形（図１３（Ａ））と制御信号Ｇ３の波形（図１３（Ｂ））が同じであることに着目して、制御トランジスタＴｒ３のゲートに書込制御信号Ｇ１を供給したものである。
【００９１】
図１６は、表示装置１Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ５の波形を示し、（Ｃ）はデータ信号Ｓigの波形を示し、（Ｄ）は電源信号ＤＳの波形を示し、（Ｅ）は駆動トランジスタＴｒ６のゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＴｒ６のソース電圧Ｖｓの波形を示し、（Ｇ）は電圧Ｖｍを示す。この図１６は、変形例１−４に係る表示装置１Ｃのタイミング図（図１３）から、制御信号Ｇ３の波形を省いたものである。すなわち、表示装置１Ｄは、表示装置１Ｃ（図１１，１３）と同様に動作を行う。
【００９２】
このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。また、表示装置１Ｄでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。
【００９３】
［変形例１−６］
また、変形例１−５に係る表示装置１Ｄでは、図１５に示したように、垂直方向（縦方向）に隣り合う２つのサブ画素１５を、互いに異なる電源線ＤＳＬに接続したが、これに限定されるものではなく、例えば、図１７に示す表示装置１Ｅに係る表示部１０Ｅように、同じ電源線ＤＳＬに接続してもよい。この例では、２ライン分のサブ画素１５が、同じ電源線ＤＳＬに接続されている。この場合には、この２ライン分のサブ画素１５において、初期化およびＶth補正が同時に行われる。すなわち、この表示装置１Ｅの駆動部２０Ｅは、２ライン単位で表示部１０Ｅの最上部から最下部に向かって順次走査を行い、準備駆動ＤＰを行う。なお、これに限定されるものではなく、例えば、３ライン分以上（ｎライン）のサブ画素１５が、同じ電源線ＤＳＬに接続されるようにしてもよい。この場合には、このｎライン分のサブ画素１５において、初期化およびＶth補正が同時に行われる。すなわち、この表示装置１Ｅの駆動部２０Ｅは、ｎライン単位で表示部１０Ｅの最上部から最下部に向かって順次走査を行い、準備駆動ＤＰを行う。また、例えば、全ラインのサブ画素１５が同じ電源線ＤＳＬに接続されるようにしてもよい。この場合には、全てのサブ画素１５において、初期化およびＶth補正が同時に行われる。すなわち、この表示装置１Ｅの駆動部２０Ｅは、後述する変形例１−７と同様に、全てのサブ画素１５に対して同時に準備駆動ＤＰを行う。これらの変形例は、例えば、変形例１−３に係る表示装置１Ｂや、変形例１−４に係る表示装置１Ｃにも適用可能である。これにより、電源線ＤＳＬの本数を減らすことができ、電源線駆動部２８Ｂの動作をシンプルにすることができる。
【００９４】
［変形例１−７］
上記実施の形態では、図３に示したように、駆動部２０が順次走査を行うことにより準備駆動ＤＰを行ったが、これに限定されるものではなく、これに代えて、例えば、全てのサブ画素１５に対して同時に準備駆動ＤＰをおこなうようにしてもよい。以下に、本変形例に係る表示装置１Ｆについて詳細に説明する。
【００９５】
図１８は、本変形例に係る表示装置１Ｆの一構成例を表すものである。表示装置１Ｆは、上記変形例１−５に係る表示装置１Ｄ（図１４）に、本変形例を適用したものである。表示装置１Ｆは、表示部１０Ｆと、駆動部２０Ｆとを備えている。
【００９６】
図１９は、表示部１０Ｆの一構成例を表すものである。表示部１０Ｆは、単一の電源線ＤＳＰを有している。この電源線ＤＳＰは、この例では、表示部１０Ｆ内において、格子パターンで形成されている。そして、各サブ画素１５の駆動トランジスタＴｒ６のドレインは、この電源線ＤＳＰに接続されている。なお、この例では、電源線ＤＳＰを格子パターンで形成したが、これに限定されるものではなく、例えば、表示部１０Ｆ内において、水平方向（横方向）に延伸する複数の配線を用いて形成してもよいし、垂直方向（縦方向）に延伸する複数の配線を用いて形成してもよい。
【００９７】
駆動部２０Ｆは、画像信号処理部２１と、タイミング生成部２２Ｆと、書込制御線駆動部２３Ｆと、制御線駆動部２７Ｆと、電源信号生成部２８Ｆと、データ線駆動部２９Ｃとを有している。タイミング生成部２２Ｆは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３Ｆ、制御線駆動部２７Ｆ、電源信号生成部２８Ｆ、およびデータ線駆動部２９Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。書込制御線駆動部２３Ｆは、タイミング生成部２２Ｆから供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素１５を順次選択するものである。その際、書込制御線駆動部２３Ｆは、準備駆動ＤＰを行う場合には、複数の書込制御線ＣＴＬ１に対して同じ信号を印加するようになっている。制御線駆動部２７Ｆは、タイミング生成部２２Ｆから供給された制御信号に従って、複数の制御線ＣＴＬ５に対して制御信号Ｇ５を順次印加することにより、行ごとにサブ画素１５の動作を制御するものである。その際、制御線駆動部２７Ｆは、準備駆動ＤＰを行う場合には、複数の制御線ＣＴＬ５に対して同じ信号を印加するようになっている。電源信号生成部２８Ｆは、電源信号ＤＳを生成し、この電源信号ＤＳを、単一の電源線ＤＳＰを介して、各サブ画素１５に対して供給するものである。
【００９８】
図２０は、表示装置１Ｆにおける走査駆動を表すものである。表示装置１Ｆは、上記実施の形態に係る表示装置１と同様に、複数フレーム（“ｎ”フレーム）に１回の割合で定期的に準備駆動ＤＰ２を行い、Ｖth補正を行う。その際、表示装置１Ｆでは、駆動部２０Ｆが、表示部１０Ｆの各サブ画素１５に対して、同時に準備駆動ＤＰ２を行う。これにより、表示部１０Ｆの各サブ画素１５では、初期化およびＶth補正が同時に行われる。準備駆動ＤＰ２直前の書込駆動ＤＷでは、駆動部２０Ｆは、サブ画素１５に対して、例えば、電圧Ｖofs以下の電圧の画素電圧Ｖsig（Ｖsig≦Ｖofs）を書き込む。これにより、この書込駆動ＤＷから次の準備駆動ＤＰ２までの間、各サブ画素１５を非発光状態にすることができる。なお、これに限定されるものではなく、例えば、この直前の書込駆動ＤＷにおいて、表示部１０Ｆに画像を表示させるために、サブ画素１５を発光させるための画素電圧Ｖsigを書き込んでもよい。この場合には、表示部１０Ｆの垂直方向の位置に応じて発光期間の長さが異なることを考慮し、あらかじめ画素電圧Ｖsigを補正することが望ましい。
【００９９】
このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。また、表示装置１Ｆでは、各サブ画素１５に対して電源信号ＤＳを供給する際、走査駆動を行う必要がないため、動作をシンプルにすることができるとともに、回路構成をシンプルにすることができる。また、表示装置１Ｆでは、表示部１０Ｆにおけるレイアウトの自由度を高めることができる。特に、表示部１０Ｆでは、電源線ＤＳＰを格子パターンで形成したので、配線のインピーダンスを下げることができ、各サブ画素１５に対してより容易に電源電圧（電源信号ＤＳ）を供給することができる。
【０１００】
［変形例１−８］
上記実施の形態では、書込トランジスタＴｒ１のドレインを駆動トランジスタＴｒ６のゲートに接続したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１０１】
図２１は、本変形例に係る表示装置１Ｇの一構成例を表すものである。表示装置１Ｇは、表示部１０Ｇと、駆動部２０Ｇとを備えている。
【０１０２】
表示部１０Ｇは、サブ画素１６を有している。サブ画素１６は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ６と、制御トランジスタＴｒ２〜Ｔｒ５，Ｔｒ７と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素１６は、いわゆる「７Ｔｒ２Ｃ」の構成を有するものである。また、表示部１０Ｇは、行方向（横方向）に延伸する複数の制御線ＣＴＬ２〜ＣＴＬ５，ＣＴＬ７を有している。書込トランジスタＴｒ１のゲートは書込制御線ＣＴＬ１に接続され、ソースはデータ線ＤＴＬに接続され、ドレインは、制御トランジスタＴｒ３，Ｔｒ５のソース、制御トランジスタＴｒ４のドレイン、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続されている。駆動トランジスタＴｒ６のゲートは、制御トランジスタＴｒ７のドレインおよび容量素子Ｃｓ２の一端に接続され、ドレインには駆動部２０Ｇにより電源電圧Ｖccpが供給され、ソースは制御トランジスタＴｒ５のドレインに接続されている。制御トランジスタＴｒ２のゲートは制御線ＣＴＬ２に接続され、ドレインは制御トランジスタＴｒ７のソースに接続されるとともに駆動部２０Ｇにより電圧Ｖofsが供給され、ソースは、制御トランジスタＴｒ３のドレイン、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続されている。制御トランジスタＴｒ３のゲートは制御線ＣＴＬ３に接続され、ドレインは、制御トランジスタＴｒ２のソース、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続され、ソースは、書込トランジスタＴｒ１および制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ５のソース、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続されている。制御トランジスタＴｒ４のゲートは制御線ＣＴＬ４に接続され、ドレインは、書込トランジスタＴｒ１のドレイン、制御トランジスタＴｒ３，Ｔｒ５のソース、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続され、ソースには駆動部２０Ｇにより電圧Ｖiniが供給されている。制御トランジスタＴｒ５のゲートは制御線ＣＴＬ５に接続され、ドレインは駆動トランジスタＴｒ６のソースに接続され、ソースは、書込トランジスタＴｒ１および制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ３のソース、容量素子Ｃｓ１の他端、および発光素子１９のアノードに接続されている。制御トランジスタＴｒ７のゲートは制御線ＣＴＬ７に接続され、ドレインは、駆動トランジスタＴｒ６のゲートおよび容量素子Ｃｓ２の一端に接続され、ソースは、制御トランジスタＴｒ２のドレインに接続されるとともに、駆動部２０Ｇにより電圧Ｖofsが供給されている。容量素子Ｃｓ１は、画素電圧Ｖsigに対応する電圧を保持するものであり、一端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ２の他端に接続され、他端は、書込トランジスタＴｒ１および制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ３，Ｔｒ５のソース、および発光素子１９のアノードに接続されている。容量素子Ｃｓ２は、駆動トランジスタＴｒ６のしきい値電圧Ｖthに対応する電圧を保持するものであり、一端は、駆動トランジスタＴｒ６のゲートおよび制御トランジスタＴｒ７���ドレインに接続され、他端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ１の一端に接続されている。発光素子１９のアノードは、書込トランジスタＴｒ１および制御トランジスタＴｒ４のドレイン、制御トランジスタＴｒ３，Ｔｒ５のソース、および容量素子Ｃｓ１の他端に接続され、カソードには、駆動部２０Ｇにより電圧Ｖcathが供給されている。
【０１０３】
駆動部２０Ｇは、画像信号処理部２１と、タイミング生成部２２Ｇと、書込制御線駆動部２３と、制御線駆動部２４Ｇ〜２８Ｇと、データ線駆動部２９とを有している。タイミング生成部２２Ｇは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部２３、制御線駆動部２４Ｇ〜２８Ｇ、およびデータ線駆動部２９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。制御線駆動部２４Ｇは、タイミング生成部２２Ｇから供給された制御信号に従って、複数の制御線ＣＴＬ２に対して制御信号Ｇ２を順次印加することにより、行ごとにサブ画素１６の動作を制御するものである。同様に、制御線駆動部２５Ｇは、タイミング生成部２２Ｇから供給された制御信号に従って、複数の制御線ＣＴＬ３に対して制御信号Ｇ３を順次印加することにより、行ごとにサブ画素１６の動作を制御するものである。制御線駆動部２６Ｇは、タイミング生成部２２Ｇから供給された制御信号に従って、複数の制御線ＣＴＬ４に対して制御信号Ｇ４を順次印加することにより、行ごとにサブ画素１６の動作を制御するものである。制御線駆動部２７Ｇは、タイミング生成部２２Ｇから供給された制御信号に従って、複数の制御線ＣＴＬ５に対して制御信号Ｇ５を順次印加することにより、行ごとにサブ画素１６の動作を制御するものである。制御線駆動部２８Ｇは、タイミング生成部２２Ｇから供給された制御信号に従って、複数の制御線ＣＴＬ７に対して制御信号Ｇ７を順次印加することにより、行ごとにサブ画素１６の動作を制御するものである。
【０１０４】
図２２は、表示装置１Ｇにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ２の波形を示し、（Ｃ）は制御信号Ｇ３の波形を示し、（Ｄ）は制御信号Ｇ４の波形を示し、（Ｅ）は制御信号Ｇ５の波形を示し、（Ｆ）は制御信号Ｇ７の波形を示し、（Ｇ）はデータ信号Ｓigの波形を示し、（Ｈ）は駆動トランジスタＴｒ６のゲート電圧Ｖｇの波形を示し、（Ｉ）は駆動トランジスタＴｒ６のソース電圧Ｖｓの波形を示し、（Ｊ）は電圧Ｖｍを示す。図２３Ａ〜２３Ｇは、様々な期間におけるサブ画素１６の状態を表すものである。
【０１０５】
まず、駆動部２０Ｇは、タイミングｔ４１〜ｔ４２の期間（初期化期間Ｐ１）において、サブ画素１６を初期化する。具体的には、タイミングｔ４１において、制御線駆動部２５Ｇが制御信号Ｇ３の電圧を低レベルから高レベルに変化させ（図２２（Ｃ））、制御線駆動部２６Ｇが制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図２２（Ｄ））。これにより、制御トランジスタＴｒ３，Ｔｒ４がオン状態になり、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖiniに設定され（図２２（Ｊ））、容量素子Ｃｓ１の他端も電圧Ｖiniに設定される。これと同時に、制御線駆動部２８Ｇが、制御信号Ｇ７の電圧を低レベルから高レベルに変化させる（図２２（Ｆ））。これにより、制御トランジスタＴｒ７がオン状態になり、駆動トランジスタＴｒ６のゲート電圧Ｖｇが電圧Ｖofsに設定される（図２２（Ｈ））。
【０１０６】
このようにして、サブ画素１６では、図２３Ａに示したように、容量素子Ｃｓ２の両端間の電位差が（Ｖofs−Ｖini）に設定され、容量素子Ｃｓ１の両端間の電位差が０Ｖに設定される。この容量素子Ｃｓ２の両端間の電位差（Ｖofs−Ｖini）は、駆動トランジスタＴｒ６のしきい値電圧Ｖthよりも大きいものである。
【０１０７】
次に、駆動部２０Ｇは、タイミングｔ４２〜ｔ４３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部２６Ｇが、タイミングｔ４２において、制御信号Ｇ４の電圧を高レベルから低レベルに変化させる（図２２（Ｄ））。これにより、駆動トランジスタＴｒ４がオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖiniの供給が停止する。また、これと同時に、制御線駆動部２７Ｇが制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図２２（Ｅ））。これにより、制御トランジスタＴｒ５がオン状態になり、駆動トランジスタＴｒ６のゲート・ソース間電圧Ｖgsが、（Ｖofs−Ｖini）に設定される。その結果、駆動トランジスタＴｒ６のドレインからソースに電流が流れ、上記実施の形態の場合と同様に、駆動トランジスタＴｒ６のソース電圧Ｖｓは徐々に上昇して電圧（Ｖofs−Ｖth）に収束する（図２２（Ｉ））。このようにして、サブ画素１６では、図２３Ｂに示したように、容量素子Ｃｓ２の両端間の電位差が電圧Ｖthに設定される。
【０１０８】
次に、タイミングｔ４３において、制御線駆動部２５Ｇは、制御信号Ｇ３の電圧を高レベルから低レベルに変化させ（図２２（Ｃ））、制御線駆動部２７Ｇは、制御信号Ｇ５の電圧を高レベルから低レベルに変化させ（図２２（Ｅ））、制御線駆動部２８Ｇは、制御信号Ｇ７の電圧を高レベルから低レベルに変化させる（図２２（Ｆ））。これにより、制御トランジスタＴｒ３，Ｔｒ５，Ｔｒ７がオフ状態になる。
【０１０９】
次に、駆動部２０Ｇは、タイミングｔ４４〜ｔ４５の期間（書込期間Ｐ３）において、サブ画素１６に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、まず、タイミングｔ４４において、制御線駆動部２４Ｇが、制御信号Ｇ２の電圧を低レベルから高レベルに変化させる（図２２（Ｂ））。これにより、制御トランジスタＴｒ２がオン状態になり、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖofsに設定される（図２２（Ｊ））。これに応じて、駆動トランジスタＴｒ６のゲート電圧Ｖｇが上昇する（図２２（Ｈ））。そして、これと同時に、データ線駆動部２９が、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定し（図２２（Ｇ））、書込制御線駆動部２３が書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図２２（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖsig1に設定される。このようにして、サブ画素１６では、図２３Ｃに示したように、容量素子Ｃｓ２が両端間の電位差（Ｖth）を維持したまま、容量素子Ｃｓ１の両端間の電位差が（Ｖofs−Ｖsig1）に設定される。
【０１１０】
次に、駆動部２０Ｇは、タイミングｔ４５〜ｔ４７の期間（発光期間Ｐ４）において、サブ画素１６を発光させる。具体的には、タイミングｔ４５において、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図２２（Ａ））、制御線駆動部２４Ｇが、制御信号Ｇ２の電圧を高レベルから低レベルに変化させる（図２２（Ｂ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ２がオフ状態になり、これ以降、画素電圧Ｖsig1に対応する電圧が容量素子Ｃｓ１に保持される。これと同時に、制御線駆動部２７Ｇが、制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図２２（Ｅ））。これにより、制御トランジスタＴｒ５がオン状態になり、上記実施の形態の場合と同様に、発光素子１９が発光状態になる。このようにして、サブ画素１６では、図２３Ｄに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖofs−Ｖsig1）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖth）を維持したまま、発光素子１９が発光状態になる。
【０１１１】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ４７において、制御線駆動部２４Ｇは、制御信号Ｇ２の電圧を低レベルから高レベルに変化させ（図２２（Ｂ））、制御線駆動部２７Ｇは、制御信号Ｇ５の電圧を高レベルから低レベルに変化させる（図２２（Ｅ））。これにより、制御トランジスタＴｒ２がオン状態になるとともに、制御トランジスタＴｒ５がオフ状態になり、上記実施の形態の場合と同様に、発光素子１９が非発光状態になる。このとき、サブ画素１６では、図２３Ｅに示したように、容量素子Ｃｓ１が両端間の電位差を維持したまま、そして容量素子Ｃｓ２が両端間の電位差を維持したまま、発光素子１９が非発光状態になる。
【０１１２】
次に、駆動部２０Ｇは、タイミングｔ４８〜ｔ４９の期間（書込期間Ｐ３）において、サブ画素１６に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、タイミングｔ４８において、データ線駆動部２９が、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定し（図２２（Ｇ））、書込制御線駆動部２３が書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図２２（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖsig2に設定される。このようにして、サブ画素１６では、図２３Ｆに示したように、容量素子Ｃｓ２が両端間の電位差（Ｖth）を維持したまま、容量素子Ｃｓ１の両端間の電位差が（Ｖofs−Ｖsig2）に設定される。
【０１１３】
次に、駆動部２０Ｇは、タイミングｔ４９以降の期間（発光期間Ｐ４）において、サブ画素１６を発光させる。具体的には、タイミングｔ４９において、書込制御線駆動部２３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図２２（Ａ））、制御線駆動部２４Ｇが、制御信号Ｇ２の電圧を高レベルから低レベルに変化させる（図２２（Ｂ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ２がオフ状態になり、これ以降、画素電圧Ｖsig2に対応する電圧が容量素子Ｃｓ１に保持される。これと同時に、制御線駆動部２７Ｇが、制御信号Ｇ５の電圧を低レベルから高レベルに変化させる（図２２（Ｅ））。これにより、制御トランジスタＴｒ５がオン状態になり、上記実施の形態の場合と同様に、発光素子１９が発光状態になる。このようにして、サブ画素１６では、図２３Ｇに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖofs−Ｖsig2）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖth）を維持したまま、発光素子１９が発光状態になる。
【０１１４】
その後、表示装置１Ｇでは、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【０１１５】
このように構成しても、上記実施の形態に係る表示装置１と同様の効果を得ることができる。
【０１１６】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、駆動トランジスタを、ＰチャネルＭＯＳ型のＴＦＴにより構成したものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１１７】
図２４は、本実施の形態に係る表示装置２の一構成例を表すものである。表示装置２は、表示部３０と、駆動部４０とを備えている。
【０１１８】
表示部３０は、サブ画素３１と、行方向（横方向）に延伸する複数の書込制御線ＣＴＬ１と、行方向に延伸する複数の制御線ＣＴＬ２〜ＣＴＬ４，ＣＴＬ６，ＣＴＬ７と、列方向（縦方向）に延伸する複数のデータ線ＤＴＬとを有している。各サブ画素３１は、書込制御線ＣＴＬ１、制御線ＣＴＬ２〜ＣＴＬ４，ＣＴＬ６，ＣＴＬ７、およびデータ線ＤＴＬにそれぞれ接続されている。
【０１１９】
サブ画素３１は、図２４に示したように、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ２〜Ｔｒ４，Ｔｒ６，Ｔｒ７と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを備えている。すなわち、この例では、サブ画素３１は、７つのトランジスタおよび２つの容量素子を用いて構成される、いわゆる「７Ｔｒ２Ｃ」の構成を有するものである。
【０１２０】
書込トランジスタＴｒ１、駆動トランジスタＴｒ５、制御トランジスタＴｒ２〜Ｔｒ４，Ｔｒ６，Ｔｒ７は、例えば、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＴｒ１のゲートは書込制御線ＣＴＬ１に接続され、ソースはデータ線ＤＴＬに接続され、ドレインは、駆動トランジスタＴｒ５のゲート、制御トランジスタＴｒ２のドレイン、および容量素子Ｃｓ２の一端に接続されている。駆動トランジスタＴｒ５のゲートは、書込トランジスタＴｒ１のドレイン、制御トランジスタＴｒ２のドレイン、および容量素子Ｃｓ２の一端に接続され、ソースは制御トランジスタＴｒ４のドレインおよび容量素子Ｃｓ１の他端に接続され、ドレインは制御トランジスタＴｒ６，Ｔｒ７のソースに接続されている。制御トランジスタＴｒ２のゲートは制御線ＣＴＬ２に接続され、ソースは、制御トランジスタＴｒ３のドレイン、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続され、ドレインは、書込トランジスタＴｒ１のドレイン、駆動トランジスタＴｒ５のゲート、および容量素子Ｃｓ２の一端に接続されている。制御トランジスタＴｒ３のゲートは制御線ＣＴＬ３に接続され、ソースには駆動部４０により電圧Ｖofsが供給され、ドレインは、制御トランジスタＴｒ２のソース、容量素子Ｃｓ１の一端、および容量素子Ｃｓ２の他端に接続されている。制御トランジスタＴｒ４のゲートは制御線ＣＴＬ４に接続され、ソースには駆動部４０により電源電圧Ｖccpが供給され、ドレインは駆動トランジスタＴｒ５のソースおよび容量素子Ｃｓ１の他端に接続されている。制御トランジスタＴｒ６のゲートは制御線ＣＴＬ６に接続され、ソースは駆動トランジスタＴｒ５のドレインおよび制御トランジスタＴｒ７のソースに接続され、ドレインは発光素子１９のアノードに接続されている。制御トランジスタＴｒ７のゲートは制御線ＣＴＬ７に接続され、ソースは駆動トランジスタＴｒ５のドレインおよび制御トランジスタＴｒ６のソースに接続され、ドレインには駆動部４０により電圧Ｖiniが供給されている。
【０１２１】
なお、この例では、書込トランジスタＴｒ１および制御トランジスタＴｒ２〜Ｔｒ４，Ｔｒ６，Ｔｒ７は、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものとしたが、これに限定されるものではなく、これに代えて、これらのトランジスタのうちの１つ以上をＮチャネルＭＯＳ型のＴＦＴにより構成してもよい。
【０１２２】
容量素子Ｃｓ１は、駆動トランジスタＴｒ５のしきい値電圧Ｖthに対応する電圧を保持するものであり、一端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ２の他端に接続され、他端は駆動トランジスタＴｒ５のソースおよび制御トランジスタＴｒ４のドレインに接続されている。容量素子Ｃｓ２は、画素電圧Ｖsigに対応する電圧を保持するものであり、一端は、書込トランジスタＴｒ１のドレイン、駆動トランジスタＴｒ５のゲート、および制御トランジスタＴｒ２のドレインに接続され、他端は、制御トランジスタＴｒ２のソース、制御トランジスタＴｒ３のドレイン、および容量素子Ｃｓ１の一端に接続されている。発光素子１９のアノードは制御トランジスタＴｒ６のドレインに接続され、カソードには駆動部４０により電圧Ｖcathが供給される。
【０１２３】
この構成により、サブ画素３１では、容量素子Ｃｓ１に、駆動トランジスタＴｒ５のしきい値電圧Ｖthに対応する電圧が設定され（Ｖth補正動作）、容量素子Ｃｓ２に、画素電圧Ｖsigに対応する電圧が設定される（書込動作）。そして、駆動トランジスタＴｒ５が、制御トランジスタＴｒ６を介して、駆動電流を発光素子１９に供給する。これにより、発光素子１９が画素電圧Ｖsigに応じた輝度で発光するようになっている。
【０１２４】
駆動部４０は、図２４に示したように、タイミング生成部４２と、書込制御線駆動部４３と、制御線駆動部４４〜４８と、データ線駆動部４９とを有している。
【０１２５】
タイミング生成部４２は、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３、制御線駆動部４４〜４８、およびデータ線駆動部４９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。
【０１２６】
書込制御線駆動部４３は、タイミング生成部４２から供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素３１を順次選択するものである。
【０１２７】
制御線駆動部４４は、タイミング生成部４２から供給された制御信号に従って、複数の制御線ＣＴＬ２に対して制御信号Ｇ２を順次印加することにより、行ごとにサブ画素３１の動作を制御するものである。同様に、制御線駆動部４５は、タイミング生成部４２から供給された制御信号に従って、複数の制御線ＣＴＬ３に対して制御信号Ｇ３を順次印加することにより、行ごとにサブ画素３１の動作を制御するものである。制御線駆動部４６は、タイミング生成部４２から供給された制御信号に従って、複数の制御線ＣＴＬ４に対して制御信号Ｇ４を順次印加することにより、行ごとにサブ画素３１の動作を制御するものである。制御線駆動部４７は、タイミング生成部４２から供給された制御信号に従って、複数の制御線ＣＴＬ６に対して制御信号Ｇ６を順次印加することにより、行ごとにサブ画素３１の動作を制御するものである。制御線駆動部４８は、タイミング生成部４２から供給された制御信号に従って、複数の制御線ＣＴＬ７に対して制御信号Ｇ７を順次印加することにより、行ごとにサブ画素３１の動作を制御するものである。
【０１２８】
データ線駆動部４９は、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部４２から供給された制御信号に従って、各サブ画素３１の発光輝度を示す画素電圧Ｖsigを含むデータ信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
【０１２９】
ここで、容量素子Ｃｓ１は、本開示における「第１のキャパシタ」の一具体例に対応し、容量素子Ｃｓ２は、本開示における「第２のキャパシタ」の一具体例に対応する。制御トランジスタＴｒ３は、本開示における「第１のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ４は、本開示における「第６のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ６は、本開示における「第７のトランジスタ」の一具体例に対応し、制御トランジスタＴｒ７は、本開示における「第８のトランジスタ」の一具体例に対応する。電圧Ｖofsは、本開示における「第１の電圧」の一具体例に対応し、電圧Ｖiniは、本開示における「第３の電圧」の一具体例に対応する。
【０１３０】
図２５は、表示装置２における表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ２の波形を示し、（Ｃ）は制御信号Ｇ３の波形を示し、（Ｄ）は制御信号Ｇ４の波形を示し、（Ｅ）は制御信号Ｇ６の波形を示し、（Ｆ）は制御信号Ｇ７の波形を示し、（Ｇ）はデータ信号Ｓigの波形を示し、（Ｈ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｉ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｊ）は容量素子Ｃｓ１の一端（容量素子Ｃｓ２の他端）における電圧Ｖｍを示す。図２６Ａ〜２６Ｇは、様々な期間におけるサブ画素３１の状態を表すものである。
【０１３１】
まず、駆動部４０は、タイミングｔ５１〜ｔ５２の期間（初期化期間Ｐ１）において、サブ画素３１を初期化する。具体的には、まず、制御線駆動部４５が、タイミングｔ５１において、制御信号Ｇ３の電圧を高レベルから低レベルに変化させる（図２５（Ｃ））。これにより、制御トランジスタＴｒ３がオン状態になり、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖofsに設定される（図２５（Ｊ））。これと同時に、制御線駆動部４４が制御信号Ｇ２の電圧を高レベルから低レベルに変化させる（図２５（Ｂ））。これにより、制御トランジスタＴｒ２がオン状態になり、容量素子Ｃｓ２が放電され、駆動トランジスタＴｒ５のゲート電圧Ｖｇが電圧Ｖofsに設定される（図２５（Ｈ））。さらに、これと同時に、制御線駆動部４６が制御信号Ｇ４の電圧を高レベルから低レベルに変化させる（図２５（Ｄ））。これにより、制御トランジスタＴｒ４がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖccpに設定される。
【０１３２】
このようにして、サブ画素３１では、図２６Ａに示したように、容量素子Ｃｓ１の両端間の電位差が（Ｖccp−Ｖofs）に設定され、容量素子Ｃｓ２の両端間の電位差が０Ｖに設定される。この容量素子Ｃｓ１の両端間の電位差（Ｖccp−Ｖofs）は、駆動トランジスタＴｒ５のしきい値電圧Ｖthの絶対値｜Ｖth｜よりも大きいものである。
【０１３３】
次に、駆動部４０は、タイミングｔ５２〜ｔ５３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部４６が、タイミングｔ５２において、制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図２５（Ｄ））。これにより、制御トランジスタＴｒ４はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖccpの供給が停止する。また、これと同時に、制御線駆動部４８が制御信号Ｇ７の電圧を高レベルから低レベルに変化させる（図２５（Ｆ））。これにより、制御トランジスタＴｒ７はオン状態になり、駆動トランジスタＴｒ５のソースからドレインに電流が流れ、上記第１の実施の形態の場合と同様に、駆動トランジスタＴｒ５のソース電圧Ｖｓが低下して電圧（Ｖofs＋｜Ｖth｜）に収束する（図２５（Ｉ））。すなわち、このとき、容量素子Ｃｓ１の両端間の電位差は、駆動トランジスタＴｒ５のしきい値電圧Ｖthの絶対値｜Ｖth｜と等しくなる。このようにして、サブ画素３１では、図２６Ｂに示したように、容量素子Ｃｓ１の両端間の電位差が電圧｜Ｖth｜に設定される。
【０１３４】
次に、タイミングｔ５３において、制御線駆動部４８は、制御信号Ｇ７の電圧を低レベルから高レベルに変化させる（図２５（Ｆ））。これにより、制御トランジスタＴｒ７がオフ状態になる。
【０１３５】
次に、駆動部４０は、タイミングｔ５４〜ｔ５５の期間（書込期間Ｐ３）において、サブ画素３１に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、タイミングｔ５４において、まず、制御線駆動部４４が、制御信号Ｇ２の電圧を低レベルから高レベルに変化させる（図２５（Ｂ））。これにより、制御トランジスタＴｒ２がオフ状態になる。そして、これと同時に、データ線駆動部４９が、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定し（図２５（Ｇ））、書込制御線駆動部４３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させる（図２５（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig1に設定される。このようにして、サブ画素３１では、図２６Ｃに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖofs−Ｖsig1）に設定される。
【０１３６】
次に、駆動部４０は、タイミングｔ５５〜ｔ５７の期間（発光期間Ｐ４）において、サブ画素３１を発光させる。具体的には、タイミングｔ５５において、書込制御線駆動部４３が、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させ（図２５（Ａ））、制御線駆動部４５が、制御信号Ｇ３の電圧を低レベルから高レベルに変化させる（図２５（Ｃ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig1に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部４６が、制御信号Ｇ４の電圧を高レベルから低レベルに変化させ（図２５（Ｄ））、制御線駆動部４７が、制御信号Ｇ６の電圧を高レベルから低レベルに変化させる（図２５（Ｅ））。これにより、制御トランジスタＴｒ４，Ｔｒ６がオン状態になり、駆動トランジスタＴｒ５のソース電圧Ｖｓが電圧Ｖccpに上昇し（図２５（Ｉ））、これに伴ってゲート電圧Ｖｇも上昇し（図２５（Ｈ））、発光素子１９が発光する。このようにして、サブ画素３１では、図２６Ｄに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖofs−Ｖsig1）を維持したまま、発光素子１９が発光状態になる。
【０１３７】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ５７において、制御線駆動部４５は、制御信号Ｇ３の電圧を高レベルから低レベルに変化させ（図２５（Ｃ））、制御線駆動部４６は、制御信号Ｇ４の電圧を低レベルから高レベルに変化させ（図２５（Ｄ））、制御線駆動部４７は、制御信号Ｇ６の電圧を低レベルから高レベルに変化させる（図２５（Ｅ））。これにより、制御トランジスタＴｒ３がオン状態になるとともに、制御トランジスタＴｒ４，Ｔｒ６がオフ状態になり、発光素子１９への電流供給が停止し、駆動トランジスタＴｒ５のゲート電圧Ｖｇおよびソース電圧Ｖｓは低下し（図２５（Ｈ），（Ｉ））、発光素子１９が非発光状態になる。このとき、サブ画素３１では、図２６Ｅに示したように、容量素子Ｃｓ１が両端間の電位差を維持したまま、そして容量素子Ｃｓ２が両端間の電位差を維持したまま、発光素子１９が非発光状態になる。
【０１３８】
次に、駆動部４０は、タイミングｔ５８〜ｔ５９の期間（書込期間Ｐ３）において、サブ画素３１に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、タイミングｔ５８において、データ線駆動部４９が、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定し（図２５（Ｇ））、書込制御線駆動部４３が、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させる（図２５（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig2に設定される。このようにして、サブ画素３１では、図２６Ｆに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖofs−Ｖsig2）に設定される。
【０１３９】
次に、駆動部４０は、タイミングｔ５９以降の期間（発光期間Ｐ４）において、サブ画素３１を発光させる。具体的には、タイミングｔ５９において、書込制御線駆動部４３が、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させ（図２５（Ａ））、制御線駆動部４５が、制御信号Ｇ３の電圧を低レベルから高レベルに変化させる（図２５（Ｃ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig2に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部４６が、制御信号Ｇ４の電圧を高レベルから低レベルに変化させ（図２５（Ｄ））、制御線駆動部４７が、制御信号Ｇ６の電圧を高レベルから低レベルに変化させる（図２５（Ｅ））。これにより、制御トランジスタＴｒ４，Ｔｒ６がオン状態になり、駆動トランジスタＴｒ５のソース電圧Ｖｓが電圧Ｖccpに上昇し（図２５（Ｉ））、これに伴ってゲート電圧Ｖｇも上昇し（図２５（Ｈ））、発光素子１９が発光する。このようにして、サブ画素３１では、図２６Ｇに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖofs−Ｖsig2）を維持したまま、発光素子１９が発光状態になる。
【０１４０】
その後、表示装置２では、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【０１４１】
以上のように構成しても、上記第１の実施の形態に係る表示装置１と同様の効果を得ることができる。
【０１４２】
［変形例２−１］
上記実施の形態では、制御トランジスタＴｒ７のドレインに電圧Ｖiniを供給したが、これに限定されるものではない。例えば、制御トランジスタＴｒ７のドレインに電圧Ｖcathを供給してもよい。また、例えば、駆動トランジスタＴｒ５がエンハンスメント型である場合には、制御トランジスタＴｒ７のドレインに電圧Ｖofsを供給することができる。
【０１４３】
［変形例２−２］
上記実施の形態では、制御トランジスタＴｒ２を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１４４】
図２７は、本変形例に係る表示装置２Ａの一構成例を表すものである。表示装置２Ａは、表示部３０Ａと、駆動部４０Ａとを備えている。表示部３０Ａは、サブ画素３２を有している。サブ画素３２は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素３２は、上記実施の形態に係るサブ画素３１（図２４）から制御トランジスタＴｒ２を削除したものであり、いわゆる「６Ｔｒ２Ｃ」の構成を有するものである。駆動部４０Ａは、画像信号処理部２１と、タイミング生成部４２Ａと、書込制御線駆動部４３Ａと、制御線駆動部４５〜４８と、データ線駆動部４９Ａとを有している。タイミング生成部４２Ａは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４５〜４８、およびデータ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。書込制御線駆動部４３Ａは、タイミング生成部４２Ａから供給された制御信号に従って、複数の書込制御線ＣＴＬ１に対して書込制御信号Ｇ１を順次印加することにより、行ごとにサブ画素３２を順次選択するものである。データ線駆動部４９Ａは、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部４２Ａから供給された制御信号に従って、画素電圧Ｖsigと電圧Ｖofsを含むデータ信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。すなわち、駆動部４０Ａは、上記実施の形態に係る駆動部４０（図２４）において、制御線駆動部４４を削除し、書込制御線駆動部４３を書込制御線駆動部４３Ａに変更し、データ線駆動部４９をデータ線駆動部４９Ａに変更し、タイミング生成部４２をタイミング生成部４２Ａに変更したものである。
【０１４５】
図２８は、表示装置２Ａにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ３の波形を示し、（Ｃ）は制御信号Ｇ４の波形を示し、（Ｄ）は制御信号Ｇ６の波形を示し、（Ｅ）は制御信号Ｇ７の波形を示し、（Ｆ）はデータ信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｉ）は電圧Ｖｍを示す。
【０１４６】
まず、駆動部４０Ａは、タイミングｔ６１〜ｔ６２の期間（初期化期間Ｐ１）において、サブ画素３２を初期化する。具体的には、タイミングｔ６１において、データ線駆動部４９Ａがデータ線ＤＴＬの電圧を電圧Ｖofsに設定し（図２８（Ｆ））、書込制御線駆動部４３Ａが書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図２８（Ａ））、制御線駆動部４５が制御信号Ｇ３の電圧を高レベルから低レベルに変化させる（図２８（Ｂ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオン状態になり、容量素子Ｃｓ１の一端の電圧Ｖｍが電圧Ｖofsに設定され（図２８（Ｉ））、駆動トランジスタＴｒ５のゲート電圧Ｖｇが電圧Ｖofsに設定される（図２８（Ｇ））。これと同時に、制御線駆動部４６が制御信号Ｇ４の電圧を高レベルから低レベルに変化させる（図２８（Ｃ））。これにより、制御トランジスタＴｒ４がオン状態になり、容量素子Ｃｓ１の他端の電圧が電圧Ｖccpに設定される。
【０１４７】
次に、駆動部４０Ａは、タイミングｔ６２〜ｔ６３の期間（Ｖth補正期間Ｐ２）において、上記実施の形態の場合と同様に、Ｖth補正を行う。
【０１４８】
次に、タイミングｔ６３において、書込制御線駆動部４３Ａは、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させ（図２８（Ａ））、制御線駆動部４８は、制御信号Ｇ７の電圧を低レベルから高レベルに変化させる（図２８（Ｅ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ７がオフ状態になる。
【０１４９】
これ以降の動作は、上記実施の形態に係る表示装置１の場合（図４）と同様である。
【０１５０】
図２９は、表示装置２Ａにおける他の表示動作のタイミング図を表すものである。この例では、タイミングｔ６３〜ｔ６４の期間、およびタイミングｔ６７〜ｔ６８の期間において、書込制御信号Ｇ１の電圧を低レベルにしている。以下に、この動作を詳細に説明する。
【０１５１】
まず、駆動部４０Ａは、タイミングｔ６１〜ｔ６２の期間（初期化期間Ｐ１）において、図２８の場合と同様に、サブ画素３２を初期化し、タイミングｔ６２〜ｔ６３の期間（Ｖth補正期間Ｐ２）において、図２８の場合と同様に、Ｖth補正を行う。
【０１５２】
次に、タイミングｔ６３において、制御線駆動部４８は、制御信号Ｇ７の電圧を低レベルから高レベルに変化させる（図２９（Ｅ））。これにより、制御トランジスタＴｒ７がオフ状態になる。
【０１５３】
次に、駆動部４０Ａは、タイミングｔ６４〜ｔ６５の期間（書込期間Ｐ３）において、サブ画素３２に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、データ線駆動部４９Ａが、タイミングｔ６４において、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定する（図２９（Ｆ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig1に設定される。
【０１５４】
次に、駆動部４０Ａは、タイミングｔ６５〜ｔ６７の期間（発光期間Ｐ４）において、図２８の場合と同様に、サブ画素３２を発光させる。
【０１５５】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ６７において、書込制御線駆動部４３Ａは、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図２９（Ａ））、制御線駆動部４５は、制御線ＣＴＬ３の電圧を高レベルから低レベルに変化させ（図２９（Ｂ））、制御線駆動部４６は、制御信号Ｇ４の電圧を低レベルから高レベルに変化させ（図２９（Ｃ））、制御線駆動部４７は、制御信号Ｇ６の電圧を低レベルから高レベルに変化させる（図２９（Ｄ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオン状態になるとともに、制御トランジスタＴｒ４，Ｔｒ６がオフ状態になり、図２８の場合と同様に、発光素子１９が非発光状態になる。
【０１５６】
次に、駆動部４０Ａは、タイミングｔ６８〜ｔ６９の期間（書込期間Ｐ３）において、サブ画素３２に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、データ線駆動部４９Ａが、タイミングｔ６８において、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定する（図２９（Ｆ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig2に設定される。
【０１５７】
次に、駆動部４０Ａは、タイミングｔ６９以降の期間（発光期間Ｐ４）において、図２８の場合と同様に、サブ画素３２を発光させる。
【０１５８】
その後、表示装置２Ａでは、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【０１５９】
このように構成しても、上記実施の形態に係る表示装置２と同様の効果を得ることができる。また、表示装置２Ａでは、各サブ画素３２においてトランジスタの数を減らすことができるため、例えば、サブ画素３２のレイアウトの自由度を高めることができ、あるいは、サブ画素３２の面積を小さくして画素密度を高めることができる。さらに、表示装置２Ａでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。
【０１６０】
［変形例２−３］
上記実施の形態では、制御トランジスタＴｒ３のゲートを制御線ＣＴＬ３に接続したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１６１】
図３０は、本変形例に係る表示装置２Ｂの一構成例を表すものである。表示装置２Ｂは、上記変形例２−２に係る表示装置２Ａ（図２７）に本変形例を適用したものである。表示装置２Ｂは、表示部３０Ｂと、駆動部４０Ｂとを備えている。表示部３０Ｂは、サブ画素３３を有している。サブ画素３３の制御トランジスタＴｒ３のゲートは、書込制御線ＣＴＬ１に接続されている。すなわち、上記変形例２−２に係るサブ画素３２（図２７）では、制御トランジスタＴｒ３のゲートを制御線ＣＴＬ３に接続したが、本変形例に係るサブ画素３３（図３０）では、制御トランジスタＴｒ３のゲートを書込制御線ＣＴＬ１に接続している。駆動部４０Ｂは、画像信号処理部２１と、タイミング生成部４２Ｂと、書込制御線駆動部４３Ａと、制御線駆動部４６〜４８と、データ線駆動部４９Ａとを有している。タイミング生成部４２Ｂは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４６〜４８、データ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。すなわち、駆動部４０Ｂは、上記変形例２−２に係る駆動部４０Ａ（図２７）において、制御線駆動部４５を削除し、タイミング生成部４２Ａをタイミング生成部４２Ｂに変更したものである。
【０１６２】
言い換えれば、表示装置２Ｂは、上記変形例２−２に係る表示装置２Ａ（図２９）において、書込制御信号Ｇ１の波形（図２９（Ａ））と制御信号Ｇ３の波形（図２９（Ｂ））が同じであることに着目して、書込トランジスタＴｒ１のゲートに書込制御信号Ｇ１を供給したものである。
【０１６３】
図３１は、表示装置２Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ４の波形を示し、（Ｃ）は制御信号Ｇ６の波形を示し、（Ｄ）は制御信号Ｇ７の波形を示し、（Ｅ）はデータ信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｈ）は電圧Ｖｍを示す。この図３１は、変形例２−２に係る表示装置２Ａのタイミング図（図２９）から、制御信号Ｇ３の波形を省いたものである。すなわち、表示装置２Ｂは、表示装置２Ａ（図２７，２９）と同様に動作を行う。
【０１６４】
このように構成しても、上記実施の形態に係る表示装置２と同様の効果を得ることができる。また、表示装置２Ｂでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。
【０１６５】
［変形例２−４］
上記実施の形態では、制御トランジスタＴｒ６を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１６６】
図３２は、本変形例に係る表示装置２Ｃの一構成例を表すものである。表示装置２Ｃは、上記変形例２−３に係る表示装置２Ｂ（図３０）に本変形例を適用したものである。表示装置２Ｃは、表示部３０Ｃと、駆動部４０Ｃとを備えている。表示部３０Ｃは、サブ画素３４を有している。サブ画素３４は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ３，Ｔｒ４，Ｔｒ７と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素３４は、上記変形例２−３に係るサブ画素３３（図３０）から制御トランジスタＴｒ６を削除したものであり、いわゆる「５Ｔｒ２Ｃ」の構成を有するものである。また、表示部３０Ｃは、行方向（横方向）に延伸する複数の電源線ＤＳＬを有している。発光素子１９のカソードは、電源線ＤＳＬに接続されている。駆動部４０Ｃは、画像信号処理部２１と、タイミング生成部４２Ｃと、書込制御線駆動部４３Ａと、制御線駆動部４６，４８と、電源線駆動部４８Ｃと、データ線駆動部４９Ａとを有している。タイミング生成部４２Ｃは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４６，４８、電源線駆動部４８Ｃ、およびデータ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。電源線駆動部４８Ｃは、タイミング生成部４２Ｃから供給された制御信号に従って、複数の電源線ＤＳＬに対して電源信号ＤＳ２を順次印加することにより、行ごとにサブ画素３４の動作を制御するものである。電源信号ＤＳ２は、電圧Ｖcathと電圧Ｖccpとの間で遷移するものである。すなわち、駆動部４０Ｃは、上記変形例２−３に係る駆動部４０Ｂ（図３０）において、制御線駆動部４７を削除し、電源線駆動部４８Ｃを追加し、タイミング生成部４２Ｂをタイミング生成部４２Ｃに変更したものである。
【０１６７】
図３３は、表示装置２Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ４の波形を示し、（Ｃ）は制御信号Ｇ７の波形を示し、（Ｄ）はデータ信号Ｓigの波形を示し、（Ｅ）は電源信号ＤＳ２の波形を示し、（Ｆ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｈ）は電圧Ｖｍを示す。
【０１６８】
まず、駆動部４０Ｃは、タイミングｔ８１〜ｔ８２の期間（初期化期間Ｐ１）において、サブ画素３４を初期化する。具体的には、変形例２−３の場合と同様に、タイミングｔ８１において、データ線駆動部４９Ａがデータ線ＤＴＬの電圧を電圧Ｖofsに設定し（図３３（Ｄ））、書込制御線駆動部４３Ａが書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図３３（Ａ））、制御線駆動部４６が制御信号Ｇ４の電圧を高レベルから低レベルに変化させる（図３３（Ｂ））。これと同時に、電源線駆動部４８Ｃが電源信号ＤＳ２の電圧を電圧Ｖccpに変化させる（図３３（Ｅ））。これにより、発光素子１９は逆バイアス状態になるため、発光素子１９は非発光状態になる。その結果、変形例２−３の場合と同様に、サブ画素３４は初期化される。
【０１６９】
次に、駆動部４０Ｃは、タイミングｔ８２〜ｔ８３の期間（Ｖth補正期間Ｐ２）において、変形例２−３の場合と同様に、Ｖth補正を行う。
【０１７０】
次に、タイミングｔ８３において、制御線駆動部４８は、制御信号Ｇ７の電圧を低レベルから高レベルに変化させる（図３３（Ｃ））。これにより、制御トランジスタＴｒ７がオフ状態になる。
【０１７１】
次に、駆動部４０Ｃは、タイミングｔ８４〜ｔ８５の期間（書込期間Ｐ３）において、サブ画素３４に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。具体的には、データ線駆動部４９Ａが、タイミングｔ８４において、データ信号Ｓigの電圧を画素電圧Ｖsig1に設定する（図３３（Ｄ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig1に設定される。
【０１７２】
次に、駆動部４０Ｃは、タイミングｔ８５〜ｔ８７の期間（発光期間Ｐ４）において、サブ画素３４を発光させる。具体的には、タイミングｔ８５において、書込制御線駆動部４３Ａが、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図３３（Ａ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig1に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部４６が、制御信号Ｇ４の電圧を高レベルから低レベルに変化させ（図３３（Ｂ））、電源線駆動部４８Ｃが、電源信号ＤＳ２の電圧を電圧Ｖccpから電圧Ｖcathに変化させる（図３３（Ｅ））。これにより、制御トランジスタＴｒ４がオン状態になるとともに、発光素子１９は順バイアス状態になり、上記変形例２−３の場合と同様に、発光素子１９が発光状態になる。
【０１７３】
その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ８７において、書込制御線駆動部４３Ａは、書込制御信号Ｇ１の電圧を高レベルから低レベルに変化させ（図３３（Ａ））、制御線駆動部４６は、制御信号Ｇ４の電圧を低レベルから高レベルに変化させ（図３３（Ｂ））、電源線駆動部４８Ｃが、電源信号ＤＳ２の電圧を電圧Ｖcathから電圧Ｖccpに変化させる（図３３（Ｅ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオン状態になり、制御トランジスタＴｒ４がオフ状態になり、さらに発光素子１９が逆バイアス状態になる。その結果、上記変形例２−３の場合と同様に、発光素子１９が非発光状態になる。
【０１７４】
次に、駆動部４０Ｃは、タイミングｔ８８〜ｔ８９の期間（書込期間Ｐ３）において、サブ画素３４に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。具体的には、データ線駆動部４９Ａが、タイミングｔ８８において、データ信号Ｓigの電圧を画素電圧Ｖsig2に設定する（図３３（Ｄ））。これにより、容量素子Ｃｓ２の一端の電圧が電圧Ｖsig2に設定される。
【０１７５】
次に、駆動部４０Ｃは、タイミングｔ８９以降の期間（発光期間Ｐ４）において、サブ画素３４を発光させる。具体的には、タイミングｔ８９において、書込制御線駆動部４３Ａが、書込制御信号Ｇ１の電圧を低レベルから高レベルに変化させる（図３３（Ａ））。これにより、書込トランジスタＴｒ１および制御トランジスタＴｒ３がオフ状態になり、これ以降、画素電圧Ｖsig2に対応する電圧が容量素子Ｃｓ２に保持される。これと同時に、制御線駆動部４６が、制御信号Ｇ４の電圧を高レベルから低レベルに変化させ（図３３（Ｂ））、電源線駆動部４８Ｃが、電源信号ＤＳ２の電圧を電圧Ｖccpから電圧Ｖcathに変化させる（図３３（Ｅ））。これにより、制御トランジスタＴｒ４がオン状態になるとともに、発光素子１９は順バイアス状態になり、上記変形例２−３の場合と同様に、発光素子１９が発光状態になる。
【０１７６】
その後、表示装置２Ｃでは、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【０１７７】
このように構成しても、上記実施の形態に係る表示装置２と同様の効果を得ることができる。また、表示装置２Ｃでは、各サブ画素３４においてトランジスタの数を減らすことができるため、例えば、サブ画素３４のレイアウトの自由度を高めることができ、あるいは、サブ画素３４の面積を小さくして画素密度を高めることができる。
【０１７８】
［変形例２−５］
上記実施の形態では、制御トランジスタＴｒ６をＰチャネルＭＯＳ型のＴＦＴにより構成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１７９】
図３４は、本変形例に係る表示装置２Ｄの一構成例を表すものである。表示装置２Ｄは、上記変形例２−３に係る表示装置２Ｂ（図３０）に本変形例を適用したものである。表示装置２Ｄは、表示部３０Ｄと、駆動部４０Ｄとを備えている。表示部３０Ｄは、サブ画素３５を有している。サブ画素３５は、制御トランジスタＴｒ６Ｄを有している。制御トランジスタＴｒ６Ｄは、この例では、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。制御トランジスタＴｒ６Ｄのゲートは、書込制御線ＣＴＬ１に接続されている。すなわち、上記変形例２−３に係るサブ画素３３（図３０）では、制御トランジスタＴｒ６をＰチャネルＭＯＳ型のＴＦＴにより構成するとともに、制御トランジスタＴｒ６のゲートを制御線ＣＴＬ６に接続したが、本変形例に係るサブ画素３５（図３４）では、制御トランジスタＴｒ６ＤをＮチャネルＭＯＳ型のＴＦＴにより構成するとともに制御トランジスタＴｒ６Ｄのゲートを書込制御線ＣＴＬ１に接続している。駆動部４０Ｄは、画像信号処理部２１と、タイミング生成部４２Ｄと、書込制御線駆動部４３Ａと、制御線駆動部４６，４８と、データ線駆動部４９Ａとを有している。タイミング生成部４２Ｄは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４６，４８、データ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。すなわち、駆動部４０Ｄは、上記変形例２−３に係る駆動部４０Ｂ（図３０）において、制御線駆動部４７を削除し、タイミング生成部４２Ｂをタイミング生成部４２Ｄに変更したものである。
【０１８０】
言い換えれば、表示装置２Ｄは、上記変形例２−３に係る表示装置２Ｂ（図３１）において、書込制御信号Ｇ１の波形（図３１（Ａ））と制御信号Ｇ６の波形（図３１（Ｃ））とが互いに反転したものであることに着目して、ＰチャネルＭＯＳ型のＴＦＴである制御トランジスタＴｒ６を、ＮチャネルＭＯＳ型のＴＦＴである制御トランジスタＴｒ６Ｄに置き換えるとともに、その制御トランジスタＴｒ６Ｄのゲートに書込制御信号Ｇ１を供給したものである。
【０１８１】
図３５は、表示装置２Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ４の波形を示し、（Ｃ）は制御信号Ｇ７の波形を示し、（Ｄ）はデータ信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｇ）は電圧Ｖｍを示す。この図３５は、変形例２−３に係る表示装置２Ｂのタイミング図（図３１）から、制御信号Ｇ６の波形を省いたものである。すなわち、表示装置２Ｄは、表示装置２Ｂ（図３０，３１）と同様に動作を行う。
【０１８２】
このように構成しても、上記実施の形態に係る表示装置２と同様の効果を得ることができる。また、表示装置２Ｄでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。
【０１８３】
［変形例２−６］
上記実施の形態では、制御トランジスタＴｒ７を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１８４】
図３６は、本変形例に係る表示装置２Ｅの一構成例を表すものである。表示装置２Ｅは、上記実施の形態に係る表示装置２（図２４）に本変形例を適用したものである。表示装置２Ｅは、表示部３０Ｅと、駆動部４０Ｅとを備えている。表示部３０Ｅは、サブ画素３６を有している。サブ画素３６は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ２〜４，Ｔｒ６と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素３６は、上記実施の形態に係るサブ画素３１（図２４）から制御トランジスタＴｒ７を削除したものであり、いわゆる「６Ｔｒ２Ｃ」の構成を有するものである。駆動部４０Ｅは、画像信号処理部２１と、タイミング生成部４２Ｅと、書込制御線駆動部４３と、制御線駆動部４４〜４６，４７Ｅと、データ線駆動部４９とを有している。タイミング生成部４２Ｅは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３、制御線駆動部４４〜４６，４７Ｅ、およびデータ線駆動部４９に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。制御線駆動部４７Ｅは、タイミング生成部４２Ｅから供給された制御信号に従って、複数の制御線ＣＴＬ６に対して制御信号Ｇ６を順次印加することにより、行ごとにサブ画素３６の動作を制御するものである。すなわち、駆動部４０Ｅは、上記実施の形態に係る駆動部４０（図２４）において、制御線駆動部４８を削除し、制御線駆動部４７を制御線駆動部４７Ｅに変更し、タイミング生成部４２をタイミング生成部４２Ｅに変更したものである。
【０１８５】
図３７は、表示装置２Ｅにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ２の波形を示し、（Ｃ）は制御信号Ｇ３の波形を示し、（Ｄ）は制御信号Ｇ４の波形を示し、（Ｅ）は制御信号Ｇ６の波形を示し、（Ｆ）はデータ信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｉ）は容量素子Ｃｓ１の一端（容量素子Ｃｓ２の他端）における電圧Ｖｍを示す。図３８Ａ〜３８Ｇは、様々な期間におけるサブ画素３６の状態を表すものである。
【０１８６】
まず、駆動部４０Ｅは、タイミングｔ１０１〜ｔ１０２の期間（初期化期間Ｐ１）において、上記実施の形態の場合（図２５）と同様に、サブ画素３６を初期化する。これにより、サブ画素３６では、図３８Ａに示したように、容量素子Ｃｓ１の両端間の電位差が（Ｖccp−Ｖofs）に設定され、容量素子Ｃｓ２の両端間の電位差が０Ｖに設定される。
【０１８７】
次に、駆動部４０Ｅは、タイミングｔ１０２〜ｔ１０３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部４６が、タイミングｔ１０２において、制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図３７（Ｄ））。これにより、制御トランジスタＴｒ４はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖccpの供給が停止する。また、これと同時に、制御線駆動部４７Ｅが、制御信号Ｇ６の電圧を高レベルから低レベルに変化させる（図３７（Ｅ））。これにより、制御トランジスタＴｒ６はオン状態になり、駆動トランジスタＴｒ５のソースからドレインに電流が流れ、上記実施の形態の場合と同様に、駆動トランジスタＴｒ５のソース電圧Ｖｓが低下して電圧（Ｖofs＋｜Ｖth｜）に収束する（図３７（Ｈ））。このとき、発光素子１９に過渡的に電流が流れるため、発光素子１９は、過渡的に発光する。このようにして、サブ画素３６では、図３８Ｂに示したように、容量素子Ｃｓ１の両端間の電位差が電圧｜Ｖth｜に設定される。
【０１８８】
次に、タイミングｔ１０３において、制御線駆動部４７Ｅは、制御信号Ｇ６の電圧を低レベルから高レベルに変化させる（図３３（Ｅ））。これにより、制御トランジスタＴｒ６がオフ状態になる。
【０１８９】
次に、駆動部４０Ｅは、タイミングｔ１０４〜ｔ１０５の期間（書込期間Ｐ３）において、上記実施の形態の場合（図２５）と同様に、サブ画素３６に対して画素電圧Ｖsig（Ｖsig1）の書込みを行う。これにより、サブ画素３６では、図３８Ｃに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖofs−Ｖsig1）に設定される。次に、駆動部４０Ｅは、タイミングｔ１０５〜ｔ１０７の期間（発光期間Ｐ４）において、上記実施の形態の場合（図２５）と同様に、サブ画素３６を発光させる。これにより、サブ画素３６では、図３８Ｄに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖofs−Ｖsig1）を維持したまま、発光素子１９が発光状態になる。その後、発光デューティ比に応じた長さの期間が経過した後、タイミングｔ１０７において、上記実施の形態の場合（図２５）と同様に、発光素子１９が非発光状態になる。これにより、サブ画素３６では、図３８Ｅに示したように、容量素子Ｃｓ１が両端間の電位差を維持したまま、そして容量素子Ｃｓ２が両端間の電位差を維持したまま、発光素子１９が非発光状態になる。
【０１９０】
次に、駆動部４０Ｅは、タイミングｔ１０８〜ｔ１０９の期間（書込期間Ｐ３）において、上記実施の形態の場合（図２５）と同様に、サブ画素３６に対して画素電圧Ｖsig（Ｖsig2）の書込みを行う。これにより、サブ画素３６では、図３８Ｆに示したように、容量素子Ｃｓ１が両端間の電位差（｜Ｖth｜）を維持したまま、容量素子Ｃｓ２の両端間の電位差が（Ｖofs−Ｖsig2）に設定される。次に、駆動部４０Ｅは、タイミングｔ１０９以降の期間（発光期間Ｐ４）において、上記実施の形態の場合（図２５）と同様に、サブ画素３６を発光させる。これにより、サブ画素３６では、図３８Ｇに示したように、容量素子Ｃｓ１が両端間の電位差（Ｖth）を維持したまま、そして容量素子Ｃｓ２が両端間の電位差（Ｖofs−Ｖsig2）を維持したまま、発光素子１９が発光状態になる。その後、表示装置２Ｅでは、発光デューティ比に応じた長さの期間が経過した後、発光期間Ｐ４が終了し、発光素子１９が非発光状態になる。
【０１９１】
次に、上記変形例２−２に係る表示装置２Ａ（図２７）に本変形例を適用した場合を例に説明する。
【０１９２】
図３９は、本変形例に係る表示装置２Ｆの一構成例を表すものである。表示装置２Ｆは、表示部３０Ｆと、駆動部４０Ｆとを備えている。表示部３０Ｆは、サブ画素３７を有している。サブ画素３７は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ３，Ｔｒ４，Ｔｒ６と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素３７は、上記変形例２−２に係るサブ画素３２（図２７）から制御トランジスタＴｒ７を削除したものであり、いわゆる「５Ｔｒ２Ｃ」の構成を有するものである。駆動部４０Ｆは、画像信号処理部２１と、タイミング生成部４２Ｆと、書込制御線駆動部４３Ａと、制御線駆動部４５，４６，４７Ｅと、データ線駆動部４９Ａとを有している。タイミング生成部４２Ｆは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４５，４６，４７Ｅ、およびデータ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。すなわち、駆動部４０Ｆは、上記変形例２−２に係る駆動部４０Ａ（図２７）において、制御線駆動部４８を削除し、制御線駆動部４７を制御線駆動部４７Ｅに変更し、タイミング生成部４２Ａをタイミング生成部４２Ｆに変更したものである。
【０１９３】
図４０は、表示装置２Ｆにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ３の波形を示し、（Ｃ）は制御信号Ｇ４の波形を示し、（Ｄ）は制御信号Ｇ６の波形を示し、（Ｅ）はデータ信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｈ）は電圧Ｖｍを示す。
【０１９４】
まず、駆動部４０Ｆは、タイミングｔ１１１〜ｔ１１２の期間（初期化期間Ｐ１）において、上記変形例２−２の場合（図２９）と同様に、サブ画素３７を初期化する。
【０１９５】
次に、駆動部４０Ｆは、タイミングｔ１１２〜ｔ１１３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部４６が、タイミングｔ１１２において、制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図４０（Ｃ））。これにより、制御トランジスタＴｒ４はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖccpの供給が停止する。また、これと同時に、制御線駆動部４７Ｅが、制御信号Ｇ６の電圧を高レベルから低レベルに変化させる（図４０（Ｄ））。これにより、制御トランジスタＴｒ６はオン状態になり、駆動トランジスタＴｒ５のソースからドレインに電流が流れ、上記変形例２−２の場合と同様に、駆動トランジスタＴｒ５のソース電圧Ｖｓが低下して電圧（Ｖofs＋｜Ｖth｜）に収束する（図４０（Ｇ））。このとき、発光素子１９に過渡的に電流が流れるため、発光素子１９は、過渡的に発光する。
【０１９６】
次に、タイミングｔ１１３において、制御線駆動部４７Ｅは、制御信号Ｇ６の電圧を低レベルから高レベルに変化させる（図４０（Ｄ））。これにより、制御トランジスタＴｒ６がオフ状態になる。
【０１９７】
これ以降の動作は、上記変形例２−２に係る表示装置２Ａの場合（図２９）と同様である。
【０１９８】
次に、上記変形例２−３に係る表示装置２Ｂ（図３０）に本変形例を適用した場合を例に説明する。
【０１９９】
図４１は、本変形例に係る表示装置２Ｇの一構成例を表すものである。表示装置２Ｇは、上記変形例２−３に係る表示装置２Ｂに本変形例を適用したものである。表示装置２Ｇは、表示部３０Ｇと、駆動部４０Ｇとを備えている。表示部３０Ｇは、サブ画素３８を有している。サブ画素３８は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ５と、制御トランジスタＴｒ３，Ｔｒ４，Ｔｒ６と、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを有している。すなわち、サブ画素３８は、上記変形例２−３に係るサブ画素３３（図３０）から制御トランジスタＴｒ７を削除したものであり、いわゆる「５Ｔｒ２Ｃ」の構成を有するものである。駆動部４０Ｇは、画像信号処理部２１と、タイミング生成部４２Ｇと、書込制御線駆動部４３Ａと、制御線駆動部４６，４７Ｅと、データ線駆動部４９Ａとを有している。タイミング生成部４２Ｇは、外部から供給される同期信号Ｓsyncに基づいて、書込制御線駆動部４３Ａ、制御線駆動部４６，４７Ｅ、およびデータ線駆動部４９Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。すなわち、駆動部４０Ｇは、上記変形例２−３に係る駆動部４０Ｂ（図３０）において、制御線駆動部４８を削除し、制御線駆動部４７を制御線駆動部４７Ｅに変更し、タイミング生成部４２Ｂをタイミング生成部４２Ｇに変更したものである。
【０２００】
図４２は、表示装置２Ｇにおける表示動作のタイミング図を表すものであり、（Ａ）は書込制御信号Ｇ１の波形を示し、（Ｂ）は制御信号Ｇ４の波形を示し、（Ｃ）は制御信号Ｇ６の波形を示し、（Ｄ）はデータ信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＴｒ５のゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＴｒ５のソース電圧Ｖｓの波形を示し、（Ｇ）は電圧Ｖｍを示す。
【０２０１】
まず、駆動部４０Ｇは、タイミングｔ１２１〜ｔ１２２の期間（初期化期間Ｐ１）において、上記変形例２−３の場合（図３１）と同様に、サブ画素３８を初期化する。
【０２０２】
次に、駆動部４０Ｇは、タイミングｔ１２２〜ｔ１２３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、制御線駆動部４６が、タイミングｔ１２２において、制御信号Ｇ４の電圧を低レベルから高レベルに変化させる（図４２（Ｂ））。これにより、制御トランジスタＴｒ４はオフ状態になり、容量素子Ｃｓ１の他端への電圧Ｖccpの供給が停止する。また、これと同時に、制御線駆動部４７Ｅが、制御信号Ｇ６の電圧を高レベルから低レベルに変化させる（図４２（Ｃ））。これにより、制御トランジスタＴｒ６はオン状態になり、駆動トランジスタＴｒ５のソースからドレインに電流が流れ、上記変形例２−３の場合と同様に、駆動トランジスタＴｒ５のソース電圧Ｖｓが低下して電圧（Ｖofs＋｜Ｖth｜）に収束する（図４２（Ｆ））。このとき、発光素子１９に過渡的に電流が流れるため、発光素子１９は、過渡的に発光する。
【０２０３】
次に、タイミングｔ１２３において、制御線駆動部４７Ｅは、制御信号Ｇ６の電圧を低レベルから高レベルに変化させる（図４２（Ｃ））。これにより、制御トランジスタＴｒ６がオフ状態になる。
【０２０４】
これ以降の動作は、上記変形例２−３に係る表示装置２Ｂの場合（図３１）と同様である。
【０２０５】
このように構成しても、上記実施の形態に係る表示装置２等と同様の効果を得ることができる。また、表示装置２Ｅ，２Ｆ，２Ｇでは、制御線駆動部の数を減らすことができるため、構成をシンプルにすることができる。なお、Ｖth補正期間Ｐ２において、発光素子１９が過渡的に発光してしまうため、コントラストが低下するおそれがある。よって、表示装置２Ｅ，２Ｆ，２Ｇは、このコントラストの低下が問題にならないようなアプリケーションに利用可能である。
【０２０６】
［変形例２−７］
上記実施の形態では、発光素子１９のカソードに駆動部から電圧が供給されるようにしたが、これに限定されるものではなく、これに代えて、例えば、図４３に示す表示装置２Ｈのように、発光素子１９のアノードに駆動部から電圧が供給されるようにしてもよい。表示装置２Ｈは、表示部３０Ｈと、駆動部４０Ｈとを備えている。表示装置２Ｈは、上記第１の実施の形態に係る表示装置１（図１）において、各トランジスタをＮチャネルＭＯＳ型からＰチャネルＭＯＳ型に変更し、発光素子１９の向きを反転させたものである。駆動部４０Ｈは、画像信号処理部２１と、タイミング生成部４２Ｈと、書込制御線駆動部４３Ｈと、制御線駆動部４４Ｈ〜４７Ｈと、データ線駆動部４９とを有している。
【０２０７】
＜３．適用例＞
次に、上述した実施の形態で説明した表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された画像信号あるいは内部で生成した画像信号を、画像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０２０８】
図４４は、スマートフォン３００の外観を表すものである。このスマートフォン３００は、例えば、本体部３１０および表示部３２０を有しており、表示部３２０が上記の表示装置により構成されている。
【０２０９】
上述した実施の形態で説明した表示装置は、このように様々な電子機器に適用することができ、本技術により、消費電力を低減することができる。本技術は、特に、バッテリを有する携帯型電子機器において、バッテリ駆動時間の長時間化に大きな貢献がある。
【０２１０】
以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０２１１】
例えば、上記の各実施の形態では、フレーム期間の長さを維持しつつ走査駆動を行ったが、これに限定されるものではなく、例えば、図４５に示すように、準備駆動ＤＰを行うときにフレーム期間の長さを短くし、その準備駆動ＤＰの直後に書込駆動ＤＷを行うようにしてもよい。
【０２１２】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２１３】
なお、本技術は以下のような構成とすることができる。
【０２１４】
（１）単位画素と、
前記単位画素を駆動する駆動部と
を備え、
前記単位画素は、
発光素子と、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと
を有する
表示装置。
【０２１５】
（２）前記駆動部は、
前記第１のキャパシタに所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記駆動電流を前記発光素子に供給する発光駆動とを交互に複数回行う
前記（１）に記載の表示装置。
【０２１６】
（３）前記駆動トランジスタは、ゲートおよびソースを有し、
前記発光素子は第２のノードに接続され、
前記単位画素は、オン状態になることにより、前記駆動トランジスタのソースと前記第２のノードとを接続する第２のトランジスタをさらに有し、
前記第１のキャパシタは、前記第１のノードと前記第２のノードとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設された
前記（２）に記載の表示装置。
【０２１７】
（４）前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタをオン状態にするとともに、前記駆動トランジスタのドレインに第１の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記駆動トランジスタのドレインに第２の電源電圧を印加する
前記（３）に記載の表示装置。
【０２１８】
（５）前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記単位画素は、オン状態になることにより、前記第２のノードに第２の電圧を伝える第３のトランジスタをさらに有し、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第３のトランジスタをオン状態にするとともに、前記第２のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第２のトランジスタをオン状態にし、前記第３のトランジスタをオフ状態にする
前記（３）に記載の表示装置。
【０２１９】
（６）前記単位画素は、オン状態になることにより、前記駆動トランジスタのゲートに前記画素電圧または前記第１の電圧を選択的に伝える書込トランジスタをさらに有し、
前記駆動部は、
前記準備駆動において、前記書込トランジスタをオン状態にすることにより、前記駆動トランジスタのゲートに前記第１の電圧を伝え、
前記書込駆動において、前記書込トランジスタをオン状態にすることにより、前記駆動トランジスタのゲートに前記画素電圧を伝える
前記（４）または（５）に記載の表示装置。
【０２２０】
（７）前記書込トランジスタのゲートは、前記第１のトランジスタのゲートと接続されている
前記（６）に記載の表示装置。
【０２２１】
（８）前記単位画素は、
オン状態になることにより、前記駆動トランジスタのゲートと前記第１のノードとを接続する第４のトランジスタと、
オン状態になることにより、前記駆動トランジスタのゲートに前記画素電圧を伝える書込トランジスタと
をさらに有し、
前記駆動部は、
前記準備駆動において、前記第４のトランジスタをオン状態にするとともに、前記書込トランジスタをオフ状態にし、
前記書込駆動において、前記第４のトランジスタをオフ状態にするとともに、前記書込トランジスタをオン状態にする
前記（４）または（５）に記載の表示装置。
【０２２２】
（９）前記駆動トランジスタは、ゲート、ドレイン、およびソースを有し、
前記発光素子は前記駆動トランジスタのソースに接続され、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設された
前記（２）に記載の表示装置。
【０２２３】
（１０）前記単位画素は、オン状態になることにより、前記駆動トランジスタのドレインに電源電圧を伝える第５のトランジスタをさらに有する
前記（９）に記載の表示装置。
【０２２４】
（１１）前記駆動トランジスタは、ゲート、ドレイン、およびソースを有し、
前記単位画素は、
オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える第６のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインと前記発光素子とを接続する第７のトランジスタと
をさらに有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設された
前記（２）に記載の表示装置。
【０２２５】
（１２）前記単位画素は、オン状態になることにより、前記駆動トランジスタのドレインに第３の電圧を伝える第８のトランジスタをさらに有し、
前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にするとともに、前記第７のトランジスタおよび前記第８のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第８のトランジスタをオン状態にするとともに、前記第６のトランジスタおよび前記第７のトランジスタをオフ状態にする
前記（１１）に記載の表示装置。
【０２２６】
（１３）前記第１のトランジスタのゲートは、前記第７のトランジスタのゲートと接続されている
前記（１２）に記載の表示装置。
【０２２７】
（１４）前記第３の電圧は、前記第１の電圧と同じ電圧である
前記（１２）または（１３）に記載の表示装置。
【０２２８】
（１５）前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にするとともに、前記第７のトランジスタをオフ状態にし、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第７のトランジスタをオン状態にするとともに、前記第６のトランジスタをオフ状態にする
前記（１１）に記載の表示装置。
【０２２９】
（１６）前記駆動トランジスタは、ゲート、ドレイン、およびソースを有し、
前記単位画素は、
オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える第６のトランジスタと、
オン状態になることにより、前記駆動トランジスタのドレインに第３の電圧を伝える第８のトランジスタと
をさらに有し、
前記発光素子は、カソードと、前記駆動トランジスタのドレインに接続されたアノードとを有し、
前記第１のキャパシタは、前記第１のノードと前記駆動トランジスタのソースとの間に挿設され、
前記第２のキャパシタは、前記第１のノードと前記駆動トランジスタのゲートとの間に挿設された
前記（２）に記載の表示装置。
【０２３０】
（１７）前記準備駆動は、第１の準備駆動およびその次に行う第２の準備駆動を含み、
前記駆動部は、
前記第１の準備駆動において、前記第１のトランジスタおよび前記第６のトランジスタをオン状態にし、前記第８のトランジスタをオフ状態にし、前記発光素子のカソードに第３の電源電圧を印加し、
前記第２の準備駆動において、前記第１のトランジスタおよび前記第８のトランジスタをオン状態にし、前記第６のトランジスタをオフ状態にし、前記発光素子のカソードに前記第３の電源電圧を印加する
前記（１６）に記載の表示装置。
【０２３１】
（１８）前記駆動部は、
前記書込駆動において、前記発光素子のカソードに前記第３の電源電圧を印加し、
前記発光駆動において、前記発光素子のカソードに第４の電源電圧を印加する
前記（１７）に記載の表示装置。
【０２３２】
（１９）前記駆動部は、１フレーム期間に相当する時間よりも短い時間において、前記単位画素に対して前記準備駆動を行う
前記（２）から（１８）のいずれかに記載の表示装置。
【０２３３】
（２０）前記駆動部は、前記準備駆動の直後に最初の前記書込駆動を行う
前記（１９）に記載の表示装置。
【０２３４】
（２１）前記駆動部は、前記準備駆動の後に、所定の期間経過後に、最初の前記書込駆動を行う
前記（１９）に記載の表示装置。
【０２３５】
（２２）前記駆動部は、１フレーム期間に相当する時間にわたり、前記単位画素に対して前記準備駆動を行う
前記（２）から（１８）のいずれかに記載の表示装置。
【０２３６】
（２３）前記単位画素を複数備え、
前記駆動部は、複数の前記単位画素に対して、同時に前記準備駆動を行う
前記（２）から（２２）のいずれかに記載の表示装置。
【０２３７】
（２４）複数の前記単位画素における駆動トランジスタのドレインは、互いに接続されている
前記（２３）に記載の表示装置。
【０２３８】
（２５）前記単位画素を複数備え、
前記駆動部は、複数の前記単位画素に対して、１または複数ライン分の単位画素を単位として走査することにより前記準備駆動を行う
前記（２）から（２２）のいずれかに記載の表示装置。
【０２３９】
（２６）前記１または複数ライン分の単位画素における駆動トランジスタのドレインは、互いに接続されている
前記（２５）に記載の表示装置。
【０２４０】
（２７）第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部の前記第１のキャパシタに、所定の電圧を設定する準備駆動を行い、
前記準備駆動の後に、前記第２のキャパシタに、画素電圧に対応する電圧を設定する書込駆動と、前記キャパシタ部の両端間の電位差に応じた駆動電流を発光素子に供給する発光駆動とを交互に複数回行う
駆動方法。
【０２４１】
（２８）表示装置と
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
単位画素と、
前記単位画素を駆動する駆動部と
を有し、
前記単位画素は、
発光素子と、
第１のノードを介して直列接続された第１のキャパシタおよび第２のキャパシタを有するキャパシタ部と、
前記キャパシタ部の両端間の電位差に応じた駆動電流を前記発光素子に供給する駆動トランジスタと、
オン状態になることにより、前記第１のノードに第１の電圧を伝える第１のトランジスタと
を含む
電子機器。
【０２４２】
本出願は、日本国特許庁において２０１４年５月１４日に出願された日本特許出願番号２０１４−１００７６７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０２４３】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
0006586951.tif 000002
【図２】
0006586951.tif 000003
【図３】
0006586951.tif 000004
【図４】
0006586951.tif 000005
【図５Ａ】
0006586951.tif 000006
【図５Ｂ】
0006586951.tif 000007
【図５Ｃ】
0006586951.tif 000008
【図５Ｄ】
0006586951.tif 000009
【図５Ｅ】
0006586951.tif 000010
【図５Ｆ】
0006586951.tif 000011
【図５Ｇ】
0006586951.tif 000012
【図６】
0006586951.tif 000013
【図７】
0006586951.tif 000014
【図８】
0006586951.tif 000015
【図９】
0006586951.tif 000016
【図１０】
0006586951.tif 000017
【図１１】
0006586951.tif 000018
【図１２】
0006586951.tif 000019
【図１３】
0006586951.tif 000020
【図１４】
0006586951.tif 000021
【図１５】
0006586951.tif 000022
【図１６】
0006586951.tif 000023
【図１７】
0006586951.tif 000024
【図１８】
0006586951.tif 000025
【図１９】
0006586951.tif 000026
【図２０】
0006586951.tif 000027
【図２１】
0006586951.tif 000028
【図２２】
0006586951.tif 000029
【図２３Ａ】
0006586951.tif 000030
【図２３Ｂ】
0006586951.tif 000031
【図２３Ｃ】
0006586951.tif 000032
【図２３Ｄ】
0006586951.tif 000033
【図２３Ｅ】
0006586951.tif 000034
【図２３Ｆ】
0006586951.tif 000035
【図２３Ｇ】
0006586951.tif 000036
【図２４】
0006586951.tif 000037
【図２５】
0006586951.tif 000038
【図２６Ａ】
0006586951.tif 000039
【図２６Ｂ】
0006586951.tif 000040
【図２６Ｃ】
0006586951.tif 000041
【図２６Ｄ】
0006586951.tif 000042
【図２６Ｅ】
0006586951.tif 000043
【図２６Ｆ】
0006586951.tif 000044
【図２６Ｇ】
0006586951.tif 000045
【図２７】
0006586951.tif 000046
【図２８】
0006586951.tif 000047
【図２９】
0006586951.tif 000048
【図３０】
0006586951.tif 000049
【図３１】
0006586951.tif 000050
【図３２】
0006586951.tif 000051
【図３３】
0006586951.tif 000052
【図３４】
0006586951.tif 000053
【図３５】
0006586951.tif 000054
【図３６】
0006586951.tif 000055
【図３７】
0006586951.tif 000056
【図３８Ａ】
0006586951.tif 000057
【図３８Ｂ】
0006586951.tif 000058
【図３８Ｃ】
0006586951.tif 000059
【図３８Ｄ】
0006586951.tif 000060
【図３８Ｅ】
0006586951.tif 000061
【図３８Ｆ】
0006586951.tif 000062
【図３８Ｇ】
0006586951.tif 000063
【図３９】
0006586951.tif 000064
【図４０】
0006586951.tif 000065
【図４１】
0006586951.tif 000066
【図４２】
0006586951.tif 000067
【図４３】
0006586951.tif 000068
【図４４】
0006586951.tif 000069
【図４５】
0006586951.tif 000070