(57)【特許請求の範囲】
【請求項１】
リセットパルス列として第１入力パルス列及び第２入力パルス列が印加され、前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号として第１出力パルス列及び第２出力パルス列を出力するリセット回路であって、
第１の入力端に前記第１入力パルス列が入力されると第１の出力端から前記第１出力パルス列を出力する第１リセット部と、
第２の入力端に前記第２入力パルス列が入力されると第２の出力端から前記第２出力パルス列を出力する第２リセット部と、
を有し、
前記第１入力パルス列及び前記第２入力パルス列は、互いに同期し第１電位及び第２電位が交互に切り替わるものであって、それぞれの第１電位が互い相補的な関係を有し、
前記第１入力パルス列及び前記第２入力パルス列の基準となる基準入力パルスはウォッチドッグタイマで監視され、前記ウォッチドッグタイマでの監視結果を示すウォッチドッグタイマ出力と前記第１リセット部から出力される前記第１出力パルス列の第１の論理演算結果と、前記ウォッチドッグタイマ出力と前記第２リセット部から出力される前記第２出力パルス列の第２の論理演算結果の両者に基づきロジックシステムを制御することを特徴とするリセット回路。
【請求項２】
リセットパルス列として第１入力パルス列及び第２入力パルス列が印加され、前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号として第１出力パルス列及び第２出力パルス列を出力するリセット回路であって、
第１の入力端に前記第１入力パルス列が入力されると第１の出力端から前記第１出力パルス列を出力する第１リセット部と、
第２の入力端に前記第２入力パルス列が入力されると第２の出力端から前記第２出力パルス列を出力する第２リセット部と、
を有し、
前記第１入力パルス列及び前記第２入力パルス列は、互いに同期し第１電位及び第２電位が交互に切り替わるものであって、それぞれの第１電位が互い相補的な関係を有し、
前記第１リセット部の前記第１の入力端から前記第１の出力端までの電気的特性と、前記第２リセット部の前記第２の入力端から前記第２の出力端までの電気的特性は同じであることを特徴とするリセット回路。
【請求項３】
リセットパルス列として第１入力パルス列及び第２入力パルス列が印加され、前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号として第１出力パルス列及び第２出力パルス列を出力するリセット回路であって、
第１の入力端に前記第１入力パルス列が入力されると第１の出力端から前記第１出力パルス列を出力する第１リセット部と、
第２の入力端に前記第２入力パルス列が入力されると第２の出力端から前記第２出力パルス列を出力する第２リセット部と、
を有し、
前記第１入力パルス列及び前記第２入力パルス列は、互いに同期し第１電位及び第２電位が交互に切り替わるものであって、それぞれの第１電位が互い相補的な関係を有し、
前記第１の出力端から出力される前記第１出力パルス列と前記第１の入力端に入力される前記第１入力パルス列は同相または逆相であり、前記第２の出力端から出力される前記第２出力パルス列と前記第２の入力端に入力される前記第２入力パルス列は同相または逆相であるも、前記第１出力パルス列と前記第１入力パルス列のパルス幅及びパルス周期は同じであり、前記第２出力パルス列のパルス幅及びパルス周期は前記第１出力パルス列のそれらと同じであることを特徴とするリセット回路。
【請求項４】
リセットパルス列が印加され前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号を出力するリセット回路であって、
前記リセットパルス列は、互いに同期し第１電位及び第２電位が交互に切り替わる第１入力パルス列及び第２入力パルス列を有し、前記第１入力パルス列及び前記第２入力パルス列の第１電位が互い相補的な関係を有し、
被監視回路に供給する電圧を分圧する第１分圧手段及び第２分圧手段と、前記第１分圧手段で生成した電圧を第１参照電圧と比較する第１比較手段と、前記第２分圧手段で生成した電圧を第２参照電圧と比較する第２比較手段と、前記第１入力パルス列で駆動され前記第１分圧手段と前記第１比較手段との接続を切り替える第１スイッチ部と、前記第２入力パルス列で駆動され前記第２分圧手段と前記第２比較手段との接続を切り替える第２スイッチ部とを有し、前記第１比較手段及び前記第２比較手段から各別に出力される第１比較出力信号及び第２比較出力信号の配列に基づき前記被監視回路にリセット信号を出力することを特徴とするリセット回路。
【請求項５】
リセットパルス列が印加され前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号を出力するリセット回路であって、
前記リセットパルス列は、互いに同期し第１電位及び第２電位が交互に切り替わる第１入力パルス列及び第２入力パルス列を有し、前記第１入力パルス列及び前記第２入力パルス列の第１電位が互い相補的な関係を有し、
被監視回路の温度に感応し所定の温度に達した時にその出力レベルが遷移する第１感温回路及び第２感温回路と、前記第１感温回路及び第２感温回路の前記出力レベルが各別に遷移する第１感温スイッチ及び第２感温スイッチと、前記第１入力パルス列で駆動される第１スイッチ部及び前記第２入力パルス列で駆動される第２スイッチ部とを有し、前記第１スイッチ部及び前記第２スイッチ部は前記所定の温度に達するよりも前であっても各別に前記第１感温回路及び前記第２感温回路の前記出力レベルを遷移させる電流源または電圧源を前記第１感温回路及び前記第２感温回路に各別に供給することを特徴とするリセット回路。
【請求項６】
前記第１感温スイッチから出力される第１感温出力信号と前記第２感温スイッチから出力される第２感温出力信号との論理演算に基づき前記被監視回路に異常を知らせることを特徴とする請求項５に記載のリセット回路。
【請求項７】
リセットパルス列が印加され前記リセットパルス列に応じたハイレベル及びローレベルをもつリセット信号を出力するリセット回路であって、
前記リセットパルス列は、互いに同期し第１電位及び第２電位が交互に切り替わる第１入力パルス列及び第２入力パルス列を有し、前記第１入力パルス列及び前記第２入力パルス列の第１電位が互い相補的な関係を有し、
被監視回路が少なくとも２つの保護回路によってリセットまたは異常検出が実行され、前記少なくとも２つの保護回路には第１リセット部及び第２リセット部が用意され、前記第１リセット部及び前記第２リセット部にはそれぞれ前記第１入力パルス列及び前記第２入力パルス列を印加し、前記第１リセット部及び前記第２リセット部からそれぞれ出力される第１出力パルス列及び第２出力パルス列を取り出し、前記取り出した前記第１出力パルス列及び前記第２出力パルス列を第１論理回路及び第２論理回路に各別に供給し、前記第１論理回路及び前記第２論理回路から各別に取り出した第１リセット信号及び第２リセット信号に基づき前記被監視回路の監視と前記保護回路の診断実行することを特徴とするリセット回路。
【請求項８】
前記第１論理回路及び前記第２論理回路はいずれも論理積回路を含み、前記第１リセット信号及び前記第２リセット信号に基づき前記被監視回路に対してリセットまたは異常検出を実行することを特徴とする請求項７に記載のリセット回路。
【請求項９】
前記第１入力パルス列及び前記第２入力パルス列の前記第１電位同士は時間軸で重ならず、かつ、前記第１電位の区間は互いに先方の前記第２電位に位置するように前記第１入力パルス列及び前記第２入力パルス列のパルス幅と位相が調整されていることを特徴とする請求項１〜８のいずれか一項に記載のリセット回路。
【請求項１０】
前記第１入力パルス列及び前記第２入力パルス列は、それぞれ立上りエッジ及び立下りエッジが所定の時間幅をもって繰り返されることで前記第１電位及び前記第２電位が定められ、前記第１入力パルス列の前記第１電位を定める前記立上りエッジ及び前記立下りエッジの両者は時間軸において前記第２入力パルス列の前記第２電位の区間に位置し、前記第２入力パルス列の前記第１電位を定める前記立上りエッジ及び前記立下りエッジは前記第１入力パルス列の前記第２電位の区間に位置することを特徴とする請求項９に記載のリセット回路。
【請求項１１】
前記第１入力パルス列及び前記第２入力パルス列は前記第１入力パルス列及び前記第２入力パルス列とを有する基準入力パルスから所定の間隔で間引きする信号処理回路で生成されていることを特徴とする請求項１〜１０のいずれか一項に記載のリセット回路。
【請求項１２】
前記第１入力パルス列は前記基準入力パルスから前記信号処理回路で前記第２入力パルス列が間引きされ、前記第２入力パルス列は前記基準入力パルスから前記第１入力パルス列が間引きされていることを特徴とする請求項１１に記載のリセット回路。
【請求項１３】
前記信号処理回路は前記基準入力パルスを分周するＤフリップフロップと前記分周したパルスを演算処理する論理演算回路を有することを特徴とする請求項１１または１２に記載のリセット回路。
【請求項１４】
前記基準入力パルスは前記リセットパルス列で生成されるリセット信号で制御される被監視回路で生成されていることを特徴とする請求項１１〜１３のいずれか一項に記載のリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルシステムや異常検出回路装置などの被監視回路に用いるリセットパルス列及びそれを用いるリセット回路に関する。
【背景技術】
【０００２】
異常検出回路装置は、各種電子装置、半導体装置のたとえば初期化するために広く採用され、たとえばリセット回路、ウォッチドッグタイマ、パワーグッド回路、熱保護回路、過電流保護回路、過電圧保護回路等に適用される。
【０００３】
たとえば、ＣＰＵ（中央処理装置）を備えるマイクロコントローラは、ＣＰＵがプログラムを正常に実行することを確保する役割を担う。たとえば、ＣＰＵに接続されたシステムにおいては、ＣＰＵの動作が不安定になった場合にシステムをリセットすることで、ＣＰＵを正常状態に復帰させ、システム側に悪影響が残らないようにすることが行われている。
【０００４】
図１３は、一般的な従来のリセット回路を模式的に示す。図１３（ａ）は中央処理装置ＣＰＵがｎチャネル型ＭＯＳＦＥＴでリセットされる場合を示す。図１３（ａ）に示すリセット回路ＲＳ１はトランジスタＱ１、抵抗Ｒ１ａ，Ｒ２ａ、Ｒ３ａ、コンパレータＣＭＰ１及び中央処理装置ＣＰＵ１で構成される。抵抗Ｒ３ａはトランジスタＱ１の負荷抵抗であり、トランジスタＱ１と電源電圧ＶＤＤとの間に接続される。リセット回路ＲＳ１は中央処理装置ＣＰＵ１に供給される電源電圧ＶＤＤの投入、電圧低下を監視する。リセット回路ＲＳ１は、電源電圧ＶＤＤの大きさが所定の範囲である時には、トランジスタＱ１からのリセット信号ｒｓ１はたとえばハイレベルＨを出力し、中央処理装置ＣＰＵ１に対するリセット動作は実行されない。電源電圧ＶＤＤの投入時や電源電圧ＶＤＤが電圧低下すると、抵抗Ｒ１ａと抵抗Ｒ２ａで分圧されコンパレータＣＭＰ１の反転端子（−）に印加される電圧レベルはコンパレータＣＭＰの非反転端子（＋）に与えられた参照電圧Ｅａよりも低くなり、コンパレータＣＭＰ１の出力はハイレベルＨとなり、リセット回路ＲＳ１の出力段を構成するトランンジスタＱ１はオン状態となり、リセット信号ｒｓはローレベルＬとなるので、中央処理装置ＣＰＵ１に対してリセット動作が実行される。リセットが実行されると、中央処理装置ＣＰＵ１の動作は初期化される。
【０００５】
図１３（ｂ）は、中央処理装置ＣＰＵ２がｐチャネル型ＭＯＳＦＥＴを用いてリセットされる場合を示す。図１３（ｂ）に示すリセット回路ＲＳ２はトランジスタＱ２、抵抗Ｒ１ｂ，Ｒ２ｂ，抵抗Ｒ３ｂ、コンパレータＣＭＰ２及び中央処理装置ＣＰＵ２で構成される。抵抗Ｒ３ｂはトランジスタＱ２の負荷抵抗であり、トランジスタＱ２と接地電位ＧＮＤとの間に接続される。リセット回路ＲＳ２は図１３（ａ）に示したリセット回路ＲＳ１とほぼ同じ回路動作を実行する。すなわち、電源電圧ＶＤＤの投入時や電源電圧ＶＤＤが低下すると、抵抗Ｒ１ｂと抵抗Ｒ２ｂで設定されるコンパレータＣＭＰ２の反転端子（−）の電圧レベルがコンパレータＣＭＰ２の非反転端子（＋）に与えられた参照電圧Ｅｂよりも低くなり、コンパレータＣＭＰ２の出力はハイレベルＨとなり、リセット回路ＲＳ２の出力段を構成するトランンジスタＱ２はオフ状態となり、リセット信号ｒｓ２はローレベルＬとなるので、中央処理装置ＣＰＵ２に対してリセット動作が実行される。リセットが実行されると、中央処理装置ＣＰＵ２の動作は初期化される。
【０００６】
図１３（ｃ）は、中央処理装置ＣＰＵ３がＣＭＯＳインバータでリセットされる場合を模式的に示す。図１３（ｃ）に示すリセット回路ＲＳ３はｐチャネル型のＭＯＳＦＥＴであるトランジスタＱ３、ｎチャネル型のＭＯＳＦＥＴであるトランジスタＱ４、抵抗Ｒ１ｃ，Ｒ２ｃ、コンパレータＣＭＰ３及び中央処理装置ＣＰＵ３で構成される。リセット回路ＲＳ３は図１３（ａ），（ｂ）に示したリセット回路ＲＳ１，ＲＳ２とほぼ同じ回路動作を実行する。すなわち、電源電圧ＶＤＤの投入時や電源電圧ＶＤＤの電圧低下時には、抵抗Ｒ１ｃと抵抗Ｒ２ｃで設定されコンパレータＣＭＰ３の反転端子（−）の電圧レベルがコンパレータＣＭＰ３の非反転端子（＋）に与えられた参照電圧Ｅｃよりも低くなり、コンパレータＣＭＰ３の出力はハイレベルＨとなり、リセット回路の出力段であるトランンジスタＱ３はオフ状態、トランジスタＱ４はオン状態となり、リセット信号ｒｓ３はローレベルＬとなるので、中央処理装置ＣＰＵ３に対してリセット動作が実行される。リセットが実行されると、中央処理装置ＣＰＵ３の動作は初期化される。
【０００７】
図１３（ａ）〜（ｃ）に示したリセット回路ＲＳ１，ＲＳ２及びＲＳ３の出力段は、リセット回路全体の構成や、制御対象となる各種回路装置、ロジックシステムの回路機能、回路構成などによって相違する。
【０００８】
また、上記のようなリセット回路は出力段も含めて、さほどの回路素子を必要としないために図１３に示したリセット回路では、中央処理装置ＣＰＵ１〜ＣＰＵ３を除く回路部を集積回路ではなく、個別部品で回路構成する場合が少なくない。こうした回路構成では、たとえば図１３（ａ）に示したリセット回路ＲＳ１においては、抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ、コンパレータＣＭＰ１、及びトランジスタＱ１は個別部品でたとえばプリント基板に実装される。
【０００９】
リセット回路ＲＳ１を個別部品で構成するならば、リセットの対象となる各種の電子回路装置、電子機器の違いに柔軟に対応できるというメリットが得られる。しかし、プリント基板に実装される電子部品数が増加し配線の信頼性の確保に努めなければならない。たとえば、トランジスタＱ１等の電子部品がプリント基板に適切な位置にかつ、電気的に支障なく接続されていることを確認しなければならない。また、各電子部品が、ショートや、オープンという不適切な状態ではなく適切に接続されていることも確認しなければならない。
【００１０】
特にリセット回路では電子部品のオープンやショートが正常な回路動作とは判別ができなくなるという不具合が生じる。たとえば、図１３（ａ）のリセット回路ＲＳ１を例にとって説明する。前にも述べたが、リセット回路ＲＳ１では、電源電圧ＶＤＤが正規な範囲で動作している時は、トランジスタＱ１から出力されるリセット信号ｒｓ１はたとえば、ハイレベルＨに設定されている。ここで、抵抗Ｒ３ａの両端が仮にショートした場合を想定すると、トランジスタＱ１から出力されるリセット信号ｒｓは常時ハイレベルＨとなる。したがって、抵抗Ｒ３ａがショートした異常状態と正常状態との区別ができなくなるという不具合が生じる。また、トランジスタＱ１のソースＳが接地電位ＧＮＤに接続されずにオープン状態に置かれたとすると、トランジスタＱ１から出力されるリセット信号ｒｓ１はハイレベルＨを維持したままとなるので、本来リセットを実行しなければならない状態であるにも関わらず正常状態として処理されるという不具合が生じる。
【００１１】
さて、上述の図１３（ａ）のリセット回路ＲＳ１においては、電源電圧ＶＤＤが正規な範囲である時はハイレベルＨのリセット信号ｒｓ１を、電源電圧ＶＤＤが正規な範囲から外れた時にはローレベルＬの信号を中央処理装置ＣＰＵ１に供給するようにしたものであった。しかし、当然なことではあるが、この逆のケースも起こる。すなわち、電源電圧ＶＤＤが正規な範囲である時はローレベルＬのリセット信号ｒｓ１を、電源電圧ＶＤＤが正規な範囲から外れた時にはハイレベルＨの信号を中央処理装置ＣＰＵ１に供給する場合である。こうした場合にはたとえば抵抗Ｒ３ａがオープンもしくはトランジスタＱ１のドレイン−ソースがショートした時に起こる。こうした時には本来リセット回路ＲＳ１自体は不良であるが、リセットは実行されず、中央処理装置ＣＰＵ１は正常な状態として判定しまうこととなる。
【００１２】
上述の不具合は図１３（ａ）だけではなく、図１３（ｂ），（ｃ）においても同様に生じうる。なお、リセット回路ＲＳ１〜ＲＳ３を使用する前の初期段階においては、こうした不具合は検査等で確実に排除することができる。しかし、リセット回路がロジックシステム等の電子機器に搭載され、しばらくの使用によって発生しうる回路ショートや回路オープンなどの不具合に対してはリセット回路自体の不具合を発見し、特定することには困難が伴う。
【００１３】
リセット回路に関して既に知られた公知文献としては、たとえば特許文献１、特許文献２及び特許文献３に紹介されている。
【００１４】
特許文献１は、ラッチするウォッチドッグフラグを複数有し、一定時間内に複数の機能について異常検出を行うことが出来る回路構成を開示する。
【００１５】
特許文献２は、第１異常検出部と第２異常検出部があり、第２異常検出部は、監視要求メッセージ信号に対して一定時間内に監視制御部の返信が無い時、第２異常検出部が異常検出パルスを出力するという監視制御部に正常な動作状態に復帰出来る回路構成を開示する。
【００１６】
特許文献３は、リセット動作を止める信号と初期化起動信号の２つを分けて、電源が供給する電圧が低過ぎる時次段の回路動作を止め、供給電圧が正常に回復した後、初期化起動信号を出力する回路構成を開示する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平７−１３４６６８号公報
【特許文献２】特開２００２−２５９１６３号公報
【特許文献３】特開２０１２−４４６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１〜２は、異常検出回路または異常が発生したときにシステムをリセットさせるという技術的思想は開示するが、リセット回路それ自体が異常であるときの対応、対策についてまでは開示または示唆していない。特許文献３は電源電圧が安定でないときにはリセット回路が異常に動作することは示唆するが、電源電圧がたとえば供給ラインの断線等でまったく供給されない異常状態時の処置までは示唆していない。
【００１９】
本発明は、上記の問題点に鑑み、特にリセット回路全体に異常が生じたことを検知することでき、かつその対策が可能なリセットパルス列及びリセット回路を提供するものである。
【課題を解決するための手段】
【００２０】
本書において「時間軸」とは各種信号、各種パルスの時間の進み、または、ある状態を維持する時間の範囲を指す。また「パルス列」とは矩形波信号が時間軸において、決められた順序で並んでいる状態を指す。また「リセット」とは、ＣＰＵまたは、ＣＰＵの内蔵の有無に関わらずロジックシステムなどの被監視回路の回路動作を決められた初期状態に設定する処理を指す。また「リセットパルス列」とは上記リセットの他に異常検出回路に用いる上記パルス列を指す。また、「リセット回路」とは、上記リセットパルス列に基づき、上記被監視回路を初期化するためのリセット信号を出力する回路を指す。
【００２１】
また、本書において「第１電位」とは上記被監視回路が初期化されるときの上記リセット信号の電位を指す。したがって、上記被監視回路がローレベルＬで初期化される場合においては、第１電位に相当するのはローレベルＬということになる。また、上記被監視回路がハイレベルＨで初期化される場合においては、第１電位はハイレベルＨが相当する。また、本書において「第２電位」とは上記第１電位は、反対の電位を指す。すなわち、第１電位がローレベルＬである場合には第２電位はハイレベルＨとなり、第１電位がハイレベルＨである場合には第２電位はローレベルＬということになる。また、本発明においてリセット回路の診断は「第1電位」で行われリセット回路の監視は「第２電位」で行われる。いずれにしても「第１電位」は必ずしもハイレベルＨを指すものではなく、またローレベルＬをさすものではない。「第２電位」についても同様のことがいえる。
【００２２】
また本書において、「診断」とは上記被監視回路を初期化するために上記第１電位が正常に出力されているかどうかをチェックすることを指す。また「監視」とは被監視回路に供給する電源電圧が所定の範囲に入っているかどうかをチェックし、該被監視回路が正常状態に置かれているかどうかを判定することを指す。
【００２３】
本発明のリセットパルス列は、互いに同期し第１電位及び第２電位が交互に切り替わる第１入力パルス列及び第２入力パルス列を有し、前記第１入力パルス列及び前記第２入力パルス列の第1電位及び第２電位は互いにほぼ相補的な関係を有する。
【００２４】
また、本発明のリセットパルス列において、第１入力パルス列及び第２入力パルス列の第１電位同士は時間軸で重ならず、かつ、第１電位の区間は互いに先方の第２電位に位置するように第１及び第２の入力パルスのパルス幅と位相が調整される。
【００２５】
また、本発明の別のリセットパルス列は第１入力パルス列及び第２入力パルス列の、それぞれ立上りエッジ及び立下りエッジが所定の時間をもって繰り返されることでパルスの第１電位及び第２電位が定まり、第１入力パルス列の第１電位を定める立上りエッジ及び立下りエッジの両者は時間軸において第２入力パルス列の第２電位の区間に位置し、第２入力パルス列の第１電位を定める立上りエッジ及び立下りエッジは第１入力パルス列の第２電位の区間に位置する。
【００２６】
本発明の別の発明であるリセット回路は上記のリセットパルス列をロジックシステムなどの被監視回路に用いる。
【００２７】
また、本発明の別のリセット回路は被監視回路に用いられ基準入力パルスはウォッチドッグタイマで監視され、監視の結果を示すウォッチドッグタイマ出力と第１リセット部から出力される第１出力パルス列の第１の論理演算結果と、ウォッチドッグタイマ出力と第２リセット部から出力される第２出力パルス列の第２の論理演算結果の両者に基づき被監視回路を制御する。
【００２８】
また、本発明の別のリセット回路は、被監視回路に供給する電圧を分圧する第１分圧手段及び第２分圧手段と、第１分圧手段で生成した電圧を第１参照電圧と比較する第１比較手段と、第２分圧手段で生成した電圧を第２参照電圧と比較する第２比較手段と、第１入力パルス列で駆動され第１分圧手段と前記第1比較手段との接続を切り替える第１スイッチ部と、第２入力パルス列で駆動され第２分圧手段と前記第２比較手段との接続を切り替える第２スイッチ部とを有し、第１比較手段及び第２比較手段から各別に出力される第１比較出力信号及び第２比較主出力信号の配列に基づき被監視回路にリセット信号を出力する。
【００２９】
本発明の別のリセット回路は、被監視回路の温度に感応し所定の温度に達した時にその出力レベルが遷移する第１感温回路及び第２感温回路と、第１感温回路及び第２感温回路の出力レベルが各別に遷移する第１感温スイッチ及び第２感温スイッチと、第１入力パルス列で駆動される第１スイッチ部及び前記第２入力パルス列で駆動される第２スイッチ部とを有し、第１スイッチ部及び第２スイッチ部は所定の温度に達するよりも前であっても各別に第１感温回路及び第２感温回路の出力レベルを遷移させる電流源または電圧源を第１感温回路及び第２感温回路に各別に供給する。
【発明の効果】
【００３０】
本発明にかかるリセットパルス列を用いたリセット回路は、診断時または監視時には２つのリセット部の出力が同時に第１電位（たとえばローレベルＬ）となった時には異常であると判定する。たとえば監視が正常であると判定し、その判定出力を出力するときに所定時間ごとに片方ずつ第１電位を出力するように設定する。もし出力しない場合には被関監視システムに異常があることを検知することができる。また２つのリセットパルス列の一方が第１電位を出力している間にも、第２電位を出力しているリセット回路で維持して監視することができるので、異常時にリセット信号を出力する機能を損なうことなく、自己の異常を知らせることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態にかかるリセットパルス列及びそれを用いるリセット回路を示す図であり、とりわけリセット回路全般の概念図を示す。
【図２】本発明にかかる第２の実施形態を示すリセットパルス列及びリセット回路にかかり、第１の実施形態の変形例を示す図である。
【図３】本発明にかかるリセット回路を構成するリセット手段の具体的な回路構成図を示す図である。
【図４】本発明にかかる第３の実施形態にかかるリセット回路を示す図である。
【図５】本発明にかかる第３の実施形態のリセット回路での正常動作時のタイムチャートである。
【図６】本発明にかかる第３の実施形態でＣＰＵが異常である場合のタイムチャートである。
【図７】本発明にかかる第３の実施形態で第１リセット部が異常状態に陥った時の第１例のタイムチャートである。
【図８】本発明にかかる第３の実施形態で第１リセット部が異常状態に陥った時の第２例のタイムチャートである。
【図９】本発明にかかるリセットパルス列を生成する信号処理回路の一例を示す回路構成図である。
【図１０】本発明にかかるリセットパルス列を温度保護回路に用いた時の一例を示す回路図である。
【図１１】本発明にかかるリセットパルス列を過電圧保護回路に用いた時の一例を示す回路図である。
【図１２】本発明にかかるリセットパルス列及びリセット回路を複数の被監視回路に用いる時の一例を示すブロック回路構成図である。
【図１３】従来のリセット回路の模式図である。
【発明を実施するための形態】
【００３２】
図１は本発明にかかる第１の実施形態を示すリセットパルス列及びリセット回路を示す。とりわけ本発明にかかるリセットパルス列がロジックシステムのリセット回路に適用される場合の概念図を示す。
【００３３】
本発明にかかるリセット回路１００は、リセット手段１及びロジックシステム２（被監視回路）を備える。リセット手段１は第１リセット部１１及び第２リセット部１２を備える。したがって、本発明のリセット回路１００の１つの特徴は２つのリセット部を備える。第１リセット部１１及び第２リセット部１２には電源端子ＶＰＰより電源電圧ｖｐｐが供給される。電源電圧ｖｐｐはロジックシステム２にも供給されている。ロジックシステム２の一例としてはたとえば中央処理装置（以下ＣＰＵと記す）が挙げられる。ロジックシステム２は、リセット手段１の監視対象及び制御対象となる。
【００３４】
リセット手段１を構成する第１リセット部１１には第１入力端Ｔｉ１及び第１出力端Ｔｏ１が設けられ、第２リセット部１２には第２入力端Ｔｉ２及び第２出力端Ｔｏ２が設けられる。第１リセット部１１の第１入力端Ｔｉ１から第１出力端Ｔｏ１までの電気的な入出力特性と、第２リセット部１２の第２入力端Ｔｉ２から第２出力端Ｔｏ２までの電気的な入出力特性はほぼ同じになるように内部の回路構成が成されている。第１リセット部１１及び第２リセット部１２の回路は端的にいうとスイッチング機能を有している。したがって、第１入力端Ｔｉ１及び第２入力端Ｔｉ２にそれぞれ入力されるパルス信号は他の信号や電圧と比較され、オンオフを繰り返した後、第１出力端Ｔｏ１及び第２出力端Ｔｏ２にそれぞれ出力される。
【００３５】
第１入力端Ｔｉ１には第１入力パルス列Ａが、第２入力端Ｔｉ２には第２入力パルス列Ｂがそれぞれ入力される。第１入力パルス列Ａと第２入力パルス列Ｂは互いに同期している。
【００３６】
第１入力パルス列Ａと第２入力パルス列Ｂの周期、パルス幅、パルス振幅値はほぼ同じ大きさに設定されている。しかし、両者入力パルス列には所定の位相差が与えられている。両者パルス列の好ましい関係は相補的に置くことである。すなわち、一方の入力パルス列がハイレベルＨであるときに他方のパルス列はローレベルＬに置かれている。好ましくは一方の入力パルス列の立ち上がりエッジ及び立ち下がりエッジは、他方の入力パルス列の立下りエッジ及び立ち上がりエッジとはそれぞれ重ならないようにハイレベルＨおよびローレベルＬを構成することである。なお、本書ではハイレベルＨおよびローレベルＬとは別に第１電位および第２電位なる語句を用いている。本書で第１電位とは２つのパルス列が互いに重ならないレベルに設定されたハイレベルＨまたはローレベルＬを指している。こうした関係を図１に示した第１入力パルス列Ａと第２入力パルス列Ｂについて説明すると、第１電位はハイレベルＨということになる。なぜならば、ハイレベルＨ同士は時間軸で重ならないように構成しているからである。これに対して両者のローレベルＬ同士には重なったパルス区間が存在している。こうした重なったパルス区間を有するほうが第２電位に相当する。なお、本書での時間軸とは、第１入力パルス列Ａ及び第２入力パルス列Ｂが形成される時間の進みを言うが、第１電位及び第２電位を維持する時間の区間でもある。
【００３７】
第１入力端Ｔｉ１に第１入力パルス列Ａが入力されると、第１出力端Ｔｏ１には第１入力パルス列Ａのパルス周期、パルス幅、パルス振幅値とほぼ同じで極性が反転された第１出力パルス列Ｃが出力される。また第２入力端Ｔｉ２に第２入力パルス列Ｂが入力されると、第２出力端Ｔｏ２には第２入力パルス列Ｂのパルス周期、パルス幅、パルス振幅値とが同じで極性が反転された第２出力パルス列Ｄが出力される。
【００３８】
ここで第１出力パルス列Ｃおよび第２出力パルス列Ｄと、第１電位および第２電位の関係について述べる。第１出力パルス列Ｃおよび第２出力パルス列Ｄをみると両者で重なったパルス区間が存在していないのはローレベルＬであり、ハイレベルＨは一部の区間で重なっていることが分かる。したがって第１電位にはローレベルＬが、第２電位にはハイレベルＨがそれぞれ相当することになる。こうしたことは先に述べた第１入力パルス列Ａと第２入力パルス列Ｂとの関係とは逆転していることがわかる。
【００３９】
図１に示した一実施形態では第１リセット部１１および第２リセット部１２の入出力特性が論理を反転させる特性であるために第１電位と第２電位の立場が入れ替わったが、こうした関係は入出特性に応じて変化することになる。いずれにしても本発明の一実施形態ではロジックシステム（被監視回路）２を初期化するのはローレベルＬに設定されているので第１出力パルス列Ｃおよび第２出力パルス列Ｄの第１電位はローレベルＬになるように設定される。本発明の一実施形態では入力パルス列または出力パルス列の第１電位がロジックシステム（被監視回路）２を初期化するときの電位として設定される。
【００４０】
第１リセット部１１及び第２リセット部１２の少なくとも一方を構成する回路素子の一部がオープン状態またはショート状態に陥ると第１出力端Ｔｏ１及び第２出力端Ｔｏ２の少なくとも一方は第１出力パルス列Ｃ、第２出力パルス列Ｄのような正規のパルス列が出力されるのではなく、ハイレベルＨまたはローレベルＬに固定されたレベルとなるので、両者の出力パルス列の配列をたとえばロジックシステム２で判定することでリセット手段１が正常に動作しているかどうかを知ることができる。たとえば、リセット手段１が正常に作動している場合はたとえばＬＥＤの青ランプが点灯し、異常であると判定された時にはたとえばＬＥＤの赤ランプを点灯せるようにすればロジックシステム２の使用者にリセット回路１００の良否を告知することができる。
【００４１】
本発明でのリセット手段１は第１リセット部１１と第２リセット部１２の２つのリセット部で構成する。このことはリセット回路１００を構成する電気的素子数をできるだけ抑えるという立場からすると必ずしも好ましいこととは言えない。しかし、集積回路が広く普及し、かつ微細化が大幅に進む昨今では集積度が大幅に増大しない限りコストに大きな影響を与えることはなくなってきている。むしろ、たとえば自動車の機能安全規格としてＩＳＯ２６２６２（ＩＳＯ：International Organization for Standardization
：国際標準化機構）で規定されているように、車載電子システム、特に車両に搭載される電子機器、ＣＰＵの安全性を確保しなければならない。こうした機能安全性の要求は、今後は他の業界にも拡がっていくことが予測される。本発明にかかるリセットパルス列及びリセット回路はＣＰＵのリセット回路に限らずに広くロジックシステムのリセット回路として有用である。また、本発明にかかるリセットパルス列はリセット回路だけではなく、異常検出回路の入力信号または出力信号として利用することもできるので、その用途は広い。
【００４２】
第１入力端Ｔｉ１及び第２入力端Ｔｉ２に上記した関係の第１入力パルス列Ａ及び第２入力パルス列Ｂを入力するのは、第１リセット部１１を診断している間、第２リセット部１２が電源端子ＶＰＰの電源電圧ｖｐｐを監視するためである。
【００４３】
まず、リセット手段１を第１リセット部１１または第２リセット部１２のいずれか一方でのみ構成した場合を想定してみる。第１入力パルス列Ａまたは第２入力パルス列Ｂで診断されている最中に電源電圧ｖｐｐを監視することができなくなる。電源電圧Ｖｐｐを監視するリセット回路を示す図１を用いて、第１リセット部１１のみの場合を説明すると、第１入力パルス列Ａが第２電位（ローレベルＬ）に入力した区間では、第１リセット部１１が電源電圧Ｖｐｐの電圧値を監視している。電源電圧Ｖｐｐが正常の場合、第１リセット部１１はハイレベルＨを出力し、ロジックシステム２に正常と知らされる。
【００４４】
また、前述のように、第１リセット部１１自身が故障して、電源電圧Ｖｐｐが低下しても、ハイレベルＨを出力する可能性がある。そこで、第１リセット部１１が正常に動作出来るかどうかを診断する必要が生じる。一般的には、監視する対象（図１では電源電圧Ｖｐｐ）が正常でも、意図的に第１リセット部１１の出力を変化され、すなわち監視用の第２電位と違い第１電位を入力し、第１リセット部１１の出力信号Ｃが正常のハイレベルＨから異常のローレベルＬに変化することをロジックシステム２で確認することで、第１リセット部１１自身が正常と判断出来る。
【００４５】
しかし、電源電圧Ｖｐｐが正常でも、第１リセット部１１に意図的に異常信号を出力することで、ロジックシステム２が間違えてシステムに異常あると判断し、システムにリセットあるいは停止されることが出てくる。一般的には、第１リセット部１１が第１電位に入力される診断期間中では、該リセット部の出力を遮断する、すなわち診断期間中では第１リセット部１１が電源電圧の監視をしないことになる。
【００４６】
そこで、本発明では第１電位同士が時間軸で重ならないように構成した２つの入力パルス列で２つのリセット部をそれぞれ駆動するようにしている。
【００４７】
また本書では、第１リセット部１１または第２リセット部１２で診断するために、これらのリセット部に第１電位が入力され、第１リセット部１１または第２リセット部１２に電源電圧ＶＰＰの大きさを監視するために、第２電位が入力される。
【００４８】
図２は本発明にかかる第２の実施形態を示す。図１と同じ箇所には同じ符号を付与している。図１に示した第１の実施形態との違いは次の２点である。第１にロジックシステム２から基準入力パルスＣＬＫが出力されるようにしていることである。第２に信号処理回路３を設け基準入力パルスＣＬＫを信号処理回路３で所定の処理を施した後、リセット手段１に入力するようにしたことである。基準入力パルス信号ＣＬＫを利用してリセット手段１を作動させるのが図２に示したリセット回路１００Ａである。ただし、基準入力パルス信号ＣＬＫをそのままリセット手段１に印加する方法では本発明の目的を達成することはできないので信号処理回路３を用意し、既に用意されている基準入力パルスＣＬＫを元にしてリセットパルス列を生成する。
【００４９】
ロジックシステム２から出力される基準入力パルスＣＬＫは、周期、パルス幅がある大きさに固定された、いわゆる規則性をもったパルス群で構成される。パルスのハイレベルＨとローレベルＬのパルス幅の比、すなわちパルスデューティ比は、用途、使用条件等に応じて随時設定すればよい。基準入力パルスＣＬＫには説明の便宜上、時間軸に沿って符号ｐ１，ｐ２，ｐ３，ｐ４，ｐ５及びｐ６をそれぞれ付している。
【００５０】
第１入力パルス列Ａはパルス列の構成上、基準入力パルスＣＬＫのパルスｐ１，ｐ３及びｐ５が抽出されたパルス列と等価である。言い換えれば、基準入力パルスＣＬＫのパルスからパルスｐ２，ｐ４及びｐ６が間引きされたパルス列と等価である。第２入力パルス列Ｂはパルス列の構成上、基準入力パルスＣＬＫのパルスｐ２，ｐ４及びｐ６が抽出されたパルス列と等価である。言い換えれば、基準入力パルスＣＬＫからパルスｐ１，ｐ３及びｐ５が間引きされたパルス列と等価である。さらに換言すれば第２入力パルス列Ｂは基準入力パルスＣＬＫから第１入力パルス列が間引きされたパルス列と等価である。
【００５１】
第１入力パルス列Ａと第２入力パルス列Ｂの特徴は第１電位たとえばハイレベルＨ同士が時間軸で重ならないように構成される。すなわち、ハイレベルＨは先方の第２電位すなわちローレベルＬの区間に置かれるように両者の入力パルス列に所定の位相差が与えられている。なお、図２には第１入力パルス列Ａと第２入力パルス列ＢのハイレベルＨ同士が重ならないものを示した。しかし、ハイレベルＨとローレベルＬとを入れ替え、ローレベルＬを第１電位とし、ハイレベルＨを第２電位に設定する論理構成の場合には２つのパルス列のローレベルＬ同士が時間軸で重ならないように構成しなければならない。
【００５２】
第１入力端Ｔｉ１に第１入力パルス列Ａを印加すると、第１出力端Ｔｏ１から第１出力パルス列Ｃが出力される。第１出力パルス列Ｃは、第１入力パルス列Ａの極性が反転されたパルス波形となる。したがって、本発明に用いた第１リセット部１１は実質的にはインバータと同じ機能を有する。なお、第１リセット部１１において、第１入力パルス列Ａと第１出力パルス列Ｃとの極性関係は必ずしも反転させる必要はなく同じ極性であってもよい。
【００５３】
第２入力端Ｔｉ２に第２入力パルス列Ｂを印加すると、第２出力端Ｔｏ１から第２出力パルス列Ｄが出力される。第２出力パルス列Ｄは、第２入力パルス列Ｂの極性が反転されたパルス波形となる。したがって、本発明に用いた第２リセット部１２は実質的にはインバータと同じ機能を有し、第１リセット部１１と同じ入出力特性を示す。
【００５４】
リセット手段１が正常な動作状態では第１出力パルス列ＣがローレベルＬである時、第２出力パルス列Ｄは必ずハイレベルＨでなければならない。その時、第２出力パルス列ＤがローレベルＬであるとすると、たとえば、第２リセット部１２に何らかの異常が発生していること、あるいは電源電圧ｖｐｐが所定の範囲から逸脱していることがロジックシステム２側で判定することができる。なお、第１リセット部１１及び第２リセット部１２のいずれか一方または両者が異常に陥ることも想定されるが、その時には互いに監視するパルス列があらかじめ定められたパルスの配列から外れていることにより異常状態であることをロジックシステム２側で判定することができる。
【００５５】
図３は図１、図２に示したリセット手段１の具体的な回路構成図を示す。リセット手段１は電源端子ＶＰＰを共有する第１リセット部１１と第２リセット部１２を有する。第１リセット部１１は第１入力端Ｔｉ１及び第１出力端Ｔｏ１を有し、第２リセット部１２は第２入力端Ｔｉ２及び第２出力端Ｔｏ２を有する。第１リセット部１１及び第２リセット部１２の内部回路はほぼ同じである。したがって、電気的な入出力特性は同じである。すなわち、第１入力端Ｔｉ１から第１出力端Ｔｏ１までの電気的特性と第２入力端Ｔｉ２から第２出力端Ｔｏ２までの電気的特性は同じになるように構成される。第１リセット部１１及び第２リセット部１２は、第１入力端Ｔｉ１及び第２入力端Ｔｉ２にそれぞれ印加される第１入力パルス列Ａ及び第２入力パルス列Ｂの第１電位（ハイレベルＨ）及び第２電位（ローレベルＬ）に応じて第１電位（ローレベルＬ）または第２電位（ハイレベルＨ）を出力する。電源端子ＶＰＰに供給される電源電圧ｖｐｐの大きさが所定の大きさよりも低くなると、第１入力パルス列Ａ及び第２入力パルス列Ｂの状態に関わらず、第１出力端Ｔｏ１及び第２出力端Ｔｏ２の電圧レベルはローレベルＬに固定される。すなわち、第１リセット部１１及び第２リセット部１２は、いずれもが電源電圧ｖｐｐの大きさを監視する機能を有する。図３に示した本発明の一実施の形態では、電源電圧ｖｐｐの大きさが所定値を下回ると第１出力端Ｔｏ１及び第２出力端Ｔｏ２の電圧レベルはいずれもがローレベルＬに固定される。したがって、両出力端の電圧レベルが共にローレベルＬを維持している時にロジックシステム２は電源電圧ｖｐｐが低下していると判定する。
【００５６】
第１リセット部１１は、スイッチング素子ＱＡ、トランジスタＱ１１、コンパレータＣＭＰ１１、抵抗Ｒ１１，Ｒ１２，Ｒ１３を有する。スイッチング素子ＱＡはたとえばｐチャンネル型ＭＯＳＦＥＴで構成され、そのゲートＧは第１入力端Ｔｉ１に接続され第１入力パルス列Ａが印加される。スイッチング素子ＱＡのソースＳは電源端子ＶＰＰに、そのドレインＤは抵抗Ｒ１１の第１端にそれぞれ接続される。抵抗Ｒ１１の第２端は抵抗Ｒ１２の第１端に、その第２端は接地電位ＧＮＤにそれぞれ接続される。
【００５７】
コンパレータＣＭＰ１１の反転入力端（−）は、抵抗Ｒ１１と抵抗Ｒ１２の共通接続点に接続され、その非反転入力端（＋）には参照電圧Ｅ１が印加される。コンパレータＣＭＰ１１は電源電圧ｖｐｐの大きさが所定の範囲であるのか、それとも逸脱しているのかのいずれかを検知する。スイッチング素子ＱＡがオン状態である時、そのドレインＤにはほぼ電源電圧ｖｐｐとほぼ等価な電圧が現われる。その電圧は抵抗Ｒ１１と抵抗Ｒ１２で構成される分圧手段で決められた分圧をコンパレータＣＭＰ１１の反転入力端（−）に印加される。分圧された電圧はコンパレータＣＭＰ１１の非反転入力端（＋）に与えられた参照電圧Ｅ１と比較される。両者電圧の比較結果に基づきコンパレータＣＭＰ１１の出力レベルを遷移させ、コンパレータＣＭＰ１１の出力に接続されるトランジスタＱ１１の出力すなわち第１出力端Ｔｏ１に第１出力パルス列Ｃを出力する。
【００５８】
第２リセット部１２は、第１リセット部１１と同じ回路を採用し、スイッチング素子ＱＢ、トランジスタＱ１２、コンパレータＣＭＰ１２、抵抗Ｒ１４，Ｒ１５及びＲ１６を有する。スイッチング素子ＱＢはトランジスタＱＡと同じｐチャンネル型ＭＯＳＦＥＴで構成され、そのゲートＧは第２入力端Ｔｉ２に、そのソースＳは電源端子ＶＰＰに、そのドレインＤは抵抗Ｒ１４の第１端にそれぞれ接続される。抵抗Ｒ１４の第２端は抵抗Ｒ１５の第１端に、その第２端は接地電位ＧＮＤにそれぞれ接続される。
【００５９】
コンパレータＣＭＰ１２の反転入力端（−）は、抵抗Ｒ１４と抵抗Ｒ１５との共通接続点に接続され、その非反転入力端（＋）には参照電圧Ｅ２が印加される。コンパレータＣＭＰ１２は電源電圧ｖｐｐの大きさが所定の範囲であるのか、それとも逸脱しているのかのいずれかを検知する。スイッチング素子ＱＢがオン状態である時、そのドレインＤにはほぼ電源電圧ｖｐｐとほぼ等価な電圧が現われる。その電圧は抵抗Ｒ１４と抵抗Ｒ１５の抵抗比に分圧され、分圧された電圧がコンパレータＣＭＰ１２で参照電圧Ｅ２と比較され、両者の比較結果に基づきコンパレータＣＭＰ１２の出力レベルを遷移させ、コンパレータＣＭＰ１２の出力に接続されるトランジスタＱ１２の出力すなわち第２出力端Ｔｏ２に第２出力パルス列Ｄを出力する。なお、参照電圧Ｅ２は参照電圧Ｅ１と別々に用意するのではなく共用してもかまわない。
【００６０】
図４は本発明にかかる第３の実施形態を示す。第２の実施形態にかかるリセット回路１００Ａと同じ箇所には同じ符号を付与した。図４に示したリセット回路１００Ｂは、リセット回路１００Ａとは、第１にウォッチドッグタイマ６を用いたこと、第２に論理積回路ＡＮＤ１，ＡＮＤ２を用いたこと、第３にロジックシステム２の具体的な一例としてＣＰＵ２ａを採用したことで相違する。ウォッチドッグタイマ６はＣＰＵ２ａから出力される基準入力パルスＣＬＫが正常かどうかを監視するタイマである。なお、第３の実施形態（図４）では、リセット部１、信号処理回路３、ウォッチドッグタイマ６、論理積回路ＡＮＤ１，ＡＮＤ２、及び中央処理装置２ａは１つのＩＣに内蔵する必然性はない。たとえば、これらの回路部をまったく別々に用意することも可能であるし、これらの回路を１〜２のＩＣで構成し、さらに１〜２の個別部品の組み合わせで構成してもよい。
【００６１】
ウォッチドッグタイマ６から出力されるウォッチドッグタイマ出力ＷＤＴは、本発明の一実施形態では、ＣＰＵ２ａから出力される基準入力パルスＣＬＫが正常である時はハイレベルＨを維持し、そうでない時にはローレベルＬを一定時間出力するように構成される。
【００６２】
論理積回路ＡＮＤ１は第１出力端Ｔｏ１から出力される第１出力パルス列Ｃとウォッチドッグタイマ出力ＷＤＴを論理積演算し、その論理演算結果を第１リセット信号ＥとしてＣＰＵ２ａに供給する。ウォッチドッグタイマ６の機能により、基準入力パルスＣＬＫが正常であると判定された時にはウォッチドッグタイマ出力ＷＤＴはハイレベルＨを出力する。したがって、論理積回路ＡＮＤ１の出力としては第１出力パルスＣと同じ極性である第１出力信号Ｅとして出力される。基準入力パルスＣＬＫが異常であると判断された時にはウォッチドッグタイマ出力ＷＤＴはローレベルＬとなり、論理積回路ＡＮＤ１から出力される第１リセット信号ＥはローレベルＬとなる。
【００６３】
論理積回路ＡＮＤ２は第２出力端Ｔｏ２から出力される第２出力パルス列Ｄとウォッチドッグタイマ出力ＷＤＴを論理積演算し、その論理演算結果を第２リセット信号ＦとしてＣＰＵ２ａに供給する。基準入力パルスＣＬＫが正常であると判定された時にはウォッチドッグタイマ出力ＷＤＴはハイレベルＨを出力する。したがって、論理積回路ＡＮＤ２の出力としては第２出力パルス列Ｄと同じ極性である第２リセット信号Ｆとして出力される。基準入力パルスＣＬＫが異常である時にはウォッチドッグタイマ出力ＷＤＴはローレベルＬとなり、論理積回路ＡＮＤ２から出力される第２リセット信号ＦはローレベルＬとなる。
【００６４】
図４において、第１リセット部１１及び第２リセット部１２の内部回路は図３に示したものを採用することができる。また、信号処理回路３から出力される第１入力パルス列Ａ及び第２入力パルス列Ｂは図２で採用したものと同じであるので説明は省略する。いずれにしても図４に示すリセット回路１００Ｂは、基準入力パルスＣＬＫを監視するウォッチドッグタイマ６を設け、そのウォッチドッグタイマ出力ＷＤＴと第１出力パルス列Ｃまたは第２出力パルス列Ｄの組み合わせで被制御対象であるＣＰＵ２ａを制御するようにしたことで図１、図２とは相違する。
【００６５】
図５は図４に示した第３の実施形態の正常動作時のタイムチャートを示す。以下、図４を参照して図５（ａ）〜（ｇ）について説明する。各パルスは図５を正視して左側から右側にむかって時間が経過するとしている。なお既に述べたがこうした時間の進み（経過）は本発明での時間軸に対応する。
【００６６】
図５（ａ）はＣＰＵ２ａから出力される基準入力パルスＣＬＫを示す。基準入力パルスＣＬＫは図２に示した基準入力パルスＣＬＫと同じである。基準入力パルスＣＬＫには説明の便宜上、パルスが発生する順に符号ｐ１，ｐ２，ｐ３，及びｐ４を付している。また、ハイレベルＨのパルス幅は符号Ｗ１で、ローレベルＬのパルス幅は符号Ｗ２でそれぞれ示す。パルス幅は、Ｗ１＝Ｗ２に設定しているが、パルスデューティ比の設定は設計的事項の１つであり、リセット回路１００Ｂの動作スピードなどに基づき決定すればよい。
【００６７】
図５（ｂ）は第１入力パルス列Ａを示す。第１入力パルス列Ａはパルスの構成上、基準入力パルスＣＬＫのパルスｐ１，ｐ３が抽出されたパルス列と等価であり、第１入力端Ｔｉ１に印加される。見方を変えると第１入力パルス列Ａは、基準入力パルスＣＬＫのパルスｐ２，ｐ４が間引きされたパルス列と等価である。第１入力パルス列Ａは立上りエッジｅｒ１から立下りエッジｅｆ１までの区間及び立上りエッジｅｒ３から立下りエッジｅｆ３までの区間がハイレベルＨに、立下りエッジｅｆ１から立上りエッジｅｒ３までがローレベルＬにそれぞれ相当する。図５（ｂ）に示す第１入力パルス列Ａにおいて、ハイレベルＨの区間が第１電位に対応し、ローレベルＬの区間が第２電位に対応する。したがって、立上りエッジ及び立下りエッジは所定の時間をもって繰り返されることで第１電位及び第２電位が定まる。ハイレベルＨの区間のパルス幅Ｗ１ａは基準入力パルスのパルス幅Ｗ１と同じでありパルス幅Ｗ２とも同じである。立上りエッジｅｒ１から次の立上りエッジｅｒ３まで、さらに立上りエッジｅｒ３から図示しない次の立上りエッジまでの時間はあらかじめ所定の大きさに設定される。
【００６８】
図５（ｃ）は第２入力パルス列Ｂを示す。第２入力パルス列Ｂは基準入力パルスＣＬＫのパルスｐ２，ｐ４が抽出されたパルス列と等価であり、第２入力端Ｔｉ２に印加される。見方を変えると第２入力パルス列Ｂは基準入力パルスＣＬＫのパルスｐ１，ｐ３が間引きされたパルス列と等価である。第２入力パルス列Ｂは立上りエッジｅｒ２から立下りエッジｅｆ２までの区間がハイレベルＨに、立下りエッジｅｆ２から立上りエッジｅｒ４までがローレベルＬにそれぞれ相当する。図５（ｃ）に示す第２入力パルス列Ｂにおいて、ハイレベルＨが第１電位に対応し、ローレベルＬが第２電位に対応する。ハイレベルＨの区間のパルス幅Ｗ１ａは基準入力パルスのパルス幅Ｗ１と同じでありパルス幅Ｗ２とも同じである。
【００６９】
ここで図５（ｃ）に示した第２入力パルス列Ｂと、図５（ｂ）に示した第１入力パルス列Ａの時間軸での位置関係を比較すると、第２入力パルス列ＢのハイレベルＨ（第１電位）は、第１入力パルス列ＡのローレベルＬ（第２電位）の区間に位置していることが分かる。すなわち、立上りエッジｅｒ２及び立下りエッジｅｆ２は第１入力パルス列ＡのローレベルＬ（第２電位）の区間に存在する。同様に立上りエッジｅｆ４及び立下りエッジｅｆ４も第１入力パルス列のローレベルＬ（第２電位）の区間に位置している。また第１入力パルス列ＡのハイレベルＨ（第１電位）は、第２入力パルス列のローレベルＬ（第２電位）の区間に位置している。すなわち、立上りエッジｅｒ１及び立下りエッジｅｆ１は第２入力パルス列のローレベルＬ（第２電位）の区間に位置させていることが分かる。同様に第１入力パルス列Ａの立上りエッジｅｆ３及び立下りエッジｅｆ３も第２入力パルス列のローレベルＬ（第２電位）の区間に存在させている。
【００７０】
なお、リセット手段１の回路構成に応じて第１入力パルス列Ａ及び第２入力パルス列Ｂにおいて、ハイレベルＨとローレベルＬを入れ替えた各パルス列を用いることもできる。この場合にはローレベルＬが第１電位として、ハイレベルＨが第２電位としてそれぞれ対応することになる。
【００７１】
図５に示した第１入力パルス列Ａ及び第２入力パルス列Ｂの第１電位すなわちハイレベルＨ同士が時間軸で重ならないように構成する。すなわち、これらのハイレベルＨは先方のローレベルすなわち第２電位に位置するよう配慮している。
【００７２】
図５（ｄ）はウォッチドッグタイマ６から出力されるウォッチドッグタイマ出力ＷＤＴを示す。基準入力パルスＣＬＫは図５（ａ）に示すように正常に出力されているのでウォッチドッグタイマ出力ＷＤＴはハイレベルＨを出力する。
【００７３】
図５（ｅ）は第１出力端Ｔｏ１から出力される第１出力パルス列Ｃ及び第１論理積回路ＡＮＤ１から出力される第１出力信号Ｅを示す。第１リセット部１１が正常に作動している場合は第１出力パルス列Ｃ及び第１出力信号Ｅは、図５（ｂ）に示した第１入力パルス列Ａの極性が反転されたものと等価となる。
【００７４】
図５（ｆ）は第２出力端Ｔｏ２から出力される第２出力パルス列Ｄ及び第２論理積回路ＡＮＤ２から出力される第２出力信号Ｆを示す。第２リセット部１２が正常に作動している場合は第２出力パルス列Ｄ及び第２出力信号Ｆは、図５（ｃ）に示した第２入力パルス列Ｂの極性が反転されたものと等価となる。
【００７５】
図５（ｇ）はリセット手段１を含むリセット回路１００Ｂ全体が正常であるのか異常であるのかを示す総合判定を示す。図５（ｅ），（ｆ）に示すように第１出力パルス列Ｃと第２出力パルス列Ｄは所定の関係をもって出力されているので、リセット回路１００Ｂは正常として判定される。ここで所定の関係とは、第１出力パルス列ＣがローレベルＬである時には第２出力パルス列Ｄは必ずハイレベルＨであり、第２出力パルス列ＤがローレベルＬである時には第１出力パルス列Ｃは必ずハイレベルＨであることを指している。
【００７６】
図６は図４に示す第４の実施形態において、基準入力パルスＣＬＫが信号処理回路３及びウォッチドッグタイマ６に正しく印加されていない場合の、いわゆるＣＰＵ２ａが異常状態でのタイムチャートを示す。
【００７７】
図６（ａ）はＣＰＵ２ａに何らかの不具合が生じ基準入力パルスＣＬＫが出力されず、たとえば、時間軸において常時ローレベルＬに維持された状態を示す。
【００７８】
図６（ｂ）は信号処理回路３から出力される第１入力パルス列Ａ及び第２入力パルス列Ｂを示す。第１入力パルス列Ａ及び第２入力パルス列Ｂは、図６（ａ）に示す基準入力パルスＣＬＫに不具合が生じているので、たとえば常時ローレベルＬの異常状態を維持する。
【００７９】
図６（ｃ）はウォッチドッグタイマ６の監視信号ＷＤＴを示す。監視信号ＷＤＴは時刻ｔ０〜ｔ１ではハイレベルＨになるように設定される。時刻ｔ０はウォッチドッグタイマ６のスタート時刻であり、時刻ｔ１はＣＰＵ２ａから出力される基準入力パルスＣＬＫの到来をウォッチドッグタイマ６が退避している時刻である。すなわち、時刻ｔ０〜ｔ１の区間、ウォッチドッグタイマ６はＣＰＵ２ａから基準入力信号ＣＬＫが正しく出力されているかどうかを待っている時間である。時刻ｔ１に到達しても基準入力パルスＣＬＫがウォッチドッグタイマ６に到来していないことを検知すると、ウォッチドッグタイマ６はたとえばローレベルＬを出力し、中央処理装置ＣＰＵ２ａを初期化し、その状態を維持する。時刻ｔ１から所定の時間が経過した時刻ｔ２に到達すると、ウォッチドッグタイマ６はハイレベルＨを出力し、中央処理装置ＣＰＵ２ａを再び作動させる。このハイレベルＨの区間は時刻ｔ３まで続けられる。すなわち時刻ｔ２〜ｔ３の区間、ウォッチドッグタイマ６はＣＰＵ２ａから出力される基準入力パルスＣＬＫの到来を待っている。所定の時間が経過した時刻ｔ３でも基準入力パルスＣＬＫが到来されないことを検知すると、ウォッチドッグタイマ６は時刻ｔ１の時と同様にローレベルＬを出力し、時刻ｔ４までの区間、再度ＣＰＵ２ａを初期化させる。なお、ウォッチドッグタイマ６が基準入力パルスＣＬＫの到来を待つ時間とその回数、及びＣＰＵ２ａを初期化させる時間とその回数は設計的事項の１つであり随時設定するとよい。
【００８０】
図６（ｄ）は第１リセット部１１から出力される第１出力パルス列Ｃ及び第２リセット部１２から出力される第２出力パルス列Ｄを示す。第１出力パルス列Ｃ及び第２出力パルス列Ｄは図６（ｂ）に示す第１入力パルス列Ａ及び第２入力パルス列Ｂに応動する。電源電圧ｖｐｐが正常の範囲では、第１リセット部１１及び第２リセット部１２の入出力特性が同じであり、また、第１入力パルス列Ａ及び第２入力パルス列ＢはいずれもがローレベルＬであるので、第１出力パルス列Ｃ及び第２出力パルス列ＤはいずれもがハイレベルＨを出力する。なお、第１入力パルス列Ａ及び第２入力パルス列Ｂと、第１出力パルス列Ｃ及び第２出力パルス列Ｄとの極性の組み合わせは設計的事項の１つに過ぎない。
【００８１】
図６（ｅ）は第１論理積ＡＮＤ１の出力である第１リセット信号Ｅ及び第２論理積ＡＮＤ２の出力である第２リセット信号Ｆを示す。第１リセット信号Ｅ及び第２リセット信号Ｆは、図６（ｃ）に示す監視信号ＷＤＴと図６（ｄ）に示す第１出力パルス列Ｃ及び第２出力パルス列Ｄとの論理積演算で生成される。結果的には図６（ｃ）に示す監視信号ＷＤＴと同じとなる。
【００８２】
図６（ｆ）は、リセット手段１を含むリセット回路１００Ｂ全体が正常であるのか異常であるのかを示す。総合判定は図６（ｅ）の信号の配列をＣＰＵ２ａが検知して判断するが図５に示す正常状態での配列とは異なり、時刻ｔ１の時点で第１リセット信号Ｅと第２リセット信号Ｆが同時にローレベルＬになることで異常と判断される。
【００８３】
図７は図４に示す第３の実施形態において第１リセット部１１の第１出力端Ｔｏ１が何らかの不具合によりハイレベルＨに置かれた第１例の異常状態時でのタイムチャートを示す。この時、説明の便宜上、第２リセット部１２は正常状態とする。第１出力端Ｔｏ１がハイレベルＨに置かれる要因としては図３に示す第１リセット部１１で抵抗１３がショートした場合、トランジスタＱ１１のドレインＤ，ゲートＧ、及びソースＳの少なくとも１つが電気的にオープン状態に置かれた場合が想定される。この他にコンパレータＣＭＰ１１が正常に作動していない場合も想定できる。いずれにしても第１出力端Ｔｏ１がハイレベルＨに置かれる異常時では図７（ｅ）に示す第１出力パルス列Ｃ及び第２リセット信号Ｅは正常時とは異なってくる。
【００８４】
図７（ａ）はＣＰＵ２ａから出力される基準入力パルスＣＬＫを示す。基準入力信号ＣＬＫは正常状態であり、説明の便宜上、パルスが発生する順に、すなわち時間軸に沿って符号ｐ１，ｐ２，ｐ３，及びｐ４を付している。
【００８５】
図７（ｂ）は第１入力パルス列Ａを示す。第１入力パルス列Ａは基準入力パルスＣＬＫが正常であり、信号処理回路３も正常に作動しているとすると、第１入力パルス列Ａは信号処理回路３から正常に出力される。第１入力パルス列Ａはパルスの構成上、基準入力パルスＣＬＫのパルスｐ１，ｐ３が抽出されたパルス列と等価であり、第１入力端Ｔｉ１に印加される。見方を変えると第１入力パルス列Ａは、基準入力パルスＣＬＫのパルスｐ２，ｐ４が間引きされたパルス列と等価である。
【００８６】
図７（ｃ）は第２入力パルス列Ｂを示す。第２入力パルス列Ｂも第１入力パルス列Ａと同様に信号処理回路３から正常に出力される。第２入力パルス列Ｂはパルスの構成上、基準入力パルスＣＬＫのパルスｐ２，ｐ４が抽出されたパルス列と等価であり、第２入力端Ｔｉ２に印加される。見方を変えると第２入力パルス列Ｂは、基準入力パルスＣＬＫのパルスｐ１，ｐ３が間引きされたパルス列と等価である。
【００８７】
図７（ｄ）はウォッチドッグタイマ６から出力される監視信号ＷＤＴを示す。監視信号ＷＤＴは図７（ａ）に示す基準入力パルスＣＬＫが正常であるかどうかを監視し、正常である場合はたとえばハイレベルＨを異常である場合にはローレベルＬをそれぞれ出力するよう設定される。図７（ａ）に示す基準入力パルスＣＬＫが正常であるので監視信号ＷＤＴはハイレベルＨとして出力される。
【００８８】
図７（ｅ）は第１リセット部１１の第１出力パルス列Ｃ及び第１リセット信号Ｅを示す。第１出力パルス列Ｃ及び第１リセット信号Ｅは正常である場合には図７（ｂ）に示す第１入力パルス列Ａの極性が反転されたものと等しいが、第１リセット部１１の第１出力端Ｔｏ１がハイレベルＨに置かれているので当然、正常時とは異なる信号波形を示す。まず時刻ｔ１１〜ｔ１２の区間は第１出力端Ｔｏ１がハイレベルＨに置かれる前の状態の正常区間であるので、第１出力パルス列Ｃ及び第１リセット信号Ｅは正常に出力される。時刻ｔ１３で第１出力端Ｔｏ１がハイレベルＨに置かれたとすると時刻ｔ１３以降は異常状態となる。正常状態では符号ＰＲ１で示すように時刻ｔ１４ではローレベルＬとなり、このローレベルＬは時刻ｔ１５まで継続するが、第１出力端Ｔｏ１がハイレベルＨに置かれるため時刻ｔ１３以降異常状態であるハイレベルＨに維持される。
【００８９】
図７（ｆ）は第２リセット部１２の第２出力パルス列Ｄ及び第２リセット信号Ｆを示す。図７は、第２リセット部１２は正常状態としているので、当然のことながら、第２出力パルス列Ｄ及び第２リセット信号Ｆは正常に出力される。すなわち、第２リセット信号Ｆは、図７（ｃ）に示した第２入力パルス列Ｂの極性が反転されたものと等価になる。
【００９０】
図７（ｇ）はリセット手段１を含むリセット回路１００Ｂ全体が正常であるのか異常であるのかを示す。前述の通り、ＣＰＵ２ａは互いに監視するパルス列があらかじめ定められたパルスの配列から外れた状態を異常と判断する。たとえば、ＣＰＵ２ａ内部で、時刻ｔ１２から時刻ｔ１５の間で、ＣＰＵ２ａが第１リセット信号Ｅまたは第２リセット信号Ｆ電位の切り替えを検知していない場合、ＣＰＵ２ａが異常と判断することができる。すなわち、図７（ｅ）に示す第１出力パルス列Ｃ及び第１リセット信号Ｅは時刻ｔ１４〜ｔ１５でローレベルＬに切り替わらなかったことから異常と判断される。
【００９１】
図８は図４に示す第４の実施形態において第１リセット部１１の第１出力端Ｔｏ１が何らかの不具合によりローレベルＬに置かれた第２例での異常状態時でのタイムチャートを示す。この時、第２リセット部１２は正常状態とする。なお、記述の図７は、第１出力端Ｔｏ１がハイレベルＨに置かれた場合を想定したが図８は第１出力端Ｔｏ１がローレベルＬに置かれる場合を想定したことで相違する。
【００９２】
第１出力端Ｔｏ１がローレベルＬに置かれる要因としては図３に示す第１リセット部１１でたとえばトランジスタＱ１１のドレインＤとソースＳが何らかの要因でショートした場合や、トランジスタＱ１１が何らかの要因で常時オン状態に置かれている場合が想定される。この要因としてはたとえばトランジスタＱＡのソースＳ、ドレインＤ及びゲートＧの少なくとも１つがオープン状態が推定できる。なお、第１出力端Ｔｏ１がローレベルＬに置かれる異常時では図８（ｅ）に示す第１出力パルス列Ｃ及び第１出力信号Ｅは正常時とは異なるが、図８（ａ）〜（ｄ），（ｆ）は図５に示した図５（ａ）〜（ｄ），（ｆ）とそれぞれと同じ、いわゆる正常状態を示す。
【００９３】
図８（ａ）はＣＰＵ２ａから出力される基準入力パルスＣＬＫを示す。基準入力信号ＣＬＫは正常状態であり、説明の便宜上、パルスが発生する順に符号ｐ１，ｐ２，ｐ３，及びｐ４を付している。
【００９４】
図８（ｂ）は第１入力パルス列Ａを示す。第１入力パルス列Ａも正常状態である。第１入力パルス列Ａはパルスの構成上、基準入力パルスＣＬＫのパルスｐ１，ｐ３が抽出されたパルス列と等価であり、第１入力端Ｔｉ１に印加される。見方を変えると第１入力パルス列Ａは、基準入力パルスＣＬＫのパルスｐ２，ｐ４が間引きされたパルス列と等価である。
【００９５】
図８（ｃ）は第２入力パルス列Ｂを示す。第２入力パルス列Ｂも第１入力パルス列Ａ同様に正常状態である。第２入力パルス列Ｂはパルスの構成上、基準入力パルスＣＬＫのパルスｐ２，ｐ４が抽出されたパルス列と等価であり、第２入力端Ｔｉ２に印加される。見方を変えると第２入力パルス列Ｂは、基準入力パルスＣＬＫのパルスｐ１，ｐ３が間引きされたパルス列と等価である。
【００９６】
図８（ｄ）はウォッチドッグタイマ６から出力される監視信号ＷＤＴを示す。監視信号ＷＤＴは図８（ａ）に示す基準入力パルスＣＬＫが正常であるかどうかを監視し、正常である場合はたとえばハイレベルＨを異常である場合にはローレベルＬをそれぞれ出力するよう設定される。図７（ａ）に示す基準入力パルスＣＬＫが正常であるのでウォッチドッグタイマ６は監視信号ＷＤＴとしてハイレベルＨを出力する。
【００９７】
図８（ｅ）は第１リセット部１１の第１出力パルス列Ｃ及び第１リセット信号Ｅを示す。第１出力パルス列Ｃ及び第１リセット信号Ｅは正常である場合には図８（ｂ）に示す第１入力パルス列Ａの極性が反転されたものとなるが、第１リセット部１１の第１出力端Ｔｏ１がローレベルＬに置かれているので当然、正常時とは異なる信号波形となる。まず時刻ｔ２１〜ｔ２２の区間は第１出力端Ｔｏ１がローレベルＬに置かれる前の状態の正常区間であるので、第１出力パルス列Ｃ及び第１リセット信号Ｅは正常に出力される。時刻ｔ２３で第１出力端Ｔｏ１がローレベルＬに置かれたとすると時刻ｔ２３以降は異常状態となる。正常状態時では符号ＰＲ２で示すように時刻ｔ２４ではローレベルＬとなり、このローレベルＬは時刻ｔ２５まで継続するが、第１出力端Ｔｏ１がローレベルＬに置かれるため時刻ｔ２３以降は異常状態であるローレベルＬを出力する。
【００９８】
図８（ｆ）は第２リセット部１２の第２出力パルス列Ｄ及び第２リセット信号Ｆを示す。図８は、第２リセット部１２は正常状態としているので、当然のことながら、第２出力パルス列Ｄ及び第２リセット信号Ｆは正常に出力される。すなわち、第２出力パルス列Ｄ及び第２リセット信号Ｆは図８（ｃ）に示した第２入力パルス列Ｂの極性が反転されたものと等価になる。
【００９９】
図８（ｇ）はリセット手段１を含むリセット回路１００Ｂ全体が正常であるのか異常であるのかを示す。図８（ｅ）に示す第１出力パルス列Ｃ及び第１リセット信号Ｅは、時刻ｔ２３以前は正常に出力しているにもかかわらず、時刻ｔ２３以降は異常であるローレベルＬに固定された状態を示している。こうした状態になる原因は、たとえば第１リセット部１１が時刻ｔ２３で異常を発生している場合、あるいは時刻ｔ２３で監視される電源電圧ｖｐｐが異常になっているにも関わらず、第２リセット部１２がそうした異常状態を検知できていない場合が考えられる。いずれにしても、時刻ｔ２３〜ｔ２４で第１リセット信号Ｅが正常動作と異なる論理を出力していることや、時刻ｔ２６〜ｔ２７で第１リセット信号Ｅと第２リセット信号Ｆの両方がローレベルＬとなっていることなどにより、異常と判断される。
【０１００】
図９は図２、図４に示した信号処理回路３の具体的な回路構成の一例を示す。信号処理回路３は、ＤフリップフロップＦＦ１，ＦＦ２、論理積回路ＡＮＤ３，ＡＮＤ４、インバータＩＮＶ１〜５で構成される。
【０１０１】
信号処理回路３は基準入力パルスＣＬＫを元にして第１入力パルス列Ａ及び第２入力パルス列Ｂを生成する。図９に示した信号処理回路３は説明の便宜上シンプルな回路構成を示している。実際の回路構成は、基準入力パルスＣＬＫの周期（周波数）、リセット時間、ウォッチドッグタイマ６での各種設定時間、第１リセット部１１及び第２リセット部１２の周波数応答特性などにより、特に基準入力パルスＣＬＫを分周するＤフリップフロップの段数は変わってくる。
【０１０２】
信号処理回路３は論理積回路ＡＮＤ３，ＡＮＤ４で構成したが、これらは否定論理積回路ＮＡＮＤや否定論理輪回路ＮＯＲの組み合わせで構成してもかまわない。
【０１０３】
図９において、基準入力パルスＣＬＫはＤフリップフロップＦＦ１のクロック入力端ＣＰに直接入力される．基準入力パルスＣＬＫはインバータＩＮＶ１を介してＤフリップフロップＦＦ２のクロック入力端ＣＰにも入力される。基準入力パルスＣＬＫは図２及び図５（ａ）に示したものと本質的に同じであるが説明の便宜上、立上りエッジｅｒ及び立下りエッジｅｆを付している。
【０１０４】
ＤフリップフロップＦＦ１，ＦＦ２はクロック入力端ＣＰに入力される基準入力パルスＣＬＫに同期しＤ入力の値を読み込む。次の基準入力パルスＣＬＫがくるまでの期間、Ｄ入力の値を維持、記憶する。こうしたＤフリップフロップの特性はよく知られている。
【０１０５】
ＤフリップフロップＦＦ１，ＦＦ２のそれぞれのＱ出力とそれぞれのＤ入力にはそれぞれインバータＩＮＶ２及びインバータＩＮＶ３が接続される。したがって、Ｄ入力には一般的にＱバー出力が入力される。ＤフリップフロップにＱバー出力が取り出せるものも存在する。こうしたＤフリップフロップを用いる場合にはインバータＩＮＶ２，ＩＮＶ３は不要であり、Ｑ出力とＤ入力とを直接接続する。
【０１０６】
ＤフリップフロップＦＦ１のＱ出力には基準入力パルスＣＬＫを２分の１に分周した第１分周パルスＸが取り出される。第１分周パルスＸは基準入力パルスＣＬＫの立上りエッジｅｒを検知して出力される。ＤフリップフロップＦＦ２のＱ出力には基準入力パルスＣＬＫを２分の１に分周した、第２分周パルスＹが取り出される。第２分周パルスＹもクロック入力端ＣＰに入力されるパルスの立上りエッジを検知して取り出されるが、インバータＩＮＶ１によって、基準入力パルスＣＬＫの立上りエッジと立下りエッジが逆転するために、第２分周パルスＹは基準入力パルスＣＬＫでの立下りエッジｅｆを基点として出力される。このため、第１分周パルスＸと第２分周パルスＹとの間にはパルス１つ分のずれが生じる
【０１０７】
第１論理積回路ＡＮＤ３及び第２論理積回路ＡＮＤ４は第１分周パルスＸ及び第２分集パルスＹを元にしてそれぞれ第１入力パルス列Ａ及び第２入力パルス列Ｂを生成する。第１論理積回路ＡＮＤ３は第１分周パルスＸと、第２分周パルスＹをインバータＩＮＶ４で反転したパルスを論理積演算する。この演算によって第１入力パルス列Ａが出力される。
【０１０８】
第２論理積回路ＡＮＤ４は第２分周パルスＹと、第１分周パルスＸをインバータＩＮＶ５で反転したパルスを論理積演算する。この演算によって第２入力パルス列Ｂが出力される。
【０１０９】
第１入力パルス列Ａ及び第２入力パルス列ＢのハイレベルＨが第１電位に、ローレベルＬが第２電位にそれぞれ対応する。第１入力パルス列Ａの第１電位（ハイレベルＨ）と第２入力パルス列Ｂの第１電位（ハイレベルＨ）は時間軸で重ならず、かつ、それらは互いに先方の第２電位（ローレベルＬ）の区間に位置されるよう両者のパルス列が配置される。
【０１１０】
第１入力パルス列Ａ及び第２入力パルス列Ｂのそれぞれの極性を反転させた場合であっても本発明には適用できる。この場合には時間軸で重ならないのは両者ともローレベルＬとなり、ローレベルＬが第１電位に対応し、ハイレベルＨが第２電位に対応する。
【０１１１】
図１０は本発明にかかるリセットパルス列を温度の異常を検出する異常検出回路に用い、延いては温度保護回路に適用する一例を示す。温度保護回路は、たとえば降圧型や昇圧型のスイッチングレギュレータやパワートランジスタが内蔵される各種のリニア回路に付設されることが少なくない。図１０に示すリセット回路は大きく分けると本発明にかかるリセットパルス列を用いたリセット手段と温度の異常を検知する温度検知部で構成される。
【０１１２】
第１感温回路２０は感温素子としてのトランジスタＱ２１を有する。トランジスタＱ２１はたとえばバイポーラ型のＮＰＮトランジスタを用いる。図１０には感温素子としてトランジスタＱ２１の単体を示したが、ダイオードを直列に接続したり、あるいはこうしたダイオードとトランジスタを組み合わせたり、さらには抵抗を組み合わせて構成することができる。本発明の一実施形態では最も簡便な感温素子としてトランジスタＱ２１を示した。第１感温回路２０はトランジスタＱ２１のベース・エミッタ間の順方向電圧の大きさが温度に依存するという特性を利用し併せてトランジスタのスイッチ特性を利用して所定の温度を検知する。
【０１１３】
トランジスタＱ２１のエミッタＥは接地電位ＧＮＤに接続される。これによって、トランジスタＱ２１のベースＢにはベース・エミッタ間の順方向電圧Ｖｄが直接現れる。順方向電圧は、常温（２５℃）では０．７Ｖ程度であることが知られている。また、順方向電圧Ｖｄは、マイナス２ｍＶ／℃程度で変化することも知られている。したがって、トランジスタＱ２１が１７５℃の環境下に置かれると、トランジスタＱ２１のベースＢに０．４Ｖの電圧が印加されるとトランジスタＱ２１はオンする。
【０１１４】
トランジスタＱ２１のベースＢの電位は抵抗Ｒ２１，Ｒ２２，Ｒ２３、トランジスタＱ２３、及び基準電圧Ｅ３によって決められている。トランジスタＱ２３はトランジスタＱ２１のオンオフ動作に温度のヒステリシス幅をもたせるために用意される。ここでヒステリシス幅とはトランジスタＱ２１のオン、オフを同じ温度で行うのではなくオンとオフのタイミングに温度差をもたせるというものである。したがって、温度が常温状態から高温状態に向かって上昇する場合のトランジスタＱ２１がオンする温度と、高温状態から常温状態に向かって下降する時のトランジスタＱ２１がオフする温度は同じ１７５℃ではなく、たとえば１５０℃に設定するというものである。このためにトランジスタＱ２１のベース電位、すなわちトランジスタＱ２１のベース・エミッタ間電圧Ｖｄは１７５℃を検知する時にはたとえば０．４Ｖに設定され、１５０℃を検知する時には０．４Ｖよりも少し高い０．４５Ｖの２つのレベルが切り替わるようにトランジスタＱ２３が用意される。
【０１１５】
リセット手段１ｂは第１のリセット部１１ｂと第２のリセット部１２ｂを有する。第１のリセット部１１ｂにはスイッチＳＷ２１が付設される。スイッチＳＷ２１はスイッチ片Ｓ１と定電流ｉ１で構成される。スイッチ片Ｓ１はたとえばｐチャンネル型ＭＯＳＦＥＴやバイポーラＰＮＰトランジスタで構成される。定電流ｉ１は電源端子ＶＰＰ側から供給される。定電流ｉ１は、スイッチ片Ｓ１と協働し感温素子としてのトランジスタＱ２１をオンまたはオフさせる。したがって、スイッチＳＷ２１は第１感温回路２０を常温で作動させることができる。本来トランジスタＱ２１をオンさせるには第１感温回路２０をたとえば１７５℃の高温に置かなければならないが本発明では常温で第１感温回路２０の回路機能を検証することができる。
【０１１６】
トランジスタＱ２１のコレクタＣには、第１感温回路２０のスイッチ出力が取り出される。したがって、トランジスタＱ２１は感温素子としての回路機能と所定の温度を検知したときに出力されるスイッチング素子としての回路機能を併せもつ。トランジスタＱ２１のコレクタＣには電源端子ＶＰＰから定電流ｉ２が供給される。定電流ｉ２はトランジスタＱ２１の負荷電流である。定電流ｉ２の替わりにたとえば抵抗を用いてもかまわない。
【０１１７】
トランジスタＱ２１のコレクタＣに出力された感温出力信号はトランジスタＱ２２のゲートＧに加えられる。トランジスタＱ２２はたとえば、ｐチャンネル型のＭＯＳＦＥＴで構成される。トランジスタＱ２２のソースＳは電源端子ＶＰＰに接続され、そのドレインＤは抵抗Ｒ２４を介して接地電位ＧＮＤに接続される。
【０１１８】
インバータＩＮＶ２１の入力はトランジスタＱ２２のドレインＤに接続され、その出力から第１出力パルス列Ｃｂが出力される、なお、インバータＩＮＶ２１の出力はトランジスタＱ２３のゲートＧにも印加される。第１出力パルス列ＣｂがハイレベルＨの時にトランジスタＱ２３はオンし、ノードＮ２の電位はほぼ接地電位ＧＮＤと等しくなる。この時、ノードＮ１の電位Ｖｎ１Ｌは、Ｖｎ１Ｌ＝Ｅ１・Ｒ２２／（Ｒ２１＋Ｒ２２）となる。第１出力パルス列ＣｂがローレベルＬの時にトランジスタＱ２３はオフし、この時のノードＮ１の電位Ｖｎ１Ｈは、Ｖ１ｎＨ＝Ｅ１・（Ｒ２２＋Ｒ２３）／（Ｒ２１＋Ｒ２２＋Ｒ２３）となり、Ｖｎ１Ｈ＞Ｖｎ１Ｌの関係に置かれる。電位Ｖｎ１Ｌはたとえば１７５℃に対応する、たとえば０．４Ｖであり、電位Ｖｎ１Ｈはたとえば１５０℃に対応する、たとえば０．４５Ｖである。
【０１１９】
第２の感温回路２１の内部回路は第１の感温回路２０と同じであるので説明は省略する。また第２のリセット部１２ｂは第１のリセット部１１ｂの内部回路と同じであるので説明は省略する。ただし、第２のリセット部１２ｂは第１入力パルス列Ｂで駆動されるため、第１入力パルス列Ｂに対応した第２出力パルス列Ｄｂを出力する。すなわち第２出力パルス列Ｄｂは第１出力パルス列Ｃｂとはたとえば第１電位同士となるロ−レベル同士が時間軸で重ならない位置関係に配列される。
【０１２０】
本構成により監視の対象となるリニア回路の温度異常を検知（診断）しながら、感温回路２１及び２２、リセット部１１ｂ及び１２ｂが正常動作できるかどうかという自己診断もできる回路を提供する。
【０１２１】
また、図３のリセット回路と図１０の感温回路を併用することも可能である。たとえば図３に示した第１出力パルス列Ｃ及び第２出力パルス列Ｄをインバータを介して図１０のスイッチＳＷ２１及びＳＷ２２に入力することで、電源電圧ｖｐｐの異常及び温度異常の両方を検知することができるだけではなく、本発明のポイントとなる自己診断機能も付与することができる。
【０１２２】
図１１は本発明にかかるリセットパルス列を過電圧保護回路に用いる一例を示す。過電圧保護回路はたとえばＣＰＵの電源電圧として供給されるたとえば降圧型や昇圧型のスイッチングレギュレータの出力電圧を監視し、該出力電圧が所定の大きさを超えた時にＤＣ−ＤＣスイッチングレギュレータ全体の回路動作を遮断して、たとえばＣＰＵへの電源電圧の供給を遮断する。なお、過電圧保護回路に用いるリセット手段は図３に示したリセット手段１と技術的思想が類似する。すなわち、図３に示すものはたとえばロジックシステム３としてＣＰＵに供給される電源電圧が低下した場合を示すものであった。これに対して、図１１はロジックシステム３の電源電圧が規定の範囲よりも高い方に変動した場合を示しており、いずれもがＣＰＵなどの被監視回路の電圧を監視するものに関するからである。
【０１２３】
図１１に示すリセット手段１ｄは第１リセット部１１ｄ及び第２リセット部１２ｄを有する。第２リセット部１２ｄの内部回路は第１リセット部１１と同じであるので説明は省略する。第１リセット部１１ｄはたとえばＤＣ−ＤＣスイッチングレギュレータの出力電圧または該出力電圧に比例した被監視電圧Ｗを受け入れる。被監視電圧Ｗは抵抗Ｒ４１の第１端に印加される。抵抗Ｒ４１の第２端と抵抗Ｒ４２の第２端は共通に接続される。抵抗Ｒ４１と抵抗Ｒ４２の共通接続点はノードＸで示される。抵抗Ｒ４２の第２端はたとえばｐチャンネル型ＭＯＳＦＥＴで構成されるトランジスタＱ４１のドレインＤに接続される。抵抗Ｒ４２とトランジスタＱ４１の共通接続点はノードＹで示す。トランジスタＱ４１のソースＳは接地電位ＧＮＤに接続される。
【０１２４】
図１１においてトランジスタＱ４１、インバータＩＮＶ４１、及び第１入力パルス列Ａによって本発明のパルス列リセット手段を構成する。リセット手段は被監視対象となる電圧Ｗと接地電位ＧＮＤとの間に直列に接続される。こうした回路構成は記述の図３に示したトランジスタＱＡ、抵抗Ｒ１１，Ｒ１２、及び第１入力パルス列Ａによって構成されるリセット手段が電源端子ＶＰＰ（電源電圧ｖｐｐ）と接地電位ＧＮＤとの間に直列に接続されたものと基本的には同じ回路構成である。
【０１２５】
図１１に示したリセット回路を要約すると次のとおりである。すなわち、ＣＰＵ等の被監視回路に供給する電圧Ｗを分圧する第１分圧手段として、抵抗Ｒ４１，Ｒ４２が用意される。抵抗Ｒ４１，Ｒ４２で生成した電圧Ｖｘは第１比較手段としてのコンパレータＣＭＰ４１で第１参照電圧としての参照電圧Ｅ４と比較される。そして、第1比較手段としてのコンパレータＣＭＰ４１の出力に接続される第１スイッチ部と、前記第２分圧手段で生成した電圧を第２参照電圧（無符号）と比較する第２比較手段と、前記第２比較手段の出力に接続される第２スイッチ部と、前記第１入力パルス列で駆動され前記第１分圧手段での分圧比を切り替える第１スイッチ部と、前記第２入力パルス列で駆動され前記第２分圧手段での分圧比を切り替える第２スイッチ部とを有する。こうした回路構成によって、第１リセット部１１ｄ及び第２リセット部１２ｄは図１０に示したものと同様にそれぞれ第１出力パルス列（Ｃｃ）及び第２出力パルス列（Ｄｃ）を出力する。なお、第１参照電圧（Ｅ４）と第２参照電圧は別々に用意せずに兼用してもかまわない。
【０１２６】
図１２は、リセットまたは異常検出の対象が１つのロジックシステム（被監視回路）２の中に複数存在する場合にリセット及び異常検出をほぼ同時に、かつ、短時間で実行する処理手順を示す。ロジックシステム２がたとえばＤＣ−ＤＣスイッチングレギュレータであるとすると、温度及び過電圧が異常検出の対象となり、リセットの対象となることは既述の図１０〜図１１を用いて説明したとおりである。
【０１２７】
図１２（ａ）は図１０〜図１１で取り上げた第１出力パルス列Ｃｂ，Ｃｃ及び第２出力パルス列Ｄｂ，Ｄｃに基づきほぼ同じタイミングでロジックシステム２を制御する状態を示した模式図である。
【０１２８】
第１出力パルス列Ｃｂは図１０に示した第１リセット部１１ｂから、同じく第１出力パルス列Ｃｃは図１１に示した第１リセット部１１ｃからそれぞれ出力される。
【０１２９】
第２出力パルス列Ｄｂは図１０に示した第２リセット部１２ｂから、同じく第２出力パルス列Ｄｃは図１１に示した第２リセット部１２ｃからそれぞれ出力される。
【０１３０】
第１出力パルス列Ｃｂ，Ｃｃは論理積回路ＡＮＤ５に印加される。論理積回路ＡＮＤ５は第１リセット信号Ｇを出力する。第２出力パルス列Ｄｂ，Ｄｃは論理積回路ＡＮＤ６に印加される。論理積回路ＡＮＤ６は第２リセット信号Ｈを出力する
【０１３１】
第１リセット信号Ｇ及び第２リセット信号Ｈはロジックシステム２に供給される。ロジックシステム２は、第１リセット信号Ｇ及び第２リセット信号Ｈの配列に基づき検証された信号が本来のリセット信号であるか、それとも各被監視回路のリセット部に不具合が生じたのかを判定し、本来のリセット信号であると認定された場合にはリセットの処理を受けつける。もし被監視回路のリセット部に異常が発生したと判定された場合には、たとえばＬＥＤの赤ランプを点灯や音声等で使用者に感温回路２０及び２１、リセット手段１ｂ及び１ｃの良否を告知したりすることができる。もちろん、ランプや音声を使わずに所定の時間が経過した後に自動的にリセット動作を実行するようにしてもよい。
【０１３２】
図１２（ｂ）、（ｃ）は図１２（ａ）に示した第１出力パルス列Ｃｂ，Ｃｃ及び第２出力パルス列Ｄｂ，Ｄｃが時間差をもって出力される状態を示す。こうした時間差は第１入力パルス列Ａ及び第２入力パルス列Ｂに所定のパルス幅と時間差をもたせることでなされる。第１出力パルス列Ｃｂと第２出力パルス列Ｄｂの配列に基づき温度保護回路に対して出力論理の切り替えが実行される。同様に図１１で説明した過電圧保護回路に用いた第１出力パルス列Ｃｃと第２出力パルス列Ｄｃとの配列に基づき過電圧保護回路に対して出力論理の切り替えが実行される。これによって温度保護回路、及び過電圧保護回路の診断を実施しその良否を判定することができる。
【０１３３】
図１２（ｂ）において、第１出力パルス列Ｃｂが正常に出力されると時刻ｔ１〜ｔ２及び時刻ｔ９〜ｔ１０の区間でローレベルＬを維持し、時刻ｔ２〜ｔ９及び時刻ｔ１０以降はハイレベルＨを維持する。また、第１出力パルス列Ｃｃが正常に出力されると時刻ｔ５〜ｔ６及び時刻ｔ１３〜ｔ１４の区間でローレベルＬを維持し、時刻ｔ１〜ｔ５、時刻ｔ６〜ｔ１３及び時刻ｔ１４以降はハイレベルＨを維持する。
【０１３４】
図１２（ｃ）には第２出力パルス列の信号Ｄｂ及びＤｃを示す。第２出力パルス列Ｄｂが正常に出力されると時刻ｔ３〜ｔ４及び時刻ｔ１１〜ｔ１２の区間でローレベルＬを維持し、時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ１１及び時刻ｔ１２以降はハイレベルＨを維持する。また、第１出力パルス列Ｃｃが正常に出力されると時刻ｔ７〜ｔ８及び時刻ｔ１５〜ｔ１６の区間でローレベルＬを維持し、時刻ｔ１〜ｔ７、時刻ｔ８〜ｔ１５及び時刻ｔ１６以降はハイレベルＨを維持する。
【０１３５】
図１２（ｄ）には論理積回路ＡＮＤ５から出力される第１リセット信号Ｇ及び論理積回路ＡＮＤ６から出力される第２リセット信号Ｈを示す。第１リセット信号Ｇは第1出力パルス列Ｃｂ，Ｃｃによって時刻ｔ１〜ｔ２、時刻ｔ５〜ｔ６、時刻ｔ９〜ｔ１０及び時刻ｔ１３〜ｔ１４でローレベルＬを維持し、時刻ｔ２〜ｔ５、時刻ｔ６〜ｔ９、時刻ｔ１０〜ｔ１３及び時刻ｔ１４以降はハイレベルＨを維持する。第２リセット信号Ｈは第２出力パルス列Ｄｂ，Ｄｃによって時刻ｔ３〜ｔ４、時刻ｔ７〜ｔ８、時刻ｔ１１〜ｔ１２及び時刻ｔ１５〜ｔ１６でローレベルＬを維持し、時刻ｔ１〜ｔ３、時刻ｔ４〜ｔ７、時刻ｔ８〜ｔ１１、時刻ｔ１２〜ｔ１５及び時刻ｔ１６以降はハイレベルＨを維持する。
【０１３６】
第１リセット信号Ｇ及び第２リセット信号Ｈが１２（ｄ）に示す信号配列の場合には、温度保護回路、過電圧保護回路の２つの被監視回路はすべて正常であると判定される。時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４は感温回路が自己診断している時刻であり、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８は過電圧保護回路が自己診断している区間である。
【０１３７】
また、図１２には２つの被監視回路を例示したが、２つ以上の機能診断に適用する場合には図１２に示した回路構成に基づき各被監視回路の機能診断は時間差をもって実行することになる。なお、リセット回路の各部分の自己診断時刻を変動しても構わない。
【産業上の利用可能性】
【０１３８】
以上説明したように、本発明にかかるリセットパルス列またはそれを用いたリセット回路はリセット回路自体が正常であるかどうかを診断でき、かつ、同時に診断機能を損なわずに監視できるので、リセット回路だけではなく各種の異常検出にも適用できるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【０１３９】
１，１ｂ，１ｃ，１ｄ  リセット部
２  ロジックシステム
２ａ  中央処理装置（ＣＰＵ）
３  信号処理回路
６  ウォッチドッグタイマ
１１，１１ｂ，１１ｃ  第１リセット部
１２，１２ｂ，１２ｃ  第２リセット部
２０  第１感温回路
２１  第２感温回路
１００，１００Ａ，１００Ｂ  リセット回路
Ａ  第１入力パルス列
ＡＮＤ１〜ＡＮＤ６  論理積回路
Ｂ  第２入力パルス列
Ｃ，Ｃｂ，Ｃｃ  第１出力パルス列
ＣＬＫ  基準入力パルス
ＣＭＰ１１，ＣＭＰ１２，ＣＭＰ４１  コンパレータ
Ｄ，Ｄｂ，Ｄｃ  第２出力パルス列
Ｅ  第１リセット信号
Ｅ１〜Ｅ４  参照電圧
Ｆ  第２リセット信号
ＦＦ１〜ＦＦ２  Ｄフリップフロップ
Ｇ  第１リセット信号
Ｈ  第２リセット信号
ＩＮＶ１〜５、ＩＮＶ２１、ＩＮＶ４１  インバータ
Ｎ１，Ｎ２  ノード
Ｑ１１、Ｑ１２、Ｑ２１，Ｑ２２，Ｑ４１  トランジスタ
ＱＡ，ＱＢ  トランジスタ
Ｒ１１〜Ｒ１６  抵抗
Ｒ２１〜Ｒ２４  抵抗
Ｒ４１，Ｒ４２  抵抗
Ｓ１  スイッチ片
ＳＷ２１  スイッチ
Ｔｉ１  第１入力端
Ｔｉ２  第２入力端
Ｔｏ１  第１出力端
Ｔｏ２  第２出力端
ＶＰＰ  電源端子
ｖｐｐ  電源電圧
Ｗ  被監視電圧
ＷＤＴ  ウォッチドッグタイマ出力
Ｘ  第１分周パルス
Ｙ  第２分周パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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