(57)【特許請求の範囲】
【請求項１】
第１のプレート線と、
第２のプレート線と、
前記第１のプレート線と前記第２のプレート線との間に直列接続された第１及び第２の強誘電体キャパシタと、
前記第１のプレート線と前記第２のプレート線との間に直列接続された第３及び第４の強誘電体キャパシタと、
前記第１及び第２の強誘電体キャパシタ間の接続点に接続された第１の端子と前記第３及び第４の強誘電体キャパシタ間の接続点に接続された第２の端子との間でクロスカップリングされた２つのインバータを有するラッチ回路とを有し、
前記第１のプレート線の電圧を第１の方向に変化させてその後前記第１の方向と逆の第２の方向に変化させるとともに、前記第２のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させる際に、前記第１のプレート線の電圧を前記第１の方向に変化させた後であり且つ前記第２のプレート線の電圧を前記第１の方向に変化させる前に、前記第２のプレート線の電圧を前記第２の方向に変化させる制御回路、
を含む不揮発性データ記憶回路。
【請求項２】
前記制御回路は、前記第１のプレート線の電圧を前記第１の方向に変化させた後であり且つ前記第２のプレート線の電圧を前記第１の方向に変化させる前に、前記第２のプレート線の電圧を前記第２の方向に変化させた後、前記ラッチ回路の動作を開始する前に、前記第２のプレート線をフローティング状態にする、請求項１記載の不揮発性データ記憶回路。
【請求項３】
前記制御回路は、前記第１のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させるとともに、前記第２のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させる際に、前記第１のプレート線の電圧の前記第２の方向への変化と前記第２のプレート線の電圧の前記第１の方向への変化とを同時に行わせる、請求項１又は２記載の不揮発性データ記憶回路。
【請求項４】
前記制御回路は、前記第１のプレート線の電圧の前記第２の方向への変化と前記第２のプレート線の電圧の前記第１の方向への変化とを同時に行わせる際に、前記第１のプレート線と前記第２のプレート線とを短絡する、請求項３記載の不揮発性データ記憶回路。
【請求項５】
前記制御回路は、同一の制御信号をゲートに受け取る第１乃至第３のＭＯＳトランジスタを含み、前記制御信号の特定の信号レベル変化による前記第１のＭＯＳトランジスタの状態変化により前記第１のプレート線と前記第２のプレート線とが短絡状態から切断状態に変化し、前記特定の信号レベル変化による前記第２のＭＯＳトランジスタの状態変化により前記第１のプレート線が前記第２の方向に引っ張られ、前記特定の信号レベル変化による前記第３のＭＯＳトランジスタの状態変化により前記第２のプレート線が前記第１の方向に引っ張られる、請求項４記載の不揮発性データ記憶回路。
【請求項６】
第１のプレート線と、第２のプレート線と、前記第１のプレート線と前記第２のプレート線との間に直列接続された第１及び第２の強誘電体キャパシタと、前記第１のプレート線と前記第２のプレート線との間に直列接続された第３及び第４の強誘電体キャパシタと、前記第１及び第２の強誘電体キャパシタ間の接続点に接続された第１の端子と前記第３及び第４の強誘電体キャパシタ間の接続点に接続された第２の端子との間でクロスカップリングされた２つのインバータを有するラッチ回路とを含む不揮発性データ記憶回路において、
前記第１のプレート線の電圧を第１の方向に変化させてその後前記第１の方向と逆の第２の方向に変化させ、前記第２のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させる際に、前記第１のプレート線の電圧を前記第１の方向に変化させた後であり且つ前記第２のプレート線の電圧を前記第１の方向に変化させる前に、前記第２のプレート線の電圧を前記第２の方向に変化させる
段階を含む不揮発性データ記憶回路の制御方法。
【請求項７】
前記第１のプレート線の電圧を前記第１の方向に変化させた後であり且つ前記第２のプレート線の電圧を前記第１の方向に変化させる前に、前記第２のプレート線の電圧を前記第２の方向に変化させた後、前記ラッチ回路の動作を開始する前に、前記第２のプレート線をフローティング状態にする段階を更に含む、請求項６記載の不揮発性データ記憶回路の制御方法。
【請求項８】
前記第１のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させるとともに、前記第２のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させる際に、前記第１のプレート線の電圧の前記第２の方向への変化と前記第２のプレート線の電圧の前記第１の方向への変化とを同時に行う段階を更に含む、請求項６又は７記載の不揮発性データ記憶回路の制御方法。
【請求項９】
前記第１のプレート線の電圧の前記第２の方向への変化と前記第２のプレート線の電圧の前記第１の方向への変化とを同時に行わせる際に、前記第１のプレート線と前記第２のプレート線とを短絡する段階を更に含む、請求項８記載の不揮発性データ記憶回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、不揮発性データ記憶回路及び不揮発性データ記憶回路の制御方法に関する。
【背景技術】
【０００２】
不揮発性データ記憶回路として、ラッチ回路と強誘電体キャパシタとを利用した回路がある。この回路では、クロスカップリングされた２つのインバータを有するラッチ回路の２つのデータ端子のそれぞれに、強誘電体キャパシタを接続する。電源オン等のタイミングで、強誘電体キャパシタの異なる分極方向に応じた異なる量の電荷を強誘電体キャパシタから２つのデータ端子に読み出すことにより、２つのデータ端子間で電圧差を生成する。その後、ラッチ回路を駆動して２つのデータ端子の電圧に対するセンス動作（増幅動作）を行うことにより、強誘電体キャパシタの分極方向として記憶されていた不揮発性のデータをラッチ回路に読み出すことができる。
【０００３】
上記の不揮発性データ記憶回路では、２つのデータ端子の各々に２つの強誘電体キャパシタを接続することにより、２つのデータ端子間に発生する電圧差を大きくし、データ読み出しの信頼性を向上させることができる。具体的には、２つの強誘電体キャパシタが直列に接続された強誘電体キャパシタ列を２列設け、一方の列の２つの強誘電体キャパシタ間の接続点を一方のデータ端子に接続し、他方の列の２つの強誘電体キャパシタ間の接続点を他方のデータ端子に接続する。各々の強誘電体キャパシタ列の第１端に第１のプレート線を接続し、第２端に第２のプレート線を接続する。
【０００４】
ラッチ回路の格納データ値に応じて２つのデータ端子の一方がハイで他方がローである状態において、２つのプレート線をハイの状態及びローの状態に順次設定することにより、４つの強誘電体キャパシタがデータ値に応じた方向に分極される。このとき、各々の強誘電体キャパシタ列に含まれる２つの強誘電体キャパシタは、互いに逆方向に分極される。データ読み出し時には、例えば第１のプレート線をハイに設定し、第２のプレート線をローに設定することにより、第１の強誘電体キャパシタ列の分極方向と第２の強誘電体キャパシタ列の分極方向との差に応じて、２つのデータ端子間に大きな電圧差が生成される。その後、ラッチ回路を駆動して２つのデータ端子の電圧に対するセンス動作（増幅動作）を行うことにより、強誘電体キャパシタの分極方向として記憶されていた不揮発性のデータをラッチ回路に読み出すことができる。
【０００５】
強誘電体キャパシタのデータ読み出しは破壊読み出しであるため、次回のデータ読み出しに備えて、ラッチ回路に格納されたデータを強誘電体キャパシタに再書き込みする必要がある。具体的には、強誘電体キャパシタの格納データをラッチ回路に読み出した後に、前述のように２つのプレート線をハイの状態及びローの状態に順次設定することにより、再書き込みを実行することができる。
【０００６】
強誘電体キャパシタが高い温度にさらされると、そのヒステリシス特性の特性曲線間の間隔が狭くなり、残留分極量が減少する減極現象が発生する。強誘電体キャパシタが減極している場合、ラッチの２つのデータ端子間の電圧差が小さくなるため、上記の再書き込みを十分に行えない場合がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２７６２５３号公報
【特許文献２】特開２００４−８７００３号公報
【特許文献３】特開２００１−１４３４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、ラッチ回路と強誘電体キャパシタとを含む不揮発性データ記憶回路において確実なデータ再書き込みを実現することが望まれる。
【課題を解決するための手段】
【０００９】
不揮発性データ記憶回路は、第１のプレート線と、第２のプレート線と、前記第１のプレート線と前記第２のプレート線との間に直列接続された第１及び第２の強誘電体キャパシタと、前記第１のプレート線と前記第２のプレート線との間に直列接続された第３及び第４の強誘電体キャパシタと、前記第１及び第２の強誘電体キャパシタ間の接続点に接続された第１の端子と前記第３及び第４の強誘電体キャパシタ間の接続点に接続された第２の端子との間でクロスカップリングされた２つのインバータを有するラッチ回路と、前記第１のプレート線の電圧を第１の方向に変化させてその後前記第１の方向と逆の第２の方向に変化させるとともに、前記第２のプレート線の電圧を前記第１の方向に変化させてその後前記第２の方向に変化させる際に、前記第１のプレート線の電圧を前記第１の方向に変化させた後であり且つ前記第２のプレート線の電圧を前記第１の方向に変化させる前に、前記第２のプレート線の電圧を前記第２の方向に変化させる制御回路を含む。
【発明の効果】
【００１０】
少なくとも１つの実施例によれば、ラッチ回路と強誘電体キャパシタとを含む不揮発性データ記憶回路において確実なデータ再書き込みを実現することができる。
【図面の簡単な説明】
【００１１】
【図１】不揮発性ラッチ回路の構成の一例を示す図である。
【図２】図１に示す不揮発性ラッチ回路の読み出し動作の一例を示す図である。
【図３】図１に示す不揮発性ラッチ回路の書き込み動作の一例を示す図である。
【図４】強誘電体キャパシタが減極している状態における読み出し動作の一例を示す図である。
【図５】不揮発性データ記憶回路の実施例の構成の一例を示す図である。
【図６】第２のプレート線に印加する電圧を生成する制御回路の回路部分の構成の一例を示す図である。
【図７】図６に示す回路への入力である制御信号及び回路からの出力である電圧信号のそれぞれの波形例を示すタイミングチャートである。
【図８】強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の一例を示す図である。
【図９】強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の別の一例を示す図である。
【図１０】強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の更に別の一例を示す図である。
【図１１】強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の更に別の一例を示す図である。
【図１２】第１及び第２のプレート線に印加する電圧を生成する制御回路の回路部分の構成の一例を示す図である。
【図１３】図１２に示す回路への入力である制御信号の波形例を示すタイミングチャートである。
【図１４】図５に示す不揮発性データ記憶回路及びその周辺回路の構成の一例を示す図である。
【図１５】図１４の回路の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお異なる図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１３】
図１は、不揮発性ラッチ回路の構成の一例を示す図である。図１に示す不揮発性ラッチ回路は、強誘電体キャパシタ１１乃至１４、ＰＭＯＳトランジスタ１５乃至１７、２３、２５、ＮＭＯＳトランジスタ１８乃至２２、２４、２６、インバータ２７、２８、及びＮＡＮＤ回路２９、３０を含む。不揮発性ラッチ回路は、第１のプレート線３１と第２のプレート線３２とを有する。第１のプレート線３１と第２のプレート線３２との間には、第１及び第２の強誘電体キャパシタ１１及び１２が直列接続されている。また第１のプレート線３１と第２のプレート線３２との間には更に、第３及び第４の強誘電体キャパシタ１３及び１４が直列接続されている。
【００１４】
第１及び第２の強誘電体キャパシタ１１及び１２の間の接続点には、ビット線／ＢＬを介して第１の端子３３が接続されている。第３及び第４の強誘電体キャパシタ１３及び１４の間の接続点には、第２の端子３４が接続されている。ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１８とは第１のインバータとして機能し、ＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１９とは第２のインバータとして機能する。第１の端子３３と第２の端子３４との間で第１のインバータと第２のインバータとはクロスカップリングされ、ラッチ回路として機能する。即ち、第１のインバータの出力は第２のインバータの入力に接続され、第２のインバータの出力は第１のインバータの入力に接続される。
【００１５】
上記ラッチ回路はセンスアンプとして機能する。データ読み出し時には、例えば第１のプレート線３１の電圧（信号Ｐ１）をハイに設定し、第２のプレート線３２の電圧（信号Ｐ２）をローに設定する。これにより、第１及び第２の強誘電体キャパシタ１１及び１２の分極方向と第３及び第４の強誘電体キャパシタ１３及び１４の分極方向との差に応じて、２つのデータ端子３３及び３４の間に大きな電圧差が生成される。その後、ラッチ回路を駆動して２つのデータ端子３３及び３４の電圧（ビット線／ＢＬ及びＢＬ）に対するセンス動作（増幅動作）を行うことにより、強誘電体キャパシタの分極方向として記憶されていた不揮発性のデータをラッチ回路に読み出すことができる。
【００１６】
図２は、図１に示す不揮発性ラッチ回路の読み出し動作の一例を示す図である。図２のタイミングチャートには、図１に示す不揮発性ラッチ回路の各部分の電圧信号波形が示される。電圧波形４１は第１のプレート線３１の電圧を示し、電圧波形４２は第２のプレート線３２の電圧を示す。電圧波形４３はビット線／ＢＬの電圧を示し、電圧波形４４はビット線ＢＬの電圧を示す。なお読み出し動作においては、データ入力信号Ｇはハイ（高電圧：電源電圧）であり、その反転信号／Ｇはロー（低電圧：グランド電圧）である。したがってインバータ２７及び２８は非駆動状態であり、不揮発性ラッチ回路に対するデータ入力は無効状態となっている。
【００１７】
初期状態において、センスアンプ駆動信号ＦＥはロー（／ＦＥはハイ）であり、ラッチ回路（センスアンプ）は駆動していない。この状態において、初期電圧設定信号ＦＲがハイであり、ＮＭＯＳトランジスタ２１及び２２が導通することにより、ビット線ＢＬ及び／ＢＬがローに初期設定される。その後初期電圧設定信号ＦＲがローに変化し、更にその後、第１のプレート線３１の電圧が、電圧波形４１に示されるように、ローからハイに矢印Ａ１で示される方向に変化する。このとき第２のプレート線３２の電圧は、電圧波形４２に示されるように、ローのままである（但し、容量結合により第１のプレート線３１の電圧上昇に引きずられて一時的に上昇を示している）。
【００１８】
図１に示される不揮発性ラッチ回路においては、第１及び第２の強誘電体キャパシタ１１及び１２は下向きの矢印で示される方向に分極しており、第３及び第４の強誘電体キャパシタ１３及び１４は上向きの矢印で示される方向に分極している。したがって、第１のプレート線３１がローからハイに変化すると、第１及び第３の強誘電体キャパシタ１１及び１３を互いに比較すると、第１の強誘電体キャパシタ１１には比較的小さな過渡電流が流れ、第３の強誘電体キャパシタ１３には比較的大きな過渡電流が流れる。また直列接続された第１及び第２の強誘電体キャパシタ１１及び１２を互いに比較すると、同一の電流量が流れたときに、第１の強誘電体キャパシタ１１の両端電圧は比較的大きく変化し、第２の強誘電体キャパシタ１２の両端電圧は比較的小さく変化する。また直列接続された第３及び第４の強誘電体キャパシタ１３及び１４を互いに比較すると、同一の電流量が流れたときに、第３の強誘電体キャパシタ１３の両端電圧は比較的小さく変化し、第４の強誘電体キャパシタ１４の両端電圧は比較的大きく変化する。したがって、ビット線／ＢＬの電圧よりもビット線ＢＬの電圧は高くなる。即ち、図２に示されるように、ビット線／ＢＬの電圧波形４３がハイとローとの中間電圧よりも低くなる一方、ビット線ＢＬの電圧波形４４がハイとローとの中間電圧よりも高くなる。
【００１９】
その後、センスアンプ駆動信号ＦＥがハイ（／ＦＥがロー）となり、ラッチ回路（センスアンプ）が駆動される。ラッチ回路が駆動することによる増幅動作により、ビット線／ＢＬ及びＢＬの電位差が増大され、ビット線／ＢＬ及びＢＬの電圧は、それぞれ電圧波形４３及び４４に示すようにロー及びハイ（若しくはその近傍の電圧）になる。即ち、第１乃至第４の強誘電体キャパシタ１１乃至１４に記憶されていた不揮発性データが、ラッチ回路に読み出される。
【００２０】
この状態において、第１のプレート線３１とビット線／ＢＬとの電位差はハイとローとの電位差だけ開いているので、図１に下向きの矢印で示される方向に第１の強誘電体キャパシタ１１が分極し、データが第１の強誘電体キャパシタ１１に再書き込みされる。
【００２１】
その後図２において矢印Ａ２で示されるように、第２のプレート線３２の電圧（電圧波形４２）がローからハイに上昇する。このとき容量結合のために、第１のプレート線３１の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に上昇を示している。これらの電圧が安定した後、第２のプレート線３２の電圧（電圧波形４２）はハイであり、ビット線／ＢＬの電圧（電圧波形４３）はローである。第２のプレート線３２とビット線／ＢＬとの電位差はハイとローとの電位差だけ開いているので、図１に下向きの矢印で示される方向に第２の強誘電体キャパシタ１２が分極し、データが第２の強誘電体キャパシタ１２に再書き込みされる。
【００２２】
その後図２において矢印Ａ３で示されるように、第１のプレート線３１の電圧（電圧波形４１）がハイからローに下降する。このとき容量結合のために、第２のプレート線３２の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に下降を示している。更にその後、矢印Ａ４で示されるように、第２のプレート線３２の電圧（電圧波形４２）がハイからローに下降する。このとき容量結合のために、第１のプレート線３１の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に下降を示している。これらの電圧が安定した後、ビット線ＢＬと第１のプレート線３１の電位差はハイとローとの電位差だけ開いているので、図１に上向きの矢印で示される方向に第３の強誘電体キャパシタ１３が分極し、データが第３の強誘電体キャパシタ１３に再書き込みされる。またビット線ＢＬと第２のプレート線３２との電位差はハイとローとの電位差だけ開いているので、図１に上向きの矢印で示される方向に第４の強誘電体キャパシタ１４が分極し、データが第４の強誘電体キャパシタ１４に再書き込みされる。
【００２３】
この時、データ出力信号ＦＯはハイとなっており、ＮＡＮＤ回路２９及び３０を出力データが通過する状態となっている。したがって、ビット線ＢＬ及び／ＢＬのハイ及びローが、それぞれ出力信号ＱＰＲ及びＱＣＬとして出力される。なお図２に示す出力信号ＱＰＲ及びＱＣＬの電圧波形においてハッチングの範囲は、データが不安定又は不確定の状態を示している。
【００２４】
上記のようにして、第１のプレート線３１の電圧を第１の方向（上昇方向）に変化させてその後第１の方向と逆の第２の方向（下降方向）に変化させるとともに、第２のプレート線３２の電圧を上記第１の方向に変化させてその後上記第２の方向に変化させる。このような電圧変化を２つのプレート線に与えることにより、第１乃至第４の強誘電体キャパシタ１１乃至１４から不揮発性データを読み出すとともに、第１乃至第４の強誘電体キャパシタ１１乃至１４にデータを再書き込みすることができる。なお第１の方向が電圧上昇方向であり、第２の方向が電圧下降方向である場合を示したが、電圧の高低を逆転させた回路構成及び動作とすれば、第１の方向が電圧下降方向であり、第２の方向が電圧上昇方向であってもよい。
【００２５】
図３は、図１に示す不揮発性ラッチ回路の書き込み動作の一例を示す図である。図３のタイミングチャートには、図１に示す不揮発性ラッチ回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００２６】
書き込み動作においては、データ入力信号Ｇが一時的にロー（／Ｇが一時的にハイ）となり、インバータ２７及び２８が駆動状態となるので、データ信号Ｄ及びその反転信号／Ｄがそれぞれビット線／ＢＬ及びＢＬに印加される。このとき、センスアンプ駆動信号ＦＥはロー（／ＦＥはハイ）であり、ラッチ回路（センスアンプ）は駆動していない。図３に示される例では、データ信号Ｄ及び／Ｄはそれぞれハイ及びローであり、データ信号印加により、ビット線／ＢＬの電圧は電圧波形４３Ａに示されるようにローになり、ビット線ＢＬの電圧は電圧波形４４Ａに示されるようにハイになる。
【００２７】
また第１のプレート線３１の電圧が、電圧波形４１に示されるように、ローからハイに矢印Ａ１で示される方向に変化する。このとき第２のプレート線３２の電圧は、電圧波形４２に示されるように、ローのままである（但し、容量結合により第１のプレート線３１の電圧上昇に引きずられて一時的に上昇を示している）。
【００２８】
その後、センスアンプ駆動信号ＦＥがハイ（／ＦＥがロー）となり、ラッチ回路（センスアンプ）が駆動される。ラッチ回路が駆動することにより、ビット線／ＢＬ及びＢＬの電圧は、それぞれ電圧波形４３Ａ及び４４Ａに示すようにロー及びハイに固定される。この状態において、第１のプレート線３１とビット線／ＢＬとの電位差はハイとローとの電位差だけ開いているので、図１に下向きの矢印で示される方向に第１の強誘電体キャパシタ１１が分極し、データが第１の強誘電体キャパシタ１１に書き込みされる。
【００２９】
その後図３において矢印Ａ２で示されるように、第２のプレート線３２の電圧（電圧波形４２）がローからハイに上昇する。このとき容量結合のために、第１のプレート線３１の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に上昇を示している。これらの電圧が安定した後、第２のプレート線３２の電圧（電圧波形４２）はハイであり、ビット線／ＢＬの電圧（電圧波形４３）はローである。第２のプレート線３２とビット線／ＢＬとの電位差はハイとローとの電位差だけ開いているので、図１に下向きの矢印で示される方向に第２の強誘電体キャパシタ１２が分極し、データが第２の強誘電体キャパシタ１２に書き込みされる。
【００３０】
その後図３において矢印Ａ３で示されるように、第１のプレート線３１の電圧（電圧波形４１）がハイからローに下降する。このとき容量結合のために、第２のプレート線３２の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に下降を示している。更にその後、矢印Ａ４で示されるように、第２のプレート線３２の電圧（電圧波形４２）がハイからローに下降する。このとき容量結合のために、第１のプレート線３１の電圧及びビット線／ＢＬ及びＢＬの電圧も一時的に下降を示している。これらの電圧が安定した後、ビット線ＢＬと第１のプレート線３１の電位差はハイとローとの電位差だけ開いているので、図１に上向きの矢印で示される方向に第３の強誘電体キャパシタ１３が分極し、データが第３の強誘電体キャパシタ１３に書き込みされる。またビット線ＢＬと第２のプレート線３２との電位差はハイとローとの電位差だけ開いているので、図１に上向きの矢印で示される方向に第４の強誘電体キャパシタ１４が分極し、データが第４の強誘電体キャパシタ１４に書き込みされる。
【００３１】
上記のように図１の不揮発性ラッチ回路に対してデータ書き込み及びデータ読み出しを行うことができる。しかしながら、例えば強誘電体キャパシタが高い温度にさらされると、そのヒステリシス特性の特性曲線間の間隔が狭くなり、残留分極量が減少する減極現象が発生する。強誘電体キャパシタが減極している場合、ラッチの２つのデータ端子間の電圧差が小さくなるため、データ読み出し動作において、再書き込みを十分に行えない場合がある。
【００３２】
図４は、強誘電体キャパシタが減極している状態における読み出し動作の一例を示す図である。図４の信号波形図には、図１に示す不揮発性ラッチ回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３３】
図４に示されるように、強誘電体キャパシタが減極している場合、第１のプレート線３１のローからハイへの変化（矢印Ａ１）に応答してビット線／ＢＬ及びＢＬに発生する電圧は、それぞれ電圧波形４３Ｂ及び４４Ｂに示されるような電圧となる。図２の対応する電圧波形４３及び４４と比較すれば分かるように、ビット線／ＢＬ及びＢＬ間の電位差は、減極していない場合と比較して、減極している場合には比較的小さな電位差となる。したがって、ラッチ回路が駆動することによる増幅動作により、ビット線／ＢＬ及びＢＬ間の電位差を十分大きくするのには時間がかかる。
【００３４】
その結果、第２のプレート線３２の電圧が矢印Ａ２のように上昇する直前のビット線／ＢＬの電圧は、電圧波形４３Ｂの波形部分Ｂ１に示されるように、十分にローに落ちきらない。また、第１のプレート線３１の電圧が矢印Ａ３のように下降する直前のビット線／ＢＬの電圧も、電圧波形４３Ｂの波形部分Ｂ２に示されるように、十分にローに落ちきらない。結果として、第１のプレート線３１とビット線／ＢＬとの電位差が、ハイとローとの電位差だけ十分に開かないため、第１の強誘電体キャパシタ１１が十分に分極せず、第１の強誘電体キャパシタ１１に対するデータ再書き込みが不十分なものとなる。
【００３５】
データ再書き込みが不十分であると、次のデータ読み出し時に、第１乃至第４の強誘電体キャパシタ１１乃至１４から不揮発性データを読み出したときのビット線／ＢＬ及びＢＬ間の電位差が更に小さくなってしまう。その結果、データ読み出しに失敗してしまう可能性もある。
【００３６】
図５は、不揮発性データ記憶回路の実施例の構成の一例を示す図である。図５において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３７】
図５に示される不揮発性データ記憶回路は、図１に示される不揮発性ラッチ回路と各制御信号を生成する制御回路２００とを含む。制御回路２００は、電圧信号Ｐ１を生成して第１のプレート線３１に印加すると共に、電圧信号Ｐ２を生成して第２のプレート線３２に印加する。制御回路２００は更に、他の制御信号３５を生成し、不揮発性ラッチ回路の各部に印加する。これら制御信号３５は、図５に示される信号ＦＯ、ＦＥ、／ＦＥ、ＦＲ、Ｇ、及び／Ｇを含む。
【００３８】
制御回路２００は、データ読み出し時には、電圧信号Ｐ１（第１のプレート線３１の電圧）を第１の方向（例えば電圧上昇方向）に変化させてその後前記第１の方向と逆の第２の方向（例えば電圧下降方向）に変化させる。制御回路２００は更に、電圧信号Ｐ２（第２のプレート線３２の電圧）を上記第１の方向に変化させてその後上記第２の方向に変化させる。制御回路２００は、この読み出し動作時において、第１のプレート線３１の電圧Ｐ１を第１の方向に変化させた後であり且つ第２のプレート線３２の電圧Ｐ２を第１の方向に変化させる前に、第２のプレート線３２の電圧Ｐ２を第２の方向に変化させる。即ち、図５に示す構成において第１及び第２のプレート線３１及び３２を電圧上昇させてその後下降させる読み出し動作の場合には、制御回路２００は、第２のプレート線３２の電圧Ｐ２を一時的にロー（グランド電圧）よりも低い負電圧に下降させる。
【００３９】
第２のプレート線３２の電圧下降は、第２及び第４の強誘電体キャパシタ１２及び１４の容量結合を介して、ビット線／ＢＬ及びＢＬに伝達される。例えば、図１に示す場合のように、第２及び第４の強誘電体キャパシタ１２及び１４がそれぞれ図面下向き及び上向きに分極しているとする。第２の強誘電体キャパシタ１２は第２のプレート線３２からビット線／ＢＬに向かう方向に分極しているので、第２の強誘電体キャパシタ１２には第２のプレート線３２の電圧下降により比較的大きな過渡電流が流れるが比較的小さな両端電圧の変化しか生じない。一方、第４の強誘電体キャパシタ１４はビット線ＢＬから第２のプレート線３２に向かう方向に分極しているので、第４の強誘電体キャパシタ１４には第２のプレート線３２の電圧下降により比較的小さな過渡電流が流れるだけで比較的大きな両端電圧の変化が生じる。
【００４０】
即ち、制御回路２００が第２のプレート線３２の電圧Ｐ２を一時的に下降させると、ビット線／ＢＬは電圧Ｐ２に追従して比較的大きく電圧下降するが、ビット線ＢＬは電圧Ｐ２との差が開き比較的小さな電圧下降しか示さない。前述のように、図１に示すように第２及び第４の強誘電体キャパシタ１２及び１４がそれぞれ図面下向き及び上向きに分極している場合、データ読み出し時にビット線／ＢＬ及びＢＬはそれぞれロー及びハイになる。したがって、第２のプレート線３２の電圧の一時的下降に応答してビット線／ＢＬがビット線ＢＬよりも比較的大きく電圧下降することにより、ビット線／ＢＬ及びＢＬ間の電位差は開く方向に変化することになる。即ち、制御回路２００が第２のプレート線３２の電圧Ｐ２を一時的に下降させることにより、ビット線／ＢＬ及びＢＬのうちで本来ローになるべき方の電圧がより大きく下降して、不揮発性データが０又は１であるかに関わらず常に電位差が開くことになる。
【００４１】
このようにして、制御回路２００が、読み出し動作時において、第２のプレート線３２の電圧Ｐ２を第２の方向に変化させることにより、ビット線／ＢＬ及びＢＬ間の電位差を開かせることができる。これにより、減極している場合であっても十分な電位差を確保することができ、ラッチ回路によるセンス動作を迅速に完了させることができる。即ち、強誘電体キャパシタが減極している状態であっても、適切なデータ再書き込み動作を実現することができる。
【００４２】
図６は、第２のプレート線に印加する電圧Ｐ２を生成する制御回路の回路部分の構成の一例を示す図である。図６に示す回路は、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３乃至５６、インバータ５７、及び容量素子５８を含む。容量素子５８は常誘電体を用いた通常のキャパシタでもよいが、大きな容量値を実現するために強誘電体を用いた強誘電体キャパシタであってよい。
【００４３】
図７は、図６に示す回路への入力である制御信号及び回路からの出力である電圧信号Ｐ２のそれぞれの波形例を示すタイミングチャートである。制御信号ＰＬ２は、第２のプレート線３２をハイに設定する期間はローになり、第２のプレート線３２をローに設定する期間はハイになる信号である。制御信号ＰＬ２は、図６の回路においてＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５３により形成されるインバータに入力される。制御信号ＰＳＨＤＷは、第２のプレート線３２の電圧を一時的に引き下げる期間においてハイになり、それ以外の期間においてローである信号である。制御信号ＰＳＨＤＷはインバータ５７を介してＮＭＯＳトランジスタ５４のゲート端に印加されるとともに、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５５により形成されるインバータに入力される。制御信号ＨＩＺは、ラッチ回路の動作を開始する前に、第２のプレート線３２をフローティング状態にする期間を規定するための信号である。制御信号ＨＩＺは、ＮＭＯＳトランジスタ５６のゲート端に印加される。なおラッチ回路の動作期間は、信号ＳＯＮのアサート部分（太線部分）により示されている。
【００４４】
初期状態においては制御信号ＰＳＨＤＷがローであり、容量素子５８の下端は、ＰＭＯＳトランジスタ５２を介して電源電圧（ハイ）に接続されている。その後、制御信号ＰＬ２がハイである状態において、制御信号ＰＳＨＤＷがハイになると、ＮＭＯＳトランジスタ５４が非導通状態となり、電圧信号Ｐ２がフローティング状態となる。また制御信号ＰＳＨＤＷがハイになることによりＮＭＯＳトランジスタ５５が導通し、容量素子５８の下端がＮＭＯＳトランジスタ５５及び５６を介して、グランド電位（ロー）に接続される。このようにして容量素子５８の下端の電圧がハイからローに引き下げられると、容量結合により容量素子５８の上端の電圧Ｐ２がローから負電圧に引き下げられる。
【００４５】
上記の第２のプレート線３２の電圧Ｐ２の引き下げは、第１のプレート線３１の電圧Ｐ１を上昇させた後であり且つ第２のプレート線３２の電圧Ｐ２を上昇させる前に実行してよい。電圧Ｐ１を上昇させた後に電圧Ｐ２の引き下げを行うことで、ビット線／ＢＬ及びＢＬの電位が負になってしまうことを避け、その後のセンス動作に時間がかかるのを避けることができる。
【００４６】
制御信号ＰＳＨＤＷがハイになった後、ラッチ回路がセンス動作を開始する前（即ち信号ＳＯＮのアサート状態の開始前）に、制御信号ＨＩＺがローになる。これにより、ＮＭＯＳトランジスタ５６が非導通状態になり、容量素子５８の下端がフローティング状態となる。その後ラッチ回路がセンス動作を開始すると、センス動作開始後の初期の期間においては電圧信号Ｐ２がフローティング状態であるので、ラッチ回路はビット線／ＢＬ及びＢＬ間の電位差を容易に増幅することができる。センス動作の開始後は、制御信号ＰＳＨＤＷがローになることにより、電圧信号Ｐ１はローに固定されてよい。その後、制御信号ＰＬ２がローになることで、第２のプレート線３２の電圧Ｐ１はハイに設定される。
【００４７】
図８は、強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の一例を示す図である。図８の信号波形図には、図５に示す不揮発性データ記憶回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００４８】
図８に示されるように、強誘電体キャパシタが減極している場合、第１のプレート線３１のローからハイへの変化（矢印Ａ１）に応答してビット線／ＢＬ及びＢＬに発生する電圧は、それぞれ電圧波形４３Ｃ及び４４Ｃに示されるような電圧となる。図２の対応する電圧波形４３及び４４と比較すれば分かるように、ビット線／ＢＬ及びＢＬ間の電位差は、減極していない場合と比較して、減極している場合には比較的小さな電位差となる。しかしその後、第２のプレート線３２の電圧が電圧波形４２Ａに示されるように負電圧に引き下げられる。これにより、ビット線／ＢＬの電位が電圧波形４３Ｃに示されるように下降し、ビット線／ＢＬ及びＢＬ間の電位差が増大する。その後、ラッチ回路がセンス動作を開始して、ビット線／ＢＬ及びＢＬ間の電位差が増幅される。
【００４９】
その結果、第２のプレート線３２の電圧が矢印Ａ２のように上昇する直前のビット線／ＢＬの電圧は、電圧波形４３Ｃの波形部分Ｃ１に示されるように、十分にローに落ちた状態となる。また、第１のプレート線３１の電圧が矢印Ａ３のように下降する直前のビット線／ＢＬの電圧も、電圧波形４３Ｃの波形部分Ｃ２に示されるように、十分にローに落ちた状態となる。結果として、第１のプレート線３１とビット線／ＢＬとの電位差が、ハイとローとの電位差だけ十分に開き、第１の強誘電体キャパシタ１１が十分に分極し、第１の強誘電体キャパシタ１１に対するデータ再書き込みが十分なものとなる。
【００５０】
図９は、強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の別の一例を示す図である。図９の信号波形図には、図５に示す不揮発性データ記憶回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５１】
図５に示す不揮発性データ記憶回路において、制御回路２００は更に、第１のプレート線３１の下降タイミングと第２のプレート線３２の上昇タイミングとを一致させてよい。例えば図２に示す読み出し動作では、矢印Ａ２に示す第２のプレート線３２の電圧波形４２の立ち上がりと、矢印Ａ３に示す第１のプレート線３１の電圧波形４１の立ち下がりとが、異なったタイミングとなっている。それに対し、図９に示すように、矢印Ａ２に示す第２のプレート線３２の電圧波形４２Ｂの立ち上がりと矢印Ａ３に示す第１のプレート線３１の電圧波形４１の立ち下がりとが同一のタイミングとなるように、制御回路２００が各制御信号のタイミングを調整してよい。即ち制御回路２００は、第１及び第２のプレート線３１及び３２の電圧を第１の方向に変化させてその後第２の方向に変化させる際に、第１のプレート線３１の電圧の第２の方向への変化と第２のプレート線３２の電圧の第１の方向への変化とを同時に行わせてよい。なおこのとき、ビット線／ＢＬ及びＢＬの電圧波形は、図８に示す電圧波形４３Ｃ及び４４Ｃから図９に示す電圧波形４３Ｄ及び４４Ｄに変化している。
【００５２】
これにより、図９に示されるように、第１のプレート線３１の電圧波形４１がハイである状態において、ビット線／ＢＬの電圧（電圧波形４３Ｄ）が第２のプレート線３２の電圧波形４２Ｂの立ち上がりに引っ張られてローから上昇してしまうことがない。図８に示される動作では、矢印Ａ２で示す第２のプレート線３２の電圧波形４２Ａの立ち上がりに引っ張られてビット線／ＢＬの電圧波形４３Ｃが上昇してしまっているが、このようなビット線／ＢＬの上昇を避けることができる。したがって、図９に示されるように、第１のプレート線３１の電圧波形４１がハイでありビット線／ＢＬの電圧波形４３Ｄがローである期間を長くとることができ、第１の強誘電体キャパシタ１１に対するデータ再書き込みを確実に行うことが可能となる。
【００５３】
図１０は、強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の更に別の一例を示す図である。図１０の信号波形図には、図５に示す不揮発性データ記憶回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５４】
図５に示す不揮発性データ記憶回路において、制御回路２００は更に、第１のプレート線３１の電圧下降と第２のプレート線３２の電圧上昇とを同時に行わせる際に、第１のプレート線３１と第２のプレート線３２とを短絡させてよい。第１のプレート線３１の電圧下降と第２のプレート線３２の電圧上昇とを同時に行う場合、それぞれの電圧変化に対して大きな電力消費が発生するが、それらの電力消費が同時に起こることで、一時的に非常に大きな電力が消費されることになる。
【００５５】
そこで図１０の期間Ｄ１において、第１のプレート線３１と第２のプレート線３２とを一時的に短絡させる。これにより、第１のプレート線３１の電圧を電圧波形４１Ｃの矢印Ａ３−１で示されるように下降させると同時に、第２のプレート線３２の電圧を電圧波形４２Ｃの矢印Ａ２−１で示されるように上昇させ、期間Ｄ１の終端において両電圧波形を同電位に設定する。その後、第１のプレート線３１の電圧を電圧波形４１Ｃの矢印Ａ３−２で示されるように下降させると同時に、第２のプレート線３２の電圧を電圧波形４２Ｃの矢印Ａ２−２で示されるように上昇させる。これにより、消費電力を削減することが可能となる。なおこのとき、ビット線／ＢＬ及びＢＬの電圧波形は、図９に示す電圧波形４３Ｄ及び４４Ｄから図１０に示す電圧波形４３Ｅ及び４４Ｅに変化している。
【００５６】
図１１は、強誘電体キャパシタが減極している状態における図５に示す不揮発性データ記憶回路の読み出し動作の更に別の一例を示す図である。図１１の信号波形図には、図５に示す不揮発性データ記憶回路の各部分の電圧信号波形が示される。図２と同一又は対応する波形は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５７】
制御回路２００は更に、第１のプレート線３１と第２のプレート線３２とを短絡させた際に、その後、第１のプレート線３１の電圧がローであり第２のプレート線３２の電圧がハイである状態を、データ再書き込みが十分に行えるだけの期間保持してよい。図１０の動作例では、第１のプレート線３１が矢印Ａ３−２のようにローまで下降し、第２のプレート線３２が矢印Ａ２−２のようにハイまで上昇した後、直ぐに第２のプレート線３２の電圧波形４２Ｃとビット線ＢＬの電圧波形４４Ｅとがローに落とされている。したがって、第３の強誘電体キャパシタ１３及び第４の強誘電体キャパシタ１４に対して十分なデータ再書き込みをできない可能性がある。
【００５８】
そこで図１１に示すように、第１のプレート線３１の電圧（電圧波形４１Ｄ）がローであり第２のプレート線３２の電圧（電圧波形４２Ｄ）がハイである状態を暫く保持する。これにより、第３の強誘電体キャパシタ１３及び第４の強誘電体キャパシタ１４に対する十分なデータ再書き込みを行うことが可能となる。なおこのとき、ビット線／ＢＬ及びＢＬの電圧波形は、図１０に示す電圧波形４３Ｅ及び４４Ｅから図１１に示す電圧波形４３Ｆ及び４４Ｆに変化している。
【００５９】
図１２は、第１及び第２のプレート線に印加する電圧Ｐ１及びＰ２を生成する制御回路の回路部分の構成の一例を示す図である。図１２において、図６と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１２に示す回路は、図６に示されるＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３乃至５６、インバータ５７、及び容量素子５８に加え、ＰＭＯＳトランジスタ６１乃至６３、ＮＭＯＳトランジスタ６４乃至６６、及びインバータ６７を含む。
【００６０】
図１３は、図１２に示す回路への入力である制御信号の波形例を示すタイミングチャートである。電圧信号Ｐ１及びＰ２はそれぞれ、第１及び第２のプレート線３１及び３２に印加される電圧である。制御信号ＰＬ２、ＰＳＨＤＷ、及びＨＩＺについては、図７に示される信号波形であってよい。
【００６１】
制御信号ＰＬ１は、第１のプレート線３１をハイに設定する期間はローになり、第１のプレート線３１をローに設定する期間はハイになる信号である。前述のように、制御信号ＰＬ２は、第２のプレート線３２をハイに設定する期間はローになり、第２のプレート線３２をローに設定する期間はハイになる信号である。制御信号ＳＨＲＴは、第１のプレート線３１と第２のプレート線３２とを短絡するときにローになり、それ以外の期間でハイである信号である。
【００６２】
制御信号ＰＬ１がハイからローになると、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６４により形成されるインバータの出力である電圧信号Ｐ１がハイになる。更にＰＭＯＳトランジスタ６２が導通するので、このＰＭＯＳトランジスタ６２と導通状態のＰＭＯＳトランジスタ６３とを介して、電圧信号Ｐ１が電源電圧（ハイ）に接続される。これにより、第１のプレート線３１を迅速に立ち上げることが可能となる。
【００６３】
制御信号ＰＬ１がローであり制御信号ＰＬ２がハイである状態において、制御信号ＳＨＲＴがタイミングＴ１でローからハイになる。制御信号ＳＨＲＴがハイになると、ＮＭＯＳトランジスタ６６が導通する。また制御信号ＳＨＲＴのハイ状態により、ＮＭＯＳトランジスタ６５及びＰＭＯＳトランジスタ６３が遮断される。なお、この状態では制御信号ＰＬ１がローであるのでＮＭＯＳトランジスタ６４が非導通状態にあり、また制御信号ＰＬ２がハイであるのでＰＭＯＳトランジスタ５１が非導通状態にあり、電圧信号Ｐ１と電圧信号Ｐ２とは短絡されていない。
【００６４】
その後制御信号ＰＬ１がローからハイになり、ＮＭＯＳトランジスタ６４が導通すると、既に導通状態にあるＮＭＯＳトランジスタ６６を介して、電圧信号Ｐ１と電圧信号Ｐ２とが互いに短絡される。この時既にＮＭＯＳトランジスタ６５は非導通状態であるので、電圧信号Ｐ１は電源電圧にもグランド電圧にも接続されていない。また制御信号ＰＬ２がハイからローになり、ＰＭＯＳトランジスタ５１が導通すると、ＰＭＯＳトランジスタ６２が導通状態にあればＰＭＯＳトランジスタ５１及び６２を介して、電圧信号Ｐ１と電圧信号Ｐ２とが互いに短絡される。この時既にＰＭＯＳトランジスタ６３は非導通状態であるので、電圧信号Ｐ２は電源電圧にもグランド電圧にも接続されていない。ＮＭＯＳトランジスタ６６又はＰＭＯＳトランジスタ６２を介して、電圧信号Ｐ１と電圧信号Ｐ２とが互いに短絡されることにより、電圧信号Ｐ１の正電荷が電圧信号Ｐ２に移動し、両信号が同電位となる。このように、電圧信号Ｐ１の正電荷により電圧信号Ｐ２を上昇させるので、電力を効率的に使用して、電力消費を削減することができる。
【００６５】
その後タイミングＴ２において制御信号ＳＨＲＴがハイからローになると、この信号レベル変化によるＮＭＯＳトランジスタ６６の導通から非導通への状態変化により、電圧信号Ｐ１と電圧信号Ｐ２とが短絡状態から切断状態に変化する。また上記の信号レベル変化によるＮＭＯＳトランジスタ６５の非導通から導通への状態変化により電圧信号Ｐ１がグランド電圧に接続され、第１のプレート線３１がローに引っ張られる。また更に、上記の信号レベル変化によるＰＭＯＳトランジスタ６３の非導通から導通への状態変化により電圧信号Ｐ２が電源電圧に接続され、第２のプレート線３２がハイに引っ張られる。
【００６６】
上記のように、図１２に示す回路では、単一の制御信号ＳＨＲＴの単一の信号レベル変化により、短絡状態から切断状態への変化、第１のプレート線３１のグランド電圧への接続、及び、第２のプレート線３２の電源電圧への接続が行われる。したがって、制御信号ＳＨＲＴと制御信号ＰＬ１及びＰＬ２との間での正確なタイミング制御が要求されず、安定した動作が可能となる。
【００６７】
図１４は、図５に示す不揮発性データ記憶回路及びその周辺回路の構成の一例を示す図である。図１４において、図５、図６、及び図１２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００６８】
図１４に示す回路は、不揮発性ラッチ回路３０１、制御回路３０２、及びラッチ回路３０３を含む。図１４に示す回路は更に、インバータ列１０１乃至１０５、ＮＡＮＤ回路１０６乃至１１０、ＮＯＲ回路１１１及び１１２、ＡＮＤ回路１１３乃至１１５、ＯＲ回路１１６、及びインバータ１１７乃至１２０を含む。
【００６９】
不揮発性ラッチ回路３０１は、図１に示す不揮発性ラッチ回路である。制御回路３０２は、図１２に示す制御回路である。ラッチ回路３０３は揮発性のラッチ回路であり、ＰＭＯＳトランジスタ７１乃至７３、ＮＭＯＳトランジスタ７４乃至７６、ＰＭＯＳトランジスタ７７及び７８、ＮＭＯＳトランジスタ７９及び８０、並びにインバータ８１及び８２を含む。
【００７０】
図１５は、図１４の回路の動作の一例を示すタイミングチャートである。図１５には、図１４に示す回路の各部の電圧信号波形が示される。信号ＰＯＮは、例えば図１４の回路を含む電子装置の電源オン等に応答して、ローからハイに変化する信号であってよい。クロック信号ＣＬＫは、信号ＰＯＮがハイになった後に、ハイ期間とロー期間とを交互に繰り返す信号である。ハイ期間の長さとロー期間の長さとは一例として略同一の長さであってよい。
【００７１】
ＮＡＮＤ回路１０７及び１０８はラッチを形成しており、信号ＰＯＮがローである初期状態ではラッチの出力信号ＯＮＰはハイとなっている。信号ＰＯＮがローからハイに変化すると、ラッチ出力ＯＮＰ（ＮＡＮＤ回路１０８の出力）は所定時間長の期間ローになる。このラッチ出力ＯＮＰの立ち下がりに応答して、初期電圧設定信号ＦＲ（ＮＯＲ回路１１２の出力）が所定の時間長の期間だけハイになる。初期電圧設定信号ＦＲのハイ状態により、不揮発性ラッチ回路３０１のビット線／ＢＬ及びＢＬがローに初期設定される。
【００７２】
ＮＯＲ回路１１１の出力ＰＬ１は、クロック信号ＣＬＫの立ち上がりで直ちにハイからローに変化し、クロック信号ＣＬＫの立ち上がりから所定の時間後にローからハイに変化する信号となる。電圧信号Ｐ１は前述の期間Ｄ１（図１１参照）での短絡状態を除いて、基本的に信号ＰＬ１の反転信号となる。即ち、第１のプレート線３１に印加される電圧信号Ｐ１は、クロック信号ＣＬＫの立ち上がりで直ちにローからハイに変化し、クロック信号ＣＬＫの立ち下がりから所定の時間後にハイからローに変化する信号となる。
【００７３】
ＮＡＮＤ回路１０６の出力ＰＬ２は、クロック信号ＣＬＫの立ち下がりから所定の時間後にハイからローに変化し、その変化から更に所定の時間後にローからハイに変化する信号となる。電圧信号Ｐ２は、前述の負電圧への一時的引き下げ及び期間Ｄ１（図１１参照）での短絡状態を除いて、基本的に信号ＰＬ２の反転信号となる。即ち、第２のプレート線３２に印加される電圧信号Ｐ２は、クロック信号ＣＬＫの立ち下がりから所定の時間後にローからハイに変化し、その変化から更に所定の時間後にハイからローに変化する信号となる。
【００７４】
なお前述の短絡期間Ｄ１は制御信号ＳＨＲＴにより規定される。この制御信号ＳＨＲＴは、クロック信号ＣＬＫを入力とするインバータ列１０１の途中から、クロック信号ＣＬＫより遅れた反転クロック信号と更に遅れた正転クロック信号とを抜き出し、それらの信号同士のＡＮＤ論理をとることにより計算される。その結果、制御信号ＳＨＲＴは、クロック信号ＣＬＫの立ち下がりから所定時間後に一時的にハイになるパルス信号となる。
【００７５】
ＡＮＤ回路１１４の出力である制御信号ＰＳＨＤＷは、前述の第２のプレート線３２の負電圧の引き下げ期間を規定する信号である。インバータ列１０１によりクロック信号ＣＬＫを遅延させた信号を生成し、更にインバータ列１０２及びＡＮＤ回路１１４により、この遅延後の信号の立ち上がりエッジに応答して一時的にハイになる信号を制御信号ＰＳＨＤＷとして生成する。また前述の制御信号ＨＩＺは、制御信号ＰＳＨＤＷを生成するために用いられた遅延クロック信号を更に遅延した信号に基づいて生成される。また制御信号ＦＥは、クロック信号ＣＬＫに基づいて生成される。
【００７６】
ラッチ回路３０３から不揮発性ラッチ回路３０１へのデータ転送は、データ入力信号Ｇがローの時に行われる。データ入力信号Ｇは、ＮＡＮＤ回路１１０の出力であり、クロック信号ＣＬＫと信号ＯＮＰとが双方共にハイの時にローになる。具体的には、信号ＰＯＮがハイになった直後の最初のクロック信号ＣＬＫのハイパルスに応じて上記データ転送は実行されないが、それに後続するクロック信号ＣＬＫの各ハイパルスに応じて上記データ転送が実行される。
【００７７】
ラッチ回路３０３は、図１４に示される回路を含む電子装置の動作において使用されるレジスタ等の一部であってよい。図１４に示される回路においては、クロック信号の各サイクルにおいてラッチ回路３０３のデータが不揮発性ラッチ回路３０１に転送され、不揮発性ラッチ回路３０１に不揮発性データとして記憶される。これにより、電子装置の動作において使用されるレジスタ等の内容を常にバックアップ用の不揮発性データとして記憶しておくことが可能になる。
【００７８】
図１４に示される回路を含む電子装置の電源が遮断されると、電源が遮断された状態においても、不揮発性ラッチ回路３０１には不揮発性データが記憶された状態が保たれる。その後当該電子装置の電源がＯＮされると、例えば外部から供給されるクロック信号ＣＬＫ及び信号ＰＯＮに応じて、不揮発性ラッチ回路３０１が強誘電体キャパシタ１１乃至１４から不揮発性データを読み出すことによりデータを回復する。回復されたデータは、不揮発性ラッチ回路３０１の端子Ｑ及び／Ｑから電子装置内部のレジスタ等に転送されてよい。
【００７９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００８０】
１１〜１４  強誘電体キャパシタ
１５〜１７、２３、２５  ＰＭＯＳトランジスタ
１８〜２２、２４、２６  ＮＭＯＳトランジスタ
２７、２８  インバータ
２９、３０  ＮＡＮＤ回路
３１  第１のプレート線
３２  第２のプレート線
２００  制御回路
３０１  不揮発性ラッチ回路
３０２  制御回路
３０３  ラッチ回路
【図１】
0006500721.tif 000002
【図２】
0006500721.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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