(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された感磁層と、
前記感磁層に電気的に接続された一対の入力端子および一対の出力端子とを備え、
前記感磁層は、平面視で、長手に延びる入力側領域と、前記入力側領域と交差する方向
に延びる出力側領域とを含み、
前記出力側領域は、前記入力側領域の一側から突出する第１出力側領域と、前記入力側
領域の他側から突出する第２出力側領域とを含み、
前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の配置に対して非対称
に構成されていて、
前記第１出力側領域と前記第２出力側領域とは、互いに異なる形状で形成されていて、
前記第１出力側領域および前記第２出力側領域の一方に、切欠部が形成されている、磁電変換素子。
【請求項２】
前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の長手方向に互いにず
れて形成されていている、請求項１に記載の磁電変換素子。
【請求項３】
前記第１出力側領域と前記第２出力側領域とは、平面視で互いに異なる面積で形成され
ている、請求項１または２に記載の磁電変換素子。
【請求項４】
前記第１出力側領域と前記第２出力側領域とは、平面視で互いに異なる幅で形成されて
いる、請求項１〜３のいずれか一項に記載の磁電変換素子。
【請求項５】
前記第１出力側領域と前記第２出力側領域とは、互いに異なる抵抗値で形成されている
、請求項１〜４のいずれか一項に記載の磁電変換素子。
【請求項６】
基板と、
前記基板上に形成された感磁層と、
前記感磁層に電気的に接続された一対の入力端子および一対の出力端子とを備え、
前記感磁層は、平面視で、長手に延びる入力側領域と、前記入力側領域と交差する方向
に延びる出力側領域とを含み、
前記出力側領域は、前記入力側領域の一側から突出する第１出力側領域と、前記入力側
領域の他側から突出する第２出力側領域とを含み、
前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の配置に対して非対称
に構成されていて、
前記第１出力側領域と前記第２出力側領域とは、互いに異なる不純物濃度で形成されて
いる、磁電変換素子。
【請求項７】
前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の長手方向に互いにず
れて形成されている、請求項６に記載の磁電変換素子。
【請求項８】
前記第１出力側領域と前記第２出力側領域とは、互いに異なる形状で形成されている、
請求項６または７に記載の磁電変換素子。
【請求項９】
前記第１出力側領域と前記第２出力側領域とは、平面視で互いに異なる面積で形成され
ている、請求項６〜８のいずれか一項に記載の磁電変換素子。
【請求項１０】
前記第１出力側領域と前記第２出力側領域とは、平面視で互いに異なる幅で形成されて
いる、請求項６〜９のいずれか一項に記載の磁電変換素子。
【請求項１１】
前記第１出力側領域および前記第２出力側領域の一方に、切欠部が形成されている、請
求項６〜１０のいずれか一項に記載の磁電変換素子。
【請求項１２】
前記第１出力側領域と前記第２出力側領域とは、互いに異なる抵抗値で形成されている
、請求項６〜１１のいずれか一項に記載の磁電変換素子。
【請求項１３】
前記感磁層は、ｎ型不純物が添加された化合物半導体を含む、請求項１〜１２のいずれか一項に記載の磁電変換素子。
【請求項１４】
前記感磁層は、前記化合物半導体としてのＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含む、
請求項１３に記載の磁電変換素子。
【請求項１５】
前記感磁層は、前記ｎ型不純物としてのＳｉを含む、請求項１３または１４に記載の磁電変換素子。
【請求項１６】
請求項６に記載の磁電変換素子の製造方法であって、
前記基板上に、導電材料を堆積させて導電層を形成する工程と、
前記導電層における前記第１出力側領域および前記第２出力側領域となるべき領域のい
ずれか一方の領域に不純物を選択的に注入する工程と、
互いに異なる不純物濃度からなる前記第１出力側領域と前記第２出力側領域とが形成さ
れるように前記導電層を選択的に被覆するマスクを前記導電層上に形成する工程と、
前記マスクを介して前記導電層の不要な部分を除去することにより、前記感磁層を形成
する工程とを含む、磁電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁電変換素子およびその製造方法に関する。
【背景技術】
【０００２】
磁電変換素子の一例として、ホール素子が知られている。ホール素子は、磁気信号を電気信号に変換することが可能であるから、電流センサーや、モータの回転角検出センサなどの幅広い分野で利用されている。従来のホール素子の構成は、たとえば特許文献１に開示されている。
特許文献１は、基板と、基板上に形成された平面視で十字形状を成す感磁部（感磁層）を含むホール素子を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２０７０９７公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁電変換素子の不平衡電圧（Offset Voltage）は、０Ｖを中心に制御されるのが一般的であり、それに伴って、不平衡電圧の温度特性も０Ｖ付近に分布する。つまり、不平衡電圧の温度特性は、一般には、０Ｖを中心に分布し、正負に跨っている。不平衡電圧の温度特性が０Ｖを中心に分布し正負に跨っていると、入力に対する出力を管理して制御する場合に、磁電変換素子の制御が困難になるという問題がある。
【０００５】
そこで、本発明は、不平衡電圧の温度特性を所望の範囲に分布させることにより、制御容易な磁電変換素子を提供することを主たる目的とする。また、本発明は、良好な検出精度を実現できる磁電変換素子を提供することを従たる目的とする。さらに、本発明は、前記電磁変換素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面に係る磁電変換素子は、基板と、前記基板上に形成された感磁層と、前記感磁層に電気的に接続された一対の入力端子および一対の出力端子とを備えている。前記感磁層は、平面視で、長手に延びる入力側領域と、前記入力側領域と交差する方向に延びる出力側領域とを含む。前記出力側領域は、前記入力側領域の一側から突出する第１出力側領域と、前記入力側領域の他側から突出する第２出力側領域とを含む。前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の配置に対して非対称に構成されている。
【０００７】
この構成によれば、不平衡電圧の温度特性を、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。これにより、不平衡電圧の温度特性が０Ｖを中心に分布して正負に跨がるのを回避できる。その結果、制御容易な磁電変換素子を提供できる。また、良好な検出精度を実現できる磁電変換素子を提供できる。
前記磁電変換素子において、前記第１出力側領域と前記第２出力側領域とは、前記入力側領域の長手方向に互いにずれて形成されることによって、非対称とされていてもよい。この構成のように、第１出力側領域と第２出力側領域とを入力側領域の配置に対して非線対称に構成することによって、不平衡電圧の温度特性を所望の範囲に分布させることができる。このような磁電変換素子は、たとえば、次の工程を含む磁電変換装置の製造方法により製造できる。
【０００８】
（ａ）前記基板上に、導電材料を堆積させて導電層を形成する工程
（ｂ）前記入力側領域の長手方向に互いにずれた位置に前記第１出力側領域と前記第２出力側領域とが形成されるように前記導電層を選択的に被覆するマスクを前記導電層上に形成する工程
（ｃ）前記マスクを介して前記導電層の不要な部分を除去することにより、前記感磁層を形成する工程
この方法によれば、これまで感磁層の形成に使用していたマスクのレイアウトを変更するだけで、入力側領域の長手方向に互いにずれた位置に第１出力側領域と第２出力側領域とを形成できる。したがって、工数を増加させることなく、制御容易であり、良好な検出精度を実現できる磁電変換素子を製造できる。
【０００９】
前記磁電変換素子において、前記第１出力側領域および前記第２出力側領域は、互いに異なる形状で形成されることによって、非対称とされていてもよい。前記第１出力側領域および前記第２出力側領域は、平面視で互いに異なる面積で形成されることにより、非対称形状とされてもよい。また、前記第１出力側領域および前記第２出力側領域は、平面視で互いに異なる幅で形成されることにより、非対称形状とされてもよい。また、前記第１出力側領域および前記第２出力側領域は、前記第１出力側領域および前記第２出力側領域の一方に、切欠部が形成されることにより、非対称形状とされてもよい。
【００１０】
これらの構成のように、入力側領域の配置に対して第１出力側領域および第２出力側領域を種々の態様の異なる形状で形成し、非対称形状とすることによって、不平衡電圧の温度特性を０Ｖ付近の分布から正の範囲または負の範囲の所望の範囲に移行させて分布させることができる。これらの磁電変換素子は、たとえば、次の工程を含む磁電変換装置の製造方法により製造できる。
【００１１】
（ｄ）前記基板上に、導電材料を堆積させて導電層を形成する工程
（ｅ）互いに異なる形状の前記第１出力側領域と前記第２出力側領域とが形成されるように前記導電層を選択的に被覆するマスクを前記導電層上に形成する工程
（ｆ）前記マスクを介して前記導電層の不要な部分を除去することにより、前記感磁層を形成する工程
この方法によれば、これまで感磁層の形成に使用していたマスクのレイアウトを変更するだけで、入力側領域の配置に対して非対象に配置された第１出力側領域と第２出力側領域とを形成できる。したがって、工数を増加させることなく、制御容易であり、良好な検出精度を実現できる磁電変換素子を製造できる。
【００１２】
前記磁電変換素子において、前記第１出力側領域および前記第２出力側領域は、互いに異なる抵抗値で形成されていてもよい。この構成のように、第１出力側領域および第２出力側領域の抵抗値を互いに異ならせて、第１出力側領域と第２出力側領域とを電気的に非対称とすることによっても、不平衡電圧の温度特性を所望の範囲に分布させることができる。
【００１３】
前記磁電変換素子において、前記第１出力側領域および前記第２出力側領域は、互いに異なる不純物濃度で形成されていてもよい。この構成のように、第１出力側領域および第２出力側領域の不純物濃度を互いに異ならせて、第１出力側領域と第２出力側領域とを電気的に非対称とすることによっても、不平衡電圧の温度特性を所望の範囲に分布させることができる。この磁電変換素子は、たとえば、次の工程を含む磁電変換装置の製造方法により製造できる。
【００１４】
（ｇ）前記基板上に、導電材料を堆積させて導電層を形成する工程
（ｈ）前記導電層における前記第１出力側領域および前記第２出力側領域となるべき領域のいずれか一方の領域に不純物を選択的に注入する工程
（ｉ）互いに異なる不純物濃度からなる前記第１出力側領域と前記第２出力側領域とが形成されるように前記導電層を選択的に被覆するマスクを前記導電層上に形成する工程
（ｊ）前記マスクを介して前記導電層の不要な部分を除去することにより、前記感磁層を形成する工程
前記磁電変換素子において、前記感磁層は、ｎ型不純物が添加された化合物半導体を含んでいてもよい。前記感磁層は、前記化合物半導体としてのＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。また、前記感磁層は、前記ｎ型不純物としてのＳｉを含んでいてもよい。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の一実施形態に係る磁電変換素子の平面図である。
【図２】図２は、図１に示すII-II線に沿う断面図である。
【図３】図３は、図１に示す感磁層の平面図である。
【図４】図４は、参考例に係る感磁層の平面図である。
【図５】図５は、本発明の他の実施形態に係る感磁層の平面図である。
【図６】図６は、本発明の別の実施形態に係る感磁層の平面図である。
【図７】図７は、本発明のさらに別の実施形態に係る感磁層の平面図である。
【図８Ａ】図８Ａは、図１に示す磁電変換素子の製造方法の一工程を示す断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す断面図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す断面図である。
【図８Ｄ】図８Ｄは、図８Ｃの次の工程を示す断面図である。
【図８Ｅ】図８Ｅは、図８Ｄの次の工程を示す断面図である。
【図８Ｆ】図８Ｆは、図８Ｅの次の工程を示す断面図である。
【図８Ｇ】図８Ｇは、図８Ｆの次の工程を示す断面図である。
【図８Ｈ】図８Ｈは、図８Ｇの次の工程を示す断面図である。
【図８Ｉ】図８Ｉは、図８Ｈの次の工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る磁電変換素子の一例としてのホール素子１の平面図である。図２は、図１に示すホール素子１をII-II線に沿って切断した縦断面図である。図３は、図１に示す感磁層３の平面図である。
ホール素子１は、基板２と、基板２上に形成された感磁層３と、感磁層３上に形成されたキャップ層４と、感磁層３に電気的に接続された一対の入力端子５ａ，５ｂおよび一対の出力端子６ａ，６ｂとを含む。本実施形態では、ホール素子１は、基板２の一部、感磁層３およびキャップ層４が平面視で略十字状を成すメサ構造７を有しており、このメサ構造７に沿って形成された保護膜８を含む。
【００１７】
より具体的には、基板２は、略直方体形状に形成されており、平面視で０．２７ｍｍ×０．２７ｍｍ程度の略正方形状の主面を有している。基板２としては、Ｓｉ基板、ＳｉＣ基板、サファイア単結晶基板、化合物半導体基板、比較的大きい抵抗値の半絶縁性基板等を採用できる。基板２が化合物半導体基板の場合、基板２は、ＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。本実施形態では、基板２は、ＧａＡｓを含む半絶縁性の化合物半導体基板を含む。
【００１８】
感磁層３は、ｎ型不純物が添加された化合物半導体を含む。感磁層３は、化合物半導体としてのＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。感磁層３は、ｎ型不純物としてのＳｉを含んでいてもよい。本実施形態では、感磁層３は、ＧａＡｓを含み、正の抵抗温度係数を有している。「抵抗温度係数」とは、１℃あたりの抵抗値の変化量の百万分率で定義される。感磁層３の厚さは、たとえば２０００Å以上１５０００Å以下であってもよい。
【００１９】
図１および図３を参照して、感磁層３は、平面視で、長手に延びる入力側領域９と、入力側領域９と交差する方向（十字状に交差する方向）に長手に延びる出力側領域１０とを含む。本実施形態では、入力側領域９は、平面視で基板２の一つの対角線に沿って長手に延びるように設けられており、平面視略矩形の両端部９ａ，９ｂを有している。一方、出力側領域１０は、平面視で基板２の他の対角線に沿って長手に延びるように設けられており、平面視略矩形の両端部１０ａ，１０ｂを有している。本実施形態では、出力側領域１０は、平面視で入力側領域９の幅よりも小さい幅で形成されており、入力側領域９の一側から突出する第１出力側領域１１と、入力側領域９の他側から突出する第２出力側領域１２とを含む。
【００２０】
より具体的には、第１出力側領域１１は、入力側領域９の長手方向中央部において、入力側領域９の長手方向に沿う一方側の側面から、当該長手方向に直交する方向に突出しており、一方の端部１０ａを含む。第２出力側領域１２は、入力側領域９の長手方向中央部において、入力側領域９の長手方向に沿う他方側の側面から、当該長手方向に直交する方向に突出しており、他方の端部１０ｂを含む。第１出力側領域１１および第２出力側領域１２は、略同一の突出量で入力側領域９から突出している。
【００２１】
本実施形態の特徴は、第１出力側領域１１と第２出力側領域１２とが、入力側領域９の長手方向に互いにずれており、入力側領域９の配置に対して非線対称に形成されていることである。より具体的には、第１出力側領域１１は、入力側領域９の長手方向中央部から当該長手方向に沿って入力側領域９の端部９ｂ側にずれており、第２出力側領域１２は、入力側領域９の長手方向中央部から当該長手方向に沿って入力側領域９の端部９ａ側にずれている。たとえば、第１出力側領域１１および第２出力側領域１２は、入力側領域９の長手方向中央部をその直交方向に横切る横断線Ｌから互いに０．２μｍずつずれている。
【００２２】
このように、本実施形態では、第１出力側領域１１および第２出力側領域１２に所定のずれ幅を設けることにより、第１出力側領域１１と第２出力側領域１２とが入力側領域９の配置に対して非線対称に構成されている。これにより、不平衡電圧ＶＯＳの温度特性を、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。
【００２３】
ここで、「不平衡電圧ＶＯＳ」とは、図１に示すホール素子１に、ホール素子１の平面視方向（図１の紙面に垂直方向）に加わる磁界がない状態（つまり、無磁界）において、入力側領域９の両端部９ａ，９ｂ間に入力電圧Ｖｉｎを印加して入力側領域９に所定の電流を流したときに、出力側領域１０の端部１０ａに生じる第１出力電圧ＶＯＵＴ１と出力側領域１０の端部１０ｂに生じる第２出力電圧ＶＯＵＴ２との差と定義できる。つまり、不平衡電圧ＶＯＳは、
ＶＯＳ＝ＶＯＵＴ１−ＶＯＵＴ２
と表すことができる。この不平衡電圧ＶＯＳは、０Ｖであることが理想である。
【００２４】
ところが、不平衡電圧ＶＯＳは、実際は、以下に説明するような温度特性分布を示す。
図４は、参考例に係る感磁層１５の平面図である。参考例に係る感磁層１５は、前述の横断線Ｌに沿って形成され、かつ、平面視で入力側領域９の配置に対して互いに同一の形状でかつ線対称に形成された第１出力側領域１１と第２出力側領域１２とを含む従来の感磁層である。参考例に係る感磁層１５では、当該感磁層１５における抵抗成分の等価回路としての抵抗ブリッジが平衡に構成されているから、不平衡電圧ＶＯＳが０Ｖとなるはずである。
【００２５】
しかしながら、実際には、不平衡電圧ＶＯＳは０Ｖを中心に分布し、正負に跨っているため、不平衡電圧ＶＯＳの温度特性も０Ｖを中心に分布する。そのため、不平衡電圧ＶＯＳの測定誤差により、不平衡電圧ＶＯＳの温度特性も正負に跨ることがある。
より具体的には、参考例に係る感磁層１５は、正の抵抗温度係数を有するＧａＡｓを含むため、温度上昇に伴って感磁層１５の抵抗値が増加すると、定電流駆動においては、不平衡電圧ＶＯＳは、オームの法則により抵抗値の増加に比例して増加する。つまり、不平衡電圧ＶＯＳの温度特性は、不平衡電圧ＶＯＳと同符号となるはずである。
【００２６】
たとえば、２５℃時の不平衡電圧ＶＯＳの値が０．５ｍＶ、６５℃時の不平衡電圧ＶＯＳが０．５５ｍＶであるとすると、温度上昇前後の１℃あたりの不平衡電圧ＶＯＳの変化量は１．２５μＶ／℃の正値となり、不平衡電圧ＶＯＳは正の温度特性となる。これとは反対に、２５℃時の不平衡電圧ＶＯＳの値が−０．５ｍＶ、６５℃時の不平衡電圧ＶＯＳが−０．５５ｍＶとすると、温度上昇前後の１℃あたりの不平衡電圧ＶＯＳの変化量は−１．２５μＶ／℃の負値となり、不平衡電圧ＶＯＳは負の温度特性となる。
【００２７】
しかしながら、２５℃時の不平衡電圧ＶＯＳの値が０．５ｍＶで、６５℃時の不平衡電圧ＶＯＳが０．５５ｍＶとなるところ、−０．０５ｍＶを超える測定誤差が生じて６５℃時の不平衡電圧ＶＯＳが０．５ｍＶ未満となる場合がある。この場合、温度上昇前後の１℃あたりの不平衡電圧ＶＯＳの変化量が負値となり、不平衡電圧ＶＯＳが正の温度特性であるにも拘わらず、あたかも負の温度特性を持つかのように測定される。
【００２８】
このように、参考例に係る感磁層１５では、第１出力側領域１１および第２出力側領域１２を入力側領域９の配置に対して対称に構成しているが、不平衡電圧ＶＯＳは実際には０Ｖにはならず、０Ｖを中心に分布し正負に跨っている。そのため、不平衡電圧ＶＯＳの温度特性も０Ｖを中心に分布し正負に跨る結果、不平衡電圧ＶＯＳの温度特性の正負が反転することがある。したがって、参考例に係る感磁層１５では、入力に対する出力を管理して制御する場合に、ホール素子１の制御が困難になるという問題がある。
【００２９】
これに対して、本実施形態に係る感磁層３では、第１出力側領域１１と第２出力側領域１２とが入力側領域９の配置に対して非線対称な構成となるように、第１出力側領域１１と第２出力側領域１２とを、意図的に、入力側領域９の長手方向にずらして形成している。つまり、本実施形態では、感磁層３における抵抗成分の等価回路としての抵抗ブリッジを、非平衡に構成している。
【００３０】
これにより、不平衡電圧ＶＯＳを、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができるから、不平衡電圧ＶＯＳの温度特性も、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。これにより、不平衡電圧ＶＯＳの温度特性が０Ｖを中心に分布し、正負に跨がるのを回避できる。
【００３１】
たとえば、２５℃時の不平衡電圧ＶＯＳを初期値ＶＯＳ１とすれば、当該初期値ＶＯＳ１は、測定誤差が生じても不平衡電圧ＶＯＳの温度特性の正負が反転しない所定値に設定されてもよい。たとえば、６５℃時の不平衡電圧ＶＯＳが初期値ＶＯＳ１に対して１．０９２×ＶＯＳ１と表され、測定誤差が±０．１ｍＶ程度である場合、１．０９２×ＶＯＳ１＞２×０．１ｍＶの関係を満たす初期値ＶＯＳ１が設定されてもよい。つまり、ＶＯＳ１＞０．１８３２ｍＶの関係を満たす初期値ＶＯＳ１であれば、６５℃時の不平衡電圧ＶＯＳは０．２ｍＶを超えるので、測定誤差によって不平衡電圧ＶＯＳの温度特性の正負が反転するのを効果的に抑制できる。
【００３２】
さらに、入力側領域９に所定の電流を流したときの不平衡電圧ＶＯＳに、ばらつき分布の偏差σが存在する場合、不平衡電圧ＶＯＳの初期値ＶＯＳ１は、当該偏差σを考慮した所定値に設定されてもよい。たとえば、偏差σと前述のＶＯＳ１＞０．１８３２ｍＶとの関係から、ＶＯＳ１＞０．１８３２＋σ×α（α＞０）の関係を満たす初期値ＶＯＳ１が設定されてもよい。偏差σが０．６ｍＶであり、αが５である場合、初期値ＶＯＳ１は約３．１８３ｍＶとなる。したがって、この初期値ＶＯＳ１以上の不平衡電圧ＶＯＳが得られるように、第１出力側領域１１と第２出力側領域１２とを、入力側領域９の配置に対して非対称に構成すれば、測定誤差によって不平衡電圧ＶＯＳの温度特性の正負が反転するのをより一層効果的に抑制できる。
【００３３】
図２を再度参照して、キャップ層４は、平面視で感磁層３に整合する形状に形成されており、たとえば不純物無添加の化合物半導体を含む。キャップ層４は、化合物半導体としてのＩｎＳｂ，ＩｎＡｓまたはＧａＡｓを含んでいてもよい。本実施形態では、キャップ層４は、ＧａＡｓを含む。キャップ層４の厚さは、たとえば５００Å程度であってもよい。
【００３４】
保護膜８は、たとえばＳｉＮを含む窒化膜である。保護膜８およびキャップ層４には、入力側領域９の両端部９ａ，９ｂを露出させる一対の入力側コンタクト開口１３ａ，１３ｂと、出力側領域１０の両端部１０ａ，１０ｂを露出させる一対の出力側コンタクト開口１４ａ，１４ｂとが形成されている。一対の入力側コンタクト開口１３ａ，１３ｂおよび一対の出力側コンタクト開口１４ａ，１４ｂは、キャップ層４を貫通し、さらに感磁層３の一部を掘り下げるように形成されている。一対の入力側コンタクト開口１３ａ，１３ｂおよび一対の出力側コンタクト開口１４ａ，１４ｂにおける感磁層３の掘り下げ深さは、たとえば感磁層３の厚さに対して１０％程度の深さ（＝２００Å以上１５００Å以下）であってもよい。
【００３５】
一対の入力側コンタクト開口１３ａ，１３ｂには、一対の入力端子５ａ，５ｂが埋め込まれており、一対の出力側コンタクト開口１４ａ，１４ｂには、一対の出力端子６ａ，６ｂが埋め込まれている。一対の入力端子５ａ，５ｂは、一対の入力側コンタクト開口１３ａ，１３ｂ内において、入力側領域９との間でオーミック接触を形成している。一方、一対の出力端子６ａ，６ｂは、一対の出力側コンタクト開口１４ａ，１４ｂ内において、出力側領域１０との間でオーミック接触を形成している。
【００３６】
一対の入力端子５ａ，５ｂおよび一対の出力端子６ａ，６ｂは、１つの金属膜からなっていてもよいし、複数の金属膜が積層された積層膜からなっていてもよい。一対の入力端子５ａ，５ｂおよび一対の出力端子６ａ，６ｂは、少なくともＡｕ膜を含むことが好ましい。
以上、本実施形態によれば、入力側領域９の配置に対して非対称に構成された第１出力側領域１１および第２出力側領域１２を含む感磁層３によって、不平衡電圧ＶＯＳの温度特性が０Ｖを中心に分布し、正負に跨がるのを回避できる。その結果、制御容易なホール素子１を提供できる。また、良好な検出精度を実現できるホール素子１を提供できる。
【００３７】
なお、本実施形態では、第１出力側領域１１および第２出力側領域１２に所定のずれ幅を設けることにより、第１出力側領域１１と第２出力側領域１２とが入力側領域９の配置に対して非対称となる感磁層３について説明した。しかしながら、感磁層３に代えて、図５〜図７に示す感磁層３１，３２，３３が採用されてもよい。
図５は、本発明の他の実施形態に係る感磁層３１の平面図である。図５において、前述の図３等に示された構成については、同一の参照符号を付して説明を省略する。
【００３８】
感磁層３１では、第１出力側領域１１と第２出力側領域１２とが前述の横断線Ｌに沿って形成されており、平面視で入力側領域９の配置に対して互いに異なる形状で形成されている。より具体的には、第１出力側領域１１と第２出力側領域１２とは、平面視で互いに異なる幅で形成されることによって、互いに異なる面積で形成されている。これにより、第１出力側領域１１と第２出力側領域１２とが、互いに異なる抵抗値で形成されている。
【００３９】
以上、本実施形態では、感磁層３１は、入力側領域９の配置に対して互いに非対称形状とされ、かつ、互いに異なる抵抗値とされることにより電気的にも非対称とされた第１出力側領域１１および第２出力側領域１２を含む。これにより、感磁層３１における抵抗成分の等価回路としての抵抗ブリッジが非平衡に構成されているから、不平衡電圧ＶＯＳの温度特性を、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。
【００４０】
図６は、本発明の別の実施形態に係る感磁層３２の平面図である。図６において、前述の図３等に示された構成については、同一の参照符号を付して説明を省略する。
感磁層３２では、第１出力側領域１１と第２出力側領域１２とが前述の横断線Ｌに沿って形成されており、平面視で入力側領域９の配置に対して互いに異なる形状で形成されている。より具体的には、第１出力側領域１１および第２出力側領域１２の少なくとも一方、本実施形態では第１出力側領域１１に形成された切欠部３４によって、第１出力側領域１１と第２出力側領域１２とが平面視で互いに異なる面積で形成されている。切欠部３４は複数形成されていてもよい。これにより、第１出力側領域１１と第２出力側領域１２とが、互いに異なる抵抗値で形成されている。
【００４１】
以上、本実施形態では、感磁層３２は、入力側領域９の配置に対して互いに非対称形状とされ、かつ、互いに異なる抵抗値とされることにより、電気的にも非対称とされた第１出力側領域１１および第２出力側領域１２を含む。これにより、感磁層３２における抵抗成分の等価回路としての抵抗ブリッジが非平衡に構成されているから、不平衡電圧ＶＯＳの温度特性を、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。
【００４２】
図７は、本発明のさらに別の実施形態に係る感磁層３３の平面図である。図７において、前述の図３等に示された構成については、同一の参照符号を付して説明を省略する。
感磁層３３では、第１出力側領域１１と第２出力側領域１２とが前述の横断線Ｌに沿って形成されており、平面視で入力側領域９の配置に対して互いに同一の形状でかつ線対称に形成されている。本実施形態では、第１出力側領域１１と第２出力側領域１２とは、互いに異なるｎ型不純物濃度で形成されており、第２出力側領域１２のｎ型不純物濃度が第１出力側領域１１のｎ型不純物濃度よりも高く設定されている。図７では明瞭化のため、ｎ型不純物濃度の高い第２出力側領域１２にハッチングを付して示している。
【００４３】
これにより、第１出力側領域１１と第２出力側領域１２とが、互いに異なる抵抗値で形成されている。なお、第１出力側領域１１および第２出力側領域１２のいずれか一方のまたは双方の一部の領域のｎ型不純物濃度が、他の領域のｎ型不純物濃度よりも高く設定されることにより、第１出力側領域１１と第２出力側領域１２とが互いに異なるｎ型不純物濃度となるように形成されていてもよい。
【００４４】
以上、本実施形態では、感磁層３３は、入力側領域９の配置に対して互いに異なるｎ型不純物濃度（抵抗値）とされることにより、電気的に非対称とされた第１出力側領域１１および第２出力側領域１２を含む。これにより、感磁層３３における抵抗成分の等価回路としての抵抗ブリッジが非平衡に構成されているから、不平衡電圧ＶＯＳの温度特性を、所望の範囲、たとえば正の範囲および負の範囲のいずれか一方の範囲に分布させることができる。
【００４５】
図８Ａ〜図８Ｉは、図１に示すホール素子１の製造方法の一工程を示す断面図である。図８Ａ〜図８Ｉは、前述の図２に対応する部分の断面図である。
ホール素子１を製造するにあたり、まず、図８Ａに示すように、基板２の元となる円板状のＧａＡｓを含む元基板２０が用意される。次に、図８Ｂに示すように、ｎ型不純物としてのＳｉを添加しながらＧａＡｓをエピタキシャル成長させることにより、感磁層３の元となる本発明の導電層の一例としての第１化合物半導体層２１が形成される。次に、不純物無添加でＧａＡｓをエピタキシャル成長させることにより、キャップ層４の元となる第２化合物半導体層２２が形成される。
【００４６】
次に、図８Ｃに示すように、第２化合物半導体層２２上に、たとえば感光性ポリイミドからなる第１レジストマスク２３が塗布される。次に、第１レジストマスク２３が選択的に露光・現像されて、メサ構造７を形成すべき領域を被覆する第１レジストマスク２３が第２化合物半導体層２２上に形成される。このとき、第１レジストマスク２３は、感磁層３に関して、平面視で入力側領域９の長手方向に互いにずれた位置に第１出力側領域１１と第２出力側領域１２とが形成されるように第２化合物半導体層２２を被覆している。
【００４７】
次に、図８Ｄに示すように、第１レジストマスク２３を介するエッチング（たとえば反応性のイオンエッチング）により、第２化合物半導体層２２、第１化合物半導体層２１および元基板２０の不要な部分が除去される。これにより、所定形状の感磁層３およびキャップ層４を含むメサ構造７が形成される。
次に、図８Ｅに示すように、たとえばＣＶＤ法等によってＳｉＮが堆積されて、メサ構造７およびメサ構造７から露出する元基板２０を被覆する保護膜８が形成される。次に、図８Ｆに示すように、保護膜８上に、一対の入力側コンタクト開口１３ａ，１３ｂおよび一対の出力側コンタクト開口１４ａ，１４ｂを形成すべき領域に選択的に開口２４を有する第２レジストマスク２５が形成される。次に、第２レジストマスク２５を介するエッチング（たとえば反応性のイオンエッチング）により、保護膜８およびキャップ層４の不要な部分が除去される。このエッチング時に、感磁層３の一部が、たとえば感磁層３の厚さの１０％程度オーバエッチングされる。これにより、一対の入力側コンタクト開口１３ａ，１３ｂおよび一対の出力側コンタクト開口１４ａ，１４ｂが形成される。
【００４８】
次に、図８Ｇに示すように、たとえばスパッタ法、蒸着法等によって、一対の入力側コンタクト開口１３ａ，１３ｂおよび一対の出力側コンタクト開口１４ａ，１４ｂを埋めて保護膜８全域を被覆するＡｕを含む金属膜２６が形成される。次に、図８Ｈに示すように、金属膜２６がパターニングされて一対の入力端子５ａ，５ｂおよび一対の出力端子６ａ，６ｂが形成される。
【００４９】
次に、図８Ｉに示すように、たとえばラッピング、ＣＭＰ法等によって、元基板２０が裏面側から研削されて、元基板２０が薄膜化される。その後、ダイシングソー２７等によって、メサ構造７周りで元基板２０が切断されて、ホール素子１の個片が切り出される。このようにして、ホール素子１が製造される。
以上、本実施形態の方法によれば、これまで感磁層の形成に使用していた第１レジストマスク２３のレイアウトを変更するだけで、入力側領域９の長手方向に互いにずれた位置に第１出力側領域１１と第２出力側領域１２とを形成できる。したがって、工数を増加させることなく、制御容易であり、良好な検出精度を実現できるホール素子１を製造できる。
【００５０】
なお、図５に示す感磁層３１を形成する場合、前述の図８Ｃの工程において、第１レジストマスク２３のレイアウトを変更すればよい。つまり、第１出力側領域１１と第２出力側領域１２とが互いに異なる幅に形成されるように第２化合物半導体層２２を被覆する第１レジストマスク２３を形成すればよい。これにより、図５に示す感磁層３１を形成できる。
【００５１】
また、図６に示す感磁層３２を形成する場合、前述の図８Ｃの工程において、第１レジストマスク２３のレイアウトを変更すればよい。つまり、第１出力側領域１１および第２出力側領域１２のいずれか一方に切欠部３４が形成されるように、第２化合物半導体層２２を被覆する第１レジストマスク２３を形成すればよい。これにより、図６に示す感磁層３２を形成できる。
【００５２】
また、図７に示す感磁層３３を形成する場合、前述の図８Ｂにおける第１化合物半導体層２１の形成工程後、第２化合物半導体層２２の形成工程に先立って、第１化合物半導体層２１における第１出力側領域１１および第２出力側領域１２となるべき領域のいずれか一方の領域に、さらにｎ型不純物を選択的に注入する工程を追加すればよい。このようなｎ型不純物の注入は、第１化合物半導体層２１を選択的に被覆するイオン注入マスクを介することにより行われてもよい。
【００５３】
これにより、第１化合物半導体層２１の一部に、他の部分のｎ型不純物濃度よりも高いｎ型不純物濃度からなる高濃度領域が形成される。そして、第２化合物半導体層２２を形成した後、図８Ｃの工程において、高濃度領域を含む第１出力側領域１１または高濃度領域を含む第２出力側領域１２が形成されるように、高濃度領域を被覆する第１レジストマスク２３を第２化合物半導体層２２上に形成すればよい。これにより、図７に示す感磁層３３を形成できる。
【００５４】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の一実施形態に係る感磁層３の構成に、図５〜図７に示した感磁層３１，３２，３３の各構成を組み合わせてもよい。また、図５〜図７に示した感磁層３１，３２，３３の各構成を、それらの間で組み合わせてもよい。
【００５５】
また、前述の実施形態では、正の抵抗温度係数からなる感磁層３が形成された例について説明した。しかし、感磁層３は、負の抵抗温度係数を有する材料により形成されていてもよい。この場合、感磁層３の温度上昇に伴って抵抗値が低下するので、不平衡電圧ＶＯＳの温度特性は、正の抵抗温度係数を有する感磁層３の不平衡電圧ＶＯＳの正負に対して、正負反転した分布となる。このような構成によっても、不平衡電圧の温度特性が０Ｖを中心に分布して正負に跨がるのを回避できる。
【００５６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５７】
１      磁電変換素子
２      基板
３      感磁層
５ａ，５ｂ    一対の入力端子
６ａ，６ｂ    一対の出力端子
９      入力側領域
１０    出力側領域
１１    第１出力側領域
１２    第２出力側領域
２０    元基板
２１    第１化合物半導体層（導電層）
２３    第１レジストマスク（マスク）
３１    感磁層
３２    感磁層
３３    感磁層
３４    切欠部
【図１】
0006586682.tif 000002
【図２】
0006586682.tif 000003
【図３】
0006586682.tif 000004
【図４】
0006586682.tif 000005
【図５】
0006586682.tif 000006
【図６】
0006586682.tif 000007
【図７】
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【図８Ａ】
0006586682.tif 000009
【図８Ｂ】
0006586682.tif 000010
【図８Ｃ】
0006586682.tif 000011
【図８Ｄ】
0006586682.tif 000012
【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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