(57)【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源線との間に設けられるトリガー回路と、
少なくとも一方が前記トリガー回路の出力に基づき制御される第１のトランジスター及び第２のトランジスターを、有する放電回路と、
を含み、
前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源線と前記第２の電源線との間にカスケード接続され、
ウェル電位設定用の不純物領域が、前記第１のトランジスターのドレインの領域と対向するように、前記第１のトランジスターと前記第２のトランジスターが配置されることを特徴とする静電気保護回路。
【請求項２】
第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源線との間に設けられるトリガー回路と、
少なくとも一方が前記トリガー回路の出力に基づき制御される第１のトランジスター及び第２のトランジスターを、有する放電回路と、
を含み、
前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源線と前記第２の電源線との間にカスケード接続され、
前記第１のトランジスターは、複数の第１のユニットトランジスターにより構成され、
前記第２のトランジスターは、複数の第２のユニットトランジスターにより構成され、
前記複数の第１のユニットトランジスターのソースと、前記複数の第２のユニットトランジスターのドレインとが共通接続されることを特徴とする静電気保護回路。
【請求項３】
請求項２において、
前記複数の第１のユニットトランジスターは、第１の領域に配置され、
前記複数の第２のユニットトランジスターは、第１の領域とは異なる第２の領域に配置されることを特徴とする静電気保護回路。
【請求項４】
請求項２又は３において、
前記複数の第１のユニットトランジスターのうちの少なくとも１つのユニットトランジスターのドレインの領域が、ウェル電位設定用の不純物領域と対向するように配置されることを特徴とする静電気保護回路。
【請求項５】
第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源線との間に設けられるトリガー回路と、
少なくとも一方が前記トリガー回路の出力に基づき制御される第１のトランジスター及び第２のトランジスターを、有する放電回路と、
を含み、
前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源線と前記第２の電源線との間にカスケード接続され、
前記第１のトランジスターは、複数の第１のユニットトランジスターにより構成され、
前記第２のトランジスターは、複数の第２のユニットトランジスターにより構成され、
前記複数の第１のユニットトランジスターの各第１のユニットトランジスターは、前記複数の第２のユニットトランジスターのうちの対応する１つの第２のユニットトランジスターと接続され、他の第２のユニットトランジスターとは非接続であることを特徴とする静電気保護回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のトランジスターのスナップバックのホールド電圧と、前記第２のトランジスターのスナップバックのホールド電圧とを加算した電圧が、前記第１の電源電圧と前記第２の電源電圧の電圧差よりも大きいことを特徴とする静電気保護回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１のトランジスターと前記第２のトランジスターは、同一のウェルに形成されている特徴とする静電気保護回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１のトランジスター及び前記第２のトランジスターは、Ｎ型のトランジスターであることを特徴とする静電気保護回路。
【請求項９】
請求項８において、
前記第１のトランジスターのゲート及び前記第２のトランジスターのゲートに、前記トリガー回路の出力が入力されることを特徴とする静電気保護回路。
【請求項１０】
請求項８において、
前記第１のトランジスター及び前記第２のトランジスターの一方のトランジスターのゲートは、前記第１の電源線に接続され、他方のトランジスターのゲートに、前記トリガー回路の出力が入力されることを特徴とする静電気保護回路。
【請求項１１】
請求項１乃至７のいずれかにおいて、
前記第１のトランジスター及び前記第２のトランジスターの少なくとも一方は、Ｐ型のトランジスターであることを特徴とする静電気保護回路。
【請求項１２】
請求項１乃至６のいずれかにおいて、
前記第１のトランジスターはＰ型のトランジスターであり、前記第２のトランジスターはＮ型のトランジスターであり、
前記Ｎ型のトランジスターのゲートに、前記トリガー回路の出力が入力されることを特徴とする静電気保護回路。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記トリガー回路は、
前記第１の電源線と前記第２の電源線との間に直列に設けられる抵抗及びキャパシターと、
前記抵抗と前記キャパシターの接続ノードを入力ノードとするインバーターと、
を含むことを特徴とする静電気保護回路。
【請求項１４】
請求項１乃至１３のいずれかに記載の静電気保護回路を含むことを特徴とする回路装置。
【請求項１５】
請求項１４に記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する回路装置のトランジスターが静電破壊する場合がある。このような静電破壊を防止するために、回路装置には静電気保護回路が設けられる。この静電気保護回路の従来技術としては例えば特許文献１に開示される技術がある。
【０００３】
図１に、特許文献１の静電気保護回路の構成例を示す。ＥＳＤ（Electro Static Discharge）のイベントは、半導体の回路装置（ＩＣ）を搬送する時などに人体や搬送機器に静電気が帯電して、それが回路装置内に流れることにより発生する。最初の時点では、図１の第１の電源線ＰＬ１は、第２の電源線ＰＬ２と等電位にある。通常動作時においては、第１の電源線ＰＬ１は高電位側電源電圧ＶＤＤの供給ラインであり、第２の電源線ＰＬ２は低電位側電源電圧ＶＳＳの供給ラインである。
【０００４】
ここで、ＥＳＤイベントとして、第２の電源線ＰＬ２を基準にして第１の電源線ＰＬ１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、時定数回路５００の抵抗ＲＡを経由してキャパシターＣＡに充電される。ここで、抵抗ＲＡの抵抗値とキャパシターＣＡの容量値とにより定まるＣＲの時定数の値は十分に大きい。従って、初段のインバーター５０２の入力ノードは、時定数に応じた期間、Ｌレベルに維持される。インバーター５０２の入力ノードがＬレベルに維持された状態では、後段のインバーター５０４、５０５を経由して、Ｎ型のトランジスターＴＡ１のゲートの電位はＨレベルの状態になる。従って、静電気保護用の放電素子であるＮ型のトランジスターＴＡ１は、オン状態になる。このようにして、トランジスターＴＡ１を介してサージ電流を逃がすことで、第１の電源線ＰＬ１と第２の電源線ＰＬ２との間に高電圧が印加されて、内部回路のトランジスター等が破壊されてしまうのを抑制できる。なお、トランジスターＴＡ１のゲートの電位は、ＥＳＤサージの印加後、時定数回路５００により規定される期間の経過により低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８２１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、これまでの静電気保護回路では、電源線ＰＬ１、ＰＬ２に電源が供給される通常動作において、外部からのノイズ等が原因でトランジスターＴＡ１がスナップバック状態になると、電流が流れ続けてしまう異常状態に陥る可能性がある。この場合に、回路装置への電源供給を停止等して、電源電圧を下げれば、このような異常状態から正常状態に復帰することができる。しかしながら、このような異常状態からの復帰のため、電源供給を停止等することは、望ましくない。
【０００７】
本発明の幾つかの態様によれば、外部からのノイズ等が要因で電流が流れ続けるなどの異常状態に陥るのを抑制できる静電気保護回路、回路装置、及び電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源線との間に設けられるトリガー回路と、少なくとも一方が前記トリガー回路の出力に基づき制御される第１のトランジスター及び第２のトランジスターを、有する放電回路と、を含み、前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源線と前記第２の電源線との間にカスケード接続される静電気保護回路に関係する。
【０００９】
本発明の一態様では、放電回路には、第１の電源線と前記第２の電源線との間にカスケード接続された第１、第２のトランジスターが設けられる。これらの第１、第２のトランジスターの少なくとも一方のトランジスターは、トリガー回路の出力に基づき制御される。放電回路をこのような構成にすれば、第１の電源線と第２の電源線との間にカスケード接続された２段の第１、第２のトランジスターにより、放電回路の放電動作を実現できるようになる。従って、例えば、電源が供給された状態での通常動作時に、外部からのノイズ等が要因で電流が流れた場合にも、当該電流が流れ続けるなどの異常状態を、カスケード接続された２段の第１、第２のトランジスターにより抑制することが可能になる。
【００１０】
また本発明の一態様では、前記第１のトランジスターのスナップバックのホールド電圧と、前記第２のトランジスターのスナップバックのホールド電圧とを加算した電圧が、前記第１の電源電圧と前記第２の電源電圧の電圧差よりも大きくてもよい。
【００１１】
このようにすれば、外部からのノイズ等が要因でスナップバックの電流が流れた場合にも、第１、第２のトランジスターのスナップバックのホールド電圧の加算電圧が、第１、第２の電源電圧の電圧差よりも大きいため、当該電流が流れ続けるのを抑制することが可能になる。
【００１２】
また本発明の一態様では、前記第１のトランジスターと前記第２のトランジスターは、同一のウェルに形成されていてもよい。
【００１３】
このようにすれば、第１、第２のトランジスターに対応して、寄生の第１、第２のバイポーラートランジスターが形成されるようになる。従って、これらの第１、第２のバイポーラートランジスターによるホールド電圧等により、外部からのノイズ等が要因で電流が流れ続けるなどの異常状態を、抑制することが可能になる。
【００１４】
また本発明の一態様では、前記第１のトランジスター及び前記第２のトランジスターは、Ｎ型のトランジスターであってもよい。
【００１５】
このようにすれば、電流供給能力が高いＮ型の第１、第２のトランジスターを用いて、放電回路の放電動作を実現できるようになる。
【００１６】
また本発明の一態様では、前記第１のトランジスターのゲート及び前記第２のトランジスターのゲートに、前記トリガー回路の出力が入力されてもよい。
【００１７】
このようにすれば、例えば静電気放電のサージが印加された場合に、トリガー回路の出力によりオン状態となったＮ型の第１、第２のトランジスターにより、当該サージによる電流を放電できるようになる。
【００１８】
また本発明の一態様では、前記第１のトランジスター及び前記第２のトランジスターの一方のトランジスターのゲートは、前記第１の電源線に接続され、他方のトランジスターのゲートに、前記トリガー回路の出力が入力されてもよい。
【００１９】
このようにすれば、例えば静電気放電のサージが印加された場合に、トリガー回路の出力によりオン状態となった一方のトランジスターと、第１の電源線が接続されたことでオン状態になった他方のトランジスターとにより、当該サージによる電流を放電できるようになる。
【００２０】
また本発明の一態様では、前記第１のトランジスター及び前記第２のトランジスターの少なくとも一方は、Ｐ型のトランジスターであってもよい。
【００２１】
このようにすれば、Ｐ型の第１、第２のトランジスターを用いて、放電回路の放電動作を実現できるようになる。
【００２２】
また本発明の一態様では、前記第１のトランジスターはＰ型のトランジスターであり、前記第２のトランジスターはＮ型のトランジスターであり、前記Ｎ型のトランジスターのゲートに、前記トリガー回路の出力が入力されてもよい。
【００２３】
このようにすれば、例えば静電気放電のサージが印加された場合に、トリガー回路の出力によりオン状態となったＮ型の第２のトランジスターと、ゲート電位の設定等によりオン状態となったＰ型の第１のトランジスターとにより、当該サージによる電流を放電できるようになる。
【００２４】
また本発明の一態様では、前記トリガー回路は、前記第１の電源線と前記第２の電源線との間に直列に設けられる抵抗及びキャパシターと、前記抵抗と前記キャパシターの接続ノードを入力ノードとするインバーターと、を含んでもよい。
【００２５】
このようにすれば、例えば静電気放電のサージが印加された場合に、抵抗の抵抗値及びキャパシターの容量値で決まる時定数に対応する期間の間、トリガー回路の出力を所定の電圧レベルに設定して、放電回路の放電動作を実現できるようになる。
【００２６】
また本発明の一態様では、ウェル電位設定用の不純物領域が、前記第１のトランジスターのドレインの領域と対向するように、前記第１トランジスターと前記第２のトランジスターが配置されてもよい。
【００２７】
このようにすれば、ウェル電位設定用の不純物領域と、第１のトランジスターのドレイン領域とが対向することで形成される寄生のダイオードを用いて、例えば静電気放電の負のサージ等が印加された場合の放電動作などを実現することが可能になる。
【００２８】
また本発明の一態様では、前記第１のトランジスターは、複数の第１のユニットトランジスターにより構成され、前記第２のトランジスターは、複数の第２のユニットトランジスターにより構成され、前記複数の第１のユニットトランジスターのソースと、前記複数の第２のユニットトランジスターのドレインとが共通接続されてもよい。
【００２９】
このようにすれば、放電回路の第１、第２のトランジスターを、複数の第１のユニットトランジスターと複数の第２のユニットトランジスターとにより実現できる。そして例えば、第１のユニットトランジスター及び第２のユニットトランジスターの一方のユニットトランジスターに故障等が発生した場合にも、当該一方のユニットトランジスターに対応する他方のユニットトランジスターが、静電気保護に寄与しなくなってしまうような事態を抑制できる。
【００３０】
また本発明の一態様では、前記複数の第１のユニットトランジスターは、第１の領域に配置され、前記複数の第２のユニットトランジスターは、第１の領域とは異なる第２の領域に配置されてもよい。
【００３１】
このようにすれば、複数の第１のユニットトランジスターを第１の領域にまとめて配置し、複数の第２のユニットトランジスターを第２の領域にまとめて配置できるようになるため、静電気保護回路の効率的なレイアウト配置を実現できる。
【００３２】
また本発明の一態様では、前記複数の第１のユニットトランジスターのうちの少なくとも１つのユニットトランジスターのドレインの領域が、ウェル電位設定用の不純物領域と対向するように配置されてもよい。
【００３３】
このようにすれば、ウェル電位設定用の不純物領域と、第１のトランジスターの少なくとも１つのユニットトランジスターのドレイン領域とが対向することで形成される寄生のダイオードを用いて、例えば静電気放電の負のサージ等が印加された場合の放電動作などを実現することが可能になる。
【００３４】
また本発明の一態様では、前記第１のトランジスターは、複数の第１のユニットトランジスターにより構成され、前記第２のトランジスターは、複数の第２のユニットトランジスターにより構成され、前記複数の第１のユニットトランジスターの各第１のユニットトランジスターは、前記複数の第２のユニットトランジスターのうちの対応する１つの第２のユニットトランジスターと接続され、他の第２のユニットトランジスターとは非接続であってもよい。
【００３５】
このようにすれば、放電回路の第１、第２のトランジスターを、複数の第１のユニットトランジスターと複数の第２のユニットトランジスターとにより実現でき、静電気保護回路の効率的なレイアウト配置を実現できる。
【００３６】
また本発明の他の態様は、上記のいずれかに記載の静電気保護回路を含む回路装置に関係する。
【００３７】
また本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３８】
【図１】従来の静電気保護回路の構成例。
【図２】電源間に静電気保護回路が配置された回路装置において、正のＥＳＤサージが印可された場合の放電経路図。
【図３】電源間に静電気保護回路が配置された回路装置において、負のＥＳＤサージが印可された場合の放電経路図。
【図４】図２又は図３の放電経路図において従来の静電気保護回路を適用した場合の動作を説明するグラフ。
【図５】ＥＳＤイミュニティ試験の規格の放電電流波形を示す図。
【図６】回路装置が搭載された電子機器の構成例。
【図７】図７（Ａ）〜図７（Ｃ）は急峻なサージ電流が入力された時の従来の静電気保護回路の等価回路による動作説明図。
【図８】図７（Ａ）〜図７（Ｃ）の動作を説明するＩＶ特性のグラフ。
【図９】本実施形態の静電気保護回路の第１の構成例。
【図１０】放電回路を構成する第１、第２のトランジスターの断面図。
【図１１】図１１（Ａ）〜図１１（Ｃ）は急峻なサージ電流が入力された時の第１の構成例の等価回路による動作説明図。
【図１２】図１１（Ａ）〜図１１（Ｃ）の動作を説明するＩＶ特性のグラフ。
【図１３】本実施形態の静電気保護回路の第２の構成例。
【図１４】図１４（Ａ）〜図１４（Ｃ）は急峻なサージ電流が入力された時の第２の構成例の等価回路による動作説明図。
【図１５】図１４（Ａ）〜図１４（Ｃ）の動作を説明するＩＶ特性のグラフ。
【図１６】本実施形態の静電気保護回路の第３の構成例。
【図１７】図１７（Ａ）〜図１７（Ｃ）は急峻なサージ電流が入力された時の第３の構成例の等価回路による動作説明図。
【図１８】本実施形態の静電気保護回路の第４の構成例。
【図１９】図１９（Ａ）〜図１９（Ｃ）は急峻なサージ電流が入力された時の第４の構成例の等価回路による動作説明図。
【図２０】本実施形態の静電気保護回路の第５の構成例。
【図２１】本実施形態の静電気保護回路の第６の構成例。
【図２２】本実施形態の第１のレイアウト配置例。
【図２３】第１のレイアウト配置例での第１、第２のトランジスターの等価回路。
【図２４】静電気保護用の寄生のダイオードについて説明するための断面図。
【図２５】本実施形態の第２のレイアウト配置例。
【図２６】本実施形態の第３のレイアウト配置例。
【図２７】第３のレイアウト配置例での第１、第２のトランジスターの等価回路。
【図２８】本実施形態の第４のレイアウト配置例。
【図２９】電子機器の構成例。
【発明を実施するための形態】
【００３９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４０】
１．静電気による異常状態の発生
まず、従来の静電気保護回路の問題点について図２〜図８を用いて説明する。図２は、静電気保護回路ＰＣを、ＶＤＤ、ＶＳＳの電源間に配置し、入力端子ＰＩＮに正のＥＳＤサージを印加した場合の放電経路図である。ＥＳＤのサージ電流ＩＥＳＤは、ダイオードＤＢ１、ＶＤＤの電源配線の寄生抵抗ＲＢ１、静電気保護回路ＰＣ、ＶＳＳの電源配線の寄生抵抗ＲＢ２を経路して、放電する。
【００４１】
この放電動作においては、回路装置の内部回路２１０を構成するＮ型のトランジスターＴＢ２のソース・ドレイン間電圧が、破壊に至る電圧ＶＤＭＧよりも低ければ、静電気保護回路ＰＣにより、内部回路２１０を保護できる。このためには、下式（１）を満たす必要がある。
【００４２】
ＶＦＤ＋ＶＷＲ＋ＶＰＣ＜ＶＤＭＧ    （１）
ここで、ＶＦＤは、ダイオードＤＢ１の順方向に電流が流れた時の順方向電圧である。ＶＷＲは、電源配線の寄生抵抗ＲＢ１にサージ電流ＩＥＳＤが流れた時に誘起される電圧である。ＶＰＣは、静電気保護回路ＰＣにサージ電流ＩＥＳＤが流れた時に誘起される電圧である。
【００４３】
図３は、静電気保護回路ＰＣを、ＶＤＤ、ＶＳＳの電源間に配置し、入力端子ＰＩＮに負のＥＳＤサージを印加した場合の放電経路図である。ＥＳＤのサージ電流ＩＥＳＤは、ＶＤＤの電源配線の寄生抵抗ＲＢ１、静電気保護回路ＰＣ、ＶＳＳの電源配線の寄生抵抗ＲＢ２、ダイオードＤＢ２を経路して、放電する。
【００４４】
この放電動作においては、回路装置の内部回路２１０を構成するＰ型のトランジスターＴＢ１のソース・ドレイン間電圧が、破壊に至る電圧ＶＤＭＧよりも低ければ、静電気保護回路ＰＣにより、内部回路２１０を保護できる。このためには、下式（２）を満たす必要がある。
【００４５】
ＶＦＤ＋ＶＷＲ＋ＶＰＣ＜ＶＤＭＧ    （２）
ここで、ＶＦＤは、ダイオードＤＢ２の順方向に電流が流れた時の順方向電圧である。ＶＷＲは、電源配線の寄生抵抗ＲＢ２にサージ電流ＩＥＳＤが流れた時に誘起される電圧である。ＶＰＣは、静電気保護回路ＰＣにサージ電流ＩＥＳＤが流れた時に誘起される電圧である。
【００４６】
上式（１）、（２）から理解されるように、どちらも同じ式で表すことができる。即ち、放電経路上の各デバイスに誘起される電圧の総和（ＶＦＤ＋ＶＷＲ＋ＶＰＣ）が、内部回路２１０が破壊に至る電圧ＶＤＭＧよりも低くなることが、内部回路２１０を静電気から保護する必要条件となる。
【００４７】
図４は、図２又は図３の放電経路図において、静電気保護回路ＰＣとして従来の静電気保護回路（図１）を用いた場合の動作を説明するＩＶ特性（電流−電圧特性）のグラフである。図４において横軸は電圧、縦軸は電流である。Ａ１は静電気保護回路ＰＣの単体でのＩＶ特性である。Ａ２は、更に配線抵抗（ＲＢ１、ＲＢ２）を考慮した場合のＩＶ特性である。Ａ３は配線抵抗及びダイオード（ＤＢ１、ＤＢ２）の順方向電圧を考慮した場合のＩＶ特性である。例えばＡ３のＩＶ特性において、ターゲット電流ＩＴＧでの電圧が、破壊に至る電圧ＶＤＭＧよりも低く、マージン電圧ＶＭＡが確保されていれば、静電気保護回路ＰＣにより、内部回路２１０を保護できたことになる。例えば人体モデル（HBM）の試験法では、外部のキャパシターから例えば１５００Ωの抵抗を経由してＥＳＤのサージ電流を流し込むため、２０００Ｖ印加の場合のターゲット電流ＩＴＧは２０００Ｖ／１５００Ωになる。
【００４８】
図５は、静電気放電イミュニティ試験（ＥＳＤイミュニティ試験）の規格（IEC61000-4-2）の放電電流波形を示す図である。この規格は、帯電した操作者からの直接或いは近接した物体を介しての静電気放電にさらされる電子機器に対する規格である。図５のＡ５に示すように、立ち上がり時間は０．８ｎｓｅｃというように早い。人体モデル（HBM）の試験法では立ち上がり時間は約１０ｎｓｅｃになる。図５のＡ６に示すピークでは、Ａ５に示すピークに比べて立ち上がりは遅いが期間が長い電流印加が行われる。
【００４９】
ＥＳＤイミュニティ試験は、電子機器の実際の使用状況に即した現実的なＥＳＤレベルにおいて、動作の継続性や信頼性を検証するために行われる。例えば回路装置を回路基板（試験用基板）に実装し、電源を供給した状態で、回路装置（ＩＣ）の端子等に対して放電ガンによる放電パルスを印加する。この放電パルスが要因となって、回路装置の電源間に大電流が流れる異常状態が生じた場合に、回路装置への電源供給を停止等することなく、この異常状態から復帰できる必要がある。
【００５０】
しかしながら、図１等の従来の静電気保護回路では、放電パルスにより、例えばトランジスターＴＡ１のスナップバックが発生して、大電流が流れる異常状態に陥ると、この異常状態から正常状態に復帰できないという課題があった。
【００５１】
例えば図６は、回路装置２００を搭載した電子機器２５０を通常動作させている状態のブロック図である。電子機器２５０及び回路装置２００に対しては、電源装置５４０から電源電圧ＶＤＤ、ＶＳＳが供給されている。電子機器２５０では、電源間に設けられたバイパスコンデンサーＣＢ１により、ノイズ対策が施されている。このバイパスコンデンサーＣＢ１は、例えば回路装置２００が実装される回路基板に設けられる。電子機器２５０の回路基板の配線には、配線の寄生抵抗ＲＢ３、ＲＢ４が存在する。電子機器２５０に対してＥＳＤイミュニティ試験を実施すると、ある程度は、バイパスコンデンサーＣＢ１によりノイズ成分は除去できるが、配線の寄生抵抗ＲＢ３、ＲＢ４が存在することにより、回路装置２００の電源間が急峻に変動する可能性がある。例えば回路装置２００のＶＤＤやＶＳＳの端子に放電ガンで放電パルスを印加した場合に、寄生抵抗ＲＢ３、ＲＢ４のインピーダンスが高いため、放電パルスによるサージ電流をバイパスコンデンサーＣＢ１により吸収できなくなり、回路装置の電源間に急激な電位変動が発生する。
【００５２】
図７（Ａ）〜図７（Ｃ）は、急峻なサージ電流が入力された時の従来の静電気保護回路の等価回路による動作説明図である。ＴＡ１は、図６の静電気保護回路ＰＣが有するＮ型のトランジスターであり、図１に示すようにＶＤＤ、ＶＳＳの電源間に設けられ、静電気保護用の放電素子として機能する。
【００５３】
図７（Ａ）では、放電素子としてのトランジスターＴＡ１は、オンするまでには至っていないため、トランジスターＴＡ１はオフ状態となっている。即ち、図１の時定数回路５００の時定数期間よりも短い期間で立ち上がる急峻なサージ電流が印加されており、この状態ではトランジスターＴＡ１はオフになっている。トランジスターＴＡ１には、寄生のＮＰＮのバイポーラートランジスターＢＡ１が形成されている。トランジスターＴＡ１のドレイン、サブストレート、ソースは、各々、ＮＰＮのバイポーラートランジスターＢＡ１のコレクター、ベース、エミッターに対応する。サブストレートの寄生の抵抗ＲＡ１は、ベース抵抗になる。
【００５４】
図７（Ｂ）は、トランジスターＴＡ１のドレイン電圧がブレイクダウン電圧を超えて、電流ＩＥが流れ始めた時の放電経路図である。ブレイクダウン電圧は、ＮＰＮのバイポーラートランジスターＢＡ１のコレクター・ベースの間の耐圧で決まる。電流ＩＥの増加に伴い、ベース抵抗となる寄生の抵抗ＲＡ１に電流が流れることで、バイポーラートランジスターＢＡ１のベースのノードＮＡ１の電位が上昇する。
【００５５】
図７（Ｃ）は、トランジスターＴＡ１がスナップバック状態となった時の放電経路図である。ベースのノードＮＡ１の電位が上昇することで、寄生のバイポーラートランジスターＢＡ１がオン状態になり、スナップバックが発生している。
【００５６】
図８は、図７（Ａ）〜図７（Ｃ）の動作を説明するＩＶ特性のグラフである。図８において横軸が電圧であり、縦軸が電流である。図８のＢ１に示すように、Ｎ型のトランジスターＴＡ１のドレイン電圧がブレイクダウン電圧ＶＢＤを越えると、電流が流れ始める。Ｂ２に示すように、ドレイン電圧がスナップバック開始電圧ＶＳＢを越えると、トランジスターＴＡ１はクランプ動作を開始し、Ｂ３に示すように、ドレイン電圧がホールド電圧ＶＨＤまで降下するスナップバックが発生する。Ｂ３では、ホールド電圧ＶＨＤは絶対最大定格電圧ＶＡＢＳよりも低い。従って、回路装置に電源が供給されている状態においては、このようなスナップバックが発生すると、電流が流れ続ける異常状態に陥ってしまい、正常状態に復帰できない。
【００５７】
以上のように、従来の静電気保護回路では、電源が供給されて回路装置が動作する通常動作時において、外部からノイズ等が入り、Ｎ型のトランジスターＴＡ１がスナップバック状態になると、電流が流れ続ける異常状態に陥る可能性がある。この場合に電源電圧を下げて、ホールド電圧ＶＨＤよりも低くすれば、この異常状態が解消されて、正常状態に復帰できる。しかしながら、車載用の電子機器等では、このような異常状態時に、電源電圧を下げるために電源供給を停止等することは望ましくない。このため、電子機器に搭載される回路装置では、電源を供給した通常動作の状態で、放電ガンにより放電パルスを端子等に印加するＥＳＤイミュニティ試験が行われ、電流が流れ続ける異常状態に陥らないかが検査される。
【００５８】
２．静電気保護回路の第１の構成例
図９に、以上のような課題を解決できる本実施形態の静電気保護回路の第１の構成例を示す。この静電気保護回路は、トリガー回路１０と放電回路２０を有する。本実施形態の静電気保護回路は、放電回路２０の放電素子として２段以上のトランジスターを設けたことが特徴である。
【００５９】
トリガー回路１０は、第１の電源電圧ＶＤＤが供給される第１の電源線ＰＬ１と、第１の電源電圧ＶＤＤよりも低い第２の電源電圧ＶＳＳが供給される第２の電源線ＰＬ２との間に設けられる。放電回路２０は、少なくとも一方がトリガー回路１０の出力（ＱＴ）に基づき制御（オン・オフ制御）される第１のトランジスターＴ１及び第２のトランジスターＴ２を有する。
【００６０】
そして、これらの第１のトランジスターＴ１と第２のトランジスターＴ２は、第１の電源線ＰＬ１と第２の電源線ＰＬ２との間にカスケード接続される。例えば、第１、第２のトランジスターＴ１、Ｔ２は、第１の電源線ＰＬ１と第２の電源線ＰＬ２との間（ＶＤＤとＶＳＳの間に）に直列接続される。
【００６１】
なお図９では、放電回路２０がカスケード接続された２段のトランジスターＴ１、Ｔ２を有する場合の例を示しているが、放電回路２０のトランジスターの段数は３段以上であってもよい。またトランジスターＴ１、Ｔ２の直列接続の経路に他の回路素子（例えばダイオード等）を配置したり、トランジスターとは異なる放電素子を設けるなどの種々の変形実施が可能である。
【００６２】
トリガー回路１０は、抵抗ＲＤと、キャパシターＣＤと、インバーターＩＶを含む。抵抗ＲＤとキャパシターＣＤは、電源線ＰＬ１とＰＬ２との間に直列に設けられる。例えば抵抗ＲＤの一端は電源線ＰＬ１に接続され、他端はノードＮＤ１に接続される。キャパシターＣＤの一端は電源線ＰＬ２に接続され、他端はノードＮＤ１に接続される。これらの抵抗ＲＤ、キャパシターＣＤにより、ＣＲの時定数回路が構成される。
【００６３】
インバーターＩＶは、抵抗ＲＤとキャパシターＣＤの接続ノードＮＤ１を入力ノードとしており、電源線ＰＬ１とＰＬ２の間に設けられたＰ型のトランジスターＴＤ１とＮ型のトランジスターＴＤ２を有する。トランジスターＴＤ１、ＴＤ２のゲートには、抵抗ＲＤとキャパシターＣＤの接続ノードＮＤ１が接続される。Ｐ型のトランジスターＴＤ１のソースは電源線ＰＬ１に接続され、ドレインはトリガー信号ＱＴの出力ノードＮＤ２に接続される。Ｎ型のトランジスターＴＤ２のソースは電源線ＰＬ２に接続され、ドレインはトリガー信号ＱＴの出力ノードＮＤ２に接続される。
【００６４】
なお、トリガー回路１０は図９の構成に限定されない。例えば時定数回路を、抵抗ＲＤやキャパシターＣＤ以外の回路素子を用いて実現したり、抵抗やキャパシターの接続構成を変えて実現してもよい。また図９では、インバーターＩＶの段数が１段の例であるが、複数段（奇数段）のインバーターを設けてもよい。例えば第１〜第Ｎ（Ｎは２以上の整数）のインバーターを設け、初段の第１のインバーターの入力に接続ノードＮＤ１を接続し、最終段の第Ｎのインバーターの出力（ＱＴ）を放電回路２０に入力する。またインバーターＩＶの回路構成も図９に示す構成に限定されず、少なくとも入力信号の反転信号を出力可能な構成であればよい。
【００６５】
図９では、トランジスターＴ１、Ｔ２は、Ｎ型トランジスターになっている。即ち、放電回路２０は、電源線ＰＬ１、ＰＬ２の間にカスケード接続されたＮ型のトランジスターＴ１、Ｔ２により構成される。具体的には、トランジスターＴ１のドレインは電源線ＰＬ１に接続され、ソースはノードＮ１に接続される。トランジスターＴ２のドレインはノードＮ１に接続され、ソースは電源線ＰＬ２に接続される。トランジスターＴ１、Ｔ２のゲートには、トリガー回路１０の出力が接続される。即ち、トリガー回路１０からのトリガー信号ＱＴが入力される。なお、例えば、Ｎ型のトランジスターのドレインは、トランジスターの２つの不純物領域（拡散領域）のうち、設定電位が高い方の不純物領域であり、ソースは、設定電位が低い方の不純物領域である。
【００６６】
また、図９では、トランジスターＴ１、Ｔ２は、同一のウェル（Ｐ型ウェル）に形成されている。即ち、トランジスターＴ１、Ｔ２には同じ基板電位（ＶＳＳ）が供給される。
【００６７】
また、後に詳述するように、トランジスターＴ１のスナップバックのホールド電圧と、トランジスターＴ２のスナップバックのホールド電圧を加算した電圧が、電源電圧ＶＤＤと電源電圧ＶＳＳ（ＧＮＤ）の電圧差よりも大きくなっている。例えばトランジスターＴ１、Ｔ２のスナップバック状態でのホールド電圧をＶＨＤ１、ＶＨＤ２とした場合に、ＶＨＤ１＋ＶＨＤ２＞ＶＤＤ−ＶＳＳの関係が成り立っている。なお回路装置（トランジスター）の絶対最大定格電圧をＶＡＢＳとした場合に、ＶＨＤ１＋ＶＨＤ２＞ＶＡＢＳであることが望ましい。
【００６８】
次に本実施形態の静電気保護回路の動作について説明する。まず、電源が供給されない状態での静電気保護回路の動作について説明する。
【００６９】
例えば、ＥＳＤイベントとして、第２の電源線ＰＬ２を基準にして第１の電源線ＰＬ１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、時定数回路を構成する抵抗ＲＤを経由してキャパシターＣＤに充電される。ここで、抵抗ＲＤの抵抗値とキャパシターＣＤの容量値とにより定まるＣＲの時定数の値は十分に大きい。従って、インバーターＩＶの入力ノードは、時定数に応じた期間、Ｌレベルに維持される。インバーターＩＶの入力ノードがＬレベルに維持された状態では、トリガー回路１０から出力されるトリガー信号ＱＴはＨレベルの状態になる。従って、放電回路２０のＮ型のトランジスターＴ１、Ｔ２は、そのゲートにＨレベルのトリガー信号ＱＴが入力されるため、オン状態になる。このようにして、トランジスターＴ１、Ｔ２でサージ電流を逃がすことで、電源線ＰＬ１とＰＬ２との間に高電圧が印加されて、回路装置の内部回路のトランジスター等が破壊してしまうのを抑制できる。なお、トランジスターＴ１、Ｔ２のゲートの電位は、ＥＳＤサージの印加後、抵抗ＲＤ、キャパシターＣＤの時定数回路により規定される期間の経過により低下する。また、負のＥＳＤサージの印加時には、ＶＤＤとＶＳＳの電源間に設けられた静電気保護用のダイオード（後述する図２２等のダイオードＤＩ）により、静電気保護を実現する。
【００７０】
図１０は、放電回路２０を構成するトランジスターＴ１、Ｔ２（放電素子）の断面図の例である。図１０に示すようにトランジスターＴ１、Ｔ２は、同一のＰ型のウェルＰＷＬに形成される。即ち、Ｎ型のトランジスターＴ１、Ｔ２のソース、ドレインとなるＮ型の不純物領域（拡散領域）が、Ｐ型のウェルＰＷＬに形成される。このＰ型のウェルＰＷＬは、例えばＮ型のウェル等の上に形成される。Ｐ型のウェルＰＷＬは、Ｐ型の不純物領域（ＤＦ）によりＶＳＳの電位（基板電位）に設定される。
【００７１】
トランジスターＴ１のドレイン領域ＤＲ１となるＮ型の不純物領域には、高電位側の電源電圧ＶＤＤが供給される。トランジスターＴ１のソース領域ＳＲ１とトランジスターＴ２のドレイン領域ＤＲ２は、例えば共通のＮ型の不純物領域により形成される。なおソース領域ＳＲ１とドレイン領域ＤＲ２を、別個のＮ型の不純物領域により形成してもよい。トランジスターＴ２のソース領域ＳＲ２には、低電位側の電源電圧ＶＳＳ（ＧＮＤ）が供給される。トランジスターＴ１のゲートＧＴ１とトランジスターＴ２のゲートＧＴ２には、トリガー回路１０からのトリガー信号ＱＴが入力される。
【００７２】
図１０に示すように、トランジスターＴ１、Ｔ２が形成されるウェルＰＷＬには、寄生のＮＰＮのバイポーラートランスターターＢＰ１、ＢＰ２と、寄生の抵抗Ｒ１、Ｒ２、Ｒ３が形成される。
【００７３】
寄生のＮＰＮのバイポーラートランジスターＢＰ１のコレクター（Ｃ）、ベース（Ｂ）、エミッター（Ｅ）が、各々、トランジスターＴ１のドレイン（ＤＲ１）、サブストレート（ＰＷＬ）、ソース（ＳＲ１）に対応する。寄生のＮＰＮのバイポーラートランジスターＢＰ２のコレクター（Ｃ）、ベース（Ｂ）、エミッター（Ｅ）が、各々、トランジスターＴ２のドレイン（ＤＲ２）、サブストレート（ＰＷＬ）、ソース（ＳＲ２）に対応する。
【００７４】
抵抗Ｒ１は、バイポーラートランジスターＢＰ１のベースとバイポーラートランジスターＢＰ２のベースとの間に形成される寄生抵抗（ウェル抵抗）である。抵抗Ｒ２は、バイポーラートランジスターＢＰ２のベースとＶＳＳ（ＤＦ）との間に形成される寄生抵抗（ウェル抵抗）である。抵抗Ｒ３は、バイポーラートランジスターＢＰ１のベースとＶＳＳとの間に形成される寄生抵抗（ウェル抵抗）である。
【００７５】
図１１（Ａ）〜図１１（Ｃ）は急峻なサージ電流が入力された時の図９の第１の構成例の等価回路による動作説明図である。トランジスターＴ１、Ｔ２は、図９の静電気保護回路の放電回路２０を構成するトランジスターであり、ＶＤＤ、ＶＳＳの電源間（電源線ＰＬ１、ＰＬ２間）に設けられている。
【００７６】
図１１（Ａ）では、放電素子としてのＮ型のトランジスターＴ１、Ｔ２は、オンするまでには至っていないため、トランジスターＴ１、Ｔ２はオフ状態となっている。即ち、図９の抵抗ＲＤ、キャパシターＣＤによる時定数期間よりも短い期間で立ち上がる急峻なサージ電流が印加されており、この状態ではトランジスターＴ１、Ｔ２はオフになっている。トランジスターＴ１、Ｔ２には、図１０で説明したように、寄生のＮＰＮのバイポーラートランジスターＢＰ１、ＢＰ２が形成されている。また、サブストレートとなるウェルＰＷＬの寄生の抵抗Ｒ１、Ｒ２、Ｒ３も形成されている。
【００７７】
図１１（Ｂ）は、トランジスターＴ１のドレイン電圧がブレイクダウン電圧を超えて、電流ＩＥが流れ始めた時の放電経路図である。ブレイクダウン電圧は、ＮＰＮのバイポーラートランジスターＢＰ１のコレクター・ベース間の耐圧で決まる。このブレイクダウン電圧は、図１０のトランジスターＴ１のドレイン領域ＤＲ１となるＮ型の不純物領域とＰ型のウェルＰＷＬの接合部におけるブレイクダウン電圧である。電流ＩＥの増加に伴い、ベース抵抗となる寄生の抵抗Ｒ１、Ｒ２、Ｒ３に電流が流れることで、バイポーラートランジスターＢＰ１、ＢＰ２のベースのノードＮＢ１、ＮＢ２の電位が上昇する。
【００７８】
図１１（Ｃ）は、トランジスターＴ１、Ｔ２がスナップバック状態となった時の放電経路図である。ベースのノードＮＢ１、ＮＢ２の電位が上昇することで、寄生のバイポーラートランジスターＢＰ１、ＢＰ２がオン状態になり、スナップバックが発生している。
【００７９】
図１２は、図１１（Ａ）〜図１１（Ｃ）の動作を説明するＩＶ特性のグラフである。図１２のＥ１に示すように、Ｎ型のトランジスターＴ１のドレイン電圧がブレイクダウン電圧ＶＢＤを越えると電流が流れ始める。そしてＥ２に示すように、ドレイン電圧がスナップバック開始電圧ＶＳＢを越えると、トランジスターＴ１、Ｔ２はクランプ動作を開始し、スナップバックが発生する。
【００８０】
この場合に本実施形態では、放電回路２０が、ＶＤＤ、ＶＳＳの電源線ＰＬ１、ＰＬ２の間にカスケード接続された２段のトランジスターＴ１、Ｔ２により構成される。従って、図１２のＥ３に示すように、放電回路２０の全体としてのホールド電圧ＶＨＤは、図８の従来例に比べて高くなる。例えば図１０に示すようにトランジスターＴ１、Ｔ２は、同一のウェルＰＷＬに形成される。従って、トランジスターＴ１のスナップバックのホールド電圧をＶＨＤ１とし、トランジスターＴ２のスナップバックのホールド電圧をＶＨＤ２とした場合に、放電回路２０の全体としてのホールド電圧ＶＨＤは、ＶＨＤ１とＶＨＤ２を加算した電圧（和の電圧）となる。即ち、ＶＨＤ＝ＶＨＤ１＋ＶＨＤ２が成り立つ。
【００８１】
そして図１２のＥ３に示すように、本実施形態では、このホールド電圧ＶＨＤ＝ＶＨＤ１＋ＶＨＤ２が、回路装置（ＩＣ）の絶対最大定格電圧ＶＡＢＳよりも大きくなっている。例えば、ホールド電圧ＶＨＤ＝ＶＨＤ１＋ＶＨＤ２は、少なくとも電源電圧ＶＤＤとＶＳＳの電圧差よりも大きくなっている。従って、電源が供給される通常動作において外部からノイズ等が入ることで、トランジスターＴ１、Ｔ２がスナップバックしても、電流が流れ続ける異常状態に陥ることを効果的に回避できる。
【００８２】
例えば、ノイズ等によるサージ電流の印加後に、図６の電源装置５４０の電源供給により、電源線ＰＬ１、ＰＬ２間の電圧差はＶＤＤ−ＶＳＳに戻る。即ち、図１２のＥ３に示すホールド電圧ＶＨＤは、電圧差ＶＤＤ−ＶＳＳよりも大きいため、ホールド電圧ＶＨＤが維持されることはない。このため、トランジスターＴ１、Ｔ２のスナップバック状態が解消されて、異常状態から正常状態に復帰するようになる。例えばＥＳＤイミュニティ試験において放電ガンにより放電パルスが印加された場合も、放電パルスの印加後、電源線ＰＬ１、ＰＬ２間の電圧差がＶＤＤ−ＶＳＳに戻ることで、スナップバック状態が解消されて、正常状態に復帰する。
【００８３】
一方、図８の従来例では、ノイズ等によるサージ電流の印加後に、電源装置５４０の電源供給により、電源線ＰＬ１、ＰＬ２間の電圧差がＶＤＤ−ＶＳＳに戻っても、図８のＢ３に示すホールド電圧ＶＨＤは、この電圧差ＶＤＤ−ＶＳＳよりも小さい。従って、正常状態には復帰せずに、電流が流れる異常状態が継続してしまう。
【００８４】
以上のように本実施形態では、放電素子としてのトランジスターを２段以上のカスケード接続とすることにより、スナップバック時のホールド電圧を高くできる。例えばホールド電圧を、絶対最大定格電圧や電源間の電圧差よりも高くできる。このため、通常動作において外部からノイズ等が入り、放電素子としてのトランジスターがスナップバックしても、電流が流れ続ける異常状態に陥ることが回避できる。なお、図９等では２段のトランジスターをカスケード接続する場合について説明したが、３段以上のトランジスターをカスケード接続してもよい。
【００８５】
またＮ型のトランジスターでは、ドレインの端部のアバランシェ・ブレイクダウンにより発生したアバランシェ電流により、基板電位（ウェル電位）が上昇し、基板電位が例えば０．６Ｖ程度に達すると、寄生のＮＰＮのバイポーラートランジスターがオン状態になる。このオン状態となったバイポーラートランジスターにより、トランジスターのドレイン・ソース間に低インピーダンスの電流パスが形成され、大電流が流れる。そして、例えばバイポーラートランジスターのコレクター・エミッター間の抵抗とコレクター電流との積により決まるホールド電圧（維持電圧）まで降下する。この現象が、スナップバックと呼ばれる。本実施形態では、放電回路の放電素子として、カスケード接続された２段（２段以上）のトランジスターを用いることで、放電回路の全体としてホールド電圧が高くなる。例えば２段のトランジスターは同一のウェルに形成されており、各トランジスターごとに寄生のバイポーラートランジスターが形成される。即ち、２段のトランジスターに対応して２段のバイポーラートランジスターが形成されるため、バイポーラートランジスターのコレクター・エミッター間の抵抗とコレクター電流との積により決まるホールド電圧も、２段分となる。従って、放電回路の全体としてホールド電圧は、２段分のホールド電圧となり、例えば電源電圧差ＶＤＤ−ＶＳＳよりも高くなる。従って、ノイズ等によるサージ電流の印加後、電源線間の電圧差がＶＤＤ−ＶＳＳに戻ることで、トランジスターのスナップバック状態が解消され、正常状態に復帰するようになる。このようにして、本実施形態では、通常動作時の外部ノイズ等に起因するスナップバックによる異常状態の発生を抑制すること成功している。
【００８６】
３．静電気保護回路の種々の構成例
本実施形態の静電気保護回路としては種々の変形実施が可能である。例えば図１３に本実施形態の静電気保護回路の第２の構成例を示す。図９の第１の構成例との相違点は、放電回路２０の構成であり、トリガー回路１０の構成は図９と同様である。
【００８７】
即ち、図９の第１の構成例では、トランジスターＴ１のゲート及びトランジスターＴ２のゲートの両方に、トリガー回路１０の出力（ＱＴ）が入力されている。
【００８８】
これに対して図１３の第２の構成例では、トランジスターＴ１、Ｔ２の一方のトランジスターであるＴ１のゲートは、電源線ＰＬ１に接続され、他方のトランジスターＴ２のゲートに、トリガー回路１０の出力が入力されている。即ち、Ｎ型のトランジスターＴ１のゲートには、電源電圧ＶＤＤの電源線ＰＬ１が接続され、Ｎ型のトランジスターＴ２のゲートには、図９と同様にトリガー回路１０の出力が入力される。
【００８９】
図１４（Ａ）〜図１４（Ｃ）は急峻なサージ電流が入力された時の図１３の第２の構成例の等価回路による動作説明図である。
【００９０】
図１４（Ａ）では、放電素子としてのＮ型のトランジスターＴ２は、オンするまでには至っていないため、トランジスターＴ２はオフ状態となっている。なおトランジスターＴ１、Ｔ２には、図１１（Ａ）〜図１１（Ｃ）の場合と同様に、寄生のＮＰＮのバイポーラートランジスターＢＰ１、ＢＰ２と寄生の抵抗Ｒ１、Ｒ２、Ｒ３が形成されている。
【００９１】
図１４（Ｂ）は、トランジスターＴ１、Ｔ２のドレイン電圧がブレイクダウン電圧を超えて、電流ＩＥが流れ始めた時の放電経路図である。トランジスターＴ１、Ｔ２は同一ウェル内に形成されるため、同時に電流が流れる。例えば電流ＩＥの電流経路としては、ＶＤＤの電源線ＰＬ１がゲートに接続されたことでオンになっているＮ型のトランジスターＴ１を経由した電流ＩＥ１の経路と、抵抗Ｒ１、Ｒ２、Ｒ３だけを経由した電流ＩＥ２の経路がある。
【００９２】
図１４（Ｃ）は、トランジスターＴ１、Ｔ２がスナップバック状態となった時の放電経路図である。ベースのノードＮＢ１、ＮＢ２の電位が上昇することで、寄生のバイポーラートランジスターＢＰ１、ＢＰ２がオン状態になり、スナップバックが発生している。
【００９３】
図１５は、図１４（Ａ）〜図１４（Ｃ）の動作を説明するＩＶ特性のグラフである。図１５のＦ１に示すように、ドレイン電圧がブレイクダウン電圧ＶＢＤを越えると電流が流れ始め、Ｆ２に示すように、ドレイン電圧がスナップバック開始電圧ＶＳＢを越えると、トランジスターＴ１、Ｔ２はクランプ動作を開始し、スナップバックが発生する。
【００９４】
図１４（Ｂ）に示すように、この第２の構成例では、電流ＩＥ１とＩＥ２の２つの電流経路が存在するため、図１５のＦ２に示すように、スナップバック開始電流ＩＳＢが、図１２のＥ２に比べて増加している。このため図１５のＦ３に示すように、ホールド電圧ＶＨＤも図１２のＥ３に比べて増加し、絶対最大定格電圧ＶＡＢＳとの電圧差も大きくなるため、誤動作のリスクが減少する。
【００９５】
更に図１３の第３の構成例では、カスケード接続した放電素子としてのトランジスターのうち、トリガー回路１０のインバーターＩＶの出力には、１つのトランジスターＴ２のゲートが接続される。そして、インバーターＩＶの出力に接続されないトランジスターＴ１は、オン状態となるようにゲート接続される。従って、インバーターＩＶの出力の寄生容量が減るため、インバーターＩＶのトランジスターＴＤ１、ＴＤ２のサイズ等を小さくすることが可能になる。
【００９６】
図１６に静電気保護回路の第３の構成例を示す。図１３の第２の構成例では、高電位側のトランジスターＴ１のゲートを、ＶＤＤの電源線ＰＬ１に接続し、低電位側のトランジスターＴ２のゲートを、トリガー回路１０の出力に接続していた。これに対して図１６の第３の構成例では、低電位側のトランジスターＴ２のゲートを、ＶＤＤの電源線ＰＬ１に接続し、高電位側のトランジスターＴ１のゲートを、トリガー回路１０の出力に接続しており、その他は図１３の第２の構成例と同様である。このように図１３、図１６では、トランジスターＴ１、Ｔ２の一方のトランジスターのゲートが、電源線ＰＬ１に接続され、他方のトランジスターのゲートが、トリガー回路１０の出力に接続されている。
【００９７】
図１７（Ａ）〜図１７（Ｃ）は急峻なサージ電流が入力された時の図１６の第３の構成例の等価回路による動作説明図である。
【００９８】
図１７（Ａ）では、放電素子としてのＮ型のトランジスターＴ１は、オンするまでには至っていないため、トランジスターＴ１はオフ状態となっている。
【００９９】
図１７（Ｂ）は、トランジスターＴ１のドレイン電圧がブレイクダウン電圧を超えて、電流ＩＥが流れ始めた時の放電経路図である。トランジスターＴ１、Ｔ２は同一ウェル内に形成されるため、同時に電流が流れる。
【０１００】
図１７（Ｃ）は、トランジスターＴ１、Ｔ２がスナップバック状態となった時の放電経路図である。ベースのノードＮＢ１、ＮＢ２の電位が上昇することで、寄生のバイポーラートランジスターＢＰ１、ＢＰ２がオン状態になり、スナップバックが発生している。
【０１０１】
なお図１７（Ａ）〜図１７（Ｃ）の動作を説明するＩＶ特性のグラフは、図１２と同様になる。
【０１０２】
図１８に静電気保護回路の第４の構成例を示す。図１８では、図９のＮ型のトランジスターＴ１、Ｔ２が、Ｐ型のトランジスターＴＰ１、ＴＰ２に置き換えられている。即ち、図９では、放電回路２０が、２段のカスケード接続されたＮ型のトランジスターＴ１、Ｔ２により構成されていたが、図１８では、２段のカスケード接続されたＰ型のトランジスターＴＰ１、ＴＰ２により構成されている。
【０１０３】
更に図１８では、トリガー回路１０の動作の極性を合わせるために、抵抗ＲＤ、キャパシターＣＤの接続順序が図９とは異なっている。即ち図９では、抵抗ＲＤが、ＶＤＤの電源線ＰＬ１と接続ノードＮＤ１の間に設けられ、キャパシターＣＤが、接続ノードＮＤ１とＶＳＳの電源線ＰＬ２の間に設けられていた。これに対して図１８では、キャパシターＣＤが、ＶＤＤの電源線ＰＬ１と接続ノードＮＤ１の間に設けられ、抵抗ＲＤが、接続ノードＮＤ１とＶＳＳの電源線ＰＬ２の間に設けられている。
【０１０４】
図１９（Ａ）〜図１９（Ｃ）は急峻なサージ電流が入力された時の図１８の第４の構成例の等価回路による動作説明図である。
【０１０５】
図１９（Ａ）では、放電素子としてのＰ型のトランジスターＴＰ１、ＴＰ２は、オンするまでには至っていないため、トランジスターＴＰ１、ＴＰ２はオフ状態となっている。なおトランジスターＴＰ１、ＴＰ２には、寄生のＰＮＰのバイポーラートランジスターＢＰ３、ＢＰ４と寄生の抵抗Ｒ４、Ｒ５、Ｒ６が形成されている。
【０１０６】
図１９（Ｂ）は、トランジスターＴＰ２のドレイン電圧がブレイクダウン電圧を超えて、電流ＩＥが流れ始めた時の放電経路図である。
【０１０７】
図１９（Ｃ）は、トランジスターＴＰ１、ＴＰ２がスナップバック状態となった時の放電経路図である。図１９（Ｃ）では、寄生のＰＮＰのバイポーラートランジスターＢＰ３、ＢＰ４がオン状態になり、スナップバックが発生している。
【０１０８】
図２０に静電気保護回路の第５の構成例を示す。図２０では、図９のＮ型のトランジスターＴ１がＰ型のトランジスターＴＰ１に置き換わっており、更にトランジスターＴＰ１のゲートは、ＶＳＳの電源線ＰＬ１に接続されている。Ｎ型のトランジスターＴ２のゲートには、図９と同様にトリガー回路１０の出力が入力されている。
【０１０９】
図２１に静電気保護回路の第６の構成例を示す。図２０では、図９のＮ型のトランジスターＴ１がＰ型のトランジスターＴＰ１に置き換わっており、更にトランジスターＴＰ１のゲートはノードＮ１に接続されている。即ち、トランジスターＴＰ１はダイオード接続になっている。Ｎ型のトランジスターＴ２のゲートには、図９と同様にトリガー回路１０の出力が入力されている。
【０１１０】
以上のように本実施形態の静電気保護回路では、図１８、図２０、図２１の第４、第５、第６の構成例に示すように、放電回路２０において、カスケード接続される第１、第２のトランジスターの少なくとも一方は、Ｐ型のトランジスターであってもよい。
【０１１１】
更に図２０、図２１の第５、第６の構成例では、カスケード接続される第１、第２のトランジスターのうちの第１のトランジスターはＰ型のトランジスターＴＰ１であり、第２のトランジスターはＮ型のトランジスターＴ２になっている。そして、Ｎ型のトランジスターＴ２のゲートに、トリガー回路１０の出力が入力されている。
【０１１２】
このように本実施形態では、Ｐ型のトランジスター（ＰＭＯＳ）とＮ型のトランジスター（ＮＭＯＳ）を混在させてカスケード接続としてもよい。そして、トリガー回路１０（インバーターＩＶ）の出力には、第１、第２のトランジスターのうちの少なくとも一方のトランジスターを接続する。トリガー回路１０に接続しない放電素子としてのトランジスターは、オン状態になるように、そのゲートを電源線ＰＬ２（ＰＬ１）に接続すればよい。
【０１１３】
４．レイアウト配置
次に本実施形態の種々のレイアウト配置例について説明する。ここでは、図９等の放電回路２０を構成するＮ型のトランジスターＴ１、Ｔ２のレイアウト配置例について説明する。
【０１１４】
図２２は本実施形態の第１のレイアウト配置例である。なお、以下では、第１の方向Ｄ１に直交する（交差する）方向を第２の方向Ｄ２とし、第１の方向Ｄ１の反対方向を第３の方向Ｄ３とし、第２の方向Ｄ２の反対方向を第４の方向Ｄ４とする。例えば図２２では、第１、第２、第３、第４の方向Ｄ１、Ｄ２、Ｄ３、Ｄ４は、各々、右方向、上方向、左方向、下方向となっている。
【０１１５】
図２２では、トランジスターＴ１のゲートＧＴ１、トランジスターＴ２のゲートＧＴ２が、Ｄ２方向を長手方向として、Ｄ１方向に沿って配列される。そして、トランジスターＴ１、Ｔ２の配置領域は、Ｐ型の不純物領域（ＤＦ）により囲まれている。この不純物領域は、ガードバー（ガードリング）と呼ばれるウェル電位設定用（基板電位設定用）の不純物領域（拡散領域）であり、このＰ型の不純物領域（ＤＦ）により、Ｐ型のウェルがＶＳＳの電位（基板電位）に設定される。ウェル電位設定用のＰ型不純物領域には、上層のメタル配線ＭＬＢ３、ＭＬＢ５から、スルーホール（スルーホール内に形成されたメタル配線。以下同様）等を介して、電源電圧ＶＳＳが供給される。
【０１１６】
図２２の左側のＰ型の不純物領域（ＤＦ）のＤ１方向側（右側）には、トランジスターＴ１のドレイン領域ＤＲ１が配置（形成）される。ドレイン領域ＤＲ１のＤ１方向側には、トランジスターＴ１のゲートＧＴ１が配置される。ゲートＧＴ１のＤ１方向側には、トランジスターＴ１のソース領域ＳＲ１が配置される。ドレイン領域ＤＲ１、ゲートＧＴ１、ソース領域ＳＲ１は、Ｄ２方向が長手方向となっている。
【０１１７】
トランジスターＴ１のドレイン領域ＤＲ１には、上層のメタル配線ＭＬＢ２、ＭＬＢ４から、スルーホール等を介して、電源電圧ＶＤＤが供給される。一方、トランジスターＴ２のソース領域ＳＲ２には、上層のメタル配線ＭＬＢ３、ＭＬＢ５から、スルーホール等を介して、電源電圧ＶＳＳが供給される。
【０１１８】
トランジスターＴ１のソース領域ＳＲ１のＤ１方向側には、トランジスターＴ２のゲートＧＴ２が形成される。なお、トランジスターＴ２のドレイン領域ＤＲ２は、トランジスターＴ１のソース領域ＳＲ１と共通の不純物領域（拡散領域）となっている。トランジスターＴ２のゲートＧＴ２のＤ１方向側には、トランジスターＴ２のソース領域ＳＲ２が形成される。ソース領域ＳＲ２のＤ１方向側には、トランジスターＴ２のゲートＧＴ２が形成される。ゲートＧＴ２のＤ１方向側には、トランジスターＴ２のドレイン領域ＤＲ２が形成される。このドレイン領域ＤＲ２は、隣のＤ１方向側のトランジスターＴ１のソース領域ＳＲ１と共通の不純物領域となっている。
【０１１９】
図２２では、以上のような配置パターンを繰り返すことで、トランジスターＴ１、Ｔ２がレイアウト配置されている。なお、トランジスターＴ１、Ｔ２のゲートＧＴ１、ＧＴ２は、上層のメタル配線ＭＬＢ１（トリガー信号ＱＴ）により共通接続される。
【０１２０】
図２３は、図２２のレイアウト配置でのトランジスターＴ１、Ｔ２の等価回路を示す図である。図２２、図２３では、第１のトランジスターＴ１は、複数の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４により構成される。第２のトランジスターＴ２は、複数の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４により構成される。
【０１２１】
例えば図２２の４本のゲートＧＴ１は、図２３の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のゲートに相当する。図２２の４本のゲートＧＴ２は、図２３の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４のゲートに相当する。
【０１２２】
例えば図２２の左から１番目のゲートＧＴ１は、第１のユニットトランジスターＴ１１のゲートであり、その右隣の２番目のゲートＧＴ２は、第２のユニットトランジスターＴ２１のゲートである。この第１のユニットトランジスターＴ１１のソース（ＳＲ１）と、第２のユニットトランジスターＴ２１のドレイン（ＤＲ２）は、共通の不純物領域となっており、電気的に接続されている。
【０１２３】
また図２２の左から３番目のゲートＧＴ２は、第２のユニットトランジスターＴ２２のゲートであり、その右隣の４番目のゲートＧＴ１は、第１のユニットトランジスターＴ１２のゲートである。この第１のユニットトランジスターＴ１２のソース（ＳＲ１）と、第２のユニットトランジスターＴ２２のドレイン（ＳＲ２）は、共通の不純物領域となっており、電気的に接続されている。他の第１のユニットトランジスターＴ１３、Ｔ１４と第２のユニットトランジスターＴ２３、Ｔ２４のレイアウト配置も同様である。
【０１２４】
そして図２２、図２３では、複数の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４の各第１のユニットトランジスターは、複数の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４のうちの対応する１つの第２のユニットトランジスターと接続され、他の第２のユニットトランジスターとは非接続となっている。即ち、ノードＮ１１、Ｎ１２、Ｎ１３、Ｎ１４が共通接続されず、分離されている。
【０１２５】
例えば第１のユニットトランジスターＴ１１のソースは、対応する第２のユニットトランジスターＴ２１のドレインに接続され、他の第２のユニットトランジスターＴ２２、Ｔ２３、Ｔ２４のドレインとは非接続となっている。第１のユニットトランジスターＴ１２のソースは、対応する第２のユニットトランジスターＴ２２のドレインに接続され、他の第２のユニットトランジスターＴ２１、Ｔ２３、Ｔ２４のドレインとは非接続となっている。第１のユニットトランジスターＴ１３、Ｔ１４と第２のユニットトランジスターＴ２３、Ｔ２４との接続関係も同様である。
【０１２６】
図２３に示すように、本実施形態の静電気保護回路では、ＶＳＳからＶＤＤへの方向を順方向とするダイオードＤＩが形成されている。このダイオードＤＩは、例えば負のＥＳＤサージに対する静電気保護用のダイオードとして機能する。
【０１２７】
例えば図２２では、ウェル電位設定用の不純物領域ＤＦが、トランジスターＴ１のドレイン領域ＤＲ１と対向するように、トランジスターＴ１、Ｔ２が配置されている。図２３のダイオードＤＩは、このようにウェル電位設定用のＰ型の不純物領域ＤＦと、トランジスターＴ１のＮ型のドレイン領域ＤＲ１を対向させることで、実現されている。
【０１２８】
例えば図２４は、図２２のＧ１に示すラインでの断面図を模式的に示す図である。図２４に示すように、低電位側の電源電圧ＶＳＳは、上層のメタル配線ＭＬＢからスルーホールＴＨ、下層のメタル配線ＭＬＡ、コンタクトＣＮを介して、ウェル電位設定用のＰ型の不純物領域ＤＦに供給される。また、高電位側の電源電圧ＶＤＤは、上層のメタル配線ＭＬＢからスルーホールＴＨ、下層のメタル配線ＭＬＡ、コンタクトＣＮを介して、トランジスターＴ１のＮ型のドレイン領域ＤＲ１（Ｎ型の不純物領域）に供給される。そして、このウェル電位設定用のＰ型の不純物領域ＤＦと、Ｎ型のドレイン領域ＤＲ１とにより、ＶＳＳからＶＤＤへの方向を順方向とするダイオードＤＩが形成される。具体的にはドレイン領域ＤＲ１とＰ型のウェルＰＷＬとの接合面により、ダイオードＤＩが形成される。
【０１２９】
そして図２２では、Ｄ２方向を長手方向とするウェル電位設定用のＰ型の不純物領域ＤＦと、同じＤ２方向を長手方向とするトランジスターＴ１のＮ型のドレイン領域ＤＲ１とが対向するように、トランジスターＴ１、Ｔ２の各ユニットトランジスターがレイアウト配置されている。即ち、トランジスターＴ１のユニットトランジスターのドレイン領域ＤＲ１が、トランジスター配置領域の外側に位置するようにレイアウト配置されている。このレイアウト配置は、電源電圧ＶＤＤを供給する上層のメタル配線ＭＬＢ２、ＭＬＢ４のスルーホールの配置により実現される。例えば、当該スルーホールを、トランジスター配置領域の最も左側の不純物領域に対応して形成することで、当該不純物領域をトランジスターＴ１のドレイン領域として形成し、図２２の左側に描かれたダイオードＤＩを形成する。また当該スルーホールを、トランジスター配置領域の最も右側の不純物領域に対応して形成することで、当該不純物領域をトランジスターＴ１のドレイン領域として形成し、図２２の右側に描かれたダイオードＤＩを形成する。
【０１３０】
こうようなレイアウト配置にすることで、ダイオードＤＩの接合面を大面積にすることが可能になる。即ち、ウェル電位設定用のＰ型の不純物領域ＤＦと、トランジスターＴ１のドレイン領域ＤＲ１とを、長手方向であるＤ２方向において長い距離に亘って対向させることで、ダイオードＤＩの接合面を大面積化することができ、ＥＳＤ耐圧等の性能を向上できるようになる。
【０１３１】
図２５に、本実施形態の第２のレイアウト配置例を示す。図２５の第２のレイアウト配置例は、基本的には図２２と同様のレイアウト配置である。図２５では、トランジスター配置領域が第１の領域と第２の領域に分かれており、これらの第１の領域と第２の領域の間に、ウェル電位設定用のＰ型の不純物領域ＤＦが、Ｄ２方向が長手方向となるように配置されている。こうすることで、この中央のＰ型の不純物領域ＤＦと、トランジスターＴ１のドレイン領域ＤＲ１とを対向させることが可能になる。これにより、図２５の中央部に描かれた２つのダイオードＤＩを、図２２には無かった新たなダイオードとして形成できるようになる。従って、図２２に対して、ダイオードＤＩの接合面を更に大面積化することができ、ＥＳＤ耐圧等の性能を更に向上できる。
【０１３２】
図２６に、本実施形態の第３のレイアウト配置例を示す。図２６の第３のレイアウト配置では、図２２、図２５とは異なり、カスケード接続されるトランジスターＴ１のうち、トランジスターＴ１を第１の領域ＲＧ１に配置し、トランジスターＴ２を、第１の領域ＲＧ１とは異なる第２の領域ＲＧ２に配置している。具体的には、トランジスターＴ１を構成する複数の第１のユニットトランジスターを、第１の領域ＲＧ１に配置し、トランジスターＴ２を構成する複数の第２のユニットトランジスターを、第２の領域ＲＧ２に配置している。
【０１３３】
この図２６のレイアウト配置においても、トランジスターＴ１を構成する複数の第１のユニットトランジスターのうちの少なくとも１つのユニットトランジスターのドレイン領域ＤＲ１が、ウェル電位設定用の不純物領域ＤＦと対向するように配置されている。これにより、ＶＳＳからＶＤＤへと向かう方向を順方向とするダイオードＤＩが実現される。
【０１３４】
図２７は、図２６のレイアウト配置でのトランジスターＴ１、Ｔ２の等価回路を示す図である。図２６、図２７では、第１のトランジスターＴ１は、複数の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４により構成され、第２のトランジスターＴ２は、複数の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４により構成される。そして、複数の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のソースと、複数の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４のドレインとが、共通接続されている。即ち、図２３では、ノードＮ１１、Ｎ１２、Ｎ１３、Ｎ１４が分離していたが、図２４では、トランジスターＴ１の第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のソースと、トランジスターＴ２の第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４のソースが、ノードＮ１に共通接続されている。
【０１３５】
そして図２６の左から１番目のゲートＧＴ１は、第１のユニットトランジスターＴ１１のゲートであり、その右隣の２番目のゲートＧＴ１は、第１のユニットトランジスターＴ１２のゲートである。これらの第１のユニットトランジスターＴ１１のソース領域ＳＲ１と、第１のユニットトランジスターＴ１２のソース領域ＳＲ１は、共通の不純物領域により形成されている。同様に、３番目、４番目のゲートＧＴ１は、第１のユニットトランジスターＴ１３、Ｔ１４のゲートである。これらの第１のユニットトランジスターＴ１３、Ｔ１４のソース領域ＳＲ１は、共通の不純物領域により形成されている。
【０１３６】
また左から５番目のゲートＧＴ２は、第２のユニットトランジスターＴ２１のゲートであり、その右隣の６番目のゲートＧＴ２は、第２のユニットトランジスターＴ２２のゲートである。これらの第２のユニットトランジスターＴ２１のドレイン領域ＤＲ２と、第２のユニットトランジスターＴ２２のドレイン領域ＤＲ２は、共通の不純物領域により形成されている。同様に、７番目、８番目のゲートＧＴ２は、第２のユニットトランジスターＴ２３、Ｔ２４のゲートである。これらの第２のユニットトランジスターＴ２３、Ｔ２４のドレイン領域ＤＲ２は、共通の不純物領域により形成されている。
【０１３７】
またトランジスターＴ１、Ｔ２のゲートＧＴ１、ＧＴ２は、上層のメタル配線ＭＬＢ１に共通接続される。トランジスターＴ１のドレイン領域ＤＲ１には、上層のメタル配線ＭＬＢ２、ＭＬＢ４から、スルーホール等を介して電源電圧ＶＤＤが供給される。トランジスターＴ２のソース領域ＳＲ２には、上層のメタル配線ＭＬＢ３、ＭＬＢ５から、スルーホール等を介して電源電圧ＶＳＳが供給される。
【０１３８】
またトランジスターＴ１のソース領域ＳＲ１とトランジスターＴ２のドレイン領域ＤＲ２は、上層のメタル配線ＭＬＢ６、ＭＬＢ７やスルーホール等を用いて、電気的に接続される。即ち、図２７においてトランジスターＴ１を構成する第１のユニットトランジスターＴ１１、Ｔ１２、Ｔ１３、Ｔ１４のソース領域ＳＲ１と、トランジスターＴ２を構成する第２のユニットトランジスターＴ２１、Ｔ２２、Ｔ２３、Ｔ２４のドレイン領域ＤＲ２は、メタル配線ＭＬＢ６、ＭＬＢ７（ノードＮ１）等を用いて、電気的に接続される。
【０１３９】
図２６では、第１の領域ＲＧ１の左側において、方向Ｄ２を長手方向にして、トランジスターＴ１のＮ型のドレイン領域ＤＲ１と、ウェル電位設定用のＰ型の不純物領域ＤＦが対向しており、これにより静電気保護用のダイオードＤＩが実現される。同様に、第１の領域ＲＧ１の右側において、方向Ｄ２を長手方向にして、トランジスターＴ１のＮ型のドレイン領域ＤＲ１と、ウェル電位設定用のＰ型の不純物領域ＤＦが対向しており、これにより静電気保護用のダイオードＤＩが実現される。
【０１４０】
図２８に本実施形態の第４のレイアウト配置例を示す。図２８は図２６とほぼ同様のレイアウト配置であり、異なるのはＰ型の不純物領域（ＤＦ）により囲まれた領域に形成されたユニットトランジスターの個数である。即ち、図２６では、トランジスターＴ１、Ｔ２の各々を構成するユニットトランジスターの個数は４個であったが、図２８では３個になっている。例えば図２６では、トランジスターＴ１の４個のユニットトランジスターに対応した４本のゲートＧＴ１と、トランジスターＴ２の４個のユニットトランジスターに対応した４本のゲートＧＴ２が配置され、合計で８本のゲートが配置されている。これに対して図２８では、トランジスターＴ１の３個のユニットトランジスターに対応した３本のゲートＧＴ１と、トランジスターＴ２の３個のユニットトランジスターに対応した３本のゲートＧＴ２が配置され、合計で６本のゲートが配置されている。
【０１４１】
例えば図２２、図２５の第１、第２のレイアウト配置では、その等価回路は図２３のようになる。このため、例えば図２３のユニットトランジスターＴ１１に故障があった場合には、ユニットトランジスターＴ１１のみならず、それに接続されるユニットトランジスターＴ２１についても、静電気保護に対して寄与できなくなる。同様に、ユニットトランジスターＴ２１に故障があった場合には、ユニットトランジスターＴ２１にのみならず、ユニットトランジスターＴ１１についても、静電気保護に対して寄与できなくなる。他のユニットトランジスターＴ１２〜Ｔ１４とＴ２１〜Ｔ２４の関係についても同様である。
【０１４２】
これに対して、図２６、図２８の第３、第４のレイアウト配置では、その等価回路は図２７のようになる。このため、例えば図２７のユニットトランジスターＴ１１に故障があった場合にも、ユニットトランジスターＴ２１は、静電気保護に対して寄与できる。同様に、ユニットトランジスターＴ２１に故障があった場合にも、ユニットトランジスターＴ１１は、静電気保護に対して寄与できる。他のユニットトランジスターについても同様である。従って、この点において図２６、図２８のレイアウト配置は、図２２、図２５に比べて有利である。
【０１４３】
また図２６、図２８のレイアウト配置では、ＲＧ１、ＲＧ２の各領域に、偶数個のユニットトランジスター（偶数本のゲート）を配置することができると共に、奇数個のユニットトランジスター（奇数本のゲート）を配置することもできる。例えば図２６は、各領域に偶数個（４個）のユニットトランジスター（偶数本のゲート）を配置した場合の例であり、図２８は、各領域に奇数個（３個）のユニットトランジスター（奇数本のゲート）を配置した場合の例である。従って、図２６、図２８は、レイアウト配置の自由度が高いという利点もある。即ち、設計の自由度が向上し、最適設計が可能となる。
【０１４４】
５．電子機器
図２９に、本実施形態の回路装置２００が適用された電子機器の構成例を示す。電子機器は、回路装置２００、処理部３００、記憶部３１０、操作部３２０、バス３４０、表示部３５０を含む。
【０１４５】
処理部３００は、電子機器の制御処理等の各種の処理を行うものであり、例えばＣＰＵ等のプロセッサーや、或いはゲートアレイ等の自動配置配線手法で生成されたロジック回路により実現できる。記憶部３１０は各種のデータやプログラムを記憶するものであり、例えばＲＡＭやＲＯＭ等により実現できる。操作部３２０は、各種の情報を入力するためのものであり、操作キーやタッチパネルなどにより実現できる。表示部３５０は各種の情報を表示するためのものであり、例えば液晶ディスプレイ、有機ＥＬディスプレイ等により実現できる。
【０１４６】
回路装置２００は、例えば表示部３５０の表示制御を行うものである。この回路装置２００の一例としては、例えば液晶ディスプレイ等を表示制御する表示ドライバーなどがある。この回路装置２００には、本実施形態で説明した複数の静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・が設けられている。これらの静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・は、回路装置２００の電源間に設けられる保護回路である。例えば回路装置２００は、表示部３５０である表示パネル（液晶表示パネル等）に対して、複数のソース信号を出力するが、このソース信号の出力端子となる出力パッドの下方の領域を有効活用して、ＰＣ１、ＰＣ２、ＰＣ３・・・の各静電気保護回路を配置できる。
【０１４７】
このような静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・を設けることで、回路装置２００のＥＳＤの性能を高めることができ、信頼性等を向上できる。例えば電子機器が車載用の電子機器である場合には、外部ノイズ等に起因してスナップバックによる異常状態が発生した場合にも、回路装置２００への電源供給の停止等を行うことなく、異常状態から正常状態に復帰できる。従って、車載用等に好適な電子機器、回路装置２００の実現が可能になる。
【０１４８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また静電気保護回路、回路装置、電子器の構成、動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４９】
ＰＬ１  第１の電源線、ＰＬ２  第２の電源線、
Ｔ１、ＴＰ１  第１のトランジスター、Ｔ２、ＴＰ２  第２のトランジスター、
ＲＤ  抵抗、ＣＤ  キャパシター、ＩＶ  インバーター、
ＢＰ１〜ＢＰ４  バイラポーラートランジスター、Ｒ１〜Ｒ６  抵抗、
ＧＴ１、ＧＴ２  ゲート、ＳＲ１、ＳＲ２  ソース領域、ＤＲ１、ＤＲ２  ドレイン領域、
ＤＦ  ウェル電位設定用の不純物領域、ＤＩ  ダイオード、
１０  トリガー回路、２０  放電回路、
２００  回路装置、２１０  内部回路、２５０  電子機器、
３００  処理部、３１０  記憶部、３２０  操作部、３４０  バス、３５０  表示部
【図１】
0006589296.tif 000002
【図２】
0006589296.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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