(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に隣接し、複数のトレンチの側壁部を構成する、第２導電型の複数の第２半導体層と、
前記複数の第２半導体層内に設けられる、前記第１導電型の複数の第３半導体層と、
前記側壁部において、前記第１半導体層、前記複数の第２半導体層および前記複数の第３半導体層の表面上に、ゲート絶縁膜を介して設けられる複数のゲート電極と、
前記トレンチ内において、前記第１半導体層の表面上に位置するフィールドプレート部と、
主電流が流れる第１主電極および第２主電極と、
を備え、
前記ゲート電極に与えられる信号により、前記第１主電極および前記第２主電極間に流れる電流が制御され、
前記フィールドプレート部はポリシリコンを含み、
前記フィールドプレート部は、部分的に空隙部を有するパターン形状を備え、
前記パターン形状が格子状である半導体装置。
【請求項２】
請求項１において、
前記トレンチの幅が前記第２半導体層の幅よりも広い半導体装置。
【請求項３】
請求項１において、
前記フィールドプレート部の高さは、前記側壁部の高さと同じである半導体装置。
【請求項４】
請求項１において、
前記ゲート電極はサイドウォール形状を備え、かつポリシリコンから構成される半導体装置。
【請求項５】
第１導電型の第１半導体層と、
前記第１半導体層に隣接し、複数のトレンチの側壁部を構成する、第２導電型の複数の第２半導体層と、
前記複数の第２半導体層内に設けられる、前記第１導電型の複数の第３半導体層と、
前記側壁部において、前記第１半導体層、前記複数の第２半導体層および前記複数の第３半導体層の表面上に、ゲート絶縁膜を介して設けられる複数のゲート電極と、
前記トレンチ内において、前記第１半導体層の表面上に位置する複数のフィールドプレート部と、
主電流が流れる第１主電極および第２主電極と、
を備え、
前記ゲート電極に与えられる信号により、前記第１主電極および前記第２主電極間に流れる電流が制御され、
前記複数のフィールドプレート部はポリシリコンを含み、
前記複数のフィールドプレート部は、部分的に空隙部を有するパターン形状を備え、
前記ゲート電極に含まれる不純物の濃度が、前記フィールドプレート部に含まれる不純物の濃度よりも大きい半導体装置。
【請求項６】
請求項１において、
前記ゲート電極は金属から構成される半導体装置。
【請求項７】
請求項１において、
前記第１半導体層に隣接する前記第２導電型の第４半導体層を備え、
前記第１主電極は、前記複数の第２半導体層および前記複数の第３半導体層に電気的に接続され、
前記第２主電極は、前記第４半導体層に電気的に接続される半導体装置。
【請求項８】
一対の直流端子と、
交流の相数に等しい個数の複数の交流端子と、
前記一対の直流端子と前記複数の交流端子の間に接続される複数の半導体スイッチング素子と、
を備え、
前記半導体スイッチング素子は、請求項１に記載の半導体装置である電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いる電力変換装置に関する。
【背景技術】
【０００２】
半導体装置は、システムＬＳＩ（Large Scale Integration）、電力変換装置、ハイブリッド自動車等の制御装置等、幅広い分野で使用されている。半導体素子の一種であるトレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略記する）は、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧信号によって制御することができる。
ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまでおよび、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、小電力用の電力変換装置（例えば、インバータ、コンバータ、チョッパ等）から、鉄道や製鉄所等で用いられる大電力用の電力変換装置まで、幅広く用いられている。
【０００３】
電力変換装置の高効率化のために、低損失化が求められており、ＩＧＢＴの導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣ（Electro Magnetic Compatibility）ノイズや誤動作、モータの絶縁破壊等を防ぐため、アプリケーションの仕様に応じて、ターンオンスイッチング期間中におけるｄｖ／ｄｔをゲート駆動回路によって制御できることが要求されている。
【０００４】
上記のようなＩＧＢＴの性能向上を図る従来技術として、例えば、特許文献１〜３に記載の技術が知られている。
【０００５】
図１０に示すように、特許文献１に記載の技術においては、ＩＧＢＴのトレンチゲートの配列ピッチが変えられ、トレンチゲートの間隔が広い箇所には、チャネル層１０６を形成せずフローティングｐ層１０５が設けられる。これにより、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１０５を経由してチャネル層１０６に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる。さらにフローティングｐ層１０５とドリフト層１０４が形成するｐｎ接合がトレンチゲートにかかる電界を緩和するので、耐圧が確保できる。
【０００６】
図１２に示すように、特許文献２に記載の技術においては、幅広いトレンチ４２３を設けることで、フローティングｐ層が削除される。これにより、フローティングｐ層の影響によるゲートの電位変動が無くなり、ｄｖ／ｄｔの制御性が向上する。さらに、ゲート電極４０１の片側が厚い絶縁膜４０３で覆われている。これにより、帰還容量が低減するので、さらにｄｖ／ｄｔの制御性が向上する。
【０００７】
図１３に示すように、特許文献３に記載の技術においては、幅広いトレンチ１１７内に設けられるゲート電極１０９の間に、エミッタ電極１１４に接続されるポリシリコン電極１２９が設けられる。ポリシリコン電極１２９によりゲート電極１０９のコーナ部における電界が緩和されるので、耐圧が確保される。また、ポリシリコン電極１２９により、幅広いトレンチ１１７を設けることによって生じる段差が緩和される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１７８１７６号公報
【特許文献２】特開２０１１−１１９４１６号公報
【特許文献３】特開２０１２−１４６８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の従来技術では、ＩＧＢＴのターンオン時に、ＩＧＢＴや対アームのダイオードの出力電圧の時間変化率ｄｖ／ｄｔの制御性が低い。図１１に、ターンオン時におけるコレクタ−エミッタ間電圧のシミュレーション波形例を示す。図１１に示すように、ゲート抵抗を変えてもコレクタ−エミッタ間電圧変化率ｄｖｃｅ／ｄｔの大きさが変わらない期間、すなわちｄｖｃｅ／ｄｔが制御できない期間がある。
【００１０】
この理由は次のとおりである。ＩＧＢＴがオン状態になると図１０におけるフローティングｐ層１０５に過渡的にホールが流れ込み、フローティングｐ層１０５の電位が高くなる。この際、ゲート絶縁膜１１０で形成される帰還容量を介して、ゲート電極１０９に変位電流が流れ、ゲート電位が高くなるため、ＭＯＳＦＥＴ構造の相互コンダクタンスｇｍとゲート−エミッタ間電圧の時間変化率ｄｖｇｅ／ｄｔの積で決まるコレクタ電流の時間変化率ｄｉｃ／ｄｔが増加し、スイッチング速度が加速される。フローティングｐ層１０５に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたｄｉｃ／ｄｔを外部のゲート抵抗で制御することができず、その結果、図１１に示すように、コレクタ−エミッタ間電圧の時間変化率ｄｖｃｅ／ｄｔがゲート抵抗で制御できない期間が発生する。
【００１１】
また、特許文献２の従来技術では、フローティングｐ層の削除により帰還容量は低減できるが、幅広いトレンチを設けているために、素子内に大きな段差ができ、ホト工程でレジストむらが生じたり、ワイヤーボンディングの信頼性が低下したりする。
【００１２】
また、特許文献３の従来技術では、ポリシリコン電極１２９を設けることで段差の解消や耐圧の確保が可能となるが、本発明者の検討によれば、図１４に示すように、チャネル層１０６の幅ｂとポリシリコン電極１２９の幅ｃの比ｃ／ｂが大きくなると、ホトリソグラフィーの合わせ精度が低下する。これは、ポリシリコン電極１２９の膜応力より、製造工程中ウェハの反りが発生したり、ゲート電極１０９で挟まれたＳｉ領域に歪が発生したりするためである。このような合わせ精度の低下は、図１５に示すように、しきい値電圧のバラツキ増大を引き起こす。また、合わせ精度の低下は、破壊耐量の低下を引き起こす。
【００１３】
そこで、本発明は、トレンチ部に設けられるポリシリコン電極の応力を緩和することができる半導体装置およびそれを用いた電力変換装置を提供する。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明による半導体装置は、第１導電型の第１半導体層と、第１半導体層に隣接し、複数のトレンチの側壁部を構成する、第２導電型の複数の第２半導体層と、複数の第２半導体層内に設けられる、第１導電型の複数の第３半導体層と、側壁部において、第１半導体層、複数の第２半導体層および複数の第３半導体層の表面上に、ゲート絶縁膜を介して設けられる複数のゲート電極と、トレンチ内において、第１半導体層の表面上に位置するフィールドプレート部と、主電流が流れる第１主電極および第２主電極と、を備え、ゲート電極に与えられる信号により、第１主電極および第２主電極間に流れる電流が制御され、フィールドプレート部はポリシリコンを含み、フィールトプレート部は、部分的に空隙部を有するパターン形状を備え、パターン形状が格子状である。
また、上記課題を解決するために、本発明による半導体装置は、第１導電型の第１半導体層と、第１半導体層に隣接し、複数のトレンチの側壁部を構成する、第２導電型の複数の第２半導体層と、複数の第２半導体層内に設けられる、第１導電型の複数の第３半導体層と、側壁部において、第１半導体層、複数の第２半導体層および複数の第３半導体層の表面上に、ゲート絶縁膜を介して設けられる複数のゲート電極と、トレンチ内において、第１半導体層の表面上に位置する複数のフィールドプレート部と、主電流が流れる第１主電極および第２主電極と、を備え、ゲート電極に与えられる信号により、第１主電極および前記第２主電極間に流れる電流が制御され、複数のフィールドプレート部はポリシリコンを含み、複数のフィールドプレート部は、部分的に空隙部を有するパターン形状を備え、ゲート電極に含まれる不純物の濃度が、フィールドプレート部に含まれる不純物の濃度よりも大きい。
【００１５】
また、本発明による電力変換装置は、一対の直流端子と、交流の総数に等しい個数の複数の交流端子と、一対の直流端子と複数の交流端子の間に接続される複数の半導体スイッチング素子と、を備え、半導体スイッチング素子は、上記本発明による半導体装置である。
【発明の効果】
【００１６】
本発明によれば、ポリシリコン電極部となるフィールドプレート部が空隙部を有するパターン形状を備えるので、膜応力を緩和することができる。これにより、半導体装置および電力変換装置の信頼性が向上する。
【００１７】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１であるＩＧＢＴの要部平面図を示す。
【図２】図１におけるＡ−Ａ’縦方向断面図を示す。
【図３】実施例１のＩＧＢＴにおけるシミュレーション波形を示す。
【図４Ａ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｂ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｃ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｄ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｅ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｆ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｇ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｈ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｉ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｊ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｋ】実施例１のＩＧＢＴの製造工程の一例を示す。
【図４Ｌ】図４Ｅの工程の変形例を示す。
【図４Ｍ】図４Ｅの工程の変形例を示す。
【図５】本発明による実施例２であるＩＧＢＴの要部平面図を示す。
【図６】本発明による実施例３であるＭＯＳＦＥＴの縦方向断面図を示す。
【図７】本発明による実施例４であるＩＧＢＴの縦方向断面図を示す。
【図８Ａ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｂ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｃ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｄ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｅ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｆ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｇ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｈ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｉ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｊ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｋ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｌ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｍ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｎ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｏ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図８Ｐ】実施例４のＩＧＢＴの製造工程の一例を示す。
【図９】本発明による実施例５である電力変換装置を示す回路図である。
【図１０】特許文献１に記載のＩＧＢＴを示す。
【図１１】従来技術によるＩＧＢＴのシミュレーション波形を示す。
【図１２】特許文献２に記載のＩＧＢＴを示す。
【図１３】特許文献３に記載のＩＧＢＴを示す。
【図１４】チャネル層の幅ｂとポリシリコン電極の幅ｃの比ｃ／ｂと合わせ精度の関係を示す。
【図１５】合わせ精度としきい値電圧バラツキの関係を示す。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。また、ｐ−，ｐ，ｐ＋は、半導体層の導電型がｐ型であることを示し、かつこの順に相対的な不純物濃度が高くなる。さらに、ｎ−，ｎ，ｎ＋は、半導体層の導電型がｎ型であることを示し、かつこの順に相対的な不純物濃度が高くなる。
【００２１】
なお、前述の第１導電型、第２導電型、第１半導体層、第２半導体層、第３半導体層、
フィールドプレート部、第１主電極、第２主電極は、それぞれ、Ｎ型、Ｐ型、ｎ−ドリフト層、ｐチャネル層、ｎ＋エミッタ層（あるいはｎ＋ソース層）、ポリシリコンフィールドプレート、エミッタ電極（あるいはソース電極）、コレコタ電極（あるいはドレイン電極）に対応する。
【実施例１】
【００２２】
図１は、本発明による実施例１である半導体装置すなわちＩＧＢＴの要部平面図を示す。また、図２は、図１におけるＡ−Ａ’縦方向断面図を示す。なお、図１は、図２に示すエミッタ電極１１４と絶縁膜１１３を透視して描かれている。また、本ＩＧＢＴは、いわゆる縦型のｎチャネル型ＩＧＢＴである。
【００２３】
図２に示すように、本実施例１のＩＧＢＴは、ｐコレクタ層１０２、ｐコレクタ層１０２に隣接して互いにｐｎ接合を構成するｎバッファ層１０３とｎバッファ層１０３に隣接して互いにｎｎ−接合を構成するｎ−ドリフト層１０４とからなるｎ型半導体層を備える。これら、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４は、この順に、縦方向に積層される。さらに、本実施例１のＩＧＢＴは、ｎ−ドリフト層１０４に隣接して互いにｐｎ−接合を構成する複数（図２中では２個）のｐチャネル層１０６、トレンチ１１７の各側壁部においてｐチャネル層１０６に隣接して互いにｐｎ＋接合を形成する複数（図２中では４個）のｎ＋エミッタ層１０７、各ｐチャネル層１０６における２個のｎ＋エミッタ層１０７の間において、複数（図２中では２個）のｐチャネル層１０６および複数のｎ＋エミッタ層１０７（図２中では４個）と隣接してそれぞれｐ＋ｐ接合およびｐ＋ｎ＋接合を構成する複数（図２中では２個）のｐ＋コンタクト層１０８を有する。ここで、ｎ＋エミッタ層１０７は、図２におけるｐチャネル層１０６の上部に選択的に設けられている。さらに、図１に示すように、ｎ＋エミッタ層１０７およびｐチャネル層１０６が位置する主表面において、ｎ＋エミッタ層１０７とｐチャネル層１０６は、トレンチ１１７の側壁部の長手方向に沿って交互に配置されるが、これは、ラッチアップ耐量を向上するための公知の構造である。
【００２４】
なお、トレンチ１１７は、横方向に隣り合う２個のｐチャネル層１０６の間に位置し、かつトレンチ１１７の幅ａは、一つのｐチャネル層１０６の幅ｂよりも広い。
【００２５】
コレクタ電極１０１は、ｐコレクタ層１０２に電気的に接続される。エミッタ電極１１４は、各ｎ＋エミッタ層１０７に電気的に接続されると共に、各ｐチャネル層１０６における２個のｎ＋エミッタ層１０７の間の溝部においてｐ＋コンタクト層１０８に電気的に接続されるコンタクト金属層１６０を介して、各ｐチャネル層１０６に電気的に接続される。
【００２６】
ゲート電極１０９は、トレンチ１１７の側壁部に沿って、ｎ＋エミッタ層１０７、ｐチャネル層１０６およびｎ−ドリフト層１０４の各表面上に、ゲート絶縁膜１１０を介して配置される。また、本実施例においては、図２に示すように、トレンチ１１７内において、ゲート電極１０９の底部とｎ−ドリフト層１０４の表面との間にも、ゲート絶縁膜１１０が介在する。さらに、ゲート絶縁膜１１０と接していないゲート電極１０９の表面は、（縦方向横方向いずれにおいても）ゲート絶縁膜１１０よりも厚い層間絶縁膜１１３によって覆われる。このように、本実施例におけるゲート電極１０９は、いわゆるサイドウォール構造を有する。ゲート電極１０９は、一つのｐチャネル層１０６における両トレンチ側壁部に設けられ、一つのｐチャネル層１０６に対して２本すなわち一対のゲート電極１０９を備える。
【００２７】
なお、ゲート電極１０９は、後述するポリシリコンフィールドプレート１２９と同じ材料からなるポリシリコンにより形成される。また、ゲート絶縁膜１１０および層間絶縁膜１１３は、例えば、酸化シリコン（ＳｉＯ２）により形成される。
【００２８】
エミッタ電極１１４、コレクタ電極１００およびゲート電極１０９は、それぞれ、エミッタ端子１１６、コレクタ端子１０１およびゲート端子１１５に接続される。ゲート電圧信号がゲート端子１１５を介してゲート電極１０９に与えられると、エミッタ端子１１６およびコレクタ端子１０１間、すなわちエミッタ電極１１４およびコレクタ電極１００間を流れる電流がオン・オフ制御される。
【００２９】
トレンチ１１７内のゲート電極１０９間にポリシリコンフィールドプレート１２９が設けられる。ポリシリコンフィールドプレート１２９は、格子状にパターニングされ、コンタクト金属層１６１（図１）を介して、エミッタ電極１１４に電気的に接続される。これによるフィールドプレート効果により、ゲート電極１０９近傍の電界が緩和され、幅広いトレンチ１１７を設けながらも、耐圧が確保される。
【００３０】
また、トレンチ１１７内において、ポリシリコンフィールドプレート１２９とｎ−ドリフト層１０４の表面との間に、ゲート絶縁膜１１０よりも厚い絶縁膜１１９が介在する。ポリシリコンフィールドプレート１２９と、ゲート電極１０９、エミッタ電極１１４および金属コンタクト層１６０の間には、上述したようなゲート絶縁膜１１０よりも厚い層間絶縁膜１１３が介在する。ここで、ＩＧＢＴのターンオフ時にゲート絶縁膜１１０やポリシリコンフィールドプレート１２９下の絶縁膜（絶縁膜１１９に相当）に過電圧が印加され、その大きさがゲート電極１０９から離れるほど大きくなる。このため、上述のように、厚い絶縁膜１１９を設けることにより、過電圧に対する絶縁膜の信頼性の低下を防ぐことができる。なお、絶縁膜１１９の厚さは、フィールドプレート効果が確保される範囲で、過電圧に対する信頼性が得られるように設定される。
【００３１】
さらに、図１，２に示すように、ポリシリコンフィールドプレート１２９は、格子状にパターニングされている。パターンニングされるポリシリコンフィールドプレート１２９の空隙部内には、層間絶縁膜１１３が位置する。このようなパターン形状により、ポリシリコンフィールドプレート１２９を構成するポリシリコンにおける応力が緩和される。また、図２に示すように、ポリシリコンフィールドプレート１２９の上表面の高さと、ｎ＋エミッタ層１０７の上表面、すなわちトレンチ側壁部の上表面の高さは、略等しくなっている。これにより、幅広のトレンチ１１７の内側と外側での段差が緩和できるので、ホトリソグラフィー工程におけるレジストむらが防止されたり、ワイヤーボンディングの信頼性が向上したりする。
【００３２】
トレンチ１１７の幅ａは、隣のトレンチ１1７との間隔ｂすなわちｐチャネル層１０６の幅よりも広く設定されている（ａ＞ｂ）。このような幅広のトレンチ１１７を設けることで、フローティングｐ層を削除している。さらに、ゲート電極１０９は、ゲート絶縁膜１１０、およびゲート絶縁膜１１０よりも厚い層間絶縁膜１１３に囲まれている。このため、帰還容量が大幅に低減できるので、ｄｖ／ｄｔの制御性が向上する。さらに、ｐチャネル層１０６の幅を狭くすることにより、ｐチャネル層１０６とｎ−ドリフト層１０４のｐｎ接合近傍におけるｎ−ドリフト層１０４内にキャリアが蓄積され易くなる。これにより、オン電圧が低減される。
【００３３】
上述のようなポリシリコンフィールドプレート１２９を構成するポリシリコンには、ポリシリコンフィールドプレート１２９がフィールドプレート電極として十分機能するように電気抵抗を低減するために、高濃度にリンがドーピングされている。このため、ポリシリコンフィールドプレート１２９は圧縮応力源となり得る。これにより、ＩＧＢＴの製造工程中のウェハ処理工程時に、Ｓｉウェハが凸方向に反るため、ホトリソグラフフィー工程でのパターン精度が低下したり、合わせ精度が低下したりする。また、ポリシリコンの圧縮応力により、トレンチ１１７には引っ張り応力が働き、前述の図１４に示すように、隣り合うトレンチ１1７の間隔ｂとポリシリコンフィールドプレート１２９幅ｃとの比ｃ／ｂが大きくなるほど、合わせ精度が低下する。そして、前述の図１５に示すように、コンタクト金属層１６０とトレンチ１１７の側壁部の合わせ精度の低下は、コンタクト金属層１６０の底およびその周辺にコンタクト金属層１６０と自己整合で形成されるｐ＋コンタクト層１０８がｐチャネル層１０６と干渉して、しきい値電圧のバラツキが増大したり、破壊耐量が低下したりする要因となり得る。
【００３４】
これに対し、本実施例１では、ポリシリコンフィールドプレート１２９を格子状にパターニングすることにより、ポリシリコン膜体積を低減すると共に応力を分散させて、圧縮応力を緩和している。これにより、パターン精度および合わせ精度の低下を抑制して、しきい値電圧のバラツキ増大や破壊耐量低下を防止することができる。また、前述したように、ポリシリコンフィールドプレート１２９の高さとトレンチ側壁部の高さを等しくしても、膜体積が顕著には増大しないので、膜応力の増加が抑制できる。
【００３５】
なお、本実施例１では、ポリシリコンフィールドプレート１２９を格子状にパターンニングするため、空隙部の形状が四角形であるが、これに限らず、円形や多角形でも良い。
【００３６】
図３は、本実施例１のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧のシミュレーション波形を示す。本図３に示すように、本実施例１のＩＧＢＴにおいては、ゲート抵抗の値によって、コレクタ−エミッタ間電圧のｄｖｃｅ／ｄｔが制御できる。
【００３７】
上述のように、本実施例１によれば、幅広トレンチ部に設けられるポリシリコンからなるフィールドプレート電極の応力を緩和することができる。これにより、幅広トレンチによる良好なｄｖ／ｄｔ制御性およびフィールドプレート効果による高耐圧を保持しながらも、ばらつきの少ない安定した特性が得られるので特性の信頼性が向上する。
【００３８】
次に、本実施例１のＩＧＢＴの製造方法について説明する。
【００３９】
図４Ａ〜図４Ｋは、本実施例１のＩＧＢＴの製造工程の一例を示す。図４Ａ〜図４Ｋそれぞれの断面図は、図１のＡ−Ａ’方向断面に相当する。
【００４０】
なお、図４Ａ〜図４Ｋはウェハ処理工程を示し、図の順番に処理ステップが進む。
【００４１】
まず、図４Ａに示すように、ｎ−ドリフト層１０４となる半導体基板（半導体（例えばＳｉ）ウェハ）が準備される。
【００４２】
次に、図４Ｂに示すように、ｎ−ドリフト層１０４上に成膜される絶縁膜１３１(例えばＳｉＯ２)が、ホトリソグラフィーにより、トレンチ１１７形成用にパターニングされる。
【００４３】
次に、図４Ｃに示すように、絶縁膜１３１をマスクにする異方性エッチングにより、幅の広いトレンチ１１７が形成される。
【００４４】
次に、図４Ｄに示すように、ゲート絶縁膜１１０と、それよりも厚い絶縁膜１１９とが形成される。ここで、絶縁膜１１９は、基板表面に厚い絶縁膜を堆積後、ホトリソグラフィーとエッチングにより、選択的に形成される。
【００４５】
次に、図４Ｅに示すように、ゲート電極１０９およびポリシリコンフィールドプレート１２９となるポリシリコン膜１３２が堆積される。このポリシリコン膜１３２には、ゲート電極１０９およびポリシリコンフィールドプレート１２９の低抵抗化のために、高濃度にリンがドープされている。また、トレンチ１１７内に堆積されるポリシリコン膜１３２の上面の高さがトレンチ１１７の側壁部の上面の高さと同じになるように、ポリシリコン膜１３２の堆積量が調整される。
【００４６】
次に、図４Ｆに示すように、ポリシリコン膜１３２上において、ホトレジスト１３３を格子状にパターンニングすることにより、ポリシリコンフィールドプレート１２９形成用のマスクを形成する。
【００４７】
次に、図４Ｇに示すように、図４Ｆの工程で形成されるマスクを用いる異方性エッチングにより、格子状にパターニングされるポリシリコンフィールドプレート１２９が形成される。これと同時に、トレンチ１１７の側壁部のゲート絶縁膜１１０上に、サイドウォール構造を有するゲート電極１０９が形成される。
【００４８】
次に、図４Ｈに示すように、ｐチャネル層１０６形成用にパターンニングされるホトレジスト１３３をマスクにして、ｐ型不純物のイオン注入行い、さらに熱処理を行うことにより、ｐチャネル層１０６が形成される。続いて、図示されていないが、ｎ＋エミッタ層１０７形成用にパターンニングされるホトレジストをマスクにして、ｎ型不純物のイオン注入を行う。なお、ｐチャネル層１０６およびｎ＋エミッタ層１０７は、隣り合うトレンチ１１７の間に位置すると共にトレンチ１１７の側壁部となり、かつトレンチ１１７よりも幅が狭いｎ−ドリフト層１０４の一部に形成される。
【００４９】
次に、図４Ｉに示すように、全面に層間絶縁膜１１３が堆積される。層間絶縁膜１１３は、ｐチャネル層１０６およびｎ＋エミッタ層１０７の上、ゲート電極１０９、ポリシリコンフィールドプレート１２９の上に堆積された後、平坦化が施される。平坦化には、例えばＢＰＳＧ（Boro-Phospho Silicate Glass）膜のリフロー、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化手段が適用される。平坦化後、ホトリソグラフィーと異方性エッチングにより、同図４Ｉに示すように、コンタクト穴が形成される。この時、コンタクト穴は、層間絶縁膜１１３を貫通し、さらにｐチャネル層１０６に達する。これにより、ｐチャネル層１０６断面で見て一対のｎ＋エミッタ層１０７が形成されると共に、後述するコンタクト金属層１６０が接触する溝部が形成される。さらに、層間絶縁膜１１３をマスクにして、ｐ型不純物のイオン注入を行い、さらに熱処理を行うことにより、コンタクト穴に対して自己整合にｐ＋コンタクト層１０８が形成される。なお、この時、ｎ＋エミッタ層１０７用にイオン注入されるｎ型不純物層も熱処理される。
【００５０】
次に、図４Ｊに示すように、コンタクト穴を、Ｔｉ，ＴｉＮ，Ｗのような高融点金属からなる積層金属膜で埋め込み、さらに、エッチングまたはＣＭＰで平坦化することにより、コンタクト金属層１６０が形成される。その後、アルミニウムなどからなる金属層を堆積し、ホトリソグラフィーとエッチングによりエミッタ電極１１４およびゲート電極パッドが形成される。その後、図示されないが、ポリイミドなどからなる表面保護膜が、成膜され、パターニングされる。
【００５１】
以上の工程が、半導体基板の表面側処理である。
【００５２】
次に、半導体基板の裏面側から基板全面に、ｎ型およびｐ型不純物のイオン注入を行い、さらにレーザアニールを行うことにより、ｎバッファ層１０３およびｐコレクタ層１０２が形成される。なお、イオン注入時の加速エネルギーを適宜調整することにより、半導体基板の裏面からの深さが異なるｎバッファ層１０３およびｐコレクタ層１０２が形成できる。その後、半導体基板の裏面側に、積層金属層、例えばＡｌ−Ｔｉ−Ｎｉ−Ａｕをスパッタリングにより成膜して、コレクタ電極１１０が形成される。
【００５３】
上述のように、図４Ｆおよび図４Ｇに示す工程において、格子状にパターニングされるポリシリコンフィールドプレート１２９が形成されるので、ポリシリコン膜の応力が緩和され、次工程以降においてＳｉウェハの反りが低減されると共に、ポリシリコン膜の圧縮応力によるトレンチ１1７の歪が低減される。これにより、しきい値電圧のバラツキ増大や、破壊耐量低下が防止される。
【００５４】
図４Ｌおよび図４Ｍは、図４Ｅの工程の変形例を示す。本変形例においては、ノンドープポリシリコンからなるポリシリコン膜１３２が堆積される。その後、図４Ｌに示すように、ポリシリコンフィールドプレート１２９形成領域をレジスト１３３によりマスクして、ゲート電極１０９形成領域にＮ型不純物が高濃度にイオン注入され、図４Ｍに示すように、ゲート電極１０９形成領域をレジスト１３３によりマスクして、ポリシリコンフィールドプレート１２９形成領域にＮ型不純物が、図４Ｌにおける工程よりも低濃度にイオン注入される。これにより、ゲート電極１０９が低抵抗されると共に、ポリシリコンフィールドプレート１２９の膜応力が低減できる。
【実施例２】
【００５５】
図５は、本発明による実施例２である半導体装置すなわちＩＧＢＴの要部平面図を示す。なお、断面構造は、実施例１（図２）と同様である。
【００５６】
以下、主に実施例１と異なる点について説明する。
【００５７】
本実施例２において、ポリシリコンフィールドプレート１２９は、複数（図５では、一トレンチ内で２本）のストライプ状にパターンニングされる。ポリシリコンフィールドプレート１２９における各ストライプ状パターンの幅方向中央部において、長手方向に沿って、コンタクト金属層１６１が電気的に接触する。従って、コンタクト金属層１６１も、ストライプ状の平面パターンを有する。なお、コンタクト金属層１６１は、図示されないエミッタ電極に電気的に接続される。
【００５８】
本実施例２によれば、実施例１と同様の効果が生じる。さらに、ポリシリコンフィールドプレート１２９およびコンタクト金属層１６１の平面パターン形状が、ストライプの繰り返しパターンであるため、パターン形状を安定化できる。また、コンタクト金属層１６１のパターン密度が増大するので、機械的強度が向上する。このため、ワイヤーボンディング耐性が向上できる。
【実施例３】
【００５９】
図６は、本発明による実施例３である半導体装置すなわちＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の縦方向断面図を示す。なお、本ＭＯＳＦＥＴは、いわゆる縦型のｎチャネル型ＭＯＳＦＥＴである。
【００６０】
以下、主に実施例１，２と異なる点について説明する。
【００６１】
本実施例のＭＯＳＦＥＴは、ドレイン電極２００、ｎ＋ドレイン層２０２、ｎ−ドリフト層１０４、ｐチャネル層１０６、ｎ＋ソース層２０７、ｐコンタクト層２０８、幅広のトレンチ１１７、ゲート電極１０９、ゲート絶縁膜１１０、トレンチ１１７内の絶縁膜１１９、ゲート電極１０９間に設けられたポリシリコンフィールドプレート１２９、層間絶縁膜１１３、ソース電極２１４、ドレイン端子２０１、ソース端子２１６、ゲート端子１１５を備える。
【００６２】
ソース電極２１４、ドレイン電極２００およびゲート電極１０９は、それぞれ、ソース端子２１６、ドレイン端子２０１およびゲート端子１１５に接続される。ゲート電圧信号がゲート端子１１５を介してゲート電極１０９に与えられると、ソース端子２１６およびドレイン端子２０１間、すなわちソース電極２１４およびドレイン電極２００間を流れる電流がオン・オフ制御される。
【００６３】
本実施例３では、実施例１，２におけるｐコレクタ層１０２およびｎバッファ層１０３がｎ＋ドレイン層２０２に置き換わっているが、他の接合構造、ゲート構造、並びにポリシリコンフィールドプレート１２９の構成は、実施例１，２と同様である。なお、ｎ＋ソース層２０７の平面パターンは、実施例１，２のＩＧＢＴにおけるｎ＋エミッタ層１０７のような断続的パターンに限らず、ストライプ状のパターンでも良い。
【００６４】
本実施例３によれば、実施例１，２と同様に、ポリシリコンフィールドプレート１２９を構成するシリコン膜の応力が緩和されるので、しきい値電圧のバラツキが抑えられる。
【実施例４】
【００６５】
図７は、本発明による実施例４である半導体装置すなわちＩＧＢＴの縦方向断面図を示す。なお、本ＩＧＢＴは、いわゆる縦型のｎチャネル型ＩＧＢＴである。
【００６６】
以下、主に実施例１，２と異なる点について説明する。
【００６７】
本実施例４においては、ゲート電極がメタルゲート電極３０９から構成される。従って、ゲート電極の電気抵抗を大幅に低減できる。これにより、ＩＧＢＴ内でのゲート信号の遅延が緩和され、スイッチング動作の均一性が向上する。このため、ＩＧＢＴの破壊耐量が大きくなる。
【００６８】
ここで、ＩＧＢＴのオン電圧は、隣り合う幅広トレンチ１1７の間隔すなわちｐチャネル層１０６の幅ｂが小さくなると、低くなる。これは、ｐチャネル層１０６の幅ｂを小さくすることで、ｐチャネル層１０６下のホール蓄積効果が高まり、伝導度変調が促進されるためである。また、ＩＧＢＴのオン電圧は、トレンチ１１７の深さを浅くすると、低くなる。これは、チャネル抵抗が小さくなるからである。このように、微細化により、オン電圧を低減できる。
【００６９】
ｐチャネル層１０６の幅ｂについては、ポリシリコンフィールドプレート１２９のパターンニングによりポリシリコン膜の応力が緩和されて、製造工程において半導体基板（半導体ウェハ）の反りが低減されるので、合わせ精度が向上して微細化が可能になる。しかし、トレンチ１１７の深さを浅くするとゲート電極の断面積が減少するためゲート電極の電気抵抗が増大し、ゲート端子１１５に与えられるゲート信号が、ＩＧＢＴ内においてゲート端子１１５から離れるほど遅延する。このため、ＩＧＢＴチップ内で電流アンバランスが発生し、破壊耐量が低下する。
【００７０】
これに対し、本実施例４では、ゲート電極がメタルゲート電極３０９で構成されるため、ゲート電極の電気抵抗が低減されるので、チップ内での電流を均一化できる。
【００７１】
ここで、ｐチャネル層１０６の幅ｂが微細化され、ｐチャネル層１０６内において空乏層がピンチオフするようになると、しきい値電圧の制御が難しくなる。これは、ｐチャネル層１０６の不純物濃度を高くすることにより防止される。また、ＩＧＢＴのようなパワー半導体素子では、ＥＭＣ（Electro Magnetic Compatibility）ノイズによる誤動作防止のため、ゲートしきい値電圧が比較的高く設定される。このため、ｐチャネル層１０６の不純物濃度を高くする。しかし、ｐチャネル層１０６の不純物濃度を高くすると、不純物散乱により電子移動度が低下し、低オン電圧化が阻害される。
【００７２】
これに対し、本実施例４では、半導体（例えば、Ｓｉ）の仕事関数よりも大きな仕事関数を有する金属(例えば、Ｃｏ，Ｎｉ，Ｐｂ，Ｐｔ)によってゲート電極を構成することにより、ゲートしきい値電圧を高くすることができる。
【００７３】
次に、本実施例４のＩＧＢＴの製造方法について説明する。
【００７４】
図８Ａ〜図８Ｐは、本実施例４のＩＧＢＴの製造工程の一例を示す。図８Ａ〜図８Ｐは各工程における半導体基板（半導体（例えばＳｉ）ウェハ）の縦方向断面図を示す。
【００７５】
以下、主に、前述の実施例１の製造工程（図４Ａ〜図４Ｋ）と異なる点について説明する。なお、本実施例４の製造方法においては、メタルゲート電極３０９を構成する金属は一般的に融点が低いので、後述するように、ポリシリコンダミーゲート８０９を利用し、不純物拡散などの高温熱処理を経た後、ポリシリコンダミーゲート８０９を金属層に置き換えることによりメタルゲート電極３０９が形成される。
【００７６】
図８Ａ〜図８Ｅに示す製造工程は、実施例１（図４Ａ〜図４Ｅ）と同様である。
【００７７】
図８Ｆに示すように、ポリシリコン膜１３２を堆積後、ＣＭＰによって、ポリシリコン膜１３２の上面の高さが、トレンチ１１７の側壁部の上面の高さと同じになるように、ポリシリコン膜１３２が研磨される。
【００７８】
次に、図８Ｇおよび図８Ｈに示すように、ホトリソグラフィーとエッチングによって、ポリシリコンフィールドプレート１２９およびポリシリコンダミーゲート８０９が形成される。
【００７９】
次に、図８Ｉに示すように層間絶縁膜１１３が堆積され、その後、ＣＭＰによって、シリコンダミーゲート８０９の上面まで研磨を行い平坦化処理が施される。
【００８０】
次に、図８Ｊに示すように、ｐチャネル層１０６形成用およびｎ＋エミッタ形成用にそれぞれパターンニングされるホトレジスト１３３をマスクにして、それぞれ、ｐチャネル層１０６を構成するｐ型不純物およびｎ＋エミッタ層１０７を構成するｎ型不純物のイオン注入を行う。
【００８１】
次に、図８Ｋに示すように、ｐ＋コンタクト層１０８形成用にパターニングされるホトレジスト１３３をマスクにして、ｐ＋コンタクト層１０８を構成するｐ型不純物のイオン注入を行う。その後、熱拡散処理により、ｐチャネル層１０６、ｎ＋エミッタ層１０７およびｐ＋コンタクト層１０８を構成する各不純物を同時に活性化させる。
【００８２】
次に、図８Ｌに示すように、ポリシリコンダミーゲート８０９上で開口するホトレジスト１３３をマスクとして、エッチングによってポリシリコンダミーゲート８０９が除去される。
【００８３】
次に、図８Ｍに示すように、メタルゲート電極を構成する金属(例えば、ＴｉＮ，Ｗの積層膜、Ｎｉ、Ｐｔ）を堆積させ、その後、ＣＭＰにより平坦化処理が施される。これによって、ポリシリコンダミーゲート８０９が除去された領域に金属が埋め込まれ、メタルゲート電極３０９が形成される。
【００８４】
次に、図８Ｎに示すように、層間絶縁膜１１３を追加堆積させ、ホトリソグラフィーと異方性エッチングにより、実施例１（図４Ｉ）と同様のコンタクト穴が形成される。
【００８５】
次に、図８Ｏに示すように、コンタクト穴を積層金属（例えば、Ｔｉ−ＴｉＮ−Ｗ）で埋め込み、エッチングまたはＣＭＰにより平坦化処理が施されて、コンタクト金属層１６０が形成される。その後、実施例１（図４Ｊ）と同様に、エミッタ電極１１４、ゲート電極パッドおよび表面保護膜が形成される。
【００８６】
次に、図８Ｐに示すように、実施例１（図４Ｋ）と同様にして、ｎバッファ層１０３、ｐコレクタ層１０２およびコレクタ電極１１０が形成される。
【００８７】
本実施例４においても、上述のように、図８Ｆないし８Ｈに示す工程において、パターニングされるポリシリコンフィールドプレート１２９が形成されるので、ポリシリコン膜の応力が緩和され、次工程以降においてＳｉウェハの反りが低減されると共に、ポリシリコン膜の圧縮応力によるトレンチ１1７の歪が低減される。これにより、しきい値電圧のバラツキ増大や、破壊耐量低下が防止される。
【実施例５】
【００８８】
図９は、本発明による実施例５である電力変換装置を示す回路図である。
【００８９】
本実施例５の電力変換装置は、一対の直流端子であるＰ端子６０４およびＮ端子６０５と、交流の相数と同数の交流端子であるＵ端子６０６、Ｖ端子６０７およびＷ端子６０８を備える。直流端子間には直流電源が接続され、交流端子には交流負荷、例えば三相交流モータが接続される。さらに、Ｐ端子６０４、Ｎ端子６０５のいずれかと、Ｕ端子６０６、Ｖ端子６０７、Ｗ端子６０８のいずれかとの間には、６個の半導体スイッチング素子すなわちＩＧＢＴ６０２のいずれかが接続される。６個のＩＧＢＴ６０２には、それぞれダイオード６０３が逆並列に接続される。ここで、ＩＧＢＴとして、前述した実施例１，２および４のいずれかが用いられる。
【００９０】
なお、ＩＧＢＴ６０２に替えて、実施例２のＭＯＳＦＥＴを用いても良い。この場合、ＭＯＳＦＥＴに内蔵されるダイオードを利用することにより、ダイオード６０３を省略しても良い。
【００９１】
各ＩＧＢＴ６０２のゲート端子には、それぞれゲート駆動回路６０１が接続される。ゲート回路６０１によってＩＧＢＴ６０２をオン・オフスイッチングすることにより、直流端子に入力される直流電力が交流電力に変換されて、交流端子から出力される。出力された交流電力により、モータ３００が回転駆動される。また、逆に、交流端子に入力される交流電力を直流電力に変換して、直流端子から出力することもできる。
【００９２】
本実施例の電力変換装置においては、半導体スイッチング素子として、本発明による実施例であるＩＧＢＴあるいはＭＯＳＦＥＴを用いることにより、低損失化および信頼性の向上が可能となる。
【００９３】
なお、上記実施例による半導体装置は、チョッパやスイッチング電源などの他の電力変換装置においても適用できる。
【００９４】
なお、本発明は前述した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施形態の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
【００９５】
例えば、各半導体層の導電型を反転して、ｐチャネル型のＩＧＢＴあるいはＭＯＳＦＥＴを構成しても良い。
【符号の説明】
【００９６】
１００  コレクタ電極
１０１  コレクタ端子
１０２  ｐコレクタ層
１０３  ｎバッファ層
１０４  ｎ−ドリフト層
１０５  フローティングｐ層
１０６  ｐチャネル層
１０７  ｎ＋エミッタ層
１０８  ｐ＋コンタクト層
１０９，４０１  ゲート電極
１１０，４０２  ゲート絶縁膜
１１３，１１９,１３１,４０３  絶縁膜
１１７，４２３  トレンチ
１１４，４０４  エミッタ電極
１１５  ゲート端子
１１６  エミッタ端子
１２９  ポリシリコンフィールドプレート
１３２  ポリシリコン膜
１３３  ホトレジスト
１６０  コンタクト金属層
２００  ドレイン電極
２０１  ドレイン端子
２０２  ｎ＋ドレイン層
２０７  ｎ＋ソース層
２０８  ｐ＋コンタクト層
２１４  ソース電極
２１６  ソース端子
３０９  メタルゲート電極
６０１  ゲート駆動回路
６０２  ＩＧＢＴ
６０３  ダイオード
６０４，６０５  直流端子
６０６，６０７，６０８  交流端子
８０９  ポリシリコンダミーゲート
【図１】
0006576777.tif 000002
【図２】
0006576777.tif 000003
【図３】
0006576777.tif 000004
【図４Ａ】
0006576777.tif 000005
【図４Ｂ】
0006576777.tif 000006
【図４Ｃ】
0006576777.tif 000007
【図４Ｄ】
0006576777.tif 000008
【図４Ｅ】
0006576777.tif 000009
【図４Ｆ】
0006576777.tif 000010
【図４Ｇ】
0006576777.tif 000011
【図４Ｈ】
0006576777.tif 000012
【図４Ｉ】
0006576777.tif 000013
【図４Ｊ】
0006576777.tif 000014
【図４Ｋ】
0006576777.tif 000015
【図４Ｌ】
0006576777.tif 000016
【図４Ｍ】
0006576777.tif 000017
【図５】
0006576777.tif 000018
【図６】
0006576777.tif 000019
【図７】
0006576777.tif 000020
【図８Ａ】
0006576777.tif 000021
【図８Ｂ】
0006576777.tif 000022
【図８Ｃ】
0006576777.tif 000023
【図８Ｄ】
0006576777.tif 000024
【図８Ｅ】
0006576777.tif 000025
【図８Ｆ】
0006576777.tif 000026
【図８Ｇ】
0006576777.tif 000027
【図８Ｈ】
0006576777.tif 000028
【図８Ｉ】
0006576777.tif 000029
【図８Ｊ】
0006576777.tif 000030
【図８Ｋ】
0006576777.tif 000031
【図８Ｌ】
0006576777.tif 000032
【図８Ｍ】
0006576777.tif 000033
【図８Ｎ】
0006576777.tif 000034
【図８Ｏ】
0006576777.tif 000035
【図８Ｐ】
0006576777.tif 000036
【図９】
0006576777.tif 000037
【図１０】
0006576777.tif 000038
【図１１】
0006576777.tif 000039
【図１２】
0006576777.tif 000040
【図１３】
0006576777.tif 000041
【図１４】
0006576777.tif 000042
【図１５】
0006576777.tif 000043