(57)【特許請求の範囲】
【請求項１】
バッファ層と、
前記バッファ層上のキャリア供給層と、
前記キャリア供給層上のＩｎＧａＡｓのチャネル層と、
前記チャネル層に接し、Ａｓを含む前記チャネル層上のスペーサ層と、
前記スペーサ層に接し、Ｐを含む前記スペーサ層上のエッチングストッパ層と、
Ｉｎ及びＡｓを含む前記エッチングストッパ層上のキャップ層と、
前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に一対の第１リセス及び第２リセスが形成されており、
前記ゲート電極は前記第２リセス内で絶縁膜を介して前記チャネル層上方に形成されており、
前記ソース電極は前記一対の第１リセスの一方内で前記チャネル層上に形成され、前記ドレイン電極は前記一対の第１リセスの他方内で前記チャネル層上に形成されていることを特徴とする化合物半導体装置。
【請求項２】
前記スペーサ層を電子がトンネル可能であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記エッチングストッパ層はＩｎ1-xＧａxＡｓyＰ1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記エッチングストッパ層のバンドギャップは前記キャップ層に近づくほど小さくなっていることを特徴とする請求項３に記載の化合物半導体装置。
【請求項５】
前記スペーサ層はＩｎzＡｌ1-zＡｓ層（０．５２＜ｚ＜１）であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
バッファ層の表面にキャリア供給層を形成する工程と、
ＩｎＧａＡｓのチャネル層を前記キャリア供給層上に形成する工程と、
前記チャネル層に接し、Ａｓを含むスペーサ層を前記チャネル層上に形成する工程と、
前記スペーサ層に接し、Ｐを含むエッチングストッパ層を前記スペーサ層上に形成する工程と、
Ｉｎ及びＡｓを含むキャップ層を前記エッチングストッパ層上に形成する工程と、
前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に一対の第１リセスを形成する工程と、
前記一対の第１リセスの一方内で前記チャネル層上にソース電極を、前記一対の第１リセスの他方内で前記チャネル層上にドレイン電極を形成する工程と、
前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に第２リセスを形成する工程と、
前記第２リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記スペーサ層を電子がトンネル可能であることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記エッチングストッパ層はＩｎ1-xＧａxＡｓyＰ1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記エッチングストッパ層のバンドギャップは前記キャップ層に近づくほど小さくなっていることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記スペーサ層はＩｎzＡｌ1-zＡｓ層（０．５２＜ｚ＜１）であることを特徴とする請求項６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、大容量無線通信を実現させるために、ミリ波又はテラヘルツ波を利用する研究がされている。これら周波数が高い信号を増幅するために、超高周波で動作するＩｎＰ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が用いられている。従来のＩｎＰ系ＨＥＭＴには、ドーピングを行ったＩｎＡｌＡｓのキャリア供給層、ｉ−ＩｎＧａＡｓのチャネル層、及びｉ−ＩｎＡｌＡｓのバリア層が含まれる。ＩｎＰ系ＨＥＭＴによれば、高周波数信号を低雑音で増幅することができ、高い電力増幅率が得られる。
【０００３】
ＩｎＰ系ＨＥＭＴには、チャネル層がキャリア供給層よりも基板側にある形態、及びキャリア供給層がチャネル層よりも基板側にある形態がある。後者では、前者よりもインパクトイオン化が生じにくく、良好な最大発振周波数（ｆｍａｘ）が得られる。その一方で、後者には、チャネルの抵抗又はソースの抵抗が高いという問題がある。高いソースの抵抗は相互コンダクタンス（ｇｍ）等の特性の低下につながる。ソースの抵抗の低減を目的とした構造も提案されているが、その構造を得るためには再成長等の煩雑な処理が必要とされ、量産に適していない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１８４８０号公報
【特許文献２】国際公開第２００９／１１３６１２号
【特許文献３】特開２００６−８０１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低抵抗で量産に適した化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、バッファ層と、前記バッファ層上のキャリア供給層と、前記キャリア供給層上のＩｎＧａＡｓのチャネル層と、前記チャネル層に接し、Ａｓを含む前記チャネル層上のスペーサ層と、前記スペーサ層に接し、Ｐを含む前記スペーサ層上のエッチングストッパ層と、Ｉｎ及びＡｓを含む前記エッチングストッパ層上のキャップ層と、前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、が含まれる。前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に一対の第１リセス及び第２リセスが形成されており、前記ゲート電極は前記第２リセス内で絶縁膜を介して前記チャネル層上方に形成されており、前記ソース電極は前記一対の第１リセスの一方内で前記チャネル層上に形成され、前記ドレイン電極は前記一対の第１リセスの他方内で前記チャネル層上に形成されている。
【０００７】
化合物半導体装置の製造方法の一態様では、バッファ層の表面にキャリア供給層を形成し、ＩｎＧａＡｓのチャネル層を前記キャリア供給層上に形成し、前記チャネル層に接し、Ａｓを含むスペーサ層を前記チャネル層上に形成する。前記スペーサ層に接し、Ｐを含むエッチングストッパ層を前記スペーサ層上に形成し、Ｉｎ及びＡｓを含むキャップ層を前記エッチングストッパ層上に形成し、前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に一対の第１リセスを形成し、前記一対の第１リセスの一方内で前記チャネル層上にソース電極を、前記一対の第１リセスの他方内で前記チャネル層上にドレイン電極を形成する。前記スペーサ層、前記エッチングストッパ層及び前記キャップ層に第２リセスを形成し、前記第２リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、適切なエッチングストッパ層及びスペーサ層が含まれるため、量産性を維持しながら抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】参考例の構成を示す図である。
【図２】参考例に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態に係る化合物半導体装置の構成を示す図である。
【図４Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図５】第２の実施形態に係る化合物半導体装置の構成を示す図である。
【図６Ａ】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第３の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【図８】第４の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【図９】第５の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【図１０】第６の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【図１１】第７の実施形態に係る化合物半導体装置の構成を示す図である。
【図１２Ａ】第７の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図１２Ｂ】図１２Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図１３】第８の実施形態に係る化合物半導体装置を示す図である。
【発明を実施するための形態】
【００１０】
本願発明者は、上記課題を解決すべく鋭意検討を行った。この結果、下記の参考例に想到した。図１は、参考例の構成を示す図である。図１（ａ）は断面図であり、図１（ｂ）はバッファ層及びキャップ層間の図１（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。
【００１１】
参考例に係る化合物半導体装置５００には、図１（ａ）に示すように、バッファ層５０２、バッファ層５０２上のキャリア供給層５０３、キャリア供給層５０３上のチャネル層５０４、チャネル層５０４上のエッチングストッパ層５０６、及びエッチングストッパ層５０６上のキャップ層５０７が含まれる。バッファ層５０２は意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ−ＩｎＡｌＡｓ層）である。チャネル層５０４は意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）である。エッチングストッパ層５０６はｎ型のＩｎＰ層（ｎ−ＩｎＰ層）である。キャップ層５０７はｎ型のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ層）である。キャリア供給層５０３は、例えば、バッファ層５０２の表面へのデルタドーピング（原子層ドーピング）により形成されている。エッチングストッパ層５０６及びキャップ層５０７にリセス５１６が形成されている。化合物半導体装置５００には、リセス５１６内でチャネル層５０４上のゲート絶縁膜５１７、ゲート絶縁膜５１７上のゲート電極５１３、チャネル層５０４上のソース電極５１１及びドレイン電極５１２が含まれる。
【００１２】
化合物半導体装置５００では、図１（ａ）に示すように、ゲート電極５１３の下方を通過した電流５２２は、チャネル層５０４からエッチングストッパ層５０６及びキャップ層５０７を介してソース電極５１１に流れる。このとき、図１（ｂ）に示すように、エッチングストッパ層５０６の障壁が低いため、ソース抵抗が低く、優れた特性が得られる。更に、以下に説明するように、その製造は容易である。
【００１３】
次に、参考例に係る化合物半導体装置５００の製造方法について説明する。図２（ａ）乃至（ｅ）は参考例に係る化合物半導体装置５００の製造方法を工程順に示す断面図である。
【００１４】
先ず、図２（ａ）に示すように、バッファ層５０２上にキャリア供給層５０３、チャネル層５０４、エッチングストッパ層５０６及びキャップ層５０７を形成する。
【００１５】
次いで、図２（ｂ）に示すように、キャップ層５０７及びエッチングストッパ層５０６にソース電極５１１用のリセス及びドレイン電極５１２用のリセスを形成する。その後、ソース電極５１１用のリセス内にソース電極５１１を、ドレイン電極５１２用のリセス内にドレイン電極５１２を形成する。
【００１６】
続いて、図２（ｃ）に示すように、ゲート電極５１３用のリセス５１６をキャップ層５０７に形成する。キャップ層５０７のエッチングはエッチングストッパ層５０６の表面で停止する。
【００１７】
次いで、図２（ｄ）に示すように、リセス５１６をエッチングストッパ層５０６の内部まで延ばす。エッチングストッパ層５０６のエッチングはチャネル層５０４の表面で停止する。
【００１８】
その後、図２（ｅ）に示すように、リセス５１６内においてチャネル層５０４上にゲート絶縁膜５１７を形成する。続いて、ゲート絶縁膜５１７上にゲート電極５１３を形成する。
【００１９】
この製造方法では、エッチングストッパ層５０６を用いたエッチングの制御を行うため、容易に化合物半導体装置５００を形成することができる。
【００２０】
しかしながら、参考例では、チャネル層５０４の表面に乱れが生じやすく、これに伴って電子の移動度が低下するという問題がある。
【００２１】
そこで、本願発明者は、この問題を解決すべく更に鋭意検討を行った。この結果、エッチングストッパ層５０６とチャネル層５０４との間に、チャネル層５０４に含まれるＶ族元素と同じＶ族元素を含む化合物半導体層を設けることで、チャネル層５０４の表面の乱れが抑制されることが判明した。そして、本願発明者は、この知見に基づき、低抵抗で量産に適した化合物半導体装置について鋭意検討を重ねた結果、以下の実施形態に想到した。
【００２２】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、ＨＥＭＴの一例である。図３は、第１の実施形態に係る化合物半導体装置の構成を示す図である。図３（ａ）は断面図であり、図３（ｂ）はバッファ層及びキャップ層間の図３（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。
【００２３】
第１の実施形態に係る化合物半導体装置１００には、図３（ａ）に示すように、バッファ層１０２、バッファ層１０２上のキャリア供給層１０３、及びキャリア供給層１０３上のチャネル層１０４が含まれる。化合物半導体装置１００には、更に、チャネル層１０４上のスペーサ層１０５、スペーサ層１０５上のエッチングストッパ層１０６、及びエッチングストッパ層１０６上のキャップ層１０７が含まれる。スペーサ層１０５、エッチングストッパ層１０６及びキャップ層１０７にリセス１１６が形成されている。化合物半導体装置１００には、リセス１１６内でチャネル層１０４上のゲート絶縁膜１１７、ゲート絶縁膜１１７上のゲート電極１１３、チャネル層１０４上方のソース電極１１１及びドレイン電極１１２が含まれる。スペーサ層１０５はチャネル層１０４に接し、エッチングストッパ層１０６はスペーサ層１０５に接する。
【００２４】
キャリア供給層１０３のバンドギャップはチャネル層１０４のバンドギャップよりも広い。例えば、チャネル層１０４はＩｎＧａＡｓ層であり、スペーサ層１０５はＡｓを含む化合物半導体層である。例えば、エッチングストッパ層１０６はＰを含む化合物半導体層であり、キャップ層１０７はＩｎ及びＡｓを含む化合物半導体層である。
【００２５】
第１の実施形態では、チャネル層１０４のキャリア供給層１０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。また、図３（ａ）に示すように、ゲート電極１１３の下方を通過した電流１２２は、チャネル層１０４からスペーサ層１０５、エッチングストッパ層１０６及びキャップ層１０７を介してソース電極１１１に流れる。このとき、図３（ｂ）に示すように、エッチングストッパ層１０６の障壁が低く、かつ電子がスペーサ層１０５をトンネルするため、ソースの抵抗が低く、優れた特性が得られる。また、いわゆる逆ＨＥＭＴ構造の効果、すなわちインパクトイオン化の抑制による最大発振周波数（ｆｍａｘ）の向上という効果も得られる。
【００２６】
次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図４Ａ乃至図４Ｂは、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００２７】
先ず、図４Ａ（ａ）に示すように、バッファ層１０２上にキャリア供給層１０３、チャネル層１０４、スペーサ層１０５、エッチングストッパ層１０６及びキャップ層１０７を形成する。
【００２８】
次いで、図４Ａ（ｂ）に示すように、キャップ層１０７にソース電極１１１用のリセス１１８及びドレイン電極１１２用のリセス１１９を形成する。キャップ層１０７のエッチングはエッチングストッパ層１０６の表面で停止する。
【００２９】
その後、図４Ａ（ｃ）に示すように、リセス１１８及びリセス１１９をエッチングストッパ層１０６及びスペーサ層１０５の内部まで延ばす。エッチングストッパ層１０６及びスペーサ層１０５のエッチングはチャネル層１０４の表面で停止する。
【００３０】
続いて、図４Ａ（ｄ）に示すように、リセス１１８内にソース電極１１１を形成し、リセス１１９内にドレイン電極１１２を形成する。
【００３１】
次いで、図４Ｂ（ｅ）に示すように、ゲート電極１１３用のリセス１１６をキャップ層１０７に形成する。キャップ層１０７のエッチングはエッチングストッパ層１０６の表面で停止する。
【００３２】
その後、図４Ｂ（ｆ）に示すように、リセス１１６をエッチングストッパ層１０６及びスペーサ層１０５の内部まで延ばす。エッチングストッパ層１０６及びスペーサ層１０５のエッチングはチャネル層１０４の表面で停止する。
【００３３】
続いて、図４Ｂ（ｇ）に示すように、リセス１１６内においてチャネル層１０４上にゲート絶縁膜１１７を形成する。
【００３４】
次いで、図４Ｂ（ｈ）に示すように、ゲート絶縁膜１１７上にゲート電極１１３を形成する。
【００３５】
この製造方法では、エッチングストッパ層１０６を用いたエッチングの制御を行うため、容易に化合物半導体装置１００を形成することができる。従って、化合物半導体装置１００は量産に適している。エッチングストッパ層１０６が含まれていない場合、時間制御によるエッチングを行うと、エッチングのばらつきが生じやすい。エッチングのばらつきを回避するために所望の平面形状のキャップ層１０７を再成長により形成することは不可能ではないが、この方法は再成長のための成長マスクの形成等の煩雑な処理を含むため、量産に適していない。
【００３６】
更に、化合物半導体装置１００では、ＩｎＧａＡｓ層であるチャネル層１０４の表面が、Ａｓを含むスペーサ層１０５と接しているため、参考例のようなチャネル層１０４の表面の乱れが抑制される。従って、高い電子の移動度を得ることができる。
【００３７】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図５は、第２の実施形態に係る化合物半導体装置の構成を示す図である。図５（ａ）は断面図であり、図５（ｂ）はバッファ層及びキャップ層間の図５（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。
【００３８】
第２の実施形態に係る化合物半導体装置２００には、図５（ａ）に示すように、基板２０１、基板２０１上のバッファ層２０２、バッファ層２０２上のキャリア供給層２０３、及びキャリア供給層２０３上のチャネル層２０４が含まれる。化合物半導体装置２００には、更に、チャネル層２０４上のスペーサ層２０５、スペーサ層２０５上のエッチングストッパ層２０６、及びエッチングストッパ層２０６上のキャップ層２０７が含まれる。バッファ層２０２、キャリア供給層２０３、チャネル層２０４、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７に素子分離領域２０８が形成されている。素子分離領域２０８により区画された素子領域内で、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７にリセス２１６が形成されている。化合物半導体装置２００には、リセス２１６内でチャネル層２０４上の絶縁膜２１７、絶縁膜２１７上のゲート電極２１３、チャネル層２０４上方のソース電極２１１及びドレイン電極２１２が含まれる。スペーサ層２０５はチャネル層２０４に接し、エッチングストッパ層２０６はスペーサ層２０５に接する。絶縁膜２１７は、リセス２１６内のチャネル層２０４の表面、並びにスペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７の積層体の上面及び側面を覆う。絶縁膜２１７はゲート絶縁膜の一例である。
【００３９】
キャリア供給層２０３のバンドギャップはチャネル層２０４のバンドギャップよりも広い。例えば、基板２０１は半絶縁性ＩｎＰ基板であり、バッファ層２０２は厚さが３００ｎｍ程度の意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ−ＩｎＡｌＡｓ層）であり、チャネル層２０４は厚さが１０ｎｍ程度の意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）である。例えば、スペーサ層２０５は厚さが３ｎｍ程度の意図的な不純物の導入が行われていないＩｎ0.52Ａｌ0.48Ａｓ層（ｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層）であり、エッチングストッパ層２０６は厚さが４ｎｍ程度のｎ型のＩｎＰ層（ｎ−ＩｎＰ層）であり、キャップ層２０７は厚さが５０ｎｍ程度のｎ型のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ層）である。エッチングストッパ層２０６における不純物、例えばシリコンのドーピング量は１×１０18ｃｍ-3程度であり、キャップ層２０７における不純物、例えばシリコンのドーピング量は２×１０19ｃｍ-3程度である。キャリア供給層２０３は、例えば、バッファ層２０２の表面へのデルタドーピング（原子層ドーピング）等の不純物の導入により形成されている。不純物としては、例えばＳｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせが用いられる。不純物プロファイルのピークはバッファ層２０２の表面から３ｎｍ程度〜５ｎｍ程度の深さにあり、このピークよりも表面側の部分をスペーサ層とみなすこともできる。
【００４０】
例えば、絶縁膜２１７は厚さが５ｎｍ程度のアルミニウム酸化膜又はハフニウム酸化膜であり、ソース電極２１１、ドレイン電極２１２及びゲート電極２１３は、厚さが１０ｎｍ程度のＴｉ膜、その上の厚さが３０ｎｍ程度のＰｔ膜及びその上の厚さが３００ｎｍ程度のＡｕ膜を含む。例えば、ゲート電極２１３の断面形状はＴ字型である。化合物半導体装置２００はＭＯＳ（metal-oxide-semiconductor）型ゲートを有する。
【００４１】
第２の実施形態では、チャネル層２０４のキャリア供給層２０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。また、図５（ａ）に示すように、ゲート電極２１３の下方を通過した電流２２２は、チャネル層２０４からスペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７を介してソース電極２１１に流れる。このとき、図５（ｂ）に示すように、エッチングストッパ層２０６の障壁が低く、かつ電子がスペーサ層２０５をトンネルするため、ソースの抵抗が低く、優れた特性が得られる。また、いわゆる逆ＨＥＭＴ構造の効果、すなわちインパクトイオン化の抑制による最大発振周波数（ｆｍａｘ）の向上という効果も得られる。
【００４２】
次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図６Ａ乃至図６Ｃは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００４３】
先ず、図６Ａ（ａ）に示すように、基板２０１上にバッファ層２０２を形成する。バッファ層２０２は、例えば有機金属化学気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法等の結晶成長法により形成することができる。
【００４４】
次いで、図６Ａ（ｂ）に示すように、バッファ層２０２の表面にキャリア供給層２０３を形成する。キャリア供給層２０３は、例えばデルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えばシリコンを２×１０12ｃｍ-2程度ドーピングする。不純物はバッファ層２０２とキャリア供給層２０３との界面にシート状にドーピングされ、キャリア供給層２０３の表面から３ｎｍ程度〜５ｎｍ程度の深さとし、このドーピング界面よりも表面側の部分をスペーサ層とみなすこともできる。
【００４５】
その後、図６Ａ（ｃ）に示すように、キャリア供給層２０３上にチャネル層２０４、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７を形成する。チャネル層２０４、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７は、例えばＭＯＣＶＤ法等の結晶成長法により形成することができる。
【００４６】
続いて、図６Ｂ（ｄ）に示すように、バッファ層２０２、キャリア供給層２０３、チャネル層２０４、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７に素子分離領域２０８を形成する。素子分離領域２０８の形成は、例えば次のように行う。先ず、素子分離領域２０８を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０７上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０７をエッチングする。このエッチングはエッチングストッパ層２０６の表面で停止する。次いで、例えば塩酸でエッチングストッパ層２０６及びスペーサ層２０５をエッチングする。このエッチングはチャネル層２０４の表面で停止する。その後、例えばリン酸及び過酸化水素水の混合液でチャネル層２０４、キャリア供給層２０３及びバッファ層２０２をエッチングする。このようにして素子分離領域２０８を形成することができる。素子分離領域２０８の形成後に、フォトレジストマスクを除去する。
【００４７】
次いで、図６Ｂ（ｅ）に示すように、素子分離領域２０８により区画された素子領域内で、チャネル層２０４上にソース電極２１１及びドレイン電極２１２を形成する。ソース電極２１１及びドレイン電極２１２の形成では、ソース電極２１１又はドレイン電極２１２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０７上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０７をエッチングする。このエッチングはエッチングストッパ層２０６の表面で停止する。次いで、例えば塩酸でエッチングストッパ層２０６及びスペーサ層２０５をエッチングする。このエッチングはチャネル層２０４の表面で停止する。そして、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極２１１及びドレイン電極２１２はリフトオフ法により形成することができる。
【００４８】
その後、図６Ｂ（ｆ）に示すように、平面視でソース電極２１１とドレイン電極２１２との間において、キャップ層２０７にゲート電極２１３用のリセス２１６を形成する。リセス２１６は、電子ビームリソグラフィにより、リセス２１６を形成する予定の領域を露出し、他の領域を覆うマスクをキャップ層２０７上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０７をエッチングすることで形成することができる。このエッチングはエッチングストッパ層２０６の表面で停止する。
【００４９】
続いて、図６Ｃ（ｇ）に示すように、例えば塩酸でエッチングストッパ層２０６及びスペーサ層２０５をエッチングすることでリセス２１６をエッチングストッパ層２０６及びスペーサ層２０５の内部まで延ばす。このエッチングはチャネル層２０４の表面で停止する。
【００５０】
次いで、図６Ｃ（ｈ）に示すように、リセス２１６内のチャネル層２０４の表面、並びにスペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７の積層体の上面及び側面を覆う絶縁膜２１７を形成する。絶縁膜２１７は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法により形成することができる。
【００５１】
その後、図６Ｃ（ｉ）に示すように、リセス２１６内で絶縁膜２１７上にゲート電極２１３を形成する。ゲート電極２１３の形成では、例えば電子ビームリソグラフィにより、ゲート電極２１３を形成する予定の領域を露出し、他の領域を覆うマスク、例えば多層マスクを絶縁膜２１７上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、マスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極２１３はリフトオフ法により形成することができる。
【００５２】
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。
【００５３】
この製造方法では、エッチングストッパ層２０６を用いたエッチングの制御を行うため、容易に化合物半導体装置２００を形成することができる。従って、化合物半導体装置２００は量産に適している。
【００５４】
更に、化合物半導体装置２００では、ｉ−ＩｎＧａＡｓ層であるチャネル層２０４の表面が、Ａｓを含むｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層であるスペーサ層２０５と接しているため、参考例のようなチャネル層２０４の表面の乱れが抑制される。従って、高い電子の移動度を得ることができる。
【００５５】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図７は、第３の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【００５６】
第３の実施形態では、第２の実施形態におけるエッチングストッパ層２０６に代えて、図７に示すように、ＩｎＰよりもバンドギャップが小さいエッチングストッパ層２２６が用いられている。エッチングストッパ層２２６は、例えば厚さが４ｎｍ程度のｎ型のＩｎ1-xＧａxＡｓyＰ1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）である。他の構成は第２の実施形態と同様である。
【００５７】
第３の実施形態によっても、第２の実施形態と同様の効果が得られる。更に、エッチングストッパ層２２６の障壁がエッチングストッパ層２０６の障壁よりも低いため、ソースの抵抗をより低減することができる。
【００５８】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図８は、第４の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【００５９】
第４の実施形態では、第２の実施形態におけるスペーサ層２０５に代えて、図８に示すように、Ｉｎ0.52Ａｌ0.48ＡｓよりもＩｎ組成が高いスペーサ層２３５が用いられている。スペーサ層２３５は、例えば厚さが３ｎｍ程度の意図的な不純物の導入が行われていないＩｎzＡｌ1-zＡｓ層（０．５２＜ｚ＜１）、例えばＩｎ0.7Ａｌ0.3Ａｓ層である。他の構成は第２の実施形態と同様である。
【００６０】
第４の実施形態によっても、第２の実施形態と同様の効果が得られる。更に、スペーサ層２３５の障壁がスペーサ層２０５の障壁よりも小さいため、ソースの抵抗をより低減することができる。なお、ＩｎzＡｌ1-zＡｓ（０．５２＜ｚ＜１）とＩｎＰとの間に格子歪が生じるが、スペーサ層２３５が薄いため、格子歪に伴う結晶性の低下は小さい。
【００６１】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図９は、第５の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【００６２】
第５の実施形態では、図９に示すように、エッチングストッパ層２０６に代えてエッチングストッパ層２２６が用いられ、スペーサ層２０５に代えてスペーサ層２３５が用いられている。他の構成は第２の実施形態と同様である。
【００６３】
第５の実施形態によっても、第２の実施形態と同様の効果が得られる。更に、チャネル層２０４とキャップ層２０７との間の障壁が第２の実施形態のそれよりも著しく低く、チャネル層２０４とキャップ層２０７との間での障壁の変動が第２の実施形態のそれよりも小さいため、ソースの抵抗をより一層低減することができる。
【００６４】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図１０は、第６の実施形態に係る化合物半導体装置の構成を示すバンド図である。
【００６５】
第６の実施形態では、第２の実施形態におけるエッチングストッパ層２０６に代えて、図１０に示すように、キャップ層２０７との界面からスペーサ層２０５との界面に向けてバンドギャップが連続的に大きくなるエッチングストッパ層２５６が用いられている。エッチングストッパ層２５６の組成はキャップ層２０７との界面とスペーサ層２０５との界面との間で変化している。例えば、エッチングストッパ層２５６の組成は、キャップ層２０７との界面においてＩｎＧａＡｓ、スペーサ層２０５との界面においてＩｎＰ、これら界面の間において、スペーサ層２０５に近いほどＰ組成が高く、キャップ層２０７に近いほどＧａ組成が高いＩｎＧａＡｓＰである。従って、エッチングストッパ層２５６のバンドギャップはキャップ層２０７に近づくほど狭くなっている。また、エッチングストッパ層２５６とキャップ層２０７との界面において、エッチングストッパ層２５６のバンドギャップとキャップ層２０７のバンドギャップとが互いに一致している。
【００６６】
第６の実施形態によっても、第２の実施形態と同様の効果が得られる。更に、チャネル層２０４とキャップ層２０７との間での障壁の変動が第２の実施形態のそれよりも小さいため、ソースの抵抗をより低減することができる。
【００６７】
第６の実施形態において、スペーサ層２０５に代えてスペーサ層２３５が用いられてもよい。
【００６８】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図１１は、第７の実施形態に係る化合物半導体装置の構成を示す断面図である。
【００６９】
第７の実施形態に係る化合物半導体装置７００では、スペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７に、ソース電極２１１用のリセス及びドレイン電極２１２用のリセスが形成されていない。ソース電極２１１及びドレイン電極２１２はキャップ層２０７の上面上に形成されており、キャップ層２０７とオーミック接触している。他の構成は第２の実施形態と同様である。
【００７０】
このような第７の実施形態によっても第２の実施形態と同様の効果を得ることができる。
【００７１】
次に、第７の実施形態に係る化合物半導体装置の製造方法について説明する。図１２Ａ乃至図１２Ｂは、第７の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００７２】
先ず、第２の実施形態と同様に、素子分離領域２０８の形成までの処理を行う（図６Ａ（ａ）〜図６Ｂ（ｄ））。次いで、図１２Ａ（ａ）に示すように、素子分離領域２０８により区画された素子領域内で、キャップ層２０７上にソース電極２１１及びドレイン電極２１２を形成する。ソース電極２１１及びドレイン電極２１２は、例えばリフトオフ法により形成することができる。キャップ層２０７、エッチングストッパ層２０６及びスペーサ層２０５のエッチングは行わない。
【００７３】
その後、図１２Ａ（ｂ）に示すように、第２の実施形態と同様にして、平面視でソース電極２１１とドレイン電極２１２との間において、キャップ層２０７にゲート電極２１３用のリセス２１６を形成する。
【００７４】
続いて、図１２Ａ（ｃ）に示すように、第２の実施形態と同様にして、リセス２１６をエッチングストッパ層２０６及びスペーサ層２０５の内部まで延ばす。
【００７５】
次いで、図１２Ｂ（ｄ）に示すように、第２の実施形態と同様にして、リセス２１６内のチャネル層２０４の表面、並びにスペーサ層２０５、エッチングストッパ層２０６及びキャップ層２０７の積層体の上面及び側面を覆う絶縁膜２１７を形成する。
【００７６】
その後、図１２Ｂ（ｅ）に示すように、第２の実施形態と同様にして、リセス２１６内で絶縁膜２１７上にゲート電極２１３を形成する。
【００７７】
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。
【００７８】
この製造方法では、エッチングストッパ層２０６を用いたエッチングの制御を行うため、容易に化合物半導体装置７００を形成することができる。従って、化合物半導体装置７００は量産に適している。
【００７９】
第７の実施形態において、第３、第４、第５又は第６の実施形態のように、エッチングストッパ層２２６又はエッチングストッパ層２５６が用いられてもよく、スペーサ層２３５が用いられてもよい。
【００８０】
スペーサ層はＡｓを含有していればよく、ＩｎＡｌＡｓ層に限定されない。例えば、スペーサ層がＩｎＡｌＧａＡｓ層であってもよい。スペーサ層の厚さは特に限定されないが、電子がトンネル可能な程度に薄いことが好ましく、スペーサ層とエッチングストッパ層との界面からチャネル層への影響を抑制できる程度に厚いことが好ましい。スペーサ層の厚さは、トンネルの観点からは１０ｎｍ以下であることが好ましく、チャネル層への影響の観点からは２ｎｍ以上であることが好ましい。チャネル層に不純物が含まれていてもよいが、意図的に不純物が導入されていないことが好ましい。不純物が含まれていると、チャネル層における電子の移動度が低下する虞があるからである。エッチングストッパ層の厚さは特に限定されないが、電子がトンネル可能な程度に薄いことが好ましい。エッチングストッパ層はｎ型であることが好ましいが、エッチングストッパ層に不純物が意図的に導入されていなくてもよい。
【００８１】
第２〜第７の実施形態における断面形状がＴ字型のゲート電極２１３はゲート抵抗の低減に有効であるが、ゲート電極２１３の断面形状がＴ字型でなくてもよい。例えば、ゲート抵抗の影響が小さい用途、例えばデジタル用途であれば、ゲート電極２１３の断面形状がより単純な形状、例えば矩形状であってもよい。
【００８２】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、受信用モノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）の一例である。図１３は、第８の実施形態に係る化合物半導体装置を示す図である。
【００８３】
第８の実施形態に係る化合物半導体装置である受信用ＭＭＩＣ４０４には、図１３に示すように、ローノイズアンプ（ＬＮＡ：low noise amplifier）４０１、検波器４０２及びインダクタ４０３が含まれている。ＬＮＡ４０１、検波器４０２及びインダクタ４０３は一つのＩｎＰ基板上に集積されている。ＬＮＡ４０１には、第２〜第７の実施形態のいずれかに係るＩｎＰ系ＨＥＭＴが含まれている。
【００８４】
第８の実施形態では、例えば、ＬＮＡ４０１に含まれるＩｎＰ系ＨＥＭＴのソース電極２１１及び検波器４０２のカソード電極が接地され、ＩｎＰ系ＨＥＭＴのドレイン電極２１２及び検波器４０２のアノード電極がインダクタ４０３の一端に接続される。そして、ＩｎＰ系ＨＥＭＴのゲート電極２１３にミリ波を受信するアンテナ４０５が接続され、インダクタ４０３の他端から検波信号Ｖdetが出力される。検出信号Ｖdetとしては、数百ｍＶの電位差ΔＶが出力される。
【００８５】
第８の実施形態に係る受信用ＭＭＩＣ４０４によれば、第２〜第７の実施形態のいずれかに係るＩｎＰ系ＨＥＭＴが含まれているので、優れた特性を得ることができる。
【００８６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８７】
（付記１）
バッファ層と、
前記バッファ層上のキャリア供給層と、
前記キャリア供給層上のＩｎＧａＡｓのチャネル層と、
前記チャネル層に接し、Ａｓを含む前記チャネル層上のスペーサ層と、
前記スペーサ層に接し、Ｐを含む前記スペーサ層上のエッチングストッパ層と、
Ｉｎ及びＡｓを含む前記エッチングストッパ層上のキャップ層と、
前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記スペーサ層、前記エッチングストッパ層及び前記キャップ層にリセスが形成されており、
前記ゲート電極は前記リセス内で絶縁膜を介して前記チャネル層上方に形成されていることを特徴とする化合物半導体装置。
【００８８】
（付記２）
前記スペーサ層を電子がトンネル可能であることを特徴とする付記１に記載の化合物半導体装置。
【００８９】
（付記３）
前記スペーサ層の厚さは１０ｎｍ以下であることを特徴とする付記１に記載の化合物半導体装置。
【００９０】
（付記４）
前記スペーサ層の厚さは２ｎｍ以上であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００９１】
（付記５）
前記エッチングストッパ層はＩｎ1-xＧａxＡｓyＰ1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００９２】
（付記６）
前記エッチングストッパ層のバンドギャップは前記キャップ層に近づくほど小さくなっていることを特徴とする付記５に記載の化合物半導体装置。
【００９３】
（付記７）
前記エッチングストッパ層と前記キャップ層との界面において、前記エッチングストッパ層のバンドギャップと前記キャップ層のバンドギャップとが互いに一致していることを特徴とする付記６に記載の化合物半導体装置。
【００９４】
（付記８）
前記スペーサ層はＩｎzＡｌ1-zＡｓ層（０．５２＜ｚ＜１）であることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００９５】
（付記９）
前記キャリア供給層は、前記バッファ層への不純物の導入により形成されていることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
【００９６】
（付記１０）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記９に記載の化合物半導体装置。
【００９７】
（付記１１）
バッファ層の表面にキャリア供給層を形成する工程と、
ＩｎＧａＡｓのチャネル層を前記キャリア供給層上に形成する工程と、
前記チャネル層に接し、Ａｓを含むスペーサ層を前記チャネル層上に形成する工程と、
前記スペーサ層に接し、Ｐを含むエッチングストッパ層を前記スペーサ層上に形成する工程と、
Ｉｎ及びＡｓを含むキャップ層を前記エッチングストッパ層上に形成する工程と、
前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
前記スペーサ層、前記エッチングストッパ層及び前記キャップ層にリセスを形成する工程と、
前記リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００９８】
（付記１２）
前記スペーサ層を電子がトンネル可能であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００９９】
（付記１３）
前記スペーサ層の厚さは１０ｎｍ以下であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【０１００】
（付記１４）
前記スペーサ層の厚さは２ｎｍ以上であることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０１】
（付記１５）
前記エッチングストッパ層はＩｎ1-xＧａxＡｓyＰ1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０２】
（付記１６）
前記エッチングストッパ層のバンドギャップは前記キャップ層に近づくほど小さくなっていることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１７）
前記エッチングストッパ層と前記キャップ層との界面において、前記エッチングストッパ層のバンドギャップと前記キャップ層のバンドギャップとが互いに一致していることを特徴とする付記１６に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１８）
前記スペーサ層はＩｎzＡｌ1-zＡｓ層（０．５２＜ｚ＜１）であることを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０５】
（付記１９）
前記キャリア供給層を形成する工程は、前記バッファ層へ不純物を導入する工程を有することを特徴とする付記１１乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０６】
（付記２０）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記１９に記載の化合物半導体装置の製造方法。
【符号の説明】
【０１０７】
１００、２００、７００：化合物半導体装置
１０２、２０２：バッファ層
１０３、２０３：キャリア供給層
１０４、２０４：チャネル層
１０５、２０５：スペーサ層
１０６、２０６：エッチングストッパ層
１０７、２０７：キャップ層
１１１、２１１：ソース電極
１１２、２１２：ドレイン電極
１１３、２１３：ゲート電極
１１６、２１６：リセス
１１７：ゲート絶縁膜
２１７：絶縁膜
【図１】
0006589291.tif 000002
【図２】
0006589291.tif 000003
【図３】
0006589291.tif 000004
【図４Ａ】
0006589291.tif 000005
【図４Ｂ】
0006589291.tif 000006
【図５】
0006589291.tif 000007
【図６Ａ】
0006589291.tif 000008
【図６Ｂ】
0006589291.tif 000009
【図６Ｃ】
0006589291.tif 000010
【図７】
0006589291.tif 000011
【図８】
0006589291.tif 000012
【図９】
0006589291.tif 000013
【図１０】
0006589291.tif 000014
【図１１】
0006589291.tif 000015
【図１２Ａ】
0006589291.tif 000016
【図１２Ｂ】
0006589291.tif 000017
【図１３】
0006589291.tif 000018