(57)【特許請求の範囲】
【請求項１】
互いに並列に接続された複数のＦＥＴセルと、
前記複数のＦＥＴセルのゲート端子と接地端子との間にそれぞれ対応して接続された複数の第１の抵抗と、
前記複数のＦＥＴセルの前記ゲート端子にそれぞれ一端が接続され、他端が互いに接続された複数の第２の抵抗と、
前記複数の第２の抵抗にそれぞれ並列に接続された複数の容量と、
前記複数の第２の抵抗の他端の接続点と電源端子との間に接続された第３の抵抗とを備え、
前記第１の抵抗は、前記第２及び第３の抵抗よりも大きな正の抵抗の温度係数を持ち、前記第３の抵抗よりも対応する前記ＦＥＴセルの近くに配置されていることを特徴とする電力増幅器。
【請求項２】
前記第２の抵抗は、負の抵抗の温度係数を持ち、前記第３の抵抗よりも対応する前記ＦＥＴセルの近くに配置されていることを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記第２の抵抗は、正の抵抗の温度係数を持つメタル抵抗と、前記メタル抵抗に直列に接続され負の抵抗の温度係数を持つエピ抵抗とを有することを特徴とした請求項２に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＦＥＴセルが並列に接続された場合でも熱暴走を抑圧することができる電力増幅器に関する。
【背景技術】
【０００２】
無線通信等で用いられる電力増幅器では、広い環境温度で安定して動作することが求められている。また、移動体通信の基地局では４０Ｗを超える動作電力が求められており、電力増幅器で消費される電力が大きいため、特に高温でも安定して動作することが重要である。
【０００３】
通常、電力増幅器でよく用いられるＦＥＴはソース接地され、ゲート端子に負電圧が印加され、ドレイン端子に正電圧が印加される。ドレイン電流はゲート電圧により制御され、ゲート電圧を高くするほどドレイン電流も増加する。また、現実的なデバイスでは、ゲート端子から逆方向のリーク電流が流れ、たびたび高温において熱暴走を引き起こす原因となる。
【０００４】
熱暴走のメカニズムは次の通りである。ゲートリーク電流は動作温度の上昇に従って増加するため、高温では、ゲート端子でのゲート電圧が上昇し、ドレイン電流が増加する。その結果、ＦＥＴでの消費電力が増加するため、発熱が大きくなり、動作温度が上昇するという正帰還がかかった状態に陥る。このため、高温動作での熱暴走を抑圧することが求められており、且、無線機の小形化のため、電力増幅器内に補償回路を設けることが望まれている。
【０００５】
このような要求に対して、従来の電力増幅器では、電源電圧を２つの抵抗で分圧してゲートバイアスを供給するバイアス回路において、ゲート端子と接地端子との間に接続された抵抗に温度係数の大きい抵抗を用いることが提案されている（例えば、特許文献１参照）。その抵抗の抵抗値が高温において大きくなるため、ゲート端子に印加される電圧が低下する。従って、高温でのゲートリーク電流の増加によるドレイン電流の増加を抑圧することができるため、熱暴走を抑圧することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３４９５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
複数のＦＥＴセルが並列に接続された電力増幅器では、中心付近に配置されたＦＥＴセルの低い放熱性のため、ＦＥＴセルの位置により動作温度が異なる。このため、従来技術では熱暴走の抑圧効果が低下するという問題がある。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は複数のＦＥＴセルが並列に接続された場合でも熱暴走を抑圧することができる電力増幅器を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る電力増幅器は、互いに並列に接続された複数のＦＥＴセルと、前記複数のＦＥＴセルのゲート端子と接地端子との間にそれぞれ対応して接続された複数の第１の抵抗と、前記複数のＦＥＴセルの前記ゲート端子にそれぞれ一端が接続され、他端が互いに接続された複数の第２の抵抗と、前記複数の第２の抵抗にそれぞれ並列に接続された複数の容量と、前記複数の第２の抵抗の他端の接続点と電源端子との間に接続された第３の抵抗とを備え、前記第１の抵抗は、前記第２及び第３の抵抗よりも大きな正の抵抗の温度係数を持ち、前記第３の抵抗よりも対応する前記ＦＥＴセルの近くに配置されていることを特徴とする。
【発明の効果】
【００１０】
本発明では、第２及び第３の抵抗よりも大きい抵抗の温度係数を持つ第１の抵抗を、複数のＦＥＴセルのゲート端子と接地端子との間にそれぞれ対応して接続し、第３の抵抗よりも対応するＦＥＴセルの近くに配置する。これにより、各ＦＥＴセルの温度に応じてゲート電圧を適切に設定できるため、複数のＦＥＴセルが並列に接続された場合でも熱暴走を抑圧することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る電力増幅器を示す回路図である。
【図２】比較例に係る電力増幅器を示す回路図である。
【図３】複数のＦＥＴセルが並列に接続されたＦＥＴチップを示す平面図である。
【図４】比較例の場合のあるケース温度での動作温度の評価結果を示す図である。
【図５】本発明の実施の形態１の各ＦＥＴセルのゲート電圧の計算結果を示す図である。
【図６】本発明の実施の形態３に係る電力増幅器を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示す回路図である。ＦＥＴ１は、例えばＧａＮ  ＨＥＭＴデバイス又はＧａＡｓからなるＦＥＴである。ＦＥＴ１は、互いに並列に接続された複数のＦＥＴセル３ａ，３ｂ，３ｃを有する。それぞれのＦＥＴセルはＮ本の単位ＦＥＴが並列に合成されている。各ＦＥＴセル３ａ，３ｂ，３ｃはソース接地される。また、ドレイン端子は出力端子ＯＵＴに接続されている。各ＦＥＴセル３ａ，３ｂ，３ｃのゲート端子にゲートバイアス回路２が接続されている。
【００１４】
ゲートバイアス回路２において、抵抗４ａ，４ｂ，４ｃがＦＥＴセル３ａ，３ｂ，３ｃのゲート端子と接地端子との間にそれぞれ対応して接続されている。接地端子は、本実施の形態１に係る電力増幅器を接地するための端子である。抵抗５ａ，５ｂ，５ｃの一端がＦＥＴセル３ａ，３ｂ，３ｃのゲート端子にそれぞれ接続され、他端が互いに接続されている。抵抗５ａ，５ｂ，５ｃの他端の接続点は、ＲＦ信号が入力される入力端子ＩＮに接続されている。容量６ａ，６ｂ，６ｃが抵抗５ａ，５ｂ，５ｃにそれぞれ並列に接続されている。容量６ａ，６ｂ，６ｃは、動作周波数において短絡に近い容量値を持ち、ＲＦ信号をバイパスする。
【００１５】
抵抗７が抵抗５ａ，５ｂ，５ｃの他端の接続点と電源端子８との間に接続されている。ここで、電源端子８は、本実施の形態１に係る電力増幅器を外部電源に接続するための端子であり、電源端子８に負電圧Ｖｇｇを印加することで各ＦＥＴセル３ａ，３ｂ，３ｃのゲート端子にゲート電圧が供給される。抵抗はメタル抵抗、容量はＭＩＭで構成され、ＭＭＩＣとして集積化されている。
【００１６】
抵抗４ａ，４ｂ，４ｃは、抵抗５ａ，５ｂ，５ｃ及び抵抗７よりも大きい抵抗の温度係数を持ち、抵抗７よりも対応するＦＥＴセル３ａ，３ｂ，３ｃの近くに配置されている。
【００１７】
続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係る電力増幅器を示す回路図である。比較例では、複数のＦＥＴセル３ａ，３ｂ，３ｃのゲート端子と接地端子との間にまとめて１つの抵抗４が接続されている。抵抗４は抵抗７と同様にＦＥＴセル３ａ，３ｂ，３ｃから離れて配置されている。
【００１８】
図３は、複数のＦＥＴセルが並列に接続されたＦＥＴチップを示す平面図である。半導体基板１００上に、細長いＦＥＴ１を挟むようにドレインパッド９とゲートパッド１０が設けられている。ＦＥＴ１の両端をそれぞれＡ，Ｂとする。
【００１９】
図４は、比較例の場合のあるケース温度での動作温度の評価結果を示す図である。ＦＥＴ中央付近の温度と両端Ａ，Ｂの温度を比較すると約５０℃の差があることが分かる。これは、中央付近の放熱性が両端に対して悪いことが原因である。そのため、中央付近のＦＥＴセルが最も熱暴走を生じやすい。
【００２０】
比較例では、ゲート端子と接地端子との間に接続された抵抗４により温度に対してゲート電圧が補償されるが、各ＦＥＴセル３ａ，３ｂ，３ｃに対するゲート電圧は同じである。従って、中央のＦＥＴセル３ｂの熱暴走を抑圧するために温度上昇に対するゲート電圧の低下量を大きく設定すると、両端のＦＥＴセル３ａ，３ｃに対しては過剰な補償となる。
【００２１】
これに対し、本実施の形態では、抵抗４ａ，４ｂ，４ｃを各ＦＥＴセル３ａ，３ｂ，３ｃの直近に配置しているため、各ＦＥＴセル３ａ，３ｂ，３ｃの発熱に応じて抵抗４ａ，４ｂ，４ｃの抵抗値が変化する。従って、高温になる中央のＦＥＴセル３ｂに対応する抵抗４ｂは相対的に大きな抵抗値を示し、両端のＦＥＴセル３ａ，３ｃに対応する抵抗４ａ，４ｃは相対的に小さい抵抗値を示す。一方、抵抗７はＦＥＴセル３ａ，３ｂ，３ｃから離れて配置されているため、ＦＥＴセル３ａ，３ｂ，３ｃの発熱の影響は受け難い。さらに、各ＦＥＴセル３ａ，３ｂ，３ｃのゲート端子に直列に抵抗５ａ，５ｂ，５ｃが接続されるため、各ＦＥＴセル３ａ，３ｂ，３ｃに異なるゲート電圧が印加される。このとき各ＦＥＴセル３ａ，３ｂ，３ｃに印加されるゲート電圧は、抵抗４ａ，４ｂ，４ｃの抵抗値に依存する。このため、中央のＦＥＴセル３ｂのゲート電圧は相対的に低く設定され、両端のＦＥＴセル３ａ，３ｃのゲート電圧は相対的に高く設定される。
【００２２】
図５は、本発明の実施の形態１の各ＦＥＴセルのゲート電圧の計算結果を示す図である。Ｖｇｇは−２．５Ｖ、抵抗４ａ，４ｂ，４ｃの抵抗値は５００Ω、抵抗５ａ，５ｂ，５ｃの抵抗値は３００Ω、抵抗７の抵抗値は１０Ω、容量６ａ，６ｂ，６ｃの容量値は１２ｐＦ、抵抗４ａ，４ｂ，４ｃの抵抗の温度係数は＋２０００ｐｐｍである。また、抵抗４ａ，４ｂ，４ｃは各ＦＥＴセルの動作温度に応じた抵抗値を示すと仮定している。さらに、低出力動作では各ＦＥＴセルの動作温度を２５℃とし、温度差は十分に小さいと仮定している。そのため、各ＦＥＴセルのゲート電圧は全て−１．５２Ｖである。一方で高出力動作では、前述したように各ＦＥＴセルの位置に応じて動作温度差を生じる。ここではＦＥＴセル３ａ，３ｃの動作温度を２００℃、ＦＥＴセル３ｂの動作温度を２５０℃と仮定している。計算結果から、動作温度の低いＦＥＴセル３ａ，３ｃではゲート電圧は−１．６８Ｖであるのに対して、動作温度の高いＦＥＴセル３ではゲート電圧は−１．７１Ｖであり、より低いゲート電圧が設定されることが分かる。
【００２３】
以上説明したように、本実施の形態では、抵抗５ａ，５ｂ，５ｃ及び抵抗７よりも大きい抵抗の温度係数を持つ抵抗４ａ，４ｂ，４ｃを、ＦＥＴセル３ａ，３ｂ，３ｃのゲート端子と接地端子との間にそれぞれ対応して接続し、抵抗７よりも対応するＦＥＴセル３ａ，３ｂ，３ｃの近くに配置する。これにより、各ＦＥＴセル３ａ，３ｂ，３ｃの温度に応じてゲート電圧を適切に設定できるため、複数のＦＥＴセル３ａ，３ｂ，３ｃが並列に接続された場合でも熱暴走を抑圧することができる。
【００２４】
なお、抵抗４ａ，４ｂ，４ｃの温度係数はＦＥＴ１のゲートリーク電流の温度依存性に応じて設定することが望ましい。ＦＥＴ１のゲートリーク電流の温度依存性が大きい場合には、温度上昇によるゲート電圧の上昇も大きいため、抵抗４ａ，４ｂ，４ｃの温度係数も大きく設定する必要がある。また、ＦＥＴセル３ａ，３ｂ，３ｃの位置による温度差が大きい場合には、各ＦＥＴセル３ａ，３ｂ，３ｃのゲート電圧差を大きく設定する必要がある。この場合、抵抗５ａ，５ｂ，５ｃの抵抗値を抵抗４ａ，４ｂ，４ｃの抵抗値に対して大きく設定することで、各ＦＥＴセル３ａ，３ｂ，３ｃのゲート端子間の電位差を大きくすることができる。
【００２５】
実施の形態２．
実施の形態１では抵抗４ａ，４ｂ，４ｃのみをＦＥＴセル３ａ，３ｂ，３ｃの直近に配置した。これに対して、本実施の形態では、抵抗５ａ，５ｂ，５ｃは、抵抗７の温度係数よりも小さい負の抵抗の温度係数を持つエピ抵抗であり、抵抗７よりも対応するＦＥＴセル３ａ，３ｂ，３ｃの近くに配置されている。
【００２６】
高温ではゲートリーク電流が増加して抵抗５ａ，５ｂ，５ｃに流れることで、ＦＥＴセル３ａ，３ｂ，３ｃのゲート電圧を上昇させる。しかし、本実施の形態では、高温において抵抗５ａ，５ｂ，５ｃの抵抗値が低下するため、ゲート電圧の上昇を抑圧することができる。さらに、ＦＥＴセル３ａ，３ｂ，３ｃ間で温度差を生じる場合には、より高温となるＦＥＴセル３ｂに接続される抵抗５ｂは抵抗５ａ，５ｃよりも小さい抵抗値を示すため、ＦＥＴセル３ｂのゲート電圧は、ＦＥＴセル３ａ，３ｃよりも低く設定される。この結果、実施の形態１よりも確実に熱暴走を抑圧することができる。
【００２７】
また、抵抗５ａ，５ｂ，５ｃはエピ抵抗である。メタル抵抗の温度係数は材料でほぼ一意に決まるが、エピ抵抗はエピ濃度によって抵抗の温度係数が変化するため、所望の温度係数を得ることができる。従って、ＦＥＴセル３ａ，３ｂ，３ｃの温度変化に対する各ＦＥＴセル３ａ，３ｂ，３ｃのゲート電圧の調整範囲を広げることができる。
【００２８】
なお、抵抗５ａ，５ｂ，５ｃを、正の抵抗の温度係数を持つメタル抵抗と、メタル抵抗に直列に接続され負の抵抗の温度係数を持つエピ抵抗とを有するように構成してもよい。これにより、それぞれの抵抗比を変えることで所望の温度係数を得ることができる。
【００２９】
実施の形態３．
図６は、本発明の実施の形態３に係る電力増幅器を示す回路図である。実施の形態１と異なり、抵抗４ａ，４ｂ，４ｃが無い。また、抵抗５ａ，５ｂ，５ｃは、抵抗７の温度係数よりも小さい負の抵抗の温度係数を持つエピ抵抗であり、抵抗７よりもＦＥＴセル３ａ，３ｂ，３ｃの近くに配置されている。その他の構成は実施の形態１と同様である。
【００３０】
ＦＥＴ１が高温になるに従ってゲートリーク電流は増加するが、ゲート端子に接続した抵抗５ａ，５ｂ，５ｃの抵抗値は低下してゲート電圧を低下させる。このため、高温度での熱暴走を抑圧できる。また、各ＦＥＴセル３ａ，３ｂ，３ｃの温度に応じてゲート電圧を適切に設定できるため、複数のＦＥＴセル３ａ，３ｂ，３ｃが並列に接続された場合でも熱暴走を抑圧することができる。さらに、抵抗４ａ，４ｂ，４ｃが不要であるため、実施の形態１よりも装置を小型化できる。
【符号の説明】
【００３１】
３ａ，３ｂ，３ｃ  ＦＥＴセル、４ａ，４ｂ，４ｃ，５ａ，５ｂ，５ｃ，７  抵抗、６ａ，６ｂ，６ｃ  容量、８  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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