(57)【特許請求の範囲】
【請求項１】
接地電位より高電位の正極電圧および前記接地電位より低電位の負極電圧を伝送するマルチプレクサと、
前記正極電圧を正極出力に伝送し、前記負極電圧を負極出力に伝送するデマルチプレクサと、
前記接地電位より高電位の正極電源と、
前記接地電位より低電位の負極電源と
を有し、
前記正極電圧を伝送するときには、
前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力が遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記デマルチプレクサに伝送し、
前記デマルチプレクサは、前記接地電位から前記正極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された正極電圧を前記正極出力に出力し前記負極出力から前記接地電位を出力し、
前記負極電圧を伝送するときには、
前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力が遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記デマルチプレクサに伝送し、
前記デマルチプレクサは、前記接地電位から前記負極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された負極電圧を前記負極出力に出力し前記正極出力から前記接地電位を出力する、
電圧伝送回路。
【請求項２】
請求項１において、
正極電圧の伝送後に負極電圧を伝送する場合には、前記負極電圧の伝送前に、
前記マルチプレクサは、前記正極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられ、
前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられ、前記正極出力から前記接地電位を出力し、
負極電圧の伝送後に正極電圧を伝送する場合には、前記正極電圧の伝送前に、
前記マルチプレクサは、前記負極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられ、
前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられ、前記負極出力から前記接地電位を出力する、
電圧伝送回路。
【請求項３】
請求項１において、
前記電圧伝送回路は、前記マルチプレクサと前記マルチプレクサ用制御信号を供給する入力選択制御部と送信端子とを有する送信回路と、受信端子と前記デマルチプレクサと前記デマルチプレクサ用制御信号を供給する出力選択制御部とを有する受信回路とを含み、
前記マルチプレクサは、前記正極電圧が入力可能で前記送信端子に接続される第１ＣＭＯＳスイッチと、前記負極電圧が入力可能で前記送信端子に接続される第２ＣＭＯＳスイッチとを備え、
前記デマルチプレクサは、前記受信端子と前記正極出力との間に接続される第３ＣＭＯＳスイッチと、前記受信端子と前記負極出力との間に接続される第４ＣＭＯＳスイッチとを備え、
前記入力選択制御部は、前記マルチプレクサ用制御信号により、前記第１及び第２ＣＭＯＳスイッチを構成するＭＯＳトランジスタのゲート電極の電位とウェル電位をそれぞれ制御し、
前記出力選択制御部は、前記デマルチプレクサ用制御信号により、前記第３及び第４ＣＭＯＳスイッチを構成するＭＯＳトランジスタのゲート電極の電位とウェル電位をそれぞれ制御する、
電圧伝送回路。
【請求項４】
請求項３において、
前記マルチプレクサは、前記正極電圧と前記第１ＣＭＯＳスイッチとの間に接続される第５ＣＭＯＳスイッチと、前記第１ＣＭＯＳスイッチと前記第５ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第１シャントスイッチと、前記負極電圧と前記第２ＣＭＯＳスイッチとの間に接続される第６ＣＭＯＳスイッチと、前記第２ＣＭＯＳスイッチと前記第６ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第２シャントスイッチとをさらに備え、
前記デマルチプレクサは、前記第３ＣＭＯＳスイッチと前記正極出力との間に接続される第７ＣＭＯＳスイッチと、前記第３ＣＭＯＳスイッチと前記第７ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第３シャントスイッチと、前記第４ＣＭＯＳスイッチと前記負極出力との間に接続される第８ＣＭＯＳスイッチと、前記第４ＣＭＯＳスイッチと前記第８ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第４シャントスイッチとをさらに備える、
電圧伝送回路。
【請求項５】
請求項３において、
前記送信回路は、階調基準電圧発生部と階調基準電圧選択部とをさらに備え、
前記階調基準電圧発生部は、前記接地電位よりも高い複数の正極側階調基準電圧と前記接地電位よりも低い複数の負極側階調基準電圧とを発生し、
前記階調基準電圧選択部は、前記複数の正極側階調基準電圧のうちの１個を選択して前記正極電圧とし、前記複数の負極側階調基準電圧のうちの１個を選択して前記負極電圧として、それぞれ、前記マルチプレクサに供給し、
前記受信回路は、階調基準電圧選択供給部と階調基準電圧保持発生部とソース線駆動部とをさらに備え、
前記階調基準電圧選択供給部は、前記デマルチプレクサから出力される正極電圧または負極電圧を、前記階調基準電圧保持発生部に供給し、
前記階調基準電圧保持発生部は、複数の電圧保持回路からなる階調基準電圧保持部を備え、前記階調基準電圧選択供給部から供給される正極電圧または負極電圧を階調基準電圧として前記電圧保持回路に保持し、複数の前記階調基準電圧に基づいて複数の階調電圧を生成し、
前記ソース線駆動部は、前記複数の階調電圧に基づいて、外部に接続される表示パネルのソース線を駆動する、
電圧伝送回路。
【請求項６】
請求項５において、
前記送信回路は、
前記複数の正極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の正極側階調基準電圧を１個ずつ順次選択して、前記正極電圧として前記マルチプレクサから送出し、
前記複数の負極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の負極側階調基準電圧を１個ずつ順次選択して前記負極電圧として前記マルチプレクサから送出し、
前記受信回路は、前記デマルチプレクサから出力される正極電圧または負極電圧を、前記階調基準電圧選択供給部によって前記複数の電圧保持回路に順次供給して保持させる、
電圧伝送回路。
【請求項７】
伝送端子と、
接地電位より高電位の正極電圧および前記接地電位より低電位の負極電圧を、前記伝送端子から外部に接続される電圧受信回路へ伝送電圧として送出するマルチプレクサと、
前記接地電位より高電位の正極電源と、
前記接地電位より低電位の負極電源と、
前記正極電圧が入力可能で、かつ、前記伝送端子に接続された第１ＣＭＯＳスイッチと、
前記負極電圧が入力可能で、かつ、前記伝送端子に接続された第２ＣＭＯＳスイッチとを有し、
前記伝送電圧として前記正極電圧を送出するときに、前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力が前記第２ＣＭＯＳスイッチによって遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記伝送電圧として送出し、
前記伝送電圧として前記負極電圧を送出するときに、前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力が前記第１ＣＭＯＳスイッチによって遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記伝送電圧として送出する、
電圧送信回路。
【請求項８】
接地電位より高電位の正極電圧および前記接地電位より低電位の負極電圧を、外部に接続される電圧受信回路へ伝送電圧として送出するマルチプレクサと、
前記接地電位より高電位の正極電源と、
前記接地電位より低電位の負極電源と
を有し、
前記伝送電圧として前記正極電圧を送出するときに、前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力が遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記伝送電圧として送出し、
前記伝送電圧として前記負極電圧を送出するときに、前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力が遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記伝送電圧として送出し、
階調基準電圧発生部と階調基準電圧選択部とをさらに備え、
前記階調基準電圧発生部は、前記接地電位よりも高い複数の正極側階調基準電圧と前記接地電位よりも低い複数の負極側階調基準電圧とを発生し、
前記階調基準電圧選択部は、前記複数の正極側階調基準電圧のうちの１個を選択して前記正極電圧とし、前記複数の負極側階調基準電圧のうちの１個を選択して前記負極電圧として、それぞれ、前記マルチプレクサに供給する、
電圧送信回路。
【請求項９】
外部に接続される電圧送信回路から伝送される伝送電圧を受信して正極出力または負極出力に伝送するデマルチプレクサと、
接地電位より高電位の正極電源と、
前記接地電位より低電位の負極電源と
を有し、
前記デマルチプレクサは、
前記伝送電圧して前記接地電位より高電位の正極電圧を受信したときには、前記接地電位から前記正極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された正極電圧を前記正極出力に出力し前記負極出力から前記接地電位を出力し、
前記伝送電圧して前記接地電位より低電位の負極電圧を受信したときには、前記接地電位から前記負極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された負極電圧を前記負極出力に出力し前記正極出力から前記接地電位を出力する、
電圧受信回路。
【請求項１０】
請求項９において、階調基準電圧選択供給部と階調基準電圧保持発生部とソース線駆動部とをさらに備え、
前記階調基準電圧選択供給部は、前記デマルチプレクサから出力される正極電圧または負極電圧を、前記階調基準電圧保持発生部に供給し、
前記階調基準電圧保持発生部は、複数の電圧保持回路からなる階調基準電圧保持部を備え、前記階調基準電圧選択供給部から供給される正極電圧または負極電圧を階調基準電圧として前記電圧保持回路に保持し、複数の前記階調基準電圧に基づいて複数の階調電圧を生成し、
前記ソース線駆動部は、前記複数の階調電圧に基づいて、外部に接続される表示パネルのソース線を駆動する、
電圧受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧伝送回路、電圧送信回路、及び、電圧受信回路に関し、特に正極性と負極性の電圧を比較的低い耐圧の素子を使って伝送する電圧伝送回路に好適に利用できるものである。
【背景技術】
【０００２】
複数のＩＣ（Integrated Circuit）やＬＳＩ（large Scale Integrated circuit）の間で、同じ参照電圧を共有して構成されるシステムが種々提案され実用化されてきている。例えば、液晶表示装置（ＬＣＤ：Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）表示装置などでは、表示パネルの大型化・高精細化に伴い、表示ドライバを複数のＩＣに分けて構成して、接続される表示パネルの領域毎に表示駆動を行う構成が採用される。表示パネルは、複数の走査線（ゲート線）と、直交する複数のデータ線（ソース線）と、それぞれが交差する点に配置される画素セルとを含んで構成され、走査線（ゲート線）によって選択されるラインに接続される各画素セルに対して、表示ドライバが複数のデータ線（ソース線）から表示する輝度に相当する電圧を印加する（或いは相当する電荷を注入する）。ライン方向の画素数が増え、また、大画面化すると、表示ドライバは複数のＩＣに分けて構成され、何本かのデータ線（ソース線）毎に接続されて並列に表示駆動を行うように制御される。このとき、同じライン上の複数の画素が異なる表示ドライバＩＣによって駆動されることとなるので、表示される輝度の連続性が問題となる。そのため、複数の表示ドライバＩＣは、同じ参照電圧（階調基準電圧）を共有することにより、輝度の連続性を保つように構成される。
【０００３】
特許文献１には、複数の駆動回路部品（表示ドライバ）を連携させて１つの表示領域を駆動する液晶表示装置の表示品質の低下を防ぐ技術が開示されている。１つの駆動回路部品で生成した階調基準電圧に基づいて、他の駆動回路部品の階調基準電圧を生成する。ここで、階調基準電圧とは、駆動回路部品から表示パネルに出力される出力電圧を生成するための、複数の階調電圧を生成するときに基準となる電圧である。出力電圧は同じ階調基準電圧から生成されるので、ばらつきを抑えることができるとされる。
【０００４】
特許文献２には、マスターモードの表示ドライバとスレーブモードの表示ドライバとを備える表示装置において、各表示ドライバ間の電源電圧の降下を抑制して、表示品質の低下を防止する技術が開示されている。マスターモードの表示ドライバから、スレーブモードの表示ドライバに対して、複数の階調電圧を供給する。送出側と受信側それぞれにボルテージフォロワ回路を設けることにより、出力インピーダンスを下げ入力インピーダンスを上げることができるので、階調電圧は伝送経路での電圧降下をほとんど生じさせない。これにより、表示装置の画面におけるバイアスずれやブロックむらを防止して表示品質の低下を防止することができるとされる（同文献第１４頁）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２６１３８号公報
【特許文献２】国際公開第ＷＯ０１／０５７８３９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２について本発明者が検討した結果、以下のような課題があることがわかった。
【０００７】
特許文献１に開示される表示装置においては、複数の駆動回路部品（表示ドライバ）の間で、単一の階調基準電圧のみを受け渡して、複数の駆動回路部品の間での出力電圧のばらつきを抑えようとしている。階調基準電圧は、複数の階調電圧を生成するときに基準となる電圧であるが、１本のアナログ信号、即ち、１点の基準電位が複数の駆動回路部品の間で共有されるに留まる。複数の階調電圧は、共有された階調基準電圧に基づいて、それぞれの駆動回路部品で生成される。同文献の図９と第０１４３段落〜第０１５５段落に記載されるように、それぞれの駆動回路部品では、傾き調整と振幅調整を行うことにより所定のガンマ特性を持たせる補正を行う。階調基準電圧のみを共通化しても、仮にこのガンマ補正回路にばらつきがあれば、複数の駆動回路部品の間での出力電圧のばらつきを生じる恐れがある。
【０００８】
これに対して特許文献２に開示される表示装置においては、複数の階調電圧をマスター表示ドライバからスレーブ表示ドライバに供給することにより、当該複数の階調電圧の全てを等しい電圧に揃えることができる。しかしながら、この場合は、複数の階調電圧を伝送する必要があるため、表示ドライバをＩＣで実現した場合に、チップ面積と端子数が増大し、コスト上昇を招くという問題があり、また、表示パネルの基板上の配線が増えるという問題がある。
【０００９】
この問題を解決するために発明者らは、複数の表示ドライバＩＣ間で複数階調の階調基準電圧を伝送する表示装置において、送出側の表示ドライバＩＣにマルチプレクサを、受信側の表示ドライバＩＣにデマルチプレクサを設け、複数階調の階調基準電圧を順次伝送する、表示ドライバを考案し、既に出願した（特願２０１３−２１７２４２）。
【００１０】
本発明者がさらに検討した結果、以下のような新たな課題があることがわかった
液晶表示装置における階調基準電圧は、一般に正極側と負極側の２組が利用される。液晶の焼き付きを防止するために、画素容量を反転駆動する必要があるためである。階調基準電圧は、例えば正極側は０Ｖ〜６Ｖで、負極側は０Ｖ〜−６Ｖである。送出側の表示ドライバＩＣにマルチプレクサを、受信側の表示ドライバＩＣにデマルチプレクサを設け、複数階調の階調基準電圧を順次伝送する、上述の表示ドライバでは、送出側のマルチプレクサと受信側のマルチプレクサとの間で、−６Ｖから＋６Ｖまでの階調基準電圧が送受されることとなる。このため、送出側のマルチプレクサと受信側のマルチプレクサは、それぞれ、通常−６Ｖ〜＋６Ｖの電位差である１２Ｖに余裕（マージン）を加えた、１０数Ｖの耐圧を持つ素子を使って構成される必要があることがわかった。
【００１１】
表示ドライバＩＣは、一般にホストプロセッサとのインターフェースにおいて５Ｖ系や３Ｖ系の耐圧（中耐圧）の素子を必要とする他、内部回路はそれよりも低い電源電圧で動作するため低耐圧素子が集積される。このような表示ドライバＩＣに、１０数Ｖ以上の高耐圧素子をさらに集積すると、以下の問題が発生することがわかった。即ち、耐圧を高くするために素子を形成するウェルや拡散層の間のスペース（間隔）を広くする必要があること、高耐圧素子を使用してもオン抵抗を下げる必要があるため素子サイズを大きくする必要があること、またこれらにより回路面積が拡大することがわかった。さらには、高耐圧素子を形成する工程のためにマスク描画枚数が増加するという問題が発生することがわかった。
【００１２】
このような課題は、表示ドライバＩＣに限定されず、正極性と負極性の電圧をマルチプレクスして複数のＩＣ間で順次伝送する、電圧伝送回路に一般的に発生する課題である。
【００１３】
本発明の目的は、高耐圧素子を用いることなく、正極性と負極性の電圧をマルチプレクスして複数のＩＣ間で順次伝送する、電圧伝送回路、及びそのための電圧送信回路と電圧受信回路を提供することである。
【００１４】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
一実施の形態によれば、下記の通りである。
【００１６】
すなわち、マルチプレクサとデマルチプレクサを有し、接地電位より高電位の正極電圧を前記マルチプレクサから前記デマルチプレクサの正極出力に、前記接地電位より低電位の負極電圧を前記マルチプレクサから前記デマルチプレクサの負極出力に、選択的に伝送する電圧伝送回路であって、以下のように構成される。
【００１７】
電圧伝送回路は、前記接地電位（０Ｖ）より高電位の正極電源（例えば、＋ＶＤＤ）と前記接地電位より低電位の負極電源（例えば、−ＶＤＤ）とを有する。
【００１８】
電圧伝送回路が前記正極電圧を伝送するときには、前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力が遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記デマルチプレクサに伝送する。前記デマルチプレクサは、前記接地電位から前記正極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された正極電圧を前記正極出力に出力し前記負極出力から前記接地電位を出力する。
【００１９】
電圧伝送回路が前記負極電圧を伝送するときには、前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力が遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記デマルチプレクサに伝送する。前記デマルチプレクサは、前記接地電位から前記負極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された負極電圧を前記負極出力に出力し前記正極出力から前記接地電位を出力する。
【発明の効果】
【００２０】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００２１】
すなわち、マルチプレクサとデマルチプレクサとを、｜正極電源−負極電源｜の高い耐圧（例えば｜＋ＶＤＤ−（−ＶＤＤ）｜＝２ＶＤＤ）ではなく、｜正極電源｜または｜負極電源｜の大きい方の絶対値電圧に余裕を加えた耐圧（例えば、ＶＤＤ＋余裕）を持つ素子で構成することができる。なお、ＶＤＤ＞０とし正極電源と負極電源の絶対値が等しい場合（｜＋ＶＤＤ｜＝｜−ＶＤＤ｜）について例示しているが、正極電源と負極電源の絶対値が異なる場合（＋ＶＤＤ１＞０Ｖ＞−ＶＤＤ２）を排除するものではない。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の電圧伝送回路の基本的な構成例を示すブロック図である。
【図２】図２は、本発明の電圧伝送回路が適用される、液晶表示装置の構成例を示すブロック図である。
【図３】図３は、図２の液晶表示装置のより詳細な構成例を示すブロック図である。
【図４】図４は、図２の液晶表示装置において階調基準電圧を伝送するための構成を示すブロック図である。
【図５】図５は、図４の液晶表示装置における階調基準電圧の伝送シーケンスの一例を示すタイミングチャートである。
【図６】図６は、本発明の電圧伝送回路の詳細な構成例を示す回路図である。
【図７】図７は、図６の電圧伝送回路における伝送シーケンスの一例を示す説明図である。
【図８】図８は、図６の電圧伝送回路における伝送シーケンスの別の例を示す説明図である。
【図９】図９は、図６の電圧伝送回路における伝送シーケンスの一例を示すタイミングチャートである。
【図１０】図１０は、図９の伝送シーケンスにおいて素子に印加される電圧を示すタイミングチャートである。
【図１１】図１１は、本発明の電圧伝送回路の別の詳細な構成例を示す回路図である。
【図１２】図１２は、図１１の電圧伝送回路における伝送シーケンスの一例を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２４】
〔１〕＜伝送する電圧の極性に応じたＭＵＸ／ＤＥＭＵＸの制御信号電位＞
本願において開示される代表的な実施の形態に係る電圧伝送回路（１００）は、マルチプレクサ（１）とデマルチプレクサ（２）を有し、接地電位（ＧＮＤ、ＡＧＮＤ）より高電位の正極電圧（ＳＬＥＶＰ＿Ｍ）を前記マルチプレクサから前記デマルチプレクサの正極出力（ＳＬＥＶＰ＿Ｓ）に、前記接地電位より低電位の負極電圧（ＳＬＥＶＮ＿Ｍ）を前記マルチプレクサから前記デマルチプレクサの負極出力（ＳＬＥＶＮ＿Ｓ）に、選択的に伝送する。
【００２５】
前記電圧伝送回路（１００）は、前記接地電位より高電位の正極電源（＋ＶＤＤ，ＧＶＤＤ）と前記接地電位より低電位の負極電源（−ＶＤＤ，ＧＶＤＤＮ）とを有する。
【００２６】
前記正極電圧を伝送するときには、前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力は遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記デマルチプレクサに伝送する。前記デマルチプレクサは、前記接地電位から前記正極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された正極電圧を前記正極出力に出力し、前記負極出力からは前記接地電位を出力する。
【００２７】
前記負極電圧を伝送するときには、前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力は遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記デマルチプレクサに伝送する。前記デマルチプレクサは、前記接地電位から前記負極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された負極電圧を前記負極出力に出力し、前記正極出力からは前記接地電位を出力する。
【００２８】
これにより、マルチプレクサ（１）とデマルチプレクサ（２）とを、｜正極電源−負極電源｜の高い耐圧ではなく、｜正極電源｜または｜負極電源｜の大きい方の絶対値電圧に耐圧を持つ素子で構成することができる。例えば、正極電源（＋ＶＤＤ）≧伝送される正極電圧（＋Ｖｒｅｆ）＞接地電位（０Ｖ）、負極電源（−ＶＤＤ）≦伝送される負極電圧（−Ｖｒｅｆ）＜接地電位（０Ｖ）とすると、マルチプレクサ（１）とデマルチプレクサ（２）を構成する素子は、｜正極電源−負極電源｜＝２ＶＤＤ以上に耐圧を持つ素子である必要はなく、ＶＤＤに余裕を加えた耐圧（ＶＤＤ＋余裕）を持つ素子でよい。
【００２９】
〔２〕＜耐圧違反回避シーケンス＞
項１において、前記電圧伝送回路（１００）は、以下のシーケンスで動作する。
【００３０】
正極電圧の伝送後に負極電圧を伝送する場合には、前記負極電圧の伝送前に、前記マルチプレクサは、前記正極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられる。前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられ、前記正極出力からは前記接地電位を出力する。
【００３１】
負極電圧の伝送後に正極電圧を伝送する場合には、前記正極電圧の伝送前に、前記マルチプレクサは、前記負極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられる。前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられ、前記負極出力からは前記接地電位を出力する。
【００３２】
これにより、正極電圧の伝送と負極電圧の伝送との間で相互に切り替える場合においても、切り替えの途中で過渡的に耐圧違反を発生する恐れを回避することができる。
【００３３】
〔３〕＜中耐圧ＣＭＯＳスイッチとウェル電位制御回路＞
項１において、前記電圧伝送回路は、前記マルチプレクサと前記マルチプレクサ用制御信号を供給する入力選択制御部（３）と送信端子（５）とを有する送信回路（１０）と、受信端子（６）と前記デマルチプレクサと前記デマルチプレクサ用制御信号を供給する出力選択制御部（４）とを有する受信回路（２０）とを含む。
【００３４】
前記マルチプレクサは、前記正極電圧が入力可能で前記送信端子に接続される第１ＣＭＯＳスイッチ（ＳＷＰ２＿Ｍ）と、前記負極電圧が入力可能で前記送信端子に接続される第２ＣＭＯＳスイッチ（ＳＷＮ２＿Ｍ）とを備える。
【００３５】
前記デマルチプレクサは、前記受信端子と前記正極出力との間に接続される第３ＣＭＯＳスイッチ（ＳＷＰ２＿Ｓ）と、前記受信端子と前記負極出力との間に接続される第４ＣＭＯＳスイッチ（ＳＷＮ２＿Ｓ）とを備える。
【００３６】
前記入力選択制御部は、前記マルチプレクサ用制御信号により、前記第１及び第２ＣＭＯＳスイッチを構成するＭＯＳトランジスタ（Ｐ＿ＳＷＰ２＿Ｍ，Ｎ＿ＳＷＰ２＿Ｍ，Ｐ＿ＳＷＮ２＿Ｍ，Ｎ＿ＳＷＮ２＿Ｍ）のゲート電極の電位とウェル電位をそれぞれ制御する。
【００３７】
前記出力選択制御部は、前記デマルチプレクサ用制御信号により、前記第３及び第４ＣＭＯＳスイッチを構成するＭＯＳトランジスタ（Ｐ＿ＳＷＰ２＿Ｓ，Ｎ＿ＳＷＰ２＿Ｓ，Ｐ＿ＳＷＮ２＿Ｓ，Ｎ＿ＳＷＮ２＿Ｓ）のゲート電極の電位とウェル電位をそれぞれ制御する。
【００３８】
これにより、第１〜第４ＣＭＯＳスイッチを構成する各ＭＯＳトランジスタの耐圧を、｜正極電源｜または｜負極電源｜の大きい方の絶対値電圧に対する耐圧とすることができる。項１における例では、各ＭＯＳトランジスタの耐圧を、｜正極電源−負極電源｜＝２ＶＤＤではなくＶＤＤに余裕を加えた耐圧（ＶＤＤ＋余裕）とすることができる。
【００３９】
〔４〕＜ＭＵＸ入力側スイッチとＤＥＭＵＸ出力側スイッチ＞
項３において、前記マルチプレクサは、前記正極電圧と前記第１ＣＭＯＳスイッチとの間に接続される第５ＣＭＯＳスイッチ（ＳＷＰ１＿Ｍ）と、前記第１ＣＭＯＳスイッチと前記第５ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第１シャントスイッチ（ＳＷＰＳ＿Ｍ）と、前記負極電圧と前記第２ＣＭＯＳスイッチとの間に接続される第６ＣＭＯＳスイッチ（ＳＷＮ１＿Ｍ）と、前記第２ＣＭＯＳスイッチと前記第６ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第２シャントスイッチ（ＳＷＮＳ＿Ｍ）とをさらに備える。
【００４０】
前記デマルチプレクサは、前記第３ＣＭＯＳスイッチと前記正極出力との間に接続される第７ＣＭＯＳスイッチ（ＳＷＰ１＿Ｓ）と、前記第３ＣＭＯＳスイッチと前記第７ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第３シャントスイッチ（ＳＷＰＳ＿Ｓ）と、前記第４ＣＭＯＳスイッチと前記負極出力との間に接続される第８ＣＭＯＳスイッチ（ＳＷＮ１＿Ｓ）と、前記第４ＣＭＯＳスイッチと前記第８ＣＭＯＳスイッチとの接続ノードを前記接地電位に短絡可能な第４シャントスイッチ（ＳＷＮＳ＿Ｓ）とをさらに備える。
【００４１】
これにより、項２の耐圧違反回避シーケンスを実行するのに好適な回路が提供される。
【００４２】
マルチプレクサでは、正極電圧を送出するときには第５ＣＭＯＳスイッチをオンして第１ＣＭＯＳスイッチから出力し、負極電圧を送出するときには第６ＣＭＯＳスイッチをオンして第２ＣＭＯＳスイッチから出力する。それぞれの場合において送出されない側の正極電圧または負極電圧は、第５又は第６ＣＭＯＳスイッチをオフにして第１及び第２ＣＭＯＳスイッチから切り離され、それぞれの接続ノードは第１及び第２シャントスイッチによって接地電位に短絡（シャント）される。第１及び第２ＣＭＯＳスイッチは送出される（選択された）側の正極電圧または負極電圧と接地電位との間で動作し、第５又は第６ＣＭＯＳスイッチは送出されない（非選択）側の正極電圧または負極電圧と接地電位との間で動作するので、それぞれの耐圧は、正極電源または負極電源に余裕を加えた耐圧（ＶＤＤ＋余裕）でよい。
【００４３】
デマルチプレクサでは、正極電圧を受信するときには第７ＣＭＯＳスイッチをオンして第３ＣＭＯＳスイッチと正極出力を接続し、負極電圧を受信するときには第８ＣＭＯＳスイッチをオンして第４ＣＭＯＳスイッチと負極出力を接続する。それぞれの場合において受信されない側の正極出力または負極出力は、第７又は第８ＣＭＯＳスイッチをオフにして第３及び第４ＣＭＯＳスイッチから切り離され、それぞれの接続ノードは第３及び第４シャントスイッチによって接地電位に短絡（シャント）される。第３及び第４ＣＭＯＳスイッチは受信された正極電圧または負極電圧と接地電位との間で動作し、第７又は第８ＣＭＯＳスイッチは正極電圧または負極電圧と接地電位との間で動作するので、それぞれの耐圧は、正極電源または負極電源に余裕を加えた耐圧（ＶＤＤ＋余裕）でよい。
【００４４】
〔５〕＜１：多の電圧伝送＞
項３または項４において、前記電圧伝送回路（１００）は、１個の前記送信回路（１０）と複数個の前記受信回路（２０＿１、２０＿２）を備える。
【００４５】
これにより、１個の送信回路から複数の受信回路へ電圧を伝送することができる。
【００４６】
〔６〕＜チップ間の電圧伝送＞
項３、項４または項５において、前記送信回路と前記受信回路は、それぞれ別の単一の半導体基板上に集積回路として形成される。
【００４７】
これにより、異なる半導体集積回路チップ間の電圧伝送回路が提供される。
【００４８】
〔７〕＜表示ドライバ＞
項３または項４において、前記送信回路（１０）は、階調基準電圧発生部（１１＿Ｐ，１１＿Ｎ）と階調基準電圧選択部（１２＿Ｐ，１２＿Ｎ）とをさらに備える。前記階調基準電圧発生部は、前記接地電位よりも高い複数の正極側階調基準電圧と前記接地電位よりも低い複数の負極側階調基準電圧とを発生し、前記階調基準電圧選択部は、前記複数の正極側階調基準電圧のうちの１個を選択して前記正極電圧（ＳＬＥＶＰ＿Ｍ）とし、前記複数の負極側階調基準電圧のうちの１個を選択して前記負極電圧（ＳＬＥＶＮ＿Ｍ）として、それぞれ、前記マルチプレクサ（１）に供給する。
【００４９】
前記受信回路（２０）は、階調基準電圧選択供給部（２１）と階調基準電圧保持発生部（２２＿Ｐ，２２＿Ｎ）とソース線駆動部とをさらに備える。前記階調基準電圧選択供給部は、前記デマルチプレクサから出力される正極電圧（ＳＬＥＶＰ＿Ｓ）または負極電圧（ＳＬＥＶＮ＿Ｓ）を、前記階調基準電圧保持発生部に供給する。前記階調基準電圧保持発生部は、複数の電圧保持回路からなる階調基準電圧保持部を備え、前記階調基準電圧選択供給部から供給される正極電圧または負極電圧を階調基準電圧として前記電圧保持回路に保持し、複数の前記階調基準電圧に基づいて複数の階調基準電圧を生成する。前記ソース線駆動部は、前記複数の階調基準電圧に基づいて、外部に接続される表示パネルのソース線を駆動する。
【００５０】
これにより、複数チップで構成された表示ドライバ間で、階調基準電圧を伝送するときに、伝送回路を構成する素子の耐圧を項１と同様に低く抑えることができる。なお、上記電圧保持回路は、アナログ電圧を保持することができるサンプルホールド回路を使って実装しても良いし、ディジタル値として保持するレジスタを使って実装しても良い。ディジタル値として保持する場合には、アナログで伝送されてくる正極電圧（ＳＬＥＶＰ＿Ｓ）または負極電圧（ＳＬＥＶＮ＿Ｓ）をディジタル値に変換するアナログ／ディジタル変換器を備える。或いは、受信回路（２０）内で発生する階調基準電圧を伝送されてくる正極電圧（ＳＬＥＶＰ＿Ｓ）または負極電圧（ＳＬＥＶＮ＿Ｓ）に基づいて較正するキャリブレーション回路を備え、較正結果であるトリミング値をレジスタに保持してもよい。
【００５１】
〔８〕＜階調基準電圧の伝送シーケンス＞
項７において、前記電圧伝送回路（１０）は、以下のように動作する。
【００５２】
前記送信回路は、前記複数の正極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の正極側階調基準電圧を１個ずつ順次選択して、前記正極電圧として前記マルチプレクサから送出する。前記複数の負極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の負極側階調基準電圧を１個ずつ順次選択して前記負極電圧として前記マルチプレクサから送出する。
【００５３】
前記受信回路は、前記デマルチプレクサから出力される正極電圧または負極電圧を、前記階調基準電圧選択供給部によって前記複数の電圧保持回路に順次供給して保持させる。
【００５４】
これにより、複数チップで構成された表示ドライバ間で階調基準電圧を伝送するための、伝送シーケンスが提供される。
【００５５】
〔９〕＜耐圧違反回避シーケンス＞
項８において、前記電圧伝送回路（１０）は、以下のように動作する。
【００５６】
正極側階調基準電圧の伝送後に負極側階調基準電圧を伝送する場合には、前記負極側階調基準電圧の伝送前に、前記マルチプレクサは、前記正極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられる。前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられ、前記正極出力からは前記接地電位を出力する。
【００５７】
負極側階調基準電圧の伝送後に正極側階調基準電圧を伝送する場合には、前記正極側階調基準電圧の伝送前に、前記マルチプレクサは、前記負極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられる。前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられ、前記負極出力からは前記接地電位を出力する。
【００５８】
これにより、正極側階調基準電圧の伝送と負極側階調基準電圧の伝送の間で伝送電圧を切り替える場合においても、項２と同様に、切り替えの途中で過渡的に耐圧違反を発生する恐れを回避することができる。
【００５９】
〔１０〕＜電圧送信回路＞
本願において開示される代表的な実施の形態に係る電圧送信回路（１０）は、マルチプレクサ（１）を有し、接地電位（ＧＮＤ、ＡＧＮＤ）より高電位の正極電圧（ＳＬＥＶＰ＿Ｍ）と前記接地電位より低電位の負極電圧（ＳＬＥＶＮ＿Ｍ）から前記マルチプレクサによって選択した伝送電圧（Ｇａｍｍａ＿ｏｕｔ）を、外部に接続される電圧受信回路（２０）へ送出する。
【００６０】
前記電圧送信回路（１０）は、前記接地電位より高電位の正極電源（＋ＶＤＤ，ＧＶＤＤ）と前記接地電位より低電位の負極電源（−ＶＤＤ，ＧＶＤＤＮ）とを有する。
【００６１】
前記伝送電圧として前記正極電圧を送出するときに、前記マルチプレクサは、前記正極電圧が入力され前記負極電圧の入力が遮断され、前記接地電位から前記正極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記正極電圧を前記伝送電圧として送出する。
【００６２】
前記伝送電圧として前記負極電圧を送出するときに、前記マルチプレクサは、前記負極電圧が入力され前記正極電圧の入力が遮断され、前記接地電位から前記負極電源までの範囲内の電位を持つマルチプレクサ用制御信号によって制御されることにより、前記負極電圧を前記伝送電圧として送出する。
【００６３】
これにより、項１に記載される電圧伝送回路を構成する電圧送信回路において、項１と同様の効果を奏することができる。即ち、マルチプレクサを｜正極電源−負極電源｜の高い耐圧ではなく、｜正極電源｜または｜負極電源｜の大きい方の絶対値電圧に耐圧を持つ素子で構成することができる。
【００６４】
〔１１〕＜表示ドライバ（マスター）＞
項１０において、前記電圧送信回路（１０）は、階調基準電圧発生部（１１＿Ｐ，１１＿Ｎ）と階調基準電圧選択部（１２＿Ｐ，１２＿Ｎ）とをさらに備える。
【００６５】
前記階調基準電圧発生部は、前記接地電位よりも高い複数の正極側階調基準電圧と前記接地電位よりも低い複数の負極側階調基準電圧とを発生する。前記階調基準電圧選択部は、前記複数の正極側階調基準電圧のうちの１個を選択して前記正極電圧（ＳＬＥＶＰ＿Ｍ）とし、前記複数の負極側階調基準電圧のうちの１個を選択して前記負極電圧（ＳＬＥＶＮ＿Ｍ）として、それぞれ、前記マルチプレクサ（１）に供給する。
【００６６】
これにより、複数チップで構成された表示ドライバ間で、階調基準電圧を伝送するときに、電圧送信回路となるマスター側の表示ドライバにおいて、伝送回路を構成する素子の耐圧を項１と同様に低く抑えることができる。
【００６７】
〔１２〕＜階調基準電圧の伝送シーケンス（マスター側）＞
項１１において、前記電圧送信回路（１０）は以下のように動作する。
【００６８】
前記複数の正極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の正極側階調基準電圧を順次１個ずつ選択して、前記正極電圧として前記マルチプレクサから送出する。
【００６９】
前記複数の負極側階調基準電圧を伝送する場合には、前記階調基準電圧選択部によって前記複数の負極側階調基準電圧を順次１個ずつ選択して前記負極電圧として前記マルチプレクサから送出する。
【００７０】
これにより、複数チップで構成された表示ドライバ間で、階調基準電圧を伝送するマスター側の表示ドライバにおいて、伝送シーケンスが提供される。
【００７１】
〔１３〕＜耐圧違反回避シーケンス（マスター側）＞
項１２において、前記電圧送信回路（１０）は以下のように動作する。
【００７２】
正極側階調基準電圧の伝送後に負極側階調基準電圧を伝送する場合には、前記負極側階調基準電圧の伝送前に、前記マルチプレクサは、前記正極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられる。
【００７３】
負極側階調基準電圧の伝送後に正極側階調基準電圧を伝送する場合には、前記正極側階調基準電圧の伝送前に、前記マルチプレクサは、前記負極電圧の入力が遮断され、前記接地電位を前記デマルチプレクサに対して出力し、前記マルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられる。
【００７４】
これにより、階調基準電圧を伝送するマスター側の表示ドライバにおいて、正極側階調基準電圧の伝送と負極側階調基準電圧の伝送の間で伝送電圧を切り替える場合に、項９と同様に切り替えの途中で過渡的に耐圧違反を発生する恐れを回避することができる。
【００７５】
〔１４〕＜電圧受信回路＞
本願において開示される代表的な実施の形態に係る電圧受信回路（２０）は、外部に接続される電圧送信回路（１０）から伝送される伝送電圧（Ｇａｍｍａ＿ｏｕｔ）を受信する電圧受信回路であって、正極出力（ＳＬＥＶＰ＿Ｓ）と負極出力（ＳＬＥＶＮ＿Ｓ）とを有するデマルチプレクサ（２）を備える。
【００７６】
前記電圧受信回路は、接地電位（ＧＮＤ、ＡＧＮＤ）より高電位の正極電源（＋ＶＤＤ，ＧＶＤＤ）と前記接地電位より低電位の負極電源（−ＶＤＤ，ＧＶＤＤＮ）とを有する。
【００７７】
前記デマルチプレクサは、前記伝送電圧して前記接地電位より高電位の正極電圧を受信したときには、前記接地電位から前記正極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された正極電圧を前記正極出力に出力し前記負極出力から前記接地電位を出力する。前記伝送電圧して前記接地電位より低電位の負極電圧を受信したときには、前記接地電位から前記負極電源までの範囲内の電位を持つデマルチプレクサ用制御信号によって制御されることにより、伝送された負極電圧を前記負極出力に出力し前記正極出力からは前記接地電位を出力する。
【００７８】
これにより、項１に記載される電圧伝送回路を構成する電圧受信回路において、項１と同様の効果を奏することができる。即ち、デマルチプレクサを｜正極電源−負極電源｜の高い耐圧ではなく、｜正極電源｜または｜負極電源｜の大きい方の絶対値電圧に耐圧を持つ素子で構成することができる。
【００７９】
〔１５〕＜表示ドライバ（スレーブ）＞
項１４において、階調基準電圧選択供給部（２１）と階調基準電圧保持発生部（２２＿Ｐ，２２＿Ｎ）とソース線駆動部とをさらに備える。
【００８０】
前記階調基準電圧選択供給部は、前記デマルチプレクサから出力される正極電圧（ＳＬＥＶＰ＿Ｓ）または負極電圧（ＳＬＥＶＮ＿Ｓ）を、前記階調基準電圧保持発生部に供給する。前記階調基準電圧保持発生部は、複数の電圧保持回路からなる階調基準電圧保持部を備え、前記階調基準電圧選択供給部から供給される正極電圧または負極電圧を階調基準電圧として前記電圧保持回路に保持し、複数の前記階調基準電圧に基づいて複数の階調基準電圧を生成する。前記ソース線駆動部は、前記複数の階調基準電圧に基づいて、外部に接続される表示パネルのソース線を駆動する。
【００８１】
これにより、複数チップで構成された表示ドライバ間で、階調基準電圧を伝送するときに、電圧送信回路となるスレーブ側の表示ドライバにおいて、伝送回路を構成する素子の耐圧を項１と同様に低く抑えることができる。
【００８２】
〔１６〕＜階調基準電圧の伝送シーケンス（スレーブ側）＞
項１５において、前記電圧受信回路（２０）は以下のように動作する。
【００８３】
前記デマルチプレクサから出力される正極電圧（ＳＬＥＶＰ＿Ｓ）または負極電圧（ＳＬＥＶＮ＿Ｓ）を、前記階調基準電圧選択供給部によって前記複数の電圧保持回路に順次供給して保持させる。
【００８４】
これにより、複数チップで構成された表示ドライバ間で、階調基準電圧を伝送するスレーブ側の表示ドライバにおいて、伝送シーケンスが提供される。
【００８５】
〔１７〕＜耐圧違反回避シーケンス（スレーブ側）＞
項１６において、前記電圧受信回路（２０）は以下のように動作する。
【００８６】
正極側階調基準電圧の伝送後に負極側階調基準電圧を伝送する場合には、前記負極側階調基準電圧の伝送前に、前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記負極電源までの範囲内の電位を持つ信号に切り替えられ、前記正極出力から前記接地電位を出力する。
【００８７】
負極側階調基準電圧の伝送後に正極側階調基準電圧を伝送する場合には、前記正極側階調基準電圧の伝送前に、前記デマルチプレクサは、前記デマルチプレクサ用制御信号が前記接地電位から前記正極電源までの範囲内の電位を持つ信号に切り替えられ、前記負極出力からは前記接地電位を出力する。
【００８８】
これにより、階調基準電圧を伝送するスレーブ側の表示ドライバにおいて、正極側階調基準電圧の伝送と負極側階調基準電圧の伝送の間で伝送電圧を切り替える場合に、項９と同様に切り替えの途中で過渡的に耐圧違反を発生する恐れを回避することができる。
【００８９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００９０】
〔実施形態１〕
図１は、本発明の電圧伝送回路１００の基本的な構成例を示すブロック図である。
【００９１】
電圧伝送回路１００は、電圧送信回路１０と電圧受信回路２０から構成される。電圧送信回路１０は、マルチプレクサ１とマルチプレクサ１に制御信号を供給する入力選択制御部３と、伝送対象である伝送電圧を送出する送信端子５とを含んで構成される。電圧受信回路２０は、デマルチプレクサ２と、デマルチプレクサ２に制御信号を供給する出力選択制御部４と、伝送対象である伝送電圧を受信する受信端子６とを含んで構成される。電圧送信回路１０においてマルチプレクサ１の入力に接続されるスイッチＳＷＰＭ＿ＭとＳＷＮＭ＿Ｍと入力選択制御部３の電源に接続されるスイッチＳＷＰＣ＿ＭとＳＷＮＣ＿Ｍ、及び、電圧受信回路２０においてデマルチプレクサ２の出力に接続されるスイッチＳＷＰＭ＿ＳとＳＷＮＭ＿Ｓと出力選択制御部４の電源に接続されるスイッチＳＷＰＣ＿ＳとＳＷＮＣ＿Ｓの作用については後述する。電圧送信回路１０と電圧受信回路２０は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、それぞれシリコンなどの単一半導体基板上に形成される。
【００９２】
電圧送信回路１０は、正極側電圧ＶｒｅｆＰと負極側電圧ＶｒｅｆＮの一方をマルチプレクサ１によって選択して、送信端子５から伝送電圧として送出し、電圧受信回路２０は、受信端子６で受信する伝送電圧を、デマルチプレクサ２で弁別して正極側出力か負極側出力に出力する。電圧送信回路１０の正極側電圧は電圧受信回路２０の正極側出力に、電圧送信回路１０の負極側電圧は電圧受信回路２０の負極側出力に、それぞれ伝送される。正極側と負極側の両方の電圧を伝送するとき、及び、正極側、負極側で複数の電圧を伝送するときには、マルチプレクサ１とデマルチプレクサ２を同期して切り替えながら、順次伝送する。伝送される正極側と負極側の電圧は、例えば、表示ドライバの階調電圧を発生させるための基準電圧である。この他、測定や制御のための参照電圧であってもよい。複数の測定点に同一の参照電圧を伝送する装置や、複数の制御装置に同じ動作をさせるために、同一の制御電圧を伝送する装置に好適である。
【００９３】
電圧送信回路１０と電圧受信回路２０は、接地電位ＧＮＤ（０Ｖ）より高い正極電源（＋ＶＤＤ）と負極電源（−ＶＤＤ）とを有する。伝送される正極電圧ＶｒｅｆＰと負極電圧ＶｒｅｆＮは、電源電圧との間で＋ＶＤＤ≧ＶｒｅｆＰ＞０Ｖ＞ＶｒｅｆＮ≧−ＶＤＤの関係を満たすものとする。電圧送信回路１０と電圧受信回路２０とで電源電圧の値が異なってもよく、また、正極側と負極側で絶対値が異なっていてもよいが、理解を助けるために同じ値（±ＶＤＤ）を例示する。また、本発明の要旨を逸脱しない範囲で、ＶｒｅｆＰ≧＋ＶＤＤ、ＶｒｅｆＮ≦−ＶＤＤでも動作する仕様とすることは容易である。
【００９４】
電圧を伝送する動作について説明する。
【００９５】
正極電圧ＶｅｒｆＰを伝送するときに、電圧送信回路１０では、マルチプレクサ１に正極電圧ＶｅｒｆＰが入力され、マルチプレクサ１の他方の入力は、負極電圧ＶｒｅｆＮから遮断され接地電位（ＧＮＤ，０Ｖ）にシャントされる。マルチプレクサ１は、正極電圧ＶｅｒｆＰを選択して送信端子５に出力する。伝送電圧として正極電圧ＶｅｒｆＰが出力される。図１ではスイッチＳＷＰＭ＿Ｍを正極電圧ＶｅｒｆＰ側に、スイッチＳＷＮＭ＿Ｍを接地電位（ＧＮＤ，０Ｖ）側に接続することによって実現される。入力選択制御部３には電源として正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とが供給され、マルチプレクサ１を制御する信号線の電位が、その電源の範囲、即ち、正極電源（＋ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限される。これにより、マルチプレクサ１に印加される信号の電圧は、正極電源（＋ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限されることとなる。
【００９６】
一方、電圧受信回路２０では、伝送電圧として正極電圧ＶｅｒｆＰを受信端子６からデマルチプレクサ２に入力する。デマルチプレクサ２の正極側出力は、スイッチＳＷＰＭ＿Ｓによって導通され、他方の負極側出力はスイッチＳＷＮＭ＿Ｓによってデマルチプレクサ２から遮断され接地電位（ＧＮＤ，０Ｖ）にシャントされる。出力選択制御部４には電源として正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とが供給され、デマルチプレクサ２を制御する信号線の電位が、その電源の範囲、即ち、正極電源（＋ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限される。これにより、デマルチプレクサ２に印加される信号の電圧は、正極電源（＋ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限されることとなる。
【００９７】
負極電圧ＶｅｒｆＮを伝送するときに、電圧送信回路１０では、マルチプレクサ１の一方の入力は、正極電圧ＶｒｅｆＰから遮断され接地電位（ＧＮＤ，０Ｖ）にシャントされ、他方の入力に負極電圧ＶｅｒｆＮが入力され、マルチプレクサ１は、負極電圧ＶｅｒｆＮを選択して送信端子５に出力する。伝送電圧として負極電圧ＶｅｒｆＮが出力される。図１ではスイッチＳＷＰＭ＿Ｍを接地電位（ＧＮＤ，０Ｖ）側に、スイッチＳＷＮＭ＿Ｍを負極電圧ＶｅｒｆＮ側に接続することによって実現される。入力選択制御部３には電源として負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とが供給され、マルチプレクサ１を制御する信号線の電位が、その電源の範囲、即ち、負極電源（−ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限される。これにより、マルチプレクサ１に印加される信号の電圧は、負極電源（−ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限されることとなる。
【００９８】
一方、電圧受信回路２０では、伝送電圧として負極電圧ＶｅｒｆＮを受信端子６からデマルチプレクサ２に入力する。デマルチプレクサ２の正極側出力は、スイッチＳＷＰＭ＿Ｓによってデマルチプレクサ２から遮断され接地電位（ＧＮＤ，０Ｖ）にシャントされ、他方の負極側出力はスイッチＳＷＮＭ＿Ｓによって導通される。出力選択制御部４には電源として負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とが供給され、デマルチプレクサ２を制御する信号線の電位が、その電源の範囲、即ち、負極電源（−ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限される。これにより、デマルチプレクサ２に印加される信号の電圧は、負極電源（−ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限されることとなる。
【００９９】
以上のように、マルチプレクサ１とデマルチプレクサ２に印加される電圧は、それぞれ、正極電圧ＶｅｒｆＰを伝送するときには、正極電源（＋ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限され、負極電圧ＶｅｒｆＮを伝送するときには、負極電源（−ＶＤＤ）から接地電位ＧＮＤ（０Ｖ）までに制限される。正極と負極、いずれの電圧を伝送するときにも、それぞれについては、｜正極電源−負極電源｜＝２ＶＤＤの高い耐圧ではなく、｜正極電源｜または｜負極電源｜、の大きい方の絶対値電圧、上述の例では｜＋ＶＤＤ｜＝｜−ＶＤＤ｜＝ＶＤＤに耐圧を持つ素子で構成することができる。
【０１００】
＜耐圧違反回避シーケンス＞
伝送電圧を正極電圧ＶｅｒｆＰと負極電圧ＶｅｒｆＮとの間で切り替える場合について説明する。
【０１０１】
正極電圧ＶｅｒｆＰの伝送後に負極電圧ＶｅｒｆＮを伝送する場合には、負極電圧ＶｅｒｆＮの伝送前に、スイッチＳＷＰＭ＿Ｍにより、マルチプレクサ１への正極電圧ＶｅｒｆＰの入力が遮断され、接地電位（ＧＮＤ，０Ｖ）にシャントされる。マルチプレクサ１の入力はどちらも接地電位（ＧＮＤ，０Ｖ）にシャントされ、送信端子５からは接地電位（０Ｖ）が出力される。その後、入力選択制御部３に供給される電源が、スイッチＳＷＰＣ＿ＭとＳＷＮＣ＿Ｍにより、正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）から、負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とに切り替えられる。このとき、マルチプレクサ１の制御信号は、＋ＶＤＤから−ＶＤＤに変化する可能性があるが、入力が０Ｖにシャントされているので、過渡的にも＋ＶＤＤと−ＶＤＤが同時に印加される状態（耐圧違反）は生じない。これに合わせて電圧受信回路２０では、出力選択制御回路４に供給される電源が、スイッチＳＷＰＣ＿ＳとＳＷＮＣ＿Ｓにより、正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）から、負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とに切り替えられる。また、デマルチプレクサ２の正極側出力は、接地電位（０Ｖ）にシャントされる。このとき、デマルチプレクサ２の制御信号は、＋ＶＤＤから−ＶＤＤに変化する可能性があるが、入力が０Ｖにシャントされているので、デマルチプレクサ２においても過渡的にも＋ＶＤＤと−ＶＤＤが同時に印加される状態（耐圧違反）は生じない。その後、電圧送信回路１０においてマルチプレクサ１の入力に負極電圧ＶｒｅｆＮが供給され、選択されて送信端子５から出力される。電圧受信回路２０では、受信した負極電圧ＶｒｅｆＮをデマルチプレクサ２から負極側出力に出力する。
【０１０２】
この逆に、負極電圧ＶｅｒｆＮの伝送後に正極電圧ＶｅｒｆＰを伝送する場合には、正極電圧ＶｅｒｆＰの伝送前に、スイッチＳＷＮＭ＿Ｍにより、マルチプレクサ１への負極電圧ＶｅｒｆＮの入力が遮断され、接地電位（ＧＮＤ，０Ｖ）にシャントされる。マルチプレクサ１の入力はどちらも接地電位（ＧＮＤ，０Ｖ）にシャントされ、送信端子５からは接地電位（０Ｖ）が出力される。その後、入力選択制御部３に供給される電源が、スイッチＳＷＰＣ＿ＭとＳＷＮＣ＿Ｍにより、負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）から、正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とに切り替えられる。このとき、マルチプレクサ１の制御信号は、−ＶＤＤから＋ＶＤＤに変化する可能性があるが、入力が０Ｖにシャントされているので、過渡的にも＋ＶＤＤと−ＶＤＤが同時に印加される状態（耐圧違反）は生じない。これに合わせて電圧受信回路２０では、出力選択制御回路４に供給される電源が、スイッチＳＷＰＣ＿ＳとＳＷＮＣ＿Ｓにより、負極電源（−ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）から、正極電源（＋ＶＤＤ）と接地電位ＧＮＤ（０Ｖ）とに切り替えられる。また、デマルチプレクサ２の負極側出力は、接地電位（０Ｖ）にシャントされる。このとき、デマルチプレクサ２の制御信号は、＋ＶＤＤから−ＶＤＤに変化する可能性があるが、入力が０Ｖにシャントされているので、デマルチプレクサ２においても過渡的にも＋ＶＤＤと−ＶＤＤが同時に印加される状態（耐圧違反）は生じない。その後、電圧送信回路１０においてマルチプレクサ１の入力に正極電圧ＶｒｅｆＰが供給され、選択されて送信端子５から出力される。電圧受信回路２０では、受信した負極電圧ＶｒｅｆＰをデマルチプレクサ２から正極側出力に出力する。
【０１０３】
これにより、正極電圧ＶｒｅｆＰの伝送と負極電圧ＶｒｅｆＮの伝送との間で相互に切り替える場合においても、切り替えの途中で過渡的に耐圧違反を発生する恐れを回避することができる。
【０１０４】
図１には、スイッチＳＷＰＭ＿Ｍ，ＳＷＮＭ＿Ｍ，ＳＷＰＣ＿Ｍ，ＳＷＮＣ＿Ｍを有する電圧送信回路１０と、スイッチＳＷＰＭ＿Ｓ，ＳＷＮＭ＿Ｓ，ＳＷＰＣ＿Ｓ，ＳＷＮＣ＿Ｓを有する電圧受信回路２０を示したが、各スイッチは上記の電圧印加シーケンスを実現するための一例に過ぎず、他の形態によって実装されても良い。
【０１０５】
電圧送信回路１０と電圧受信回路２０は、伝送される電圧が正極電圧ＶｒｅｆＰか負極電圧ＶｒｅｆＮかを同期して動作するのが好適である。同期のための制御信号を授受する構成とすることによって、切り替えのタイミング制御を容易かつ正確に実行することができる。一方、同期のための制御信号を授受せず、電圧受信回路２０に伝送電圧の極性判定回路を設け、伝送電圧の極性に基づいて、出力選択制御部４等の制御を行ってもよい。
【０１０６】
本発明は、電圧送信回路１０と電圧受信回路２０の一方にのみ適用しても良い。電圧送信回路１０を含む半導体チップと電圧受信回路２０を含む半導体チップとで構成するとき、高耐圧素子を使用することができるチップでは、必ずしも本発明の構成を採用する必要がないからである。一方、高耐圧素子を使用することができるチップにおいて本発明を適用した場合には、マルチプレクサ１やデマルチプレクサ２を、当該高耐圧素子を使わずより低い耐圧の素子によって構成することができるので、チップ面積を低減することができるという効果は、なおも奏することができる。
【０１０７】
図１には、１個の電圧送信回路１０に、１個の電圧受信回路２０が接続される例を示したが、複数の電圧受信回路を設けてもよい。
【０１０８】
〔実施形態２〕
図２は、本発明の電圧伝送回路１００が適用される、液晶表示装置２００の構成例を示すブロック図である。液晶表示装置２００は、液晶パネル（ＬＣＤ）３０と、複数チップの表示ドライバ１０、２０＿１、２０＿２、…から構成される。表示ドライバ１０、２０＿１、２０＿２、…は、それぞれ単一の半導体チップ（ＩＣ）で構成され、液晶パネル（ＬＣＤ）３０のガラス基板上に実装されて、接続される複数のソース線を駆動する。ソース線には、同一のライン上の複数の画素に表示される画像データに対応する電圧が印加される。画像データに対応する電圧は、それぞれの表示ドライバ１０、２０＿１、２０＿２、…で生成される階調電圧から、表示される画像データに対応する電圧が選択され或いは生成されるので、複数の表示ドライバ１０、２０＿１、２０＿２、…で生成される階調電圧が、各階調で等しい必要がある。そこで、図２に図示されるように、１個の表示ドライバ１０をマスターとし、電圧送信回路１０として機能させ、他の表示ドライバ２０＿１、２０＿２、…をスレーブとし、電圧受信回路２０として機能させる。各表示ドライバ１０、２０＿１、２０＿２、…で階調電圧を生成するための、階調基準電圧を、電圧送信回路１０として機能するマスター表示ドライバ１０から、各スレーブ表示ドライバ２０＿１、２０＿２、…に伝送することにより、互いに等しい階調電圧が生成される。上述した通り、液晶表示装置では液晶の焼き付きを防止する反転駆動を行うあるため、階調基準電圧は、一般に正極側と負極側の２組が利用される。階調基準電圧は、例えば正極側は０Ｖ〜＋６Ｖで、負極側は０Ｖ〜−６Ｖである。階調電圧の階調数は、画像データのビット数に応じて決まるが、これを生成するための階調基準電圧は、表示パネルのガンマ特性を適度な精度で補正することができる程度に間引いて伝送されればよい。
【０１０９】
図３は、図２の液晶表示装置２００のより詳細な構成例を示すブロック図である。
【０１１０】
１個のマスター表示ドライバ１０と１個のスレーブ表示ドライバ２０のみが示され、特に、階調基準電圧の伝送に関わる回路部分のみが図示される。
【０１１１】
マスター表示ドライバ１０は、正極側の階調基準電圧発生部（Gamma voltages (Positive)）１１＿Ｐと階調基準電圧選択部１２＿Ｐ、負極側の階調基準電圧発生部（Gamma voltages (Negative)）１１＿Ｎと階調基準電圧選択部１２＿Ｎ、マルチプレクサ１、入力選択制御部（Well voltage control）３、及び制御部（Control logic）１３を含んで構成される。階調基準電圧発生部１１＿Ｐは、正極側の階調基準電圧を生成する。例えば、０Ｖ〜＋６Ｖの範囲で１０数階調の基準電圧を生成する。階調基準電圧選択部１２＿Ｐは、正極側の複数の階調基準電圧のうちの１個を選んで、マルチプレクサ１の正極側ＳＬＥＶＰ＿Ｍに入力する。階調基準電圧発生部１１＿Ｎは、負極側の階調基準電圧を生成する。例えば、−６Ｖ〜０Ｖの範囲で１０数階調の基準電圧を生成する。階調基準電圧選択部１２＿Ｎは、負極側の複数の階調基準電圧のうちの１個を選んで、マルチプレクサ１の負極側ＳＬＥＶＮ＿Ｍに入力する。マルチプレクサ１と入力選択制御部３は、上述の実施形態１と同様に動作する。入力選択制御部３は、供給される電源の電圧が０Ｖ〜＋ＶＤＤに設定されることによりマルチプレクサ１の制御信号の電位が０Ｖ〜＋ＶＤＤになるように設定され、０Ｖ〜−ＶＤＤに設定されることによりマルチプレクサ１の制御信号の電位が０Ｖ〜−ＶＤＤになるように設定される。マルチプレクサ１の制御信号には、マルチプレクサを構成するパスゲート（ＭＯＳトランジスタ）のウェル電位を供給する制御信号も含まれる。制御部１３は、入力選択制御部３に対するタイミング制御を行う。
【０１１２】
スレーブ表示ドライバ２０は、デマルチプレクサ２、出力選択制御部４、階調基準電圧選択供給部（Comparator and Trimming Circuit）２１、正極側と負極側の階調基準電圧保持発生部（Gamma voltages (Positive/Negative)）２２＿Ｐと２２＿Ｎ、及び制御部（Control logic）２３を含んで構成される。デマルチプレクサ２と出力選択制御部４は、上述の実施形態１と同様に動作する。制御部２３は、出力選択制御部４に対するタイミング制御を行う。階調基準電圧選択供給部（Comparator and Trimming Circuit）２１には、デマルチプレクサ２の正極出力ＳＬＥＶＰ＿Ｓと負極出力ＳＬＥＶＮ＿Ｓはそれぞれ階調基準電圧選択供給部（Comparator and Trimming Circuit）２１に入力され、正極側と負極側の階調基準電圧保持発生部（Gamma voltages (Positive/Negative)）２２＿Ｐと２２＿Ｎに供給される。階調基準電圧選択供給部（Comparator and Trimming Circuit）２１は、デマルチプレクサ２の正極出力ＳＬＥＶＰ＿Ｓと負極出力ＳＬＥＶＮ＿に順次伝送されてくる正極側電圧と負極側電圧を保持して、正極側と負極側の階調基準電圧保持発生部（Gamma voltages (Positive/Negative)）２２＿Ｐと２２＿Ｎに供給する。伝送された正極側電圧と負極側電圧は、アナログのサンプルホールド回路を必要な階調基準電圧の数だけ設けて、受信する度にサンプルしホールド（保持）する。これはアナログ的な保持である。サンプルホールド回路は、正極側と負極側の階調基準電圧保持発生部（Gamma voltages (Positive/Negative)）２２＿Ｐと２２＿Ｎに備えても良い。一方、伝送された正極側電圧と負極側電圧をディジタル値として保持することもできる。例えば、伝送された正極側電圧と負極側電圧をアナログ／ディジタル変換器によってディジタル値に変換し、レジスタに保持する。また例えば、正極側と負極側の階調基準電圧保持発生部（Gamma voltages (Positive/Negative)）２２＿Ｐと２２＿Ｎがそれぞれ独自に階調基準電圧を発生するように構成し、発生した階調基準電圧を伝送されてくる階調基準電圧と比較して、その差分である較正値（キャリブレーション値、或いは、トリミング値）を、アナログ的、或いはディジタル的に保持するように構成しても良い。ディジタル的に保持することにより、時間と共に変化することがなくなるため、階調基準電圧の伝送は、電源投入時に１回実行すれば済む。一方、周期的に電圧伝送を行なうことにより、温度変化などの環境の変化によって、マスターとスレーブで階調基準電圧に差が生じても、これを補正することができる。デマルチプレクサ１と出力選択制御部４は、上述の実施形態１と同様に動作する。出力選択制御部４は、供給される電源の電圧が０Ｖ〜＋ＶＤＤに設定されることによりデマルチプレクサ２の制御信号の電位が０Ｖ〜＋ＶＤＤになるように設定され、０Ｖ〜−ＶＤＤに設定されることによりデマルチプレクサ２の制御信号の電位が０Ｖ〜−ＶＤＤになるように設定される。デマルチプレクサ２の制御信号には、デマルチプレクサを構成するパスゲート（ＭＯＳトランジスタ）のウェル電位を供給する制御信号も含まれる。制御部２３は、出力選択制御部４に対するタイミング制御を行う。
【０１１３】
電圧送信回路１０側の制御部１３と電圧受信回路２０側の制御部１３と２３は、互いに同期信号ＳＹＮＣ（例えば水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ）を授受することにより、正極側と負極側の階調基準電圧のどちらを転送するかの同期タイミング制御を行って、上述の耐圧違反回避シーケンス等を実行する。
【０１１４】
図４は、図２の液晶表示装置２００において階調基準電圧を伝送するための構成を示すブロック図である。
【０１１５】
マスター表示ドライバ１０とスレーブ表示ドライバ２０は、それぞれホストプロセッサ４０に接続され、水平同期信号ＨＳＹＮＣ＿ＭとＨＳＹＮＣ＿Ｓ，及びそれぞれの表示データが供給される。マスター表示ドライバ１０にはさらに、垂直同期信号ＶＳＹＮＣが供給される。マスター表示ドライバ１０は、供給される垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣ＿Ｍから、表示動作用クロック、垂直同期信号ＶＳＹＮＣ＿ＯＵＴ及び水平同期信号ＨＳＹＮＣ＿ＯＵＴを生成して出力する。出力された、表示動作用クロック、垂直同期信号ＶＳＹＮＣ＿ＯＵＴ及び水平同期信号ＨＳＹＮＣ＿ＯＵＴは、それぞれ、マスター表示ドライバ１０とスレーブ表示ドライバ２０の表示用クロックＤＩＳＰ＿Ｃｌｏｃｋ、表示用垂直同期信号ＤＩＳＰ＿ＶＳＹＮＣ及び表示用水平同期信号ＤＩＳＰ＿ＨＳＹＮＣに入力される。これにより、表示のためのタイミング制御において、同期をとることができる。同じ同期信号は、階調基準電圧の伝送のための同期にも利用することができる。
【０１１６】
図５は、図４の液晶表示装置２００における階調基準電圧の伝送シーケンスの一例を示すタイミングチャートである。横軸は時刻であり、縦軸方向に上から順に、表示ドライバの状態、ＨＳＹＮＣ＿Ｍ、ＨＳＹＮＣ＿Ｓ、ＶＳＹＮＣ＿ＯＵＴ、ＨＳＹＮＣ＿ＯＵＴ、マスター表示ドライバ１０とスレーブ表示ドライバ２０それぞれの、ＤＩＳＰ＿ＶＳＹＮＣ、ＤＩＳＰ＿ＨＳＹＮＣ及び階調基準電圧調整動作が示される。ＨＳＹＮＣ＿ＭとＨＳＹＮＣ＿Ｓは、ホストプロセッサ４０からマスター表示ドライバ１０とスレーブ表示ドライバ２０にそれぞれ入力される水平同期信号である。ＶＳＹＮＣ＿ＯＵＴとＨＳＹＮＣ＿ＯＵＴは、それぞれマスター表示ドライバ１０から出力される、垂直同期信号と水平同期信号である。ＤＩＳＰ＿ＶＳＹＮＣとＤＩＳＰ＿ＨＳＹＮＣは、マスター表示ドライバ１０とスレーブ表示ドライバ２０に供給される表示用垂直同期信号と水平同期信号であり、同じＶＳＹＮＣ＿ＯＵＴとＨＳＹＮＣ＿ＯＵＴから生成されるので、同期している。
【０１１７】
時刻ｔ０〜ｔ１はスタンバイ期間、時刻ｔ１〜ｔ４はパワーオン期間、時刻ｔ４〜ｔ１１が階調基準電圧調整期間、時刻ｔ１１以降が表示期間である。時刻ｔ１〜ｔ４のパワーオン期間には、ホストプロセッサからＨＳＹＮＣ＿ＭとＨＳＹＮＣ＿Ｓが供給され、マスター表示ドライバ１０がＶＳＹＮＣ＿ＯＵＴとＨＳＹＮＣ＿ＯＵＴの供給を開始し、マスター表示ドライバ１０とスレーブ表示ドライバ２０への、表示用垂直同期信号ＤＩＳＰ＿ＶＳＹＮＣと水平同期信号ＤＩＳＰ＿ＨＳＹＮＣの供給が開始される。
【０１１８】
時刻ｔ４〜ｔ８は正極側の階調基準電圧調整期間である。時刻ｔ４〜ｔ５に入力選択制御部３への電源供給が０Ｖ〜＋ＶＤＤに設定されるなどにより、マルチプレクサ１の制御信号の電位が０Ｖ〜＋ＶＤＤになるように設定される。時刻ｔ５、ｔ６、ｔ７、…には、正極側の階調基準電圧ＶｒｅｆＰ１、ＶｒｅｆＰ２、ＶｒｅｆＰ３、…が、マスター表示ドライバ１０からスレーブ表示ドライバ２０へ順次転送される。次の時刻ｔ８〜ｔ９はウェル電圧の切換期間である。マスター表示ドライバ１０において、入力選択制御部３への電源供給が０Ｖ〜＋ＶＤＤから０Ｖ〜−ＶＤＤに変更される（切替えられる）などにより、マルチプレクサ１の制御信号の電位が０Ｖ〜＋ＶＤＤから０Ｖ〜−ＶＤＤに変更される。このとき、マルチプレクサ１を構成するパスゲート（ＭＯＳトランジスタ）のウェル電圧が、これに伴って変更される。スレーブ表示ドライバ２０においては、出力選択制御部４への電源供給が０Ｖ〜＋ＶＤＤから０Ｖ〜−ＶＤＤに変更される（切替えられる）などにより、デマルチプレクサ１の制御信号の電位が０Ｖ〜＋ＶＤＤから０Ｖ〜−ＶＤＤに変更される。このとき、デマルチプレクサ２を構成するパスゲート（ＭＯＳトランジスタ）のウェル電圧が、これに伴って変更される。時刻ｔ９〜ｔ１１は負極側の階調基準電圧調整期間である。時刻ｔ９、ｔ１０、…には、負極側の階調基準電圧ＶｒｅｆＮ１、ＶｒｅｆＮ２、…が、マスター表示ドライバ１０からスレーブ表示ドライバ２０へ順次転送される。以上により、正極側と負極側の階調基準電圧が、マスター表示ドライバ１０からスレーブ表示ドライバ２０へ転送され、同じ階調基準電圧での動作が可能となり、時刻ｔ１１に表示期間が開始される。
【０１１９】
図６は、本発明の電圧伝送回路１００の詳細な構成例を示す回路図である。電圧送信回路１０のマルチプレクサ１と入力選択制御部３の一部の回路と、電圧受信回路２０のデマルチプレクサ２と出力選択制御部４の一部の回路が示される。ＧＡＭＭＡ＿ＯＵＴは伝送電圧を送受する信号線で、送信端子５と受信端子６は図示が省略されている。ここで、ＡＧＮＤは接地電位、ＧＶＤＤは正極電源、ＧＶＤＤＮは負極電源である。例えば、ＡＧＮＤは０Ｖ、ＧＶＤＤは＋６Ｖ、ＧＶＤＤＮは−６Ｖである。
【０１２０】
電圧送信回路１０において、マルチプレクサ１には正極側と負極側の階調基準電圧選択部１２＿Ｐと１２＿Ｎ（図６には不図示、図３参照）から、正極側の階調電圧が正極側入力端子ＳＬＥＶＰ＿Ｍに入力され、負極側の階調電圧が負極側入力端子ＳＬＥＶＮ＿Ｍに入力される。正極側入力端子ＳＬＥＶＰ＿Ｍとマルチプレクサ１の出力端子の間には、２個のＣＭＯＳスイッチＳＷＰ１＿ＭとＳＷＰ２＿Ｍが直列に接続され、負極側入力端子ＳＬＥＶＮ＿Ｍと出力端子の間には、２個のＣＭＯＳスイッチＳＷＮ１＿ＭとＳＷＮ２＿Ｍが直列に接続されている。正極側の２個のＣＭＯＳスイッチＳＷＰ１＿ＭとＳＷＰ２＿Ｍの中間ノードＳＰ＿ＭにはＡＧＮＤへのシャントスイッチＳＷＰＳ＿Ｍが接続され、負極側の２個のＣＭＯＳスイッチＳＷＮ１＿ＭとＳＷＮ２＿Ｍの中間ノードＳＮ＿ＭにはＡＧＮＤへのシャントスイッチＳＷＮＳ＿Ｍが接続されている。入力端子側のＣＭＯＳスイッチＳＷＰ１＿ＭとＳＷＮ１＿Ｍは、それぞれ、制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭとＮＥＧＡ＿ＳＳＥＬ＿Ｍによってオン／オフ制御される。シャントスイッチＳＷＰＳ＿ＭとＳＷＮＳ＿Ｍは、それぞれ、制御信号ＰＯＳＩ＿ＧＳＥＬ＿ＭとＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿Ｍによってオン／オフ制御される。出力端子側のＣＭＯＳスイッチＳＷＰ２＿ＭとＳＷＮ２＿Ｍは、それぞれを構成するＭＯＳトランジスタのゲート端子と基板電位（ウェル電位）が入力選択制御部３から制御されることによって、オン／オフ制御される。
【０１２１】
入力選択制御部３は、ＣＭＯＳインバータと同じ回路構成を採る、ＰチャネルＭＯＳトランジスタＱＰ＿ＭとＮチャネルＭＯＳトランジスタＱＮ＿Ｍとを含んで構成される。ＱＰ＿ＭとＱＮ＿Ｍのゲート端子は短絡されてＡＧＮＤに接続され、ソース端子も短絡されて制御信号ＳＥＬ＿ＷＬ＿Ｍを出力する。ＱＰ＿Ｍの基板電位（ウェル電位）はＧＶＤＤに接続され、ドレイン端子は制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｍに接続されている。ＱＮ＿Ｍの基板電位（ウェル電位）はＧＶＤＤＮに接続され、ドレイン端子は制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｍに接続されている。制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｍには、正極電源ＧＶＤＤまたは接地電位ＡＧＮＤのどちらかが印加され、制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｍには、接地電位ＡＧＮＤまたは負極電源ＧＶＤＤＮのどちらかが印加される。
【０１２２】
マルチプレクサ１の正極側で出力端子に近いＣＭＯＳスイッチＳＷＰ２＿Ｍを構成するＰチャネルＭＯＳトランジスタＰ＿ＳＷＰ２＿Ｍのゲート端子はＡＧＮＤに接続され、ウェルは制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｍに接続され、ＮチャネルＭＯＳトランジスタＮ＿ＳＷＰ２＿Ｍのゲート端子は制御信号ＳＥＬ＿ＷＬ＿Ｍに接続され、ウェルは制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｍに接続されている。負極側で出力端子に近いＣＭＯＳスイッチＳＷＮ２＿Ｍを構成するＰチャネルＭＯＳトランジスタＰ＿ＳＷＮ２＿Ｍのゲート端子は制御信号ＳＥＬ＿ＷＬ＿Ｍに接続されウェルは制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｍに接続され、ＮチャネルＭＯＳトランジスタＮ＿ＳＷＮ２＿Ｍのゲート端子はＡＧＮＤに接続されウェルは制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｍに接続されている。
【０１２３】
電圧受信回路２０において、デマルチプレクサ２の正極出力ＳＬＥＶＰ＿Ｓと負極出力ＳＬＥＶＮ＿Ｓはそれぞれ階調基準電圧選択供給部２１（図６には不図示、図３参照）に入力される。デマルチプレクサ２の入力端子と正極出力ＳＬＥＶＰ＿Ｓの間には、２個のＣＭＯＳスイッチＳＷＰ２＿ＳとＳＷＰ１＿Ｓが直列に接続され、入力端子と負極出力ＳＬＥＶＮ＿Ｓの間には、２個のＣＭＯＳスイッチＳＷＮ２＿ＳとＳＷＮ１＿Ｓが直列に接続されている。正極側の２個のＣＭＯＳスイッチＳＷＰ２＿ＳとＳＷＰ１＿Ｓの中間ノードＳＰ＿ＳにはＡＧＮＤへのシャントスイッチＳＷＰＳ＿Ｓが接続され、負極側の２個のＣＭＯＳスイッチＳＷＮ２＿ＳとＳＷＮ１＿Ｓの中間ノードＳＮ＿ＳにはＡＧＮＤへのシャントスイッチＳＷＮＳ＿Ｓが接続されている。出力端子側のＣＭＯＳスイッチＳＷＰ１＿ＳとＳＷＮ１＿Ｓは、それぞれ、制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳとＮＥＧＡ＿ＳＳＥＬ＿Ｓによってオン／オフ制御される。シャントスイッチＳＷＰＳ＿ＳとＳＷＮＳ＿Ｓは、それぞれ、制御信号ＰＯＳＩ＿ＧＳＥＬ＿ＳとＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿Ｓによってオン／オフ制御される。
【０１２４】
出力選択制御部４は、ＣＭＯＳインバータと同じ回路構成を採る、ＰチャネルＭＯＳトランジスタＱＰ＿ＳとＮチャネルＭＯＳトランジスタＱＮ＿Ｓとを含んで構成される。ＱＰ＿ＳとＱＮ＿Ｓのゲート端子は短絡されてＡＧＮＤに接続され、ソース端子も短絡されて制御信号ＳＥＬ＿ＷＬ＿Ｓを出力する。ＱＰ＿Ｓの基板電位（ウェル電位）はＧＶＤＤに接続され、ドレイン端子は制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｓに接続されている。ＱＮ＿Ｓの基板電位（ウェル電位）はＧＶＤＤＮに接続され、ドレイン端子は制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｓに接続されている。制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｓには、正極電源ＧＶＤＤまたは接地電位ＡＧＮＤのどちらかが印加され、制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｓには、接地電位ＡＧＮＤまたは負極電源ＧＶＤＤＮのどちらかが印加される。
【０１２５】
デマルチプレクサ２の正極側で入力端子に近いＣＭＯＳスイッチＳＷＰ２＿Ｓを構成するＰチャネルＭＯＳトランジスタＰ＿ＳＷＰ２＿Ｓのゲート端子はＡＧＮＤに接続され、ウェルは制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｓに接続され、ＮチャネルＭＯＳトランジスタＮ＿ＳＷＰ２＿Ｓのゲート端子は制御信号ＳＥＬ＿ＷＬ＿Ｓに接続され、ウェルは制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｓに接続されている。負極側で入力端子に近いＣＭＯＳスイッチＳＷＮ２＿Ｓを構成するＰチャネルＭＯＳトランジスタＰ＿ＳＷＮ２＿Ｓのゲート端子は制御信号ＳＥＬ＿ＷＬ＿Ｓに接続されウェルは制御信号ＰＯＳＩ＿ＷＳＥＬ＿Ｓに接続され、ＮチャネルＭＯＳトランジスタＮ＿ＳＷＮ２＿Ｓのゲート端子はＡＧＮＤに接続されウェルは制御信号ＮＥＧＡ＿ＷＳＥＬ＿Ｓに接続されている。
【０１２６】
図７と図８は、図６の電圧伝送回路における伝送シーケンスの例を示す説明図である。図７に示されるシーケンスは５ステップで構成される基本的な伝送シーケンスであり、図８に示されるシーケンスは４ステップで構成される伝送シーケンスである。各ステップをＰｈａｓｅで表し、それぞれにおけるマルチプレクサ（ＭＵＸ）１の出力状態、伝送電圧であるＧＡＭＭＡ＿ＯＵＴの電圧、デマルチプレクサ（ＤＥＭＵＸ）２の入力状態が示される。マルチプレクサ（ＭＵＸ）１の出力状態の欄には、マルチプレクサ１を構成する各ＣＭＯＳスイッチのオン／オフ状態が合わせて示され、デマルチプレクサ（ＤＥＭＵＸ）２の入力状態の欄には、デマルチプレクサ２を構成する各ＣＭＯＳスイッチのオン／オフ状態が合わせて示される。
【０１２７】
Ｐｈａｓｅ１は、マルチプレクサ（ＭＵＸ）１が正極階調出力状態であり、ＧＡＭＭＡ＿ＯＵＴに正極階調電圧が出力され、デマルチプレクサ（ＤＥＭＵＸ）２が正極階調入力状態にある。
【０１２８】
Ｐｈａｓｅ２は、マルチプレクサ（ＭＵＸ）１がＡＧＮＤ出力状態であり、ＧＡＭＭＡ＿ＯＵＴにＡＧＮＤ（０Ｖ）が出力され、デマルチプレクサ（ＤＥＭＵＸ）２が入力停止状態にある。
【０１２９】
Ｐｈａｓｅ３は、マルチプレクサ（ＭＵＸ）１が出力停止状態であり、ＧＡＭＭＡ＿ＯＵＴがハイインピーダンス（ＨｉＺ）であり、デマルチプレクサ（ＤＥＭＵＸ）２が入力停止状態にある。
【０１３０】
Ｐｈａｓｅ４は、マルチプレクサ（ＭＵＸ）１がＡＧＮＤ出力状態であり、ＧＡＭＭＡ＿ＯＵＴにＡＧＮＤ（０Ｖ）が出力され、デマルチプレクサ（ＤＥＭＵＸ）２が入力停止状態にある。
【０１３１】
Ｐｈａｓｅ５は、マルチプレクサ（ＭＵＸ）１が負極階調出力状態であり、ＧＡＭＭＡ＿ＯＵＴに負極階調電圧が出力され、デマルチプレクサ（ＤＥＭＵＸ）２が負極階調入力状態にある。
【０１３２】
Ｐｈａｓｅ２〜Ｐｈａｓｅ４は過渡的な耐圧違反を回避するためのシーケンスであり、この期間に上述のウェル電位の切換が行われる。Ｐｈａｓｅ５の後、再び正極階調電圧の伝送が必要となった場合には、Ｐｈａｓｅ４と同じＰｈａｓｅ６、Ｐｈａｓｅ３と同じＰｈａｓｅ７、Ｐｈａｓｅ２と同じＰｈａｓｅ８からなる耐圧違反回避シーケンスを経て、再びＰｈａｓｅ１と同じ正極階調電圧の伝送を実行するＰｈａｓｅ９
に戻ることができる。
【０１３３】
図８に示されるシーケンスは４ステップで構成される伝送シーケンスでは、上述のＰｈａｓｅ４とＰｈａｓｅ８が省略される。図７の５ステップシーケンスでは、Ｐｈａｓｅ２においてＡＧＮＤに固定されたＧＡＭＭＡ＿ＯＵＴの電位が、Ｐｈａｓｅ３のハイインピーダンス（ＨｉＺ）期間に変動する可能性があるので、Ｐｈａｓｅ４において再びＡＧＮＤへの電位固定を行っているが、電位変動が十分に小さければ、このＰｈａｓｅ４を省略することができる。ここで電位変動の大きさが耐圧違反を発生させるほど大きくない場合には、Ｐｈａｓｅ４（Ｐｈａｓｅ８も同様）を省略して、図８に示される４ステップシーケンスを採用することができる。
【０１３４】
図９は、図６の電圧伝送回路における伝送シーケンスの一例を示すタイミングチャートである。左側には電圧送信回路１０側のマルチプレクサ１を構成する各スイッチの制御信号やノードの電圧、右側には電圧受信回路２０側のデマルチプレクサ２を構成する各スイッチの制御信号やノードの電圧がそれぞれ示される。横軸方向には上記各Ｐｈａｓｅが示され、電圧送信回路１０側（左側）の縦軸方向には、上から順に、スイッチＳＷＰ１＿Ｍ、ＳＷＮ１＿Ｍ、ＳＷＰ２＿ＭとＳＷＮ２＿Ｍに関わる制御信号とノード電圧、及び、ＧＡＭＭＡ＿ＯＵＴが示され、電圧受信回路２０側（右側）の縦軸方向には、上から順に、スイッチＳＷＰ１＿Ｓ、ＳＷＮ１＿Ｓ、ＳＷＰ２＿ＳとＳＷＮ２＿Ｓに関わる制御信号とノード電圧、及び、ＧＡＭＭＡ＿ＯＵＴが示される。
【０１３５】
図１０は、図９の伝送シーケンスにおいて素子に印加される電圧を示すタイミングチャートである。ここで、図１０に示される素子は、電圧送信回路１０（マスター）側のマルチプレクサ１と電圧受信回路２０（スレーブ）側デマルチプレクサ２のＣＭＯＳスイッチをそれぞれ構成するパスゲート（ＭＯＳトランジスタ）である。スイッチＳＷＰ２＿Ｍを構成するパスゲートＰ＿ＳＷＰ２＿ＭとＮ＿ＳＷＰ２＿Ｍ、スイッチＳＷＮ２＿Ｍを構成するパスゲートＰ＿ＳＷＮ２＿ＭとＮ＿ＳＷＮ２＿Ｍ、スイッチＳＷＰ２＿Ｓを構成するパスゲートＰ＿ＳＷＰ２＿ＳとＮ＿ＳＷＰ２＿Ｓ、スイッチＳＷＮ２＿Ｓを構成するパスゲートＰ＿ＳＷＮ２＿ＳとＮ＿ＳＷＮ２＿Ｓである。各パスゲート（ＭＯＳトランジスタ）について、ゲート・ソース間電圧Ｖｇｓ，ドレイン・ソース間電圧Ｖｄｓ，基板（ウェル）・ソース間電圧Ｖｂｓ，ドレイン・基板（ウェル）間電圧Ｖｄｂ，ゲート・基板（ウェル）間電圧Ｖｇｂが示される。
【０１３６】
以下、各Ｐｈａｓｅにおける動作について詳しく説明する。ここで、Ｖ（ＳＩＧＮＡＬ）は信号線ＳＩＧＮＡＬにおける電圧を表す。
【０１３７】
Ｐｈａｓｅ１：正の階調基準電圧の伝送（ＳＬＥＶＰ＿ＭからＳＬＥＶＰ＿Ｓへ）
１．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭをＧＶＤＤ、ＰＯＳＩ＿ＧＳＥＬ＿ＭをＡＧＮＤとすることで、スイッチＳＷＰ１＿Ｍが導通し、正極側の伝送対象電圧が入力されている、信号線ＳＬＥＶＰ＿Ｍの電圧Ｖ（ＳＬＥＶＰ＿Ｍ）がＳＰ＿Ｍに伝達される。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＭをＧＶＤＤＮ、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＭをＧＶＤＤＮとすることでスイッチＳＷＮ１＿Ｍは遮断、ＳＮ＿ＭはＡＧＮＤにディスチャージ（シャント）される。
【０１３８】
２．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＭをＧＶＤＤ、ＮＥＧＡ＿ＷＳＥＬ＿ＭをＡＧＮＤとすることで、ＳＥＬ＿ＷＬ＿ＭはＧＶＤＤとなり、スイッチＳＷＰ２＿Ｍは導通、ＳＷＮ２＿Ｍは遮断される。これにより、Ｖ（ＳＬＥＶＰ＿Ｍ）がＳＰ＿Ｍを介し、ＧＡＭＭＡ＿ＯＵＴへ伝達される。
【０１３９】
３．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＳをＧＶＤＤ、ＮＥＧＡ＿ＷＳＥＬ＿ＳをＡＧＮＤとすることで、ＳＥＬ＿ＷＬ＿ＳはＧＶＤＤとなり、スイッチＳＷＰ２＿Ｓは導通、ＳＷＮ２＿Ｓは遮断される。これにより、ＧＡＭＭＡ＿ＯＵＴからＶ（ＳＬＥＶＰ＿Ｍ）がＳＰ＿Ｓへ伝達される。
【０１４０】
４．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳをＧＶＤＤ、ＰＯＳＩ＿ＧＳＥＬ＿ＳをＡＧＮＤとすることで、スイッチＳＷＰ１＿Ｓが導通し、ＧＡＭＭＡ＿ＯＵＴからＶ（ＳＬＥＶＰ＿Ｍ）がＳＰ＿Ｓを介しＳＬＥＶＰ＿Ｓに伝達される。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＳをＡＧＮＤ、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＳをＧＶＤＤＮとすることでスイッチＳＷＮ１＿Ｓは導通、ＳＮ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＮ＿ＳをＡＧＮＤレベルとする。
【０１４１】
５．  以上により、  Ｖ（ＳＬＥＶＰ＿Ｍ）がＳＬＥＶＰ＿ＭからＳＬＥＶＰ＿Ｓに伝達される。このとき、図１０に示されるように、電圧送信回路１０（マスター）側のマルチプレクサ１と電圧受信回路２０（スレーブ）側のデマルチプレクサ２をそれぞれ構成するパスゲート（ＭＯＳトランジスタ）において、端子間電圧がＧＶＤＤ−ＡＧＮＤを超えることがない。電圧送信回路１０（マスター）側で、Ｖ（ＳＬＥＶＮ＿Ｍ）は負極側の伝送対象電圧であるＧＶＤＤＮとなっているが、スイッチＳＷＮ１＿Ｍが遮断され、ＳＮ＿ＭはＡＧＮＤにディスチャージ（シャント）されているので、スイッチＳＷＮ１＿Ｍを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＡＧＮＤ−ＧＶＤＤＮ＝ＧＶＤＤの電圧しか印加されず、スイッチＳＷＮ２＿Ｍを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＧＶＤＤ−ＡＧＮＤ＝ＧＶＤＤの電圧しか印加されない。また、電圧受信回路２０（スレーブ）側で、スイッチＳＷＮ１＿Ｓは導通、ＳＮ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＮ＿ＳがＡＧＮＤレベルとされるので、負極側の伝送対象電圧であるＧＶＤＤＮを伝送するためのスイッチＳＷ１Ｎ＿ＳとＳＷ２Ｎ＿Ｓにおいて、デマルチプレクサ２が正極側の伝送対象電圧であるＧＶＤＤを伝送しているときにも、スイッチＳＷ１Ｎ＿ＳとＳＷ２Ｎ＿Ｓを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＧＶＤＤ−ＡＧＮＤ＝ＧＶＤＤの電圧しか印加されない。
【０１４２】
Ｐｈａｓｅ２：耐圧回避シーケンス１（Ｖ（ＧＡＭＭＡ＿ＯＵＴ）をＡＧＮＤへ固定）
１．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭをＡＧＮＤ、ＰＯＳＩ＿ＧＳＥＬ＿ＭをＧＶＤＤとすることで、スイッチＳＷＰ１＿Ｍを遮断し、信号線ＳＰ＿ＭはＡＧＮＤにディスチャージされる。またスイッチＳＷＮ１＿Ｍは遮断を継続する。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＭはＧＶＤＤＮを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＭもＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｍは遮断、ＳＮ＿ＭはＡＧＮＤにディスチャージされる。
【０１４３】
２．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＭはＧＶＤＤ、ＮＥＧＡ＿ＷＳＥＬ＿ＭはＡＧＮＤを継続している為、ＳＥＬ＿ＷＬ＿ＭはＧＶＤＤであり、スイッチＳＷＰ２＿Ｍは導通、ＳＷＮ２＿Ｍは遮断される。これにより、ＳＰ＿ＭのＡＧＮＤレベルがＧＡＭＭＡ＿ＯＵＴへ伝達される。
【０１４４】
３．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＳをＡＧＮＤ、ＮＥＧＡ＿ＷＳＥＬ＿ＳはＡＧＮＤを継続することで、ＳＥＬ＿ＷＬ＿ＳはＡＧＮＤとなり、スイッチＳＷＰ２＿Ｓ、ＳＷＮ２＿Ｓは共に遮断される。
【０１４５】
４．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳはＧＶＤＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＳをＧＶＤＤとすることで、スイッチＳＷＰ１＿Ｓが導通を継続、ＳＰ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＰ＿ＳをＡＧＮＤレベルとする。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＳはＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｓを導通、ＳＮ＿ＳもＡＧＮＤディスチャージを継続する為、ＳＬＥＶＮ＿ＳもＡＧＮＤレベルを継続する。
【０１４６】
５．  以上により、  Ｖ（ＧＡＭＭＡ＿ＯＵＴ）をＡＧＮＤにディスチャージし、Ｐｈａｓｅ３における耐圧違反を回避する。
【０１４７】
Ｐｈａｓｅ３：耐圧回避シーケンス２（Ｖ（ＧＡＭＭＡ＿ＯＵＴ）をＨｉ−Ｚ、Ｖ（ＳＥＬ＿ＷＬ＿Ｍ）をＡＧＮＤシフト）
１．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭはＡＧＮＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＭもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｍは遮断を継続し、信号線ＳＰ＿ＭはＡＧＮＤにディスチャージされる。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＭはＧＶＤＤＮを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＭもＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｍは遮断、ＳＮ＿ＭはＡＧＮＤにディスチャージされる。
【０１４８】
２．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＭをＡＧＮＤ、ＮＥＧＡ＿ＷＳＥＬ＿ＭはＡＧＮＤを継続することで、ＳＥＬ＿ＷＬ＿ＭはＡＧＮＤとなり、スイッチＳＷＰ２＿Ｍ、ＳＷＮ２＿Ｍは共に遮断される。これにより、ＧＡＭＭＡ＿ＯＵＴがＨｉ−Ｚ状態となる。
【０１４９】
３．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＷＳＥＬ＿ＳもＡＧＮＤを継続することで、ＳＥＬ＿ＷＬ＿ＳはＡＧＮＤレベルとなり、スイッチＳＷＰ２＿Ｓ、ＳＷＮ２＿Ｓは共に遮断を継続する。
【０１５０】
４．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳはＧＶＤＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＳもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｓは導通を継続、ＳＰ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＰ＿ＳをＡＧＮＤレベルとする。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＳはＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｓは導通を継続、ＳＮ＿ＳもＡＧＮＤディスチャージを継続する為、ＳＬＥＶＮ＿ＳもＡＧＮＤレベルを継続する。
【０１５１】
５．  以上により、  電圧送信回路１０（マスター）側パスゲート回路のウェル電圧Ｖ（ＳＥＬ＿ＷＬ＿Ｍ）をＡＧＮＤにシフトさせる。
【０１５２】
Ｐｈａｓｅ４：耐圧回避シーケンス３（Ｖ（ＧＡＭＭＡ＿ＯＵＴ）をＡＧＮＤ固定、Ｖ（ＳＥＬ＿ＷＬ＿Ｍ）をＧＶＤＤＮシフト）
１．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭはＡＧＮＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＭもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｍを遮断し、信号線ＳＰ＿ＭはＡＧＮＤにディスチャージされる。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＭはＧＶＤＤＮを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＭもＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｍは遮断、ＳＮ＿ＭはＡＧＮＤにディスチャージされる。
【０１５３】
２．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＭはＡＧＮＤを継続、ＮＥＧＡ＿ＷＳＥＬ＿ＭはＧＶＤＤＮとすることで、ＳＥＬ＿ＷＬ＿ＭはＧＶＤＤＮとなり、スイッチＳＷＰ２＿Ｍは遮断、ＳＷＮ２＿Ｍは導通する。これにより、ＳＰ＿ＮのＡＧＮＤレベルがＧＡＭＭＡ＿ＯＵＴへ伝達される。
【０１５４】
３．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＷＳＥＬ＿ＳもＡＧＮＤを継続することで、ＳＥＬ＿ＷＬ＿ＳはＡＧＮＤレベルとなり、スイッチＳＷＰ２＿Ｓ、ＳＷＮ２＿Ｓは共に遮断を継続する。
【０１５５】
４．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳはＧＶＤＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＳもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｓは導通を継続、ＳＰ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＰ＿ＳをＡＧＮＤレベルとする。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＳはＧＶＤＤＮを継続することでスイッチＳＷＮ１＿Ｓは導通を継続、ＳＮ＿ＳもＡＧＮＤディスチャージを継続する為、ＳＬＥＶＮ＿ＳもＡＧＮＤレベルを継続する。
【０１５６】
５．  以上により、  Ｖ（ＧＡＭＭＡ＿ＯＵＴ）をＡＧＮＤへ固定したまま、電圧送信回路１０（マスター）側パスゲート回路のウェル電圧Ｖ（ＳＥＬ＿ＷＬ＿Ｍ）をＧＶＤＤＮにシフトさせる。
【０１５７】
Ｐｈａｓｅ５：負の階調基準電圧の伝送（ＳＬＥＶＮ＿ＭからＳＬＥＶＮ＿Ｓへ）
１．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＭはＡＧＮＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＭもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｍを遮断し、信号線ＳＰ＿ＭはＡＧＮＤにディスチャージされる。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＭはＡＧＮＤ、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＭもＡＧＮＤすることでスイッチＳＷＮ１＿Ｍは導通し、信号線ＳＬＥＶＮ＿Ｍにある電圧Ｖ（ＳＬＥＶＮ＿Ｍ）がＳＮ＿Ｍに伝達される。
【０１５８】
２．  電圧送信回路１０（マスター）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＭはＡＧＮＤを継続、ＮＥＧＡ＿ＷＳＥＬ＿ＭもＧＶＤＤＮを継続することで、ＳＥＬ＿ＷＬ＿ＭはＧＶＤＤＮとなり、スイッチＳＷＰ２＿Ｍは遮断、ＳＷＮ２＿Ｍは導通する。これにより、Ｖ（ＳＬＥＶＮ＿Ｍ）がＳＮ＿Ｍを介し、ＧＡＭＭＡ＿ＯＵＴへ伝達される。
【０１５９】
３．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＷＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＷＳＥＬ＿ＳはＧＶＤＤＮとすることで、ＳＥＬ＿ＷＬ＿ＳはＧＶＤＤＮレベルとなり、スイッチＳＷＰ２＿Ｓは遮断、ＳＷＮ２＿Ｓは導通する。これにより、ＧＡＭＭＡ＿ＯＵＴからＶ（ＳＬＥＶＮ＿Ｍ）がＳＮ＿Ｓへ伝達される。
【０１６０】
４．  電圧受信回路２０（スレーブ）側制御信号ＰＯＳＩ＿ＳＳＥＬ＿ＳはＧＶＤＤを継続、ＰＯＳＩ＿ＧＳＥＬ＿ＳもＧＶＤＤを継続することで、スイッチＳＷＰ１＿Ｓは導通を継続、ＳＰ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＰ＿ＳをＡＧＮＤレベルとする。この時、ＮＥＧＡ＿ＳＳＥＬ＿ＳはＡＧＮＤを継続、ＮＥＧＡ＿ＧＳＥＬ＿Ｎ＿ＳはＡＧＮＤとすることでスイッチＳＷＮ１＿Ｓは導通を継続、ＳＮ＿ＳのＡＧＮＤディスチャージは停止する。これにより、ＧＡＭＭＡ＿ＯＵＴからＶ（ＳＬＥＶＮ＿Ｍ）がＳＮ＿Ｓを介しＳＬＥＶＮ＿Ｓに伝達される。
【０１６１】
５．  以上により、  Ｖ（ＳＬＥＶＮ＿Ｍ）がＳＬＥＶＮ＿ＭからＳＬＥＶＮ＿Ｓに伝達される。このとき、図１０に示されるように、電圧送信回路１０（マスター）側のマルチプレクサ１と電圧受信回路２０（スレーブ）側のデマルチプレクサ２をそれぞれ構成するパスゲート（ＭＯＳトランジスタ）において、端子間電圧がＧＶＤＤ−ＡＧＮＤを超えることがない。電圧送信回路１０（マスター）側では、Ｖ（ＳＬＥＶＩＰ＿Ｍ）は正極側の伝送対象電圧であるＧＶＤＤとなっているが、スイッチＳＷＰ１＿Ｍが遮断され、ＳＰ＿ＭはＡＧＮＤにディスチャージ（シャント）されているので、スイッチＳＷＰ１＿Ｍを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＧＶＤＤ−ＡＧＮＤ＝ＧＶＤＤの電圧しか印加されず、スイッチＳＷＮ２＿Ｍを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＡＧＮＤ−ＧＶＤＤＮ＝ＧＶＤＤの電圧しか印加されない。また、電圧受信回路２０（スレーブ）側で、スイッチＳＷＰ１＿Ｓは導通、ＳＰ＿ＳはＡＧＮＤにディスチャージされると共にＳＬＥＶＰ＿ＳがＡＧＮＤレベルとされるので、正極側の伝送対象電圧であるＧＶＤＤを伝送するためのスイッチＳＷ１Ｐ＿ＳとＳＷ２Ｐ＿Ｓにおいて、デマルチプレクサ２が負極側の伝送対象電圧であるＧＶＤＤＮを伝送しているときにも、スイッチＳＷ１Ｐ＿ＳとＳＷ２Ｐ＿Ｓを構成するパスゲート（ＭＯＳトランジスタ）の各電極間には、最大でもＡＧＮＤ−ＧＶＤＤＮ＝ＧＶＤＤの電圧しか印加されない。
【０１６２】
以上説明したように、Ｐｈａｓｅ１からＰｈａｓｅ５に遷移する過程では、伝送対象電圧が正極性のＧＶＤＤから負極性のＧＶＤＤＮに変化するのに伴って、制御信号の振幅をＧＶＤＤ・ＡＧＮＤ間からＡＧＮＤ・ＧＶＤＤＮ間にシフトさせ、合せて、基板（ウェル）電圧も適宜ＧＶＤＤからＡＧＮＤとＡＧＮＤからＧＶＤＤＮにシフトさせることより、マルチプレクサ１とデマルチプレクサ２を構成する各パスゲート（ＭＯＳトランジスタ）において、端子間電圧がＧＶＤＤ−ＡＧＮＤ＝ＡＧＮＤ−ＧＶＤＤＮ＝ＧＶＤＤを超えないように制御される。また途中のＰｈａｓｅ２〜４では、伝送対象電圧が印加されている各ノードの電位を、一旦ＡＧＮＤに強制的に変化させることにより、制御信号の振幅をＧＶＤＤ・ＡＧＮＤ間からＡＧＮＤ・ＧＶＤＤＮ間にシフトさせ、基板（ウェル）電圧も適宜ＧＶＤＤからＡＧＮＤとＡＧＮＤからＧＶＤＤＮにシフトさせたときに、中間ノード等に残留している伝送対象電圧との間で耐圧違反が発生しないように制御することができる。
【０１６３】
これにより、マルチプレクサ１とデマルチプレクサ２を構成する各パスゲート（ＭＯＳトランジスタ）の耐圧を、｜ＧＶＤＤ｜または｜ＧＶＤＤＮ｜の大きい方の絶対値電圧に対する耐圧とすることができる。
【０１６４】
〔実施形態３〕
図１１は、本発明の電圧伝送回路１００の別の詳細な構成例を示す回路図である。図６に示した実施形態２に係る電圧伝送回路１００と同様に、電圧送信回路１０のマルチプレクサ１と入力選択制御部３の一部の回路と、電圧受信回路２０のデマルチプレクサ２と出力選択制御部４の一部の回路が示される。実施形態２に係る電圧伝送回路１００との違いは、マルチプレクサ１において、ＣＭＯＳスイッチＳＷＰ１＿ＭとＳＷＮ１＿Ｍ、シャントスイッチＳＷＰＳ＿ＭとＳＷＮＳ＿Ｍとが省略され、デマルチプレクサ２において、ＣＭＯＳスイッチＳＷＰ１＿ＳとＳＷＮ１＿Ｓとが省略されている点である。他の構成は実施形態２に係る電圧伝送回路１００と同様であるので、説明を省略する。
【０１６５】
図１２は、図１１の電圧伝送回路１００における伝送シーケンスの一例を示すタイミングチャートである。図９と同様に、左側には電圧送信回路１０側のマルチプレクサ１を構成する各スイッチの制御信号やノードの電圧、右側には電圧受信回路２０側のデマルチプレクサ２を構成する各スイッチの制御信号やノードの電圧がそれぞれ示される。横軸方向には上記各Ｐｈａｓｅが示され、電圧送信回路１０側（左側）の縦軸方向には、上から順に、スイッチＳＷＰ２＿ＭとＳＷＮ２＿Ｍに関わる制御信号とノード電圧、及び、ＧＡＭＭＡ＿ＯＵＴが示され、電圧受信回路２０側（右側）の縦軸方向には、上から順に、スイッチＳＷＰ２＿ＳとＳＷＮ２＿Ｓに関わる制御信号とノード電圧、及び、ＧＡＭＭＡ＿ＯＵＴが示される。
【０１６６】
実施形態２では、正極側の伝送対象電圧Ｖ（ＳＬＥＶＰ＿Ｍ）と負極側の伝送対象電圧Ｖ（ＳＬＥＶＮ＿Ｍ）が、それぞれ固定されている実施形態を示したが、本実施形態３では、Ｖ（ＳＬＥＶＰ＿Ｍ）とＶ（ＳＬＥＶＮ＿Ｍ）は、伝送されるＰｈａｓｅ以外のＰｈａｓｅでは、ＡＧＮＤ（０Ｖ）に遷移する。伝送対象電圧Ｖ（ＳＬＥＶＰ＿Ｍ）とＶ（ＳＬＥＶＮ＿Ｍ）が、例えば図３に示される階調基準電圧選択部１２＿Ｐと１２＿Ｎからそれぞれ供給されるときには、階調基準電圧選択部１２＿Ｐと１２＿Ｎを制御することにより、伝送対象期間以外の期間の選択出力をＡＧＮＤ（０Ｖ）とされる。その他の動作は、図９を引用した説明した実施形態２と同様である。
【０１６７】
本実施形態３の構成を採用することにより、マルチプレクサ１とデマルチプレクサ２を実施形態２よりも少ない回路規模で構成しながら、同様の作用効果を奏することができる。
【０１６８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６９】
例えば、電位は相対的なものであって本発明の要旨を逸脱しない範囲で変更可能であり、正極電源（＋ＶＤＤ）、接地電位（０Ｖ）、負極電源（−ＶＤＤ）に代えて、２ＶＤＤ，ＶＤＤ，０Ｖなど、相対関係を維持したままシフトしても全く同じ作用効果を奏する。
【符号の説明】
【０１７０】
１  マルチプレクサ（ＭＵＸ）
２  デマルチプレクサ（ＤＥＭＵＸ）
３  入力選択制御部
４  出力選択制御部
５  送信端子
６  受信端子
１０  電圧送信回路（マスター表示ドライバ）
１１  階調基準電圧発生部（Gamma voltages (Positive/Negative) ）
１２  階調基準電圧選択部
１３  制御部（Control logic）
２０  電圧受信回路（スレーブ表示ドライバ）
２１  階調基準電圧選択供給部（Comparator and Trimming Circuit）
２２  階調基準電圧保持発生部（Gamma voltages (Positive/Negative) ）
２３  制御部（Control logic）
３０  表示パネル（ＬＣＤ）
４０  ホストプロセッサ（Ｈｏｓｔ）
１００  電圧伝送回路
２００  液晶表示装置
ＳＷＰＭ＿Ｍ，ＳＷＮＭ＿Ｍ，ＳＷＰＣ＿Ｍ，ＳＷＮＣ＿Ｍ，
ＳＷＰＭ＿Ｓ，ＳＷＮＭ＿Ｓ，ＳＷＰＣ＿Ｓ，ＳＷＮＣ＿Ｓ  スイッチ
ＳＷＰ１＿Ｍ，ＳＷＰ２＿Ｍ，ＳＷＮ１＿Ｍ，ＳＷＮ２＿Ｍ，
ＳＷＰ１＿Ｓ，ＳＷＰ２＿Ｓ，ＳＷＮ１＿Ｓ，ＳＷＮ２＿Ｓ  （ＣＭＯＳ）スイッチ
ＳＷＰＳ＿Ｍ，ＳＷＮＳ＿Ｍ，ＳＷＰＳ＿Ｓ，ＳＷＮＳ＿Ｓ  シャントスイッチ
Ｐ＿ＳＷＰ１＿Ｍ，Ｎ＿ＳＷＰ１＿Ｍ，Ｐ＿ＳＷＮ１＿Ｍ，Ｎ＿ＳＷＮ１＿Ｍ，
Ｐ＿ＳＷＰ２＿Ｍ，Ｎ＿ＳＷＰ２＿Ｍ，Ｐ＿ＳＷＮ２＿Ｍ，Ｎ＿ＳＷＮ２＿Ｍ，
Ｐ＿ＳＷＰ１＿Ｓ，Ｎ＿ＳＷＰ１＿Ｓ，Ｐ＿ＳＷＮ１＿Ｓ，Ｎ＿ＳＷＮ１＿Ｓ，
Ｐ＿ＳＷＰ２＿Ｓ，Ｎ＿ＳＷＰ２＿Ｓ，Ｐ＿ＳＷＮ２＿Ｓ，Ｎ＿ＳＷＮ２＿Ｓ  ＭＯＳトランジスタ
ＱＰ＿Ｍ，ＱＮ＿Ｍ，ＱＰ＿Ｓ，ＱＮ＿Ｓ  ＭＯＳトランジスタ
【図１】
0006490357.tif 000002
【図２】
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【図３】
0006490357.tif 000004
【図４】
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【図５】
0006490357.tif 000006
【図６】
0006490357.tif 000007
【図７】
0006490357.tif 000008
【図８】
0006490357.tif 000009
【図９】
0006490357.tif 000010
【図１０】
0006490357.tif 000011
【図１１】
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【図１２】
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