(57)【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族化合物半導体からなる成長基板の上にＩＩＩ−Ｖ族化合物半導体からなるエミッタ形成層、Ｇａ，Ａｓ，Ｓｂを含むＩＩＩ−Ｖ族化合物半導体からなるベース形成層、およびＩＩＩ−Ｖ族化合物半導体からなるセットバック形成層を順次に形成する第１工程と、
基板の上にＧａＮまたはＳｉＣからなるコレクタ形成層を形成する第２工程と、
前記セットバック形成層と前記コレクタ形成層とを貼り合わせ、前記基板の上に前記コレクタ形成層、前記セットバック形成層、前記ベース形成層、前記コレクタ形成層がこれらの順に積層された状態とする第３工程と、
前記セットバック形成層と前記コレクタ形成層とを貼り合わせた後に、前記成長基板を除去する第４工程と、
前記成長基板を除去した後、前記エミッタ形成層、前記ベース形成層、前記セットバック形成層、前記コレクタ形成層をパターニングし、前記基板の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたセットバック層と、前記セットバック層の上に形成されたベース層と、前記ベース層の上に形成されたエミッタ層とを形成する第５工程と、
前記コレクタ層に接続するコレクタ電極と、前記ベース層に接続するベース電極と、前記エミッタ層に接続するエミッタ電極とを形成する第６工程と
を備え、
前記セットバック層は、前記ベース層とは異なるＩＩＩ−Ｖ族化合物半導から構成し、かつ、前記コレクタ層と前記ベース層との間のバンドギャップエネルギーとする
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記セットバック層は、ＩｎＰまたはＩｎＡｌＡｓから構成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。  
【請求項３】
請求項１または２記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記基板は、ＳｉＣ、Ｓｉ、ＧａＮのいずれかから構成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレクタ層にワイドギャップ材料を用いたヘテロ接合バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＩｎＰ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、〜１ＴＨｚに迫る遮断周波数を実現可能な超高速デバイスである。高速性能の重要な指標の一つとして、電流利得遮断周波数（ｆT）と耐圧（ＢＶ）の積（ｆT×ＢＶ）があり、この値が大きいほど、高速性能と高耐圧性能を両立したデバイスであることを意味する。従って、ｆTを維持しつつ、より高い耐圧を実現することが、ＩｎＰ系ＨＢＴのさらなる性能向上に向けて重要となる。
【０００３】
ＨＢＴの耐圧は、エミッタ接地ベース開放でのエミッタ−コレクタ間の耐圧によって定義され、これはベース−コレクタ接合の耐圧に依存する。従って、コレクタ層にワイドバンドギャップ材料を適用することが、ＨＢＴの高耐圧化に有効である。
【０００４】
例えば、一般的なＩｎＰ系ＨＢＴでは、１０19ｃｍ-3以上にドープされた狭バンドギャップのＩｎＧａＡｓやＧａＡｓＳｂ、ＩｎＧａＡｓＳｂなどからベース層を構成する。このＨＢＴには、コレクタ層に、ベース層と同じ狭バンドギャップ材料を用いるシングルヘテロ接合バイポーラトランジスタ（ＳＨＢＴ）と、コレクタ層に、バンドギャップの大きなＩｎＰを用いるダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）の２種類がある。２つを比較すると、ＤＨＢＴの方が、高いｆT×ＢＶを有する傾向にある。
【０００５】
例えば、非特許文献１においては、ベース層をＧａＡｓＳｂから構成し、コレクタ層をＩｎＰから構成したＤＨＢＴにおいて、６．５Ｖの耐圧と、４７０ＧＨｚのｆTの両立が報告されている（ｆT×ＢＶ＞３０００ＧＨｚ×Ｖ）。
【０００６】
さらに、ＩｎＰ系ＤＨＢＴは、駆動電圧の観点からも有利なデバイスである。ＨＢＴの駆動電圧は、ベース−エミッタ接合の内蔵電位に依存する。これは、エミッタコンタクト層およびエミッタ層のドーピング条件、ベース層のドーピング濃度とバンドギャップ、およびエミッタ−ベース接合における伝導帯オフセットなどによって決定される。ＩｎＰ系材料をＤＨＢＴに適用する場合、基本的には、ＩｎＧａＡｓ、ＧａＡｓＳｂ、またはＩｎＧａＡｓＳｂからベース層を構成する。これらの材料は、Ｓｉ、ＧａＡｓ、およびＧａＮに比べてバンドギャップが小さく、従ってこれに伴い、他のＨＢＴに比べて駆動電圧を低くすることができる。
【０００７】
このようなＤＨＢＴをさらに高耐圧化させるためには、コレクタ層によりワイドバンドギャップな材料を適用することが考えられる。従来材料であるＩｎＰよりもさらにワイドバンドギャップな半導体材料としては、ＧａＡｓやＺｎＳｅ、ＧａＮ、ＡｌＮ、ＳｉＣ、ダイアモンド（Ｃ）などが挙げられる。
【０００８】
しかし、いずれの材料も、ＩｎＰ系材料よりも格子定数が小さい。このため、エピタキシャル結晶成長などの成膜技術で、上述したワイドギャップ材料によるコレクタ層を形成すると、大きな格子不整合が容易に緩和する。この緩和過程で導入される結晶欠陥によって、コレクタ層の結晶品質、およびそれ以外の半導体層の結晶品質が損なわれてしまう。
【０００９】
ＨＢＴにおいて、ベース層の結晶品質の劣化は電流利得の低下、コレクタ層の結晶品質低下は、耐圧の低下やリーク電流の増大などを引き起こす。さらに、素子そのものの寿命を縮めてしまうため、エピタキシャル成長による、広ギャップコレクタ／狭バンドギャップベース接合の形成は困難である。
【００１０】
これに対して、別々の基板上にエピタキシャル成長したウェハ同士を直接貼り合わせることによって、ワイドバンドギャップコレクタを有してＧａＡｓをベースに適用したＨＢＴ構造を作製する技術が報告されている（非特許文献２参照）。この技術では、ＧａＡｓ基板上に、ｎ型ＧａＡｓエミッタコンタクト層、ｎ型組成傾斜ＡｌＧａＡｓエミッタ層、ｐ型ＧａＡｓベース層、およびＧａＡｓセットバック層を形成する。別のサファイア基板上に、ｎ型ＧａＮサブコレクタ層、およびｎ型ＧａＮコレクタ層を形成する。
【００１１】
これら２つを、セットバック層とコレクタ層とを接合させてウェハ貼り合わせによって直接接合し、ＧａＡｓ基板を除去することによってＨＢＴウェハを作製する。この後、典型的なＨＢＴ作製半導体プロセス技術によって、サファイア基板上にメサ構造を形成し、ＨＢＴデバイスを作製する。
【００１２】
このように、貼り合わせ法によってワイドバンドギャップコレクタ層を形成することで、高速性能に優れたＧａＡｓ系やＩｎＰ系ＨＢＴをさらに高耐圧化させることが可能となる。また、ＩｎＰ系ＤＨＢＴの特徴である、低い駆動電圧も同時に実現可能である。また、セットバック層を用いることで、接合界面の結晶品質の低い層をベース層より離し、バイス特性劣化を抑制している。従って、ＩｎＰ系材料からベース層を構成し、ＧａＮなどのワイドギャップ材料からエミッタ層を構成し、このような構造をウェハ接合などの技術によって形成することで、低い駆動電圧、高い耐圧、かつ高い高周波特性を有するＤＨＢＴが実現できると考えられる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Huiming Xu, Barry Wu, Eric W. Iverson ,Thomas S. Low, and Milton Feng, "0.5 THz Performance of a Type-II DHBT With a Doping-Graded and Constant-Composition GaAsSb Base", IEEE ELECTRON DEVICE LETTERS, vol.35, no.1, pp.24-26, 2014.
【非特許文献２】Chuanxin Lian, Huili Grace Xing, Chad S. Wang, David Brown, and Lee McCarthy, "Gain degradation mechanisms in wafer fused AlGaAs / GaAs / GaN heterojunction bipolar transistors", Applied Physics Letters, vol.91, 063502, 2007.
【非特許文献３】C. G. Van de Walle, "Universal alignment of hydrogen levels in semiconductors, insulators and solutions", Nature, vol.423, pp.626-628, 2003.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した技術では、次に示す問題があった。例えば、ＧａＮのようなワイドギャップ材料からコレクタ層を構成すると、ベース層（セットバック層）とコレクタ層とのバンドギャップの差が大きく、また、コレクタ層の伝導帯端のエネルギーが高くなりやすい。ベース層のバンドギャップが小さく、かつコレクタ層の伝導帯端よりベース層の伝導帯端のエネルギーが低いと、エミッタ側からコレクタ側に向けてベース層内を走行する電子に対して障壁となり、充電時間増大によるｆTの低下が引き起こされる。このように、従来では、バンドギャップエネルギー差により特性（電流利得遮断周波数ｆT）が低下するという問題があった。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、コレクタ層とベース層との間のバンドギャップエネルギー差による特性の劣化が抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
ヘテロ接合バイポーラトランジスタは、基板の上に形成されたＧａＮまたはＳｉＣからなるコレクタ層と、コレクタ層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるセットバック層と、セットバック層の上に形成されたＧａ、Ａｓ、Ｓｂを含むＩＩＩ−Ｖ族化合物半導体からなるベース層と、ベース層の上に形成されたベース層とは異なるＩＩＩ−Ｖ族化合物半導体からなるエミッタ層と、コレクタ層に接続するコレクタ電極と、ベース層に接続するベース電極と、エミッタ層に接続するエミッタ電極とを備え、セットバック層は、ベース層とは異なるＩＩＩ−Ｖ族化合物半導から構成され、かつ、コレクタ層とベース層との間のバンドギャップエネルギーとされている。
【００１７】
上記ヘテロ接合バイポーラトランジスタにおいて、セットバック層は、ＩｎＰまたはＩｎＡｌＡｓから構成されていればよい。
【００１８】
上記ヘテロ接合バイポーラトランジスタにおいて、基板は、ＳｉＣ、Ｓｉ、ＧａＮのいずれかから構成されていればよい。
【００１９】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、ＩＩＩ−Ｖ族化合物半導体からなる成長基板の上にＩＩＩ−Ｖ族化合物半導体からなるエミッタ形成層、Ｇａ、Ａｓ、Ｓｂを含むＩＩＩ−Ｖ族化合物半導体からなるベース形成層、およびＩＩＩ−Ｖ族化合物半導体からなるセットバック形成層を順次に形成する第１工程と、基板の上にＧａＮまたはＳｉＣからなるコレクタ形成層を形成する第２工程と、セットバック形成層とコレクタ形成層とを貼り合わせ、基板の上にコレクタ形成層、セットバック形成層、ベース形成層、コレクタ形成層がこれらの順に積層された状態とする第３工程と、セットバック形成層とコレクタ形成層とを貼り合わせた後に、成長基板を除去する第４工程と、成長基板を除去した後、エミッタ形成層、ベース形成層、セットバック形成層、コレクタ形成層をパターニングし、基板の上に形成されたコレクタ層と、コレクタ層の上に形成されたセットバック層と、セットバック層の上に形成されたベース層と、ベース層の上に形成されたエミッタ層とを形成する第５工程と、コレクタ層に接続するコレクタ電極と、ベース層に接続するベース電極と、エミッタ層に接続するエミッタ電極とを形成する第６工程とを備え、セットバック層は、ベース層とは異なるＩＩＩ−Ｖ族化合物半導から構成し、かつ、コレクタ層とベース層との間のバンドギャップエネルギーとする。
【００２０】
上記ヘテロ接合バイポーラトランジスタの製造方法において、セットバック層は、ＩｎＰまたはＩｎＡｌＡｓから構成すればよい。
【００２１】
上記ヘテロ接合バイポーラトランジスタの製造方法において、基板は、ＳｉＣ、Ｓｉ、ＧａＮのいずれかから構成すればよい。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、セットバック層をベース層とは異なるＩＩＩ−Ｖ族化合物半導から構成し、かつ、コレクタ層とベース層との間のバンドギャップエネルギーとしたので、コレクタ層とベース層との間のバンドギャップエネルギー差による特性の劣化が抑制できるという優れた効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図２】図２は、ＧａＮから構成したコレクタ層とＩｎＧａＡｓから構成したベース層との間のバンド構造を示すバンド図である。
【図３Ａ】図３Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｄ】図３Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｅ】図３Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｆ】図３Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｇ】図３Ｇは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｈ】図３Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について図を参照して説明する。図１は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【００２５】
このヘテロ接合バイポーラトランジスタは、基板１０１の上に形成されたコレクタ層１０２と、コレクタ層１０２の上に形成されたセットバック層１０３と、セットバック層１０３の上に形成されたベース層１０４と、ベース層１０４の上に形成されたエミッタ層１０５とを備える。
【００２６】
基板１０１は、例えば、ＳｉＣ、Ｓｉ、ＧａＮのいずれかから構成されていればよい。コレクタ層１０２は、ＧａＮまたはＳｉＣから構成されている。コレクタ層１０２は、例えば、ｎ型不純物がドープされたＧａＮ（ｎ−ＧａＮ）から構成すればよい。
【００２７】
セットバック層１０３は、ベース層１０４とは異なるＩＩＩ−Ｖ族化合物半導から構成されている。また、セットバック層１０３は、コレクタ層１０２とベース層１０４との間のバンドギャップエネルギーとされている。セットバック層１０３は、例えば、ｎ型不純物がドープされたＩｎＰ（ｎ−ＩｎＰ）またはＩｎＡｌＡｓ（ｎ−ＩｎＡｌＡｓ）から構成されていればよい。
【００２８】
ベース層１０４は、Ｇａ、Ａｓ、Ｓｂを含むＩＩＩ−Ｖ族化合物半導体から構成されている。ベース層１０４は、例えば、高濃度にｐ型不純物がドープされたＧａＡｓＳｂ（ｐ+−ＧａＡｓＳｂ）またはＩｎＧａＡｓＳｂ（ｐ+−ＩｎＧａＡｓＳｂ）から構成すればよい。エミッタ層１０５は、ベース層１０４とは異なるＩＩＩ−Ｖ族化合物半導体から構成されている。エミッタ層１０５は、例えば、ｎ型不純物がドープされたＩｎＰ（ｎ−ＩｎＰ）から構成すればよい。
【００２９】
また、このヘテロ接合バイポーラトランジスタは、コレクタ層１０２に電気的に接続するコレクタ電極１１１を備える。実施の形態においては、基板１０１の上にバッファ層１０６を介してサブコレクタ層１０７が形成され、サブコレクタ層１０７の上にコレクタ層１０２が形成されている。バッファ層１０６は、例えば、ＡｌＮから構成され、サブコレクタ層１０７は、例えば、高濃度にｎ型不純物がドープされたＧａＮ（ｎ+−ＧａＮ）から構成されている。また、コレクタ層１０２は、サブコレクタ層１０７より小さい面積のメサに形成され、このメサの周囲のサブコレクタ層１０７の上に接してコレクタ電極１１１が形成されている。コレクタ電極１１１は、例えば、Ｗ、Ｍｏ、Ａｕ、Ｔｉ、Ｐｔなどの金属材料から構成すればよい。
【００３０】
また、このヘテロ接合バイポーラトランジスタは、ベース層１０４に電気的に接続するベース電極１１２を備える。ベース層１０４（セットバック層１０３）は、コレクタ層１０２と同じ面積のメサに形成され、エミッタ層１０５は、ベース層１０４より小さなメサ（エミッタメサ）とされている。このエミッタメサの周囲のベース層１０４の上に接してベース電極１１２が形成されている。ベース電極１１２は、例えば、Ｗ、Ｍｏ、Ａｕ、Ｔｉ、Ｐｔなどの金属材料から構成すればよい。
【００３１】
また、このヘテロ接合バイポーラトランジスタは、エミッタ層１０５に電気的に接続するエミッタ電極１１３を備える。エミッタ層１０５の上には、例えば、高濃度にｎ型不純物がドープされたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）から構成されたエミッタコンタクト層１０８が形成されている。エミッタ電極１１３は、エミッタコンタクト層１０８の上に接して形成されている。エミッタ電極１１３は、例えば、Ｗ、Ｍｏ、Ａｕ、Ｔｉ、Ｐｔなどの金属材料から構成すればよい。
【００３２】
なお、実施の形態では、エミッタ層１０５およびエミッタコンタクト層１０８の側面を覆う保護層１２１を備える。保護層１２１は、例えば、窒化シリコン（ＳｉＮx）から構成すればよい。保護層１２１の周囲にベース電極１１２が配置される。
【００３３】
実施の形態におけるヘテロ接合バイポーラトランジスタによれば、セットバック層１０３を設けるようにしたので、貼り合わせによる界面の品質劣化による特性の低下、およびバンドギャップエネルギー差による特性の劣化が抑制できるようになる。
【００３４】
まず、実施の形態においても、セットバック層１０３を設けているので、セットバック層１０３とコレクタ層１０２との貼り合わせ接合部が、ベース層１０４より遠ざかることになる。
【００３５】
非特許文献２の技術において、貼り合わせ時の高温熱処理に伴うＧａＡｓベース層結晶品質劣化による電流利得低下が報告されている。この報告によれば、ＧａＡｓベース／ＧａＮコレクタ構造では、貼り合わせ時の５５０℃以上の熱処理条件において、電流利得が２分の１以下に低下してしまうとされている。
【００３６】
ＧａＡｓベースＨＢＴにおいては、４５０℃以下の熱処理であればデバイス特性の劣化が引き起こされないことが示唆されるが、ＩｎＰ系ＤＨＢＴにおいては、ＤＨＢＴ作製プロセスに許容されるプロセス温度の上限が一般的にＧａＡｓ系やＧａＮ系に比べさらに低いため、より低温での貼り合わせ技術が必要とされる。
【００３７】
しかし、低温での貼り合わせによりデバイス作製をする場合、一般に接合強度の低下が引き起こされやすくなるほか、加熱処理による結晶品質の回復といった処理に制限が生ずるため、所望の結晶品質を得ることが容易ではない。
【００３８】
このように接合面は、結晶欠陥密度が高くなりやすいが、このような接合界面の結晶品質の低い層が、セットバック層１０３を設けることでベース層１０４より離れるので、デバイス特性劣化が抑制できる。この効果は、セットバック層１０３が厚いほど得られる。これに対し、セットバック層１０３を、ベース層１０４とは異なり、ベース層１０４よりバンドギャップエネルギーが大きなＩＩＩ−Ｖ族化合物半導から構成したので、セットバック層１０３の厚さ増大に伴う耐圧低下の影響を小さくすることができる。
【００３９】
次に、コレクタ層１０２を、ＧａＮまたはＳｉＣから構成したことについて説明する。一般には、ＩｎＰよりもワイドギャップ材料からコレクタ層を構成すれば、従来のＩｎＰ系ＨＢＴよりも高い耐圧を実現できる。このような材料として、ＧａＮ、ＡｌＮ、ＳｉＣ、ＺｎＳｅ、ＧａＡｓ、ダイアモンドなどが挙げられる。これらの材料の中でより高い効果を発揮できるコレクタ材料が、ＳｉＣおよびＧａＮである。
【００４０】
ここで、伝導帯端のエネルギーに着目する。コレクタ層には、ベース層と比較して伝導帯端エネルギーがなるべく高くない材料が望まれる。非特許文献３において、各材料系の伝導帯端エネルギーと価電子帯端エネルギーの比較がなされているが、この報告によれば、ＡｌＮはＧａＮに比べてバンドギャップが大きい分、伝導帯端のエネルギーも高い。従って、コレクタ層をＡｌＮから構成すると、ＧａＡｓＳｂから構成したベース層に対して伝導帯端エネルギーが非常に高くなる。この結果、充電時間増大によるｆT劣化が引き起こされやすい。従って、コレクタ層をＡｌＮから構成することは望ましくない。
【００４１】
次に、３元以上の混晶材料を用いることで、コレクタ層の伝導帯端エネルギーを低減することができる。例えば、適切なＩｎ組成を選択したＩｎＧａＮやＩｎＡｌＮからコレクタ層を構成することで、ＧａＮよりも伝導帯端エネルギーが低く、かつＩｎＰよりはバンドギャップの大きい状態とすることが可能である。しかしながら、３元混晶以上の窒化物半導体は、２元混晶材料に比べて、著しく熱伝導率が低下し、放熱性の低下が引き起こされることが知られている。ヘテロ接合バイポーラトランジスタにおいて、放熱性の低下は素子温度の上昇に伴う信頼性低下や素子特性劣化が引き起こされるため、コレクタ層は、２元混晶かあるいは単元素材料から構成することが望ましい。
【００４２】
以上の観点から、実施の形態におけるヘテロ接合バイポーラトランジスタのコレクタ層材料候補としては、ＳｉＣ、ＧａＮ、ＧａＡｓが挙げられるが、この中でもＳｉＣおよびＧａＮが、バンドギャップがより大きく、かつ高い放熱性や絶縁破壊電界を有する観点から、最適なコレクタ層材料である。
【００４３】
次に、ベース層１０４をＧａ、Ａｓ、Ｓｂを含むＩＩＩ−Ｖ族化合物半導体から構成したことについて説明する。ＩＩＩ−Ｖ族化合物半導体の価電子帯端エネルギーは、Ｖ族材料の影響を大きく受け、Ｓｂ組成が高いほど、価電子帯端エネルギーが高くなる傾向にある。非特許文献３において、各種材料の伝導帯端エネルギーが比較されているが、ＩｎＡｓとＧａＡｓの混晶であるＩｎＧａＡｓは、ＧａＡｓとＧａＳｂの混晶であるＧａＡｓＳｂと比較して、その伝導帯端エネルギーが高くなる傾向にある。
【００４４】
図２の（ｂ）に、ＧａＮから構成したコレクタ層３０１にＩｎＧａＡｓから構成したベース層３０２を直接接して構成したＤＨＢＴのバンド図を示す。ＩｎＧａＡｓは、一般的にＩｎＰ系ＤＨＢＴのベース層に広く用いられているが、図２の（ｂ）に示すように、ベース層３０２−コレクタ層３０１間の伝導帯エネルギー差が極めて大きくなり、エミッタ側からコレクタ側に走行する電子にとっては大きな障壁となる。
【００４５】
上述した構成に対し、ＧａＮから構成したコレクタ層１０２に、ＩｎＰからなるセットバック層１０３を介してＩｎＧａＡｓＳｂからなるベース層１０４を設けると、図２の（ａ）に示すように、伝導帯エネルギー差が小さくなり、伝導帯エネルギー差が小さくなる。この結果、上述したような問題は抑制され、高い電流利得を得ることができるようになる。また、この構成では、ベース層１０４の伝導帯端エネルギーを、セットバック層１０３より高くすることが可能であり、これらの間の伝導帯オフセットは生じず、遮断周波数が損なわれない。
【００４６】
次に、基板１０１を構成する材料について説明する。ＳｉＣから構成した基板１０１の上には、ＧａＮ系材料を成長することは可能であり、この点については広く報告されている。このような熱伝導率の高い基板材料から基板１０１を構成することで、ＩｎＰ基板を用いる場合よりも放熱性が向上され、素子温度が低減し、素子寿命の向上や特性の向上が可能である。また、コレクタ層１０２をＳｉＣから構成する場合においては、基板材料とコレクタ材料とが同一となるため、コレクタ層に高い結晶品質が得られやすい。
【００４７】
なお、放熱性では劣るものの、ＳｉＣ以外の材料から基板１０１を構成することも可能である。例えば、ＧａＮから基板１０１を構成してもよい、ＧａＮは、ＳｉＣに比べれば熱伝導率が低いが、コレクタ層１０２をＧａＮから構成した場合、両者が同一材料となり、コレクタ層１０２をホモエピタキシャル成長によって形成することが可能であり、高い結晶品質を得ることができる。また、ＧａＮからコレクタ層１０２を構成する場合、Ｓｉやサファイアから基板１０１を構成することも可能である。これらの材料は、放熱性の観点ではＳｉＣに劣るが、価格の観点からは安価に得ることが可能な基板材料であり、放熱性が素子特性に問題とならない範囲においては、これらの基板を適用することも可能である。
【００４８】
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法につい、図３Ａ〜図３Ｈを用いて説明する。図３Ａ〜図３Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【００４９】
まず、図３Ａに示すように、成長基板２１１の上にエミッタ形成層２０５、ベース形成層２０４、およびＩＩＩ−Ｖ族化合物半導体からなるセットバック形成層２０３を順次に形成する（第１工程）。
【００５０】
より詳細には、まず、ＩＩＩ−Ｖ族化合物半導体である例えばＩｎＰからなる成長基板２１１の上に、ＩｎＰからなるバッファ層２１２、ＩｎＧａＡｓからなる第１エッチングストップ層２１３、ＩｎＰからなる第２エッチングストップ層２１４、ｎ+−ＩｎＧａＡｓからなるエミッタコンタクト形成層２０８、ｎ−ＩｎＰからなるエミッタ形成層２０５、ｐ+−ＩｎＧａＡｓＳｂからなるベース形成層２０４、およびｎ−ＩｎＰからなるセットバック形成層２０３を順次に形成する。これらは、よく知られた有機金属気相成長法や分子線エピタキシー法により、エピタキシャル成長することで形成すればよい。
【００５１】
次に、図３Ｂに示すように、ＳｉＣからなる基板１０１の上に、コレクタ形成層２０２を形成する（第２工程）。より詳細には、基板１０１の上に、ＡｌＮからなるバッファ形成層２０６、ＧａＮからなるサブコレクタ形成層２０７、ｎ−ＧａＮからなるコレクタ形成層２０２を順次に形成する。これらも、よく知られた有機金属気相成長法や分子線エピタキシー法により、エピタキシャル成長することで形成すればよい。
【００５２】
次に、図３Ｃに示すように、セットバック形成層２０３とコレクタ形成層２０２とを貼り合わせ、基板１０１の上にコレクタ形成層２０２、セットバック形成層２０３、ベース形成層２０４、エミッタ形成層２０５がこれらの順に積層された状態とする（第３工程）。貼り合わせは、よく知られたウェハ接合技術を用いればよい。例えば、原子拡散接合法、表面活性化接合法などの公知の接合（貼り合わせ）技術により、比較的低温の条件で上記貼り合わせが可能である。
【００５３】
この例では、基板１０１の上に、バッファ形成層２０６、サブコレクタ形成層２０７、コレクタ形成層２０２、セットバック形成層２０３、ベース形成層２０４、エミッタ形成層２０５、エミッタコンタクト形成層２０８、第２エッチングストップ層２１４、第１エッチングストップ層２１３、バッファ層２１２が、これらの順に積層された状態となる。
【００５４】
次に、セットバック形成層２０３とコレクタ形成層２０２とを貼り合わせた後に、成長基板２１１を除去する（第４工程）。例えば、リン酸、塩酸、硫酸、過酸化水素水などのエッチャントを用いた選択エッチング技術により、成長基板２１１を除去すればよい。
【００５５】
実施の形態では、まず、塩酸、または、塩酸とリン酸を混合したエッチャント（塩酸系エッチャント）を用い、ＩｎＰからなる成長基板２１１およびＩｎＰからなるバッファ層２１２をエッチング除去する。塩酸系エッチャントを用いた処理では、ＩｎＧａＡｓがほとんどエッチングされないため、第１エッチングストップ層２１３でエッチングが停止する。
【００５６】
次に、硫酸と過酸化水素と混合したエッチャント（硫酸系エッチャント）を用い、ＩｎＧａＡｓからなる第１エッチングストップ層２１３をエッチング除去する。硫酸系エッチャントを用いた処理では、ＩｎＰがほとんどエッチングされないため、第２エッチングストップ層２１４でエッチングが停止する。この後、塩酸系エッチャントを用い、第２エッチングストップ層２１４をエッチング除去する。塩酸系エッチャントを用いた処理では、ＩｎＧａＡｓがほとんどエッチングされないため、エミッタコンタクト形成層２０８の上面が露出するとエッチングが停止する。
【００５７】
上述した選択ウエットエッチング技術により、成長基板２１１、バッファ層２１２、第１エッチングストップ層２１３、第２エッチングストップ層２１４を除去することで、図３Ｄに示すように、基板１０１の上に、バッファ形成層２０６、サブコレクタ形成層２０７、コレクタ形成層２０２、セットバック形成層２０３、ベース形成層２０４、エミッタ形成層２０５、エミッタコンタクト形成層２０８が、これらの順に積層された状態となる。
【００５８】
以上のように成長基板２１１を除去した後、後述するように、エミッタ形成層２０５、ベース形成層２０４、セットバック形成層２０３、コレクタ形成層２０２をパターニングし、基板１０１の上に形成されたコレクタ層１０２と、コレクタ層１０２の上に形成されたセットバック層１０３と、セットバック層１０３の上に形成されたベース層１０４と、ベース層１０４の上に形成されたエミッタ層１０５とを形成する（第５工程）。また、コレクタ層１０２に接続するコレクタ電極１１１と、ベース層１０４に接続するベース電極１１２と、エミッタ層１０５に接続するエミッタ電極１１３とを形成する（第６工程）。
【００５９】
まず、図３Ｅに示すように、エミッタコンタクト形成層２０８の上に、エミッタ電極１１３を形成する。例えば、まず、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、公知の電子ビーム蒸着法によりＭｏを堆積してＭｏ層を形成し、次いで、公知のスパッタ法によりＷを堆積してＷ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の金属層はレジストパターンと共に除去され、電極形成領域にＭｏ層およびＷ層が積層したエミッタ電極１１３が形成される。
【００６０】
次に、形成したエミッタ電極１１３をマスクパターンとしてエミッタコンタクト形成層２０８およびエミッタ形成層２０５をエッチングしたパターニングすることで、図３Ｆに示すように、エミッタ層１０５およびエミッタコンタクト層１０８を形成する。例えば、硫酸系エッチャントを用いたウエットエッチングによりエミッタコンタクト形成層２０８をエッチングすることで、エミッタコンタクト層１０８を形成する。次いで、塩酸系エッチャントを用いたウエットエッチングによりエミッタ形成層２０５をエッチングすることで、エミッタ層１０５を形成する。
【００６１】
次に、図３Ｇに示すように、保護層１２１を形成し、また、ベース電極１１２を形成する。ここで、ベース電極１１２と、エミッタ電極１１３（エミッタ層１０５、エミッタコンタクト層）の形成領域との間の領域のベース形成層２０４上面を埋める状態に保護層１２１を形成する。
【００６２】
例えば、スパッタ法などにより窒化シリコンを堆積した後、フォトリソグラフィーにより形成したレジストパターンをマスクとして堆積した膜をエッチングすることで、保護層１２１を形成すればよい。
【００６３】
次に、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、スパッタ法や蒸着法などにより、Ｐｔを堆積してＰｔ層を形成し、次いでＴｉを堆積してＴｉ層を形成し、次いでＰｔを堆積してＰｔ層を形成し、次いでＡｕを堆積してＡｕ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の各金属層はレジストパターンと共に除去され、電極形成領域にＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１１２が形成される。
【００６４】
次に、エミッタ電極１１３（エミッタ層１０５、エミッタコンタクト層）、ベース電極１１２、保護層１２１をマスクとしてベース形成層２０４、セットバック形成層２０３、コレクタ形成層２０２をエッチング（パターニング）することで、図３Ｈに示すように、コレクタ層１０２、セットバック層１０３、ベース層１０４を形成する。ここで、ＧａＮからなるコレクタ層１０２のパターニングでは、ドライエッチングを用いればよい。
【００６５】
次に、コレクタ電極１１１を形成し、サブコレクタ層１０７（バッファ層１０６）を形成する。まず、ベース電極１１２と同様にすることで、サブコレクタ形成層２０７の上にコレクタ電極１１１を形成する。次いで、サブコレクタ形成層２０７およびバッファ形成層２０６をパターニングすることで、サブコレクタ層１０７およびバッファ層１０６を形成する。以上のことにより、実施の形態におけるヘテロ接合バイポーラトランジスタが得られる。
【００６６】
以上に説明したように、本発明では、Ｇａ、Ａｓ、Ｓｂを含むＩＩＩ−Ｖ族化合物半導体からベース層を構成し、セットバック層をベース層とは異なるＩＩＩ−Ｖ族化合物半導から構成し、かつ、コレクタ層とベース層との間のバンドギャップエネルギーとした。この結果、本発明によれば、セットバック層を設けて貼り合わせることでワイドギャップ材料からコレクタ層を構成したヘテロ接合バイポーラトランジスタにおいて、コレクタ層とベース層との間のバンドギャップエネルギー差による特性の劣化が、抑制できるようになる。
【００６７】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００６８】
１０１…基板、１０２…コレクタ層、１０３…セットバック層、１０４…ベース層、１０５…エミッタ層、１０６…バッファ層、１０７…サブコレクタ層、１０８…エミッタコンタクト層、１１１…コレクタ電極、１１２…ベース電極、１１３…エミッタ電極、１２１…保護層。
【図１】
0006538608.tif 000002
【図２】
0006538608.tif 000003
【図３Ａ】
0006538608.tif 000004
【図３Ｂ】
0006538608.tif 000005
【図３Ｃ】
0006538608.tif 000006
【図３Ｄ】
0006538608.tif 000007
【図３Ｅ】
0006538608.tif 000008
【図３Ｆ】
0006538608.tif 000009
【図３Ｇ】
0006538608.tif 000010
【図３Ｈ】
0006538608.tif 000011