(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造と、
前記絶縁ゲート構造を覆う層間絶縁膜と、
前記絶縁ゲート構造が設けられた部分以外の部分において前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達するコンタクトホールと、
前記炭化珪素半導体部の、前記コンタクトホールに露出する部分の表面全面に設けられたニッケルシリサイド層と、
前記層間絶縁膜の表面から前記ニッケルシリサイド層の表面にわたって設けられたポリシリコン膜と、
前記ポリシリコン膜の表面に設けられ、かつ前記炭化珪素半導体部に電気的に接続されたアルミニウムを主成分とした第１主電極と、
前記ポリシリコン膜と前記第１主電極との間に設けられた第１チタン膜と、
前記第１チタン膜と前記第１主電極との間に設けられた窒化チタン膜と、
前記窒化チタン膜と前記第１主電極との間に設けられた第２チタン膜と、
を備え、
前記第２チタン膜と前記第１主電極の間には、前記第２チタン膜と前記第１主電極が反応してなる合金層が形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ポリシリコン膜の厚さは、０．２μｍ以上１．０μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ポリシリコン膜の厚さは、０．５μｍ以上であることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素半導体からなる半導体基板と、
前記半導体基板の一方の主面に設けられた、炭化珪素半導体からなるｎ型ドリフト層と、
前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に選択的に設けられ、前記炭化珪素半導体部を構成するｐ型半導体領域と、
前記ｐ型半導体領域の内部に選択的に設けられ、前記炭化珪素半導体部を構成するｎ型半導体領域と、
前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記絶縁ゲート構造を構成するゲート電極と、
前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達し、前記ｎ型半導体領域を露出する前記コンタクトホールと、
前記コンタクトホールの内部において前記ｎ型半導体領域に電気的に接続された前記第１主電極と、
前記半導体基板の他方の主面に設けられた第２主電極と、
を備えることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
【請求項５】
前記ポリシリコン膜の厚さが０．３μｍであり、動作温度が２００℃となる高温動作下で前記ゲート電極に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動量が±０．１Ｖ以内であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする請求項４または５に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程と、
前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程と、
前記絶縁ゲート構造が形成された部分以外の部分において前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達するコンタクトホールを形成する工程と、
前記炭化珪素半導体部の、前記コンタクトホールに露出する部分の表面全面にニッケルシリサイド層を形成する工程と、
前記層間絶縁膜の上から前記ニッケルシリサイド層の上にわたってポリシリコン膜を形成する工程と、
前記ポリシリコン膜の上に、第１チタン膜を形成する工程と、
前記第１チタン膜の上に、窒化チタン膜を形成する工程と、
前記窒化チタン膜の上に第２チタン膜を形成する工程と、
前記第２チタン膜の上にアルミニウムを主成分とした第１主電極を形成する工程と、
を含み、
前記第２チタン膜と前記第１主電極の間には、前記第２チタン膜と前記第１主電極が反応してなる合金層が形成されることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体は、シリコン（珪素：Ｓｉ）半導体よりも絶縁破壊電界強度が高く、絶縁破壊電界強度に反比例するオン抵抗を小さくすることができるため、低損失なパワーデバイスに最適な半導体として近年注目されている。炭化珪素半導体を用いた半導体装置（以下、炭化珪素半導体装置とする）として、例えばオン抵抗が小さくスイッチング速度が速いＳｉＣ−パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の開発が進められている。【０００３】
ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）型の炭化珪素半導体装置では、炭化珪素半導体基板（炭化珪素半導体を用いて形成された半導体基板）からなる炭化珪素半導体基体（半導体チップ）の表面に熱酸化により形成した酸化膜（ＳｉＯ2膜）をゲート絶縁膜とするＭＯＳゲート構造が形成される。しかしながら、熱酸化により炭化珪素半導体基体の表面にゲート絶縁膜を形成した場合、ゲート絶縁膜と炭化珪素半導体部との接合界面（以下、ＳｉＯ2／ＳｉＣ界面とする）付近に欠陥（界面準位）が多く形成され、界面準位密度（Ｄｉｔ：Ｉｎｔｅｒｆａｃｅ  Ｓｔａｔｅ  Ｄｅｎｓｉｔｙ）が高くなる。このため、チャネル移動度が低下してオン抵抗が大きくなり、導通低損が大きくなるという問題がある。【０００４】
この問題を解消する方法として、亜酸化窒素（Ｎ2Ｏ）や一酸化窒素（ＮＯ）を含む雰囲気での熱酸化により炭化珪素半導体基板上に酸化膜を形成することによって、ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減させる方法が提案されている（例えば、下記特許文献１参照。）。ゲート絶縁膜となる酸化膜を亜酸化窒素や一酸化窒素を含む雰囲気での熱酸化で形成することにより、ＳｉＯ2／ＳｉＣ界面の界面準位密度を２×１０12ｃｍ-2ｅＶ-1以下にすることができ、高チャンネル移動度が実現される。このため、ＳｉＣ−ＭＯＳＦＥＴにおいて、良質な酸化膜をゲート絶縁膜とするＭＯＳゲート構造を形成することができる。【０００５】
従来の炭化珪素半導体装置の構造について、プレーナーゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図６は、従来の炭化珪素半導体装置の構造を示す断面図である。図６に示す従来の炭化珪素半導体装置では、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、ｎ-型ドリフト層１０２となるｎ-型炭化珪素エピタキシャル層と、ｐ-型ウエル層１０４となるｐ-型エピタキシャル半導体層が順に堆積されている。以下、ｎ+型炭化珪素基板１０１上にｎ-型ドリフト層１０２およびｐ-型ウエル層１０４を順に積層して成る積層体を炭化珪素半導体基体とする。【０００６】
炭化珪素半導体基体のおもて面（ｐ-型ウエル層１０４側の面）側には、ｐ型半導体領域１０３、ｐ-型ウエル層１０４、ｐ+型コンタクト領域１０５、ｎ+型ソース領域１０６、ゲート絶縁膜１０８およびゲート電極１０９からなるＭＯＳゲート構造が設けられている。ｐ型半導体領域１０３およびｐ-型ウエル層１０４は、ベース領域として機能する。ゲート電極１０９を覆うように層間絶縁膜１１０が設けられている。ニッケルシリサイド（ＮｉＳｉ）層１１１は、層間絶縁膜１１０を深さ方向に貫通するコンタクトホールにおいて、炭化珪素半導体部とのオーミックコンタクト（電気的接触部）を形成する。層間絶縁膜１１０およびニッケルシリサイド層１１１上には、ソース電極１１２が設けられている。【０００７】
ソース電極１１２は、ニッケルシリサイド層１１１を介してｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６に電気的に接続されるとともに、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１０１側の面、すなわちｎ+型炭化珪素基板１０１の裏面）全体に、ドレイン電極となる裏面電極１１３が設けられている。符号１０７は、ｎ-型ドリフト層１０２の、ゲート電極１０９直下（ゲート絶縁膜１０８を介してゲート電極１０９に対向する部分）のｐ-型ウエル層１０４間に挟まれた部分に設けられたｎ-型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域である。符号１１４はパッシベーション保護膜である。【０００８】
次に、従来の炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、エピタキシャル成長により５×１０15／ｃｍ3の窒素（Ｎ）をドーピングしたｎ-型ドリフト層１０２を１０μｍの厚さで堆積（形成）する。次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層１０２の表面層にｐ型半導体領域１０３を選択的に形成する。次に、ｎ-型ドリフト層１０２上に、エピタキシャル成長により、ｐ型半導体領域１０３を覆うように、５×１０15／ｃｍ3のアルミニウム（Ａｌ）をドーピングしたｐ-型ウエル層１０４を０．５μｍの厚さで堆積する。【０００９】
次に、窒素のイオン注入により、ｐ-型ウエル層１０４の内部に、ｐ-型ウエル層１０４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層１０２に達するＪＦＥＴ領域１０７を選択的に形成する。次に、リン（Ｐ）のイオン注入により、ｐ-型ウエル層１０４の内部に、ＪＦＥＴ領域１０７と離してｎ+型ソース領域１０６を選択的に形成する。また、アルミニウムのイオン注入により、ｐ-型ウエル層１０４の内部に、ｎ+型ソース領域１０６に接するｐ+型コンタクト領域１０５を選択的に形成する。次に、アルゴン（Ａｒ）雰囲気中で１６００℃の温度で活性化アニール（熱処理）を行う。【００１０】
次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層１０４の、ｎ+型ソース領域１０６とＪＦＥＴ領域１０７とに挟まれた部分の表面上に、ゲート絶縁膜１０８を７０ｎｍの厚さで形成する。次に、ゲート絶縁膜１０８上にゲート電極１０９となるポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、炭化珪素半導体基体のおもて面全体に、ゲート電極１０９を覆うように層間絶縁膜１１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１０を深さ方向に貫通するコンタクトホールを形成し、当該コンタクトホールにｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６を露出させる。【００１１】
次に、コンタクトホールに露出された炭化珪素半導体部上にニッケル（Ｎｉ）膜を形成し、シンタリング（熱処理）によりニッケルシリサイド層１１１を形成する。次に、層間絶縁膜１１０およびニッケルシリサイド層１１１上に、ソース電極１１２となるアルミニウム層を５．０μｍの厚さで堆積する。次に、ソース電極１１２上に、パッシベーション保護膜１１４となるポリイミド層を形成し、３８０℃の温度の熱処理によりパッシベーション保護膜１１４を硬化（キュア）する。その後、炭化珪素半導体基体の裏面に裏面電極１１３を形成することで、図６に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００４−５１１１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、発明者らが鋭意研究を重ねた結果、亜酸化窒素や一酸化窒素を含む雰囲気での熱酸化によってＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜となる酸化膜を形成した場合、ゲート電極に負電圧が印加されたときに、しきい値電圧（Ｖｔｈ）が大きく変動することが新たに判明した。炭化珪素半導体装置を実用化するにあたって、ストレス印加（電圧や温度）時においても安定して動作可能な高い信頼性を確保することが課題となる。例えば、ＳｉＣ−パワーＭＯＳＦＥＴでは、駆動時に正電圧および負電圧ともに高電圧がゲート電極に印加される。また、ＳｉＣ−パワーＭＯＳＦＥＴでは、ジャンクション（接合）温度が２００℃以上となる高温環境下での動作を保証する必要がある。【００１４】
具体的には、ゲート絶縁膜に加わる電界強度±２ＭＶ／ｃｍ〜±４ＭＶ／ｃｍ程度、および動作保証温度２００℃程度を必要とするが、この場合、ある条件下においてしきい値電圧が大きく変動する現象が観測された。以下、信頼性試験によりＳｉＣ−パワーＭＯＳＦＥＴの電気的特性を検証した結果について説明する。まず、上述した従来の炭化珪素半導体装置の製造方法にしたがい、例示した上記諸条件でＳｉＣ−ＭＯＳＦＥＴを作製（製造）した（以下、従来例とする）。そして、この従来例について、動作温度（ジャンクション温度）が２００℃となる高温動作下でゲート電極１０９に３ＭＶ／ｃｍ（正電圧）および−３ＭＶ／ｃｍ（負電圧）をそれぞれ１０分間印加し、しきい値電圧変動を観測した。【００１５】
その結果、ゲート電極１０９に正電圧を印加したときには、しきい値電圧の変動は小さく、その変動幅（変動量）は±０．１Ｖ以下であることが確認された。しきい値電圧の変動幅とは、設計条件に基づいて決定された製品出荷時のしきい値電圧（基準値）からの差分である。一方、ゲート電極１０９に負電圧を印加したときには、しきい値電圧は負側に大きく変動する（すなわちしきい値電圧が小さくなる）ことが確認された。このしきい値電圧が負側に変動する現象は、高温動作下でのゲート電極１０９への負電圧印加により、ゲート絶縁膜１０８と炭化珪素半導体部との接合界面（ＳｉＯ2／ＳｉＣ界面）付近またはゲート絶縁膜１０８（ＳｉＯ2膜）中に正電荷（ホール）が捕獲されて帯電し、正の固定電荷が発生することを示している。【００１６】
シリコン半導体を用いたＳｉ−ＭＯＳＦＥＴやＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では、ゲート電極に負電圧を印加したときにゲート絶縁膜とシリコン半導体部との接合界面（以下、ＳｉＯ2／Ｓｉ界面とする）またはゲート絶縁膜中に正の固定電荷が発生する現象についての報告は少ない。例えば、Ｓｉ−ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極に負電圧を印加したときにゲートしきい値電圧が変動する現象（スロートラップ現象）について報告されているが、動作温度１５０℃でゲート電極に−３ＭＶ／ｃｍの負電圧を１０００時間印加する場合であっても、しきい値電圧の変動幅は０．１Ｖである。【００１７】
同条件（動作温度１５０℃、ゲート電圧−３ＭＶ／ｃｍ）でのＳｉＣ−ＭＯＳＦＥＴのしきい値電圧の変動幅は−７Ｖ以上であるため、Ｓｉ−ＭＯＳＦＥＴとＳｉＣ−ＭＯＳＦＥＴとでしきい値電圧の変動幅が大きく異なる。具体的には、Ｓｉ−ＭＯＳＦＥＴのＳｉＯ2／Ｓｉ界面の界面準位密度は１．０×１０11ｃｍ-2ｅＶ-1以下である。一方、ＳｉＣ−ＭＯＳＦＥＴのＳｉＯ2／ＳｉＣ界面の界面準位密度は１．０×１０12ｃｍ-2ｅＶ-1以上である。ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減するための多くの研究がなされているが、ＳｉＯ2／ＳｉＣ界面の界面準位密度をＳｉＯ2／Ｓｉ界面の界面準位密度と同程度まで低減する技術については報告されていない。【００１８】
この発明は、上述した従来技術による問題点を解消するため、安定した電気的特性を有し、信頼性の高い炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造が設けられている。前記絶縁ゲート構造を覆う層間絶縁膜が設けられている。コンタクトホールは、前記絶縁ゲート構造が設けられた部分以外の部分において前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達する。前記炭化珪素半導体部の、前記コンタクトホールに露出する部分の表面全面に、ニッケルシリサイド層が設けられている。前記層間絶縁膜の表面から前記ニッケルシリサイド層の表面にわたってポリシリコン膜が設けられている。前記ポリシリコン膜の表面にアルミニウムを主成分とした第１主電極が設けられている。前記第１主電極は、前記炭化珪素半導体部に電気的に接続されている。前記ポリシリコン膜と前記第１主電極との間に、第１チタン膜が設けられている。前記第１チタン膜と前記第１主電極との間に、窒化チタン膜が設けられている。前記窒化チタン膜と前記第１主電極との間に、第２チタン膜が設けられている。前記第２チタン膜と前記第１主電極の間には、前記第２チタン膜と前記第１主電極が反応してなる合金層が形成されている。
【００２３】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜の厚さは、０．２μｍ以上１．０μｍ以下であることを特徴とする。【００２４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜の厚さは、０．５μｍ以上であることを特徴とする。【００２５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、さらに次の特徴を有する。炭化珪素半導体からなる半導体基板の一方の主面に、炭化珪素半導体からなるｎ型ドリフト層が設けられている。前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に、前記炭化珪素半導体部を構成するｐ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の内部に、前記炭化珪素半導体部を構成するｎ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に、前記ゲート絶縁膜が設けられている。前記ゲート絶縁膜の上に、前記絶縁ゲート構造を構成するゲート電極が設けられている。前記コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達し、前記ｎ型半導体領域を露出する。前記コンタクトホールの内部において前記ｎ型半導体領域に電気的に接続された前記第１主電極が設けられている。前記半導体基板の他方の主面に第２主電極が設けられている。
【００２６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜の厚さが０．３μｍであり、動作温度が２００℃となる高温動作下で前記ゲート電極に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動量が±０．１Ｖ以内であることを特徴とする。また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする。
【００２７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程を行う。次に、前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程を行う。次に、前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程を行う。次に、前記絶縁ゲート構造が形成された部分以外の部分において前記層間絶縁膜を深さ方向に貫通して前記炭化珪素半導体部に達するコンタクトホールを形成する工程を行う。次に、前記炭化珪素半導体部の、前記コンタクトホールに露出する部分の表面全面にニッケルシリサイド層を形成する工程を行う。次に、前記層間絶縁膜の上から前記ニッケルシリサイド層の上にわたってポリシリコン膜を形成する工程を行う。次に、前記ポリシリコン膜の上に、第１チタン膜を形成する工程を行う。次に、前記第１チタン膜の上に、窒化チタン膜を形成する工程を行う。次に、前記窒化チタン膜の上に第２チタン膜を形成する工程を行う。次に、前記第２チタン膜の上にアルミニウムを主成分とした第１主電極を形成する工程を行う。前記第２チタン膜と前記第１主電極の間には、前記第２チタン膜と前記第１主電極が反応してなる合金層が形成される。
【００２８】
上述した発明によれば、高温動作下で第１主電極中から発生する水素原子・水素イオンが第１主電極の下層のポリシリコン膜に吸蔵されるため、この水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができる。これにより、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができる。また、上述した発明によれば、第１主電極中から発生する水素原子・水素イオンがポリシリコン膜と第１主電極との間の第１チタン膜に遮蔽されるため、水素原子・水素イオンのゲート絶縁膜側への移動をさらに抑制することができる。これにより、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅をさらに小さくすることができる。また、上述した発明によれば、第１主電極中から発生する水素原子・水素イオンが第１チタン膜と第１主電極との間の窒化チタン膜、第２チタン膜に吸蔵されるため、水素原子・水素イオンのゲート絶縁膜側への移動をさらに抑制することができる。これにより、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅をさらに小さくすることができる。
【発明の効果】
【００２９】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、所定の電気的特性を安定して得ることができ、信頼性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図３】図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図４】図４は、比較例１の炭化珪素半導体装置の構造を示す断面図である。
【図５】図５は、比較例２の炭化珪素半導体装置の構造を示す断面図である。
【図６】図６は、従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３１】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００３２】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について、プレーナーゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲む耐圧構造部を図示省略する（図２，３においても同様）。耐圧構造部は、ｎ-型ドリフト層２の基体おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
【００３３】
図１に示す炭化珪素半導体装置において、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１のおもて面上には、ｎ-型ドリフト層２となるｎ-型炭化珪素エピタキシャル層が堆積されている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ型半導体領域３が選択的に設けられている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面上には、ｐ型半導体領域３を覆うように、ｐ-型ウエル層４となるｐ-型炭化珪素エピタキシャル層が堆積されている。ｐ型半導体領域３およびｐ-型ウエル層４は、ベース領域（ｐ型半導体領域）として機能する。
【００３４】
ｐ型半導体領域３の不純物濃度は、例えばｐ-型ウエル層４の不純物濃度よりも高くてもよい。これによって、ｐ型半導体領域３とｎ-型ドリフト層２との間のｐｎ接合に高い逆バイアスが印加された場合に、ｐ-型ウエル層４がパンチスルーすることを防止することができる。ｐ-型ウエル層４の内部には、ｐ-型ウエル層４を深さ方向に貫通してｎ-型ドリフト層２に達するｎ-型領域（ＪＦＥＴ領域）７が選択的に設けられている。すなわち、ＪＦＥＴ領域７は、ｎ-型ドリフト層２の、隣り合うｐ型半導体領域３間に挟まれた部分の表面上に設けられ、ｎ-型ドリフト層２とともにドリフト領域として機能する。ＪＦＥＴ領域７の不純物濃度は、ＪＦＥＴ抵抗を低減するために、例えばｎ-型ドリフト層２の不純物濃度よりも高くてもよい。
【００３５】
ｐ-型ウエル層４の内部には、深さ方向にｐ型半導体領域３に対向する部分に、ｐ+型コンタクト領域５およびｎ+型ソース領域（ｎ型半導体領域）６がそれぞれ選択的に設けられている。ｐ+型コンタクト領域５は、ｎ+型ソース領域６の、ＪＦＥＴ領域７側に対して反対側に、例えばｎ+型ソース領域６に接するように設けられている。また、ｐ+型コンタクト領域５は、ｐ-型ウエル層４を貫通してｐ型半導体領域３に達するように設けられていてもよい。ｐ-型ウエル層４の、ＪＦＥＴ領域７とｎ+型ソース領域６とに挟まれた部分の表面上には、ＪＦＥＴ領域７上およびｎ+型ソース領域６上にまで延在するように、ゲート絶縁膜８を介してゲート電極９が設けられている。
【００３６】
ゲート絶縁膜８は、炭化珪素半導体基体（ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる積層体）のおもて面（ｐ-型ウエル層４側の面）を熱酸化してなる二酸化珪素（ＳｉＯ2）膜である。このように炭化珪素半導体基体（半導体チップ）のおもて面側には、炭化珪素半導体部（ｐ-型ウエル層４やｎ+型ソース領域６などの各半導体領域）、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造が設けられている。ゲート電極９を覆うように層間絶縁膜１０が設けられている。この層間絶縁膜１０を深さ方向に貫通してｐ+型コンタクト領域５およびｎ+型ソース領域６に達するコンタクトホールが設けられている。コンタクトホールに露出する炭化珪素半導体部上には、炭化珪素半導体部とのオーミックコンタクトを形成するニッケルシリサイド（ＮｉＳｉ）層１１が設けられている。
【００３７】
層間絶縁膜１０およびニッケルシリサイド層１１の表面には、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜１６が設けられている。ポリシリコン膜１６は、後述するアルミニウム（Ａｌ）を主成分とするソース電極１２中から発生する水素（Ｈ）原子・水素イオンを吸蔵する機能を有する。このため、ソース電極１２中から発生する水素原子・水素イオンがゲート絶縁膜８と炭化珪素半導体部との界面（ＳｉＯ2／ＳｉＣ界面）またはゲート絶縁膜８中に移動することを抑制することができる。これによって、水素原子・水素イオンによる正電荷の発生を抑制することができる。水素原子・水素イオンとは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。
【００３８】
また、ポリシリコン膜１６は、層間絶縁膜１０によってゲート電極９と電気的に絶縁され、ソース配線として機能する。ポリシリコン膜１６の厚さは、例えば０．２μｍ以上１．０μｍ以下程度であることが好ましく、より好ましくは０．５μｍ以上であることがよい。その理由は、次の通りである。ポリシリコン膜１６の厚さを０．２μｍ以上とすることで、水素（Ｈ）原子・水素イオンを吸蔵する機能が十分となるからである。
【００３９】
ポリシリコン膜１６の表面には、コンタクトホールを埋め込むように、アルミニウムを主成分とするソース電極（第１主電極）１２が設けられている。ソース電極１２は、ポリシリコン膜１６およびニッケルシリサイド層１１を介してｐ+型コンタクト領域５およびｎ+型ソース領域６に電気的に接続されている。ソース電極１２は、ソース配線として機能する。ソース電極１２上には、チップおもて面を保護するパッシベーション保護膜１４が設けられている。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１側の面、すなわちｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２主電極）となる裏面電極１３が設けられている。
【００４０】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となる例えば四層周期六方晶（４Ｈ−ＳｉＣ）のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面を、例えば（０００−１）面（いわゆるＣ面）としてもよい。次に、ｎ+型炭化珪素基板１のおもて面上に、エピタキシャル成長により例えば５×１０15／ｃｍ3の窒素（Ｎ）などｎ型不純物をドーピングしたｎ-型ドリフト層２を例えば１０μｍ程度の厚さで堆積（形成）する。
【００４１】
次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層にｐ型半導体領域３を選択的に形成する。次に、ｎ-型ドリフト層２上に、エピタキシャル成長により、ｐ型半導体領域３を覆うように、例えば５×１０15／ｃｍ3のアルミニウム（Ａｌ）などｐ型不純物をドーピングしたｐ-型ウエル層４を例えば０．５μｍ程度の厚さで堆積する。ここまでの工程により、ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる炭化珪素半導体基体（エピタキシャルウエハ）が形成される。
【００４２】
次に、例えば窒素などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ｐ-型ウエル層４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層２に達するＪＦＥＴ領域７を選択的に形成する。次に、例えばリン（Ｐ）などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ＪＦＥＴ領域７と離してｎ+型ソース領域６を選択的に形成する。また、例えばアルミニウムなどのｐ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、例えばｎ+型ソース領域６に接するようにｐ+型コンタクト領域５を選択的に形成する。次に、例えばアルゴン（Ａｒ）雰囲気中で１６００℃程度の温度で活性化アニール（熱処理）を行う。
【００４３】
次に、例えば亜酸化窒素（Ｎ2Ｏ）雰囲気中での熱酸化により、ｐ-型ウエル層４の、ｎ+型ソース領域６とＪＦＥＴ領域７とに挟まれた部分の表面上に、ゲート絶縁膜８を例えば７０ｎｍ程度の厚さで形成する。次に、ゲート絶縁膜８上にゲート電極９となるポリシリコン層を形成する。次に、炭化珪素半導体基体のおもて面（ｐ-型ウエル層４側の面）全体に、ゲート電極９を覆うように層間絶縁膜１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１０を深さ方向に貫通するコンタクトホールを形成し、当該コンタクトホールにｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。次に、コンタクトホールに露出された炭化珪素半導体部上にニッケル（Ｎｉ）膜を形成し、シンタリング（熱処理）により炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド層１１を例えば１．０μｍの厚さで形成する。
【００４４】
次に、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、層間絶縁膜１０およびニッケルシリサイド層１１上に、例えばリンなどのｎ型不純物をドーピングしたポリシリコン膜１６を例えば０．２μｍ程度の厚さで堆積（形成）する。次に、例えば８００℃程度の温度でポリシリコン膜１６をアニール（熱処理）する。これによって、ポリシリコン膜１６のシート抵抗は例えば５０Ω／□（Ω／ｓｑｕａｒｅ）以下程度となる。減圧ＣＶＤ法によりポリシリコン膜１６を堆積することで、ステップカバレッジ（段差被覆性）がよく、割れにくい安定したポリシリコン膜１６を形成することができる。
【００４５】
次に、例えばスパッタ法により、ポリシリコン膜１６上に、ソース電極１２となるアルミニウムを主成分とする金属層（以下、アルミニウム層とする）を例えば５．０μｍの厚さで堆積する。次に、フォトリソグラフィおよびエッチングによりソース電極１２をパターニングすることで所定パターンのソース配線を形成する。次に、ソース電極１２上にパッシベーション保護膜１４となるポリイミド層を形成し、例えば３８０℃程度の温度の熱処理によりパッシベーション保護膜１４を硬化（キュア）する。次に、炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１の裏面）全面に裏面電極１３を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断（ダイシング）することで、図１に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
【００４６】
この実施の形態１にかかる炭化珪素半導体装置においては、高温動作下でソース電極１２中から水素原子・水素イオンが発生するが、この水素原子・水素イオンは、ソース電極１２の下層のポリシリコン膜１６に吸蔵される。このため、ソース電極１２中から発生した水素原子・水素イオンがゲート絶縁膜８付近またはゲート絶縁膜８中に拡散することはない。上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがい、例示した諸条件でＳｉＣ−縦型ＭＯＳＦＥＴを作製して、しきい値電圧変動を測定した。その結果、動作温度が２００℃となる高温動作下でゲート電極９に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動幅を０．１Ｖ以下に抑制することができることが確認された。
【００４７】
以上、説明したように、実施の形態１によれば、ソース電極の下層にポリシリコン膜を設けることによって、高温動作下でソース電極中から発生する水素原子・水素イオンがソース電極の下層のポリシリコン膜に吸蔵される。このため、高温動作下でソース電極中から発生する水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができる。これにより、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができる。すなわち、しきい値電圧の安定したゲート絶縁膜を形成することができる。したがって、正・負いずれの電圧をゲート電極に印加した場合においても、しきい値電圧の変動を抑制することができ、安定した電気的特性を有する信頼性の高い炭化珪素半導体装置を提供することができる。また、実施の形態１によれば、ソース電極の下層のポリシリコン膜をＣＶＤ法により形成することで、ステップカバレッジがよく、割れにくい安定したポリシリコン膜を形成することができ、しきい値電圧の変動をさらに抑制することができる。
【００４８】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ポリシリコン膜１６とソース電極１２との間に、チタン（Ｔｉ）を主成分とする金属膜（以下、チタン膜とする）１５が設けられている点である。チタン膜１５は、ソース電極１２中から発生する水素原子・水素イオンを遮蔽する機能を有する。すなわち、チタン膜１５中における水素原子・水素イオンの拡散係数は、チタン膜１５中を移動する水素原子・水素イオンが下層のポリシリコン膜１６にほぼ達しない程度に小さい。
【００４９】
実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法においてポリシリコン膜１６を形成した後、ソース電極１２を形成する前に、ポリシリコン膜１６上にチタン膜１５を堆積（形成）すればよい。すなわち、ソース配線としてポリシリコン膜１６、チタン膜１５およびソース電極１２を順に堆積する。ポリシリコン膜１６、チタン膜１５およびソース電極１２の堆積時の厚さは、例えば、それぞれ０．３μｍ、０．１μｍおよび５．０μｍであってもよい。図示省略するが、チタン膜１５とソース電極１２との間には、チタン膜１５とソース電極１２とが反応してなる合金層が形成される。
【００５０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、高温動作下でソース電極中から発生する水素原子・水素イオンがソース電極の下層のチタン膜に遮蔽される。このため、ソース電極中からゲート絶縁膜側への水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
【００５１】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、チタン膜（以下、第１チタン膜とする）１５とソース電極１２との間に、窒化チタン（ＴｉＮ）を主成分とする金属膜（以下、窒化チタン膜とする）１７や第２チタン膜１８が設けられている点である。窒化チタン膜１７および第２チタン膜１８は、ソース電極１２中から発生する水素原子・水素イオンを吸蔵する機能を有する。
【００５２】
実施の形態３にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法において第１チタン膜１５を形成した後、ソース電極１２を形成する前に、第１チタン膜１５上に窒化チタン膜１７や第２チタン膜１８を堆積（形成）すればよい。すなわち、ソース配線としてポリシリコン膜１６、第１チタン膜１５、窒化チタン膜１７、第２チタン膜１８およびソース電極１２を順に堆積する。図示省略するが、第２チタン膜１８を設けない構成としてもよい。ポリシリコン膜１６、第１チタン膜１５、窒化チタン膜１７、第２チタン膜１８およびソース電極１２の堆積時の厚さは、例えば、それぞれ０．３μｍ、０．１μｍ、０．１μｍ、０．１μｍおよび５．０μｍであってもよい。図示省略するが、第２チタン膜１８とソース電極１２との間には、第２チタン膜１８とソース電極１２とが反応してなる合金層が形成される。
【００５３】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ソース電極と第１チタン膜との間の窒化チタン膜や第２チタン膜によって、ソース電極中からゲート絶縁膜側へ水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
【００５４】
（実施例）
次に、従来のＳｉＣ−ＭＯＳＦＥＴ（以下、従来例とする図６参照）においてしきい値電圧変動が生じる原因について説明する。従来例においてＳｉＯ2／ＳｉＣ界面の界面準位密度が高いのは、ＳｉＯ2／ＳｉＣ界面に特有の問題であり、ＳｉＯ2／ＳｉＣ界面の欠陥量、歪量およびバンド構造の違いから生じるかは現時点では明らかではない。そこで、各電極層として形成されるアルミニウム層の配置を種々変更して、従来例のしきい値電圧変動の原因について検証した。図４は、比較例１の炭化珪素半導体装置の構造を示す断面図である。図５は、比較例２の炭化珪素半導体装置の構造を示す断面図である。図４に示すように、層間絶縁膜３０上に電極層（アルミニウム層）を配置しない、かつコンタクトホールにおいて電極層と層間絶縁膜３０とが接触しない構成のプレーナーゲート構造のＳｉＣ−横型ＭＯＳＦＥＴを作製した（以下、比較例１とする）。
【００５５】
比較例１は従来例のＭＯＳゲート構造を横型としたものであり、比較例１の各領域の不純物濃度および厚さ等は、それぞれ従来例の対応する各領域の不純物濃度および厚さ等と同様である。また、比較例１では、電極層（ソース電極３２ａおよびドレイン電極３２ｂ）と層間絶縁膜３０とが接触しないように配置されている。具体的には、まず、ｎ+型炭化珪素基板２１のおもて面上に、ｎ-型ドリフト層２２となる炭化珪素エピタキシャル層を堆積する。次に、イオン注入により、ｎ-型ドリフト層２２の表面層にｐ型半導体領域２３を形成する。次に、ｐ型半導体領域２３上に、ｐ-型ウエル層２４となる炭化珪素エピタキシャル層を堆積する。
【００５６】
次に、リンのイオン注入により、ｐ-型ウエル層２４の内部に、ｎ+型ソース領域２６ａおよびｎ+型ドレイン領域２６ｂをそれぞれ選択的に形成する。また、アルミニウムのイオン注入により、ｐ-型ウエル層２４の内部に、ｐ+型コンタクト領域２５ａ，２５ｂをそれぞれ選択的に形成する。ｐ+型コンタクト領域２５ａは、ｎ+型ソース領域２６ａよりも後述するゲート電極２９から離した位置に、ｎ+型ソース領域２６ａに接するように配置される。ｐ+型コンタクト領域２５ｂは、ｎ+型ドレイン領域２６ｂよりもゲート電極２９から離した位置に、ｎ+型ドレイン領域２６ｂに接するように配置される。次に、アルゴン雰囲気中で１６００℃の温度で活性化アニールを行う。
【００５７】
次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層２４の、ｎ+型ソース領域２６ａとｎ+型ドレイン領域２６ｂとに挟まれた部分の表面上に、ゲート絶縁膜２８を形成する。次に、ゲート絶縁膜２８上にゲート電極２９となるポリシリコン層を形成する。次に、ゲート電極２９を覆うように層間絶縁膜３０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜３０を深さ方向に貫通する第１，２コンタクトホールを形成し、第１コンタクトホールにｐ+型コンタクト領域２５ａおよびｎ+型ソース領域２６ａを露出させ、第２コンタクトホールにｐ+型コンタクト領域２５ｂおよびｎ+型ドレイン領域２６ｂを露出させる。
【００５８】
次に、第１，２コンタクトホールに露出された炭化珪素半導体部上にそれぞれニッケル膜を形成し、シンタリングにより炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド層３１ａ，３１ｂを形成する。次に、層間絶縁膜３０およびニッケルシリサイド層３１上にアルミニウム層を堆積してパターニングし、第１，２コンタクトホールの内部のみにそれぞれソース電極３２ａおよびドレイン電極３２ｂとなるアルミニウム層を残す。このとき、層間絶縁膜３０に接触しないように、層間絶縁膜３０と離してソース電極３２ａおよびドレイン電極３２ｂを形成する。次に、ｎ+型炭化珪素基板２１の裏面に裏面電極３３を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断することで、図４に示す比較例１のＳｉＣ−横型ＭＯＳＦＥＴが完成する。
【００５９】
また、図５に示すように、層間絶縁膜３０の、ゲート電極２９上の部分の表面にソース電位の電極層３２ｃを配置したプレーナーゲート構造のＳｉＣ−横型ＭＯＳＦＥＴを作製した（以下、比較例２とする）。比較例２の電極層３２ｃ以外の構成は、比較例１と同様である。比較例２の製造方法は、層間絶縁膜３０およびニッケルシリサイド層３１上に堆積したアルミニウム層をパターニングしてソース電極３２ａおよびドレイン電極３２ｂを形成する際に、さらに層間絶縁膜３０上に電極層３２ｃとなるアルミニウム層を残せばよい。電極層３２ｃは、層間絶縁膜３０を介して深さ方向にゲート電極２９と対向する。
【００６０】
また、比較例２は、電極層３２ｃの端部からゲート電極２９の端部までの距離Ｘを１００μｍ以上とし、層間絶縁膜３０と電極層３２ｃとの界面または電極層３２ｃ中から発生する水素原子・水素イオンがゲート電極２９の端部付近からゲート絶縁膜２８中に拡散されることを抑制した構造としている。電極層３２ｃの端部からゲート電極２９の端部までの距離Ｘとは、電極層３２ｃのソース電極３２ａ側の端部からゲート電極２９のソース電極３２ａ側の端部までの距離、および、電極層３２ｃのドレイン電極３２ｂ側の端部からゲート電極２９のドレイン電極３２ｂ側の端部までの距離である。
【００６１】
これら比較例１，２について、動作温度が２００℃となる高温動作下でゲート電極２９に−３ＭＶ／ｃｍの負電圧を１０分間印加した後、しきい値電圧変動を測定した。その結果、比較例１，２ともに、しきい値電圧の変動幅は±０．１Ｖであった。このように電極層（ソース電極３２ａやドレイン電極３２ｂ）と層間絶縁膜３０とが接触しない構成の比較例１では、しきい値電圧が変動しないことが確認された。また、電極層と層間絶縁膜とを接触させた構成とする場合であっても、比較例２のように層間絶縁膜３０の、ゲート電極２９上の部分の表面に電極層３２ｃを配置することで、しきい値電圧が変動しないことが確認された。
【００６２】
また、層間絶縁膜３０と電極層３２ｃとが接触する比較例２については、昇温脱離ガス分光（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により層間絶縁膜３０と電極層３２ｃとの界面および電極層３２ｃ中の元素分析を行った。その結果、チップ温度を２００℃以上に上昇させたときに、３×１０14／ｃｍ2以上の不純物濃度の水素分子が検出された。層間絶縁膜３０と電極層３２ｃとの界面および電極層３２ｃからの水素原子・水素イオンの発生は、電極層３２ｃの構成材料であるアルミニウムと、熱酸化時の水蒸気雰囲気に含まれる水（Ｈ2Ｏ）とが反応することによるものと推測される。
【００６３】
また、ゲート電極２９の構成材料であるポリシリコンは結晶粒界をもち、この結晶粒界にはダングリングボンド（未結合手）が存在する。ポリシリコンの結晶粒界のダングリングボンドは、水素導入時に水素原子によって終端化されることが知られている。このため、比較例２のしきい値電圧が変動しないことは、層間絶縁膜３０と電極層３２ｃとの界面または電極層３２ｃ中から発生する水素原子・水素イオンがゲート電極２９の構成材料であるポリシリコンの結晶粒界のダングリングボンドを終端することでポリシリコンに吸蔵され、ゲート絶縁膜２８中にほぼ拡散しないことを示している。
【００６４】
また、一般的に、ＳｉＣ−ＭＯＳＦＥＴを製造する場合、８００℃以上の高温での酸化膜形成のための熱酸化処理または８００℃以上の高温でのアニール処理によって、ＳｉＯ2／ＳｉＣ界面に多くの水素イオンが取り込まれる。この８００℃以上の高温熱処理によってＳｉＯ2／ＳｉＣ界面に取り込まれた水素イオンは、ＳｉＯ2／ＳｉＣ界面のダングリングボンドと結合し、シリコン−水素（Ｓｉ−Ｈ）結合や炭素−水素（Ｃ−Ｈ）結合を形成して固定化される。このように高温熱処理によってＳｉＯ2／ＳｉＣ界面に形成されたシリコン−水素結合や炭素−水素結合の水素原子は、４００℃以下の低温熱処理では変化（解離）しない。
【００６５】
一方、電極層（配線用のアルミニウム層）は４００℃以下の低温熱処理により層間絶縁膜上に堆積される。低温熱処理による電極層の堆積時に層間絶縁膜と電極層との界面または電極層中から発生した水素原子・水素イオンは固定化されず、高温動作下でＳｉＣ−ＭＯＳＦＥＴのゲート電極に負電圧が印加されたときにＳｉＯ2／ＳｉＣ界面に移動する。この水素原子・水素イオンによってＳｉＯ2／ＳｉＣ界面のシリコン−水素結合や炭素−水素結合から固定化されていた水素原子が解離され、シリコン原子や炭素原子のダングリングボンド（Ｓｉ+やＣ+）となり、ＳｉＯ2／ＳｉＣ界面付近またはゲート絶縁膜中に正電荷が発生すると推測される。
【００６６】
例えば２００℃での酸化膜（ＳｉＯ2膜）中での水素原子・水素イオンの拡散係数は１．０×１０-8ｃｍ2／秒であり、その拡散長は１０分間で２４．５μｍである。このため、従来例のようにコンタクトホールにおいて層間絶縁膜１１０とソース電極１１２とが接触している場合、高温動作下で層間絶縁膜１１０とソース電極１１２との界面またはソース電極１１２中から発生した水素原子・水素イオンは、容易に層間絶縁膜１１０中を移動してゲート電極１０９の端部側からゲート絶縁膜１０８に到達し、しきい値電圧変動を引き起こす。
【００６７】
このような電極層中から層間絶縁膜への水素原子・水素イオンの移動は、例えば、層間絶縁膜と電極層との間にチタン膜または窒化チタン膜を形成することで遮蔽可能であるが、チタン膜または窒化チタン膜は例えばスパッタ法により形成するため、ステップカバレッジが悪化する。また、コンタクトホールにおいて層間絶縁膜と電極層とを接触させない構造のＳｉＣ−縦型ＭＯＳＦＥＴを作製することは可能であるが、電極層とコンタクトホールの側壁との間に生じた隙間によって単位セル（１つのＭＯＳゲート構造が形成されている単位領域）のサイズが大きくなるため、実用上での使用は難しい。
【００６８】
本発明においては、上述したように、層間絶縁膜１０とソース電極１２との間に、少なくとも、ソース電極１２中から発生した水素原子・水素イオンを吸蔵する機能を有するポリシリコン膜１６を形成する。これにより、例えばポリシリコン膜１６の厚さを０．３μｍとした場合に、動作温度が２００℃となる高温動作下でゲート電極９に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動量を±０．１Ｖに抑制することができる。また、本発明においては、層間絶縁膜１０とソース電極１２との間にポリシリコン膜１６を形成することにより、電極層（ソース電極１２）とコンタクトホールの側壁との間に隙間が生じないようにソース電極１２を形成することができるため、単位セルのサイズが大きくなることを回避することができる。
【００６９】
以上において本発明は、例えば炭化珪素半導体の四層周期六方晶（４Ｈ−ＳｉＣ）における（０００−１）面にチャネル（反転層）を形成する素子（すなわちＣ面をチップおもて面とする素子）に特に効果的であるが、その他の面方位（例えば（０００１）面（いわゆるＳｉ面）、（１１−２０）面、（０３−３８）面）にチャネルを形成する素子においても同様の効果を奏する。また、上述した各実施の形態では、ＳｉＣ−縦型ＭＯＳＦＥＴを例に説明しているが、ＳｉＣ−横型ＭＯＳＦＥＴやＳｉＣ−ＩＧＢＴなど他のＭＯＳ型炭化珪素半導体装置にも適用可能であり、同様の効果を奏する。また、プレーナーゲート構造に代えて、トレンチゲート構造とした場合においても同様の効果を奏する。また、ｐ-型ウエル層を設けずに、ベース領域として機能するｐ-型半導体領域の内部にｐ+型コンタクト領域およびｎ+型ソース領域を選択的に形成した構造としてもよい。また、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、産業用機械や自動車の制御回路などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７１】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  ｐ型半導体領域
４  ｐ-型ウエル層
５  ｐ+型コンタクト領域
６  ｎ+型ソース領域
７  ＪＦＥＴ領域
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  ニッケルシリサイド層
１２  ソース電極（アルミニウム層）
１３  裏面電極
１４  パッシベーション保護膜
１５  チタン膜（第１チタン膜）
１６  ポリシリコン膜
１７  窒化チタン膜
１８  第２チタン膜
【図１】
0006500912.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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