(57)【特許請求の範囲】
【請求項１】
マルチポートメモリセルであって、前記マルチポートメモリセルは、
基板と、
第１および第２のインバータ回路とを備え、前記インバータ回路の各々は、第１の型のプルアップトランジスタおよび第２の型のプルダウントランジスタを含み、
前記インバータ回路の各々において、
前記プルアップトランジスタのゲートおよび前記プルダウントランジスタのゲートは、各々が、第１のノードに結合され、同じ電圧電位を受け、
前記プルアップトランジスタのソースおよび前記プルダウントランジスタのドレインは、直列に結合され、前記プルアップトランジスタと前記プルダウントランジスタとの間の第２のノードにおいて反転出力を与え、
前記インバータ回路の各々の前記第１のノードは、他方の前記インバータ回路の前記第２のノードに結合され、他方の前記インバータ回路の反転出力を受け、前記マルチポートメモリセルはさらに、
前記第１の型のアクセストランジスタの第１の対を備え、前記アクセストランジスタの第１の対は、各々が、前記第１および第２のインバータ回路のそれぞれの１つの前記第１のノードに結合され、前記マルチポートメモリセルはさらに、
前記第２の型のアクセストランジスタの第２の対を備え、前記アクセストランジスタの第２の対は、各々が、前記第１および第２のインバータ回路のそれぞれの１つの前記第１のノードに結合されており、
前記プルアップ、プルダウン、およびアクセストランジスタは、次の構成によって形成されるＦｉｎＦＥＴである：
前記基板内に、第１の方向（ｙ）に並列に延びる複数のウェル領域からなり、前記複数のウェル領域の各々は、前記領域上に配置されたフィン構造のそれぞれのセットを有し、前記それぞれのセットの前記フィン構造の各々は、前記第１の方向（ｙ）に延び、前記構成はさらに、
複数のゲート構造からなり、前記ゲート構造の各々は、前記フィン構造のセットの１つ以上にわたって配置され、かつ、前記第１の方向（ｙ）に垂直な第２の方向（ｘ）に延び、前記フィン構造および前記ゲート構造は、前記ＦｉｎＦＥＴを形成するように構成され、配列されており、前記ＦｉｎＦＥＴの各々は、前記第１または第２の型の同じ型の前記
ＦｉｎＦＥＴの別の１つのソース／ドレインと共有されるソース／ドレインを有し、
前記第１の型のトランジスタは、前記第２の型のトランジスタのゲート寸法と同等のゲート寸法を有する、マルチポートメモリセル。
【請求項２】
前記アクセストランジスタの第１の対の各々は、前記アクセストランジスタの第２の対の各々に含まれるフィンの数と同等の数のフィンを含む、請求項１に記載のマルチポートメモリセル。
【請求項３】
前記複数のウェル領域は、３つ以下のウェル領域を含む、請求項１に記載のマルチポートメモリセル。
【請求項４】
前記第１の型は、ＰＭＯＳであり、前記第２の型は、ＮＭＯＳである、請求項１から３のいずれか１項に記載のマルチポートメモリセル。
【請求項５】
前記マルチポートメモリセルは、偶数（Ｎ）のアクセストランジスタの対を含み、Ｎ＞２であり、
前記マルチポートメモリセルにおけるアクセストランジスタの全数は、第１の数（Ｘ）のｐ型トランジスタと、第２の数（Ｙ）のｎ型トランジスタとを含み、Ｘ＝Ｙである、請求項１から４のいずれか１項に記載のマルチポートメモリセル。
【請求項６】
前記マルチポートメモリセルは、ある数（Ｎ）のアクセストランジスタの対を含み、Ｎ＞２であり、
前記マルチポートメモリセルにおけるアクセストランジスタの全数は、２＊（Ｎ−１）の前記第１の型のトランジスタと、２つの前記第２の型のトランジスタとを含む、請求項１に記載のマルチポートメモリセル。
【請求項７】
前記第１の型のアクセストランジスタは、前記第２の型のアクセストランジスタと比較してシングルイベントアップセットをより受けにくい、請求項６に記載のマルチポートメモリセル。
【請求項８】
デュアルポートメモリセルを構築する方法であって、前記方法は、
基板内に、第１の方向（ｙ）に並列に延びる複数のウェル領域を形成するステップと、
前記複数のウェル領域の各々上に、１つ以上のフィン構造のそれぞれのセットを形成するステップとを備え、前記フィン構造の各々は、前記第１の方向（ｙ）に延び、前記方法はさらに、
複数のゲート構造を形成するステップを備え、前記ゲート構造の各々は、前記フィン構造のセットの１つ以上にわたって配置され、かつ、前記第１の方向（ｙ）に垂直な第２の方向（ｘ）に延び、前記フィン構造および前記ゲート構造のセットは、ＦｉｎＦＥＴを形成するように構成され、配列されており、前記ＦｉｎＦＥＴの各々は、第１および第２の型の同じ型の前記ＦｉｎＦＥＴの別の１つと共有されるソース／ドレイン領域を有し、前記方法はさらに、
前記ＦｉｎＦＥＴを結合してメモリセルを形成するように導電ラインを配置するステップを備え、前記メモリセルは、
第１および第２のインバータ回路を有し、前記インバータ回路の各々は、前記第１の型のプルアップトランジスタおよび前記第２の型のプルダウントランジスタを含み、
前記インバータ回路の各々において、前記プルアップトランジスタのゲートおよび前記プルダウントランジスタのゲートは、各々が、第１のノードに結合され、同じ電圧電位を受け、
前記プルアップトランジスタのソースおよび前記プルダウントランジスタのドレインは、直列に結合され、前記プルアップトランジスタと前記プルダウントランジスタとの間の
第２のノードにおいて反転出力を与え、
前記インバータ回路の各々の前記第１のノードは、他方の前記インバータ回路の前記第２のノードに結合され、他方の前記インバータ回路の反転出力を受け、前記メモリセルはさらに、
前記第１の型のアクセストランジスタの第１の対を有し、前記アクセストランジスタの第１の対は、各々が、前記第１および第２のインバータ回路のそれぞれの１つの前記第１のノードに結合され、前記メモリセルはさらに、
前記第２の型のアクセストランジスタの第２の対を有し、前記アクセストランジスタの第２の対は、各々が、前記第１および第２のインバータ回路のそれぞれの１つの前記第１のノードに結合されており、
前記第１の型のトランジスタは、前記第２の型のトランジスタのゲート寸法と同等のゲート寸法を有する、方法。
【請求項９】
前記複数のウェル領域を形成するステップは、前記第２の方向ｘに同じ幅を有する前記複数のウェル領域の各々を形成するステップを含み、
前記１つ以上のフィン構造のセットを形成するステップは、前記第２の方向ｘおよび前記第１および第２の方向に垂直な第３の方向に同じ寸法を有する前記１つ以上のフィン構造のセットの各々を形成するステップを含む、請求項８に記載の方法。
【請求項１０】
前記１つ以上のフィン構造のそれぞれのセットを形成するステップは、前記複数のウェル領域の各々において同じ数の前記フィン構造を形成するステップを含む、請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示は、一般的に、集積回路（ＩＣ）におけるメモリセルに関する。
【背景技術】
【０００２】
背景
スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）は、各ビットを格納するために双安定ラッチ回路を使用する半導体メモリの一種である。ＳＲＡＭは、多くの電子機器においてデータ記憶装置として用いられており、多くの場合、プログラマブル論理集積回路（ＩＣ）を実現するために用いられる。
【０００３】
ＳＲＡＭセルは、書込または読取可能である。一般的に、ＳＲＡＭセルは、出力ポートで電圧を与え、センスアンプは、ＳＲＡＭで保持される電圧が１のデジタル値または０のデジタル値を表わすかを検出する。一部のＳＲＡＭセルは、データの書込およびデータの読出の両方を行なうために使用される単一のポートを有する。他のＳＲＡＭセルは、さまざまな態様でさまざまな目的のために使用可能な複数のポートを有する。一部のＩＣにおいては、マルチポートＳＲＡＭセルは、シングルポートモードまたはマルチポートモードで動作され得る。
【０００４】
ＳＲＡＭアレイを有するＩＣは、ますます高密度化しているプロセス技術により実現されている。この結果、１つのＩＣ当たりのビット密度は、より一層高くなっている。如何なるメモリシステムも、ビットの反転および動作不良を招くランダムアップセットを受けやすい。メモリの単位時間当たりの故障（Ｆａｉｌｕｒｅ  ｉｎ  Ｔｉｍｅ：ＦＩＴ）率は、毎１０〜１２秒毎に１メガビット当たりの故障の単位で測定される。平均故障時間（Ｍｅａｎ  Ｔｉｍｅ  ｔｏ  Ｆａｉｌｕｒｅ：ＭＴＢＦ）は、メモリ密度、１つのシステム当たりのＩＣ、およびＦＩＴの積に反比例する。ＩＣのメモリ密度は増加しても、１システム当たりのＦＩＴおよびＩＣが一定のままであると、該ＩＣを用いるシステムのＭＴＢＦは、許容不可なレベルにまで落ち込む。ますます高くなるビットカウントを有するＩＣを設計する際には、密度の増加に比例するセルＦＩＴを減少させる方法を見出す必要がある。多くのデザイン決定は、メモリ密度を改善させることによって駆り立てられ、一部のデザイン決定は、ＦＩＴを改善させる必要性によって駆り立てられるであろう。
【発明の概要】
【課題を解決するための手段】
【０００５】
概要
マルチポートメモリセルは、第１および第２のインバータ回路を含む。各インバータ回路は、第１の型のプルアップトランジスタおよび第２の型のプルダウントランジスタを含む。各インバータ回路において、プルアップトランジスタのゲートおよびプルダウントランジスタのゲートは、各々が、第１のノードに結合され、同じ電圧電位を受ける。プルアップトランジスタのソースおよびプルダウントランジスタのドレインは、直列に結合され、プルアップトランジスタとプルダウントランジスタとの間の第２のノードにおいて反転出力を与える。各インバータ回路の第１のノードは、他方のインバータ回路の第２のノードに結合され、他方のインバータ回路の反転出力を受ける。マルチポートメモリセルは、第１の型のアクセストランジスタの第１の対を含み、これらは、各々が、第１および第２のインバータ回路のそれぞれの１つの第１のノードに結合されている。マルチポートメモリセルは、さらに、第２の型のアクセストランジスタの第２の対を含み、アクセストランジスタの第２の対は、各々が、第１および第２のインバータ回路のそれぞれの１つの第１のノードに結合されている。
【０００６】
このようなメモリセルにおいて、以下の１つ以上が適用され得る。第１の型のトランジスタは、第２の型のトランジスタのゲート寸法と同等のゲート寸法を有し得る。プルアップ、プルダウン、およびアクセストランジスタは、ＦｉｎＦＥＴであり得る。アクセストランジスタの第１の対の各々は、アクセストランジスタの第２の対の各々に含まれるフィンの数と同等の数のフィンを含み得る。マルチポートメモリセルのＦｉｎＦＥＴの各々は、同じ型のＦｉｎＦＥＴの別の１つのソース／ドレインとソース／ドレインを共有し得る。マルチポートメモリセルはさらに、基板と、基板内に、第１の方向（ｙ）に並列に延びる複数のウェル領域とを含み得、複数のウェル領域の各々は、該領域上に配置されたフィン構造のそれぞれのセットを有し、それぞれのセットのフィン構造の各々は、第１の方向（ｙ）に延び、マルチポートメモリセルはさらに、複数のゲート構造を含み、ゲート構造の各々は、フィン構造のセットの１つ以上にわたって配置され、かつ、第１の方向（ｙ）に垂直な第２の方向（ｘ）に延び、フィン構造およびゲート構造は、ＦｉｎＦＥＴを形成するように構成され、配列されている。複数のウェル領域は、３つ以下のウェル領域を含み得る。第１の型は、ＰＭＯＳであり得、第２の型は、ＮＭＯＳであり得る。マルチポートメモリセルは、偶数（Ｎ）のアクセストランジスタの対を含み得、Ｎ＞２であり、マルチポートメモリセルにおけるアクセストランジスタの全数は、第１の数（Ｘ）のｐ型トランジスタと、第２の数（Ｙ）のｎ型トランジスタとを含み得、Ｘ＝Ｙである。マルチポートメモリセルは、ある数（Ｎ）のアクセストランジスタの対を含み得、Ｎ＞２であり、マルチポートメモリセルにおけるアクセストランジスタの全数は、２＊（Ｎ−１）の第１の型のトランジスタと、２つの第２の型のトランジスタとを含み得る。第１の型のアクセストランジスタは、第２の型のアクセストランジスタと比較してシングルイベントアップセットをより受けにくくなり得る。
【０００７】
さらに、デュアルポートメモリセルを構築する方法が提供される。基板内に、第１の方向（ｙ）に並列に延びる複数のウェル領域が形成される。複数のウェル領域の各々上に、１つ以上のフィン構造のそれぞれのセットが形成される。フィン構造の各々は、第１の方向（ｙ）に延びる。複数のゲート構造が形成され、ゲート構造の各々は、フィン構造のセットの１つ以上にわたって配置される。複数のゲート構造は、第１の方向（ｙ）に垂直な第２の方向（ｘ）に延びる。フィン構造およびゲート構造のセットは、フィン型電界効果トランジスタ（ｆｉｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ：ＦｉｎＦＥＴ）を形成するように構成され、配列されている。ＦｉｎＦＥＴを結合してメモリセルを形成するように導電ラインが配置される。メモリセルは、第１および第２のインバータ回路を有する。インバータ回路の各々は、第１の型のプルアップトランジスタおよび第２の型のプルダウントランジスタを含む。インバータ回路の各々において、プルアップトランジスタのゲートおよびプルダウントランジスタのゲートは、各々が、第１のノードに結合され、同じ電圧電位を受ける。プルアップトランジスタのソースおよびプルダウントランジスタのドレインは、直列に結合され、プルアップトランジスタとプルダウントランジスタとの間の第２のノードにおいて反転出力を与える。インバータ回路の各々の第１のノードは、他方のインバータ回路の第２のノードに結合され、他方のインバータ回路の反転出力を受ける。メモリセルはさらに、第１の型のアクセストランジスタの第１の対を含み、アクセストランジスタの第１の対は、各々が、第１および第２のインバータ回路のそれぞれの１つの第１のノードに結合されている。メモリセルはさらに、第２の型のアクセストランジスタの第２の対を含み、アクセストランジスタの第２の対は、各々が、第１および第２のインバータ回路のそれぞれの１つの第１のノードに結合されている。
【０００８】
このような方法において、以下の１つ以上が適用され得る。複数のウェル領域を形成するステップは、第２の方向Ｘに同じ幅を有する複数のウェル領域の各々を形成するステップを含み得て、１つ以上のフィン構造のセットを形成するステップは、第２の方向Ｘおよび第１および第２の方向に垂直な第３の方向に同じ寸法を有する１つ以上のフィン構造のセットの各々を形成するステップを含み得る。１つ以上のフィン構造のそれぞれのセットを形成するステップは、複数のウェル領域の各々において同じ数のフィン構造を形成するステップを含み得る。複数のウェル領域、フィン構造のそれぞれのセット、および複数のゲート構造を形成するステップは、同じ数のフィン構造を有するＦｉｎＦＥＴの各々を作製し得る。複数のウェル領域、フィン構造のそれぞれのセット、および複数のゲート構造を形成するステップは、同じ型のＦｉｎＦＥＴの別の１つと共有されるソース／ドレイン領域を有するＦｉｎＦＥＴの各々を作製し得る。第１の型は、Ｐ−ＭＯＳＦＥＴであり得、第２の型は、Ｎ−ＭＯＳＦＥＴであり得る。第１の型のアクセストランジスタは、第２の型のアクセストランジスタと比較してシングルイベントアップセットをより受けにくくなり得る。ＦｉｎＦＥＴを結合してメモリセルを形成するように導電ラインを配置するステップは、偶数（Ｎ）のアクセストランジスタの対を有するマルチポートメモリセルを形成し得、Ｎ＞２であり、マルチポートメモリセルにおけるアクセストランジスタの全数は、第１の数（Ｘ）のｐ型トランジスタと、第２の数（Ｙ）のｎ型トランジスタとを含み得、Ｘ＝Ｙである。ＦｉｎＦＥＴを結合してメモリセルを形成するように導電ラインを配置するステップは、ある数（Ｎ）のアクセストランジスタの対を有するマルチポートメモリセルを形成し得、Ｎ＞２であり、マルチポートメモリセルにおけるアクセストランジスタの全数は、２つのｎ型トランジスタと、２＊（Ｎ−１）のｐ型トランジスタとを含み得る。
【０００９】
さまざまな他の例示的な構造および方法は、以下の詳細な説明および請求項に記載される。
【００１０】
本発明のさまざまな局面および利点は、以下の詳細な説明を検討され、図面を参照されると明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】デュアルポートメモリセルの回路図である。
【図２−１】デュアルポートメモリセルの第１の半導体レイアウトを示す図である。
【図２−２】デュアルポートメモリセルの第１の半導体レイアウトを示す図である。
【図２−３】デュアルポートメモリセルの第１の半導体レイアウトを示す図である。
【図３−１】デュアルポートメモリセルの第２の半導体レイアウトを示す図である。
【図３−２】デュアルポートメモリセルの第２の半導体レイアウトを示す図である。
【図４】ＦｉｎＦＥＴ製造プロセスを用いたデュアルポートメモリセルの製造のための方法を示す図である。
【図５】マルチポートＳＲＡＭセルの実現の際に使用されるべきアクセストランジスタの型を決定するためのプロセスを示す図である。
【発明を実施するための形態】
【００１２】
詳細な説明
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、各ビットを格納するために双安定ラッチ回路を使用する半導体メモリの一種である。典型的なＳＲＡＭセルは、各インバータの入力が他方のインバータの出力に結合されたクロスカップル構成の２つのインバータ回路を含む。このクロスカップル構成においては、インバータは、２つの安定状態（たとえば、論理０および論理１）を維持する。より特定的には、第１のインバータの反転出力は、第２のインバータへの入力として使用される。第２のインバータは、第１のインバータの反転出力を元の値に戻し、第２のインバータは、一旦入力が除去されると、これらのインバータを一定の状態に維持するために使用される。典型的なＳＲＡＭセルにおいては、クロスカップルインバータ構成を実現するために４つのトランジスタが使用され、各インバータは、たとえば、ｐ型およびｎ型金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）などの２つの相補トランジスタを使用して実現される。クロスカップルインバータ構成に加えて、アクセストランジスタが、読み書き動作中のアクセスを制御する働きをする。
【００１３】
格納されたデータ値が読取動作中に変化しないように、ＳＲＡＭセルにおけるトランジスタは寸法付けられ、ビットライン電圧は設定される。同様に、トランジスタおよびビットラインレベルは、書込動作中に、ビットライン電圧が格納されたデータ値を変更可能となるように寸法付けられる必要がある。これらの要件は、正確な動作を確保するために、ビットライン電圧に対して近いノイズマージンを設定する。ノイズマージンは、アクセストランジスタによって示される性能不整合によってさらに低減される。ビットラインは、信号ラインと呼ばれることもあり、このような用語は、本明細書において同義に用いられる。一般的に、ｎ型ＭＯＳＦＥＴ  ＮＭＯＳおよびｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）などの異なるドーピング型のトランジスタによって示される性能は、ＳＲＡＭセルにおけるアクセストランジスタとしての使用のために十分に整合されていない。たとえば、ＭＯＳＦＥＴのしきい電圧に対するボディバイアス効果のために、ＰＭＯＳトランジスタは、強く高いビット値（たとえば論理１）および弱く低いビット値（たとえば論理０）を渡す。反対に、ＮＭＯＳトランジスタは、弱く高いビット値および強く低いビット値を渡す。ＮＭＯＳおよびＰＭＯＳトランジスタの性能不整合のために、ＳＲＡＭセルは、典型的には、アクセストランジスタ（たとえばＮＭＯＳまたはＰＭＯＳ）として最も強い型を使用し、ビットラインおよびワードライン電圧変調などの読取および書込ノイズマージンを維持するために、追加の回路を含み得る。整合されたトランジスタは、類似の性能特徴を示す。異なる型のトランジスタは、各型のトランジスタに異なるゲート寸法を用いることによって、若干整合され得る。しかしながら、ボディバイアス効果のために、特定の用途に必要とされるように、異なる型のトランジスタを十分に整合させることは、従来極めて困難（不可能ではなくとも）であった。この理由により、ＳＲＡＭセルは、典型的には、すべて１つの型のアクセストランジスタにより実現されている。
【００１４】
しかしながら、同じ型のアクセストランジスタを用いると、相補ＭＯＳＦＥＴ（ＣＭＯＳ）製造プロセスのためのより大きなレイアウトを招いてしまう。本開示のいくつかの局面は、ＰＭＯＳおよびＮＭＯＳアクセストランジスタの両方を有するマルチポートＳＲＡＭセルに向けられる。以下により詳細に述べるように、驚くべきことに、ＰＭＯＳ（ｐ型ＭＯＳＦＥＴ）およびＮＭＯＳ（ｎ型ＭＯＳＦＥＴ）ＦｉｎＦＥＴによって示される性能は、プレーナＰＭＯＳおよびＮＭＯＳ  ＦＥＴと比してより近く整合されることが発見された。本明細書に記載される１つ以上の例は、ＦｉｎＦＥＴを用いてｐ型およびｎ型アクセストランジスタの両方を有するデュアルポートＳＲＡＭセルを実現する。本開示のいくつかの他の局面は、ＦｉｎＦＥＴ製造プロセスのためのマルチポートＳＲＡＭセルの小型レイアウトに向けられる。
【００１５】
効率的なレイアウトに対する根本的な難題の１つは、２つのそれぞれのウェル型（ＰおよびＮ）におけるリソースの均衡である。ウェル型に均衡を取らせるには、ウェル型を使用するそれぞれのＰ型およびＮ型トランジスタによって必要とされる均衡の取れた領域の量が必要となる。たとえば、典型的なシングルポートセルは、４つのＮＭＯＳトランジスタおよび２つのＰＭＯＳトランジスタを有する。この不均衡は、効率的なレイアウトに対する難題である。典型的なデュアルポートＳＲＡＭセルは、より一層大きい不均衡を有しており（６つのＮＭＯＳトランジスタおよび２つのＰＭＯＳトランジスタ）、デュアルポートＳＲＡＭセルについての効率的なデザインをより一層難しくしている。本明細書に記載される１つ以上の例は、均衡の取れた（４つのＮＭＯＳトランジスタおよび４つのＰＭＯＳトランジスタを有する）デュアルポートセルを提供する。このそれぞれのＰウェル型およびＮウェル型におけるリソースの均衡は、レイアウトの当業者に、効率的なレイアウトを達成する最大の機会を与え得る。
【００１６】
現在のディープサブミクロンメモリセルデザインの別の局面は、亜原子粒子がウェル接合へとソース−ドレインを通過することよって引起されるアップセットを受けやすいことである。中性子およびアルファ粒子は、接合内に電荷を注入する能力のため、特に懸念される。電荷は、メモリセルの静的状態を転覆し得る。このメモリセルアップセットメカニズムは、一般的に、シングルイベントアップセット（Ｓｉｎｇｌｅ−Ｅｖｅｎｔ−Ｕｐｓｅｔ）またはＳＥＵと呼ばれる。中性子の主なソースは太陽放射であり、アルファ粒子は、パッケージング材料の放射性崩壊に由来する。ウェル接合へのＮＭＯＳトランジスタソース−ドレインは、ＳＥＵをより受けやすい。典型的なシングルポートセルは、ＰＭＯＳより多いＮＭＯＳ接合領域を有する。各ＮＭＯＳポートを追加すると、メモリセルのＳＥＵ感受性はさらに増加する。本開示に記載されるいくつかの例示的な構造および方法は、ＰＭＯＳアクセストランジスタを用いて、シングルポートＳＲＡＭセルに追加のポートを追加する。これにより、ＳＲＡＭメモリセルにおけるポートの数を、ＳＥＵ感受性の典型的な増加なしに増加させることができる。
【００１７】
開示される例は、任意の数の複数のセルを有するマルチポートメモリセルに適用可能である。しかしながら、説明および例示を容易にするために、本明細書の例は、主にデュアルポートメモリＳＲＡＭセルを参照して説明する。
【００１８】
図を参照して、図１は、デュアルポートＳＲＡＭセルの回路図を示す。この例のＳＲＡＭセルは、８トランジスタ（８Ｔ）ＳＲＡＭセルである。ＳＲＡＭセルは、第２のインバータ（トランジスタ１０４および１０８）とクロスカップル接続された第１のインバータ（トランジスタ１０２および１０６）を含む。
【００１９】
第１および第２のインバータは、各々が、それぞれのプルアップトランジスタ１０２／１０４およびそれぞれのプルダウントランジスタ１０６／１０８を含み、これらは、直列に結合されて、プルアップトランジスタとプルダウントランジスタとの間の出力ノード（Ｏｕｔ１／Ｏｕｔ２）で反転出力を与える。入力ノード（プルアップトランジスタおよびプルダウントランジスタのゲートに結合される）各インバータの１５０/１８０）は、他方のインバータの出力ノード（１８０／１５０）に接続され、他方のインバータの反転出力を受ける。
【００２０】
上述のように、反転出力（１０２および１０６からなる）は、第２のインバータ（１０４および１０８からなる）のゲート入力に接続されている。第２のインバータは、第１のインバータの反転出力を元の値に戻し、一旦入力電圧が除去されると、これらのインバータを一定状態に維持するのに使用される。このようにして、ビットはＳＲＡＭセルに格納され得る。
【００２１】
この８Ｔ例においては、ＰＭＯＳトランジスタ１１０および１１２は、相補信号ラインＡおよび〜Ａにそれぞれ結合され、ＳＲＡＭセルのための第１の読取／書込アクセスポートを与える。トランジスタ１１０および１１２は、第１の書込ライン（ＷＬ１）によってイネーブルとなる。ＮＭＯＳトランジスタ１１４および１１６は、それぞれ相補信号ラインＢおよび〜Ｂに結合され、ＳＲＡＭセルのための第２の読取／書込アクセスポートを与える。トランジスタ１１４および１１６は、第２の書込ライン（ＷＬ２）によってイネーブルとなる。各ポート毎に２つの信号ライン（たとえばＡおよび〜Ａ）を有することは、厳密に必要ではないが、相補信号ラインを使用することにより、ＳＲＡＭセルのノイズマージンが改善され得る。
【００２２】
説明を容易にするために、８Ｔ  ＳＲＡＭセルの文脈でさまざまな例を説明する。しかしながら、これらのさまざまな例は、他のマルチポートＳＲＡＭ構成にも適用可能であると理解される。
【００２３】
図２−１〜図２−３は、デュアルポートメモリセルの第１の半導体レイアウトを示す。図２−１は、図１に示される８Ｔ  ＳＲＡＭセルについての第１の小型半導体レイアウトの平面図を示す。図２−１のレイアウトは、均等に間隔が空けられた破線のグリッド線によって区分化された基板２０２を示す。複数のウェル領域（２１０、２３０、および２４０）が基板内／上に形成され、ウェル領域は、第１の方向（ｙ）にグリッド線に沿って並列に延びている。ウェル２１０および２４０は、ｐ型半導体ドーピング（斜め斜線として示される）を有する。ウェル２３０は、ｎ型半導体ドーピング（ドット状パターンとして示される）を有する。ソース／ドレイン構造２１２、２２２、２３２、および２４２は、それぞれのウェル２１０、２３０、２３０、および２４０上または内に形成される。ソース／ドレイン構造は、各々が、対応するウェルの半導体ドーピングの型の逆の半導体ドーピングを有する。トランジスタゲート構造２５０、２５２、２５４、２５６、２５８、および２７０は、ｘ方向にグリッド線に沿って形成される。ウェル、ソース／ドレイン構造、およびゲート構造は、ゲート構造がウェルおよびソース／ドレイン構造にわたって形成された点において、複数のトランジスタを形成する。たとえば、１つのトランジスタが、ゲート端子２７０およびゲート端子２７０の両側のソース／ドレイン端子２４２により、２８０において形成されている。金属またはポリ−シリコン導電ライン（濃い太字線として示される）は、トランジスタのノードを接続し、ノード２５０および２７０を有する第１および第２のインバータを形成する。ノード２５０および２７０は、それぞれの入力ゲート（Ｉｎ１／Ｉｎ２）およびそれぞれの出力拡散（Ｏｕｔ２／Ｏｕｔ１）に接続される。インバータは、導電ラインによってクロスカップル接続され、図１の８Ｔ  ＳＲＡＭセルを形成する。
【００２４】
図２−１に示されるレイアウトは、プレーナまたはＦｉｎＦＥＴ製造プロセスのいずれにも使用され得る。図２−２は、プレーナＦＥＴ製造プロセスを用いて実現される場合の図２−１のレイアウトにおける２８０に対応する、例示的なトランジスタ２８０ａの斜視図を示す。図２−２に示されるように、ウェル２４０は、基板２０２内に形成され、ソース／ドレイン構造は、ウェル２４０内に形成される。ゲート構造２７０は、ソース／ドレイン構造の第１の部分と第２の部分（２４２ａおよび２４２ｂ）との間のチャネル領域にわたって形成される。図２−１に示されるメモリセルを実現するためにプレーナトランジスタが使用される場合、ボディバイアス効果によって引起されるＰＭＯＳおよびＮＭＯＳアクセストランジスタの性能の差異を緩和するために、ＰＭＯＳおよびＮＭＯＳアクセストランジスタは、異なるゲート寸法により実現されるべきである。
【００２５】
図２−３は、ＦｉｎＦＥＴ製造プロセスを用いて実現される場合の図２−１のレイアウトにおける２８０に対応する、例示的なトランジスタ２８０ｂの斜視図を示す。図２−３に示されるように、ウェル２４０は、基板２０２内に形成される。フィン構造２４２ｃおよび２４２ｄは、ウェル２４０および基板２０２上に形成される。フィン構造は、図２−１に示されるソース／ドレイン構造を形成する。ゲート構造２７０は、フィン構造２４２ｃと２４２ｄとの間のチャネル領域（ゲート構造２７０下）にわたって形成される。得られるＦｉｎＦＥＴにおいて、このチャネル領域は、プレーナトランジスタにおけるチャネル領域と比較して、基板からさらに離れた鉛直距離に位置付けられている。基板からのチャネル領域の距離の増加のために、ＦｉｎＦＥＴは、より少ないボディ効果を示す。この結果、ｐ型およびｎ型ＦｉｎＦＥＴの性能は、ＦｉｎＦＥＴプロセスを用いて製造される８Ｔセルにおいてより近く整合されている。ｐ型およびｎ型ＦｉｎＦＥＴにおける性能の近い整合のために、ｐ型およびｎ型アクセストランジスタは、同じゲート寸法および同じ数のフィンにより実現され、これにより、アクセストランジスタの整合された性能を達成しつつ、製造プロセスが簡略化され得る。たとえば、ソース／ドレイン構造は、ｘ方向に同じ幅を有し、鉛直方向（ｚ）に同じ高さを有し得る。いくつかの実現例においては、異なるゲート寸法または異なる数のフィンをｐ型およびｎ型ＦｉｎＦＥＴに使用して、特定の用途に必要とされるような読取／書込マージンを調整してもよい。
【００２６】
図２−１に示される半導体レイアウトは、図１に示される８Ｔメモリセルの小型の実現例を示す。この例では、８Ｔ  ＳＲＡＭセルは、ｙ方向にグリッド線に沿って形成されたたった３つのウェルおよびソース／ドレイン構造と、ｘ方向にグリッド線に沿って形成されたたった２つのゲート構造とを使用して実現され得る。セルの大きなアレイでは、２１０および２４０ウェルは、隣接するウェルに接合して、同一のサイズのウェル領域を形成し得る。これは、シングルＳＲＡＭセルの最も小型のレイアウトである。しかしながら、８Ｔ  ＳＲＡＭセルは、より広げられたレイアウトでは、より多くのウェル、ゲート構造、およびゲート構造を使用して実現され得る。
【００２７】
図２−１に示される半導体レイアウトに必要なスペースは、いくつかのトランジスタ間の隔離に必要なスペースが省略可能であるため、特に小型である。一般的に、デザインルールは、ウェルおよびソース／ドレイン領域が最小限の分離領域によって分離されることを要求する。２つのトランジスタのソース／ドレイン領域が接続された図１に示される回路のトランジスタのいくつかの間では、この隔離が必要ない。たとえば、図１におけるアクセストランジスタ１１２およびプルダウントランジスタ１１４は、いずれも、図２−１におけるウェル２１０、ソース／ドレイン構造２１２、ならびにゲート構造２５０および２５２を用いて実現されてもよい。図２−１に示されるように、これらの２つのトランジスタ間の隔離が省略可能となるだけでなく、これらの２つのトランジスタは、共有のソース／ドレイン領域（たとえば２５０と２５２との間）により実現されてもよい。隔離領域のいくつかの排除およびソース／ドレイン領域の再利用のために、レイアウトによって必要とされるスペースが大きく減少される。いくつかの実現例では、ＳＲＡＭセルの各トランジスタは、隣接するＳＲＡＭセルの少なくとも１つの別のトランジスタとソース／ドレイン領域を共有する。
【００２８】
図２−１および図２−３に示されるレイアウトにおいては、８Ｔ  ＳＲＡＭセルは、シングルフィンＦｉｎＦＥＴを用いて実現される。いくつかのＳＲＡＭセルにおいては、８Ｔ  ＳＲＡＭは、各ＦｉｎＦＥＴにおいて２つ以上のフィンを有するＦｉｎＦＥＴを用いて実現されてもよい。たとえば、図３−１および図３−２は、２フィンＦｉｎＦＥＴを用いて実現されるデュアルポートメモリセルについての第２の半導体レイアウトを示す。
【００２９】
図３−１は、図１に示される８Ｔ  ＳＲＡＭセルについての第２の小型半導体レイアウトの上面図を示す。図３−１のレイアウトは、各ＦｉｎＦＥＴに含まれる第２のフィンを有すること以外は、図２−１に示されるレイアウトと同様である。図３−１は、破線のグリッド線によって区分化された基板３０２を示す。複数のウェル領域（３１０、３３０、および３４０）が基板３０２内に形成されている。ウェル領域は、ｙ方向にグリッド線に沿って並列に延びている。ウェル３１０および３４０は、ｐ型半導体ドーピング（斜め斜線として示される）を有している。ウェル３３０は、ｎ型半導体ドーピング（ドット状パターンとして示される）を有している。図３−１のウェルは、複数のフィンを収容するために、（ｘ方向における）図２−１のウェルの２倍の幅であってもよい。
【００３０】
フィン構造の対３１２−３１４、３２２−３２４／３３２−３３４、および３４２−３４４は、それぞれのウェル３１０、３３０、および３４０上／内に形成されている。ソース／ドレイン構造は、各々が、対応するウェルの半導体のドーピングの型の逆の半導体ドーピングを有している。トランジスタゲート構造３５０、３５２、３５４、３５６、３５８、および３７０は、ｘ方向にグリッド線に沿って形成されている。ウェル、ソース／ドレイン構造、およびゲート構造は、図２−１を参照して説明したように、ゲート構造がウェルおよびソース／ドレイン構造にわたって形成された点において、複数のトランジスタを形成する。金属またはポリ−シリコン導電ライン（濃い太字線として示される）は、トランジスタのノード３５０／３７０を接続する。ノード３５０および３７０は、それぞれの入力ゲート（Ｉｎ１／Ｉｎ２）およびそれぞれの出力拡散（Ｏｕｔ２／Ｏｕｔ１）に接続される。インバータは、導電ラインによってクロスカップル接続され、図１の８Ｔ  ＳＲＡＭセルを形成する。
【００３１】
図３−１に示される半導体レイアウトは、いくつかのトランジスタ間の隔離に必要なスペースが省略可能であるため、極めて小型である。図２−１を参照して述べたように、典型的なデザインルールと異なり、図３−１に示されるレイアウトにおいてはいくつかの隔離領域が省略される。これらの隔離領域は、２つのトランジスタのソース／ドレイン領域が接続されている図１に示される回路のトランジスタのいくつかの間で不要である。たとえば、図１のアクセストランジスタ１１２およびプルダウントランジスタ１１４は、いずれも、図２−１のウェル３１０、ソース／ドレイン構造３１２、ならびにゲート構造３５０および３５２を用いて実現されてもよい。図３−１に示されるように、これらの２つのトランジスタの間の隔離が省略可能となるだけでなく、これらの２つのトランジスタが、共有のソース／ドレイン領域（たとえば、３５０と３５２との間）により実現され得る。隔離領域のいくつかの排除およびソース／ドレイン領域の再利用のために、レイアウトによって必要とされるスペースが大きく減少される。いくつかの実現例では、ＳＲＡＭセルの各トランジスタは、ＳＲＡＭセルの少なくとも１つの別のトランジスタとソース／ドレイン領域を共有する。
【００３２】
説明のために、図３−１の複数のトランジスタの構築を、ウェル、ソース／ドレイン構造、およびゲート構造によって形成される複数のトランジスタの１つのトランジスタ３８０を参照して説明する。図３−２は、図３−１のレイアウトの例示的なトランジスタ３８０の斜視図を示す。図３−２に示されるように、ウェル３４０は、基板３０２内に形成されている。フィン部分３４２ａ、３４２ｂ、３４４ａ、および３４４ｂがウェル３４０および基板３０２の上に形成されている。ゲート構造３７０は、フィン部分３４２ａと３４２ｂとの間および３４４ａと３４４ｂとの間のチャネル領域にわたって形成されている。それぞれのトランジスタについての各ＦｉｎＦＥＴにおける２つのフィンは、共通のゲートを有している。図３−１に示されるように、導電信号ラインは、各ＦｉｎＦＥＴの２つのトランジスタを並列に結合する。いくつかの実現例では、各ＦｉｎＦＥＴは、２つを超えるフィンを含んでいてもよい。
【００３３】
図２−３を参照して説明したように、ｐ型およびｎ型ＦｉｎＦＥＴの性能の近い整合のために、ｐ型およびｎ型アクセストランジスタは、同じゲート寸法および同じ数のフィンにより実現され、これにより、アクセストランジスタの整合された性能を達成するとともに、製造プロセスが簡略化され得る。たとえば、ソース／ドレイン構造は、ｘ方向に同じ幅を有し、鉛直方向（ｚ）に同じ高さを有していてもよい。
【００３４】
図４は、ＦｉｎＦＥＴ製造プロセスを用いたデュアルポートメモリセルの製造のための方法を示す。ブロック４０２においては、複数のウェル領域が基板内に形成される。ウェル領域は、第１の方向（ｙ）に並列に延びる。ブロック４０４においては、複数のウェル領域の各々上に１つ以上のそれぞれのフィン構造が形成される。トランジスタおよびそれらの領域の数は、複数のウェル領域において均一に分散されている。各フィン構造は、第１の方向（ｙ）に延びている。ブロック４０６においては、フィン構造のセットの１つ以上にわたって複数のゲート構造が形成され、該ゲート構造は、第１の方向（ｙ）に垂直な第２の方向（ｘ）に延びる。ゲート構造は、ＦｉｎＦＥＴを形成するようにフィン構造を有して配列される。ブロック４０８においては、ＦｉｎＦＥＴを結合して、２つのクロスカップル接続されたインバータ回路、すなわち、第１の型のアクセストランジスタの第１の対と、第２の型のアクセストランジスタの第１の対とを有するメモリセルを形成するように、導電ラインが配置される。
【００３５】
本明細書において、上記に含まれる例は、ＰＭＯＳプルアップトランジスタおよびＮＭＯＳプルダウントランジスタから形成される２つのインバータの観点からＳＲＡＭセルを説明している。ＳＲＡＭセルは、さまざまな構成のインバータ回路を用いて実現され得ることも認識される。当業者であれば、ｐ型およびｎ型ＦｉｎＦＥＴアクセストランジスタの両方により他のデュアルポートＳＲＡＭ構成が実現され得ることを認識されるであろう。
【００３６】
本特許に記載される方法を使用して、メモリセルに第３または第４のポートを追加することもできる。Ｎ番目のポートをＰＭＯＳポートまたはＮＭＯＳポートとして追加する決定は、図５に記載されるデザイン目標によって決定され得る。いくつかのデザインについては、追加のアクセストランジスタにＰＭＯＳトランジスタを使用すると、よりよいＳＥＵ耐性が与えられ得る。たとえば、ある数（Ｎ）のアクセストランジスタの対（Ｎ＞２）を有するマルチポートメモリセルについては、該メモリセルは、２つのＮＭＯＳアクセストランジスタと２＊（Ｎ−１）のＰＭＯＳアクセストランジスタとを含む。いくつかの他のデザインは、メモリセルのレイアウトスペースを減少させるために、均衡の取れた数のＰＭＯＳおよびＮＭＯＳアクセストランジスタを含む。たとえば、偶数（Ｎ）のアクセストランジスタの対を有するマルチポートメモリセルについては、該メモリセルは、Ｎ／２のＰＭＯＳアクセストランジスタの対とＮ／２のＮＭＯＳアクセストランジスタの対とを含む。
【００３７】
図５は、マルチポートＳＲＡＭセルの実現に使用されるべきアクセストランジスタの型を決定するためのプロセスを示す。ブロック５０２において、ユーザ入力に従ってＳＲＡＭセルについてアクセストランジスタの数が決定される。決定ブロック５０４に見られるように、アクセストランジスタの数が実現されるべき場合、デュアルポートＳＲＡＭセルレイアウト（たとえば図２−１）がブロック５０６において使用される。そうでなければ、ＳＲＡＭセルに含まれるべきアクセストランジスタの数が４より大きい場合、追加のアクセストランジスタ（すなわち、＞４）の型がブロック５１０において決定される。決定ブロック５１２におけるユーザ入力が、領域のために最適化することが優先されると示す場合、ＰＭＯＳおよびＮＭＯＳアクセストランジスタの数および領域は、ブロック５１６において均衡化されるように選択される。そうでなければ、決定ブロック５１２におけるユーザ入力が、ＳＥＵ耐性のために最適化することが優先されると示す場合、ＰＭＯＳ型アクセストランジスタが、ブロック５１４において追加のアクセストランジスタ（すなわち、＞４）に選択される。ブロック５２０においては、アクセストランジスタの選択された型がデュアルポートＳＲＡＭセルレイアウト（たとえば、図２−１に示される）に追加される。
【００３８】
本開示は、さまざまなＳＲＡＭセル用途に適用可能であると考えられる。他の局面および特徴は、明細書を考慮されると当業者に明らかとなるであろう。たとえば、実現例は、場合によっては、個々の図に記載されている場合もあるが、組合せが組合せとして明示されていないまたは明らかに記載されていなくても、１つの図による特徴を別の図の特徴と組合せ可能であることが認められるであろう。明細書および例示される構造および方法は、例として見なされるに過ぎず、本発明の真の範囲は、以下の請求項によって示されることが意図される。
【図１】
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【図２−１】
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【図２−２−２−３】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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