(57)【特許請求の範囲】
【請求項１】
ハーフブリッジ構成の半導体装置であって、
ハーフブリッジのハイサイド端に接続されたＰ端子と、
ハーフブリッジのローサイド端に接続されたＮ端子と、
ハーフブリッジのハイサイドスイッチング素子とローサイドスイッチング素子との接続点に接続されたパワー出力端子と、
前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子を制御する制御回路に接続された電源端子およびＧＮＤ端子と、
前記制御回路を介して、前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子を制御するための制御端子と、
前記ハイサイドスイッチング素子、前記ローサイドスイッチング素子および前記制御回路を収容する平面視で矩形状のパッケージと、
を備え、
前記制御端子は、前記パッケージにおける前記パワー出力端子が配置された辺と対向する辺に配置され、
前記Ｐ端子、前記Ｎ端子、前記電源端子および前記ＧＮＤ端子は、前記パッケージにおける前記パワー出力端子が配置された辺と直交する辺に配置された、半導体装置。
【請求項２】
前記制御回路は、内部配線を介して前記Ｎ端子に接続され、かつ、前記Ｎ端子からの入力に基づいて前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子の過電流を検出して短絡保護を行う、請求項１記載の半導体装置。
【請求項３】
前記ハイサイドスイッチング素子が搭載され、かつ、前記Ｐ端子を含む第１リードフレームと、
前記ローサイドスイッチング素子が搭載され、かつ、前記パワー出力端子を含む第２リードフレームと、
前記第１リードフレームおよび前記第２リードフレームの下面に配置された絶縁材と、
前記絶縁材の下面に配置された金属板とをさらに備えた、請求項１または請求項２記載の半導体装置。
【請求項４】
前記ハイサイドスイッチング素子が搭載され、かつ、前記ハイサイドスイッチング素子が搭載された部分に金属パターンを有する第１絶縁基板と、
前記ローサイドスイッチング素子が搭載され、かつ、前記ローサイドスイッチング素子が搭載された部分に金属パターンを有する第２絶縁基板とをさらに備えた、請求項１または請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置に関するものである。
【背景技術】
【０００２】
従来、「ＤＩＰＩＰＭ」（登録商標）は、３相フルブリッジのＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）および制御回路を備えている。主電流の通電に使用する端子、すなわち、主端子としての入力側のＰ端子およびＮ端子の間に出力端子（Ｕ，Ｖ，Ｗ）が配置されている。また制御回路の電源端子が複数存在する。インバータ基板では、三相交流電源はダイオードブリッジと平滑コンデンサとを介してＤＩＰＩＰＭのＰ端子およびＮ端子に接続され、制御回路の電源はトランス等を介して別途供給される。ＤＩＰＩＰＭは短絡保護機能を搭載しており、制御回路がＮ端子に接続されたシャント抵抗にかかる電圧値を検出することによりＩＧＢＴの保護を可能としている。
【０００３】
従来の技術では、主端子側および制御側の端子はパッケージにおける互いに対向する辺に配置されていたため、主端子側では、Ｐ端子に接続された配線、シャント抵抗を介してＮ端子に接続された配線、および出力配線が交差し、また、制御側では電源配線とＧＮＤ配線が交差する。さらに、制御回路では、短絡保護検出用端子にＮ端子からの配線が接続され、このように配線が主端子側から制御側へ渡るため配線が複雑になる。そのため、モジュールの電流容量が高くなると、基板上の配線パターンの断面積の確保が困難となり多層基板またはジャンパー線等の配線材が必要となる。
【０００４】
例えば、特許文献１には、パワー半導体デバイスを搭載したモジュールが開示されている。このモジュールでは、出力リードおよびピンリードは成形ボディにおける互いに対向する辺に配置され、パワー入力リード（Ｐ端子に相当する）および接地リード（Ｎ端子に相当する）は、成形ボディにおける出力リードが配置された辺と直交する辺に配置されている。そのため、Ｐ端子に接続された配線、Ｎ端子に接続された配線、および出力配線が交差することを抑制できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５０２５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のモジュールは制御回路を備えておらず、特許文献１には制御側の電源端子とＧＮＤ端子の位置関係は開示されていない。そのため、従来のＤＩＰＩＰＭに特許文献１に記載の技術を採用したとしても、制御側では電源配線とＧＮＤ配線が交差することについては解消することができず、実装時の配線を簡略化することは難しい。
【０００７】
そこで、本発明は、実装時の配線を簡略化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、ハーフブリッジ構成の半導体装置であって、ハーフブリッジのハイサイド端に接続されたＰ端子と、ハーフブリッジのローサイド端に接続されたＮ端子と、ハーフブリッジのハイサイドスイッチング素子とローサイドスイッチング素子との接続点に接続されたパワー出力端子と、前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子を制御する制御回路に接続された電源端子およびＧＮＤ端子と、前記制御回路を介して、前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子を制御するための制御端子と、前記ハイサイドスイッチング素子、前記ローサイドスイッチング素子および前記制御回路を収容する平面視で矩形状のパッケージとを備え、前記制御端子は、前記パッケージにおける前記パワー出力端子が配置された辺と対向する辺に配置され、前記Ｐ端子、前記Ｎ端子、前記電源端子および前記ＧＮＤ端子は、前記パッケージにおける前記パワー出力端子が配置された辺と直交する辺に配置されたものである。
【発明の効果】
【０００９】
本発明によれば、制御端子は、パッケージにおけるパワー出力端子が配置された辺と対向する辺に配置されたため、制御端子に接続された配線およびパワー出力端子に接続された配線が交差することを抑制できる。また、Ｐ端子、Ｎ端子、電源端子およびＧＮＤ端子は、パッケージにおけるパワー出力端子が配置された辺と直交する辺に配置されたため、フルブリッジ構成にする場合に複数の半導体装置を互いにＰ端子、Ｎ端子、電源端子およびＧＮＤ端子が配置された辺に隣接させて接続することができる。これにより、Ｐ端子、Ｎ端子、電源端子およびＧＮＤ端子に接続される配線の一部をパッケージ内部に取り込むことができる。以上より、実装時の配線を簡略化することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の透視平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】実施の形態１に係る半導体装置の回路図である。
【図４】実施の形態１に係る半導体装置の３相インバータ構成例を示す回路図である。
【図５】実施の形態２に係る半導体装置の断面図である。
【図６】実施の形態３に係る半導体装置の透視平面図である。
【図７】図６のＢ−Ｂ線断面図である。
【図８】前提技術に係る半導体装置の３相インバータ構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置１の透視平面図である。図２は、図１のＡ−Ａ線断面図である。図３は、半導体装置１の回路図である。
【００１２】
図１と図２に示すように、半導体装置１は、トランスファーモールド型のパワーモジュールである。半導体装置１は、ハイサイドスイッチング素子としてのＩＧＢＴ２、ローサイドスイッチング素子としてのＩＧＢＴ３、制御回路４、ＦＷＤ５，６、リードフレーム７〜１３、Ｐ端子２１、Ｎ端子２２、パワー出力端子２３、制御端子２４、電源端子２５、ＧＮＤ端子２６、およびパッケージ２０を備えている。
【００１３】
リードフレーム７〜１３は、金属製の薄板を配線状に加工したものである。ＩＧＢＴ２は、第１リードフレームとしてのリードフレーム７の上面に搭載されている。ＩＧＢＴ３は、第２リードフレームとしてのリードフレーム８の上面に搭載され、内部配線を介してＩＧＢＴ２に直列接続されている。制御回路４は、リードフレーム１２の上面に搭載されている。また、制御回路４は、内部配線を介してＩＧＢＴ２およびＩＧＢＴ３のゲートに接続され、ＩＧＢＴ２およびＩＧＢＴ３のスイッチング動作を制御する。さらに、制御回路４は、内部配線を介してＮ端子２２に接続され、Ｎ端子２２からの入力に基づいてＩＧＢＴ２およびＩＧＢＴ３の過電流を検出して短絡保護を行う。
【００１４】
図１、図２および図３に示すように、Ｐ端子２１は、リードフレーム７およびリードフレーム９の一端部に形成され、内部配線を介してハーフブリッジのハイサイド端としてのＩＧＢＴ２のコレクタに接続されている。Ｎ端子２２は、リードフレーム１０の両端部に形成され、内部配線を介してローサイド端としてのＩＧＢＴ３のエミッタに接続されている。パワー出力端子２３は、リードフレーム８の一端部に形成され、内部配線を介してＩＧＢＴ２とＩＧＢＴ３との接続点、より具体的には、ＩＧＢＴ２のエミッタとＩＧＢＴ３のコレクタとの接続点に接続されている。
【００１５】
ＦＷＤ５は、リードフレーム７の上面に搭載されている。ＦＷＤ５は、ＩＧＢＴ２のコレクタ−エミッタ間にエミッタ側をアノードとして接続され、ＩＧＢＴ２のスイッチング遮断時に還流電流を流す。ＦＷＤ６は、リードフレーム８の上面に搭載されている。ＦＷＤ６は、ＩＧＢＴ３のコレクタ−エミッタ間にエミッタ側をアノードとして接続され、ＩＧＢＴ３のスイッチング遮断時に還流電流を流す。
【００１６】
制御端子２４は、制御回路４を介して、ＩＧＢＴ２およびＩＧＢＴ３を制御するための端子である。また、制御端子２４は、リードフレーム１３の一端部に形成され、内部配線を介して制御回路４に接続されている。半導体装置１は、６つの制御端子２４を備えており、そのうちの２つの制御端子２４間には、ＢＳＤ（Bootstrap Diode）２７と抵抗２８が接続されている。電源端子２５は、リードフレーム１１の両端部に形成され、内部配線を介して制御回路４に接続されている。ＧＮＤ端子２６は、リードフレーム１２の両端部に形成され、内部配線を介して制御回路４に接続されている。
【００１７】
パッケージ２０は、モールド樹脂により平面視で矩形状に形成されている。また、パッケージ２０は、ＩＧＢＴ２，３、制御回路４、ＦＷＤ５，６、およびリードフレーム７〜１３における端子部分を除く部分を封止し収容している。
【００１８】
次に、図１を用いて、半導体装置１における各端子の配置関係について説明する。パワー出力端子２３は、図１においてパッケージ２０の下側の辺に配置されている。制御端子２４は、図１においてパッケージ２０の上側の辺、すなわち、パッケージ２０におけるパワー出力端子２３が配置された辺と対向する辺に配置されている。Ｐ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６は、図１においてパッケージ２０の左側および右側の辺、すなわち、パッケージ２０におけるパワー出力端子２３が配置された辺と直交する辺に配置されている。なお、Ｐ端子２１、Ｎ端子２２およびパワー出力端子２３が主端子である。
【００１９】
次に、半導体装置１の３相インバータ構成例について説明する。図４は、半導体装置１の３相インバータ構成例を示す回路図である。
【００２０】
図４に示すように、半導体装置１はハーフブリッジ構成であるため、フルブリッジ構成とするためには半導体装置１を３つ並べて、隣接する半導体装置１のＰ端子２１同士、Ｎ端子２２同士、電源端子２５同士およびＧＮＤ端子２６同士をそれぞれ接続して使用することが想定されている。３相交流電源４０は、ダイオードブリッジ４１と平滑コンデンサ４２とを介して、Ｐ端子２１に接続されている。また、３相交流電源４０は、ダイオードブリッジ４１、平滑コンデンサ４２およびシャント抵抗４４を介してＮ端子２２に接続されている。３相インバータの動作時には、Ｐ端子２１−Ｎ端子２２間には３相交流電源４０からダイオードブリッジ４１と平滑コンデンサ４２とを介してＤＣ電源電圧が印加される。直流電源４３は電源端子２５に接続され、モータ４５はパワー出力端子２３に接続されている。
【００２１】
なお、図３は３相の例であるが、２相の場合はハーフブリッジ構成の半導体装置１を２つ接続すればよい。また、単一の電源で動作する複数のインバータを構成する場合にも図４の構成にハーフブリッジ構成の半導体装置１を必要な個数だけ追加すればよい。
【００２２】
次に、実施の形態１に係る半導体装置１から得られる効果について、前提技術の場合と比較して説明する。図８は、前提技術に係る半導体装置の３相インバータ構成例を示す回路図である。
【００２３】
最初に、前提技術に係る半導体装置により構成された３相インバータ１００について説明する。図８に示すように、３相インバータ１００は、主端子側および制御側の端子はパッケージ１０１における互いに対向する辺に配置されているため、主端子側ではＰ端子に接続された配線、シャント抵抗を介してＮ端子に接続された配線、および出力配線が交差し、また、制御側では電源配線とＧＮＤ配線が交差する。さらに、制御回路では、短絡保護検出用端子にＮ端子からの配線が接続され、このように配線が主端子側から制御側へ渡るため配線が複雑になる。そのため、３相インバータ１００の電流容量が高くなると、基板上の配線パターンの断面積の確保が困難となり多層基板またはジャンパー線等の配線材が必要となっていた。
【００２４】
これに対して、図４に示すように、実施の形態１に係る半導体装置１では、制御端子２４は、パッケージ２０におけるパワー出力端子２３が配置された辺と対向する辺に配置されたため、制御端子２４に接続された配線およびパワー出力端子２３に接続された配線が交差することを抑制できる。また、Ｐ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６は、パッケージ２０におけるパワー出力端子２３が配置された辺と直交する辺に配置されたため、フルブリッジ構成にする場合に複数の半導体装置１を互いにＰ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６が配置された辺に隣接させて接続することができる。これにより、Ｐ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６に接続される配線の一部をパッケージ２０の内部に取り込むことができる。以上より、実装時の配線を簡略化することができるため、基板面積の有効活用が可能になる。
【００２５】
制御回路４は、内部配線を介してＮ端子２２に接続され、かつ、Ｎ端子２２からの入力に基づいてＩＧＢＴ２およびＩＧＢＴ３の過電流を検出して短絡保護を行うため、複数の半導体装置１を接続して複数相インバータを構成した場合でも、複数相分の短絡保護を行うことができる。
【００２６】
また、前提技術では、上記のように、外部配線を介してＮ端子と制御回路の短絡保護検出用端子とを接続していたため、配線が主端子側から制御側へ渡り、配線が複雑になっていた。制御回路４は、内部配線を介してＮ端子２２に接続されるため、Ｎ端子２２と短絡保護検出用端子とを接続するための外部配線は不要になり、実装時の配線を簡略化することができる。
【００２７】
また、Ｐ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６は、パッケージ２０における同じ辺に配置されたため、３相交流電源４０からＰ端子２１、Ｎ端子２２、電源端子２５およびＧＮＤ端子２６に接続される配線が交差することを抑制できる。
【００２８】
＜実施の形態２＞
次に、実施の形態２に係る半導体装置１Ａについて説明する。図５は、実施の形態２に係る半導体装置１Ａの断面図であり、実施の形態２の図２相当図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００２９】
図５に示すように、半導体装置１Ａは、リードフレーム７およびリードフレーム８の下面に配置された絶縁材５０と、絶縁材５０の下面に配置された金属板５１とをさらに備えている。絶縁材５０は、セラミックスフィラー入りの樹脂を用いて形成されることが望ましい。また、金属板５１は、アルミニウムまたは銅など放熱性の高い金属を用いて形成されることが望ましい。
【００３０】
以上のように、実施の形態２に係る半導体装置１Ａは、ＩＧＢＴ２が搭載され、かつ、Ｐ端子２１を含むリードフレーム７と、ＩＧＢＴ３が搭載され、かつ、パワー出力端子２３を含むリードフレーム８と、リードフレーム７およびリードフレーム８の下面に配置された絶縁材５０と、絶縁材５０の下面に配置された金属板５１とをさらに備えた。したがって、実施の形態１の場合よりも、ＩＧＢＴ２およびＩＧＢＴ３から放熱面までの熱伝導が向上し、放熱経路の厚さが安定する。
【００３１】
＜実施の形態３＞
次に、実施の形態３に係る半導体装置１Ｂについて説明する。図６は、実施の形態３に係る半導体装置１Ｂの透視平面図であり、図７は、図６のＢ−Ｂ線断面図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００３２】
図６と図７に示すように、実施の形態３に係る半導体装置１Ｂは、リードフレーム７およびリードフレーム８に代えて、ＩＧＢＴ２が搭載された第１絶縁基板としての基板５７と、ＩＧＢＴ３が搭載された第２絶縁基板としての基板５８とを備えている。基板５７および基板５８は、セラミックなどの絶縁素材上にＩＧＢＴ２およびＩＧＢＴ３が搭載される部分に金属の配線パターン（金属パターンに相当する）をエッチングなどでパターニングすることで製作されている。
【００３３】
なお、図６と図７では、ＩＧＢＴ２およびＦＷＤ５、とＩＧＢＴ３およびＦＷＤ６とをそれぞれ基板５７および基板５８上に搭載しているが、制御回路４についても基板５７または基板５８上に搭載してもよい。
【００３４】
以上のように、実施の形態３に係る半導体装置１Ｂは、ＩＧＢＴ２が搭載され、かつ、ＩＧＢＴ２が搭載された部分に金属製の配線パターンを有する第１絶縁基板としての基板５７と、ＩＧＢＴ３が搭載され、かつ、ＩＧＢＴ３が搭載された部分に金属製の配線パターンを有する第２絶縁基板としての基板５８とをさらに備えた。実施の形態２の場合、絶縁材５０はリードフレーム７およびリードフレーム８との接着性を考慮して樹脂を用いて形成されるのに対し、実施の形態３の場合、基板５７および基板５８はセラミックなどの絶縁素材上に金属の配線パターンをパターニングすることで製作されるため、絶縁材５０よりも基板５７および基板５８の放熱性が向上する。したがって、実施の形態２の場合よりも放熱性が向上する。
【００３５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３６】
１  半導体装置、２，３  ＩＧＢＴ、４  制御回路、７，８  リードフレーム、２０  パッケージ、２１  Ｐ端子、２２  Ｎ端子、２３  パワー出力端子、２４  制御端子、２５  電源端子、２６  ＧＮＤ端子、５０  絶縁材、５１  金属板、５７，５８  基板。
【図１】
0006490027.tif 000002
【図２】
0006490027.tif 000003
【図３】
0006490027.tif 000004
【図４】
0006490027.tif 000005
【図５】
0006490027.tif 000006
【図６】
0006490027.tif 000007
【図７】
0006490027.tif 000008
【図８】
0006490027.tif 000009