(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた絶縁ゲート型バイポーラトランジスタと、
前記半導体基板に設けられ、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続された還流ダイオードと、
前記半導体基板の上面に設けられ、前記絶縁ゲート型バイポーラトランジスタのゲートに接続されたゲートパッドとを備え、
前記半導体基板の前記上面に対して垂直方向から見た平面視において、前記絶縁ゲート型バイポーラトランジスタ及び前記還流ダイオードは前記ゲートパッドを囲むように同心円状に配置され、
前記還流ダイオードは同心円状の複数のダイオード領域に分割されていることを特徴とする半導体装置。
【請求項２】
前記絶縁ゲート型バイポーラトランジスタの面積をＳ１とし、前記還流ダイオードの面積をＳ２として、各ダイオード領域の面積Ｓ３はＳ３＝０．０２×（Ｓ１＋Ｓ２）であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）と還流ダイオード（FWD： Free Wheeling Diode）を１つの半導体基板に集積化した逆導通型ＩＧＢＴ（RC-IGBT: Reverse Conducting-Insulated Gate Bipolar Transistor）に関する。
【背景技術】
【０００２】
通常のインバータ回路はＩＧＢＴとＦＷＤを複数個用いて構成される。しかし、インバータ装置は、小型軽量化、および低コスト化が強く望まれており、複数個の半導体素子を搭載する事は望ましくない。そこで、ＩＧＢＴとＦＷＤを１つの半導体基板に集積化したＲＣ−ＩＧＢＴを適用することで、半導体素子の搭載面積を縮小し、コストを低減できる（例えば、特許文献１参照）。
【０００３】
図５は、ＩＧＢＴ及びＦＷＤを個別に形成した場合と従来のＲＣ−ＩＧＢＴのそれぞれのリカバリー特性を示す図である。ＶＫＡはカソード−アノード間電圧、ＩＡはアノード電流である。破線がＩＧＢＴ及びＦＷＤを個別に形成した場合であり、実線が従来のＲＣ−ＩＧＢＴである。通常、ＲＣ−ＩＧＢＴではＩＧＢＴの拡散層とＦＷＤの拡散層が同時に形成されるため、ＦＷＤのアノード濃度がＩＧＢＴのベース濃度と同じになる。このため、両者を個別に形成した場合に比べてアノード濃度が高くなり、結果としてリカバリー時の損失が高くなってしまう。
【０００４】
図６は、従来のＲＣ−ＩＧＢＴを示す上面図である。ＩＧＢＴ１０１とＦＷＤ１０２が装置の通電時に電流が流れる通電領域となる。ゲートパッド１０３は通電領域の端に配置されている。通電領域の面積は、ＩＧＢＴ１０１の面積Ｓ１とＦＷＤ１０２の面積Ｓ２の和（Ｓ１＋Ｓ２）で表される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３６３３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図７は、従来のＲＣ−ＩＧＢＴのリカバリー電流のＦＷＤ面積比率依存性を示す図である。図８は、従来のＲＣ−ＩＧＢＴのＦＷＤ熱抵抗のＦＷＤ面積比率依存性を示す図である。ＦＷＤ面積比率はＳ２／（Ｓ１＋Ｓ２）で表される。ＦＷＤ面積比率を小さくすることで、図７に示すように、ＦＷＤのリカバリー電流を低減することができる。しかし、面積縮小に伴って通電時の発熱領域が限定的になるため、図８に示すようにＦＷＤの熱抵抗が高くなる。また、ゲートパッド１０３が通電領域の端に配置されていたため、チップ内の発熱分布が均一でなくなり、熱抵抗が増加する要因となっていた。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的はリカバリー損失を抑制しつつ、熱抵抗を低減することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられた絶縁ゲート型バイポーラトランジスタと、前記半導体基板に設けられ、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続された還流ダイオードと、前記半導体基板の上面に設けられ、前記絶縁ゲート型バイポーラトランジスタのゲートに接続されたゲートパッドとを備え、前記半導体基板の前記上面に対して垂直方向から見た平面視において、前記絶縁ゲート型バイポーラトランジスタ及び前記還流ダイオードは前記ゲートパッドを囲むように同心円状に配置され、前記還流ダイオードは同心円状の複数のダイオード領域に分割されていることを特徴とする。
【発明の効果】
【０００９】
還流ダイオードの面積比率を小さくすることで、アノード層から供給されるキャリア（ホール）が減少するため、還流ダイオードのリカバリー損失を抑制することができる。しかし、面積縮小に伴って通電時の発熱領域が限定的になるため、還流ダイオードの熱抵抗が高くなる。そこで、本発明では、還流ダイオードをゲートパッドを囲むように同心円状に配置している。これにより、還流ダイオードの通電時の発熱領域がチップ内に分散配置されるため、熱抵抗を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図３】本発明の実施の形態２に係る半導体装置を示す上面図である。
【図４】ＦＷＤ熱抵抗の分割数依存性を示す図である。
【図５】ＩＧＢＴ及びＦＷＤを個別に形成した場合と従来のＲＣ−ＩＧＢＴのそれぞれのリカバリー特性を示す図である。
【図６】従来のＲＣ−ＩＧＢＴを示す上面図である。
【図７】従来のＲＣ−ＩＧＢＴのリカバリー電流のＦＷＤ面積比率依存性を示す図である。
【図８】従来のＲＣ−ＩＧＢＴのＦＷＤ熱抵抗のＦＷＤ面積比率依存性を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）と還流ダイオード（FWD： Free Wheeling Diode）を１つの半導体基板１００に集積化した逆導通型ＩＧＢＴ（RC-IGBT: Reverse Conducting-Insulated Gate Bipolar Transistor）である。なお、同断面図中には対応する回路記号を表記し、逆導通型ＩＧＢＴの等価回路を示す。
【００１３】
ＩＧＢＴ１０１において、ｎ−型ドリフト層１上にｐ型ベース層２が設けられている。ｐ型ベース層２上にｎ＋型エミッタ層３とｐ＋型コンタクト層４が設けられている。ポリシリコンからなるトレンチゲート電極５がｐ型ベース層２とｎ＋型エミッタ層３を貫通し、それらの層とゲート絶縁膜６を介して接している。ＦＷＤ１０２において、ｎ−型ドリフト層１上にｐ型アノード層７とｐ＋型コンタクト層４が設けられている。ｐ型アノード層７を貫通するトレンチ内に絶縁膜を介してポリシリコンが埋め込まれている。
【００１４】
ｎ−型ドリフト層１とｐ型ベース層２の間にｎ型キャリアストア層８が設けられている。ｎ型キャリアストア層８はｐ型アノード層７の下にも設けられている。エミッタ電極９が、ｎ＋型エミッタ層３に接続され、ｐ＋型コンタクト層４を介してｐ型ベース層２及びｐ型アノード層７にも接続されている。トレンチゲート電極５とエミッタ電極９は層間絶縁膜１０により分離されている。
【００１５】
ＩＧＢＴ１０１においてｎ−型ドリフト層１の下にｐ＋型コレクタ層１１が設けられ、ＦＷＤ１０２においてｎ−型ドリフト層１の下にｎ＋型カソード層１２が設けられている。コレクタ電極１３がｐ＋型コレクタ層１１及びｎ＋型カソード層１２に接続されている。ｎ型バッファ層１４がｎ−型ドリフト層１とｐ＋型コレクタ層１１及びｎ＋型カソード層１２との間に設けられている。
【００１６】
図２は、本発明の実施の形態１に係る半導体装置を示す上面図である。半導体基板１００に、ＩＧＢＴ１０１と、ＩＧＢＴ１０１に逆並列に接続されたＦＷＤ１０２とが設けられている。半導体基板１００の上面に、ＩＧＢＴ１０１の各トレンチゲート電極５と電気的に接続されたゲートパッド１０３が設けられている。半導体基板１００の上面に対して垂直方向から見た平面視において、ゲートパッド１０３は半導体基板１００の中央に配置され、ＩＧＢＴ１０１及びＦＷＤ１０２はゲートパッド１０３を囲むように同心円状に配置されている。
【００１７】
ＦＷＤ１０２の面積比率を小さくすることで、ｐ型アノード層７から供給されるキャリア（ホール）が減少するため、ＦＷＤ１０２のリカバリー損失を抑制することができる。しかし、面積縮小に伴って通電時の発熱領域が限定的になるため、ＦＷＤ１０２の熱抵抗が高くなる。そこで、本実施の形態では、ＦＷＤ１０２をゲートパッド１０３を囲むように同心円状に配置している。これにより、ＦＷＤ１０２の通電時の発熱領域がチップ内に分散配置されるため、熱抵抗を低減することができる。
【００１８】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す上面図である。ＩＧＢＴ１０１は同心円状の複数のトランジスタ領域に分割され、ＦＷＤ１０２は同心円状の複数のダイオード領域に分割され、両者が交互に配置されている。図４は、ＦＷＤ熱抵抗の分割数依存性を示す図である。ＦＷＤ１０２の分割数が一定数を超えると、熱抵抗は安定領域に入る。一方、分割数を増やし過ぎると、ＦＷＤ１０２の順方向特性（出力特性）が負性抵抗（伝導度変調を起こし難くなる）を示すようになる。そこで、ＩＧＢＴ１０１（ｐ型ベース層２）の面積をＳ１とし、ＦＷＤ１０２（ｐ型アノード層７）の面積をＳ２として、各ダイオード領域の面積Ｓ３がＳ３＝０．０２×（Ｓ１＋Ｓ２）程度になるように分割数を最適化する。これにより、負性抵抗を示さない良好なＩ−Ｖ特性と熱抵抗の低減を両立することができる。
【００１９】
なお、半導体基板１００は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２０】
１００  半導体基板、１０１  ＩＧＢＴ、１０２  ＦＷＤ、１０３  ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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