(57)【特許請求の範囲】
【請求項１】
対向している第一の主面と第二の主面を有する第一の半導体層、前記第一の主面に設けた第一のゲート領域部、前記第二の主面に設けた第二のゲート領域部、前記第一の半導体層中にソース・ドレイン電流を形成すべく設けたソース領域部とドレイン領域部、を備え、
前記ソース領域部は、トンネル電子放出部と熱電子放出部を備え、前記トンネル電子放出部が前記ドレイン領域部に向かって前記第一の半導体層中に延在している構造を有する、ことを特徴とする電界効果トランジスタ。
【請求項２】
前記トンネル電子放出部と前記熱電子放出部は、前記第二のゲート領域部側から順次積層している構造を有する請求項１に記載の電界効果トランジスタ。
【請求項３】
前記トンネル電子放出部が前記第二のゲート領域部から隔離されている構造を有する請求項２に記載の電界効果トランジスタ。
【請求項４】
前記トンネル電子放出部と前記第二のゲート領域部の間に前記第一の半導体層と異なる半導体領域を備え、該半導体領域は前記ドレイン領域部に向かって延在している構造を有す請求項３に記載の電界効果トランジスタ。
【請求項５】
前記半導体領域は、前記トンネル電子放出部より前記ドレイン領域部に近くまで延在している請求項４に記載の電界効果トランジスタ。
【請求項６】
請求項１乃至５に記載の何れかの電界効果トランジスタを使用して、ＯＦＦ状態からＯＮ状態への遷移時にはトンネル電流によって駆動し、ＯＮ状態では、熱電子電流によって駆動することを特徴とする電界効果トランジスタの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）に関するものである。
【背景技術】
【０００２】
最近の半導体集積回路装置（以後、「ＬＳＩ装置」と記すこともある）は、微細化技術の進展に伴ってトランジスタなどの機能素子が膨大な個数（１０９〜１０１２個）で高密度に集積されているため、その消費電力は大きく、昨今の省エネ時代にはそぐわない状況になりつつある。
【０００３】
ＬＳＩ装置の消費電力の低減には電源電圧の低減が必須であり、このことは、半導体分野に限らず半導体搭載製品分野において重要で且つその解決に急務を要する課題である。ＬＳＩ装置の電源電圧を低減させるには、その主要構成電子要素であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）の電源電圧を出来る限り小さくする必要がある。同時にＯＮ時の電流駆動能力を十分大きくすることも重要な課題である。そのためには、ＭＯＳＦＥＴのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比を大きくし、閾値電圧をできるだけ小さくする必要がある。
【０００４】
電流駆動能力を大きくするには、所謂、Inversion Mode ＭＯＳＦＥＴ（以後、「Ｉ型ＭＯＳＦＥＴ」と記すこともある）より、Accumulation Mode ＭＯＳＦＥＴ（以後、「Ａ型ＭＯＳＦＥＴ」と記すこともある）の方が有効であるとされる（非特許文献１、２）。
しかし、非特許文献１、２に記載のＡ型ＭＯＳＦＥＴでは、熱電子放出によるキャリア移動であるためＳ値（ドレイン電流を一桁上げるためのゲート電圧）が６０mV/dec以上（室温）である。
【０００５】
これに対して、トンネル電子放出を行う構造にして、４６mV/decのＳ値を実現した例がある（非特許文献３）。しかし、非特許文献３に記載の例では、Ｓ値は４６mV/decを実現しているが、ＯＮ時の電流駆動能力が通常の熱電子放出タイプに比べて桁違いに小さい。
そこで、最近、本発明者らはこれらの点を解決した新規構成のA型ＭＯＳＦＥＴを提案した（特許文献１）。
特許文献１に記載のA型ＭＯＳＦＥＴは、チャネル領域が形成される半導体領域と、前記チャネル領域を形成するためのゲート電極及びゲート絶縁膜と、キャリアを注入するためのソース領域部と、キャリアを排出するドレイン領域と、を備えた構成を有し、トンネリングによって前記チャネル領域を流れる電子トンネル電流を放出するトンネル電子放出部と、熱電子放出によって前記チャネル領域を流れる蓄積層電流（拡散電流）を放出する熱電子放出部と、を前記ソース領域部に設けたことものである。
この様な構成とすることによって、前述の課題を解決している。
図３は、特許文献１に記載の好適な実施態様例の一つのA型ＭＯＳＦＥＴ１００の構造の主要部を説明するための模式的構造説明図である。
図４、５は、A型ＭＯＳＦＥＴ１００の動作を説明するための模式的説明図である。
ＭＯＳＦＥＴ１００では、n-領域１０２の上部領域（ゲート絶縁層１０７の直下にある一部のn-領域１０２）にチャネルが形成されて電流が流れる。
【０００６】
ゲート電極１０８に電源電圧を印加すると、ゲート電極１０８の電位は、ゲート電極１
０８に電荷が蓄積されるに従って電位変化し、やがて電源電圧に到達する。
以後は、本願においては、ゲート電極１０８の電位が電源電圧に到達すまでの上記過程を「遷移過程（transient）」と呼ぶこともある。
【０００７】
A型ＭＯＳＦＥＴ１００のゲート電極１０８に印加されている電圧が閾値付近（電源電圧に至る直前の電圧）の場合、n-半導体領域１０２に形成される空乏層は、n-半導体領域１０２の下方まで広がっているため、チャネル領域はn-半導体領域１０２の下方に形成される。
この場合、p+埋め込み領域１１０の上面が、形成されるチャネル領域よりも十分高く形成されていると、閾値電圧付近までは（遷移過程では）、ソース・ドレイン電流は、p+埋め込み領域１１０をトンネリングして流れる電子トンネル電流である（図４に矢印で電流経路が示されている）。
この電子トンネル電流は、ゲート電極１０８の電位、即ち、ゲート電圧が小さいうちから流れ始めるバルク電流である。
【０００８】
ＯＮ状態（動作状態）にする印加電圧（電源電圧）（「ＯＮ電圧」又は「動作電圧」）での電流経路は、図５に矢印で示してある。
ゲート電圧が電源電圧になると、それまでに蓄積層に蓄積されていた電荷に基づく電流（蓄積層電流）が流れ始める（白矢印）。また、点線矢印で示すバルク電流も流れる。
遷移過程の段階から流れている電子トンネル電流（バルク電流）はゲート電圧が電源電圧になっても引き続き流れる。
【０００９】
Ａ型ＭＯＳＦＥＴ１００においては、ＯＦＦ状態からＯＮ状態に変化するとき、
「n+領域１０３−１→p+埋め込み領域１１０→n-領域１０２」
と言う経路で電流がp+埋め込み領域をトンネルすることでキャリアがn+領域１０３−１からn-領域１０２に注入されることで、所謂、トンネル電流を形成するので、60mV/decの制限はなくなり、p+埋め込み領域１１０に形成されるポテンシャルバリアをp+埋め込み領域１１０の幅で適切に制御すれば、60mV/dec以下の傾きでＯＦＦ状態からＯＮ状態に変化させることが出来る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第５７０４５８６号公報
【非特許文献】
【００１１】
【非特許文献１】Impact of Improved High-Performance Si(110)-OrientedMetal-Oxide-Semiconductor Field-Effect Transistors Using Accumulation-ModeFully Depleted Silicon-on-Insulator Devices. W. Cheng et al., Jpn. J. Appl.Phys., vol.45, p.3110, 2006.
【非特許文献２】Performance Comparison of Ultrathin Fully DepletedSilicon-on-Insulator Inversion-, Intrinsic-, and Accumulation-ModeMetal-Oxide-Semiconductor Field-Effect Transistors. R. Kuroda et al., Jpn. J.Appl. Phys., vol.47, p.2668, Apr 2008.
【非特許文献３】Si Tunnel Transistors with a Novel Silicided Source and 46mV/decSwing. J. Kanghoon et al., in 2010 Symposium on VLSI Technology, 201, p.121.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、本願の発明者等が、上記特許文献１に記載のＡ型ＭＯＳＦＥＴを数多く作成する過程において、製造誤差を可能な限り小さくしかつ厳重に管理しないと目的の特性のＡ型ＭＯＳＦＥＴに適わないものが混ざって生産されることがあるという課題が存在することが判明した。
【００１３】
本発明は、上記点に鑑み鋭意検討・試作・考察を繰り返すことにより成されたものである。
その目的の一つは、高効率で生産出来、生産管理が容易なA型ＭＯＳＦＥＴを提供することである。
別の目的は、先行特許文献１に開示のA型ＭＯＳＦＥＴに比べ、トンネル電流成分のＳ値の更なる低減化と電流増加が図れるA型ＭＯＳＦＥＴを提供することである。
更に別な目的は、デバイスのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比が大きく、且、ＯＮ時の電流駆動能力も大きいA型ＭＯＳＦＥＴを提供することである。
本発明のもう一つの目的は、スイッチング特性と電流駆動能力に優れたA型ＭＯＳＦＥＴを提供することである。
本発明のもう一つ別の目的は、上記の各目的に適ったA型ＭＯＳＦＥＴの何れと比べても遜色のない電界効果トランジスタとその駆動方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一つの側面は、対向している第一の主面と第二の主面を有する第一の半導体層、前記第一の主面に設けた第一のゲート領域部、前記第二の主面に設けた第二のゲート領域部、前記第一の半導体層中にソース・ドレイン電流を形成すべく設けたソース領域部とドレイン領域部、を備え、前記ソース領域部は、トンネル電子放出部と熱電子放出部を備え、前記トンネル電子放出部が前記ドレイン領域部に向かって前記第一の半導体層中に延在している構造を有する、ことを特徴とする電界効果トランジスタにある（第一の発明）。
本発明のもう一つの側面は、前記第一の発明に於いて、前記トンネル電子放出部と前記熱電子放出部は、前記第二のゲート領域部側から順次積層している構造を有す電界効果トランジスタにある（第二の発明）。
本発明のもう一つ別の側面は、前記第二の発明に於いて、前記トンネル電子放出部が前記第二のゲート領域部から隔離されている構造を有する電界効果トランジスタにある（第三の発明）。
本発明の更にもう一つの側面は、前記第三の発明に於いて、前記トンネル電子放出部と前記第二のゲート領域部の間に前記第一の半導体層と異なる半導体領域を備え、該半導体領域は前記ドレイン領域部に向かって延在している構造を有する電界効果トランジスタにある（第四の発明）。
本発明のもう一つ別の側面は、前記第四の発明に於いて、前記半導体領域は、前記トンネル電子放出部より前記ドレイン領域部に近くまで延在している電界効果トランジスタＭＯＳＦＥＴにある（第五の発明）。
本発明の更にもう一つ別の側面は、前記第一の発明乃至第五の発明の何れかの電界効果トランジスタを使用して、ＯＦＦ状態からＯＮ状態への遷移時にはトンネル電流によって駆動し、ＯＮ状態では、熱電子電流によって駆動することを特徴とする電界効果トランジスタの駆動方法にある（第六の発明）。
【発明の効果】
【００１５】
本発明によれば、その主な効果の一つとして、高効率で生産出来、生産管理が容易なA型ＭＯＳＦＥＴを提供することが出来る。
別な効果として、先行特許文献１に開示のA型ＭＯＳＦＥＴに比べ、トンネル電流成分のＳ値の更なる低減化と電流増加が図れる電界効果トランジスタを提供することが出来る。
更に別な効果は、デバイスのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比が大きく、且、ＯＮ時の電流駆動能力も大きい電界効果トランジスタを提供することが出来ることである。
もう一つの効果は、スイッチング特性と電流駆動能力に優れた電界効果トランジスタを提供することが出来ることである。
【図面の簡単な説明】
【００１６】
添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
【図１】図１は、本発明の好適な実施態様の一つであるA型ＭＯＳＦＥＴの構成を説明するための模式的構成説明図である。
【図２】図２は、本発明の好適な実施態様の別の例であるA型ＭＯＳＦＥＴの構成を説明するための模式的構成説明図である。
【図３】図３は、先行のA型ＭＯＳＦＥＴの構造の主要部を説明するための模式的説明図である。
【図４】図４は、図3に示すA型ＭＯＳＦＥＴの閾値電圧（スイッチング時）付近での電流経路を説明するための模式的説明図である。
【図５】図５は、図３に示すA型ＭＯＳＦＥＴのON状態（動作状態）での電流経路を説明するための模式的説明図である。
【発明を実施するための形態】
【００１７】
本発明に係るトランジスタの大きな特徴は、
対向している第一の主面と第二の主面を有する第一の半導体層、前記第一の主面に設けた第一のゲート領域部、前記第二の主面に設けた第二のゲート領域部、前記第一の半導体層中にソース・ドレイン電流を形成すべく設けたソース領域部とドレイン領域部、を備え、前記ソース領域部は、トンネル電子放出部と熱電子放出部を備え、前記トンネル電子放出部が前記ドレイン領域部に向かって前記第一の半導体層中に延在している構造を有すことである。
この様な構造とすることにより、本発明はA型ＭＯＳＦＥＴに限らず、Ｉ型ＭＯＳＦＥＴにも適用でき、更には、電界効果トランジス全般にも適用できる。
図１は、本発明の好適な実施態様例の一つのA型ＭＯＳＦＥＴの構造の主要部を説明するために模式的に示す模式的構造説明図である。
【００１８】
図１に示すＡ型ＭＯＳＦＥＴ１０００は、チャネル領域が形成される、第一の半導体層としての半導体領域１００１を有する。
半導体領域１００１は、例えば、n-シリコン（Ｓｉ）半導体領域（以後、単に「n-領域」と記すこともある）として構成される。勿論、半導体領域１００１は、p-シリコン（Ｓｉ）半導体領域（以後、単に「p-領域」と記すこともある）として構成されても良い。
半導体領域１００１の左サイドには、ソ−ス領域部１００２、右サイドには、ドレイン領域部１００３が設けてある。
ソ−ス領域部１００２は、ソース電極１００５、熱電子放出部１００６、トンネル電子放出部１００７を備えている。
熱電子放出部１００６は、半導体領域１００１の極性と同極性とされ、高濃度で不純物を含有する領域である。
例えば、大凡１．０ｘ１０２０cm-3程度のｎ型不純物濃度のn＋半導体で構成され、オーミックコンタクト形成領域部を兼ねている。
オーミックコンタクト形成性をより良くするために、ソース電極１００５を構成する金属の仕事関数と半導体領域１００１を構成する材料の仕事関数を考慮して適切な金属材料を選択してシリサイド化しても良い。
トンネル電子放出部１００７は、ドレイン領域部１００３に向かって半導体領域１００１内に延在する構造を有する。
トンネル電子放出部１００７は、第二の半導体層として半導体領域１００１と極性の異なる半導体領域である。例えば、大凡１．０ｘ１０２０cm-3程度のｐ型不純物濃度のp＋半導体で構成される。
ドレイン領域部１００３には、ドレイン電極１００８と、半導体領域１００１の極性と同じ極性であって不純物を高濃度で含む半導体領域１００９とで、構成される。
半導体領域１００９は、熱電子放出部１００６とトンネル電子放出部１００７から放出される電子を収容する機能を有する。
半導体領域１００９は、熱電子放出部１００６とトンネル電子放出部１００７から放出される電子がドレイン電極１００８に電気的に円滑に流れるようにするために、半導体領域１００１とドレイン電極１００８との間にオーミックコンタクトが形成されるように不純物濃度を高濃度に含有させることに加えてシリサイド化するのが望ましい。
半導体領域部１００９は、具体的には、例えば、大凡１．０ｘ１０２０cm-3程度のn型不純物濃度のn＋半導体で構成される。勿論、半導体領域１００１は、p-シリコン（Ｓｉ）半導体領域（以後、単に「p-領域」と記すこともある）として構成されても良い。
半導体領域１００１の上下の主面上には、第一のゲート領域部１００４a、第二のゲート領域部１００４ｂが、それぞれ設けられてある。
ゲート領域部１００４ａは、第一のゲート電極１０１０ａ、第一のゲート絶縁層１０１１ａで構成されている。
ゲート領域部１００４ｂは、第二のゲート電極１０１０ｂ、第二のゲート絶縁層１０１１ｂで構成されている。
ゲート電極１０１０ａを構成する材料の仕事関数ΦG1、半導体領域１００１を構成する材料の仕事関数Φ、ゲート電極１０１０ｂを構成する材料の仕事関数ΦG２との間の大きさの関係は、
ΦG1 ＞ ΦG ＞ ΦG２・・・・（１）
であるのが望ましい。
その主な理由は、半導体領域１００１において、第一のゲート電極１０１０ａで制御される熱電子放出部１００６から放出される電流の閾値よりも第二のゲート電極１０１０ｂで制御されるトンネル電子放出部１００７から放出される電流の閾値を低くするためである。
具体的には、例えば、半導体領域１００１を構成する材料が、２．０ｘ１０１６cm-3の濃度でｎ型不純物を含むn＋半導体である場合、その仕事関数Φは、４．１８e Vであるので、ゲート電極１０１０ａは、仕事関数が４．７eＶのTiNで構成し、ゲート電極１０１０ｂは、仕事関数が３．７５eV程度の材料で構成される。
トンネル電子放出部１００７を、ドレイン領域部１００３方向に延在させることで、図1におけるトンネル電子放出部１００７の右端、特に「Ａ」で示す角部に電界集中が起こり、トンネル電子による電流を効率よくドレイン領域部１００３に収集することが出来る他、トンネル電子放出面の面積増大にもなるので、電流増加の効果も得ることが出来る。
そのため、トンネル電流成分のＳ値低減化と一層の電流増加を図ることが出来る。
トンネル電子放出部１００７の図での右端面とドレイン領域部１００３の図での左端面との距離（間隔）（Ｌ１）は、パンチスルーが起こらない程度以上とするのが望ましい。
更には、ドレイン領域部１００３方向に延在させることで熱電子放出部１００６より放出される拡散電流がゲート領域部１００４ｂに接した半導体部１００１の界面付近に流れこむのを阻止することが出来る。
より効率よく阻止するためには、半導体領域１００１中により長く延在させるのが好ましいが、パンチスルーのことを考慮して間隔（Ｌ１）としては、パンチスルーが起こらない最少の間隔を設けることが少なくとも必要である。
ゲート絶縁層１０１１ａの下主面とトンネル電子放出部１００７の上主面との間にある、半導体領域１００１の一部である領域（Ａ）は、熱電子放出部１００６から放出される電子がドレイン領域部１００３に向かって移動するチャネル領域が形成される領域である。
ゲート絶縁層１０１１ａの下主面とトンネル電子放出部１００７の上主面との間隙の幅（距離）（Ｄ１）は、熱電子放出部１００６から放出される電子によって形成される拡散電流がドレイン領域部１００３に効率よく収集されるように、Ａ型ＭＯＳＦＥＴ１０００の他の部分の構造と寸法との関係で適宜寸法とされる。
トンネル電子放出部１００７の下主面とゲート領域部１００４ｂの上主面との間隙の幅（距離）（Ｄ２）は、トンネル電子放出部１００７から放出されるトンネル電流が、ドレイン領域部１００３に効率よく収集されるのであれば、実質的に「０」とならない範囲で小さければ小さい程良い。
【００１９】
本発明においては、間隙幅（Ｄ１）は、半導体領域１００１内に形成されるチャネル領域の厚み程度以上とされるのが好ましい。
より好ましくは、数ｎｍ〜１０ｎｍ程度に設定するのが望ましい。数ｎｍより薄くなりすぎると、ＯＮ状態にしたとき熱電子放出部１００６から熱電子が放出されなくなり、ＯＮ電流が小さくなってしまう。
【００２０】
Ａ型ＭＯＳＦＥＴ１０００の寸法として具合的には、例えば、
ゲート長（ＬＧ）が、１００nmであれば、
Ｌ１は、３０nm以上、
（ＬＧ−Ｌ１）が、３０nm以上、
Ｔ１＝２０nm、Ｔ２=５nm
であるのが望ましい。
この場合、ゲートの幅（Ｗ）は、１μm、ゲート絶縁層１０１１ａ、１０１１ｂの層厚（ＴＯＸ）は、１nmである。
図１に示すA型ＭＯＳＦＥＴ１０００は、ＳｉＯ２（酸化シリコン）等で構成されるＢＯＸ（Buried oxide）層を利用して形成することが出来る。
【００２１】
ＢＯＸ層は、シリコン（Ｓｉ）半導体基板を用いて通常の半導体製造技術によって設けられる。その典型例としては、例えば、貼り合わせ法により作成されたＳＯＩ（Silicon on Insulator）基板が挙げられる。あらかじめ表面を酸化して形成した所定厚のＳｉＯ２層を表面に有するＳｉ半導体基板を２枚用意し、表面のＳｉＯ２層同士を内側にして張り合わせる。その後、一方のＳｉ半導体基板のＳｉ半導体領域の表面をＣＭＰ等で研磨して所定厚のＳｉ半導体領域層とする。他には、Ｓｉ半導体基板に酸素をイオン注入・熱処理して形成されるＳＯＩ基板を利用することも出来る。
図１に示すＡ型ＭＯＳＦＥＴ１０００の構造的特徴は、ソース電極１００５に接触した状態で半導体領域１００１中に埋め込み領域としてトンネル電子放出部１００７が設けられていることである。また、トンネル電子放出部１００７の図面上の右端部は、半導体領域１００１の一部を挟んでドレイン領域部１００３と対向している。
【００２２】
ソース電極１００５、ドレイン電極１００８は、半導体の分野で通常に使用されている金属、例えば、タングステン（Ｗ）,アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等やポリシリコン（ｐｏｌｙ−Ｓｉ）などで構成される。
【００２３】
熱電子放出部１００６は、半導体領域１００１とソース電極１００５との電気的接触がオーミックコンタクトとなるように半導体不純物が高濃度で含有され、場合によっては、適切な構成材料が選択されてシリサイド化される。
【００２４】
熱電子放出部１００６をシリサイド化するには、先ず、所定厚に形成できるに十分な厚みで設けた熱電子放出部１００６上にソース電極の一部にもなることがある金属層を所定厚にスパッタ法等で設ける。
その後、熱処理を行うと、熱電子放出部１００６中のシリコン（Ｓｉ）と金属層（Ｍ）の金属（以後、「Ｍ」と記すこともある）が互いに熱拡散して、熱電子放出部１００６がシリサイド化した拡散領域となる。
半導体領域１００９も、半導体領域１００１とドレイン電極１００８との間がオーミックコンタクトとなるように、半導体不純物が高濃度に含有され、場合によっては、適切な構成材料が選択されてシリサイド化される。
半導体領域１００９をシリサイド化するには、先ず、所定厚に形成できるに十分な厚みで設けた半導体領域１００９上にソース電極の一部にもなることがある金属層を所定厚にスパッタ法等で設ける。
その後、熱処理を行うと、半導体領域１００９中のシリコン（Ｓｉ）と金属層（Ｍ）の金属（「Ｍ」）が互いに熱拡散して、半導体領域１００９がシリサイド化した拡散領域となる。
前記金属層（Ｍ）には、低仕事関数の金属、例えば、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、サマリウム（Ｓｍ）、イッテリウム（Ｙｂ）、等が好ましく使用される。特に、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）が望ましい。
【００２５】
ゲート絶縁層１０１１ａ、１０１１ｂは、酸化シリコン、窒化シリコン、酸窒化シリコン等の緻密で絶縁性に優れた電気的絶縁材料によって構成される。
【００２６】
ゲート電極１０１０ａ、１０１０ｂは、前述したように、半導体領域１００１の仕事関数との関係において、適切な仕事関数の有る材料が選択されて、構成される。
具体的には、例えば、半導体領域１００１を、２．０ｘ１０１５ｃｍ−３程度のｎ型不純物濃度のn-半導体で構成し、ゲート電極１０１０ａをＴｉＮで構成し、ゲート電極１０１０ｂを、n型のpoly-Ｓｉで構成することが出来る。
図２は、本発明の好適な別の実施態様例の一つのA型ＭＯＳＦＥＴの構造の主要部を説明するために模式的に示す模式的構造説明図である。
図２に示すＡ型ＭＯＳＦＥＴ２０００は、図１に示すＡ型ＭＯＳＦＥＴ１０００の更なる改良タイプである。
図２に示すＡ型ＭＯＳＦＥＴ２０００が、図１に示すＡ型ＭＯＳＦＥＴ１０００と異なるのは、間隙の幅Ｔ２の領域のところに図示されてある様に、半導体領域１００５と同極性の不純物が高濃度に含有された半導体領域２００１を設けてあることである。それ以外は、同じである。
半導体領域２００１を設けることで、Ａ型ＭＯＳＦＥＴ１０００と比べ、トンネル成分の閾値をより一層低下させることが出来る。
トンネル電子放出部１００７と半導体領域２００１の延在の長さを図示のごとくにオフセットさせることでトンネル電子放出部１００７の図示右端角部への電界集中効果を少なくともＡ型ＭＯＳＦＥＴ１０００と同程度に維持出来る。
半導体領域２００１の図の右端面とドレイン領域部１００３の図の左端面との距離（半導体領域２００１とドレイン領域部１００３の間の間隙の幅）をＬ２とすると、例えば、
ＬＧ＝１００nm
Ｌ１は、３０nm以上、
（ＬＧ−Ｌ１）が、３０nm以上、
Ｔ１＝２０nm、Ｔ２=５nm
ゲートの幅（Ｗ）＝１μm、
ゲート絶縁層１０１１ａ、１０１１ｂの層厚（ＴＯＸ）＝１nm
とする場合、
オフセット長（Ｌ１−Ｌ２）＞３０nm・・・・（２）
であると、半導体領域２００１が完全に空乏化しなくて、pnリーク電流が発生する場合もあるので、望ましくは、
オフセット長（Ｌ１−Ｌ２）≦３０nm・・・・（３）
とするのが好ましい。
半導体領域２００１の不純物の含有量は、例えば、半導体領域１００１の場合が、２．０Ｘ１０１６個／cm3程度であれば、３．０Ｘ１０１９個／cm3程度である。
ゲート電極１０１０ａを構成する材料の仕事関数ΦG1、半導体領域１００１を構成する材料の仕事関数Φ、ゲート電極１０１０ｂを構成する材料の仕事関数ΦG２との間の大きさの関係は、式（１）の通りであるが、具体的には、例えば、以下の通りでる。
ΦG1 ＝４．７eV（TiN）
ΦG  = ４．１８eV（n-Si）
ΦG２ = ４．０５eV（n-poly-Si）
次に、図２に示す例のＡ型ＭＯＳＦＥＴ２０００の製造の工程と条件の典型例を説明する。
以下の製造工程の記載において、当該技術分野の当業者が容易に想定・設定できる手法・条件などに関しては省略してある。
次に、図１の半導体装置の製造条件の典型例の主な工程を示す。製造法は、半導体の製造法において一般的に採用されている手順と条件に従って実施される。
【００２７】
「Version A工程 ： Thin BOX SOIから始める工程例」
工程A1：  SOI基板（SOI=70nm n-type 2e16cm-3, BOX=1nm, Sub p-type 1e20cm-3）
工程A2：  S/D形成；  As 1e15cm-2 、50keV 、tilt=0
工程A3：  トンネルp+ソース形成；BF2、 5e15cm-2 、3keV、 tilt=0
工程A4：  活性化アニール；900℃、3sec
工程A5：  エピタキシャル成長； 500℃、30min、  n-type   2e16cm-3、  Thickness=5nm
工程A6：  エピタキシャル成長層パターニング
工程A7：  ゲート酸化；  400℃、  ラジカル酸化、  1nm
工程A8：  Poly-Si デポジション；  n-type doped、 150nm、  630℃、  SiH4
工程A9：  ゲートエッチング；  Ar/HBr
工程A10：  層間絶縁膜形成；  SiO2、 200nm、  400℃
工程A11：   コンタクトホール開口；  ウェットエッチング、 HF
工程A12：  Alデポジション；  真空蒸着；  400nm
工程A13：  Alパターニング；  リン硝酢酸
「Version B工程  通常のSOIから始める工程例」
工程B1：  SOI基板(SOI=70nm n-type 2e16/cm-3, BOX=150nm)
工程B2：  S/D形成；  As 1e15/cm-2 50keV tilt=0
工程B3：  トンネルp+ソース形成；  BF2 5e15/cm-2 3keV tilt=0
工程B4：  活性化アニール；  900℃  3sec
工程B5：  エピタキシャル成長；  500℃  30min  n-type 2e16/cm-3  Thickness=5nm
工程B6：エピタキシャル成長層、パターニング
工程B7：  ゲート酸化；  400℃  ラジカル酸化  1nm
工程B8：  Poly-Si デポジション；  n-type doped 150nm  630℃  SiH4
工程B9：  ゲートエッチング；  Ar/HBr
工程B10：  層間絶縁膜形成；  SiO2 200nm  400℃
工程B11：  コンタクトホール開口；  ウェットエッチング、 HF
工程B12：  Alデポジション；  真空蒸着、  400nm
工程B13：  Alパターニング；  リン硝酢酸
工程B14：  上部支持基盤接着
工程B15：  裏面Siエッチング；  HNO3/HF溶液
工程B16：  BOXエッチング；  C5F8
工程B17：  裏面ゲート酸化；  400℃、  ラジカル酸化、  1nm
工程B18：  裏面  p-type doped Poly-Siデポジション
Version工程ＡとVersion工程Ｂに共通のデバイス条件
ＬＧ＝１００nm
Ｌ１＝３０nm、
（ＬＧ−Ｌ１）＝７０nm、
Ｔ１＝２０nm、Ｔ２=５nm
ゲートの幅（Ｗ）＝１μm、
ゲート絶縁層１０１１ａ、１０１１ｂの層厚（ＴＯＸ）＝１nm
オフセット長（Ｌ１−Ｌ２）＝２５nm
Version工程Ａに従って作成されたＡ型ＭＯＳＦＥＴ（A）及びVersion工程Ｂ従って作成されたＡ型ＭＯＳＦＥＴ（Ｂ）を、それぞれ２０ロット作成して、その特性を測定したところ、特許文献１に記載のＡ型ＭＯＳＦＥＴ（Ｐ）に比べ、Ｓ値が５０〜６０  ％改善されていた。
【００２８】
以上、Ａ型ｎチャネル・ＭＯＳＦＥＴに、本発明を適用した場合について説明したが、本発明は、Ａ型ｐチャネル・ＭＯＳＦＥＴにも同様に適用できる他電界効果トランジスタ一般にも適用され得る。
更には、又、上記においては、半導体としてＳｉ半導体の例で説明したが、本発明では、他の半導体、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ等の半導体も採用できる。
【００２９】
本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。
【符号の説明】
【００３０】
１０００，２０００・・・Ａ型ＭＯＳＦＥＴ
１００１・・・半導体領域
１００２・・・ソ−ス領域
１００３・・・ドレイン領域
１００４ａ、１００４ｂ・・・ゲート領域部
１００５・・・ソ―ス電極
１００６・・・熱電子放出部
１００７・・・トンネル電子放出部
１００８・・・ドレイン電極部
１００９・・・半導体領域部
１０１０ａ、１０１０ｂ・・・ゲート電極
１０１１ａ、１０１１ｂ・・・ゲート絶縁層
１００・・・Ａ型ＭＯＳＦＥＴ
１０１・・・ＢＯＸ層
１０２・・・n-領域
１０３・・・n+領域
１０４・・・ソース電極
１０５・・・ドレイン電極
１０６・・・シリサイド領域
１０７・・・絶縁層
１０８・・・ゲート電極
１０９・・・絶縁領域
１１０・・・p+埋め込み領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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