(57)【特許請求の範囲】
【請求項１】
第１電源と前記第１電源の電圧より低い電圧の第２電源間に直列に接続された第１Ｐｃｈトランジスタおよび第１Ｎｃｈトランジスタと、
前記第１電源と前記第２電源間に直列に接続された第２Ｐｃｈトランジスタおよび第２Ｎｃｈトランジスタと、
前記第２Ｐｃｈトランジスタのゲートと前記第１Ｐｃｈトランジスタのドレイン間に接続された第３Ｐｃｈトランジスタと、
前記第１Ｐｃｈトランジスタのゲートと前記第２Ｐｃｈトランジスタのドレイン間に接続された第４Ｐｃｈトランジスタと、
前記第２Ｐｃｈトランジスタのゲートと第３電源間に接続された第５Ｐｃｈトランジスタと、
前記第１Ｐｃｈトランジスタのゲートと前記第３電源間に接続された第６Ｐｃｈトランジスタと、を有し、
出力のノードは、前記第１Ｐｃｈトランジスタのゲートに接続され、
前記第１Ｎｃｈトランジスタおよび前記第２Ｎｃｈトランジスタのゲートに差動入力信号が印加され、
前記第３Ｐｃｈトランジスタおよび前記第４Ｐｃｈトランジスタのゲートにバイアス電圧が印加され、
前記第５Ｐｃｈトランジスタのゲートは、前記第１Ｐｃｈトランジスタと前記第１Ｎｃｈトランジスタの接続ノードに接続され、
前記第６Ｐｃｈトランジスタのゲートは、前記第２Ｐｃｈトランジスタと前記第２Ｎｃｈトランジスタの接続ノードに接続され、
前記バイアス電圧は、前記第２電源の電圧よりも高く、前記第１電源の電圧から前記第４Ｐｃｈトランジスタのしきい値電圧を差し引いた電圧よりも低いレベルであるレベルコンバータ回路。
【請求項２】
前記第５Ｐｃｈトランジスタおよび前記第６Ｐｃｈトランジスタと前記第３電源間に接続された第７Ｐｃｈトランジスタと、
前記第１電源の電圧が前記第３電源の電圧より低い時に前記第３電源の電圧を出力し、前記第１電源の電圧が前記第３電源の電圧より高い時に前記第１電源の電圧を出力する電源投入検出回路と、を有し、
前記第７Ｐｃｈトランジスタのゲートには、前記電源投入検出回路の出力が印加され、
前記第１電源の電圧が前記第３電源の電圧より低い時に前記第７Ｐｃｈトランジスタがオフし、前記第１電源の電圧が前記第３電源の電圧より高い時に前記第７Ｐｃｈトランジスタがオンする、請求項１に記載のレベルコンバータ回路。
【請求項３】
前記第５Ｐｃｈトランジスタおよび前記第６Ｐｃｈトランジスタと前記第３電源間に接続された第７Ｐｃｈトランジスタと、
前記第５Ｐｃｈトランジスタおよび前記第６Ｐｃｈトランジスタと前記第２電源間に接続された第３Ｎｃｈトランジスタと、
前記第１電源の電圧が前記第３電源の電圧と等しい状態で動作する時には高レベルとなり、前記第１電源の電圧が前記第３電源の電圧より高い状態で動作する時には低レベルとなるモード信号を受け、前記モード信号にかかわらず前記第１電源の電圧が前記第３電源の電圧より低い時に前記第３電源の電圧を出力し、前記モード信号が高レベルで前記第１電源の電圧が前記第３電源の電圧と等しい状態で動作する時には高レベルを出力し、前記モード信号が低レベルで前記第１電源の電圧が前記第３電源の電圧より高い状態で動作する時には低レベルを出力する電源投入検出回路と、を有し、
前記第７Ｐｃｈトランジスタのゲートには、前記電源投入検出回路の出力が印加され、
前記第３Ｎｃｈトランジスタのゲートには、前記モード信号が印加され、
前記第１電源の電圧が前記第３電源の電圧より低い時に前記第７Ｐｃｈトランジスタがオフし、前記モード信号が高レベルで前記第１電源の電圧が前記第３電源の電圧と等しい状態で動作する時には前記第７Ｐｃｈトランジスタがオフし且つ前記第３Ｎｃｈトランジスタがオンし、前記モード信号が低レベルで前記第１電源の電圧が前記第３電源の電圧より高い状態で動作する時には前記第７Ｐｃｈトランジスタがオンし且つ前記第３Ｎｃｈトランジスタがオフする請求項１に記載のレベルコンバータ回路。
【請求項４】
前記第３Ｐｃｈトランジスタに並列に接続され、前記モード信号が低レベルの時にはオンし、前記モード信号が高レベルの時には前記差動入力信号の一方に同期してオン・オフする第４Ｎｃｈトランジスタと、
前記第４Ｐｃｈトランジスタに並列に接続され、前記モード信号が低レベルの時にはオンし、前記モード信号が高レベルの時には前記差動入力信号の他方に同期してオン・オフする第５Ｎｃｈトランジスタと、を有する請求項３に記載のレベルコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルコンバータ回路に関する。
【背景技術】
【０００２】
半導体デバイス間を接続するインターフェース電圧の技術動向によれば、消費電力の観点から低電圧化が進んでいる。例えば、半導体メモリ（例えば、ＤＲＡＭ）の電圧は１．８Ｖ以下で、データ転送レートは信号１ピン当り２Ｇｂｐｓを超えるようになっている。これは、入出力回路を構成する素子特性の観点では、低電圧（低耐圧）／高速動作という要求になり、先端の製造プロセスでは、この要求を満たす素子を設計することが重要になる。一方で、インターフェース（Ｉ／Ｆ）電圧の低電圧化に反し、依然として従来のインターフェース電圧（例えば、３．３Ｖ）も維持したいという市場要求がある。この要求は、旧インターフェース規格とのコンパチビリティ確保という背景から生じる。
【０００３】
この２つの要求を満たすには、製造プロセスにおいて各々の要求に特化した素子を準備する事が考えられるが、先端の製造プロセスは微細化に伴い複雑化しており、これを可能にするには非常に高価な製造コストが必要になる。
【０００４】
そこで、低耐圧素子のみで作成されるプロセス工程を利用して開発される製品においても高電圧Ｉ／Ｆを搭載する必要があるため、低耐圧素子のみで、高電圧・高速動作に対応するためのレベルコンバータ回路が必要である。しかし、これまで提案されているレベルコンバータ回路には、高速化あるいは耐圧の両方を同時に満たすものはなく、一方の課題を満たす場合には他方の課題を解決できなかった。そのため、耐圧を維持しつつも高速化を実現したレベルコンバータが望まれていた。
【０００５】
さらに、種々のＳＤカードとのインターフェースでは、データの読み出し動作時とデータの書込み（記憶）動作時で、インターフェースの電圧を変更する場合がある。このような場合、回路はそのままで供給する電源電圧のみを変更することで対応可能であることが望ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２６１９８１号公報
【特許文献２】特開２００６−２７９５１７号公報
【特許文献３】特開２０１０−４１０６２号公報
【特許文献４】特開平５−３０８２７４号公報
【特許文献５】特開２０１２−７０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態によれば、低電圧(低耐圧)/高速動作用に設計された素子のみで、耐圧を維持しつつも高電圧および高速動作可能なレベルコンバータ回路が実現される。
【課題を解決するための手段】
【０００８】
第１の態様のレベルコンバータ回路は、第１電源と第１電源の電圧より低い電圧の第２電源間に直列に接続された第１Ｐｃｈトランジスタおよび第１Ｎｃｈトランジスタと、第１電源と第２電源間に直列に接続された第２Ｐｃｈトランジスタおよび第２Ｎｃｈトランジスタと、を有する。レベルコンバータ回路は、第２Ｐｃｈトランジスタのゲートと第１Ｐｃｈトランジスタのドレイン間に接続された第３Ｐｃｈトランジスタと、第１Ｐｃｈトランジスタのゲートと第２Ｐｃｈトランジスタのドレイン間に接続された第４Ｐｃｈトランジスタと、を有する。レベルコンバータ回路は、第２Ｐｃｈトランジスタのゲートと第３電源間に接続された第５Ｐｃｈトランジスタと、第１Ｐｃｈトランジスタのゲートと前記第３電源間に接続された第６Ｐｃｈトランジスタと、をさらに有する。レベルコンバータ回路の出力のノードは、第１Ｐｃｈトランジスタのゲートに接続される。第１Ｎｃｈトランジスタおよび第２Ｎｃｈトランジスタのゲートに差動入力信号が印加され、第３Ｐｃｈトランジスタおよび第４Ｐｃｈトランジスタのゲートにバイアス電圧が印加される。第５Ｐｃｈトランジスタのゲートは、第１Ｐｃｈトランジスタと第１Ｎｃｈトランジスタの接続ノードに接続され、第６Ｐｃｈトランジスタのゲートは、第２Ｐｃｈトランジスタと第２Ｎｃｈトランジスタの接続ノードに接続される。バイアス電圧は、第２電源の電圧よりも高く、第１電源の電圧から第４Ｐｃｈトランジスタのしきい値電圧を差し引いた電圧よりも低いレベルである。
【発明の効果】
【０００９】
実施形態のレベルコンバータ回路は、低電圧(低耐圧)/高速動作用に設計された素子のみで形成しても、高電圧および高速動作が可能である。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態のレベルコンバータ回路の回路図である。
【図２】図２は、第１実施形態のレベルコンバータ回路の動作を説明する図である。
【図３】図３は、第１実施形態のレベルコンバータ回路の各部の電圧波形を示すタイムチャートである。
【図４】図４は、第１実施形態のレベルコンバータ回路において、入力がＨレベルからＬレベルに、ＬレベルからＨレベルに変化する時の出力の変化を詳細に示すタイムチャートである。
【図５】図５は、第１実施形態の第１の課題を説明する図である。
【図６】図６は、第１実施形態の第２の課題を説明する図である。
【図７】図７は、第２実施形態のレベルコンバータ回路の回路図であり、（Ａ）がレベルコンバータ回路の全体を示し、（Ｂ）がレベルコンバータ回路内に設けられるＶＤＥ２投入検出回路の回路図を示す。
【図８】図８は、電源投入時および通常動作時のＶＤＥ２投入検出回路の出力ｎ１およびトランジスタＰ７の動作状態を示す図である。
【図９】図９は、第３実施形態のレベルコンバータ回路の回路図であり、（Ａ）がレベルコンバータ回路の全体を示し、（Ｂ）がレベルコンバータ回路内に設けられる制御回路の回路図を示す。
【図１０】図１０は、電源投入時および通常動作時の制御回路の出力ｎ１およびＰ７の動作状態を示す図である。
【図１１】図１１は、第４実施形態のレベルコンバータ回路の回路図である。
【図１２】図１２は、第４実施形態における各部の動作を示すタイムチャートであり、（Ａ）が低電圧／高速動作を、（Ｂ）が高電圧インターフェース動作を示す。
【発明を実施するための形態】
【００１１】
図１は、第１実施形態のレベルコンバータ回路の回路図である。
第１実施形態のレベルコンバータ回路は、第１Ｐチャネル（ｃｈ）トランジスタＰ１と、第２ＰｃｈトランジスタＰ２と、第１Ｎチャネル（ｃｈ）トランジスタＮ１と、第２ＮｃｈトランジスタＮ２と、インバータＩＮＶ１と、を有する。レベルコンバータ回路は、さらに、第３ＰｃｈトランジスタＰ３と、第４ＰｃｈトランジスタＰ４と、第５ＰｃｈトランジスタＰ５と、第６ＰｃｈトランジスタＰ６と、を有する。
【００１２】
Ｐ１とＮ１は、高（電位）電源（端子）ＶＤＥ２と低（電位）電源（端子）ＧＮＤ間に直列に接続され、Ｐ２とＮ２はＶＤＥ２とＧＮＤ間に直列に接続され、Ｐ１とＮ１の列とＰ２とＮ２の列は差動対をなす。Ｐ３はＰ１とＮ１の接続ノードとＰ２のゲート間に接続され、Ｐ４はＰ２とＮ２の接続ノードとＰ１のゲート間に接続され、ゲートにバイアス電圧ＢＩＡＳが印加される。Ｐ５は、Ｐ２のゲートと第３電源ＶＤＥ１との間に接続され、ゲートがＰ１とＮ１の接続ノードに接続される。Ｐ６は、Ｐ１のゲートとＶＤＥ１との間に接続され、ゲートがＰ２とＮ２の接続ノードに接続される。Ｎ１のゲートには入力信号ＩＮが印加され、Ｎ２のゲートには入力信号ＩＮをＩＮＶ１で反転した信号が印加される。出力ＯＵＴは、Ｐ１のゲートから得られる。Ｐ１、Ｐ２、Ｎ１、Ｎ２、Ｐ５およびＰ６のチャネル（バックゲート）はソースに接続される。Ｐ３およびＰ４のチャネル（バックゲート）はＶＤＥ２に接続される。以下の説明では、出力ＯＵＴの電圧をＯＵＴと記す場合がある。
【００１３】
ＶＤＥ１、ＶＤＥ２およびＧＮＤは、ＧＮＤ＜ＶＤＥ１＜ＶＤＥ２の関係にあり、ここでは、ＧＮＤ＝０Ｖで、ＶＤＥ１≒ＶＤＥ２／２である。ＶＤＥ１は、ＶＤＥ２−ＶＤＥ１およびＶＤＥ１−ＧＮＤの電位差が、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｎ１およびＮ２のゲート耐圧（ゲート−ソース間（Ｖｇｓ）およびゲート−バックゲート間（Ｖｇｂ）を超えない電位である。ＢＩＡＳは、ＧＮＤより十分高く、ＶＤＥ１−Ｖｔｈ（Ｐｃｈ）より十分低いレベルである。
【００１４】
図２は、第１実施形態のレベルコンバータ回路の動作を説明する図である。
図３は、第１実施形態のレベルコンバータ回路の各部の電圧波形を示すタイムチャートである。
図２は、ＩＮがＨレベルの時の各部の状態を示す。図２および図３を参照してＩＮがＨレベルの時の動作を説明する。
【００１５】
ＩＮがＨレベルの時、Ｎ１がオン（ＯＮ）、Ｎ２がオフ（ＯＦＦ）する。これにより、Ｐ１とＮ１の接続ノード（ＮＯＤＥ１）がＧＮＤ（０Ｖ）に、Ｐ２とＮ２の接続ノード（ＮＯＤＥ２）がＶＤＥ２に、それぞれ近づく。Ｐ３のゲート電圧（ＢＩＡＳ）は、ソース（ＮＯＤＥ１）より高い状態にあるため、Ｐ３はオフし、Ｐ４のゲート電圧（ＢＩＡＳ）は、ソース（ＮＯＤＥ２）より低い状態にあるため、Ｐ４はオンする。これにより、Ｐ１のゲート（ＯＵＴ）の電位は、ＶＤＥ２に近づく。さらに、Ｐ５のゲートは低レベルにあり、Ｐ５はオンし、Ｐ２のゲート（ＮＯＤＥ３）はＶＤＥ１になり、Ｐ２がオンし、ＮＯＤＥ２がＶＤＥ２になり、Ｐ４がオンのため、ＯＵＴはＶＤＥ２になる。この時、Ｐ６のゲートは高レベルにあり、Ｐ６はオフするため、ＶＤＥ２を出力しているＯＵＴとＶＤＥ１が導通することはない。ＢＩＡＳは、Ｐ４がオンできるレベルＶＤＥ２−Ｖｔｈ（Ｐ４）より充分低いレベルであれば問題ない。
【００１６】
各部の電位は上記の通りであるから、各トランジスタにゲート耐圧を超える電圧が印加されることは無い。なお、ＩＮはＬレベルの時は、図２でＰ１とＰ２、Ｎ１とＮ２、Ｐ３とＰ４、Ｐ５とＰ６の状態を入れ替えた状態となり、ＯＵＴからＶＤＥ１が出力される。
【００１７】
図３に示すように、第１実施形態のレベルコンバータ回路では、ＩＮが高レベル（“Ｈ”（ＶＤＥ１））と低レベル（“Ｌ”（ＧＮＤ））間で変化すると、ＯＵＴはＶＤＥ１とＶＤＥ２の間で変化し、信号レベルが変換される。第１実施形態のレベルコンバータ回路では、出力ＯＵＴはＶＤＥ１より下がることはない。
【００１８】
図４は、第１実施形態のレベルコンバータ回路において、ＩＮがＨレベルからＬレベルに、ＬレベルからＨレベルに変化する時のＯＵＴの変化を詳細に示すタイムチャートである。図４で、実線が第１実施形態における変化を、点線がＰ５およびＰ６を設けない場合の変化を示す。
【００１９】
Ｐ５およびＰ６を設けない場合、ＯＵＴのＬレベルは、ＢＩＡＳ＋Ｖｔｈ（Ｐｃｈ）になるが、第１実施形態では、Ｐ５およびＰ６がオンして供給する安定したＶＤＥ１電位になる。また、Ｐ５およびＰ６を設けることにより、Ｐ５およびＰ６を設けない場合に比べて、ＩＮがＬレベルからＨレベルに変化する時、ＯＵＴの立ち上り遷移が速くなる。
【００２０】
第１実施形態において、ＢＩＡＳとＶＤＥ１は同電位にする必要はないが、ＢＩＡＳとＶＤＥ１を同電位にすることにより、以下のような効果が得られる。
（１）ＢＩＡＳレベルを発生する第３電源回路が不要になるので、その分の回路面積を縮小できる。
（２）ＢＩＡＳレベル発生回路分のスタンバイ電流が削減可能である。
（３）ＢＩＡＳレベル自体がなくなるため、ＢＩＡＳレベル変動による特性変動を考慮する必要がなくなり、ＢＩＡＳレベルの安定化するための容量も不要となる。
【００２１】
第１実施形態のレベルコンバータ回路は、低電圧(低耐圧)/高速動作用に設計された素子のみで、耐圧を維持しつつも高速動作可能であり、小型化も可能である。しかし、以下に示すような課題を有する。
【００２２】
図５は、第１実施形態の第１の課題を説明する図である。
第１の課題は、ＶＤＥ２がオフ（０Ｖ）で、ＶＤＥ１が先行投入された場合に発生する問題であり、Ｐ５およびＰ６のドレイン−バックゲートがダイオード（順方向）となり、図５に示すように、ＶＤＥ１からＶＤＥ２に不要な電流が流れることである。具体的には、図５において破線で示すように、ＶＤＥ１からＰ５、Ｐ３およびＰ１を介してＶＤＥ２に至る経路、およびＶＤＥ１からＰ６、Ｐ４およびＰ２を介してＶＤＥ２に至る経路で、不要電流が流れる。この問題は、ＶＤＥ１およびＶＤＥ２がＧＮＤに対して同時に立上る場合には発生しないが、一般に、電源回路では、ＶＤＥ１を発生した後、ＶＤＥ１からＶＤＥ２を発生するため、ＶＤＥ１が先に投入されることになり、この問題が発生する。
【００２３】
図６は、第１実施形態の第２の課題を説明する図である。
第１実施形態のレベルコンバータは、ＶＤＥ１＜ＶＤＥ２で動作するが、ＶＤＥ１＝ＶＤＥ２の状態で動作する場合にも流用可能であることが望まれる。第２の課題は、第１実施形態のレベルコンバータ回路は、ＶＤＥ２にＶＤＥ１と同じ電圧（１．８Ｖ）を供給した時に、低電圧(低耐圧)/高速では動作しないことである。図６に示すように、ＶＤＥ１＝ＶＤＥ２＝１．８Ｖ（ＧＮＤ＝０Ｖ）で、ＩＮ＝“Ｈ”の場合、Ｐ５がオンし、ＮＯＤＥ３に１．８Ｖが供給される。そのため、Ｐ１およびＰ２は共にゲート電位が１．８Ｖ付近となり、Ｐ１およびＰ２がオフとなり、動作しなくなる。
【００２４】
次に説明する第２実施形態のレベルコンバータ回路は、図５に示した第１実施形態のレベルコンバータ回路の第１の課題を解決する。
【００２５】
図７は、第２実施形態のレベルコンバータ回路の回路図であり、（Ａ）がレベルコンバータ回路の全体を示し、（Ｂ）がレベルコンバータ回路内に設けられるＶＤＥ２投入検出回路の回路図を示す。
【００２６】
第２実施形態は、第１実施形態において、Ｐ５およびＰ６のドレインとＶＤＥ１の間にＰｃｈトランジスタＰ７を接続し、Ｐ７のゲートに印加する信号ｎ１を生成するＶＤＥ２投入検出回路１１を設けたことが異なり、他の部分は第１実施形態と同じである。Ｐ７は、ＶＤＥ２投入検出回路１１の出力ｎ１がＶＤＥ１の時にはオフし、Ｌレベルの時にはオンする。ＶＤＥ２投入検出回路１１は、ＶＤＥ１とＶＤＥ２の関係に応じて出力ｎ１を変化させる。
【００２７】
図８は、電源投入時および通常動作時のＶＤＥ２投入検出回路の出力ｎ１およびＰ７の動作状態を示す図である。
ＶＤＥ２投入検出回路１１は、電源投入時のＶＤＥ１が先に投入され、ＶＤＥ２がオフの状態、すなわち、ＶＤＥ２＜ＶＤＥ１の時、Ｎ１２がオンし、Ｎ１３がオフするので、Ｐ１１およびＮ１１のゲートはＬレベルになる。これにより、Ｐ１１がオンし、Ｎ１１がオフし、ｎ１はＶＤＥ１になり、Ｐ７はオフする。
【００２８】
通常動作時には、ＶＤＥ１＜ＶＤＥ２であるから、Ｎ１２がオフし、Ｎ１３がオンするので、Ｐ１１およびＮ１１のゲートはＶＤＥ１になる。これにより、Ｐ１１がオフし、Ｎ１１がオンし、ｎ１はＬレベルになり、Ｐ７はオンする。
【００２９】
電源投入時にＶＤＥ２＜ＶＤＥ１の状態では、Ｐ７はオフであり、図５に示したＶＤＥ１からＶＤＥ２への電流経路は形成されないので、前述の第１の課題は生じない。通常動作時には、Ｐ７はオンしており、実質的に図１の第１実施形態と同じ回路構成になるので、第１実施形態と同様の効果が得られる。
【００３０】
次に説明する第３実施形態のレベルコンバータ回路は、図６に示した第１実施形態のレベルコンバータ回路の第２の課題を解決する。
【００３１】
図９は、第３実施形態のレベルコンバータ回路の回路図であり、（Ａ）がレベルコンバータ回路の全体を示し、（Ｂ）がレベルコンバータ回路内に設けられる制御回路（Ｓ１）の回路図を示す。
【００３２】
第３実施形態のレベルコンバータ回路は、低電圧／高速動作動作（例えば、１．８Ｖ）を行う状態と、高電圧インターフェース動作（例えば、３．３Ｖ）を行う状態のいずれかを選択可能である。低電圧／高速動作時には、ＶＤＥ１＝ＶＤＥ２＝１．８Ｖが供給され、外部からモード信号／ＭＯＤＥ＝１（Ｈレベル）が入力される。高電圧インターフェース動作時には、ＶＤＥ１＝１．８Ｖ、ＶＤＥ２＝３．３Ｖが供給され、外部から／ＭＯＤＥ＝０（Ｌレベル）が入力される。
【００３３】
第３実施形態は、第２実施形態において、Ｐ５およびＰ６のドレインとＧＮＤの間にＮｃｈトランジスタＮ３を接続し、Ｐ７のゲートに印加する信号ｎ１を生成するＶＤＥ２投入検出回路１１の代わりに制御回路（Ｓ１）１２を設けたことが異なる。制御回路１２は、モード信号／ＭＯＤＥおよびＶＤＥ１とＶＤＥ２の関係に応じて出力ｎ１を変化させる。Ｐ７は、電源投入時のＶＤＥ２＜ＶＤＥ１の場合にはオフし、通常動作時には／ＭＯＤＥ＝１（Ｈレベル）でオフし、／ＭＯＤＥ＝０（Ｌレベル）でオンする。Ｎ３のゲートには、／ＭＯＤＥが印加される。Ｎ３は、／ＭＯＤＥ＝１（Ｈレベル）でオンし、／ＭＯＤＥ＝０（Ｌレベル）でオフする。第３実施形態は、上記以外の他の部分は第２実施形態と同じである。
【００３４】
図１０は、電源投入時および通常動作時の制御回路（Ｓ１）の出力ｎ１およびＰ７の動作状態を示す図である。
制御回路１２は、電源投入時のＶＤＥ１が先に投入され、ＶＤＥ２がオフの状態、すなわち、ＶＤＥ２＜ＶＤＥ１の時、Ｎ１２がオンし、Ｎ１３がオフするので、Ｐ２２およびＮ２２のゲートはＬレベルになる。これにより、／ＭＯＤＥにかかわらず、Ｐ２２がオンし、Ｎ２２がオフし、ｎ１はＶＤＥ１になり、Ｐ７はオフする。電源投入時、／ＭＯＤＥ＝０（Ｌレベル）であるから、Ｎ３はオフする。なお、電源投入時、／ＭＯＤＥ＝１（Ｈレベル）で、Ｎ３がオンしても問題はない。
【００３５】
通常動作時は、ＶＤＥ１＝ＶＤＥ２の低電圧／高速動作時で／ＭＯＤＥ＝１（Ｈレベル）の場合と、ＶＤＥ１＜ＶＤＥ２の高電圧インターフェース動作時で／ＭＯＤＥ＝０（Ｌレベル）の場合と、に分けられる。
【００３６】
ＶＤＥ１＝ＶＤＥ２で、／ＭＯＤＥ＝１（Ｈレベル）の場合、Ｎ１２およびＮ１３がオンするので、Ｐ２２およびＮ２２のゲートはＨレベル（ＶＤＥ１）になり、Ｐ２２はオフし、Ｎ２２はオンする。一方、／ＭＯＤＥ＝１であるから、Ｐ２１およびＮ２１のゲートはＬレベルになり、Ｐ２１はオンし、Ｎ２１はオフする。Ｐ２１、Ｎ２１およびＮ２２は３段縦積みであり、Ｐ２１がオンし、Ｎ２２がオンしても、Ｎ２１がオフしているため貫通電流が流れることは無い。Ｐ２１がオンしているので、ｎ１はＨレベル（ＶＤＥ１）になり、Ｐ７はオフし、Ｎ３はオンする。これにより、Ｐ５およびＰ６は、Ｐ１およびＰ２のゲートとＧＮＤの間に接続され、Ｐ５またはＰ６がオンすると、Ｐ１またはＰ２のゲートにはＧＮＤが印加されるので、低電圧（１．８Ｖ）／高速動作が可能である。
【００３７】
ＶＤＥ１＜ＶＤＥ２で、／ＭＯＤＥ＝０（Ｌレベル）の場合、Ｎ１２がオフ、Ｎ１３がオンするので、Ｐ２２およびＮ２２のゲートはＨレベル（ＶＤＥ１）になり、Ｐ２２はオフし、Ｎ２２はオンする。一方、／ＭＯＤＥ＝０であるから、Ｐ２１およびＮ２１のゲートはＨレベルになり、Ｐ２１はオフし、Ｎ２１はオンする。Ｎ２１およびＮ２２がオンしているため、ｎ１はＬレベル（ＧＮＤ）になり、Ｐ７はオンし、Ｎ３はオフする。これにより、実質的に第１実施形態と同じ構成になり、高電圧インターフェース動作（３．３Ｖ）が可能である。
【００３８】
図１１は、第４実施形態のレベルコンバータ回路の回路図である。
第４実施形態は、第３実施形態において、Ｐ３およびＰ４と並列にＮｃｈトランジスタＮ４およびＮ５を接続し、ＭＯＤＥおよびＩＮからＮ４およびＮ５のゲートに印加する信号を生成するＮＡＮＤ１およびＮＡＮＤ２を設けたことが異なる。ＮＡＮＤ１には、ＭＯＤＥおよびＩＮが入力し、ＮＡＮＤ２には、ＭＯＤＥおよびＩＮＶ１の出力（／ＩＮ）が入力する。
【００３９】
低電圧／高速動作（ＭＯＤＥ＝０、／ＭＯＤＥ＝１）の時、ＮＡＮＤ１およびＮＡＮＤ２の出力は、Ｈレベルに固定され、Ｎ４およびＮ５は常時オンする。したがって、Ｐ１のゲートはＮＯＤＥ２に接続され、Ｐ２のゲートはＮＯＤＥ１に接続された状態になり、出力ＯＵＴを安定化および高速化することが可能である。一方、高電圧インターフェース動作（ＭＯＤＥ＝１、／ＭＯＤＥ＝０）の時、ＮＡＮＤ１の出力は／ＩＮに同期して変化し、Ｎ４は／ＩＮに同期してオンし、ＮＡＮＤ２の出力はＩＮに同期して変化し、Ｎ５はＩＮに同期してオンする。
【００４０】
図１２は、第４実施形態における各部の動作を示すタイムチャートであり、（Ａ）が低電圧／高速動作時（ＭＯＤＥ＝０、／ＭＯＤＥ＝１）の動作を、（Ｂ）が高電圧インターフェース動作時（ＭＯＤＥ＝１、／ＭＯＤＥ＝０）の動作を示す。
【００４１】
ＭＯＤＥ＝０の時、Ｎ４およびＮ５のゲート電圧はＨレベル固定となり、Ｐ３およびＰ４によるＰ１およびＰ２のゲート-ソース間電圧を抑制する機能は無効になる。このため、図１２の（Ａ）に示すように、ＯＵＴからはＶＤＥ２−ＧＮＤの出力振幅が得られる。これにより、後段の回路の高速動作の点で優位になる。なお、図１２の（Ａ）では、Ｎ４およびＮ５のゲート電圧（ＶＤＥ１）がＶＤＥ２より低い場合を示しているが、ＶＤＥ１＝ＶＤＥ２であれば、ＩＮとＯＵＴの振幅は同じになる。
【００４２】
一方、ＭＯＤＥ＝１の時、ＶＤＥ１≒ＶＤＥ２／２であり、Ｐ１およびＰ２のゲート-ソース間電圧を抑制する機能は有効にする必要があり、Ｎ４およびＮ５を完全にオフすると同時に、Ｎ４およびＮ５のゲート-ソース間電圧を耐圧以下にする必要がある。これは、単純にＮ４およびＮ５のゲート電圧を０Ｖにすることでは実現できない。そこで、図１１および図１２に示すように、ＭＯＤＥ＝１の時にはＩＮと同相の信号をＮ５のゲートに、ＩＮと逆相の信号（／ＩＮ）をＮ４のゲートに供給することで、Ｎ４およびＮ５において、それぞれのソース電圧に追従して、ゲート電圧を変化することが可能にする。これにより、Ｎ４およびＮ５のゲート-ソース間電圧を耐圧以下にすることが可能になる。
【００４３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００４４】
Ｐ１〜Ｐ６    Ｐｃｈトランジスタ
Ｎ１、Ｎ２    Ｎｃｈトランジスタ
ＧＮＤ    低（電位）電源（第２電源）
ＶＤＥ２    高（電位）電源（第１電源）
ＶＤＥ１    第３電源
ＢＩＡＳ    バイアス電源
ＩＮ    入力
ＯＵＴ    出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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