(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層された下部金属層および上部金属層と、
前記下部金属層および前記上部金属層の間に形成された絶縁部と
を備え、
前記絶縁部は、
前記基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、
前記第１の絶縁膜に積層され、前記基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜と
を有し、
前記第１の絶縁膜は、プラズマＣＶＤ膜であり、
前記第２の絶縁膜は、ＰＳＧ膜、ＢＰＳＧ膜またはＮＳＧ膜である高耐圧受動素子。
【請求項２】
基板と、
前記基板の上面側に積層された絶縁部と、
前記絶縁部の上面側の同一面に設けられた金属層と
を備え、
前記絶縁部は、
前記基板の上面側に積層された、前記基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、前記基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜と
を有し、
前記第１の絶縁膜は、プラズマＣＶＤ膜であり、
前記第２の絶縁膜は、ＰＳＧ膜、ＢＰＳＧ膜またはＮＳＧ膜である高耐圧受動素子。
【請求項３】
基板と、
前記基板上に積層された下部金属層および上部金属層と、
前記下部金属層および前記上部金属層の間に形成された絶縁部と
を備え、
前記絶縁部は、
前記基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、
前記第１の絶縁膜に積層され、前記基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜と
を有し、
前記第１の絶縁膜および前記第２の絶縁膜の各々の厚みは、０．５〜３．０μｍである高耐圧受動素子。
【請求項４】
基板と、
前記基板の上面側に積層された絶縁部と、
前記絶縁部の上面側の同一面に設けられた金属層と
を備え、
前記絶縁部は、
前記基板の上面側に積層された、前記基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、前記基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜と
を有し、
前記第１の絶縁膜および前記第２の絶縁膜の各々の厚みは、０．５〜３．０μｍである高耐圧受動素子。
【請求項５】
前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚とは、前記基板の反り量を相殺する比率である、
請求項１から４のいずれか一項に記載の高耐圧受動素子。
【請求項６】
前記第１の絶縁膜は、プラズマＴＥＯＳ膜であり、
前記第２の絶縁膜は、ポリイミド膜またはポリベンゾオキサゾール膜である
請求項３または４に記載の高耐圧受動素子。
【請求項７】
前記絶縁部における最上層の絶縁膜は、他の絶縁膜よりも膜厚が大きい
請求項１から６のいずれか一項に記載の高耐圧受動素子。
【請求項８】
前記絶縁部の厚みは５μｍ以上である
請求項１から７のいずれか一項に記載の高耐圧受動素子。
【請求項９】
前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との比は、１：１から２：１である、請求項１から８のいずれか一項に記載の高耐圧受動素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧受動素子および高耐圧受動素子の製造方法に関する。
【０００２】
従来、積層型の受動素子を有する駆動装置が知られている（例えば、特許文献１）。また、平面型の受動素子を有する駆動装置も知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２０１３−０５１５４７号公報
［特許文献２］  特許３４４１０８２号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
受動素子は、例えば半導体ウエハ上に形成される。受動素子は、半導体ウエハ上に絶縁膜を有する。当該受動素子の製造工程において、半導体ウエハと絶縁膜と熱膨張率の差に起因して、半導体ウエハに反りが生じる。半導体ウエハの反りは、製造工程での加工不良および搬送不良ならびに半導体ウエハの割れの原因となる。製造工程での加工不良は、ステッパー装置でのデフォーカスおよびアライメントずれ等を含む。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、基板と、基板上に積層された下部金属層および上部金属層と、下部金属層および上部金属層の間に形成された絶縁部とを備え、絶縁部は、基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、第１の絶縁膜に積層され、基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜とを有する高耐圧受動素子を提供する。
【０００５】
本発明の第２の態様においては、基板と、基板の上面側に積層された絶縁部と、絶縁部の上面側の同一面に設けられた金属層とを備え、絶縁部は、基板の上面側に積層された、基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜と、基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜とを有する高耐圧受動素子を提供する。
【０００６】
第１の絶縁膜の膜厚と第２の絶縁膜の膜厚とは、基板の反り量を相殺する比率である。第１の絶縁膜は、プラズマＴＥＯＳ膜であってよく、第２の絶縁膜は、ポリイミド膜またはポリベンゾオキサゾール膜であってよい。また、第１の絶縁膜は、プラズマＣＶＤ膜であってよく、第２の絶縁膜は、ＰＳＧ膜、ＢＰＳＧ膜またはＮＳＧ膜であってよい。
【０００７】
絶縁部は、第２の絶縁膜を挟む２つの第１の絶縁膜を有してよい。また、絶縁部は、第１の絶縁膜を挟む２つの第２の絶縁膜を有してよい。絶縁部における最上層の絶縁膜は、他の絶縁膜よりも膜厚が大きくてよい。絶縁部の厚みは５μｍ以上であってよい。
【０００８】
第１の絶縁膜および第２の絶縁膜の各々の厚みは、０．５〜３．０μｍであってよい。第１の絶縁膜の膜厚と第２の絶縁膜の膜厚との比は、１：１から２：１であってもよい。
【０００９】
本発明の第３の態様においては、高耐圧受動素子の製造方法であって、基板の表面側に、下部金属層を設ける段階と、下部金属層の表面側に、基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜、および、基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜を積層した絶縁部を設ける段階と、絶縁部の表面側に、上部金属層を設ける段階とを備え、第１の絶縁膜および第２の絶縁膜のいずれか一方の膜を成膜する温度は、既に成膜した他方の膜の膜質を変化させない温度である、高耐圧受動素子の製造方法を提供する。
【００１０】
本発明の第４の態様においては、高耐圧受動素子の製造方法であって、基板上に、基板の熱膨張率よりも熱膨張率が小さい第１の絶縁膜、および、基板の熱膨張率よりも熱膨張率が大きい第２の絶縁膜を設ける段階と、第１の絶縁膜および第２の絶縁膜上に、金属層を設ける段階とを備え、第１の絶縁膜および第２の絶縁膜のいずれか一方の膜を成膜する温度は、既に成膜した他方の膜の膜質を変化させない温度である、高耐圧受動素子の製造方法を提供する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１２】
【図１】駆動装置１００を示す図である。
【図２】積層型の高耐圧受動素子５０を示す図である。
【図３】積層型の高耐圧受動素子５０の第１の例を示す図である。
【図４】積層型の高耐圧受動素子５０の第２の例を示す図である。
【図５】積層型の高耐圧受動素子５０の第３の例を示す図である。
【図６】平面型の高耐圧受動素子５０を示す図である。
【図７】平面型の高耐圧受動素子５０の第１の例を示す図である。
【図８】平面型の高耐圧受動素子５０の第２の例を示す図である。
【図９】平面型の高耐圧受動素子５０の第３の例を示す図である。
【図１０】積層型の高耐圧受動素子５０の下部金属層３０を設ける段階を示す図である。
【図１１】積層型の高耐圧受動素子５０における絶縁部４０を設ける段階を示す図である。
【図１２】積層型の高耐圧受動素子５０における上部金属層２０を設ける段階を示す図である。
【図１３】平面型の高耐圧受動素子５０における第１の絶縁膜４２および第２の絶縁膜４４を設ける段階を示す図である。
【図１４】平面型の高耐圧受動素子５０における金属層３５を設ける段階を示す図である。
【図１５】高耐圧コンデンサ５５を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、駆動装置１００を示す図である。駆動装置１００は、送信回路１０、高耐圧受動素子５０、受信回路６０、制御部７０およびゲートドライバ８０を有する。そして、駆動装置１００によりスイッチ素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）９０を駆動される。送信回路１０には、電源電圧ＶＤＤ１および接地電圧ＧＮＤ１を有する第１系統の電源が接続する。送信回路１０は、第１の半導体チップに設けられてよい。送信回路１０には入力データＶＩＮが入力される。送信回路１０は、入力データＶＩＮをパルス状の電気信号に変換して高耐圧受動素子５０に出力する。
【００１５】
高耐圧受動素子５０は一対のコイルを有する。高耐圧受動素子５０は、第１の半導体チップとは異なる第２の半導体チップに設けられてよい。本例の高耐圧受動素子５０は、基板上に積層された下部金属層３０および上部金属層２０を有する。つまり、本例の高耐圧受動素子５０は、いわゆる積層型である。
【００１６】
本例の高耐圧受動素子５０は、上部金属層２０に形成された１次コイルを有する。本例において、１次コイルは送信回路１０に接続される。また、本例の高耐圧受動素子５０は、下部金属層３０に形成された２次コイルを有する。本例において、２次コイルは受信回路６０に接続される。
【００１７】
なお、高耐圧受動素子５０は、基板の上面側に積層された絶縁部と、絶縁部の上面側の同一面に設けられた金属層とを有してもよい。つまり、高耐圧受動素子５０は、いわゆる平面型であってもよい。
【００１８】
また、他の例においては、下部金属層３０に１次コイルが形成され、上部金属層２０に２次コイルが形成されてもよい。つまり、下部金属層３０が送信回路１０に接続され、上部金属層２０が受信回路６０に接続されてもよい。第１の半導体チップに高耐圧受動素子５０を形成する場合は、第１の半導体チップの送信回路１０が形成される側の表面上方に下部金属層３０（１次コイル）および上部金属層２０（２次コイル）を形成することが望ましい。
【００１９】
本例では、送信回路１０から出力されたパルス状の電気信号は、上部金属層２０の１次コイルによって磁気信号に変換される。下部金属層３０の２次コイルは、上部金属層２０の１次コイルの磁気信号に応じて、電気信号を生成する。つまり、下部金属層３０の２次コイルは、磁気信号の磁界変化に起因して、電磁誘導により電気信号を生成する。受信回路６０は、当該生成された電気信号を受信する。
【００２０】
受信回路６０、制御部７０およびゲートドライバ８０には、電源電圧ＶＤＤ２および負荷駆動電圧ＶＳを有する第２系統の電源が接続する。電源電圧ＶＤＤ２は、負荷駆動電圧ＶＳの変動に追従して変動する。第２系統の電源は、図示しないコンデンサなどにより構成される。受信回路６０、制御部７０およびゲートドライバ８０は、第１の半導体チップおよび第２の半導体チップとは異なる第３の半導体チップに設けられてよい。第１から第３の半導体チップは、Ｓｉ（シリコン）チップであってよく、ＳｉＣ（炭化シリコン）チップであってもよい。
【００２１】
受信回路６０は、２次コイルにより生成された電気信号である出力データＶＯＵＴを、制御部７０に入力する。これにより、送信回路１０に入力された入力データＶＩＮは、出力データＶＯＵＴとして受信回路６０により再生される。
【００２２】
制御部７０は、出力データＶＯＵＴが正常であるか異常であるかを判断する。制御部７０は、出力データＶＯＵＴが正常であると判断した場合には、出力データＶＯＵＴをゲートドライバ８０に入力する。ただし、制御部７０は、出力データＶＯＵＴが異常である判断した場合には、動作停止信号をゲートドライバ８０に入力する。この場合、ゲートドライバ８０は動作しない。
【００２３】
例えば、出力データＶＯＵＴの電圧値が予め定められたしきい値を超えた場合には、制御部７０は出力データＶＯＵＴが異常であると判断する。この場合、制御部７０は、出力データＶＯＵＴをゲートドライバ８０に入力せず、動作停止信号を入力する。制御部７０は、出力データＶＯＵＴの電気信号のパルス幅が予め定められたしきい値を超えた場合、または、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２との差電圧が予め定められたしきい値を超えた場合に、出力データＶＯＵＴが異常であると判定してもよい。これにより、駆動装置１００の誤作動を防止することができる。
【００２４】
ゲートドライバ８０は、出力データＶＯＵＴが入力された場合、出力データＶＯＵＴに応じたゲート信号ＶＧをＩＧＢＴ９０のゲートに入力する。例えば、出力データＶＯＵＴの電気信号のＨｉｇｈまたはＬｏｗレベルに応じて、ＨｉｇｈまたはＬｏｗレベルの電気信号をゲート信号ＶＧとしてＩＧＢＴ９０のゲートに入力する。
【００２５】
ＩＧＢＴ９０のコレクタには、電源電圧ＶＤＤ２よりも高い電圧である電源電圧ＨＶＤＤが接続する。ＩＧＢＴ９０は、ゲート信号ＶＧがＨｉｇｈレベルであるタイミングにおいてオン状態となり、ゲート信号ＶＧがＬｏｗレベルであるタイミングにおいてオフ状態となる。ＩＧＢＴ９０がオン状態である場合、エミッタから負荷駆動電圧Ｖｓが出力される。負荷駆動電圧Ｖｓにより、ＩＧＢＴ９０に接続された負荷が駆動される。なお、ゲートドライバ８０は、制御部７０から動作停止信号が入力された場合、動作しない。したがってこの場合、ＩＧＢＴ９０も動作しない。なお、ＩＧＢＴ９０に代えて、パワーＭＯＳＦＥＴが用いられてもよい。
【００２６】
本例の高耐圧受動素子５０は、高電圧の電源電圧ＨＶＤＤを扱う場合に、送信回路１０と受信回路６０およびＩＧＢＴ９０とを電気的に絶縁する。これにより、送信回路１０側を扱う人間が、高電圧の電源電圧ＨＶＤＤに感電する事故を防ぐことができる。また、第１から第３の半導体チップがＳｉＣチップである場合、従来のフォトカプラでは困難である２００℃の温度においても、駆動装置１００は動作することができる。
【００２７】
図２は、積層型の高耐圧受動素子５０を示す図である。（ａ）は、高耐圧受動素子５０の上面図を示す。（ｂ）は、高耐圧受動素子５０の断面図を示す。（ｃ）は、高耐圧受動素子５０の底面図を示す。（ａ）のＡ１‐Ａ２断面および（ｃ）のＢ１‐Ｂ２断面を、（ｂ）に合わせて示す。
【００２８】
（ａ）上面図に示す様に、上部金属層２０には１次コイルが形成される。上部金属層２０の一端と他の一端とは、配線１６を介して送信回路１０に接続される。（ｂ）断面図に示す様に、本例の高耐圧受動素子５０は、上部金属層２０および下部金属層３０を有する。下部金属層３０および上部金属層２０の間には絶縁部４０が設けられる。（ｃ）上面図に示す様に、下部金属層３０には２次コイルが形成される。下部金属層３０の一端と他の一端とは、配線６６を介して受信回路６０に接続される。
【００２９】
配線１６および配線６６は、絶縁部４０中には設けない。配線１６および配線６６は、１次コイルおよび２次コイルに設けられる引き出し配線部に電気的に接続する。また、引き出し配線部は、下部金属層３０に接して設けられるシリコン基板を貫通して設けられた電極であるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）に設けられてもよい。
【００３０】
図３は、積層型の高耐圧受動素子５０の第１の例を示す図である。本明細書においては、高耐圧受動素子５０の基板３２から平坦化膜２４に向かう方向を上方向と称し、その逆を下方向と称する。例えば、基板３２上に絶縁部４０が設けられるとは、基板３２の上方向に絶縁部４０が位置することを意味する。
【００３１】
本例の高耐圧受動素子５０は、基板３２を有する。本例の基板３２はシリコン基板である。シリコン基板は６２５μｍ〜７２５μｍの厚みを有してよい。基板３２は両面に酸化膜３４を有する。酸化膜３４はシリコンの熱酸化膜であってよい。なお、基板３２はＳｉＣ基板であってもよい。この場合、酸化膜３４はＳｉＯ２（二酸化シリコン）膜であってよい。
【００３２】
本例の高耐圧受動素子５０は、基板３２上に積層された下部金属層３０および上部金属層２０を備える。また、本例の高耐圧受動素子５０は、下部金属層３０および上部金属層２０の間に形成された絶縁部４０を備える。下部金属層３０は酸化膜３４に接して設けられる。
【００３３】
一般的に、ポリイミド膜は４ＭＶ／ｃｍ程度、材料にＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いた酸化シリコン膜は８ＭＶ／ｃｍ程度、シリコンの熱酸化膜は１０〜１４ＭＶ／ｃｍ程度の絶縁破壊電界強度をそれぞれ有する。なお、Ｍは１０の６乗を意味する。５ｋＶｒｍｓ（Ｖｏｌｔａｇｅ  ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）以上の絶縁破壊電界強度を得るためには、膜質にも依存するが、ポリイミド膜で２５μｍ以上、ＴＥＯＳを用いた酸化シリコン膜で１５μｍ以上、または、シリコンの熱酸化膜で１０μｍ以上が必要とされる。なお、ｋは１０の３乗を意味する。
【００３４】
例えば、６インチのシリコン基板上にポリイミド膜の単層を形成する場合、まず、液体状のポリイミド膜を１６μｍ程度塗布する。その後、４００℃程度でキュア（硬化）する。さらにその後、ポリイミド膜は室温まで冷却される。このとき、ポリイミド膜は１０μｍ程度の膜厚まで収縮する。このとき、シリコン基板はポリイミドが設けられた面とは反対方向に凸状態となる。つまり、シリコン基板はいわゆる凹状態となる。シリコン基板の反り量は１００〜１４０μｍ程度である。２５μｍの膜厚のポリイミド膜を設ける場合、シリコン基板の反り量はさらに増加する。
【００３５】
シリコンの熱膨張率は３ｐｐｍ／℃である。これに対して、ポリイミドの熱膨張率は３０〜６０ｐｐｍ／℃である。つまり、ポリイミドの熱膨張率は、シリコンの熱膨張率よりも約１桁大きい。熱膨張率が大きい材料は、昇温により熱膨張率が小さい材料よりも大きく膨張する。それゆえ、熱膨張率が大きい材料は、昇温後の降温において熱膨張率が小さい材料よりも大きく収縮する。
【００３６】
上述の様に、シリコン基板上にポリイミド膜を形成する場合、硬化後の冷却の際に、ポリイミド膜はシリコン基板よりも大きく収縮する。それゆえ、シリコン基板はポリイミド膜が設けられた面とは反対方向に凸状態となる。つまり、シリコン基板は、いわゆる凹状態となる。
【００３７】
これに対して、酸化シリコン膜の熱膨張率は０．３ｐｐｍ／℃である。つまり、酸化シリコン膜の熱膨張率は、シリコンの熱膨張率よりも約１桁小さい。
【００３８】
シリコン基板を１，０００℃で加熱することにより、シリコン基板上に熱酸化膜（酸化シリコン膜）を設けることができる。また、ＣＶＤ装置を用いて基板を加熱しながら酸化シリコン膜を堆積させることにより、シリコン基板上に酸化シリコン膜を設けることができる。熱酸化膜とＣＶＤ装置を用いて堆積した酸化シリコン膜は、ともに酸化シリコン膜でるが、膜質が異なる。
【００３９】
熱酸化膜の場合および酸化シリコン膜の場合においても、酸化シリコン膜を成膜後、シリコン基板は例えば室温まで冷却される。この冷却の際に、シリコン基板は酸化シリコン膜よりも大きく収縮する。シリコンは酸化シリコン膜よりも収縮率が大きいので、シリコン基板は酸化シリコン膜が設けられた面の方向に凸状態となる。つまり、シリコン基板は、いわゆる凸状態となる。
【００４０】
材料にＴＥＯＳを用いた酸化シリコン膜をシリコン基板に形成する場合は、枚葉式方式を採用することとなる。枚葉式方式において、シリコン基板の表面だけに酸化シリコン膜を１０μｍ以上厚く堆積すると、シリコン基板は酸化シリコン膜が設けられた側に反る。つまり、シリコン基板は、いわゆる凸状態となる。
【００４１】
ＳＯＩ基板では、熱酸化によってＴｅｎｓｉｌｅ  ｍｏｄｅ（凸状態）の反り発生する（特許第３３７８１３５号）。埋め込み酸化膜の膜厚が厚いほど反り量は増加する。埋め込み酸化膜の厚みが５μｍの場合、ＳＯＩ基板は２００μｍ以上反る。それゆえ、埋め込み酸化膜上のシリコン層を全て熱酸化膜とする場合、さらに反り量は増加する。
【００４２】
このように、シリコン基板上にポリイミド膜または酸化シリコン膜の単層を設けると、熱膨張率の差異に起因して、製造プロセス中にシリコン基板の反りが生じる問題がある。シリコン基板の反りが１００μｍ以上であると、製造工程での加工不良および搬送不良ならびに半導体ウエハの割れの原因となる。また、ステッパー装置においてデフォーカスおよびアライメントズレの問題も生じる。
【００４３】
なお、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜は、高耐圧受動素子５０において絶縁性を確保するべく厚膜化することには向いていない。また、シリコンウエハの表裏両面に酸化シリコン膜を設けることにより反りを低減することが知られている（特開２００５−０２６４０４号公報）。当該文献は、バッチ式の減圧ＣＶＤ装置を用いる。当該文献では、シリコンウエハの表面および裏面の応力バランスを取りながらＴＥＯＳ膜を成膜する。しかし、減圧ＣＶＤの場合、成膜レートがプラズマＣＶＤに比べて低い。つまり、製造時間が長くなる。それゆ、減圧ＣＶＤは、高耐圧受動素子５０において絶縁性を確保するべく厚膜化することには向いていない。加えて、仮に減圧ＣＶＤを用いて長時間かけてＴＥＯＳ膜を厚く堆積する場合、吸排気系の詰まりの問題およびボート部にシリコンウエハが固着して剥がれなくなる問題がある。
【００４４】
なお、減圧ＣＶＤ装置を用いて、シリコンウエハの裏両面に窒化シリコン膜を設けることも考えられる。しかし、窒化シリコン膜は、ＴＥＯＳ膜を設けるよりもさらに成膜レートが低い。それゆえ、高耐圧受動素子５０において絶縁性を確保するべく厚膜化することには向いていない。
【００４５】
また、シリコンウエハの裏面に、応力を緩和する膜を設けることが知られている（特開平０８−２２７８３４号公報）。しかし、シリコンウエハの裏面に、表面と同等程度の厚膜の絶縁膜を設けると、生産効率が低下し、コストが著しく上昇する。
【００４６】
他の反り低減の手法として、受動素子間の絶縁膜に、ガラス、エポキシ樹脂またはＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）を用いることが知られている（非特許文献：ＥＣＣＥ２０１４  ｐ．２６５−２７０  Ｉｎｓｕｌａｔｅｄ  Ｓｉｇｎａｌ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｓｙｓｔｅｍ  ｕｓｉｎｇ  Ｐｌａｎａｒ  Ｒｅｓｏｎａｎｔ  Ｃｏｕｐｌｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ  ＩＧＢＴ  Ｇａｔｅ  Ｄｒｉｖｅｒ、および、非特許文献：ＩＳＰＳＤ２０１４  ｐ．４４２−４４５  Ａ  Ｆａｃｅ−ｔｏ−Ｆａｃｅ  Ｃｈｉｐ  Ｓｔａｃｋｉｎｇ  ７ｋＶ  ＲＭＳ  Ｄｉｇｉｔａｌ  Ｉｓｏｌａｔｏｒ  ｆｏｒ  Ａｕｔｏｍｏｔｉｖｅ  Ａｎｄ  Ｉｎｄｕｓｔｒｉａｌ  Ｍｏｔｏｒ  Ｄｒｉｖｅ  Ａｐｐｌｉｃａｔｉｏｎｓ)。
【００４７】
ガラス、エポキシ樹脂またはＤＡＦを用いる手法は、チップ作製後の組立工程で行われる。それゆえ、チップ毎の加工が必要となるので製造コストが高くなる。また、受動素子間の均一な膜厚制御が困難である。加えて、チップ同士のアライメントズレの問題もある。
【００４８】
その他に、リン濃度を２ｗｔ％程度に低下させることで、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜およびＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜の熱膨張係数をシリコンと同程度の熱膨張係数として、シリコンウエハの反りを低減することが知られている（特開平０７−１４２７０７号公報）。しかしながら、リン濃度の少ないＰＳＧ膜は硬いので、厚膜化の際にクラックが発生する問題がある。ＢＰＳＧ膜およびＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜も同様に、リン濃度が少ない場合、厚膜化の際にクラックが発生する。
【００４９】
そこで、本例の絶縁部４０は、基板３２の熱膨張率よりも熱膨張率が小さい第１の絶縁膜４２と、第１の絶縁膜４２に積層され、基板３２の熱膨張率よりも熱膨張率が大きい第２の絶縁膜４４とを有する。第１の絶縁膜４２は、プラズマＴＥＯＳ膜であり、かつ、第２の絶縁膜４４は、ポリイミド膜またはポリベンゾオキサゾール（Ｐｏｌｙｂｅｎｚｏｂｉｓｏｘａｚｏｌｅ）膜（以下、ＰＢＯ膜と略記する。）であるとしてよい。
【００５０】
第１の絶縁膜４２としてのプラズマＴＥＯＳ膜は、ＴＥＯＳを原料としてプラズマＣＶＤで作成した酸化シリコン膜である。上述の様に、酸化シリコン膜の熱膨張率は０．３ｐｐｍ／℃である。また、第２の絶縁膜４４としてのポリイミド膜の熱膨張率は３０〜６０ｐｐｍ／℃である。また、第２の絶縁膜４４としてのＰＢＯ膜の熱膨張率は３０〜５０ｐｐｍ／℃である。なお、炭化珪素の熱膨張率は４．５ｐｐｍ／℃である。
【００５１】
このように、基板３２よりも熱膨張率が小さい第１の絶縁膜４２と基板よりも熱膨張率が大きい第２の絶縁膜４４とを積層することにより、基板３２の反りを低減することができる。本例では、第１の絶縁膜４２の膜厚と第２の絶縁膜４４の膜厚とは、基板３２の反り量を相殺する比率であればよい。第１の絶縁膜４２の膜厚と第２の絶縁膜４４の膜厚との比は、１：１から２：１であってよい。具体的には、第１の絶縁膜４２および第２の絶縁膜４４の各々の厚みは、０．５〜３．０μｍであってよく、１〜３．０μｍ以上であってもよい。当該膜厚比または各絶縁膜の膜厚により、基板３２の反り量を１００μｍよりも小さい値に相殺することができる。例えば、基板３２の反り量を１０〜２０μｍとすることができる。なお、基板３２と第１の絶縁膜４２との熱膨張率の差よりも基板３２と第２の絶縁膜４４との熱膨張率の差が大きい場合には、第１の絶縁膜４２の厚みを第２の絶縁膜４４の厚みよりも大きくすることにより、第１の絶縁膜４２の厚みと第２の絶縁膜４４の厚みとが同じ場合と比較して、基板３２の反りをさらに相殺することができる。
【００５２】
本例の絶縁部４０の厚みは、５μｍ以上であってよい。また、絶縁部４０の厚みは６μｍ以上であってよく、８μｍ以上であってもよい。絶縁部４０の厚みを厚くするほど、より高い絶縁性を確保することができる。本例では、高い絶縁性を確保するべく絶縁部４０を厚膜化しても基板３２の反り量を相殺することができる。なお、本例では、第１の絶縁膜４２の上に第２の絶縁膜４４を設けるが、第２の絶縁膜４４の上に第１の絶縁膜４２を設けてもよい。第１の絶縁膜４２と第２の絶縁膜４４とは同じ厚みであってよい。他の例では、第１の絶縁膜４２と第２の絶縁膜４４とを複数層積層させてもよい。
【００５３】
なお、第１の絶縁膜４２と第２の絶縁膜４４とは他の材料であってもよい。具体的には、第１の絶縁膜４２は、プラズマＣＶＤ膜であり、かつ、第２の絶縁膜４４は、ＰＳＧ膜、ＢＰＳＧ膜またはＮＳＧ膜であるとしてもよい。
【００５４】
第１の絶縁膜４２としてのプラズマＣＶＤ膜は、プラズマＴＥＯＳ膜またはプラズマ窒化シリコン膜である。プラズマ窒化シリコン膜は、プラズマＣＶＤで作成した窒化シリコン膜である。上述の様に、酸化シリコン膜の熱膨張率は０．３ｐｐｍ／℃である。また、プラズマ窒化シリコン膜の熱膨張率は、シリコンと同程度の３ｐｐｍ／℃程度である。プラズマ窒化シリコン膜の熱膨張率は、シリコンよりも小さな熱膨張率であってよい。第２の絶縁膜４４としてのＰＳＧ膜、ＢＰＳＧ膜およびＮＳＧ膜はリン濃度の低い膜であってよい。一般的に、ＰＳＧ膜、ＢＰＳＧ膜およびＮＳＧ膜の熱膨張率は５〜１０ｐｐｍ／℃である。しかし、リン濃度を低くすることにより、熱膨張率をよりシリコンの熱膨張率に近づけることができる。当該構成によっても、基板３２の反りを低減することができる。
【００５５】
上部金属層２０上には、パッシベーション膜２２が設けられる。パッシベーション膜２２は、プラズマＴＥＯＳ膜であってよく、プラズマ窒化シリコンであってもよい。さらに、パッシベーション膜２２上には、平坦化膜２４が設けられる。平坦化膜２４は、ポリイミド膜であってよく、ＰＢＯ膜であってもよい。
【００５６】
上述の第１の絶縁膜４２および第２の絶縁膜４４を有する絶縁部４０により、下部金属層３０と上部金属層２０との間の耐圧を確保することができる。加えて、当該絶縁部４０により、基板３２の反りを１００μｍより小さい値に抑えることができる。例えば、基板３２の反りを１０〜２０μｍに抑えることができる。これにより、製造工程での加工不良および搬送不良ならびに半導体ウエハの割れを解消することができる。
【００５７】
図４は、積層型の高耐圧受動素子５０の第２の例を示す図である。本例では、第１の絶縁膜４２と第２の絶縁膜４４とを複数層積層させる。係る点が、図３における第１の例と異なる。その他は、第１の例と同じである。
【００５８】
本例では、絶縁部４０は、第２の絶縁膜４４を挟む２つの第１の絶縁膜４２を有する。また、絶縁部４０は、第１の絶縁膜４２を挟む２つの第２の絶縁膜４４を有する。なお、第１の絶縁膜４２および第２の絶縁膜４４の各々の厚みは、０．５〜３．０μｍであってよい。０．５〜３．０μｍの絶縁膜の厚みは、チャンバーまたは炉内に付着する膜のストレスによって上限が決まる。成膜する際に、厚膜化すると膜ストレスが耐え切れず、チャンバーや炉内に堆積した膜が剥がれ落ちて異物としてウエハに付着する可能性があるため、１度に成膜できる膜厚にはおおよそ３．０μｍとしている。また、第１の絶縁膜４２の膜厚と第２の絶縁膜４４の膜厚との比は、１：１から２：１であってよい。絶縁部４０の厚みは５μｍ以上であってよい。また、絶縁部４０の厚みは６μｍ以上であってよく、８μｍ以上であってもよい。当該絶縁部４０により、基板３２の反りを１０〜２０μｍに抑えることができる。また、下部金属層３０と上部金属層２０との絶縁性を確保することができる。なお、成膜レートが高く、かつ、厚膜化が容易であるプラズマ窒化シリコン膜をバッファ層として絶縁部４０に設けてもよい。また、基板３２と第１の絶縁膜４２との熱膨張率の差よりも基板３２と第２の絶縁膜４４との熱膨張率の差が大きい場合には、基板３２の反りをさらに相殺するべく、第１の絶縁膜４２の厚みを第２の絶縁膜４４の厚みよりも大きくしてよい。
【００５９】
図５は、積層型の高耐圧受動素子５０の第３の例を示す図である。本例では、絶縁部４０における最上層の絶縁膜は、他の絶縁膜よりも膜厚が大きい。係る点が、図４における第２の例と異なる。その他は、第２の例と同じである。
【００６０】
本例の最上層の絶縁膜は、第１の絶縁膜４２である。本例の最上層の絶縁膜は、第１の絶縁膜４２を複数回成膜することにより、最上層の絶縁膜よりも下層における第１の絶縁膜４２の膜厚よりも大きく形成してよい。最上層の絶縁膜の膜厚を他の絶縁膜の膜厚よりも大きくすることにより、絶縁部４０の平坦性を確保することができる。なお、最上層の絶縁膜は、第２の絶縁膜４４であってもよい。
【００６１】
図６は、平面型の高耐圧受動素子５０を示す図である。（ａ）は、高耐圧受動素子５０の上面図を示す。（ｂ）は、高耐圧受動素子５０の断面図を示す。（ａ）のＣ１‐Ｃ２断面を、（ｂ）に示す。
【００６２】
（ａ）上面図に示す様に、金属層３５には１次コイルおよび２次コイルが形成される。１次コイルの一端と他の一端とは、配線１６を介して送信回路１０に接続される。また、２次コイルの一端と他の一端とは、配線６６を介して受信回路６０に接続される。（ｂ）断面図に示す様に、絶縁部４０の上面側の同一面に、金属層３５は設けられる。配線１６および配線６６は、絶縁部４０中には設けられない。配線１６および配線６６は、１次コイルおよび２次コイルに設けられる引き出し配線部に電気的に接続してよい。
【００６３】
図７は、平面型の高耐圧受動素子５０の第１の例を示す図である。本例の高耐圧受動素子５０は、基板３２の上面側に積層された絶縁部４０と、絶縁部４０の上面側の同一面に設けられた金属層３５とを備える。本例では、金属層３５に１次コイルおよび２次コイルが形成される。これに対して、積層型の高耐圧受動素子５０の第１の例（図３）では、上部金属層２０に１次コイルが設けられ、下部金属層３０に２次コイルが設けられる。係る点において、本例と図３の例とは異なる。他の点において、本例と図３の例とは同じである。
【００６４】
本例においても、第１の絶縁膜４２および第２の絶縁膜４４を有する絶縁部４０により、基板３２の反りを１００μｍより小さい値に抑えることができる。例えば、基板３２の反りを１０〜２０μｍに抑えることができる。これにより、製造工程での加工不良および搬送不良ならびに半導体ウエハの割れを解消することができる。なお、本例では、パッシベーション膜２２および平坦化膜２４が１次コイルと２次コイルとを絶縁する。
【００６５】
図８は、平面型の高耐圧受動素子５０の第２の例を示す図である。本例は、積層型の高耐圧受動素子５０の第２の例（図４）に対応する。但し、本例では、金属層３５に１次コイルおよび２次コイルが形成される。これに対して図４の例では、上部金属層２０に１次コイルが設けられ、下部金属層３０に２次コイルが設けられる。係る点において、本例と図４の例とは異なる。他の点において、本例と図４の例とは同じである。
【００６６】
図９は、平面型の高耐圧受動素子５０の第３の例を示す図である。本例は、積層型の高耐圧受動素子５０の第３の例（図５）に対応する。但し、本例では、金属層３５に１次コイルおよび２次コイルが形成される。これに対して図５の例では、上部金属層２０に１次コイルが設けられ、下部金属層３０に２次コイルが設けられる。係る点において、本例と図５の例とは異なる。他の点において、本例と図５の例とは同じである。
【００６７】
（積層型の高耐圧受動素子５０の製造方法）図１０は、積層型の高耐圧受動素子５０の下部金属層３０を設ける段階を示す図である。本例では、まず、基板３２としてのシリコン基板を１，０００℃以上の高温環境でアニールする。これによりシリコン基板の表面および裏面に酸化膜３４としての熱酸化膜を形成する。表面および裏面の熱酸化膜は、それぞれ３μｍの厚みを有してよい。なお、基板３２が炭化シリコン基板である場合には、炭化シリコン基板の表面および裏面に酸化シリコン膜を形成してもよい。
【００６８】
次に、基板３２の表面側に、下部金属層３０を設ける。まず、Ａｌ（アルミニウム）またはＣｕ（銅）の薄膜をスパッタリングにより成膜する。その後、当該薄膜をパターニングする。これにより、２次コイルが形成される下部金属層３０を形成する。
【００６９】
図１１は、積層型の高耐圧受動素子５０における絶縁部４０を設ける段階を示す図である。下部金属層３０の表面側に、基板３２の熱膨張率よりも熱膨張率が小さい第１の絶縁膜４２、および、基板３２の熱膨張率よりも熱膨張率が大きい第２の絶縁膜４４を積層した絶縁部４０を設ける。第１の絶縁膜４２および第２の絶縁膜４４は、積層型の高耐圧受動素子５０の第１の例（図３）における第１の絶縁膜４２および第２の絶縁膜４４と同じであってよい。
【００７０】
本例の絶縁部４０では、第１の絶縁膜４２および第２の絶縁膜４４を複数層積層させる。第１の絶縁膜４２および第２の絶縁膜４４の膜厚、比率および積層の順序は、積層型の高耐圧受動素子５０の第２の例（図４）と同じであってよい。これに代えて、積層型の高耐圧受動素子５０の第３の例（図５）と同じであってもよい。
【００７１】
本例では、第１の絶縁膜４２および第２の絶縁膜４４のいずれか一方の膜を成膜する温度は、既に成膜した他方の膜の膜質を変化させない温度である。膜質を変化させない温度とは、絶縁膜の成膜時の温度以下の温度を意味する。これにより、下部金属層３０が融点の低い材料である場合でも、下部金属層３０が融解することを防ぐことができる。また、既に成膜した第２の絶縁膜４４がポリイミド膜またはＰＢＯ膜である場合には、第２の絶縁膜４４が熱分解することを防ぐことができる。
【００７２】
第２の絶縁膜４４としてのポリイミド膜の硬化温度は４００℃程度である。硬化したポリイミド膜を５００℃以上に加熱すると、熱分解する。ＰＢＯ膜も同程度の温度で硬化および熱分解する。それゆえ、５００℃を超える温度で基板を加熱するＣＶＤ法も採用できない。例えば、８００℃〜１，０００℃の反応炉で基板を加熱するＣＶＤ法は採用できない。
【００７３】
これに対して、プラズマＣＶＤ法は、比較的低温で成膜することができる。例えば、プラズマＣＶＤ膜（プラズマＴＥＯＳ膜およびプラズマ窒化シリコン膜）は、３５０℃〜４５０℃で成膜することができる。それゆえ、第１の絶縁膜４２としてのプラズマＣＶＤ膜を第２の絶縁膜４４としてのポリイミド膜上に成膜してもポリイミド膜が熱分解しない。この場合、膜質を変化させない温度は４５０℃であってよい。プラズマＣＶＤ膜を４５０℃以下で成膜することにより、ポリイミド膜の膜質の変化を防ぐことができる。また、ポリイミド膜の耐性および他の膜との密着性の悪化を防ぐことができる。
【００７４】
図１２は、積層型の高耐圧受動素子５０における上部金属層２０を設ける段階を示す図である。アルミニウムまたは銅の薄膜をスパッタリングにより成膜し、当該薄膜をパターニングする。これにより、絶縁部４０の表面側に、１次コイルが形成される上部金属層２０を形成する。その後、上部金属層２０上にパッシベーション膜２２を形成し、パッシベーション膜２２上に平坦化膜２４を形成する。
【００７５】
（平面型の高耐圧受動素子５０の製造方法）図１３は、平面型の高耐圧受動素子５０における第１の絶縁膜４２および第２の絶縁膜４４を設ける段階を示す図である。まず、基板３２に酸化膜３４を設ける。これは、図１０の例と同じである。次に、本例では、下部金属層３０を設けることなく、酸化膜３４上に第１の絶縁膜４２および第２の絶縁膜４４を設ける。これは、図１１の例と同じである。
【００７６】
図１４は、平面型の高耐圧受動素子５０における金属層３５を設ける段階を示す図である。第１の絶縁膜４２および第２の絶縁膜４４上に、アルミニウムまたは銅の薄膜をスパッタリングにより成膜する。その後、当該薄膜をパターニングする。これにより、１次コイルおよび２次コイルが形成される金属層３５を形成する。次に、さらにその後、上部金属層２０上にパッシベーション膜２２を形成し、パッシベーション膜２２上に平坦化膜２４を形成する。
【００７７】
図１５は、高耐圧コンデンサ５５を示す図である。本例の上部金属層２０および下部金属層３０には、コイルが形成されない。本例の上部金属層２０および下部金属層３０は、平板形状である。係る点以外において、本例の高耐圧コンデンサ５５は、積層型の高耐圧受動素子５０の第２の例（図４）と同じ構造を有する。なお、高耐圧コンデンサ５５は、積層型の高耐圧受動素子５０の第１の例（図３）および第３の例（図５）のいずれかと同じ構造を有してもよい。これにより、耐圧と基板の反り抑制とを同時に実現したコンデンサを実現することができる。
【００７８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
例えば、送電線、鉄道、揚水式発電などでは、１０ｋＶ以上の超高耐圧のトランスが求められている。その中の、送電線では、１２ｋＶＡＣバスからダウントランスを介して低圧に変圧されるが、この変圧に本発明の高耐圧受動素子５０やＳｉＣデバイスからなるスイッチング素子を備えたパワーモジュールを用いることができる。
【００７９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００８０】
１０・・送信回路、１６・・配線
２０・・上部金属層、２２・・パッシベーション膜、２４・・平坦化膜
３０・・下部金属層、３２・・基板、３４・・酸化膜、３５・・金属層
４０・・絶縁部、４２・・第１の絶縁膜、４４・・第２の絶縁膜
５０・・高耐圧受動素子、５５・・高耐圧コンデンサ
６０・・受信回路、６６・・配線
７０・・制御部、８０・・ゲートドライバ、９０・・ＩＧＢＴ、１００・・駆動装置
【図１】
0006589277.tif 000002
【図２】
0006589277.tif 000003
【図３】
0006589277.tif 000004
【図４】
0006589277.tif 000005
【図５】
0006589277.tif 000006
【図６】
0006589277.tif 000007
【図７】
0006589277.tif 000008
【図８】
0006589277.tif 000009
【図９】
0006589277.tif 000010
【図１０】
0006589277.tif 000011
【図１１】
0006589277.tif 000012
【図１２】
0006589277.tif 000013
【図１３】
0006589277.tif 000014
【図１４】
0006589277.tif 000015
【図１５】
0006589277.tif 000016