(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ部分と、前記メモリセルアレイ部分へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分と、を有し、
前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のカラムスイッチを介して前記複数のビット線対に共通に接続される共通ビット線対と、
前記共通ビット線対を充電する共通ビット線プリチャージ回路と、を含み、
前記共通ビット線プリチャージ回路は、
前記共通ビット線対を第１の電源に接続する第１のスイッチと、
前記共通ビット線対を前記第１の電源の電圧値より高い第２の電源に接続する第２のスイッチと、
遅延素子を有し、前記共通ビット線対のプリチャージ時に、前記第１のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第２のスイッチを導通させると共に、前記複数のカラムスイッチを導通状態に維持させた後、前記遅延素子による遅延時間後に、前記複数のカラムスイッチを非導通とする制御回路と、を有することを特徴とするスタティックＲＡＭ。
【請求項２】
前記複数のビット線対をそれぞれ前記第２の電源に接続する複数のビット線プリチャージ回路をさらに有することを特徴とする請求項１に記載のスタティックＲＡＭ。
【請求項３】
メモリセルアレイ部分と前記メモリセルアレイ部分へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分とを有するスタティックＲＡＭと、
前記スタティックＲＡＭ以外の他の回路部と、
前記スタティックＲＡＭのメモリセルアレイ部分以外の部分および前記スタティックＲＡＭ以外の他の回路部に電力を供給する第１の電源と、
前記第１の電源の電力から、前記第１の電源の電圧値より高い電圧値の電力を生成して前記スタティックＲＡＭのメモリセルアレイ部分に供給する電源電圧生成回路と、を有し、
前記スタティックＲＡＭの前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のカラムスイッチを介して前記複数のビット線対に共通に接続される共通ビット線対と、
前記共通ビット線対を充電する共通ビット線プリチャージ回路と、を含み、
前記共通ビット線プリチャージ回路は、
前記共通ビット線対を第１の電源に接続する第１のスイッチと、
前記共通ビット線対を前記第１の電源の電圧値より高い第２の電源に接続する第２のスイッチと、
遅延素子を有し、前記共通ビット線対のプリチャージ時に、前記第１のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第２のスイッチを導通させると共に、前記複数のカラムスイッチを導通状態に維持させた後、前記遅延素子による遅延時間後に、前記複数のカラムスイッチを非導通とする制御回路と、を有することを特徴とする電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線プリチャージ回路、スタティックＲＡＭ(SRAM: Static Random Access Memory)、電子デバイスおよびスタティックＲＡＭのビット線プリチャージ方法に関する。
【背景技術】
【０００２】
近年、モバイル機器の発達に伴い、ＬＳＩの低消費電力化のため、電源電圧の低下が進められている。しかし、ＬＳＩの微細化により、ＳＲＡＭのメモリセルの閾値のバラツキが増大するためＳＲＡＭの動作下限電圧（ＶＤＤｍｉｎ）を下げることができないことが、電源電圧を低下させる上での妨げとなっている。
【０００３】
そこで、ＳＲＡＭのメモリセルアレイ部分とそれ以外の部分に、それぞれ別の電圧の電源を供給するデュアルレール(Dual Rail)方式が採用されている。デュアルレール方式のＳＲＡＭを搭載したＬＳＩチップは、ＳＲＡＭのメモリセルアレイ部分以外の部分に供給する第１の電圧値の第１の電源と、第１の電源から第１の電圧値より高い第２の電圧値の第２の電源を生成する電源電圧生成回路と、を搭載する。第１の電源は、チップ外から供給される電源をそのまま使用する場合もある。電源電圧生成回路は、チャージポンプ等で実現される。電源電圧生成回路の搭載は、ＬＳＩチップの面積増大の一因となっている。
【０００４】
デュアルレール方式のＳＲＡＭは、メモリセルアレイ部分と、その他の回路部分と、を有する。メモリセルアレイ部分は、複数のワード線、複数のビット線対、複数のワード線と複数のビット線対の交差部分に対応して配置された複数のメモリセル、複数のカラムスイッチ対、センスアンプ、ライトアンプ、ビット線プリチャージ回路等を含む。その他の回路部分は、ローデコーダ、カラムデコーダ、制御回路、Ｉ／Ｏ回路等を含む。
【０００５】
デュアルレール方式のＳＲＡＭは、一層の低消費電力化のため、リード(Read)またはライト(Write)動作が行われない時には、メモリセルアレイ部分のメモリセル以外の部分への電源供給を停止するパワーダウン (PD: Power Down)モードを有する。
【０００６】
デュアルレール方式のＳＲＡＭでは、リード動作またはライト動作を行う通常動作時およびパワーダウンモード時の終了時に、レベルが低下したビット線対ＢＬ／ＢＬＸを第２の電圧値に充電するプリチャージ動作が行われる。電源電圧生成回路は、プリチャージ動作時にビット線対ＢＬ／ＢＬＸを第２の電圧値に充電するための電流を供給する。ビット線対ＢＬ／ＢＬＸのプリチャージに際し、電源電圧生成回路（チャージポンプ回路）から十分な電流が供給されなければ第２の電源の第２の電圧値が降下する。第２の電源はメモリセルアレイ部分にも供給されており、第２の電圧値が降下するとメモリセルの記憶が失われる恐れがある。従って電源電圧生成回路（チャージポンプ回路）には一定以上の大きな電流供給能力が求められ、回路面積を低減することができない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−３３９６８８号公報
【特許文献２】特開平１０−５５６７６号公報
【特許文献３】特開２００３−１６７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態によれば、電源電圧生成回路（チャージポンプ回路）に求められる電力供給能力を低減して、電源電圧生成回路の回路面積を低減したデュアルレール方式のＳＲＡＭが開示される。
【課題を解決するための手段】
【００１１】
第１の態様のスタティックＲＡＭは、メモリセルアレイ部分と、その他の回路部分と、を有する。メモリセルアレイ部分は、複数のワード線と、複数のビット線対と、複数のメモリセルと、複数のカラムスイッチと、共通ビット線対と、共通ビット線プリチャージ回路と、を含む。複数のメモリセルは、複数のワード線と複数のビット線対の交差部に設けられる。複数のカラムスイッチは、複数のビット線対のそれぞれに対応して設けられる。共通ビット線対は、複数のカラムスイッチを介して複数のビット線対に共通に接続される。共通ビット線プリチャージ回路は、共通ビット線対を充電する。共通ビット線プリチャージ回路は、共通ビット線対を第１の電源に接続する第１のスイッチと、共通ビット線対を第１の電源の電圧値より高い第２の電源に接続する第２のスイッチと、制御回路と、を有する。制御回路は、遅延素子を有し、共通ビット線対のプリチャージ時に、第１のスイッチを導通させた後、遅延素子による遅延時間後に第２のスイッチを導通させると共に、複数のカラムスイッチを導通状態に維持させた後、遅延素子による遅延時間後に、複数のカラムスイッチを非導通とする。
【００１２】
第２の態様の電子デバイスは、メモリセルアレイ部分とメモリセルアレイ部分へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分とを有するスタティックＲＡＭと、スタティックＲＡＭ以外の他の回路部と、第１の電源と、電源電圧生成回路と、を有する。第１の電源は、スタティックＲＡＭのメモリセルアレイ部分以外の部分およびスタティックＲＡＭ以外の他の回路部に電力を供給する。電源電圧生成回路は、第１の電源の電力から、第１の電源の電圧値より高い電圧値の電力を生成してスタティックＲＡＭのメモリセルアレイ部分に供給する。スタティックＲＡＭのメモリセルアレイ部分は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセルと、複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、複数のカラムスイッチを介して複数のビット線対に共通に接続される共通ビット線対と、共通ビット線対を充電する共通ビット線プリチャージ回路と、を含む。共通ビット線プリチャージ回路は、共通ビット線対を第１の電源に接続する第１のスイッチと、共通ビット線対を第１の電源の電圧値より高い第２の電源に接続する第２のスイッチと、制御回路と、を含む。制御回路は、遅延素子を有し、共通ビット線対のプリチャージ時に、第１のスイッチを導通させた後、遅延素子による遅延時間後に第２のスイッチを導通させると共に、複数のカラムスイッチを導通状態に維持させた後、遅延素子による遅延時間後に、複数のカラムスイッチを非導通とする。
【発明の効果】
【００１４】
実施形態のビット線プリチャージ回路、スタティックＲＡＭおよび電子デバイスによれば、途中まで第１の電源より充電した後、第２の電源による充電を行うので、第２の電源のみで充電する場合に比べて第２の電源の電流供給能力を小さくできる。これにより、第２の電源を生成する電源電圧生成回路の回路面積を低減できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、デュアルレール方式のＳＲＡＭを搭載したＬＳＩチップの構成例を示す図である。
【図２】図２は、チャージポンプの構成例を示す図である。
【図３】図３は、一般的なデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随するワード線、ビット線対、ビット線プリチャージ・パワーダウン回路、カラムスイッチ、共通ビット線対、イコライズ回路、センスアンプの回路構成を示す図である。
【図４】図４は、デュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示し、（Ａ）および（Ｂ）は、パワーダウン時の動作も合わせて示す。
【図５】図５は、第１実施形態のデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随する回路構成を示す図である。
【図６】図６は、第１実施形態のデュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示す。
【図７】図７は、第２実施形態のデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随する回路構成を示す図である。
【図８】図８は、第２実施形態のデュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示す。
【発明を実施するための形態】
【００１６】
実施形態のスタティックＲＡＭ（以下ＳＲＡＭと称する）を説明する前に、一般的なデュアルレール方式のＳＲＡＭおよびそれを搭載するＬＳＩチップについて説明する。
【００１７】
図１は、デュアルレール方式のＳＲＡＭを搭載したＬＳＩチップの構成例を示す図である。
ＬＳＩチップ１０は、複数のＳＲＡＭ１１Ａ−１１Ｄと、チャージポンプ１３と、を有する。ＬＳＩチップ１０のＳＲＡＭ１１Ａ−１１Ｄが形成される以外の部分には、ＳＲＡＭを利用する他の回路部分が形成される。ＳＲＡＭ１１Ａ−１１Ｄは、メモリセルアレイ部分１２Ａ−１２Ｄを有する。ＳＲＡＭ１１Ａ−１１Ｄのメモリセルアレイ部分１２Ａ−１２Ｄが形成される以外の部分には、ローデコーダ、カラムデコーダ、制御部等が形成される。
【００１８】
ＬＳＩチップ１０は、外部から供給される通常電源ｖｄｄまたは図示しない電源回路により外部電源から生成された通常電源ｖｄｄを、メモリセルアレイ部分１２Ａ−１２Ｄ以外の部分に供給するメッシュ状の電源供給網を有する。言い換えれば、ＬＳＩチップの他の回路部分およびＳＲＡＭのメモリセルアレイ部分１２Ａ−１２Ｄ以外の部分には、通常電源ｖｄｄが供給される。
【００１９】
チャージポンプ１３は、通常電源ｖｄｄの電圧を昇圧して、チャージ電源ｃｖｄｄを生成する電源電圧生成回路として働く。チャージポンプ１３により生成されたチャージ電源ｃｖｄｄは、ＳＲＡＭのメモリセルアレイ部分１２Ａ−１２Ｄに供給される。チャージ電源ｃｖｄｄは、チャージポンプ１３から、太線で示したチャージ電源供給網によりメモリセルアレイ部分１２Ａ−１２Ｄに供給される。例えば、通常電源ｖｄｄの電圧は０．６Ｖであり、チャージ電源ｃｖｄｄの電圧は０．９５Ｖである。以下の説明では、ｖｄｄを通常電源ｖｄｄの電圧、ｃｖｄｄをチャージ電源ｃｖｄｄの電圧と称する場合がある。
【００２０】
ＬＳＩチップ１０に搭載されるＳＲＡＭ１１Ａ−１１Ｄ以外の他の回路部分は、どのような回路でもよく、例えば、システム・オン・チップ（ＳｏＣ）であれば、プロセッサや、Ａ／Ｄ、Ｄ／Ａ、演算回路、入出力回路等である。さらに、本発明は、このようなＬＳＩチップに限定されず、例えば、ＳＲＡＭにチャージポンプを搭載し、メモリセルアレイ部分にチャージ電源を供給するＳＲＡＭにも適用される。さらに、ＬＳＩチップに限定されず、ボードに図１のような構成を搭載した電子デバイスにも適用可能である。
【００２１】
図２は、チャージポンプ１３の構成例を示す図である。
チャージポンプ１３は、電圧比較器１４と、発振器１５と、ドライバ１６と、容量素子Ｃと、２個のダイオードＤ１およびＤ２と、を有する。ダイオードＤ１のカソードは、通常電源ＶＤＤ１８に接続される。発振器１５の生成した発振信号は、ドライバ１６により容量素子Ｃの一方の端子に印加される。これにより、容量素子Ｃの他方の端子の電圧が上下に変動し、他方の端子の電圧が通常電源ＶＤＤの電圧値より低い時には、Ｄ１から電流が流れ込み、容量素子Ｃが充電される。これを繰り返すことにより、容量素子Ｃの他方の端子の電圧は、通常電源ＶＤＤの電圧値に容量素子Ｃの一方の端子に印加される発振信号の振幅を加算した電圧値近くまで昇圧される。容量素子Ｃの他方の端子の電圧は、ダイオードＤ２を介して出力電圧Ｖｏｕｔとして出力される。出力電圧Ｖｏｕｔが、チャージ電源の電圧である。電圧比較器１４は、出力電圧Ｖｏｕｔを、ＬＳＩチップ１０に設けられたＢＧＲ（バックゲート抵抗）等を利用した基準電圧源の生成する基準電圧または外部から供給される基準電圧と比較し、Ｖｏｕｔが一定値になるように、発振器１５の発振を制御する。チャージポンプの回路構成および動作については広く知られているので、これ以上の説明は省略する。
【００２２】
チャージポンプ１３の供給可能な電力（電流）は、チャージポンプ１３のドライバ１６の駆動力、容量素子Ｃの容量およびダイオードＤ１およびＤ２の電流量で決まる。そのため、チャージポンプ１３の供給電力を大きくすると、チャージポンプ１３の面積が大きくなる。
【００２３】
ＳＲＡＭは、メモリセルアレイ部分と、その他の回路部分と、を有する。メモリセルアレイ部分は、格子状に形成された複数のワード線および複数のビット線対、複数のメモリセル、複数のビット線プリチャージ・パワーダウン回路、複数のカラムスイッチ、共通ビット線対、イコライズ回路、センスアンプおよびライトアンプ等を有する。複数のメモリセルは、複数のワード線と複数のビット線対との交差部に設けられ、複数のカラムスイッチおよび複数のビット線プリチャージ回路は、複数のビット線対のそれぞれに対応して設けられる。複数のカラムスイッチは、カラム選択信号に応じて、複数のビット線対を選択的に共通ビット線対に接続する。複数のビット線プリチャージ回路は、複数のビット線対をそれぞれ充電するプリチャージ動作を行う。イコライズ回路、センスアンプ、およびライトアンプは、共通ビット線対に接続される。イコライズ回路は、共通ビット線対をｃｖｄｄにプリチャージする。センスアンプは、読み出し（リード）時に、アクセスしたメモリセルのデータに応じて変化したビット線対および共通ビット線対の電位差を増幅して、入出力回路に出力する。ライトアンプは、書き込み（ライト）時に、共通ビット線対およびビット線対をアクセスするメモリセルに書込むデータに応じた状態にする。
【００２４】
ＳＲＡＭのその他の回路部分は、ローデコーダ、カラムデコーダ、入出力回路、制御回路等を有する。ローデコーダは、アドレス信号をデコードして、ワード線に印加するワード線選択信号ＷＬを生成する。カラムデコーダは、アドレス信号をデコードして、導通するカラムスイッチを選択するカラム選択信号ｃｏｌを生成する。制御回路は、パワーダウン信号ＰＤ、イコライズ信号ＥＱＤ、センスアンプ起動信号ＳＡＥ、ライトアンプ信号等を生成する。ライトアンプには、書き込みデータに対応する信号が印加される。
【００２５】
ＳＲＡＭの構成および動作については広く知られているので、これ以上の説明は省略する。
【００２６】
図３は、一般的なデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随するワード線、ビット線対、ビット線プリチャージ・パワーダウン回路、カラムスイッチ、共通ビット線対、イコライズ回路、センスアンプの回路構成を示す図である。
上記のように、ＳＲＡＭは、複数のワード線、複数のビット線対および複数のメモリセルを含むメモリセルアレイを有しており、さらにそのようなメモリセルアレイのブロックを複数有するのが一般的である。図３は、１メモリセルに関係する部分のみを示しており、ライトアンプを省略している。
【００２７】
ワード線ＷＤＬとビット線対ＢＬ，ＢＬＸの交差部分に対応してメモリセルｃｅｌｌが配置され、メモリセルｃｅｌｌの接続用トランジスタのゲートがワード線ＷＤＬに、被制御端子（ドレインまたはソース）がビット線対ＢＬ，ＢＬＸに接続される。ビット線対ＢＬ，ＢＬＸには、さらにビット線プリチャージ・パワーダウン回路２３が接続される。
【００２８】
ビット線対ＢＬ，ＢＬＸは、カラムスイッチＴＧ，ＴＧＸを介して、共通ビット線対ＤＢ，ＤＢＸに接続される。共通ビット線対ＤＢ，ＤＢＸには、ビット線対ＢＬ，ＢＬＸと並列に設けられた図示していない他のビット線対ＢＬ，ＢＬＸがカラムスイッチを介して接続される。共通ビット線対ＤＢ，ＤＢＸには、センスアンプ２１と、イコライズ回路２２と、が接続される。
【００２９】
メモリセルｃｅｌｌ、センスアンプ２１、イコライズ回路２２およびビット線プリチャージ・パワーダウン回路２３の電源にはチャージ電源ｃｖｄｄが供給される。
【００３０】
図４は、デュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示し、（Ａ）および（Ｂ）は、パワーダウン時の動作も合わせて示す。
【００３１】
リード動作時およびライト動作時には、パワーダウン信号ＰＤを低（Ｌ）レベルにする。リード動作時には、アクセスするメモリセルのワード線選択信号ＷＬおよびカラム選択信号ＣＯＬおよびイコライズ信号ＥＱＤがＬレベルから高（Ｈ）レベルに変化する。これに応じて、イコライズ回路２２はオフし、ｐｃ１がＨレベルに変化し、ビット線対ＢＬとＢＬＸは互いに遮断され、メモリセルｃｅｌｌの接続用トランジスタが導通し、メモリセルの端子がビット線対ＢＬおよびＢＬＸに接続された状態になる。これにより、ビット線対ＢＬおよびＢＬＸは、メモリセルの記憶データに応じた状態、すなわち一方がＨレベル、他方がＬレベルに向かって変化し、さらにカラムスイッチＴＤおよびＴＤＸが導通し、共通ビット線対ＤＢとＤＢＸに記憶データに応じた電位差が生じる。この時点でＳＡＥがＨレベルに変化してセンスアンプ２１が動作を開始し、ビット線対ＢＬとＢＬＸおよび共通ビット線対ＤＢとＤＢＸの電位差が増幅され、記憶データに応じた状態になる。図４の（Ａ）で、記憶データ“Ｈ”を読み出す時のビット線ＢＬおよびＢＬＸの変化をＨＲで、記憶データ“Ｌ”を読み出す時のビット線ＢＬおよびＢＬＸの変化をＬＲで示す。図４の（Ｂ）で、記憶データ“Ｈ”を書き込む時のビット線ＢＬおよびＢＬＸの変化をＨＷで、記憶データ“Ｌ”を書き込む時のビット線ＢＬおよびＢＬＸの変化をＬＷで示す。
【００３２】
次に、ワード線選択信号ＷＬ、カラム選択信号ＣＯＬ、イコライズ信号ＥＱＤおよびＳＡＥがＨレベルからＬレベルに変化する。これに応じて、メモリセルｃｅｌｌはビット線対から切り離され、カラムスイッチＴＤおよびＴＤＸが遮断し、ｐｃ１はＬレベルに変化する。そして、センスアンプ２１はオフし、イコライズ回路２２およびビット線プリチャージ・パワーダウン回路２３がオンする。これにより、図４の（Ａ）で破線の円で示すように、ビット線対ＢＬおよびＢＬＸの一方がＨレベルにプリチャージされ、共通ビット線対ＤＢおよびＤＢＸの一方もＨレベルにプリチャージされる。このプリチャージのための電力は、チャージポンプ１３の生成するチャージ電源ｃｖｄｄから供給される。
【００３３】
ライト動作時には、ＳＡＥがＨレベルになりセンスアンプ２１が起動される代わりに、ライトアンプが起動され、共通ビット線対ＤＢとＤＢＸおよびビット線対ＢＬとＢＬＸが書き込みデータに対応した状態に設定されることが、リード動作と異なる。メモリセルｃｅｌｌは、これに応じて、書き込みデータに対応した状態になり、ライト動作が完了する。ライト動作時が終了した後にも、イコライズ回路２２およびビット線プリチャージ・パワーダウン回路２３がオンし、図４の（Ｂ）で破線の円で示すように、ビット線対ＢＬおよびＢＬＸの一方がＨレベルにプリチャージされる。共通ビット線対ＤＢおよびＤＢＸの一方もＨレベルにプリチャージされる。このプリチャージのための電力は、チャージポンプ１３の生成するチャージ電源ｃｖｄｄから供給される。
【００３４】
ＳＲＡＭを使用しない時に消費電力を低減するパワーダウンモードが設けられている。パワーダウンモードに入るには、ＰＤをＨレベルにする。この時、ＷＬ、ＣＯＬ、ＥＱＤ、ｐｃ１はＬレベルである。ＰＤをＨレベルにすることにより、ビット線プリチャージ・パワーダウン回路２３にチャージ電源ｃｖｄｄが供給されなくなり、ビット線対ＢＬおよびＢＬＸは徐々に電位が低下し、Ｌレベルになる。この時、メモリセルｃｅｌｌへのチャージ電源ｃｖｄｄの供給は維持されるので、メモリセルｃｅｌｌの記憶データが損傷することはない。
【００３５】
ＰＤをＨレベルにしてパワーダウンモードを終了する時にも、図４の（Ａ）および（Ｂ）で破線の円で示すように、ビット線対ＢＬとＢＬＸおよび共通ビット線対ＤＢとＤＢＸがＨレベルにプリチャージされる。このプリチャージのための電力は、チャージポンプ１３の生成するチャージ電源ｃｖｄｄから供給される。
【００３６】
プリチャージにおいては、メモリセルアレイ上の複数のビット線対ＢＬとＢＬＸおよび共通ビット線対ＤＢとＤＢＸが同時にＨレベルにプリチャージされるため、チャージポンプ１３のチャージ電源ｃｖｄｄを供給する能力が低いとチャージ電源ｃｖｄｄが一時的に低下する可能性がある。チャージ電源ｃｖｄｄはメモリセルのデータを保持するために必要な電源でもあるので、チャージ電源ｃｖｄｄが低下するとメモリセルに保持されたデータが失われる可能性がある。このチャージ電源ｃｖｄｄの低下を防止するため、チャージポンプ１３の供給電力を大きく、すなわちチャージポンプ１３の面積を大きくする。このため、デュアルレール方式ＳＲＡＭは、メモリセルに保持されたデータの信頼性を維持しながら面積を低減するのが難しいという問題があった。
【００３７】
以下に示す実施形態では、動作速度を維持しながら面積を低減したデュアルレール方式ＳＲＡＭが開示される。
【００３８】
図５は、第１実施形態のデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随する回路構成を示す図である。図５は、図３に対応する図であり、同じ要素には同じ参照符号を付しており、同じ要素の説明は省略する。
【００３９】
第１実施形態のデュアルレール方式ＳＲＡＭは、ビット線プリチャージ・パワーダウン回路２３の代わりに、第１ビット線プリチャージ・パワーダウン回路３１および第２ビット線プリチャージ・パワーダウン回路３２を設けたことが、図３のＳＲＡＭと異なる。さらに、第１実施形態のデュアルレール方式ＳＲＡＭは、カラム選択信号ＣＯＬおよびパワーダウン信号ＰＤから、第１および第２プリチャージ・パワーダウン信号ｐｃｄ１およびｐｃｄ２を生成する制御回路を有する。第１プリチャージ・パワーダウン信号ｐｃｄ１は、第１ビット線プリチャージ・パワーダウン回路３１を制御し、第２プリチャージ・パワーダウン信号ｐｃｄ２は、第２ビット線プリチャージ・パワーダウン回路３２を制御する。
【００４０】
第１ビット線プリチャージ・パワーダウン回路３１は、ビット線対ＢＬおよびＢＬＸを、通常電源ｖｄｄに充電（プリチャージ）する回路で、ｐｃｄ１がＬレベルの時に動作し、Ｈレベルの時に動作を停止する。第２ビット線プリチャージ・パワーダウン回路３２は、ビット線対ＢＬおよびＢＬＸを、チャージ電源ｃｖｄｄに充電（プリチャージ）する回路で、ｐｃｄ２がＬレベルの時に動作し、Ｈレベルの時に動作を停止する。
【００４１】
制御回路は、３個のＮＯＲゲートｎｏｒ１１−１３、４個のインバータｉｎｖ１１−１４および３個のインバータを直列に接続した反転遅延ラインＤと、を有する。制御回路は、ＣＯＬまたはＰＤがＨレベルの時（ＣＯＬとＰＤが同時にＨレベルになることはない）ｐｃｄ１およびｐｃｄ２をＨレベルにする。制御回路は、さらにＣＯＬおよびＰＤの両方がＬレベルの時には、ｐｃｄ１をＨレベルに、ｐｃｄ２をＬレベルにする。そして、制御回路は、ＣＯＬおよびＰＤの一方がＨレベルの状態から両方がＬレベルになる時には、所定期間ｐｃｄ１をＬレベルにし、ｐｃｄ２をＨレベルに維持し、所定期間後にｐｃｄ１をＨレベルに、ｐｃｄ２をＬレベルに変化させる。
【００４２】
図６は、第１実施形態のデュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示す。図６の（Ａ）および（Ｂ）は、パワーダウン時の動作も合わせて示す。図６は、図４に対応する図であり、ＣＯＬがＨレベルからＬレベルに変化する時、およびＰＤがＨレベルからＬレベルに変化する時の動作が異なる。
【００４３】
図６の（Ａ）および（Ｂ）に示すように、ＣＯＬがＨレベルからＬレベルに変化すると、ｐｃｄ１がａで示す期間Ｌレベルになり、ｐｃｄ２はＨレベルが維持される。これにより、第１ビット線プリチャージ・パワーダウン回路３１がオンし、ビット線対ＢＬおよびＢＬＸが通常電源ｖｄｄの電位に充電（プリチャージ）される。期間ａの長さは、図５の制御回路の反転遅延ラインＤの遅延量に相当する。
【００４４】
期間ａが経過すると、ｐｃｄ１がＨレベルに変化し、ｐｃｄ２がＬレベルに変化する。これにより、第１ビット線プリチャージ・パワーダウン回路３１がオフし、第２ビット線プリチャージ・パワーダウン回路３２がオンし、ｂで示す期間、ビット線対ＢＬおよびＢＬＸがチャージ電源ｃｖｄｄの電位に充電（プリチャージ）される。期間ｂの後、ＣＯＬまたはＰＤがＨレベルに変化するまでこの状態が維持される。
【００４５】
ＰＤがＨレベルからＬレベルに変化した時にも同様に、ビット線対ＢＬおよびＢＬＸは、期間ａの間ｖｄｄにプリチャージされ、その後ｃｖｄｄにプリチャージされる。
【００４６】
以上説明したように、第１実施形態では、ビット線対ＢＬおよびＢＬＸのプリチャージが、ｖｄｄまでの段階と、ｖｄｄからｃｖｄｄまでの段階の２段階で行われる。ｖｄｄへのプリチャージでは通常電源が使用されるため、チャージポンプ１３の出力を使用されず、チャージポンプ１３の出力はｖｄｄからｃｖｄｄまでのプリチャージに使用される。したがって、第１実施形態では、すべてチャージポンプ１３の出力を使用してプリチャージする場合に比べて、チャージポンプ１３の負荷を小さくでき、電力（電流）供給能力の小さいチャージポンプ１３を使用できる。したがって、チャージポンプ１３の面積を低減してＬＳＩチップ１０の面積を低減できる。
【００４７】
図７は、第２実施形態のデュアルレール方式ＳＲＡＭの１メモリセル、およびそれに付随する回路構成を示す図である。図７は、図５に対応する図であり、同じ要素には同じ参照符号を付しており、同じ要素の説明は省略する。
【００４８】
第２実施形態は、第１ビット線プリチャージ・パワーダウン回路３１を除去し、イコライズ回路２２の代わりに、第１および第２ビット線イコライズ・パワーダウン回路４１および４２を設けたことが、第１実施形態と異なる。なお、図７では、センスアンプの図示も省略している。さらに、第２実施形態では、制御回路は、パワーダウン信号ＰＤおよびイコライズ信号ＥＱＤから、第１および第２イコライズ・パワーダウン信号ｅｐｄ１およびｅｐｄ２を生成する。第１イコライズ・パワーダウン信号ｅｐｄ１は、第１イコライズ・パワーダウン回路４１を制御し、第２イコライズ・パワーダウン信号ｅｐｄ２は、第２イコライズ・パワーダウン回路４２を制御する。さらに、第２実施形態では、第２ビット線プリチャージ・パワーダウン回路３２は、カラム選択信号に対応する信号で制御される。
【００４９】
前述のように、ＳＲＡＭは、複数のワード線および複数のビット線対を有する。ここで、各ビット線対に対応する回路をカラム列５０と称する。したがって、各カラム列５０は、複数のメモリセルｃｅｌｌ、カラムスイッチＴＧおよびＴＧＸ、および第２ビット線プリチャージ・パワーダウン回路３２を有する。各カラム列５０のビット線対ＢＬおよびＢＬＸは、カラムスイッチＴＧおよびＴＧＸを介して、共通ビット線対ＤＢおよびＤＢＸに接続される。
【００５０】
図８は、第２実施形態のデュアルレール方式ＳＲＡＭの動作を示すタイムチャートであり、（Ａ）がリード(Read)動作を、（Ｂ）がライト(Write)動作を示す。図８の（Ａ）および（Ｂ）は、パワーダウン時の動作も合わせて示す。図８は、図６に対応する図であり、第１イコライズ・パワーダウン回路４１により第１段階のプリチャージが行われ、その時にＣＯＬがＨレベルからＬレベルに遅延して変化することが異なる。
【００５１】
図８の（Ａ）および（Ｂ）に示すように、第１実施形態と同様に、選択されたＷＬおよびＣＯＬ、およびＥＱＤがＨレベルになり、リード動作およびライト動作が行われる。なお、図では選択されたＷＬのみが示されている。リード動作およびライト動作が終了し、ＷＬおよびＥＱＤがＨレベルからＬレベルに変化した後も、ＣＯＬは期間ａの間Ｈレベルに維持され、カラムスイッチＴＧおよびＴＧＸは導通している。ＰＤがＬレベルで、ＥＱＤがＨレベルからＬレベルに変化するので、ｅｐｄ１は期間ａの間Ｌレベルになり、第１イコライズ・パワーダウン回路４１がオンし、共通ビット線対ＤＢとＤＢＸおよびビット線対ＢＬとＢＬＸは、ｖｄｄにプリチャージされる。期間ａ終了後、ＣＯＬはＬレベルに変化し、ｅｐｄ１はＨレベルに変化し、ｅｐｄ２はＬレベルに変化する。これにより、カラムスイッチＴＧおよびＴＧＸは遮断し、第１イコライズ・パワーダウン回路４１がオフし、第２ビット線プリチャージ・パワーダウン回路３２および第２イコライズ・パワーダウン回路４２がオンする。これにより、選択されたカラム列は非選択状態になり、ビット線対ＢＬおよびＢＬＸは、第２ビット線プリチャージ・パワーダウン回路３２によりｃｖｄｄにプリチャージされる。共通ビット線対ＤＢとＤＢＸは、第２イコライズ・パワーダウン回路４２によりｃｖｄｄにプリチャージされる。以上のリード動作およびライト動作の間、非選択のカラム列は、遮断され、それらのビット線対ＢＬおよびＢＬＸは、ｃｖｄｄにプリチャージされた状態が維持される。
【００５２】
パワーダウンモード時には、ＰＤと共にすべてのカラム選択信号ＣＯＬがＨレベルになり、すべてのカラム列５０のカラムスイッチＴＧおよびＴＧＸが導通し、すべてのビット線対ＢＬおよびＢＬＸが共通ビット線対ＤＢおよびＤＢＸに接続される。ＰＤがＬレベルになり、パワーダウンモードが終了した後、すべてのＣＯＬは期間ａの間Ｈレベルを維持する。これにより、上記と同様に、第１イコライズ・パワーダウン回路４１がオンし、共通ビット線対ＤＢとＤＢＸおよびすべてのビット線対ＢＬとＢＬＸが、ｖｄｄにプリチャージされる。期間ａ終了後、ＣＯＬはＬレベルに変化し、各カラム列のビット線対ＢＬとＢＬＸは、第２ビット線プリチャージ・パワーダウン回路３２によりｃｖｄｄにプリチャージされる。さらに、共通ビット線対ＤＢおよびＤＢＸは、第２イコライズ・パワーダウン回路４２によりｃｖｄｄにプリチャージされる。
【００５３】
以上の通り、第２実施形態では、第１実施形態と同様に、プリチャージは、ｖｄｄまでプリチャージする第１段階と、その後ｃｖｄｄまでプリチャージする第２段階に分けて行われる。したがって、電力（電流）供給能力の小さいチャージポンプ１３を使用でき、チャージポンプ１３の面積を低減してＬＳＩチップ１０の面積を低減できる。さらに、第１実施形態でカラム列ごとに設けた第１ビット線プリチャージ・パワーダウン回路３１の機能を、共通ビット線対に設けた第１イコライズ・パワーダウン回路４１で行っており、回路面積を低減できる。
【００５４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５５】
１０    ＬＳＩチップ
１１Ａ−１１Ｄ    ＳＲＡＭ
１２Ａ−１２Ｄ    メモリセルアレイ部
１３    チャージポンプ
２１    センスアンプ
２２    イコライザ回路
２３    ビット線プリチャージ・パワーダウン回路２３
３１    第１ビット線プリチャージ・パワーダウン回路
３２    第２ビット線プリチャージ・パワーダウン回路
４１    第１ビット線イコライズ・パワーダウン回路
４２    第２ビット線イコライズ・パワーダウン回路
５０    カラム列
ＷＤＬ    ワード線
ＢＬ，ＢＬＸ    ビット線対
ｃｅｌｌ    メモリセル
ＴＧ，ＴＧＸ    カラムスイッチ
ＤＢ，ＤＢＸ    共通ビット線対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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