(57)【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備えた半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極の間に介在する第３絶縁膜とを設け、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）前記第１ソース・ドレイン領域の上面に接する第１シリサイド層と、前記第２ゲート電極の上面に接する第２シリサイド層とを形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１層間絶縁膜および前記第２シリサイド層を研磨することで、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記第１層間絶縁膜および前記第２シリサイド層から露出させ、前記第１ゲート電極の上面に接する第３シリサイド層と、前記第２ゲート電極の上面に接する第４シリサイド層とを形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上に第１金属膜を形成した後、熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第５シリサイド層と、前記第２ゲート電極の上面に接する第６シリサイド層とを形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極、前記第２ゲート電極および前記第２絶縁膜は、前記メモリセルを構成する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３シリサイド層および前記第４シリサイド層は、前記第５シリサイド層および前記第６シリサイド層よりも膜厚が小さい、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、アルカリ性溶剤を含むスラリを用いて研磨を行うことで、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記第１層間絶縁膜および前記第２シリサイド層から露出させ、前記第３シリサイド層および前記第４シリサイド層を形成する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程後、前記メモリセル上に第２層間絶縁膜を形成した後、前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するコンタクトプラグを形成する工程、
（ｈ）前記第２層間絶縁膜上に、複数の第１溝を有する第３層間絶縁膜を形成する工程、
（ｉ）第３スパッタリングを行うことで、前記第３層間絶縁膜上に第３金属膜を形成する工程、
（ｊ）前記第３金属膜上に第４金属膜を形成した後、前記第３層間絶縁膜上の前記第３金属膜および前記第４金属膜を除去することにより、前記複数の第１溝のそれぞれの内側に埋め込まれた前記第３金属膜および前記第４金属膜を含む配線を形成する工程、
をさらに有し、
前記（ｆ）工程では、第２スパッタリングを行うことで前記第１金属膜を形成した後、前記第５シリサイド層および前記第６シリサイド層を形成し、
前記第２スパッタリングにおいてスパッタ対象である第２ターゲットに印加する第２電源の大きさは、前記第３スパッタリングにおいてスパッタ対象である第３ターゲットに印加する第３電源の大きさよりも小さい、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の第１領域に、前記第１絶縁膜、前記第１ゲート電極、前記第２絶縁膜、前記第２ゲート電極および前記第１ソース・ドレイン領域を形成し、前記第１領域とは異なる第２領域の前記半導体基板上に、第４絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の横の前記半導体基板の主面に第２ソース・ドレイン領域を形成し、
前記（ｃ）工程では、前記第１シリサイド層および前記第２シリサイド層と、前記第２ソース・ドレイン領域の上面に接する第７シリサイド層とを形成し、
前記（ｅ）工程では、前記第１層間絶縁膜および前記第２シリサイド層を研磨することで、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極のそれぞれの上面を露出させ、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記ダミーゲート電極を除去することで第２溝を形成した後、前記第２溝内に金属ゲート電極を埋め込む工程をさらに有し、
前記第２ソース・ドレイン領域および前記金属ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。
【請求項６】
不揮発性メモリのメモリセルを備えた半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極の間に介在する第３絶縁膜とを設け、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１層間絶縁膜を研磨することで、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記第１層間絶縁膜から露出させる工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上に第１金属膜を形成した後、熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層と、前記第２ゲート電極の上面に接する第３シリサイド層とを形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上に第２金属膜を形成した後、熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第４シリサイド層と、前記第２ゲート電極の上面に接する第５シリサイド層とを形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極、前記第２ゲート電極および前記第２絶縁膜は、前記メモリセルを構成し、
前記第２シリサイド層および前記第３シリサイド層は、前記第４シリサイド層および前記第５シリサイド層よりも膜厚が小さい、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
（ｅ１）前記（ｅ）工程後、前記（ｆ）工程前に、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記半導体基板の主面側に後退させる工程をさらに有する、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程では、第１スパッタリングを行うことで前記第１金属膜を形成した後、前記第２シリサイド層および前記第３シリサイド層を形成し、
前記（ｇ）工程では、第２スパッタリングを行うことで前記第２金属膜を形成した後、前記第４シリサイド層および前記第５シリサイド層を形成し、
前記第１スパッタリングにおいてスパッタ対象である第１ターゲットに印加する第１電源の大きさは、前記第２スパッタリングにおいてスパッタ対象である第２ターゲットに印加する第２電源の大きさよりも小さい、半導体装置の製造方法。
【請求項９】
不揮発性メモリのメモリセルを備えた半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極の間に介在する第３絶縁膜とを設け、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｅ）前記第１層間絶縁膜を研磨することで、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記第１層間絶縁膜から露出させる工程、
（ｆ）前記（ｅ）工程後、第１スパッタリングを行うことで前記第１ゲート電極および前記第２ゲート電極のそれぞれの上に第１金属膜を形成した後、熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層と、前記第２ゲート電極の上面に接する第３シリサイド層とを形成する工程、
（ｇ）前記（ｆ）工程後、前記第１層間絶縁膜上に第２層間絶縁膜を形成した後、前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するコンタクトプラグを形成する工程、
（ｈ）前記第２層間絶縁膜上に、複数の溝を有する第３層間絶縁膜を形成する工程、
（ｉ）第２スパッタリングを行うことで、前記第３層間絶縁膜上に第３金属膜を形成する工程、
（ｊ）前記第３金属膜上に第４金属膜を形成した後、前記第３層間絶縁膜上の前記第３金属膜および前記第４金属膜を除去することにより、前記複数の溝のそれぞれの内側に埋め込まれた前記第３金属膜および前記第４金属膜を含む配線を形成する工程、
をさらに有し、
前記第１スパッタリングにおいてスパッタ対象である第１ターゲットに印加する第１電源の大きさは、前記第２スパッタリングにおいてスパッタ対象である第２ターゲットに印加する第２電源の大きさよりも小さい、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
（ｅ１）前記（ｅ）工程後、前記（ｆ）工程前に、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を前記半導体基板の主面側に後退させる工程をさらに有する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１ターゲットと前記半導体基板との間に、前記半導体基板の主面に対して垂直な方向に延在する貫通孔を複数有する多孔板を配置して前記第１スパッタリングを行うことで、前記第１金属膜を形成した後、前記第２シリサイド層および前記第３シリサイド層を形成する、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記第１スパッタリングにおける前記第１ターゲットと前記半導体基板との間の距離は、前記第２スパッタリングにおける前記第２ターゲットと前記半導体基板との間の距離よりも大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、シリサイド層を有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
微細化が可能な次世代のマイコンのロジック部に形成するトランジスタとして、メタルゲート電極および高誘電率膜（ｈｉｇｈ−ｋ膜）を含むトランジスタが知られている。このようなトランジスタの形成方法には、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。
【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有するメモリセルが広く使用されている。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のスプリットゲート型セルがある。
【０００４】
ゲートラストプロセスでは、各種のＭＩＳＦＥＴのソース・ドレイン領域上にシリサイド層を形成した後に素子を層間絶縁膜により覆い、その後層間絶縁膜の上面を研磨してゲート電極の上面を露出させる。このため、メモリセルを構成するゲート電極であって、半導体膜からなるゲート電極の上にシリサイド層を形成する場合には、当該研磨工程の後にシリサイド層を形成する工程を再度行う必要がある。
【０００５】
この場合、上記研磨工程の後、メモリセルを構成するゲート電極の上面上にシリサイド層を形成する際には、例えばスパッタリング法によりゲート電極の上面上に金属膜を堆積した後、ゲート電極を構成するシリコンと金属膜とを反応させてシリサイド層を形成する。
【０００６】
特許文献１（特開２０１４−１５４７９０号公報）には、メモリセルと、ロジック部のＭＩＳＦＥＴとを混載する場合において、ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層を形成し、続いて、ゲートラストプロセスによりＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのゲート電極上にシリサイド層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１５４７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
シリサイド層を形成するために、スパッタリング法によりゲート電極上に金属膜を堆積しようとすると、スパッタリング工程において金属分子がゲート電極の上面に衝突し、ゲート電極を構成するシリコンがゲート電極の周囲に飛散する場合がある。また、当該金属膜を堆積した後、ゲート電極の上面のシリコンが、当該金属膜内に拡散する場合がある。
【０００９】
これらの場合においてシリサイド化を行うと、メモリセルを構成し、ラップ性絶縁膜を介して互いに接近している制御ゲート電極およびメモリゲート電極のそれぞれの上面に形成されたシリサイド層が接近または接触して形成され、メモリセルでの短絡または耐圧低下の問題が生じる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置の製造方法は、ＭＯＮＯＳメモリと、ゲートラストプロセスにより形成されるＭＩＳＦＥＴとを混載する場合において、層間絶縁膜を研磨することで層間絶縁膜から制御ゲート電極およびメモリゲート電極のそれぞれの上面を露出する際、それらのゲート電極の上面を覆う第１シリサイド層を形成した後、当該シリサイド層上に堆積した金属膜と制御ゲート電極およびメモリゲート電極とを反応させて、各ゲート電極上に第１シリサイド層よりも厚い第２シリサイド層を形成するものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、制御ゲート電極およびメモリゲート電極間の短絡および耐圧低下を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】実施の形態１である半導体装置の製造工程で用いるスパッタリング装置の断面図である。
【図１４】図１２に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２９】実施の形態１の半導体装置の変形例１で用いるスパッタリング装置の断面である。
【図３０】実施の形態１の半導体装置の変形例２で用いるスパッタリング装置の断面である。
【図３１】実施の形態２である半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】実施の形態２の変形例である半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】実施の形態３である半導体装置の製造工程中の断面図である。
【図４１】図４０に続く半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】実施の形態３の変形例である半導体装置の製造工程中の断面図である。
【図４５】図４４に続く半導体装置の製造工程中の断面図である。
【図４６】図４５に続く半導体装置の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】図４７に続く半導体装置の製造工程中の断面図である。
【図４９】変形例の半導体装置の製造工程中の断面図である。
【図５０】変形例の半導体装置の製造工程中の断面図である。
【図５１】実施の形態１である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１７】
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１８】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。また、本願では、金属膜と半導体膜とが反応して形成されたシリサイド層と半導体膜とを区別して説明する。つまり、本願でいうシリサイドは、金属とシリコンとの化合物であり、半導体ではない。
【００１９】
また、本願でいう高さとは、半導体基板の主面に対して垂直な方向における、半導体基板の主面からの距離を指す。
【００２０】
（実施の形態１）
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図２４を参照して説明する。
【００２１】
図１〜図１２、図１４〜図２４は、本実施の形態の半導体装置の製造工程中の断面図である。図１３は、本実施の形態の半導体装置の製造工程で用いるスパッタリング装置の断面図である。図１〜図１２、図１４〜図２４においては、各図の左側にメモリセル領域１Ａを示し、右側に周辺回路領域１Ｂを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、周辺回路領域１ＢにはＭＩＳＦＥＴが、それぞれ形成される様子を示す。
【００２２】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルをメモリセル領域１Ａに形成することもできる。同様に、ここでは、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。
【００２３】
また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴを形成することもできる。また、本実施の形態では、周辺回路領域１Ｂに比較的低耐圧のＭＩＳＦＥＴを形成することについて説明するが、周辺回路領域１Ｂには、当該低耐圧のＭＩＳＦＥＴに比べてゲート長、またはゲート絶縁膜の厚さなどに違いのある、高耐圧のＭＩＳＦＥＴも形成される。
【００２４】
半導体装置を製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
【００２５】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
【００２６】
すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、さらに半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
【００２７】
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、半導体基板ＳＢ上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、例えばメモリセル領域１Ａと周辺回路領域１Ｂとの間と、周辺回路領域１Ｂ内に形成するＭＩＳＦＥＴ同士の間とに形成されている。
【００２８】
次に、図示は省略するが、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。なお、メモリセル、高耐圧のＭＩＳＦＥＴまたは低耐圧のＭＩＳＦＥＴなどのそれぞれの形成領域において形成するｐ型ウエルは、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。
【００２９】
続いて、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１を形成する。すなわち、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの上面上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１としては、例えば酸化シリコン膜を用いることができる。メモリセル領域１Ａおよび周辺回路領域１Ｂのそれぞれの絶縁膜ＩＦ１は、別々の工程で形成することで、互いに異なる膜厚で形成してもよい。
【００３０】
その後、絶縁膜ＩＦ１の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
【００３１】
その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ２の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
【００３２】
次に、図２に示すように、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩが形成される。また、このエッチング工程により、メモリセル領域１Ａのシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、後の工程でシリサイド化されることで制御ゲート電極となるパターンである。制御ゲート電極ＣＧは、平面視において所定の方向に延在するパターンである。当該所定の方向、つまりゲート幅方向とは、図２の奥行き方向である。
【００３３】
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。これにより、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩを形成する。なお、最初にメモリセル領域１Ａの絶縁膜ＩＦ２をフォトリソグラフィ技術およびドライエッチング法を用いて加工し、その後に絶縁膜ＩＦ２をマスクとして、シリコン膜ＰＳ１および絶縁膜ＩＦ１を加工することも可能である。
【００３４】
次に、図３に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。このとき、メモリセル領域１Ａの絶縁膜ＩＦ２は除去しない。
【００３５】
その後、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆い、周辺回路領域１Ｂの絶縁膜ＩＦ１およびシリコン膜ＰＳ１を含む積層膜の側壁および上面を覆っている。
【００３６】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
【００３７】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【００３８】
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
【００３９】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【００４０】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。
【００４１】
シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜である。
【００４２】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＰＳ２の場合、当該側壁に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。
【００４３】
なお、図３では酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび窒化シリコン膜ＮＴの３層の積層構造からなるＯＮＯ膜ＯＮを示しているが、以下の説明で用いる断面図では、図を分かりやすくするため、ＯＮＯ膜ＯＮの積層構造の図示を省略する。すなわち、ＯＮＯ膜ＯＮは積層構造を有するが、以下の説明で用いる図では、ＯＮＯ膜ＯＮを構成する膜同士の境界の図示を省略し、ＯＮＯ膜ＯＮを１つの膜として示す。
【００４４】
次に、図４に示すように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧからなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
【００４５】
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、上記エッチバックにより、周辺回路領域１ＢのＯＮＯ膜ＯＮの上面が露出する。
【００４６】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。
【００４７】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、上記積層膜の上面が露出し、また、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。
【００４８】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【００４９】
次に、図５に示すように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１は、絶縁膜ＩＦ３により覆われる。また、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧと、メモリセル領域１Ａの半導体基板ＳＢの主面とは、絶縁膜ＩＦ３により覆われる。なお、図示はしていないが、絶縁膜ＩＦ３を形成する前に、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積してもよい。
【００５０】
続いて、フォトリソグラフィ技術を用いて、メモリセル領域１Ａの絶縁膜ＩＦ３を覆うレジスト膜ＰＲ１を形成する。なお、シリコン膜ＰＳ１の上面および側壁のそれぞれに接する絶縁膜ＩＦ３はレジスト膜ＰＲ１から露出している。
【００５１】
次に、図６に示すように、レジスト膜ＰＲ１から露出する絶縁膜ＩＦ３をウェットエッチング法により除去した後、レジスト膜ＰＲ１を除去する。これにより、周辺回路領域１Ｂの絶縁膜ＩＦ３は除去され、シリコン膜ＰＳ１および絶縁膜ＩＦ１が露出する。
【００５２】
その後、周辺回路領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＩＦ１を、例えばウェットエッチング法を用いて除去する。このとき、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３により覆われているため除去されない。
【００５３】
次に、図７に示すように、半導体基板ＳＢの主面全面上に、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を順に形成する。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３、ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。
【００５４】
絶縁膜ＩＦ４は、例えば酸化シリコン膜からなり、熱酸化法などの酸化法を用いて形成することができる。絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【００５５】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【００５６】
金属膜ＴＮは、例えば窒化チタン膜からなり、例えばスパッタリング法により形成することができる。シリコン膜ＰＳ３はポリシリコン膜からなり、例えばＣＶＤ法により形成することができる。シリコン膜ＰＳ３の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ３を、多結晶シリコン膜からなるシリコン膜ＰＳ３に変えることもできる。シリコン膜ＰＳ３は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ３は、後述のダミーゲート電極ＤＧを形成するための膜である。絶縁膜ＩＦ５は、例えば窒化シリコンからなるキャップ絶縁膜であり、例えばＣＶＤ法により形成することができる。
【００５７】
次に、図８に示すように、フォトリソグラフィ技術によりパターニングされたレジスト膜ＰＲ２を形成する。レジスト膜ＰＲ２は、メモリセル領域１Ａと周辺回路領域１Ｂとの境界の近傍の半導体基板ＳＢと素子分離領域ＳＴとを露出するレジスト膜である。その後、レジスト膜ＰＲ２をマスクとしてエッチングを行うことにより、絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよび絶縁膜ＩＦ４を除去する。これにより、メモリセル領域１Ａのシリコン膜ＰＳ３と周辺回路領域１Ｂのシリコン膜ＰＳ３とは、互いに分離される。
【００５８】
次に、図９に示すように、レジスト膜ＰＲ２を除去した後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば酸化シリコン膜からなるキャップ絶縁膜である。その後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ６を除去する。これにより、メモリセル領域１Ａは絶縁膜ＩＦ６から露出し、周辺回路領域１Ｂの絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５は、絶縁膜ＩＦ６に覆われた状態となる。
【００５９】
次に、図１０に示すように、リン酸を用いてメモリセル領域１Ａの絶縁膜ＩＦ５およびシリコン膜ＰＳ３を除去した後、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ３を除去する。このとき、周辺回路領域１Ｂの半導体基板ＳＢ上の構造体はレジスト膜に覆われているため、除去されない。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧと、半導体基板ＳＢの主面とが露出する。その後、周辺回路領域１Ｂの絶縁膜ＩＦ６を除去する。
【００６０】
次に、図１１に示すように、周辺回路領域１Ｂの絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路を構成するＭＩＳＦＥＴを形成する領域に、シリコン膜ＰＳ３からなるダミーゲート電極ＤＧと、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜とを形成する。ここでは、まず絶縁膜ＩＦ５をフォトリソグラフィ技術およびエッチング法を用いてパターニングした後、メモリセル領域１Ａをレジスト膜により覆った状態で、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４をパターニングする。
【００６１】
次に、図１２に示すように、複数のエクステンション領域（ｎ−型半導体領域、不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびＯＮＯ膜ＯＮなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のエクステンション領域ＥＸを形成する。エクステンション領域ＥＸの形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ２、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含む構造体の側壁と、ダミーゲート電極ＤＧの側壁とをそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【００６２】
メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのエクステンション領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略しているが、エクステンション領域ＥＸの形成工程の前または後に、例えば周辺回路領域１Ｂの半導体基板ＳＢの主面に、絶縁膜ＩＦ５、ダミーゲート電極ＤＧをマスクとしてｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで、ハロー領域を形成してもよい。ハロー領域は、エクステンション領域ＥＸよりもダミーゲート電極ＤＧの中心の直下の半導体基板ＳＢの主面、つまり、後の工程で周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域に近い箇所に形成される。ハロー領域を形成することにより、当該ＭＩＳＦＥＴの短チャネル特性を改善させることが可能である。
【００６３】
続いて、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記構造体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩ、絶縁膜ＨＫ、金属膜ＴＮ、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ５からなる積層膜の両側の側壁を覆うサイドウォールＳＷを形成する。
【００６４】
サイドウォールＳＷは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ２、ＩＦ５の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【００６５】
続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａおよび周辺回路領域１Ｂに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ２、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、拡散領域ＤＦを形成することができる。拡散領域ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
【００６６】
これにより、エクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高い拡散領域ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。
【００６７】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む構造体の横の半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、後に形成する周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれの拡散領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００６８】
続いて、ソースおよびドレイン用の半導体領域（エクステンション領域ＥＸおよび拡散領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００６９】
次に、図１３〜図１５を用いて説明する、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【００７０】
すなわち、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、半導体基板ＳＢ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜ＭＦ１（図１４参照）を形成（堆積）する。金属膜ＭＦ１の膜厚は、例えば２０〜２５ｎｍである。
【００７１】
金属膜ＭＦ１は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法を用いて形成することができる。当該スパッタリング法（ノーマルスパッタリング法）を用いて金属膜ＭＦ１を形成する際には、図１３に示すスパッタリング装置を用いる。
【００７２】
図１３に示すように、ノーマルスパッタリング法による成膜工程で用いるスパッタリング装置は、チャンバＣＨＭＳを有している。チャンバＣＨＭＳには、チャンバＣＨＭＳ内のガスを排気し、チャンバＣＨＭＳ内を真空状態とするためのポンプＰＭが接続されている。つまり、チャンバＣＨＭＳはその内部を真空状態とすることができる真空チャンバである。また、チャンバＣＨＭＳには、チャンバＣＨＭＳ内にアルゴンガス（Ａｒ）を供給するためのアルゴンガス供給源ＡＲＳが接続されている。チャンバＣＨＭＳおよびポンプＰＭ間、並びに、チャンバＣＨＭＳおよびアルゴンガス供給源ＡＲＳ間、には、配管の開閉を行うバルブＶＡ１およびＶＡ２がそれぞれ設けられている。
【００７３】
チャンバＣＨＭＳは、底部および側壁を有する容器ＣＨＡを含み、容器ＣＨＡ上には、環状のアダプタＡ４が設けられている。アダプタＡ４上には、環状のアダプタＡ４の上部の開口部に蓋をするように、例えばニッケル白金（ＮｉＰｔ）からなるターゲットＴＧが配置されている。チャンバＣＨＭＳの内部は、容器ＣＨＡ、アダプタＡ４およびターゲットＴＧにより密閉されているため、バルブＶＡ１が開いた状態でポンプＰＭによりチャンバＣＨＭＳ内の気体を排気することで、チャンバＣＨＭＳ内を真空状態とすることができる。
【００７４】
ターゲットＴＧを構成する金属のうち、９５％はニッケル（Ｎｉ）であり、他の５％は白金（Ｐｔ）である。
【００７５】
なお、アダプタＡ４およびターゲットＴＧ間には、環状のＯリングＯＲ４が配置されており、チャンバＣＨＭＳ外の気体がチャンバＣＨＭＳ内に吸入されることを防いでいる。アダプタＡ４は例えばＡｌ（アルミニウム）からなり、ＯリングＯＲ４は例えばＣｕ（銅）からなる。
【００７６】
チャンバＣＨＭＳの内部の中央には、ウエハステージＳＴ１が配置され、ウエハステージＳＴ１上には一枚の半導体ウエハＷＦが配置されている。半導体ウエハＷＦは、図１２に示す半導体基板ＳＢに相当する成膜対象である。ウエハステージＳＴ１はその下のシャフトＳＨ１により支持されている。ウエハステージＳＴ１には、その上面から下面を貫通する孔部があり、当該孔部の直下には、上下方向に動かすことができるピンＰＮが配置されている。
【００７７】
ピンＰＮは台ＳＴ２の上面に固定されており、台ＳＴ２はその下のシャフトＳＨ２により支持されている。ピンＰＮは、半導体ウエハＷＦを搬送する際に、台ＳＴ２と共に上方向に動いてウエハステージＳＴ１の上面よりも上に突出し、半導体ウエハＷＦを持ち上げる役割を有している。シャフトＳＨ１はその周囲を蛇腹状のカバーＣＶ１により覆われており、同様にシャフトＳＨ２はカバーＣＶ２により覆われている。なお、図では、ウエハステージＳＴ１に開口された孔部であって、ピンＰＮが半導体ウエハＷＦを持ち上げるために通過する孔部を示していない。
【００７８】
上記のチャンバＣＨＭＳの構造は、図３０を用いて後述するロングスロースパッタリング法を用いたスパッタリング工程で用いるチャンバの構造とほぼ同様であるが、半導体ウエハＷＦとターゲットＴＧとの間の距離は、図１３に示すチャンバＣＨＭＳの方が短い。図１３に示す半導体ウエハＷＦとターゲットＴＧ間の距離は例えば数ｃｍであり、１０ｃｍ未満である。
【００７９】
スパッタリング工程では、アルゴンガス供給源ＡＲＳから供給されたアルゴンガス（Ａｒ）をイオン化し、ターゲットＴＧに叩きつける。これにより、ターゲットＴＧを構成する原子がスパッタされ、スパッタされたターゲット材を、ターゲットＴＧに対向して配置された半導体ウエハＷＦの上面上に堆積させる。なお、ここではスパッタリング装置内に供給するガスをアルゴンガスとしたが、アルゴン（Ａｒ）の他にＸｅ（キセノン）などを用いても良い。
【００８０】
具体的には、まずポンプＰＭを用いて高真空状態にしたチャンバＣＨＭＳ内に、アルゴンガス供給源ＡＲＳからアルゴンガス（Ａｒ）を導入する。次に、ターゲットＴＧおよび半導体ウエハＷＦ間に加えられた高電界によるグロー放電を利用してアルゴンガスをアルゴンイオン（Ａｒ＋）にイオン化する。
【００８１】
ここでは、ターゲットＴＧ上に設置した磁石ＭＧＮにより磁界を発生させ、さらに、ターゲットＴＧに直流電源を印加する。これにより、Ａｒ（アルゴン）のイオン原子をターゲットＴＧの底面に衝突させることで、叩き出される二次電子をローレンツ力で捕らえ、サイクロトロン運動により不活性ガスのイオン化を促進する。このように、負イオンおよび二次電子を磁石ＭＧＮの磁界で捕らえることで、ターゲットＴＧおよび半導体ウエハＷＦの温度の上昇を抑え、捕えた電子でガスのイオン化を促進し、成膜速度を高める方法であるマグネトロンスパッタリング法を用いる。
【００８２】
上記高電界を生じさせるためにターゲットＴＧに当該直流電圧を印加する際は、例えば１０〜２０ｋＷの電力で当該直流電圧の印加を行う。
【００８３】
上記高電界によりアルゴンイオンを加速させてターゲットＴＧを叩き、その反跳で飛び出したターゲット材原子の一部は、半導体ウエハＷＦの主面に付着する。これにより、半導体ウエハＷＦの主面に付着した付着物からなる膜、つまりスパッタ膜を成膜する。ここでいうスパッタ膜とは、スパッタリング法により形成された膜である。具体的には、ターゲットＴＧをスパッタして叩き出された成分が被着して形成された膜である。
【００８４】
上記のスパッタリング工程により、ターゲットＴＧから叩き出した成分を半導体ウエハＷＦの上面に付着させて、図１４に示す金属膜ＭＦ１を形成する。
【００８５】
なお、ウエハステージＳＴ１の横方向には、平面視において円形の形状を有するウエハステージＳＴ１の周囲を囲む、環状のシールドＳＤ５、ＳＤ６、ＳＤ７およびＳＤ８が配置されている。シールドＳＤ８はウエハステージＳＴ１の側壁に隣接して配置されており、その外側にシールドＳＤ７が配置されている。シールドＳＤ５およびＳＤ６はシールドＳＤ７およびＳＤ８に比べて上方、つまりターゲットＴＧ方向に延在しており、各シールドのうち、シールドＳＤ５はターゲットＴＧの底面に最も近い領域にまで延在している。
【００８６】
このように、ターゲットＴＧおよびウエハステージＳＴ１間の領域の周囲はシールドＳＤ５〜ＳＤ８により囲まれている。このため、チャンバＣＨＭＳを用いてスパッタリング工程を行い、ターゲットＴＧからターゲット材を叩き出して半導体ウエハＷＦの表面にスパッタ膜を形成する際、半導体ウエハＷＦの表面以外にターゲット材が飛散したとしても、容器ＣＨＡの表面などにターゲット材が付着することを防ぐことができる。なお、シールドＳＤ５はアダプタＡ４により支持されている。
【００８７】
図１４に示す金属膜ＭＦ１はニッケルを含む合金膜であり、当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。
【００８８】
次に、図１５に示すように、半導体基板ＳＢに対して熱処理を施すことによって、拡散領域ＤＦおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ１と反応させる。この反応、つまりシリサイド化により、拡散領域ＤＦおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。また、上記熱処理を行っても未反応であった金属膜ＭＦ１を、ウェットエッチングなどにより除去する。
【００８９】
この熱処理では、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。ここで、当該熱処理は、２度の熱処理工程を含んでいる。つまり、１度目の熱処理では、例えば２６０℃で３０〜１２０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ１を形成する。その後、上記のように未反応の金属膜ＭＦ１をウェットエッチングなどにより除去した後、さらに２度目の熱処理において、６００℃で５〜３０秒加熱を行うことで、シリサイド層Ｓ１内のＮｉＳｉ結晶を成長させる。このように２度に分けて熱処理を行うことで、シリサイド層Ｓ１が異常成長して半導体基板ＳＢ内において延伸することを防ぐことができる。これにより形成されたシリサイド層Ｓ１は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。
【００９０】
なお、制御ゲート電極ＣＧの上面はキャップ膜である絶縁膜ＩＦ２により覆われているため、制御ゲート電極ＣＧの上部にシリサイド層Ｓ１は形成されない。同様に、周辺回路領域１Ｂのダミーゲート電極ＤＧの上部もキャップ膜である絶縁膜ＩＦ５に覆われているため、ダミーゲート電極ＤＧの上部にシリサイド層Ｓ１は形成されない。また、サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、このシリサイド層Ｓ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、除去される。
【００９１】
次に、図１６に示すように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールＳＷを覆うように、絶縁膜（ライナー絶縁膜）ＩＦ７および層間絶縁膜ＩＬ１を順に形成する。絶縁膜ＩＦ７は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＩＦ７は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【００９２】
次に、図１７に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法を用いて研磨する。当該ＣＭＰ法は、アンモニア水などのアルカリ性水溶液（アルカリ性溶剤）を含む研磨用スラリを用いて行うものである。
【００９３】
これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を、層間絶縁膜ＩＬ１および絶縁膜ＩＦ７から露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面が層間絶縁膜ＩＬ１および絶縁膜ＩＦ７から露出するまで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ７を研磨する。これにより、絶縁膜ＩＦ２、ＩＦ５は除去され、サイドウォールＳＷおよびＯＮＯ膜ＯＮのそれぞれの上部も一部除去される。また、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、この工程により、メモリゲート電極ＭＧの上部の一部とともに除去される。
【００９４】
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形状が加工されることで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧおよびソース・ドレイン領域を含む、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣが形成される。ＭＯＮＯＳ型の不揮発性記憶素子であるメモリセルＭＣは、制御トランジスタおよびメモリトランジスタにより構成されている。
【００９５】
すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。このように、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域を共有している。
【００９６】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００９７】
ここで、当該ＣＭＰ工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上のシリサイド層Ｓ１を研磨する。当該ＣＭＰ工程では、酸性の溶液を含まないスラリであって、アンモニア水（ＮＨ４ＯＨ）などのアルカリ性水溶液（アルカリ性溶剤）を含むスラリを用いている。このため、シリサイド層Ｓ１を構成するニッケル（Ｎｉ）および白金（Ｐｔ）はスラリ中の溶液に溶けずにスラリに混合される。その後、スラリ中のニッケル（Ｎｉ）および白金（Ｐｔ）は、ＣＭＰ工程の研磨により生じた７０℃未満の熱により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面のシリコンと反応する。この反応により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面上には、シリサイド層Ｓ２が形成される。
【００９８】
つまり、当該ＣＭＰ工程の直後、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２の膜厚は比較的小さく、シリサイド層Ｓ１の膜厚よりも小さい。なお、シリサイド層Ｓ２が形成される際は、各ゲート電極の上面から下面に向かって金属とシリコンとの反応が進むため、シリサイド層Ｓ２の上面の高さは、ＯＮＯ膜ＯＮおよび層間絶縁膜ＩＬ１のそれぞれの上面の高さとほぼ同じである。
【００９９】
次に、図１８に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ８を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ８を除去する。これにより、絶縁膜ＩＦ８はメモリセル領域１Ａに残る。つまり、絶縁膜ＩＦ８は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなる。
【０１００】
続いて、絶縁膜ＩＦ８から露出している周辺回路領域１Ｂのダミーゲート電極ＤＧの上面をエッチバックすることで後退させる。このようにダミーゲート電極ＤＧの上部の一部を除去することで、ダミーゲート電極ＤＧの上面上に形成されたシリサイド層Ｓ２を含む膜を除去することができるため、図１９を用いて後述するエッチング工程において、ダミーゲート電極ＤＧを容易に除去することが可能となる。
【０１０１】
次に、図１９に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ９を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ９を加工する。これにより、絶縁膜ＩＦ９はメモリセル領域１Ａを覆い、かつ、周辺回路領域１Ｂの層間絶縁膜ＩＬ１を覆った状態となる。つまり、絶縁膜ＩＦ９は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ９は、例えば酸化シリコン膜からなる。
【０１０２】
なお、ここでは図示を省略しているが、絶縁膜ＩＦ８（図１８参照）は、除去されずに絶縁膜ＩＦ９と層間絶縁膜ＩＬ１との間に残っていてもよい。また、仮に絶縁膜ＩＦ８をアンモニア過酸化水素（ＡＰＭ）または硫酸過酸化水素（ＳＰＭ）などを用いて除去したとしても、それらの溶剤に対しシリサイド層Ｓ２は除去されない。したがって、絶縁膜ＩＦ８を除去しても制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層Ｓ２に覆われたままである。
【０１０３】
その後、ダミーゲート電極ＤＧをウェットエッチング法により除去する。ここでは、絶縁膜ＩＦ９を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。ダミーゲート電極ＤＧが除去されたことにより、ゲート絶縁膜を構成する絶縁膜ＩＦ４およびＨＫの上に溝（凹部、窪み部）が形成される。周辺回路領域１Ｂの絶縁膜ＨＫ上の溝は、ダミーゲート電極ＤＧが除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。
【０１０４】
次に、図２０に示すように、半導体基板ＳＢ上、つまり、上記の溝の内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、上記の溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜ＭＧＦを形成する。なお、金属膜ＭＧＦは、例えば２つ以上の金属膜を積層した構造を有することが考えられるが、図では当該２つ以上の金属膜の境界の図示を省略し、１つの膜として金属膜ＭＧＦを示す。
【０１０５】
金属膜ＭＧＦの形成工程において、上記の溝の内側は完全に埋まった状態になる。また、金属膜ＭＧＦは、層間絶縁膜ＩＬ１上にも形成される。金属膜ＭＧＦとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。
【０１０６】
ここでは、金属膜ＭＧＦは、例えば、窒化チタン（ＴｉＮ）膜と、当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により形成することができる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ１の低抵抗化を図ることができる。
【０１０７】
当該アルミニウム膜は、ＰＶＤ（Physical Vapor Deposition）法、つまりスパッタリング法を用いて形成する。ここでは、図１３を用いて説明した装置を用い、アルミニウムからなるターゲットＴＧを用いる。当該アルミニウム膜を高い成膜速度で形成するため、ここではターゲットＴＧに供給する電力高く設定する。当該電力は、１０ｋＷ以上である。なお、本願でいうスパッタリング法による成膜は、いずれも例えばＰＶＤ法による成膜である。
【０１０８】
次に、図２１に示すように、上記の溝のそれぞれの外部の不要な金属膜ＭＧＦおよび絶縁膜ＩＦ９などをＣＭＰ法などによって研磨して除去することにより、上記溝内に埋め込まれた金属膜ＭＧＦを残す。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを、金属膜ＭＧＦおよび絶縁膜ＩＦ９から露出させる。絶縁膜ＩＦ８（図１８参照）が残っている場合には、絶縁膜ＩＦ８も除去する。
【０１０９】
周辺回路領域１Ｂの絶縁膜ＩＦ４上の溝内に埋め込まれた金属膜ＭＧＦにより、ゲート電極Ｇ１が形成される。これにより、周辺回路領域１Ｂにおいて、ＭＩＳＦＥＴＱ１が形成される。ＭＩＳＦＥＴＱ１は、ゲート電極Ｇ１とその横のソース・ドレイン領域とを有する。ＭＩＳＦＥＴＱ１は、例えばメモリセルＭＣの周辺回路を構成する電界効果トランジスタである。
【０１１０】
ゲート電極Ｇ１の直下の絶縁膜ＨＫおよび絶縁膜ＩＦ４は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。ゲート電極Ｇ１はメタルゲート電極である。本実施の形態では、ダミーゲート電極ＤＧ（図１８参照）を除去してゲート電極Ｇ１に置き換えている。このため、ダミーゲート電極ＤＧは、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【０１１１】
このように、本実施の形態では、半導体基板ＳＢ上のダミーゲート電極ＤＧを形成し、半導体基板ＳＢ内にソース・ドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する方法、つまりゲートラストプロセスを用いて、ＭＩＳＦＥＴＱ１を形成している。また、本実施の形態では、ゲート電極Ｇ１をメタルゲート電極としているため、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）を可能としている。
【０１１２】
この研磨工程では、シリサイド層Ｓ２を完全には除去しない。したがって、この研磨工程を行った後も、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ２により覆われたままである。
【０１１３】
次に、図２２および図２３を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【０１１４】
すなわち、図２２に示すように、周辺回路領域１Ｂを覆う絶縁膜ＩＦ１０のパターンを、例えばＣＶＤ法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ１０は、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っておらず、ゲート電極Ｇ１を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
【０１１５】
絶縁膜ＩＦ１０のパターンを形成する際は、例えば、ＣＶＤ法により層間絶縁膜ＩＬ１上に絶縁膜ＩＦ１０を形成した後、レジストパターンからなるマスク（図示しない）を用いてドライエッチング法を用いたエッチングを行い、続いて、フッ酸（ＨＦ）を用いたウェットエッチングを行うことで、絶縁膜ＩＦ１０を加工する。これにより、メモリセル領域１Ａの層間絶縁膜ＩＬ１、ＯＮＯ膜ＯＮ、シリサイド層Ｓ２、サイドウォールＳＷなどのそれぞれの上面が露出する。つまり、上記エッチング工程ではシリサイド層Ｓ２は完全には除去されず、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ２により覆われたままである。
【０１１６】
続いて、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上の余分な酸化シリコン膜などを除去する。ただし、ここではシリサイド層Ｓ２を完全には除去しない。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ２により覆われたままである。続いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜ＭＦ２を形成（堆積）する。金属膜ＭＦ２の膜厚は、例えば２０〜２５ｎｍである。
【０１１７】
金属膜ＭＦ２は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法を用いて形成することができる。ここで形成する金属膜ＭＦ２はニッケルを含む合金膜であり、当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。金属膜ＭＦ２の５％は白金（Ｐｔ）により構成されている。
【０１１８】
金属膜ＭＦ２は、金属膜ＭＦ１（図１４参照）と同様に、図１３に示すスパッタリング装置を用いて、ノーマルスパッタリング法により形成することができる。ただし、金属膜ＭＦ１の形成工程と異なり、金属膜ＭＦ２を形成する際に行うスパッタリング工程において図１３に示すターゲットＴＧに印加する電力は、１ｋＷ以上１０ｋＷ未満である。ここでは例えば、１〜５ｋＷの電力でスパッタリング装置を駆動して金属膜ＭＦ２を堆積する。
【０１１９】
このように、金属膜ＭＦ１を形成する際に行ったスパッタリングに比べ、小さいエネルギーでスパッタリングを行うことで、スパッタリングによりシリサイド層Ｓ２が破壊されることを防ぐことができる。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面がシリサイド層Ｓ２から露出することを防ぐことができる。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上には、シリサイド層Ｓ２を介して金属膜ＭＦ２が形成される。
【０１２０】
次に、図２３に示すように、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ２と反応させる。金属膜ＭＦ２内のニッケル（Ｎｉ）などの金属は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上にシリサイド層Ｓ２が形成されていても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれと反応する。
【０１２１】
このシリサイド化により、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ３が形成される。また、上記熱処理を行っても未反応であった金属膜ＭＦ２は、ウェットエッチングなどにより除去する。このとき、金属膜からなるゲート電極Ｇ１は、絶縁膜ＩＦ１０により保護されているため、除去されない。なお、図ではシリサイド層Ｓ２をシリサイド層Ｓ３と一体化させて示している。
【０１２２】
当該シリサイド化工程により形成されたシリサイド層Ｓ３の膜厚は、シリサイド層Ｓ２の膜厚よりも大きい。言い換えれば、図１７を用いて説明した研磨工程において制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に形成されるシリサイド層Ｓ２の膜厚は、図２３を用いて説明したシリサイド化工程において形成されるシリサイド層Ｓ３よりも小さい。
【０１２３】
この熱処理では、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。ここで、当該熱処理は、２度の熱処理工程を含んでいる。つまり、１度目の熱処理では、例えば２６０℃で３０〜１２０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ３形成する。その後、上記のように未反応の金属膜ＭＦ２をウェットエッチングなどにより除去した後、さらに２度目の熱処理において、４００℃で１０〜１２０秒加熱を行うことで、シリサイド層Ｓ３内のＮｉＳｉ結晶を成長させる。これにより形成されたシリサイド層Ｓ３は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。
【０１２４】
次に、図２４に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域１Ａおよび周辺回路領域１Ｂを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
【０１２５】
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ２、ＩＬ１、絶縁膜ＩＦ１０およびＩＦ７をドライエッチングする。これにより、層間絶縁膜ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ７を貫通するコンタクトホールとを、それぞれ複数形成する。なお、周辺回路領域１Ｂのコンタクトホールは、絶縁膜ＩＦ１０を貫通している。
【０１２６】
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ３の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ３の一部、またはゲート電極Ｇ１の一部などが露出している。なお、各ゲート電極上のコンタクトホールは、図２４に示していない領域に形成されている。
【０１２７】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２４では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１２８】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、拡散領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極Ｇ１のそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣおよびＭＩＳＦＥＴＱ１のそれぞれの拡散領域ＤＦの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層Ｓ３を介してコンタクトプラグＣＰが接続されている。
【０１２９】
シリサイド層Ｓ１、Ｓ２を設ける目的の１つは、コンタクトプラグＣＰと、半導体からなる拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間の接触抵抗を低減することにある。したがって、メタルゲート電極であるゲート電極Ｇ１とコンタクトプラグＣＰとの間にはシリサイド層を設けていない。
【０１３０】
次に、図２５に示すように、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法を用いて層間絶縁膜ＩＬ３を形成（堆積）する。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜からなる。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＩＬ３を加工する。これにより層間絶縁膜ＩＬ３を開口し、各コンタクトプラグＣＰの上面を露出する複数の溝（配線溝）を形成する。
【０１３１】
次に、図２６に示すように、スパッタリング法を用いて、層間絶縁膜ＩＬ２、ＩＬ３およびコンタクトプラグＣＰの上に、バリア導体膜ＢＭ、シード膜ＳＤを順に形成する。このようにバリア導体膜ＢＭおよびシード膜ＳＤを形成しても、層間絶縁膜ＩＬ３に開口された複数の溝のそれぞれは、完全には埋め込まれない。バリア導体膜ＢＭは例えばタンタル（Ｔａ）または窒化タンタル（ＴａＮ）などからなり、シード膜ＳＤは、銅（Ｃｕ）からなる。
【０１３２】
バリア導体膜ＢＭおよびシード膜ＳＤは、図１３を用いて説明したスパッタリング装置を用いて堆積する。バリア導体膜ＢＭを形成する際には、タンタル（Ｔａ）からなるターゲットＴＧ（図１３参照）を用いる。また、チャンバＣＨＭＳ（図１３参照）内にアルゴンガス（Ａｒ）とともに窒素ガス（Ｎ２）を供給してスパッタリングを行えば、窒化タンタル（ＴａＮ）を含むバリア導体膜ＢＭを形成することができる。シード膜ＳＤを形成する際には、銅（Ｃｕ）からなるターゲットＴＧ（図１３参照）を用いる。
【０１３３】
バリア導体膜ＢＭおよびシード膜ＳＤを形成する際、図１３に示すターゲットＴＧに供給する直流電源の電力は、例えば３０ｋＷである。つまり、シリサイド層Ｓ１およびＳ３を形成する際にターゲットＴＧに供給する電力よりも大きいエネルギーでスパッタリングを行う。
【０１３４】
続いて、めっき法を用いて、シード膜ＳＤ上に膜厚の大きい主導体膜ＭＦを形成する。主導体膜ＭＦは、例えば銅（Ｃｕ）からなる。これにより、層間絶縁膜ＩＬ３に開口された複数の溝のそれぞれは、バリア導体膜ＢＭ、シード膜ＳＤおよび主導体膜ＭＦからなる積層膜によって完全に埋め込まれる。
【０１３５】
次に、図２７に示すように、層間絶縁膜ＩＬ３上の余分なバリア導体膜ＢＭ、シード膜ＳＤおよび主導体膜ＭＦを、ＣＭＰ法などを用いて除去することで、層間絶縁膜ＩＬ３の上面を露出させる。これにより、層間絶縁膜ＩＬ３の複数の溝（配線溝）のそれぞれの内側に埋め込まれたバリア導体膜ＢＭ、シード膜ＳＤおよび主導体膜ＭＦからなる配線Ｍ１を形成する。配線Ｍ１と層間絶縁膜ＩＬ３とは、第１配線層を構成する。バリア導体膜ＢＭは、層間絶縁膜ＩＬ３の溝内に埋め込まれた配線を構成する銅が、配線Ｍ１の周囲の層間絶縁膜ＩＬ３などの絶縁膜内に拡散することを防ぐ役割を有する。
【０１３６】
複数の第１層目の配線Ｍ１は、各コンタクトプラグＣＰの上面に電気的に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１３７】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２８を参照して説明する。
【０１３８】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【０１３９】
図２８は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２８の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２７に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【０１４０】
なお、図２７に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。また、図２８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ（図３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１４１】
また、図２８の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１４２】
ＳＳＩ方式は、窒化シリコン膜ＮＴにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１４３】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１４４】
ＳＳＩ方式の書込みでは、例えば図２８の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中に電子を注入することで書込みを行う。
【０１４５】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１４６】
ＦＮ方式の書込みでは、例えば図２８の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１４７】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２８の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１４８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１４９】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。例えば図２８の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１５０】
ＦＮ方式の消去では、例えば図２８の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１５１】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２８の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１５２】
読出し時には、例えば図２８の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１５３】
＜本実施の形態の効果について＞
以下に、本実施の形態の製造方法および半導体装置の効果について、図４９〜図５１を用いて説明する。図４９および図５０は、比較例の半導体装置の製造工程を示す断面図である。図５１は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１５４】
ＭＯＮＯＳメモリにおいて、ゲート電極上シリサイド層を配線として用いることにより、ゲート電極の低抵抗化を実現することができる。ただし、メモリセル領域の周辺回路領域においてロジック回路などを構成するトランジスタのゲート電極を、半導体膜からなるダミーゲート電極をメタルゲート電極に置換することで形成する場合は、ゲートラストプロセスを用いる必要がある。
【０１５５】
ゲートラストプロセスでは、トランジスタのソース・ドレイン領域の上面にシリサイド層を形成した後、層間絶縁膜を形成し、その後、層間絶縁膜により埋め込まれた上記ダミーゲート電極およびメモリセルの制御ゲート電極およびメモリゲート電極を層間絶縁膜から露出させるために研磨工程を行う。このため、当該研磨工程の後に、再度シリサイド層を形成することで、メモリセルの制御ゲート電極およびメモリゲート電極のそれぞれの上面上にシリサイド層を形成することができる。
【０１５６】
ここで、上記研磨を行った際、制御ゲート電極およびメモリゲート電極のそれぞれの上面上に薄いシリサイド層が形成されず、それらの上面が露出した場合に比較例を、図４９および図５０に示す。
【０１５７】
このような場合、図４９に示すように、露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上に金属膜ＭＦ２をスパッタリング法により堆積すると、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれを構成するシリコン（Ｓｉ）が金属膜ＭＦ２内に拡散する。当該シリコンは金属膜ＭＦ２内において上方向および横方向に拡散する。この状態で加熱処理を行って金属膜ＭＦ２とシリコンとを反応させると、金属膜ＭＦ２と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとが反応してシリサイド層が形成されるが、金属膜ＭＦ２内に拡散したシリコンも金属膜ＭＦ２と反応してシリサイド層を形成する。
【０１５８】
この場合、膜厚が小さいＯＮＯ膜ＯＮを介して隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互の間隔が小さいことから、制御ゲート電極ＣＧの直上に形成されるシリサイド層と、メモリゲート電極ＭＧの直上に形成されるシリサイド層とが接続され、一体となることが考えられる。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間で短絡が起き、メモリセルが正常に動作しなくなる虞がある。
【０１５９】
また、制御ゲート電極ＣＧの直上に形成されるシリサイド層と、メモリゲート電極ＭＧの直上に形成されるシリサイド層とが接触しなくても、それらのシリサイド層同士がＯＮＯ膜ＯＮの直上において小さい間隔で接近して形成された場合、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の耐圧が低下するため、メモリセルが正常に動作しなくなる虞がある。
【０１６０】
また、金属膜ＭＦ２を形成する際には、スパッタリング法を用いるが、このとき、図１３に示すターゲットＴＧに例えば１０〜２０ｋＷの比較的高いエネルギーを供給してスパッタリングを行うと、図５０に示すように、スパッタされた金属粒子ＭＰが露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に高速で衝突する。このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面のシリコン（Ｓｉ）が制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの周囲に飛散して付着し、その上に金属膜ＭＦ２（図４９参照）が堆積される。スパッタされた当該金属粒子ＭＰは、例えばニッケル白金（ＮｉＰｔ）からなる。
【０１６１】
この状態で加熱処理を行って金属膜ＭＦ２とシリコンとを反応させると、金属膜ＭＦ２と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとが反応してシリサイド層が形成されるが、飛散して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの横のＯＮＯ膜ＯＮの上面に付着したシリコンも金属膜ＭＦ２と反応してシリサイド層を形成する。
【０１６２】
この場合も、膜厚が小さいＯＮＯ膜ＯＮを介して隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互の間隔が小さいことから、制御ゲート電極ＣＧの直上に形成されるシリサイド層と、メモリゲート電極ＭＧの直上に形成されるシリサイド層とが一体となること、および、接近して形成されることが考えられる。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間で短絡または耐圧の低下が起き、メモリセルが正常に動作しなくなる虞がある。
【０１６３】
これに対し、本実施の形態では、図１７を用いて説明したＣＭＰ法による研磨工程において、アルカリ性水溶液を含むスラリを用いて層間絶縁膜ＩＬ１、絶縁膜ＩＦ７およびシリサイド層Ｓ１（図１６参照）の研磨を行っている。このため、図１７に示す薄いシリサイド層Ｓ２が制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うように形成される。酸性水溶液（酸性溶剤）を含むスラリを用いて上記研磨を行った場合、酸性水溶液にシリサイド層を構成する金属が溶けるため、図４９に示すように、研磨後にシリサイド層Ｓ２（図１７参照）が残らないが、ここではアルカリ性水溶液を用いて研磨を行っているため、シリサイド層Ｓ２が形成される。
【０１６４】
このように制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面がシリサイド層Ｓ２に覆われた状態で図２２に示す金属膜ＭＦ２の成膜工程を行えば、形成された金属膜ＭＦ２と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間にシリサイド層Ｓ２が介在する。このため、図５１に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの内部のシリコンが金属膜ＭＦ２内に拡散することを防ぐことができる。
【０１６５】
よって、その後熱処理を行った図２３に示すシリサイド層Ｓ３を形成しても、ＯＮＯ膜ＯＮ上にシリサイド層Ｓ３は形成されない。このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが、シリサイド層Ｓ３を介して短絡すること、およびシリサイド層Ｓ３が接近することに起因して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の耐圧が低下することを防ぐことができる。
【０１６６】
また、図２２に示す金属膜ＭＦ２をスパッタリング法により成膜する際に、シリサイド層Ｓ２が保護膜として働くため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するシリコンが飛散することを防ぐことができる。このため、金属膜ＭＦ２の成膜後に熱処理を行ってシリサイド層Ｓ３を形成する際、ＯＮＯ膜ＯＮ上にシリサイド層Ｓ３は形成されない。
【０１６７】
このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが、シリサイド層Ｓ３を介して短絡すること、およびシリサイド層Ｓ３が接近することに起因して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の耐圧が低下することを防ぐことができる。
【０１６８】
以上により、本実施の形成では、半導体装置の信頼性を向上させることができる。
【０１６９】
また、本実施の形態では、図２２に示す金属膜ＭＦ２を形成する際に、金属膜ＭＦ１（図１４参照）、バリア導体膜ＢＭおよびシード膜ＳＤ（図２５参照）の形成時にターゲットＴＧ（図１３参照）に供給するエネルギーよりも低いエネルギーをターゲットＴＧに供給してスパッタリングを行っている。このため、図２２に示すように、シリサイド層Ｓ２を破壊することなく、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上にシリサイド層Ｓ２を介して金属膜ＭＦ２を形成することができる。
【０１７０】
したがって、図２３を用いて説明したシリサイド化工程において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ２から露出しておらず、金属膜ＭＦ２に接していないため、図４９を用いて説明した金属膜ＭＦ２内へのシリコンの拡散および図５０を用いて説明したスパッタリングによるシリコンの飛散を防ぐことができる。したがって、制御ゲート電極ＣＧ上のシリサイド層Ｓ３およびメモリゲート電極ＭＧ上のシリサイド層Ｓ３を介してゲート電極同士が短絡すること、およびシリサイド層Ｓ３が接近することに起因して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の耐圧が低下することを防ぐことができる。
【０１７１】
また、図２２に示す金属膜ＭＦ２を形成する際に、金属膜ＭＦ１（図１４参照）の形成時にターゲットＴＧ（図１３参照）に供給するエネルギーと同様のエネルギー（例えば１０〜２０ｋＷ）をターゲットＴＧに供給してスパッタリングを行ってもよい。この場合であっても、図２２に示す制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ２により保護されているため、シリコンの拡散および飛散に起因する短絡および耐圧の低下を防ぐことができる。
【０１７２】
このように比較的高いエネルギーでスパッタリングを行って金属膜ＭＦ２を形成すれば、金属膜ＭＦ２の堆積速度が速くなるため、半導体装置の製造に要する時間を短縮することができる。つまり、半導体装置の製造コストを低減することができる。
【０１７３】
また、本実施の形態では、図２２に示すシリサイド層Ｓ２を研磨工程で形成しており、シリサイド層Ｓ２を形成するためのサリサイド工程を追加していないため、半導体装置の製造コストの増大を防ぐことができる。
【０１７４】
＜変形例１について＞
前記実施の形態では、図２２に示す金属膜ＭＦ２を形成する際のスパッタリング工程においてターゲットＴＧ（図１３参照）に供給するエネルギーを小さくすることで、シリサイド層Ｓ２の破壊およびメモリセル領域１Ａの各ゲート電極を構成するシリコンの飛散を防ぐことについて説明した。これに対し、以下に説明するように、スパッタリング装置内に多孔板を配置するコリメートスパッタリング法を用いても、シリサイド層Ｓ２の破壊およびメモリセル領域１Ａの各ゲート電極を構成するシリコンの飛散を防ぐこと効果を得ることができる。
【０１７５】
図２９に、本実施の形態の半導体装置の変形例１で用いるスパッタリング装置の断面を示す。このスパッタリング装置の構成は図１３を用いて説明した装置とほぼ同じであるが、チャンバＣＨＭＳ内において、半導体ウエハＷＦとターゲットＴＧとの間に、多孔板（コリメータ、コリメート板）ＣＦが配置されている点で、図１３に示す装置と異なる。多孔板ＣＦは、例えば上面から下面に貫通する孔部（貫通孔）を多数有する金属板であり、多数の当該孔部のそれぞれは、半導体ウエハＷＦの主面に対して垂直な方向に延在している。
【０１７６】
このように、スパッタされて半導体ウエハＷＦの主面に対し斜め方向に飛行する金属粒子は、格子状のコリメータに阻まれて半導体ウエハＷＦの主面に到達することはできず、飛行する方向のうち、当該主面に対して垂直な成分を多く有する金属粒子のみが半導体ウエハＷＦに到達する。これにより、例えばターゲットＴＧに対して例えば１０〜２０ｋＷの電力を供給してスパッタリングを行っても、斜め方向から入射する粒子によって図２２に示すシリサイド層Ｓ２の破壊されること、および、メモリセル領域１Ａの各ゲート電極を構成するシリコンが飛散することを防ぐことができる。
【０１７７】
なお、スパッタリング工程では、多孔板ＣＦに接地電圧を印加することで、ターゲットＴＧからスパッタされた金属粒子のうち、半導体ウエハＷＦの主面に対して斜めに入射する粒子を多孔板ＣＦに付着させて捕獲してもよい。
【０１７８】
＜変形例２について＞
前記実施の形態では、図２２に示す金属膜ＭＦ２を形成する際のスパッタリング工程においてターゲットＴＧ（図１３参照）に供給するエネルギーを小さくすることで、シリサイド層Ｓ２の破壊およびメモリセル領域１Ａの各ゲート電極を構成するシリコンの飛散を防ぐことについて説明した。これに対し、以下に説明するように、スパッタリング装置内に多孔板を配置するコリメートスパッタリング法を用いても、シリサイド層Ｓ２の破壊およびメモリセル領域１Ａの各ゲート電極を構成するシリコンの飛散を防ぐこと効果を得ることができる。
【０１７９】
図３０に、本実施の形態の半導体装置の変形例２で用いるスパッタリング装置の断面を示す。図３０は、本変形例において用いるスパッタリング装置を示す断面図である。このスパッタリング装置の構成は図１３を用いて説明した装置とほぼ同じであるが、チャンバＣＨＭＳの縦方向の長さが長い点、つまり、半導体ウエハＷＦとターゲットＴＧとの間隔が大きい点で、図１３に示す装置と異なる。すなわち、本変形例のスパッタリング装置は、ロングスロースパッタ法によりスパッタリングを行うために用いられる。
【０１８０】
このように、ロングスロースパッタを行うことで、スパッタされて金属粒子が飛行する方向のうち、当該主面に対して斜めの成分を多く有する粒子は、ターゲットＴＧおよび半導体ウエハＷＦの間隔が長いために半導体ウエハＷＦに到達しない。よって、前記変形例１と同様に、スパッタされて金属粒子が飛行する方向のうち、当該主面に対して垂直な成分を多く有する金属粒子のみが半導体ウエハＷＦに到達する。
【０１８１】
これにより、例えばターゲットＴＧに対して例えば１０〜２０ｋＷの電力を供給してスパッタリングを行っても、斜め方向から入射する粒子によって図２２に示すシリサイド層Ｓ２の破壊されること、および、メモリセル領域１Ａの各ゲート電極を構成するシリコンが飛散することを防ぐことができる。
【０１８２】
（実施の形態２）
以下では、前記実施の形態１と異なり、研磨工程により薄いシリサイド層Ｓ２（図２２参照）を形成せずに、制御ゲート電極およびメモリゲート電極の短絡およびそれらのゲート電極間の耐圧低下を防ぐことについて、図３１〜図３４を用いて説明する。図３１〜図３４は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３１〜図３４では、図１などと同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１８３】
本実施の形態の製造工程では、まず、図１〜図１６を用いて説明した工程を行った後、図３１に示すように、ＣＭＰ法を用いた研磨工程を行うことで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。当該研磨では、アルカリ性水溶液を含まないスラリを用いてＣＭＰ法による研磨を行うため、上記各ゲート電極上に薄いシリサイド層Ｓ２（図２２参照）は形成されない。
【０１８４】
次に、図３２に示すように、図１８〜図２１を用いて説明した工程を行った後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを露出し、ダミーゲート電極ＤＧを覆う絶縁膜ＩＦ１０のパターンを形成する。その後、図１３を用いて説明したスパッタリング装置を用い、ターゲットＴＧに１ｋＷ以上１０ｋＷ未満の電力を供給してスパッタリングを行うことで、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜ＩＦ１０上に、例えばニッケル白金（ＮｉＰｔ）からなる金属膜ＭＦ２を形成（堆積）する。ここでは、前記実施の形態１と同様に、にする。
【０１８５】
つまり、図１３に示す装置を用いて上記スパッタリングを行う場合、当該スパッタリングにおいてターゲットに供給する電力は、図２６を用いて説明したバリア導体膜ＢＭおよびシード膜ＳＤを形成する際のスパッタリングにおいてターゲットに供給する電力よりも小さい。
【０１８６】
または、図１３に示す装置ではなく、図２９若しくは図３０に示す装置を用いてもよい。つまり、図２９を用いるコリメートスパッタリング法を用いるか、図３０を用いて説明したロングスロースパッタ法を用いてスパッタリングを行い、これにより金属膜ＭＦ２を形成してもよい。
【０１８７】
つまり、図３０に示す装置を用いて上記スパッタリングを行う場合、当該スパッタリングにおけるターゲットと半導体ウエハとの間の距離は、図２６を用いて説明したバリア導体膜ＢＭおよびシード膜ＳＤを形成する際のスパッタリングにおけるターゲットと半導体ウエハとの間の距離よりも長い。
【０１８８】
このとき、図３２において露出する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上に金属膜ＭＦ２を堆積するため、金属膜ＭＦ２と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面とは互いに接する。
【０１８９】
次に、図３３に示すように、図２３を用いて説明した工程と同様のシリサイド化工程を行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接するシリサイド層Ｓ３を形成する。
【０１９０】
次に、図３４に示すように、図２４〜図２７を用いて説明した工程を行うことで、本実施の形態の半導体装置を製造することができる。
【０１９１】
本実施の形態では、図１３を用いて説明した装置を用いて金属膜ＭＦ２（図５２参照）を形成する際に、金属膜ＭＦ１（図１４参照）、バリア導体膜ＢＭおよびシード膜ＳＤ（図２５参照）の形成時にターゲットＴＧ（図１３参照）に供給するエネルギーよりも低いエネルギーをターゲットＴＧに供給してスパッタリングを行っている。または、図２９若しくは図３０に示す装置を用いて金属膜ＭＦ２（図５２参照）を形成している。
【０１９２】
したがって、スパッタリングにより飛散する金属粒子が制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に衝突するエネルギーを低減することができるため、図５０を用いて説明したシリコンの飛散を抑えることができる。よって、図３３に示すシリサイド層Ｓ３を形成した場合に、制御ゲート電極ＣＧ上のシリサイド層Ｓ３およびメモリゲート電極ＭＧ上のシリサイド層Ｓ３を介してゲート電極同士が短絡すること、およびシリサイド層Ｓ３が接近することに起因して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の耐圧が低下することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１９３】
＜変形例について＞
以下では、図３１を用いて説明したように、研磨工程において薄いシリサイド層Ｓ２（図１７参照）を形成せず、そのような薄膜のシリサイド層を形成するためのサリサイド工程を追加することについて、図３５〜図３９を用いて説明する。図３５〜図３９は、本変形例の半導体装置の製造工程を説明する断面図である。図３５〜図３９では、図１などと同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１９４】
本変形例の製造工程では、まず、図３１を用いて説明した工程を行い、続いて図１８〜図２１を用いて説明した工程を行った後、図３５に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを露出し、ダミーゲート電極ＤＧを覆う絶縁膜ＩＦ１０を形成し、続いて、スパッタリング法を用いて、半導体基板ＳＢ上に金属膜ＭＦ３を形成する。
【０１９５】
金属膜ＭＦ３は、図５２に示す金属膜ＭＦ２と同様に、低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いて形成する。よって、ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上にシリサイド層が形成されていないため、それらの上面に接して金属膜ＭＦ３が堆積されるが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面のシリコンがスパッタリングにより飛散することを防ぐことができる。
【０１９６】
次に、図３６に示すように、７０℃未満の低温で半導体基板ＳＢを加熱することで、金属膜ＭＦ３と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面のシリコンとを反応させ、これにより制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面上に薄いシリサイド層Ｓ４を形成する。シリサイド層Ｓ４の膜厚は、シリサイド層Ｓ１よりも小さい。その後、反応しなかった余分な金属膜ＭＦ３を除去する。
【０１９７】
次に、図３７に示すように、図２２を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１上に金属膜ＭＦ２を形成する。つまり、金属膜ＭＦ２を形成するために行うスパッタリング工程では、低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いることができる。また、金属膜ＭＦ１（図１４参照）の形成時にターゲットＴＧ（図１３参照）に供給するエネルギーと同様のエネルギー（例えば１０〜２０ｋＷ）をターゲットＴＧに供給してスパッタリングを行うこともできる。
【０１９８】
低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いた場合、シリサイド層Ｓ４の破壊を防ぐことができる。また、１０〜２０ｋＷ程度の高エネルギーを用いてスパッタリングを行っても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ４により保護されているため、シリコンの拡散および飛散に起因する短絡および耐圧の低下を防ぐことができる。高エネルギーでスパッタリングを行う場合には、金属膜ＭＦ２の堆積速度を速める効果を得ることができる。
【０１９９】
次に、図３８に示すように、熱処理によるシリサイド化を行って制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接するシリサイド層Ｓ５を形成した後、余分な金属膜ＭＦ２を除去する。ここでは、シリサイド層Ｓ４はシリサイド層Ｓ５と一体となっており、図示していない。すなわち、シリサイド層Ｓ５は、シリサイド層Ｓ４よりも膜厚が大きい。
【０２００】
次に、図３９に示すように、図２４〜図２７を用いて説明した工程を行うことで、本変形例の半導体装置を製造することができる。
【０２０１】
本変形例では、図３７に示す薄いシリサイド層Ｓ４により制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆った状態でシリサイド化を行い、これによりシリサイド層Ｓ５（図３８参照）を形成している。したがって、シリサイド層Ｓ５を形成するために堆積する金属膜ＭＦ２（図３７参照）内へのシリコンの拡散、および、スパッタリング時におけるシリコンの飛散に起因して、短絡および耐圧の低下が発生することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０２０２】
また、上記変形例では、図３５に示す金属膜ＭＦ３を形成する工程と、熱処理工程と、金属膜ＭＦ３を除去する工程とを行ってシリサイド層Ｓ４を形成しているが、これらの工程を行わず、金属膜ＭＦ２（図３７参照）を形成するスパッタリング工程中にシリサイド層Ｓ４を形成し、続けてシリサイド層Ｓ５（図３８参照）を形成してもよい。これは、金属膜ＭＦ２の前処理として、比較的高温でケミカルドライエッチングを行うことで実現が可能である。
【０２０３】
つまり、図３２を用いて説明した工程において、ゲート電極Ｇ１および絶縁膜ＩＦ１０を形成した後、金属膜ＭＦ２を形成するための前処理として、ケミカルドライエッチングを行う。これにより、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧなどの上面上の不純物を除去する。このケミカルドライエッチングでは半導体ウエハ、つまり半導体基板ＳＢおよびその上の構造体を１００〜２００℃に加熱する。その後、層間絶縁膜ＩＬ１上に金属膜ＭＦ２を堆積するためのスパッタリングを行う。
【０２０４】
このスパッタリング工程中の半導体ウエハは、直前の上記ケミカルドライエッチングにより加熱された影響で、例えば７０℃未満の比較的高い温度を有している。このため、スパッタリング中の初期に堆積される金属膜とシリコンとが熱により反応することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ４（図３７参照）が形成される。したがって、その後続けて行われるスパッタリング中に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面のシリコンが飛散することを防ぐことができる。
【０２０５】
上記のようにしてスパッタリングを行うことで、図３７に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上に、シリサイド層Ｓ４を介して金属膜ＭＦ２を形成する。その後の工程は、図３８および図３９を用いて説明した工程を行うことで、シリサイド層Ｓ５により上面を覆われた制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む半導体装置を製造することができる。
【０２０６】
ここでは、上記変形例のように金属膜ＭＦ３（図３５参照）の形成工程、シリサイド層Ｓ４を形成するための加熱工程、および金属膜ＭＦ３の除去工程を省略することができるため、製造工程を簡略化することができる。よって、半導体装置の製造コストを低減することができる。
【０２０７】
（実施の形態３）
以下では、前記実施の形態１と異なり、制御ゲート電極およびメモリゲート電極のそれぞれの上面を後退させることで、それらのゲート電極間の短絡および耐圧低下を防ぐことについて、図４０〜図４３を用いて説明する。図４０〜図４３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図４０〜図４３では、図１などと同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０２０８】
本実施の形態の製造工程では、まず、図３１を用いて説明した工程を行い、続いて図１８〜図２１を用いて説明した工程を行った後、図４０に示すように、ドライエッチングを行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を半導体基板ＳＢの主面側に後退させる。
【０２０９】
ここでは、ＯＮＯ膜ＯＮに対して選択比のあるドライエッチングを行う。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面の高さは、ＯＮＯ膜ＯＮの最も高い位置の上面の高さよりも低くなる。このようにドライエッチングによりエッチバックを行うため、図１７に示すシリサイド層Ｓ２が形成されていたとしても、シリサイド層Ｓ２は除去される。このため、エッチバック後の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面露出している。当該エッチバックにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上には溝が形成される。
【０２１０】
次に、図２２を用いて説明した工程と同様の工程を行うことで、絶縁膜ＩＦ１０を形成した後、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜ＩＦ１０の上に金属膜ＭＦ２を形成する。金属膜ＭＦ２は上記溝を埋め込み、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接して形成される。
【０２１１】
ここでは、低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いて形成する。よって、金属膜ＭＦ２を堆積する際、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面のシリコンがスパッタリングにより飛散することを防ぐことができる。
【０２１２】
次に、図４２に示すように、図２３を用いて説明した工程と同様の工程を行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接するシリサイド層Ｓ３を形成し、その後余分な金属膜ＭＦ２を除去する。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はエッチバックされているため、それらのゲート電極上に形成された２つのシリサイド層Ｓ３のそれぞれの上面の高さは、ＯＮＯ膜ＯＮの最上面の高さよりも低い。つまり、シリサイド層Ｓ３を形成しても上記溝は完全には埋め込まれていない。
【０２１３】
次に、図４３に示すように、図２４〜図２７を用いて説明した工程を行うことで、本実施の形態の半導体装置を製造することができる。
【０２１４】
本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を後退させることで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間のＯＮＯ膜ＯＮにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の絶縁性を高めることができる。
【０２１５】
すなわち、仮に図４９を用いて説明したシリコンの拡散および図５０を用いて説明したシリコンの飛散が生じても、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびそれらの上の２つのシリサイド層Ｓ３よりも上面の高さが高いＯＮＯ膜ＯＮが存在するため、それらのシリサイド層Ｓ３同士の間における短絡の発生および耐圧の低下を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０２１６】
＜変形例について＞
以下では、制御ゲート電極およびメモリゲート電極のそれぞれの上面をエッチバックにより後退させ、かつ、それらのゲート電極の上面を保護する薄いシリサイド層を形成するサリサイド工程を追加して行うことについて、図４４〜図４８を用いて説明する。図４４〜図４８は、本変形例の半導体装置の製造工程を説明する断面図である。図４４〜図４８では、図１などと同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０２１７】
本変形例の製造工程では、まず、図４０を用いて説明した工程を行った後、図４４に示すように、ダミーゲート電極ＤＧを覆う絶縁膜ＩＦ１０を形成し、続いて、スパッタリング法を用いて、半導体基板ＳＢ上に金属膜ＭＦ３を形成する。
【０２１８】
金属膜ＭＦ３は、図５２に示す金属膜ＭＦ２と同様に、低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いて形成する。よって、ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上にシリサイド層が形成されていないため、それらの上面に接して金属膜ＭＦ３が堆積されるが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面のシリコンがスパッタリングにより飛散することを防ぐことができる。
【０２１９】
次に、図４５に示すように、７０℃未満の低温で半導体基板ＳＢを加熱することで、金属膜ＭＦ３と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面のシリコンとを反応させ、これにより制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面上に薄いシリサイド層Ｓ４を形成する。シリサイド層Ｓ４の膜厚は、シリサイド層Ｓ１よりも小さい。その後、反応しなかった余分な金属膜ＭＦ３を除去する。
【０２２０】
次に、図４６に示すように、図２２を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１上に金属膜ＭＦ２を形成する。つまり、金属膜ＭＦ２を形成するために行うスパッタリング工程では、低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いることができる。また、金属膜ＭＦ１（図１４参照）の形成時にターゲットＴＧ（図１３参照）に供給するエネルギーと同様のエネルギー（例えば１０〜２０ｋＷ）をターゲットＴＧに供給してスパッタリングを行うこともできる。
【０２２１】
低エネルギーのスパッタリング法（図１３参照）、コリメートスパッタリング法（図２９参照）またはロングスロースパッタ法（図３０参照）を用いた場合、シリサイド層Ｓ４の破壊を防ぐことができる。また、１０〜２０ｋＷ程度の高エネルギーを用いてスパッタリングを行っても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はシリサイド層Ｓ４により保護されているため、シリコンの拡散および飛散に起因する短絡および耐圧の低下を防ぐことができる。高エネルギーでスパッタリングを行う場合には、金属膜ＭＦ２の堆積速度を速める効果を得ることができる。
【０２２２】
次に、図４７に示すように、熱処理によるシリサイド化を行って制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接するシリサイド層Ｓ５を形成した後、余分な金属膜ＭＦ２を除去する。ここでは、シリサイド層Ｓ４はシリサイド層Ｓ５と一体となっており、図示していない。すなわち、シリサイド層Ｓ５は、シリサイド層Ｓ４よりも膜厚が大きい。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面はエッチバックされているため、それらのゲート電極上に形成された２つのシリサイド層Ｓ５のそれぞれの上面の高さは、ＯＮＯ膜ＯＮの最上面の高さよりも低い。つまり、シリサイド層Ｓ５を形成しても上記溝は完全には埋め込まれていない。
【０２２３】
次に、図４８に示すように、図２４〜図２７を用いて説明した工程を行うことで、本変形例の半導体装置を製造することができる。
【０２２４】
本変形例では、図４７に示す薄いシリサイド層Ｓ４により制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆った状態でシリサイド化を行い、これによりシリサイド層Ｓ５（図４７参照）を形成している。したがって、シリサイド層Ｓ５を形成するために堆積する金属膜ＭＦ２（図４６参照）内へのシリコンの拡散、および、スパッタリング時におけるシリコンの飛散に起因して、短絡および耐圧の低下が発生することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０２２５】
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を後退させることで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間のＯＮＯ膜ＯＮにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間の絶縁性を高めることができる。
【０２２６】
すなわち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびそれらの上の２つのシリサイド層Ｓ５よりも上面の高さが高いＯＮＯ膜ＯＮが存在するため、それらのシリサイド層Ｓ５同士の間における短絡の発生および耐圧の低下を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０２２７】
また、上記変形例では、図４４に示す金属膜ＭＦ３を形成する工程と、熱処理工程と、金属膜ＭＦ３を除去する工程とを行ってシリサイド層Ｓ４を形成しているが、これらの工程を行わず、金属膜ＭＦ２（図４６参照）を形成するスパッタリング工程中にシリサイド層Ｓ４を形成し、続けてシリサイド層Ｓ５（図４７参照）を形成してもよい。これは、金属膜ＭＦ２の前処理として、比較的高温でケミカルドライエッチングを行うことで実現が可能である。
【０２２８】
つまり、図４１を用いて説明した工程において、ゲート電極Ｇ１および絶縁膜ＩＦ１０を形成した後、金属膜ＭＦ２を形成するための前処理として、ケミカルドライエッチングを行う。これにより、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧなどの上面上の不純物を除去する。このケミカルドライエッチングでは半導体ウエハ、つまり半導体基板ＳＢおよびその上の構造体を１００〜２００℃に加熱する。その後、層間絶縁膜ＩＬ１上に金属膜ＭＦ２を堆積するためのスパッタリングを行う。
【０２２９】
このスパッタリング工程中の半導体ウエハは、直前の上記ケミカルドライエッチングにより加熱された影響で、例えば７０℃未満の比較的高い温度を有している。このため、スパッタリング中の初期に堆積される金属膜とシリコンとが熱により反応することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ４（図４６参照）が形成される。したがって、その後続けて行われるスパッタリング中に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面のシリコンが飛散することを防ぐことができる。
【０２３０】
上記のようにしてスパッタリングを行うことで、図４６に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上に、シリサイド層Ｓ４を介して金属膜ＭＦ２を形成する。その後の工程は、図４７および図４８を用いて説明した工程を行うことで、シリサイド層Ｓ５により上面を覆われた制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む半導体装置を製造することができる。
【０２３１】
ここでは、上記変形例のように金属膜ＭＦ３（図４４参照）の形成工程、シリサイド層Ｓ４を形成するための加熱工程、および金属膜ＭＦ３の除去工程を省略することができるため、製造工程を簡略化することができる。よって、半導体装置の製造コストを低減することができる。
【０２３２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２３３】
１Ａ    メモリセル領域
１Ｂ    周辺回路領域
ＣＧ    制御ゲート電極
ＤＦ    拡散領域
ＥＸ    エクステンション領域
Ｇ１    ゲート電極
ＧＩ    ゲート絶縁膜
ＨＫ    絶縁膜
ＩＦ１〜ＩＦ１０    絶縁膜
ＩＬ１〜ＩＬ３    層間絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＭＦ１〜ＭＦ３    金属膜
ＯＮ    ＯＮＯ膜
Ｑ１    ＭＩＳＦＥＴ
ＳＢ    半導体基板
Ｓ１〜Ｓ５    シリサイド層
ＳＴ    素子分離領域
ＳＷ    サイドウォール
ＴＮ    金属膜
【図１】
0006556567.tif 000002
【図２】
0006556567.tif 000003
【図３】
0006556567.tif 000004
【図４】
0006556567.tif 000005
【図５】
0006556567.tif 000006
【図６】
0006556567.tif 000007
【図７】
0006556567.tif 000008
【図８】
0006556567.tif 000009
【図９】
0006556567.tif 000010
【図１０】
0006556567.tif 000011
【図１１】
0006556567.tif 000012
【図１２】
0006556567.tif 000013
【図１３】
0006556567.tif 000014
【図１４】
0006556567.tif 000015
【図１５】
0006556567.tif 000016
【図１６】
0006556567.tif 000017
【図１７】
0006556567.tif 000018
【図１８】
0006556567.tif 000019
【図１９】
0006556567.tif 000020
【図２０】
0006556567.tif 000021
【図２１】
0006556567.tif 000022
【図２２】
0006556567.tif 000023
【図２３】
0006556567.tif 000024
【図２４】
0006556567.tif 000025
【図２５】
0006556567.tif 000026
【図２６】
0006556567.tif 000027
【図２７】
0006556567.tif 000028
【図２８】
0006556567.tif 000029
【図２９】
0006556567.tif 000030
【図３０】
0006556567.tif 000031
【図３１】
0006556567.tif 000032
【図３２】
0006556567.tif 000033
【図３３】
0006556567.tif 000034
【図３４】
0006556567.tif 000035
【図３５】
0006556567.tif 000036
【図３６】
0006556567.tif 000037
【図３７】
0006556567.tif 000038
【図３８】
0006556567.tif 000039
【図３９】
0006556567.tif 000040
【図４０】
0006556567.tif 000041
【図４１】
0006556567.tif 000042
【図４２】
0006556567.tif 000043
【図４３】
0006556567.tif 000044
【図４４】
0006556567.tif 000045
【図４５】
0006556567.tif 000046
【図４６】
0006556567.tif 000047
【図４７】
0006556567.tif 000048
【図４８】
0006556567.tif 000049
【図４９】
0006556567.tif 000050
【図５０】
0006556567.tif 000051
【図５１】
0006556567.tif 000052