(57)【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、前記第１及び第２の電極間の酸化物半導体層を含む電流経路と、前記電流経路のオン／オフを制御する制御端子と、前記制御端子及び前記酸化物半導体層間の絶縁層と、前記第１の電極及び前記酸化物半導体層間並びに前記絶縁層及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第１の酸化物層と、前記第２の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第２の酸化物層と、を具備するトランジスタ。
【請求項２】
第１の電極と、第２の電極と、前記第１及び第２の電極間の酸化物半導体層を含む電流経路と、前記電流経路のオン／オフを制御する制御端子と、前記制御端子及び前記酸化物半導体層間の絶縁層と、前記第１の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第１の酸化物層と、前記第２の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第２の酸化物層と、を具備し、
前記第１及び第２の酸化物層における酸化物の標準生成エネルギーは、前記酸化物半導体層における酸化物の標準生成エネルギーよりも小さいトランジスタ。
【請求項３】
前記第１及び第２の酸化物層における酸化物の標準生成エネルギーは、前記酸化物半導体層における酸化物の標準生成エネルギーよりも小さい請求項１に記載のトランジスタ。
【請求項４】
第１の電極と、第２の電極と、前記第１及び第２の電極間の酸化物半導体層を含む電流経路と、前記電流経路のオン／オフを制御する制御端子と、前記制御端子及び前記酸化物半導体層間の絶縁層と、前記第１の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第１の酸化物層と、前記第２の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第２の酸化物層と、を具備し、
前記酸化物半導体層は、インジウム-ガリウム-亜鉛-酸化物を含み、
前記第１及び第２の酸化物層は、インジウム-ガリウム-シリコン-酸化物、ガリウム酸化物、アルミニウム酸化物、及び、ハフニウム酸化物のうちの１つを含む、トランジスタ。
【請求項５】
前記酸化物半導体層は、インジウム-ガリウム-亜鉛-酸化物を含み、
前記第１及び第２の酸化物層は、インジウム-ガリウム-シリコン-酸化物、ガリウム酸化物、アルミニウム酸化物、及び、ハフニウム酸化物のうちの１つを含む、請求項１乃至３のいずれか１項に記載のトランジスタ。
【請求項６】
前記第１及び第２の電極は、半導体基板の上面よりも上に配置され、前記電流経路は、前記上面に交差する方向に沿って配置される、請求項１乃至５のいずれか１項に記載のトランジスタ。
【請求項７】
前記制御端子は、半導体基板の上面に沿う方向に延びる導電線に接続される制御電極であり、前記酸化物半導体層は、前記制御電極を貫通する、請求項１乃至６のいずれか１項に記載のトランジスタ。
【請求項８】
請求項１乃至７のいずれか１項に記載のトランジスタと、前記第１及び第２の電極の一方に接続されるキャパシタと、前記第１及び第２の電極の他方に接続される第１の導電線と、前記制御端子に接続される第２の導電線と、を具備し、前記第１及び第２の導電線は、互いに交差する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、トランジスタ及び半導体記憶装置に関する。
【背景技術】
【０００２】
ＦＥＴ（Field Effect Transistor）などのトランジスタは、オフリーク特性に優れていること、即ち、オフ時のリーク電流が無い又は小さいことが望ましい。酸化物半導体層をチャネルとするトランジスタは、オフリーク特性に優れたトランジスタとして近年注目を集めている。しかし、酸化物半導体層をチャネルとする場合、酸化物半導体層と金属電極との間に高抵抗の金属酸化物層が形成され、コンタクト抵抗が増大することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１０９４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、酸化物半導体層をチャネルとするトランジスタのコンタクト抵抗を低減する技術を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、トランジスタは、第１の電極と、第２の電極と、前記第１及び第２の電極間の酸化物半導体層を含む電流経路と、前記電流経路のオン／オフを制御する制御端子と、前記制御端子及び前記酸化物半導体層間の絶縁層と、前記第１の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第１の酸化物層と、前記第２の電極及び前記酸化物半導体層間に配置され、前記酸化物半導体層と異なる第２の酸化物層と、を備える。
【図面の簡単な説明】
【０００６】
【図１】トランジスタの実施例を示す斜視図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】ＤＲＡＭのメモリセルアレイの実施例を示す斜視図。
【図４】図３のデバイス構造の等価回路を示す回路図。
【図５Ａ】キャパシタ及び選択トランジスタの詳細を示す斜視図。
【図５Ｂ】キャパシタ及び選択トランジスタの詳細を示す斜視図。
【図６Ａ】図５ＡのＶＩ−ＶＩ線に沿う断面図。
【図６Ｂ】図５ＢのＶＩ−ＶＩ線に沿う断面図。
【図７Ａ】イコライズトランジスタの詳細を示す斜視図。
【図７Ｂ】イコライズトランジスタの詳細を示す斜視図。
【図８Ａ】図７ＡのＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図８Ｂ】図７ＢのＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】選択トランジスタの製造方法の一工程を示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】選択トランジスタの製造方法の一工程を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】選択トランジスタの製造方法の一工程を示す断面図。
【図１４】選択トランジスタの製造方法の一工程を示す断面図。
【図１５】選択トランジスタの製造方法の一工程を示す断面図。
【図１６】選択トランジスタの製造方法の一工程を示す断面図。
【図１７】選択トランジスタの製造方法の一工程を示す断面図。
【図１８】選択トランジスタの製造方法の一工程を示す断面図。
【図１９】選択トランジスタの製造方法の一工程を示す断面図。
【図２０】選択トランジスタの製造方法の一工程を示す断面図。
【図２１】選択トランジスタの製造方法の一工程を示す断面図。
【図２２】選択トランジスタの製造方法の一工程を示す断面図。
【図２３】応用例に係わるＤＲＡＭ示す平面図。
【図２４Ａ】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２４Ｂ】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施例を説明する。  
（実施例）  
本実施例は、いわゆる縦型トランジスタを対象とする。縦型トランジスタとは、チャネルが半導体基板の表面よりも上にあり、かつ、チャネルを流れる電流が半導体基板の表面に交差する方向に流れるトランジスタのことをいうものとする。また、本実施例は、酸化物半導体層をチャネルとするトランジスタを対象とする。このようなトランジスタは、オフリーク特性に優れているからである。
【０００８】
（トランジスタ）  
図１は、トランジスタの実施例を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【０００９】
トランジスタＴは、半導体基板１１の表面よりも上に配置される。トランジスタＴは、第１の電極Ｅ１と、第１の電極Ｅ１よりも上の第２の電極Ｅ２と、第１及び第２の電極Ｅ１，Ｅ２間のゲート電極Ｇと、第１及び第２の電極Ｅ１，Ｅ２間に接続され、ゲート電極Ｇを貫通する酸化物半導体層ＳｏＬと、ゲート電極Ｇ及び酸化物半導体層ＳｏＬ間のゲート絶縁層ＩＬと、を備える。
【００１０】
第１及び第２の電極Ｅ１，Ｅ２及びゲート電極Ｇは、例えば、銅(Cu)及びタングステン(W)のうちの１つを含む。酸化物半導体層ＳｏＬは、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）を含む。
【００１１】
酸化物半導体層ＳｏＬは、トランジスタＴのチャネルとして機能する。従って、優れたオフリーク特性を持つトランジスタＴを実現可能である。チャネルを流れる電流は、半導体基板１１の表面に交差する方向となるため、トランジスタＴは、縦型トランジスタである。また、ゲート電極Ｇが酸化物半導体層ＳｏＬの側面を取り囲んでおり、その部分がチャネルとして機能するため、大きな駆動力（チャネル幅）を実現可能である。
【００１２】
酸化物半導体層ＳｏＬは、酸素を含む。従って、酸化物半導体層ＳｏＬ内の酸素は、酸化物半導体層ＳｏＬと第１の電極Ｅ１との界面、及び、酸化物半導体層ＳｏＬと第２の電極Ｅ２との界面、にそれぞれ金属酸化物層を形成する場合がある。この金属酸化物層は、第１及び第２の電極Ｅ１，Ｅ２内に含まれる金属の酸化物であり、高抵抗である。
【００１３】
補助層ＳＬ１，ＳＬ２は、この金属酸化物層の形成を防ぐため、少なくとも、酸化物半導体層ＳｏＬと第１の電極Ｅ１との間、及び、酸化物半導体層ＳｏＬと第２の電極Ｅ２との間、に設けられる。即ち、補助層ＳＬ１，ＳＬ２は、酸化物半導体層ＳｏＬ内の酸素と第１の電極Ｅ１内の金属との反応、及び、酸化物半導体層ＳｏＬ内の酸素と第２の電極Ｅ２内の金属との反応を防止するバリア層として機能する。
【００１４】
補助層ＳＬ１，ＳＬ２は、バリア層としての機能を有していれば、どのような材料を用いても構わない。但し、トランジスタＴのチャネルが酸化物半導体層ＳｏＬであることから、一般的に使用されるバリアメタルを使用するのは望ましくない。なぜなら、酸化物半導体層ＳｏＬ内の酸素とバリアメタル内の金属が反応して、高抵抗な金属酸化物層を形成してしまうからである。
【００１５】
そこで、本実施例では、補助層ＳＬ１，ＳＬ２も、酸化物層であるのが望ましい。但し、補助層ＳＬ１，ＳＬ２は、補助層ＳＬ１，ＳＬ２内の酸素が第１及び第２の電極Ｅ１，Ｅ２内の金属と反応することを防止するため、酸素の解離エネルギー(dissociation energy)が大きい材料を選択する。ここで、酸素の解離エネルギーとは、補助層ＳＬ１，ＳＬ２としての酸化物層から酸素を抜き取るために必要なエネルギーのことである。
【００１６】
例えば、補助層ＳＬ１，ＳＬ２における酸素の解離エネルギーは、少なくとも、酸化物半導体層ＳｏＬにおける酸素の解離エネルギーよりも大きいことが必要である。これにより、補助層ＳＬ１と第１の電極Ｅ１との間、及び、補助層ＳＬ２と第２の電極Ｅ２との間、にそれぞれ高抵抗の金属酸化物層が形成されることを防止できるからである。
【００１７】
酸化物層における酸素の解離エネルギーは、酸化物層における酸化物の標準生成エネルギー(standard energy of formation)で言い換えることも可能である。即ち、補助層ＳＬ１，ＳＬ２における酸素の解離エネルギーが酸化物半導体層ＳｏＬにおける酸素の解離エネルギーよりも大きいとは、補助層ＳＬ１，ＳＬ２における酸化物の標準生成エネルギーが酸化物半導体層ＳｏＬにおける酸化物の標準生成エネルギーよりも小さい、ということと等価である。
【００１８】
例えば、補助層ＳＬ１，ＳＬ２における酸化物の標準生成エネルギーが酸化物半導体層ＳｏＬにおける酸化物の標準生成エネルギーよりも小さい場合、補助層ＳＬ１，ＳＬ２は、酸化物半導体層ＳｏＬに比べて、酸化物になり易いため、補助層ＳＬ１，ＳＬ２内の酸素が第１及び第２の電極Ｅ１，Ｅ２を酸化するという事態を防ぐことができる。
【００１９】
酸化物半導体層ＳｏＬがＩＧＺＯ（In-Ga-Zn oxide）である場合、補助層ＳＬ１，ＳＬ２は、以下の材料を選択可能である。
【００２０】
補助層ＳＬ１，ＳＬ２も酸化物半導体層とするときは、補助層ＳＬ１，ＳＬ２は、例えば、Indium-Gallium-Zinc oxide (ex. InGaSiO)、Gallium oxide (ex. Ga2O3)など、のＩＧＺＯよりも酸素の解離エネルギーが大きい材料から選択できる。また、補助層ＳＬ１，ＳＬ２を金属酸化物層とするときは、補助層ＳＬ１，ＳＬ２は、例えば、Aluminum oxide (ex. Al2O3)、Hafnium oxide (ex. HfO2)など、のＩＧＺＯよりも酸素の解離エネルギーが大きく、かつ、第１及び第２の電極Ｅ１，Ｅ２の酸化物よりも低い抵抗を有する材料から選択できる。
【００２１】
このように、補助層ＳＬ１は、酸化物半導体層ＳｏＬと第１の電極Ｅ１との間に設けられ、かつ、補助層ＳＬ２は、酸化物半導体層ＳｏＬと第２の電極Ｅ２との間に設けられる。従って、トランジスタＴのコンタクト抵抗を低減し、大きな電流駆動力を持つトランジスタＴを実現できる。
【００２２】
補助層ＳＬ１は、例えば、さらに、ゲート絶縁層ＩＬと酸化物半導体層ＳｏＬとの間に設けられていてもよい。この場合、補助層ＳＬ１は、大きなバンドギャップを有する酸化物層であるのが望ましい。
【００２３】
例えば、補助層ＳＬ１としての酸化物層のバンドギャップエネルギーは、少なくとも、酸化物半導体層ＳｏＬのバンドギャップエネルギーよりも大きいことが必要である。これにより、トランジスタＴは、いわゆるダブルへテロチャネルを有するＨＥＭＴ（High Electron Mobility Transistor）と同様の原理により、高いチャネル移動度を有することができるからである。
【００２４】
即ち、バンドギャップエネルギーを上述の関係にすれば、トランジスタＴにおいて、キャリアが発生する酸化物半導体層ＳｏＬをゲート絶縁層ＩＬから離すことにより界面散乱が低減され、結果として、高いチャネル移動度を実現できる。
【００２５】
補助層ＳＬ１の材料例としてのInGaSiO、Ga2O3、Al2O3、及び、HfO2は、いずれも、酸化物半導体層ＳｏＬの材料例としてのＩＧＺＯのバンドギャップエネルギーよりも大きなバンドギャップエネルギーを有する。従って、酸化物半導体層ＳｏＬがＩＧＺＯの場合、補助層ＳＬ１として、InGaSiO、Ga2O3、Al2O3、HfO2など、を用いれば、トランジスタＴは、高いチャネル移動度により、大きな電流駆動力を有することができる。
【００２６】
尚、ゲート絶縁層ＩＬと酸化物半導体層ＳｏＬとの間に存在する補助層ＳＬ１は、省略可能である。また、酸化物半導体層ＳｏＬは、補助層ＳＬ１，ＳＬ２により完全に取り囲まれるが、補助層ＳＬ１，ＳＬ２により取り囲まれない部分を有していてもよい。
【００２７】
以上のように、補助層ＳＬ１，ＳＬ２は、トランジスタＴにおいて、低いコンタクト抵抗及び高いチャネル移動度を実現する要素である。
【００２８】
（ＤＲＡＭ）  
上述のトランジスタを用いたＤＲＡＭの実施例を説明する。
【００２９】
図３は、ＤＲＡＭの実施例を示している。図４は、図３のデバイス構造の等価回路を示している。
【００３０】
本実施例は、半導体基板１１上に、２つのメモリセルアレイＭＡ↓，ＭＡ↑を積み重ねたときの構造の例である。但し、半導体基板１１上に積み重ねるメモリセルアレイの数は、２ｎ個（ｎ＝０，１，２，３，…）であればよい。即ち、２つのメモリセルアレイＭＡ↓，ＭＡ↑のうちの１つを省略してもよい。また、２つのメモリセルアレイＭＡ↓，ＭＡ↑を１つのペアとして、複数のペアを半導体基板１１上に積み重ねてもよい。
【００３１】
半導体基板１１は、例えば、単結晶シリコン基板である。半導体基板１１上には、メモリセルアレイの周辺回路が配置される。周辺回路とは、リード／ライト時において、メモリセルアレイを駆動するためのＣＭＯＳ回路のことである。周辺回路は、アドレスデコード回路、リード回路（センスアンプを含む）、ライト回路など、を含む。例えば、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３は、半導体基板１１上に配置される。
【００３２】
周辺回路としてのセンスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３は、半導体基板１１をチャネル（電流経路）とするトランジスタ（ＰチャネルＦＥＴ及びＮチャネルＦＥＴ）を含む。このトランジスタは、例えば、チャネルが半導体基板１１の表面に平行な横型トランジスタである。但し、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３内のトランジスタの構造は、特に限定されない。
【００３３】
２つのメモリセルアレイＭＡ↓，ＭＡ↑は、半導体基板１１の表面よりも上、即ち、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３などの周辺回路よりも上に配置される。
【００３４】
メモリセルアレイＭＡ↓は、複数のワード線ＷＬ０↓，ＷＬ１↓、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ００↓，ＭＣ０１↓，ＭＣ０２↓，ＭＣ０３↓，ＭＣ１０↓，ＭＣ１１↓，ＭＣ１２↓，ＭＣ１３↓を含む。但し、ワード線の数、ビット線の数、及び、メモリセルの数は、一例であり、これに限定されるという主旨ではない。
【００３５】
複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３は、半導体基板１１の表面に平行な第１の方向に延びる。複数のワード線ＷＬ０↓，ＷＬ１↓は、半導体基板１１の表面に平行で、かつ、第１の方向に交差する第２の方向に延びる。複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のワード線ＷＬ０↓，ＷＬ１↓は、例えば、銅(Cu)、タングステン(W)など、のメタル材料を備える。
【００３６】
本実施例は、１ビット（相補データ）が２つのメモリセルＭＣ０ｊ↓，ＭＣ１ｊ↓により記憶される２セル／１ビット型の例を示す。従って、２本のビット線ＢＬｊ，ｂＢＬｊが１つのペアとなって、１つのセンスアンプＳＡｊに接続される。センスアンプＳＡｊは、２つのメモリセルＭＣ０ｊ↓，ＭＣ１ｊ↓からの相補データに基づいて、リードデータをセンスする。但し、ｊは、０、１、２、及び、３のうちの１つである。
【００３７】
本実施例は、２セル／１ビット型の例に限定されるものではない。例えば、本実施例は、１ビットが１つのメモリセルＭＣ０ｊ↓により記憶される１セル／１ビット型に適用することも可能である。この場合、例えば、ワード線ＷＬ１↓、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ１０↓，ＭＣ１１↓，ＭＣ１２↓，ＭＣ１３↓は、省略可能である。また、センスアンプＳＡｊは、メモリセルＭＣ０ｊ↓に基づくリード電位とリファレンス電位とを比較することにより、リードデータをセンスする。
【００３８】
メモリセルＭＣ０ｊ↓（ｊは、０、１、２、及び、３のうちの１つ）は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、プレート電極１２↓と、の間に接続される。プレート電極１２↓は、固定電位（例えば、接地電位）に設定される。本実施例は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３が、プレート電極１２↓よりも上に配置される例を示す。但し、これに代えて、プレート電極１２↓が、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置されていてもよい。
【００３９】
複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がプレート電極１２↓よりも上に配置される場合、後述するように、２つのメモリセルアレイＭＡ↓，ＭＡ↑で、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を共有可能である。これに対し、プレート電極１２↓が複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置される場合、２つのプレート電極１２↓，１２↑を１つにまとめることができる。
【００４０】
メモリセルＭＣｉｊ↓（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）は、キャパシタＣｉｊ↓及び選択トランジスタＴｉｊ↓を備える。
【００４１】
例えば、図５Ａ及び図６Ａに示すように、キャパシタＣｉｊ↓は、プレート電極１２↓としてのピラー部Ｐと、ピラー部Ｐを覆う絶縁部１３↓と、絶縁部１３↓を覆うセル電極部１４↓と、を備える。選択トランジスタＴｉｊ↓は、チャネル（電流経路）としての酸化物半導体層（半導体ピラー）１５↓と、補助層（supplemental layer）１５↓−ＣＰ，１５↓−ＢＬと、ゲート絶縁層１６↓と、ワード線ＷＬｉ↓と、を備える。
【００４２】
キャパシタＣｉｊ↓は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↓は、円柱形状を有するが、これに限定されることはない。プレート電極１２↓及びセル電極部１４↓は、例えば、銅、タングステンなど、のメタル材料を備える。絶縁部１３↓は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を含む。
【００４３】
選択トランジスタＴｉｊ↓は、例えば、半導体基板１１よりも上に配置されるチャネルとしての酸化物半導体層１５↓を備え、かつ、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。また、酸化物半導体層１５↓は、ワード線ＷＬｉ↓を貫通する。即ち、ワード線ＷＬｉ↓は、酸化物半導体層１５↓の側面(周囲)を取り囲む。
【００４４】
この場合、選択トランジスタＴｉｊ↓のチャネル幅が酸化物半導体層１５↓の周方向となるため、選択トランジスタＴｉｊ↓の駆動力を大きくできる。また、ワード線ＷＬｉのピッチを２Ｆとし、ビット線ＢＬｊのピッチを２Ｆとしたとき、メモリセルＭＣｉｊ↓の平面サイズは、４Ｆ２を実現できる。
【００４５】
また、図３に示すように、本例では、２つのメモリセルＭＣｉｊ↓，ＭＣｉｊ↑が４Ｆ２のエリア内に配置される。この場合、２セル／４Ｆ２を実現できる。これは、半導体基板１１上に積み重ねるメモリセルアレイＭＡ↓，ＭＡ↑の数を増やせば、さらに、１セル当たりの平面サイズを小さくできることを意味する。即ち、半導体基板１１上にｎ個のメモリセルを積み重ねる場合、ｎセル／４Ｆ２を実現できる。
【００４６】
但し、Ｆは、フューチャーサイズ（配線の最小加工幅）であり、平面サイズは、半導体基板１１の表面に平行な面内でのサイズのことを意味する。また、ｎセルは、ｎ個のメモリセルを意味し、ｎは、１以上の自然数（１，２，３，…）である。
【００４７】
酸化物半導体層１５↓は、例えば、ＩＧＺＯ（InGaZnO）を含む。酸化物半導体層１５↓をチャネルとするトランジスタは、例えば、２００℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板１１の表面領域内の周辺回路に熱ストレスを与えないという意味で、ＤＲＡＭの三次元化に非常に有効である。また、酸化物半導体層１５↓をチャネルとするトランジスタは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。このため、非常に長いデータ保持時間（リテンションタイム）を持つＤＲＡＭを実現できる。
【００４８】
例えば、シリコンをチャネルとする選択トランジスタＴｉｊ↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとする選択トランジスタＴｉｊ↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。
【００４９】
補助層１５↓−ＣＰ，１５↓−ＢＬは、少なくとも、酸化物半導体層１５↓とセル電極部１４↓との間、及び、酸化物半導体層１５↓とビット線ＢＬｊとの間、に設けられる。即ち、補助層１５↓−ＣＰ，１５↓−ＢＬは、酸化物半導体層１５↓内の酸素とセル電極部１４↓内の金属との反応、及び、酸化物半導体層１５↓内の酸素とビット線ＢＬｊ内の金属との反応を防止するバリア層として機能する。
【００５０】
補助層１５↓−ＣＰ，１５↓−ＢＬは、図１及び図２のトランジスタＴの補助層ＳＬ１，ＳＬ２と同様に、酸化物層であるのが望ましい。但し、補助層１５↓−ＣＰ，１５↓−ＢＬは、補助層１５↓−ＣＰ，１５↓−ＢＬ内の酸素がセル電極部１４↓内の金属又はビット線ＢＬｊ内の金属と反応することを防止するため、酸素の解離エネルギーが大きい材料を選択する。
【００５１】
例えば、補助層１５↓−ＣＰ，１５↓−ＢＬにおける酸素の解離エネルギーは、少なくとも、酸化物半導体層１５↓における酸素の解離エネルギーよりも大きいことが必要である。これにより、補助層１５↓−ＣＰとセル電極部１４↓との間、及び、補助層１５↓−ＢＬとビット線ＢＬｊとの間、にそれぞれ高抵抗の金属酸化物層（例えば、銅、タングステンなどの酸化物）が形成されることを防止できるからである。
【００５２】
酸化物半導体層１５↓及び補助層１５↓−ＣＰ，１５↓−ＢＬの材料例は、図１及び図２のトランジスタＴの酸化物半導体層ＳｏＬ及び補助層ＳＬ１，ＳＬ２の材料例と同じであるため、ここでの説明を省略する。
【００５３】
このように、補助層１５↓−ＣＰは、酸化物半導体層１５↓とセル電極部１４↓との間に設けられ、かつ、補助層１５↓−ＢＬは、酸化物半導体層１５↓とビット線ＢＬｊとの間に設けられる。従って、選択トランジスタＴｉｊ↓のコンタクト抵抗を低減し、大きな電流駆動力を持つ選択トランジスタＴｉｊ↓を実現できる。
【００５４】
本実施例では、後述するように、製造プロセス上、補助層１５↓−ＣＰは、酸化物半導体層１５↓とゲート絶縁層１６↓との間にも設けられる。これについては、製造プロセスの説明において詳しく述べる。この場合、図１及び図２のトランジスタＴの実施例で説明した理由と同様の理由により、補助層１５↓−ＣＰとしての酸化物層のバンドギャップエネルギーは、少なくとも、酸化物半導体層１５↓のバンドギャップエネルギーよりも大きいのが望ましい。
【００５５】
尚、選択トランジスタＴｉｊ↓のチャネルとしての半導体層１５↓は、円柱形状を有するが、これに限定されることはない。
【００５６】
本実施例では、メモリセルアレイＭＡ↓において、１本のビット線ＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に、１つのメモリセルＭＣｉｊ↓（ｉ＝０）が接続され、１本のビット線ｂＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に、１つのメモリセルＭＣｉｊ↓（ｉ＝１）が接続される。これは、図面が複雑化するのを防ぐためであり、ビット線ＢＬｊ及びビット線ｂＢＬｊには、それぞれ、複数のメモリセルが接続されていてもよい。
【００５７】
メモリセルアレイＭＡ↓の第１の方向の端部には、イコライズトランジスタ(ＦＥＴ)ＥＱｉｊ↓（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）が配置される。イコライズトランジスタＥＱｉｊ↓（ｉ＝０）は、例えば、リードの準備段階として、ビット線ＢＬｊの電位を所定電位（例えば、Ｖｄｄ／２、Ｖｄｄは電源電位）Ｖｐｒｅにプリチャージする。同様に、イコライズトランジスタＥＱｉｊ↓（ｉ＝１）は、例えば、リード時の準備段階として、ビット線ｂＢＬｊの電位を所定電位Ｖｐｒｅにプリチャージする。
【００５８】
イコライズトランジスタＥＱｉｊ↓は、例えば、リードの準備段階として、２本のビット線ＢＬｊ，ｂＢＬｊを所定電位にイコライズすることから、イコライズトランジスタと呼ばれる。ここで、イコライズトランジスタＥＱｉｊ↓は、メモリセルＭＣｉｊ↓と同様に、半導体基板１１の表面よりも上に配置される。
【００５９】
例えば、イコライズトランジスタＥＱｉｊ↓は、メモリセルＭＣｉｊ↓と同じ層（半導体基板１１の表面からの距離が同じ領域）内に配置される。これにより、イコライズトランジスタＥＱｉｊ↓とビット線ＢＬｊ，ｂＢＬｊとの距離を短くし、ビット線ＢＬｊ，ｂＢＬｊの充放電（イコライズ）を高速に行うことができる。
【００６０】
イコライズトランジスタＥＱｉｊ↓（ｉ＝０）は、所定電位Ｖｐｒｅを有するイコライズ電位線ＥＱＬ↓と、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、の間に接続される。同様に、イコライズトランジスタＥＱｉｊ↓（ｉ＝１）は、所定電位Ｖｐｒｅを有するイコライズ電位線ＥＱＬ↓と、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３と、の間に接続される。イコライズ電位線ＥＱＬ↓は、第２の方向に延びる。
【００６１】
イコライズトランジスタＥＱｉｊ↓は、例えば、図７Ａ及び図８Ａに示すように、チャネル（電流経路）としての酸化物半導体層（半導体ピラー）１５’↓と、ゲート絶縁層１６’↓と、ゲートイコライズ線ＧＥＱ↓と、補助層１５’↓−ＥＱＬ，１５’↓−ＢＬと、を備える。ゲートイコライズ線ＧＥＱ↓は、第２の方向に延びる。
【００６２】
イコライズトランジスタＥＱｉｊ↓は、例えば、選択トランジスタＴｉｊ↓と同様に、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。従って、イコライズトランジスタＥＱｉｊ↓のチャネル幅が酸化物半導体層１５’↓の周方向となるため、イコライズトランジスタＥＱｉｊ↓の駆動力を大きくできる。
【００６３】
また、イコライズトランジスタＥＱｉｊ↓は、例えば、選択トランジスタＴｉｊ↓と同様に、酸化物半導体層１５’↓をチャネルとする。従って、イコライズトランジスタＥＱｉｊ↓は、優れたオフリーク特性を有する。さらに、イコライズトランジスタＥＱｉｊ↓は、例えば、選択トランジスタＴｉｊ↓と同様に、補助層１５’↓−ＥＱＬ，１５’↓−ＢＬを備える。従って、イコライズトランジスタＥＱｉｊ↓は、低いコンタクト抵抗と高いチャネル移動度を有する。
【００６４】
イコライズトランジスタＥＱｉｊ↓の構造は、選択トランジスタＴｉｊ↓の構造と同じであるため、ここでの詳細な説明を省略する。但し、酸化物半導体層１５’↓、ゲート絶縁層１６’↓、ゲートイコライズ線ＧＥＱ↓、及び、補助層１５’↓−ＥＱＬ，１５’↓−ＢＬは、それぞれ、酸化物半導体層１５↓、ゲート絶縁層１６↓、ワード線ＷＬｉ↓、及び、補助層１５↓−ＣＰ，１５↓−ＢＬに対応する。
【００６５】
メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓上に配置される。即ち、２つのメモリセルアレイＭＡ↓，ＭＡ↑は、第１及び第２の方向に交差する第３の方向に積み重ねられる。メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓と同様の構造を有する。
【００６６】
但し、メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓に対して、上下が反転した構造（複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３に対して対称な構造）を有する。また、本実施例では、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３が、２つのメモリセルアレイＭＡ↓，ＭＡ↑で共有化される。
【００６７】
メモリセルアレイＭＡ↑は、複数のワード線ＷＬ０↑，ＷＬ１↑、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ００↑，ＭＣ０１↑，ＭＣ０２↑，ＭＣ０３↑，ＭＣ１０↑，ＭＣ１１↑，ＭＣ１２↑，ＭＣ１３↑を含む。但し、ワード線の数、ビット線の数、及び、メモリセルの数は、一例であり、これに限定されるという主旨ではない。
【００６８】
複数のワード線ＷＬ０↑，ＷＬ１↑は、第２の方向に延びる。メモリセルアレイＭＡ↑は、メモリセルアレイＭＡ↓と同様に、２セル／１ビット型の例を示すが、１セル／１ビット型に変えることもできる。この場合、例えば、ワード線ＷＬ１↑、複数のビット線ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３、及び、複数のメモリセルＭＣ１０↑，ＭＣ１１↑，ＭＣ１２↑，ＭＣ１３↑は、省略可能である。
【００６９】
メモリセルＭＣ０ｊ↑（ｊは、０、１、２、及び、３のうちの１つ）は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、プレート電極１２↑と、の間に接続される。プレート電極１２↑は、固定電位（例えば、接地電位）に設定される。プレート電極１２↑は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３よりも上に配置されるが、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がプレート電極１２↑よりも上に配置されていてもよい。
【００７０】
メモリセルＭＣｉｊ↑（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）は、キャパシタＣｉｊ↑及び選択トランジスタＴｉｊ↑を備える。例えば、図５Ｂ及び図６Ｂに示すように、キャパシタＣｉｊ↑は、プレート電極１２↑としてのピラー部Ｐと、ピラー部Ｐを覆う絶縁部１３↑と、絶縁部１３↑を覆うセル電極部１４↑と、を備える。選択トランジスタＴｉｊ↑は、チャネルとしての酸化物半導体層（半導体ピラー）１５↑と、補助層１５↑−ＢＬ，１５↑−ＣＰと、ゲート絶縁層１６↑と、ワード線ＷＬｉ↑と、を備える。
【００７１】
キャパシタＣｉｊ↑は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↑は、円柱形状を有するが、これに限定されることはない。プレート電極１２↑及びセル電極部１４↑は、例えば、銅、タングステンなど、のメタル材料を備える。絶縁部１３↑は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を含む。
【００７２】
選択トランジスタＴｉｊ↑は、例えば、半導体基板１１よりも上に配置されるチャネルとしての酸化物半導体層１５↑を備え、かつ、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。また、選択トランジスタＴｉｊ↑は、補助層１５↓−ＣＰ，１５↓−ＢＬにより、低いコンタクト抵抗及び高いチャネル移動度を有する。
【００７３】
選択トランジスタＴｉｊ↑のチャネルとしての酸化物半導体層１５↑は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層１６↑は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬｉ↑は、例えば、銅、タングステンなど、のメタル材料を備える。
【００７４】
また、メモリセルアレイＭＡ↑において、複数のメモリセルが１本のビット線ＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に接続されていてもよいし、複数のメモリセルが１本のビット線ｂＢＬｊ（ｊは、０、１、２、及び、３のうちの１つ）に接続されていてもよい。
【００７５】
メモリセルアレイＭＡ↑の第１の方向の端部には、イコライズトランジスタ(ＦＥＴ)ＥＱｉｊ↑（ｉは、０又は１、ｊは、０、１、２、及び、３のうちの１つ）が配置される。メモリセルアレイＭＡ↑内のイコライズトランジスタＥＱｉｊ↑の構造及び機能は、メモリセルアレイＭＡ↓内のイコライズトランジスタＥＱｉｊ↓の構造及び機能と同じである。
【００７６】
イコライズトランジスタＥＱｉｊ↑は、例えば、図７Ｂ及び図８Ｂに示すように、チャネルとしての酸化物半導体層（半導体ピラー）１５’↑と、補助層１５’↑−ＢＬ，１５’↑−ＥＱＬと、ゲート絶縁層１６’↑と、ゲートイコライズ線ＧＥＱ↑と、を備える。ゲートイコライズ線ＧＥＱ↑は、第２の方向に延びる。
【００７７】
イコライズトランジスタＥＱｉｊ↑は、例えば、選択トランジスタＴｉｊ↑と同様に、チャネルが半導体基板１１の表面に交差する縦型トランジスタである。従って、イコライズトランジスタＥＱｉｊ↑のチャネル幅が酸化物半導体層１５’↑の周方向となるため、イコライズトランジスタＥＱｉｊ↑の駆動力を大きくできる。
【００７８】
また、イコライズトランジスタＥＱｉｊ↑は、例えば、選択トランジスタＴｉｊ↑と同様に、酸化物半導体層１５’↑をチャネルとする。従って、イコライズトランジスタＥＱｉｊ↑は、優れたオフリーク特性を有する。さらに、イコライズトランジスタＥＱｉｊ↑は、例えば、選択トランジスタＴｉｊ↑と同様に、補助層１５’↑−ＢＬ，１５’↑−ＥＱＬを備える。従って、イコライズトランジスタＥＱｉｊ↑は、低いコンタクト抵抗と高いチャネル移動度を有する。
【００７９】
イコライズトランジスタＥＱｉｊ↑の構造は、選択トランジスタＴｉｊ↑の構造と同じであるため、ここでの詳細な説明を省略する。但し、酸化物半導体層１５’↑、ゲート絶縁層１６’↑、ゲートイコライズ線ＧＥＱ↑、及び、補助層１５’↑−ＢＬ，１５’↑−ＥＱＬは、それぞれ、酸化物半導体層１５↑、ゲート絶縁層１６↑、ワード線ＷＬｉ↑、及び、補助層１５↑−ＢＬ，１５↑−ＣＰに対応する。
【００８０】
本実施例では、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の上下に、それぞれ、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑が接続されるが、そのうちの一方を省略してもよい。
【００８１】
例えば、イコライズトランジスタＥＱｉｊ↓を省略し、メモリセルアレイＭＡ↑側のみにイコライズトランジスタＥＱｉｊ↑を設けてもよいし、イコライズトランジスタＥＱｉｊ↑を省略し、メモリセルアレイＭＡ↓側のみにイコライズトランジスタＥＱｉｊ↓を設けてもよい。これは、２つのメモリセルアレイＭＡ↓，ＭＡ↑で、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３を共有しているから可能なことである。
【００８２】
但し、本実施例のように、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の上下に、それぞれ、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑を接続すれば、イコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑の駆動力が大きくなることで、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ｂＢＬ０，ｂＢＬ１，ｂＢＬ２，ｂＢＬ３の充放電（イコライズ）をさらに高速化できる。
【００８３】
（製造方法）  
上述のＤＲＡＭの製造方法の例を説明する。
【００８４】
ここでは、本実施例の主要部である選択トランジスタの製造方法の例を説明する。
【００８５】
図５Ａ及び図６Ａの選択トランジスタＴｉｊ↓の製造方法は、図９、図１０、図１３、図１５、図１７、図１９、及び、図２１に示す。また、図５Ｂ及び図６Ｂの選択トランジスタＴｉｊ↑の製造方法は、図１１、図１２、図１４、図１６、図１８、図２０、及び、図２２に示す。さらに、図７Ａ、図８Ａ、図７Ｂ、及び、図８ＢのイコライズトランジスタＥＱｉｊ↓，ＥＱｉｊ↑の製造方法は、図９乃至図２２の製造方法をそのまま適用可能である。
【００８６】
まず、図９乃至図１２に示すように、キャパシタＣｉｊ↓又はビット線ＢＬｊを形成する。キャパシタＣｉｊ↓は、プレート電極１２↓（ピラー部Ｐを含む）、絶縁部１３↓、及び、セル電極部１４↓を含む。これらは、ＣＶＤ（Chemical Vapor deposition）などの堆積法、ＰＥＰ（Photo Engraving Process）などの加工法、及び、ＲＩＥ(Reactive Ion Etching)／ＣＭＰ(Chemical Mechanical Polishing)などのエッチング／研磨法を組み合わせることにより容易に形成可能である。
【００８７】
同様に、キャパシタＣｉｊ↓上、又は、ビット線ＢＬｊ上に、第２の方向に延びるワード線ＷＬｉ↓又はワード線ＷＬｉ↑を形成する。ここで、本製造方法における第１、第２、及び、第３の方向は、図３及び図４における第１、第２、及び、第３の方向に対応する。
【００８８】
また、図９及び図１０に示すように、キャパシタＣｉｊ↓を覆う層間絶縁層１７−１を形成し、ワード線ＷＬｉ↓を覆う層間絶縁層１７−２を形成する。また、図１１及び図１２に示すように、ビット線ＢＬｊを覆う層間絶縁層１７−３を形成し、ワード線ＷＬｉ↑を覆う層間絶縁層１７−４を形成する。
【００８９】
この後、例えば、ＰＥＰ及びＲＩＥにより、層間絶縁層１７−１，１７−２，１７−３，１７−４内に、開口（ビア又はスルーホール）ＯＰを形成する。図９及び図１１に示すように、開口ＯＰは、ワード線ＷＬｉ↓又はワード線ＷＬｉ↑を貫通するようにアライメントされる。開口ＯＰの底部は、セル電極部１４↓又はビット線ＢＬｊに達する。
【００９０】
次に、図１３及び図１４に示すように、例えば、ＣＶＤにより、層間絶縁層１７−２，１７−４上、及び、開口ＯＰの内面上に、それぞれ、ゲート絶縁層１６↓，１６↑を形成する。続けて、例えば、ＲＩＥにより、ゲート絶縁層１６↓，１６↑をエッチングし、開口ＯＰ内に露出するワード線（ゲート電極Ｇ）ＷＬｉ↓の側面上、又は、開口ＯＰ内に露出するワード線（ゲート電極Ｇ）ＷＬｉ↑の側面上に、ゲート絶縁層１６↓，１６↑を残存させる。
【００９１】
次に、図１５及び図１６に示すように、例えば、ＣＶＤにより、層間絶縁層１７−２，１７−４上、及び、開口ＯＰの内面上に、それぞれ、補助層１５↓−ＣＰ，１５↑−ＢＬを形成する。続けて、例えば、ＣＶＤにより、層間絶縁層１７−２，１７−４上に、開口ＯＰを完全に満たす酸化物半導体層１５↓，１５↑を形成する。
【００９２】
ここで、補助層１５↓−ＣＰ，１５↑−ＢＬは、上述したように、セル電極部１４↓又はビット線ＢＬｊの表面上に金属酸化物を形成し難い材料を備えるため、酸化物半導体層１５↓，１５↑と、セル電極部１４↓又はビット線ＢＬｊとのコンタクト抵抗を低減することができる。
【００９３】
また、選択トランジスタＴｉｊ↓，Ｔｉｊ↑のチャネルとしての酸化物半導体層１５↓，１５↑とゲート絶縁層１６↓，１６↑との間には、チャネルを移動するキャリアの界面散乱を低減する補助層１５↓−ＣＰ，１５↑−ＢＬが存在するため、上述したように、選択トランジスタＴｉｊ↓，Ｔｉｊ↑において、キャリアのチャネル移動度を向上させることができる。
【００９４】
次に、図１７及び図１８に示すように、例えば、第１のＣＭＰにより、酸化物半導体層１５↓，１５↑、及び、補助層１５↓−ＣＰ，１５↑−ＢＬを研磨し、これらを開口ＯＰ内に残存させる。第１のＣＭＰは、層間絶縁層１７−２，１７−４の表面が露出するまで行われる。また、第１のＣＭＰでは、酸化物半導体層１５↓，１５↑のエッチングレート、及び、補助層１５↓−ＣＰ，１５↑−ＢＬのエッチングレートが層間絶縁層１７−２，１７−４のエッチングレートよりも大きくなるように、研磨剤（スラリー）の成分が選択される。
【００９５】
また、第１のＣＭＰは、層間絶縁層１７−２，１７−４の上面（第３の方向にある表面）が露出した後もエッチング（研磨）を継続する、いわゆるオーバーエッチングにより実行される。その結果、酸化物半導体層１５↓，１５↑の上面、及び、補助層１５↓−ＣＰ，１５↑−ＢＬの上面は、層間絶縁層１７−２，１７−４の上面よりも下（半導体基板１１に近い位置）となる。
【００９６】
次に、図１９及び図２０に示すように、例えば、ＣＶＤにより、層間絶縁層１７−２，１７−４上、及び、酸化物半導体層１５↓，１５↑上に、それぞれ、補助層１５↓−ＢＬ，１５↑−ＣＰを形成する。続けて、第２のＣＭＰにより、補助層１５↓−ＢＬ，１５↑−ＣＰを研磨し、これらを開口ＯＰ内に残存させる。第２のＣＭＰは、層間絶縁層１７−２，１７−４の表面が露出するまで行われる。また、第２のＣＭＰでは、補助層１５↓−ＢＬ，１５↑−ＣＰのエッチングレートが層間絶縁層１７−２，１７−４のエッチングレートよりも大きくなるように、研磨剤（スラリー）の成分が選択される。
【００９７】
第２のＣＭＰは、第１のＣＭＰとは異なり、層間絶縁層１７−２，１７−４の上面が露出した時点でエッチング（研磨）を停止する。その結果、補助層１５↓−ＢＬ，１５↑−ＣＰの上面は、層間絶縁層１７−２，１７−４の上面とほぼ同じ位置となる。
【００９８】
以上の工程により、酸化物半導体層１５↓は、補助層１５↓−ＣＰ，１５↓−ＢＬにより取り囲まれる。また、酸化物半導体層１５↑は、補助層１５↑−ＢＬ，１５↑−ＣＰにより取り囲まれる。
【００９９】
次に、図２１に示すように、補助層１５↓−ＢＬ上にビット線ＢＬｊを形成することにより、例えば、図３のメモリセルアレイＭＡ↓内のメモリセルＭＣｉｊが形成される。ここで、補助層１５↓−ＢＬは、上述したように、ビット線ＢＬｊの表面（下面）上に金属酸化物を形成し難い材料を備えるため、酸化物半導体層１５↓とビット線ＢＬｊとのコンタクト抵抗を低減することができる。
【０１００】
同様に、図２２に示すように、補助層１５↑−ＣＰ上にキャパシタＣｉｊ↑を形成することにより、例えば、図３のメモリセルアレイＭＡ↑内のメモリセルＭＣｉｊが形成される。キャパシタＣｉｊ↑は、プレート電極１２↑（ピラー部Ｐを含む）、絶縁部１３↑、及び、セル電極部１４↑を含む。これらは、ＣＶＤなどの堆積法、ＰＥＰなどの加工法、及び、ＲＩＥ／ＣＭＰなどのエッチング／研磨法を組み合わせることにより容易に形成可能である。
【０１０１】
ここで、補助層１５↑−ＣＰは、上述したように、セル電極部１４↑の表面（下面）上に金属酸化物を形成し難い材料を備えるため、酸化物半導体層１５↑とセル電極部１４↑とのコンタクト抵抗を低減することができる。
【０１０２】
（応用例）  
図３及び図４のＤＲＡＭの応用例を説明する。
【０１０３】
図２３は、ＤＲＡＭの平面図を示している。図２４Ａ及び図２４Ｂは、図２３のＸＸ−ＩＶ−ＸＸＩＶ線に沿う断面図である。
【０１０４】
図２４Ａの例では、半導体基板１１上に、複数のユニットＵ０、Ｕ１，…が積み重ねられる。複数のユニットＵ０、Ｕ１，…の各々は、図３及び図４に示す２つのメモリセルアレイＭＡ↓，ＭＡ↑を備える。即ち、図２４ＡのエリアＸに示すように、２つのメモリセルアレイＭＡ↓，ＭＡ↑において、ビット線ＢＬ_1st, ＢＬ_2ndが共有される。
【０１０５】
ビット線ＢＬ_1st, ＢＬ_2ndは、コンタクトプラグ１８及びトランジスタＴを経由して、周辺回路（センスアンプを含む）２１に接続される。周辺回路２１は、例えば、ユニットＵ０，Ｕ１，…の直下に配置される。
【０１０６】
例えば、リード／ライト時において、１つのユニットＵｋ（ｋ＝０，１，…）内の複数のワード線ＷＬ０↓，ＷＬ０↑，ＷＬ１↓，ＷＬ１↑，ＷＬ２↓，ＷＬ２↑，…のうちの１本が選択される。選択された１本のワード線は、アクティブ状態（High level potential）に設定され、それ以外の複数のワード線は、ノンアクティブ状態（Low level potential）に設定される。
【０１０７】
また、図２４ＡのエリアＹに示すように、２つのユニットＵ０，Ｕ１において、プレート電極１２_2nd（１２↓／１２↑）が共有される。プレート電極１２_2ndは、固定電位（例えば、接地電位）に設定されるため、このような共有化が可能となる。また、複数のプレート電極１２_1st, １２_2nd， １２_3rdをコンタクトプラグ１９により互いに接続すれば、これらの抵抗を低減し、固定電位の変動を抑制することができる。
【０１０８】
図２４Ａの構造では、プレート電極１２_1st、ビット線ＢＬ_1st、プレート電極１２_2nd、ビット線ＢＬ_2nd、及び、プレート電極１２_3rdが、半導体基板１１側から、それらの順番で配置される。これに対し、この順番を変えることもできる。
【０１０９】
例えば、図２４Ｂに示すように、ビット線ＢＬ_1st、プレート電極１２_1st、ビット線ＢＬ_2nd、プレート電極１２_2nd、及び、ビット線ＢＬ_3rdが、半導体基板１１側から、それらの順番で配置されていてもよい。また、図２４Ｂにおいて、図２４Ａと同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【０１１０】
この応用例に係わるＤＲＡＭでは、半導体基板１１上にｎ個のメモリセルアレイＭＡ↓，ＭＡ↑を積み重ねることが可能である。この場合、１つのメモリセル当たりの平面サイズは、４Ｆ２／ｎを実現できる。但し、ｎは、１以上の自然数である。
【０１１１】
（むすび）  
以上、本実施例によれば、酸化物半導体層をチャネルとするトランジスタのコンタクト抵抗を低減できる。
【０１１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１３】
１１：  半導体基板、  １２↓，１２↑：  プレート電極、  １３↓，１３↑：  絶縁部、  １４↓，１４↑：  セル電極部、  １５↓，１５↑，１５’↓，１５’↑，ＳｏＬ：  酸化物半導体層（チャネル）、  １５↓−ＣＰ，１５↑−ＢＬ，１５↓−ＢＬ，１５↑−ＣＰ，ＳＬ１，ＳＬ２：  補助層、  １６↓，１６↑，１６’↓，１６’↑，ＩＬ：  ゲート絶縁層、  １７−１，１７−２，１７−３，１７−４，１７−５：  層間絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
0006538598.tif 000028
【図２４Ａ】
0006538598.tif 000029
【図２４Ｂ】
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