(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層からなる基体部と、
前記基体部の上部の一部に設けられた第１導電型の第１埋込領域と、
前記第１埋込領域の下に選択的に設けられ、前記第１埋込領域とのｐｎ接合で光電変換ダイオード部を構成する第２導電型の第２埋込領域と、
前記基体部の上部の他の一部に、前記第２埋込領域に一方の端部を接して設けられた第１導電型で前記基体部よりも高不純物密度のウェル領域と、
前記一方の端部側に局所的なバリヤ領域を設定するように前記ウェル領域の上部に設けられ、絶縁ゲート構造によって、前記光電変換ダイオード部によって光電変換された信号電荷の蓄積と転送を制御する第１の転送制御手段と、
前記バリヤ領域から離間した位置において前記第１の転送制御手段に隣接して前記ウェル領域の上部に設けられた、ｐｎ接合からなる緩衝ダイオード部と、
前記緩衝ダイオード部に隣接して前記ウェル領域の上部の他方の端部側に設けられ、絶縁ゲート構造によって前記信号電荷の転送を制御する第２の転送制御手段と、
前記他方の端部に接して前記基体部の上部の更に他の一部に設けられ、前記第２の転送制御手段によって転送された前記信号電荷を検出する、第２導電型の半導体領域からなる電荷検出領域、
とを備えることを特徴とする光検出素子。
【請求項２】
前記第１の転送制御手段は、
前記バリヤ領域と前記緩衝ダイオード部との間の前記ウェル領域の上部に設けられた、第２導電型の半導体領域からなる埋込チャネル領域を更に備え、
前記一方の端部側の前記ウェル領域の上部を前記バリヤ領域とすることを特徴とする請求項１に記載の光検出素子。
【請求項３】
平面パターン上、前記第１の転送制御手段と異なる方向で前記光電変換ダイオード部に隣接し、絶縁ゲート構造によって電荷の転送を制御する排出制御手段と、
前記排出制御手段に隣接して前記基体部の上部に設けられ、前記排出制御手段によって転送された電荷を受け入れる、第２導電型の半導体領域からなる電荷排出領域、
とを更に備えることを特徴とする請求項１又は２に記載の光検出素子。
【請求項４】
前記第１の転送制御手段に第１電位の電圧を印加し、前記光電変換ダイオード部から前記埋込チャネル領域へ前記信号電荷の転送を行い、
前記第１の転送制御手段に前記第１電位とは異なる第２電位の電圧を印加し、前記バリヤ領域及び埋込チャネル領域の表面を前記信号電荷と逆極性の電荷で埋め、ピンニング動作を実現することを特徴とする請求項２に記載の光検出素子。
【請求項５】
第１導電型の半導体層からなる基体部と、
前記基体部の上部の一部に設けられた第１導電型の第１埋込領域と、
前記第１埋込領域の下に選択的に設けられ、前記第１埋込領域とのｐｎ接合で光電変換ダイオード部を構成する第２導電型の第２埋込領域と、
前記基体部の上部の他の一部に、前記第２埋込領域に一方の端部を接して設けられた第１導電型で前記基体部よりも高不純物密度のウェル領域と、
前記一方の端部側に局所的なバリヤ領域を設定するように前記ウェル領域の上部に設けられ、絶縁ゲート構造によって、前記光電変換ダイオード部によって光電変換された信号電荷の蓄積と転送を制御する第１の転送制御手段と、
前記バリヤ領域から離間した位置において前記第１の転送制御手段に隣接して前記ウェル領域の上部に設けられた、ｐｎ接合からなる緩衝ダイオード部と、
前記緩衝ダイオード部に隣接して前記ウェル領域の上部の他方の端部側に設けられ、絶縁ゲート構造によって前記信号電荷の転送を制御する第２の転送制御手段と、
前記他方の端部に接して前記基体部の上部の更に他の一部に設けられ、前記第２の転送制御手段によって転送された前記信号電荷を検出する、第２導電型の半導体領域からなる電荷検出領域、
とを備える画素を複数配列して画素アレイを構成したことを特徴とする固体撮像装置。
【請求項６】
前記画素のそれぞれの前記第１の転送制御手段が、
前記バリヤ領域と前記緩衝ダイオード部との間の前記ウェル領域の上部に設けられた、第２導電型の半導体領域からなる埋込チャネル領域を更に備え、
前記一方の端部側の前記ウェル領域の上部を前記バリヤ領域とすることを特徴とする請求項１に記載の光検出素子。
とを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記画素アレイがマトリクスを構成し、
前記画素アレイ中のすべての画素が同時に撮像動作を行う露光期間の終わりにおいて、前記光電変換ダイオード部で発生した前記信号電荷を、それぞれの画素の前記埋込チャネル領域に同時に転送するように、それぞれの画素の前記第１の転送制御手段に電圧を同時に印加するように、前記マトリクスの行毎に設けられた第１の駆動線と、
それぞれの画素の前記埋込チャネル領域に蓄積された前記信号電荷を、前記行毎に順次、前記電荷検出領域に読み出すために、それぞれの画素の前記第２の転送制御手段に電圧を印加する、前記行毎に設けられた第２の駆動線と、
前記第１及び第２の駆動線に電圧を供給する行駆動回路、
とを更に備えることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
平面パターン上、前記第１の転送制御手段と異なる方向で、前記画素のそれぞれの前記光電変換ダイオード部に隣接し、絶縁ゲート構造によって電荷の転送を制御する排出制御手段と、
前記画素のそれぞれの前記排出制御手段に隣接して前記基体部の上部に設けられ、前記排出制御手段によって転送された電荷を受け入れる、第２導電型の半導体領域からなる電荷排出領域、
とを更に備えることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記画素のそれぞれの前記第１の転送制御手段に第１電位の電圧を印加し、前記光電変換ダイオード部から前記埋込チャネル領域へ前記信号電荷の転送を行い、
前記画素のそれぞれの前記第１の転送制御手段に前記第１電位とは異なる第２電位の電圧を印加し、前記バリヤ領域及び埋込チャネル領域の表面を前記信号電荷と逆極性の電荷で埋め、前記画素のそれぞれにおいてピンニング動作を実現することを特徴とする請求項７又は８に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出素子及び固体撮像装置に係り、特にグローバルシャッタ機能を有する固体撮像装置、及びこの固体撮像装置の画素として好適な光検出素子やフォトゲート構造を有する光検出素子に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサにおいては、ローリングシャッタ動作が基本であるが、グローバルシャッタ機能を有するＣＭＯＳイメージセンサが提案されている（特許文献１参照）。
しかしながら、特許文献１に記載されたようなグローバルシャッタ機能を有する従来のＣＭＯＳイメージセンサの場合、グローバルシャッタ用のゲート電極と転送ゲート電極の間を狭い間隙、典型的には０．１μｍ程度以下で形成しないと、グローバルシャッタ用のゲート電極と転送ゲート電極の間にポテンシャルのディップないし電位障壁が形成され、電荷転送に支障をきたすという問題がある。この問題は通常のＣＭＯＳプロセスを用いる場合は解決が困難な課題である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６８０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の問題点を鑑み、本発明は、低暗電流で低ノイズの性能を維持しつつ、電荷転送のための電位差が確実に確保され、製造プロセスも容易である光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の態様は、(a)第１導電型の半導体層からなる基体部と、(b)基体部の上部に設けられ、絶縁ゲート構造によって、光電変換された信号電荷の蓄積と転送を制御する第１の転送制御手段と、(c)第１の転送制御手段に隣接して基体部の上部に設けられた、ｐｎ接合からなる緩衝ダイオード部と、(d)緩衝ダイオード部に隣接して基体部の上部に設けられ、絶縁ゲート構造によって信号電荷の転送を制御する第２の転送制御手段と、(e)第２の転送制御手段に隣接して基体部の上部に設けられ、第２の転送制御手段によって転送された信号電荷を検出する、第２導電型の半導体領域からなる電荷検出領域とを備える光検出素子であることを要旨とする。
本発明の第２の態様は、本発明の第１の態様で規定した光検出素子を画素として、この画素を複数配列して画素アレイを構成した固体撮像装置であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、低暗電流で低ノイズの性能を維持しつつ、電荷転送のための電位差が確実に確保され、製造プロセスも容易である光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は本発明第１の実施形態に係る光検出素子の主要部の概略を例示的に示す図で、図１（ｂ）は図１（ａ）に示した第１の実施形態に係る光検出素子のポテンシャルプロファイルを示す図である。
【図２】図１に示した第１の実施形態に係る光検出素子の主要部の概略構成を示す模式的な平面図である。
【図３】図１に示した第１の実施形態に係る光検出素子の主要部の概略構成を示す他の模式的な平面図である。
【図４】図１に示した第１の実施形態に係る光検出素子の電荷転送動作を、ポテンシャルプロファイルの変化によって説明する図である。
【図５】図４に示したポテンシャルプロファイルの変化の後に続く電荷転送動作を説明するために、図１に示した第１の実施形態に係る光検出素子のポテンシャルプロファイルのその後の変化を説明する図である。
【図６】図１に示した第１の実施形態に係る光検出素子の蓄積ゲート電極に２値の電圧を印加した時の、埋込チャネル領域及びバリヤ領域における深さ方向のポテンシャルプロファイルを示す図である。
【図７】図１に示した第１の実施形態に係る光検出素子を単位画素とするグローバルシャッタ動作可能な固体撮像装置の全体構成の要部の概略を説明する模式的な平面図である。
【図８】図８（ａ）は本発明の第２の実施形態に係る光検出素子の主要部の概略を例示的に示す図で、図８（ｂ）は図８（ａ）に示した第２の実施形態に係る光検出素子のポテンシャルプロファイルを示す図である。
【図９】図８に示した第２の実施形態に係る光検出素子の主要部の概略構成を示す模式的な平面図である。
【図１０】図８に示した第２の実施形態に係る光検出素子の主要部の概略構成を示す他の模式的な平面図である。
【図１１】第２の実施形態に係る光検出素子を実現する前に検討した、比較例に係るフォトゲート電極を有した光検出素子の断面構造を示す図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
当業者が周知のように、半導体における「第１導電型」とはｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば「第２導電型」はｐ型である。以下の説明では、説明の便宜上、「第１導電型」がｐ型で「第２導電型」がｎ型で信号電荷が電子である場合について議論するが単なる選択の問題に過ぎない。本発明は斯かる説明の便宜上の選択に限定されるものではなく、「第１導電型」をｎ型、「第２導電型」をｐ型と定義して各部に印加する電圧の極性を逆にし、信号電荷が正孔となる場合であっても、本発明の技術的思想が適用され同様な議論が可能であることは勿論である。
【００１０】
又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
更に、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、種々の光検出素子、この光検出素子を用いた高速動画像の撮像装置、高速現象をブレなく撮像するための静止画の撮像装置等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１１】
（第１の実施形態）
図１（ａ）に示すように、本発明の第１の実施形態に係る光検出素子は、第１導電型（ｐ型）の半導体層からなる基体部１１と、基体部１１の上部に設けられ、絶縁ゲート構造によって、光電変換された信号電荷の蓄積と転送を制御する第１の転送制御手段（１４，１５，１６）と、第１の転送制御手段（１４，１５，１６）に隣接して基体部１１の上部に設けられた、ｐｎ接合からなる緩衝ダイオード部Ｄ２と、緩衝ダイオード部Ｄ２に隣接して基体部１１の上部に設けられ、絶縁ゲート構造によって信号電荷の転送を制御する第２の転送制御手段（１９，２３）と、第２の転送制御手段（１９，２３）に隣接して基体部１１の上部に設けられ、第２の転送制御手段（１９，２３）によって転送された信号電荷を検出する、第２導電型（ｎ型）の半導体領域からなる電荷検出領域２０とを備える。
【００１２】
なお、図１（ａ）では「基体部１１」として、第１導電型（ｐ型）の半導体基板を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層を第１導電型の半導体層からなる基体部１１として採用してもよく、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体層からなる基体部１１として採用してもよい。
【００１３】
第２導電型（ｎ型）の半導体基板上に、ｐｎ接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合、入力光が第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、ｐｎ接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。
【００１４】
基体部１１の表面側に、第１導電型（ｐ型）の第１埋込層 領域１３と第２導電型（ｎ型）の第２埋込層領域１２とのｐｎ接合からなる光電変換ダイオード部Ｄ１が形成され、光電変換ダイオード部Ｄ１において光電変換して信号電荷を生成すると共にその信号電荷（電子）を第２埋込層領域１２に蓄積する。図２及び図３の平面図に示すように、光電変換ダイオード部Ｄ１は、平面パターン上、緩衝ダイオード部Ｄ２とは異なる方向で第１の転送制御手段（１４，１５，１６）に隣接して配置されている。  
【００１５】
光電変換ダイオード部Ｄ１に隣接して、シリコン酸化膜（ＳｉＯ2膜）等の種々の絶縁膜をゲート絶縁膜とする絶縁ゲート構造を構成するように蓄積ゲート電極１４が形成されている。即ち、蓄積ゲート電極１４が第１の転送制御手段（１４，１５，１６）の絶縁ゲート構造の一部を構成している。第１の転送制御手段（１４，１５，１６）は、光電変換ダイオード部Ｄ１に隣接した、第１導電型の半導体領域からなるバリヤ領域１６と、このバリヤ領域１６と緩衝ダイオード部Ｄ２との間に設けられた、第２導電型の半導体領域からなる埋込チャネル領域１５とを含む。即ち、蓄積ゲート電極１４の下の基体部１１の表面側には、光電変換ダイオード部Ｄ１に隣接してバリヤ領域１６が形成されると共に、光電変換ダイオード部Ｄ１からバリヤ領域１６を介して埋込チャネル領域１５が形成されている。
【００１６】
埋込チャネル領域１５に信号電荷を保持する間も光電変換は行われる。このため、基体部１１深部で発生する電荷が埋込チャネル領域１５中の信号電荷に混入しないよう、図１（ａ）に示すように、基体部１１より高不純物密度のウェル領域２３で埋込チャネル領域１５、バリヤ領域１６、第３埋込層領域１８及び第４埋込層領域１７等を覆うのが望ましい。
埋込チャネル領域１５に隣接して、第１導電型（ｐ型）の第３埋込層領域１８と第２導電型（ｎ型）の第４埋込層領域１７からなる緩衝ダイオード部Ｄ２が形成され、緩衝ダイオード部Ｄ２に隣接して第２の転送制御手段を構成する読出ゲート電極１９が形成される。読出ゲート電極１９も蓄積ゲート電極１４と同様に、種々の絶縁膜をゲート絶縁膜として絶縁ゲート構造を構成している。
【００１７】
図１では図示を省略しているが、読出ゲート電極１９とウェル領域２３の間、蓄積ゲート電極１４とバリヤ領域１６との間、蓄積ゲート電極１４と埋込チャネル領域１５との間にはゲート絶縁膜が挿入されている。このゲート絶縁膜としては、基体部１１がシリコン（Ｓｉ）であれば、ＭＯＳ構造に採用されているシリコン酸化膜が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜でもよい。更には、ストロンチウム酸化物（ＳｒＯ）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜等のストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。又、基体部１１がシリコン（Ｓｉ）である場合に限定されるものではなく、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等の他の半導体材料でも構わない。
【００１８】
読出ゲート電極１９に隣接して、高不純物密度で第２導電型（ｎ型）の半導体領域からなる電荷検出領域２０（ＦＤ）が浮遊状態となるように形成される。蓄積ゲート電極１４にはロウ（Ｌ）レベルの電圧を印加した状態のまま、読出ゲート電極１９にハイ（Ｈ）レベルの電圧を印加することで、埋込チャネル領域１５に蓄積した信号電荷は電荷検出領域２０へ読み出すことができる。
【００１９】
図２及び図３の平面図から理解できるように、平面パターン上、第１の転送制御手段（１４，１５，１６）と異なる方向で、図１に示した光電変換ダイオード部Ｄ１の左側に隣接して、絶縁ゲート構造によって電荷の転送を制御する排出制御手段（２１，１１）が設けられている。更に、排出制御手段（２１，１１）の左側に隣接して、基体部１１の上部に設けられ、排出制御手段（２１，１１）によって転送された電荷を受け入れる、ｎ型の半導体領域からなる電荷排出領域２２が配置されている。
【００２０】
図１（ａ）に示すように、電荷検出領域２０の右側と電荷排出領域２２の左側には、ゲート絶縁膜より厚い素子分離絶縁膜３１の断面が露出している。素子分離絶縁膜３１もシリコン酸化膜で構成してもよく、シリコン酸化膜以外の他の絶縁膜で構成してもよい。平面パターン上においては、素子分離絶縁膜３１の端部と基体部１１との境界は閉じた多角形のトポロジーをなすように図１（ａ）の紙面の裏側で連続している。即ち、素子分離絶縁膜３１は平面パターン上、電荷検出領域２０や電荷排出領域２２の周囲を囲うように配置され、基体部１１の表面の一部を露出するように素子分離絶縁膜３１に設けられた窓部が、図２に示した活性領域３０ａ或いは図３に示した活性領域３０ｂの占有領域を定義している。  
【００２１】
蓄積ゲート電極１４にはハイ（Ｈ）レベルとロウ（Ｌ）レベルの２値の電圧が印加される。図１（ｂ）に示すように、蓄積ゲート電極１４にハイ（Ｈ）レベルの電圧（第１電位）が印加された場合は、バリヤ領域１６及び埋込チャネル領域１５のそれぞれのポテンシャルが共に光電変換ダイオード部Ｄ１のポテンシャルφpdよりポテンシャルが深くなる。且つ図１（ｂ）に示すように、バリヤ領域１６より埋込チャネル領域１５のポテンシャルφgs（Ｈ）の方が、電位差Ｖsb分だけ深いから、光電変換ダイオード部Ｄ１に蓄積した信号電荷がバリヤ領域１６を介して埋込チャネル領域１５に転送される。埋込チャネル領域１５のポテンシャルφgs（Ｈ）は、光電変換ダイオード部Ｄ１のポテンシャルφpdより十分に深くできるから、光電変換ダイオード部Ｄ１から埋込チャネル領域１５への電荷転送は容易となる。
【００２２】
他方、ロウ（Ｌ）レベルの電圧（第２電位）が蓄積ゲート電極１４に印加される場合は、図１（ｂ）に示すように、バリヤ領域１６より埋込チャネル領域１５の方が、電位差Ｖsa分だけ深くなるポテンシャルφgs（Ｌ）を維持しつつ、バリヤ領域１６のポテンシャルは光電変換ダイオード部Ｄ１のポテンシャルφpdより浅くなり、埋込チャネル領域１５に蓄積した信号電荷の逆流を防止する。更に、ロウ（Ｌ）レベルの電圧が蓄積ゲート電極１４に印加される場合は、埋込チャネル領域１５及びバリヤ領域１６が共に半導体表面が正孔で埋められるピンニング動作となり（詳細は図６を用いて後述する。）、表面が不活性となって、暗電流の大幅な低減が可能となる。
【００２３】
図１（ａ）に示すように、光検出素子の電荷検出領域２０には、読み出し用バッファアンプを構成する増幅トランジスタＴＡijのゲート電極が接続されている。増幅トランジスタＴＡijのドレイン電極は電源ＶDDに接続され、ソース電極は画素選択用の選択トランジスタＴＳijのドレイン電極に接続されている。選択トランジスタＴＳijのソース電極は、読出信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ）が与えられる。選択用制御信号Ｓ（ｉ）をハイ（Ｈ）レベルにすることにより、選択トランジスタＴＳijが導通し、増幅トランジスタＴＡijで増幅された電荷検出領域２０の電位に対応する電流が読出信号線Ｂjに流れる。更に、電荷検出領域２０には、読み出し用バッファアンプを構成するリセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極は電源ＶDDに接続され、ゲート電極にはリセット信号Ｒ（ｉ）が与えられる。リセット信号Ｒ（ｉ）をハイ（Ｈ）レベルにして、電荷検出領域２０に蓄積された電荷を吐き出し、電荷検出領域２０をリセットする。
【００２４】
前述のように、蓄積ゲート電極１４と読出ゲート電極１９の間には緩衝ダイオード部Ｄ２が形成されており、第３埋込層領域１８及び第４埋込層領域１７の不純物密度や厚みを適切に設定することで、図１（ｂ）のポテンシャル分布図に示すように、蓄積ゲート電極１４と読出ゲート電極１９の間を狭い間隙で形成しなくても転送路中にポテンシャルのディップないしバリヤが形成されるのを防止でき、良好な電荷転送が可能となる。即ち、第１の実施形態に係る光検出素子によれば、第１の転送制御手段（１４，１５，１６）と第２の転送制御手段（１９，２３）の間に緩衝ダイオード部Ｄ２が形成されているため、蓄積ゲート電極１４と読出ゲート電極１９の間を狭い間隙で形成しなくてもポテンシャルのディップないし電位障壁の形成が防止される。例えば、蓄積ゲート電極１４と読出ゲート電極１９との間のスペースは、０．１から０．５μｍ程度でよいので、製造工程が容易になる。
【００２５】
又、第１の実施形態に係る光検出素子によれば、光電変換ダイオード部Ｄ１の電位と埋込チャネル領域１５の電位の差、及び埋込チャネル領域１５の電位と電荷検出領域２０の電位の差が、第１の転送制御手段（１４，１５，１６）に、ハイ（Ｈ）レベルとロウ（Ｌ）レベルの２値の電圧を印加することで十分に確保され、電荷転送が容易となる。更に埋込チャネル領域１５に電荷蓄積時、バリヤ領域１６及び埋込チャネル領域１５共に表面がピンニング動作されることで、暗電流が大幅に低減される。
【００２６】
同様に、埋込チャネル領域１５、バリヤ領域１６、第３埋込層領域１８、第４埋込層領域１７、電荷検出領域２０及び電荷排出領域２２等の上面をメタル層等からなる遮光板２４でカバーすることで、埋込チャネル領域１５に保持された信号電荷への入射光の影響を防止できる。光電変換ダイオード部Ｄ１に対し、蓄積ゲート電極１４側とは異なる方向に隣接して、排出ゲート電極２１（ＧＲ）が形成され、排出ゲート電極２１を介して電荷排出領域２２（ＶＤ）が同じ直線状に配置される。排出ゲート電極２１のゲート電圧を適切に設定することで、入射光が強くなり光電変換ダイオード部Ｄ１で光電変換された信号電荷が過剰となった場合に、埋込チャネル領域１５へ溢れる手前で排出ゲート電極２１を介して電荷排出領域２２へ過剰な信号電荷を排出することができ、ブルーミングを防止できる。又、排出ゲート電極２１のゲート電圧を十分高い電圧に設定することで、光電変換開始時に光電変換ダイオード部Ｄ１に蓄積した信号電荷を空にすることができる。
【００２７】
図２は、図１に示した第１の実施形態に係る光検出素子の平面パターンの一例を示すもので、矩形の平面パターンをなす電荷排出領域２２、矩形（長方形）の平面パターンをなす排出ゲート電極２１、６角形の平面パターンをなす光電変換ダイオード部Ｄ１、矩形（長方形）の平面パターンをなして、内側に矩形の埋込チャネル領域１５を含む蓄積ゲート電極１４、矩形の平面パターンをなす緩衝ダイオード部Ｄ２、矩形の平面パターンをなす読出ゲート電極１９、矩形の平面パターンをなす電荷検出領域２０が、活性領域３０ａの内部に左側から右側に向かい、横直線状に配置されている。図２に示すように、平面パターン上、バリヤ領域１６、埋込チャネル領域１５及び緩衝ダイオード部Ｄ２はウェル領域２３の内部に配置されている。したがって、図２のIＡ−IＡ方向から見た断面図が図１に相当する。
【００２８】
図３も、図１に示した第１の実施形態に係る光検出素子の平面パターンの一例を示すものであり、図３のIＢ−IＢ方向から見た階段断面図が図１に相当する。図３に示すように、矩形の平面パターンをなす電荷排出領域２２、三角形の平面パターンをなす排出ゲート電極２１、多角形の平面パターンをなす光電変換ダイオード部Ｄ１、台形の平面パターンをなして、内側に台形の埋込チャネル領域１５を含む蓄積ゲート電極１４、台形の平面パターンをなす緩衝ダイオード部Ｄ２、三角形の平面パターンをなす読出ゲート電極１９、矩形の平面パターンをなす電荷検出領域２０が、活性領域３０ｂの内部に、左上方向から右下方向に向かう対角線方向を主経路とするように、折り曲がったトポロジーで配置されている。図３に示すように、平面パターン上、バリヤ領域１６、埋込チャネル領域１５及び緩衝ダイオード部Ｄ２はウェル領域２３の内部に配置されている。図３に示すような平面パターンのトポロジーによれば、転送路を相対的に長く取ることが可能となるので、活性領域３０ｂの面積の縮小化に有利となる。
【００２９】
−−第１の実施形態の光検出素子の電荷転送動作−−
図４及び図５を用いて、図１に示した第１の実施形態に係る光検出素子の電荷転送動作をより詳細に示す。
（イ）まず図４（ａ）のポテンシャルプロファイルに示すように蓄積ゲート電極１４の電位ＳＧをロウ（Ｌ）レベルのまま、排出ゲート電極２１の電位ＧＲをハイ（Ｈ）レベルに設定し、排出ゲート電極２１の直下のチャネルのポテンシャルを深くし、 チャネルを導通状態にして、光電変換ダイオード部Ｄ１の第２埋込層領域１２に蓄積した信号電荷や暗電流による電荷を排出する。
【００３０】
（ロ）次に図４（ｂ）のポテンシャルプロファイルに示すように蓄積ゲート電極１４の電位ＳＧをロウ（Ｌ）レベルのまま、読出ゲート電極１９の電位ＴＸ及び排出ゲート電極２１の電位ＧＲをロウ（Ｌ）レベルに設定し、読出ゲート電極１９及び排出ゲート電極２１のそれぞれの直下のチャネルのポテンシャルを浅くし、チャネルを遮断状態にして、光電変換ダイオード部Ｄ１で光電変換された信号電荷を、光電変換ダイオード部Ｄ１の第２埋込層領域１２に蓄積する。
（ハ）光電変換された信号電荷を一定期間、光電変換ダイオード部Ｄ１の第２埋込層領域１２に蓄積した後、図４（ｃ）のポテンシャルプロファイルに示すように、蓄積ゲート電極１４の電位ＳＧをハイ（Ｈ）レベルの電圧にすることで、光電変換ダイオード部Ｄ１の電荷を埋込チャネル領域１５に転送する。
【００３１】
（ニ）埋込チャネル領域１５への電荷転送が終了後、図５（ｄ）のポテンシャルプロファイルに示すように、蓄積ゲート電極１４の電位ＳＧをロウ（Ｌ）レベルに戻し、信号電荷を埋込チャネル領域１５及び緩衝ダイオード部Ｄ２に保持する。
（ホ）電荷読み出し期間では、図５（ｅ）のポテンシャルプロファイルに示すように、蓄積ゲート電極１４の電位ＳＧをロウ（Ｌ）レベルのまま、読出ゲート電極１９の電位ＴＸを高くし、読出ゲート電極１９をターン・オンして、埋込チャネル領域１５及び緩衝ダイオード部Ｄ２に蓄積した信号電荷を電荷検出領域２０へ読み出す。
【００３２】
図６は、図１における第１の転送制御手段（１４，１５，１６）を構成するバリヤ領域１６と埋込チャネル領域１５について、蓄積ゲート電極１４に印加する２値の電圧をパラメータとして、深さ方向ポテンシャルを示した図である。ここで、バリヤ領域１６のポテンシャル分布は破線で、埋込チャネル領域１５のポテンシャル分布は実線で示す。又、ロウ（Ｌ）レベルのゲート電圧はＶ１、ハイ（Ｈ）レベルのゲート電圧はＶ２とする。ハイ（Ｈ）レベルの電圧Ｖ２では、埋込チャネル領域１５のポテンシャルが深く形成されると共に、バリヤ領域１６と埋込チャネル領域１５の間でＶsbの電位差が生じ、信号電荷を保持することができる。他方、負電圧となるロウ（Ｌ）レベルの電圧Ｖ１では、バリヤ領域１６と埋込チャネル領域１５の間でＶsaの電位差が生じて信号電荷を保持すると共に、両領域共に表面電位が基体部１１の電位以下となり、正孔が蓄積する、ピンニング動作となる。このため、暗電流の主要発生源である基体部１１の半導体表面が不活性化し、暗電流の大幅低減が可能となる。
【００３３】
−−第１の実施形態に係る固体撮像装置−−
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図７に示すように、画素アレイ部５と周辺回路部（５１，５２，５５）とを同一の半導体チップ上に集積化している。画素アレイ部５には、図１（ａ）に要部の概略を示した光検出素子を画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）として用い、この画素Ｘijの多数個を２次元マトリクス状に配列している。それぞれの画素Ｘijは、例えば、方形状の撮像領域を構成している。
【００３４】
画素アレイ部５の下辺部には、第１画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m方向；第２画素行Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m方向；……；第ｉ画素行Ｘi1，Ｘi2，Ｘi3，……，Ｘim方向；……；第（ｎ−１）画素行Ｘ(n-1)1，Ｘ(n-1)2，Ｘ(n-1)3，……，Ｘ(n-1)m方向；第ｎ画素行Ｘn1，Ｘn2，Ｘn3，……，Ｘnm方向に沿ってコラムデコーダ回路５５が設けられている。又、画素アレイ部の左辺部には第１画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1方向；第２画素列Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2方向；第３画素列Ｘ13，Ｘ23，……，Ｘi3，……，Ｘ(n-1)3，Ｘn3方向；……；……；……；第ｍ画素列Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnm方向に沿って行デコーダ回路５１，行駆動回路５２が設けられている。
【００３５】
第１画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1にはコラム電源線Ｐ1が設けられ、第２画素列Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2にはコラム電源線Ｐ2が設けられ、第３画素列Ｘ13，Ｘ23，……，Ｘi3，……，Ｘ(n-1)3，Ｘn3にはコラム電源線Ｐ3が設けられ、……；……；……；第ｍ画素列Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnmにはコラム電源線Ｐmが設けられ、コラム毎の電源線Ｐ1，Ｐ2，Ｐ3，……，Ｐmを介して画素アレイ部５全体の電源線ＶDDに接続されている。  
【００３６】
コラムデコーダ回路５５、行デコーダ回路５１，行駆動回路５２によって画素アレイ部５内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。行駆動線Ｗ1，Ｗ2，……，Ｗi，……，Ｗ(n-)，Ｗnは、第１画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m；第２画素行Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m；……；第ｉ画素行Ｘi1，Ｘi2，Ｘi3，……，Ｘim；……；第（ｎ−１）画素行Ｘ(n-1)1，Ｘ(n-1)2，Ｘ(n-1)3，……，Ｘ(n-1)m；第ｎ画素行Ｘn1，Ｘn2，Ｘn3，……，Ｘnmのそれぞれに配列された画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ）のそれぞれに対して行毎に配線された、蓄積ゲート電極１４の駆動線（第１の駆動線）、読出ゲート電極１９の駆動線（第２の駆動線）、リセットトランジスタＴＲijの駆動線（第３の駆動線）Ｒ（ｉ）及び選択トランジスタＴＳijの駆動線（第４の駆動線）Ｓ（ｉ）を１つの駆動線に代表して表したものである。
【００３７】
行デコーダ回路５１により、第１画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m；第２画素行Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m；……；第ｉ画素行Ｘi1，Ｘi2，Ｘi3，……，Ｘim；……；第（ｎ−１）画素行Ｘ(n-1)1，Ｘ(n-1)2，Ｘ(n-1)3，……，Ｘ(n-1)m；第ｎ画素行Ｘn1，Ｘn2，Ｘn3，……，Ｘnmのうちの特定の画素行が選択され、行駆動回路５２を介して、選択された画素行に対して、選択された画素行に対応する、行駆動線Ｗ1，Ｗ2，……，Ｗi，……，Ｗ(n-)，Ｗnのいずれかから、それぞれの駆動信号が与えられる。
【００３８】
そして、第１画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1に設けられた読出信号線Ｂ1によって画素信号Ｖsig1が、第２画素列Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2に設けられた読出信号線Ｂ2によって画素信号Ｖsig2が、第３画素列Ｘ13，Ｘ23，……，Ｘi3，……，Ｘ(n-1)3，Ｘn3に設けられた読出信号線Ｂ3によって画素信号Ｖsig3が、……、第ｍ画素列Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnmに設けられた読出信号線Ｂmによって画素信号Ｖsigmが、それぞれ読み出される構成となっている。各読出信号線Ｂ1，Ｂ2，Ｂ3，……，Ｂmから読み出された画素信号Ｖsig1，Ｖsig2，Ｖsig3，……，Ｖsigmは、信号処理回路ＳＰ1，ＳＰ2，ＳＰ3，……，ＳＰmにおいて、アナログないしアナログとデジタルの信号処理が施される。その後、信号処理回路ＳＰ1，ＳＰ2，ＳＰ3，……，ＳＰmによって信号処理が施されたコラム毎の信号が、コラムデコーダ回路５５により出力信号線５６へ読み出され、出力信号線５６を介して最終的に半導体チップの外部の外部回路へ出力される。
【００３９】
−−グローバルシャッタ動作−−
図７に示す第１の実施形態に係る固体撮像装置の構成において、グローバルシャッタ動作は以下のようにしてなされる：
（ａ）まず、行駆動線Ｗ1，Ｗ2，……，Ｗi，……，Ｗ(n-1)，Ｗnを介して、全画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ）の電荷排出領域２２に至るそれぞれのチャネルの電位が同時に導通状態のポテンシャルとなるように、十分高い電圧を全画素Ｘijの排出ゲート電極２１に同時に印加して、全画素Ｘijのそれぞれの光電変換ダイオード部Ｄ１の信号電荷や暗電流による電荷を排出させる。その後、入射光により発生した信号電荷を、全画素Ｘijのそれぞれの光電変換ダイオード部Ｄ１の第２埋込層領域１２に蓄積する。
【００４０】
（ｂ）次に、全画素Ｘijのそれぞれの光電変換ダイオード部Ｄ１で一定期間光電変換し、第２埋込層領域１２に蓄積した信号電荷を、全画素Ｘij同時に、それぞれの埋込チャネル領域１５に転送する。この時、全画素Ｘijのそれぞれの蓄積ゲート電極１４には、行駆動線Ｗ1，Ｗ2，……，Ｗi，……，Ｗ(n-1)，Ｗnのうちの第１の駆動線を介してハイ（Ｈ）レベルの電圧が同時に印加される。
（ｃ）次いで、行駆動線Ｗ1，Ｗ2，……，Ｗi，……，Ｗ(n-1)，Ｗnのうちの第１の駆動線により、全画素Ｘijのそれぞれの蓄積ゲート電極１４にロウ（Ｌ）レベルの電圧が印加され、蓄積ゲート電極１４の直下の半導体領域の表面電位をピンニング動作させて、信号電荷を各画素Ｘijのそれぞれの埋込チャネル領域１５に保持する。
【００４１】
（ｄ）その後、各画素Ｘijのそれぞれの蓄積ゲート電極１４の電位はロウ（Ｌ）レベルの電圧の状態のまま、各画素Ｘijのそれぞれの読出ゲート電極１９に、行毎に順次ハイ（Ｈ）レベルの電圧を第２の駆動線を介して印加して、各画素Ｘijのそれぞれの埋込チャネル領域１５に保持されていた信号電荷を、各画素Ｘijのそれぞれの電荷検出領域２０へ転送する。
（ｅ）各画素Ｘijのそれぞれの電荷検出領域２０では、信号電荷が転送される前のリセットレベルと信号電荷が転送された後の信号レベルを、それぞれの画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ）の内部に集積化された増幅トランジスタＴＡij及び選択トランジスタＴＳijを介して、読出信号線Ｂ1，Ｂ2，Ｂ3，……，Ｂmへ読み出す。
【００４２】
以上に示すように、第１の実施形態に係る固体撮像装置においては、すべての画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ）において、露光期間における信号電荷の生成の動作が同時に実施でき、グローバルシャッタ動作となる。即ち、第１の実施形態に係る固体撮像装置によれば、グローバルシャッタ動作が可能で、低残像、低暗電流で低ノイズの性能を維持しつつ、電荷転送のための電位差が確実に確保され、製造プロセスも容易な固体撮像装置を提供することができる。
【００４３】
（第２の実施形態）
本発明者は、既に、図１１に示すようなフォトゲート電極を有したＣＭＯＳイメージセンサ用の画素を検討した。図１１に示す画素構造の場合、光電変換するフォトゲート電極（第１のＭＯＳゲート電極）６４と電荷転送する第２のＭＯＳゲート電極６２の間にはギャップが生じ、その間をソース／ドレインと同じ高不純物密度のｎ層６１で接続する必要があった。図１１に示す画素構造の場合、第２のＭＯＳゲート電極６２のゲート電圧を高レベルにして、第１のＭＯＳゲート電極６４の直下の領域の一部となる埋込チャネル領域１５の電荷を電荷検出領域２０へ転送する際、ｎ層６１の電位は浮遊状態のため電位が定まらず、大きな残像が生じるという問題がある。
【００４４】
図１１に示した画素構造の問題点を鑑み、本発明の第２の実施形態に係る光検出素子は、図８に示すようにｐ型の半導体層からなる基体部１１と、基体部１１の上部に設けられ、絶縁ゲート構造によって、光電変換された信号電荷の蓄積と転送を制御する第１の転送制御手段（１５，２３，４４）と、第１の転送制御手段（１５，２３，４４）に隣接して基体部１１の上部に設けられた、ｐｎ接合からなる緩衝ダイオード部Ｄ２と、緩衝ダイオード部Ｄ２に隣接して基体部１１の上部に設けられ、絶縁ゲート構造によって信号電荷の転送を制御する第２の転送制御手段（１９，２３）と、第２の転送制御手段（１９，２３）に隣接して基体部１１の上部に設けられ、第２の転送制御手段（１９，２３）によって転送された信号電荷を検出する、ｎ型の半導体領域からなる電荷検出領域２０とを備える。
【００４５】
第２の実施形態に係る光検出素子の第１の転送制御手段（１５，２３，４４）は、絶縁ゲート構造の一部を構成するフォトゲート電極４４と、このフォトゲート電極４４の直下の光電変換領域 となるｐ型のウェル領域２３の一部と、この光電変換領域と緩衝ダイオード部Ｄ２との間のフォトゲート電極４４の直下に設けられた、ｎ型の半導体領域からなる埋込チャネル領域１５とを含み、第１の転送制御手段（１５，２３，４４）の内部で光電変換され信号電荷が生成される。
【００４６】
図８に示すように、第２の実施形態に係る光検出素子では、光電変換領域の直上に設けられたフォトゲート電極４４と電荷転送する読出ゲート電極１９の間に、第４埋込層領域１７及び第３埋込層領域１８からなる緩衝ダイオード部Ｄ２が形成され、その電位は固定されるから、読出ゲート電極１９のゲート電圧を高レベルにして、第１の転送制御手段（１４，１５，１６）中の埋込チャネル領域１５の信号電荷を電荷検出領域２０へ転送する際、一方向の電位勾配が形成されて良好な電荷転送が可能となり、残像が生じない。なお、本発明の第２の実施形態に係る光検出素子においては、光電変換するフォトゲート電極４４及び緩衝ダイオード部Ｄ２を除く領域を遮光板２４で覆うことが望ましい。
【００４７】
図９は、図８に示した第２の実施形態に係る光検出素子の平面パターンの一例を示すもので、矩形の平面パターンをなして、内側に光電変換領域と埋込チャネル領域１５を含むフォトゲート電極４４、矩形の平面パターンをなす緩衝ダイオード部Ｄ２、矩形の平面パターンをなす読出ゲート電極１９、矩形の平面パターンをなす電荷検出領域２０が、活性領域３０ｃの内部に左側から右側に向かい、横直線状に配置されている。図９に示すように、平面パターン上、光電変換領域、埋込チャネル領域１５及び緩衝ダイオード部Ｄ２はウェル領域２３の内部に配置されている。したがって、図９のVIIIＡ−VIIIＡ方向から見た断面図が図８に相当する。
【００４８】
図１０も、図８に示した第２の実施形態に係る光検出素子の平面パターンの一例を示すものであり、図１０のVIIIＢ−VIIIＢ方向から見た階段断面図が図８に相当する。図１０に示すように、右下の角部が切り取られた矩形の埋込チャネル領域１５を内側に含む、角部が切り取られた矩形をなすフォトゲート電極４４、台形の平面パターンをなす緩衝ダイオード部Ｄ２、三角形の平面パターンをなす読出ゲート電極１９、矩形の平面パターンをなす電荷検出領域２０が、活性領域３０ｄの内部に、左上方向から右下方向に向かう対角線方向を主経路とするように、折り曲がったトポロジーで配置されている。図１０に示すように、平面パターン上、光電変換領域、埋込チャネル領域１５及び緩衝ダイオード部Ｄ２はウェル領域２３の内部に配置されている。図１０に示すような平面パターンのトポロジーによれば、光電変換領域を相対的に広く取ることが可能となるので、活性領域３０ｄの面積の縮小化に有利となる。
【００４９】
第２の実施形態に係る光検出素子によれば、第１の転送制御手段（１５，２３，４４）と第２の転送制御手段（１９，２３）の間に緩衝ダイオード部Ｄ２が形成されているため、フォトゲート電極４４と読出ゲート電極１９の間を狭い間隙で形成しなくてもポテンシャルのディップないし電位障壁の形成が防止される。又、光電変換された電荷が蓄積される埋込チャネル領域１５の電位と電荷検出領域２０の電位の差が、第１の転送制御手段（１５，２３，４４）に２値の電圧を印加することで十分に確保され、電荷転送が容易となる。更に埋込チャネル領域１５に電荷蓄積時、光電変換領域及び埋込チャネル領域１５共に表面がピンニング動作されることで、暗電流が大幅に低減される。
【００５０】
第１の実施形態に係る固体撮像装置の場合と同様に、図８〜図１０を用いて説明した第２の実施形態に係る光検出素子を画素として、この画素を半導体チップ上に多数配列して画素アレイを構成して固体撮像装置を構成することができる。このような、第２の実施形態に係る固体撮像装置によれば、フォトゲート電極を有する画素構造の場合であっても、低残像、低暗電流で低ノイズの性能を維持しつつ、電荷転送のための電位差が確実に確保され、製造プロセスも容易な固体撮像装置を提供することができる。
【００５１】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
既に述べた第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。第１及び第２の実施の形態の説明では、転送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光検出素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【００５２】
又、既に述べた第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の光検出素子は２次元固体撮像装置の画素Ｘijのみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素Ｘijとして複数の光検出素子を１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５３】
１１…基体部
１２…第２埋込層領域
１３…第１埋込層領域
１４…蓄積ゲート電極
１５…埋込チャネル領域
１６…バリヤ領域
１７…第４埋込層領域
１８…第３埋込層領域
１９…読出ゲート電極
２０…電荷検出領域
２１…排出ゲート電極
２２…電荷排出領域
２３…ウェル領域
２４…遮光板
３０ａ，３０ｂ，３０ｃ，３０ｄ…活性領域
４４…フォトゲート電極
５…画素アレイ部
５１…行デコーダ回路
５２…行駆動回路
５５…コラムデコーダ回路
５６…出力信号線
６１…ｎ層
６２…第２のＭＯＳゲート電極
６４…第１のＭＯＳゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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