(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に、第１絶縁膜を形成する工程、
（ｃ）前記半導体基板の前記主面の第２領域で、前記半導体基板の前記主面に、第２絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上、および、前記第２絶縁膜上に、シリコンからなる第１膜を形成する工程、
（ｅ）前記第２絶縁膜上に形成された部分の前記第１膜に、第１不純物をイオン注入し、前記第１不純物がイオン注入された部分の前記第１膜からなる第１導電膜を形成する工程、
（ｆ）前記第１絶縁膜上に形成された部分の前記第１膜に、第２不純物をイオン注入し、前記第２不純物がイオン注入された部分の前記第１膜からなる第１膜部を形成する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の前記主面の第３領域で、前記半導体基板の前記主面に、内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜上に、第２導電膜を形成する工程、
（ｉ）前記第２導電膜をパターニングし、前記第２導電膜からなる第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の部分の前記第３絶縁膜からなる第１ゲート絶縁膜を形成する工程、
（ｊ）前記第１膜部をパターニングし、前記第１膜部からなる抵抗体を形成する工程、
（ｋ）前記第１導電膜をパターニングし、前記第１導電膜からなる第２ゲート電極を形成し、前記第２ゲート電極と前記半導体基板との間の部分の前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程、
を有する半導体装置の製造方法であって、
前記（ａ）工程では、前記第２領域で、前記半導体基板の前記主面側に形成された、第１導電型の第１半導体領域を有する前記半導体基板を用意し、
前記半導体装置の製造方法は、さらに、
（ｌ）平面視において、前記第２ゲート電極と隣り合う部分の前記第１半導体領域の上層部に、前記第１導電型と反対の第２導電型の第２半導体領域を形成する工程、
を有し、
前記（ｇ）工程は、
（ｇ１）前記第３領域で、前記半導体基板の前記主面に、前記第３絶縁膜を堆積する工程、
（ｇ２）前記半導体基板を熱処理する工程、
を含み、
前記（ｌ）工程は、
（ｌ１）平面視において、前記第２ゲート電極と隣り合う部分の前記第１半導体領域の上層部に、前記第２導電型の第３不純物をイオン注入する工程、
（ｌ２）前記（ｌ１）工程の後、前記半導体基板を熱処理する工程、
を含み、
前記第２不純物は、第１４族元素および第１８族元素からなる群から選択された少なくとも一種の元素よりなり、
前記（ｇ２）工程における熱処理温度は、前記（ｌ２）工程における熱処理温度よりも高い、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ２）工程における熱処理時間は、前記（ｌ２）工程における熱処理時間よりも長い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第３領域で、前記半導体基板上に、前記第１膜を形成し、
前記（ｇ）工程では、前記第１膜部上、および、前記第１導電膜上に、前記第３絶縁膜を形成し、
前記半導体装置の製造方法は、さらに、
（ｍ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第３領域で前記第１膜を除去し、前記第１領域で前記第１膜部を残し、前記第２領域で前記第１導電膜を残す工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程にて形成された前記第１膜部の厚さ方向における前記第２不純物の濃度分布は、前記第１膜部の上面と前記第１膜部の下面との間にピークを有し、
前記ピークは、前記第１膜部の前記上面と前記第１膜部の前記下面との中間よりも前記第１膜部の前記下面側に配置される、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
（ｎ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第１膜部に、第４不純物をイオン注入する工程、
を有する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２不純物は、炭素、シリコン、ゲルマニウムおよびアルゴンからなる群から選択された少なくとも一種の元素よりなる、半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１導電膜の表面に前記第３絶縁膜を形成し、
前記（ｉ）工程では、前記第３領域で、前記第１ゲート電極を形成し、
前記（ｉ）工程では、前記第２導電膜をエッチバックすることにより、前記第１導電膜の側面に、前記第３絶縁膜を介して前記第２導電膜を残して側壁部を形成し、前記第１導電膜の上面に前記第３絶縁膜を介して形成された部分の前記第２導電膜を除去し、前記第１膜部上に前記第３絶縁膜を介して形成された部分の前記第２導電膜を除去し、
前記半導体装置の製造方法は、さらに、
（ｏ）前記（ｉ）工程の後であって、かつ、前記（ｊ）工程および前記（ｋ）工程のいずれよりも前に、前記第２導電膜から露出した部分の前記第３絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
（ｐ）前記（ｇ）工程の前に、前記第３領域で、前記半導体基板の前記主面側に、前記第１導電型の第２半導体領域を形成する工程、
（ｑ）平面視において、前記第１ゲート電極と隣り合う部分の前記第２半導体領域の上層部に、前記第２導電型の第３半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜と、を含み、
前記（ｇ１）工程は、
（ｇ３）前記第２領域で、前記半導体基板の上面に、前記第１酸化シリコン膜を堆積する工程、
（ｇ４）前記第１酸化シリコン膜上に、前記窒化シリコン膜を堆積する工程、
（ｇ５）前記窒化シリコン膜上に、前記第２酸化シリコン膜を堆積する工程、
を含む、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記半導体装置は、抵抗素子、トランジスタおよび不揮発性メモリを有し、
前記抵抗素子は、前記抵抗体により形成され、
前記トランジスタは、前記第２ゲート電極および前記第２ゲート絶縁膜を有し、
前記不揮発性メモリは、前記第１ゲート電極および前記第１ゲート絶縁膜を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記トランジスタは、ＬＤＭＯＳＦＥＴである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、電界効果トランジスタを含む主回路に付加されるアドオン回路としての不揮発性メモリを混載する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタとしてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む主回路が形成された半導体装置において、半導体装置のメイン機能を実現する主回路とは別に、主回路に付加される付加回路（アドオン回路）が形成されることがある。例えば、付加回路の一例としては、トリミング情報を記憶するメモリなどを挙げることができる。
【０００３】
このようなトリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されている。また、メモリセルのサイズを縮小できる不揮発性メモリとして、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有する不揮発性メモリを使用することが検討されている。
【０００４】
特開２００７−２８１０９１号公報（特許文献１）には、半導体基板の主面上に複数の不揮発性メモリを備えた半導体装置において、半導体基板の主面上に、例えば多結晶シリコンからなる導体膜を堆積した後、導体膜をエッチングすることにより、ゲート電極および抵抗体を形成する技術が開示されている。
【０００５】
特開平１１−２９７８４８号公報（特許文献２）には、半導体装置の製造方法において、複数種類のトランジスタのゲート絶縁膜を、半導体基板表面の一回の成膜工程で一括して形成し、当該ゲート絶縁膜上に、グレインサイズをトランジスタの種類に応じて変えて多結晶ゲート電極層を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８１０９１号公報
【特許文献２】特開平１１−２９７８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなアドオン回路としての不揮発性メモリがメモリ形成領域に形成される場合、主回路形成領域でパワートランジスタなどのウェルおよびゲート電極を形成した後に、メモリ形成領域でＭＯＮＯＳ構造の不揮発性メモリのゲート電極を形成する。これにより、主回路形成領域でウェルまたはゲート電極を形成する際に、不揮発性メモリに対して過剰な熱負荷が印加されることを抑制することができる。
【０００８】
一方、主回路形成領域でパワートランジスタなどのウェルおよびゲート電極を形成する際に、抵抗素子の抵抗体用の多結晶シリコン膜を形成することがある。このような場合、その後、メモリ形成領域でＭＯＮＯＳ構造を有する不揮発性メモリを形成する際の熱処理が施されることにより、抵抗素子の抵抗体に含まれる多結晶シリコン膜の結晶粒の成長が促進される。そして、結晶粒の成長が促進された場合、並列に接続された複数の抵抗素子からなる各組において、複数の抵抗素子間の抵抗差がばらつくこと、いわゆる抵抗のミスマッチ特性が劣化することを、防止または抑制することができず、半導体装置の性能が低下する。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置の製造方法において、抵抗素子形成領域で、半導体基板上に、シリコンからなる膜を形成し、当該膜に、第１４族元素および第１８族元素からなる群から選択された少なくとも一種の元素よりなる不純物をイオン注入し、当該不純物がイオン注入された部分の膜からなる膜部を形成する。次に、メモリ形成領域で、半導体基板上に、内部に電荷蓄積部を有し、ＭＯＮＯＳ型トランジスタのゲート絶縁膜用の絶縁膜を形成し、当該絶縁膜上に、ＭＯＮＯＳ型トランジスタのゲート電極用の導電膜を形成する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態における半導体チップのレイアウト構成例を示す図である。
【図２】不揮発性メモリの回路ブロック構成の一例を示す図である。
【図３】実施の形態の半導体装置の要部断面図である。
【図４】不揮発性メモリのメモリアレイ構造と動作条件の一例を示す説明図である。
【図５】実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２３】比較例１および比較例２の半導体装置における抵抗素子のミスマッチ特性を示すグラフである。
【図２４】比較例１におけるＭＯＮＯＳ型トランジスタおよび抵抗素子の周辺を拡大して示す断面図である。
【図２５】実施の形態におけるＭＯＮＯＳ型トランジスタおよび抵抗素子の周辺を拡大して示す断面図である。
【図２６】比較例３の半導体装置の要部平面図である。
【図２７】実施の形態の半導体装置の要部平面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態）
本実施の形態における技術的思想は、同一の半導体チップに、半導体チップのメイン機能を実現する主回路と、主回路に付加されるアドオン回路と呼ばれる付加回路とを含む半導体装置であって、アドオン回路をＭＯＮＯＳ型の書き換え可能な不揮発性メモリから構成する半導体装置に関する技術的思想である。
【００１９】
例えば、ＳＯＣ（System On Chip）を例に挙げると、主回路としては、以下のものを挙げることができる。すなわち、主回路としては、ＤＲＡＭ（Dynamic Random Access Memory）もしくはＳＲＡＭ（Static Random Access Memory）などのようなメモリ回路、ＣＰＵ（Central Processing Unit）もしくはＭＰＵ（Micro Processing Unit）などのような論理回路、または、これらのメモリ回路および論理回路の混在回路等を挙げることができる。
【００２０】
一方、アドオン回路としては、主回路に関する比較的小容量の情報を記憶する記憶回路や、回路の救済に使用される電子ヒューズなどを挙げることができる。例えば、比較的小容量の情報としては、半導体チップ内のトリミングの際に使用する素子の配置アドレス情報、メモリ回路の救済の際に使用するメモリセルの配置アドレス情報、半導体装置の製造番号などを挙げることができる。
【００２１】
＜半導体チップのレイアウト構成例＞
以下に示す本実施の形態では、メイン機能を実現するシステムが形成された半導体チップを例に挙げて説明する。本実施の形態における半導体チップは、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴであって、大電力用途のパワートランジスタと、抵抗素子と、書き換え可能な不揮発性メモリセルと、を含む。
【００２２】
ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいう。このとき、本実施の形態では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴであるパワートランジスタと、相対的に耐圧の低い低耐圧ＭＩＳＦＥＴと、が半導体基板に形成されている。
【００２３】
図１は、実施の形態における半導体チップのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、アナログ回路４、不揮発性メモリ５、Ｉ／Ｏ（Input/Output）回路６、ロジック回路７およびドライバ回路８を有する。
【００２４】
アナログ回路４は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路または電源回路などから構成されている。これらアナログ回路４は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のパワートランジスタが使用される。
【００２５】
本実施の形態では、高耐圧ＭＩＳＦＥＴ、すなわちパワートランジスタとして、横方向拡散ＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor：ＬＤＭＯＳＦＥＴ）が形成された例について説明する。そのため、後述する図３を用いて説明するように、本実施の形態では、半導体チップＣＨＰは、パワートランジスタとしてのＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）が形成された半導体チップＣＨＰである。
【００２６】
不揮発性メモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態では、この不揮発性メモリ５は、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作および消去動作には、例えばファウラーノルドハイム（ＦＮ）型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００２７】
不揮発性メモリ５の書き込み動作時などには、ＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）を印加するため、ＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００２８】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップＣＨＰ内へのデータの入力を行うための回路である。このＩ／Ｏ回路６は、相対的に高耐圧のＭＩＳＦＥＴから構成される。
【００２９】
ロジック回路７は、例えば、ｎチャネル型の低耐圧ＭＩＳＦＥＴと、ｐチャネル型の低耐圧ＭＩＳＦＥＴと、から構成されている。
【００３０】
ドライバ回路８は、例えば、ｎチャネル型のパワートランジスタと、ｐチャネル型のパワートランジスタと、から構成されている。
【００３１】
ここで、アナログ回路４、ロジック回路７およびドライバ回路８によって主回路が構成され、不揮発性メモリ５によってアドオン回路が構成されている。すなわち、本実施の形態における半導体チップＣＨＰには、メイン機能を実現する主回路と、主回路に付加されるアドオン回路と、が形成されている。そして、本実施の形態では、このアドオン回路にＭＯＮＯＳ型トランジスタを適用している。
【００３２】
本実施の形態では、アドオン回路がウェハ完成後の電圧調整などに使用される電子ヒューズから構成されており、この電子ヒューズを書き換え可能な不揮発性メモリであるＭＯＮＯＳ型トランジスタから構成することにより、ウェハ状態やパッケージ状態で何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズを実現している。
【００３３】
また、例えば、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなる。この点に関し、浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）に替えて、ＭＯＮＯＳ型トランジスタを適用することにより、メモリセルのサイズを縮小できる利点が得られる。さらに、ＭＯＮＯＳ型トランジスタでは、データの書き換えにＦＮトンネリング電流を使用するため、低電流でのデータの書き換えが可能となり低消費電力化を図ることができる。
【００３４】
本実施の形態の半導体装置は、主回路とアドオン回路とを含む半導体装置において、アドオン回路としてＭＯＮＯＳ型トランジスタを適用した半導体装置を実現するにあたって、半導体装置の製造技術に特徴を有するものである。すなわち、本実施の形態の半導体装置においては、主回路の構成要素である低耐圧ＭＩＳＦＥＴとパワートランジスタとともに、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタを混載する製造技術に特徴がある。
【００３５】
＜不揮発性メモリの回路ブロック構成＞
次に、図２は、不揮発性メモリの回路ブロック構成の一例を示す図である。図２において、不揮発性メモリ５は、メモリアレイ１０と、直接周辺回路部１１と、間接周辺回路部１２と、を有する。
【００３６】
メモリアレイ１０は、不揮発性メモリ５の記憶部にあたり、メモリセルが縦と横の２次元状（アレイ状）に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００３７】
直接周辺回路部１１は、メモリアレイ１０を駆動するための回路、すなわち駆動回路であり、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウアドレスデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有する。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、半導体チップＣＨＰに形成されている素子の中で、相対的に高耐圧を必要とするＭＩＳＦＥＴにより形成されている。
【００３８】
また、間接周辺回路部１２は、メモリアレイの書換え制御回路であり、設定回路、通常用書換えクロック生成部、高速用書換えクロック生成部および書換えタイミング制御部などを有する。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、半導体チップＣＨＰに形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴにより形成されている。
【００３９】
＜半導体装置の構造＞
次に、実施の形態の半導体装置としての半導体チップＣＨＰの構造を、図面を参照して説明する。図３は、実施の形態の半導体装置の要部断面図である。
【００４０】
図３に示すように、実施の形態の半導体装置としての半導体チップＣＨＰは、メモリ形成領域ＭＲと、主回路形成領域ＡＲと、メモリ形成領域ＭＲと主回路形成領域ＡＲとで挟まれた境界領域ＢＲと、を有する。また、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと、パワートランジスタ形成領域ＰＷＲと、抵抗素子形成領域ＲＲと、を含む。
【００４１】
メモリ形成領域ＭＲには、図１に示す不揮発性メモリ５のメモリセルが形成されており、このメモリセルは、ＭＯＮＯＳ型トランジスタＭＣにより形成されている。
【００４２】
低耐圧ＭＩＳＦＥＴ形成領域ＬＲには、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ１が形成されている。このような低耐圧ＭＩＳＦＥＴＱ１が形成される領域としては、例えば、ロジック回路７の形成領域などが考えられる。低耐圧ＭＩＳＦＥＴＱ１は、例えば、１．５Ｖ程度の電源電圧で動作する。なお、以下では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、ｎチャネル型の低耐圧ＭＩＳＦＥＴＱ１が形成されている場合を例示して説明するが、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、ｐチャネル型の低耐圧ＭＩＳＦＥＴが形成されていてもよい。
【００４３】
パワートランジスタ形成領域ＰＷＲには、パワートランジスタＱ２が形成されている。このようなパワートランジスタＱ２が形成される領域としては、例えば、ドライバ回路８の形成領域が考えられる。なお、以下では、パワートランジスタ形成領域ＰＷＲに、ｎチャネル型のパワートランジスタＱ２が形成されている場合を例示して説明するが、パワートランジスタ形成領域ＰＷＲに、ｐチャネル型のパワートランジスタが形成されていてもよい。また、図３に示す例では、前述したように、パワートランジスタＱ２として、ＬＤＭＯＳＦＥＴが形成されている。
【００４４】
抵抗素子形成領域ＲＲには、抵抗素子Ｒ１が形成されている。このような抵抗素子Ｒ１が形成される領域としては、例えば、ロジック回路７またはドライバ回路８の形成領域が考えられる。
【００４５】
図３に示すように、半導体チップＣＨＰは、半導体基板ＳＢを有する。半導体基板ＳＢは、主面としての上面ＰＳの一部の領域として、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲを有する。
【００４６】
メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲにおいて、半導体基板ＳＢの主面としての上面ＰＳ側には、ｎ型の半導体領域としてのｎ型埋め込み領域ＮＢＲが形成されている。また、ｎ型埋め込み領域ＮＢＲ上には、ｐ型の半導体領域であるｐ−型エピタキシャル層ＥＰが形成されている。
【００４７】
ここで、「ｐ型」とは、主要な電荷担体が正孔である導電型を意味する。また、「ｎ型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【００４８】
なお、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板を用いることもできる。すなわち、半導体基板ＳＢ上に、ｎ型埋め込み領域ＮＢＲに代えて、埋め込み絶縁層が形成され、この埋め込み絶縁層上に、ｐ−型エピタキシャル層ＥＰに代えて、シリコン層が形成されていてもよい。
【００４９】
半導体基板ＳＢの主面としての上面ＰＳには、素子を分離する素子分離領域ＳＴＩが形成されている。また、素子分離領域ＳＴＩによって分離された活性領域が、それぞれメモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲとなっている。パワートランジスタ形成領域ＰＷＲを区画する素子分離領域ＳＴＩには、ｐ−型エピタキシャル層ＥＰを貫通して、ｎ型埋め込み領域ＮＢＲに達する深溝分離領域ＤＴＩが形成されている。
【００５０】
一方、抵抗素子形成領域ＲＲでは、抵抗素子形成領域ＲＲ全体に亘って、半導体基板ＳＢの主面としての上面ＰＳに素子分離領域ＳＴＩが形成されている。
【００５１】
メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。また、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分には、ｐ型半導体領域ＶＭＧが形成されている。
【００５２】
一方、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＬが形成されており、パワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢの上面ＰＳ側には、ｎ型ウェルＮＷＬとｐ型ウェルＰＷとが互いに離間して形成されている。また、ｎ型ウェルＮＷＬに内包されるようにｎ型ウェルＮＷが形成されている。
【００５３】
また、本実施の形態では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、ｎチャネル型のＭＩＳＦＥＴが形成されている例を例示して説明するが、低耐圧ＭＩＳＦＥＴ形成領域ＬＲには、ｐチャネル型のＭＩＳＦＥＴが形成されていてもよい。また、実施の形態では、パワートランジスタ形成領域ＰＷＲに、ｎチャネル型のパワートランジスタが形成されている例を例示して説明するが、パワートランジスタ形成領域ＰＷＲには、ｐチャネル型のパワートランジスタが形成されていてもよい。
【００５４】
次に、メモリ形成領域ＭＲに形成されたＭＯＮＯＳ型トランジスタＭＣについて説明する。ＭＯＮＯＳ型トランジスタＭＣは、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭと、を有する。すなわち、不揮発性メモリは、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭにより形成されている。また、ゲート絶縁膜ＧＩＭは、例えば酸化シリコンからなる絶縁膜ＩＦ１と、例えば窒化シリコンからなる絶縁膜としての電荷蓄積膜ＥＣと、例えば酸化シリコンからなる絶縁膜ＩＦ２と、を含み、ＯＮＯ（Oxide-Nitride-Oxide）膜とも称される。
【００５５】
半導体基板ＳＢの上面ＰＳ側に形成されたｐ型ウェルＰＷＭ上に、絶縁膜ＩＦ１が形成され、絶縁膜ＩＦ１上に、電荷蓄積膜ＥＣが形成されている。そして、電荷蓄積膜ＥＣ上に、絶縁膜ＩＦ２が形成され、絶縁膜ＩＦ２上に、導電膜からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧは、例えば多結晶シリコン、すなわちポリシリコンからなる。
【００５６】
なお、本願明細書では、導電膜とは、例えば抵抗率が１０−３Ωｍ程度以下であることを意味する。
【００５７】
ゲート電極ＣＧの両側面には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ−型半導体領域ＬＤＭが形成されており、平面視において、ｎ−型半導体領域ＬＤＭの外側に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ＋型半導体領域ＮＤＭが形成されている。ｎ＋型半導体領域ＮＤＭは、ｎ−型半導体領域ＬＤＭと接触しており、ｎ＋型半導体領域ＮＤＭにおける不純物濃度は、ｎ−型半導体領域ＬＤＭにおける不純物濃度よりも高い。また、絶縁膜ＩＦ１の直下に位置する部分のｐ型ウェルＰＷＭ、すなわちｐ型半導体領域ＶＭＧの上層部には、チャネル領域が形成されている。なお、図示は省略するが、ゲート電極ＣＧの上面、および、ｎ＋型半導体領域ＮＤＭの上面には、低抵抗化を図るため、シリサイド膜が形成されていてもよい。
【００５８】
絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。半導体基板ＳＢから絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板ＳＢへ放出したりしてデータの記憶や消去を行う場合には、絶縁膜ＩＦ１は、トンネル絶縁膜として機能する。
【００５９】
電荷蓄積膜ＥＣは、データ記憶に寄与する電荷を蓄積する電荷蓄積部として設けられた絶縁膜であり、例えば窒化シリコンからなる。したがって、ゲート絶縁膜ＧＩＭは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する。
【００６０】
従来、電荷蓄積膜ＥＣとして多結晶シリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとして多結晶シリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００６１】
そこで、上述したように電荷蓄積膜ＥＣとして、窒化シリコン膜からなる絶縁膜が使用されてきている。この場合、データ記憶に寄与する電荷は、電荷蓄積膜ＥＣ中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００６２】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコンからなる絶縁膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００６３】
絶縁膜ＩＦ２は、例えば酸化シリコン膜からなる。ゲート電極ＣＧから絶縁膜ＩＦ２を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子をゲート電極ＣＧへ放出したりしてデータの記憶や消去を行う場合には、絶縁膜ＩＦ２は、トンネル絶縁膜として機能する。
【００６４】
サイドウォールスペーサＳＷは、ＭＯＮＯＳ型トランジスタＭＣの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域の各々は、ｎ−型半導体領域ＬＤＭおよびｎ＋型半導体領域ＮＤＭにより形成されている。このとき、ゲート電極ＣＧ下の部分のソース領域、および、ゲート電極ＣＧ下の部分のドレイン領域をｎ−型半導体領域ＬＤＭとすることで、ゲート電極ＣＧの端部下における電界集中を抑制することができる。
【００６５】
次に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに形成された低耐圧ＭＩＳＦＥＴＱ１について説明する。低耐圧ＭＩＳＦＥＴＱ１は、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＬと、ｎ＋型半導体領域ＮＤＬと、を有する。
【００６６】
半導体基板ＳＢの主面としての上面ＰＳ側に形成されたｐ型ウェルＰＷＬ上に、ゲート絶縁膜ＧＩ１が形成されており、ゲート絶縁膜ＧＩ１上に、ゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコンからなる。ゲート電極ＧＥ１は、例えば多結晶シリコン、すなわちポリシリコンからなる。
【００６７】
ゲート電極ＧＥ１の両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＬの上層部には、ｎ−型半導体領域ＬＤＬが形成されており、平面視において、ｎ−型半導体領域ＬＤＬの外側に位置する部分のｐ型ウェルＰＷＬの上層部には、ｎ＋型半導体領域ＮＤＬが形成されている。ｎ＋型半導体領域ＮＤＬは、ｎ−型半導体領域ＬＤＬと接触しており、ｎ＋型半導体領域ＮＤＬにおける不純物濃度は、ｎ−型半導体領域ＬＤＬにおける不純物濃度よりも高い。また、ゲート絶縁膜ＧＩ１の直下に位置する部分のｐ型ウェルＰＷＬの上層部には、チャネル領域が形成されている。なお、図示は省略するが、ゲート電極ＧＥ１の上面、および、ｎ＋型半導体領域ＮＤＬの上面には、低抵抗化を図るため、シリサイド膜が形成されていてもよい。
【００６８】
次に、パワートランジスタ形成領域ＰＷＲに形成されたパワートランジスタＱ２について説明する。パワートランジスタＱ２は、ｎ型ウェルＮＷＬと、ｐ型ウェルＰＷと、ｎ型ウェルＮＷと、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、サイドウォールスペーサＳＷと、ｎ＋型半導体領域ＮＤＦと、ｐ＋型半導体領域ＰＤＦと、を有する。
【００６９】
前述したように、本実施の形態では、高耐圧のパワートランジスタの一例として、ＬＤＭＯＳＦＥＴが形成されている。そのため、本実施の形態では、半導体チップＣＨＰは、高耐圧のパワートランジスタとしてＢｉＣ−ＤＭＯＳが形成された半導体チップＣＨＰである。
【００７０】
ｎ型ウェルＮＷＬとｐ型ウェルＰＷとは、半導体基板ＳＢ、すなわちｐ−型エピタキシャル層ＥＰの上面ＰＳ側に、互いに離間して形成されており、ｎ型ウェルＮＷＬに内包されるようにｎ型ウェルＮＷが形成されている。
【００７１】
ｎ型ウェルＮＷに内包されるように、ｎ＋型半導体領域ＮＤＦ（ソース領域）が形成されている。一方、ｐ型ウェルＰＷ（ボディ領域）に内包されるように、ｎ＋型半導体領域ＮＤＦ（ソース領域）と、ｐ＋型半導体領域ＰＤＦ（ボディコンタクト領域）と、が形成されており、ｎ＋型半導体領域ＮＤＦと、ｐ＋型半導体領域ＰＤＦとは、互いに隣接するように形成されている。
【００７２】
ｎ型ウェルＮＷＬは、平面視において、ｐ型ウェルＰＷと離れた位置に形成されている。したがって、ｐ型ウェルＰＷに内包されたｎ＋型半導体領域ＮＤＦと、ｎ型ウェルＮＷＬと、の間には、半導体基板ＳＢの上面ＰＳに沿って、ｐ型ウェルＰＷと、ｐ−型エピタキシャル層ＥＰと、が挟まれている。
【００７３】
そして、半導体基板ＳＢの上面ＰＳには、ゲート絶縁膜ＧＩ２が形成されており、このゲート絶縁膜ＧＩ２上にゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば、酸化シリコンからなり、ゲート電極ＧＥ２は、例えば、多結晶シリコン、すなわちポリシリコン膜からなる。ゲート電極ＧＥ２のドレイン側の部分は、ｎ型ウェルＮＷＬの表面に形成され、ゲート絶縁膜ＧＩ２に含まれるオフセット絶縁膜ＯＩＦ上に乗り上げるように、形成されている。ゲート電極ＧＥ２の両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。
【００７４】
境界領域ＢＲには、製造工程の痕跡である残渣パターンＬＦＴが形成されている。具体的に、本実施の形態における残渣パターンＬＦＴは、残渣部ＬＦＴ１と、残渣部ＬＦＴ２と、残渣部ＬＦＴ３と、を含む。残渣部ＬＦＴ１は、ゲート電極ＧＥ１およびＧＥ２と同層に形成された導電膜ＣＦ１１の残渣である。残渣部ＬＦＴ２は、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる絶縁膜ＩＦＧの残渣である。残渣部ＬＦＴ３は、ゲート電極ＣＧと同層に形成された導電膜ＣＦ２の残渣である。このとき、残渣部ＬＦＴ３は、残渣部ＬＦＴ２を介して、残渣部ＬＦＴ１の側面にサイドウォール形状で形成された側壁部である。なお、残渣パターンＬＦＴの側面にも、サイドウォールスペーサＳＷが形成されている。
【００７５】
次に、抵抗素子形成領域ＲＲに形成された抵抗素子Ｒ１について説明する。抵抗素子Ｒ１は、抵抗体ＲＢと、サイドウォールスペーサＳＷと、を有する。
【００７６】
半導体基板ＳＢの上面ＰＳ側、すなわちｐ−型エピタキシャル層ＥＰの上面ＰＳ側に形成された素子分離領域ＳＴＩ上には、抵抗体ＲＢが形成されている。抵抗体ＲＢは、例えば多結晶シリコン、すなわちポリシリコンからなる。抵抗体ＲＢの両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。
【００７７】
半導体基板ＳＢ上には、ＭＯＮＯＳ型トランジスタＭＣ、低耐圧ＭＩＳＦＥＴＱ１、パワートランジスタＱ２および抵抗素子Ｒ１を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００７８】
なお、図示は省略するが、半導体基板ＳＢ上に、ＭＯＮＯＳ型トランジスタＭＣ、低耐圧ＭＩＳＦＥＴＱ１、パワートランジスタＱ２および抵抗素子Ｒ１を覆うように、例えば窒化シリコンなどからなる絶縁膜が形成され、当該絶縁膜上に、層間絶縁膜ＩＬ１が形成されていてもよい。
【００７９】
層間絶縁膜ＩＬ１にはコンタクトホールＣＮＴが形成され、そのコンタクトホールＣＮＴ内に、導体膜からなるプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図３では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、例えばタングステン（Ｗ）膜とすることができる。
【００８０】
プラグＰＧは、ｎ＋型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＦ、ならびに、ｐ＋型半導体領域ＰＤＦの各々の上に形成されており、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２、ならびに、抵抗体ＲＢの各々の上にも形成されている。そして、プラグＰＧは、ｎ＋型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＦ、ならびに、ｐ＋型半導体領域ＰＤＦの各々と、電気的に接続されており、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２、ならびに、抵抗体ＲＢの各々とも、電気的に接続されている。
【００８１】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成され、層間絶縁膜ＩＬ２に形成された配線溝には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線ＭＬ１が形成されている。また、第１層目の配線ＭＬ１上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線ＭＬ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００８２】
本実施の形態では、後述する図７〜図２２を用いて説明するように、メモリ形成領域ＭＲで、ＭＯＮＯＳ型トランジスタＭＣのゲート絶縁膜用の絶縁膜ＩＦＧを形成する前に、抵抗素子形成領域ＲＲで、例えば多結晶シリコンからなる膜ＣＦ１に、結晶粒の成長を抑制するための不純物をイオン注入法により注入する。
【００８３】
これにより、その後、絶縁膜ＩＦＧを形成する際に、半導体基板ＳＢに例えば１１５０℃程度の高温で２時間程度の熱処理が施された場合でも、膜ＣＦ１において結晶粒が成長することを防止または抑制することができる。そのため、並列に接続されたＮ個（Ｎは複数）の抵抗素子Ｒ１からなる各組において、Ｎ個の抵抗素子Ｒ１間の抵抗差がばらつくことを防止または抑制することができ、いわゆる抵抗のミスマッチ特性が劣化することを防止または抑制することができる。
【００８４】
＜不揮発性メモリの動作＞
本実施の形態における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について説明する。
【００８５】
図４は、不揮発性メモリのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４において、セルトランジスタＣＴ１〜ＣＴ８のそれぞれは、図３に示すＭＯＮＯＳ型トランジスタＭＣから構成されるメモリセルに対応している。セルトランジスタＣＴ１〜ＣＴ４の各々のゲート電極は、ワード線ＷＬ１に接続され、セルトランジスタＣＴ５〜ＣＴ８の各々のゲート電極は、ワード線ＷＬ２に接続されている。
【００８６】
セルトランジスタＣＴ１およびＣＴ５の各々のソース領域は、ソース線ＳＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のソース領域は、ソース線ＳＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のソース領域は、ソース線ＳＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のソース領域は、ソース線ＳＬ４に接続されている。
【００８７】
セルトランジスタＣＴ１およびＣＴ５の各々のドレイン領域は、データ線ＤＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のドレイン領域は、データ線ＤＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のドレイン領域は、データ線ＤＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のドレイン領域は、データ線ＤＬ４に接続されている。
【００８８】
セルトランジスタＣＴ１、ＣＴ２、ＣＴ５およびＣＴ６の各々のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３、ＣＴ４、ＣＴ７およびＣＴ８の各々のバックゲートは、ウェルＷＥ２に接続されている。なお、ウェルＷＥ１およびＷＥ２は、例えば図３に示したｐ型ウェルＰＷＭに相当する。
【００８９】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１およびＣＴ２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。
【００９０】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００９１】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１およびＣＴ２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１およびＳＬ２の電位を１．５Ｖ、データ線ＤＬ１およびＤＬ２をフローティング（図４ではＦと表記）にする。すると、セルトランジスタＣＴ１およびＣＴ２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。
【００９２】
このとき、消去を行わない他のメモリセル（非選択メモリセル）としてのセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３およびＳＬ４の電位を１．５Ｖ、データ線ＤＬ３およびＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜ＣＴ８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００９３】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行われる。
【００９４】
このとき、書き込みを行わない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜ＣＴ８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜ＳＬ４の電位を１．５Ｖ、データ線ＤＬ２〜ＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されないようにする。
【００９５】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタの閾値電圧が高くなっており、セルトランジスタＣＴ２がデータ“０”となってトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１およびＣＴ２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１およびＳＬ２の電位を０Ｖ、データ線ＤＬ１およびＤＬ２の電位を１．０Ｖにする。これにより、セルトランジスタＣＴ１およびＣＴ２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。
【００９６】
また、読み出しを行わない他のセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３およびＳＬ４の電位を０Ｖ、データ線ＤＬ３およびＤＬ４の電位を０Ｖにして、セルトランジスタＣＴ３〜ＣＴ８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００９７】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法である。この「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法は、特に、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる利点を有する。
【００９８】
本実施の形態では、パワートランジスタとＭＯＮＯＳ型トランジスタとを混載することを前提としている。このとき、パワートランジスタは、その用途から、大きな電圧や電流をコントロールするため、製造条件として非常に大きな熱負荷が加わる。そのため、パワートランジスタとＭＯＮＯＳ型トランジスタとを混載する場合、パワートランジスタを形成する際の大きな熱負荷によって、ＭＯＮＯＳ型トランジスタの特性への影響が懸念される。
【００９９】
そこで、本実施の形態では、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法を採用している。ＭＯＮＯＳ  ＬＡＳＴと呼ばれる製造方法では、主回路形成領域ＡＲでパワートランジスタなどのウェルおよびゲート電極用の導電膜を形成した後に、メモリ形成領域ＭＲでＭＯＮＯＳ型トランジスタのウェルおよびゲート絶縁膜用の絶縁膜を形成する。これにより、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる。以下に、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法を使用した本実施の形態における半導体装置の製造方法について説明する。
【０１００】
図５および図６は、実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図２２は、実施の形態の半導体装置の製造工程中の要部断面図である。図７〜図２２には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【０１０１】
本実施の形態においては、メモリ形成領域ＭＲにｎチャネル型のＭＯＮＯＳ型トランジスタＭＣ（後述する図２０参照）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成することもできる。
【０１０２】
同様に、本実施の形態においては、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、ｎチャネル型の低耐圧ＭＩＳＦＥＴＱ１（後述する図２０参照）を形成する場合について説明する。しかし、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、導電型を逆にしてｐチャネル型の低耐圧ＭＩＳＦＥＴＱ１を形成することもでき、また、互いに直列に接続されたｎチャネル型およびｐチャネル型の２つの低耐圧ＭＩＳＦＥＴＱ１からなるＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【０１０３】
さらに同様に、本実施の形態においては、主回路形成領域ＡＲのパワートランジスタ形成領域ＰＷＲに、ｎチャネル型のパワートランジスタＱ２（後述する図２１参照）を形成する場合について説明する。しかし、パワートランジスタ形成領域ＰＷＲに、導電型を逆にしてｐチャネル型のパワートランジスタＱ２を形成することもでき、また、互いに直列に接続されたｎチャネル型およびｐチャネル型のパワートランジスタＱ２を形成することもできる。
【０１０４】
まず、図７に示すように、半導体基板ＳＢを用意する（図５のステップＳ１）。このステップＳ１では、例えばホウ素（Ｂ）などのｐ型の不純物を導入した、例えば０．０１〜０．１Ωｍ程度の比抵抗を有するシリコン単結晶よりなる半導体基板ＳＢを、用意する。このとき、半導体基板ＳＢは、略円盤形状をした半導体ウェハの状態になっている。
【０１０５】
半導体基板ＳＢは、主面としての上面ＰＳの一部の領域として、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲを有する。低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲにより、主回路形成領域ＡＲが形成される。
【０１０６】
メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲにおいて、半導体基板ＳＢの主面としての上面ＰＳ側には、ｎ型埋め込み領域ＮＢＲが形成されており、ｎ型埋め込み領域ＮＢＲ上には、ｐ−型エピタキシャル層ＥＰが形成されている。なお、半導体基板ＳＢ上に、ｎ型埋め込み領域ＮＢＲに代えて、埋め込み絶縁層が形成され、この埋め込み絶縁層上に、ｐ−型エピタキシャル層ＥＰに代えて、シリコン層が形成されていてもよい。
【０１０７】
次に、図８に示すように、素子分離領域ＳＴＩを形成する（図５のステップＳ２）。このステップＳ２では、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＳＴＩを形成する。
【０１０８】
このＳＴＩ法では、まず、半導体基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、半導体基板ＳＢ上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ絶縁膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、ＳＴＩ法に代え、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子分離領域ＳＴＩを形成してもよい。
【０１０９】
このようにして、素子分離領域ＳＴＩを形成することにより、素子分離領域ＳＴＩによって、メモリ形成領域ＭＲと主回路形成領域ＡＲとが区画され、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと、パワートランジスタ形成領域ＰＷＲと、に区画される。一方、抵抗素子形成領域ＲＲでは、抵抗素子形成領域ＲＲ全体に亘って、半導体基板ＳＢの主面としての上面ＰＳに、素子分離領域ＳＴＩとしての絶縁膜が形成される。
【０１１０】
次に、図８に示すように、ｐ型ウェルＰＷＬを形成する（図５のステップＳ３）。
【０１１１】
このステップＳ３では、フォトリソグラフィ技術およびイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに導入する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢに、ｐ型の不純物イオンを注入することになる。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ｐ−型エピタキシャル層ＥＰ内にｐ型ウェルＰＷＬを形成し、パワートランジスタ形成領域ＰＷＲで、ｐ−型エピタキシャル層ＥＰ内に、ｐ型ウェルＰＷを形成する。言い換えれば、ステップＳ３では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢの上面ＰＳ側に形成された、ｐ型の半導体領域を有する半導体基板ＳＢを用意することになる。
【０１１２】
また、このステップＳ３では、フォトリソグラフィ技術およびイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、半導体基板ＳＢに導入する。このとき、パワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。これにより、パワートランジスタ形成領域ＰＷＲで、ｐ−型エピタキシャル層ＥＰ内にｎ型ウェルＮＷＬを形成し、ｎ型ウェルＮＷＬの上層部にｎ型ウェルＮＷを形成する。
【０１１３】
なお、図示は省略するが、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ｐチャネル型の低耐圧ＭＩＳＦＥＴを形成する場合には、半導体基板ＳＢにｎ型の不純物イオンを注入する際に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ｐチャネル型の低耐圧ＭＩＳＦＥＴ用のｎ型ウェルを形成する。また、パワートランジスタ形成領域ＰＷＲで、ｐチャネル型のパワートランジスタを形成する場合には、半導体基板ＳＢにｐ型の不純物イオンを注入する際に、パワートランジスタ形成領域ＰＷＲで、ｐチャネル型のパワートランジスタ用のｐ型ウェルを形成する。また、半導体基板ＳＢにｎ型の不純物イオンを注入する際に、パワートランジスタ形成領域ＰＷＲで、ｐチャネル型のパワートランジスタ用のｎ型ウェルを形成する。
【０１１４】
なお、パワートランジスタ形成領域ＰＷＲでは、ｎ型ウェルＮＷ、ｎ型ウェルＮＷＬの表面に、例えばＬＯＣＯＳ法によりオフセット絶縁膜ＯＩＦが形成される。
【０１１５】
次に、図９に示すように、絶縁膜ＩＦＬを形成する（図５のステップＳ４）。このステップＳ４では、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢの上面ＰＳに、低耐圧ＭＩＳＦＥＴＱ１（後述する図２０参照）のゲート絶縁膜用の絶縁膜ＩＦＬを形成する。メモリ形成領域ＭＲで、絶縁膜ＩＦＬは、ｐ−型エピタキシャル層ＥＰ上に形成され、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、絶縁膜ＩＦＬは、ｐ型ウェルＰＷＬ上に形成される。また、パワートランジスタ形成領域ＰＷＲで、絶縁膜ＩＦＬは、ｎ型ウェルＮＷ上、ｎ型ウェルＮＷＬ上、ｐ−型エピタキシャル層ＥＰ上、および、ｐ型ウェルＰＷ上に形成される。なお、パワートランジスタ形成領域ＰＷＲでは、絶縁膜ＩＦＬは、オフセット絶縁膜ＯＩＦと一体的に形成される。
【０１１６】
絶縁膜ＩＦＬとして、例えば、酸化シリコン、窒化シリコンもしくは酸窒化シリコンからなる絶縁膜、または、Ｈｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができる。また、絶縁膜ＩＦＬを、熱酸化法、ＩＳＳＧ（In Situ Steam Generation）酸化法、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。
【０１１７】
次に、図９に示すように、膜ＣＦ１を形成する（図５のステップＳ５）。このステップＳ５では、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、絶縁膜ＩＦＬ上に、ゲート電極用のシリコンからなる膜ＣＦ１を形成する。また、抵抗素子形成領域ＲＲでは、素子分離領域ＳＴＩとしての絶縁膜上に、膜ＣＦ１を形成する。なお、メモリ形成領域ＭＲでは、絶縁膜ＩＦＬとは別の絶縁膜が、半導体基板ＳＢ上に形成されてもよい。
【０１１８】
好適には、膜ＣＦ１は、多結晶シリコン、すなわちポリシリコンからなる。このような膜ＣＦ１を、ＣＶＤ法などを用いて形成することができる。膜ＣＦ１の厚さを、絶縁膜ＩＦＬを覆うように十分な程度の厚さとすることができる。また、膜ＣＦ１の成膜時は膜ＣＦ１をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１１９】
次に、図１０および図１１に示すように、膜ＣＦ１に不純物イオンＩＭ１、ＩＭ２およびＩＭ３を注入する（図５のステップＳ６）。
【０１２０】
このステップＳ６では、まず、図１０に示すように、膜ＣＦ１上にレジスト膜ＰＲ１を塗布し、塗布されたレジスト膜ＰＲ１を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ１は、メモリ形成領域ＭＲおよび抵抗素子形成領域ＲＲで、膜ＣＦ１がレジスト膜ＰＲ１により覆われ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、絶縁膜ＩＦＬ上に形成された部分の膜ＣＦ１がレジスト膜ＰＲ１から露出するように、パターニングされる。
【０１２１】
次に、パターニングされたレジスト膜ＰＲ１をマスクとしたイオン注入法により、レジスト膜ＰＲ１から露出した部分の膜ＣＦ１に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物ＩＭ１１を導入する。すなわち、絶縁膜ＩＦＬ上に形成された部分の膜ＣＦ１に、ｎ型の不純物イオンＩＭ１を注入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、ｎ型の不純物イオンＩＭ１がイオン注入された部分の膜ＣＦ１からなる導電膜ＣＦ１１が形成される。その後、パターニングされたレジスト膜ＰＲ１を、例えばアッシングにより除去する。
【０１２２】
このステップＳ６では、次に、図１１に示すように、膜ＣＦ１上にレジスト膜ＰＲ２を塗布し、塗布されたレジスト膜ＰＲ２を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ２は、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、膜ＣＦ１がレジスト膜ＰＲ１により覆われ、抵抗素子形成領域ＲＲで、素子分離領域ＳＴＩとしての絶縁膜上に形成された膜ＣＦ１がレジスト膜ＰＲ２から露出するように、パターニングされる。
【０１２３】
次に、パターニングされたレジスト膜ＰＲ２をマスクとしたイオン注入法により、レジスト膜ＰＲ２から露出した部分の膜ＣＦ１に、結晶粒の成長を抑制するための不純物ＩＭ２１を導入する。すなわち、素子分離領域ＳＴＩとしての絶縁膜上に形成された部分の膜ＣＦ１に、不純物イオンＩＭ２を注入する。
【０１２４】
これにより、その後、絶縁膜ＩＦ１、電荷蓄積膜ＥＣおよび絶縁膜ＩＦ２（後述する図１３参照）を形成する際に、半導体基板ＳＢに例えば１１５０℃程度の高温で２時間程度の熱処理が施された場合でも、膜ＣＦ１において結晶粒が成長することを防止または抑制することができる。そのため、その後、並列に接続されたＮ個（Ｎは複数）の抵抗素子からなる各組において、Ｎ個の抵抗素子間の抵抗差がばらつくことを防止または抑制することができ、いわゆる抵抗のミスマッチ特性が劣化することを防止または抑制することができる。なお、膜ＣＦ１に不純物ＩＭ２１を導入する方法として、イオン注入法以外の方法を用いてもよい。
【０１２５】
不純物ＩＭ２１として、例えば、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）およびキセノン（Ｘｅ）からなる群から選択された少なくとも一種の元素、または、当該元素の化学的性質と類似する化学的性質を有する元素を用いることができる。すなわち、結晶粒の成長を抑制するための不純物ＩＭ２１として、第１４族元素、窒素（Ｎ）および第１８族元素からなる群から選択された少なくとも一種の元素を用いることができる。
【０１２６】
また、パターニングされたレジスト膜ＰＲ２をマスクとしたイオン注入法により、レジスト膜ＰＲ２から露出した部分の膜ＣＦ１に、例えばホウ素（Ｂ）などのｐ型の不純物ＩＭ３１を導入する。すなわち、レジスト膜ＰＲ２から露出した部分の膜ＣＦ１に、ｐ型の不純物イオンＩＭ３を注入する。
【０１２７】
これにより、抵抗素子形成領域ＲＲで、不純物ＩＭ２１、および、ｎ型の不純物ＩＭ３１がイオン注入された部分の膜ＣＦ１からなる膜部ＣＦ１２が形成される。膜部ＣＦ１２におけるｐ型の不純物濃度は、抵抗体ＲＢ（後述する図１６参照）の抵抗値が所望の抵抗値になるように調整される。
【０１２８】
不純物イオンＩＭ２をイオン注入する工程と、不純物イオンＩＭ３をイオン注入する工程とのうち、いずれか一方を先に行ってもよく、一方と他方とを同時に行ってもよいが、ｎ型の不純物イオンＩＭ３をイオン注入する工程の前に、不純物イオンＩＭ２をイオン注入する工程を行うことが好ましい。これにより、不純物イオンＩＭ２を膜ＣＦ１の上面ＴＳから下面ＢＳまでのいずれの深さ位置にも確実にイオン注入することができるので、膜ＣＦ１の上面ＴＳから下面ＢＳまでのいずれの深さ位置においても、結晶粒の結晶粒の成長を確実に抑制することができる。
【０１２９】
好適には、膜部ＣＦ１２の厚さ方向における不純物イオンＩＭ２、すなわち不純物ＩＭ２１の濃度分布は、膜部ＣＦ１２の上面ＴＳと膜部ＣＦ１２の下面ＢＳとの間にピークを有し、ピークは、上面ＴＳと下面ＢＳとの中間に位置する中間面ＭＳよりも下面ＢＳ側に配置される。これにより、膜部ＣＦ１２の厚さ方向において、中間面ＭＳよりも下面ＢＳ側に配置された部分の膜部ＣＦ１２にも、不純物ＩＭ２１を十分に導入することができる。そして、膜部ＣＦ１２の厚さ方向において、中間面ＭＳよりも下面ＢＳ側に配置された部分の膜部ＣＦ１２においても、多結晶シリコン膜の結晶粒の成長を確実に抑制することができる。
【０１３０】
これは、抵抗素子形成領域ＲＲでは、抵抗素子形成領域ＲＲ以外の領域と異なり、膜ＣＦ１下に、絶縁膜ＩＦＬの膜厚よりも厚い膜厚を有する素子分離領域ＳＴＩが形成されており、注入される不純物イオンＩＭ２が、素子分離領域ＳＴＩを突き抜けるおそれがないためである。
【０１３１】
その後、パターニングされたレジスト膜ＰＲ２を、例えばアッシングにより除去する。
【０１３２】
次に、図１２に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭを形成する（図５のステップＳ７）。
【０１３３】
このステップＳ７では、まず、図１２に示すように、半導体基板ＳＢの上面ＰＳにレジスト膜ＰＲ３を塗布し、塗布されたレジスト膜ＰＲ３を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ３は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲで、膜ＣＦ１がレジスト膜ＰＲ３により覆われ、メモリ形成領域ＭＲで、膜ＣＦ１がレジスト膜ＰＲ３から露出するように、パターニングされる。
【０１３４】
このステップＳ７では、次に、パターニングされたレジスト膜ＰＲ３をマスクとしたエッチング技術により、メモリ形成領域ＭＲで、レジスト膜ＰＲ３から露出した部分の膜ＣＦ１および絶縁膜ＩＦＬを除去する。これにより、メモリ形成領域ＭＲで、ｐ−型エピタキシャル層ＥＰが、レジスト膜ＰＲ３から露出する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、導電膜ＣＦ１１を残し、抵抗素子形成領域ＲＲで、膜部ＣＦ１２を残す。
【０１３５】
続いて、パターニングされたレジスト膜ＰＲ３をマスクとしたイオン注入法により、レジスト膜ＰＲ３から露出した部分のｐ−型エピタキシャル層ＥＰに、例えばホウ素（Ｂ）などのｐ型の不純物ＩＭ４１を導入する。すなわち、レジスト膜ＰＲ３から露出した部分のｐ−型エピタキシャル層ＥＰに、ｐ型の不純物イオンＩＭ４を注入する。これにより、メモリ形成領域ＭＲで、ｐ−型エピタキシャル層ＥＰ内に、ｐ型ウェルＰＷＭを形成する。すなわち、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳ側に、ｐ型の半導体領域としてのｐ型ウェルＰＷＭを形成する。
【０１３６】
さらに、ｐ型ウェルＰＷＭに、例えばヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。これにより、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分に、ｐ型半導体領域ＶＭＧを形成する。ｐ型半導体領域ＶＭＧは、ＭＯＮＯＳ型トランジスタの閾値電圧を調整するためのものである。その後、パターニングされたレジスト膜ＰＲ３を、例えばアッシングにより除去する。
【０１３７】
このように、不純物イオンＩＭ２を注入した後、メモリ形成領域ＭＲで膜ＣＦ１および絶縁膜ＩＦＬを除去する場合、ｐ型の不純物イオンＩＭ４を注入するためのマスクであるレジスト膜ＰＲ３を、平坦な膜ＣＦ１上に形成することができ、パターニングされたレジスト膜ＰＲ３の形状精度を向上させることができる。
【０１３８】
次に、図１３に示すように、絶縁膜ＩＦＧを形成する（図５のステップＳ８）。このステップＳ８では、まず、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲで、半導体基板ＳＢの上面ＰＳに絶縁膜ＩＦ１を形成（堆積）し、絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成（堆積）し、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成（堆積）する。絶縁膜ＩＦ１と、電荷蓄積膜ＥＣと、絶縁膜ＩＦ２と、により絶縁膜ＩＦＧが形成される。すなわち、絶縁膜ＩＦＧは、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣと、絶縁膜ＩＦ２と、を含み、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する絶縁膜である。
【０１３９】
絶縁膜ＩＦ１は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲでは、導電膜ＣＦ１１上、好適には導電膜ＣＦ１１の表面に形成され、抵抗素子形成領域ＲＲでは、膜部ＣＦ１２上に形成される。絶縁膜ＩＦ１は、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ１を、ＩＳＳＧ酸化法により形成することができ、これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ１を形成することができる。絶縁膜ＩＦ１の厚さは、例えば４ｎｍ程度である。
【０１４０】
電荷蓄積膜ＥＣは、例えば窒化シリコンからなる。例えば、電荷蓄積膜ＥＣを、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。電荷蓄積膜ＥＣの厚さは、例えば１０ｎｍ程度である。
【０１４１】
絶縁膜ＩＦ２は、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ２を、例えば、ＨＴＯ（High Temperature Oxide）法により形成することができ、これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ２を形成することができる。絶縁膜ＩＦ２の厚さは、例えば５ｎｍ程度である。
【０１４２】
以上のようにして、半導体基板ＳＢの上面ＰＳに、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜としての絶縁膜ＩＦＧを形成することができる。絶縁膜ＩＦＧは、ＯＮＯ（Oxide Nitride Oxide）膜とも称される。絶縁膜ＩＦＧを形成する過程で、膜質および界面特性の改善によりメモリ素子の信頼性を向上させるために、１０５０〜１１５０℃程度の高温で１０分〜２時間程度の熱処理が施される。例えば、絶縁膜ＩＦＧを堆積した後、半導体基板ＳＢを熱処理してもよい。あるいは、絶縁膜ＩＦＧを堆積するとともに、すなわち絶縁膜ＩＦＧを堆積すると同時に、半導体基板ＳＢを熱処理してもよい。例えば、絶縁膜ＩＦ１を堆積した後、電荷蓄積膜ＥＣを堆積する前に、半導体基板ＳＢを熱処理するのが、より好ましい。
【０１４３】
なお、絶縁膜ＩＦＧは、少なくともメモリ形成領域ＭＲに形成されればよく、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲには、形成されなくてもよい。
【０１４４】
次に、図１３に示すように、導電膜ＣＦ２を形成する（図５のステップＳ９）。このステップＳ９では、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、絶縁膜ＩＦＧ上に、低耐圧ＭＩＳＦＥＴＱ１（後述する図２０参照）およびパワートランジスタＱ２（後述する図２１参照）のゲート電極用の導電膜ＣＦ２を形成する。
【０１４５】
好適には、導電膜ＣＦ２は、多結晶シリコン、すなわちポリシリコンからなる。このような導電膜ＣＦ２を、ＣＶＤ法などを用いて形成することができる。導電膜ＣＦ２の厚さを、絶縁膜ＩＦＧを覆うように十分な程度の厚さとすることができる。また、導電膜ＣＦ２の成膜時は導電膜ＣＦ２をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１４６】
導電膜ＣＦ２として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜ＣＦ２の成膜時または成膜後に導入することができる。導電膜ＣＦ２の成膜時に不純物を導入する場合には、導電膜ＣＦ２の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜ＣＦ２を成膜することができる。
【０１４７】
一方、多結晶シリコン膜またはアモルファスシリコン膜を成膜した後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜ＣＦ２を形成することができる。
【０１４８】
次に、図１４に示すように、導電膜ＣＦ２をパターニングする（図５のステップＳ１０）。
【０１４９】
このステップＳ１０では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ４を塗布し、塗布されたレジスト膜ＰＲ４を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ４は、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域に配置された部分の導電膜ＣＦ２が、レジスト膜ＰＲ４により覆われ、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域以外の領域に配置された部分の導電膜ＣＦ２が、レジスト膜ＰＲ４から露出するように、パターニングされる。また、レジスト膜ＰＲ４は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、導電膜ＣＦ２がレジスト膜ＰＲ４から露出するように、パターニングされる。
【０１５０】
次に、パターニングされたレジスト膜ＰＲ４をマスクとして用いて、導電膜ＣＦ２を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリ形成領域ＭＲで、導電膜ＣＦ２からなるゲート電極ＣＧが形成される。その後、パターニングされたレジスト膜ＰＲ４を、例えばアッシングにより除去する。
【０１５１】
このステップＳ１０では、好適には、導電膜ＣＦ２をエッチバックする。これにより、境界領域ＢＲでは、導電膜ＣＦ１１の側面に、絶縁膜ＩＦＧを介して導電膜ＣＦ２を残して側壁部としての残渣部ＬＦＴ３を形成し、導電膜ＣＦ１１の上面に、絶縁膜ＩＦＧを介して形成された部分の導電膜ＣＦ２を除去し、膜部ＣＦ１２上に絶縁膜ＩＦＧを介して形成された部分の導電膜ＣＦ２を除去する。
【０１５２】
次に、図１５に示すように、導電膜ＣＦ２から露出した部分の絶縁膜ＩＦＧを除去する（図６のステップＳ１１）。このステップＳ１１では、メモリ形成領域ＭＲで、導電膜ＣＦ２からなるゲート電極ＣＧをマスクとして用いて、導電膜ＣＦ２から露出した部分の絶縁膜ＩＦＧ、すなわち絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを、例えばドライエッチングなどによりエッチングして除去する。すなわち、このステップＳ１１では、抵抗体ＲＢ、ゲート電極ＧＥ１およびＧＥ２、ならびに、ゲート絶縁膜ＧＩ１およびＧＩ２の各々を形成する工程のいずれよりも前に、導電膜ＣＦ２から露出した部分の絶縁膜ＩＦＧを除去する。
【０１５３】
これにより、メモリ形成領域ＭＲで、ゲート電極ＣＧと半導体基板ＳＢのｐ型ウェルＰＷＭとの間の部分の絶縁膜ＩＦＧからなるゲート絶縁膜ＧＩＭが形成される。すなわち、ゲート電極ＣＧは、メモリ形成領域ＭＲで、半導体基板ＳＢのｐ型ウェルＰＷＭ上に、ゲート絶縁膜ＧＩＭを介して形成される。
【０１５４】
一方、境界領域ＢＲでは、側壁部としての残渣部ＬＦＴ３と導電膜ＣＦ１１との間、および、残渣部ＬＦＴ３と半導体基板ＳＢ、すなわち素子分離領域ＳＴＩとの間に配置された部分の絶縁膜ＩＦＧからなる残渣部ＬＦＴ２が形成されることになる。
【０１５５】
次に、図１６に示すように、導電膜ＣＦ１１をパターニングする（図６のステップＳ１２）。
【０１５６】
このステップＳ１２では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ５を塗布し、塗布されたレジスト膜ＰＲ５を、フォトリソグラフィ技術を用いてパターニングする。
【０１５７】
レジスト膜ＰＲ５は、メモリ形成領域ＭＲで、ゲート電極ＣＧ、ゲート絶縁膜ＧＩＭおよびｐ型ウェルＰＷＭがレジスト膜ＰＲ５により覆われるように、パターニングされる。また、レジスト膜ＰＲ５は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥ１を形成する領域に配置された部分の導電膜ＣＦ１１が、レジスト膜ＰＲ５により覆われ、ゲート電極ＧＥ１を形成する領域以外の領域に配置された部分の導電膜ＣＦ１１が、レジスト膜ＰＲ５から露出するように、パターニングされる。
【０１５８】
また、レジスト膜ＰＲ５は、パワートランジスタ形成領域ＰＷＲで、ゲート電極ＧＥ２を形成する領域に配置された部分の導電膜ＣＦ１１が、レジスト膜ＰＲ５により覆われ、ゲート電極ＧＥ２を形成する領域以外の領域に配置された部分の導電膜ＣＦ１１が、レジスト膜ＰＲ５から露出するように、パターニングされる。さらに、レジスト膜ＰＲ５は、抵抗素子形成領域ＲＲで、抵抗体ＲＢを形成する領域に配置された部分の膜部ＣＦ１２が、レジスト膜ＰＲ５により覆われ、抵抗体ＲＢを形成する領域以外の領域に配置された部分の膜部ＣＦ１２が、レジスト膜ＰＲ５から露出するように、パターニングされる。
【０１５９】
次に、パターニングされたレジスト膜ＰＲ５をマスクとして用いて、導電膜ＣＦ１１および膜部ＣＦ１２を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１１からなるゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１と半導体基板ＳＢとの間の部分の絶縁膜ＩＦＬからなるゲート絶縁膜ＧＩ１が形成される。また、パワートランジスタ形成領域ＰＷＲで、導電膜ＣＦ１１からなるゲート電極ＧＥ２が形成され、ゲート電極ＧＥ２と半導体基板ＳＢとの間の部分の絶縁膜ＩＦＬからなるゲート絶縁膜ＧＩ２が形成される。また、抵抗素子形成領域ＲＲで、膜部ＣＦ１２からなる抵抗体ＲＢが形成され、抵抗体ＲＢにより抵抗素子Ｒ１が形成される。すなわち、抵抗体ＲＢは、膜ＣＦ１からなる。
【０１６０】
一方、境界領域ＢＲでは、導電膜ＣＦ１１からなるダミー電極としての残渣部ＬＦＴ１が形成される。この結果、境界領域ＢＲには、残渣部ＬＦＴ１の側面に、残渣部ＬＦＴ２を介して、側壁部としての残渣部ＬＦＴ３が形成され、残渣部ＬＦＴ１、ＬＦＴ２およびＬＦＴ３からなる残渣パターンＬＦＴが残存することになる。
【０１６１】
その後、パターニングされたレジスト膜ＰＲ５は、アッシングにより除去される。
【０１６２】
次に、図１７に示すように、ｎ−型半導体領域ＬＤＭを形成する（図６のステップＳ１３）。
【０１６３】
このステップＳ１３では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ６を塗布し、塗布されたレジスト膜ＰＲ６を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ６は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ６により覆われるように、パターニングされる。一方、レジスト膜ＰＲ６は、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ６から露出するように、パターニングされる。
【０１６４】
次に、パターニングされたレジスト膜ＰＲ６をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、メモリ形成領域ＭＲでは、ゲート電極ＣＧをマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０１６５】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ−型半導体領域ＬＤＭがそれぞれ形成される。ｎ−型半導体領域ＬＤＭは、ゲート電極ＣＧの両側面にそれぞれ整合して形成される。すなわち、平面視において、ゲート電極ＣＧと隣り合う部分のｐ型ウェルＰＷＭの上層部に、ｐ型ウェルＰＷＭの導電型と反対の導電型のｎ−型半導体領域ＬＤＭが形成される。その後、パターニングされたレジスト膜ＰＲ６を、例えばアッシングにより除去する。
【０１６６】
次に、図１８に示すように、ｎ−型半導体領域ＬＤＬを形成する（図６のステップＳ１４）。
【０１６７】
このステップＳ１４では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ７を塗布し、塗布されたレジスト膜ＰＲ７を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ７は、メモリ形成領域ＭＲ、パワートランジスタ形成領域ＰＷＲおよび抵抗素子形成領域ＲＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ６により覆われるように、パターニングされる。一方、レジスト膜ＰＲ６は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ６から露出するように、パターニングされる。
【０１６８】
次に、パターニングされたレジスト膜ＰＲ７をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、ゲート電極ＧＥ１をマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０１６９】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＧＥ１を挟んで両側に位置する部分のｐ型ウェルＰＷの上層部に、ｎ−型半導体領域ＬＤＬがそれぞれ形成される。ｎ−型半導体領域ＬＤＬは、ゲート電極ＧＥ１の両側面にそれぞれ整合して形成される。すなわち、平面視において、ゲート電極ＧＥ１と隣り合う部分のｐ型ウェルＰＷの上層部に、ｐ型ウェルＰＷの導電型と反対の導電型のｎ−型半導体領域ＬＤＬが形成される。その後、パターニングされたレジスト膜ＰＲ７を、例えばアッシングにより除去する。
【０１７０】
次に、図１９に示すように、サイドウォールスペーサＳＷを形成する（図６のステップＳ１５）。
【０１７１】
このステップＳ１５では、まず、半導体基板ＳＢの上面ＰＳ全面に、サイドウォールスペーサ用の絶縁膜ＩＦＳを形成する。絶縁膜ＩＦＳは、例えば、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。
【０１７２】
次に、絶縁膜ＩＦＳを、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面に選択的に絶縁膜ＩＦＳを残すことにより、ゲート電極ＣＧの両側面の各々に、絶縁膜ＩＦＳからなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩＭの両側面にも形成される。
【０１７３】
また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥ１の両側面に選択的に絶縁膜ＩＦＳを残すことにより、ゲート電極ＧＥ１の両側面の各々に、絶縁膜ＩＦＳからなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、各サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩ１の各側面にも形成される。
【０１７４】
また、パワートランジスタ形成領域ＰＷＲで、ゲート電極ＧＥ２の両側面に選択的に絶縁膜ＩＦＳを残すことにより、ゲート電極ＧＥ２の両側面の各々に、絶縁膜ＩＦＳからなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、各サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩ２の側面にも形成される。
【０１７５】
さらに、抵抗素子形成領域ＲＲで、抵抗体ＲＢの両側面に選択的に絶縁膜ＩＦＳを残すことにより、抵抗体ＲＢの両側面の各々に、絶縁膜ＩＦＳからなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、残渣パターンＬＦＴの側面にも、絶縁膜ＩＦＳからなるサイドウォールスペーサＳＷが形成される。
【０１７６】
次に、図２０に示すように、ｎ＋型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＦを形成する（図６のステップＳ１６）。
【０１７７】
このステップＳ１６では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ８を塗布し、塗布されたレジスト膜ＰＲ８を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ８は、抵抗素子形成領域ＲＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ８により覆われ、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ８から露出するように、パターニングされる。
【０１７８】
次に、パターニングされたレジスト膜ＰＲ８をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲでは、ゲート電極ＣＧ、ＧＥ１およびＧＥ２およびサイドウォールスペーサＳＷをマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０１７９】
これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ＋型半導体領域ＮＤＭが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷＬの上層部に、ｎ＋型半導体領域ＮＤＬが形成される。さらに、パワートランジスタ形成領域ＰＷＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥ２と反対側に位置する部分のｎ型ウェルＮＷの上層部に、ｎ＋型半導体領域ＮＤＦが形成される。また、パワートランジスタ形成領域ＰＷＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥ２と反対側に位置する部分のｐ型ウェルＰＷの上層部に、ｎ＋型半導体領域ＮＤＦが形成される。
【０１８０】
ｎ＋型半導体領域ＮＤＭは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷに整合して形成される。また、ｎ＋型半導体領域ＮＤＬは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、サイドウォールスペーサＳＷに整合して形成され、ｎ＋型半導体領域ＮＤＦは、パワートランジスタ形成領域ＰＷＲで、サイドウォールスペーサＳＷに整合して形成される。ｎ＋型半導体領域ＮＤＭにおけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＭにおけるｎ型の不純物濃度よりも高い。ｎ＋型半導体領域ＮＤＬにおけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＬにおけるｎ型の不純物濃度よりも高い。ｎ＋型半導体領域ＮＤＦにおけるｎ型の不純物濃度は、ｎ型ウェルＮＷにおけるｎ型の不純物濃度よりも高い。
【０１８１】
これにより、図２０に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭと、により、ＭＯＮＯＳ型トランジスタＭＣが形成される。また、ＭＯＮＯＳ型トランジスタＭＣにより、不揮発性メモリとしてのメモリセルが形成される。
【０１８２】
一方、図２０に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＬと、ｎ＋型半導体領域ＮＤＬと、により、低耐圧ＭＩＳＦＥＴＱ１が形成される。
【０１８３】
このように、本実施の形態では、ＭＯＮＯＳ型トランジスタＭＣのｎ＋型半導体領域ＮＤＭと、低耐圧ＭＩＳＦＥＴＱ１のｎ＋型半導体領域ＮＤＬと、パワートランジスタＱ２のｎ＋型半導体領域ＮＤＦと、を一緒に形成する。これにより、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＭを新たに形成するための追加マスクが不要となる。したがって、本実施の形態によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０１８４】
その後、パターニングされたレジスト膜ＰＲ８を、例えばアッシングにより除去する。
【０１８５】
次に、図２１に示すように、ｐ＋型半導体領域ＰＤＦを形成する（図６のステップＳ１７）。
【０１８６】
このステップＳ１７では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ９を塗布し、塗布されたレジスト膜ＰＲ９を、フォトリソグラフィ技術を用いてパターニングする。レジスト膜ＰＲ９は、抵抗素子形成領域ＲＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ９により覆われ、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ９から露出するように、パターニングされる。また、レジスト膜ＰＲ９は、パワートランジスタ形成領域ＰＷＲのうち、ｐ＋型半導体領域ＰＤＦが形成される領域で、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ９から露出し、ｐ＋型半導体領域ＰＤＦが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳがレジスト膜ＰＲ９により覆われるように、パターニングされる。
【０１８７】
次に、パターニングされたレジスト膜ＰＲ９をマスクとして用いて、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、パワートランジスタ形成領域ＰＷＲでは、パターニングされたレジスト膜ＰＲ９をマスクとして、半導体基板ＳＢに、ｐ型の不純物イオンを注入することになる。
【０１８８】
これにより、パワートランジスタ形成領域ＰＷＲで、ｐ型ウェルＰＷの上層部のうち、ｎ＋型半導体領域ＮＤＦと隣り合う部分に、ｐ＋型半導体領域ＰＤＦが形成される。そして、パワートランジスタ形成領域ＰＷＲで、ｎ型ウェルＮＷＬと、ｎ型ウェルＮＷと、ｐ型ウェルＰＷと、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、サイドウォールスペーサＳＷと、ｎ＋型半導体領域ＮＤＦと、ｐ＋型半導体領域ＰＤＦと、により、ｎチャネル型のパワートランジスタＱ２が形成される。ｎ型ウェルＮＷの上層部に形成されるｎ＋型半導体領域ＮＤＦは、パワートランジスタＱ２のドレイン領域である。また、ｐ型ウェルＰＷは、パワートランジスタＱ２のボディ領域であり、ｐ型ウェルＰＷの上層部に形成されるｎ＋型半導体領域ＮＤＦは、パワートランジスタＱ２のソース領域であり、ｐ型ウェルＰＷの上層部に形成されるｐ＋型半導体領域ＰＤＦは、ボディコンタクト領域である。
【０１８９】
ここで、図１９〜図２１でイオン注入により導入されたｎ型不純物及びｐ型不純物を活性化するために、１０００〜１０５０℃程度の高温で熱処理を行う。不純物が過度に拡散し、トランジスタの短チャネル特性が劣化することを防止するため、高温保持の時間は１秒以下の短時間で行う必要がある。イオン注入によるダメージを回復するために、図１９〜図２０で示したイオン注入後に熱処理を行うこともあるが、１０００〜１０５０℃程度の高温で行う場合は、高温保持の時間を１秒以下の短時間で行い、高温保持の時間を１０分〜１時間とする場合は、温度を８５０〜９５０℃に低温化する必要がある。
【０１９０】
このとき、例えばｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程は、ｎ型の不純物をイオン注入する工程と、その後、半導体基板ＳＢを熱処理してイオン注入された不純物を活性化する工程と、を含む。また、絶縁膜ＩＦＧ（図１３参照）を形成する工程における熱処理温度は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程における熱処理温度よりも高い。また、絶縁膜ＩＦＧ（図１３参照）を形成する工程における熱処理時間は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程における熱処理時間よりも長い。
【０１９１】
次に、図２２に示すように、深溝分離領域ＤＴＩを形成する（図６のステップＳ１８）。このステップＳ１８では、パワートランジスタ形成領域ＰＷＲを区画する素子分離領域ＳＴＩに、ｐ−型エピタキシャル層ＥＰを貫通して、ｎ型埋め込み領域ＮＢＲに達する深溝分離領域ＤＴＩを形成する。
【０１９２】
次に、図３に示すように、層間絶縁膜ＩＬ１およびプラグＰＧを形成する（図６のステップＳ１９）。
【０１９３】
このステップＳ１９では、まず、半導体基板ＳＢの上面ＰＳ全面に、ＭＯＮＯＳ型トランジスタＭＣ、低耐圧ＭＩＳＦＥＴＱ１、パワートランジスタＱ２および抵抗体ＲＢを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１を、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬ１の上面を平坦化する。
【０１９４】
このステップＳ１９では、次に、層間絶縁膜ＩＬ１を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜ＩＬ１上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、例えば導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１９５】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ１上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上に、例えばタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１９６】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＦ、ならびに、ｐ＋型半導体領域ＰＤＦの各々の上に形成され、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２、ならびに、抵抗体ＲＢの各々の上などにも形成される。
【０１９７】
次に、図３に示すように、層間絶縁膜ＩＬ２および配線ＭＬ１を形成する（図６のステップＳ２０）。
【０１９８】
このステップＳ２０では、まず、図３に示すように、プラグＰＧを形成した層間絶縁膜ＩＬ１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ２上に銅（Ｃｕ）膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えばＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された配線溝内にだけ銅膜を残す。これにより、配線ＭＬ１を形成することができる。このようにして、本実施の形態の半導体装置としての半導体チップＣＨＰを形成することができる。
【０１９９】
なお、本実施の形態では、膜ＣＦ１は、抵抗素子形成領域ＲＲと、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲとの間で、一体的に形成される例について説明した。しかし、膜ＣＦ１は、抵抗素子形成領域ＲＲと、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲとの間で、一体的に形成されなくてもよい。したがって、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲでは、膜ＣＦ１に相当する膜が、抵抗素子形成領域ＲＲで膜ＣＦ１を形成する工程とは異なる工程により形成されてもよい。
【０２００】
ただし、膜ＣＦ１が、抵抗素子形成領域ＲＲと、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよびパワートランジスタ形成領域ＰＷＲとの間で、一体的に形成される場合には、膜ＣＦ１が一体的に形成されない場合に比べ、半導体装置の製造工程の工程数を低減することができる。
【０２０１】
また、本実施の形態では、銅膜よりなる配線ＭＬ１を形成する例について説明したが、例えば、アルミニウム（Ａｌ）膜よりなる配線ＭＬ１を形成してもよい。
【０２０２】
＜抵抗素子のミスマッチ特性＞
次に、抵抗素子のミスマッチ特性について、比較例１および比較例２の半導体装置と対比しながら説明する。ここで、比較例１の半導体装置の製造方法は、不純物イオンＩＭ２を注入する工程を行わない点を除き、実施の形態の半導体装置の製造方法と同様である。また、比較例２の半導体装置は、不揮発性メモリ、すなわちメモリ形成領域ＭＲ（図３参照）を有しない点で、比較例１の半導体装置および実施の形態の半導体装置のいずれとも異なる。すなわち、比較例２の半導体装置では、不揮発性メモリによってアドオン回路が構成されていない。
【０２０３】
図２３は、比較例１および比較例２の半導体装置における抵抗素子のミスマッチ特性を示すグラフである。図２３の縦軸は、並列に接続されたＮ個の抵抗素子間における抵抗差の標準偏差σである。図２３の縦軸で表される抵抗差は、抵抗差ΔＲが一定の抵抗値Ｒで規格化され百分率で表されたものである。一方、図２３の横軸は、Ｎ個の抵抗素子Ｒ１の面積の総和の平方根の逆数である。平面視における抵抗素子Ｒ１の抵抗体ＲＢの長さおよび幅をそれぞれＬ（μｍ）およびＷ（μｍ）とするとき、Ｎ個の抵抗素子Ｒ１の面積の総和の平方根の逆数は、１／（Ｌ・Ｗ・Ｎ）１／２で表される。なお、並列に接続されたＮ個の抵抗素子Ｒ１間における抵抗差を、ミスマッチ特性と称し、図２３のようなプロットを、ぺリグロム（Pelgrom）プロットと称する。
【０２０４】
図２４は、比較例１におけるＭＯＮＯＳ型トランジスタおよび抵抗素子の周辺を拡大して示す断面図である。図２５は、実施の形態におけるＭＯＮＯＳ型トランジスタおよび抵抗素子の周辺を拡大して示す断面図である。図２４および図２５では、二点鎖線でそれぞれ囲まれた領域ＲＧ１およびＲＧ２を拡大して示す。
【０２０５】
図２３に示すように、比較例１では、比較例２に比べ、抵抗素子Ｒ１の抵抗ばらつきが大きくなり、ミスマッチ特性が劣化する。これは、比較例１では、比較例２に比べ、不揮発性メモリを形成する際の熱処理が追加されることにより、抵抗素子Ｒ１の抵抗体ＲＢに含まれる多結晶シリコンからなる膜部ＣＦ１２の結晶粒が成長して粒径が大きくなることによると考えられる。
【０２０６】
比較例１では、比較例２に比べ、半導体装置の製造工程における熱処理温度の最高温度が高い。半導体装置の製造工程における熱処理温度の最高温度が高くなると、多結晶シリコン膜の結晶粒の成長が促進される。すなわち、熱処理温度は、多結晶シリコン膜の結晶粒の成長に影響を及ぼす。
【０２０７】
前述したように、絶縁膜ＩＦＧを形成する工程における熱処理温度は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程における熱処理温度よりも高い。したがって、熱処理温度の観点からは、絶縁膜ＩＦＧを形成する工程における熱処理が多結晶シリコン膜の結晶粒の成長に及ぼす影響は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦ、すなわちトランジスタのソース領域およびドレイン領域を形成する工程における熱処理が多結晶シリコン膜の結晶粒の成長に及ぼす影響よりも大きい。
【０２０８】
特に、ＭＯＮＯＳ型トランジスタＭＣのゲート絶縁膜用の絶縁膜ＩＦ１、電荷蓄積膜ＥＣおよび絶縁膜ＩＦ２を形成する際に、例えば１１５０℃程度の高温で２時間程度の熱処理が施されるため、抵抗素子Ｒ１の抵抗体ＲＢに含まれる多結晶シリコン膜の結晶粒の成長が促進される。図２４に示すように、比較例１では、抵抗素子Ｒ１の抵抗体ＲＢに含まれる膜部ＣＦ１２における多結晶シリコンの結晶粒ＧＲＮ２の粒径は、低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１に含まれる導電膜ＣＦ１１における多結晶シリコンの結晶粒ＧＲＮ１の粒径と同様に、大きい。
【０２０９】
一方、半導体装置の製造工程における熱処理時間が長くなると、多結晶シリコン膜の結晶粒の成長が促進される。すなわち熱処理時間は、多結晶シリコン膜の結晶粒の成長に影響を及ぼす。また、前述したように、絶縁膜ＩＦＧを形成する工程における熱処理時間は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程における熱処理時間よりも長い。したがって、熱処理時間の観点からも、絶縁膜ＩＦＧを形成する工程における熱処理が多結晶シリコン膜の結晶粒の成長に及ぼす影響は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦ、すなわちトランジスタのソース領域およびドレイン領域を形成する工程における熱処理が多結晶シリコン膜の結晶粒の成長に及ぼす影響よりも大きい。
【０２１０】
抵抗素子Ｒ１の抵抗体ＲＢに含まれる多結晶シリコンからなる膜部ＣＦ１２の結晶粒ＧＲＮ２の成長が促進される場合、並列に接続されたＮ個（Ｎは複数）の抵抗素子Ｒ１からなる各組において、Ｎ個の抵抗素子Ｒ１間の抵抗差がばらつくこと、いわゆる抵抗のミスマッチ特性が劣化することを、防止または抑制することができない。そのため、半導体装置の性能が低下する。
【０２１１】
あるいは、抵抗のミスマッチ特性が劣化することを防止または抑制するために、抵抗体ＲＢの長さＬおよび幅Ｗを大きくすることも考えられる。しかし、抵抗体ＲＢの長さＬおよび幅Ｗを大きくした場合、半導体装置を、容易に小型化または集積化することができない。
【０２１２】
一方、本実施の形態では、絶縁膜ＩＦＧを形成する前に、膜ＣＦ１に不純物イオンＩＭ２を注入する工程を行う。不純物ＩＭ２１が注入された膜ＣＦ１からなる膜部ＣＦ１２は、不純物ＩＭ２１が注入されない膜ＣＦ１、例えば導電膜ＣＦ１１に比べ、結晶粒の成長が抑制される。そのため、並列に接続されたＮ個（Ｎは複数）の抵抗素子Ｒ１からなる各組において、Ｎ個の抵抗素子Ｒ１間の抵抗差がばらつくことを防止または抑制することができ、いわゆる抵抗のミスマッチ特性が劣化することを、防止または抑制することができ、半導体装置の性能を向上させることができる。
【０２１３】
図２５に示すように、本実施の形態では、抵抗素子Ｒ１の抵抗体ＲＢに含まれる膜部ＣＦ１２における多結晶シリコンの結晶粒ＧＲＮ２の粒径は、低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１に含まれる導電膜ＣＦ１１における多結晶シリコンの結晶粒ＧＲＮ１の粒径よりも、小さい。
【０２１４】
不純物イオンＩＭ２は、多結晶シリコン膜に導電性を付与するためにイオン注入される不純物、すなわちリン（Ｐ）またはヒ素（Ａｓ）からなるｎ型の不純物、または、ホウ素（Ｂ）からなるｐ型の不純物とは異なる。前述したように、結晶粒の成長を抑制するための不純物として、第１４族元素、窒素（Ｎ）および第１８族元素からなる群から選択された少なくとも一種の元素を用いることができる。
【０２１５】
前述したように、絶縁膜ＩＦＧを形成する工程における熱処理温度は、ｎ＋型半導体領域ＮＤＬを形成する工程における熱処理温度よりも高い。また、絶縁膜ＩＦＧを形成する工程における熱処理時間は、ｎ＋型半導体領域ＮＤＬおよびＮＤＦを形成する工程における熱処理時間よりも長い。そのため、本実施の形態の半導体装置の製造方法、すなわちＭＯＮＯＳ型トランジスタＭＣを有する半導体装置の製造方法において、多結晶シリコンの結晶粒の成長を抑制する効果は、ＭＯＮＯＳ型トランジスタＭＣを含まない半導体装置の製造方法において、多結晶シリコンの結晶粒の成長を抑制する効果に比べ、大きい。
【０２１６】
また、本実施の形態では、抵抗のミスマッチ特性が劣化することを防止または抑制するために、抵抗素子Ｒ１の抵抗体ＲＢの長さＬおよび幅Ｗを大きくしなくてもよい。そのため、抵抗素子Ｒ１の長さＬおよび幅Ｗを大きくした場合、半導体装置を、容易に小型化または集積化することができる。
【０２１７】
＜低耐圧ＭＩＳＦＥＴのゲート電極と同層に形成された抵抗体＞
次に、抵抗素子Ｒ１の抵抗体が低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１と同層に形成されることの利点について、比較例３の半導体装置と対比しながら説明する。比較例３の半導体装置は、抵抗素子形成領域ＲＲに形成された抵抗素子Ｒ１０１の抵抗体ＲＢ１００が、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥ１とは同層に形成されず、メモリ形成領域ＭＲに形成されたゲート電極ＣＧと同層に形成されている点で、実施の形態の半導体装置と異なる。
【０２１８】
図２６は、比較例３の半導体装置の要部平面図である。図２７は、実施の形態の半導体装置の要部平面図である。なお、図２７のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面図は、それぞれ図３のメモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび抵抗素子形成領域ＲＲの断面図に相当する。なお、図２６および図２７では、残渣パターンＬＦＴのうち残渣部ＬＦＴ２およびＬＦＴ３、ならびに、素子分離領域ＳＴＩ（図３参照）の図示を省略する。また、図２６では、実施の形態における抵抗体ＲＢを二点鎖線で示し、図２７では、比較例３における抵抗体ＲＢ１００および残渣部ＬＦＴ１０１を二点鎖線で示す。
【０２１９】
図２６および図２７に示すように、比較例３の半導体装置および実施の形態の半導体装置のいずれにおいても、メモリ形成領域ＭＲを囲むように、境界領域ＢＲが設けられ、境界領域ＢＲに、残渣部ＬＦＴ１が形成されている。すなわち、残渣部ＬＦＴ１は、ＭＯＮＯＳ型トランジスタＭＣを囲むように、形成されている。
【０２２０】
これは、メモリ形成領域ＭＲの内部に形成されたゲート電極ＣＧに含まれる導電膜ＣＦ２を形成する工程が、メモリ形成領域ＭＲの外部に形成された、例えばゲート電極ＧＥ１に含まれる導電膜ＣＦ１１を形成する工程よりも後に行われるためである（ＭＯＮＯＳ−ＬＡＳＴ）。
【０２２１】
前述した図７〜図２２を用いて説明したように、ＭＯＮＯＳ−ＬＡＳＴと呼ばれる製造方法では、主回路形成領域ＡＲで低耐圧ＭＩＳＦＥＴＱ１およびパワートランジスタＱ２などのウェルおよびゲート電極用の導電膜を形成した後に、メモリ形成領域ＭＲでＭＯＮＯＳ型トランジスタＭＣののウェルおよびゲート絶縁膜用の絶縁膜を形成する。これにより、主回路形成領域ＡＲでウェルまたはゲート電極用の導電膜を形成する際に、ＭＯＮＯＳ型トランジスタＭＣに対して過剰な熱負荷が印加されることを抑制することができる。
【０２２２】
一方、比較例３の半導体装置では、実施の形態と異なり、抵抗素子形成領域ＲＲを囲むように、境界領域ＢＲ１００が設けられ、境界領域ＢＲ１００に、残渣部ＬＦＴ１０１が形成される。すなわち、残渣部ＬＦＴ１０１は、抵抗素子Ｒ１０１の抵抗体ＲＢ１００を囲むように、形成されている。
【０２２３】
これは、比較例３では、実施の形態と異なり、抵抗素子Ｒ１０１の抵抗体ＲＢ１００に含まれる多結晶シリコンからなる膜部ＣＦ１１２が、ＭＯＮＯＳ型トランジスタＭＣのゲート電極ＣＧに含まれる導電膜ＣＦ２と同層に形成されるからである。すなわち、比較例３では、抵抗素子形成領域ＲＲの内部に形成された抵抗素子Ｒ１０１の抵抗体ＲＢ１００に含まれる膜部ＣＦ１１２を形成する工程が、抵抗素子形成領域ＲＲの外部に形成された、例えば低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１に含まれる導電膜ＣＦ１１を形成する工程よりも後に行われるためである。
【０２２４】
比較例３の半導体装置では、抵抗素子Ｒ１０１を囲むように、残渣部ＬＦＴ１０１が形成されるため、抵抗素子Ｒ１０１の周りに残渣部ＬＦＴ１０１が配置される分の面積が増加する。そのため、比較例３の半導体装置を容易に小型化または集積化することができない。
【０２２５】
一方、図２７に示すように、実施の形態の半導体装置では、抵抗体ＲＢが低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１と同層に形成されるため、比較例３の半導体装置と異なり、抵抗素子Ｒ１の周りに残渣部が形成されない。そのため、実施の形態の半導体装置では、比較例３の半導体装置に比べ、抵抗素子Ｒ１の周りに残渣部が配置される分の面積が増加することを防止することができる。したがって、ＭＯＮＯＳ−ＬＡＳＴと呼ばれる製造方法を行って、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制しつつ、実施の形態の半導体装置を容易に小型化または集積化することができる。
【０２２６】
なお、図２７では図示は省略したが、抵抗体ＲＢがパワートランジスタＱ２のゲート電極ＧＥ２と同層に形成されることの利点も、抵抗体ＲＢが低耐圧ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１と同層に形成されることの利点と、同様である。
【０２２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２２８】
４  アナログ回路
５  不揮発性メモリ
６  Ｉ／Ｏ回路
７  ロジック回路
８  ドライバ回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
ＡＲ  主回路形成領域
ＢＲ  境界領域
ＢＳ  下面
ＣＦ１  膜
ＣＦ１１、ＣＦ２  導電膜
ＣＦ１２  膜部
ＣＧ  ゲート電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＣＴ１〜ＣＴ８  セルトランジスタ
ＤＬ１〜ＤＬ４  データ線
ＤＴＩ  深溝分離領域
ＥＣ  電荷蓄積膜
ＥＰ  ｐ−型エピタキシャル層
ＧＥ１、ＧＥ２  ゲート電極
ＧＩ１、ＧＩ２、ＧＩＭ  ゲート絶縁膜
ＧＲＮ１、ＧＲＮ２  結晶粒
ＩＦ１、ＩＦ２、ＩＦＧ、ＩＦＬ、ＩＦＳ  絶縁膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４  不純物イオン
ＩＭ１１、ＩＭ２１、ＩＭ３１、ＩＭ４１  不純物
ＬＤＬ、ＬＤＭ  ｎ−型半導体領域
ＬＦＴ  残渣パターン
ＬＦＴ１、ＬＦＴ２、ＬＦＴ３  残渣部
ＬＲ  低耐圧ＭＩＳＦＥＴ形成領域
ＭＣ  ＭＯＮＯＳ型トランジスタ
ＭＬ１  配線
ＭＲ  メモリ形成領域
ＭＳ  中間面
ＮＢＲ  ｎ型埋め込み領域
ＮＤＦ、ＮＤＬ、ＮＤＭ  ｎ＋型半導体領域
ＮＷ、ＮＷＬ  ｎ型ウェル
ＯＩＦ  オフセット絶縁膜
ＰＤＦ  ｐ＋型半導体領域
ＰＧ  プラグ
ＰＲ１〜ＰＲ９  レジスト膜
ＰＳ  上面
ＰＷ、ＰＷＬ、ＰＷＭ  ｐ型ウェル
ＰＷＲ  パワートランジスタ形成領域
Ｑ１  低耐圧ＭＩＳＦＥＴ
Ｑ２  パワートランジスタ
Ｒ１  抵抗素子
ＲＢ  抵抗体
ＲＧ１、ＲＧ２  領域
ＲＲ  抵抗素子形成領域
ＳＢ  半導体基板
ＳＬ１〜ＳＬ４  ソース線
ＳＴＩ  素子分離領域
ＳＷ  サイドウォールスペーサ
ＴＳ  上面
ＶＭＧ  ｐ型半導体領域
ＷＥ１、ＷＥ２  ウェル
ＷＬ１、ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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