(57)【特許請求の範囲】
【請求項１】
マイクロ波伝送線路構造であって、
基板と、
前記基板の第１の部分の上に配置された半導体層であり、第１の電気デバイスが中に形成された半導体層と、
前記基板の第２の部分の上に配置された第２の電気デバイスであり、該第２の部分は、前記基板の前記第１の部分から横にずらされている、第２の電気デバイスと、
前記基板の前記第１の部分及び前記第２の部分の上に配置された誘電体構造であり、当該誘電体構造は、前記基板の前記第１の部分の上に配置された第１の部分及び前記基板の前記第２の部分の上に配置された第２の部分を有し、当該誘電体構造は、その上面に開放端トレンチを有する、誘電体構造と、
前記誘電体構造の前記上面に形成された前記トレンチ内に配置されたストリップ導体であり、横方向に前記基板の前記第１の部分及び前記第２の部分にわたって延在するストリップ導体と、
を有し、
前記ストリップ導体は、前記トレンチ内に上下に配置された複数の積層されたメタル層を有し、且つ
前記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有し、
前記ストリップ導体は、前記誘電体構造の前記第１の部分を縦方向に通り抜ける第１の導電ビアを介して前記第２の電気デバイスに電気的に接続された第１の底部と、前記誘電体構造の前記第２の部分を縦方向に通り抜ける第２の導電ビアを介して前記第１の電気デバイスに電気的に接続された、前記第１の底部から横にずらされた第２の底部とを有し、
前記ストリップ導体は、横方向に前記誘電体構造の前記第１の部分と前記第２の部分とにわたって、前記第１の電気デバイスと前記第２の電気デバイスとの間でマイクロ波エネルギーの一部を搬送し、
前記第１の電気デバイスは能動トランジスタデバイスであり、前記第２の電気デバイスは受動電気デバイスである、
マイクロ波伝送線路構造。
【請求項２】
前記メタル層は銅である、請求項１に記載のマイクロ波伝送線路構造。
【請求項３】
前記導電バリアメタル層は、Ｔａ、ＴａＮ、ＴｉＮ、又はこれらの組み合わせである、請求項２に記載のマイクロ波伝送線路構造。
【請求項４】
前記複数の積層された金属層の各々が、およそ１ミクロンの厚さを有し、前記導電バリアメタル層の各々が、０．００５−０．３ミクロンの厚さを有する、請求項１に記載のマイクロ波伝送線路構造。
【請求項５】
当該マイクロ波伝送線路構造は、前記誘電体構造の第３の部分によって前記ストリップ導体から縦方向に離隔されたグランドプレーン導体を含み、前記誘電体構造の前記第３の部分は、横方向に前記誘電体構造の前記第１の部分と前記誘電体構造の前記第２の部分との間に配置され、前記グランドプレーン導体、前記誘電体構造の前記第３の部分、及び前記ストリップ導体が、前記第１の電気デバイスと前記第２の電気デバイスとの間でマイクロ波エネルギーを結合するマイクロストリップ伝送線路を提供する、請求項１に記載のマイクロ波伝送線路構造。
【請求項６】
前記複数の積層された金属層の各々が、１ミクロン程度の厚さを有し、前記導電バリアメタル層の各々が、０．００５−０．３ミクロンの厚さを有する、請求項５に記載のマイクロ波伝送線路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、概して、モノリシックマイクロ波集積回路に関し、より具体的には、そのような回路で使用される高出力マイクロ波伝送線路構造に関する。
【背景技術】
【０００２】
過去１０年間で、窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）が、パワーエレクトロニクス用途及び高出力・高周波（一般に、無線周波数（ＲＦ）として参照される）用途での使用のために急速に発展してきている。高出力・高周波用途において、モノリシックマイクロ波集積回路（ＭＭＩＣ）は、ＳバンドからＷバンド以上の範囲の周波数で、優れた特性を持つ電力増幅器（パワーアンプ；ＰＡ）及び低雑音増幅器（ＬＮＡ）を実証している。一般に、ＧａＮ  ＰＡは、≧５倍のパワー密度で、そしてしばしば非常に大きい出力表面（ペリフェリ）で、ＧａＡｓ  ＰＡと同等の利得及び効率を示す。この電力密度とペリフェリとの組み合わせは、ひいては、非常に大きい総出力電力を持つＭＭＩＣにつながる。
【０００３】
高い電力密度及び総出力電力は、材料、デバイス、オンチップインターコネクト、及びモジュールのレベルで解決されなければならなかった信頼性の難題（電気的及び熱的）を突き付けてきた。化合物半導体ファウンドリは、これらの課題に大いに首尾よく対処することに過去１０年間を費やしてきた。オンチップインターコネクト（メタル配線）の場合、例えば、要求の厳しい連続波（ＣＷ）用途及びパルス高出力ＲＦ用途のために、エレクトロマイグレーション耐性のある金（Ａｕ）ベースの伝送線路製造プロセスが開発されなければならなかった。
【０００４】
しかしながら、ＧａＮデバイス技術が成熟し、商業市場及び防衛市場へと拡大するにつれて、コスト低減努力がますます重要になるであろう。そのためには、高歩留まりのサブトラクティブ（減法）プロセス、大口径ウエハ、及び（ムーアの法則に基づく）急速な開発の文化を持つシリコン（Ｓｉ）ファウンドリでＧａＮデバイスを製造することが、テクノロジーの自然な進化の道である。しかしながら、金（Ａｕ）ベースの配線スキームは、Ａｕの高コストと、Ｓｉ  ＣＭＯＳ系プロセスにおいてＡｕは基本的に汚染物質であることと、の双方に起因して、シリコンファウンドリと相性が良くない。Ａｕの代わりに、先進シリコンファウンドリは銅（Ｃｕ）インターコネクト技術を使用している。結果として、高出力ＲＦ  ＭＭＩＣの銅（Ｃｕ）インターコネクトにおけるエレクトロマイグレーション起因の障害を防止するために、新たなアプローチが必要とされることになる。
【０００５】
技術的に知られているように、銅ベースのデジタル集積回路チップは、銅（Ｃｕ）がアルミニウム（Ａｌ）よりも良好な導電体であるために、典型的に銅インターコネクトを使用している。しかしながら、派生的な利益は、Ｃｕはエレクトロマイグレーションに対していっそう耐性があることである。エレクトロマイグレーションは、金属導体がそれを流れる電流の影響下で形状を変えてしまう（そして、最終的に導電体の破断につながる）プロセスであるが、銅では、アルミニウム（シリコンファウンダリで典型的に利用可能な他のメタルの選択肢）でよりも、有意に良好である。このエレクトロマイグレーション耐性における改善は、アルミニウムと比較して、より大きい電流が所与のサイズの銅導体を流れることを可能にする。しかしながら、揮発性の銅化合物の欠如が、インターコネクト用のＣｕメタルラインのプラズマドライエッチングを抑えてしまうため、銅はアルミニウムとは異なるパターニング方法を必要とする。故に、銅のパターニングは、ホスト材料内に金属をはめ込む伝統技術を例えて“ダマシン”プロセス又は“デュアルダマシン”プロセスと呼ばれることがあるアディティブ（加法）パターニングプロセスを用いて行われている（米国特許第６，３４２，７３３号（特許文献１）、米国特許第７，２５９，０９０号（特許文献２）及び米国特許出願公開第２０１４／０１８３７３９号（特許文献３）を参照）。よりいっそう具体的には、このプロセスにおいては、銅のためのホスト絶縁体材料（典型的には、下に位置する絶縁層）が、銅が形成されることになる開いたトレンチを有するようにパターニングされる。トレンチをかなり過充填する銅の厚いコーティングが絶縁層上に堆積され、そして、化学機械平坦化（ＣＭＰ）を用いて、絶縁層の頂面より上に延在している余分な銅が除去される。絶縁層のトレンチ内に沈められている銅は除去されずに、パターニングされた導電インターコネクトとなる。
【０００６】
ダマシンプロセスは、一般に、メタルインターコネクト（水平トレンチ又は垂直ビアとして配設され得る）のダマシンレベル（又はステージ）あたり単一のフィーチャを銅で形成及び充填する。バックエンドオブライン（ＢＥＯＬ）回路製造のシングルダマシン例では、これは、窒化シリコン（ＳｉＮｘ）エッチストップ（メタルインターコネクトのトレンチ深さを制限するため）と酸化シリコン（その中にトレンチが形成されるＳｉＯｘ）とを有するベース誘電体スタックを用い、続いて、トレンチ内への拡散バリア及び銅の堆積とＣｕ  ＣＭＰ（上で概説）を行うことで進められる。なお、ＳｉＮｘ層及びＳｉＯｘ層は、ｘ＞０である組成を有する。そして、このプロセスが繰り返されることで、多階層のインターコネクト形成が支援される。
【０００７】
デュアルダマシンプロセスは、一般に、一度に２つのフィーチャを銅で形成及び充填し、例えば、電気インターコネクト構造のビアレベル（又はステージ）とその上にあるトレンチとの双方が、デュアルダマシンを用いて、単一の銅堆積で充填され得る。従って、デュアルダマシンプロセスによるインターコネクトでは、電気インターコネクト構造のレベル又はステージとビアレベル又はステージとが、一度の銅充填で形成される。周囲材料への銅の拡散はそれらの特性を劣化させることになるので、バリアメタル層が全ての銅インターコネクトを完全に取り囲まなければならない。その名前が示すように、バリアメタルは、銅の導電体を下の絶縁材料から化学的にアイソレートするために銅の拡散係数を十分に制限しなければならないが、良好な電子的接触を維持するために高い導電率を有しなければならない。バリア層はまた、Ｃｕとその下に位置する誘電体層及びメタル層との間の接着層としても作用しなければならない。
【０００８】
これまた技術的に知られているように、ダマシン処理を利用する銅メタライゼーションは、デジタル及びその他の比較的低電力の集積回路（ＩＣ）を製造する際の支配的なインターコネクト処理となっている。ダマシン処理はまた、モノリシックマイクロ波集積回路（ＭＭＩＣ）のＲＦトランジスタ及び受動マッチング構造に関して、例えばマイクロ波伝送線路などの電気インターコネクトを有するＲＦ電力増幅器回路の製造にも使用されている。１つのそのようなＭＭＩＣダマシン電気インターコネクト構造の図１に示す。ここでは、例えば、マイクロ波エネルギーが、入力マイクロ波伝送線路（ここでは、誘電体構造によってグランドプレーン導体から分離されたストリップ導体を有するストリップ伝送線路）を通じて、増幅器ＧａＮ  ＦＥＴのゲート電極（Ｇ）に、キャパシタ（ここでは、例えば金属絶縁体金属（ＭＩＭ）キャパシタ）を介して送られる。ＦＥＴは、図示のように、接地されたソース電極（Ｓ）と、出力マイクロ波伝送線路（ここでは、誘電体構造によってグランドプレーン導体から分離されたストリップ導体を有するストリップ伝送線路）に結合されたドレイン電極（Ｄ）とを有する。以下の段落にて、シングルダマシンＣｕ  ＢＥＯＬ形成を採用する一般化したＭＭＩＣの形成を概説する。
【０００９】
コアトランジスタのゲート（Ｇ）、ソース（Ｓ）及びドレイン（Ｄ）の形成後、トランジスタはダマシンベースの誘電体スタック（先述のように、典型的には窒化シリコン（ＳｉＮｘ）エッチストップ及び酸化シリコン（ＳｉＯｘ））で覆われ、集積回路（ＩＣ）のバックエンドオブライン（ＢＥＯＬ）形成が進められる。第１メタルレベルＭ１への電気接続を提供する第１ビアレベル（Ｖ０）が、ベース誘電体スタック内に形成される。次に、別のベース誘電体スタックが堆積され、グランドプレーン導体、キャパシタのボトムプレートを提供する第１メタルレベルＭ１を形成するのに使用される。次に、別のベース誘電体スタックが堆積され、キャパシタトップ及びビア１が形成され、そして同時にメタライゼーションされる。そして、これには、別のベース誘電体スタックの堆積及び第２メタル層Ｍ２の形成に続かれる。なお、Ｖ１は、キャパシタのトッププレートを提供し、入力マイクロ波伝送線路のストリップ導体とキャパシタのボトムプレートとの間の接続の一部を提供し、ゲート電極（Ｇ）とキャパシタのトッププレートとの間の接続の一部を提供し、且つ、ドレイン（Ｄ）電極と出力マイクロ波伝送線路のストリップ導体との間の接続の一部を提供する。このプロセスは、ビアＶ２を形成するためのオープンビアを有する次のベース誘電体層スタックを続ける。これは、次いで、第３メタル層Ｍ３を形成するために、別のベース誘電体スタック及びトレンチ形成及びメタル堆積に続かれる。なお、Ｖ２は、入力マイクロ波伝送線路のストリップ導体とキャパシタのボトムプレートとの間の接続の一部を提供し、ゲート電極（Ｇ）とキャパシタのトッププレートとの間の接続の一部を提供し、且つ、ドレイン（Ｄ）電極と出力マイクロ波伝送線路のストリップ導体との間の接続の一部を提供する。第３メタル層は、図示のように、ストリップ導体を提供する。
【００１０】
なお、メタルレベルＭ２及びＭ３を用いて、例えば薄膜抵抗及びスパイラルインダクタなどの、他の受動素子（図示せず）が形成されてもよい。また、異なる回路トポロジー（例えば、ウエハボンディングによってＳｉ  ＣＭＯＳ回路と統合されたＧａＮ  ＭＭＩＣなど）は、ここに示されているよりも多数又は少数のメタルレベルを必要とし得る。最後に、最後のメタル堆積の後、典型的に、ＳｉＮｘ及びＳｉＯｘキャッピング層の堆積が行われ、それに続いて、パッケージング又はテストのための最終的なインターコネクト形成が行われる。
【００１１】
本発明者が認識したことには、受動ＲＦ回路に上位レベルのメタルを使用する理由の１つは、典型的にそれらが、ダマシンプロセス中に形成される最も厚いメタル（例えば、３ミクロン厚）であるからである。これらの厚めのメタルを用いると、下位の薄めのメタルと比較して高い出力を扱えることに加えて、ＲＦ又はマイクロ波伝送線路損失が低くなることができる。例えば、ＲＦ電力増幅器ＩＣでは、典型的に、幾つかのトランジスタのＡＣ電力出力が、チップを出て行く前に単一の箇所に結合されることになる。この電力結合は、幾つかのマイクロ波伝送線路を結合することによって達成される。レベル（又はステージ）Ｍ３用のこの厚いメタルインターコネクト層又はレベル（マイクロ波伝送線路）は、ステージ又はレベルＭ３用のメタルの底部及び頂部でダマシンプロセスにて使用されるバリア層によって境界を定められた、典型的に３−７ミクロン厚の途切れのない銅である。利用可能な最も厚い途切れのないバルク導体のメタルインターコネクト層が最も多い電力を扱うことの１つの理由は、高出力マイクロ波伝送線路障害の可能性を低減するからである。
【００１２】
これまた技術的に知られているように、フォトリソグラフィで形成されるＭＭＩＣ導体の１つのタイプが、１９９７年７月８日に発行された発明者Ｌｉｌｅｓ等の米国特許第５，６４６，４５０号（特許文献４）に記載されている。そこには、構造の表面上に配置された第1の電極及び第２の電極と、該第１の電極と該第２の電極との間に接続された架橋導体とを有する半導体構造が記載されている。架橋導体は、異なる金属の複数の層を含み、それら異なる金属の複数の層は、導電メタルの層に隣接した高融点金属の層を含む。その好適な一実施形態では、高融点金属はチタンであり、導電メタルは金である。そのような構成を用いることで、（マイクロ波エネルギーを伝搬するときのように）電気パルスサイクルが半導体構造の温度を変化させるときに、似ていない熱膨張係数によって金属内に誘起される機械的応力による再構成を防止するのに有効な半導体構造が提供される。
【００１３】
本発明者が認識したことには、ＲＦエネルギーの大部分はメタルインターコネクト層の表面近くを伝播するので（表皮効果として知られている）、これが、バルク銅の最大温度変動及びサイクルが発生してマイクロ波伝送線路障害の発生源になるところである。例えば、５ＧＨｚ信号での表皮深さは、バルク銅でおよそ１ミクロンである。ＲＦエネルギーの大部分は表面近くを伝播するので、これが、バルク銅の最大温度変動及びサイクルが発生してマイクロ波伝送線路障害の発生源となるところである。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第６３４２７３３号明細書
【特許文献２】米国特許第７２５９０９０号明細書
【特許文献３】米国特許出願公開第２０１４／０１８３７３９号明細書
【特許文献４】米国特許第５６４６４５０号明細書
【発明の概要】
【００１５】
より具体的には、本発明者が認識したことには、単一のストリップ導体を、高出力用途下でＣｕメタル配線のエレクトロマイグレーションを防止する特別に設計された多層スタックとして形成することができる。本開示に従って、本発明者は、薄い導電バリア層（典型的には、接着のため及びＣｕ拡散を防止するために使用される）と、より厚いＣｕ層（電流の搬送することに使用される）とを用いて、バリア層がまた（Ｃｕ拡散を防止することに加えて）Ｃｕの再構成を防止するように作用するよう、積み重ねられるバリア及びＣｕ層の構造を設計する。
【００１６】
従って、本開示によれば、マイクロ波伝送線路構造が提供され、当該マイクロ波伝送線路構造は、誘電体構造と、該誘電体構造の上に配置されたストリップ導体とを有し、上記誘電体構造はその中に開放端トレンチを有する。上記ストリップ導体は上記トレンチ内に配置される。上記ストリップ導体は、上記トレンチ内に配置された複数の積層されたメタル層を有する。上記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する。
【００１７】
一実施形態において、ストリップ導体内の各メタルスタックは、薄い導電バリア層（それ自体が複数の薄いメタル層であり得る）と、それに続く、より厚いＣｕ層とを有する。
【００１８】
一実施形態において、半導体構造が提供され、当該半導体構造は、能動デバイスを中に有する半導体層と、上記半導体層の上に配置された誘電体構造であり、開放端トレンチを中に有する誘電体構造と、上記トレンチ内に配置され且つ上記能動デバイスに電気的に接続された電気インターコネクトレベルと、上記トレンチ内に配置された複数の積層されたメタル層とを有し、上記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する。
【００１９】
従って、図１のＭＭＩＣのレイヤＭ３用の最上部のメタルインターコネクトは、均一なダマシンカッパーの導電インターコネクト層として形成されるが、本開示の一実施形態によれば、ステージ又はレベルＭ３銅メタルインターコネクト用のこの上部ダマシンが、複数のダマシンインターコネクト層のスタックとして形成され、各ダマシンインターコネクト層が、その銅層内の銅のための一対のバリアシード層間に薄い銅層を有し、故に、図１のステージ又はレベルＭ３用のこのダマシンメタルインターコネクト金属の温度疲労を抑制する。さらに、本発明者が認識したことには、このダマシンプロセスは、故に、ＭＭＩＣ（図１）の底部ビア（ビア０）メタルインターコネクト層から、最後のＣｕメタルインターコネクトステージ又はレベル（Ｍ３）までの全体であることができ、また、バリアシード層を用いて金属の再構成を制御することができる。従って、本発明者が認識したことには、途切れのない銅のソリッドな（同材質の）厚いインターコネクトメタルステージ又はレベルＭ３を、複数の薄いスタックのバリア層及び銅層（該層の各々が下側のバリアメタル層を持つ）で置き換えることで、マイクロ波エネルギーを搬送するときのような極端な温度サイクル下での上部メタルインターコネクト層の電力取扱い能力が改善され得る。従って、本発明者が認識したことには、各ステージ又はレベルの単一のメタルインターコネクトを形成するために既に使用されているダマシンプロセスを、複数の個々のダマシンプロセスのシーケンスとして使用することで、各メタルインターコネクトを、より薄い複数のメタル層のスタックそれ自体として形成することができ、それにより、マイクロ波エネルギーを搬送するときのような極端な温度サイクル下での上部メタルインターコネクト層の電力取扱い能力が改善される。
【００２０】
一実施形態において、トレンチ内でのバリアメタル及びＣｕの繰り返し積層堆積と、その後の、メタル堆積に続く単一のＣＭＰ工程とを通じて、同様の多層構造が単一段（ステップ）のトレンチ内に形成され得る。
【００２１】
一実施形態において、上記メタル層は銅である。
【００２２】
一実施形態において、上記バリアメタル層は、Ｔａ、ＴａＮ、ＴｉＮ、又はこれらの組み合わせである。
【００２３】
一実施形態において、上記誘電体構造は窒化アルミニウムである。
【００２４】
一実施形態において、電気インターコネクト構造が提供され、当該電気インターコネクト構造は、一対の縦方向に位置付けられ、横方向に配置された誘電体構造を有し、上記誘電体構造の各々がその中に複数の開放端トレンチを有し、上記誘電体構造のうちの少なくとも１つ内の上記トレンチの各々がその中に、上記誘電体構造のうちの下側の１つを通り抜けて、上記誘電体構造のうちの上記下側の１つ内のトレンチ内の電気インターコネクトレベルと相互接続する導電ビアの上部にて終端する下部を有する電気インターコネクトレベルを含み、上記誘電体構造のうちの少なくとも１つ内の上記電気インターコネクトレベルは、複数のメタル層を有し、該メタル層の各々がその側壁に、バリアメタルを有する。
【００２５】
一実施形態において、構造体が提供され、当該構造体は、一対の縦方向に位置付けられた誘電体構造であり、当該誘電体構造のうちの上側の１つがその中に開放端トレンチを有し、上記一対の誘電体構造のうちの下側の１つがそれを通り抜ける導電ビアを有する、誘電体構造と、上記開放端トレンチ内に配置された電気インターコネクトであり、当該電気インターコネクトレベルは、上記導電ビアの上部にて終端する下部を有し、当該電気インターコネクトレベルは、複数のメタル層を有し、該メタル層の各々がその側壁に、バリアメタルを有する、電気インターコネクトとを有する。
【００２６】
一実施形態において、半導体構造が提供され、当該半導体構造は、能動デバイスを中に有する半導体層と、上記半導体層の上に配置された誘電体構造であり、開放端トレンチを中に有する誘電体構造と、上記トレンチ内に配置され且つ上記能動デバイスに電気的に接続された電気インターコネクトレベルと、上記トレンチ内に配置された複数の積層されたメタル層とを有し、上記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する。
【００２７】
一実施形態において、半導体構造が提供され、当該半導体構造は、能動デバイスを中に有する半導体層と、上記半導体層の異なる部分の上に形成された受動デバイスと、上記半導体層の上の、複数の、縦方向に位置付けられ、横方向に配置された誘電体構造であり、当該誘電体構造の各々がその中に複数の開放端トレンチを有し、当該誘電体構造のうちの少なくとも１つ内の上記トレンチの各々が、上記能動デバイス及び上記受動デバイスのうちの１つに電気的に接続された電気インターコネクトレベルを含み、上記誘電体構造のうちの上記少なくとも１つ内の上記電気インターコネクトレベルは、複数の積層されたメタル層を有し、該メタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する、誘電体構造とを有する。
【図面の簡単な説明】
【００２８】
【図１】従来技術に従ったＭＭＩＣチップの斜視断面図である。
【図２】本開示に従ったＭＭＩＣチップの斜視断面図である。
【図３】図２のＭＭＩＣチップの拡大部分の斜視断面図である。
【図３Ａ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｂ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｃ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｄ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｅ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｆ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｇ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｈ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｉ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｊ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｋ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図３Ｌ】図３Ａ−３Ｌは、製造の様々な段階における図３のＭＭＩＣチップの一部の断面図である。
【図４Ａ】図４Ａ及び４Ｂは、本開示の他の一実施形態に従った、製造の様々な段階における図２ＡのＭＭＩＣチップの一部の断面図であり、これらの処理段階が、図３Ｅに示した段階の後に行われる。
【図４Ｂ】図４Ａ及び４Ｂは、本開示の他の一実施形態に従った、製造の様々な段階における図２ＡのＭＭＩＣチップの一部の断面図であり、これらの処理段階が、図３Ｅに示した段階の後に行われる。  様々な図中の似通った参照符号は同様の要素を指し示している。
【発明を実施するための形態】
【００２９】
ここで図２を参照するに、ここでは例えばシリコンである基板１２と、基板１２上の表面上に形成された、ここではＧａＮ  ＦＥＴである電界効果トランジスタ（ＦＥＴ）１４とを有するＭＭＩＣチップ１０が示されている。ここでは、例えば、マイクロ波エネルギーが、入力マイクロ波伝送線路１６（ここでは、（後述されるように）誘電体構造２２によってグランドプレーン導体２０から分離されたストリップ導体１８を有するストリップ伝送線路）を通じて、増幅器ＧａＮ  ＦＥＴのゲート電極（Ｇ）に、キャパシタ２４（ここでは、例えば金属絶縁体金属（ＭＩＭ）キャパシタ）及びマイクロ波伝送線路１７（ここでは、誘電体構造２２によってグランドプレーン導体２０から分離されたストリップ導体１９を有するストリップ伝送線路）を介して送られる。ＦＥＴ１４は、図示のように、接地されたソース電極（Ｓ）と、出力マイクロ波伝送線路２６（ここでは、誘電体構造２２によってグランドプレーン導体２０から分離されたストリップ導体３０を有するストリップ伝送線路）に結合されたドレイン電極（Ｄ）とを有する。なお、出力マイクロ波伝送２６は、チップ１０を出て行く前に、図示されない幾つかのＦＥＴの出力伝送線路上に生成される出力と単一の箇所にて結合され得る。
【００３０】
誘電体構造２２は、ＦＥＴ及びキャパシタ２４並びに図示されない例えば薄膜抵抗及びスパイラルインダクタなどの他の受動素子及び能動素子を相互接続するマイクロ波伝送線路１６、１７、及び２６を提供するメタルインターコネクト層Ｍ３の電流取扱い能力を高めるために、後述するように変更されたダマシンプロセスを用いて、後述されるメタル構造とともに形成される。
【００３１】
より具体的には、ここでは例えば窒化シリコン（ＳｉＮｘ）エッチストップ層及び酸化シリコン（ＳｉＯｘ）（トレンチ形成）層である第１の誘電体３０が、堆積され、そして、開いたトレンチ３１を形成するように、従来からのフォトリソグラフィー・エッチング技術を用いて処理される。トレンチ３１は、図示のように、ＦＥＴ１４のソース（Ｓ）、ドレイン（Ｄ）、及びゲート（Ｇ）電極に接続されるグランドプレーン導体２０、キャパシタ２４のボトムプレート３２、及びビアＶ０（ここでは、例えば、０．４マイクロメートルから１．０マイクロメートルの範囲の厚さを持つ銅）を提供する第１メタルレベルＭ１（ここでは、例えば、０．７マイクロメートルの厚さを持つ銅）を形成する何らかのダマシンプロセスを用いて、トレンチ３１の底及び側壁に形成された図示されない導電バリアメタル（例えば、Ｔａ、ＴａＮ、ＴｉＮ、又はこれらの組み合わせ）と、導電バリアメタル上の銅とを有する。次に、この構造の表面の上に、キャパシタ２４用の誘電体層３４が堆積される。
【００３２】
このプロセスは、誘電体構造２２の第１誘電体層２２ａの形成を続け、第１誘電体層２２ａは、キャパシタ２４のトップメタルプレート３６を形成するためにやはり誘電体層２２ａの一部を貫いてエッチングされる開いたトレンチ３６（この中に後にＣｕが堆積される）を有する。開いたトレンチ３６は、ビアＶ１を形成する何らかのダマシンプロセスを用いて、トレンチ３６の底及び側壁に形成された図示されない導電バリアメタルと、該導電バリアメタル上の銅とを有する。ビア１エッチングは、キャパシタトッププレートエッチング３６から離隔されている。なお、Ｖ１メタルは、入力マイクロ波伝送線路１６のストリップ導体１８とキャパシタ２４のボトムプレート３２との間の接続４０の一部を提供し、キャパシタ２４のトッププレート３６とマイクロストリップ伝送線路１７のストリップ導体１９との間の接続４２の一部を提供し、マイクロストリップ伝送線路１７のストリップ導体１９と電極（Ｇ）との間の接続４８の一部を提供し、且つ、ドレイン（Ｄ）電極と出力マイクロ波伝送線路２６のストリップ導体３０との間の接続５０の一部を提供する。
【００３３】
このプロセスは、第２メタルレベルＭ２（ここでは、例えば、３マイクロメートルの厚さを持つ銅）を形成する何らかのダマシンプロセスを用いて、開いたトレンチを有する次の誘電体層２２ｂを続ける。第２メタルレベルＭ２は、接続４０、４２、４８、及び５０の一部を提供する。
【００３４】
本開示によれば、このプロセスは、図３に更に詳細に示され且つ図３Ａ−３Ｌに関連して後述されるように続く。誘電体構造２２の誘電体層２２ｃ内に、開いたトレンチ６４が形成される。開いたトレンチ６４は、ビアＶ２を形成する何らかのダマシンプロセスを用いて、導電バリアメタルＢＬａ上の銅を有する。これに、ここでは銅である第３メタル層Ｍ３が続く。ここでは、Ｖ２は接続４０、４２、４８、及び５０の他の一部を提供すると言うだけで十分である。第３メタル層Ｍ３は、図示のように、ストリップ導体１８、１９、及び３０を提供する。
【００３５】
より具体的には、図３も参照するに、酸化シリコン誘電体層２２ｂ、２２ｃ内に形成された第２メタル層Ｍ２及びビアＶ２と、第３メタル層Ｍ３とが、更に詳細に示されている。最初に言及しておくことには、第２メタル層Ｍ２及びビアＶ２は、１つのソリッドな（同材質の）銅の層のみを有するが（これはまた、第１メタルＭ１並びにビアＶ１及びＶ０にも当てはまる）、第３メタルＭ３は、複数（ここでは、例えば、３つ）の積層されたメタル層Ｍ３ａ、Ｍ３ｂ、及びＭ３ｃの銅を含んでおり、これら３つの積層メタル層Ｍ３ａ、Ｍ３ｂ、及びＭ３ｃの各々は、例えば１ミクロンの厚さを有する。図示のように、これらの底面及び側壁に、それぞれ、導電バリアメタル層ＢＬａ、ＢＬｂ、ＢＬｃ（ここでは、例えば、Ｔａ、ＴａＮ、ＴｉＮ、又はこれらの組合せ）があり、これらバリアメタル層は各々、０．００５−０．３ミクロンの厚さを持つ。導電バリア層ＢＬａ、ＢＬｂ、及びＢＬｃは、例えば、スパッタリング及び／又は原子層堆積（ＡＬＤ）によって堆積され得る。ここでは銅である導体メタル層Ｍ３ａ、Ｍ３ｂ、及びＭ３ｃは、スパッタリング若しくはめっき、又はこれらの組み合わせによって堆積され得る。
【００３６】
上述のように、メタル層Ｍ２及びビアＶ２は、酸化シリコン誘電体層の堆積に先立って窒化シリコンエッチストップ層が堆積される従来からのダマシンプロセスを用いて形成され、その結果、開いたトレンチを中に形成するのに使用されるエッチングプロセスは、窒化シリコンエッチストップ層で停止することになり、開いたトレンチを形成した後に、その上に導電バリアメタルが堆積される底及び側壁を有することになる。この構造は、次いで、その上に銅を堆積され、この銅の一部がトレンチ内に、そしてより具体的には、導電バリアメタル上まで入る。上面上の銅の部分が、典型的に化学機械処理（ＣＭＰ）を用いて除去され、図示のようなＭ２及びＶ２が作り出される。
【００３７】
従って、メタル層Ｍ２を形成した後、図３Ａをも参照するに、構造の表面を覆って、窒化シリコンエッチストップ層６０が堆積される。次に、誘電体層構造２２の誘電体層構造２２ｃが形成され、ここではＳｉＯｘがエッチストップ層６０の上に堆積される。ビアＶ２を形成すべき酸化物誘電体層２２ｃの部分に、従来からのフォトリソグラフィー・エッチング処理を用いて、開いたトレンチ６４（図３Ａ）がエッチングされる。
【００３８】
次に、図３Ｂをも参照するに、導電バリア層ＢＬａを図示のように堆積される。次に、図３Ｃに示すように、構造の表面を覆って銅６５が堆積され、その後、構造の上面上の銅６５及びＢＬａの部分を除去するようにＣＭＰにかけられ、それにより、図３Ｄに示すようなビアＶ２が作り出される。
【００３９】
次に、図３Ｅに示すように、構造の表面上にエッチストップ層６６が堆積される。次に、誘電体構造２２のＳｉＯｘ誘電体構造２２ｄ部分が形成される。後述するように、誘電体構造２２の誘電体構造２２ｄ部分は、酸化シリコン誘電体層６８、７６、及び８０と、窒化シリコンエッチストップ層６９及び７８とを含む。従って、ここではＳｉＯｘである誘電体層６８が、ＳｉＮｘエッチストップ層６６の上に堆積される。層Ｍ３ａを形成すべき誘電体層６８の部分に、従来からのフォトリソグラフィー・エッチング処理を用いて、開いたトレンチ７０（図３Ｅ）がエッチングされる。なお、開いたトレンチ７０は、図３Ａの開いたトレンチ６４よりも幅広である。
【００４０】
次に、図３Ｆを参照するに、図示のように導電バリア層ＢＬｂが堆積される。次に、図３Ｇに示すように、構造の表面を覆って銅７２が堆積され、その後、構造の上面上の銅７２及びＢＬｂの部分を除去するようにＣＭＰにかけられ、それにより、図３Ｈに示すようなメタル層Ｍ３ａが作り出される。
【００４１】
次に、図３Ｉに示すように、構造の表面を覆って、窒化シリコンエッチストップ層６９が堆積される。次に、図３Ｉに示すように、エッチストップ層６９を覆って、ここではＳｉＯｘである誘電体層７６が堆積される。図３Ｅ−３Ｈに関連して上述したプロセスが繰り返されることで、図３Ｊに示すような導電バリア層ＢＬｃ及びメタル層Ｍ３ｂが形成される。
【００４２】
次に、図３Ｋに示すように、構造の表面を覆って、エッチストップ層７８が堆積される。次に、図３Ｋに示すように、エッチストップ層７８を覆って、ここではＳｉＯｘである誘電体層８０が堆積される。図３Ｅ−３Ｈに関連して上述したプロセスが繰り返されることで、図３Ｌに示すような導電バリア層ＢＬｄ及びメタル層Ｍ３ｃが形成され、斯くして、図３Ｌに示すメタル層Ｍ３の形成が完了する。
【００４３】
従って、再び図３を参照するに、ストリップ導体１９は多段（マルチステップ）トレンチ２１内に形成され、ここでは、トレンチ２１は３段の側壁を有し、１つの段が、窒化シリコンエッチストップ層６６及び酸化シリコン誘電体層６８の中に形成され、第２の段が、窒化シリコンエッチストップ層６９及び酸化シリコン誘電体層７６の中に形成され、そして、第３の段が、窒化シリコンエッチストップ層７８及び酸化シリコン誘電体層８０の中に形成されている。
【００４４】
次に図４Ａ−４Ｂを参照するに、ここでは、メタルインターコネクト層Ｍ３が、単一段（シングルステップ）トレンチ内に形成されている。より具体的には、図３Ｅにて上述したようにエッチストップ層６０及び導電バリア層Ｂｌａを用いてビアＶ２を形成した後に、図４Ａに示すように、酸化シリコン誘電体層６８内に単一段のトレンチが形成される。次に、図４Ａに示すように、単一段トレンチ内に、複数のバリア層Ｂｌｂ、ＢＬｃ、及びＢｌｄと、複数のメタル層Ｍ３ａ−Ｍ３ｃとが形成される。ＣＭＰを用いて上面を平坦化することで、図４Ｂに示す構造が形成される。
【００４５】
もはや理解されたはずのことには、本開示に従ったマイクロ波伝送線路構造は、誘電体構造と、上記誘電体構造の上に配置されたストリップ導体であり、上記誘電体構造がその中に開放端トレンチを有する、ストリップ導体とを含み、上記ストリップ導体は上記トレンチ内に配置され、上記ストリップ導体は、上記トレンチ内に配置された複数の積層されたメタル層を有し、且つ上記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する。当該マイクロ波伝送線路構造は、以下の特徴のうちの１つ以上を、個別で、又は他の特徴と組み合わせて含み得る：上記メタル層は銅であり、上記バリアメタル層は、Ｔａ、ＴａＮ、ＴｉＮ、又はこれらの組み合わせである。
【００４６】
もはや理解されたはずのことには、本開示に従った電気インターコネクト構造は、一対の縦方向に位置付けられ、横方向に配置された誘電体構造を含み、上記誘電体構造の各々がその中に複数の開放端トレンチを有し、上記誘電体構造のうちの少なくとも１つ内の上記トレンチの各々がその中に、上記誘電体構造のうちの下側の１つを通り抜けて、上記誘電体構造のうちの上記下側の１つ内のトレンチ内の電気インターコネクトレベルと相互接続する導電ビアの上部にて終端する下部を有する電気インターコネクトレベルを含み、上記誘電体構造のうちの上記少なくとも１つ内の上記電気インターコネクトレベルは、複数のメタル層を有し、該メタル層の各々がその側壁に、バリアメタルを有する。他の例では、構造体は、一対の縦方向に位置付けられた誘電体構造であり、当該誘電体構造のうちの上側の１つがその中に開放端トレンチを有し、上記一対の誘電体構造のうちの下側の１つがそれを通り抜ける導電ビアを有する、誘電体構造と、上記開放端トレンチ内に配置された電気インターコネクトであり、当該電気インターコネクトレベルは、上記導電ビアの上部にて終端する下部を有し、当該電気インターコネクトレベルは、複数のメタル層を有し、該メタル層の各々がその側壁に、バリアメタルを有する、電気インターコネクトとを含む。
【００４７】
これまたもはや理解されたはずのことには、本開示に従った半導体構造は、能動デバイスを中に有する半導体層と、上記半導体層の上に配置された誘電体構造であり、開放端トレンチを中に有する誘電体構造と、上記トレンチ内に配置され且つ上記能動デバイスに電気的に接続された電気インターコネクトレベルと、上記トレンチ内に配置された複数の積層されたメタル層とを含み、上記積層されたメタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する。当該半導体構造は、上記誘電体構造は窒化アルミニウムであるという特徴を含み得る。
【００４８】
これまたもはや理解されたはずのことには、本開示に従った半導体構造は、能動デバイスを中に有する半導体層と、上記半導体層の異なる部分の上に形成された受動デバイスと、上記半導体層の上の、複数の、縦方向に位置付けられ、横方向に配置された誘電体構造であり、当該誘電体構造の各々がその中に複数の開放端トレンチを有し、当該誘電体構造のうちの少なくとも１つ内の上記トレンチの各々が、上記能動デバイス及び上記受動デバイスのうちの１つに電気的に接続された電気インターコネクトレベルを含み、上記誘電体構造のうちの上記少なくとも１つ内の上記電気インターコネクトレベルは、複数の積層されたメタル層を有し、該メタル層は、その底面及び側壁に配置された、導電バリアメタル層を有する、誘電体構造とを含む。当該半導体構造は、上記誘電体構造は窒化アルミニウムであるという特徴を含み得る。
【００４９】
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されるように、本開示の精神及び範囲を逸脱することなく、様々な変更が為され得る。例えば、頂部メタル層は、２つ又は４つ以上のメタル層を含んでいてもよい。さらに、異なる回路トポロジー（例えば、ウエハボンディングによってＳｉ  ＣＭＯＳ回路と統合されたＧａＮ  ＭＭＩＣなど）は、ここに示されているよりも多数又は少数のメタルレベルを必要とし得る。さらに、最後のメタル堆積の後に、典型的に、最終的なＳｉＮｘ及び酸化物のキャッピング層の堆積が行われ、それに続いて、パッケージング又はテストのための最終的なインターコネクト形成が行われる。また、ＳｉＯｘ又はＳｉＮｘ以外の誘電体層（例えば、窒化アルミニウム）が用いられてもよい。最後に、図１の一部として示したグランドプレーンは、別の構成であってもよい。例えば、グランドプレーンは、マイクロストリップ構成にて、ウエハの裏面に配置されて裏面ビアによって前面に接続されてもよいし、あるいは、グランドプレーンは、共平面導波路（ＣＰＷ）構成にて、信号線路と同一面内にあってもよい。
【００５０】
従って、その他の実施形態も以下の請求項の範囲内にある。
【図１】
0006556872.tif 000002
【図２】
0006556872.tif 000003
【図３】
0006556872.tif 000004
【図３Ａ】
0006556872.tif 000005
【図３Ｂ】
0006556872.tif 000006
【図３Ｃ】
0006556872.tif 000007
【図３Ｄ】
0006556872.tif 000008
【図３Ｅ】
0006556872.tif 000009
【図３Ｆ】
0006556872.tif 000010
【図３Ｇ】
0006556872.tif 000011
【図３Ｈ】
0006556872.tif 000012
【図３Ｉ】
0006556872.tif 000013
【図３Ｊ】
0006556872.tif 000014
【図３Ｋ】
0006556872.tif 000015
【図３Ｌ】
0006556872.tif 000016
【図４Ａ】
0006556872.tif 000017
【図４Ｂ】
0006556872.tif 000018