(57)【特許請求の範囲】
【請求項１】
３以上の階層の電極を有する半導体装置において、
半導体基板と、
前記半導体基板上に形成されたエピタキシャル層と、
前記エピタキシャル層に形成されたトランジスタと、
前記エピタキシャル層上に形成され、前記トランジスタのソースに電気的に接続されたソース電極と、
前記エピタキシャル層上に形成され、前記トランジスタのゲートに電気的に接続されたゲート引き出し電極とを備え、
前記ソース電極は、
第１のソース電極と、
第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上に形成された第２のソース電極と、
第３階層又はそれ以上の階層の電極であり、前記第２のソース電極上かつ前記ゲート引き出し電極の上方に形成された第３のソース電極とを有し、
前記ゲート引き出し電極は、第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上に形成され、前記第１、第２及び第３のソース電極で周囲を囲まれていることを特徴とする半導体装置。
【請求項２】
２以上の階層の電極を有する半導体装置において、
半導体基板と、
前記半導体基板上に形成され、ソーストレンチが形成されたエピタキシャル層と、
前記エピタキシャル層に形成されたトランジスタと、
前記エピタキシャル層上に形成され、前記トランジスタのソースに電気的に接続されたソース電極と、
前記エピタキシャル層上に形成され、前記トランジスタのゲートに電気的に接続されたゲート引き出し電極とを備え、
前記ソース電極は、
前記ソーストレンチ内に形成された第１のソース電極と、
第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上かつ前記ゲート引き出し電極の上方に形成された第２のソース電極とを有し、
前記ゲート引き出し電極は、前記第１のソース電極上に形成され、前記第１及び第２のソース電極で周囲を囲まれていることを特徴とする半導体装置。
【請求項３】
前記ゲート引き出し電極と前記ソース電極との間に形成された絶縁膜を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート引き出し電極と前記ソース電極との間は中空構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記エピタキシャル層上に形成され、前記トランジスタのドレインに電気的に接続されたドレイン電極と、
前記ドレイン電極の上方に形成され、前記ソース電極に電気的に接続されたソースパッドとを備え、
前記ドレイン電極と前記ソースパッドとの間は、前記ゲート引き出し電極の周囲の中空構造とは電磁界的に遮蔽された個別の中空構造であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ソースパッドは前記トランジスタの能動部の上方を覆うように形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース電極と前記ソースパッドを電気的に接続するソースコンタクトホールと、
前記ゲート引き出し電極に電気的に接続されたゲートパッドと、
前記ドレイン電極に電気的に接続されたドレインパッドと、
前記ソースパッド、前記ゲートパッド及び前記ドレインパッド上にそれぞれ形成されたソースバンプ電極、ゲートバンプ電極及びドレインバンプ電極とを備え、
前記ソースバンプ電極は前記ソースコンタクトホールの直上に形成されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層にトランジスタを形成する工程と、
前記エピタキシャル層上に、前記トランジスタのゲートに電気的に接続されたゲート引き出し電極を形成する工程と、
前記ゲート引き出し電極の周囲を覆う第１の犠牲層を形成する工程と、
前記第１の犠牲層の周囲を覆うように、前記トランジスタのソースに電気的に接続されたソース電極を形成する工程と、
前記ソース電極の最上層にスリットホールを形成する工程と、
前記スリットホールを介して、前記ゲート引き出し電極及び前記ソース電極に対して選択的に前記第１の犠牲層をエッチングして、前記ゲート引き出し電極と前記ソース電極との間に中空構造を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記ソース電極を形成する工程は、
第１のソース電極を形成する工程と、
第２階層又はそれ以上の階層の電極である第２のソース電極を前記第１のソース電極上に形成する工程と、
第３階層又はそれ以上の階層の電極である第３のソース電極を前記第２のソース電極上かつ前記ゲート引き出し電極の上方に形成する工程とを有し、
前記ゲート引き出し電極は、第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上に形成され、前記第１、第２及び第３のソース電極で周囲を囲まれていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エピタキシャル層にソーストレンチを形成する工程を更に備え、
前記ソース電極を形成する工程は、
前記ソーストレンチ内に第１のソース電極を形成する工程と、
第２階層又はそれ以上の階層の電極である第２のソース電極を前記第１のソース電極上かつ前記ゲート引き出し電極の上方に形成する工程とを有し、
前記ゲート引き出し電極は、前記第１のソース電極上に形成され、前記第１及び第２のソース電極で周囲を囲まれていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記スリットホールを塞ぐように前記ソース電極上に表面保護膜を形成する工程を更に備え、
前記スリットホールの短辺の寸法を前記表面保護膜の厚みの２倍以下に設定することを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記スリットホールとして第１及び第２のスリットホールを形成する工程と、
前記第１のスリットホールを塞ぎ、前記第２のスリットホールを塞がないように表面保護膜を形成する工程を更に備え、
前記第１のスリットホールの短辺の寸法を前記表面保護膜の厚みの２倍以下に設定し、
前記第２のスリットホールの短辺の寸法を前記表面保護膜の厚みの２倍より大きく設定することを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記エピタキシャル層上に絶縁膜を形成する工程と、
前記絶縁膜上にストッパー層を形成する工程と、
前記エピタキシャル層上に、前記トランジスタのドレインに電気的に接続されたドレイン電極を形成する工程と、
前記ストッパー層上に前記ドレイン電極の周囲を覆う第２の犠牲層を形成する工程と、
前記第２の犠牲層上に、前記ソース電極に電気的に接続されたソースパッドを形成する工程と、
前記ストッパー層及び前記ドレイン電極に対して選択的に前記第２の犠牲層をエッチングして、前記ドレイン電極と前記ソースパッドとの間に、前記ゲート引き出し電極の周囲の中空構造とは電磁界的に遮蔽された個別の中空構造を形成する工程とを備えることを特徴とする請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
周波数３ＭＨｚから３ＧＨｚの高周波帯域で出力が数Ｗから数百Ｗの高出力で動作する半導体装置、特に横型電界効果トランジスタの特性向上にはゲート抵抗、ゲート容量、ソース抵抗等の寄生性分を低減する必要がある。これに対してゲート引き出し電極及びソーストレンチが提案されてきた。また、高い放熱性を確保するためこれまで横型電界効果トランジスタには高価な金属とセラミックからなる中空パッケージが用いられてきた。さらに製品の小型化、低コスト化のため安価なプラスチックモールドパッケージやフリップチップパッケージの適用が進んでいるが、ゲート電極又はドレイン電極の寄生容量が増大し高周波特性が低下するという問題があった。
【０００３】
ゲート電極の寄生容量低減策として、ゲート引き出し電極をソースに接地されたシールド電極で遮蔽しドレイン電極とゲート電極の容量を低くすることが提案されている（例えば、特許文献１参照）。
【０００４】
モールドパッケージ適用時の寄生容量低減のために、接地されたシールドメタルとゲート電極、ドレイン電極及びソース電極との空間を中空にすることで各電極間の容量を低くすることが提案されている（例えば、特許文献２参照）。ソース抵抗低減策として、ソース領域の高抵抗のシリコンエピ層をソーストレンチして低抵抗サブ層に直接ソース電極を電気的に接続する構造も提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５１９４７４号公報
【特許文献２】特開２００４−６８１６号公報
【特許文献３】米国特許第７４２０２４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置ではさらに小型化を進めた場合、ゲート電極、ドレイン電極及びソース電極の間隔が近接することで電極間の寄生容量が増大して高利得化が困難になる。このため、電極間の寄生容量を更に低減することが必要である。また、小型化によって放熱性が低下することから、放熱性の向上が必要となるなどの問題があった。
【０００７】
特許文献１では、第１階層でソース電極間にゲート引き出し電極を設けることでゲート抵抗を低下させて高周波動作を向上させる。さらに、第２階層でソースに接地されたシールド電極でドレイン電極と遮蔽することでゲート電極の容量を低くし、プラスチックモールドパッケージ適用時に容量増大を防止する。しかし、第１階層でソース電極とゲート引き出し配線を形成するため半導体装置のソース領域面積が増大することで小型化が困難である。また、ゲート電極とソースシールド電極との間には誘電体であるシリコン酸化膜（ＳｉＯ２）等が存在するため、ソース−ゲート間の容量が増大して高周波動作が困難になる等の問題があった。
【０００８】
特許文献２では、ゲート電極とドレイン電極の間には誘電体膜によるガラスコート膜が存在するのでゲート−ドレイン間の寄生容量が発生する。このため、更なる高周波動作が困難になる等の問題があった。特許文献３では、高段差のソーストレンチ開口部の埋め込みとソース領域の面積が増大する等の問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は高周波電力利得の低下を防止することができ、小型化できる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、３以上の階層の電極を有する半導体装置において、半導体基板と、前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層に形成されたトランジスタと、前記エピタキシャル層上に形成され、前記トランジスタのソースに電気的に接続されたソース電極と、前記エピタキシャル層上に形成され、前記トランジスタのゲートに電気的に接続されたゲート引き出し電極とを備え、前記ソース電極は、第１のソース電極と、第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上に形成された第２のソース電極と、第３階層又はそれ以上の階層の電極であり、前記第２のソース電極上かつ前記ゲート引き出し電極の上方に形成された第３のソース電極とを有し、前記ゲート引き出し電極は、第２階層又はそれ以上の階層の電極であり、前記第１のソース電極上に形成され、前記第１、第２及び第３のソース電極で周囲を囲まれていることを特徴とする。
【発明の効果】
【００１１】
本発明では、ゲート引き出し電極は接地された第１、第２及び第３のソース電極で周囲を囲まれているため、第１、第２及び第３のドレイン電極に流れる出力電力がゲート引き出し電極に帰還せず、高周波電力利得の低下を防止することができる。また、第２階層又はそれ以上の階層のゲート引き出し電極の周囲を第２階層又はそれ以上の階層の第２のソース電極と第３階層又はそれ以上の階層の第３階層の第３のソース電極で囲むため、水平方向の寸法を縮小して装置を小型化できる。さらに、本発明を用いることで安価なプラスチックモールドパッケージを適用した場合、チップサイズパッケージを用いた場合でも高周波電力利得の低下を防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】比較例１に係る半導体装置を示す断面図である。
【図３】比較例２に係る半導体装置を示す断面図である。
【図４】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図６】比較例３に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図８】本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図である。
【図９】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態６に係る半導体装置を示す平面図である。
【図１５】本発明の実施の形態６に係る半導体装置を示す平面図である。
【図１６】本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、３以上の階層の電極を有する高周波高出力用横型電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）である。
【００１５】
Ｐ＋＋型半導体基板１上にＰ−型エピタキシャル層２が形成されている。Ｐ−型エピタキシャル層２にＰ型チャネル層３、Ｎ型ドレイン層４、Ｎ−型ドレイン層５、Ｎ＋型ドレイン層６、Ｎ＋型ソース層７及びＰ＋＋型ソースシンカー層８が形成されている。これらの拡散層はＰ型又はＮ型のイオン注入と熱拡散によって形成される。
【００１６】
Ｐ型チャネル層３上にゲート酸化膜９を介してゲート電極１０が形成されている。ゲート電極１０はポリシリコンと金属シリサイド（ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ等）からなる。シリコン酸化膜の第１の層間膜１１がゲート電極１０上にＣＶＤ法等で形成されている。このようにエピタキシャル層２にトランジスタが形成されている。
【００１７】
第１階層の電極として、アルミニウム又はその化合物からなる第１のソース電極１２ａ及び第１のドレイン電極１３ａがＰ−型エピタキシャル層２上に形成されている。第１のソース電極１２ａはＮ＋型ソース層７及びＰ＋＋型ソースシンカー層８に電気的に接続されている。Ｐ＋＋型ソースシンカー層８が第１のソース電極１２ａをＰ＋＋型半導体基板１に電気的に接続する。Ｐ＋＋型半導体基板１は接地され、ソース電極として用いられる。第１のドレイン電極１３ａはＮ＋型ドレイン層６に電気的に接続されている。シリコン酸化膜の第２の層間膜１４が第１のソース電極１２ａ及び第１のドレイン電極１３ａ上にＣＶＤ法等で形成されている。
【００１８】
第２階層の電極として、アルミニウム又はその化合物からなるゲート引き出し電極１５、第２のソース電極１２ｂ及び第２のドレイン電極１３ｂが形成されている。ゲート引き出し電極１５はゲート電極１０に電気的に接続されている。第２のソース電極１２ｂは第１のソース電極１２ａ上に形成されている。第２のドレイン電極１３ｂは第１のドレイン電極１３ａ上に形成されている。シリコン酸化膜の第３の層間膜１６がゲート引き出し電極１５、第２のソース電極１２ｂ及び第２のドレイン電極１３ｂ上にＣＶＤ法等で形成されている。
【００１９】
第３階層の電極として、アルミニウム又はその化合物からなる第３のソース電極１２ｃ及び第３のドレイン電極１３ｃが形成されている。第３のソース電極１２ｃは第２のソース電極１２ｂ上かつゲート引き出し電極１５の上方に形成されている。第１、第２及び第３のソース電極１２ａ，１２ｂ，１２ｃはトランジスタのソースに電気的に接続されたソース電極１２である。ゲート引き出し電極１５は、第１のソース電極１２ａ上に形成され、第１、第２及び第３のソース電極１２ａ，１２ｂ，１２ｃで周囲を囲まれている。ゲート引き出し電極１５とソース電極１２との間に第２及び第３の層間膜１４，１６が形成されている。シリコン窒化膜等の表面保護膜１７がＣＶＤ法等でソース電極１２上を含む装置全体に形成されている。
【００２０】
続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例１に係る半導体装置を示す断面図である。第１のソース電極１２ａがゲート電極１０及びＮ−型ドレイン層５の上方を覆っている。図３は、比較例２に係る半導体装置を示す断面図である。ゲート電極１０に電気的に接続されたゲート引き出し電極１５が、第２階層の電極として第１のソース電極１２ａ上に形成されている。
【００２１】
比較例２では、ゲート電極１０より比抵抗の小さな材料からなり、かつ断面積の大きなゲート引き出し電極１５を用いることでゲート抵抗が低下するため、比較例１より高周波特性が向上する。しかし、ゲート引き出し電極１５と第１及び第２のドレイン電極１３ａ，１３ｂとの間は電磁界的に遮蔽されていないため、ドレイン−ゲート間の寄生容量が増加する。ドレイン−ゲート間の寄生容量により第１及び第２のドレイン電極１３ａ，１３ｂに流れる出力電力がゲート引き出し電極１５に帰還するため、高周波電力利得が低下する。また、パッケージに誘電体であるプラスチックモールド材を用いた場合、ゲート引き出し電極１５と第１及び第２のドレイン電極１３ａ，１３ｂの上部はプラスチックモールド材で覆われるためドレイン−ゲート間の寄生容量が更に増加し、高周波電力利得が更に低下する。
【００２２】
本実施の形態では、ゲート引き出し電極１５は接地された第１、第２及び第３のソース電極１２ａ，１２ｂ，１２ｃで周囲を囲まれているため、プラスチックモールドパッケージを適用した場合でも第１、第２及び第３のドレイン電極１３ａ，１３ｂ，１３ｃに流れる出力電力がゲート引き出し電極１５に帰還せず、高周波電力利得の低下を防止することができる。
【００２３】
また、特許文献１では第１階層でソース電極とゲート引き出し電極を形成し、第２階層の電極でゲート引き出し電極の周囲を囲んでドレイン電極から遮蔽するが、ソース領域の面積拡大により装置の小型化が困難である。これに対して、本実施の形態では、第２階層のゲート引き出し電極１５の周囲を第２及び第３階層の第２及び第３のソース電極１２ｂ，１２ｃで囲むため、水平方向の寸法を縮小して装置を小型化できる。
【００２４】
実施の形態２．
図４は、本発明の実施の形態２に係る半導体装置を示す断面図である。ゲート引き出し電極１５とソース電極１２との間は、第２及び第３の層間膜１４，１６を除去して空間とした中空構造１８である。その他の構成は実施の形態１と同様である。
【００２５】
実施の形態１ではゲート引き出し電極１５とソース電極１２との間に第２及び第３の層間膜１４，１６が存在するため、ゲート−ソース間の寄生容量が増加して高周波特性の低下を起こす場合がある。本実施の形態は、ゲート引き出し電極１５とソース電極１２との間を中空構造１８とすることでゲート−ソース間の寄生容量が低下する。このため、実施の形態１よりも装置を小型化でき、プラスチックモールドパッケージを適用した場合でも高周波電力利得の低下を防止することができる。
【００２６】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す断面図である。ソーストレンチ１９がＰ−型エピタキシャル層２からＰ＋＋型半導体基板１の途中までドライエッチング法等で形成されている。Ｐ＋＋型ソース層２０がソーストレンチ１９の側壁及び底面にボロン等のＰ型不純物注入で形成されている。第１のソース電極１２ａがソーストレンチ１９内に形成され、ソーストレンチ１９内でＰ＋＋型半導体基板１、Ｎ＋型ソース層７及びＰ＋＋型ソース層２０に電気的に接続されている。シリコン酸化膜の第２の層間膜１４が第１のソース電極１２ａ及び第１のドレイン電極１３ａ上にＣＶＤ法等で形成されている。ゲート引き出し電極１５は、第２の層間膜１４の形成後にソーストレンチ１９をＣＶＤ法又はスパッタ法等により金属材料（Ｗ，Ａｌ等）で埋め込み、さらに写真製版とエッチング工程により形成される。シリコン酸化膜の第３の層間膜１６が、ゲート引き出し電極１５の形成後にＣＶＤ法等で形成される。
【００２７】
第２階層の電極である第２のソース電極１２ｂは第１のソース電極１２ａ上かつゲート引き出し電極１５の上方に形成されている。ゲート引き出し電極１５は、第１のソース電極１２ａ上に形成され、第１及び第２のソース電極１２ａ，１２ｂで周囲を囲まれている。
【００２８】
続いて、本実施の形態の効果を比較例３と比較して説明する。図６は、比較例３に係る半導体装置を示す断面図である。比較例３では、ソース領域のＰ−型エピタキシャル層２にソーストレンチ１９を形成して第１のソース電極１２ａをＰ＋＋型半導体基板１に直接接続する。これにより、ソース接地抵抗及びソースインダクタンスを低減して高出力化できる。しかし、ソーストレンチ１９に高段差が生じるためＣＶＤ膜等を用いて埋め込む必要がある。
【００２９】
本実施の形態では、ソーストレンチ１９の適用によりソース接地抵抗及びソースインダクタンスを低減して高出力化できる。さらに、ゲート引き出し電極１５を用いることでゲート抵抗が低下するため、高周波特性が向上する。また、ゲート引き出し電極１５は接地された第１及び第２のソース電極１２ａ，１２ｂで周囲を囲まれているため、プラスチックモールドパッケージを適用した場合でも第１、第２及び第３のドレイン電極１３ａ，１３ｂ，１３ｃに流れる出力電力がゲート引き出し電極１５に帰還せず、高周波電力利得の低下を防止することができる。
【００３０】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置を示す断面図である。ゲート引き出し電極１５とソース電極１２との間は、第２及び第３の層間膜１４，１６を除去して空間とした中空構造１８である。その他の構成は実施の形態３と同様である。本実施の形態は、実施の形態３よりも装置を小型化でき、プラスチックモールドパッケージを適用した場合でも高周波電力利得の低下を防止することができる。
【００３１】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図８は、本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図である。図９〜１１は、本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。図９〜１１は図８のＩ−ＩＩに沿った断面に対応する。
【００３２】
まず、Ｐ＋＋型半導体基板１上にＰ−型エピタキシャル層２を形成する。Ｐ−型エピタキシャル層２にＰ型チャネル層３等を有するトランジスタを形成する。エピタキシャル層２上に、トランジスタのゲートに電気的に接続されたゲート引き出し電極１５を形成する。ゲート引き出し電極１５の周囲を覆う第１の犠牲膜である第２及び第３の層間膜１４，１６を形成する。その周囲を覆うように、トランジスタのソースに電気的に接続された第１及び第２のソース電極１２ａ，１２ｂを形成する。
【００３３】
次に、図８及び図９に示すように、ソーストレンチ１９の上方においてソース電極の最上層の第２のソース電極１２ｂにスリットホール２０を形成する。また、ゲート引き出し電極１５はゲート配線２１，２２により両サイドのゲート電極１０に電気的に接続されている。図８ではトランジスタの能動領域２３を破線で示している。図９に示すように、トランジスタの非能動領域にフィールド酸化膜２４が形成されている。
【００３４】
次に、図１０に示すように、スリットホール２０の周辺のみ開口したフォトレジスト２５を形成する。フッ酸又はフッ酸を含む混酸を用いてスリットホール２０を介してゲート引き出し電極１５及びソース電極１２に対して選択的に第２及び第３の層間膜１４，１６をエッチングして、ゲート引き出し電極１５とソース電極１２との間に中空構造１８を形成する。
【００３５】
次に、図１１に示すように、フォトレジスト２５を除去し、ソース電極１２上にガラスコート膜などの表面保護膜１７を形成する。ここで、スリットホール２０の短辺の寸法を表面保護膜１７の厚みの２倍以下に設定すれば、表面保護膜１７でスリットホール２０を塞ぐことができる。ただし、短辺の寸法を表面保護膜１７の厚みの２倍以下に設定した第１のスリットホールと、短辺の寸法を表面保護膜１７の厚みの２倍より大きく設定した第２のスリットホールとを形成して、表面保護膜１７で第１のスリットホールを塞ぎ、第２のスリットホールを塞がないようにしてもよい。このように中空構造１８を完全には塞がないことにより、中空構造１８内の空気の熱膨張によって中空構造１８が破裂するのを防止することができる。
【００３６】
以上の工程により、中空構造１８を有する本実施の形態に係る半導体装置が製造される。なお、実施の形態２のゲート引き出し電極１５とソース電極１２との間の中空構造１８も同様の方法により形成される。
【００３７】
実施の形態３ではゲート引き出し電極１５とソース電極１２との間に第２及び第３の層間膜１４，１６が存在するため、ゲート−ソース間の寄生容量が増加して高周波特性の低下を起こす場合がある。本実施の形態は、ゲート引き出し電極１５とソース電極１２との間を中空構造１８とすることでゲート−ソース間の寄生容量が低下する。このため、実施の形態３よりも装置を小型化でき、プラスチックモールドパッケージを適用した場合でも高周波電力利得の低下を防止することができる。
【００３８】
実施の形態５．
図１２及び図１３は、本発明の実施の形態５に係る半導体装置の製造方法を説明するための断面図である。まず、実施の形態４と同様の製造工程を行う。
【００３９】
次に、図１２に示すように、シリコン酸化膜の第３の層間膜１６上にストッパー層２６をＣＶＤ法等で形成する。ストッパー層２６はシリコン窒化膜、又はフッ酸もしくはフッ酸を含む混酸によってエッチングされない他の絶縁膜である。ストッパー層２６上に第２のドレイン電極１３ｂの周囲を覆うシリコン酸化膜２７をＣＶＤ法等で形成する。シリコン酸化膜２７上にソースパッド２８を形成する。ソースパッド２８はソースコンタクトホール２９を介してソース電極１２に電気的に接続されている。ソースパッド２８は第２のドレイン電極１３ｂを含むトランジスタの能動部の上方を覆うように形成される。ソースパッド２８上に表面保護膜１７を形成する。
【００４０】
次に、図１３に示すように、ストッパー層２６及び第２のドレイン電極１３ｂに対して選択的にシリコン酸化膜２７をエッチングして、第２のドレイン電極１３ｂとソースパッド２８との間に、ゲート引き出し電極１５の周囲の中空構造１８とは電磁界的に遮蔽された個別の中空構造２９を形成する。ソースパッド２８には第２のドレイン電極１３ｂの上方において図示していないスリットホールが形成されている。このスリットホールを用いて実施の形態４の中空構造１８と同様に本実施の形態の中空構造２９を形成する。
【００４１】
本実施の形態では、実施の形態４の構成及び効果に加えてソースパッド２８を用いることでトランジスタの接地を装置上面で取ることができる。また、トランジスタ動作中に発生する熱を装置上面から放熱し易くなる。従って、装置の小型化が可能となり、接地インダクタンスが低減することでより高周波化が可能となる。また、装置上面にソース、ゲート、ドレイン端子を形成することも可能となり、フリップチップ実装、チップサイズパッケージ（ＣＳＰ）の適用が可能となる。また、第２のドレイン電極１３ｂとソースパッド２８との間に中空構造２９を形成することでドレイン−ソース間の寄生容量が低下する。このため、実施の形態４よりも装置を小型化でき、プラスチックモールドパッケージを適用した場合でも高周波電力利得の低下を防止することができる。
【００４２】
実施の形態６．
図１４及び図１５は、本発明の実施の形態６に係る半導体装置を示す平面図である。本実施の形態は実施の形態５をフリップチップ実装が可能な製品に適用したものである。
【００４３】
図１４はバンプ電極を形成する前の状態を示している。ゲートパッド３０はゲート配線３１によりゲート引き出し電極１５に電気的に接続されている。ドレインパッド３２は第２のドレイン電極１３ｂに電気的に接続されている。
【００４４】
図１５はバンプ電極を形成した後の状態を示している。ソースバンプ電極３３、ゲートバンプ電極３４及びドレインバンプ電極３５がソースパッド２８、ゲートパッド３０及びドレインパッド３２上にそれぞれ形成されている。ソースバンプ電極３３、ゲートバンプ電極３４及びドレインバンプ電極３５は銅、金、半田材等の金属材料からなり、メッキ法等により形成される。
【００４５】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図１６及び図１７は、本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。図１６及び図１７は図１５のＩ−ＩＩに沿った断面に対応する。
【００４６】
まず、実施の形態５と同様の製造工程を実施する。次に、図１６に示すように、ソースパッド２８及び表面保護膜１７上のチップ全体にポリイミド、プラスチック等の樹脂膜３６を塗布法等で形成する。
【００４７】
次に、図１７に示すように、表面保護膜１７及び樹脂膜３６をドライエッチング法等により開口してコンタクトホール３７を形成する。銅、タングステン等の金属材料をメッキ法又はＣＶＤ法等にてコンタクトホール３７に埋め込んでプラグ配線３８を形成する。銅、金、半田材等によりソースバンプ電極３３をプラグ配線３８上に形成する。ソースバンプ電極３３はソースコンタクトホール２９の直上に形成されている。なお、図示していないが、同工程において、ゲートバンプ電極３４及びドレインバンプ電極３５をゲートパッド３０及びドレインパッド３２上にそれぞれ形成する。
【００４８】
本実施の形態では、装置上面においてソースバンプ電極３３、ゲートバンプ電極３４及びドレインバンプ電極３５をソースパッド２８、ゲートパッド３０及びドレインパッド３２上にそれぞれ形成する。これにより、ゲート、ソース、ドレインの各インダクタンス成分が減少し、高周波利得の増大が図れる。また、トランジスタチップの外周線３９のサイズのチップサイズパッケージ（ＣＳＰ）製品の形態が可能となり、従来に比べ大幅に製品の小型化が可能となる。
【００４９】
装置上面に誘電体である樹脂膜３６を形成するとゲート電極、ドレイン電極、ソース電極間の寄生容量の増大により高周波特性が低下する。このため、特許文献２ではゲート電極、ドレイン電極、ソース電極を電磁界的に遮蔽されシールドメタルと各電極との空間を中空にすることで各電極間の容量を低くすることが提案している。実施の形態５，６では、第２のドレイン電極１３ｂとソースパッド２８との間に、ゲート引き出し電極１５の周囲の中空構造１８とは電磁界的に遮蔽された個別の中空構造２９を形成する。このため、特許文献２よりゲート−ドレイン間の寄生容量が低下する。従って、トランジスタ上部に誘電体である樹脂膜３６を形成してもゲート−ドレイン間、ゲート−ソース間、ドレイン−ソース間の寄生容量が低減できるので高周波特性の低下を防止することができる
【００５０】
ソースバンプ電極３３はソースコンタクトホール２９の直上に形成されるため、トランジスタの能動領域で発生する熱を放出できるため半導体装置の破壊防止、高寿命化の効果がある。なお、本実施の形態では実施の形態５の構造を用いたが、実施の形態２の構造の上面にバンプ電極を形成しても同様の効果を奏する。
【００５１】
なお、実施の形態１，２，５，６では３階層の電極構造について説明したが、それ以上の階層が存在してもよい。即ち、第２のソース電極１２ｂ及びゲート引き出し電極１５は第２階層の電極に限らず、それ以上の階層の電極でもよく、第３のソース電極１２ｃは第３階層の電極に限らず、それ以上の階層の電極でもよい。また、実施の形態３，４では２階層の電極構造について説明したが、それ以上の階層が存在してもよい。即ち、第２のソース電極１２ｂは第２階層の電極に限らず、それ以上の階層の電極でもよい。何れの場合でもゲート引き出し電極１５が最上層と最下層の電極間に形成されていればよい。
【００５２】
また、実施の形態１〜６では、シリコン基板を用いたＮチャネル型の高周波高出力用横型電界効果トランジスタについて説明したが、Ｐチャネル型の周波高出力用横型電界効果トランジスタにも本発明を適用することができ、同等の効果を奏する。また、半導体基板及びエピタキシャル層の半導体材料としてＳｉＣ、ＧａＮ、ＧａＡｓ及びその他化合物を用いた横型電界効果トランジスタにも本発明を適用することができ、同等の効果を奏する。
【符号の説明】
【００５３】
１  半導体基板、２  エピタキシャル層、１２  ソース電極、１２ａ  第１のソース電極、１２ｂ  第２のソース電極、１２ｃ  第３のソース電極、１３ａ  第１のドレイン電極、１３ｂ  第２のドレイン電極、１３ｃ  第３のドレイン電極、１４  第２の層間膜（絶縁膜、第１の犠牲層）、１５  ゲート引き出し電極、１６  第３の層間膜（絶縁膜、第１の犠牲層）、１７  表面保護膜、１８，２９  中空構造、１９  ソーストレンチ、２０  スリットホール、２６  ストッパー層、２７  シリコン酸化膜（第２の犠牲層）、２８  ソースパッド、２９  ソースコンタクトホール、３０  ゲートパッド、３２  ドレインパッド、３３  ソースバンプ電極、３４  ゲートバンプ電極、３５  ドレインバンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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