(57)【特許請求の範囲】
【請求項１】
パワーオンシーケンスを実行するように構成されている第１の電圧ソース及び第２の電圧ソースを備える電力管理ユニットであって、
第１の期間中、前記第１の電圧ソースからの電圧出力は上昇し、かつ前記第２の電圧ソースからの電圧出力は上昇し、
前記第１の期間の直後の第２の期間中、前記第１の電圧ソースからの電圧出力は上昇しかつ前記第２の電圧ソースからの電圧出力は一定レベルを保持して論理ゲートへの電力を提供し、
前記第２の期間の直後の第３の期間中、前記第１の電圧ソースからの電圧出力は上昇しかつ前記第２の電圧ソースからの電圧出力は上昇し、
前記第３の期間の直後の第４の期間中、前記第１の電圧ソースからの電圧出力は上昇しかつ前記第２の電圧ソースからの電圧出力は一定レベルで推移する、電力管理ユニット。
【請求項２】
前記第１の電圧ソース及び前記第２の電圧ソースが、パワーダウンシーケンスを実行するように構成され、
第５の期間中、前記第１の電圧ソースからの電圧出力は下降し、かつ前記第２の電圧ソースからの電圧出力は一定レベルで推移し、
前記第５の期間の直後の第６の期間中、前記第１の電圧ソースからの電圧出力は下降し、かつ前記第２の電圧ソースからの電圧出力は下降し、次いで一定レベルを保持して論理ゲートへの電力を提供し、
前記第６の期間の直後の第７の期間中、前記第１の電圧ソースからの電圧出力は下降し、かつ前記第２の電圧ソースからの電圧出力は下降する、請求項１に記載の電力管理ユニット。
【請求項３】
電力シーケンス有効化回路であって、
ＰＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタと、
第１の電圧ソースであって、パワーオンシーケンスを実行するように構成されている、第１の電圧ソースと、を備え、
パワーアップ期間中、第２の電圧ソースからの電圧出力が、前記ＰＭＯＳトランジスタを通って前記第１の電圧ソースからの電圧出力に向かって上昇し、
パワーダウン期間中、前記第２の電圧ソースからの電圧が、前記第１のＮＭＯＳトランジスタを通って０ボルトを超える中間電圧に向かって下降し、前記中間電圧は、論理ゲートへの電力を供給するのに十分である、電力シーケンス有効化回路。
【請求項４】
前記第１の電圧ソース及び第２の電圧ソースの有効化回路を制御するための電力管理制御システムを更に備える、請求項３に記載の回路。
【請求項５】
前記電力管理制御システムが、前記有効化回路を制御するための複数の検出レディ出力信号を供給する、請求項４に記載の回路。
【請求項６】
前記中間電圧が浮遊である、請求項３に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
内蔵フラッシュメモリデバイス内の改良された電力シーケンシングのシステム及び方法を開示する。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷を蓄積するフラッシュメモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。
【０００３】
１つの従来技術の不揮発性メモリセル１０を図１に示す。スプリットゲートＳｕｐｅｒＦｌａｓｈ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１を備える。基板１は、その上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）もまた、基板１の表面に形成される。第１の領域２と第２の領域３との間には、チャネル領域４が設けられている。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（セレクトゲートとも称される）は、チャネル領域４の第１の部分の上に配置され、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２にも隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。
【０００４】
従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲートＥＧ  ６に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイム・トンネリング・メカニズムによって消去される。電子が浮遊ゲートＦＧ  ５から消去ゲートＥＧ  ６にトンネリングすることにより、浮遊ゲートＦＧ  ５が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。消去の別の実施形態は、消去ゲートＥＧ  ６に正電圧Ｖｅｇｐを印加し、結合ゲートＣＧ  ７に負電圧Ｖｃｇｎを印加し、他の端子を０電圧にすることによる。負電圧Ｖｃｇｎによって浮遊ゲートＦＧ  ５は負に帯電して連結され、その結果、消去に必要な正電圧Ｖｃｇｐは減少する。電子が浮遊ゲートＦＧ  ５から消去ゲートＥＧ  ６にトンネリングすることにより、浮遊ゲートＦＧ  ５が陽電荷を帯び、読み出し状態のセル１０がオンになる（セル状態「１」）。あるいは、ワード線ＷＬ  ８（Ｖｗｌｅ）及びソース線ＳＬ２（Ｖｓｌｅ）を負にして、消去に必要な消去ゲートＦＧ  ５の正電圧を更に小さくすることができる。この場合の負電圧Ｖｗｌｅ及びＶｓｌｅの絶対値は、ｐ／ｎ接合を順方向バイアスすることのない十分小さい値である。セル１０は、結合ゲートＣＧ  ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ  ６に中電圧を印加し、ビット線ＢＬ９にプログラミング電流を印加することにより、ソース側ホットエレクトロン・プログラミング・メカニズムによってプログラミングされる。ワード線ＷＬ  ８と浮遊ゲートＦＧ  ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ  ５に注入され、その結果、浮遊ゲートＦＧ  ５が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
【０００５】
セル１０は、ビット線ＢＬ９に禁止電圧を印加することにより、プログラミングを禁止できる（例えば、セル１０をプログラミングしないが、同じ行にある別のセルをプログラミングする場合）。スプリットゲートフラッシュメモリ動作及び様々な回路が、Ｈｉｅｕ  Ｖａｎ  Ｔｒａｎらによる「Ｓｕｂ  Ｖｏｌｔ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」米国特許第７，９９０，７７３号、及び、Ｈｉｅｕ  Ｖａｎ  Ｔｒａｎらによる「Ａｒｒａｙ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  Ｉｎｃｌｕｄｉｎｇ  Ｅｍｂｅｄｄｅｄ  Ｌｏｃａｌ  ａｎｄ  Ｇｌｏｂａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌｓ  ａｎｄ  Ｓｙｓｔｅｍｓ」米国特許第８，０７２，８１５号において説明されており、これらの特許は、参照することで本明細書に組み入れられる。
【０００６】
図２は、二次元の従来技術のフラッシュメモリシステムの典型的な従来技術アーキテクチャを示す。ダイ１２は、データを保管するためのメモリアレイ１５及びメモリアレイ２０であって、図１にあるようなメモリセル１０を任意選択的に使用しているメモリアレイと、ダイ１２の他のコンポーネントと、一般に、ピン（図示なし）に接続するワイヤボンド（図示なし）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプ又はＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）上の他のマクロと相互接続するためのマクロインターフェイスピン（図示なし）との間の電気通信を可能にするためのパッド３５及びパッド８０と、システムの正及び負の電圧供給に使用される高電圧回路７５と、冗長性、組み込み自己テストなどの各種制御機能を提供するための制御論理７０と、アナログ回路６５と、メモリアレイ１５及びメモリアレイ２０からデータをそれぞれ読み出すために使用される検知回路６０及び６１と、メモリアレイ１５及びメモリアレイ２０の行にそれぞれアクセスして読み書きするために使用される行デコーダ回路４５及び行デコーダ回路４６と、メモリアレイ１５及びメモリアレイ２０の列にそれぞれアクセスして読み書きするために使用される列デコーダ５５及び列デコーダ５６と、メモリアレイ１５及びメモリアレイ２０のそれぞれのプログラム及び消去操作用に昇圧電圧を供給するために使用される、チャージポンプ回路５０及びチャージポンプ回路５１と、読み出し及び書き込み（消去／プログラム）操作用にメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０と、読み出し及び書き込み操作時にメモリアレイ１５によって使用される高電圧ドライバ回路２５と、読み出し及び書き込み（消去／プログラム）操作時にメモリアレイ２０によって使用される高電圧ドライバ回路２６と、メモリアレイ１５及びメモリアレイ２０のそれぞれの書き込み操作時にプログラミング対象でないビット線を選択解除するために使用されるビット線禁止電圧回路４０及びビット線禁止電圧回路４１と、を備える。これらの機能ブロックは当業者によって理解されるものであり、図２に示すブロックレイアウトは当該技術分野において周知である。
【０００７】
図３を参照すると、従来技術の内蔵フラッシュメモリシステム１００が示されている。内蔵フラッシュメモリシステム１００は、電力管理ユニット１０１、マイクロコントローラユニットコア１０２、周辺部１０３（ＵＳＢｘ、ＳＰＩ、Ｉ２Ｃ、ＵＡＲＴ、ＡＤＣ、ＤＡＣ、ＰＷＭ、ＭＣ、ＨＭＩ）、ＳＲＡＭ  １０４、内蔵フラッシュデバイス１０５、及び電力供給バス１０６を備える。内蔵フラッシュデバイス１０５は、任意選択的に、上述の、図１及び２の設計に従うことができる。電力管理ユニット１０１は、電力供給バス１０６上で供給される複数の電圧を生成する。電力供給バス１０６上で供給される電圧の例には、ＶＤＤ、ＶＤＤＣＯＲＥ、及びＶＤＤＦＬＡＳＨの３つが挙げられる。ＶＤＤは一般に２．５Ｖなどの相対的に高い電圧であり、ＶＤＤＣｏｒｅは１．２Ｖなどの相対的に低い電圧であり、ＶＤＤＦＬＡＳＨもまた２．５Ｖなどの相対的に高い電圧であるが、ＶＤＤＣＯＲＥと等しいこともある。ＶＤＤＣＯＲＥは、多くの場合、内蔵フラッシュメモリシステム１００の制御論理に電力を供給するために使用される。ＶＤＤは、多くの場合、他の全ての機能に電力を供給するために使用される。
【０００８】
図４を参照すると、従来技術の内蔵フラッシュメモリシステム１００の典型的な電力シーケンス動作が示されている。パワーアップシーケンス中、時間ＴＵ０において、電圧４０１の電圧が上昇を開始する。時間ＴＵ１において電圧４０２の電圧が上昇を開始し、時間ＴＵ２において電圧４０１の電圧が安定化する。時間ＴＵ３において電圧４０２の電圧が安定化する。このとき、電圧４０１はＶＤＤになることができ、電圧４０２はＶＤＤＦＬＡＳＨになることができる。
【０００９】
パワーダウンシーケンス中、時間ＴＤ０において、電圧４０２の電圧が下降を開始する。時間ＴＤ１において、電圧４０１の電圧が下降を開始する。時間ＴＤ２において、電圧４０２の電圧が０Ｖに到達する。時間ＴＤ３において、電圧４０１の電圧が０Ｖに到達する。
【００１０】
図４の従来技術の電力シーケンシングは問題となることがある。具体的には、時間ＴＵ０〜ＴＵ１の期間において、電圧４０２は十分な動作レベルの電圧ではないが、電圧４０１は十分な動作レベルの電圧に達する可能性がある。同様に、時間ＴＵ１〜ＴＵ２の期間において、電圧４０２は依然として十分な動作レベルの電圧ではないが、電圧４０１は十分な動作レベルの電圧になっている可能性がある。時間ＴＤ０〜ＴＤ１の期間において、電圧４０１は十分な動作レベルの電圧のままであるが、電圧４０２は十分な動作レベルの電圧未満にまで下降する可能性がある。時間ＴＤ１〜ＴＤ２では、その期間の少なくとも一部において電圧４０２が十分な動作レベルの電圧を下回るが、電圧４０１は依然として十分な動作レベルの電圧を上回るであろう。時間ＴＤ２〜ＴＤ３では、電圧４０２は十分な動作レベルの電圧を下回り、電圧４０１はその期間の少なくとも一部において十分な動作レベルの電圧のままである可能性がある。こうした電圧４０１と電圧４０２の状態の不整合は、従来技術の内蔵フラッシュメモリシステム１００の動作において問題を引き起こす可能性がある。例えば、他の回路（チャージポンプなど）が動作できるようになるまで、論理回路は動作できないことがある。
【発明の概要】
【課題を解決するための手段】
【００１１】
必要とされているのは、複数の電圧ソースのための改良された電力シーケンシングを生成する改良された電力管理ユニットである。
【図面の簡単な説明】
【００１２】
【図１】従来技術のスプリットゲートフラッシュメモリセルを示す。
【図２】従来技術のフラッシュメモリアレイのレイアウトを示す。
【図３】従来技術の内蔵フラッシュメモリシステムを示す。
【図４】内蔵フラッシュメモリシステム内の２つの電圧ソースに対する従来技術の電力
【図５】内蔵フラッシュメモリシステムの実施形態を示す。
【図６】電力シーケンシングの実施形態を示す。
【図７】別の電力シーケンシングの実施形態を示す。
【図８】別の電力シーケンシングの実施形態を示す。
【図９】別の電力シーケンシングの実施形態を示す。
【図１０】別の電力シーケンシングの実施形態を示す。
【図１１】別の電力シーケンシングの実施形態を示す。
【図１２】電力レディ回路を示す。
【図１３】電力シーケンス有効化回路を示す。
【図１４】電圧レベルシフタシステムを示す。
【図１５】電力無効化システムを示す。
【発明を実施するための形態】
【００１３】
図５を参照すると、内蔵フラッシュメモリシステム５００の実施形態が示されている。内蔵フラッシュメモリシステム５００は、電力管理ユニット５０１、マイクロコントローラユニットコア５０２、周辺部５０３、ＳＲＡＭ  ５０４、内蔵フラッシュデバイス５０５、及び電力供給バス５０６を備える。内蔵フラッシュデバイス５０５は、任意選択的に、上述の、図１及び２の設計に従うことができる。電力管理ユニット５０１は、ＶＤＤ（主電力供給、典型的には最高電圧レベル、典型的にはＩＯ電圧レベル、例えば、２．５Ｖ又は１．８Ｖ）を生成する電圧ソース５０７、ＶＤＤＦＬＡＳＨ（典型的にはＩＯ電圧レベル、例えば、２．５Ｖ又は１．８Ｖ）を生成する電圧ソース５０９、ＶＤＤＣＯＲＥ（典型的にはコア論理電圧レベル、例えば１．２Ｖ又は０．８Ｖ）を生成する電圧ソース５０８、及びＶＤＤＣＯＲＥＦＬＡＳＨ（典型的にはコア論理電圧レベル、例えば１．２Ｖ又は０．８Ｖ）を生成する電圧ソース５１０を備え、これらのそれぞれは電力供給バス５０６上に供給される。ＶＤＤＣＯＲＥＦＬＡＳＨ及びＶＤＤＦＬＡＳＨは、多くの場合、内蔵フラッシュデバイス５０５のコア論理及び（混合電圧又はＩＯ電圧）回路にそれぞれ電力を供給するために使用され、ＶＤＤＣＯＲＥは、多くの場合、内蔵フラッシュメモリシステム５００の他の全てのコア制御論理に電力を供給するために使用され、ＶＤＤは、多くの場合、アナログ機能及びＩＯ機能など、他の全ての機能に電力を供給するために使用される。後述するように、図５の実施形態は、図３の従来技術のシステムとは異なる電力シーケンシングに従う。
【００１４】
図６を参照すると、電力シーケンシングモード６００が示されている。電圧ソース５０７が電圧６０１（ＶＤＤ）及び６０３（ＶＤＤＦＬＡＳＨ）を生成し、電圧ソース５０８が電圧６０２（ＶＤＤＣＯＲＥ）を生成する。ここで、ＶＤＤ及びＶＤＤＦＬＡＳＨは全く同じである。時間ＴＵ０〜ＴＵ４の期間はパワーオン（パワーアップとも呼称される）シーケンスを示し、時間ＴＤ０〜ＴＤ３の期間はパワーダウンシーケンスを示す。従来技術とは異なり、電圧６０１（ＶＤＤ、ＶＤＤＦＬＡＳＨ）及び電圧６０２（ＶＤＤＣＯＲＥ）はパワーアップシーケンス中の時間ＴＵ０において同時に（又はほぼ同時に）上昇を開始し、電圧６０１（ＶＤＤ、ＶＤＤＦＬＡＳＨ）及び電圧６０２（ＶＤＤＣＯＲＥ）は時間ＴＤ３において同時に（又はほぼ同時に）０Ｖに達する。一実施形態では、上昇期間中、電圧６０２（ＶＤＤＣＯＲＥ）はＮＭＯＳソースフォロワ回路によって電圧６０１（ＶＤＤ）に追従する。一実施形態では、下降期間中、電圧６０２（ＶＤＤＣＯＲＥ）は、ＰＭＯＳソースフォロワ回路又はダイオード接続回路（ＶＤＤＣＯＲＥとＶＤＤとの間に接続されたダイオード）によって電圧６０１（ＶＤＤ）に追従する。電圧６０２（ＶＤＤＣＯＲＥ）は、時間ＴＵ１〜ＴＵ２及び時間ＴＤ１〜ＴＤ２において中間レベルＶＤＤＣＯＲＥＩＮＴの電圧で安定化する。中間レベルＶＤＤＣＯＲＥＩＮＴは、基本論理ゲート（例えば、ＮＡＮＤ、ＮＯＲ、ＩＮＶ、ＤＦＦなど）がデジタルな動作を開始できるような電圧である。典型的には、このレベルは少なくともＶｔｎ（ＮＭＯＳ閾値電圧）又はＶｔｐ（ＰＭＯＳ閾値電圧）の最高値、例えば、＝〜０．３〜０．７ボルト以上である。ＴＵ３〜ＴＤ１では、電圧６０２（ＶＤＤＣＯＲＥ）は、精密な安定化回路によって最終的な所望の電圧レベルで安定化される。
【００１５】
図７を参照すると、電力シーケンシングモード７００が示されている。電圧ソース５０７が電圧７０１（ＶＤＤ）を生成し、電圧ソース５０８が電圧７０２（ＶＤＤＣＯＲＥ）を生成し、電圧ソース５０９が電圧７０３（ＶＤＤＦＬＡＳＨ）を生成する。時間ＴＵ０〜ＴＵ５の期間はパワーオンシーケンスを示し、時間ＴＤ０〜ＴＤ２の期間はパワーダウンシーケンスを示す。従来技術とは異なり、電圧７０１（ＶＤＤ）及び電圧７０３（ＶＤＤＦＬＡＳＨ）はパワーダウンシーケンス中の時間ＴＤ０において同時に（又はほぼ同時に）下降を開始し、電圧７０１（ＶＤＤ）、電圧７０２（ＶＤＤＣＯＲＥ）、及び電圧７０３（ＶＤＤＦＬＡＳＨ）は時間ＴＤ１において同時に（又はほぼ同時に）下降していて、時間ＴＤ２において同時に（又はほぼ同時に）０Ｖに達する。上昇時には、電圧７０２（ＶＤＤＣＯＲＥ）が上昇して時間ＴＵ３で最終的な所望の電圧になり、次いで、いくらかの時間が経過した後のＴＵ４になると、電圧７０３（ＶＤＤＦＬＡＳＨ）が上昇を開始し、時間ＴＵ５で最終的な所望の電圧になる。この実施形態では、電圧７０２（ＶＤＤＣＯＲＥ）は電圧７０３（ＶＤＤＦＬＡＳＦＨ）よりも早く活動状態になる、即ち、電圧７０２は、電圧７０３が上昇を開始するよりも先に所望のレベルに達する。この場合、内蔵フラッシュ５０５の制御論理は、電圧７０３（ＶＤＤＦＬＡＳＨ）の回路が動作を開始する前に動作し、その結果、チップ機能を制御することができる。典型的には、電圧７０３（ＶＤＦＬＡＳＨ）の回路は、主として、電圧７０２（ＶＤＤＣＯＲＥ）により電力を供給された制御論理によって制御される。一実施形態では、上昇時間ＴＵ０〜ＴＵ４の間、電圧７０３（ＶＤＤＦＬＡＳＨ）は浮遊レベル（ハイインピーダンス、駆動されていない）である。
【００１６】
図８を参照すると、電力シーケンシングモード８００が示されている。電圧ソース５０７が電圧８０１（ＶＤＤ）を生成し、電圧ソース５０８が電圧８０２（ＶＤＤＣＯＲＥ）を生成し、電圧ソース５０９が電圧８０３（ＶＤＤＦＬＡＳＨ）を生成する。時間ＴＵ０〜ＴＵ３の期間はパワーオンシーケンスを示し、時間ＴＤ０〜ＴＤ２の期間はパワーダウンシーケンスを示す。従来技術とは異なり、電圧８０１（ＶＤＤ）及び電圧８０３（ＶＤＤＦＬＡＳＨ）はパワーアップシーケンス中の時間ＴＵ０において同時に上昇を開始し、電圧８０１（ＶＤＤ）、電圧８０２（ＶＤＤＣＯＲＥ）、及び電圧８０３（ＶＤＤＦＬＡＳＨ）は時間ＴＤ２において同時に０Ｖに達する。パワーアップフェーズにおいて、電圧８０１及び８０３（ＶＤＤＦＬＡＳＨ）が上昇し最終的な電圧で安定化するまでの間（時間ＴＵ０〜ＴＵ１）、電圧８０２（ＶＤＤＣＯＲＥ）は、本質的に０ボルトにとどまり、時間ＴＵ２で上昇を開始し、時間ＴＵ３で安定化する。時間ＴＵ０〜ＴＵ３では、電圧８０３（ＶＤＤＦＬＡＳＨ）の回路及び電圧８０２（ＶＤＤＣＯＲＥ）の回路が、電圧８０１（ＶＤＤ）により電力を供給されたＶＤＤ制御論理によって有効化又は無効化される。一実施形態では、電圧８０１（ＶＤＤ）の上昇期間ＴＵ０〜ＴＵ１において、電圧８０２（ＶＤＤＣＯＲＥ）は浮遊レベル（ハイインピーダンス）である。
【００１７】
図９を参照すると、電力シーケンシングモード９００が示されている。電圧ソース５０７が電圧９０１（ＶＤＤ）を生成し、電圧ソース５０８が電圧９０２（ＶＤＤＣＯＲＥ）を生成し、電圧ソース５０９が電圧９０３（ＶＤＤＦＬＡＳＨ）を生成する。時間ＴＵ０〜ＴＵ５の期間はパワーオンシーケンスを示し、時間ＴＤ０〜ＴＤ４の期間はパワーダウンシーケンスを示す。パワーアップシーケンスは、パワーアップシーケンスモード７００のものと同様である。パワーダウンシーケンスは、パワーアップシーケンスを鏡映したシーケンスである。
【００１８】
図１０を参照すると、電力シーケンシングモード１０００が示されている。電圧ソース５０７が電圧１００１（ＶＤＤ）を生成し、電圧ソース５０８が電圧１００２（ＶＤＤＣＯＲＥ）を生成し、電圧ソース５０９が電圧１００３（ＶＤＤＦＬＡＳＨ）を生成し、電圧ソース５１０が電圧１００４（ＶＤＤＣＯＲＥＦＬＡＳＨ）を生成する。時間ＴＵ０〜ＴＵ４の期間はパワーオンシーケンスを示し、時間ＴＤ０〜ＴＤ４の期間はパワーダウンシーケンスを示す。従来技術とは異なり、電圧１００１（ＶＤＤ）及び電圧１００２（ＶＤＤＣＯＲＥ）は時間ＴＤ４において同時に０Ｖに達する。電圧１００３（ＶＤＤＦＬＡＳＨ）及び電圧１００４（ＶＤＤＣＯＲＥＦＬＡＳＦ）及び／又は電圧１００１（ＶＤＤ）及び／又は電圧１００２（ＶＤＤＣＯＲＥ）は、内蔵フラッシュデバイス５０５に供給される。電圧１００３（ＶＤＤＦＬＡＳＨ）及び電圧１００４（ＶＤＤＣＯＲＥＦＬＡＳＦ）は両方とも同時に（又はほぼ同時に）上昇し下降する。
【００１９】
上述の電力シーケンスモード６００、７００、８００、９００、１０００、及び１１００では、内蔵フラッシュデバイス５０５が、電圧６０３／７０３／８０３／９０３／１００３／１１０３（ＶＤＤＦＬＡＳＨ）、電圧１００４（ＶＤＤＣＯＲＥＦＬＡＳＨ）、及び／又は電圧６０１／７０１／８０１／９０１／１００１／１１０１（ＶＤＤ）及び／又は電圧６０２／７０２／８０２／９０２／１００２／１１０２（ＶＤＤＣＯＲＥ）を受け取る。一実施形態では、プログラミング及び消去などを行うためにフラッシュで必要とされる高電圧チャージポンプ回路は、電圧６０１／７０１／８０１／９０１／１００１／１１０１  ＶＤＤから電力を供給される。別の実施形態では、プログラミング及び消去などを行うためにフラッシュで必要とされる高電圧チャージポンプ回路は、電圧６０３／７０３／８０３／９０３／１００３／１１０３  ＶＤＤＦＬＡＳＨから電力を供給される。
【００２０】
図１１を参照すると、電力シーケンシングモード１１００が示されている。電圧ソース５０７が電圧１１０１（ＶＤＤ）を生成し、電圧ソース５０８が電圧１１０２（ＶＤＤＣＯＲＥ）を生成し、電圧ソース５０９が電圧１１０３（ＶＤＤＦＬＡＳＨ）を生成する。時間ＴＵ０〜ＴＵ４の期間はパワーオンシーケンスを示し、時間ＴＤ０〜ＴＤ４の期間はパワーダウンシーケンスを示す。従来技術とは異なり、電圧１１０２（ＶＤＤＣＯＲＥ）及び電圧１１０３（ＶＤＤＦＬＡＳＨ）は、パワーオンシーケンス中の時間ＴＵ２において同時に上昇を開始し、パワーダウンシーケンス中の時間ＴＤ３において同時に下降を開始しており、電圧１１０１（ＶＤＤ）、電圧１１０２（ＶＤＤＣＯＲＥ）、及び電圧１１０３（ＶＤＤＦＬＡＳＨ）は時間ＴＤ２において同時に０Ｖに達する。パワーダウンシーケンスは、パワーアップシーケンスを鏡映したシーケンスである。電圧１１０３（ＶＤＤＦＬＡＳＨ）は、電圧１１０２（ＶＤＤＣＯＲＥ）が安定した後に上昇を開始する。
【００２１】
図１２を参照すると、電力管理ユニット５０１の制御システム１２００が示されている。リセット信号１２１０は、電圧ソース５０７、電圧ソース５０８、電圧ソース５０９、及び電圧ソース５１０と連結される。リセット信号１２１０がアクティブの場合、電圧ソース５０７、電圧ソース５０８、電圧ソース５０９、及び電圧ソース５１０がリセットされ、これには、パワーダウンモードを開始することが含まれ得る。検出回路１２０７は電圧ソース５０７から電圧（ＶＤＤ）を受け取り、検出回路１２０８は電圧ソース５０８から電圧（ＶＤＤＣＯＲＥ）を受け取り、検出回路１２０９は電圧ソース５０９から電圧（ＶＤＤＦＬＡＳＨ）を受け取り、検出回路１２１０は電圧ソース５１０から電圧（ＶＤＤＣＯＲＥＦＬＡＳＨ）を受け取る。
【００２２】
検出回路１２０７は、電圧ソース５０７からの電圧が閾値Ｖ１Ａ及びＶ１Ｂ（Ｖ１Ｂ＞Ｖ１Ａ）を超えているか判定し、検出レディ信号１２１７Ａ及び１２１７Ｂをそれぞれ出力する。信号１２１７Ａ／１２１７Ｂが高い場合、電圧ソース５０７（ＶＤＤ）からの電圧は閾値Ｖ１Ａ／Ｖ１Ｂを超えている。
【００２３】
検出回路１２０８は、電圧ソース５０８からの電圧が閾値Ｖ２Ａ及びＶ２Ｂ（Ｖ２Ｂ＞Ｖ２Ａ）を超えているか判定し、検出レディ信号１２１８Ａ及び１２１８Ｂをそれぞれ出力する。信号１２１８Ａ／１２１８Ｂが高い場合、電圧ソース５０８（ＶＤＤＣＯＲＥ）からの電圧は閾値Ｖ２Ａ／Ｖ２Ｂを超えている。
【００２４】
検出回路１２０９は、電圧ソース５０９からの電圧が閾値Ｖ３Ａ及びＶ３Ｂ（Ｖ３Ｂ＞Ｖ３Ａ）を超えているか判定し、検出レディ信号１２１９Ａ及び１２１９Ｂをそれぞれ出力する。信号１２１９Ａ／１２１９Ｂが高い場合、電圧ソース５０９（ＶＤＤＦＬＡＳＨ）からの電圧は閾値Ｖ３Ａ／Ｖ３Ｂを超えている。
【００２５】
検出回路１２１０は、電圧ソース５１０からの電圧が閾値Ｖ４Ａ及びＶ４Ｂ（Ｖ４Ｂ＞Ｖ４Ａ）を超えているか判定し、検出レディ信号１２２０Ａ及び１２２０Ｂをそれぞれ出力する。信号１２２０Ａ／１２２０Ｂが高い場合、電圧ソース５１０（ＶＤＤＣＯＲＥＦＬＡＳＨ）からの電圧は閾値Ｖ４Ａ／Ｖ４Ｂを超えている。
【００２６】
信号１２１７Ａ／１２１７Ｂ、１２１８Ａ／１２１８Ｂ、１２１９Ａ／１２１９Ｂ、１２２０Ａ／１２２０Ｂは、回路の競合及び好ましくない電力消費を避けるためなど、パワーアップシーケンスの上昇中及びパワーダウンシーケンスの下降中に回路及びチップ機能を制御するために使用される。
【００２７】
図１３を参照すると、電力シーケンス有効化回路１３００が示されている。電力シーケンス有効化回路１３００は、ＰＭＯＳトランジスタ１３０１、ＮＭＯＳトランジスタ１３０２、ＮＭＯＳトランジスタ１３０３、及び任意選択のＮＭＯＳトランジスタ１３０４を備え、これらは、図１３に示されているように連結されている。ＶＤＤＦＬＡＳＨ１３０５は、ＶＤＤ１３０６が存在し、ＥＮＶＤＤＦＬＡＳＨ＿Ｎ１３０７がアクティブである場合に生成される。ＶＤＤＦＬＡＳＨ１３０５は、ＰＭＯＳトランジスタ１３０１での電圧降下によってＶＤＤ１３０６より低くなる。ＥＮＶＤＤＦＬＡＳＨ＿Ｎ１３０７がアクティブではない場合、ＶＤＤＦＬＡＳＨ１３０５は、ＶＤＤＦＬＡＳＨ−ＢＩＡＳ１３０８及びＮＭＯＳトランジスタ１３０２での電圧降下によって決まるより低い電圧まで低下する。したがって、ＶＤＤＦＬＡＳＨ１３０５は、０Ｖではなく、ＶＤＤＦＬＡＳＨ−ＢＩＡＳ１３０８前後の電圧まで低下する。別の実施形態では、ＶＤＤＦＬＡＳＨ−ＢＩＡＳ１３０８は、電力シーケンシングモード７００の電圧７０２（ＶＤＤＣＯＲＥ）など、コア論理電力供給ＶＤＤと等しい。別の実施形態では、ＶＤＤＦＬＡＳＨ−ＢＩＡＳ１３０８は浮遊（ハイインピーダンス）である。別の実施形態では、トランジスタ１３０２、１３０３、及び１３０４は接続されず、したがって、ＰＭＯＳトランジスタ１３０１が有効化されなければ、ＶＤＤＦＬＡＳＨ１３０５は浮遊（ハイインピーダンス）である。
【００２８】
図１４を参照すると、ＶＤＤレベルシフタシステム１４００が示されている。ＶＤＤレベルシフタシステム１４００は、図示されているようにＮＭＯＳトランジスタ１４０２に連結されたＰＭＯＳトランジスタ１４０１を備える。ＶＤＤレベルシフタシステム１４００は、ＮＭＯＳトランジスタ１４０３、ＰＭＯＳトランジスタ１４０４、ＮＭＯＳトランジスタ１４０５、ＰＭＯＳトランジスタ１４０６、ＮＭＯＳトランジスタ１４０７、ＰＭＯＳトランジスタ１４０８、ＮＭＯＳトランジスタ１４０９、ＰＭＯＳトランジスタ１４１０、及びＮＭＯＳトランジスタ１４１１を更に備え、これらは図示されているように連結される。ＰＭＯＳトランジスタ１４１０及びＮＭＯＳトランジスタ１４１１は、コア論理電力供給１４１４（ＶＤＤＣＯＲＥ）によって電力を供給される。ＰＭＯＳトランジスタ１４０１及びＮＭＯＳトランジスタ１４０２は、ＩＯ電力供給１４１５（ＶＤＤ）によって電力を供給される。ＰＭＯＳトランジスタ１４０４／１４０６及びＮＭＯＳトランジスタ１４０５／１４０７は、ＩＯ電力供給１４１５（ＶＤＤ）によって電力を供給される。トランジスタ１４０１、１４０２、１４０３、１４０９及び１４０８は、ＶＤＤレベルシフタ１４００の電力制御素子を構成する。トランジスタ１４０４、１４０６、１４０５、１４０７、１４１０、及び１４１１は、通常のレベルシフタを構成する。ＤＩＳ＿ＶＤＤ１４１２が「１」に設定されると、ＯＵＴ＿ＶＤＤ１４１３はＶＤＤになり、ＯＵＴＢ＿ＶＤＤ１４１４は０になる。一実施形態では、トランジスタ１４０１及び信号ＤＩＳ＿ＶＤＤ１４１２の電力供給レベルは、トランジスタ１４０４、１４０６、及び１４０８の電力供給レベル以上である。この回路構成では、制御信号ＤＩＳ＿ＶＤＤ１４１２がアクティブになっていると、出力１４１４及び１４１３は既知の状態である。
【００２９】
図１５を参照すると、電力無効化システム１５００が示されている。電力無効化システム１５００は、ＰＭＯＳトランジスタ１５０１及びＮＭＯＳトランジスタ１５０２を備え、これらは図示されているように連結される。電力無効化システム１５００は、ＰＭＯＳトランジスタ１５０３、ＮＭＯＳトランジスタ１５０４、ＮＭＯＳトランジスタ１５０５、ＮＭＯＳトランジスタ１５０６、ＰＭＯＳトランジスタ１５０７、ＮＭＯＳトランジスタ１５０８、ＰＭＯＳトランジスタ１５０９、ＮＭＯＳトランジスタ１５１０、及びＰＭＯＳトランジスタ１５１１を更に備え、これらは電力供給レベルシフタで示したのと同様に連結される。トランジスタ１５０１、１５０２、１５０４、１５０６、及び１５１１により、このレベルシフタの出力は、同様の電力制御素子による回路１４００の出力と同様の既知の状態となる。電力無効化システム１５００は、ＰＭＯＳトランジスタ１５１２（そのバルクがそのソースに接続されている）、ＰＭＯＳトランジスタ１５１３（そのバルクがそのドレインに接続されている）、ＰＭＯＳトランジスタ１５１４（そのバルクがそのソースに接続されている）、及びＰＭＯＳトランジスタ１５１５（そのバルクがそのドレインに接続されている）を更に備え、これらは図示されているように連結される。ＤＩＳ＿ＶＤＤ１５１６が「１」である場合、ＶＤＤｘＶＤＤＣＯＲＥ１５１７はＶＤＤＣＯＲＥと等しい。
【００３０】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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