(57)【特許請求の範囲】
【請求項１】
サファイア、ＳｉＣ又はＳｉからなる基板と、
前記基板上に形成され、ダイヤモンド膜又はアモルファスカーボン膜からなり、開口部を有するマスクと、
前記基板及び前記マスク上に形成され、ＧａＮとＡｌＧａＮのヘテロ接合を有する半導体積層構造と、
前記半導体積層構造上に形成されたゲート電極を有する電界効果トランジスタとを備え、
前記ゲート電極は、前記開口部の中央部の上方に配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体積層構造の表面は前記開口部の中央部の上方において平坦であり、
前記電界効果トランジスタはノーマリーオン形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体積層構造の表面には前記開口部の中央部の上方において半極性のファセット面を持つ突起が形成され、
前記電界効果トランジスタはノーマリーオフ形であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記マスクは、第１の開口部を有する第１のマスクと、第２の開口部を有する第２のマスクとを含み、
前記第２のマスクの厚みは前記第１のマスクの厚みより厚く、
前記電界効果トランジスタは、同一基板上に形成された、第１のゲート電極を有するノーマリーオン形電界効果トランジスタと、第２のゲート電極を有するノーマリーオフ形電界効果トランジスタとを有し、
前記第１のゲート電極は、前記第１の開口部の中央部の上方に配置され、
前記第２のゲート電極は、前記第２の開口部の中央部の上方に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ノーマリーオン形電界効果トランジスタと前記ノーマリーオフ形電界効果トランジスタを有するＥＤインバータ回路が前記基板上に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ノーマリーオン形電界効果トランジスタと前記ノーマリーオフ形電界効果トランジスタを有するＥＤインバータ回路及びＥＳＤ保護回路が前記基板上に形成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる半導体装置に関する。
【背景技術】
【０００２】
化合物半導体を用いた電界効果トランジスタにおいて良好な電気的特性を得るためには、特に電界効果トランジスタが形成される能動層の結晶の欠陥密度を低減することが必要不可欠である。しかし、よく知られているようにＧａＮには格子整合する適当な基板がないため、結晶欠陥の少ないエピタキシャル層を得るために工夫が必要である。
【０００３】
通常は、結晶構造が同じサファイア又はＳｉＣなどを基板として、ＧａＮのバッファ層をエピタキシャル成長させた後に、能動層をエピタキシャル成長させる。このとき、基板とＧａＮバッファ層の界面で発生した転位欠陥ができるだけ能動層まで伝播しないように、バッファ層を十分厚く成長しなければならない。このため、電子デバイスで発生した熱を基板側に効率よく逃がすことができないという問題があった。
【０００４】
また、結晶の欠陥密度を低減する別の方法として、例えば、ＳｉＯ２などの非晶質絶縁膜を基板に堆積し、その一部を除去した領域にＧａＮを選択的にエピタキシャル成長させることで、結晶成長中の転位の伝播方向を制御し、欠陥密度を低減した領域を得る方法がある（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Akira Sakai. et al: Appl. Phys. Lett. 71. No.16 (1997), pp. 2259-2261
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、マスク材料である非晶質絶縁膜の熱伝導率が低いため、この方法でも電子デバイスで発生した熱を基板側に効率よく逃がすことができない。このため、特に発熱量の大きい高出力用途の電子デバイスの欠陥密度を低減することは容易ではなかった。
【０００７】
また、ＧａＮを用いた電界効果トランジスタの別の問題として、ゲートバイアスを印加しない状態でドレインとソース間が非導通状態にある、いわゆるノーマリーオフの電界効果トランジスタを形成することが難しい。このため、フェイルセーフの回路構成が複雑になる、低消費電力のインバータ回路が構成しにくいなどといった、電気回路への応用上で制約があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、サファイア、ＳｉＣ又はＳｉからなる基板と、前記基板上に形成され、ダイヤモンド膜又はアモルファスカーボン膜からなり、開口部を有するマスクと、前記基板及び前記マスク上に形成され、ＧａＮとＡｌＧａＮのヘテロ接合を有する半導体積層構造と、前記半導体積層構造上に形成されたゲート電極を有する電界効果トランジスタとを備え、前記ゲート電極は、前記開口部の中央部の上方に配置されていることを特徴とする。
【発明の効果】
【００１０】
本発明では、半導体積層構造上に形成されたゲート電極がマスクの開口部の中央部の上方に配置されている。これにより、結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１０】本発明の実施の形態４に係る半導体装置を示す回路図である。
【図１１】本発明の実施の形態５に係る半導体装置を示す回路図である。
【図１２】本発明の実施の形態５に係る半導体装置の変形例を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。基板１は（０００１）面のサファイア基板である。これに限らず、基板１はＳｉＣ又はＳｉからなるものでもよい。
【００１４】
基板１上に、熱伝導度に優れるダイヤモンド膜又はアモルファスカーボン膜からなるマスク２が形成されている。マスク２は、〈１１＿２０〉方向に沿ってマスク２の一部を除去した開口部３を有する。基板１及びマスク２上に、半導体積層構造４として、ＧａＮバッファ層５、アンドープＧａＮ層６及びアンドープＡｌＧａＮ層７が順に形成されている。半導体積層構造４上にソース電極８、ドレイン電極９及びゲート電極１０が形成されている。これにより、ＧａＮ／ＡｌＧａＮ高移動度電界効果トランジスタが形成されている。本実施の形態の特徴として、ゲート電極１０は、開口部３の中央部の上方に配置されている。
【００１５】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図２〜５は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【００１６】
まず、図２に示すように、基板１の全面にマスク２を例えばプラズマＣＶＤ法を用いて堆積する。次に、マスク２の一部を除去して開口部３を形成する。次に、ＧａＮバッファ層５を例えば有機金属気相成長法などによりエピタキシャル成長させる。この際にマスク２はＧａＮバッファ層５のエピタキシャル成長を阻害する。これにより、ＧａＮバッファ層５をマスク２に対して開口部３内の基板１上に選択的に成長させる。
【００１７】
図３に示すように、ＧａＮバッファ層５は、マスク２の厚みを超えるとマスク２上で水平方向に成長し、隣接する開口部３から同様に水平方向に成長してきたＧａＮバッファ層５とマスク２上で合体する。その後、図４に示すように、開口部３から成長した半極性の結晶面が無くなって、基板１の上面に平行な平坦な面が出現するまでＧａＮバッファ層５を十分成長させる。
【００１８】
次に、図５に示すように、ＧａＮバッファ層５の平坦な面に能動層である５層、６層のアンドープＧａＮ層６及びアンドープＡｌＧａＮ層７を成長させる。半導体積層構造４上であってマスク２の開口部３の中央部の上方領域を挟み込む位置にソース電極８及びドレイン電極９を形成する。半導体積層構造４上であってマスク２の開口部３の中央部の上方にゲート電極１０を形成する。以上の工程により図１に示す半導体装置が製造される。
【００１９】
上述のマスク２を用いた選択エピタキシャル成長において、マスク２の開口部３から成長してきた結晶内には転位欠陥の絶対数が少ないため、そこから面内水平方向に成長する結晶もまた転位欠陥が少ない。さらに、転位欠陥は結晶成長方向に伝播しやすいため、マスク２をすり抜けた転位欠陥も、面内水平方向に曲げられて、垂直方向には伝播しづらい。このため、マスク２の開口部３の中央部の上方領域が最も欠陥密度が低減される。また、この領域からマスク２の開口部３を介して基板１側へ良好な熱伝導が可能である。よって、電界効果トランジスタのゲート電極１０をマスク２の開口部３の中央部の上方に配置することで、結晶欠陥密度の低減と基板１側への良好な熱伝導を両立することができる。
【００２０】
また、十分平坦になるまで成長したＧａＮバッファ層５の結晶面は、基板１の上面に対して平行な（０００１）面である。（０００１）面は最も大きな圧電効果が得られる結晶面であり、この面に形成されたアンドープのＧａＮとＡｌＧａＮのヘテロ接合には、外部からの電圧印加がなくても２次元電子ガスが発生する。従って、本実施の形態の電界効果トランジスタはノーマリーオン形となる。
【００２１】
実施の形態２．
図６〜８は、本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。図２及び図３の工程は実施の形態１と同様である。このマスク２を用いた選択エピタキシャル成長では、開口部３から成長してきた結晶は、基板材料特有の結晶面を持つ。例えば、サファイア（０００１）面に、〈１１＿２０〉方向に沿ってマスク２を開口した領域には、半極性の（１＿１０１）ファセット面をもってＧａＮ結晶が成長する。
【００２２】
本実施の形態では、図６に示すように、開口部３から成長した半極性の結晶面を少し残して、ＧａＮバッファ層５の成長を止める。次に、図７に示すように、ＧａＮバッファ層５上に能動層である５層、６層のアンドープＧａＮ層６及びアンドープＡｌＧａＮ層７を成長させる。この半導体積層構造４の表面には開口部３の中央部の上方において半極性のファセット面を持つ突起１１が形成される。次に、図８に示すように、半導体積層構造４上にソース電極８、ドレイン電極９及びゲート電極１０を形成する。
【００２３】
ここで、半極性の（１＿１０１）ファセット面は圧電効果の小さい結晶面であり、この面に形成されたアンドープのＧａＮ／ＡｌＧａＮヘテロ接合には、外部からの電圧印加が無ければ２次元電子ガスガ発生しない。従って、選択成長時に生じる半極性のファセット面が消失する前にＧａＮバッファ層５の成長を止め、その上に能動層であるアンドープＧａＮ層６とアンドープＡｌＧａＮ層７を積層することで、一部だけ２次元電子ガスが途切れた構造が得られる。この半導体積層構造４上に電極を形成すれば、容易にノーマリーオフ形の電界効果トランジスタを実現できる。その他、実施の形態１と同様に、結晶欠陥密度の低減と基板１側への良好な熱伝導を両立することができる。
【００２４】
実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置を示す断面図である。同じ基板１上に、ダイヤモンド膜又はアモルファスカーボン膜からなり、厚みが異なる第１及び第２のマスク２ａ，２ｂが形成されている。第１及び第２のマスク２ａ，２ｂは、それぞれ〈１１＿２０〉方向に沿って第１及び第２のマスク２ａ，２ｂの一部を除去した第１及び第２の開口部３ａ，３ｂを有する。第２のマスク２ｂの厚みは第１のマスク２ａの厚みより厚い。
【００２５】
ＧａＮバッファ層５を第１及び第２のマスク２ａ，２ｂに対して第１及び第２の開口部３ａ，３ｂ内の基板１上に選択的に成長させると、第１のマスク２ａ側の方が第２のマスク２ｂ側よりも先に水平方向への成長が始まる。従って、ＧａＮバッファ層５の成長時間を適当に設定すると、ＧａＮバッファ層５の表面は第１の開口部３ａの中央部の上方において平坦になり、第２の開口部３ｂの中央部の上方に半極性の結晶面が残る。
【００２６】
第１のゲート電極１０ａを第１の開口部３ａの中央部の上方に配置することで、ノーマリーオン形電界効果トランジスタが形成される。一方、第２のゲート電極１０ｂを第２の開口部３ｂの中央部の上方に配置することで、ノーマリーオフ形電界効果トランジスタが形成される。よって、本実施の形態により、結晶欠陥の少ないノーマリーオン形の電界効果トランジスタとノーマリーオフ形の電界効果トランジスタを同一基板内に容易に形成できる。
【００２７】
実施の形態４．
図１０は、本発明の実施の形態４に係る半導体装置を示す回路図である。図中で、Ｖｉｎは入力端子、Ｖｏｕｔは出力端子、Ｖｄｄは正電源端子、Ｖｓｓは負電源端子、Ｄ−ＦＥＴはノーマリーオン形電界効果トランジスタ、Ｅ−ＦＥＴはノーマリーオフ形電界効果トランジスタである。Ｄ−ＦＥＴのゲート端子がソース端子に接続されることで、定電流源が構成されている。Ｅ−ＦＥＴはソース接地型増幅器であり、そのドレイン側の負荷としてＥ−ＦＥＴのドレイン端子にＤ−ＦＥＴのゲート・ソース端子が接続されている。負電源端子Ｖｓｓは、単一電源動作のために負電位ではなく、接地電位でよく用いられる。
【００２８】
入力端子ＶｉｎにＨｉｇｈの電圧が印加されると、Ｅ−ＦＥＴのゲート電圧がＨｉｇｈになり、Ｅ−ＦＥＴのドレイン電圧がＬｏｗになる。その結果、出力端子ＶｏｕｔからＬｏｗの電圧が出力される。逆に入力端子ＶｉｎにＬｏｗが印加されると、Ｅ−ＦＥＴにドレイン電流が流れなくなるため、出力端子ＶｏｕｔからＨｉｇｈの電圧が出力される。このように、入力電圧と出力電圧の関係が逆になるので、本回路はインバータとして動作する。Ｅ−ＦＥＴのドレイン側の負荷としてＤ−ＦＥＴの定電流源を用いるＥＤインバータ回路は、ＩＩＩ−Ｖ族半導体回路において、高速のディジタル回路を構成するコア回路としてよく利用される。
【００２９】
実施の形態３のノーマリーオン形電界効果トランジスタとノーマリーオフ形電界効果トランジスタを、図１０の回路のように電気的に接続することで、高速のディジタル回路を構成するコア回路であるＥＤインバータ回路を同一基板上に容易に形成することができる。即ち、従来、ＧａＮデバイスは増幅部又はスイッチ部だけを実現するために用いられてきたが、本実施の形態により増幅部又はスイッチ部を制御するロジック回路を同一基板上に容易に実現できる。
【００３０】
実施の形態５．
図１１は、本発明の実施の形態５に係る半導体装置を示す回路図である。実施の形態４のＥＤインバータ回路の入力にＥＳＤ（静電気放電）保護回路Ａ１が接続されている。ＥＳＤ保護回路Ａ１は、ノーマリーオフ形電界効果トランジスタＥ−ＦＥＴ１と抵抗Ｒ１を有する。Ｅ−ＦＥＴ１のドレイン端子が入力端子Ｖｉｎに接続され、Ｅ−ＦＥＴ１のソース端子が電源端子Ｖｓｓに接続されている。抵抗Ｒ１はＥ−ＦＥＴ１のゲートとソースの間に接続されている。
【００３１】
ＥＤインバータをＨｉｇｈ、Ｌｏｗ動作させる通常入力電圧動作範囲では、抵抗Ｒ１によりＥ−ＦＥＴ１のゲート電位はソース電位と同電位のため、ＯＮすることがない。一方、ＥＳＤサージ入力時では、入力端子Ｖｉｎに正電源端子Ｖｄｄの電源電圧を超えるような高い電圧が一時的に印加される。その場合、Ｅ−ＦＥＴ１のゲート・ドレイン間逆耐圧を超えた際に流れるゲート電流によって生じる抵抗Ｒ１での電圧によって、Ｅ−ＦＥＴ１がＯＮする。この結果、サージ電流の大部分をＥＳＤ保護回路Ａ１のＥ−ＦＥＴ１がドレインからソースに逃がすことになり、ＥＤインバータのＥ−ＦＥＴのゲート端子に過剰電流が流れるのを防ぐことができる。
【００３２】
入力端子ＶｉｎのＥＳＤサージが電源端子Ｖｓｓの電圧よりも低い負のサージの場合は、Ｅ−ＦＥＴ１のゲート・ドレイン間の閾値電圧を超えるとソースからドレインに向けて電流が流れる。その結果、ＥＤインバータのＥ−ＦＥＴ１のゲート端子に過剰電流が流れるのを防ぐことができる。
【００３３】
図１２は、本発明の実施の形態５に係る半導体装置の変形例を示す回路図である。図１１と比べてＥＳＤ保護回路Ａ１がＥＳＤ保護回路Ａ２に変更されている。ＥＳＤ保護回路Ａ２は、ノーマリーオフ形電界効果トランジスタＥ−ＦＥＴ１〜ＥＦＥＴｎと抵抗Ｒ１，Ｒ２を有する。Ｅ−ＦＥＴ１のゲート・ドレイン間に、抵抗Ｒ２とダイオード接続されたＥ−ＦＥＴ２〜Ｅ−ＦＥＴｎが直列に接続されている。
【００３４】
また、正のＥＳＤサージが入力端子Ｖｉｎに入力された際にＥ−ＦＥＴ１がＯＮする電圧値がＥＳＤ保護回路Ａ１とは異なる。ＥＳＤ保護回路Ａ１ではＥ−ＦＥＴ１のゲート・ドレイン間が逆方向耐圧を超える電圧でＥ−ＦＥＴ１がＯＮするが、ＥＳＤ保護回路Ａ２ではダイオード接続されたＥ−ＦＥＴ２〜Ｅ−ＦＥＴｎの個数で決まる。例えば、Ｅ−ＦＥＴのショットキー障壁を１．２Ｖとし、５段直列接続されていれば、５×１．２Ｖ＝６ＶがおおよそＥ−ＦＥＴ１がＯＮする電圧になる。つまり６Ｖを超えると、抵抗Ｒ１に電流が流れ、Ｅ−ＦＥＴ１のゲートに閾値電圧を超える正の電圧が印加され、Ｅ−ＦＥＴ１がＯＮする。このように、Ｅ−ＦＥＴ１のゲート・ドレイン間が逆方向耐圧よりも十分低いサージ電圧でＥＳＤ保護回路Ａ２を起動できるので、Ｅ−ＦＥＴ１の故障の確率がＥＳＤ保護回路Ａ１よりも少ない。ただし、ＥＳＤ保護回路Ａ２の方がＥＳＤ保護回路Ａ１よりも素子数が多いため、チップ上に保護回路が占める面積が少し大きくなる。
【００３５】
実施の形態３のノーマリーオン形電界効果トランジスタとノーマリーオフ形電界効果トランジスタを、図１１又は図１２の回路のように電気的に接続することで、ＥＤインバータ回路とＥＳＤ保護回路を同一基板上に容易に形成することができる。
【符号の説明】
【００３６】
１  基板、２  マスク、２ａ  第１のマスク、２ｂ  第２のマスク、３  開口部、３ａ  第１の開口部、３ｂ  第２の開口部、４  半導体積層構造、１０  ゲート電極、１０ａ  第１のゲート電極、１０ｂ  第２のゲート電極、１１  突起、Ａ１，Ａ２  ＥＳＤ保護回路、Ｄ−ＦＥＴ  ノーマリーオン形電界効果トランジスタ、Ｅ−ＦＥＴ，Ｅ−ＦＥＴ１〜ＥＦＥＴｎ  ノーマリーオフ形電界効果トランジスタ
【図１】
0006540599.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006540599.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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