(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた複数の回路ブロックと、前記複数の回路ブロックの各々の外周を囲むように配置され且つ前記半導体基板を貫通する複数の貫通ビアと、を有する第１の半導体チップと、
前記第１の半導体チップに積層され、前記複数の貫通ビアを介して電源が供給される第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間に設けられた複数の第１の中継配線を有する中継基板と、
を含み、
前記第１の半導体チップは、前記貫通ビアに電気的に接続された複数の再配線を前記第２の半導体チップが積層される側の面に有し、
前記複数の第１の中継配線の各々は、前記複数の再配線と交差するように配置され且つ前記複数の再配線のうち同じ電位が印加される複数の再配線の各々に接続されており、
前記第２の半導体チップは、前記複数の第１の中継配線および前記複数の再配線を介して前記複数の貫通ビアに電気的に接続されている
半導体装置。
【請求項２】
前記複数の貫通ビアのうち第１の電位が印加される貫通ビアと前記第１の電位とは異なる第２の電位が印加される貫通ビアとが交互に配置されている
請求項１に記載の半導体装置。
【請求項３】
前記複数の貫通ビアのうち、前記回路ブロックを間に挟んで向かい合う貫通ビア同士が同電位である
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数の再配線の各々は、前記複数の貫通ビアのうち、前記回路ブロックを間に挟んで互いに向かい合って配置された同じ電位が印加される複数の貫通ビアに接続されている
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の再配線の各々は、前記第１の半導体チップの一端側から他端側に向けて一直線に伸びている請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の再配線のうち、第１の電位が印加される再配線と前記第１の電位とは異なる第２の電位が印加される再配線とが交互に配置されている
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記中継基板は、前記第１の中継配線と交差するように配置され且つ前記複数の第１の中継配線のうち同じ電位が印加される複数の中継配線の各々に接続された複数の第２の中継配線を更に含む
請求項１から請求項６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、半導体装置に関する。
【背景技術】
【０００２】
半導体チップの三次元実装技術として、以下の技術が知られている。例えば、互いに積層される第１、第２、および第３半導体チップと、第１〜第３半導体チップ間で通信を行うための第１、第２、および第３貫通電極群とを備えた半導体装置が知られている。
【０００３】
また、第１半導体基板上に形成された第１回路ブロックと、第１回路ブロックから出力される信号を第２半導体基板に形成された第２回路ブロックに伝達する複数の信号線用貫通ビアと、を有する半導体装置が知られている。この半導体装置は、第１回路ブロックに電源を供給するための複数の電源用貫通ビアを具備し、複数の電源用貫通ビアは、第１半導体基板の辺に沿って第１半導体基板の端に形成されている。
【０００４】
また、第１チップに積層された第２チップ、を含み、第２チップが、第１チップから第１電源の供給を受けるための第１貫通電極と、第２チップから第１チップへ第２電源を供給するための第２貫通電極と、を有している半導体装置が知られている。
【０００５】
また、半導体チップ内部における電源配線構造に関する技術として、以下の技術が知られている。例えば、第１の方向に延伸して形成された複数の第１の配線からなる第１の配線層と、第１の配線層の上に、第１の方向に垂直な第２の方向に延伸して形成された複数の第２の配線からなる第２の配線層と、を含む半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１４７２２１号公報
【特許文献２】国際公開第２０１１／０３０４６７号パンフレット
【特許文献３】特開２０１２−１７８４２５号公報
【特許文献４】特開２００９−５４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
複数の半導体チップを積層して構成される半導体装置においては、下部チップに設けられた貫通ビア（TSV：through-silicon via）を介して上部チップに電源を供給する技術が知られている。このような構成において、上部チップとして、電力消費量が比較的少ないメモリチップを配置することで、電力供給に関する問題の発生リスクを軽減できる。しかしながら、今後、半導体装置の高性能化を進めるためには、コアなどの演算回路を含む高性能な半導体チップの三次元実装が必要となる。
【０００８】
ここで、複数の貫通ビアを下部チップの全面に亘り均一に配置する構成が考えられる。この構成は、上部チップへの電源供給の観点では最適といえるが、下部チップにおいて貫通ビアを避けて各回路ブロック内の回路素子を配置する必要が生じるため、チップ面積の増大、配線の増加、リピータセルの増加による消費電力の増加、性能低下を招来する。すなわち、複数の貫通ビアを下部チップの全面に亘り均一に配置する構成は、電力消費量が比較的多く且つ高性能な半導体チップの三次元実装には適した構成であるとはいえない。
【０００９】
一方、複数の貫通ビアを下部チップの外周部に配置する構成も考えられる。この構成によれば、下部チップにおいて貫通ビアを避けて回路素子を配置する必要が生じないことから、上記の問題は生じない。しかしながら、下部チップの外周部に貫通ビアを配置した場合には、上部チップの中央部に向けて電圧降下が大きくなり、上部チップ中央部において電源電圧が低下する。これにより、例えば、上部チップの中央部に配置された回路ブロックにおいて、クロック信号の遅延が生じ、回路が誤動作するおそれがある。
【００１０】
開示の技術は、三次元実装された半導体チップ間の電源供給において、性能低下を抑制しつつ電圧降下を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
開示の技術に係る半導体装置は、半導体基板に設けられた複数の回路ブロックと、前記複数の回路ブロックの各々の外周を囲むように配置され且つ前記半導体基板を貫通する複数の貫通ビアと、を有する第１の半導体チップを含む。前記半導体装置は、前記第１の半導体チップに積層され、前記複数の貫通ビアを介して電源が供給される第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間に設けられた複数の第１の中継配線を有する中継基板と、を含む。前記第１の半導体チップは、前記貫通ビアに電気的に接続された複数の再配線を前記第２の半導体チップが積層される側の面に有し、
前記複数の第１の中継配線の各々は、前記複数の再配線と交差するように配置され且つ前記複数の再配線のうち同じ電位が印加される複数の再配線の各々に接続されており、
前記第２の半導体チップは、前記複数の第１の中継配線および前記複数の再配線を介して前記複数の貫通ビアに電気的に接続されている。
【発明の効果】
【００１２】
開示の技術は、三次元実装された半導体チップ間の電源供給において、性能低下を抑制しつつ電圧降下を抑制する、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】開示の技術の第１の実施形態に係る第１の半導体チップの平面図である。
【図２】開示の技術の第１の実施形態に係る半導体装置の断面図である。
【図３】比較例に係る第１の半導体チップにおける貫通ビアの配置を示す平面図である。
【図４】比較例に係る第１の半導体チップにおける貫通ビアの配置を示す平面図である。
【図５】開示の技術の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図６Ａ】開示の技術の実施形態に係る第１の半導体チップの平面図である。
【図６Ｂ】開示の技術の実施形態に係る第１の半導体チップの平面図である。
【図７】開示の技術の実施形態に係る第１の半導体チップと第２の半導体チップとを積層した場合の、回路ブロックと貫通ビアの相対位置を示す図である。
【図８】開示の技術の第３の実施形態に係る第１の半導体チップの平面図である。
【図９】開示の技術の第３の実施形態に係る半導体装置の断面図である。
【図１０】開示の技術の第３の実施形態に係る半導体装置の断面図である。
【図１１】開示の技術の第４の実施形態に係る第１の半導体チップの平面図である。
【図１２】開示の技術の第４の実施形態に係る半導体装置の断面図である。
【図１３】開示の技術の第５の実施形態に係る半導体装置の断面図である。
【図１４】開示の技術の第５の実施形態に係る半導体装置の断面図である。
【図１５】開示の技術の第５の実施形態に係る半導体装置における電源供給網の構成を示す平面図である。
【図１６】開示の技術の第６の実施形態に係る半導体装置の断面図である。
【図１７】開示の技術の第６の実施形態に係る半導体装置の断面図である。
【図１８】開示の技術の第６の実施形態に係る半導体装置における電源供給網の構成を示す平面図である。
【図１９】開示の技術の実施形態に係る第１の半導体チップにおける貫通ビアの配置を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１５】
［第１の実施形態］
図１は、開示の技術の第１の実施形態に係る半導体装置を構成する第１の半導体チップ１０の平面図である。図２は、第１の半導体チップ１０と、第１の半導体チップ１０上に積層された第２の半導体チップ２０と、を含む開示の技術の実施形態に係る半導体装置１００の断面図である。なお、図２に示す断面は、図１に示す２−２線に沿った断面に対応する。
【００１６】
第１の半導体チップ１０は、複数の回路ブロック１２および複数の貫通ビア１３が形成された半導体基板１１、配線層１４およびバンプ１５を含んで構成されている。本実施形態において、配線層１４およびバンプ１５は、半導体基板１１に対して第１の半導体チップ１０を実装するための図示しない実装基板側に配置されている。第１の半導体チップ１０は、バンプ１５を介して図示しない実装基板に電気的および機械的に接続される。配線層１４は、絶縁体層を間に挟んで積層された複数の配線層を有していてもよい。
【００１７】
回路ブロック１２は、例えば、コアやキャッシュメモリ等の電力消費量が比較的大きく、高速且つ高性能な集積回路を構成するものであってもよい。複数の貫通ビア１３の各々は、半導体基板１１を厚さ方向に貫通する導電体によって構成されている。貫通ビア１３の一端は、配線層１４に形成された配線に電気的に接続され、貫通ビア１３の他端は、半導体基板１１の、第２の半導体チップ２０が積層される側の面に露出している。
【００１８】
第２の半導体チップ２０は、複数の回路ブロック２２が形成された半導体基板２１、配線層２４およびマイクロバンプ２５を含んで構成されている。第２の半導体チップ２０は、配線層２４が、第１の半導体チップ１０の背面（配線層１４とは逆側の面）と向かい合う所謂Face to Backの形態で第１の半導体チップ１０上に積層されている。マイクロバンプ２５は、第１の半導体チップ１０に設けられた貫通ビア１３に電気的に接続されている。第２の半導体チップ２０は、貫通ビア１３を介して電源の供給を受ける。すなわち、貫通ビア１３とマイクロバンプ２５との各接続部が、第２の半導体チップ２０への電源供給ポイントとなる。
【００１９】
図１に示すように、第１の半導体チップ１０において、複数の貫通ビア１３は回路ブロック１２の各々の外周を囲むように配置されている。図１および図２において、電源電位が印加される貫通ビア１３に“Ｖ”の文字を付与し、グランド電位が印加される貫通ビア１３に“Ｇ”の文字を付与している。本実施形態において、電源電位が印加される貫通ビア１３とグランド電位が印加される貫通ビア１３とが交互に配置され、また、回路ブロック１２を間に挟んで向かい合う貫通ビア１３が同電位となるように各貫通ビア１３への印加電圧が割り当てられている。
【００２０】
ここで、図３および図４は、それぞれ、比較例に係る貫通ビア１３の配置を示す平面図である。図３に示す例では、複数の貫通ビア１３が、回路ブロック１２の配置とは無関係に第１の半導体チップ１０の全面に亘って配置されている。この構成によれば、第１の半導体チップ１０において貫通ビア１３を避けて各回路ブロック１２内の回路素子を配置する必要が生じるため、チップ面積の増大、配線の増加、リピータセルの増加による消費電力の増加、性能低下を招来する。すなわち、図３に示す貫通ビア１３の配置は、電力消費量が比較的多く、高速且つ高性能な集積回路を含む半導体チップの三次元実装には適した配置であるとはいえない。
【００２１】
図４に示す例では、複数の貫通ビア１３が第１の半導体チップ１０の外周部に配置されている。この構成によれば、第１の半導体チップ１０において貫通ビア１３を避けて回路素子を配置する必要が生じないことから、図３に示す貫通ビア１３の配置を適用した場合における上記の問題は生じない。しかしながら、第１の半導体チップ１０の外周部に貫通ビア１３を配置した場合には、第２の半導体チップ２０への電源供給ポイントがチップ外周部のみとなる。従って、第２の半導体チップ２０の中央部に向けて電圧降下が大きくなり、第２の半導体チップ２０の中央部において電源電圧が低下する。これにより、第２の半導体チップ２０の中央部に配置された回路ブロックにおいて、例えばクロック信号の遅延が生じ、回路が誤動作するおそれがある。
【００２２】
一方、開示の技術の実施形態に係る第１の半導体チップ１０においては、複数の貫通ビア１３は、複数の回路ブロック１２の各々の外周を囲むように配置されている。この構成によれば、第１の半導体チップ１０において、貫通ビア１３を避けて回路素子を配置する必要が生じない。これにより、各回路ブロック１２内の回路素子および配線の配置において、高い面積効率を確保することができる。従って、チップ面積の増大、配線の増加、リピータセルの増加による消費電力の増加、性能低下等の図３に示す貫通ビア１３の配置を適用した場合における問題は生じない。また、第１の半導体チップ１０の中央部にも複数の貫通ビア１３が配置されるので、これらの貫通ビア１３を介して第２の半導体チップ２０の中央部に電源を供給することができる。従って、第２の半導体チップ２０の中央部において電源電圧が低下するといった図４に示す貫通ビア１３の配置を適用した場合における問題も解消できる。
【００２３】
このように、開示の技術の実施形態に係る半導体装置１００によれば、三次元実装された半導体チップ間の電源供給において、性能低下を抑制しつつ電圧降下を抑制することが可能となる。従って、開示の技術は、コアなどの演算回路を含む高性能な半導体チップの三次元実装にも適用することが可能である。
【００２４】
また、本実施形態に係る半導体装置１００において、電源電位が印加される貫通ビア１３とグランド電位が印加される貫通ビア１３とが交互に配置されている。これにより、上記の交互配置を適用しない場合と比較して、第２の半導体チップ２０において、配線層２４に形成される電源配線（図示せず）およびグランド配線（図示せず）の引き回しが容易となり、また、電源配線およびグランド配線の配線長を短くすることができる。
【００２５】
［第２の実施形態］
図５は、第１の半導体チップ１０上に積層された第２の半導体チップ２０Ａ上に第３の半導体チップ３０を更に積層して構成される開示の技術の第２の実施形態に係る半導体装置１０１の構成を示す断面図である。第２の半導体チップ２０Ｂは、第３の半導体チップ３０に電源供給を行うための複数の貫通ビア２３を有する。複数の貫通ビア２３は、第１の半導体チップ１０と同様、回路ブロック２２の各々の外周を囲むように配置されている。複数の貫通ビア２３の各々は、第１の半導体チップ１０に設けられた貫通ビア１３に電気的に接続されている。
【００２６】
第３の半導体チップ３０は、複数の回路ブロック３２が形成された半導体基板３１、配線層３４およびマイクロバンプ３５を含んで構成されている。第３の半導体チップ３０は、配線層３４が、第２の半導体チップ２０Ｂの背面（配線層２４とは逆側の面）と向かい合う所謂Face to Backの形態で第２の半導体チップ２０Ｂ上に積層されている。マイクロバンプ３５は、第２の半導体チップ２０Ｂに設けられた貫通ビア２３に電気的に接続されている。第３の半導体チップ３０は、貫通ビア２３を介して電源の供給を受ける。すなわち、貫通ビア２３とマイクロバンプ３５との各接続部が第３の半導体チップ３０への電源供給ポイントとなる。
【００２７】
第１の半導体チップ１０および第２の半導体チップ２０Ｂにおいて、回路ブロック１２、２３および貫通ビア１３、２３の配置を一致させてもよい。これにより、貫通ビア１３と貫通ビア２３とを最短経路で繋ぐことが可能となり、３つ以上の半導体チップを積層する三次元実装において有利となる。
【００２８】
なお、図６Ａに示す第１の半導体チップ１０上に、図６Ｂに示すように第１の半導体チップ１０に設けられた複数の回路ブロック１２とは大きさおよび配置が異なる複数の回路ブロック２２を有する第２の半導体チップ２０を積層することも可能である。この場合、第１の半導体チップ１０において、貫通ビア１３の形成密度が疎となる領域が生じないように、各回路ブロック１２のサイズを極力小さくすることが好ましい。また、貫通ビア１３の形成密度の偏りが小さくなるように、各回路ブロック１２のサイズを均一にすると共に各回路ブロック１２を等間隔で配置することが好ましい。
【００２９】
図７は、図６Ａに示す第１の半導体チップ１０上に図６Ｂに示す第２の半導体チップ２０を積層した場合の、回路ブロック２２と貫通ビア１３の相対位置を示す図である。第１の半導体チップ１０において各回路ブロック１２のサイズを小規模且つ均一にすると共に各回路ブロック１２を等間隔で配置することで、第２の半導体チップ２０の各回路ブロック２２への貫通ビア１３を介した電源供給において電圧降下が抑制される。
【００３０】
［第３の実施形態］
図８は、開示の技術の第３の実施形態に係る半導体装置を構成する第１の半導体チップ１０Ａの平面図である。図９および図１０は、第１の半導体チップ１０Ａと、第１の半導体チップ１０Ａ上に積層された第２の半導体チップ２０と、を含む開示の技術の第３の実施形態に係る半導体装置１０２の断面図である。なお、図９に示す断面は、図８に示す９−９線に沿った断面に対応し、図１０に示す断面は、図８に示す１０−１０線に沿った断面に対応する。
【００３１】
第３の実施形態に係る半導体装置１０２において、第１の半導体チップ１０Ａは、第１の実施形態に係る第１の半導体チップ１０と同様、複数の回路ブロック１２の各々の外周を囲むように配置された複数の貫通ビア１３を有する（図１参照）。第１の半導体チップ１０Ａは、半導体基板１１の、第２の半導体チップ２０が積層される側の面に、貫通ビア１３に電気的に接続された複数の再配線（RDL：Redistribution Layer）１６を更に有する。
【００３２】
再配線１６の各々は、回路ブロック１２を間に挟んで向かい合って配置された同電位の貫通ビア１３同士を繋ぐように配置されており、複数の再配線１６が、各回路ブロック１２の上方を横断するように互いに同じ方向に伸びている。図８〜図１０において、電源電位が印加される貫通ビア１３および再配線１６に“Ｖ”の文字を付与し、グランド電位が印加される貫通ビア１３および再配線１６に“Ｇ”の文字を付与している。第１の半導体チップ１０Ａにおいて、電源電位が印加される貫通ビア１３とグランド電位が印加される貫通ビア１３とが交互に配置されている。これにより、電源電位が印加される再配線１６とグランド電位が印加される再配線１６とが交互に配置される。
【００３３】
第２の半導体チップ２０は、配線層２４が、第１の半導体チップ１０Ａの背面（配線層１４とは逆側の面）と向かい合う所謂Face to Backの形態で第１の半導体チップ１０Ａ上に積層されている。マイクロバンプ２５は、第１の半導体チップ１０Ａに設けられた再配線１６に接続され、再配線１６を介して貫通ビア１３に電気的に接続されている。第２の半導体チップ２０は、貫通ビア１３および再配線１６を介して電源の供給を受ける。すなわち、再配線１６とマイクロバンプ２５との各接続点が、第２の半導体チップ２０への電源供給ポイントとなる。
【００３４】
第３の実施形態に係る半導体装置１０２によれば、第１の半導体チップ１０Ａに再配線１６が設けられたことにより、第２の半導体チップ２０への電源供給ポイントを、再配線１６を設けない場合と比較して増加させることができる。また、第２の半導体チップ２０の配線層２４に形成される電源配線（図示せず）およびグランド配線（図示せず）に対して、再配線１６が並列接続されることになる。これにより、再配線１６を設けない場合と比較して、電源供給経路上の電圧降下を抑制することが可能となる。すなわち、第３の実施形態に係る半導体装置１０２によれば、第１の半導体チップ１０Ａと第２の半導体チップ２０との間の電源供給網を強化することができる。
【００３５】
また、第１の半導体チップ１０Ａにおいて、電源電位が印加される再配線１６とグランド電位が印加される再配線１６とが交互に配置されている。これにより、上記の交互配置を適用しない場合と比較して、第２の半導体チップ２０において、配線層２４に形成される電源配線（図示せず）およびグランド配線（図示せず）の引き回しが容易となり、また、電源配線およびグランド配線の配線長を短くすることができる。
【００３６】
なお、再配線１６の配線抵抗を小さくして第１の半導体チップ１０Ａと第２の半導体チップ２０との間の電源供給経路上の電圧降下を抑制する観点から、再配線１６の幅および厚さは、極力大きくすることが好ましい。
【００３７】
［第４の実施形態］
図１１は、開示の技術の第４の実施形態に係る半導体装置を構成する第１の半導体チップ１０Ｂの平面図である。図１２は、第１の半導体チップ１０Ｂと、第１の半導体チップ１０Ｂ上に積層された第２の半導体チップ２０と、を含む開示の技術の第３の実施形態に係る半導体装置１０２の断面図である。なお、図１２に示す断面は、図１１に示す１２−１２線に沿った断面に対応する。
【００３８】
第４の実施形態に係る半導体装置１０３において、第１の半導体チップ１０Ｂは、第１の実施形態に係る半導体チップ１０と同様、複数の回路ブロック１２の各々の外周を囲むように配置された複数の貫通ビア１３を有する（図１参照）。また、第１の半導体チップ１０Ｂは、上記した第３の実施形態に係る第１の半導体チップ１０Ａと同様、半導体基板１１の第２の半導体チップ２０が積層される側の面に、貫通ビア１３に電気的に接続された複数の再配線１６を有する。
【００３９】
第３の実施形態に係る第１の半導体チップ１０Ａにおいて、再配線１６は、図８に示すように、回路ブロック１２毎に分断された形態を有する。これに対して、第４の実施形態に係る第１の半導体チップ１０Ｂにおいて、再配線１６の各々は、図１１に示すように、複数の回路ブロック１２を跨ぐように、第１の半導体チップ１０Ｂの一端側から他端側に向けて一直線に伸びている。再配線１６の各々は、各回路ブロック１２を間に挟んで向かい合って配置された同電位の貫通ビア１３同士を繋ぐように配置されており、互いに同じ方向に伸びている。図１１および図１２において、電源電位が印加される貫通ビア１３および再配線１６に“Ｖ”の文字を付与し、グランド電位が印加される貫通ビア１３および再配線１６に“Ｇ”の文字を付与している。第１の半導体チップ１０Ｂにおいて、電源電位が印加される貫通ビア１３とグランド電位が印加される貫通ビア１３とが交互に配置されている。これにより、電源電位が印加される再配線１６とグランド電位が印加される再配線１６とが交互に配置される。
【００４０】
第２の半導体チップ２０は、配線層２４が、第１の半導体チップ１０Ｂの背面（配線層１４とは逆側の面）と向かい合う所謂Face to Backの形態で第１の半導体チップ１０Ｂ上に積層されている。マイクロバンプ２５は、第１の半導体チップ１０Ｂに設けられた再配線１６に接続され、再配線１６を介して貫通ビア１３に電気的に接続されている。第２の半導体チップ２０は、貫通ビア１３および再配線１６を介して電源の供給を受ける。すなわち、再配線１６とマイクロバンプ２５との各接続点が、第２の半導体チップ２０への電源供給ポイントとなる。
【００４１】
以上のように、第４の実施形態に係る半導体装置１０３において、再配線１６の各々は、複数の回路ブロック１２を跨ぐように、第１の半導体チップ１０Ｂの一端側から他端側に向けて一直線に伸びている。これにより、再配線１６を回路ブロック１２毎に分断する構成（図８参照）と比較して、再配線１６に印加される電源電位およびグランド電位の安定化を図ることが可能となる。また、再配線１６を回路ブロック１２毎に分断する構成と比較して、第２の半導体チップ２０に対する電源供給ポイントを増加させることができるので、電源供給経路における電流容量を増大させることができる。
【００４２】
［第５の実施形態］
図１３および図１４は、開示の技術の第５の実施形態に係る半導体装置１０４の断面図である。図１５は、半導体装置１０４における電源供給網の構成を示す平面図である。なお、図１３に示す断面は、図１５に示す１３−１３線に沿った断面に対応し、図１４に示す断面は、図１５に示す１４−１４線に沿った断面に対応する。
【００４３】
第５の実施形態に係る半導体装置１０４において、第１の半導体チップ１０Ｂは、第１の実施形態に係る第１の半導体チップ１０と同様、複数の回路ブロック１２の各々の外周を囲むように配置された複数の貫通ビア１３を有する（図１参照）。また、第１の半導体チップ１０Ｂは、第４の実施形態に係る第１の半導体チップ１０Ｂと同様の再配線１６を有する（図１１参照）。半導体装置１０４は、第１の半導体チップ１０Ｂと第２の半導体チップ２０との間に設けられたシリコンインターポーザ４０を更に有する。シリコンインターポーザ４０は、第１の半導体チップ１０Ｂと第２の半導体チップ２０との間の電源供給を中継する中継基板として機能する。
【００４４】
シリコンインターポーザ４０は、シリコン基板４１、再配線１６に接続された複数のマイクロバンプ４７、マイクロバンプ４７の各々に接続され且つシリコン基板４１を貫通する複数のビア４２、シリコン基板４１の表面に設けられた複数の中継配線４３を有する。すなわち、中継配線４３の各々は、ビア４２およびマイクロバンプ４７および再配線１６を介して第１の半導体チップ１０Ｂに設けられた貫通ビア１３に電気的に接続されている。
【００４５】
図１５には、再配線１６と中継配線４３との配置関係および接続関係が示されている。再配線１６の各々は、図１５においてＸ方向に伸びている。中継配線４３の各々は、図１５においてＸ方向と直交するＹ方向に伸びている。すなわち、中継配線４３の各々は、再配線１６の各々と交差するように配置されている。中継配線４３の各々は、第１の半導体チップ１０Ｂおよび第２の半導体チップ２０の一端側から他端側に向けて一直線に伸びている。
【００４６】
図１３〜図１５において、電源電位が印加される貫通ビア１３、再配線１６および中継配線４３に“Ｖ”の文字を付与し、グランド電位が印加される貫通ビア１３、再配線１６および中継配線４３に“Ｇ”の文字を付与している。第１の半導体チップ１０Ｂにおいて、電源電位が印加される再配線１６とグランド電位が印加される再配線１６とが交互に配置されている。また、シリコンインターポーザ４０において、電源電位が印加される中継配線４３とグランド電位が印加される中継配線４３とが交互に配置されるように、ビア４２およびマイクロバンプ４７の配置が定められている。電源電位が印加される中継配線４３の各々は、ビア４２およびマイクロバンプ４７を介して電源電位が印加される複数の再配線１６に電気的に接続されている。同様に、グランド電位が印加される中継配線４３の各々は、ビア４２およびマイクロバンプ４７を介してグランド電位が印加される複数の再配線１６に電気的に接続されている。
【００４７】
第２の半導体チップ２０のマイクロバンプ２５は、中継配線４３に接続されている。すなわち、第２の半導体チップ２０は、中継配線４３および再配線１６を介して第１の半導体チップ１０Ｂに設けられた貫通ビア１３に電気的に接続されている。第２の半導体チップ２０は、貫通ビア１３、再配線１６および中継配線４３を介して電源の供給を受ける。中継配線４３とマイクロバンプ２５との各接続点が、第２の半導体チップ２０への電源供給ポイントとなる。
【００４８】
第５の実施形態に係る半導体装置１０４によれば、第１の半導体チップ１０Ｂに設けられた複数の再配線１６と、シリコンインターポーザ４０に設けられた複数の中継配線４３によってメッシュ状の電源供給網が構成される。すなわち、同じ電位が印加される複数の再配線１６が、複数の中継配線４３によって並列接続されるので、中継配線４３を有しない場合と比較して、電源供給経路上の電圧降下を更に抑制することができる。すなわち、第５の実施形態に係る半導体装置１０４によれば、第１の半導体チップ１０Ｂと第２の半導体チップ２０との間の電源供給網の更なる強化を図ることができる。
【００４９】
また、シリコンインターポーザ４０において、電源電位が印加される中継配線４３とグランド電位が印加される中継配線４３とが交互に配置されている。これにより、上記の交互配置を適用しない場合と比較して、第２の半導体チップ２０において、配線層２４に形成される電源配線（図示せず）およびグランド配線（図示せず）の引き回しが容易となり、また、電源配線およびグランド配線の配線長を短くすることができる。
【００５０】
なお、本実施形態では、中継配線４３をシリコン基板４１上に形成したシリコンインターポーザ４０を中継基板として用いる場合を例示したが、中継配線４３を樹脂基板上に形成したものを中継基板として用いてもよい。
【００５１】
［第６の実施形態］
図１６および図１７は、開示の技術の第６の実施形態に係る半導体装置１０５の断面図である。図１８は、半導体装置１０５における電源供給網の構成を示す平面図である。なお、図１６に示す断面は、図１８に示す１６−１６線に沿った断面に対応し、図１７に示す断面は、図１８に示す１８−１８線に沿った断面に対応する。
【００５２】
第６の実施形態に係る半導体装置１０５において、第１の半導体チップ１０Ｂは、第１の実施形態に係る第１の半導体チップ１０と同様、複数の回路ブロック１２の各々の外周を囲むように配置された複数の貫通ビア１３を有する（図１参照）。また、第１の半導体チップ１０Ｂは、第４の実施形態に係る第１の半導体チップ１０Ｂと同様の再配線１６を有する（図１１参照）。半導体装置１０５は、第１の半導体チップ１０Ｂと第２の半導体チップ２０との間に設けられたシリコンインターポーザ４０Ａを有する。
【００５３】
第６の実施形態に係るシリコンインターポーザ４０Ａは、シリコン基板４１、再配線１６に接続された複数のマイクロバンプ４７、マイクロバンプ４７の各々に接続され且つシリコン基板４１を貫通する複数のビア４２を有する。シリコンインターポーザ４０Ａは、更にビア４２に接続された複数の第１の中継配線４３、複数の第２の中継配線４５および第１の中継配線４３と第２の中継配線４５とを接続するビア４４を含む配線層４６を有する。第２の中継配線４３の各々は、ビア４４、第１の中継配線４３、ビア４２、マイクロバンプ４７および再配線１６を介して第１の半導体チップ１０Ｂに設けられた貫通ビア１３に電気的に接続されている。
【００５４】
図１８には、シリコンインターポーザ４０Ａを構成する第１の中継配線４３と第２の中継配線４５との配置関係および接続関係が示されている。なお、第１の半導体チップ１０に設けられた再配線１６と第１の中継配線４３との配置関係および接続関係は、第５の実施形態に係る半導体装置１０４におけるものと同様である（図１５参照）。第１の中継配線４３の各々は、図１８においてＹ方向に伸びている。第２の中継配線４５の各々は、図１８においてＹ方向と直交するＸ方向に伸びている。すなわち、第２の中継配線４５の各々は、第１の中継配線４３の各々と交差するように配置されている。第２の中継配線４５の各々は、第１の半導体チップ１０Ｂおよび第２の半導体チップ２０の一端側から他端側に向けて一直線に伸びている。第２の中継配線４５は、第１の半導体チップ１０Ｂに設けられた再配線１６と略同じ配線パターンを有していてもよい。
【００５５】
図１６〜図１８において、電源電位が印加される貫通ビア１３、再配線１６、第１の中継配線４３および第２の中継配線４５に“Ｖ”の文字を付与している。また、グランド電位が印加される貫通ビア１３、再配線１６、第１の中継配線４３および第２の中継配線４５に“Ｇ”の文字を付与している。
【００５６】
シリコンインターポーザ４０Ａにおいて、電源電位が印加される第１の中継配線４３とグランド電位が印加される第１の中継配線４３とが交互に配置されている。また、シリコンインターポーザ４０Ａにおいて、電源電位が印加される第２の中継配線４５とグランド電位が印加される第２の中継配線４５とが交互に配置されるようにビア４４の配置が定められている。電源電位が印加される第２の中継配線４５の各々は、ビア４４を介して電源電位が印加される複数の第１の中継配線４３に電気的に接続されている。同様に、グランド電位が印加される第２の中継配線４５の各々は、ビア４４を介してグランド電位が印加される複数の第１の中継配線４３に電気的に接続されている。
【００５７】
第２の半導体チップ２０のマイクロバンプ２５は、第２の中継配線４５に接続されている。すなわち、第２の半導体チップ２０は、第２の中継配線４５、第１の中継配線４３および再配線１６を介して第１の半導体チップ１０Ｂに設けられた貫通ビア１３に電気的に接続されている。第２の半導体チップ２０は、貫通ビア１３、再配線１６および第１の中継配線４３および第２の中継配線４５を介して電源の供給を受ける。第２の中継配線４５とマイクロバンプ２５との各接続点が、第２の半導体チップ２０への電源供給ポイントとなる。
【００５８】
第６の実施形態に係る半導体装置１０５によれば、第１の半導体チップ１０Ｂに設けられた複数の再配線１６とシリコンインターポーザ４０Ａに設けられた複数の第１の中継配線４３および複数の第２の中継配線４５によってメッシュ状の電源供給網が構成される。すなわち、同じ電位が印加される複数の再配線１６が、複数の中継配線４３によって並列接続されると共に、同じ電位が印加される複数の第１の中継配線４３が、複数の第２の中継配線４５によって並列接続される。従って、中継配線を単層構造とする場合と比較して、電源供給経路上の電圧降下を更に抑制することができる。すなわち、第６の実施形態に係る半導体装置１０５によれば、第１の半導体チップ１０Ｂと第２の半導体チップ２０との間の電源供給網の更なる強化を図ることができる。
【００５９】
また、シリコンインターポーザ４０Ａにおいて、電源電位が印加される中継配線４５とグランド電位が印加される中継配線４５とが交互に配置されている。これにより、上記の交互配置を適用しない場合と比較して、第２の半導体チップ２０において、配線層２４に形成される電源配線（図示せず）およびグランド配線（図示せず）の引き回しが容易となり、また、電源配線およびグランド配線の配線長を短くすることができる。
【００６０】
なお、本実施形態では、シリコンインターポーザ４０Ａを中継基板として用いる場合を例示したが、第１の中継配線４３および第２の中継配線４５を樹脂基板上に形成したものを中継基板として用いてもよい。
【００６１】
上記の各実施形態において、各回路ブロック１２の外周に、電源電位が印加される貫通ビア１３とグランド電位が印加される貫通ビア１３とを交互に配置する場合を例示したが、この態様に限定されるものではない。例えば、図１９に示すように、電源電位が印加される複数の貫通ビア１３からなるグループ１３Ａと、グランド電位が印加される複数の貫通ビア１３からなるグループ１３Ｂとを各回路ブロック１２の外周に交互に配置してもよい。この場合において、各グループに属する複数の貫通ビアが、同一のバンプ１５に接続されるように構成されていてもよい。
【００６２】
なお、半導体装置１００〜１０５は、開示の技術における半導体装置の一例である。第１の半導体チップ１０、１０Ａおよび１０Ｂは、開示の技術における第１の半導体チップの一例である。回路ブロック１２は、開示の技術における回路ブロックの一例である。貫通ビア１３は、開示の技術における貫通ビアの一例である。第２の半導体チップ２０および２０Ａは、開示の技術における第２の半導体チップの一例である。再配線１６は、開示の技術における再配線の一例である。シリコンインターポーザ４０および４０Ａは、開示の技術における中継基板の一例である。中継配線４３は、開示の技術における中継配線の一例である。中継配線４５は、開示の技術における第２の中継配線の一例である。
【００６３】
以上の第１乃至第６の実施形態に関し、更に以下の付記を開示する。
【００６４】
（付記１）
半導体基板に設けられた複数の回路ブロックと、前記複数の回路ブロックの各々の外周を囲むように配置され且つ前記半導体基板を貫通する複数の貫通ビアと、を有する第１の半導体チップと、
前記第１の半導体チップに積層され、前記複数の貫通ビアを介して電源が供給される第２の半導体チップと、
を含む半導体装置。
【００６５】
（付記２）
前記複数の貫通ビアのうち第１の電位が印加される貫通ビアと前記第１の電位とは異なる第２の電位が印加される貫通ビアとが交互に配置されている
付記１に記載の半導体装置。
【００６６】
（付記３）
前記複数の貫通ビアのうち前記回路ブロックを間に挟んで向かい合う貫通ビア同士が同電位である
付記１または付記２に記載の半導体装置。
【００６７】
（付記４）
前記複数の回路ブロックは、互いに同じ大きさで形成され、前記半導体基板に等間隔で配置されている
付記１から付記３のいずれか１つに記載の半導体装置。
【００６８】
（付記５）
前記第２の半導体チップは、第２の半導体基板に設けられた複数の第２の回路ブロックと、前記複数の第２の回路ブロックの各々の外周を囲むように配置され且つ前記第２の半導体基板を貫通し且つ前記第１の半導体チップに設けられた貫通ビアと電気的に接続された複数の第２の貫通ビアと、を有し、
前記第２の半導体チップに積層され、前記複数の第２の貫通ビアを介して電源が供給される第３の半導体チップを更に含む
付記１から付記４のいずれか１つに記載の半導体装置。
【００６９】
（付記６）
前記第１の半導体チップは、前記貫通ビアに電気的に接続された複数の再配線を前記第２の半導体チップが積層される側の面に有し、
前記第２の半導体チップは、前記複数の再配線を介して前記複数の貫通ビアに電気的に接続されている
付記１から付記５のいずれか１つに記載の半導体装置。
【００７０】
（付記７）
前記複数の再配線の各々は、前記複数の貫通ビアのうち、前記回路ブロックを間に挟んで互いに向かい合って配置された同じ電位が印加される複数の貫通ビアに接続されている
付記６に記載の半導体装置。
【００７１】
（付記８）
前記複数の再配線の各々は、前記第１の半導体チップの一端側から他端側に向けて一直線に伸びている付記６または付記７に記載の半導体装置。
【００７２】
（付記９）
前記複数の再配線のうち、第１の電位が印加される再配線と前記第１の電位とは異なる第２の電位が印加される再配線とが交互に配置されている
付記６から付記８のいずれか１つに記載の半導体装置。
【００７３】
（付記１０）
前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、前記複数の再配線に電気的に接続された複数の第１の中継配線を有する中継基板を更に含み、
前記第２の半導体チップは、前記複数の第１の中継配線および前記複数の再配線を介して前記複数の貫通ビアに電気的に接続されている
付記６から付記９のいずれか１つに記載の半導体装置。
【００７４】
（付記１１）
前記複数の第１の中継配線の各々は、前記複数の再配線と交差するように配置され且つ前記複数の再配線のうち同じ電位が印加される複数の再配線の各々に接続されている
付記１０に記載の半導体装置。
【００７５】
（付記１２）
前記複数の第１の中継配線の各々は、前記第１の半導体チップおよび前記第２の半導体チップの一端側から他端側に向けて一直線に伸びている
付記１０または付記１１に記載の半導体装置。
【００７６】
（付記１３）
前記複数の第１の中継配線のうち、第１の電位が印加される中継配線と前記第１の電位とは異なる第２の電位が印加される中継配線とが交互に配置されている
付記１０から付記１２のいずれか１つに記載の半導体装置。
【００７７】
（付記１４）
前記中継基板は、前記第１の中継配線と交差するように配置され且つ前記複数の第１の中継配線のうち同じ電位が印加される複数の中継配線の各々に接続された複数の第２の中継配線を更に含む
付記１０から付記１３のいずれか１つに記載の半導体装置。
【００７８】
（付記１５）
前記複数の第２の中継配線の各々は、前記第１の半導体チップおよび前記第２の半導体チップの一端側から他端側に向けて一直線に伸びている
付記１４に記載の半導体装置。
【００７９】
（付記１６）
前記複数の第２の中継配線のうち、第１の電位が印加される中継配線と前記第１の電位とは異なる第２の電位が印加される中継配線とが交互に配置されている
付記１３または付記１４のいずれか１つに記載の半導体装置。
【００８０】
（付記１７）
前記中継基板は、シリコンインターポーザである
付記１０から付記１６のいずれか１つに記載の半導体装置。
【符号の説明】
【００８１】
１０、１０Ａ、１０Ｂ  第１の半導体チップ
１１  半導体基板
１２  回路ブロック
１３  貫通ビア
１６  再配線
２０、２０Ａ  第２の半導体チップ
４０、４０Ａ  シリコンインターポーザ
４３  第１の中継配線
４５  第２の中継配線
１００、１０１、１０２、１０３、１０４、１０５  半導体装置
【図１】
0006528592.tif 000002
【図２】
0006528592.tif 000003
【図３】
0006528592.tif 000004
【図４】
0006528592.tif 000005
【図５】
0006528592.tif 000006
【図６Ａ】
0006528592.tif 000007
【図６Ｂ】
0006528592.tif 000008
【図７】
0006528592.tif 000009
【図８】
0006528592.tif 000010
【図９】
0006528592.tif 000011
【図１０】
0006528592.tif 000012
【図１１】
0006528592.tif 000013
【図１２】
0006528592.tif 000014
【図１３】
0006528592.tif 000015
【図１４】
0006528592.tif 000016
【図１５】
0006528592.tif 000017
【図１６】
0006528592.tif 000018
【図１７】
0006528592.tif 000019
【図１８】
0006528592.tif 000020
【図１９】
0006528592.tif 000021