(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の所定の領域に設けられたフィールド酸化膜と、
前記半導体基板内の第１導電型の半導体層内に設けられた第２導電型のボディー領域と、
前記半導体基板の主面の一部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜及び前記フィールド酸化膜の表面の一部に設けられ、前記ゲート絶縁膜を介して前記ボディー領域に対向するゲート電極と、
前記ゲート電極の一方の側において前記ボディー領域内に設けられた第１導電型のソース領域と、
前記ゲート電極の他方の側との間に前記フィールド酸化膜を挟んで前記半導体基板内に設けられた第１導電型のドレイン領域と、
前記ドレイン領域と前記ボディー領域との間の少なくとも一部の領域において前記半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域と、
を備え、
前記半導体基板が、
下地基板と、
前記下地基板の表層部に設けられた第１導電型の中間層と、
前記中間層上に設けられた前記第１導電型の半導体層と、
を含み、前記不純物拡散領域が、前記ドレイン領域及び前記中間層に接すると共に、前記ボディー領域よりも深くまで延在している、半導体装置。
【請求項２】
前記不純物拡散領域の少なくとも一部において、前記ドレイン領域からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇する、請求項１記載の半導体装置。
【請求項３】
前記不純物拡散領域が、前記フィールド酸化膜に接している、請求項１又は２記載の半導体装置。
【請求項４】
前記不純物拡散領域の少なくとも一部において、前記フィールド酸化膜からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇する、請求項３記載の半導体装置。
【請求項５】
前記不純物拡散領域が、前記ボディー領域の下方に延在している、請求項３又は４記載の半導体装置。
【請求項６】
前記不純物拡散領域の少なくとも一部において、前記ボディー領域からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇する、請求項５記載の半導体装置。
【請求項７】
前記不純物拡散領域が、前記ボディー領域に接していない、請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
半導体基板の主面の所定の領域にフィールド酸化膜を形成する工程（ａ）と、
前記半導体基板内の第１導電型の半導体層内に、少なくとも一部の領域において前記半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域を形成する工程（ｂ）と、
前記第１導電型の半導体層内に第２導電型のボディー領域を形成する工程（ｃ）と、
前記半導体基板の主面にゲート絶縁膜を形成する工程（ｄ）と、
前記ゲート絶縁膜及び前記フィールド酸化膜の表面の一部に、前記ゲート絶縁膜を介して前記ボディー領域に対向するゲート電極を形成する工程（ｅ）と、
前記ゲート電極の一方の側において前記ボディー領域内に第１導電型のソース領域を形成すると共に、前記ゲート電極の他方の側との間に前記フィールド酸化膜を挟んで、前記不純物拡散領域内に第１導電型のドレイン領域を形成する工程（ｆ）と、
を順に備え、工程（ｂ）及び工程（ｃ）が、前記不純物拡散領域が前記ボディー領域の下方に延在するように前記不純物拡散領域及び前記ボディー領域を形成することを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の横方向に拡散した不純物拡散領域を有するＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターを備える半導体装置、及び、そのような半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来のＬＤＭＯＳ電界効果トランジスターの製造過程においては、Ｎウエルを形成するために、半導体基板の表面に燐イオン等の不純物を注入した後、不純物を高温で長時間拡散させるので、Ｎウエル内の不純物濃度分布が、深さ方向に関してガウス分布となる。即ち、ゲート酸化膜の下層領域における不純物の濃度は、ゲート酸化膜に隣接する位置において最大となり、半導体基板の表面からの深さに伴って低下する。
【０００３】
従って、半導体基板の表面において比抵抗が最小となり、半導体基板の内部（バルク領域）において比抵抗が大きいので、ソース領域を基準としてドレイン領域及びゲート電極にバイアス電圧を印加すると、殆どの電流は半導体基板の表面に沿って流れる。その結果、ドレイン領域の端部近傍に電界が集中する。
【０００４】
特に、高いバイアス電圧を印加した場合には、ドレイン領域の端部近傍に流れる電流が増加して衝突電離（impact ionization）を起こし、ホール及び電子が急激に発生して、オン耐圧が著しく低下する。それにより、ＬＤＭＯＳ電界効果トランジスターのＳＯＡ（Safe Operating Area）特性及びホットキャリア耐性が大幅に劣化してしまう。
【０００５】
従来のＬＤＭＯＳ電界効果トランジスターにおいて、そのようなＳＯＡ特性を改善するためには、Ｎウエル内において電流が流れるドリフト領域の長さ、即ち、フィールド酸化膜の長さを伸ばす必要があり、素子のサイズが大きくなってしまう。従って、電流特性及び耐圧特性を維持しながらＳＯＡ特性及びホットキャリア耐性を向上させることが困難であった。
【０００６】
関連する技術として、特許文献１には、ＥＳＤ（静電気放電）サージ耐量の向上を目的とする半導体装置が開示されている。この半導体装置は、第１導電型の半導体層を有した基板と、半導体層の表層部に形成された第２導電型のベース領域と、ベース領域の表層部に形成された第１導電型のソース領域と、半導体層の表層部において、ベース領域から離間するように配置された第１導電型のドレイン領域と、ソース領域とドレイン領域との間に位置するベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ソース電極及びドレイン電極とを備えている。
【０００７】
さらに、半導体基板の表層部には、ドレイン領域とベース領域との間に配置された第１導電型領域が設けられ、第１導電型領域は、半導体層よりも高濃度で形成され、ドレイン領域に近付くほど高濃度となるように構成されている。このように第１導電型領域を配置することにより、ＬＤＭＯＳ電界効果トランジスターが負性抵抗領域に入るときの電流値を増加させて、ＥＳＤサージ耐量を向上させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３５２０７０号公報（段落００２８−００３１、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ドレイン領域に近付くほど高濃度となるように構成された第１導電型領域を設けたとしても、ドレイン領域とソース領域との間において多くの電流は半導体基板の表面に沿って流れるので、ドレイン領域の端部近傍に電界が集中する状況を大きく改善することはできない。
【００１０】
そこで、上記の点に鑑み、本発明の第１の目的は、電流特性及び耐圧特性を維持しながらＳＯＡ特性及びホットキャリア耐性を向上させたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することである。また、本発明の第２の目的は、素子のサイズを大きくすることなく、耐圧特性及び品質特性に優れたＬＤＭＯＳ電界効果トランジスターを備える半導体装置等を提供することである。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、半導体基板の主面の所定の領域に設けられたフィールド酸化膜と、半導体基板内の第１導電型の半導体層内に設けられた第２導電型のボディー領域と、半導体基板の主面の一部に設けられたゲート絶縁膜と、ゲート絶縁膜及びフィールド酸化膜の表面の一部に設けられ、ゲート絶縁膜を介してボディー領域に対向するゲート電極と、ゲート電極の一方の側においてボディー領域内に設けられた第１導電型のソース領域と、ゲート電極の他方の側との間にフィールド酸化膜を挟んで半導体基板内に設けられた第１導電型のドレイン領域と、ドレイン領域とボディー領域との間の少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域とを備え、半導体基板が、下地基板と、下地基板の表層部に設けられた第１導電型の中間層と、中間層上に設けられた第１導電型の半導体層とを含み、不純物拡散領域が、ドレイン領域及び中間層に接すると共に、ボディー領域よりも深くまで延在している。本願において、第１導電型がＰ型で、第２導電型がＮ型であっても良いし、第１導電型がＮ型で、第２導電型がＰ型であっても良い。また、上記の半導体層とは、ウエルも含む意味である。
【００１２】
本発明の第１の観点によれば、ドレイン領域とボディー領域との間の少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域を設けることにより、半導体基板の表面に集中する電流の流路が分散される。ここで、半導体基板が、下地基板と、下地基板の表層部に設けられた第１導電型の中間層と、中間層上に設けられた第１導電型の半導体層とを含み、不純物拡散領域がドレイン領域に接していることにより、ドレイン領域の端部近傍における電界の集中が大きく緩和されると共に、不純物拡散領域が中間層に接しているので中間層が電流の流路の一部となり、また、不純物拡散領域がボディー領域よりも深くまで延在していることにより、半導体基板の表面に集中する電流の流路がさらに分散される。その結果、ドレイン領域の端部近傍における電界の集中に起因する衝突電離によるホール及び電子の発生を抑制して、電流特性及び耐圧特性を維持しながらＳＯＡ特性及びホットキャリア耐性を向上させたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することができる。
【００１４】
ここで、不純物拡散領域の少なくとも一部において、ドレイン領域からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇することが望ましい。それにより、ドレイン領域の下層領域において、半導体基板の表面に集中する電流の流路が分散される。
【００１５】
以上において、不純物拡散領域が、フィールド酸化膜に接していても良い。それにより、半導体基板の表面に集中する電流の流路が広い範囲で分散される。その場合に、不純物拡散領域の少なくとも一部において、フィールド酸化膜からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇することが望ましい。それにより、フィールド酸化膜の下層領域において、半導体基板の表面に集中する電流の流路が分散される。
【００１６】
また、不純物拡散領域が、ボディー領域の下方に延在していても良い。それにより、半導体基板の表面への電流の集中が大きく改善される。その場合に、不純物拡散領域の少なくとも一部において、ボディー領域からの深さ方向の距離に伴って第１導電型の不純物の濃度が上昇することが望ましい。それにより、ボディー領域の下方において、半導体基板の表面に集中する電流の流路が分散される。
【００１７】
さらに、不純物拡散領域が、ボディー領域に接していないようにしても良い。それにより、ＬＤＭＯＳ電界効果トランジスターのオフ耐圧の低下が防止される。従って、素子のサイズを大きくすることなく、耐圧特性及び品質特性に優れたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することができる。
【００１８】
本発明の第２の観点に係る半導体装置の製造方法は、半導体基板の主面の所定の領域にフィールド酸化膜を形成する工程（ａ）と、半導体基板内の第１導電型の半導体層内に、少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域を形成する工程（ｂ）と、第１導電型の半導体層内に第２導電型のボディー領域を形成する工程（ｃ）と、半導体基板の主面にゲート絶縁膜を形成する工程（ｄ）と、ゲート絶縁膜及びフィールド酸化膜の表面の一部に、ゲート絶縁膜を介してボディー領域に対向するゲート電極を形成する工程（ｅ）と、ゲート電極の一方の側においてボディー領域内に第１導電型のソース領域を形成すると共に、ゲート電極の他方の側との間にフィールド酸化膜を挟んで、不純物拡散領域内に第１導電型のドレイン領域を形成する工程（ｆ）とを備え、工程（ｂ）及び工程（ｃ）が、不純物拡散領域がボディー領域の下方に延在するように不純物拡散領域及びボディー領域を形成することを含む。
本発明の第２の観点によれば、ドレイン領域とボディー領域との間の少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する第１導電型の不純物拡散領域を設けることにより、半導体基板の表面に集中する電流の流路が分散される。ここで、不純物拡散領域がボディー領域の下方に延在するように不純物拡散領域及びボディー領域を形成することにより、半導体基板の表面への電流の集中が大きく改善される。その結果、ドレイン領域の端部近傍における電界の集中に起因する衝突電離によるホール及び電子の発生を抑制して、電流特性及び耐圧特性を維持しながらＳＯＡ特性及びホットキャリア耐性を向上させたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る半導体装置の構造の一部を示す断面図。
【図２】図１に示す半導体装置における不純物濃度分布の第１の例を示す図。
【図３】図１に示す半導体装置における不純物濃度分布の第２の例を示す図。
【図４】ＬＤＭＯＳ電界効果トランジスターの電流電圧特性を説明する図。
【図５Ａ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｂ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｃ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｄ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｅ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｆ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｇ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｈ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図５Ｉ】本発明の第１の実施形態に係る半導体装置の製造工程における断面図。
【図６】本発明の第２の実施形態に係る半導体装置の構造の一部を示す断面図。
【図７】図６に示す半導体装置における不純物濃度分布の例を示す図。
【図８】本発明の第３の実施形態に係る半導体装置の構造の一部を示す断面図。
【図９】図８に示す半導体装置における不純物濃度分布の例を示す図。
【図１０Ａ】本発明の第３の実施形態に係る半導体装置の製造工程における断面図。
【図１０Ｂ】本発明の第３の実施形態に係る半導体装置の製造工程における断面図。
【図１０Ｃ】本発明の第３の実施形態に係る半導体装置の製造工程における断面図。
【図１０Ｄ】本発明の第３の実施形態に係る半導体装置の製造工程における断面図。
【図１０Ｅ】本発明の第３の実施形態に係る半導体装置の製造工程における断面図。
【発明を実施するための形態】
【００２０】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構造の一部を模式的に示す断面図である。図１に示すように、この半導体装置においては、Ｐ型の下地基板１０と、下地基板１０の表層部にＮ型不純物を注入して設けられたＮ型の埋め込み拡散層（ＮＢＬ）１１と、下地基板１０上にＰ型半導体をエピタキシャル成長させて設けられたＰ型のエピタキシャル層２０とを含む半導体基板が用いられる。下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。
【００２１】
また、半導体装置は、エピタキシャル層２０内において、Ｎウエル２１と、Ｎウエル２１内に設けられたＰ型のボディー領域２２と、ボディー領域２２内に設けられたＰ型のコンタクト領域２３及びＮ型のソース領域２４と、Ｎ型のドレイン領域２５と、Ｎ型の不純物拡散領域２６とを含んでいる。
【００２２】
さらに、半導体装置は、半導体基板の主面（図中上面）の所定の領域に設けられたフィールド酸化膜（「オフセット絶縁膜」とも呼ばれる）３１と、半導体基板の主面の一部に設けられたゲート絶縁膜３２と、ゲート絶縁膜３２及びフィールド酸化膜３１の表面の一部に設けられ、ゲート絶縁膜３２を介してボディー領域２２に対向するゲート電極３３とを含んでいる。
【００２３】
以上の構成要素によって、ＮチャネルのＬＤＭＯＳ電界効果トランジスターの主要部が構成される。フィールド酸化膜３１の膜厚はゲート絶縁膜３２の膜厚よりも大きく、また、フィールド酸化膜３１の表面においてドレイン領域２５に近い領域には、ゲート電極３３が設けられていない。それにより、ドレイン領域２５とゲート電極３３との間の電界強度が緩和されるので、トランジスターの耐圧を高くすることができる。
【００２４】
エピタキシャル層２０は、例えば、Ｐ型不純物としてボロン（Ｂ）を含むシリコン（Ｓｉ）によって構成される。エピタキシャル層２０の比抵抗としては、１Ωｃｍ〜２０Ωｃｍ程度が適しており、特に約１０Ωｃｍがより好ましい。エピタキシャル層２０の膜厚としては、３μｍ〜１０μｍ程度が適しており、特に約５μｍがより好ましい。
【００２５】
ソース領域２４は、ゲート電極３３の一方の側（図中左側）において、ボディー領域２２内に設けられている。また、ドレイン領域２５は、ゲート電極３３の他方の側（図中右側）との間にフィールド酸化膜３１を挟んで、エピタキシャル層２０内に設けられている。コンタクト領域２３、ソース領域２４、及び、ドレイン領域２５上において、ゲート絶縁膜３２及び層間絶縁膜（図示せず）にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、それらの領域に接続される。
【００２６】
このように構成されたＬＤＭＯＳ電界効果トランジスターにおいて、ソース領域２４を基準としてドレイン領域２５及びゲート電極３３にバイアス電圧を印加すると、ドレイン領域２５とソース領域２４との間に電流が流れる。ドレイン領域２５とボディー領域２２との間において電流が流れる領域は、ドリフト領域と呼ばれている。
【００２７】
不純物拡散領域２６は、ドレイン領域２５とボディー領域２２との間の少なくとも一部の領域、即ち、ドリフト領域の少なくとも一部に設けられる。不純物拡散領域２６は、ドレイン領域２５とボディー領域２２との間の少なくとも一部の領域において、半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有する。それにより、半導体基板の表面に集中する電流の流路が分散される。
【００２８】
ここで、不純物拡散領域２６は、ドレイン領域２５に接していることが望ましい。それにより、ドレイン領域２５の端部近傍における電界の集中が大きく緩和される。さらに、不純物拡散領域２６は、埋め込み拡散層１１に接していることが望ましい。それにより、中間層である埋め込み拡散層１１が電流の流路の一部となるため、電流の流路を分散する効果が大きくなる。
【００２９】
一方、不純物拡散領域２６は、ボディー領域２２に接していないことが望ましい。それにより、ＬＤＭＯＳ電界効果トランジスターのオフ耐圧の低下が防止される。従って、素子のサイズを大きくすることなく、耐圧特性及び品質特性に優れたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することができる。
【００３０】
第１の実施形態においては、不純物拡散領域２６が、ドレイン領域２５の下層領域のみならず、フィールド酸化膜３１の少なくとも一部の下層領域にも設けられている。従って、不純物拡散領域２６は、ドレイン領域２５及びフィールド酸化膜３１に接している。それにより、半導体基板の表面に集中する電流の流路が広い範囲で分散される。
【００３１】
図２は、図１に示す半導体装置のＡ−Ａ'線における不純物濃度分布の第１の例を示す図である。図２において、横軸は、フィールド酸化膜３１の下面からの深さ（μｍ）を表しており、縦軸は、不純物濃度（ａｔｍ／ｃｍ３）を表している。
【００３２】
不純物拡散領域２６を設けない場合に、Ｎウエル２１における不純物の濃度は、フィールド酸化膜３１に隣接する位置において最も高く、フィールド酸化膜３１の下面からの深さに伴って下降している。また、埋め込み拡散層（ＮＢＬ）１１による不純物の濃度は、所定の深さにおいてピークを有しており、フィールド酸化膜３１の下面に近付くにつれて急激に下降している。
【００３３】
従って、不純物拡散領域２６が存在しなければ、不純物濃度の谷間が生じて、殆どの電流は半導体基板の主面に沿って流れ、ドレイン領域２５の端部近傍に電界が集中する。ドレイン領域２５の端部近傍に流れる電流が増加して衝突電離を起こすと、ホール及び電子が急激に発生して、オン耐圧が著しく低下する。それにより、ＳＯＡ特性及びホットキャリア耐性が大幅に劣化してしまう。
【００３４】
一方、不純物拡散領域２６を設けた場合に、不純物拡散領域２６は、破線で示すように、フィールド酸化膜３１の下面からの深さが約１．０μｍ〜約２．５μｍの領域において、フィールド酸化膜３１からの深さ方向の距離に伴ってＮ型不純物の濃度が上昇する不純物濃度分布を有している。それにより、図２において実線で示されるＮ型不純物の不純物濃度の谷間を埋めることができるので、フィールド酸化膜３１の下層領域において、半導体基板の表面に集中する電流の流路が分散する。
【００３５】
その結果、ドレイン領域２５の端部近傍における電界の集中に起因する衝突電離によるホール及び電子の発生を抑制して、電流特性及び耐圧特性を維持しながらＳＯＡ特性及びホットキャリア耐性を向上させたＬＤＭＯＳ電界効果トランジスターを備える半導体装置を提供することができる。
【００３６】
図３は、図１に示す半導体装置のＡ−Ａ'線における不純物濃度分布の第２の例を示す図である。図３において、横軸は、フィールド酸化膜３１の下面からの深さ（μｍ）を表しており、縦軸は、不純物濃度（ａｔｍ／ｃｍ３）を表している。第２の例においては、不純物拡散領域２６を形成するために、Ｎ型不純物の注入が複数回行われる。
【００３７】
例えば、Ｎ型不純物の注入を２回行う場合には、第１回目の不純物注入によって、エピタキシャル層２０の表面領域における不純物の濃度を設定し、第２回目の不純物注入によって、エピタキシャル層２０の内部領域における不純物の濃度を設定することができる。このように、不純物注入を複数回行うことによって、不純物拡散領域２６における不純物濃度分布をきめ細かく制御することができる。なお、上記の第１回目の不純物注入と、上記の第２回目の不純物注入との順番は、逆でも良い。
【００３８】
図３における２つの破線は、不純物拡散領域２６を形成するための２回の不純物注入によるＮ型不純物の濃度を表している。図３に示すように、不純物拡散領域２６は、少なくとも一部の領域において、フィールド酸化膜３１からの深さ方向の距離に伴ってＮ型不純物の濃度が上昇する不純物濃度分布を有している。それにより、図３において実線で示されるＮ型不純物の不純物濃度の谷間を埋めることができるので、フィールド酸化膜３１の下層領域において、半導体基板の表面に集中する電流の流路が分散される。
【００３９】
不純物拡散領域２６における不純物濃度分布（不純物濃度プロファイル）は、ＬＤＭＯＳ電界効果トランジスターの設計耐圧に合わせて設定することができる。また、必要に応じて、半導体基板の表面に対して追加のイオン注入を行うことにより、ＬＤＭＯＳ電界効果トランジスターの特性を最適化することができる。
【００４０】
図４は、本発明の第１の実施形態におけるＬＤＭＯＳ電界効果トランジスターの電流電圧特性を従来技術と比較して説明するための図である。図４において、横軸は、ドレイン電圧を示しており、縦軸は、ドレイン電流を示している。また、破線は、従来のＬＤＭＯＳ電界効果トランジスターの電流電圧特性を示しており、実線は、本発明の第１の実施形態におけるＬＤＭＯＳ電界効果トランジスターの電流電圧特性を示している。
【００４１】
ＬＤＭＯＳ電界効果トランジスターにおいて、ゲート電圧を一定に維持しながらドレイン電圧を増加させると、ドレイン電流は増加して一定値に達する。しかしながら、ドレイン電圧をさらに増加させると、従来のＬＤＭＯＳ電界効果トランジスターは、衝突電離を起こして負性抵抗特性を有するようになり、ドレイン電流が急増してしまう。一方、本発明の第１の実施形態におけるＬＤＭＯＳ電界効果トランジスターは、ドレイン電圧を増加させても衝突電離を起こし難いので、ドレイン電流の急増を抑制することができる。
【００４２】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
図５Ａ〜図５Ｉは、本発明の第１の実施形態に係る半導体装置の製造工程における断面図である。まず、Ｐ型の下地基板１０として、例えば、Ｐ型不純物としてボロン（Ｂ）を含むシリコン（Ｓｉ）基板が用意される。
【００４３】
図５Ａに示すように、Ｐ型の下地基板１０の表層部にアンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型不純物を注入する。その後、Ｎ型不純物が熱によって拡散することにより、Ｎ型の埋め込み拡散層（ＮＢＬ）１１が形成される。また、図５Ｂに示すように、下地基板１０上にＰ型半導体の原子をエピタキシャル成長させることによって、Ｐ型のエピタキシャル層２０が形成される。
【００４４】
例えば、シリコン基板上にシリコン原子をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型不純物のガスを混合させることにより、所望の導電率（比抵抗）を有するＰ型のエピタキシャル層２０を形成することができる。下地基板１０とエピタキシャル層２０とによって、半導体基板が構成される。
【００４５】
次に、図５Ｃに示すように、エピタキシャル層２０の一部の領域に、燐（Ｐ）イオン等のＮ型不純物を注入することにより、Ｎウエル２１が形成される。例えば、高エネルギーイオン注入法により燐イオンをシリコンエピタキシャル層に注入する場合には、加速電圧として１ＭｅＶ〜５ＭｅＶ程度が適しており、特に約２．６ＭｅＶがより好ましい。また、ドーズ量として５×１０１１／ｃｍ２〜５×１０１２／ｃｍ２程度が適しており、特に約１．８×１０１２／ｃｍ２がより好ましい。
【００４６】
さらに、エピタキシャル層２０に注入されたＮ型不純物が熱によって拡散される。例えば、シリコンエピタキシャル層に注入された燐を拡散させる場合には、加熱温度として１１００℃〜１２００℃程度が適しており、特に約１１５０℃がより好ましい。また、加熱時間として７時間〜１０時間程度が適しており、特に約９時間がより好ましい。
【００４７】
次に、図５Ｄに示すように、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、半導体基板の主面（Ｎウエル２１の表面）の所定の領域にフィールド酸化膜３１が形成される。なお、フィールド酸化膜３１の形成は、不純物拡散領域２６を形成した後に行っても良い。また、ＬＯＣＯＳに変えて、ＳＴＩ（Shallow Trench Isolation）により素子分離領域を形成しても良い。
【００４８】
次に、図５Ｅに示すように、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル２１の一部の領域（ドリフト領域の一部）に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有するＮ型の不純物拡散領域２６が形成される。例えば、高エネルギーイオン注入法により燐イオンをシリコンエピタキシャル層に注入する場合には、加速電圧として約２５０ｋｅＶ程度が適しており、ドーズ量として約８×１０１２／ｃｍ２程度が適している。
【００４９】
あるいは、Ｎ型不純物の注入を複数回行っても良い。例えば、高エネルギーイオン注入法により燐イオンをシリコンエピタキシャル層に２回注入する場合には、第１回目の注入において、加速電圧として２００ｋｅＶ〜３ＭｅＶ程度が適しており、ドーズ量として５×１０１１／ｃｍ２〜１×１０１３／ｃｍ２程度が適している。また、第２回目の注入において、加速電圧として１ＭｅＶ〜５ＭｅＶ程度が適しており、ドーズ量として５×１０１１／ｃｍ２〜１×１０１３／ｃｍ２程度が適している。
【００５０】
次に、図５Ｆに示すように、Ｎウエル２１の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物を注入することにより、Ｐ型のボディー領域２２が形成される。また、図５Ｇに示すように、例えば、半導体基板の主面を熱酸化することによって、半導体基板の主面にゲート絶縁膜３２が形成される。さらに、ゲート絶縁膜３２及びフィールド酸化膜３１の表面の一部に、ゲート絶縁膜３２を介してボディー領域２２に対向するゲート電極３３が、不純物がドープされて導電性を有するポリシリコン等で形成される。
【００５１】
次に、図５Ｈに示すように、ボディー領域２２の一部及び不純物拡散領域２６の一部に、燐（Ｐ）イオン又はヒ素（Ａｓ）イオン等のＮ型不純物が注入される。それにより、ゲート電極３３の一方の側においてボディー領域２２内にＮ型のソース領域２４が形成されると共に、ゲート電極３３の他方の側との間にフィールド酸化膜３１を挟んで、不純物拡散領域２６内にＮ型のドレイン領域２５が形成される。
【００５２】
次に、図５Ｉに示すように、ボディー領域２２の一部にボロン（Ｂ）イオン等のＰ型不純物を注入することにより、Ｐ型のコンタクト領域２３が形成される。以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。コンタクト領域２３、ソース領域２４、及び、ドレイン領域２５上において、ゲート絶縁膜３２及び層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグがそれらの領域に接続される。
【００５３】
以上の製造方法によれば、Ｎウエル２１を形成するための長時間の加熱工程の影響を受けずに、不純物拡散領域２６における不純物濃度分布を設定することができるので、ＬＤＭＯＳ電界効果トランジスターの特性を制御することが容易である。
【００５４】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態に係る半導体装置の構造の一部を模式的に示す断面図である。第２の実施形態においては、図６に示すように、不純物拡散領域２６が、ドレイン領域２５の下層領域に設けられており、フィールド酸化膜３１の下層領域には設けられていない。その他の点に関しては、第２の実施形態は、第１の実施形態と同様である。
【００５５】
図７は、図６に示す半導体装置のＢ−Ｂ'線における不純物濃度分布の例を示す図である。図７において、横軸は、半導体基板の主面からの深さを表しており、縦軸は、不純物濃度を表している。
【００５６】
不純物拡散領域２６を設けない場合に、Ｎウエル２１における不純物の濃度は、ドレイン領域２５に隣接する位置において最も高く、半導体基板の主面からの深さに伴って下降している。また、埋め込み拡散層（ＮＢＬ）１１による不純物の濃度は、所定の深さにおいてピークを有しており、半導体基板の主面に近付くにつれて急激に下降している。
【００５７】
従って、不純物拡散領域２６が存在しなければ、不純物濃度の谷間が生じて、殆どの電流は半導体基板の主面に沿って流れ、ドレイン領域２５の端部近傍に電界が集中する。ドレイン領域２５の端部近傍に流れる電流が増加して衝突電離を起こすと、ホール及び電子が急激に発生して、オン耐圧が著しく低下する。それにより、ＳＯＡ特性及びホットキャリア耐性が大幅に劣化してしまう。
【００５８】
一方、不純物拡散領域２６を設けた場合に、不純物拡散領域２６は、少なくとも一部の領域において、ドレイン領域２５からの深さ方向の距離に伴ってＮ型不純物の濃度が上昇する不純物濃度分布を有している。それにより、図７において実線で示されるＮ型不純物の不純物濃度の谷間を埋めることができるので、ドレイン領域２５の下層領域において、半導体基板の表面に集中する電流の流路が分散される。また、不純物拡散領域２６がボディー領域２２から離れているので、ＬＤＭＯＳ電界効果トランジスターのオフ耐圧の低下をさらに防止することができる。
【００５９】
第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置の製造方法において、不純物拡散領域２６を形成する際に用いられるマスクを変更することにより製造することができる。
【００６０】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図８は、本発明の第３の実施形態に係る半導体装置の構造の一部を模式的に示す断面図である。第３の実施形態においては、図８に示すように、不純物拡散領域２６が、ドレイン領域２５の下層領域及びフィールド酸化膜３１の下層領域に設けられており、さらにボディー領域２２の下方に延在している。その他の点に関しては、第３の実施形態は、第１の実施形態と同様である。
【００６１】
図９は、図８に示す半導体装置のＣ−Ｃ'線における不純物濃度分布の例を示す図である。図９において、横軸は、半導体基板の主面からの深さを表しており、縦軸は、不純物濃度を表している。
【００６２】
不純物拡散領域２６を設けない場合に、Ｎウエル２１における不純物の濃度は、ボディー領域２２に隣接する位置において最も高く、半導体基板の主面からの深さに伴って下降している。また、埋め込み拡散層（ＮＢＬ）１１による不純物の濃度は、所定の深さにおいてピークを有しており、半導体基板の主面に近付くにつれて急激に下降している。
【００６３】
従って、不純物拡散領域２６が存在しなければ、不純物濃度の谷間が生じて、殆どの電流は半導体基板の主面に沿って流れ、ドレイン領域２５の端部近傍に電界が集中する。ドレイン領域２５の端部近傍に流れる電流が増加して衝突電離を起こすと、ホール及び電子が急激に発生して、オン耐圧が著しく低下する。それにより、ＳＯＡ特性及びホットキャリア耐性が大幅に劣化してしまう。
【００６４】
一方、不純物拡散領域２６を設けた場合に、不純物拡散領域２６は、少なくとも一部の領域において、ボディー領域２２からの深さ方向の距離に伴ってＮ型不純物の濃度が上昇する不純物濃度分布を有している。それにより、図９において実線で示されるＮ型不純物の不純物濃度の谷間を埋めることができるので、ボディー領域２２の下方において、半導体基板の表面に集中する電流の流路が分散される。また、不純物拡散領域２６がボディー領域２２の下方に延在しているので、半導体基板の表面への電流の集中が大きく改善される。
【００６５】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
図１０Ａ〜図１０Ｅは、本発明の第３の実施形態に係る半導体装置の製造工程における断面図である。前半の製造工程は、図５Ａ〜図５Ｃに示すものと同一であるので、説明を省略する。
【００６６】
図１０Ａに示すように、例えば、ＬＯＣＯＳ法によって、半導体基板の主面（Ｎウエル２１の表面）の所定の領域に、フィールド酸化膜３１が形成される。また、例えば、半導体基板の主面を熱酸化することによって、半導体基板の主面にゲート絶縁膜３２が形成される。なお、フィールド酸化膜３１又はゲート絶縁膜３２の形成は、不純物拡散領域２６を形成した後に行っても良い。
【００６７】
次に、図１０Ｂに示すように、Ｎウエル２１の少なくとも一部の領域（ドリフト領域全体）に、燐（Ｐ）イオン等のＮ型不純物を注入することにより、少なくとも一部の領域において半導体基板の主面からの深さに伴って不純物の濃度が上昇する不純物濃度分布を有するＮ型の不純物拡散領域２６が形成される。ここで、Ｎ型不純物の注入を複数回行っても良い。
【００６８】
次に、図１０Ｃに示すように、Ｎウエル２１の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物を注入することにより、Ｐ型のボディー領域２２が形成される。また、図１０Ｄに示すように、ゲート絶縁膜３２及びフィールド酸化膜３１の表面の一部に、ゲート絶縁膜３２を介してボディー領域２２に対向するゲート電極３３が、不純物がドープされて導電性を有するポリシリコン等で形成される。
【００６９】
次に、図１０Ｅに示すように、ボディー領域２２の一部及び不純物拡散領域２６の一部に、燐（Ｐ）イオン又はヒ素（Ａｓ）イオン等のＮ型不純物が注入される。それにより、ゲート電極３３の一方の側においてボディー領域２２内にＮ型のソース領域２４が形成されると共に、ゲート電極３３の他方の側との間にフィールド酸化膜３１を挟んで、不純物拡散領域２６内にＮ型のドレイン領域２５が形成される。以降の工程は、第１の実施形態に係る半導体装置の製造工程と同様であるので、説明を省略する。
【００７０】
以上の実施形態においては、下地基板１０上にエピタキシャル層２０を設けた半導体基板を用いる例について説明したが、半導体基板内にディープウエルを形成することにより、半導体基板内の所定の深さに埋め込み拡散層１１を配設して、エピタキシャル層２０を省略しても良い。さらに、埋め込み拡散層１１を省略しても良い。
【００７１】
また、Ｎ型の半導体基板を用いる場合には、Ｎウエル２１を省略しても良い。さらに、本発明は、ＮチャネルのＬＤＭＯＳ電界効果トランジスターを備える半導体装置のみならず、ＰチャネルのＬＤＭＯＳ電界効果トランジスターを備える半導体装置に適用することもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００７２】
１０…下地基板、１１…Ｎ型の埋め込み拡散層（ＮＢＬ）、２０…エピタキシャル層、２１…Ｎウエル、２２…ボディー領域、２３…コンタクト領域、２４…ソース領域、２５…ドレイン領域、２６…不純物拡散領域、３１…フィールド酸化膜、３２…ゲート絶縁膜、３３…ゲート電極
【図１】
0006455023.tif 000002
【図２】
0006455023.tif 000003
【図３】
0006455023.tif 000004
【図４】
0006455023.tif 000005
【図５Ａ】
0006455023.tif 000006
【図５Ｂ】
0006455023.tif 000007
【図５Ｃ】
0006455023.tif 000008
【図５Ｄ】
0006455023.tif 000009
【図５Ｅ】
0006455023.tif 000010
【図５Ｆ】
0006455023.tif 000011
【図５Ｇ】
0006455023.tif 000012
【図５Ｈ】
0006455023.tif 000013
【図５Ｉ】
0006455023.tif 000014
【図６】
0006455023.tif 000015
【図７】
0006455023.tif 000016
【図８】
0006455023.tif 000017
【図９】
0006455023.tif 000018
【図１０Ａ】
0006455023.tif 000019
【図１０Ｂ】
0006455023.tif 000020
【図１０Ｃ】
0006455023.tif 000021
【図１０Ｄ】
0006455023.tif 000022
【図１０Ｅ】
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