(57)【特許請求の範囲】
【請求項１】
チャネル長およびこのチャネル長よりも大きなチャネル幅を有するチャネル領域と、このチャネル領域を挟んだ両側にそれぞれ設けられたソース領域およびドレイン領域と、を有する半導体層と、
第１絶縁層を挟んで前記チャネル領域に対向するゲート電極と、
前記第１絶縁層およびゲート電極を覆う第２絶縁層と、
前記第１および第２絶縁層に形成された第１コンタクトホールを通して前記ソース領域に接続される第１電極と、
前記第１および第２絶縁層に形成された第２コンタクトホールを通して前記ドレイン領域に接続される第２電極と、
前記第１電極に接続されるソース配線と、
前記第２電極に接続されるドレイン配線と、を備え、
前記ソース領域およびドレイン領域において、前記第１および第２コンタクトホールから各領域のチャネル幅方向の端までの距離が５μｍ以上、３０μｍ以下に形成され、
前記ソース配線およびドレイン配線は、互いに異なる方向に延び、前記第１および第２コンタクトホールの個数は、それぞれ２個以下である薄膜トランジスタ。
【請求項２】
前記ソース配線は、前記第１電極に対して、前記ゲート電極と反対側に接続され、
前記ドレイン配線は、前記第２電極に対して前記ゲート電極と反対側に接続されている請求項１に記載の薄膜トランジスタ。
【請求項３】
それぞれ第１コンタクトホールを通して前記ソース領域に接続された複数の第１電極と、
それぞれ第２コンタクトホールを通して前記ドレイン領域に接続された複数の第２電極と、を含み、
前記ソース領域およびドレイン領域において、複数の前記第１コンタクトホールおよび第２コンタクトホールは、前記チャネル幅方向に離間して設けられ、複数の前記第１コンタクトホール間の間隔および複数の第２コンタクトホール間の間隔が５μｍ以上、３０μｍ以下に形成されている請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記第１コンタクトホールは、前記ゲート電極に対して、前記第２コンタクトホールと非対称に設けられている請求項１又は２に記載の薄膜トランジスタ。
【請求項５】
前記複数の第１コンタクトホールは、前記ゲート電極に対して、前記複数の第２コンタクトホールと非対称に設けられている請求項３に記載の薄膜トランジスタ。
【請求項６】
前記チャネル長方向における前記ソース領域の長さは、前記第１コンタクトホールに対向する領域よりも他の領域の長さが短く形成されている請求項１ないし５のいずれか１項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置等に用いられる薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、半導体装置として薄膜トランジスタ（ＴＦＴ）を備えた表示装置が実用化されている。表示装置の一例として、液晶表示装置や有機エレクトロルミネッセンス表示装置等が挙げられる。このような表示装置では、表示部の狭額縁化の要求が年々高まっている。
【０００３】
この要求に応えるためには、半導体装置の駆動能力向上による小型化が必要となる。半導体装置の駆動能力を向上させるためには、半導体の電界効果移動度の向上、ゲート絶縁膜の薄膜化、寄生容量低減等が考えられる。しかし、移動度向上は製造スループット低下、ゲート絶縁膜の薄膜化は歩留りの低下を招き現実的に難しい。
【０００４】
寄生容量の低減策の一つとして、絶縁ゲート型の電界効果トランジスタを有する半導体装置が提案されている。この半導体装置では、トランジスタのソース領域に対する配線コンタクト部の個数を、ドレイン領域に対する配線コンタクト部の数より多くしている。また、ゲート電極に対するゲート配線のコンタクト部とドレイン領域に対する配線コンタクト部との間隔が、ゲート電極に対するゲート配線のコンタクト部とソース領域に対する配線コンタクト部との間隔より大に選定されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１４２６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の半導体装置を、液晶ディスプレイ等に構成される画素トランジスタや色選択用のトランジスタに適用すると、ソース−ドレインの電圧関係が逆なる場合（反転駆動の場合）があるため、寄生容量低減の効果を得ることが難しい。
実施形態の課題は、寄生容量を低減し、駆動能力の向上を図ることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態に係る薄膜トランジスタは、チャネル長およびこのチャネル長よりも大きなチャネル幅を有するチャネル領域と、このチャネル領域を挟んだ両側にそれぞれ設けられたソース領域およびドレイン領域と、を有する半導体層と、第１絶縁層を挟んで前記チャネル領域に対向するゲート電極と、前記第１絶縁層およびゲート電極を覆う第２絶縁層と、前記第１および第２絶縁層に形成された第１コンタクトホールを通して前記ソース領域に接続される第１電極と、前記第１および第２絶縁層に形成された第２コンタクトホールを通して前記ドレイン領域に接続される第２電極と、前記第１電極に接続されるソース配線と、前記第２電極に接続されるドレイン配線と、を備えている。前記ソース領域およびドレイン領域において、前記第１および第２コンタクトホールから各領域のチャネル幅方向の端までの距離が５μｍ以上、３０μｍ以下に形成され、前記ソース配線およびドレイン配線は、互いに異なる方向に延びている。第１および第２コンタクトホールの個数は、それぞれ２個以下である。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る表示装置の一構成例を概略的に示す図。
【図２】図２は、図１に示した液晶表示装置に適用可能なアレイ基板の一構成例を概略的に示す平面図。
【図３】図３は、図２の線Ａ−Ａに沿ったアレイ基板の構成例を示す断面図。
【図４】図４は、測定モデルの薄膜トランジスタおよび間隔ｄｓとトランジスタの出力電流Ｉｄとの関係を示す図。
【図５】図５は、第２の実施形態に係る表示装置の薄膜トランジスタの構成例を概略的に示す平面図。
【図６】図６は、第３の実施形態に係る表示装置の薄膜トランジスタの構成例を概略的に示す平面図。
【図７】図７は、第４の実施形態に係る表示装置の薄膜トランジスタの構成例を概略的に示す平面図。
【図８】図８は、第５の実施形態に係る表示装置の薄膜トランジスタの構成例を概略的に示す平面図。
【図９】図９は、比較例に係る薄膜トランジスタの構成例を概略的に示す平面図。
【図１０】図１０は、前記比較例、第１、第３、第４の実施形態に係る薄膜トランジスタについて寄生容量を測定した結果を比較して示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、この発明の実施形態について詳細に説明する。  
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更であって容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（第１の実施形態）  
図１は、第１の実施形態に係る表示装置の一構成例を概略的に示す図である。ここでは、半導体装置を有する表示装置として、液晶表示装置を例に説明する。液晶表示装置１０は、例えばスマートフォン、タブレット端末、携帯電話機、ノートブックタイプＰＣ、携帯型ゲーム機、電子辞書、或いはテレビ装置などの各種の電子機器に組み込んで使用することができる。
【００１１】
図１に示すように、液晶表示装置１０は、画像を表示する表示部（アクティブエリア）ＡＣＴと、表示部ＡＣＴを駆動する駆動回路ＧＤ、ＳＤと、を備えている。表示部ＡＣＴは、マトリクス状に配置された複数の表示画素ＰＸを備えている。
【００１２】
表示部ＡＣＴには、複数のゲート線Ｇ（Ｇ１〜Ｇｎ）、複数の容量線Ｃ（Ｃ１〜Ｃｎ）、複数の映像信号線（ソース配線）Ｓ（Ｓ１〜Ｓｍ）などが形成されている。各ゲート線Ｇは、表示部ＡＣＴの外側に引き出され、ゲート線駆動回路ＧＤに接続されている。各信号線Ｓは、表示部ＡＣＴの外側に引き出され、信号線駆動回路ＳＤに接続されている。容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。  
ゲート線駆動回路ＧＤおよび信号線駆動回路ＳＤは、それぞれスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）ＴＲを備え、表示部ＡＣＴの外側で絶縁基板１２上に一体的に形成されている。ゲート線駆動回路ＧＤおよび信号線駆動回路ＳＤは、コントローラ１１に接続されている。
【００１３】
各表示画素ＰＸは、液晶容量ＣＬＣ、薄膜トランジスタ（ＴＦＴ）ＴＲ、液晶容量ＣＬＣと並列の蓄積容量ＣＳなどで構成されている。液晶容量ＣＬＣは、薄膜トランジスタＴＲに接続された画素電極ＰＥと、コモン電位の給電部ＶＣＯＭと電気的に接続された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間に介在する液晶層とを備えている。
【００１４】
薄膜トランジスタＴＲは、ゲート線Ｇ及び信号線Ｓに電気的に接続されている。ゲート線Ｇには、ゲート線駆動回路ＧＤから、薄膜トランジスタＴＲをオンオフ制御するための制御信号が供給される。信号線Ｓには、信号線駆動回路ＳＤから、映像信号が供給される。薄膜トランジスタＴＲは、ゲート線Ｇに供給された制御信号に基づいてオンした際に、信号線Ｓに供給された映像信号に応じた画素電位を画素電極ＰＥに書き込む。コモン電位の共通電極ＣＥと画素電位の画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
【００１５】
図２は、図１に示した液晶表示装置１０に適用可能なアレイ基板の一構成例を概略的に示す平面図、図３は、図２の線Ａ−Ａに沿ったアレイ基板および薄膜トランジスタの断面図である。  
アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１２を用いて形成されている。アレイ基板ＳＵＢ１は、絶縁基板１２の上に、各表示画素ＰＸを構成する薄膜トランジスタＴＲ及び蓄積容量、並びに、ゲート線駆動回路ＧＤおよび信号線駆動回路ＳＤを構成する複数の薄膜トランジスタＴＲを備えている。ここでは、半導体装置として機能する表示画素ＰＸの薄膜トランジスタＴＲに着目して詳細に説明する。
【００１６】
図２および図３に示す構成例では、絶縁基板１２の内面１２Ａは、アンダーコート層（絶縁層）１４より覆われている。アンダーコート層１４は、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯＮｙ）などによって形成されている。  
薄膜トランジスタＴＲは、アンダーコート層１４上に設けられた半導体層ＳＣ、ゲート絶縁層（第１絶縁層）１６を挟んで半導体層ＳＣの上に設けられたゲート電極ＧＥ、ゲート電極ＧＥを覆う層間絶縁層（第２絶縁層）１８上に設けられたソース電極ＳＥおよびドレイン電極ＤＥを有し、トップゲート型のトランジスタを構成している。層間絶縁層１８上に保護膜２０が形成され、ソース電極ＳＥ、ドレイン電極ＤＥおよび後述する配線を覆っている。
【００１７】
第１絶縁層１４の上に、例えば、低温ポリシリコンからなる半導体層ＳＣが形成されている。半導体層ＳＣは、矩形状にパターニングされている。半導体層ＳＣは、チャネル領域ＳＣＣと、チャネル領域ＳＣＣを挟んだ両側にそれぞれ位置し、例えば、リンがドープされたソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、チャネル領域ＳＣＣよりも低抵抗化されている。なお、チャネル領域ＳＣＣとソース領域ＳＣＳとの間、およびチャネル領域ＳＣＣとドレイン領域ＳＣＤとの間に、低濃度不純物領域（ＬＤＤ）をそれぞれ設けてもよい。
【００１８】
チャネル領域ＳＣＣは、チャネル長ＬＣおよびチャネル幅Ｗを有し、チャネル幅Ｗはチャネル長ＬＣよりも長く形成されている。例えば、チャネル長ＬＳは３μｍ、チャネル幅Ｗは１００μｍに設定している。  
ソース領域ＳＣＳおよびドレイン領域ＳＣＤは、それぞれ矩形状に形成され、チャネル長方向の長さＬＳ、ＬＤおよびチャネル幅Ｗと共通の幅を有している。長さＬＳ、ＬＤは、チャネル長ＬＣよりも充分に大きく、また、互いに等しい長さに設定されている。
【００１９】
半導体層ＳＣ上にゲート絶縁層（第１絶縁層）１６が形成され、半導体層ＳＣを覆っている。ゲート電極ＧＥがゲート絶縁層１６上に設けられ、半導体層ＳＣのチャネル領域ＳＣＣと対向している。つまり、チャネル領域ＳＣＣとゲート電極ＧＥとは、ゲート絶縁層１６を挟んで対向している。
【００２０】
ゲート電極ＧＥは、配線材料によって形成され、例えば、モリブデン、タングステン、アルミニウム、チタンなどの金属材料あるいはこれらの金属材料を含む合金などによって形成されている。ゲート電極ＧＥは、例えばゲート電極と同一層に設けられたゲート線Ｇと電気的に接続され、あるいは、ゲート線Ｇと一体に形成されている。
【００２１】
ゲート電極ＧＥおよびゲート絶縁層１６は、層間絶縁層（第２絶縁層）１８によって覆われている。層間絶縁層１８を形成する材料としては、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯＮｙ）等が利用可能である。
【００２２】
薄膜トランジスタＴＲを構成するソース電極ＳＥ及びドレイン電極ＤＥ、並びに、信号線Ｓおよびドレイン配線Ｄは、層間絶縁層１８の上に形成されている。本実施形態において、複数、例えば、２つのソース電極ＳＥが設けられ、各ソース電極ＳＥは、それぞれ層間絶縁層１８およびゲート絶縁層１６を貫通するコンタクトホール（第1コンタクトホール）ＣＨ１を介して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。２つのソース電極ＳＥおよび２つのコンタクトホールＣＨ１は、ソース領域ＳＣＳの幅方向に互いに離間して配置されている。
【００２３】
一方のコンタクトホールＣＨ１とソース領域ＳＣＳの幅方向一端、ここでは上端、との間隔ｄｓ１、２つのコンタクトホールＣＨ１間の間隔ｄｓ２、および他方のコンタクトホールＣＨ１とソース領域ＳＣＳの幅方向他端、ここでは下端、との間隔ｄｓ３は、それぞれ５μ以上、３０μｍ以下に設定されている。
【００２４】
ソース電極ＳＥは例えば矩形状に形成され、ゲート電極ＧＥと反対側で信号線Ｓに接続されている。この信号線Ｓは、チャネル幅方向に沿って、一方のソース電極ＳＥから他方のソース電極ＳＥを通ってゲート線Ｇ側に延出している。
【００２５】
複数、例えば、２つのドレイン電極ＤＥが設けられ、各ドレイン電極ＤＥは、それぞれ層間絶縁層１８およびゲート絶縁層１６を貫通するコンタクトホール（第２コンタクトホール）ＣＨ２を介して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。２つのドレイン電極ＤＥおよび２つのコンタクトホールＣＨ２は、ドレイン領域ＳＣＤの幅方向に互いに離間して配置されている。
【００２６】
一方のコンタクトホールＣＨ２とドレイン領域ＳＣＤの幅方向一端、ここでは上端、との間隔ｄｄ１、２つのコンタクトホールＣＨ２間の間隔ｄｄ２、および他方のコンタクトホールＣＨ２とドレイン領域ＳＣＤの幅方向他端、ここでは下端、との間隔ｄｄ３は、それぞれ５μ以上、３０μｍ以下に設定されている。
【００２７】
ドレイン電極ＤＥは例えば矩形状に形成され、ゲート電極ＧＥと反対側でドレイン配線Ｄに接続されている。ドレイン配線Ｄは、チャネル幅方向に沿って、一方のドレイン電極ＤＥから他方のドレイン電極ＤＥ通ってゲート線Ｇと反対の方向に延出している。すなわち、ドレイン配線Ｄは、信号線Ｓと反対の方向に延出している。このドレイン配線Ｄは、表示画素ＰＸの画素電極に接続される。  
本実施形態において、２つのドレイン電極ＤＥおよびコンタクトホールＣＨ２は、ゲート電極ＧＥに対して、２つのソース電極ＤＳおよびコンタクトホールＣＨ１と対称に配置されている。また、ドレイン配線Ｄは、ゲート電極ＧＥに対して、信号線Ｓと非対称に形成されている。  
なお、本実施形態において、ソース電極ＳＥ、ドレイン電極ＤＥ、信号線Ｓ、およびドレイン配線Ｄは、同一の配線材料によって形成されている。
【００２８】
ソース電極ＳＥ、ドレイン電極ＤＥ、信号線Ｓ、およびドレイン配線Ｄは、保護膜２０によって覆われている。保護膜２０を形成する材料としては、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯＮｙ）等が利用可能である。保護膜２０上に画素電極ＰＥが設けられている。画素電極ＰＥの一部は、保護膜２０を貫通するコンタクトホールを介してドレイン配線Ｄに導通している。
【００２９】
図４は、薄膜トランジスタＴＲのモデルケースについて、コンタクトホールＣＨ１、Ｃｈ２と半導体層ＳＣの幅方向端との間隔ｄｓと、薄膜トランジスタＴＲの出力電流Ｉｄとの関係を測定した結果を示している。半導体層ＳＣのチャネル幅Ｗを１００μｍ、チャネル長Ｌを３μｍ、駆動電圧Ｖｄを０．１Ｖ、ゲート電圧Ｖｇを１０Ｖとしている。  
図４に示すように、間隔ｄｓが５〜３０μｍの範囲で高い出力電流Ｉｄが得られ、間隔ｄｓが３０μｍを越えると出力電流Ｉｄが低下していくことが分かる。これは、間隔ｄｓを５μｍ以上、３０μｍ以下とすることにより、薄膜トランジスタＴＲの寄生容量が低減し、駆動能力が向上することを示している。
【００３０】
以上のように構成された表示装置の薄膜トランジスタＴＲによれば、コンタクトホール数を極力低減し、ソース電極およびドレイン電極の面積、並びに配線（信号線Ｓおよびドレイン配線）の面積を減らすことで、ソース電極ＳＥとゲート電極ＧＥ間の配線間容量Ｃｇｓ、ドレイン電極ＤＥとゲート電極ＧＥ間の配線間容量Ｃｇｄ、および信号線Ｓとドレイン配線Ｄ間の配線間容量Ｃｄｓを低減することができる。また、コンタクトホールの間隔を５μｍ以上、３０μｍ以下とし、更に、コンタクトホールとソース領域端あるいはドレイン領域端までの距離を５μｍ以上、３０μｍ以下としている。更に、信号線Ｓおよびドレイン配線Ｄは、それぞれソース電極ＳＥおよびドレイン電極ＤＥに対して、ゲート電極ＧＥと反対側に設けられ、互いに充分に離間して設けられている。従って、配線間容量Ｃｇｓ、Ｃｇｄ、およびＣｄｓを一層低減することができる。これにより、薄膜トランジスタＴＲの寄生容量を低減し、駆動能力の向上および消費電力の低減を図ることができる。
なお、第1の実施形態において、薄膜トランジスタの半導体層は、ポリシリコンに限らず、酸化物半導体層を用いても良い。また、ソース電極およびドレイン電極の数は、２つに限らず、１つあるいは３つ以上としてもよい。
【００３１】
次に、他の実施形態に係る表示装置の薄膜トランジスタについて説明する。なお、以下に説明する他の実施形態において、前述した第１の実施形態と同一の部分には、同一の参照符号を付してその詳細な説明を省略し、第１の実施形態と異なる部分を中心に詳しく説明する。
【００３２】
（第２の実施形態）  
図５は、第２の実施形態に係る表示装置におけるアレイ基板の構成例を示す平面図である。第２の実施形態によれば、薄膜トランジスタＴＲのドレイン電極ＤＥおよびコンタクトホールＣＨ２は、ゲート電極ＧＥに対して、ソース電極ＳＥおよびコンタクトホールＣＨ１と非対称に配置されている。すなわち、ドレイン電極ＤＥおよびコンタクトホールＣＨ２は、ソース電極ＳＥおよびコンタクトホールＣＨ１に対し、チャネル幅方向にずれて配置されている。同様に、ドレイン配線Ｄは、ゲート電極ＧＥに対して、信号線Ｓと非対称に形成されている。  
コンタクトホールＣＨ１、ＣＨ２の配置間隔ｄｓ１、ｄｄ１、ｄｓ２、ｄｄ２、およびｄｓ３、ｄｄ３は、それぞれ５μ以上、３０μｍ以下に設定されている。
【００３３】
このように、ソース電極ＳＥ、コンタクトホールＣＨ１とドレイン電極ＤＥ、コンタクトホールＣＨ２とを非対称配置することにより、配線間容量を一層低減し、薄膜トランジスタＴＲの寄生容量を更に低減することが可能となる。
【００３４】
（第３の実施形態）  
図６は、第３の実施形態に係る表示装置におけるアレイ基板の構成例を示す平面図である。第３の実施形態によれば、薄膜トランジスタＴＲは、１つのみのソース電極ＳＥおよび１つのみのドレイン電極ＤＥを有している。ソース電極ＳＥは、コンタクトホールＣＨ１を通して、ソース領域ＳＣＳの幅方向一端部、ここでは、ゲート線Ｇ側の端部に接続されている。ドレイン電極ＤＥは、コンタクトホールＣＨ２を通して、ドレイン領域ＳＣＤの幅方向一端部、ここでは、上端部に接続されている。
【００３５】
コンタクトホールＣＨ１とソース領域ＳＣＳの一端との間隔ｄｓ１、および、コンタクトホールＣＨ１とソース領域ＳＣＳの他端との間隔ｄｓ２は、それぞれ５μｍ以上、３０μｍ以下に設定されている。同様に、コンタクトホールＣＨ２とドレイン領域ＳＣＤの一端との間隔ｄｄ１、および、コンタクトホールＣＨ２とドレイン領域ＳＣＤの他端との間隔ｄｄ２は、それぞれ５μｍ以上、３０μｍ以下に設定されている。
【００３６】
信号線Ｓは、ゲート電極ＧＥと反対側でソース電極ＳＥに接続され、このソース電極からゲート線Ｇ方向に延出している。ドレイン配線Ｄは、ゲート電極ＧＥと反対側でドレイン電極ＤＥに接続され、このドレイン電極から信号線Ｓと反対の方向に延出している。  
このように、ドレイン電極ＤＥ、コンタクトホールＣＨ２、ドレイン配線Ｄは、ゲート電極ＧＥに対して、ソース電極ＳＥ、コンタクトホールＣＨ１、信号線Ｓと非対称に配置されている。同時に、信号線Ｓとドレイン配線Ｄは、半導体層ＳＣの対角方向に互いに離間して配置され、互いに最も離れた位置に配置している。
【００３７】
以上のように構成された第３の実施形態によれば、コンタクトホール数を１つとし、ソース電極およびドレイン電極の面積、並びに配線（信号線Ｓおよびドレイン配線）の面積を極力減らしている。これにより、配線間容量Ｃｇｓ、Ｃｇｄ、およびＣｄｓを一層低減することができる。また、コンタクトホールと半導体層の端との間隔を５μｍ以上、３０μｍ以下としている。更に、信号線Ｓおよびドレイン配線Ｄは、互いに最も離れた位置に配置されていることから、配線間容量Ｃｄｓを一層低減することができる。これにより、薄膜トランジスタＴＲの寄生容量を低減し、駆動能力の向上および消費電力の低減を図ることができる。
【００３８】
（第４の実施形態）  
図７は、第４の実施形態に係る表示装置におけるアレイ基板の構成例を示す平面図である。第４の実施形態によれば、半導体層ＳＣのソース領域ＳＣＳにおいて、チャネル長方向の長さは、コンタクトホールＣＨ１に対向している領域の長さＬＳ１に対して、他の領域の長さＬＳ２がＬＳ１よりも短く形成されている。すなわち、ソース領域ＳＣＳにおいて、コンタクトホールＣＨ１およびソース電極ＳＥに対向する領域以外の領域は、短い長さに形成されている。  
同様に、半導体層ＳＣのドレイン領域ＳＣＤにおいて、チャネル長方向の長さは、コンタクトホールＣＨ２に対向している領域の長さＬＤ１に対して、他の領域の長さＬＤ２がＬＤ１よりも短く形成されている。すなわち、ドレイン領域ＳＣＤにおいて、コンタクトホールＣＨ２およびドレイン電極ＤＥに対向する領域以外の領域は、短い長さに形成されている。  
第４の実施形態において、薄膜トランジスタＴＲの他の構成は、第３の実施形態に係る薄膜トランジスタと同一である。
【００３９】
以上のように構成された第４の実施形態においても、薄膜トランジスタＴＲの寄生容量を低減し、駆動能力の向上および消費電力の低減を図ることができる。更に、半導体層ＳＣの面積を低減し、薄膜トランジスタＴＲの小型化を図ることができ、表示装置の高精細化に有利となる。
【００４０】
（第５の実施形態）  
図８は、第５の実施形態に係る表示装置におけるアレイ基板の構成例を示す平面図である。第５の実施形態によれば、ソース電極ＳＥに接続された信号線Ｓは、半導体層ＳＣの長さ方向に、および、ゲート電極ＧＥから離れる方向に延出している。ドレイン電極ＤＥに接続されたドレイン配線Ｄは、半導体層ＳＣの長さ方向に、および、ゲート電極ＧＥから離れる方向に延出している。すなわち、ドレイン配線Ｄは、信号線Ｓと反対方向に延出している。
【００４１】
第５の実施形態において、薄膜トランジスタＴＲの他の構成は、第２の実施形態に係る薄膜トランジスタと同一である。以上のように構成された第５の実施形態においても、薄膜トランジスタＴＲの寄生容量を低減し、駆動能力の向上および消費電力の低減を図ることができる。
【００４２】
図９は、比較例に係る薄膜トランジスタＴＲ２を示し、図１０は、この比較例、前述した第１、第３、第４の実施形態に係る薄膜トランジスタについて配線間容量（寄生容量）を測定した結果を比較して示す図である。  
図９に示すように、比較例に係る薄膜トランジスタＴＲ２は、多数の、例えば、６つのソース電極ＳＥおよびコンタクトホールＣＨ１と、多数の、例えば、６つのドレイン電極ＤＥおよびコンタクトホールＣＨ２と、を有している。６つのソース電極ＳＥは連続して形成され、６つのコンタクトホールＣＨ１を通してソース領域ＳＣＳに接続されている。６つのドレイン電極ＤＥは連続して形成され、６つのコンタクトホールＣＨ２を通してドレイン領域ＳＣＤに接続されている。
【００４３】
図１０に示すように、比較例に係る薄膜トランジスタＴＲ２の配線間容量Ｃｇｓ＋Ｃｇｄは０．９８、配線間容量Ｃｄｓは０．０２、これらの合計容量Ｃｔは１．０である。これに対して、第１の実施形態に係る薄膜トランジスタＴＲの合計容量Ｃｔは０．９７であり、比較例に対して、３％低減している。第３の実施形態に係る薄膜トランジスタＴＲの合計容量Ｃｔは０．８８であり、比較例に対して、１２％低減している。第４の実施形態に係る薄膜トランジスタＴＲの合計容量Ｃｔは０．９５であり、比較例に対して、５％低減している。  
以上のように、いずれの実施形態においても、寄生容量が低減し、駆動能力の向上および消費電力の低減が可能な薄膜トランジスタを提供することができる。
【００４４】
上記実施形態においては、薄膜トランジスタを含む表示装置の開示例として液晶表示装置を示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、或いは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記実施形態と同様の構成或いは製造工程を適用可能であることは言うまでもない。上述した実施形態において、薄膜トランジスタは、シングルゲート型の薄膜トランジスタとしたが、これに限らず、ダブルゲート型の薄膜トランジスタを用いることもできる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４６】
実施形態として上述した各構成を基にして、当業者が適宜設計変更して実施し得る全ての構成も、本発明の要旨を包含する限り、本発明の範囲に属する。また、上述した実施形態によりもたらされる他の作用効果について本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００４７】
１０…表示装置、１２…絶縁基板、１４…アンダーコート層、  
１６…ゲート絶縁層（第１絶縁層）、１８…層間絶縁層（第２絶縁層）、  
ＳＵＢ１…アレイ基板、ＴＲ…薄膜トランジスタ、ＧＥ…ゲート電極、  
ＳＣ…半導体層、ＳＥ…ソース電極（第１電極）、ＤＥ…ドレイン電極（第２電極）、  
ＳＣＣ…チャネル領域、ＳＣＳ…ソース領域、ＳＣＤ…ドレイン領域、Ｓ…信号線、  
Ｄ…ドレイン配線、ＣＨ１…コンタクトホール（第１コンタクトホール）、  
ＣＨ２…コンタクトホール（第２コンタクトホール）、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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