(57)【特許請求の範囲】
【請求項１】
電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体装置において、
第１主面と第２主面とを有する第１導電型のドリフト層と、
前記ドリフト層の第１主面側に設けられ、第２導電型の領域を有する素子構造と、
前記ドリフト層の第１主面側で、かつ前記活性領域の前記素子構造側に設けられ、前記活性領域内で終端する、前記ドリフト層よりも不純物濃度の高い第１導電型の高濃度領域と、
前記高濃度領域の外周と前記第２導電型の領域の外周とに接する第２導電型の第１ＪＴＥ領域と、前記第１ＪＴＥ領域の外周に接する、前記第１ＪＴＥ領域より不純物濃度の低い第２導電型の第２ＪＴＥ領域とからなり、外側に向かって第２導電型の不純物濃度が低くなる前記周辺耐圧構造部と、
を備え、
前記高濃度領域は、前記第１ＪＴＥ領域および前記第２ＪＴＥ領域よりも前記ドリフト層側に深い位置まで達することを特徴とする半導体装置。
【請求項２】
前記高濃度領域は、前記ドリフト層の第２主面側から第１主面側へ向って移動する少数キャリアの移動を抑制するバリア領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度領域は、前記ドリフト層の第１主面側から第２主面側へ向って移動するキャリアを前記ドリフト層の第１主面に平行な方向に拡げるスプレッド領域であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記素子構造は、
前記ドリフト層の第１主面側に設けられた第２導電型半導体領域と、
前記第２導電型半導体領域の内部に設けられた第１導電型半導体領域と、
前記第２導電型半導体領域の、前記ドリフト層と前記第１導電型半導体領域の間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第１導電型半導体領域の反対側に設けられたゲート電極と、を有し、
前記高濃度領域は、前記ドリフト層と前記第２導電型半導体領域との間に設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、伝導度変調効果によりオン抵抗が低いという利点を有する。従来、伝導度変調効果による低オン抵抗化を効率よく図るために、ドリフト層の内部の基体おもて面側に、ドリフト層と同導電型で、かつドリフト層よりも不純物濃度の高いキャリアストレージ（キャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ  Ｓｔｏｒａｇｅ））層を設けたＩＧＢＴが公知である。キャリアストレージ層が少数キャリアの障壁となり、少数キャリアの蓄積効果が高くなるため、コレクタ−エミッタ間の電流密度が増大され、伝導度変調効果が高くなる。
【０００３】
また、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においても、ドリフト層の内部の基体おもて面側でかつチャネル付近の部分の不純物濃度を高くすることで低オン抵抗化を図る技術が公知である。ＭＯＳＦＥＴでは、ドリフト層の内部の基体おもて面側に設けられたＣＳ層がキャリアスプレッド（キャリア拡散（ＣＳ：Ｃａｒｒｉｅｒ  Ｓｐｒｅａｄ））層として機能し、いわゆるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）抵抗が低減され、オン抵抗が低下する。以下、キャリアストレージ層およびキャリアスプレッド層をまとめてＣＳ層とする。
【０００４】
次に、従来のＣＳ層を備えた半導体装置の構造について、プレーナゲート構造のＩＧＢＴを例に説明する。図９は、従来のＣＳ層を備えた半導体装置の周辺耐圧構造部の構造を示す断面図である。周辺耐圧構造部１２２は、活性領域１２１の外側に配置され、活性領域１２１の周囲を囲む領域であり、ｎ-型ドリフト層１０２の、基体おもて面側の電界を緩和し耐圧を保持する機能を有する。活性領域１２１は、オン状態のときに電流が流れる領域である。図９に示すように、従来の半導体装置は、ｐ+型半導体基板１０１のおもて面上にエピタキシャル成長によりｎ-型ドリフト層１０２、ｎ型ＣＳ層１０３およびｐ+型ベース層１０４層を順に積層してなるエピタキシャル基体を用いて構成される。すなわち、ｎ型ＣＳ層１０３は、ｎ-型ドリフト層１０２とｐ+型ベース層１０４との間に設けられている。
【０００５】
また、ｎ型ＣＳ層１０３は、活性領域１２１から周辺耐圧構造部１２２にわたって設けられている。周辺耐圧構造部１２２には、ｐ+型ベース層１０４を深さ方向に貫通してｎ型ＣＳ層１０３に達する溝１１３が設けられている。ｎ型ＣＳ層１０３の、溝１１３の底面に露出する部分には、ｐ+型ベース層１０４の端部に隣接して、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造が設けられている。ＪＴＥ構造は、ｐ+型ベース層１０４よりも不純物濃度の低いｐ型領域（第１，２ＪＴＥ領域１１４，１１５）からなる。符号１０７，１１０，１１２は、それぞれｐ++型コンタクト領域、層間絶縁膜およびコレクタ電極である。
【０００６】
このようにＣＳ層を設けることで低オン抵抗化を図った装置として、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて作製（製造）されたトレンチゲート構造のＭＯＳ型半導体装置が提案されている（例えば、下記特許文献１（第００１８〜００１９段落、第５図）、下記特許文献２（第００１６〜００１７段落、第１，２図）および下記特許文献３（第１４頁３２行目〜第１５頁１４行目、第２０図）参照。）。下記特許文献１〜３では、ドリフト層の内部の、ベース層との境界付近に、トレンチ底部よりも基体おもて面から浅い深さで、エピタキシャル層からなるＣＳ層が設けられている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１６７４７号公報
【特許文献２】特許第５４４４６０８号公報
【特許文献３】特許第５０５４２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特に、炭化珪素（ＳｉＣ）半導体などのワイドバンドギャップ半導体を用いて半導体装置を作製（製造）する場合、上記特許文献１〜３のように不純物濃度および厚さの制御が比較的容易なエピタキシャル成長によりＣＳ層を堆積することが一般的であるが、この場合、活性領域の周囲を囲む周辺耐圧構造部にもＣＳ層が形成される。しかしながら、周辺耐圧構造部にＣＳ層が形成された場合、ＣＳ層の不純物濃度はドリフト層の不純物濃度よりも１桁〜２桁程度高くなる場合があるため、周辺耐圧構造部に設けたＪＴＥ構造に悪影響を与えて、周辺耐圧構造部の最大耐圧が低下する虞がある。そして、周辺耐圧構造部の最大耐圧が低下することで、素子全体の耐圧が低下してしまう。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体装置において、次の特徴を有する。第１主面と第２主面とを有する第１導電型のドリフト層が設けられている。前記ドリフト層の第１主面側に、第２導電型の領域を有する素子構造が設けられている。前記ドリフト層の第１主面側で、かつ前記活性領域の前記素子構造側に設けられ、前記活性領域内で終端する、前記ドリフト層よりも不純物濃度の高い第１導電型の高濃度領域が選択的に設けられている。前記周辺耐圧構造部は、前記高濃度領域の外周と前記第２導電型の領域の外周とに接する第２導電型の第１ＪＴＥ領域と、前記第１ＪＴＥ領域の外周に接する、前記第１ＪＴＥ領域より不純物濃度の低い第２導電型の第２ＪＴＥ領域と、からなり、外側に向かって第２導電型の不純物濃度が低くなる。前記高濃度領域は、前記第１ＪＴＥ領域および前記第２ＪＴＥ領域よりも前記ドリフト層側に深い位置まで達する。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、前記高濃度領域は、前記ドリフト層の第２主面側から第１主面側へ向って移動する少数キャリアの移動を抑制するバリア領域であることを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記高濃度領域は、前記ドリフト層の第１主面側から第２主面側へ向って移動するキャリアを前記ドリフト層の第１主面に平行な方向に拡げるスプレッド領域であることを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記素子構造は、第２導電型半導体領域、第１導電型半導体領域、ゲート絶縁膜およびゲート電極を有する。前記第２導電型半導体領域は、前記ドリフト層の第１主面側に設けられている。前記第１導電型半導体領域は、前記第２導電型半導体領域の内部に設けられている。前記ゲート絶縁膜は、前記第２導電型半導体領域の、前記ドリフト層と前記第１導電型半導体領域の間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１導電型半導体領域の反対側に設けられている。そして、前記高濃度領域は、前記ドリフト層と前記第２導電型半導体領域との間に設けられている。
【００１４】
上述した発明によれば、周辺耐圧構造部におけるドリフト層の第１主面側の不純物濃度を、高耐圧を実現可能な程度に低い状態にすることができる。これにより、不純物濃度の低いドリフト層にＪＴＥ構造を設けることができ、周辺耐圧構造部の最大耐圧が低下することを防止することができる。また、実施の形態によれば、周辺耐圧構造部の最大耐圧が低下することを防止することができるため、活性領域よりも周辺耐圧構造部の最大耐圧を高くすることができる。
【発明の効果】
【００１５】
本発明にかかる半導体装置によれば、耐圧を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】実施の形態にかかる半導体装置の活性領域の構造を示す断面図である。
【図２】実施の形態にかかる半導体装置の周辺耐圧構造部の構造を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】従来のＣＳ層を備えた半導体装置の周辺耐圧構造部の構造を示す断面図である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００１８】
（実施の形態）
実施の形態にかかる半導体装置の構造について、プレーナゲート構造のＩＧＢＴを例に説明する。図１は、実施の形態にかかる半導体装置の活性領域の構造を示す断面図である。図２は、実施の形態にかかる半導体装置の周辺耐圧構造部の構造を示す断面図である。図１，２に示すように、実施の形態にかかる半導体装置は、オン状態のときに電流が流れる活性領域２１の外側に、活性領域２１の周囲を囲むように周辺耐圧構造部２２を有する。周辺耐圧構造部２２は、ｎ-型ドリフト層２の、基体おもて面（第１主面）側の電界を緩和し耐圧を保持する機能を有する。また、実施の形態にかかる半導体装置は、ｐ+型コレクタ層となるｐ+型半導体基板１のおもて面上にエピタキシャル成長によりｎ-型ドリフト層２およびｐ+型ベース層４を順に積層してなるエピタキシャル基体（半導体チップ）を用いて構成される。
【００１９】
活性領域２１において、ｎ-型ドリフト層２の内部には、ｐ+型ベース層４側の表面層に、ｎ型拡散領域からなるｎ型ＣＳ領域（高濃度領域）３が設けられている。ｎ型ＣＳ領域３は、ｎ-型ドリフト層２上に堆積されたｐ+型ベース層４に接するように設けられている。すなわち、ｎ型ＣＳ領域３は、ｎ-型ドリフト層２の内部の、ｐ+型ベース層４との境界付近に、ｐ+型ベース層４の下側（ｎ-型ドリフト層２側）を覆うように設けられている。また、ｎ型ＣＳ領域３は、活性領域２１のみに設けられており、周辺耐圧構造部２２には設けられていない。すなわち、ｎ-型ドリフト層２の内部にｎ型ＣＳ領域３が設けられていることにより、活性領域２１でのみ、ｎ-型ドリフト層２の基体おもて面側の不純物濃度が高くなっている。
【００２０】
ｎ型ＣＳ領域３は、オン状態のときに少数キャリア（正孔）の障壁（バリア）となる。このため、ｎ型ＣＳ領域３は、コレクタ側からｎ-型ドリフト層２に注入される少数キャリアのエミッタ側への引き抜きを抑制し、少数キャリアの蓄積効果を高めるキャリアストレージ（キャリア蓄積）領域として機能する。このため、ｎ型ＣＳ領域３を設けることで、ｎ-型ドリフト層２の電流密度が増大され、伝導度変調効果を高めることができる。ｎ型ＣＳ領域３は、ｐ+型ベース層４および後述するＪＦＥＴ領域５の下側を覆うように、基体おもて面に平行に例えば活性領域２１全体に延在していてもよい。
【００２１】
エピタキシャル基体のおもて面側（ｐ+型ベース層４側）には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が設けられている。ＭＯＳゲートは、ｐ+型ベース層４、ＪＦＥＴ領域５、ｎ+型エミッタ領域（第１導電型半導体領域）６、ｐ++型コンタクト領域７、ゲート絶縁膜８およびゲート電極９からなる。具体的には、ｐ+型ベース層４の内部には、ｐ+型ベース層４を深さ方向に貫通してｎ型ＣＳ領域３に達するｎ型のＪＦＥＴ領域５が設けられている。ＪＦＥＴ領域５の不純物濃度は、ｎ-型ドリフト層２の不純物濃度よりも高い。ＪＦＥＴ領域５は、ＪＦＥＴ抵抗を低減させ、オン抵抗を低下させる機能を有する。ｐ+型ベース層４の、ＪＦＥＴ領域５以外の部分（第２導電型半導体領域）に、ゲート電極９に沿ってチャネルが形成される。
【００２２】
また、ｐ+型ベース層４の内部には、ｎ+型エミッタ領域６およびｐ++型コンタクト領域７がそれぞれ選択的に設けられている。ｎ+型エミッタ領域６およびｐ++型コンタクト領域７は、ＪＦＥＴ領域５と離して配置されている。ｐ++型コンタクト領域７は、ｎ+型エミッタ領域６よりもＪＦＥＴ領域５から離れた位置に配置され、かつｎ+型エミッタ領域６に接する。ｐ+型ベース層４の、ＪＦＥＴ領域５とｎ+型エミッタ領域６とに挟まれた部分の表面上には、ＪＦＥＴ領域５の表面からｎ+型エミッタ領域６の表面にわたってゲート絶縁膜８が設けられている。ゲート絶縁膜８の表面上には、ゲート電極９が設けられている。ゲート電極９を覆うように層間絶縁膜１０が設けられている。
【００２３】
層間絶縁膜１０は、エピタキシャル基体のおもて面上に、活性領域２１から周辺耐圧構造部２２にわたって設けられている。層間絶縁膜１０を深さ方向に貫通するコンタクトホールには、ｎ+型エミッタ領域６およびｐ++型コンタクト領域７が露出されている。エミッタ電極１１は、層間絶縁膜１０を深さ方向に貫通するコンタクトホールを介してｎ+型エミッタ領域６およびｐ++型コンタクト領域７に接するとともに、層間絶縁膜１０によってゲート電極９と電気的に絶縁されている。エピタキシャル基体の裏面（すなわちｐ+型半導体基板１の裏面）には、活性領域２１から周辺耐圧構造部２２にわたってコレクタ電極１２が設けられている。
【００２４】
周辺耐圧構造部２２において、エピタキシャル基体のおもて面側には、ｐ+型ベース層４よりも不純物濃度の低いｐ型領域からなるＪＴＥ構造が設けられている。ＪＴＥ構造は、周辺耐圧構造部２２における電界を緩和する機能を有する。上述したように、周辺耐圧構造部２２にはｎ型ＣＳ領域３が設けられていないため、周辺耐圧構造部２２におけるｎ-型ドリフト層２の不純物濃度は高耐圧を実現可能な程度に低い状態になっている。ＪＴＥ構造は、この不純物濃度の低いｎ-型ドリフト層２に設けられる。ＪＴＥ構造は、例えば、活性領域２１側から外側に向う方向に、不純物濃度の異なるｐ型領域（以下、第１ＪＴＥ領域とする）１４およびｐ-型領域（以下、第２ＪＴＥ領域とする）１５を互いに接するように並列させてなるダブルゾーンＪＴＥ構造であってもよい。
【００２５】
具体的には、周辺耐圧構造部２２には、ｐ+型ベース層４を深さ方向に貫通してｎ-型ドリフト層２に達する溝１３が設けられ、基体おもて面のほぼ全面にｎ-型ドリフト層２が露出されている。このｎ-型ドリフト層２の、溝１３の底面に露出する部分の表面層に、例えば活性領域２１を囲む同心円状に第１，２ＪＴＥ領域１４，１５が選択的に設けられている。第１ＪＴＥ領域１４は、周辺耐圧構造部２２の最も内側に設けられ、ｎ型ＣＳ領域３およびｐ+型ベース層４の端部に接する。第２ＪＴＥ領域１５は、第１ＪＴＥ領域１４よりも外側に設けられ、第１ＪＴＥ領域１４に接する。
【００２６】
次に、実施の形態にかかる半導体装置の製造方法ついて、例えば耐圧１３ｋＶクラスのＩＧＢＴを作製（製造）する場合を例に説明する。図３〜８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図３〜８には、（ａ）に活性領域２１の状態を示し、（ｂ）周辺耐圧構造部２２の状態を示す。また、図３，５〜７には、イオン注入マスクの開口部にのみイオン注入を示す矢印を図示する。まず、図３に示すように、出発基板として、ｐ+型コレクタ層となるｐ+型半導体基板（半導体ウエハ）１を用意する。ｐ+型半導体基板１の不純物濃度は、例えば１×１０18／ｃｍ3程度であってもよい。次に、エピタキシャル成長により、ｐ+型半導体基板１のおもて面にｎ-型ドリフト層２を堆積する。ｎ-型ドリフト層２の不純物濃度は、例えば１×１０15／ｃｍ3程度であってもよい。
【００２７】
次に、ｎ-型ドリフト層２の表面に、活性領域２１の形成領域に対応する部分を開口したイオン注入用マスク３１を形成する。すなわち、イオン注入用マスク３１によって周辺耐圧構造部２２の形成領域に対応する部分を覆う。次に、このイオン注入用マスクをマスクとしてｎ型不純物のイオン注入３２を行い、ｎ-型ドリフト層２の表面層の不純物濃度を高くすることで、ｎ-型ドリフト層２の表面から例えば２μｍ程度の深さのｎ型ＣＳ領域３を形成する。ｎ型ＣＳ領域３の不純物濃度は、例えば１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下程度であってもよい。このとき、周辺耐圧構造部２２はイオン注入用マスク３１によって覆われているため、周辺耐圧構造部２２にはｎ型ＣＳ領域３が形成されない。次に、イオン注入用マスク３１を除去する。
【００２８】
次に、図４に示すように、エピタキシャル成長により、ｎ-型ドリフト層２およびｎ型ＣＳ領域３の表面にｐ+型ベース層４を堆積する。ここまでの工程により、ｐ+型半導体基板１上にｎ-型ドリフト層２およびｐ+型ベース層４を順に積層してなるエピタキシャル基体（エピタキシャルウエハ）が形成される。次に、図５に示すように、ｐ+型ベース層４の表面に、ＪＦＥＴ領域５の形成領域に対応する部分を開口したイオン注入用マスク３３を形成する。次に、イオン注入用マスク３３をマスクとしてｎ型不純物のイオン注入３４を行い、ｐ+型ベース層４の一部をｎ型に反転させて（打ち返して）ＪＦＥＴ領域５を形成する。次に、イオン注入用マスク３３を除去する。
【００２９】
次に、図６に示すように、ｎ+型エミッタ領域６の形成領域に対応する部分を開口したイオン注入用マスク３５を形成する。イオン注入用マスク３５をマスクとしてｎ型不純物のイオン注入３６を行い、ｐ+型ベース層４の表面層にｎ+型エミッタ領域６を形成する。次に、イオン注入用マスク３５を除去する。次に、図７に示すように、ｐ++型コンタクト領域７の形成領域に対応する部分を開口したイオン注入用マスク３７を形成する。イオン注入用マスク３７をマスクとしてｐ型不純物のイオン注入３８を行い、ｐ+型ベース層４の表面層にｐ++型コンタクト領域７を形成する。次に、イオン注入用マスク３７を除去する。
【００３０】
また、ｐ+型ベース層４の形成後、後述する活性化アニール前に、所定のタイミングで周辺耐圧構造部２２にＪＴＥ構造を形成する。具体的には、例えば、ｐ+型ベース層４の表面に、周辺耐圧構造部２２の形成領域に対応する部分を開口したエッチング用マスク（不図示）を形成する。このエッチング用マスクをマスクとしてエッチングを行い、ｐ+型ベース層４の周辺耐圧構造部２２に対応する部分を除去（すなわち周辺耐圧構造部２２に溝１３を形成）し、周辺耐圧構造部２２にｎ-型ドリフト層２を露出させる。このエッチングにおいて、ｐ+型ベース層４とともにｎ-型ドリフト層２の表面層を除去し、例えば溝１３の活性領域２１側にｎ型ＣＳ領域３を露出させてもよい。そして、ｐ型不純物を選択的にイオン注入する工程を繰り返し行い、ｎ-型ドリフト層２の表面層に第１，２ＪＴＥ領域１４，１５を選択的に形成すればよい（図２，８（ｂ）参照）。
【００３１】
上述したＪＦＥＴ領域５、ｎ+型エミッタ領域６、ｐ++型コンタクト領域７および第１，２ＪＴＥ領域１４，１５を形成するための各イオン注入の順序は種々変更可能である。次に、各イオン注入によってそれぞれ形成された拡散領域を活性化させるための活性化アニール（熱処理）を行う。なお、図５〜８では、ｎ+型エミッタ領域６、ｐ++型コンタクト領域７および第１，２ＪＴＥ領域１４，１５の順に形成される場合を例に図示している。次に、図８に示すように、エピタキシャル基体のおもて面（ｐ+型ベース層４側の面）を熱酸化してゲート絶縁膜８を形成する。次に、ゲート絶縁膜８上にゲート電極９として例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を形成し、パターニングする。
【００３２】
次に、ゲート電極９を覆うように層間絶縁膜１０を形成し、パターニングしてから熱処理（リフロー）する。層間絶縁膜１０のパターニング時、コンタクトホールを形成するとともに、コンタクトホールに露出されたゲート絶縁膜８も除去して、ｎ+型エミッタ領域６およびｐ++型コンタクト領域７を露出させる。次に、例えばスパッタ法により、コンタクトホールを埋め込むようにエミッタ電極１１を形成する。次に、ｐ+型半導体基板１の裏面にコレクタ電極１２を形成する。次に、エピタキシャル基体のおもて面にパッシベーション保護膜を形成する。その後、エピタキシャル基体をチップ状に切断（ダイシング）することで、図１，２に示すＩＧＢＴが完成する。
【００３３】
また、上述した実施の形態にかかる半導体装置の製造方法では、ｐ+型ベース層４をエピタキシャル成長によって形成する場合を例に説明しているが、イオン注入によりｐ+型ベース層４を形成してもよい。例えば、ｎ型ＣＳ領域３の形成後、ｎ型ＣＳ領域３の形成に用いた同一のイオン注入用マスクをマスクとしてｐ型不純物のイオン注入を行い、ｎ型ＣＳ領域３の表面層にｐ+型ベース層４を形成すればよい。この場合、周辺耐圧構造部２２において、基体おもて面にｎ-型ドリフト層２が露出された状態となるため、ＪＴＥ構造を形成する際に溝１３を形成しなくてもよい。
【００３４】
また、ｎ型ＣＳ領域３をイオン注入によって形成する場合を例に説明しているが、エピタキシャル成長によりｎ-型ドリフト層２の表面にｎ型ＣＳ領域３となるｎ型エピタキシャル層を堆積した後、このｎ型エピタキシャル層の、活性領域２１と周辺耐圧構造部２２との境界から外側の部分を除去してもよい。この場合、エピタキシャル成長によりｎ型ＣＳ領域３となるｎ型エピタキシャル層を堆積した後、例えば、このｎ型エピタキシャル層の表面に、活性領域２１の形成領域に対応する部分を覆うエッチング用マスクを形成する。そして、このエッチング用マスクをマスクとしてエッチングを行い、ｎ型エピタキシャル層の周辺耐圧構造部２２に対応する部分を除去すればよい。
【００３５】
また、本発明を適用してプレーナゲート構造のＭＯＳＦＥＴを作製することも可能である。この場合、上述した実施の形態にかかる半導体装置の製造方法において、ｐ+型半導体基板１に代えて、出発基板としてｎ+型ドレイン層となるｎ+型半導体基板（半導体ウエハ）を用意すればよい。本発明を適用したＭＯＳＦＥＴの製造方法の出発基板以外の条件は、上述した図１，２に示すＩＧＢＴの製造方法と同様である。本発明を適用したＭＯＳＦＥＴの断面構造は、図１，２に示すＩＧＢＴにおいてｐ+型半導体基板１に代えてｎ+型半導体基板を設けた場合と同様である。ｎ+型エミッタ領域６およびエミッタ電極１１はそれぞれｎ+型ソース領域およびソース電極となる。ｎ型ＣＳ領域３は、オン状態のときにｎ-型ドリフト層２内をソース側からドレイン側へ向って移動するキャリア（電子）を横方向（基体おもて面に平行な方向）に拡げるキャリアスプレッド（キャリア拡散）領域として機能する。
【００３６】
（実施例）
上述した実施の形態にかかる半導体装置の製造方法にしたがい、ｎ型ＣＳ領域３を備えた耐圧１３ｋＶクラスのプレーナゲート構造のＩＧＢＴを作製し（以下、実施例とする）、周辺耐圧構造部２２の最大耐圧を測定した。比較として、ｎ型ＣＳ層１０３を備えた従来のプレーナゲート構造のＩＧＢＴ（図９参照）を作製し（以下、従来例とする）、周辺耐圧構造部１２２の最大耐圧を測定した。すなわち、従来例は、活性領域１２１から周辺耐圧構造部１２２にわたって設けられたｎ型ＣＳ層１０３を備える。従来例のｎ型ＣＳ層１０３以外の構成は実施例と同様である。その結果、従来例の周辺耐圧構造部１２２の最大耐圧は１５．５ｋＶであることが確認された。一方、実施例の周辺耐圧構造部２２の最大耐圧は１８ｋＶであり、従来例よりも周辺耐圧構造部２２の最大耐圧を向上させることができることが確認された。
【００３７】
以上、説明したように、実施の形態によれば、活性領域にのみｎ型ＣＳ領域を設けることで、周辺耐圧構造部におけるｎ-型ドリフト層の基体おもて面側の不純物濃度を、高耐圧を実現可能な程度に低い状態にすることができる。これにより、不純物濃度の低いｎ-型ドリフト層にＪＴＥ構造を設けることができ、周辺耐圧構造部の最大耐圧が低下することを防止することができる。したがって、上述した従来例よりも周辺耐圧構造部の最大耐圧を向上させることができ、素子全体の耐圧を向上させることができる。また、実施の形態によれば、周辺耐圧構造部の最大耐圧が低下することを防止することができるため、活性領域よりも周辺耐圧構造部の最大耐圧を高くすることができる。また、実施の形態によれば、活性領域におけるｎ-型ドリフト層の内部の、ｐ+型ベース層との境界付近にｎ型ＣＳ領域を設けることができるため、従来と同様に低オン抵抗化を図ることができる。すなわち、ＩＧＢＴにおいては、ｎ型ＣＳ領域がキャリアストレージ領域として機能し、伝導度変調効果を高めて、オン抵抗を低下させることができる。ＭＯＳＦＥＴにおいては、ｎ型ＣＳ領域がキャリアスプレッド領域として機能し、ＪＦＥＴ抵抗が低減され、オン抵抗を低下させることができる。
【００３８】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。上述した実施の形態では、プレーナゲート構造のＭＯＳ型半導体装置を例に説明しているが、本発明はトレンチゲート構造のＭＯＳ型半導体装置に適用した場合においても同様の効果を有する。本発明をトレンチゲート構造のＭＯＳ型半導体装置に適用する場合、ドリフト層とベース層との間に、トレンチ底部よりも基体おもて面から浅い深さで、かつ活性領域のみにｎ型ＣＳ層を形成すればよい。また、本発明は、炭化珪素（ＳｉＣ）半導体などのワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体）を用いて作製された半導体装置に適用した場合においても同様の効果を有する。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００３９】
以上のように、本発明にかかる半導体装置は、周辺耐圧構造部にＪＴＥ構造（リサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）構造）を備えた半導体装置に有用であり、特に炭化珪素半導体などのワイドバンドギャップ半導体を用いて作製された耐圧１３ｋＶクラス以上の高耐圧な半導体装置に適している。
【符号の説明】
【００４０】
１  ｐ+型半導体基板
２  ｎ-型ドリフト層
３  ｎ型ＣＳ領域
４  ｐ+型ベース層
５  ＪＦＥＴ領域
６  ｎ+型エミッタ領域
７  ｐ++型コンタクト領域
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  エミッタ電極
１２  コレクタ電極
１３  溝
１４  第１ＪＴＥ領域
１５  第２ＪＴＥ領域
２１  活性領域
２２  周辺耐圧構造部
３１，３３，３５，３７  イオン注入用マスク
３２，３４，３６，３８  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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