(57)【特許請求の範囲】
【請求項１】
位相検出回路であって、
基準信号のための第１の入力と、
前記基準信号と比較される入力信号のための第２の入力と、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと、ここにおいて、前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、
を備え、ここにおいて、前記入力信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記第１の入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記第２の入力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、位相検出回路。
【請求項２】
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータをさらに備える、請求項１に記載の位相検出回路。
【請求項３】
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータをさらに備える、請求項２に記載の位相検出回路。
【請求項４】
前記第１の入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートをさらに備える、請求項１に記載の位相検出回路。
【請求項５】
前記第２の入力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートをさらに備える、請求項４に記載の位相検出回路。
【請求項６】
イネーブル入力をさらに備え、前記イネーブル入力は、前記第１の論理ＡＮＤゲートにおいて前記第１の入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記第２の入力と論理的にＡＮＤ演算される、請求項５に記載の位相検出回路。
【請求項７】
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記第１の入力および第２の入力と接続される、請求項１に記載の位相検出回路。
【請求項８】
前記Ｓ−Ｒラッチは、前記基準信号および前記入力信号の立ち上がりエッジに応答するように構成される、請求項１に記載の位相検出回路。
【請求項９】
前記Ｓ−Ｒラッチは、２つの相互結合された論理ＮＡＮＤゲートを備える、請求項１に記載の位相検出回路。
【請求項１０】
遅延ロックループ（ＤＬＬ）であって、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための請求項１に記載の前記位相検出回路と
を備え、ここにおいて、前記第１の入力は、前記ＤＬＬの前記入力に接続され、前記第２の入力は、前記ＤＬＬの前記出力に接続される、ＤＬＬ。
【請求項１１】
前記ＤＬＬは、前記ＤＬＬの前記出力における前記遅延した信号が、乗率で乗算された前記基準信号の周波数に等しい周波数を有するように構成された乗算ＤＬＬ（ＭＤＬＬ）である、請求項１０に記載のＤＬＬ。
【請求項１２】
前記選択論理は、前記遅延した信号の各立ち下がりエッジで１だけ値を増分するカウンタを備え、前記選択論理は、前記カウンタの前記値が前記乗率に等しくなった後に論理高レベルで前記選択信号を出力し、前記遅延した信号の次の立ち上がりエッジで、前記カウンタの前記値は０にリセットされ、前記選択論理は、論理低レベルで前記選択信号を出力する、請求項１１に記載のＤＬＬ。
【請求項１３】
ワイヤレス通信のための装置であって、
少なくとも１つのアンテナと、
前記少なくとも１つのアンテナを介して信号を受信するための受信機または信号を送信するための送信機のうちの少なくとも１つと
を備え、ここにおいて、前記受信機または前記送信機のうちの少なくとも１つは、請求項１０に記載の前記ＤＬＬを備える、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第１１９条に基づく優先権の主張
[0001]  本出願は、２０１４年１月２７日出願の米国仮特許出願第６１／９３２，０８８号、および２０１４年５月２日出願の米国特許出願第１４／２６８，１２０号の利益を主張するものであり、その両方が全体において参照によって本明細書に組み込まれる。
【０００２】
[0002]  本開示のある特定の態様は、概して、無線周波数（ＲＦ）電子回路に関し、より具体的には、完全差動位相検出器（fully differential phase detectors）に関する。
【背景技術】
【０００３】
[0003]  ワイヤレス通信ネットワークは、電話、ビデオ、データ、メッセージング、ブロードキャスト、等のような、様々な通信サービスを提供するために広く展開されている。通常は多元接続ネットワークである、このようなネットワークは、利用可能なネットワークリソースを共有することによって複数のユーザのための通信をサポートする。例えば、１つのネットワークは、３Ｇ（第３世代のモバイル電話標準規格および技術）システムであり得、これは、ＥＶＤＯ（エボリューションデータ最適化）、１ｘＲＴＴ（１ｘ無線伝送技術または単に１ｘ）、Ｗ−ＣＤＭＡ（登録商標）（広帯域符号分割多元接続）、ＵＭＴＳ−ＴＤＤ（ユニバーサル・モバイル・テレコミュニケーションズ・システム−時分割複信）、ＨＳＰＡ（高速パケットアクセス）、ＧＰＲＳ（汎用パケット無線サービス）、またはＥＤＧＥ（グローバルエボリューションのためのエンハンスド・データレート）を含む、様々な３Ｇ無線アクセス技術（ＲＡＴ）のうちのいずれか１つを介してネットワークサービスを提供することができる。３Ｇネットワークは、音声呼び出しに加えて、高速インターネットアクセスおよびビデオ電話を組み込むように進化した広域セルラ電話ネットワークである。さらに、３Ｇネットワークは、より確立したものであり（more established）、他のネットワークシステムよりも大きいカバレッジエリアを提供することができる。このような多元接続ネットワークは、また、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、単一キャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）ネットワーク、第３世代パートナーシッププロジェクト（３ＧＰＰ（登録商標））ロングターム・エボリューション（ＬＴＥ（登録商標））ネットワーク、およびロングターム・エボリューション・アドバンスド（ＬＴＥ−Ａ）ネットワークを含み得る。
【０００４】
[0004]  ワイヤレス通信ネットワークは、多くのモバイル局のための通信をサポートすることができる多くの基地局を含み得る。モバイル局（ＭＳ）は、ダウンリンクおよびアップリンクを介して基地局（ＢＳ）と通信し得る。ダウンリンク（または、順方向リンク）は、基地局からモバイル局への通信リンクを指し、アップリンク（または、逆方向リンク）は、モバイル局から基地局への通信リンクを指す。基地局は、ダウンリンク上でモバイル局にデータおよび制御情報を送信し得、および／または、モバイル局からアップリンク上でデータおよび制御情報を受信し得る。
【発明の概要】
【０００５】
[0005]  本開示のある特定の態様は、概して、完全差動位相検出器に関し、これは、標準的なデジタルセル（standard digital cells）を使用してインプリメントされ得る。差動位相検出器は、様々な目的で様々な通信デバイスにおいて使用され得る。これの１つの例は、基準信号の周波数の整数の倍数（an integer multiple）である周波数を有する出力信号を生成するために使用される乗算遅延ロックループ（ＭＤＬＬ：multiplying delay-locked loop）にある。
【０００６】
[0006]  本開示のある特定の態様は、位相検出回路を提供する。位相検出回路は、概して、基準信号のための第１の入力と、基準信号と比較される入力信号のための第２の入力と、セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチ（a set-reset (S-R) latch）と、論理入力、クロック入力、リセット入力、および論理入力を有する遅延（Ｄ）フリップフロップ（a delay (D) flip-flop）と、を含み、ここにおいて、入力信号が基準信号より先行しているか、遅れている（leading or lagging the reference signal）か、をＤフリップフロップの論理出力が示すように、第１の入力は、Ｓ−Ｒラッチのリセット入力と接続され、第２の入力は、Ｓ−Ｒラッチのセット入力と接続され、Ｓ−Ｒラッチの第１の出力は、Ｄフリップフロップのクロック入力と接続され、Ｓ−Ｒラッチの第２の出力は、Ｄフリップフロップのリセット入力と接続される。
【０００７】
[0007]  ある特定の態様によって、Ｄフリップフロップの論理入力は、論理高レベル（a logic high level）に保持される。
【０００８】
[0008]  ある特定の態様によって、第１のインバータは、Ｓ−Ｒラッチの第１の出力とＤフリップフロップのクロック入力との間に接続され得る。ある特定の態様では、第２のインバータも、Ｓ−Ｒラッチの第２の出力とＤフリップフロップのリセット入力との間に接続され得る。
【０００９】
[0009]  ある特定の態様によると、第１の論理ＡＮＤゲートは、第１の入力とＳ−Ｒラッチのリセット入力との間に接続され得る。ある特定の態様では、第２の論理ＡＮＤゲートは、第２の入力とＳ−Ｒラッチのセット入力との間に接続され得る。いくつかの態様において、位相検出回路は、イネーブル入力（an enabling input）を含み得、これは、第１の論理ＡＮＤゲートにおいて第１の入力と論理的にＡＮＤ演算され（logically ANDed）、第２の論理ＡＮＤゲートにおいて第２の入力と論理的にＡＮＤ演算され得る。
【００１０】
[0010]  ある特定の態様によると、Ｓ−Ｒラッチは、位相検出回路が完全差動である（fully differential）ように、第１および第２の入力と接続される。
【００１１】
[0011]  ある特定の態様によると、Ｓ−Ｒラッチは、基準信号および入力信号の立ち上がりエッジ（rising edges）に応答するように構成される。
【００１２】
[0012]  ある特定の態様によると、Ｓ−Ｒラッチは、２つの相互結合された論理ＮＡＮＤゲート（two cross-coupled logical NAND gates）を含む。
【００１３】
[0013]  本開示のある特定の態様は、遅延ロックループ（ＤＬＬ）を提供する。ＤＬＬは、概して、基準信号のための入力と、基準信号に対して遅延した信号のための出力と、遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーン（delay chain）であって、遅延ゲートのうちの最後のゲートがＤＬＬの出力と接続される、遅延チェーンと、ＤＬＬの出力と接続され、また遅延した信号に基づいて選択信号を出力するように構成された選択論理（selection logic）と、遅延チェーンにおける遅延ゲートのうちの第１のゲートに出力するために基準信号か遅延した信号かを選択するように選択信号によって制御されたマルチプレクサと、遅延した信号を基準信号と比較するための位相検出回路と、を含む。位相検出回路は、概して、セット入力、リセット入力、第１の出力、および第２の出力を有するＳ−Ｒラッチと、論理入力、クロック入力、リセット入力、および論理出力を有するＤフリップフロップと、を含み、ここにおいて、遅延した信号が基準信号より先行しているか遅れているかをＤフリップフロップの論理出力が示すように、ＤＬＬの入力は、Ｓ−Ｒラッチのリセット入力と接続され、ＤＬＬの出力は、Ｓ−Ｒラッチのセット入力と接続され、Ｓ−Ｒラッチの第１の出力は、Ｄフリップフロップのクロック入力と接続され、Ｓ−Ｒラッチの第２の出力は、Ｄフリップフロップのリセット入力と接続される。
【００１４】
[0014]  ある特定の態様によると、ＤＬＬは、ＤＬＬの出力における遅延した信号が、乗率（multiplying factor）で乗算された基準信号の周波数に等しい周波数を有するように構成された乗算ＤＬＬ（ＭＤＬＬ：a multiplying DLL）である。ある特定の態様では、選択論理は、遅延した信号の各立ち下がりエッジ（falling edge）で１だけ値を増分する（increments a value by one with each falling edge of the delayed signal）カウンタを備え、選択論理は、カウンタの値が乗率に等しくなった後に論理高レベルで選択信号を出力する（outputs the selection signal with a logic high level）。遅延した信号の次の立ち上がりエッジで、カウンタの値は０にリセットされ、選択論理は、論理低レベルで選択信号を出力する（outputs the selection signal with a logic low level）。
【００１５】
[0015]  ある特定の態様によって、Ｄフリップフロップの論理入力は、論理高レベルに保持される。
【００１６】
[0016]  ある特定の態様によると、ＤＬＬは、さらに、Ｓ−Ｒラッチの第１の出力とＤフリップフロップのクロック入力との間に接続された第１のインバータと、Ｓ−Ｒラッチの第２の出力とＤフリップフロップのリセット入力との間に接続された第２のインバータとを含む。
【００１７】
[0017]  ある特定の態様によると、ＤＬＬは、さらに、ＤＬＬの入力とＳ−Ｒラッチのリセット入力との間に接続された第１の論理ＡＮＤゲートと、ＤＬＬの出力とＳ−Ｒラッチのセット入力との間に接続された第２の論理ＡＮＤゲートとを含む。このケースにおいて、選択信号は、第１の論理ＡＮＤゲートにおいてＤＬＬの入力と論理的にＡＮＤ演算され得、また、第２の論理ＡＮＤゲートにおいてＤＬＬの出力と論理的にＡＮＤ演算もされ得る。
【００１８】
[0018]  ある特定の態様によると、Ｓ−Ｒラッチは、位相検出回路が完全差動であるように、ＤＬＬの入力およびＤＬＬの出力と接続される。
【００１９】
[0019]  ある特定の態様によると、Ｓ−Ｒラッチは、基準信号および遅延した信号の立ち上がりエッジに応答するように構成される。
【００２０】
[0020]  本開示のある特定の態様は、ワイヤレス通信のための装置を提供する。装置は、概して、少なくとも１つのアンテナと、少なくとも１つのアンテナを介して信号を受信するための受信機または信号を送信するための送信機のうちの少なくとも１つと、を含み、ここにおいて、受信機または送信機のうちの少なくとも１つは、遅延ロックループ（ＤＬＬ）を備える。ＤＬＬは、通常、基準信号のための入力と、基準信号に対して遅延した信号のための出力と、遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンであって、遅延ゲートのうちの最後のゲートがＤＬＬの出力と接続される、遅延チェーンと、ＤＬＬの出力と接続され、また遅延した信号に基づいて選択信号を出力するように構成された選択論理と、遅延チェーンにおける遅延ゲートの第１のゲートに出力するための基準信号か遅延した信号かを選択するように選択信号によって制御されるマルチプレクサと、遅延した信号を基準信号と比較するための位相検出回路と、を含む。位相検出回路は、概して、セット入力、リセット入力、第１の出力、および第２の出力を有するＳ−Ｒラッチと、論理入力、クロック入力、リセット入力、および論理出力を有するＤフリップフロップと、を含み、ここにおいて、遅延した信号が基準信号より先行しているか遅れているかをＤフリップフロップの論理出力が示すように、ＤＬＬの入力は、Ｓ−Ｒラッチのリセット入力と接続され、ＤＬＬの出力は、Ｓ−Ｒラッチのセット入力と接続され、Ｓ−Ｒラッチの第１の出力は、Ｄフリップフロップのクロック入力と接続され、Ｓ−Ｒラッチの第２の出力は、Ｄフリップフロップのリセット入力と接続される。
【００２１】
[0021]  本開示の上記の特徴が詳細に理解されることができるように、上では簡潔にまとめられているが、より具体的な説明が、態様への参照によって行われることができ、そのうちのいくつかは添付の図面に例示されている。しかしながら、添付の図面は本開示のある特定の典型的な態様のみを例示するものであり、したがって、その説明が他の同等に効果的な態様を認め得るので、その範囲を限定するものと考慮されるべきではないことに留意されたい。
【図面の簡単な説明】
【００２２】
【図１】[0022]  本開示のある特定の態様にしたがった、例示的なワイヤレス通信ネットワークを例示する図。
【図２】[0023]  本開示のある特定の態様にしたがった、例示的なアクセスポイント（ＡＰ）およびユーザ端末のブロック図。
【図３】[0024]  本開示のある特定の態様にしたがった、例示的なトランシーバフロントエンドのブロック図。
【図４】[0025]  本開示のある特定の態様にしたがった、位相検出器として遅延（Ｄ）フリップフロップを使用する例示的な乗算遅延ロックループ（ＭＤＬＬ）のブロック図。
【図５】[0026]  本開示のある特定の態様にしたがった、完全差動バンバン位相検出器（ＢＢＰＤ：a fully differential bang-bang phase detector）を使用する例示的なＭＤＬＬのブロック図。
【詳細な説明】
【００２３】
[0027]  本開示の様々な態様が以下に説明される。本明細書での教示が幅広い形態で具現化され得ること、および、本明細書に開示されている任意の特定の構造、機能、またはその両方が、代表的なものにすぎないことが明らかであるべきである。本明細書での教示に基づいて、当業者は、本明細書に開示された態様が、他の任意の態様とは独立してインプリメントされ得ること、および、これらの態様のうちの２つ以上が、様々な方法で組み合わされ得ることを理解すべきである。例えば、本明細書に述べられる任意の数の態様を使用して、装置がインプリメントされることができ、または方法が実現されることができる。さらに、他の構造、機能、または、本明細書に述べられる態様のうちの１つまたは複数に加えた、またはそれ以外の構造および機能を使用して、そのような装置がインプリメントされることができ、または、そのような方法が実現されることができる。さらに、ある態様は、請求項の少なくとも１つのエレメントを備え得る。
【００２４】
[0028]  「実例的な」という単語は、本明細書では、「例、事例、または例示としての役割を果たす」という意味で使用されている。「実例的な」ものとして、本明細書に説明された任意の態様は、他の態様に対して好ましいまたは有利なものとして必ずしも解釈されるべきではない。
【００２５】
[0029]  本明細書に説明される技法は、符号分割多元接続（ＣＤＭＡ）、直交周波数分割多重（ＯＦＤＭ）、時分割多元接続（ＴＤＭＡ）、空間分割多元接続（ＳＤＭＡ）、単一キャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）、等のような様々なワイヤレス技術との組み合わせで使用され得る。複数のユーザ端末は、異なる（１）ＣＤＭＡのための直交符号チャネル（orthogonal code channels）、（２）ＴＤＭＡのための時間スロット、または（３）ＯＦＤＭのためのサブ帯域、を介してデータを同時に送信／受信することができる。ＣＤＭＡシステムは、ＩＳ−２０００、ＩＳ−９５、ＩＳ−８５６、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、また他のいくつかの標準規格をインプリメントし得る。ＯＦＤＭシステムは、米国電気電子学会（ＩＥＥＥ）８０２．１１、ＩＥＥＥ８０２．１６、（例えば、ＴＤＤおよび／またはＦＤＤモードの）ロングターム・エボリューション（ＬＴＥ）、または他のいくつかの標準規格をインプリメントし得る。ＴＤＭＡシステムは、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））、または他のいくつかの標準規格をインプリメントし得る。これらの様々な標準規格は、当該技術分野において既知のものである。
【００２６】
例示的なワイヤレスシステム
[0030]  図１は、アクセスポイントおよびユーザ端末を有するワイヤレス通信システム１００を例示する。簡潔にするために、図１には１つのアクセスポイント１１０のみが示されている。アクセスポイント（ＡＰ）は、概して、ユーザ端末と通信する固定局であり、基地局（ＢＳ）、進化型ノードＢ（ｅＮＢ）、または他の何らかの用語でも称され得る。ユーザ端末（ＵＴ）は、固定またはモバイルであり得、モバイル局（ＭＳ）、アクセス端末、ユーザ機器（ＵＥ）、局（ＳＴＡ）、クライアント、ワイヤレスデバイス、または他の何らかの用語でも称され得る。ユーザ端末は、セルラ電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、タブレット、パーソナルコンピュータ、等のような、ワイヤレスデバイスであり得る。
【００２７】
[0031]  アクセスポイント１１０は、ダウンリンクおよびアップリンク上で任意の所与の瞬間に１つまたは複数のユーザ端末１２０と通信し得る。ダウンリンク（すなわち、順方向リンク）は、アクセスポイントからユーザ端末までの通信リンクであり、アップリンク（すなわち、逆方向リンク）は、ユーザ端末からアクセスポイントまでの通信リンクである。ユーザ端末は、また、別のユーザ端末とピアツーピアで通信し得る。システムコントローラ１３０は、アクセスポイントに結合し、アクセスポイントに対する調整および制御を提供する。
【００２８】
[0032]  システム１００は、ダウンリンクおよびアップリンク上でのデータ伝送のために、複数の送信アンテナおよび複数の受信アンテナを採用する。アクセスポイント１１０は、ダウンリンク伝送のための送信ダイバーシティ、および／またはアップリンク伝送のための受信ダイバーシティを達成するためにＮap個のアンテナを装備し得る。Ｎu個の選択されたユーザ端末１２０のセットは、ダウンリンク伝送を受信し、アップリンク伝送を送信し得る。選択された各ユーザ端末は、アクセスポイントにユーザ固有のデータを送信し、および／またはアクセスポイントからユーザ固有のデータを受信する。一般に、選択された各ユーザ端末は、１つまたは複数のアンテナ（すなわち、Ｎut≧１）を装備し得る。選択されたＮu個のユーザ端末は、同じ数または異なる数のアンテナを有することができる。
【００２９】
[0033]  ワイヤレスシステム１００は、時分割複信（ＴＤＤ）システムまたは周波数分割複信（ＦＤＤ）システムであリ得る。ＴＤＤシステムでは、ダウンリンクおよびアップリンクは、同じ周波数帯域を共有する。ＦＤＤシステムでは、ダウンリンクおよびアップリンクは、異なる周波数帯域を使用する。システム１００は、また、伝送のために、単一のキャリアまたは複数のキャリアも利用し得る。各ユーザ端末は、（例えば、コストを低く抑えるために）単一のアンテナを、または（例えば、追加のコストがサポートされることができる場合には）複数のアンテナを装備し得る。
【００３０】
[0034]  図２は、ワイヤレスシステム１００におけるアクセスポイント１１０と２つのユーザ端末１２０ｍおよび１２０ｘとのブロック図を示す。アクセス端末１１０は、Ｎap個のアンテナ２２４ａ〜２２４ａｐを装備している。ユーザ端末１２０ｍは、Ｎut,m個のアンテナ２５２ｍａ〜２５２ｍｕを装備しており、ユーザ端末１２０ｘは、Ｎut,x個のアンテナ２５２ｘａ〜２５２ｘｕを装備している。アクセスポイント１１０は、ダウンリンクでは送信エンティティであり、アップリンクでは受信エンティティである。各ユーザ端末１２０は、アップリンクでは送信エンティティであり、ダウンリンクでは受信エンティティである。本明細書で使用される「送信エンティティ」は、周波数チャネルを介してデータを送信することが可能な、独立して動作される装置またはデバイスであり、「受信エンティティ」は、周波数チャネルを介してデータを受信することが可能な、独立して動作される装置またはデバイスである。以下の説明において、下付き文字「ｄｎ」はダウンリンクを表し、下付き文字「ｕｐ」はアップリンクを表し、Ｎup個のユーザ端末が、アップリンク上での同時伝送のために選択され、Ｎdn個のユーザ端末が、ダウンリンク上での同時伝送のために選択されるが、Ｎupは、Ｎdnに等しいことも等しくないこともあり、ＮupおよびＮdnは、各スケジューリング間隔にわたって、変化することができ、または静的な値であることもある。ビームステアリングまたは他の何らかの空間処理技法が、アクセスポイントおよびユーザ端末において使用され得る。
【００３１】
[0035]  アップリンク上では、アップリンク伝送のために選択された各ユーザ端末１２０において、ＴＸデータプロセッサ２８８が、データソース２８６からトラフィックデータを受信し、コントローラ２８０から制御データを受信する。ＴＸデータプロセッサ２８８は、そのユーザ端末のために選択されたレートに関連付けられたコーディングおよび変調方式に基づいて、そのユーザ端末のためのトラフィックデータ｛ｄup｝を処理（例えば、符号化、インターリーブ、および変調）し、Ｎut,m個のアンテナのうちの１つに対してデータシンボルストリーム｛ｓup｝を提供する。トランシーバフロントエンド（ＴＸ／ＲＸ）２５４（無線周波数フロントエンド（ＲＦＦＥ：a radio frequency front end）としても知られている）は、アップリンク信号を生成するためにそれぞれのシンボルストリームを受信および処理（例えば、アナログにコンバート、増幅、フィルタリング、および周波数アップコンバート）する。トランシーバフロントエンド２５４は、また、例えば、ＲＦスイッチを介して送信ダイバーシティのためのＮut,m個のアンテナのうちの１つにアップリンク信号をルーティングし得る。コントローラ２８０は、トランシーバフロントエンド２５４内のルーティングを制御し得る。メモリ２８２は、ユーザ端末１２０のためのデータおよびプログラムコードを記憶し得、コントローラ２８０とインターフェースをとり（interface with）得る。
【００３２】
[0036]  Ｎup個のユーザ端末が、アップリンク上での同時伝送のためにスケジューリングされ得る。これらのユーザ端末の各々が、処理されたシンボルストリームのそれのセットをアップリンク上でアクセスポイントに送信する。
【００３３】
[0037]  アクセスポイント１１０において、Ｎap個のアンテナ２２４ａ〜２２４ａｐが、アップリンク上で送信するＮup個のすべてのユーザ端末からのアップリンク信号を受信する。受信ダイバーシティでは、トランシーバフロントエンド２２２は、アンテナ２２４のうちの１つから受信された信号を処理のために選択し得る。本開示のある特定の態様では、複数のアンテナ２２４から受信された信号の組み合わせは、強化された受信ダイバーシティのために組み合わされ得る。アクセスポイントのトランシーバフロントエンド２２２は、また、ユーザ端末のトランシーバフロントエンド２５４によって行われた処理に対して相補的な処理を行い、復元されたアップリンクデータシンボルストリームを提供する。復元されたアップリンクデータシンボルストリームは、ユーザ端末によって送信されたデータシンボルストリーム｛ｓup｝の推定値である。ＲＸデータプロセッサ２４２は、復号されたデータを取得するために、そのストリームに使用されたレートにしたがって、復元されたアップリンクデータシンボルストリームを処理（例えば、復調、デインターリーブ、および復号）する。各ユーザ端末のための復号されたデータは、記憶のためにデータシンク２４４に提供され、および／または、さらなる処理のためにコントローラ２３０に提供され得る。
【００３４】
[0038]  ダウンリンク上では、アクセスポイント１１０において、ＴＸデータプロセッサ２１０が、ダウンリンク伝送のためにスケジューリングされたＮdn個のユーザ端末のために、データソース２０８からトラフィックデータを受信し、コントローラ２３０から制御データを受信し、場合によってはスケジューラ２３４から他のデータを受信する。様々なタイプのデータが、異なるトランスポートチャネル上で送られ得る。ＴＸデータプロセッサ２１０は、各ユーザ端末のためのトラフィックデータを、そのユーザ端末のために選択されたレートに基づいて、処理（例えば、符号化、インターリーブ、および変調）する。ＴＸデータプロセッサ２１０は、Ｎap個のアンテナのうちの１つから送信されることになる、Ｎdn個のユーザ端末のうちの１つまたは複数に対しするダウンリンクデータシンボルストリームを提供し得る。トランシーバフロントエンド２２２は、ダウンリンク信号を生成するためにシンボルストリームを受信および処理（例えば、アナログにコンバート、増幅、フィルタリング、および周波数アップコンバート）する。トランシーバフロントエンド２２２は、また、例えば、ＲＦスイッチを介して送信ダイバーシティのためのＮap個のアンテナ２２４のうちの１つまたは複数にダウンリンク信号をルーティングし得る。コントローラ２３０は、トランシーバフロントエンド２２２内のルーティングを制御し得る。メモリ２３２は、アクセスポイント１１０のためのデータおよびプログラムコードを記憶し得、コントローラ２３０とインターフェースをとり得る。
【００３５】
[0039]  各ユーザ端末１２０において、Ｎut,m個のアンテナ２５２が、アクセスポイント１１０からダウンリンク信号を受信する。受信ダイバーシティでは、ユーザ端末１２０において、トランシーバフロントエンド２５４は、アンテナ２５２のうちの１つから受信された信号を処理のために選択し得る。本開示のある特定の態様では、複数のアンテナ２５２から受信された信号の組み合わせは、強化された受信ダイバーシティのために組み合わされ得る。ユーザ端末のトランシーバフロントエンド２５４は、また、アクセスポイントのトランシーバフロントエンド２２２によって行われた処理に対して相補的な処理を行い、復元されたダウンリンクデータシンボルストリームを提供する。ＲＸデータプロセッサ２７０は、ユーザ端末ための復号されたデータを取得するために、復元されたダウンリンクデータシンボルストリームを処理（例えば、復調、デインターリーブ、および復号）する。
【００３６】
[0040]  当業者は、本明細書に説明された技法が、ＴＤＭＡ、ＳＤＭＡ、直交周波数分割多元接続（ＯＦＤＭＡ）、ＣＤＭＡ、ＳＣ−ＦＤＭＡ、ＴＤ−ＳＣＤＭＡ、およびこれらの組み合わせのような、任意のタイプの多元接続方式を利用するシステムにおいて一般に適用され得ることを認識するであろう。
【００３７】
[0041]  図３は、本開示のある特定の態様にしたがった、図２のトランシーバフロントエンド２２２、２５４のような、例示的なトランシーバフロントエンド３００のブロック図である。トランシーバフロントエンド３００は、１つまたは複数のアンテナを介して信号を送信するための送信（ＴＸ）経路３０２（送信チェーンとしても知られる）と、そのアンテナを介して信号を受信するための受信（ＲＸ）経路３０４（受信チェーンとしても知られる）とを含む。ＴＸ経路３０２およびＲＸ経路３０４がアンテナ３０３を共有するとき、それら経路は、インターフェース３０６を介してアンテナと接続され得、それは、デュプレクサ、スイッチ、ダイプレクサ（a diplexer）、および同様のもののような、様々な適切なＲＦデバイスのうちの任意のものを含み得る。
【００３８】
[0042]  デジタルアナログコンバータ（ＤＡＣ）３０８から同相（Ｉ：in-phase）または直交（Ｑ：quadrature）ベースバンドアナログ信号を受信するので、ＴＸ経路３０２は、ベースバンドフィルタ（ＢＢＦ）３１０、ミキサ３１２、駆動増幅器（ＤＡ）３１４、および電力増幅器３１６を含み得る。ＢＢＦ３１０、ミキサ３１２、およびＤＡ３１４は、無線周波数集積回路（ＲＦＩＣ）に含まれ得るが、ＰＡ３１６は、しばしばＲＦＩＣの外部にある。ＢＢＦ３１０は、ＤＡＣ３０８から受信されたベースバンド信号をフィルタリングし、ミキサ３１２は、関心のあるベースバンド信号を異なる周波数にコンバート（例えば、ベースバンドからＲＦにアップコンバート）するために、フィルタリングされたベースバンド信号を送信局部発振器（ＬＯ）信号と混合する。この周波数コンバートプロセスは、ＬＯ周波数と関心のある信号の周波数との和周波数および差周波数を生成する。和周波数および差周波数は、うなり周波数（beat frequencies）と称される。うなり周波数は、ミキサ３１２によって出力された信号が通常ＲＦ信号であるように、通常、ＲＦレンジの中にあり、それらは、アンテナ３０３による送信の前にＤＡ３１４によって、およびＰＡ３１６によって増幅される。
【００３９】
[0043]  ＲＦ経路３０４は、低雑音増幅器（ＬＮＡ）３２２、ミキサ３２４、およびベースバンドフィルタ（ＢＢＦ）３２６を含む。ＬＮＡ３２２、ミキサ３２４、およびＢＢＦ３２６は、無線周波数集積回路（ＲＦＩＣ）に含まれ得、これは、ＴＸ経路コンポーネントを含む同じＲＦＩＣであることもないこともある。アンテナ３０３を介して受信されたＲＦ信号は、ＬＮＡ３２２によって増幅され得、ミキサ３２４は、関心のあるＲＦ信号を異なるベースバンド周波数にコンバート（すなわち、ダウンコンバート）するために、増幅されたＲＦ信号を受信局部発振器（ＬＯ）信号と混合する。ミキサ３２４によって出力されたベースバンド信号は、デジタル信号処理のためにアナログデジタルコンバータ（ＡＤＣ）３２８によってデジタルＩ信号またはＱ信号にコンバートされる前に、ＢＢＦ３２６によってフィルタリングされ得る。
【００４０】
[0044]  ＬＯの出力が周波数において安定した状態を保つことが望ましいが、異なる周波数に同調させることは、可変周波数発振器を使用することを示し、これは、安定性と同調性との間の妥協を伴う。現代のシステムは、特定の同調レンジで安定した同調可能なＬＯを生成するために、電圧制御発振器（ＶＣＯ）を有する周波数シンセサイザを採用する。よって、送信ＬＯは、ＴＸ周波数シンセサイザ３１８によって通常生成され、これは、ミキサ３１２においてベースバンド信号と混合される前に、増幅器３２０によってバッファまたは増幅され得る。同様に、受信ＬＯは、ＲＸ周波数シンセサイザ３３０によって通常生成され、これは、ミキサ３２４においてＲＦ信号と混合される前に、増幅器３３２によってバッファまたは増幅され得る。
【００４１】
例示的な完全差動位相検出器
[0045]  乗算遅延ロックループ（ＭＤＬＬ）は、基準信号の周波数の整数の倍数である周波数を有する出力信号を生成するために使用され得る。図４は、位相検出器として遅延（Ｄ）フリップフロップを使用する例示的なＭＤＬＬ４００のブロック図である。マルチプレクサ４０２は、入力として基準信号（ｒｅｆ）および遅延線４０４からのフィードバック信号（ｆｂ）を受信し得る。マルチプレクサ４０２は、選択論理ブロック４０６からの選択信号（ｓｅｌ）によって制御され得、それは、基準信号または遅延線フィードバックのいずれかを遅延線４０４に出力することを命じる。基準信号が選択された場合、遅延線４０４は、基準信号のエッジによってトリガされ得る。フィードバック信号が選択された場合、遅延線４０４は、発振器として機能し得る。ＭＤＬＬを用いて信号を周波数乗算（frequency multiply）するために、Ｍ番目のエッジが基準信号のエッジによって置き換えられ、Ｍ番目のエッジは、遅延線の遅延を調整するために基準エッジ（reference edge）と比較される。
【００４２】
[0046]  基準信号および遅延線フィードバックは、バンバン位相検出器のような、位相検出器４０８に提供され得、これは、通常、図示されているような遅延（Ｄ）フリップフロップを用いてインプリメントされる。位相検出器４０８において、基準信号は、Ｄフリップフロップへのクロック入力として使用され得、遅延線フィードバックはデータ入力として使用され得る。このように、位相検出器４０８は、基準信号のエッジおよび遅延線フィードバックのエッジを効率的に比較し、ＤフリップフロップのＱ出力は、遅延線フィードバックが基準信号より先行しているか、遅れているか、または基準信号と同相であるかを示す。この比較に基づいて、遅延線４０４の遅延が調整され得る。
【００４３】
[0047]  Ｄフリップフロップを用いて位相検出器４０８をインプリメントすることは、完全差動設計を提供しない。したがって、位相検出器はオフセットを有することもあり、これは、ロックされたときに有限位相／遅延エラー（a finite phase/delay error）をもたらし得る。これは、ＭＤＬＬにおける基準スパーレベル（the reference spur level）を増加させることもあり、ＤＬＬにおけるクロックジッター（clock jitter）の一因に著しくなるときもあり得る。
【００４４】
[0048]  したがって、必要とされるものは、位相ロックループ（ＰＬＬ）またはＤＬＬにおけるクロックジッタを回避するために、および、基準スパーレベルを減少させるためために決定性（deterministic）入力オフセットを除去するために、ＰＬＬまたはＤＬＬにおいて使用されることができる完全差動位相検出器である。
【００４５】
[0049]  本開示のある特定の態様は、標準的なデジタルセルを使用する完全差動位相検出回路を提供し、これは、オフセットを除去し、基準スパーレベルを減少させることができる。完全差動位相検出器をインプリメントするために、セット−リセット（Ｓ−Ｒ）ラッチ・トポロジが採用され得、これは平衡構造（a balanced structure）を有する。さらに、ＭＤＬＬからのフィードバックエッジが基準エッジよりも高い周波数を有することもあるので、位相検出器は、基準エッジと比較するための正しいフィードバックエッジを選択するように設計され得る。さらに、Ｓ−Ｒラッチがレベルセンシティブ（level sensitive）であり得るので、位相検出器において採用されるＳ−Ｒラッチは、基準信号およびフィードバック信号の両方の立ち上がりエッジにのみ応答し得る。
【００４６】
[0050]  図５は、本開示の態様による、完全差動位相検出回路を用いてインプリメントされる例示的なＭＤＬＬ５００のブロック図である。ＭＤＬＬ５００は、マルチプレクサ４０２、遅延線４０４、選択論理ブロック４０６、およびバンバン位相検出器（ＢＢＰＤ）５０２を含み得る。マルチプレクサ４０２、遅延線４０４、および選択論理ブロック４０６は、上述のように機能し得る。ＢＢＰＤ５０２の入力における論理ＡＮＤゲート５０４は、選択信号を再使用することによって基準信号およびフィードバック信号をゲート制御する（gate）ことができ、これは、比較のための正しいエッジを選ぶ。ＡＮＤゲート５０４の出力は、第１および第２の出力を有するＳ−Ｒラッチ５０６（例えば、相互結合されたＮＡＮＤゲート５０８から成る）への入力として提供される。第１および第２の出力は、論理インバータ５１０によって反転され、例えば、遅延（Ｄ）フリップフロップ５１２であり得るフリップフロップに提供され得る。例えば、Ｓ−Ｒラッチ５０６からの第１の出力は、論理インバータ５１０を介してＤフリップフロップ５１２のクロック入力に提供され得、Ｓ−Ｒラッチからの第２の出力は、Ｄフリップフロップのリセット入力に提供され得る。Ｄフリップフロップ５１２のデータ入力は、論理高レベルに保持され得る。これら入力に基づいて、Ｄフリップフロップの論理出力は、遅延した信号が基準信号より先行しているか遅れているかを示し得る。
【００４７】
[0051]  ＢＢＰＤ５０２の動作中、フィードバック信号が基準信号よりも早い場合、「ｆａｓｔ＿ｅｄｇｅ」上に立ち上がりエッジがあり得、これは、Ｄフリップフロップ５１２の出力を論理高レベル（「早い」を示す）に変更し得る。対照的に、フィードバック信号が基準信号よりも遅い場合、「ｓｌｏｗ＿ｅｄｇｅ」上に立ち上がりエッジがあり得、これは、Ｄフリップフロップ５１２を論理低レベル（「遅い」を示す）にリセットし得る。Ｄフリップフロップ５１２が「ｆａｓｔ＿ｅｄｇｅ」または「ｓｌｏｗ＿ｅｄｇｅ」のいずれかの立ち上がりエッジにのみ反応するので、選択信号が高から低になる（goes from high to low）場合には、遅延した信号が基準信号より先行しているか遅れているかどうかの決定が保たれるように、ＢＢＰＤ５０２の出力は影響を受けないこともある。言い換えると、ＢＢＰＤ５０２は、適切な判断を行うためにセルフタイム（self-timed）され得る。
【００４８】
[0052]  ＢＢＰＤ５０２が標準的なデジタルセル（例えば、ＡＮＤゲート５０４、Ｓ−Ｒラッチ５０６のＮＡＮＤゲート５０８、論理インバータ５１０）で組み立てられているので、位相検出器は、異なるプロセスノードに移植する（port）のが簡単である。
【００４９】
[0053]  ある特定の態様では、ＢＢＰＤ５０２のＡＮＤゲート５０４は、バッファの出力におけるプルダウン抵抗器（pull-down resistors）を用いて、トライステートバッファ（tri-state buffers）と置き換えられ得る。
【００５０】
[0054]  上述された様々な動作または方法は、対応する機能を実行することが可能な任意の適切な手段によって実行され得る。この手段は、限定ではなく、回路、特定用途向け集積回路（ＡＳＩＣ）、または、プロセッサを含む、様々なハードウェアおよび／または（１つまたは複数の）ソフトウェアコンポーネントならびに／あるいは（１つまたは複数の）モジュールを含み得る。概して、図面に例示された動作がある場合、それらの動作は、同様に番号付けされた対応するカウンターパート・ミーンズ・プラス・ファンクション・コンポーネント（counterpart means-plus-function components）を有し得る。
【００５１】
[0055]  例えば、送信するための手段は、送信機（例えば、図２に図示されたユーザ端末１２０のトランシーバフロントエンド２５４、または図２に示されたアクセスポイント１１０のトランシーバフロントエンド２２２）、および／またはアンテナ（例えば、図２に描かれたユーザ端末１２０ｍのアンテナ２５２ｍａ〜２５２ｍｕ、または図２に例示されたアクセスポイント１１０のアンテナ２２４ａ〜２２４ａｐ）を備え得る。受信するための手段は、受信機（例えば、図２に図示されたユーザ端末１２０のトランシーバフロントエンド２５４、または図２に示されたアクセスポイント１１０のトランシーバフロントエンド２２２）、および／またはアンテナ（例えば、図２に描かれたユーザ端末１２０ｍのアンテナ２５２ｍａ〜２５２ｍｕ、または図２に例示されたアクセスポイント１１０のアンテナ２２４ａ〜２２４ａｐ）を備え得る。処理するための手段または決定するための手段は、処理システムを備え得、これは、図２に例示されたユーザ端末１２０のＲＸデータプロセッサ２７０、ＴＸデータプロセッサ２８８、および／またはコントローラ２８０のような、１つまたは複数のプロセッサを含み得る。
【００５２】
[0056]  本明細書に使用される、「決定すること」という用語は、幅広いアクションを包含する。例えば、「決定すること」は、計算すること、算出すること、処理すること、導出すること、調査すること、ルックアップすること（例えば、テーブル、データベース、または別のデータ構造内をルックアップすること）、確かめること、および同様のことを含み得る。また、「決定すること」は、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ内のデータにアクセスすること）、および同様のことを含み得る。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立すること、および同様のことを含み得る。
【００５３】
[0057]  本明細書で使用される、項目のリスト「のうちの少なくとも１つ」を指すフレーズは、単一のメンバを含む、それらの項目の任意の組み合わせを指す。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃをカバーするように意図されている。
【００５４】
[0058]  本開示に関連して説明された様々な例示的な論理ブロック、モジュール、および回路は、本明細書で説明された機能を実行するように設計された、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス（ＰＬＤ）、離散ゲートまたはトランジスタ論理、離散ハードウェアコンポーネント、またはこれらの任意の組み合わせを用いて、インプリメントまたは実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、その代わりに、プロセッサは、商業的に利用可能な任意のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、また、例えば、ＤＳＰとマクロプロセッサの組み合わせといった、コンピューティングデバイスの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つまたは複数のマイクロプロセッサ、または他の任意のそのような構成としてインプリメントされ得る。
【００５５】
[0059]  本明細書に開示された方法は、説明された方法を達成するための１つまたは複数のステップまたはアクションを備える。方法のステップおよび／またはアクションは、特許請求の範囲から逸脱せずに、互いに入れ替えられ得る。言い換えると、ステップまたはアクションの特定の順序が指定されていない限り、特定のステップおよび/またはアクションの順序および/または使用は、特許請求の範囲から逸脱することなく修正され得る。
【００５６】
[0060]  説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせにインプリメントされ得る。ハードウェアにインプリメントされる場合、例示的なハードウェア構成は、ワイヤレスノード内に処理システムを備え得る。処理システムは、バスアーキテクチャを用いてインプリメントされ得る。バスは、処理システムの特定の用途および全体的な設計制約に依存して、任意の数の相互接続バスおよびブリッジを含み得る。バスは、プロセッサ、機械可読媒体、およびバスインターフェースを含む様々な回路をリンクさせ得る。バスインターフェースは、ネットワークアダプタを、バスを介して、特に、処理システムに接続するように使用され得る。ネットワークアダプタは、ＰＨＹレイヤの信号処理機能をインプリメントするように使用され得る。ユーザ端末１２０（図１参照）のケースにおいて、ユーザインターフェース（例えば、キーパッド、ディスプレイ、マウス、ジョイスティック、等）もまた、バスに接続され得る。バスはまた、タイミングソース、周辺機器、電圧レギュレータ、電力管理回路、および同様のものといった、他の様々な回路をリンクさせることができるが、これらは、当該技術において周知であるので、これ以上説明されないであろう。
【００５７】
[0061]  処理システムは、プロセッサ機能を提供する１つまたは複数のマイクロプロセッサと、機械可読媒体の少なくとも一部分を提供する外部メモリとを有し、すべてが外部バスアーキテクチャを通して他のサポート回路とリンクされている、汎用処理システムとして構成され得る。代替として、処理システムは、プロセッサ、バスインターフェース、アクセス端末のケースではユーザインターフェース、サポート回路、および単一のチップに一体化された機械可読媒体の少なくとも一部分を有するＡＳＩＣ（特定用途向け集積回路）でインプリメントされ得るか、または、１つまたは複数のＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＰＬＤ（プログラムマブル論理デバイス）、コントローラ、ステートマシン、ゲート論理、離散ハードウェアコンポーネント、または、他の任意の適切な回路、あるいは本開示全体を通して説明されている様々な機能を行うことができる回路の任意の組み合わせでインプリメントされ得る。当業者は、システム全体に課せられた特定の用途および全体的な設計制約に依存して、処理システムに関する説明された機能をいかに最善にインプリメントするべきかを認識するであろう。
【００５８】
[0062]  本願の特許請求の範囲が、上に例示された構成およびコンポーネントそのものに限定されないことが理解されるべきである。様々な修正、変更、および変形が、本願の特許請求の範囲から逸脱せずに、上述された方法および装置の配列、動作、および詳細でなされ得る。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
位相検出回路であって、
基準信号のための第１の入力と、
前記基準信号と比較される入力信号のための第２の入力と、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記入力信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記第１の入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記第２の入力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、位相検出回路。
［Ｃ２］
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、Ｃ１に記載の回路。
［Ｃ３］
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータをさらに備える、Ｃ１に記載の回路。
［Ｃ４］
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータをさらに備える、Ｃ３に記載の回路。
［Ｃ５］
前記第１の入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートをさらに備える、Ｃ１に記載の回路。
［Ｃ６］
前記第２の入力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートをさらに備える、Ｃ５に記載の回路。
［Ｃ７］
イネーブル入力をさらに備え、前記イネーブル入力は、前記第１の論理ＡＮＤゲートにおいて前記第１の入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記第２の入力と論理的にＡＮＤ演算される、Ｃ６に記載の回路。
［Ｃ８］
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記第１の入力および第２の入力と接続される、Ｃ１に記載の回路。
［Ｃ９］
前記Ｓ−Ｒラッチは、前記基準信号および前記入力信号の立ち上がりエッジに応答するように構成される、Ｃ１に記載の回路。
［Ｃ１０］
前記Ｓ−Ｒラッチは、２つの相互結合された論理ＮＡＮＤゲートを備える、Ｃ１に記載の回路。
［Ｃ１１］
遅延ロックループ（ＤＬＬ）であって、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための位相検出回路と
を備え、前記位相検出回路は、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記遅延した信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記ＤＬＬの前記入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記ＤＬＬの前記出力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、ＤＬＬ。
［Ｃ１２］
前記ＤＬＬは、前記ＤＬＬの前記出力における前記遅延した信号が、乗率で乗算された前記基準信号の周波数に等しい周波数を有するように構成された乗算ＤＬＬ（ＭＤＬＬ）である、Ｃ１１に記載のＤＬＬ。
［Ｃ１３］
前記選択論理は、前記遅延した信号の各立ち下がりエッジで１だけ値を増分するカウンタを備え、前記選択論理は、前記カウンタの前記値が前記乗率に等しくなった後に論理高レベルで前記選択信号を出力し、前記遅延した信号の次の立ち上がりエッジで、前記カウンタの前記値は０にリセットされ、前記選択論理は、論理低レベルで前記選択信号を出力する、Ｃ１２に記載のＤＬＬ。
［Ｃ１４］
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、Ｃ１１に記載のＤＬＬ。
［Ｃ１５］
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータと、
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータと
をさらに備える、Ｃ１１に記載のＤＬＬ。
［Ｃ１６］
前記ＤＬＬの前記入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートと、
前記ＤＬＬの前記出力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートと
をさらに備える、Ｃ１１に記載のＤＬＬ。
［Ｃ１７］
前記選択信号は、前記第１の論理ＡＮＤゲートにおいて前記ＤＬＬの前記入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記ＤＬＬの前記出力と論理的にＡＮＤ演算される、Ｃ１６に記載のＤＬＬ。
［Ｃ１８］
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記ＤＬＬの前記入力および前記ＤＬＬの前記出力と接続される、Ｃ１１に記載のＤＬＬ。
［Ｃ１９］
前記Ｓ−Ｒラッチは、前記基準信号および前記遅延した信号の立ち上がりエッジに応答するように構成される、Ｃ１１に記載のＤＬＬ。
［Ｃ２０］
ワイヤレス通信のための装置であって、
少なくとも１つのアンテナと、
前記少なくとも１つのアンテナを介して信号を受信するための受信機または信号を送信するための送信機のうちの少なくとも１つと
を備え、ここにおいて、前記受信機または前記送信機のうちの前記少なくとも１つは、遅延ロックループ（ＤＬＬ）を備え、前記ＤＬＬは、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための位相検出回路と
を備え、前記位相検出回路は、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記遅延した信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記ＤＬＬの前記入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記ＤＬＬの前記出力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、装置。
【図１】
0006526024.tif 000002
【図２】
0006526024.tif 000003
【図３】
0006526024.tif 000004
【図４】
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【図５】
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