(57)【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルと、
電界効果トランジスタと、
を含み、
半導体基板と、
前記半導体基板上に形成され、かつ、電荷蓄積膜を含む絶縁膜と、
前記絶縁膜上に形成された、前記メモリセル用の第１ゲート電極と、
前記第１ゲート電極の側壁に形成され、かつ、前記電荷蓄積膜と接する酸化シリコン膜を含む第１オフセットスペーサと、
前記半導体基板上に形成され、かつ、金属化合物を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記電界効果トランジスタ用の第２ゲート電極と、
前記第２ゲート電極の側壁に形成され、かつ、前記ゲート絶縁膜と接する窒化シリコン膜を含む第２オフセットスペーサと、
を有する、半導体装置の製造方法であって、
（ａ）前記メモリセルが形成されるメモリセル形成領域と、前記電界効果トランジスタが形成される周辺回路形成領域とを有する半導体基板を用意する工程、
（ｂ）前記メモリセル形成領域の前記半導体基板上に、前記電荷蓄積膜を含む前記絶縁膜を形成する工程、
（ｃ）前記メモリセル形成領域において、前記絶縁膜上に前記第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記周辺回路形成領域の前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記周辺回路形成領域において、前記第１絶縁膜上にダミーゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記メモリセル形成領域において、前記第１ゲート電極の側壁と前記電荷蓄積膜の側面端部とに接する前記酸化シリコン膜を含む前記第１オフセットスペーサを形成する工程、
（ｇ）前記（ｅ）工程の後、前記周辺回路形成領域において、前記ダミーゲート電極の側壁と前記第１絶縁膜の側面端部とに接する前記窒化シリコン膜を含む前記第２オフセットスペーサを形成する工程、
（ｈ）前記（ｆ）工程および前記（ｇ）工程の後、前記ダミーゲート電極を前記第２ゲート電極に置換する工程、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程で形成される前記第１絶縁膜は、前記金属化合物を含む前記ゲート絶縁膜であり、
前記（ｇ）工程は、前記（ｆ）工程の後に実施され、
前記第１オフセットスペーサは、
前記酸化シリコン膜と、
前記酸化シリコン膜上に形成された前記窒化シリコン膜と、
から形成され、
前記第２オフセットスペーサは、前記窒化シリコン膜から形成されている、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程で形成される前記第１絶縁膜は、前記金属化合物を含む前記ゲート絶縁膜であり、
前記（ｆ）工程は、前記（ｇ）工程の後に実施され、
前記第１オフセットスペーサは、前記酸化シリコン膜から形成され、
前記第２オフセットスペーサは、
前記窒化シリコン膜と、
前記窒化シリコン膜上に形成された前記酸化シリコン膜と、
から形成されている、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程で形成される前記第１絶縁膜は、第１酸化シリコン膜であり、
前記（ｈ）工程は、
（ｈ１）前記ダミーゲート電極を覆う層間絶縁膜を形成する工程、
（ｈ２）前記層間絶縁膜の表面を研磨することにより、前記ダミーゲート電極の上面を露出する工程、
（ｈ３）前記ダミーゲート電極を除去することにより溝を形成する工程、
（ｈ４）前記溝の内壁に前記金属化合物を含む前記ゲート絶縁膜を形成する工程、
（ｈ５）前記ゲート絶縁膜を介して、前記溝を埋め込む前記第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
（ｉ）前記（ｃ）工程の後、露出する前記絶縁膜を除去する工程を有し、
前記（ｉ）工程では、前記絶縁膜の側面端部が前記第１ゲート電極の側面よりも後退する結果、前記第１ゲート電極の側面下部に窪み部が形成され、
前記（ｆ）工程では、前記窪み部に前記酸化シリコン膜が埋め込まれる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、電気的に書き換え可能な不揮発性メモリを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有している。そして、不揮発性メモリは、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００３】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等が挙げられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。
【０００４】
例えば、特開２０１４−１５４７９０号公報（特許文献１）には、ＭＯＮＯＳ型トランジスタからなるメモリセルと、ロジック回路に代表される周辺回路を構成するＭＯＳトランジスタとを混載する技術が記載されている。
【０００５】
特開２０１３−０２６４９４号公報（特許文献２）には、オフセットスペーサに関する技術が記載されており、オフセットスペーサとして酸化シリコン膜を適用した場合、特に、ゲート絶縁膜に高誘電率膜を使用したＭＩＳＦＥＴにおいて、ゲート絶縁膜の特性変動が生じることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１５４７９０号公報
【特許文献２】特開２０１３−０２６４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲート絶縁膜に金属化合物を含む高誘電率膜を使用し、かつ、ゲート電極に金属膜を使用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）（以下、ＨＫＭＧ−ＭＩＳＦＥＴという）がスケーリングの進んだ３２ｎｍノード以降のＣＭＯＳ回路に使用される。例えば、不揮発性メモリを含むシステムが形成された半導体装置では、同一の半導体基板上に、ＭＯＮＯＳ型トランジスタとＨＫＭＧ−ＭＩＳＦＥＴとを混載することが行なわれる。ここで、ＭＯＮＯＳ型トランジスタやＨＫＭＧ−ＭＩＳＦＥＴのエクステンション領域を形成する際には、実効的なチャネル長を確保して、短チャネル効果を抑制する観点から、ゲート電極の側壁にオフセットスペーサを形成した状態でイオン注入が実施される。このとき、工程の簡略化の観点から、ＭＯＮＯＳ型トランジスタに使用されるオフセットスペーサと、ＨＫＭＧ−ＭＩＳＦＥＴに使用されるオフセットスペーサとを同一材料から形成することが考えられる。
【０００８】
ところが、例えば、オフセットスペーサを同一材料の酸化シリコン膜から形成する場合、ＨＫＭＧ−ＭＩＳＦＥＴにおいて、不純物活性化のための熱処理などの際、オフセットスペーサを構成する酸化シリコン膜に由来する酸素がゲート絶縁膜に侵入して、ゲート絶縁膜の特性変動が生じることが懸念される。特に、ゲート絶縁膜に金属化合物を含む高誘電率膜を使用したＨＫＭＧ−ＭＩＳＦＥＴでは、オフセットスペーサからゲート絶縁膜への酸素の侵入に起因する特性変動が顕在化する。このことから、ＨＫＭＧ−ＭＩＳＦＥＴのオフセットスペーサには、酸化シリコン膜を使用しないことが望ましいことになる。
【０００９】
一方、例えば、オフセットスペーサを同一材料の窒化シリコン膜から形成する場合、ＭＯＮＯＳ型トランジスタにおいては、ゲート電極の側壁に接するように窒化シリコン膜からなるオフセットスペーサが形成されることになる。この場合、窒化シリコン膜は、電荷蓄積機能があることから、書き込み動作時に発生したホットエレクトロンが、ゲート電極の端部近傍において、窒化シリコン膜からなるオフセットスペーサに捕獲される可能性がある。そして、書き込み動作を繰り返すうちに、オフセットスペーサに電子がさらに蓄積され、ゲート電極の端部近傍のしきい値電圧が上昇することが懸念される。このようなしきい値電圧の上昇は、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス（ｇｍ）の劣化および読み出し電流の減少を招くことになる。このことから、ＭＯＮＯＳ型トランジスタのオフセットスペーサには、窒化シリコン膜を使用しないことが望ましいことになる。
【００１０】
以上のことから、ＭＯＮＯＳ型トランジスタおよびＨＫＭＧ−ＭＩＳＦＥＴの両方の特性向上を図る観点から、オフセットスペーサに対する工夫を施すことが望まれる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態における半導体装置では、ＭＯＮＯＳ型トランジスタのオフセットスペーサは、酸化シリコン膜の単層膜、あるいは、酸化シリコン膜を含む積層膜から形成され、ＨＫＭＧ−ＭＩＳＦＥＴのオフセットスペーサは、窒化シリコン膜から形成される。
【００１３】
また、一実施の形態における半導体装置の製造方法は、メモリセル形成領域において、電荷蓄積膜の側面端部に接する酸化シリコン膜を形成する工程と、周辺回路形成領域において、ゲート絶縁膜の側面端部に接する窒化シリコン膜を形成する工程とを備える。
【発明の効果】
【００１４】
一実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】実施の形態１における半導体装置のデバイス構造例を説明する断面図である。
【図３】実施の形態１におけるメモリセルの模式的な回路構成を示す図である。
【図４】実施の形態１の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】変形例における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態４における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２２】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２３】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２４】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２５】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作をさせることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２６】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２７】
＜半導体装置のデバイス構造＞
図２は、本実施の形態１における半導体装置のデバイス構造例を説明する断面図である。図２では、メモリセル形成領域ＭＣＲに形成されているメモリセルＭＣ１と、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴＱ１とが図示されている。
【００２８】
本実施の形態１における半導体装置は、図１に示す半導体チップＣＨＰに形成されており、図２のメモリセルＭＣ１は、例えば、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリセルである。一方、図２に示すＭＩＳＦＥＴＱ１は、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴである。周辺回路形成領域ＰＥＲとは、周辺回路が形成されている領域を示している。具体的に、不揮発性メモリは、メモリセルがアレイ状（行列状）に形成されたメモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲに形成されているメモリセルＭＣ１を制御する周辺回路が形成された周辺回路形成領域ＰＥＲから構成されている。そして、この周辺回路形成領域ＰＥＲに形成された周辺回路には、メモリセルＭＣ１のコントロールゲート電極などに印加する電圧を制御するワードドライバや、メモリセルＭＣ１からの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路などから構成されている。したがって、図２に示す周辺回路形成領域ＰＥＲには、例えば、ワードドライバ、センスアンプあるいは制御回路などを構成するＭＩＳＦＥＴＱ１が図示されている。
【００２９】
なお、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴを例に挙げて説明するが、ｐチャネル型ＭＩＳＦＥＴも形成されていてもよい。ただし、ｐチャネル型ＭＩＳＦＥＴのデバイス構造は、基本的に、ｎチャネル型ＭＩＳＦＥＴの構成要素（半導体領域等）の導電型を逆にしたデバイス構造である点等を考慮して、その説明は省略している。
【００３０】
まず、図２において、メモリセル形成領域ＭＣＲに形成されているメモリセルＭＣ１の構成について説明する。図２に示すように、半導体基板１Ｓ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルＭＣ１が形成されている。このメモリセルＭＣ１は、メモリセルＭＣ１を選択する選択部と情報を記憶する記憶部から構成されている。
【００３１】
始めに、メモリセルＭＣ１を選択する選択部の構成について説明する。メモリセルＭＣ１は、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にコントロールゲート電極（制御電極）ＣＧが形成されている。
【００３２】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜、および、ポリシリコン膜の表面に形成されたシリサイド膜から形成されている。
【００３３】
上述したコントロールゲート電極ＣＧは、メモリセルＭＣ１を選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルＭＣ１を選択し、選択したメモリセルＭＣ１に対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３４】
次に、メモリセルＭＣ１の記憶部の構成について説明する。ゲート絶縁膜ＧＯＸ１とコントロールゲート電極ＣＧからなる積層構造体の片側の側壁（右側の側壁）には、積層絶縁膜を介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、積層構造体の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているシリサイド膜から形成されている。シリサイド膜は、メモリゲート電極ＭＧの低抵抗化のために形成され、例えば、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）で構成されているが、これに限らず、コバルトシリサイド膜やニッケルシリサイド膜から構成することもできる。
【００３５】
積層構造体の片側の側壁とメモリゲート電極ＭＧの間に形成された第１部分と、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成された第２部分とを有する積層絶縁膜が形成されている。この積層絶縁膜の第１部分は、コントロールゲート電極ＣＧと接する絶縁膜ＢＩＦと、メモリゲート電極ＭＧと接する絶縁膜ＴＩＦと、絶縁膜ＢＩＦと絶縁膜ＴＩＦとに挟まれる電荷蓄積膜ＥＣＦとから形成されている。また、積層絶縁膜の第２部分は、半導体基板１Ｓ上に形成された絶縁膜ＢＩＦと、メモリゲート電極ＭＧの下層に形成された絶縁膜ＴＩＦと、絶縁膜ＢＩＦと絶縁膜ＴＩＦとに挟まれた電荷蓄積膜ＥＣＦとから形成されている。つまり、積層絶縁膜の第１部分と第２部分とは、ともに、絶縁膜ＢＩＦと絶縁膜ＴＩＦと電荷蓄積膜ＥＣＦとから形成されていることになる。
【００３６】
絶縁膜ＢＩＦは、例えば、酸化シリコン膜や酸窒化シリコン膜等の絶縁膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる絶縁膜ＢＩＦは、トンネル絶縁膜としての機能も有する。例えば、メモリセルＭＣ１の記憶部は、半導体基板１Ｓから絶縁膜ＢＩＦを介して電荷蓄積膜ＥＣＦに電子を注入したり、電荷蓄積膜ＥＣＦに正孔を注入したりして、情報の記憶や消去を行なうため、絶縁膜ＢＩＦは、トンネル絶縁膜としても機能する。
【００３７】
そして、この絶縁膜ＢＩＦ上に形成されている電荷蓄積膜ＥＣＦは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣＦを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルＭＣ１の記憶部は、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３８】
本実施の形態１では、電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ＥＣＦは、シリコンナノドットから構成してもよい。電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００３９】
従来、電荷蓄積膜ＥＣＦとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣＦとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣＦを取り囲む絶縁膜ＢＩＦあるいは絶縁膜ＴＩＦのどこか一部に欠陥があると、電荷蓄積膜ＥＣＦが導体膜であるため、異常リークにより電荷蓄積膜ＥＣＦに蓄積された電荷がすべて抜けてしまうことが起こる可能性がある。
【００４０】
そこで、電荷蓄積膜ＥＣＦとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣＦを取り巻く絶縁膜ＢＩＦや絶縁膜ＴＩＦ中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣＦの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣＦから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４１】
このような理由から、電荷蓄積膜ＥＣＦとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣＦとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣＦからの電荷の流出を防止するために設けられている絶縁膜ＢＩＦおよび絶縁膜ＴＩＦの膜厚を薄くすることができる。これにより、メモリセルＭＣ１を駆動する電圧を低電圧化することができる利点も有していることになる。
【００４２】
また、絶縁膜ＴＩＦは、電荷蓄積膜ＥＣＦとメモリゲート電極ＭＧとの間の絶縁性を確保するための絶縁膜である。この絶縁膜ＴＩＦは、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。したがって、絶縁膜ＢＩＦと絶縁膜ＴＩＦとは、同種類の膜から構成されていることになる。例えば、絶縁膜ＢＩＦと絶縁膜ＴＩＦとを、ともに、酸化シリコン膜から形成することができる。
【００４３】
次に、積層構造体の側壁のうち、一方の片側（右側）にはメモリゲート電極ＭＧが形成されているが、もう一方の片側（左側）には、オフセットスペーサＯＳ１が形成されており、このオフセットスペーサＯＳ１の外側にサイドウォールスペーサＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側（左側）には、積層絶縁膜を介して、積層構造体が形成されており、もう一方の片側（右側）には、オフセットスペーサＯＳ１が形成されており、このオフセットスペーサＯＳ１の外側にサイドウォールスペーサＳＷが形成されている。このとき、本実施の形態１において、メモリゲート電極ＭＧの右側に形成されているオフセットスペーサＯＳ１は、メモリゲート電極ＭＧの側壁および電荷蓄積膜ＥＣＦの側面端部と直接接触する酸化シリコン膜ＯＸＦ１と、この酸化シリコン膜ＯＸＦ１の外側に形成された窒化シリコン膜ＳＮＦ１とから構成されている。また、サイドウォールスペーサＳＷは、例えば、窒化シリコン膜ＳＮＦ２から構成される。
【００４４】
オフセットスペーサＯＳ１およびサイドウォールスペーサＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはシリサイド膜ＳＬ１が形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１とシリサイド膜ＳＬ１によって、メモリセルのソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される。
【００４５】
ソース領域ＳＲ１とドレイン領域ＤＲ１とを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００４６】
ここで、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ１上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域ＳＲ１とドレイン領域ＤＲ１によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、絶縁膜ＢＩＦ、電荷蓄積膜ＥＣＦおよび絶縁膜ＴＩＦからなる積層絶縁膜と、この積層絶縁膜上に形成されているメモリゲート電極ＭＧと、上述したソース領域ＳＲ１およびドレイン領域ＤＲ１によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルＭＣ１の選択部は選択トランジスタから構成され、メモリセルＭＣ１の記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルＭＣ１が構成されている。
【００４７】
続いて、メモリセルＭＣ１と接続する配線構造について説明する。図２において、メモリセルＭＣ１と同層に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上に、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。なお、本明細書では、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２とを合わせてコンタクト層間絶縁膜と呼ぶことにする。
【００４８】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してドレイン領域ＤＲ１を構成するシリサイド膜ＳＬ１に達するコンタクトホールが形成されている。同様に、コンタクト層間絶縁膜には、ソース領域ＳＲ１を構成するシリサイド膜ＳＬ１に達するコンタクトホールも形成されている。
【００４９】
コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜とＳｉＯＣ膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧ１と電気的に接続される。
【００５０】
続いて、図２を参照しながら、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴＱ１の構成について説明する。
【００５１】
図２に示すように、周辺回路形成領域ＰＥＲでは、半導体基板１Ｓ上にｐ型ウェルＰＷＬ２が形成されている。ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００５２】
次に、ｐ型ウェルＰＷＬ２（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、絶縁膜ＩＦ１（酸化シリコン膜）からなる界面層と、界面層上に形成された高誘電率膜ＨＫから構成されている。そして、ゲート電極Ｇ１は、例えば、ゲート絶縁膜ＧＯＸ２上に形成されたバリアメタル膜ＢＭＦと、例えば、アルミニウム膜に代表される低抵抗な金属膜とから形成されている。
【００５３】
ここで、ゲート絶縁膜ＧＯＸ２の一部を構成する高誘電率膜ＨＫは、金属化合物膜を含む。例えば、高誘電率膜ＨＫは、窒化シリコン膜よりも誘電率の高い膜として定義され、金属酸化物に代表される金属化合物を含む膜から構成される。例えば、高誘電率膜ＨＫとして、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用される。ただし、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。
【００５４】
以上のことから、本実施の形態１におけるＭＩＳＦＥＴＱ１は、ＨＫＭＧ−ＭＩＳＦＥＴから構成されていることになる。
【００５５】
ゲート電極Ｇ１の両側の側壁には、例えば、窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ２が形成されており、このオフセットスペーサＯＳ２の外側に、窒化シリコン膜ＳＮＦ２からなるサイドウォールスペーサＳＷが形成されている。そして、オフセットスペーサＯＳ２直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極Ｇ１に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＮＲ２が形成されている。この深い高濃度不純物拡散領域ＮＲ２もｎ型半導体領域であり、サイドウォールスペーサＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲ２の表面には低抵抗化のためのシリサイド膜ＳＬ１が形成されている。一方の浅い低濃度不純物拡散領域ＥＸ２と一方の深い高濃度不純物拡散領域ＮＲ２とシリサイド膜ＳＬ１によりソース領域ＳＲ２が形成され、他方の浅い低濃度不純物拡散領域ＥＸ２と他方の深い高濃度不純物拡散領域ＮＲ２とシリサイド膜ＳＬ１によりドレイン領域ＤＲ２が形成される。このようにして、周辺回路形成領域ＰＥＲにＭＩＳＦＥＴＱ１が形成されている。
【００５６】
続いて、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴＱ１と接続する配線構造について説明する。ＭＩＳＦＥＴＱ１上には、ＭＩＳＦＥＴＱ１を覆うように、層間絶縁膜ＩＬ１と保護膜ＰＲＦと層間絶縁膜ＩＬ２とからなるコンタクト層間絶縁膜が形成されている。
【００５７】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してソース領域ＳＲ２やドレイン領域ＤＲ２を構成するシリサイド膜ＳＬ１に達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜とＳｉＯＣ膜とからなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線溝が形成されている。そして、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧ１と電気的に接続される。
【００５８】
＜不揮発性メモリの動作＞
次に、本実施の形態１における不揮発性メモリの動作例について説明する。図３は、本実施の形態１におけるメモリセルＭＣ１の模式的な回路構成を示す図である。また、図４は、本実施の形態１の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４に示す表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３に示すメモリセルＭＣ１のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および、ｐ型ウェルＰＷＬ１に印加するベース電圧Ｖｂが記載されている。
【００５９】
なお、図４の表に示した条件は、電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態１では、メモリトランジスタの電荷蓄積膜ＥＣＦへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００６０】
図４に示す表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応する。また、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応する。
【００６１】
ＳＳＩ方式は、電荷蓄積膜ＥＣＦにホットエレクトロンを注入することによってメモリセルＭＣ１の書込みを行う動作方式とみなすことができ、ＢＴＢＴ方式は、電荷蓄積膜ＥＣＦにホットホールを注入することによってメモリセルＭＣ１の消去を行う動作方式とみなすことができる。また、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作方式とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、電荷蓄積膜ＥＣＦにＦＮトンネル効果により電子を注入することによってメモリセルＭＣ１の書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、電荷蓄積膜ＥＣＦにＦＮトンネル効果によりホールを注入することによってメモリセルＭＣ１の消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００６２】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６３】
ＳＳＩ方式の書込みでは、例えば図４に示す表のＡの欄またはＢの欄の「書込動作電圧」で表される電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの電荷蓄積膜ＥＣＦ中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧ間の下のチャネル領域で発生し、メモリゲート電極ＭＧの下の電荷蓄積膜ＥＣＦにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積膜ＥＣＦ中のトラップ準位に捕獲され、これによって、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６４】
ＦＮ方式の書込みでは、例えば、図４に示す表のＣの欄またはＤの欄の「書込動作電圧」で表される電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて電荷蓄積膜ＥＣＦに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング現象により絶縁膜ＴＩＦをトンネリングして電荷蓄積膜ＥＣＦに注入される。そして、電子は、電荷蓄積膜ＥＣＦ中のトラップ準位に捕獲され、これによって、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６５】
なお、ＦＮ方式の書込みにおいて、半導体基板１Ｓから電子をトンネリングさせて電荷蓄積膜ＥＣＦに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば、図４に示す表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６６】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６７】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積膜ＥＣＦに注入することにより消去を行う。例えば、図４に示す表のＡの欄またはＣの欄の「消去動作電圧」に表される電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの電荷蓄積膜ＥＣＦにホールを注入し、これによって、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６８】
ＦＮ方式の消去では、例えば、図４に示す表のＢの欄またはＤの欄の「消去動作電圧」に表される電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて、電荷蓄積膜ＥＣＦに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリングにより絶縁膜ＴＩＦをトンネリングして電荷蓄積膜ＥＣＦ中に注入される。そして、ホールは、電荷蓄積膜ＥＣＦ中のトラップ準位に捕獲され、これによって、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００６９】
なお、ＦＮ方式の消去において、半導体基板１Ｓからホールをトンネリングさせて電荷蓄積膜ＥＣＦに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば、図４に示す表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００７０】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ、Ｃ、Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて電荷蓄積膜ＥＣＦに注入する場合には、絶縁膜ＴＩＦの膜厚を絶縁膜ＢＩＦの膜厚よりも薄くしておくことが望ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ、Ｃ、Ｄの場合）で半導体基板１Ｓから電荷をトンネリングさせて電荷蓄積膜ＥＣＦに注入する場合には、絶縁膜ＢＩＦの膜厚を絶縁膜ＴＩＦの膜厚よりも薄くしておくことが望ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、絶縁膜ＴＩＦの膜厚を絶縁膜ＢＩＦの膜厚以上としておくことが望ましい。
【００７１】
読出し時には、例えば、図４に示す表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に表される電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７２】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図２に示すように、メモリセルＭＣ１に形成されているオフセットスペーサＯＳ１と、ＭＩＳＦＥＴＱ１に形成されているオフセットスペーサＯＳ２とが異なる材料から構成されている点にある。
【００７３】
具体的には、図２に示すように、メモリセルＭＣ１に形成されているオフセットスペーサＯＳ１は、酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦ１との積層膜から形成され、特に、メモリゲート電極ＭＧの側壁および電荷蓄積膜ＥＣＦの側面端部と直接接するように酸化シリコン膜ＯＸＦ１が形成されている。一方、ＭＩＳＦＥＴＱ１に形成されているオフセットスペーサＯＳ２は、窒化シリコン膜ＳＮＦ１から形成されている。特に、ＭＩＳＦＥＴＱ１において、窒化シリコン膜ＳＮＦ１は、ゲート電極Ｇ１の側壁および高誘電率膜ＨＫの側面端部と直接接している。
【００７４】
これにより、以下に示す効果を得ることができる。すなわち、メモリセルＭＣ１においては、メモリゲート電極ＭＧの側壁および電荷蓄積膜ＥＣＦの側面端部と直接接するように酸化シリコン膜ＯＸＦ１が形成されている。言い換えれば、電荷蓄積膜ＥＣＦの側面端部に直接接するように窒化シリコン膜ＳＮＦ１は形成されていない。
【００７５】
ここで、例えば、電荷蓄積膜ＥＣＦの側面端部に窒化シリコン膜が直接接している場合、窒化シリコン膜は、電荷蓄積機能があることから、書き込み動作時に発生したホットエレクトロンが、メモリゲート電極ＭＧの端部近傍において、窒化シリコン膜に捕獲される可能性がある。そして、書き込み動作を繰り返すうちに、窒化シリコン膜に電子がさらに蓄積され、メモリゲート電極ＭＧの端部近傍のしきい値電圧が上昇することが懸念される。このようなしきい値電圧の上昇は、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス（ｇｍ）の劣化および読み出し電流の減少を招くことになる。つまり、電荷蓄積膜ＥＣＦの側面端部に窒化シリコン膜が直接接している場合、窒化シリコン膜に意図しない電荷が蓄積されるおそれがあり、これによって、不揮発性メモリの性能低下を招くおそれがあるのである。
【００７６】
これに対し、本実施の形態１では、メモリゲート電極ＭＧの側壁および電荷蓄積膜ＥＣＦの側面端部と直接接するように、窒化シリコン膜ではなく、酸化シリコン膜ＯＸＦ１が形成されている。この場合、酸化シリコン膜ＯＸＦ１は、窒化シリコン膜のような電荷蓄積機能を有しないため、電荷の蓄積に起因して、メモリゲート電極ＭＧの端部近傍のしきい値電圧が上昇することを抑制することができる。したがって、本実施の形態１における不揮発性メモリによれば、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス（ｇｍ）の劣化および読み出し電流の減少を抑制することができ、この結果、不揮発性メモリの性能向上を図ることができる。
【００７７】
一方、ＭＩＳＦＥＴＱ１においては、ゲート電極Ｇ１の側壁および高誘電率膜ＨＫの側面端部と直接接するように窒化シリコン膜ＳＮＦ１が形成されている。言い換えれば、高誘電率膜ＨＫの側面端部に直接接するように酸化シリコン膜ＯＸＦ１は形成されていない。つまり、ＨＫＭＧ−ＭＩＳＦＥＴ（ＭＩＳＦＥＴＱ１）においては、高誘電率膜ＨＫの側面端部と直接接するように窒化シリコン膜ＳＮＦ１が形成されている。
【００７８】
ここで、ＨＫＭＧ−ＭＩＳＦＥＴにおいて、オフセットスペーサに酸化シリコン膜を使用する場合、不純物活性化のための熱処理などによって、オフセットスペーサを構成する酸化シリコン膜に由来する酸素がゲート絶縁膜に侵入して、ゲート絶縁膜の特性変動が生じるおそれがある。特に、ゲート絶縁膜に金属化合物を含む高誘電率膜ＨＫを使用したＨＫＭＧ−ＭＩＳＦＥＴでは、オフセットスペーサからゲート絶縁膜への酸素の侵入に起因する特性変動が顕在化することが懸念される。
【００７９】
この点に関し、本実施の形態１では、図２に示すように、ＨＫＭＧ−ＭＩＳＦＥＴ（ＭＩＳＦＥＴＱ１、低耐圧ＭＩＳＦＥＴ）のオフセットスペーサＯＳ２は、窒化シリコン膜ＳＮＦ１から形成されている。すなわち、ＨＫＭＧ−ＭＩＳＦＥＴにおいては、高誘電率膜ＨＫの側面端部と直接接するように窒化シリコン膜ＳＮＦ１が形成されている。これにより、本実施の形態１によれば、高誘電率膜ＨＫの側面端部に酸化シリコン膜が直接接していないため、オフセットスペーサＯＳ２から高誘電率膜ＨＫへの酸素の侵入を抑制することができ、この結果、高誘電率膜ＨＫへの酸素の侵入に起因する特性変動を抑制することができる。したがって、本実施の形態１によれば、ＨＫＭＧ−ＭＩＳＦＥＴの性能向上を図ることができる。
【００８０】
以上のことから、本実施の形態１では、メモリセルＭＣ１において、電荷蓄積膜ＥＣＦの側面端部と直接接するように酸化シリコン膜ＯＸＦ１を形成する一方、ＨＫＭＧ−ＭＩＳＦＥＴにおいて、金属化合物を含む高誘電率膜ＨＫの側面端部と直接接するように窒化シリコン膜ＳＮＦ１を形成している。この結果、本実施の形態１によれば、不揮発性メモリおよびＨＫＭＧ−ＭＩＳＦＥＴの両方の性能向上を図ることができる。
【００８１】
＜半導体装置の製造方法＞（ゲートラスト＋ＨＫファースト）
次に、本実施の形態１における半導体装置の製造方法について説明する。まず、半導体基板１Ｓ上に素子分離領域（図示せず）を形成する。そして、フォトリソグラフィ技術およびイオン注入法により、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成し、周辺回路形成領域ＰＥＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ２を形成する。その後、チャネル注入を実施した後、半導体基板１Ｓ上のメモリセル形成領域ＭＣＲにゲート絶縁膜ＧＯＸ１を形成し、半導体基板１Ｓ上の周辺回路形成領域ＰＥＲに絶縁膜ＩＦ１を形成する。ゲート絶縁膜ＧＯＸ１および絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成することができる。続いて、半導体基板１Ｓの主面の全面にポリシリコン膜ＰＦ１を形成し、ポリシリコン膜ＰＦ１上に、例えば、窒化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、メモリセル形成領域ＭＣＲにコントロールゲート電極ＣＧを形成する（図５参照）。
【００８２】
続いて、半導体基板１Ｓ上に積層絶縁膜を形成する。この積層絶縁膜は、例えば、酸化シリコン膜からなる絶縁膜ＢＩＦと、絶縁膜ＢＩＦ上に形成された窒化シリコン膜からなる電荷蓄積膜ＥＣＦと、電荷蓄積膜ＥＣＦ上に形成された酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＴＩＦから形成される。この積層絶縁膜は、ＯＮＯ膜とみなすことができる。その後、ポリシリコン膜を半導体基板１Ｓ上に形成する。そして、異方性ドライエッチングにより、ポリシリコン膜をサイドウォール状に加工する。このとき、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜は除去される。次に、フォトリソグラフィ技術により、ソース側に位置するサイドウォール形状のポリシリコン膜を保護した状態で、等方性ドライエッチングにより、ドレイン側に位置するサイドウォール形状のポリシリコン膜を除去する。これにより、ソース側に位置するサイドウォール形状のポリシリコン膜からなるメモリゲート電極ＭＧが形成される。その後、メモリゲート電極ＭＧから露出するＯＮＯ膜の上層の絶縁膜ＴＩＦと、ＯＮＯ膜の中間層の電荷蓄積膜ＥＣＦとをウェットエッチングにより除去する。このとき、周辺回路形成領域ＰＥＲのキャップ絶縁膜ＣＡＰ上には、わずかにＯＮＯ膜の下層の絶縁膜ＢＩＦが残存する（図６参照）。
【００８３】
次に、フォトリソグラフィ技術およびドライエッチング技術により、周辺回路形成領域ＰＥＲに形成されている絶縁膜ＢＩＦと、その下層に形成されているキャップ絶縁膜ＣＡＰおよびポリシリコン膜ＰＦ１を除去する（図７参照）。このとき、メモリセル形成領域ＭＣＲにおいても、露出する絶縁膜ＢＩＦが除去される。
【００８４】
続いて、半導体基板１Ｓの全面に高誘電率膜ＨＫ，バリアメタル膜ＢＭＦ、ポリシリコン膜ＰＦ２および窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ２を形成する。ここで、一端、フッ酸（ＨＦ）などによって、絶縁膜ＩＦ１を除去してから、新たな酸化シリコン膜からなる界面層を再度形成してから、高誘電率膜ＨＫを形成してもよい。次に、フォトリソグラフィ技術およびドライエッチング技術により、メモリセル形成領域ＭＣＲに形成された高誘電率膜ＨＫ，バリアメタル膜ＢＭＦ、ポリシリコン膜ＰＦ２および窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ２を完全に除去する（図８参照）。
【００８５】
その後、フォトリソグラフィ技術およびドライエッチング技術を使用してパターニングすることにより、周辺回路形成領域ＰＥＲにダミーゲート電極ＤＧ１と、絶縁膜ＩＦ１および高誘電率膜ＨＫからなるゲート絶縁膜ＧＯＸ２を形成する（図９参照）。
【００８６】
次に、酸化シリコン膜ＯＸＦ１を半導体基板１Ｓ上に形成し、フォトリソグラフィ技術およびウェットエッチングにより、メモリセル形成領域ＭＣＲにだけ酸化シリコン膜ＯＸＦ１を残存させることにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを覆う酸化シリコン膜ＯＸＦ１を形成する（図１０参照）。このとき、周辺回路形成領域ＰＥＲに形成されている酸化シリコン膜ＯＸＦ１は除去される。
【００８７】
続いて、半導体基板１Ｓ上に窒化シリコン膜ＳＮＦ１を形成した後、異方性ドライエッチングして、窒化シリコン膜ＳＮＦ１をエッチバックする。これにより、コントロールゲート電極ＣＧのドレイン側、メモリゲート電極ＭＧのソース側に、酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ１を形成し、周辺回路形成領域ＰＥＲに形成されているダミーゲート電極ＤＧ１の両側の側壁に窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ２を形成する（図１１参照）。
【００８８】
ここでは、窒化シリコン膜ＳＮＦ１のエッチバックを実施する例について説明したが、エッチバックを実施せずに、後述する低濃度不純物拡散領域（エクステンション領域）を形成する際、この窒化シリコン膜ＳＮＦ１を介して、イオン注入することも可能である。
【００８９】
以上のようして、周辺回路形成領域ＰＥＲに形成されるオフセットスペーサＯＳ２は、窒化シリコン膜ＳＮＦ１の単層構造から構成され、メモリセル形成領域ＭＣＲに形成されるオフセットスペーサＯＳ１は、酸化シリコン膜上に窒化シリコン膜が積層された積層構造から構成されることになる。このとき、メモリセル形成領域ＭＣＲに形成されるオフセットスペーサＯＳ１には、酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１が形成されているが、この窒化シリコン膜ＳＮＦ１を除去して、オフセットスペーサＯＳ１を酸化シリコン膜ＯＸＦ１の単層構造としてもよい。ただし、この場合、窒化シリコン膜ＳＮＦ１を除去するためのマスクが必要となる。
【００９０】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲに低濃度不純物拡散領域ＥＸ１を形成し、周辺回路形成領域ＰＥＲに低濃度不純物拡散領域ＥＸ２を形成する（図１２参照）。ここで、メモリセル形成領域ＭＣＲに形成される低濃度不純物拡散領域ＥＸ１と、周辺回路形成領域ＰＥＲに形成される低濃度不純物拡散領域ＥＸ２とは、それぞれ異なる注入プロファイルであってよい。また、メモリセル形成領域ＭＣＲに形成されるドレイン側の低濃度不純物拡散領域ＥＸ１とソース側の低濃度不純物拡散領域ＥＸ１は、異なる注入プロファイルであってもよい。さらに、短チャネル効果を抑制するため、低濃度不純物拡散領域ＥＸ１あるいは低濃度不純物拡散領域ＥＸ２のそれぞれを取り囲むようにポケット注入領域またはハロー注入領域を形成してもよい。
【００９１】
続いて、半導体基板１Ｓ上に窒化シリコン膜ＳＮＦ２を形成し、異方性エッチングによりエッチバックを実施することにより、サイドウォールスペーサＳＷを形成する（図１３）。ここでは、例えば、メモリセル形成領域ＭＣＲに形成されるサイドウォールＳＷの幅は広く形成し、周辺回路形成領域ＰＥＲに形成されるサイドウォールＳＷの幅は狭く形成する。
【００９２】
次に、フォトリソグラフィ技術およびイオン注入法によって、メモリセル形成領域ＭＣＲに高濃度不純物拡散領域ＮＲ１を形成し、周辺回路形成領域ＰＥＲに高濃度不純物拡散領域ＮＲ２を形成する。ここで、メモリセル形成領域ＭＣＲに形成される高濃度不純物拡散領域ＮＲ１と、周辺回路形成領域ＰＥＲに形成される高濃度不純物拡散領域ＮＲ２とは、それぞれ異なる注入プロファイルであってよい。その後、不純物活性化のための高温短時間アニールが実施される。続いて、半導体基板１Ｓ上に、金属シリサイド膜（シリサイド膜ＳＬ１）を形成する。このとき、メモリゲート電極ＭＧ上にもシリサイド膜ＳＬ１が形成される（図１４参照）。シリサイド膜ＳＬ１は、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、ニッケルプラチナシリサイド膜とすることができる。
【００９３】
続いて、コンタクトホール加工時のエッチングストッパとなる窒化シリコン膜（図示せず）と層間絶縁膜（酸化シリコン膜）ＩＬ１を半導体基板１Ｓ上に形成した後、ＣＭＰ法により平坦化することにより、周辺回路形成領域ＰＥＲのダミーゲート電極ＤＧ１を露出させる（図１５）。このとき、メモリセル形成領域ＭＣＲのコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧも同時に研磨される。なお、メモリゲート電極ＭＧの上面に形成されたシリサイド膜ＳＬ１も研磨される場合がある。
【００９４】
次に、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる保護膜を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術により、周辺回路形成領域ＰＥＲに形成されている保護膜を除去する。そして、メモリセル形成領域ＭＣＲに形成されている保護膜をマスクとして、周辺回路形成領域に形成されているダミーゲート電極ＤＧ１を除去する。その後、ダミーゲート電極ＤＧ１を除去することにより形成された溝部に仕事関数調整用メタル膜（図示せず）と、例えば、アルミニウム膜などの低抵抗な金属膜とを埋め込んだ後、ＣＭＰ法により平坦化を実施する。これにより、溝内にだけ金属膜が残存することになり、これによって、ゲート電極（メタルゲート電極）Ｇ１が形成される。このとき、メモリセル形成領域ＭＣＲに形成されている保護膜も研磨されて除去される（図１６参照）。
【００９５】
続いて、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる保護絶縁膜ＰＲＦを形成する。そして、メモリセル形成領域ＭＣＲに形成されている保護絶縁膜ＰＲＦを除去する。これにより、モリセル形成領域ＭＣＲにおいて、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの上面が露出する。その後、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上面にシリサイド膜ＳＬ２を形成する。シリサイド膜ＳＬ２は、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、ニッケルプラチナシリサイド膜とすることができる（図１７参照）。
【００９６】
その後、半導体基板１Ｓ上に層間絶縁膜ＩＬ２を形成し、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を貫通するコンタクトホールを形成する。そして、コンタクトホール内に、タングステン膜などの導体膜を埋め込むことにより、プラグＰＬＧ１を形成する。次に、プラグＰＬＧ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、例えば、ダマシン法を使用することにより、層間絶縁膜ＩＬ３に埋め込まれた銅配線からなる配線Ｌ１を形成する。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【００９７】
＜実施の形態１における効果＞
本実施の形態１では、メモリセルＭＣ１において、電荷蓄積膜ＥＣＦの側面端部と直接接するように電荷蓄積機能を有さない酸化シリコン膜ＯＸＦ１を形成する一方、ＨＫＭＧ−ＭＩＳＦＥＴにおいて、金属化合物を含む高誘電率膜ＨＫの側面端部と直接接して後の熱処理で酸素の供給源とはならない窒化シリコン膜ＳＮＦ１を形成している。これにより、メモリセルＭＣ１においては、オフセットスペーサＯＳ１への電荷の蓄積に起因して、メモリゲート電極ＭＧの端部近傍のしきい値電圧が上昇することを抑制することができる。したがって、本実施の形態１における不揮発性メモリによれば、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス（ｇｍ）の劣化および読み出し電流の減少を抑制することができ、この結果、不揮発性メモリの性能向上を図ることができる。
【００９８】
一方、ＭＩＳＦＥＴＱ１においては、高誘電率膜ＨＫの側面端部に酸素の供給源となる酸化シリコン膜が直接接していないため、後の熱処理によって、オフセットスペーサＯＳ２から高誘電率膜ＨＫへの酸素の侵入を抑制することができ、この結果、高誘電率膜ＨＫへの酸素の侵入に起因するゲート絶縁膜ＧＯＸ２の特性変動を抑制することができる。したがって、本実施の形態１によれば、ＨＫＭＧ−ＭＩＳＦＥＴの性能向上を図ることができる。
【００９９】
このように、本実施の形態１によれば、メモリセルＭＣ１およびＭＩＳＦＥＴＱ１のそれぞれに適した異なる材料からオフセットスペーサを形成することにより、不揮発性メモリおよびＨＫＭＧ−ＭＩＳＦＥＴの性能向上を図ることができる。
【０１００】
続いて、本実施の形態１では、メモリセルＭＣ１のサイドウォールスペーサＳＷと、ＭＩＳＦＥＴＱ１のサイドウォールスペーサＳＷとを同じ窒化シリコン膜から形成している。この場合、メモリセルＭＣ１においては、電荷蓄積機能を有する窒化シリコン膜がサイドウォールスペーサＳＷに使用されることになる。ここで、重要な点は、電荷蓄積膜ＥＣＦと直接接触する膜を、電荷蓄積機能を有さない酸化シリコン膜ＯＸＦ１から構成する点にあり、この構成が実現されていれば、電荷蓄積膜ＥＣＦとは直接接触しないサイドウォールスペーサＳＷを窒化シリコン膜から形成しても問題ないのである。なぜなら、サイドウォールスペーサＳＷは、オフセットスペーサＯＳ１よりも、メモリゲート電極ＭＧの端部から離れており、メモリセルＭＣ１の動作時における電荷がサイドウォールスペーサＳＷに蓄積される可能性は、オフセットスペーサＯＳ１よりも低くなると考えられるからである。
【０１０１】
一方、ＭＩＳＦＥＴＱ１においては、高誘電率膜ＨＫに直接接するオフセットスペーサＯＳ２として、酸素の供給源とならない窒化シリコン膜ＳＮＦ１から形成することが重要であるとともに、高誘電率膜ＨＫと直接接しないサイドウォールスペーサＳＷにおいても、酸素の拡散源となるおそれがあるため、酸化シリコン膜ではなく、窒化シリコン膜から形成することが望ましい。つまり、メモリセルＭＣ１の状況とは異なり、ＭＩＳＦＥＴＱ１においては、高誘電率膜ＨＫに直接接していなくても、酸素の拡散によって、高誘電率膜ＨＫに酸素の侵入が生じる可能性が高いため、サイドウォールスペーサＳＷを、酸素の供給源となる酸化シリコン膜から形成することは避けるべきと考えられるからである。すなわち、オフセットスペーサＯＳ１およびオフセットスペーサＯＳ２の材料の選定にあたっては、メモリセルＭＣ１およびＭＩＳＦＥＴＱ１のそれぞれの特有の事情を考慮する必要がある一方で、サイドウォールスペーサＳＷの材料の選定にあたっては、メモリセルＭＣ１よりもＭＩＳＦＥＴＱ１の事情を優先させる必要があるのである。
【０１０２】
このことを考慮して、本実施の形態１では、サイドウォールスペーサＳＷを窒化シリコン膜ＳＮＦ２から形成している。特に、本実施の形態１では、メモリセルＭＣ１とＭＩＳＦＥＴＱ１の両方のサイドウォールスペーサＳＷを同じ材料である窒化シリコン膜ＳＮＦ２から形成することにより、サイドウォールスペーサＳＷの形成工程を簡略化することができ、これによって、半導体装置の製造コストを削減することができる。
【０１０３】
（実施の形態２）
前記実施の形態１では、先に、メモリセル形成領域ＭＣＲに酸化シリコン膜ＯＸＦ１を形成し、その後、周辺回路形成領域ＰＥＲに窒化シリコン膜ＳＮＦ１を形成している。これにより、前記実施の形態１では、メモリセルＭＣ１のオフセットスペーサＯＳ１を、電荷蓄積膜ＥＣＦに直接接する酸化シリコン膜ＯＸＦ１と酸化シリコン膜ＯＸＦ１上の窒化シリコン膜ＳＮＦ１とから形成し、ＭＩＳＦＥＴＱ１のオフセットスペーサＯＳ２を窒化シリコン膜ＳＮＦ１から形成している。これに対し、本実施の形態２では、先に、周辺回路形成領域ＰＥＲに窒化シリコン膜ＳＮＦ１を形成し、その後、メモリセル形成領域ＭＣＲに酸化シリコン膜ＯＸＦ１を形成する例について説明する。
【０１０４】
＜半導体装置の製造方法＞
周辺回路形成領域ＰＥＲにダミーゲート電極ＤＧ１を形成した後、半導体基板１Ｓ上に窒化シリコン膜ＳＮＦ１を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、周辺回路形成領域ＰＥＲにだけ窒化シリコン膜ＳＮＦ１を残す一方、メモリセル形成領域ＭＣＲの窒化シリコン膜ＳＮＦ１を除去する（図１８参照）。
【０１０５】
次に、半導体基板１Ｓ上に酸化シリコン膜ＯＸＦ１を形成し、その後、異方性ドライエッチングにより、酸化シリコン膜ＯＸＦ１をエッチバックすることで、メモリセルＭＣ１の両側の側壁に、酸化シリコン膜ＯＸＦ１からなるオフセットスペーサＯＳ１を形成する。一方、周辺回路形成領域ＰＥＲにおいては、ダミーゲート電極ＤＧ１の両側の側壁に、窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１の積層膜からなるオフセットスペーサＯＳ２を形成する（図１９参照）。ここで、ダミーゲート電極ＤＧ１の両側の側壁に形成されている酸化シリコン膜ＯＸＦ１を除去する工程を追加してもよいが、マスクの追加が必要となる。
【０１０６】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲに低濃度不純物拡散領域ＥＸ１を形成し、周辺回路形成領域ＰＥＲに低濃度不純物拡散領域ＥＸ２を形成する（図２０参照）。ここで、メモリセル形成領域ＭＣＲに形成される低濃度不純物拡散領域ＥＸ１と、周辺回路形成領域ＰＥＲに形成される低濃度不純物拡散領域ＥＸ２とは、それぞれ異なる注入プロファイルであってよい。また、メモリセル形成領域ＭＣＲに形成されるドレイン側の低濃度不純物拡散領域ＥＸ１とソース側の低濃度不純物拡散領域ＥＸ１は、異なる注入プロファイルであってもよい。さらに、短チャネル効果を抑制するため、低濃度不純物拡散領域ＥＸ１あるいは低濃度不純物拡散領域ＥＸ２のそれぞれを取り囲むようにポケット注入領域またはハロー注入領域を形成してもよい。
【０１０７】
その後、半導体基板１Ｓ上に窒化シリコン膜ＳＮＦ２を形成し、異方性エッチングによりエッチバックを実施することにより、サイドウォールスペーサＳＷを形成する（図２１）。ここでは、例えば、メモリセル形成領域ＭＣＲに形成されるサイドウォールＳＷの幅は広く形成し、周辺回路形成領域ＰＥＲに形成されるサイドウォールＳＷの幅は狭く形成する。
【０１０８】
それ以後の工程は、前記実施の形態１と同様であるため、説明は省略する。
【０１０９】
本実施の形態２においても、メモリセルＭＣ１およびＭＩＳＦＥＴＱ１のそれぞれに適した異なる材料からオフセットスペーサを形成することにより、不揮発性メモリおよびＨＫＭＧ−ＭＩＳＦＥＴの性能向上を図ることができる。
【０１１０】
ただし、本実施の形態２では、周辺回路形成領域ＰＥＲのＭＩＳＦＥＴＱ１のオフセットスペーサＯＳ２は、窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１との積層膜から形成されることになる。このとき、酸化シリコン膜ＯＸＦ１は、高誘電率膜ＨＫと直接接することはないが、オフセットスペーサＯＳ２に酸素の供給源となる酸化シリコン膜ＯＸＦ１が存在することになる。この点に関し、この酸化シリコン膜ＯＸＦ１の膜厚が小さい点と、高誘電率膜ＨＫと直接接していない点によって、高誘電率膜ＨＫの特性変動に与える影響は、それほど大きくないと考えられる。ただし、多少なりとも、酸化シリコン膜ＯＸＦ１が酸素の拡散源となる可能性があるため、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴＱ１の特性変動を抑制する観点からは、前記実施の形態１のオフセットスペーサＯＳ２の構成の方が望ましい。
【０１１１】
（実施の形態３）
＜半導体装置の製造方法＞（ゲートラスト＋ＨＫラスト）
本実施の形態３における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、相違点を中心に説明する。
【０１１２】
フォトリソグラフィ技術およびドライエッチング技術を使用してパターニングすることにより、周辺回路形成領域ＰＥＲにダミーゲート電極ＤＧ１と、例えば、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する（図２２参照）。
【０１１３】
次に、酸化シリコン膜ＯＸＦ１を半導体基板１Ｓ上に形成し、フォトリソグラフィ技術およびウェットエッチングにより、メモリセル形成領域ＭＣＲにだけ酸化シリコン膜ＯＸＦ１を残存させることにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを覆う酸化シリコン膜ＯＸＦ１を形成する（図２３参照）。このとき、周辺回路形成領域ＰＥＲに形成されている酸化シリコン膜ＯＸＦ１は除去される。
【０１１４】
続いて、半導体基板１Ｓ上に窒化シリコン膜ＳＮＦ１を形成した後、異方性ドライエッチングをして、窒化シリコン膜ＳＮＦ１をエッチバックする。これにより、コントロールゲート電極ＣＧのドレイン側、メモリゲート電極ＭＧのソース側に、酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ１を形成し、周辺回路形成領域ＰＥＲに形成されているダミーゲート電極ＤＧ１の両側の側壁に窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ２を形成する（図２４参照）。
【０１１５】
以上のようして、周辺回路形成領域ＰＥＲに形成されるオフセットスペーサＯＳ２は、窒化シリコン膜ＳＮＦ１の単層構造から構成され、メモリセル形成領域ＭＣＲに形成されるオフセットスペーサＯＳ１は、酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１が積層された積層構造から構成されることになる。このとき、メモリセル形成領域ＭＣＲに形成されるオフセットスペーサＯＳ１には、酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１が形成されているが、この窒化シリコン膜ＳＮＦ１を除去して、オフセットスペーサＯＳ１を酸化シリコン膜ＯＸＦ１の単層構造としてもよい。ただし、この場合、窒化シリコン膜ＳＮＦ１を除去するためのマスクが必要となる。
【０１１６】
その後、前記実施の形態１における半導体装置の製造方法と同様の工程を経た後、半導体基板１Ｓ上に層間絶縁膜ＩＬ１を形成し、この層間絶縁膜ＩＬ１の表面をＣＭＰ法で研磨する。これにより、周辺回路形成領域ＰＥＲにおいては、ダミーゲート電極ＤＧ１の上面が露出する（図２５参照）。そして、周辺回路形成領域ＰＥＲに形成されているダミーゲート電極ＤＧ１を除去するとともに、ダミーゲート電極ＤＧ１の下層にある絶縁膜ＩＦ１（界面層）も除去する。その後、ダミーゲート電極ＤＧ１を除去することにより形成された溝部の底面に、再び、界面層（酸化シリコン膜）ＳＦを形成した後、溝部の内壁に高誘電率膜ＨＫを形成する。これにより、界面層ＳＦと高誘電率膜ＨＫとからなるゲート絶縁膜ＧＯＸ３が形成される。そして、溝部に仕事関数調整用メタル膜（図示せず）と、例えば、アルミニウム膜などの低抵抗な金属膜とを埋め込んだ後、ＣＭＰ法により平坦化を実施する。これにより、溝内にだけ金属膜が残存することになり、これによって、ゲート電極Ｇ１が形成される（図２６参照）。
【０１１７】
その後の工程は、前記実施の形態１における半導体装置の製造工程と同様である。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０１１８】
＜実施の形態３における利点＞
本実施の形態３では、ダミーゲート電極ＤＧ１を除去して形成された溝部の内壁に高誘電率膜ＨＫを形成しており、例えば、ソース領域およびドレイン領域に含まれる導電型不純物の活性化アニール後に形成されている。このため、高誘電率膜ＨＫは、熱処理に起因する酸素（酸化剤）の拡散の影響を受けにくく、酸素の侵入による高誘電率膜ＨＫの特性変動が抑制される利点を得ることができる。ただし、本実施の形態３においても、高誘電率膜ＨＫを形成した後、メモリセルＭＣ１のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの表面にシリサイド膜を形成する工程が存在する。したがって、この工程で加えられる熱負荷に起因する酸素の拡散によって、酸素が高誘電率膜ＨＫに侵入する可能性があるが、本実施の形態３においても、ＭＩＳＦＥＴＱ１のオフセットスペーサＯＳ２を窒化シリコン膜ＳＮＦ１から形成しているため、高誘電率膜ＨＫを取り囲むように窒化シリコン膜が形成されて、高誘電率膜ＨＫへの酸素の侵入が抑制される。すなわち、本実施の形態３における半導体装置の製造工程は、高誘電率膜ＨＫを形成する工程が前記実施の形態１における半導体装置の製造工程よりも遅くなっている。この結果、熱処理に起因する酸素の拡散によって、高誘電率膜ＨＫに酸素が侵入するポテンシャルが低くなる点と、ＭＩＳＦＥＴＱ１のオフセットスペーサＯＳ２を窒化シリコン膜ＳＮＦ１から形成する点との相乗効果によって、高誘電率膜ＨＫの特性変動を効果的に抑制でき、これによって、ＭＩＳＦＥＴＱ１の性能向上を図ることができる。
【０１１９】
＜変形例＞
次に、実施の形態３における変形例について説明する。例えば、本変形例では、メモリゲート電極ＭＧから露出するＯＮＯ膜（積層絶縁膜）の上層の絶縁膜ＴＩＦと、ＯＮＯ膜の中間層の電荷蓄積膜ＥＣＦと、ＯＮＯ膜の下層の絶縁膜ＢＩＦとをウェットエッチングにより除去する。このとき、ＯＮＯ膜の側面端部がメモリゲート電極ＭＧの側面よりも後退する結果、メモリゲート電極ＭＧの側面下部に窪み部ＨＬが形成される（図２７参照）。
【０１２０】
その後、半導体基板１Ｓの全面に、ポリシリコン膜ＰＦ２および窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ２を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術により、メモリセル形成領域ＭＣＲに形成されたポリシリコン膜ＰＦ２および窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ２を完全に除去する（図２７参照）。
【０１２１】
続いて、フォトリソグラフィ技術およびドライエッチング技術を使用してパターニングすることにより、周辺回路形成領域ＰＥＲにダミーゲート電極ＤＧ１を形成する（図２８参照）。
【０１２２】
そして、酸化シリコン膜ＯＸＦ１を半導体基板１Ｓ上に形成し、フォトリソグラフィ技術およびウェットエッチングにより、メモリセル形成領域ＭＣＲにだけ酸化シリコン膜ＯＸＦ１を残存させることにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを覆う酸化シリコン膜ＯＸＦ１を形成する（図２９参照）。このとき、周辺回路形成領域ＰＥＲに形成されている酸化シリコン膜ＯＸＦ１は除去される。
【０１２３】
ここで、本変形例では、窪み部ＨＬに酸化シリコン膜ＯＸＦ１が埋め込まれる。これにより、メモリゲート電極ＭＧの端部と半導体基板１Ｓとの間に挟まれた窪み部ＨＬで、ＯＮＯ膜の端部が直接酸化シリコン膜ＯＸＦ１と接するため、メモリゲート電極ＭＧの端部と半導体基板１Ｓとの間に余分な電荷トラップが形成されない。したがって、メモリセルＭＣ１の書き込み時にソース端で発生したホットエレクトロンがメモリゲート電極ＭＧの端部に蓄積されて、メモリゲート電極ＭＧの端部において、しきい値電圧が上昇することを抑制することができる。この結果、メモリゲート電極ＭＧの端部と半導体基板１Ｓとの間に窪み部ＨＬが形成される場合であっても、書き換え特性（エンデュランス）に優れた不揮発性メモリを実現することができる。
【０１２４】
（実施の形態４）
前記実施の形態１〜３では、コントロールゲート電極ＣＧの片側の側壁にメモリゲート電極ＭＧを形成するスプリットゲート型の不揮発性メモリについて説明したが、前述した実施の形態における技術的思想は、これに限らず、シングルゲート型の不揮発性メモリにも適用することができる。
【０１２５】
図３０は、周辺回路形成領域ＰＥＲに形成されたＭＩＳＦＥＴＱ１とともに、メモリセル形成領域ＭＣＲに形成されたシングルゲート型のメモリセルＭＣ２の構成を示す断面図である。図３０において、本実施の形態４におけるメモリセルＭＣ２は、半導体基板１Ｓ上に形成された絶縁膜ＢＩＦと、この絶縁膜ＢＩＦ上に形成された電荷蓄積膜ＥＣＦと、電荷蓄積膜ＥＣＦ上に形成された絶縁膜ＴＩＦとを有している。そして、本実施の形態４におけるメモリセルＭＣ２は、絶縁膜ＴＩＦ上にゲート電極Ｇ２を有し、ゲート電極Ｇ２の側壁および電荷蓄積膜ＥＣＦの側面端部に直接接する酸化シリコン膜ＯＸＦ１と酸化シリコン膜ＯＸＦ１上に形成された窒化シリコン膜ＳＮＦ１からなるオフセットスペーサＯＳ１が形成されている。さらに、オフセットスペーサＯＳ１の外側には、窒化シリコン膜ＳＮＦ２からなるサイドウォールスペーサＳＷが形成されている。また、半導体基板１Ｓ内には、一方の浅い低濃度不純物拡散領域ＥＸ１と一方の深い高濃度不純物拡散領域ＮＲ１とシリサイド膜ＳＬ１によりソース領域ＳＲ１が形成され、他方の浅い低濃度不純物拡散領域ＥＸ１と他方の深い高濃度不純物拡散領域ＮＲ１とシリサイド膜ＳＬ１によりドレイン領域ＤＲ１が形成されている。
【０１２６】
このように構成されている本実施の形態４におけるメモリセルＭＣ２においても、電荷蓄積膜ＥＣＦの側面端部と直接接するように電荷蓄積機能を有さない酸化シリコン膜ＯＸＦ１が形成されている。これにより、メモリセルＭＣ２においては、オフセットスペーサＯＳ１への電荷の蓄積に起因して、メモリゲート電極ＭＧの端部近傍のしきい値電圧が上昇することを抑制することができる。この結果、本実施の形態４における不揮発性メモリによれば、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス（ｇｍ）の劣化および読み出し電流の減少を抑制することができ、この結果、不揮発性メモリの性能向上を図ることができる。
【０１２７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１２８】
１Ｓ  半導体基板
ＣＧ  コントロールゲート電極
ＣＨＰ  半導体チップ
ＥＣＦ  電荷蓄積膜
Ｇ１  ゲート電極
ＨＫ  高誘電率膜
ＭＣ１  メモリセル
ＭＧ  メモリゲート電極
ＯＳ１  オフセットスペーサ
ＯＳ２  オフセットスペーサ
ＯＸＦ１  酸化シリコン膜
Ｑ１  ＭＩＳＦＥＴ
ＳＮＦ１  窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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