(57)【特許請求の範囲】
【請求項１】
複数の画素を備えるイメージセンサ装置の製造方法であって、
ガラス基板上に金属化薄膜トランジスタ層構造を提供し、
前記金属化薄膜トランジスタ層上に第１の中間層誘電体層を形成し、
前記第１の中間層誘電体層を貫通するビアホールを形成し、
前記第１の中間層誘電体層の上側表面上と、前記金属化薄膜トランジスタに接触するための前記第１の中間層誘電体層の前記ビアホールの中に金属層を形成し、
前記金属層と前記第１の中間層誘電体層の上側表面上に第２の中間層誘電体層を形成し、
前記第２の中間層誘電体層を貫通するビアホールを形成し、
前記第２の中間層誘電体層の上側表面上と金属層の上側表面に接触するための前記第２の中間層誘電体層の前記ビアホールの中に導電性酸化物層を形成し、
前記第２の中間層誘電体層と前記導電性酸化物層の上側表面上にバンク層を形成し、
前記バンク層を貫通するビアホールを形成し、
前記バンク層の上側表面上と、前記導電性酸化物層の上側表面に接触するための前記バンク層の前記ビアホールの中に電子輸送層を形成し、
前記電子輸送層の上側表面上にバルクのヘテロ接合層を形成し、
前記バルクのヘテロ接合層の上側表面上にホール輸送層を形成し、
前記ホール輸送層の上側表面上にトップコンタクト層を形成する、ことを備えるイメージセンサ装置の製造方法であって、
前記バンク層は、樹脂層を備え、
前記バンク層の前記ビアホールは、前記画素ごとに設けられた画素ウェルを形成し、
前記バルクのヘテロ接合層は、光活性層を備える、イメージセンサ装置の製造方法。
【請求項２】
前記第１及び第２の中間層誘電体層は、それぞれＳｉＯＮ、ＳｉＯ２、またはＳｉＮ層を備える、請求項１に記載の方法。
【請求項３】
前記金属層は、４層の金属積層を備える、請求項１に記載の方法。
【請求項４】
前記導電性酸化物層は、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＩＴＺＯ、またはＡＺＯ層を備える、請求項１に記載の方法。
【請求項５】
前記電子輸送層は、前記バルクのヘテロ接合層の材料の仕事関数と前記導電性酸化物層の仕事関数を調整する仕事関数調整層を備える、請求項１に記載の方法。
【請求項６】
前記ホール輸送層は、前記トップコンタクト層の材料の仕事関数と前記バルクのヘテロ接合層の仕事関数を調整する仕事関数調整層を備える、請求項１に記載の方法。
【請求項７】
前記トップコンタクト層は、陽極層を備える、請求項１に記載の方法。
【請求項８】
前記バルクのヘテロ接合層を形成することは、前記電子輸送層の上側表面に一つの溶媒または複数の溶媒に混合されたドナー／アクセプターを塗布することを備える、請求項１に記載の方法。
【請求項９】
前記バルクのヘテロ接合層は、ポリ（３−ヘキシルチオフェン）及びフェニル−Ｃ６１−酪酸メチルエステルを含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ装置の製造方法、特に、Ｘ線画像への使用に適するガラス基板に形成されたイメージセンサ装置に関連する。
【背景技術】
【０００２】
イメージセンサ装置は従来技術で知られている一方、それらは、通常、半導体工業で発見された材料と工程を用いて製造される。これは、またＸ線画像への使用に適したガラス基板に形成されたイメージセンサ装置にも大いに当てはまることである。これらの材料と工程は、イメージセンサの製造に完全に適しているが、製造コストを高くする。有機材料のような、従来と異なる材料は、これらの製造コストを減らすために使われ、多くのほかの性能と製造の良い点を有することができる。しかしながら、残りの従来の半導体材料と製造方法を有機材料とその工程に結びつけることは、難しいかもしれない。したがって、望まれているものは、特に、従来の半導体製造方法と材料に安価で、完全に適合する、ガラスまたはプラスチック基板に、イメージセンサ装置を製造する方法である。
【発明の概要】
【課題を解決する手段】
【０００３】
発明の第１の実施形態によると、イメージセンサ装置の製造方法は、ガラス基板上に金属化薄膜トランジスタ層構造を提供し、金属化薄膜トランジスタ層上に中間層誘電体層を形成し、中間層誘電体層を貫通するビアホールを形成し、中間層誘電体の上側表面上と、金属化薄膜トランジスタ層に接触するための中間層誘電体層のビアホールの中に金属層を形成し、金属層と中間層誘電体層の上側表面上にバンク層を形成し、バンク層を貫通するビアホールを形成し、バンク層の上側表面上と金属層の上側表面に接触するためのバンク層のビアホールの中に電子輸送層を形成し、電子輸送層の上側表面上にバルクのヘテロ接合層を形成し、バルクのヘテロ接合層の上側表面上にホール輸送層を形成し、ホール輸送層の上側表面上にトップコンタクト層を形成する、ことを含む。
【０００４】
発明の第２の実施形態によると、イメージセンサ装置の製造方法は、ガラス基板上に金属化薄膜トランジスタ層構造を提供し、金属化薄膜トランジスタ層上に第１の中間層誘電体層を形成し、第１の中間層誘電体層を貫通するビアホールを形成し、第１の中間層誘電体の上側表面上と、金属化薄膜トランジスタ層に接触するための第１の中間層誘電体層のビアホールの中に金属層を形成し、金属層と第１の中間層誘電体層の上側表面上に第２の中間層誘電体層を形成し、第２の中間層誘電体層を貫通するビアホールを形成し、第２の中間層誘電体層の上側表面上と金属層の上側表面に接触するための第２の中間層誘電体層のビアホールの中に導電性酸化物層を形成し、第２の中間層誘電体層と導電性酸化物層の上側表面上に電子輸送層を形成し、電子輸送層の上側表面上にバルクのヘテロ接合層を形成し、バルクのヘテロ接合層の上側表面上にホール輸送層を形成し、ホール輸送層の上側表面上にトップコンタクト層を形成する、ことを含む。
【０００５】
発明の第３の実施形態によると、ガラス基板上に金属化薄膜トランジスタ層構造を提供し、金属化薄膜トランジスタ層上の第１の中間層誘電体層を形成し、第１の中間層誘電体層を貫通するビアホールを形成し、第１の中間層誘電体の上側表面上と、金属化薄膜トランジスタ層に接触するための第１の中間層誘電体層のビアホールの中に金属層を形成し、金属層と第１の中間層誘電体層の上側表面上に第２の中間層誘電体層を形成し、第２の中間層誘電体層を貫通するビアホールを形成し、第２の中間層誘電体層の上側表面上と金属層の上側表面に接触するための第２の中間層誘電体層のビアホールの中に導電性酸化物層を形成し、第２の中間層誘電体層と導電性酸化物層の上側表面上にバンク層を形成し、バンク層を貫通するビアホールを形成し、バンク層の上側表面上と、導電性酸化物層の上側表面に接触するためのバンク層のビアホールの中に電子輸送層を形成し、電子輸送層の上側表面上にバルクのヘテロ接合層を形成し、バルクのヘテロ接合層の上側表面上にホール輸送層を形成し、ホール輸送層の上側表面上にトップコンタクト層を形成する、ことを含む。
【０００６】
本発明のさらなる特徴、利点、及び実施形態は、記載され、続く詳細な説明の記載、図、及び請求項の考察から明白であるであろう。さらに、前述の本発明の概要と続く詳細な説明の両方は、例となるものであり、請求された発明の範囲を限定することなく、さらなる説明を提供することを目的としていることを理解されるべきである。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図４】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図５】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図６】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図７】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図８】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図９】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１０】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１１】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１２】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１３】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１４】本発明の第１の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１５】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１６】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１７】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１８】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図１９】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２０】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２１】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２２】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２３】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２４】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２５】本発明の第２及び第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２６】本発明の第２の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２７】本発明の第２の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２８】本発明の第２の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図２９】本発明の第２の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３０】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３１】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３２】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３３】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３４】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３５】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３６】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３７】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【図３８】本発明の第３の実施形態による、イメージセンサ装置の製造方法の一連の断面図である。
【発明を実施するための形態】
【０００８】
第１の実施形態の有機光ダイオード（Ｏｒｇａｎｉｃ  Ｐｈｏｔｏ−Ｄｉｏｄｅ（「ＯＰＤ」））の製造工程は、図１−１４に関して、以下に記載される。
【０００９】
図１は、ガラス基板１０２、データ線１０４、センサアレイのデータラインへ向かうフォトダイオード積層に接続するための線１０６、ゲート１０８、及びアイランド１１０を含む、薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（「ＴＦＴ」））アレイの一部を示す。基板１０２は、典型的に、ガラスであるが、プラスチック基板（ポリエチレンナフタレート、ポリエチレンテレフタレート、またはポリイミド）も使用されることができる。線１０４及び１０６のための材料は、典型的に、約５００オングストロームの呼び厚さを有するクロム（「Ｃｒ」）である。材料は、物理的気相成長法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（「ＰＶＤ」）を用いて堆積される。ゲート１０８の材料は、約２００オングストロームの呼び厚さを有するチタンタングステン（「ＴｉＷ」）と併用された約１３００オングストロームの呼び厚さを有するアルミニウム（「Ａｌ」）を、含む。ゲート１０８の材料は、物理的気相成長法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（「ＰＶＤ」）を用いて堆積される。ゲート１０８の誘電体材料は、約３３００オングストロームの呼び厚さを有する窒化シリコン（「ＳｉＮ」）、約５００オングストロームの呼び厚さを有するアモルファスシリコン（「ａ−Ｓｉ」）、及び約１５００オングストロームの呼び厚さを有するＳｉＮであることができる。ゲート１０８の誘電体材料は、プラズマ化学気相堆積法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（「ＰＥＣＶＤ」）を使用して適用することができる。ＴＦＴの活性部（ソース−ドレイン、またはアイランド１１０）は、約５００オングストロームの呼び厚さを有する微結晶シリコン（「μｃ−Ｓｉ」）、約８００オングストロームの呼び厚さを有するクロム層（「Ｃｒ」）から形成される。アイランド１１０は、ＰＥＣＶＤとＰＶＤの両方を用いて形成されることができる。
【００１０】
図２は、ＰＥＣＶＤを用いた図１のＴＦＴ層上に中間層誘電体ＩＬＤ膜層１１２（理想的な厚さ０．５μｍから２．０μｍ）の活用を示す。ＰＥＣＶＤ工程温度は、理想的には、２００℃から３００℃である。ＩＬＤ材料は、ＳｉＯＮまたはＳｉＯ２及びＳｉＮを含むことができる。
【００１１】
図３は、ＩＬＤ層１１２にビアホールをパターニングするための、フォトレジスト層１１４の活用を示す。フォトレジスト層１１４は、部分１１６がＩＬＤ層１１２に後のビアホールとして選択的にエッチングされるように、露光される。フォトレジスト層は、ポジ型のノバラックベースの樹脂材料であることができる。典型的な材料の厚さは、２．０μｍから８μｍであり、押し出しコータ、またはスリットコータを用いて堆積される。
【００１２】
図４は、金属層１０６に接触するために使用されるビアホール１１８を作り出すために、ウェット（ＨＦ型化学作用）またはドライ（Ｆプラズマ；理想的には、ＣＦ４またはＳＦ６）を使用して、ＳｉＯＮ（または他のＰＥＣＶＤ誘電体）ＩＬＤ層１１２のエッチングを示す。
【００１３】
図５は、金属積層含有層１２０、１２２、１２４、及び１２６の堆積を示す。金属層は、ＴＦＴの遮光、及びボトムコンタクト、またはフォトダイオードの陰極を形成するための２つのパターニングされた積層体の中にパターニングされる。エッチングに続いて、金属相互連結層がＰＶＤ／スパッタリングによって堆積される。この工程は、ＴｉＷ、Ａｌ、ＴｉＷ、及びＩＴＯまたはクロム、Ａｌ、ＴｉＷ、及びＩＴＯの、低部層１２０から始まる、４層の金属積層体を用いて、備える。２００Ａから１０００Ａの第１の層１２０、１０００Ａから１００００ＡのＡｌ層１２２、２００Ａから１０００Ａの第３の層１２４、及び１００Ａから８００Ａの第４の層１２６である。すべての堆積は、１００℃より低い温度で行われる。この方法の代替は、ＣｒまたはＴｉＷを他の耐熱性金属（例は、Ｍｏ、ＭｏＷ、Ｔｉなどを含む）へ、Ａｌから代替の導電体へ（例はＣｕ、Ａｌ：Ｎｄ、Ａｌ：Ｓｉ、Ａｇなどを含む）の置換を含む。代わりに、第４の層１２６を、これに限定されるものではないが、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＩＴＺＯ、またはＡＺＯを含む、導電性酸化物に置換することができる。
【００１４】
図６は、樹脂材料であることができる、バンク層１２８の堆積を示す。バンク層１２８は、溶液工程（すなわち、押し出し、スロットダイ、スピンコーティング、スプレーコーティングまたはインクジェット）を使用した、ＩＬＤ層１１２及びパターニングされた金属層１２０、１２２、１２４、１２６に堆積される。バンク層１２８の理想的な厚さは、１．０μｍから６．０μｍである。バンク層１２８は、大気温度で堆積された後、Ｔ＝５０℃から１００℃における（溶液を取り除くための）ソフトベークが続く。バンク層１２８の材料は、（これに限られないが）、Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｙｃｌｏｔｅｎｅ  ６１００シリーズ（またはそれの変異物）、Ｈｏｎｅｙｗｅｌｌ  ＰＴＳシリーズ、Ｍｉｃｒｏｃｈｅｍ  ＳＵ−８、ＴＯＫ  ＴＰＩＲ  ＰＮ−０３７１Ｄまたは技術分野で知られた他のそのような樹脂材料を含んでもよい。上述のバンク材料は、全基板を覆うすぐれた平坦性（＞９０％）を提供する。
【００１５】
図７は、バンク層１２８の上面へのフォトレジスト層１３０の活用を示す。層１２８におけるバンク材料は、１−６時間のＮ２雰囲気で硬化され（Ｔ＝２００℃から３００℃；理想的には、２５０℃未満）、その後、ポジ型のノバラックベースの樹脂材料である、フォトレジスト層１３０がコーティングされる。材料の典型的な厚さは、２．０μｍから８．０μｍであり、押し出しコータ、またはスリットコータを使って堆積される。
【００１６】
図８は、部分１３２における、フォトレジスト層１３０のパターニングを示す。フォトレジストは、ｉ線露光によってパターニングされ、バンク層１２８に至るまで個々の画素ウェルを形成するために露光される。典型的なドーズ範囲は、７５ｍＪから２００ｍＪ（理想的には、９０−１２５ｍＪ）であり、フォトレジスト層の厚さは、１．０μｍから１０．０μｍであり、理想的には２．０μｍから５．０μｍである。
【００１７】
図９は、フォトレジスト層１３０とバンク層１２８を貫通して形成される、ビアホール１３４を示す。検査後、個々の画素ウェル１３４はバンク層１２８の中に、Ｆを含む（すなわち、ＣＦ４、ＳＦ６など）プラズマ工程を使って、エッチングされる。金属層１２６の上側表面が曝されることに注意する。
【００１８】
図１０は、フォトレジスト層１３０が取り除かれることを示す。フォトレジスト層１３０は、（ＰＲＳ−２０００ストリッパまたは従来知られた他のストリッパを用いて）剥離される。バンク層１２８材料は、ストリップ化学物質に影響されず、装置の一部として残る。剥離工程の後、個々の画素ウェルは、さらに以下に詳細に説明されるように、工程で有機フォトレイタ（ｌａｔｅｒ）を作りだすために形成される。バンク層１２８は、平坦性が高く、それゆえ、金属層構造の間で、優れた誘電体分離を提供する。
【００１９】
図１１は、電子輸送層（Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ（「ＥＴＬ」））１３６の堆積を示す。ＥＴＬ層１３６は、バルクのヘテロ接合層材料の仕事関数とＩＴＯ（陰極）の仕事関数を調整、またはその間を橋渡しする機能を有する。材料は、ＰＥＩＥ（エトキシル化ポリエチレンイミン）であることができ、理想的には、それぞれ、個々のアレイに堆積される。ＥＴＬ材料は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって、塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＥＴＬ層１３６は、それから１００℃から１３０℃で、５分から２０分間、窒素雰囲気で、ホットプレートで、ベークされる。代わりの材料が層１２６に使用されるとき、その後、このＥＴＬ層１３６は、工程から飛ばされることができる。代わりの材料が、ＥＴＬ層になる。
【００２０】
図１２は、バルクのヘテロ接合層（Ｂｕｌｋ  Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｌａｙｅｒ（「ＢＨＪ」）１３８の堆積を示す。ＢＨＪ層１３８は、光を電荷に変換する機能を有する。ＢＨＪは、一つの溶媒または複数の溶媒に混合された、ドナー／アクセプタからなる。電子ドナー材料は、典型的には、他を排他するものではないが、ポリ（３−ヘキシルチオフェン）（「Ｐ３ＨＴ」）であり、電子アクセプタは、典型的にフェニル−Ｃ６１−酪酸メチルエステル（「ＰＣ６１ＢＭ」または「Ｃ６０」）である。ＢＨＪ材料はＥＴＬ層１３６上に堆積される。ＢＨＪ材料は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによってまたはインクジェットによって、塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは１００ｎｍから１０００ｎｍに及ぶ。ＢＨＪ層１３８は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＢＨＪ層１３８は、３から１０分間、１１０℃から１３０℃で、窒素雰囲気または真空で、ベークされる。
【００２１】
図１３は、ホール輸送層（Ｈｏｌｅ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ（「ＨＴＬ」））１４０の堆積を示す。ＨＴＬ層１４０は、陽極層、またはトップコンタクト材料の仕事関数とＢＨＪの仕事関数を調整、またはそれらの橋渡しをする機能を有し、理想的には、ポリ（３、４−エチレンジオキシチオフェン）ポリスチレンスルホン酸（「ＰＤＯＴ：ＰＳＳ」）であり、ＢＨＪ層１３８上に堆積される。ＨＴＬ材料は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＨＴＬ層１４０は、その後、１００℃から１３０℃で、５から２０分間、窒素雰囲気で、ホットプレート上でベークされる。ＨＴＬ層の代わりの材料は、モリブデン三酸化物（ＭｏＯ３）であることができる。ＭｏＯ３は、蒸着工程によって、堆積される。
【００２２】
図１４は、トップコンタクト層（Ｔｏｐ  Ｃｏｎｔａｃｔ  Ｌａｙｅｒ（「ＴＣ」）１４２の堆積を示す。ＴＣ層１４２は、トップコンタクト、またはフォトダイオードの陽極の役目を務める機能を有し、ＰＤＯＴ：ＰＳＳの異なる混合物のような、透明導電性材料かまたは、銀ナノワイヤであることができ、またＨＴＬ層１４０上に堆積される。ＴＣ材料は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによって、またはインクジェット工程によって、塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、５０ｎｍから１０００ｎｍに及ぶ。ＴＣ層１４２は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＴＣ層１４２は、３から１０分間、１１０℃から１３０℃で、窒素雰囲気または真空中で、ベークされる。
【００２３】
さらに、図１４に関して、グリッドバイアスが、アレイの適切な電気的操作のために、トップコンタクト、ＴＣ層１４２に与えられる。層１３６から１４２は、画素ウェルの外側で衝突する電子が、まさに吸収され、個々の画素信号に寄与しないように、個々の画素を作り出すように、パターニングされる。層１３６から１４２に適合する、汚れていない材料は、水分のバリアまたはパッシベーション層（図示せず）として、使われることができる。
【００２４】
本発明の第２及び第３の実施形態に関連するＯＰＤ製造工程段階は、図面図１５−２５に示される。本発明の第２の実施形態の方法は、図２６−２９を参照して達成され、本発明の第３の実施形態の方法は、図３０−３８を参照して達成される。
【００２５】
図１５は、ＴＦＴ層が、基板２０２、金属線２０４及び２０６、ゲート２０８、及びアイランド２１０を含み、上述の工程を使って、完成される。
【００２６】
図１６は、前述のように、ＩＬＤ層２１２の活用を示す。ＩＬＤ膜２１２（理想の厚さ、０．５μｍから２．０μｍ）がＰＥＣＶＤを用いて、図１５のＴＦＴ層上に、適用される。ＰＥＣＶＤ工程の温度は、２００℃から３００℃である。ＩＬＤ材料は、ＳｉＯＮまたはＳｉＯ２及びＳｉＮを含むことができる。
【００２７】
図１７は、前述のようにフォトレジスト層２１４の活用を示し、位置２１６にパターニングされる。
【００２８】
図１８は、前述のようにフォトレジスト層２１４及びＩＬＤ層２１２のエッチングを示す。ＳｉＯＮ（または他のＰＥＣＶＤ誘電体）層２１２は、ウェット（ＨＦ型化学作用）またはドライ（Ｆプラズマ；理想的には、ＣＦ４またはＳＦ６））を使って、エッチングされる。
【００２９】
図１９は、前述のように、４層の金属積層の堆積を示す。エッチング後、金属相互連結層が、ＰＶＤ／スパッタリングによって、堆積される。この工程は、ＴｉＷ、Ａｌ、ＴｉＷ、及びＩＴＯまたはクロム、Ａｌ、ＴｉＷ、及びＩＴＯの、低部層２２０から始まる、４層の金属積層体を使うことを含む。典型的な膜厚は、２００オングストロームから１０００オングストロームの第１の層２２０、１０００オングストロームから１００００オングストロームのＡｌ層２２２、２００オングストロームから１０００オングストロームの第３の層２２４、及び１００オングストロームから８００オングストロームの第４の層２２６である。すべての堆積は、１００℃より低い温度で実行される。この方法の代替は、ＣｒまたはＴｉＷを他の耐熱性金属（例、Ｍｏ、ＭｏＷ、Ｔｉなど）へ、Ａｌから代替の導電体へ（例、＋Ｃｕ、Ａｌ：Ｎｄ、Ａｌ：Ｓｉ、Ａｇなど）の置換を含む。代わりに、第４の層２２６を、これに限定されるものではないが、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＩＴＺＯ、またはＡＺＯを含む、導電性酸化物に置換することができる。
【００３０】
図２０は、第２の中間層誘電体層２２８（「ＩＬＤ２」）の活用を示す。ＩＬＤ２膜層２２８（理想の厚さ０．５μｍから２．０μｍ）ＰＥＣＶＤを用いて、ＩＬＤ層２１２、データ金属及びＯＰＤダイオードの接触する陰極上に適用される。ＰＥＣＶＤ工程温度は２００℃から３００℃である。従来のとおり、ＩＬＤ２材料は、ＳｉＯＮまたはＳｉＯ２及びＳｉＮを含むことができる。層２２８のＳｉＯＮ（または他のＰＥＣＶＤ誘電体）は、ウェット（ＨＦ型化学作用）またはドライ（Ｆプラズマ；理想的には、ＣＦ４またはＳＦ６））を使って、エッチングされる。代わりの材料は、押し出し工程、スロットダイ工程、スピンコーティング、スプレーコーティングまたはインクジェット）を用いて堆積される、溶液ベースのＩＬＤ材料を使うことができるであろう。ＩＬＤ２層２２８の理想の厚さは１．０μｍから６．０μｍである。ＩＬＤ２層２２８は、大気温度で堆積された後、５０℃から１００℃でソフトベーク（溶液を取り除くために）が続く。ＩＬＤ２材料は、（これに限られないが）、Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｙｃｌｏｔｅｎｅ  ６１００シリーズ（またはそれの変異物）、Ｈｏｎｅｙｗｅｌｌ  ＰＴＳシリーズ、Ｍｉｃｒｏｃｈｅｍ  ＳＵ−８、ＴＯＫ  ＴＰＩＲ  ＰＮ−０３７１Ｄまたは技術分野で知られた他の一般的な材料を含んでもよい。上述のＩＬＤ２材料は、全基板を覆うすぐれた平坦性（＞９０％）を提供する。
【００３１】
図２１は、前述の材料と方法を使って、ＩＬＤ２層２２８の表面に、フォトレジスト層２３０の活用を示す。
【００３２】
図２２は、金属層２２６へのビアホールの形成に使用するための、位置２３２でのフォトレジスト層のパターンを示す。
【００３３】
図２３は、フォトレジスト層２３０とＩＬＤ２層２２８を貫通するビアホール２３４の形成を示す。層２２８のＳｉＯＮ（または他のＰＥＣＶＤ誘電体）は、ウェット（ＨＦ型化学作用）またはドライ（Ｆプラズマ；理想的には、ＣＦ４またはＳＦ６）を使って、エッチングされる。ＩＬＤ２層２２８は、溶液ベースのＩＬＤを使って堆積され、その後、個々の画素ウェルが、Ｆを含有する（すなわち、ＣＦ４、ＳＦ６など）プラズマ工程を使って、エッチングされる。
【００３４】
図２４は、前述の材料と工程を使って、フォトレジスト層２３０の剥離を示す。ＩＬＤ２層２２８がエッチングされるとすぐに、フォトレジスト層２３０が取り除かれる。
【００３５】
図２５は、ＩＴＯ層２３６の堆積を示す。ＩＴＯ層２３６は、ＩＬＤ２層２２８上に堆積され、リソグラフィを使ってパターニングされる。膜層２３６は、ウェット（ＨＦ型化学作用）またはドライ（Ｆプラズマ；理想的には、ＣＦ４またはＳＦ６））を使って、エッチングされる。代わりにＩＴＯ層２３６は、これに限定されるものではないが、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＩＴＺＯ、またはＡＺＯを含む、導電性酸化物に置換することができる。
【００３６】
本発明の方法は、本工程のなかでこの点から２つのパスに続く。前述のように、本発明の第２の方法は、図面図２６から２９を参照して完成され、また、本発明の第３の方法は、図面図３０から３８を参照して完成される。
【００３７】
図２６は、前述の材料を用いて、ＥＴＬ層２３８の堆積を示す。ＥＴＬ層２３８は、それぞれ個々のアレイ上に堆積される。ＥＴＬ層２３８のこの材料は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって、塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＥＴＬ層２３８は、その後、１００℃から１３０℃の温度で、５から２０分間、窒素雰囲気で、ホットプレート上でベークされる。
【００３８】
図２７は、前述の材料を用いて、ＢＨＪ層２４０の堆積を示す。ＢＨＪ層２４０は、ＥＴＬ層２３８上に堆積される。ＢＨＪ層２４０のこの材料は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによって、またはインクジェット工程によって、塗布される。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、１００ｎｍから１０００ｎｍに及ぶ。ＢＨＪ層２４０は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＢＨＪ層２４０は、３から１０分間、１１０℃から１３０℃で、窒素雰囲気または真空で、ベークされる。
【００３９】
図２８は、前述の材料を用いて、ＨＴＬ層２４２の堆積を示す。ＨＴＬ層２４２は、ＢＨＪ層２４０上に堆積される。ＨＴＬ層２４２のこの材料は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって塗布されることができる。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。層２４２の典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＨＴＬは、その後、１００℃から１３０℃で、５から２０分間、窒素雰囲気で、ホットプレート上でベークされる。
【００４０】
図２９は、前述の材料を用いて、ＴＣ層２４４の堆積を示す。ＴＣ層２４４は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによって、またはインクジェットによって、アレイ上に堆積される。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、１００ｎｍから１０００ｎｍに及ぶ。ＴＣ層２４４は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＴＣ層２４４は、３から１０分間、１１０℃から１３０℃で、窒素雰囲気または真空中で、ベークされる。
【００４１】
グリッドバイアスが、トップコンタクトＴＣ層２４４に与えられ、汚れのないパッシベーション層（図示せず）が、前述のように適用されることに留意すべきである。
【００４２】
ＯＰＤ製造工程段階の第３の実施形態は、これから記載され、図面図２５から連続して続いている。
【００４３】
図３０は、バンク層２４６の堆積を示す。ＩＬＤ２層上にバンク層２４６の堆積することは、溶液工程（すなわち、押し出し、スロットダイ、スピンコーティング、スプレーコーティングまたはインクジェット）を使用する。バンク層の理想の厚さは、１．０μｍから６．０μｍである。バンク層２４６は、大気温度で堆積された後、Ｔ＝５０℃から１００℃でのソフトベークが続く。バンク層２４６材料は、（これに限定されるものではないが）Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｙｃｌｏｔｅｎｅ  ６１００シリーズ（またはそれの変異物）、Ｈｏｎｅｙｗｅｌｌ  ＰＴＳシリーズ、Ｍｉｃｒｏｃｈｅｍ  ＳＵ−８、ＴＯＫ  ＴＰＩＲ  ＰＮ−０３７１Ｄまたは技術分野で知られた他の樹脂材料を含んでもよい。バンク層２４６の材料は、全基板を覆う優れた平坦性（＞９０％）を提供する。
【００４４】
図３１は、前述の材料と方法を用いて、フォトレジスト層２４８の堆積を示す。バンク層材料２４６は、１から６時間、Ｎ２雰囲気で、硬化され（Ｔ＝２００℃から３００℃；理想的には２５０℃未満）た後、フォトレジスト層２４８で覆うことが続く。
【００４５】
図３２は、位置２５０で、フォトレジスト層２４８のパターニングを示す。フォトレジスト層２４８は、ｉ線露光によってパターニングされ、バンク層２４６に至るまで個々の画素ウェルを形成するために現像される。典型的なドーズ範囲は、７５ｍＪから２００ｍＪ（理想的には、９０−１２５ｍＪ）であり、フォトレジスト層２４８の厚さは、１．０μｍから１０．０μｍであり、理想的には２．０μｍから５．０μｍである。
【００４６】
図３３は、フォトレジスト層２４８とバンク層２４６を貫通してエッチングされる、ビアホール２５２を示す。検査後、個々の画素ウェル２５２は、ＩＴＯ層２３６の表面へバンク層２４６の中に、Ｆを含む（すなわち、ＣＦ４、ＳＦ６など）プラズマ工程を使って、エッチングされる。
【００４７】
図３４は、フォトレジスト層２４８の剥離を示す。フォトレジスト層２４８は、ＰＲＳ−２０００ストリッパまたは他のそのような器具を用いて、剥離される。バンク層２４６材料は、ストリップ化学物質に影響されず、装置の一部として残る。剥離工程の後、個々の画素ウェルは、有機フォトダイオード作りだすために形成される。バンク材料は、平坦性が高く、それゆえ、それぞれの画素の間で、優れた誘電体分離を提供する。
【００４８】
図３５は、前述の材料を用いて、ＥＴＬ層２５４の堆積を示す。ＥＴＬ層２５４は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって、アレイ上に堆積される。溶液は、それぞれの画素ウェルを、層の厚さによって、表面を覆うか、満たす。典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＥＴＬ層２５４は、その後、１００Ｃから１３０Ｃの温度で、５から２０分間、窒素雰囲気で、ホットプレート上でベークされる。
【００４９】
図３６は、前述の材料を用いて、ＢＨＪ層２５６の堆積を示す。ＢＨＪ層２５６は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによって、またはインクジェットによって、ＥＴＬ層２５４上に堆積される。溶液は、それぞれの画素ウェルを、層の厚さによって、表面を覆うか、満たす。典型的な厚さは、１００ｎｍから１０００ｎｍに及ぶ。ＢＨＪ層２５６は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＢＨＪ層２５６は、３から１０分間、１１０℃から１３０℃の温度で、窒素雰囲気または真空で、ベークされる。
【００５０】
図３７は、前述の材料を用いて、ＨＴＬ層２５８の堆積を示す。ＨＴＬ層２５８は、スピンコーティング、スプレーコーティングまたはインクジェット工程によって、ＢＨＪ層上に堆積される。溶液は、それぞれの画素ウェルを、層の厚さによって、表面を覆うか、満たす。典型的な厚さは、５ｎｍから４００ｎｍに及ぶ。ＥＴＬは、その後、１００℃から１３０℃の温度で、５から２０分間、窒素雰囲気で、ホットプレート上でベークされる。
【００５１】
図３８は、前述の材料を用いて、ＴＣ層２６０の堆積を示す。ＴＣ層２６０は、スクリーン印刷、スロットダイコーティング、スピンコーティング、スプレーコーティングによって、またはインクジェットによって、アレイ上に堆積される。溶液は、それぞれの画素ウェルを、堆積された厚さによって、表面を覆うか、満たす。典型的な厚さは、１００ｎｍから１０００ｎｍに及ぶ。ＴＣ層２６０は、その後、最初に、溶液をゆっくり追い出すために、５０℃から８０℃で、２から８分間、ベークされる。その後、ＴＣ層２６０は、３から１０分間、１１０℃から１３０℃の温度で、窒素雰囲気または真空中で、ベークされる。
【００５２】
グリッドバイアスは、トップコンタクトＴＣ層２６０に与えられ、パッシベーション層（図示せず）が、前述のように適用されることに留意すべきである。
【００５３】
本発明の発明概念は、示され、いくつかの実施形態に関連して記載されているが、改良及び変更は、添付された請求項によって画定されるように、本発明の概念の精神と範囲から逸脱することなく、なされることは当業者にとって明白であろう。
【符号の説明】
【００５４】
１０２  ガラスまたはプラスチック基板
１０４  金属線
１０６  金属線
１０８  ゲート
１１０  アイランド
１１２  ＩＬＤ層
１１４  フォトレジスト層
１１６  フォトレジスト層の露光された部分
１１８  ビアホール
１２０  ＴｉＷ層
１２２  Ａｌ層
１２４  ＴｉＷ層
１２６  ＩＴＯ層
１２８  バンク層
１３０  フォトレジスト層
１３２  フォトレジスト層の露光された部分
１３４  ビアホール
１３６  ＥＴＬ層
１３８  ＢＨＪ層
１４０  ＨＴＬ層
１４２  ＴＣ層
２０２  ガラスまたはプラスチック基板
２０４  金属線
２０６  金属線
２０８  ゲート
２１０  アイランド
２１２  ＩＬＤ層
２１４  フォトレジスト層
２１６  フォトレジスト層の露光された部分
２１８  ビアホール
２２０  ＴｉＷ層
２２２  Ａｌ層
２２４  ＴｉＷ層
２２６  ＩＴＯ層
２２８  ＩＬＤ２層
２３０  フォトレジスト層
２３２  フォトレジスト層の露光された部分
２３４  ビアホール
２３６  ＩＴＯ層
２３８  ＥＴＬ層
２４０  ＢＨＪ層
２４２  ＨＴＬ層
２４４  ＴＣ層
２４６  バンク層
２４８  フォトレジスト層
２５０  フォトレジスト層の露光された部分
２５２  ビアホール
２５４  ＥＴＬ層
２５６  ＢＨＪ層
２５８  ＨＴＬ層
２６０  ＴＣ層
【図１】
0006606564.tif 000002
【図２】
0006606564.tif 000003
【図３】
0006606564.tif 000004
【図４】
0006606564.tif 000005
【図５】
0006606564.tif 000006
【図６】
0006606564.tif 000007
【図７】
0006606564.tif 000008
【図８】
0006606564.tif 000009
【図９】
0006606564.tif 000010
【図１０】
0006606564.tif 000011
【図１１】
0006606564.tif 000012
【図１２】
0006606564.tif 000013
【図１３】
0006606564.tif 000014
【図１４】
0006606564.tif 000015
【図１５】
0006606564.tif 000016
【図１６】
0006606564.tif 000017
【図１７】
0006606564.tif 000018
【図１８】
0006606564.tif 000019
【図１９】
0006606564.tif 000020
【図２０】
0006606564.tif 000021
【図２１】
0006606564.tif 000022
【図２２】
0006606564.tif 000023
【図２３】
0006606564.tif 000024
【図２４】
0006606564.tif 000025
【図２５】
0006606564.tif 000026
【図２６】
0006606564.tif 000027
【図２７】
0006606564.tif 000028
【図２８】
0006606564.tif 000029
【図２９】
0006606564.tif 000030
【図３０】
0006606564.tif 000031
【図３１】
0006606564.tif 000032
【図３２】
0006606564.tif 000033
【図３３】
0006606564.tif 000034
【図３４】
0006606564.tif 000035
【図３５】
0006606564.tif 000036
【図３６】
0006606564.tif 000037
【図３７】
0006606564.tif 000038
【図３８】
0006606564.tif 000039