(57)【特許請求の範囲】
【請求項１】
水素終端ダイヤモンドの表面伝導層上にソース及びドレイン電極を形成し、
前記ソース電極とドレイン電極との間であって前記水素終端ダイヤモンドの表面伝導層上に強誘電体の薄膜を積層してあり、
前記強誘電体の薄膜にゲート電極を形成してあり、
前記強誘電体はフッ化ビニリデンと三フッ化エチレンとの共重合体薄膜であることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面が水素終端となっているダイヤモンドの表面伝導層をチャネルとした電界効果トランジスタに関する。
【背景技術】
【０００２】
本出願人は、先に二硫化モリブデンをチャネルとし、ゲートに有機強誘電体を用いた電界効果トランジスタを提案している（非特許文献１）。
これに対して本発明は、水素終端ダイヤモンドの表面伝導層をチャネルとした電界効果トランジスタである。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「強誘電性ポリマーＶＤＦ／ＴｒＦＥを用いたＭｏＳ２−ＦＥＴ構造の作製」，平成２６年度応用物理学会  北陸支部  学術講演会  講演予稿集，Ｐ２０．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高い表面キャリア密度を有する水素終端表面からなるダイヤモンドを用いた電界効果トランジスタの提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る電界効果トランジスタは、水素終端ダイヤモンドの表面伝導層からなるチャネルに、強誘電体からなるゲートを組み合せたことを特徴とする。
【０００６】
表面が水素終端からなるダイヤモンドの表面には、低抵抗のｐ型表面伝導層を有する。
この表面伝導層は、高い表面キャリア密度（＞１０１３ｃｍ−２），低い表面準位密度（＞１０１１ｃｍ−２）を有するとともに、その層の厚みは約１０ｎｍ以下と電流制御に有利な浅いキャリア分布となっている点に特徴がある。
このような表面が水素終端表面になっているダイヤモンドは、マイクロプラズマＣＶＤ法等を用いてエピタキシャル成長させることで得られる。
また、ダイヤモンド表面を水素中でアニール処理することでも得られる。
【０００７】
ここで、強誘電体は前記水素終端ダイヤモンド表面に３００℃以下の低温で薄膜形成されたものであることが好ましい。
ダイヤモンドの水素終端表面は３００℃を越えると、一部が酸素終端表面に変化する恐れがあるからである。
【０００８】
本発明に係る電界効果トランジスタの具体的な形態例としては、水素終端ダイヤモンドの表面伝導層上にソース及びドレイン電極を形成し、前記ソース電極とドレイン電極との間であって前記水素終端ダイヤモンドの表面伝導層上に強誘電体の薄膜を積層し、前記強誘電体の薄膜にゲート電極を形成した例が挙げられる。
【０００９】
本発明において強誘電体は、ダイヤモンドの水素終端表面にこの水素終端構造を破壊することなく積層できるものであれば特に限定はないが、約１００〜１５０℃の低温で積層できる点でフッ素系の有機薄膜が好ましく、例えばフッ化ビニリデン（ＶＤＦ）と、三フッ化エチレン（ＴｒＦＥ）との共重合体薄膜が例として挙げられる。
また、本発明において強誘電体とは、外部に電場がなくても電気双極子が整列しており、且つ、双極子の方向が電場によって変化できる物質をいう。
【発明の効果】
【００１０】
本発明に係る電界効果トランジスタは、水素終端ダイヤモンドの表面伝導層をチャネルとし、ゲートに強誘電体を用いたことにより、この強誘電体の強い分極により効率的にキャリアを誘起することができ、自発分極によるノーマリーオフ動作の実現が期待される。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る電界効果トランジスタ（ＦＥＴ）の構造例を模式的に示す。
【図２】評価に用いたＦＥＴの表面写真を示す。
【図３】強誘電体薄膜（ＶＤＦ／ＴｒＦＥ）のＡＦＭ像を示す。
【図４】評価品のＩＤＳ−ＶＤＳ（ＤＣバイアス）特性を示す。
【図５】評価品のＰ−Ｖ特性を示す。
【図６】直流バイアスによる電気特性測定回路を模式的に示す。
【図７】直流バイアスにおけるＩＤＳ−ＶＤＳ特性を示す。
【図８】直流バイアスにおけるＩＤＳ−ＶG特性を示す。
【図９】残留分極（自発分極）による電気特性測定回路を模式的に示す。
【図１０】自発分極におけるＩＤＳ−Ｖ’ＤＳ特性を示す。
【図１１】自発分極におけるＩＤＳ−Ｖ’Ｇ特性を示す。
【発明を実施するための形態】
【００１２】
本発明に係る電界効果トランジスタ（ＦＥＴ）の構造例を図１に模式的に示す。
水素終端表面構造からなる表面伝導層有するダイヤモンド基板を用いて、この表面伝導層の上にソース（Ｓｏｕｒｃｅ）電極とドレイン（Ｄｒａｉｎ）電極とを形成してある。
ソース電極とドレイン電極との間であって、この表面伝導層の上にゲートとなるように強誘電体、例えばＶＤＦ／ＴｒＦＥの薄膜を形成し、この薄膜の上にゲート（Ｇａｔｅ）電極を形成してある。
【００１３】
このような構造のＦＥＴを試作し評価したので、以下説明する。
マイクロ波プラズマＣＶＤ法を用いて、人工ダイヤモンドをエピタキシャル成長させて製作したダイヤモンド基板の表面を必要に応じて洗浄し、次にこの表面にフォトリソグラフィ法により、白金又は金等からなるソース電極とドレイン電極を形成した。
次に必要に応じてマスキング処理し、ゲート絶縁膜として７５／２５ｍｏｌ％のＶＤＦ／ＴｒＦＥコポリマーをスピンコート法により塗布し、その後に１１０〜１２０℃にて乾燥させた。
形成されたＶＤＦ／ＴｒＦＥの薄膜の膜厚は、約１３０ｎｍであった。
次にフォトリソグラフィ法により、ＶＤＦ／ＴｒＦＥ薄膜の上に白金又は金等からなるゲート電極を形成した。
そのパターンの表面写真を図２に示す。
また、ＶＤＦ／ＴｒＦＥ薄膜のＡＦＭ（原子間力顕微鏡）像を図３に示す。
これにより、ＶＤＦ／ＴｒＦＥ薄膜にホール等の欠陥が無いことを確認した。
このようにして得られた評価品の直流バイアスによるＩＤＳ−ＶＤＳ特性を示すグラフを図４に示した。
観測されたＩＤＳ−ＶＤＳ特性の近似直線の傾きからシート抵抗値を求めた。
このことから、チャネルとして水素終端表面伝導層が形成されているのを確認できた。
次に測定周波数１ＨｚにおけるＰ−Ｖ特性を図５のグラフに示す。
これにより、強誘電性ヒステリシスを確認することができた。
【００１４】
次に図６に示すような測定回路を用いて、ゲートに直流バイアスＶＧＳを印加したまま、ＩＤＳを測定した結果を図７及び図８に示す。
図７は、ＩＤＳ−ＶＤＳ特性であり、電流Ｏｎ／Ｏｆｆ比は１０７倍以上を示した。
図８は、ＩＤＳ−ＶＧ特性であり、ゲートが強誘電体として機能しているのが分かる。
【００１５】
次に、図９に示すような測定回路を用いて、ゲートに所定のパルス電圧を５ｓｅｃ間印可し、ＶＤＦ／ＴｒＦＥの薄膜を分極させた後にゲート端子を開放してからＩＤＳを測定した。
その残留分極（自発分極）によるＩＤＳ−Ｖ’ＤＳ特性の測定結果を図１０に、ＩＤＳ−Ｖ’Ｇ特性を図１１に示す。
このことから、本発明に係るＦＥＴは自発分極によりゲート電圧ゼロ状態でチャネル電流に変調を与えることが可能であり、ノーマリーオフ動作の実現も可能と思われる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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