(57)【特許請求の範囲】
【請求項１】
変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の変換を行う変換処理装置において、
Ｎ個の入力値において並びが連続する入力値のペア毎に、変換ブロックサイズが「２×２」である２点アダマール変換を行うＮ／２個の２点アダマール変換部と、
前記２点アダマール変換の結果のうち２個の入力値の和に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の演算を行うＮ／２点ＤＣＴ演算部と、
前記２点アダマール変換の結果のうち２個の入力値の差に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の演算を行うＮ／２点ＤＳＴ演算部と、
を備える変換処理装置。
【請求項２】
複数の変換ブロックサイズ（Ｎ点）の変換を行う前記変換処理装置であり、
前記複数の変換ブロックサイズ（Ｎ点）に各々対応する前記Ｎ／２点ＤＣＴ演算部及び前記Ｎ／２点ＤＳＴ演算部を備え、
前記複数の変換ブロックサイズ（Ｎ点）に各々対応する前記Ｎ／２点ＤＣＴ演算部及び前記Ｎ／２点ＤＳＴ演算部で前記２点アダマール変換部を共用する、
請求項１に記載の変換処理装置。
【請求項３】
逆変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の逆変換を行う逆変換処理装置において、
Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の結果であるＮ／２個の入力値に対して、逆変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散コサイン変換の演算を行うＮ／２点ＩＤＣＴ演算部と、
Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の結果であるＮ／２個の入力値に対して、逆直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散サイン変換の演算を行うＮ／２点ＩＤＳＴ演算部と、
前記Ｎ／２点ＩＤＣＴ演算部からの出力値と前記Ｎ／２点ＩＤＳＴ演算部からの出力値を使用して、逆変換後の信号を生成する逆変換信号生成部と、
を備える逆変換処理装置。
【請求項４】
所定の変換方式により変換した信号から符号化信号を生成する符号化装置において、
請求項１又は２のいずれか１項に記載の変換処理装置を備える符号化装置。
【請求項５】
所定の変換方式により変換された信号から生成された符号化信号を復号する復号装置において、
請求項３に記載の逆変換処理装置を備える復号装置。
【請求項６】
変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の変換を行うためのコンピュータプログラムであって、
Ｎ個の入力値において並びが連続する入力値のペア毎に、変換ブロックサイズが「２×２」である２点アダマール変換を行うＮ／２個の２点アダマール変換機能と、
前記２点アダマール変換の結果のうち２個の入力値の和に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の演算を行うＮ／２点ＤＣＴ演算機能と、
前記２点アダマール変換の結果のうち２個の入力値の差に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の演算を行うＮ／２点ＤＳＴ演算機能と、
をコンピュータに実現させるためのコンピュータプログラム。
【請求項７】
逆変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の逆変換を行うためのコンピュータプログラムであって、
Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の結果であるＮ／２個の入力値に対して、逆変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散コサイン変換の演算を行うＮ／２点ＩＤＣＴ演算機能と、
Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の結果であるＮ／２個の入力値に対して、逆直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散サイン変換の演算を行うＮ／２点ＩＤＳＴ演算機能と、
前記Ｎ／２点ＩＤＣＴ演算機能からの出力値と前記Ｎ／２点ＩＤＳＴ演算機能からの出力値を使用して、逆変換後の信号を生成する逆変換信号生成機能と、
をコンピュータに実現させるためのコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号等の信号の変換の技術に関する。
【背景技術】
【０００２】
ＭＰＥＧ（Moving Picture Experts Group）の映像符号化方式は、映像信号を離散コサイン変換（Discrete Cosine Transform：ＤＣＴ）に代表される直交変換を使用して空間周波数に変換することにより、効率的な情報圧縮を実現する。ＤＣＴや離散サイン変換（Discrete Sine Transform：ＤＳＴ）の従来の技術として、例えば非特許文献１や特許文献１，２，３などが知られている。
【０００３】
最新のＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式では、２次元の直交変換を「４×４」から「３２×３２」までの画素ブロックサイズで行うことができる。これにより、映像信号に適した画素ブロックサイズで直交変換を適用することができるので、よりきめ細かい符号化制御を行うことが可能である。また、４Ｋ（３８４０×２１６０）や８Ｋ（７６８０×４３２０）と呼ばれるＵＨＤ（Ultra High Definition）映像は、情報量の多い精細な映像表現が可能となる一方で精細感の必要のない領域も増えることから、精細感のダイナミックレンジの広い映像となる。このような映像信号に対しては、映像領域に適した符号化ブロックのサイズを選択することによって符号化効率が改善する。例えば、複数のサイズの画素ブロックの単位で符号化制御を行うＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式によれば、前世代のＭＰＥＧ−４  ＡＶＣ／Ｈ．２６４の映像符号化方式に比べて約２倍の符号化性能を達成しており、特にＵＨＤ映像に対してその効果が高い。
【０００４】
しかし、ＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式は、ＣＵ（Coding Unit）と呼ばれる符号化ブロックのサイズが最大「６４×６４」の画素ブロックサイズであるのに対して、ＴＵ（Transform Unit）と呼ばれる直交変換ブロックのサイズが最大「３２×３２」の画素ブロックサイズと小さい。このことは、特に解像度の高い８Ｋ映像や信号変化が極端であるＣＧ（Computer Graphics）映像に対して、符号化効率の向上を十分に達成しきれていない原因の一つとして考えられる。そのような８Ｋ映像やＣＧ映像に対しては、「６４×６４」を超える「１２８×１２８」の画素ブロックサイズで符号化を行うことによって、符号化効率がさらに向上することが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１４７２０５号公報
【特許文献２】特開平２−１１６９６９号公報
【特許文献３】特表２０１４−５０９１０８号公報
【非特許文献】
【０００６】
【非特許文献１】W.Chen, C.H.Smith, and S.C.Fralick, “A fast computational algorithm for the discrete cosine transform,” IEEE Trans. Commun., vol.COMM-25, pp.1004-1009, Sept. 1977.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述したＤＣＴやＤＳＴの従来の技術では、直交変換ブロックのサイズを「３２×３２」の画素ブロックサイズよりも大きくすることが難しいという課題があった。これは、従来の技術では、より大サイズの直交変換をバタフライ演算に代表される再帰的な処理を有する高速アルゴリズムを使用して行う場合、所要メモリ量が増大するので、ＣＰＵ（Central Processing Unit）内部のキャッシュメモリではメモリ量が不足し、十分な処理速度が得られなくなる可能性があるからである。
【０００８】
また、ＤＣＴやＤＳＴなどの直交変換は、三角関数であるコサイン関数及びサイン関数を変換核に使用して、時間領域の信号を周波数領域の信号に変換する処理である。この直交変換の処理では、三角関数の周期性を利用したバタフライ演算と呼ばれる高速アルゴリズムが一般に使用される。図９には、バタフライ演算の構成例として、直交変換ブロックサイズが「８×８」である８点ＤＣＴの信号線図が示されている。図９の８点ＤＣＴの信号線図は、ＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式で採用されている。
【０００９】
図９に示されるように、一般的なバタフライ演算では、入力値ｘｎ（但し、ｎは０から「Ｎ−１」までの整数）のうち入力値ｘｎと入力値ｘＮ−１−ｎの加算を第１段目の演算として行う。このバタフライ演算により映像信号のＮ点ＤＣＴを行う場合、例えば垂直方向の映像信号の処理において、Ｎ点ＤＣＴの第１段目の加算処理を開始するためには、映像信号の水平画素数をＷとすると、実際の回路構成上の工夫を凝らしても、少なくともＷ×Ｎ／２個の画素の映像信号を入力値として読み込む必要がある。このため、Ｎ点ＤＣＴの処理時間として、直交変換ブロックサイズのＮの値に比例した遅延時間が発生する。例えば、８Ｋ映像の映像フォーマット「７６８０×４３２０／６０Ｐ」に対して６４点ＤＣＴを適用する場合、１ラインの走査時間が約４マイクロ秒であるので、約「４×６４／２＝１２８」マイクロ秒の遅延時間が発生することになる。同様の問題は、３２点ＤＣＴや４点ＤＣＴなどの比較的小サイズのＤＣＴでも生ずるが、より大サイズのＤＣＴの方が遅延時間の影響は大きい。特に高解像度映像信号を符号化する際には符号化効率の観点から幅広いサイズの直交変換を適用することが好ましいが、リアルタイム処理において処理すべき単位時間当たりのデータ数がより多いにもかかわらず直交変換のサイズが大きくなると遅延時間が長くなるために、大サイズの直交変換を適用できない可能性があった。
【００１０】
本発明は、このような事情を考慮してなされたものであり、映像信号等の信号の変換処理における遅延時間の短縮を図ることができる、変換処理装置、逆変換処理装置、符号化装置、復号装置、及びコンピュータプログラムを提供することを課題とする。
【課題を解決するための手段】
【００１１】
（１）本発明の一態様は、変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の変換を行う変換処理装置において、Ｎ個の入力値において並びが連続する入力値のペア毎に、変換ブロックサイズが「２×２」である２点アダマール変換を行うＮ／２個の２点アダマール変換部と、前記２点アダマール変換の結果のうち２個の入力値の和に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の演算を行うＮ／２点ＤＣＴ演算部と、前記２点アダマール変換の結果のうち２個の入力値の差に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の演算を行うＮ／２点ＤＳＴ演算部と、を備える変換処理装置である。
（２）本発明の一態様は、上記（１）の変換処理装置において、複数の変換ブロックサイズ（Ｎ点）の変換を行う前記変換処理装置であり、前記複数の変換ブロックサイズ（Ｎ点）に各々対応する前記Ｎ／２点ＤＣＴ演算部及び前記Ｎ／２点ＤＳＴ演算部を備え、前記複数の変換ブロックサイズ（Ｎ点）に各々対応する前記Ｎ／２点ＤＣＴ演算部及び前記Ｎ／２点ＤＳＴ演算部で前記２点アダマール変換部を共用する、変換処理装置である。
【００１２】
（３）本発明の一態様は、逆変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の逆変換を行う逆変換処理装置において、Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の結果であるＮ／２個の入力値に対して、逆変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散コサイン変換の演算を行うＮ／２点ＩＤＣＴ演算部と、Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の結果であるＮ／２個の入力値に対して、逆直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散サイン変換の演算を行うＮ／２点ＩＤＳＴ演算部と、前記Ｎ／２点ＩＤＣＴ演算部からの出力値と前記Ｎ／２点ＩＤＳＴ演算部からの出力値を使用して、逆変換後の信号を生成する逆変換信号生成部と、を備える逆変換処理装置である。
【００１３】
（４）本発明の一態様は、所定の変換方式により変換した信号から符号化信号を生成する符号化装置において、上記（１）又は（２）のいずれかの変換処理装置を備える符号化装置である。
（５）本発明の一態様は、所定の変換方式により変換された信号から生成された符号化信号を復号する復号装置において、上記（３）の逆変換処理装置を備える復号装置である。
【００１４】
（６）本発明の一態様は、変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の変換を行うためのコンピュータプログラムであって、Ｎ個の入力値において並びが連続する入力値のペア毎に、変換ブロックサイズが「２×２」である２点アダマール変換を行うＮ／２個の２点アダマール変換機能と、前記２点アダマール変換の結果のうち２個の入力値の和に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の演算を行うＮ／２点ＤＣＴ演算機能と、前記２点アダマール変換の結果のうち２個の入力値の差に対して、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の演算を行うＮ／２点ＤＳＴ演算機能と、をコンピュータに実現させるためのコンピュータプログラムである。
（７）本発明の一態様は、逆変換ブロックサイズが「Ｎ×Ｎ、但し、Ｎは４以上の整数」であるＮ点の逆変換を行うためのコンピュータプログラムであって、Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散コサイン変換の結果であるＮ／２個の入力値に対して、逆変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散コサイン変換の演算を行うＮ／２点ＩＤＣＴ演算機能と、Ｎ個の入力値のうち、直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である離散サイン変換の結果であるＮ／２個の入力値に対して、逆直交変換ブロックサイズが「Ｎ／２×Ｎ／２」である逆離散サイン変換の演算を行うＮ／２点ＩＤＳＴ演算機能と、前記Ｎ／２点ＩＤＣＴ演算機能からの出力値と前記Ｎ／２点ＩＤＳＴ演算機能からの出力値を使用して、逆変換後の信号を生成する逆変換信号生成機能と、をコンピュータに実現させるためのコンピュータプログラムである。
【発明の効果】
【００１５】
本発明によれば、映像信号等の信号の変換処理における遅延時間の短縮を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る変換処理装置１の実施例を示す構成図である。
【図２】本発明の一実施形態に係る逆変換処理装置２の実施例を示す構成図である。
【図３】本発明の一実施形態に係る変換処理装置３の構成例を示す図である。
【図４】本発明の一実施形態に係る逆変換処理装置４の構成例を示す図である。
【図５】本発明の一実施形態に係る符号化装置１００の実施例を示す構成図である。
【図６】本発明の一実施形態に係る復号装置２００の実施例を示す構成図である。
【図７】従来の映像符号化方式における直交変換について説明するための構成図である。
【図８】本発明の一実施形態における変換について説明するための構成図である。
【図９】従来のバタフライ演算の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、本発明の実施形態について説明する。
【００１８】
［基本原理］
まず、本実施形態に係る基本原理を説明する。本実施形態では、映像信号等の信号の変換処理に、２点ウォルシュ型のアダマール変換を利用する。２点ウォルシュ型のアダマール変換のことを２点アダマール変換と称する。２点アダマール変換は、次の式（１）に示される２行２列の変換行列Ｈで表される。２点アダマール変換において、変換ブロックのサイズである変換ブロックサイズは「２×２」である。なお、２点アダマール変換は２点ハール変換と一致する。
【００１９】
【数１】
0006541260.tif 000002
【００２０】
上記の式（１）から分かるように、２点アダマール変換は、２個の入力値のペアに対して和の計算と差の計算から成る。この２点アダマール変換を映像信号等の信号の変換処理に利用する場合、入力信号に含まれる並びが連続する入力値のペアである入力値ｘ２ｎと入力値ｘ２ｎ＋１に対し、和の計算と差の計算を行えばよい。但し、ｎは０から「Ｎ−１」までの整数であり、Ｎは信号の変換処理の変換ブロックサイズであって偶数である。
【００２１】
２点アダマール変換を映像信号の変換処理に利用する場合、映像信号の変換処理の変換ブロックサイズに関係なく、変換処理における最小の遅延時間は、映像信号の１ライン分の水平画素数であるＷ個の画素を読み込む時間で済む。例えば、８Ｋ映像の映像フォーマット「７６８０×４３２０／６０Ｐ」の場合、該最小の遅延時間は、変換ブロックサイズに関係なく１ラインの走査時間である約４マイクロ秒となり、従来のバタフライ演算による６４点ＤＣＴの遅延時間「約１２８マイクロ秒」に比して短縮される。このように、２点アダマール変換によれば、従来のバタフライ演算による直交変換に比して、映像信号の変換処理における遅延時間の短縮が可能である。
【００２２】
２点アダマール変換を映像信号の変換処理に利用する場合、該変換処理は、入力される映像信号の隣接画素を平均化し解像度を半分にした画像である平均画像と、入力される映像信号の隣接画素同士の差分による解像度が半分の画像であるエッジ画像を生成する効果を持つ。つまり、２点アダマール変換を映像信号の水平方向及び垂直方向に適用することは、「Ｎ×Ｎ」の画素ブロックサイズの映像信号を解像度が各々「Ｎ／２×Ｎ／２」である平均画像とエッジ画像に分離することを意味する。
【００２３】
このことから、本実施形態では、「Ｎ×Ｎ」の画素ブロックサイズの映像信号を２点アダマール変換した結果の信号に対する変換処理を、次に示す（１）、（２）により選択する。
【００２４】
（１）平均画像に対する変換処理
平均画像は、解像度が半分になった一般的な映像と同等の信号性質を持つ。このため、平均画像に対する変換処理としてＮ／２点ＤＣＴを使用する。これは、一般的な映像信号のように隣接画素間相関の高い映像信号に対してＤＣＴによる符号化効率が高いことによる。具体的には、上記の式（１）の変換行列Ｈと２個の入力値との行列乗算の結果のうち、２個の入力値の和が平均画像に対応する。したがって、該２個の入力値の和に対して、Ｎ／２点ＤＣＴを行う。
【００２５】
（２）エッジ画像に対する変換処理
エッジ画像は、高周波成分を多く含む画像である。このため、エッジ画像に対する変換処理としてＮ／２点ＤＳＴを使用する。これは、隣接画素間相関の低い映像信号に対してＤＳＴによる符号化効率が高いことによる。具体的には、上記の式（１）の変換行列Ｈと２個の入力値との行列乗算の結果のうち、２個の入力値の差がエッジ画像に対応する。したがって、該２個の入力値の差に対して、Ｎ／２点ＤＳＴを行う。
【００２６】
［変換処理装置の実施例］
次に、本実施形態に係る変換処理装置、及び逆変換処理装置の実施例について説明する。
【００２７】
図１は、本実施形態に係る変換処理装置１の実施例を示す構成図である。変換処理装置１には、Ｎ個の入力値ｘ０〜ｘＮ−１が入力される。但し、Ｎは４以上の整数である。図１に示す変換処理装置１は、Ｎ／２個の加算部１１−０〜Ｎ／２−１と、Ｎ／２個の減算部１２−０〜Ｎ／２−１と、Ｎ／２点ＤＣＴ演算部１３と、Ｎ／２点ＤＳＴ演算部１４を備える。
【００２８】
加算部１１−０〜Ｎ／２−１は、入力値ｘ０〜ｘＮ−１において並びが連続する入力値のペアである入力値ｘ２ｎと入力値ｘ２ｎ＋１の和を各々算出する。但し、ｎは０から「（Ｎ／２）−１」までの整数である。加算部１１−ｎは、入力値ｘ２ｎと入力値ｘ２ｎ＋１を加算する。例えば、加算部１１−０は入力値ｘ０と入力値ｘ１を加算する。加算部１１−１は入力値ｘ２と入力値ｘ３を加算する。加算部１１−Ｎ／２−１は入力値ｘＮ−２と入力値ｘＮ−１を加算する。各加算部１１−０〜Ｎ／２−１の加算結果である和はＮ／２点ＤＣＴ演算部１３へ出力される。
【００２９】
減算部１２−０〜Ｎ／２−１は、入力値ｘ０〜ｘＮ−１におい並びが連続する入力値のペアである入力値ｘ２ｎと入力値ｘ２ｎ＋１の差を各々算出する。但し、ｎは０から「（Ｎ／２）−１」までの整数である。減算部１２−ｎは、入力値ｘ２ｎから入力値ｘ２ｎ＋１を減算する。例えば、減算部１２−０は入力値ｘ０から入力値ｘ１を減算する。減算部１２−１は入力値ｘ２から入力値ｘ３を減算する。減算部１２−Ｎ／２−１は入力値ｘＮ−２から入力値ｘＮ−１を減算する。各減算部１２−０〜Ｎ／２−１の減算結果である差はＮ／２点ＤＳＴ演算部１４へ出力される。
【００３０】
図１に示す加算部１１−０〜Ｎ／２−１及び減算部１２−０〜Ｎ／２−１は、Ｎ／２個の２点アダマール変換部に対応する。加算部１１−ｎと減算部１２−ｎのペアが１個の２点アダマール変換部に対応する。
【００３１】
Ｎ／２点ＤＣＴ演算部１３は、加算部１１−０〜Ｎ／２−１から出力された加算結果を入力値に使用して、Ｎ／２点ＤＣＴの演算を行う。Ｎ／２点ＤＣＴ演算部１３は、公知のバタフライ演算などの高速アルゴリズムを利用して構成される。Ｎ／２点ＤＣＴ演算部１３は、Ｎ／２点ＤＣＴの演算結果である値Ｘ０〜ＸＮ／２−１を出力する。
【００３２】
Ｎ／２点ＤＳＴ演算部１４は、減算部１２−０〜Ｎ／２−１から出力された減算結果を入力値に使用して、Ｎ／２点ＤＳＴの演算を行う。Ｎ／２点ＤＳＴ演算部１４は、公知のバタフライ演算などの高速アルゴリズムを利用して構成される。Ｎ／２点ＤＳＴ演算部１４は、Ｎ／２点ＤＳＴの演算結果である値ＸＮ／２〜ＸＮ−１を出力する。
【００３３】
図２は、本実施形態に係る逆変換処理装置２の実施例を示す構成図である。逆変換処理装置２には、Ｎ個の入力値Ｘ０〜ＸＮ−１が入力される。但し、Ｎは４以上の整数である。Ｎ個の入力値Ｘ０〜ＸＮ−１のうちＮ／２個の入力値Ｘ０〜ＸＮ／２−１は、上記の図１に示す変換処理装置１のＮ／２点ＤＣＴ演算部１３の出力値に対応する。Ｎ個の入力値Ｘ０〜ＸＮ−１のうちＮ／２個の入力値ＸＮ／２〜ＸＮ−１は、上記の図１に示す変換処理装置１のＮ／２点ＤＳＴ演算部１４の出力値に対応する。
【００３４】
図２に示す逆変換処理装置２は、上記の図１に示す変換処理装置１の逆変換を行う。図２に示す逆変換処理装置２は、Ｎ／２点逆離散コサイン変換（Inverse Discrete Cosine Transform：ＩＤＣＴ）演算部２１と、Ｎ／２点逆離散サイン変換（Inverse Discrete Sine Transform：ＩＤＳＴ）演算部２２と、Ｎ／２個の加算部２３−０〜Ｎ／２−１と、Ｎ／２個の減算部２４−０〜Ｎ／２−１と、Ｎ個の１／２倍部２７−０〜Ｎ／２−ａ，２７−０〜Ｎ／２−ｂを備える。
【００３５】
Ｎ／２点ＩＤＣＴ演算部２１は、Ｎ／２個の入力値Ｘ０〜ＸＮ／２−１を使用して、Ｎ／２点ＩＤＣＴの演算を行う。Ｎ／２点ＩＤＣＴ演算部２１は、公知のバタフライ演算などの高速アルゴリズムを利用して構成される。Ｎ／２点ＩＤＣＴ演算部２１は、Ｎ／２点ＩＤＣＴの演算結果である値ｙ（ｎ）を出力する。但し、ｎは０から「（Ｎ／２）−１」までの整数である。
【００３６】
Ｎ／２点ＩＤＳＴ演算部２２は、Ｎ／２個の入力値ＸＮ／２〜ＸＮ−１を使用して、Ｎ／２点ＩＤＳＴの演算を行う。Ｎ／２点ＩＤＳＴ演算部２２は、公知のバタフライ演算などの高速アルゴリズムを利用して構成される。Ｎ／２点ＩＤＳＴ演算部２２は、Ｎ／２点ＩＤＳＴの演算結果である値ｚ（ｎ）を出力する。但し、ｎは０から「（Ｎ／２）−１」までの整数である。各ｎの値ｙ（ｎ）と値ｚ（ｎ）は、各ｎに対応する加算部２３−ｎと減算部２４−ｎに入力される。
【００３７】
加算部２３−ｎは値ｙ（ｎ）と値ｚ（ｎ）を加算する。１／２倍部２７−ｎ−ａは、加算部２３−ｎの加算結果である和を１／２倍する。１／２倍部２７−ｎ−ａにより１／２倍された結果の値は出力値ｘ’（２ｎ）として逆変換処理装置２から出力される。但し、ｎは０から「（Ｎ／２）−１」までの整数である。これにより、出力値ｘ’０，ｘ’２，ｘ’４，・・・，ｘ’Ｎ−２が逆変換処理装置２から出力される。
【００３８】
減算部２４−ｎは値ｙ（ｎ）から値ｚ（ｎ）を減算する。１／２倍部２７−ｎ−ｂは、減算部２４−ｎの減算結果である差を１／２倍する。１／２倍部２７−ｎ−ｂにより１／２倍された結果の値は出力値ｘ’（２ｎ＋１）として逆変換処理装置２から出力される。但し、ｎは０から「（Ｎ／２）−１」までの整数である。これにより、出力値ｘ’１，ｘ’３，ｘ’５，・・・，ｘ’Ｎ−１が逆変換処理装置２から出力される。
【００３９】
なお、加算部２３−０〜Ｎ／２−１と減算部２４−０〜Ｎ／２−１と１／２倍部２７−０〜Ｎ／２−ａ，２７−０〜Ｎ／２−ｂは、逆変換信号生成部に対応する。
【００４０】
なお、ＣＰＵを使用して変換処理装置１を構成する場合、Ｎ／２点ＤＣＴ演算部１３及びＮ／２点ＤＳＴ演算部１４の所要メモリ量に足りるメモリ量のキャッシュメモリを有するＣＰＵを使用することが好ましい。これにより、Ｎ／２点ＤＣＴ演算部１３及びＮ／２点ＤＳＴ演算部１４の演算処理を並列で高速に実行することができる。逆変換処理装置２についても同様である。
【００４１】
上述の図１に示す変換処理装置１によれば、第１段目の演算は、２点アダマール変換の演算である入力値ｘ２ｎと入力値ｘ２ｎ＋１の加算及び減算である。したがって、第１段目の演算は、入力信号に含まれる並びが連続する入力値のペアである入力値ｘ２ｎと入力値ｘ２ｎ＋１に対し、和の計算と差の計算を行えばよい。これにより、従来のバタフライ演算による直交変換に比して、変換処理を開始するまでの遅延時間を短縮できる。また、２点アダマール変換は加算及び減算により構成されるので、その演算を非常に軽量に行うことができる。
【００４２】
また、上述の図１に示す変換処理装置１によれば、２点アダマール変換の結果の信号の特性に応じた変換処理を選択して行うことができる。具体的には、２点アダマール変換の結果のうち、２個の入力値の和に対してＮ／２点ＤＣＴを行い、２個の入力値の差に対してＮ／２点ＤＳＴを行う。これにより、「Ｎ×Ｎ」の画素ブロックサイズの映像信号を、効率よく符号化することができる。また、Ｎ／２点ＤＣＴとＮ／２点ＤＳＴとを並列処理することができる。これにより、Ｎ点ＤＣＴ又はＮ点ＤＳＴによる変換処理に比して、処理の軽量化が可能となる。
【００４３】
［変換処理装置の変形例］
次に、上述した本実施形態に係る変換処理装置、及び逆変換処理装置の変形例を説明する。
【００４４】
図３は、本発明の一実施形態に係る変換処理装置３の構成例を示す図である。この図３において、上記の図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図３に示す変換処理装置３では、上記の図１に示す変換処理装置１におけるＮ／２点ＤＳＴ演算部１４を、Ｎ／２点ＤＣＴ演算部３２により構成している。図３に示すＮ／２点ＤＣＴ演算部１３は、図１に示す変換処理装置１と同じである。同様に、図３に示す加算部１１−０〜Ｎ／２−１は、上記の図１に示す変換処理装置１と同じである。以下、図３において、図１の構成と異なる点を主に説明する。
【００４５】
ＤＳＴ演算部をＤＣＴ演算部により構成する技術は、例えば特許文献１に記載されている。特許文献１に記載される技術を例えば上記の図１に示す変換処理装置１に適用することにより、変換処理装置１におけるＮ／２点ＤＳＴ演算部１４をＮ／２点ＤＣＴ演算部３２により構成することができる。
【００４６】
図３に示すＮ／２点ＤＣＴ演算部３２は、上記の図１に示す変換処理装置１におけるＮ／２点ＤＳＴ演算部１４を実現するために設けられる。図３に示す減算部１２−０〜Ｎ／２−１は、上記の図１に示す変換処理装置１と同じである。減算部１２−０〜Ｎ／２−１の減算結果のうち、減算部１２−２ｍ（ｍは０から「（Ｎ／４）−１」までの整数）の減算結果は、そのままＮ／２点ＤＣＴ演算部３２に入力される。減算部１２−０〜Ｎ／２−１の減算結果のうち、減算部１２−２ｍ＋１（ｍは０から「（Ｎ／４）−１」までの整数）の減算結果は、符号反転部３１−２ｍ＋１により符号が反転されてからＮ／２点ＤＣＴ演算部３２に入力される。符号反転部３１−２ｍ＋１は入力された値の符号を反転させる。但し、ｍは０から「（Ｎ／４）−１」までの整数である。
【００４７】
本変形例によれば、本実施形態に係る変換処理装置において、Ｎ／２点ＤＳＴ演算部をＮ／２点ＤＣＴ演算部により構成することができる。これにより、変換処理装置における構成の簡略化ができ、また、演算部の利用効率を向上させることができる。
【００４８】
図４は、本発明の一実施形態に係る逆変換処理装置４の構成例を示す図である。この図４において、上記の図２の各部に対応する部分には同一の符号を付け、その説明を省略する。図４に示す逆変換処理装置４では、上記の図２に示す逆変換処理装置２におけるＮ／２点ＩＤＳＴ演算部２２を、Ｎ／２点ＩＤＣＴ演算部４１により構成している。図４に示すＮ／２点ＩＤＣＴ演算部２１は、図２に示す逆変換処理装置２と同じである。以下、図４において、図２の構成と異なる点を主に説明する。
【００４９】
ＩＤＳＴ演算部をＩＤＣＴ演算部により構成する技術は、例えば特許文献１に記載されている。特許文献１に記載される技術を例えば上記の図２に示す逆変換処理装置２に適用することにより、逆変換処理装置２におけるＮ／２点ＩＤＳＴ演算部２２をＮ／２点ＩＤＣＴ演算部４１により構成することができる。
【００５０】
図４に示すＮ／２点ＩＤＣＴ演算部４１は、上記の図２に示す逆変換処理装置２におけるＮ／２点ＩＤＳＴ演算部２２を実現するために設けられる。図４に示すＮ／２個の加算部２３−０〜Ｎ／２−１と、Ｎ／２個の減算部２４−０〜Ｎ／２−１は、上記の図２に示す逆変換処理装置２と同じである。
【００５１】
加算部２３−０〜Ｎ／２−１のうち加算部２３−２ｍは、値ｙ（２ｍ）と値ｚ（２ｍ）をそのまま加算する。一方、加算部２３−０〜Ｎ／２−１のうち加算部２３−２ｍ＋１は、値ｙ（２ｍ＋１）と、値ｚ（２ｍ＋１）が符号反転部４２−２ｍ＋１により符号反転された値とを加算する。但し、ｍは０から「（Ｎ／４）−１」までの整数である。１／２倍部２７−ｎ−ａは、加算部２３−ｎの加算結果である和を１／２倍する。ただし、ｎは０から「（Ｎ／２）−１」までの整数である。これにより、出力値ｘ’０，ｘ’２，ｘ’４，・・・，ｘ’Ｎ−２が逆変換処理装置４から出力される。
【００５２】
減算部２４−０〜Ｎ／２−１のうち減算部２４−０〜２ｍは、値ｙ（２ｍ）から値ｚ（２ｍ）をそのまま減算する。一方、減算部２４−０〜Ｎ／２−１のうち減算部２４−２ｍ＋１は、値ｙ（２ｍ＋１）から、値ｚ（２ｍ＋１）が符号反転部４２−２ｍ＋１により符号反転された値を減算する。但し、ｍは０から「（Ｎ／４）−１」までの整数である。１／２倍部２７−ｎ−ｂは、減算部２４−ｎの減算結果である差を１／２倍する。ただし、ｎは０から「（Ｎ／２）−１」までの整数である。これにより、出力値ｘ’１，ｘ’３，ｘ’５，・・・，ｘ’Ｎ−１が逆変換処理装置４から出力される。
【００５３】
本変形例によれば、本実施形態に係る逆変換処理装置において、Ｎ／２点ＩＤＳＴ演算部をＮ／２点ＩＤＣＴ演算部により構成することができる。これにより、逆変換処理装置における構成の簡略化ができ、また、演算部の利用効率を向上させることができる。
【００５４】
［符号化装置、及び復号装置の実施例］
次に、本実施形態に係る符号化装置、及び復号装置の実施例について説明する。符号化装置、及び復号装置の例として、映像信号の符号化装置、及び復号装置を挙げて説明する。
【００５５】
図５は、本実施形態に係る符号化装置１００の実施例を示す構成図である。図５に示す符号化装置１００は、画面分割部１０１と、減算部１０２と、変換部１０３と、量子化部１０４と、エントロピー符号化部１０５と、逆量子化部１０６と、逆変換部１０７と、加算部１０８と、ループフィルタ１０９と、イントラ予測部１１０と、動き補償予測部１１１と、切り替え部１１２を備える。
【００５６】
画面分割部１０１は、符号化対象となる映像信号を入力し、この入力信号を符号化処理の処理単位のブロックに分割する。画面分割部１０１は分割したブロックの信号を減算部１０２へ出力する。減算部１０２は、画面分割部１０１から入力された信号から、切り替え部１１２から入力された信号を減算する。減算部１０２は、減算結果の信号を変換部１０３へ出力する。
【００５７】
変換部１０３は、減算部１０２から入力された信号に対して変換を行い、変換の結果の信号を量子化部１０４へ出力する。本実施形態では、変換部１０３を、上記の図１に示す変換処理装置１又は図３に示す変換処理装置３により構成する。
【００５８】
量子化部１０４は、変換部１０３から入力された信号に対して量子化を行い、量子化した信号をエントロピー符号化部１０５及び逆量子化部１０６へ出力する。エントロピー符号化部１０５は、量子化部１０４から入力された信号に対してエントロピー符号化を行い、符号化信号を出力する。エントロピー符号化として、例えば、ＣＡＢＡＣ（Context-based adaptive binary arithmetic coding）、ＣＡＶＬＣ（Context-adaptive variable-length coding）又はＰＩＰＥ（Probability interval partitioning entropy）などが利用可能である。
【００５９】
逆量子化部１０６は、量子化部１０４から入力された信号に対して逆量子化を行い、逆量子化した信号を逆変換部１０７へ出力する。逆変換部１０７は、逆量子化部１０６から入力された信号に対して逆変換を行い、逆変換の結果の信号を加算部１０８へ出力する。逆変換部１０７が行う逆変換は、変換部１０３が行った変換の逆変換である。本実施形態では、逆変換部１０７を、上記の図２に示す逆変換処理装置２又は図４に示す逆変換処理装置４により構成する。加算部１０８は、逆変換部１０７から入力された信号と切り替え部１１２から入力された信号を加算し、加算結果の信号をループフィルタ１０９へ出力する。
【００６０】
ループフィルタ１０９は、加算部１０８から入力された信号に対して平滑化等のフィルタリングを行い、フィルタリング結果の信号をイントラ予測部１１０及び動き補償予測部１１１へ出力する。イントラ予測部１１０は、ループフィルタ１０９から入力された信号に対してイントラ予測を行い、イントラ予測結果の信号を切り替え部１１２へ出力する。動き補償予測部１１１は、ループフィルタ１０９から入力された信号に対して動き補償予測を行い、動き補償予測結果の信号を切り替え部１１２へ出力する。切り替え部１１２は、イントラ予測部１１０から入力された信号又は動き補償予測部１１１から入力された信号のいずれを出力するかを切り替える。切り替え部１１２から出力された信号は、減算部１０２及び加算部１０８へ入力される。
【００６１】
図５に示す符号化装置１００において、変換部１０３は、本実施形態の変換処理装置を備える。これにより、変換部１０３における遅延時間が短縮されるので、符号化処理における遅延時間も短縮することができる。このことから、映像信号に対する大サイズでの変換が適用しやすくなるという効果が得られる。これは、特に高解像度映像信号の符号化において符号化効率の観点から好ましい。
【００６２】
図６は、本実施形態に係る復号装置２００の実施例を示す構成図である。図６に示す復号装置２００は、上記の図５の符号化装置１００の符号化に対応する復号を行う。図６に示す復号装置２００は、エントロピー復号部２０１と、逆量子化部２０２と、逆変換部２０３と、加算部２０４と、画面結合部２０５と、ループフィルタ２０６と、イントラ予測部２０７と、動き予測部２０８と、切り替え部２０９を備える。
【００６３】
エントロピー復号部２０１は、復号対象となる符号化信号を入力し、この入力した符号化信号に対してエントロピー復号を行う。エントロピー復号部２０１は、エントロピー復号結果の信号を逆量子化部２０２へ出力する。逆量子化部２０２は、エントロピー復号部２０１から入力された信号に対して逆量子化を行い、逆量子化した信号を逆変換部２０３へ出力する。
【００６４】
逆変換部２０３は、逆量子化部２０２から入力された信号に対して逆変換を行い、逆変換の結果の信号を加算部２０４へ出力する。逆変換部１０７が行う逆変換は、上記の図５に示す変換部１０３が行った変換の逆変換である。本実施形態では、逆変換部２０３を、上記の図２に示す逆変換処理装置２又は図４に示す逆変換処理装置４により構成する。
【００６５】
加算部２０４は、逆変換部２０３から入力された信号と切り替え部２０９から入力された信号を加算し、加算結果の信号を画面結合部２０５及びループフィルタ２０６へ出力する。画面結合部２０５は、加算部２０４から入力された信号から構成される復号処理の処理単位のブロックを結合して映像信号を生成する。画面結合部２０５は、生成した映像信号を復号信号として出力する。
【００６６】
ループフィルタ２０６は、加算部２０４から入力された信号に対して超解像処理を行い、超解像処理結果の信号をイントラ予測部２０７及び動き予測部２０８へ出力する。イントラ予測部２０７は、ループフィルタ２０６から入力された信号に対してイントラ予測を行い、イントラ予測結果の信号を切り替え部２０９へ出力する。動き予測部２０８は、ループフィルタ２０６から入力された信号に対して動き予測を行い、動き予測結果の信号を切り替え部２０９へ出力する。切り替え部２０９は、イントラ予測部２０７から入力された信号又は動き予測部２０８から入力された信号のいずれを出力するかを切り替える。切り替え部２０９の切り替え制御は、加算部２０４の加算結果に基づいて行われる。切り替え部２０９から出力された信号は、加算部２０４へ入力される。
【００６７】
次に、本実施形態に係る符号化装置１００における効果の一つを説明する。映像信号の符号化では、映像信号に適した画素ブロックサイズで変換を適用することが、よりきめ細かい符号化制御を行うことができることから好ましい。例えば、ＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式では、２次元の直交変換を「４×４」から「３２×３２」までの画素ブロックサイズで行うことができる。このことから、符号化装置１００において、複数の画素ブロックサイズの変換を行うようにしてもよい。例えば、上記の図５に示す変換部１０３を、複数の画素ブロックサイズの変換を行う構成にする。また、上記の図５に示す逆変換部１０７及び図６に示す逆変換部２０３を、複数の画素ブロックサイズの逆変換を行う構成にする。このとき、本実施形態の変換処理装置によれば、以下に示す効果が得られる。
【００６８】
図７は従来の映像符号化方式における直交変換について説明するための構成図である。従来の映像符号化方式としては、例えばＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５の映像符号化方式である。図７（ａ）には直交変換ブロックサイズが「８×８」である８点ＤＣＴにおけるバタフライ演算の第一段目の構成が示され、図７（ｂ）には直交変換ブロックサイズが「４×４」である４点ＤＣＴにおけるバタフライ演算の第一段目の構成が示される。図７（ａ）と図７（ｂ）を比較すれば明らかなように、図７（ａ）に示す８点ＤＣＴにおけるバタフライ演算の第一段目の出力値と、図７（ｂ）に示す４点ＤＣＴの二つ分におけるバタフライ演算の第一段目の出力値とは異なる。このため、図７（ａ）に示す８点ＤＣＴにおけるバタフライ演算の構成と、図７（ｂ）に示す４点ＤＣＴにおけるバタフライ演算の構成では、共通化できる部分がない。したがって、従来の技術では、複数の画素ブロックサイズの直交変換を行う場合に、全ての画素ブロックサイズのバタフライ演算を行う必要があった。
【００６９】
図８は、本実施形態における変換について説明するための構成図である。図８（ａ）には、変換ブロックサイズが「８×８」である８点変換における４個の２点アダマール変換の構成が示される。図８（ｂ）には、変換ブロックサイズが「４×４」である２点変換の二つ分に対して、２個の２点アダマール変換の二組の構成が示される。図８（ａ）と図８（ｂ）を比較すれば明らかなように、図８（ａ）に示す４個の２点アダマール変換の構成の出力値と、図８（ｂ）に示す２個の２点アダマール変換の二組の構成の出力値とは同じである。このため、図８（ａ）に示す８点変換における２点アダマール変換の構成と、図８（ｂ）に示す４点変換における２点アダマール変換の構成を共通化することができる。
【００７０】
したがって、本実施形態によれば、複数の画素ブロックサイズの変換を行う場合に、少なくとも、最大の画素ブロックサイズのＮ点変換におけるＮ／２個の２点アダマール変換の構成を備えればよい。例えば、本実施形態において、図８に示すように「８×８」の画素ブロックサイズの８点変換と「４×４」の画素ブロックサイズの４点変換の両方を行う場合に、８点変換における４個の２点アダマール変換の構成を、４点変換における２個の２点アダマール変換と共用する。これにより、本実施形態によれば、複数の画素ブロックサイズの変換を行う場合に、全ての画素ブロックサイズについての２点アダマール変換の構成を別個に演算する必要がない。
【００７１】
上記の図７及び図８を参照して説明したように、本実施形態によれば、符号化装置１００において複数の画素ブロックサイズの変換を行う場合に、装置構成を簡略化することができるという効果が得られる。
【００７２】
なお、本実施形態に係る変換処理装置は、専用のハードウェアにより実現されるものであってもよく、又は、メモリ及びＣＰＵにより構成され、変換処理装置の機能を実現するためのコンピュータプログラムをＣＰＵが実行することによりその機能を実現させるものであってもよい。本実施形態に係る逆変換処理装置についても同様である。
【００７３】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００７４】
上述した実施形態は、画素ブロックベースの各種の映像符号化方式に適用することができる。例えば、ＭＰＥＧ−２、ＭＰＥＧ−４  ＡＶＣ／Ｈ．２６４、ＭＰＥＧ−Ｈ  ＨＥＶＣ／Ｈ．２６５などの映像符号化方式に適用することができる。また、予測符号化を行わない映像符号化方式にも適用可能である。
【００７５】
また、上述した実施形態では、映像信号を符号化する符号化装置及び該符号化装置に対応する復号装置に適用したが、これに限定されない。上述した実施形態は、所定の変換方式により変換した信号から符号化信号を生成する符号化装置、及び、所定の変換方式により変換された信号から生成された符号化信号を復号する復号装置に適用可能である。
【００７６】
また、上述した変換処理装置又は逆変換処理装置の機能を実現するためのコンピュータプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行するようにしてもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Digital Versatile Disk）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００７７】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Dynamic Random Access Memory））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【符号の説明】
【００７８】
１，３…変換処理装置、２，４…逆変換処理装置、１１−０〜Ｎ／２−１，２３−０〜Ｎ／２−１，１０８，２０４…加算部、１２−０〜Ｎ／２−１，２４−０〜Ｎ／２−１，１０２…減算部、１３，３２…Ｎ／２点ＤＣＴ演算部、１４…Ｎ／２点ＤＳＴ演算部、２１，４１…Ｎ／２点ＩＤＣＴ演算部、２２…Ｎ／２点ＩＤＳＴ演算部、２７−０〜Ｎ／２−ａ，２７−０〜Ｎ／２−ｂ…１／２倍部、３１−１〜Ｎ／２−１，４２−１〜Ｎ／２−１…符号反転部、１００…符号化装置、１０１…画面分割部、１０３…変換部、１０４…量子化部、１０５…エントロピー符号化部、１０６，２０２…逆量子化部、１０７，２０３…逆変換部、１０９，２０６…ループフィルタ、１１０，２０７…イントラ予測部、１１１…動き補償予測部、１１２，２０９…切り替え部、２００…復号装置、２０１…エントロピー復号部、２０５…画面結合部、２０８…動き予測部
【図１】
0006541260.tif 000003
【図２】
0006541260.tif 000004
【図３】
0006541260.tif 000005
【図４】
0006541260.tif 000006
【図５】
0006541260.tif 000007
【図６】
0006541260.tif 000008
【図７】
0006541260.tif 000009
【図８】
0006541260.tif 000010
【図９】
0006541260.tif 000011