(57)【特許請求の範囲】
【請求項１】
自装置に対するリセット処理を指示するリセット信号の入力用端子であるリセット端子と、
前記リセット端子とは異なる第１及び第２のＩＯ端子と、
ホスト装置から動作の制御対象である通信装置に対して出力された前記リセット信号を、前記リセット端子を介さずに前記第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にしたのち、さらに前記第２のＩＯ端子に前記リセット信号を出力する制御手段と、
前記第２のＩＯ端子に出力された前記リセット信号を、前記リセット端子を介して入力し、前記通信装置で前記リセット信号による前記リセット処理を実行するリセット手段と、を包含する制御装置。
【請求項２】
前記第１のＩＯ端子、前記第２のＩＯ端子、及び、前記リセット端子が、前記通信装置を制御するＣＰＵのＩＯ端子、及び、リセット端子である、請求項１に記載の制御装置。
【請求項３】
前記通信装置が、光トランシーバである、請求項１または２に記載の制御装置。
【請求項４】
請求項３に記載の制御装置、及び、前記周辺回路を含み、光信号の送受信を行う前記通信装置と、
前記ホスト装置と、を包含する制御システム。
【請求項５】
制御装置に対するリセット処理を指示するリセット信号の入力用端子であるリセット端子と、前記リセット端子とは異なる第１及び第２のＩＯ端子と、を備えた前記制御装置によって、
ホスト装置から前記制御装置による動作の制御対象である通信装置に対して出力された前記リセット信号を、前記リセット端子を介さずに前記第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にしたのち、さらに前記第２のＩＯ端子に前記リセット信号を出力し、
前記第２のＩＯ端子に出力された前記リセット信号を、前記リセット端子を介して入力し、前記通信装置で前記リセット信号による前記リセット処理を実行する、制御方法。
【請求項６】
前記第１のＩＯ端子、前記第２のＩＯ端子、及び、前記リセット端子が、前記通信装置を制御するＣＰＵのＩＯ端子、及び、リセット端子である、請求項５に記載の制御方法。
【請求項７】
前記通信装置が、光トランシーバである、請求項５または６に記載の制御方法。
【請求項８】
制御装置に対するリセット処理を指示するリセット信号の入力用端子であるリセット端子と、前記リセット端子とは異なる第１及び第２のＩＯ端子と、を備えた前記制御装置に、
ホスト装置から前記制御装置による動作の制御対象である通信装置に対して出力された前記リセット信号を、前記リセット端子を介さずに前記第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にしたのち、さらに前記第２のＩＯ端子に前記リセット信号を出力する処理と、
前記第２のＩＯ端子に出力された前記リセット信号を、前記リセット端子を介して入力し、前記通信装置で前記リセット信号による前記リセット処理を実行する処理と、を実行させるプログラム。
【請求項９】
前記第１のＩＯ端子、前記第２のＩＯ端子、及び、前記リセット端子が、前記通信装置を制御するＣＰＵのＩＯ端子、及び、リセット端子である、請求項８に記載のプログラム。
【請求項１０】
前記通信装置が、光トランシーバである、請求項８または９に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、制御方法、及び、そのためのプログラムに関する。
【背景技術】
【０００２】
特許文献１は、光トランシーバのコントローラと回路要素がＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）通信中に、外部装置からリセット信号を入力した場合でも、光信号の送受信の再開を良好に行うことが可能な技術について開示している。
【０００３】
特許文献２は、携帯端末の内部処理の状態に応じて、リセット信号に対して再起動するタイミングを判断し、再起動による悪影響が発生しないようにする技術について開示している。
【０００４】
特許文献３は、リセット時に、初期設定用のデータの正常な読み込みを可能にする、光送受信モジュールについて開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１１０６４１号公報
【特許文献２】特開２０１４−２０３０８７号公報
【特許文献３】特開２００６−１０１４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
光伝送システムでは、保守・メンテナンス性の向上を目的に、容易に脱着可能なプラガブル（Ｐｌｕｇｇａｂｌｅ）形態の光トランシーバが普及している。このような光トランシーバでは、ホスト装置側のＩＯ（Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）端子が、光トランシーバ内部の主制御装置（ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ））のリセット端子に直接、接続される。そして、ＣＰＵのリセット端子に対しリセットを表す論理状態がセットされると、ＣＰＵの内部回路が自発的に作動しＣＰＵの動作がリセットされる。このため、光トランシーバの状態がいかなる状態であっても、ホスト装置からのリセット命令が発行されたタイミングでＣＰＵリセットが作動してしまう。ＣＰＵリセットが作動する短時間の間、光トランシーバは、自身の制御を失うため、状態が不安定となり、最悪の場合、ＣＰＵリセットがかけられたタイミングで搭載部品を壊してしまう可能性がある。
【０００７】
特許文献１は、コントローラがリセット信号を受信し、Ｉ２Ｃ通信が完了した後に、コントローラをリセットする。このため、コントローラは、Ｉ２Ｃ通信の完了を待機するための新たなハードウェアの仕組みを必要とする。また、ＸＦＰ（Ｘ  Ｓｍａｌｌ  Ｆｏｒｍ−ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ：「Ｘ」は、１０Ｇｂｉｔ／ｓを意味する）やＳＦＰ＋（Ｓｍａｌｌ  Ｆｏｒｍ−ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｐｌｕｓ）等の強度変調型の光トランシーバを対象とする。
【０００８】
特許文献２は、リセット信号がリセット端子に入力される時点までに監視対象を監視するために、リセット信号を遅延させる遅延回路などの外部保護回路を新たに設ける必要がある。
【０００９】
特許文献３の光送受信モジュールは、予め設定した待ち時間の経過後に、フラッシュメモリに記憶されているデータを読み取りに行き、リセット時にデータ制御部の起動処理が終了していないことに起因してＩ２Ｃバスで発生する通信エラーを防止する。しかし、当モジュールは、ホストからリセット信号（第１のリセット信号）を受信した後、起動時間を考慮して新たにリセット信号（第２のリセット信号）を生成するために、新たなハードウェアの構成を必要とする。
【００１０】
このため、本発明の目的は、通信の完了を待機させる仕組み、遅延や保護のための回路、および、起動の時間を考慮したリセット信号を生成する等の新たなハードウェアの構成を必要としない、光トランシーバ等の通信装置を提供することにある。すなわち、本発明の目的は、光トランシーバ等の通信装置において、ホスト装置からのリセット命令が発行されたタイミングでＣＰＵリセットが作動することを簡素な仕組みで回避することにある。
【課題を解決するための手段】
【００１１】
本発明の制御装置は、ホスト装置から通信装置に対して出力されたリセット信号を、第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にし、さらに第２のＩＯ端子に前記リセット信号を出力する制御手段と、前記第２のＩＯ端子に出力された前記リセット信号を、リセット端子を介して入力し、前記通信装置で前記リセット信号によるリセット処理を実行するリセット手段と、を包含する。
【００１２】
本発明の制御方法は、ホスト装置から通信装置に対して出力されたリセット信号を、第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にし、さらに第２のＩＯ端子に前記リセット信号を出力し、前記第２のＩＯ端子に出力された前記リセット信号を、リセット端子を介して入力し、前記通信装置で前記リセット信号によるリセット処理を実行する。
【００１３】
本発明のコンピュータプログラムは、ホスト装置から通信装置に対して出力されたリセット信号を、第１のＩＯ端子を介して検出し、前記通信装置の内部の周辺回路を、前記リセット信号が作動可能な状態にし、さらに第２のＩＯ端子に前記リセット信号を出力する処理と、前記第２のＩＯ端子に出力された前記リセット信号を、リセット端子を介して入力し、前記通信装置で前記リセット信号によるリセット処理を実行する処理と、をコンピュータに実行させる。
【発明の効果】
【００１４】
本発明によれば、光トランシーバ等の通信装置において、ホスト装置からのリセット命令が発行されたタイミングでＣＰＵリセットが作動することを回避するためには、新たなハードウェアの構成を必要とする、という問題を解決する、という効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、制御システムの構成の一例を示すブロック図である。
【図２】図２は、制御システムの動作を示すシーケンス図である。
【図３】図３は、第二の実施形態に係る、制御装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１６】
＜第一の実施形態＞
本発明の第一の実施の形態について、図面を参照して詳細に説明する。
【００１７】
図１は、制御システム１０の構成の一例を示すブロック図である。
【００１８】
制御システム１０は、通信装置２０、及び、ホスト装置５０を含んで構成される。
【００１９】
通信装置２０は、制御装置３０、及び、周辺回路４０を含んで構成される。通信装置２０は、特に、光トランシーバに適用可能であり、以下では、光トランシーバを対象として説明する。通信装置２０は、周辺回路４０等の機能により、通信装置２０の外部との光信号の送受信を行うものとする。ただし、光信号の送受信については、本実施形態の動作との関係が低いため、説明は省略する。なお、通信装置２０は、光変調の種類を限定せず、例えば、強度変調型の光トランシーバで構成されてもよい。あるいは、通信装置２０は、ＣＦＰ（Ｃ  Ｆｏｒｍ−ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ。ここで、「Ｃ」は、１００Ｇｂｉｔ／ｓを意味する。）２−ＡＣＯ（Ａｎａｌｏｇ  Ｃｏｈｅｒｅｎｔ  Ｏｐｔｉｃｓ）／ＤＣＯ（Ｄｉｇｉｔａｌ  Ｃｏｈｅｒｅｎｔ  Ｏｐｔｉｃｓ）などの位相変調型の光トランシーバで構成されてもよい。
【００２０】
制御装置３０は、制御部３１、リセット部３２、第１のＩＯ端子３３、第２のＩＯ端子３４、及び、リセット端子３５を含んで構成される。制御装置３０は、例えば、通信装置２０の動作を制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）である。
【００２１】
制御部３１は、ホスト装置５０から通信装置２０に対して出力されたリセット信号を第１のＩＯ端子３３を介して検出し、周辺回路４０を、リセット信号が作動可能（リセット可能）な状態にし、さらに第２のＩＯ端子３４にリセット信号を出力する。なお、制御部３１は、例えば、ホスト装置５０から出力されたリセット信号と同じ信号を第２のＩＯ端子３４に出力してもよいし、新たにリセット信号を示す信号を発生させて第２のＩＯ端子３４に出力してもよい。
【００２２】
リセット部３２は、第２のＩＯ端子３４に出力されたリセット信号を、リセット端子３５を介して入力し、通信装置２０でリセット信号によるリセット処理を実行する。なお、リセット部３２は、例えば、制御装置３０であるＣＰＵのリセット（ＣＰＵリセット）を実行することにより、ＣＰＵに接続される周辺回路４０を含む通信装置２０で、リセット処理を実行する。
【００２３】
制御部３１、及び、リセット部３２は、例えば、論理回路等のハードウェア回路で構成される。また、制御部３１、及び、リセット部３２は、それぞれコンピュータである通信装置２０のプロセッサ（制御装置３０）が、図示されないメモリ上のプログラムを実行することで実現される制御回路であってもよい。プログラムは、不揮発性メモリに格納されてもよい。
【００２４】
第１のＩＯ端子３３は、制御装置３０に設けられた、入出力用の端子である。第２のＩＯ端子３４は、制御装置３０に設けられた、第１のＩＯ端子３３とは異なる入出力用の端子である。リセット端子３５は、制御装置３０に設けられた、リセット信号の入力用の端子である。第１のＩＯ端子３３、第２のＩＯ端子３４、及び、リセット端子３５は、例えば、通信装置２０を制御するＣＰＵのＩＯ端子、及び、リセット端子で構成される。
【００２５】
周辺回路４０は、通信装置２０の内部において、ＣＰＵ（制御装置３０）を除く処理を行う回路である。周辺回路４０は、例えば、電気信号の処理を行う回路、電気信号と光信号の相互の変換処理を行う、送信モジュールであるＴＯＳＡ（Ｔｒａｎｓｍｉｔ  Ｏｐｔｉｃａｌ  ＳｕｂＡｓｓｅｍｂｌｉｅｓ）、および受信モジュールであるＲＯＳＡ（Ｒｅｃｅｉｖｅ  Ｏｐｔｉｃａｌ  ＳｕｂＡｓｓｅｍｂｌｉｅｓ）等である。また、周辺回路４０は、例えば、上記の処理を行う複数の回路要素によって構成され、相互に接続される、としてもよい。なお、本実施形態では、周辺回路４０の回路要素間の接続や動作についての説明は、省略する。
【００２６】
ところで、図１に示すように、ホスト装置５０から出力されるリセット信号の制御線は、まず、通信装置２０の制御装置３０のリセット端子３５以外のＩＯ端子（例えば、第１のＩＯ端子３３）と接続する。そして、リセット信号の制御線は、第１のＩＯ端子３３から制御部３１に接続される。さらに、制御部３１の出力であるリセット信号の制御線は、第２のＩＯ端子３４に接続される。そして、第２のＩＯ端子３４に出力されたリセット信号の制御線は、例えば、制御装置３０の外部の配線などを介して、リセット端子３５に接続される。そして、リセット端子３５に接続されたリセット信号の制御線は、最終的に、リセット部３２に接続される。
【００２７】
図２は、制御システム１０の動作を示すシーケンス図である。
【００２８】
まず、ホスト装置５０は、制御部３１にリセット信号を送信する（ステップＳ０１）。
【００２９】
そして、制御部３１は、入力ＩＯ端子（第１のＩＯ端子３３）を監視し、ホスト装置５０からのリセット信号を検出する（ステップＳ０２）。
【００３０】
リセット信号の検出後、制御部３１は、周辺回路４０を、リセット信号が作動可能な状態、すなわち、ＣＰＵリセットを作動させても安全な動作をするような状態に移行させるための指示を送信する（ステップＳ０３）。
【００３１】
なお、ＣＰＵリセットを作動させても安全な動作をするような状態（安定な状態）とは、例えば、周辺回路４０がデータの読み出しや書き込みの動作中であれば、それらの動作が完了した後の状態等を示すものとする。
【００３２】
また、ここで、制御部３１は、周辺回路４０から、ＣＰＵリセットを作動させても安全な動作をするような状態に移行したことを通知する応答を受信する（ステップＳ０４）、としてもよい。
【００３３】
周辺回路４０への制御が完了した後、制御部３１は、出力ＩＯ端子（第２のＩＯ端子３４）にリセット信号を出力し、制御装置３０のリセット端子３５へのリセット信号を出力する（ステップＳ０５）。
【００３４】
リセット部３２は、リセット信号を受信した後、通信装置２０でリセット信号を作動させ、リセットを実行する（ステップＳ０６）。
【００３５】
以上、本実施形態の制御システム１０は、上記のように、外部保護回路を搭載するなど、新たな構成を必要とせず、ＣＰＵ（制御装置３０）が自身でリセット制御を行うことにより、いかなるタイミングでＣＰＵリセットが発生しても、各部品を壊すことがないように動作する。
【００３６】
本実施形態に係る制御システム１０は、以下に記載するような効果を奏する。
【００３７】
通信装置２０において、ホスト装置５０からのリセット命令が発行されたタイミングでＣＰＵリセットが作動することを回避するためには、新たなハードウェアの構成を必要としない、という効果を奏する。
【００３８】
その理由は、以下である。すなわち、制御部３１が、ホスト装置５０から通信装置２０に対して出力されたリセット信号を、第１のＩＯ端子３３を介して検出し、通信装置２０の内部の周辺回路４０を、リセット信号が作動可能な状態にし、さらに第２のＩＯ端子３４にリセット信号を出力する。そして、リセット部３２が、第２のＩＯ端子３４に出力されたリセット信号を、リセット端子３５を介して入力し、通信装置２０でリセット信号によるリセット処理を実行する。このように、制御装置３０は、例えば、制御部３１の機能としての組込みソフトウェアを設定することにより、自身でリセット制御を行うことができるようになるため、ハードウェア構成の変更を伴わないからである。
＜第二の実施形態＞
次に、本発明の第二の実施の形態について図面を参照して詳細に説明する。
【００３９】
図３は、第二の実施形態に係る、制御装置６０の構成の一例を示すブロック図である。
【００４０】
制御装置６０は、制御部６１、及び、リセット部６２を包含する。
【００４１】
制御部６１は、ホスト装置から通信装置に対して出力されたリセット信号を、第１のＩＯ端子６３を介して検出し、通信装置の内部の周辺回路を、リセット信号が作動可能な状態にし、さらに第２のＩＯ端子６４にリセット信号を出力する。
【００４２】
リセット部６２は、第２のＩＯ端子６４に出力されたリセット信号を、リセット端子６５を介して入力し、通信装置でリセット信号によるリセット処理を実行する。
【００４３】
本実施形態に係る制御装置６０は、以下に記載するような効果を奏する。
【００４４】
光トランシーバ等において、ホスト装置からのリセット命令が発行されたタイミングでＣＰＵリセットが作動することを回避するためには、新たなハードウェアの構成を必要としない、という効果を奏する。
【００４５】
その理由は、以下である。すなわち、制御部６１が、ホスト装置から通信装置に対して出力されたリセット信号を、第１のＩＯ端子６３を介して検出し、通信装置の内部の周辺回路を、リセット信号が作動可能な状態にし、さらに第２のＩＯ端子６４にリセット信号を出力する。そして、リセット部６２が、第２のＩＯ端子６４に出力されたリセット信号を、リセット端子６５を介して入力し、通信装置でリセット信号によるリセット処理を実行する。このように、制御装置６０は、例えば、制御部６１の機能としての組込みソフトウェアを設定することにより、自身でリセット制御を行うことができるようになるため、ハードウェア構成の変更を伴わないからである。
【００４６】
以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４７】
１０    制御システム
２０    通信装置
３０    制御装置
３１    制御部
３２    リセット部
３３    第１のＩＯ端子
３４    第２のＩＯ端子
３５    リセット端子
４０    周辺回路
５０    ホスト装置
６０    制御装置
６１    制御部
６２    リセット部
６３    第１のＩＯ端子
６４    第２のＩＯ端子
６５    リセット端子
【図１】
0006601076.tif 000002
【図２】
0006601076.tif 000003
【図３】
0006601076.tif 000004