(57)【特許請求の範囲】
【請求項１】
入力信号とフィードバック分岐（８）内で生成される基準電圧信号の差分が第一の積分器（３）に供給されるインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）を用いたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換で出力信号の有効分解能を設定する方法において、
このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）のフィードバック分岐（８）内で仮想的な基準電圧を生成し、設定可能な基準キャパシタＣｒｅｆ（１１）を用いて、この基準電圧信号を変化する入力信号範囲に適合させるとともに、キャパシタ比率Ｃ１／Ｃｒｅｆ（Ｃ１：入力キャパシタ、Ｃｒｅｆ：基準キャパシタ）に応じたクロックサイクル数Ｎを設定することを特徴とする方法。
【請求項２】
制御可能なコンデンサ配列（１０）によって、基準キャパシタＣｒｅｆ（１１）を調整して設定することを特徴とする請求項１に記載の方法。
【請求項３】
＋／−ＶＤＤの動作電圧範囲内の入力信号がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）を過負荷とならないように最大限可能な形で制御駆動するように、基準キャパシタＣｒｅｆ（１１）の選択とクロックサイクル数Ｎ（１２）の設定が行なわれることを特徴とする請求項１に記載の方法。
【請求項４】
コントロールユニット（９）を用いて、基準キャパシタＣｒｅｆ（１１）とクロックサイクル数Ｎ（１２）を設定することを特徴とする請求項１から３までのいずれか一つに記載の方法。
【請求項５】
当該のコントロールユニット（９）が、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）の少なくとも二つの積分器段（３）と、一つの量子化器（２）と、フィードバック分岐（８）内のデジタル・アナログ変換器（５）とを制御することを特徴とする請求項４に記載の方法。
【請求項６】
当該のコントロールユニット（９）が、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）の要求される精度範囲、設定された基準キャパシタＣｒｅｆ（１１）又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の雑音の測定値に応じたアルゴリズムを用いて、最適なクロックサイクル数Ｎ（１２）を計算して設定することを特徴とする請求項４又は５に記載の方法。
【請求項７】
多重化システムのために、単一のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）を使用することを特徴とする請求項１から６までのいずれか一つに記載の方法。
【請求項８】
当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）を出力信号の有効分解能に関する精度要件に適合させることを特徴とする請求項１から６までのいずれか一つに記載の方法。
【請求項９】
インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）が、アナログ変調器入力信号とアナログ基準電圧信号の間の差分を計算して差分電圧信号（ｕ’ｉｎ）を生成する差分演算器（４）と、この差分信号を積分又は合算して第一の積分信号（ｕ１）を生成するリセット可能な第一の積分器（３）と、この積分信号を受信して量子化信号を生成する量子化器（２）と、このデジタル量子化信号を受信して基準電圧信号を差分演算器（４）に出力するフィードバック分岐（８）内のデジタル・アナログ変換器（５）とを備えた、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置において、
制御可能なコンデンサ配列（１０）がフィードバック分岐（８）内に配置され、このコンデンサ配列（１０）、少なくとも一つの積分器（３）、量子化器（２）及びフィードバック分岐（８）内のデジタル・アナログ変換器（５）がコントロールユニット（９）と制御可能な形で接続されており、
このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置が、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）のフィードバック分岐（８）内で仮想的な基準電圧を生成し、設定可能な基準キャパシタＣｒｅｆ（１１）を用いて、この基準電圧信号を変化する入力信号範囲に適合させるとともに、キャパシタ比率Ｃ１／Ｃｒｅｆ（Ｃ１：入力キャパシタ、Ｃｒｅｆ：基準キャパシタ）に応じたクロックサイクル数Ｎを設定するように構成される、
ことを特徴とするインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。
【請求項１０】
当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）がＭ個の積分器段（３）を備えていることを特徴とする請求項９に記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。
【請求項１１】
当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（１）の＋／−ＶＤＤの動作電圧範囲内の入力信号が、積分器段の数Ｍと関係無く完全に制御駆動可能であることを特徴とする請求項９又は１０に記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。
【請求項１２】
当該のコントロールユニット（９）がクロック制御論理部を備えていることを特徴とする請求項９から１１までのいずれか一つに記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号とフィードバック分岐内で生成される基準電圧信号の差分を第一の積分器に供給するインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換で出力信号の有効分解能を設定する方法に関する。
【０００２】
本発明は、更に、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が、アナログ変調器入力信号とアナログ基準電圧信号の間の差分を計算して差分電圧信号（ｕ’ｉｎ）を生成する差分演算器と、この差分信号を積分又は合算して第一の積分信号（ｕ１）を生成するリセット可能な第一の積分器と、この積分信号を受信してビットストリームの量子化信号を生成する量子化器と、このデジタル量子化信号を受信して基準電圧信号を差分演算器に出力する、フィードバック分岐内のデジタル・アナログ変換器とを備えたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置に関する。
【背景技術】
【０００３】
従来技術では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器（ｉＤＳ−ＡＤＣ）は、先ずは或る与えられたクロックサイクル数Ｎの変調器サイクルによって、変換すべき入力信号を変調して、そのデジタルビットストリームを内部量子化器の出力でデジタルフィルタリングする様々なアーキテクチャを提示している。その場合、デジタルフィルタは、Ｎクロックサイクル後に、アナログ入力信号Ｕｉｎのデジタル表現を出力する。
【０００４】
従来技術では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の使用時に発生する問題を回避又は排除するために使用される幾つかの方法と装置が知られている。
【０００５】
特許文献１には、例えば、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いたアナログ・デジタル（Ａ／Ｄ）変換のために、サンプリングした入力信号の入力オフセットを分離して補正できる方法が開示されている。そのために、フラクタルアルゴリズムを用いて、好適に接続したコンデンサによってオフセットを補正できるサンプリングシーケンスを利用している。従って、特許文献１では、リアルタイムオフセット補正とそれに対応するｉＤＳ−ＡＤＣの有効出力ダイナミクスの拡大の外に、出力信号でのフリッカ雑音成分の軽減も可能である。更に、特許文献１に記載された方法は、例えば、部品の不整合により生じる、多数の技術プロセスパラメータのばらつきに依存しない方法である。
【０００６】
特許文献２には、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器における安定性の改善及び入力電圧範囲の拡大方法が開示されている。その場合、新たなＡＤ変換の開始毎に、少なくとも一つ又は複数の積分器段がリセット状態に保持されて、第一のループ進行後に、漸く特別な方式に基づきセットされるか、或いは全ての積分器段が当初リセット状態に有り、ループ進行又は反復毎に段階的にセットされている。その場合、それに対応する積分器段は、ｉＤＳ−ＡＤＣの伝達全体と同様に安定したままである。従って、特許文献２のリセット初期化方法により、雑音伝達関数（Ｎｏｉｓｅ−Ｔｒａｎｓｆｅｒ−Ｆｕｎｃｔｉｏｎ、短縮してＮＴＦ）を実現することが可能であり、それは、ｉＤＳ−ＡＤＣ入力電圧信号が大きくなった場合に、場合によっては、ＡＤＣの不安定な動作を引き起こす。その結果、一つのｉＤＳ−ＡＤＣを用いて、より積極的なＮＴＦを実現するか、或いは、より広い入力電圧信号範囲を処理することができる。更に、特許文献２に記載された方法を用いて、特に、（例えば、入力信号のレベルが高い場合に）必要な安定性判定基準の達成に関して、より高い次数のｉＤＳ−ＡＤＣの実現が容易になる。特許文献２では、ｉＤＳ−ＡＤＣを特に使用する理由は、特に、ｉＤＳ−ＡＤＣの待ち時間が、接続されているデシメーションフィルタのベースバンドサンプリング周期の約半分だけに相当し、それにより、一方において、例えば、逐次比較レジスタ（ＳＡＲ）型変換器を用いた場合などの個別変換が可能になるからである。それは、変換毎のエネルギー必要量に関心が有るアプリケーション及び／又はＡＤＣを繰り返し休止状態に移行すべき、移行できる、或いは移行しなければならないアプリケーションにおいて、そのようなＡＤＣを使用することに関して有利である。後者は、例えば、多重化システムにおいて、一つの同じＡＤＣが異なる入力源の信号を処理する場合である。それは、例えば、従来のデルタ・シグマ・アナログ・デジタル変換器では、同程度には実現できず、制御負荷、時間負荷及びエネルギー負荷を増大させる必要が有った。
【０００７】
ｉＤＳ−ＡＤＣでは、デジタル化すべき入力信号と必要な基準電圧を処理するために、しばしばスイッチトキャパシタ（短縮してＳＣ）配列が使用されている。使用するコンデンサによる所謂不整合誤差を軽減すると同時に、そのような回路への電荷輸送に必要な（サンプリング及び電荷輸送）フェーズを最小限保持するために、特許文献３では、コンデンサ配列を用いて、Ａ／Ｄ変換の間に異なる入力コンデンサを好適に選択し、巡回して割り当てることにより、最終的に不整合の影響と増幅誤差を軽減できる方法を提案している。その場合、特許文献３に提案された方法は、断続した基準信号を用いて動作するｉＤＳ−ＡＤＣに関する。従って、特許文献３によると、より高い次数のｉＤＳ−ＡＤＣでの安定性を保証するためには、信号対基準電圧（Ｓ／Ｒ）比を１より小さくしなければならない。それと関連して、言わば、上記のコンデンサ配列を用いて最終的には入力信号の減衰も実現し、そのため、断続した基準信号を用いてｉＤＳ−ＡＤＣの変調器を安定化させるとの意味において、Ｓ／Ｒ＜１を実現するために、特許文献３に記載された不整合誤差と利得誤差を軽減する方法を使用することができる。
【０００８】
その方法の具体的な実現形態は、非特許文献１で説明されており、３次のデルタ・シグマ変換器が使用されている。（入力電圧ＵｉｎとｉＤＳ−ＡＤＣのフィードバック分岐内に設けられたデジタル・アナログ変換器（ＤＡＣ）の出力電圧ＵＤＡＣに依存して）入力キャパシタＣｉｎにｉＤＳ−ＡＤＣの差分入力電荷Ｑｉｎを保持するために、２／３のＳ／Ｒ比を追求しており、その場合、Ｑｉｎ＝Ｃｉｎ（２／３・Ｕｉｎ−ＵＤＡＣ）である。基本的にＳ／Ｒ＜１でなければならないとの条件の外に、非特許文献１の著者達は、ｉＤＳ−ＡＤＣにおいて新たな増幅誤差を更に発生させないために、ｉＤＳ−ＡＤＣでのＡ／Ｄ変換用のクロックサイクル数Ｎを基準の整数倍にすべきであると述べている。
【０００９】
特許文献４は、特別な最小値計算部を用いて、ｉＤＳ−ＡＤＣにおける入力信号に応じた内部処理量子化雑音に基づき（多段式）積分器段チェーンの出力で量子化誤差を計算する方法及びそのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器としての実現形態を記載している。そのため、特許文献４では、ｉＤＳ−ＡＤＣの出力信号又は出力値の精度を改善することが可能である。更に、特許文献４は、そこに記載されたＡＤＣ出力値の精度改善方法の範囲内において、新たなＡＤ変換前の変換値のリセットを実現することができる、或いは実現すべきであると述べている。更に、特許文献４は、その方法において、実行時間に応じた係数を用いて量子化雑音信号を増減して、その相応に増減した信号を用いて、ｉＤＳ−ＡＤＣでのループ進行の調整を行なうことを開示している。そのループ進行の調整は、特に、ＡＤＣ出力値の出来る限り高い精度を目標としている。
【００１０】
インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、典型的には、アナログ入力信号を処理して、その入力信号に出来る限り比例したデジタル出力信号を対応付けるか、或いはデジタル出力値へのアナログ入力信号の有利には一義的なマッピングを実現するものである（図１）。
【００１１】
通常、入力信号には広帯域の雑音（熱雑音）が混じっている。ＡＤＣ回路内の抵抗からの熱雑音又はｐｎ遷移域を有する能動部品の再結合雑音などの一連のＡＤＣ固有の雑音源が存在する。デルタ・シグマ変換に基づく変換器では、多くの場合、出力雑音は、所謂量子化雑音が支配的であり、入力雑音はフリッカ雑音又は１／ｆ雑音が支配的である。（従来方式及びインクリメンタル方式の）デルタ・シグマ・アナログ・デジタル変換器内での雑音発生のために、入力信号の量子化雑音及び熱雑音Ｎｉｎの大部分は、所謂ノイズシェーピングによって、より高い周波数にシフトさせて、ローパスフィルタを用いて濾過して、デジタル化すべき信号から取り除くことができる。しかし、それによって、直流信号オフセットなどの信号成分及び／又はフリッカ雑音の大部分を補正することはできない。図２は、図１のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器と同等の離散時間、即ち、サンプリング動作システムとしての図面を図示している。入力信号の雑音はＮＩＮとし、量子化によって発生する雑音はＥとしている。
【００１２】
インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器での変調器次数の増加は、一般的にＡＤＣ出力値の精度を向上させる同時に、実現する負担が増大して、変調器ループの安定性の保証が益々悪化するか、或いはループ安定性の僅かな余裕しか実現できなくなるとの結果を生じさせる。それは、更に、変調器ループの、そのためＡＤＣ自体の望ましくない妨害の受け易さを高めることとなる。変調器次数の増加は、同じくインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で処理可能な入力信号の範囲を狭め、そのため、入力信号のダイナミクスを縮小させる。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、特に、新たなＡ／Ｄ変換毎に積分器がリセットされ、それにより、精確にただ一つの出力信号値への入力信号値のダイレクトマッピングが得られることが、従来のデルタ・シグマＡＤＣと異なる。それは、特に、複数の入力信号源を有する多重化システムでの使用に有利である。
【００１３】
デルタ・シグマ・変調器に基づく、より高い次数の如何なる変換器も、その安定性に関して、使用する基準電圧の一部だけに相当する入力信号範囲（ダイナミクス）に制限される。従って、場合によっては、多段式ｉＤＳ−ＡＤＣを安定した動作範囲内に確実に留めるためには、入力信号を減衰しなければならない。その場合、典型的には、変調器次数が増大する程、入力信号に関する減衰度合いも増大する。しかし、その結果、ＡＤＣで使用可能な入力信号レベルも低下し、そのことは、更に、デジタル出力信号の精度を低下させるか、或いはそのような（安定性の制限の無い）ＡＤＣが達成可能な同じ出力精度を実現するためには、信号処理負担を増大させることとなる。更に、入力信号のオフセットは、入力信号内の有効信号成分に関して実際に実現可能なダイナミクスを一層低減させる可能性が有る。従って、そのようなオフセットは、ｉＤＳ−ＡＤＣでの変換前に取り除くべきである。そのために、特許文献１の方法を使用するか、或いは安定したＡＤＣ動作の拡大したダイナミクス範囲を規定することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第６，９０９，３８８号明細書
【特許文献２】米国特許公開第２００８／００７４３０３号明細書
【特許文献３】米国特許公開第２０１１／０１６３９０１号明細書
【特許文献４】ドイツ特許第１０２０１１０７９２１１号明細書
【非特許文献】
【００１５】
【非特許文献１】Ｖ．  Ｑｕｉｑｕｅｍｐｏｉｘ  ｅｔ  ａｌ．：  “Ａ  Ｌｏｗ−Ｐｏｗｅｒ  ２２−ｂｉｔ  Ｉｎｃｒｅｍｅｎｔａｌ  ＡＤＣ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  ４１，  Ｎｏ．７，  Ｊｕｌｙ  ２００６
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上のことから、本発明の課題は、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性を広い入力信号範囲に渡って保証することができる装置及び方法を提示することである。その結果、入力ダイナミクスと変調器ループの安定性の相反した結び付きを緩和して、大幅に排除するものとする。
【００１７】
別の課題は、処理可能な入力ダイナミクスを改善するにも関わらず、入力信号の直接的な減衰を不要とし、その結果、ＡＤＣに内在する雑音源に関するＳＮＲの直接的な低下を回避できるようにすることである。
【００１８】
更に、一つのＡＤＣだけを用いて、単純な多重化システムの外に、出力信号の精度及び分解能に関して異なる要件が存在するシステム及びアプリケーションも実現できるように、一つの同じインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いて、異なる有効分解能又は精度を設定可能及び実現可能とする。それは、特に、最大限のエネルギー効率を保証するために、処理時間の最小化、そのため、必要なエネルギーの最小化に関して追求するのに値することである。
【００１９】
本発明の別の課題は、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器においても、より広い入力信号範囲を安定して処理できるようにすると同時に、そのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の分解能又は精度をプログラミング可能とすることである。
【００２０】
更に、処理すべき入力ダイナミクスに関して最適に調整可能なクロックサイクル制御によって、より高い精度を実現可能とする。
【課題を解決するための手段】
【００２１】
本課題は、方法に関して、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器のフィードバック分岐内で仮想的な基準電圧を生成し、設定可能な基準キャパシタＣｒｅｆを用いて、この基準電圧信号を変化する入力信号範囲に適合させるとともに、それに応じたクロックサイクル数Ｎを設定することによって解決される。これは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の入力信号の減衰を行なう必要がなく、従って、ＳＮＲ（信号対雑音比）の低下を生じさせないとの利点を提供する。
【００２２】
本方法の一つの実施形態では、制御可能なコンデンサ配列によって、基準キャパシタＣｒｅｆを調整して設定する。このコンデンサ配列は、直列構成及び／又は並列構成に可変に切換可能な個別コンデンサから構成される。それによって、要求される入力ダイナミクス範囲を完全に制御駆動するとともに、出力信号の精度要件を満たすことができるように、基準キャパシタＣｒｅｆの最適な調整及び設定を行なうことができる。
【００２３】
ここで提案する方法の別の実施形態では、基準キャパシタＣｒｅｆの選択とクロックサイクル数Ｎの設定は、＋／−ＶＤＤの動作電圧範囲内の入力信号がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を過負荷とならないように最大限可能な形で制御駆動するように行なわれる。この場合の利点は、Ｕｒｅｆ又はＱｒｅｆ、即ち、Ｃｒｅｆとクロックサイクル数Ｎの選択によって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が＋／−ＶＤＤの範囲内におけるインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の入力信号を常に不安定となること無く完全に制御駆動できることである。即ち、それによって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が常に安定して動作することできる。
【００２４】
本発明の別の実施形態では、コントロールユニットを用いて、基準キャパシタＣｒｅｆとクロックサイクル数Ｎを設定する。そのため、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が安定した範囲内に留まるとの条件において、出力信号の精度要件に応じたコンデンサ配列からの基準キャパシタの最適な選択及び最適なクロックサイクル数Ｎの設定を監視して制御する。
【００２５】
本方法の別の実施形態では、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の少なくとも二つの積分器段、一つの量子化器及びフィードバック分岐内の一つのデジタル・アナログ変換器を制御する。当然のことながら、２次よりも高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器も制御することができ、その結果、常に基準キャパシタＣｒｅｆの最適な選択とクロックサイクル数Ｎの最適な設定が行なわれる。
【００２６】
本発明による方法の一つの実施形態では、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の要求される精度範囲、設定された基準キャパシタＣｒｅｆ又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の更に別の測定値に応じたアルゴリズムに基づき最適なクロックサイクル数Ｎを計算して設定する。このアルゴリズムは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の要求される精度範囲、設定された基準キャパシタＣｒｅｆ又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の別の測定値に適合したものである。
【００２７】
本方法の別の有利な実施形態では、単一のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を多重化システムのために使用する。例えば、処理クロックの異なる数Ｎと関連した（Ｃ１／Ｃｒｅｆ比を用いて）Ｕｒｅｆ又はＱｒｅｆの増大が、一つの同じインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器のデジタルＡＤＣ出力信号の精度又は雑音の無い有効分解能を簡単に少ない負担でプログラミングできることを可能にすると同時に、入力信号の最大ダイナミクス、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性及び出来る限り少ないクロックサイクル数Ｎが実現可能となる。その結果、最終的に出来る限り少ないエネルギー消費量が得られる。それは、多数の信号を有するシステム（多重化システム）だけでなく、アナログ・デジタル変換に関する考え得る異なる要件を満たさなければならないシステムにも言えることである。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の所望の精度が与えられた場合の有効ＬＳＢ当たりのエネルギー効率の最適化又はエネルギー必要量の最小化は本発明の特別な利点である。
【００２８】
本方法の別の実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を出力信号の精度要件に適合させる。この場合、精度要件は、ＡＤＣ出力信号の有効分解能に関し、ここでは、１６ビットを上回る有効分解能が達成可能である。任意のＡＤＣを用いて、僅か１０ビット〜１５ビットの範囲の値の分解能が実現可能である。出来る限り広い入力ダイナミクスにおいて、変調器ループでの基準キャパシタＣｒｅｆの選択とクロックサイクル数Ｎの設定によって、仮想的な基準により直接ＡＤＣ出力信号の精度を設定することができる。相応に調整したクロックサイクル数Ｎによって、一つの同じｉＤＳ−ＡＤＣを用いて、異なるアプリケーションのための有効分解能をプログラミング又は設定することができる。
【００２９】
本課題は、装置に関して、制御可能なコンデンサ配列がフィードバック分岐内に配置され、このコンデンサ配列、少なくとも一つの積分器、量子化器及びフィードバック分岐内のデジタル・アナログ変換器がコントロールユニットと制御可能な形で接続されていることによって解決される。
【００３０】
このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置の一つの実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、Ｍ個の積分器段を有する。それによって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の出力信号の精度を向上することができる。しかし、本発明による装置の利点は、変換器の次数が大きくなった場合に、入力信号の減衰がもはや不要となるのではなく、ダイナミクス範囲全体を使用することでき、それにより変換精度が向上することである。
【００３１】
従って、本装置の別の実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の＋／−ＶＤＤの動作電圧範囲内の入力信号が積分器段の数Ｍに関係無く完全に制御駆動可能である。
【００３２】
本発明の特別な実施形態では、このコントロールユニットがクロック制御論理部を備える。そのため、相応のクロック制御論理部を用いて、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の一つの同じハードウェア回路を調整することが可能となり、新形式のソフトウェアに基づくスケーラビィティと改善されたＩＰの再利用も実現可能となる。
【発明の効果】
【００３３】
全般的に、本発明による方法及び本発明による装置は、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性と伝達動作が絶対的な回路値及びキャパシタ値（Ｃ１，Ｃｒｅｆ）ではなく、その比率にのみ依存し、最大限に処理可能なダイナミクスにおける安定性が製造プロセスの変動時でも確保されるので、デルタ・シグマ変換がプロセス変動に依存しないとの利点を提供する。
【００３４】
そのため、安定して動作する非常に高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を簡単に実現することが可能である。
【００３５】
以下において、実施例に基づき本発明を詳しく説明する。
【図面の簡単な説明】
【００３６】
【図１】２次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の従来の回路図
【図２】入力と出力の雑音源が雑音に関して同等である離散時間システムとしての２次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の従来の回路図
【図３】仮想的な基準電圧生成部を備えた、精度をプログラミング可能な２次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の回路図
【図４】プログラミング可能な仮想的な基準電圧を生成するコンデンサ配列を備えた、差分入力信号用変調器チェーンの第一の積分器を図示した、一般化したｉＤＳ−ＡＤＣ入力段の回路図
【図５】仮想的な基準電圧をプログラミングするためのコンデンサ配列の基本回路図
【図６】仮想的な基準電圧生成部を備えた、一般化した、精度をプログラミング可能な任意の次数ｉのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の回路図
【発明を実施するための形態】
【００３７】
図３は、仮想的な基準電圧生成部を備えた、精度をプログラミング可能な２次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を図示している。ほぼ全てのアナログ・デジタル変換器において、即ち、ｉＤＳ−ＡＤＣにおいても、個々のデジタル化ステップＵＬＳＢ又は最小有効ビット（ＬＳＢ）、或いは処理可能な入力信号範囲を如何なる大きさとするかを決定するための基準信号が必要である。多くの場合、そのようなＡＤＣは、基準信号を電圧Ｕｒｅｆとし、入力信号を電圧Ｕｉｎとする電子回路として実現される。この変調器段の積分動作は、通常ＵｉｎとＵｒｅｆに依存する電荷蓄積及び電荷処理を用いて実現される。典型的なｉＤＳ−ＡＤＣ入力段、即ち、積分増幅器３では、蓄積される入力電荷Ｑｉｎが、入力信号とフィードバック信号ＵＤＡＣの差分に比例し、この場合、ＵＤＡＣは、Ｕｒｅｆにも依存し、Ｑｉｎは、同じく入力キャパシタＣ１に比例する。そのため、Ｑｉｎ〜Ｃ１・（Ｕｉｎ−ＵＤＡＣ）となる。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１の所与の動作電圧ＶＤＤでは、変調器段の安定性との意味において、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１の内部部分電圧が十分に低いままであることを保証しなければならない。入力電圧Ｕｉｎを直接減衰しないと同時に、信号対雑音比の低減を実現するために、ＵＤＡＣ又はＵｒｅｆを増大させる。この増大は、中央の信号項（Ｕｉｎ−ＵＤＡＣ）がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１のデルタ・シグマ変調器の安定した動作のために十分に小さいままであるようにする。
【００３８】
図４は、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１の第一の積分器段３を図示している。この場合、ｉＤＳ−ＡＤＣの入力電荷は、Ｑｉｎ＝Ｃ１・Ｕｉｎ−Ｃｒｅｆ・Ｕｒｅｆの通り構成され、差分電圧は、与えられた個別信号から、２＊Ｕｉｎ＝Ｕ＋ｉｎ−Ｕ−ｉｎ及び２＊Ｕｒｅｆ＝Ｕ＋ｒｅｆ−Ｕ−ｒｅｆにより得られる。この場合、Ｕｉｎの入力信号範囲は、動作電圧ＶＤＤに関して最大になる場合が有る、即ち、Ｕｉｎ∈［−ＶＤＤ，＋ＶＤＤ］である。変調器ループの安定性を確保するために、キャパシタＣｒｅｆを用いて、基準電圧Ｕｒｅｆに依存する基準電荷Ｑｒｅｆ＝Ｃｒｅｆ・Ｕｒｅｆを増大させる。従って、このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１では、入力電圧と基準電圧の絶対レベルに依存するのではなく、特に、キャパシタ比率Ｃ１／Ｃｒｅｆを用いて直接制御される仮想的な基準電圧信号が作用する。そのため、デジタル化の範囲又は使用可能な入力ダイナミクスが、−Ｑｒｅｆから＋Ｑｒｅｆの範囲にマッピングされる。この場合、動作電圧ＶＤＤを一定と見做すと、より大きなＱｒｅｆが、より大きな仮想的な基準電圧と同じ意味を持つこととなる。そのことは、最終的にクロックサイクル数Ｎ、即ち、ｉＤＳ−ＡＤＣでのＡ／Ｄ変換に関するループ進行の相応の増大により実現されるステップ幅ＵＬＳＢを拡大させる。Ｃｒｅｆの選択とそれに対応するクロックサイクル数Ｎの設定は、好適なコントロールユニットによって行なわれる（図３と図６を参照）。
【００３９】
図５は、第一の積分器段３の簡単なコンデンサ配列１０を図示している。入力ダイナミクスを出来る限り広くする場合、変調器ループでのＣｒｅｆの選択とクロックサイクル数Ｎの設定によって、ＡＤＣ出力信号の精度を仮想的な基準により直接設定することができる。一つの同じｉＤＳ−ＡＤＣを用いて、相応に調整したクロックサイクル数Ｎによって、異なるアプリケーションのための有効分解能をプログラミング又は設定することができる。
【００４０】
図６は、任意の高さの次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器１を図示している。そのような複雑なアプリケーションのために、設計プロセスの範囲内において、好適なアルゴリズムを用いて、比率Ｃ１／Ｃｒｅｆに応じたクロックサイクル数Ｎの計算を行なうことができ、Ｃｒｅｆに応じて設定可能な異なるクロックサイクル数Ｎは、一つの回路、例えば、メモリに保存されるか、或いは固定配線回路として保存される。さもなければ、コントロールユニット９が、更に、（外部からの）所望のＡＤＣ精度、設定された基準キャパシタＣｒｅｆ１１及び場合によっては、ｉＤＳ−ＡＤＣに固有の更に別の実際の測定値に応じて、最適かつ好適なクロックサイクル数Ｎを計算して設定する好適なアルゴリズムを実装し（図３も参照）、その際、ハードウェアの負担は変わらない。
【００４１】
それによって、入力信号の減衰によって入力ダイナミクスを低減させる必要が無い形で、非常に高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を信号技術的に安定した範囲内で動作させることが可能となる。
【符号の説明】
【００４２】
１    インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器
２    比較器又は量子化器
３    積分器
４    差分演算器
５    デジタル・アナログ変換器（ＤＡＣ）
６    ビットストリーム
７    デジタルフィルタ
８    フィードバック分岐
９    コントロールユニット
１０    制御可能なコンデンサ配列
１１    基準キャパシタ
１２    クロックサイクル数Ｎ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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