(57)【特許請求の範囲】
【請求項１】
一行の表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群と、を有し、前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により複数のデータ線の各データ線が共用される表示パネルを駆動する回路装置であって、
表示データに基づいて表示パネルを駆動する駆動部と、
前記駆動部を制御する制御部と、
を含み、
前記駆動部は、
前記第２走査線の走査による電圧書き込み期間において、前記第２画素群の画素である第２画素に対して第２画素用データ電圧を書き込み、前記電圧書き込み期間の次の期間であり、前記第１走査線が選択される第１走査期間において、前記第１画素群の画素である第１画素に対して第１画素用データ電圧を書き込み、前記第１走査期間の次の走査期間であり、前記第２走査線が選択される第２走査期間において、前記第２画素用データ電圧を前記第２画素に書き込み、
前記第２走査期間の長さは、
前記第１走査期間の長さよりも短いことを特徴とする回路装置。
【請求項２】
一行の表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群と、を有し、前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により複数のデータ線の各データ線が共用される表示パネルを駆動する回路装置であって、
表示データに基づいて表示パネルを駆動する駆動部と、
前記駆動部を制御する制御部と、
を含み、
前記駆動部は、
前記第２走査線の走査による電圧書き込み期間において、前記第２画素群の画素である第２画素に対して第２画素用データ電圧を書き込み、前記電圧書き込み期間の次の期間であり、前記第１走査線が選択される第１走査期間において、前記第１画素群の画素である第１画素に対して第１画素用データ電圧を書き込み、前記第１走査期間の次の走査期間であり、前記第２走査線が選択される第２走査期間において、前記第２画素用データ電圧を前記第２画素に書き込み、
前記駆動部は、
前記第１画素用電圧及び前記第２画素用電圧が同極性の場合、前記電圧書き込み期間において、前記第２画素用データ電圧を前記第１画素及び前記第２画素に書き込むことを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記電圧書き込み期間の長さは、
前記第２走査期間の長さよりも短いことを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記駆動部は、
前記電圧書き込み期間と前記第１走査期間の間において、前記第１走査線及び前記第２走査線を非選択状態にすることを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記駆動部は、
前記複数のデータ線の第１データ線と第２データ線に対応して設けられる駆動回路を含み、
前記駆動回路は、
正極性電圧を出力する正極性用アンプと、
負極性電圧を出力する負極性用アンプと、
前記正極性用アンプと前記負極性用アンプのいずれか一方のアンプからの出力電圧を、前記第１データ線に出力する第１スイッチ回路と、
前記一方とは異なる他方のアンプからの出力電圧を、前記第２データ線に出力する第２スイッチ回路と、
を含むことを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれかに記載の回路装置と、前記表示パネルと、を含むことを特徴
とする電気光学装置。
【請求項７】
請求項１乃至５のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、電気光学装置及び電子機器等に関係する。
【背景技術】
【０００２】
現在、モニターやＴＶ、ノートパソコン等の電子機器において、カラー液晶パネル（表示パネル）が多く用いられている。その中でも特許文献１及び特許文献２には、いわゆるデュアルゲート構造の表示パネルを有するアクティブマトリクス表示装置が開示されている。デュアルゲート構造の表示パネルは、第１走査線により選択される第１画素と、第２走査線により選択される第２画素とで、１本のデータ線が共用される構造のパネルである。このようなデュアルゲート構造の表示パネルでは、データ線の本数を半減できるため、装置の小型化や低コスト化等を実現できるという利点がある。
【０００３】
しかし、デュアルゲート構造の表示パネルでは、隣り合う一方の画素へのデータ電圧の書き込みが、他方の画素の保持電圧に悪影響を及ぼしてしまう（例えば、表示画面に縦筋が見えてしまう）ことがある。これは、隣り合う画素間に寄生容量が生じることや、隣り合う第１画素と第２画素を１本のデータ線で時分割に書き込むこと等が原因である。
【０００４】
これに対し、特許文献１の従来技術では、パネル構造を工夫することにより上記の縦筋の問題を解決している。具体的には、奇数画素、偶数画素への第１走査線、第２走査線の接続構成を工夫することで、縦筋の問題を解決している。また特許文献２には、奇数画素、偶数画素への第１走査線、第２走査線の接続構成が、特許文献１とは異なるデュアルゲート構造の表示パネルが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−７３８４３号公報
【特許文献２】特開平１０−１４２５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、前述した特許文献１及び特許文献２では、開示されているデュアルゲート構造の表示パネルを用いる場合にのみ、縦筋が見える問題に対応可能であり、その他のデュアルゲート構造の表示パネルを用いる場合には、縦筋が見える問題に対応できなかった。
【０００７】
本発明の幾つかの態様によれば、デュアルゲート構造の表示パネルにおいて、隣り合う一方の画素へのデータ電圧の書き込みが、他方の画素の保持電圧に及ぼす悪影響を抑制することができる回路装置、電気光学装置及び電子機器等を提供することができる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群とを有し、前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により複数のデータ線の各データ線が共用される表示パネルを駆動する回路装置であって、表示データに基づいて表示パネルを駆動する駆動部と、前記駆動部を制御する制御部と、を含み、前記駆動部は、前記第２走査線の走査による電圧書き込み期間において、前記第２画素群の画素である第２画素に対して第２画素用データ電圧を書き込み、前記第１走査線が選択される次の第１走査期間において、前記第１画素群の画素である第１画素に対して第１画素用データ電圧を書き込み、前記第１走査期間の次の走査期間であり、前記第２走査線が選択される第２走査期間において、前記第２画素用データ電圧を前記第２画素に書き込む回路装置に関係する。
【０００９】
本発明の一態様では、第２画素に第２画素用データ電圧を一度書き込んでおき、第１画素に第１画素用データ電圧を書き込んだ後に、再度、第２画素に第２画素用データ電圧を書き込む。よって、デュアルゲート構造の表示パネルにおいて、隣り合う一方の画素へのデータ電圧の書き込みが、他方の画素の保持電圧に及ぼす悪影響を抑制することが可能となる。
【００１０】
また、本発明の一態様では、前記電圧書き込み期間の長さは、前記第２走査期間の長さよりも短くてもよい。
【００１１】
これによっても、１フレームの長さを短縮したり、画素数を増やしたりすること等が可能になる。
【００１２】
また、本発明の一態様では、前記駆動部は、前記電圧書き込み期間と前記第１走査期間の間において、前記第１走査線及び前記第２走査線を非選択状態にしてもよい。
【００１３】
これにより、非選択状態の期間において駆動部が出力電圧を所与の電圧から第１画素用データ電圧に変えることができる。
【００１４】
また、本発明の一態様では、前記第２走査期間の長さは、前記第１走査期間の長さよりも短くてもよい。
【００１５】
これによっても、１フレームの長さを短縮したり、画素数を増やしたりすること等が可能になる。
【００１６】
また、本発明の一態様では、前記駆動部は、前記第１画素及び前記第２画素が同極性の場合、前記電圧書き込み期間において、前記第２画素用データ電圧を前記第１画素及び前記第２画素に書き込んでもよい。
【００１７】
これにより、あるフレームにおける第１画素用データ電圧の極性と第２画素用データ電圧の極性が同じ極性である場合に、第１画素用データ電圧の書き込み時間と第２画素用データ電圧の書き込み時間とを短縮すること等が可能になる。
【００１８】
また、本発明の一態様では、前記駆動部は、前記複数のデータ線の第１データ線と第２データ線に対応して設けられる駆動回路を含み、前記駆動回路は、正極性電圧を出力する正極性用アンプと、負極性電圧を出力する負極性用アンプと、前記正極性用アンプと前記負極性アンプのいずれか一方のアンプからの出力電圧を、前記第１データ線に出力する第１スイッチ回路と、前記一方とは異なる他方のアンプからの出力電圧を、前記第２データ線に出力する第２スイッチ回路と、を含んでいてもよい。
【００１９】
これにより、データ線駆動部に含まれる各駆動回路が２本のデータ線を逆極性で駆動すること等が可能になる。
【００２０】
また、本発明の他の態様では、前記回路装置と、前記表示パネルと、を含む電気光学装置に関係する。
【００２１】
また、本発明の他の態様では、前記回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２２】
【図１】本実施形態の回路装置の構成例の説明図。
【図２】第１のデュアルゲート構造の表示パネルの説明図。
【図３】第１のデュアルゲート構造の表示パネルの他の説明図。
【図４】第２のデュアルゲート構造の表示パネルの説明図。
【図５】第３のデュアルゲート構造の表示パネルの説明図。
【図６】電圧書き込み期間に所与の電圧を書き込む処理の説明図。
【図７】電圧書き込み期間に所与の電圧を書き込まない場合の処理の説明図。
【図８】電圧書き込み期間に所与の電圧を書き込まない場合の処理の他の説明図。
【図９】電圧書き込み期間に正極性用の所与の電圧を書き込む処理の説明図。
【図１０】電圧書き込み期間に第１画素及び第２画素に所与の電圧を書き込む処理の説明図。
【図１１】電圧書き込み期間に第２画素用データ電圧を書き込む処理の説明図。
【図１２】データ線駆動部の詳細な構成例の説明図。
【図１３】駆動回路の詳細な構成例の説明図。
【図１４】図１４Ａ、図１４Ｂは、正極性用アンプ回路の詳細な構成例の説明図。
【図１５】図１５Ａ、図１５Ｂは、負極性用アンプ回路の詳細な構成例の説明図。
【図１６】電気光学装置の構成例の説明図。
【図１７】電子機器の構成例の説明図。
【発明を実施するための形態】
【００２３】
以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００２４】
１．回路装置
図１に、本実施形態の回路装置１００（表示ドライバー）の構成例を示す。回路装置１００は、インターフェース部１０（インターフェース回路）、制御部２０（データ処理部、データ処理回路）、駆動部６０（駆動回路）、第１色成分入力端子ＴＲＤ、第２色成分入力端子ＴＧＤ、第３色成分入力端子ＴＢＤ、クロック入力端子ＴＰＣＫ、インターフェース端子ＴＭＰＩ、データ線駆動端子ＴＳ１〜ＴＳｎ（ｎは２以上の整数）、ゲート線駆動端子ＴＧ１〜ＴＧｍ（ｍは２以上の整数）を含む。駆動部６０は、データ線駆動部４０（データ線駆動回路）、ゲート線駆動部５０（ゲート線駆動回路）を含む。回路装置１００は例えば集積回路装置（ＩＣ）等で実現される。なお、回路装置１００は、図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。
【００２５】
インターフェース部１０は、外部の処理装置（表示コントローラー。例えばＭＰＵやＣＰＵ、ＡＳＩＣ等）との間の通信を行う。通信は、例えば表示データ（画像データ）の転送やクロック信号、同期信号の供給、コマンド（又は制御信号）の転送等である。また、インターフェース部１０は、例えばＩ／Ｏバッファー等で構成される。
【００２６】
制御部２０は、インターフェース部１０を介して入力された表示データやクロック信号、同期信号、コマンド等に基づいて、表示データのデータ処理やタイミング制御、回路装置１００の各部の制御等を行う。表示データのデータ処理では、例えば各色成分表示データが示す階調の補正処理などの画像処理等を行う。タイミング制御では、同期信号や表示データに基づいて表示パネルの走査線（ゲート線）の駆動タイミング（選択タイミング）やデータ線の駆動タイミングを制御する。データ処理部２０は、例えばゲートアレイ等のロジック回路で構成される。
【００２７】
駆動部６０は、制御部２０から得られる色成分表示データと、色成分表示データに対応する複数の階調電圧とに基づいて、表示パネルを駆動する。
【００２８】
駆動部６０のデータ線駆動部４０は、図１３で後述するように、階調電圧生成回路４２と、Ｄ／Ａ変換部と、複数のデータ線駆動端子に対応して設けられる複数の駆動回路と、を含む。
【００２９】
階調電圧生成回路４２は、複数の階調電圧を生成して、Ｄ／Ａ変換部に出力する。例えば、生成される各階調電圧（Ｖ０〜Ｖ２５５）は複数の階調の各階調（０〜２５５）に対応している。例えば階調電圧生成回路４２は、ラダー抵抗等で構成される。Ｄ／Ａ変換部は、制御部２０からの表示データ（入力階調）を階調電圧（データ電圧）にＤ／Ａ変換する。Ｄ／Ａ変換部は、Ｄ／Ａ変換回路（複数の電圧選択回路）を含み、例えばスイッチ回路等で構成される。Ｄ／Ａ変換回路は、階調電圧生成回路からの複数の階調電圧の中から、表示データ（入力階調）に対応する階調電圧を選択する。
【００３０】
複数の駆動回路は、Ｄ／Ａ変換部からの階調電圧に基づいてデータ線駆動電圧（データ電圧）ＳＶ１〜ＳＶｎをデータ線駆動端子ＴＳ１〜ＴＳｎに出力し、表示パネルのデータ線を駆動する。データ線駆動電圧ＳＶ１〜ＳＶｎの各電圧は、データ線駆動端子ＴＳ１〜ＴＳｎの各端子に供給される電圧である。データ線駆動電圧ＳＶ１〜ＳＶｎの各電圧としては、階調電圧生成回路４２により生成される階調電圧のうちのいずれかの電圧が、Ｄ／Ａ変換部により表示データに基づいて選択される。各駆動回路は、２つ（又は複数）のデータ線駆動端子に対応して設けられており、そのデータ線駆動回路は、時分割に２本のデータ線を駆動する。なお、データ線駆動部４０の複数の駆動回路の詳細な構成については、図１２及び図１３を用いて後述する。
【００３１】
駆動部６０のゲート線駆動部５０は、図１に示すように、ゲート線駆動電圧ＧＶ１〜ＧＶｍをゲート線駆動端子ＴＧ１〜ＴＧｍに出力し、表示パネルの走査線を駆動（選択）する。デュアルゲートの表示パネルでは、１つの水平走査期間において２本の走査線を時分割に選択する。ゲート線駆動部５０は、例えば複数の電圧出力回路（バッファー、アンプ）で構成され、例えば各ゲート線駆動端子に対応して１つの電圧出力回路が設けられる。
【００３２】
２．表示パネル
次に、本実施形態で用いる表示パネルを図２に図示する。本実施形態では、アクティブマトリックス型の表示パネル（例えばＴＦＴ液晶パネル）のうち、デュアルゲートの表示パネルを例にとって説明する。図２には、回路装置１００が駆動するカラー表示パネルの構成例であり、画素アレイの一部を示している。なお、本実施形態の回路装置１００は、液晶パネルに限らず自発光パネル（例えば有機ＥＬパネル）等にも適用できる。
【００３３】
本実施形態で用いる表示パネルは、図２に示すように、表示ラインに対応して設けられた第１走査線（第１ゲート線）Ｇ１及び第２走査線（第２ゲート線）Ｇ２のうちの第１走査線Ｇ１により選択される第１画素群（ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７）と、第２走査線Ｇ２により選択される第２画素群（ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８）を有し、第１画素群のいずれかの画素と第２画素群のいずれかの画素により複数のデータ線（Ｓ１、Ｓ２、Ｓ３…）の各データ線が共用されるパネルである。第３走査線Ｇ３及び第４走査線Ｇ４以降に接続される画素についても同様である。すなわち、デュアアルゲート構造の表示パネルでは、あるデータ線を挟んで隣り合う第１の画素群の画素と第２の画素群の画素とにより、そのデータ線が共用される。なお、画素アレイにおいて例えば第１行第２列の画素を符号ＰＸ１２のように示す。「行」は水平走査方向のラインであり、「列」は垂直走査方向のラインである。
【００３４】
データ線は各水平表示ラインにおいて２個の画素に共通に接続される。例えば１本目の水平表示ラインでは、データ線Ｓ１は画素ＰＸ１１、ＰＸ１２に接続され、データ線Ｓ２は画素ＰＸ１３、ＰＸ１４に接続される。走査線は各水平表示ラインに対して２本設けられる。１本のデータ線に接続される２個の画素のうち一方に、２本の走査線の一方が接続され、１本のデータ線に接続される２個の画素のうち他方に、２本の走査線の他方が接続される。例えば１本目の水平表示ラインには走査線Ｇ１、Ｇ２が設けられ、データ線Ｓ１に接続される画素ＰＸ１１、ＰＸ１２のうち画素ＰＸ１１に走査線Ｇ１が接続され、画素ＰＸ１２に走査線Ｇ２が接続される。
【００３５】
そして、例えば１本目の水平表示ラインを駆動する水平走査期間では、その水平走査期間において回路装置１００は走査線Ｇ１、Ｇ２を時分割に選択する。そして、走査線Ｇ１を選択した期間には、画素ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７の階調電圧をデータ線Ｓ１、Ｓ２、Ｓ３、Ｓ４に出力して、画素ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７への書き込みを行う。走査線Ｇ２を選択した期間には、画素ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８の階調電圧をデータ線Ｓ１、Ｓ２、Ｓ３、Ｓ４に出力して、画素ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８への書き込みを行う。
【００３６】
また、図２に示す表示パネルでは、１本目の水平表示ラインにおいて、１フレーム目に第１画素群の画素に対して、負極性のデータ電圧を書き込み、次の２フレーム目には、書き込む電圧の極性を反転して、第１画素群の画素に対して、正極性のデータ電圧を書き込む。それ以降のフレームにおいても、フレーム毎に極性を反転して各画素に電圧を書き込む。一方、第２画素群の画素に対しては、１フレーム目に正極性のデータ電圧を書き込み、次の２フレーム目には、負極性のデータ電圧を書き込む。それ以降のフレームにおいても、フレーム毎に極性を反転して各画素に電圧を書き込む。さらに、２本目以降の水平表示ラインでは、水平表示ライン毎に極性が逆になる。
【００３７】
ただし、本実施形態は、図２に示すような極性反転パターン（電圧書き込みパターン）に限定されず、例えば図３に示すような極性反転パターン等にも適用可能である。図３に示す表示パネルは、図２に示す表示パネルと同一の構成であるが、図３に示す表示パネルと極性反転パターンが異なる。
【００３８】
具体的に、図３に示す表示パネルでは、２列毎に極性が反転する。すなわち、１フレーム目においては、ＰＸ１１、ＰＸ１２、ＰＸ１５、ＰＸ１６、ＰＸ２３、ＰＸ２４、ＰＸ２７、ＰＸ２８、ＰＸ３１、ＰＸ３２、ＰＸ３５、ＰＸ３６に対して、負極性のデータ電圧を書き込み、ＰＸ１３、ＰＸ１４、ＰＸ１７、ＰＸ１８、ＰＸ２１、ＰＸ２２、ＰＸ２５、ＰＸ２６、ＰＸ３３、ＰＸ３４、ＰＸ３７、ＰＸ３８に対して、正極性のデータ電圧を書き込む。２フレーム目以降については、上記の極性が全て反転したデータ電圧が各画素に書き込まれる。
【００３９】
また、例えば表示パネルが図２に示すようなカラー表示パネルである場合には、３つのサブピクセルにより１つの画素（ピクセル）を構成する。すなわち、１本目の水平表示ラインでは、サブピクセルＰＸ１１、ＰＸ１２、ＰＸ１３が１つの画素を構成し、サブピクセルＰＸ１４、ＰＸ１５、ＰＸ１６が他の１つの画素を構成する。２本目以降の水平表示ラインにおいても同様である。そして、各画素にはＲＧＢのサブピクセルが含まれる。例えばサブピクセルＰＸ１１は、第１色（Ｒ）のカラーフィルターが設けられたサブピクセルであり、サブピクセルＰＸ１２は、第２色（Ｇ）のカラーフィルターが設けられたサブピクセルであり、サブピクセルＰＸ１３は、第１色（Ｂ）のカラーフィルターが設けられたサブピクセルである。
【００４０】
そして例えば、回路装置１００は、インターフェース部１０がＲＧＢの表示データＲＤ、ＧＤ、ＢＤを受け付け、制御部２０がＲＧＢの表示データＲＱ１、ＧＱ１、ＢＱ１を出力し、それらに対応する階調電圧を駆動部６０がサブピクセルＰＸ１１、ＰＸ１２、ＰＸ１３へ書き込む。このようにして各サブピクセルにＲＧＢの階調電圧が書き込まれ、表示パネルにカラー画像が表示される。
【００４１】
なお、表示データＲＤ、ＧＤ、ＢＤは、例えばそれぞれＲ用、Ｇ用、Ｂ用の表示データのことであり、それぞれ図１に示す第１色成分入力端子ＴＲＤ、第２色成分入力端子ＴＧＤ、第３色成分入力端子ＴＢＤからインターフェース部１０に入力される表示データのことである。例えば２５６階調で表示パネルを制御する場合には、各色成分表示データは、例えば０〜２５５のいずれかの階調を示す情報を含む。なお、本実施形態は２５６階調に限定されるものではない。
【００４２】
そして、例えば１画素（又は１サブピクセル）の表示データＲＤが８ビット（最大で８ビット）である場合、入力端子ＴＲＤは実際には８個の端子であり、その８個の端子から８ビットの表示データＲＤが入力される。この際には、クロック入力端子ＴＰＣＫから入力されるクロック信号ＰＣＫ（ピクセルクロック）に同期して複数画素の表示データＲＤがシリアルに入力される。表示データＧＤ、ＢＤについても同様である。
【００４３】
また、表示データＲＱ１、ＧＱ１、ＢＱ１は、データ処理部２０の出力データであり、それぞれ表示パネルの画素に対応する表示データである。例えば図２のカラー表示パネルの場合、表示データＲＱ１、ＧＱ１、ＢＱ１は、第１色（赤色）のサブピクセルＰＸ１１、第２色（緑色）のサブピクセルＰＸ１２、第３色（青色）のサブピクセルＰＸ１３に対応する。ただし、本実施形態の回路装置１００が適用可能な表示パネルは、カラー表示パネルには限定されず、ＰＸ１１やＰＸ１２の１つ１つが画素となるモノクロ表示パネルであってもよい。
【００４４】
このような表示パネルを用いることにより、表示パネルのデータ線の本数を削減し、装置の小型化や低コスト化等を実現すること等が可能になる。なお、本実施形態は、図２に示すデュアルゲート構造の表示パネルだけでなく、他のデュアルゲート構造の表示パネルにも適用可能である。例えば本実施形態は、図４や図５に示すデュアルゲート構造の表示パネル等にも適用可能である。
【００４５】
図４に示す構成例では、第１表示ライン（ＰＸ１１〜ＰＸ１８）は図２の構成例と同様の接続構成となっている。図４の構成例では、第２表示ライン（ＰＸ２１〜ＰＸ２８）において、画素ＰＸ２２、ＰＸ２４、ＰＸ２６、ＰＸ２８が走査線Ｇ３に接続される。そして、画素ＰＸ２１、ＰＸ２３、ＰＸ２５、ＰＸ２７が走査線Ｇ４に接続される。また、画素ＰＸ２２と画素ＰＸ２１がデータ線Ｓ１に共通接続され、画素ＰＸ２４と画素ＰＸ２３がデータ線Ｓ２に共通接続される。
【００４６】
さらに、図５に示す構成例では、第１表示ライン（ＰＸ１１〜ＰＸ１８）において、画素ＰＸ１１、ＰＸ１４、ＰＸ１５、ＰＸ１８が走査線Ｇ１に接続され、第１画素群に対応する。画素ＰＸ１２、ＰＸ１３、ＰＸ１６、ＰＸ１７が走査線Ｇ２に接続され、第２画素群に対応する。そして、第２表示ライン（ＰＸ２１〜ＰＸ２８）において、画素ＰＸ２２、ＰＸ２３、ＰＸ２６、ＰＸ２７が走査線Ｇ３に接続され、画素ＰＸ２１、ＰＸ２４、ＰＸ２５、ＰＸ２８が走査線Ｇ４に接続される。また、第１画素群の画素ＰＸ１１と第２画素群の画素ＰＸ１２がデータ線Ｓ１に共通接続され、第１画素群の画素ＰＸ１４と第２画素群の画素ＰＸ１３がデータ線Ｓ２に共通接続される。さらに、画素ＰＸ２２と画素ＰＸ２１がデータ線Ｓ１に共通接続され、画素ＰＸ２３と画素ＰＸ２４がデータ線Ｓ２に共通接続される。この他にも種々の変形実施が可能である。
【００４７】
なお、上記及び下記の説明では、第１表示ライン（ＰＸ１１〜ＰＸ１８）に対応して設けられた走査線Ｇ１により選択される複数の画素を第１画素群とし、第１表示ライン（ＰＸ１１〜ＰＸ１８）に対応して設けられた走査線Ｇ２により選択される複数の画素を第２画素群として説明しているが、本実施形態はそれに限定されない。例えば、第２表示ライン（ＰＸ２１〜ＰＸ２８）に対応して設けられた走査線Ｇ３により選択される複数の画素を第１画素群とし、第２表示ライン（ＰＸ２１〜ＰＸ２８）に対応して設けられた走査線Ｇ４により選択される複数の画素を第２画素群とする等してもよい。
【００４８】
３．第１実施例
次に第１実施例について説明する。図６には、例えば図２に示す表示パネルを用いる場合における、走査線（Ｇ１〜Ｇ４）に供給されるゲート線駆動電圧の時系列変化と、画素ＰＸ１２、ＰＸ１３、ＰＸ１４に供給されるデータ電圧の時系列変化の関係を示している。本例では、図６に示すように、走査線Ｇ１から走査線Ｇ４へと順番にゲート線駆動電圧が供給される。なお、図６の例では、画素ＰＸ１２、ＰＸ１３、ＰＸ１４の初期状態における保持電圧をグランドＧＮＤ（点線で示す）としているが、本実施形態はこれに限定されない。後述する図７〜図１１の例についても同様である。
【００４９】
図６に示すように本実施形態では、駆動部６０は、電圧書き込み期間ＴＭＰにおいて、第２画素群の画素である第２画素（例えばＰＸ１２、ＰＸ１４）に対して、駆動部６０の出力電圧範囲を規定する第１電圧と第２電圧の間の所与の電圧ＶＭを書き込む。そして、駆動部６０は、所与の電圧ＶＭが書き込まれた後、第１走査線Ｇ１が選択される第１走査期間ＴＭ１において、第１画素群の画素である第１画素（例えばＰＸ１３）に対して第１画素用データ電圧を書き込む。次に、駆動部６０は、第１走査期間ＴＭ１の次の走査期間であり、第２走査線Ｇ２が選択される第２走査期間ＴＭ２において、第２画素（例えばＰＸ１２、ＰＸ１４）に対して第２画素用データ電圧を書き込む。
【００５０】
ここで、図７及び図８を用いて本例の比較例を説明する。例えば図７には、図２に示す電圧書き込みパターンで、データ電圧を書き込んだ場合の例を示す。図７の例では、駆動部６０は、第１走査期間ＴＭ１において、第１画素群の画素である第１画素（例えばＰＸ１３）に対して第１画素用データ電圧を書き込み、第２走査期間ＴＭ２において、第２画素（例えばＰＸ１２、ＰＸ１４）に対して第２画素用データ電圧を書き込む。
【００５１】
また、デュアルゲート構造の表示パネルには、図２に示すように、隣り合う画素（サブピクセル）間に寄生容量が生じてしまう。この寄生容量が原因で、図７のＰ１に示すように、第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込んだ際に、これらの第２画素と隣り合う第１画素ＰＸ１３の保持電圧がΔ１だけ降下してしまう。図７では第２画素（ＰＸ１２、ＰＸ１４）が正極性から負極性に変化するため、第１画素ＰＸ１３の保持電圧が下降するが、第２画素（ＰＸ１２、ＰＸ１４）が負極性から正極性に変化する場合には、第１画素ＰＸ１３の保持電圧が上昇する。このように第１画素ＰＸ１３の保持電圧が上昇又は降下すると、表示画面に表示される色が変わって見える。
【００５２】
前述したように、カラー表示パネルでは、１つの表示ラインにおいて隣り合う３つの画素（サブピクセル）がＲＧＢの画素となっている。この場合、ＲＧＢの画素ＰＸ１１、ＰＸ１２、ＰＸ１３から構成される画素では、前述した第２走査期間ＴＭ２において、１ライン目のＲ画素ＰＸ１１とＢ画素ＰＸ１３の保持電圧が例えばΔ１だけ降下する。また、その隣のＲＧＢの画素ＰＸ１４、ＰＸ１５、ＰＸ１６から構成される画素では、前述した第２走査期間ＴＭ２において、１ライン目のＧ画素ＰＸ１５の保持電圧がΔ１だけ降下する。すなわち、各ＲＧＢ画素で電圧降下する色（１ライン目の位置）が異なり、これが原因で、表示画面では縦筋が入ったように見えてしまう。
【００５３】
また、同様にして、例えば図８には、図３に示す電圧書き込みパターンで電圧を書き込んだ場合の例を示す。図８の場合には、隣り合う画素（サブピクセル）間の寄生容量が原因で、Ｐ２に示すように、第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込んだ際に、第１画素ＰＸ１３の保持電圧がΔ２だけ上昇してしまう。その結果、表示画面で縦筋が入ったように見えてしまう。
【００５４】
これに対して、本実施形態では、図６を用いて前述したように、駆動部６０が、電圧書き込み期間ＴＭＰにおいて、第２画素（ＰＸ１２、ＰＸ１４）に対して、所与の電圧ＶＭを書き込んだ後に、第１走査期間ＴＭ１において第１画素ＰＸ１３に対して第１画素用データ電圧を書き込み、第２走査期間ＴＭ２において第２画素（ＰＸ１２、ＰＸ１４）に対して第２画素用データ電圧を書き込む。
【００５５】
その結果、図６に示すように、第１走査期間ＴＭ１の開始時には、既に第２画素（ＰＸ１２、ＰＸ１４）の保持電圧がＶＭになっている。そのため、第２走査期間ＴＭ２における第２画素（ＰＸ１２、ＰＸ１４）の電圧変動量を小さくすることができる。これにより、Ｐ５に示すように、第２走査期間における第１画素ＰＸ１３の電圧変動量を、前述した図７のΔ１や図８のΔ２よりも小さいΔ５に抑えることができる。また、図７及び図８の例と比べて、第２走査期間ＴＭ２において、第２画素（ＰＸ１２、ＰＸ１４）に所望の第２画素用データ電圧を書き込む時間も短縮することが可能になる。
【００５６】
なお、図６のＰ３、Ｐ４に示すように、第１走査期間ＴＭ１において、第１画素ＰＸ１３に第１画素用データ電圧を供給することに伴い、第２画素ＰＸ１２（ＰＸ１４）の保持電圧がΔ３（Δ４）だけ上昇することがある。しかし、このような電圧変動があったとしても、第２走査期間ＴＭ２の開始時には、第２画素ＰＸ１２（ＰＸ１４）の保持電圧がＶＭ＋Δ３（又はＶＭ＋Δ４）になっているだけである。つまり、第１走査期間ＴＭ１における第２画素ＰＸ１２（ＰＸ１４）の電圧変動量Δ３（Δ４）は微小であるため、Ｐ３、Ｐ４に示すような電圧変動があったとしても、第２走査期間ＴＭ２において第２画素用データ電圧を書き込むことで、Δ３（Δ４）の電圧変動をキャンセルすることができ、第２走査期間ＴＭ２における第２画素ＰＸ１２（ＰＸ１４）の電圧変動量にも大きな影響はない。そのため、第２走査期間ＴＭ２における第１画素ＰＸ１３の保持電圧の変動も抑制することができる。
【００５７】
これにより、デュアルゲート構造の表示パネルにおいて、隣り合う一方の画素（第１画素）へのデータ電圧の書き込みが、他方の画素（第２画素）の保持電圧に及ぼす悪影響を抑制することが可能となる。従って、表示画面における縦筋の発生を抑制することが可能になる。また、この処理は、表示パネルのデュアルゲート構造の種類に依らず適用することが可能である。
【００５８】
すなわち、本実施形態では、電圧書き込み期間ＴＭＰにおいて、所与の電圧ＶＭが第２画素（ＰＸ１２、ＰＸ１４）に書き込まれることで、第２画素（ＰＸ１２、ＰＸ１４）を所与の電圧ＶＭまで予め充電できる。従って、第２走査期間ＴＭ２においては、第２画素用データ電圧と所与の電圧ＶＭの差分電圧を充電すれば済むため、第２画素（ＰＸ１２、ＰＸ１４）の保持電圧の電圧変動を最適に小さくできる。このように第２画素（ＰＸ１２、ＰＸ１４）での電圧変動を小さくできることで、第２走査期間ＴＭ２での第２画素（ＰＸ１２、ＰＸ１４）へのデータ電圧の書き込みが、第１画素ＰＸ１３の保持電圧に与える影響を小さくできる。これにより、画素間寄生容量等に起因する縦筋の発生等を抑制できる。
【００５９】
またデュアルゲート構造の表示パネルでは、データ線の本数が半減する代わりに、１画素あたりのデータ電圧の書き込み期間（走査線の走査期間）が短くなる。このため、データ電圧の書き込みが間に合わなくなって、画素を十分に充電できなくなることがある。
【００６０】
これに対して本実施形態では、所与の電圧ＶＭで予め充電しておくことで、第２画素へのデータ電圧の書き込み時間を短縮化でき、所望の電圧まで十分に充電すること等が可能になる。
【００６１】
また、電圧書き込み期間ＴＭＰにおいて第２画素に書き込まれる所与の電圧ＶＭは、駆動部６０の出力電圧範囲を規定する第１電圧と第２電圧の間の電圧である。具体的には、第１電圧をＶＨとし、第２電圧をＶＬとし、ＶＨ＞ＶＬである場合に、所与の電圧ＶＭは、ＶＬ＋１／３×（ＶＨ−ＶＬ）＜ＶＭ＜ＶＨ−１／３×（ＶＨ−ＶＬ）である。より具体的には、出力電圧範囲は、データ線駆動部４０が出力する階調電圧を規定する電圧範囲であり、第１電圧は、例えばデータ線駆動部４０が出力する階調電圧の上限電圧であり、第２電圧は、例えばデータ線駆動部４０が出力する階調電圧の下限電圧である。そして所与の電圧は、例えば階調電圧の上限電圧と下限電圧の中間の電圧である。
【００６２】
これにより、例えば電圧書き込み期間ＴＭＰにおいて、画素用データ電圧を第２画素に書き込む場合に比べて、第２画素での上記電圧変動の表示データ依存性を少なくすること等が可能になる。
【００６３】
具体例を示す。例えば第１電圧が０Ｖであり、第２電圧が−６Ｖであるものとする。この場合に、電圧書き込み期間ＴＭＰにおいて第２画素に画素用データ電圧を書き込む場合には、第２走査期間ＴＭ２において第２画素の保持電圧に最大で±６Ｖの電圧変動が有り得る。これに対して、本例では、例えば電圧書き込み期間ＴＭＰにおいて、所与の電圧として第１電圧０Ｖと第２電圧−６Ｖの中間の―３Ｖを書き込む。この場合には、第２走査期間ＴＭ２における電圧変動を最大で±３Ｖに抑えることができる。
【００６４】
このように、表示画面において縦筋を発生させないようにするためには、第２走査期間ＴＭ２における電圧変動を出来るだけ小さくすることが重要である。ここで、例えば第２走査期間ＴＭ２において書き込む第２画素用データ電圧の極性に関わらず、電圧書き込み期間において同じ電圧（例えば＋３Ｖ）を書き込む場合について考える。この時、例えば正極性用出力電圧範囲を０Ｖ〜＋６Ｖとし、負極性用出力電圧範囲を−６Ｖ〜０Ｖとする。この場合、第２走査期間ＴＭ２において正極性の第２画素用データ電圧を書き込む場合には、第２画素の電圧変動を最大で±３Ｖに抑えられるが、第２走査期間ＴＭ２において負極性の第２画素用データ電圧を書き込む場合には、第２画素の電圧変動が最大で−９Ｖになってしまう。
【００６５】
そこで本実施形態では、駆動部６０は、図９に示すように、第２走査期間ＴＭ２において正極性の第２画素用データ電圧を第２画素（ＰＸ１２、ＰＸ１４）に書き込む場合には、電圧書き込み期間ＴＭＰにおいて、駆動部６０の正極性用出力電圧範囲を規定する正極性用第１電圧と正極性用第２電圧の間の正極性用の所与の電圧を、第２画素（ＰＸ１２、ＰＸ１４）に書き込む。例えば、正極性用第１電圧を、階調電圧の上限電圧である＋６Ｖとし、正極性用第２電圧を、階調電圧の下限電圧である０Ｖとする場合（正極性用出力電圧範囲０Ｖ〜＋６Ｖ）には、正極性用第１電圧と正極性用第２電圧の中間の＋３Ｖを、正極性用の所与の電圧として第２画素（ＰＸ１２、ＰＸ１４）に書き込む。よって、例えば本例においては、第２走査期間ＴＭ２において正極性の第２画素用データ電圧を第２画素（ＰＸ１２、ＰＸ１４）に書き込む場合に、第２走査期間ＴＭ２における第２画素の電圧変動を最大で±３Ｖに抑えることが出来る。
【００６６】
一方、駆動部６０は、前述した図６に示すように、第２走査期間ＴＭ２において負極性の第２画素用データ電圧を第２画素（ＰＸ１２、ＰＸ１４）に書き込む場合には、電圧書き込み期間ＴＭＰにおいて、駆動部６０の負極性用出力電圧範囲を規定する負極性用第１電圧と負極性用第２電圧の間の負極性用の所与の電圧を、第２画素（ＰＸ１２、ＰＸ１４）に書き込む。例えば、負極性用第１電圧を、階調電圧の上限電圧である０Ｖとし、負極性用第２電圧を、階調電圧の下限電圧である−６Ｖとする場合（負極性用出力電圧範囲−６Ｖ〜０Ｖ）には、負極性用第１電圧と負極性用第２電圧の中間の−３Ｖを、負極性用の所与の電圧として第２画素（ＰＸ１２、ＰＸ１４）に書き込む。よって、例えば本例においては、第２走査期間ＴＭ２において負極性の第２画素用データ電圧を第２画素（ＰＸ１２、ＰＸ１４）に書き込む場合にも、第２走査期間ＴＭ２における第２画素の電圧変動を最大で±３Ｖに抑えることが出来る。
【００６７】
これにより、第２走査期間ＴＭ２において正極性の第２画素用データ電圧を書き込む場合と、負極性の第２画素用データ電圧を書き込む場合のどちらの場合でも、第２走査期間ＴＭ２における電圧変動を小さくすること等が可能になる。
【００６８】
また、例えば第１走査期間ＴＭ１において書き込む第１画素用データ電圧の極性が、電圧書き込み期間ＴＭＰにおいて書き込む所与の電圧の極性と逆極性である場合には、出力電圧を一度グランド電圧に戻した後に、第１画素用データ電圧にする必要がある。この際、第２画素に所与の電圧を書き込んだ後に、不要なグランド電圧が第２画素に書き込まれてしまっては、所与の電圧を書き込んだ意味がなくなってしまう。そのため、第２画素に不要なグランド電圧が書き込まれないようにすることが好ましい。このことは、第１画素についても同様である。
【００６９】
そこで、駆動部６０は、電圧書き込み期間ＴＭＰと第１走査期間ＴＭ１の間において、第１走査線Ｇ１及び第２走査線Ｇ２を非選択状態にする。例えば図６に示すように、期間ＴＭＯＦＦにおいて、第１走査線Ｇ１及び第２走査線Ｇ２を非選択状態にする。
【００７０】
これにより、非選択状態の期間において駆動部が出力電圧を所与の電圧から第１画素用データ電圧に変えることができる。例えば、第１画素と第２画素の極性が異なる場合、電圧書き込み期間の所与の電圧と第１走査期間の第１画素用データ電圧が逆極性となるが、非選択状態の期間において駆動回路が出力電圧の極性を変えることができる。これにより、例えば第２画素に所与の電圧を書き込んだ後に、第１画素及び第２画素に不要なグランド電圧が書き込まれないようにすること等が可能になる。また、例えば電圧書き込み期間の後は、常に第１走査線Ｇ１及び第２走査線Ｇ２を非選択状態にすることで、制御を容易にすること等も可能である。
【００７１】
次に、第１実施例の変形例について説明する。例えば、あるフレームの第１走査期間において第１画素に書き込む第１画素用データ電圧の極性と、同じフレームの第２走査期間において第２画素に書き込む第２画素用データ電圧の極性とが同じ極性である場合もある。
【００７２】
その場合には、電圧書き込み期間ＴＭＰは、第１走査線Ｇ１及び第２走査線Ｇ２が選択されて第１画素及び第２画素への電圧書き込みが可能になる期間であってもよい。そして、図１０に示すように、駆動部６０は、電圧書き込み期間ＴＭＰにおいて、第１画素及び第２画素に対して所与の電圧を書き込んでもよい。
【００７３】
これにより、あるフレームにおける第１画素用データ電圧の極性と第２画素用データ電圧の極性が同じ極性である場合に、第１画素用データ電圧の書き込み時間と第２画素用データ電圧の書き込み時間とを短縮すること等が可能になる。
【００７４】
なお、図２に示す構成の表示パネルでは、同図で説明したように画素間の寄生容量によって２ライン毎の縦筋が見える可能性があるが、前述した図４及び図５に示す構成の表示パネルでは構成が異なるので縦筋ではなくなる。しかしながら、画素値の誤差が発生するメカニズムは同様であり、本実施形態の回路装置１００によれば、いずれの構成例の表示パネルを駆動する場合にも、画素値の誤差を小さくして表示品質を向上できる。
【００７５】
４．第２実施例
次に第２実施例について説明する。第２実施例では、図１１に示すように、駆動部６０は、第２走査線Ｇ２の走査による電圧書き込み期間ＴＭＰにおいて、第２画素群の画素である第２画素（例えばＰＸ１２、ＰＸ１４）に対して第２画素用データ電圧を書き込む。そして、駆動部６０は、第１走査線Ｇ１が選択される次の第１走査期間ＴＭ１において、第１画素群の画素である第１画素（例えばＰＸ１３）に対して第１画素用データ電圧を書き込む。次に、駆動部６０は、第１走査期間ＴＭ１の次の走査期間であり、第２走査線Ｇ２が選択される第２走査期間ＴＭ２において、第２画素用データ電圧を第２画素（ＰＸ１２、ＰＸ１４）に書き込む。
【００７６】
すなわち、第２実施例では、第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を一度書き込んでおき、第１画素ＰＸ１３に第１画素用データ電圧を書き込んだ後に、再度、第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込む。第１実施例と同様、図１１のＰ６とＰ７に示すように、第１画素ＰＸ１３に第１画素用データ電圧を書き込むと、隣り合う画素間の寄生電圧が原因で、第２画素（ＰＸ１２、ＰＸ１４）の保持電圧が変動する。具体的に図１１の例では、第２画素ＰＸ１２（ＰＸ１４）の保持電圧がΔ６（Δ７）だけ上昇している。これに対して本例では、再度、第２画素用データ電圧を書き込むことにより、第２画素の保持電圧の変動（上昇）をキャンセルしている。
【００７７】
また、第２走査期間ＴＭ２において第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込む際には、初めて第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込む場合と比べて、第２画素（ＰＸ１２、ＰＸ１４）における電圧変動量を抑制することができる。そのため、第２走査期間ＴＭ２における第１画素ＰＸ１３の保持電圧の変動も抑制することができる。図１１の例では、第１画素ＰＸ１３の保持電圧の変動量がΔ８となっているが、Δ８は前述した図７のΔ１や、図８のΔ２よりも小さい。
【００７８】
これにより、表示画面における縦筋の発生を抑制することが可能になる。また、この処理は、表示パネルのデュアルゲート構造の種類に依らず適用することが可能である。
【００７９】
また、この場合において、電圧書き込み期間ＴＭＰでは、第２画素（ＰＸ１２、ＰＸ１４）の保持電圧を、第２画素用データ電圧に近付けることが出来れば良く、必ずしも第２画素用データ電圧と一致させる必要はない。例えば、電圧書き込み期間ＴＭＰにおいて、第２画素（ＰＸ１２、ＰＸ１４）に書き込むことができた電圧が、第２画素用データ電圧よりも低くても良い。その後の第２走査期間ＴＭ２において、第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を再度書き込むためである。そのため、電圧書き込み期間ＴＭＰの長さは、第２走査期間ＴＭ２の長さよりも短くてもよい。
【００８０】
これによっても、１フレームの長さを短縮したり、画素数を増やしたりすること等が可能になる。
【００８１】
また、前述したように、第２画素（ＰＸ１２、ＰＸ１４）には、電圧書き込み期間ＴＭＰにおいて一度、第２画素用データ電圧を書き込んでいるため、第２走査期間ＴＭ２では、初めて第２画素（ＰＸ１２、ＰＸ１４）に第２画素用データ電圧を書き込む場合と比べて、書き込み時間が短くて済む。一方で、第１走査期間ＴＭ１の開始時点において、第１画素ＰＸ１３には一度も第１画素用データ電圧が書き込まれていない。そのため、第２走査期間ＴＭ２において第２画素用データ電圧を書き込むよりも、第１走査期間ＴＭ１において第１画素用データ電圧を書き込む方が、時間がかかる。そのため、第２走査期間ＴＭ２の長さは、第１走査期間ＴＭ１の長さよりも短くてもよい。
【００８２】
これによっても、１フレームの長さを短縮したり、画素数を増やしたりすること等が可能になる。
【００８３】
また、前述した第１実施例と同様に、駆動部６０は、電圧書き込み期間ＴＭＰと第１走査期間ＴＭ１の間において、第１走査線Ｇ１及び第２走査線Ｇ２を非選択状態にする。
【００８４】
これにより、非選択状態の期間において駆動部が出力電圧を所与の電圧から第１画素用データ電圧に変えることができる。
【００８５】
また、図１０を用いて説明した第１実施例の変形例と同様に、駆動部６０は、第１画素及び第２画素が同極性の場合、電圧書き込み期間ＴＭＰにおいて、第２画素用データ電圧を第１画素及び第２画素に書き込んでもよい。
【００８６】
これにより、あるフレームにおける第１画素用データ電圧の極性と第２画素用データ電圧の極性が同じ極性である場合に、第１画素用データ電圧の書き込み時間と第２画素用データ電圧の書き込み時間とを短縮すること等が可能になる。
【００８７】
５．駆動部の詳細な構成
図１２にデータ線駆動部４０の詳細な構成例を示す。データ線駆動部４０は、階調電圧生成回路４２と、複数の駆動回路ＤＲ１〜ＤＲｋ（ｋは２以上の整数）と、を含む。例えば、駆動回路ＤＲ１は、複数のデータ線の第１データ線Ｓ１と第２データ線Ｓ２に対応して設けられる。
【００８８】
階調電圧生成回路４２は、画素を正極性のデータ電圧で駆動する場合に用いられる正極性用の複数の階調電圧と、画素を負極性のデータ電圧で駆動する場合に用いられる負極性用の複数の階調電圧とを生成し、それらを複数の駆動回路ＤＲ１〜ＤＲｋに出力する。
【００８９】
複数の駆動回路ＤＲ１〜ＤＲｋの各駆動回路は、正極性用の複数の階調電圧と負極性用の複数の階調電圧と制御部２０からの表示データに基づいて、２本のデータ線を駆動する。即ち、第１〜第ｎのデータ線駆動端子ＴＳ１〜ＴＳｎに対して、ｋ＝ｎ／２個の駆動回路が設けられている。例えば、前述した図３の例では、各駆動回路は、２本のデータ線を逆極性で駆動する。例えば駆動回路ＤＲ１を例にとると、一方のデータ線Ｓ１に正極性のデータ電圧ＳＶ１を出力する場合、他方のデータ線Ｓ２に負極性のデータ電圧ＳＶ２を出力する。一方のデータ線Ｓ１に負極性のデータ電圧ＳＶ１を出力する場合、他方のデータ線Ｓ２に正極性のデータ電圧ＳＶ２を出力する。このように極性の選び方は２種類あるが、各駆動回路がどちらの極性を選択するかは任意（独立）である。
【００９０】
制御部２０は、各駆動回路に、その駆動回路が駆動する２本のデータ線に対応した表示データを出力する。例えば図３に示す走査線Ｇ１、Ｇ２に接続される表示ラインにおいて、画素ＰＸ１１〜ＰＸ１４が２本のデータ線Ｓ１、Ｓ２に接続される。即ち、１本の表示ラインに対して、制御部２０は４つの画素の表示データを１つの駆動回路に対して出力する。１本の表示ラインでは２本の走査線Ｇ１、Ｇ２で時分割に書き込むので、１本の走査線が画素を選択する期間では、制御部２０は２つの画素の表示データを１つの駆動回路に対して出力する。
【００９１】
すなわち、図３の例では、駆動回路ＤＲ１には、データ線Ｓ１、Ｓ２が接続される。そして、データ線Ｓ１には、走査線Ｇ１に接続される画素ＰＸ１１と、走査線Ｇ２に接続される画素ＰＸ１２が接続される。データ線Ｓ２には、走査線Ｇ１に接続される画素ＰＸ１３と、走査線Ｇ２に接続される画素ＰＸ１４が接続される。そして、１フレーム目において、ゲート線駆動部５０により走査線Ｇ１が選択される第１走査期間ＴＭ１では、データ線駆動部４０の駆動回路ＤＲ１は、データ線Ｓ１に対し、負極性のデータ電圧ＳＶ１を出力し、画素ＰＸ１１に負極性のデータ電圧ＳＶ１を書き込む。一方で、駆動回路ＤＲ１は、データ線Ｓ２に対しては、正極性のデータ電圧ＳＶ２を出力し、画素ＰＸ１３に正極性のデータ電圧ＳＶ２を書き込む。次に、１フレーム目において、ゲート線駆動部５０により走査線Ｇ２が選択される第２走査期間ＴＭ２では、駆動回路ＤＲ１は、データ線Ｓ１に対し、負極性のデータ電圧ＳＶ１を出力し、画素ＰＸ１２に負極性のデータ電圧ＳＶ１を書き込み、データ線Ｓ２に対し、正極性のデータ電圧ＳＶ２を出力し、画素ＰＸ１４に正極性のデータ電圧ＳＶ２を書き込む。
【００９２】
そして、その次の２フレーム目ではこれらの極性が逆になる。すなわち、２フレーム目の第１走査期間ＴＭ１では、駆動回路ＤＲ１は、データ線Ｓ１に対し、正極性のデータ電圧ＳＶ１を出力し、画素ＰＸ１１に正極性のデータ電圧ＳＶ１を書き込み、データ線Ｓ２に対し、負極性のデータ電圧ＳＶ２を出力し、画素ＰＸ１３に負極性のデータ電圧ＳＶ２を書き込む。さらに、２フレーム目の第２走査期間ＴＭ２では、駆動回路ＤＲ１は、データ線Ｓ１に対し、正極性のデータ電圧ＳＶ１を出力し、画素ＰＸ１２に正極性のデータ電圧ＳＶ１を書き込み、データ線Ｓ２に対し、負極性のデータ電圧ＳＶ２を出力し、画素ＰＸ１４に負極性のデータ電圧ＳＶ２を書き込む。以降のフレームでは、駆動回路ＤＲ１は、上記の１フレーム目の動作と、２フレーム目の動作を交互に繰り返す。
【００９３】
次に図１３に、駆動回路の詳細な構成例を示す。図１３では図１２の駆動回路ＤＲ１を例として図示するが、駆動回路ＤＲ２〜ＤＲｋも同様に構成できる。駆動回路ＤＲ１は、第１スイッチ回路ＳＷＡ１と、第２スイッチ回路ＳＷＡ２と、正極性電圧を出力する正極性用アンプ回路ＡＭＰと、負極性電圧を出力する負極性用アンプ回路ＡＭＭと、正極性用のＤ／Ａ変換回路ＤＡＰと、負極性用のＤ／Ａ変換回路ＤＡＭと、第３スイッチ回路ＳＷＢ１と、第４スイッチ回路ＳＷＢ２と、階調電圧生成回路４２と、を含む。
【００９４】
第１スイッチ回路ＳＷＡ１は、正極性用アンプ回路ＡＭＰの出力とデータ線駆動端子ＴＳ１を接続するスイッチ素子ＳＰＡ１と、負極性用アンプ回路ＡＭＭの出力とデータ線駆動端子ＴＳ１を接続するスイッチ素子ＳＭＡ１と、を含む。第１スイッチ回路ＳＷＡ１は、正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭのいずれか一方のアンプからの出力電圧を、第１データ線Ｓ１に出力する。
【００９５】
第２スイッチ回路ＳＷＡ２は、負極性用アンプ回路ＡＭＭの出力とデータ線駆動端子ＴＳ２を接続するスイッチ素子ＳＭＡ２と、正極性用アンプ回路ＡＭＰの出力とデータ線駆動端子ＴＳ２を接続するスイッチ素子ＳＰＡ２と、を含む。第２スイッチ回路ＳＷＡ２は、第１スイッチ回路ＳＷＡ１により出力される出力電圧に対応するアンプとは異なる他方のアンプからの出力電圧を、第２データ線Ｓ２に出力する。
【００９６】
第３スイッチ回路ＳＷＢ１は、第１データ線Ｓ１用の表示データＨＤ１を正極性用のＤ／Ａ変換回路ＤＡＰに入力するスイッチ素子ＳＰＢ１と、第２データ線Ｓ２用の表示データＨＤ２を正極性用のＤ／Ａ変換回路ＤＡＰに入力するスイッチ素子ＳＭＢ１と、を含む。
【００９７】
第４スイッチ回路ＳＷＢ２は、第２データ線Ｓ２用の表示データＨＤ２を負極性用のＤ／Ａ変換回路ＤＡＭに入力するスイッチ素子ＳＭＢ２と、第１データ線Ｓ１用の表示データＨＤ１を負極性用のＤ／Ａ変換回路ＤＡＭに入力するスイッチ素子ＳＰＢ２と、を含む。
【００９８】
階調電圧生成回路４２は、正極性用の複数の階調電圧ＶＲＰ１〜ＶＲＰ２５６を出力する正極性用の階調電圧生成回路ＧＣＰと、負極性用の複数の階調電圧ＶＲＭ１〜ＶＲＭ２５６を出力する負極性用の階調電圧生成回路ＧＣＭと、を含む。
【００９９】
以下、駆動回路ＤＲ１の動作について説明する。データ線Ｓ１、Ｓ２を正極性、負極性で駆動する第１状態では、スイッチ素子ＳＰＡ１、ＳＭＡ２、ＳＰＢ１、ＳＭＢ２がオンになる。この場合、正極性用のＤ／Ａ変換回路ＤＡＰは、第１データ線Ｓ１用の表示データＨＤ１に対応する電圧ＤＰＱを、複数の正極性用の階調電圧ＶＲＰ１〜ＶＲＰ２５６の中から選択する。正極性用アンプ回路ＡＭＰは、選択された電圧ＤＰＱに基づいて正極性のデータ電圧ＳＶ１で第１データ線Ｓ１を駆動する。一方、負極性用のＤ／Ａ変換回路ＤＡＭは、第２データ線Ｓ２用の表示データＨＤ２に対応する電圧ＤＭＱを、複数の負極性用の階調電圧ＶＲＭ１〜ＶＲＭ２５６の中から選択する。負極性用アンプ回路ＡＭＭは、選択された電圧ＤＭＱに基づいて負極性のデータ電圧ＳＶ２で第２データ線Ｓ２を駆動する。
【０１００】
一方、データ線Ｓ１、Ｓ２を負極性、正極性で駆動する第２状態では、スイッチ素子ＳＭＡ１、ＳＰＡ２、ＳＭＢ１、ＳＰＢ２がオンになる。この場合、負極性用のＤ／Ａ変換回路ＤＡＭは、第１データ線Ｓ１用の表示データＨＤ１に対応する電圧ＤＭＱを、複数の負極性用の階調電圧ＶＲＭ１〜ＶＲＭ２５６の中から選択する。負極性用アンプ回路ＡＭＭは、選択された電圧ＤＭＱに基づいて負極性のデータ電圧ＳＶ１で第１データ線Ｓ１を駆動する。一方、正極性用のＤ／Ａ変換回路ＤＡＰは、第２データ線Ｓ２用の表示データＨＤ２に対応する電圧ＤＰＱを、複数の正極性用の階調電圧ＶＲＰ１〜ＶＲＰ２５６の中から選択する。正極性用アンプ回路ＡＭＰは、選択された電圧ＡＰＱに基づいて正極性のデータ電圧ＳＶ２で第２データ線Ｓ２を駆動する。
【０１０１】
１本の表示ラインは２本の走査線Ｇ１、Ｇ２で時分割に書き込むので、各走査線が画素を選択する期間において駆動回路ＤＲ１は第１、第２状態のいずれかの状態で画素に書き込みを行う。走査線Ｇ１、Ｇ２が画素を選択する期間と第１、第２状態の組み合わせは任意（独立）であり、種々の極性パターンでの駆動が可能である。
【０１０２】
これにより、データ線駆動部４０に含まれる各駆動回路が２本のデータ線を逆極性で駆動すること等が可能になる。また、図１２及び図１３に示すような駆動回路を採用した場合、極性反転駆動を実現する際に、２本のデータ線に対して１対の正極性用アンプ回路と負極性用アンプ回路を設ければよいので、１本のデータ線に対して１対の正極性用アンプ回路と負極性用アンプ回路を設ける場合に比べて回路規模を削減できる。ただし、本実施形態は、例えば１本のデータ線に対応して１つの駆動回路が設けられ、その駆動回路が正極性用アンプ回路と負極性用アンプ回路を含んでいてもよい。
【０１０３】
なお、図１２及び図１３では各駆動回路が２本のデータ線を逆極性で駆動する場合を例に説明したが、本実施形態のデータ線駆動部４０の動作はこれに限定されず、例えば前述した図２の例のように、各駆動回路が２本のデータ線を同極性で駆動してもよい。
【０１０４】
５．１  正極性用アンプ回路及び負極性用アンプ回路の構成
次に、図１３を用いて前述したデータ線駆動部４０の各駆動回路に含まれる正極性用アンプ回路ＡＭＰ及び負極性用アンプ回路ＡＭＭの構成例について説明する。まず、図１４を用いて正極性用アンプ回路ＡＭＰについて説明し、次に、図１５を用いて負極性用アンプ回路ＡＭＭについて説明する。
【０１０５】
図１４Ａ（又は図１４Ｂ）に示すように、正極性用アンプ回路ＡＭＰは、演算増幅器ＯＰＡ（オペアンプ）と、第１のキャパシターＣＩＡと、第２のキャパシターＣＦＡと、第１〜第５のスイッチ素子ＳＡ１〜ＳＡ５と、を有する。この正極性用アンプ回路ＡＭＰは、入力電圧ＤＡＣを受けて、出力電圧ＶＱＡを出力し、データ線を駆動する回路である。入力電圧ＤＡＣは、例えば図１３の正極性用Ｄ／Ａ変換回路ＤＡＰから出力される電圧ＤＰＱであり、例えば０Ｖ〜＋６Ｖである。
【０１０６】
図１４Ａに示すように、第１のキャパシターＣＩＡは、オペアンプＯＰＡの第１の入力端子（反転入力端子）に接続されるサミングノードＮＥＧＡ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と、第１のノードＮＡ１との間に設けられる。第２のキャパシターＣＦＡは、サミングノードＮＥＧＡと第２のノードＮＡ２との間に設けられる。これらのキャパシターＣＩＡ、ＣＦＡの各々は、例えば複数のユニットキャパシターにより構成できる。
【０１０７】
図１４Ａに示すように、第１のスイッチ素子ＳＡ１は、駆動回路（正極性用アンプ回路ＡＭＰ）の入力ノードＮＩＡと第１のノードＮＡ１との間に設けられる。第２のスイッチ素子ＳＡ２は、第１のアナログ基準電源ＶＤＤＲＭＰと第１のノードＮＡ１との間に設けられる。第３のスイッチ素子ＳＡ３は、第２のノードＮＡ２と出力ノードＮＱＡとの間に設けられる。第４のスイッチ素子ＳＡ４は、第２のノードＮＡ２と第２のアナログ基準電源ＶＤＤＲＭＰとの間に設けられる。第５のスイッチ素子ＳＡ５は、サミングノードＮＥＧＡと出力ノードＮＱＡとの間に設けられる。
【０１０８】
これらのスイッチ素子ＳＡ１〜ＳＡ５は、例えばＣＭＯＳのトランジスターにより構成できる。具体的にはＰ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、第１、第２のアナログ基準電源ＶＤＤＲＭＰは、例えば高電位側電源ＶＤＤ（前述した第１電圧ＶＨであり、例えば＋６Ｖ）と低電位側電源ＶＳＳ（前述した第２電圧ＶＬであり、例えば０Ｖ）との間の電圧（例えばＶＤＤＲＭＰ＝（ＶＤＤ＋ＶＳＳ）／２であり、例えば＋３Ｖ）である。このＶＤＤＲＭＰは、例えば前述した図９の電圧書き込み期間ＴＭＰにおいて書き込む所与の電圧ＶＭである。
【０１０９】
また、図１４Ａに示すように、オペアンプＯＰＡは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧＡが接続され、その非反転入力端子（広義には第２の入力端子）に第２のアナログ基準電源ＶＤＤＲＭＰが接続され、出力ノードＮＱＡ（出力端子のノード）に出力電圧ＶＱＡを出力する。オペアンプの正電源は例えば＋６Ｖであり、負電源は例えば０Ｖである。
【０１１０】
そして、図１４Ａに示すように、正極性用アンプ回路ＡＭＰは、初期化期間（ＣＩＡ、ＣＦＡに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ５がオンになる。
【０１１１】
初期化期間においてスイッチ素子ＳＡ２がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＩＡの他端が、第１のアナログ基準電源ＶＤＤＲＭＰに設定される。同様に、スイッチ素子ＳＡ４がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＦＡの他端が、第２のアナログ基準電源ＶＤＤＲＭＰに設定される。また帰還スイッチ素子であるスイッチ素子ＳＡ５がオンになることで、オペアンプＯＰＡの出力が反転入力端子に帰還され、オペアンプＯＰＡのイマジナリーショート機能により、サミングノードＮＥＧＡがＶＤＤＲＭＰに設定される。
【０１１２】
これにより、初期化期間では、出力電圧ＶＱＡは、第２のアナログ基準電源ＶＤＤＲＭＰと同じ電圧になる。
【０１１３】
また図１４Ｂに示すように、正極性用アンプ回路ＡＭＰは、出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＡ１、ＳＡ３がオンになる。
【０１１４】
出力期間においてスイッチ素子ＳＡ１がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＩＡの他端が、入力電圧ＤＡＣに設定される。またスイッチ素子ＳＡ３がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＦＡの他端が、出力電圧ＶＱＡに設定される。
【０１１５】
これにより、出力期間では、出力電圧ＶＱＡは、下式（１）で表される値になる。なお、下式（１）及び後述する（２）式において、ＣＣＩＡはキャパシターＣＩＡの容量であり、ＣＣＦＡはキャパシターＣＦＡの容量である。
【０１１６】
ＶＱＡ＝ＶＤＤＲＭＰ−（ＣＣＩＡ／ＣＣＦＡ）×（ＤＡＣ−ＶＤＤＲＭＰ）  ・・・  （１）
そして、前述した図９に示すような電圧書き込み期間ＴＭＰでは、正極性用アンプ回路ＡＭＰを初期化期間にして、第２のアナログ基準電源ＶＤＤＲＭＰと同じ電圧を正極性用の所与の電圧として出力することが出来る。さらに、前述した図９に示すような第２走査期間ＴＭ２では、正極性用アンプ回路ＡＭＰを出力期間にして、上式（１）により表される出力電圧ＶＱＡを、第２画素用データ電圧として出力することが出来る。
【０１１７】
次に、図１５を用いて負極性用アンプ回路ＡＭＭについて説明する。図１５Ａ（又は図１５Ｂ）に示すように、負極性用アンプ回路ＡＭＭの構成及び動作は、正極性用アンプ回路ＡＭＰと同様である。ただし、負極性用アンプ回路ＡＭＭでは、第２のアナログ基準電源が正極性用アンプ回路ＡＭＰと異なり、ＶＤＤＲＭＮ（例えば−３Ｖ）となる。また、入力電圧ＤＡＣは、例えば図１３の負極性用Ｄ／Ａ変換回路ＤＡＭから出力される電圧ＤＭＱであり、例えば０Ｖ〜６Ｖである。なお、オペアンプの正電源は例えば０Ｖとなり、負電源は例えば−６Ｖとなる。
【０１１８】
これにより、初期化期間では、出力電圧ＶＱＡは、第２のアナログ基準電源ＶＤＤＲＭＮと同じ電圧になり、出力期間では、出力電圧ＶＱＡは、下式（２）で表される値になる。
【０１１９】
ＶＱＡ＝ＶＤＤＲＭＮ−（ＣＣＩＡ／ＣＣＦＡ）×（ＤＡＣ−ＶＤＤＲＭＰ）  ・・・  （２）
よって、前述した図６に示すような電圧書き込み期間ＴＭＰでは、負極性用アンプ回路ＡＭＭを初期化期間にして、第２のアナログ基準電源ＶＤＤＲＭＮと同じ電圧を負極性用の所与の電圧として出力することが出来る。さらに、前述した図６に示すような第２走査期間ＴＭ２では、負極性用アンプ回路ＡＭＭを出力期間にして、上式（２）により表される出力電圧ＶＱＡを、第２画素用データ電圧として出力することが出来る。
【０１２０】
以上のようにして、電圧書き込み期間において、所与の電圧を出力し、第１走査期間又は第２走査期間において、駆動回路への入力電圧に対応する出力電圧を出力すること等が可能になる。
【０１２１】
６．電気光学装置
図１６に、本実施形態の回路装置１００を適用できる電気光学装置３５０の構成例を示す。以下では、表示パネル２００がマトリックス型の液晶表示パネルである場合を例に説明するが、表示パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネル等であってもよい。
【０１２２】
電気光学装置３５０は、ガラス基板２１０と、ガラス基板２１０上に形成される画素アレイ２２０と、ガラス基板２１０上に実装される回路装置１００と、回路装置１００及び画素アレイ２２０のデータ線を接続する配線群２３０と、回路装置１００及び画素アレイ２２０の走査線を接続する配線群２４０と、表示コントローラー３００に接続されるフレキシブル基板２５０と、フレキシブル基板２５０と回路装置１００を接続する配線群２６０と、を含む。
【０１２３】
配線群２３０及び配線群２４０、配線群２６０は、ガラス基板２１０上に透明電極（ＩＴＯ：Indium Tin Oxide）などで形成される。
【０１２４】
画素アレイ２２０は、画素、データ線、走査線を含み、ガラス基板２１０と画素アレイ２２０が表示パネル２００に相当する。
【０１２５】
なお、電気光学装置は、フレキシブル基板２５０に接続された基板と、その基板に実装される表示コントローラー３００と、を更に含んでも良い。
【０１２６】
７．電子機器
図１７に、本実施形態の回路装置１００を適用できる電気光学装置３５０と電子機器の構成例を示す。本実施形態の電子機器として、例えば車載表示装置（例えばメーターパネル等）や、モニター、ディスプレイ、単板プロジェクター、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末、ＤＬＰ（Digital Light Processing）装置、プリンター等の、表示装置を搭載する種々の電子機器を想定できる。
【０１２７】
図１７に示す電子機器は、電気光学装置３５０、ＣＰＵ３１０（広義には処理装置）、表示コントローラー３００（ホストコントローラー）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。なお、表示コントローラー３００の機能をＣＰＵ３１０が実現し、表示コントローラー３００が省略されてもよい。
【０１２８】
ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、表示データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された表示データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００は回路装置１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０からＣＰＵ３１０を介して転送された表示データを、回路装置１００が受け付け可能な形式に変換し、その変換された表示データを回路装置１００へ出力する。回路装置１００は、表示コントローラー３００から転送された表示データに基づいて表示パネル２００を駆動する。
【０１２９】
以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置、電気光学装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３０】
１０…インターフェース部、２０…制御部（データ処理部）、４０…データ線駆動部、
４２…階調電圧生成回路、５０…ゲート線駆動部、６０…駆動部、１００…回路装置、
２００…表示パネル、２１０…ガラス基板、２２０…画素アレイ、２３０…配線群、
２４０…配線群、２５０…フレキシブル基板、２６０…配線群、
３００…表示コントローラー、３２０…記憶部、３３０…ユーザーインターフェース部、
３４０…データインターフェース部、３５０…電気光学装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0006601132.tif 000016
【図１６】
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【図１７】
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