(57)【特許請求の範囲】
【請求項１】
時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路。
【請求項２】
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、当該ステッピングモータに係るタイマは計時を開始する、
ことを特徴とする請求項１に記載のモータ制御回路。
【請求項３】
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、中央処理装置に対して当該ステッピングモータに係る割込を発生させる割込部、
を更に備えることを特徴とする請求項１または請求項２に記載のモータ制御回路。
【請求項４】
各前記タイマが計時する駆動周期は、当該タイマに係るステッピングモータの駆動期間と非駆動期間とを含んで構成される、
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のモータ制御回路。
【請求項５】
前記ステッピングモータごとに、当該ステッピングモータを駆動するＰＷＭ信号を生成するＰＷＭ処理部、および前記ＰＷＭ信号を生成するパラメータを前記ＰＷＭ処理部に出力するパラメータ出力部、
を更に備えることを特徴とする請求項１ないし請求項４のいずれか１項に記載のモータ制御回路。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載のモータ制御回路と、
前記モータ制御回路が駆動する複数のステッピングモータと、
各前記ステッピングモータにより、それぞれ駆動されて運針する複数の指針と、
を備えることを特徴とする電子時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ制御回路および電子時計に関する。
【背景技術】
【０００２】
電子時計では、サイズの制約により低容量のボタン電池が採用されている。このボタン電池はデバイス駆動時の負荷特性が悪く、かつモータの動作電圧には制限がある。そのため、電子時計のモータを駆動するには、各モータの駆動が重ならないような処理が必要である。このように制御するため、モータ制御回路は、各モータに優先順位を付与して駆動し、電子時計の運針処理を行っていた。
【０００３】
特許文献１には段落００６６に「優先順位設定手段２００は、まず一番優先順位が高いモータＡ許可信号Ｋ１を出力する。よってモータ制御手段Ａ４は、モータＡ駆動信号ＭＯＡを出力し、モータＡ５が運針する。同時に、モータＡモニタ信号Ｍ１が出力される。その後、モータＡ５の運針が終了し、モータＡモニタ信号Ｍ１が停止すると、優先順位設定手段２００は、次に優先順位が高いモータＣ許可信号Ｋ３を出力する。モータＣ制御手段４０は、モータＣ駆動信号ＭＯＣを出力し、モータＣ４１が運針する。同時に、モータＣモニタ信号Ｍ３が出力される。その後、モータＣ４１の運針が終了し、モータＣモニタ信号Ｍ３が停止すると、優先順位設定手段２００は、最後に優先順位が最も低いモータＢ許可信号Ｋ２を出力する。」と記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１４７７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術によれば、優先順位は使用頻度の高いモータを優先的に回すように処理され、使用頻度の高いモータが運針処理されている場合には使用頻度の低いモータは後回しにされる。このように処理すると、処理対象のモータ個数が多い場合には、使用頻度の高いモータの運針処理の合間をソフトウェア管理しながら、使用頻度の低いモータを処理しなければならず、ソフトウェア処理依存性が高くなる。
これにより、ソフトウェア処理の遅延が運針の駆動タイミングに与える影響が大きくなり、更に早い駆動周期で運針しようとする場合には、微妙なデューティの変化が運針の駆動タイミングに影響を与え、よって運針速度が変動するおそれがある。
【０００６】
そこで、本発明は、ソフトウェア処理への依存を低減して、より正確なモータの駆動を可能とするモータ制御回路および電子時計を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、
時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路である。
【発明の効果】
【０００８】
本発明によれば、ソフトウェア処理への依存を低減して、より正確なモータの駆動を可能とするモータ制御回路および電子時計を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態における電子時計を示す概略の構成図である。
【図２】本実施形態におけるマイクロコンピュータを示す概略の構成図である。
【図３】モータ制御回路の第１動作例を説明する図である。
【図４】モータ制御回路の第１動作例のタイミングチャートである。
【図５】モータ制御回路の第２動作例を説明する図である。
【図６】モータ制御回路の第２動作例を説明する図である。
【図７】モータ制御回路の第２動作例を説明する図である。
【図８】モータ制御回路の第２動作例のタイミングチャートである。
【図９】本実施形態における制御遅延を説明するタイミングチャートである。
【図１０】比較例におけるマイクロコンピュータを示す概略の構成図である。
【図１１】比較例の動作を説明するタイミングチャートである。
【図１２】比較例の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１０】
以降、比較例を説明したのち、本発明を実施するための形態を、各図を参照して詳細に説明する。
図１は、本実施形態と比較例に共通するアナログ電子時計１の構成を示す図である。
アナログ電子時計１は、６個の指針５３−１〜５３−６を、それぞれ独立のステッピングモータ５１−１〜５１−６で各々駆動可能なものであり、特には限られないが、例えば腕に装着するためのバンドを備えた腕時計型の電子時計である。このアナログ電子時計１は、例えば指針５３−１と、輪列機構５２−１を介して指針５３−１を回転駆動するステッピングモータ５１−１と、駆動回路５とを備えている。ここでは、指針５３−２〜５３−６までについても同様に構成される。指針５３−１〜５３−３は、例えば主文字盤の秒針と分針と時針であり、指針５３−４〜５３−６は、例えば副文字盤の指針である。
【００１１】
６個の指針５３−１〜５３−６は、それぞれ独立に回転可能である。以下、指針５３−１〜５３−６を特に区別しないときには、単に指針５３と記載する。各輪列機構５２−１〜５２−６を特に区別しないときには、単に輪列機構５２と記載する。各ステッピングモータ５１−１〜５１−６を特に区別しないときには、単にステッピングモータ５１と記載する。なお、各ステッピングモータ５１−１〜５１−６を、それぞれPM1〜PM6と省略記載する場合がある。また、PM1〜PM6を総称するときには、PMnと記載する場合がある。
指針５３は、文字盤上の回転軸に対して、回転自在に設けられている。輪列機構５２は、それぞれ各ステッピングモータ５１の駆動力を指針５３に伝達して、この指針５３を回転動作させる。
【００１２】
アナログ電子時計１は更に、ＣＰＵ（Central Processing Unit）４と周辺回路３とを含むマイクロコンピュータ２と、振動子６１と、このアナログ電子時計１に電力を供給する電源部６２とを含んで構成される。ＣＰＵ４は更に、分周回路４１と計時回路４２と発振回路４３とを含んで構成される。
【００１３】
振動子６１は、例えば、水晶振動子であり、後記する発振回路４３と組み合わされて固有の周波数信号を生成する。
電源部６２は、アナログ電子時計１を長期間に亘って継続的、かつ安定的に動作させることが可能な構成となっており、例えば電池とＤＣ−ＤＣコンバータとの組み合わせである。これにより動作中の電源部６２の出力電圧は、所定値を保つ。
【００１４】
駆動回路５は、ＣＰＵ４から入力された制御信号を適宜増幅し、ステッピングモータ５１−１〜５１−６を駆動するための駆動電圧信号を出力する。
【００１５】
ＣＰＵ４は、各種演算処理を行い、アナログ電子時計１の全体動作を統括制御するものであり、分周回路４１と、計時回路４２と、発振回路４３とを含んで構成される。
発振回路４３は、振動子６１と組み合わされて固有の周波数信号を生成して分周回路４１に出力する。発振回路４３としては、例えば、水晶発振回路が用いられる。
分周回路４１は、発振回路４３から入力された信号をＣＰＵ４や計時回路４２が利用する各種周波数の信号に分周して出力する。
【００１６】
計時回路４２は、分周回路４１から入力された所定の周波数信号の回数を計数し、初期時刻に加算していくことで現在時刻を計数するカウンタ回路である。計時回路４２により計数される現在時刻は、ＣＰＵ４により読み出されて時刻表示に用いられる。この時刻の計数は、ソフトウェア的に制御されてもよい。
【００１７】
《比較例》
以下の図１０から図１２において、比較例の構成と動作の説明により、ソフトウェア処理依存によるモータ駆動タイミングへの影響を説明する。この比較例は、タイマ割込によってソフトウェアでパルス周期を制御することが特徴である。
図１０は、比較例におけるマイクロコンピュータ２Ａを示す概略の構成図である。
マイクロコンピュータ２Ａは、例えば大規模集積回路（ＬＳＩ）として実装され、周辺回路３Ａと、この周辺回路３Ａを制御するＣＰＵ４と、ＲＯＭ４４と、ＲＡＭ４５とを含んで構成される。周辺回路３Ａは更に、モータ制御回路７Ａと、タイマ３１と、割込部３２とを含んで構成される。
【００１８】
モータ制御回路７Ａは、イネーブルレジスタ７１と、優先処理部７２Ａと、パルスパラメータ部７３（図１０では、PMn用パルスパラメータと記載）と、ＰＷＭ（Pulse Width Modulation）処理部７５とを含んで構成される。
【００１９】
イネーブルレジスタ７１は、各ステッピングモータ５１に対応するレジスタ群を含んで構成されており、各ステッピングモータ５１への駆動信号の出力許可を設定する許可レジスタである。イネーブルレジスタ７１は、ＣＰＵ４によってイネーブルされ、優先処理部７２Ａによってディスエーブルされる。
【００２０】
優先処理部７２Ａは待ち行列を有し、イネーブルレジスタ７１がイネーブルされると各ステッピングモータ５１の優先度に応じた順序で待ち行列に入れる。優先処理部７２Ａは更に、この待ち行列の先頭を取り出して順番に各ステッピングモータ５１に対するパルスを出力する。ここで優先処理部７２Ａは、ステッピングモータ５１−１（図ではPM1と記載）の優先度を最も高くし、以降はステッピングモータ５１−２〜５１−６の順に優先度を低くしている。優先処理部７２Ａが出力するパルス（トリガ）により、後記するＰＷＭ処理部７５は、ＰＷＭ処理を起動する。優先処理部７２Ａの優先度は予め決められているので、優先度の高いステッピングモータ５１のパルスを連続して出力し、優先度の低いステッピングモータ５１のパルスが遅延するおそれがある。
【００２１】
パルスパラメータ部７３は、各ステッピングモータ５１に対応する制御パラメータ群を含んで構成されており、優先処理部７２Ａのトリガに応じて、この制御パラメータを後記するＰＷＭ処理部７５に送出する。パルスパラメータ部７３が含む制御パラメータ群とは、例えばＰＷＭ信号のオン・デューティ期間やオフ・デューティ期間などである。
【００２２】
ＰＷＭ処理部７５は、各ステッピングモータ５１に対応する制御部を含んで構成され、優先処理部７２Ａのトリガにより起動し、パルスパラメータ部７３から受け取った制御パラメータにより、対応するステッピングモータ５１をＰＷＭ制御する。モータ端子５０は、ＰＷＭ処理部７５の出力側の端子であり、図１に示す駆動回路５に接続される。
【００２３】
タイマ３１は、ＣＰＵ４によって起動されて計時する６組以上のタイマレジスタであり、設定時刻の経過後に、後記する割込部３２を介してＣＰＵ４にタイマ割込を発生させる。
割込部３２は、タイマ３１ＣＰＵ４に割込を発生させる回路である。
【００２４】
ＣＰＵ４は、振動子６１のクロック信号により動作し、各種演算処理を行ってアナログ電子時計１の全体動作を統括制御する。ＣＰＵ４は、ＲＯＭ４４に保持された制御プログラムを読み出して実行し、継続的に各部に時刻表示に係る動作を行わせると共に、不図示の操作部への入力操作に基づいてリアルタイムで、または、設定されたタイミングで要求された動作を行わせる。
【００２５】
ＲＯＭ４４には、各種制御プログラムや初期設定データが保持されている。不図示の制御プログラムは、アナログ電子時計１の起動時に、ＣＰＵ４により読み出されて継続的に実行される。
ＲＡＭ４５は、ＳＲＡＭ（Static RAM）とＤＲＡＭ（Dynamic RAM）といった揮発性メモリであり、ＣＰＵ４に作業用のメモリ空間を提供する。なお、ＲＡＭ４５の一部は、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの不揮発性メモリであってもよい。
【００２６】
比較例におけるＣＰＵ４は、PMn Pulseの出力と共にタイマ３１に含まれるPMn Timerを起動し、このPMn Timerの一致による割込を発生させ、この割込にてイネーブルレジスタ７１に含まれるPMn Enableをイネーブルする。優先処理部７２Ａは、PMn Enableがイネーブルされると、各ステッピングモータ５１の優先度に応じた順序で待ち行列に入れると共にこのPMn Enableをディスエーブルする。優先処理部７２Ａは更に、この待ち行列の先頭を取り出して順番に各ステッピングモータ５１に対するパルスを出力する。
【００２７】
図１１は、比較例の動作を説明するタイミングチャートである。図１１の縦軸はそれぞれ、６台のステッピングモータに関して、駆動許可PMn Enableと、駆動周期を計時するPMn Timerと、パルス出力PMn Pulseとの組み合わせを示し、横軸は経過時間を示している。なお、図ではPMn EnableをPMn Ena、PMn TimerをPMn Ti、PMn PulseをPMn Puと省略記載している。
図１１に示す動作は、ＣＰＵ４が６組のステッピングモータ５１−１〜５１−６（図１参照）を同時にイネーブルして指針５３−１〜５３−６（図１参照）を運針し、その後ステッピングモータ５１−１だけを連続的に駆動して指針５３−１を運針する動作である。
PMn Enableは、イネーブルレジスタ７１（図１０参照）を構成する６組のレジスタに格納される。PMn Timerは、タイマ３１（図１０参照）の６組のPMn Timerが計時を実行しているか否かを示している。PMn Pulseは、優先処理部７２ＡがＰＷＭ処理部７５にトリガを掛けているか否かを示し、よって対応するステッピングモータ５１（図１参照）を駆動しているか否かを示している。
【００２８】
ＣＰＵ４（図１０参照）は、PM1 Enable〜PM6 Enableを同時にイネーブル（許可）し、更にPM1 Timerによる計時を開始させる。優先処理部７２Ａは、イネーブルされたうち優先順位が最も高いステッピングモータ５１−１に係るPM1 PulseをＨレベルとする。PM1 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−１を駆動する。
【００２９】
PM1 PulseがＨレベルからＬレベルに立ち下がったとき、優先処理部７２Ａは、イネーブルされたうち優先順位が最も高いステッピングモータ５１−２に係るPM2 PulseをＨレベルとする。PM2 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−２を駆動する。
PM2 PulseがＬレベルになると、優先処理部７２Ａは、PM3 PulseをＨレベルとする。PM3 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−３を駆動する。このときPM1 Timerが一致して計時を終了し、ＣＰＵ４に割込を発生させる。この割込にてＣＰＵ４は、再びPM1 Timerの計時を開始させると共に、PM1 Enableをイネーブルする。
【００３０】
PM3 PulseがＨレベルからＬレベルに立ち下がったとき、優先処理部７２Ａは、イネーブルされたうち優先順位が最も高いステッピングモータ５１−１に係るPM1 PulseをＨレベルとする。PM1 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−１を駆動する。
その後優先処理部７２Ａは、PM4 Enableに基づきPM4 PulseをＨレベルに設定し、PM5 Enableに基づきPM5 PulseをＨレベルに設定する。PM5 PulseをＨレベルに設定しているときに、PM1 Timerが再び一致して計時を終了し、ＣＰＵ４に割込を発生させる。この割込にてＣＰＵ４は、再びPM1 Timerの計時を開始させると共に、PM1 Enableをイネーブルする。
【００３１】
パルス出力PM5 PulseがＨレベルからＬレベルに立ち下がったとき、優先処理部７２Ａは、イネーブルされたうち優先順位が最も高いステッピングモータ５１−１に係るPM1 PulseをＨレベルとする。PM1 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−１を駆動する。その後優先処理部７２Ａは、PM6 Enableに基づきPM6 PulseをＨレベルに設定し、ステッピングモータ５１−１を駆動させる。
このように、優先処理部７２Ａは、固定した優先順位で各ステッピングモータ５１−１〜５１−６を駆動しているので、低い優先順位が付与されたステッピングモータ５１−４〜５１−６などは制御が遅延し、よって運針速度が遅くなりかつ不均一となるおそれがある。
【００３２】
図１２は、比較例の動作を説明するタイミングチャートである。図１１の縦軸および横軸はそれぞれ、図１１の縦軸および横軸と同様である。図１２に示す動作は、周波数の異なる２組のステッピングモータ５１−１，５１−２を交互かつ連続的に運針する動作である。
【００３３】
ＣＰＵ４（図１０参照）は、PM1 Enableをイネーブル（許可）し、更にPM1のタイマによる計時を開始させる。
PM1 Enableにより優先処理部７２Ａは、PM1 PulseをＨレベルとする。PM1 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−１を駆動する。
PM1 PulseがＨレベルからＬレベルに立ち下がった前後に、ＣＰＵ４はPM2 Enableをイネーブル（許可）する。優先処理部７２Ａは、イネーブルされたうち優先順位が最も高いステッピングモータ５１−２に係るPM2 PulseをＨレベルとする。PM2 PulseをトリガとしてＰＷＭ処理部７５は起動し、ステッピングモータ５１−２を駆動する。
【００３４】
この動作例にてＣＰＵ４は、いずれかのステッピングモータ５１を駆動するため、複数のタイマを使用する。PMn Timerが一致して割込が発生したとき、自身のPMn Pulseが確定的なタイミングまで待ったのちに、PMn Enableを設定している。この動作例では、PM1 Timerの２回目の立ち下がりと、PM2 Timerの初回の立ち下がりとは、ほぼ同時である。このとき、PM2 Timer一致による割込処理では、PM1 Enableがディスエーブルとなり、かつPM1 PulseがＬレベルになった後に初めてPM2 Enableをイネーブルしている。このように、ソフトウェア割込で優先順位を判断して処理しているので、他のソフトウェア割込による制御遅延が発生するおそれがある。
【００３５】
《本実施形態》
本実施形態のマイクロコンピュータは、周辺回路にモータ制御用の複数のタイマを設けており、これらタイマによりハードウェア回路でパルス周期を制御する。以下の図２から図９において、本実施形態の構成と動作を説明する。
【００３６】
図２は、本実施形態におけるマイクロコンピュータ２を示す概略の構成図である。
マイクロコンピュータ２は、例えば大規模集積回路（ＬＳＩ）として実装され、比較例とは異なる周辺回路３と、この周辺回路３を制御するＣＰＵ４と、ＲＯＭ４４と、ＲＡＭ４５とを含んで構成される。周辺回路３は更に、比較例とは異なるモータ制御回路７と、タイマ３１と、割込部３２とを含んで構成される。なお、本実施形態のモータ制御では、タイマ３１は使用されない。
【００３７】
モータ制御回路７は、イネーブルレジスタ７１と、パルスパラメータ部７３と、ＰＷＭ処理部７５とを含んで構成され、更に比較例とは異なる優先処理部７２と、タイマレジスタ７４とを含んでいる。イネーブルレジスタ７１、優先処理部７２およびタイマレジスタ７４は相互に接続される。
【００３８】
イネーブルレジスタ７１は、各ステッピングモータ５１に対応するレジスタ群を含んで構成されており、各ステッピングモータ５１への駆動信号の出力許可を設定する許可レジスタである。イネーブルレジスタ７１は、ＣＰＵ４によってイネーブルされ、優先処理部７２によってディスエーブルされる。イネーブルレジスタ７１のいずれかをイネーブルにすると、対応するタイマが終了すると共に優先処理部７２の待ち行列の優先順位リストに入り、この優先順位リスト順に、順番に各モータに対してパルスが出力される。
【００３９】
優先処理部７２は、待ち行列として動作する波形制御レジスタを後段に含んでおり、イネーブル順にパルスを出力し、併せて割込部３２を介してＣＰＵ４に割込を発生させる。優先処理部７２のトリガにより、後記するＰＷＭ処理部７５はＰＷＭ処理を起動する。これにより、各ステッピングモータ５１を時分割で駆動することができる。パルス出力時の割込によりＣＰＵ４は、このステッピングモータ５１を更に駆動するか否かを判断することができる。なお、波形制御レジスタは、優先処理部７２ではなく、後記するＰＷＭ処理部７５の前段に含まれてもよい。優先処理部７２はイネーブル順にステッピングモータ５１のパルスを出力するので、いずれかのステッピングモータ５１のパルスのみが遅延するおそれはない。
【００４０】
パルスパラメータ部７３は、各ステッピングモータ５１に対応する制御パラメータ群を含んで構成されており、優先処理部７２のトリガに応じて、この制御パラメータを後記するＰＷＭ処理部７５に送出する。パルスパラメータ部７３が含む制御パラメータ群とは、例えばＰＷＭ信号のオン・デューティ期間やオフ・デューティ期間などである。
タイマレジスタ７４は、各ステッピングモータ５１に対応するタイマ群を含んで構成されており、各ステッピングモータ５１の駆動周期を決定する。
【００４１】
ＰＷＭ処理部７５は、各ステッピングモータ５１に対応する制御部を含んで構成され、優先処理部７２のトリガにより起動し、パルスパラメータ部７３から受け取った制御パラメータにより、対応するステッピングモータ５１をＰＷＭ制御する。モータ端子５０は、ＰＷＭ処理部７５の出力側の端子であり、図１に示す駆動回路５に接続される。図２では、モータ端子５０は１個であるが、実際には各ステッピングモータ５１−１〜５１−６に対応する６個で構成されていてもよい。
割込部３２は、例えばタイマレジスタ７４の各タイマの一致により、ＣＰＵ４に割込を発生させる回路である。
【００４２】
ＣＰＵ４は、振動子６１のクロック信号により動作し、各種演算処理を行ってアナログ電子時計１の全体動作を統括制御する。このＣＰＵ４と、ＲＯＭ４４と、ＲＡＭ４５とは、図１０に示す比較例と同様である。
【００４３】
図３（ａ）〜（ｄ）は、モータ制御回路７の第１動作例を説明する図であり、適宜図１と図２とを参照しつつ説明する。この第１動作例は、ＣＰＵ４がイネーブルレジスタ７１のうちステッピングモータ５１−１に係る部分をイネーブルしたのち、優先処理部７２がPM1 Pulseを出力してステッピングモータ５１−１を駆動させるまでの一連の動作である。
【００４４】
図３（ａ）は、イネーブルレジスタ７１のうちステッピングモータ５１−１がイネーブルされた最初の状態を示す図である。なおイネーブルレジスタ７１は、ステッピングモータ５１−１〜５１−６に対する各イネーブル状態を格納している。タイマレジスタ７４は、ステッピングモータ５１−１〜５１−６に対するPM1 TimerからPM6 Timerの計時状態を示している。優先処理部７２は、ステッピングモータ５１−１〜５１−６に対する処理の順番を示す待ち行列を格納している。
イネーブルレジスタ７１は、ステッピングモータ５１−１がイネーブルされたPM1 ONの状態である。このときタイマレジスタ７４は、ステッピングモータ５１−１に係る計時中であり、PM1 RUNの状態である。優先処理部７２の待ち行列には何も格納されていない。
【００４５】
図３（ｂ）は、ステッピングモータ５１−１に対するPM1 Timerが一致し、計時を終了したときの状態を示す図である。
矢印で示すように優先処理部７２の待ち行列には、ステッピングモータ５１−１のイネーブルが追加される。このときタイマレジスタ７４は、ステッピングモータ５１−１に対する計時を終了し、PM1 OFFの状態となる。なお、同時に複数イネーブルが実行されたときの優先度はPM1からPM6までの順とするが、これに限られず、任意の順番であってもよい。
【００４６】
図３（ｃ）は、イネーブルレジスタ７１のイネーブルが優先処理部７２の待ち行列に追加されたことを示す説明図である。
優先処理部７２の待ち行列には、ステッピングモータ５１−１のイネーブルPM1が追加される。イネーブルレジスタ７１は、ステッピングモータ５１−１が新たにディスエーブルされ、PM1 OFFの状態となる。このときタイマレジスタ７４はすべて停止中の状態である。
つまり優先処理部７２は、待ち行列にステッピングモータ５１−１のイネーブルPM1を追加し、イネーブルレジスタ７１のうちステッピングモータ５１−１をディスエーブルしてPM1 OFFとする。
【００４７】
図３（ｄ）は、優先処理部７２の待ち行列の先頭がパルスとして出力に追加されたことを示す説明図である。
優先処理部７２の待ち行列の先頭はPM1 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ７４は、ステッピングモータ５１−１に対する計時を開始し、PM1 RUNの状態である。イネーブルレジスタ７１は、全てがディスエーブルされた状態となる。
つまり優先処理部７２は、待ち行列の先頭をPM1 Pulseとして出力してステッピングモータ５１−１を駆動させると同時に、タイマレジスタ７４によるステッピングモータ５１−１に対する計時を開始させる。この図３（ａ）から図３（ｄ）を繰り返すことにより、ステッピングモータ５１−１が回転駆動する。
【００４８】
図４は、モータ制御回路７の第１動作例のタイミングチャートである。このチャートの縦軸はPM1 PulseとPM1 TimerとPM1 EnableとPM1割込とを示し、横軸は共通する時間を示している。なお、図４ではPM1 EnableをPM1 Enaと省略記載している。
第１動作例では当初、PM1 Pulseは出力されておらず、PM1 Timerは計時しており、PM1 Enableはディスエーブルであり、PM1割込は発生していない。
時刻ｔ１にて、図３（ａ）で示したように、PM1 Enableがイネーブルされる。このときPM1 Timerが計時中なので、イネーブルは実行されない。
時刻ｔ２にて、図３（ｂ）で示したように、PM1 Timerの一致により計時を終了する。これにより、図３（ｃ）で示した状態に遷移する。
【００４９】
時刻ｔ３にて、図３（ｄ）で示したように、PM1 Pulseが出力されると同時にPM1 Timerが計時を開始し、PM1割込が発生する。この割込にて、ＣＰＵ４は、PM1 Enableを再びイネーブルするか否かを判断する。なお、第１動作例にてＣＰＵ４は、PM1 Enableをイネーブルしていない。
その後、時刻ｔ４にてPM1 Pulseのオン・デューティ期間が終了し、時刻ｔ５にてPM1 Timerが計時を終了する。
ＣＰＵ４は、PM1割込が発生したのちPM1 Timerが計時を終了する時刻ｔ５までの間にPM1 Enableをイネーブルすれば、PM1 Timerの計時間隔でPM1 Pulseを出力することができる。よって、ソフトウェア処理による運針周波数への影響を防ぐことができる。
【００５０】
図５（ａ）〜（ｄ）と図６（ｅ）〜（ｈ）と図７（ｉ），（ｊ）とは、モータ制御回路７の第２動作例を説明する図である。
この第２動作例は、ＣＰＵ４がイネーブルレジスタ７１のうちステッピングモータ５１−３に係る部分とステッピングモータ５１−５，５１−６に係る部分とを交互にイネーブルする一連の動作である。
【００５１】
図５（ａ）は、第２動作例を説明する最初の状態を示す図である。
イネーブルレジスタ７１は、ステッピングモータ５１−３がイネーブルされたPM3 ONの状態である。このときタイマレジスタ７４は、ステッピングモータ５１−３，５１−５に係る計時中であり、PM3 RUNとPM5 RUNの状態であり、かつ優先処理部７２の待ち行列には何も格納されていない。
【００５２】
図５（ｂ）は、ＣＰＵ４によりステッピングモータ５１−５，５１−６がイネーブルされた状態を示す図である。
イネーブルレジスタ７１は、ステッピングモータ５１−５，５１−６が新たにイネーブルされて、PM3 ON，PM5 ON，PM6 ONの状態となる。このときタイマレジスタ７４は、ステッピングモータ５１−３，５１−５に係る計時中であり、PM3 RUNとPM6 RUNの状態となる。かつ優先処理部７２の待ち行列には何も格納されていない。
タイマレジスタ７４はPM3 RUNとPM6 RUNの状態なので、イネーブルレジスタ７１のPM3 ONとPM5 ONとは実行されない。これに対してタイマレジスタ７４は、ステッピングモータ５１−６に係る計時を実行していないPM6 OFFの状態なので、イネーブルレジスタ７１のPM6 ONは、即時に実行されて待ち行列に反映される。
【００５３】
図５（ｃ）は、イネーブルレジスタ７１のうちステッピングモータ５１−６に係る部分が待ち行列に反映された状態を示す図である。
優先処理部７２の待ち行列には、ステッピングモータ５１−６のイネーブルPM6が追加されている。イネーブルレジスタ７１は、ステッピングモータ５１−６が新たにディスエーブルされ、PM3 ON，PM5 ONの状態となる。このときタイマレジスタ７４は、ステッピングモータ５１−３，５１−５に係る計時中であり、PM3 RUNとPM5 RUNの状態である。
つまり優先処理部７２は、待ち行列にステッピングモータ５１−６のイネーブルPM6を追加し、イネーブルレジスタ７１のうちステッピングモータ５１−６をディスエーブルしてPM6 OFFとする。
【００５４】
図５（ｄ）は、優先処理部７２の待ち行列の先頭がパルスとして出力に追加されたことを示す説明図である。
優先処理部７２の待ち行列の先頭はPM6 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ７４は、ステッピングモータ５１−６に対する計時を開始し、PM3 RUNとPM5 RUNとPM6 RUNの状態である。イネーブルレジスタ７１は、ステッピングモータ５１−６が新たにイネーブルされ、PM3 ON，PM5 ON，PM6 ONの状態となる。
つまり優先処理部７２は、待ち行列の先頭をPM6 Pulseとして出力してステッピングモータ５１−６を駆動させると同時に、タイマレジスタ７４によるステッピングモータ５１−６に対する計時を開始させる。並行してＣＰＵ４は、イネーブルレジスタ７１のステッピングモータ５１−６を新たにイネーブルする。
【００５５】
図６（ｅ）は、ステッピングモータ５１−５に対するPM5 Timerが一致し、計時を終了したときの状態を示す図である。
イネーブルレジスタ７１は変化せず、PM3 ON，PM5 ON，PM6 ONの状態である。このときタイマレジスタ７４は、ステッピングモータ５１−３，５１−６に係る計時中であり、ステッピングモータ５１−５に係る一致により計時を終了してPM3 RUNとPM6 RUNの状態となる。かつ、優先処理部７２の待ち行列には何も格納されていない。
【００５６】
図６（ｆ）は、ステッピングモータ５１−５に対するイネーブルが優先処理部７２の待ち行列に追加されたことを示す説明図である。
優先処理部７２の待ち行列には、ステッピングモータ５１−５のイネーブルPM5が追加されている。イネーブルレジスタ７１は、ステッピングモータ５１−５が新たにディスエーブルされ、PM3 ON，PM6 ONの状態となる。このときタイマレジスタ７４は、ステッピングモータ５１−３，５１−６に係る計時中であり、PM3 RUNとPM6 RUNの状態である。
つまり優先処理部７２は、矢印で示すように待ち行列にステッピングモータ５１−５のイネーブルPM5を追加し、イネーブルレジスタ７１のうちステッピングモータ５１−５をディスエーブルしてPM5 OFFとする。
【００５７】
図６（ｇ）は、優先処理部７２の待ち行列の先頭がパルスとして出力に追加されたことを示す説明図である。
優先処理部７２の待ち行列の先頭はPM5 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ７４は、ステッピングモータ５１−５に対する計時を開始し、PM3 RUNとPM5 RUNとPM6 RUNの状態である。イネーブルレジスタ７１は、ステッピングモータ５１−５が新たにイネーブルされ、PM3 ON，PM5 ON，PM6 ONの状態となる。
つまり優先処理部７２は、待ち行列の先頭をPM5 Pulseとして出力してステッピングモータ５１−６を駆動させ、タイマレジスタ７４によるステッピングモータ５１−５に対する計時を開始させる。このとき同時にＣＰＵ４は、イネーブルレジスタ７１のステッピングモータ５１−５を新たにイネーブルする。
【００５８】
図６（ｈ）は、タイマレジスタ７４のPM3 TimerとPM5 Timerとが一致した状態を説明する図である。
イネーブルレジスタ７１は変化せず、PM3 ON，PM5 ON，PM6 ONの状態である。このとき、タイマレジスタ７４は、ステッピングモータ５１−６に係る計時中でかつステッピングモータ５１−３，５１−５に係る一致により計時を終了し、PM6 RUNの状態となる。優先処理部７２の待ち行列には何も格納されていない。
【００５９】
図７（ｉ）は、ステッピングモータ５１−３，５１−５に対するイネーブルが優先処理部７２の待ち行列に追加されたことを示す説明図である。
優先処理部７２の待ち行列には、ステッピングモータ５１−３，５１−５のイネーブルPM3，PM5が追加されている。イネーブルレジスタ７１は、ステッピングモータ５１−３，５１−５が新たにディスエーブルされ、タイマレジスタ７４は、ステッピングモータ５１−６に係る一致により計時を終了している。
つまり優先処理部７２は、矢印で示すように待ち行列にステッピングモータ５１−３，５１−５のイネーブルPM3，PM5を追加し、イネーブルレジスタ７１のうちステッピングモータ５１−３，５１−５をディスエーブルしてPM3 OFF，PM5 OFFとする。優先処理部７２は、同時にイネーブルされた追加順序をPM1からPM6の順とする。
【００６０】
図７（ｊ）は、優先処理部７２の待ち行列の先頭がパルスとして出力に追加されたことを示す説明図である。
優先処理部７２の待ち行列の先頭はPM3 Pulseとして出力され、この待ち行列にステッピングモータ５１−６のイネーブルPM6が追加される。よって待ち行列には、ステッピングモータ５１−５，５１−６のイネーブルPM5，PM6が追加されている。タイマレジスタ７４は、ステッピングモータ５１−３に対する計時を開始し、PM3 RUNの状態である。イネーブルレジスタ７１は、ステッピングモータ５１−６がディスエーブルされると共にステッピングモータ５１−３が新たにイネーブルされ、PM3 ONの状態となる。
つまり優先処理部７２は、待ち行列の先頭をPM3 Pulseとして出力してステッピングモータ５１−３を駆動させ、タイマレジスタ７４によるステッピングモータ５１−３に対する計時を開始させる。このとき同時にＣＰＵ４は、イネーブルレジスタ７１のステッピングモータ５１−３を新たにイネーブルする。
【００６１】
このように制御することにより、優先処理部７２の待ち行列（波形処理レジスタ）には、Timer終了してかつイネーブルされているPM1〜PM6のいずれかが追加される。よって、比較例のように、優先順位の低いステッピングモータ５１の運針が妨げられることはない。
【００６２】
図８は、モータ制御回路７の第２動作例のタイミングチャートである。このチャートの縦軸はPMn PulseとPMn TimerとPMn EnableとPMn割込とを示し、横軸は共通する時間を示している。なお、図８でもPMn EnableをPMn Enaと省略記載している。
第２動作例では当初、図５（ａ）で示したように、いずれのパルスも出力されておらず、PM3 TimerとPM5 Timerとは計時しており、PM3 Enableはイネーブルであり、いずれの割込も発生していない。
時刻ｔ１０にて、図５（ｂ）で示したように、PM5 EnableとPM6 Enableが同時イネーブルされる。
時刻ｔ１１にて、図５（ｃ）で示したように、PM6 EnableがディスエーブルされてPM6 Pulseが出力される。更にPM6 Timerが計時を開始し、PM6割込が発生する。
時刻ｔ１２にて、PM6 Enableが、破線矢印で示したPM6割込の処理によりイネーブルされ、図５（ｄ）で示した状態となる。
【００６３】
時刻ｔ１３にて、PM6 Pulseのオン・デューティ期間が終了する。
時刻ｔ１４にて、図６（ｅ）で示したように、PM5 Timerが一致して計時を終了し、時刻ｔ１５にてPM5 Enableがディスエーブルされて図６（ｆ）の状態となる。更にPM5 Pulseが出力されると共にPM5 Timerが計時を再開し、PM5割込が発生する。
時刻ｔ１６にて、PM5 Enableが、破線矢印で示したPM5割込の処理によりイネーブルされ、図６（ｇ）の状態となる。
時刻ｔ１７にて、図６（ｈ）に示すように、PM3 TimerとPM5 Timerとが一致して計時を終了し、時刻ｔ１８にてPM3 Pulseが出力されると共にPM3 Timerが計時を再開し、PM3割込が発生する。これと並行してPM6 Timerが一致して計時を終了する。
時刻ｔ１９にて、図６（ｊ）に示すように、PM3 Enableが、破線矢印で示したPM3割込の処理によりイネーブルされる。
【００６４】
時刻ｔ２０にて、PM3 Pulseのオン・デューティ期間が終了し、同時にPM5 EnableがディスエーブルされてPM5 Pulseが出力される。それと共にPM5 Timerが計時を再開し、PM5割込が発生する。
時刻ｔ２１にて、PM5 Pulseのオン・デューティ期間が終了し、同時にPM6 EnableがディスエーブルされてPM6 Pulseが出力される。それと共にPM6 Timerが計時を再開し、PM6割込が発生する。
時刻ｔ２２にて、PM6 Pulseのオン・デューティ期間が終了する。
【００６５】
図９は、本実施形態における制御遅延を説明するタイミングチャートである。図９の縦軸と横軸は、それぞれ図１１または図１２と同様である。
図９に示す動作は、ＣＰＵ４が６組のステッピングモータ５１−１〜５１−６を、それぞれ異なる周期でイネーブルして指針５３−１〜５３−６を運針する動作である。
PMn Enableは、イネーブルレジスタ７１（図２参照）を構成する６組のレジスタに格納される。PMn Timerは、タイマレジスタ７４（図２参照）のPMn Timerが計時を実行しているか否かを示している。PMn Pulseは、優先処理部７２がＰＷＭ処理部７５にトリガを掛けているか否かを示し、よって対応するステッピングモータ５１（図１参照）を駆動しているか否かを示している。
【００６６】
ＣＰＵ４（図２参照）は、当初PM1 Enable〜PM5 Enableを同時にイネーブル（許可）する。これらイネーブルは、優先処理部７２の待ち行列に順番に追加され、追加された順番で出力される。なお、図９の破線矢印は、イネーブルの設定からパルスの出力までの間の遅延を示している。
【００６７】
最初、PM1 Enableがディスエーブルされると共にPM1 Pulseが出力され、PM1 Timerが計時を開始する。
PM1 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を開始する。これと並行にPM１Timerと同時に発生した割り込み処理によりPM1 Enableがイネーブルされ、その所定期間後にPM2 Enableはイネーブルされる。
PM2 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM3 EnableがディスエーブルされてPM3 Pulseが出力され、PM3 Timerが計時を開始する。その所定期間後にPM3 Timerと同時に発生した割り込み処理によりPM3 Enableはイネーブルされる。このPM3 Pulseが出力されている期間に、PM1 Timerは一致して計時を終了する。
【００６８】
PM3 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM4 EnableがディスエーブルされてPM4 Pulseが出力され、PM4 Timerが計時を開始する。その所定期間後にPM4 Timerと同時に発生した割り込み処理によりPM4 Enableはイネーブルされる。
PM4 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM5 EnableがディスエーブルされてPM5 Pulseが出力され、PM5 Timerが計時を開始する。その所定期間後にPM5 Timerと同時に発生した割り込み処理によりPM5 Enableはイネーブルされる。
【００６９】
PM5 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM1 EnableがディスエーブルされてPM1 Pulseが出力され、PM1 Timerが計時を再開する。このときにPM3 Timerは一致して計時を終了する。
PM1 Pulseの第２回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を再開する。このとき、PM1 Enableはイネーブルされ、その所定期間後にPM2 Enableはイネーブルされる。
PM2 Pulseの第２回目のオン・デューティ期間が終了すると共に、PM3 EnableがディスエーブルされてPM3 Pulseが出力され、PM3 Timerが計時を再開する。このときPM6 Enableがイネーブルされる。
【００７０】
PM3 Pulseの第２回目のオン・デューティ期間が終了すると共に、PM6 EnableがディスエーブルされてPM6 Pulseが出力され、PM6 Timerが計時を開始する。このPM6 Pulseが出力されている期間に、PM2 Timerは一致して計時を終了する。その所定期間後にPM6 Timerと同時に発生した割り込み処理によりPM6 Enableはイネーブルされる。
PM6 Pulseの第１回目のオン・デューティ期間が終了すると共に、PM1 EnableがディスエーブルされてPM1 Pulseが出力され、PM1 Timerが計時を再開する。
【００７１】
PM1 Pulseの第３回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を再開する。このときPM4 Timerは一致して計時を終了する。その所定期間後にPM2 Enableはイネーブルされる。
PM2 Pulseの第３回目のオン・デューティ期間が終了すると共に、PM4 EnableがディスエーブルされてPM4 Pulseが出力され、PM4 Timerが計時を再開する。このときPM5 Timerは一致して計時を終了する。その所定期間後にPM4 Enableはイネーブルされ、PM1 Timerは一致して計時を終了する。
【００７２】
PM4 Pulseの第２回目のオン・デューティ期間が終了すると共に、PM3 EnableがディスエーブルされてPM3 Pulseが出力され、PM3 Timerが計時を再開する。その所定期間後にPM3 Enableはイネーブルされる。
PM3 Pulseの第３回目のオン・デューティ期間が終了すると共に、PM5 EnableがディスエーブルされてPM5 Pulseが出力され、PM5 Timerが計時を再開する。その所定期間後にPM5 Enableはイネーブルされる。
PM5 Pulseの第２回目のオン・デューティ期間が終了すると共に、PM1 EnableがディスエーブルされてPM1 Pulseが出力され、PM1 Timerが計時を再開する。
PM1 Pulseの第４回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を再開する。これと並行してPM1 Enableはイネーブルされ、PM6 Timerは一致して計時を終了する。
【００７３】
以降も同様にモータ制御回路７は、PMn Enableをイネーブルした順番で、このイネーブルを優先処理部７２の待ち行列に追加し、この待ち行列の先頭を順番に取り出してパルス出力する。モータ制御回路７は、ハードウェア回路によって上記の処理を実行する。本実施形態によれば、優先順位の待ち行列に追加したのちは、ハードウェア回路であるモータ制御回路７が処理を実行するので、ソフトウェアの処理の依存性を減らして、容易にモータ制御プログラムを作成することができる。
【００７４】
本実施形態において、優先処理部７２の波形処理レジスタは、待ち行列にPM1〜PM6の６個のイネーブルを格納する。本実施形態では、待ち行列への追加順序によってパルスの出力順序を決定しているので、比較例のように優先順位が高いステッピングモータだけが連続して駆動されることはない。本実施形態のステッピングモータは、運針処理が重なっている場合においても６番目には必ず運針処理を行うので、比較例よりも制御遅延を小さくすることができる。
本実施形態では、運針処理に同期したタイマレジスタ７４を設けている。ステッピングモータの駆動処理をイネーブル順とし、かつ駆動処理に同期したタイマレジスタ７４を併用することで、ハードウェアによる好適な処理を実現することができ、ソフトウェアの開発工数を低減可能である。
【００７５】
（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能であり、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ）  ステッピングモータの数は、６個に限定されない。
（ｂ）  PM1 PulseからPM6 Pulseが出力されたのち、ＰＷＭ処理部７５がステッピングモータに出力する駆動信号は、特に限定されない。
（ｃ）  本実施形態では、ステッピングモータを時分割で１台ずつ駆動しているが、時分割でｎ台（ｎは自然数）ずつ駆動してもよい。
【００７６】
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
〔付記〕
＜請求項１＞
時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路。
＜請求項２＞
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、当該ステッピングモータに係るタイマは計時を開始する、
ことを特徴とする請求項１に記載のモータ制御回路。
＜請求項３＞
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、中央処理装置に対して当該ステッピングモータに係る割込を発生させる割込部、
を更に備えることを特徴とする請求項１または請求項２に記載のモータ制御回路。
＜請求項４＞
各前記タイマが計時する駆動周期は、当該タイマに係るステッピングモータの駆動期間と非駆動期間とを含んで構成される、
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のモータ制御回路。
＜請求項５＞
前記ステッピングモータごとに、当該ステッピングモータを駆動するＰＷＭ信号を生成するＰＷＭ処理部、および前記ＰＷＭ信号を生成するパラメータを前記ＰＷＭ処理部に出力するパラメータ出力部、
を更に備えることを特徴とする請求項１ないし請求項４のいずれか１項に記載のモータ制御回路。
＜請求項６＞
請求項１ないし請求項５のいずれか１項に記載のモータ制御回路と、
前記モータ制御回路が駆動する複数のステッピングモータと、
各前記ステッピングモータにより、それぞれ駆動されて運針する複数の指針と、
を備えることを特徴とする電子時計。
【符号の説明】
【００７７】
１  アナログ電子時計
２，２Ａ  マイクロコンピュータ  （集積回路）
３，３Ａ  周辺回路
３１  タイマ
３２  割込部
４  ＣＰＵ
４１  分周回路
４２  計時回路
４３  発振回路
４４  ＲＯＭ
４５  ＲＡＭ
５  駆動回路
５０  モータ端子
５１  ステッピングモータ
５２  輪列機構
５３  指針
６１  振動子
６２  電源部
７，７Ａ  モータ制御回路
７１  イネーブルレジスタ
７２，７２Ａ  優先処理部
７３  パルスパラメータ部
７４  タイマレジスタ
７５  ＰＷＭ処理部
【図１】
0006455247.tif 000002
【図２】
0006455247.tif 000003
【図３】
0006455247.tif 000004
【図４】
0006455247.tif 000005
【図５】
0006455247.tif 000006
【図６】
0006455247.tif 000007
【図７】
0006455247.tif 000008
【図８】
0006455247.tif 000009
【図９】
0006455247.tif 000010
【図１０】
0006455247.tif 000011
【図１１】
0006455247.tif 000012
【図１２】
0006455247.tif 000013