(57)【特許請求の範囲】
【請求項１】
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上で画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を備え、
前記トランジスタ構造は１つまたは複数のフィン構造を含み、
前記電極端子の前記第１の部分は前記リセス内の前記１つまたは複数のフィン構造の表面を覆う、装置。
【請求項２】
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上で画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を備え、
前記第１の金属は前記トランジスタ構造の表面上にコンフォーマルに配設され、
前記第１の部分は前記第１の金属上に配設される第３の金属を含み、
前記第３の金属は前記第１の部分と前記第２の部分との間の前記界面において前記第２の金属と直接接触している、装置。
【請求項３】
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上で画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を備え、
前記第２の方向で前記リセスにわたる限界寸法は１５ナノメートル（ｎｍ）よりも小さく、又は、１５ナノメートル（ｎｍ）に等しく、
前記リセスの前記高さの前記限界寸法に対するアスペクト比は２：１よりも大きい、又は、２：１に等しい、装置。
【請求項４】
前記トランジスタ構造は、
前記半導体材料を含むゲートと、
前記ゲート上に形成されるゲート誘電体であって、前記第１の金属は前記ゲート誘電体と直接接触している、ゲート誘電体と、を備える、請求項１〜３のうちいずれか一項に記載の装置。
【請求項５】
前記第１の金属は仕事関数金属であり、前記第２の金属は前記第１の金属と異なる化学成分を有する、請求項４に記載の装置。
【請求項６】
前記トランジスタ構造はソースまたはドレインを備える、請求項１〜５のうちいずれか一項に記載の装置。
【請求項７】
集積回路（ＩＣ）構造を製作する方法であって、
半導体材料を含むトランジスタ構造を形成することと、
前記トランジスタ構造上に誘電材料を堆積することと、
前記トランジスタ構造を露出させるために前記誘電材料においてリセスを形成することであって、前記リセスは第１の方向の高さを有する、形成することと、
前記トランジスタ構造と連結されている電極端子を前記リセスにおいて形成することであって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、形成することと、を含む、方法。
【請求項８】
前記トランジスタ構造を形成することは、ゲート、ソースまたはドレインを形成することを含む、請求項７に記載の方法。
【請求項９】
前記トランジスタ構造を形成することは、１つまたは複数のフィン構造を形成することを含む、請求項７に記載の方法。
【請求項１０】
前記誘電材料において前記リセスを形成することは、前記トランジスタ構造上に配設される犠牲材料を除去することを含む、請求項７〜９のうちいずれか一項に記載の方法。
【請求項１１】
前記電極端子を形成することは、
前記リセスにおいて前記トランジスタ構造上にかつ前記誘電材料の側壁上に前記第１の金属を堆積すること、
前記トランジスタ構造上に配設される前記第１の金属を覆うように、かつ、前記リセスの高さを部分的に充填するようにマスキング材料を堆積すること、
前記マスキング材料によって覆われていない前記第１の金属の複数の部分を除去すること、および、
前記マスキング材料を除去すること
によって前記第１の部分を形成することと、
前記第１の部分上に前記第２の金属を堆積することによって前記第２の部分を形成することと、を含む、請求項７〜９のうちいずれか一項に記載の方法。
【請求項１２】
前記第１の部分を形成することは、
前記第１の金属上に第３の金属を選択的に堆積することと、
前記第３の金属の複数の部分を除去することとをさらに含み、前記第１の金属を堆積することは、前記トランジスタ構造上におよび前記側壁上に前記第１の金属をコンフォーマルに堆積することを含む、請求項１１に記載の方法。
【請求項１３】
研磨プロセスを使用して前記第２の部分の余材を除去することをさらに含む、請求項７〜９のうちいずれか一項に記載の方法。
【請求項１４】
回路基板と、
前記回路基板と連結されるダイと、を備え、
前記ダイは、
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上に画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を有し、
前記トランジスタ構造は１つまたは複数のフィン構造を含み、
前記電極端子の前記第１の部分は前記リセス内の前記１つまたは複数のフィン構造の表面を覆う、コンピューティングデバイス。
【請求項１５】
回路基板と、
前記回路基板と連結されるダイと、を備え、
前記ダイは、
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上に画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を有し、
前記第１の金属は前記トランジスタ構造の表面上にコンフォーマルに配設され、
前記第１の部分は前記第１の金属上に配設される第３の金属を含み、
前記第３の金属は前記第１の部分と前記第２の部分との間の前記界面において前記第２の金属と直接接触している、コンピューティングデバイス。
【請求項１６】
回路基板と、
前記回路基板と連結されるダイと、を備え、
前記ダイは、
半導体材料を含むトランジスタ構造と、
前記トランジスタ構造上に画定されるリセスを有する誘電材料であって、前記リセスは第１の方向の高さを有する、誘電材料と、
前記リセスにおいて配設され、かつ前記トランジスタ構造と連結される電極端子であって、前記電極端子の第１の部分は前記トランジスタ構造と直接接触する第１の金属を含み、前記電極端子の第２の部分は前記第１の部分上に配設される第２の金属を含み、前記第１の部分と前記第２の部分との間の界面は、平面であり、かつ、前記第１の方向に略鉛直である第２の方向において前記リセスにわたって延在する、電極端子と、を有し、
前記第２の方向で前記リセスにわたる限界寸法は１５ナノメートル（ｎｍ）よりも小さく、又は、１５ナノメートル（ｎｍ）に等しく、
前記リセスの前記高さの前記限界寸法に対するアスペクト比は２：１よりも大きい、又は、２：１に等しい、コンピューティングデバイス。
【請求項１７】
前記ダイはプロセッサであり、
前記コンピューティングデバイスは、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、アクセロメータ、ジャイロスコープ、スピーカ、およびカメラのうちの１つまたは複数を含むモバイルコンピューティングデバイスである、請求項１４〜１６のうちいずれか一項に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、一般的に、集積回路の分野に関し、より具体的には、複数の金属層および関連する構成を有する高アスペクト比の細長い構造を充填するための技法に関する。
【背景技術】
【０００２】
トランジスタ構造の寸法は、最先端技術においてより小さいサイズへと縮小し続けている。例えば、トランジスタ構造に電気エネルギーを送出する金属接点の限界寸法は、細長い構造において金属を堆積するための従来の技法が、技術的な理由または費用上の理由のために実現可能ではない場合があるような程度まで縮小している場合がある。
【図面の簡単な説明】
【０００３】
実施形態は、添付の図面と併せて、以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするために、同様の参照符号は同様の構造要素を示す。実施形態は、例として示され、添付の図面の図において限定されるものではない。
【０００４】
【図１】いくつかの実施形態による、ウエハ形態および個片化形態におけるダイの例の概略上面図である。
【図２】いくつかの実施形態による、集積回路（ＩＣ）アセンブリの概略的な縦断側面図である。
【図３】いくつかの実施形態による、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ａ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｂ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｃ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｄ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｅ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｆ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図４Ｇ】いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点および第２の視点からのトランジスタ電極アセンブリの概略的な縦断側面図である。
【図５】いくつかの実施形態による、トランジスタ電極アセンブリを製作する方法のための概略的なフロー図である。
【図６】いくつかの実施形態による、本明細書に記載されるようなトランジスタ電極アセンブリを含むことができるシステム例を概略的に示す図である。
【発明を実施するための形態】
【０００５】
本開示の実施形態では、複数の金属層および関連する構成を有する高アスペクト比の細長い構造を充填するための技法について説明する。以下の詳細な説明では、本明細書の一部を形成する添付の図面を参照する。該図面では、同様の数表示は全体を通して同様の一部を示し、本開示の主題が実践できる実施形態が実例として示される。他の実施形態が利用可能であり、本開示の範囲から逸脱することなく構造的な変更または論理的な変更を行うことができることは理解されたい。従って、以下の詳細な説明は、限定的意味で解釈されるべきでなく、実施形態の範囲は、添付の特許請求の範囲およびそれらの等価物によって定められる。
【０００６】
本開示を目的として、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示を目的として、「Ａ、Ｂ、および／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または、（Ａ、ＢおよびＣ）を意味する。
【０００７】
明細書には、上部／下部、側部、および上に／下になどのような視点基準の記載が使用される場合がある。そのような記載は、単に論述を容易にするために使用されるものであり、本明細書に記載される実施形態の適用を任意の特定の方位に制限することを意図しない。
【０００８】
明細書には、「ある実施形態では」または「実施形態では」という文言が使用される場合がある。それら文言はそれぞれ、１つまたは複数の同じもしくは異なる実施形態に言及する場合がある。さらに、本開示の実施形態に関して使用されるような「備える」、「含む」、および「有する」などの用語は同義である。
【０００９】
「〜と連結される」と共にそれらの派生語が本明細書において使用される場合がある。「連結される」は以下の１つまたは複数を意味する場合がある。「連結される」は、２つまたはそれ以上の要素が物理的にまたは電気的に直接接触していることを意味する場合がある。しかしながら、「連結される」は、２つまたはそれ以上の要素が互いに直接接触しないが、それでもなお互いに協働するまたは相互作用することも意味する場合があり、かつ、１つまたは複数の要素が互い連結されていると考えられる要素間に連結されるまたは接続されることを意味する場合がある。「直接的に連結される」という用語は、２つまたはそれ以上の要素が直接的に接触していることを意味する場合がある。
【００１０】
さまざまな実施形態では、「第１の特徴が第２の特徴上に形成される、堆積させられる、あるいは配設される」という文言は、第１の特徴が第２の特徴上に形成される、堆積させられる、または配設されることを意味する場合があり、第１の特徴の少なくとも一部は、第２の特徴の少なくとも一部と、直接接触している（例えば、物理的におよび／または電気的に直接接触している）、または、直接接触していない（例えば、第１の特徴と第２の特徴との間に１つまたは複数の他の特徴を有する）場合がある。
【００１１】
本明細書で使用されるように、「モジュール」という用語は、１つまたは複数のソフトウェアもしくはファームウェアプログラムを実行する特定用途向け集積回路（ＡＳＩＣ）、電子回路、プロセッサ（共有、専用、またはグループ）および／もしくはメモリ（共有、専用、またはグループ）、組み合わせ論理回路、ならびに／または、記載される機能性をもたらす他の適した構成要素に言及する、これらの一部である、またはこれらを含むことができる。
【００１２】
図１は、いくつかの実施形態による、ウエハ形態１０および個片化形態１００におけるダイ１０２の例の概略上面図を示す。いくつかの実施形態では、ダイ１０２は、例えば、シリコンまたは他の適した材料などの半導体材料から構成されるウエハ１１の複数のダイ（例えば、ダイ１０２、１０３ａ、１０３ｂ）のうちの１つであってよい。複数のダイは、ウエハ１１の表面上に形成可能である。ダイのそれぞれは、本明細書に記載されるような、１つまたは複数のトランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ〜ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ〜ｂ）を含む半導体製品の繰り返し単位であってよい。例えば、ダイ１０２は、１つまたは複数のトランジスタデバイスもしくはソース／ドレイン領域の可動電荷担体にチャネル経路を与える１つまたは複数のチャネルボディ（例えば、フィン構造、ナノワイヤ、平面物体など）などのトランジスタ構造１０４を有する回路を含むことができる。例えば、トランジスタ電極アセンブリ（例えば端子接点）などの電気相互接続構造は、１つまたは複数のトランジスタ構造１０４上に形成されかつ１つまたは複数のトランジスタ構造１０４と連結されて、トランジスタ構造１０４へ、またはトランジスタ構造１０４からの電気エネルギーを特定の経路で送ることができる。例えば、端子接点は、チャネルボディと電気的に連結されて、トランジスタデバイスの動作のために、可動電荷担体をもたらすように、閾値電圧および／またはソース／ドレイン電流の送出をゲート電極にもたらすことができる。簡略化のために図１のダイ１０２のかなりの部分を横断するトランジスタ構造１０４が列を成して図示されるが、トランジスタ構造１０４は、他の実施形態において、例えば、図示されるよりもはるかに小さい寸法の垂直方向の特徴および水平方向の特徴を含む、ダイ１０２上の多種多様の他の適した配置構成のいずれかにおいて構成可能であることは理解されたい。
【００１３】
ダイにおいて具現化される半導体製品の製作プロセス終了後、ウエハ１１では、ダイ（例えばダイ１０２）のそれぞれが互いから分離されて半導体製品の個別の「チップ」をもたらす個片化プロセスが行われてよい。ウエハ１１はさまざまなサイズの任意のものであってよい。いくつかの実施形態では、ウエハ１１は、約２５．４ｍｍから約４５０ｍｍまでの範囲の直径を有する。ウエハ１１は、他の実施形態において他のサイズおよび／または他の形状を含むことができる。さまざまな実施形態によると、トランジスタ構造１０４は、ウエハ形態１０または個片化形態１００で半導体基板上に配設されてよい。本明細書に記載されるトランジスタ構造１０４は、論理回路もしくはメモリ、またはそれらの組み合わせでダイ１０２に組み入れられてよい。いくつかの実施形態では、トランジスタ構造１０４はシステムオンチップ（ＳｏＣ）アセンブリの一部であってよい。
【００１４】
図２は、いくつかの実施形態による、集積回路（ＩＣ）アセンブリ２００の概略的な縦断側面図を示す。いくつかの実施形態では、ＩＣアセンブリ２００は、パッケージ基板１２１と電気的におよび／または物理的に連結される１つまたは複数のダイ（以降「ダイ１０２」）を含むことができる。いくつかの実施形態では、パッケージ基板１２１は、見られるように、回路基板１２２に電気的に連結されてよい。いくつかの実施形態では、集積回路（ＩＣ）アセンブリ２００は、さまざまな実施形態によると、ダイ１０２、パッケージ基板１２１、および／または回路基板１２２のうちの１つまたは複数を含むことができる。トランジスタ電極アセンブリについて本明細書に記載される実施形態は、さまざまな実施形態による任意の適したＩＣデバイスで実装されてよい。
【００１５】
ダイ１０２は、形成するＣＭＯＳデバイスに関連して使用される、薄膜堆積、リソグラフィ、およびエッチングなどの半導体製作技法を使用して、半導体材料（例えばシリコン）から作られる個別の製品を表すことができる。いくつかの実施形態では、ダイ１０２は、プロセッサ、メモリ、ＳｏＣ、またはＡＳＩＣを含むかそれらの一部であってよい。いくつかの実施形態では、例えば、成形コンパウンドまたはアンダーフィル材料（図示せず）などの電気絶縁材料は、ダイ１０２および／またはダイレベルの相互接続構造１０６の少なくとも一部分をカプセル化することができる。
【００１６】
ダイ１０２は、図示されるように、例えば、フリップチップ構成でのパッケージ基板１２１との直接連結を含む、多種多様の適した構成によるパッケージ基板１２１に取り付けできる。フリップチップ構成では、回路構成を含むダイ１０２の能動側Ｓ１は、ダイ１０２をパッケージ基板１２１と電気的に連結することもできる、隆起部、柱状物、または他の適した構造などのダイレベルの相互接続構造１０６を使用して、パッケージ基板１２１の表面に取り付けられる。ダイ１０２の能動側Ｓ１は、例えばトランジスタデバイスなどの能動デバイスを含むことができる。非能動側Ｓ２は、見られるように、能動側Ｓ１の反対側に配設可能である。
【００１７】
ダイ１０２は一般的に、半導体基板１０２ａ、１つまたは複数のデバイス層（以降「デバイス層１０２ｂ」）、および、１つまたは複数の相互接続層（以降「相互接続層１０２ｃ」）を含むことができる。半導体基板１０２ａは、いくつかの実施形態では、例えばシリコンなどのバルク半導体材料から実質的に構成されてよい。デバイス層１０２ｂは、トランジスタデバイスなどの能動デバイスが半導体基板上に形成される領域を表すことができる。デバイス層１０２ｂは、例えば、トランジスタデバイスのチャネルボディおよび／またはソース／ドレイン領域などのトランジスタ構造を含むことができる。相互接続層１０２ｃは、デバイス層１０２ｂにおいて能動デバイスへ、または能動デバイスから電気信号を特定の経路で送るように構成される相互接続構造（例えば電極端子）を含むことができる。例えば、相互接続層１０２ｃは、電気的な経路設定および／または接点をもたらすために、水平線（例えばトレンチ）および／もしくは垂直プラグ（例えばバイア）、または、他の適した特徴を含むことができる。
【００１８】
いくつかの実施形態では、ダイレベルの相互接続構造１０６は、相互接続層１０２ｃと電気的に連結可能であり、かつ、ダイ１０２と他の電気デバイスとの間で電気信号を特定の経路で送るように構成可能である。電気信号は、例えば、ダイ１０２の動作に関連して使用される入出力（Ｉ／Ｏ）信号および／または電力／地上信号を含むことができる。
【００１９】
いくつかの実施形態では、パッケージ基板１２１は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板などのコア層および／またはビルドアップ層を有するエポキシベースの積層基板である。パッケージ基板１２１は、他の実施形態において、例えば、ガラス、セラミック、または半導体材料から形成される基板を含む他の適したタイプの基板を含むことができる。
【００２０】
パッケージ基板１２１は、ダイ１０２へ、またはダイ１０２からの電気信号を特定の経路で送るように構成される電気経路設定機構を含むことができる。電気経路設定機構は、パッケージ基板１２１を通して電気信号を特定の経路で送るために、例えば、トレンチ、バイア、または他の相互接続構造などのパッケージ基板１２１および／または（図示されない）内部経路設定機構の１つまたは複数の表面上に配設される、例えばパッドまたはトレース（図示せず）を含むことができる。例えば、いくつかの実施形態では、パッケージ基板１２１は、ダイ１０２のそれぞれのダイレベルの相互接続構造１０６を受けるように構成される（図示されない）パッドなどの電気経路設定機構を含んでよい。
【００２１】
回路基板１２２は、エポキシ積層板などの電気絶縁材料から構成されるプリント回路基板（ＰＣＢ）であってよい。例えば、回路基板１２２は、例えば、ポリテトラフルオロエチレンなどの材料、難燃剤４（ＦＲ−４）、ＦＲ−１などのフェノールコットン紙材料、ＣＥＭ−１またはＣＥＭ−３などのコットン紙およびエポキシ材料、または、エポキシ樹脂プリプレグ材料を使用して合わせて積層されるガラス織物材料から構成される電気絶縁層を含むことができる。トレース、トレンチ、またはバイアなどの（図示されない）相互接続構造は、回路基板１２２を通してダイ１０２の電気信号を特定の経路で送るために電気絶縁層を通して形成可能である。回路基板１２２は、他の実施形態において他の適した材料から構成されてよい。いくつかの実施形態では、回路基板１２２は、マザーボード（例えば、図６のマザーボード６０２）である。
【００２２】
例えば半田ボール１１２などのパッケージレベル相互接続は、パッケージ基板１２１と回路基板１２２との間で電気信号をさらに特定の経路で送るように構成される対応する半田接合を形成するために、パッケージ基板１２１および／または回路基板１２２上の１つまたは複数のパッド（以降「パッド１１０」）に連結されてよい。パッド１１０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびそれらの組み合わせを含む金属などの任意の適した導電性材料から構成可能である。パッケージ基板１２１を回路基板１２２と物理的におよび／または電気的に連結するための他の適した技法は、他の実施形態において使用可能である。
【００２３】
ＩＣアセンブリ２００は、他の実施形態において、例えば、フリップチップおよび／もしくはワイヤボンディング構成、インターポーザー、システムインパッケージ（ＳｉＰ）を含むマルチチップパッケージ構成、ならびに／またはパッケージオンパッケージ（ＰｏＰ）構成を含む多種多様の他の適した構成を含むことができる。ダイ１０２と、ＩＣアセンブリ２００の他の構成要素との間で電気信号を特定の経路で送るための他の適した技法は、いくつかの実施形態において使用可能である。
【００２４】
図３は、いくつかの実施形態による、第１の視点からのトランジスタ電極アセンブリ３００ａおよび第２の視点からのトランジスタ電極アセンブリ３００ｂの概略的な縦断側面図を示す。例えば、トランジスタ電極アセンブリ３００ａは、１つまたは複数のフィン構造（例えばトランジスタ構造１３０）の長手方向Ｌに沿ったおよび平行な断面描画であってよく、トランジスタ電極アセンブリ３００ｂは、方向Ｗにおいて、１つまたは複数のフィン構造（例えばトランジスタ構造１３０）の長手方向を横切りかつこれに鉛直な断面描画であってよい。
【００２５】
さまざまな実施形態によると、トランジスタ電極アセンブリ３００ａ、３００ｂは、トランジスタ構造１３０、トランジスタ構造１３０上に配設され、かつ、トランジスタ構造１３０上に画定されるリセス１３４を有する誘電材料１３２、および、リセス１３４において配設され、かつトランジスタ構造１３０と連結される電極端子１４２を含む。電極端子１４２は、見られるように、トランジスタ構造１３０と直接接触する第１の部分１３８、および、第１の部分１３８上に配設される第２の部分１４０を含むことができる。
【００２６】
第１の部分１３８は、例えば、トランジスタ構造１３０上で堆積する１つまたは複数の金属を含むことができる。例えば、第１の部分１３８は、トランジスタ構造１３０と直接接触している界面金属を含んでよい。トランジスタ構造１３０がトランジスタのゲートである実施形態では、界面金属は、トランジスタのチャネルで閾値電圧（ＶＴＨ）を設定するように構成される厚さを有する仕事関数金属（ＷＦＭ）であってよい。トランジスタ構造１３０がトランジスタのソース領域またはドレイン領域である実施形態では、界面金属は接点用金属であってよい。他の実施形態では、第１の部分１３８および第２の部分１４０は、他の機能を果たすように構成可能である。例えば、いくつかの実施形態では、第１の部分１３８は導体金属であってよく、第２の部分１４０は仕事関数金属であってよい。
【００２７】
図示された実施形態では、トランジスタ構造１３０は、見られるように、トランジスタ構造１３０上に、および、場合によって、リセス１３４における誘電材料１３２の側壁上に配設されるゲート誘電体１３６（より暗くした線）を有するゲートである。図示された実施形態は、電極端子１４２がゲート上に形成される場合を示すが、同様の原理または構成は、他の実施形態におけるトランジスタのソース／ドレイン領域上に電極端子１４２を形成するために使用されてよい。例えば、ソース／ドレイン接点は、図４Ａ〜図４Ｇにおける電極端子１４２の形成に関連して記載される同様の原理を使用して、ゲートの電極端子１４２の反対側に形成されてよい。
【００２８】
トランジスタ構造１３０（例えばゲートまたはソース／ドレイン）は、例えばシリコンなどの半導体材料を含む任意の適した材料から構成されてよい。図示された実施形態では、トランジスタ構造１３０は１つまたは複数のフィン構造を含む。１つまたは複数のフィン構造は、一般的に、長手方向Ｌに延在することができ、デュアルゲート、トライゲート、またはフィンベースのトランジスタなどの１つまたは複数のフィンＦＥＴ（電界効果トランジスタ）デバイスの製作における半導体基板１３０ａの半導体材料から形成されてよい。
【００２９】
金属（複数可）は、見られるように、第２の部分１４０の材料と直接接触している上面において実質的に平坦な界面をもたらすように第１の部分１３８を形成するために堆積することができる。すなわち、第１の部分１３８と第２の部分１４０との間の平坦な界面は、矢印で示される方向Ｌおよび／またはＷにリセス１３４全体を横切って延在することができる。見られるように、リセス１３４は高さＨを有することができ、第１の部分１３８はリセス１３４の高さＨのある部分のみを充填することができる。いくつかの実施形態では、第１の部分１３８は、見られるように、リセス１３４内にフィン構造を含むトランジスタ構造１３０の表面を覆う。第１の部分１３８を形成するために１つまたは複数の金属を堆積するための技法は、図４Ａ〜図４Ｇに関連してさらに説明される。
【００３０】
アスペクト比は、例えば、リセス１３４または電極端子１４２の限界寸法（ＣＤ）などの高さＨに鉛直であるリセス１３４または電極端子の別の寸法に対する、リセス１３４または電極端子１４２の高さＨの比率によって定められてよい。よって、より細長いＣＤはより高いアスペクト比をもたらす場合がある。より細長いリセス１３４または電極端子１４２のＣＤは、いくつかの実施形態において１５ナノメートル（ｎｍ）またはそれ以下であってよい。リセス１３４または電極端子１４２のＣＤが縮小し続けるにつれて、第１の部分１３８および第２の部分１４０を形成するためにリセス１３４に金属を充填することは、困難になっていく場合がある。いくつかの実施形態では、アスペクト比は、１以上であってよい（１：１）。一実施形態では、リセスの高さの限界寸法に対するアスペクト比は、２：１以上である。本明細書の技法は、とりわけ、細長いＣＤ構造を充填するのに非常に都合よくできている場合があるが、該技法は、さまざまな実施形態によるより幅広いＣＤ構造（例えば１５ｎｍを上回るＣＤ）を充填するために使用されてよい。
【００３１】
１つまたは複数の金属は、第２の部分１４０を形成するためのリセス１３４における第１の部分１３８上に堆積することができる。第２の部分１４０は例えば、低抵抗率の充填金属を含むことができる。第２の部分１４０を形成するために堆積する金属の少なくとも１つは、第１の部分１３８を形成するために堆積する金属と異なる化学成分を有してよい。
【００３２】
電極端子１４２を形成するための材料は、例えば、１つまたは複数の金属を含む多種多様の適した導電性材料を含むことができる。いくつかの実施形態では、電極端子１４２は、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、ジリコニウム（Ｚｒ）、もしくはアルミニウム（Ａｌ）、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、電極端子１４２は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、もしくは窒化タンタル（ＴａＮ）、またはそれらの組み合わせなどの金属窒化物を含むことができる。いくつかの実施形態では、電極端子１４２は、例えば、ケイ化チタン（ＴｉＳｉ）、ケイ化タングステン（ＷＳｉ）、ケイ化タンタル（ＴａＳｉ）、ケイ化コバルト（ＣｏＳｉ）、ケイ化プラチナ（ＰｔＳｉ）、ケイ化ニッケル（ＮｉＳｉ）、またはそれらの組み合わせなどの金属ケイ化物を含むことができる。いくつかの実施形態では、電極端子１４２は、例えば、チタンシリコン窒化物（ＴｉＳｉＮ）、もしくはタンタルシリコン窒化物（ＴａＳｉＮ）、またはそれらの組み合わせなどの金属シリコン窒化物を含むことができる。いくつかの実施形態では、電極端子１４２は、例えば、炭化チタン（ＴｉＣ）、炭化ジルコニウム（ＺｒＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）、もしくは炭化アルミニウム（ＡｌＣ）、またはそれらの組み合わせなどの金属炭化物を含むことができる。いくつかの実施形態では、電極端子１４２は、例えば、タンタル炭素窒化物（ＴａＣＮ）、チタン炭素窒化物（ＴｉＣＮ）、またはそれらの組み合わせなどの金属炭素窒化物を含むことができる。いくつかの実施形態では、電極端子１４２は、導電性金属酸化物（例えば、酸化ルテニウム）を含むことができる。材料は、トランジスタがＰ型トランジスタまたはＮ型トランジスタにされるべきかどうかによって、Ｐ型仕事関数材料またはＮ型仕事関数材料をさらに含むことができる。いくつかの実施形態では、異なる材料のいくつかの層は、電極端子１４２を形成するために使用可能である。電極端子１４２は、他の実施形態において他の適した材料を含むことができる。いくつかの実施形態では、電極端子１４２（例えば、第２の部分１４０）は、自己整合接触構造の形成を容易にするために、誘電材料を含むことができる。
【００３３】
電極端子１４２がゲート端子である実施形態では、電極端子１４２は、ソース／ドレインの電極端子１４２に対してより矩形の輪郭を有することができる。すなわち、いくつかの実施形態では、ゲートの電極端子１４２は、ソース／ドレインの電極端子１４２に対してよりテーパ状である輪郭を有することができる。ゲートの電極端子１４２の輪郭は、電極端子１４２を形成するために使用可能であるパターニングプロセスの結果としてより矩形となる場合がある。例えば、置換金属ゲート（ＲＭＧ）プロセスは、後に除去されかつ別のゲート材料と置き換えられる犠牲材料を使用してダミーゲートが最初に形成されるように、リセスを形成するために使用されてよい。
【００３４】
電極端子１４２がゲート端子である実施形態では、一対のスペーサ（図示せず）は電極端子１４２をブラケットで支えることができる。スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、炭素をドープした窒化ケイ素、および酸窒化ケイ素から形成されてよい。スペーサを形成するプロセスは、当技術分野では周知であり、一般的に、堆積およびエッチングプロセス工程を含む。
【００３５】
電極端子１４２がトランジスタのソース／ドレイン用の接触端子である実施形態では、電極端子１４２は、上部ではより広い寸法を、下部ではより細長い寸法を有するテーパ状輪郭形状を有することができる。電極端子１４２の上部におけるより広い寸法は、関連のトランジスタの寄生外部抵抗（Ｒｅｘｔ）を低減することができ、下部における細長い寸法は、トランジスタのための空間をより多く設けることによって、トランジスタ領域においてより小さいサイズへのスケーリングを容易にすることができる。電極端子１４２の輪郭は、例えば、パターニングプロセスによって形成されるコンタクトトレンチにおいて傾斜側壁を設けるウエット／ドライエッチングパターニングプロセスによって達成できる。
【００３６】
ゲート誘電体１３６は、高誘電率材料を含むさまざまな適した誘電材料を含むことができる。いくつかの実施形態では、ゲート誘電体１３６は、例えば、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、窒化ケイ素（ＳｉｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌｘＯｙ）、酸化ハフニウムケイ素（ＨｆＳｉｘＯｙ）、酸化ジリコニウム（ＺｒＯ２）、酸化ジリコニウムシリコン（ＺｒＳｉｘＯｙ）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、タンタル酸化物（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化バリウムストロンチウムチタン（ＢａＳｒＴｉｘＯｙ）、酸化バリウムチタン（ＢａＴｉｘＯｙ）、酸化ストロンチウムチタン（ＳｒＴｉｘＯｙ）、酸化鉛スカンジウムタンタル（ＰｂＳｃｘＴａｙＯｚ）、もしくは亜鉛ニオブ酸鉛（ＰｂＺｎｘＮｂｙＯｚ）、またはそれらの組み合わせを含むことができ、この場合、ｘ、ｙ、およびｚはそれぞれの要素の適した量を表す。いくつかの実施形態では、焼きなましプロセスは、高誘電率材料が使用される時の量を改善するためにゲート誘電体１３６上で実行可能である。他の材料は、他の実施形態において、ゲート誘電体１３６に対して使用されてよい。
【００３７】
誘電材料１３２は、例えば、層間絶縁（ＩＬＤ）材料を含む多種多様の適した導電性材料のいずれかを含むことができる。誘電材料１３２は、低誘電率の誘電材料といった、集積回路構造における適用には既知の誘電材料を使用して形成されてよい。使用できる誘電材料の例は、酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、パーフルオロシクロブタンまたはポリテトラフルオロエチレンなどの有機ポリマー、フルオロケイ酸塩ガラス（ＦＳＧ）、および、シルセスキオキサン、シロキサン、または有機ケイ酸塩ガラスなどの有機シリケートを含むが、これらに限定されない。誘電材料１３２は、誘電率をさらに低減するために孔または他の間隙を含むことができる。誘電材料１３２は他の実施形態において他の適した材料を含んでよい。
【００３８】
図４Ａ〜図４Ｇは、いくつかの実施形態による、製作のさまざまな段階の間の、第１の視点からのトランジスタ電極アセンブリ４００ａおよび第２の視点からのトランジスタ電極アセンブリ４００ｂの概略的な縦断側面図を示す。トランジスタ電極アセンブリ４００ａ、４００ｂは、さまざまな実施形態による、図３のトランジスタ電極アセンブリ３００ａ、３００ｂに関連して記載される実施形態に適合することができ、その逆の場合も同様である。
【００３９】
図４Ａを参照すると、トランジスタ構造１３０の形成、トランジスタ構造１３０上での誘電材料１３２の堆積、および、トランジスタ構造１３０を露出させるために誘電材料におけるリセス１３４の形成の後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。いくつかの実施形態によると、リセス１３４は、トランジスタ構造１３０上に犠牲ダミーゲート電極を形成後、置換金属ゲート（ＲＭＧ）プロセスの一部としてダミーゲート電極の犠牲材料を除去することによって、形成されてよい。犠牲材料は、いくつかの実施形態においてエッチングプロセスによって除去されてよい。ＲＭＧプロセスは、例えば、トランジスタ構造１３０がチャネルボディのゲート領域である場合に使用可能である。このような場合、ゲート誘電体（例えば、図３のゲート誘電体１３６）は、リセス１３４の形成後のトランジスタ構造１３０の表面、およびリセス１３４における側壁上に堆積させてよい。他の実施形態によると、リセス１３４は、リソグラフィおよび／またはエッチングプロセスなどのパターニングプロセスによって誘電材料１３２の複数の部分を除去することによって形成可能である。このような技法は、例えば、トランジスタ構造１３０がトランジスタのソース領域またはドレイン領域である場合に使用可能である。
【００４０】
図４Ｂを参照すると、トランジスタ構造１３０上の電極端子（例えば、図３の電極端子１４２）の第１の部分（例えば、図３の第１の部分１３８）の第１の金属１３８ａを堆積させた後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。ゲート誘電体がトランジスタ構造１３０の一部として形成される場合、第１の金属１３８ａはゲート誘電体上に堆積することができる。第１の金属１３８ａは、いくつかの実施形態では、仕事関数金属を含むことができる界面金属であってよい。さまざまな実施形態によると、見られるように、第１の金属１３８ａは、例えば、化学堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、または物理気相成長（ＰＶＤ）などのコンフォーマル堆積プロセスを使用して堆積され、トランジスタ電極アセンブリ４００ａ、４００ｂの露出面上に実質的に均一の厚さの第１の金属１３８ａを堆積する。均一のコンフォーマル堆積は、リセス１３４の開口部の上部におけるピンチオフの可能性を低減する、またはそのピンチオフを防止することができる。ピンチオフは間隙または他の欠陥をもたらす場合がある。
【００４１】
図４Ｃを参照すると、見られるように、リセス１３４の一部分のみを充填するためにマスキング材料１４４を堆積させた後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。リセス１３４内のマスキング材料１４４の高さは、リセス１３４内の第１の部分の高さにほぼ一致することができる。いくつかの実施形態では、マスキング材料１４４は、例えば、スピンオンガラス（ＳＯＧ）などのスピンオンプロセスを含む任意の適したプロセスを使用して堆積することができる。マスキング材料１４４は、例えば、炭素ハードマスク（ＣＨＭ）などのフォトレジストまたはハードマスク材料を含むことができる。マスキング材料１４４は、他の実施形態では、他の適した材料を含むことができ、他の適した技法を使用して堆積することができる。いくつかの実施形態では、マスキング材料１４４は、堆積の後にエッチングされて、リセス１３４内に所望のレベルのマスキング材料１４４をもたらす。
【００４２】
図４Ｄを参照すると、マスキング材料１４４によって覆われないまたは保護されない第１の金属１３８ａの複数の部分を除去した後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。例えば、リセス１３４の外部の誘電材料１３２上の第１の金属１３８ａの複数の部分は除去され、リセス１３４内でマスキング材料１４４によって覆われない第１の金属１３８ａの複数の部分は除去される。いくつかの実施形態では、第１の金属１３８ａの複数の部分は、等方性ウェットエッチングプロセスによって除去される。他の実施形態において、第１の金属１３８ａの複数の部分を選択的に除去するために他の適した技法が使用可能である。
【００４３】
図４Ｅを参照すると、マスキング材料１４４を除去した後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。マスキング材料１４４は、例えばエッチングプロセスを含む任意の適した技法を使用して除去可能である。さまざまな実施形態によると、図４Ｂ〜図４Ｅに関連して記載される操作は、１つまたは複数の追加の金属薄膜をコンフォーマルに堆積するために１回または複数回繰り返されてよい。一般的に、例えば、連続したＡＬＤ金属堆積および金属膜リセス工程は、第１の部分１３８を有するリセス１３４の下部を充填するために行われてよい。
【００４４】
図４Ｆを参照すると、第１の金属１３８ａなどの下地金属上に電極端子（例えば、図３の電極端子１４２）の第１の部分（例えば、図３の第１の部分１３８）の第２の金属１３８ｂを堆積させた後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。さまざまな実施形態によると、第２の金属１３８ｂは選択的な堆積プロセスによって堆積されることができる。例えば、いくつかの実施形態では、第２の金属１３８ｂは、電気めっき、無電解または選択的ＣＶＤプロセスによって堆積されることができる。１つまたは複数の他の金属は、いくつかの実施形態において、選択的堆積によって第２の金属１３８ｂ上にさらに堆積されることができる。選択的堆積プロセスが使用される場合、第２の金属１３８ｂの複数の部分を除去するために追加のマスキングプロセスおよび／またはエッチングプロセスを必要とすることなく、第２の金属１３８ｂによってリセスを第１の金属１３８ａの最高レベルまで充填することができる。
【００４５】
図４Ｇを参照すると、第１の金属１３８ａがリセス１３４で終端する領域より上の第２の金属１３８ｂの複数の部分を除去した後のトランジスタ電極アセンブリ４００ａ、４００ｂが図示される。いくつかの実施形態では、マスキングおよび／または等方性ウェットエッチングプロセスは、第２の金属１３８ｂの複数の部分を除去するために使用されてよい。第２の金属１３８ｂの複数の部分を除去するための他の適した技法は他の実施形態において使用されてよい。第２の金属１３８ｂの複数の部分の除去は、見られるように、リセス１３４にわたって第１の金属１３８ａおよび第２の金属１３８ｂの実質的に平坦な上面をもたらすことができる。いくつかの実施形態では、第１の金属１３８ａは、トランジスタ構造１３０の表面上にコンフォーマルに配設されてよい。第２の金属１３８ｂは、第１の部分（例えば、図３の第１の部分１３８）と第２の部分（例えば、図３の第２の部分１４０）との間の界面において第２の部分を形成するために堆積される金属と直接接触しているように構成可能である。さまざまな実施形態によると、電極端子の第１の部分（例えば、図３の第１の部分１３８）は、第１の金属１３８ａおよび第２の金属１３８ｂを含むことができる。接着促進剤および／または抗酸化材料は、後の材料の接着性を高めるために、または酸化から保護するために、第１の金属１３８ａおよび／または第２の金属１３８ｂに施されてよい。
【００４６】
いくつかの実施形態では、リセス１３４の上部分は、電極端子（例えば、図３の電極端子１４２）の第２の部分（例えば、図３の第２の部分１４０）を形成するために、例えば、低抵抗率金属などの１つまたは複数の金属で充填されてよい。いくつかの実施形態では、材料は、第２の部分を形成するために、ＣＶＤ、ＡＬＤ、ＰＶＤ、無電解、電気めっき、または、これらの堆積技法の適した組み合わせを使用して、堆積されることができる。材料の堆積の後に、リセス１３４の外部のいずれの異物も除去するために、化学的機械的研磨（ＣＭＰ）などの平坦化または研磨プロセスが行われてよい。
【００４７】
本明細書における技法がトランジスタ構造に関して記載されているが、同様の堆積の原理が、図示される以外の構成での細長いリセスにおいて金属を堆積するために使用可能である。例えば、図２の相互接続層１０２ｃの相互接続構造（例えば、トレンチまたはバイア）は、本明細書に記載される堆積技法を使用して形成されてよい。例えば、いくつかの実施形態では、第１の部分（例えば、図３の第１の部分１３８）は低抵抗率金属から構成可能であり、第２の部分（例えば、図３の第２の部分１４０）は誘電材料から構成可能である。
【００４８】
図５は、いくつかの実施形態による、トランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ、３００ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ、４００ｂ）を製作する方法５００のためのフロー図を概略的に示す。方法５００は、図１〜図４Ｇに関連して記載される実施形態に適合することができ、その逆も同様である。
【００４９】
５０２では、方法５００は、半導体基板（例えば、図３、図４Ａ〜図４Ｇの半導体基板１３０ａ）を設けることを含むことができる。例えば、半導体基板は、ウエハ形態でシリコンベースのダイを含むことができる。
【００５０】
５０４では、方法５００は、半導体基板上にトランジスタ構造（例えば、図３、図４Ａ〜図４Ｇのトランジスタ構造１３０）を形成することを含むことができる。トランジスタ構造は、いくつかの実施形態において、半導体材料から構成されてよい。いくつかの実施形態では、トランジスタ構造はトランジスタのゲート、ソース、またはドレインであってよい。いくつかの実施形態では、トランジスタ構造は１つまたは複数のフィン構造を含むことができる。トランジスタ構造は、電極端子によって電気エネルギーに連結される能動デバイスの任意の他の適した構造を含むことができる。
【００５１】
５０６では、方法５００は、トランジスタ構造上で誘電材料（例えば、図３、図４Ａ〜図４Ｇの誘電材料１３２）を堆積させることを含むことができる。誘電材料はＩＬＤ材料を含むことができる。
【００５２】
５０８では、方法５００は、トランジスタ構造を露出させるために誘電材料においてリセス（例えば、図３、図４Ａ〜図４Ｇのリセス１３４）を形成することを含むことができる。いくつかの実施形態では、リセスは、周知のプロセスに従ってトランジスタ構造上に形成可能である犠牲材料（例えばポリシリコン）を除去することによって形成可能である。例えば、犠牲材料はエッチングプロセスを使用して除去されてよい。他の実施形態では、誘電材料は、リセスを形成するためにパターニングプロセスを使用して除去されてよい。
【００５３】
５１０では、方法５００は、リセスにおけるトランジスタ構造上に電極端子（例えば、図３の電極端子１４２）を形成することを含むことができる。電極端子は、第１の部分（例えば、図３の第１の部分１３８）および第２の部分（例えば、図３の第２の部分１４０）を含むことができる。第１の部分と第２の部分との間の界面は、平坦であってよく、リセスにわたって延在することができる。
【００５４】
いくつかの実施形態では、電極端子の第１の部分は、図４Ａ〜図４Ｇに関連して記載される技法に従って形成されてよい。例えば、第１の金属（例えば、図４Ｂの第１の金属１３８ａ）は、リセスにおいて、トランジスタ構造上に、および、誘電材料の側壁上にコンフォーマルに堆積することができる。マスキング材料（例えば、図４Ｃのマスキング材料１４４）は、トランジスタ構造上に配設される第１の金属を覆うように、かつ、リセスの高さを部分的に充填するように堆積することができる。マスキング材料によって覆われていない第１の金属の複数の部分は、図４Ｄに関連して記載されるように除去されてよく、マスキング材料は、図４Ｅに関連して記載されるように除去されてよい。いくつかの実施形態では、第１の部分を形成することは、第１の金属上に別の金属（例えば、図４Ｆの第２の金属１３８ｂ）を選択的に堆積すること、および、第１の金属が図４Ｇに関連して記載されるように終端するリセスにおけるある箇所より上にある他の金属の複数の部分を除去することをさらに含むことができる。
【００５５】
電極端子の第２の部分は、第１の部分の実質的に平坦な表面上に別の金属または適した材料を堆積することによって形成可能である。第２の部分の余材は研磨プロセスを使用して除去されてよい。
【００５６】
５１２では、方法５００は、電極端子上に１つまたは複数の相互接続層（例えば、図２の相互接続層１０２ｃ）を形成することをさらに含むことができる。相互接続層は、電極端子へ、または電極端子からの電気エネルギーを特定の経路で送るように構成される導電性構造を含むことができる。
【００５７】
特許請求される主題を理解する際に最も役立つように、さまざまな動作が複数の個別の動作として順番に記載される。しかしながら、説明順序は、これらの動作が順序に依存することを必要としていることを暗示していると解釈されるべきではない。本開示の実施形態は、要望通りに構成するために任意の適したハードウェアおよび／またはソフトウェアを使用してシステムに実装されてよい。
【００５８】
図６は、いくつかの実施形態による、本明細書に記載されるようなトランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ、３００ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ、４００ｂ）を含むことができるシステム例（例えば、コンピューティングデバイス６００）を概略的に示す。コンピューティングデバイス６００の構成要素は、エンクロージャ（例えば筐体６０８）において収容されてよい。マザーボード６０２は、プロセッサ６０４および少なくとも１つの通信チップ６０６を含むがこれらに限定されない複数の構成要素を含むことができる。プロセッサ６０４は、マザーボード６０２に物理的にかつ電気的に連結されてよい。いくつかの実装形態では、少なくとも１つの通信チップ６０６はまた、マザーボード６０２に物理的にかつ電気的に連結されてよい。さらなる実装形態では、通信チップ６０６はプロセッサ６０４の一部であってよい。
【００５９】
その応用に応じて、コンピューティングデバイス６００は、マザーボード６０２に物理的かつ電気的に連結されてもよく、または連結されなくてもよい他の構成要素を含んでよい。これらの他の構成要素は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、クリプトプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、アクセロメータ、ジャイロスコープ、スピーカ、カメラ、および大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含むことができるがこれらに限定されない。
【００６０】
通信チップ６０６は、コンピューティングデバイス６００に対するデータの転送のためのワイヤレス通信を可能にすることができる。「ワイヤレス」という用語およびその派生語は、非個体の媒体を通して変調された電磁放射の使用によってデータを通信できる回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用されてよい。この用語は、関連するデバイスが、いくつかの実施形態においてはワイヤを含まない可能性があるものの、いかなるワイヤも含まないということを暗示しない。通信チップ６０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、任意の修正、更新、および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称する）、など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子学会（ＩＥＥＥ）規格を含むがこれに限定されない、いくつかのワイヤレス規格またはプロトコルのいずれかを実装してよい。ＩＥＥＥ８０２．１６と互換性があるブロードバンドワイヤレスアクセス（ＢＷＡ）ネットワークは、一般的に、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す頭文字）ネットワークと称され、これはＩＥＥＥ８０２．１６規格用の準拠および相互運用性テストを通過した製品用の認証マークである。通信チップ６０６は、汎ヨーロッパデジタル移動通信システム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、発展型ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作することができる。通信チップ６０６は、ＧＳＭ（登録商標）進化型高速データ伝送（ＥＤＧＥ）、ＧＳＭ（登録商標）のＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、または発展型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作することができる。通信チップ６０６は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタルエンハンストコードレステレコミュニケーション（ＤＥＣＴ）、エボリューションデータ最適化（ＥＶ−ＤＯ）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、および以降に指定された任意の他のワイヤレスプロトコルに従って動作することができる。通信チップ６０６は、他の実施形態において、他のワイヤレスプロトコルに従って動作可能である。
【００６１】
コンピューティングデバイス６００は、複数の通信チップ６０６を含むことができる。例えば、第１の通信チップ６０６は、Ｗｉ−Ｆｉおよびブルートゥース（登録商標）などの短距離のワイヤレス通信専用であってよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ、およびその他といった長距離のワイヤレス通信専用であってよい。
【００６２】
コンピューティングデバイス６００のプロセッサ６０４は、本明細書に開示されるようなトランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ、３００ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ、４００ｂ）を有するダイ（例えば、図１〜図２のダイ１０２）を含むことができる。例えば、図１〜図２のダイ１０２は、マザーボード６０２などの回路基板上に装着されるパッケージアセンブリにおいて装着可能である。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、電子データを、レジスタおよび／またはメモリに格納可能である他の電子データに変換する任意のデバイスまたはデバイスの複数の部分に言及する場合がある。
【００６３】
通信チップ６０６も、本明細書に開示されるようなトランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ、３００ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ、４００ｂ）を有するダイ（例えば、図１〜図２のダイ１０２）を含むことができる。さらなる実装形態において、コンピューティングデバイス６００内に収容される別の構成要素（例えば、メモリデバイスまたは他の集積回路デバイス）は、本明細書に開示されるようなトランジスタ電極アセンブリ（例えば、図３のトランジスタ電極アセンブリ３００ａ、３００ｂ、または図４Ａ〜図４Ｇのトランジスタ電極アセンブリ４００ａ、４００ｂ）を有するダイ（例えば、図１〜図２のダイ１０２）を含んでよい。
【００６４】
さまざまな実装形態において、コンピューティングデバイス６００は、モバイルコンピューティングデバイス、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、ポータブル音楽プレイヤ、またはデジタルビデオレコーダであってよい。さらなる実装形態において、コンピューティングデバイス６００は、データを処理する任意の他の電子デバイスであってよい。
【００６５】
実施例  さまざまな実施形態によると、本開示は装置（例えばトランジスタ電極アセンブリ）について記載している。装置の実施例１は、半導体材料を含むトランジスタ構造と、トランジスタ構造上で画定されるリセスを有する誘電材料であって、リセスは第１の方向の高さを有する、誘電材料と、リセスにおいて配設され、かつトランジスタ構造と連結される電極端子であって、電極端子の第１の部分はトランジスタ構造と直接接触する第１の金属を含み、電極端子の第２の部分は第１の部分上に配設される第２の金属を含み、第１の部分と第２の部分との間の界面は、平面であり、かつ、第１の方向に略鉛直である第２の方向においてリセスにわたって延在する電極端子と、を含むことができる。実施例２は実施例１の装置を含むことができ、トランジスタ構造は、半導体材料を含むゲートと、ゲート上に形成されるゲート誘電体であって、第１の金属はゲート誘電体と直接接触しているゲート誘電体とを備える。実施例３は実施例２の装置を含むことができ、第１の金属は仕事関数金属であり、第２の金属は第１の金属と異なる化学成分を有する。実施例４は実施例１の装置を含むことができ、トランジスタ構造はソースまたはドレインを備える。実施例５は実施例１〜４のいずれかの装置を含むことができ、トランジスタ構造は１つまたは複数のフィン構造を含む。実施例６は実施例５の装置を含むことができ、電極端子の第１の部分はリセス内の１つまたは複数のフィン構造の表面を覆う。実施例７は実施例１〜４のいずれかの装置を含むことができ、第１の金属はトランジスタ構造の表面上にコンフォーマルに配設され、第１の部分は第１の金属上に配設される第３の金属を含み、第３の金属は第１の部分と第２の部分との間の界面において第２の金属と直接接触している。実施例８は実施例１〜４のいずれかの装置を含むことができ、第２の方向でリセスにわたる限界寸法は１５ナノメートル（ｎｍ）以下であり、リセスの高さの限界寸法に対するアスペクト比は２：１以上である。
【００６６】
さまざまな実施形態によると、本開示は（例えば、ＩＣ構造を製作する）方法について記載している。方法の実施例９は、半導体材料を含むトランジスタ構造を形成することと、トランジスタ構造上に誘電材料を堆積することと、トランジスタ構造を露出させるために誘電材料においてリセスを形成することであって、リセスは第１の方向の高さを有する、形成することと、トランジスタ構造と連結されている電極端子をリセスにおいて形成することであって、電極端子の第１の部分はトランジスタ構造と直接接触する第１の金属を含み、電極端子の第２の部分は第１の部分上に配設される第２の金属を含み、第１の部分と第２の部分との間の界面は、平面であり、かつ、第１の方向に略鉛直である第２の方向においてリセスにわたって延在する、形成することとを含むことができる。実施例１０は実施例９の方法を含むことができ、トランジスタ構造を形成することは、ゲート、ソースまたはドレインを形成することを含む。実施例１１は実施例９の方法を含むことができ、トランジスタ構造を形成することは１つまたは複数のフィン構造を形成することを含む。実施例１２は実施例９〜１１のいずれかの方法を含むことができ、誘電材料においてリセスを形成することは、トランジスタ構造上に配設される犠牲材料を除去することを含む。実施例１３は実施例９〜１１のいずれかの方法を含むことができ、電極端子を形成することは、リセスにおいてトランジスタ構造上にかつ誘電材料の側壁上に第１の金属を堆積すること、トランジスタ構造上に配設される第１の金属を覆うように、かつ、リセスの高さを部分的に充填するようにマスキング材料を堆積すること、マスキング材料によって覆われていない第１の金属の複数の部分を除去すること、および、マスキング材料を除去することによって第１の部分を形成することと、第１の部分上に第２の金属を堆積することによって第２の部分を形成することと、を含む。実施例１４は実施例１３の方法を含むことができ、第１の部分を形成することは、第１の金属上に第３の金属を選択的に堆積することと、第３の金属の複数の部分を除去することであって、第１の金属を堆積することは、トランジスタ構造上におよび側壁上に第１の金属をコンフォーマルに堆積することを含む、除去することと、をさらに含む。実施例１５は実施例９〜１１のいずれかの方法を含むことができ、該方法は、研磨プロセスを使用して第２の部分の余材を除去することをさらに含む。
【００６７】
さまざまな実施形態によると、本開示はシステム（例えば、コンピューティングデバイス）について記載している。コンピューティングデバイスの実施例１６は、回路基板と、回路基板と連結されるダイであって、半導体材料を含むトランジスタ構造を含むダイと、トランジスタ構造上に画定されるリセスを有する誘電材料であって、リセスは第１の方向の高さを有する、誘電材料と、リセスにおいて配設され、かつトランジスタ構造と連結される電極端子であって、電極端子の第１の部分はトランジスタ構造と直接接触する第１の金属を含み、電極端子の第２の部分は第１の部分上に配設される第２の金属を含み、第１の部分と第２の部分との間の界面は、平面であり、かつ、第１の方向に略鉛直である第２の方向においてリセスにわたって延在する、電極端子とを含むことができる。実施例１７は実施例１６のコンピューティングデバイスを含むことができ、トランジスタ構造は１つまたは複数のフィン構造を含む。実施例１８は実施例１６のコンピューティングデバイスを含むことができ、第１の金属はトランジスタ構造の表面上にコンフォーマルに配設され、第１の部分は第１の金属上に配設される第３の金属を含み、第３の金属は第１の部分と第２の部分との間の界面において第２の金属と直接接触している。実施例１９は実施例１６のコンピューティングデバイスを含むことができ、第２の方向でリセスにわたる限界寸法は１５ナノメートル（ｎｍ）以下であり、リセスの高さの限界寸法に対するアスペクト比は２：１以上である。実施例２０は実施例１６〜１９のいずれかのコンピューティングデバイスを含むことができ、ダイはプロセッサであり、コンピューティングデバイスは、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、アクセロメータ、ジャイロスコープ、スピーカ、およびカメラのうちの１つまたは複数を含むモバイルコンピューティングデバイスである。
【００６８】
さまざまな実施形態は、（例えば、「および」は「および／または」であってよい）接続的な形の（および）上に記載される実施形態の代替（または）実施形態を含む上記の実施形態の任意の好適な組み合わせを含むことができる。さらに、いくつかの実施形態は、実行されると、上記の実施形態のいずれかの操作をもたらす、命令が記憶されている１つまたは複数の製品（例えば、非一時的なコンピュータ可読媒体）を含むことができる。その上、いくつかの実施形態は、上記の実施形態のさまざまな動作を行うための任意の適した手段を有する装置またはシステムを含むことができる。
【００６９】
要約書に記載されるものを含めて、示された実装形態の上記説明は、網羅的であることを意図するものでもなければ、本開示の実施形態を開示された厳密な形態に限定することを意図するものでもない。具体的な実装形態および実施例が例示の目的で本明細書に記載されているが、当業者が認識するように、さまざまな等価の修正が本開示の範囲内で可能である。
【００７０】
これらの修正は、上記の詳細な説明を考慮して、本開示の実施形態に対して行われ得る。以下の特許請求の範囲において使用される用語は、本開示のさまざまな実施形態を、明細書および特許請求の範囲において開示される具体的な実装形態に限定するものと解釈されるべきではない。むしろ、その範囲は、もっぱら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲は、請求項解釈の確立された原則に従って解釈されるべきである。
【図１】
0006455846.tif 000002
【図２】
0006455846.tif 000003
【図３】
0006455846.tif 000004
【図４Ａ】
0006455846.tif 000005
【図４Ｂ】
0006455846.tif 000006
【図４Ｃ】
0006455846.tif 000007
【図４Ｄ】
0006455846.tif 000008
【図４Ｅ】
0006455846.tif 000009
【図４Ｆ】
0006455846.tif 000010
【図４Ｇ】
0006455846.tif 000011
【図５】
0006455846.tif 000012
【図６】
0006455846.tif 000013