(57)【特許請求の範囲】
【請求項１】
回路と、前記回路の電源レイルと電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための方法であって、
前記回路が不活性状態から起動されるべきときに前記電力スイッチをオンにすることを備え、ここにおいて、前記電力スイッチをオンにすることは、
第１の時間間隔のあいだに第１の平均速度で前記電力スイッチの抵抗を減少させることと、
前記第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の平均速度で前記電力スイッチの前記抵抗を減少させること、ここにおいて、前記第１の平均速度は前記第２の平均速度よりも大きく、前記第１の時間間隔と前記第２の時間間隔との間の境界は、前記回路の前記電源レイルの電圧が前記回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する、と、
を備える、方法。
【請求項２】
前記第１の平均速度は前記第２の平均速度より少なくとも２倍大きい、請求項１に記載の方法。
【請求項３】
前記第２の時間間隔の後に続く第３の時間間隔のあいだに第３の平均速度で前記電力スイッチの前記抵抗を減少させること、ここにおいて、前記第３の平均速度は前記第１および第２の平均速度よりも大きい、
をさらに備える、請求項１に記載の方法。
【請求項４】
前記第２の時間間隔と前記第３の時間間隔との間の境界は、前記回路の電圧が前記電力供給源の基準の供給電圧の９０パーセント以上になる時刻と一致する、請求項３に記載の方法。
【請求項５】
前記電力スイッチは第１の複数のスイッチと、第２の複数のスイッチとを備え、前記方法はさらに、
前記第１の時間間隔のあいだに前記第１の複数のスイッチをオンにすることと、
前記第２の時間間隔のあいだに前記第２の複数のスイッチをオンにすることと、
を備える、請求項１に記載の方法。
【請求項６】
前記第１の複数のスイッチは前記第２の複数のスイッチよりも速い速度でオンにされる、請求項５に記載の方法。
【請求項７】
前記第１の複数のスイッチ中の少なくとも２つのスイッチは並行してオンにされる、請求項５に記載の方法。
【請求項８】
前記第１の複数のスイッチのそれぞれは、前記第２の複数のスイッチのそれぞれよりも低い抵抗を有する、請求項５に記載の方法。
【請求項９】
回路と、前記回路の電源レイルと電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための装置であって、前記装置は、
前記回路が不活性状態から起動されるべきときに前記電力スイッチをオンにするための手段を備え、ここにおいて、前記電力スイッチをオンにするための前記手段は、
第１の時間間隔のあいだに第１の平均速度で前記電力スイッチの抵抗を減少させるための手段と、
前記第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の平均速度で前記電力スイッチの前記抵抗を減少させるための手段、ここにおいて、前記第１の平均速度は前記第２の平均速度よりも大きく、前記第１の時間間隔と前記第２の時間間隔との間の境界は、前記回路の前記電源レイルの電圧が前記回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する、と、
を備える、装置。
【請求項１０】
前記第１の平均速度は前記第２の平均速度より少なくとも２倍大きい、請求項９に記載の装置。
【請求項１１】
前記第２の時間間隔の後に続く第３の時間間隔のあいだに第３の平均速度で前記電力スイッチの前記抵抗を減少させるための手段、ここにおいて、前記第３の平均速度は前記第１および第２の平均速度よりも大きい、
をさらに備える、請求項９に記載の装置。
【請求項１２】
前記第２の時間間隔と前記第３の時間間隔との間の境界は、前記回路の電圧が前記電力供給源の基準の供給電圧の９０パーセント以上になる時刻と一致する、請求項１１に記載の装置。
【請求項１３】
前記電力スイッチは第１の複数のスイッチと、第２の複数のスイッチとを備え、前記装置はさらに、
前記第１の時間間隔のあいだに前記第１の複数のスイッチをオンにするための手段と、
前記第２の時間間隔のあいだに前記第２の複数のスイッチをオンにするための手段と、
を備える、請求項９に記載の装置。
【請求項１４】
前記第１の複数のスイッチは前記第２の複数のスイッチよりも速い速度でオンにされる、または、
前記第１の複数のスイッチ中の少なくとも２つのスイッチは並行してオンにされる、請求項１３に記載の装置。
【請求項１５】
前記第１の複数のスイッチのそれぞれは、前記第２の複数のスイッチのそれぞれよりも低い抵抗を有する、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は、一般に電力分配ネットワークに関し、より詳細には電力分配ネットワークのための電圧依存ダイＲＣモデルリングに関する。
【背景技術】
【０００２】
[0002]電力分配ネットワーク（ＰＤＮ）は、電力供給源（たとえば、電池）から電力をダイ上の様々な回路に分配するために使用することができる。電力を保存するために、ＰＤＮは、給電ゲーティングを使用し得、回路が非活性のときに回路からの電力漏れを防止するためにＰＤＮが電力供給源から回路を切り離す。回路の大きさが深ナノメートル領域までにも小さくなるにつれて、電力漏れが著しく増大する。したがって、モバイルデバイスの電力消費を減らし、電池寿命を延ばすために、パワーゲーティングがますます重要になっている。
【発明の概要】
【０００３】
[0003]以下では、１つまたは複数の実施形態の簡略化した概要を、そのような実施形態の基本的な理解が得られるようにするために提示する。この概要は、企図されるすべての実施形態の広範な概説ではなく、またすべての実施形態の重要または不可欠な要素を特定するものでも、どれかまたはすべての実施形態の範囲を描写するものでもない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
【０００４】
[0004]一態様によれば、回路の電圧に依存する静電容量を決定するための方法が本明細書で説明される。この方法は、複数の電圧のそれぞれにおいて回路のパラメータを測定することと、電圧ごとに、その電圧での回路の測定されたパラメータに回路の抵抗−キャパシタ（ＲＣ）モデルをフィッティングすることによって、その電圧での回路の静電容量を決定することとを備える。
【０００５】
[0005]第２の態様は、回路および電力スイッチを備えるシステムに関する。この電力スイッチは、回路と、回路が活性状態にあるときに回路を電力供給源に接続するように、ならびに回路が不活性状態にあるときに回路を電力供給源から切り離すように構成され、ここにおいて、電力スイッチは可変抵抗を有する。システムはさらに、第１の時間間隔のあいだに第１の速度で電力スイッチの抵抗を減少させ、第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で電力スイッチの抵抗を減少させることによって、不活性状態から活性状態へ回路の電力が増加するように電源回路の抵抗を制御するように構成されたスイッチ制御回路を備え、ここにおいて、第１の速度は第２の速度よりも大きく、第１と第２の時間間隔との間の境界は、回路の電圧が回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する。
【０００６】
[0006]第３の態様は、回路と、その回路と電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための方法に関する。この方法は、回路が不活性状態から起動されるべきときに電力スイッチをオンにすることを備える。電力スイッチをオンにすることは、第１の時間のあいだに第１の速度で電力スイッチの抵抗を減少させることと、第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で電力スイッチの抵抗を減少させることとを備え、ここにおいて、第１の速度は第２の速度よりも大きく、第１と第２の時間間隔との間の境界は、回路の電圧が回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する。
【０００７】
[0007]第４の態様は、回路と、その回路と電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための装置に関する。この装置は、回路が不活性状態から起動されるべきときに電力スイッチをオンにするための手段を備える。電力スイッチをオンにするための手段は、第１の時間間隔のあいだに第１の速度で電力スイッチの抵抗を減少させるための手段と、第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で電力スイッチの抵抗を減少させるための手段とを備え、ここにおいて、第１の速度は第２の速度よりも大きく、第１と第２の時間間隔との間の境界は、回路の電圧が回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する。
【０００８】
[0008]前述の目的および関連した目的の達成のために、１つまたは複数の実施形態は、後で十分に説明される、また特許請求の範囲で具体的に指し示される特徴を備える。以下の説明および添付の図面では、１つまたは複数の実施形態のいくつかの説明的な態様を詳細に示す。しかし、これらの態様は、様々な実施形態の原理が使用され得る様々な様式のほんのいくつかだけを示すにすぎず、説明される実施形態は、このような態様およびその同等物すべてを含むものである。
【図面の簡単な説明】
【０００９】
【図１】[0009]電力を上流回路および下流回路に分配するための電力分配ネットワーク（ＰＤＮ）の一例を示す図。
【図２】[0010]ＰＤＮから見た電圧に依存する静電容量を有するインバータの一例を示す図。
【図３】[0011]電圧の関数としてのインバータの静電容量の一例を示す図。
【図４】[0012]本開示の実施形態によるデバイスの電圧に依存する静電容量と抵抗とを決定するための試験セットアップを示す図。
【図５】[0013]本開示の実施形態による並列抵抗−キャパシタ（ＲＣ）モデルの一例を示す図。
【図６Ａ】[0014]本開示の実施形態による２つの異なる入力状態でのインバータの電圧に依存する静電容量を決定するための構成を示す図。
【図６Ｂ】本開示の実施形態による２つの異なる入力状態でのインバータの電圧に依存する静電容量を決定するための構成を示す図。
【図７】[0015]本開示の実施形態による２つの異なる入力状態でのインバータの電圧に依存する静電容量を示す図。
【図８】[0016]本開示の実施形態による２入力ＮＡＮＤゲートを示す図。
【図９】[0017]本開示の実施形態による４つの異なる入力状態での２入力ＮＡＮＤゲートの電圧に依存する静電容量を示す図。
【図１０】[0018]本開示の実施形態による２入力ＮＯＲゲートを示す図。
【図１１】[0019]本開示の実施形態による４つの異なる入力状態での２入力ＮＯＲゲートの電圧に依存する静電容量を示す図。
【図１２】[0020]本開示の実施形態による下流回路の電圧に依存する静電容量を決定するための方法を示す図。
【図１３】[0021]本開示の実施形態による、下流回路に結合されたＰＤＮのインパルス応答を測定することによって下流回路の電圧に依存する静電容量を決定するための試験セットアップを示す図。
【図１４】[0022]本開示の別の実施形態による下流回路の電圧に依存する静電容量を決定するための方法を示す図。
【図１５】[0023]本開示の実施形態による電力スイッチの抵抗プロファイルを示す図。
【図１６】[0024]本開示の実施形態による電力スイッチを示す図。
【図１７】[0025]本開示の別の実施形態による電力スイッチを示す図。
【図１８Ａ】[0026]本開示の実施形態によるパワーゲーティングのための方法を示す図。
【図１８Ｂ】本開示の実施形態によるパワーゲーティングのための方法を示す図。
【発明を実施するための形態】
【００１０】
[0027]添付の図面に関して以下で示される詳細な説明は、様々な構成についての説明が意図されており、本明細書に記載の概念が実践され得る構成だけを表すものではない。この説明は、様々な概念についての完全な理解が得られることを目的として具体的な詳細を含む。しかし、これらの概念は、これらの具体的詳細がなくても実践され得ることが当業者には明らかであろう。場合によっては、そのような概念を不明瞭にすることを避けるために、良く知られている構造物および構成要素はブロック図の形で示される。
【００１１】
[0028]図１は、電力をＤＣ電力供給源１１０から上流回路１１５および下流回路１２０に分配するための電力分配ネットワーク（ＰＤＮ）の一例を示す。図１のインダクタＬおよび抵抗Ｒはそれぞれ、電力供給源１１０と回路１１５および１２０との間のボードおよびパッケージの接続のインダクタンスと抵抗とをモデル化している。上流回路１１５および下流回路１２０は、同じダイ上に配置され得る。
【００１２】
[0029]ＰＤＮは、電力を保存するためにパワーゲーティングを使用し得る。この関連で、ＰＤＮは、下流回路１２０を電力供給源１１０に選択的に接続するための電力スイッチ１３０を含む。下流回路１２０が活性であるとき、電力管理回路（図示せず）は、電力を下流回路１２０に供給するために電力スイッチ１３０をオンにする。下流回路１２０が非活性であるとき、電力管理回路は、電力供給源１１０を下流回路１２０から切り離すために電力スイッチ１３０をオフにする。これは、下流回路１２０が非活性のときの電力消費を低減させる。
【００１３】
[0030]下流回路１２０が活性のときに電力スイッチ１３０の両端のＩＲ（電流（Ｉ）×抵抗（Ｒ））電圧降下を最小限にするためには、電力スイッチ１３０の有する抵抗が非常に小さいことが望ましい。しかし、これは、下流回路１２０が初めて起動されたときの上流回路１１５における供給電圧の大きい降下につながる。大きな電圧降下は、下流回路１２０内のキャパシタによって引き起こされ、それらは、下流回路１２０が非活性状態から初めて起動されたときに（電力スイッチ１３０が初めて閉じられたときに）は、ほとんど電荷を有していない。その結果、上流回路１１５と下流回路１２０が電力スイッチ１３０によって最初に接続されたときに、大量の電流が上流回路１１５内のキャパシタから下流回路１２０内のキャパシタへと急に流れて、上流回路１１５における供給電圧を降下させることになる。ＰＤＮは、電力供給源１１０と回路１１５および１２０との間のインダクタＬのため、その大きい電圧降下を防止するのに十分なだけ速く反応することができない。
【００１４】
[0031]電圧降下の大きさは、下流回路１２０の静電容量の関数になる。下流回路１２０の静電容量が大きければ大きいほど、電圧降下が大きくなる。抵抗がゼロである理想電力スイッチ１３０では、電圧降下は次式で近似され得る。
【数１】
0006553057.tif 000002
ここで、Ｃupは上流回路１１５の静電容量であり、Ｃdownは下流回路１２０の静電容量である。式（１）はオン抵抗がゼロである理想スイッチを仮定しているが、現実のスイッチにはいくらかのオン抵抗があるので、式（１）は実際の電圧降下よりも大きい電圧降下を予測している。しかし、オン抵抗が非常に小さいスイッチについては、式（１）は電圧降下のよい近似値を与える。式（１）から分かるように、下流回路１２０の静電容量が上流回路１１５の静電容量に比べて大きいとき、電圧降下は大きくなり得る。たとえば、ＣupとＣdownがほぼ等しいとき、電圧降下は、約５０％になり、それは、ほとんどの場合で受容できない強さである。
【００１５】
[0032]大きい電圧降下は、上流回路１１５内の論理回路を誤動作させ得るので望ましくない。大きい電圧降下はまた、上流回路１１５内の伝搬遅延を引き起こし得、上流回路１１５内のタイミング問題につながり得る。したがって、上流回路１１５が適正に機能することを保証するために、電圧降下を受容可能な限度（たとえば、５％）以内に保つことが重要である。
【００１６】
[0033]電圧降下を受容可能な限度内に保つための１つの手法は、可変抵抗電力スイッチを使用して電力スイッチ１３０を実施することである。下流回路１２０が初めて起動されるとき、電力スイッチ１３０は、上流回路１１５から下流回路１２０への電荷移動の速度を制限するために比較的高い抵抗を有し、従って電圧降下を低減させる。電力スイッチ１３０の抵抗は時間が経つにつれ減少して、電力供給源１１０からの電荷がインダクタＬを通って下流回路１２０の電力を供給するための時間が与えられる。下流回路１２０の電源レイル(rail)の電圧が基準の供給電圧に近い電圧に落ち着くと、スイッチの抵抗は低くなる。
【００１７】
[0034]可変抵抗電力スイッチ１３０は、並列に結合された複数のスイッチ（たとえば、トランジスタスイッチ）を使用して実施され得る。下流回路１２０が起動されると、これらのスイッチは、ある時間の期間にわたってオンにされ得、より多くのスイッチがオンにされるにつれて電力スイッチ１３０の抵抗が減少する。１つの例では、スイッチは、１つまたは複数の弱いスイッチ（高抵抗スイッチ）と、１つまたは複数の強いスイッチ（低抵抗スイッチ）とを含み得る。弱いスイッチは、強いスイッチの抵抗より１０〜２０倍高い抵抗を有し得る。この例では、弱いスイッチは、大きい電圧降下を防止するために初めにオンにされ得、強いスイッチは、下流回路１２０の電源レイルの電圧が基準の供給電圧に近い電圧に落ち着いたときに回転させることができる。
【００１８】
[0035]すなわち、電力スイッチ１３０の抵抗は、下流回路１２０が初めに起動されたときの上流回路１１５における大きい電圧降下を防止するように調整することができる。上流回路１１５における電圧降下の大きさと、下流回路１２０の起動時間との間にはトレードオフがある。電力スイッチ１３０の初期抵抗を大きくすることは、起動時間が増大することを代償にして電圧降下を低減する。したがって、電圧降下と起動時間の両方を最適化する電力スイッチ１３０を設計するためには、下流回路１２０の静電容量を正確にモデル化することが重要である。
【００１９】
[0036]従来のモデリング技法では、下流回路１２０の静電容量を固定容量としてモデル化し、静電容量の電圧依存性を無視する。この過剰に簡略化されたモデルは、電力スイッチ１３０が初めにオンにされたときの下流回路１２０の静電容量の大きな過大推定値、したがって電圧降下の大きな過大推定値につながり得る。これは、以下の例によって説明され得る。
【００２０】
[0037]図２は、Ｐ型電界効果トランジスタ（ＰＦＥＴ）２１０およびＮ型電界効果トランジスタ（ＮＦＥＴ）２２０によって形成されたインバータを備える下流回路１２０の一例を示す。回路１２０はまた、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第３のキャパシタＣ３とを備える。この例では、第１のキャパシタＣ１は、ＰＥＦＴ  ２１０の本来的な静電容量（たとえば、ＰＦＥＴ  ２１０のＮウェル静電容量）を表し、第２の静電容量Ｃ２は、インバータの出力部に接続された線の寄生静電容量を表し、第３の静電容量Ｃ３は、ＮＥＦＴ  ２２０の本来的な静電容量（たとえば、ＮＦＥＴ  ２２０のドレイン−ボディ間の静電容量）を表す。図２の抵抗Ｒ１は線の抵抗を表す。図を簡単にするために図２には１つのインバータが示されているが、下流回路１２０は多くのインバータおよび／または他の論理デバイスを含み得ることを理解されたい。
【００２１】
[0038]下流回路１２０が非活性状態において電力供給源１１０から切り離されると、下流回路１２０内のキャパシタは漏れ電流により放電され、下流回路１２０の供給レイル２２２の電圧がほぼ０ボルトになる。下流回路１２０の電力を供給するために電力スイッチ１３０が最初にオンにされたとき、ＰＦＥＴ  ２１０およびＮＦＥＴ  ２２０のゲートがローに駆動されていると仮定すると、ＰＦＥＴ  ２１０は最初オフされている。これは、ＰＦＥＴ  ２１０のソース−ゲート間の電圧が最初はＰＦＥＴ  ２１０の絶対しきい値電圧Ｖthよりも十分に低いからである。結果として、第２のキャパシタＣ２および第３のキャパシタＣ３は、最初はＰＤＮから分離されており、したがって、最初にＰＤＮから見た下流回路１２０の静電容量には寄与しない。
【００２２】
[0039]供給レイル２２２の電圧が上昇すると、ＰＦＥＴ  ２１０がオンになる。これがＦＦＥＴ  ２１０のソースとドレインの間にチャネルを生成し、それによって、ＰＤＮと第２および第３のキャパシタＣ２およびＣ３との間の経路が開通する。すなわち、供給レイル２２２の電圧が上昇するにつれて、ＰＤＮからは、第２および第３のキャパシタＣ２およびＣ３のより多くの静電容量が見える。結果として、ＰＤＮから見た下流回路１２０の静電容量は増大する。
【００２３】
[0040]このことが、図３で例示され、それは、供給レイル２２２の電圧の関数としての、ＰＤＮから見た下流回路１２０の静電容量３１０を示している。電力スイッチ１３０が初めにオンにされるとき、供給レイル２２２の電圧はほぼ０ボルトであり、静電容量３１０はＣinitialであり、それは、第１のキャパシタＣ１の静電容量を含む。電圧が上昇すると、ＰＦＥＴ  ２１０はオンになって、ＰＤＮと第２および第３のキャパシタＣ２およびＣ３との間の経路が開通する。結果として、ＰＤＮから見た静電容量３１０は、増大する電圧とともに増大する。電圧がＰＦＥＴ  ２１０の絶対しきい値電圧Ｖthに達すると、ＰＦＥＴ  ２１０は完全にオンになり、ＰＤＮから見た静電容量３１０は、Ｃfinalに近づき、それは、下流回路１２０の十分に電力が供給されたときの下流回路１２０の静電容量である。
【００２４】
[0041]第２のキャパシタＣ２の静電容量は、必ずしもそれ自体が電圧依存性ではないことを理解されたい。ＰＤＮから見た第２のキャパシタＣ２の静電容量は、ＰＦＥＴ  ２１０を通るＰＤＮと第２のキャパシタＣ２との間の経路が電圧依存性である（したがって、ＰＤＮの能力は、第２のキャパシタＣ２の静電容量を見るは、電圧依存性である）ので、この例では電圧依存性である。同じことが第３のキャパシタＣ３にも言える。
【００２５】
[0042]図３の例に示されたキャパシタ以外に、他のキャパシタもまた下流回路１２０の電圧に依存する静電容量に寄与し得ることを理解されたい。図３の例は、下流回路１２０の静電容量が電圧依存性であり得る多くの様式のうちの単に１つを示しているにすぎないこともまた理解されたい。一般に、ＰＤＮから見た下流回路１２０の静電容量は、増大する電圧とともに増大する。これは、下流回路１２０内のトランジスタが増大する電圧によりオンになって、トランジスタが下流回路１２０内のＰＤＮとキャパシタの間の経路を開通することになるからである。
【００２６】
[0043]上記の例で、従来のモデリング技法では下流回路１２０の静電容量を、ほぼＣfinalに等しい固定された静電容量として単純にモデル化している。これは、図３の破線３２０で表されている。したがって、この例の従来のモデリング技法では、ＰＤＮから最初に見える静電容量を大幅に過大推定し、これは電圧降下を大きく過大推定することにつながる。
【００２７】
[0044]すなわち、従来のモデリング技法では、電力スイッチ１３０が最初にオンにされたときのＰＤＮから見た静電容量を大幅に過大推定する可能性がある。これにより回路設計者が電圧降下を過大推定し、したがって、電圧降下限度内にとどまるために必要とされるよりもずっと大きい電力スイッチ１３０の初期抵抗を決定することになる。これには、下流回路１２０の起動時間を不必要に延ばすという望ましくない効果がある。
【００２８】
[0045]本開示の実施形態は、下流回路の電圧に依存する静電容量をモデル化し、それによって回路設計者が電力スイッチの抵抗を、下流回路１２０の静電容量を固定された静電容量としてモデル化するモデリング技法と比較して、よりよく最適化することを可能にするための技法を提供する。本開示の実施形態はまた、下流回路の電圧依存性の抵抗をモデル化するための技法も提供する。
【００２９】
[0046]１つの実施形態では、下流回路１２０の電圧に依存する静電容量および抵抗は、下流回路１２０の電圧に依存するＲＣ回路モデルを、たとえばコンピュータシミュレータ（たとえば、集積回路エンファシスによるシミュレーションプログラム（ＳＰＩＣＥ）シミュレータ）を使用して得られた下流回路１２０の測定インピーダンスにフィッティングすることによって推定される。本明細書では「測定」という用語は、デバイスのコンピュータシミュレーションで実行された測定を指すことも物理的デバイスの測定を指すこともある。
【００３０】
[0047]この実施形態では、下流回路１２０のインピーダンスは、複数の異なるＤＣ電圧のそれぞれにおいて測定され、それらは、０ボルトとＰＤＮの供給電圧の間のいずれでの電圧範囲にもわたり得る。それぞれのＤＣ電圧について、下流回路１２０のＲＣモデルは、そのＤＣ電圧での下流回路１２０の静電容量と抵抗とを決定するために、そのＤＣ電圧での測定インピーダンスにフィッティングされる。すなわち、下流回路１２０の静電容量および抵抗は、複数の異なるＤＣ電圧のそれぞれにおいて決定され、それによって、これらのＤＣ電圧の電圧範囲にわたって下流回路１２０の静電容量および抵抗の電圧依存性の特性を明らかにする。
【００３１】
[0048]下方の図４は、たとえばコンピュータシミュレータを使用して下流回路１２０のインピーダンスを測定するための、例示的な試験セットアップを示し、ここにおいては、下流回路１２０は非線形の被試験デバイス（ＤＵＴ）４１０として扱われる。ＤＵＴ  ４１０は、ＤＣ電圧源４２０によってＤＣバイアスがかけられ、ある周波数範囲（たとえば、０から１００ＭＨｚまで）にわたって、小さいＡＣ電圧源４３０によって励起される。ＤＣ電圧源４２０は、複数の異なるＤＣ電圧のそれぞれに順次に設定され得、この設定において、以下でさらに論じられるように、ＤＵＴ  ４１０のインピーダンスが、その周波数範囲にわたってそれぞれのＤＣ電圧で測定される。
【００３２】
[0049]この例のコンピュータシミュレータでは、ＤＵＴ  ４１０のＳパラメータを、その周波数範囲にわたってそれぞれのＤＣ電圧で測定する。次に、それぞれのＤＣ電圧でのＳパラメータは、次式を使用してインピーダンスに変換される。
【数２】
0006553057.tif 000003
ここで、Ｓ11は入力ポート電圧係数であり、Ｚは入力インピーダンスであり、Ｚpは非線形デバイスモデルの特性インピーダンスである。すなわち、コンピュータシミュレータは、その周波数範囲にわたってそれぞれのＤＣ電圧でのＤＵＴ  ４１０のインピーダンスＺの測定を行う。
【００３３】
[0050]各々のＤＣ電圧について、ＤＵＴ  ４１０のＲＣ回路モデルが、そのＤＣ電圧でのＤＵＴ  ４１０の抵抗と静電容量とを決定するために、そのＤＣ電圧でのＤＵＴ  ４１０の測定されたインピーダンスＺにフィッティングされる。この関連で、図５は、使用され得る並列ＲＣ回路モデル５１０の一例を示す。ＲＣモデル５１０は、電圧依存性の抵抗Ｒ（Ｖ）と並列に電圧依存性のキャパシタＣ（Ｖ）を備え、単一の極を有する。並列ＲＣモデル５１０は、ＤＵＴ  ４１０が対象の周波数範囲内に支配的な極を有するときに適切に機能し、したがって、並列ＲＣ回路として正確にモデル化されることができる。それぞれのＤＣ電圧において、ＲＣモデル６１０のインピーダンスは、ラプラス領域で次式によって与えられる。
【数３】
0006553057.tif 000004
ここで、ｓ＝ｊ２πｆであり、ラプラス領域の複素角周波数を表し、ＲはそれぞれのＤＣ電圧での抵抗であり、ＣはそれぞれのＤＣ電圧での静電容量である。
【００３４】
[0051]特定のＤＣ電圧でのＤＵＴ  ４１０の静電容量と抵抗とを、そのＤＣ電圧でのＤＵＴ  ４１０の測定インピーダンスＺと、ＲＣモデルとを使用して決定するための方法がここで、１つの実施形態によって説明される。
【００３５】
[0052]そのＤＣ電圧でのＤＵＴ  ４１０の抵抗は、そのＤＣ電圧およびゼロの周波数におけるＤＵＴ  ４１０の測定インピーダンスＺに等しい。これは、周波数がゼロのときのＲＣモデルのインピーダンスは抵抗に等しいからである。この場合、ＤＵＴ  ４１０の抵抗はＺ|s=0で表し得る。
【００３６】
[0053]次に、ＤＵＴ  ４１０の静電容量は、そのＤＣ電圧での測定されたインピーダンスとＲＣモデルのインピーダンスとの間の誤差を対象の周波数範囲にわたって最小にする最適な静電容量Ｃoptを次式に基づいて見つけることによって、そのＤＣ電圧で推定され得る。
【数４】
0006553057.tif 000005
ここでＺmeas（ｓ）は、そのＤＣ電圧での測定されたインピーダンスを周波数の関数として表し、
【数５】
0006553057.tif 000006
は、周波数の関数としてのＲＣモデルのインピーダンスを表し、Ｚ|s=0は、そのＤＣ電圧でのＲＣモデルの抵抗を表す（上で論じられたように）。上の式は、そのＤＣ電圧での測定インピーダンスとＲＣモデルのインピーダンスとの間の誤差をその周波数範囲にわたって最小にする最適な静電容量Ｃoptを決定する。この誤差は、勾配降下アルゴリズムまたは他の種類のアルゴリズムを使用して最小化することができる。最適な静電容量Ｃoptは、そのＤＣ電圧でのＤＵＴ  ４１０の静電容量の推定値を与える。
【００３７】
[0054]上述の方法は、それぞれのＤＣ電圧でのＤＵＴ  ４１０の抵抗と静電容量とを決定するために、したがって、ＤＣ電圧の電圧範囲にわたるＤＵＴ  ４１０の抵抗および静電容量の電圧依存性をキャラクタライズするために、複数のＤＣ電圧のそれぞれについて繰り返され得る。
【００３８】
[0055]特定のＤＣ電圧でのＤＵＴ  ４１０の抵抗および静電容量はまた、直接極フィッティング法を使用して決定することもできる。この実施形態では、そのＤＣ電圧でのＤＵＴの測定されたインピーダンスは、測定されたインピーダンスを次の単極の式に変換する極フィッティングアルゴリズムに、入力され得る。
【数６】
0006553057.tif 000007
ここで、ｓ＝ｊ２πｆであり、ラプラス領域の複素角周波数を表し、Ｃ’およびＡ’は単極の式の値である。式（３）で与えられたＲＣモデルのインピーダンスＺは、ＲＣモデルのインピーダンスＺが極の式（５）に対応するように、次式に書き直すことができる。
【数７】
0006553057.tif 000008
そのＤＣ電圧でのＤＵＴ  ４１０の抵抗および静電容量は、次式によって決定される。
【数８】
0006553057.tif 000009
および
【数９】
0006553057.tif 000010
【００３９】
[0056]上述の極フィッティング法は、それぞれのＤＣ電圧でのＤＵＴ  ４１０の抵抗と静電容量とを決定するために、したがって、ＤＣ電圧の電圧範囲にわたるＤＵＴ  ４１０の抵抗および静電容量の電圧依存性をキャラクタライズするために、複数のＤＣ電圧のそれぞれについて繰り返され得る。
【００４０】
[0057]本開示の実施形態による上述のモデリング技法は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、および他の論理デバイスを含む様々な種類の論理デバイスの電圧に依存する静電容量をモデル化するために使用され得る。
【００４１】
[0058]この関連で、図６Ａは、ローに駆動されているインバータ６０５の入力を伴うインバータ６０５の電圧に依存する静電容量を決定するために上述のモデリング技法のいずれの１つも使用され得る一例を示す。この例で、ＰＦＥＴ  ６１０およびＮＦＥＴ  ６２０のゲートは、抵抗器６３０を介してグランドに結合されている。抵抗器６３０は、下流回路内のインバータ６０５の入力をローに駆動するドライバの抵抗以上の抵抗を有し得る。次に、インバータ６０５の電圧に依存する静電容量は、ＤＵＴ  ４１１０として動作するインバータ６０５を用いて上述のモデリング技法の１つを実行することによって決定することができる。
【００４２】
[0059]図６Ｂは、ハイに駆動されたインバータ６０５の入力を伴うインバータ６０５の電圧に依存する静電容量を決定するために上述のモデリング技法のいずれの１つも使用され得る一例を示す。この例では、ＰＦＥＴ  ６１０およびＮＦＥＴ  ６２０のゲートは、抵抗器６４０を介して供給レイル６２２に結合されている。結果として、インバータ６０５の入力の電圧は、供給レイル６２２の電圧が上昇するにつれて上昇する。抵抗器６４０は、下流回路内のインバータ６０５の入力をハイに駆動するドライバの抵抗以上の抵抗を有し得る。次に、インバータ６０５の電圧に依存する静電容量は、ＤＵＴ  ４１０として動作するインバータ６０５を用いて上述のモデリング技法の１つを実行することによって決定することができる。
【００４３】
[0060]したがって、インバータ６０５の電圧に依存する静電容量は２つの異なる入力論理状態、すなわち、インバータ６０５の入力がロー（論理０）に駆動される１つと、インバータ６０５の入力がハイ（論理１）に駆動されるもう１つと、についてキャラクタライズされ得る。図７は、２つの入力論理状態についてのインバータ６０５の電圧に依存する静電容量の一例を示すグラフである。図７に示されるように、入力論理状態０でのインバータ６０５の静電容量は、ＰＦＥＴ  ６１０が絶対しきい値電圧（たとえば、５００ｍＶ）に達した後に劇的に増大し、また入力論理状態１でのインバータ６０５の静電容量は、ＮＦＥＴ  ６２０が絶対しきい値電圧（たとえば、４５０ｍＶ）に達した後に劇的に増大する。両方の状態での静電容量は、電圧が基準の供給電圧に近づくと、ほぼ一定のままになる。
【００４４】
[0061]下流回路１２０が不活性状態から初めて起動されるとき、下流回路１２０への入力は一般に既定値に設定される。結果として、電力供給時の下流回路１２０内の各ノードの状態は知られており、したがってインバータ６０５の入力論理状態は知られている。これは、以下でさらに論じられるように、回路設計者が、電力スイッチ１３０の初期抵抗を決定するためにインバータ６０５の適切な電圧に依存する静電容量モデルを選択することを可能にする。
【００４５】
[0062]上記の例では、２つの異なる状態でのインバータ６０５の電圧に依存する静電容量は、インバータ６０５の出力に結合された寄生の配線容量の負荷なしで決定される。しかし、上述のモデリング技法のうちのいずれの１つもまた、寄生の配線容量の影響を明らかにするために、インバータ６０５の出力部に結合された寄生の配線容量の負荷付きのインバータ６０５に対して実行され得ることを理解されたい。
【００４６】
[0063]上で論じられたように、上述のモデリング技法はまた、ＮＡＮＤゲートおよびＮＯＲゲートの電圧に依存する静電容量をモデル化するために使用することもできる。この関連で、図８は、２つのＰＦＥＴ  ８１２および８１５と、２つのＮＦＥＴ  ８２０および８２５とを備える２入力ＮＡＮＤゲート８１０の一例を示す。この例では、ＮＡＮＤゲート８１０は４つの異なる入力論理状態、すなわち、入力８３０と８３２の両方がローに駆動される１つ（論理００）と、入力８３０と８３２の両方がハイに駆動される１つ（論理１１）と、入力８３０と８３２が反対に駆動される２つ（論理０１および１０）とを有する。入力は、抵抗を介してその入力をグランドに結合することによってローに駆動され得、また入力は、抵抗を介してその入力を供給レイル８２２に結合することによってハイに駆動され得る。
【００４７】
[0064]上述のモデリング技法のうちのいずれの１つも、それぞれの状態でのＮＡＮＤゲート８１０の電圧に依存する静電容量を決定するために、ＮＡＮＤゲート８１０に対して４つの論理状態のうちのそれぞれについて実行され得る。図９は、４つの異なる入力論理状態でのＮＡＮＤゲート８１０の電圧に依存する静電容量の一例を示すグラフである。
【００４８】
[0065]図１０は、２つのＰＦＥＴ  １０１２および１０１５と、２つのＮＦＥＴ  １０２０および１０２５とを備える２入力ＮＯＲゲート１０１０の一例を示す。この例では、ＮＯＲゲート１０１０は、入力１０３０と１０３２の両方がローに駆動される１つ（論理００）、入力１０３０と１０３２の両方がハイに駆動される１つ（論理１１）、ならびに入力１０３０と１０３２が反対に駆動される２つ（論理０１および１０）の、４つの異なる入力論理状態を有する。入力は、抵抗を介してその入力をグランドに結合することによってローに駆動され得、また入力は、抵抗を介してその入力を供給レイル１０２２に結合することによってハイに駆動され得る。
【００４９】
[0066]上述のモデリング技法のうちのいずれか１つが、それぞれの状態でのＮＯＲゲート１０１０の電圧に依存する静電容量を決定するために、ＮＡＮＤゲート１０１０に対して４つの論理状態のそれぞれについて実行され得る。図１１は、４つの異なる入力論理状態でのＮＯＲゲート１０１０の電圧に依存する静電容量の一例を示すグラフである。
【００５０】
[0067]したがって、上述のモデリング技法は、下流回路１２０内の、インバータ、ＮＡＮＤゲート、およびＮＯＲゲートを含む様々な論理デバイスの電圧に依存する静電容量を決定するために使用することができる。インバータ、ＮＡＮＤゲートおよびＮＯＲゲートは、下流回路内で様々な論理関数を実施するのに使用されることができる汎用論理回路セットを形成する。
【００５１】
[0068]１つの実施形態では、複数の論理デバイスの電圧に依存する静電容量は、複数の論理デバイスを備える下流回路１２０の電圧に依存する静電容量を決定するために、別々に決定され一緒に合計され得る。これは、本開示の実施形態では並列ＲＣ回路モデルを使用してそれぞれの論理デバイスをモデル化するので、可能である。結果として、論理デバイスの電圧依存の性静電容量は並列になり、したがって合計されることができる。デバイスごとに、下流回路１２０の最初に電力が供給されたときのデバイスの入力論理状態が決定され、決定された入力論理状態でのデバイスの電圧に依存する静電容量が、下流回路の電圧に依存する静電容量を決定するために使用される。すなわち、この実施形態は、多くの論理デバイスを備えるシステムの電圧に依存する静電容量を決定するための、計算効率のよい方法を提供する。
【００５２】
[0069]別の実施形態では、複数の論理デバイスを備える回路の電圧に依存する静電容量は、上述のモデリング技法のうちのいずれか１つを下流回路全体に対して実行することによって決定することができる。この実施形態では、それぞれの論理デバイスの入力論理状態は、回路が最初に電力が供給されたときのデバイスの入力論理状態設定される。
【００５３】
[0070]図１２は、本開示の実施形態による回路の電圧に依存する静電容量を決定するための方法１２００を示す。ステップ１２１０で、回路のパラメータが複数の異なる電圧のそれぞれにおいて測定される。たとえば、ある周波数範囲にわたる回路のインピーダンスが、それぞれの電圧において測定され得る。ステップ１２２０で、電圧ごとに、回路のＲＣモデルをその電圧での回路の測定されたパラメータにフィッティングすることによって、その電圧での回路の静電容量が決定される。たとえば、電圧ごとに回路のＲＣモデルが、その電圧での回路の測定インピーダンスにフィッティングされ得る。
【００５４】
[0071]別の実施形態では、下流回路１２０の電圧に依存する静電容量は、下流回路に結合されたＰＤＮのインパルス応答を測定することによって推定される。この関連で、図１３は、例示的な試験セットアップを示し、下流回路１２０はＰＤＮの抵抗器ＲおよびインダクタＬを介してＤＣ電力供給源によってバイアスがかけられ図１３において、下流回路１２０は電圧に依存するＲＣ回路として描かれている。この実施形態では、ＤＣ電力供給源は、複数の異なるＤＣ電圧を下流回路に印加する。それぞれのＤＣ電圧において、試験デバイスがＰＤＮをインパルス信号Ｉimpulseで励起し、結果となるインパルス応答を測定する。次に、下流回路１２０の静電容量は、次式を使用してＤＣ電圧ごとに推定され得る。
【数１０】
0006553057.tif 000011
ここで、ω0はそのＤＣ電圧での測定されたインパルス応答の共振周波数であり、ＬはＰＤＮのインダクタンスであり、ＣはそのＤＣ電圧での下流回路１２０の静電容量である。共振周波数は、測定されたインパルス応答のフーリエ変換を行うことによって決定され得る。
【００５５】
[0072]図１４は、ある特定のＤＣ電圧での下流回路１２０の静電容量を決定するための方法１４００を示し、下流回路１２０はＰＤＮに結合されている。ステップ１４１０で、ＰＤＮはそのＤＣ電圧のバイアスがかけられる。ステップ１４２０で、ＰＤＮ共振が励起される。これは、ＰＤＮをインパルス信号で励起することによって行われる。ステップ１４３０で、ＰＤＮのインパルス応答が測定される。ステップ１４４０で、測定されたインパルス応答に基づいて共振周波数が計算される。ステップ１４５０で、そのＤＣ電圧での下流回路１２０の静電容量が共振周波数に基づいて計算される。たとえば、静電容量は式（９）を使用して計算される。方法１４００は、複数のＤＣ電圧のそれぞれにおける下流回路１２０の静電容量を決定するために、したがって、下流回路１２０の電圧に依存する静電容量をキャラクタライズするために、複数の異なるＤＣ電圧のそれぞれについて繰り返され得る。
【００５６】
[0073]すなわち、本開示の実施形態によるモデリング技法では、下流回路の電圧に依存する静電容量をモデル化する。これは、回路設計者が、下流回路１２０が初めて起動されたときの下流回路１２０の静電容量をより正確に決定することを可能にし、したがって、上流回路１１５における電圧降下をある特定の電圧降下限度（たとえば、５％）以内になお保ちながら起動時間を低減させるように電力スイッチ１３０をよりよく最適化することを可能にする。たとえば、本開示の実施形態によるモデリング技法では、電力スイッチ１３０が初めてオンにされたときにＰＤＮから見た下流回路１２０の静電容量は、従来のモデリング技法と比較して小さいと決定する。この知識を用いて、電力スイッチ１３０の初期抵抗は、電圧降下を電圧降下限度（たとえば、５％）以内になお保ちながら、起動時間を低減させるために小さくされることができる。
【００５７】
[0074]この関連で、図１５は、本開示の実施形態によるモデリング技法を用いて決定することができる、電力スイッチ１３０の抵抗プロファイル１５１０の一例を示す。この実施形態で、抵抗プロファイル１５１０は、電力スイッチ１３０の抵抗を時間の関数として表す。抵抗プロファイル１５１０は第１の時間間隔Ｔ１と、第２の時間間隔Ｔ２と、第３の時間間隔Ｔ３とに分割され得る。
【００５８】
[0075]第１の時間間隔Ｔ１は、下流回路１２０の電力を供給するために電力スイッチ１３０が初めてオンにされた時刻に始まる。第１の時間間隔のあいだ、電力スイッチ１３０の抵抗は、比較的速い速度１５２０で減少する。たとえば、所定の電圧降下限度（たとえば、５％）に対し、電力スイッチ１３０の抵抗は、従来のモデリング技法を用いて決定されたであろう速度よりもずっと速い速度で減少し得る。これは、本開示の実施形態では、電力スイッチが初めてオンにされたときにＰＤＮから見た下流回路１２０の静電容量が小さく、したがって電力スイッチ１３０の抵抗が電圧降下限度以内になおとどまりながら、より速い速度で減少できることを正確に決定するからである。上で論じられたように、下流回路１２０の静電容量は、電力スイッチ１３０が初めてオンにされたとき、下流回路１２０の電源レイルが下流回路１２０内のトランジスタがオンになる電圧に達するのに十分なだけ長く電力スイッチがオンにされていたときより、小さい。
【００５９】
[0076]第１の時間間隔Ｔ１は、下流回路１２０の電源レイルが、下流回路内のトランジスタのしきい値電圧にほぼ等しい電圧に達した時刻に終わり得る。上で論じられたように、下流回路の静電容量は、ＰＤＮからみて、下流回路１２０内のトランジスタがオンになり、下流回路内のキャパシタまでの経路を開通するにつれて増大する。トランジスタのしきい値電圧は、トランジスタの絶対しきい値電圧の平均値を指し得る。
【００６０】
[0077]第２の時間間隔Ｔ２のあいだ、電力スイッチ１３０の抵抗は、第１の時間間隔Ｔ１と比較して遅い速度１５３０で減少する。たとえば、電力スイッチ１３０の抵抗は、５０％以上遅い速度で減少し得る。これは、下流回路の静電容量が、ＰＤＮから見て、第２の時間間隔Ｔ２のあいだ、第１の時間間隔Ｔ１と比較して大きいからである。たとえば、第２の時間間隔Ｔ２のほとんどまたは全部でのあいだ、下流回路１２０の電源レイルの電圧は、下流回路内のトランジスタのしきい値電圧を超える可能性があり、そのような場合において、トランジスタがオンにされる。結果として、下流回路の静電容量は、ＰＤＮから見て、第２の時間間隔Ｔ２のほとんどまたは全部のあいだ、その最終値に近くなり得る。
【００６１】
[0078]第２の時間間隔Ｔ２は、下流回路１２０の電源レイルの電圧が基準の供給電圧に近い電圧に落ち着いた時刻に終わり得る。たとえば、第２の時間間隔Ｔ２は、下流回路１２０の供給電圧と基準の供給電圧との間の電圧差がほぼ電圧降下限度以下になったときに終わり得る。
【００６２】
[0079]第３の時間間隔Ｔ３のあいだ、電力スイッチ１３０の抵抗は、第２の時間間隔Ｔ２および第１の時間間隔Ｔ１よりも速い速度１５４０で減少し得る。これは、電圧降下が下流回路１２０の供給電圧と基準の供給電圧との間の電圧差に制限されるからである。すなわち、電圧差が小さいときは、電力スイッチ１３０の抵抗の低下が大きくても、小さい電圧降下しか生じない。
【００６３】
[0080]図１６は、本開示の実施形態による、図１５に示された抵抗プロファイル１５１０を実施するための電力スイッチ１６０５の一例を示す。電力スイッチ１６０５は、第１のスイッチ回路１６１０と、第２のスイッチ回路１６３０と、第３のスイッチ１６５０とを備える。
【００６４】
[0081]第１のスイッチ回路１６１０は、抵抗プロファイル１５１０の第１の時間間隔Ｔ１に対応する部分を実施し、スイッチ１６１５−１から１６１５−６の第１の組と、遅延要素１６１２−１から１６１２−５の第１の組とを備える。図を簡単にするために図１６には６つのスイッチが示されているが、スイッチ１６１５−１から１６１５−６の第１の組はもっと多くのスイッチ（たとえば、数百または数千のスイッチ）を備え得ることを理解されたい。スイッチ１６１５−１から１６１５−６のそれぞれは、上流回路１１５と下流回路１２０の間に結合される。図１６は原寸に比例して描かれていなく、スイッチのサイズは、図を簡単にするために上流回路１１５および下流回路１２０に対して誇張されていることを理解されたい。図１６に示された例では、スイッチ１６１５−１から１６１５−６のそれぞれは、ＰＦＥＴを用いて実施される。遅延要素１６１２−１から１６１２−５は直列に結合され、それぞれの遅延要素１６１２−１から１６１２−５は、スイッチ１６１５−１から１６１５−６のうちの１つのゲートに結合される。
【００６５】
[0082]下流回路１２０の電力を供給するために電力スイッチ１６０５がオンにされるべきとき、電源管理回路１６０６が、スイッチ１６１５−１から１６１５−６の第１の組をオンにし始めるために、遅延要素１６１２−１から１６１２−５の第１の組に信号１６０８を入力する。信号が延要素１６１２−１から１６１２−５の第１の組を通って伝わるにつれて、遅延要素１６１２−１から１６１２−５は、スイッチ１６１５−１から１６１５−６を順次オンにする。オンになる隣接スイッチ間の遅延は、その隣接スイッチ間の遅延要素の遅延にほぼ等しい。たとえば、オンになるスイッチ１６１５−１と１６１５−２の間の遅延は、遅延要素１６１２−１の遅延にほぼ等しい。図を簡単にするために図１６の例では、一度に１つのスイッチがオンにされるとして示されているが、多数のスイッチを一度にオンにできることを理解されたい（たとえば、第１のスイッチ回路１６１０が数百または数千のスイッチを備える場合）。
【００６６】
[0083]第２のスイッチ回路１６３０は、抵抗プロファイル１５１０の第２の時間間隔Ｔ２に対応する部分を実施し、スイッチ１６３５−１から１６３５−６の第２の組と、遅延要素１６３２−１から１６３２−５の第２の組とを備える。図を簡単にするために図１６には６つのスイッチが示されているが、スイッチ１６３５−１から１６３５−６の第２の組はもっと多くのスイッチ（たとえば、数百または数千のスイッチ）を備え得ることを理解されたい。また、スイッチの第１および第２の組は異なる数のスイッチを有し得ることも理解されたい。スイッチ１６３５−１から１６３５−６のそれぞれは、上流回路１１５と下流回路１２０の間に結合される。図１６に示された例では、スイッチ１６３５−１から１６３５−６のそれぞれは、ＰＦＥＴを用いて実施される。遅延要素１６３２−１から１６３２−５は直列に結合され、それぞれの遅延要素１６３２−１から１６３２−５の出力は、スイッチ１６３５−１から１６３５−６のうちの１つのゲートに結合される。
【００６７】
[0084]スイッチ１６１５−１から１６１５−６の第１の組がオンにされた後で、スイッチ１６３５−１から１６３５−６の第２の組をオンにし始めるために、信号１６２８が遅延要素１６３２−１から１６３２−５の第２の組に入力される。信号１６２８は、スイッチ１６１２−１から１６１２−５の第１の組によって出力される信号の遅延されたバージョンであり得る。たとえば、遅延要素１６１２−１から１６１２−５の第１の組によって出力された信号は、遅延要素１６２０によって遅延された後に、遅延要素１６３２−１から１６３２−５の第２の組に入力され得る。あるいは、遅延要素１６１２−１から１６１２−５の第１の組によって出力された信号は、スイッチ１６１５−１から１６１５−６の第１の組がオンにされたことの確認として電源管理回路１６０６へ戻して入力され得、電源管理回路１６０６は、スイッチ１６３５−１から１６３５−６の第２の組をオンにし始めるために、時間設定した遅延の後に信号１６２８を立ち上げ得る。信号１６２８が遅延要素１６３２−１から１６３２−５の第２の組を通って伝わるにつれて、遅延要素１６３２−１から１６３２−５は、スイッチ１６３５−１から１６３５−６を順次オンにする。
【００６８】
[0085]第３のスイッチ１６５０は、抵抗プロファイル１５１０の第３の時間間隔Ｔ３に対応する部分を実施する。第３のスイッチ１６５０は、上流回路１１５と下流回路１２０の間に結合される。第３のスイッチ１６５０は、１つまたは複数の強いスイッチ（低抵抗スイッチ）を使用して実施することができ、それぞれの強いスイッチは、スイッチの第１および第２の組内のスイッチそれぞれよりもずっと低い抵抗（すなわち、ずっと高いコンダクタンス）を有し得る。
【００６９】
[0086]スイッチ１６３５−１から１６３５−６の第２の組がオンにされた後、信号１６５８が、第３のスイッチ１６５０をオンにするために、第３のスイッチ１６５０に入力される。信号１６５８は、遅延要素１６３２−１から１６３２−５の第２の組によって出力される信号の遅延されたバージョンであり得る。たとえば、遅延要素１６３２−１から１６３２−５の第２の組によって出力される信号は、遅延要素１６４０によって遅延された後に、第３のスイッチ１６５０に入力され得る。あるいは、遅延要素１６３２−１から１６３２−５の第２の組によって出力された信号は、スイッチ１６３５−１から１６３５−６の第２の組がオンにされたことの確認として電源管理回路１６０６へ戻して入力され得、電源管理回路１６０６は、第３のスイッチ１６５０をオンにするための時間設定した遅延の後に信号１６５８を立ち上げることができる。第３のスイッチ１６５０が複数の強いスイッチを有する例では、強いスイッチはほぼ同時に転じられ得、あるいは強いスイッチは、遅延要素の組を使用して順次にオンにされ得る。
【００７０】
[0087]すなわち、電力スイッチ１６０５は可変抵抗を有し、所定の時刻における電力スイッチ１６０５の抵抗は、所定の時刻にオンにされるスイッチ１６１５−１から１６１５−６と、１６３５−１から１６３５−６と、１６５０とに依存する。この抵抗は、スイッチのすべてがオンにされたときに最小になる。遅延要素１６１２−１から１６１２−５、１６２０、１６３２−１から１６３２−５、および１６４０は、電力供給のあいだスイッチ１６１５−１から１６１５−６と、１６３５−１から１６３５−６と、１６５０とをオンにするためのタイミングシーケンスを制御し、したがって、電力供給のあいだ電力スイッチ１６０５の抵抗を制御する。すなわち、遅延要素１６１２−１から１６１２−５、１６２０、１６３２−１から１６３２−５、および１６４０は、電力供給のあいだ電力スイッチ１６０５の抵抗を制御するように構成されたスイッチ制御回路を形成し得る。
【００７１】
[0088]上で論じられたように、第１の時間間隔Ｔ１のあいだ、電力スイッチ１３０の抵抗は、第２の時間間隔Ｔ２と比較して速い速度で減少する。これは、本開示の様々な実施形態による図１６の電力スイッチ１６０５を使用して実施され得る。
【００７２】
[0089]１つの実施形態では、スイッチ１６１５−１および１６１５−６の第１の組内の各スイッチの抵抗は、スイッチ１６３５−１から１６３５−６の第２の組内の各スイッチの抵抗よりも低くされ得る。結果として、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチのうちの１つがオンになると、電力スイッチ１６０５の抵抗は、スイッチ１６３５−１から１６３５−６の第２の組内のスイッチのうちの１つがオンになるときよりも大きく低下する。
【００７３】
[0090]別の実施形態では、遅延要素１６１２−１から１６１２−５の第１の組内の各遅延要素の遅延は、遅延要素１６３２−１から１６３２−５の第２の組内の各遅延要素の遅延よりも短いことがあり得る。これは、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチを、スイッチ１６３５−１から１６３５−６の第２の組内のスイッチと比較して速い速度でオンにさせ、したがって、電力スイッチ１６０５の抵抗を速い速度で低下させる。この実施形態では、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチのそれぞれが、スイッチ１６３５−１から１６３５−６の第２の組内のスイッチのそれぞれとほぼ同じ抵抗を有し得る。
【００７４】
[0091]別の実施形態では、スイッチ１６１５−１から１６１５−６の第１の組内の２つ以上のスイッチは、並行して一度にオンされ得、その一例が図１７に示されている。この例では、第１のスイッチ回路１７１０が遅延要素１７１２−１から１７１２−２の組を備え、それぞれの遅延要素の出力がスイッチのうちの２つを並行してオンにする。第１の時間間隔Ｔ１のあいだにスイッチのうちの２つ以上を並行して一度にオンにすることによって、電力スイッチ１７０５の抵抗は、より速い速度で第１の時間間隔Ｔ１のあいだに減少する。この実施形態では、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチのそれぞれは、スイッチ１６３５−１から１６３５−６の第２の組内のスイッチのそれぞれとほぼ同じ抵抗を有し得る。
【００７５】
[0092]スイッチ１６３５−１から１６３５−６の第２の組内の２つ以上のスイッチはまた、並行して一度にオンにされ得ることを理解されたい。この場合、スイッチ１６３５−１から１６３５−６の第２の組と比較して、スイッチ１６１５−１から１６１５−６の第１の組内のより多数のスイッチが一度にオンにされ得る。たとえば、スイッチ１６３５−１から１６３５−６の第２の組と比較して２倍も多い、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチを一度にオンにされ得る。
【００７６】
[0093]上で論じられた実施形態のうちの任意の２つ以上が、第２の時間間隔Ｔ２と比較して、第１の時間間隔Ｔ１のあいだにより速い速度で電力スイッチの抵抗を減少させるために、組み合わせて使用される得ることを理解されたい。たとえば、スイッチ１６１５−１から１６１５−６の第１の組内のスイッチは、スイッチ１６３５−１から１６１５−６の第２の組内のスイッチよりも低い抵抗を有することも、速い速度でオンになることもできる。
【００７７】
[0094]抵抗プロファイル１５１０は、図を簡単にするために図１５では区分線形であるとして示されているが、抵抗プロファイル１５１０はこの例に限定されないことを理解されたい。たとえば、電力スイッチ１３０の抵抗は、各時間間隔のうちの１つの中で一定の速度で減少する必要がない。この例では、ある時間間隔のあいだに電力スイッチ１３０の抵抗が減少する速度は、その抵抗が減少する平均速度によって与え得、それは次式の通りに表すことができる。
【数１１】
0006553057.tif 000012
ここで、ｒavgはその時間間隔のあいだに抵抗が減少する平均速度であり、ΔＲはその時間間隔全体にわたる抵抗の低下であり、ΔＴは時間間隔の継続時間である。第１の時間間隔Ｔ１では、抵抗の低下ΔＲは、第１の時間間隔Ｔ１中の最初のスイッチがオンになった後の電力スイッチの抵抗と、第１の時間間隔Ｔ１のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗との差によって与えられ得る。これは、電力スイッチ１３０のオフ抵抗が計算に含まれないように行われ得る。
【００７８】
[0095]第２の時間間隔Ｔ２について、抵抗の低下ΔＲは、第２の時間間隔Ｔ２のあいだに最初のスイッチがオンになった後の電力スイッチの抵抗と、第２の時間間隔Ｔ２のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗との差によって与えられ得る。あるいは、第２の時間間隔Ｔ２について、抵抗の低下ΔＲは、第１の時間間隔Ｔ１のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗と、第２の時間間隔Ｔ２のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗との差によって与えられ得る。
【００７９】
[0096]第３の時間間隔Ｔ３について、抵抗の低下ΔＲは、第３の時間間隔Ｔ３のあいだに最初のスイッチがオンになった後の電力スイッチの抵抗と、第３時間間隔Ｔ３のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗との差によって与えられ得る。あるいは、第３の時間間隔Ｔ３では、抵抗の低下ΔＲは、第２の時間間隔Ｔ２のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗と、第３の時間間隔Ｔ３のあいだに最後のスイッチがオンになった後の電力スイッチの抵抗との差によって与えられ得る。
【００８０】
[0097]上で論じられたように、第１の時間間隔Ｔ１と第２の時間間隔Ｔ２との間の境界は、下流回路１２０の電圧が下流回路１２０内のトランジスタのしきい値電圧にほぼ等しくなる時刻と一致し得る。一般に、この境界は、電圧がしきい値電圧のある百分率（たとえば、しきい値電圧の７０％以上、しきい値電圧の８０％以上、またはしきい値電圧の９０％以上）になる時刻と一致し得る。
【００８１】
[0098]上で論じられたように、第２の時間間隔Ｔ２と第３の時間間隔Ｔ３との間の境界は、下流回路１２０の電圧が基準の供給電圧に近い電圧に落ち着く時刻に一致し得る。一般に、この境界は、電圧がしきい値電圧基準の供給電圧のある百分率（たとえば、基準の供給電圧の９０％以上）になる時刻と一致し得る。
【００８２】
[0099]図１８Ａおよび図１８Ｂは、本開示の実施形態によるシステムにおけるパワーゲーティングのための方法１８００を示す。回路（たとえば、下流回路１２０）と、この回路と電力供給源の間に結合された電力スイッチ（たとえば、電力スイッチ１３０）とを備えるシステム。
【００８３】
[0100]図１８Ａに示されるように、ステップ１８１０で、電力スイッチは回路が不活性状態から起動されるべきときにオンにされる。ステップ１８１０はさらに、図１８Ｂに示されるステップ１８１０Ａおよび１８１０Ｂを備える。ステップ１８１０Ａで、電力スイッチの抵抗は、第１の時間間隔のあいだに第１の速度で減少させる。ステップ１８１０Ｂで、電力スイッチの抵抗は、第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で減少させられ、ここにおいて、第１の速度は第２の速度よりも大きく、第１と第２の時間間隔との間の境界は、回路の電圧が回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する。上で論じられたように、トランジスタのしきい値電圧は、トランジスタの絶対閾値電圧の平均値を指し得る。
【００８４】
[0101]当業者には、本明細書に記載の回路が多様なトランジスタタイプを使用して実現され得ること、したがって、図に示された特定のトランジスタタイプに限定されないことが理解されよう。たとえば、バイポーラ接合トランジスタ、接合電界効果トランジスタ、または他の任意のトランジスタタイプを使用することができる。当業者にはまた、本明細書に記載の回路が、ＣＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムひ素（ＧａＡｓ）などの様々なＩＣ製法技術を用いて製造され得ることが理解されよう。
【００８５】
[0102]当業者にはまた、本明細書に記載の方法（たとえば、回路の電圧に依存する静電容量をモデル化するための方法）が、その方法を実行するためのプロセッサ（たとえば、汎用プロセッサ）によって実行可能であるコード（命令）をコンピュータプログラムが備える、コンピュータ可読媒体に格納されているコンピュータプログラム（たとえば、ソフトウェア）の形で具現化され得ることが理解されよう。コンピュータ可読媒体は、ＲＡＭメモリ、フラッシュメモリ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、もしくは他の光ディスク記憶装置、または当技術分野で知られているコンピュータ可読媒体の他の任意の形を備えることができる。
【００８６】
[0103]本開示の前記の説明は、当技術分野の当業者が本開示を作製または使用できるようにするために提供されている。本開示に対する様々な修正が当業者には容易に明らかになるであろうし、本明細書において定義された一般的な原理は、本開示の趣旨および範囲から逸脱することなく、他の変形形態に適用することができる。すなわち、本開示は、本明細書に記載された例に限定されるものではなく、本明細書において開示された原理および新規の特徴と一致する最も広い範囲が与えられるものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路の電圧に依存する静電容量を決定するための方法であって、
複数の電圧のそれぞれにおいて前記回路のパラメータを測定することと、
それぞれの電圧について、前記回路の抵抗−キャパシタ（ＲＣ）モデルを前記電圧における前記回路の測定されたパラメータにフィッティングすることによって、前記電圧における前記回路の静電容量を決定することと、
を備える、方法。
［Ｃ２］
それぞれの電圧における前記回路の前記パラメータが、前記電圧における前記回路のインピーダンスを備える、Ｃ１に記載の方法。
［Ｃ３］
それぞれの電圧における前記回路の前記静電容量を決定することが、前記電圧における前記回路の測定されたインピーダンスと前記ＲＣモデルのインピーダンスとの間の誤差を最小にする静電容量を決定することを備える、Ｃ２に記載の方法。
［Ｃ４］
それぞれの電圧における前記回路の前記パラメータを測定することが、
前記電圧における前記回路のＳパラメータを測定することと、
前記電圧における前記回路の前記Ｓパラメータを前記電圧における前記回路の前記インピーダンスに変換することと、
を備える、Ｃ２に記載の方法。
［Ｃ５］
それぞれの電圧における前記回路の前記静電容量を決定することが、
前記電圧における前記測定されたパラメータを極の式に変換することと、
前記ＲＣモデルの極を前記極の式にフィッティングすることと、
を備える、Ｃ１に記載の方法。
［Ｃ６］
システムであって、
回路と、
前記回路が活性状態にあるときに前記回路を電力供給源に接続するように、および前記回路が不活性状態にあるときに前記回路を前記電力供給源から切り離すように構成された電力スイッチ、ここにおいて、前記電力スイッチが可変な抵抗を有する、と、
第１の時間間隔のあいだに第１の速度で前記電力スイッチの前記抵抗を減少させ、前記第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で前記電力スイッチの前記抵抗を減少させることによって、前記不活性状態から前記活性状態へと前記回路の電力が増加するように電源回路の抵抗を制御するように構成されたスイッチ制御回路、ここにおいて、前記第１の速度が前記第２の速度よりも大きく、前記第１と第２の時間間隔との間の境界が、前記回路の電圧が前記回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する、と、
を備えるシステム。
［Ｃ７］
前記第１の速度が前記第２の速度の少なくとも２倍である、Ｃ６に記載のシステム。
［Ｃ８］
前記スイッチ制御回路が、前記第２の時間間隔の後に続く第３の時間間隔のあいだに第３の速度で前記電力スイッチの前記抵抗を減少させるように構成され、前記第３の速度が前記第１および第２の速度よりも大きい、Ｃ６に記載のシステム。
［Ｃ９］
前記第２と第３の時間間隔との間の境界が、前記回路の電圧が前記電力供給源の基準の供給電圧の９０パーセント以上になる時刻と一致する、Ｃ８に記載のシステム。
［Ｃ１０］
前記電力スイッチが第１の複数のスイッチと、第２の複数のスイッチとを備え、前記スイッチ制御回路が、前記第１の時間間隔のあいだに前記第１の複数のスイッチをオンにするように、ならびに前記第２の時間間隔のあいだに前記第２の複数のスイッチをオンにするように構成される、Ｃ６に記載のシステム。
［Ｃ１１］
前記第１の複数のスイッチが前記第２の複数のスイッチよりも速い速度でオンにされる、Ｃ１０に記載のシステム。
［Ｃ１２］
前記第１の複数のスイッチ中の少なくとも２つのスイッチが並行してオンにされる、Ｃ１０に記載のシステム。
［Ｃ１３］
前記第１の複数のスイッチのそれぞれが、前記第２の複数のスイッチのそれぞれよりも低い抵抗を有する、Ｃ１０に記載のシステム。
［Ｃ１４］
回路と、前記回路と電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための方法であって、
前記回路が不活性状態から起動されるべきときに前記電力スイッチをオンにすることを備え、ここにおいて、前記電力スイッチをオンにすることが、
第１の時間間隔のあいだに第１の速度で前記電力スイッチの抵抗を減少させることと、
前記第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で前記電力スイッチの前記抵抗を減少させること、ここにおいて、前記第１の速度が前記第２の速度よりも大きく、前記第１と第２の時間間隔との間の境界が、前記回路の電圧が前記回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する、と、
を備える、方法。
［Ｃ１５］
前記第１の速度が前記第２の速度の少なくとも２倍である、Ｃ１４に記載の方法。
［Ｃ１６］
前記第２の時間間隔の後に続く第３の時間間隔のあいだに第３の速度で前記電力スイッチの前記抵抗を減少させること、ここにおいて、前記第３の速度が前記第１および第２の速度よりも大きい、
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記第２と第３の時間間隔との間の境界が、前記回路の電圧が前記電力供給源の基準の供給電圧の９０パーセント以上になる時刻と一致する、Ｃ１６に記載の方法。
［Ｃ１８］
前記電力スイッチが第１の複数のスイッチと、第２の複数のスイッチとを備え、前記方法がさらに、
前記第１の時間間隔のあいだに前記第１の複数のスイッチをオンにすることと、
前記第２の時間間隔のあいだに前記第２の複数のスイッチをオンにすることと、
を備える、Ｃ１４に記載の方法。
［Ｃ１９］
前記第１の複数のスイッチが前記第２の複数のスイッチよりも速い速度でオンにされる、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１の複数のスイッチ中の少なくとも２つのスイッチが並行してオンにされる、Ｃ１８に記載の方法。
［Ｃ２１］
前記第１の複数のスイッチのそれぞれが、前記第２の複数のスイッチのそれぞれよりも低い抵抗を有する、Ｃ１８に記載の方法。
［Ｃ２２］
回路と、前記回路と電力供給源の間に結合された電力スイッチとを備えるシステムにおけるパワーゲーティングのための装置であって、前記装置は、
前記回路が不活性状態から起動されるべきときに前記電力スイッチをオンにするための手段を備え、ここにおいて、前記電力スイッチをオンにするための前記手段が、
第１の時間間隔のあいだに第１の速度で前記電力スイッチの抵抗を減少させるための手段と、
前記第１の時間間隔のすぐ後に続く第２の時間間隔のあいだに第２の速度で前記電力スイッチの前記抵抗を減少させるための手段、ここにおいて、前記第１の速度が前記第２の速度よりも大きく、前記第１と第２の時間間隔との間の境界が、前記回路の電圧が前記回路内のトランジスタのしきい値電圧にほぼ達する時刻と一致する、と、
を備える、装置。
［Ｃ２３］
前記第１の速度が前記第２の速度の少なくとも２倍である、Ｃ２２に記載の装置。
［Ｃ２４］
前記第２の時間間隔の後に続く第３の時間間隔のあいだに第３の速度で前記電力スイッチの前記抵抗を減少させるための手段、ここにおいて、前記第３の速度が前記第１および第２の速度よりも大きい、
をさらに備える、Ｃ２２に記載の装置。
［Ｃ２５］
前記第２と第３の時間間隔との間の境界が、前記回路の電圧が前記電力供給源の基準の供給電圧の９０パーセント以上になる時刻と一致する、Ｃ２４に記載の装置。
［Ｃ２６］
前記電力スイッチが第１の複数のスイッチと、第２の複数のスイッチとを備え、前記装置がさらに、
前記第１の時間間隔のあいだに前記第１の複数のスイッチをオンにするための手段と、
前記第２の時間間隔のあいだに前記第２の複数のスイッチをオンにするための手段と、
を備える、Ｃ２２に記載の装置。
［Ｃ２７］
前記第１の複数のスイッチが前記第２の複数のスイッチよりも速い速度でオンにされる、Ｃ２６に記載の装置。
［Ｃ２８］
前記第１の複数のスイッチ中の少なくとも２つのスイッチが並行してオンにされる、Ｃ２６に記載の装置。
［Ｃ２９］
前記第１の複数のスイッチのそれぞれが、前記第２の複数のスイッチのそれぞれよりも低い抵抗を有する、Ｃ２６に記載の装置。
【図１】
0006553057.tif 000013
【図２】
0006553057.tif 000014
【図３】
0006553057.tif 000015
【図４】
0006553057.tif 000016
【図５】
0006553057.tif 000017
【図６Ａ】
0006553057.tif 000018
【図６Ｂ】
0006553057.tif 000019
【図７】
0006553057.tif 000020
【図８】
0006553057.tif 000021
【図９】
0006553057.tif 000022
【図１０】
0006553057.tif 000023
【図１１】
0006553057.tif 000024
【図１２】
0006553057.tif 000025
【図１３】
0006553057.tif 000026
【図１４】
0006553057.tif 000027
【図１５】
0006553057.tif 000028
【図１６】
0006553057.tif 000029
【図１７】
0006553057.tif 000030
【図１８Ａ】
0006553057.tif 000031
【図１８Ｂ】
0006553057.tif 000032