(57)【特許請求の範囲】
【請求項１】
アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路であって、前記集積回路が、
第１のポリシリコン電極と、
前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜と、
前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜と、
金属を含み、或る導体レベルに形成される第１の導電プレートであって、前記第１のポリシリコン電極の第１の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第１の導電プレートと、
直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し、前記第１のポリシリコン電極と同じポリシリコン層から形成される、第２のポリシリコン電極と、
金属を含み、前記導体レベルに形成される第２の導電プレートであって、前記第２のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第２のポリシリコン電極の前記被覆部分と直に接する、前記第２の導電プレートと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第１及び第２の導電プレートが金属窒化物で構成される、集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記金属窒化物が窒化タンタルである、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記金属シリサイドがコバルトシリサイドである、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記キャパシタ誘電体膜が、窒化ケイ素の第１の層と、前記窒化ケイ素の第１の層に重なる二酸化ケイ素の第１の層と、前記二酸化ケイ素の第１の層に重なる窒化ケイ素の第２の層とを含む、集積回路。
【請求項６】
請求項５に記載の集積回路であって、
前記キャパシタ誘電体膜の前記窒化ケイ素の第１の層が、前記シリサイドブロック膜の前記窒化ケイ素の層に直接的に重なる、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
半導体表面の第１及び第２のアクティブ領域と、
前記半導体表面の前記第１及び第２のアクティブ領域の上に配置されるゲート誘電体膜と、
前記第２のアクティブ領域内に形成されるソース及びドレインのドープされた領域と、
を更に含み、
第１のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第１のアクティブ領域の上に延び、それとの間に前記ゲート誘電体膜を備える、第２の部分を有し、
前記第１のポリシリコン電極が、前記ソース及びドレインのドープされた領域の間の前記半導体表面の上に延び、トランジスタゲート電極として機能する、第３の部分を有する、集積回路。
【請求項８】
請求項７に記載の集積回路であって、
前記半導体表面の第３のアクティブ領域を更に含み、
第２のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第３のアクティブ領域の上に延び、それとの間に配置される前記ゲート誘電体膜を備える、第４の部分を有する、集積回路。
【請求項９】
ボディの半導体表面において形成されるアナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を作製する方法であって、
前記半導体表面の位置に隔離誘電体構造を形成することであって、前記隔離誘電体構造が、それら間の前記表面のアクティブ領域を画定する、前記隔離誘電体構造を形成するステップと、
その後、多結晶シリコンで構成される電極層を全体に形成するステップと、
その後、前記電極層上に、窒化ケイ素の第１の層の下にある二酸化ケイ素の第１の層を含むシリサイドブロック膜を堆積するステップと、
露出された表面に前記窒化ケイ素の第１の層を備える第１の電極に対応する前記電極層の一部の上に前記シリサイドブロック膜が残り、第２の電極に対応する前記電極層の一部から前記シリサイドブロック膜が除去されるように、前記電極層の一部から前記シリサイドブロック膜を選択的に除去するステップと、
その後、金属シリサイドを形成するために、前記第２の電極に対応する前記一部を含む、前記多結晶シリコン電極層の露出された部分を金属と反応させるステップと、
その後、キャパシタ誘電体層を全体に堆積するステップと、
その後、金属を含む導体層を堆積するステップと、
隔離誘電体構造に重なる位置において前記第１の電極の一部に重なり、それとの間に前記キャパシタ誘電体層と前記シリサイドブロック膜とを備える、第１の導電プレートを画定するように、及び、前記第２の電極の一部に重なり、それとの間に前記キャパシタ誘電体層を備える、第２の導電プレートを画定するように、前記導体層の一部を除去するステップと、
を含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記反応させるステップの前に、前記金属の層を全体に形成するステップを更に含む、方法。
【請求項１１】
請求項１０に記載の方法であって、
前記反応させるステップの後に、前記金属の非シリサイド部分を除去するステップを更に含む、方法。
【請求項１２】
請求項１０に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記金属の層を形成するステップの前に、表面クリーンアップを行なうステップを更に含む、方法。
【請求項１３】
請求項９に記載の方法であって、
前記シリサイドブロック層を堆積するステップの前に、前記第１及び第２の電極を画定するように前記電極層の一部を除去するステップを更に含み、前記第１の電極が隔離誘電体構造に重なる一部を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記シリサイドブロック層を堆積するステップが、
前記第１及び第２の電極の上に前記二酸化ケイ素の第１の層を形成することと、
前記二酸化ケイ素の第１の層の上に前記窒化ケイ素の第１の層を堆積することと、
を含み、
前記選択的に除去するステップが、前記二酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とが前記第１の電極の上に残るように、前記第２の電極から前記二酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とを除去する、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記二酸化ケイ素の第１の層を形成するステップの後に、前記二酸化ケイ素の第１の層をアニールするステップを更に含む、方法。
【請求項１６】
請求項９に記載の方法であって、
前記導体層が金属窒化物を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記金属窒化物が窒化タンタルである、方法
【請求項１８】
請求項９に記載の方法であって、
前記反応させるステップが、コバルトシリサイドを形成するように、前記第２の電極の多結晶シリコンをコバルトと反応させる、方法。
【請求項１９】
請求項９に記載の方法であって、
前記アクティブ領域の上にゲート誘電体層を形成するステップと、
アクティブ領域に重なる複数の部分を有する第１の電極を形成するステップと、
第１のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にソース及びドレイン領域を形成するステップと、
を更に含む、方法。
【請求項２０】
請求項１９に記載の方法であって、
前記第１の電極の少なくとも一部が、第２及び第３のアクティブ領域に重なり、
前記ソース及びドレイン領域を形成するステップが、前記第２及び第３のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にもソース及びドレイン領域を形成する、方法。
【請求項２１】
請求項９に記載の方法であって、
前記キャパシタ誘電体膜を堆積するステップが、
窒化ケイ素の第２の層を全体に堆積することと、
その後、二酸化ケイ素の第２の層を全体に堆積することと、
その後、窒化ケイ素の第３の層を全体に堆積することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路に関し、より詳細には、アナログ電圧レベルを定義するキャパシタ構造を含む集積回路に関する。
【背景技術】
【０００２】
重要なタイプの半導体集積回路は、入出力信号及び情報がアナログドメインで通信及び処理されるアナログ回路機能を実装する回路である。典型的に、アナログ集積回路機能は、オンチップで設定及びレギュレートされる基準レベル（電圧及び電流）に依存する。アナログ集積回路が適切に機能すること、特に、電源電圧、温度、及びその他の動作条件における変動に際しても適切に機能することは、そのような変動の際の基準電圧及び電流の安定性に大きく依存することが多い。しかしながら、集積回路の物理パラメータに反映される製造上のばらつきがそれらの集積回路で生成される基準レベルに影響を与え得る。従って、多くのアナログ集積回路は、集積回路内の他の回路機能と同様に、オンチップ精密基準回路を「トリミング」又は調整するためのなんらかの機能を含む。典型的に、トリミングは製造された生（raw）回路の性能の電気的測定、又はその他の評価の後、製造元において行なわれる。
【０００３】
近年、プログラマブル不揮発性メモリ要素は、例えばヒューズ又はアンチヒューズの交換の際の、トリミング要素として用いられるものと考えられてきた。これらの不揮発性メモリ要素の例としては、トランジスタの状態がフローティングキャパシタプレート等のフローティングゲート電極においてトラップされる電荷によって定義されるフローティングゲート金属酸化物半導体（ＭＯＳ）トランジスタが含まれる。このデバイスのプログラミングは、ファウラーノルドハイムトンネリング、及びホットキャリア注入等のメカニズムを介して達成される。フローティングゲート構造のプログラミングは、最近のプログラミング手法に従って電荷をプログラム可能な精度であるため、及び、プログラミング演算が純粋に電気的手段のみにより実行され得るため、トリミング技法として魅力的である。
【０００４】
しかしながら、フローティングゲート要素による回路パラメータのトリミングは、トリミングが製造時にのみ行われ得ることを考慮すると、トラップされた電荷をデバイスの寿命の間フローティングゲートで保持することを必要とする。アナログ集積回路における従来のキャパシタ誘電体膜は、時間と共に或る程度のリークを示すことが観察されている。そのような従来のキャパシタ誘電体の一例は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）によって堆積された窒化ケイ素である。このように、従来のアナログ回路でのフローティングゲートキャパシタ技術の利用は、特にプログラマブルキャパシタのための誘電体膜の堆積、付加的な導体層の堆積及びパターニング等の付加的なコストのかかるプロセスを必要とし得る。
【０００５】
Ａｈｕｊａ等の「超精密５００−ｎＡ  ＣＭＯＳフローティングゲートアナログ電圧基準」、J. Solid-State Circ、Vol.40、No.12(IEEE, December 2005)、pp.2364-72は、精密アナログ基準回路でのフローティングゲート技術の利用を記載している。この文献では、フローティングゲートデバイスが、ダブルレベルポリシリコンデバイスとして構成されている。２つのポリシリコンレベル間のトンネリング領域は、４００Åの二酸化ケイ素膜として形成される。別個のトンネリング酸化物膜を堆積する必要があるとすると、この構造に実装される製造プロセスは、相対的に高価であると考えられる。また、このアプローチは、相対的に厚いトンネリング酸化物膜を用い、その結果、単位面積当たりの静電容量が相対的に小さくなる。
【非特許文献１】Ahuja et al, "A Very High Precision 500-nA CMOS Floating-Gate Analog Voltage Reference", J. Solid-State Circ, Vol. 40, No. 12 (IEEE, December 2005), pp. 2364 - 72
【０００６】
参照として本願に組み込まれる、同時継続中の本発明の譲受人に譲渡された、２０１１年３月２３日出願の米国特許出願、出願番号１３／０７０，２２２、発明の名称「アナログフローティングゲート集積回路のための低リークキャパシタ」、は集積回路におけるアナログフローティングゲート電極を記載している。その中に記載されるように、アナログフローティングゲート電極は、トランジスタゲート電極、メタル・ツー・ポリ（metal-to-poly）ストレージキャパシタのプレート、及び、ポリ・ツー・アクティブ（poly-to-active）トンネリングキャパシタのプレートとして機能する部分を備える、単一の多結晶シリコンゲート要素として形成される。シリサイドブロック二酸化ケイ素は、電極へのシリサイド被覆（cladding）の形成をブロックし、一方、集積回路の他のポリシリコン構造はシリサイド被覆される。
【特許文献１】米国特許出願願番号１３／０７０，２２２号
【発明の概要】
【０００７】
記載の実施形態では、アナログ製造プロセスフローにおける後続のプロセスを考慮して堅牢なデータ保持能力を有する、アナログ回路のためのプログラマブルフローティングゲート要素、及びその作製方法が提供される。
【０００８】
実施形態では、フローティングゲート要素が、長期に亘り低リークを示すキャパシタのプレートを含む、上記のような要素及び方法が提供される。
【０００９】
実施形態では、同一集積回路に形成されるキャパシタの母集団のうちで、及び集積回路の母集団に対して、一貫したデータ保持能力が提供される、上記のような要素及び方法が提供される。
【００１０】
実施形態では、フローティングゲート要素と同一レベルにおけるプレートを備える他のキャパシタが単位面積当たり高静電容量を有する、上記のような要素及び方法が提供される。
【００１１】
実施形態では、高電圧回路用途に適合する上記のような要素及び方法が提供される。
【００１２】
実施形態が、ポリシリコンゲート電極と、コバルトシリサイド等の金属シリサイドで被覆されたキャパシタプレートとを備える高性能回路を含む集積回路、及びそれを製造する方法に実装され得る。そのような集積回路において、同一ポリシリコンゲートレベルのフローティングゲート電極が、シリサイドブロック膜によって、直接反応シリサイド化から保護される。フローティングゲート電極の一部が、それらの間にゲート誘電体を備えてアクティブ領域に重なり、ストレージキャパシタのプレートとして機能する。ストレージキャパシタの他のプレートは、それらの間にシリコンブロック膜と別の誘電体膜を備えて、金属又は金属窒化物プレートで形成される。シリサイドブロック膜は、窒化ケイ素の頂部層の下にある二酸化ケイ素の層を含む。シリサイドブロック膜は高性能回路キャパシタのポリシリコンプレートから除去される。高性能回路キャパシタのポリシリコンプレートのシリサイド化に続いて、シリサイド化ポリシリコンプレート及びストレージキャパシタプレートのシリサイドブロック膜の上に、キャパシタ誘電体膜が形成される。ストレージキャパシタが、シリサイドブロック膜の誘電体、及び非シリサイド化ポリシリコンプレートに重なるキャパシタ誘電体膜を有し、高性能回路キャパシタが、シリサイド化ポリシリコンプレートに重なるキャパシタ誘電体膜の誘電体を有するように、金属又は金属化合物要素が両方のキャパシタの頂部プレートを形成する。
【図面の簡単な説明】
【００１３】
【図１】本発明の原理に従って構成されたプログラマブルフローティングゲートデバイスの概略図である。
【００１４】
【図２】図１に示すデバイスの物理的構成の平面図である。
【００１５】
【図３ａ】図２のデバイスの断面図である。
【図３ｂ】図２のデバイスの断面図である。
【図３ｃ】図２のデバイスの断面図である。
【図３ｄ】図２のデバイスの断面図である。
【図３ｅ】図２のデバイスの断面図である。
【００１６】
【図４】図３ａのデバイスの一部の詳細図である。
【００１７】
【図５】図２〜図３ｅのデバイスを作製するための例示の方法を示すフローチャートである。
【００１８】
【図６】図２のデバイスのシリサイドブロック膜及びキャパシタ誘電体に対応するエネルギー図である。
【発明を実施するための形態】
【００１９】
製造後にプログラム調整可能なアナログ回路において有利に実装されるものとして、例示の実施形態を説明する。同じ原理が「フラッシュ」又は「非フラッシュ」タイプのいずれかの電気的消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）機能を備える集積回路等を含む、他の回路及び構造用途に実装され得る。
【００２０】
図１は、例示の実施形態に従ったアナログフローティングゲート電極２を含む回路を概略的に示す。この例において、アナログフローティングゲート電極２は、多数の機能を行なう単一電極である。電極２は、金属酸化物半導体（ＭＯＳ）トランジスタ４のためのゲート電極として、又はストレージキャパシタ６の第１のプレートとして機能する。トランジスタ４は、アナログ回路又は、増幅器等の他の機能の入力のところに存在し得る。ストレージキャパシタ６の第２のプレートが、基準電圧、即ちこの例では接地に結合される。動作においては、ストレージキャパシタ６を横切って蓄積される電圧がＭＯＳトランジスタ４のゲートの電圧を決定し、従って、所与のドレイン・ソースバイアスについて、トランジスタ４がドレインＤとソースＳとの間を導電させる程度を決定する。
【００２１】
アナログフローティングゲート電極２は、トンネルキャパシタ８ｐ、８ｎによって、特定のアナログ状態にプログラムされ得る。また、アナログフローティングゲート電極２は、トンネルキャパシタ８ｐ、８ｎの各々の第１のプレートとして機能する。この例では、トンネルキャパシタ８ｐの第２のプレートが端子ＴＰに接続され、トンネルキャパシタ８ｎの第２のプレートが端子ＴＮに接続される。ファウラーノルドハイムトンネリングのようなメカニズムを可能にして、バイアスに依存して、端子ＴＰ、ＴＮとアナログフローティングゲート電極２との間で電荷を移動させるために、トンネルキャパシタ８ｐ、８ｎのためのキャパシタ誘電体は相対的に薄いと考えられている。
【００２２】
動作において、トンネルキャパシタ８ｎを介してトンネルする電子によるアナログフローティングゲート電極２のプログラミングは、端子ＴＰの電圧に対して及びストレージキャパシタ６の反対のプレートの接地基準電圧に対して、適切な負の電圧のパルスを端子ＴＮに印加することによって実行される。完全にプログラムされたレベルのための、そのような「プログラミング」パルスの例は、およそ２０ｍｓｅｃ間の、端子ＴＰ及び接地に対する端子ＴＮにおける約−１１ボルトの電圧である。キャパシタ８ｎ、８ｐ、６の分圧器は、トンネルキャパシタ８ｎを横切って現れる電圧のほとんどとなり、電子を、そのキャパシタ誘電体を介してアナログフローティングゲート電極２にトンネルさせる。アナログフローティングゲート電極２と任意の他の回路要素との間に、直接（即ち、ＤＣ）接続が無いことを考慮すると、それらの電子は、アナログフローティングゲート電極２でトラップされたままとなる。逆に、端子ＴＮに対して及びストレージキャパシタ６の反対のプレートの接地基準電圧に対して、適切な正の電圧を端子ＴＰに印加すると、電子が、アナログフローティングゲート電極２からトンネルキャパシタ８ｐを介して端子ＴＰにトンネルすることによって、除去され得る。キャパシタ８ｎ、８ｐ、６の分圧器は、トンネルキャパシタ８ｐを横切って現れる電圧のほとんどとなり、電子が、アナログフローティングゲート電極２からそのキャパシタ誘電体を介してトンネルすることが可能になる。完全にプログラムされたレベルを除去するための、そのような「消去」パルスの例は、およそ２０ｍｓｅｃ間の、端子ＴＮ及び接地に対する端子ＴＰにおける約＋１１ボルトの電圧である。プログラム及び消去パルスの持続時間は、アナログフローティングゲート電極２での電荷の状態を正確に設定するように調整され得る。このように、アナログフローティングゲート電極２でトラップされた電荷はストレージキャパシタ６を横切る電圧を定義し、従って、ＭＯＳトランジスタ４のゲートでの電圧を定義する。トンネルキャパシタ８ｎ、８ｐは、このようにしてアナログフローティングゲート電極２での電荷の正確な設定を可能にし、従って、ＭＯＳトランジスタ４を含む回路のアナログ状態の正確な調整を可能にする。
【００２３】
アナログフローティングゲート構造は、基準電圧回路、プログラマブルゲートアレイ構造、アナログ回路及びデジタル回路における基準回路のためのトリム機能、レベルシフト回路、マルチビットＥＥＰＲＯＭメモリセル（即ち、そこでは、各フローティングゲートメモリセルが中間レベルを蓄積する機能を有する）等を含む、種々の回路環境において有利に実装され得る。
【００２４】
図２は、図１に示すようなアナログフローティングゲート構造のための例示のレイアウトを示す。図３ａ〜図３ｅは、図２に示す種々の要素の詳細断面図を示す。多数のアナログフローティングゲート電極を有する回路において、各電極が同様の様式で構成され得る。なお、図の描写（相対的な長さ、幅等を含む）は一定の縮尺で描かれてはいない。
【００２５】
アナログフローティングゲート電極２は、多結晶シリコン（ポリシリコン又はポリ）要素３６で構成され得る。ポリシリコン要素３６は、多数のデバイス又は構成要素に到達するように、半導体ウエハの表面の上（又はシリコンオンインシュレータの場合は、半導体表面層の上）に延びる。典型的に、ポリシリコン要素３６は、所望程度の導電性を有するように所望の導電型及び濃度にドープされる。ｎチャネルＭＯＳトランジスタ４、及びトンネルキャパシタｓ８ｐ、８ｎでは、ポリシリコン要素３６のｎ型ドープが好ましい。
【００２６】
ポリシリコン要素３６は、１つの端部に、ストレージキャパシタ６の下部プレートとして機能する拡張部分を有する。図３ａに示すように、ポリシリコン要素３６の下部プレート部分は、隔離誘電体構造３５に重なり、隔離誘電体構造３５は、典型的に二酸化ケイ素で形成され、前もって半導体表面にエッチングされたシャロートレンチ内に堆積される。ゲート誘電体３７が、例えば、堆積された二酸化ケイ素で形成され、隔離誘電体構造３５の表面とポリシリコン要素３６との間に配置される。この例では、隔離誘電体構造３５が形成される表面は、ｐ型シリコン基板３０の頂部表面である。ストレージキャパシタ６の上部プレートは、窒化タンタル（ＴａＮ）プレート４２で形成され、窒化タンタル（ＴａＮ）プレート４２は、この位置のポリシリコン要素３６の拡張部分に重なる。この実施形態において、キャパシタ誘電体は、ポリシリコン要素３６の頂部表面に配置されるシリサイドブロック膜３８で形成され、キャパシタ誘電体層４０が二酸化ケイ素層３８の上に配置される。窒化ケイ素要素３９が、シリサイドブロック膜３８の下にあるポリシリコン要素３６の側壁に沿って配置される。
【００２７】
多くの集積回路が、トランジスタゲート電極及びポリシリコン相互接続等の或るシリコン構造において、これらの構造の導電性を改善するために、金属シリサイド被覆を含むように構成される。従来、この金属シリサイド被覆は、シリサイド被覆されるべきシリコン構造の上に堆積された金属（例えば、コバルト、チタン、タングステン、タンタル）の直接反応によって行なわれ、それに続いて、堆積された金属を下にあるシリコンと反応させるための高温アニーリングが行われる。その後、金属が下にあるシリコンと接触しなかった箇所（例えば、隔離誘電体構造３５又はゲート誘電体３７の上）から、未反応の金属を除去するために、エッチングが行なわれる。誘電体材料が、前もって全体に堆積されてもよく、アナログフローティングゲート電極２（図２）を形成するポリシリコン要素３６の一部等の特定のシリコン箇所がシリサイド被覆されないように、パターンエッチングを受け得る。この実施形態では、その誘電体材料はシリサイドブロック膜３８で構成される。
【００２８】
キャパシタ１１（図２及び図３ｂ）が、アナログフローティングゲート電極２と同じ集積回路内の要素として示されているが、これは、アナログフローティングゲート電極２に電気的に接続されていない。キャパシタ１１は、例えば、アナログフローティングゲート電極２を組み込むものと同じ電気回路内の、又は別の回路内のキャパシタとして機能し得る。キャパシタ１１の下部プレートが、隔離誘電体構造３５及びゲート誘電体３７に重なるポリシリコン要素３６の別の事例で形成される（図３ｂ）。しかしながら、キャパシタ１１のこの事例では、シリサイドブロック膜３８は、ポリシリコン要素３６から除去されて存在しない。このように、ポリシリコン要素３６の幾らかを消費させて、金属シリサイド４４がポリシリコン要素３６の上に形成されている。ポリシリコン要素３６の側壁に金属シリサイド４４が形成されることを側壁窒化物要素３９が防ぐ。金属シリサイド４４の上にキャパシタ誘電体層４０が配置され、キャパシタ誘電体層４０の上に金属窒化物プレート４２が図示されるように堆積及びパターニングされる。後述する実施形態に従って、キャパシタ誘電体層４０は、窒化ケイ素、二酸化ケイ素、又はそれら２つの組み合わせから構成され得る。或いは、キャパシタ誘電体層４０の一部又は全部として他の誘電体材料が用いられ得る。
【００２９】
アナログフローティングゲート電極２の表面における金属シリサイド４４の形成は、電荷の長期保持に対しては貢献しない。未反応の金属（又は、幾つかの例では、金属窒化物、又は、堆積された金属と直接反応が起こる環境のガス成分との間のその他の反応生成物）の幾らかの残滓は、トランジスタゲート、キャパシタプレート等における、金属シリサイド４４構造に近接する箇所に残留することが多い。この残滓は、多くの例において、たとえ極めて薄いか又はフィラメントほどの存在でしかない場合でも、少なくとも部分的に導電性であり得る。トランジスタゲート及び相互接続等の集積回路のスイッチング動作に関与する要素では、この残滓の導電性は一般的に十分に小さいため、特にシリサイド被覆のゲートレベル構造の導電性の有意な増加に対して、いかなる悪影響も測定又は認識され得るものではない。しかし、アナログフローティングゲート機能では、上述のように、製造元でのトリム又は基準レベルの設定は、集積回路の有効寿命の間、安定的に維持されることを意図したものである。アナログフローティングゲート構造のシリサイド被覆のポリシリコンキャパシタプレートにおいてトラップされた電荷は、長期リークの影響を受け易い。この電荷の損失は、当然、そのような構造における電荷のプログラムされた調整又は設定に依存している回路の動作を変化させることになる。
【００３０】
参照として本明細書に組み込まれる、２０１１年３月２３日出願の米国特許出願、出願番号１３／０７０，２２２（米国特許公開番号２００１２／０２４１８２９）、発明の名称「アナログフローティングゲート集積回路のための低リークキャパシタ」に記載されるように、二酸化ケイ素の層が、アナログフローティングゲート構造の上のシリサイドブロック膜として用いられ、シリサイド化されることが意図されたこれらのポリシリコン構造から選択的に除去される。シリサイドブロック膜のために考えられる別のアプローチはＯ−Ｎ−Ｏ膜を用い、その下部の２つの層はポリシリコンゲート構造に沿って側壁フィラメントを画定するものと同じ膜から形成される。このアプローチでは、二酸化ケイ素がこのシリサイドブロック膜の頂部層として機能する。これらのアプローチは、同一集積回路内の幾つかのシリコン構造上のシリサイド被覆の実装を可能にし、その一方で、同一集積回路内のアナログフローティングゲート構造における長期電荷保持を可能にする。
【００３１】
図２のキャパシタ１１等の、無関係のポリシリコン構造のシリサイド化に関与する幾つかの後続プロセスステップが、ポリシリコン要素３６に重なるシリサイドブロックの露出された二酸化ケイ素を劣化させ得る。例えば、二酸化ケイ素シリサイドブロック膜がポリシリコン要素３６のシリサイド化から保護されるべき部分に残留しているような時間の間、シリサイド金属が堆積する前に、シリサイド化されるべきポリシリコンの露出された部分のスパッタクリーンアップが実行される。シリサイド化に続き、二酸化ケイ素シリサイドブロック膜それ自体に重なる等の箇所を含む未反応のシリサイド金属を除去するように、化学剥離が実行される。幾つかの例では、シリサイド化プロセスのやり直しが必要となり、それにより、これらのクリーンアップ及び剥離プロセスも繰り返される。これらのプロセスの各々は、最終的なアナログフローティングゲート電極に重なる二酸化ケイ素シリサイドブロック膜を薄化することが分かっている。二酸化ケイ素シリサイドブロック膜は、ストレージキャパシタのキャパシタ誘電体の一部であるため、この薄化はアナログフローティングゲート構造の長期データ保持性能を劣化させ得る。
【００３２】
二酸化ケイ素シリサイドブロック膜のこの薄化を考慮して、アナログフローティングゲート構造の適切なデータ保持性能を確保するために、先行技術のアプローチは、残留する二酸化ケイ素シリサイドブロック膜に重なり、無関係のシリサイド化ポリ・ツー・メタルキャパシタ（図２のキャパシタ１１等）のためのキャパシタ誘電体として機能する、後続の（即ち、シリサイド化後の）キャパシタ誘電体膜の厚みを増大させることを考慮している。残念ながら、キャパシタ誘電体の厚みのこの増大は、シリサイド化ポリ・ツー・メタルキャパシタの、結果として生じる静電容量を低減し、それらの構造の回路性能を低減する。アナログフローティングゲート構造のデータ保持と、シリサイド化ポリ・ツー・メタルキャパシタの静電容量との間のこの「連鎖」は、従って、これらのパラメータの各々の最適化を妨げ、回路設計者とプロセスエンジニアリングスタッフ側のトレードオフを余儀なくさせる。また、薄化の影響はウエハ毎に異なり得るため、クリーンアップ及び剥離のタイミングとプロセス、並びにやり直しの可能性における変動に起因して、データ保持及び静電容量性能は、製造される集積回路の大きな母集団において広範囲に変動し得る。
【００３３】
そのため、この実施形態に従って、シリサイドブロック膜３８は、二酸化ケイ素の層に重なる窒化ケイ素の頂部層を含むように構成される。これ以降に詳述されるように、窒化ケイ素は、直接反応シリサイド化に関与するプロセス等の後続のプロセスによってシリサイドブロック膜３８の薄化を防ぐように機能する。また、シリサイドブロック膜３８のこの構成は、その最適化を、集積回路のどこか他の場所の、シリサイド化ポリ・ツー・メタルキャパシタのためのキャパシタ誘電体層４０のための最適化とは独立して行なうことを可能にする。データ保持及び回路性能の双方は、このように、一方を他方に対してトレードオフすることなく最大化され得る。
【００３４】
図４は、ストレージキャパシタ６の一部を更に詳細に示し、シリサイドブロック膜３８及びキャパシタ誘電体層４０の構成の例を示す。この例では、シリサイドブロック膜３８及びキャパシタ誘電体層４０が、上述のように、ポリシリコン要素３６と金属窒化物層４２との間に配置される。この例では、ポリシリコン要素３６の表面に、薄い（例えば、およそ４０Åの）ドープされた二酸化ケイ素層２１が、自然酸化物又は全体の製造プロセスの副産物として存在する。このドープされた二酸化ケイ素層２１は、下にあるポリシリコン要素３６に存在するドーパント種、例えばｎ型ポリシリコンではリン又はヒ素（又はその両方）、を含む。幾つかの例では、ドープされた二酸化ケイ素層２１がポリシリコン要素３６の表面に存在しないか又は観測可能でないことがあり得る。
【００３５】
図４に示すように、この実施形態に従ったシリサイドブロック膜３８は、ポリシリコン要素３６に、及びドープされた二酸化ケイ素層２１が存在する場合はそれに重なる。この実施形態において、シリサイドブロック膜３８は、ドープされた二酸化ケイ素層２１に重なりそれ接する二酸化ケイ素層２２を含む。二酸化ケイ素層２２は、この例におけるシリサイドブロック膜３８の厚みの大部分を構成し、およそ３５０Åの厚みを有する。窒化ケイ素層２４は、二酸化ケイ素層２２に重なり、この例では、堆積したときに、およそ１５０Åの厚みを有する。シリサイドブロック膜３８内の二酸化ケイ素層２２は、それが堆積された後であり窒化ケイ素層２４の堆積の前に、アニーリングされ得る。本明細書を参照した当業者にとっては明白である変形例に従って、シリサイドブロック膜３８は、付加的な材料層、又は、上述のものとは異なる厚みの層を含み得る。いずれの場合においても、窒化ケイ素層２４は、シリサイドブロック膜３８の頂部層となり、また従ってシリサイド化に関与するプロセスを含む後続のプロセスに晒されるものであると考えられる。これらのプロセスは、この窒化ケイ素層２４を或る程度まで薄化し得る。しかしながら、窒化ケイ素層２４が概して、全体のシリサイドブロック膜３８を保護するものとなると考えられる。また、窒化ケイ素が、二酸化ケイ素に比べ、クリーンアップ、剥離、及び他のプロセスに対して、有意に抵抗性が高いことを考慮すると、薄化が起こったとしても、従来のアプローチにおける二酸化ケイ素の薄化よりもはるかに少ないと考えられる。
【００３６】
この実施形態のキャパシタ誘電体層４０は、誘電体材料の多数の層で構成される。この例では、窒化ケイ素層２６ａが、シリサイドブロック膜３８に直接的に重なり、窒化ケイ素層２４と直接接触している。二酸化ケイ素層２７が窒化ケイ素層２６ａに直接的に重なり、窒化ケイ素層２６ｂが二酸化ケイ素層２７に直接的に重なる。窒化ケイ素層２６ａ、二酸化ケイ素層２７、及び窒化ケイ素層２６ｂの各々は、この例ではおよそ１００Åの厚みを有する。例えば、およそ６５０〜７００Åの厚みの窒化タンタルで構成される金属窒化物層４２は、キャパシタ誘電体層４０に重なる。
【００３７】
この実施形態に従って、及び、図３ａ及び図３ｂに関連して上述したように、キャパシタ１１ではポリシリコン電極３６（これは金属シリサイド４４で被覆されている）と金属窒化物層４２との間にシリサイドブロック層３８が存在しない。むしろ、キャパシタ１１ではこれらの層の間にはキャパシタ誘電体層４０のみが配置される。シリサイドブロック膜３８は、後続プロセスに対して充分に堅牢なので、キャパシタ誘電体層４０の構造及び組成は、キャパシタ１１の、及び集積回路におけるその他のシリサイド化ポリ・ツー・メタルキャパシタの静電容量及び電気的挙動を、アナログフローティングゲート構造２のデータ保持に対する懸念とは無関係に、最適化するように選択され得る。図４の例において、窒化ケイ素層２６ａ、二酸化ケイ素層２７、及び窒化ケイ素層２６ｂの組み合わせで形成されるキャパシタ誘電体層４０は、回路応用例において優れた静電容量及び性能を提供する。
【００３８】
図３ｃ〜図３ｅは、アナログフローティングゲート電極２のその他の部分、即ち、この実施形態に従ったトランジスタ４及びトンネルキャパシタ８ｐ、８ｎを示す。図２に示すように、アクティブ領域４５４ｎに重なるアナログフローティングゲート電極２を画定するポリシリコン要素３６の部分は、ｎチャネルＭＯＳトランジスタのゲート電極を画定し、図示されるように、ポリシリコン電極３６とアクティブ領域４５４ｎの表面との間にゲート誘電体３７を備える。シリサイドブロック膜３８は、ポリシリコン電極３６をシリサイド化から保護する。キャパシタ誘電体層４０は、図３ｃに示すように、全体に配置される。重ドープされたｎ型ソース／ドレイン領域３４が、ポリシリコン要素３６の反対側のｐ型基板３０内に従来の自己整合様式で形成される。ポリシリコン要素３６の側壁上の側壁窒化物要素３９が、重ドープされたソース／ドレインインプラントをゲートの端部から離間する。従来の手法で、軽ドープされたソース／ドレインエクステンションが、側壁窒化物要素３９の下に存在し得、これはその膜の形成の前にインプラントされている。
【００３９】
図２及び図３ｄを参照すると、アクティブ領域４５８ｐに重なるアナログフローティングゲート電極２の部分は、この例では、トンネルキャパシタ８ｐを形成する。トンネルキャパシタ８ｐでは、ポリシリコン要素３６は、トンネルキャパシタ８ｐのキャパシタ誘電体として機能するゲート誘電体層３７によって、アクティブ領域４５８ｐの表面から離されている。キャパシタ誘電体層４０は全体に配置される。アクティブ領域４５８ｐは、当分野で既知の手法で基板３０の表面の選択された位置に形成される相対的に軽くドープされたｎ型領域であるｎウェル３２の表面にある。重ドープされたｐ型領域３３は、このアクティブ領域４５８ｐのポリシリコン要素３６の反対側に、ｐチャネルＭＯＳトランジスタのソース及びドレイン領域のための従来の自己整合手法で形成される。
【００４０】
また、アナログフローティングゲート電極２は、図２及び図３ｅに示すように、アクティブ領域４５８ｎの上に延びてトンネルキャパシタ８ｎを形成する。また、集積回路のこの位置において、ポリシリコン要素３６は、この構造全体の上に配置されるシリサイドブロック膜３８によってシリサイド化から保護されている。ゲート誘電体３７は、アクティブ領域４５８ｎのこの位置において、ポリシリコン要素３６とアクティブ領域４５８ｎの表面との間に配置され、トンネルキャパシタ８ｎのキャパシタ誘電体として機能する。キャパシタ誘電体層４０は、図３ｅに示すように、全体に配置される。トンネルキャパシタ８ｎの下にある構造は、アクティブ領域４５８ｎの表面の下に配置されるｎ型埋設層３１を備える点で、トランジスタ４の構造とは異なる。この埋設層３１は隔離されたｐウェル４１を画定し、隔離されたｐウェル４１は、ｎ型埋設層３１の深さよりも上の深さで終わり、図示されるように隔離誘電体構造３５間に含まれる。Ｐウェル４１は、この分野においてウェル構造として典型的な、相対的に軽ドープされたｐ型領域である。重ドープされたｎ型領域３４は、このアクティブ領域４５８ｎのポリシリコン要素３６の反対側に配置され、側壁窒化物要素３９によってゲート端部から離間されている。
【００４１】
図３ｃ〜図３ｅには示されていないが、上にある金属導体に対する頂部側コンタクトが、トンネルキャパシタ８ｐ、８ｎ、及びトランジスタ４に関連して提供される。
【００４２】
集積回路のこの領域の構成において、上述したものに対する多数の変形が考えられる。本明細書を参照した当業者であれば、トンネルキャパシタ８ｐ、８ｎ、トランジスタ４、及びストレージキャパシタ６を含む、アナログフローティングゲート電極２を、特定の回路応用例に適するものとして、過度の経験を必要とすることなく容易に実現させることができると考えられる。
【００４３】
図２を参照すると、一方のトンネルキャパシタ８ｐ、８ｎと、他方のストレージキャパシタ６との間の相対面積の有意な差が、本明細書を参照した当業者には明らかである。相対面積におけるこの差は、当然、これらの要素間の相対的な静電容量に反映される。キャパシタ誘電体材料及び厚みにおける差も、当然、それらの静電容量に反映される。いかなる場合においても、合理的なバイアス電圧において電子のトンネリングを推進するように（従って、損傷及び故障を回避するように）、ストレージキャパシタ６の静電容量は、トンネルキャパシタ８ｎ、８ｐの静電容量（及び、トランジスタ４の寄生性のゲートアクティブ間（gate-to-active）静電容量）より実質的に大きいことが望ましい。この静電性結合における相違は、優れたプログラミング及び消去（即ち、トンネリング）性能を提供すると考えられる。
【００４４】
この構造において、アナログフローティングゲート電極２の形成に、ポリシリコン要素３６に重なるシリサイドブロック膜３８を用いることで、シリサイド化の残滓等を介する電荷リークのリスクを冒すことなく、その構造による電子の良好な長期保持が可能となる。これは、良好なデータ保持性能を提供し、その一方で、集積回路の構成に関与する製造プロセスフローを過度に複雑化することなく、無関係のシリサイド化ポリ・ツー・メタルキャパシタ１１のための静電容量の最適化を可能にする。
【００４５】
上述したような、アナログフローティングゲート要素２を含む集積回路、及びシリサイドブロック膜３８を含む無関係のシリサイド化ポリ・ツー・メタルキャパシタ１１を製造するための例示のプロセスフローを図５に示す。
【００４６】
図５に示すように、アナログフローティングゲート電極２を含む集積回路の製造は、プロセス５０で開始する。プロセス５０で、基板３０の半伝導表面内に種々のドープされた領域が画定及び形成される。これらのドープされた領域は、所望の最終的な構造に依存して、図３ｄ及び図３ｅ等に示すような、ｎ型埋設層３１、ｎ型ウェル３２、ｐ型ウェル４１等の領域を含む。プロセス５２で、隔離誘電体構造３５が半伝導表面の選択された位置に形成される。これらの隔離誘電体構造３５は、シャロートレンチ隔離、ディープトレンチ隔離、シリコンの局所的酸化（ＬＯＣＯＳ）等の従来の様々な手法で形成され得る。当分野では既知であるように、隔離誘電体構造３５の形成は、トランジスタ及び幾つかのキャパシタ（上述の実施形態のトンネルキャパシタ８ｐ、８ｎを含む）が形成される、半導電表面のアクティブ領域の位置を画定するように機能する。なお、この例ではプロセス５０がプロセス５２に先行するよう示されているが、幾つかの製造フローでは、これらのステップの順番は逆になり得る。更に代替例では、幾つかのウェル及び埋設層が、隔離誘電体構造３５より前に形成され得、その他がこれらの隔離誘電体構造の形成の後に形成され得る。
【００４７】
所望のウェルの表面におけるアクティブ領域の画定（プロセス５０、５２）に続き、プロセス５４で、ゲート誘電体層３７が形成される。ゲート誘電体３７は、特に、熱収支が制限された最近のサブミクロン製造プロセスでは、二酸化ケイ素等の堆積された絶縁体であり得る。或いは、従来の手法では、ゲート誘電体層３７はシリコンの熱酸化により形成され得る。プロセス５４でのゲート誘電体層３７の形成（及び任意の所望の閾値調整イオンインプランテーション等）に続いて、プロセス５６で、多結晶シリコン層が全体的に堆積され、この多結晶シリコン層からポリシリコン要素３６が形成される。
【００４８】
プロセス５６で堆積されたポリシリコン層は、プロセス５７で、適切な種のイオンインプラントによりｎ型にドープされる。ＭＯＳトランジスタ４がｎチャネルであるこの例では、ポリシリコン要素３６を含むポリシリコン層の全体が、プロセス５７のインプラントを受ける。ｐチャネルＭＯＳトランジスタが、このポリシリコンレベルのゲート電極（そうしたトランジスタは、好ましくは、ｐ型ポリシリコンゲート電極を含む）を備えて形成されるべき場合は、プロセス５７のインプラントはパターンインプラントとなる。或いは、ドーピングプロセス５７は、プロセス５６のポリシリコン層の堆積を用いて、インサイチュで実行され得る。プロセス５８で、ポリシリコン要素３６は、フォトリソグラフィックパターニング及びエッチングされ、この層に形成されるべき最終的な集積回路に、アナログフローティングゲート電極２、及び、キャパシタ１１のシリサイド被覆下部プレート（図３及び図４ｂ）、トランジスタゲート等の他の構造を含む種々の構造を画定する。このプロセスフローでは、ドーピングプロセス５７がエッチングプロセス５８の前に起こるものとして示されるが、代替として、ポリシリコン要素３６が、プロセス５８のパターンエッチングの後にドープされてもよい。また、ポリシリコン要素３６のドーピングは、トランジスタのソース及びドレイン領域を形成するために用いられるものと同じインプラントによって、プロセスの後半で成されてもよい。
【００４９】
この例では、最近のＣＭＯＳ製造では典型的な段階的なソース／ドレイン接合が実装されるが、プロセス５９で、アクティブ領域に重なる残留するポリシリコン特徴に対して自己整合手法でドレインエクステンションインプラント（「軽ドープドレイン」又はＬＤＤインプラントとも称される）が行なわれる。所望な場合、ＬＤＤインプラントは、ｎチャネル及びｐチャネルトランジスタの双方に対して、マスキングされたインプラントを用いて実行され得る。またこのプロセス５９において、ドレインエクステンションインプラントに続いて、ポリシリコン要素３６を含むポリシリコン構造の側壁上に側壁窒化物要素３９（図３ｂ〜図３ｅ）を形成するように、窒化ケイ素層が全体に堆積され異方性エッチングが行なわれる。側壁窒化物要素３９がこのように形成されると、プロセス６０で、ｎ型及びｐ型の両方のマスキングされたソース／ドレインインプラントが行なわれ、通常の手法で、それぞれのアクティブ領域４５内のゲートレベル構造に自己整合される。また、プロセス６０は、インプラントされたドーパントを所望の深さに配置するために、適切なアニーリング又は他の高温ドライブインプロセスを含み得る。
【００５０】
アナログフローティングゲート電極２は、シリサイドブロック膜３８によって直接反応シリサイド化から保護され、一方、シリサイド被覆されるべき他の構造（キャパシタ１１の下部プレート、トランジスタゲート、ポリシリコン相互接続等）は、そのような保護はされない。ソース／ドレインインプラントプロセス５９、６０に続くこの実施形態におけるシリサイドブロック膜３８の形成は、プロセス６１ａで、全体に二酸化ケイ素層２２を堆積することで始まる。上述したように、サブミクロン製造技術では、二酸化ケイ素層２２がおよそ３５０Åの厚みまで堆積され得る。プロセス６１ｃで、窒化ケイ素層２４が二酸化ケイ素層２２の上に、例えばおよそ１５０Åの厚みまで堆積される。堆積プロセス６１ａ、６１ｃは、従来の化学気相堆積（ＣＶＤ）によって実行され得、所望な場合プラズマエンハンストされ得る。
【００５１】
シリサイドブロック膜３８が晒される後続プロセスを考慮し、その特性を改善するように二酸化ケイ素層２２の堆積後アニーリングが行なわれ得る。より具体的には、そのようなアニーリングは、堆積される二酸化ケイ素層２２中に存在し得る水素を排出し得る。このように、酸化物堆積プロセス６１ａの後であり窒化物堆積プロセス６１ｃの前に、従来の炉アニール（例えば、およそ６００℃でおよそ３０分間）又は同等の高速熱アニール（ＲＴＡ）のいずれかにより、随意的なアニールプロセス６１ｂが実行され得る。
【００５２】
プロセス６１ａ、６１ｂで堆積されたシリサイドブロック膜３８は、プロセス６２で、フォトリソグラフィックパターニング及びエッチングされる。例示の実施形態では、シリサイドブロック膜３８が、シリサイド被覆されるべきポリシリコン要素３６のそれらの場所及び事例から除去され、一方、アナログフローティングゲート電極２及びその他のシリサイド被覆されない要素においては保持される。典型的な実装において、アナログフローティングゲート電極２の機能を提供する構造以外のポリシリコンゲートレベル構造は、全てではないとしても大半がシリサイド被覆されることになり、このように、プロセス６２でシリサイドブロック膜３８をそこから除去させ得ると考えられる。プロセスのこの段階では、シリサイドブロック膜３８の残存箇所で窒化ケイ素層２４の頂部表面が露出される。
【００５３】
エッチングプロセス６２に続いて、その時点で露出されているウエハ表面（シリサイド化されるべきポリシリコン及びシリコン、また、残存しているシリサイドブロック膜３８を含む）は、プラズマクリーンアッププロセスを受け、プロセス６３で、全体的なシリサイド化金属の堆積がそれに続く。記載される実施形態では、プロセス６３で堆積される金属はコバルトである。代替として、チタン、タングステン等の他のシリサイド化金属が用いられ得る。プロセス６４で、図３ｂに示すように、金属シリサイド化合物の被覆４４を形成するために、下にあるシリコンに金属が接触している場所で（例えば、キャパシタ１１の下部プレートにおいて）この堆積された金属を反応させるように、高温アニールが実行される。これとは逆に、プロセス６２の後シリサイドブロック膜３８が残るアナログフローティングゲート電極２等の、シリサイド化金属と接触していないシリコン構造は、堆積された金属と反応しない。プロセス６４のシリサイド化アニールに続いて、未反応金属と表面からの副産物とを除去するために、プロセス６６で、従来のエッチング又は剥離が実行され、シリサイド被覆４４は形成されたところにそのまま残される。
【００５４】
その後、プロセス７０で、キャパシタ誘電体層４０が形成される。上述したように、キャパシタ誘電体層４０は、キャパシタ１１のキャパシタ誘電体として及びストレージキャパシタ６のキャパシタ誘電体において機能し、単位面積当たり高い静電容量を提供する相対的に高品質な誘電体であると考えられる。この例において、図４に関連して上述したように、窒化ケイ素層２６ａ、二酸化ケイ素層２７、及び窒化ケイ素層２６ｂを各々およそ１００Åの厚みまで順次堆積することにより、プロセス７０でキャパシタ誘電体層４０が形成される。或いは、この隔離膜として、他の誘電体材料及び組み合わせ及び厚みが用いられ得る。キャパシタ誘電体層４０の厚み及び組成は、そのキャパシタ誘電体にシリサイドブロック膜３８も含むストレージキャパシタ６のデータ保持性能について懸念することなく、キャパシタ１１等の構造の静電容量及び他の電気的特性を最適化するような手法で選択され得る。ストレージキャパシタ６の良好なデータ保持は、キャパシタ誘電体層４０に依存することなく、シリサイドブロック膜３８の完全性、及び、後続のプロセスにおける薄化に対する抵抗性によって維持される。
【００５５】
プロセス７２で、ストレージキャパシタ６及びキャパシタ１１のための上部プレート金属又は金属化合物が全体に堆積される。プロセス７２で堆積され得る材料の一例は窒化タンタル（ＴａＮ）である。或いは、元素金属、及び金属窒化物等の金属化合物も含む、金属で構成される別の導電材料が、プロセス７２で堆積され得、これらのデバイスの上部プレートとして機能する。プロセス７４で、この金属又は金属化合物層は、ストレージキャパシタ６及びキャパシタ１１の上部プレート、並びに、金属相互接続、キャパシタプレート、接着パッド等を含む他の要素を画定するように、フォトリソグラフィックパターニング及びエッチングされる。
【００５６】
プロセス７４に続き、構築された電極２構造を含む集積回路は、その他の構造及び要素のための適切なプロセスステップを用いて完成される。その他の構造及び要素のための適切なプロセスステップには、従来の方式での、隔離層の形成、コンタクトのエッチング、トンネルキャパシタ８ｐ、８ｎのドープされたアクティブ領域への頂部側コンタクトを含む上述の要素へのコンタクトを成すための金属又は他の導体層の形成等が含まれる。
【００５７】
上述の実施形態は、アナログ集積回路を含む集積回路、基準回路等の調整可能又はトリム可能な要素を含む回路、及びＥＥＰＲＯＭメモリ回路等の作製において重要な利点を提供し得る。より特定的には、例示の実施形態は、シリサイド化されていないポリシリコンプレートを含むフローティングゲート電極構造と、同じ構造レベルに形成されるシリサイド化ポリ・ツー・メタルキャパシタも含む集積回路における、その作製方法を提供する。結果のフローティングゲート電極構造は、電子回路のための特定のアナログレベルを定義し得るトラップされた電荷の調整可能レベルを精密に設定するように、プログラム及び消去され得る。この構造は、そのトラップされた電荷を長期間保有することができ、従って、製造元でトリム可能又は調整可能な要素として用いるのに適切である。また、この構造は、必要とされるプロセスフローを過度に複雑化することなく、既存の製造プロセスフローと互換性のある手法で構成され得る。
【００５８】
より具体的には、フローティングゲート構造の誘電体の部分として残る、実施形態により提供されるシリサイドブロック膜は、その物理的完全性を保つことが可能であり、従って、フローティングゲート構造自体のデータ保持能力を保つことが可能であり、一方で、集積回路内の別の場所のシリサイド化ポリ・ツー・メタルキャパシタのためのキャパシタ誘電体を、自律的に最適化することを可能にする。シリサイドブロック膜は、この利点をその組成によって提供し得、その組成は、構造のシリサイド化に関与するクリーンアップ及び剥離プロセスに対して相対的に耐性が高い。これらの後続プロセスにもかかわらずシリサイドブロック膜の厚みを維持することにより、上にあるキャパシタ誘電体層をより薄くすることができ、シリサイド化ポリ・ツー・メタルキャパシタの電気的性能を改善する。
【００５９】
また、一方で、シリサイドブロック膜の組成は、二酸化ケイ素シリサイドブロック膜を単独で用いる場合に対して、フローティングゲート構造のデータ保持を更に増強すると考えられる。アニーリングされた二酸化ケイ素層に重なる窒化ケイ素層をシリサイドブロック膜が含む上述の例では、結果の誘電体膜を横切る電界プロファイルを変えることによって、この構造も同様に熱イオンフィールドキャリア注入を低減するように機能すると考えられる。また、結果の誘電体膜を介するキャリアの移動度は、種々の層インタフェースにおけるキャリア拡散のメカニズムを用いることにより、また、誘電体膜を横切るこれらのキャリアのトラッピングによって、シリサイドブロック膜のこの構成により低減されると考えられる。
【００６０】
図６は、シリサイドブロック膜の一例のための質的なエネルギー図を示す。この例において、シリサイドブロック膜３８は、上述のように、二酸化ケイ素層２２及び窒化ケイ素層２４を含む。この例において、キャパシタ誘電体層４０は、各々およそ１００Åの厚みを有する、窒化ケイ素層２６ａ、二酸化ケイ素層２７、及び窒化ケイ素層２６ｂを含むＮ−Ｏ−Ｎ膜である。図６における対応する膜厚は、ポリシリコン電極３６及び金属窒化物層４２の参照番号の間にある、それらの層の参照番号によって示される。しかしながら、シリサイドブロック膜３８の窒化ケイ素層２４及びキャパシタ誘電体層４０の下部窒化ケイ素層２６ａは双方とも窒化ケイ素であるため、２つの膜は、このエネルギー図においては、区別がつかない。この図６に示すように、ポリシリコン電極３６から二酸化ケイ素層２２を介して移動する電子は、上にある窒化ケイ素層２４及び下部窒化ケイ素層２６ａに対応するエネルギートラフ８０にトラップされやすい。金属窒化物層４２へ移動するためには、トラップされたそれらの電子は、キャパシタ誘電体層４０内の、窒化ケイ素層２６ａと上にある二酸化ケイ素層２７との間のインタフェースにおける付加的なエネルギーバリアを克服しなければならない。比較のために、図６において点線で示すエネルギープロファイル８２は、ポリシリコン電極３６と金属窒化物層４２との間に配置される二酸化ケイ素層に対応する。その膜には、電子をトラップするように機能するエネルギートラフが存在しない。データ保持性能における対応する改善が実験によって認められている。実験では、例示の実施形態に従って構成されたシリサイドブロック膜を備えるｎ型及びｐ型の両方のシリサイド化されていないポリ・ツー・メタルキャパシタが、高温焼成（例えば、２００℃で２４時間の焼成）の後、最小のプログラムされた電圧損失を示した。
【００６１】
当業者であれば、本発明の特許請求の範囲から逸脱することなく、記載された実施形態に変更が行なわれ得ること、及び他の多くの実施形態が可能であることが理解されるであろう。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４】
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【図５】
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【図６】
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