(57)【特許請求の範囲】
【請求項１】
ディスプレイパネルを駆動するドライバ回路であって、
ｍ段階（ｍは２以上の整数）の階調レベルを示すｍ個の階調電圧を生成する階調電圧生成回路と、
輝度レベルを各々表すｎ個（ｎは２以上の整数）の階調信号が１つずつ入力され、各々が前記ｍ個の階調電圧のうちから当該入力された階調信号が表す輝度レベルに対応する１つの階調電圧を選択してそれを駆動電圧として出力するｎ個のデコーダ回路と、
各々が前記ｎ個のデコーダ回路のうちの対応する１つのデコーダ回路から出力された前記駆動電圧を増幅して前記ディスプレイパネルへの出力駆動電圧として出力するｎ個の増幅回路と、
前記ｍ個の階調電圧を前記ｎ個のデコーダ回路に各々伝送するｍ本の階調電圧線と、
前記ｍ本の階調電圧線の各々に設けられ、各々が当該設けられた１つの階調電圧線で電圧降下が生じた場合に、前記１つの階調電圧線に電荷を補充するｍ個の補助回路と、を備え、
前記ｍ個の補助回路の各々は、
一端が前記１つの階調電圧線に接続されたキャパシタと、
前記キャパシタの前記一端の電圧降下による前記キャパシタの他端の電圧低下に応答して前記１つの階調電圧線に対して電荷を供給する電荷供給回路と、からなることを特徴とするドライバ回路。
【請求項２】
前記ｍ個の前記補助回路の各々は、前記ｍ本の階調電圧線の各々と前記ｎ個のデコーダ回路との接続ノードのうち、前記階調電圧生成回路からの配線距離が最も大きい接続ノードの各々に接続されていることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記電荷供給回路は、ドレインが前記キャパシタの前記一端に接続され、ゲートが前記キャパシタの他端に接続され、ソースに電源電位が印加された第１のＭＯＳトランジスタと、ゲート及びドレインが前記キャパシタの前記他端に接続され、ソースに前記電源電位が印加された第２のＭＯＳトランジスタとからなることを特徴とする請求項１又は２に記載のドライバ回路。
【請求項４】
前記電荷供給回路は、ドレインが前記キャパシタの前記一端に接続され、ゲートが前記キャパシタの他端に接続され、ソースに電源電位が印加されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース及びゲート間に接続された抵抗素子とからなることを特徴とする請求項１又は２に記載のドライバ回路。
【請求項５】
前記電荷供給回路は、ドレインが前記キャパシタの前記一端に接続され、ソースに電源電位が印加された第１のＭＯＳトランジスタと、ゲート及びドレインが前記キャパシタの前記他端に接続され、ソースが前記第１のＭＯＳトランジスタのソースに接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート及び前記第２のＭＯＳトランジスタの前記ドレイン間において互いに直列に接続された第１及び第２のインバータ素子と、を有し、
前記第１のインバータ素子は、その入力端子が前記キャパシタの前記他端及び前記第２のＭＯＳトランジスタの前記ドレインに接続され
前記第１のインバータ素子は、その出力端子が前記第２のインバータ素子の入力端子に接続され、
前記第２のインバータ素子は、その出力端子が前記第１のＭＯＳトランジスタの前記ゲートに接続されていることを特徴とする請求項１又は２に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイを駆動するドライバ回路、特に、入力された映像信号に応じた階調電圧を、表示パネルに形成された複数のデータ線の各々に供給するドライバ回路に関する。
【背景技術】
【０００２】
例えば液晶ディスプレイパネルなどの２次元のディスプレイパネルは、その画面の面内方向における垂直方向に伸びる複数のデータ線（ソースライン）と、水平方向に伸びる複数の走査線（ゲートライン）とを有している。また、ディスプレイパネルは、例えばガラス基板上に設置される。また、当該基板上における例えばディスプレイパネルの外周領域には、には、ディスプレイパネルの駆動装置であるドライバ回路が設けられる。
【０００３】
ドライバ回路は、外部から入力された映像信号に基づいて、ディスプレイパネルにおける画素毎の輝度レベルに対応する階調電圧を生成し、当該階調電圧をディスプレイパネルのデータ線の各々に印加するドライバ回路を有している。
【０００４】
例えば、特許文献１には、カスケード接続され、互いに隣接して配置された液晶駆動用ＩＣ（１０ａ、１０ｂ）において、階調電圧生成回路（１１０）が各ＩＣ（１０ａ、１０ｂ）の中央部に配置され、階調電圧を均一化するための階調電圧均一化端子（Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ）が設けられ、対応する端子間が直線状の階調電圧均一化配線（Ｓａ）によって接続されることが開示されている。
【０００５】
また、特許文献２には、第１導電型の第１のセレクタと、２a個の第１導電型の第２のセレクタと、第２導電型の第１のセレクタと、２a個の第２導電型の第２のセレクタと、を含む電圧生成回路が開示されている。当該電圧生成回路においては、第１導電型の第１及び第２のセレクタの各ＭＯＳトランジスタのチャネル幅方向は平行で、第１導電型の第２のセレクタの各ＭＯＳトランジスタのうち第１導電型の第１のセレクタに接続されるＭＯＳトランジスタがそのチャネル幅方向に隣接して配置されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2008-292926号公報
【特許文献２】特開2007-37191号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、ディスプレイパネルは高精細化が進み、その一方で低価格なものが要求されている。従って、ドライバ回路には、高機能化と低コスト化の両方が求められる。例えば、２５６階調での表示が可能なディスプレイパネルの場合、ドライバ回路には２５６段階の階調レベルに対応する階調電圧を生成することが求められる。また、例えばディスプレイパネルが１４４０本のデータ線を有する場合、ドライバ回路には、そのデータ線の各々について２５６個の階調電圧から画素データに対応する階調電圧を選択して出力することが求められる。
【０００８】
ソースドライバは、例えば、複数の階調電圧を生成する階調電圧生成回路から、データ線の本数に対応する個数のデコーダを含むデコーダ回路に、各階調電圧の各々を伝送する複数の配線を有する。以下においては、これらの配線を階調電圧線と称する。階調電圧線の各々は、デコーダ回路の各デコーダに並列に接続される。例えばデコーダ回路が一列に配列されている場合、階調電圧線は、デコーダ回路の列方向の長さに亘って形成される。
【０００９】
一般に、これら階調電圧線の各々はＩＣ内において最も長い配線である場合が多い。従って、配線中における配線抵抗の影響を最も大きく受ける場合が多い。例えば階調電圧生成回路に近いデコーダに伝送される階調電圧と、階調電圧生成回路から最も遠いデコーダに伝送される階調電圧とは、わずかにその電圧値が異なる。また、画像データの切替タイミング、例えばゲートドライバにおける走査対象の走査線の切替タイミングにおいては、瞬間的な階調電圧の減衰（電圧降下、ＩＲドロップともいう）が生ずる。
【００１０】
このＩＲドロップは、時間の経過と共に解消され、階調電圧線の電位は階調電圧生成回路から伝送された電位に収束（復帰）する。しかし、階調電圧生成回路から離れれば離れるほど、ＩＲドロップからの電位復帰時間は遅くなる。従って、仮に次の画像データ切替タイミングまでに電位が所望の階調電位まで復帰しない場合、異なる電圧がデータ線に印加され、ディスプレイパネルにおける画質不良（色や輝度のバラつき）となる可能性がある。これは、画像データの切替タイミングによって異なる階調電圧を出力する場合に発生するが、連続して同じ階調電圧を出力する場合にも発生する。また、複数のキャパシタによる寄生的な容量カップリングも発生することから、電圧降下の電圧降下の影響は無視できない。また、容易に電圧降下の影響を抑制することも困難である場合が多い。
【００１１】
本発明は上記した点に鑑みてなされたものであり、階調電圧線に電圧降下が生じた場合にも早期に電圧を復帰させ、安定して階調電圧を出力することが可能なドライバ回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明によるドライバ回路は、ディスプレイパネルを駆動するドライバ回路であって、ｍ段階（ｍは２以上の整数）の階調レベルを示すｍ個の階調電圧を生成する階調電圧生成回路と、輝度レベルを各々表すｎ個（ｎは２以上の整数）の階調信号が１つずつ入力され、各々がｍ個の階調電圧のうちから当該入力された階調信号が表す輝度レベルに対応する１つの階調電圧を選択してそれを駆動電圧として出力するｎ個のデコーダ回路と、各々がｎ個のデコーダ回路のうちの対応する１つのデコーダ回路から出力された駆動電圧を増幅してディスプレイパネルへの出力駆動電圧として出力するｎ個の増幅回路と、ｍ個の階調電圧をｎ個のデコーダ回路に各々伝送するｍ本の階調電圧線と、ｍ本の階調電圧線の各々に設けられ、各々が当該設けられた１つの階調電圧線で電圧降下が生じた場合に、前記１つの階調電圧線に電荷を補充するｍ個の補助回路と、を備え、ｍ個の補助回路の各々は、一端が前記１つの階調電圧線に接続されたキャパシタと、前記キャパシタの前記一端の電圧降下による前記キャパシタの他端の電圧降下に応答して前記１つの階調電圧線に対して電荷を供給する電荷供給回路と、からなることを特徴としている。
【発明の効果】
【００１３】
本発明の実施例によるドライバ回路によれば、例えば画像データの切替タイミングなどで階調電圧線に電圧降下が生じた場合でも、早期にかつ確実に電圧を復帰させ、安定して階調電圧を出力することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施例１のドライバ回路の構成を示す図である。
【図２】実施例１のドライバ回路におけるソースドライバの構成を示す図である。
【図３】実施例１のソースドライバにおける各チャネルの構成及び補助回路の構成を示す図である。
【図４】（ａ）は実施例１の比較例に係るドライバ回路におけるソースドライバの構成を示す図であり、（ｂ）は、実施例１及び比較例における階調電圧線の電位推移を示す図である。
【図５】実施例１の変形例１に係るドライバ回路におけるソースドライバの構成を示す図である。
【図６】実施例１の変形例２に係るドライバ回路におけるソースドライバの構成を示す図である。
【図７】実施例２に係るドライバ回路のソースドライバにおける電荷補充回路の補助回路の構成を示す図である。
【図８】（ａ）は実施例２に係るドライバ回路のソースドライバにおける電荷補充回路の補助回路の構成を示す図であり、（ｂ）は実施例３と実施例１の比較例との間の階調電圧線の電位推移を示す図である。
【発明を実施するための形態】
【００１５】
以下に本発明の実施例を詳細に説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１に係るドライバ回路１０の構成を示す図である。ドライバ回路１０は、例えば外部から入力された映像信号ＶＳに基づいて、例えば液晶パネル、プラズマパネル及び有機ＥＬ（Electro Luminescence）パネルなどのディスプレイパネルＰＮＬに映像を表示する。ディスプレイパネル（以下、単にパネルと称する）ＰＮＬは、２次元画像を表示するパネルである。
【００１７】
パネルＰＮＬは、各々が２次元画面の水平方向に伸長するｋ本（ｋは２以上の整数）の走査線Ｃ1〜Ｃkと、各々が２次元画面の垂直方向に伸長するｎ本（ｎは２以上の整数）のデータ線Ｓ1〜Ｓnとを有している。また、走査線Ｃ1〜Ｃkの各々と、データ線Ｓ1〜Ｓnの各々との交差部にはパネルＰＮＬの画素を担うディスプレイセルＤＳが設けられている。本実施例においては、ディスプレイパネルＰＮＬが例えばＴＦＴ（Thin Film Transistor）液晶パネルからなる場合について説明する。
【００１８】
ドライバ回路１０は、駆動制御回路２０、ゲートドライバ３０及びソースドライバ４０を有している。駆動制御回路２０は、映像信号ＶＳに基づいて、走査線Ｃ1〜Ｃk各々に走査パルスを順次印加させるべき走査制御信号ＳＣＳを生成し、これをゲートドライバ３０に供給する。ゲートドライバ３０は、走査制御信号ＳＣＳに応じたタイミングで走査パルスを生成し、これをパネルＰＮＬの走査線Ｃ1〜Ｃkの各々に順次択一的に印加する。
【００１９】
また、駆動制御回路２０は、映像信号ＶＳに基づいて各画素における輝度レベル（階調レベル）を表す画素データＰＤを生成し、これを１つの走査ライン分ずつ、シリアル形態にて走査クロック信号に同期したタイミングでソースドライバ４０に供給する。ソースドライバ４０は、画素データＰＤに基づいて、１の走査線における各画素（ｎ個）の階調レベルに対応する駆動電圧ＤＶ1〜ＤＶnを生成する。また、ソースドライバ４０は、ｎ個の出力回路を有し、駆動電圧ＤＶ1〜ＤＶnの各々を有する駆動パルスをそれぞれの出力回路から出力する。駆動電圧ＤＶ1〜ＤＶnの各々は、それぞれデータ線Ｓ1〜Ｓnの各々に印加される。
【００２０】
図２は、ソースドライバ４０の詳細構成を示す図である。ソースドライバ４０は、階調電圧生成回路４１と、コンバータ回路４２と、電荷補充回路４３とを有している。階調電圧生成回路４１は、例えば外部の基準階調電圧生成回路ＢＶＤから入力された基準階調電圧ＧＶ0に基づいて、ｍ段階（ｍは２以上の整数）の階調レベルを示すｍ個の階調電圧ＧＶ1〜ＧＶmを生成する。階調電圧生成回路４１は、例えば電源電位（第１の電源電位）及び接地電位（第２の電源電位）が端部の各々に印加され、複数の抵抗が直列に接続されたラダー抵抗（図示せず）を有している。階調電圧生成回路４１は、当該ラダー抵抗の各抵抗によって分圧された電圧を取出すことによって、ｍ個の階調電圧ＧＶ1〜ＧＶmを生成する。例えば階調電位ＧＶ1は最も接地電位に近い電位を有し、階調電位ＧＶmは最も電源電位に近い電位を有する。
【００２１】
コンバータ回路４２には、駆動制御回路２０から、デジタル信号であるｎ個（データ線の本数分）の階調信号ＧＳ1〜ＧＳnが入力される。コンバータ回路４２は、入力された階調信号ＧＳ1〜ＧＳnに基づいて、階調電圧ＧＶ1〜ＧＶmの中から、ｎ個の表示データに対応するｎ個の駆動電圧ＤＶ1〜ＤＶnをそれぞれ選択して出力するｎ個のデコーダ回路４２（１）〜４２（ｎ）を有している（図３参照）。出力されたｎ個の駆動電圧ＤＶ1〜ＤＶnの各々は、それぞれデータ線Ｓ1〜Ｓnの各々に印加される。
【００２２】
具体的には、駆動制御回路２０のタイミングコントローラ（図示せず）は、映像信号ＶＳから、走査中の走査線とデータ線Ｓ1〜Ｓnの各々との交差部に形成されたディスプレイセルＤＳに印加すべき輝度レベルのデータである画素データＰＤを生成する。シフトレジスタ回路ＳＲは、画素データＰＤからｎ個の階調信号ＧＳ1〜ＧＳnを生成する。階調信号ＧＳ1〜ＧＳnの各々は、例えば８ビットのデジタル信号である。具体的には、階調信号ＧＳ1〜ＧＳnの各々は、例えばそれぞれが「０」データ又は「１」データに対応する信号を８個有し、当該データの組み合わせによって対象となるディスプレイセルＤＳの輝度レベルを表現している。
【００２３】
階調信号ＧＳ1〜ＧＳnの各々は、バッファ回路ＢＦによって保持される。バッファ回路ＢＦは、ｎ個のラッチ回路ＬＣ1〜ＬＣnからなる（図３）。ラッチ回路ＬＣ1〜ＬＣnの各々は、入力されたラッチ信号（図示せず）に基づいて、階調信号ＧＳ1〜ＧＳnの各々を、コンバータ回路４２のデコーダ回路４２（１）〜４２（ｎ）の各々にそれぞれ同時に供給する。このようにして、階調信号ＧＳ1〜ＧＳnの各々がコンバータ回路４２に供給され、これに基づいてコンバータ回路４２は駆動電圧ＤＶ1〜ＤＶnを生成する。ソースドライバ４０は、それぞれ駆動電圧ＤＶ1〜ＤＶnを有する駆動パルスを、パネルＰＮＬのデータ線Ｓ1〜Ｓnの各々に印可する。また、これが走査線Ｃ1〜Ｃkの各々に対して順次行われることによって、パネルＰＮＬに画像が表示されていく。
【００２４】
ソースドライバ４０は、ｍ個の階調電圧ＧＶ1〜ＧＶmの各々を、コンバータ回路４２のデコーダ回路４２（１）〜４２（ｎ）の各々にそれぞれ伝送するｍ本の階調電圧線Ｗ1〜Ｗmからなる階調電圧線群ＷＧを有している。例えば２５６階調でパネルＰＮＬに画像を表示させる場合（すなわちｍ＝２５６の場合）、２５６本の階調電圧線Ｗ1〜Ｗ256が階調電圧生成回路４１及びコンバータ回路４２間に接続される。階調電圧線Ｗ1は１レベル（１番目）の階調レベルを示す階調電圧ＧＶ1をコンバータ回路４２に伝送する。同様に、２５６レベル（２５６番目）の階調レベルを示す階調電圧ＧＶ256は階調電圧線Ｗ256によって伝送される。
【００２５】
図２に示すように、ソースドライバ４０は、階調電圧線Ｗ1〜Ｗmの各々に電圧降下が生じた場合、当該電圧降下が生じた階調電圧線Ｗ1〜Ｗmの各々に電荷ＳＣ1〜ＳＣmを補充する電荷補充回路４３を有している。具体的には、電荷補充回路４３は、ｍ個の補助回路４３（１）〜４３（ｍ）からなり（図３など）、補助回路４３（１）〜４３（ｍ）の各々は、階調電圧線Ｗ1〜Ｗmの各々にそれぞれ接続されている。補助回路４３（１）〜４３（ｍ）の各々は、階調電圧線Ｗ1〜Ｗmの各々にそれぞれ電荷ＳＣ1〜ＳＣmを補充する。
【００２６】
補助回路４３（１）〜４３（ｍ）の各々は、階調電圧線Ｗ1〜Ｗmの各々における電圧降下（ＩＲドロップ）を検知する。また、補助回路４３（１）〜４３（ｍ）の各々は、階調電圧線Ｗ1〜Ｗmの各々において電圧降下が検知された場合、電荷ＳＣ1〜ＳＣmを階調電圧線Ｗ1〜Ｗmの各々に補充（供給）する。例えば、電荷補充回路４３は、画素データＰＤの切替タイミング、すなわち階調信号ＧＳ1〜ＧＳnが次の階調信号ＧＳ1〜ＧＳnに切替るタイミングで、電荷ＳＣ1〜ＳＣmを階調電圧線Ｗ1〜Ｗmの各々に補充するように構成されている。
【００２７】
ソースドライバ４０が電荷補充回路４３を有することによって、階調電圧線Ｗ1〜Ｗmの各々において電圧降下が生じた場合、その降下分を補充するように電荷ＳＣ1〜ＳＣmが階調電圧線Ｗ1〜Ｗmの各々に供給される。従って、例えばＩＲドロップが生じた場合でも、早期に階調電圧ＧＶ1〜ＧＶmの各々を安定化させることが可能となる。従って、ＩＲドロップによって減衰され、本来の階調電圧ＧＶ1〜ＧＶmの各々よりも小さな電圧が、駆動電圧ＤＶ1〜ＤＶmとなってデータ線Ｓ1〜Ｓnの各々に印加されることを確実に防止することが可能となる。従って、画質不良を抑制することが可能となる。
【００２８】
図３は、ソースドライバ４０の詳細構成を示す回路図である。なお、図の明確さのため、図には、階調電圧線群ＷＧのうち、ｘレベル（ｘは１≦ｘ≦ｍの関係を満たす整数）の階調レベルを示す階調電圧線Ｗxのみを示している。また、図には、電荷補充回路４３のうち、階調電圧線Ｗｘに接続された補助回路４３（ｘ）のみを示している。
【００２９】
また、図３には、図の明確さのため、それぞれバッファ回路ＢＦ及びコンバータ回路４２のうち、階調電圧生成回路４１に最も近い位置に配置されたラッチ回路ＬＣ1及びデコーダ回路４２（１）、階調電圧生成回路４１から最も遠い位置に配置されたラッチ回路ＬＣn及びデコーダ回路４２（ｎ）、並びにこれらの周辺回路のみを示している。
【００３０】
デコーダ回路４２（１）は、コンバータ回路４２のうち、階調電圧生成回路４１からの配線距離が最も小さい接続ノードＮx1に接続されたデコーダ回路である。また、デコーダ回路４２（ｎ）は、コンバータ回路４２のうち、階調電圧生成回路４１からの配線距離が最も大きい接続ノードＮxnに接続されたデコーダ回路である。また、図３に示すように、説明の容易さのため、階調電圧線Ｗxから接続ノードＮx1を介してデコーダ回路４２（１）に供給される階調電圧ＧＶxを階調電圧ＧＶx1と称し、接続ノードＮxnを介してデコーダ回路４２（ｎ）に供給される階調電圧ＧＶxを階調電圧ＧＶxnと称する。
【００３１】
図３を参照して、ソースドライバ４０のより詳細な構成及びその動作について説明する。デコーダ回路４２（１）には、階調電圧線Ｗxを介して、階調電圧生成回路４１から、ｘレベルの階調レベルを示す階調電圧ＧＶx（ＧＶx1）が供給される。また、デコーダ回路４２（１）には、ラッチ回路ＬＣ1から、データ線Ｓ1に印加されるべき電圧値を示す階調信号ＧＳ1が入力される。なお、図示していないが、デコーダ回路４２（１）には、階調電圧線Ｗ1〜Ｗmの各々から階調電圧ＧＶ1〜ＧＶmの各々が伝送される。デコーダ回路４２（１）は、階調信号ＧＳ1に基づいて、階調電圧ＧＶxを含むｍ個の階調電圧ＧＶ1〜ＧＶmから、駆動電圧ＤＶ1を選択して出力する。
【００３２】
駆動電圧ＤＶ1は、増幅回路ＡＭ1によって出力駆動電圧ＯＶ1となり、出力端子としてのパッドＰ1からデータ線Ｓ1に出力される。以下においては、増幅回路ＡＭ1及びパッドＰ1を出力回路ＯＰ1と称する場合がある。
【００３３】
同様に、デコーダ回路４２（ｎ）には、階調電圧線Ｗxを介して、階調電圧生成回路４１から、ｘレベルの階調レベルを示す階調電圧ＧＶx（ＧＶxn）が供給される。また、デコーダ回路４２（ｎ）には、ラッチ回路ＬＣnから、データ線Ｓnに印加されるべき電圧値を示す階調信号ＧＳnが入力される。なお、図示していないが、デコーダ回路４２（ｎ）には、階調電圧線Ｗ1〜Ｗmの各々から階調電圧ＧＶ1〜ＧＶmの各々が伝送される。デコーダ回路４２（ｎ）は、階調信号ＧＳnに基づいて、階調電圧ＧＶxを含むｍ個の階調電圧ＧＶ1〜ＧＶmから、駆動電圧ＤＶnを選択して出力する。駆動電圧ＤＶnは、出力回路ＯＰn（増幅回路ＡＭn及びパッドＰn）から出力駆動電圧ＯＶnとしてデータ線Ｓnに出力される。
【００３４】
なお、以下においては、ラッチ回路ＬＣ1、デコーダ回路４２（１）及び出力回路ＯＰ1の全体をチャネルＣＮ1と称する場合がある。同様に、ラッチ回路ＬＣn、デコーダ回路４２（ｎ）及び出力回路ＯＰnの全体をチャネルＣＮnと称する場合がある。
【００３５】
補助回路４３（ｘ）は、電荷ＳＣxの補充対象となる階調電圧線Ｗxにおける電圧降下を検知する検知回路ＤＥを有している。また、補助回路４３（ｘ）は、検知回路ＤＥが階調電圧線Ｗxにおける電圧降下を検知した場合に階調電圧線Ｗxに対して電荷ＳＣxを供給する電荷供給回路ＣＨを有している。
【００３６】
補助回路４３（ｘ）は、階調電圧線Ｗxとデコーダ回路４２（１）〜４２（ｎ）との接続ノードＮx1〜Ｎxnのうち、階調回路４１からの配線距離が最も大きな接続ノードＮxnに接続されている。以下においては、説明の容易さのため、補助回路４３（ｘ）の階調電圧線Ｗxとの接続ノード（本実施例においては接続ノードＮxn）を接続ノードＮ１と区別して説明する場合がある。
【００３７】
補助回路４３（ｘ）の検知回路ＤＥは、一端が接続ノードＮ１（すなわち階調電圧線Ｗx）に接続されたキャパシタＣＰからなる。電荷供給回路ＣＨは、ドレインがキャパシタＣＰの一端に接続され、ゲートがキャパシタＣＰの他端に接続され、ソースに電源電位Ｖｄｄが印加されたＭＯＳトランジスタ（第１のＭＯＳトランジスタ、以下、単にトランジスタと称する）ＴＲ１と、ゲート及びドレインがキャパシタＣＰの他端に接続され、ソースに電源電位Ｖｄｄが印加されたＭＯＳトランジスタ（第２のＭＯＳトランジスタ、以下、単にトランジスタと称する）ＴＲ２とからなる。本実施例においては、ＭＯＳトランジスタＴＲ１及びＴＲ２の各々がｐチャネル型ＭＯＳＦＥＴからなる場合について説明する。また、説明のため、キャパシタＣＰの他端のノードをノードＮ２と称する。
【００３８】
図４（ａ）は、本実施例のソースドライバ４０の階調電圧線Ｗ1〜Ｗmにおける階調電圧の推移（変動）を比較するための比較例のソースドライバ１００の構成を示す回路図である。図４（ａ）は、ソースドライバ１００における図３と同様の回路図である。ソースドライバ１００は、電荷補充回路４３を有しない点を除いてはソースドライバ４０と同様の構成を有している。
【００３９】
図４（ｂ）は、ソースドライバ４０（実施例１）及びソースドライバ１００（比較例）におけるデコーダ回路４２（ｎ）に供給されるｘレベルの階調レベルを示す階調電圧（それぞれ階調電圧ＧＶxn及びＧＶxnc）、すなわち接続ノードＮxnにおける電位の推移を示す図である。図の横軸は時間を示し、縦軸は電圧を示している。図中の実線の太線は階調電圧ＧＶxnを示し、破線は階調電圧ＧＶxncを示している。なお、図には、説明のため、電荷補充回路４３におけるノードＮ２の電位の推移を示している（実線の細線）。
【００４０】
まず、図４（ｂ）を用いて、画素データＰＤの切替タイミングにおける電荷補充回路４３の電荷供給動作及び階調電圧ＧＶxnについて説明する。まず、画素データＰＤが切り替わる前のタイミングでは、階調電圧ＧＶxn及びＧＶxncは、共に階調電圧ＧＶxに等しい電圧値を有している。このとき、補助回路４３（ｘ）のトランジスタＴＲ１及びＴＲ２におけるソース及びドレイン間の電流路は非導通状態となっている。
【００４１】
次に、タイミングｔ１において、ソースドライバ４０に入力される画素データＰＤが次の走査線用の画素データに切り替わり、これに応じてコンバータ４２に入力される階調信号ＧＳ1〜ＧＳnが切り替わる。この際、例えばコンバータ回路４２のうち、デコーダ回路４２（１）に対して階調電圧ＧＶxを選択すべき階調信号ＧＳ1が入力されたとする。このとき、階調電圧線Ｗxから接続ノードＮx1に伝送されている階調電圧ＧＶxが、デコーダ回路４２（１）によって駆動電圧ＤＶ1として出力される。
【００４２】
例えばこのような場合、タイミングｔ１において、階調電圧線Ｗxの電位は、瞬間的にＧＶxから低下する（すなわちＩＲドロップが発生する）。これに応じて、接続ノードＮxnの電位ＧＶxnも一時的に低下する。同時に、補助回路４３（ｘ）の検知回路ＤＥとしてのキャパシタＣＰにおいて容量カップリングが発生し、これによって、ノードＮ２の電位が低下する。このようにしてキャパシタＣＰは階調電圧線Ｗxの電圧降下を検知する。
【００４３】
ノードＮ２の電位が低下すると、トランジスタＴＲ１のゲート及びソース間に電位差が生じる。さらに電位差が拡大し、トランジスタＴＲ１のゲート及びソース間電圧Ｖｇｓがその閾値電圧Ｖｔよりも大きくなると、トランジスタＴＲ１のソース及びドレイン間が導通状態となる。トランジスタＴＲ１のソース及びドレイン間が導通状態となると、電源電位Ｖｄｄが接続ノードＮ１に印加される。これによって、階調電圧線ＷXに電圧降下が生じた場合、補助回路４３（ｘ）から接続ノードＮxnに電荷（補充電荷）ＳＣxが供給される。
【００４４】
また、ノードＮ２の電位が低下することによって、トランジスタＴＲ２のゲート及びソース間にも電位差が生じる。トランジスタＴＲ２のゲート及びソース間電圧Ｖｇｓがその閾値電圧Ｖｔよりも大きくなると、トランジスタＴＲ２のソース及びドレイン間が導通状態となる。これによってノードＮ２に電源電位Ｖｄｄが印加される。タイミングｔ２において、ノードＮ２の電位が電源電位Ｖｄｄに達すると、トランジスタＴＲ１及びＴＲ２におけるソース及びドレイン間が非導通状態となる。これによって、補助回路４３（ｘ）はオフ状態（待機状態）となる。
【００４５】
本実施例においては、階調電圧線Ｗ1〜Ｗmに電圧降下が生じた場合に、当該電圧降下が生じた階調電圧線Ｗ1〜Ｗmに対して電荷ＳＣ1〜ＳＣmを補充する電荷補充回路４３を有している。従って、例えば階調信号ＧＳ1〜ＧＳnの切り替わりタイミングなどで階調電圧線Ｗ1〜ＷmにＩＲドロップが生じた場合に、階調電圧線Ｗ1〜Ｗmの電位を早期に階調電圧ＧＶ1〜ＧＶmに復帰させることが可能となる。従って、画質不良などのおそれを低減することが可能となる。また、電荷補充回路４３は、階調電圧線Ｗ1〜Ｗmにおける電圧降下に応答するように動作する。従って、電圧降下発生時のみに電荷供給動作を行うため、低消費電力で動作させることが可能である。
【００４６】
次に、図３を用いて、本実施例のソースドライバ４０と比較例のソースドライバ１００における階調電圧線Ｗxの接続ノードＮxnにおける電位の推移について説明する。ソースドライバ４０におけるノードＮxnの電位ＧＶxnは、補助回路４３（ｘ）の動作終了後に短時間で階調電位ＧＶxまで復帰している（図の太線の実線）。一方、ソースドライバ１００におけるノードＮxnの電位ＧＶxnは、ソースドライバ４０よりも長い時間で階調電圧ＧＶxに復帰していることがわかる（図の破線）。これは、ソースドライバ４０において、電荷補充回路４３からの電荷補充によるものである。
【００４７】
なお、このＩＲドロップは、時間と共に解消されていくが、配線抵抗の影響を最も大きく受ける接続ノードＮxn（階調電圧生成回路４１からの配線距離が最も長い接続ノード）においては、その電位ＧＶxnが階調電圧ＧＶxに復帰（収束）するまでの時間が最も長い。従って、本実施例は、最も電圧復帰までの時間が長い接続ノードにおける電圧復帰を高速化する構成となる。
【００４８】
なお、例えば、階調電圧線の線径が一定でない場合など、階調電圧線の配線抵抗の大きさが階調電圧生成回路からの配線距離に比例しない場合には、必ずしも最も遠い距離の階調電圧線に補助回路を接続することが好ましいとはいえない。例えば、階調電圧線の途中の接続ノードに補助回路を設けてもよい。
【００４９】
図５は、実施例１の変形例１に係るドライバ回路１０Ａにおけるソースドライバ４０Ａの構成を示す回路図である。図５は、ソースドライバ４０Ａにおける図３と同様の図であるが、補助回路４０Ａの詳細構成を省略してある。ソースドライバ４０Ａは、補助回路の階調電圧線への接続位置を除いては、ソースドライバ４０と同様の構成を有している。電荷補充回路４３Ａ（図には補助回路４３Ａ（ｘ）のみを示している）は、階調電圧線Ｗxとデコーダ回路４２（１）〜４２（ｎ）との接続ノードＮx1〜Ｎxnのうち、階調回路４１からの配線距離が最も小さい接続ノードＮx1と、階調回路４１からの配線距離が最も大きな接続ノードＮxnとの間のいずれかの接続ノードに接続されている。
【００５０】
本変形例は、階調電圧線Ｗxにおける配線抵抗が配線の途中で最も高くなるような配線構成を有する場合の構成例である。例えば階調電圧線Ｗｘの線径が途中で細くなっている場合や、階調電圧線Ｗｘが多層配線層内の１の配線層に設けられており、配線途中で他の配線層に経由して形成されている場合に相当する。この場合、本変形例のようにソースドライバを構成することで最も早く全ての階調電圧線内の電圧降下を解消することができる場合がある。
【００５１】
図６は、実施例１の変形例２に係るドライバ回路１０Ｂにおけるソースドライバ４０Ｂの構成を示す回路図である。図６は、ソースドライバ４０Ｂにおける図３と同様の図であるが、第１及び第２の電荷補充回路４３Ｂ１及び４３Ｂ２（図には第１及び第２の補助回路４３Ｂ１（ｘ）及び４３Ｂ２（ｘ）のみを示している）の詳細構成を省略してある。ソースドライバ４０Ｂは、階調電圧線Ｗx1及びＷx2の構成及び電荷補充回路４３Ｂの構成を除いては、ソースドライバ４０と同様の構成を有している。
【００５２】
ソースドライバ４０Ｂは、ＩＣチップの中央部に設けられた階調電圧生成回路４１Ｂを有している。また、階調電圧生成回路４１Ｂからは、同一の階調電圧ＧＶxを伝送する２つの階調電圧線（それぞれ第１及び第２の階調電圧線と称する）Ｗx1及びＷx2が、チップの長手方向に沿った互いに反対の方向に伸長している。
【００５３】
第１の階調電圧線Ｗx1は、ｎ／２個の接続ノードＮx1〜Ｎxn/2を介して、ｎ／２個のデコーダ回路４２（１）〜４２（ｎ／２）に接続されている。同様に、第２の階調電圧線Ｗx2は、ｎ／２個の接続ノードＮxn/2+1〜Ｎxnを介して、ｎ／２個のデコーダ回路４２（ｎ／２＋１）〜４２（ｎ）に接続されている。すなわち、階調電圧線Ｗx1及びＷx2の各々は、実施例１における階調電圧線Ｗxの半分の配線長を有している。従って、実施例１に比べて、配線抵抗の影響を半分程度に低減することが可能となる。
【００５４】
また、ソースドライバ４０Ｂは、第１の階調電圧線Ｗx1とデコーダ回路４２（１）〜４２（ｎ／２）との接続ノードＮx1〜Ｎxn/2のうち、階調電圧生成回路４１Ｂからの配線距離が最も大きい接続ノードＮx1に接続された第１の補助回路４３Ｂ１（ｘ）を有している。また、ソースドライバ４０Ｂは、第２の階調電圧線Ｗx2とデコーダ回路４２（ｎ／２＋１）〜４２（ｎ）との接続ノードＮxn/2+1〜Ｎxnのうち、階調電圧生成回路４１Ｂからの配線距離が最も大きい接続ノードＮxnに接続された第２の補助回路４３Ｂ２（ｘ）を有している。
【００５５】
本変形例においては、同一の階調レベルを示す階調電圧を伝送する２つの階調電圧線を有し、２つの階調電圧線の各々において最も配線距離の大きな接続ノードの各々に接続された第１及び第２の電荷補充回路４３Ｂ１及び４３Ｂ２を有している。従って、階調電圧線の配線距離を半分程度にし、かつその階調電圧線の各々における電圧降下をそれぞれの補助回路によって抑制することが可能となる。
【実施例２】
【００５６】
図７は、実施例２のドライバ回路１３におけるソースドライバ５０の構成を示す図である。図７は、ソースドライバ５０における補助回路５１の構成を示す回路図である。ソースドライバ５０は、電荷補充回路の構成を除いては、ソースドライバ４０と同様の構成を有している。なお、図７には、電荷補充回路５１のうち、階調電圧ＧＶxを伝送する階調電圧線Ｗxに接続された補助回路５１（ｘ）のみを示している。本実施例においては、補助回路５１（ｘ）が、ドレインがキャパシタＣＰの一端に接続され、ゲートがキャパシタＣＰの他端に接続され、ソースに電源電位Ｖｄｄが印加されたＭＯＳトランジスタＴＲ１と、ＭＯＳトランジスタＴＲ１のソース及びゲート間に接続された抵抗素子Ｒとからなる電荷供給回路ＣＨ１を有している。本実施例においては、実施例１の電荷供給回路ＣＨにおける第２のトランジスタＴＲ２が抵抗素子Ｒに置き換わった場合に相当する。
【００５７】
ソースドライバ５０においては、電荷補充回路５１は実施例１と同様に動作する。具体的には、抵抗素子Ｒを比較的高抵抗なもので構成することで、実施例１における第２のＭＯＳトランジスタＴＲ２と同様の機能を持たせることができる。具体的には、抵抗素子Ｒは、電源電位Ｖｄｄから電荷を補充電荷ＳＣxとして階調電圧線Ｗxの接続ノードＮxn（Ｎ１）に供給させた後、ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）ＴＲ１を非導通状態とする機能を有する。
【００５８】
本実施例においては、実施例１と同様に、階調電圧線Ｗ1〜Ｗmにおける電圧降下に応答して、階調電圧線Ｗ1〜Ｗmに電荷ＳＣ1〜ＳＣmを補充（供給）する動作を行う。従って、低消費電力で、ＩＲドロップなどの電圧降下から電位を早期に階調電圧ＧＶ1〜ＧＶmまで復帰させることが可能となる。
【実施例３】
【００５９】
図８（ａ）は、実施例３に係るドライバ回路１５におけるソースドライバ６０の構成を示す図である。図８（ａ）は、ソースドライバ６０における電荷補充回路６１の構成を示す回路図である。図８（ａ）は電荷補充回路６１における図７と同様の図である。ソースドライバ６０は、電荷補充回路６１の構成を除いては、ソースドライバ４０と同様の構成を有している。なお、図８（ａ）においては、電荷補充回路６１のうち、階調電圧ＧＶxを伝送する階調電圧線Ｗxに接続された補助回路６１（ｘ）のみを示している。
【００６０】
本実施例においては、補助回路６１（ｘ）が、実施例１と同様の第１及び第２のＭＯＳトランジスタＴＲ１及びＴＲ２と、第１のＭＯＳトランジスタＴＲ１のゲート及び第２のＭＯＳトランジスタＴＲ２のドレイン間において互いに直列に接続された２つのインバータ素子（それぞれ第１及び第２のインバータ素子と称する）ＩＮＶ１及びＩＮＶ２と、を有する電荷供給回路ＣＨ２を有している。
【００６１】
第１のインバータ素子ＩＮＶ１は、その入力端子がキャパシタＣＰの他端及び第２のＭＯＳトランジスタＴＲ２のドレインに接続されている。第１のインバータ素子ＩＮＶ１は、その出力端子が第２のインバータ素子ＩＮＶ２の入力端子に接続されている。第２のインバータ素子ＩＮＶ２は、その出力端子が第１のＭＯＳトランジスタＴＲ１のゲートに接続されている。例えば、第１のインバータ素子ＩＮＶ１は、ｐチャネル型ＭＯＳＦＥＴを有し、第２のインバータ素子ＩＮＶ２は、ｎチャネル型ＭＯＳＦＥＴを有している。説明の容易さのため、第２のインバータ素子ＩＮＶ２の出力端子と第１のＭＯＳトランジスタのゲートとの接続ノードをノードＮ３と称する。
【００６２】
図８（ｂ）は、ソースドライバ６０（実施例３）及びソースドライバ１００（比較例）におけるデコーダ回路４２（ｎ）に供給されるｘレベルの階調レベルを示す階調電圧（それぞれ階調電圧ＧＶxn及びＧＶxnc）、すなわち接続ノードＮxnにおける電位の推移を示す図である。図の横軸は時間を示し、縦軸は電圧を示している。図中の実線の太線は階調電圧ＧＶxnを示し、破線の太線は階調電圧ＧＶxncを示している。なお、図には、説明のため、補助回路６１（ｘ）におけるノードＮ２及びＮ３の電位の推移を示している（それぞれ実線の細線及び破線の細線）。
【００６３】
まず、図８（ｂ）を用いて、画素データＰＤの切替タイミングにおける電荷補充回路６１の電荷供給動作及び階調電圧ＧＶxnについて説明する。まず、画素データＰＤが切り替わる前のタイミングでは、補助回路４３（ｘ）と同様に、トランジスタＴＲ１及びＴＲ２におけるソース及びドレイン間は非導通状態となっている。
【００６４】
次に、タイミングｔ１において、ソースドライバ６０に入力される画素データＰＤが次の走査線用の画素データＰＤに切り替わり、これに応じてコンバータ４２に入力される階調信号ＧＳ1〜ＧＳnが切り替わる。この際、例えばコンバータ回路４２のうち、デコーダ回路４２（１）に対して階調電圧ＧＶxを選択すべき階調信号ＧＳ1が入力されたとする。このとき、階調電圧線Ｗxから接続ノードＮx1に伝送されている階調電圧ＧＶxが、デコーダ回路４２（１）によって駆動電圧ＤＶ1として出力される。
【００６５】
このような場合、タイミングｔ１において、階調電圧線Ｗxの電位は、瞬間的にＧＶxから低下する（すなわちＩＲドロップが発生する）。これに応じて、接続ノードＮxnの電位ＧＶxnも一時的に低下する。同時に、電荷補充回路４３の検知回路ＤＥとしてのキャパシタＣＰにおいて容量カップリングが発生し、これによって、ノードＮ２の電位が低下する。このようにしてキャパシタＣＰは階調電圧線Ｗxの電圧降下を検知する。
【００６６】
ノードＮ２の電位が低下すると、インバータ素子ＩＮＶ１のｐチャネルＭＯＳＦＥＴが導通状態となり、電源電位Ｖｄｄがインバータ素子ＩＮＶ２に出力される。そして、インバータ素子ＩＮＶ２のｎチャネル型ＭＯＳＦＥＴが導通状態となり、ＭＯＳトランジスタＴＲ１のゲートには、比較的低レベルの電位が入力される（図の破線の細線）。従って、ＭＯＳトランジスタＴＲ１のゲート及びソース間には実施例１よりも大きな電位差が生じる。
【００６７】
トランジスタＴＲ１のゲート及びソース間電圧Ｖｇｓがその閾値電圧Ｖｔよりも大きくなり、トランジスタＴＲ１のソース及びドレイン間が導通状態となる。トランジスタＴＲ２のソース及びドレイン間が導通状態となると、電源電位Ｖｄｄが接続ノードＮ１に印加される。このようにして、電荷ＳＣxが階調電圧線ＷxのノードＮ１に供給される。
【００６８】
また、ノードＮ２の電位が低下することによって、トランジスタＴＲ２のゲート及びソース間にも電位差が生じる。トランジスタＴＲ２のゲート及びソース間電圧Ｖｇｓがその閾値電圧Ｖｔよりも大きくなると、トランジスタＴＲ２のソース及びドレイン間が導通状態となる。これによってノードＮ２に電源電位Ｖｄｄが印加される。タイミングｔ２において、ノードＮ２の電位が電源電位Ｖｄｄに達すると、トランジスタＴＲ１及びＴＲ２におけるソース及びドレイン間が非導通状態となる。これによって、補助回路６１（ｘ）はオフ状態（待機状態）となる。
【００６９】
本実施例においては、ＭＯＳトランジスタＴＲ１のゲート及びソース間に、実施例１よりも大きな電位差を生じさせることが可能となる。従って、階調電圧線Ｗxへの電荷供給が実施例１よりも早まる。ノードＮ１の電位ＧＶxnは、ＭＯＳトランジスタＴＲ１のゲート電圧がＶｄｄに戻るよりも先に、すなわちＭＯＳトランジスタＴＲ１及びＴＲ２が非導通状態となる前に（タイミングｔ２より前に）、階調電圧ＧＶxまで復帰する。従って、より急速にＩＲドロップからの電位復帰を行うことが可能となる。従って、比較例における電位ＧＶxncの電位復帰までの時間に比べて大幅に早く階調電圧線Ｗxの電位を復帰させることが可能となる。
【００７０】
なお、上記においては、電荷供給回路ＣＨ、ＣＨ１及びＣＨ２が１つ又は２つのｐチャネル型ＭＯＳＦＥＴを用いて構成される場合について説明した。しかし、電荷供給回路ＣＨ、ＣＨ１及びＣＨ２は、ｎチャネル型ＭＯＳＦＥＴを用いて構成することも可能である。例えば、接地電位（第２の電源電位）に近い電位を有する階調電位（例えば階調電位ＧＶ1やＧＶ2など）を伝送する階調電圧線（例えば階調電圧線Ｗ1やＷ2など）に対しては、ｎチャネル型ＭＯＳＦＥＴを用いた補助回路を接続してもよい。
【００７１】
なお、階調電位ＧＶ1は接地電位に近いため、ｎチャネル型ＭＯＳＦＥＴを用いた補助回路に接地電位を印加し、階調電圧線Ｗ１に電荷を補充することで、ＩＲドロップからの電位の復帰を早めることが可能となる。一方、電源電位（第１の電源電位）に近い電位を有する階調電位を伝送する階調電圧線に対しては、上記のようにｐチャネル型ＭＯＳＦＥＴを用いた補助回路から電荷を補充することが好ましい。また、これらの両方を適用することも可能である。例えば電源電位に近い電位を有する階調電圧を伝送する階調電圧線に対してはｐチャネル型ＭＯＳＦＥＴを用いた補助回路を接続し、接地電位に近い電位を有する階調電圧を伝送する階調電圧線に対してはｎチャネル型ＭＯＳＦＥＴを用いた補助回路を接続することも可能である。すなわち、電荷補充回路を構成するＭＯＳトランジスタは、ｐチャネル型ＭＯＳＦＥＴ又はｎチャネル型ＭＯＳＦＥＴから構成されていればよい。
【００７２】
また、電荷の供給を開始するためのＭＯＳトランジスタＴＲ１のソース及びドレイン間の導通を開始させるゲート電圧Ｖｇｓの閾値電圧Ｖｔは、電荷の供給させたいタイミングなどに応じて種々の調整を行うことが可能である。例えば画素データＰＤの切替タイミング以外でも電圧降下の生ずるタイミングを予期できる場合には、そのタイミングで導通状態となるように閾値電圧Ｖｔを調整（設計）すればよい。
【符号の説明】
【００７３】
１０、１０Ａ、１０Ｂ、１３、１５  ドライバ回路
４０、４０Ａ、４０Ｂ、５０、６０  ソースドライバ
４１  階調電圧生成回路
４２  コンバータ回路
４２（１）〜４２（ｎ）  デコーダ回路
Ｗ1〜Ｗm、Ｗx  階調電圧線
４３  ４３Ａ、４３Ｂ  ５１、６１  電荷補充回路
４３（１）〜４３（ｍ）、４３（ｘ）、４３Ａ（ｘ）、４３Ｂ１（ｘ）、４３Ｂ２（ｘ）、５１（ｘ）、６１（ｘ）  補助回路
ＤＥ  検知回路
ＣＨ  ＣＨ１、ＣＨ２  電荷供給回路
【図１】
0006545443.tif 000002
【図２】
0006545443.tif 000003
【図３】
0006545443.tif 000004
【図４】
0006545443.tif 000005
【図５】
0006545443.tif 000006
【図６】
0006545443.tif 000007
【図７】
0006545443.tif 000008
【図８】
0006545443.tif 000009