(57)【特許請求の範囲】
【請求項１】
負荷を駆動する半導体装置であって、
前記負荷に並列に接続された、ダイオード接続のバイポーラ型保護素子、ダイオード接続のユニポーラ型保護素子及び保護ダイオードを有する保護回路と、
前記保護回路に直列接続され、前記負荷を駆動するようにスイッチング動作を行うスイッチング回路と、
を備え、
前記バイポーラ型保護素子、前記ユニポーラ型保護素子及び前記保護ダイオードが逆方向となる極性にバイアスされ、前記スイッチング回路のターンオフ時に、前記負荷からの逆起電力による放電電流を消費し、
前記ユニポーラ型保護素子は、第１導電型のドリフト領域の内部に複数の第２導電型のカラムが周期的に配置され、当該カラムで挟まれた前記ドリフト領域の部分を第１導電型のカラムと定義した超接合構造のＭＯＳＦＥＴであり、
前記保護ダイオードの順方向降下電圧が、前記ユニポーラ型保護素子の順方向降下電圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記ユニポーラ型保護素子の前記順方向降下電圧から前記保護ダイオードの前記順方向降下電圧を減算した差分が、０Ｖより高く且つ１５Ｖ以下の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイッチング回路が、互いに並列接続されたバイポーラ型電力用スイッチング素子、ユニポーラ型電力用スイッチング素子及び還流ダイオードを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
負荷を駆動する半導体装置であって、前記負荷に並列に接続された、ダイオード接続のバイポーラ型保護素子、ダイオード接続のユニポーラ型保護素子及び保護ダイオードを有する保護回路と、前記保護回路に直列接続され、前記負荷を駆動するようにスイッチング動作を行うスイッチング回路と、を備え、前記バイポーラ型保護素子、前記ユニポーラ型保護素子及び前記保護ダイオードが逆方向となる極性にバイアスされ、前記スイッチング回路のターンオフ時に、前記負荷からの逆起電力による放電電流を消費し、前記ユニポーラ型保護素子は、第１導電型のドリフト領域の内部に複数の第２導電型のカラムが周期的に配置され、当該カラムで挟まれた前記ドリフト領域の部分を第１導電型のカラムと定義した超接合構造のＭＯＳＦＥＴである半導体装置の製造方法であって、
前記ユニポーラ型保護素子に粒子線を照射することにより前記ユニポーラ型保護素子の順方向降下電圧を増大させ、前記ユニポーラ型保護素子の順方向降下電圧を前記保護ダイオードの順方向降下電圧よりも高く設定することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にモータ制御や電力変換等に適用可能な電力用スイッチングデバイスに関する。
【背景技術】
【０００２】
従来のモータ制御や電力変換等に適用される電力用スイッチングデバイスとして、ＩＧＢＴとＭＯＳＦＥＴを並列接続した構成が知られている（特許文献１参照）。特許文献１に記載の構成によれば、ＩＧＢＴとＭＯＳＦＥＴを並列動作させることにより、ＩＧＢＴとＭＯＳＦＥＴの閾値電圧の差を利用してスイッチング損失を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１２５８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電力用スイッチングデバイスにおいては、スイッチング素子のターンオフ時に負荷の逆起電力による放電電流を消費する保護回路が一般的に設けられおり、保護回路として種々の構成が検討されている。
【０００５】
本発明は、電力用スイッチングデバイスのターンオフ時に負荷の逆起電力による放電電流を消費する保護回路に新たな構成を用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、負荷を駆動する半導体装置であって、（ａ）負荷に並列に接続された、ダイオード接続のバイポーラ型保護素子、ダイオード接続のユニポーラ型保護素子及び保護ダイオードを有する保護回路と、（ｂ）保護回路に直列接続され、負荷を駆動するようにスイッチング動作を行うスイッチング回路とを備え、バイポーラ型保護素子、ユニポーラ型保護素子及び保護ダイオードが逆方向となる極性にバイアスされ、スイッチング回路のターンオフ時に、負荷からの逆起電力による放電電流を消費する半導体装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、電力用スイッチングデバイスのターンオフ時に負荷の逆起電力による放電電流を消費する保護回路に新たな構成を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の一例を示す回路図である。
【図２】本発明の実施形態に係るユニポーラ型保護素子（ＳＪＭＯＳ）の一例を示す断面図である。
【図３】本発明の実施形態に係る保護ダイオードの一例を示す断面図である。
【図４】本発明の実施形態に係る保護回路のバイポーラ型保護素子（ＩＧＢＴ）の一例を示す断面図である。
【図５】比較例に係る半導体装置の一例を示す回路図である。
【図６】比較例に係る半導体装置の電流電圧（Ｉ−Ｖ）特性を示すグラフである。
【図７】比較例に係るユニポーラ型保護素子の逆回復時の電流及び電圧を示すグラフである。
【図８】実施例に係る半導体装置のユニポーラ型保護素子の順方向降下電圧と保護ダイオードの順方向降下電圧との差分ΔＶｆとユニポーラ型保護素子に流れる電流との関係を比較例とともに示すグラフである。
【図９】実施例に係る半導体装置のユニポーラ型保護素子の順方向降下電圧と保護ダイオードの順方向降下電圧との差分ΔＶｆとユニポーラ型保護素子のボディダイオードの跳ね上がり電圧との関係を示すグラフである。
【図１０】実施例に係る半導体装置のユニポーラ型保護素子及び保護ダイオードの逆回復時の電流及び電圧を示すグラフ（その１）である。
【図１１】実施例に係る半導体装置のユニポーラ型保護素子及び保護ダイオードの逆回復時の電流及び電圧を示すグラフ（その２）である。
【図１２】実施例に係る半導体装置のユニポーラ型保護素子及び保護ダイオードの逆回復時の電流及び電圧を示すグラフ（その３）である。
【図１３】実施例に係る半導体装置のユニポーラ型保護素子及び保護ダイオードの逆回復時の電流及び電圧を示すグラフ（その４）である。
【図１４】実施例に係る半導体装置の電流密度比と、ユニポーラ型保護素子の順方向降下電圧と保護ダイオードの順方向降下電圧との差分ΔＶｆの関係を示すグラフである。
【図１５】図１５（ａ）〜図１５（ｃ）は、本発明の実施形態に係るユニポーラ型保護素子の製造方法の一例を示す工程断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の実施形態に係るユニポーラ型保護素子の製造方法の一例を示す図１５（ｄ）に引き続く工程断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、本発明の実施形態に係るユニポーラ型保護素子の製造方法の一例を示す図１６（ｂ）に引き続く工程断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、本発明の実施形態に係るユニポーラ型保護素子の製造方法の一例を示す図１７（ｂ）に引き続く工程断面図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、本発明の実施形態に係るユニポーラ型保護素子の製造方法の一例を示す図１８（ｂ）に引き続く工程断面図である。
【図２０】図２０（ａ）及び図２０（ｂ）は、本発明の実施形態に係る保護ダイオードの製造方法の一例を示す工程断面図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、本発明の実施形態に係る保護ダイオードの製造方法の一例を示す図２０（ｂ）に引き続く工程断面図である。
【発明を実施するための形態】
【０００９】
電力用スイッチングデバイスにおいては、スイッチング素子のターンオフ時に負荷の逆起電力による放電電流を消費する保護回路が一般的に設けられる。この保護回路として、数Ａ程度の小電流領域〜数百Ａ程度の大電流領域でも使用できるように、ＩＧＢＴ等のバイポーラ型保護素子とＭＯＳＦＥＴ等のユニポーラ型保護素子を逆バイアスのダイオードとして動作するように並列接続することが検討されている。
【００１０】
本発明者らは、バイポーラ型保護素子とユニポーラ型保護素子を並列接続した保護回路において、モータ等の誘導性負荷の動作における小電流領域では、バイポーラ型保護素子よりもオン抵抗が相対的に低いユニポーラ型保護素子に放電電流が集中して流れ、ユニポーラ型保護素子が短寿命となる問題があることを見出した。特に、複数のｐ型カラムとｎ型カラムを交互に形成した超接合（ＳＪ）構造のＭＯＳＦＥＴを採用すると、逆回復時に空乏層が速く広がることに起因してサージ電圧が跳ね上がるので、破壊され易い。
【００１１】
上記課題を鑑み、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す実施形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１２】
また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
【００１３】
＜半導体装置＞
本発明の実施形態に係る半導体装置は、図１に示すように、負荷Ｚ１に直列接続され、負荷Ｚ１の駆動するようにスイッチング動作を行うスイッチング回路１０１と、スイッチング回路１０１に直列接続され、且つ負荷Ｚ１に並列接続された、スイッチング回路１０１のターンオフ時に負荷Ｚ１からの逆起電力による放電電流を消費させる保護回路１０２とを備える電力用スイッチングデバイスである。負荷Ｚ１としては例えばモータ等が使用可能である。
【００１４】
スイッチング回路１０１は、互いに並列接続されたバイポーラ型電力用スイッチング素子Ｑ１１、ユニポーラ型電力用スイッチング素子Ｑ１２及び還流ダイオード（ＦＷＤ）Ｄ１を備える。バイポーラ型電力用スイッチング素子Ｑ１１としては例えばＩＧＢＴ、静電誘導（ＳＩ）サイリスタ、ゲート・ターンオフ（ＧＴＯ）サイリスタ等が使用でき、ユニポーラ型電力用スイッチング素子Ｑ１２としては例えばＭＯＳトランジスタやＭＩＳトランジスタが使用できる。ＭＯＳトランジスタにはＭＯＳＦＥＴやＭＯＳＳＩＴがある。同様に、ＭＩＳトランジスタにはＭＩＳＦＥＴやＭＩＳＳＩＴ等の絶縁ゲート構造の半導体素子がある。以下の説明では便宜上、バイポーラ型電力用スイッチング素子Ｑ１１としてＩＧＢＴ、ユニポーラ型電力用スイッチング素子Ｑ１２としてＭＯＳＦＥＴの場合について例示的に説明する。
【００１５】
通常、バイポーラ型素子であるＩＧＢＴのオン閾値電圧は、ビルトインポテンシャルの影響で、小電流領域ではユニポーラ型素子であるＭＯＳＦＥＴのオン閾値電圧よりも高くなるので、バイポーラ型電力用スイッチング素子Ｑ１１はユニポーラ型電力用スイッチング素子Ｑ１２よりも小電流領域では導通損失が大きい。一方、ユニポーラ型電力用スイッチング素子Ｑ１２はバイポーラ型電力用スイッチング素子Ｑ１１よりも大電流側で導通損失が大きい。
【００１６】
バイポーラ型電力用スイッチング素子Ｑ１１のゲートとユニポーラ型電力用スイッチング素子Ｑ１２のゲートは制御回路１００に共通に接続されており、制御回路１００から共通の制御信号が供給される。バイポーラ型電力用スイッチング素子Ｑ１１のコレクタ側、ユニポーラ型電力用スイッチング素子Ｑ１２のドレイン側、還流ダイオードＤ１のカソード側は保護回路１０２及び負荷Ｚ１側の端子Ｎ１に接続される。バイポーラ型電力用スイッチング素子Ｑ１１のエミッタ側、ユニポーラ型電力用スイッチング素子Ｑ１２のソース側、還流ダイオードＤ１のアノード側は、電源Ｖｃｃの負極側に接続されている。
【００１７】
通常は、ユニポーラ型素子であるＭＯＳＦＥＴのターンオン、ターンオフ時のドレイン・ソース間電流のｄｉ／ｄｔよりもバイポーラ型素子であるＩＧＢＴ上ののターンオン、ターンオフ時のコレクタ・エミッタ間電流のｄｉ／ｄｔの方が緩やかであり、更に電流について、ＭＯＳＦＥＴのドレイン・ソース間電流のｄｉ／ｄｔとＩＧＢＴのコレクタ・エミッタ間電流のｄｉ／ｄｔとの合成となることから、ｄｉ／ｄｔがより緩やかとなり、ターンオン損失が増加する。そこで、バイポーラ型電力用スイッチング素子Ｑ１１よりもスイッチング速度が速いユニポーラ型電力用スイッチング素子Ｑ１２から先にターンオンさせることで、ターンオン損失を低減できる。但し、ユニポーラ型電力用スイッチング素子Ｑ１２側に大電流を流したくない場合は、バイポーラ型電力用スイッチング素子Ｑ１１から先にターンオンさせてもよく、電流帯によってバイポーラ型電力用スイッチング素子Ｑ１１とユニポーラ型電力用スイッチング素子Ｑ１２のターンオフする順番が変化してもよい。
【００１８】
保護回路１０２は、負荷Ｚ１に並列に接続された、ダイオード接続のバイポーラ型保護素子Ｑ２１、ダイオード接続のユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２を有する。バイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２は逆方向となる極性にバイアスされ、スイッチング回路１０１のターンオフ時に、負荷Ｚ１からの逆起電力による放電電流を消費する。バイポーラ型保護素子Ｑ２１としては例えばＩＧＢＴやＳＩサイリスタ、ＧＴＯサイリスタ等が使用でき、ユニポーラ型保護素子Ｑ２２としては例えばＭＯＳトランジスタやＭＩＳトランジスタが使用できる。以下の説明では便宜上、バイポーラ型保護素子Ｑ２１としてＩＧＢＴ、ユニポーラ型保護素子Ｑ２２としてＭＯＳＦＥＴの場合について例示的に説明する。
【００１９】
バイポーラ型保護素子Ｑ２１のコレクタ側、ユニポーラ型保護素子Ｑ２２のドレイン側、保護ダイオードＤ２のカソード側は電源Ｖｃｃの正極側の端子Ｎ２に接続されている。バイポーラ型保護素子Ｑ２１のエミッタ側、ユニポーラ型保護素子Ｑ２２のソース側、保護ダイオードＤ２のアノード側はスイッチング回路１０１側の端子Ｎ１に接続されている。バイポーラ型保護素子Ｑ２１のゲートはエミッタと接続され、ゲート−エミッタ間を同電位にすることで、逆方向ダイオードとして動作する。なお、バイポーラ型保護素子Ｑ２１のゲートとエミッタを接続する代わりに、バイポーラ型保護素子Ｑ２１のゲートを制御回路１００に接続して、ゲートーエミッタ間電圧が０Ｖとなるように制御することで、逆方向ダイオードとして動作させてもよい。ユニポーラ型保護素子Ｑ２２のゲートはソースと接続され、ゲート−ソース間が同電位となり、逆方向ダイオードとして動作する。
【００２０】
本発明の実施形態に係る半導体装置の保護回路１０２のユニポーラ型保護素子Ｑ２２は、例えば図２にその一部の断面構造を示すように、ｎ型のドリフト領域１１の内部に複数のｐ型カラム１２ａ，１２ｂ，…が周期的に配置され、ｐ型カラム１２ａ，１２ｂ，…で挟まれたドリフト領域１１の部分をｎ型カラム１１ａ，１１ｂ，１１ｃ，…と定義した超接合（ＳＪ）構造のＭＯＳＦＥＴ（以下、単に「ＳＪＭＯＳ」ともいう）が好適に採用できる。以下の説明では、ｐ型カラム１２ａ，１２ｂ，…とｎ型カラム１１ａ，１１ｂ，１１ｃ，…が交互に周期的に形成されたＳＪＭＯＳの場合について説明する。
【００２１】
ドリフト領域１１のｐ型カラム１２ａ，１２ｂ，…上に位置する領域には、ｐ型のウェル領域１３ａ，１３ｂ，…が周期的に多数配置されマルチチャネル構造をなしている。ウェル領域１３ａ，１３ｂ，…の上部には、ｐ型のコンタクト領域１４ａ，１４ｂ，…が配置され、コンタクト領域１４ａ，１４ｂ，…を挟むようにｎ型のソース領域１５ａ，１５ｂ，１５ｃ，１５ｄ，…が周期的に多数配置され大電流が流せるように構成されている。ｎ型カラム１１ａ，１１ｂ，１１ｃ，…上にはゲート絶縁膜１６を介してゲート電極１７ａ，１７ｂ，１７ｃ，…が配置されている。ゲート絶縁膜１６を覆うように層間絶縁膜１８が形成されている。コンタクト領域１４ａ，１４ｂ，…及びソース領域１５ａ，１５ｂ，１５ｃ，１５ｄ，…に接するようにソース電極１９が配置されている。ｐ型カラム１２ａ，１２ｂ，…及びｎ型カラム１１ａ，１１ｂ，１１ｃ，…の下側にはドレイン領域１０が配置され、ドレイン領域１０の下面にドレイン電極２０が配置されて、ＳＪＭＯＳを構成している。
【００２２】
図１に示した保護回路１０２の保護ダイオードＤ２は、例えば図３に示すように、ｎ−型のドリフト領域２１と、ドリフト領域２１の上面に配置されたｐ＋型のアノード領域２２と、ドリフト領域２１の裏面に配置され、ドリフト領域２１よりも高不純物密度のｎ型のカソード領域２３を備えるｐｉｎダイオードである。アノード領域２２の上面にはアノード電極２４が配置されている。一方、カソード領域２３の裏面にはカソード電極２５が配置されている。
【００２３】
図１に示した保護回路１０２のバイポーラ型保護素子Ｑ２１は、図４にその一部を示すように、例えばトレンチゲート構造を単位構造として有するＩＧＢＴである。ｎ−型のドリフト領域３１の上面側には単位構造としてｐ型のベース領域３２ａ，３２ｂが配置され、この単位構造が周期的に配置されてマルチチャネル構造をなしている。ベース領域３２ａ，３２ｂの上部には、ドリフト領域３１よりも高不純物密度のｎ＋型のエミッタ領域３３ａ，３３ｂ，…が周期的に配置されている。ベース領域３２ａ，３２ｂを貫通してドリフト領域３１の上部に達する凹部（トレンチ）の内面にはゲート絶縁膜３４を介してゲート電極３５が周期的に埋め込まれている。ゲート電極３５上には層間絶縁膜３６を介してエミッタ電極３７が周期的に配置されている。エミッタ電極３７は、エミッタ領域３３ａ，３３ｂ，…及びベース領域３２ａ，３２ｂに接する。ドリフト領域３１の裏面側にはドリフト領域２１よりも高不純物密度のｎ型のフィールドストップ（ＦＳ層）４０が配置され、ＦＳ層４０の裏面側にはｐ型のコレクタ領域３８が配置されている。コレクタ領域３８の裏面にはコレクタ電極３９が配置されている。
【００２４】
図１に示したスイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１、ユニポーラ型電力用スイッチング素子Ｑ１２及び還流ダイオードＤ１と、保護回路１０２のバイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２のそれぞれは、例えば１チップにそれぞれ形成された個別のディスクリートデバイスであり、ボンディングワイヤ等で接続しパッケージングされてモジュール化されていてもよい。また、スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１、ユニポーラ型電力用スイッチング素子Ｑ１２及び還流ダイオードＤ１と、保護回路１０２のバイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２のそれぞれが１つのチップに一括してモノシリックに形成されていてもよい。
【００２５】
図１に示したスイッチング回路１０１のユニポーラ型電力用スイッチング素子Ｑ１２、還流ダイオードＤ１及びバイポーラ型電力用スイッチング素子Ｑ１１のそれぞれは、図２に示した保護回路１０２のユニポーラ型保護素子Ｑ２２、図３に示した保護回路１０２の保護ダイオードＤ２、図４に示した保護回路１０２のバイポーラ型保護素子Ｑ２１のそれぞれと同様の構成を備えていてもよく、異なる構成であってもよい。
【００２６】
＜半導体装置の動作＞
次に、図１を用いて、本発明の実施形態に係る半導体装置のスイッチング動作の一例を説明する。
【００２７】
まず、スイッチング回路１０１のターンオン時から説明すると、制御回路１００からの制御信号に基づいて、スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２がターンオンし、導通状態となる。例えば、バイポーラ型電力用スイッチング素子Ｑ１１よりもオン閾値電圧の低いユニポーラ型電力用スイッチング素子Ｑ１２が先にターンオンする。バイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２が導通状態となることにより、電源Ｖｃｃから負荷Ｚ１へ電流が流れる。
【００２８】
その後、制御回路１００からの制御信号に基づいて、スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２がターンオフし、遮断状態となる。スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２が遮断状態となることにより、電源Ｖｃｃから負荷Ｚ１へ流れる電流は遮断される。これにより、負荷Ｚ１からの逆起電力による放電電流が保護回路１０２に流れ、保護回路１０２のバイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２が放電電流を消費する。
【００２９】
その後、制御回路１００からの制御信号に基づいて、スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２がターンオンし、導通状態となる。この際、保護回路１０２においては、順方向から逆方向状態に移行する逆回復時に、保護回路１０２のバイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２に逆回復電流が流れる。
【００３０】
一方、比較例に係る半導体装置は、図５に示すように、スイッチング回路２０１及び保護回路２０２を備える。スイッチング回路１０１は、並列接続されたバイポーラ型電力用スイッチング素子Ｘ１１及びユニポーラ型電力用スイッチング素子Ｘ１２を備え、図１に示した半導体装置のように還流ダイオードが並列接続されていない点が異なる。一方、保護回路２０２は、並列接続されたバイポーラ型保護素子Ｘ２１及びユニポーラ型保護素子Ｘ２２を備え、図１に示した半導体装置のように保護ダイオードが並列接続されていない点が異なる。
【００３１】
図６は、ＳＪＭＯＳ等の超接合ユニポーラ型素子と、ＩＧＢＴ等のバイポーラ型素子の電流電圧特性を示す。図６に示すように、小電流領域では、超接合ユニポーラ型素子のオン抵抗がバイポーラ型素子のオン抵抗よりも相対的に高い。一方、大電流領域では、バイポーラ型素子のオン抵抗が超接合ユニポーラ型素子のオン抵抗よりも相対的に高い。このため、比較例に係る半導体装置の保護回路２０２では、数Ａ程度の小電流領域ではユニポーラ型保護素子Ｘ２２がオンして放電電流が流れる。一方、例えばモータがフル稼働するような数百Ａ程度の大電流側では、バイポーラ型保護素子Ｘ２１がオンして放電電流が流れる。
【００３２】
比較例に係る半導体装置において、特にユニポーラ型保護素子Ｘ２２が図２に示すようなＳＪＭＯＳである場合には、ｐ型カラム１２ａ，１２ｂ，…とｎ型カラム１１ａ，１１ｂ，１１ｃ，…との距離が近いため、空乏層の広がりが速く、ＳＪＭＯＳのボディダイオードの逆回復時に電圧が急峻に跳ね上がり、ハードスイッチングとなる。このサージ電圧と逆回復ピーク電流Ｉｒｐとのエネルギー量で、ユニポーラ型保護素子Ｘ２２は破壊され易く、逆回復時の破壊耐量は弱くなる。サージ電圧の跳ね上がりと逆回復ピーク電流Ｉｒｐを抑制するために、図７に示すように、逆回復時の電流の減少率ｄｉ／ｄｔを小さくする（例えばｄｉ／ｄｔ＝３３Ａ／μｓｅｃとする）ことが考えられるが、ｄｉ／ｄｔを小さくすると、ユニポーラ型保護素子Ｘ２２のターンオン時のｄｉ／ｄｔが小さくなりターンオン損失Ｅｏｎが増大するため好ましくない。
【００３３】
これに対して、本発明の実施形態に係る半導体装置では、保護回路１０２に保護ダイオードＤ２が並列接続されているので、負荷Ｚ１からの放電電流を保護ダイオードＤ２にも分担させて流すことができる。ここで、ユニポーラ型保護素子Ｑ２２と保護ダイオードＤ２との電流分担比率は、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑと保護ダイオードＤ２の順方向降下電圧Ｖｆｄとの相対的な関係により決定される。本発明の実施形態に係る半導体装置では、保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりもユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを相対的に高く設定している。これにより、逆回復時のユニポーラ型保護素子Ｑ２２の電流分担率を相対的に小さくでき、逆回復時のユニポーラ型保護素子Ｑ２２の電圧の急峻な跳ね上がりを抑制でき、破壊耐量を強くすることができる。
【００３４】
通常のＳＪＭＯＳの場合には、ｎ型カラム１１ａ，１１ｂ，１１ｃ，…の幅が狭いため、ドリフト抵抗が非常に低いので、ｐ型カラム１２ａ，１２ｂ，…の正孔が貯まり易く、ＳＪＭＯＳの順方向降下電圧Ｖｆｑが下がり易い。一方、保護ダイオードＤ２はドリフト領域２１が広く、ドリフト抵抗はＳＪＭＯＳよりも高くなる。更に、ｎ型カラムが無いため、正孔は素子表面から裏面へダイレクトに流れる。したがって、通常は、保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりもユニポーラ型保護素子Ｑ２２に採用されるＳＪＭＯＳの順方向降下電圧Ｖｆｑが低くなる傾向がある。
【００３５】
これに対して、本発明の実施形態によれば、意図的に、ユニポーラ型保護素子Ｑ２２を構成しているＳＪＭＯＳの順方向降下電圧Ｖｆｑを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定する。例えば、ユニポーラ型保護素子Ｑ２２の製造工程において、ユニポーラ型保護素子Ｑ２２に電子線等の粒子線を照射してライフタイムを短縮させるとともに、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを増大させることで、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｄを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定できる。また、保護ダイオードＤ２の製造工程において、保護ダイオードＤ２に電子線等の粒子線を照射することにより、保護ダイオードＤ２の順方向降下電圧Ｖｆｄを調整してもよい。
【００３６】
また、ＳＪＭＯＳのドリフト抵抗を増大させても、ＳＪＭＯＳの順方向降下電圧Ｖｆｑを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定できる。また、保護ダイオードＤ２のチップサイズを増大したり、或いは保護ダイオードＤ２を薄化したりすることによっても、保護ダイオードＤ２の順方向降下電圧Ｖｆｄを低下させて、ユニポーラ型保護素子Ｑ２２を構成するＳＪＭＯＳの順方向降下電圧Ｖｆｑを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定できる。更には、ユニポーラ型保護素子Ｑ２２をＳｉＣ材料を用いて作製する一方で、保護ダイオードＤ２をＳｉ材料を用いて作製する等、材料を異ならせてもよい。上述した手段を組み合わせることにより、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定することも可能である。
【００３７】
ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑから保護ダイオードＤ２の順方向降下電圧Ｖｆｄを減算した差分ΔＶｆ（以下、単に「ΔＶｆ」という。）は、０よりも高く且つ１５Ｖ以下であることが好ましい。ΔＶｆが１５Ｖ以下であれば、保護ダイオードＤ２のチップサイズの増大に伴うコストの増大やユニポーラ型保護素子Ｑ２２のオン抵抗の悪化を実現可能な範囲内に抑制できる。なお、保護ダイオードＤ２の順方向降下電圧Ｖｆｄは例えば０．５Ｖ〜１．５Ｖ程度（例えばＳｉダイオードであれば０．６Ｖ）である、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑは例えば０．５Ｖ〜１５Ｖ程度であるが、これに限定されるものではなく、適宜設定可能であることは勿論である。
【００３８】
＜実施例＞
次に、シミュレーションにより、実施例Ａ〜Ｅに係る半導体装置を設定して、ΔＶｆとユニポーラ型保護素子Ｑ２２を構成するＳＪＭＯＳに流れる電流の関係を計算した。実施例Ａ〜Ｅのユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを０．７８Ｖ、１Ｖ、１．９２Ｖ、２．９７Ｖ、４．６２Ｖと順に高くなるように設定した。更に、実施例Ａ〜Ｅ毎に、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑは同一であるが、保護ダイオードＤ２の順方向降下電圧Ｖｆｄを１．２８Ｖ、１．０５Ｖ、０．９１Ｖと変えたものを３種類ずつ設定した。図８は、実施例Ａ〜Ｅについて、ΔＶｆとユニポーラ型保護素子Ｑ２２を構成するＳＪＭＯＳに流れる電流（ＳＪ電流）の関係の計算結果を示す。図８に示すように、ΔＶｆが大きいほど、保護ダイオードＤ２の電流分担比率が上がるため、ユニポーラ型保護素子Ｑ２２に流れる電流（ＳＪ電流）が低減しているのが分かる。
【００３９】
更に、シミュレーションにより、実施例Ａ〜Ｅを用いて、ユニポーラ型保護素子Ｑ２２について、逆回復時のボディダイオードの跳ね上がり電圧の関係を計算した。シミュレーション条件は、ゲート抵抗を固定し、バス電圧３００Ｖ、電流３００Ａ、逆回復電流の減少率ｄｉ／ｄｔ＝３ｋＡ／μｓｅｃとした。図９に、ΔＶｆと、保護回路１０２のユニポーラ型保護素子Ｑ２２のボディダイオードの跳ね上がり電圧の関係の計算結果を示す。更に、図９のプロットＰ１〜Ｐ４のサンプルについて、逆回復時の電流及び電圧の計算結果を図１０〜図１３にそれぞれ示す。図９〜図１３に示すように、ΔＶｆが大きいほど逆回復時の跳ね上がり電圧は低減していき、ΔＶｆが０近傍より大きくなると、跳ね上がり電圧を略抑制できていることが分かる。
【００４０】
ここで、図１０に示すように、ΔＶｆが負の場合、ユニポーラ型保護素子Ｑ２２のボディダイオードの電圧ＶＡＫが急峻に跳ね上がっているのが分かる。そのため、サージ電圧が大きく、逆回復時に破壊され易い。これに対して、図１１〜図１３に示すように、ΔＶｆが大きくなると、ユニポーラ型保護素子Ｑ２２の逆回復電流（ＳＪ電流）がゼロに戻っても保護ダイオードＤ２側の電流が流れ続けているため、ユニポーラ型保護素子Ｑ２２の電圧は立ち上がらない。そして、保護ダイオードＤ２側の電流がゼロに戻るにつれて、保護ダイオードＤ２側の電圧ＶＡＫがソフトに立ち上がる。したがって、逆回復電流の減少率ｄｉ／ｄｔを大きくすることで、逆回復ピーク電流Ｉｒｐが増大しても、電圧ＶＡＫはソフトに立ち上がるため、破壊耐量は強くなる。よって、数百Ａ程度の大電流時に、スイッチング損失Ｅｒｒを低減するために逆回復電流の減少率ｄｉ／ｄｔを大きくしても、破壊耐量を高めることができる。
【００４１】
また、図１４には、シミュレーションによる静特性時のΔＶｆの計算結果を示す。ユニポーラ型保護素子Ｑ２２の電流密度を保護ダイオードＤ２の電流密度に対して７００倍に高めると、ΔＶｆを１５Ｖに設定できることが分かる。電流密度差は、例えば保護ダイオードＤ２のチップサイズを大きくし、ユニポーラ型保護素子Ｑ２２のチップサイズを小さくすることで調整可能である。ユニポーラ型保護素子Ｑ２２の電流密度を保護ダイオードＤ２の電流密度に対して７００倍以下であることが、ユニポーラ型保護素子Ｑ２２のオン抵抗の悪化及び保護ダイオードＤ２のコストの増大を抑制する点から好ましい。
【００４２】
以上説明したように、本発明の実施形態に係る半導体装置によれば、図１に示すように、保護回路１０２において、バイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２を並列接続することにより、保護ダイオードＤ２が無い場合と比較して、ユニポーラ型保護素子Ｑ２２に流れる電流を保護ダイオードＤ２に分担させることができるので、ユニポーラ型保護素子Ｑ２２を長寿命化できる。更に、保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりもユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを高くすることにより、ユニポーラ型保護素子Ｑ２２の電流分担比率を低下させて、逆回復時のユニポーラ型保護素子Ｑ２２のサージ電圧の跳ね上がりを抑制でき、破壊耐量を強くすることができる。
【００４３】
＜ユニポーラ型保護素子の製造方法＞
次に、図１５〜図１８を用いて、本発明の実施形態に係る半導体装置で使用するユニポーラ型保護素子Ｑ２２に用いられるＳＪＭＯＳの製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４４】
（ａ）図１５（ａ）に示すように、単結晶Ｓｉからなるｎ型の半導体基板１０上に、ｎ型のエピタキシャル層１１ａを成長させる。次に、エピタキシャル層１１ａ上にフォトレジスト膜４１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４１をパターニングする。パターニングされてフォトレジスト膜４１をマスクと用いて、図１５（ｂ）に示すように、ボロン（Ｂ）等のｐ型不純物をエピタキシャル層１１ａ上から選択的にイオン注入する。残存したフォトレジスト膜４１は剥離液又はアッシング等で除去する。なお、図示を省略するが、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、ｎ型カラムとなる領域に選択的にｎ型不純物のイオン注入を更に行ってもよい。
【００４５】
（ｂ）次に、図１５（ｃ）に示すように、エピタキシャル層１１ａ上にｎ型のエピタキシャル層１１ｂを成長させると、エピタキシャル成長の温度の効果により、注入されたイオンがエピタキシャル層１１ａ中で活性化し、更にエピタキシャル層１１ｂ内にも外方拡散してｐ型領域４３が形成される。同様のエピタキシャル層の成長工程とイオン注入工程とを繰り返す多段エピタキシャル法をすれば、注入した不純物イオンの活性化と外方拡散によって、図１６（ａ）に示すように、半導体基板１０の厚さ方向に伸びる複数のｎ型カラム１１ａ，１１ｂ，１１ｃ，…及びｐ型カラム１２ａ，１２ｂ，…を交互に周期的に有するようにドリフト領域１１を形成する。多段エピタキシャル法を用いた際に、最上層のエピタキシャル層にはイオン注入を実施しないことにより、ドリフト領域１１はｐ型カラム１２ａ，１２ｂ，…の上を覆うように形成される。
【００４６】
（ｃ）次に、ドリフト領域１１の上面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物をドリフト領域１１の表面に選択的にイオン注入する。残存したフォトレジスト膜を剥離液又はアッシング等により除去する。同様に、ドリフト領域１１の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物をドリフト領域１１の表面に選択的にイオン注入する。その後、熱処理を行うことにより、図１６（ｂ）に示すように、ドリフト領域１１のｐ型カラム１２ａ，１２ｂ，…上の位置に、ｐ型のウェル領域１３ａ，１３ｂ，…が形成されるとともに、ウェル領域１３ａ，１３ｂ，…の上部にｐ＋型のコンタクト領域１４ａ，１４ｂ，…が形成される。
【００４７】
（ｄ）次に、ウェル領域１３ａ，１３ｂ，…及びコンタクト領域１４ａ，１４ｂ，…を形成した被処理基体を洗浄後、ドリフト領域１１、ウェル領域１３ａ，１３ｂ，…及びコンタクト領域１４ａ，１４ｂ，…の表面を熱酸化し、図１７（ａ）に示すようにシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜１６を形成する。そして、化学気相成長（ＣＶＤ）法等により、図１７（ｂ）に示すように、ゲート絶縁膜１６上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）１７を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、図１８（ａ）に示すように、ゲート絶縁膜１６及びポリシリコン層１７の一部を選択的に除去して、ウェル領域１３ａ，１３ｂ，…及びコンタクト領域１４ａ，１４ｂ，…を露出させるとともに、ゲート電極１７ａ，１７ｂ，１７ｃを形成する。
【００４８】
（ｅ）次に、ゲート電極１７ａ，１７ｂ，１７ｃ、ウェル領域１３ａ，１３ｂ，…及びコンタクト領域１４ａ，１４ｂ，…の上面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ｐ等のｎ型不純物を選択的にイオン注入する。残存したフォトレジスト膜をフッ酸等により除去する。その後、熱処理を行うことにより、図１８（ｂ）に示すように、コンタクト領域１４ａ，１４ｂ，…を挟むようにｎ＋型のソース領域１５ａ，１５ｂ，１５ｃ，１５ｄ，…が形成される。
【００４９】
（ｆ）次に、ＣＶＤ法等により、ゲート電極１７ａ，１７ｂ，１７ｃ、コンタクト領域１４ａ，１４ｂ，…及びソース領域１５ａ，１５ｂ，１５ｃ，１５ｄ，…の上面にＳｉＯ２膜等からなる層間絶縁膜を堆積する。層間絶縁膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜の一部を選択的に除去する。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図１９（ａ）に示すように、ゲート電極１７ａ，１７ｂ，１７ｃ，…を覆うように層間絶縁膜１８が形成される。
【００５０】
（ｇ）次に、スパッタ法又は蒸着法等により、図１９（ｂ）に示すように、コンタクト領域１４ａ，１４ｂ，…及びソース領域１５ａ，１５ｂ，１５ｃ，１５ｄ，…の上面にＡｌ等からなるソース電極１９を形成する。その後、半導体基板１０を裏面側から研削・研磨してドリフト領域１０とした後、スパッタ法又は蒸着法等により、図２に示すように、ドレイン領域１０の裏面にＡｕ等からなるコレクタ電極３９を形成する。
【００５１】
（ｈ）次に、半導体基板に表面側又は裏面側から吸収線量５００ｋＧｙ〜１０００ｋＧｙ程度で電子線を照射することにより、半導体基板中にキャリアのライフタイムを短縮させるとともに、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを増大させる。その後、熱処理を行うことにより、電子線の照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の実施形態に係る半導体装置で使用するユニポーラ型保護素子Ｑ２２が完成する。
【００５２】
本発明の実施形態に係る半導体装置で使用するユニポーラ型保護素子Ｑ２２の製造方法によれば、電子線を照射してユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを増大させることにより、ユニポーラ型保護素子Ｑ２２の順方向降下電圧Ｖｆｑを保護ダイオードＤ２の順方向降下電圧Ｖｆｄよりも相対的に高く設定できる。なお、ドレイン電極２０を形成した後に電子線を照射する場合を説明したが、ドレイン電極２０を形成する前の段階で電子線を照射してもよい。また、電子線照射後の電子線アニールを行わない場合もある。また、電子線を照射する代わりに、プロトンやヘリウム等の荷電粒子線や、中性子線等の非荷電粒子線を照射してもよい。
【００５３】
＜保護ダイオードの製造方法＞
次に、図２０及び図２１を用いて、本発明の実施形態に係る半導体装置で使用する保護ダイオードＤ２の製造方法の一例を説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５４】
（ａ）まず、単結晶Ｓｉからなるｎ−型の半導体基板２１を用意し、半導体基板２１の表面にＢ等のｐ型不純物イオンを注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図２０（ａ）に示すように、例えば不純物密度５×１０１７〜１×１０１９ｃｍ−３程度のｐ＋型のアノード領域２２を形成する。
【００５５】
（ｂ）次に、研削又はウェットエッチング等により、半導体基板２１を裏面側から除去し、半導体基板２１を所望の厚さ（例えば５０μｍ〜３００μｍ程度）とする。そして、半導体基板２１の裏面にＡｓやＰ等のｎ型不純物をイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図２０（ｂ）に示すように、例えば不純物密度１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度のｎ＋型のカソード領域２３を形成する。
【００５６】
（ｃ）次に、スパッタ法又は蒸着法等により、図２１（ａ）に示すように、アノード領域２２の上面にＡｌ等からなるアノード電極２４を形成する。同様に、スパッタ法又は蒸着法等により、図２１（ｂ）に示すようにカソード領域２３の裏面にＡｕ等からなるカソード電極２５を形成する。
【００５７】
（ｄ）次に、半導体基板２１の表面側又は裏面側から、吸収線量５００ｋＧｙ〜１０００ｋＧｙ程度で電子線を照射することにより、半導体基板２１中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。その後、熱処理を行うことにより、電子線の照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、図３に示した保護ダイオードＤ２が完成する。
【００５８】
本発明の実施形態に係る半導体装置で使用する保護ダイオードＤ２の製造方法によれば、半導体基板２１に電子線を照射することにより、保護ダイオードＤ２の順方向降下電圧Ｖｆｄを調整できる。なお、カソード電極２５を形成した後に電子線を照射する場合を説明したが、カソード電極２５を形成する前の段階で電子線を照射してもよい。また、保護ダイオードＤ２の順方向降下電圧Ｖｆｄを調整する必要が無ければ電子線を照射しなくてもよい。
【００５９】
（その他の実施の形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６０】
例えば、本発明の実施形態に係る半導体装置のスイッチング回路１０１が、並列接続されたバイポーラ型電力用スイッチング素子Ｑ１１、ユニポーラ型電力用スイッチング素子Ｑ１２及び還流ダイオードＤ１を有する場合を説明したが、スイッチング回路１０１の構成はこれに限定されるものではない。例えば、スイッチング回路１０１は、バイポーラ型電力用スイッチング素子Ｑ１１及びユニポーラ型電力用スイッチング素子Ｑ１２のみを有していてもよく、単体のバイポーラ型電力用スイッチング素子Ｑ１１又はユニポーラ型電力用スイッチング素子Ｑ１２等のスイッチング素子のみを有していてもよい。また、例えばスイッチング回路１０１を各相で２組ずつ用いて三相出力インバータを構成することもできる。
【００６１】
また、スイッチング回路１０１のバイポーラ型電力用スイッチング素子Ｑ１１、ユニポーラ型電力用スイッチング素子Ｑ１２及び還流ダイオードＤ１や、保護回路１０２のバイポーラ型保護素子Ｑ２１、ユニポーラ型保護素子Ｑ２２及び保護ダイオードＤ２のそれぞれの構造は特に限定されない。例えば、バイポーラ型電力用スイッチング素子Ｑ１１の一例としてトレンチゲート構造の縦型ＩＧＢＴを説明したが、プレーナゲート構造の横型ＩＧＢＴも採用可能である。また、ユニポーラ型電力用スイッチング素子Ｑ１２及びユニポーラ型保護素子Ｑ２２としてはＳＪＭＯＳが好適であるが、これ以外の構造であってもよい。
【００６２】
このように、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法及びこれに用いる半導体製造装置に適用可能である。
【符号の説明】
【００６３】
１０…ドレイン領域（半導体基板）
１１，３１…ドリフト領域
１１ａ，１１ｂ，１１ｃ…ｎ型カラム
１２ａ，１２ｂ…ｐ型カラム
１３ａ，１３ｂ…ウェル領域
１４ａ，１４ｂ…コンタクト領域
１５ａ，１５ｂ，１５ｃ，１５ｄ…ソース領域
１６，３４…ゲート絶縁膜
１７ａ，１７ｂ，１７ｃ，３５…ゲート電極
１８，３６…層間絶縁膜
１９…ソース電極
２０…ドレイン電極
２１…ドリフト領域（半導体基板）
２２…アノード領域
２３…カソード領域
２４…アノード電極
２５…カソード電極
３２ａ，３２ｂ…ベース領域
３３ａ，３３ｂ…エミッタ領域
３７…エミッタ電極
３８…コレクタ領域
３９…コレクタ電極
４０…フィールドストップ（ＦＳ層）
４１，４２…フォトレジスト膜
４３…ｐ型領域
１００…制御回路
１０１…スイッチング回路
１０２…保護回路
Ｑ１１…バイポーラ型電力用スイッチング素子
Ｑ１２…ユニポーラ型電力用スイッチング素子
Ｑ２１…バイポーラ型保護素子
Ｑ２２…ユニポーラ型保護素子
Ｄ１…還流ダイオード
Ｄ２…保護ダイオード
Ｎ１，Ｎ２…端子
Ｚ１…負荷
Ｖｃｃ…電源
【図１】
0006601086.tif 000002
【図２】
0006601086.tif 000003
【図３】
0006601086.tif 000004
【図４】
0006601086.tif 000005
【図５】
0006601086.tif 000006
【図６】
0006601086.tif 000007
【図７】
0006601086.tif 000008
【図８】
0006601086.tif 000009
【図９】
0006601086.tif 000010
【図１０】
0006601086.tif 000011
【図１１】
0006601086.tif 000012
【図１２】
0006601086.tif 000013
【図１３】
0006601086.tif 000014
【図１４】
0006601086.tif 000015
【図１５】
0006601086.tif 000016
【図１６】
0006601086.tif 000017
【図１７】
0006601086.tif 000018
【図１８】
0006601086.tif 000019
【図１９】
0006601086.tif 000020
【図２０】
0006601086.tif 000021
【図２１】
0006601086.tif 000022