(57)【特許請求の範囲】
【請求項１】
入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
前記終端ノードの電位を受けるクランプ回路とを備え、
前記クランプ回路は、
第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、
前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備え、
前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
前記第２の接続素子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
前記クランプ回路は、前記第１の電位および前記第２の電位のうち少なくともいずれか一方を、前記入力信号を駆動する回路の電源電圧に応じて、調整するレベル調整回路を備えている
ことを特徴とする信号電位変換回路。
【請求項２】
請求項１記載の信号電位変換回路において、
前記レベル調整回路は、
前記入力信号を駆動する回路の電源電圧と、所定の参照電位との電位差を、電流に変換して出力する比較部と、
前記第１の電位の基準となる電位を電流に変換し、この電流から前記比較部の出力電流を減じ、減じた後の電流を電圧に変換して出力する減算部とを備え、
前記減算部の出力電圧が、前記第１の電位として用いられる
ことを特徴とする信号電位変換回路。
【請求項３】
請求項２記載の信号電位変換回路において、
前記クランプ回路は、
前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記終端ノードに接続されたＮＭＯＳトランジスタを備えており、かつ、
前記減算部の出力電圧を基にして、前記ＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
ことを特徴とする信号電位変換回路。
【請求項４】
請求項１記載の信号電位変換回路において、
前記レベル調整回路は、
前記入力信号を駆動する回路の電源電圧と、所定の参照電位との電位差を、電流に変換して出力する比較部と、
前記第２の電位の基準となる電位を電流に変換し、この電流に前記比較部の出力電流を加え、加えた後の電流を電圧に変換して出力する加算部とを備え、
前記加算部の出力電圧が、前記第２の電位として用いられる
ことを特徴とする信号電位変換回路。
【請求項５】
請求項４記載の信号電位変換回路において、
前記クランプ回路は、
前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記終端ノードに接続されたＰＭＯＳトランジスタを備えており、かつ、
前記加算部の出力電圧を基にして、前記ＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
ことを特徴とする信号電位変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。
【背景技術】
【０００２】
最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサを用いたＡＣ結合回路が有効である。
【０００３】
特許文献１には、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位の変動を抑制する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１５７０３１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の構成では、ＡＣ結合後の終端ノードにおける信号に対して、上限電位と下限電位を設定し、クランプをかけている。このような構成では、クランプ電位差と信号の振幅とが一致しない場合には、変換後の信号にジッタが発生しやすくなる。
【０００６】
例えば、図６（ａ）に示すように、信号振幅がクランプ電位差（ＶＣＬＴ−ＶＣＬＢ）に比べて小さい場合は、信号レベルが安定しない。また、図６（ｂ）に示すように、信号振幅がクランプ電位差（ＶＣＬＴ−ＶＣＬＢ）よりも大きい場合は、信号波形に歪みが生じる。いずれの場合も、変換後の信号にジッタが生じる原因になる。
【０００７】
このような課題を解決するためには、クランプ電位差を信号振幅に合わせればよい。ただし、信号振幅は、入力信号を生成する回路部分の電源電圧の影響を受ける。このため、入力側の電源電圧に応じて、クランプ電位を動的に調整する構成が必要になる。
【０００８】
本開示は、入力側の電源電圧に応じてクランプ電位を動的に調整可能な構成を有する信号電位変換回路を提供する。
【課題を解決するための手段】
【０００９】
本開示の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、終端ノードの電位を受けるクランプ回路とを備え、クランプ回路は、第１の電源と終端ノードとの間に設けられた第１の接続素子と、終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備え、第１の接続素子は、終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、クランプ回路は、第１の電位および前記第２の電位のうち少なくともいずれか一方を、入力信号を駆動する回路の電源電圧に応じて、調整するレベル調整回路を備えている。
【００１０】
この態様によると、クランプ回路によって、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、第１の電位および第２の電位のうち少なくともいずれか一方は、レベル調整回路によって、入力信号を駆動する回路の電源電圧に応じて調整される。このため、入力信号を駆動する回路の電源電圧が変動し、入力信号の振幅が変動した場合であっても、これに応じてクランプ電位を動的に調整することができる。したがって、変換後の信号にジッタが発生することを抑制することができる。
【発明の効果】
【００１１】
本開示によると、入力側の電源電圧に応じてクランプ電位を動的に調整可能な構成を有する信号電位変換回路を提供することができる。  
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る信号電位変換回路の構成を示す図である。
【図２】図１におけるクランプ回路の構成例である。
【図３】実施形態における、入力側の電源電圧の変化に伴うクランプ電位の変化を表すグラフである。
【図４】図２における電流および参照電圧を生成する構成の例である。
【図５】実施形態２に係る信号電位変換回路の構成を示す図である。
【図６】（ａ），（ｂ）は課題を説明するための信号波形図である。
【発明を実施するための形態】
【００１３】
以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。
【００１４】
（実施形態１）
図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮＤの信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮＤと接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮＤの電位（信号ＩＮ）を受けるクランプ回路である。コンデンサ２０およびクランプ回路４０によって、本実施形態に係る信号電位変換回路が構成されている。
【００１５】
信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。
【００１６】
クランプ回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。すなわち、クランプ回路４０は、信号ＩＮが第１の電位としてのクランプ電位ＶＣＬ１を下回ったときは信号ＩＮの電位を上げ、信号ＩＮが第２の電位としてのクランプ電位ＶＣＬ２を上回ったときは信号ＩＮの電位を下げる（ただし、接地電位＜ＶＣＬ１＜ＶＣＬ２＜ＶＤＤＨ）。これにより、信号ＩＮを電位ＶＣＬ１から電位ＶＣＬ２の範囲で確実に遷移させることができる。このため、入力信号ＣＩＮを、そのデータ幅を変化させることなく、確実にレベル変換することが可能となる。
【００１７】
クランプ回路４０は具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤに接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤに接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２がそれぞれ、受信回路１０の入力ノードを終端している。
【００１８】
また、クランプ回路４０は、ＮＭＯＳトランジスタ４１のゲート電位ＮＢＩＡＳを生成する制御電位発生回路４３（図ではＮＢＧと表記）と、ＰＭＯＳトランジスタ４２のゲート電位ＰＢＩＡＳを生成する制御電位発生回路４４（図ではＰＢＧと表記）と、電位ＶＣＬ１，ＶＣＬ２のレベルを調整するレベル調整回路５０とを備えている。制御電位発生回路４３はレベル調整回路５０から出力された電位ＶＣＬ１を受け、終端ノードＮＤの電位が電位ＶＣＬ１よりも低くなったときにＮＭＯＳトランジスタ４１が導通するように、ゲート電位ＮＢＩＡＳを制御する。制御電位発生回路４４はレベル調整回路５０から出力された電位ＶＣＬ２を受け、終端ノードＮＤの電位が電位ＶＣＬ２よりも高くなったときにＰＭＯＳトランジスタ４２が導通するように、ゲート電位ＰＢＩＡＳを制御する。
【００１９】
レベル調整回路５０は、入力信号ＣＩＮを駆動する信号駆動回路３０の電源電圧ＶＤＤＬのレベルに応じて、電位ＶＣＬ１，ＶＣＬ２を調整する。レベル調整回路５０は、電源電圧ＶＤＤＬと、所定の参照電位Ｖｒｅｆとを受ける。
【００２０】
図２はクランプ回路４０の構成例である。図２の構成では、電流源４５およびＮＭＯＳトランジスタ４６によって制御電位発生回路４３が構成されており、電流源４７およびＰＭＯＳトランジスタ４８によって制御電位発生回路４４が構成されている。レベル調整回路５０は、比較器５１と、電流源５３，５６と、抵抗５４，５７とを備えている。電流源５３および抵抗５４によって減算部５２が構成されており、電流源５６および抵抗５７によって加算部５５が構成されている。減算部５２から出力された電位ＶＣＬ１はバッファ５８を介して制御電位発生回路４３に与えられており、加算部５５から出力された電位ＶＣＬ２はバッファ５９を介して制御電位発生回路４４に与えられている。
【００２１】
なお、バッファ５８とバッファ５９はアナログ入力電圧を低インピーダンスで出力するものであり、バッファ５８は制御電位発生回路４３から減算部５２に電流が流入して電位ＶＣＬ１に誤差が生じるのを防止しており、バッファ５９は加算部５５から制御電位発生回路４４に電流が流出して電位ＶＣＬ２に誤差が生じるのを防止している。バッファ５８を挿入する代わりに、電流源４５と同じ電流を減算部５２の出力ノードから接地方向に流す電流源を入れても良い。また、バッファ５９を挿入する代わりに、電流源４４と同じ電流を電源から加算部５５の出力ノードに流す電流源を入れても良い。
【００２２】
比較部としての比較器５１は、電源電圧ＶＤＤＬと参照電位Ｖｒｅｆとを受ける。そして、電源電圧ＶＤＤＬと参照電位Ｖｒｅｆとの電位差すなわちΔＶＤＤＬ（＝ＶＤＤＬ−Ｖｒｅｆ）を内蔵抵抗によって電流に変換し、出力する。内蔵抵抗の抵抗値をＲｉｎとすると、比較器５１の２個の電流出力Ｉｏｕｔ（Ｎ），Ｉｏｕｔ（Ｐ）は、
Ｉｏｕｔ（Ｎ）＝−ΔＶＤＤＬ／Ｒｉｎ
Ｉｏｕｔ（Ｐ）＝ΔＶＤＤＬ／Ｒｉｎ
となる。減算部５２において、電流源５３は電位ＶＣＬ１の基準となる電位ＶＣＬＢを電流に変換している。抵抗５４に電流源５３から出力された電流と比較器５１の電流出力Ｉｏｕｔ（Ｎ）とが流れ、これにより電位ＶＣＬ１が得られる。電流源５３の電流値をＶＣＬＢ／Ｒ、抵抗５４の抵抗値をＲとすると、
ＶＣＬ１＝Ｒ×（ＶＣＬＢ／Ｒ＋Ｉｏｕｔ（Ｎ））
＝ＶＣＬＢ−ΔＶＤＤＬ×（Ｒ／Ｒｉｎ）
となる。また、加算部５５において、電流源５６は電位ＶＣＬ２の基準となる電位ＶＣＬＴを電流に変換している。抵抗５７に電流源５６から出力された電流と比較器５１の電流出力Ｉｏｕｔ（Ｐ）とが流れ、これにより電位ＶＣＬ２が得られる。電流源５６の電流値をＶＣＬＴ／Ｒ、抵抗５７の抵抗値をＲとすると、
ＶＣＬ２＝Ｒ×（ＶＣＬＴ／Ｒ＋Ｉｏｕｔ（Ｐ））
＝ＶＣＬＴ＋ΔＶＤＤＬ×（Ｒ／Ｒｉｎ）
となる。
【００２３】
図３は電源電圧ＶＤＤＬの変化に伴うクランプ電位の変化を表すグラフである。図３に示すように、電源電圧ＶＤＤＬが参照電位Ｖｒｅｆと等しいときは、クランプ電位ＶＣＬ１，ＶＣＬ２はそれぞれ、基準となる電位ＶＣＬＢ，ＶＣＬＴと等しくなる。電源電圧ＶＤＤＬが低下すると、クランプ電位ＶＣＬ１は上昇し、クランプ電位ＶＣＬ２は低下する。すなわち、電源電圧ＶＤＤＬの低下に伴って入力信号ＣＩＮの振幅が小さくなったとき、クランプ電位ＶＣＬ１，ＶＣＬ２の電位差が、これに追従して小さくなる。また、電源電圧ＶＤＤＬが上昇すると、クランプ電位ＶＣＬ１は低下し、クランプ電位ＶＣＬ２は上昇する。すなわち、電源電圧ＶＤＤＬの上昇に伴って入力信号ＣＩＮの振幅が大きくなったとき、クランプ電位ＶＣＬ１，ＶＣＬ２の電位差が、これに追従して大きくなる。なお、クランプ電位ＶＣＬ１，ＶＣＬ２の追従の程度は、例えば、比較器５１の内蔵抵抗の抵抗値Ｒｉｎによって調整することができる。
【００２４】
このように本実施形態によると、クランプ回路４０によって、終端ノードＮＤの電位が電位ＶＣＬ１から電位ＶＣＬ２までの範囲に規定される。また、電位ＶＣＬ１，ＶＣＬ２は、レベル調整回路５０によって、入力信号ＣＩＮを駆動する回路３０の電源電圧ＶＤＤＬに応じて調整される。このため、入力信号ＣＩＮを駆動する回路３０の電源電圧ＶＤＤＬが変動し、入力信号ＣＩＮの振幅が変動した場合であっても、これに応じてクランプ電位ＶＣＬ１，ＶＣＬ２を動的に調整することができる。したがって、変換後の信号ＯＵＴにジッタが発生することを抑制することができる。
【００２５】
なお、本実施形態におけるレベル調整回路５０において、電流源５３，５６の電流値や、参照電位Ｖｒｅｆは、例えば図４のような回路構成によって実現される。図４において、バンドギャップリファレンス回路６１（図では「ＢＧＲ」と表記）は、基準電圧Ｖｂｇｒを生成出力する。オペアンプ６２、トランジスタＰ１および抵抗６３によるフィードバックループによって、基準電圧Ｖｂｇｒを基にして、電流値Ｖｂｇｒ／Ｒの基準電流が生成される。
【００２６】
トランジスタＰ２は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：ＶＣＬＢであるので、流れる電流の電流値は、ＶＣＬＢ／Ｒ（＝（Ｖｇｂｒ／Ｒ）×（ＶＣＬＢ／Ｖｂｇｒ））となる。すなわち、電流源５３が実現される。また、トランジスタＰ３は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：ＶＣＬＴであるので、流れる電流の電流値は、ＶＣＬＴ／Ｒ（＝（Ｖｂｇｒ／Ｒ）×（ＶＣＬＴ／Ｖｂｇｒ））となる。すなわち、電流源５６が実現される。
【００２７】
さらに、トランジスタＰ４は、トランジスタＰ１とのカレントミラー比が、Ｖｇｂｒ：Ｖｒｅｆであるので、流れる電流の電流値は、Ｖｒｅｆ／Ｒ（＝（Ｖｂｇｒ／Ｒ）×（Ｖｒｅｆ／Ｖｇｂｒ））となる。この電流が抵抗６４（抵抗値Ｒ）を流れることによって、参照電位Ｖｒｅｆが生成される。なお例えば、カレントミラー比を１：１とし、抵抗６４の抵抗値をＲ×（Ｖｒｅｆ／Ｖｂｇｒ）としてもよい。
【００２８】
なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮＤを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤの電位がＶＣＬ１よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮＤの電位がＶＣＬ２よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。
【００２９】
（実施形態２）
実施形態１では、信号が単相信号（シングルエンド）であるものとして説明を行った。本開示内容は、差動信号をレベル変換する構成にも適用可能である。
【００３０】
図５は実施形態２に係る信号電位変換回路とその前後の回路構成を示す図である。図５の構成では、差動信号を構成する正信号および負信号のそれぞれについて、受信回路１５ａ，１５ｂ、コンデンサ２０ａ，２０ｂ、信号駆動回路３０ａ，３０ｂ、およびクランプ回路４０ａ，４０ｂが設けられている。受信回路１５ａ，１５ｂによって、差動ドライバ回路１５が構成されている。コンデンサ２０ａ，２０ｂ、クランプ回路４０ａ，４０ｂによって、本実施形態に係る信号電位変換回路が構成されている。
【００３１】
信号駆動回路３０ａ，３０ｂは、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮａ，ＣＩＮｂを出力する。差動ドライバ回路１５は、電源電圧ＶＤＤＨが印加されており、信号ＩＮａ，ＩＮｂの電位を増幅して、振幅がＶＤＤＨの差動信号を生成する。
【００３２】
クランプ回路４０ａは、信号ＩＮａが電位ＶＣＬ１を下回ったときは信号ＩＮａの電位を上げ、信号ＩＮａが電位ＶＣＬ２を上回ったときは信号ＩＮａの電位を下げる。同様に、クランプ回路４０ｂは、信号ＩＮｂが電位ＶＣＬ１を下回ったときは信号ＩＮｂの電位を上げ、信号ＩＮｂが電位ＶＣＬ２を上回ったときは信号ＩＮｂの電位を下げる。
【００３３】
クランプ回路４０ａは具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤａに接続された第１の接続素子としてのＮＭＯＳトランジスタ４１ａと、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤａに接続された第２の接続素子としてのＰＭＯＳトランジスタ４２ａとを備えている。また、クランプ回路４０ｂは具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤｂに接続された第１の接続素子としてのＮＭＯＳトランジスタ４１ｂと、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮＤｂに接続された第２の接続素子としてのＰＭＯＳトランジスタ４２ｂとを備えている。さらに、クランプ回路４０ａ，４０ｂは、ＮＭＯＳトランジスタ４１ａ，４１ｂのゲート電位を生成する制御電位発生回路４３と、ＰＭＯＳトランジスタ４２ａ，４２ｂのゲート電位を生成する制御電位発生回路４４とを共有している。
【００３４】
そしてクランプ回路４０ａ，４０ｂは、電位ＶＣＬ１，ＶＣＬ２のレベルを調整するレベル調整回路５０を共有している。制御電位発生回路４３はレベル調整回路５０から出力された電位ＶＣＬ１を受け、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ１を下回ったときにＮＭＯＳトランジスタ４１ａ，４１ｂが導通するように、ゲート電位を制御する。制御電位発生回路４４はレベル調整回路５０から出力された電位ＶＣＬ２を受け、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ２を上回ったときにＰＭＯＳトランジスタ４２ａ，４２ｂが導通するように、ゲート電位を制御する。レベル調整回路５０は、入力信号ＣＩＮａ，ＣＩＮｂを駆動する信号駆動回路３０ａ，３０ｂの電源電位ＶＤＤＬのレベルに応じて、電位ＶＣＬ１，ＶＣＬ２を調整する。レベル調整回路５０は、電源電位ＶＤＤと、所定の参照電位Ｖｒｅｆとを受ける。なお、レベル調整回路５０の具体的な構成と動作については、実施形態１と同様であるため、ここではその説明を省略する。
【００３５】
本実施形態においても、実施形態１と同様の作用効果が得られる。すなわち、クランプ回路４０ａ，４０ｂによって、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬ１から電位ＶＣＬ２までの範囲に規定される。また、電位ＶＣＬ１，ＶＣＬ２は、レベル調整回路５０によって、入力信号ＣＩＮａ，ＣＩＮｂを駆動する回路３０ａ，３０ｂの電源電圧ＶＤＤＬに応じて調整される。このため、入力信号ＣＩＮａ，ＣＩＮｂを駆動する回路３０ａ，３０ｂの電源電圧ＶＤＤＬが変動し、入力信号ＣＩＮａ，ＣＩＮｂの振幅が変動した場合であっても、これに応じてクランプ電位ＶＣＬ１，ＶＣＬ２を動的に調整することができる。したがって、変換後の差動出力にジッタが発生することを抑制することができる。
【００３６】
なお、制御電位発生回路４３，４４およびレベル調整回路５０は、クランプ回路４０ａ，４０ｂのそれぞれに設けてもかまわないが、図５のように共有することによって、回路規模を小さくすることができる。
【００３７】
なお、本実施形態では、ＮＭＯＳトランジスタ４１ａ，４１ｂおよびＰＭＯＳトランジスタ４２ａ，４２ｂを用いて終端ノードＮＤａ，ＮＤｂを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤａ，ＮＤｂの電位がＶＣＬ１よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１ａ，４１ｂの代わりに用いることができるし、終端ノードＮＤａ，ＮＤｂの電位がＶＣＬ２よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２ａ，４２ｂの代わりに用いることができる。
【００３８】
なお、上述の各実施形態１，２では、レベル調整回路５０は、クランプ電位ＶＣＬ１，ＶＣＬ２の両方を、電源電圧ＶＤＤＬに応じて調整するものとしたが、例えば、クランプ電位ＶＣＬ１，ＶＣＬ２の一方を電源電圧ＶＤＤＬに応じて調整し、他方を固定値としてもかまわない。
【産業上の利用可能性】
【００３９】
本開示に係る信号電位変換回路では、入力側の電源電圧に応じてクランプ電位を動的に調整可能なので、例えば、高速インターフェース回路に用いるのに有効である。
【符号の説明】
【００４０】
ＣＩＮ，ＣＩＮａ，ＣＩＮｂ  入力信号
ＮＤ，ＮＤａ，ＮＤｂ  終端ノード
ＶＣＬ１  第１の電位
ＶＣＬ２  第２の電位
ＶＤＤＬ  入力信号を駆動する回路の電源電圧
Ｖｒｅｆ  参照電位
２０，２０ａ，２０ｂ  コンデンサ
４０，４０ａ，４０ｂ  クランプ回路
４１，４１ａ，４１ｂ  ＮＭＯＳトランジスタ（第１の接続素子）
４２，４２ａ，４２ｂ  ＰＭＯＳトランジスタ（第２の接続素子）
４３  制御電位生成回路
４４  制御電位生成回路
５０  レベル調整回路
５１  比較器（比較部）
５２  減算部
５５  加算部
【図１】
0006455443.tif 000002
【図２】
0006455443.tif 000003
【図３】
0006455443.tif 000004
【図４】
0006455443.tif 000005
【図５】
0006455443.tif 000006
【図６】
0006455443.tif 000007