(57)【特許請求の範囲】
【請求項１】
第１の供給電圧が第２の供給電圧よりも大きい場合に、前記第１の供給電圧を受ける第１の供給電圧入力及び前記第２の供給電圧を受ける第２の供給電圧入力と、
複数の入力と、
複数の選択入力と、
前記複数の選択入力に基づいて、前記複数の入力のうちの１つを選択するように構成される選択回路素子であって、前記選択回路素子は、第１のパワーゲートパストランジスタを含む複数のパストランジスタを有し、各パストランジスタは、前記複数の入力のうちの少なくとも１つに関連付けられ、かつ結合する入力と、前記複数の選択入力のうちの少なくとも１つに関連付けられ、かつ結合するゲートとを有し、前記複数の入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合する前記第１の供給電圧であり、前記選択入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合し、前記第１のパワーゲートパストランジスタを作動させるパワーゲーティング作動入力である、前記選択回路素子と、
前記選択回路素子の複数のトランジスタの出力に結合し、前記第２の供給電圧及び参照電圧間で直列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える出力インバータステージであって、前記出力インバータステージへの少なくとも１つの入力が、前記選択回路素子の前記複数のパストランジスタのうちの１つを通じて前記ＰＭＯＳ及びＮＭＯＳトランジスタのゲートに供給され、前記ＰＭＯＳ及びＮＭＯＳトランジスタ間の接続は、反転出力を形成する、前記出力インバータステージと、を備え、
前記選択回路素子は、パワーゲーティング作動信号を選択すると、前記ＰＭＯＳトランジスタの前記ゲートへ前記第１の供給電圧を印加し、前記ＰＭＯＳトランジスタの動作を遮断モードにするよう構成される、
細粒度型パワーゲーティングのためのマルチプレクサ。
【請求項２】
前記選択回路素子の前記複数のパストランジスタは、第２のパワーゲートパストランジスタを含み、
前記複数の入力のうちの１つは、前記第２のパワーゲートパストランジスタに結合する前記参照電圧であり、
前記出力インバータステージへの前記少なくとも１つの入力は、前記ＰＭＯＳトランジスタの前記ゲートに供給されるＰＭＯＳインバータ入力を備え、前記第１の供給電圧は、前記ＰＭＯＳトランジスタの動作を遮断モードにする前記パワーゲーティング作動入力が選択されると、前記ＰＭＯＳインバータ入力及び前記第１のパワーゲートパストランジスタを通じて前記ＰＭＯＳトランジスタの前記ゲートに供給され、
前記出力インバータステージへの前記少なくとも１つの入力は、前記ＮＭＯＳトランジスタの前記ゲートに供給されるＮＭＯＳインバータ入力を備え、前記参照電圧からの信号は、前記ＮＭＯＳトランジスタの動作を遮断モードにする前記パワーゲーティング作動入力が選択されると、前記ＮＭＯＳインバータ入力及び前記第２のパワーゲートパストランジスタを通じて前記ＮＭＯＳトランジスタの前記ゲートに供給され、
トランスミッションゲートは、前記ＰＭＯＳとＮＭＯＳトランジスタの前記ゲート間で接続され、前記パワーゲーティング作動入力が選択されると、前記ＰＭＯＳ及びＮＭＯＳトランジスタの前記ゲートを絶縁するよう構成されることで、前記ＰＭＯＳインバータ入力及び前記ＮＭＯＳインバータ入力は、前記ＰＭＯＳ及びＮＭＯＳトランジスタの前記ゲートをそれぞれ個別に駆動する、
請求項１に記載のマルチプレクサ。
【請求項３】
前記複数の選択入力のうちの少なくとも１つが第１の状態に設定され、前記パワーゲーティング作動入力の選択を不能にする、
請求項２に記載のマルチプレクサ。
【請求項４】
前記参照電圧は、接地電圧である、
請求項２に記載のマルチプレクサ。
【請求項５】
前記トランスミッションゲートは、高閾値電圧トランスミッションゲートである、
請求項２に記載のマルチプレクサ。
【請求項６】
前記複数の選択入力を駆動するよう構成され、前記選択回路素子が前記複数の入力から所定の入力を選択するために、前記複数の選択入力を制御するよう構成されるメモリを備える制御回路素子をさらに備え、
前記第１の供給電圧は、メモリがプログラムされるまでパワーを供給しない、
請求項２に記載のマルチプレクサ。
【請求項７】
前記第１の供給電圧は、外部電源によって供給される、
請求項６に記載のマルチプレクサ。
【請求項８】
前記第１の供給電圧は、パワーゲーティング回路素子によって供給される、
請求項５に記載のマルチプレクサ。
【請求項９】
前記参照電圧は、接地電圧である、
請求項１に記載のマルチプレクサ。
【請求項１０】
前記参照電圧は、前記第１の供給電圧からの信号であり、他のパワーゲーティング信号は、接地電圧領域から生じる、
請求項２に記載のマルチプレクサ。
【請求項１１】
第１の供給電圧が第２の供給電圧よりも大きい場合に、前記第１の供給電圧を受ける第１の供給電圧入力及び前記第２の供給電圧を受ける第２の供給電圧入力と、
複数の入力と、
複数の選択入力と、
前記複数の選択入力に基づいて、前記複数の入力のうちの１つを選択するように構成される選択回路素子であって、前記選択回路素子は、第１のパワーゲートパストランジスタを含む複数のパストランジスタを有し、各パストランジスタは、前記複数の入力のうちの少なくとも１つに関連付けられ、かつ結合する入力と、前記複数の選択入力のうちの少なくとも１つに関連付けられ、かつ結合するゲートとを有し、前記複数の入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合する前記第１の供給電圧であり、前記選択入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合し、前記第１のパワーゲートパストランジスタを作動させるパワーゲーティング作動入力である、前記選択回路素子と、
前記選択回路素子に結合し、前記複数の選択入力を駆動するよう構成され、前記選択回路素子が前記複数の入力から所定の入力を選択するために、前記複数の選択入力を制御するよう構成されるメモリを備える制御回路素子であって、前記第１の供給電圧入力は、前記メモリがプログラムされるまで前記第１の供給電圧を受けない、前記制御回路素子と、
前記選択回路素子の複数のトランジスタの出力に結合し、前記第２の供給電圧及び参照電圧間で直列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える出力インバータステージであって、前記出力インバータステージへの少なくとも１つの入力が、前記選択回路素子の前記複数のパストランジスタのうちの１つを通じて前記ＰＭＯＳ及びＮＭＯＳトランジスタのゲートに供給され、前記ＰＭＯＳ及びＮＭＯＳトランジスタ間の接続は、反転出力を形成する、前記出力インバータステージと、
前記出力インバータステージの前記ＰＭＯＳとＮＭＯＳトランジスタの前記ゲート間で接続され、前記パワーゲーティング作動入力が選択されると、前記ＰＭＯＳ及びＮＭＯＳトランジスタの前記ゲートを絶縁するよう構成されるトランスミッションゲートと、を備え、
前記選択回路素子は、パワーゲーティング作動信号を選択すると、前記ＰＭＯＳトランジスタの前記ゲートへ前記第１の供給電圧を印加し、前記ＰＭＯＳトランジスタの動作を遮断モードにするよう構成される、
細粒度型パワーゲーティングのためのマルチプレクサ。
【請求項１２】
第１の供給電圧が第２の供給電圧よりも大きい場合に、前記第１の供給電圧を受ける第１の供給電圧入力及び前記第２の供給電圧を受ける第２の供給電圧入力と、
複数の入力と、
複数の選択入力と、
前記複数の選択入力に基づいて、前記複数の入力のうちの１つを選択するように構成される選択回路素子であって、前記選択回路素子は、第１のパワーゲートパストランジスタ及び第２のパワーゲートパストランジスタを含む複数のパストランジスタを有し、各パストランジスタは、前記複数の入力のうちの少なくとも１つに関連付けられ、かつ結合する入力と、前記複数の選択入力のうちの少なくとも１つに関連付けられ、かつ結合するゲートとを有し、前記複数の入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合する前記第１の供給電圧であり、前記選択入力のうちの１つは、前記第１のパワーゲートパストランジスタに結合し、前記第１のパワーゲートパストランジスタを作動させるパワーゲーティング作動入力である、前記選択回路素子と、
前記選択回路素子に結合し、前記複数の選択入力を駆動するよう構成され、前記選択回路素子が前記複数の入力から所定の入力を選択するために、前記複数の選択入力を制御するよう構成されるメモリを備える制御回路素子であって、前記第１の供給電圧入力は、前記メモリの少なくとも一部がプログラムされるまで前記第１の供給電圧を受けない、前記制御回路素子と、
前記選択回路素子の複数のトランジスタの出力に結合し、前記第２の供給電圧及び参照電圧間で直列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える出力インバータステージであって、前記出力インバータステージへの少なくとも１つの入力が、前記選択回路素子の前記複数のパストランジスタのうちの１つを通じて前記ＰＭＯＳ及びＮＭＯＳトランジスタのゲートに供給され、前記ＰＭＯＳ及びＮＭＯＳトランジスタ間の接続は、反転出力を形成し、
前記複数の入力のうちの１つは、前記第２のパワーゲートパストランジスタに結合する前記参照電圧であり、
前記出力インバータステージへの前記少なくとも１つの入力は、前記ＰＭＯＳトランジスタの前記ゲートに供給されるＰＭＯＳインバータ入力を備え、前記第１の供給電圧は、前記ＰＭＯＳトランジスタの動作を遮断モードにする前記パワーゲーティング作動入力が選択されると、前記ＰＭＯＳインバータ入力及び前記第１のパワーゲートパストランジスタを通じて前記ＰＭＯＳトランジスタの前記ゲートに供給され、
前記出力インバータステージへの前記少なくとも１つの入力は、前記ＮＭＯＳトランジスタの前記ゲートに供給されるＮＭＯＳインバータ入力をさらに備え、接地電圧領域からの信号は、前記ＮＭＯＳトランジスタの動作を遮断モードにする前記パワーゲーティング作動入力が選択されると、前記ＮＭＯＳインバータ入力及び前記第２のパワーゲートパストランジスタを通じて前記ＮＭＯＳトランジスタの前記ゲートに供給される、前記出力インバータステージと、
前記出力インバータステージの前記ＰＭＯＳとＮＭＯＳトランジスタの前記ゲート間で接続され、前記パワーゲーティング作動入力が選択されると、前記ＰＭＯＳ及びＮＭＯＳトランジスタの前記ゲートを絶縁するよう構成されることで、前記ＰＭＯＳインバータ入力及び前記ＮＭＯＳインバータ入力は、前記ＰＭＯＳ及びＮＭＯＳトランジスタの前記ゲートをそれぞれ個別に駆動する、トランスミッションゲートと、を備える、
細粒度型パワーゲーティングのためのマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサ、ステートマシン、ゲートアレイ、プログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ（field programmable gate arrays (FPGAs)）、及びシステムオンチップ（system-on-chips (SOCs)）を含む（が、それに限定されない）、回路素子内の信号選択及び配線に用いるロジック及び計算回路素子における電力削減のための技術及びその回路素子に関する。例えば、本発明のシステム及び方法は、ＦＰＧＡインターコネクトにおける細粒度型パワーゲーティングに、又はそのために実装される。以下では、本発明及び／又は実施形態は、ＦＰＧＡ回路素子という面においてよく述べられるが、そのような議論において、本発明及び／又は実施形態は、プロセッサ、ステートマシン、ゲートアレイ、プログラマブルゲートアレイ、及びＳＯＣを含む（が、それに限定されない）ロジック及び／又は計算回路素子にも適用できる。簡潔にするために、開示する発明の各観点に関して、各ロジック及び／又は計算回路素子の全てについて別々の議論を行わないが、当業者にとってその応用性は、この開示に基づき明白である。
【背景技術】
【０００２】
フィールドプログラマブルゲートアレイ（Field-Programmable Gate Array (FPGA)）は、製造後に購入者や設計者が構成するように設計された集積回路である。ＦＰＧＡ構成は、ハードウェア記述言語（ＨＤＬ）を用いて指定されるのが一般的である。現代のＦＰＧＡは、ロジックゲート及びランダムアクセスメモリ（ＲＡＭ）ブロックの大きなリソースを有し、複雑なデジタル計算を実行する。ＦＰＧＡは、「コンフィギュラブルロジックブロック（configurable logic blocks (CLB)）」又は「ロジックアレイブロック（logic array blocks (LAB)）」と呼ばれるプログラマブルロジック部品と、ブロック同士が互いに通信できる再構成可能なインターコネクトのネットワークを含むのが典型的である。ロジックブロックは、複雑な組合せ機能、又は単に、ＡＮＤとＸＯＲのようなシンプルなロジックゲートを実行するように構成される。ほとんどのＦＰＧＡでは、ロジックブロックは、シンプルなフリップフロップやより完全なメモリのブロックとなりうるメモリ構成要素も有する。
【０００３】
応用回路は、十分なリソースが利用可能であるという条件で、ＦＰＧＡにマップ可能である。要求されるＣＬＢ／ＬＡＢ及びＩ／Ｏの数は、設計から容易に決定される一方で、必要とされる配線トラックの数は、同量のロジックを用いた設計同士間でさえも大幅に変化する。例えば、クロスバースイッチの実装には、同じゲート総数のシストリックアレイよりも非常に多くの配線リソースが要求されるのが典型的である。未使用の配線トラックは、何の利益ももたらすことなくその部分のコストを増やす（及び性能を低下させる）ので、ＦＰＧＡ製造者は、過不足なくトラックを提供しようと試み、ルックアップテーブル（Lookup tables (LUTs)）及びＩＯの見地に合う最も多くの設計を見つけ出すことができる。これは、レントの法則か既存の設計を用いた実験から導かれるような見積もりによって決定される。
【０００４】
ＦＰＧＡは、動作を実行する状態で互いに通信する様々な計算構成要素を含み、ワイヤから成る配線チャネルにわたって信号が送信される。（主にスタティックマルチプレクサとして実装される）インターコネクト配線スイッチは、長距離にわたる高速通信を可能とする。実際、そのようなインターコネクト配線スイッチは、ＦＰＧＡ上のシリコン領域の大部分を含むことがよくあり、非常に大量の電力を消費する。スタティックマルチプレクサは、ワイヤ間で信号を切り替えるために、インターコネクト内で使用される。動作中、スタティックマルチプレクサの大多数は、構成されたＦＰＧＡ内で働いていない。
【０００５】
一般的に、スタティックマルチプレクサは、いくつかの入力信号のうちの１つを選択できるデバイスであり、単一のライン出力に選択された入力を送る。多くの応用では、一度に１つのソースのみが通信可能であるが、マルチプレクサは、複数の信号ソースが同一のチャネルにわたって通信できるように使用される。図１Ａ−Ｃに、４入力スタティックマルチプレクサを示す。マルチプレクサ１００は、４つの入力１０２及び、出力１０４を選択するために使用される４つの選択ビット１０６を有する。図１Ｂ及び１Ｃは、マルチプレクサ１００の２つの実装を示し、選択機能は、正トリガー１１２（実装１１０）又は反転した負トリガー１２２（実装１２０）のいずれかを用いてそれぞれ実装される。
【０００６】
典型的には、インバータは、マルチプレクサの信号駆動能力を改善するためにマルチプレクサの出力に配置される。インバータを利用した４入力スタティックマルチプレクサを図１Ｄ−Ｅに示す。マルチプレクサ１３０は、入力１３２及び４つの分離した選択ビット１３４を有する。選択ビットの１つのみがオンとなって、入力を通すことができ、入力はインバータ１３６を用いて反転され、出力１３８に達する。図１Ｄ及び１Ｅは、マルチプレクサ１３０の２つの実装を示し、選択機能は、１４０の正トリガー又は１５０の反転した負トリガーのいずれかを用いてそれぞれ実装される。実装１５０は、インバータ１５２を示し、インバータは、選択ビットのメモリセルを駆動するより高い供給電圧（ＶＤＤＨ）１５６に対してより低い供給電圧（ＶＤＤＬ）１５４によって供給される。一般的に、より低い供給電圧（ＶＤＤＬ）でロジックインバータ及び／又はバッファを駆動する一方で、わずかに高い供給電圧（ＶＤＤＨ）でメモリセルを駆動すると、性能が改善し、消費電力が低減する。
【０００７】
マップされた設計を実行する時、ＦＰＧＡは未使用のリソースをよく有し、電流漏れにつながる。ＣＬＢ／ＬＡＢとインターコネクトネットワークの両方で漏れの問題を緩和するために、利用しない時は、未使用のブロックは、その回路素子をオフにするようパワーゲートされる。パワーゲーティングは、パワーゲーティングモード（すなわち、「スリープ」モード）の間、ブロックをオフにするフッタートランジスタを追加することで達成できる。出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサを図２Ａ−Ｃに示す。マルチプレクサ２００は、パワーゲーティングモードの間オンになる（又は、実装に依存してオフになる）パワーゲーティング作動信号入力２０２を有する。典型的には、パワーゲーティングは、（出力インバータトランジスタのサイズに比べて）比較的サイズが大きいフッタートランジスタ２２２を利用し、フッタートランジスタ２２２は、図２Ｃに示すとおり、インバータトランジスタ２２４を介して重ねられる。
【発明の概要】
【課題を解決するための手段】
【０００８】
ここで図面を参照して、発明の実施形態に従った、信号選択及び配線に用いるロジック及び／又は計算回路素子におけるパワーゲーティングのためのシステム及び方法を開示する。１つの実施形態では、細粒度型パワーゲーティングのためのマルチプレクサは、第１の供給電圧が第２の供給電圧以上である、前記第１の供給電圧及び前記第２の供給電圧と、複数の入力と、複数の選択入力と、前記複数の選択入力に基づいて、前記複数の入力のうちの１つを選択するように構成され、前記複数の入力のうちの１つは、前記第１の供給電圧であり、前記選択入力のうちの１つは、パワーゲーティング作動入力である選択回路素子と、前記第２の供給電圧及び参照電圧間で直列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有し、インバータステージへの少なくとも１つの入力が、前記ＰＭＯＳ及びＮＭＯＳトランジスタのゲートに供給され、前記ＰＭＯＳ及びＮＭＯＳトランジスタ間の接続は、反転出力を形成する出力インバータステージと、を有し、前記選択回路素子は、パワーゲーティング作動信号を選択すると、前記ＰＭＯＳトランジスタの前記ゲートへ前記第１の供給電圧を印加し、前記ＰＭＯＳトランジスタを動作の遮断モードにするよう構成される。
【図面の簡単な説明】
【０００９】
【図１Ａ】４入力スタティックマルチプレクサの模式図である。
【図１Ｂ】４入力スタティックマルチプレクサの模式図である。
【図１Ｃ】４入力スタティックマルチプレクサの模式図である。
【図１Ｄ】出力インバータを有する４入力スタティックマルチプレクサの模式図である。
【図１Ｅ】出力インバータを有する４入力スタティックマルチプレクサの模式図である。
【図１Ｆ】出力インバータを有する４入力スタティックマルチプレクサの模式図である。
【図２Ａ】出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図２Ｂ】出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図２Ｃ】出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図３Ａ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図３Ｂ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図３Ｃ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図３Ｄ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ａ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ｂ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ｃ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ｄ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ｅ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有する４入力スタティックマルチプレクサの模式図である。
【図４Ｆ】発明の実施形態に従った、図４Ａ−４Ｄに示したスタティックマルチプレクサに対する選択された制御信号の例示的なタイミング関係図である。特に、この例示的なタイミング関係図は、図３Ａ−３Ｄに示したスタティックマルチプレクサに関しても用いることができる。
【図５Ａ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図５Ｂ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図５Ｃ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図６Ａ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図６Ｂ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図６Ｃ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図６Ｄ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図６Ｅ】発明の実施形態に従った、図６Ａ−６Ｄに示したスタティックマルチプレクサに対する選択された制御信号の例示的なタイミング関係図である。特に、この例示的なタイミング関係図は、図５Ａ−５Ｃに示したスタティックマルチプレクサに関しても用いることができる。
【図７Ａ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図７Ｂ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図７Ｃ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図８Ａ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図８Ｂ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図８Ｃ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図８Ｄ】発明の実施形態に従ってメモリがプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴＥがオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサの模式図である。
【図８Ｅ】発明の実施形態に従った、図８Ａ−８Ｄのスタティックマルチプレクサに対する選択された制御信号の例示的なタイミング関係図である。特に、この例示的なタイミング関係図は、図７Ａ−７Ｃに示したスタティックマルチプレクサに関しても用いることができる。
【図９】ｓ[３：０]とＰＧ＿ＥＮに対する実補完制御信号の両方を生成するために使用される構成回路素子のブロック図である。特に、構成回路素子は、発明の実施形態に従った、離散及び／又は統合ロジック、及び／又は、例えば、１つ以上のメモリ又はストレージ構成要素、ステートマシン、（適切にプログラムされた）プロセッサ、及び／又はフィールドプログラマブルゲートアレイ（又は、上記の組合せ）を有する。
【図１０Ａ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｂ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｃ】発明の実施形態に従った出力インバータ及びパワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｄ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｅ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｆ】発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを有するＮ入力スタティックマルチプレクサの模式図である。
【図１０Ｇ】ｓ[Ｎ−１：０]とＰＧ＿ＥＮに対する実補完制御信号の両方を生成するために使用される構成回路素子のブロック図である。特に、構成回路素子は、発明の実施形態に従った、離散及び／又は統合ロジック、及び／又は、例えば、１つ以上のメモリ又はストレージ構成要素、ステートマシン、（適切にプログラムされた）プロセッサ、及び／又はフィールドプログラマブルゲートアレイ（又は、上記の組合せ）を有する。
【発明を実施するための形態】
【００１０】
以下の詳細な説明中では、添付した図面を参照する。これらの図面は、本発明の異なる観点を示し、適切な場合において、参照番号は、所定の参照を行うために利用される。明確に示したもの以外の構造、部品、及び／又は構成要素の様々な組合せが考えられ、それらは本発明の範囲内にあると理解される。
【００１１】
さらに、ここで記載及び図示する多くの発明がある。本発明は、任意の単一の観点やその実施形態にも限定されず、また、そのような観点及び／又は実施形態の任意の組合せ及び／又は置換にも限定されない。さらに、本発明の各観点及び／又はその実施形態は、単独で用いることができ、また、１つ以上の本発明の他の観点及び／又はその実施形態との組合せに用いることもできる。簡潔にするために、ある一定の置換及び組合せは、ここで別々に議論及び／又は図示しない。特に、「例示」としてここで記載する実施形態又は実装は、例えば、他の実施形態又は実装よりも好ましいか有利になるように解釈されるべきではなく、むしろ、少なくとも１つの実施形態は、例えば、本発明の「例示の」実施形態であることを反映又は指し示すものとする。
【００１２】
ここで図面を参照して、発明の実施形態に従った、信号選択及び配線に用いるロジック及び／又は計算回路素子におけるパワーゲーティングのためのシステム及び方法を示す。多くの実施形態では、Ｎ入力スタティックマルチプレクサは、どの入力信号をインバータに通すかを制御するｓ［Ｎ−１：０］選択ビットを有する。様々な実施形態では、Ｎ入力スタティックマルチプレクサは、Ｎ入力スタティックマルチプレクサのインバータステージにあるトランジスタを遮断するように選択できる付加的なパワーゲーティング作動入力も有し、より大きなフッタートランジスタなしで漏れ電流を低減する。いくつかの実施形態では、パワーゲーティング回路素子は、マルチプレクサに対する電位が、さらに以下で議論するような構成より先に高出力状態を占有することを避けるために、パワーオンシーケンスを始めるマルチプレクサより先にＮ入力スタティックマルチプレクサのパワーゲーティングを達成するように構成される。
【００１３】
様々な実施形態では、スタティックマルチプレクサは、３状態モードを利用でき、出力インバータ（及び／又はバッファ）への入力が、パワーゲーティングの間、ＰＭＯＳ及びＮＭＯＳ入力に分けられる。多くの実施形態では、分けられたＰＭＯＳ及びＮＭＯＳ入力は、いわゆるキーパー（keeper）として機能する最小サイズの高閾値電圧（high threshold-voltage (HVT)）トランスミッションゲートによって結合される。パワーゲーティングの間、ＰＧ−ＥＮは１に、キーパーはオフに設定され、それにより、ＰＭＯＳ及びＮＭＯＳ信号を、それぞれ１及び０の反対の極性にする。そのような構成は、ＰＭＯＳトランジスタの漏れ電流を低減し、ＮＭＯＳトランジスタをオフにすることもできるので、出力インバータが３状態モードに入る時、他のパスゲートを通じて電流は漏れない。さらに、選択ビットｓ［Ｎ−１：０］の１つがオンとなる時、パワーゲーティングは不能である。
【００１４】
多くの実施形態では、比較的小さなトランジスタを用いてパワーゲーティングを実行できることにより、省電力インターコネクトの実装が可能となる。上記のとおり、発明の実施形態がＦＰＧＡ回路素子という面においてよく述べられるが、発明の実施形態は、プロセッサ、ステートマシン、ゲートアレイ、プログラマブルゲートアレイ、及びＳＯＣを含む（が、それに限定されない）、適用可能なロジック及び／又は計算回路素子を用いて解釈することもできる。簡潔にするために、開示する発明のあらゆる観点に関して、各ロジック及び／又は計算回路素子の全てについて別々の議論を行わないが、当業者にとってその応用性は、この開示に基づき明白である。発明の実施形態に従ったパワーゲーティングのための様々なマルチプレクサを、以下でさらに議論する。
【００１５】
効率的なパワーゲーティング
ＦＰＧＡ内の漏れ電流は、動作中、電力の著しいロスにつながる。多くの実施形態では、ＦＰＧＡにおけるパワーゲーティングは、使用しない時にマルチプレクサの出力ドライバをオフにすることで実行され、それによって消費電力を低減する。慣例では、パワーゲーティングは、（出力インバータにおけるトランジスタのうちの１つのサイズに比べて）比較的サイズが大きいフッタートランジスタを利用し、フッタートランジスタは、図２Ｃに示して上述したとおり、インバータトランジスタを介して重ねられる。
【００１６】
多くの発明の実施形態では、電圧降下（すなわち、差分）は、パワーゲーティング中、マルチプレクサの出力インバータステージ内の様々なトランジスタ間で制御できる。発明の実施形態に従った電流漏れを低減するためのパワーゲーティングを利用した反転出力を有する例示的な４入力スタティックマルチプレクサを、図３Ａ−Ｄに示す。スタティックマルチプレクサ３００は、ＰＧ＿ＥＮ入力信号３０２を有する。図３Ｃに示すとおり、ＰＧ＿ＥＮ入力信号は、ＰＭＯＳパスゲート３４２を駆動する入力として実装される。パワーゲーティングの間、選択ビット及びＰＧ＿ＥＮは０にプログラム可能であり、インバータへのゲート入力３４６を、インバータＶＤＤＬ３４４の供給電圧よりもわずかに大きいＶＤＤＨ３４４とする。様々なトランジスタ間での電圧降下は、ＰＭＯＳトランジスタの漏れ電流を低減できるので、インバータの電流漏れを低減できる。そのような実施形態において、いわゆる第１の供給電圧はＶＤＤＨとして定義でき、上記のとおり、インバータのトランジスタを駆動できる。しかしながら、そのような実装は、オンのままでインバータの出力を０にするインバータのＮＭＯＳトランジスタに結び付く。さらに、０になる出力ワイヤは、図３Ｄに示すとおり、近傍ワイヤがうける結合静電容量を低減しない。
【００１７】
多くの実施形態では、パワーゲーティングは、マルチプレクサを用いて、マルチプレクサの出力インバータステージ内のＮＭＯＳ及びＰＭＯＳトランジスタのソースゲート電圧降下を制御することによっても達成され、（典型的には供給電圧に等しい）ゲーティング信号をインバータ出力ステージにあるＮＭＯＳ及びＰＭＯＳトランジスタのうちの少なくとも一方のゲートに切り替える。いくつかの実施形態では、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートに供給する信号は分離され、両方のトランジスタを遮断して漏れ電流を防ぐために独立に制御される。
【００１８】
発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサを図４Ａ−Ｅに示す。スタティックマルチプレクサ４００は、図４Ｂ及び４Ｃにそれぞれ示すとおり、出力インバータへの入力が、ＰＭＯＳ及びＮＭＯＳ入力に分けられるように実装される。様々な実施形態では、ＰＭＯＳ及びＮＭＯＳ入力は、図４Ｄに示すとおり、出力インバータ４３０のキーパー４３２のような最小サイズの高閾値電圧（ＨＶＴ）トランスミッションゲートによって結合される。他の種類のトランジスタ及びトランスミッションゲートを、同様の機能を実行するために使用することもできる。いくつかの実施形態では、パワーゲーティングの間、ＰＧ＿ＥＮを１に設定し、キーパーをオフにして、ＰＭＯＳ及びＮＭＯＳ信号を反対の極性にする。ソースＰＧ＿ＥＮ入力は、図４Ｂに示すとおり、ＶＤＤＨ４１２（又は、ＶＤＤＨ電圧領域からの他の信号）につながる。そのような構成は、ＰＭＯＳトランジスタの漏れ電流を低減でき（そして、ＮＭＯＳトランジスタをオフにもでき）るので、パワーゲーティングの間、出力は３状態モードに入る。そのような実施形態では、ＶＤＤＨ信号（又は、ＶＤＤＨ電圧領域からの信号）として定義できる第１の供給電圧が、上記のとおり、インバータのＰＭＯＳトランジスタを駆動する一方で、接地電圧がＮＭＯＳトランジスタを駆動する。典型的には、３状態バッファは、他のパスゲートを通じて漏れ電流を引き起こさず、また、図４Ｅに示すとおり、容量分圧器４４２を形成することで近傍ワイヤがうける結合静電容量を低減する。
【００１９】
図４Ｆは、図３及び４に示したマルチプレクサを実装するために利用する回路を含む（が、それに限定されない）回路のパワーオンシーケンスに対する例示的なタイミング図を示す。タイミング図４５０では、時刻ｔ０で参照４５２によって確認できるように、電源投入時、ＶＤＤＨパワー領域が初めに使用可能となる。そして、時刻ｔ１で参照４５４によって確認できるように、ｓ［３：０］及びＰＧ＿ＥＮ制御を行うために使用される構成回路素子は、妥当な制御信号を供給できる。この例では、ＰＧ＿ＥＮは１に設定され、ｓ［３：０］は０に設定されるので、パワーゲーティングモードを可能にする。他の例では、ＰＧ＿ＥＮは０に設定され、ｓ［３：０］はアクティブな入力を選択するよう１に設定したいくつかの値、この場合、０−３を有するので、アクティブモードを可能にする。最後に、時刻ｔ２で参照４５６によって確認できるように、ＶＤＤＬがパワーオンとなり、マルチプレクサの通常の回路素子動作が開始する。
【００２０】
出力インバータ及びパワーゲーティングを用いたスタティックマルチプレクサの所定の例について、図３Ａ−Ｄ及び４Ａ−Ｄで上述したが、所定の応用の要求に適した、様々な入出力を含む（が、それに限定されない）任意の様々なスタティックマルチプレクサ構成を、発明の実施形態に従って利用できる。
【００２１】
電流漏れを低減するためのＶＤＤＬを用いたパワーゲーティング
いくつかの応用では、ロジックが、プログラムされる（すなわち、パワーオンシーケンスに入る）よりも先に高出力状態に入らないことが好都合である。プログラムされていないマルチプレクサでは、高出力状態を引き起こす静電流の流れは、２つのブランチが導通して、２つの分離した電圧レベルに接続される時に生じる。
【００２２】
メモリが発明の実施形態に従ってプログラムされるまでＶＤＤＬはオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサを、図５Ａ−Ｃに示す。多くの実施形態では、マルチプレクサ５００は、プログラムされない状態でさえ、どんな静電流も出さない。様々な実施形態では、ＶＤＤＬ５２２は、メモリがプログラムされるまでオフのままである。
【００２３】
メモリが発明の実施形態に従ってプログラムされるまでＶＤＤＬはオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサを、図６Ａ−Ｄに示す。様々な実施形態では、マルチプレクサ６００は、パワーゲーティング入力を有する。１つの実装のとおり、出力インバータへの入力は、ＰＭＯＳ及びＮＭＯＳ入力に分けられ、キーパー６４２のような最小サイズの高閾値電圧（ＨＶＴ）トランスミッションゲートによって結合される。他の種類のトランジスタ及びトランスミッションゲートを、この機能を実行するために使用することもできる。上記のとおり、（図５Ｃの参照５２４及び図６Ｂの６１４によって確認できる）ＰＧ＿ＥＮ入力は、（図５Ｃの参照５２２及び図６Ｂの６１２によって確認できる）ＶＤＤＬ又はＶＤＤＬ電圧領域からの他の信号につながり、ＶＤＤＬは、メモリがプログラムされるまでオフのままである。
【００２４】
図６Ｅは、図５Ａ−Ｃ及び６Ａ−Ｄに示したマルチプレクサを実装するために利用する回路を含む（が、それに限定されない）回路のパワーオンシーケンスに対する例示的なタイミング図を示す。タイミング図６５０では、時刻ｔ０で参照６５２によって確認できるように、電源投入時、ＶＤＤＨパワー領域が使用可能となる。そして、時刻ｔ１で参照６５４によって確認できるように、ｓ［３：０］及びＰＧ＿ＥＮ制御を行うために使用される構成回路素子は、妥当な制御信号を供給できる。この例では、ＰＧ＿ＥＮは１に設定され、ｓ［３：０］は０に設定されるので、パワーゲーティングモードを可能にする。他の例では、ＰＧ＿ＥＮは０に設定され、ｓ［３：０］はアクティブな入力を選択するよう１に設定したいくつかの値、この場合、０−３を有するので、アクティブモードを可能にする。時刻ｔ２で、参照６５６によって確認できるように、ＶＤＤＬがパワーオンとなり、マルチプレクサの通常の回路素子動作が開始する。
【００２５】
メモリがプログラムされるまでＶＤＤＬはオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いたスタティックマルチプレクサの所定の例について、図５Ａ−Ｃ及び６Ａ−Ｄで上述したが、所定の応用の要求に適した、様々な入出力を含む（が、それに限定されない）任意の様々なスタティックマルチプレクサ構成を、発明の実施形態に従って利用できる。発明の実施形態に従った第３の電圧ソースを利用するパワーゲーティングを、以下でさらに議論する。
【００２６】
電流漏れを低減するためのＦＰＧＡのＶＤＤＨＬＡＴＥを用いたパワーゲーティング
上記のとおり、ロジックは、プログラムされる前に高出力状態に入らないことが好都合である。多くの発明の実施形態では、ＰＧ＿ＥＮ信号のソース入力は、メモリ（例えば、ＳＲＡＭ）がプログラムされる後まで０に設定されたままである、第３のＶＤＤ領域（ＶＤＤＨＬＡＴＥ）につながる。
【００２７】
メモリが発明の実施形態に従ってプログラムされるまでＶＤＤＬ及びＶＤＤＨＬＡＴEはオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いた４入力スタティックマルチプレクサを、図７Ａ−Ｃに示す。多くの実施形態では、マルチプレクサ７００と一体となったメモリがプログラムされる前は、ＶＤＤＬ及びＶＤＤＨＬＡＴＥ７２２の両方がオフとなる一方で、メモリをプログラムするためにＶＤＤＨのみオンとなる。いくつかの実施形態では、ＶＤＤＬ及びＶＤＤＨＬＡＴＥは、メモリがプログラムされた後にのみオンとなり、高出力状態がプログラムされていないマルチプレクサによって引き起こされないよう保証する。様々な実施形態では、ＶＤＤＨＬＡＴE電圧領域は、外部電源によって供給されるか、付加的なパワーゲーティング回路素子を使用してＶＤＤＨから給電される。ＰＧ＿ＥＮ入力７２４は、上記のとおり、ＶＤＤＨＬＡＴＥ７２２又はＶＤＤＨＬＡＴＥ電圧領域からの他の信号につながる。
【００２８】
（メモリ又は他のストレージ構成要素を有する）構成回路素子が初期化されるまでＶＤＤＬ及びＶＤＤＨＬＡＴEはオフのままであるようなパワーオンシーケンスのために設計した出力インバータ及び３状態パワーゲーティングを用いた４入力スタティックマルチプレクサを、図８Ａ−Ｄに示す。多くの実施形態では、マルチプレクサ８００と一体となったメモリがプログラムされる前は、ＶＤＤＬ及びＶＤＤＨＬＡＴＥ８１２の両方がオフとなる一方で、メモリをプログラムするためにＶＤＤＨのみオンとなる。様々な実施形態では、出力インバータへの入力は、ＰＭＯＳ及びＮＭＯＳ入力に分けられ、図８Ｄに示して上述したとおり、キーパー８４２のような最小サイズの高閾値電圧（ＨＶＴ）トランスミッションゲートによって結合される。他の種類のトランジスタ及びトランスミッションゲートを、この機能を実行するために実装してもよいし、また、使用することもできる。ＰＧ＿ＥＮ入力８１４は、上記のとおり、ＶＤＤＨＬＡＴＥ８１２又はＶＤＤＨＬＡＴＥ電圧領域からの他の信号につながる。
【００２９】
図８Ｅは、図７Ａ−Ｃ及び８Ａ−Ｄに示したマルチプレクサを実装するために利用する回路を含む（が、それに限定されない）回路のパワーオンシーケンスに対する例示的なタイミング図を示す。タイミング図８５０では、時刻ｔ０で参照８５２によって確認できるように、電源投入時、ＶＤＤＨパワー領域が使用可能となる。そして、時刻ｔ１で参照８５４によって確認できるように、ｓ［３：０］及びＰＧ＿ＥＮ制御を行うために使用される構成回路素子は、妥当な制御信号を供給できる。この例では、ＰＧ＿ＥＮは１に設定され、ｓ［３：０］は０に設定されるので、パワーゲーティングモードを可能にする。他の例では、ＰＧ＿ＥＮは０に設定され、ｓ［３：０］はアクティブな入力を選択するよう１に設定したいくつかの値、この場合、０−３を有するので、アクティブモードを可能にする。最後に、時刻ｔ２で、矢印８５６及び８５８によってそれぞれ確認できるように、ＶＤＤＨＬＡＴＥ及びＶＤＤＬがパワーオンとなり、マルチプレクサの通常の回路素子動作が開始する。
【００３０】
ＦＰＧＡでのパワーオンシーケンスのために設計した出力インバータ及びパワーゲーティングを用いたスタティックマルチプレクサの所定の例について、図７Ａ−Ｃ及び８Ａ−Ｅで上述したが、所定の応用の要求に適した、様々な入出力を含む（が、それに限定されない）任意の様々なスタティックマルチプレクサ構成を、発明の実施形態に従って利用できる。重要なことに、多くの例示的なマルチプレクサについて、ここでは、４入力という量で述べたが、発明はマルチプレクサの任意の入力数に限定されない。むしろ、本発明の多くの実施形態は、ｎ入力マルチプレクサとして実装可能である（ｎは、０よりも大きい整数であり、ｎ＝１の場合、本発明はパワーゲーティングを用いた信号バッファとして利用可能である）。発明の実施形態に従ったマルチプレクサにおけるパワーゲーティングのための制御メカニズムを、以下でさらに議論する。
【００３１】
パワーゲーティングのための制御回路素子
多くの実施形態では、構成回路素子は、図９に示すとおり、制御回路素子によって初期化される。制御回路素子９００は、新しい構成を所望する場合、構成ビットの変更を経て構成回路素子を（例えば、もとの配置に）プログラム又は再プログラムすることもできる。特に、マルチプレクサ、スイッチ、及びパワーゲーティング回路素子を設定又は制御するための（適切なタイミング関係を有する）信号を生成する構成回路素子は、離散又は統合ロジック、及び／又は１つ以上のメモリ又はストレージ構成要素（例えば、構成又は状態データを記憶するＳＲＡＭ、フラッシュ、及び／又はＭＲＡＭ）、ステートマシン、（適切にプログラムされた）プロセッサ、及び／又はフィールドプログラマブルゲートアレイ（又は、上記の組合せ）によって実装される。実際、現在知られているか、今後開発される任意の回路素子（例えば、離散又は統合ロジック、メモリ又はストレージ構成要素、ステートマシン、（適切にプログラムされた）プロセッサ、及び／又はフィールドプログラマブルゲートアレイ（又は、上記の組合せ））は、独創的なスイッチ及びパワーゲーティング回路素子と合わせて用いられ、それ自体、本発明の範囲内にあるものとする。
【００３２】
図１０Ａ−Ｃは、発明の実施形態に従った出力インバータ及びパワーゲーティングを用いたＮ入力スタティックマルチプレクサの模式図である。Ｎ入力スタティックマルチプレクサ１０００は、Ｎ入力１０１２を有する。図１０Ｂに示すとおり、ＰＧ制御信号１０１４は、ＶＤＤＨ、ＶＤＤＬ、若しくはＶＤＤＨＬＡＴＥ、又はそれらの電圧領域からの他の信号であり、図３Ｃ、図５Ｃ、及び図７Ｃに関して上述した電圧領域と同様の態様で構成される。Ｎ入力スタティックマルチプレクサは、パワーゲーティングのための制御に加えて、Ｎ構成ビットを受信する。
【００３３】
図１０Ｄ−Ｆは、発明の実施形態に従った出力インバータ及び３状態パワーゲーティングを用いたＮ入力スタティックマルチプレクサの模式図である。図１０Ｄに示すとおり、ＰＧ制御信号１０２２は、ＶＤＤＨ、ＶＤＤＬ、若しくはＶＤＤＨＬＡＴＥ、又はそれらの電圧領域からの他の信号であり、図４Ｂ、図６Ｂ、及び図８Ｂに関して上述した電圧領域と同様の態様で構成される。
【００３４】
Ｎ入力スタティックマルチプレクサは、パワーゲーティングのための制御に加えて、Ｎ構成ビットを受信する。図１０Ｇは、ｓ[Ｎ−１：０]とＰＧ＿ＥＮに対する実補完制御信号の両方を生成するために使用される構成回路素子のブロック図である。特に、構成回路素子は、発明の実施形態に従った、離散及び／又は統合ロジック、及び／又は、例えば、１つ以上のメモリ又はストレージ構成要素、ステートマシン、（適切にプログラムされた）プロセッサ、及び／又はフィールドプログラマブルゲートアレイ（又は、上記の組合せ）を有する。例示的な構成回路素子１０３０に対するブロック図及び信号インターフェースは、図１０Ｄ−Ｆに示すとおり、Ｎ０入力スタティックマルチプレクサに対する実補完制御信号の両方を生成するために使用される。
【００３５】
特に、本発明は、プロセッサ、ステートマシン、ゲートアレイ、プログラマブルゲートアレイ、ＦＰＧＡ、及びＳＯＣを含む（が、それに限定されない）ロジック及び／又は計算回路素子のためのスイッチネットワーク又はアーキテクチャを形成及び／又はインスタンス生成するよう用いられる。例えば、ここで記載及び図示した、１つ以上の独創的なスイッチ及びマルチプレクサ（そのようなスイッチ及びマルチプレクサと一体となった制御信号及びバッファを含む）は、参照によってここで全体に盛り込まれる、２０１３年３月１５日に出願した、「境界のない階層型インターコネクトのための基数３のネットワークアーキテクチャ」というタイトルの米国特許仮出願シリアル番号６１／７８６，６７６（「６７６米国特許仮出願」）に記載及び／又は図示された独創的なネットワーク又はアーキテクチャに関して用いられる。例えば、１つの実施形態では、６７６米国特許仮出願に記載及び／又は図示された独創的なネットワーク又はアーキテクチャは、そのような独創的なネットワーク又はアーキテクチャを形成、生成、及び／又はインスタンス生成するために、ここで記載及び図示した、１つ以上の独創的なスイッチ及びマルチプレクサ（そのようなスイッチ及びマルチプレクサと一体となった制御信号及びバッファを含む）を有する。特に、ここで記載及び図示したスイッチ及びマルチプレクサの全ての置換及び組合せは、６７６米国特許仮出願のネットワーク又はアーキテクチャを生成及びインスタンス生成するために用いられる。すなわち、ここで記載及び図示した１つ以上の独創的なスイッチ及びマルチプレクサは、６７６米国特許仮出願に記載されたネットワークのうちの任意の１つと同様のネットワークの１つ以上のスイッチ及びマルチプレクサブロックにおいて用いられ、そのような全ての組合せ及び置換は、本発明の範囲内にあるものとする。
【００３６】
ここで開示した様々な回路及び回路素子は、コンピュータ支援設計ツールを用いて記述でき、例えば、動作、レジスタ転送、ロジック部品、トランジスタ、レイアウトジオメトリ、及び／又は他の特徴に関する、様々なコンピュータ可読媒体で具現化されるデータ及び／又は命令として表現される（又は、代表される）点にさらに注意すべきである。そのような回路表現が実装されるファイルと他のオブジェクトのフォーマットは、Ｃ、ヴェリログ、及びＨＬＤＬのような動作言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、並びにＧＤＳII、ＧＤＳIII、ＧＤＳIV、ＣＩＦ、ＭＥＢＥＳ及び任意の他の適切なフォーマットと言語のようなジオメトリ記述言語をサポートするフォーマットを含むが、それに限定されない。そのようにフォーマットされたデータ及び／又は命令が具現化されるコンピュータ可読媒体は、様々な形態（例えば、光学、磁気、又は半導体ストレージ媒体）の不揮発性ストレージ媒体、及び、そのようにフォーマットされたデータ及び／又は命令を、無線、光学、若しくは有線信号送信媒体、又はそれらの任意の組合せを通じて転送するために用いる搬送波を含むが、それに限定されない。そのようにフォーマットされたデータ及び／又は命令の搬送波による転送例は、１つ以上のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ、など）による、インターネット及び／又は他のコンピュータネットワークにわたった転送（アップロード、ダウンロード、Ｅメール、など）を含むが、それに限定されない。本発明は、ここで述べた回路素子の表現、及び／又はそれにより実装される技術も対象とし、それ自体、本発明の範囲内にあるものとする。
【００３７】
実際、１つ以上のコンピュータ可読媒体によるコンピュータシステム内で受信するとき、上記の回路のそのようなデータ及び／又は命令に基づく表現は、ネットリスト生成プログラム、配置配線プログラムなどを限度なく含む、１つ以上の他のコンピュータプログラムの実行と合わせて、コンピュータシステム内で処理エンティティ（例えば、１つ以上のプロセッサ）により処理され、そのような回路の物理的発現の表現又はイメージを生成する。その後で、そのような表現又はイメージは、例えば、デバイス製造工程で回路の様々な部品を形成するために使用する１つ以上のマスクの生成を可能とすることにより、デバイス製造に使用される。
【００３８】
さらに、ここで開示した様々な回路及び回路素子、並びに技術は、コンピュータ支援設計、シミュレーション、及び／又はテストツールを用いて、シミュレーション及び命令に基づくシミュレーション表現により表される。例えば、ロジック及び／又は計算回路素子に組み込まれる独創的なスイッチ及びマルチプレクサ（そのようなスイッチ及びマルチプレクサと一体となった制御信号及びバッファを含む）のシミュレーションは、コンピュータシステムによって実行され、そのような回路素子の特徴及び動作、並びにそれによって実装される技術が、コンピュータシステムによりシミュレーション、模倣、複製、分析、及び／又は予測される。本発明は、本来のものであろうとなかろうと、独創的なスイッチ及びマルチプレクサ（そのようなスイッチ及びマルチプレクサと一体となった制御信号及びバッファを含む）のそのようなシミュレーション及びテストも対象とし、それ自体、本発明の範囲内にあるものとする。そのようなシミュレーション及び／又はテストツールに対応するコンピュータ可読媒体及びデータもまた、本発明の範囲内にあるものとする。
【００３９】
本発明について、ある所定の観点で述べたが、多くの付加的な修正及びバリエーションは、当業者にとっては明白であろう。従って、本発明は、本発明の範囲及び精神から離れることなく明確に記載される場合を除いても、実施可能であると理解すべきである。従って、本発明の実施形態は、全ての点において、例示的であり、限定的ではないと考えるべきである。すなわち、発明の範囲は、例示した実施形態によってではなく、添付した請求項及びその同等物によって決定されるべきである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
0006518647.tif 000008
【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
0006518647.tif 000011
【図３Ｂ】
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【図３Ｃ】
0006518647.tif 000013
【図３Ｄ】
0006518647.tif 000014
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
0006518647.tif 000032
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
0006518647.tif 000036
【図９】
0006518647.tif 000037
【図１０Ａ】
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【図１０Ｂ】
0006518647.tif 000039
【図１０Ｃ】
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【図１０Ｄ】
0006518647.tif 000041
【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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