(57)【特許請求の範囲】
【請求項１】
第１領域と前記第１領域を囲む第２領域と有する半導体層と、
前記第１領域の前記半導体層中に形成された第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーと、
前記第１領域の半導体層の上方に形成された半導体素子と、
前記第２領域の前記半導体層中に形成された前記第１導電型の複数の第３ピラーおよび前記第２導電型の複数の第４ピラーと、
を有し、
前記第１ピラーと前記第２ピラーは交互に配置され、
前記第３ピラーと前記第４ピラーは交互に配置され、
前記第１ピラーは、前記半導体層中に形成された第１溝中に配置され、
前記第３ピラーは、前記半導体層中に形成された第２溝中に配置され、
前記第１溝中の前記第１導電型の領域の深さである前記第１ピラーの深さは、前記第２溝中の前記第１導電型の領域の深さである前記第３ピラーの深さより小さく、
前記第１領域において、前記第１ピラーと前記第２ピラーが交互に配置された領域の下に、前記第２導電型が注入された半導体領域を有し、
前記半導体領域において、前記第１ピラーの下の前記半導体領域の前記第１導電型の不純物の濃度は、前記第１ピラーの前記第１導電型の不純物の濃度より低く、
前記第１領域の外周部へ向かうにしたがって前記半導体領域の厚さが小さくなる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１領域の前記半導体層の上方に形成された半導体素子は、複数の単位セルを有し、
前記単位セルは、
前記第２ピラー上にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の一方の側に位置する前記第１ピラーの上部に配置されたソース領域と、を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数の単位セルのソース領域は、前記単位セルの上方に配置されたソース電極と接続されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２領域の前記半導体層の上方に配置されたゲート引き出し部と、
前記第２領域の前記半導体層の上部に配置されたソース引き出し領域と、
を有し、
前記ゲート引き出し部は、前記ゲート電極と接続され、
前記ソース引き出し領域は、前記ソース領域と接続されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ゲート引き出し部と接続されるゲート引き出し電極と、
前記ソース引き出し領域と接続されるソース引き出し電極と、
を有し、
前記ゲート引き出し電極と、前記ソース引き出し領域とは、前記第２領域に配置されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１領域のアバランシェ降伏電圧は、前記第２領域のアバランシェ降伏電圧よりも低い、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２領域を囲む第３領域の前記半導体層中に形成された前記第１導電型の複数の第５ピラーおよび前記第２導電型の複数の第６ピラーを有し、
前記第５ピラーは、前記半導体層中に形成された第３溝中に配置され、
前記第１溝中の前記第１導電型の領域の深さである前記第１ピラーの深さは、前記第３溝中の前記第１導電型の領域の深さである前記第５ピラーの深さより小さい、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第３領域の前記半導体層上に形成された電極を有する、半導体装置。
【請求項９】
（ａ）第１導電型の半導体層の第１領域に複数の第１溝を形成し、前記半導体層の前記第１領域を囲む第２領域に複数の第２溝を形成する工程、
（ｂ）前記第１溝および第２溝中に、前記第１導電型と逆導電型の第２導電型の半導体を埋め込むことにより、
（ｂ１）前記第１溝中に第１ピラーを形成するとともに、前記第１ピラー間の前記半導体層よりなる第２ピラーを形成し、
（ｂ２）前記第２溝中に第３ピラーを形成するとともに、前記第３ピラー間の前記半導体層よりなる第４ピラーを形成する工程、
（ｃ）前記第１領域に、半導体素子を形成する工程、
（ｄ）前記第１溝中の前記第１ピラーの下部に、前記第１導電型の不純物を注入する工程、
を有し、
前記（ｄ）工程は、前記半導体層の前記第１溝の底部側を上面とし、前記第２領域をマスクで覆った状態で、前記第１導電型の不純物を注入することにより半導体領域を形成する工程であり、
前記（ｄ）工程により、前記第１溝中の前記第１導電型の領域の深さである前記第１ピラーの深さは、前記第２溝中の前記第１導電型の領域の深さである前記第３ピラーの深さより小さくなり、かつ、前記第１領域の外周部へ向かうにしたがって前記半導体領域の厚さが小さくなる、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２ピラー上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｃ２）前記第２ピラーの一方の側に位置する前記第１ピラーの上部にソース領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
（ｅ）前記ソース領域と接続されるソース電極を形成する工程を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、パワー半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持しつつオン抵抗を抑制するために、スーパージャンクション構造の採用が検討されている。
【０００３】
例えば、特許文献１には、セル領域および周辺領域に、スーパージャンクション構造を採用した半導体装置が開示されている。そして、スーパージャンクション構造の半導体ピラー領域の深さが、終端部に向かうにしたがって段階的に浅く形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３５８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの性能を向上させるために、その構造や製造方法に関し、更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、第１領域の半導体層中に形成された第１導電型の複数の第１ピラーと、第１領域の半導体層の上方に形成された半導体素子と、第２領域の半導体層中に形成された第１導電型の複数の第３ピラーと、を有する。そして、第１溝中の第１導電型の領域の深さである第１ピラーの深さを、第２溝中の第１導電型の領域の深さである第３ピラーの深さより小さくする。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１溝および第２溝中に、第１導電型と逆導電型の第２導電型の半導体を埋め込むことにより、第１溝中に第１ピラーを形成するとともに、第２溝中に第３ピラーを形成する工程を有する。そして、第１溝中の第１ピラーの下部に、第１導電型の不純物を注入する工程を有する。また、この工程は、半導体層の第１溝の底部側を上面とし、第２領域をマスクで覆った状態で、第１導電型の不純物を注入する工程である。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の構成を模式的に示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置のｐ型カラム領域の構成を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】比較例の半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフである。
【図２３】半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）の理想的なチャージバランスを示すグラフである。
【図２４】実施の形態２の応用例１の半導体装置の構成を示す平面図である。
【図２５】実施の形態２の応用例１の半導体装置の構成を示す断面図である。
【図２６】実施の形態２の応用例２の半導体装置の構成を示す平面図である。
【図２７】実施の形態２の応用例２の半導体装置の他の構成を示す平面図である。
【図２８】実施の形態２の応用例３の半導体装置の構成を示す断面図である。
【図２９】実施の形態２の応用例４の半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す断面は、例えば、図１のＡ−Ａ部と対応する。本実施の形態の半導体装置（半導体素子）は、縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ばれることもある。図３は、本実施の形態の半導体装置のｐ型カラム領域の構成を示す平面図である。
【００１９】
図１に示すように、本実施の形態の半導体装置（半導体チップ）の上面からの平面視における形状は、矩形状である。そして、本実施の形態の半導体装置は、セル領域ＣＲと、中間領域（ターミネーション部、終端部ともいう）ＴＲと、周辺領域ＰＥＲとを有している。セル領域ＣＲは、略矩形の半導体装置の中央部に配置され、中間領域ＴＲは、セル領域ＣＲの外側を囲むように配置され、周辺領域ＰＥＲは、中間領域ＴＲを囲むように配置されている。以下、図２を参照しながら、各領域における半導体装置の構成を説明する。
【００２０】
（１）セル領域ＣＲの構造
図２に示すように、セル領域ＣＲには、パワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴは、半導体基板１Ｓ（図２においては、ｎ型半導体領域ＬＲに対応する）上のエピタキシャル層ＥＰＳの主表面に形成されている。エピタキシャル層ＥＰＳは、複数のｐ型カラム領域（ｐ型ピラー、ピラーともいう）ＰＣ１と複数のｎ型カラム領域（ｎ型ピラー、ピラーともいう）ＮＣ１とから成る。ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とはＸ方向に交互に配置されている。このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造を、スーパージャンクション（Superjunction）構造と言う。図３に示すように、ｐ型カラム領域ＰＣ１の上面からの平面視における形状は、ライン状（Ｙ方向に長辺を有する矩形状）である。
【００２１】
例えば、ここでは、ｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）と、ｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）とがそれぞれ同じになるように設計されている。
【００２２】
ｎ型カラム領域ＮＣ１は、例えば柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域ＮＣ１のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。ｎ型カラム領域ＮＣ１は、２つのｐ型カラム領域ＰＣ１で挟まれている。複数のｎ型カラム領域ＮＣ１は、それぞれｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２３】
ｐ型カラム領域ＰＣ１は、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。ｐ型カラム領域ＰＣ１のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｐ型カラム領域ＰＣ１は、２つのｎ型カラム領域ＮＣ１で挟まれている。複数のｐ型カラム領域ＰＣ１は、それぞれｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２４】
このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）の主表面にパワーＭＯＳＦＥＴが形成されている。
【００２５】
パワーＭＯＳＦＥＴは、ｎ型カラム領域ＮＣ１上にゲート絶縁膜ＧＯＸを介して配置されたゲート電極ＧＥを有する。ゲート絶縁膜ＧＯＸとしては、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＯＸとしては、酸化シリコン膜以外に、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜などを用いてもよい。また、ゲート電極ＧＥとしては、例えば、多結晶シリコン膜を用いることができる。
【００２６】
ゲート電極ＧＥの両側のｐ型カラム領域ＰＣ１の上部にはチャネル領域ＣＨが配置されている。このチャネル領域ＣＨに内包されるようにソース領域ＳＲが配置されている。チャネル領域ＣＨは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。前述したように、ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
【００２７】
パワーＭＯＳＦＥＴのゲート電極ＧＥに電位が印加された場合には、チャネル領域ＣＨに形成された反転層を介して、ソース領域ＳＲからドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））に、キャリア（電子）が流れる。言い換えれば、チャネル領域ＣＨに形成された反転層を介して、ドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））からソース領域ＳＲに、電流が流れる。
【００２８】
Ｙ方向に延在するゲート電極ＧＥ、その下方のｎ型カラム領域ＮＣ１、およびその両側のソース領域ＳＲを単位セルとし、これらが繰り返し配置されている。複数の単位セルが、並列に接続され、１つのパワーＭＯＳＦＥＴが形成されている。
【００２９】
また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰＳの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。このボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００３０】
ゲート電極ＧＥの上面および両側の側壁は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲ上の層間絶縁膜ＩＬは除去されコンタクトホールが形成されている。このコンタクトホールおよび層間絶縁膜ＩＬ上には、ソース電極ＳＥが配置されている。ソース電極ＳＥとしては、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００３１】
これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。このボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続されることになる。
【００３２】
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつｎ型カラム領域ＮＣ１をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないことを意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
【００３３】
ソース電極ＳＥ上には、ソース電極ＳＥを部分的に覆うように、表面保護膜ＰＡＳが配置されている。表面保護膜ＰＡＳとしては、例えば、酸化シリコン膜を用いることができる。ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、半導体基板１Ｓの裏面（エピタキシャル層ＥＰＳが形成された主面と反対側の面）には、金属膜からなるドレイン電極ＤＥが配置されている。
【００３４】
（２）中間領域ＴＲの構造
図２に示すように、中間領域ＴＲには、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲおよびソース引き出し電極ＳＰＥが形成されている。
【００３５】
ゲート引き出し部ＧＰＵおよびゲート引き出し電極ＧＰＥは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。ソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＳの上部に配置されている。
【００３６】
この中間領域ＴＲにおいても、ｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置されている。別の言い方をすれば、図３に示すように、ライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２とが交互に配置された矩形領域のうち、中央部のセル領域ＣＲの外周領域が中間領域ＴＲとなる。このため、中間領域ＴＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、ライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、セル領域ＣＲから延在するライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２のそれぞれの端部が交互に配置されることとなる。
【００３７】
このように、中間領域ＴＲにおけるｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）は、セル領域ＣＲにおけるｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）と同様の構成である。
【００３８】
ゲート引き出し部ＧＰＵは、エピタキシャル層ＥＰＳにゲート絶縁膜ＧＯＸを介して配置されている。このゲート引き出し部ＧＰＵの下方にも、チャネル領域ＣＨが配置されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。また、ゲート引き出し部ＧＰＵとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。
【００３９】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ゲート引き出し電極ＧＰＥが配置されている。ゲート引き出し電極ＧＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４０】
ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
【００４１】
エピタキシャル層ＥＰＳの上部には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されている。このチャネル領域ＣＨに内包されるようにソース引き出し領域ＳＰＲが配置されている。ソース引き出し領域ＳＰＲは、ソース領域ＳＲと同様に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。
【００４２】
上記チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰＳの上面上に層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。
【００４３】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ソース引き出し電極ＳＰＥが配置されている。ソース引き出し電極ＳＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４４】
中間領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
【００４５】
（３）周辺領域ＰＥＲの構造
図２に示すように、周辺領域ＰＥＲには、フィールドプレート電極（電極、ダミー電極とも言う）ＦＦＰが形成されている。
【００４６】
フィールドプレート電極ＦＦＰは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。
【００４７】
この周辺領域ＰＥＲにおいても、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とが周期的に配置されている。図３に示すように、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とが交互に配置された矩形領域（セル領域ＣＲおよび中間領域ＴＲ）の外周領域が周辺領域ＰＥＲとなる。そして、周辺領域ＰＥＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。
【００４８】
また、この周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と（エピタキシャル層ＥＰＳ）は、セル領域ＣＲや中間領域ＴＲのｐ型カラム領域ＰＣ３やｎ型カラム領域ＮＣ３の幅と同じになるように設計されている。
【００４９】
このような、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と（エピタキシャル層ＥＰＳ）の上に、フィールドプレート電極ＦＦＰが形成されている（図２）。フィールドプレート電極ＦＦＰとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。フィールドプレート電極ＦＦＰ上は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬ上には、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されている。このように、フィールドプレート電極ＦＦＰを設けることにより、電界集中を緩和し、耐圧を向上させることができる。
【００５０】
フィールドプレート電極ＦＦＰは、例えば、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３の境界の上方に配置され、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と同様に、ライン状に配置される。
【００５１】
上述したようなｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００５２】
例えば、スーパージャンクション構造を採用せず、ｎ型のエピタキシャル層の主表面にパワーＭＯＳＦＥＴを配置した場合は、エピタキシャル層の不純物濃度を低くし、エピタキシャル層に形成される空乏層を延ばすことにより、耐圧を確保する必要がある。
【００５３】
したがって、高耐圧を実現するためには、低不純物濃度のエピタキシャル層の厚さを厚くする必要がある。一方、低不純物濃度のエピタキシャル層を厚くすると、パワーＭＯＳＦＥＴのオン抵抗が高くなる。つまり、パワーＭＯＳＦＥＴにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にある。
【００５４】
これに対し、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置した場合には、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）との境界領域、即ち、縦方向（Ｚ方向）に延びるｐｎ接合から、横方向に空乏層が延びる。このため、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、オン抵抗の低減のため、電流通路となるｎ型カラム領域ＮＣ１の不純物濃度を高くしても、縦方向（Ｚ方向）に延びるｐｎ接合から横方向に空乏層が広がるため、耐圧を確保することができる。
【００５５】
このように、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造を採用することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００５６】
また、セル領域ＣＲだけでなく、中間領域ＴＲおよび周辺領域ＰＥＲにおいても、ｐ型カラム領域（ＰＣ２、ＰＣ３）とｎ型カラム領域（ＮＣ２、ＮＣ３）とを周期的に配置することで、セル領域ＣＲを囲むように空乏層が広がるため、さらに、耐圧を向上させることができる。
【００５７】
（４）各領域のｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）の深さ
ここで、本実施の形態においては、セル領域ＣＲのｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の下方に、カウンタードープ領域ＣＤが設けられている。このため、セル領域ＣＲのｐ型カラム領域ＰＣ１の下においては、ｐ型不純物が相殺され、実効的なｐ型不純物濃度が低くなっている。よって、セル領域ＣＲにおいては、ｐ型カラム領域（ＰＣ１）の深さが小さくなっている。言い換えれば、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法、ＴＣＲ）は、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（Ｚ方向の寸法、ＴＴＲ）より小さくなっている（浅くなっている、ＴＣＲ＜ＴＴＲ）。なお、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３の深さ（Ｚ方向の寸法、ＴＰＥＲ）は、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（Ｚ方向の寸法、ＴＴＲ）と同程度である。また、セル領域ＣＲのｎ型カラム領域ＮＣ１の深さ（Ｚ方向の寸法）、中間領域ＴＲのｎ型カラム領域ＮＣ２の深さ（Ｚ方向の寸法）および周辺領域ＰＥＲのｎ型カラム領域ＮＣ３の深さ（Ｚ方向の寸法）は、同程度である。
【００５８】
ここで、ｐ型カラム領域の深さとは、ｐ型の不純物領域の深さをいう。例えば、ｐ型の不純物の濃度が、1．０×１０１５／ｃｍ３（1Ｅ１５／ｃｍ３）以上の領域をいう。また、ｐ型カラム領域の深さの起点は、例えば、ｐ型カラム領域とｎ型カラム領域とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）の表面である。
【００５９】
このように、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（ＴＣＲ）を、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（ＴＴＲ）より小さくすることで（ＴＣＲ＜ＴＴＲ）、アバランシェ耐量を向上させることができる。
【００６０】
アバランシェ耐量とは、アバランシェ降伏現象に起因して破壊に至るまでに流れるアバランシェ電流の許容電流量を示すものである。半導体装置には、電源電圧以上の電圧が印加され、この電圧がアバランシェ降伏電圧を超えると、半導体装置にアバランシェ降伏現象が生じる。この際に、半導体装置に流れる電流をアバランシェ電流といい、このアバランシェ電流が、パワー半導体素子のアバランシェ耐量（許容電流量）を超えると、半導体装置が破壊されてしまう。
【００６１】
同じアバランシェ電流が流れた場合でも、アバランシェ電流の局所的な電流集中が生じた場合には、破壊に至るアバランシェ電流が小さくなり、結局のところアバランシェ耐量が低下してしまう。
【００６２】
これに対し、本実施の形態においては、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（ＴＣＲ）を、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（ＴＴＲ）より小さくすることで（ＴＣＲ＜ＴＴＲ）、アバランシェ電流の局所的な電流集中を緩和（回避）することができ、アバランシェ耐量を向上させることができる。アバランシェ耐量の向上については、追って詳細に説明する。
【００６３】
なお、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲに形成される部材は上記のものに限られず、他の部材を配置してもよい。例えば、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３の他、ガードリングなどを設けてもよい。
【００６４】
［製法説明］
次いで、図４〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図４〜図２１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置は、いわゆる「トレンチフィル法」と呼ばれる方法を用いて製造される。
【００６５】
まず、図４に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＥＰＩを形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩのｎ型不純物濃度は、例えば３．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩの厚さは、例えば４０μｍ〜６０μｍ程度である。
【００６６】
次いで、図５に示すように、エピタキシャル層ＥＰＩ上にフォトレジスト膜ＰＲを形成し、露光、現像する。これにより、エピタキシャル層ＥＰＩ上のｎ型カラム領域（ＮＣ１、ＮＣ３）の形成領域にフォトレジスト膜ＰＲが形成される。別の言い方をすれば、ｐ型カラム領域（ＰＣ１、ＰＣ３）の形成領域のエピタキシャル層ＥＰＩが露出する。なお、セル領域ＣＲ（中間領域ＴＲを含む）と周辺領域ＰＥＲの露光（レチクルの転写）は、一度に行ってもよいが、領域毎に個別に行ってもよい。
【００６７】
次いで、フォトレジスト膜ＰＲをマスクとしてエピタキシャル層ＥＰＩをエッチングする。これにより、ｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）の形成領域のエピタキシャル層ＥＰＩが除去され、溝（トレンチともいう、ＤＴ１、ＤＴ２、ＤＴ３）が形成される。次いで、図６に示すように、フォトレジスト膜ＰＲをアッシングなどにより除去する。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。
【００６８】
ここで、図６および図７に示すように、セル領域ＣＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ１と、中間領域ＴＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ２と、周辺領域ＰＥＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ３とする。溝ＤＴ１および溝ＤＴ２は、Ｙ方向に延在するライン状であり、溝ＤＴ３は、Ｙ方向またはＸ方向に延在するライン状である（図７）。
【００６９】
例えば、溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の幅（Ｘ方向またはＹ方向の寸法）および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。そして、これらの溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の間に残存するエピタキシャル層ＥＰＩが、ライン状のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３となる。例えば、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の幅（Ｘ方向の寸法）は、２〜５μｍ程度である。また、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の深さ（Ｚ方向の寸法）は、４０〜６０μｍ程度である。
【００７０】
次いで、図８に示すように、埋め込みエピタキシャル成長法により、溝ＤＴ１、ＤＴ２、ＤＴ３の内部およびエピタキシャル層ＥＰＩ上に、ｐ型のエピタキシャル層ＥＰを形成する。即ち、ｐ型不純物を導入しながらエピタキシャル層を成長させる。この際、溝ＤＴ１、ＤＴ２、ＤＴ３の底面、側壁（側面）からエピタキシャル層ＥＰが成長し、溝ＤＴ１、ＤＴ２、ＤＴ３の内部が埋め込まれる。また、溝間に位置するエピタキシャル層ＥＰＩ上や、溝ＤＴ１、ＤＴ２、ＤＴ３が埋め込まれた後の上部にもエピタキシャル層ＥＰが成長する。ｐ型のエピタキシャル層ＥＰのｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
【００７１】
次いで、図９に示すように、溝ＤＴ１、ＤＴ２、ＤＴ３上部のエピタキシャル層ＥＰを、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、溝ＤＴ１、ＤＴ２、ＤＴ３の内部にエピタキシャル層ＥＰを埋め込む。これにより、ライン状のｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３が形成される。また、別の言い方をすれば、複数のｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３と、複数のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３とから成るエピタキシャル層ＥＰＳが形成される。
【００７２】
以上の工程により、セル領域ＣＲおよび中間領域ＴＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ１とＹ方向に延在するライン状のｎ型カラム領域ＮＣ１とがＸ方向に交互に周期的に配置された構造体が形成される。また、周辺領域ＰＥＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ１とＹ方向に延在するライン状のｎ型カラム領域ＮＣ１とがＸ方向に交互に周期的に配置された構造体が形成され、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とＸ方向に延在するライン状のｎ型カラム領域ＮＣ３とがＹ方向に交互に周期的に配置された構造体が形成される（図１０）。
【００７３】
次いで、エピタキシャル層ＥＰＳの主表面に、パワーＭＯＳＦＥＴ、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲ、ソース引き出し電極ＳＰＥおよびフィールドプレート電極ＦＦＰなどを形成する。
【００７４】
例えば、図１１に示すように、チャネル領域ＣＨを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、チャネル領域ＣＨの形成領域に開口部を有するマスク膜を形成する。次いで、このマスク膜をマスクとして、不純物イオンを注入することにより、チャネル領域ＣＨを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、チャネル領域ＣＨとなるｐ型半導体領域を形成することができる。
【００７５】
次いで、上記マスク膜を除去し、エピタキシャル層ＥＰＳ上にゲート絶縁膜ＧＯＸを形成し、さらに、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。例えば、エピタキシャル層ＥＰＳの表面を熱酸化することにより、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、ＣＶＤ法などを用いて、多結晶シリコン膜を堆積する。ゲート絶縁膜ＧＯＸとしては、上記酸化シリコン膜に変えて、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。また、ＣＶＤ法などによりゲート絶縁膜ＧＯＸを形成してもよい。
【００７６】
次いで、図１２に示すように、ｎ型カラム領域ＮＣ１上に、ゲート電極ＧＥを形成する。また、中間領域ＴＲに、ゲート引き出し部ＧＰＵを形成する。また、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とのｐｎ接合上に、フィールドプレート電極ＦＦＰを形成する。例えば、導体膜ＰＦ１上に、ゲート電極ＧＥの形成領域、ゲート引き出し部ＧＰＵの形成領域およびフィールドプレート電極ＦＦＰの形成領域を覆うフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、導体膜ＰＦ１をエッチングする。これにより、ゲート電極ＧＥおよびフィールドプレート電極ＦＦＰを形成する。例えば、図１３に示すように、ゲート電極ＧＥは、ｐ型カラム領域ＰＣ１と同様にライン状に形成され、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。また、フィールドプレート電極ＦＦＰは、ｐ型カラム領域ＰＣ３と同様にライン状に形成される。
【００７７】
次いで、図１４に示すように、ソース領域ＳＲおよびソース引き出し領域ＳＰＲを形成する。例えば、周辺領域ＰＥＲおよび中間領域ＴＲのソース引き出し領域ＳＰＲの形成領域以外の領域をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜およびセル領域ＣＲのゲート電極ＧＥをマスクとして、ｎ型不純物イオンを注入する。例えば、不純物イオンとして、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物イオンを注入する。これにより、セル領域ＣＲのゲート電極ＧＥ間にソース領域ＳＲとなるｎ型半導体領域を形成することができる。また、中間領域ＴＲにソース引き出し領域ＳＰＲとなるｎ型半導体領域を形成することができる。セル領域ＣＲに形成された複数のソース領域ＳＲは、中間領域ＴＲに形成されたソース引き出し領域ＳＰＲと電気的に接続されている。
【００７８】
次いで、ゲート電極ＧＥ、ゲート引き出し部ＧＰＵおよびフィールドプレート電極ＦＦＰを覆う層間絶縁膜ＩＬを形成する。例えば、ゲート電極ＧＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。次いで、層間絶縁膜ＩＬ上に、ボディコンタクト領域ＢＣの形成領域、ゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲ上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、セル領域ＣＲの隣り合うゲート電極ＧＥ間に位置するソース領域ＳＲ上の層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。この際、開口部の底部がエピタキシャル層ＥＰＳの表面より低くなるようにオーバーエッチングを行う。これにより、開口部の底部の側壁からソース領域ＳＲが露出する。また、中間領域ＴＲのゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲの層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。
【００７９】
次いで、中間領域ＴＲおよび周辺領域ＰＥＲを覆うフォトレジスト膜を形成し、このフォトレジスト膜および層間絶縁膜ＩＬをマスクとして不純物イオンを注入することによりボディコンタクト領域ＢＣを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、ボディコンタクト領域ＢＣとなるｐ型半導体領域を形成することができる。ボディコンタクト領域ＢＣは、ソース領域ＳＲの中央部に位置し、その底部はチャネル領域ＣＨに達している。そして、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高い。
【００８０】
次いで、図１５および図１６に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。例えば、ボディコンタクト領域ＢＣ、ゲート引き出し部ＧＰＵおよびソース引き出し領域ＳＰＲ上を含む層間絶縁膜ＩＬ上に金属膜を形成する。例えば、チタンタングステン膜とその上部のアルミニウム膜との積層膜をスパッタリング法などにより形成する。次いで、金属膜をパターニングすることにより、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。セル領域ＣＲのソース電極ＳＥは、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続される。中間領域ＴＲのゲート引き出し電極ＧＰＥは、ゲート引き出し部ＧＰＵと電気的に接続される。また、中間領域ＴＲのソース引き出し電極ＳＰＥは、ソース引き出し領域ＳＰＲと電気的に接続される。
【００８１】
次いで、図１７に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。
【００８２】
次いで、図１８に示すように、半導体基板１Ｓの主面と反対側（溝の底部側）である裏面を上面とし、半導体基板１Ｓの裏面を研削する。例えば、半導体基板１Ｓとエピタキシャル層ＥＰＳとの厚さの和が、５０〜６０μｍ程度となるように半導体基板１Ｓの裏面を研削し、半導体基板１Ｓを薄膜化する。この研削により、半導体基板１Ｓの裏面と溝（ＤＴ１、ＤＴ２、ＤＴ３）の底面との距離が、例えば、３〜５μｍ程度となる。
【００８３】
次いで、図１９に示すように、半導体基板１Ｓの裏面の全面に、ｎ型不純物イオンを注入することにより、ｎ型半導体領域（低抵抗領域）ＬＲを形成する。このように、ｎ型半導体領域ＬＲを形成することにより、後述するドレ1イン電極ＤＥとｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）との接続抵抗を低減することができる。このｎ型半導体領域（低抵抗領域）ＬＲは、半導体基板１Ｓの裏面から、溝（ＤＴ１、ＤＴ２、ＤＴ３）の底部まで延在し、そのｎ型不純物濃度は、例えば、１．０×１０１６／ｃｍ３程度であり、その厚さは、例えば、１〜２μｍ程度である。
【００８４】
次いで、図２０に示すように、中間領域ＴＲおよび周辺領域ＰＥＲの上方に配置された遮蔽マスク（遮蔽板ともいう）Ｍを介して、セル領域ＣＲに、ｎ型不純物イオンを注入する（裏面選択注入）。これにより、カウンタードープ領域ＣＤを形成する。言い換えれば、溝ＤＴ１中のｐ型のエピタキシャル層（ｐ型のカラム領域ＰＣ１）の下部に、ｎ型不純物イオンを注入する。遮蔽マスクＭは、半導体基板１Ｓの上方に、空間を置いて配置される。別の言い方をすれば、遮蔽マスクＭは、イオン注入装置のイオン発生源と半導体基板１Ｓとの間に配置される。次いで、ｎ型半導体領域ＬＲおよびカウンタードープ領域ＣＤ中の不純物イオンを活性化する。例えば、レーザーアニールにより不純物イオンを活性化する。レーザーアニールは、例えば、深さ（厚さ）２μｍの範囲が１０００℃となるような条件で行われる。
【００８５】
このカウンタードープ領域ＣＤは、溝（ＤＴ１、ＤＴ２、ＤＴ３）の底部から半導体基板１Ｓの表面方向に延在し、打ち込まれるｎ型不純物濃度は、例えば、１．０×１０１６／ｃｍ２程度であり、その厚さは、例えば、２μｍ程度である。また、ｎ型不純物は、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）において、半導体基板１Ｓの裏面側に注入される。このため、ｐ型カラム領域ＰＣ１の半導体基板１Ｓの裏面側においては、ｎ型不純物の注入によりｐ型不純物が相殺され、実行的なｐ型不純物の濃度が低下する。例えば、ｎ型不純物を１．０×１０１６／ｃｍ２程度打ち込むと、３Ｅ１５〜５Ｅ１５／ｃｍ３程度のｐ型不純物は、極性反転する。一方、ｎ型カラム領域ＮＣ１の半導体基板１Ｓの裏面側においては、ｎ型不純物の注入によりｎ型不純物が増加する。例えば、ｎ型不純物を１．０×１０１６／ｃｍ２程度打ち込むと、ｎ型不純物濃度は、1．０×１０２２／ｃｍ３（1Ｅ２２／ｃｍ３）程度となる。
【００８６】
また、ｐ型カラム領域ＰＣ１の半導体基板１Ｓの裏面側においては、ｎ型不純物の注入によりｐ型不純物が相殺される。これは、ｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法）が、カウンタードープ領域ＣＤの厚さ分だけ小さくなったものとみなすことができる（図２のＴＣＲ参照）。よって、スーパージャンクション構造として機能するｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法）が、カウンタードープ領域ＣＤの厚さ分だけ小さくなったものとみなすことができる（図２のＴＣＲ参照）。このように、カウンタードープ領域ＣＤを設けることで、セル領域ＣＲのカラム領域の深さ（Ｚ方向の寸法、ＴＣＲ）を小さくすることができる。
【００８７】
次いで、図２１に示すように、半導体基板１Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、半導体基板１Ｓの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。
【００８８】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００８９】
本実施の形態のように、トレンチフィル法を用いて、ｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）およびｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）を形成した場合には、「マルチエピタキシャル法」と比較し、ｐ型カラム領域とｎ型カラム領域との間隔をより狭くすることができる。これにより、オン抵抗を低減し、耐圧を向上させることができる。また、「トレンチフィル法」によれば、「マルチエピタキシャル法」よりスループットの点でも有利である。
【００９０】
また、本実施の形態においては、カウンタードープ領域ＣＤを設けたので、セル領域ＣＲのカラム領域の深さ（Ｚ方向の寸法、ＴＣＲ）を小さくすることができる。具体的には、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を、中間領域ＴＲのカラム領域の深さ（ＴＴＲ）より小さくすることができる（ＴＣＲ＜ＴＴＲ）。別の言い方をすれば、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（ＴＣＲ）を、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（ＴＴＲ）より小さくすることができる（ＴＣＲ＜ＴＴＲ）。このように、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を小さくすることで、アバランシェ電流の局所的な電流集中を緩和（回避）することができ、アバランシェ耐量を向上させることができる。
【００９１】
即ち、本実施の形態においては、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を、中間領域ＴＲのカラム領域の深さ（ＴＴＲ）より小さくしている。一般的に、耐圧ＶＢは、カラム領域の深さ（カラム厚ともいう）Ｔに比例する。よって、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を、中間領域ＴＲのカラム領域の深さ（ＴＴＲ）より小さくすることで、セル領域ＣＲの耐圧は、中間領域ＴＲの耐圧より低くなる。
【００９２】
ここで、セル領域ＣＲは、ソース電極ＳＥとソース領域ＳＲとが、複数の接続部（前述のコンタクトホール）を介して接続されている（図２参照）。例えば、図３に示すｐ型カラム領域ＰＣ１と図１６に示すソース電極ＳＥとの重なり領域に上記複数の接続部が設けられる。このように、セル領域ＣＲにおいては、アバランシェ電流が生じても電流が分散して流れやすい。一方、中間領域ＴＲにおいては、電流の流れる経路やその面積が少なく、局所的な電流集中が生じやすい。よって、セル領域ＣＲと中間領域ＴＲに、同じアバランシェ電流が流れた場合でも、セル領域ＣＲにおいては、破壊に至らず、中間領域ＴＲにおいては、破壊に至る場合が生じ得る。本発明者らの検証によれば、例えば、実デバイスのアバランシェ耐量の評価において、アバランシェ耐量の低いものは中間領域ＴＲの接続部での破壊が多く、アバランシェ耐量の高いものはセル領域ＣＲでの破壊が多くなる傾向を確認している。
【００９３】
よって、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を、中間領域ＴＲのカラム領域の深さ（ＴＴＲ）より小さくし、セル領域ＣＲでアバランシェ降伏現象を優先的に生じさせることにより、中間領域ＴＲでの局所的な電流集中およびそれに伴う破壊を回避することができる。これにより、結果として、アバランシェ耐量（半導体装置が破壊に至るアバランシェ電流量）を向上させることができ、半導体装置の信頼性を向上することができる。
【００９４】
図２２は、比較例の半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフである。縦軸は、ｐｎ接合の耐圧（ＢＶｄｓｓ、（Ｖ））であり、横軸は、ｐ型カラム領域の不純物濃度（Ｐカラム濃度、（ｃｍ−３））である。図２２に示すように、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）と中間領域ＴＲのカラム領域の深さ（ＴＴＲ）とが同程度である比較例の場合には、セル領域のｐｎ接合の耐圧（ＢＶｄｓｓ）が、中間領域のｐｎ接合の耐圧（ＢＶｄｓｓ）よりも高くなる。
【００９５】
これに対し、図２３に示すように、用いるｐ型カラム領域の不純物濃度（例えば、４．２×１０１５ｃｍ−３以下）において、セル領域のｐｎ接合の耐圧（ＢＶｄｓｓ）が、中間領域のｐｎ接合の耐圧（ＢＶｄｓｓ）より小さくなることが好ましい。図２３は、半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）の理想的なチャージバランスを示すグラフである。
【００９６】
前述したように、セル領域ＣＲのカラム領域の深さ（ＴＣＲ）を、中間領域ＴＲのカラム領域の深さ（ＴＴＲ）より小さくすれば、セル領域のｐｎ接合の耐圧が、中間領域のｐｎ接合の耐圧より小さくなる。言い換えれば、セル領域のアバランシェ降伏電圧が、中間領域のアバランシェ降伏電圧より小さくなる。このように、図２３に示す理想的なチャージバランスとなる。これにより、前述したように、セル領域ＣＲでアバランシェ降伏現象を優先的に生じさせることができ、中間領域ＴＲでの局所的な電流集中およびそれに伴う破壊を回避することができる。
【００９７】
また、図２２および図２３に示すように、ｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスは、ｐ型カラム領域の不純物濃度により変化する。よって、本実施の形態のアバランシェ耐量の向上によれば、ｐ型カラム領域の不純物濃度のばらつきによる耐圧の低下を補償することができ、結果として、製造時のプロセスマージンを広くとることができる。
【００９８】
（実施の形態２）
本実施の形態においては、様々な応用例について説明する。なお、実施の形態１等と同様の部位には同一または関連する符号を付し、その繰り返しの説明は省略する。
【００９９】
（応用例１）
図２４は、本実施の形態の応用例１の半導体装置の構成を示す平面図であり、図２５は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。
【０１００】
実施の形態１（図２０）においては、セル領域ＣＲの全体（例えば、図３に示す矩形状のセル領域ＣＲの全体）に、ｎ型不純物イオンを注入することにより、カウンタードープ領域ＣＤを形成したが、図２４に示すように、セル領域ＣＲのうち、ｐ型カラム領域ＰＣ１の形成領域のみに、ｎ型不純物イオンを注入してもよい。図２４のうち、濃い灰色で示す部分がｎ型不純物イオンの注入領域である。この場合、例えば、セル領域ＣＲのうちのｐ型カラム領域ＰＣ１にのみ開口部を有する遮蔽マスクを介してｎ型不純物イオンを注入する。
【０１０１】
このようなイオン注入工程によれば、図２５に示すように、ｐ型カラム領域ＰＣ１の下にのみ、カウンタードープ領域ＣＤが形成される。この場合も、セル領域ＣＲのｐ型カラム領域ＰＣ１の下方において、ｐ型不純物が相殺され、実効的なｐ型不純物濃度が低くなっている。よって、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法、ＴＣＲ）が、中間領域ＴＲのｐ型カラム領域ＰＣ２の深さ（Ｚ方向の寸法、ＴＴＲ）より小さくなり、実施の形態１の場合と同様の効果を奏することができる。
【０１０２】
なお、カウンタードープ領域ＣＤの構成およびその製造工程以外は、実施の形態１と同様であるため、同様の構成および同様の製造工程の説明を省略する。
【０１０３】
（応用例２）
図２６は、本実施の形態の応用例２の半導体装置の構成を示す平面図であり、図２７は、本実施の形態の応用例２の半導体装置の他の構成を示す平面図である。
【０１０４】
応用例１（図２４）においては、ｐ型カラム領域ＰＣ１のすべての形成領域に、ｎ型不純物イオンを注入したが、ｐ型カラム領域ＰＣ１の形成領域の一部にｎ型不純物イオンを注入してもよい。
【０１０５】
図２６および図２７のうち、濃い灰色で示す部分がｎ型不純物イオンの注入領域である。例えば、図２６に示すように、Ｘ方向に所定の間隔を置いて配置されている複数のｐ型カラム領域ＰＣ１のうち、一つ置きのｐ型カラム領域ＰＣ１の形成領域にのみ、ｎ型不純物イオンを注入してもよい。
【０１０６】
また、図２７に示すように、ライン状（Ｙ方向に長辺を有する矩形状）のｐ型カラム領域ＰＣ１のうち、ｎ型不純物イオンの注入領域とｎ型不純物イオンの非注入領域とを交互に設けてもよい。
【０１０７】
このような場合も、部分的に、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法、ＴＣＲ）を小さくすることができ、アバランシェ耐量（半導体装置が破壊に至るアバランシェ電流量）を向上させることができる。
【０１０８】
なお、ｎ型不純物イオンの注入領域（カウンタードープ領域ＣＤ）の構成およびその製造工程以外は、実施の形態１と同様であるため、同様の構成および同様の製造工程の説明を省略する。
【０１０９】
（応用例３）
図２８は、本実施の形態の応用例３の半導体装置の構成を示す断面図である。図２８に示すように、カウンタードープ領域ＣＤの厚さを変化させてもよい。ここでは、セル領域ＣＲの中央部から外周部へ向かうにしたがってカウンタードープ領域ＣＤの厚さを小さくしている。これにより、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法、ＴＣＲ）が、中間領域ＴＲの方向へ向かうにしたがって徐々に大きくなる。
【０１１０】
このような場合も、アバランシェ耐量（半導体装置が破壊に至るアバランシェ電流量）を向上させることができ、半導体装置の信頼性を向上することができる。
【０１１１】
なお、ｎ型不純物イオンの注入領域（カウンタードープ領域ＣＤ）の構成およびその製造工程以外は、実施の形態１と同様であるため、同様の構成および同様の製造工程の説明を省略する。
【０１１２】
（応用例４）
図２９は、本実施の形態の応用例４の半導体装置の構成を示す平面図である。
【０１１３】
実施の形態１（図３）においては、中間領域ＴＲおよび周辺領域ＰＥＲのｐ型カラム領域ＰＣ２、ＰＣ３を、ライン状（Ｘ方向またはＹ方向に長辺を有する矩形状）としたが、例えば、図２９に示すように、ｐ型カラム領域ＰＣ２、ＰＣ３をスパイラル状としてもよい。スパイラル状は、一筆書き状である。
【０１１４】
即ち、図２９に示すように、中間領域ＴＲにおいて、セル領域ＣＲを区画する矩形状の領域の角部（起点、始点）からセル領域ＣＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。さらに、この第２周のｐ型カラムと連続して、第２周のｐ型カラムを囲むように、第３周のｐ型カラムが配置されている。このように第ｎ−１周のｐ型カラムを囲むように、第ｎ周のｐ型カラムが配置され、中間領域ＴＲが、ｎ周のスパイラル状のｐ型カラムで囲まれることとなる。図２９においては、第１周から第３周のｐ型カラムが示されている（ｎ＝３）。
【０１１５】
また、周辺領域ＰＥＲにおいて、中間領域ＴＲを区画する矩形状の領域の角部（起点、始点）から中間領域ＴＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。さらに、この第２周のｐ型カラムと連続して、第２周のｐ型カラムを囲むように、第３周のｐ型カラムが配置されている。このように第ｎ−１周のｐ型カラムを囲むように、第ｎ周のｐ型カラムが配置され、中間領域ＴＲが、ｎ周のスパイラル状のｐ型カラムで囲まれることとなる。図２９においては、第１周から第９周のｐ型カラムが示されている（ｎ＝９）。
【０１１６】
このように、中間領域ＴＲおよび周辺領域ＰＥＲのｐ型カラム領域ＰＣ２、ＰＣ３を、スパイラル状とした場合であっても、セル領域ＣＲのｐ型カラム領域ＰＣ１の深さ（Ｚ方向の寸法、ＴＣＲ）を、中間領域ＴＲや周辺領域ＰＥＲのｐ型カラム領域ＰＣ２、ＰＣ３の深さ（Ｚ方向の寸法、ＴＴＲ、ＴＰＥＲ）より小さくすることで、実施の形態１の場合と同様の効果を奏することができる。
【０１１７】
また、実施の形態１においては、半導体基板１Ｓの裏面に、ｎ型不純物イオンを注入し、ｎ型半導体領域（低抵抗領域）ＬＲを形成したが、この工程を省略してもよい。
【０１１８】
また、実施の形態１においては、半導体基板１Ｓが残存するように、半導体基板１Ｓの裏面を研削したが、エピタキシャル層ＥＰＳが露出するまで研削してもよい。この場合、エピタキシャル層ＥＰＳの露出面に、ｎ型不純物イオンを注入し、ｎ型半導体領域（低抵抗領域）ＬＲを形成し、さらに、その下に、裏面選択注入によりカウンタードープ領域ＣＤを形成すればよい。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、応用例１〜４の構成を適宜組み合わせて、実施の形態１に適用してもよい。
【符号の説明】
【０１２０】
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
ＣＤ  カウンタードープ領域
ＣＨ  チャネル領域
ＣＲ  セル領域
ＤＥ  ドレイン電極
ＤＴ１  溝
ＤＴ２  溝
ＤＴ３  溝
ＥＰ  エピタキシャル層
ＥＰＩ  エピタキシャル層
ＥＰＳ  エピタキシャル層
ＦＦＰ  フィールドプレート電極
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＰＥ  ゲート引き出し電極
ＧＰＵ  ゲート引き出し部
ＩＬ  層間絶縁膜
ＬＲ  ｎ型半導体領域
Ｍ  遮蔽マスク
ＮＣ１  ｎ型カラム領域
ＮＣ２  ｎ型カラム領域
ＮＣ３  ｎ型カラム領域
ＰＡＳ  表面保護膜
ＰＣ１  ｐ型カラム領域
ＰＣ２  ｐ型カラム領域
ＰＣ３  ｐ型カラム領域
ＰＥＲ  周辺領域
ＰＦ１  導体膜
ＰＲ  フォトレジスト膜
ＳＥ  ソース電極
ＳＰＥ  ソース引き出し電極
ＳＰＲ  ソース引き出し領域
ＳＲ  ソース領域
ＴＲ  中間領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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