(57)【特許請求の範囲】
【請求項１】
複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応して表示画素が配置されるとともに、上記表示画素は２つのソースラインに挟まれ、且つ上下２つの表示画素がそれぞれ異なるソースラインに接続され、当該上下２つの表示画素が同一のゲートラインで駆動される液晶表示装置にキラーパターンを表示する際の表示を制御する表示制御装置であって、
上記同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される入力階調に対応する電圧値をそれぞれ０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、入力階調に対応する電圧値のそれぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とする補正回路を含み、
上記補正回路は、
上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、
同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた２つの積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値のそれぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とすることを特徴とする表示制御装置。
【請求項２】
上記補正回路は、
同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部と、
上記階調電圧変換部によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部と、
上記積算部によって積算された２つの積算値の差分を求める差分演算部と、
上記差分演算部によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値のそれぞれに加算する加算部と、
を含み、上記加算部によって加算された電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とすることを特徴とする請求項１に記載の表示制御装置。
【請求項３】
請求項１または２に記載の表示制御装置を備えた液晶表示装置。
【請求項４】
請求項１または２に記載の表示制御装置としてコンピュータを機能させるための表示制御プログラムであって、上記補正回路としてコンピュータを機能させるための表示制御プログラム。
【請求項５】
請求項４に記載の表示制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルソース駆動方式の液晶表示装置の表示を制御する表示制御装置、液晶表示装置、表示制御プログラム及び記録媒体に関する。
【背景技術】
【０００２】
近年、液晶表示装置を始めとする表示装置では、表示パネルの大型化および高精細化が加速している。このような表示装置では、短時間にて画素への画像データの書き込みを行う高速駆動が必要となる。この高速駆動に有効な表示装置としては、例えば、特許文献１に開示されている、いわゆるダブルソース駆動方式のものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開特許公報「ＷＯ２０１０／１０８３１４号公報（２０１２年８月１６日国際公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ダブルソース駆動方式の液晶表示装置において、図１３の（ａ）に示すように、入力画像として１ｄｏｔ横ストライプを表示させたとき、図１３の（ｂ）に示すように、１ｄｏｔ横ストライプの表示画像の上下に縦シャドー（転写）が発生する。【０００５】
この理由は、ダブルソース駆動の画素構造に因るところが大きい。すなわち、ダブルソース駆動の画素構造は、図１４に示すように、一つの画素に対して２本のソースラインＳ１，Ｓ２のソース電圧が印加される構造となっている。このため、両側のソースラインの間に寄生容量が生じ、この寄生容量（電圧）が画素に印加する電圧（ＶＬＣＤ（ｎ））に影響を与えてしまう。つまり、図１５に示すように、画素の両端にあるソース電圧Ｓ１，Ｓ２の極性に偏りが発生し、その電圧変動がソース配線と画素の寄生容量を介して、画素に印加される電圧（ＶＬＣＤ（ｎ））を変動させてしまうため、表示したい階調からずれが生じて横線となって表示され、上述のような転写が発生する。【０００６】
本発明は、上記の課題に鑑みなされたものであって、その目的は、液晶表示装置等のダブルソース駆動時に、転写が発生しない表示制御装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一態様に係る表示制御装置は、複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応して表示画素が配置されるとともに、上記表示画素の両側に上記ソースラインが配置された構造の液晶表示装置の表示を制御する表示制御装置であって、上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする補正回路を含んでいることを特徴としている。
【発明の効果】
【０００８】
本発明の一態様によれば、転写（縦シャドー）の発生を抑制し、表示品位を向上させることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る画像信号処理回路のブロック図である。
【図２】階調電圧変換用のルックアップテーブルの一例を示す図である。
【図３】本発明の実施形態１に係る液晶表示装置の構成を示すブロック図である。
【図４】図３に示す液晶表示装置に表示するキラーパターンの一例を示す図である。
【図５】図４に示すキラーパターンを表示した場合の実際の表示例を示す図である。
【図６】図５に示す表示例における転写発生の原因を説明するための図である。
【図７】図５に示す表示例における転写発生の原因を説明するための図である。
【図８】図１に示す画像信号処理回路を用いた転写の補正を説明するための図である。
【図９】本発明の実施形態２に係る画像信号処理回路のブロック図である。
【図１０】図９に示す画像信号処理回路を用いた転写の補正を説明するための図である。
【図１１】キラーパターンの他の例を示す図である。
【図１２】図１１に示すキラーパターンを表示した場合の転写の補正を説明するための図である。
【図１３】(ａ)は、表示すべきキラーパターンを示し、（ｂ）は、実際に（ａ）にしめすキラーパターンを表示した場合に生じる転写を示す図である。
【図１４】ダブルソース駆動の画素構造を示す回路図である。
【図１５】図１４に示す回路において転写が生じる原理を説明する波形図である。
【発明を実施するための形態】
【００１０】
〔実施形態１〕
本発明の実施の形態について説明すれば以下の通りである。
【００１１】
本実施形態では、本発明の表示制御装置を液晶表示装置の表示制御に適用した例について説明する。
【００１２】
（液晶表示装置の概要）
図３は、液晶表示装置１００の概略構成を示すブロック図である。液晶表示装置１００は、図３に示すように、複数のゲートラインＧ１，Ｇ２，Ｇ３，Ｇ４と複数のソースラインＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８とが交差する部分のそれぞれに対応してスイッチング素子２１、画素電極２２及び画素容量２３を含む画素（表示画素）２０（Ａ１〜Ａ４，Ｂ１〜Ｂ４，Ｃ１〜Ｃ４，Ｄ１〜Ｄ４）が配置された表示部１０１と、上記ソースラインＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８にソース信号を供給するソースドライバ１０２と、上記ゲートラインＧ１，Ｇ２，Ｇ３，Ｇ４にゲート信号を供給するゲートドライバ１０３と、上記画素容量２３に接続された保持容量配線ＣＳにＣＳ電圧（Ｖｓｃ）を供給するＣＳドライバ１０４と、を含んでいる。
【００１３】
なお、液晶表示装置１００はさらに図示しないバックライトや光学フィルム等を含んでいる。
【００１４】
また、液晶表示装置１００には、当該液晶表示装置１００の表示制御を行う表示制御装置１０５を備えている。この表示制御装置１０５の詳細については後述する。
【００１５】
ここで、液晶表示装置１００では、走査信号線の延伸方向を行方向あるいは横方向、データ信号線の延伸方向を列方向あるいは縦方向と記載する。従って、図３に示す表示部１０１において、１行目は、画素２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，２行目は、画素２０Ｂ１，２０Ｂ２，２０Ｂ３，２０Ｂ４，３行目は、画素２０Ｃ１，２０Ｃ２，２０Ｃ３，２０Ｃ４，４行目は、画素２０Ｄ１，２０Ｄ２，２０Ｄ３，２０Ｄ４，となっている。従って、表示部１０１の１列目は、画素２０Ａ１，２０Ｂ１，２０Ｃ１，２０Ｄ１，２列目は、画素２０Ａ２，２０Ｂ２，２０Ｃ２，２０Ｄ２，３列目は、画素２０Ａ３，２０Ｂ３，２０Ｃ３，２０Ｄ３，４列目は、画素２０Ａ４，２０Ｂ４，２０Ｃ４，２０Ｄ４，となっている。
【００１６】
また、液晶表示装置１００は、いわゆるダブルソース構造であり、１画素列あたり２本のデータ信号線が設けられる。具体的には、１画素列内において、奇数番目の画素はこれら２本のソースラインの一方にスイッチング素子を介して接続され、偶数番目の画素はこれら２本のソースラインの他方にスイッチング素子を介して接続される。つまり、ダブルソース構造では、１つの画素が２つのソースラインに挟まれ、且つ上下２ラインが同一のゲートラインで駆動される構造であるため、ソース信号も２ライン分同時に伝送し、２ライン同時にスイッチングし、表示データを書き込むようになっている。
【００１７】
図３に示す例では、列方向に連続して並ぶ画素２０Ａ１および画素２０Ｂ１について、画素２０Ａ１はスイッチング素子２１を介してソースラインＳ１に接続され、画素２０Ｂ１は、スイッチング素子２１を介してソースラインＳ２に接続される。
【００１８】
また、列方向に連続して並ぶ画素２０Ａ２および画素２０Ｂ２について、画素２０Ａ１と行方向に隣接する画素２０Ａ２は、スイッチング素子２１を介してソースラインＳ４に接続され、画素２０Ｂ１と行方向に隣接する画素２０Ｂ２は、スイッチング素子２１を介してソースラインＳ３に接続される。ここでは、ソースラインＳ２およびＳ３が隣接する。また、ダブルソース構造ではゲートラインを隣り合う２本ずつ選択する２ライン同時選択が行われる。例えば、ゲートラインＧ１・Ｇ２の同時選択とゲートラインＧ３・Ｇ４の同時選択とが順次行われる。
【００１９】
従って、上記液晶表示装置１００は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１，２０Ｂ１）は２つのソースライン（Ｓ１，Ｓ２）に挟まれ、且つ上下２つの表示画素（２０Ａ１，２０Ｂ１）がそれぞれ異なるソースライン（Ｓ１，Ｓ２）に接続され、当該上下２つの表示画素（２０Ａ１，２０Ｂ１）が同一のゲートライン（Ｇ１，Ｇ２）で駆動される液晶表示装置である。
【００２０】
ダブルソース構造の液晶表示装置１００によれば、例えば、走査信号線が３２４０本以上で対角が６０インチ以上の場合やリフレッシュレートが１２０Ｈｚの場合において、ソース両側入力駆動を行ってもシングルソース構造では充電率が足らないことが多いが、ダブルソース構造でれば、充電率を高めることができるというメリットを有する。
【００２１】
しかしながら、ダブルソース構造の液晶表示装置１００では、キラーパターンを表示した場合に、縦シャドー（転写）が生じ、表示品位を下げている。以下では、転写が生じる原理及びその解決策について説明する。
【００２２】
（転写発生原理）
図４の（ａ）は、液晶表示装置１００の表示部１０１に表示させる入力画像データを示し、（ｂ）は、同図の（ａ）に示す入力画像データの領域Ａ（キラーパターン）を示し、（ｃ）は、同図の（ａ）に示す入力画像データの領域Ｂを示している。ここで、入力画像データは２５６階調とする。
【００２３】
領域Ａは、（Ｒ，Ｇ，Ｂ）＝（２５５，２５５，２５５）、（Ｒ、Ｇ，Ｂ）＝（０，０，０）の１ｄｏｔ横ストライプパターン（キラーパターン）を示している。
【００２４】
一方、領域Ｂは、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンを示している。
【００２５】
図５の（ａ）は、図４の（ａ）に示す入力画像データを実際に表示したときの、表示例を示し、（ｂ）は、同図の（ａ）の表示例の領域Ｃを示し、（ｃ）は、同図の（ａ）にしめす領域Ｄを示している。
【００２６】
すなわち、図４の（ａ）に示す入力画像データ（領域Ａ，Ｂ）を上記液晶表示装置１００の表示部１０１に表示させれば、図５の（ａ）に示すように、領域Ａ（キラーパターン）の上側の領域Ｃ，下側の領域Ｄが領域Ｂよりも明るくなる。
【００２７】
領域Ｃは、本来であれば、領域Ｂと同じく、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンとなるが、下側ラインが暗く、上側ラインが明るくなっている。
【００２８】
一方、領域Ｄも、本来であれば、領域Ｂと同じく、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンとなるが、上側ラインが暗く、下側ラインが明るくなっている。
【００２９】
上記領域Ｃ，Ｄを縦シャドー（転写）と称する。転写の発生原因を図６及び図７を参照しながら以下に説明する。
【００３０】
図６の（ａ）は、１フレームのソース電圧及び液晶電圧の波形図を示し、（ｂ）は、同図の（ａ）に示す波形図に対応する現フレームにおける各画素に印加される電圧の極性を示、（ｃ）は、同図の（ａ）に示す波形図に対応する次フレームにおける各画素に印加される電圧の極性を示す図である。
【００３１】
図７の（ａ）は、図６の（ａ）の波形図の次フレームのソース電圧及び液晶電圧の波形図を示し、（ｂ）は、図６の（ａ）に示す波形図に対応する現フレームにおける各画素に印加される電圧の極性を示し、（ｃ）は、図６の（ａ）に示す波形図に対応する次フレームにおける各画素に印加される電圧の極性を示す図である。
【００３２】
すなわち、現フレームでは、図６の（ａ）に示すように、領域Ｃ，Ｄの書き込み時はソースラインＳ１，Ｓ２の電圧が均等であるが、領域Ａでは電圧に偏りがある。その電圧変動がソースラインＳ１，Ｓ２と画素の寄生容量を介して液晶にかかる電圧を変動させる。図６の（ａ）ではプラス方向に電圧が偏っているため、領域Ｃのプラス画素（ソースラインＳ１により電圧が印加された画素）は明るく、マイナス画素（ソースラインＳ２により電圧が印加された画素）は暗くなる。
【００３３】
次フレームでは、図７の（ａ）に示すように、領域Ｄでは書き込み後、次のフレームでは極性が反転するため、電圧の偏りがマイナス方向に変化する。そのため領域Ｄのプラス画素（ソースラインＳ２により電圧が印加された画素）は暗く、マイナス画素（ソースラインＳ１により電圧が印加された画素）は明るくなる。領域Ｃとは逆の見え方になる。
【００３４】
このようにして、ダブルソース構造の液晶表示装置１００では、キラーパターン（領域Ａ）を表示した場合に、当該領域Ａの列方向上下に転写（領域Ｃ，Ｄ）が生じる。
【００３５】
そこで、本発明では、画素の両端のソースライン上にかかる電圧値を１フレーム期間積分し、その積算値によって補正量を調整することで転写の発生を抑制している。具体的には、以下に示す補正回路によって、転写の発生を抑制している。
【００３６】
（補正回路）
図１は、本実施形態に係る補正回路１１の概略構成ブロック図である。なお、補正回路１１は、上記液晶表示装置１００に備えられた表示制御装置１０５内に設けられている。
【００３７】
補正回路１１は、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースライン（Ｓ１，Ｓ２）から印加される入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。
【００３８】
本実施形態では、上記補正回路１１は、同一のゲートラインＧ１，Ｇ２上の表示画素（２０Ａ１，２０Ｂ１）に上記ソースラインＳ１，Ｓ２から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。
【００３９】
具体的には、以下のような構成となる。
【００４０】
補正回路１１は、図１に示すように、入力部１、階調電圧変換部２、垂直電圧積算部（積算部）３、係数乗算部（差分演算部）４、補正値算出部（差分演算部）５、フレームメモリ遅延調整部６、補正値加算部（加算部）７、出力部８を含んでいる。
【００４１】
入力部１は、液晶表示装置１００において表示する画像の画像データが入力され、後段の階調電圧変換部２及びフレームメモリ遅延調整部６に出力する。
【００４２】
階調電圧変換部２は、入力部１から入力された画像データ（入力階調）を電圧に変換し、後段の垂直電圧積算部３に出力する。階調電圧変換部２では、例えば図２に示すようなＬＵＴ（ルックアップテーブル）を用いて入力階調を電圧に変換する。ここで、図２に示すＬＵＴでは、Ｖｃｏｍを基準、ＶＬ側の電圧をマイナス、ＶＨ側の電圧をプラスとしている。
【００４３】
垂直電圧積算部３は、同じゲートライン上のソースラインＳ１，Ｓ２上の電圧値を１フレーム期間、すなわちゲート信号の立ち上がりから、次のゲート信号の立ち上がりまでの期間、積算し、積算値を後段の係数乗算部４に出力する。例えば、図６の（ａ）に示すソースラインＳ１，Ｓ２のソース電圧を積算する。ここで、領域Ｃ，Ｄでは、ソース電圧がプラスマイナス均等なため０となるが、領域Ａはソース電圧に偏りがあるため０とならない。
【００４４】
係数乗算部４は、垂直電圧積算部３から得られたソースラインＳ１の積算値ΔＶｓｏｕ１、ソースラインＳ２の積算値ΔＶｓｏｕ２、それぞれに係数を乗算して、ソースラインＳ１，Ｓ２間の電圧変動値（電圧シフト量ΔＶ（差分））を算出し、この電圧シフト量ΔＶを後段の補正値算出部５に出力する。ここで、積算の電圧値から、２つ（ソースラインＳ１，Ｓ２）の寄生容量（Ｃｓｏｕ１、Ｃｓｏｕ２）を介して電圧変動が発生するため、積算の電圧値と画素全体の容量（ΣＣ）、寄生容量（Ｃｓｏｕ１、Ｃｓｏｕ２）から画素の電圧変動値（電圧シフト量ΔＶ（差分））を求める。具体的には、以下の式（１）にて電圧シフト量ΔＶを算出する。係数α＝Ｃｓｏｕ１／ΣＣ、β＝Ｃｓｏｕ２／ΣＣとする。
【００４５】
ΔＶ＝α・ΔＶｓｏｕ１―β・ΔＶｓｏｕ２・・・（１）
補正値算出部５は、係数乗算部４からの電圧シフト量ΔＶと表示画素の階調から補正値（補正階調）を算出し、後段の補正値加算部７に出力する。補正量は、具体的には、以下の式（２）により求める。ここで、Ｄｉｎ：入力階調、ΔＶ:電圧シフト量、ΔＤ：補正階調（補正値）、Ｖ（Ｄｉｎ）：階調=>電圧関数、ｉｎｖＶ(Ｄｉｎ):電圧=>階調関数
ΔＤ＝ｉｎｖＶ（Ｖ（Ｄｉｎ）＋ΔＶ）・・・・（２）
なお、実際のＬＳＩでは、上記補正値算出部５における演算は回路規模が大きいため、２次元ＬＵＴ  Ｆ(Ｄｉｎ,ΔＶ)を用いて演算を簡略化するのが好ましい。
【００４６】
フレームメモリ遅延調整部６は、入力部１に入力された画像データが補正値加算部７に入力されるのを１フレーム遅延させるようになっている。これにより、補正対象となるフレームと、補正値を求めるためのフレームとを同じにできるため、動画などのようにフレーム毎に表示画像が変化する場合に有効である。
【００４７】
補正値加算部７は、フレームメモリ遅延調整部６によって１フレーム遅延された表示画像の階調に、補正値算出部５の補正値（補正階調）を加算することによって補正後の出力階調を算出し、出力部８に出力する。なお、補正値算出部５によって算出される補正値は、正の数の場合だけでなく、負の数の場合もある。例えば図５の（ａ）に示す表示画像において、明るくなる画素は補正値が負の数になり、暗くなる画素は補正値が正の数になる。
【００４８】
出力部８は、補正値加算部７からの補正された出力階調をソースドライバ１０２に送る。
【００４９】
以上のことから、本実施形態の補正回路１１は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する垂直電圧積算部３と、上記垂直電圧積算部３によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値それぞれに加算する補正値加算部７と、を含み、上記補正値加算部７によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とすることで、キラーパターンを表示する際に、転写の発生を抑制できる。
【００５０】
（転写抑制）
図８は、補正前後のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。
【００５１】
補正回路１１は、図８の（ａ）に示す補正前のソースラインＳ１，Ｓ２のソース電圧を１フレーム期間積算して得られた積算値から輝度が変化を打ち消す補正値を求めて、当該補正値を１フレーム遅延させた入力データに加算して出力階調を決定している。これにより、図８の（ｂ）に示す補正後のソースラインＳ１，Ｓ２のソース電圧（図中の実線）を得る。図８の（ｂ）の波形図の破線は、補正前のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧を示す。
【００５２】
以上のように、補正回路１１にて補正された出力階調により画像を表示することで、図４の（ａ）に示すようなキラーパターンを表示する際、表示された画像における転写の発生を抑制できる。つまり、本実施形態に係る表示制御装置１０５の補正回路１１により、１ｄｏｔ横ストライプ等のキラーパターン表示を行った際に、転写が発生しない表示品位の高い液晶表示装置を提供することができる。
【００５３】
なお、本実施形態では、フレームメモリ（図示せず）を利用して、１フレーム遅延させた入力データを、当該入力データから求められた補正値により補正する例について説明したが、以下の実施形態２では、フレームメモリを利用せず、入力データを補正値により補正する例について説明する。
【００５４】
〔実施形態２〕
本発明の他の実施形態について説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００５５】
（補正回路）
図９は、本実施形態に係る補正回路１２の概略構成ブロック図である。
【００５６】
補正回路１２は、図９に示すように、入力部１、階調電圧変換部２、垂直電圧積算部３、係数乗算部４、補正値算出部５、補正値加算部７、出力部８を含んでいる。前記実施形態１に記載の補正回路１１と相違するのは、フレームメモリ遅延調整部６を含んでいない点だけであり、その他の構成は同じである。
【００５７】
すなわち、上記補正回路１２は、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースラインＳ１，Ｓ２から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、現フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。具体的には、以下のようになる。
【００５８】
上記補正回路１２は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する垂直電圧積算部３と、上記垂直電圧積算部３によって積算された２つの積算値の差分を求める係数乗算部４及び補正値算出部５と、上記係数乗算部４及び補正値算出部５によって求められた差分を、現フレームの入力階調に対応する電圧値それぞれに加算する補正値加算部７と、を含み、上記補正値加算部７によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とすることで、キラーパターンを表示する際に、転写の発生を抑制できる。
【００５９】
本実施形態では、図４の（ａ）に示す表示画像が静止画像である場合を想定した補正回路１２について説明する。
【００６０】
（転写抑制（１））
図１０は、補正前後のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。但し、図８の場合とは、現フレームのソース電圧は、前フレームのソース電圧を１フレーム期間積算した積算値から得られた補正値を用いて補正する点で異なる。
【００６１】
つまり、図４の（ａ）に示す表示画像の静止画のパターンが入力された場合、前フレームのデータは現フレームと同じ画像となる。さらに極性がフレーム反転の場合、電圧の積算値の符号が逆となるだけで絶対値は同じになる。そのため、前フレームの積算値の逆符号を用いて補正量を演算することで補正値が求められる。
【００６２】
従って、補正回路１２において、補正値算出部５は、上記のように、前フレームの積算値の逆符号を用いて補正量を演算することで補正値を求め、補正値加算部７は、現フレームの表示データに、補正値算出部５で求めた補正値を加算することで、出力階調を得る。
【００６３】
このように、補正回路１２では、フレーム遅延の必要が無いため、フレームメモリ、フレームメモリ遅延調整部６は不要となる。
【００６４】
（転写抑制（２））
ここで、図９に示す補正回路１２によって、補正が正しく行えないキラーパターンについて説明する。
【００６５】
図１１は、キラーパターンを示す図である。このキラーパターンは、図４の（ａ）と同じキラーパターンであるが、横スクロールする点で異なる。
【００６６】
図１２は、図１１に示すキラーパターンにおける、ソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。
【００６７】
図１２に示す波形図から、図１１の（ａ）に示す領域Ｅ，Ｆは、前のフレームはソースライン方向にすべて領域Ｂであるが、現フレームでは途中領域Ａになるので、前フレームと現フレームのデータが異なるため、補正が正しくできない。
【００６８】
但し、このようなキラーパターンの発生は限られるため、フレームメモリを削減するメリットを優先して、補正回路１２を用いるのが好ましい。
【００６９】
以上、本実施形態においても、前記実施形態１と同様に、本実施形態に係る表示制御装置１０５の補正回路１２により、１ｄｏｔ横ストライプ等のキラーパターン表示を行った際に、転写が発生しない表示品位の高い液晶表示装置を提供することができる。
【００７０】
なお、前記の各実施形態では、表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間を１フレームとして説明しているが、これに限定されるものではなく、積算期間は０．５フレーム以上であればよい。つまり、上記電圧値を積算する期間は、表示画素への影響を低減できる期間であればよい。なお、積算期間が０．５フレームよりも小さいと、得られる積算量では補正が十分に行うことができない。
【００７１】
〔まとめ〕
本発明の態様１に係る表示制御装置は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１）の両側に上記ソースライン（Ｓ１，Ｓ２）が配置された構造の液晶表示装置１００の表示を制御する表示制御装置１０５であって、上記表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を、０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、上記入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする補正回路（１１，１２）を含んでいることを特徴としている。
【００７２】
一般に、表示画素の両側にソースラインが配されている場合、当該表示画素は、両側に配されたソースラインの影響を受ける。このため、上記構成のように、表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を、０．５フレーム以上の期間積算し、得られた２つの積算値の差分は、当該表示画素が受けるソースラインの影響（輝度の変化）を打ち消す補正値となる。この補正値を、入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする。これにより、表示画素にかかる電圧の変動が低減するため、表示したい階調からのずれが生じ難くなる。
【００７３】
従って、２つのソースラインに挟まれた表示画素がソースラインの影響による転写（縦シャドー）の発生を抑制し、表示品位を向上させることができる。
【００７４】
本発明の態様２に係る表示制御装置は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１，２０Ｂ１）は２つのソースライン（Ｓ１，Ｓ２）に挟まれ、且つ上下２つの表示画素（２０Ａ１，２０Ｂ１）がそれぞれ異なるソースライン（Ｓ１，Ｓ２）に接続され、当該上下２つの表示画素（２０Ａ１，２０Ｂ１）が同一のゲートライン（Ｇ１，Ｇ２）で駆動される液晶表示装置１００の表示制御装置１０５であって、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースライン（Ｓ１，Ｓ２）から印加される入力階調に対応する電圧値をそれぞれ０．５フレーム以上（１フレーム期間）積算し、得られた積算値の差分を、入力階調に対応する電圧値にそれぞれ加算して得られた電圧値を上記２つの表示画素に与える現フレームの出力階調とする補正回路（１１，１２）を含んでいることを特徴としている。
【００７５】
上記構成によれば、同一のゲートライン上の２つの表示画素に印加される入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分は、２つの表示画素の両側にあるソースラインに印加される極性の偏りに起因する電圧変動分に相当する。この差分を、入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームの出力階調とすることで、２つの表示画素にかかる電圧の変動が低減するので、表示したい階調からのずれが生じ難くなる。
【００７６】
従って、２つのソースラインに挟まれた上下２つの表示画素が同一のゲートラインで駆動する所謂ダブルソース駆動時に電圧変動に起因する階調ずれによる転写（縦シャドー）の発生を抑制し、表示品位を向上させることができる。
【００７７】
本発明の態様３に係る表示制御装置は、上記態様２において、上記補正回路（１１）は、上記表示画素（２０Ａ１，２０Ｂ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）に上記ソースライン（Ｓ１，Ｓ２）から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調としてもよい。
【００７８】
上記構成によれば、現フレームの出力階調は、前フレームの入力階調による電圧変動（１フレーム期間積算値の差分）を前フレームの入力階調に加算して得られたものであるため、表示画像を正しく補正することができる。特に、動画のようにフレーム毎に画像が変化する場合に正しく補正することができるため、補正による表示品位の低下を招かない。
【００７９】
但し、前フレームの入力階調を１フレーム期間遅延させるために、フレームメモリが必要になる。具体的な表示制御装置は、以下のようになる。
【００８０】
本発明の態様４に係る表示制御装置は、上記態様３において、上記補正回路（１１）は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部（垂直電圧積算部３）と、上記積算部（垂直電圧積算部３）によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値それぞれに加算する加算部（補正値加算部７）と、を含み、上記加算部（補正値加算部７）によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とするのが好ましい。
【００８１】
本発明の態様５に係る表示制御装置は、上記態様２において、上記補正回路（１２）は、上記表示画素（２０Ａ１，２０Ｂ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースラインから印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、現フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調としてもよい。
【００８２】
上記の構成によれば、現フレームの出力階調は、前フレームの入力階調による電圧変動（１フレーム期間積算値の差分）を現フレームの入力階調に加算して得られたものであるため、前フレームを１フレーム期間遅延させるためのフレームメモリを設ける必要がない。
【００８３】
特に、静止画のようにフレーム間で変化のすくない画像であれば、上記構成により、表示画像を正しく補正することができる。
【００８４】
本発明の態様６に係る表示制御装置は、上記態様５において、上記補正回路（１２）は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部（垂直電圧積算部３）と、上記積算部（垂直電圧積算部３）によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、現フレームの入力階調に対応する電圧値それぞれに加算する加算部（補正値加算部７）と、を含み、上記加算部（補正値加算部７）によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とするのが好ましい。
【００８５】
本発明の態様７に係る液晶表示装置は、上記態様１〜６の何れか１態様に記載の表示制御装置を備えていてもよい。
【００８６】
上記構成によれば、液晶表示装置の表示品位を向上させることができる。
【００８７】
本発明の各態様に係る表示制御装置は、コンピュータによって実現してもよく、この場合には、コンピュータを上記表示制御装置が備える補正回路として動作させることにより上記表示制御装置をコンピュータにて実現させる表示制御装置の表示制御プログラム、およびそれを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。
【００８８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【００８９】
本発明は、ダブルソース駆動方式の液晶表示装置に好適に利用することができる。
【符号の説明】
【００９０】
１  入力部
２  階調電圧変換部
３  垂直電圧積算部（積算部）
４  係数乗算部（差分演算部）
５  補正値算出部（差分演算部）
６  フレームメモリ遅延調整部
７  補正値加算部（加算部）
８  出力部
１１、１２  補正回路
２０  画素（表示画素）
２０Ａ１〜２０Ａ４  画素（表示画素）
２０Ｂ１〜２０Ｂ４  画素（表示画素）
２０Ｃ１〜２０Ｃ４  画素（表示画素）
２０Ｄ１〜２０Ｄ４  画素（表示画素）
２１  スイッチング素子
２２  画素電極
２３  画素容量
１００  液晶表示装置
１０１  表示部
１０２  ソースドライバ
１０３  ゲートドライバ
１０４  ＣＳドライバ
１０５  表示制御装置
Ａ〜Ｆ  領域
ＣＳ  保持容量配線
Ｇ１〜Ｇ４  ゲートライン
Ｓ１〜Ｓ８  ソースライン
【図１】
0006526801.tif 000002
【図２】
0006526801.tif 000003
【図３】
0006526801.tif 000004
【図４】
0006526801.tif 000005
【図５】
0006526801.tif 000006
【図６】
0006526801.tif 000007
【図７】
0006526801.tif 000008
【図８】
0006526801.tif 000009
【図９】
0006526801.tif 000010
【図１０】
0006526801.tif 000011
【図１１】
0006526801.tif 000012
【図１２】
0006526801.tif 000013
【図１３】
0006526801.tif 000014
【図１４】
0006526801.tif 000015
【図１５】
0006526801.tif 000016