(57)【特許請求の範囲】
【請求項１】
単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第１の電源とをつなぐ第１の出力トランジスタを有するシフトレジスタ部と、
前記第１の出力トランジスタのゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、
前記第１のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第１のゲート制御回路の出力としており、
前記バッファ部が、少なくとも、
前記バッファ部の出力と第１のクロック信号とをつなぐ第２のトランジスタと、
前記第２のトランジスタのゲート端子と前記タイミング生成部の出力とをつなぎ、第２のクロック信号によりゲート制御される第３のトランジスタと、
前記バッファ部の出力と前記第１の電源とをつなぎ、前記第２のクロック信号によりゲート制御される第４のトランジスタとを含むブートストラップ回路である
ことを特徴とするシフトレジスタ回路。
【請求項２】
前記タイミング生成部が、
前記第１のゲート制御回路の入力によりゲート制御され、前記第１の電源と前記バッファ部の入力とをつなぐ第５のトランジスタと、
前記バッファ部の入力と前記第２のクロック信号とを接続する第１の容量とで構成される
ことを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
前記タイミング生成部が、
前記第１のゲート制御回路の入力によりゲート制御され、前記第１の電源と前記バッファ部の入力とをつなぐ第６のトランジスタと、
前記バッファ部の入力と第２の電源とをつなぎ、ゲート端子を前記第２の電源に接続した第７のトランジスタとで構成される
ことを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項４】
単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第１の電源とをつなぐ第１の出力トランジスタを有するシフトレジスタ部と、
前記第１の出力トランジスタのゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、
前記第１のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第１のゲート制御回路の出力としており、
前記シフトレジスタ部が、
ソース端子に前記シフトレジスタ回路の出力端子を接続し、ドレイン端子に第２の電源を接続した第８の出力トランジスタと、
ゲート端子に第１のクロック信号を入力し、ドレイン端子に前記入力信号とは異なる別の入力信号を入力し、ソース端子を前記第８の出力トランジスタのゲート端子に接続した第９のトランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項５】
単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第１の電源とをつなぐ第１の出力トランジスタを有するシフトレジスタ部と、
前記第１の出力トランジスタのゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、
前記第１のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第１のゲート制御回路の出力としており、
前記シフトレジスタ部が、前記出力端子と前記第１の電源とをつなぐ第１０の出力トランジスタを含み、
前記第１０の出力トランジスタのゲート端子にその出力端子が接続された第２のゲート制御回路を含み、
前記第２のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第２のゲート制御回路の出力とする
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５に記載のシフトレジスタ回路を複数段連結させたゲートドライバであって、
第ｎ−２（ｎは３以上の整数）段目の前記シフトレジスタ回路の出力を第ｎ−１段目の前記シフトレジスタ部および前記第１又は第２のゲート制御回路の入力とし、
第ｎ−１段目の前記第１又は第２のゲート制御回路の出力を、第ｎ−１段目の前記シフトレジスタ部および第ｎ段目の前記シフトレジスタ部の入力とする
ことを特徴とするゲートドライバ。
【請求項７】
前記第１のゲート制御回路の前記バッファ部が、少なくとも、第２の出力を有し、
前記バッファ部の第２の出力と前記第１の電源とをつなぐ第１１のトランジスタと、
前記バッファ部の第２の出力と前記バッファ部の第１の出力とをつなぐ第１２のトランジスタと、
前記第１２のトランジスタのゲート端子と第ｎ＋２段目のシフトレジスタの出力をつなぐ第１３のトランジスタとを含み、
前記第１１のトランジスタが前記第２のクロック信号に制御され、
前記第１３のトランジスタが第２の電源で制御されるブートストラップ回路である
ことを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項８】
前記第１の出力トランジスタのゲート端子にその第２の出力端子が接続された請求項７に記載の第１のゲート制御回路を含む
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項７に記載のシフトレジスタ回路を複数段連結させたゲートドライバであって、
第ｎ−２（ｎは３以上の整数）段目の前記シフトレジスタ回路の出力を第ｎ−１段目の前記シフトレジスタ部および前記第１のゲート制御回路の入力とし、
第ｎ＋２段目の前記シフトレジスタ回路の出力を前記第ｎ−１段目の第１のゲート制御回路の入力とし、
前記第ｎ−１段目のゲート制御回路の前記第１の出力を、第ｎ−１段目の前記シフトレジスタ部および第ｎ段目の前記シフトレジスタ部の入力とし、
第ｎ―１段目の前記第１のゲート制御回路の前記第２の出力を、第ｎ段目の前記シフトレジスタ部の入力とする
ことを特徴とするゲートドライバ。
【請求項１０】
請求項６または請求項９に記載のゲートドライバを搭載したマトリクス型表示装置であって、
複数のゲート線と複数のデータ線との交差部に画素素子を配置した表示部を備え、
前記ゲートドライバの出力を前記ゲート線に接続し、
前記ゲート線の複数本を同時に選択する期間を有するオーバーラップ走査とし、
前記ゲート線の選択期間がスタート信号のパルス幅により制御される
ことを特徴とする表示装置。
【請求項１１】
単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第１の電源とをつなぐ第１の出力トランジスタを有するシフトレジスタ部と、
前記第１の出力トランジスタのゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、
前記第１のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第１のゲート制御回路の出力としており、
前記バッファ部が、少なくとも、
前記バッファ部の出力と第１のクロック信号とをつなぐ第２のトランジスタと、
前記第２のトランジスタのゲート端子と前記タイミング生成部の出力とをつなぐ第３のトランジスタとで構成されたブートストラップ回路であり、
前記第１のゲート制御回路の前記バッファ部が、少なくとも、第２の出力を有し、
前記バッファ部の第２の出力と前記バッファ部の第１の出力とをつなぐ第１２のトランジスタと、
前記第１２のトランジスタのゲート端子と第ｎ＋２段目のシフトレジスタの出力とをつなぐ第１３のトランジスタとを含み、
前記第１３のトランジスタが第２の電源で制御されるブートストラップ回路である
ことを特徴とするシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及び当該シフトレジスタ回路を備えるゲートドライバ並びに当該ゲートドライバを搭載した表示装置に関する。
【背景技術】
【０００２】
スイッチ素子としてトランジスタをマトリクス状に配列したアクティブマトリクス型半導体装置は、小型、低電力で信頼性の高い装置を実現できるため、広く利用されている。例えば、液晶やＥＬ（エレクトロルミネッセンス）材料を用いた表示装置やフォトダイオードなどの受光素子を備えたセンサー装置は、薄型、軽量などの特性から、携帯型情報端末機器などの入出力インターフェースとして広く活用されている。近年では、表示画素を駆動するスイッチ素子や微弱な感受信号を増幅する素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を絶縁基板であるアレイ基板に配置するとともに、アレイ配置されたＴＦＴを駆動する周辺回路、例えば走査線駆動回路や信号線駆動回路をスイッチ素子と同じ基板上にＴＦＴで形成するアクティブマトリクス型装置の開発が盛んである。その特徴は、アレイ基板に周辺回路を集積化することで、表示または感受部アクティブマトリクスの有効面積を広げることができ、また周辺回路に要していたコストを削減することができることである。
【０００３】
前出のアレイ配置されたＴＦＴはＮ型あるいはＰ型の単一導電性トランジスタであることが多く、周辺回路についても同じ単一導電性トランジスタのみで構成すると、その製造工程においてマスク露光や不純物注入などの工程をアレイ配置されたＴＦＴと共通化することが可能なため、製造コストの低減につながる。周辺回路のうち、走査線駆動回路（ゲートドライバ）を単一導電性トランジスタのみで構成したシフトレジスタの連結により実現した例は特許文献１に開示されている。
【０００４】
近年の表示画面の大型化高精細化に伴い、ゲート線の持つ負荷容量、負荷抵抗は増加し、一方でゲート線を選択している時間、一般には１水平期間は短縮しているため、ゲートドライバのゲート線駆動能力への要求が高まっている。それに対して、複数のゲート線で選択期間を重ねるオーバーラップ走査を実施することで選択期間を延ばし、駆動能力要求を緩和する方法が特許文献１や２に開示されている。その方法は、非オーバーラップのクロック信号ＣＬＫ１とＣＬＫ３の２相クロックで動作する第１のゲートドライバと、非オーバーラップのクロック信号ＣＬＫ２とＣＬＫ４の２相クロックで動作する第２のゲートドライバとを独立に設け、ＣＬＫ１、ＣＬＫ３とＣＬＫ２、ＣＬＫ４の間にオーバーラップ区間を与えることで実現している。ここでゲートドライバはＮ型トランジスタのみで構成されている。しかしながら、特許文献１や２に開示されている方法では、複数のゲート線の選択期間をオーバーラップして各々のゲート線を選択している期間を延ばすためには、クロック信号の数を増やしていく必要がある。
【０００５】
また、オーバーラップ走査において、ゲート選択開始、すなわち単一導電性をＮ型とした場合のゲート線電圧の立ち上げに時間が掛かり遅延することは、ゲート選択期間の延長により緩和される。一方で、ゲート選択終了、すなわちゲート線電圧の立ち下げについては、遅延を緩和させる効果がなく、画素に書き込むデータ電圧の切り換わり（データアイドリング）時間を超えて立ち下げ時間が遅延すると、データクロストーク、すなわち次の画素に書き込まれるデータ電圧と混同した電圧が書き込まれる問題が発生してしまう。非特許文献１には、クロック信号を２相のみでオーバーラップ走査を実行するゲートドライバが開示されている。図１７はこの従来のゲートドライバのシフトレジスタ回路の回路図、図１８はこのシフトレジスタ回路の動作波形を示すタイミングチャート図である。図１７に示すように、ゲートドライバ出力の立ち下げを、出力トランジスタＮ１０とそれを制御するインバータ（トランジスタＮ７とＮ８とで構成）により行っている。ここで示されたインバータは、トランジスタＮ７とＮ８を介して、電源ＶＤＤからＶＳＳに貫通電流が流れる課題がある。特にゲートドライバ出力の立ち下げを高速に行うためには、トランジスタＮ１０、Ｎ７、Ｎ８のすべてを、大電流を流せるように大きなサイズ（トランジスタチャネル幅）で構成する必要があり、貫通電流が消費電力の増大を招く。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１０６３９４号公報
【特許文献２】ＷＯ２０１２／０７３４６７号公報
【特許文献３】特開２００９−１８１６１２号公報
【特許文献４】特開２００８−２９９９４１号公報
【非特許文献】
【０００７】
【非特許文献１】Eunji Song and Hyoungsik Nam、SID2013 Digest、35.4 (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
単一導電性トランジスタのみで構成されるゲートドライバで、オーバーラップ走査を行うためにクロック信号数が増加すると、クロックバスラインの駆動に必要な消費電力の増加、端子数の増加、高振幅のクロック信号を生成するレベルシフト回路の増加が課題となる。また、ゲート線の選択を終了するゲート線電圧の立ち下げを高速に行うための消費電力の増加も課題となる。
【０００９】
本発明は、高速動作及び低消費電力を実現できる、単一導電性トランジスタで構成されたシフトレジスタ回路及びゲートドライバ並びに表示装置を提供することを目的とする。特に、クロック信号数を増やさずにオーバーラップ走査を行い、無効な貫通電流を回避した省電力の、単一導電性トランジスタで構成されたシフトレジスタ回路及びゲートドライバ並びに表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明のシフトレジスタ回路は、単一導電型のトランジスタで構成されたシフトレジスタ回路であり、少なくとも前記シフトレジスタ回路の出力端子と第１の電源ＶＳＳとをつなぐ第１の出力トランジスタＭ１を有するシフトレジスタ部と、前記第１の出力トランジスタＭ１のゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、前記第１のゲート制御回路が、タイミング生成部とバッファ部とで構成され、前記バッファ部がブートストラップ回路であり、入力Ｏ［ｎ−２］が入力される前記タイミング生成部の出力をバッファ部の入力とし、バッファ部の出力を第１のゲート制御回路の出力とするシフトレジスタ回路である。
【００１１】
第２の発明のシフトレジスタ回路では、前記第１のゲート制御回路の前記バッファ部が、少なくとも、第１のクロック信号ＸＣＬＫと出力Ｑ［ｎ］とをつなぐ第２のトランジスタＭ１１と、前記第２のトランジスタＭ１１のゲート端子と前記タイミング生成部の出力端子とをつなぐ第３のトランジスタＭ１２とで構成されたブートストラップ回路である。
【００１２】
第３の発明のシフトレジスタ回路では、前記第１のゲート制御回路のバッファ部が、少なくとも、前記バッファ部の出力Ｑ［ｎ］と前記第１のクロック信号ＸＣＬＫとをつなぐ第２のトランジスタＭ１１と、前記バッファ部の入力Ｑ１と第２のトランジスタＭ１１のゲート端子Ｑ２とをつなぎ、第２のクロック信号ＣＬＫによりゲート制御される第３のトランジスタＭ１２と、前記バッファ部の出力Ｑ［ｎ］と第１の電源ＶＳＳとをつなぎ、前記第２のクロック信号ＣＬＫによりゲート制御される第４のトランジスタＭ１３とを含む。
【００１３】
第４の発明のシフトレジスタ回路では、前記第１のゲート制御回路のタイミング生成部が、前記第１のゲート制御回路の入力Ｏ［ｎ−２］によりゲート制御され、前記第１の電源ＶＳＳと前記バッファ部の入力Ｑ１とをつなぐ第５のトランジスタＭ１４と、前記バッファ部の入力Ｑ１と前記第２のクロック信号ＣＬＫとをつなぐ第１の容量Ｃ１とで構成される。
【００１４】
第５の発明のシフトレジスタ回路では、前記第１のゲート制御回路のタイミング生成部が、前記第１のゲート制御回路の入力Ｏ［ｎ−２］によりゲート制御され、前記第１の電源ＶＳＳと前記バッファ部の入力Ｑ１とをつなぐ第６のトランジスタＭ１５と、前記バッファ部の入力Ｑ１と前記第２の電源ＶＤＤとをつなぎ、ゲート端子を前記第２の電源ＶＤＤに接続した第７のトランジスタＭ１６とで構成される。
【００１５】
第６の発明のシフトレジスタ回路では、前記シフトレジスタ部が、ソース端子に前記シフトレジスタ回路の出力端子を接続し、ドレイン端子に前記第２の電源ＶＤＤを接続した第８の出力トランジスタＭ２と、ゲート端子に前記第１のクロック信号ＸＣＬＫを入力し、ドレイン端子に入力Ｏ［ｎ−１］を接続し、ソース端子を前記第８の出力トランジスタＭ２のゲート端子Ｐ［ｎ］に接続した第９のトランジスタＭ３とを含む。
【００１６】
第７の発明のシフトレジスタ回路は、単一導電型のトランジスタで構成されたシフトレジスタ回路であり、少なくとも、前記シフトレジスタ回路の出力端子と第１の電源ＶＳＳとをつなぐ第１の出力トランジスタＭ１を有するシフトレジスタ部と、前記第１の出力トランジスタＭ１のゲート端子にその出力端子が接続された第１のゲート制御回路とを含み、前記シフトレジスタ部が、前記シフトレジスタの出力端子と前記第１の電源ＶＳＳとをつなぐ第１０の出力トランジスタＭ４を含み、第１０の出力トランジスタＭ４のゲート端子にその出力端子が接続された第２のゲート制御回路を含み、前記各ゲート制御回路が、タイミング生成部とバッファ部とで構成され、入力Ｏ［ｎ−２］又は入力Ｏ［ｎ−１］が入力される前記タイミング生成部の出力をバッファ部の入力とし、バッファ部の出力を第２のゲート制御回路の出力とするシフトレジスタ回路である。
【００１７】
第８の発明のシフトレジスタ回路では、前記第１のゲート制御回路を構成するバッファ部が前記第１のクロック信号を出力するブートストラップ回路であり、前記第２のゲート制御回路を構成するバッファ部が前記第２のクロック信号を出力するブートストラップ回路である。
【００１８】
第９の発明のゲートドライバは、前記第７の発明のシフトレジスタ回路を複数段つなげたゲートドライバであり、第ｎ−２（ｎは３以上の整数）段目の前記シフトレジスタ回路の出力Ｏ［ｎ−２］を第ｎ−１段目の前記シフトレジスタ部および前記第１又は第２のゲート制御回路の入力とし、第ｎ−１段目の前記第１又は第２のゲート制御回路の出力Ｑ［ｎ］を、前記第ｎ−１段目の前記シフトレジスタ部および第ｎ段目の前記シフトレジスタ部に入力する（第ｎ−１段目の前記シフトレジスタ回路の出力Ｏ［ｎ−１］を第ｎ段目の前記シフトレジスタ部および前記第２又は第１のゲート制御回路の入力とし、第ｎ段目の前記第２又は第１のゲート制御回路の出力Ｑ［ｎ＋１］を、前記第ｎ段目の前記シフトレジスタ部および第ｎ＋１段目の前記シフトレジスタ部に入力する）ゲートドライバである。
【００１９】
第１０の発明のシフトレジスタ回路では、前記第１のゲート制御回路を構成するバッファ部が、少なくとも、第２の出力Ｑ２［ｎ］を有し、出力Ｑ２［ｎ］と前記第１の電源ＶＳＳとをつなぐ第１１の出力トランジスタＭ１７と、出力Ｑ２［ｎ］と前記出力Ｑ［ｎ］とをつなぐ第１２のトランジスタＭ１８と、前記第１２のトランジスタＭ１８のゲート端子と第ｎ＋２段目のシフトレジスタの出力とをつなぐ第１３のトランジスタＭ１９とを含み、前記第１１の出力トランジスタＭ１７が前記第２のクロック信号ＣＬＫに制御され、前記第１３のトランジスタＭ１９が前記第２の電源ＶＤＤで制御されるブートストラップ回路であり、このブートストラップ回路を前記第３の発明のバッファ部に追加している。
【００２０】
第１１の発明のシフトレジスタ回路では、前記第１の出力トランジスタＭ１のゲート端子に、第１０の発明のゲート制御回路の第２の出力Ｑ２［ｎ］を接続している。
【００２１】
第１２の発明のゲートドライバは、前記第１０の発明のシフトレジスタ回路を複数段連結させたゲートドライバであり、第ｎ−２（ｎは３以上の整数）段目の前記シフトレジスタ回路の出力Ｏ［ｎ−２］を第ｎ−１段目の前記シフトレジスタ部および前記第１０の発明のゲート制御回路の入力とし、第ｎ＋２段目の前記シフトレジスタ回路の出力Ｏ［ｎ＋２］を前記第ｎ−１段目のゲート制御回路の入力とし、前記第ｎ―１段目のゲート制御回路の第１の出力を、第ｎ−１段目の前記シフトレジスタ部および第ｎ段目の前記シフトレジスタ部の入力とし、前記第ｎ―１段目のゲート制御回路の第２の出力を、第ｎ段目の前記シフトレジスタ部の入力とするゲートドライバである。
【００２２】
第１３の発明の表示装置は、前記第９又は第１２の発明のゲートドライバを搭載したマトリクス型表示装置であり、ゲートドライバには２相のクロック信号を入力し、ゲートドライバの初段のシフトレジスタの入力としてスタート信号ＳＴを入力し、ゲート線の選択期間がスタート信号ＳＴのパルス幅により制御され、同時に複数のゲート線が重なって選択されるオーバーラップ走査とする表示装置である。
【発明の効果】
【００２３】
本発明のシフトレジスタ回路では、各シフトレジスタの出力パルスの幅は、クロック信号のパルス幅ではなく、入力パルス、例えば、前段のシフトレジスタ回路の出力パルスの幅で決まる。そのため、シフトレジスタ回路を複数段連結してゲートドライバを構成した際、オーバーラップ走査でもクロック信号は２相で良い。
【００２４】
本発明によれば、高速かつ、低消費電力なゲートドライバが実現される。なぜならば、ゲート線の電位を高速に立ち下げるための出力トランジスタのゲート制御を、バッファ部であるクロック駆動のブートストラップ回路で行うため、大きな負荷の駆動を、貫通電流などの消費電力を回避して高速に行うことができるからである。また、ゲート制御回路を省面積とすることができる。なぜならば、ブートストラップ回路をバッファ部とするため、ゲート制御回路を構成するタイミング生成部のトランジスタサイズや容量サイズを小さくできるからである。また、ブートストラップ回路を駆動するクロック信号は外部入力信号とすることで、高速動作が可能となる。
【００２５】
また、本発明によれば、ゲート制御回路のうちタイミング生成部のタイミングマージンを拡大でき、高速動作の要求を緩和できる。なぜならば、タイミング生成部の信号の伝達には、クロック半周期期間のタイミングマージンが与えられ、タイミング生成部の出力立ち上がり時間が直接シフトレジスタ回路の出力立下り時間に反映しないからである。
【００２６】
また、本発明によれば、トランジスタの閾値シフトによる信頼性低下を抑えることができる。なぜならば、出力トランジスタのゲート端子には、ゲート制御回路により、２相のクロック信号に同期した電圧が印加されるため、出力トランジスタの長期間導通状態を避け、閾値シフトを緩和できるからである。
【００２７】
また、本発明によれば、クロック信号の負荷および消費電力を抑えることができる。なぜならば、ゲート制御回路の出力Ｑ２［ｎ］の反転は、１本のゲート線が駆動される、１フレームに１回程度に限られるからである。すなわちＱ２［ｎ］にゲート端子を制御される出力トランジスタＭ１のゲート負荷容量の充放電回数が限られ、その充放電を行うクロック信号の負荷および消費電力が抑えられる。
【００２８】
本発明のゲートドライバを搭載したマトリクス型表示装置では、狭額縁の表示装置が可能となる。なぜならば、表示画面の周辺に配置するゲートドライバの構成要素であるタイミング生成部を省面積にすることができ、ゲートドライバを駆動するクロック信号線が２本であるため、その配線レイアウト面積を小さくできるからである。
【００２９】
本発明のマトリクス型表示装置では、ゲート電位の高振幅を有するクロック信号が２本と少ないため、高振幅信号を生成するレベルシフト回路の個数を低減し、部材コストを抑えることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態のシフトレジスタ回路の回路図である。
【図２】本発明の第１の実施の形態のシフトレジスタ回路の動作波形を示すタイミングチャート図である。
【図３】本発明の第１の実施の形態のゲート制御回路の回路図である。
【図４】本発明の第１の実施の形態のゲート制御回路の動作波形を示すタイミングチャート図である。
【図５】本発明の第２の実施の形態のゲート制御回路の回路図である。
【図６】本発明の第２の実施の形態のゲート制御回路の動作波形を示すタイミングチャート図である。
【図７】本発明の第３の実施の形態のシフトレジスタ回路の回路図である。
【図８】本発明の第３の実施の形態のシフトレジスタ回路の動作波形を示すタイミングチャート図である。
【図９】本発明の第４の実施の形態のゲートドライバの回路図である。
【図１０】本発明の第５の実施の形態のゲート制御回路の回路図である。
【図１１】本発明の第５の実施の形態のゲート制御回路の動作波形を示すタイミングチャート図である。
【図１２】本発明の第６の実施の形態のシフトレジスタ回路の回路図である。
【図１３】本発明の第６の実施の形態のシフトレジスタ回路の動作波形を示すタイミングチャート図である。
【図１４】本発明の第７の実施の形態のゲートドライバの回路図である。
【図１５】本発明の第８の実施の形態のマトリクス型表示装置を示す図である。
【図１６】本発明の第８の実施の形態のマトリクス型表示装置におけるゲートドライバの動作波形を示すタイミングチャート図である。
【図１７】従来のシフトレジスタ回路の回路図である。
【図１８】従来のシフトレジスタ回路の動作波形を示すタイミングチャート図である。
【発明を実施するための形態】
【００３１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３２】
［第１の実施の形態］
図１は、第１の実施の形態のシフトレジスタ回路の構成を示す図である。図１に示すように、本実施の形態のシフトレジスタ回路１は、単一導電型（本実施の形態ではＮ型）トランジスタで構成されたシフトレジスタ回路であって、第１の電源ＶＳＳとシフトレジスタ回路１の出力Ｏ［ｎ］とを結ぶ出力トランジスタＭ１、第２の電源ＶＤＤとシフトレジスタ回路１の出力Ｏ［ｎ］とを結ぶ出力トランジスタＭ２、出力トランジスタＭ２のゲート端子でブートストラップノードの出力Ｐ［ｎ］と前段のシフトレジスタ回路の出力Ｏ［ｎ−１］とを結ぶトランジスタＭ３から構成されるシフトレジスタ部２、および出力トランジスタＭ１のゲート端子にその出力を接続したゲート制御回路３からなる。ゲート制御回路３は、タイミング生成部５とバッファ部４にて構成される。
【００３３】
シフトレジスタ回路１の動作を説明するために動作波形を図２に示す。シフトレジスタ回路１の出力Ｏ［ｎ−１］がロウレベルであると、クロック信号ＸＣＬＫのレベルがロウからハイに反転した際、ブートストラップノードの出力Ｐ［ｎ］は、トランジスタＭ３によりロウレベルに固定され、出力トランジスタＭ２は非導通になる。一方、ゲート制御回路３の出力Ｑ［ｎ］がハイレベルとなるとき、出力トランジスタＭ１が導通して、シフトレジスタ回路１の出力Ｏ［ｎ］はロウレベル（第１の電源ＶＳＳ）に固定される。
【００３４】
シフトレジスタ回路１の出力Ｏ［ｎ−１］がハイレベルに反転した後、クロック信号ＸＣＬＫがハイレベルに反転すると、ノードの出力Ｐ［ｎ］はハイレベルに向かって上昇し、出力トランジスタＭ２のゲート・ソース間電圧を広げ、それにより出力トランジスタＭ２が導通状態となる。すると、第２の電源ＶＤＤからの電流供給により、シフトレジスタ回路１の出力Ｏ［ｎ］のレベルが第２の電源ＶＤＤまで上昇し、ブートストラップ効果により、ノードの出力Ｐ［ｎ］の電位は第２の電源ＶＤＤ以上にまで達する。このとき、出力の上昇を妨害せず、第２の電源ＶＤＤから第１の電源ＶＳＳへの貫通電流を流さないように、出力トランジスタＭ１は非導通状態であることが望ましく、ゲート制御回路３の出力Ｑ［ｎ］がロウレベルを保つようにタイミング生成部５で信号を生成する。
【００３５】
再びシフトレジスタ回路１の出力Ｏ［ｎ−１］がロウレベルに反転した後、クロック信号ＸＣＬＫがハイレベルに反転すると、ノードの出力Ｐ［ｎ］はロウレベルに固定されるため、出力トランジスタＭ２は非導通になる。一方、ゲート制御回路３の出力Ｑ［ｎ］がハイレベルに再び反転することで、出力トランジスタＭ１を介してシフトレジスタ回路１の出力Ｏ［ｎ］はロウレベルである第１の電源ＶＳＳまで立ち下げられる。
【００３６】
次に、本実施の形態のゲート制御回路３について、図３を用いて詳細に説明する。
【００３７】
まず、ゲート制御回路３を構成するバッファ部４について説明する。バッファ部４は、少なくとも、ゲート制御回路３の出力Ｑ［ｎ］とクロック信号ＸＣＬＫとをつなぐトランジスタＭ１１と、バッファ部４の入力端子Ｑ１とトランジスタＭ１１のゲート端子Ｑ２とをつなぎ、クロック信号ＣＬＫによりゲート制御されるトランジスタＭ１２と、ゲート制御回路３の出力Ｑ［ｎ］と第１の電源ＶＳＳとをつなぎ、クロック信号ＣＬＫによりゲート制御されるトランジスタＭ１３とで構成されるブートストラップ回路である。ここで、クロック信号ＸＣＬＫとＣＬＫとは互いに相反する２相のクロック信号である。なお、トランジスタＭ１１のブートストラップ効果を高めるために、トランジスタＭ１１のゲート・ソース端子間に容量Ｃ２を設けても良い。
【００３８】
次に、ゲート制御回路３を構成するタイミング生成部５について説明する。タイミング生成部５は、ゲート制御回路３の入力Ｏ［ｎ−２］によりゲート制御され、第１の電源ＶＳＳとタイミング生成部５の出力Ｑ１とをつなぐトランジスタＭ１４と、タイミング生成部５の出力Ｑ１とクロック信号ＣＬＫとをつなぐ容量Ｃ１とで構成される。
【００３９】
図３に示したゲート制御回路３の動作について、図４に示した動作波形を基に以下に説明する。ゲート制御回路３の入力、すなわち、前々段のシフトレジスタ回路の出力Ｏ［ｎ−２］がロウレベルであるとき、タイミング生成部５の出力Ｑ１は、容量Ｃ１によるカップリングでクロック信号ＣＬＫに同期する。クロック信号ＣＬＫとタイミング生成部５の出力Ｑ１とがハイレベルにある期間Ｔ１では、トランジスタＭ１２を介してトランジスタＭ１１のゲートＱ２はハイレベルよりもトランジスタＭ１２の閾値電圧程度低い電位まで引き上げられる。この電位は容量Ｃ２により保持される。一方、クロック信号ＸＣＬＫはロウレベルであるから、トランジスタＭ１１を介してゲート制御回路３の出力Ｑ［ｎ］はロウレベルに固定される。同様に、トランジスタＭ１３によっても、ゲート制御回路３の出力Ｑ［ｎ］はロウレベルに固定される。
【００４０】
次にクロック信号が反転し、ＣＬＫがロウレベルに、ＸＣＬＫがハイレベルに変わる期間Ｔ２に移ると、トランジスタＭ１２およびＭ１３は非導通状態となる。一方で、容量Ｃ２およびトランジスタＭ１１のゲート・ソース間容量に保持された電位差によってトランジスタＭ１１は導通状態を保ち、ブートストラップ効果によりトランジスタＭ１１のゲートＱ２の電位はクロック信号のハイレベル以上に上昇し、ゲート制御回路３の出力Ｑ［ｎ］はクロック信号ＸＣＬＫのハイレベルまで上昇する。そして、再びクロック信号が反転する期間Ｔ３に移ると、トランジスタＭ１１およびＭ１３により、ゲート制御回路３の出力Ｑ［ｎ］はロウレベルに引き下げられる。すなわち、バッファ部４は、クロック信号ＸＣＬＫをトランジスタＭ１１を介して出力するブートストラップ回路として働く。この動作は、前々段のシフトレジスタ回路の出力Ｏ［ｎ−２］がロウレベルである間、繰り返される。
【００４１】
一方、前々段のシフトレジスタ回路の出力Ｏ［ｎ−２］がハイレベルとなる期間Ｔ４に入ると、トランジスタＭ１４が導通し続けるため、タイミング生成部５の出力Ｑ１はクロック信号ＣＬＫには同期せず、ロウレベルに固定される。クロック信号ＣＬＫがハイレベルとなる期間Ｔ５では、トランジスタＭ１２を介してバッファ部４のノードＱ２はロウレベルに固定される。よって、トランジスタＭ１１のドレイン端子であるクロック信号ＸＣＬＫはロウレベル、ソース端子であるゲート制御回路３の出力Ｑ［ｎ］もロウレベルであるが、ゲート端子であるＱ２もロウレベルであるため、トランジスタＭ１１は非導通状態を保つ。また、トランジスタＭ１１のゲート・ソース間、ゲート・ドレイン間の容量にも電荷は充電されていない。そのため、期間Ｔ６に移り、クロック信号ＸＣＬＫが反転し、ハイレベルに上昇した際にもブートストラップ効果は働かず、トランジスタＭ１１のゲート端子Ｑ２およびソース端子はクロック信号ＣＬＫに追従しない。この動作は、前々段のシフトレジスタの出力Ｏ［ｎ−２］がハイレベルである間継続し、ゲート制御回路３の出力Ｑ［ｎ］はロウレベルのままである。また、クロック信号ＣＬＫがハイレベルに反転する期間Ｔ５において、容量Ｃ１との結合のために瞬間的にノードＱ１が上昇し、あるいは容量Ｃ２に充電されていた電荷を放電し、ノードＱ２をロウレベルへ低下させる動作が緩やかであったとしても、期間Ｔ６に移る前までにそれぞれをロウレベルに低下させておけば、期間Ｔ６ではブートストラップ効果は働かない。
【００４２】
図３に示したゲート制御回路３の出力Ｑ［ｎ］は、図１に示したゲート制御回路３の出力Ｑ［ｎ］に合致しており、ｎ番目のシフトレジスタ回路の出力Ｏ［ｎ］がハイレベルに上昇する際に、それを阻害しないように、出力トランジスタＭ１を非導通とする、所望の波形となる。また、同波形は図３に示したタイミング生成部５により生成され、タイムシフトされた結果である。
【００４３】
このように、ゲート線の電位を高速に立ち下げるための出力トランジスタのゲート制御を、バッファ部であるクロック駆動のブートストラップ回路で行うため、大きな負荷の駆動を、貫通電流などの消費電力を回避して高速に行うことができる。また、ブートストラップ回路をバッファ部とするため、ゲート制御回路３を構成するタイミング生成部５のトランジスタサイズや容量サイズを小さくでき、ゲート制御回路３を省面積とすることができる。また、ブートストラップ回路を駆動するクロック信号を外部入力信号とすることで、高速動作が可能となる。
【００４４】
［第２の実施の形態］
次に、本発明の第２の実施の形態について図５を用いて説明する。第１の実施の形態との違いは、タイミング生成部５の構成にある。タイミング生成部５は、ゲート制御回路３の入力Ｏ［ｎ−２］によりゲート制御され、第１の電源ＶＳＳとタイミング生成部５の出力Ｑ１とをつなぐトランジスタＭ１５と、タイミング生成部５の出力Ｑ１と第２の電源ＶＤＤとをつなぎ、そのゲート端子が第２の電源ＶＤＤに接続されたトランジスタＭ１６と、で構成される。
【００４５】
図５に示したゲート制御回路３の動作について、図６に示した動作波形を基に以下に説明する。ゲート制御回路３の入力、すなわち、前々段のシフトレジスタ回路の出力Ｏ［ｎ−２］がロウレベルであるとき、タイミング生成部５の出力Ｑ１は、ダイオード接続されたトランジスタＭ１５により、ハイレベルよりもトランジスタＭ１５の閾値電圧分低いハイレベルに保たれる。一方、前々段のシフトレジスタ回路の出力Ｏ［ｎ−２］がハイレベルであると、タイミング生成部５の出力Ｑ１はロウレベルに保たれる。すなわち、タイミング生成部５は、ゲート制御回路３の入力Ｏ［ｎ−２］の反転信号を出力するインバータとして働く。
【００４６】
タイミング生成部５の出力Ｑ１がハイレベルに保たれ、クロック信号ＣＬＫがハイレベルにあると、トランジスタＭ１２を介して、トランジスタＭ１１のゲートＱ２はハイレベルよりもトランジスタＭ１２の閾値電圧程度低い電位まで引き上げられる。一方、クロック信号ＸＣＬＫはロウレベルであるから、トランジスタＭ１１を介してゲート制御回路３の出力Ｑ［ｎ］はロウレベルに固定される。同様に、トランジスタＭ１３によってもロウレベルに固定される。次に、クロック信号が反転し、ＣＬＫがロウレベルに、ＸＣＬＫがハイレベルにそれぞれ変わると、トランジスタＭ１２およびＭ１３は非導通状態となる。一方で、トランジスタＭ１１は導通状態を保ち、ブートストラップ効果により、トランジスタＭ１１のゲートＱ２の電位はクロック信号のハイレベル以上に上昇し、ゲート制御回路３の出力Ｑ［ｎ］はクロック信号ＸＣＬＫのハイレベルまで上昇する。そして、再びクロック信号が反転すると、トランジスタＭ１１およびＭ１３により、ゲート制御回路３の出力Ｑ［ｎ］はロウレベルに引き下げられる。この動作は、前々段のシフトレジスタ回路１の出力Ｏ［ｎ−２］がロウレベルである間、繰り返される。
【００４７】
一方、タイミング生成部５の出力Ｑ１がロウレベルに保たれると、クロック信号ＣＬＫがハイレベルのとき、トランジスタＭ１２を介してバッファ部４のノードＱ２はロウレベルに固定される。よって、トランジスタＭ１１のドレイン端子であるクロック信号ＸＣＬＫはロウレベル、ソース端子であるゲート制御回路３の出力Ｑ［ｎ］もロウレベルであるが、ゲート端子であるＱ２もロウレベルであるため、トランジスタＭ１１は非導通状態を保つ。また、トランジスタＭ１１のゲート・ソース間、ゲート・ドレイン間の容量にも電荷は充電されていない。そのため、クロック信号ＸＣＬＫが反転し、ハイレベルに上昇した際にもブートストラップ効果は働かず、トランジスタＭ１１のゲート端子Ｑ２およびソース端子は追従しない。この動作は、前々段のシフトレジスタ回路１の出力Ｏ［ｎ−２］がハイレベルである間継続し、ゲート制御回路３の出力Ｑ［ｎ］はロウレベルのままである。
【００４８】
本実施の形態の特徴は、シフトレジスタ回路１の出力トランジスタのゲートを制御するゲート制御回路３に、クロック駆動のブートストラップ回路をバッファ部４として設けている点である。これにより、ゲート制御回路３は、クロック信号をトランジスタＭ１１を介して、振幅の低減もなく、遅延もなく出力することができる。
【００４９】
従来技術で説明した公知例の中には、ゲート制御回路３を本発明のタイミング生成部５のみで構成している例が開示されている。すなわち、図３に示した容量とトランジスタで構成されたタイミング生成部５や、図５に示したインバータを用いたタイミング生成部５を直接シフトレジスタ回路の出力トランジスタのゲートに接続している例が、特許文献３や非特許文献１に開示されている。シフトレジスタ回路１の出力トランジスタＭ１を駆動する、特に導通させるということは、そのゲート容量負荷Ｃｇの充電を行い、ゲート電位を高電位にすることであり、高速動作にはゲート容量負荷Ｃｇの高速かつ高電位への充電が必要になる。
【００５０】
特許文献３でも示された容量Ｃ１とトランジスタＭ１４で構成されたタイミング生成部５でシフトレジスタ回路１の出力トランジスタＭ１を直接駆動する場合、ゲート充電電圧の電位劣化が問題となる。すなわち、ゲート充電電位は、タイミング生成部５の容量Ｃ１と出力トランジスタＭ１のゲート容量Ｃｇの分圧比で決まるため、高電圧を得るためにはＣ１＞＞Ｃｇが要求される。その容量Ｃ１を得るためには出力トランジスタＭ１以上のレイアウト面積が必要となる。
【００５１】
また、非特許文献１にも示されたインバータ（図５のトランジスタＭ１５とＭ１６）で構成されたタイミング生成部５を用いる場合、消費電流が問題となる。すなわち、ゲート容量負荷Ｃｇを高速に充電するためには、トランジスタＭ１６は大電流を流せるように大きなサイズが必要となる。一方で、トランジスタＭ１５を導通させたときには、トランジスタＭ１６とＭ１５を介して第２の電源ＶＤＤと第１の電源ＶＳＳとの間に貫通電流が流れる。また、出力トランジスタＭ１のゲート電位をロウレベルとするために、トランジスタＭ１６とＭ１５のサイズ関係はＭ１５＞Ｍ１６が必要となる。よって、共に大きなサイズのトランジスタＭ１５とＭ１６を介して大きな貫通電流が流れることを回避できない。
【００５２】
同様に、バッファ部４をインバータとした例が、特許文献４の図２に示されている。すなわち、トランジスタＴ１３とＴ１４とで構成されるインバータをバッファ部４とし、トランジスタＴ１１ｂとＴ１２ｂとで構成される回路をタイミング生成部５とした例である。ここでの課題は、トランジスタＴ１６のゲート端子に出力Ｂ点をつないだインバータでトランジスタＴ１６のゲート容量負荷を高速に充電するために、非特許文献１と同様にインバータに大きな貫通電流が流れる点である。
【００５３】
公知例にあるように、タイミング生成部５の出力で直接シフトレジスタ回路１の出力トランジスタＭ１のゲートを駆動する場合には、上記の他に高速動作時のタイミングマージンに課題がある。すなわち、タイミング生成部５の入力信号の反転が、直接シフトレジスタ回路１の出力トランジスタのゲート電位の反転につながる。よってタイミング生成部５には動作遅延が許されない。
【００５４】
一方、本発明の場合、出力トランジスタのゲート電位の反転は、クロック駆動のブートストラップのバッファ部４によって行われる。タイミング生成部５はその半クロック周期前の期間Ｔ５で反転動作を行い、バッファ部４が動作する期間Ｔ６に移る前までに反転を完了していれば良いため、最大で半クロック周期期間の反転動作マージンが許されている。このように、タイミング生成部５の出力立ち上がり時間が直接シフトレジスタ回路１の出力立下り時間に反映しないため、高速動作の要求を緩和できる。
【００５５】
［第３の実施の形態］
次に、本発明の第３の実施の形態について図７を用いて説明する。本実施の形態は単一導電型のトランジスタで構成されたシフトレジスタ回路であり、以下のように構成される。シフトレジスタ回路１の出力Ｏ［ｎ］と第１の電源ＶＳＳとをつなぐ出力トランジスタＭ１と、シフトレジスタ回路１の出力Ｏ［ｎ−２］を入力とし、その出力Ｑ［ｎ］を出力トランジスタＭ１のゲート端子に接続した第１のゲート制御回路３と、シフトレジスタ回路１の出力Ｏ［ｎ］と第１の電源ＶＳＳとをつなぐ第２の出力トランジスタＭ４と、シフトレジスタ回路１の出力Ｏ［ｎ−１］を入力とし、その出力Ｑ［ｎ＋１］を出力トランジスタＭ４のゲート端子に接続した第２のゲート制御回路３とを含む。さらに、シフトレジスタ回路１の出力Ｏ［ｎ］と第２の電源ＶＤＤとをつなぐ出力トランジスタＭ２と、そのゲート端子Ｐ［ｎ］とシフトレジスタ回路１の出力Ｏ［ｎ−１］とをつなぎ、クロック信号ＸＣＬＫにてゲート制御されるトランジスタＭ３にて構成される。ここで、複数段のシフトレジスタ回路１は出力Ｏ［ｎ−２］、Ｏ［ｎ−１］、Ｏ［ｎ］の順に連結されているとする。第１及び第２のゲート制御回路３は、第１又は第２の実施の形態に記載のゲート制御回路３と同様の構成で良い。本実施の形態と第１の実施の形態との違いは、出力トランジスタＭ４とそれを制御する第２のゲート制御回路３とが追加されている点である。
【００５６】
本実施の形態の動作について図８に示した動作波形を用いて説明する。第１のゲート制御回路３の出力Ｑ［ｎ］と第２のゲート制御回路３の出力Ｑ［ｎ＋１］は、それぞれの入力信号がロウレベルである間、クロック信号ＸＣＬＫに同期し、互いに半周期シフトしたクロック信号である。すなわち、第１のゲート制御回路３を構成するバッファ部がクロック信号ＸＣＬＫを出力するブートストラップ回路となり、第２のゲート制御回路３を構成するバッファ部がクロック信号ＣＬＫを出力するブートストラップ回路となる。これにより、出力トランジスタＭ１あるいはＭ４のいずれか一方が導通状態となるため、シフトレジスタ回路１の出力Ｏ［ｎ］はロウレベルに固定されることとなる。一方、入力信号がハイレベルに反転すると、ゲート制御回路３の出力Ｑ［ｎ］とＱ［ｎ＋１］はロウレベルに固定されるため、シフトレジスタ回路１の出力Ｏ［ｎ］は出力トランジスタＭ１およびＭ４によりロウレベルに固定されることはない。その間にシフトレジスタ部２の出力トランジスタＭ２およびＭ３が機能して、シフトレジスタ回路１の出力Ｏ［ｎ］はハイレベルに反転する。その詳細については第１の実施の形態と同様である。
【００５７】
本実施の形態により、シフトレジスタ回路１の出力Ｏ［ｎ］をハイレベルとする期間以外は、２つのゲート制御回路３により、シフトレジスタ回路１の出力Ｏ［ｎ］が安定してロウレベルに固定されるシフトレジスタが提供される。
【００５８】
［第４の実施の形態］
次に、本発明の第４の実施の形態について図９を用いて説明する。本実施の形態は、第３の実施の形態のシフトレジスタ回路１を複数段連結したゲートドライバ１０であり、第ｎ−２段目（ｎは３以上の整数）のシフトレジスタ回路１の出力Ｏ［ｎ−２］を、第ｎ−１段目のシフトレジスタ部２およびゲート制御回路３の入力とし、第ｎ−１段目のゲート制御回路３の出力Ｑ［ｎ］を、第ｎ−１段目のシフトレジスタ部２および第ｎ段目のシフトレジスタ部２それぞれに入力している。すなわち、ゲート制御回路３の出力Ｑ［ｎ］を２つの連続するシフトレジスタ部２で共有している点が特徴である。この構成により、ゲートドライバの回路規模の縮減が図れる。なぜならば、図７に示した１段分のシフトレジスタ回路１では２つのゲート制御回路３を記載しているが、複数の連続するシフトレジスタ回路１間でゲート制御回路３を共有することで、ゲート制御回路３の個数を減らせるからである。
【００５９】
［第５の実施の形態］
次に、本発明の第５の実施の形態について図１０を用いて説明する。本実施の形態は、第１の実施形態に示されたゲート制御回路３のバッファ部４に第２の出力Ｑ２［ｎ］を追加したゲート制御回路である。以下、図１０に示したゲート制御回路３の追加部について説明する。バッファ部４には、少なくとも、ゲート制御回路３の第２の出力Ｑ２［ｎ］と第１の電源ＶＳＳとをつなぐトランジスタＭ１７と、第２の出力Ｑ２［ｎ］と第１の出力Ｑ［ｎ］をつなぐトランジスタＭ１８と、トランジスタＭ１８のゲート端子と第ｎ＋２段目のシフトレジスタの出力Ｏ［ｎ＋２］とをつなぐトランジスタＭ１９が追加され、トランジスタＭ１７のゲート端子はクロック信号ＣＬＫにより制御される。
【００６０】
図１０に示したゲート制御回路３の動作について、図１１に示した動作波形を基に、以下に説明する。後々段のシフトレジスタ回路の出力Ｏ［ｎ＋２］がハイレベルとなる期間Ｔ０では、トランジスタＭ１９のゲートおよびドレインがハイレベルとなるため、ソース端子であるＱ３はハイレベルよりトランジスタＭ１９の閾値電圧程度低い電位まで引き上げられ、トランジスタＭ１８が導通状態となる。ただし、期間Ｔ０では第１の出力Ｑ［ｎ］はロウレベルであるため、トランジスタＭ１８を介して第２の出力Ｑ２［ｎ］もロウレベルとなる。
【００６１】
次に、期間Ｔ１に移りクロック信号が反転し、ＣＬＫがハイレベルに、ＸＣＬＫがロウレベルに変わると、トランジスタＭ１３およびＭ１７の導通により、Ｑ［ｎ］およびＱ２［ｎ］は第１の電源ＶＳＳのロウレベルへの固定が継続する。
【００６２】
次に、期間Ｔ２に移りクロック信号が反転し、ＣＬＫがロウレベルに、ＸＣＬＫがハイレベルに変わると、出力Ｑ［ｎ］はクロック信号ＸＣＬＫのハイレベルまで上昇する。それに伴い、導通状態を保っていたトランジスタＭ１８のソース端子である第２の出力Ｑ２［ｎ］もハイレベルまで引き上げられる。その際、ブートストラップ効果により、トランジスタＭ１８のゲート端子であるＱ３のレベルはハイレベル以上に上昇するが、トランジスタＭ１９ではその上昇を妨げることができない。なぜならば、トランジスタＭ１９のソース端子が後々段のシフトレジスタ出力Ｏ［ｎ＋２］へ、ドレイン端子がＱ３へと入れ替わり、ゲート端子とソース端子が同じハイレベルであるため、トランジスタＭ１９が非導通状態となるからである。
【００６３】
次に、期間Ｔ３に移りクロック信号が反転し、ＣＬＫがハイレベルに、ＸＣＬＫがロウレベルに変わると、トランジスタＭ１３およびＭ１７の導通により、Ｑ［ｎ］およびＱ２［ｎ］は第１の電源ＶＳＳのロウレベルに固定される。
【００６４】
期間Ｔ３以降では、後々段のシフトレジスタ回路の出力Ｏ［ｎ＋２］がロウレベルとなるため、トランジスタＭ１９の導通により、トランジスタＭ１８のゲート端子であるＱ３はロウレベルに固定され、トランジスタＭ１８が非導通となるため、第２の出力Ｑ２［ｎ］は、第１の出力Ｑ［ｎ］に同期してハイレベルに上昇することはなく、トランジスタＭ１７とクロック信号ＣＬＫにより逐次ロウレベルにリセットされる。
【００６５】
図１０に示したゲート制御回路３の第２の出力Ｑ２［ｎ］は、図１に示したシフトレジスタ部のトランジスタＭ１のゲートに、Ｑ［ｎ］の代わりに用いることができる。すなわちｎ番目のシフトレジスタ回路の出力Ｏ［ｎ］をロウレベルに反転させるよう、出力トランジスタＭ１を導通とさせるためのゲート信号として、Ｑ２［ｎ］は十分な信号である。
【００６６】
Ｑ［ｎ］の代わりにＱ２［ｎ］を用いる利点は、クロック信号の負荷軽減と消費電力の低減である。ゲート線の電位を高速に立ち下げるための出力トランジスタは、チャネルサイズの大きなトランジスタであり、そのゲート容量も大きい。そのため出力トランジスタのゲート容量負荷を充放電するためには、大きな電力を要する。出力トランジスタのゲート制御にＱ［ｎ］を用いた場合、ゲート線の電位を立ち下げる時以外のタイミング、すなわちゲート線の電位をロウレベルに固定する時にも、クロック信号に同期してゲート容量負荷を充放電することになる。そのための電力はゲート制御回路３を通してクロック信号から供給され、クロック信号の負荷が大きくなる。
【００６７】
一方、ゲート容量負荷の大きな出力トランジスタのゲート制御にＱ２［ｎ］を用いた場合、図１１に示すようにゲート容量負荷の充放電は、ゲート線の電位を立ち下げる期間Ｔ２に限定される。それ以外の期間ではクロック信号と同期しないため、ゲート容量負荷の充放電は行わず、クロック信号からの電力供給もない。出力トランジスタの大きなゲート容量負荷の充放電回数を軽減することで、クロック信号の負荷および消費電力を軽減することができる。
【００６８】
［第６の実施の形態］
次に、本発明の第６の実施の形態について図１２を用いて説明する。本実施の形態は、シフトレジスタ回路１の出力Ｏ［ｎ］と第１の電源ＶＳＳとをつなぐ出力トランジスタＭ５を追加し、出力トランジスタＭ１、Ｍ４、Ｍ５のゲート制御を、第１の実施形態のゲート制御回路の代わりに第５の実施形態のゲート制御回路で行う点で、第３の実施形態と異なる。出力トランジスタＭ１のゲート制御は、第１のゲート制御回路の第２の出力Ｑ２［ｎ］、出力トランジスタＭ４のゲート制御は、第２のゲート制御回路の第１の出力Ｑ［ｎ＋１］、出力トランジスタＭ５のゲート制御は、第１のゲート制御回路の第１の出力Ｑ［ｎ］にて行う。
【００６９】
本実施の形態の動作について、図１３に示した動作波形を用いて説明する。本実施の形態は、第１のゲート制御回路３の第２の出力Ｑ２［ｎ］により出力トランジスタＭ１をゲート制御している点で、第３の実施形態と異なる。第２の出力Ｑ２［ｎ］は、入力信号Ｏ［ｎ＋２］がハイレベルである間、第１の出力Ｑ［ｎ］に同期していることが特徴である。すなわちＱ２［ｎ］がハイレベルに反転するのは、シフトレジスタ回路の出力Ｏ［ｎ］をハイレベルからロウレベルへ立ち下げる時のみである。Ｑ２［ｎ］によりゲート制御される出力トランジスタＭ１が導通するのは、出力Ｏ［ｎ］を立ち下げる時に限られる。一方、第１および第２のゲート制御回路３の第１の出力Ｑ［ｎ］、Ｑ［ｎ＋１］にゲート制御される出力トランジスタＭ４およびＭ５は、出力Ｏ［ｎ］がハイレベルを出力しない期間はいずれか一方が導通し、出力Ｏ［ｎ］をロウレベルに固定する。
【００７０】
出力トランジスタのチャネルサイズに関しては、出力トランジスタＭ１は高速にゲート線の電位を立ち下げるために、大きなチャネル幅が必要となるが、出力トランジスタＭ４、Ｍ５はゲート線の電位をロウレベルに固定することが目的であるため、大きなチャネル幅は必要ではない。
【００７１】
［第７の実施の形態］
次に、本発明の第７の実施の形態について、図１４を用いて説明する。本実施の形態は、第５の実施の形態のシフトレジスタ回路１を複数段連結したゲートドライバ１０である。第ｎ−２段目（ｎは３以上の整数）のシフトレジスタ回路１の出力Ｏ［ｎ−２］を、第ｎ−１段目のシフトレジスタ部２およびゲート制御回路３の入力とする。第ｎ−１段目のゲート制御回路３の第１の出力Ｑ［ｎ］を、第ｎ−１段目のシフトレジスタ部２および第ｎ段目のシフトレジスタ部２それぞれに入力している。さらに第ｎ−１段目のゲート制御回路３の第２の出力Ｑ２［ｎ］を、第ｎ段目のシフトレジスタ部２に入力している。すなわち、ゲート制御回路３の出力Ｑ［ｎ］を２つの連続するシフトレジスタ部２で共有している点が特徴である。この構成により、ゲートドライバの回路規模の縮減が図れる。なぜならば、図１２に示した１段分のシフトレジスタ回路１では、２つのゲート制御回路３を記載しているが、複数の連続するシフトレジスタ回路１間でゲート制御回路３を共有することで、ゲート制御回路３の個数を減らせるからである。
【００７２】
［第８の実施の形態］
次に、本発明の第８の実施の形態について図１５及び図１６を用いて説明する。本実施の形態は第４の実施の形態または第７の実施の形態のゲートドライバ１０を搭載したマトリクス型表示装置１５であり、図１５に示すように複数のゲート線１３と複数のデータ線１４とその交差部に配置された画素素子で構成された画素アレイ（表示部）１１の、複数のゲート線Ｇ１、Ｇ２、…を前出のゲートドライバ１０の出力Ｏ［１］、Ｏ［２］、…に接続している。また、ゲートドライバ１０にはＣＬＫとＸＣＬＫの２相のクロック信号を入力し、ゲートドライバ１０の初段のシフトレジスタ回路１の入力としてスタート信号ＳＴを入力する。ゲートドライバ１０は図１６に示した波形のように動作し、複数の連続したゲート線１３が同時に選択される（ハイレベルになる）期間を有するオーバーラップ走査を行う。各ゲート線１３の選択期間は、スタート信号ＳＴのパルス幅によって制御される。また、各ゲート線選択期間の時間差はクロック信号ＣＬＫ、ＸＣＬＫの半周期で制御される。
【００７３】
本実施の形態のマトリクス型表示装置では、ゲート電位の高振幅を有するクロック信号が２本と少ないため、高振幅信号を生成するレベルシフト回路の個数を低減し、部材コストを抑えることができる。また、クロック信号線の配線レイアウト面積を小さくすることができ、狭額縁の表示装置が可能となる。
【００７４】
なお、本発明は上記実施の形態に限られたものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態に示したトランジスタはＮ型に限っているが、Ｐ型トランジスタへ置き換えても良く、それぞれのトランジスタとしては、多結晶シリコントランジスタやアモーファスシリコントランジスタあるいはシリコン以外の酸化物半導体や有機半導体であっても良い。
【００７５】
本発明は、シフトレジスタ回路及び当該シフトレジスタ回路を備えるゲートドライバ並びに当該ゲートドライバを搭載した表示装置に利用可能である。
【符号の説明】
【００７６】
１  シフトレジスタ回路
２  シフトレジスタ部
３  ゲート制御回路
４  バッファ部
５  タイミング生成部
１０  ゲートドライバ
１１  画素アレイ（表示部）
１２  データドライバ
１３  ゲート線
１４  データ線
１５  マトリクス型表示装置
ＣＬＫ、ＸＣＬＫ  クロック信号
ＶＳＳ  第１の電源
ＶＤＤ  第２の電源
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９  トランジスタ
Ｃ１、Ｃ２  容量
Ｏ［ｎ］、Ｏ［ｎ−１］、Ｏ［ｎ−２］  シフトレジスタ出力
Ｐ［ｎ］  ブートストラップノード
Ｑ［ｎ］、Ｑ［ｎ＋１］  ゲート制御回路出力
ＳＴ  スタート信号
Ｑ２［ｎ］、Ｑ２［ｎ＋１］  ゲート制御回路第２の出力
【図１】
0006601667.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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