(57)【特許請求の範囲】
【請求項１】
構造体を形成する方法であって、
第１の基板において少なくとも１つのルーティング層を形成する段階と、
第２の基板においてデバイス層を形成する段階と、
前記第１の基板を前記第２の基板と結合させる段階とを備え、
前記第１の基板は、前記少なくとも１つのルーティング層に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第１の基板は、前記第２の基板にボンディングされ、
前記第２の基板は、前記第１の基板より小さい厚さを有し、
前記構造体は、
Ｉ／Ｏバンプと、
前記Ｉ／Ｏバンプと前記第２の基板の側面とを接続する導電性構造体と、
を備える、方法。
【請求項２】
前記構造体は、前記第２の基板の、前記第１の基板がボンディングされるのと反対側のヒートシンク側面にヒートシンクを有し、
前記Ｉ／Ｏバンプ、前記Ｖｓｓバンプ、および前記Ｖｃｃバンプは、前記第１の基板の、前記第２の基板にボンディングされるのと反対側のバンプ側面に設けられる、請求項１に記載の方法。
【請求項３】
構造体を形成する方法であって、
第１の基板において少なくとも１つのルーティング層を形成する段階と、
第２の基板においてデバイス層を形成する段階と、
前記第１の基板を前記第２の基板と結合させる段階とを備え、
前記第１の基板は、前記少なくとも１つのルーティング層に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第１の基板は、前記第２の基板にボンディングされ、
前記第２の基板は、前記第１の基板より小さい厚さを有し、
前記第１の基板および前記第２の基板は、ボンディング層を介してボンディングされ、
前記ボンディング層は、再結晶シード層を含み、
前記デバイス層のデバイスは、前記再結晶シード層から成長する材料の再結晶化により形成される、方法。
【請求項４】
前記ルーティング層は、電力層、接地層および信号ルーティング層のうち少なくとも１つを含み得る、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記少なくとも１つのルーティング層は、Ｖｃｃ、Ｖｓｓ、およびＩ／Ｏ供給構造体のうち１つを含む、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記デバイス層は、前記第２の基板において形成され、前記少なくとも１つのルーティング層は、前記第１の基板において形成される、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記第１の基板および前記第２の基板は、転写され、互いにボンディングされる層である、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記第１の基板上に配置された第１のボンディング層および前記第２の基板上に配置された第２のボンディング層は、共に直接ボンディングされる、請求項７に記載の方法。
【請求項９】
前記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記第２の基板は、実質的に全ての電力バンプおよびＩ／Ｏバンプを含む、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
ｍｉｍキャップは、前記第１の基板において形成される、請求項１０に記載の方法。
【請求項１２】
前記第２の基板は、Ｉ／Ｏバンプを含み、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
前記第２の基板は、Ｉ／Ｏバンプを含み、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】
前記第２の基板は、Ｉ／Ｏバンプを含み、
電力は、前記第２の基板上の複数のバンプにより供給される、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記第１の基板は、Ｉ／Ｏ、ＶｓｓおよびＶｃｃを供給する複数のバンプを含み、
前記第２の基板には、信号は供給されない、請求項１〜１４のいずれか１項に記載の方法。
【請求項１６】
ヒートシンクは、前記第１の基板に結合される、請求項１５に記載の方法。
【請求項１７】
前記第１の基板は、前記第２の基板のルーティングラインよりも広い長距離配線リソース用の少なくとも１つの信号ルーティングラインと、低いＲＣとを含む、請求項１〜１６のいずれか１項に記載の方法。
【請求項１８】
前記第２の基板は、単結晶を含む、請求項１〜１７のいずれか１項に記載の方法。
【請求項１９】
前記第２の基板の複数のルーティングラインは、前記第１の基板の複数のルーティングラインよりも細く、
前記第１の基板に配置された前記複数のルーティングラインの厚さは、電力供給を提供する、請求項１〜１８のいずれか１項に記載の方法。
【請求項２０】
前記構造体は、デバイスを含み、
パッケージ基板は、前記デバイスに結合される、請求項１〜１９のいずれか１項に記載の方法。
【請求項２１】
ヒートシンクは、前記第１の基板および前記第２の基板のうち１つに結合される、請求項２０に記載の方法。
【請求項２２】
パッケージ構造体を形成する方法であって、
第１の基板のデバイス層上に第１のボンディング層を形成する段階と、
第２の基板上に第２のボンディング層を形成する段階と、
前記第１のボンディング層を前記第２のボンディング層とボンディングする段階とを備え、
前記第１の基板は、少なくとも１つのルーティング層を含み、
前記第１の基板は、前記少なくとも１つのルーティング層に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第２の基板は、前記第１の基板より小さい厚さを有し、
前記パッケージ構造体は、
Ｉ／Ｏバンプと、
前記Ｉ／Ｏバンプと前記第２の基板の側面とを接続する導電性構造体と、
を備える、方法。
【請求項２３】
前記パッケージ構造体は、前記第２の基板の、前記第２のボンディング層が形成されるのと反対側のヒートシンク側面にヒートシンクを有し、
前記Ｉ／Ｏバンプ、前記Ｖｓｓバンプ、および前記Ｖｃｃバンプは、前記第１の基板の、前記第１のボンディング層が形成されるのと反対側のバンプ側面に設けられる、
請求項２２に記載の方法。
【請求項２４】
前記第２の基板のドナー部分は、前記第２の基板から劈開される、請求項２２または２３に記載の方法。
【請求項２５】
複数の回路素子は、前記第１のボンディング層を前記第２のボンディング層にボンディングした後、前記デバイス層において形成される、請求項２２〜２４のいずれか一項に記載の方法。
【請求項２６】
前記第１の基板は、再結晶シード層を含み、前記デバイス層における前記複数の回路素子の形成は、前記再結晶シード層から成長された材料の再結晶化により行われる、請求項２５に記載の方法。
【請求項２７】
前記第１の基板は、層転写処理を用いることにより、前記第２の基板にボンディングされる、請求項２２〜２６のいずれか１項に記載の方法。
【請求項２８】
前記第１の基板は、複数の金属ルーティングラインの１つの層のみを含む、請求項２２〜２７のいずれか１項に記載の方法。
【請求項２９】
前記第１のボンディング層および前記第２のボンディング層は、酸化物、金属、およびシリコン材料のうち１つを含む、請求項２２〜２８のいずれか１項に記載の方法。
【請求項３０】
第１の基板に配置された少なくとも１つのルーティング層と、
第２の基板に配置されたデバイス層と、
前記第１の基板を前記第２の基板に結合させるボンディング層と、
Ｉ／Ｏバンプと、
前記Ｉ／Ｏバンプと前記第２の基板の側面とを接続する導電性構造体とを備え、
前記第１の基板は、前記少なくとも１つのルーティング層に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第２の基板は、前記第１の基板の厚さよりも小さい厚さを有する、構造体。
【請求項３１】
前記第２の基板の、前記第１の基板が結合されるのと反対側のヒートシンク側面にヒートシンクを有し、
前記Ｉ／Ｏバンプ、前記Ｖｓｓバンプ、および前記Ｖｃｃバンプは、前記第１の基板の、前記第２の基板に結合されるのと反対側のバンプ側面に設けられる、請求項３０に記載の構造体。
【請求項３２】
第１の基板に配置された少なくとも１つのルーティング層と、
第２の基板に配置されたデバイス層と、
前記第１の基板を前記第２の基板に結合させるボンディング層とを備え、
前記第１の基板は、前記少なくとも１つのルーティング層に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第２の基板は、前記第１の基板の厚さよりも小さい厚さを有し、
前記ボンディング層は、再結晶シード層を含み、
前記デバイス層は、前記再結晶シード層から成長された材料を含み、構造体。
【請求項３３】
前記少なくとも１つのルーティング層は、電力層、接地層、および信号ルーティング層のうち少なくとも１つを有し得る、請求項３０〜３２のいずれか一項に記載の構造体。
【請求項３４】
前記少なくとも１つのルーティング層は、前記デバイス層に配置されたＶｃｃ、Ｖｓｓ、およびＩ／Ｏのうち１つに導電的に結合される、請求項３０〜３３のいずれか一項に記載の構造体。
【請求項３５】
前記デバイス層は、前記第１の基板の材料とは異なる基板材料を有する、請求項３０〜３４のいずれか１項に記載の構造体。
【請求項３６】
前記第１の基板上に配置された第１のボンディング層および前記第２の基板上に配置された第２のボンディング層は、共に直接ボンディングされる、請求項３０〜３５のいずれか１項に記載の構造体。
【請求項３７】
前記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃのうち１つは、前記第１の基板に配置された複数のルーティング層に導電的に結合される、請求項３０〜３６のいずれか１項に記載の構造体。
【請求項３８】
前記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃの双方は、前記第１の基板に配置された複数のルーティング層に導電的に結合される、請求項３０〜３７のいずれか１項に記載の構造体。
【請求項３９】
ｍｉｍキャップは、前記第１の基板に配置される、請求項３８に記載の構造体。
【請求項４０】
前記第２の基板は、Ｉ／Ｏを含み、
Ｖｓｓは、前記第１の基板に配置された複数のルーティング層に導電的に結合され、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項３０〜３９のいずれか１項に記載の構造体。
【請求項４１】
前記第２の基板は、Ｉ／Ｏを含み、
Ｖｃｃは、前記第１の基板に配置された複数のルーティング層に導電的に結合され、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項３０〜４０のいずれか１項に記載の構造体。
【請求項４２】
前記第２の基板は、Ｉ／Ｏを含み、
ＶｃｃおよびＶｓｓは、前記第１の基板に配置された複数のルーティング層に導電的に結合され、
電力は、前記第１の基板上の複数のバンプにより供給される、請求項３０〜４１のいずれか１項に記載の構造体。
【請求項４３】
前記第１の基板は、Ｉ／Ｏ、Ｖｓｓ、およびＶｃｃを供給することが可能な複数のバンプを含み、
前記第２の基板は、信号ラインを含まない、請求項３０〜４２のいずれか１項に記載の構造体。
【請求項４４】
前記第２の基板は、ヒートシンクを含む、請求項４３に記載の構造体。
【請求項４５】
前記第１の基板は、長距離配線用の少なくとも１つのより広い信号ルーティングラインと、より低いＲＣとを含む、請求項３０〜４４のいずれか１項に記載の構造体。
【請求項４６】
前記第２の基板は、単結晶シリコン基板を有する、請求項３０〜４５のいずれか１項に記載の構造体。
【請求項４７】
前記第２の基板の複数のルーティングラインは、前記第１の基板の複数のルーティングラインよりも細く、
前記第１の基板に配置された前記複数のルーティングラインは、電力供給を提供することが可能である、請求項３０〜４６のいずれか１項に記載の構造体。
【請求項４８】
前記構造体は、デバイスを備え、
パッケージ基板は、前記デバイスに結合される、請求項３０〜４７のいずれか１項に記載の構造体。
【請求項４９】
ヒートシンクは、前記第１の基板および前記第２の基板のうち１つに結合される、請求項４８に記載の構造体。
【請求項５０】
前記第１の基板は、複数の金属ルーティングラインの１つの層のみを含む、請求項３０〜４９のいずれか１項に記載の構造体。
【請求項５１】
第１のボンディング層および第２のボンディング層は、酸化物、金属、およびシリコン材料のうち１つを含む、請求項３０〜５０のいずれか１項に記載の構造体。
【請求項５２】
前記パッケージ基板は、ＢＢＵＬパッケージ基板を含む、請求項４８に記載の構造体。
【請求項５３】
前記デバイス層は、ＣＰＵダイおよびメモリダイのうち少なくとも１つを更に有する、請求項３０〜５２のいずれか１項に記載の構造体。
【請求項５４】
前記構造体に通信可能に結合されたバスと、
前記バスに通信可能に結合されたｅＤＲＡＭとを含むシステムを更に備える、請求項３０〜５３のいずれか１項に記載の構造体。
【請求項５５】
前記構造体は、３Ｄモノリシックデバイスを備える、請求項３０〜５４のいずれか１項に記載の構造体。
【請求項５６】
構造体を形成する方法であって、
基板の第１の部分に複数のインターコネクト構造体を形成する段階と、
基板の第２の部分を形成する段階と、
前記基板の前記第２の部分において複数のデバイスを形成する段階とを備え、
前記第１の部分は、前記複数のインターコネクト構造体に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第２の部分は、前記第１の部分の厚さよりも小さい厚さを有し、
前記第２の部分は、再結晶シリコン材料を含み、
前記構造体は、
Ｉ／Ｏバンプと、
前記Ｉ／Ｏバンプと前記第２の部分の側面とを接続する導電性構造体と、
を備える、方法。
【請求項５７】
前記構造体は、前記第２の部分の、前記第１の部分と反対側のヒートシンク側面にヒートシンクを有し、
前記Ｉ／Ｏバンプ、前記Ｖｓｓバンプ、および前記Ｖｃｃバンプは、前記第１の部分の前記第２の部分と反対側のバンプ側面に設けられる、請求項５６に記載の方法。
【請求項５８】
構造体を形成する方法であって、
基板の第１の部分に複数のインターコネクト構造体を形成する段階と、
基板の第２の部分を形成する段階と、
前記基板の前記第２の部分において複数のデバイスを形成する段階とを備え、
前記第１の部分は、前記複数のインターコネクト構造体に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第２の部分は、前記第１の部分の厚さよりも小さい厚さを有し、
前記第２の部分は、再結晶シリコン材料を含み、
前記第１の部分および前記第２の部分は、ボンディング層を介してボンディングされ、
前記ボンディング層は、再結晶シード層を含み、
前記第２の部分は、前記再結晶シード層から成長する材料を含む、方法。
【請求項５９】
前記複数のインターコネクト構造体は、電力層、接地層および信号ルーティング層のうち少なくとも１つを含む、請求項５６〜５８のいずれか一項に記載の方法。
【請求項６０】
前記第２の部分は、固相結晶化処理および液相結晶化処理のうち１つにより形成される、請求項５６〜５９のいずれか一項に記載の方法。
【請求項６１】
基板の第１の部分に配置された複数のインターコネクト構造体と、
基板の第２の部分に配置された複数の回路素子と、
Ｉ／Ｏバンプと、
前記Ｉ／Ｏバンプと前記第２の部分の側面とを接続する導電性構造体と、を備え、
前記第１の部分は、前記複数のインターコネクト構造体に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第１の部分および前記第２の部分は、中間層により互いに分離され、
前記第２の部分は、前記第１の部分より小さい厚さを有する、構造体。
【請求項６２】
前記第２の部分の、前記第１の部分と反対側のヒートシンク側面にヒートシンクを備え、
前記Ｉ／Ｏバンプ、前記Ｖｓｓバンプ、および前記Ｖｃｃバンプは、前記第１の部分の、前記第２の部分と反対側のバンプ側面に設けられる、
請求項６１に記載の構造体。
【請求項６３】
前記中間層は、ボンディング層および再結晶シード層のうち１つを含む、請求項６１または６２に記載の構造体。
【請求項６４】
基板の第１の部分に配置された複数のインターコネクト構造体と、
基板の第２の部分に配置された複数の回路素子とを備え、
前記第１の部分は、前記複数のインターコネクト構造体に結合されたＶｓｓバンプおよびＶｃｃバンプを有し、
前記第１の部分および前記第２の部分は、中間層により互いに分離され、
前記第２の部分は、前記第１の部分より小さい厚さを有し、
前記中間層は、再結晶シード層を含み、
前記第２の部分は、前記再結晶シード層から成長された材料を含む、構造体。
【請求項６５】
前記第１の部分は、非アルファシリコン材料を含み、
前記第２の部分は、アルファシリコン材料を含む、請求項６１〜６４のいずれか一項に記載の構造体。
【請求項６６】
前記中間層は、約１０ｎｍ〜約２００ｎｍの厚さを含む、請求項６１〜６５のいずれか１項に記載の構造体。
【請求項６７】
前記基板は、小型電子ダイの一部を含む、請求項６１〜６６のいずれか１項に記載の構造体。
【請求項６８】
前記複数の回路素子は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサのうち１つを含む、請求項６１〜６７のいずれか１項に記載の構造体。
【請求項６９】
前記第１の部分は、前記第２の部分の下に電力ルーティングを含む、請求項６１〜６８のいずれか１項に記載の構造体。
【請求項７０】
前記第２の部分は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサを含む、請求項６１〜６９のいずれか１項に記載の構造体。
【請求項７１】
前記第１の部分は、金属の１つの層のみを含む、請求項６１〜７０のいずれか１項に記載の構造体。
【請求項７２】
前記第１の部分は、複数のルーティング層を含む、請求項６１〜７１のいずれか１項に記載の構造体。
【請求項７３】
前記第１の部分は、電源層、接地層、およびＩ／Ｏルーティング層のうち１つを含む、請求項６１〜７２のいずれか１項に記載の構造体。
【請求項７４】
前記第１の部分の複数のルーティング層は、前記第２の部分に配置された複数のルーティング層よりも細く、
前記第１の部分に配置された前記複数のルーティング層は、電力供給を提供することが可能である、請求項７３に記載の構造体。
【請求項７５】
前記第２の部分は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃのうち１つは、前記第１の部分に配置された前記複数のインターコネクト構造体に導電的に接続される、請求項６１〜７４のいずれか１項に記載の構造体。
【請求項７６】
前記第２の部分は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃの双方は、前記第１の部分に配置された前記複数のインターコネクト構造体に導電的に結合される、請求項６１〜７５のいずれか１項に記載の構造体。
【請求項７７】
前記第２の部分は、Ｉ／Ｏを含み、
Ｖｓｓは、前記第１の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給されることが可能である、請求項６１〜７６のいずれか１項に記載の構造体。
【請求項７８】
前記第２の部分は、Ｉ／Ｏを含み、
Ｖｃｃは、前記第１の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項６１〜７７のいずれか１項に記載の構造体。
【請求項７９】
前記第２の部分は、Ｉ／Ｏを含み、
ＶｃｃおよびＶｓｓは、前記第１の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
電力は、前記第１の部分上の複数のバンプにより供給される、請求項６１〜７８のいずれか１項に記載の構造体。
【請求項８０】
前記第１の部分は、Ｉ／Ｏを供給する複数のバンプを含み、
信号は、前記第２の部分に供給されない、請求項６１〜７９のいずれか１項に記載の構造体。
【請求項８１】
前記構造体は、デバイスを含み、
パッケージ基板は、前記デバイスに結合される、請求項６１〜８０のいずれか１項に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
小型電子パッケージング技術がより高いプロセッサ性能に向かって進歩すると、デバイス寸法は、継続して縮小する。デバイス内のインターコネクトルーティングは、特定のセルレイアウト設計の複数のビルディングブロックまたはセルを設計する場合に、限界要素になった。最終的なセルサイズに限界がある態様のうち１つは、インターコネクトルーティングの設計／配置における複数の限界によるものである。
【図面の簡単な説明】
【０００２】
本明細書は、特定の複数の実施形態を具体的に指摘し、明確に特許請求する特許請求の範囲をもって結論とするが、これらの実施形態の利点は、添付の図面と併せて読めば、以下の説明から容易に確認され得る。
【図１Ａ】様々な実施形態による複数の構造体の断面図を表す。
【図１Ｂ】様々な実施形態による複数の構造体の断面図を表す。
【図１Ｃ】様々な実施形態による複数の構造体の断面図を表す。
【図１Ｄ】様々な実施形態による複数の構造体の断面図を表す。
【図１Ｅ】様々な実施形態による複数の構造体の断面図を表す。
【図１Ｆ】様々な実施形態による複数の構造体の断面図を表す。
【図２Ａ】複数の実施形態による複数の構造体の断面図を表す。
【図２Ｂ】複数の実施形態による複数の構造体の断面図を表す。
【図３】複数の実施形態による構造体の断面図を表す。
【図４】複数の実施形態による構造体の断面図を表す。
【図５】複数の実施形態によるシステムの概略図を表す。
【発明を実施するための形態】
【０００３】
以下の詳細な説明において、例示により、複数の方法および複数の構造が実施され得る特定の複数の実施形態を示す添付の図面が参照される。これらの実施形態は、当業者が実施形態を実施することを可能にするべく、十分に詳細に説明される。異なってはいるが、様々な実施形態は、必ずしも相互に排他的ではないことを理解されたい。例えば、本明細書において一実施形態に関して説明される特定の特徴、構造体、または特性は、複数の実施形態の趣旨および範囲を逸脱することなく、他の複数の実施形態内に実装され得る。更に、開示される各実施形態内の個別の要素および配列は、複数の実施形態の趣旨および範囲を逸脱することなく変更され得ることを理解されたい。従って、以下の詳細な説明は、限定的意味に解釈されるべきではなく、複数の実施形態の範囲は、添付の特許請求の範囲のみにより規定され、特許請求の範囲が権利を与えられる均等物の完全な範囲と共に適切に解釈される。複数の図面において、同一の符号は、いくつかの図において、同一または類似の機能性を指し得る。
【０００４】
インターコネクト内デバイス構造体等、複数の小型電子構造体を形成し、使用する複数の方法および関連する複数の構造体が、説明される。これらの方法／構造体は、第１の基板においてデバイス層を形成する段階と、第２の基板において少なくとも１つのルーティング層を形成する段階と、その次に第１の基板を第２の基板と結合する段階とを備え、第１の基板は、第２の基板にボンディングされ得る。本明細書において開示される様々な実施形態の構造体は、複数の小型電子デバイスセルのレイアウトにおけるセルサイズの低減を可能にする。
【０００５】
図１Ａ〜１Ｄは、デバイス層の下に配置されたルーティング層等、複数のインターコネクト構造体を有するデバイス等の小型電子構造体を形成する複数の実施形態の断面図を例示する。一実施形態において、デバイス１００は、小型電子ダイおよび／または３Ｄモノリシックダイを備え得るが、例えば、第１の部分１０２および第２の部分１０６を備え得る。第１の部分１０２は、複数のルーティング層／インターコネクト構造体１０１を備え、一般に、複数の電力ルーティング構造体を備え得る。一実施形態において、第１の部分１０２は、複数の層のトランジスタ１０６を備えないことがある。一実施形態において、第１の部分１０２は、複数のコンデンサおよびインダクタを備え得る。第２の部分１０６は、トランジスタ、レジスタ、およびコンデンサ等、複数の回路素子を備え得る。第２の部分１０６は、層間誘電材料１１５、１１３、および例えば金属層１０９、１１１等、複数の金属層を備え得る。一実施形態において、第２の層１０６は、デバイス層を備え得る。一実施形態において、パッケージ基板は、デバイス１００に結合され得る。一実施形態においてヒートシンクが、デバイスに結合され得る。
【０００６】
デバイス１００の第１および第２の部分１０２、１０６は、中間部分１０４により互いに分離され得る。一実施形態において、中間部分１０４は、酸化物と酸化物、金属と金属、およびシリコンとシリコンのボンディング領域を備える領域等のボンディング層を備え得る。一実施形態において、中間部分１０４は、層転写され、互いにボンディングされた２つの層を備え得る。一実施形態において、第２の部分１０６は、再結晶部分を備え、アルファシリコン材料を含み得る。一実施形態において、第１の部分１０２は、単結晶シリコン材料または他の単結晶半導体材料を含み得る。一実施形態において、第１の部分１０２は、第２の部分１０６に配置されたルーティングラインよりも広い複数の長距離配線リソース用の少なくとも１つの信号ルーティングラインと、低いＲＣとを備え得る。一実施形態において、第２の部分１０６は、第１の部分１０２の高さよりも小さい高さを有し得る。
【０００７】
一実施形態において、複数のインターコネクト構造体１０１は、電力、接地、および信号インターコネクト構造体１０１のうち少なくとも１つを備え得る。一実施形態において、第２の部分１０６は、アルファシリコン材料を含み、第１の部分１０２は、非アルファシリコン材料を含み得る。一実施形態において、第２の部分１０６は、複数の回路素子を含み得る。一実施形態において、第１の部分１０２は、約３０ミクロン〜約７５０ミクロンの厚さ１１２を備え、第２の部分１０６は、約１〜約１０ミクロンの厚さ１１０を備え得る。一実施形態において、第２の部分は、トランジスタ、レジスタ、およびコンデンサ等の複数の回路素子を備え、第１の部分１０２は、第２の部分１０６の下に電力ルーティングを備える。一実施形態において、第１の部分１０２は、１つの層の金属のみを備える。一実施形態において、第１の部分１０２は、電源、接地、およびＩ／Ｏルーティングラインの１つを備える。一実施形態において、第２の部分１０６の複数のルーティングラインは、第１の部分１０２の複数のルーティングラインよりも細く、第１の部分１０２に配置された複数のルーティングラインの厚さは、電力供給を提供する。
【０００８】
一実施形態において、実質的に全ての電力および入力／出力（Ｉ／Ｏ）は、第２の部分１０６の上に配置された複数の導電性バンプインターコネクトを介して供給され得る。一実施形態において、Ｉ／Ｏバンプ１２４、Ｖｓｓバンプ１２２、およびＶｃｃバンプ１２６は、第２の部分１０６の上面に配置され得る（図１Ｂ）。一実施形態において、上面は、バンプ側面１２０を備え、これは、いくつかの場合においてＣ４バンプ側面を備え得る。一実施形態において、ＶｓｓおよびＶｃｃのうち１つは、第１の部分１０２に配置された複数のルーティング層に結合され得る。一実施形態において、ＶｓｓまたはＶｃｃのうち１つのみが、第２の部分１０６の下の第１の部分１０２に配置された複数のインターコネクト構造体／ルーティング層１０１に押し出され／導電的に結合され得るが、ＶｓｓまたはＶｃｃのうち他のものは、複数のルーティング層と結合されない。一実施形態において、ヒートシンク側面１２１は、バンプ側面１２０の反対側に配置され得る。
【０００９】
別の実施形態において、第２の部分１０６は、フロント部分１０６上の複数の導電性インターコネクト／バンプを介して供給される実質的に全ての電力およびＩ／Ｏを含み得る。Ｖｓｓ１２２およびＶｃｃ１２６の双方は、第１の部分１０２（図１Ｃ）に配置された複数の金属層／ルーティングインターコネクト構造体１２３、１２５に押し出され／結合され得る。一実施形態において、ｍｉｍキャップ（一実施形態において、２つの電気板およびその間の誘電材料を有する平行板コンデンサを備え得る）は、第１の部分１０２に配置され得る。また、複数のインダクタは、第１の部分１０２に含まれ得、第１の部分１０２は、複数のスパイラルインダクタ、複数の磁気材料を含む複数のインダクタ、ならびに一般に、デバイス層１０２の下に配置された複数の受動構造体を備え得る。別の実施形態において、Ｉ／ＯおよびＶｃｃは、パッケージ側面（図１Ｄ）を備え得る第２の部分１０６を介して供給され得る。Ｖｓｓ１２２は、第１の部分１０２に配置された複数のインターコネクト／ルーティング層１２３、１２５に押し出され／結合され得る。Ｖｓｓは、接地Ｖｓｓであってもよく、接地ヒートシンク１３０に接触する複数のバンプ／インターコネクト１２９により供給され得る。あるいは、ＶｓｓおよびＶｃｃは、相互に交換され、ヒートシンク１３０は、接地に代えて、Ｖｃｃ電位にあってもよい。
【００１０】
別の実施形態において、複数のＩ／Ｏ信号は、デバイス１００の１つの側の複数のバンプを介して供給され得、ＶｃｃおよびＶｓｓ電力は、デバイス１００の他の側の複数のバンプを介して供給され得る（図１Ｅ）。例えば、Ｉ／Ｏバンプ１２４は、第２の部分１０６の上に配置されてもよく、Ｖｃｃ１２６およびＶｓｓ１２２は、第１の部分１０２の上に配置されてもよい。電力は、第１の基板１０２の上の複数のバンプにより供給され得る。別の実施形態において、第１の部分１０２の上の複数のバンプは、Ｉ／Ｏ１２４、Ｖｓｓ１２２、およびＶｃｃ、１２６を供給し得る（図１Ｆ）。Ｉ／Ｏ、（第２の部分の側面を備え得る）ＶｓｓおよびＶｃｃの反対側には、信号は供給されず、この反対側は、ヒートシンクを備え得る。一実施形態において、Ｉ／Ｏは、導電性構造体１３３により第１の部分に結合され、第２の部分１０６は、ヒートシンク側面１２１を備え得る。
【００１１】
図２Ａ〜２Ｂは、デバイスの下に位置する複数のルーティングインターコネクト構造体を備えるデバイスを形成する方法を図示する。一実施形態において、第１の基板２０２は、例えばルーティングライン２０１等、複数の導電性インターコネクトライン２０１を備え得る。一実施形態において、第１の基板２０２は、第１のボンディング層２１４を備え得る。一実施形態において、第１の基板２０２は、複数のインターコネクト／ルーティング構造体２０１を形成する任意の適切な材料を備え得る。一実施形態において、第１の基板２０２は、絶縁体材料上のシリコン、非シリコン材料、単結晶シリコン材料、およびポリシリコン材料を含み得る。
【００１２】
第２の基板２４０は、デバイス層２０６、注入層、例えばドナー部分２１０を備え得る劈開層２０７、第２のボンディング層２１２を備え得る。一実施形態において、第２の基板２４０は、単結晶シリコン材料を備え得る。
【００１３】
デバイス層２０６は、例えばコンデンサ、トランジスタ、およびレジスタ等の複数の回路素子を備え得る。他の複数の実施形態において、デバイス層２０６は、複数の回路素子を備えないことがあるが、その後に複数の回路素子を内部に形成するべく用いられ得る材料を含み得る。第１のボンディング層２１４が第２のボンディング層２１２にボンディングされ得る、転写層処理２２０が用いられ得る。一実施形態において、第２のボンディング層２１２は、第１の基板２０２の第１のボンディング層２１４にボンディングされ得る任意のタイプの材料を含み得る。一実施形態において、ボンディング層２１２、２１４は、化学蒸着（ＣＶＤ）誘電材料、または熱成長酸化物もしくは窒化材料等の誘電材料を含み得る。一実施形態において、層転写処理２２０は、例えば、酸化物と酸化物との、もしくは金属と金属とのボンディング処理、またはシリコンとシリコンとのボンディング処理を含み、これらの処理は、第１の基板２０２をデバイス層２０６にボンディングするべく使用され得る。一実施形態において、ボンディングは、第１のボンディング層と第２のボンディング層との間の水素ボンディングを含み得る。
【００１４】
一実施形態において、第２のボンディング層２１２は、デバイス層２０６の上に直接に配置され、層転写処理の後に、デバイス層２０６は、第１のボンディング層２１４の上に直接に配置され得る。ドナー部分２１０は、劈開層２０７において劈開され、デバイス構造体２００の下にインターコネクトを形成し得、複数のインターコネクト／ルーティング層２０１は、第１の基板２０２に配置される（図２Ｂ）。一実施形態において、第１の基板２０２の複数のインターコネクト／ルーティング層２０１は、中間層／領域２０４によりデバイス層から分離され、複数のインターコネクト／ルーティング層２０１は、遠近に応じて、第２の基板２０６の複数のデバイス特徴の上方または下方に配置されるものとしてみなし得る。
【００１５】
一実施形態において、劈開層２０７は、水素またはヘリウムイオン注入層等のイオン注入層を備え、いくつかの場合に、デバイス層２０６から劈開／分離され得、ドナー部分２１０は、第２の基板２４０から除去され得る。また、ドナー部分２１０は、除去を容易にするべく、多孔質シリコンまたは他の機械的に弱い複数の界面層を用いて除去され得、および／またはエッチバック処理が使用され得る。転写されるデバイス層２０６を可能にする任意の適切な処理が、用いられ得る。一実施形態において、第１のボンディング層および第２のボンディング層２１２、２１４は、中間層２０４を備え得、中間層２０４は、いくつかの場合に約１０ｎｍ〜約２００ｎｍの厚さを有し得、デバイス層２０６と第１の基板２０２との間に配置された層／領域を備え、領域／層２０４は、層転写処理を使用して互いにボンディングされた２つの層を備える。
【００１６】
一実施形態において、複数の回路素子は、デバイス層２０６を第１の基板２００にボンディングし、ドナー部分２１０を除去した後に形成され得る。複数の回路要素は、例えば、トランジスタ構造体２０５等のプロセッサダイにおいて用いる論理回路、または特定の実施形態によるその他の好適なデバイス回路を備え得る。複数の金属化層２０９、２１１および絶縁材料２１３、２１５は、デバイス層２０６、ならびに複数の金属層／インターコネクトを複数の外部デバイスに結合し得る導電性接点／バンプに含まれ得る。一実施形態において、複数のバンプは、銅を含み得る。一実施形態において、複数の導電性インターコネクト２１９は、電気的に形成され、例えばトランジスタ２０５等の複数の回路素子を、第１の基板２０１のルーティングライン２０１に物理的に結合し得る。
【００１７】
図３は、デバイス構造体３６０の下のインターコネクトの別の実施形態を図示する。第１の部分３０２は、例えば図２Ｂと同様に、複数のルーティング層／インターコネクト構造体を備え得る。第１の部分３０２は、例えば、トランジスタ／デバイスの層等、他のタイプの回路素子を備えないことがある。第２の部分３０６は、初期的に無結晶シリコン材料３２１を含み得る。第２の部分３０６は、複数の開口３２７を備え得る複数の酸化物構造体３０４を備え得る。複数の開口３２７は、単結晶区域３２５が第１の部分３０２の材料の下の材料からシードされ、第２の部分３０６内にデバイス層３０６を形成する再結晶処理３２８を可能にし得る。
【００１８】
このように、第２の部分３０６は、所望の厚さに成長し、その次にトランジスタ、コンデンサ等の複数の回路素子を形成するべく用いられ、例えば図２Ｂのデバイス層２０６に相似し得る。実施形態において、酸化物層３０４は、デバイス構造体３６０の下のインターコネクトの第１の部分３０２と第２の部分３０６との間に中間層３０４を備え得る。一実施形態において、複数のシード３２５の複数の部分は、中間層３０４の一部を備え得る。
【００１９】
本明細書に含まれる複数のデバイス構造体の下のインターコネクトの複数の実施形態は、例えば様々なパッケージ構造体と結合され、ダイ等の小型電子デバイスと、複数のパッケージ構造体が結合され得る次のレベルのコンポーネント（例えば、回路基板）との間の電気通信を提供することが可能な任意の好適なタイプのパッケージ構造体を備え得る。別の実施形態において、本明細書における複数のパッケージ構造体は、ダイと、下部ＩＣパッケージに結合された上部集積回路（ＩＣ）パッケージとの間の電気通信を提供することが可能な任意の好適なタイプのパッケージ構造体を備え得る。
【００２０】
本明細書の様々な図面におけるデバイスは、例えば、シリコン論理ダイもしくはメモリダイ、または任意のタイプの好適な小型電子デバイス／ダイを備え、パッケージ構造体のバックサイドまたはフロントサイドに配置され得る。いくつかの実施形態において、パッケージ構造体は、複数のダイを更に備え得、複数のダイは、具体的な実施形態に応じて互いに積層され得る。いくつかの場合において、ダイは、フロントサイド、バックサイド、または複数のパッケージ構造体のフロントおよびバックサイドの上／いくつかの組み合わせで位置付けられ／取り付けられ／埋め込まれ得る。一実施形態において、ダイは、複数の実施形態のパッケージ構造体に部分的または完全に埋め込まれ得る。
【００２１】
いくつかの場合に、本明細書に含まれる複数のデバイス構造体の下のインターコネクトの様々な実施形態は、少なくとも４０パーセントのセルサイズ低減を促進する。複数のルーティング層をデバイス層およびセルレイアウトの下に位置付けることにより、セルのフットプリントは、縮小することを可能にされ得る。電力接地および複数の信号ルーティング層は、トランジスタの下等、複数のデバイス要素の下に移動され得る。単結晶シリコンは、層転写処理を使用することによりデバイス製造に用いられ得る。
【００２２】
ここで図４を参照すると、コンピューティングシステム４００の実施形態が、例示される。システム４００は、メインボード４１０または他の回路基板上に配置されたいくつかのコンポーネントを含む。メインボード４１０は、第１の側面４１２および対向する第２の側面４１４を含み、様々なコンポーネントが、第１および第２の側面４１２、４１４のいずれかまたは双方に配置され得る。例示される実施形態において、コンピューティングシステム４００は、メインボードの第１の側面４１２に配置されたパッケージ構造体４４０（例えば、図１Ｅのパッケージ構造体１２０に類似し得る）を含み、パッケージ構造体４４０は、本明細書において説明される複数の導電性インターコネクト構造体の実施形態のいずれかを備え得る。
【００２３】
システム４００は、例えば、携帯式もしくはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットトップコンピュータ等）等、任意のタイプのコンピューティングシステムを備え得る。しかし、開示される複数の実施形態は、携帯式および他の複数のモバイルコンピューティングデバイスに限定されず、これらの実施形態は、デスクトップコンピュータおよびサーバ等、他のタイプの複数のコンピューティングシステムに用途を見出し得る。
【００２４】
メインボード４１０は、ボード上に配置された様々なコンポーネントのうち１または複数の間の電気通信を提供することが可能な任意の好適なタイプの回路基板または他の基板を備え得る。一実施形態において、例えばメインボード４１０は、誘電材料層により互いに分離され、電気的導電性バイアスによりインターコネクトされた複数の金属層を備えるプリント回路基板（ＰＣＢ）を備える。複数の金属層のうち１または複数は、おそらくは他の複数の金属層と共に複数のボード４１０と結合された複数のコンポーネントの間の電気信号をルーティングするべく所望の回路パターンで形成され得る。しかし、開示される複数の実施形態は、上述のＰＣＢに限定されず、更に、メインボード４１０は、その他の好適な基板を備え得ることを理解されたい。
【００２５】
パッケージ構造体４４０に加えて、１または複数の更なるコンポーネントが、メインボード４１０の側面４１２、４１４のうち１つまたは双方に配置され得る。例として、複数の図面に示されるように、複数のコンポーネント４０１ａは、メインボード４１０の第１の側面４１２に配置され得、複数のコンポーネント４０１ｂは、メインボードの対向する側面４１４に配置され得る。メインボード４１０の上に配置され得る複数の更なるコンポーネントとしては、他のＩＣデバイス（例えば、処理デバイス、メモリデバイス、信号処理デバイス、無線通信デバイス、グラフィックスコントローラ、および／またはドライバ、オーディオプロセッサ、および／もしくはコントローラ等）、電力供給コンポーネント（例えば、電圧調整器および／もしくは他の電力管理デバイス、バッテリ等の電源、および／またはコンデンサ等の受動デバイス）、および１または複数のユーザインターフェースデバイス（例えば、オーディオ入力デバイス、オーディオ出力デバイス、タッチスクリーンディスプレイ等のキーパッドもしくは他のデータエントリデバイス、および／またはグラフィックスディスプレイ等）、ならびにこれらおよび／または他のデバイスの任意の組み合わせが、挙げられる。
【００２６】
一実施形態において、コンピューティングシステム４００は、放射線遮蔽材を含む。更なる実施形態において、コンピューティングシステム４００は、冷却ソリューションを含む。なおも別の実施形態において、コンピューティングシステム４００は、アンテナを含む。なおも更なる実施形態において、アセンブリ４００は、ハウジングまたはケース内に配置され得る。メインボード４１０がハウジング内に配置される場合、コンピュータシステム４００の複数のコンポーネント、例えば、ディスプレイもしくはキーパッド等のユーザインターフェースデバイス、および／またはバッテリ等の電源のうちいくつかは、メインボード４１０（および／またはこのボード上に配置されたコンポーネント）と電気的に結合され得るが、ハウジングと機械的に連結され得る。
【００２７】
図５は、一実施形態によるコンピュータシステム５００の概略図である。図示されるコンピュータシステム５００（電子システム５００とも呼ばれる）は、本開示において記載されるいくつかの開示される実施形態およびそれらの均等物のいずれかを含む、パッケージ構造体／導電性インターコネクト材料を実施／包含し得る。コンピュータシステム５００は、ネットブックコンピュータ等のモバイルデバイスであってもよい。コンピュータシステム５００は、ワイヤレススマートフォン等のモバイルデバイスであってもよい。コンピュータシステム５００は、デスクトップコンピュータであってもよい。コンピュータシステム５００は、携帯式リーダであってもよい。コンピュータシステム５００は、自動車に統合されてもよい。コンピュータシステム５００は、テレビに統合されてもよい。
【００２８】
一実施形態において、電子システム５００は、電子システム５００の様々なコンポーネントを電気的に結合するシステムバス５２０を含むコンピュータシステムである。システムバス５２０は、シングルバス、または様々な実施形態による複数のバスの任意の組み合わせである。電子システム５００は、電力を集積回路５１０に提供する電圧源５３０を含む。いくつかの実施形態において、電圧源５３０は、システムバス５２０を介して集積回路５１０に電流を供給する。
【００２９】
集積回路５１０は、システムバス５２０に電気的に通信可能に結合され、本明細書に含まれる様々な実施形態のパッケージ／デバイスを含む一実施形態による任意の回路、または複数の回路の組み合わせを含む。一実施形態において、集積回路５１０は、本明細書の複数の実施形態による任意のタイプの複数のパッケージング構造体を含み得る、プロセッサ５１２を含む。本明細書において用いられるように、プロセッサ５１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサ、または別のプロセッサ等、任意のタイプの回路を意味し得るが、これらに限定されない。一実施形態において、プロセッサ５１２は、本明細書において開示される複数のパッケージ構造体の実施形態のいずれかを含む。一実施形態において、複数のＳＲＡＭ実施形態は、プロセッサの複数のメモリキャッシュに見出される。
【００３０】
集積回路５１０に含まれ得る他のタイプの複数の回路は、携帯電話、スマートフォン、ページャ、携帯式コンピュータ、双方向無線機、および類似の電子システム等の複数の無線デバイスにおいて用いる通信回路５１４等、カスタム回路または特定用途向け集積回路（ＡＳＩＣ）である。一実施形態において、プロセッサ５１２は、スタティックランダムアクセスメモリ（ＳＲＡＭ）等のオンダイメモリ５１６を含む。一実施形態において、プロセッサ５１２は、エンベデッドダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）等のエンベデッドオンダイメモリ５１６を含む。
【００３１】
一実施形態において、集積回路５１０は、後続の集積回路５１１を用いて補完される。一実施形態において、デュアル集積回路５１１は、ｅＤＲＡＭ等のエンベデッドオンダイメモリ５１７を含む。デュアル集積回路５１１は、ＲＦＩＣデュアルプロセッサ５１３およびデュアル通信回路５１５、ならびにＳＲＡＭ等のデュアルオンダイメモリ５１７を含む。デュアル通信回路５１５は、ＲＦ処理をするように構成され得る。
【００３２】
少なくとも１つの受動デバイス５８０は、後続の集積回路５１１に結合される。一実施形態において、電子システム５００は、ＲＡＭの形態のメインメモリ５４２、１または複数のハードドライブ５４４、および／またはディスケット、コンパクトディスク（ＣＤ）、デジタル可変ディスク（ＤＶＤ）、フラッシュメモリドライブ等のリムーバブルメディア５４６、当技術分野で既知の他のリムーバブルメディアを処理する１または複数のドライブ等、特定の実施形態に好適な１または複数のメモリ要素を同様に含み得る、外部メモリ５４０も含む。また、外部メモリ５４０は、エンベデッドメモリ５４８であってもよい。一実施形態において、電子システム５００は、ディスプレイデバイス５５０およびオーディオ出力部５６０も含む。一実施形態において、電子システム５００は、キーボード、マウス、タッチパッド、キーパッド、トラックボール、ゲームコントローラ、マイク、音声認識デバイス、情報を電子システム５００に入力するその他の入力デバイスであり得るコントローラ５７０等の入力デバイスを含む。一実施形態において、入力デバイス５７０は、カメラを含む。一実施形態において、入力デバイス５７０は、デジタルサウンドレコーダを含む。一実施形態において、入力デバイス５７０は、カメラおよびデジタルサウンドレコーダを含む。
【００３３】
上述の説明は、複数の実施形態の方法において用いられ得る特定の段階および材料を指定したが、当業者は、多くの変形形態および代替形態が行われ得ることを理解するであろう。従って、全てのそのような変形形態、改変形態、代替形態、および追加の形態が、添付の特許請求の範囲により規定される複数の実施形態の趣旨および範囲内に包含されるものとみなされることが企図される。更に、本明細書において提供される複数の図面は、実施形態の実施に関する例示的な複数の小型電子デバイス、および関連するパッケージ構造体の一部のみを例示する。従って、実施形態は、本明細書において説明される構造体に限定されない。
［項目１］
構造体を形成する方法であって、
第１の基板において少なくとも１つのルーティング層を形成する段階と、
第２の基板においてデバイス層を形成する段階と、
上記第１の基板を上記第２の基板と結合させる段階とを備え、
上記第１の基板は、上記第２の基板にボンディングされる、方法。
［項目２］
セルサイズは、約４０パーセント低減されることを備える、項目１に記載の方法。
［項目３］
上記ルーティング層は、電力層、接地層および信号ルーティング層のうち少なくとも１つを含み得る、項目１または２に記載の方法。
［項目４］
上記少なくとも１つのルーティング層は、Ｖｃｃ、Ｖｓｓ、およびＩ／Ｏ供給構造体のうち１つを含む、項目１〜３のいずれか１項に記載の方法。
［項目５］
上記デバイス層は、上記第２の基板において形成され、上記少なくとも１つのルーティング層は、上記第１の基板において形成される、項目１〜４のいずれか１項に記載の方法。
［項目６］
上記第１の基板および上記第２の基板は、転写され、互いにボンディングされる層である、項目１〜５のいずれか１項に記載の方法。
［項目７］
上記第１の基板上に配置された第１のボンディング層および上記第２の基板上に配置された第２のボンディング層は、共に直接ボンディングされる、項目６に記載の方法。
［項目８］
上記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃのうち１つは、上記第１の基板に配置された上記少なくとも１つのルーティング層に結合される、項目１〜７のいずれか１項に記載の方法。
［項目９］
上記第２の基板は、実質的に全ての電力バンプおよびＩ／Ｏバンプを含み、
ＶｓｓおよびＶｃｃの双方は、上記第１の基板における上記ルーティング層に結合される、項目１〜８のいずれか１項に記載の方法。
［項目１０］
ｍｉｍキャップは、上記第１の基板において形成される、項目９に記載の方法。
［項目１１］
上記第２の基板は、Ｉ／ＯバンプおよびＶｃｃバンプを含み、
Ｖｓｓは、上記第１の基板における上記少なくとも１つのルーティング層に結合され、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給される、項目１〜１０のいずれか１項に記載の方法。
［項目１２］
上記第２の基板は、Ｉ／ＯバンプおよびＶｓｓバンプを含み、
Ｖｃｃは、上記第１の基板に配置された上記少なくとも１つのルーティング層に結合され、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、項目１〜１１のいずれか１項に記載の方法。
［項目１３］
上記第２の基板は、Ｉ／Ｏバンプを含み、
ＶｃｃおよびＶｓｓは、上記第１の基板に配置された上記少なくとも１つのルーティング層に結合され、
電力は、上記第２の基板上の複数のバンプにより供給される、項目１〜１２のいずれか１項に記載の方法。
［項目１４］
上記第１の基板は、Ｉ／Ｏ、ＶｓｓおよびＶｃｃを供給する複数のバンプを含み、
上記第２の基板には、信号は供給されない、項目１〜１３のいずれか１項に記載の方法。
［項目１５］
ヒートシンクは、上記第１の基板に結合される、項目１４に記載の方法。
［項目１６］
上記第１の基板は、上記第２の基板のルーティングラインよりも広い長距離配線リソース用の少なくとも１つの信号ルーティングラインと、低いＲＣとを含む、項目１〜１５のいずれか１項に記載の方法。
［項目１７］
上記第２の基板は、上記第１の基板の厚さよりも小さい厚さを含む、項目１〜１６のいずれか１項に記載の方法。
［項目１８］
上記第２の基板は、単結晶を含む、項目１〜１７のいずれか１項に記載の方法。
［項目１９］
上記第２の基板の複数のルーティングラインは、上記第１の基板の複数のルーティングラインよりも細く、
上記第１の基板に配置された上記複数のルーティングラインの厚さは、電力供給を提供する、項目１〜１８のいずれか１項に記載の方法。
［項目２０］
上記構造体は、デバイスを含み、
パッケージ基板は、上記デバイスに結合される、項目１〜１９のいずれか１項に記載の方法。
［項目２１］
ヒートシンクは、上記第１の基板および上記第２の基板のうち１つに結合される、項目２０に記載の方法。
［項目２２］
パッケージ構造体を形成する方法であって、
第１の基板のデバイス層上に第１のボンディング層を形成する段階と、
第２の基板上に第２のボンディング層を形成する段階と、
上記第１のボンディング層を上記第２のボンディング層とボンディングする段階とを備え、
上記第１の基板は、少なくとも１つのルーティング層を含む、方法。
［項目２３］
上記第２の基板のドナー部分は、上記第２の基板から劈開される、項目２２に記載の方法。
［項目２４］
複数の回路素子は、上記第１のボンディング層を上記第２のボンディング層にボンディングした後、上記デバイス層において形成される、項目２２または２３に記載の方法。
［項目２５］
上記第１の基板は、層転写処理を用いることにより、上記第２の基板にボンディングされる、項目２２〜２４のいずれか１項に記載の方法。
［項目２６］
上記第１の基板は、複数の金属ルーティングラインの１つの層のみを含む、項目２２〜２５のいずれか１項に記載の方法。
［項目２７］
上記第１のボンディング層および上記第２のボンディング層は、酸化物、金属、およびシリコン材料のうち１つを含む、項目２２〜２６のいずれか１項に記載の方法。
［項目２８］
第１の基板に配置された少なくとも１つのルーティング層と、
第２の基板に配置されたデバイス層と、
上記第１の基板を上記第２の基板に結合させるボンディング層とを備える、構造体。
［項目２９］
上記少なくとも１つのルーティング層は、電力層、接地層、および信号ルーティング層のうち少なくとも１つを有し得る、項目２８に記載の構造体。
［項目３０］
上記少なくとも１つのルーティング層は、上記デバイス層に配置されたＶｃｃ、Ｖｓｓ、およびＩ／Ｏのうち１つに導電的に結合される、項目２８または２９に記載の構造体。
［項目３１］
上記デバイス層は、上記第１の基板の材料とは異なる基板材料を有する、項目２８〜３０のいずれか１項に記載の構造体。
［項目３２］
上記第１の基板上に配置された第１のボンディング層および上記第２の基板上に配置された第２のボンディング層は、共に直接ボンディングされる、項目２８〜３１のいずれか１項に記載の構造体。
［項目３３］
上記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃのうち１つは、上記第１の基板に配置された複数のルーティング層に導電的に結合される、項目２８〜３２のいずれか１項に記載の構造体。
［項目３４］
上記第２の基板は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃの双方は、上記第１の基板に配置された複数のルーティング層に導電的に結合される、項目２８〜３３のいずれか１項に記載の構造体。
［項目３５］
ｍｉｍキャップは、上記第１の基板に配置される、項目３４に記載の構造体。
［項目３６］
上記第２の基板は、Ｉ／ＯおよびＶｃｃを含み、
Ｖｓｓは、上記第１の基板に配置された複数のルーティング層に導電的に結合され、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給される、項目２８〜３５のいずれか１項に記載の構造体。
［項目３７］
上記第２の基板は、Ｉ／ＯおよびＶｓｓを含み、
Ｖｃｃは、上記第１の基板に配置された複数のルーティング層に導電的に結合され、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、項目２８〜３６のいずれか１項に記載の構造体。
［項目３８］
上記第２の基板は、Ｉ／Ｏを含み、
ＶｃｃおよびＶｓｓは、上記第１の基板に配置された複数のルーティング層に導電的に結合され、
電力は、上記第１の基板上の複数のバンプにより供給される、項目２８〜３７のいずれか１項に記載の構造体。
［項目３９］
上記第１の基板は、Ｉ／Ｏ、Ｖｓｓ、およびＶｃｃを供給することが可能な複数のバンプを含み、
上記第２の基板は、信号ラインを含まない、項目２８〜３８のいずれか１項に記載の構造体。
［項目４０］
上記第２の基板は、ヒートシンクを含む、項目３９に記載の構造体。
［項目４１］
上記第１の基板は、長距離配線用の少なくとも１つのより広い信号ルーティングラインと、より低いＲＣとを含む、項目２８〜４０のいずれか１項に記載の構造体。
［項目４２］
上記第２の基板は、上記第１の基板の厚さよりも小さい厚さを有する、項目２８〜４１のいずれか１項に記載の構造体。
［項目４３］
上記第２の基板は、単結晶シリコン基板を有する、項目２８〜４２のいずれか１項に記載の構造体。
［項目４４］
上記第２の基板の複数のルーティングラインは、上記第１の基板の複数のルーティングラインよりも細く、
上記第１の基板に配置された上記複数のルーティングラインは、電力供給を提供することが可能である、項目２８〜４３のいずれか１項に記載の構造体。
［項目４５］
上記構造体は、デバイスを備え、
パッケージ基板は、上記デバイスに結合される、項目２８〜４４のいずれか１項に記載の構造体。
［項目４６］
ヒートシンクは、上記第１の基板および上記第２の基板のうち１つに結合される、項目４５に記載の構造体。
［項目４７］
上記第１の基板は、複数の金属ルーティングラインの１つの層のみを含む、項目２８〜４６のいずれか１項に記載の構造体。
［項目４８］
第１のボンディング層および第２のボンディング層は、酸化物、金属、およびシリコン材料のうち１つを含む、項目２８〜４７のいずれか１項に記載の構造体。
［項目４９］
上記パッケージ基板は、ＢＢＵＬパッケージ基板を含む、項目４５に記載の構造体。
［項目５０］
上記デバイス層は、ＣＰＵダイおよびメモリダイのうち少なくとも１つを更に有する、項目２８〜４９のいずれか１項に記載の構造体。
［項目５１］
上記構造体に通信可能に結合されたバスと、
上記バスに通信可能に結合されたｅＤＲＡＭとを含むシステムを更に備える、項目２８〜５０のいずれか１項に記載の構造体。
［項目５２］
上記構造体は、３Ｄモノリシックデバイスを備える、項目２８〜５１のいずれか１項に記載の構造体。
［項目５３］
構造体を形成する方法であって、
基板の第１の部分に複数のインターコネクト構造体を形成する段階と、
基板の第２の部分を形成する段階と、
上記基板の上記第２の部分において複数のデバイスを形成する段階とを備え、
上記第２の部分は、再結晶シリコン材料を含む、方法。
［項目５４］
上記複数のインターコネクト構造体は、電力層、接地層および信号ルーティング層のうち少なくとも１つを含む、項目５３に記載の方法。
［項目５５］
上記第２の部分は、固相結晶化処理および液相結晶化処理のうち１つにより形成される、項目５４に記載の方法。
［項目５６］
基板の第１の部分に配置された複数のインターコネクト構造体と、
基板の第２の部分に配置された複数の回路素子とを備え、
上記第１の部分および上記第２の部分は、中間層により互いに分離される、構造体。
［項目５７］
上記中間層は、ボンディング層および再結晶シード層のうち１つを含む、項目５６に記載の構造体。
［項目５８］
上記第１の部分は、非アルファシリコン材料を含み、
上記第２の部分は、アルファシリコン材料を含む、項目５６または５７に記載の構造体。
［項目５９］
上記中間層は、約１０ｎｍ〜約２００ｎｍの厚さを含む、項目５６〜５８のいずれか１項に記載の構造体。
［項目６０］
上記基板は、小型電子ダイの一部を含む、項目５６〜５９のいずれか１項に記載の構造体。
［項目６１］
上記複数の回路素子は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサのうち１つを含む、項目５６〜６０のいずれか１項に記載の構造体。
［項目６２］
上記第１の部分は、上記第２の部分の下に電力ルーティングを含む、項目５６〜６１のいずれか１項に記載の構造体。
［項目６３］
上記第２の部分は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサを含む、項目５６〜６２のいずれか１項に記載の構造体。
［項目６４］
上記第１の部分は、金属の１つの層のみを含む、項目５６〜６３のいずれか１項に記載の構造体。
［項目６５］
上記第１の部分は、複数のルーティング層を含む、項目５６〜６４のいずれか１項に記載の構造体。
［項目６６］
上記第１の部分は、電源層、接地層、およびＩ／Ｏルーティング層のうち１つを含む、項目５６〜６５のいずれか１項に記載の構造体。
［項目６７］
上記第１の部分の複数のルーティング層は、上記第２の部分に配置された複数のルーティング層よりも細く、
上記第１の部分に配置された上記複数のルーティング層は、電力供給を提供することが可能である、項目６６に記載の構造体。
［項目６８］
上記第２の部分は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃのうち１つは、上記第１の部分に配置された上記複数のインターコネクト構造体に導電的に接続される、項目５６〜６７のいずれか１項に記載の構造体。
［項目６９］
上記第２の部分は、実質的に全ての電力インターコネクトおよびＩ／Ｏ導電性インターコネクトを含み、
ＶｓｓおよびＶｃｃの双方は、上記第１の部分に配置された上記複数のインターコネクト構造体に導電的に結合される、項目５６〜６８のいずれか１項に記載の構造体。
［項目７０］
上記第２の部分は、Ｉ／ＯおよびＶｃｃを含み、
Ｖｓｓは、上記第１の部分に配置された上記複数のインターコネクト構造体に導電的に結合され、
Ｖｓｓは、接地されたヒートシンクに接触する複数のバンプにより供給されることが可能である、項目５６〜６９のいずれか１項に記載の構造体。
［項目７１］
上記第２の部分は、Ｉ／ＯおよびＶｓｓを含み、
Ｖｃｃは、上記第１の部分に配置された上記複数のインターコネクト構造体に導電的に結合され、
Ｖｃｃは、接地されたヒートシンクに接触する複数のバンプにより供給される、項目５６〜７０のいずれか１項に記載の構造体。
［項目７２］
上記第２の部分は、Ｉ／Ｏを含み、
ＶｃｃおよびＶｓｓは、上記第１の部分に配置された上記複数のインターコネクト構造体に導電的に結合され、
電力は、上記第１の部分上の複数のバンプにより供給される、項目５６〜７１のいずれか１項に記載の構造体。
［項目７３］
上記第１の部分は、Ｉ／Ｏ、Ｖｓｓ、およびＶｃｃを供給する複数のバンプを含み、
信号は、上記第２の部分に供給されない、項目５６〜７２のいずれか１項に記載の構造体。
［項目７４］
上記構造体は、デバイスを含み、
パッケージ基板は、上記デバイスに結合される、項目５６〜７３のいずれか１項に記載の構造体。
【図１Ａ】
0006541270.tif 000002
【図１Ｂ】
0006541270.tif 000003
【図１Ｃ】
0006541270.tif 000004
【図１Ｄ】
0006541270.tif 000005
【図１Ｅ】
0006541270.tif 000006
【図１Ｆ】
0006541270.tif 000007
【図２Ａ】
0006541270.tif 000008
【図２Ｂ】
0006541270.tif 000009
【図３】
0006541270.tif 000010
【図４】
0006541270.tif 000011
【図５】
0006541270.tif 000012