(57)【特許請求の範囲】
【請求項１】
半導体層から構成される下部電極と、
前記下部電極と対向する第１上部電極と、
前記下部電極と対向し、かつ、前記第１上部電極と離間して設けられた第２上部電極と、
を備える容量素子を含む、半導体装置であって、
前記容量素子は、第１周波数信号が印加された場合の静電容量値と比較して、前記第１周波数信号よりも周波数の高い第２周波数信号が印加された場合の静電容量値が小さくなる周波数依存性を有しており、
前記第１上部電極は、前記半導体層の上方に形成された第１配線層に形成され、
前記第２上部電極は、前記第１配線層に形成され、
前記第１配線層には、
第１方向に延在する第１配線と、
前記第１方向に延在し、かつ、前記第１配線と離間した第２配線と、
が形成され、
前記第１上部電極は、前記第１配線と接続され、
前記第２上部電極は、前記第２配線と接続されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体層には、導電型不純物が導入されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１周波数信号が印加される場合、
前記容量素子の静電容量値は、
前記下部電極と前記第１上部電極との間の第１静電容量値と、
前記下部電極と前記第２上部電極との間の第２静電容量値と、
前記第１上部電極と前記第２上部電極との間の第３静電容量値と、
から構成され、
前記第２周波数信号が印加される場合、
前記容量素子の静電容量は、前記第３静電容量値から構成される、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体層の上方には、複数の配線層が形成され、
前記第１配線層は、前記複数の配線層のうちの最下層である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体層の上方には、複数の配線層が形成され、
前記第１配線層は、前記複数の配線層のうちの中間層である、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体層の上方には、複数の配線層が形成され、
前記第１配線層は、前記複数の配線層のうちの最上層である、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
平面視において、
前記第１上部電極は、前記第２上部電極と対向する第１対向辺を有し、
前記第２上部電極は、前記第１上部電極と対向する第２対向辺を有し、
前記第１対向辺の長さは、前記第２対向辺の長さとは異なる、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１対向辺の長さは、前記第２対向辺の長さよりも小さい、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１配線は、信号線であり、
前記第２配線は、グランド線である、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１上部電極の平面積は、前記第２上部電極の平面積よりも小さい、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２上部電極には、複数の開口部が形成されている、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第１配線層には、
前記第１方向に延在する前記第１配線と、
前記第１方向に延在し、かつ、前記第１配線と離間した前記第２配線と、
前記第１配線の端部と接続された貫通ビアと、
が形成され、
前記第１上部電極は、前記貫通ビアと接続され、
前記第２上部電極は、前記第２配線と接続されている、半導体装置。
【請求項１３】
配線基板と、
前記配線基板上に搭載され、かつ、容量素子が形成された中継部材と、
前記中継部材上に搭載され、かつ、入力部と出力部とが形成された半導体チップと、
を備える、半導体装置であって、
前記容量素子は、
半導体層から構成される下部電極と、
前記下部電極と対向する第１上部電極と、
前記下部電極と対向し、かつ、前記第１上部電極と離間して設けられた第２上部電極と、
を有し、
前記容量素子は、
第１周波数信号が印加された場合の静電容量値と比較して、前記第１周波数信号よりも周波数の高い第２周波数信号が印加された場合の静電容量値が小さくなる周波数依存性を有しており、
前記配線基板は、インピーダンス不連続領域が形成された配線を有する、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１周波数信号の波長をλとした場合、
前記容量素子は、前記入力部あるいは前記出力部からλ／４だけ離れた位置に設けられている、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記インピーダンス不連続領域は、前記配線の幅が不連続的に変化する領域である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、高速通信が可能な半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１４−２０４０５７号公報（特許文献１）には、Ｉ／Ｏ（input/output）素子に接続される配線基板上の信号伝送路において、Ｉ／Ｏ端子の端部から信号波長（λ）の１／４（＝λ／４）だけ離れた位置に容量素子として機能する貫通ビアを設ける技術が記載されている。
【０００３】
特開２０１４−１０７４１５号公報（特許文献２）には、半導体基板に形成されたＮ型ウェルと半導体基板の上方に形成された第１電極との間の静電容量値と、第１電極とこの第１電極の上方に形成された第２電極との間の静電容量値とを含むコンデンサ素子に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２０４０５７号公報
【特許文献２】特開２０１４−１０７４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、高速伝送に対応した入出力部を有する半導体チップを備える半導体装置間の伝送路においては、入出力部に存在する寄生容量による反射信号が半導体装置の性能を低下させる要因として顕在化しやすくなる。すなわち、この反射信号は、伝送路における雑音となるために除去する必要がある。
【０００６】
この点に関し、上述した反射信号を相殺するために、半導体装置の一部を構成する配線基板に反射信号を反転相殺する反転信号を生成する容量素子を意図的に設ける技術がある。ただし、この技術では、信号の周波数の増大に伴って、容量素子の数を増加させる必要がある。特に、近年では、信号速度の高速化の要求に伴って、配線基板上に容量素子を搭載するスペースが足りなくなってきている。したがって、信号速度の高速化に伴う周波数帯域の増加に対応しながらも、反射信号を反転相殺する反転信号を生成するための容量素子の数を増加することなく、伝送路における雑音を低減できる工夫が望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、第１周波数信号が印加された場合の静電容量値と比較して、前記第１周波数信号よりも周波数の高い第２周波数信号が印加された場合の静電容量値が小さくなる周波数依存性を有する容量素子を含む。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】一方の半導体装置に搭載された半導体チップに形成されている出力部と、他方の半導体装置に搭載された半導体チップに形成されている入力部とを伝送路で接続した構成例を示す模式図である。
【図２】図１に示す技術を基本構成として、信号の周波数帯域を増加させる場合に対応した構成例を示す模式図である。
【図３】関連技術１における半導体装置を実装基板（マザーボード）上に搭載した状態を示す模式図である。
【図４】関連技術２における半導体装置を実装基板（マザーボード）上に搭載した状態を示す模式図である。
【図５】実施の形態１における基本思想である周波数依存性を有する容量素子を実現するためのメカニズムを説明する模式図である。
【図６】実施の形態１における基本思想である周波数依存性を有する容量素子を実現するためのメカニズムを説明する模式図である。
【図７】実施の形態１における容量素子の模式的構成を示す平面図である。
【図８】図７のＡ−Ａ線で切断した断面図である。
【図９】実施の形態１における容量素子に低周波信号を印加する場合を示す模式図である。
【図１０】実施の形態１における容量素子に高周波信号を印加する場合を示す模式図である。
【図１１】実施の形態１における容量素子の周波数依存性をシミュレーションした結果を示すグラフである。
【図１２】実装基板上に搭載された第１半導体装置と第２半導体装置との接続構成を模式的に示す図である。
【図１３】実装基板上に搭載された第１半導体装置の構成を模式的に示す図である。
【図１４】実施の形態１における容量素子の平面レイアウト構成を示す平面図である。
【図１５】図１４のＡ−Ａ線で切断した断面図である。
【図１６】図１４のＡ−Ａ線で切断した断面に対応した変形例１の断面図である。
【図１７】図１４のＡ−Ａ線で切断した断面に対応した変形例２の断面図である。
【図１８】図１４のＢ−Ｂ線で切断した断面図である。
【図１９】実施の形態２における容量素子の模式的な構成を示す平面図である。
【図２０】図１９のＡ−Ａ線で切断した断面図である。
【図２１】低周波信号を第１上部電極に印加した場合において、実効的な電極として機能する第２上部電極の部分（ドットで示す部分）を示す模式図である。
【図２２】高周波信号を第１上部電極に印加した場合において、実効的な電極として機能する第２上部電極の部分（ドットで示す部分）を示す模式図である。
【図２３】実施の形態２における容量素子の周波数依存性をシミュレーションした結果を示すグラフである。
【図２４】実施の形態２の変形例における容量素子の平面レイアウト構成を示す模式図である。
【図２５】実施の形態２における容量素子の具体的な平面レイアウト構成を示す模式図である。
【図２６】実施の形態３における半導体装置の模式的な構成を示す図である。
【図２７】実施の形態３における一対の容量素子の平面レイアウト構成を示す平面図である。
【図２８】図２７のＡ−Ａ線で切断した断面図である。
【図２９】図２７のＢ−Ｂ線で切断した断面図である。
【図３０】実施の形態３の変形例における半導体装置の模式的な構成を示す図である。
【図３１】インピーダンス不連続領域の平面レイアウト構成を示す拡大図である。
【図３２】関連技術における周波数とリターンロス（反射損失）との関係を示すグラフである。
【図３３】変形例における周波数とリターンロス（反射損失）との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
＜改善の検討＞
例えば、集積回路が形成された半導体チップには、外部回路とのインターフェースを取るための入出力部（Ｉ／Ｏ部）が形成されており、この入出力部は、半導体装置と接続される伝送路と電気的に接続される。この場合、入出力部に存在する寄生容量に起因して、伝送路を伝達する信号から反射信号が発生し、この反射信号が伝送路での雑音となる。
【００１７】
このことから、伝送路において、上述した反射信号と位相が１８０度異なる反転信号を生成して、反射信号と反転信号とを相殺することにより、反射波に起因する伝送路での雑音を低減する技術が知られている。
【００１８】
以下に、この技術について、図面を参照しながら説明する。図１は、一方の半導体装置に搭載された半導体チップに形成されている出力部と、他方の半導体装置に搭載された半導体チップに形成されている入力部とを伝送路で接続した構成例を示す模式図である。図１において、一方の半導体チップに形成されている出力部ＯＵ１と、他方の半導体チップに形成されている入力部ＩＵ１とが伝送路ＥＴＬで電気的に接続されている。したがって、一方の半導体チップの出力部ＯＵ１から、他方の半導体チップの入力部ＩＵ１へ、伝送路ＥＴＬを介して信号を伝達することができる。
【００１９】
このとき、出力部ＯＵ１および入力部ＩＵ１のそれぞれには、寄生容量が存在するため、寄生容量に起因する伝送路との間のインピーダンス不整合によって、信号から反射信号が生じる。そして、生成された反射信号は、出力部ＯＵ１と入力部ＩＵ１で繰り返し反射され、伝送路ＥＴＬに雑音として存在することになる。このことから、伝送路ＥＴＬにおける雑音を低減するためには、反射信号を除去する必要がある。そこで、図１に示す技術では、例えば、信号の波長をλとした場合、一方の半導体チップのパッドＰＤ１から、λ／４あるいは３λ／４の位置に容量素子ＣＡを配置している。同様に、図１に示す技術では、他方の半導体チップのパッドＰＤ２から、λ／４あるいは３λ／４の位置にも容量素子ＣＢを配置している。これにより、図１に示す技術では、出力部ＯＵ１や入力部ＩＵ１での信号の反射で生じた反射信号を相殺する反転信号を生成することができる。
【００２０】
なぜなら、例えば、パッドＰＤ１と容量素子ＣＡとの間の距離がλ／４あるいは３λ／４であることから、パッドＰＤ１と容量素子ＣＡとの間の往復距離を考慮すると、パッドＰＤ１で反射される反射信号と、容量素子ＣＡで反射される反転信号との位相差を１８０度にすることができるからである。同様に、容量素子ＣＢの静電容量値を適宜設定することにより、反射信号を反射させることができるとともに、例えば、パッドＰＤ２と容量素子ＣＢとの間の距離がλ／４あるいは３λ／４であることから、パッドＰＤ１と容量素子ＣＡとの間の往復距離を考慮すると、パッドＰＤ２で反射される反射信号と、容量素子ＣＢで反射される反転信号との位相差を１８０度にすることができる。これらの結果、伝送路ＥＴＬにおいて、反射信号と反転信号とを互いに相殺することができ、これによって、反射信号に起因する伝送路ＥＴＬでの雑音を低減することができるのである。
【００２１】
ここで、本明細書でいう「反射信号」とは、例えば、図１に示すパッド（ＰＤ１、ＰＤ２）で反射される信号のことを言うものとし、本明細書でいう「反転信号」とは、容量素子（ＣＡ、ＣＢ）で反射された信号を言うものとする。
【００２２】
なお、反射信号と反転信号の位相差を１８０度にするためには、λ／４あるいは３λ／４に限定されることなく、λ／４＋λ／２×ｎ（ｎは、２以上の自然数）の位置に容量素子ＣＡ（ＣＢ）を配置することによっても実現することができるが、λ／４あるいは３λ／４の位置に容量素子ＣＡ（ＣＢ）を配置することが望ましい。なぜなら、例えば、容量素子ＣＡに着目すると、λ／４＋λ／２×ｎ（ｎは、２以上の自然数）の位置に容量素子ＣＡを配置する場合、パッドＰＤ１と容量素子ＣＡとの間の距離が長くなることになり、このことは、寄生インダクタンスが大きくなることを意味するからである。つまり、寄生インダクタンスが大きくなるということは、Ｑ値が鋭くなって半値幅が狭くなることを意味し、これは、容量素子ＣＡで反射される信号の周波数帯域が狭くなることを意味するからである。すなわち、本実施の形態１では、伝送路ＥＴＬを伝達する信号として、デジタル信号を想定しており、デジタル信号は、多くの周波数成分を含む矩形信号から構成されている。このため、容量素子ＣＡで反射される信号の周波数帯域が狭くなるということは、矩形信号に含まれる一部の周波数成分だけしか反射されなくなることを意味し、これによって、反転信号が矩形信号から崩れることになる。この場合、反射信号と反転信号との相殺が充分に行なわれなくなり、相殺のフラット性が充分に確保できなくなるのである。したがって、容量素子ＣＡを配置する位置は、寄生インダクタンスが小さくなるように、パッドＰＤ１からλ／４あるいは３λ／４の位置に配置することが望ましいのである。
【００２３】
このように構成されている図１に示す技術によれば、半導体チップに入出力部が有する寄生容量を相殺する回路を搭載する必要がないため、半導体チップの小型化を阻害することなく、伝送路ＥＴＬにおける雑音を低減することができる。
【００２４】
ただし、図１に示す技術では、信号の周波数帯域が拡大した場合に工夫する必要がある。例えば、信号の周波数が２倍となった場合、図１に示す容量素子ＣＡで反射される反転信号とパッドＰＤ１で反射される反射信号との間での位相のずれが１８０度（逆相）ではなく、３６０度（同相）となる。このことは、反射信号と反転信号とが相殺されるのではなく、反射信号と反転信号の重ね合わせ（増幅）が生じて、かえって反射信号の強度が増加してしまうという副作用が生じることを意味する。
【００２５】
したがって、図１に示す技術において、信号の周波数帯域を増加させるためには、図２に示す構成を採用する必要がある。図２は、図１に示す技術を基本構成として、信号の周波数帯域を増加させる場合に対応した構成例を示す模式図である。図２において、波長λの信号における反射信号の相殺に対応した容量素子ＣＡ１がパッドＰＤ１からＬ１（＝λ／４）の位置に設けられている。この場合、周波数が２倍となった信号に対して、容量素子ＣＡ１は、反射信号の相殺ではなく増幅に寄与してしまう。このため、図２に示すように、周波数が２倍となった信号における反射信号の相殺に対応した容量素子ＣＡ２を、パッドＰＤ１からＬ２（＝１／２×Ｌ１）の位置に設ける必要がある。同様に、周波数が４倍となった信号を使用する場合には、この信号における反射信号の相殺に対応した容量素子ＣＡ３を、パッドＰＤ１からＬ３（＝１／２×Ｌ２）の位置に設ける必要がある。さらに、周波数が８倍となった信号を使用する場合には、この信号における反射信号の相殺に対応した容量素子ＣＡ４を、パッドＰＤ１からＬ４（＝１／２×Ｌ３）の位置に設ける必要がある。このように、図１に示す技術では、周波数が２倍の信号を含むように周波数帯域が増加するたびに、容量素子を１個ずつ増加させる必要があることになる。したがって、図１に示す技術では、信号の周波数帯域に合わせて、伝送路ＥＴＬに配置される容量素子の位置と数が決定されることになる。このことは、図２に示すように、信号の周波数が２倍になるたびに、よりパッドＰＤ１（出力部ＯＵ１）に近い位置に容量素子を追加する必要があることを意味するため、信号の周波数帯域の増加に伴って、いずれは容量素子の設置が困難になると予想される。
【００２６】
この点について、関連技術を使用して説明する。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００２７】
図３は、関連技術１における半導体装置を実装基板（マザーボード）上に搭載した状態を示す模式図である。図３において、実装基板ＭＢ上には、半導体装置ＳＡ（Ｒ１）が搭載されている。具体的には、実装基板ＭＢ上には、半導体装置ＳＡ（Ｒ１）の一部を構成する配線基板ＷＢが配置されており、この配線基板ＷＢの裏面に形成された複数の半田ボールＳＢが実装基板ＭＢの表面に形成された端子ＴＥ１と接続されている。そして、配線基板ＷＢには、半田ボールＳＢと接続された配線Ｌが形成されている。また、配線基板ＷＢの表面には、半導体装置ＳＡ（Ｒ１）の一部を構成する半導体チップＣＨＰが搭載されており、半導体チップＣＨＰの裏面に形成されているバンプ電極ＢＭＰが配線基板ＷＢに形成されている配線Ｌと電気的に接続されている。そして、半導体チップＣＨＰの内部には、コア回路を構成する集積回路（図示せず）とともに、図３に示す入力部ＩＵ１と出力部ＯＵ１とが形成されている。これらの入力部ＩＵ１および出力部ＯＵ１のそれぞれは、バンプ電極ＢＭＰと電気的に接続されている。このように構成されている半導体装置ＳＡ（Ｒ１）においては、例えば、図３の領域ＡＲで囲まれた配線基板ＷＢの配線Ｌに、図２に示す容量素子ＣＡ１〜ＣＡ４を設けることになる。ただし、関連技術１に示す半導体装置ＳＡ（Ｒ１）においては、配線基板ＷＢ内のスペースに限りがあるため、信号の周波数帯域の増加に伴って、配線基板ＷＢ内に容量素子を設置することが困難になる。
【００２８】
そこで、１つの解決方法として、図４に示す関連技術２における半導体装置の構造を採用することが考えられる。図４は、関連技術２における半導体装置を実装基板（マザーボード）上に搭載した状態を示す模式図である。図４において、実装基板ＭＢ上に、半導体装置ＳＡ（Ｒ２）が搭載されている。この半導体装置ＳＡ（Ｒ２）は、内部に配線Ｌ２を有する配線基板ＷＢと、配線基板ＷＢ上に搭載され、かつ、内部に配線Ｌ１を有する半導体層（半導体基板）であるシリコンインターポーザＳＩと、シリコンインターポーザＳＩ上に搭載された半導体チップＣＨＰおよび積層メモリＳＭとを有している。このように構成されている半導体装置ＳＡ（Ｒ２）においては、例えば、ロジック回路（制御回路）が形成された半導体チップＣＨＰと、メモリ回路を含む積層メモリＳＭとを電気的に接続するためのシリコンインターポーザＳＩが設けられている。したがって、関連技術２における半導体装置ＳＡ（Ｒ２）においては、配線基板ＷＢに形成されている配線Ｌ２だけでなく、シリコンインターポーザＳＩに形成されている配線Ｌ１も容量素子の設置に使用することができる。すなわち、関連技術２における半導体装置ＳＡ（Ｒ２）によれば、容量素子の設置に関連技術１よりも多くの配線層を使用することができるため、信号の周波数帯域のある程度の増加に対応して、より多くの容量素子を設置することができる。
【００２９】
ただし、周波数が２倍の信号を含むように周波数帯域が増加するたびに、容量素子を１個ずつ増加させる必要があることには変わりがないため、抜本的な解決方法とは言えず、いずれは、容量素子の設置が困難になることは明らかである。
【００３０】
以上の検討から、信号速度の高速化に伴う周波数帯域の増加に対応しながらも、反射信号を反転相殺する反転信号を生成するための容量素子の数を増加することなく、伝送路における雑音を低減できる工夫が望まれる。具体的には、周波数が２倍の信号を含むように周波数帯域が増加すると、周波数が２倍の信号においては、容量素子で反射される反転信号とパッドＰＤ１で反射される反射信号との間での位相のずれが１８０度（逆相）ではなく、３６０度（同相）となる。この結果、周波数が２倍の信号を含むように周波数帯域が増加すると、反射信号と反転信号とが相殺されるのではなく、反射信号と反転信号の重ね合わせが生じて、かえって反射信号の強度が増加してしまうという副作用が生じる。そこで、この副作用自体を解消することが、容量素子の数を増加することなく、伝送路における雑音を低減するための抜本的な解決方法となると考えられる。
【００３１】
＜実施の形態１における基本思想＞
以下では、この抜本的な解決方法となる本実施の形態１における技術的思想について説明する、まず、本実施の形態１における基本思想について説明する。
【００３２】
本実施の形態１における基本思想は、例えば、図１に示す伝送路ＥＴＬに配置される容量素子ＣＡとして、第１周波数信号が印加された場合の静電容量値と比較して、第１周波数信号よりも周波数の高い第２周波数信号が印加された場合の静電容量値が小さくなる周波数依存性を有する容量素子を使用するというものである。これにより、例えば、第１周波数信号が印加された場合の静電容量値を適宜設定することにより、この容量素子で第１周波数信号の反射信号を相殺する反転信号を生成することができる。この結果、第１周波数信号の反射信号は、容量素子で反射された反転信号と相殺されることになり、第１周波数信号の反射信号に起因する伝送路の雑音を低減することができる。
【００３３】
一方、本実施の形態１における容量素子では、第１周波数信号よりも周波数の高い第２周波数信号に対しては、静電容量値が小さくなる。このことは、第２周波数信号の反射信号に対して、容量素子から反転信号が生じなくなることを意味する。すなわち、上述した周波数依存性を有する容量素子は、第１周波数信号の反射信号に対して、大きな静電容量値に起因した反転信号を生じる機能を有している一方、第２周波数信号の反射信号に対しては、静電容量値が小さくなる結果、反転信号が生じなくなるのである。つまり、上述した周波数依存性を有する容量素子は、第２周波数信号に対して、反転信号を生じない機能を有しているということができる。これにより、本実施の形態１における容量素子では、第２周波数信号において、反転信号が生じなくなることから、反射信号と反転信号の重ね合わせ（増幅）という副作用を抑制することができるのである。
【００３４】
具体的に、例えば、第２周波数信号が第１周波数信号の２倍の周波数である場合を考えると、静電容量値が周波数依存性を有さない通常の容量素子では、第２周波数信号に対しても反転信号が生じるとともに、反射信号と反転信号との位相差が１８０度ではなく、３６０度となってしまう。このことから、通常の容量素子を使用する場合、第２周波数信号に対しては、反射信号と反転信号の相殺ではなく、増幅という副作用が生じることになる。
【００３５】
これに対し、上述した周波数依存性を有する本実施の形態１における容量素子によれば、第１周波数信号に対しては、反射信号と反転信号との相殺を生じさせることができる一方、第２周波数信号に対しては、静電容量値が小さくなる結果、反転信号が生じなくなる。このことは、本実施の形態１における容量素子によれば、第２周波数信号に対して、反転信号が生じなくなることから、反射信号と反転信号の増幅という副作用を抑制できることを意味している。この結果、本実施の形態１における容量素子を使用することにより、副作用自体を解消することができるのである。したがって、本実施の形態１における基本思想によれば、副作用自体を解消することができる結果、容量素子の数を増加することなく、伝送路における雑音を低減するための抜本的な解決方法を提供できるのである。
【００３６】
＜基本思想を実現するにあたっての検討事項＞
以上のように、本実施の形態１における基本思想によれば、容量素子の数を増加することなく、伝送路における雑音を低減するための抜本的な解決方法を提供できる点で有用であることがわかる。そこで、次に、本実施の形態１における基本思想を実現するにあたっての検討事項について説明する。
【００３７】
図５および図６は、本実施の形態１における基本思想である周波数依存性を有する容量素子を実現するためのメカニズムを説明する模式図である。まず、図５において、例えば、容量素子の下部電極ＢＥは、半導体層ＳＬ（半導体基板、基板層）から構成され、かつ、容量素子の上部電極ＵＥは、半導体層ＳＬの上方に配置された導体膜から構成される。
【００３８】
このとき、例えば、容量素子の下部電極ＢＥが寄生抵抗Ｒ１を介してグランドと電気的に接続され、かつ、上部電極ＵＥに低周波信号が印加される。この場合、図５に示すように、容量素子の上部電極ＵＥには、時間変化する低周波信号が印加されていることから、この低周波信号に起因して、半導体層ＳＬに含まれるキャリア（電荷）が振動する。すなわち、容量素子の上部電極ＵＥに印加されている信号が低周波信号である場合、半導体層ＳＬに含まれるキャリアは、低周波信号に追従して振動することになる。このことは、半導体層ＳＬが導体として機能することを意味する。したがって、図５に示すように、上部電極ＵＥに低周波信号が印加される場合、半導体層ＳＬは、導体として振る舞うことから、半導体層ＳＬは、下部電極ＢＥとして機能することになる。この結果、図５において、上部電極ＵＥと半導体層ＳＬ（下部電極ＢＥ）によって、例えば、静電容量値Ｃ０（Ａ）の容量素子が形成されることになる。
【００３９】
一方、例えば、容量素子の上部電極ＵＥに高周波信号が印加される場合を考える。この場合も、図６に示すように、容量素子の上部電極ＵＥには、時間変化する高周波信号が印加されていることから、この高周波信号に起因して、半導体層ＳＬに含まれるキャリア（電荷）は振動しようとするが、容量素子の上部電極ＵＥに印加されている信号が高周波信号であることから、半導体層ＳＬに含まれるキャリアは、高周波信号に追従することができずに振動しなくなる。このことは、半導体層ＳＬが絶縁体（誘電体）として機能することを意味する。したがって、図６に示すように、上部電極ＵＥに高周波信号が印加される場合、上部電極ＵＥと平面的に重なる半導体層ＳＬ（Ｉ）は、絶縁体として振る舞うことになる。ただし、図６に示すように、上部電極ＵＥと平面的に重ならない半導体層ＳＬの部分では、高周波信号の影響をほとんど受けないため、依然として、半導体層ＳＬは、導体として機能することになり、この半導体層ＳＬの部分が下部電極ＢＥとして機能する。この結果、図６に示すように、上部電極ＵＥに高周波信号を印加する場合、上部電極ＵＥと、この上部電極ＵＥと平面的に重ならない半導体層ＳＬとの間で、例えば、静電容量値Ｃ０（Ａ）よりも小さな静電容量値Ｃ０（Ｂ）の容量素子が形成されることになる。
【００４０】
このような図５と図６とに示すメカニズムによって、本実施の形態１における基本思想である周波数依存性を有する容量素子を実現することは可能である。ただし、本発明者の検討によると、実際の容量素子を設計するにあたっては、さらなる検討が必要であることが判明したので、以下では、この検討事項について説明する。
【００４１】
例えば、上部電極ＵＥに低周波信号を印加する場合、図５に示す静電容量値Ｃ０（Ａ）の容量素子で低周波信号の反射を生じさせる必要があり、低周波信号の反射を生じさせるためには、容量素子の静電容量値Ｃ０（Ａ）をある程度大きくする必要がある。このことから、図５に示す容量素子では、静電容量値Ｃ０（Ａ）を確保するために、上部電極ＵＥの平面サイズを大きくする必要があることになる。そして、上部電極ＵＥ自体に低周波信号を印加するということは、上部電極ＵＥを低周波信号が伝達する信号線と電気的に接続する必要があることを意味する。ところが、半導体装置においては、半導体装置の小型化を考慮して、信号線は、高密度に配置されており、信号線の大面積の上部電極ＵＥを設けるスペースが存在しないのが実情である。したがって、大きな平面サイズの上部電極ＵＥを設ける必要がある図５に示す構成の容量素子は、実際の設計上の制約を考えると実現することが困難となるのである。
【００４２】
以上のように、本実施の形態１における基本思想を具現化する観点から、容量素子の数を増加することなく、伝送路における雑音を低減する実際の容量素子を設計するにあたっては、さらなる改善の検討が必要であることがわかる。そこで、本実施の形態１では、容量素子の数を増加することなく、伝送路における雑音を低減する効果を発揮できる容量素子を実現する工夫を施している。以下では、この工夫を施した本実施の形態１における容量素子について説明することにする。
【００４３】
＜実施の形態１における容量素子の模式的構成＞
図７は、本実施の形態１における容量素子の模式的構成を示す平面図である。図７に示すように、本実施の形態１における容量素子は、下部電極ＢＥとして機能する半導体層ＳＬを有し、半導体層ＳＬ上に上部電極ＵＥ１と上部電極ＵＥ２とが形成されている。このとき、図７に示すように、上部電極ＵＥ１と上部電極ＵＥ２とは互いに離間して配置されている。さらに、図８は、図７のＡ−Ａ線で切断した断面図である。図８に示すように、本実施の形態１における半導体層ＳＬは、下部電極ＢＥを構成し、この半導体層ＳＬ上に絶縁層ＩＬから構成されるギャップを介して、例えば、導体層（配線層）から構成される上部電極ＵＥ１と上部電極ＵＥ２とが互いに離間して配置されている。
【００４４】
以上のように、本実施の形態１における容量素子は、半導体層ＳＬから構成される下部電極ＢＥと、下部電極ＢＥと対向する上部電極ＵＥ１と、下部電極ＢＥと対向し、かつ、上部電極ＵＥ１と離間して設けられた上部電極ＵＥＴ２とを備える。
【００４５】
次に、このように構成されている本実施の形態１における容量素子によれば、第１周波数信号が印加された場合の静電容量値と比較して、第１周波数信号よりも周波数の高い第２周波数信号が印加された場合の静電容量値が小さくなる周波数依存性を有する容量素子を実現できることについて説明する。
【００４６】
図９は、本実施の形態１における容量素子に低周波信号を印加する場合を示す模式図である。具体的には、図９において、下部電極ＢＥとして機能する半導体層ＳＬは、寄生抵抗Ｒ１を介してグランドと電気的に接続されている。すなわち、半導体層ＳＬは、基本的にグランドと電気的に接続されているが、本実施の形態１では、例えば、本実施の形態１における容量素子から離れた場所でグランドと電気的に接続されている。この結果、半導体層ＳＬの寄生抵抗が大きくなるため、容量素子の下部電極ＢＥとして機能する半導体層ＳＬは、寄生抵抗によって、グランドから浮いた電位になっている。一方、本実施の形態１においては、上部電極ＵＥ１に低周波信号が印加され、かつ、上部電極ＵＥ２にグランド電位が印加されていることになる。このとき、図５で説明したメカニズムによって、半導体層ＳＬは、導体として振る舞うことから、半導体層ＳＬは、下部電極ＢＥとして機能することになる。
【００４７】
なお、図９に示すように、本実施の形態１において、容量素子の下部電極ＢＥを構成する半導体層ＳＬをグランドから浮いた電位にする理由は、半導体層ＳＬと上部電極ＵＥ２とを異なる電位にすることによって、容量素子として機能させるためである。
【００４８】
以上のことから、上部電極ＵＥ１に低周波信号を印加する場合、図９に示すように、半導体層ＳＬが下部電極ＢＥとして機能する。このことから、図９に示すように、上部電極ＵＥ１に低周波信号を印加した場合、本実施の形態１における容量素子の静電容量値は、上部電極ＵＥ１と半導体層ＳＬとの間の静電容量値（Ｃ１）と、上部電極ＵＥ２と半導体層ＳＬとの間の静電容量値（Ｃ２）と、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値（Ｃ３）とを合わせた値となる。
【００４９】
特に、本実施の形態１における容量素子では、例えば、図７に示すように、上部電極ＵＥ１の平面サイズを小さくしたままでも、図９に示すように、上部電極ＵＥ１に低周波信号を印加した場合の静電容量値は、静電容量値（Ｃ１）と静電容量値（Ｃ２）と静電容量値（Ｃ３）とを合わせた値となる。このことから、本実施の形態１における容量素子では、低周波信号が印加される上部電極ＵＥ１の平面サイズを小さくしながらも、低周波信号の反射を生じさせるために充分な静電容量値を確保することができることになる。したがって、本実施の形態１における容量素子によれば、信号線の高密度配置を犠牲にすることなく、信号線と電気的に接続される上部電極ＵＥ１を配置する構成が実現可能となる。つまり、本実施の形態１における容量素子は、実際の設計上の制約を充分に満たしながら、低周波信号の反射を生じさせるために充分な静電容量値を実現できる点で有用である。
【００５０】
一方、図１０は、本実施の形態１における容量素子に高周波信号を印加する場合を示す模式図である。具体的には、図１０において、半導体層ＳＬは、寄生抵抗によって、グランドから浮いた電位になっている。これに対し、本実施の形態１においては、上部電極ＵＥ１に高周波信号が印加され、かつ、上部電極ＵＥ２にグランド電位が印加されている。このとき、本実施の形態１では、上部電極ＵＥ１と上部電極ＵＥ２との間の距離ｘの設計が重要である。なぜなら、上部電極ＵＥ１と上部電極ＵＥ２との間の距離ｘの適宜設計することによって、上部電極ＵＥ１と上部電極ＵＥ２との間のインピーダンス（１／ωＣ３）を小さく調整できるからである。そして、さらに、高周波信号では、「ω」が大きくなることとの相乗要因によって、高周波信号に対して、上部電極ＵＥ１と上部電極ＵＥ２との間のインピーダンス（１／ωＣ３）を小さくすることができる。そして、高周波信号に対して、上部電極ＵＥ１と上部電極ＵＥ２との間のインピーダンス（１／ωＣ３）を小さくすることができるということは、上部電極ＵＥ１から上部電極ＵＥ２に高周波信号が伝わりやすくなることを意味する。この場合、基本的には、上部電極ＵＥ１に高周波信号を印加しているが、上部電極ＵＥ２にも高周波信号が伝わることを意味する。この結果、上部電極ＵＥ１と平面的に重なる半導体層ＳＬ（Ｉ）の部分だけでなく、上部電極ＵＥ２と平面的に重なる半導体層ＳＬ（Ｉ）の部分においても、半導体層ＳＬ（Ｉ）に含まれるキャリアが高周波信号に追従することができず、絶縁体として機能させることができることになるのである。これにより、本実施の形態１における容量素子では、上部電極ＵＥ１に高周波信号を印加した場合、静電容量値（Ｃ１）と静電容量値（Ｃ２）の両方が「ゼロ」となる。このことから、図１０に示すように、上部電極ＵＥ１に高周波信号を印加した場合、本実施の形態１における容量素子の静電容量値は、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値（Ｃ３）だけとなる。このとき、上部電極ＵＥ１の厚さと上部電極ＵＥ２の厚さとが薄いことから、静電容量値（Ｃ３）を小さくすることができる。
【００５１】
以上のことから、本実施の形態１における容量素子によれば、低周波信号（第１周波数信号）が印加された場合の静電容量値（Ｃ１＋Ｃ２＋Ｃ３）と比較して、低周波信号よりも周波数の高い高周波信号（第２周波数信号）が印加された場合の静電容量値（Ｃ３）が小さくなる周波数依存性を有する容量素子を実現できることがわかる。特に、信号が印加される上部電極ＵＥ１の平面サイズに比べて、グランド電位が供給される上部電極ＵＥ２の平面サイズを大きくすることにより、低周波信号を印加する場合の静電容量値に比べて、高周波信号を印加する場合の静電容量値を小さくすることができる。
【００５２】
図１１は、本実施の形態１における容量素子の周波数依存性をシミュレーションした結果を示すグラフである。図１１において、横軸は、周波数（Ｈｚ）を示しており、縦軸は、本実施の形態１における容量素子の有効容量値（ｐＦ）を示している。
【００５３】
図１１に示すように、周波数が低い場合には、有効容量値が大きくなっているのに対し、周波数が高くなると、有効容量値が小さくなることがわかる。したがって、本実施の形態１における容量素子によれば、低周波信号が印加された場合の静電容量値と比較して、低周波信号よりも周波数の高い高周波信号が印加された場合の静電容量値が小さくなる周波数依存性を有する容量素子を実現できることがシミュレーション結果からも裏付けられていることがわかる。
【００５４】
なお、図１１において、一点鎖線の曲線は、半導体層に導入される導電型不純物の不純物濃度が低い場合を示しており、点線の曲線は、一点鎖線の曲線よりも、半導体層に導入される導電型不純物の不純物濃度が高い場合を示している。さらに、実線の曲線は、点線の曲線よりも、半導体層に導入される導電型不純物の不純物濃度が高い場合を示している。このことから、半導体層に導入される導電型不純物の不純物濃度を変化させることによって、有効容量値の変動が始まる変動開始周波数が変化することがわかる。具体的には、半導体層に導入される導電型不純物の不純物濃度が高くなるほど、変動開始周波数が高くなる。したがって、本実施の形態１における容量素子によれば、電極を構成する半導体層に導入される導電型不純物の不純物濃度を調整することにより、所望の変動開始周波数に設定することができることになる。このとき、半導体層に導入される導電型不純物は、ｐ型不純物であっても、ｎ型不純物であってもよい。このように、本実施の形態１における容量素子によれば、半導体層に導入される導電型不純物の不純物濃度を調整することにより、有効容量値の変動が始まる変動開始周波数を適宜設定することができるので、設計自由度の高い容量素子を提供することができる利点を得ることができる。
【００５５】
以上のように、本実施の形態１における容量素子によれば、本実施の形態１における基本思想を具現化することができ、これによって、高周波信号が印加された場合の反射信号と反転信号の増幅という副作用自体を解消することができる結果、容量素子の数を増加することなく、伝送路における雑音を低減することができる。
【００５６】
＜実施の形態１における半導体装置の構成＞
続いて、上述した本実施の形態１における容量素子を採用した半導体装置の構成について、図面を参照しながら説明する。
【００５７】
図１２は、実装基板ＭＢ上に搭載された半導体装置ＳＡ１と半導体装置ＳＡ２との接続構成を模式的に示す図である。また、図１３は、実装基板ＭＢ上に搭載された半導体装置ＳＡ１の構成を模式的に示す図である。図１２に示すように、実装基板ＭＢ上には、互いに離間するように半導体装置ＳＡ１と半導体装置ＳＡ２とが搭載されている。具体的に、図１２および図１３に示す半導体装置ＳＡ１に着目すると、半導体装置ＳＡ１は、配線基板ＷＢ１と、配線基板ＷＢ１上に搭載されたシリコンインターポーザＳＩ１と、シリコンインターポーザＳＩ１上に搭載された半導体チップＣＨＰ１とを有している。ここで、配線基板ＷＢ１の内部には、複数の配線Ｌ２が形成されているとともに、容量素子およびプラグとして機能するキャパシタビアＣＶ１も形成されている。そして、配線基板ＷＢ１の裏面には、複数の半田ボールＳＢ１が形成されており、複数の半田ボールＳＢ１のそれぞれは、実装基板ＭＢの表面に形成されている複数の端子ＴＥ１のそれぞれと接続される。
【００５８】
次に、シリコンインターポーザＳＩ１の内部には、複数の配線Ｌ１と、貫通ビアＴＳＶ１とが形成されている。そして、シリコンインターポーザＳＩ１の裏面には、複数のバンプ電極ＢＭＰ２が形成されており、これらの複数のバンプ電極ＢＭＰ２を介して、シリコンインターポーザＳＩ１の内部に形成されている配線Ｌ１と配線基板ＷＢ１の内部に形成されている配線Ｌ２とが電気的に接続されている。
【００５９】
続いて、半導体チップＣＨＰ１の内部には、入力部ＩＵ１と出力部ＯＵ１とが形成されている。そして、半導体チップＣＨＰ１の裏面には、複数のバンプ電極ＢＭＰ１が形成されており、これらの複数のバンプ電極ＢＭＰ２を介して、半導体チップＣＨＰ１に形成されている入力部ＩＵ１および出力部ＯＵ１と、シリコンインターポーザＳＩ１に形成されている配線Ｌ１とが電気的に接続されている。なお、図示はしないが、半導体装置ＳＡ１には、半導体チップＣＨＰ１の他に、例えば、図４に示すような積層メモリＳＭもシリコンインターポーザＳＩ１上に搭載されている。
【００６０】
また、図１２において、本実施の形態１では、シリコンインターポーザＳＩ１の内部の領域ＡＲ１に本実施の形態１における容量素子が形成されている。そして、本実施の形態１における容量素子は、低周波信号（第１周波数信号）の波長をλとした場合、容量素子は、入力部ＩＵ１あるいは出力部ＯＵ１からλ／４だけ離れた位置に設けられている。以上のようにして、本実施の形態１における半導体装置ＳＡ１が構成されている。
【００６１】
同様に、図１２に示す半導体装置ＳＡ２に着目すると、半導体装置ＳＡ２は、配線基板ＷＢ２と、配線基板ＷＢ２上に搭載されたシリコンインターポーザＳＩ２と、シリコンインターポーザＳＩ２上に搭載された半導体チップＣＨＰ２とを有している。ここで、配線基板ＷＢ２の内部には、複数の配線Ｌ４が形成されているとともに、容量素子およびプラグとして機能するキャパシタビアＣＶ２も形成されている。そして、配線基板ＷＢ２の裏面には、複数の半田ボールＳＢ２が形成されており、複数の半田ボールＳＢ２のそれぞれは、実装基板ＭＢの表面に形成されている複数の端子ＴＥ１のそれぞれと接続されている。
【００６２】
次に、シリコンインターポーザＳＩ２の内部には、複数の配線Ｌ３と、貫通ビアＴＳＶ２とが形成されている。そして、シリコンインターポーザＳＩ２の裏面には、複数のバンプ電極ＢＭＰ４が形成されており、これらの複数のバンプ電極ＢＭＰ４を介して、シリコンインターポーザＳＩ２の内部に形成されている配線Ｌ３と配線基板ＷＢ２の内部に形成されている配線Ｌ４とが電気的に接続されている。特に、図１２において、本実施の形態１では、シリコンインターポーザＳＩ２の内部の領域ＡＲ２に本実施の形態１における容量素子が形成されている。
【００６３】
続いて、半導体チップＣＨＰ２の内部には、入力部ＩＵ２と出力部ＯＵ２とが形成されている。そして、半導体チップＣＨＰ２の裏面には、複数のバンプ電極ＢＭＰ３が形成されており、これらの複数のバンプ電極ＢＭＰ３を介して、半導体チップＣＨＰ２に形成されている入力部ＩＵ２および出力部ＯＵ２と、シリコンインターポーザＳＩ２に形成されている配線Ｌ３とが電気的に接続されている。なお、図示はしないが、半導体装置ＳＡ２には、半導体チップＣＨＰ２の他に、例えば、図４に示すような積層メモリＳＭもシリコンインターポーザＳＩ２上に搭載されている。
【００６４】
また、図１２において、本実施の形態１では、シリコンインターポーザＳＩ２の内部の領域ＡＲ２に本実施の形態１における容量素子が形成されている。そして、本実施の形態１における容量素子は、低周波信号（第１周波数信号）の波長をλとした場合、容量素子は、入力部ＩＵ２あるいは出力部ＯＵ２からλ／４だけ離れた位置に設けられている。以上のようにして、本実施の形態１における半導体装置ＳＡ２が構成されている。
【００６５】
このように構成されている半導体装置ＳＡ１と半導体装置ＳＡ２とは、実装基板ＭＢ上に搭載されており、実装基板ＭＢの内部に形成されている複数の配線ＷＬによって電気的に接続されている。したがって、半導体装置ＳＡ１と半導体装置ＳＡ２とは、電気的に接続されていることになる。詳細に言えば、半導体チップＣＨＰ１に形成されている入力部ＩＵ１は、半導体チップＣＨＰ２に形成されている出力部ＯＵ２と電気的に接続され、かつ、半導体チップ１に形成されている出力部ＯＵ１は、半導体チップＣＨＰ２に形成されている入力部ＩＵ２と電気的に接続されていることになる。特に、図１２において、シリコンインターポーザＳＩ１に形成されている配線Ｌ１と、配線基板ＷＢ１に形成されている配線Ｌ２と、実装基板ＭＢの配線ＷＬと、配線基板ＷＢ２に形成されている配線Ｌ４と、シリコンインターポーザＳＩ２に形成されている配線Ｌ３などによって、伝送路が構成されている。そして、この伝送路を介して、半導体チップＣＨＰ１と半導体チップＣＨＰ２とが電気的に接続されていることになる。
【００６６】
＜容量素子の平面構成＞
次に、図１２および図１３に示す領域ＡＲ１に形成されている本実施の形態１における容量素子の平面レイアウト構成について説明する。
【００６７】
図１４は、本実施の形態１における容量素子の平面レイアウト構成を示す平面図である。図１４に示すように、ｘ方向に延在するグランド線ＧＬ１と、ｘ方向に延在する信号線ＳＧＬ１とが互いに離間しながら並行して配置されている。同様に、ｘ方向に延在するグランド線ＧＬ２と、ｘ方向に延在する信号線ＳＧＬ２とが互いに離間しながら並行して配置されている。ここで、グランド線ＧＬ１と信号線ＳＧＬ１とに着目すると、信号線ＳＧＬ１に上部電極ＵＥ１Ａが接続され、グランド線ＧＬ１に上部電極ＵＥ２Ａが接続されている。そして、上部電極ＵＥ１Ａと上部電極ＵＥ２Ａとは、互いに対向する位置に配置されており、上部電極ＵＥ２Ａの平面サイズは、上部電極ＵＥ１Ａの平面サイズよりも大きくなっている。さらに、上部電極ＵＥ２Ａには、複数の開口部ＯＰ１Ａが形成されており、複数の開口部ＯＰ１Ａのそれぞれに内包されるように、配線として機能しないダミーパターン（配線として機能しない導体パターン）ＤＭＹ１Ａが配置されている。このようにして、本実施の形態１における１つの容量素子を構成する上部電極ＵＥ１Ａと上部電極ＵＥ２Ａとが平面レイアウト配置されていることになる。
【００６８】
同様に、グランド線ＧＬ２と信号線ＳＧＬ２とに着目すると、信号線ＳＧＬ２に上部電極ＵＥ１Ｂが接続され、グランド線ＧＬ２に上部電極ＵＥ２Ｂが接続されている。そして、上部電極ＵＥ１Ｂと上部電極ＵＥ２Ｂとは、互いに対向する位置に配置されており、上部電極ＵＥ２Ｂの平面サイズは、上部電極ＵＥ１Ｂの平面サイズよりも大きくなっている。さらに、上部電極ＵＥ２Ｂには、複数の開口部ＯＰ１Ｂが形成されており、複数の開口部ＯＰ１Ａのそれぞれに内包されるように、ダミーパターンＤＭＹ１Ｂが配置されている。このようにして、本実施の形態１における他の１つの容量素子を構成する上部電極ＵＥ１Ｂと上部電極ＵＥ２Ｂとが平面レイアウト配置されていることになる。
【００６９】
＜容量素子の断面構成１＞
続いて、図１２および図１３に示す領域ＡＲ１に形成されている本実施の形態１における容量素子の断面構成について説明する。
【００７０】
図１５は、図１４のＡ−Ａ線で切断した断面図である。図１５に示すように、本実施の形態１における容量素子の下部電極ＢＥとして機能する半導体層ＳＬの上方に絶縁層ＩＬを介して複数の配線層が形成されている。そして、図１５において、複数の配線層のうちの最上層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されている。さらに、上部電極ＵＥ２Ａには、複数の開口部ＯＰ１Ａが形成されており、この複数の開口部ＯＰ１のそれぞれと平面的に重なるように、最上層よりも下層の配線層にダミーパターンＤＭＹ１Ａが形成されている。
【００７１】
本実施の形態１では、図１５に示すように、複数の配線層のうちの最上層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されている例について説明した。ただし、これに限らず、例えば、複数の配線層のうちの中間層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されていてもよく（変形例１）、さらには、複数の配線層のうちの最下層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されていてもよい（変形例２）。以下では、具体的に、変形例１および変形例２の断面構成について、図面を参照しながら説明する。
【００７２】
＜＜変形例１＞＞
図１６は、図１４のＡ−Ａ線で切断した断面に対応した変形例１の断面図である。図１６に示すように、本変形例１における容量素子の下部電極ＢＥとして機能する半導体層ＳＬの上方に絶縁層ＩＬを介して複数の配線層が形成されている。そして、図１６において、複数の配線層のうちの中間層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されている。さらに、上部電極ＵＥ２Ａには、複数の開口部ＯＰ１Ａが形成されており、この複数の開口部ＯＰ１のそれぞれと平面的に重なるように、中間層よりも上層の配線層（最上層）にダミーパターンＤＭＹ１Ａが形成されているとともに、中間層よりも下層の配線層（最下層）にもダミーパターンＤＭＹ１Ａが形成されている。
【００７３】
＜＜変形例２＞＞
図１７は、図１４のＡ−Ａ線で切断した断面に対応した変形例２の断面図である。図１７に示すように、本変形例２における容量素子の下部電極ＢＥとして機能する半導体層ＳＬの上方に絶縁層ＩＬを介して複数の配線層が形成されている。そして、図１７において、複数の配線層のうちの最下層の配線層に、グランド線ＧＬ１と、上部電極ＵＥ２Ａとが配置されている。さらに、上部電極ＵＥ２Ａには、複数の開口部ＯＰ１Ａが形成されており、この複数の開口部ＯＰ１のそれぞれと平面的に重なるように、最下層よりも上層の配線層にダミーパターンＤＭＹ１Ａが形成されている。
【００７４】
＜容量素子の断面構成２＞
図１８は、図１４のＢ−Ｂ線で切断した断面図である。図１８に示すように、本実施の形態１における容量素子の下部電極ＢＥとして機能する半導体層ＳＬの上方に絶縁層ＩＬを介して、一方の容量素子の上部電極ＵＥ２Ａと、他方の容量素子の上部電極ＵＥ２Ｂとが形成されている。そして、図１８に示すように、上部電極ＵＥ２Ａと上部電極ＵＥ２Ｂと同層に、上部電極ＵＥ１Ａと接続された信号線ＳＧＬ１および上部電極ＵＥ１Ｂと接続された信号線ＳＧＬ２とが配置されている。
【００７５】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、低周波信号（第１周波数信号）が印加された場合の静電容量値と比較して、低周波信号よりも周波数の高い高周波信号（第２周波数信号）が印加された場合の静電容量値が小さくなる周波数依存性を有する容量素子を使用するというものである。
【００７６】
これにより、低周波信号に対しては、反射信号と反転信号との相殺を生じさせることができるため、低周波信号の反射信号に起因する伝送路の雑音を低減することができる。一方、高周波信号に対しては、静電容量値が小さくなる結果、反転信号が生じなくなるため、高周波信号における反射信号と反転信号の増幅という副作用を抑制できる。この結果、本実施の形態１における第１特徴点によれば、上述した副作用自体を解消することができる結果、容量素子の数を増加することなく、伝送路における雑音を低減することができる。
【００７７】
続いて、本実施の形態１における第２特徴点は、例えば、上述した第１特徴点を具現化した容量素子の模式的構成にある。具体的に、本実施の形態１における第２特徴点は、例えば、図７〜図１０に示すように、半導体層ＳＬから構成される下部電極ＢＥと、下部電極ＢＥと対向する上部電極ＵＥ１と、下部電極ＢＥと対向し、かつ、上部電極ＵＥ１と離間して設けられた上部電極ＵＥ２とを備える容量素子を採用する点にある。
【００７８】
これにより、例えば、図９に示すように、上部電極ＵＥ１に低周波信号を印加する場合、半導体層ＳＬが下部電極ＢＥとして機能する。このことから、本実施の形態１における容量素子の静電容量値は、上部電極ＵＥ１と半導体層ＳＬとの間の静電容量値（Ｃ１）と、上部電極ＵＥ２と半導体層ＳＬとの間の静電容量値（Ｃ２）と、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値（Ｃ３）とを合わせた値となる。一方、例えば、図１０に示すように、上部電極ＵＥ１に高周波信号を印加する場合、半導体層ＳＬが下部電極ＢＥとして機能しなくなることから、本実施の形態１における容量素子の静電容量値は、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値（Ｃ３）となる。つまり、上部電極ＵＥ１に高周波信号を印加する場合、上部電極ＵＥ２と半導体層ＳＬとの間の静電容量値（Ｃ１）と、上部電極ＵＥ２と半導体層ＳＬとの間の静電容量値（Ｃ２）は、０となる。
【００７９】
したがって、本実施の形態１における第２特徴点によれば、低周波信号が印加された場合の静電容量値（Ｃ１＋Ｃ２＋Ｃ３）と比較して、低周波信号よりも周波数の高い高周波信号が印加された場合の静電容量値（Ｃ３）が小さくなる周波数依存性を有する容量素子を実現できることがわかる。特に、低周波信号を印加する場合の静電容量値に比べて、高周波信号を印加する場合の静電容量値を小さくするためには、信号が印加される上部電極ＵＥ１の平面サイズに比べて、グランド電位が供給される上部電極ＵＥ２の平面サイズを大きくすることが望ましい。なお、本実施の形態１における第２特徴点によれば、低周波信号が印加された場合の静電容量値をＣ１＋Ｃ２＋Ｃ３から構成することができるので、平面サイズを大きくすることなく、大きな静電容量値を確保することができる。このことは、大きな静電容量値を確保するために、容量素子のサイズを大きくする必要がなくなることを意味し、これによって、容量素子を含む半導体装置の小型化が図れる。以上のことから、本実施の形態１における第２特徴点によれば、容量素子の平面サイズおよび容量素子の数を増加することなく、伝送路における雑音を低減することができる。この結果、本実施の形態１における第２特徴点によれば、半導体装置の小型化を図りながら、半導体装置の性能向上を図ることができるという顕著な効果が得られる。
【００８０】
次に、本実施の形態１における第３特徴点は、容量素子の下部電極ＢＥとして機能する半導体層ＳＬに導入される導電型不純物の不純物濃度を自由に設定できる点にある。これにより、本実施の形態１における第３特徴点によれば、容量素子の静電容量値の変動が始まる変動開始周波数を自由に設計できる。なぜなら、例えば、図１１に示すように、容量素子の静電容量値の変動が始まる変動開始周波数は、半導体層ＳＬに導入される導電型不純物の不純物濃度に依存して変化するからである。したがって、本実施の形態１における容量素子によれば、半導体層ＳＬに導入される導電型不純物の不純物濃度を適宜調整することにより、目的とする変動開始周波数を実現することができる。このことから、本実施の形態１における第３特徴点によれば、本実施の形態１における容量素子の設計自由度を向上することができるという利点が得られる。
【００８１】
さらに、本実施の形態１における第４特徴点は、容量素子の上部電極（ＵＥ１Ａ、ＵＥ１Ｂ、ＵＥ２Ａ、ＵＥ２Ｂ）の配置位置として、複数の配線層のうちの最上層と中間層と最下層のいずれかに配置してもよい自由度を持たせている点にある。これにより、本実施の形態１における第４特徴点によれば、上述した第３特徴点による効果と同様に、容量素子の静電容量値の変動が始まる変動開始周波数を自由に設計できる。なぜなら、容量素子の静電容量値の変動が始まる変動開始周波数は、半導体層ＳＬに導入される導電型不純物の不純物濃度に依存して変化するだけでなく、容量素子の下部電極ＢＥとして機能する半導体層ＳＬと上部電極との間の距離にも依存するからである。例えば、半導体層ＳＬと上部電極との間の距離が大きくなるほど、変動開始周波数は高くなる。したがって、例えば、変動開始周波数を高くしたい場合には、半導体層ＳＬに導入される導電型不純物の不純物濃度を高くするだけでなく、容量素子の上部電極を複数の配線層のうちの最上層に配置する設計を行なうことも有効である。言い換えれば、変動開始周波数を低くしたい場合には、半導体層ＳＬに導入される導電型不純物の不純物濃度を低くするだけでなく、容量素子の上部電極を複数の配線層のうちの最下層に配置する設計を行なうことを有効である。すなわち、本実施の形態１における容量素子は、半導体層ＳＬに導入される導電型不純物の不純物濃度を調整することと（第３特徴点）、上部電極の配置位置を調整すること（第４特徴点）との相乗効果によって、所望の変動開始周波数を有する容量素子の設計自由度を大幅に向上することができるという効果を得ることができる。
【００８２】
続いて、本実施の形態１における第５特徴点は、例えば、図１４〜図１７に示すように、上部電極（ＵＥ２Ａ、ＵＥ２Ｂ）に複数の開口部（ＯＰ１Ａ、ＯＰ１Ｂ）を設け、かつ、平面視において、複数の開口部（ＯＰ１Ａ、ＯＰ１Ｂ）の内部にダミーパターン（ＤＭＹ１Ａ、ＤＭＹ１Ｂ）を上部電極が形成されている層とは異なる層に設ける点にある。
【００８３】
これにより、まず、本実施の形態１における第５特徴点によれば、上部電極（ＵＥ２Ａ、ＵＥ２Ｂ）が配置されていない層にもダミーパターン（ＤＭＹ１Ａ、ＤＭＹ１Ｂ）を配置することにより、配線層間の配線密度ばらつきを抑制することができる。この結果、例えば、ダマシン法によって配線を形成する際、配線密度のばらつきに起因するディッシングを抑制することができ、信頼性の高い配線を形成することができる（第１利点）。
【００８４】
また、本実施の形態１における第５特徴点によれば、静電容量値の変動を緩やかにすることができる（第２利点）。なぜなら、上部電極（ＵＥ２Ａ、ＵＥ２Ｂ）とは異なる層にダミーパターン（ＤＭＹ１Ａ、ＤＭＹ１Ｂ）を配置しているからである。すなわち、容量素子の上部電極（ＵＥ２Ａ、ＵＥ２Ｂ）と半導体層ＳＬとの間の静電容量値だけでなく、上部電極（ＵＥ２Ａ、ＵＥ２Ｂ）とダミーパターン（ＤＭＹ１Ａ、ＤＭＹ１Ｂ）との間の静電容量値や、ダミーパターン（ＤＭＹ１Ａ、ＤＭＹ１Ｂ）と半導体層ＳＬとの間の静電容量値も容量素子の静電容量値も容量結合として寄与するからである。つまり、変動開始周波数は、電極間距離にも依存することから、電極間距離が異なる静電容量値も寄与するということは、これらの静電容量値の重ね合わせによって、単一の電極間距離の静電容量値を有する場合よりも静電容量値の変化が緩やかになることを意味するからである。
【００８５】
これにより、本実施の形態１における第５特徴点によれば、容量素子によって反転信号が生成される周波数に幅を持たせることができる。例えば、容量素子の静電容量値が急峻に変化する場合、容量素子による反射によって反転信号が生成される周波数からわずかにずれた周波数の信号でも、容量素子による反射が生じなくなってしまい、本実施の形態１における容量素子の設計が困難となる。特に、異なる周波数成分を含むデジタル信号（矩形信号）では、反転信号が生成される周波数帯域を確保する必要があり、この点からも、容量素子の静電容量値が急峻に変化することは避けるべきなのである。
【００８６】
これに対し、静電容量値の変化が緩やかになるということは、反転信号が生成される周波数からわずかにずれた周波数の信号でも、容量素子による反射が生じることを意味し、このことは、本実施の形態１における容量素子の設計が容易になるとともに、デジタル信号にも充分に対応できることになる。したがって、本実施の形態１における容量素子を設計するにあたっては、静電容量値の変化が緩やかになっていることが望ましいのである。
【００８７】
この点に関し、本実施の形態１における第５特徴点によれば、静電容量値の変化を緩やかにすることができることから、デジタル信号に対応した容量素子の設計が容易になるという利点を得ることができる。
【００８８】
（実施の形態２）
前記実施の形態１で説明したように、周波数依存性を有する容量素子の設計を容易にする観点から、静電容量値の変化を緩やかにすることが望ましい。この点に関し、前記実施の形態１でも第５特徴点による工夫を施している。ただし、本発明者の検討の結果、静電容量値の変化を緩やかにするためには、容量素子の形状に工夫を施すことも有効であることを見出したので、本実施の形態２では、この工夫点について説明する。
【００８９】
＜容量素子の形状に関する工夫＞
図１９は、本実施の形態２における容量素子の模式的な構成を示す平面図である。図１９に示すように、本実施の形態２における容量素子は、下部電極ＢＥとして機能する半導体層ＳＬ上に、平面サイズの異なる上部電極ＵＥ１と上部電極ＵＥ２とが、互いに離間しながら隣り合う位置に配置されている。特に、上部電極ＵＥ２の平面サイズは、上部電極ＵＥ１の平面サイズよりも大幅に大きくなっている。
【００９０】
図１９に示すように、平面視において、上部電極ＵＥ１は、上部電極ＵＥ２と対向する対向辺Ｓ１を有し、かつ、上部電極ＵＥ２は、上部電極ＵＥ１と対向する対向辺Ｓ２を有している。このとき、本実施の形態２における特徴点は、対向辺Ｓ１の長さ（ｙ方向の長さ）が、対向辺Ｓ２の長さ（ｙ方向の長さ）とは異なる点にある。具体的に、対向辺Ｓ１の長さは、対向辺Ｓ２の長さよりも小さくなっている。言い換えれば、対向辺Ｓ２の長さは、対向辺Ｓ１の長さよりも大きくなっている。このような形状の工夫点により、本実施の形態２における容量素子によれば、静電容量値の変化を緩やかにすることができるが、このメカニズムについては後述する。
【００９１】
次に、図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０に示すように、下部電極ＢＥとして機能する半導体層ＳＬ上に、例えば、酸化シリコン膜からなる絶縁膜ＩＬを介して、導体膜からなる上部電極ＵＥ１と導体膜からなる上部電極ＵＥ２とが同層で、互いに離間して配置されている。
【００９２】
＜静電容量値の変化が緩やかになるメカニズム＞
続いて、本実施の形態２における容量素子の形状によれば、静電容量値の変化を緩やかにできるメカニズムについて、図面を参照しながら説明する。
【００９３】
図２１は、低周波信号を上部電極ＵＥ１に印加した場合において、実効的な電極として機能する上部電極ＵＥ２の部分（ドットで示す部分）を示す模式図である。図２１において、上部電極ＵＥ１の対向辺Ｓ１と、上部電極ＵＥ２の対向辺Ｓ２とは、互いに対向しており、上部電極ＵＥ２の対向辺Ｓ２は、対向辺Ｓ１と相対する部分ａと、部分ａの上側のい部分ｂと、部分ａの下側の部分ｃから構成されている。ここで、上部電極ＵＥ１に低周波信号が印加される場合、電磁誘導現象によって、上部電極ＵＥ２に電磁界が発生し、これによって、対向辺Ｓ２の部分ａにキャリアが蓄積することにより、対向辺Ｓ２の部分ａは、電極として機能する。このとき、部分ｂおよび部分ｃは、ωＬ（ω＝２πｆは角振動数、Ｌは寄生インダクタンス）で表されるインピーダンスを有しているが、低周波信号の場合、ωが小さいことから、部分ｂおよび部分ｃのインピーダンス（ωＬ）は、小さくなる。このことは、部分ａから部分ｂおよび部分ｃにキャリアが移動しやすいことを意味し、この結果、図２１に示すように、部分ｂおよび部分ｃは電極として機能する。したがって、上部電極ＵＥ１に低周波信号を印加する場合、上部電極ＵＥ２の部分ａと部分ｂと部分ｃとが電極として機能することから、上部電極ＵＥ１と上部電極ＵＥ２の間の静電容量値は、大きくなる。
【００９４】
一方、図２２は、高周波信号を上部電極ＵＥ１に印加した場合において、実効的な電極として機能する上部電極ＵＥ２の部分（ドットで示す部分）を示す模式図である。ここで、上部電極ＵＥ１に高周波信号が印加される場合、電磁誘導現象によって、上部電極ＵＥ２に電磁界が発生し、これによって、対向辺Ｓ２の部分ａにキャリアが蓄積することにより、対向辺Ｓ２の部分ａは、電極として機能する。このとき、部分ｂおよび部分ｃは、ωＬ（ω＝２πｆは角振動数、Ｌは寄生インダクタンス）で表されるインピーダンスを有しているが、高周波信号の場合、ωが大きいことから、部分ｂおよび部分ｃのインピーダンス（ωＬ）は、大きくなる。このことは、部分ａから部分ｂおよび部分ｃにキャリアが移動しにくいことを意味し、この結果、図２２に示すように、部分ｂおよび部分ｃは電極として機能しなくなる。したがって、上部電極ＵＥ１に高周波信号を印加する場合、上部電極ＵＥ２の部分ａだけが実効的に電極として機能することから、上部電極ＵＥ１と上部電極ＵＥ２の間の静電容量値は、小さくなる。
【００９５】
以上のことから、本実施の形態２における特徴点（形状の工夫）によれば、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値に周波数依存性を持たせることができる。すなわち、図１９に示す平面形状を有する本実施の形態２における容量素子によれば、信号周波数の変化に伴って、上部電極ＵＥ１と上部電極ＵＥ２との間の静電容量値を緩やかに変化させることができる。つまり、本実施の形態２における容量素子によれば、前記実施の形態１の第２特徴点で説明した下部電極ＢＥに起因する静電容量値の変化に加えて、本実施の形態２における形状の工夫点に基づく上部電極ＵＥ１と上部電極ＵＥ２との間の緩やかな静電容量値の変化が追加されることになる。この結果、本実施の形態２における容量素子の総合的な静電容量値は、緩やかになるのである。
【００９６】
具体的に、図２３は、本実施の形態２における容量素子の周波数依存性をシミュレーションした結果を示すグラフである。図２３において、横軸は、周波数（Ｈｚ）を示しており、縦軸は、本実施の形態２における容量素子の有効容量値（ｐＦ）を示している。
【００９７】
図１１と図２３とを対比すると、前記実施の形態１を示す図１１よりも、本実施の形態２を示す図２３の方が、低周波信号が印加された場合の静電容量値と比較して、低周波信号よりも周波数の高い高周波信号が印加された場合の静電容量値が小さくなる周波数依存性が緩やかになっていることがわかる。したがって、本実施の形態２における容量素子によれば、静電容量値の変化を緩やかにすることができることから、デジタル信号に対応した容量素子の設計が容易になるという利点を得ることができる。
【００９８】
＜変形例＞
なお、図２４は、実施の形態２の変形例における容量素子の平面レイアウト構成を示す模式図である。図１９に示す実施の形態２では、上部電極ＵＥ１の対向辺Ｓ１は、上部電極ＵＥ２の対向辺Ｓ２と並行して相対するように形成されていたが、実施の形態２における技術的思想は、これに限らず、例えば、図２４に示すように、上部電極ＵＥ１の対向辺Ｓ１が、上部電極ＵＥ２の対向辺Ｓ２と並行して形成されていなくてもよい。この場合も、静電容量値の変化を緩やかにすることができることから、デジタル信号に対応した容量素子の設計が容易になるという利点を得ることができる。
【００９９】
＜容量素子の具体的構成＞
続いて、本実施の形態２における容量素子の具体的な構成について説明する。図２５は、本実施の形態２における容量素子の具体的な平面レイアウト構成を示す模式図である。図２５に示す本実施の形態２における容量素子の平面レイアウト構成は、図１４に示す前記実施の形態１における容量素子の平面レイアウト構成とほぼ同様である。図１４と図２５において相違する点は、図２５に示す本実施の形態２における容量素子では、上部電極ＵＥ１Ａ（ＵＥ１Ｂ）のｘ方向の幅が、上部電極ＵＥ２Ａ（ＵＥ２Ｂ）のｘ方向の幅よりも小さくなっている点である。つまり、図２５に示す平面レイアウト構成では、本実施の形態２における容量素子の形状の工夫点が取り入れられている。これにより、本実施の形態２における容量素子によれば、静電容量値の変化を緩やかにすることができることから、デジタル信号に対応した容量素子の設計が容易になるという利点を得ることができる。特に、図２５に示す本実施の形態２における容量素子の具体的構成には、本実施の形態２で説明している容量素子の形状の工夫点だけでなく、前記実施の形態１で説明した第５特徴点も取り入れられている。このことから、本実施の形態２で説明している容量素子の形状の工夫点と、前記実施の形態１で説明した第５特徴点との相乗効果によって、さらに、静電容量値の変化を緩やかにすることができる。したがって、図２５に示す具体的な容量素子の平面レイアウト構成によれば、デジタル信号に対応した容量素子の設計が容易になるという利点を大きくすることができる。
【０１００】
（実施の形態３）
例えば、前記実施の形態１においては、図１４に示すように、グランド線ＧＬ１と信号線ＳＧＬ１との間に容量素子を配置している。この構成は、配線密度に余裕がある場合には、有効であるが、配線密度が高くなると、信号線ＳＧＬ１の途中からはみ出た上部電極ＵＥ１Ａが障害となって配線密度を高くすることができない可能性がある。
【０１０１】
そこで、本実施の形態３では、スペースに余裕がある領域に容量素子を配置する工夫を施している。以下に、この工夫を施した本実施の形態３における技術的思想について、図面を参照しながら説明する。
【０１０２】
＜半導体装置の構成＞
図２６は、本実施の形態３における半導体装置ＳＡ１の模式的な構成を示す図である。図２６に示す本実施の形態３における半導体装置ＳＡ１の構成は、図１３に示す前記実施の形態１における半導体装置ＳＡ１の構成とほぼ同様であるため、相違点を中心に説明する。図１３に示す前記実施の形態１における半導体装置ＳＡ１では、配線Ｌ１と貫通ビアＴＳＶ１との間の領域ＡＲ１に、前記実施の形態１における容量素子を配置している。これに対し、本実施の形態３における半導体装置ＳＡ１では、図２６に示すように、貫通ビアＴＳＶ１の上方の領域ＡＲに、本実施の形態３における容量素子を配置する。これにより、まず、図１３と図２６を対比すると分かるように、貫通ビアＴＳＶ１を半導体チップＣＨＰ１に近づけて配置することができる結果、シリコンインターポーザＳＩ１のサイズを小さくすることができる。さらに、配線基板ＷＢ１の配線Ｌ２も短くすることができるため、配線基板ＷＢ１のサイズも小さくすることができる。したがって、本実施の形態３によれば、シリコンインターポーザＳＩ１のサイズと配線基板ＷＢ１のサイズの両方を小さくできることの相乗効果によって、半導体装置ＳＡ１の小型化を図ることができる。
【０１０３】
＜容量素子の平面レイアウト構成＞
次に、図２６に示す領域ＡＲに形成されている容量素子の平面レイアウト構成について説明する。図２７は、本実施の形態３における一対の容量素子の平面レイアウト構成を示す平面図である。図２７において、信号線ＳＧＬ１は、ｘ方向に延在しており、信号線ＳＧＬ１の終端部に貫通ビアＴＳＶ１Ａが配置されている。そして、本実施の形態３では、この貫通ビアＴＳＶ１Ａ（パッドを含む）と接続するように上部電極ＵＥ１Ａが形成されている。一方、信号線ＳＧＬ１と並行してｘ方向に延在するグランド線ＧＬ１が配置されており、このグランド線ＧＬ１には、貫通ビアＴＳＶ（ＧＡ１）と貫通ビアＴＳＶ（ＧＢ１）が配置されている。そして、本実施の形態３において、上部電極ＵＥ２Ａは、貫通ビアＴＳＶ（ＧＡ１）と貫通ビアＴＳＶ（ＧＢ１）との間に挟まれるように配置され、かつ、上部電極ＵＥ１Ａと対向するように配置されている。なお、上部電極ＵＥ２Ａの構成は、前記実施の形態１と同様であるため、その説明は省略する。以上のようにして、本実施の形態３における一方の容量素子が形成されている。
【０１０４】
続いて、本実施の形態３における他方の容量素子の平面レイアウト構成について説明する。図２７において、信号線ＳＧＬ２は、ｘ方向に延在しており、信号線ＳＧＬ２の終端部に貫通ビアＴＳＶ１Ｂが配置されている。そして、本実施の形態３では、この貫通ビアＴＳＶ１Ｂ（パッドを含む）と接続するように上部電極ＵＥ１Ｂが形成されている。一方、信号線ＳＧＬ２と並行してｘ方向に延在するグランド線ＧＬ２が配置されており、このグランド線ＧＬ２には、貫通ビアＴＳＶ（ＧＡ２）と貫通ビアＴＳＶ（ＧＢ２）が配置されている。そして、本実施の形態３において、上部電極ＵＥ２Ｂは、貫通ビアＴＳＶ（ＧＡ２）と貫通ビアＴＳＶ（ＧＢ２）との間に挟まれるように配置され、かつ、上部電極ＵＥ１Ｂと対向するように配置されている。なお、上部電極ＵＥ２Ｂの構成は、前記実施の形態１と同様であるため、その説明は省略する。以上のようにして、本実施の形態３における他方の容量素子が形成されている。
【０１０５】
＜容量素子の断面構成＞
次に、本実施の形態３における容量素子の断面構成について説明する。図２８は、図２７のＡ−Ａ線で切断した断面図である。図２８に示すように、下部電極ＢＥとして機能する半導体層ＳＬには、半導体層ＳＬを貫通する貫通ビアＴＳＶ（ＧＡ１）および貫通ビアＴＳＶ（ＧＢ１）が形成されている。そして、半導体層ＳＬ上には、絶縁膜ＩＬを介して、複数の配線層が形成されている。複数の配線層の最上層の配線によって、グランド線ＧＬ１および上部電極ＵＥ２Ａが形成されており、平面視において、上部電極ＵＥ２に設けられた開口部ＯＰ１Ａに内包されるように、最上層よりも下層の配線層に配線として機能しないダミーパターンＤＭＹ１Ａが形成されている。まや、グランド線ＧＬ１は、下層の配線層に形成されている配線を介して、貫通ビアＴＳＶ（ＧＡ１）および貫通ビアＴＳＶ（ＧＢ１）と電気的に接続されている。
【０１０６】
続いて、図２９は、図２７のＢ−Ｂ線で切断した断面図である。図２９に示すように、半導体層ＳＬには、半導体層ＳＬを貫通する貫通ビアＴＳＶ１Ａおよび貫通ビアＴＳＶ１Ｂが形成されている。貫通ビアＴＳＶ１Ａは、複数の配線層のうちの最上層に形成されている信号線ＳＧＬ１と電気的に接続されており、かつ、貫通ビアＴＳＶ１Ｂは、複数の配線層のうちの最上層に形成されている信号線ＳＧＬ２と電気的に接続されている。
【０１０７】
＜実施の形態３における特徴＞
次に、本実施の形態３における特徴点について説明する。本実施の形態３における特徴点は、例えば、図２７に示すように、直接的に貫通ビア（ＴＳＶ１Ａ、ＴＳＶ１Ｂ）（パッドを含む）と接続されるように容量素子を配置している点にある。例えば、信号線の途中に容量素子を配置すると、信号線の高密度配置に対して邪魔になる。このため、本実施の形態３では、貫通ビアに接続するように容量素子を配置している。なぜなら、信号線においては、信号線の内部を伝達する配線に雑音が重畳することを抑制するために、シールドされた伝送路構造が採用されているのに対し、貫通ビアには、シールドされた伝送路構造が採用されていないからである。すなわち、貫通ビアは、シールドされた伝送路構造となっていないことから、クロスカップリングの影響を低減するため、シールドされた伝送路構造を有する信号線のように高密度に配置することができないのである。言い換えれば、貫通ビアは、信号間干渉（クロスカップリング）を防止するために、周囲にスペースを確保する必要があるのである。したがって、本実施の形態３では、この点に着目して、貫通ビアの周囲に存在するスペースに容量素子を配置することにより、このスペースを有効活用するものである。この結果、本実施の形態３によれば、信号線の高密度配置を邪魔することなく、本実施の形態３における容量素子を配置することができる。さらに、貫通ビア自体も寄生容量を有しているので、この貫通ビアの寄生容量も有効活用することにより、本実施の形態３における容量素子を小型化することができる。このように、本実施の形態３における技術的思想によれば、信号線の高密度配置に対応しながら、容量素子の小型化を図ることができるという顕著な効果を得ることができる。
【０１０８】
＜変形例＞
図３０は、実施の形態３の変形例における半導体装置ＳＡ１の模式的な構成を示す図である。図３０において、本変形例では、実施の形態３と同様に、シリコンインターポーザＳＩ１に形成されている貫通ビアＴＳＶ１の上方の領域ＡＲに容量素子が形成されている。さらに、本変形例では、配線基板ＷＢ１にキャパシタビア（図２６のキャパシタビアＣＶ１）を形成する替わりに、領域ＢＲにおいて、互いに幅の異なる配線Ｌ２Ａと配線Ｌ２Ｂとを接続している。すなわち、本変形例では、領域ＢＲに、インピーダンス不連続領域を形成している。このように本変形例では、配線基板ＷＢ１に、インピーダンス不連続領域が形成された配線（Ｌ２Ａ、Ｌ２Ｂ）を形成しており、インピーダンス不連続領域は、配線（Ｌ２Ａ、Ｌ２Ｂ）の幅が不連続的に変化する領域として形成されている。
【０１０９】
図３１は、領域ＢＲに形成されているインピーダンス不連続領域の平面レイアウト構成を示す拡大図である。図３１において、まず、グランド線（ＧＬ１、ＧＬ２）は、境界線ＶＬを境にして、左側の幅よりも右側の幅が不連続的に小さくなっている。同様に、信号線（ＳＧＬ１、ＳＧＬ２）も境界線ＶＬを境にして、左側の幅よりも右側の幅が不連続的に小さくなっている。これにより、境界線ＶＬの左側のインピーダンスが、境界線ＶＬの右側のインピーダンスよりも不連続的に小さくなるインピーダンス不連続領域が形成されることになる。このように構成されているインピーダンス不連続領域においては、インピーダンスの不連続性に起因して信号の反射が生じることになる。
【０１１０】
＜＜変形例による効果＞＞
図３２は、関連技術における周波数とリターンロス（反射損失）との関係を示すグラフである。関連技術における半導体装置は、シリコンインターポーザを使用せず、配線基板上に半導体チップが搭載された半導体装置であり、配線基板に３つのキャパシタビアが形成されている。このように構成されている関連技術における半導体装置では、図３２に示すように、リターンロスが、１２．５Ｇｂｐｓに対応する規格（許容範囲）を示す点線（１）の範囲内に収まっているものの、３０Ｇｂｐｓに対応する規格（許容範囲）を示す点線（２）からははみ出している。特に、周波数の高い領域で許容範囲を超えている。このことから、関連技術における半導体装置では、３０Ｇｂｐｓに対応する規格（許容範囲）を満足できていないことがわかる。したがって、関連技術に対して、周波数の高い領域でのリターンロスを低減することが必要であることになる。
【０１１１】
これに対し、本変形例における半導体装置ＳＡ１は、図３０に示すように、シリコンインターポーザＳＩ１の領域ＡＲに、実施の形態３における容量素子を形成し、かつ、配線基板ＷＢ１の領域ＢＲにインピーダンス不連続領域を形成している。これにより、本変形例における半導体装置ＳＡ１によれば、周波数の高い領域でのリターンロスを低減できる。なぜなら、まず第１に、本変形例では、シリコンインターポーザＳＩ１の領域ＡＲに、実施の形態３における容量素子を形成しており、領域ＡＲ自体は、例えば、図１３に示す構成よりも、半導体チップＣＨＰ１に近づいている。このことは、領域ＡＲに形成されている容量素子によって、図１３よりも周波数の高い信号の反射相殺が可能となることを意味し、かつ、２倍周波数の増幅という副作用も低減できることを意味する。この結果、本変形例では、周波数の高い領域でのリターンロスを低減できることになる。
【０１１２】
第２に、本変形例では、配線基板ＷＢ１の領域ＢＲに、キャパシタビアではなく、インピーダンス不連続領域を形成している。この点に関し、インピーダンス不連続領域における信号の反射は、キャパシタビアにおける信号の反射よりも小さくなる。ただし、このインピーダンス不連続領域での機能は、周波数の低い信号の反射相殺を目的とするものであり、この反射相殺の効果が小さくなっても、そもそも、図３２からもわかるように、周波数の低い信号におけるリターンロスは問題点として顕在化していないから、問題ないと考えられる。それよりも、キャパシタビアの場合、反射相殺の効果が大きいということは、２倍周波数の増幅という副作用も大きくなることを意味する。この場合、２倍周波数は、周波数の高い信号であるから、周波数の高い領域でのリターンロスが大きくなってしまう。
【０１１３】
これに対し、インピーダンス不連続領域における信号の反射は、キャパシタビアにおける信号の反射よりも小さいが、このことは、裏を返せば、２倍周波数の増幅という副作用も小さくなることを意味し、周波数の高い領域でのリターンロスを低減するためには、かえって、キャパシタビアよりも望ましいのである。
【０１１４】
以上のことから、本変形例における半導体装置ＳＡ１によれば、シリコンインターポーザＳＩ１の領域ＡＲに、実施の形態３における容量素子を形成し、かつ、配線基板ＷＢ１の領域ＢＲにインピーダンス不連続領域を形成することにより、周波数の高い領域でのリターンロスを低減できると考えられる。
【０１１５】
実際、図３３は、本変形例における周波数とリターンロス（反射損失）との関係を示すグラフである。図３３に示すように、本変形例における半導体装置ＳＡ１のリターンロスが、１２．５Ｇｂｐｓに対応する規格（許容範囲）を示す点線（１）の範囲内に収まっているとともに、３０Ｇｂｐｓに対応する規格（許容範囲）を示す点線（２）の範囲内にも収まっていることがわかる。このことは、３個の容量素子（キャパシタビア）を使用している関連技術における半導体装置よりも、本変形例に特有の容量素子を１個使用した半導体装置ＳＡ１の方が、半導体装置の性能が向上していることを意味している。したがって、本変形例における技術的思想は、容量素子の個数を低減しているにも関わらず、半導体装置の性能向上を図ることができる点で優れた技術的思想であることがわかる。
【０１１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１７】
例えば、容量素子を構成する第１上部電極と第２上部電極とを異なる配線層に形成することもできる。この場合、さらに、周波数依存性を有する容量素子における静電容量値の変化を緩やかにすることができる。
【０１１８】
また、静電容量値の変動開始周波数を制御するために、半導体層に導入される導電型不純物の不純物濃度に分布を持たせることも可能であるとともに、容量素子毎に、半導体層に導入する導電型不純物の不純物濃度を変えることもできる。
【符号の説明】
【０１１９】
ＢＥ  下部電極
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＧＬ１  グランド線
ＧＬ２  グランド線
ＩＵ１  入力部
ＩＵ２  入力部
ＯＰ１Ａ  開口部
ＯＰ１Ｂ  開口部
ＯＵ１  出力部
ＯＵ２  出力部
ＳＧＬ１  信号線
ＳＧＬ２  信号線
ＳＩ１  シリコンインターポーザ
ＳＩ２  シリコンインターポーザ
ＳＬ  半導体層
Ｓ１  対向辺
Ｓ２  対向辺
ＵＥ１  上部電極
ＵＥ２  上部電極
ＷＢ１  配線基板
ＷＢ２  配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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