(57)【特許請求の範囲】
【請求項１】
ＩＯインターフェースレベル変換回路であって、
ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される中間レベル発生回路と、
ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成されるレベル変換回路と、を含み、
前記中間レベル発生回路は、電流ミラーユニットと中間レベル発生ユニットとを含み、
前記電流ミラーユニットは、電流シンクに応じて、中間レベル発生ユニットにバイアス電流を提供するように構成され、前記電流ミラーユニットは、ＭＯＳであるＰＭ１とＰＭ２とを含み、前記ＰＭ１のゲートとドレインがＰＭ２のゲートに接続させて電流ミラーが形成され、
前記中間レベル発生ユニットは、バイアス電流によってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成され、
前記中間レベル発生ユニットは、ＭＯＳであるＰＭ０、ＮＭ０、ＮＭ１、ＮＭ３、ＮＭ４を含み、
前記ＰＭ１のソースがチップ内部電源ＶＤＤに接続され、ゲート、ドレインが短絡されＰＭ２のゲートと電流シンクＩ０に接続され、
前記ＰＭ２のソースがチップ内部電源ＶＤＤに接続され、ドレインがＮＭ３のドレイン、ＮＭ３のゲート、及びＮＭ４のゲートに接続され、
前記ＮＭ３のソースがＰＭＯＳであるＰＭ０のソースに接続され、
前記ＰＭ０のゲート、ＰＭ０のドレイン、ＮＭ０のゲート、ＮＭ０のドレインがＮＭ１のゲートに接続され、
前記ＮＭ０のソースが接地電位に接続され、
前記ＮＭ１のソースが接地電位に接続され、ドレインがＮＭ４のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、
前記ＮＭ４のドレインがチップ内部電源ＶＤＤに接続され、
出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定するように構成される
前記ＩＯインターフェースレベル変換回路。
【請求項２】
前記ＮＭ０、前記ＮＭ１、前記ＮＭ３、前記ＮＭ４がＮＭＯＳであり、前記ＰＭ０〜ＰＭ２がＰＭＯＳであり、または、
前記ＮＭ０〜ＮＭ１がＮＭＯＳであり、前記ＰＭ０がＰＭＯＳであり、前記ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４が高圧ＤＭＯＳである
請求項１に記載のＩＯインターフェースレベル変換回路。
【請求項３】
前記中間レベル発生回路は、前記中間レベル発生回路の出力電圧を安定させるように構成される出力フィルタコンデンサーをさらに含む
請求項１に記載のＩＯインターフェースレベル変換回路。
【請求項４】
前記ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けるように構成される
請求項１に記載のＩＯインターフェースレベル変換回路。
【請求項５】
請求項１乃至４に記載のＩＯインターフェースレベル変換回路によるＩＯインターフェースレベル変換方法であって、
前記中間レベル発生回路によりＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することと、
前記レベル変換回路により、前記ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換することと、を含む、
ＩＯインターフェースレベル変換方法。
【請求項６】
前記ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することは、
中間レベル発生回路の電流ミラーユニットによって、電流シンクに応じて中間レベル発生回路の中間レベル発生ユニットにバイアス電流を提供すること、を含む
請求項５に記載のＩＯインターフェースレベル変換方法。
【請求項７】
前記方法は、さらに、
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることを含む
請求項６に記載のＩＯインターフェースレベル変換方法。
【請求項８】
コンピュータ記憶媒体であって、
前記コンピュータ記憶媒体にはコンピュータ実行可能な命令が記憶され、
当該コンピュータ実行可能な命令は、請求項５〜７いずれか１項に記載のＩＯインターフェースレベル変換方法を実行するように構成される、前記コンピュータ記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源管理技術に関し、特にＩＯインターフェースレベル変換回路、ＩＯインターフェースレベル変換方法及び記憶媒体に関する。
【背景技術】
【０００２】
チップ応用範囲の拡張に伴い、チップと外部Ｈｏｓｔとのリアルタイム通信を行うことで、Ｈｏｓｔからの命令を受信して対応動作を実行する。この場合、チップがＩＯインターフェース回路を必ず備えることを求められて、外部Ｈｏｓｔの命令をチップ内部に送信する又はチップの実行結果を外部Ｈｏｓｔへ返信する。このため、ＩＯインターフェース回路は、信号レベル変換と信号駆動という問題を解決する必要である。従来のＩＯインターフェース回路におけるレベル変換の方法は、チップ外部のＨｏｓｔのインターフェースレベルをチップ内部に導入しチップの内部電源とレベル変換を行う又は内部で低損失レギュレータ（ＬＤＯ：Ｌｏｗ  Ｄｒｏｐｏｕｔ  Ｒｅｇｕｌａｔｏｒ）を使用して外部のインターフェース電源を生成する。
【０００３】
チップＨｏｓｔのインターフェースレベルをチップ内部に導入し内部電源とレベル変換を行うことでレベル変換を実現する場合、１つのピンを利用してＩＯインターフェースレベルを導入する必要である。この場合、チップに１つのピンが増加され、チップのｂａｎｄｉｎｇ、封止等のプロセスにおいて、チップコストを増大させ、チップの競争力を低下させる。内部ＬＤＯを利用して外部のインターフェース電源を生成してレベル変換を実現する場合、ＬＤＯの基準電圧と電流を同時に発生する必要であり、チップの複雑さを増大させ、チップの待機消費電力を増大させ、チップの適用範囲を減少させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これを鑑みて、本発明の実施例は、従来技術のチップコストが高く、実現しにくく、待機消費電力が高く、適用範囲が小さい等の問題を解決することができるＩＯインターフェースレベル変換回路、ＩＯインターフェースレベル変換方法及び記憶媒体を提供する。
【課題を解決するための手段】
【０００５】
以上の目的を実現するために、本発明の実施例は以下のように実現される。
【０００６】
本発明の実施例はＩＯインターフェースレベル変換回路を提供する。前記ＩＯインターフェースレベル変換回路は、
ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される中間レベル発生回路と、
ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成されるレベル変換回路とを含む。
【０００７】
上記技術案において、前記中間レベル発生回路は、電流ミラーユニット、中間レベル発生ユニットを含み、
前記電流ミラーユニットは、電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供するように構成され、
前記中間レベル発生ユニットは、前記バイアス電流によって、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される。
【０００８】
上記技術案において、前記電流ミラーユニットは、ＰＭ１とＰＭ２を含み、前記ＰＭ１のゲートとドレインがＰＭ２のゲートに接続させて電流ミラーが形成され、
前記中間レベル発生ユニットは、ＰＭ０、ＮＭ０、ＮＭ１、ＮＭ３、ＮＭ４を含み、前記ＰＭ０、ＮＭ０、ＮＭ３、ＮＭ４がダイオード形態で接続されることで、出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定するように構成される。
【０００９】
上記技術案において、前記ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けるように構成される。
【００１０】
上記技術案において、前記ＮＭ０〜ＮＭ４がＮＭＯＳであり、前記ＰＭ０〜ＰＭ２がＰＭＯＳであり、または、
前記ＮＭ０〜ＮＭ２がＮＭＯＳであり、前記ＰＭ０がＰＭＯＳであり、前記ＰＭ１、ＰＭ２及びＮＭ３、ＮＭ４が高圧ＤＭＯＳである。
【００１１】
上記技術案において、前記中間レベル発生回路は、前記中間レベル発生回路の出力電圧を安定させるように構成される出力フィルタコンデンサーをさらに含む。
【００１２】
上記技術案において、前記ＰＭ１のソースがチップ内部電源ＶＤＤに接続され、ゲート、ドレインが短絡されＰＭ２のゲートと電流シンクＩ０に接続され、
前記ＰＭ２のソースがチップ内部電源ＶＤＤに接続され、ドレインがＮＭ３のドレイン、ＮＭ３のゲート、及びＮＭ４のゲートに接続され、
前記ＮＭ３のソースがＰＭＯＳであるＰＭ０のソースに接続され、
前記ＰＭ０のゲート、ＰＭ０のドレイン、ＮＭ０のゲート、ＮＭ０のドレインがＮＭ１のゲートに接続され、
前記ＮＭ０のソースが接地電位に接続され、
前記ＮＭ１のソースが接地電位に接続され、ドレインがＮＭ４のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、
前記ＮＭ４のドレインがチップ内部電源ＶＤＤに接続される。
【００１３】
本発明の実施例はまたＩＯインターフェースレベル変換方法を提供する。前記方法は、
中間レベル発生回路によってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することと、
レベル変換回路によって、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて外部の論理的な信号をチップ内部電源ドメインの信号に変換することとを含む。
【００１４】
上記技術案において、前記中間レベル発生回路によってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することは、
電流ミラーユニットによって、電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供することと、
中間レベル発生ユニットによって、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することとを含む。
【００１５】
上記技術案において、前記中間レベル発生ユニットによってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することは、
ＰＭ０、ＮＭ０、ＮＭ３、ＮＭ４がダイオード形態で接続されることで、出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定し、
前記方法は、ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けることと、
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることとを含む。
【００１６】
本発明の実施例はまたコンピュータ記憶媒体を提供する。前記コンピュータ記憶媒体にはコンピュータプログラムが記憶され、当該コンピュータプログラムは本発明の実施例のＩＯインターフェースレベル変換方法を実行するように構成される。
【００１７】
本発明の実施例におけるＩＯインターフェースレベル変換回路は、中間レベル発生回路、レベル変換回路を含み、ここで、前記中間レベル発生回路はＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成され、前記レベル変換回路はＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成される。このように、部品耐圧ドメイン内のいかなるレベルの外部ＩＯ信号に対してレベル変換を行うことができ、回路内部で外部ＩＯレベルに適用する電源ドメインを増加する必要がなく、インターフェース回路のレベル変換と信号駆動という問題を解決する。さらに、本発明の実施例におけるＩＯインターフェースレベル変換回路は、消費電力への要求が厳しい電源管理チップに適合に集積され、電源管理チップの低消費電力の要求を満たし、主流のＢＣＤプロセスに適用することができ、マスクを追加する必要ではなく、ＬＤＯ等の電源発生回路を増える必要もなく、チップコストを低減させる。これによって、従来技術のチップコストが高く、実現しにくく、待機消費電力が高く、適用範囲が小さい等の問題を解決することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例におけるＩＯインターフェースレベル変換回路の構成図である。
【図２】本発明の実施例におけるレベル変換回路の構成図である。
【図３】本発明の実施例におけるＩＯインターフェースレベル変換方法のフローチャートである。
【発明を実施するための形態】
【００１９】
本発明の実施例におけるＩＯインターフェースレベル変換回路は、中間レベル発生回路、レベル変換回路を含み、ここで、前記中間レベル発生回路はＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成され、前記レベル変換回路はＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成される。
【００２０】
前記中間レベル発生回路は、電流ミラーユニット、中間レベル発生ユニットを含み、ここで、前記電流ミラーユニットは、電流シンクに応じて、中間レベル発生ユニットにバイアス電流を提供するように構成され、前記中間レベル発生ユニットは、前記バイアス電流によって、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される。
【００２１】
１つの実施例において、前記電流ミラーユニットは、ＰＭ１とＰＭ２を含み、ここで、前記ＰＭ１のゲートとドレインがＰＭ２のゲートに接続させて電流ミラーが形成される。
【００２２】
前記電流ミラーがミラー電流ソースであり、電流ミラーの入力側に1つの参照電流を入力する場合、出力側から参照電流の大きさ及び方向と一致する出力電流を出力する。入力分岐の電流を出力分岐にコピーして他のサブシステムに電流を提供するためである。電流ミラーの原理として、２つの同じＭＯＳのゲートソース電圧が同じである場合、チャネル電流が同じである。例えば、本発明の実施例において、前記入力分岐の電流が電流シンクＩ０であり、前記出力分岐側の電流がＰＭ２のドレイン電流であり、前記他のサブシステムが中間レベル発生ユニットであり、ＰＭ１のソースとＰＭ２のソースの電位が共にＶＤＤであり、ＰＭ１のゲート電位とＰＭ２のゲート電位が同じであり、即ち、ＰＭ１のゲートソース電圧とＰＭ２のゲートソース電圧が同じであるため、ＰＭ１とＰＭ２の属性が同じである場合、ＰＭ１のドレイン電流とＰＭ２のドレイン電流が同じである。ＰＭ１とＰＭ２の属性が異なる場合、前記電流ミラーユニットの出力電流＝Ｋ×入力電流であり、ここで、ＫがＰＭ１とＰＭ２の属性により決定される。このように、入力分岐の電流の出力分岐へのコピーを実現する。
【００２３】
前記中間レベル発生ユニットは、ＰＭ０、ＮＭ０、ＮＭ１、ＮＭ３、ＮＭ４を含み、ここで、前記ＰＭ０、ＮＭ０、ＮＭ３、ＮＭ４がダイオード形態で接続されることで、出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定するように構成される。
【００２４】
前記ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けるように構成される。
【００２５】
本発明の実施例において、前記ＮＭ０とＮＭ１が電流ミラー構成を構成し、ＮＭ０のドレイン電流のＫ倍をＮＭ４のソースに入力するように構成され、ここで、ＫがＮＭ０とＮＭ１の属性により決定され、ＮＭ０とＮＭ１の属性が完全に同じである場合、Ｋの値が１であり、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力のＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避ける。
【００２６】
本発明の実施例において、前記ＮＭ０〜ＮＭ４がＮＭＯＳであり、前記ＰＭ０〜ＰＭ２がＰＭＯＳであり、または、前記ＮＭ０〜ＮＭ２がＮＭＯＳであり、前記ＰＭ０がＰＭＯＳであり、前記ＰＭ１、ＰＭ２及びＮＭ３、ＮＭ４が高圧ＤＭＯＳである。
【００２７】
前記中間レベル発生回路は出力フィルタコンデンサーＣ１を含み、当該出力フィルタコンデンサーＣ１は、前記ＩＯインターフェースレベル変換回路の出力電圧即ちＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを安定させるように構成される。
【００２８】
１つの実施例において、前記ＰＭ１のソースがチップ内部電源ＶＤＤに接続され、ゲート、ドレインが短絡されＰＭ２のゲートと電流シンクＩ０に接続され、前記ＰＭ２のソースがチップ内部電源ＶＤＤに接続され、ドレインがＮＭ３のドレイン、ＮＭ３のゲート、及びＮＭ４のゲートに接続され、前記ＮＭ３のソースがＰＭＯＳであるＰＭ０のソースに接続され、前記ＰＭ０のゲート、ＰＭ０のドレイン、ＮＭ０のゲート、ＮＭ０のドレインがＮＭ１のゲートに接続され、前記ＮＭ０のソースが接地電位に接続され、前記ＮＭ１のソースが接地電位に接続され、ドレインがＮＭ４のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、前記ＮＭ４のドレインがチップ内部電源ＶＤＤに接続される。
【００２９】
本発明の実施例における回路構成によって、チップ内部電源ＶＤＤは、ＰＭ１とＰＭ２が電流ミラーを構成してから、中間レベル発生ユニットにバイアス電流を提供する。中間レベル発生ユニットにおいて、ＮＭ０のゲート、ＮＭ０のドレイン、ＰＭ０のゲート、ＰＭ０のドレインが接続されるため、ＮＭ０のゲート、ＮＭ０のドレイン、ＰＭ０のゲート、ＰＭ０のドレイン電位が同じであり、ＮＭ０のソースが接地電位に接続され且つＮＭ０のゲートとＮＭ０のドレインの電位が同じであるため、ＮＭ０のドレインとＰＭ０のドレインとの接続点の電位がＶＧＳＮＭ０であり、ここで、ＧＳがゲートソースを表し、ＶＧＳＮＭ０がＮＭ０のゲートソース電圧である。
【００３０】
ＰＭ０のゲート、ＰＭ０のドレインの電位が同じであり、ＰＭ０のドレイン電位がＶＧＳＮＭ０であるため、ＮＭ３のソースとＰＭ０のソースとの接続点（Ｃ点）電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０であり、ここで、ＶＧＳＰＭ０がＰＭ０のゲートソース電圧である。
【００３１】
ＮＭ３のドレイン、ＮＭ３のゲート、ＮＭ４のゲートがＤ点に接続されるため、ＮＭ３のドレイン、ＮＭ３のゲート、ＮＭ４のゲートの電位が同じであり、Ｃ点がＮＭ３のソースであり、Ｄ点がＮＭ３のゲートであるため、Ｄ点の電位がＣ点電位＋ＶＧＳＮＭ３であり、即ち、Ｄ点電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３であり、ここで、ＶＧＳＮＭ３がＮＭ３のゲートソース電圧である。
【００３２】
ＮＭ３とＮＭ４に流れる電流を同じにするため、ＶＧＳＮＭ３＝ＶＧＳＮＭ４であり、Ｖｄｄ＿ｉｏがＮＭ４のソース電位であるため、Ｖｄｄ＿ｉｏの電位がＤ点電位−ＶＧＳＮＭ４である。
【００３３】
Ｄ点電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３であるため、Ｖｄｄ＿ｉｏの電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３−ＶＧＳＮＭ４＝ＶＧＳＮＭ０＋ＶＧＳＰＭ０であり、即ちＶｄｄ＿ｉｏの電位がＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和である。ＭＯＳのゲートソース電圧が０.７Ｖ程度であり、Ｖｄｄ＿ｉｏの電位が通常に１.４Ｖ程度であり、通常に、誤差を考えると、Ｖｄｄ＿ｉｏの電位が１.２Ｖ〜１.６Ｖである。当該レベルについて、後段のｌｅｖｅｌ  ｓｈｉｆｔが入力ＩＯの信号をｌｅｖｅｌ  ｓｈｉｆｔを経由してレベル変換を行った後、チップ内部のレベル信号に変更することを確保する。
【００３４】
以下、図面及び実施例を参照し、本発明の実施例に係る技術案を詳しく説明する。図１は本発明の実施例におけるＩＯインターフェースレベル変換回路の構成図であり、図１に示すように、本発明の実施例におけるＩＯインターフェースレベル変換回路は、中間レベル発生回路１１、レベル変換回路１２を含む。
【００３５】
前記中間レベル発生回路１１は、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される。
【００３６】
ここで、前記中間レベル発生回路は、電流ミラーユニット１１１、中間レベル発生ユニット１１２を含み、ここで、前記電流ミラーユニット１１１は電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供するように構成され、前記中間レベル発生ユニット１１２は前記バイアス電流によって、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供するように構成される。
【００３７】
１つの実施例において、前記電流ミラーユニット１１１はＰＭ１とＰＭ２を含み、ここで、前記ＰＭ１のゲートとドレインがＰＭ２のゲートに接続させて電流ミラーが形成される。
【００３８】
前記電流ミラーがミラー電流ソースであり、電流ミラーの入力側に1つの参照電流を入力する場合、出力側から参照電流の大きさ及び方向と一致する出力電流を出力する。入力分岐の電流を出力分岐にコピーして他のサブシステムに電流を提供するためである。電流ミラーの原理として、２つの同じＭＯＳのゲートソース電圧が同じである場合、チャネル電流が同じである。例えば、本発明の実施例において、ＰＭ１のソースとＰＭ２のソースの電位が共にＶＤＤであり、ＰＭ１のゲートとＰＭ２のゲートの電位が同じであり、即ち、ＰＭ１のゲートソース電圧とＰＭ２のゲートソース電圧が同じであるため、ＰＭ１とＰＭ２の属性が同じである場合、ＰＭ１のドレイン電流とＰＭ２のドレイン電流が同じである。ＰＭ１とＰＭ２の属性が異なる場合、前記電流ミラーユニットの出力電流＝Ｋ×入力電流であり、ここで、ＫがＰＭ１とＰＭ２の属性により決定される。このように、入力分岐の電流の出力分岐へのコピーを行う。
【００３９】
前記中間レベル発生ユニット１１２包括ＰＭ０、ＮＭ０、ＮＭ１、ＮＭ３、ＮＭ４、ここで、前記ＰＭ０、ＮＭ０、ＮＭ３、ＮＭ４がダイオード形態で接続されることで、出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定するように構成される。
【００４０】
前記ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けるように構成される。
【００４１】
本発明の実施例において、前記ＮＭ０とＮＭ１が電流ミラー構成を構成し、ＮＭ０のドレイン電流のＫ倍をＮＭ４のソースに入力するように構成され、ここで、ＫがＮＭ０とＮＭ１の属性により決定され、ＮＭ０とＮＭ１の属性が完全に同じである場合、Ｋの値が１であり、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力のＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避ける。
【００４２】
本発明の実施例において、前記ＮＭ０〜ＮＭ４がＮＭＯＳであり、前記ＰＭ０〜ＰＭ２がＰＭＯＳであり、または、前記ＮＭ０〜ＮＭ２がＮＭＯＳであり、前記ＰＭ０がＰＭＯＳであり、前記ＰＭ１、ＰＭ２及びＮＭ３、ＮＭ４が高圧ＤＭＯＳである。
【００４３】
ここで、ＮＭ０〜ＮＭ４及びＰＭ０〜ＰＭ２は、チップ内部電圧ＶＤＤの大きさに応じて、通常のＮＭＯＳとＰＭＯＳを使用するか、高圧ＤＭＯＳを使用するかを決定する。例えば、ＶＤＤ＝５Ｖである場合、ＮＭ０〜ＮＭ４及びＰＭ０〜ＰＭ２は、通常の５ＶであるＮＭＯＳとＰＭＯＳを使用していい。ＶＤＤ＝７Ｖである場合、ＮＭ３、ＮＭ４、ＰＭ１、ＰＭ２は、７Ｖ高圧に適用するＤＥＭＯＳを使用する必要である。ＶＤＤ＝１８Ｖである場合、ＮＭ３、ＮＭ４、ＰＭ１、ＰＭ２は１８Ｖに適用するＤＭＯＳを使用する必要である。
【００４４】
前記中間レベル発生回路は出力フィルタコンデンサーＣ１を含み、当該出力フィルタコンデンサーＣ１は、前記ＩＯインターフェースレベル変換回路の出力電圧即ちＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを安定させるように構成される。
【００４５】
１つの実施例において、前記ＰＭ１のソースがチップ内部電源ＶＤＤに接続され、ゲート、ドレインが短絡されＰＭ２のゲートと電流シンクＩ０に接続され、前記ＰＭ２のソースがチップ内部電源ＶＤＤに接続され、ドレインがＮＭ３のドレイン、ＮＭ３のゲート、及びＮＭ４のゲートに接続され、前記ＮＭ３のソースがＰＭＯＳであるＰＭ０のソースに接続され、前記ＰＭ０のゲート、ＰＭ０のドレイン、ＮＭ０のゲート、ＮＭ０のドレインがＮＭ１のゲートに接続され、前記ＮＭ０のソースが接地電位に接続され、前記ＮＭ１のソースが接地電位に接続され、ドレインがＮＭ４のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、前記ＮＭ４のドレインがチップ内部電源ＶＤＤに接続される。
【００４６】
図１において、チップ内部電源ＶＤＤは、ＰＭ１とＰＭ２が電流ミラーを構成してから、中間レベル発生ユニットにバイアス電流を提供する。中間レベル発生ユニットにおいて、ＮＭ０のゲート、ＮＭ０のドレイン、ＰＭ０のゲート、ＰＭ０のドレインが接続されるため、ＮＭ０のゲート、ＮＭ０のドレイン、ＰＭ０のゲート、ＰＭ０のドレインの電位が同じであり、ＮＭ０のソースが接地電位に接続され且つＮＭ０のゲートとＮＭ０のドレインの電位が同じであるため、ＮＭ０のドレインとＰＭ０のドレインとの接続点の電位がＶＧＳＮＭ０であり、ここで、ＧＳがゲートソースを表し、ＶＧＳＮＭ０がＮＭ０のゲートソース電圧である。
【００４７】
ＰＭ０のゲート、ＰＭ０のドレインの電位が同じであり、ＰＭ０のドレイン電位がＶＧＳＮＭ０であるため、ＮＭ３のソースとＰＭ０のソース接続点（Ｃ点）電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０であり、ここで、ＶＧＳＰＭ０がＰＭ０のゲートソース電圧である。
【００４８】
ＮＭ３のドレイン、ＮＭ３のゲート、ＮＭ４のゲートがＤ点に接続されるため、ＮＭ３のドレイン、ＮＭ３のゲート、ＮＭ４のゲートの電位が同じであり、Ｃ点がＮＭ３のソースであり、Ｄ点がＮＭ３のゲートであるため、Ｄ点の電位がＣ点電位＋ＶＧＳＮＭ３であり、即ち、Ｄ点電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３であり、ここで、ＶＧＳＮＭ３がＮＭ３のゲートソース電圧である。
【００４９】
ＮＭ３とＮＭ４に流れる電流を同じにするため、ＶＧＳＮＭ３＝ＶＧＳＮＭ４であり、Ｖｄｄ＿ｉｏがＮＭ４のソース電位であるため、Ｖｄｄ＿ｉｏの電位がＤ点電位−ＶＧＳＮＭ４である。
【００５０】
Ｄ点電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３であるため、Ｖｄｄ＿ｉｏの電位がＶＧＳＮＭ０＋ＶＧＳＰＭ０＋ＶＧＳＮＭ３−ＶＧＳＮＭ４＝ＶＧＳＮＭ０＋ＶＧＳＰＭ０であり、即ちＶｄｄ＿ｉｏの電位がＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和である。ＭＯＳのゲートソース電圧が０.７Ｖ程度であり、Ｖｄｄ＿ｉｏの電位が通常に１.４Ｖ程度であり、通常に、誤差を考えると、Ｖｄｄ＿ｉｏの電位が１.２Ｖ〜１.６Ｖである。当該レベルについて、後段のｌｅｖｅｌ  ｓｈｉｆｔが入力ＩＯの信号をｌｅｖｅｌ  ｓｈｉｆｔを経由してレベル変換を行った後、チップ内部のレベル信号に変更することを確保する。
【００５１】
図２は本発明の実施例におけるレベル変換回路の構成図であり、図２に示すように、レベル変換回路がｌｅｖｅｌ  ｓｈｉｆｔ回路であり、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、入力の外部レベル信号をチップ内部のレベル信号に変換するためである。
【００５２】
図２に示すように、前記電圧変換回路は、第１のインバーター２１、第２のインバーター２２、電圧変換ユニット２３、第３のインバーター２４、第４のインバーター２５を含む。
【００５３】
前記第１のインバーター２１と第２のインバーター２２は、入力信号に対して整形と駆動増加を行うように構成される。
【００５４】
本発明の実施例において、前記第１のインバーター２１はＰＭ１’とＮＭ１’を含み、前記第２のインバーター２２はＰＭ２’とＮＭ２’を含み、ここで、前記ＰＭ１’のゲートとＮＭ１’のゲートが外部の論理的な信号入力側に接続され、ＰＭ１’のソースがＶｄｄ＿ｉｏに接続され、ＮＭ１’のソースが接地電位に接続され、ＰＭ１’のドレインがＮＭ１’のドレインに接続され、第２のインバーターにおけるＰＭ２’のゲートとＮＭ２’のゲートに接続される。
【００５５】
前記ＰＭ２’のゲートとＮＭ２’のゲートが第１のインバーターの出力側に接続され、ＰＭ２’のソースがＶｄｄ＿ｉｏに接続され、ＮＭ２’のソースが接地電位に接続され、ＰＭ２’のドレインがＮＭ２’のドレインに接続され電圧変換ユニットにおけるのＮＭ３’のゲートに接続される。
【００５６】
Ｖｄｄ＿ｉｏの電圧がＶＧＳＮＭ０＋ＶＧＳＰＭ０即ちＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和である。外部信号がｌｅｖｅｌ  ｓｈｉｆｔ入力側に進入してから、第１のインバーターと第２のインバーターを経由して信号に対して整形と駆動増加を行う。通常に、外部の論理的な信号が最低に１.８Ｖであり、Ｖｄｄ＿ｉｏ（１.２Ｖ〜１.６Ｖ）よりも高く、ｌｅｖｅｌ  ｓｈｉｆｔ回路に漏電が発生しないとともに、Ｖｄｄ＿ｉｏの電圧が第１のインバーター、第２のインバーター、ＮＭ３’、ＮＭ４’を駆動することを確保する。外部の論理的な信号が１.８Ｖであることを例として、第１のインバーターの入力信号が１.８Ｖの高レベルであり、ＮＭ１’のゲート電圧が１.８Ｖであり、ＮＭ１’のソースが接地電位に接続され、ＮＭ１’のゲートソース電圧が閾値オン電圧より大きく、ＮＭ１’がゲートオンされ、ＰＭ１’ゲート電圧が１.８Ｖであり、ＰＭ１’のソースがＶｄｄ＿ｉｏに接続され、ＰＭ１’のゲートソース電圧が閾値オン電圧より小さく、ＰＭ１’がオフされる。ＮＭ１’がオンされる場合、ＮＭ１’のドレイン電圧とＮＭ１’のソース電圧が同じであり、即ち第１のインバーターの出力電圧が０であり、つまり、第１のインバーター２１の入力信号１.８Ｖの論理が１であり、インバーターによって、第１のインバーター２１の出力側即ちＰＭ１’のドレインとＮＭ１’のドレインの出力論理が０である。
【００５７】
同様に、第２のインバーター２２の入力信号の論理が０であり、インバーターによって、第２のインバーター２２の出力側即ちＰＭ２’のドレインとＮＭ２’のドレインの出力論理が１である。１つの実施例において、第２のインバーター２２において、ＰＭ２’のゲート電圧が０であり、ＰＭ２’のソース電圧がＶｄｄ＿ｉｏであり、ＰＭ２’のゲートソース電圧が閾値オン電圧より大きく、ＰＭ２’がオンされ、ＮＭ２’がオフされ、ＰＭ２’のソース電圧とドレイン電圧が同じであり、第２のインバーター２２の出力電圧即ちＰＭ２’のドレインとＮＭ２’のドレインの出力電圧がＶｄｄ＿ｉｏである。
【００５８】
前記電圧変換ユニット２３は、前記電圧変換ユニットに入力された信号をチップ内部電源ドメイン信号に変換するように構成される。
【００５９】
前記電圧変換ユニット２３は、ＮＭ３’、ＮＭ４’、ＰＭ３’、ＰＭ４’を含み、ここで、前記ＮＭ３’のゲート電圧が第２のインバーター２２の出力信号Ｖｄｄ＿ｉｏ（１.４〜１.６Ｖ）であり、ＮＭ３’のソースが接地電位に接続され、ＮＭ３’のゲートソース電圧が閾値オン電圧より大きく、ＮＭ３’がオンされ、ＮＭ３’のソース電圧とドレイン電圧が同じであり、即ちＮＭ３’のドレイン電圧が０である。
【００６０】
ＮＭ３’のドレインがＰＭ４’のゲートに接続され、即ちＰＭ４’のゲート電圧が０であり、ＰＭ４’のゲートがチップ内部電源ＶＤＤに接続され、ＰＭ４’のゲートソース電圧が閾値オン電圧より大きく、ＰＭ４’がオンされ、ＰＭ４’のドレイン電圧とソース電圧が同じであり、チップ内部電源ＶＤＤであり、即ち電圧変換ユニット２３の出力電圧がチップ内部電源ＶＤＤである。
【００６１】
電圧変換ユニット２３におけるＮＭ４’のゲートが第１のインバーターの出力側に接続され、ソースが接地電位に接続され、ＮＭ４’のゲートソース電圧が同じであり、ＮＭ４’がオフされ、ＰＭ３’のソースがチップ内部電源ＶＤＤに接続され、ゲートがＰＭ４’のドレインに接続され、ＰＭ３’のゲートソース電圧が同じであり、ＰＭ３’がオフされる。
【００６２】
以上のように、外部の論理的な信号が前記第１のインバーター２１、第２のインバーター２２、及び電圧変換ユニット２３を経由してから、出力信号がチップ内部電源信号ＶＤＤである。
【００６３】
前記第３のインバーター２４と第４のインバーター２５の動作原理は第１のインバーター２１と第２のインバーター２２と同様であり、レベル変換ユニットの出力信号に駆動能力を増加させるように構成される。
【００６４】
このように、ｌｅｖｅｌ  ｓｈｉｆｔ回路が正常に動作することを確保することで、入力の外部レベル信号変換をチップ内部のレベル信号に変換する。
【００６５】
本発明の実施例におけるＩＯインターフェースレベル変換回路は、チップ内部で外部ＩＯの実際レベルを考える必要がなく、前記ＩＯインターフェースレベル変換回路によって部品耐圧ドメイン内のいかなるレベルの外部ＩＯ信号に対してレベル変換を行うことができ、回路内部で外部ＩＯレベルに適用する電源ドメインを増加する必要がなく、インターフェース回路のレベル変換と信号駆動という問題を解決する。さらに、本発明の実施例におけるＩＯインターフェースレベル変換回路の消費電力が小さい。ＭＯＳの動作電流がｕＡクラスよりも小さいため、本発明の実施例における回路構成の消費電流がｕＡクラスより小さい可能であり、消費電力への要求が厳しい電源管理チップに適合に集積され、電源管理チップの低消費電力の要求を満たす。中間レベル発生回路おけるＰＭ１、ＰＭ２、ＮＭ３及びＮＭ４のタイプを変更し、レベル変換回路に異なる耐圧ドメインに適用する部品を使用することで、外部ＩＯレベルを内部高圧電源ドメインに変換することができ、回路構成が簡単であり、使用する部品がＭＯＳ及びチップ内の電圧ドメインに対応する耐圧部品であるため、主流のＢＣＤプロセスに適用することができ、マスクを追加する必要ではなく、ＬＤＯ等の電源発生回路を増える必要もなく、チップコストを低減させる。
【００６６】
異なるチップ内のレベルに適合するために、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４は、ＶＤＤのレベルに応じて異なる耐圧部品を選択する必要があり、そうすると、異なる耐圧部品を選択してＩＯレベルの異なるレベルのへ変換を実現することができ、融通性が高い。入力１.８Ｖ、５Ｖ等のレベルをチップ内電源ドメインに変換することができる。
【００６７】
例えば、現在によく使われる外部インターフェースレベルは１.８Ｖ、２.５Ｖ、３.３Ｖ及び５Ｖ等である。外部インターフェースレベルが１.８Ｖであり、内部電源ＶＤＤが５Ｖである場合、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４が通常基準の５ＶであるＭＯＳ部品を使用する必要であり、レベル変換過程において、通常のｌｅｖｅｌ  ｓｈｉｆｔ回路を利用して入力の１.８Ｖレベルをチップ内の５Ｖ電源ドメイン信号に変換する。外部インターフェースレベルが５Ｖであり、内部電源ＶＤＤが１８Ｖである場合、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４は１８Ｖに適用するＤＥＭＯＳ部品を使用する必要であり、レベル変換過程において、高圧ｌｅｖｅｌ  ｓｈｉｆｔ回路を利用して入力の５Ｖレベルをチップ内の高圧１８Ｖ電源ドメインの信号に変換する。
【００６８】
本発明の実施例はまたＩＯインターフェースレベル変換方法を提供する。図３は本発明の実施例におけるＩＯインターフェースレベル変換方法のフローチャートであり、図３に示すように、前記方法は以下のステップを含む。
【００６９】
ステップ３０１において、中間レベル発生回路によってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供する。
【００７０】
本ステップにおいて、中間レベル発生回路によってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することは、電流ミラーユニットによって、電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供することと、中間レベル発生ユニットによってＩＯインターフェースの中間レベルＶｄｄ＿ｉｏを提供することとを含む。
【００７１】
中間レベル発生回路において、ＰＭ１、ＰＭ２が接続されて電流ミラーが形成されることで、バイアス電流を提供する。ＰＭ０、ＮＭ０、ＮＭ３、ＮＭ４がダイオード形態で接続されることで、出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏをＮＭ０のゲートソース電圧とＰＭ０のゲートソース電圧の和に設定する。
【００７２】
前記方法は、ＮＭ１がＮＭ４にバイアス電流を提供することで、後段無負荷によりＮＭ４のゲートソース電圧が０になって出力されたＩＯインターフェースの中間レベルＶｄｄ＿ｉｏが高いことを避けることと、
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることとを含む。
【００７３】
ステップ３０２において、ＩＯインターフェースの中間レベルＶｄｄ＿ｉｏに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換する。
【００７４】
１つの実施例において、第１のインバーターと第２のインバーターによって、入力信号に対して整形と駆動増加を行う。
【００７５】
電圧変換ユニットによって前記電圧変換ユニットに入力された信号をチップ内部電源ドメイン信号に変換する。
【００７６】
第３のインバーターと第４のインバーターによって、レベル変換ユニットの出力信号に駆動能力を増加する。
【００７７】
このように、ｌｅｖｅｌ  ｓｈｉｆｔ回路が正常に動作することを確保することで、入力の外部レベル信号をチップ内部電源ドメインのレベル信号に変換する。
【００７８】
それに対応し、本発明の実施例はまたコンピュータ記憶媒体を提供する。当該コンピュータ記憶媒体にはコンピュータプログラムが記憶される。当該コンピュータプログラムは本発明の実施例におけるＩＯインターフェースレベル変換方法を実行するように構成される。
【００７９】
本発明の実施例におけるＩＯインターフェースレベル変換回路、ＩＯインターフェースレベル変換方法及び記憶媒体は、以上実施例を例とするが、これに限定されない。当業者は、上記の各実施例における技術案を修正し、またはその一部または全部の技術的特徴を同等物に切り替えても、対応の技術案の本質が本発明の各実施例の範囲から逸脱しないことを理解すべきである。
【００８０】
以上は本発明の好ましい実施例であるが、本発明の範囲に限定するものではない。
【図１】
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【図２】
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【図３】
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