(57)【特許請求の範囲】
【請求項１】
明確に決定されたシーケンスに従って、制御信号をピクセル（ＳＥＬ、ＲＥＳ＿ＮＤ）および／または読み出し回路（ＳＨＲ、ＳＨＳ）に印加するために、能動ピクセルの行および列の行列と、前記読み出し回路と、順序付け回路とを含む画像センサにおいて、前記順序付け回路が、
−  プログラム可能アドレス指定可能メモリ（ＭＥＭ）であって、バイナリワード（Ｍ０、Ｍ１、Ｍ２等）を含み、各ワードが位置１〜Ｎの数ビットの集合を含み、かつワード内のビットの位置ｉが前記センサのピクセルおよび／または読み出し回路に対する一連の制御信号の中からのそれぞれの制御信号の位置ｉに対応する、プログラム可能アドレス指定可能メモリ（ＭＥＭ）と、
−  メモリ制御装置（ＣＴＲＬ＿ＭＥＭ）であって、前記画像センサの動作シーケンスの開始と終了とをそれぞれ定義する、開始アドレスから終了アドレスまで、前記メモリの連続的なアドレスに位置する前記ワードを、一定のクロック速度で前記メモリから抽出するためのメモリ制御装置（ＣＴＲＬ＿ＭＥＭ）と、
−  制御信号生成回路（ＧＥＮ＿ＴＩＭＩＮＧ）であって、前記制御装置によって前記メモリから抽出されるそれぞれの位置ｉのビットの前記一定のクロック速度での連続から位置ｉの各制御信号を確立し、前記制御信号が前記ビットの値に従って第１の値または第２の値を有し、かつ前記ビットが値を変更するときに値を変更する、制御信号生成回路（ＧＥＮ＿ＴＩＭＩＮＧ）と
を含むことを特徴とし、
前記メモリが幾つかの領域を含み、各領域が確立されるべき制御信号のそれぞれの集合に対応し、前記順序付け回路がプログラム可能なレジスタを含み、前記レジスタの中へ、使用されるべき前記メモリ領域の開始を示す情報項目と、前記領域に対して使用されるべき連続したアドレスの数を示す情報項目とが書き込まれることをさらに特徴とする、画像センサ。
【請求項２】
前記メモリ制御装置が２つの動作モードを含み、前記２つの動作モードがそれぞれ、前記センサが動作しているときに前記制御信号を確立するための利用モードと、確立されるべき前記制御信号に対応する前記バイナリワードを前記メモリに書き込むためのプログラミングモードとであることを特徴とする、請求項１に記載の画像センサ。
【請求項３】
前記センサの外側から所望のプログラミングを実行するために、前記センサの外部のプロセッサと前記メモリ制御装置との間に通信を確立するための、プログラミングインターフェース回路（ＩＮＴ＿ＰＲＯＧ）を含むことを特徴とする、請求項２に記載の画像センサ。
【請求項４】
同期制御回路（Ｌｉ＿ＳＹＮＣ）を含み、前記行列の全体的な動作に関連して、特に前記行列の前記行に対する読み出し速度に関連して、前記一連の制御信号の始動時点を確立することを特徴とする、請求項１〜３のいずれか一項に記載の画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像センサに関し、更に具体的には能動ピクセルマトリックスセンサに関する。
【背景技術】
【０００２】
画像センサは一般に、ピクセルの行および列の行列を含み、この行列において各ピクセルが受光素子（一般的にフォトダイオード）と幾つかの制御トランジスタまたはゲートとを含み、この制御トランジスタまたはゲートは、たとえば、ピクセルによって生成される信号を読み出すためにピクセルを選択したり、各統合周期において電荷蓄積ノードをリセットしたり、必要に応じてフォトダイオードをリセットしたり、統合継続期間の終わりにフォトダイオードから蓄積ノードへ電荷を移したりなどの異なる機能を有する。
【０００３】
したがって、ピクセルは、他の複数の信号に関する各信号に対する非常に正確な時間シーケンスに従って、様々な制御信号を受け取る。時間シーケンスはフレーム周期に従って周期的に繰り返され、フレーム周期は、この周期にわたって行列の各ピクセルにおいて生成される光のレベルを示す情報の読み取りをもたらす。
【０００４】
ピクセルからの信号は一般的に行ごとに読み出され、ある行のピクセルの全てが、行選択導体によって同時に選択される。この行と決定された列とに属するピクセルを選択することにより、このピクセルにおける光によって生成された電気信号レベルを、同じ列の全てのピクセルに共通の列導体上に移す。読み出し回路は、列ベースで、列導体によって受け取られたレベルの並列な読み出しをもたらす。ピクセルの行は、これらの読み出し回路によって逐次読み出されるために、連続的にアドレス指定される。これらの読み出し回路の制御信号は、ピクセル制御信号と同期され、たとえば、電荷蓄積ノードのリセット段階の後で、またはフォトダイオードから蓄積ノードへの電荷転送段階の後で、列導体上の電圧レベルをサンプリングする。したがって、これらの読み出し回路制御信号の生成は、ピクセルに対する内部制御信号の生成と同様の規則に従う。
【０００５】
ここでの関心事項は、ピクセルに対する、および／または読み出し回路に対する制御信号の生成である。
【０００６】
画像センサは少なくとも２つの異なるモードで動作することができ、それらのモードはそれぞれ以下の通りである。
−  「グローバルシャッタ」モード、このモードでは、光によって生成される電荷の統合の開始時点が全てのピクセルについて同一であり、統合継続期間Ｔｉ（必要な場合、調節可能）の後の電荷の統合の終了時点も全てのピクセルについて同一である。
−  「電子ローリングシャッタ」、またはＥＲＳモード、このモードでは、統合開始時点は各行に対して決定され、かつ１つの行から次の行へシフトし、統合継続期間Ｔｉは全ての行に対して同一であり、したがって、統合終了時点は１つの行から次の行へシフトする。
【０００７】
同一のセンサが上記の両方のモードで、または他のモードで、かつ、各々のモードで信号の順序付けの変化を伴って動作し得ることが時として望ましい。ピクセルおよび読み出し回路に対する様々な制御信号順序付けのオプションは、出来る限り容易に生成することができなければならない。
【０００８】
現代のセンサでは、ピクセル制御信号および列ベース読み出し回路制御信号は、各信号に特有の順序付け回路によって確立される。レジスタが、各信号または信号部分に対して、開始時点および継続期間または終了時点を定義し、この開始時点および継続期間または終了時点は、基準クロックのクロックパルス数のカウントを参照して表現される。行の読み出しに関連付けられた信号についての開始時点は、周期的な行のサイクルを定義する行シーケンサによって定義されるゼロ時点に関連して定義することができる。これらのレジスタは、ピクセル行列および列ベース読み出し回路に印加される様々な信号を生成する状態マシンを制御する。
【０００９】
特定の制御信号について、各信号に対して２つのレジスタで十分であることができ、これらのレジスタがそれぞれ、開始時点および終了時点または信号のアクティブレベルの継続期間を含む。他の信号について、たとえば、同一のサイクルにわたりアクティブレベルで幾つかのパルスを含む信号などは、たとえば４つまたは５つのレジスタなど、より多数のレジスタを必要とすることがある。
【００１０】
概して言えば、ピクセルの読み出しのために必要とされる様々な信号を生成するために、数十のレジスタがセンサ中に設けられなくてはならず、これらのレジスタは、個別にプログラムされなくてはならない。
【発明の概要】
【課題を解決するための手段】
【００１１】
センサの動作のために、特にピクセルおよび読み出し回路の動作のために必要とされる信号のプログラミングを容易にするために、かつ様々なモードで動作するのに適したセンサの設計を容易にするために、本発明は、明確に定義されたシーケンスに従って、制御信号をピクセルおよび／または読み出し回路に印加するために、能動ピクセルの行および列の行列と、読み出し回路と、順序付け回路とを含む画像センサにおいて、順序付け回路が、
−  プログラム可能アドレス指定可能メモリであって、バイナリワードを含み、各ワードが位置１〜Ｎの数ビットの集合を含み、かつワード内のビットの位置ｉがセンサのピクセルおよび／または読み出し回路に対する一連の制御信号の中からのそれぞれの制御信号の位置ｉに対応する、プログラム可能アドレス指定可能メモリと、
−  メモリ制御装置であって、開始アドレスから終了アドレスまで、メモリの連続的なアドレスに位置するワードを、一定の速度でメモリから抽出するためのメモリ制御装置と、
−  制御信号生成回路であって、制御装置によってメモリから抽出されるそれぞれの位置ｉのビットの連続から位置ｉの各制御信号を確立し、制御信号がビットの値に従って第１の値または第２の値を有し、かつビットが値を変更するときに値を変更する、制御信号生成回路とを含むことを特徴とする、画像センサを提案する。
【００１２】
メモリ制御装置は２つの動作モードを含み、それらはそれぞれ、センサが動作しているときに制御信号を確立するための利用モードと、確立されるべき制御信号に対応するバイナリワードをメモリに書き込むためのプログラミングモードとである。センサは、センサの外側から所望のプログラミングを実行するために、センサの外部のプロセッサとメモリ制御装置との間に通信を確立するための、プログラミングインターフェース回路を含む。
【００１３】
センサは更に好ましくは同期制御回路を含み、この回路は、ピクセル行列の全体的な動作に関連して、特に行列の行に対する読み出し速度に関連して、一連の制御信号の始動時点を確立する。この回路は、たとえばピクセルの行における電荷統合サイクルの開始時、またはピクセルのメモリノードのリセットで始まる実際の読み出しサイクルの開始時など、一連の制御信号の始動時点を確立することができる。同期回路は、ピクセルの各行について更新される周期的な始動時点を確立することができる。同期回路が、所与の時点でどれが確立されるべき一連の制御信号であるかも決定し、順序付け回路が、制御信号の様々な連続を生成するのに適していることが好ましい。
【００１４】
メモリは幾つかの領域を含むことができ、各領域は確立されるべき制御信号のそれぞれの集合に対応し、順序付け回路がプログラム可能なレジスタを含み、このレジスタの中へ、各集合について、使用されるべきメモリ領域の開始を示す情報項目と、この領域に対して使用されるべき連続したアドレスの数を示す情報項目とが書き込まれる。生成されるべき制御信号の集合に依存して、かつ同期回路の制御の下に、メモリ制御装置が、使用されるべき一連のアドレスを基準クロックの周波数でメモリに送信する。
【００１５】
最後に、順序付け回路が幾つかのプログラム可能なメモリを含み、そのメモリの各々が関連付けられた制御装置と関連付けられた制御信号生成回路とを有するようにされ得る。これらの集合の各々は、幾つかの制御信号のそれぞれの連続に（または幾つかの制御信号の連続の集合に）充当されている。様々な連続が部分的に、ピクセル行列または読み出し回路の同一の制御線を意図し得ることを考慮して、マルチプレクサが、様々な生成回路によって生成された信号をセンサのそれぞれの制御線に向けることを提供する。
【００１６】
米国特許出願公開第２００７／０１４６５２３号明細書では、信号発生器について記載されており、この信号発生器は、制御信号の所望のレベルを定義するデータを記憶するメモリと、制御信号のレベルを表す新規のワードがデータメモリから抽出されるべき瞬間を定義する移行の瞬間を記憶するメモリとを含む。
【００１７】
本発明の他の特徴および利点が、添付の図面への参照を考慮して以下の詳細な説明を読むことで明らかになるであろう。
【図面の簡単な説明】
【００１８】
【図１】画像センサに組み込まれた、本発明に従う順序付け回路を示す。
【図２】６つの制御信号の連続を含む、例示的な制御信号シーケンスを表す。
【図３】４２個のクロックパルスの継続期間にわたり、クロック周波数の速度で、これらの信号を論理値にブレークダウンしたものを表す。
【図４】信号のシーケンスを確立するためのプログラム可能メモリの内容を表す。
【図５】幾つかのプログラム可能メモリと幾つかの制御信号生成回路とを用いたアーキテクチャを表し、制御信号が、ピクセル行列に印加される前に多重化されている。
【発明を実施するための形態】
【００１９】
図１においては、画像センサのピクセル行列も、光の効果を通じてピクセルによって生成される信号を収集するための、かつこれらの信号をデジタル形式に変換するための読み出し回路も表わされていない。本発明に従う順序付け回路の原理のみが示されており、この原理は、ピクセルの各列の基部においてピクセル行列を意図したおよび／または読み出し回路を意図した一連の制御信号を確立する。
【００２０】
順序付け回路は、以下の主な項目：
−  アドレス指定可能でプログラム可能なメモリＭＥＭと、
−  データをメモリに書き込み、かつメモリからデータを抽出するためにメモリを制御する、メモリ制御装置ＣＴＲＬ＿ＭＥＭと、
−  一定の周波数でメモリから抽出されるデータを用いて一連の制御信号を生成するための生成回路ＧＥＮ＿ＴＩＭＩＮＧと、
−  メモリの内容をプログラムするためにメモリ制御装置を制御するためのプログラミングインターフェース回路ＩＮＴ＿ＰＲＯＧと
を含む。
【００２１】
同期回路Ｌｉ＿ＳＹＮＣが、順序付け回路によって生成された制御信号がセンサの一般的な動作の速度と合致するようにするために、センサの一般的な動作に対する順序付け回路の同期を管理する。この同期回路は、同期信号ＳＹＮＣと、一連の制御信号が生成を開始しなくてはならない時点を定義するパルスとを特に送信する。この回路Ｌｉ＿ＳＹＮＣは、ピクセル行列の動作をより全体的に確立するセンサの一般的なシーケンサ、たとえば、フレーム周期、統合時間、行周期等を定義するシーケンサなどの一部を形成することができる。
【００２２】
メモリＭＥＭは、アドレス指定可能なダイナミックＲＡＭメモリであり、このメモリはワードを含み、このワードに対して、ビットの数（たとえば、１０または１６）が、同時に生成することができる制御信号の最大数を定義する。メモリ内のワードの数は、同時にまたは別々に生成することができる制御信号の長さに関係している。メモリは幾つかの領域を含むことができ、各々の領域が制御信号の所与の連続に対応している。
【００２３】
メモリ制御装置ＣＴＲＬ＿ＭＥＭは、プログラミングモードおよび利用モードの２つのモードで動作する。プログラミングモード（信号ＰＲＯＧ＿ＭＯＤＥがアクティブ）では、このメモリ制御装置は、アドレスとこれらのアドレスに書き込まれるべきデータとをメモリに供給するために使用される。利用モードでは、このメモリ制御装置は、基準クロックＣＬＫによって与えられる一定のクロック速度で、機能的シーケンスの開始アドレスと機能的シーケンス（ピクセル読み出しシーケンスなど）の終了アドレスとの間の一連の連続的なアドレスを、メモリに供給するために使用される。このために、このメモリ制御装置は、所与のシーケンスに対する開始アドレスＡＭ＿Ｏｆｆｓｅｔとアドレスの数Ｌ＿ＣＯＵＮＴとを含む、プログラム可能なレジスタを含む。最も単純な場合では、メモリが制御信号の１つの連続のみに対するデータを格納する場合、開始アドレスはメモリの第１アドレスＡ０になる。メモリの異なる領域に含まれている、生成されるべき信号の幾つかの連続がある場合については、制御装置は、生成されるべき連続に関連付けられた複数の開始アドレスＡＭ＿Ｏｆｆｓｅｔおよび複数の長さＬ＿ＣＯＵＮＴを使用する。
【００２４】
プログラミングインターフェース回路ＩＮＴ＿ＰＲＯＧは外部通信回路であり、この外部通信回路は、メモリＭＥＭをプログラミングするために、センサ、より具体的には制御回路ＣＴＲＬ＿ＭＥＭに外部プロセッサと通信させる。このプログラミングインターフェース回路は、このプログラミングに対して必要とされる信号を確立する（クロックＣＬＫ＿ＰＲＯＧ、メモリ選択ＣＳ、読み出し／書き込み選択Ｒ／Ｗ、プログラミングモード信号ＰＲＯＧ＿ＭＯＤＥ、アドレスＡＤＤ＿ＰＲＯＧ、およびメモリに書き込まれるべき、または書き込み動作をチェックするためにメモリ内で読み出されるべきデータＤＡＴＡ＿ＰＲＯＧ）。インターフェース回路はまた、連続したアドレスの明確に決定された組をメモリに適用するために、メモリ制御装置において必要とされるアドレスオフセット値（ＡＭ＿Ｏｆｆｓｅｔ）と、アドレス指定シーケンス長値（Ｌ＿ＣＯＵＮＴ）とをレジスタに記録する。
【００２５】
最後に、制御信号生成回路ＧＥＮ＿ＴＩＭＩＮＧが利用モードで動作する。この回路は、一定の速度でメモリから抽出されたデータを受信し、かつ、クロック信号ＣＬＫおよび回路同期信号Ｌｉ＿ＳＹＮＣも受信する。クロック速度で位置１のビットの連続が、第１の論理制御信号を生成する。位置２のビットの連続が第２の信号を生成する、などである。図１において、８つの制御信号出力が表わされており、それらの中には６つの信号ＳＥＬ、ＳＨＲ、ＳＨＳ、ＴＲＡ、ＲＳ＿ＮＤ、ＥＮ＿ＰＩＸが含まれており、これらは例として与えられ、これらについては次の図面を参照して以降で説明する。
【００２６】
図２は、メモリＭＥＭの内容から本発明に従って生成されることが望まれている一連の制御信号の例を表している。図３は、これらの様々な信号の論理遷移の間に存在し得る間隔を明確に識別するのに十分であるように決定された基準クロック速度で、バイナリ値の連続の形式で、これらの信号を置き換えたものを表している。図４は、制御信号の生成を可能にするメモリＭＥＭ中にプログラムされなくてはならない内容のテーブルを表している。これらの図は、単に例として与えられ、同じ原理に沿って、信号の他の連続を明らかに生成することもできる。この例は、ピクセルの行に対する従来の読み出しシーケンスに現実的に対応する。信号は、高論理レベルでアクティブである。
【００２７】
この例では、ピクセルは、フォトダイオードと、フォトダイオードによって生成される電荷を格納するためのノードとを含む、公知の構造を有する。読み出さなくてはならないピクセル（実際には、所与の行の全てのピクセルを同時に）が、信号ＳＥＬによって選択される。この信号ＳＥＬは、ピクセルの一部を形成するフォロワトランジスタを介して、蓄積ノードの電位を、所与の列のピクセルに共通の列導体に転送する。列導体が、信号ＥＮ＿ＰＩＸの制御下で電流を供給され、この信号ＥＮ＿ＰＩＸは、フォロワトランジスタへの電流の通過を許可し、かつ、フォロワトランジスタがその電圧フォロワ機能を実行することを可能にする。電荷蓄積ノードは、制御信号ＲＥＳ＿ＮＤによって、まず基準電位にリセットされる。列導体の電位は、リセットされた蓄積ノードの電位を表し、次いで、列ベースにおける読み出し回路に対する制御信号である制御信号ＳＨＲによって読み出される。次いで、蓄積ノードは転送信号ＴＲＡの制御下でフォトダイオードによって生成された電荷を受け取る。列導体の電位は、このように充填された蓄積ノードの電位を表し、次いで、制御信号ＳＨＳ（読み出し回路制御信号）によって読み出される。
【００２８】
このシーケンスに関連付けられ、かつ、列ベース読み出し回路に印加される、読み出し信号は、（リセット段階後の列導体の電位の読み出し回路におけるサンプリングのための）信号ＳＨＲと、（電荷転送段階後の列導体の電位の読み出し回路におけるサンプリングのための）信号ＳＨＳである。
【００２９】
したがって、この例では、６つの制御信号がある、すなわち、４つのピクセル制御信号（ＳＥＬ、ＥＮ＿ＰＩＸ、ＲＥＳ＿ＮＤ、ＴＲＡ）および、２つの読み出し回路制御信号（ＳＨＲ、ＳＨＳ）である。他の例では、より多数の信号が存在し得る。
【００３０】
シーケンスは、ｔ０時点とｔＦ時点との間に及び、これらの時点はそれぞれ機能的シーケンスの開始および終了を定義する。信号の幾つかは、アクティブレベルで１パルスのみを含み、他のものは２パルスを含む。更に他の信号は、示されていないが、２つより多くを含むことができる。
【００３１】
これらの信号を確立するために選択された基準クロック速度は、クロックＣＬＫによって与えられ、クロックＣＬＫの周波数は、信号ＳＥＬ、ＳＨＲ、ＳＨＳの立ち下がりエッジと、転送信号ＴＲＡの立ち上がりエッジとの間の差（１クロック周期）を明確に示すのに十分である。
【００３２】
各制御信号の低または高論理レベルが、各クロック周期（図示された例では、全体的なシーケンスに対して４２周期）に対して定義される。
【００３３】
図３は、ｔ０時点とｔＦ時点の間で０〜４１で番号付けされた、クロックＣＬＫの各周期に対する各信号の全ての論理レベルを表している。低または高論理レベルは、ビット値０または１によって表わされる。ここで４２クロック周期は、完全な機能的シーケンスの継続期間を定義する。
【００３４】
図４は、制御信号を生成するために、メモリＭＥＭ内に記録されなくてはならない内容を表す。この内容は、４２個のアドレスの連続を含むテーブルの形式で表わされ、各アドレスに１つのワードが格納される。アドレスにはＡ０〜Ａ４１の番号が振られ、各アドレスはそれぞれのクロック周期に対応し、アドレスの連続の順序はクロック周期の連続の順序に対応する。これらのアドレスの各々において格納されるワードは、Ｍ０〜Ｍ４１によって示される。
【００３５】
バイナリワードは、シーケンス中で生成されるべき制御信号と同じビット数のみを少なくとも含む。この場合には６ビットが必要であり、メモリはたとえば１０ビットのワードを含み、ワードの最後の４ビットはこの例では未使用のままである。ワード中のビットの位置ｉは、生成されるべき制御信号のうちの１つと直接的に関連しており、これは位置ｉ信号と呼ばれる。
【００３６】
したがって、全てのワードについて、位置１ビット（左から右へ進んで）は第１の制御信号ＳＥＬを表し、位置２ビットは信号ＳＨＲを表し、位置３ビットは信号ＳＨＳを表し、位置４ビットは信号ＴＲＡを表し、位置５ビットは信号ＲＥＳ＿ＮＤを表し、位置６ビットは信号ＥＮ＿ＰＩＸを表す。
【００３７】
図３中の長方形を図４中の長方形にリンクさせている矢印は、所与の時点（この場合には、１２と番号付けられたクロック周期）における信号の論理値と、この時点に対応するメモリアドレス（この場合はＡ１２）に格納されているワードとの間の対応関係を表す。ワードは、ワードのアドレスに対応する決定されたクロック周期において、位置ｉ＝１〜Ｎの信号のバイナリ値で構成される。
【００３８】
センサの使用中に制御信号を生成するために、Ａ０〜Ａ４１の連続したアドレスの全てが、ｔ０時点からクロック速度ＣＬＫでメモリから抽出され、所与の位置の連続したビットが論理信号を生成するために使用され、この論理信号のレベルは連続したビットの値に対応して高い値と低い値との間で変動し、信号は、ビットが同じ論理値で互いに続く限り１つのレベルで一定のままであり、ビットが値を変更するときレベルを変更する。図２における様々な信号は、様々な位置のビットを用いて、このように再生される。これらの信号は、生成回路ＧＥＮ＿ＴＩＭＩＮＧ内で生成され、生成回路ＧＥＮ＿ＴＩＭＩＮＧは、クロック速度でメモリからデータを受け取り、かつ、ピクセル行列の全体的動作に対応して信号ＳＹＮＣによって同期している。
【００３９】
センサプログラミングモードでは、プログラミングインターフェース回路ＩＮＴ＿ＰＲＯＧがアクティブ信号ＰＲＯＧ＿ＭＯＤＥを送信し、アクティブ信号ＰＲＯＧ＿ＭＯＤＥはメモリがプログラムされなくてはならないことを制御装置に示す。プログラミングインターフェース回路は信号ＣＳも送信し、信号ＣＳは、とりわけ幾つかのメモリがある場合、選択されたのは確かにこのメモリであることを示す。プログラミングインターフェース回路は、制御装置がメモリ内で読み出さなくてはならないのかまたは書き込まなくてはならないのかを示す、Ｒ／Ｗ信号を供給する。最後に、プログラミングインターフェース回路は、読み出しまたは書き込みが必要であるアドレス（ＡＤＤＲ＿ＰＲＯＧ）と、これらのアドレスに書き込むべきワード（ＤＡＴ＿ＰＲＯＧ）とを供給する。書き込みモードで信号Ｒ／Ｗがアクティブであるプログラミング動作は、全てのデータを書き込むことを必然的に伴い、次いで、信号Ｒ／Ｗが非アクティブになると、データを再読み込みし、書き込まれたデータが所望のデータであるか検証する。書き込み処理は周波数ＣＬＫ＿ＰＲＯＧで実行され、周波数ＣＬＫ＿ＰＲＯＧは読み出しモード周波数とは異なることができ、かつ、センサ利用モードでの基準クロックＣＬＫの周波数とも異なることができる。
【００４０】
センサ利用モードでは、プログラミングインターフェースは信号ＰＲＯＧ＿ＭＯＤＥおよび信号Ｒ／Ｗに対して非アクティブな値を維持し、メモリ制御装置はメモリとのみ通信する。メモリ制御装置は、最初からまたは予めプログラムされたアドレスＡＭ＿Ｏｆｆｓｅｔから開始し、やはり予めプログラムされたシーケンス長情報（クロック周期Ｌ＿ＣＯＵＮＴの数）から計算されたアドレスに至るまでの連続したアドレスを、一定の速度（クロックＣＬＫ）でメモリに適用する。
【００４１】
制御信号の１つの連続のみに対するセンサの動作について、上記で詳細に説明してきた。実際には、信号の幾つかの連続を確立する必要がある。幾つかのメモリ、幾つかのメモリ制御装置、および幾つかの信号生成回路が、図１のこれらのように提供され得る。必要に応じて、同期回路Ｌｉ＿ＳＹＮＣが、所与の時点で使用されなくてはならないこれらのグループのうちの１つまたは複数を選択する。同期回路は、対象の回路のグループに対して、毎回、シーケンス始動パルスを与える。様々なシーケンスをメモリに記録することができることを考慮すると、かつ、これらのシーケンスが共通の信号を使用し得ることを考慮すると、共通の信号、すなわち、同一の制御導線に印加されなくてはならない信号に対して、様々な生成回路ＧＥＮ＿ＴＩＭＩＮＧの出力を多重化するようにされるであろう。
【００４２】
図５は、結果として得られるシーケンス生成回路の一般的なアーキテクチャを表す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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