(57)【特許請求の範囲】
【請求項１】
誘電体層を介して長さ方向の対向する両面に交互に露出するように配置される複数の第１内部電極及び複数の第２内部電極を含むセラミック本体、及び前記セラミック本体の長さ方向の対向する両面にそれぞれ形成され、前記複数の第１内部電極及び前記複数の第２内部電極とそれぞれ接続される第１接続部及び第２接続部と、前記第１接続部及び前記第２接続部からそれぞれ延長されて前記セラミック本体の幅方向及び厚さ方向の面の一部を覆う第１バンド部及び第２バンド部をそれぞれ含む第１外部電極及び第２外部電極を含む積層セラミックキャパシタと、
前記第１バンド部及び前記第２バンド部の一面にそれぞれ配置される第１上部水平部及び第２上部水平部、前記第１上部水平部及び前記第２上部水平部から前記第１バンド部及び前記第２バンド部の同一の方向に沿ってそれぞれ離れて配置される第１下部水平部及び第２下部水平部、及び前記第１上部水平部及び前記第２上部水平部と前記第１下部水平部及び前記第２下部水平部をそれぞれ傾斜するように連結する第１傾斜支持部及び第２傾斜支持部をそれぞれ含む第１金属フレーム及び第２金属フレームと、を含み、
前記第１金属フレーム及び前記第２金属フレームは、前記第１傾斜支持部及び前記第２傾斜支持部が前記セラミック本体の幅方向に向かって傾斜するように形成され、
前記第１傾斜支持部及び前記第２傾斜支持部が互いに対向する方向に形成される、
積層セラミック電子部品。
【請求項２】
前記第１バンド部及び前記第２バンド部の一面と前記第１上部水平部及び前記第２上部水平部の間にそれぞれ配置される第１導電性接着層及び第２導電性接着層をさらに含む、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１導電性接着層及び前記第２導電性接着層が半田または導電性ペーストからなる、請求項２に記載の積層セラミック電子部品。
【請求項４】
前記セラミック本体は、前記第１金属フレーム及び前記第２金属フレームが配置される方向に対して水平に積層される複数の前記誘電体層を含む、請求項１から３のいずれか１項に記載の積層セラミック電子部品。
【請求項５】
前記セラミック本体は、最上部の第１内部電極または第２内部電極の上部及び最下部の第１内部電極または第２内部電極の下部にそれぞれ配置されるカバー層をさらに含む、請求項４に記載の積層セラミック電子部品。
【請求項６】
前記セラミック本体は、前記第１金属フレーム及び前記第２金属フレームが配置される方向に対して垂直に積層される複数の前記誘電体層を含む、請求項１から３のいずれか１項に記載の積層セラミック電子部品。
【請求項７】
前記セラミック本体は、最も外側に位置する第１内部電極または第２内部電極の外部にそれぞれ配置されるカバー層をさらに含む、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記第１金属フレームの前記第１上部水平部、前記第１傾斜支持部及び前記第１下部水平部がＺ形状を有し、かつ、前記第２金属フレームの前記第２上部水平部、第２傾斜支持部及び前記第２下部水平部がＺ形状を有する、請求項１から７のいずれか１項に記載の積層セラミック電子部品。
【請求項９】
上部に第１電極パッド及び第２電極パッドを有する基板と、
前記第１電極パッド及び前記第２電極パッドに前記第１金属フレーム及び前記第２金属フレームの前記第１下部水平部及び前記第２下部水平部が接合されて前記基板に実装される請求項１から８のいずれか１項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。
【請求項１０】
誘電体層を介してセラミック本体の長さ方向の対向する両面に交互に露出する複数の第１内部電極及び複数の第２内部電極と、
前記セラミック本体の長さ方向の対向する両面にそれぞれ形成され、前記複数の第１内部電極及び前記複数の第２内部電極とそれぞれ接続される第１接続部及び第２接続部、及び前記第１接続部及び前記第２接続部からそれぞれ延長されて前記セラミック本体の長さ方向と平行な面を覆う第１延長部及び第２延長部を含む第１外部電極及び第２外部電極と、
前記第１外部電極及び前記第２外部電極の第１延長部及び第２延長部にそれぞれ配置されるＺ形状（ｓｈａｐｅ）をそれぞれ有する第１金属フレーム及び第２金属フレームと、を含み、
前記第１金属フレーム及び前記第２金属フレームは、前記Ｚ形状の傾斜部が前記セラミック本体の幅方向に向かって傾斜するように形成され、
前記Ｚ形状の傾斜部が互いに対向する方向に形成される、
積層セラミック電子部品。
【請求項１１】
上部に第１電極パッド及び第２電極パッドを有する基板と、
前記第１電極パッド及び前記第２電極パッドに前記第１金属フレーム及び前記第２金属フレームが接合されて前記基板に実装される請求項１０に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその実装基板に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。
【０００３】
このようなセラミック電子部品の積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保証され、実装が容易であるという長所によって多様な電子装置に用いられることができる。
【０００４】
例えば、積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの多様な製品の基板に装着されて電気を充電または放電させる役割をする。
【０００５】
このような積層セラミックキャパシタは、複数の誘電体層を有し、上記誘電体層の間に異なる極性の内部電極が交互に配置された構造を有することができる。
【０００６】
このとき、上記誘電体層は、圧電性を有するため、上記積層セラミックキャパシタに直流または交流電圧が印加されると、内部電極の間で圧電現象が生じて周波数によってセラミック本体の体積を膨張及び収縮させながら周期的な振動を発生させる可能性がある。
【０００７】
このような振動は、上記積層セラミックキャパシタの外部電極、及び上記外部電極と基板を連結する半田を通じて基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる可能性がある。
【０００８】
上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００９】
さらに、最近の電子機器では、器具部品の静音化が進むにつれて、上記積層セラミックキャパシタが発生させるアコースティックノイズがより顕著に現れる可能性がある。
【００１０】
このようなアコースティックノイズは、機器の動作環境が静かである場合、使用者が異常音と考え、機器の故障としてみなすおそれがある。
【００１１】
また、音声回路を有する機器では、音声出力にアコースティックノイズが重なり機器の品質が低下するという問題が発生しかねない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国公開特許第２００５−００９３８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、アコースティックノイズが低減した積層セラミック電子部品及びその実装基板を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一側面は、誘電体層を介して長さ方向の両面に交互に露出するように配置される複数の第１及び第２内部電極を含むセラミック本体、及び上記セラミック本体の長さ方向の両面にそれぞれ形成され、上記第１及び第２内部電極と接続される第１及び第２接続部と、上記第１及び第２接続部からそれぞれ延長されて上記セラミック本体の幅方向及び厚さ方向の面の一部を覆う第１及び第２バンド部をそれぞれ含む第１及び第２外部電極を含む積層セラミックキャパシタと、上記第１及び第２バンド部の一面にそれぞれ配置される第１及び第２上部水平部、上記第１及び第２上部水平部から上記第１及び第２バンド部の反対側にそれぞれ離れて配置される第１及び第２下部水平部、及び上記第１及び第２上部水平部と上記第１及び第２下部水平部をそれぞれ傾斜するように連結する第１及び第２傾斜支持部をそれぞれ含む第１及び第２金属フレームと、を含む積層セラミック電子部品を提供する。
【００１５】
本発明の他の側面は、上部に第１及び第２電極パッドを有する基板と、上記第１及び第２電極パッドに第１及び第２金属フレームの第１及び第２下部水平部が接合されるように上記基板に実装される積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板を提供する。
【発明の効果】
【００１６】
本発明の一実施形態によると、金属フレームの弾性力がセラミック本体の外部電極を通じて伝達される振動の一部を吸収し、積層セラミックキャパシタと基板の間に所定の間隔を確保するとともに、金属フレームの上部水平部と下部水平部を連結する傾斜支持部の外側に形成されるスペース部に半田が収容されるようにすることにより、半田の高さを減らし、外部電極と半田が直接接触しないようにすることでアコースティックノイズを低減させることができるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による積層セラミック電子部品を概略的に示す斜視図である。
【図２】本発明の一実施形態による積層セラミック電子部品において内部電極構造の一実施例を図１のＡ−Ａ'線に沿って示す断面図である。
【図３】図２の内部電極構造を示す分解斜視図である。
【図４】本発明の一実施形態による積層セラミック電子部品において内部電極構造の他の実施例を図１のＡ−Ａ'線に沿って示す断面図である。
【図５】図４の内部電極構造を示す分解斜視図である。
【図６】本発明の一実施形態による積層セラミック電子部品において金属フレームの他の実施例を示す断面図である。
【図７】本発明の一実施形態による積層セラミック電子部品において金属フレームのさらに他の実施例を示す斜視図である。
【図８】図１の積層セラミック電子部品が基板に実装された形状を示す断面図である。
【図９】本発明の一実施形態による積層セラミック電子部品において振動が伝達される過程を説明するための金属フレームを概略的に示す側面図である。
【発明を実施するための形態】
【００１８】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００１９】
なお、各実施形態の図面に示された同一の思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
【００２０】
さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
【００２１】
積層セラミック電子部品
本発明の一実施形態による積層セラミック電子部品は、積層セラミックキャパシタの外部電極と基板の間に配置される金属フレームを含み、上記金属フレームは傾斜した傾斜支持部を有する。
【００２２】
このとき、上記金属フレームは、上記外部電極に導電性接着層を通じて接合されることができる。
【００２３】
また、上記傾斜支持部は、上記積層セラミックキャパシタの長さ方向に内側から外側に向かって傾斜するように形成されるか、または上記積層セラミックキャパシタの長さ方向に外側から内側に向かって傾斜するように形成されることができる。
【００２４】
また、上記傾斜支持部は、他の実施例として、上記積層セラミックキャパシタの幅方向に傾斜するように形成されることができる。
【００２５】
図１は本発明の一実施形態による積層セラミック電子部品を概略的に示す斜視図であり、図２は本発明の一実施形態による積層セラミック電子部品において内部電極構造の一実施例を図１のＡ−Ａ'線に沿って示す断面図であり、図３は図２の内部電極構造を示す分解斜視図である。
【００２６】
図１から図３を参照すると、本実施形態による積層セラミック電子部品１００は、積層セラミックキャパシタ１０１と、第１及び第２金属フレーム１４０、１５０と、を含む。
【００２７】
本実施形態の積層セラミックキャパシタ１０１は、複数の誘電体層１１１、及び複数の第１及び第２内部電極１２１、１２２を含むセラミック本体１１０と、第１及び第２外部電極１３１、１３２と、を含む。
【００２８】
セラミック本体１１０は、複数の誘電体層１１１を第１及び第２金属フレーム１４０、１５０が配置される方向に対して水平な厚さ方向Ｔに積層してから焼成したものである。
【００２９】
このとき、セラミック本体１１０において互いに隣接するそれぞれの誘電体層１１１同士は、その境界が確認できないほど一体化されることができる。
【００３０】
また、セラミック本体１１０は六面体形状であることができるが、本発明はこれに限定されない。
【００３１】
本実施形態では、説明の便宜のために、セラミック本体１１０の誘電体層１１１が積層された厚さ方向Ｔの互いに相対する面を上下面と、上記上下面を連結するセラミック本体１１０の長さ方向Ｌの互いに相対する面を第１及び第２側面と、上記第１及び第２側面と垂直に交差する幅方向Ｗの互いに相対する面を第３及び第４側面と定義する。
【００３２】
また、セラミック本体１１０は、最上部の第１または第２内部電極の上部に所定の厚さの上部カバー層１１２が形成され、最下部の第１または第２内部電極の下部に下部カバー層１１３が配置されることができる。
【００３３】
上部カバー層１１２及び下部カバー層１１３は、誘電体層１１１と同一の組成からなることができ、内部電極を含まない誘電体層をセラミック本体１１０の最上部の内部電極の上部及び最下部の内部電極の下部にそれぞれ少なくとも１つ以上積層して形成されることができる。
【００３４】
誘電体層１１１は、高誘電率のセラミック材料を含むことができ、例えば、ＢａＴｉＯ３（チタン酸バリウム）系セラミック粉末などを含むことができるが、本発明はこれに限定されない。
【００３５】
上記ＢａＴｉＯ３系セラミック粉末は、例えば、ＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などがあるが、本発明はこれに限定されない。
【００３６】
また、誘電体層１１１には、セラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤の少なくとも一つ以上がさらに含まれることができる。
【００３７】
上記セラミック添加剤は、例えば、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などを用いることができる。
【００３８】
第１及び第２内部電極１２１、１２２は、誘電体層１１１を形成するセラミックシート上に形成されて厚さ方向に積層された後、焼成によって一つの誘電体層１１１を介してセラミック本体１１０の内部に厚さ方向に交互に配置される。
【００３９】
このような第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する電極であり、誘電体層１１１の積層方向に沿って互いに対向するように配置され、その間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００４０】
第１及び第２内部電極１２１、１２２は、その一端がセラミック本体１１０の長さ方向の第１及び第２側面にそれぞれ露出する。
【００４１】
また、セラミック本体１１０の長さ方向の第１及び第２側面に交互に露出した第１及び第２内部電極１２１、１２２の端部は、セラミック本体１１０の長さ方向の第１及び第２側面において第１及び第２外部電極１３１、１３２とそれぞれ接続されて電気的に連結されることができる。
【００４２】
このとき、第１及び第２内部電極１２１、１２２は、導電性金属で形成され、例えば、ニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金などの材料を用いることができるが、本発明はこれに限定されない。
【００４３】
上記のような構成により、第１及び第２外部電極１３１、１３２に所定の電圧が印加されると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積されるようになる。このとき、積層セラミックキャパシタ１０１の静電容量は、誘電体層１１１の積層方向に沿って互いに重なる第１及び第２内部電極１２１、１２２の面積と比例するようになる。
【００４４】
第１及び第２外部電極１３１、１３２は、セラミック本体１１０の長さ方向の両端部にそれぞれ配置され、第１及び第２接続部１３１ａ、１３２ａと、第１及び第２バンド部１３１ｂ、１３２ｂと、をそれぞれ含む。
【００４５】
第１及び第２接続部１３１ａ、１３２ａは、セラミック本体１１０の長さ方向の第１及び第２側面をそれぞれ覆い、第１及び第２内部電極１２１、１２２の露出した端部とそれぞれ接続されて電気的に連結される部分である。
【００４６】
第１及び第２バンド部１３１ｂ、１３２ｂは、第１及び第２接続部１３１ａ、１３２ａから少なくともセラミック本体１１０の実装面である下面の一部、またはセラミック本体の幅方向の側面の一部をすべて覆うようにそれぞれ延長されるように形成される部分であり、第１及び第２外部電極１３１、１３２の固着強度を向上させる役割をすることができる。
【００４７】
このとき、第１及び第２外部電極１３１、１３２上にめっき層（図示せず）が形成されることができる。
【００４８】
上記めっき層は、一例として、第１及び第２外部電極１３１、１３２上にそれぞれ形成された第１及び第２ニッケル（Ｎｉ）めっき層と、上記第１及び第２ニッケルめっき層上にそれぞれ形成された第１及び第２すず（Ｓｎ）めっき層と、を含むことができる。
【００４９】
第１金属フレーム１４０は、第１上部水平部１４１と、第１下部水平部１４２と、第１傾斜支持部１４３と、を含む。
【００５０】
第１上部水平部１４１は、第１外部電極１３１の第１バンド部１３１ｂの下面の下の方に配置される。
【００５１】
第１下部水平部１４２は、第１上部水平部１４１と厚さ方向に対向し、第１上部水平部１４１から下側に所定間隔離れるように配置される。
【００５２】
第１傾斜支持部１４３は、第１上部水平部１４１と第１下部水平部１４２を対角線方向に傾斜するように連結される。
【００５３】
第１傾斜支持部１４３は、第１上部水平部１４１の内側の端部と第１下部水平部１４２の外側の端部を傾斜して連結するように形成されることができる。このとき、第１傾斜支持部１４３を介してセラミック本体１１０の長さ方向に互いに相対する２つのスペース部が形成される。
【００５４】
このとき、上記スペース部からセラミック本体１１０の長さ方向の外側に向かって開放される部分は、基板への実装時に半田が収容される半田ポケット（ｓｏｌｄｅｒ  ｐｏｃｋｅｔ）の機能をすることができる。
【００５５】
第２金属フレーム１５０は、第２上部水平部１５１と、第２下部水平部１５２と、第２傾斜支持部１５３と、を含む。
【００５６】
第２上部水平部１５１は、第２外部電極１３２の第２バンド部１３２ｂの下面の下の方に配置される。
【００５７】
第２下部水平部１５２は、第２上部水平部１５１と厚さ方向に対向し、第２上部水平部１５１から下側に所定間隔離れるように配置される。
【００５８】
第２傾斜支持部１５３は、第２上部水平部１５１と第２下部水平部１５２を対角線方向に傾斜するように連結される。
【００５９】
第２傾斜支持部１５３は、第２上部水平部１５１の内側の端部と第２下部水平部１５２の外側の端部を傾斜して連結するように形成されることができる。このとき、第２傾斜支持部１５３を介してセラミック本体１１０の長さ方向に互いに相対する２つのスペース部が形成される。
【００６０】
このとき、上記スペース部からセラミック本体１１０の長さ方向の外側に向かって開放される部分は、基板への実装時に、半田が収容される半田ポケット（ｓｏｌｄｅｒ  ｐｏｃｋｅｔ）の機能をすることができる。
【００６１】
第１及び第２外部電極１３１、１３２の第１及び第２バンド部１３１ｂ、１３２ｂの下面と第１及び第２金属フレーム１４０、１５０の第１及び第２上部水平部１４１、１５１の間の接合強度を向上させるために、第１及び第２導電性接着層１６１、１６２がそれぞれ配置されることができる。
【００６２】
第１及び第２導電性接着層１６１、１６２は、例えば、高融点半田または導電性ペーストからなることができるが、本発明はこれに限定されない。
【００６３】
図４は本発明の一実施形態による積層セラミック電子部品において内部電極構造の他の実施例を図１のＡ−Ａ'線に沿って示す断面図であり、図５は図４の内部電極構造を示す分解斜視図である。
【００６４】
図４及び図５を参照すると、本実施形態のセラミック本体１１０は、複数の誘電体層１１１を第１及び第２金属フレーム１４０、１５０が配置される方向に対して垂直な幅方向Ｗに積層して構成することができる。
【００６５】
第１及び第２内部電極１２１'、１２２'は、誘電体層１１１を形成するセラミックシート上に形成されて幅方向に積層された後、焼成によって一つの誘電体層１１１を介してセラミック本体１１０の内部において幅方向に交互に配置される。
【００６６】
また、セラミック本体１１０は、幅方向に最も外側に位置する第１または第２内部電極の外部に所定の厚さのカバー層１１２、１１３がそれぞれ配置されることができる。
【００６７】
変形例
図６は本発明の一実施形態による積層セラミック電子部品において金属フレームの他の実施例を示す断面図である。
【００６８】
ここで、積層セラミックキャパシタ１０１の構造は、上述の実施形態と類似するため、重複を避けるために具体的な説明を省略し、上述の実施形態と比較して変更された金属フレームについて具体的に説明する。
【００６９】
図６を参照すると、第１金属フレーム１７０は、第１傾斜支持部１７３が、第１上部水平部１７１の外側の端部と第１下部水平部１７２の内側の端部を傾斜して連結するように形成されることができる。このとき、第１傾斜支持部１７３を介してセラミック本体１１０の長さ方向に互いに相対する２つのスペース部が形成される。
【００７０】
また、第２金属フレーム１８０は、第２傾斜支持部１８３が、第２上部水平部１８１の外側の端部と第２下部水平部１８２の内側の端部を傾斜して連結するように形成されることができる。このとき、第２傾斜支持部１８３を介してセラミック本体１１０の長さ方向に互いに相対する２つのスペース部が形成される。
【００７１】
図７は本発明の一実施形態による積層セラミック電子部品において金属フレームのさらに他の実施例を示す斜視図である。
【００７２】
ここで、積層セラミックキャパシタ１０１の構造は、上述の実施形態と類似するため、重複を避けるために具体的な説明を省略し、上述の実施形態と比較して変更された金属フレームを具体的に説明する。
【００７３】
図７を参照すると、第１金属フレーム１９１は、第１傾斜支持部１９１ｃが、第１上部水平部１９１ａの一端部と第１下部水平部１９１ｂの他端部を連結し、セラミック本体１１０の幅方向に傾斜して形成されることができる。このとき、第１傾斜支持部１９１ｃを介してセラミック本体１１０の幅方向に互いに相対する２つのスペース部が形成される。
【００７４】
また、第２金属フレーム１９２は、第２傾斜支持部１９２ｃが、第２上部水平部１９２ａの一端部と第２下部水平部１９２ｂの他端部を連結し、セラミック本体１１０の幅方向に傾斜して形成されることができる。このとき、第２傾斜支持部１９２ｃを介してセラミック本体１１０の幅方向に互いに相対する２つのスペース部が形成される。
【００７５】
ここで、第１及び第２金属フレーム１９１、１９２は、第１及び第２傾斜支持部１９１ｃ、１９２ｃが互いに対向する幅方向に傾斜して形成されて、積層セラミックキャパシタ１０１から第１金属フレーム１９１に伝達される力Ｆ３と第２金属フレーム１９２に伝達される力Ｆ４が互いに反対方向に向かって非対称に加えられて相互相殺することにより、基板への実装時にアコースティックノイズを低減するという効果を期待することができる。
【００７６】
積層セラミック電子部品の実装基板
図８を参照すると、本発明の一実施形態による積層セラミック電子部品の実装基板２００は、積層セラミック電子部品１００が水平に実装される基板２１０と、基板２１０の上面に離れるように形成された第１及び第２電極パッド２１１、２１２と、を含む。
【００７７】
このとき、積層セラミック電子部品１００は、第１及び第２金属フレーム１４０、１５０の第１及び第２下部水平部１４２、１５２がそれぞれ第１及び第２電極パッド２１１、２１２上に接触するように位置した状態で、半田２２１、２２２によって接合されて基板２１０と電気的に連結されることができる。
【００７８】
ここで、第１及び第２電極パッド２１１、２１２のサイズは、積層セラミック電子部品の第１及び第２金属フレーム１４０、１５０と第１及び第２電極パッド２１１、２１２を連結する半田２２１、２２２の量を決定する指標になり得る。このような半田２２１、２２２の量によってアコースティックノイズのサイズが調節されることができる。
【００７９】
積層セラミックキャパシタ１０１が基板２１０に実装された状態で、セラミック本体１１０の長さ方向の第１及び第２側面に形成された第１及び第２外部電極１３１、１３２に極性が異なる電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によりセラミック本体１１０は厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２が形成されたセラミック本体１１０の長さ方向の第１及び第２側面は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によりセラミック本体１１０の厚さ方向の膨張及び収縮とは逆に収縮及び膨張するようになる。
【００８０】
このような収縮及び膨張は振動を発生させる。この振動は、第１及び第２外部電極１３１、１３２から基板２１０に伝達されて基板２１０から音響が放射されてアコースティックノイズとなる。
【００８１】
本実施形態の第１及び第２金属フレーム１４０、１５０は、弾性力により、積層セラミックキャパシタ１０１の圧電特性によって発生する機械的振動の一部を吸収することにより、上記振動が基板２１０に伝達される量を減少させてアコースティックノイズを低減させることができる。
【００８２】
図９を参照すると、積層セラミックキャパシタ１０１で発生する振動Ｆ１が第１及び第２上部水平部１４１、１５１に伝達されると、第１及び第２上部水平部１４１、１５１が下側に弾性変形され、第１及び第２傾斜支持部１４３、１５３が支持台の役割を行いながら上部から垂直方向に伝達された振動の方向を第１及び第２金属フレーム１４０、１５０の第１及び第２傾斜支持部１４３、１５３の上側の端部から第１及び第２傾斜支持部１４３、１５３の下側の端部に向かう方向に変換させることにより、半田２２１、２２２による基板２１０への垂直方向の振動の伝達を分散させてアコースティックノイズを効果的に低減させることができる。
【００８３】
このとき、第１及び第２金属フレーム１４０、１５０は、積層セラミックキャパシタ１０１と基板の間に所定の間隔を確保することができるようにして、第１及び第２外部電極１３１、１３２と半田２２１、２２２が直接接触しないようにするだけでなく、第１及び第２傾斜支持部１４３、１５３に設けられるスペース部に半田２２１、２２２が収容される形態になるため、半田２２１、２２２が第１及び第２金属フレーム１４０、１５０を伝って上がり、第１及び第２外部電極１３１、１３２と直接接触することを防止してアコースティックノイズをさらに低減させることができる。
【００８４】
また、第１及び第２金属フレーム１４０、１５０が基板２１０の反りなどによって発生する機械応力及び外部衝撃を吸収することにより、積層セラミックキャパシタ１０１へ応力が伝達されないようにするとともに、積層セラミックキャパシタ１０１のクラック発生を防止するという効果を期待することができる。
【００８５】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００８６】
１００  積層セラミック電子部品
１０１  積層セラミックキャパシタ    
１１０  セラミック本体
１１１  誘電体層
１１２、１１３  カバー層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
１４０、１７０、１９１  第１金属フレーム
１５０、１８０、１９２  第２金属フレーム
１６１、１６２  第１及び第２導電性接着層
２００  実装基板
２１０  基板
２１１、２１２  第１及び第２電極パッド
２２１、２２２  半田
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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