(57)【特許請求の範囲】
【請求項１】
基板上に前記基板の上面と交差する第１の方向に配列された複数の第１導電層と、
前記第１導電層の端部の位置を互いに異ならせて構成された階段状配線部と、
前記階段状配線部に電気的に接続されるトランジスタと
を備え、
前記トランジスタは、
前記第１の方向を長手方向として延びるチャネル層と、
前記チャネル層の周囲に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に配置されたゲート電極層と
を備え、
前記チャネル層は、酸化物半導体を含む、半導体装置。
【請求項２】
基板上に前記基板の上面と交差する第１の方向に配列された複数の第１導電層と、
前記第１導電層の端部の位置を互いに異ならせて構成された階段状配線部と、
前記階段状配線部に電気的に接続されるトランジスタと
を備え、
前記トランジスタは、
前記第１の方向を長手方向として延びるチャネル層と、
前記チャネル層の周囲に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に配置されたゲート電極層と
を備え、
前記チャネル層の下端部は前記基板に接続される、半導体装置。
【請求項３】
基板上に前記基板の上面と交差する第１の方向に配列された複数の第１導電層と、
前記第１導電層の端部の位置を互いに異ならせて構成された階段状配線部と、
前記階段状配線部から前記第１の方向に延びる第２導電層と、
前記第２導電層の上端に接続される上層配線と、
前記階段状配線部に電気的に接続されるトランジスタと
を備え、
前記トランジスタは、
前記第１の方向を長手方向として延びるチャネル層と、
前記チャネル層の周囲に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に配置されたゲート電極層と
を備え、
前記チャネル層は、前記第２導電層及び前記上層配線を介して前記階段状配線部と電気的に接続される、半導体装置。
【請求項４】
前記チャネル層は、酸化物半導体を含む、請求項２又は３記載の半導体装置。
【請求項５】
前記ゲート電極層は前記基板に水平な方向に沿って延びる接続部を備える、請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記チャネル層の下端部は、対応する前記ゲート電極層の下端部よりも前記基板側に位置する、請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記チャネル層の下端部は、前記階段状配線部に接続される、請求項１記載の半導体装置。
【請求項８】
３次元状に配列されたメモリセルを含むメモリセルアレイを更に備え、
前記第１の方向に配列された前記メモリセルの各々は、前記第１の方向に配列された複数の前記第１導電層のいずれかに接続される、請求項１〜７のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置の１つに、フラッシュメモリがある。特にＮＡＮＤ型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。また、これまで、このＮＡＮＤ型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その１つが、メモリセルを三次元的に配置させた構造である。このような３次元型の半導体記憶装置では、メモリセルが所定方向に配置され、その当該所定に配置されたメモリセルの各々から導電層が基板と水平方向に延び、基板と垂直方向に積層されている。
【０００３】
このような３次元型の半導体記憶装置において、メモリ及び導電層の積層数が増加すると、メモリセルと外部回路とを接続させるためのスイッチングトランジスタの個数が増加し、その占有面積が増加する。このため、これらのトランジスタの占有面積を削減することが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６６９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、トランジスタの占有面積を低減することができる半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体装置は、基板上に基板の上面と垂直な第１の方向に配列された複数の第1導電層を備える。階段状配線部は、第1導電層の端部の位置を互いに異らせて構成される。更にこの半導体装置は、階段状配線部に電気的に接続されるトランジスタを備える。そのトランジスタは、第１の方向を長手方向として延びるチャネル層と、チャネル層の周囲に配置されたゲート絶縁膜と、ゲート絶縁膜の周囲に配置されたゲート電極層とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の不揮発性半導体記憶装置１００の構造の一例を模式的に示す斜視図である。
【図２】第１の実施の形態のメモリセルアレイＭＲの一部の構造を示す斜視図である。
【図３】１つのＮＡＮＤセルユニットＮＵの等価回路図である。
【図４】１つのメモリセルＭＣ等の斜視断面図である。
【図５】メモリセルアレイＭＲの一部を示す平面図である。
【図６】第１の実施の形態のメモリセルアレイＭＲ及び階段部ＣＲの構造を説明する断面図である。
【図７】トランジスタＴｒの配列を説明する平面図である。
【図８】トランジスタＴｒの配列及び構造を説明する斜視図である。
【図９Ａ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｂ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｃ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｄ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｅ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｆ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図９Ｇ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１０Ａ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１０Ｂ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１０Ｃ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１０Ｄ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１０Ｅ】第１の実施の形態の半導体記憶装置１００の製造方法を説明する工程図である。
【図１１】第２の実施の形態の構造を説明する断面図である。
【発明を実施するための形態】
【０００８】
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明が限定する意図で示されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは異なる。
【０００９】
以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体層と、半導体層の側面に電荷蓄積層を介して設けられるゲート電極層とを有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセル（トランジスタ）が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に関するものである。しかし、これも本発明を限定する意図ではなく、他の形式の電荷蓄積層、例えばＳＯＮＯＳ型（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）のメモリセルや、フローティングゲート型のメモリセルにも本発明は適用可能である。
【００１０】
［第１の実施の形態］
図１は、第１の実施の形態の不揮発性半導体記憶装置１００の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置１００は、メモリセルアレイＭＲ、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ビット線ＢＬを有している。
【００１１】
メモリセルアレイＭＲは、半導体基板（図１では図示せず）の上において、複数のメモリセルＭＣ（メモリトランジスタ）を直列に接続してなるメモリストリングＭＳ、メモリストリングＭＳの両端にそれぞれ接続されるドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２を備える。なお、メモリストリングＭＳ、その両端に接続されるドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を、以下では「ＮＡＮＤセルユニットＮＵ」と称する。
【００１２】
後述するように、メモリセルＭＣは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して制御ゲート電極（ワード線）が設けられる構造を有し、ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２は、柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して選択ゲート電極（選択ゲート線）が設けられる構造を有している。図１は、図示の簡略化のため、１つのメモリストリングＭＳに４個のメモリセルＭＣが設けられている場合を例示しているが、１つのメモリストリングＭＳ中のメモリセルＭＣの数は、これに限られないことは言うまでもない。
【００１３】
ワード線ＷＬは、図１中のＸ方向（ワード線方向）に隣接するメモリセルに共通接続されている。また、ソース側選択ゲート線ＳＧＳは、ワード線方向に隣接するソース側選択トランジスタＳ２に共通接続されており、ドレイン側選択ゲート線ＳＧＤは、ワード線方向に隣接するドレイン側選択トランジスタＳ１に共通接続されている。なお、以下の説明において、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを総称して単に「選択ゲート線」と表記することがある。また、ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を総称して単に「選択トランジスタ」と表記することがある。なお、メモリストリングＭＳ中のメモリセルＭＣのうち、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに近接する１つまたは複数のメモリセルＭＣは、データ記憶には用いられないダミーセルとして取り扱われることがある。ダミーセルは２個以上でも良いし、また、ダミーセルを省略することも可能である。
【００１４】
さらに、ビット線ＢＬは、Ｘ方向（ワード線方向）に交差するＹ方向（ビット線方向）を長手方向として伸びるように配設され、且つＸ方向に所定ピッチで配列される。ビット線ＢＬは、複数のメモリストリングＭＳとドレイン側選択トランジスタＳ１を介して接続される。ソース線ＳＬは、図１では図示は省略されているが、例えばＹ方向を長手方向として配設され、メモリストリングＭＳとソース側選択トランジスタＳ２を介して接続される。
【００１５】
ワード線駆動回路１２は、ワード線ＷＬに印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルからビット線ＢＬに読み出された信号（電圧）を増幅する回路である。ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、及びドレイン側選択ゲート線駆動回路１４はいずれも、積層方向（第１の方向）を長手方向にして延びる柱状チャネル層を備えた縦型トランジスタＴｒを備えている。この点については後で詳しく説明する。
【００１６】
階段状配線部ＣＲは、ワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳを、コンタクトに接続するための配線部である。ワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造を有している。階段状に加工されたこれらの配線の端部の上面は、コンタクト接続領域とされ、その上面からはコンタクトプラグ１６が延びている。さらに、そのコンタクトプラグ１６の上端には、上層配線１７が形成されている。ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、及びドレイン側選択ゲート線駆動回路１４は、このコンタクトプラグ１６及び上層配線１７を介して階段状配線部ＣＲに接続されている。なお、階段状配線部ＣＲは、図１ではメモリセルアレイＭＲのＸ方向の側部にのみ図示されているが、後述するように、階段状配線部ＣＲは、メモリセルアレイＭＲのＹ方向の側部も含め、メモリセルアレイＭＲの全周を囲うように形成されていてもよい。
【００１７】
次に、メモリセルアレイＭＲの構造の詳細を、図２〜図４を参照して説明する。図２は、メモリセルアレイＭＲの一部の構造を示す斜視図であり、図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図であり、図４は１つのメモリセルＭＣ等の斜視断面図である。
【００１８】
図２に示すように、メモリセルアレイＭＲは、半導体基板ＳＢ上に、基板ＳＢの上面と垂直な積層方向に沿って、層間絶縁層２１と、導電層２２とを交互に積層させた構造を有している。この導電層２２は、メモリセルＭＣの制御ゲート（ワード線ＷＬ）、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能する。層間絶縁層２１は、これら導電層２２の上下に配置され、導電層２２同士を電気的に絶縁する。
【００１９】
導電層２２は、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉｘ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）、又はその化合物により形成され得るが、不純物を添加されたポリシリコンにより形成されていてもよい。
【００２０】
また、このような層間絶縁層２１と導電層２２の積層体を貫通するように、半導体層２３が、積層方向（図２のＺ方向）を長手方向として、ＸＹ平面内において所定のピッチで配列されている。半導体層２３と導電層２２及び層間絶縁層２１の積層体との間には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が形成されている。メモリ層１０４は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜の積層構造から形成され得る。メモリ膜１０４は、シリコン窒化膜等を用いる代りに、導電膜を用いたフローティングゲート構造としてもよい。この電荷蓄積層への電荷の蓄積量によってメモリセルＭＣの閾値電圧が変化し、メモリセルＭＣはこの閾値電圧に対応するデータを保持する。
【００２１】
半導体層２３は、ＮＡＮＤセルユニットＮＵに含まれるメモリセルＭＣ、及び選択トランジスタＳ１、Ｓ２のチャネル領域（ボディ）として機能するものである。これら半導体層２３は、その上端においてコンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ方向を長手方向として、Ｘ方向に所定ピッチで配列される。
【００２２】
また、半導体層２３の下端は半導体基板ＳＢに電気的に接続されており、後述するように、半導体層２３の下端はこの基板ＳＢ及び後述するソースコンタクトＬＩを介してソース線ＳＬに接続される。ソース線ＳＬは、ビット線ＢＬと同様に、Ｙ方向を長手方向として配列される。
なお、メモリセルアレイＭＲ内の層間絶縁層２１と導電層２２との積層体は、データ消去の最小単位であるブロック毎に分断されている。分断の境界においてはトレンチＴｂが形成されており、このトレンチＴｂには、図示しない層間絶縁層が埋め込まれ、更にその層間絶縁層を貫通して前述したソースコンタクトＬＩが形成されている。このソースコンタクトＬＩは、その下端が半導体基板ＳＢに接続される一方、その上端がソース線ＳＬに接続されている。
【００２３】
図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。このメモリセルアレイＭＲでは、１つのＮＡＮＤセルユニットは、複数個のメモリセルＭＣからなるメモリストリングＭＳ、メモリストリングＭＳの上端とビット線ＢＬとの間に接続されるドレイン側選択トランジスタＳ１、及びメモリストリングＭＳの下端とソース線ＳＬとの間に接続されるソース側選択トランジスタＳ２を備えている。
【００２４】
１つのメモリセルＭＣの具体的な構造の一例を図４に示す。柱状の半導体層２３は、酸化膜コア１０１と、その周囲を取り囲む柱状の半導体部１０２とを備えている。酸化膜コア１０１は、例えばシリコン酸化膜（ＳｉＯ２）からなり、柱状半導体１０２は、例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、又は炭素（Ｃ）などからなり、単層、あるいは２層で形成され得る。
【００２５】
この柱状半導体１０２の周囲には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が、柱状半導体１０２を取り囲むように形成されている。トンネル絶縁層１０３は、例えばシリコン酸化膜（ＳｉＯｘ）からなり、メモリセルＭＣのトンネル絶縁層として機能する。メモリ層１０４は、例えばシリコン窒化膜（ＳｉＮ）からなる電荷蓄積層を含み、書き込み動作により柱状半導体１０２からトンネル絶縁層１０３を介して注入された電子をトラップさせる機能を有する。ブロック絶縁層１０５は、例えばシリコン酸化膜から形成され得る。
【００２６】
上記のトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５をまとめてゲート絶縁層ＧＬと称する。ゲート絶縁層ＧＬは図４の場合は３層で構成されているが、層の数や順序、材料等を異ならせた種々の構造が考えられるが、少なくとも上記で説明した電荷蓄積層は含まれる。
【００２７】
なお、トンネル絶縁層１０３、及びブロック絶縁層１０５の材料としては、シリコン酸化膜（ＳｉＯｘ）の他、例えばＡｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ5、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯなどを用いることも可能である。
【００２８】
この例では、トンネル絶縁層１０３、メモリ層１０４は、柱状半導体１０２の側面全域に形成されるように図示されているが、これに限らず、ワード線ＷＬの側面にのみ形成することも可能である。
【００２９】
そして柱状半導体１０２の周囲には、柱状の半導体層２３を取り囲むようにトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５を介して前述の層間絶縁層２１と、導電層２２として機能するタングステン電極１０８とが交互に積層されている。
【００３０】
メモリセルアレイＭＲの一部の平面図である図５に示すように、半導体層２３（柱状半導体１０２）は、Ｘ方向（ワード線方向）、及びＹ方向（ビット線方向）に対し斜め方向に一列に並ぶように配列され、これにより半導体層２３の配列密度を大きくし、メモリセルＭＣの配列密度を高めている。Ｙ方向に延びる１本のビット線ＢＬは、この斜め方向に配置された半導体層２３のいずれか１つに接続されており、これにより、２つのソースコンタクトＬＩに挟まれた１つの領域（メモリフィンガー）中の１つのメモリストリングＭＳのみが接続され得る。ただし、これはあくまでも一例であり、Ｘ方向及びＹ方向に沿って半導体層２３が並ぶようにすることも可能である。また、ソースコンタクトＬＩは、Ｘ方向を長手方向としてストライプ状に形成され、トレンチＴｂ内に層間絶縁層２１’を介して埋め込まれている。
【００３１】
図６は、メモリセルアレイＭＲ及び階段部ＣＲの構造を説明する断面図である。半導体基板ＳＢ上に、基板ＳＢに対して垂直方向に延在し、その底部が基板ＳＢ内に位置するように半導体層２３が形成されている。半導体層２３の側面の、基板ＳＢの表面より上方部分には、順次トンネル絶縁層１０３及び電荷蓄積層を含むメモリ層１０４、並びにブロック絶縁層１０５が形成されている。さらに、半導体層２３の周りに、トンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５を介して、導電層２２と層間絶縁層２１とが交互に積層された積層体が形成されている。
【００３２】
そして、半導体層２３は、その下端において基板ＳＢと電気的に接続されている。なお、図示の例では、ブロック絶縁層１０５は、導電層２２の上下面も覆うように形成されているが、ブロック絶縁層１０５を、トンネル絶縁層１０３及びメモリ層１０４と同様に、半導体層２３の周囲にのみ形成してもよい。
【００３３】
階段部ＣＲは、図６に示すように、メモリセルアレイＭＲから延長された導電層２２（第２導電層）及び層間絶縁膜２１を、その端部の位置が互いに異なる階段形状に形成したものである。そして、その階段部（コンタクト接続領域）の上面からはコンタクトプラグ１６が延び、その上端には上層配線１７が形成されている。上層配線１７は、図７に示すように、Ｘ方向、すなわち階段部の最下層の方向に向かって延びるのが好適である。
【００３４】
なお、図６に図示した例では、ソース側選択トランジスタＳＴＳ、及びドレイン側選択ゲートトランジスタＳＴＤでは、３本の導電層２２がコンタクトプラグ１６及び上層配線１７により短絡され、１つの選択ゲート線を構成している。
【００３５】
そして、この上層配線１７と基板ＳＢとの間に、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、及びドレイン側選択ゲート線駆動回路１４を構成する縦型のトランジスタＴｒが接続されている。図６では、ソース側選択ゲート線駆動回路１３中の１つのトランジスタＴｒのみが代表的に図示されているが、他のトランジスタＴｒも同一の構造とすることができる。トランジスタＴｒは、積層方向に並ぶ独立したワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳのそれぞれに接続される。この実施の形態では、図７に示すように、階段状配線部ＣＲの最下層部に隣接して、Ｙ方向に沿って複数のトランジスタＴｒが配列されている。ただし、これはトランジスタＴｒの配列の方法の一例に過ぎず、トランジスタＴｒの占有面積を縮小することができる様々な他の配列方法が採用可能である。なお、ビット線ＢＬに接続されるトランジスタＴｒ（図１）も同様の構造を有するものとすることができる。
【００３６】
このトランジスタＴｒは、図６に示すように、柱状チャネル層２０１、ゲート絶縁膜２０２、及びゲート電極層２０３を備えている。柱状チャネル層２０１は、トランジスタＴｒのチャネル部を構成する半導体層である。柱状チャネル層２０１の上端は、コンタクトプラグ１６及び上層配線１７を介して階段状配線部ＣＲに接続される。また、柱状チャネル層２０１の下端は、半導体基板ＳＢ上に形成された拡散層ＤＬに接続されている。この拡散層ＤＲは、外部回路との接続を制御するためのトランジスタ（図示せず）の一部である。柱状チャネル層２０１の材料は、単結晶シリコンやポリシリコンであってよいが、ワイドバンドギャップ材料である酸化物半導体（例えばＩｎＧａＺｎＯ、ＺｎＯ、ＳｎＯ２など）が好適である。酸化物半導体を材料とする場合、トランジスタＴｒをいわゆるｐｎ接合が不要なジャンクションレストランジスタとすることができ、トランジスタＴｒをより少ない工程数で製造することができる。また、トランジスタＴｒ微細化が進展した場合にも、その伝導度を高く維持することができる。
【００３７】
ゲート絶縁膜２０２は、柱状チャネル層２０１の側面を囲うように形成され、トランジスタＴｒのゲート絶縁膜として機能する。ゲート絶縁膜２０２の材料は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）とすることができるが、金属酸化物（例えば、ＨｆＯｘなど）とすることも可能である。
【００３８】
ゲート電極層２０３は、ゲート絶縁膜２０２の周囲を囲うように形成され、トランジスタＴｒのゲート電極として機能する。ゲート電極層２０３の材料としては、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などが選択され得る。また、ゲート電極層２０３は、その上端付近から水平方向に延びるフランジ部２０３Ｆ（接続部）を備えている。このフランジ部２０３Ｆは、図示しないコンタクトプラグ等に接続させて外部回路からゲート制御を受けるための導電部である。フランジ部２０３Ｆは、ゲート電極層２０３の材料と同一の材料で形成されていてもよいし、別の材料であってもよい。
このフランジ部２０３Ｆは、トランジスタＴｒがＹ方向に沿って配列されている場合、Ｘ方向に延びるように形成されるのが好適である（図８参照）。ただし、フランジ部２０３Ｆの長手方向はＸ方向に限定されるものではなく、上層配線１７の向きやトランジスタＴｒの配列に応じて適宜変更することは可能である。
なお、階段状配線部ＣＲは、前述したように、メモリセルアレイＭＲのＸ方向の側部だけでなく、Ｙ方向の側部にも形成することができる。
【００３９】
次に、図９Ａ〜図９Ｆを参照して、第１の実施の形態の半導体記憶装置の製造方法について説明する。導電層２２と層間絶縁膜２１の積層体は、後述するように、まず層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙（エアギャップ）に導電層１０２を埋め込むことにより形成される。導電層１０２は、その抵抗率の低減の観点から、例えばタングステン等の金属膜を材料として構成することが好適である。しかし、タングステンとシリコン酸化膜とを貫通するメモリホールＭＨを高密度に形成することは容易ではない。このため、金属膜からなる導電層１０２と層間絶縁膜１０３との積層体は、次に説明するように、層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙に導電層１０２を埋め込むことにより形成される。以下、図９Ａ〜９Ｆを参照して詳しく説明する。
【００４０】
最初に、図９Ａに示すように、半導体基板ＳＢ上に層間絶縁膜２１を、それらの間に犠牲層２２’を挟んで積層する。犠牲層２２’は、層間絶縁膜２１がシリコン酸化膜である場合、シリコン窒化膜（ＳｉＮ）から形成され得る。
【００４１】
続いて、図９Ｂに示す如く、犠牲層２２’及び層間絶縁膜２１の積層体の端部に階段形状を与え、前述の階段状配線部ＣＲを形成する。この階段状配線部は、図９Ｃに示すように、最上層の層間絶縁膜２１の上面にレジストＲを塗布し、これを徐々にスリミング処理しつつ犠牲層２２’及び層間絶縁膜２１をエッチングすることにより形成される。スリミングは等方的に実行されるため、階段状配線部ＣＲは、メモリセルアレイＭＲの全周囲を覆うように形成される。
【００４２】
続いて、図９Ｄに示すように、この積層体を埋め込むよう、層間絶縁膜２００が堆積される。そして、図９Ｅに示すように、犠牲層２２’と層間絶縁膜２１の積層体のうち、メモリセルアレイＭＲが形成されるべき部分に、メモリホールＭＨを、フォトリソグラフィ及びエッチング技術を用いて形成する。
【００４３】
さらに、図９Ｆに示すように、このメモリホールＭＨの側壁に、プラズマＣＶＤ法等を用いて前述のメモリ層１０４及びトンネル絶縁層１０３を順に堆積させる。その後、メモリホールＭＨの内部を埋めるように前述の半導体層２３を形成しメモリユニットＭＵを形成する。半導体層２３は、例えばアモルファスシリコンを堆積させた後、所定の熱工程により、アモルファスシリコンを結晶化させることにより形成される。
【００４４】
このメモリユニットＭＵが形成された後、ＲＩＥを実行して、層間絶縁膜２１及び犠牲層２２’を貫通するトレンチＴｂ（図５）を形成する。そして、トレンチＴｂを介してホットリン酸溶液を用いたウエットエッチングを実行する。これにより、図９Ｇに示すように犠牲膜２２’が除去される。犠牲膜２２’が除去された後には、エアギャップＡＧが形成される。その後、このエアギャップＡＧの壁面に対し、ＣＶＤ法等を用いてブロック絶縁膜１０５を所定の膜厚まで形成し、その後、残ったエアギャップＡＧにタングステン等の金属を埋め込んで、図６に示す積層構造が完成する。なお、トレンチＴｂには、シリコン酸化膜などの絶縁膜が形成されるか、またはシリコン絶縁膜などの側壁膜を介して、ソースコンタクトＬＩとなる導電膜（タングステンなど）が埋め込まれる。
【００４５】
続いて、トランジスタＴｒの形成の手順を、図１０Ａ〜図１０Ｅを参照して説明する。
最初に、図１０Ａに示すように、階段状配線部ＣＲの端部（最下層の導電層２２の端部付近）に、トランジスタＴｒを形成するためのトレンチＴ１を、マスクＭ１を用いた反応性イオンエッチング（ＲＩＥ）により形成する。図１０Ａの紙面垂直方向沿って多数のトレンチＴ１が形成される。ただし、トレンチＴ１は、その底部が半導体基板ＳＢに到達しない程度の高さまで掘り込まれる。なお、このトレンチＴ１と、コンタクトプラグ１６を埋め込むためのトレンチとを同時に形成することも可能である。
【００４６】
続いて、図１０Ｂに示すように、マスクＭ１を一部エッチングして、上述したフランジ部２０３Ｆを形成するためのトレンチＴｆを形成する。このトレンチＴｆは、トレンチＴ１の上部からＸ方向を長手方向として延びるように形成される。そして、このトレンチＴ１の底面、側面と、トレンチＴｆを埋めるように、ＡＬＤ法等を用いて金属膜２０３’を堆積させる。この金属膜２０３’は、前述したゲート電極層２０３及びフランジ部２０３ｆを構成する。
【００４７】
続いて、図１０Ｃに示すように、マスクＭ１を剥離し、新たにトレンチＴ１にのみ開口を有するマスクＭ２を堆積させる。そして、このマスクＭ２を用いたＲＩＥにより、金属膜２０３’及びその下層の層間絶縁膜２００を貫通して基板ＳＢに到達するトレンチＴ２を形成する。そして、図１０Ｄに示すように、このトレンチＴ２の側壁に沿って、例えばＣＶＤ法等を用いてゲート絶縁膜２０２を堆積させた後、更にＡＬＤ法等を用いて柱状チャネル層２０１を堆積させる。柱状チャネル層２０１は、例えばＩｎＧａＺｎＯ等の酸化物半導体を材料として形成され得る。このようにして柱状チャネル層２０１の下端が拡散層ＤＬに接続されるよう形成されることにより、トランジスタＴｒの構造が完成する。その後、図１０Ｅに示すように、柱状チャネル層２０１とコンタクトプラグ１６とを上層配線１７等により接続し、更に層間絶縁膜２００を堆積させ、ＣＭＰ法等により表面形状を平坦化することにより、図６に示した構造が完成する。
【００４８】
以上のように、本実施の形態の製造方法では、半導体基板ＳＢに到達しないトレンチＴ１に沿ってゲート電極層２０３を形成した後、更に半導体基板ＳＢに到達するトレンチＴ２を形成する。このため、ゲート電極層２０３と半導体基板ＳＢとの接触は回避され、半導体基板ＳＢに金属汚染が生じることが回避される。
【００４９】
また、このような手順でトレンチＴ１、Ｔ２が形成されることにより、ゲート電極層２０３の下端は柱状チャネル層２０１の下端よりも上方に位置することになる。また、ゲート電極層２０３の上端は柱状チャネル層２０１の上端よりも上方に位置することになる。これにより、ゲート電極層２０３で覆われない柱状チャネル層２０１が、トランジスタＴｒのソース・ドレインとして機能し得る。前述の通り、このトランジスタＴｒは、柱状チャネル層２０１が酸化物半導体を材料として形成される場合、ジャンクションレストランジスタとして形成することができる。この場合、ソース・ドレインの形成のための不純物注入工程は不要であり、製造工程数を少なくしつつ、占有面積の小さいトランジスタＴｒを形成することができる。
【００５０】
以上説明したように、第１の実施の形態の半導体装置によれば、ワード線駆動回路１２等において、基板に垂直な積層方向を長手方向として延びる柱状チャネル層２０１を有するトランジスタＴｒが用いられている。この柱状チャネル層２０１は積層方向を長手方向とするため、耐圧を高めるためにそのチャネル長を大きくしても、基板水平方向における占有面積は増加せず、高密度に多数のトランジスタＴｒを周辺回路領域に配置することができる。すなわち、本実施の形態によれば、トランジスタＴｒの占有面積を低減することができる。
【００５１】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１１を参照して説明する。図１１は、この第２の実施の形態の半導体装置のメモリセルアレイＭＲ及び階段状配線部ＣＲの断面図を示す。装置の概略構成は第１の実施の形態のそれと略同一であるので、重複する説明は省略する。
この第２の実施の形態では、第１の実施の形態のトランジスタＴｒと略同一の構造を有するトランジスタＴｒ２が、上層配線１７と導電層２２との間に接続されている。この点、第１の実施の形態のトランジスタＴｒは、その下端が基板ＳＢに接続されているのと異なっている。この実施の形態によっても、第１の実施の形態と略同一の効果を奏することができる。なお、第１の実施の形態のトランジスタＴｒと、第２の実施の形態のトランジスタＴｒ２とを１つの装置中で併存させることも可能である。
【００５２】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
例えば、上記の実施の形態は、半導体記憶装置に関するものであるが、本発明は半導体記憶装置以外の、半導体装置一般に適用可能である。すなわち、積層された複数の導電層を有し、この導電層を階段状に形成した階段状配線部を有する半導体装置において、本発明は有効に適用され得る。
【符号の説明】
【００５４】
ＭＲ・・・メモリセルアレイ、  ＣＲ・・・階段状配線部、  ＭＣ・・・メモリセル、  ＭＳ・・・メモリストリング、  Ｓ１、Ｓ２・・・選択トランジスタ、  ＮＵ・・・ＮＡＮＤセルユニット、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＳＧＳ、ＳＧＤ・・・選択ゲート線、  １２・・・ワード線駆動回路、  １３・・・ソース側選択ゲート線駆動回路、  １４・・・ドレイン側選択ゲート線駆動回路、  １５・・・センスアンプ、  １６・・・コンタクトプラグ、  １７・・・上層配線、  Ｔｒ・・・トランジスタ、  ＳＢ・・・半導体基板、  ２１・・・層間絶縁膜、  ２２・・・導電層、  ２２’・・・犠牲層、  ２３・・・柱状半導体、  １０３・・・トンネル絶縁層、  １０４・・・メモリ層、  Ｃｂ・・・コンタクト、  ２０１・・・柱状チャネル層、  ２０２・・・ゲート絶縁膜、  ２０３・・・ゲート電極層、  ２０３Ｆ・・・フランジ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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