(57)【特許請求の範囲】
【請求項１】
データの入力端子、前記データの出力端子及び前記データの読み込みを制御するパルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、
前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、
前記列記憶ブロックの前記複数の記憶セルの各々の前記制御端子に接続され、当該制御端子それぞれに前記パルス信号を供給するパルス信号線と、
最終列の前記列記憶ブロックの前記記憶セルの前記出力端子毎に設けられ、当該記憶セルから出力される前記データを読み出す読出アンプ回路と、を備え、
前記読出アンプ回路が、
直前に出力した前記データの値に応じて、前記最終列の前記記憶ブロックの前記記憶セルの前記出力端子から入力される前記データを判定する論理判定閾値レベルを変更する
ことを特徴とする隊列進行型記憶装置。
【請求項２】
前記列記憶ブロックの前記記憶セルに記憶された前記データが、前列の前記列記憶ブロックの前記記憶セルから、隣接する前記後列の他の前記列記憶ブロックにおける前記前列の前記列記憶ブロックの前記記憶セルと同一の前記行の前記記憶セルに対して前記パルス信号に同期して隊列進行する
ことを特徴とする請求項１に記載の隊列進行型記憶装置。
【請求項３】
前記読出アンプ回路が、
直前に出力した前記データが「０」であれば、前記論理判定閾値レベルを所定の値低下させ、直前に出力した前記データが「１」であれば、前記論理判定閾値レベルを所定の値増加させる
ことを特徴とする請求項１または請求項２に記載の隊列進行型記憶装置。
【請求項４】
前記読出アンプ回路が、コンパレータと、加算回路と、直前に出力した前記データの論理に応じて前記論理判定閾値レベルの出力電圧を出力する閾値電圧変更回路とを備えており、
前記コンパレータの前記データを入力するデータ入力端子が前記記憶セルの前記出力端子に接続され、前記論理判定閾値レベルの閾値電圧の閾値入力端子が前記加算回路に接続されおり、
前記加算回路が、論理判定する基準電圧と、前記閾値電圧変更回路の出力する前記出力電圧とを加算し、加算結果の加算電圧を前記論理判定閾値レベルの閾値電圧として前記閾値入力端子に出力する
ことを特徴とする請求項３に記載の隊列進行型記憶装置。
【請求項５】
前記読出アンプ回路が、前記パルス信号に同期して前記データの読み出しをする同期回路であって、
前記パルス信号と前記読出アンプ回路の制御信号と前記論理判定閾値レベルを変更する制御信号とが同一のパルス信号によって生成される
ことを特徴とする請求項１から請求項４のうち何れか一項に記載の隊列進行型記憶装置。
【請求項６】
パルス信号を生成するパルス発生回路と、
前記パルス信号に対応して演算動作を行う演算論理回路と、
データの入力端子、前記データの出力端子及び前記データの読み込みを制御する前記パルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記列記憶ブロックの前記複数の記憶セルの各々の前記制御端子に接続され、当該制御端子それぞれに前記パルス信号を供給するパルス信号線と、最終列の前記列記憶ブロックの前記記憶セルの前記出力端子毎に設けられ、当該記憶セルから出力される前記データを読み出し、また直前に出力した前記データの値に応じて、前記最終列の前記記憶ブロックの前記記憶セルの前記出力端子から入力される前記データを判定する論理判定閾値レベルを変更する読出アンプ回路とを含む隊列進行型記憶装置と、
を備え、
前記最終列の前記列記憶ブロックにおける前記記憶セルの前記出力端子が前記演算論理回路に接続され、最初の列の前記列記憶ブロックにおける前記記憶セルの前記入力端子の各々に、一組のデータ群が入力され、
前記パルス信号に同期させて、前記データを行方向の前記記憶セル間を隊列進行させ、該隊列進行された前記データ群を前記演算論理回路に対して並列に出力し、
前記演算論理回路が、前記隊列進行型記憶装置から前記パルス信号に同期して入力される前記データを用いた演算論理動作を実行する
ことを特徴とする計算機システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隊列進行型記憶装置及び計算機システムに関する。
【背景技術】
【０００２】
半導体記憶装置として、記憶セルが列と行にマトリクス状に配列された記憶セルにおいて、列方向に配列された記憶セルに対し、クロックに同期して並列に供給されるデータを、上記クロックに同期させ、行方向に並列に隊列進行させて読み出し動作を行う隊列進行型記憶装置がある（例えば、特許文献１）。
この特許文献１には、隊列進行型記憶装置が上記クロックに同期して、列方向に配列した記憶セルの出力端子から並列に供給されるデータ群を算術論理演算回路に入力させ、算術論理演算回路が入力されるデータを用いて、クロックに同期して逐次論理演算を行う計算機システムの記載がされている。
【０００３】
上記構成により、隊列進行型記憶装置の記憶セルに格納されたデータが、クロック信号に同期して並列に行方向に隊列進行され、データ群として出力端子から算術論理演算回路に能動的に逐次出力される。そして、演算論理装置が、逐次供給されるデータ群によって演算論理動作を実行可能としている。
この結果、隊列進行型記憶装置を用いることにより、上記計算機システムは、算術論理演算回路の演算処理を行うクロックに同期させて、算術論理演算回路にデータ群を供給することができる。上記のような計算機システムは、通常のメモリに対するメモリアクセスに要する時間に比較して短縮することができ、メモリアクセスの短縮分に対応して論理演算回路の演算処理を高速化することができる。
【０００４】
また、データ群が命令を含む場合には、命令を格納する隊列信号型記憶装置において、論理演算回路であるプロセッサに供給する命令の流れが、一方向に規定される。一方、データ群に含まれるデータの場合には、データを格納する隊列信号型記憶装置において、プロセッサにデータを供給する方向と、プロセッサが処理の結果を出力する方向との双方向にデータの流れが規定される。
上記構成により、上記計算機システムは、プロセッサの駆動クロックに同期させて命令及びデータが並列して供給されるため、プロセッサにおける演算及び演算結果のデータの転送を高速化することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１２−５３３７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の隊列進行型記憶装置において、行方向に配列した記憶セルをクロックに同期して行方向にデータを隊列進行させて出力端子から出力させる際、クロックの周波数を高速にするに従い、１周期前のデータの値によって、出力端子から出力されるデータの波形が異なり、クロックの周波数によっては動作マージンが得られなくなる場合がある。
【０００７】
このとき、記憶セルが配列したマトリクスにおける最終列の記憶セルから、隊列進行型記憶装置の出力端子にデータを出力する際に、データ変化において過渡状態が発生し、出力するデータの確定が遅延される。例えば、最終列の記憶セルに対し、この最終列と隣接する前列の記憶セルからデータが書き込まれるとき、最終段の記憶セルが自身に書き込まれるデータを、出力端子を介して外部装置の入力に対して供給する。最終列における記憶セルは、書き込まれるデータに対応して、自身の回路内のみでなく、出力端子及び外部装置の入力における負荷容量に対する電荷の充放電を行う。このため、１周期前に出力したデータと、出力するデータの値が異なる場合、負荷容量に対して電荷の充放電を、出力するデータに対応して行う必要があり、データの変化の過渡状態の時間が長くなってしまう。
【０００８】
例えば、１周期前に出力したデータの値が「０」である場合、「１」の値のデータを出力する際、１周期前に出力したデータの値である「０」の電圧レベルに対応して、上記負荷容量に対して電荷が蓄積されていない。したがって、最終列における記憶セルは、自身の内部回路及び上記負荷容量に対して「１」のデータに対応する電荷を蓄積しなければならない。このため、上記負荷容量に対して電荷を蓄積する時間により、「０」から「１」に変化する過渡状態が長くなり、クロックの周波数の上昇が制限される。
【０００９】
同様に、１周期前に出力したデータの値が「１」である場合、「０」の値のデータを出力する際、１周期前に出力したデータの値である「１」の電圧レベルに対応して、上記負荷容量に電荷が蓄積されている。したがって、最終列における記憶セルは、自身の内部回路及び上記負荷容量から「０」のデータに対応する電荷を放電しなければならない。このため、上記負荷容量に対して電荷を放電する時間により、「１」から「０」に変化する過渡状態が長くなり、クロックの周波数の上昇が制限される。
このように、例えば、１周期前に出力したデータと出力するデータとが異なっている場合において、データの変化する過渡状態が長くなってしまい、クロックの周波数を上昇させること（処理の高速化）が難しい。
【課題を解決するための手段】
【００１０】
本発明の隊列進行型記憶装置は、データの入力端子、前記データの出力端子及び前記データの読み込みを制御するパルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記列記憶ブロックの前記複数の記憶セルの各々の前記制御端子に接続され、当該制御端子それぞれに前記パルス信号を供給するパルス信号線と、最終列の前記列記憶ブロックの前記記憶セルの前記出力端子毎に設けられ、当該記憶セルから出力される前記データを読み出す読出アンプ回路と、を備え、前記読出アンプ回路が、直前に出力した前記データの値に応じて、前記最終列の前記記憶ブロックの前記記憶セルの前記出力端子から入力される前記データを判定する論理判定閾値レベルを変更することを特徴とする。
【００１１】
また、本発明の計算機システムは、パルス信号を生成するパルス発生回路と、前記パルス信号に対応して演算動作を行う演算論理回路と、データの入力端子、前記データの出力端子及び前記データの読み込みを制御する前記パルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記列記憶ブロックの前記複数の記憶セルの各々の前記制御端子に接続され、当該制御端子それぞれに前記パルス信号を供給するパルス信号線と、最終列の前記列記憶ブロックの前記記憶セルの前記出力端子毎に設けられ、当該記憶セルから出力される前記データを読み出し、また直前に出力した前記データの値に応じて、前記最終列の前記記憶ブロックの前記記憶セルの前記出力端子から入力される前記データを判定する論理判定閾値レベルを変更する読出アンプ回路とを含む隊列進行型記憶装置と、を備え、前記最終列の前記列記憶ブロックにおける前記記憶セルの前記出力端子が前記演算論理回路に接続され、最初の列の前記列記憶ブロックにおける前記記憶セルの前記入力端子の各々に、一組のデータ群が入力され、前記パルス信号に同期させて、前記データを行方向の前記記憶セル間を隊列進行させ、該隊列進行された前記データ群を前記演算論理回路に対して並列に出力し、前記演算論理回路が、前記隊列進行型記憶装置から前記パルス信号に同期して入力される前記データを用いた演算論理動作を実行することを特徴とする。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による隊列進行型記憶装置１の構成例を示すブロック図である。
【図２】第１の実施形態による隊列進行型記憶装置１における記憶セルＭをＤラッチで形成した構成の一例を示す図である。
【図３】本実施形態における読出アンプ回路ＢＯｋの構成例を説明する図である。
【図４】本実施形態における読出アンプ回路ＢＯｋの他の構成例において用いる読出アンプの一例を示す図である。
【図５】本実施形態における読出アンプ回路ＢＯ’ｋの構成例を示す図である。
【図６】図２におけるスイッチトランジスタＴｒｎの構造例を示す図である。
【図７】本発明の第２の実施形態による隊列進行型記憶装置１の構成例を示すブロック図である。
【図８】第２の実施形態による隊列進行型記憶装置１Ａにおける記憶セルＭＡをＤラッチで形成した構成の一例を示す図である。
【図９】記憶セルＭＡにおけるスイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１及びインバータＣＩＮＶ２を構成するトランジスタとのレイアウトパターンを示す図である。
【図１０】本発明の第３の実施形態による隊列進行型記憶装置１Ｂの構成例を示すブロック図である。
【図１１】本発明の実施形態による隊列進行型記憶装置を用いた計算機システム１００の構成例を示す図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態による隊列進行型記憶装置１の構成例を示すブロック図である。隊列進行型記憶装置１は、データの入力端子Ｄ、データの出力端子Ｑ、データの読み込みを制御するパルス信号Ｐが入力される制御端子Ｃ、パルス信号の反転信号である反転パルス信号ＰＢが入力される制御端子ＣＢを備える記憶セルＭｎｍ（ｎ≧２、ｍ≧２）がマトリクス状に配置されて構成されている。例えば、図１に示すように、複数の記憶セルＭがｎ列、ｍ行に２次元（２方向）に配列して構成されている。
隊列進行型記憶装置１において、マトリクス状に配列された記憶セルＭｎ，ｋの各々は、列単位に区分されており、列記憶ブロックＢＭ１から列記憶ブロックＢＭｎのｎ個のブロックに区分されている（１≦ｊ≦ｎ、１≦ｋ≦ｍ）。この列記憶ブロックＢＭｊの各々は、列方向に配列された記憶セルＭｊ，１から記憶セルＭｊ，ｍを含んで構成されており、行方向にｍ個の記憶セルＭｎ，ｋを配列することで隊列進行型記憶装置１を形成している。図１において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向（例、所定の一方向）に隊列進行する。
【００１４】
また、隊列進行型記憶装置１には、データを他の装置から入力する入力端子ＴＩ１から入力端子ＴＩｍと、ｍ列のデータを並列に隊列進行させて他の装置に対して出力する出力端子ＴＯ１から出力端子ＴＯｍとが出力バッファ備えられている。ここで、最終列の記憶セルＭｎ，ｋの各々の出力端子Ｑには、それぞれ出力端子ＴＯｋとの間に読出アンプ回路ＢＯｋが設けられている。
隊列進行型記憶装置１には、各記憶セルＭの制御端子Ｃに対して、入力端子Ｄに入力されているデータの書き込みを制御するパルス信号Ｐが供給されるパルス信号入力端子ＴＰが設けられている。各記憶セルＭの制御端子Ｃには、パルス信号入力端子ＴＰから入力されるパルス信号Ｐを供給するパルス信号線ＰＬが接続されている。また、各記憶セルＭの制御端子ＣＢには、パルス信号入力端子ＴＰから入力されるパルス信号Ｐの反転信号である反転パルス信号ＰＢを供給する反転パルス信号線ＰＢＬが接続されている。
【００１５】
記憶セルＭｊ，ｋから記憶セルＭｎ，ｋの各々は、それぞれ入力端子Ｄが、行方向に配列された隣接する前列の列記憶ブロックＢＭにおける他の記憶セルの出力端子Ｑとデータ信号線ＬＤで接続され、出力端子Ｑが隣接する後列の列記憶ブロックＢＭにおける他の記憶セルの入力端子Ｄとデータ信号線ＬＤで接続されている。
また、最前列である列記憶ブロックＢＭ１の記憶セルＭ１，ｋの各々の入力端子Ｄが入力端子ＴＩｋに接続されており、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋの出力端子Ｑが出力端子ＴＯｋに接続されている。
【００１６】
また、隊列進行型記憶装置１には、パルス信号に同期して、ｍ個のデータの各々が入力端子ＴＩ１から入力端子ＴＩｍに対してそれぞれ並列に入力される。また、行方向に配列された記憶セルＭｊ，ｋの各々において、それぞれの入力端子Ｃに対して入力端子ＴＩｋからパルス信号Ｐに同期して入力されデータが、順次、データ信号線ＬＤを介して行方向に、すなわち記憶セルＭｊ，ｋから記憶セルＭｊ＋１，ｋのそれぞれに対して順次転送される。したがって、隊列進行型記憶装置１において、入力端子ＴＩ１から入力端子ＴＩｍに対して並列に入力されるｍ個のデータは、列記憶ブロックＢＭ１から列記憶ブロックＢＭｎまでの列記憶ブロックＢＭｊにおける記憶セルＭｊ，ｋの各々を行方向に、パルス信号Ｐに同期して逐次隊列進行して、入力端子ＴＩｍの各々から出力端子ＴＯｍに向かって転送される。そして、並列に隊列進行したデータは、最終列の記憶セルＭｎ，ｋの出力端子Ｑから、それぞれ読出アンプ回路ＢＯｋを介して出力端子ＴＯｋから外部装置に対して出力される。
【００１７】
パルス信号線ＰＬには、列記憶ブロックＢＭｎ−１から列記憶ブロックＢＭ１のそれぞれの間に対して、波形成型のためのバッファＢＦｎ−１からバッファＢＦ１の各々が、介挿されている。
また、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭｊごとに設けられている。また、インバータＩＮＶｎからインバータＩＮＶ１の各々は、列記憶ブロックＢＭｎから列記憶部ブロックＢＭ１のそれぞれに対して設けられている。インバータＩＮＶｎは、パルス入力端子ＴＰから供給されるパルス信号Ｐを反転パルス信号ＰＢとして、列記憶ブロックＢＭｎにおける記憶セルＭｎ，ｋの制御端子ＣＢに接続された反転パルス信号線ＰＢＬに対して出力する。インバータＩＮＶｎ−１からインバータＩＮＶ１の各々は、後列の列記憶ブロックＢＭｎから列記憶ブロックＢＭ２のそれぞれ出力されるパルス信号Ｐを反転させ、パルス信号ＰＢとしてそれぞれが接続された列記憶部ブロックＢＭｊの反転パルス信号線ＰＢＬに対して出力する。
【００１８】
上述したように、本実施形態において、パルス入力端子ＴＰに供給されたパルス信号線Ｐは、最終列の列記憶ブロックＢＭｎにおける記憶素子Ｍｎ，ｋの各々の制御端子Ｃから、最前列の列記憶ブロックＢＭ１における記憶セルＭ１，ｋ各々の記憶素子Ｍの制御端子Ｃまで、順次、隣接した列記憶ブロックＢＭｊ間において全ての記憶セルＭｊ，ｋの各々の接続端子Ｃが、配線上に直列に配列するように接続されている。
本実施形態においては、列記憶ブロックＢＭｊの配列においてデータが伝搬される行方向に対して、逆方向の後列の列記憶ブロックＢＭｊ＋１から、隣接する前列の列記憶ブロックＡｊに反転パルス信号ＰＢが伝搬するように、後列の列記憶ブロックＢＭｊ＋１から隣接した前列の列記憶ブロックＢＭｊの順番にパルス信号線ＰＬが順次接続されている。
【００１９】
例えば、列記憶ブロックＢＭｎにおいて、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，ｍから他端の記憶セルＭｎ，１まで、記憶セルＭｎ，ｍ→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍ−２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，２→記憶セルＭｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続されている。このため、パルス信号Ｐは、記憶セルＭｎ，ｍの制御端子Ｃ→記憶セルＭｎ，ｍ−１の制御端子Ｃ→記憶セルＭｎ，ｍ−２の制御端子Ｃ→…→記憶素子Ｍｎ，ｋの制御端子Ｃ→…→記憶セルＭｎ，２の制御端子Ｃ→記憶セルＭｎ，１の制御端子Ｃの順番に、各々の記憶セルＭｎ，ｋの順番に伝搬する。
【００２０】
また、バッファＢＦｎ−１には、入力端子が記憶セルＭｎ，１の制御端子Ｃから折り返されるパルス信号線ＰＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給されるパルス信号を整形して、前列の列記憶ブロックＢＭｎ−１に出力する。列記憶ブロックＢＭｎ−１において、パルス信号線ＰＬは、列記憶ブロックＢＭｎと同様に、列記憶ブロックＢＭ７ｎ−１の一端にある記憶セルＭｎ−１，ｍから他端の記憶セルＭｎ−１，１まで、記憶セルＭｎ−１，ｍ→記憶セルＭｎ−１，ｍ−１→記憶セルＭｎ−１，ｍ−２→…→記憶セルＭｎ−１，ｋ→…→記憶セルＭｎ−１，２→記憶セルＭｎ−１，１の順番に、各々の記憶セルＭｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭｎ−１において、パルス信号Ｐは、記憶セルＭｎ−１，ｍの制御端子Ｃ→記憶セルＭｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭｎ−１，ｍ−２の制御端子Ｃ→…→記憶セルＭｎ−１，ｋの制御端子Ｃ→…→記憶セルＭｎ−１，２の制御端子Ｃ→記憶セルＭｎ−１，１の制御端子Ｃの順番に伝搬する。
【００２１】
以下、同様に、列記憶ブロックＢＭｎ−２から列記憶ブロックＢＭ１まで、各列記憶ブロックＢＭｊにおける一端に配置された記憶セルＭｊ，ｍから他端に配置された記憶セルＭｊ，１までの記憶セルＭｊ，ｋの各々の制御端子Ｃを順次パルス信号線ＰＬに接続する。
したがって、本実施形態においては、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。例えば、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃがパルス信号線ＰＬ上に分布した回路シミュレーションにおける分布定数としての遅延成分のモデルと見なせるように、記憶セルＭｊ，ｋの制御端子Ｃをパルス信号線ＰＬに対して接続する。例えば、この場合、バッファＢＦｊは、上記の遅延成分の影響により、波形が崩れたパルス信号を成形する機能を有する。そのために、バッファＢＦｊは、該遅延成分の量及びパルス信号の周波数を鑑みて、最適な記憶セルＭの数毎に対して各々挿入される。
【００２２】
上述したように、後列の列記憶ブロックから隣接する前列の列記憶部ブロックの順に、かつ各列記憶ブロックＢＭｊにおいて一端の記憶セルＭｊ，ｍから他端の記憶セルＭｊ，１の制御端子Ｃを順次接続するように、制御信号ＰＬは配線されている。
また、各列記憶ブロックｊにおいて、一端の記憶セルＭｊ，ｍは同一行に配置されており、同様に、他端の記憶セルＭｊ，１も同一行に配列されている。また、パルス信号線ＰＬにおける隣接する記憶セルＭｊ，ｋの制御端子Ｃ間の抵抗成分と記憶セルＭｊ，ｋの制御端子Ｃの容量成分が、上述したように回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるようにパルス信号線ＰＬに対して制御端子Ｃが接続されている。
【００２３】
このため、パルス信号Ｐは、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの制御端子Ｃ毎に順次遅延していく。そして、各列記憶ブロックＢＭｊにおいて、上記分布定数のモデルと見なせる遅延成分により、バッファＢＦｊから出力されたパルス信号Ｐには、一端の記憶セルＭｊ，ｍの制御端子Ｃから、他端の記憶セルＭｊ，１の制御端子Ｃを介して次段のバッファＢＦｊ−１に入力されるまでに遅延が発生する。この遅延時間Ｔｄは、ｍ個のデータをｍ行にて隊列進行させる際、列記憶ブロックＢＭｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃと、最前行の記憶セルＭｊ，１の制御端子Ｃとの間におけるパルス信号の伝搬の遅延時間であり、パルス信号のピッチ間隔より短く設定される。すなわち、データの隊列進行の際に発生するデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、パルス信号線ＰＬの抵抗成分と制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分によって行われる。
【００２４】
上記遅延成分がパルス信号線ＰＬに対して接続される制御端子Ｃの容量成分と制御端子Ｃ及びパルス信号線ＰＬ間の接続における抵抗成分とにより構成されており、各行に配列された隣接する記憶セルＭｊ，ｋ間において、前列の記憶セルＭｊ，ｋの制御端子Ｃに入力されるパルス信号Ｐは、隣接する後列の記憶セルＭｊ＋１，ｋの制御端子Ｃに対して、パルス信号線ＰＬにおける上記遅延成分により遅延時間Ｔｄの時間遅延して入力される。
また、反転パルス信号ＰＢは、後列の列記憶ブロックＢＭｊ＋１からバッファＢＦｊを介して出力されたパルス信号Ｐが、インバータＩＮＶｊにより反転されるため、パルス信号Ｐと同様に、各列記憶ブロックＢＭｊにおいて、前列の記憶セルＭｊ，ｋの制御端子ＣＢに入力されるパルス信号Ｐは、隣接する後列の記憶セルＭｊ＋，ｋの制御端子ＣＢに対して、遅延時間Ｔｄの時間遅延して入力される。
【００２５】
これにより、行方向に配列した記憶セルに対して同時にクロックが印加されることが無く、隣接する前列の記憶セルと後列の記憶セルとの間で、行方向に進行するデータの突き抜けの問題が発生しない。
すなわち、上述した構成によれば、後段の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋの各々がデータを読み込んでから、遅延時間Ｔｄ後に隣接する後段の列記憶ブロックＢＭｊ−１における記憶セルＭｊ−１，ｋの各々がデータを読み込む。この結果、遅延時間Ｔｄは、後段の列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋでデータの読み込みが行われ、これらの記憶セルＭｊ，ｋのデータが安定するまでの時間より若干長く設定されている。この結果、前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋから、後列の列記憶ブロックＢＭｊ＋１の記憶セルＭｊ＋１，ｋにデータが書き込まれている際、前々列の列記憶ブロックＢＭｊ−１の記憶セルＭｊ−１，ｋのデータが前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋに書き込まれ、この前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋのデータが、後列の列記憶ブロックＢＭｊ＋１の記憶セルＭｊ＋１，ｋに対する書き込みの途中で変化することを防止できる。
【００２６】
また、読出アンプ回路ＢＯｋの各々は、出力端子ＴＯｋ及び外部装置の入力の負荷容量に対して、高速に電荷を充放電できるように、最終列の記憶セルＭｎ，ｋそれぞれの出力端子Ｑから出力されるデータのデジタル信号を電力増幅して出力する。読出アンプ回路ＢＯｋの各々を付加することにより、最終列の記憶セルＭｎ，ｋそれぞれの出力端子Ｑから出力されるデータのデジタル信号の論理が変化する際の過渡状態の期間を少なくし、記憶セルＭｎ，ｋの出力端子Ｑから直接に出力端子ＴＯｋにデジタル信号を出力する場合に比較して、より高速なクロック信号においても動作マージンを大きくすることができる。
【００２７】
上述してきたように、本実施形態においては、データの隊列進行の際に発生する、隣接する記憶セルＭｊ，ｋ間におけるデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、制御端子Ｃ及びパルス信号線ＰＬ間の接続における抵抗成分及び制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分を有するパルス信号線ＰＬを用いているため、従来のように遅延回路を設ける必要がなく、隊列進行型記憶装置１の構成要素を低減することが可能となり、隊列進行型記憶装置１のレイアウト面積を低減することができる。
【００２８】
また、本実施形態においては、列記憶ブロックＢＭｎにおいて、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，ｍから他端の記憶セルＭｎ，１まで、記憶セルＭｎ，ｍ→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍ−２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，２→記憶セルＭｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続している。しかしながら、この構成に限らず、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，１から他端のにある記憶セルＭｎ，ｍまで、記憶セルＭｎ，１→記憶セルＭｎ，２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，ｍ−２→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍの順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続する構成としても良い。
【００２９】
これに対応して、バッファＢＦｎ−１には、入力端子が記憶セルＭｎ，ｍの制御端子Ｃから折り返されるパルス信号線ＰＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給されるパルス信号を整形して、前列の列記憶ブロックＢＭｎ−１に出力する。列記憶ブロックＢＭｎ−１において、パルス信号線ＰＬは、列記憶ブロックＢＭｎと同様に、記憶セルＭｎ−１，１→記憶セルＭｎ−１，２→…→記憶セルＭｎ−１，ｋ→…→記憶セルＭｎ−１，ｍ−２→記憶セルＭｎ−１，ｍ−１→記憶セルＭｎ−１，ｍの順番に、各々の記憶セルＭｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭｎ−１において、パルス信号Ｐは、記憶セルＭｎ−１，１の制御端子Ｃ→記憶セルＭｎ−１，２の制御端子Ｃ→…→記憶セルＭｎ−１，ｋの制御端子Ｃ→…→記憶セルＭｎ−１，ｍ−２の制御端子Ｃ→記憶セルＭｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭｎ−１，ｍの制御端子Ｃの順番に伝搬する。
【００３０】
以下、同様に、列記憶ブロックＢＭｎ−２から列記憶ブロックＢＭ１まで、各列記憶ブロックＢＭｊにおける一端に配置された記憶セルＭｊ，１から他端に配置された記憶セルＭｊ，ｍまでの記憶セルＭｊ，ｋの各々の制御端子Ｃを順次パルス信号線ＰＬに接続する。
したがって、本実施形態においては、すでに述べた第１の実施形態と同様に、本実施形態においては、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。すなわち、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃがパルス信号線ＰＬ上に分布した回路シミュレーションにおける分布定数のモデルとしての遅延成分と見なせるように、パルス信号線ＰＬを記憶セルＭｊ，ｋの制御端子Ｃに対して接続する。
【００３１】
図２は、図１における記憶セルＭをＤラッチ（D（Delay）-LATCH）で形成した構成の一例を示す図である。
図２において、記憶セルＭは、スイッチトランジスタＴｒｐと、スイッチトランジスタＴｒｎと、インバータＣＩＮＶと、クロックドインバータＣＫＩＮＶとを備えている。
スイッチトランジスタＴｒｐは、ゲートが制御端子Ｃに接続されたｐチャネル型ＭＯＳ（metal  oxide  semiconductor）トランジスタである。スイッチトランジスタＴｒｎは、ゲートが出力端子ＣＢに接続されたｎチャネル型ＭＯＳトランジスタである。スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎは、並列に入力端子ＤとインバータＣＩＮＶの入力端子との間に介挿されている。スイッチトランジスＴｒｐは、ゲート電極が制御端子Ｃ（図１）に接続されている。スイッチトランジスタＴｒｎは、ゲート電極が制御端子ＣＢに接続されている。クロックドインバータＣＩＮＶは、入力端子が出力端子Ｑに接続されており、出力端子が出力端子ＱＢとクロックドインバータＣＫＩＮＶの入力端子との各々に接続されている。
【００３２】
クロックドインバータＣＫＩＮＶは、出力端子がインバータＣＩＮＶの入力端子に接続され、クロック端子ＣＰが制御端子Ｃに接続され、クロックバー端子ＣＭが制御端子ＣＭに接続されている。このクロックドインバータＣＫＩＮＶは、クロック端子ＣＰに「Ｈ」レベルの信号が入力され、クロックバー端子ＣＭに「Ｌ」レベルの信号が入力された状態においてインバータとして動作する。一方、クロックドインバータＣＫＩＮＶは、クロック端子ＣＰに「Ｌ」レベルの信号が入力され、クロックバー端子ＣＭに「Ｈ」レベルの信号が入力された状態において出力端子がハイインピーダンス状態となる。
【００３３】
上記Ｄラッチは、制御端子Ｃに印加されるパルス信号Ｐが「Ｌ」レベルであり、制御端子ＣＢに印加される反転パルス信号ＰＢが「Ｈ」レベルの場合に、入力端子Ｄに供給されるデータをインバータＩＮＶの入力端子に対して読み込む。このとき、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々は、オン状態となり、入力端子Ｄに供給されているデータを、インバータＣＩＮＶの入力端子に対して出力する。これにより、インバータＣＩＮＶは、入力端子Ｄから入力したデータを反転して、反転させたデータをクロックドインバータＣＫＩＮＶの入力端子に対して出力する。クロックドインバータＣＫＩＮＶは、「Ｌ」レベルのパルス信号Ｐがクロック端子ＣＰに印加され、「Ｈ」レベルの反転パルス信号ＰＢがクロックバー端子ＣＭに印加されているため、出力端子がハイインピーダンスとなる。この結果、クロックドインバータＣＫＩＮＶは、入力端子Ｄから入力されているデータのレベルを維持する。
【００３４】
一方、Ｄラッチは、制御端子Ｃに印加されるパルス信号Ｐが「Ｈ」レベルであり、制御端子ＣＢに印加される反転パルス信号ＰＢが「Ｌ」レベルの場合に、データの読み込み状態であるパルス信号Ｐが「Ｌ」レベルであり、反転パルス信号ＰＢが「Ｈ」レベルの状態で入力端子Ｄから読み込んだデータを保持する。このとき、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々は、オフ状態となり、入力端子ＤとインバータＣＩＮＶの入力端子との間をハイインピーダンス状態とする。また、クロックドインバータＣＫＩＮＶは、「Ｈ」レベルのパルス信号Ｐがクロック端子ＣＰに印加され、「Ｌ」レベルの反転パルス信号ＰＢがクロックバー端子ＣＭに印加されているため、インバータＣＩＮＶの出力端子から入力されるデータを反転して、インバータＣＩＮＶの入力端子に出力する。これにより、インバータＣＩＮＶの入力端子に対して、新たなデータがスイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎを介して供給されることが無く、インバータＣＩＮＶがクロックドインバータＣＫＩＮＶの入力端子に対して、インバータＣＩＮＶが読み込んだデータを反転したデータをさらに反転して入力するため、Ｄラッチは、読み込んだデータを保持する。
【００３５】
図３は、本実施形態における読出アンプ回路ＢＯｋの構成例を説明する図である。図３において、読出アンプ回路ＢＯｋは、コンパレータＣＯ、閾値制御回路ＤＯ及び加算回路ＡＯの各々を備えている。ここで、コンパレータＣＯに対しては、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋの出力端子Ｑからデータが、端子Ｄｉｎを介して入力端子ＣＯ１に供給され、加算回路ＡＯから入力端子ＣＯ２に閾値が供給される。コンパレータＣＯは、データの信号レベルが閾値以上の場合に「１」の信号レベルを出力し、一方、データの信号レベルが閾値未満の場合「０」の信号レベルを出力する。
【００３６】
閾値制御回路ＤＯは、コンパレータＣＯが１周期前（直前）のパルス信号より出力されたデータを記憶しており、このデータの論理により加算回路ＡＯに対して、コンパレータＣＯの入力回路に供給される閾値を変更する閾値変更値を生成して、加算回路ＡＯに対して供給する。
例えば、１周期前のデータの論理が「１」の場合、閾値制御回路ＤＯは、（１−０．５）×αの電圧を閾値変更値として加算回路ＡＯに対して供給する。αは、データの信号に重畳されているノイズのレベルに対応させて、実験などにより決定される係数である。加算回路ＡＯは、回路の電源ＶＤＤの１／２の電圧に対して、閾値変更値（１−０．５）×αを加算し、加算した結果を閾値とし、コンパレータＣＯの入力端子ＣＯ２に対して供給する。
一方、１周期前のデータの論理が「０」の場合、（０−０．５）×αの電圧を閾値変更値として加算回路ＡＯに対して供給する。これにより、加算回路ＡＯは、回路の電源ＶＤＤの１／２の電圧に対して、閾値変更値（０−０．５）×αを加算し、加算した結果を閾値とし、コンパレータＣＯの入力端子ＣＯ２に対して供給する。
【００３７】
上述した構成により、コンパレータＣＯの入力端子２には、１周期前のデータの論理が「１」の場合、閾値はＶＤＤ／２より高い閾値が供給され、１周期前のデータの論理が「０」の場合、閾値はＶＤＤ／２より低い閾値が供給される。
これにより、コンパレータＣＯは、１周期前に出力されたデータの論理が「１」の場合、記憶セルＭｎ，ｋの出力端子Ｑから出力されるデータの信号レベルが「１」から「０」に変化する過渡領域において、データの信号レベルがＶＤＤ／２より高い電圧において、「１」から「０」の論理の信号レベルのデータを出力する。
一方、コンパレータＣＯは、１周期前に出力されたデータの論理が「０」の場合、記憶セルＭｎ，ｋの出力端子Ｑから出力されるデータの信号レベルが「０」から「１」に変化する過渡領域において、データの信号レベルがＶＤＤ／２より低い電圧において、「０」から「１」の論理の信号レベルのデータを出力する。
【００３８】
すでに説明したように、隊列進行型記憶装置１における記憶セルＭｎ−１，ｋには、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々がオン状態となると、図示しない前列の記憶セルＭｎ−２，ｋから、記憶セルＭｎ−２，ｋの記憶しているデータが読み込まれる。このとき、前列の記憶セルＭｎ−２，ｋのクロックドインバータＣＫＩＮＶには、データの論理に対応した電荷の充放電を行う負荷容量として、Ｍｎ−１，ｋにおけるインバータＣＩＮＶの入力と 、クロックドインバータＣＫＩＮＶの出力と、後列の記憶セルＭｎ，ｋにおいて入力端子Ｄに接続されているスイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々の端子の容量を有している。したがって、記憶セルＭｎ−２，ｋのクロックドインバータＣＫＩＮＶは、上述した負荷容量に対し、書き込むデータの論理が「１」である場合に電荷を充電し、書き込むデータの論理が「０」である場合に電荷を放電する処理を行う。
【００３９】
ここで、記憶セルＭｊ，ｋは、集積度を上げるため、構成として用いているトランジスタを他の隊列進行型記憶装置１における周辺回路に比較してより小さく形成している。したがって、記憶セルＭｎ−２，ｋより前列の記憶セルＭｊ，ｋの各々は、隣接する後列の記憶セルＭｊ＋１，ｋに対してデータを転送する際には、書き込みにマージンのある所定の周波数のパルス信号によって、順次データを転送することができる。
しかしながら、従来の構成のように、最終列の列記憶ブロックＢＭｎの各記憶セルＭｎ，ｋの出力端子Ｑに対して出力端子ＴＯｋが直接接続されている場合、前列の記憶セルＭｎ−１，ｋのクロックドインバータＣＫＩＮＶは、後列の記憶セルＭｎ，ｋにおけるインバータＣＩＮＶの入力と 、クロックドインバータＣＫＩＮＶの出力と、出力端子ＴＯｋと、この出力端子ＴＯｋに接続された外部装置の入力との各々の容量を、データの論理に対応した電荷の充放電を行う負荷容量として有している。
【００４０】
例えば、記憶セルＭｎ−１，ｋにおけるクロックドインバータＣＫＩＮＶには、出力に対して、最終列であるＢＭｎのＭｎ，ｋにおけるインバータＣＩＮＶの入力と 、クロックドインバータＣＫＩＮＶの出力との他に、出力端子ＴＯｋと、この出力端子ＴＯｋに接続された外部装置の入力との各々の容量が負荷容量として接続されている。ここで、出力端子ＴＯｋと、この出力端子ＴＯｋに接続された外部装置の入力との各々の容量は、記憶セルＭｎ，ｋにおいて入力端子Ｄに接続されているスイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々の端子の容量に比較して大きい。このため、記憶セルＭｎ−１，ｋにおけるクロックドインバータＣＫＩＮＶは、最終列であるＢＭｎの前列であるＭｎ，ｋにおけるインバータＣＩＮＶの入力と 、クロックドインバータＣＫＩＮＶの出力との容量の他に、出力端子ＴＯｋと、この出力端子ＴＯｋに接続された外部装置の入力との各々の容量に対して、データの論理に対応した電荷の充放電を行う必要がある。
【００４１】
したがって、記憶セルＭｎ−１，ｋにおけるクロックドインバータＣＫＩＮＶは、読出アンプ回路ＢＯｋを設ける本実施形態に比較し、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋに対して、記憶セルＭｎ−１，ｋに記憶されているデータを書き込むまで、より長い時間を要する。例えば、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋにおける書き込みの際、書き込まれるデータが１周期前と異なる論理のデータである場合、負荷容量における電荷の充放電を行い、記憶セルＭｎ，ｋの保持するデータが、記憶セルＭｎ−１，ｋに記憶されているデータの信号レベルとなり確定するまでの過渡状態の期間が、他の記憶セルＭｊ，ｋ間における書き込み処理に比較して長くなる。
したがって、隊列進行型記憶装置におけるパルス信号の周波数は、記憶セルＭｎ，ｋにおいて、記憶セルＭｎ−１，ｋから書き込まれるデータが確定する過渡状態の期間をマージンとする値に設定する必要がある。この結果、出力端子ＴＯｋと、この出力端子ＴＯｋに接続された外部装置の入力との各々の容量によって、隊列進行型記憶装置１のデータの隊列進行の周波数が制限されることになる。
【００４２】
このため、本実施形態における隊列進行型記憶装置１は、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋに対するデータ書き込みにおける信号レベルの過渡状態の期間を短くし、データの隊列進行の周波数に対する制限を排除し、記憶セルＭｎ−２，ｋより前列の記憶セルＭｊ，ｋの各々におけるマージンを考慮した周波数に同期して、外部装置に対してデータの転送を行うために読出アンプ回路ＢＯｋを設けている。
読出アンプ回路ＢＯｋを設けることにより、最終列の列記憶ブロックＢｎの記憶セルＭｎ，ｋの出力端子Ｑには、出力端子ＴＯｋでは無く、コンパレータＣＯの入力端子ＣＯ１が接続される。これにより、最終列の列記憶ブロックＢｎの記憶セルＭｎ，ｋの出力端子Ｑには、出力端子Ｑ及びこの出力端子ＴＯｋに接続された外部装置の入力との各々の容量に代わり、、コンパレータＣＯの入力端子ＣＯ１の容量が付加される。
コンパレータＣＯの入力端子ＣＯ１の容量は、読出アンプ回路ＢＯｋが周辺回路であるため、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々の端子の容量に比較して大きい。
【００４３】
上述したように、記憶セルＭｎ，ｋにおいて、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々がオン状態となると、前列の記憶セルＭｎ−１，ｋから、記憶セルＭｎ−１，ｋの記憶しているデータが読み込まれる。このとき、記憶セルＭｎ−１，ｋのクロックドインバータＣＫＩＮＶは、データの論理に対応した電荷の充放電を行う負荷容量として、記憶セルＭｎ，ｋにおけるインバータＣＩＮＶの入力と 、クロックドインバータＣＫＩＮＶの出力と、後列の読出アンプ回路ＢＯｋにおけるコンパレータＣＯの入力端子ＣＯ１の容量を有している。したがって、記憶セルＭｎ−１，ｋのクロックドインバータＣＫＩＮＶは、記憶セルＭｎ−２，ｋのクロックドインバータＣＫＩＮＶと同様に、上述した負荷容量に対し、書き込むデータの論理が「１」である場合に電荷を充電し、書き込むデータの論理が「０」である場合に電荷を放電する処理を行う。
【００４４】
このため、出力端子ＴＯｋ及び外部装置の入力の容量が、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々の端子の容量に比較して大きい場合と同様に、１周期前に書き込んだデータと異なる論理のデータを書き込む場合、記憶セルＭｎ−１，ｋのクロックドインバータＣＫＩＮＶは、記憶セルＭｎ−２，ｋより前列の記憶セルＭｊ，ｋの各々におけるクロックドインバータＣＩＮＶに比較して充放電する電荷量が大きくなる。このため、データ転送におけるデータが、異なる論理に変化する過渡領域、すなわち「０」から「１」に、あるいは「１」から「０」に変化する過渡領域の期間が長くなる。
このため、本実施形態においては、記憶セルＭｎ，ｋに書き込まれるデータが１周期前に出力されたデータが、１周期前に出力したデータの論理と異なる場合、コンパレータＣＯの入力端子ＣＯ２に供給される閾値を変更している。すなわち、記憶セルＭｎ，ｋに書き込まれるデータの論理が「０」であり、１周期前に出力したデータの論理が「１」の場合、閾値はＶＤＤ／２より高く設定する。一方、記憶セルＭｎ，ｋに書き込まれるデータの論理が「１」であり、１周期前のデータの論理が「０」の場合、閾値はＶＤＤ／２より低く設定する閾値制御回路ＤＯを設けている。
【００４５】
例えば、最終列の列記憶ブロックＢＭｎ，ｋに対して、論理が「１」のデータを書き込む際、１周期前に出力したデータの論理が「０」である場合、この閾値制御回路ＤＯは閾値を低くするため、負の閾値変更値を加算回路ＡＯに対して出力する。これにより、加算回路ＡＯがＶＤＤ／２より低い閾値をコンパレータＣＯの入力端子ＣＯ１に対して供給するため、「０」の信号レベルから「１」の信号レベルに変化する過渡領域において、出力バッファＢＯｋは、最終列の列記憶ブロックＢｎにおける記憶セルＭｎ，ｋにおけるデータの出信号レベルがＶＤＤ／２未満となる前に、すなわち前列の列記憶ブロックＢｎ−１の記憶セルＭｎ−１，ｋのデータが「１」として確定されなくとも、記憶セルＭｎ，ｋに書き込まれるデータを、「１」の論理のデータとして出力することができる。
【００４６】
同様に、最終列の列記憶ブロックＢＭｎ，ｋに対して、論理が「０」のデータを書き込む際、１周期前に出力したデータの論理が「１」である場合、この閾値制御回路ＤＯは閾値を高くするため、正の閾値変更値を加算回路ＡＯに対して出力する。これにより、加算回路ＡＯがＶＤＤ／２より高い閾値をコンパレータＣＯの入力端子ＣＯ１に対して供給するため、「１」の信号レベルから「０」の信号レベルに変化する過渡領域において、出力バッファＢＯｋは、最終列の列記憶ブロックＢｎにおける記憶セルＭｎ，ｋにおけるデータの出信号レベルがＶＤＤ／２を超える前に、すなわち前列の列記憶ブロックＢｎ−１の記憶セルＭｎ−１，ｋのデータが「０」として確定されなくとも、記憶セルＭｎ，ｋに書き込まれるデータを、「０」の論理のデータとして出力することができる。
【００４７】
上述したように、閾値制御回路ＤＯは、１周期前に出力されたデータと異なる論理のデータが記憶セルＭｎ，ｋに書き込まれる場合、コンパレータＣＯの入力端子ＣＯ２に供給する閾値を、論理が反転しやすい値に順次変更している。
このため、本実施形態においては、隊列進行型記憶装置１の各行において最前列の列記憶ブロックＢＭ０における記憶セルＭ０，ｋから、最終列の列記憶ブロックＢＭｎにおける記憶セルＭｎ，ｋまで、同一の周波数のパルス信号に同期させて、行方向に対してデータを隊列進行させ、パルス信号の周期内において出力端子ＴＯｋからデータを外部装置に対して出力する。
この結果、本実施形態においては、出力端子ＴＯｋに接続された外部装置の入力の容量によって、隊列進行型記憶装置１のデータの隊列進行の周波数が制限されることなく、パルス信号の周波数を従来に比較して高くすることができ、処理を高速化することが可能となる。
【００４８】
また、本実施形態においては、１周期前に出力されたデータと異なる論理のデータが記憶セルＭｎ，ｋに書き込まれる場合、コンパレータＣＯの入力端子ＣＯ２に供給する閾値を変更するため、閾値制御回路ＤＯ及び加算回路ＡＯの各々を設けている。
しかしながら、コンパレータＣＯの入力端子ＣＯ１の容量を、記憶セルｊ，ｋにおける入力端子Ｄに接続されているスイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々の端子の容量と同様の数値とし、コンパレータＣＯ１がパルス信号の周期内において、外部装置に対してデータを転送できる場合、閾値制御回路ＤＯ及び加算回路ＡＯの各々を設けずに、コンパレータＣＯの入力端子ＣＯ２に、ＶＤＤ／２（後述するＶｒｅｆ）を直接に供給するように構成しても良い。
【００４９】
図４は、本実施形態における読出アンプ回路ＢＯｋの他の構成例において用いる読出アンプの一例を示す図である。図４において、トランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６及びＭＰ１７の各々は、ｐチャネル型ＭＯＳ（Metal Oxid Semiconductor）トランジスタである。また、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６及びＭＮ１７の各々は、ｎチャネル型ＭＯＳトランジスタである。この他の構成例において、読出アンプ回路ＢＯｋは、端子ＣＫに対してクロック端子ＣＰと同様に、クロックとしてパルス信号Ｐが入力される。したがって、この読出アンプ回路ＢＯｋの他の構成例においては、データの読み出し処理が、データの転送と同様に、パルス信号Ｐに対して同期して行われる。
【００５０】
コンパレータＣＯは、トランジスタＭＰ１１からトランジスタＭＰ１７までと、トランジスタＭＮ１からトランジスタＭＮ１５までの各トランジスタで構成される差動増幅器から構成されている。このコンパレータＣＯの論理閾値である論理判定閾値レベルは、トランジスタＭＮ１３のゲートに印加されるＶｒｅｆにより、例えばＶＤＤ／２に設定されている。また、トランジスタＭＮ１６及びＭＮ１７の各々からなる閾値調整回路ＧＯがコンパレータＣＯに付加される構成となっている。トランジスタＭＮ１６は、コンパレータＣＯのトランジスタＭＮ１１と並列に設けられている。トランジスタＭＮ１７は、コンパレータＣＯのトランジスタＭＮ１３と並列に設けられている。
【００５１】
閾値制御回路ＤＯは、すでに述べたように、１周期前に出力されたデータと異なる論理のデータが記憶セルＭｎ，ｋに書き込まれる場合、コンパレータＣＯの入力端子ＣＯ２に供給する論理判定閾値レベルを、論理が反転しやすい値に順次変更するため、論理判定閾値レベルの電圧値を制御するための制御信号Ｄｐｒｅを閾値調整回路ＧＯに対して出力する。図４における読出アンプ回路の場合、閾値制御回路ＤＯは、一周期前のデータの論理が「１」の場合、論理「１」を制御信号Ｄｐｒｅとして出力し、一方、一周期前のデータの論理が「０」の場合、論理「０」を制御信号Ｄｐｒｅとして出力する。ここで、閾値制御回路ＤＯは、コンパレータＣＯが１周期前（直前）のパルス信号より出力されたデータを記憶しており、このデータの論理により加算回路ＡＯに対して、コンパレータＣＯの入力回路に供給される閾値を変更する制御信号Ｄｐｒｅを生成して、コンパレータＣＯに対して供給する。
【００５２】
上述した制御信号Ｄｐｒｅは、トランジスタＭＮ１６及びＭＮ１７の各々のゲートに対して供給され、トランジスタＭＮ１３のゲートに供給されるＶｒｅｆ（ＶＤＤ／２）とともに、差動増幅器の論理判定閾値レベルを調整する。ここで、トランジスタＭＮ１６には、制御信号Ｄｐｒｅの反転された信号が供給される。トランジスタＭＮ１６及びＭＮ１５は、コンパレータＣＯに対して与えられる論理判定閾値レベルとなるＶｒｅｆに対し、をＶＤＤ／２からどの程度ずらせるか、例えば論理判定閾値レベルを調整するかによりトランジスタサイズを変更して流れる電流を制御する。
【００５３】
上述した他の構成において、一周期前のデータの論理が「１」の場合、閾値調整回路ＧＯにおいては、トランジスタＭＮ１６のゲートに論理「０」が入力され、トランジスタＭＮ１６がオフ状態となり電流が流れずに、また、トランジスタＭＮ１７のゲートに論理「１」が入力され、トランジスタＭＮ１７がオン状態となり電流が流れる。この結果、トランジスタＭＮ１３に流れる電流に対してトランジスタＭＮ１７の電流が加算されることで、ＶＤＤ／２に対して所定の電圧を加算してトランジスタＭＮ１３に印加する場合と同等となり、読出アンプＢＯｋにおいて、コンパレータＣＯの論理判定閾値レベルはＶＤＤ／２より高く設定されることとなり、論理「１」から論理「０」に出力が遷移し易くなる。
【００５４】
一方、一周期前のデータの論理が「０」の場合、閾値調整回路ＧＯにおいては、トランジスタＭＮ１６のゲートに論理「１」が入力され、トランジスタＭＮ１６がオン状態となり電流が流れ、また、トランジスタＭＮ１７のゲートに論理「０」が入力され、トランジスタＭＮ１７がオフ状態となり電流が流ない。この結果、見かけ上においてトランジスタＭＮ１３に流れる電流からトランジスタＭＮ１６の電流が減算され、ＶＤＤ／２に対して所定の電圧が減算されてトランジスタＭＮ１３に印加する場合と同等となり、読出アンプＢＯｋにおいて、コンパレータＣＯの論理判定閾値レベルはＶＤＤ／２より低く設定されることとなり、論理「０」から論理「１」に出力が遷移し易くなる。
【００５５】
出力ＤｏｕｔはコンパレータＣＯの出力端子であり、出力ＤｏｕｔｂはコンパレータＣＯの反転出力端子である。出力Ｄｏｕｔは、本実施形態においては、読出アンプ回路ＢＯｋの出力端子ＴＯｋに接続されている。また、端子Ｄｉｎは、読出アンプ回路ＢＯｋの入力端子である。トランジスタＭＮ１１のゲートは、コンパレータＣＯの入力端子ＣＯ１に接続されており、トランジスタＭＮ１３のゲートはコンパレータＣＯの入力端子ＣＯ２に接続されている。
【００５６】
この結果、上述した他の構成例においては、図３の場合と同様に、一周期前に出力されたデータの論理により、論理判定閾値レベルを調整することにより、異なった論理のデータが出力される際に遷移し易することで、出力端子ＴＯｋに接続された外部装置の入力の容量によって、隊列進行型記憶装置１のデータの隊列進行の周波数が制限されることなく、パルス信号の周波数を従来に比較して高くすることができ、処理を高速化することが可能となる。また、上述した他の構成例においては、閾値制御回路ＤＯを一周期前に出力されたデータを記憶するラッチのみで形成し、論理判定閾値レベルの電圧値の調整量を、トランジスタＭＮ１６とトランジスタＭＮ１３との各々のトランジスタサイズの変更により制御できるため、図３の場合に比較して読出アンプ回路ＢＯｋの回路構成を簡易化することができる。
【００５７】
図５は、本実施形態における読出アンプ回路ＢＯ’ｋの構成例を示す図である。以下、図３と異なる構成及び動作のみ説明する。この図５において、読出アンプ回路ＢＯ’ｋは読出アンプＡＭＰ、フリップフロップＤＦＦ及び遅延素子ＤＬの各々を備えている。ここで、読出アンプＡＭＰは、図４における読出アンプ回路ＢＯｋの他の構成例に用いる読出アンプである。読出信号アンプＡＭＰは、図３の読出アンプ回路ＢＯにおける閾値制御回路ＤＯにおける閾値制御を行う機能を、閾値調整回路ＧＯ（図４参照）として備えている。フリップフロップＤＦＦは、上記閾値制御回路ＤＯにおける直前の周期において出力したデータを記憶しておく機能のみを実現するために設けられたものであり、一般的なフリップフロップである。
【００５８】
読出アンプ回路ＢＯ’ｋは、端子ＴＣＯＩＴと端子ＴＣＯＵＴとにより信号線ＰＬに介挿されている。すなわち、最終列の列記憶ブロックＢＭｎ，ｋの後列として、読出アンプ回路ＢＯ’ｋの列にも信号線ＰＬからパルス信号Ｐが供給されている。パルス信号Ｐは、端子ＴＣＯＩＴから供給され、遅延素子ＤＬにより所定時間遅延されて、端子ＴＣＯＵＴから信号線ＰＬを介して隣接する行の読出アンプ回路ＢＯ’ｋの端子ＴＣＯＩＴに順次供給される。そして、読出アンプ回路ＢＯ’ｋの列の最終行の読出アンプ回路ＢＯ’ｋから最終列の列記憶ブロックＢＭｎ，ｋに対して、信号線ＰＬを介してパルス信号Ｐが供給される。
【００５９】
読出アンプＡＭＰの端子ＣＯ２には、端子Ｔｖｒｅｆを介して基準電位であるＶｒｅｆ（例えば、ＶＤＤ／２）が供給される。この基準電位により、読出ＡＭＰの論理判定閾値レベルが設定される。また、読出アンプＡＭＰの閾値調整回路ＧＯには、フリップフロップＤＦＦに蓄積されていた直前に出力されたデータが制御信号Ｄｐｒｅとして入力される。図４において説明したように、閾値調整回路ＧＯは、基準電位Ｖｒｅｆで設定される読出アンプＡＭＰの論理判定閾値レベルを、供給される直前のデータの論理である制御信号Ｄｐｒｅにより調整する。
【００６０】
そして、読出アンプＡＭＰは、端子ＣＫから供給されるパルス信号Ｐに同期して、閾値調整回路ＧＯで調整された論理判定閾値レベルにより、端子ＣＯ１から供給される最終列の列記憶ブロックＢＭｎ，ｋから出力されるデータの論理判定を行い、出力端子ＴＯｋから判定結果のデータを出力する。また、フリップフロップＤＦＦは、端子ＴＣＯＩＴから供給される次の周期のパルス信号Ｐにより、出力端子ＴＯｋから出力されるデータを記憶する。上述した処理がパルス信号Ｐの周期毎に順次行われて、並列に隊列進行したデータは最終列の記憶セルＭｎ，ｋの出力端子Ｑから、それぞれ読出アンプ回路ＢＯ’ｋを介して出力端子ＴＯｋから外部装置に対して出力される。
【００６１】
上述した読出アンプ回路ＢＯ’ｋにおいては、閾値制御回路ＤＯを一周期前に出力されたデータを記憶するフリップフロップＤＦＦに代え、論理判定閾値レベルの電圧値の調整量を、トランジスタＭＮ１６とトランジスタＭＮ１３との閾値調整回路ＧＯにより行うため、、図３の場合に比較して読出アンプ回路ＢＯｋの回路構成を簡易化し、かつ閾値の調整を高速に行うことができ、パルス信号の周波数を従来に比較して高くすることができ、隊列進行型記憶装置１のデータの読み出し処理を高速化することが可能となる。
【００６２】
図６は、図２及び図３におけるスイッチトランジスタＴｒｎの構造例を示す図である。図６（ａ）は、スイッチトランジスタＴｒｎの平面図（レイアウト図）を示している。半導体基板上のｐ型ウェル１００に、スイッチトランジスタＴｒｎが形成されている。スイッチトランジスタＴｒｎは、ゲート電極１０３と、ソース拡散層１０１と、ドレイン拡散層１０２とを備えている。ソース拡散層１０１は、ビア（ビアホール（Via hole））１０７を介して、配線１０８によりインバータＣＩＮＣの入力端子に接続される。ドレイン拡散層１０２は、ビア１０９を介して、配線１１０により入力端子Ｄに接続される。ゲート電極１０３の長尺方向の一端は、ビア１０４を介して、配線１０６＿１（パルス信号線ＰＬ）により一方の隣接する他のＤラッチのスイッチトランジスタＴｒｎのゲート電極１０３の長尺方向の他端に接続される。一方、ゲート電極１０３の長尺方向の他端は、ビア１０４を介して、配線１０６＿２（パルス信号線ＰＬ）により隣接する他方のＤラッチのスイッチトランジスタＴｒｎのゲート電極１０３の長尺方向の一端に接続される。
【００６３】
図６（ｂ）は、図６（ａ）におけるスイッチトランジスタＴｒｎの線分Ａ−Ａによる断面を示している。ゲート電極１０３は、半導体基板上に形成されたｐウェル１００上に形成されている。ゲート電極１０３上に層間絶縁膜１１２が形成されている。この層間絶縁膜１１２に対して、ゲート電極１０３の長尺方向の一端に対してコンタクトを取るためのビア１０４を形成し、他端に対してコンタクトを取るためのビア１０５を形成する。そして、すでに述べたように、ゲート電極１０３のコンタクト領域１０３＿１の一端は、ビア１０４を介して、配線１０６に接続される。一方、ゲート電極１０３のコンタクト領域１０３＿１の他端は、ビア１０４を介して、配線１０６に接続される。
【００６４】
図６（ｃ）は、図６（ａ）におけるスイッチトランジスタＴｒｎの等価回路を示している。図６（ｃ）において、抵抗１０４＿Ｒは、配線１０６＿１とコンタクト領域１０３＿１との間に設けられたビア１０４の抵抗成分である。同様に、抵抗１０５＿Ｒは、配線１０６＿２とコンタクト領域１０３＿１との間に設けられたビア１０５の抵抗成分である。コンデンサ１０３＿Ｃは、ゲート電極１０３と、ｐウェル１００と、図示されていないがゲート電極１０３及びｐウェル１００間に設けられたゲート酸化膜とにより形成される、スイッチトランジスタＴｒｎにおける寄生コンデンサとしての容量成分である。これら、抵抗１０４＿Ｒ及び抵抗１０５＿Ｒの各々の抵抗値と、コンデンサ１０３＿Ｃの容量値とのそれぞれにより、パルス信号線ＰＬにおける回路シミュレーションで分布定数のモデルとして見なせる遅延成分が実現される。
【００６５】
上述した構成により、各列記憶ブロックＢＭｊにおいて、パルス信号線ＰＬが回路シミュレーションで分布定数のモデルとして見なせる遅延成分に対応する容量成分及び抵抗成分の各々は、ＤラッチにおけるスイッチトランジスタＴｒｎのゲート電極１０３における容量成分と、ゲート電極１０３に対するビア１０４及びビア１０５とにおける抵抗成分である。すなわち、記憶セルＭｊ，ｋの制御端子Ｃの容量は、スイッチトランジスタＴｒｎのゲート電極１０３のゲート容量に対応している。記憶セルＭｊ，ｋの制御端子Ｃの抵抗は、上述したゲート電極１０３のビア１０４とビア１０５との各々における抵抗成分である。ビア１０４及びビア１０５の各々の抵抗成分の抵抗値は、ビアホール内に形成する導電体の種類、あるいはビアホールの内径などにより制御することができる。これにより、回路シミュレーションで分布定数のモデルと見なすパルス信号線ＰＬの遅延成分における抵抗成分の抵抗値を調整することにより、すでに説明した各列記憶ブロックＢＭｊにおける、回路シミュレーションで分布定数の遅延成分と見なせるパルス信号線ＰＬの遅延時間Ｔｄを任意に制御することができる。
【００６６】
また、本実施形態においては、記憶セルＭｊ，ｋをＤラッチで構成した例を示したが、これに限るものでは無く、記憶セルＭｊ，ｋへの書き込み時にデータが出力される特性を有し、ＭＯＳトランジスタで形成されるデバイスであれば、いずれにも用いることができる。
【００６７】
＜第２の実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。
図７は、本発明の第２の実施形態による隊列進行型記憶装置１Ａの構成例を示すブロック図である。隊列進行型記憶装置１Ａは、データの入力端子Ｄ、データの出力端子Ｑ、データの読み込みを制御するパルス信号Ｐが入力される制御端子ＣＢを備える記憶セルＭＡｊ，ｋ（ｎ≧ｊ≧１、ｍ≧ｋ≧１）がマトリクス状に配置されて構成されている。例えば、記憶セルＭＡがｎ列、ｍ行に配列して構成されている。図７において、図１と同様の構成には同一の符号を付してある。以下、第１の実施形態と異なる構成及び動作について説明する。
【００６８】
隊列進行型記憶装置１Ａのマトリクス状に配列された記憶セルＭＡｊ，ｋは、列記憶ブロックＢＭＡ１から列記憶ブロックＢＭＡｎのｎ個のブロックに区分されている。この列記憶ブロックＢＭＡｎは、列方向に配列された記憶セルＭＡｎ１から記憶セルＭＡｎｍを含んで構成されており、行方向にｎ個配列することで隊列進行型記憶装置１Ａを形成している。図８において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向に隊列進行する。
隊列進行型記憶装置１には、ｍ個のデータの各々が反転パルス信号ＰＢに同期して、入力端子ＴＩ１から入力端子ＴＩｍに対してそれぞれ並列に入力される。また、行方向に配列された記憶セルＭｎｍにおいて、入力端子ＴＩｍから入力されるデータは、パルス信号Ｐに同期してデータ信号線ＬＤを介して行方向、すなわち記憶セルＭＡ１ｍから記憶セルＭＡｎｍのそれぞれに対して順次転送される。したがって、隊列進行型記憶装置１Ａにおいて、入力端子ＴＩ１から入力端子ＴＩｍに対して並列に入力されるｍ個のデータは、列記憶ブロックＢＭＡ１から列記憶ブロックＢＭＡｎまでの列記憶ブロックの各々を行方向に、すなわち入力端子ＴＩｍの各々から出力端子ＴＯｍに向かってパルス信号Ｐに同期して逐次隊列進行して転送される。そして、最終列の列記憶ブロックＢＭｋの記憶セルＭｊ，ｋの各々の出力端子Ｑから、それぞれ読出アンプ回路ＢＯｋを介して、転送されたデータが出力端子ＴＯｋに対して出力される。
【００６９】
インバータＩＮＶＴＰは、パルス入力端子ＴＰと列記憶ブロックＢＭＡｎとの間に設けられている。この、インバータＩＮＶＴＰは、各列記憶ブロックＢＭＡｊの各々の記憶セルＭＡｊ，ｋに対して、反転パルス信号ＰＢを印加するため、パルス入力端子ＴＰを介して供給されるパルス信号Ｐの論理を反転し、反転パルス信号ＰＢとして出力する。
また、バッファＢＦＡ１からバッファＢＦＡｎ−１の各々は、反転パルス信号線ＰＢＬにおいて、それぞれ第１の実施形態のバッファＢＦ１からバッファＢＦｎ−１それぞれと同様に、各列記憶ブロックＢＭＡｊの各々における記憶セルＭＡｊ，ｋの制御端子ＣＢに対して供給される各反転パルス信号ＰＢの波形整形用に設けられている。
【００７０】
上述したように、本実施形態において、パルス入力端子ＴＰに供給されたパルス信号線Ｐは、インバータＩＮＶＴＰにより論理が反転され、反転パルス信号線ＰＢＬに対して反転パルス信号ＰＢとして出力される。
そして、反転パルス信号線ＰＢＬは、最終列の列記憶ブロックＢＭＡｎにおける記憶素子ＭＡｎ，ｋの各々の制御端子ＣＢから、最前列の列記憶ブロックＢＭＡ１における記憶セルＭＡ１，ｋの各々の記憶素子ＭＡｊ，ｋの制御端子ＣＢまで、順次、隣接した列記憶ブロックＢＭｊ間において全ての記憶セルＭｊ，ｋの各々の接続端子ＣＢが、配線上に直列に配列するように接続されている。
本実施形態においても、第１の実施形態と同様に、列記憶ブロックＢＭＡｊの配列においてデータが伝搬される行方向に対して、逆方向の後列の列記憶ブロックＢＭＡｊ＋１から、隣接する前列の列記憶ブロックＡｊに反転パルス信号ＰＢが伝搬するように、後列の列記憶ブロックＢＭＡｊ＋１から隣接した前列の列記憶ブロックＢＭＡｊの順番に反転パルス信号線ＰＢＬが順次接続されている。
【００７１】
例えば、列記憶ブロックＢＭＡｎにおいて、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭＡｎの一端にある記憶セルＭＡｎ，ｍから他端の記憶セルＭＡｎ，１まで、記憶セルＭＡｎ，ｍ→記憶セルＭＡｎ，ｍ−１→記憶セルＭＡｎ，ｍ−２→…→記憶素子ＭＡｎ，ｋ→…→記憶セルＭＡｎ，２→記憶セルＭＡｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続されている。このため、反転パルス信号ＰＢは、記憶セルＭＡｎ，ｍの制御端子Ｃ→記憶セルＭＡｎ，ｍ−１の制御端子Ｃ→記憶セルＭＡｎ，ｍ−２の制御端子Ｃ→…→記憶素子ＭＡｎ，ｋの制御端子Ｃ→…→記憶セルＭＡｎ，２の制御端子Ｃ→記憶セルＭＡｎ，１の制御端子Ｃの順番に、各々の記憶セルＭＡｎ，ｋの順番に伝搬する。
【００７２】
また、バッファＢＦｎ−１には、入力端子が記憶セルＭｎ，１の制御端子Ｃから折り返される反転パルス信号線ＰＢＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給される反転パルス信号ＰＢＬを整形して、前列の列記憶ブロックＢＭＡｎ−１に出力する。列記憶ブロックＢＭＡｎ−１において、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭＡｎと同様に、列記憶ブロックＢＭＡ７ｎ−１の一端にある記憶セルＭＡｎ−１，ｍから他端の記憶セルＭＡｎ−１，１まで、記憶セルＭＡｎ−１，ｍ→記憶セルＭＡｎ−１，ｍ−１→記憶セルＭＡｎ−１，ｍ−２→…→記憶セルＭＡｎ−１，ｋ→…→記憶セルＭＡｎ−１，２→記憶セルＭＡｎ−１，１の順番に、各々の記憶セルＭＡｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭＡｎ−１において、反転パルス信号ＰＢは、記憶セルＭＡｎ−１，ｍの制御端子Ｃ→記憶セルＭＡｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭＡｎ−１，ｍ−２の制御端子Ｃ→…→記憶セルＭＡｎ−１，ｋの制御端子Ｃ→…→記憶セルＭＡｎ−１，２の制御端子Ｃ→記憶セルＭＡｎ−１，１の制御端子Ｃの順番に伝搬する。
【００７３】
以下、同様に、列記憶ブロックＢＭＡｎ−２から列記憶ブロックＢＭＡ１まで、各列記憶ブロックＢＭＡｊにおける一端に配置された記憶セルＭＡｊ，ｍから他端に配置された記憶セルＭＡｊ，１までの記憶セルＭＡｊ，ｋの各々の制御端子Ｃを、順次、反転パルス信号線ＰＢＬに接続する。したがって、本実施形態においては、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭＡｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。すなわち、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭＡｊにおける各記憶セルＭＡｊ，ｋの各々の制御端子Ｃが反転パルス信号線ＰＢＬ上に分布したした、回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるように、反転パルス信号線ＰＢＬに対して記憶セルＭＡｊ，ｋの制御端子Ｃを接続する。
【００７４】
上述したように、後列の列記憶ブロックから隣接する前列の列記憶部ブロックの順に、かつ各列記憶ブロックＢＭＡｊにおいて一端の記憶セルＭＡｊ，ｍから他端の記憶セルＭＡｊ，１の制御端子Ｃを順次接続するように、制御信号ＰＬは配線されている。
また、各列記憶ブロックＢＭＡｊにおいて、一端の記憶セルＭＡｊ，ｍは同一行に配置されており、同様に、他端の記憶セルＭＡｊ，１も同一行に配列されている。また、反転パルス信号線ＰＢＬにおける隣接する記憶セルＭＡｊ，ｋの制御端子Ｃ間の抵抗成分と記憶セルＭＡｊ，ｋの制御端子Ｃの容量成分が、上述したように、回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるように、反転パルス信号線ＰＢＬに対して制御端子Ｃが接続されている。
【００７５】
このため、反転パルス信号ＰＢは、列記憶ブロックＢＭＡｊにおける各記憶セルＭＡｊ，ｋの制御端子Ｃ毎に順次遅延していく。そして、各列記憶ブロックＢＭＡｊにおいて、上記分布定数のモデルと見なせる遅延成分により、バッファＢＦｊから出力された反転パルス信号ＰＢには、一端の記憶セルＭＡｊ，ｍの制御端子Ｃから、他端の記憶セルＭＡｊ，１の制御端子Ｃを介して次段のバッファＢＦｊ−１に入力されるまでに遅延が発生する。この遅延時間Ｔｄは、ｍ個のデータをｍ行にて隊列進行させる際、列記憶ブロックＢＭＡｊの最終行の記憶セルＭＡｊ，ｍの制御端子Ｃと、最前行の記憶セルＭＡｊ，１の制御端子Ｃとの間におけるパルス信号の伝搬の遅延時間であり、パルス信号のピッチ間隔より短く設定される。すなわち、データの隊列進行の際に発生するデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、反転パルス信号線ＰＢＬの抵抗成分と制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分によって行われる。
【００７６】
上述してきたように、本実施形態においては、データの隊列進行の際に発生する、隣接する記憶セルＭＡｊ，ｋ間におけるデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、反転パルス信号線ＰＢＬの抵抗成分と制御端子Ｃの容量成分とで形成される分布定数のモデルに対応した遅延成分を用いているため、従来のように遅延回路を設ける必要がなく、隊列進行型記憶装置１Ａの構成要素を低減することが可能となり、隊列進行型記憶装置１Ａのレイアウト面積を低減することができる。
【００７７】
また、第２の実施形態における記憶セルＭＡｊ，ｋが第１の実施形態における記憶セルＭｊ，ｋと異なる点は、記憶セルＭＡｊ，ｋの構成が記憶セルＭｊ，ｋに対して簡略化されている点にある。以下、図を用いて記憶セルＭＡｊ，ｋの構成を説明する。
図８は、第２の実施形態による隊列進行型記憶装置１Ａにおける記憶セルＭＡをＤラッチで形成した構成の一例を示す図である。
図８において、記憶セルＭＡｊ，ｋは、スイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１と、インバータＣＩＮＶ２とを備えている。第１の実施形態におけるスイッチトランジスタＴｒｐを省き、クロックドインバータＩＮＶをインバータＣＩＮＶ２に変更した構成となっている。
【００７８】
また、インバータＣＩＮＶ１は、トランジスタＴｒｐ１及びトランジスタＴｒｎ１の各々が直列に接続されて論理反転回路として構成されている。同様に、インバータＣＩＮＶ２は、トランジスタＴｒｐ２及びトランジスタＴｒｎ２の各々が直列に接続されて論理反転回路として構成されている。インバータＣＩＮＶ１は、トランジスタＴｒｐ１のゲート電極及びトランジスタＴｒｎ１のゲート電極との接続点が入力端子であり、トランジスタＴｒｐ１のドレイン及びトランジスタＴｒｎ１のドレインの接続点が出力端子である。同様に、インバータＣＩＮＶ２は、トランジスタＴｒｐ２のゲート電極及びトランジスタＴｒｎ２のゲート電極の接続点が入力端子であり、トランジスタＴｒｐ２のドレイン及びトランジスタＴｒｎ２のドレインの接続点が出力端子である。
【００７９】
スイッチトランジスタＴｒｐ０は、ゲート電極が制御端子ＣＢに接続されたｎチャネル型ＭＯＳトランジスタである。スイッチトランジスタＴｒｎ０は、入力端子Ｄと、インバータＣＩＮＶ１の入力端子との間に介挿されている。インバータＣＩＮＶ１は、入力端子が出力端子Ｑに接続されており、出力端子が出力端子ＱＢと、インバータＣＩＮＶ２の入力端子との各々に接続されている。インバータＣＩＮＶ２は、出力端子がインバータＣＩＮＶ１の入力端子に接続されている。
【００８０】
上記記憶セルＭＡｊ，ｋとしてのＤラッチは、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際に、スイッチトランジスタＴｒｎ０を介して、入力端子Ｄに供給されるデータをインバータＩＮＶ１の入力端子に対して読み込む。このとき、スイッチトランジスタＴｒｎ１は、オン状態となり、入力端子Ｄに供給されているデータを、インバータＣＩＮＶ１の入力端子に対して出力する。これにより、インバータＣＩＮＶ１は、入力端子Ｄから入力したデータを反転して、反転させたデータをインバータＣＩＮＶ２の入力端子と、出力端子ＱＢに対して出力する。インバータＣＩＮＶ２は、インバータＣＩＮＶ２が反転したデータを再度反転してインバータＣＩＮＶ１に対して出力する。このため、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際、インバータＣＩＮＶ１及びインバータＣＩＮＶ２の各々が、入力されるデータの論理を反転するため、入力端子Ｄから入力されたデータのレベルがＤラッチに書き込まれる。
【００８１】
一方、Ｄラッチは、「Ｌ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際に入力端子Ｄから読み込んだデータを保持する。このとき、スイッチトランジスタＴｒｎ０は、オフ状態となり、入力端子ＤとインバータＣＩＮＶ１の入力端子との間をハイインピーダンス状態とする。同様に、入力端子ＤとインバータＣＩＮＶ１の入力端子との間は、ハイインピーダンス状態となる。これにより、インバータＣＩＮＶ１の入力端子に対して、新たなデータがスイッチトランジスタＴｒｎ０を介して供給されることが無く、インバータＣＩＮＶ１がインバータＣＩＮＶ２の入力端子に対して、インバータＣＩＮＶ１が読み込んだデータを反転したデータをさらに反転して入力するため、Ｄラッチは、読み込んだデータを保持する。
【００８２】
図８に示すＤラッチの構成の場合、第１の実施形態のＤラッチに比較して、より記憶セルのレイアウト面積を縮小し、記憶セルの集積度を向上させることができる。
しかしながら、第１の実施形態におけるスイッチトランジスタＴｒｐを省いたことにより、スイッチトランジスタＴｒｎ０の寄生抵抗（閾値に対応した電圧降下）のため、「Ｈ」レベルのデータを、十分な電圧レベルで前列の記憶セルＭＡｊ−１，ｋから記憶セルＭＡｊ，ｋに対して伝達することができない。この結果、隣接する列記憶ブロックＢＭＡｊ間におけるデータの伝達速度が低下し、データの論理が伝達途中で変化する可能性がある。
上述した理由により、本実施形態においては、スイッチトランジスタＴｒｎ０のゲート電極にに対して印加する反転パルス信号ＰＢの「Ｈ」レベルの電圧を、記憶セルＭＡｊ，ｋの他の回路（インバータＣＩＮＶ１及びＣＩＮＶ２など）の電源電圧より高くして供給する。すなわち、この電源電圧に対してスイッチトランジスタＴｒｎ０の閾値電圧を加算した電圧、あるいはこの加算した電圧を超える電圧を、反転パルス信号ＰＢの「Ｈ」レベルの電圧としている。
【００８３】
このため、インバータＩＮＶＴＰとバッファＢＦＡ１からバッファＢＦＡ８の各々とは、記憶セルＭＡの他の回路に供給される電源電圧を昇圧した電圧が電源電圧として供給されている。
上述したように、スイッチトランジスタＴｒｎ０に印加するおける反転パルス信号ＰＢの「Ｈ」レベルの電圧を設定することで、閾値電圧の影響によるスイッチトランジスタＴｒｎ０の寄生抵抗をキャンセルし、スイッチトランジスタＴｒｎ０のオン抵抗がｐチャネルトランジスタと同等となるため、「Ｈ」レベルのデータを十分な電圧レベルにより、前列の記憶セルＭＡｊ−１，ｋから記憶セルＭＡｊ，ｋに対して伝達することができる。
また、記憶セルＭＡｊ，ｋの他の回路の電源電圧に対してスイッチトランジスタＴｒｎ０の閾値電圧を加算する際、スイッチトランジスタＴｒｐ０の製造ばらつきによる閾値電圧の振れ幅を考慮し、最も大きな閾値電圧を加算することにより、スイッチトランジスタＴｒｎ０のデータの伝搬特性を均一化し、記憶セルＭｊ，ｋの各々の書き込み特性を合わせることができ、パルス信号Ｐの周期を最適化して、データの伝搬速度を向上させることができる。
【００８４】
上述した構成により、本実施形態においては、最終列の列記憶ブロックＢＭＡｋの記憶セルＭＡｎ，ｋの各々の後段に読出アンプ回路ＢＯｋを設けて、出力端子ＴＯｋに対してデータを出力する構成としたため、隊列進行型記憶装置１Ａの各行において最前列の列記憶ブロックＢＭＡ０における記憶セルＭＡ０，ｋから、最終列の列記憶ブロックＢＭＡｎにおける記憶セルＭＡｎ，ｋまで、同一の周波数のパルス信号に同期させて、行方向に対してデータを隊列進行させ、パルス信号の周期内において出力端子ＴＯｋからデータを外部装置に対して出力する。
この結果、本実施形態においては、出力端子ＴＯｋに接続された外部装置の入力の容量によって、隊列進行型記憶装置１Ａのデータの隊列進行の周波数が制限されることなく、パルス信号の周波数を従来に比較して高速にすることが可能となる。
また、第１の実施形態に対して使用されるトランジスタ数を減少させたため、記憶セルのレイアウト面積が低減され、記憶セルの集積度を第１の実施形態に比較してより向上させることができる。
【００８５】
図９は、記憶セルＭＡにおけるスイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１及びインバータＣＩＮＶ２を構成する各トランジスタとのレイアウトパターンを示す図である。この図９において、記憶セルＭＡは、各々単位セル５００のパターンレイアウトにより構成されている。記憶セルＭＡｊ，ｋの単位セル５００は、ｎチャネル型トランジスタを形成するｐウェルのパターンを示す領域５０１と、ｎチャネル型トランジスタを形成するｐウェルのパターンを示す領域５０２と、ｐチャネル型トランジスタを形成するｎウェルのパターンを示す領域５０３とを含んで構成されている。
ここで、領域５０１のｐウェルには、スイッチトランジスタＴｒｎ０が形成される。また、領域５０２のｐウェルには、トランジスタＴｒｎ１とトランジスタＴｒｎ２との各々が形成される。領域５０３のｎウェルには、トランジスタＴｒｐ１とトランジスタＴｒｐ２との各々が形成される。
【００８６】
領域５０４は、領域５０１のｐウェルと、領域５０２のｐウェル及び領域５０３のｎウェルとを分離するために必要なスペースである。ここで、領域５０１及び領域５０２の各々は、ｐウェルであり、それぞれｎチャネル型トランジスタが形成されるが、形成するトランジスタの電源電圧が異なっている。このため、領域５０１と領域５０２とは、異なるｐウェルに形成され、かつウェル間にウェル分離するためのスペース５０４が必要となる。また、領域５０５は、領域５０２のウェルと、領域５０３のウェルとを分離するウェル分離のためのスペースである。
【００８７】
本実施形態においては、隣接する記憶セルＭＡｊ，ｋのレイアウトパターンとの境界線において、記憶セルＭＡｊ，ｋ１個のレイアウトパターンである単位セル５００が、ｘ方向及びｙ方向のいずれにもミラー反転（各境界線を回転軸として１８０°回転）して配置されている。すなわち、隊列進行型記憶装置１Ａの記憶セルＭＡｊ，ｋのレイアウトパターンは、１個の記憶セルＭｊ，ｋの単位セル５００を上下左右に反転させて配置して形成する。
これにより、ｘ方向及びｙ方向の双方において、隣接する２個の記憶セル間における各トランジスタがウェルを共有することができる。
例えば、ｘ方向に対して、ミラー反転させずに単純に単位セル５００をシフトして配置した場合、隣接する単位セル５００間において、領域５０１のｐウェルと、領域５０２のｐウェル及び領域５０３のｎウェルとを分離するため、領域５０４と同様のスペースを設ける必要がある。
【００８８】
したがって、本実施形態によれば、ｘ方向及びｙ方向に単位セル５００を、隣接する記憶セルのレイアウトパターンの境界線に対してミラー反転して配置して隊列進行型記憶装置１Ａを形成するため、上述した領域５０４と同様のスペースを隣接する記憶セルのレイアウト領域間に設ける必要がなく、このウェル分離のスペース分を低減することができる。
したがって、本実施形態によれば、記憶セルＭＡｊ，ｋの配列のレイアウトパターンにおいて、ウェル分離のためのスペースを低減することができるため、隊列進行型記憶装置１Ａにおける記憶セルＭＡｊ，ｋの集積度を向上させることができる。
【００８９】
＜第３の実施形態＞
以下、本発明の第３の実施形態について、図面を参照して説明する。
図１０は、本発明の第３の実施形態による隊列進行型記憶装置１Ｂの構成例を示すブロック図である。図１０において、隊列進行型記憶装置１Ｂは、ｍ行に配列された記憶セルＭがｍ１行とｍ２行とに分割されるよう、図１の隊列進行型記憶装置１の列記憶ブロックＢＭをサブ列記憶ブロックＢＭ１とサブ列記憶ブロックＢＭ２とに分割している。例えば、サブ列ブロックＢＭ１１は、記憶セルＭ１，１から記憶セルＭ１、ｍ１のｍ１行の記憶セルＭから構成されている。また、サブ列ブロックＢＭ２１は、記憶セルＭ１，ｍ１＋１から記憶セルＭ１、ｍのｍ２行の記憶セルＭから構成されている（ｍ１＋ｍ２＝ｍ）。図１０において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向に隊列進行する。
【００９０】
これにより、隊列進行型記憶装置１Ｂは、サブ列記憶ブロックＢＭ１が行方向に配列した隊列進行型記憶部１Ｂ１と、サブ列記憶ブロックＢＭ２が行方向に配列した隊列進行型記憶部１Ｂ２とから構成される。パルス信号線ＰＬは、パルス入力端子ＴＰに接続されており、隊列進行型記憶部１Ｂ１に対してパルス信号を供給するパルス信号線ＰＬ１と、隊列進行型記憶部１Ｂ２に対してパルス信号を供給するパルス信号線ＰＬ２とに分離されている。
【００９１】
隊列進行型記憶部１Ｂ１において、最終列のサブ列記憶ブロックＢＭ１ｎから最前列のサブ列記憶ブロックＢＭ１１の各記憶セルＭｊ，ｋの制御端子Ｃに配線されるパルス信号線ＰＬ１には、隣接するサブ記憶ブロックＢＭ１ｊ間の各々に対して、バッファＢＦ１ｎ−１からバッファＢＦ１１それぞれが介挿されている。また、隊列進行型記憶部１Ｂ１には、パルス入力端子ＴＰから最前列のサブ列記憶ブロックＢＭ１１の各記憶セルＭｊ，ｋの制御端子ＣＢに配線されるパルス信号線ＰＢＬ１の各々には、各サブ列記憶ブロックＢＭ１ｊの記憶セルＭの制御端子ＣＢに対して反転パルス信号ＰＢを供給するため、インバータＩＮＶ１ｎからインバータＩＮＶ１１それぞれが介挿されている。
【００９２】
同様に、最終列のサブ列記憶ブロックＢＭ２ｎから最前列のサブ列記憶ブロックＢＭ２１の各記憶セルＭｊ，ｋの制御端子Ｃに配線されるパルス信号線ＰＬ２には、隣接するサブ記憶ブロックＢＭ２ｊ間の各々に対して、バッファＢＦ２ｎ−１からバッファＢＦ２１それぞれが介挿されている。また、隊列進行型記憶部１Ｂ２には、パルス入力端子ＴＰから最前列のサブ列記憶ブロックＢＭ２１の各記憶セルＭｊ，ｋの制御端子ＣＢに配線されるパルス信号線ＰＢＬ２の各々には、各サブ列記憶ブロックＢＭ２ｊの記憶セルＭの制御端子ＣＢに対して反転パルス信号ＰＢを供給するため、インバータＩＮＶ２ｎからインバータＩＮＶ２１それぞれが介挿されている。
【００９３】
隊列進行型記憶部１Ｂ１において、パルス信号線ＰＬ１は、サブ列記憶ブロックＢＭ１ｎ−１の最終行に配置された記憶セルＭｎ−１，ｍ１の制御端子Ｃに、バッファＢＦ１ｎ−１を介して接続される。
そして、隊列進行型記憶装置１と同様に、パルス信号線ＰＬ１は、最終列のサブ列記憶ブロックＢＭ１ｎの最終行に配置された記憶セルＭｎ，ｍ１の制御端子Ｃから、最終列のサブ列記憶ブロックＢＭ１ｎの最前行に配置された記憶セルＭｎ，１の制御端子Ｃまで配線された後、バッファＢＦ１ｊを介して順次隣接する前列のサブ列記憶ブロックＢＭ１ｊにおける最終行の記憶セルＭｊ，ｍ１の制御端子Ｃに接続される。
【００９４】
このように、パルス信号線ＰＬ１は、後列のサブ列記憶ブロックＢＭ１ｊ−１の最前行の記憶セルｊ−１，１の制御端子Ｃから、隣接する前列のサブ列記憶ブロックＢＭ１ｊの最終行の記憶セルＭｊ，ｍ１の制御端子Ｃに折り返されて順次接続され、最前列のサブ列記憶ブロックＢＭ１１の最前行の記憶セルＭ１，１の制御端子Ｃまで接続される。
また、同様に、パルス信号線ＰＬ２は、後列のサブ列記憶ブロックＢＭ２ｊ−１の最前行の記憶セルｊ−１，ｍ１＋１の制御端子Ｃから、隣接する前列のサブ列記憶ブロックＢＭ２ｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃに折り返されて順次接続され、最前列のサブ列記憶ブロックＢＭ２１の最前行の記憶セルＭ１，ｍ１＋１の制御端子Ｃまで接続される。
【００９５】
本実施形態においては、隊列進行型記憶装置１及び隊列進行型記憶装置１Ａにおいて、パルス信号Ｐによりデータをｍ行にて、入力端子ＴＩｍの各々から出力端子ＴＯｍに向かって隊列進行させる際、列記憶ブロックＢＭｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃと、最前行の記憶セルＭｊ，１の制御端子Ｃとの間におけるパルス信号Ｐの伝搬の遅延時間Ｔｄがパルス信号Ｐのピッチ間隔より長くなった場合、隊列進行型記憶装置１Ｂの構成により、パルス信号Ｐのピッチ間隔に対応するように、列記憶ブロックＢＭｊを列方向に複数のサブ列記憶ブロックＢＭ１及びサブ列記憶ブロックＢＭ２の各々に分割し、各サブ列記憶ブロックＢＭ１及びサブ列記憶ブロックＢＭ２における記憶セルＭｊ，ｋの行数により、パルス信号Ｐの必要なピッチ間隔に対応させて遅延時間Ｔｄを調整する。
これにより、本実施形態によれば、各サブ列記憶ブロックの記憶セルＭｊ，ｋにおいて、前列の記憶セルＭｊ−１，ｋに対して前々列の記憶セルＭｊ−２，ｋのデータが読み込まれる前に、記憶セルＭｊ，ｋに対して前列の記憶セルＭｊ−１，ｋのデータが読み込める時間に対応して設定されたパルス信号Ｐの周期に対応させて、遅延時間Ｔｄを調整できるため、ｍ行のデータをパルス信号Ｐの同一の周期内で読み出すことができる。
【００９６】
上述した構成により、本実施形態においては、最終列のサブ列記憶ブロックＢＭ１ｋ及びサブ列記憶ブロックＢＭ２ｋにおける記憶セルＭｎ，ｋの各々の後段に読出アンプ回路ＢＯｋを設けて、出力端子ＴＯｋに対してデータを出力する構成としたため、隊列進行型記憶装置１Ｂの各行において最前列のサブ列記憶ブロックＢＭ１０及びサブ列記憶ブロックＢＭ２０における記憶セルＭＡ０，ｋから、最終列のサブ列記憶ブロックＢＭ１ｎ及びサブ列記憶ブロックＢＭ２ｎにおける記憶セルＭｎ，ｋまで、同一の周波数のパルス信号に同期させて、行方向に対してデータを隊列進行させ、パルス信号の周期内において出力端子ＴＯｋからデータを外部装置に対して出力する。
この結果、本実施形態においては、出力端子ＴＯｋに接続された外部装置の入力の容量によって、隊列進行型記憶装置１Ｂのデータの隊列進行の周波数が制限されることなく、パルス信号の周波数を従来に比較して高速にすることが可能となる。
【００９７】
＜隊列進行型記憶装置の応用＞
図１１は、本発明の実施形態による隊列進行型記憶装置１を用いた計算機システム１００の構成例を示す図である。
図１１において、計算機システム１００は、隊列進行型記憶装置１と、計算機２とを含んで構成されている。計算機２は、パルス発生回路２１及び算術論理演算回路２２とを含んでいる。パルス発生回路２１は、パルス信号Ｐを生成して算術論理演算回路２２及び隊列進行型記憶装置１の各々に出力する。これにより、隊列進行型記憶装置１は、外部から入力端子ＴＩｋに対して並列に入力されるｍ個のデータを、ｍ行でパルス信号Ｐに同期して隊列進行させ、出力端子ＴＯｋからデータをパルス信号Ｐに同期させて、算術論理演算回路２２に対して逐次供給する。
【００９８】
また、算術論理演算回路２２は、パルス信号Ｐに同期して隊列進行型記憶装置１からデータを順次読み込み、例えば内部の順序回路において、パルス信号Ｐに同期したデータの演算処理が行われる。このため、アドレッシングにより所定のアドレスをアクセスしてデータを順次読み込み、演算に必要なデータが全て読み込まれるまで算術論理演算回路が待機する必要のある従来の計算機に比較して、本実施形態の算術論理演算回路２２は、隊列進行型記憶装置１からのデータの読み込みと、内部の算術論理演算回路２２によるデータの演算処理とを同一のパルス信号Ｐに同期させて行うことができ、従来の計算機より高速にデータの演算処理を行うことができる。
【００９９】
例えば、一般的な計算機においては、上述したＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static random access memory）などのランダムアクセスを行う記憶装置へのアクセスというボトルネックが存在するため、計算機内の演算処理のクロックであるパルス信号Ｐが高速化されても、速度が記憶装置へのアクセスタイムにより制限されてしまう。
しかしながら、本実施形態における計算機は、隊列進行型記憶装置１を用いることで、記憶装置へのランダムアクセスにおけるボトルネックが無くなり、計算機内部の演算処理のパルス信号の周波数を高速化することで、従来の計算機と異なり、計算機内部のパルス信号Ｐの高速化を、記憶装置からのデータの読み込みにも反映させることができ、データの読み込み処理を含む演算処理全体を高速化することができる。
【０１００】
上述したデータの読み込みを行うため、隊列進行型記憶装置１は、遅延時間Ｔｄがパルス信号Ｐの周期以下となるように設定されている。また、パルス信号Ｐの周期は、すでに述べたように、隊列進行型記憶装置１において、各記憶セルＭｊ，ｋが前列の記憶セルＭｊ−１，ｋに対して前々列の記憶セルＭｊ−２，ｋのデータが読み込まれる前に、前列の記憶セルＭｊ−１，ｋのデータを、記憶セルＭｊ，ｋが読み込める時間に対応して設定されている。
【０１０１】
また、隊列進行型記憶装置１は、最終列の列記憶ブロックＢＭｎの出力するデータが、再度最前列の列記憶ブロックＢＭ１に読み込まれるリング形状に切り替え可能な構成とされ、計算機２がパルス信号Ｐに同期して演算処理を行っている場合、隊列進行させて計算機２に並列にデータを供給し、一方、計算機２の処理上においてデータを用いた演算が行われない場合、読み込まれているデータを周回させるように構成しても良い。
また、隊列進行型記憶装置１は、ストリーミングデータや画像データなどの場合において、いずれがデータの開始位置であるかを示すインデックスとしてのフラグビットを付加するために用いる記憶セルを含んでいる。
【０１０２】
また、計算機２が撮像素子を有する撮像装置の画像処理やウェアラブルデバイス（ウェアラブルコンピュータ）の演算処理等で用いられるプロセッサ（ＣＰＵ（central processing unit））やＤＳＰ（digital signal pocessor）などの場合、隊列進行型記憶装置１が逐次供給するデータにおいて、供給されるデータのいずれの範囲が演算処理を実行する命令及びデータの単位であるかを、フラグビットのデータの積算結果で示す構成としても良い。このフラグビットのデータは、隊列進行型記憶装置１にデータとともに書き込まれる。ここで、ウェアラブルデバイスは、身につけて持ち歩くことが出来るコンピュータであり、スマートフォン、高機能化した携帯電話機や携帯ゲーム機、ＩＣ（integrated circuit)）カードなどといった内部にデータの演算機能を有するものも含む。
【０１０３】
また、本実施形態においては、隊列進行型記憶装置１を計算機２の外付けの記憶装置として説明したが、計算機２と同一のチップ内において、内部記憶装置として形成されていても良い。また、本実施形態における隊列進行型記憶装置１は、デジタルカメラやウェアラブルデバイス等のような携帯型情報端末（例、撮像装置や表示装置）に設けられ、その装置内の計算機と接続される構成であっても良い。この場合、携帯型情報端末（例、撮像装置や表示装置）は、本実施形態における隊列進行型記憶装置１を備える構成である。また、さらに、携帯型情報端末（例、撮像装置や表示装置）は、隊列進行型記憶装置１と、計算機２と、該計算機２により処理された画像データを出力する画像出力部と、該画像データを表示する表示部と、を備える構成でも良い。
また、上記説明において、隊列進行型記憶装置として隊列進行型記憶装置１を用いて説明したが、隊列進行型記憶装置１の代わりに、隊列進行型記憶装置１Ａ及び隊列進行型記憶装置１Ｂのいずれかを用いる構成でもよい。
【０１０４】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【０１０５】
１，１Ａ，１Ｂ…隊列進行型記憶装置  １Ｂ１，１Ｂ２…隊列進行型記憶部  ２…計算機  ２１…パルス発生回路  ２２…算術論理演算回路  １００…計算機システム  ５００…単位セル  ５０１，５０２，５０３，５０４，５０５…領域  ＢＦ１，ＢＦ２，ＢＦｊ，ＢＦｎ−１，ＢＦ１１，ＢＦ１２，ＢＦ１ｊ，ＢＦ１ｎ−１，ＢＦ２１，ＢＦ２２，ＢＦ２ｊ，ＢＦ２ｎ−１…バッファ  ＢＭ１，ＢＭ２，ＢＭ３，ＢＭｎ−１，ＢＭｎ，ＢＭＡ１，ＢＭＡ２，ＢＭＡ３，ＢＭＡｎ−１，ＢＭＡｎ…列記憶ブロック  ＢＭ１１，ＢＭ１２，ＢＭ１３，ＢＭ１ｎ−１，ＢＭ１ｎ，ＢＭ２１，ＢＭ２２，ＢＭ２３，ＢＭ２ｎ−１，ＢＭ２ｎ…サブ列記憶ブロック  ＢＯ１，ＢＯ２，ＢＯｍ１，ＢＯｍ１＋１，ＢＯｍ１＋２，ＢＯｍ…読出アンプ回路  閾値制御回路…ＤＯ  ＩＮＶ１，ＩＮＶ２，ＩＮＶｊ，ＩＮＶｎ−１，ＩＮＶｎ，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１ｊ，ＩＮＶ１ｎ−１，ＩＮＶ１ｎ，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２ｊ，ＩＮＶ２ｎ−１，ＩＮＶ２ｎ，ＩＮＶＴＰ…インバータ  Ｍ１，１，Ｍ１，２，Ｍ１，ｋ，Ｍ１，ｍ，Ｍｊ，１，Ｍｊ，ｋ，Ｍｊ，ｍ，Ｍｎ−１，１，Ｍｎ−１，ｍ，Ｍｎ，１，Ｍｎ，ｋ，Ｍｎ，ｍ−１，Ｍｎ，ｍ，ＭＡ１，１，ＭＡ１，２，ＭＡ１，ｋ，ＭＡ１，ｍ，ＭＡｊ，１，ＭＡｊ，ｋ，ＭＡｊ，ｍ，ＭＡｎ−１，１，ＭＡｎ−１，ｍ，ＭＡｎ，１，ＭＡｎ，ｋ，ＭＡｎ，ｍ−１，ＭＡｎ，ｍ…メモリセル  ＰＬ，ＰＬ１，ＰＬ２…パルス信号線  ＰＢＬ，ＰＢＬ１，ＰＢＬ２…反転パルス信号線  ＴＩ１，ＴＩ２，ＴＩｋ，ＴＩｍ−１，ＴＩｍ…入力端子  ＴＯ１，ＴＯ２，ＴＯｋ，ＴＯｍ−１，ＴＯｍ…出力端子  ＴＰ…パルス入力端子
【図１】
0006455341.tif 000002
【図２】
0006455341.tif 000003
【図３】
0006455341.tif 000004
【図４】
0006455341.tif 000005
【図５】
0006455341.tif 000006
【図６】
0006455341.tif 000007
【図７】
0006455341.tif 000008
【図８】
0006455341.tif 000009
【図９】
0006455341.tif 000010
【図１０】
0006455341.tif 000011
【図１１】
0006455341.tif 000012