(57)【特許請求の範囲】
【請求項１】
トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、
前記発振回路の発振周波数を測定する周波数カウンタと、
前記周波数カウンタで測定された前記発振回路の発振周波数と所定の値とを比較する比較器とを備え、
前記所定の値は、前記周波数カウンタでカウントする初期値である、半導体装置。
【請求項２】
前記発振回路は、
第１の駆動力を有する複数の第１論理ゲートと、
前記第１の駆動力より大きい第２の駆動力を有する複数の第２論理ゲートとを含み、
各前記第１論理ゲートと各前記第２論理ゲートとは一定パターンで直列に接続される、請求項１に記載の半導体装置。
【請求項３】
前記第２論理ゲートの前記第２の駆動力は、前記第１論理ゲートの前記第１の駆動力の４倍以上である、請求項２に記載の半導体装置。
【請求項４】
各前記第１論理ゲートと各前記第２論理ゲートとは交互に直列に接続される、請求項２に記載の半導体装置。
【請求項５】
複数の前記第１論理ゲートと各前記第２論理ゲートとは交互に直列に接続される、請求項２に記載の半導体装置。
【請求項６】
前記発振回路は、直列に接続される複数の論理ゲートの個数を変更する選択回路を含む、請求項１に記載の半導体装置。
【請求項７】
前記第１論理ゲートは、第１トランジスタを有し、
前記第２論理ゲートは、前記第１トランジスタよりゲート長が短い第２トランジスタを有する、請求項２に記載の半導体装置。
【請求項８】
前記第２トランジスタは、前記第１トランジスタよりゲート幅が長い、請求項７に記載の半導体装置。
【請求項９】
トランジスタで構成される直列に接続されたファンアウト数が異なる複数の論理ゲートを含む発振回路と、
前記発振回路の発振周波数を測定する周波数カウンタと、
前記周波数カウンタで測定された前記発振回路の発振周波数と所定値とを比較する比較器とを備え、
前記所定値は、前記周波数カウンタでカウントする初期値である、半導体装置。
【請求項１０】
前記発振回路は、
第１ファンアウト数の複数の第１論理ゲートと、
前記第１ファンアウト数よりも大きい第２ファンアウト数の複数の第２論理ゲートとを含み、
各前記第１論理ゲートと各前記第２論理ゲートとは一定パターンで直列に接続される、請求項９に記載の半導体装置。
【請求項１１】
前記第２ファンアウト数は、前記第１ファンアウト数の４倍以上である、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、半導体装置に関し、より特定的には、ホットキャリアによる半導体素子の劣化を検出する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体デバイスは、微細加工プロセス技術の発展に伴い高集積化が進んでいる。しかし、半導体デバイスの微細化に伴い、電源電圧システムは、低電圧化が進んでいない。したがって、半導体デバイスを構成する内部素子の電界強度は、増大傾向にある。特に、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタでは、電界強度の増大によって生じたホットキャリア（以下、ＨＣＩとも称する）がゲート絶縁膜に注入されるホットキャリア現象が生じる。このホットキャリア現象によって、ＭＯＳトランジスタの閾値電圧が劣化（増大）するという問題があった。
【０００３】
半導体素子の劣化検出に関し、たとえば、特開２０１１−４７７３３号公報（特許文献１）は、小さな回路規模でトランジスタの劣化具合を評価する回路を開示している。具体的には、特許文献１に開示された技術は、測定対象のトランジスタと電源との間に抵抗を備え、トランジスタとの抵抗分圧特性劣化を抵抗分圧で評価する回路を開示している。
【０００４】
特開平５−１５７７９９号公報（特許文献２）は、ＨＣＩによる半導体素子の劣化検出回路を開示している。具体的には、特許文献２に開示された技術は、直流電気特性測定用の電極端子の影響を除去し、実回路動作に近い交流ストレスを被測定トランジスタに印加する。
【０００５】
特開平１１−１１８８７４号公報（特許文献３）は、リングオシレータを用いたＭＯＳトランジスタのＨＣＩ劣化量を検出する回路を開示している。具体的には、特許文献３に開示された技術は、昇圧回路によってリングオシレータの発振周波数変動を大きくすることによって、ＨＣＩ劣化を検出する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−４７７３３号公報
【特許文献２】特開平５−１５７７９９号公報
【特許文献３】特開平１１−１１８８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された技術は、被測定トランジスタに交流ストレスを印加することができないため、実回路動作に近い環境で信頼性寿命を予測することができない。特許文献２に開示された技術は、被測定トランジスタに交流ストレスを印加できるが、４端子測定が必要である。そのため特許文献２の技術は、製品への搭載およびフィールドでの測定が難しく、テスト用に限定される。特許文献３に開示された技術は、交流ストレス印加時の論理回路動作を模擬できる劣化検出回路である。一方で、単純なリングオシレータは、ＨＣＩ劣化による周波数変化量が１％に過ぎない。特許文献３に開示された技術は、この問題を解決するために昇圧回路を用いている。しかしながら、昇圧回路は回路面積の増加，消費電力の増加に加え、実回路の動作電圧を反映することができない、という問題があった。
【０００８】
本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、簡易な構成でＨＣＩによる半導体素子の劣化を検出することである。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
半導体装置は、トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、発振回路の発振周波数を測定する周波数カウンタと、周波数カウンタで測定された発振回路の発振周波数と所定値とを比較する比較器とを備える。
【発明の効果】
【００１１】
一実施形態に従う半導体装置によれば、簡易な構成で、半導体素子のＨＣＩ劣化を検出することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置１の構成を説明する図である。
【図２】発振回路の発振周波数の経時変化を表す図である。
【図３】従来の発振回路（リングオシレータ）の構成例を示す図である。
【図４】図３に示す発振回路の各ノード電圧の経時変化を説明する図である。
【図５】実施形態１に従う発振回路の構成例を示す図である。
【図６】図５に示す発振回路の各ノード電圧の経時変化を説明する図である。
【図７】実施形態１の変形例に従う発振回路の構成例を示す図である。
【図８】論理ゲートの駆動力比およびファンアウト数比に対するホットキャリア寿命を説明する図である。
【図９】実施形態２に従う発振回路の構成例を示す図である。
【図１０】図９に示す発振回路の各ノード電圧の経時変化を説明する図である。
【図１１】実施形態３に従う発振回路の構成例を示す図である。
【図１２】実施形態３の変形例に従う発振回路の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１４】
図１は、半導体装置１の構成を説明する図である。
図１に示されるように、半導体装置１は、論理回路１００と、制御回路５００と、検出回路１０とを含む。論理回路１００は、制御回路５００からの指示に従って所定の論理演算を実行する。制御回路５００は、半導体装置１全体を制御する。検出回路１０は、半導体装置１の半導体素子のＨＣＩによる劣化を検出する。
【００１５】
検出回路１０は、発振回路２００と、カウンタ３００と、比較器４００とを備える。
本例においては、発振回路２００は、一例として、リングオシレータを用いる場合について説明する。発振回路２００は、奇数個の論理ゲートから構成されることで発振する。カウンタ３００は、発振回路２００の発振信号の入力をカウントし、発振回路２００の発振周波数を計測する。比較器４００は、カウンタ３００が出力する発振回路２００の発振周波数と、所定値とを比較する。比較器４００には、発振回路２００の発振周波数の初期値（所定値）が予め格納されているとする。たとえば、不揮発性メモリ（不図示）に格納するようにしてもよい。比較器４００は、所定値と、発振回路２００の発振周波数との値との差が所定差となった場合に制御回路５００にその結果を出力する。制御回路５００は、比較器４００からの結果を受けて半導体装置１の劣化寿命を判断する。
【００１６】
制御回路５００は、論理回路１００と発振回路２００とに接続される。制御回路５００は、発振回路２００の発振制御を行う。制御回路５００は、比較器４００からの比較結果に基づく信号（発振回路２００の発振周波数が所定の値よりも低いとする信号）に従って半導体装置１の劣化寿命に達したとするアラームを表示装置（不図示）などに出力する。別の局面において、制御回路５００は、検出回路１０あるいは論理回路１００等に含まれていてもよい。
【００１７】
発振回路２００の回路動作に伴い、発振回路２００を構成するトランジスタは、ＨＣＩによって劣化し、動作速度が遅くなる。よって、発振回路２００の発振周波数は、低下する。
【００１８】
図２は、発振回路の発振周波数の経時変化を表す図である。
図２に示されるように、発振回路２００の回路が動作している間、発振回路２００の発振周波数は低下する。したがって、検出回路１０は、発振回路２００の発振周波数と初期値（所定値）とを比較することで、発振回路２００を構成するトランジスタの劣化具合を判断することができる。
【００１９】
検出回路１０は、論理回路１００が動作している間のみ発振回路２００が動作するように構成することで、論理回路１００を構成するトランジスタの劣化具合を判断するようにしてもよい。
【００２０】
［従来の発振回路によるＨＣＩ劣化検出］
図３は、従来の発振回路（リングオシレータ）の構成例を示す図である。図３を参照して、発振回路２０１は、ＮＡＮＤゲート１０と、偶数個のインバータＧ１０，Ｇ１１，Ｇ１２・・・Ｇｎ１とを備える。
【００２１】
インバータＧ１０〜Ｇｎ１の駆動力は等しい。ＮＡＮＤゲート１０の一方の入力には、発振回路２０１の最後段のインバータＧ１１の出力ノードが入力される。ＮＡＮＤゲート１０の他方の入力には、制御回路５００からの制御信号が論理回路１００を介して入力される。制御回路５００は、制御信号によって発振回路２０１を発振させるか否かを制御することができる。
【００２２】
図４は、図３に示す発振回路の各ノード電圧の経時変化を説明する図である。以下、電圧の単位［Ｖ］は省略することもある。
【００２３】
時刻Ｔ１１において、ノード電圧Ｖ１１の入力側インバータＧ１０からの出力信号を受け、ノード電圧Ｖ１１は、０（Ｌｏｗ）からＶ１１＿ＭＡＸ（Ｈｉｇｈ）に切り替わりはじめる。所定時間経過後、時刻Ｔ１４において、入力側インバータＧ１０からの出力信号を受け、ノード電圧Ｖ１１は、ＨｉｇｈからＬｏｗに切り替わりはじめる。ノード電圧Ｖ１１のＨｉｇｈからＬｏｗへの、またはＬｏｗからＨｉｇｈへの切り替わりは、瞬時に行われるものではなく、遅延時間が存在する。
【００２４】
時刻Ｔ１２において、ノード電圧Ｖ１２は、時刻Ｔ１１から遅延時間だけ遅れてＶ１２＿ＭＡＸ（Ｈｉｇｈ）から０（Ｌｏｗ）に切り替わりはじめる。所定時間経過後の時刻Ｔ１５において、ノード電圧Ｖ１２は、ＬｏｗからＨｉｇｈに切り替わりはじめる。
【００２５】
インバータの入力側のノード電圧、および出力側のノード電圧がともに高いときに、インバータを構成するトランジスタのＨＣＩ劣化は、最も進む。たとえば、ＮＭＯＳトランジスタの場合は、入力側のノード電圧がＶｇｓ（ゲート−ソース間電圧）に相当し、出力側のノード電圧がＶｄｓ（ドレイン−ソース間電圧）に相当する。
【００２６】
入力側のノード電圧Ｖ１１および出力側のノード電圧Ｖ１２がともに高いとき、インバータＧ１１のＨＣＩ劣化は進む。したがって、インバータＧ１１のＨＣＩ劣化はインバータＧ１１がスイッチング動作を行う時間領域Ａで生じる。
【００２７】
時刻Ｔ１２において、インバータＧ１１の出力側のノード電圧は、最大値のＶ１２＿ＭＡＸである。一方、入力側のノード電圧Ｖ１１＿Ｔ１２は、０とＶ１１＿ＭＡＸとの中央レベルに留まっている。よって、時刻Ｔ１２において、インバータＧ１１のＨＣＩ劣化は小さい。
【００２８】
時刻Ｔ１３において、インバータＧ１１の入力側のノード電圧は、最大値のＶ１１＿ＭＡＸである。一方、出力側のノード電圧Ｖ１２＿Ｔ１３は、０とＶ１２＿ＭＡＸの中央レベルに留まっている。よって、時刻Ｔ１３においても、インバータＧ１１のＨＣＩ劣化は小さい。
【００２９】
上記のように従来の発振回路２０１では、スイッチング動作毎（時間領域Ａ）のインバータのＨＣＩ劣化は小さい。トランジスタが信頼性上問題となる水準まで劣化した時点においても、図２における発振周波数の変動は１％程度である。したがって、従来の発振回路２０１は、トランジスタのＨＣＩ劣化に対する感度（単位時間あたりのＨＣＩ劣化量）が低い。
【００３０】
［実施形態１］
図５は、実施形態１に従う発振回路の構成例を示す図である。図５を参照して、発振回路２０２は、ＮＡＮＤゲート１０と、駆動力の小さいインバータＧ２１，Ｇ２３，・・・Ｇ２ｎ−１と、駆動力の大きいインバータＧ２２，Ｇ２４，・・・Ｇ２ｎとが直列に配置されている。インバータの駆動力は、インバータを構成するトランジスタによって変動する。具体的には、トランジスタのゲート長が短く、ゲート幅が長いほどインバータの駆動力は大きくなる。
【００３１】
発振回路２０２において、駆動力の小さいインバータと駆動力の大きいインバータの配置位置は入れ替えてもよい。
【００３２】
発振回路２０２を構成する論理ゲートは、インバータの代わりにＮＡＮＤゲートまたはＮＯＲゲートで構成されてもよい。
【００３３】
ＮＡＮＤゲートを用いる場合、ＮＡＮＤゲートの一方の入力は、前段のＮＡＮＤゲートの出力を受ける。ＮＡＮＤゲートの他方の入力は、共通する電源線に接続され、Ｈｉｇｈの入力を受ける。
【００３４】
ＮＯＲゲートを用いる場合、ＮＯＲゲートの一方の入力は、前段のＮＯＲゲートの出力を受ける。ＮＯＲゲートの他方の入力は、共通するＧＮＤ線に接続され、Ｌｏｗの入力を受ける。
【００３５】
これら発振回路を構成する論理ゲートの例は、以下の実施例に示される発振回路にも適用できる。
【００３６】
図６は、図５に示す発振回路の各ノード電圧の経時変化を説明する図である。
時刻Ｔ２１において、入力側インバータＧ２２からの出力信号を受け、ノード電圧Ｖ２３は、０（Ｌｏｗ）からＶ２３＿ＭＡＸ（Ｈｉｇｈ）に切り替わり（立ち上がり）はじめる。所定時間経過後、時刻Ｔ２４において、入力側インバータＧ２２からの出力信号を受け、ノード電圧Ｖ２３は、ＨｉｇｈからＬｏｗに切り替わり（立ち下がり）はじめる。
【００３７】
ノード電圧Ｖ２３の立ち上がりまたは立ち下がりは、従来の発振回路２０１のノード電圧（例えば図４に示されるＶ１１）の立ち上がりまたは立ち下がりに比べて急である。その理由は、駆動力の大きいインバータＧ２２によって駆動力の小さいインバータＧ２３を駆動させるためである。
【００３８】
時刻Ｔ２２において、ノード電圧Ｖ２４は、Ｖ２４＿ＭＡＸ（Ｈｉｇｈ）から０（Ｌｏｗ）に立ち下がりはじめる。所定時間経過後、時刻Ｔ２５において、ノード電圧はＬｏｗからＨｉｇｈに立ち上がりはじめる。
【００３９】
ノード電圧Ｖ２４の立ち上がりまたは立ち下がりは、従来の発振回路２０１のノード電圧の立ち上がりまたは立ち下がりに比べて緩やかである。その理由は、駆動力の小さいインバータＧ２３によって駆動力の大きいインバータＧ２４を駆動させるためである。
【００４０】
時刻Ｔ２２において、インバータＧ２３の出力側のノード電圧は、最大値のＶ２４＿ＭＡＸである。一方、インバータＧ２３の入力側のノード電圧Ｖ２３＿Ｔ２２は、Ｖ２３＿ＭＡＸに近い値となる。ノード電圧Ｖ２３＿Ｔ２２は、対応する従来の発振回路２０１のノード電圧Ｖ１１＿Ｔ１２よりも高い。その理由は、ノード電圧Ｖ２３の立ち上がりが従来の発振回路２０１のノード電圧の立ち上がりに比べて急だからである。したがって、時刻Ｔ２２において、インバータＧ２３のＨＣＩ劣化は、対応する時刻Ｔ１２における従来の発振回路２０１のインバータ（例えばインバータＧ１１）のＨＣＩ劣化よりも大きい。
【００４１】
時刻Ｔ２３において、インバータＧ２３の入力側のノード電圧は、最大値のＶ２３＿ＭＡＸである。一方、インバータＧ２３の出力側のノード電圧Ｖ２４＿Ｔ２３は、Ｖ２４＿ＭＡＸに近い値となる。ノード電圧Ｖ２４＿Ｔ２３は、対応する従来の発振回路２０１のノード電圧Ｖ１２＿Ｔ１３よりも高い。ノード電圧Ｖ２４の立ち下がりが従来の発振回路２０１のノード電圧の立ち下がりに比べて緩勾配だからである。したがって、時刻Ｔ２３において、インバータＧ２３のＨＣＩ劣化は、対応する時刻Ｔ１３における従来の発振回路２０１のインバータのＨＣＩ劣化よりも大きい。
【００４２】
駆動力の小さいインバータの前段および後段に駆動力の大きいインバータを配置することによって、スイッチング動作毎（時間領域Ｂ）の、駆動力の小さいインバータのＨＣＩ劣化は、従来の発振回路２０１におけるＨＣＩ劣化よりも大きくなる。したがって、実施形態１に従う発振回路は、従来の発振回路に比べてＨＣＩ劣化に対する感度が高い。
【００４３】
なお、発振回路２０２において、駆動力の小さいインバータと駆動力の大きいインバータとが交互に配置されているが、発振回路２０２の一部に、駆動力の小さいインバータの前段と後段に駆動力の大きいインバータが配置される構成を有していればよい。
【００４４】
発振回路２０２において、インバータＧ２１，Ｇ２３，・・・Ｇ２ｎ−１の駆動力は同じであってもよいし、異なっていてもよい。同様に、インバータＧ２２，Ｇ２４，・・・Ｇ２ｎの各駆動力は、同じであってもよいし、異なっていてもよい。
【００４５】
図１に示される発振回路２００として実施形態１に従う発振回路２０２を用いることによって、論理回路１００を構成するトランジスタのＨＣＩ劣化を高感度に検出することができる。
【００４６】
さらに、実施形態１に従う発振回路２０２を用いた検出回路１０は、２端子測定でＨＣＩ劣化を検出できるため、製品への実装およびフィールドでの測定が容易である。加えて、実施形態１に従う発振回路２０２を用いた検出回路１０は、昇圧回路を用いる構成ではないため、消費電力を抑え、かつ、論理回路１００の実動作を実現することができる。
【００４７】
次に、図７を参照して実施形態１の変形例について説明する。図７は、実施形態１の変形例に従う発振回路の構成例を示す図である。図７を参照して、発振回路２０３は、ＮＡＮＤゲート１０と、インバータＧ３１，Ｇ３３，・・・Ｇ３ｎ−１と、少なくとも１つのインバータを含む複数個の論理ゲートが並列に接続された論理ゲート群Ｒ３２，Ｒ３４・・・Ｒ３ｎとを備える。
【００４８】
論理ゲート群Ｒ３２は、ｍ個のインバータが並列に接続される。論理ゲート群Ｒ３４は、インバータＧ３４１および複数個の４入力ＮＡＮＤゲートＮ３４２，・・・Ｎ３４ｋが並列に接続され、合計ｋ個の論理ゲートを備える。４入力ＮＡＮＤゲートＮ３４２，・・・Ｎ３４ｋの３つの入力端子には、前段のインバータからの出力が入力される。残り１つの入力端子は、制御回路５００から出力される制御信号Ｓｉｇが入力される。
【００４９】
本実施形態において、論理ゲート群Ｒ３４を構成する４入力ＮＡＮＤゲートＮ３４２，・・・Ｎ３４ｋは、出力側が開放されている。これらのＮＡＮＤゲートを並列に接続する理由は、論理ゲート群Ｒ３４の合計容量を大きくすることが目的である。したがって、これらのＮＡＮＤゲートの出力側は、開放されていてもよいし、後段のインバータＧ３５に接続されていてもよい。
【００５０】
なお、これらのＮＡＮＤゲートの出力側が後段のＧ３５に接続されている場合は、各ＮＡＮＤゲートＮ３４２，・・・Ｎ３４ｋは、制御回路５００から出力されるＨｉｇｈの制御信号Ｓｉｇが入力される。
【００５１】
論理ゲート群Ｒ３２を構成する各インバータＧ３２１，Ｇ３２２・・・Ｇ３２ｎの出力は１つのインバータＧ３３に接続される。したがって、論理ゲート群Ｒ３２を構成する各インバータのファンアウト数は１である。「ファンアウト数」とは、論理ゲートの出力が接続される論理ゲートの個数をいう。インバータＧ３３の出力は論理ゲート群Ｒ３４を構成するｋ個の論理ゲートに接続されるため、インバータＧ３３のファンアウト数はｋである。
【００５２】
論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎの容量は、並列に接続される論理ゲートの数に比例して増える。論理ゲートの駆動力は当該論理ゲートを構成するトランジスタの容量に比例する。したがって、インバータＧ３１，Ｇ３３，・・・Ｇｎ３−１は、駆動力の小さいインバータに相当する。一方、インバータを含む論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎは、駆動力の大きいインバータに相当する。
【００５３】
したがって、駆動力の異なる論理ゲートを交互に配置する発振回路２０２に代えて、ファンアウト数が異なる論理ゲートを交互に配置する発振回路２０３を用いても、発振回路２０２と同等の効果が得られる。
【００５４】
発振回路２０３において、ファンアウト数が異なる論理ゲートが交互に配置されているが、発振回路２０３の構成は図示された構成に限られない。少なくとも発振回路２０３の一部に、ファンアウト数が多いインバータの前段と後段とにファンアウト数が小さい論理ゲート群が配置される構成を含んでいればよい。したがって、論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎに含まれるインバータのファンアウト数は１でなくとも、インバータＧ３１，Ｇ３３，・・・Ｇ３ｎ−１のファンアウト数より少なければよい。
【００５５】
また、論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎに並列に接続されるインバータの数は同じでもよいし、異なってもよい。各論理ゲート群を構成する各論理ゲートの駆動力は同じでもよいし、異なってもよい。
【００５６】
好ましくは、各論理ゲート群を構成する各論理ゲートは、インバータＧ３１，Ｇ３３・・・Ｇ３ｎ−１よりも駆動力を大きい。その理由は、論理ゲート群と前段および後段のインバータとの駆動力比をより大きくすることができるためである。その結果、駆動力が小さいインバータのスイッチング動作毎のＨＣＩ劣化が大きくなる。
【００５７】
本実施形態では、当該駆動力比を大きくするために、インバータＧ３４１，・・・Ｇ３４ｎのように、インバータＧ３１，Ｇ３３・・・Ｇ３ｎ−１よりも駆動力を大きいインバータを用いている。また、駆動力比を大きくするために、４入力のＮＡＮＤゲートを用いている。その理由は、入力数の多いＮＡＮＤゲートは入力数の少ないＮＡＮＤゲートに比べて、面積に対する容量（駆動力）が大きいためである。したがって、駆動力比を大きくするためには、２入力のＮＡＮＤゲートよりも３入力以上のＮＡＮＤゲートを用いることが好ましい。
【００５８】
別の局面において、ＮＡＮＤゲートではなくＮＯＲゲートを用いても同等の効果を得ることができる。なお、ＮＯＲゲートを用いる場合、ＮＯＲゲートの少なくとも１つの入力端子は、制御回路５００から出力されるＬｏｗの制御信号Ｓｉｇが入力される。
【００５９】
図８は、論理ゲートの駆動力比およびファンアウト数比に対するホットキャリア寿命を説明する図である。
【００６０】
駆動力比とは、図５に示される発振回路２０２において、インバータＧ２１，Ｇ２３，・・・Ｇ２ｎ−１の駆動力に対するインバータＧ２２，Ｇ２４，・・・Ｇ２ｎの駆動力の比率をいう。ファンアウト数比とは、図７に示される発振回路２０３において、Ｇ３１，Ｇ３３，・・・Ｇ３ｎ−１の出力が接続される論理ゲートの数をいう。ホットキャリア寿命とは、トランジスタのＨＣＩ劣化が所定量に達する時間のことをいう。本実施例において、所定量とは、たとえば、発振回路の発振周波数が初期値より１％低下することをいう。図８では、縦軸にホットキャリア寿命をログスケールでプロットする。
【００６１】
駆動力比が増えるほど、またはファンアウト数比が増えるほどホットキャリア寿命は短くなる。従来の発振回路２０１を用いた場合のホットキャリア寿命を１とすると、駆動力比を４倍に、またはファンアウト数比を４倍にすることによって、ホットキャリア寿命は１／ｋ倍となる。したがって、駆動力比を増やすこと、およびファンアウト数比を増やすことによって、発振回路を構成するトランジスタのＨＣＩ劣化に対する感度を高めることができる。
【００６２】
［実施形態２］
図９は、実施形態２に従う発振回路の構成例を示す図である。図９を参照して、発振回路２０４では、ＮＡＮＤゲート１０と、駆動力の小さいインバータＧ４１，Ｇ４３，Ｇ４４，・・・Ｇ４ｎ−１と、駆動力の大きいインバータＧ４２，Ｇ４５，・・・Ｇ４ｎとを備える。図９に示されるように、発振回路２０４では、駆動力の小さい２つのインバータと駆動力の大きい１つのインバータとから構成される組み合わせを繰り返し配置される。
【００６３】
図１０は、図９に示す発振回路の各ノード電圧の経時変化を説明する図である。ノード電圧Ｖ４３，Ｖ４５は、それぞれ図６におけるノード電圧Ｖ２３，Ｖ２４と同じなので、その詳細については説明は繰り返さない。
【００６４】
時刻Ｔ４１において、ノード電圧Ｖ４４は、０（Ｌｏｗ）からＶ４４＿ＭＡＸ（Ｈｉｇｈ）に立ち上がりはじめる。所定時間経過後、時刻Ｔ４４において、ノード電圧Ｖ４４は、ＨｉｈｇからＬｏｗに立ち下がりはじめる。
【００６５】
論理ゲートを構成するトランジスタの特性として、論理ゲートの出力側のノード電圧は、入力側のノード電圧の影響を受ける、という点がある。たとえば、論理ゲートの入力側のノード電圧の時間変化（傾き）が緩やかである場合、出力側のノード電圧の傾きもやや緩やかとなる。
【００６６】
インバータＧ４２において、出力側のノード電圧Ｖ４３の傾きは従来の発振回路２０１のノード電圧の傾きよりも急である。しかし、インバータＧ４２の入力側のノード電圧Ｖ４２の傾きが緩勾配であるため、ノード電圧Ｖ４３の傾きは、やや緩やかとなっている。
【００６７】
インバータＧ４３において、入力側のノード電圧Ｖ４３の傾きは急である。さらに、後段のインバータＧ４４は駆動力（容量）が小さいため、インバータＧ４３の出力側のノード電圧Ｖ４４の傾きも急となる。出力側のノード電圧Ｖ４４は、傾きが急である入力側のノード電圧Ｖ４３の影響を受ける。したがって、ノード電圧Ｖ４４の傾きはノード電圧Ｖ４３の傾きよりも急となる。
【００６８】
時刻Ｔ４２〜Ｔ４３において、インバータＧ４４の入力側のノード電圧は、最大値のＶ４４＿ＭＡＸである。さらに、インバータＧ４４の出力側のノード電圧も、最大値のＶ４５＿ＭＡＸである。したがって、時刻Ｔ４２〜Ｔ４３において、インバータＧ４４を構成するトランジスタのＨＣＩ劣化は最大となる。したがって、時刻Ｔ４２〜Ｔ４３において、インバータＧ４４のＨＣＩ劣化は、対応する実施形態１の時刻Ｔ２２〜Ｔ２３におけるインバータＧ２３のＨＣＩ劣化よりも大きい。
【００６９】
図１０において、２つの駆動力の小さいインバータと１つの駆動力の大きいインバータとから構成される組み合わせが、繰り返し配置されるが、発振回路２０４の構成は、これに限定されない。具体的には、発振回路２０４は、少なくとも一部に、一段目に駆動力の大きいインバータ、二，三段目に駆動力の小さいインバータ、四段目に駆動力の大きいインバータの順で配置される構成（以下、実施形態２に従う構成とも称する）を含んでいればよい。
【００７０】
発振回路２０４は、実施形態２に従う構成を含むことによって、当該構成の三段目に配置されるインバータ（たとえばインバータＧ４３）のスイッチング動作毎（時間領域Ｃ）のＨＣＩ劣化は、実施形態１に従うインバータのＨＣＩ劣化よりも大きくなる。
【００７１】
発振回路２０４において、インバータＧ４１，Ｇ４３，Ｇ４４，・・・Ｇ４ｎ−１の各駆動力は、同じであってもよいし、異なっていてもよい。同様にインバータＧ４２，Ｇ４５，・・・Ｇ４ｎの各駆動力は、同じであってもよいし、異なっていてもよい。ただし、実施形態２に従う構成の二段目のインバータ（たとえばインバータＧ４３）の駆動力は、当該構成の三段目のインバータ（たとえばインバータＧ４４）の駆動力以上とする。
【００７２】
別の局面において、駆動力の大きいインバータＧ４２，Ｇ４５，・・・Ｇ４ｎに代えて、図７に示されるようなインバータを含む論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎを用いてもよい。
【００７３】
図１に示される発振回路２００として、実施形態２に従う発振回路２０４を用いることによって、論理回路１００を構成するトランジスタのＨＣＩ劣化をより高感度に検出することができる。
【００７４】
さらに、実施形態２に従う発振回路２０４を用いた検出回路１０は、２端子測定でＨＣＩ劣化を検出できるため製品への実装およびフィールドでの測定が容易である。加えて、実施形態２に従う発振回路２０４を用いた検出回路１０は、昇圧回路を用いる構成ではないため、消費電力を抑え、かつ、論理回路１００の実動作を実現することができる。
【００７５】
［実施形態３］
図１１は、実施形態３に従う発振回路の構成例を示す図である。図１１を参照して、発振回路２０５は、図５に示される発振回路２０２にセレクタＳ０を追加した発振回路である。その他の部分については発振回路２０２と同じであるので、同じ部分の説明は繰り返さない。
【００７６】
図１１に示されるように、セレクタＳ０の一方の入力には、最終段のインバータＧ２ｎの出力であるノードＬ１が接続される。セレクタＳ０の他方の入力には、中間段のインバータＧ２４とＧ２５とを接続するノードＬ２が接続される。セレクタＳ０は、制御回路５００から入力される制御信号ｆｓｅｌ０に基づいて、ノードＬ１，Ｌ２のいずれか一方の入力を選択する。
【００７７】
セレクタＳ０がノードＬ２を選択した場合、発振回路２０５は、ＮＡＮＤゲート１０およびインバータＧ２１〜Ｇ２４を用いて発振する。セレクタＳ０がノードＬ２を選択した場合は、セレクタＳ０がノードＬ１を選択した場合に比べて発振に用いる論理ゲートの数が少なくなる。リングオシレータ型発振回路の発振周期は、発振する各論理ゲートの遅延時間と、発振する論理ゲートの段数とに応じて定まる。よって、セレクタＳ０がノードＬ２を選択した場合は、合計の遅延時間が短くなるため、発振回路は高速に発振する。したがって、各インバータの単位時間あたりのスイッチング回数が増えるため、発振回路２０５のＨＣＩ劣化に対する感度は、発振に用いる論理ゲートの数が少ない方が高くなる。
【００７８】
なお、セレクタＳ０がノードＬ２を選択した場合、後段のインバータＧ２５〜Ｇ２ｎは、インバータＧ２１〜Ｇ２４と同じ周波数でスイッチング動作を行うため、インバータＧ２１〜Ｇ２４と同様にＨＣＩ劣化を生じる。
【００７９】
本例では、インバータＧ２４とＧ２５とを接続するノードＬ２がセレクタＳ０の入力に接続されているが、このような構成に限られない。発振回路２０５は、発振に用いるインバータの中に、ＨＣＩ劣化が大きいインバータ（たとえば、実施形態１では駆動力の大きいインバータに挟まれた駆動力の小さいインバータ）を少なくとも１つ含んでいればよい。
【００８０】
一方で、発振回路２０５を構成する各インバータのＨＣＩ劣化は、駆動力が等しいインバータ間であってもばらつく。したがって、発振回路２０５のＨＣＩ劣化を検出する場合、発振に用いるインバータの数が多いほど、発振回路２０５は、各インバータ間のＨＣＩ劣化ばらつきの影響を抑えることができる。よって、発振回路２０５のＨＣＩ劣化を検出する場合、セレクタＳ０はノードＬ１を選択し、発振回路２０５は、発振回路２０５を構成する全ての論理ゲートを用いて発振する。
【００８１】
上記のように、発振段数を調整可能な構成を有する発振回路は、ストレス印加モードとＨＣＩ劣化検出モードとを切り替えることができる。ストレス印加モードとは、短段数発振によってＨＣＩ劣化感度を高めるモードのことをいう。ＨＣＩ劣化検出モードとは、長段数発振によってＨＣＩ劣化ばらつきの影響を抑えてＨＣＩ劣化を検出するモードをいう。
【００８２】
本例では発振回路２０５として、発振回路２０２がセレクタを備える構成を示しているが、他の局面において、発振回路２０３，発振回路２０４がセレクタを備え、発振回路２０３，発振回路２０４が発振段数を調整可能な構成にしてもよい。
【００８３】
実施形態３に従う発振回路は、ＨＣＩ劣化を加速させるときは、ストレス印加モードに設定され、ＨＣＩ劣化を検出するときは、ＨＣＩ劣化検出モードに設定される。当該構成によれば、実施形態３に従う発振回路のＨＣＩ劣化に対する感度は高くなり、かつＨＣＩ劣化の検出結果のばらつきを抑えることができる。
【００８４】
図１２は、実施形態３の変形例に従う発振回路の構成例を示す図である。図１２を参照して、発振回路２０６は、ＮＡＮＤゲート１１，１２，・・・１ｎと、セレクタＳ１，Ｓ２，・・・Ｓｎと、インバータ群ｇ１，ｇ２，・・・ｇｎとを備える。各インバータ群では、駆動力の小さいインバータＧ２１と駆動力の大きいインバータＧ２２とが交互に配置される。
【００８５】
セレクタＳ１の一方の入力は、インバータ群ｇ１の最終段のインバータの出力ノードに接続される。セレクタＳ１の他方の入力は、インバータ群ｇｎの最終段のインバータの出力ノードに接続される。
【００８６】
セレクタＳ２，・・・Ｓｎの一方の入力は、それぞれＮＡＮＤゲート１２１３、・・・１ｎの出力ノードに接続される。セレクタＳ２，・・・Ｓｎの他方の入力は、それぞれ前段のインバータ群ｇ１，・・・ｇｎ−１の最終段のインバータの出力ノードに接続される。
【００８７】
発振回路２０６のストレス印加モードにおいて、セレクタＳ１，Ｓ２，・・・Ｓｎは、制御回路５００から入力される制御信号ｆｓｅｌ１，ｆｓｅｌ２，・・・ｆｓｅｌｎによって、それぞれノードＬ１２，Ｌ２２，・・・Ｌｎ２を選択する。ストレス印加モードにおいて、発振回路２０６は、ＮＡＮＤゲート１１およびインバータ群ｇ１と、各インバータ群ｇ２，・・・ｇｎとがそれぞれ独立して発振する。ストレス印加モード時における発振回路２０６がカウンタ３００に出力する発振周波数は、インバータ群ｇｎの発振周波数と等しくなる。
【００８８】
発振回路２０６のＨＣＩ劣化検出モードにおいて、セレクタＳ１，Ｓ２，・・・Ｓｎは、それぞれ、制御回路５００から入力される制御信号ｆｓｅｌ１，ｆｓｅｌ２，・・・ｆｓｅｌｎによってノードＬ１１，Ｌ２１，・・・Ｌｎ１を選択する。ＨＣＩ劣化検出モードにおいて、発振回路２０６は、全てのインバータ群，およびＮＡＮＤ１１を用いて発振する。
【００８９】
なお、制御信号ｆｓｅｌ１，ｆｓｅｌ２，・・・ｆｓｅｌｎは、全て共通の信号であって、制御回路５００から出力される１つの信号であってもよい。
【００９０】
上記のように、発振回路は、発振段数を調整可能な構成にすることによって、ストレス印加モードとＨＣＩ劣化検出モードとを切り替えることができる。
【００９１】
本例では発振回路２０６の各インバータ群ｇ１，ｇ２，・・・ｇｎの構成として、発振回路２０２に示されるインバータの配置構成が示されているが、インバータ配置構成はこれに限られない。発振回路２０３または発振回路２０４に示されるインバータの配置構成が用いられてもよい。
【００９２】
別の局面において、駆動力の大きいインバータＧ２２に代えて、図７に示されるようなインバータを含む論理ゲート群Ｒ３２，Ｒ３４，・・・Ｒ３ｎを用いてもよい。
【００９３】
実施形態３の変形例に従う発振回路は、ＨＣＩ劣化を加速させるときはストレス印加モードに設定され、ＨＣＩ劣化を検出するときはＨＣＩ劣化検出モードに設定される。当該構成によれば、発振回路のＨＣＩ劣化に対する感度が高くなり、かつＨＣＩ劣化の検出結果のばらつきを抑えることができる。
【００９４】
図１に示される発振回路２００として、実施形態３に従う発振回路２０５または発振回路２０６を用いることによって、論理回路１００を構成するトランジスタのＨＣＩ劣化を高感度、かつ高精度に検出することができる。
【００９５】
さらに、実施形態３に従う発振回路２０５または発振回路２０６を用いた検出回路１０は、２端子測定でＨＣＩ劣化を検出できるため実製品への実装およびフィールドでの測定が容易である。加えて、実施形態２に従う発振回路２０５または発振回路２０６を用いた検出回路１０は、昇圧回路を用いないため、消費電力を抑え、かつ、論理回路１００の実動作を実現することができる。
【００９６】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明者は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９７】
１  半導体装置、１０  検出回路、１００  論理回路、２００，２０１，２０２，２０３，２０４，２０５，２０６  発振回路、３００  カウンタ、４００  比較器、５００  制御回路、Ｇ  インバータ、Ｒ  論理ゲート群、ｇ  インバータ群、Ｓ  セレクタ。
【図１】
0006545564.tif 000002
【図２】
0006545564.tif 000003
【図３】
0006545564.tif 000004
【図４】
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【図５】
0006545564.tif 000006
【図６】
0006545564.tif 000007
【図７】
0006545564.tif 000008
【図８】
0006545564.tif 000009
【図９】
0006545564.tif 000010
【図１０】
0006545564.tif 000011
【図１１】
0006545564.tif 000012
【図１２】
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