(57)【特許請求の範囲】
【請求項１】
外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、
前記セル部に形成された第２導電型領域と、
前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングとを含み、
前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有し、互いに隣り合う前記第１リングの間に、前記外側に延びる拡散領域を有していない一定幅の第２リングを有する、半導体装置。
【請求項２】
外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、
前記セル部に形成された第２導電型領域と、
前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングとを含み、
前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有し、
前記複数のガードリングは、２５本以上のガードリングで構成されており、
前記複数のガードリングは、外側に向かって、２本または３本の前記第１リングおきに、前記外側に延びる拡散領域を有していない一定幅の第２リングを有する、半導体装置。
【請求項３】
外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、
前記セル部に形成された第２導電型領域と、
前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングとを含み、
前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有し、
前記複数のガードリングは、２５本以上のガードリングで構成されており、
前記ガードリングの比抵抗が、１．７５Ω・ｃｍ〜１．８５Ω・ｃｍである、半導体装置。
【請求項４】
外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、
前記セル部に形成された第２導電型領域と、
前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングとを含み、
前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有し、
前記複数のガードリングは、２５本以上のガードリングで構成されており、
前記ガードリングの不純物濃度が、７．４×１０１５ｃｍ−３〜８．２×１０１５ｃｍ−３である、半導体装置。
【請求項５】
前記ガードリングの比抵抗が、１．７５Ω・ｃｍ〜１．８５Ω・ｃｍである、請求項２に記載の半導体装置。
【請求項６】
前記ガードリングの不純物濃度が、７．４×１０１５ｃｍ−３〜８．２×１０１５ｃｍ−３である、請求項２、３または５に記載の半導体装置。
【請求項７】
外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、
前記セル部に形成された第２導電型領域と、
前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングと、
前記半導体層上に形成された絶縁膜と、
前記絶縁膜を介して前記複数のガードリングに対向するフィールドプレートとを含み、
前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有し、前記フィールドプレートの直下に、前記外側に延びる拡散領域を有していない一定幅の第２リングを有する、半導体装置。
【請求項８】
前記フィールドプレートの直下の前記複数のガードリングの全てが、前記第２リングで構成されている、請求項７に記載の半導体装置。
【請求項９】
前記複数のガードリングは、前記フィールドプレートの外側端部よりも外側の５本以内に、前記第２リングを少なくとも一つ有する、請求項７または８に記載の半導体装置。
【請求項１０】
前記セル部の第２導電型領域は、スーパージャンクション構造を構成するセル側コラムを含み、
前記ガードリングは、前記セル側コラムとほぼ同じ深さを有する外周側コラムで構成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記セル側コラムおよび前記外周側コラムは、それぞれ、当該コラムの外形を示すディープトレンチと、当該ディープトレンチ内の第２導電型埋め込み層とを含む、請求項１０に記載の半導体装置。
【請求項１２】
前記第２導電型埋め込み層は、前記ディープトレンチの内面に沿って形成された外側層と、当該外側層の内側に埋め込まれ、前記外側層よりも小さい比抵抗を有する内側層とを含む、請求項１１に記載の半導体装置。
【請求項１３】
前記拡散領域の延出幅は、隣り合う前記ガードリング間の距離の０．２倍〜０．６倍である、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記外側に延びる拡散領域は、前記ガードリングにおける当該拡散領域の下方の領域よりも高い不純物濃度を有している、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数のガードリングよりも外側において前記半導体層に電気的に接続された等電位リングをさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体層がｎ型半導体層であり、前記ガードリングがｐ型ガードリングである、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体層がシリコンからなる、請求項１〜１６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガードリングを備える半導体装置に関する。
【背景技術】
【０００２】
ガードリングを備える半導体装置として、たとえば、特許文献１のものが公知である。特許文献１の半導体装置は、素子活性部および素子周縁部を有する半導体基板と、素子活性部の表面に形成されたｐ型ベース領域と、ｐ型ベース領域内に形成されたｎ型ソース領域と、素子周縁部の表面に形成されたｐ型ガードリングとを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３８０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造プロセスの効率化の観点から、通常、ガードリングは、基板内の同一導電型の不純物領域（特許文献１では、ｐ型ベース領域）と同一の工程で形成される。そのため、ガードリングの不純物濃度等の特性が、セル部の不純物領域の特性に制約される。したがって、たとえガードリングが存在していても、外周部における空乏層の伸び方をコントロールすることが難しい。
【０００５】
そこで、本発明の一実施形態は、外周部での空乏層の伸び方を自由にコントロールでき、外周部の耐圧を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、外周部および当該外周部の内側のセル部を含む第１導電型の半導体層と、前記セル部に形成された第２導電型領域と、前記外周部に複数形成され、前記セル部の第２導電型領域とほぼ同じ深さを有する第２導電型のガードリングとを含み、前記複数のガードリングは、外側に延びる拡散領域を上部に有する第１リングを少なくとも一つ有する、半導体装置を提供する。
【０００７】
この構成によれば、第１リングによって、半導体層の端面側へ向かう空乏層の伸びを促進することができる。したがって、複数のガードリングとして、第１リングを適宜の位置に配置することによって、空乏層の伸び方を自由にコントロールすることができる。これにより、外周部の耐圧が向上するように、端面側への空乏層の伸び量を適切に設計することができる。
【０００８】
本発明の一実施形態では、前記セル部の第２導電型領域は、スーパージャンクション構造を構成するセル側コラムを含み、前記ガードリングは、前記セル側コラムとほぼ同じ深さを有する外周側コラムで構成されている。
スーパージャンクション構造によってセル部の耐圧を高めながら、外周部の耐圧を向上させることもできる。これにより、信頼性の高い高耐圧素子を提供することができる。
【０００９】
本発明の一実施形態では、前記セル側コラムおよび前記外周側コラムは、それぞれ、当該コラムの外形を示すディープトレンチと、当該ディープトレンチ内の第２導電型埋め込み層とを含む。
本発明の一実施形態では、前記第２導電型埋め込み層は、前記ディープトレンチの内面に沿って形成された外側層と、当該外側層の内側に埋め込まれ、前記外側層よりも小さい比抵抗を有する内側層とを含む。
【００１０】
本発明の一実施形態では、前記拡散領域の延出幅は、隣り合う前記ガードリング間の距離の０．２倍〜０．６倍である。
本発明の一実施形態では、前記複数のガードリングは、互いに隣り合う前記第１リングの間に、前記外側に延びる拡散領域を有していない一定幅の第２リングを有している。
この構成によれば、第２リングの形成領域に、第１リングの形成領域に比べて電界を集中させることができる。これにより、外周部の終端に至るまでに消費しきれなかった電界を当該終端で一気に消費するのではなく、第２リングを適宜の位置に配置することによって、外周部全体で電界強度を分担することができる。その結果、外周部の終端に大きな電界が集中することを防止することができる。
【００１１】
本発明の一実施形態では、前記複数のガードリングは、最も外側のガードリングとして、前記第２リングを有している。
本発明の一実施形態では、前記複数のガードリングは、２５本以上のガードリングで構成されている。
本発明の一実施形態では、前記複数のガードリングは、外側に向かって、２本または３本の前記第１リングおきに、前記外側に延びる拡散領域を有していない一定幅の第２リングを有している。
【００１２】
本発明の一実施形態では、前記ガードリングの比抵抗が、１．７５Ω・ｃｍ〜１．８５Ω・ｃｍである。
ガードリングの比抵抗が上記の範囲であれば、外周部の耐圧を一層向上させることができる。
本発明の一実施形態では、前記ガードリングの不純物濃度が、７．４×１０１５ｃｍ−３〜８．２×１０１５ｃｍ−３である。
【００１３】
本発明の一実施形態は、前記半導体層上に形成された絶縁膜と、前記絶縁膜を介して前記複数のガードリングに対向するフィールドプレートとをさらに含み、前記複数のガードリングは、前記フィールドプレートの直下に、前記外側に延びる拡散領域を有していない一定幅の第２リングを有している。
本発明の一実施形態では、前記フィールドプレートの直下の前記複数のガードリングの全てが、前記第２リングで構成されている。
【００１４】
本発明の一実施形態では、前記複数のガードリングは、前記フィールドプレートの外側端部よりも外側の５本以内に、前記第２リングを少なくとも一つ有している。
本発明の一実施形態では、前記外側に延びる拡散領域は、前記ガードリングにおける当該拡散領域の下方の領域よりも高い不純物濃度を有している。
本発明の一実施形態は、前記複数のガードリングよりも外側において前記半導体層に電気的に接続された等電位リングをさらに含む。
【００１５】
本発明の一実施形態では、前記半導体層がｎ型半導体層であり、前記ガードリングがｐ型ガードリングである。
本発明の一実施形態では、前記半導体層がシリコンからなる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、前記半導体装置のセル部の要部拡大図である。
【図３】図３は、前記セル部の断面図（図２のIII−III線断面図）である。
【図４】図４は、前記半導体装置の外周部の要部拡大図である。
【図５】図５は、前記外周部の断面図（図４のV−V線断面図）である。
【図６】図６は、外周側コラムの形状を説明する。
【図７】図７Ａおよび図７Ｂは、前記外周側コラムの比抵抗の分布を説明する。
【図８】図８は、外周部の比抵抗と耐圧との関係を示すグラフである。
【図９】図９は、シミュレーションの条件（外周側コラムの組み合わせ）を示す表である。
【図１０】図１０は、前記シミュレーションの結果を説明する。
【図１１】図１１は、前記シミュレーションの結果を説明する。
【図１２】図１２は、前記シミュレーションの結果を説明する。
【図１３】図１３は、前記シミュレーションの結果を説明する。
【図１４】図１４は、図１３のシミュレーション結果に基づく電界プロファイルである。
【図１５】図１５は、前記シミュレーションの結果を説明する。
【図１６】図１６は、図１５のシミュレーション結果に基づく電界プロファイルである。
【図１７】図１７は、前記シミュレーションの結果を説明する。
【図１８】図１８は、図１７のシミュレーション結果に基づく電界プロファイルである。
【図１９】図１９は、図１３および図１７のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【図２０】図２０は、拡散形状の大きさとポテンシャル低下との関係を示すグラフである。
【図２１】図２１は、シミュレーションの条件（外周側コラムの組み合わせ）を示す表である。
【図２２】図２２は、前記シミュレーションの結果を説明する。
【図２３】図２３は、前記シミュレーションの結果を説明する。
【図２４】図２４は、前記シミュレーションの結果を説明する。
【図２５】図２５は、前記シミュレーションの結果を説明する。
【図２６】図２６は、前記シミュレーションの結果を説明する。
【図２７】図２７は、図２２〜図２６のシミュレーション結果に基づいてまとめた表である。
【図２８】図２８は、図２２〜図２６のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【図２９】図２９は、図２２のシミュレーションにおける比抵抗と耐圧との関係を示すグラフである。
【図３０】図３０は、図２２のシミュレーションにおける比抵抗と耐圧との関係を示す表である。
【図３１】図３１は、図２２のシミュレーションの各不純物濃度に対するポテンシャル低下のプロファイルである。
【図３２】図３２は、シミュレーションの条件（外周側コラムの組み合わせ）を示す表である。
【図３３】図３３は、前記シミュレーションの結果を説明する。
【図３４】図３４は、前記シミュレーションの結果を説明する。
【図３５】図３５は、前記シミュレーションの結果を説明する。
【図３６】図３６は、前記シミュレーションの結果を説明する。
【図３７】図３７は、図３３〜図３６のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【図３８】図３８は、前記シミュレーションの結果を説明する。
【図３９】図３９は、図３３および図３８のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【図４０】図４０は、前記シミュレーションの結果を説明する。
【図４１】図４１は、前記シミュレーションの結果を説明する。
【図４２】図４２は、前記シミュレーションの結果を説明する。
【図４３】図４３は、図３３、図３８および図４０〜図４２のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【図４４】図４４は、前記シミュレーションにおける不純物濃度と耐圧との関係を示すグラフである。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、たとえば、平面視正方形のチップ状である。半導体装置１の表面には、セル部２およびセル部２を取り囲む外周部３が設定されている。セル部２のほぼ全域を覆うように、ソースパッド４が設けられている。図１において、ソースパッド４に示された破線は、ボンディングワイヤ等の接続部材が接続される領域５である。
【００１８】
ソースパッド４の中央のやや周縁よりには、ソースパッド４と電気的に絶縁されたゲートパッド６が配置されている。ゲートパッド６には、ゲートフィンガー７が一体的に接続されている。ゲートフィンガー７は、セル部２の中央領域を取り囲むようにセル部２の周縁に沿って形成されている。ゲートフィンガー７は、セル部２の周縁から中央領域に向かって延びるライン状の複数の分岐部８を含む。複数の分岐部８の１つに、ゲートパッド６が接続されている。なお、分岐部８は、１つだけであってもよいし、なくてもよい。
【００１９】
ゲートフィンガー７を取り囲むようにフィールドプレート９が形成され、さらに、このフィールドプレート９を取り囲むように等電位リング１０が形成されている。フィールドプレート９および等電位リング１０は、いずれも無端環状に形成されている。
ソースパッド４、ゲートパッド６、ゲートフィンガー７、フィールドプレート９および等電位リング１０は、互いに同一の層に配置された電極膜からなる。当該電極膜は、たとえば、アルミニウムその他の金属からなる。
【００２０】
図２は、半導体装置１のセル部２の要部拡大図である。図３は、セル部２の断面図（図２のIII−III線断面図）である。
半導体装置１は、この実施形態では、スーパージャンクション構造を有するｎチャンネル型ＭＩＳＦＥＴである。より具体的には、半導体装置１は、ｎ＋型ドレイン層１１と、ｎ型ベース層１２と、本発明のセル側コラムの一例としてのｐ型コラム層１３と、ｐ型ベース層１４と、ｎ＋型ソース層１５と、ｐ＋型ベースコンタクト層１６と、ゲートトレンチ１７と、ゲート絶縁膜１８と、ゲート電極１９と、ドレイン電極２０とを含む。ゲート電極１９上には、層間絶縁膜２１が配置され、層間絶縁膜２１上にソースパッド４が配置されている。
【００２１】
ｎ＋型ドレイン層１１は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）などを用いることができる。
ｎ型ベース層１２は、ｎ型不純物がドープされた半導体層である。より具体的には、ｎ型不純物をドープしながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。
【００２２】
ｐ型コラム層１３およびｐ型ベース層１４は、ｐ型不純物がドープされた半導体層である。ｐ型コラム層１３は、より具体的には、ｎ型ベース層１２に対してディープトレンチを形成し、そのディープトレンチにｐ型半導体層を埋め込むことによって形成されていてもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
【００２３】
ｐ型ベース層１４は、半導体装置１の平面視において周期的に離散配置された複数の領域において、ｎ型ベース層１２の表層部に選択的に形成されている。たとえば、図２に平面図を示すように、ｐ型ベース層１４がストライプ状に配置されていてもよい。また、矩形パターンのｐ型ベース層１４が千鳥格子状に配置されていてもよい。また、六角形パターンのｐ型ベース層１４が千鳥格子状に配置されていてもよい。個々のｐ型ベース層１４およびその周囲のｎ型ベース層１２を含む領域は、ゲートトレンチ１７で区画されることによってセル２２を形成している。すなわち、この半導体装置１は、平面視においてストライプ状に配列された多数（複数）のセル２２を有している。
【００２４】
ｐ型コラム層１３は、平面視において、各セル２２のｐ型ベース層１４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層１３は、平面視において、ｐ型ベース層１４のほぼ中央の領域において、たとえばｐ型ベース層１４と相似形（図２のレイアウトではストライプ状）に形成されている。ｐ型コラム層１３は、ｐ型ベース層１４に連なるように形成されており、ｎ型ベース層１２において、ｐ型ベース層１４よりも深い位置までｎ＋型ドレイン層１１に向かって延びている。すなわち、ｐ型コラム層１３は、図３に示す断面視においてほぼ柱状に形成されている。ｐ型コラム層１３の底面１３ａは、ｎ型ベース層１２の厚さ方向に関して、中央よりもｎ＋型ドレイン層１１に近い位置に配置されている。たとえば、ｐ型コラム層１３の深さは、３０μｍ〜６０μｍである。ｐ型コラム層１３の底面１３ａ（ｎ型ベース層１２との界面）は、前記厚さ方向に関して、ｎ型ベース層１２を挟んでｎ＋型ドレイン層１１の表面（図３における上面）に対向している。また、ｐ型コラム層１３の側面１３ｂ（ｎ型ベース層１２との界面）は、周囲の別のｐ型コラム層１３の側面１３ｂに対して、ｎ型ベース層１２を挟んで対向している。
【００２５】
ｎ＋型ソース層１５は、平面視において各セル２２のｐ型ベース層１４の表層部全体に形成されている。ｎ＋型ソース層１５は、ｐ型ベース層１４にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ゲートトレンチ１７の側面は、ｎ＋型ソース層１５、ｐ型ベース層１４およびｎ型ベース層１２によって形成されている。つまり、ゲートトレンチ１７の側面において、ｎ＋型ソース層１５、ｐ型ベース層１４およびｎ型ベース層１２は、互いに、上下に隣接している。これにより、ゲートトレンチ１７の側面領域において、ｎ＋型ソース層１５とｎ型ベース層１２との間には、ｐ型ベース層１４が介在し、この介在している側面領域がチャネル領域２３を提供する。
【００２６】
ｐ＋型ベースコンタクト層１６は、平面視において、ｐ型コラム層１３の直上の領域において、たとえばｐ型ベース層１４と相似形（図２のレイアウトではストライプ状）に形成されている。ｐ＋型ベースコンタクト層１６は、ｎ＋型ソース層１５を介して、ｐ型ベース層１４の途中の位置までｎ＋型ドレイン層１１に向かって延びている。ｐ＋型ベースコンタクト層１６は、ｐ型ベース層１４にｐ型不純物を選択的にイオン注入することによって形成されてもよい。ｐ型不純物の例は、前述のとおりである。
【００２７】
ゲート絶縁膜１８は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜１８は、ゲートトレンチ１７の内面を覆うように形成されている。ゲート絶縁膜１８は、一様な厚さであってもよいし、たとえば、ゲートトレンチ１７の底部上の部分のみが選択的に厚くてもよい。
【００２８】
ゲート電極１９は、ゲート絶縁膜１８を介してチャネル領域２３に対向するように形成されている。ゲート電極１９は、たとえば、不純物をドープして低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極１９は、ゲートトレンチ１７において、ゲート絶縁膜１８の内側に埋め込まれている。すなわち、ゲート電極１９は、ゲートトレンチ１７の側面に露出するｎ＋型ソース層１５、チャネル領域２３、およびｎ型ベース層１２に対向している。これにより、ゲート電極１９は、複数のセル２２を共通に制御するように形成されている。
【００２９】
層間絶縁膜２１は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜２１は、ゲート電極１９の上面を覆い、各セル２２のｎ＋型ソース層１５の中央領域にコンタクト孔２４を有するパターンで形成されている。
ソースパッド４は、層間絶縁膜２１の表面を覆い、かつ各セル２２のコンタクト孔２４に埋め込まれるように形成されている。これにより、ソースパッド４は、ｎ＋型ソース層１５にオーミック接続されている。したがって、ソースパッド４は、複数のセル２２に並列に接続されており、複数のセル２２に流れる全電流が流れるように構成されている。また、ソースパッド４は、コンタクト孔２４を介して各セル２２のｐ＋型ベースコンタクト層１６にオーミック接続されており、ｐ＋型ベースコンタクト層１６を介してｐ型ベース層１４の電位を安定化する。
【００３０】
ドレイン電極２０は、アルミニウムその他の金属からなる。ドレイン電極２０は、ｎ＋型ドレイン層１１の裏面（ｎ型ベース層１２とは反対側の表面。図３における下面）に形成されている。これにより、ドレイン電極２０は、複数のセル２２に並列に接続されており、複数のセル２２に流れる全電流が流れるように構成されている。
ドレイン電極２０を高電位側、ソースパッド４を低電位側として、ソースパッド４およびドレイン電極２０の間に直流電源を接続すると、ｐ型コラム層１３およびｐ型ベース層１４とｎ型ベース層１２とのｐｎ接合で構成される寄生ダイオードには逆バイアスが与えられる。このとき、ゲート電極１９に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極１９に閾値電圧以上の制御電圧を与えると、チャネル領域２３の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層１５とｎ型ベース層１２との間が導通する。すなわち、ソースパッド４から、ｎ＋型ソース層１５、チャネル領域２３の反転層、ｎ型ベース層１２、およびｎ＋型ドレイン層１１を順に通って、ドレイン電極２０に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
【００３１】
図４は、半導体装置１の外周部３の要部拡大図である。図５は、外周部３の断面図（図４のV−V線断面図）である。
半導体装置１は、外周部３において、ｐ型リサーフ層２５と、本発明のガードリングの一例としての外周側ｐ型コラム層２６と、端面側ｐ型層２７と、ゲートフィンガー７と、フィールドプレート９と、等電位リング１０とを含む。
【００３２】
ｐ型リサーフ層２５は、この実施形態では、平面視において、ｐ型コラム層１３に平行なストライプ状に形成されている。複数のｐ型リサーフ層２５は、その上部で互いに連なるように形成されており、その占有領域は、たとえば、ソースパッド４とフィールドプレート９との間に跨る。各ｐ型リサーフ層２５は、ｐ型コラム層１３と同一の工程で形成されるものであり、その深さも同じである。
【００３３】
外周側ｐ型コラム層２６は、この実施形態では、平面視において、セル部２を取り囲む無端環状に形成されたガードリングを構成している。外周側ｐ型コラム層２６の数は、たとえば、２５本以上、好ましくは、２５本〜４０本であってもよい。最内周の外周側ｐ型コラム層２６は、図４に示すように、複数のｐ型リサーフ層２５の端部に連なって形成されている。また、各外周側ｐ型コラム層２６も、ｐ型リサーフ層２５と同様に、ｐ型コラム層１３と同一の工程で形成されるものであり、その深さも同じである。すなわち、ｐ型リサーフ層２５および外周側ｐ型コラム層２６は、ｎ型ベース層１２に対してｐ型コラム層１３の深さを有するディープトレンチを形成し、そのディープトレンチにｐ型半導体層を埋め込むことによって形成されていてもよい。
【００３４】
端面側ｐ型層２７は、ｎ型ベース層１２の端面および表面に露出するように、ｎ型ベース層１２の表層部に形成されている。端面側ｐ型層２７は、ｐ型ベース層１４と同一の工程で形成されるものであり、その深さも同じである。その深さは、たとえば、１０μｍ〜２０μｍである。
ゲートフィンガー７は、複数のｐ型リサーフ層２５と対向するように、層間絶縁膜２１上に形成されている。この領域において、層間絶縁膜２１内には、たとえば低抵抗化したポリシリコンからなるゲート配線２８が設けられており、このゲート配線２８にゲートフィンガー７が接続されている。ゲート配線２８は、セル部２の所定の位置でゲート電極１９に連なっており、これにより、ゲートフィンガー７とゲート電極１９が電気的に接続されている。
【００３５】
フィールドプレート９は、層間絶縁膜２１に形成されたコンタクト孔２９を介して、ｐ型リサーフ層２５に接続されている。フィールドプレート９は、層間絶縁膜２１上において、当該コンタクトの位置から半導体装置１の端面側（外側）に引き出されている。フィールドプレート９の引き出し部３０は、層間絶縁膜２１を介して、複数の外周側ｐ型コラム層２６に対向している。
【００３６】
等電位リング１０は、層間絶縁膜２１に形成されたコンタクト孔３１を介して、端面側ｐ型層２７に接続されている。等電位リング１０は、層間絶縁膜２１上において、当該コンタクトの位置から半導体装置１の端面から離れる側（内側）に引き出されている。等電位リング１０の引き出し部３２に対向するように、層間絶縁膜２１内には、たとえば低抵抗化したポリシリコンからなる等電位リング電極３３が設けられており、この等電位リング電極３３に等電位リング１０が接続されている。等電位リング電極３３は、少なくとも最外周の外周側コラム層２６に対向している。
【００３７】
次に、図６を参照して、外周側ｐ型コラム層２６の詳細な説明を加える。図６は、外周側ｐ型コラム層２６の形状を説明するための図である。
外周側ｐ型コラム層２６は、第１リング３４および第２リング３５の二種類のガードリングを備えていてもよい。外周側ｐ型コラム層２６の全部が第１リング３４であってもよいし、互いに隣り合う第１リング３４の間に第２リング３５が設けられていてもよい。
【００３８】
第１リング３４は、深さ方向にほぼ一定幅のコラム（本体部）の上部に、半導体装置１の端面側（外側）に延びる拡散領域３６を有している。すなわち、第１リング３４の上部では、コラムの中心に対して片側（半導体装置１の端面側）のみに選択的に、拡散領域３６が延出されている。したがって、第１リング３４の内側側面は、外側側面と対称的に、図６に断面図を示すように、深さ方向に沿ってほぼ直線状になっている。外側に延びる拡散領域３６は、第１リング３４の周方向の全体に亘って無端環状に形成されていてもよいし、周方向の一部で選択的に形成されていない部分があってもよい。拡散領域３６の延出幅Ｗ１は、隣り合う外周側ｐ型コラム層２６間の距離Ｄ１（中心間距離）の０．２倍〜０．６倍であってもよい。この拡散領域３６は、前述のようにディープトレンチ形成工程および当該ディープトレンチへのｐ型層の埋め込み工程を行ってコラムを形成した後、所定パターンのマスクを介して、コラムの表層部にｐ型不純物を選択的にイオン注入することによって形成されてもよい。
【００３９】
第２リング３５は、深さ方向にほぼ一定幅のコラム（本体部）の上部に拡散領域４１を有しているが、その拡散領域４１が外側に延出されていない点以外は、第１リング３４と同じ構成である。したがって、第２リング３５では内側側面および外側側面が共に、図６に断面図を示すように、深さ方向に沿ってほぼ直線状になっている。拡散領域４１は、拡散領域３６と同一のイオン注入工程によって形成される。そして、この第２リング３５の構成は、セル部２のｐ型コラム層１３にも適用される。
【００４０】
また、第１リング３４および第２リング３５の埋め込み層（後述するｐ型埋め込み層３７に対応）を形成するときのｐ型不純物の不純物濃度は、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であり、好ましくは、５．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３であってもよい。この範囲の不純物濃度となるようにｐ型不純物を注入することによって、たとえば、ｐ型埋め込み層の比抵抗を１．７５Ω・ｃｍ〜１．８５Ω・ｃｍにすることができる。また、拡散領域３６，４１を形成するときの不純物濃度は、たとえば、１．０×１０１３ｃｍ−３〜１．０×１０１５ｃｍ−３であり、好ましくは、５．０×１０１３ｃｍ−３〜５．０×１０１４ｃｍ−３であってもよい。
【００４１】
次に、図７Ａおよび図７Ｂを参照して、ｐ型埋め込み層３７の比抵抗について説明を加える。図７Ａおよび図７Ｂは、外周側ｐ型コラム層２６の比抵抗の分布を説明するための図である。
前述のように、外周側ｐ型コラム層２６は、ディープトレンチ３８に埋め込まれたｐ型埋め込み層３７で構成されていてもよい。ｐ型埋め込み層３７は、図７Ａに示すように、ほぼ一様な比抵抗を有する層からなっていてもよいし、互いに異なる比抵抗を有する層からなっていてもよい。後者の一例は、図７Ｂで示されている。すなわち、ｐ型埋め込み層３７は、ディープトレンチ３８の内面に沿って形成された外側層３９と、当該外側層３９の内側に埋め込まれ、外側層３９よりも小さい比抵抗を有する内側層４０とを含んでいてもよい。好ましくは、外側層３９の比抵抗が、上記の１．７５Ω・ｃｍ〜１．８５Ω・ｃｍであってもよい。
【００４２】
以上、本発明の実施形態について説明してきたが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００４３】
また、前述の実施形態では、セル部２に形成された素子として、トレンチゲート構造ＭＩＳＦＥＴのみを図示したが、セル部２には、それ以外の素子（たとえば、プレーナゲート構造ＭＩＳＦＥＴ、ＩＧＢＴ、ダイオード等）が形成されていてもよい。
また、ｐ型コラム層１３、ｐ型リサーフ層２５および外周側ｐ型コラム層２６として、ディープトレンチ３８にｐ型埋め込み層３７を埋め込んで形成する例のみを図示したが（たとえば、図７Ａおよび図７Ｂ）、これらのコラム層は、多段エピタキシャル（マルチエピ）技術によって形成されていてもよい。
【００４４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【検証例】
【００４５】
次に、本発明をシミュレーションによる検証例に基づいて説明するが、本発明は下記の検証例によって限定されるものではない。なお、以下の検証例で参照する図では、図１〜図７Ｂで示した参照符号のうち、検証結果の説明に必要な参照符号のみを示し、その他については省略する。また、以下の説明において、「延出拡散領域」は、前述の拡散領域３６に対応し、「コラム」は、外周側ｐ型コラム層２６における深さ方向にほぼ一定幅の本体部（拡散領域３６の非延出部分を含む）に対応する。
＜比抵抗と耐圧との関係（１）＞
まず、外周側ｐ型コラム層２６の全てに第２リング３５を適用した構造について、比抵抗と耐圧との関係をシミュレーションした。シミュレーションによって得られた値の計算結果を図８に示す。
【００４６】
図８より、比抵抗ρ＝１．７５Ω・ｃｍで、外周部３の耐圧が高くなることが確認できた。また、このシミュレーション結果によると、外周部３の方がセル部２に比べて耐圧が低く、このシミュレーション構造では、外周部３で耐圧が律速されていることが予想される。しかしながら、外周部３のシミュレーションとセル部２のシミュレーションの精度が必ずしも一致しているわけではない。構造上の電界分布の複雑さに差がある等の要因によって、外周部３の耐圧がセル部２の耐圧よりも低くなる可能性が高いと考えられる。したがって、図８のグラフは、絶対値の比較ではなく、相対的な比較に用いることが好ましいと考えられる。
【００４７】
図８のシミュレーションでは、図７Ａに示した外周側ｐ型コラム層２６の構造を用いて計算したが、図７Ｂの構造を用いても計算をした。具体的には、外側層３９の比抵抗ρを１．７５Ω・ｃｍとし、内側層４０の比抵抗ρを１．６Ω・ｃｍとした。その結果、外周側ｐ型コラム層２６を２層にした図７Ｂの構造と、１層の図７Ａの構造とでは、耐圧にほとんど差がないことがわかった。これにより、外周部３における電界集中位置や空乏層の伸びは、コラム外側の濃度（ディープトレンチ３８の内面に接する部分）によって決定され、コラム内側の比抵抗と耐圧とは無関係であるという傾向が確認できた。そこで、次に示すように、外周側ｐ型コラム層２６に第１リング３４を導入した構造に対する電界分布についてのシミュレーションを行い、外周側ｐ型コラム層２６の全てに第２リング３５が適用された本項の構造に比べて外周部３の耐圧を向上できるかを検証した。
＜延出拡散領域の導入による効果の検証（１）＞
図９に、耐圧計算結果とその狙い、また、Ａ形状とＢ形状の組み合わせ表を示す。Ａ形状は、前述の第２リング３５の構成を示し、ＢおよびＣ形状は、第１リング３４の構成を示している。Ｂ形状およびＣ形状の違いは、延出拡散領域３６の延出幅Ｗ１である。Ｂ形状の幅Ｗ１が３．７５μｍであり（コラム間距離Ｄ１＝７．７μｍ）、Ｃ形状の幅Ｗ１が、さらにその半分の１．９３μｍである。なお、図９において、ディープトレンチの番号１〜３１は、それぞれ、半導体装置１の端面から１本目の外周側ｐ型コラム層２６、２本目、３本目・・・３１本目を示している。
【００４８】
図１０に示すように、Ｒｅｆ構造では、３１本あるディープトレンチ３８に対して、およそ半分の１３〜１４本目までしか空乏化しておらず、狭い範囲で電界強度を支えている状況であることが確認できた。電界強度を空間積分した値が耐圧に相当することから、ある空間での耐圧実力値に対して、積分範囲である空乏化領域は、より大きい方が全体の電界を小さくできる。つまり、空乏化領域を広く取れる方が、電界集中緩和には有利である。したがって、Ｒｅｆ構造は、半分以上無駄にしている未空乏化領域に空乏層を伸ばすような効果を期待しているものである。
【００４９】
しかしながら、図１１に示すように、３１本のディープトレンチ３８の全てにＢ形状を反映させると、空乏層が半導体装置１の終端まで伸び、結果として、終端コラムの表面部付近（破線Ｅ）でインパクトイオン化率が高くなり、Ｒｅｆ構造以下の耐圧値になってしまう。そこで、図９の構造（３）〜（５）に示すように、Ａ形状およびＢ形状の組み合わせによって、どのように電界が分布し、それに伴い耐圧がどのように変動するのかを検証した。
【００５０】
図１２に示すように、３１本のＢ形状の一部をＡ形状に入れ替えることで、Ａ形状が形成された位置に意図的に電界集中を生じさせることができていると確認できた。終端部付近（破線Ｅ）での電界集中はなくなったものの、図１１の構造（１）よりも耐圧値が２０Ｖ程度低下していることから、耐圧値に関しては、空乏層を外側に伸ばし切ることが好ましいと確認できた。
【００５１】
次に、図１３に示すように、Ａ形状を等間隔に配置することによって、Ａ形状が形成された位置（破線Ａ）に意図的に電界集中させ、終端部付近（破線Ｅ）にかかる電界強度が減少していることが確認できた。しかしながら、図１４の電界プロファイルを参照すると、終端部での電界が依然として大きいことが分かる（図内破線部）。この電界集中を緩和することで、より高耐圧化が期待できると考え、Ａ形状の配置をより狭い等間隔にした構造を評価した。それが、構造（４）であり、その結果が図１５および図１６である。
【００５２】
図１５に示すように、狙い通り、終端部（破線Ｅ）の電界集中は緩和できたが、逆に、終端部が電界強度を支えていない状態になったことが確認できた。図１６の電界プロファイルから明らかである（図内破線部）。これは、空乏化領域にＡ形状を配置し過ぎたことで、電界が終端部にまで伸びる前に、Ａ形状によって電界強度が消費されたことが原因であると考えられる。また、構造（３）および構造（４）の結果より、セル部２から近い位置にＡ形状を配置する場合と、終端部付近にＡ形状を配置する場合とでは、電界強度の消費の大きさに違いがあることが確認できた。つまり、より小さい電界強度を全体に配分するためには、セル部２付近にＡ形状を多く配置することが好ましいと予想できる。
【００５３】
次に、図１７に示す構造（５）のシミュレーション結果と、図１３に示す構造（３）のシミュレーション結果とを比較した。構造（３）と構造（５）とでは、Ａ形状とＣ形状が互いに入れ替わっていること以外、Ｂ形状の配置自体は変わっていない。その結果、電界集中の位置については、図１７に示すように、Ｃ形状が形成された位置（破線Ｃ）であった。この位置は、図１３のＡ形状が形成された位置と同じである。しかしながら、耐圧値に関しては、構造（５）の方が、構造（３）に比べて１００Ｖ程度小さくなった。これは図１４の電界プロファイルと図１８の電界プロファイルとの比較では説明が難しいため、ポテンシャル分布を用いて、ポテンシャル低下の差異についての評価を行った。結果を図１９および図２０に示す。
【００５４】
図１９に示すように、拡散領域の形状によってポテンシャル低下の数値が異なることが分かる。拡散領域の大きさ（延出幅Ｗ１）が大きいほどポテンシャルの低下が小さくなる。その大きさとポテンシャル低下の値との関係を示すものが、図２０である。
図２０から、延出拡散領域３６を形成しない形状（Ｒｅｆ構造のように拡散領域４１を含むもの）が最もポテンシャルの低下を起こす構造であることが明らかになった。仮に、さらにポテンシャルの低下を大きくするのであれば、コラムの太さや、拡散領域の向きなどを変えて検証することが必要である。
＜延出拡散領域の導入による効果の検証（２）＞
次に、Ｂ形状をベースに、Ａ形状を等間隔に配置するいくつかのパターンについてシミュレーションを行った。図２１に、Ａ形状とＢ形状の組み合わせ表を示す。図９と同様に、組み合わせ表の白色がＡ形状、青色がＢ形状に対応している。図２１において、構造（１）は、図９の構造（４）と同じである。図２２〜図２６は、それぞれ、構造（１）〜（４）およびＲｅｆ構造のシミュレーション結果である。図２７は、図２２〜図２６のシミュレーション結果に基づいてまとめた表である。また、図２８は、図２２〜図２６のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【００５５】
図２２〜図２７から、Ｒｅｆ構造および構造（１）〜（４）の間に共通点が一つ見出された。それは、空乏層端でのコラム形状が、一律にＡ形状になっている点である。空乏層が半導体装置１の外側に広がりながらポテンシャルの低下が起こり、最終的には、Ａ形状が形成された位置に電界が集中し、空乏層の伸びが止まることを意味している。また、図１９から、Ａ形状では８１Ｖのポテンシャルの低下が起こり、Ｂ形状では１０Ｖのポテンシャルの低下が起こることがわかっている。
【００５６】
しかしながら、図２８に示すように、構造（１）〜（４）についてはＡ形状で約８０Ｖのポテンシャルの低下が起こっているが、Ｒｅｆ構造については、Ａ形状のみで構成されているにも関わらず、フィールドプレート９の直下では約２０Ｖしかポテンシャルの低下が起こっていない。フィールドプレート９の効果で空乏層が外側に伸びやすくなり、ポテンシャルの低下の値が小さくなっていることが確認できる（図内破線部）。すなわち、フィールドプレート９の直下においては、ポテンシャル低下の値の大きなＡ形状を配置して耐圧値を稼ぐことができることを意味している。したがって、外周部３の幅を短縮する際には、フィールドプレート９の直下にＡ形状を配置し、フィールドプレート９の端付近で電界緩和を行うことが最適な配置方法の一つであると予想できる。
【００５７】
また、フィールドプレート９の端から外周部３の終端部までの間に着目すると、すべての構造（１）〜（４）で、Ａ形状が５本以内であることが分かる。したがって、フィールドプレート９の外側で８１Ｖが５本で約４００Ｖ、フィールドプレート９の直下で約３００Ｖが、本構造の実力値であると予想できる。構造（３）の耐圧計算値が５３２Ｖと低めに算出されている理由は、フィールドプレート９の端付近のＡ形状がフィールドプレート９に含まれると見做されることで、耐圧値が、フィールドプレート９の３００Ｖと残りのＡ形状３本の２４０Ｖとを加えて約５４０Ｖと算出されているためであると考えられる。すなわち、フィールドプレート９の端からコラム２本分は、フィールドプレート９の直下と同様に扱われることを暗示している。
＜比抵抗と耐圧との関係（２）＞
上記の延出拡散領域の導入による効果の検証（１）および（２）では、延出拡散領域を導入することで急激な電位の変化を緩和し、電界集中による耐圧低下を抑制する狙いがあり、それによって、約２０Ｖの耐圧向上を計算上実現できることが確認できた。また、半導体表面においてコラム１本に対するポテンシャルの低下量が大幅に減少していることから、信頼性改善の可能性を秘めていることが確認できた。上記のシミュレーションでは、Ｒｅｆ構造がベースであるため、図８の比抵抗と耐圧との関係に従って外周側ｐ型コラム層２６（ｐ型埋め込み層）の比抵抗を定めていた。この項では、延出拡散領域を導入することによるチャージバランスの変動の確認評価を行った。
【００５８】
図２９は、図２２および図２６のシミュレーション構造についての比抵抗と耐圧との関係を示すグラフである。図３０は、図２２および図２６のシミュレーション構造についての比抵抗と耐圧との関係を示す表である。図２９および図３０において、「電界緩和構造」が、図２２のシミュレーション構造（１）に対応している。
図２９および図３０から、耐圧値に関しては、電界緩和構造の方が高いピーク値をとることが確認できた。前述のように電界緩和構造を検証する中で、最大で約２０Ｖの耐圧上昇まで確認できていたが、図２９および図３０の結果から、チャージバランスを整えることでさらなる耐圧上昇を見込めることが確認できた。
【００５９】
この項の計算では、コラムの不純物濃度の条件のみを変化させ、延出拡散領域の不純物濃度は、８．０×１０１５ｃｍ−３で固定した。その目的は、延出拡散領域を導入することで、コラムへ何かしらの影響が生じるのか確認するためである。図２９および図３０の結果から、そのような影響が生じることが確認できた。
これらの結果により、延出拡散領域の不純物濃度に対して、コラムの不純物濃度は、小さい方が耐圧向上を見込めることが確認できた。つまり、延出拡散領域の不純物濃度を適切に選択することで、コラムの比抵抗を上げる必要がないことを暗示している。また、各不純物濃度に対する空乏層の位置と電界集中の配置をシミュレーションで確認したところ、空乏層がより外側まで伸びている方が耐圧向上を見込めることが確認できた。
【００６０】
図３１に、図２２のシミュレーションの各不純物濃度に対するポテンシャル低下のプロファイルを示す。図３１に示すように、各不純物濃度条件において、延出拡散領域の導入によるポテンシャルの低下量が異なるので、最終的な耐圧変動があったものと考えられる。
不純物濃度の小さな条件では、半導体表面での空乏層の伸びに対してコラム側の空乏層が伸びにくいので、半導体表面側の空乏層を先に伸ばす方がよいという傾向がある。また、半導体表面とコラムとの間に濃度勾配が生じているので、電界集中点がコラムの全体であることも確認できた。つまり、外周部３の構造全体で電界強度を支えることが高耐圧化によって好ましいという前述までの計算結果とも傾向が合致している。
＜延出拡散領域の導入による効果の検証（３）＞
前述までの検証を通して、最適な電界配置として、ＦＰ（フィールドプレート）直下とＦＰ端からコラム３本分の領域で電界集中を意図的に発生させ、ポテンシャルを低下させることが耐圧向上に貢献することを確認した。以下では、最適構造の計算結果を示し、その物理分布およびポテンシャル変動の様子についての結果を示す。
【００６１】
図３２に、Ａ形状とＢ形状の組み合わせ表を示す。図９と同様に、組み合わせ表の白色がＡ形状、青色がＢ形状、緑色がＣ形状に対応している。図３２において、構造（５）〜（７）は、それぞれ、図２１の構造（１）〜（３）と同じで、図２９および図３０の結果に従って耐圧ピーク値をとる不純物濃度をコラムに採用したものである。図３３〜図３６は、それぞれ、Ｒｅｆ構造および構造（１）〜（３）のシミュレーション結果である。図３７は、図３３〜図３６のシミュレーション結果に基づくポテンシャル低下のプロファイルである。
【００６２】
図３３〜図３６に示すように、ＦＰ直下およびＦＰ端からコラム３本分の領域で電界集中を生じさせることができており、さらに空乏層端位置を外側へ伸ばすことができていることが確認できた。しかしながら、耐圧値に関しては変動せず、空乏層を伸ばしたものについてもほぼ同様の値であった。また、図３７に示すように、構造（１）〜（３）では、前述の検証までに得られていた最大耐圧値７８０Ｖ（図２１の構造（１）＋比抵抗調整）を上回ることができないことが明らかになった。
【００６３】
上記の内容を踏まえて、最大耐圧値７８０Ｖが得られた構造の特徴を考察し、類似の構造についてコラムの不純物濃度の条件振りを行い、同様に耐圧が向上するのかを検証した。
図３８、図４０、図４１および図４２は、それぞれ、構造（５）、構造（４）、構造（６）および構造（７）のシミュレーション結果である。図３７は、図３３〜図３６のシミュレーション結果に基づくポテンシャル低下のプロファイルである。図３９は、図３３および図３８のシミュレーション結果に基づくポテンシャル低下のプロファイルである。図４３は、図３３、図３８および図４０〜図４２のシミュレーション結果に基づくポテンシャル低下のプロファイルである。図４４は、前記シミュレーションにおける不純物濃度と耐圧との関係を示すグラフである。
【００６４】
図４３および図４４に示すように、等間隔にＡ形状を配置した構造に関して、最も高耐圧化できている２本おき（構造（５））と同様に、１本おき、３本おき、および４本おきについてコラムのｐ型不純物濃度の条件振りを行ったが、結果として、２本おきで最も高い耐圧が得られていることが確認できた。とくに図４４では、他の類似構造（４）、（６）および（７）に対して郡を抜いて耐圧改善されていることが明確である。
【００６５】
また、図３８および図４０〜図４２の電界分布から考察すると、２本おきの構造（５）についてはＦＰ領域内での電界集中がおよそコラム２本分であり、他の類似構造（４）、（６）および（７）では、コラム１本分または５本分となっている。これにより、前述したように、ＦＰ直下での電界集中がポイントになっている可能性があると考えられる。要するに、２本おき配置で生じるＦＰ直下の電界集中が丁度よいと予想できる。なお、空乏層の伸びについては、２本おきの構造（５）と他の類似構造（４）、（６）および（７）とを比較しても、明らかな差があるとは言えない。
【符号の説明】
【００６６】
１  半導体装置
２  セル部
３  外周部
４  ソースパッド
９  フィールドプレート
１０  等電位リング
１３  ｐ型コラム層
２１  層間絶縁膜
２６  外周側ｐ型コラム層
３４  第１リング
３５  第２リング
３６  拡散領域
３７  ｐ型埋め込み層
３８  ディープトレンチ
３９  外側層
４０  内側層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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