(57)【特許請求の範囲】
【請求項１】
オン信号が入力されるとスイッチング素子をオンさせ、オフ信号が入力されると前記スイッチング素子をオフさせるメイン駆動部と、
コンデンサの充電時間を用いて前記スイッチング素子のゲート電圧を遅延させて伝達する遅延回路と、
前記スイッチング素子のゲートと基準電位との間に接続され、前記オフ信号が入力されかつ前記遅延回路の出力電圧が所定電圧以下になるとオンするゲート遮断回路と、
前記オフ信号から前記オン信号に切り替わるときに前記コンデンサの充電を開始する充電回路とを備え、
前記充電回路は、前記オン信号又は前記オフ信号と前記ゲート電圧を入力するＮＯＲ回路を有することを特徴とする半導体装置。
【請求項２】
前記充電回路は、前記オン信号が入力されると前記コンデンサの充電電流を増加させて前記充電時間を短縮させる充電短縮回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイッチング素子はＳｉＣ材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、狭幅のオン信号が入力された場合でもノイズの発生を防ぐことができる半導体装置に関する。
【背景技術】
【０００２】
一般的なスイッチング素子では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子がトーテムポール接続され、それぞれ個別の駆動回路で駆動される。駆動回路は、ゲート電圧を上昇させてスイッチング素子をオンさせ又はゲート電圧を下降させてオフさせるため、ソース及びシンク電流能力を備えるのが一般的である。
【０００３】
ここで、ゲート電圧がハイレベルでスイッチング素子がオンした状態から、ゲート電圧を下降させてスイッチング素子をオフさせる場合、急激にゲート電圧を下げるとノイズの発生につながる。このため、駆動回路のシンク電流能力はノイズが許容できる範囲までに抑える必要がある。
【０００４】
一方、当該スイッチング素子がオフで対向アームのスイッチング素子がオンになると、トーテムポール接続の中点の電位は上昇する。このとき、当該スイッチング素子のゲートとの間に形成される寄生容量を介してシンク電流が駆動回路に流れ込み、当該スイッチング素子のゲート電圧が浮揚して、当該スイッチング素子のしきい値に達するとアーム短絡を起こしてしまう。これを抑制するために駆動回路のシンク電流能力を大きくする必要がある。
【０００５】
整理すると、スイッチング素子をオンからオフに移行させる際には電流能力を抑えたシンクが必要であり、スイッチング素子が十分オフした際には大きな電流能力のシンクが必要となる。これに対応するため、コンデンサの充電又は放電時間を用いた遅延回路を有する半導体装置が提案されている（例えば、特許文献１（図２、図４）参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４１０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、コンデンサの充電又は放電時間を用いた遅延回路を有する半導体装置では、狭幅のオン信号が入力された場合にノイズが発生するという問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は狭幅のオン信号が入力された場合でもノイズの発生を防ぐことができる半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、オン信号が入力されるとスイッチング素子をオンさせ、オフ信号が入力されると前記スイッチング素子をオフさせるメイン駆動部と、コンデンサの充電時間を用いて前記スイッチング素子のゲート電圧を遅延させて伝達する遅延回路と、前記スイッチング素子のゲートと基準電位との間に接続され、前記オフ信号が入力されかつ前記遅延回路の出力電圧が所定電圧以下になるとオンするゲート遮断回路と、前記オフ信号から前記オン信号に切り替わるときに前記コンデンサの充電を開始する充電回路とを備え、前記充電回路は、前記オン信号又は前記オフ信号と前記ゲート電圧を入力するＮＯＲ回路を有することを特徴とする。
【発明の効果】
【００１０】
本発明では、メイン入力がオフ信号からオン信号に切り替わるとき遅延回路のコンデンサの充電又は放電を開始する。これにより、スイッチング素子のターンオン時に、スイッチング素子のゲート電圧上昇によるコンデンサの充電又は放電よりもタイミングを早めることができる。従って、狭幅のオン信号が入力された場合でも、スイッチング素子のターンオフからゲート電圧が所定の電圧以下になるまでゲート遮断回路がオンしないため、ノイズの発生を防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置を示す回路図である。
【図２】本発明の実施の形態１に係る遅延回路の動作を説明するための回路図である。
【図３】本発明の実施の形態１に係る遅延回路の動作を示すタイムチャートである。
【図４】比較例に係る半導体装置を示す回路図である。
【図５】ゲート遮断回路の通常の動作を示すタイムチャートである。
【図６】遅延回路の遅延時間が長い場合の動作を示すタイムチャートである。
【図７】遅延回路の遅延時間が短い場合の動作を示すタイムチャートである。
【図８】メイン入力のオン時間が十分に長い場合の比較例に係る半導体装置の動作を示すタイムチャートである。
【図９】メイン入力のオン時間が短い場合の比較例に係る半導体装置の動作を示すタイムチャートである。
【図１０】本発明の実施の形態１に係る半導体装置の動作を示すタイムチャートである。
【図１１】本発明の実施の形態２に係る半導体装置を示す回路図である。
【図１２】本発明の実施の形態３に係る半導体装置を示す回路図である。
【図１３】ＳＲフリップフロップ回路を示す回路図である。
【図１４】ＳＲフリップフロップ回路の真理値表である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。スイッチング素子１，２がトーテムポール接続されている。メイン駆動部３は、マイコンなどからメイン入力としてハイレベル（Ｈ）のオン信号が入力されるとスイッチング素子１をオンさせ、ローレベル（Ｌ）のオフ信号が入力されるとスイッチング素子１をオフさせる。この際に、メイン駆動部３は、メイン入力に応じてスイッチング素子１のゲートにメイン出力を出力し、スイッチング素子１のゲート電圧を昇降させる。メイン出力のうち、シンク出力をメインシンクと呼称する。
【００１４】
ゲート遮断回路４は、スイッチング素子１のゲートと基準電位との間に接続されたＮＭＯＳトランジスタである。ＮＯＲ回路５は、メイン入力とスイッチング素子１のゲート電圧を入力してＮＯＲ演算する。ＮＯＲ回路５の出力は遅延回路６及びインバータ７を介してＮＯＲ回路８に入力される。ＮＯＲ回路８は、インバータ７の出力とメイン入力をＮＯＲ演算する。ＮＯＲ回路８の出力がゲート遮断回路４のゲートに入力される。遅延回路６は、直列に接続されたインバータ９，１０と、それらの間にシャント接続されたコンデンサ１１とを有する。電源端子とコンデンサ１１の間にＰＭＯＳトランジスタ１２が接続され、ＰＭＯＳトランジスタ１２のゲートにインバータ１３を介してメイン入力が入力される。
【００１５】
遅延回路６は、コンデンサ１１の充電時間を用いてスイッチング素子１のゲート電圧を遅延させて伝達する。ゲート遮断回路４は、オフ信号が入力されかつ遅延回路６の出力電圧が所定電圧以下になるとオンして、スイッチング素子１のゲートと基準電位との間のインピーダンスを下げる。
【００１６】
また、ＮＯＲ回路５は、ゲート電圧がまだＬであっても、メイン入力がオン信号になるとＬを出力する。従って、この出力が遅延回路６のインバータ９で反転されて、コンデンサ１１の充電が開始される。即ち、ＮＯＲ回路５は、オフ信号からオン信号に切り替わるときにコンデンサ１１の充電を開始する。また、オン信号が入力されると、ＰＭＯＳトランジスタ１２がオンしてコンデンサ１１の充電電流を増加させて充電時間を短縮させる。
【００１７】
図２は、本発明の実施の形態１に係る遅延回路の動作を説明するための回路図である。図３は、本発明の実施の形態１に係る遅延回路の動作を示すタイムチャートである。端子Ａの電圧に応じてスイッチ１４がオン又はオフし定電流源１５によりコンデンサ１１が充電される。端子ＢがＨでＰＭＯＳトランジスタ１２がオフの場合、端子Ｃの出力電圧の立ち上がりが遅い。一方、端子ＢがＬでＰＭＯＳトランジスタ１２がオンの場合、コンデンサ１１の充電電流が増加するため、出力電圧の立ち上がりが早くなる。
【００１８】
続いて、本実施の形態の機能及び効果について比較例と比較して説明する。図４は、比較例に係る半導体装置を示す回路図である。比較例にはＮＯＲ回路５、インバータ１３及びＰＭＯＳトランジスタ１２が無く、スイッチング素子１のゲートと遅延回路６との間にインバータ１６が接続されている点が本実施の形態と異なる。メイン駆動部３内では、ターンオン用ＰＭＯＳトランジスタ１７とターンオフ用ＮＭＯＳトランジスタ１８が直列に接続され、それらのゲートにインバータ１９を介してメイン入力が入力される。本実施の形態のメイン駆動部３の構成も同様である。
【００１９】
図５は、ゲート遮断回路の通常の動作を示すタイムチャートである。メイン入力がＨになると、スイッチング素子１のゲート電圧がＨになり、ゲート遮断回路４がオフになる。
【００２０】
図６は、遅延回路の遅延時間が長い場合の動作を示すタイムチャートである。外乱要因でスイッチング素子１のゲート電圧が浮揚してもゲート遮断回路４はオンを維持する。図７は、遅延回路の遅延時間が短い場合の動作を示すタイムチャートである。ゲート電圧の浮揚によりゲート遮断回路４がオフする。
【００２１】
図８は、メイン入力のオン時間が十分に長い場合の比較例に係る半導体装置の動作を示すタイムチャートである。メイン入力がＨからＬとなってスイッチング素子１がターンオフする際、メイン入力はＬ、ゲート電圧はＨであるため、ゲート遮断回路４はまだオフしたままである。ターンオフによりゲート電圧がＬとなって初めてＮＯＲ回路８の双方の入力がＬとなってゲート遮断回路４がオンとなる。
【００２２】
図９は、メイン入力のオン時間が短い場合の比較例に係る半導体装置の動作を示すタイムチャートである。ゲート電圧がＨとなって遅延回路６を通過する前にメイン入力がＬとなると、ＮＯＲ回路８にはメイン入力からはＬが入力されるが遅延回路６からは未だＬが入力される。このため、ＮＯＲ回路８の双方の入力がＬとなって、スイッチング素子１のゲート電圧は未だＨにも関わらず、ターンオフ直後からゲート遮断回路４がオンし、ノイズの発生を引き起こす。これを回避するにはメイン入力の最小オン入力パルス幅を規定する必要があるため、動作上の制限を与えてしまうことになる。
【００２３】
図１０は、本発明の実施の形態１に係る半導体装置の動作を示すタイムチャートである。メイン入力がＬ、即ちスイッチング素子１がオフ状態でスイッチング素子１のゲート電圧がＬであるとき、ＮＯＲ回路５の入力は両方ともＬとなり、ＮＯＲ回路８の両入力もＬとなりゲート遮断回路４はオンして、スイッチング素子１のゲートと基準電位との間のインピーダンスを下げる。この状態で対向アームのスイッチング素子２がオンになるなど外乱要因で自相のスイッチング素子１のゲート電圧が浮揚すると、ＮＯＲ回路５にＨが入力されるが、遅延回路６の定数によって遅延し、ＮＯＲ回路８にＨが入力されるまでゲート遮断回路４はオン状態を保つ。このように遅延回路６を設けてゲート遮断回路４がオフするまでに猶予期間を与えることで、外乱要因で自相のスイッチング素子１のゲート電圧が浮揚するのを防ぐことができる。この動作は比較例と同様である。
【００２４】
一方、メイン入力がＨとなってスイッチング素子１がターンオンする場合、メイン入力によってＮＯＲ回路８にＨが入力されゲート遮断回路４は直ちにオフとなる。従って、メイン駆動部３の出力とゲート遮断回路４のシンクが同時にオンして短絡することはない。スイッチング素子１のゲート電圧が上昇してＨとなり、遅延回路６を通過してＮＯＲ回路８の双方の入力がＨとなる。このときもゲート遮断回路４はオフである。この動作も比較例と同様である。
【００２５】
本実施の形態では、比較例と異なり、ＮＯＲ回路５によって、メイン入力がオフ信号からオン信号に切り替わるターンオン時に遅延回路６のコンデンサ１１の充電を開始する。これに伴ってＰＭＯＳトランジスタ１２がオンしてコンデンサ１１の充電電流を増加させて充電時間を短縮させる。これにより、スイッチング素子１のゲートがＨとなる前にコンデンサ１１の充電が完了し、ターンオン直後からＮＯＲ回路８の両入力ともＨとなる。この状態からメイン入力がＬになると、ＮＯＲ回路８にＨとＬが入力され、ゲート遮断回路４はオフしたままとなる。このため、スイッチング素子１のターンオフはメインシンクのみで行われ、ゲート電圧の急激な低下が発生せず、不都合なノイズが発生しない。
【００２６】
以上説明したように、本実施の形態ではメイン入力がオフ信号からオン信号に切り替わるときに遅延回路６のコンデンサ１１の充電を開始する。これにより、スイッチング素子１のターンオン時に、スイッチング素子１のゲート電圧上昇によるコンデンサ１１の充電よりもタイミングを早めることができる。従って、狭幅のオン信号が入力された場合でもスイッチング素子１のターンオフからゲート電圧が所定の電圧以下になるまでゲート遮断回路４がオンしないため、ノイズの発生を防ぐことができる。また、スイッチング素子１を駆動するオン信号のパルス幅の最小値の制限を緩和することができる。
【００２７】
なお、本実施の形態では、遅延回路６は、コンデンサ１１の充電時間を用いてスイッチング素子１のゲート電圧を遅延させているが、これに限らずコンデンサ１１の放電時間を用いてもよい。この場合、ＮＯＲ回路１６は、メイン入力がオフ信号からオン信号に切り替わるときに遅延回路６のコンデンサ１１の放電を開始する。また、ＰＭＯＳトランジスタ１２は、コンデンサ１１の放電電流を増加させて放電時間を短縮させる。
【００２８】
実施の形態２．
図１１は、本発明の実施の形態２に係る半導体装置を示す回路図である。本実施の形態では実施の形態１のインバータ１３とＰＭＯＳＦＥＴ１２が存在しない。この場合でも、メイン入力とスイッチング素子１のゲート電圧をＮＯＲ演算することでスイッチング素子１のゲート電圧が上昇するよりも前に遅延回路６のコンデンサ１１を充電開始できる。従って、実施の形態１と同様に、狭幅のオン信号が入力された場合でもノイズの発生を防ぐことができる。さらに、実施形態１よりも回路構成を低減できる。
【００２９】
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置を示す回路図である。実施の形態１のＮＯＲ回路５、遅延回路６、インバータ７及びＮＯＲ回路８の代わりにＳＲフリップフロップ回路２０及びインバータ２１が設けられている。ＳＲフリップフロップ回路２０のＲ端子にメイン入力が入力され、Ｓ端子にインバータ２１を介してスイッチング素子１のゲート電圧が入力され、Ｑ端子がゲート遮断回路４のゲートに接続されている。
【００３０】
図１３は、ＳＲフリップフロップ回路を示す回路図である。ＳＲフリップフロップ回路２０は２つのＮＯＲ回路２２，２３を有する。図１４は、ＳＲフリップフロップ回路の真理値表である。
【００３１】
メイン入力がＬとなってスイッチング素子１のゲート電圧が低下すると、ＳＲフリップフロップ回路２０のＳ入力にＨ、Ｒ入力にＬが入力され、Ｑ出力はＨとなりゲート遮断回路４がオンする。即ち、ＳＲフリップフロップ回路２０は、オフ信号が入力されかつスイッチング素子１のゲート電圧が所定電圧以下になるとゲート遮断回路４をオンさせる。この状態でスイッチング素子１のゲート電圧が浮揚した場合、ＳＲフリップフロップ回路２０のＳ入力とＲ入力ともにＬが入力され、Ｑ出力は変化しない。従って、ゲート遮断回路４はオフすることはない。
【００３２】
メイン入力がＨとなってスイッチング素子１がターンオンすると、ＳＲフリップフロップ回路２０のＲ入力にＨが入力され、Ｓ入力の状態に関わらずＱ出力はＬとなりゲート遮断回路４はオフする。
【００３３】
本実施の形態では、スイッチング素子１のゲートが浮揚した際にゲート遮断回路４のオンを保持するためにＳＲフリップフロップ回路２０を用いており、コンデンサを用いない。このため、狭幅のオン信号が入力された場合にノイズが発生するという問題が生じない。
【００３４】
なお、スイッチング素子１，２は、Ｓｉによって形成されたものに限らず、Ｓｉに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、ＳｉＣ、ＧａＮ系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【００３５】
また、ＳｉＣのＭＯＳＦＥＴはＳｉのＩＧＢＴ又はＭＯＳＦＥＴに比べて動作スピードが早く、ハードスイッチングによるノイズ放出という問題がより顕著である。このため、ＳｉＣＭＯＳＦＥＴ用のメイン駆動部に本発明を適用することが望ましい
【符号の説明】
【００３６】
１  スイッチング素子、３  メイン駆動部、４  ゲート遮断回路、５  ＮＯＲ回路（充放電回路）、６  遅延回路、１１  コンデンサ、１２  ＰＭＯＳトランジスタ（充放電短縮回路）、１３  インバータ（充放電短縮回路）、２０  ＳＲフリップフロップ回路
【図１】
0006565789.tif 000002
【図２】
0006565789.tif 000003
【図３】
0006565789.tif 000004
【図４】
0006565789.tif 000005
【図５】
0006565789.tif 000006
【図６】
0006565789.tif 000007
【図７】
0006565789.tif 000008
【図８】
0006565789.tif 000009
【図９】
0006565789.tif 000010
【図１０】
0006565789.tif 000011
【図１１】
0006565789.tif 000012
【図１２】
0006565789.tif 000013
【図１３】
0006565789.tif 000014
【図１４】
0006565789.tif 000015