(57)【特許請求の範囲】
【請求項１】
固定部と可動部の間で、前記固定部が備えるマイコンと前記可動部が備える周辺デバイス間のシリアルバス規格のデータ伝送を多重化し、
前記データ伝送のデータには、ＳＰＩ通信のデータの有無を示すフラグと、Ｉ２Ｃ通信のデータの有無を示すフラグとが含まれること、を特徴とする多重通信装置。
【請求項２】
前記周辺デバイスは、ＥＥＰＲＯＭ、Ａ／Ｄ変換器、Ｄ／Ａ変換器、加速度センサ、感圧センサ、又はロードセルであること、を特徴とする請求項１に記載の多重通信装置。
【請求項３】
前記データ伝送のデータには、誤り訂正符号が含まれること、を特徴とする請求項１に記載の多重通信装置。
【請求項４】
前記データ伝送を、半２重通信方式で行うこと、を特徴とする請求項１に記載の多重通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、距離の離れた周辺デバイスと多重化通信し、センサフィードバック制御機能を高精度に構築する多重通信装置に関するものである。
【背景技術】
【０００２】
従来より、距離の離れた周辺デバイスと通信する多重通信装置としては、以下の多重通信システムがある。
【０００３】
図５は、従来技術の多重通信システムのシステム構成図である。図５に表したように、多重通信システム１００１は、コントローラ１１を有し、Ａエリア（固定部）１０１とＢエリア（可動部）３０１に分かれる。コントローラ１１は、位置・速度・トルク指令などで装置全体をコントロールする。
【０００４】
Ａエリア（固定部）１０１は、多軸制御アンプであって、コントローラ１１からの指令で後述するＡＣサーボモータをＰＩＤ制御で制御する。Ｂエリア（可動部）３０１は、ヘッドユニットであって、マウンタの先端部につくユニットで、表面実装品の実装又は基板上の部品実装状態を検査する。
【０００５】
Ａエリア（固定部）１０１である多軸制御アンプは、多軸制御基板１１１を有する。
【０００６】
多軸制御基板１１１は、４軸ＡＣサーボモータを制御するマイコンを載せた基板である。多軸制御基板１１１は、ＰＨＹ−ＩＣ１１２、スレーブＡＳＩＣ１１３、ＰＨＹ−ＩＣ１１４、４軸モータ制御用マイコン１１５、ＤＩ１１６、Ｄ０１１７、通信ＡＳＩＣ１１８、及び４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２を有する。
【０００７】
ＰＨＹ−ＩＣ１１２は、コントローラ１１にケーブル１２で接続される。ケーブル１２は、１００ｂａｓｅ−ｔxベースの産業用のイーサネット（登録商標）規格のＬＡＮケーブルである。ＰＨＹ−ＩＣ１１２は、スレーブＡＳＩＣ１１３に接続される。
【０００８】
スレーブＡＳＩＣ１１３は、ＰＨＹ−ＩＣ１１４と４軸モータ制御用マイコン１１５に接続される。
【０００９】
４軸モータ制御用マイコン１１５は、ＤＩ１１６及びＤ０１１７に接続される。４軸モータ制御用マイコン１１５は、通信ＡＳＩＣ１１８を介して、４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２に接続される。
【００１０】
Ｂエリア（可動部）３０１であるヘッドユニットは、ヘッド基板１２０１、センサ基板３１１、リミットスイッチ３１４、リレー３１５、及び４つのＡＣサーボモータ／シリアルエンコーダ３１６，３１７，３１８，３１９を有する。
【００１１】
ヘッド基板１２０１は、Ｂエリア（可動部）３０１であるヘッドユニットのセンサ情報をＩ２Ｃ通信又はＳＰＩ通信で取得し、産業用のイーサネット（登録商標）のスレーブ情報として送信する基板であり、その他Ｂエリア（可動部）３０１であるヘッドユニット内のＤＩ／ＤＯ制御等を行う。ヘッド基板１２０１は、ＰＨＹ−ＩＣ１２０２、スレーブＡＳＩＣ１２０３、及びマイコン１２０４を有する。マイコン１２０４は、Ｉ２Ｃ１２０５とＳＰＩ１２０６を有する。
【００１２】
スレーブＡＳＩＣ１２０３は、ＰＨＹ−ＩＣ１２０２とマイコン１２０４に接続される。
【００１３】
センサ基板３１１は、感圧センサ３１２と加速度センサ３１３を実装する基板である。感圧センサ３１２は、実装部品の押し込み圧を制御するためのセンサである。感圧センサ３１２は、マイコン１２０４内のＩ２Ｃ１２０５に接続される。従って、感圧センサ３１２のセンサ値は、Ｉ２Ｃ通信経由で、マイコン１２０４から取得される。加速度センサ３１３は、Ｂエリア（可動部）３０１であるヘッドユニットの振動を抑制するために加速度を検出するセンサである。加速度センサ３１３は、マイコン１２０４内のＳＰＩ１２０６に接続される。従って、加速度センサ３１３のセンサ値は、ＳＰＩ通信経由で、マイコン１２０４から取得される。
【００１４】
ヘッド基板１２０１内のＰＨＹ−ＩＣ１２０２は、Ａエリア（固定部）１０１の多軸制御基板１１１内のＰＨＹ−ＩＣ１１４にケーブル１３０１で接続される。ケーブル１３０１は、１００ｂａｓｅ−ｔxベースの産業用のイーサネット（登録商標）規格のＬＡＮケーブルである。
【００１５】
Ｂエリア（可動部）３０１であるヘッドユニット内のリミットスイッチ３１４、リレー３１５、及び４つのＡＣサーボモータ／シリアルエンコーダ３１６，３１７，３１８，３１９は、Ａエリア（固定部）１０１の多軸制御基板１１１内のＤＩ１１６、Ｄ０１１７、及び４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２に、ケーブル１３０２，１３０３，１３０４，１３０５，１３０６，１３０７で接続される。
【００１６】
尚、距離の離れた周辺デバイスと通信する多重通信装置に関連する発明としては、以下の各特許文献に記載された発明がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特表２００９−５２４２８１号公報
【特許文献２】特表２００８−５１９４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、図５に表された従来技術のシステムでは、新機能追加用センサを追加する場合、産業用イーサネット上のデータ量が増加し追加前の通信周期で許容されたバイト数を超えると通信の周期と制御周期が大きくなり、従来の制御性能より劣化する。
【００１９】
また、産業用のイーサネット（登録商標）の使用時や省配線時は、一般的に、スレーブ同士での通信は不可である。従って、産業用のイーサネット（登録商標）規格のＬＡＮケーブルをケーブル１３０に使用すると、１度マスタであるコントローラ１１でデータを取得した後にＡエリア（固定部）１０１である多軸制御アンプに反映されるため、遅延時間が大きくなり、高精度な制御ができず、また、コントローラ１１の負荷が大きい。
【００２０】
特に、感圧センサ３１２や加速度センサ３１３のようなシリアルバス規格のセンサを利用する場合には、一般的に、同じ筐体内の基板間・基板内の近距離での利用を前提とするため、筐体外や距離の離れた間ではノイズに弱く、誤動作・データ化けする可能性が高い。
【００２１】
そこで、本発明は、上述した点を鑑みてなされたものであり、従来、短い距離間でしか使用できなかった小型の周辺デバイスが距離のはなれた筐体外のユニット・装置間で通信可能となる多重通信装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
この課題を解決するためになされた請求項１に係る発明は、多重通信装置であって、固定部と可動部の間で、固定部が備えるマイコンと可動部が備える周辺デバイス間のシリアルバス規格のデータ伝送を多重化し、データ伝送のデータには、ＳＰＩ通信のデータの有無を示すフラグと、Ｉ２Ｃ通信のデータの有無を示すフラグとが含まれること、を特徴とする。
【００２３】
尚、「周辺デバイス」には、例えば、ＥＥＰＲＯＭ、Ａ／Ｄ変換器、Ｄ／Ａ変換器、加速度センサ、感圧センサ、又はロードセル等がある。
【００２４】
また、「シリアルバス規格のデータ伝送」には、例えば、ＳＰＩ（Serial Peripheral Interface）通信、Ｉ２Ｃ（Inter-Integrated Circuit）通信、又はＭｉｃｒｏｗｉｒｅ（登録商標）通信等がある。
【発明の効果】
【００２５】
本発明では、従来、短い距離間でしか使用できなかった小型の周辺デバイスが距離のはなれた筐体外のユニット・装置間で通信可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る多重通信基板が使用された多重通信システムのシステム構成図である。
【図２】同多重通信基板の内部構成図である。
【図３】同多重通信基板が半２重通信方式で送受信を行う際のイーサネット（登録商標）の規格ＧｂＥによる多重通信プロトコルが表された図である。
【図４】同多重通信基板が半２重通信方式で送受信を行う際のイーサネット（登録商標）の規格ＧｂＥによる多重通信プロトコルが表された図である。
【図５】従来技術の多重通信システムのシステム構成図である。
【発明を実施するための形態】
【００２７】
［１．多重通信システムのシステム構成］
以下、本発明を具体化した多重通信基板について図面を参照しつつ説明する。図１は、本発明の一実施形態に係る多重通信基板が使用された多重通信システムのシステム構成図である。
【００２８】
図１に表したように、多重通信システム１は、コントローラ１１を有し、Ａエリア（固定部）１０１とＢエリア（可動部）３０１に分かれる。コントローラ１１は、位置・速度・トルク指令などで装置全体をコントロールする。
【００２９】
Ａエリア（固定部）１０１は、多軸制御アンプであって、コントローラ１１からの指令で後述するＡＣサーボモータをＰＩＤ制御で制御する。Ｂエリア（可動部）３０１は、ヘッドユニットであって、マウンタの先端部につくユニットで、表面実装品の実装又は基板上の部品実装状態を検査する。
【００３０】
Ａエリア（固定部）１０１である多軸制御アンプは、多軸制御基板１１１、及び本実施形態に係る多重通信基板２０１を有する。
【００３１】
多軸制御基板１１１は、４軸ＡＣサーボモータを制御するマイコンを載せた基板である。多軸制御基板１１１は、ＰＨＹ−ＩＣ１１２、スレーブＡＳＩＣ１１３、ＰＨＹ−ＩＣ１１４、４軸モータ制御用マイコン１１５、ＤＩ１１６、Ｄ０１１７、通信ＡＳＩＣ１１８、及び４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２を有する。４軸モータ制御用マイコン１１５は、Ｉ２Ｃ１３１とＳＰＩ１３２を有する。
【００３２】
ＰＨＹ−ＩＣ１１２は、コントローラ１１にケーブル１２で接続される。ケーブル１２は、１００ｂａｓｅ−ｔxベースの産業用のイーサネット（登録商標）規格のＬＡＮケーブルである。ＰＨＹ−ＩＣ１１２は、スレーブＡＳＩＣ１１３に接続される。
【００３３】
スレーブＡＳＩＣ１１３は、ＰＨＹ−ＩＣ１１４と４軸モータ制御用マイコン１１５に接続される。
【００３４】
４軸モータ制御用マイコン１１５は、ＤＩ１１６及びＤ０１１７に接続される。４軸モータ制御用マイコン１１５は、通信ＡＳＩＣ１１８を介して、４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２に接続される。
【００３５】
本実施形態に係る多重通信基板２０１は、ＥＴＨＥＲＰＨＹ−ＩＣ２０２、多重通信用ＦＰＧＡ２０３、ＤＯ２０６、ＤＩ２０７、及び４つのＤＲＶ−ＩＣ２０８，２０９，２１０，２１１を有する。多重通信用ＦＰＧＡ２０３は、Ｉ２Ｃ２０４とＳＰＩ２０５を有する。
【００３６】
ＥＴＨＥＲＰＨＹ−ＩＣ２０２は、多重通信用ＦＰＧＡ２０３に接続される。
【００３７】
多重通信用ＦＰＧＡ２０３は、ＤＯ２０６、ＤＩ２０７、及び４つのＤＲＶ−ＩＣ２０８，２０９，２１０，２１１に接続される。多重通信用ＦＰＧＡ２０３内のＩ２Ｃ２０４とＳＰＩ２０５は、４軸モータ制御用マイコン１１５内のＩ２Ｃ１３１とＳＰＩ１３２に接続される。
【００３８】
つまり、本実施形態に係る多重通信基板２０１は、同じ筐体であるＡエリア（固定部）１０１の多軸制御アンプ内で、多軸制御基板１１１内のＩ２Ｃ１３１、ＳＰＩ１３２と通信線で接続される。
【００３９】
また、本実施形態に係る多重通信基板２０１内のＤＯ２０６、ＤＩ２０７、及び４つのＤＲＶ−ＩＣ２０８，２０９，２１０，２１１は、多軸制御基板１１１内のＤＩ１１６、Ｄ０１１７、及び４つのＤＲＶ−ＩＣ１１９，１２０，１２１，１２２に接続される。
【００４０】
Ｂエリア（可動部）３０１であるヘッドユニットは、センサ基板３１１、本実施形態に係る多重通信基板４０１、リミットスイッチ３１４、リレー３１５、及び４つのＡＣサーボモータ／シリアルエンコーダ３１６，３１７，３１８，３１９を有する。
【００４１】
センサ基板３１１は、感圧センサ３１２と加速度センサ３１３を実装する基板である。感圧センサ３１２は、実装部品の押し込み圧を制御するためのセンサである。加速度センサ３１３は、Ｂエリア（可動部）３０１であるヘッドユニットの振動を抑制するために加速度を検出するセンサである。
【００４２】
本実施形態に係る多重通信基板４０１は、ＥＴＨＥＲＰＨＹ−ＩＣ４０２、多重通信用ＦＰＧＡ４０３、ＤＩ４０６、Ｄ０４０７、及び４つのＤＲＶ−ＩＣ４０８，４０９，４１０，４１１を有する。多重通信用ＦＰＧＡ４０３は、Ｉ２Ｃ４０４とＳＰＩ４０５を有する。
【００４３】
多重通信用ＦＰＧＡ４０３内のＩ２Ｃ４０４は、感圧センサ３１２に接続される。多重通信用ＦＰＧＡ４０３内のＳＰＩ４０５は、加速度センサ３１３に接続される。
【００４４】
多重通信用ＦＰＧＡ４０３は、ＤＩ４０６、Ｄ０４０７、及び４つのＤＲＶ−ＩＣ４０８，４０９，４１０，４１１に接続される。
【００４５】
本実施形態に係る多重通信基板４０１内のＤＩ４０６、Ｄ０４０７、及び４つのＤＲＶ−ＩＣ４０８，４０９，４１０，４１１は、リミットスイッチ３１４、リレー３１５、及び４つのＡＣサーボモータ／シリアルエンコーダ３１６，３１７，３１８，３１９に接続される。
【００４６】
本実施形態に係る多重通信基板４０１内のＥＴＨＥＲＰＨＹ−ＩＣ４０２は、Ａエリア（固定部）１０１の本実施形態に係る多重通信基板２０１内のＥＴＨＥＲＰＨＹ−ＩＣ２０２にケーブル５０１で接続される。ケーブル５０１は、多重通信用のイーサネット（登録商標）のケーブルであり、１０００ｂａｓｅ−ｔ用のカテゴリー５ｅの対屈曲性のあるＬＡＮ線が使用される。
【００４７】
［２．多重通信基板の内部構成］
図２は、本実施形態に係る多重通信基板２０１，４０１の内部構成図である。つまり、図２は、シリアルエンコーダ信号、Ｉ２Ｃ信号、及びＳＰＩ信号をＧｂＥを利用した多重通信を行う基板の内部構成が表される。本実施形態に係る多重通信基板２０１，４０１は、多重化対象信号の入力部、多重化処理部、及びＧｂＥを利用した多重化通信部に、大きく分けられる。
【００４８】
図２に表されたように、本実施形態に係る多重通信基板２０１，４０１は、上述したように、ケーブル５０１で接続される。
【００４９】
本実施形態に係る多重通信基板２０１は、１０００ｂａｓｅ−ｔ用ＰＨＹ−ＩＣ２１２、ＤＩＰ−ＳＷ２１３、多重通信プロトコル処理部２２０、シリアルエンコーダ入出力部２３０、Ｉ２Ｃ入出力部２４０、ＳＰＩ入出力部２５０、多重処理部２６０、ＲＳ４８５用ＤＲＩＶＥＲ−ＩＣ２７０、及び２つのＩ／Ｏ入出力部２８０，２９０を有する。
【００５０】
１０００ｂａｓｅ−ｔ用ＰＨＹ−ＩＣ２１２は、多重通信を行うための１０００ｂａｓｅ−ｔの通信用ＰＨＹ−ＩＣである。
【００５１】
ＤＩＰ−ＳＷ２１３は、ＳＰＩ通信ではクロックのどのタイミングでデータを確定するかのモードはセンサ等のＩＣで決まるため、予めそのタイミングを設定するＤＩＰスイッチである（但し、あくまでもｄｅｆａｕｌｔ値で、４軸モータ制御用マイコン１１５側からのＵＡＲＴ，ＩＯ設定でもよい）。
【００５２】
多重通信プロトコル処理部２２０は、ローカル側のデータを多重通信用プロトコル用に混合・分離処理を行う処理部である。多重通信プロトコル処理部２２０は、ＧＭＩＩ−ＩＦデータ入力部２２１、多重分離部２２２、多重混合部２２３、及びＧＭＩＩ−ＩＦデータ出力部２２４を有する。
【００５３】
シリアルエンコーダ入出力部２３０は、ＡＣサーボモータ３１６〜３１９等のＡＢＳシリアルエンコーダ通信データを入力又は出力する。シリアルエンコーダ入出力部２３０は、 多重通信プロトコル処理部２２０へデータを送信又は多重通信プロトコル処理部２２０から受信したデータを出力する。シリアルエンコーダ入出力部２３０は、ＨＤＬＣ−Ｉ／Ｆデータ入力部２３１、受信バッファ２３２、ＨＤＬＣ−Ｉ／Ｆデータ出力部２３３、及び送信バッファ２３４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００５４】
Ｉ２Ｃ入出力部２４０は、Ｉ２Ｃ通信のクロック、多重通信用ＦＰＧＡ２０３内の高速なクロックでデータをサンプルし、Ｈ，Ｌ（１，０）信号を多重通信プロトコル処理部２２０へ送信する。Ｉ２Ｃ入出力部２４０は、多重通信プロトコル処理部２２０からのＨ，Ｌ（１，０）信号をＩ／Ｏ入出力部２８０へ出力する。Ｉ２Ｃ入出力部２４０は、Ｉ２Ｃ−Ｉ／Ｆデータ入力部２４１、受信バッファ２４２、Ｉ２Ｃ−Ｉ／Ｆデータ出力部２４３、及び送信バッファ２４４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００５５】
ＳＰＩ入出力部２５０は、ＳＰＩ通信のクロック、多重通信用ＦＰＧＡ２０３内の高速なクロックでデータをサンプルし、Ｈ，Ｌ（１，０）信号を多重通信プロトコル処理部２２０へ送信する。ＳＰＩ入出力部２５０は、多重通信プロトコル処理部２２０からのＨ，Ｌ（１，０）信号をＩ／Ｏ入出力部２９０へ出力する。クロックのどのタイミングでデータを確定するかのモードは、センサ等のＩＣで決まるため、ＤＩＰ−ＳＷ２１３で予め設定する。ＳＰＩ入出力部２５０は、ＳＰＩ−Ｉ／Ｆデータ入力部２５１、受信バッファ２５２、ＳＰＩ−Ｉ／Ｆデータ出力部２５３、及び送信バッファ２５４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００５６】
多重処理部２６０は、本実施形態に係る多重通信基板２０１の機能を実現するための多重処理部であり、多重通信用ＦＰＧＡ２０３である。多重処理部２６０は、多重通信プロトコル処理部２２０、シリアルエンコーダ入出力部２３０、Ｉ２Ｃ入出力部２４０、及びＳＰＩ入出力部２５０を有する。
【００５７】
ＲＳ４８５用ＤＲＩＶＥＲ−ＩＣ２７０は、シリアルエンコーダの物理層ＲＳ４８５のＤＲＩＶＥＲ−ＩＣである。
【００５８】
Ｉ／Ｏ入出力部２８０は、Ｉ２Ｃの信号レベルにあった入出力部である。
【００５９】
Ｉ／Ｏ入出力部２９０は、ＳＰＩの信号レベルにあった入出力部である。
【００６０】
同様にして、本実施形態に係る多重通信基板４０１は、１０００ｂａｓｅ−ｔ用ＰＨＹ−ＩＣ４１２、ＬＥＤ４１３、多重通信プロトコル処理部４２０、シリアルエンコーダ入出力部４３０、Ｉ２Ｃ入出力部４４０、ＳＰＩ入出力部４５０、多重処理部４６０、ＲＳ４８５用ＤＲＩＶＥＲ−ＩＣ４７０、及び２つのＩ／Ｏ入出力部４８０，４９０を有する。
【００６１】
１０００ｂａｓｅ−ｔ用ＰＨＹ−ＩＣ４１２は、多重通信を行うための１０００ｂａｓｅ−ｔの通信用ＰＨＹ−ＩＣである。
【００６２】
ＬＥＤ４１３は、ＳＰＩ通信で４軸モータ制御用マイコン１１５側と仕様があっているかの目視確認用ＬＥＤである。
【００６３】
多重通信プロトコル処理部４２０は、ローカル側のデータを多重通信用プロトコル用に混合・分離処理を行う処理部である。多重通信プロトコル処理部４２０は、ＧＭＩＩ−ＩＦデータ入力部４２１、多重分離部４２２、多重混合部４２３、及びＧＭＩＩ−ＩＦデータ出力部４２４を有する。
【００６４】
シリアルエンコーダ入出力部４３０は、ＡＣサーボモータ３１６〜３１９等のＡＢＳシリアルエンコーダ通信データを入力又は出力する。シリアルエンコーダ入出力部４３０は、 多重通信プロトコル処理部４２０へデータを送信又は多重通信プロトコル処理部４２０から受信したデータを出力する。シリアルエンコーダ入出力部４３０は、ＨＤＬＣ−Ｉ／Ｆデータ入力部４３１、受信バッファ４３２、ＨＤＬＣ−Ｉ／Ｆデータ出力部４３３、及び送信バッファ４３４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００６５】
Ｉ２Ｃ入出力部４４０は、Ｉ２Ｃ通信のクロック、多重通信用ＦＰＧＡ４０３内の高速なクロックでデータをサンプルし、Ｈ，Ｌ（１，０）信号を多重通信プロトコル処理部４２０へ送信する。Ｉ２Ｃ入出力部４４０は、多重通信プロトコル処理部４２０からのＨ，Ｌ（１，０）信号をＩ／Ｏ入出力部４８０へ出力する。Ｉ２Ｃ入出力部４４０は、Ｉ２Ｃ−Ｉ／Ｆデータ入力部４４１、受信バッファ４４２、Ｉ２Ｃ−Ｉ／Ｆデータ出力部４４３、及び送信バッファ４４４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００６６】
ＳＰＩ入出力部４５０は、ＳＰＩ通信のクロック、多重通信用ＦＰＧＡ４０３内の高速なクロックでデータをサンプルし、Ｈ，Ｌ（１，０）信号を多重通信プロトコル処理部４２０へ送信する。ＳＰＩ入出力部４５０は、多重通信プロトコル処理部４２０からのＨ，Ｌ（１，０）信号をＩ／Ｏ入出力部４９０へ出力する。クロックのどのタイミングでデータを確定するかのモードは、センサ等のＩＣで決まるため、ＤＩＰ−ＳＷ２１３で予め設定する。ＳＰＩ入出力部４５０は、ＳＰＩ−Ｉ／Ｆデータ入力部４５１、受信バッファ４５２、ＳＰＩ−Ｉ／Ｆデータ出力部４５３、及び送信バッファ４５４を有し、それらは、多重化対象の各信号を多重化するための入出力部とそのバッファである。
【００６７】
多重処理部４６０は、本実施形態に係る多重通信基板４０１の機能を実現するための多重処理部であり、多重通信用ＦＰＧＡ４０３である。多重処理部４６０は、多重通信プロトコル処理部４２０、シリアルエンコーダ入出力部４３０、Ｉ２Ｃ入出力部４４０、及びＳＰＩ入出力部４５０を有する。
【００６８】
ＲＳ４８５用ＤＲＩＶＥＲ−ＩＣ４７０は、シリアルエンコーダの物理層ＲＳ４８５のＤＲＩＶＥＲ−ＩＣである。
【００６９】
Ｉ／Ｏ入出力部４８０は、Ｉ２Ｃの信号レベルにあった入出力部である。
【００７０】
Ｉ／Ｏ入出力部４９０は、ＳＰＩの信号レベルにあった入出力部である。
【００７１】
［３．多重通信プロトコル］
本実施形態に係る多重通信基板２０１，４０１は、ＧｂＥ（１０００ｂａｓｅ−ｔ、半２重通信）を使用し、一定回数毎に送受信を切り替えて行う。図３，図４は、本実施形態に係る多重通信基板２０１，４０１（図２参照）が半２重通信方式で送受信を行う際のイーサネット（登録商標）の規格ＧｂＥによる多重通信プロトコルが表わされた図である。
【００７２】
図３，図４では、縦軸に通信方向が表される。図３は、Ａエリア２からＢエリア３にデータを送信する半２重通信方式の多重通信プロトコルが表わされた図であるが、Ｂエリア３からＡエリア２にデータを送信する半２重通信方式の多重通信プロトコルは記載されていない。これに対して、図４は、Ｂエリア３からＡエリア２にデータを送信する半２重通信方式の多重通信プロトコルが表された図であるが、Ａエリア２からＢエリア３にデータを送信する半２重通信方式の多重通信プロトコルは記載されていない。
【００７３】
多重通信プロトコルは、１２５ＭＨｚのクロック毎に図３，図４に表されるような通信プロトコルであり、８ＢＩＴの送受信を行い、ローカル側の通信合成・分離を行う。その８ＢＩＴは、図３，図４では、縦軸に並んだ「Ｂ０」，「Ｂ１」，「Ｂ２」，「Ｂ３」，「Ｂ４」，「Ｂ５」，「Ｂ６」，「Ｂ７」で表される。
【００７４】
図３では、横軸に並んだ「０」〜「１４」の数値は、多重化通信を行うクロック（規格ＧｂＥ用と同じ１２５ＭＨｚ）のカウンタ数である。同様にして、図４では、横軸に並んだ「１５」〜「２９」の数値は、多重化通信を行うクロック（規格ＧｂＥ用と同じ１２５ＭＨｚ）のカウンタ数である。
【００７５】
図３，図４において、「ＳＰＩ−Ｄ」は、ＳＰＩ通信のデータを表す。「ＳＰＩ有／無」は、データ有無のフラグである。「ＳＰＩ有」は、ＳＰＩデータが有ることを表す。「ＳＰＩ無」は、ＳＰＩのデータが無いことを表す。「Ｉ２Ｃ−Ｄ」は、Ｉ２Ｃ通信のデータを表す。「Ｉ２Ｃ有／無」は、データ有無のフラグである。「Ｉ２Ｃ有」は、Ｉ２Ｃデータが有ることを表す。「Ｉ２Ｃ無」は、Ｉ２Ｃのデータが無いことを表す。
【００７６】
図３，図４において、「ＤＯ０」，「ＤＯ１」，「ＤＯ２」，「ＤＯ３」は、デジタル出力信号（Ｈｉ：１，Ｌｏｗ：０）である。「ＤＩ１」，「ＤＩ２」，「ＤＩ３」は、デジタル入力信号（Ｈｉ：１，Ｌｏｗ：０）である。
【００７７】
図３，図４において、「エンコーダ１  データ」，「エンコーダ２  データ」，「エンコーダ３  データ」，「エンコーダ４  データ」は、エンコーダ信号を多重化するデータである。「ＦＥＣ（１５，１１）短縮系」は、ハミング符号（１５，１１）の短縮系（３ＢＩＴが０固定）で、誤り訂正用に付加される４ＢＩＴデータである。図３では、カウンタ数が「２」〜「９」の横一列の８ＢＩＴ＋（３ＢＩＴが０固定）の計１１ＢＩＴを対象とする。図４では、カウンタ数が「１７」〜「２４」の横一列の８ＢＩＴ＋（３ＢＩＴが０固定）の計１１ＢＩＴを対象とする。
【００７８】
図３，図４において、「ＳＳ１」，「ＳＳ２」，「ＳＳ３」，「ＳＳ４」は、ＳＰＩ通信で通信対象とするデバイスの選択信号である。「ＭＯＤＥ０」，「ＭＯＤＥ１」，「ＭＯＤＥ２」，「ＭＯＤＥ３」は、ＳＰＩ通信でデータを確定するクロックのタイミングのモード（Clock Phase）を表す。また、「ＣＬＫ＿Ｉ２Ｃ＿ＮＯ」、「ＣＬＫ＿ＳＰＩ＿ＮＯ」は、Ｉ２Ｃ，ＳＰＩ通信の代表的なｃｌｏｃｋ周波数を０−３の４種類（例えば、１，２，５，１０ＭＨｚ）用意し、可動部側の周辺デバイスで使用するｃｌｏｃｋを指定する。
【００７９】
尚、「空き」は、データそのものが存在しないことを表す。
【００８０】
図３に表されたように、カウンタ数が「０」，「１」の通信開始時はプリアンブル２個が送受信される。カウンタ数が「１４」では、送受信を切り替えるため、お互いに送信ＯＦＦの状態とする。
【００８１】
図４に表されたように、カウンタ数が「１５」〜「２９」の後半１５回分は、送受信の方向を切り替えて通信を行う。
【００８２】
［４．まとめ］
すなわち、本実施形態では、従来、短い距離間でしか使用できなかった小型の周辺デバイスである感圧センサ３１２や加速度センサ３１３が距離のはなれた筐体外のユニット・装置間で通信可能となる。
【００８３】
従来は、センサのアナログ出力をマイコンのＡ／Ｄに直接接続するので、ノイズで分解能が出なかったり、また、産業用のイーサネット（登録商標）又はＣＣ−Ｌｉｎｋ（登録商標）等の省配線規格品のスレーブ機器でＡ／Ｄ等が搭載されたユニットを選択する必要があるため、小型化することができなかった。しかしながら、本実施の形態では、高速・低遅延で直接に本実施形態に係る多重通信基板４０１に周辺デバイスである感圧センサ３１２や加速度センサ３１３が接続できるため、ハードウエア的に小型で精度の良い複雑な制御が可能となる。
【００８４】
つまり、センサ類（感圧センサ３１２や加速度センサ３１３）と４軸モータ制御用マイコン１１５が直接通信を行うので、コントローラ１１の負荷が増えない。４軸モータ制御用マイコン１１５は、センサ類（感圧センサ３１２や加速度センサ３１３）からのデータを直接収集できるため、遅延が少なく、高性能なフィードバック制御が実現可能である。
【００８５】
本実施形態では、他の通信データと多重化するために、ユニット間の追加配線がなく、省配線化できる。よって、本実施形態では、例えば、センサ出力用のアナログ出力ケーブル、ＲＳ４８５ケーブル、又はイーサネット（登録商標）用ケーブルの追加が不要である。
【００８６】
つまり、他の信号線（エンコーダ・ＤＩＯ）を含めて多重化しているため、通信線としては、Ａエリア（固定部）１０１である多軸制御アンプとＢエリア（可動部）３０１であるヘッドユニットとの間を、多重通信用のイーサネット（登録商標）のケーブル５０１のＬＡＮ線を１本接続するだけでよく、省配線を実現可能にする。
【００８７】
本実施形態では、既に出荷済み装置のワイヤーハーネスの配線を変更せず、新型ユニット内の基板の追加・変更や、マイコンを搭載するユニット側のソフトウエアの変更のみで、装置の機能拡張が可能である。
【００８８】
つまり、Ｂエリア（可動部）３０１であるヘッドユニットでセンサ類（感圧センサ３１２や加速度センサ３１３）を変更しても、Ａエリア（固定部）１０１である多軸制御アンプとＢエリア（可動部）３０１であるヘッドユニットとの間での配線変更が不要である。多軸制御基板１１１のＣＰＵを変更するのみで対応可能である。従って、既に納入された装置でも、配線工事なしで、Ｂエリア（可動部）３０１であるヘッドユニットの新型を使用することで、新機能の効果を得られる。
【００８９】
従来は、機械系の振動制御等では、デジタルフィルタ（ノッチＦＩＬＴＥＲ等）を使用するのが一般的であるが、この処理時のＣＰＵにかかる負荷が大きく、発熱が高くなるため、処理能力が高い高価なＣＰＵを使用する必要がある。しかしながら、本実施形態では、多重通信用ＦＰＧＡ２０３，４０３に予め決められた機能（例えば、ＬＰＦ、ＨＰＦ（High Pass Filer）、又はノッチ等）又は周波数のデジタルフィルタ機能を利用することで、制御用ＣＰＵに対し、負荷を減らし、発熱を低く抑えられるので、処理能力が低い安価な制御用ＣＰＵを選択することが可能である。
【００９０】
［５．その他］
尚、本発明は上記実施形態に限定されるものでなく、その趣旨を逸脱しない範囲で様々な変更が可能である。
例えば、本実施の形態では、「周辺デバイス」として、感圧センサ３１２や加速度センサ３１３を使用する。その他に、「周辺デバイス」として、ＥＥＰＲＯＭ、Ａ／Ｄ変換器、Ｄ／Ａ変換器、又はロードセル等を使用してもよい。
【００９１】
また、本実施の形態では、「シリアルバス規格のデータ伝送」として、ＳＰＩ通信やＩ２Ｃ通信を行う。その他に、「シリアルバス規格のデータ伝送」として、Ｍｉｃｒｏｗｉｒｅ（登録商標）通信等を行ってもよい。
【符号の説明】
【００９２】
１  多重通信システム
１１５  ４軸モータ制御用マイコン
２０１  多重通信基板
２０２  ＥＴＨＥＲＰＨＹ−ＩＣ
２０３  多重通信用ＦＰＧＡ
２３３  ＨＤＬＣ−Ｉ／Ｆ出力部
２３４  送信バッファ
２４３  Ｉ２Ｃ−Ｉ／Ｆデータ出力部
２４４  送信バッファ
２５３  ＳＰＩ−Ｉ／Ｆデータ出力部
２５４  送信バッファ
３１１  センサ基板
３１２  感圧センサ
３１３  加速度センサ
４０１  多重通信基板
４０２  ＥＴＨＥＲＰＨＹ−ＩＣ
４０３  多重通信用ＦＰＧＡ
４３３  ＨＤＬＣ−Ｉ／Ｆ出力部
４３４  送信バッファ
４４３  Ｉ２Ｃ−Ｉ／Ｆデータ出力部
４４４  送信バッファ
４５３  ＳＰＩ−Ｉ／Ｆデータ出力部
４５４  送信バッファ
５０１  多重通信用のイーサネット（登録商標）のケーブル 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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