(57)【特許請求の範囲】
【請求項１】
マイクロコントローラであって、
メモリを伴うデジタルプロセッサと、
アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードと、
前記デジタルプロセッサによって、前記アナログノードのうちの１つを選択し、前記アナログノードをアナログバスに結合するために制御されるマルチプレクサと、
前記アナログバスおよびアナログ／デジタルコンバータ（ＡＤＣ）に切り替え可能に結合されるサンプルホールドキャパシタであって、前記ＡＤＣは、前記アナログバスにかかるアナログ電圧をそのデジタル表現に変換し、前記デジタル表現を伝達するために、前記デジタルプロセッサに結合されているデジタル出力を有する、サンプルホールドキャパシタと、
前記選択された外部入力／出力ノードのうちの１つに加えて前記アナログバスに結合されるように動作可能な外部ノードと
を備えており、
前記外部ノードは、外部キャパシタに、前記サンプルホールドキャパシタおよび前記外部キャパシタの組み合わせられたキャパシタンスが容量センサのキャパシタンスに十分であるように、結合されるように構成されている、マイクロコントローラ。
【請求項２】
前記外部ノードと前記アナログバスとの間のスイッチをさらに備え、前記スイッチは、前記デジタルプロセッサによって、プログラム可能に制御される、請求項１に記載のマイクロコントローラ。
【請求項３】
少なくとも２つのデジタル出力ノードをさらに備え、前記少なくとも２つのデジタル出力ノードの各々は、それぞれのデジタル出力ドライバに結合されており、それぞれのデジタル出力デバイスの各々は、前記デジタルプロセッサに接続されている、請求項１に記載のマイクロコントローラ。
【請求項４】
マイクロコントローラであって、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合されている、少なくとも２つのデジタル出力ノードと、
アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードであって、前記複数の外部入力／出力ノードのうちの第１のアナログノードは、前記マイクロコントローラ内の第１のアナログバスに結合されている、複数の外部入力／出力ノードと
を備え、
前記第１のアナログノードは、外部キャパシタに、前記サンプルホールドキャパシタおよび前記外部キャパシタの組み合わせられたキャパシタンスが容量センサのキャパシタンスに十分であるように、結合され、
前記第１のアナログバスは、電源コモン、電源電圧、または第２のアナログバスのうちの１つと前記サンプルホールドキャパシタとに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、または前記第１のアナログバスのうちの１つに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合されている、
マイクロコントローラ。
【請求項５】
前記第２のアナログバスに結合され、前記容量センサに結合するために適合されている第２のアナログノードをさらに備えている、請求項４に記載のマイクロコントローラ。
【請求項６】
前記少なくとも２つのデジタル出力ノードは、抵抗分圧器に結合するために適合され、前記抵抗分圧器は、電圧を前記容量センサに関連付けられた保護リング上に駆動する、請求項４に記載のマイクロコントローラ。
【請求項７】
前記第１のアナログバスに結合されている少なくとも１つの内部キャパシタをさらに備えている、請求項４に記載のマイクロコントローラ。
【請求項８】
複数のスイッチをさらに備え、
前記複数のスイッチのうちの第１のスイッチは、閉鎖されると、前記第１および第２のアナログバスを一緒に結合し、
前記複数のスイッチのうちの第２のスイッチは、閉鎖されると、前記第１のアナログバスを電源コモンに結合し、
前記複数のスイッチのうちの第３のスイッチは、閉鎖されると、前記第２のアナログバスを電源電圧に結合し、
前記複数のスイッチのうちの第４のスイッチは、閉鎖されると、前記第１のアナログバスを前記電源電圧に結合し、
前記複数のスイッチのうちの第５のスイッチは、閉鎖されると、前記第２のアナログバスを前記電源コモンに結合する、
請求項４に記載のマイクロコントローラ。
【請求項９】
前記デジタルプロセッサは、前記複数のスイッチを制御する、請求項８に記載のマイクロコントローラ。
【請求項１０】
前記複数のスイッチは、複数の電界効果トランジスタ（ＦＥＴ）スイッチである、請求項８に記載のマイクロコントローラ。
【請求項１１】
前記複数のデジタル出力ドライバは、実質的に、前記電源電圧において、論理高出力を有し、実質的に、前記電源コモンにおいて、論理低出力を有する、請求項４に記載のマイクロコントローラ。
【請求項１２】
容量センサシステムであって、前記システムは、
容量センサと、
前記容量センサに関連付けられた保護リングと、
前記保護リングに結合されている第１の抵抗器と、
前記保護リングに結合されている第２の抵抗器と、
マイクロコントローラと
を備え、
前記マイクロコントローラは、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合され、前記少なくとも２つのデジタル出力ノードの一方は、前記第１の抵抗器に結合され、前記少なくとも２つのデジタル出力ノードの他方は、前記第２の抵抗器に結合されている、少なくとも２つのデジタル出力ノードと、
アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードであって、前記複数の外部入力／出力ノードのうちの第１のアナログノードは、前記マイクロコントローラ内の第１のアナログバスに結合されている、複数の外部入力／出力ノードと
を備え、
前記第１のアナログノードは、外部キャパシタに、前記サンプルホールドキャパシタおよび前記外部キャパシタの組み合わせられたキャパシタンスが容量センサのキャパシタンスに十分であるように、結合され、
前記第１のアナログバスは、電源コモン、電源電圧、または第２のアナログバスのうちの１つと前記サンプルホールドキャパシタとに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、または前記第１のアナログバスのうちの１つに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合されている、容量センサシステム。
【請求項１３】
前記第２のアナログバスに結合され、前記容量センサに結合するために適合されている第２のアナログノードをさらに備えている、請求項１２に記載の容量センサシステム。
【請求項１４】
前記第１のアナログバスに結合されている少なくとも１つの内部キャパシタをさらに備えている、請求項１２に記載の容量センサシステム。
【請求項１５】
複数のスイッチをさらに備え、
前記複数のスイッチのうちの第１のスイッチは、閉鎖されると、前記第１および第２のアナログバスを一緒に結合し、
前記複数のスイッチのうちの第２のスイッチは、閉鎖されると、前記第１のアナログバスを電源コモンに結合し、
前記複数のスイッチのうちの第３のスイッチは、閉鎖されると、前記第２のアナログバスを電源電圧に結合し、
前記複数のスイッチのうちの第４のスイッチは、閉鎖されると、前記第１のアナログバスを前記電源電圧に結合し、
前記複数のスイッチのうちの第５のスイッチは、閉鎖されると、前記第２のアナログバスを前記電源コモンに結合する、
請求項１２に記載の容量センサシステム。
【請求項１６】
前記第１の抵抗器は、前記第２の抵抗器の抵抗の２倍である、請求項１３に記載の容量センサシステム。
【請求項１７】
前記外部キャパシタおよび前記サンプルホールドキャパシタの組み合わせられた容量値は、前記容量センサの容量値の約半分である、請求項１６に記載の容量センサシステム。
【請求項１８】
前記保護リングにかかる電圧は、前記容量センサにかかる電圧と実質的に同一である、請求項１２に記載の容量センサシステム。
【請求項１９】
前記デジタルプロセッサは、前記複数のスイッチを制御する、請求項１５に記載の容量センサシステム。
【請求項２０】
容量センサのキャパシタンスを測定し、前記容量センサに関連付けられた保護リングにかかる電圧を制御する方法であって、前記方法は、
容量センサを提供するステップと、
前記容量センサに関連付けられた保護リングを提供するステップと、
前記保護リングに結合されている第１の抵抗器を提供するステップと、
前記保護リングに結合されている第２の抵抗器を提供するステップと、
マイクロコントローラを提供するステップと
を含み、
前記マイクロコントローラは、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合され、前記少なくとも２つのデジタル出力ノードの一方は、前記第１の抵抗器に結合され、前記少なくとも２つのデジタル出力ノードの他方は、前記第２の抵抗器に結合される、少なくとも２つのデジタル出力ノードと、
アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードであって、前記複数の外部入力／出力ノードのうちの第１のアナログノードは、前記マイクロコントローラ内の第１のアナログバスに結合されている、複数の外部入力／出力ノードと
を備え、
前記第１のアナログノードは、外部キャパシタに、前記サンプルホールドキャパシタおよび前記外部キャパシタの組み合わせられたキャパシタンスが容量センサのキャパシタンスに十分であるように、結合され、
前記第１のアナログバスは、電源コモン、電源電圧、または第２のアナログバスのうちの１つと前記サンプルホールドキャパシタとに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、または前記第１のアナログバスのうちの１つに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合され、
前記方法は、
第１の時間期間の間に、
前記サンプルホールドキャパシタを前記第１のアナログバスに結合すること、
前記第１のアナログバスを電源電圧に結合すること、
前記第２のアナログバスを電源コモンに結合すること、および、
前記第１および第２の出力ドライバからの出力を用いて、前記少なくとも２つのデジタル出力ノードの各々を、実質的に、前記電源コモンに駆動すること
を行なうステップと、
前記第１の時間期間の後の第２の時間期間の間に、
前記少なくとも２つのデジタル出力ノードの一方を、実質的に、前記電源電圧に駆動することと、
前記少なくとも２つのデジタル出力ノードの他方を、実質的に、前記電源コモンに駆動すること、および、
第１の充電がその間で安定するために十分な間、前記第１および第２のアナログバスを一緒に結合すること
を行なうステップと、
前記第２の時間期間の後の第３の時間期間の間に、
前記サンプルホールドキャパシタを前記第１のアナログバスから分断し、前記サンプルホールドキャパシタを前記ＡＤＣに結合すること、および、
前記第２のアナログバスを前記電源コモンに結合すること
を行なうステップと、
前記第３の時間期間の後の第４の時間期間の間に、前記サンプルホールドキャパシタは依然として前記ＡＤＣに結合されており、
前記第２のアナログバスを前記電源電圧に結合すること、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換すること、および、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第１のデジタル表現を読み取ること
を行なうステップと、
前記第４の時間期間の後の第５の時間期間の間に、前記第１のアナログバスを前記電源コモンに結合し、前記サンプルホールドキャパシタを前記ＡＤＣから分断し、前記サンプルホールドキャパシタを前記第１のアナログバスに結合するステップと、
前記第５の時間期間の後の第６の時間期間の間に、
前記少なくとも２つのデジタル出力ノードの一方を、実質的に、前記電源コモンに駆動すること、
前記少なくとも２つのデジタル出力ノードの他方を、実質的に、前記電源電圧に駆動すること、および、
第２の充電がその間で安定するために十分な間、前記第１および第２のアナログバスを一緒に結合すること
を行なうステップと、
前記第６の時間期間の後の第７の時間期間の間に、
前記サンプルホールドキャパシタを前記第１のアナログバスから分断し、前記サンプルホールドキャパシタを前記ＡＤＣに結合すること、および、
前記第２のアナログバスを前記電源電圧に結合すること
を行なうステップと、
前記第７の時間期間の後の第８の時間期間の間に、前記サンプルホールドキャパシタは依然として前記ＡＤＣに結合されており、
前記第２のアナログバスを前記電源コモンに結合すること、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換すること、および、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第２のデジタル表現を読み取ること
を行なうステップと
を行なうステップをさらに含む方法である、方法。
【請求項２１】
前記デジタルプロセッサによって前記第１および第２のデジタル表現を処理し、同相雑音を実質的に低減させるステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第１および第２のデジタル表現を前記デジタルプロセッサに関連付けられたメモリ内に記憶するステップと、
前記記憶された第１および第２のデジタル表現を後続の第１および第２のデジタル表現と比較するステップと
をさらに含み、
前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一である場合、前記容量センサは、作動されておらず、
前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一ではない場合、前記容量センサは、作動されている、
請求項２０に記載の方法。
【請求項２３】
容量センサのキャパシタンスを測定し、前記容量センサに関連付けられた保護リングにかかる電圧を制御する方法であって、前記方法は、
ａ）  サンプルホールドキャパシタおよび外部キャパシタを第１の電圧に充電するステップであって、前記第１の電圧は、電源電圧または電源コモンの電圧のうちの一方であり、前記サンプルホールドキャパシタは、第１のアナログバスに切り替え可能に結合され、前記外部キャパシタは、アナログノードによって前記第１のアナログバスに結合されており、前記サンプルホールドキャパシタおよび前記外部キャパシタの組み合わせられたキャパシタンスが前記容量センサのキャパシタンスに十分である、ステップと、
ｂ）  アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードの中のノードを通して、第２のアナログバスに結合されている前記容量センサを第２の電圧に充電するステップであって、前記第２の電圧は、前記電源電圧または前記電源コモンの電圧のうちの他方である、ステップと、
ｃ）  前記容量センサに関連付けられた保護リングを前記第２の電圧に充電するステップと、
ｄ）  前記保護リングを第３の電圧に充電するステップであって、前記第３の電圧は、前記電源コモンの電圧よりも大きく、かつ、前記電源電圧以下である、ステップと、
ｅ）  第１の充電がその間で安定するために十分な間、前記第１のアナログバスおよび前記第２のアナログバスを一緒に結合するステップと、
ｆ）  前記サンプルホールドキャパシタを前記第１のアナログバスから分断し、前記サンプルホールドキャパシタをアナログ／デジタルコンバータ（ＡＤＣ）に結合するステップと、
ｇ）  前記容量センサを前記第２の電圧に充電するステップと、
ｈ）  前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換するステップと、
ｉ）  前記容量センサを前記第１の電圧に充電するステップと、
ｊ）  前記保護リングを前記第１の電圧に充電するステップと、
ｋ）  デジタルプロセッサによって、前記ＡＤＣからの前記第１の充電の第１のデジタル表現を読み取るステップと、
ｌ）  前記サンプルホールドキャパシタを前記ＡＤＣから分断し、前記サンプルホールドキャパシタを前記第１のアナログバスに結合するステップと、
ｍ）  サンプルホールドキャパシタを前記第２の電圧に充電するステップと、
ｎ）  前記保護リングを第４の電圧に充電するステップであって、前記第４の電圧は、前記電源コモンの電圧よりも大きく、かつ、前記電源電圧以下である、ステップと、
ｏ）  第２の充電がその間で安定するために十分な間、前記第１のアナログバスおよび前記第２のアナログバスを一緒に結合するステップと、
ｐ）  前記サンプルホールドキャパシタを前記第１のアナログバスから分断し、前記サンプルホールドキャパシタを前記ＡＤＣに結合するステップと、
ｑ）  前記容量センサを前記第１の電圧に充電するステップと、
ｒ）  前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換するステップと、
ｓ）  前記容量センサを前記第２の電圧に充電するステップと、
ｔ）  前記保護リングを前記第２の電圧に充電するステップと、
ｕ）  前記デジタルプロセッサによって、前記ＡＤＣからの前記第２の充電の第２のデジタル表現を読み取るステップと
を含み、
ステップａ）〜ｃ）は、第１の時間期間の間に行われ、
ステップｄ）〜ｅ）は、前記第１の時間期間の後の第２の時間期間の間に行われ、
ステップｆ）〜ｇ）は、前記第２の時間期間の後の第３の時間期間の間に行われ、
ステップｈ）〜ｋ）は、前記第３の時間期間の後の第４の時間期間の間に行われ、前記サンプルホールドキャパシタは依然として前記ＡＤＣに結合されており、
ステップｌ）〜ｍ）は、前記第４の時間期間の後の第５の時間期間の間に行われ、
ステップｎ）〜ｏ）は、前記第５の時間期間の後の第６の時間期間の間に行われ、
ステップｐ）〜ｑ）は、前記第６の時間期間の後の第７の時間期間の間に行われ、
ステップｒ）〜ｕ）は、前記第７の時間期間の後の第８の時間期間の間に行われる、方法。
【請求項２４】
前記保護リングにかかる電圧は、前記容量センサにかかる電圧と実質的に同一である、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本願は、共有に係る米国仮特許出願第６１／５４４，１５０号（２０１１年１０月６日出願、Ｚｅｋｅ  Ｌｕｎｄｓｔｒｕｍ，Ｋｅｉｔｈｅ  Ｃｕｒｔｉｓ，Ｂｕｒｋｅ  Ｄａｖｉｓｏｎ，Ｓｅａｎ  Ｓｔｅｅｄｍａｎ、および、Ｙａｎｎ  ＬｅＦａｏｕ，名称「Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  ＡＤＣ  ｗｉｔｈ  Ｇｕｒｄ  Ｒｉｎｇ  Ｄｒｉｖｅ  Ｏｕｔｐｕｔｓ」）を基礎とする優先権を主張する。該出願は、あらゆる目的のために参照により本明細書に援用される。
【０００２】
（技術分野）
本開示は、特に、マイクロコントローラ内で使用するための、より具体的には、容量タッチ検出能力を伴う、マイクロコントローラによって使用するためのアナログ／デジタルコンバータに関する。
【背景技術】
【０００３】
物体、例えば、金属片、指、手、足、脚等による容量センサのタッチまたは容量近接センサへの接近は、そのあるパラメータ、特に、例えば、マン・マシン・インターフェースデバイス、例えば、キーパッドまたはキーボード内で使用されるタッチセンサ内に内蔵される、キャパシタのキャパシタンス値を変化させる。マイクロコントローラは、現在、そのような容量センサの検出および評価を向上させる、周辺機器を含む。そのような用途の１つは、容量分圧（ＣＶＤ）を利用して、容量タッチ要素がタッチされたかどうかを評価する。しかしながら、そのようなセンサが、高雑音環境内で動作されるとき、従来のシステムにおける分解能または検出は、十分ではない場合がある。
【０００４】
特に、寄生キャパシタンスは、多くの容量センサ用途において、問題を呈し得る。寄生キャパシタンスは、センサに隣接する導体（または、マイクロコントローラへのその接続）が、センサと異なる電圧電位にあるとき、常時、発生される。したがって、容量センサに関連付けられた寄生キャパシタンスを低減させることが好まく、寄生キャパシタンスは、容量センサの感度を低下させ、それによって、結果として生じる容量変換プロセス、例えば、ＣＶＤ（容量分圧）の分解能を低下させ得ると考えられる。
【発明の概要】
【課題を解決するための手段】
【０００５】
したがって、必要とされるのは、容量センサに関連付けられた寄生キャパシタンスを低減させ、それによって、その動作の間、その容量測定値変化感度を増加させるための効果的方法である。
【０００６】
ある実施形態によると、マイクロコントローラは、メモリを伴うデジタルプロセッサと、アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードと、該アナログノードのうちの１つを選択し、そのアナログノードをアナログバスに結合するために、デジタルプロセッサによって制御される、マルチプレクサと、アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、アナログバスと結合され、デジタル表現を伝達するために、デジタルプロセッサに結合されるデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、アナログバスに結合される、外部ノードとを備え得る。
【０００７】
さらなる実施形態によると、スイッチが、外部ノードとアナログバスとの間に結合され得、スイッチは、デジタルプロセッサによって、プログラム可能に制御され得る。さらなる実施形態によると、マイクロコントローラの少なくとも２つのデジタル出力ノードは、複数のデジタル出力ドライバのうちのそれぞれの１つに結合され得る。
【０００８】
別の実施形態によると、マイクロコントローラは、メモリを伴うデジタルプロセッサと、デジタルプロセッサによって制御される複数のデジタル出力ドライバと、サンプルホールドキャパシタと、デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、複数のデジタル出力ドライバのうちのそれぞれの１つに結合される、マイクロコントローラの少なくとも２つのデジタル出力ノードと、マイクロコントローラ内の第１のアナログバスに結合されている第１のアナログノードとを備え得、第１のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され得、第２のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第１のアナログバスに切り替え可能に結合され得、サンプルホールドキャパシタは、第１のアナログバスまたはＡＤＣの入力のいずれかに切り替え可能に結合され得る。さらなる実施形態によると、第１のアナログノードは、第２のアナログバスに結合され得、容量センサに結合するために適合され得る。さらなる実施形態によると、少なくとも２つのデジタル出力ノードは、電圧を容量センサに関連付けられた保護リング上に駆動する、レジスタ分圧器ネットワークに結合するために適合され得る。さらなる実施形態によると、第２のアナログノードは、第２のアナログバスに結合され、外部キャパシタに結合するために適合され得る。さらなる実施形態によると、少なくとも１つの内部キャパシタは、第２のアナログバスに切り替え可能に結合され得る。
【０００９】
さらなる実施形態によると、マイクロコントローラは、複数のスイッチを備え得、複数のスイッチのうちの第１のスイッチは、閉鎖されると、第１および第２のアナログバスを一緒に結合し、複数のスイッチのうちの第２のスイッチは、閉鎖されると、第１のアナログバスを電源コモンに結合し、複数のスイッチのうちの第３のスイッチは、閉鎖されると、第２のアナログバスを電源電圧に結合し、複数のスイッチのうちの第４のスイッチは、閉鎖されると、第１のアナログバスを電源電圧に結合し、複数のスイッチのうちの第５のスイッチは、閉鎖されると、第２のアナログバスを電源コモンに結合する。
【００１０】
さらなる実施形態によると、デジタルプロセッサは、複数のスイッチを制御する。さらなる実施形態によると、複数のスイッチは、複数の電界トランジスタ（ＦＥＴ）スイッチであり得る。さらなる実施形態によると、複数のデジタル出力ドライバは、実質的に、電源電圧では、論理高出力を、実質的に、電源コモンでは、論理低出力を有し得る。
【００１１】
さらに別の実施形態によると、容量センサシステムは、容量センサと、容量センサに関連付けられた保護リングと、保護リングに結合されている第１のレジスタと、保護リングに結合されている第２のレジスタと、マイクロコントローラとを備え得、マイクロコントローラは、メモリを伴うデジタルプロセッサと、デジタルプロセッサによって制御される複数のデジタル出力ドライバと、サンプルホールドキャパシタと、デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、複数のデジタル出力ドライバのうちのそれぞれの１つに結合される、マイクロコントローラの少なくとも２つのデジタル出力ノードであって、少なくとも２つのデジタル出力ノードの一方は、第１のレジスタに結合され得、少なくとも２つのデジタル出力ノードの他方は、第２のレジスタに結合され得る、少なくとも２つのデジタル出力ノードと、マイクロコントローラ内の第１のアナログバス、および容量センサに結合され得る第１のアナログノードとを備え得、第１のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され得、第２のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第１のアナログバスに切り替え可能に結合され得、サンプルホールドキャパシタは、第１のアナログバスまたはＡＤＣの入力に切り替え可能に結合され得る。
【００１２】
さらなる実施形態によると、第２のアナログノードは、第２のアナログバスに結合され、外部キャパシタに結合するために適合され得る。さらなる実施形態によると、少なくとも１つの内部キャパシタは、第２のアナログバスに切り替え可能に結合され得る。
【００１３】
さらなる実施形態によると、容量センサシステムは、複数のスイッチを備え得、複数のスイッチのうちの第１のスイッチは、閉鎖されると、第１および第２のアナログバスを一緒に結合し、複数のスイッチのうちの第２のスイッチは、閉鎖されると、第１のアナログバスを電源コモンに結合し、複数のスイッチのうちの第３のスイッチは、閉鎖されると、第２のアナログバスを電源電圧に結合し、複数のスイッチのうちの第４のスイッチは、閉鎖されると、第１のアナログバスを電源電圧に結合し、複数のスイッチのうちの第５のスイッチは、閉鎖されると、第２のアナログバスを電源コモンに結合する。さらなる実施形態によると、第１のレジスタは、第２のレジスタの抵抗の２倍であり得る。さらなる実施形態によると、外部キャパシタおよびサンプルホールドキャパシタの組み合わせられた容量値は、容量センサの容量値の約半分であり得る。さらなる実施形態によると、保護リングにかかる電圧は、容量センサにかかる電圧と実質的に同一であり得る。さらなる実施形態によると、デジタルプロセッサは、複数のスイッチを制御し得る。
【００１４】
さらに別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサに関連付けられた保護リングにかかる電圧を制御する方法は、容量センサを提供するステップと、容量センサに関連付けられた保護リングを提供するステップと、保護リングに結合されている第１のレジスタを提供するステップと、保護リングに結合されている第２のレジスタを提供するステップと、マイクロコントローラを提供するステップとを含み、マイクロコントローラは、メモリを伴うデジタルプロセッサと、デジタルプロセッサによって制御される複数のデジタル出力ドライバと、サンプルホールドキャパシタと、デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、複数のデジタル出力ドライバのうちのそれぞれの１つに結合される、マイクロコントローラの少なくとも２つのデジタル出力ノードであって、少なくとも２つのデジタル出力ノードの一方は、第１のレジスタに結合され得、少なくとも２つのデジタル出力ノードの他方は、第２のレジスタに結合され得る、少なくとも２つのデジタル出力ノードと、マイクロコントローラ内の第１のアナログバス、および容量センサに結合され得る第１のアナログノードとを備え、第１のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され得、第２のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第１のアナログバスに切り替え可能に結合され得、サンプルホールドキャパシタは、第１のアナログバスまたはＡＤＣの入力のいずれかに切り替え可能に結合され得、方法は、サンプルホールドキャパシタを第１のアナログバスに結合するステップと、第１のアナログバスを電源電圧に結合するステップと、第２のアナログバスを電源コモンに結合するステップと、少なくとも２つのデジタル出力ノードのうちのそれぞれの１つを、実質的に、第１および第２の出力ドライバからの出力を伴う、電源コモンに駆動するステップと、少なくとも２つのデジタル出力ノードの一方を、実質的に、電源電圧に駆動するステップと、少なくとも２つのデジタル出力ノードの他方を、実質的に、電源コモンに駆動するステップと、第１の充電がその間で安定するために十分な間、第１および第２のアナログバスを一緒に結合するステップと、サンプルホールドキャパシタを第１のアナログバスから分断するステップと、第２のアナログバスを電源コモンに結合するステップと、第２のアナログバスを電源電圧に結合するステップと、第３および第４のアナログバスを、実質的に、電源電圧に駆動するステップと、ＡＤＣによって、サンプルホールドキャパシタにかかる安定した第１の充電をその第１のデジタル表現に変換するステップと、デジタルプロセッサによって、ＡＤＣからの第１のデジタル表現を読み取るステップと、第１のアナログバスを電源コモンに結合するステップと、少なくとも２つのデジタル出力ノードの一方を、実質的に、電源コモンに駆動するステップと、少なくとも２つのデジタル出力ノードの他方を、実質的に、電源電圧に駆動するステップと、第２の充電がその間で安定するために十分な間、第１および第２のアナログバスを一緒に結合するステップと、サンプルホールドキャパシタを第１のアナログバスから分断するステップと、第２のアナログバスを電源電圧に結合するステップと、第２のアナログバスを電源コモンに結合するステップと、第３および第４のアナログバスを、実質的に、電源コモンに駆動するステップと、ＡＤＣによって、サンプルホールドキャパシタにかかる安定した第２の充電をその第２のデジタル表現に変換するステップと、デジタルプロセッサによって、ＡＤＣからの第２のデジタル表現を読み取るステップとを行なうステップとをさらに含み得る。
【００１５】
本方法のさらなる実施形態によると、第１および第２のデジタル表現を処理するステップは、デジタルプロセッサによって行なわれ、同相雑音を実質的に低減させる。本方法のさらなる実施形態によると、第１および第２のデジタル表現をデジタルプロセッサに関連付けられたメモリ内に記憶するステップと、記憶された第１および第２のデジタル表現を後続の第１および第２のデジタル表現と比較するステップとを含み得、記憶された第１および第２のデジタル表現が、後続の第１および第２のデジタル表現と実質的に同一である場合、容量センサは、作動されておらず、記憶された第１および第２のデジタル表現が、後続の第１および第２のデジタル表現と実質的に同一ではない場合、容量センサは、作動されているであろう。
【００１６】
さらに別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサに関連付けられた保護リングにかかる電圧を制御する方法は、ａ）サンプルホールドキャパシタを第１の電圧に充電するステップと、ｂ）容量センサを第２の電圧に充電するステップと、ｃ）容量センサに関連付けられた保護リングを第２の電圧に充電するステップと、ｄ）保護リングを第３の電圧に充電するステップと、ｅ）第１の充電がその間で安定するために十分な間、サンプルホールドキャパシタおよび容量センサを一緒に結合するステップと、ｆ）サンプルホールドキャパシタを容量センサから分断するステップと、ｇ）アナログ／デジタルコンバータ（ＡＤＣ）によって、サンプルホールドキャパシタにかかる安定した第１の充電をその第１のデジタル表現に変換するステップと、ｈ）容量センサを第２の電圧に充電するステップと、ｉ）容量センサを第１の電圧に充電するステップと、ｊ）保護リングを第１の電圧に充電するステップと、ｋ）デジタルプロセッサによって、ＡＤＣからの第１の充電の第１のデジタル表現を読み取るステップと、ｌ）保護リングを第４の電圧に充電するステップと、ｍ）第２の充電がその間で安定するために十分な間、サンプルホールドキャパシタおよび容量センサを一緒に結合するステップと、ｎ）サンプルホールドキャパシタを容量センサから分断するステップと、ｏ）アナログ／デジタルコンバータ（ＡＤＣ）によって、サンプルホールドキャパシタにかかる安定した第２の充電をその第２のデジタル表現に変換するステップと、ｐ）容量センサを第１の電圧に充電するステップと、ｑ）容量センサを第２の電圧に充電するステップと、ｒ）保護リングを第２の電圧に充電するステップと、ｓ）デジタルプロセッサによって、ＡＤＣからの第２の充電の第２のデジタル表現を読み取るステップと、ｔ）ステップｄ）に戻るステップとを含み得る。
【００１７】
本方法のさらなる実施形態によると、第１の電圧は、ほぼ電源電圧であり得、第２の電圧は、ほぼ電源コモンであり得る。本方法のさらなる実施形態によると、第１の電圧は、ほぼ電源コモンであり得、第２の電圧は、ほぼ電源電圧であり得る。本方法のさらなる実施形態によると、保護リングにかかる電圧は、容量センサにかかる電圧と実質的に同一であり得る。
本明細書は、例えば、以下の項目も提供する。
（項目１）
マイクロコントローラであって、
メモリを伴うデジタルプロセッサと、
アナログノードとして機能するようにプログラムされることができる複数の外部入力／出力ノードと、
前記デジタルプロセッサによって、前記アナログノードのうちの１つを選択し、前記アナログノードをアナログバスに結合するために制御されるマルチプレクサと、
前記アナログバスと結合されているアナログ／デジタルコンバータ（ＡＤＣ）であって、前記ＡＤＣは、前記アナログバスにかかるアナログ電圧をそのデジタル表現に変換し、前記デジタル表現を伝達するために、前記デジタルプロセッサに結合されているデジタル出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
前記アナログバスに結合されている外部ノードと
を備えている、マイクロコントローラ。
（項目２）
前記外部ノードと前記アナログバスとの間のスイッチをさらに備え、前記スイッチは、前記デジタルプロセッサによって、プログラム可能に制御される、項目１に記載のマイクロコントローラ。
（項目３）
前記マイクロコントローラの少なくとも２つのデジタル出力ノードをさらに備え、前記少なくとも２つのデジタル出力ノードは、複数のデジタル出力ドライバのうちのそれぞれの１つに結合されている、項目１に記載のマイクロコントローラ。
（項目４）
マイクロコントローラであって、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合されている、少なくとも２つのデジタル出力ノードと、
前記マイクロコントローラ内の第１のアナログバスに結合されている第１のアナログノードと
を備え、
前記第１のアナログバスは、電源コモン、電源電圧、前記サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、前記サンプルホールドキャパシタ、または前記第１のアナログバスに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合されている、
マイクロコントローラ。
（項目５）
前記第１のアナログノードは、前記第２のアナログバスに結合され、容量センサに結合するために適合されている、項目４に記載のマイクロコントローラ。
（項目６）
前記少なくとも２つのデジタル出力ノードは、レジスタ分圧器ネットワークに結合するために適合され、前記レジスタ分圧器ネットワークは、電圧を前記容量センサに関連付けられた保護リング上に駆動する、項目４に記載のマイクロコントローラ。
（項目７）
前記第２のアナログバスに結合されている第２のアナログノードをさらに備え、前記第２のアナログノードは、外部キャパシタに結合するために適合されている、項目４に記載のマイクロコントローラ。
（項目８）
前記第２のアナログバスに切り替え可能に結合されている少なくとも１つの内部キャパシタをさらに備えている、項目７に記載のマイクロコントローラ。
（項目９）
複数のスイッチをさらに備え、
前記複数のスイッチのうちの第１のスイッチは、閉鎖されると、前記第１および第２のアナログバスを一緒に結合し、
前記複数のスイッチのうちの第２のスイッチは、閉鎖されると、前記第１のアナログバスを電源コモンに結合し、
前記複数のスイッチのうちの第３のスイッチは、閉鎖されると、前記第２のアナログバスを電源電圧に結合し、
前記複数のスイッチのうちの第４のスイッチは、閉鎖されると、前記第１のアナログバスを前記電源電圧に結合し、
前記複数のスイッチのうちの第５のスイッチは、閉鎖されると、前記第２のアナログバスを前記電源コモンに結合する、
項目４に記載のマイクロコントローラ。
（項目１０）
前記デジタルプロセッサは、前記複数のスイッチを制御する、項目９に記載のマイクロコントローラ。
（項目１１）
前記複数のスイッチは、複数の電界効果トランジスタ（ＦＥＴ）スイッチである、項目９に記載のマイクロコントローラ。
（項目１２）
前記複数のデジタル出力ドライバは、実質的に、前記電源電圧において、論理高出力を有し、実質的に、前記電源コモンにおいて、論理低出力を有する、項目４に記載のマイクロコントローラ。
（項目１３）
容量センサシステムであって、前記システムは、
容量センサと、
前記容量センサに関連付けられた保護リングと、
前記保護リングに結合されている第１のレジスタと、
前記保護リングに結合されている第２のレジスタと
マイクロコントローラと
を備え、
前記マイクロコントローラは、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合され、前記少なくとも２つのデジタル出力ノードの一方は、前記第１のレジスタに結合され、前記少なくとも２つのデジタル出力ノードの他方は、前記第２のレジスタに結合されている、出力ノードと、
前記マイクロコントローラ内の第１のアナログバスおよび前記容量センサに結合されている第１のアナログノードと
を備え、
前記第１のアナログバスは、電源コモン、電源電圧、前記サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、前記サンプルホールドキャパシタ、または前記第１のアナログバスに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合されている、容量センサシステム。
（項目１４）
前記第２のアナログバスに結合され、外部キャパシタに結合するために適合されている第２のアナログノードをさらに備えている、項目１３に記載の容量センサシステム。
（項目１５）
前記第２のアナログバスに切り替え可能に結合されている少なくとも１つの内部キャパシタをさらに備えている、項目１３に記載の容量センサシステム。
（項目１６）
複数のスイッチをさらに備え、
前記複数のスイッチのうちの第１のスイッチは、閉鎖されると、前記第１および第２のアナログバスを一緒に結合し、
前記複数のスイッチのうちの第２のスイッチは、閉鎖されると、前記第１のアナログバスを電源コモンに結合し、
前記複数のスイッチのうちの第３のスイッチは、閉鎖されると、前記第２のアナログバスを電源電圧に結合し、
前記複数のスイッチのうちの第４のスイッチは、閉鎖されると、前記第１のアナログバスを前記電源電圧に結合し、
前記複数のスイッチのうちの第５のスイッチは、閉鎖されると、前記第２のアナログバスを前記電源コモンに結合する、
項目１３に記載の容量センサシステム。
（項目１７）
前記第１のレジスタは、前記第２のレジスタの抵抗の２倍である、項目１４に記載の容量センサシステム。
（項目１８）
前記外部キャパシタおよび前記サンプルホールドキャパシタの組み合わせられた容量値は、前記容量センサの容量値の約半分である、項目１７に記載の容量センサシステム。
（項目１９）
前記保護リングにかかる電圧は、前記容量センサにかかる電圧と実質的に同一である、項目１３に記載の容量センサシステム。
（項目２０）
前記デジタルプロセッサは、前記複数のスイッチを制御する、項目１３に記載の容量センサシステム。
（項目２１）
容量センサのキャパシタンスを測定し、前記容量センサに関連付けられた保護リングにかかる電圧を制御する方法であって、前記方法は、
容量センサを提供するステップと、
前記容量センサに関連付けられた保護リングを提供するステップと、
前記保護リングに結合されている第１のレジスタを提供するステップと、
前記保護リングに結合されている第２のレジスタを提供するステップと、
マイクロコントローラを提供するステップと、
を含み
前記マイクロコントローラは、
メモリを伴うデジタルプロセッサと、
前記デジタルプロセッサによって制御される複数のデジタル出力ドライバと、
サンプルホールドキャパシタと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
前記マイクロコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードは、前記複数のデジタル出力ドライバのうちのそれぞれの１つに結合され、前記少なくとも２つのデジタル出力ノードの一方は、前記第１のレジスタに結合され、前記少なくとも２つのデジタル出力ノードの他方は、前記第２のレジスタに結合される、出力ノードと、
前記マイクロコントローラ内の第１のアナログバス、および前記容量センサに結合されている第１のアナログノードと
を備え、
前記第１のアナログバスは、電源コモン、電源電圧、前記サンプルホールドキャパシタ、または第２のアナログバスに切り替え可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、前記サンプルホールドキャパシタ、または前記第１のアナログバスに切り替え可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切り替え可能に結合され、
前記方法は、
前記サンプルホールドキャパシタを前記第１のアナログバスに結合するステップと、
前記第１のアナログバスを電源電圧に結合するステップと、
前記第２のアナログバスを電源コモンに結合するステップと、
前記第１および第２の出力ドライバからの出力を用いて、前記少なくとも２つのデジタル出力ノードのうちのそれぞれの１つを、実質的に、前記電源コモンに駆動するステップと、
前記少なくとも２つのデジタル出力ノードの一方を、実質的に、前記電源電圧に駆動するステップと、
前記少なくとも２つのデジタル出力ノードの他方を、実質的に、前記電源コモンに駆動するステップと、
第１の充電がその間で安定するために十分な間、前記第１および第２のアナログバスを一緒に結合するステップと、
前記サンプルホールドキャパシタを前記第１のアナログバスから分断するステップと、
前記第２のアナログバスを前記電源コモンに結合するステップと、
前記第２のアナログバスを前記電源電圧に結合するステップと、
前記第３および第４のアナログバスを、実質的に、前記電源電圧に駆動するステップと、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換するステップと、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第１のデジタル表現を読み取るステップと、
前記第１のアナログバスを前記電源コモンに結合するステップと、
前記少なくとも２つのデジタル出力ノードの一方を、実質的に、前記電源コモンに駆動するステップと、
前記少なくとも２つのデジタル出力ノードの他方を、実質的に、前記電源電圧に駆動するステップと、
第２の充電がその間で安定するために十分な間、前記第１および第２のアナログバスを一緒に結合するステップと、
前記サンプルホールドキャパシタを前記第１のアナログバスから分断するステップと、
前記第２のアナログバスを前記電源電圧に結合するステップと、
前記第２のアナログバスを前記電源コモンに結合するステップと、
前記第３および第４のアナログバスを、実質的に、前記電源コモンに駆動するステップと、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換するステップと、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第２のデジタル表現を読み取るステップと
を行なうステップをさらに含む、方法。
（項目２２）
前記デジタルプロセッサによって前記第１および第２のデジタル表現を処理し、同相雑音を実質的に低減させるステップをさらに含む、項目２１に記載の方法。
（項目２３）
前記第１および第２のデジタル表現を前記デジタルプロセッサに関連付けられたメモリ内に記憶するステップと、
前記記憶された第１および第２のデジタル表現を後続の第１および第２のデジタル表現と比較するステップと
をさらに含み、
前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一である場合、前記容量センサは、作動されておらず、
前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一ではない場合、前記容量センサは、作動されている、
項目２１に記載の方法。
（項目２４）
容量センサのキャパシタンスを測定し、前記容量センサに関連付けられた保護リングにかかる電圧を制御する方法であって、前記方法は、
ａ）  サンプルホールドキャパシタを第１の電圧に充電するステップと、
ｂ）  容量センサを第２の電圧に充電するステップと、
ｃ）  前記容量センサに関連付けられた保護リングを前記第２の電圧に充電するステップと、
ｄ）  前記保護リングを第３の電圧に充電するステップと、
ｅ）  第１の充電がその間で安定するために十分な間、前記サンプルホールドキャパシタおよび前記容量センサを一緒に結合するステップと、
ｆ）  前記サンプルホールドキャパシタを前記容量センサから分断するステップと、
ｇ）  アナログ／デジタルコンバータ（ＡＤＣ）によって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換するステップと、
ｈ）  前記容量センサを前記第２の電圧に充電するステップと、
ｉ）  前記容量センサを前記第１の電圧に充電するステップと、
ｊ）  前記保護リングを前記第１の電圧に充電するステップと、
ｋ）  デジタルプロセッサによって、前記ＡＤＣからの前記第１の充電の第１のデジタル表現を読み取るステップと、
ｌ）  前記保護リングを第４の電圧に充電するステップと、
ｍ）  第２の充電がその間で安定するために十分な間、前記サンプルホールドキャパシタおよび前記容量センサを一緒に結合するステップと、
ｎ）  前記サンプルホールドキャパシタを前記容量センサから分断するステップと、
ｏ）  前記アナログ／デジタルコンバータ（ＡＤＣ）によって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換するステップと、
ｐ）  前記容量センサを前記第１の電圧に充電するステップと、
ｑ）  前記容量センサを前記第２の電圧に充電するステップと、
ｒ）  前記保護リングを前記第２の電圧に充電するステップと、
ｓ）  前記デジタルプロセッサによって、前記ＡＤＣからの前記第２の充電の第２のデジタル表現を読み取るステップと、
ｔ）  ステップｄ）に戻るステップと
を含む、方法。
（項目２５）
前記第１の電圧は、ほぼ電源電圧であり、前記第２の電圧は、ほぼ電源コモンである、項目２４に記載の方法。
（項目２６）
前記第１の電圧は、ほぼ電源コモンであり、前記第２の電圧は、ほぼ電源電圧である、項目２４に記載の方法。
（項目２７）
前記保護リングにかかる電圧は、前記容量センサにかかる電圧と実質的に同一である、項目２４に記載の方法。
【図面の簡単な説明】
【００１８】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【図１】図１は、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図を図示する。
【図２】図２は、図１に示される容量センサキーの概略立面図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、図１に示され、容量センサの各々の周囲に容量保護リングを有する、容量センサキーの概略立面図を図示する。
【図４】図４は、本開示の別の具体的例示的実施形態による、図１に示され、容量センサの各々の周囲に保護リングを有する、容量センサキーの基本構想図を図示する。
【図５】図５は、容量センサを囲む静電場線および接地遮蔽の概略立面図を図示する。
【図６】図６は、本開示の教示による、容量センサを囲む静電場線、保護リング、および接地遮蔽の概略立面図を図示する。
【図７】図７は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図７Ａ】図７Ａは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図８】図８は、本開示の教示による、キャパシタンス変換の概略電圧−時間図を図示する。
【図９】図９は、本開示の具体的例示的実施形態による、キャパシタンス変換およびこれらの変換の間の保護リング電圧制御の概略電圧−時間図を図示する。
【図１０】図１０は、図７に示される、容量変換システムの概略タイミング図を図示する。
【図１１】図１１および１２は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。
【図１２】図１１および１２は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。
【図１３】図１３は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示する。
【図１４】図１４は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示し、アナログ機能は、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる。
【図１５】図１５は、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図を図示する。
【発明を実施するための形態】
【００１９】
本開示は、種々の修正および代替形態が可能であり得るが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明されている。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される、あらゆる修正および均等物を網羅することを理解されたい。
【００２０】
マイクロコントローラは、現在、容量センサの検出および評価を向上させる、周辺機器を含む。一実施形態によると、容量分圧（ＣＶＤ）が、容量タッチ要素がタッチされたかどうかを評価するために使用され得る。しかしながら、それに関連付けられたそのようなセンサが、高雑音環境内で動作されるとき、この容量測定システムにおける分解能または容量変化検出は、十分ではない場合がある。
【００２１】
特に、寄生キャパシタンスは、多くの容量センサ用途において、問題を呈し得る。寄生キャパシタンスは、センサに隣接する導体（または、マイクロコントローラへのその接続）が、センサと異なる電圧電位にあるとき、常時、発生される。したがって、結果として生じるＣＶＤ（容量分圧）変換プロセスの分解能を増加させるために、容量センサの寄生キャパシタンスを低減させる必要がある。本明細書に開示される種々の実施形態によると、センサキャパシタンスに近似し、センサ（および、その接続）とそれに近接近する他の導体および／または接地面との間に設置された伝導性トレースを駆動する電圧が、生成され得る。
【００２２】
次に、図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号で表され、類似要素は、異なる小文字添え字を伴う、同一番号によって表されるであろう。
【００２３】
図１を参照すると、描写されるのは、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図である。マイクロコントローラ集積回路デバイス１０１は、デジタルプロセッサ１０６、メモリ、入力−出力（Ｉ／Ｏ）ポート（ノード）のうちの１つ以上、アナログ／デジタルコンバータ（ＡＤＣ）、精密タイマ、多機能入力および出力ノード、充電時間測定ユニット（ＣＴＭＵ）、マルチプレクサ、デジタル／アナログコンバータ（ＤＡＣ）、またはそれらの組み合わせを備え得る。容量タッチアナログフロントエンド（ＡＦＥ）１０４は、マイクロプロセッサ１０１の前述の機能のうちのいくつかが実装され得る。容量タッチＡＦＥ１０４は、アナログマルチプレクサ（図示せず）を通して、容量センサキー１０２のマトリクス、例えば、プッシュボタン、レバー、トグル、ターゲット、ハンドル、ノブ等に結合され得る。
【００２４】
容量タッチＡＦＥ１０４は、単一低コスト集積回路マイクロコントローラを用いて、例えば、限定ではないが、関連付けられた容量センサのキャパシタンス値を変化させる、ターゲットキーの押下および変位による容量センサの作動が存在するときを決定する際に使用される、すべてのアクティブ機能を促進する。容量タッチＡＦＥ１０４は、容量センサキー１０２のマトリクスの各センサのキャパシタンス値を測定し、キャパシタンス値をそれぞれのアナログ直流（ＤＣ）電圧に変換し、これは、アナログ／デジタルコンバータ（ＡＤＣ）（図示せず）によって、読み取られ、デジタル値に変換され、デジタルプロセッサ１０６に送信される。
【００２５】
デジタルプロセッサ１０６は、クロックおよび制御機能を容量タッチＡＦＥ１０４に供給し、容量タッチＡＦＥ１０４のアナログ電圧検出器出力を読み取り、容量センサキー１０２のマトリクスの各キーを選択する。容量センサキー１０２のマトリクスのキーの作動が決定されると、デジタルプロセッサ１０６は、適切な措置を講じるであろう。種々の容量タッチシステムのより詳細な説明は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍから利用可能なＭｉｃｒｏｃｈｉｐ  Ｔｅｃｈｎｏｌｏｇｙ  ＩｎｃｏｒｐｏｒａｔｅｄのアプリケーションノートＡＮ１２９８、ＡＮ１３２５、およびＡＮ１３３４により完全に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００２６】
図２を参照すると、描写されるのは、図１に示される容量センサキーの概略立面図である。基板２０４、例えば、印刷回路基板（ＰＣＢ）は、電磁妨害（ＥＭＩ）遮蔽のために使用され得る、接地面２０６（随意）を有し得る。容量センサプレート２０８は、基板２０４のある面に、接地面２０６（随意）に近接して転置され得る。他の回路導体２１０（例えば、ＰＣＢトレース）もまた、容量センサプレート２０８に近接し得る。タッチターゲット２１２は、容量センサプレート２０８のうちのそれぞれの１つを覆って敷設され、空隙２１４をその間に有し得る。タッチターゲット２１２は、図２に示されるように、容量センサプレート２０８のキャパシタンスを変化させる任意の物体、例えば、金属片、指、手、足、脚等によって置換され得ることが想定され、これは、本開示の範囲内である。被覆２１６は、容量センサプレート２０８を覆って載置され得、および／またはタッチターゲット２１２（随意）の一部であり得、その上に刻まれた英数字情報を有し得る。容量タッチキー１０８の各々は、センサプレート２０８および被覆２１６を備えている。誘電スペーサ２１８は、容量タッチキー１０８の各々の間に位置する。随意に、タッチターゲット２１２は、各それぞれのセンサプレート２０８を覆って追加され得る。
【００２７】
接地面２０６（随意）および／または回路導体２１０は、容量センサプレート２０８と異なる電圧電位であり得る。これは、容量センサプレート２０８と容量センサプレート２０８に近接する接地面２０６（随意）および／または回路導体２１０の一部との間に寄生キャパシタンスを生成する。異なる電圧電位における容量センサプレート２０８と周囲導体との間の静電場の略図については、図５を参照されたい。容量センサプレート２０８と周囲導体との間の強い静電場線に留意されたい。この寄生キャパシタンスは、そこへのタッチの間に生じる、容量センサのプレート２０８キャパシタンス値の変化の検出分解能を制限する。寄生キャパシタンスは、同様に、容量センサプレート２０８とＡＦＥ１０４との間の接続に影響を及ぼす。また、容量タッチシステムにおいて採用され得る、雑音遮蔽の量を制限する。
【００２８】
図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、図１に示され、容量センサの各々の周囲に容量保護リングを有する、容量センサキーの概略立面図である。容量センサプレート２０８の各々の周囲の保護リング３２０が、容量センサキー１０２ａに追加される。その他の点では、全他の要素は、図２に示される容量センサキー１０２と実質的に同一である。それぞれの容量センサプレート２０８にかかる電圧と実質的に同一である、保護リングにかかる電圧３２０を維持することによって、寄生キャパシタンスは、有意に低減される。それによって、そこへのタッチの間に生じる、キャパシタセンサプレート２０８のキャパシタンス値の変化の検出分解能を増加させる。加えて、向上した雑音遮蔽の提供は、図２に示される構成における検出分解能に影響を及ぼさない。容量センサプレート２０８、保護リング３２０、周囲接地面２０６（随意）、および導体２１０（図示せず）間の静電場の略図については、図６を参照されたい（容量センサプレート２０８および保護リング３２０は、実質的に同一の電圧電位である）。容量センサプレート２０８と周囲導体および接地面２０６（随意）との間のはるかに弱い静電場線（より長い線）に留意されたい。両方とも、実質的に同一の電圧電位であるので、実質的に、寄生キャパシタンスは、容量センサプレート２０８と保護リング３２０との間に存在しない。
【００２９】
図４を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、図１に示される容量センサキーおよび容量センサの各々の周囲に保護リングを有する、基本構想図である。タッチキー１０８の容量センサプレート２０８の各々は、電気的に一緒に結合され、その上に同一の電圧電位を有する保護リング４２０によって囲まれる。本構成では、１つの容量センサプレート２０８のキャパシタンス値のみが、１度に決定され、したがって、保護リング４２０のマトリクス全体が、以下により完全に説明されるように、ＡＦＥ１０４およびデジタルプロセッサ１０６によって決定されるそのキャパシタンス値を有する容量センサプレート２０８の電圧電位をとる。
【００３０】
図３に示される保護リング３２０の各々は、相互から独立し、その上に異なる電圧を有し得るが、デジタルプロセッサ１０６へのより多くの接続を要求するであろう。したがって、２つ以上の容量センサプレート２０８の同時キャパシタンス読み取りが、同時に決定される必要がない限り、単一電圧電位保護リング４２０（図４）で十分であり、デジタルプロセッサ１０６へのより少ない回路接続を要求するであろう。
【００３１】
図７を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図７に示される混合信号集積回路デバイス１０１ａ、例えば、マイクロコントローラは、容量センサプレート２０８のキャパシタンス値を決定する容量分圧器（ＣＶＤ）法を使用するときに適用可能である。最初に、タッチされていない容量センサプレート２０８のキャパシタンス値を決定し、次いで、タッチされた容量センサプレート２０８の後続キャパシタンス値を決定することによって、容量センサプレート２０８へのタッチが、そのキャパシタンスの変化に基づいて、決定され得る。ＣＶＤでは、２つのキャパシタは、反対電圧値に充電／放電される。次いで、２つの反対に充電されるキャパシタは、一緒に結合され、結果として生じる電圧は、接続された２つのキャパシタ上で測定される。ＣＶＤのより詳細な説明は、共同所有の米国特許出願公開第ＵＳ２０１０／０１８１１８０号に提示され、あらゆる目的のために、参照することによって本明細書に組み込まれる。図７に示されるスイッチは、例えば、限定ではないが、電界トランジスタ（ＦＥＴ）スイッチであり得る。ノード７２８および７３０は、それぞれ、それぞれの内部単一線（導体）アナログバス７３２および７３４に結合される、アナログノードである。
【００３２】
容量センサプレート２０８のキャパシタンスは、可変キャパシタ７０４（第１のＣＶＤキャパシタ）によって表され、第２のＣＶＤキャパシタは、これらの２つのキャパシタが、非常に近い容量値、例えば、１：１〜約３：１を有する場合、サンプルホールドキャパシタ７１６であり得る。これに対する理由として、ＣＶＤでは、一方のキャパシタからの充電の一部は、充電を有していない、または反対充電を有する、他方のキャパシタに移送されることが挙げられる。例えば、２つのＣＶＤキャパシタの値が等しいとき、一方上の充電の半分は、他方のキャパシタに移送されるであろう。２対１のキャパシタンス比は、キャパシタのいずれが最初に充電されたかに応じて、充電の１／３が、より小さい（１／２Ｃ）キャパシタに移送されるか、またはより小さい（１／２Ｃ）キャパシタから得られる結果をもたらすであろう。サンプルホールドキャパシタ７１６が、実質的に、容量センサキャパシタ７０４より小さいとき、追加のキャパシタンス７０６ａが、ノード７２８の外部に追加され得、および／または内部キャパシタンス７０６ｂが、ノード７２８から独立して追加され得、それにより、キャパシタ７１６、７０６ａ、および／または７０６ｂの組み合わせられたキャパシタンスは、前述の基準を満たすために、容量センサキャパシタンス７０４のキャパシタンス値に関連して十分なキャパシタンスを有する。これは、ＣＶＤを使用して、キャパシタンス値を決定する際の最良分解能をもたらす。キャパシタ７１６はまた、充電が２つのＣＶＤキャパシタ間で移送された後にもたらされるアナログ電圧をサンプリングし、ホールドするために使用される、サンプルホールドキャパシタである。充電移送が完了すると、アナログ／デジタルコンバータ（ＡＤＣ）７１８は、結果として生じる充電電圧を、タッチセンサキャパシタ７０４のキャパシタンス値のさらなる処理および決定のために、デジタルプロセッサ１０６によって読み取られる、デジタル値に変換する。
【００３３】
以下に提示される実施例では、キャパシタ７０４（第１のＣＶＤキャパシタ）、キャパシタ７０６ａ（外部接続されたキャパシタ）および／またはキャパシタ７０６ｂ（内部接続されたキャパシタ）のためのキャパシタンス値は、サンプルホールドキャパシタ７１６と組み合わせて選択され、第１のＣＶＤキャパシタ７０４が、Ｖｓｓに放電されるか、またはＶｄｄに充電されるか、および、キャパシタ７０６および７１６の組み合わせが、Ｖｄｄに充電されるか、またはＶｓｓに放電されるかに応じて、それぞれ、Ｖｄｄ電圧の１／３または２／３の組み合わせられた充電電圧をもたらし得る。本実施例では、キャパシタ７０４は、キャパシタ７０６および７１６の並列に接続された組み合わせのキャパシタンスの約２倍のキャパシタンスである。２つの反対極性に充電されたＣＶＤキャパシタを一緒に結合した後の結果として生じる静止電圧は、キャパシタ７０４が最初にＶｓｓに放電されたとき、約１／３＊Ｖｄｄとなり、キャパシタ７０４が最初にＶｄｄに充電されたとき、約２／３＊Ｖｄｄとなるであろう。
【００３４】
並列に接続された全キャパシタの組み合わせの予期される静止電圧を把握することは、デジタルプロセッサ１０６によってキャパシタンス値が評価されるそれぞれのセンサプレート２０８を囲む保護リング３２０または４２０のための適切な電圧を生成することを可能にする。Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１２および７１４からの両出力は、実質的に、Ｖｄｄ（論理高）である。Ｖｓｓが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１２および７１４からの両出力は、実質的に、Ｖｓｓ（論理低）である。１／３＊Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１４からの出力は、Ｖｓｓ（論理低）であり、デジタルドライバ７１２からの出力は、実質的に、Ｖｄｄ（論理高）である。２／３＊Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１４からの出力は、Ｖｄｄ（論理高）であり、デジタルドライバ７１２からの出力は、実質的に、Ｖｓｓ（論理低）である。
【００３５】
キャパシタ７０６のためのキャパシタンス値とレジスタ７０８および７１０のための抵抗値との適切な選択によって、保護リング電圧は、ノード７２４および７２６における２つのみのデジタル出力を使用して、デジタルプロセッサ１０６によって、容易に発生され得る。他の電圧比もまた、キャパシタ７０６とレジスタ７０８および７１０のための値との適切な選択によって、効果的に使用され得る。例えば、キャパシタ７０６および７１６の組み合わせられたキャパシタンスが、実質的に、キャパシタ７０４のキャパシタンスに等しい場合、後続の組み合わせられた電圧は、１／２＊Ｖｄｄであり、適切である場合、保護リングキャパシタンス上に１／２＊Ｖｄｄを産生するために、レジスタ７０８および７１０は、実質的に、同一の抵抗であろう。
【００３６】
図７Ａを参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサと１つの保護リングとのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図７Ａに示される混合信号集積回路デバイス１０１ｂ、例えば、マイクロコントローラは、図７に示されるデバイス１０１ａと実質的に同一の性能を果たすが、１つのみの単一ワイヤアナログバス７３２ａが存在し、内部キャパシタ７０６ｂおよび７０６ｃは、スイッチＨによって、バス７３２ａから分断され、外部ノード７２８は、スイッチＧによって、バス７３２ａから分断される。１組のみのＶｄｄ／ＶｓｓスイッチＤおよびＣが、使用され、第１のＣＶＤキャパシタ７０４は、異なる時間期間の間、充電／放電され、次いで、第２のＣＶＤキャパシタ７１６（および、７０６）が、放電／充電される。これは、スイッチの組および第２の内部アナログバスを節約することになる（図７バス７３４参照）。
【００３７】
加えて、複数のスイッチＩが、図１に示される容量タッチキー１０８において使用される容量センサ７０４の各々を多重化するために使用される。これらの特徴はまた、図７の回路に組み込まれ得る。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査する場合、複数のセンサキャパシタ７０４のうちのそれぞれの１つを選択する。複数のノード７３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。デジタルプロセッサは、デジタルドライバ７１２および７１４を通して、複数のセンサキャパシタ７０４の選択された１つのために、ノード７２４および７２６を適切な論理レベルに駆動する。
【００３８】
図８および９を参照すると、描写されるは、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図（図８）、およびこれらの変換の間の保護リング電圧制御（図９）である。セグメントＩでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｄｄに充電され、容量センサキャパシタ７０４は、Ｖｓｓに放電され、保護リングキャパシタンス７０２は、Ｖｓｓに放電される（実質的に、キャパシタ７０４にかかる電圧に一致する）。セグメントＩＩでは、キャパシタ７０６、７１６、および７０４は、一緒に結合され、容量タッチキー１０８が押下されないとき、約１／３＊Ｖｄｄの静止電圧がもたらされ、押下されるとき、１／３＊Ｖｄｄよりわずかに低い静止電圧がもたらされるであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる電圧に追従する。セグメントＩＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＩＩの間に得られた静止電圧を保持する。セグメントＩＩＩでは、キャパシタ７０４（容量センサ）にかかるいかなる電圧充電も、実質的に、Ｖｓｓに放電され、次いで、セグメントＩＶの開始時では、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｄｄに充電される。セグメントＩＶでもサンプルホールドキャパシタ７１６に貯蔵されている静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、非作動タッチセンサから予期されるものより低いかどうか決定する際に使用される。タッチセンサキャパシタ７０４の容量値は、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより低くなるであろう。これは、キャパシタ７０４が、Ｖｓｓに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｄｄに初期化されると、後続静止電圧は、容量センサが作動されないとき、約２／３＊Ｖｄｄである。
【００３９】
セグメントＶでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｓｓに放電され、容量センサキャパシタ７０４および保護リングキャパシタンス７０２は、既に、Ｖｄｄに充電されている。セグメントＶＩでは、キャパシタ７０６、７１６および７０４は、一緒に結合され、約２／３＊Ｖｄｄの静止電圧が、容量タッチキー１０８が押下されていないとき、もたらされ、押下されると、２／３＊Ｖｄｄよりわずかに低い静止電圧がもたらされるであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる電圧に追従する。セグメントＶＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＶＩの間に得られた静止電圧を保持する。セグメントＶＩＩでは、キャパシタ７０４（容量センサ）は、実質的に、Ｖｄｄに充電され、次いで、セグメントＶＩＩＩの開始時、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｓｓに放電される。セグメントＶＩＩＩでもサンプルホールドキャパシタ７１６に貯蔵されている静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、静止電圧が非作動タッチセンサから予期されるものより低いかどうか決定する際に使用される。タッチセンサキャパシタ７０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより大きくなるであろう。これは、キャパシタ７０４が、Ｖｄｄに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｓｓに初期化されると、後続静止電圧は、本明細書に前述されるように、容量センサが作動されていないときの約１／３＊Ｖｄｄである。これらのシーケンスは、タッチキー１０８の各１つに対して繰り返される。また、容量測定サイクル１つおきに、電圧充電極性を反転させ、容量測定値を平均化することによって、差動動作タイプが、達成され、同相雑音および妨害、例えば、６０Ｈｚ電力線妨害を最小限にする。
【００４０】
図１０を参照すると、描写されるのは、図７に示される容量変換システムの概略タイミング図である。この概略タイミング図は、図７に示される回路の具体的例示的動作実施形態を明確に表す。ノード７２４、７２６、７２８、および７３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。図１０は、基本的に、図９に示されるものと同一の電圧およびタイミング波形を表す。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。
【００４１】
図１１および１２を参照すると、描写されるは、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。ステップ１１０２では、キャパシタンス値変換が、始動される。ステップ１１０４では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせが、第１の電圧に充電される。ステップ１１０６では、容量センサは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであり得、第２の電圧は、Ｖｓｓであり得、または逆であり得る。ステップ１１０８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電され得る。
【００４２】
次に、ステップ１１１０では、センサ保護リングは、ステップ１１１２の実行と同時に、第３の電圧に充電／放電され、ステップ１１１２において、以前に第１の電圧に充電されたサンプルホールドキャパシタの組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１１１０および１１１２は、両方とも互に同時に生じる限り、交換され得る。ステップ１１１４では、サンプルホールドキャパシタおよび容量センサは、第１の静止充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１１１６では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第１の充電を保持する。ステップ１１１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。
【００４３】
ステップ１１２０では、容量センサは、短時間、第２の電圧に放電される。ステップ１１２２では、容量センサは、第１の電圧に充電される。随意に、ステップ１１２４では、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、容量センサ保護リングは、第１の電圧に充電される。ステップ１１２６では、そのデジタル表現への第１の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。
【００４４】
ステップ１１２８では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせが、第２の電圧に充電される。ステップ１１３０では、容量センサは、第１の電圧に充電される。ステップ１１３２では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電される。
【００４５】
次に、ステップ１１３４では、センサ保護リングは、ステップ１１３６の実行と同時に、第４の電圧に充電／放電され、ステップ１１３６において、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタの組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１１３４および１１３６は、両方とも、互に同時に生じる限り、交換され得る。ステップ１１３８では、サンプルホールドキャパシタの組み合わせおよび容量センサは、第２の静止充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１１４０では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第２の充電を保持する。ステップ１１４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。
【００４６】
ステップ１１４４では、容量センサは、短時間、第１の電圧に放電される。ステップ １１４６では、容量センサは、第２の電圧に充電される。随意に、ステップ１１４８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電される。ステップ１１５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。第１および第２の充電のデジタル表現は、その後、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減するように処理され得る。
【００４７】
図１３を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図である。トライステート出力を有する、デジタルドライバ１３５４は、外部ノード７２８に結合され、例えば、限定ではないが、デジタルプロセッサ１０６からのトライステート制御信号によって制御される。例えば、限定ではないが、デジタルプロセッサ１０６からのデジタル出力信号は、デジタルドライバ１３５４の入力に結合される。
【００４８】
例えば、図７ＡにおいてスイッチＧを実装し得るアナログパスゲートスイッチ１３５０は、例えば、限定ではないが、デジタルプロセッサ１０６からのＡＤＣチャネル選択から独立して、アナログバス制御信号によって制御され得るアナログスイッチ論理１３５２によって制御される。概して、内部ＡＤＣのためのアナログマルチプレクサは、外部ピンのうちの１つのみが１度に内部ＡＤＣに接続されるように、複数のスイッチのうちの１つのみが閉鎖することを可能にするように構成される。しかしながら、別の実施形態によると、ＡＤＣのためのアナログマルチプレクサは、２つ以上のスイッチが、外部ピンをアナログバスに接続するように制御され得ることを可能にするように構成され得る。故に、制御論理１３５２およびアナログパスゲートスイッチ１３５０は、アナログマルチプレクサから独立して制御されるか、またはアナログマルチプレクサの一部であるかのいずれかであり得る。アナログパスゲートスイッチ１３５０は、閉鎖されると、前述でより完全に説明されたように、ノード７２８のアナログバス７３２への直接結合を有効化する。アナログパスゲートスイッチ１３５０が閉鎖されると、デジタルドライバ１３５４の出力は、トライステート制御によって、高インピーダンス状態にされ、それによって、アナログポートとして使用されるとき、ノード７２８に最小限の影響を及ぼす。他の機能も、本明細書に説明される他の実施形態に従って含まれ得ることが想定され、これは、本開示の範囲内である。
【００４９】
図１４を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートし、加えて、アナログ機能が、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる、多機能ポート論理の概略ブロック図である。そのようなポート論理は、外部ピン７３０のいずれかのために使用され得、アナログマルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように構成されるとき、ピン７２８のためにも使用され得る。ノード７３０におけるデジタルおよびアナログ機能間の切り替えは、プロセッサ集約的であり得、前述でより完全に説明されたように、ノード７３０の要求される全関連デジタルおよびアナログ機能を適切に操作するための複雑なプログラムを要求し得る。各容量センサのキャパシタンス値の設定および決定、例えば、図８−１２の間、プロセッサ１０６にかかる負荷、例えば、プログラムステップおよび／または制御機能を軽減するために、ＡＤＣ上書き特徴が、本明細書に説明される、容量タッチ決定回路に組み込まれ得る。図１４に示される回路機能を組み込む、専用ＡＤＣコントローラの使用は、デジタルプロセッサプログラムステップを節約し、容量センサキャパシタンスの決定の間、プロセッサが、他の機能を行なうことを可能にするであろう。しかしながら、他の実施形態によると、上書き機能はまた、省略されることができる。また、さらに他の実施形態によると、図１３および１４に示されるようなポート論理は、例えば、図７Ａに示されるように、各外部ピンのための汎用ポート論理を生成するように組み合わせられ得る。したがって、全外部ピンのための汎用ポート論理は、独立して、アナログバスに接続するように制御され得る、２つのパスゲートを有し得、または独立イネーブル信号によって制御されることを可能にする、アナログマルチプレクサの一部である、単一パスゲートを有し得る。
【００５０】
トライステート出力を有する、デジタルドライバ１４５４は、外部ノード７３０に結合され、マルチプレクサ１４５８からのトライステート制御信号によって制御される。マルチプレクサ１４６０からのデジタル出力信号は、デジタルドライバ１４５４の入力に結合される。図７ＡにおいてスイッチＩを実装し得るアナログパスゲートスイッチ１４５０は、アナログスイッチ論理１４５２によって制御される。ＡＤＣ上書きイネーブル信号が、論理低であるとき、マルチプレクサ１４５８は、デジタルドライバ１４５４のトライステート出力を制御するためのトライステート制御信号をデジタルドライバ１４５４の入力に結合し、マルチプレクサ１４６０は、デジタル出力信号をデジタルドライバ１４５４の入力に結合する。ＡＤＣチャネル選択（アナログバス制御）は、前述でより完全に説明されたように、アナログパスゲートスイッチ１４５０を制御し、直接、ノード７３０をアナログバス７３２に結合する。本構成では、図１４に示される回路は、図１３に示される回路と実質的に同一の方式で機能する。
【００５１】
しかしながら、ＡＤＣ上書きイネーブル信号が、論理高であるとき、マルチプレクサ１４５８は、デジタルドライバ１４５４のトライステート出力を制御するためのＡＤＣ上書きデータイネーブル信号をデジタルドライバ１４５４の入力に結合し、マルチプレクサ１４６０は、ＡＤＣ上書きデータ信号をデジタルドライバ１４５４の入力に結合する。アナログパスゲートスイッチ１４５０は、アナログバス７３２をノード７３０から分断するように強制される。本構成では、ＡＤＣ上書きデータイネーブルおよびＡＤＣ上書きデータ信号は、ＡＤＣ論理コントローラ（図示せず）によって提供され得、デジタルプロセッサ１０６からのプログラム集約的措置を要求することなく、ノード７３０に結合される容量タッチセンサを充電または放電するために使用され得る。
【００５２】
ノード７２８のためのポート論理は、前述のように、図１３または図１４に示されるように、実装され得る。ノード７２４および７２６のためのポート論理はまた、図１４または１５に示されるように、例えば、「アナログイン」パスゲートスイッチ１３５０を伴わずに、実装され得る。複数のノード７３０は、図１４に示されるように、実装されることができる。前述のように、汎用ポートは、全外部ピンのために使用され得る。追加の機能が、それぞれの外部ピンに従って、他の機能性をサポートするために実装されることができる。
【００５３】
図１５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図である。複数のアナログパスゲートスイッチ１５３８は、アナログマルチプレクサを実装し、複数のノード７３０ｘをアナログバス７３２に結合し、そこから分断し得る（例えば、複数の容量タッチセンサの各々の選択）。直接接続が、ノード７２８およびアナログバス７３２を一緒に結合するか（例えば、図７参照）、または随意のアナログパスゲートスイッチ１５３６が、ノード７２８をアナログバス７３２に結合し、そこから分断し得る（例えば、図７Ａ参照）。前述のように、追加のパスゲートスイッチ１５３６は、マルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように設計される場合、アナログマルチプレクサの一部であることができる。複数のスイッチ１５３４は、追加のサンプルホールドキャパシタ１５４４をアナログバス７３２に結合し、そこから分断し得る。スイッチ１５４０は、アナログバス７３２をＶｄｄに充電するために使用され得、スイッチ１５４２は、アナログバス７３２をＶｓｓに放電するために使用され得る。
【００５４】
本開示の実施形態が、描写され、説明され、本開示の例示的実施形態を参照することによって定義されるが、そのような参照は、本開示の限定を含意するものではなく、そのような限定が、推測されるべきではない。開示される主題は、当業者および本開示の利益を有するものに想起されるであろうように、形態および機能における多数の修正、改変、ならびに均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【図１】
0006504818.tif 000002
【図２】
0006504818.tif 000003
【図３】
0006504818.tif 000004
【図４】
0006504818.tif 000005
【図５−６】
0006504818.tif 000006
【図７】
0006504818.tif 000007
【図７Ａ】
0006504818.tif 000008
【図８】
0006504818.tif 000009
【図９】
0006504818.tif 000010
【図１０】
0006504818.tif 000011
【図１１】
0006504818.tif 000012
【図１２】
0006504818.tif 000013
【図１３】
0006504818.tif 000014
【図１４】
0006504818.tif 000015
【図１５】
0006504818.tif 000016