(57)【特許請求の範囲】
【請求項１】
外部からの入力信号を遅延させることによって、半導体スイッチング素子の駆動信号を生成する駆動部へのプリドライブ信号を生成する遅延時間補正回路であって、
前記半導体スイッチング素子のターンオン動作およびターンオフ動作のうちの一方の動作の過渡変化を検知する過渡変化検知部と、
前記過渡変化検知部によって検知された過渡変化と前記入力信号とに基づいて補正信号を生成する補正信号生成部と、
前記補正信号を用いて前記入力信号を遅延させることにより、前記プリドライブ信号に対応する出力信号を生成する遅延出力部と、
を備え、
前記遅延出力部において、ターンオン動作およびターンオフ動作のうち前記一方の動作と異なる他方の動作を指示する前記出力信号は、直前に行われた前記一方の動作の過渡変化の期間の長さに応じて前記入力信号から遅延される、遅延時間補正回路。
【請求項２】
前記過渡変化検知部は、前記半導体スイッチング素子の過渡変化を、前記半導体スイッチング素子に加わっているゲート電圧の変化に基づいて検知する、請求項１に記載の遅延時間補正回路。
【請求項３】
前記過渡変化検知部は、前記半導体スイッチング素子の過渡変化を、前記半導体スイッチング素子の主端子間の電圧の変化に基づいて検知する、請求項１に記載の遅延時間補正回路。
【請求項４】
前記過渡変化検知部は、前記半導体スイッチング素子の過渡変化を、前記半導体スイッチング素子の主端子間の電流の変化に基づいて検知する、請求項１に記載の遅延時間補正回路。
【請求項５】
前記一方の動作はターンオン動作である、請求項１から請求項４のいずれか１項に記載の遅延時間補正回路。
【請求項６】
前記一方の動作はターンオフ動作である、請求項１から請求項４のいずれか１項に記載の遅延時間補正回路。
【請求項７】
前記過渡変化検知部は、前記半導体スイッチング素子のターンオン動作およびターンオフ動作のうちの前記他方の動作の過渡変化も検知し、
前記遅延出力部において、ターンオン動作およびターンオフ動作のうち前記一方の動作を指示する前記出力信号は、直前に行われた前記他方の動作の過渡変化の期間の長さに応じて前記入力信号から遅延される、
請求項１から６のいずれか１項に記載の遅延時間補正回路。
【請求項８】
前記遅延出力部は、前記半導体スイッチング素子の過渡変化の期間に応じて充電される容量を有しており、前記容量の電圧値と、所定の容量電圧しきい値との比較によって前記出力信号が決定され、
前記容量の電圧の下限値は、前記容量電圧しきい値と電圧ゼロとの間の値にクランプされる、
請求項１から請求項７のいずれか１項に記載の遅延時間補正回路。
【請求項９】
前記過渡変化検知部は、前記半導体スイッチング素子に対する測定値と、測定しきい値との比較によって過渡変化を検知し、
検知される過渡変化がターンオン動作およびターンオフ動作のいずれのものであるかに応じて、前記測定しきい値として、異なる値が用いられる、
請求項１から請求項８のいずれか１項に記載の遅延時間補正回路。
【請求項１０】
請求項１から請求項９のいずれか１項に記載の遅延時間補正回路と、前記駆動部とを備える、半導体デバイス駆動回路。
【請求項１１】
前記遅延出力部によって遅延された時間に応じて、前記入力信号に対する前記出力信号の遅延を調整する入出力遅延調整部をさらに備える、請求項１０に記載の半導体デバイス駆動回路。
【請求項１２】
前記遅延出力部は、前記半導体スイッチング素子の過渡変化の期間に応じて充電される容量を有しており、
前記半導体デバイス駆動回路は、前記容量の電圧を所定の電圧とする保護動作を行うことができる保護回路をさらに備える、
請求項１０または請求項１１に記載の半導体デバイス駆動回路。
【請求項１３】
前記保護回路による保護動作は、前記遅延時間補正回路に供給される電源の電圧が電源電圧しきい値を下回った場合に行われ、
前記遅延出力部の前記容量が充電されることにより生じる電圧の最大値は、前記電源電圧しきい値よりも低くされる、
請求項１２に記載の半導体デバイス駆動回路。
【請求項１４】
請求項１０から請求項１３のいずれか１項に記載の半導体デバイス駆動回路と、前記半導体スイッチング素子とを備える、半導体装置。
【請求項１５】
前記半導体スイッチング素子は、炭化珪素からなる部分を含む、請求項１４に記載の半導体装置。
【請求項１６】
並列接続された複数の半導体スイッチング素子を駆動する半導体デバイス駆動回路であって、
前記複数の半導体スイッチング素子に個別に接続される複数の駆動回路部を備え、
前記複数の駆動回路部の各々は、駆動信号を生成する駆動部と、外部からの入力信号を遅延させることによって前記駆動部へのプリドライブ信号を生成する遅延時間補正回路とを含み、
前記遅延時間補正回路は、前記半導体スイッチング素子のターンオン動作およびターンオフ動作のうちの一方の動作の過渡変化を検知する過渡変化検知部と、前記過渡変化検知部によって検知された過渡変化と前記入力信号とに基づいて補正信号を生成する補正信号生成部と、前記補正信号を用いて前記入力信号を遅延させることにより、前記プリドライブ信号に対応する出力信号を生成する遅延出力部と、を含み、
前記遅延出力部において、ターンオン動作およびターンオフ動作のうち前記一方の動作と異なる他方の動作を指示する前記出力信号は、直前に行われた前記一方の動作の過渡変化の期間の長さに応じて前記入力信号から遅延される、
半導体デバイス駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延時間補正回路、半導体デバイス駆動回路および半導体装置に関し、特に、半導体スイッチング素子を有する半導体装置と、当該半導体装置のための半導体デバイス駆動回路と、当該半導体デバイス駆動回路のための遅延時間補正回路とに関するものである。
【背景技術】
【０００２】
外部からの入力信号に応じて正弦波などの出力を発生するインバータ装置は、半導体スイッチング素子と、駆動回路とを有している。半導体スイッチング素子は、駆動回路が生成する駆動信号によって駆動される。駆動信号は、典型的には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのゲート電圧を制御するゲート信号である。駆動信号は、駆動回路に入力される信号（以下、「プリドライブ信号」とも称する）に同期して発生するパルス信号である。単純な構成においては、プリドライブ信号として、インバータ装置への入力信号がそのまま用いられ得る。
【０００３】
インバータ装置において、半導体スイッチング素子が不適切にオン状態とされると、望ましくない短絡が生じることがある。この場合、半導体スイッチング素子に過電流が流れ得る。よって、このような状態を避けるための技術が、たとえば、以下のように検討されている。
【０００４】
特開２０１５−３３１９０号公報（特許文献１）によれば、逆並列に接続されたスイッチング素子およびダイオードを含む半導体モジュールの直列体により構成された電力変換回路のスイッチングを制御するスイッチング制御装置が開示されている。スイッチング制御装置は、信号生成手段と、検出手段とを有している。信号生成手段は、スイッチング素子のオンおよびオフを指令する駆動信号を生成する。駆動信号は、上記直列体の各スイッチング素子を同時にオフ状態にするデッドタイムを含む。デッドタイムが設けられることにより、直列体における上下のスイッチング素子が同時にオン状態となることが避けられる。これにより、意図しない短絡の発生が防止される。検出手段は、半導体モジュールを流れる相電流を検出するものである。信号生成手段は、検出手段により検出された相電流の値に基づいて上記デッドタイムを設定する。これにより、半導体モジュールの状態に応じてデッドタイムが設定される。
【０００５】
特開２００５−３４８４２９号公報（特許文献２）によれば、半導体スイッチング素子に流れる電流を検出する電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、半導体スイッチング素子の動作が停止させられる。電流検出手段のばらつきによるトリップレベルの変動は、特性補正手段によって補正される。特性補正手段は不揮発性メモリによって構成される。不揮発性メモリは駆動回路に集積化されてもよい。
【０００６】
半導体スイッチング素子を並列接続することにより大容量の電力変換装置が構成される場合、半導体スイッチング素子、または、その駆動回路に用いられる電子部品の特性の相違に起因して、半導体スイッチング素子間でスイッチング動作のタイミングにずれが生じることがある。よって、このような状態を避けるための技術が、たとえば、以下のように検討されている。
【０００７】
特開２００５−２９５６６１号公報（特許文献３）によれば、駆動回路は、電流検知手段と、駆動指令発生手段と、電流検出期間設定手段と、タイミング補正要否判定手段と、ラッチ手段と、遅延時間決定手段とを有している。電流検知手段は、電力用半導体素子を流れる電流を検出する。駆動指令発生手段は電力用半導体素子に駆動指令を出力する。電流検出期間設定手段は、駆動指令発生手段からの出力信号に基づき電流検出期間設定信号を出力する。タイミング補正要否判定手段は、電流検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた電流検知手段からの複数の出力信号に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定する。ラッチ手段はタイミング補正要否判定手段の出力を保持する。遅延時間決定手段は、ラッチ手段によって保持された信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−３３１９０号公報
【特許文献２】特開２００５−３４８４２９号公報
【特許文献３】特開２００５−２９５６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体スイッチング素子のターンオン動作およびターンオフ動作の各々は、瞬間的なものではなく、過渡現象をともなう。言い換えれば、各動作は、オン状態からオフ状態への変化またはその逆の変化のための過渡期間（以下、「過渡変化期間」とも称する）を伴う。ターンオン動作の過渡変化期間と、ターンオフ動作の過渡変化期間とは、一般に同じではない。さらに、過渡変化期間には、素子特性のばらつきなどの内部要因、または、環境などの外部要因など、様々な要因により、ばらつきが生じ得る。このため、インバータ装置への入力信号の信号幅と、半導体スイッチング素子から得られる出力の信号幅との間に、ずれが生じ得る。言い換えれば、インバータ装置への入力信号の信号幅と、インバータ装置の最終的な出力の信号幅との間に、ずれが生じ得る。特にインバータ装置が正弦波を生成するものである場合、信号幅のずれは、波形の歪みの原因となり得る。
【００１０】
このような信号幅のずれは、上述した各技術によって抑制され得る場合がある。しかしながら、上記特開２０１５−３３１９０号公報の技術では、検出された相電流の値に基づいてデッドタイムが設定され、この設定のためには、一般に、複雑な制御が必要となる。複雑な制御は、通常、マイコンなどの複雑な構成を必要とする。このような構成を駆動回路内に集積化することは困難である。それに比べれば、上記特開２００５−３４８４２９号公報または上記特開２００５−２９５６６１号公報の技術は、比較的簡素な構成を用い得る。しかしながら、これらの技術において行われる補正は、あらかじめ決められた範囲または幅で行われるものである。このため、上述した信号幅のずれに応じた精密な微調整を行うことは困難である。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、その目的は、半導体スイッチング素子の過渡変化期間の変動に起因しての、入力信号の信号幅に対する半導体スイッチング素子からの出力の信号幅のずれを、比較的簡素な構成を用いつつ精密に補正することができる、遅延時間補正回路、半導体デバイス駆動回路および半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の遅延時間補正回路は、外部からの入力信号を遅延させることによって、半導体スイッチング素子の駆動信号を生成する駆動部へのプリドライブ信号を生成するものである。遅延時間補正回路は、半導体スイッチング素子のターンオン動作およびターンオフ動作のうちの一方の動作の過渡変化を検知する過渡変化検知部と、過渡変化検知部によって検知された過渡変化と入力信号とに基づいて補正信号を生成する補正信号生成部と、補正信号を用いて入力信号を遅延させることにより、プリドライブ信号に対応する出力信号を生成する遅延出力部と、を有している。遅延出力部において、ターンオン動作およびターンオフ動作のうち一方の動作と異なる他方の動作を指示する出力信号は、直前に行われた一方の動作の過渡変化の期間の長さに応じて入力信号から遅延される。
【発明の効果】
【００１３】
本発明によれば、ターンオン動作およびターンオフ動作を交互に繰り返す半導体スイッチング素子の駆動において、上記両動作のうちの一方の動作における過渡変化期間の変動に基づいて、その直後の他方の動作における遅延時間が補正される。これにより、過渡変化についての複雑な解析およびその結果に応じた複雑な調整を必要とせずに、過渡変化期間の変動に応じた補正が行われる。よって、過渡変化期間の変動に起因しての、入力信号の信号幅に対する半導体スイッチング素子からの出力の信号幅のずれを、比較的簡素な構成を用いつつ精密に補正することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示すブロック図である。
【図２】図１の半導体装置の実施例を示す回路図である。
【図３】図２の半導体装置の動作を説明するタイムチャートである。
【図４】本発明の実施の形態２における半導体装置が有する遅延補正回路の構成を概略的に示すブロック図である。
【図５】図４の遅延補正回路の実施例を示す回路図である。
【図６】図５の半導体装置の動作を説明するタイムチャートである。
【図７】本発明の実施の形態３における半導体装置が有する遅延補正回路の実施例を示す回路図である。
【図８】本発明の実施の形態４における半導体装置が有する遅延補正回路の実施例を示す回路図である。
【図９】本発明の実施の形態５における半導体装置が有する遅延補正回路の構成を概略的に示すブロック図である。
【図１０】本発明の実施の形態６における半導体装置が有する遅延補正回路の実施例を示す回路図である。
【図１１】本発明の実施の形態７における半導体装置の構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１６】
＜実施の形態１＞
（概要）
図１は、本実施の形態におけるインバータ装置９０１（半導体装置）の構成を概略的に示すブロック図である。インバータ装置９０１は半導体デバイス駆動回路８０１およびＩＧＢＴ１０１（半導体スイッチング素子）を有している。インバータ装置９０１は、外部からの入力信号ＩＮに基づいて生成される駆動信号によってＩＧＢＴ１０１のスイッチング動作を行うものである。入力信号ＩＮは、ＩＧＢＴ１０１のオン状態およびオフ状態に対応するデジタル信号であり、ハイまたはローを表す二値信号である。上記の駆動信号は、具体的には、ＩＧＢＴ１０１のゲートに印加されるゲート信号ＶＧ（駆動信号、ゲート電圧）である。
【００１７】
半導体デバイス駆動回路８０１は、駆動部５００と、遅延時間補正回路６０１とを有している。遅延時間補正回路６０１は、駆動部５００を含まない１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｒｉｃｕｉｔ）内に集積化されていてもよい。あるいは、遅延時間補正回路６０１は、駆動部５００と共に１つのＩＣ内に集積化されていてもよい。あるいは、遅延時間補正回路６０１は、駆動部５００およびＩＧＢＴ１０１と共に１つのＩＣ内に集積化されてもよい。後述する他の実施の形態の遅延時間補正回路についても同様である。
【００１８】
駆動部５００はゲート信号ＶＧをプリドライブ信号ＶＰＤに基づいて生成する。プリドライブ信号ＶＰＤは、典型的にはデジタル信号である。具体的には、プリドライブ信号ＶＰＤは、ＩＧＢＴ１０１のオン状態およびオフ状態に対応する二値信号である。ゲート信号ＶＧおよびプリドライブ信号ＶＰＤの各々の変化の開始のタイミングは実質的に同じである。言い換えれば、ゲート信号ＶＧの変化は、プリドライブ信号ＶＰＤの変化に対して、実質的に、位相差なく同期して開始される。一方で、ゲート信号ＶＧはＩＧＢＴ１０１へ直接入力されるものであることから、その変化開始後の波形は、ＩＧＢＴ１０１の過渡変化の影響を受ける。
【００１９】
遅延時間補正回路６０１は、過渡変化検知部２と、補正信号生成部３と、遅延出力部４とを有している。遅延時間補正回路６０１は、入力信号ＩＮとゲート信号ＶＧとの各々を受ける端子と、駆動部５００を駆動するプリドライブ信号ＶＰＤを出力する端子とを有している。遅延時間補正回路６０１は、外部からの入力信号ＩＮを遅延させることによって、駆動部５００へのプリドライブ信号ＶＰＤを生成する。付与される遅延時間は、入力信号ＩＮと、ＩＧＢＴ１０１の過渡変化とに基づいて補正される。この補正のために考慮される過渡変化は、本実施の形態においては、ターンオン動作およびターンオフ動作のいずれかである。ターンオン動作の過渡変化が考慮される場合、当該過渡変化期間の長さに応じて、その直後のターンオフ動作の開始が遅延される。ターンオフ動作の過渡変化が考慮される場合、当該過渡変化期間の長さに応じて、その直後のターンオン動作の開始が遅延される。
【００２０】
過渡変化検知部２は、ＩＧＢＴ１０１の過渡変化を検知する回路である。具体的には、過渡変化検知部２は、プリドライブ信号ＶＰＤの変化がゲート信号ＶＧの変化としてＩＧＢＴ１０１に伝達されてから、ＩＧＢＴ１０１の過渡変化が所定の変化を完了するまでの期間、言い換えれば過渡変化期間、を検知する回路である。過渡変化検知部２は、検知結果に対応した過渡変化検知信号ＧＴＭを生成する。
【００２１】
過渡変化期間は、典型的には、ＩＧＢＴ１０１に流れる電流が所定の値に変化するまでの期間に対応するものである。ターンオン動作の過渡変化期間は、たとえば、ＩＧＢＴ１０１のゲート・エミッタ間の電圧が増大され始めてから、コレクタ電流が最大値の１０％を上回るまでにかかる時間として定義され得る。また、ターンオフ動作の過渡変化期間は、たとえば、ＩＧＢＴ１０１のゲート・エミッタ間の電圧が低減され始めてから、コレクタ電流が最大値の９０％を下回るまでにかかる時間として定義され得る。このような電流の変化は、たとえば、エミッタセンスにより検知され得る。ただし過渡変化期間の検知方法は、必ずしも電流検知によるものである必要はなく、電流変化に伴って変化する電圧の検知による間接的な方法が用いられ得る。検知される電圧は、たとえば、ＩＧＢＴ１０１のコレクタ・エミッタ間電圧（より一般的には主端子間電圧）、または、ゲート電圧ＶＧである。ゲート電圧ＶＧの検知を用いる方法は、比較的容易であり、本実施の形態においてはこの方法について特に詳しく説明する。
【００２２】
なお、過渡変化検知部２によって検知される過渡変化は、本実施の形態においては、ＩＧＢＴ１０１のターンオン動作およびターンオフ動作のうちの一方の動作のみであってもよい。
【００２３】
補正信号生成部３は、過渡変化検知部２によって検知された過渡変化の期間と、入力信号ＩＮとに基づいて、補正信号ＡＳを生成する回路である。詳しくは図３のタイムチャートを参照して後述するが、ターンオン動作の開始の遅延が補正される形態においては、入力信号ＩＮがターンオフ指令に対応するもの（ロー）であり、かつ、過渡変化検知信号ＧＴＭがオン状態に対応するもの（ハイ）にあるときに、補正信号生成部３は補正信号ＡＳを生成する。ここでのオン状態とは、定常オン状態だけでなく、ターンオフ動作の開始により過渡変化が生じているオン状態をも含む。よって、補正信号ＡＳが生成される期間は、入力信号ＩＮがハイからローへ変化する時点からそれがプリドライブ信号ＶＰＤの変化に伝達される時点までの所定の遅延時間と、プリドライブ信号ＶＰＤの変化をきっかけとして開始されるターンオフ動作の過渡変化期間の時間との和に対応する。
【００２４】
なお、ターンオフ動作の開始の遅延が補正される形態においては、入力信号ＩＮがターンオン指令に対応するもの（ハイ）であって、かつ、ＩＧＢＴ１０１が定常オフ状態またはターンオン動作の過渡変化にあるときに、補正信号生成部３は補正信号ＡＳを生成する。よって、補正信号ＡＳが生成される期間は、入力信号ＩＮがローからハイへ変化する時点からそれがプリドライブ信号ＶＰＤの変化に伝達される時点までの所定の遅延時間と、プリドライブ信号ＶＰＤの変化をきっかけとして開始されるターンオン動作の過渡変化期間の時間との和に対応する。
【００２５】
遅延出力部４は、直前の過渡変化において補正信号生成部３が補正信号ＡＳを生成していた期間に応じて、入力信号ＩＮの遅延時間を補正する回路である。この目的のため、遅延出力部４は、直前の過渡変化期間の長さに対応した時間を、一時的に記憶しておくことができるように構成されている。この記憶には、メモリ装置のような複雑な構成は必ずしも必要ではなく、詳しくは後述するが、記憶内容は、たとえば、容量の充電量によって表され得る。遅延された入力信号ＩＮは、プリドライブ信号ＶＰＤとして出力される。よって、入力信号ＩＮの遅延時間とは、言い換えれば、入力信号ＩＮの変化がプリドライブ信号ＶＰＤの変化に反映されるまでの時間のことである。
【００２６】
ターンオン動作の遅延時間が補正される場合は、上記でいう「直前の過渡変化」は、ターンオフ動作の過渡変化である。つまり、補正信号生成部３が補正信号ＡＳを生成していた期間の長さには、直前のターンオフ動作の過渡変化期間の長さの変動が反映されている。このため、補正信号ＡＳが生成されていた期間の長さの変動に応じてターンオン動作の遅延時間が補正されることにより、直前のターンオフ動作の過渡変化期間の長さに応じてターンオン動作の遅延時間が補正される。
【００２７】
ターンオフ動作の遅延時間が補正される場合は、上記でいう「直前の過渡変化」は、ターンオン動作の過渡変化である。つまり、補正信号生成部３が補正信号ＡＳを生成していた期間の長さには、直前のターンオン動作の過渡変化期間の長さの変動が反映されている。このため、補正信号ＡＳが生成されていた期間の長さの変動に応じてターンオフ動作の遅延時間が補正されることにより、直前のターンオン動作の過渡変化期間の長さに応じてターンオフ動作の遅延時間が補正される。
【００２８】
上述したように、遅延出力部４は、補正信号ＡＳを用いて入力信号ＩＮを遅延させることにより、プリドライブ信号ＶＰＤに対応する出力信号を生成する回路である。ターンオン動作の開始の遅延が補正される場合は、遅延出力部４において、ターンオン動作を指示する出力信号は、直前に行われたターンオフ動作の過渡変化の期間の長さに応じて入力信号ＩＮから遅延される。ターンオフ動作の開始の遅延が補正される場合は、遅延出力部４において、ターンオフ動作を指示する出力信号は、直前に行われたターンオン動作の過渡変化の期間の長さに応じて入力信号ＩＮから遅延される。
【００２９】
本実施の形態によれば、ターンオン動作およびターンオフ動作を交互に繰り返すＩＧＢＴ１０１の駆動において、上記両動作のうちの一方の動作における過渡変化期間の変動に基づいて、その直後の他方の動作における遅延時間が補正される。これにより、過渡変化についての複雑な解析およびその結果に応じた複雑な調整を必要とせずに、過渡変化期間の変動に応じた補正が行われる。よって、過渡変化期間の変動に起因しての、入力信号ＩＮの信号幅に対するＩＧＢＴ１０１からの出力の信号幅のずれを、比較的簡素な構成を用いつつ精密に補正することができる。
【００３０】
特に、本実施の形態のように、過渡変化期間の変動が考慮されるのがターンオン動作およびターンオフ動作のうちの一方のみである場合は、後述する実施の形態２のようにその両方が考慮される場合に比して、遅延時間補正回路の構成を、より簡素なものとすることができる。
【００３１】
過渡変化検知部２は、ＩＧＢＴ１０１の過渡変化を、ＩＧＢＴ１０１に加わっているゲート電圧ＶＧの変化に基づいて検知する。検知が容易なゲート電圧ＶＧを利用することで、過渡変化を容易に検知することができる。なお、過渡変化検知部２は、ＩＧＢＴ１０１の過渡変化を、ＩＧＢＴ１０１の主端子間の電圧、すなわちコレクタ・エミッタ間電圧、の変化に基づいて検知してもよい。これにより、過渡変化検知部２が、他の目的で端子間電圧を検知する回路、たとえばデサット検知回路、を兼ねることができる。あるいは、過渡変化検知部２は、ＩＧＢＴ１０１の過渡変化を、ＩＧＢＴ１０１の主端子間の電流の変化に基づいて検知してもよい。これにより、ＩＧＢＴ１０１の過渡変化を、より直接的に検知することができる。
【００３２】
なお上記実施の形態では半導体スイッチング素子としてＩＧＢＴ１０１が用いられているが、変形例としてＩＧＢＴ以外の半導体スイッチング素子が用いられてもよく、例えばＭＯＳＦＥＴなどのＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられてもよい。半導体スイッチング素子は、その半導体領域として、シリコンからなる部分を含んでもよい。半導体スイッチング素子は、ワイドバンドギャップ半導体からなる部分を含んでもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きなバンドギャップを有する半導体であり、たとえば、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）、またはダイヤモンドである。ワイドバンドギャップ半導体を用いることで、半導体スイッチングデバイスの高速スイッチングが可能となる。高速スイッチングが行われる場合、デッドタイムを抑制する要求が厳しくなる。本実施の形態によれば、遅延時間を精密に補正することで、この要求に対応することができる。
【００３３】
（実施例）
図２は、上述したインバータ装置９０１を構成する回路の実施例である。なお本実施例は、ターンオフ動作の過渡変化に応じてターンオン動作の遅延時間が補正される形態に対応するものである。また本実施例においては、過渡変化がゲート電圧ＶＧの変化に基づいて検知される。よって、ゲート信号ＶＧが、ＩＧＢＴ１０１のゲートだけでなく、遅延時間補正回路６０１にも入力される。
【００３４】
はじめに駆動部５００について説明する。駆動部５００は、ＰＭＯＳ（Ｐチャネル型ＭＯＳＦＥＴ）５０１と、ＮＭＯＳ（Ｎチャネル型ＭＯＳＦＥＴ）５０２とを有している。ＰＭＯＳ５０１のドレインとＮＭＯＳ５０２のドレインとが互いに接続されることにより、ＰＭＯＳ５０１およびＮＭＯＳ５０２の直列構造が構成されている。この直列構造の一方端であるＰＭＯＳ５０１のソースには電源電圧ＶＣＣが印加されており、他方端であるＮＭＯＳ５０２のソースは接地されている。ＰＭＯＳ５０１およびＮＭＯＳ５０２の各々のゲートには、遅延時間補正回路６０１によって生成されたプリドライブ信号ＶＰＤが入力される。ＰＭＯＳ５０１およびＮＭＯＳ５０２の間からＩＧＢＴ１０１へゲート信号ＶＧが出力される。
【００３５】
次に遅延時間補正回路６０１について、以下に説明する。
【００３６】
過渡変化検知部２は、コンパレータ２０１と、所定の電圧Ｖｒｅｆｇを発生する定電圧源２０２とを有している。過渡変化検知部２が生成する過渡変化検知信号ＧＴＭは、駆動部５００からのゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを超えた際に反転する二値信号である。電圧Ｖｒｅｆｇは、ゲート電圧ＶＧを参照して過渡変化の完了を判定する際のしきい値である。本実施例においては、ゲート電圧ＶＧが電圧Ｖｒｅｆｇを下回った時点で、ターンオフ動作の過渡変化が完了したと判定される。好ましくは、この所定の電圧Ｖｒｅｆｇは、ＩＧＢＴ１０１のミラー期間におけるゲート電圧値以下に設定され、たとえば、ＩＧＢＴ１０１のしきい値と同程度に設定される。なお、ミラー期間とは、ＩＧＢＴ１０１がスイッチングされる際のゲート電圧の変化の途中において、ゲート電圧が一時的にほぼ一定となる期間のことである。図３に示されたゲート電圧ＶＧの波形にも、このような期間が含まれている。
【００３７】
補正信号生成部３は、ＮＯＴ回路およびＡＮＤ回路を有している。ＮＯＴ回路は、入力信号ＩＮの反転信号を出力する。ＡＮＤ回路は、入力信号ＩＮの反転信号と、過渡変化検知信号ＧＴＭとが入力されることで、補正信号ＡＳを出力する。よって、入力信号ＩＮがローであって、かつ、過渡変化検知信号ＧＴＭがハイ、つまりゲート信号ＶＧが所定の電圧Ｖｒｅｆｇ以上であるときに、補正信号ＡＳはハイとなる。言い換えれば、入力信号ＩＮが立ち下がってから、ＩＧＢＴ１０１のゲート電圧が所定の電圧Ｖｒｅｆｇを下回るまでの期間、補正信号ＡＳがハイとなる。
【００３８】
遅延出力部４は、容量４０３と、定電流源４０９と、定電流源４１１と、ＮＭＯＳ４１３と、ＮＭＯＳ４１５とを有している。定電流源４０９および定電流源４１１の各々の定電流は同程度であることが好ましい。容量４０３は、一方端が接地されており、他方端が端子電圧ＡＩを有している。容量４０３は、ＮＭＯＳ４１３がオン状態の際に定電流源４０９によって充電され、ＮＭＯＳ４１５がオン状態の際に定電流源４１１によって放電される。ＮＭＯＳ４１３およびＮＭＯＳ４１５の両方がオフ状態の間は、端子電圧ＡＩが一定に保持される。ＮＭＯＳ４１３は補正信号ＡＳによってスイッチングされる。ＮＭＯＳ４１５は入力信号ＩＮによってスイッチングされる。
【００３９】
以上の構成により、入力信号ＩＮがローでありかつ補正信号ＡＳがハイの期間、言い換えれば、入力信号ＩＮがローへと変化させられてからゲート信号ＶＧが所定の電圧Ｖｒｅｆｇを下回るまでの期間、容量４０３が充電される。その後、ＩＧＢＴ１０１が定常オフ状態となると、ＮＭＯＳ４１３がオフ状態となることにより、充電が停止され、その時点での端子電圧ＡＩが保持される。よって容量４０３は、ＩＧＢＴ１０１の過渡変化の期間に応じて充電される。その後、入力信号ＩＮがハイへと変化させられると、ＮＭＯＳ４１３がオフ状態かつＮＭＯＳ４１５がオン状態となる。これにより、容量４０３が放電される。電荷が完全に放電されると、端子電圧ＡＩはゼロとなる。その後、入力信号ＩＮがローへと変化させられると、再び上述した充電が開始される。
【００４０】
遅延出力部４はさらに、コンパレータ４０１と、所定の電圧Ｖｒｅｆａを発生する定電圧源４０５とを有している。コンパレータ４０１は、容量４０３の端子電圧ＡＩが電圧Ｖｒｅｆａを上回るとプリドライブ信号ＶＰＤをハイとし、下回るとプリドライブ信号ＶＰＤをローとする。この構成により、容量４０３の端子電圧ＡＩの値と、所定の電圧Ｖｒｅｆａ（容量電圧しきい値）との比較によって、遅延出力部４からの出力信号が決定される。放電によって容量４０３の端子電圧ＡＩが電圧Ｖｒｅｆａを下回ると、この出力信号がローに変化する。すなわちプリドライブ信号ＶＰＤがローに変化する。これによりＩＧＢＴ１０１のターンオン動作が開始される。
【００４１】
前述したように、容量４０３が充電される期間は、入力信号ＩＮがローへと変化させられてからゲート信号ＶＧが所定の電圧Ｖｒｅｆｇを下回るまでの期間である。この期間は、言い換えれば、ターンオフ動作の過渡変化期間である。よって、ターンオフ動作の過渡変化期間の長さに応じて、容量４０３に充電される電荷量（充電量）が決定される。この充電量の大きさに依存して、放電によって容量４０３の端子電圧ＡＩが電圧Ｖｒｅｆａを下回るまでの時間、すなわちプリドライブ信号ＶＰＤがローに変化するまでの時間、が決定される。言い換えれば、ターンオン動作の開始が遅延される。よって、ターンオン動作の遅延時間は、ターンオフ動作の過渡変化期間の長さに応じて補正される。
【００４２】
図３は、インバータ装置９０１の動作を説明するタイムチャートである。インバータ装置９０１の動作においては、期間（ａ）〜（ｄ）が順に繰り返される。
【００４３】
期間（ａ）は、入力信号ＩＮがハイかつゲート電圧ＶＧがハイの期間、すなわち定常オン状態の期間である。ゲート電圧ＶＧがハイであるため過渡変化検知信号ＧＴＭもハイであるが、入力信号ＩＮの反転信号はローである。このため、補正信号ＡＳはローであり、よってＮＭＯＳ４１３はオフ状態にある。また、入力信号ＩＮがハイであるため、ＮＭＯＳ４１５はオン状態にある。よって容量４０３は定電流源４１１により放電されている。したがって容量４０３の端子電圧ＡＩはローとなっている。
【００４４】
期間（ｂ）は、入力信号ＩＮが立ち下がってから、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇに到達するまでの期間である。入力信号ＩＮが立ち下がると、入力信号ＩＮの立ち下りに同期してＮＭＯＳ４１５がオフ状態となる。また、補正信号ＡＳがハイとなることで、ＮＭＯＳ４１３がオン状態となる。これにより、容量４０３が定電流源４０９により充電され始める。よって、容量４０３の端子電圧ＡＩが上昇し始める。端子電圧ＡＩが所定の電圧Ｖｒｅｆａよりも高くなると、プリドライブ信号ＶＰＤがハイとなる。これにより、駆動部５００において、ＰＭＯＳ５０１がオフ状態かつＮＭＯＳ５０２がオン状態となる。その結果、ゲート電圧ＶＧの立ち下げが開始される。この時点までが、期間（ｂ）の前半部分であり、それに要する時間を時間ｔｄ１と定義する。その後、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを下回ると、過渡変化検知信号ＧＴＭがローとなる。よって補正信号ＡＳがローとなる。よってＮＭＯＳ４１３がオフ状態とされる。これにより容量４０３の充電が停止される。よって端子電圧ＡＩの増加が停止する。この時点までが、期間（ｂ）の後半部分であり、それに要する時間を時間ｔｄ２と定義する。容量４０３の充電時間は、時間ｔｄ１および時間ｔｄ２の合計時間である。よって、端子電圧ＡＩは、この合計時間に応じた値となり、具体的には、この合計時間に比例した値となる。
【００４５】
期間（ｃ）は、入力信号ＩＮがローかつゲート電圧ＶＧがローの期間、すなわち定常オフ状態の期間である。ＮＭＯＳ４１３およびＮＭＯＳ４１５がともにオフ状態であるため、端子電圧ＡＩは充電停止時の値に維持される。
【００４６】
期間（ｄ）は、入力信号ＩＮが立ち上がってから、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを上回るまでの期間である。入力信号ＩＮの立ち上がりに同期してＮＭＯＳ４１５がオン状態となる。これにより、容量４０３が定電流源４１１により放電され始める。よって、容量４０３の端子電圧ＡＩが下降し始める。端子電圧ＡＩが所定の電圧Ｖｒｅｆａよりも低くなると、プリドライブ信号ＶＰＤがローとなる。この時点までが、期間（ｄ）の前半部分であり、それに要する時間を時間ｔｄ３と定義する。時間ｔｄ３は、入力信号ＩＮがローからハイへと変化してから、それに対応してプリドライブ信号ＶＰＤがハイからローへと変化するまでの時間である。よって時間ｔｄ３は、ターンオン動作における、入力信号ＩＮに対するプリドライブ信号ＶＰＤの遅延時間である。ここで、容量４０３の放電によって端子電圧ＡＩが所定の電圧Ｖｒｅｆａまで低下させられる時間ｔｄ３は、容量４０３の充電によって端子電圧ＡＩが所定の電圧Ｖｒｅｆａからさらに増加させられる時間ｔｄ２に比例する。特に、容量４０３の充電および放電の速度（単位：Ｖ／ｓ）が同等とされている場合は、時間ｔｄ３は時間ｔｄ２と同等である。
【００４７】
プリドライブ信号ＶＰＤが立ち下がることで、ゲート電圧ＶＧが上昇し始める。ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを上回ると、過渡変化検知信号ＧＴＭがハイへと変化する。このとき、入力信号ＩＮがハイ、すなわちその反転信号がロー、であるため、過渡変化検知信号ＧＴＭの変化は補正信号ＡＳに影響しない。すなわち、補正信号ＡＳはローのまま維持される。この時点までが、期間（ｄ）の後半部分であり、それに要する時間を時間ｔｄ４と定義する。
【００４８】
期間（ｄ）の経過により、入力信号ＩＮがハイかつゲート電圧ＶＧがハイの状態、すなわち、定常オン状態、が再び得られる。言い換えれば、期間（ａ）が再び開始される。このようにして期間（ａ）〜（ｄ）が繰り返される。
【００４９】
本実施例によれば、上述したように、時間ｔｄ２に比例して時間ｔｄ３が定まる。ここで、時間ｔｄ２はＩＧＢＴ１０１のターンオフ動作における過渡変化期間の長さである。また時間ｔｄ３は、入力信号ＩＮのローからハイへの変化によるターンオン動作の指示がプリドライブ信号ＶＰＤに反映されるまでの時間である。よって、ターンオフ動作における過渡変化期間が意図せず変動することでより長くなった場合、それに応じて、ＩＧＢＴ１０１にターンオン動作をさせるための信号の伝達の遅延時間が長くされる。言い換えれば、過渡変化期間の変動に起因してのターンオフ動作の完了の遅れに応じて、その後のターンオン動作の開始が遅らされる。逆に、ターンオフ動作における過渡変化期間が意図せず変動することでより短くなった場合、それに応じて、ＩＧＢＴ１０１にターンオン動作をさせるための信号の伝達の遅延時間が短くされる。言い換えれば、過渡変化期間の変動に起因してのターンオフ動作の完了の早まりに応じて、その後のターンオン動作の開始が早められる。
【００５０】
以上のように、ターンオフ動作における過渡変化期間の変動に基づいて、その直後のターンオン動作における遅延時間が補正される。これにより、過渡変化についての複雑な解析およびその結果に応じた複雑な調整を必要とせずに、過渡変化期間の変動に応じた補正が行われる。よって、過渡変化期間の変動に起因しての、入力信号ＩＮの信号幅に対するＩＧＢＴ１０１からの出力の信号幅のずれを、比較的簡素な構成を用いつつ精密に補正することができる。
【００５１】
特に、時間ｔｄ２と時間ｔｄ３とが同等とされることで、出力の信号幅への時間ｔｄ２のずれの影響を、より精度よく相殺することができる。さらに、時間ｔｄ１と時間ｔｄ４とが同等となるように、所定の電圧ＶｒｅｆｇおよびＶｒｅｆａおよび容量４０３の充電電流値を設定することで、ターンオン動作時の遅延とターンオフ動作時の遅延とを同等とすることができる。
【００５２】
（変形例）
上記実施例においては、ターンオフ動作における過渡変化期間の変動に基づいて、その直後のターンオン動作における遅延時間が補正される場合について説明した。逆に、同様の方法によって、ターンオン動作における過渡変化期間の変動に基づいて、その直後のターンオフ動作における遅延時間が補正されてもよい。具体的には、時間ｔｄ４に比例して時間ｔｄ１が定められてもよい。なおこの場合、電圧Ｖｒｅｆｇは、ゲート電圧ＶＧが電圧Ｖｒｅｆｇを上回った時点でターンオン動作の過渡変化が完了したと判定することができるように設定される。特に、時間ｔｄ４と時間ｔｄ１とが同等とされることで、出力の信号幅への時間ｔｄ４のずれの影響を、より精度よく相殺することができる。
【００５３】
＜実施の形態２＞
（概要）
図４は、本実施の形態における遅延時間補正回路６０２の構成を概略的に示すブロック図である。遅延時間補正回路６０２は、半導体装置９０１（図１）において、遅延時間補正回路６０１の代わりに使用し得るものである。後述する他の実施の形態の遅延時間補正回路も同様である。
【００５４】
実施の形態１においては、遅延出力部４によって、直前のターンオフ動作の過渡変化期間の長さに対応した時間が記憶される場合について詳述した。本実施の形態においては、遅延出力部４によって、直前のターンオン動作の過渡変化期間の長さに対応した時間が記憶される場合について詳述する。なお、これに対応して、入力信号ＩＮの端子と遅延出力部４との間に、図示されているように、ＮＯＴ回路が挿入されている。
【００５５】
本実施の形態においては、過渡変化検知部２は、ＩＧＢＴ１０１のターンオン動作およびターンオフ動作の各々の過渡変化を検知する。また遅延出力部４は補正出力信号ＡＯを生成する。補正出力信号ＡＯは、プリドライブ信号ＶＰＤに対応する信号であって、プリドライブ信号ＶＰＤと実質的に同じであってよい。言い換えれば、補正出力信号ＡＯは、プリドライブ信号ＶＰＤと同一タイミングで変化するものであってよく、たとえば、プリドライブ信号ＶＰＤと同様の信号、またはその反転信号であってよい。補正出力信号ＡＯ、言い換えればプリドライブ信号ＶＰＤ、を参照することで、ＩＧＢＴ１０１（図１）が、ターンオン動作の過渡変化期間もしくは定常オン状態にあるのか、または、ターンオフ動作の過渡変化期間もしくは定常オフ状態にあるのかを判別することができる。
【００５６】
本実施の形態においては、補正信号生成部３は、内部出力部６と、補正信号制御部５とを有している。
【００５７】
内部出力部６は、直前のターンオフ動作の過渡変化期間の長さに対応した時間を一時的に記憶しておくことができるように構成されている。また内部出力部６は補正出力信号ＢＯを生成する。補正出力信号ＢＯは、ターンオン動作の開始を指示する入力信号ＩＮの変化を起点として、上述したように記憶されていた時間が経過した時点で変化する信号である。よって、補正出力信号ＢＯを参照することで、入力信号ＩＮによるターンオン動作の指示の時点から、ターンオン動作を実際に開始させるタイミングを、直前のターンオフ動作の過渡変化期間に応じて遅延させることができる。
【００５８】
補正信号制御部５は、補正出力信号ＡＯおよび過渡変化検知信号ＧＴＭに基づいて補正信号ＢＳを生成する。補正信号ＢＳは、ターンオフ動作の過渡変化期間に応じた時間にわたって生じる信号である。補正信号ＢＳは、ターンオフ動作の過渡変化期間と同期して発生する信号であってよい。補正信号ＢＳを受けることにより内部出力部６は、ターンオフ動作の過渡変化期間の長さに対応した時間の情報を得ることができる。この情報を用いて内部出力部６はターンオン動作における遅延時間を補正する。
【００５９】
また補正信号制御部５は、補正出力信号ＢＯおよび過渡変化検知信号ＧＴＭに基づいて、補正信号ＡＳを生成する。補正信号ＡＳは、ターンオン動作の過渡変化期間に応じた時間にわたって生じる信号である。よって、補正信号ＡＳを受けることにより遅延出力部４は、ターンオン動作の過渡変化期間の長さに対応した時間の情報を得ることができる。この情報を用いて遅延出力部４はターンオフ動作における遅延時間を補正する。補正信号ＡＳが生成され始めるタイミングは、上述した補正出力信号ＢＯを参照して定められる。よって、補正信号ＡＳを受けることにより遅延出力部４は、入力信号ＩＮによるターンオン動作の開始指示の時点を起点として、直前のターンオフ動作の過渡変化期間の長さに対応した時間が経過したタイミングを把握することができる。
【００６０】
以上の構成から、遅延出力部４において、ターンオン動作を指示する補正出力信号ＡＯは、直前に行われたターンオフ動作の過渡変化の期間の長さに応じて入力信号ＩＮから遅延される。さらに、遅延出力部４において、ターンオフ動作を指示する補正出力信号ＡＯは、直前に行われたターンオン動作の過渡変化の期間の長さに応じて入力信号ＩＮから遅延される。このように遅延された補正出力信号ＡＯを用いてプリドライブ信号ＶＰＤを出力することにより、ターンオン動作およびターンオフ動作の各々における遅延時間を補正することができる。
【００６１】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６２】
本実施の形態によれば、ターンオン動作およびターンオフ動作を交互に繰り返すＩＧＢＴ１０１（図１）の駆動において、ターンオフ動作における過渡変化期間の変動に基づいて、その直後のターンオン動作における遅延時間が補正される。さらに、このターンオン動作における過渡変化期間の変動に基づいて、その直後のターンオフ動作における遅延時間が補正される。これにより、過渡変化についての複雑な解析およびその結果に応じた複雑な調整を必要とせずに、ターンオフ動作およびターンオン動作の各々の過渡変化期間の変動に応じた補正が行われる。よって、過渡変化期間の変動に起因しての、入力信号の信号幅に対するＩＧＢＴ１０１からの出力の信号幅のずれを、比較的簡素な構成を用いつつ、より精密に補正することができる。
【００６３】
なお本実施の形態においては、遅延出力部４が直前のターンオン動作の過渡変化期間の長さを記憶し、内部出力部６が直前のターンオフ動作の過渡変化期間長さを記憶するが、変形例として、遅延出力部４が直前のターンオフ動作の過渡変化期間の長さを記憶し、内部出力部６が直前のターンオン動作の過渡変化期間長さを記憶してもよい。
【００６４】
（実施例）
図５は、上述した遅延時間補正回路６０２の実施例を示す回路図である。図６は、遅延時間補正回路６０２の動作を説明するタイムチャートである。
【００６５】
補正信号制御部５は、ラッチ回路３０１およびラッチ回路３０２を有している。ここでラッチ回路３０１およびラッチ回路３０２の各々は、ＳＲ−ＦＦ（Ｓｅｔ−Ｒｅｓｅｔ  Ｆｌｉｐ−Ｆｌｏｐ：セット・リセット−フリップ・フロップ）である。図中、「Ｒ」、「Ｓ」および「Ｑ」のそれぞれが、リセット（Ｒ）信号、セット（Ｓ）信号および出力（Ｑ）信号を表している。
【００６６】
遅延出力部４は、実施の形態１におけるもの（図２）と同様の回路を有している。内部出力部６は、遅延出力部４（図２）とおおよそ同様の回路構成を有していてよい。具体的には、遅延出力部４における、容量４１３と、定電流源４０９と、定電流源４１１と、ＮＭＯＳ４１３と、ＮＭＯＳ４１５と、コンパレータ４０１と、定電圧源４０５とのそれぞれに対応して、内部出力部６は、容量４１３ｂと、定電流源４０９ｂと、定電流源４１１ｂと、ＮＭＯＳ４１３ｂと、ＮＭＯＳ４１５ｂと、コンパレータ４０１ｂと、定電圧源４０５ｂとを有している。定電圧源４０５ｂは所定の電圧Ｖｒｅｆｂを発生するものである。容量４１３ｂの電圧を端子電圧ＢＩと定義する。また本実施例においては、電圧Ｖｒｅｆｇは、ターンオン動作およびターンオフ動作の各々の過渡変化の完了を判定する際のしきい値として、共通して用いられるものとする。
【００６７】
ラッチ回路３０１には、内部出力部６からの補正出力信号ＢＯの反転信号がＳ信号として入力され、過渡変化検知信号ＧＴＭがＲ信号として入力される。この構造により、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより大きい場合は、補正出力信号ＢＯに依存せずに補正信号ＡＳがローとされる。ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより小さい場合においては、補正出力信号ＢＯがローのときに補正信号ＡＳがハイとされ補正出力信号ＢＯがハイのときに補正信号ＡＳがローとされる。入力信号ＩＮの立ち上がりにおいてはゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより小さいので、端子電圧ＢＩが所定の電圧Ｖｒｅｆｂを下回ったときに、補正出力信号ＢＯがローとなることで補正信号ＡＳがハイとなる。その後、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを上回ると、補正信号ＡＳがローとなる。
【００６８】
ラッチ回路３０２には、遅延出力部４からの補正出力信号ＡＯの反転信号がＳ信号として入力され、過渡変化検知信号ＧＴＭの反転信号がＲ信号として入力される。この構造により、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより小さい場合は、補正出力信号ＡＯに依存せずに補正信号ＢＳがローとされる。ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより大きい場合においては、補正出力信号ＡＯがローのときに補正信号ＢＳがハイとされ補正出力信号ＡＯがハイのときに補正信号ＢＳがローとされる。入力信号ＩＮの立ち下がりにおいてはゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇより大きいので、端子電圧ＡＩが所定の電圧Ｖｒｅｆａを下回ったときに、補正出力信号ＡＯがローとなることで補正信号ＢＳがハイとなる。その後、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを下回ると、補正信号ＢＳがローとなる。
【００６９】
遅延出力部４は、補正信号ＡＳを受けて、ターンオフ動作時の遅延時間を補正するための動作を行う。具体的には、ターンオン動作時に補正信号ＡＳにしたがって容量４０３が充電され、その直後のターンオフ動作時に容量４０３が放電される。放電時の容量４０３の端子電圧ＡＩが所定の電圧Ｖｒｅｆａを下回るまでは、入力信号ＩＮの変化によるターンオフ指令が補正出力信号ＡＯの変化に反映されることが抑制される。これにより、補正出力信号ＡＯの反転信号であるプリドライブ信号ＶＰＤの、ターンオフ動作に対応した変化は、ターンオン動作時の遅延に対応した時間だけ遅延される。よって、補正出力信号ＡＯは、ターンオン動作時の遅延のずれに対応して補正される。よって、ターンオン動作時の遅延のずれに対応して、ターンオフ動作時の遅延時間が補正される。
【００７０】
内部出力部６は、補正信号ＢＳを受けて、ターンオン動作時の遅延時間を補正するための動作を行う。具体的には、ターンオフ動作時に補正信号ＢＳにしたがって容量４０３ｂが充電され、その直後のターンオフ動作時に容量４０３ｂが放電される。放電時の容量４０３ｂの端子電圧ＢＩが所定の電圧Ｖｒｅｆｂを下回るまでは、入力信号ＩＮの変化によるターンオン指令が補正出力信号ＢＯの変化に反映されることが抑制される。これにより、補正信号ＡＳの、ターンオン動作に対応した変化は、ターンオフ動作時の遅延に対応した時間だけ遅延される。よって、容量４０３の充電開始が、ターンオフ動作時の遅延に対応した時間だけ遅延される。よって、容量４０３の端子電圧ＡＩが所定の電圧Ｖｒｅｆａを上回るタイミングが、ターンオフ動作時の遅延に対応した時間だけ遅延される。よって、補正出力信号ＡＯの反転信号であるプリドライブ信号ＶＰＤの、ターンオン動作に対応した変化は、ターンオフ動作時の遅延に対応した時間だけ遅延される。これにより、補正出力信号ＡＯは、ターンオフ動作時の遅延のずれに対応して補正される。よって、ターンオフ動作時の遅延のずれに対応して、ターンオン動作時の遅延時間が補正される。
【００７１】
次に、遅延時間補正回路６０２（図５）の動作について、タイムチャート（図６）に沿って、以下に説明する。遅延時間補正回路６０２の動作においては、下記の期間（ａ）〜（ｆ）が順に繰り返される。
【００７２】
期間（ａ）は、入力信号ＩＮがハイかつゲート電圧ＶＧがハイの期間、すなわち定常オン状態の期間である。ゲート電圧ＶＧがハイであるため補正信号ＡＳはローである。このためＮＭＯＳ４１３はオフ状態にある。また、入力信号ＩＮの反転信号がローであるため、ＮＭＯＳ４１５もオフ状態にある。これにより、容量４０３の端子電圧ＡＩは、直前のターンオン動作時に容量４０３が充電された際の値を維持している。よって、補正出力信号ＡＯの反転信号はローである。よって補正信号ＢＳはローである。よってＮＭＯＳ４１３ｂはオフ状態にある。また、入力信号ＩＮがハイであるため、ＮＭＯＳ４１５ｂはオン状態にある。これにより、容量４０３ｂは、定電流源４１１ｂにより放電された状態を維持している。言い換えれば、容量４０３ｂの端子電圧ＢＩは、ゼロに維持されている。
【００７３】
期間（ｂ）は、入力信号ＩＮが立ち下がってから、端子電圧ＡＩが所定の電圧Ｖｒｅｆａに到達するまでの、時間ｔｄ１’にわたる期間である。入力信号ＩＮの立ち下がりに同期して、ＮＭＯＳ４１５はオン状態となる。これにより容量４０３の放電が開始される。その結果、容量４０３の端子電圧ＡＩは、下降し始めて、やがて所定の電圧Ｖｒｅｆａに到達する。なお入力信号ＩＮの立ち下がりに同期してＮＭＯＳ４１５ｂはオフ状態となる。
【００７４】
期間（ｃ）は、端子電圧ＡＩが所定の電圧Ｖｒｅｆａを下回ってから、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを下回るまでの期間である。端子電圧ＡＩが所定の電圧Ｖｒｅｆａを下回ると、コンパレータ４０１からの補正出力信号ＡＯがローとなる。これにより、プリドライブ信号ＶＰＤがハイとなり、また補正信号ＢＳがハイとなる。プリドライブ信号ＶＰＤがハイとなることで、駆動部５００（図２）からのゲート電圧ＶＧが下降し始める。補正信号ＢＳがハイとなることで、ＮＭＯＳ４１３ｂがオン状態となり、よって容量４０３ｂが充電され始める。その結果、容量４０３ｂの端子電圧ＢＩは、上昇し始めて、やがて所定の電圧Ｖｒｅｆｂに達する。この時点までが、期間（ｃ）の前半部分であり、それに要する時間を時間ｔｄ２’と定義する。その後、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを下回ると、過渡変化検知信号ＧＴＭがローとなる。これにより過渡変化検知信号ＧＴＭの反転信号がハイとなるので、補正信号ＢＳがローとなる。これによりＮＭＯＳ４１３ｂがオフ状態となるので、容量４０３ｂの充電が停止する。この時点までが、期間（ｃ）の後半部分であり、それに要する時間を時間ｔｄ３’と定義する。
【００７５】
期間（ｄ）は、入力信号ＩＮがローかつゲート電圧ＶＧがローの期間、すなわち定常オフ状態の期間である。期間（ｄ）においては、端子電圧ＢＩは、期間（ｃ）にて充電された容量４０３ｂの電圧に維持される。また端子電圧ＡＩは、放電された状態に維持される。
【００７６】
期間（ｅ）は、入力信号ＩＮが立ち上がってから、端子電圧ＡＩが所定の電圧Ｖｒｅｆａに到達するまでの期間である。入力信号ＩＮの立ち上がりに同期して、ＮＭＯＳ４１５はオフ状態となり、ＮＭＯＳ４１５ｂはオン状態となる。ＮＭＯＳ４１５ｂがオン状態となることで、容量４０３ｂの放電が開始される。その結果、容量４０３ｂの端子電圧ＢＩは、下降し始めて、やがて所定の電圧Ｖｒｅｆｂに到達する。この時点までが、期間（ｅ）の前半部分であり、それに要する時間を時間ｔｄ４’と定義する。端子電圧ＢＩが所定の電圧Ｖｒｅｆｂを下回ると、コンパレータ４０１ｂからの補正出力信号ＢＯの反転信号がハイとなる。これにより補正信号ＡＳがハイとなる。よってＮＭＯＳ４１３がオン状態となる。よって容量４０３が充電され始める。その結果、容量４０３の端子電圧ＡＩが上昇し始めて、やがて所定の電圧Ｖｒｅｆａに到達する。この時点までが、期間（ｅ）の後半部分であり、それに要する時間を時間ｔｄ５’と定義する。
【００７７】
期間（ｆ）は、端子電圧ＡＩが所定の電圧Ｖｒｅｆａを上回ってから、ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを上回るまでの、時間ｔｄ６’にわたる期間である。端子電圧ＡＩが所定の電圧Ｖｒｅｆａを上回ると、コンパレータ４０１からの補正出力信号ＡＯがハイとなる。これにより、プリドライブ信号ＶＰＤがローとなる。よって、駆動部５００（図２）からのゲート電圧ＶＧが上昇し始める。ゲート電圧ＶＧが所定の電圧Ｖｒｅｆｇを上回ると、過渡変化検知信号ＧＴＭがハイとなる。これにより補正信号ＡＳがローとなる。よってＮＭＯＳ４１３がオフ状態となる。よって容量４０３の充電が停止する。
【００７８】
期間（ｆ）の経過により、入力信号ＩＮがハイかつゲート電圧ＶＧがハイの状態、すなわち、定常オン状態、が再び得られる。言い換えれば、期間（ａ）が再び開始される。このようにして期間（ａ）〜（ｆ）が繰り返される。
【００７９】
ターンオン動作時の遅延時間は、期間（ｅ）および期間（ｆ）の総時間、すなわちｔｄ４’＋ｔｄ５’＋ｔｄ６’、である。ターンオフ動作時の遅延時間は、期間（ｂ）および期間（ｃ）の総時間、すなわちｔｄ１’＋ｔｄ２’＋ｔｄ３’である。容量４０３ｂの充電速度および放電速度を同等に設定することで、時間ｔｄ３’と時間ｔｄ４’とが同等となる。また容量４０３ｂの充電速度および放電速度を同等に設定することで、時間ｔｄ１’と時間ｔｄ６’とが概ね同等となる。ここで、図６に示されているように、端子電圧ＡＩは、通常、周期的に同一の最大電圧を取り、その場合、時間ｔｄ１’と時間ｔｄ６’とが同等となる。よって、ターンオン動作の遅延時間とターンオフ動作の遅延時間との差異は、時間ｔｄ２’と時間ｔｄ５’との差分である。よって、時間ｔｄ２’と時間ｔｄ５’とを同等とすることで、ターンオン動作の遅延時間とターンオフ動作の遅延時間とを同等とする補正が可能となる。なお時間ｔｄ２’と時間ｔｄ５’とを同等とするためには、端子電圧ＢＩが所定の電圧Ｖｒｅｆｂに達するのに要する容量４０３ｂの充電時間と、端子電圧ＡＩが所定の電圧Ｖｒｅｆａに達するのに要する容量４０３の充電時間とが同じになるようにすればよい。そのためには、たとえば、容量４０３および容量４０３ｂを同等とし、かつ、定電流源４０９および定電流源４０９ｂを同等とすればよい。
【００８０】
＜実施の形態３＞
図７は、本実施の形態における遅延時間補正回路６０３の実施例を示す回路図である。本実施の形態においては、遅延時間補正回路６０３は、遅延時間補正回路６０２（図５）における遅延出力部４および内部出力部６のそれぞれに代わり、遅延出力部４ｃおよび内部出力部６ｃを有している。遅延出力部４ｃおよび内部出力部６ｃのそれぞれは、遅延出力部４および内部出力部６にクランプ回路が付されたものである。以下、具体的な構成について説明する。
【００８１】
遅延出力部４は、コンパレータ４０１の＋入力端子にクランプ回路４１７を有している。内部出力部６ｃは、コンパレータ４０１ｂの＋入力端子にクランプ回路４１７ｂを有している。クランプ回路４１７および４１７ｂのそれぞれにより、放電時の端子電圧ＡＩおよび端子電圧ＢＩは所定のクランプ電圧にクランプされる。クランプ回路４１７のクランプ電圧は、所定の電圧Ｖｒｅｆａより小さく設定され、かつ、容量充電時に端子電圧ＡＩが上昇することで所定の電圧Ｖｒｅｆａを上回るまでの遅延が小さくなるように設定される。よって、容量４０３の電圧の下限値は、所定の電圧Ｖｒｅｆａと電圧ゼロとの間の値にクランプされる。言い換えれば、容量４０３の電圧の下限値は、電圧ゼロよりも大きく、所定の電圧Ｖｒｅｆａよりも小さい。具体的には、この下限値が、所定の電圧Ｖｒｅｆａに対して、誤動作が生じない程度に若干小さくされればよい。同様に、クランプ回路４１７ｂのクランプ電圧は、所定の電圧Ｖｒｅｆｂより小さく設定され、かつ、容量充電時に端子電圧ＢＩが上昇することで所定の電圧Ｖｒｅｆｂを上回るまでの遅延が小さくなるように設定される。
【００８２】
なお、上記以外の構成については、上述した実施の形態２の実施例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８３】
本実施の形態によれば、放電時の端子電圧ＡＩおよび端子電圧ＢＩがクランプされる。これにより、容量充電時に端子電圧ＡＩおよび端子電圧ＢＩが上昇することで所定の電圧ＶｒｅｆａおよびＶｒｅｆｂを上回るまでの遅延を短縮することができる。つまり、図６における期間（ｃ）において、端子電圧ＢＩが下限値から所定の電圧Ｖｒｅｆｂまで上昇するのに要する時間ｔｄ２’を短縮することができる。また、期間（ｅ）において、端子電圧ＡＩが下限値から所定の電圧Ｖｒｅｆａまで上昇するのに要する時間ｔｄ５’を短縮することができる。よって、ターンオン動作およびターンオフ動作の遅延時間の総和を短縮することができる。またこれら遅延時間の差異を抑制することができる。
【００８４】
＜実施の形態４＞
図８は、本実施の形態における遅延時間補正回路６０４の実施例を示す回路図である。本実施の形態においては、遅延時間補正回路６０４は、過渡変化検知部２（図５）に代わり、過渡変化検知部２ｓを有している。
【００８５】
過渡変化検知部２ｓは、過渡変化検知部２と同様に、ＩＧＢＴ１０１（図２）に対する測定値と、測定しきい値との比較によって過渡変化を検知する。ただし過渡変化検知部２ｓにおいては、検知される過渡変化がターンオン動作およびターンオフ動作のいずれのものであるかに応じて、測定しきい値として、異なる値が用いられる。この目的で、過渡変化検知部２ｓは、過渡変化検知部２の定電圧源２０２に代わり、定電圧源２０３および２０４と、そのいずれが用いられるかを選択するためのスイッチ２０５とを有している。
【００８６】
定電圧源２０３および２０４のそれぞれは、所定の電圧Ｖｒｅｆｇｒおよび所定の電圧Ｖｒｅｆｇｆを発生する。電圧Ｖｒｅｆｇｒは、ゲート電圧ＶＧを参照してターンオン動作の過渡変化の完了を判定する際のしきい値として用いられる。電圧Ｖｒｅｆｇｆは、ゲート電圧ＶＧを参照してターンオフ動作の過渡変化の完了を判定する際のしきい値として用いられる。よって、ターンオン動作時には定電圧源２０３が用いられ、ターンオフ動作時には定電圧源２０４が用いられるように、スイッチ２０５が制御される。この制御は、スイッチ２０５が補正出力信号ＡＯを参照することによって行い得る。具体的には、スイッチ２０５はコンパレータ２０１の−入力端子を、補正出力信号ＡＯがハイのときに定電圧源２０３に接続し、補正出力信号ＡＯがローのときに定電圧源２０４に接続する。
【００８７】
なお、上記以外の構成については、上述した実施の形態２の実施例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８８】
本実施の形態によれば、ゲート電圧ＶＧを参照して過渡変化の完了を判定する際のしきい値を、ターンオン動作およびターンオフ動作について個別に設定することができる。これにより、遅延時間の補正をより精度よく行うことができる。たとえば、ターンオフ動作時の所定の電圧Ｖｒｅｆｇｆが相対的に高めに設定される。これにより、ターンオフ動作時のテイル電圧の影響を抑制することができる。
【００８９】
＜実施の形態５＞
上述した実施の形態１〜４によれば、ＩＧＢＴ１０１（図１）の過渡変化期間の変動に起因しての、入力信号ＩＮの信号幅に対するＩＧＢＴ１０１からの出力の信号幅のずれが、スイッチング毎に補正される。この補正に付随して、入力信号ＩＮに対するプリドライブ信号ＶＰＤの遅延時間が変動し得る。すなわち、信号幅の精度は確保されるものの、信号の全体的な遅延時間が変動し得る。すなわち、入力信号ＩＮの波形がプリドライブ信号ＶＰＤの波形に高精度で反映されるものの、入力信号ＩＰとプリドライブ信号ＶＰＤとの間の位相差が変動し得る。このような変動は、用途によっては許容されない場合がある。そこで、本実施の形態においては、入力信号ＩＮの変化がプリドライブ信号ＶＰＤの変化として伝達されるまでの遅延時間を一定にするための構成が設けられる。
【００９０】
図９は、本実施の形態における遅延時間補正回路６０５の構成を概略的に示すブロック図である。遅延時間補正回路６０５は、遅延時間補正回路６０２（図４：実施の形態２）の構成に加えて、入出力遅延調整部５１０を有している。本実施の形態においては、入力信号ＩＮが、入出力遅延調整部５１０によって調整されてから用いられる。この調整は、入力信号ＩＮのハイおよびローの各々の期間をパルス毎に補正するものではなく、入力信号ＩＮに対して、設定された時間だけ単純な遅延を与えるものである。この設定時間を変更することにより、入力信号ＩＮに対するプリドライブ信号ＶＰＤの遅延時間を調整することができる。
【００９１】
入出力遅延調整部５１０は、遅延出力部４によって遅延された時間に応じて、入力信号ＩＮに対する出力信号の遅延を調整する。遅延時間の調整は、たとえば、端子電圧ＡＩおよび端子電圧ＢＩ（図６）の少なくともいずれかをモニタすることにより行い得る。端子電圧ＡＩをモニタすることで、入力信号ＩＮのローへの変化がプリドライブ信号ＶＰＤのハイへの変化へと伝達されるのに要する遅延時間（時間ｔｄ１’）を把握し得る。また端子電圧ＢＩをモニタすることで、入力信号ＩＮのハイへの変化がプリドライブ信号ＶＰＤのローへの変化へと伝達される遅延時間（時間ｔｄ４’＋ｔｄ５’）を把握し得る。入出力遅延調整部５１０は、上記のように把握された遅延時間と所望の遅延時間との間の差異を小さくするように、入力信号ＩＮに対して遅延を与える。これにより遅延時間をほぼ一定とすることができる。
【００９２】
＜実施の形態６＞
上述した遅延時間補正回路６０１〜６０５のいずれかが集積化されたＩＣにおいて、何かしらの保護動作が必要とされる場合がある。たとえば、電源電圧の立ち上がり時、または、電源電圧の異常低下時に、このような保護が必要とされる。適切な保護動作を欠くと誤作動が生じることある。たとえば遅延時間補正回路６０２（図５）において、電源電圧立ち上がり時には、入力信号ＩＮがローの場合、ＮＭＯＳ４１３ｂおよび４１５ｂの入力が両方ともローとなるので、端子電圧ＢＩの端子はハイインピーダンスである。よって端子電圧ＢＩが不定となるため、誤動作が生じる可能性がある。端子電圧ＡＩの端子にも同様の状況が生じ得る。これに対応するには、保護動作により、端子電圧ＡＩおよび端子電圧ＢＩを所定の初期状態に戻すことが好ましい。本実施の形態においては、そのための構成が設けられる。
【００９３】
図１０は、本実施の形態における遅延時間補正回路６０６の実施例を示す回路図である。遅延時間補正回路６０６は、遅延時間補正回路６０２（図４：実施の形態２）の構成に加えて、保護回路５２０および初期化回路５３０を有している。
【００９４】
保護回路５２０は、遅延時間補正回路６０６のＩＣを保護するためのものであり、当該ＩＣ内に設けられることが好ましい。保護回路５２０は、保護動作時に保護信号ＦＯを発する。具体的には、保護信号ＦＯが所定の期間ハイとされる。保護回路５２０は、たとえば、電源電圧立ち上がり保護回路、または、電源電圧低下保護回路などである。
【００９５】
補正信号生成部３は、前述したように、ターンオン動作時に補正信号ＡＳを生成し、ターンオフ動作時に補正信号ＢＳを生成する。本実施の形態においては、さらに、保護信号ＦＯがハイのときに補正信号ＡＳおよびＢＳをローとする。この目的で、補正信号制御部５が有するラッチ回路３０１および３０２の各々のＲ信号端子に保護信号ＦＯが入力される。
【００９６】
初期化回路５３０は、保護信号ＦＯを受け、遅延出力部４および内部出力部６を所定の初期状態とする信号を生成する回路である。ＯＲ回路５３１およびＯＲ回路５３１ｂのそれぞれは、入力信号ＩＮまたはその反転信号と、保護信号ＦＯとの論理和を、ＮＭＯＳ４１５およびＮＭＯＳ４１５ｂのゲートへ出力する。よって保護信号ＦＯがハイのときは、ＮＭＯＳ４１５およびＮＭＯＳ４１５ｂはオン状態とされる。これにより、端子電圧ＡＩおよび端子電圧ＢＩが所定の状態とされ、特に本例においてはローとされる。なお変形例として、同様の構成が遅延時間補正回路６０３に適用された場合、端子電圧ＡＩおよび端子電圧ＢＩは、所定の電圧にクランプされる。
【００９７】
以上の構成により、保護回路５２０は、容量４０３の電圧を所定の電圧とする保護動作を行うことができる。
【００９８】
また遅延時間補正回路６０６においては、遅延時間補正回路６０１〜６０５と異なり、補正信号ＡＳとして、補正信号制御部５のラッチ回路３０１からの補正信号ＡＳｉがそのままは用いられず、補正信号ＡＳｉと入力信号ＩＮとの論理積が用いられる。そのためにＡＮＤ回路５３３が設けられる。よって、入力信号ＩＮがハイかつ補正信号ＡＳｉがハイのときのみ、補正信号ＡＳはハイとなる。また、補正信号ＢＳとして、補正信号制御部５のラッチ回路３０２からの補正信号ＢＳｉがそのままは用いられず、補正信号ＢＳｉと入力信号ＩＮの反転信号との論理積が用いられる。そのためにＡＮＤ回路５３３ｂが設けられる。入力信号ＩＮがローかつ補正信号ＢＳｉがハイのときのみ、補正信号ＢＳはハイとなる。
【００９９】
ＡＮＤ回路５３３が設けられることで、保護動作によって遅延時間補正回路６０６が初期状態とされた後に、ＮＭＯＳ４１３およびＮＭＯＳ４１５が同時にオン状態となることに起因した短絡が発生することが防止される。このことについて、以下に説明する。
【０１００】
保護動作によって設定される端子電圧ＡＩおよび端子電圧ＢＩのそれぞれの所定の初期状態は、所定の電圧Ｖｒｅｆａおよび所定の電圧Ｖｒｅｆｂよりも低い状態であることが好ましい。この場合、補正出力信号ＢＯはローとなる。このため、保護動作が解除された直後、すなわち保護信号ＦＯがローとなった直後、過渡変化検知信号ＧＴＭがローであると、補正信号ＡＳｉはハイとなる。仮にこの補正信号ＡＳｉがそのままＮＭＯＳ４１３のゲートに入力されると、ＮＭＯＳ４１３はオン状態となる。このとき、入力信号ＩＮがローであれば、ＮＭＯＳ４１５もオン状態となるので、短絡が生じる。本実施の形態によれば、ＮＭＯＳ４１３のゲートに入力される補正信号ＡＳは、補正信号ＡＳｉと入力信号ＩＮとの論理積である。このため、入力信号ＩＮがローであれば、補正信号ＡＳはローとなる。これにより、上述した短絡を防止することができる。同様に、ＮＭＯＳ４１３ｂおよびＮＭＯＳ４１５ｂが同時にオン状態となることに起因した短絡が、ＡＮＤ回路５３３ｂによって防止される。
【０１０１】
特に保護回路５２０が電源電圧低下保護回路である場合、保護回路５２０による保護動作は、遅延時間補正回路６０６に供給される電源電圧ＶＣＣが電源電圧しきい値を下回った場合に行われる。この場合、容量４０３が充電されることにより生じる端子電圧ＡＩの最大値は、電源電圧しきい値よりも低く設定されることが好ましい。仮に電源電圧ＶＣＣが端子電圧ＡＩ未満に低下したとすると、寄生素子などの予期せぬ経路に電流が流れることで、ラッチアップなどの誤動作が生じることがある。端子電圧ＡＩの充電電圧を電源電圧低下保護しきい値よりも低く設定することで、電源電圧ＶＣＣが端子電圧ＡＩよりも低くなる前に、保護動作による初期化が実施される。これにより、上述したような誤動作を防止することができる。なお、端子電圧ＢＩの最大値も、同様の理由で、電源電圧しきい値よりも低く設定されることが好ましい。
【０１０２】
＜実施の形態７＞
図１１は、本実施の形態におけるインバータ装置９０７（半導体装置）の構成を概略的に示すブロック図である。インバータ装置９０１は、並列接続されたＩＧＢＴ１０１ｍおよび１０１ｎ（半導体スイッチング素子）と、それらを駆動するための半導体デバイス駆動回路８０７とを有している。
【０１０３】
半導体デバイス駆動回路８０７は、共通の入力信号ＩＮに基づいて、ＩＧＢＴ１０１ｍへのゲート信号ＶＧｍと、ＩＧＢＴ１０１ｎへのゲート信号ＶＧｎとを、個別に生成するものである。半導体デバイス駆動回路８０７は、駆動回路部８００ｍおよび８００ｎを有している。駆動回路部８００ｍおよび駆動回路部８００ｎの各々は、半導体デバイス駆動回路８０１（図１）と同様の構成を有している。なお半導体デバイス駆動回路８０１に含まれる遅延時間補正回路６０１に代わり、遅延時間補正回路６０２〜６０６のいずれかが用いられてもよい。
【０１０４】
駆動回路部８００ｍへの入力信号ＩＮの経路と、駆動回路部８００ｎへの入力信号ＩＮの経路とは、互いに短絡されていてよい。これにより、半導体デバイス駆動回路８０７の１つの端子から、駆動回路部８００ｍおよび駆動回路部８００ｎの両方へ入力信号ＩＮを供給することができる。
【０１０５】
駆動回路部８００ｍおよび駆動回路部８００ｎは、ＩＧＢＴ１０１ｍおよびＩＧＢＴ１０１ｎに個別に接続されている。これにより、駆動回路部８００ｍによって生成されたゲート信号ＶＧは、ゲート信号ＶＧｍとしてＩＧＢＴ１０１ｍへ出力される。また、駆動回路部８００ｎによって生成されたゲート信号ＶＧは、ゲート信号ＶＧｎとしてＩＧＢＴ１０１ｎへ出力される。
【０１０６】
本実施の形態によれば、ゲート信号ＶＧｍおよびゲート信号ＶＧｎの遅延時間のずれが個別に補正される。よって、ＩＧＢＴ１０１ｍおよびＩＧＢＴ１０１ｎの過渡変化に相違があっても、高い精度での補正が可能である。
【０１０７】
なお上記においては、並列接続される半導体スイッチング素子が２つのＩＧＢＴ１０１ｍおよびＩＧＢＴ１０１ｎである場合について説明したが、半導体スイッチング素子の数は任意である。半導体スイッチング素子の数に対応して、駆動回路部の数が決定され得る。
【０１０８】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【０１０９】
ＡＩ，ＢＩ  端子電圧、ＡＯ，ＢＯ  補正出力信号、ＡＳ，ＢＳ，ＡＳｉ，ＢＳｉ  補正信号、ＦＯ  保護信号、ＩＮ  入力信号、ＶＧ，ＶＧｍ，ＶＧｎ  ゲート信号（ゲート電圧，駆動信号）、ＧＴＭ  過渡変化検知信号、ＶＰＤ  プリドライブ信号、２，２ｓ  過渡変化検知部、３  補正信号生成部、４，４ｃ  遅延出力部、５  補正信号制御部、６，６ｃ  内部出力部、１０１，１０１ｍ，１０１ｎ  ＩＧＢＴ（半導体スイッチング素子）、５００  駆動部、５１０  入出力遅延調整部、５２０  保護回路、５３０  初期化回路、６０１〜６０６  遅延時間補正回路、８００ｍ，８００ｎ  駆動回路部、８０１，８０７  半導体デバイス駆動回路、９０１，９０７  インバータ装置（半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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