(57)【特許請求の範囲】
【請求項１】
複数のＤ／Ａ変換部を備え、デジタル入力信号をＤ／Ａ変換する電流型Ｄ／Ａ変換器であって、
前記各Ｄ／Ａ変換部は、出力ノードに出力電流を供給する電流源と、電気的な接続／分離を切り替えることによって前記出力電流を制御するための第１スイッチとが直列に設けられており、
少なくとも１つの前記Ｄ／Ａ変換部の出力ノードに、容量性負荷と、当該容量性負荷と前記出力ノードとの間に接続され、電気的な接続／分離を切替可能に構成された第２スイッチとを含む容量部が設けられており、
前記デジタル入力信号に基づいて前記第１スイッチをオンオフ制御し、かつ当該第１スイッチのオンオフ制御に応じて前記第２スイッチをオンオフ制御する制御回路をさらに備え、
前記制御回路は、入力クロックに基づいて前記第１および第２スイッチのオンオフ制御を行うものであり、前記入力クロックの各サイクルにおいて、前記第１スイッチのオンオフが変化した数と、前記第２スイッチのオンオフが変化した数との和が一定となるように、前記第１スイッチのオンオフ制御に応じて前記第２スイッチのオンオフ制御を行う
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項２】
複数のＤ／Ａ変換部を備え、デジタル入力信号をＤ／Ａ変換する電流型Ｄ／Ａ変換器であって、
前記各Ｄ／Ａ変換部は、出力ノードに出力電流を供給する電流源と、電気的な接続／分離を切り替えることによって前記出力電流を制御するための第１スイッチとが直列に設けられており、
少なくとも１つの前記Ｄ／Ａ変換部の出力ノードに、容量性負荷と、当該容量性負荷と前記出力ノードとの間に接続され、電気的な接続／分離を切替可能に構成された第２スイッチとを含む容量部が設けられており、
前記デジタル入力信号に基づいて前記第１スイッチをオンオフ制御し、かつ当該第１スイッチのオンオフ制御に応じて前記第２スイッチをオンオフ制御する制御回路をさらに備え、
前記制御回路は、入力クロックに基づいて前記第１および第２スイッチのオンオフ制御を行うものであり、前記入力クロックの各サイクルにおいて、前記第２スイッチに対して、前記第１スイッチとオンオフが同じである正転制御と、前記第１スイッチとオンオフが反転した反転制御とを交互に行う
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項３】
請求項１または２に記載の電流型Ｄ／Ａ変換器において、
前記第１スイッチは、前記電流源と前記出力ノードとの間に接続されており、
前記容量性負荷の容量値は、前記第１スイッチと前記電流源との間の接続ノードにおける寄生容量の容量値と同一であり、
前記第１スイッチの一端は、前記出力ノードに接続され、
前記電流源は、前記第１スイッチの他端と第１電源との間に直列に接続された、ゲートに第１バイアス電圧を受ける第１トランジスタおよびゲートに第２バイアス電圧を受ける第２トランジスタを備えており、
前記容量性負荷は、一端が前記第２スイッチを介して前記出力ノードに接続され、ゲートに前記第１バイアス電圧を受ける第３トランジスタを備えている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項４】
請求項３記載の電流型Ｄ／Ａ変換器において、
前記容量性負荷は、一端が前記第３トランジスタの他端に接続され、他端およびゲートが前記第１電源に接続された第４トランジスタを備えている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項５】
請求項３記載の電流型Ｄ／Ａ変換器において、
前記第１トランジスタのサイズと前記第３トランジスタのサイズとは同じである
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項６】
請求項１または２に記載の電流型Ｄ／Ａ変換器において、
前記第１スイッチは、前記電流源と前記出力ノードとの間に接続されており、
前記容量性負荷の容量値は、前記第１スイッチと前記電流源との間の接続ノードにおける寄生容量の容量値と同一であり、
前記電流源は、ゲートに第２バイアス電圧を受け、前記第１スイッチを介して当該電流源の電流を供給する第２トランジスタを備え、
前記容量性負荷は、一端が前記第２スイッチを介して前記出力ノードに接続され、他端とゲートとが接続された第５トランジスタを備えている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項７】
請求項１または２に記載の電流型Ｄ／Ａ変換器において、
前記Ｄ／Ａ変換部と前記容量部とが同数であり、前記各Ｄ／Ａ変換部の出力ノードにそれぞれ前記容量部が接続されている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項８】
請求項１または２に記載の電流型Ｄ／Ａ変換器において、
前記容量性負荷は、受動素子によって形成されている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項９】
請求項１または２に記載の電流型Ｄ／Ａ変換器において、
前記容量性負荷は、能動素子によって形成されている
ことを特徴とする電流型Ｄ／Ａ変換器。
【請求項１０】
アナログフィルタと、
前記アナログフィルタから出力された信号を受け、デジタル変換する量子化器と、
前記量子化器のデジタル出力信号を受けるＤＥＭ回路と、
前記ＤＥＭ回路のデジタル出力信号をＤ／Ａ変換し、アナログ信号として前記アナログフィルタにフィードバックする請求項１または２に記載の電流型Ｄ／Ａ変換器とを備えている
ことを特徴とするデルタシグマ変調器。
【請求項１１】
請求項１０に記載のデルタシグマ変調器を有することを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流型Ｄ／Ａ変換器およびこれを備えたデルタシグマ変調器に関し、特に高調波歪みの発生を抑制する技術に関する。
【背景技術】
【０００２】
一般に、デルタシグマ変調器を利用したＡ／Ｄ（Analog - to - Digital）変換器は、ノイズシェーピング技術とオーバーサンプリング技術とにより、ナイキストＡ／Ｄ変換器と比較して高精度かつ低消費電力を実現できることが知られている。また、デルタシグマ変調器のなかでも、高速・広帯域の動作に適したものとして、連続時間型デルタシグマ変調器が知られている。連続時間型デルタシグマ変調器において、入力信号は縦続接続された複数個のアナログ積分器あるいは共振器で構成されたループフィルタを通過したのち、量子化器によって量子化される。量子化されたデジタル出力はＤ／Ａ（Digital - to - Analog）変換器によりアナログ信号に変換されフィードバックされる（例えば、非特許文献１，２参照）。
【０００３】
一般的に、デルタシグマ変調器の変換精度を向上させるためには、量子化器およびフィードバックＤ／Ａ変換器のエレメント数を増加させ、マルチビット化する必要がある。しかしながら、フィードバックＤ／Ａ変換器のマルチビット化は、Ｄ／Ａ変換器のエレメント間のミスマッチに起因した歪みを発生させ、デルタシグマ変調器の変換精度の低下を引き起こす。この問題に対処するため、従来はＤＥＭ（Dynamic Element Matching）回路を利用して、Ｄ／Ａ変換器のエレメントをシャッフルしてＤ／Ａ変換を行うことによりエレメント間のミスマッチを平均化し、上記の歪みを抑制している(例えば、非特許文献３参照)。
【０００４】
デルタシグマ変調器において、ＤＥＭ回路のアルゴリズムとしてＤＷＡ（Data Weighted Averaging）を用いた場合、選択されるＤ／Ａ変換器は、ＤＷＡの特性により入力周波数に対して相関を持つ。また、フィードバックＤ／Ａ変換器の寄生容量およびループフィルタ内の演算増幅器の入力オフセット電圧に起因して、デルタシグマ変調器の出力信号に高調波歪みが発生する(例えば、非特許文献４参照)。
【０００５】
特許文献１では、デルタシグマ変調器において、２次高調波を含む高調波歪みの発生を抑制するＤＥＭ回路として、ＤＥＭ回路のポインタを２つ持ち、それぞれのポインタを交互に、かつ逆方向に動かすＢｉ−ＤＷＡ技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許６５２２２７７号明細書
【非特許文献】
【０００７】
【非特許文献１】Steven R. Norsworthy, Richard Schreier and Gabor C.Temes, "Delta-Sigma Data Converters Theory, Design and Simulation", (USA), Wiley-IEEE Press, 1997, p.1-6
【非特許文献２】H. Inose, Y. Yasuda, "A unity bit coding method by negative feedback", (USA), Proceedings of the IEEE, Nov. 1963, Vol.51 p.1524-1535
【非特許文献３】Y. Geerts, M. Steyaert, W. Sansen, "Design of Multi-bit Delta-Sigma A/D Converters", (USA), Kluwer Academic Publishers, May 2002, p.74-97
【非特許文献４】Kazuo Matsukawa, 他6名, "A 69.8 dB SNDR 3rd-order Continuous Time Delta-Sigma Modulator with an Ultimate Low Power Tuning System for a Worldwide Digital TV-Receiver", Custom Integrated Circuits Conference (CICC), 2010 IEEE(USA), 19-22 Sep. 2010, p.1-4
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えば特許文献１に示されているＢｉ−ＤＷＡ技術は、上記の高調波歪みを抑制する一方で、ミスマッチを平均化させる効果が一般的なＤＷＡ技術と比較して低いため、結果としてノイズを増加させるという課題がある。
【０００９】
上記問題に鑑み、本開示は、高調波歪み（特に２次高調波歪み）の発生を抑制することが可能であり、かつＤＷＡのミスマッチを平均化させる効果を低減させない回路の実現を目的とする。
【課題を解決するための手段】
【００１０】
本開示の第１態様では、複数のＤ／Ａ変換部を備え、デジタル入力信号をＤ／Ａ変換する電流型Ｄ／Ａ変換器において、前記各Ｄ／Ａ変換部は、出力ノードに出力電流を供給する電流源と、電気的な接続／分離を切り替えることによって前記出力電流を制御するための第１スイッチとが直列に設けられており、少なくとも１つの前記Ｄ／Ａ変換部の出力ノードに、容量性負荷と、当該容量性負荷と前記出力ノードとの間に接続され、電気的な接続／分離を切替可能に構成された第２スイッチとを含む容量部が設けられており、前記デジタル入力信号に基づいて前記第１スイッチをオンオフ制御し、かつ当該第１スイッチのオンオフ制御に応じて前記第２スイッチをオンオフ制御する制御回路をさらに備え、前記制御回路は前記Ｄ／Ａ変換部によって前記出力ノードに転送される誤差電荷の変化量を低減させるように、前記第２スイッチをオンオフ制御する。
【００１１】
本開示の第２態様では、デルタシグマ変調器は、アナログフィルタと、前記アナログフィルタから出力された信号を受け、デジタル変換する量子化器と、前記量子化器のデジタル出力信号を受けるＤＥＭ回路と、前記ＤＥＭ回路のデジタル出力信号をＤ／Ａ変換し、アナログ信号として前記アナログフィルタにフィードバックする第１態様に記載の電流型Ｄ／Ａ変換器とを備えている。
【００１２】
本開示の第３態様では、通信装置は、第２態様に記載のデルタシグマ変調器を有することを特徴とする。
【００１３】
この第１態様によると、制御回路は、デジタル入力信号に応じて第１スイッチをオンオフ制御し、かつその第１スイッチのオンオフ制御に応じて第２スイッチをオンオフ制御する。具体的には、例えばデジタル入力信号が変化することによって第１スイッチがオンオフ制御され、複数のＤ／Ａ変換部を用いることに起因する誤差電荷の変化が生じる場合においても、制御回路がその第１スイッチのオンオフに応じて、例えば誤差電荷の変化が低減するように第２スイッチをオンオフ制御して容量性負荷と出力ノードとの間の電気的な接続／分離を切り替える。これにより、電流型Ｄ／Ａ変換器から出力される出力電荷の合計（誤差電荷と容量性負荷による電荷の合計）の変化量は低減される。すなわち、誤差電荷をキャンセルすることができ、高調波歪み(特に２次高調波歪み)の発生を抑制することができる。また、本開示に係る電流型Ｄ／Ａ変換器の出力信号はデジタル入力信号に対する周波数依存性を有しないため、ミスマッチを平均化させる効果は低減されない。
【００１４】
したがって、第１態様に記載の電流型Ｄ／Ａ変換器を、例えば第２態様に示すようにデルタシグマ変調器に適用した場合、高調波歪み(特に２次高調波歪み)の発生を抑制し、かつミスマッチを平均化させる効果を低減させない回路を実現することができる。また、第２態様に示すデルタシグマ変調器を例えば第３態様に示すように通信装置に適用した場合、高精度な通信装置を実現することが可能となる。
【発明の効果】
【００１５】
本開示によれば、第１スイッチのオンオフ制御に応じて第２スイッチをオンオフ制御することにより、複数のＤ／Ａ変換部を用いることに起因する誤差電荷をキャンセルすることができる。これにより、高調波歪み(特に２次高調波歪み)の発生を抑制することができる。さらに、本開示によればミスマッチを平均化させる効果は低減されない。
【図面の簡単な説明】
【００１６】
【図１】本開示に係る電流型Ｄ／Ａ変換器を備えたデルタシグマ変調器の概念図である。
【図２】本開示に係る電流型Ｄ／Ａ変換器の概念図である。
【図３】スイッチ制御回路の構成の一例を示すブロック図である。
【図４】スイッチ制御回路の構成の他の例を示すブロック図である。
【図５】本開示に係る電流型Ｄ／Ａ変換器において、入力信号と誤差電荷量との関係を説明するための図である。
【図６】本開示に係るデルタシグマ変調器の出力周波数特性を示す図である。
【図７】Ｄ／Ａ変換部のバリエーション例を示す図である。
【図８】容量部のバリエーション例を示す図である。
【図９】本開示に係る電流型Ｄ／Ａ変換器の他の例を示す概念図である。
【図１０】本開示に係る電流型Ｄ／Ａ変換器の他の例を示す概念図である。
【図１１】適用例としての無線通信装置を示す図である。
【図１２】一般的なＤ／Ａ変換器とＤＥＭ回路との接続関係の一例を示す概念図である。
【図１３】一般的なデルタシグマ変調器において、Ｄ／Ａ変換器と積分器との接続関係を示す図である。
【図１４】電流型Ｄ／Ａ変換器とＤＥＭ回路との動作の一例を示す図である。
【図１５】ＤＷＡを用いた際の一般的なデルタシグマ変調器の出力周波数特性の一例を示す図である。
【発明を実施するための形態】
【００１７】
（誤差電荷の発生原理）
図１２，１３は、デルタシグマ変調器においてＤＥＭ回路７３０を用いた場合における、電流型Ｄ／Ａ変換器７ＡとＤＥＭ回路７３０との接続関係、および電流型Ｄ／Ａ変換器７Ａと積分器８００との接続関係を示した図である。
【００１８】
ここで、デルタシグマ変調器におけるＤ／Ａ変換器７Ａはマルチビットであるものとする。すなわち、Ｄ／Ａ変換器７Ａは、図１２，図１３に示すように、並列接続された複数のＤ／Ａ変換器エレメント７００，７００，…を備えている。
【００１９】
各Ｄ／Ａ変換器エレメント７００は、電流源７０１，７０２，７０３と、スイッチ７１０，７１１とによって構成されている。電流源７０１は、電源とＤ／Ａ変換器エレメント７００の一方の出力ノード７４１との間に接続されている。同様に電流源７０２は電源と他方の出力ノード７４２との間に接続されている。出力ノード７４１，７４２には、それぞれスイッチ７１０，７１１の一端が接続されている。両スイッチ７１０，７１１の他端は共通ノードに接続されており、その共通ノードとグランドとの間に電流源７０３が接続されている。ここで、スイッチ７１０，７１１と電流源７０３との間には寄生容量７２０（容量値はＣｐ）が存在する。また、電流源７０３の電流値は、電流源７０１，７０２の電流値の２倍である。
【００２０】
ＤＥＭ回路７３０は、各Ｄ／Ａ変換器エレメント７００のスイッチ７１０，７１１に接続されており、デジタル信号Ｄ７１，Ｄ７２，…Ｄ７ｍ（ｍはエレメント数を示す整数）に基づいて、各Ｄ／Ａ変換器エレメント７００のスイッチ７１０，７１１をオンオフ制御する。これにより、出力ノード７４１，７４２の電流の入出力が制御される。
【００２１】
図１３に示すように、Ｄ／Ａ変換器エレメント７００，７００，…の出力電流を受ける積分器８００は、演算増幅器８０１と、抵抗８０２，８０２と、積分容量８０３，８０３（容量値はＣｉｎｔ）とによって構成される。演算増幅器８０１は、抵抗８０２，８０２を介して差動の入力信号ＩＮＰ，ＩＮＮを受け、極性の反転した差動の出力信号ＯＵＴＮ，ＯＵＴＰを出力する。各出力信号ＯＵＴＮ，ＯＵＴＰは、積分容量８０３，８０３を介して積分器８００の入力端子にそれぞれフィードバックされる。
【００２２】
デルタシグマ変調器の動作において、積分器８００の積分容量８０３への電荷の転送に係る一連の動作を説明する。まず、量子化器（図示しない）から出力され、フィードバックされたデジタル信号ＤＩＮは、ＤＥＭ回路７３０を介して、各Ｄ／Ａ変換器エレメント７００に入力され、スイッチ７１０，７１１をオンオフ制御する。例えば、Ｄ／Ａ変換器エレメント７００から正の電流が出力される場合、スイッチ７１０にはオン信号が入力される一方、スイッチ７１１にはオフ信号が入力される。このように、スイッチ７１０がオンされたとき、電流源７０１よりも電流源７０３の電流値の方が大きいため、出力ノード７４１では積分器８００からＤ／Ａ変換器エレメント７００に引き込む方向に電流が流れる一方、出力ノード７４２ではＤ／Ａ変換器エレメント７００から積分器８００に向かって流し込む方向に電流が流れる。積分器８００に対して入出力される電流は、それぞれ積分容量８０３，８０３の電荷を充放電させる。
【００２３】
次に、Ｄ／Ａ変換器エレメント７００から積分器８００の積分容量８０３，８０３に誤差電荷が転送される過程を説明する。ここで、積分器８００の演算増幅器８０１には、入力換算オフセット電圧Ｖｏｆｆｓｅｔ（以下、単にオフセット電圧Ｖｏｆｆｓｅｔともいう）が存在するものとする。ここでは、（１）デジタル信号Ｄ７１が“１”から“０”に変化し、その後“１”に変化した場合、および（２）デジタル信号Ｄ７１が“０”から“１”に変化し、その後“０”に変化した場合の動作について説明する。
【００２４】
＜（１）の場合＞
デジタル信号Ｄ７１が“１”から“０”に変化した場合、Ｄ／Ａ変換器エレメント７００のスイッチ７１０はオンする一方、スイッチ７１１はオフする。これにより、寄生容量７２０には、オフセット電圧Ｖｏｆｆｓｅｔによる電位差によって−Ｖｏｆｆｓｅｔ×Ｃｐ／２の電荷Ｑｐ１が充電される。その後、デジタル信号Ｄ７１が“０”から“１”に変化した場合、スイッチ７１０はオフする一方、スイッチ７１１はオンする。これにより、寄生容量７２０には、オフセット電圧Ｖｏｆｆｓｅｔによる電位差によって＋Ｖｏｆｆｓｅｔ×Ｃｐ／２の電荷Ｑｐ２が充電される。この電荷Ｑｐ１と電荷Ｑｐ２との差である電荷（−Ｖｏｆｆｓｅｔ×Ｃｐ）の一部は積分容量８０３，８０３に転送される。ここで、転送される割合をαとすると、積分容量８０３，８０３に転送される電荷である誤差電荷は、α×Ｖｏｆｆｓｅｔ×Ｃｐとなる。これにより、積分器８００の出力電圧Ｖｏｕｔには誤差電圧α×Ｖｏｆｆｓｅｔ×Ｃｐ／Ｃｉｎｔが生じる。ここで、αは回路要因によって定まる係数であり、演算増幅器８０１の帯域幅やＤＣゲイン等によって異なる。
【００２５】
＜（２）の場合＞
デジタル信号Ｄ７１が“０”から“１”に変化した場合、Ｄ／Ａ変換器エレメント７００のスイッチ７１０はオフする一方、スイッチ７１１はオンする。これにより、寄生容量７２０には、オフセット電圧Ｖｏｆｆｓｅｔによる電位差によって＋Ｖｏｆｆｓｅｔ×Ｃｐ／２の電荷Ｑｐ３が充電される。その後、デジタル信号Ｄ７１が“１”から“０”に変化した場合、スイッチ７１０はオンする一方、スイッチ７１１はオフする。これにより、寄生容量７２０には、オフセット電圧Ｖｏｆｆｓｅｔによる電位差によって −Ｖｏｆｆｓｅｔ×Ｃｐ／２の電荷Ｑｐ４が充電される。この電荷Ｑｐ３と電荷Ｑｐ４との差である電荷（−Ｖｏｆｆｓｅｔ×Ｃｐ）の一部は積分容量８０３，８０３に転送される。ここで、転送される割合をαとすると、積分容量８０３，８０３に転送される電荷である誤差電荷は、α×Ｖｏｆｆｓｅｔ×Ｃｐとなる。これにより、積分器８００の出力電圧Ｖｏｕｔには誤差電圧α×Ｖｏｆｆｓｅｔ×Ｃｐ／Ｃｉｎｔが生じる。ここで、αは回路要因によって定まる係数であり、演算増幅器８０１の帯域幅やＤＣゲイン等によって異なる。
【００２６】
以上のように、デジタル信号Ｄ７１が“１”から“０”に変化し、その後“１”に変化する場合、および“０”から“１”に変化し、その後“０”に変化する場合のいずれにおいても、積分器８００の出力電圧Ｖｏｕｔには、寄生容量７２０とオフセット電圧Ｖｏｆｆｓｅｔとによって誤差電圧α×Ｖｏｆｆｓｅｔ×Ｃｐ／Ｃｉｎｔの演算誤差が生じる。なお、デジタル信号Ｄ７２，…Ｄ７ｍが変化する場合においても上記のデジタル信号Ｄ７１が変化する場合と同様である。
【００２７】
（高調波歪みの発生原理）
次に、上記の誤差電荷（誤差電圧）が高調波歪みとして出力される過程を説明する。
【００２８】
図１４はＤＷＡアルゴリズムを採用した一般的な７エレメントのＤＥＭ回路７３０およびＤ／Ａ変換器７Ａの動作の一例を示す図である。図１４（ａ）に示す表は、上から下に向かって時間が経過するものとし、各行は各クロックサンプルにおける状態を表す。「入力データ」はＤＥＭ回路７３０に入力されるデータを示す。「選択エレメント」は選択されたＤ／Ａ変換器エレメント７００，７００，…のエレメント番号を示しており、項目内の数値が“１”の場合に電流出力が行われる。「Ｄ／Ａ変換器の寄生容量の電荷量」は、図１３に示す各Ｄ／Ａ変換器エレメント７００のスイッチ７１０，７１１と電流源７０３との間に生じる寄生容量７２０に保存された電荷の状態を示しており、“−１”は放電状態を示す一方、“１”は電荷が充電された状態を示す。「Ｄ／Ａ変換器の変化エレメント」は充放電が起きるＤ／Ａ変換器エレメント７００，７００，…のエレメント番号を示しており、“０”は変化の生じないＤ／Ａ変換器エレメント７００を示す一方、“１”は充電あるいは放電が生じるＤ／Ａ変換器エレメント７００を示している。「誤差電荷合計」は、充放電が生じたＤ／Ａ変換器エレメント７００の合計数を示しており、換言すると積分器８００に転送される演算誤差の総量となる。
【００２９】
図１４（ｂ）は時間（クロックサンプル）の経過に対する「入力データ」と「誤差電荷合計」との関係を示した図である。図１４（ｂ）において、実線は「入力データ」の時間的な変化を表し、破線は「誤差電荷合計」の時間的な変化を表している。図１４（ｂ）に示すように、「入力データ」が１周期変化する間に、「誤差電荷合計」は２周期変化している。換言すると、入力データの入力周波数に対して、誤差電荷に起因する誤差電圧（誤差電荷合計）は２倍の周波数で変化している。このような周期性を持つＤＥＭ回路を、例えばデルタシグマ変調器に用いた場合、前述の誤差電荷は、アナログフィルタ内部の演算増幅器のオフセット電圧により積分され、二次高調波としてデルタシグマ変調器の出力に現れる。図１５は、ＤＷＡアルゴリズムを採用したデルタシグマ変調器の出力スペクトルの一例を示す。図１５に示すように、誤差電荷に起因する誤差電圧によって入力信号の２倍の２次高調波歪みが発生している（図１５内Ａ）。このため、対策が必要である。
【００３０】
以下、本開示に係る実施の形態について、図面を参照しながら詳細に説明する。なお、実質的に同一の構成に対する重複説明を省略する場合がある。
【００３１】
（デルタシグマＡ／Ｄ変換器）
図１は、本開示に係る電流型Ｄ／Ａ変換器１Ａを備えたデルタシグマ変調器５００の概念図である。本開示では、縦続接続された３つの積分器５１１，５１２，５１３を有するアナログフィルタ５１０を備えた３次のデルタシグマ変調器５００の例について説明する。
【００３２】
図１に示すデルタシグマ変調器５００は、アナログ入力信号ＡＩＮを受けて積分する上記の縦続接続された積分器５１１，５１２，５１３と、積分器５１３から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して出力する量子化器５４０と、ＤＥＭ回路５５０と、Ｄ／Ａ変換器５６０，５７０，５８０とを備えている。なお、図１に示すデルタシグマ変調器５００では、Ｄ／Ａ変換器５８０として本開示に係る電流型Ｄ／Ａ変換器１Ａを適用している例を示している。
【００３３】
ＤＥＭ回路５５０は、量子化器５４０からのデジタル出力信号ＤＯＵＴを受けて、Ｄ／Ａ変換器５６０，５７０の各Ｄ／Ａ変換器エレメント（図示しない）及びＤ／Ａ変換器５８０（１Ａ）のスイッチ制御回路３００に出力するデジタル入力信号としてのデジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎ（ｎはエレメント数を示す整数）を出力する。
【００３４】
Ｄ／Ａ変換器５６０，５７０は、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎを受け、アナログ信号に変換して積分器５１２，５１３にそれぞれフィードバックする。
【００３５】
（Ｄ／Ａ変換器）
図２は本開示に係る電流型のＤ／Ａ変換器１Ａの概念図である。図２において、Ｄ／Ａ変換器１Ａは、マルチビットであり、並列接続された複数のＤ／Ａ変換部としてのＤ／Ａ変換器エレメント１００，１００，…と、Ｄ／Ａ変換器エレメント１００毎に１つずつ設けられ、かつそれぞれが各Ｄ／Ａ変換器エレメント１００の出力ノード４０１，４０２に接続された複数の容量部２００，２００，…と、制御回路としてのスイッチ制御回路３００とを備えている。
【００３６】
Ｄ／Ａ変換器エレメント１００は、電源と出力ノード４０１との間に接続された電流源１０１と、電源と出力ノード４０２との間に接続された電流源１０２と、それぞれの一端が出力ノード４０１および出力ノード４０２に接続された第１スイッチとしてのスイッチ１１０およびスイッチ１１１と、スイッチ１１０およびスイッチ１１１の他端と第１電源としてのグランドとの間に接続された電流源１０３とを備えている。スイッチ１１０，１１１は電気的な接続／分離の切り替えが可能に構成されている。また、スイッチ１１０，１１１と電流源１０３との間には寄生容量１２０（容量値はＣｐ）が存在する。なお、電流源１０３の電流値は、電流源１０１，１０２の電流値の２倍である。
【００３７】
容量部２００は、一端がそれぞれ出力ノード４０１および出力ノード４０２に接続された第２スイッチとしてのスイッチ２１０およびスイッチ２１１と、スイッチ２１０およびスイッチ２１１の他端に接続ノード２３０を介して接続された容量性負荷２２０とを備えている。容量性負荷２２０は、例えば図２に示すように、スイッチ２１０およびスイッチ２１１の他端（接続ノード２３０）とグランドとの間に接続された容量素子２２１によって実現することができる。容量素子２２１の容量値Ｃｐは、各容量素子２２１が接続されたＤ／Ａ変換器エレメント１００の寄生容量１２０の容量値Ｃｐと同一の値となるように設定する。上記同一の範囲は、Ｄ／Ａ変換器１Ａに求められる精度（ノイズの削減量）によって定まり、例えば寄生容量１２０の容量値Ｃｐの±３０％以内の値となるように設定する。なお、容量素子２２１は、例えば配線間容量等の受動素子を用いて形成してもよいし、ＭＯＳトランジスタ等を用いた能動素子を用いて形成してもよい。
【００３８】
スイッチ制御回路３００は、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎを受け、このデジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎに基づいて、各Ｄ／Ａ変換器エレメント１００のスイッチ１１０，１１１をオンオフ制御する第１スイッチ制御信号ＳＣ１を出力する。スイッチ制御回路３００は、さらに第１スイッチ制御信号ＳＣ１に応じて、各容量部２００のスイッチ２１０，２１１をオンオフ制御する第２スイッチ制御信号ＳＣ２を出力する。具体的には、スイッチ制御回路３００は、入力クロックとしてのクロックＣＬＫを受け、各クロックサイクルにおいて、Ｄ／Ａ変換器エレメント１００，１００，…のスイッチ１１０，１１１のオンオフが変化した数と、容量部２００のスイッチ２１０，２１１のオンオフが変化した数との和が一定となるように、制御された第２スイッチ制御信号ＳＣ２を出力する。
【００３９】
図３はスイッチ制御回路３００の具体的な構成の一例を示した図である。図３に示すように、スイッチ制御回路３００は、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎとクロックＣＬＫとを受けて、クロックサイクル毎に第１スイッチ制御信号ＳＣ１を出力するフリップフロップ回路３０１を備えている。また、スイッチ制御回路３００は、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎに応じて、スイッチ１１０，１１１のオンオフが変化した数と、スイッチ２１０，２１１のオンオフが変化した数との和が一定となるように制御された信号を生成して出力するデータ生成回路３３０と、データ生成回路３３０の出力を入力端子に受けて、クロックサイクル毎に第２スイッチ制御信号ＳＣ２を出力するフリップフロップ回路３０２とをさらに備えている。
【００４０】
図４はスイッチ制御回路３００の具体的な構成の他の例を示した図である。図４において図３と異なる点は、データ生成回路３３０に代えて、クロック端子にインバータ３２１を介してクロックＣＬＫを受け、かつ反転出力端子と入力端子とが接続されたフリップフロップ回路３０３と、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎおよびインバータ３２０を介したその反転信号を受け、いずれか一方の信号を選択してフリップフロップ回路３０２の入力端子に出力するセレクタ３１０とを備えている点である。セレクタ３１０は、フリップフロップ回路３０３の反転出力端子からの出力信号に基づいて、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎの正転信号／反転信号の出力を切り替えている。これにより、第１スイッチ制御信号ＳＣ１と第２スイッチ制御信号ＳＣ２とのオンオフ制御が同じである正転制御と、第１スイッチ制御信号ＳＣ１と第２スイッチ制御信号ＳＣ２とのオンオフ制御が反転した反転制御とが交互に実施される。スイッチ制御回路３００を図４のような構成にすることにより、より小さな回路規模でスイッチ制御回路３００の実現が可能であり、かつシンプルな構成であるため高速動作にも適している。なお、スイッチ制御回路３００については２種類の回路のみについて説明したが、誤差電荷の変化量を低減させるための動作を実現可能な回路であれば、他の制御方法を用いた回路であってもかまわない。例えば、スイッチ制御回路３００において、１クロック毎に正転制御と反転制御とが交互に実施されなくてもかまわない。ただし、高調波歪みの発生を抑制する効果を高めるためには、正転制御と反転制御とが交互に実施された方がよい。
【００４１】
（Ｄ／Ａ変換器の動作）
本開示に係るＤ／Ａ変換器１Ａの動作について、図５を参照しながら詳細に説明する。
【００４２】
図５はＤＷＡアルゴリズムを採用した７エレメントのＤＥＭ回路５５０およびＤ／Ａ変換器１Ａの動作の一例を示す図である。
【００４３】
図５（ａ）では、図１４（ａ）と同様に、上から下に向かって時間が経過するものとし、各行は各クロックサンプルにおける状態を表す。「入力データ」はＤＥＭ回路５５０に入力されるデータを示している。「選択エレメント」は選択されたＤ／Ａ変換器エレメント１００，１００，…のエレメント番号を示しており、“１”の場合には電流が出力される。「Ｄ／Ａ変換器の寄生容量の電荷量」は、Ｄ／Ａ変換器１Ａの各Ｄ／Ａ変換器エレメント１００の寄生容量１２０に保存された電荷Ｃｐの状態を示している。「Ｄ／Ａ変換器の変化エレメント」は充放電が起きるＤ／Ａ変換器エレメント１００，１００，…のエレメント番号を示している。また、「容量部の容量性負荷の電荷量」は、各容量部２００の容量性負荷２２０（例えば容量素子２２１）に保存された電荷の状態を示している。「容量部の変化エレメント」は充放電が起きる容量部２００，２００，…のエレメント番号を示している。「Ｄ／Ａ変換器の寄生容量の電荷量」および「容量部の容量性負荷の電荷量」は、“−１”が放電状態を表し、“１”は電荷が充電された状態を表す。また、「Ｄ／Ａ変換器の変化エレメント」および「容量部の変化エレメント」は、“０”が変化の生じないエレメントを示しており、“１”が充電あるいは放電が生じるエレメント番号を示している。「容量部スイッチ方向」は、各容量部２００のスイッチ２１０，２１１のオン／オフの極性を示している。具体的には、表内の値が“１”の場合は、「選択エレメント」が“１”のときに容量性負荷２２０に電荷を充電するようにスイッチ２１０，２１１を制御する一方、“−１”の場合は、「選択エレメント」が“空欄”のときに容量性負荷２２０に電荷を充電するようにスイッチ２１０，２１１を制御する。「誤差電荷合計」は、充放電が生じたＤ／Ａ変換器エレメント１００，１００，…の合計数を示しており、換言すると積分器５１１に転送される誤差電荷の合計値（正規化した値）を示している。「容量部電荷合計」は、充放電が生じた容量部２００，２００，…の合計数を示す。「出力電荷合計」は、Ｄ／Ａ変換器エレメント１００，１００，…から出力された誤差電荷の合計と、容量部２００，２００，…から出力された電荷（容量部電荷）の合計を加算したものである。
【００４４】
図５（ｂ）は横軸に時間（クロックサンプル時間）をとり、縦軸に上記の「入力データ」、「誤差電荷合計」、「容量部電荷合計」、および「出力電荷合計」をプロットした図である。スイッチ制御回路３００は、各クロックサイクルにおいて、Ｄ／Ａ変換器エレメント１００，１００，…のスイッチ１１０，１１１のオンオフが変化した数と、容量部２００，２００，…のスイッチ２１０，２１１のオンオフが変化した数との和が一定となるように、各容量部２００のスイッチ２１０，２１１を制御するため、図５（ｂ）に示すように、「誤差電荷合計」の増減に応じて「容量部電荷合計」が変動（増減）する。これにより、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎが変化することによってＤ／Ａ変換器１Ａの「誤差電荷合計」が変化した場合においても、「出力電荷合計」は一定に保たれている。すなわち、フィードバックされたデジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎによらず、「出力電荷合計」は一定であるといえる。したがって、本開示に係るＤ／Ａ変換器１Ａおよびこれを備えたデルタシグマ変調器５００は、デジタル信号Ｄ１１，Ｄ１２，…，Ｄ１ｎの変化に対する依存性を有さず、換言すると誤差電荷に起因する誤差は直流誤差へと変換されている。
【００４５】
図６は本開示に係るＤ／Ａ変換器１Ａを備えたデルタシグマ変調器５００にＤＷＡアルゴリズムを用いた場合における出力スペクトルの一例を示す図である。図６に示すように、本開示では図１５内Ａで発生していた２次高調波歪みが抑制されている。また、ノイズフロアが上昇する等といった本開示の技術を用いることによる副作用も生じていない。
【００４６】
以上、本出願において開示する技術の例示として、実施形態を説明した。しかしながら本開示における技術はこれに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。以下、その他の実施形態を例示する。
【００４７】
（Ｄ／Ａ変換器エレメントの変形例）
図７はＤ／Ａ変換器エレメント１００のバリエーション例を示した図である。具体的には、図２に用いた図７（ａ）のＤ／Ａ変換器エレメント１００に代えて、図７（ｂ）〜（ｆ）のＤ／Ａ変換器エレメント１００を用いても同様の効果が得られる。
【００４８】
図７（ｂ）は、図７（ａ）の電流源１０１，１０２，１０３として、カスコード型の電流源を用いた場合の例を示している。具体的には、図７（ｂ）に示すＤ／Ａ変換器エレメント１００は、電源と出力ノード４０１との間に直列に接続されたトランジスタ１４１，１４３と、電源と出力ノード４０２との間に直列に接続されたトランジスタ１４２，１４４と、スイッチ１１０，１１１の他端とグランドとの間に直列に接続された第１および第２トランジスタとしてのトランジスタ１６１，１６２とを備えている。トランジスタ１４１，１４２のゲートには、例えばカレントミラーのバイアスノード１３１，１３２が接続され、トランジスタ１４３，１４４のゲートには、カスコード接続されたバイアスノード１３３，１３４が接続される。また、トランジスタ１６２のゲートには、例えば第２バイアスが与えられたカレントミラーのバイアスノード１５２が接続され、トランジスタ１６１のゲートには、カスコード接続され、第１バイアスが与えられたバイアスノード１５１が接続される。なお、トランジスタ１４１，１４２，１４３，１４４はＰＭＯＳトランジスタであり、トランジスタ１６１，１６２はＮＭＯＳトランジスタである。また、スイッチ１１０，１１１の一端は、図２と同様に出力ノード４０１，４０２に接続される。
【００４９】
図７（ｃ）は、図７（ａ）から電流源１０１，１０２を省くとともに、電流源１０３として、カスコード型の電流源を用いた場合の例を示している。具体的には、図７（ｃ）に示すＤ／Ａ変換器エレメント１００は、スイッチ１１０，１１１の他端とグランドとの間に直列に接続されたトランジスタ１６１，１６２を備えている。トランジスタ１６２のゲートには、例えばカレントミラーのバイアスノード１５２が接続され、トランジスタ１６１のゲートには、カスコード接続されたバイアスノード１５１が接続される。なお、スイッチ１１０，１１１の一端は、図２と同様に出力ノード４０１，４０２に接続される。
【００５０】
図７（ｄ）は、図７（ｂ）からトランジスタ１６１を省いた例を示している。したがって、スイッチ１１０，１１１の他端とグランドとの間には、例えばゲートにカレントミラーのバイアスノード１５２が接続されたトランジスタ１６２が接続されている。
【００５１】
図７（ｅ）は、図７（ｃ）からトランジスタ１６１を省いた例を示している。したがって、スイッチ１１０，１１１の他端とグランドとの間には、例えばゲートにカレントミラーのバイアスノード１５２が接続されたトランジスタ１６２が接続されている。
【００５２】
（容量性負荷の変形例）
図８は容量部２００の容量性負荷２２０のバリエーション例を示した図である。具体的には、図２に用いた図８（ａ）の容量性負荷２２０に代えて、図７（ａ）〜（ｅ）のＤ／Ａ変換器エレメント１００に応じて、図８（ｂ）〜（ｆ）の容量性負荷２２０を用いた場合においても同様の効果が得られる。
【００５３】
図８（ａ）は、図２にも示したとおり、容量性負荷２２０として、例えば容量素子２２１を適用した例を示しており、図７（ａ）〜（ｅ）のＤ／Ａ変換器エレメント１００に対して適用可能である。
【００５４】
図８（ｂ）〜（ｆ）は、容量性負荷２２０をトランジスタ（能動素子）によって実現した例である。
【００５５】
図８（ｂ）の容量性負荷２２０は、図７（ｂ），（ｃ）のＤ／Ａ変換器エレメント１００に対して適用可能である。具体的には、図８（ｂ）の容量性負荷２２０は、両端が接続ノード２３０に接続されたＮＭＯＳの第３トランジスタとしてのダミートランジスタ２２２を備えている。ダミートランジスタ２２２は、Ｄ／Ａ変換器エレメント１００のトランジスタ１６１と同じサイズであり、ゲートには、トランジスタ１６１と共通のバイアスノード１５１が接続されている。容量性負荷２２０をこのような構成とすることにより、スイッチ２１０，２１１とダミートランジスタ２２２との間にＤ／Ａ変換器エレメント１００の寄生容量１２０と同じ容量値Ｃｐの寄生容量２５０が高精度に形成される。さらに、ダミートランジスタ２２２を上記のように接続することによって、ダミートランジスタ２２２（容量性負荷２２０）に電流が流れないようにすることができる。したがって、容量性負荷２２０による消費電力の増加を抑制することができる。なお、上記の同じサイズのトランジスタおよび同じ容量値とは、それぞれ実質的に等しいことを指し、すなわち多少の誤差（例えば製造ばらつきによる誤差やレイアウトによって生じる誤差等）を含むものとし、以下同じ定義とする。
【００５６】
図８（ｃ）の容量性負荷２２０は、図７（ｂ）〜（ｅ）のＤ／Ａ変換器エレメント１００に対して適用可能である。具体的には、図８（ｃ）の容量性負荷２２０は、一端（ドレイン）が接続ノード２３０に接続され、他端（ソース）とゲートとがグランドに接続された第５トランジスタとしてのダミートランジスタ２２３を備えている。ダミートランジスタ２２３は、図７（ｂ），（ｃ）に適用された場合は、Ｄ／Ａ変換器エレメント１００のトランジスタ１６１と同じサイズであり、図７（ｄ），（ｅ）に適用された場合は、Ｄ／Ａ変換器エレメント１００のトランジスタ１６２と同じサイズである。容量性負荷２２０をこのような構成とすることにより、スイッチ２１０，２１１とダミートランジスタ２２３との間にＤ／Ａ変換器エレメント１００の寄生容量１２０と同じ容量値Ｃｐの寄生容量２５０が高精度に形成される。さらに、ダミートランジスタ２２３を上記のように接続することによって、ダミートランジスタ２２３（容量性負荷２２０）に電流が流れないようにすることができる。したがって、容量性負荷２２０による消費電力の増加を抑制することができる。
【００５７】
なお、図８（ｃ）では、ダミートランジスタ２２３のゲートはグランドに接続されているものとしたが、図８（ｄ）に示すように、ダミートランジスタ２２３のゲートおよびソースをグランドに接続せずに、フローティングノードとしてもよい。この場合にも、図８（ｃ）と同様の効果が得られる。
【００５８】
図８（ｅ）の容量性負荷２２０は、図７（ｂ），（ｃ）のＤ／Ａ変換器エレメント１００に対して適用可能である。図９は図７（ｂ）のＤ／Ａ変換器エレメント１００と図８（ｅ）の容量性負荷２２０とを備えたＤ／Ａ変換器１Ａの概念図である。
【００５９】
図９において、Ｄ／Ａ変換器１Ａは、図２と同様にマルチビットである。Ｄ／Ａ変換器エレメント１００は図７（ｂ）と実質的に同一であり、スイッチ制御回路３００は図２と実質的に同一であるため、ここではその詳細な説明を省略する。
【００６０】
容量部２００は、一端がそれぞれ出力ノード４０１，４０２に接続された第２スイッチとしてのスイッチ２１０，２１１と、スイッチ２１０，２１１の他端に接続ノード２３０を介して接続された容量性負荷２２０とを備えている。
【００６１】
容量性負荷２２０は、接続ノード２３０とグランドとの間に直列に接続されたダミートランジスタ２２２および第４トランジスタとしてのダミートランジスタ２２４を備えている。ダミートランジスタ２２２のゲートは、Ｄ／Ａ変換器エレメント１００のトランジスタ１６１と共通のバイアスノード１５１に接続されている。ダミートランジスタ２２４のゲートはグランドに接続されている。また、ダミートランジスタ２２２，２２４のサイズは、それぞれトランジスタ１６１およびトランジスタ１６２と同じサイズである。
【００６２】
以上のような構成とすることにより、スイッチ２１０，２１１とダミートランジスタ２２２との間にＤ／Ａ変換器エレメント１００の寄生容量１２０と同じ容量値Ｃｐの寄生容量２５０が高精度に形成される。したがって、本態様に係るＤ／Ａ変換器１Ａにおいても、ＤＷＡアルゴリズムに起因する誤差電荷をキャンセルすることが可能であり、高調波歪みの発生を抑制することができる。さらに、ダミートランジスタ２２４を上記のように接続することによって、ダミートランジスタ２２２，２２４には電流が流れない。
【００６３】
図１０は図７（ｃ）のＤ／Ａ変換器エレメント１００と図８（ｅ）の容量性負荷２２０とを備えたＤ／Ａ変換器１Ａの概念図である。
【００６４】
図１０において、Ｄ／Ａ変換器１Ａは、図２と同様にマルチビットである。Ｄ／Ａ変換器エレメント１００は、それぞれの一端が出力ノード４０１，４０２に接続された第１スイッチとしてのスイッチ１１０，１１１と、スイッチ１１０，１１１の他端とグランドとの間に直列に接続された電流源としてのトランジスタ１６１，１６２とを備えている。トランジスタ１６１のゲートにはカスコード接続されたバイアスノード１５１が接続され、トランジスタ１６２のゲートには例えばカレントミラーのバイアスノード１５２が接続されている。スイッチ１１０，１１１は、電気的な接続／分離が切り替え可能に構成されており、スイッチ１１０，１１１とトランジスタ１６１との間には寄生容量１２０（容量値Ｃｐ）が存在する。容量部２００およびスイッチ制御回路３００の構成は、図９と実質的に同一であり、ここではその詳細な説明を省略する。
【００６５】
以上のような構成とすることにより、スイッチ２１０，２１１とダミートランジスタ２２２との間にＤ／Ａ変換器エレメント１００の寄生容量１２０と同じ容量値Ｃｐの寄生容量２５０が高精度に形成される。したがって、本態様に係るＤ／Ａ変換器１Ａにおいても、ＤＷＡアルゴリズムに起因する誤差電荷をキャンセルすることが可能であり、高調波歪みの発生を抑制することができる。さらに、ダミートランジスタ２２４を上記のように接続することによって、ダミートランジスタ２２２，２２４には電流が流れない。
【００６６】
なお、上記の図９、図１０では、ダミートランジスタ２２４のゲートはグランドに接続されているものとしたが、図８（ｆ）のように、ダミートランジスタ２２４のゲートに別バイアスＶＢＩＡＳが与えられていてもかまわない。この場合、ダミートランジスタ２２４にほとんど電流が流れないようにバイアスＶＢＩＡＳを制御するのが好ましい。この場合においても、図９、図１０と同様の効果が得られる。
【００６７】
（シングルエンド回路構成例）
図７（ｆ）は、Ｄ／Ａ変換器エレメント１００をシングルエンド回路構成にした例を示している。具体的には、図７（ｆ）に示すＤ／Ａ変換器エレメント１００は、電源と出力ノード４０３との間に接続された電流源１９１と、一端が出力ノード４０３に接続された第１スイッチとしてのスイッチ１１２と、スイッチ１１２の他端とグランドとの間に接続された電流源１９２とを備えている。スイッチ１１２は電気的な接続／分離の切り替えが可能に構成されている。また、スイッチ１１２と電流源１９２との間の接続ノードには寄生容量１２０（容量値はＣｐ）が存在する。
【００６８】
このとき、容量部２００は、例えば図８（ｇ）に示すように、一端が出力ノード４０３に接続された第２スイッチとしてのスイッチ２２５と、スイッチ２２５の他端に接続された容量性負荷２２０とを備えている。容量性負荷２２０は、例えば、スイッチ２２５の他端とグランドとの間に接続された容量素子２２６によって実現することができる。
【００６９】
このように、Ｄ／Ａ変換器エレメント１００をシングルエンド回路構成にすることにより、他の回路構成と比較して、回路面積を削減することができる。なお、シングルエンド回路構成においても、電流源１９１，１９２としてカスコード型の電流源を用いたり、容量性負荷２２０としてトランジスタを用いたりすることが可能である。
【００７０】
（適用例）
図１１は本開示に係るＤ／Ａ変換器１Ａおよびデルタシグマ変調器５００を備えた通信装置６００の構成例を示すブロック図である。
【００７１】
図１１の通信装置６００は、電波を送受信するアンテナ６１０と、送信信号に対して変調処理を含む所定の送信処理を行う送信部６３０と、受信信号に対して復号処理を含む所定の受信処理を行う受信部６４０と、送信信号と受信信号との切り替えを行う送受切替部６２０とを備えている。
【００７２】
受信部６４０は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）６４１、ミキサ６４２、ローパスフィルタ６４３、上記の実施形態に記載したデルタシグマ変調器６４４（例えば、図２のデルタシグマ変調器５００）、およびデジタルベースバンド処理部６４５を備えている。
【００７３】
このような構成を用いることにより、高精度な通信装置を実現することが可能となる。したがって、例えば携帯端末に適用すれば、高品質な送受話が可能な端末を提供することができる。
【００７４】
なお、本開示に係るデルタシグマ変調器の積分器の次数は任意に設定することが可能であり、Ｄ／Ａ変換器の個数を含めた変調器の構成も任意に設定することが可能である。
【００７５】
また、図１に示したデルタシグマ変調器５００では、初段の積分器５１１にフィードバック信号（アナログ信号）を供給するＤ／Ａ変換器５８０のみに対して本開示に係るＤ／Ａ変換器１Ａを適用しているが、目標とする性能と回路規模とのトレードオフによって適用範囲を柔軟に選択することが可能である。例えば、デルタシグマ変調器５００の全てのＤ／Ａ変換器５６０，５７０，５８０に本開示に係るＤ／Ａ変換器１Ａを用いてもかまわない。
【００７６】
また、図２に示したＤ／Ａ変換器１ＡのＤ／Ａ変換器エレメント１００では、スイッチ１１０，１１１と電流源１０３とが出力ノード４０１，４０２とグランドとの間に直列に接続されているものとしたが、これに限定されない。例えば図２において、電流源１０３を抵抗素子に置き換えてもかまわない。このとき、Ｄ／Ａ変換器エレメント１００の出力電流は、電流源１０１，１０２によって供給されることになる。このような構成を用いた場合においても図２と同様の効果が得られる。また、電流源１０１，１０２を抵抗素子に置き換え、電流源１０３によって出力電流を供給するようにしてもかまわない。この場合、寄生容量１２０は、スイッチ１１０，１１１と電流源１０３との間に存在する。
【００７７】
また、通信装置の構成は適用する通信システムに応じて変更してもよい。例えば、通信装置６００から送信部６３０と送受切替部６２０とを除いて受信専用の通信装置としてもかまわない。
【産業上の利用可能性】
【００７８】
本開示に係るＤ／Ａ変換器は歪みの発生を抑制できるため、デルタシグマ変調器、データ変換回路に有用である。また、これらの回路を備えた携帯端末等の無線通信装置、基地局、チューナー等の通信機器に用いられる受信回路、音声機器、映像機器、各種センサ及び医療用電子機器等の電子機器に有用である。
【符号の説明】
【００７９】
１Ａ  Ｄ／Ａ変換器
１００  Ｄ／Ａ変換器エレメント（Ｄ／Ａ変換部）
１０１，１０２，１０３  電流源
１１０，１１１  スイッチ（第１スイッチ）
１１２  スイッチ（第１スイッチ）
１２０  寄生容量
１６１  トランジスタ（第１トランジスタ）
１６２  トランジスタ（第２トランジスタ）
２００  容量部
２１０，２１１  スイッチ（第２スイッチ）
２２０  容量性負荷
２２２  ダミートランジスタ（第３トランジスタ）
２２３  ダミートランジスタ（第５トランジスタ）
２２４  ダミートランジスタ（第４トランジスタ）
２２５  スイッチ（第２スイッチ）
３００  スイッチ制御回路（制御回路）
４０１，４０２  出力ノード
５００  デルタシグマ変調器
５１０  アナログフィルタ
５４０  量子化器
５５０  ＤＥＭ回路
５８０  Ｄ／Ａ変換器
６００  通信装置
６４４  デルタシグマ変調器
Ｄ１１，Ｄ１２，…，Ｄ１ｎ  デジタル信号（デジタル入力信号）
ＣＬＫ  クロック（入力クロック）
【図１】
0006468188.tif 000002
【図２】
0006468188.tif 000003
【図３】
0006468188.tif 000004
【図４】
0006468188.tif 000005
【図５】
0006468188.tif 000006
【図６】
0006468188.tif 000007
【図７】
0006468188.tif 000008
【図８】
0006468188.tif 000009
【図９】
0006468188.tif 000010
【図１０】
0006468188.tif 000011
【図１１】
0006468188.tif 000012
【図１２】
0006468188.tif 000013
【図１３】
0006468188.tif 000014
【図１４】
0006468188.tif 000015
【図１５】
0006468188.tif 000016