(57)【特許請求の範囲】
【請求項１】
基板上の所定方向に形成された複数本のゲート信号線と、前記所定方向に交差する方向に前記ゲート信号線と交差させて形成された複数本の画像信号線及びそれに並行する画像信号線選択線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素電極部と、複数本の前記ゲート信号線の一本を任意に選択してオンするゲート信号線駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、
前記画素電極部は、前記駆動選択回路の前段に、前記画像信号線選択線によってオンされる第１のｎチャンネル薄膜トランジスタ素子と前記ゲート信号線によってオンされる第２のｎチャンネル薄膜トランジスタ素子とを直列に接続して成る画像信号の入力部を有し、
前記駆動選択回路は、オン状態の前記ゲート信号線とオン状態の前記画像信号線選択線との交差部にある選択された前記画素電極部を前記画像信号によって書き換える画素電極制御回路と、前記入力部から入力された前記画像信号を保持するとともに非選択の前記画素電極部を静止画駆動する保持回路と、を有しており、
前記保持回路は、前記画像信号が入力される第１のＣＭＯＳインバータと、それに接続された第２のＣＭＯＳインバータとをループ状に接続して成るスタティック型メモリであり、
前記第２のＣＭＯＳインバータは、それを構成する第３のｎチャンネル薄膜トランジスタ素子の第３のオン抵抗が前記第１のｎチャンネル薄膜トランジスタ素子の第１のオン抵抗と前記第２のｎチャンネル薄膜トランジスタ素子の第２のオン抵抗の和よりも大きく、前記第１のオン抵抗と前記第２のオン抵抗が同じであり、
前記画像信号線は、前記画像信号の入力端部に前記画像信号線選択線によってオンされる第４のｎチャンネル薄膜トランジスタ素子が直列に接続されており、前記第３のオン抵抗が前記第１のオン抵抗と前記第２のオン抵抗と前記第４のｎチャンネル薄膜トランジスタ素子の第４のオン抵抗の和よりも大きいドットマトリクス型表示装置。
【請求項２】
前記第１のオン抵抗と前記第２のオン抵抗と前記第４のオン抵抗のうち前記第４のオン抵抗が最も小さい請求項１に記載のドットマトリクス型表示装置。
【請求項３】
前記画像信号線選択線を伝送されて前記第１のｎチャンネル薄膜トランジスタ素子のゲート電極部に入力されるゲート電圧と前記画像信号のピーク電圧との電圧差が、前記画像信号のピーク電圧よりも大きい請求項１または請求項２に記載のドットマトリクス型表示
装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に薄膜トランジスタ(Thin  Film  Transistor  :TFT)素子を含む画素電極部が多数形成されているドットマトリクス型表示装置に関する。
【背景技術】
【０００２】
従来、例えば液晶表示装置(Liquid  Crystal  Display  :LCD)は、TFT素子を含む画素
電極部が多数形成されたTFTアレイ側基板と、カラーフィルタ及びブラックマトリクスが
形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。
【０００３】
従来のアクティブマトリクス型の液晶表示装置の基本構成の一例を図12に示す。例えば、TFTアレイ側基板は、その上の第１の方向(行方向)に形成された複数本のゲート信号線G1,G2,G3,・・・Gmと、第１の方向と交差する第２の方向(列方向)にゲート信号線と交差させて形成された複数本の画像信号線S1,S2,S3,・・・Snと、ゲート信号線と画像信号線の
交差部に形成された、TFT素子101、画素電極 (図示せず)を含む画素電極部P11,P12,P13,
・・・Pmnと、を有する構成である。また、共通電極（基準電極ともいう。図示せず。)と、その共通電極に共通電圧(Ｖcom)を供給する共通電圧線102は、画素電極との間で液晶に印加する垂直的な電界を形成するために、カラーフィルタ側基板上に設けられている。なお、図12において、103はゲート信号駆動回路、104は画像信号(ソース信号)駆動回路、110は表示部、111は液晶表示パネルである。
【０００４】
TFT素子101は、例えば、アモルファスシリコン(a-Si)等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する構成である。そして、ゲート電極部に所定電位の電圧(例えば、３Ｖ，６Ｖ)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜（チャンネル）に電流を流す、スイッチング素子 (ゲートトランスファ素子)として機能する。また、画素電極は、一般に酸化インジウムスズ(Indium  Tin  Oxide  :ITO)等から成る透明導電体層から構成されている。
【０００５】
また、カラーフィルタ側基板は、共通電極及び共通電圧線が形成された面またはそれと反対側の面に、それぞれの画素に対応する赤(R)、緑(G)、青(B)のカラーフィルタが形成
されており、それぞれの画素を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタ及びブラックマトリクスは、カラー表示を行わない場合はなくてもよい。また、透過型LCDの場合は
バックライトが設けられており、反射型LCDの場合はバックライトはなくてもよい。
【０００６】
このようなLCDにおいて、静止画像を表示させる際に外部回路、信号線駆動回路などの
消費電力を低減するために、画素がそれぞれスタティック型メモリ(Static  Random  Access  Memory  :SRAM)等の記憶回路とD/A(Digital/Analog)変換回路を有する構成が提案されている(例えば、下記特許文献１,２を参照)。即ち、CMOS(Complementary  Metal  Oxide  Semiconductor:相補型金属酸化膜半導体)インバータ等のインバータ(反転論理回路)を
ループ状に接続したSRAMと、nビット(nは自然数)のデジタル信号を階調表示が可能なアナログ信号に変換するD/A変換回路とを有し、静止画像の表示期間においては、DAC(Digital
to  Analog  Converter)コントローラのみを駆動して、記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、D/A変換を行ってアナログ信号階調信号を得て、そのアナ
ログ信号階調信号によって静止画像の表示を行う。そして、静止画像の表示を行う際にソース信号線駆動回路及びゲート信号線駆動回路を停止する、という構成である。この構成により、静止画像の表示時における外部回路、信号線駆動回路などの消費電力を低減することができる。
【０００７】
また、上記従来のLCD等に使用される記憶回路としてのSRAMは、例えば、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン共通接続して成るCMOSインバータを２個ループ
状に接続して構成されている。そして、本願発明者が先に提案した、静止画駆動と書き換え駆動のいずれかを選択できるようにしたSRAMを含む画素電極部の１例を図13に示す（特願2013-223838）。図13（ａ）は、保持回路162と画素電極制御回路163を有する駆動選択
回路164を含む画素電極部のブロック回路図、（ｂ）は各ブロック回路を構成するTFT素子群を措いた詳細な回路図である。駆動選択回路164は、静止画駆動と書き換え駆動のいず
れかを選択する回路であり、保持回路162、画素電極制御回路163を有している。
【０００８】
駆動選択回路164の前段の入力部161には、第１のｎチャンネルTFT素子161aと第２のｎ
チャンネルTFT素子161bを直列的に接続させて成るトランスファゲート回路が設けられて
いる。画像信号線DL137側の第１のｎチャンネルTFT素子161aは、そのゲート電極部に画像信号線選択線SLn138を伝送されてきた信号が制御入力される。その信号がＨ（６Ｖ）の場合に第１のｎチャンネルTFT素子161aはオンとなり、Ｌ（０Ｖ）の場合に第１のｎチャン
ネルTFT素子161aはオフとなる。ゲート信号線GLn側の第２のｎチャンネルTFT素子161bは
、そのゲート電極部にゲート信号線GLn139を伝送されてきた信号が制御入力される。その信号がＨ（６Ｖ）の場合に第２のｎチャンネルTFT素子161bはオンとなり、Ｌ（０Ｖ）の
場合に第２のｎチャンネルTFT素子161bはオフとなる。従って、ゲート信号線GLn139を伝
送されてきた信号がＨであり、かつ画像信号線選択線SLn138を伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線DL137を伝送されてきた信号が保持回路162へ伝送される。
【０００９】
保持回路162は、第１のCMOSインバータ162aと第２のCMOSインバータ162bをループ状に
接続して成るSRAMである。保持回路162は、第１のCMOSインバータ162aと第２のCMOSイン
バータ162bを直列に接続するとともに、第２のCMOSインバータ162bのドレイン共通接続点からの出力を、第１のCMOSインバータ162aのゲート共通接続点に帰還入力させている。これにより、例えば第１のCMOSインバータ162aのゲート共通接続点にＨの信号が入力されると、次に第１のCMOSインバータ162aのドレイン共通接続点からＬの信号が出力され、次にそのＬの信号が第２のCMOSインバータ162bのゲート共通接続点に入力され、次に第２のCMOSインバータ162bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のCMOSインバータ162aのゲート共通接続点に帰還入力される。その結果、常時Ｈ（３Ｖ），Ｌ（０Ｖ），Ｈの信号がループ状の伝送線上において保持される。即ち、保持回路162は記憶回路として機能する。勿論、Ｌ，Ｈ，Ｌの信号をループ状の伝送線上において保
持することもできる。
【００１０】
画素電極制御回路163は、保持回路162の第１のCMOSインバータ162aを共用しており、画像信号data（Ｂ）の反転信号（ｉＢ）を出力する第１CMOSのインバータ162aと、ｐチャンネルTFT素子とｎチャンネルTFT素子とから成り、共通電圧Ｖcom（Ａ）と画像信号data（
Ｂ）と第１のCMOSインバータ162aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路181と、ｐチャンネルTFT素子とｎチャンネルTFT素子とか
ら成り、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ162aの出力
（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路181の出力線に並列的に接続されている第２の２値選択回路182と、を有している。そして、第１の２値選択回路181の出力及び第２の２値選択回路182の出力が、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和(Exclusive  OR  :EXOR)の論理ゲー
ト回路を構成している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2002-162947号公報
【特許文献２】特開2002-196306号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１，２に開示された構成のLCDにおいては、動画表示をさせる
ための通常動作モード(アナログ動作モード)と、静止画表示させるためのデジタル表示モード(メモリ動作モード)とを切り替える構成について記載されているが、静止画表示と動画表示を組み合わせて成る表示をより低消費電力で行う点については何等開示されていない。
【００１３】
また、図13の画素電極部においては、以下に示すような問題点があった。図13（ｂ）に示すように、保持回路162がＬ，Ｈ，Ｌの信号を保持している場合、ノーマリホワイトで
あれば白色の静止画表示を保持している。これを黒色の表示に書き換える場合、入力部161の第１のｎチャンネルTFT素子161aのゲート電極部に画像信号線選択線SLn138からＨ（６Ｖ）の信号を入力するとともに、第２のｎチャンネルTFT素子161bのゲート電極部にゲー
ト信号線GLn139からＨ（６Ｖ）の信号を入力することによって、第１及び第２のｎチャンネルTFT素子161a,161bをオン状態とする。次に、画像信号線DLn137からＨ（３Ｖ）の信号を第１のｎチャンネルTFT素子161aのソース電極部に入力し、第２のｎチャンネルTFT素子161bのドレイン電極部から出力し、保持回路162に入力して、書き換え駆動を行う。この
とき、保持回路162の第２のCMOSインバータ162bのｎチャンネルTFT素子162bnがオン状態
であるために、破線で示す電流経路190が生じる。
【００１４】
そうすると、画像信号線DLn137から入力部161に入力されたＨ（３Ｖ）の信号は、第１
のｎチャンネルTFT素子161aのオン抵抗Ro1と、第２のｎチャンネルTFT素子161bのオン抵
抗Ro2と、ｎチャンネルTFT素子162bnのオン抵抗Ro3とによって分圧され、第２のｎチャンネルTFT素子161bのドレイン電極部からの出力電圧V161boは、第１のCMOSインバータ162a
のｎチャンネルTFT素子162anの閾値電圧（1.5Ｖ程度）と同程度かそれ以下になる場合が
ある。その場合、ｎチャンネルTFT素子162anをオンするのに時間がかかったり、オンできない事態が生じやすい。その結果、書き換え駆動に時間がかかったり、書き換え駆動が実行できないことがあるという問題点があった。
【００１５】
一方、保持回路162がＨ，Ｌ，Ｈの信号を保持している場合、ノーマリホワイトであれ
ば黒色の静止画表示を保持している場合に、書き換え駆動を行う場合には、画像信号線DLn137からＬ（０Ｖ）の信号を入力部161に入力するが、この場合には上記の問題点は発生
しにくい。すなわち、第１のｎチャンネルTFT素子161aのゲート電極部に印加されるゲー
ト電圧（６Ｖ）と、第１のｎチャンネルTFT素子161aのソース電極部の入力電圧V161ai（
０Ｖ）との電位差が６Ｖと大きいために、第１のｎチャンネルTFT素子161aのオン抵抗は
実質的に小さくなる。同様に、第２のｎチャンネルTFT素子161bのオン抵抗も実質的に小
さくなる。その結果、V161boの上昇は抑えられ、０Ｖに近い電位となり、第１のCMOSインバータ162aのｐチャンネルTFT素子162apが容易にオン状態に切り換わって書き換え駆動が確実に実行される。
【００１６】
従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行できるようにするとともに、書き換え駆動を確実かつ迅速に実行できるようにすることである。
【課題を解決するための手段】
【００１７】
本発明のドットマトリクス型表示装置は、基板上の所定方向に形成された複数本のゲート信号線と、前記所定方向に交差する方向に前記ゲート信号線と交差させて形成された複数本の画像信号線及びそれに並行する画像信号線選択線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素電極部と、複数本の前記ゲート信号線の一本を任意に選択してオンするゲート信号線駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、
前記画素電極部は、前記駆動選択回路の前段に、前記画像信号線選択線によってオンされる第１のｎチャンネル薄膜トランジスタ素子と前記ゲート信号線によってオンされる第２のｎチャンネル薄膜トランジスタ素子とを直列に接続して成る画像信号の入力部を有し、
前記駆動選択回路は、オン状態の前記ゲート信号線とオン状態の前記画像信号線選択線との交差部にある選択された前記画素電極部を前記画像信号によって書き換える画素電極制御回路と、前記入力部から入力された前記画像信号を保持するとともに非選択の前記画素電極部を静止画駆動する保持回路と、を有しており、
前記保持回路は、前記画像信号が入力される第１のＣＭＯＳインバータと、それに接続された第２のＣＭＯＳインバータとをループ状に接続して成るスタティック型メモリであり、
前記第２のＣＭＯＳインバータは、それを構成する第３のｎチャンネル薄膜トランジスタ素子の第３のオン抵抗が前記第１のｎチャンネル薄膜トランジスタ素子の第１のオン抵抗と前記第２のｎチャンネル薄膜トランジスタ素子の第２のオン抵抗の和よりも大きく、前記第１のオン抵抗と前記第２のオン抵抗が同じであり、
前記画像信号線は、前記画像信号の入力端部に前記画像信号線選択線によってオンされる第４のｎチャンネル薄膜トランジスタ素子が直列に接続されており、前記第３のオン抵抗が前記第１のオン抵抗と前記第２のオン抵抗と前記第４のｎチャンネル薄膜トランジスタ素子の第４のオン抵抗の和よりも大きい構成である。
【００１８】
また本発明のドットマトリクス型表示装置は、好ましくは、前記第１のオン抵抗と前記第２のオン抵抗と前記第４のオン抵抗のうち前記第４のオン抵抗が最も小さい。
【００１９】
また本発明のドットマトリクス型表示装置は、好ましくは、前記画像信号線選択線を伝送されて前記第１のｎチャンネル薄膜トランジスタ素子のゲート電極部に入力されるゲート電圧と前記画像信号のピーク電圧との電圧差が、前記画像信号のピーク電圧よりも大きい。
【発明の効果】
【００２０】
本発明のドットマトリクス型表示装置は、基板上の所定方向に形成された複数本のゲート信号線と、所定方向に交差する方向にゲート信号線と交差させて形成された複数本の画像信号線及びそれに並行する画像信号線選択線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素電極部と、複数本のゲート信号線の一本を任意に選択してオンするゲート信号線駆動回路と、複数本の画像信号線の一本を任意に選択してオンする画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、
画素電極部は、駆動選択回路の前段に、画像信号線選択線によってオンされる第１のｎ
チャンネル薄膜トランジスタ素子とゲート信号線によってオンされる第２のｎチャンネル薄膜トランジスタ素子とを直列に接続して成る画像信号の入力部を有し、
駆動選択回路は、オン状態のゲート信号線とオン状態の画像信号線選択線との交差部にある選択された画素電極部を画像信号によって書き換える画素電極制御回路と、入力部から入力された画像信号を保持するとともに非選択の画素電極部を静止画駆動する保持回路と、を有しており、
保持回路は、画像信号が入力される第１のＣＭＯＳインバータと、それに接続された第２のＣＭＯＳインバータとをループ状に接続して成るスタティック型メモリであり、
第２のＣＭＯＳインバータは、それを構成する第３のｎチャンネル薄膜トランジスタ素子の第３のオン抵抗が第１のｎチャンネル薄膜トランジスタ素子の第１のオン抵抗と第２のｎチャンネル薄膜トランジスタ素子の第２のオン抵抗の和よりも大きく、第１のオン抵抗と第２のオン抵抗が同じであり、
画像信号線は、画像信号の入力端部に画像信号線選択線によってオンされる第４のｎチャンネル薄膜トランジスタ素子が直列に接続されており、第３のオン抵抗が第１のオン抵抗と第２のオン抵抗と第４のｎチャンネル薄膜トランジスタ素子の第４のオン抵抗の和よりも大きい構成である。この構成により、静止画駆動させる画素電極部においてはゲート信号線及び画像信号線をオフ状態とし、書き換え駆動させる画素電極部においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、消費電力を極めて低く抑えることができる。また、第３のオン抵抗が第１のオン抵抗と第２のオン抵抗の和よりも大きいことから、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネル薄膜トランジスタ素子のドレイン電極部の出力電圧が高くなり、その結果書き換え駆動を確実かつ迅速に実行できる。また、画像信号線は、画像信号の入力端部に画像信号線選択線によってオンされる第４のｎチャンネル薄膜トランジスタ素子が直列に接続されており、第３のオン抵抗が第１のオン抵抗と第２のオン抵抗と第４のｎチャンネル薄膜トランジスタ素子の第４のオン抵抗の和よりも大きいことから、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネル薄膜トランジスタ素子のドレイン電極部の出力電圧が高くなり、その結果書き換え駆動をより確実かつより迅速に実行できる。
【００２１】
また本発明のドットマトリクス型表示装置は、第１のオン抵抗と第２のオン抵抗と第４のオン抵抗のうち第４のオン抵抗が最も小さい場合、ハイ（Ｈ）の画像信号の電位の低下を抑えるのに有利である。また、第１のｎチャンネル薄膜トランジスタ素子と第２のｎチャンネル薄膜トランジスタ素子は、画素電極部内の限られたスペースにあるために、設計の自由度が小さいのに対して、第４のｎチャンネル薄膜トランジスタ素子は設計の自由度が高いので、第４のオン抵抗の制御が最も実行しやすい。これにより、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネル薄膜トランジスタ素子のドレイン電極部の出力電圧を高くすることが容易に行えるものとなる。
【００２２】
また本発明のドットマトリクス型表示装置は、画像信号線選択線を伝送されて第１のｎチャンネル薄膜トランジスタ素子のゲート電極部に入力されるゲート電圧と画像信号のピーク電圧との電圧差が、画像信号のピーク電圧よりも大きい場合、第１のｎチャンネル薄膜トランジスタ素子のオン抵抗がより小さくなる。その結果、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネル薄膜トランジスタ素子のドレイン電極部の出力電圧が高くなり、その結果書き換え駆動をより確実かつより迅速に実行できる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明のドットマトリクス型表示装置について実施の形態の一例を示す図であり、ドットマトリクス型表示装置の基本構成のブロック回路図である。
【図２】図２の（ａ），（ｂ）は、本発明のドットマトリクス型表示装置について実施の形態の一例を示す図であり、（ａ）は保持回路と画素電極制御回路を有する駆動選択回路を含む画素電極部のブロック回路図、（ｂ）は（ａ）の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。
【図３】図３は、本発明のドットマトリクス型表示装置におけるゲート信号線駆動回路の詳細な構成を示す回路図である。
【図４】図４は、本発明のドットマトリクス型表示装置における画像信号線駆動回路の詳細な構成を示す回路図である。
【図５】図５の（ａ）は、本発明のドットマトリクス型表示装置におけるゲート信号線駆動回路について、１本のゲート信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。
【図６】図６の（ａ）は、本発明のドットマトリクス型表示装置における画像信号線駆動回路について、１本の画像信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。
【図７】図７は、本発明のドットマトリクス型表示装置における保持回路と画素電極制御回路を有する駆動選択回路を含む画素電極部の１実施の形態を示すブロック回路図である。
【図８】図８は図７の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。
【図９】図９は、本発明のドットマトリクス型表示装置における画素電極制御回路を構成するTFT素子群の接続関係を描いた詳細な回路図である。
【図１０】図１０は、本発明のドットマトリクス型表示装置における画素電極制御回路について、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。
【図１１】図１１は、本発明のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルの平面図である。
【図１２】図１２は、従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。
【図１３】図１３の（ａ），（ｂ）は、本発明に関連するドットマトリクス型表示装置の一例を示す図であり、（ａ）は保持回路と画素電極制御回路を有する駆動選択回路を含む画素電極部のブロック回路図、（ｂ）は（ａ）の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明のドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の構成を説明するために必要な主要な部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御IC、制御LSI等の周知の構成部材を備えていてもよい。
【００２５】
図１〜図11を参照して、本発明のドットマトリクス型表示装置の実施の形態について説明する。本発明のドットマトリクス型表示装置は、ガラス基板等の基板上の所定方向（例えば、行方向）に形成された複数本のゲート信号線GL1〜GL128と、所定方向に交差する方向（例えば、列方向）にゲート信号線GL1〜GL128と交差させて形成された複数本の画像信号線DL1〜DL128及びそれに並行する画像信号線選択線SL1〜SL128と、ゲート信号線GL1〜GL128と画像信号線DL1〜DL128の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素電極部P11〜Pmnと、複数本のゲート信号線GL1〜GL128の一本を任意に選択してオンするゲート信号線駆動回路３と、複数本の画像信号線DL1
〜DL128の一本を任意に選択してオンする画像信号線駆動回路４と、を有するドットマト
リクス型表示装置であって、画素電極部は、駆動選択回路64の前段に、画像信号線選択線
SL1〜SL128によってオンされる第１のｎチャンネルTFT素子61aとゲート信号線GL1〜GL128によってオンされる第２のｎチャンネルTFT素子61bとを直列に接続して成る画像信号の入力部61を有し、駆動選択回路64は、オン状態のゲート信号線GLn(on)とオン状態の画像信
号線選択線SL1〜SL128(on)との交差部にある選択された画素電極部を画像信号によって書き換える画素電極制御回路63と、入力部61から入力された画像信号を保持するとともに非選択の画素電極部を静止画駆動する保持回路62と、を有しており、保持回路62は、画像信号が入力される第１のCMOSインバータ62aと、それに接続された第２のCMOSインバータ62bとをループ状に接続して成るスタティック型メモリであり、第２のCMOSインバータ62bは
、それを構成する第３のｎチャンネルTFT素子62bnの第３のオン抵抗が第１のｎチャンネ
ルTFT素子61aの第１のオン抵抗と第２のｎチャンネルTFT素子61bの第２のオン抵抗の和よりも大きい構成である。この構成により、静止画駆動させる画素電極部においてはゲート信号線及び画像信号線をオフ状態とし、書き換え駆動させる画素電極部においてのみ選択的にゲート信号線GLn及び画像信号線DLnをオン状態とするので、消費電力を極めて低く抑えることができる。また、第３のオン抵抗が第１のオン抵抗と第２のオン抵抗の和よりも大きいことから、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネルTFT素子のドレイン電極部の出力電圧が高
くなり、その結果書き換え駆動を確実かつ迅速に実行できる。なお、保持回路62は、ｎチャンネルTFT素子及びｐチャンネルTFT素子をドレイン共通接続して成る反転論理回路であるCMOSインバータを２個直列に接続するとともにループ状に接続して構成されたスタティック型メモリ（SRAM）である。
【００２６】
図２の（ａ），（ｂ）は、本発明のドットマトリクス型表示装置について実施の形態の一例を示す図であり、（ａ）は保持回路62と画素電極制御回路63を有する駆動選択回路64を含む画素電極部のブロック回路図、（ｂ）は（ａ）の各ブロック回路を構成するTFT素
子群の接続関係を措いた詳細な回路図である。駆動選択回路64は、静止画駆動と書き換え駆動のいずれかを選択する回路であり、保持回路62、画素電極制御回路63を有している。
【００２７】
駆動選択回路64の前段の入力部61には、第１のｎチャンネルTFT素子61aと第２のｎチャンネルTFT素子61bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号線DLn37側の第１のｎチャンネルTFT素子61aは、そのゲート電極部に画像信号線
選択線SLn38を伝送されてきた信号が制御入力される。その信号がＨ（６Ｖ）の場合に第
１のｎチャンネルTFT素子61aはオンとなり、Ｌ（０Ｖ）の場合に第１のｎチャンネルTFT
素子61aはオフとなる。ゲート信号線GLn39側の第２のｎチャンネルTFT素子61bは、そのゲート電極部にゲート信号線GLn39を伝送されてきた信号が制御入力される。その信号がＨ
（６Ｖ）の場合に第２のｎチャンネルTFT素子61bはオンとなり、Ｌ（０Ｖ）の場合に第２のｎチャンネルTFT素子61bはオフとなる。従って、ゲート信号線GLn39を伝送されてきた
信号がＨであり、かつ画像信号線選択線SLn38を伝送されてきた信号がＨである場合にの
み、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線DLn37
を伝送されてきた信号が保持回路62へ伝送される。
【００２８】
保持回路62は、第１のCMOSインバータ62aと第２のCMOSインバータ62bをループ状に接続して成るSRAMである。保持回路62は、第１のCMOSインバータ62aと第２のCMOSインバータ62bを直列に接続するとともに、第２のCMOSインバータ62bのドレイン共通接続点からの出
力を、第１のCMOSインバータ62aのゲート共通接続点に帰還入力させている。これにより
、例えば第１のCMOSインバータ62aのゲート共通接続点にＨの信号が入力されると、次に
第１のCMOSインバータ62aのドレイン共通接続点からＬの信号が出力され、次にそのＬの
信号が第２のCMOSインバータ62bのゲート共通接続点に入力され、次に第２のCMOSインバ
ータ62bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のCMOS
インバータ62aのゲート共通接続点に帰還入力される。その結果、常時Ｈ（３Ｖ），Ｌ（
０Ｖ），Ｈの信号がループ状の伝送線上において保持される。即ち、保持回路62は記憶回
路として機能する。勿論、Ｌ，Ｈ，Ｌの信号をループ状の伝送線上において保持することもできる。
【００２９】
画素電極制御回路63は、保持回路62の第１のCMOSインバータ62aを共用しており、画像
信号data（Ｂ）の反転信号（ｉＢ）を出力する第１CMOSのインバータ62aと、ｐチャンネ
ルTFT素子とｎチャンネルTFT素子とから成り、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ
）と第１のCMOSインバータ62aの出力(ｉＢ)が参照入力されることによって２値データを
出力する第１の２値選択回路81と、ｐチャンネルTFT素子とｎチャンネルTFT素子とから成り、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ62aの出力（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路81の出力線に並列的に接続されている第２の２値選択回路82と、を有している。そして、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、共通電圧Ｖcom（Ａ）と
画像信号data（Ｂ）について排他的論理和(Exclusive  OR  :EXOR)の論理ゲート回路を構成している。
【００３０】
そして、図２（ｂ）に示すように、保持回路62がＬ，Ｈ，Ｌの信号を保持している場合、ノーマリホワイトであれば白色の静止画表示を保持している。これを黒色の表示に書き換える場合、入力部61の第１のｎチャンネルTFT素子61aのゲート電極部に画像信号線選択線SLn38からＨ（６Ｖ）の信号を入力するとともに、第２のｎチャンネルTFT素子61bのゲ
ート電極部にゲート信号線GLn39からＨ（６Ｖ）の信号を入力することによって、第１及
び第２のｎチャンネルTFT素子61a,61bをオン状態とする。次に、画像信号線DLn37からＨ
（３Ｖ）の信号を第１のｎチャンネルTFT素子61aのソース電極部に入力し、第２のｎチャンネルTFT素子61bのドレイン電極部から出力し、保持回路62に入力して、書き換え駆動を行う。このとき、保持回路62の第２のCMOSインバータ62bのｎチャンネルTFT素子62bnがオン状態であるために、破線で示す電流経路90が生じる。
【００３１】
そうすると、画像信号線DLn37から入力部61に入力されたＨ（３Ｖ）の信号は、第１の
ｎチャンネルTFT素子61aの第１のオン抵抗Ro1と、第２のｎチャンネルTFT素子61bの第２
のオン抵抗Ro2と、第３のｎチャンネルTFT素子62bnの第３のオン抵抗Ro3とによって分圧
される。そして本発明のドットマトリクス型表示装置においては、第３のオン抵抗Ro3が
第１のオン抵抗Ro1と第２のオン抵抗Ro2の和よりも大きくなっている。これにより、第２のｎチャンネルTFT素子61bのドレイン電極部からの出力電圧V161boは、第１のCMOSインバータ62aのｎチャンネルTFT素子62anの閾値電圧（1.5Ｖ程度）より大きくなり、その結果
、書き換え駆動を確実かつ迅速に行うことができる。
【００３２】
一方、保持回路62がＨ，Ｌ，Ｈの信号を保持している場合、ノーマリホワイトであれば黒色の静止画表示を保持している場合に、書き換え駆動を行う場合には、画像信号線DLn37からＬ（０Ｖ）の信号を入力部61に入力する。この場合、第１のｎチャンネルTFT素子61aのゲート電極部に印加されるゲート電圧（６Ｖ）と、第１のｎチャンネルTFT素子61aの
ソース電極部の入力電圧V161ai（０Ｖ）との電位差が６Ｖと大きいために、第１のｎチャンネルTFT素子61aのオン抵抗は実質的に小さくなる。すなわち、第１のｎチャンネルTFT
素子61aのゲート電圧−ドレイン電流（Vgs-Ids）特性曲線における立ち上りがより急峻になるからであり、それはオン抵抗が小さくなることを意味する。同様に、第２のｎチャンネルTFT素子61bのオン抵抗も実質的に小さくなる。その結果、V61boの上昇は抑えられ、
０Ｖに近い電位となり、第１のCMOSインバータ62aのｐチャンネルTFT素子62apが容易にオン状態に切り換わって書き換え駆動が確実に実行される。
【００３３】
本発明においてはRo3＞Ro1＋Ro2とするが、（Ro1＋Ro2）／Ro3は0.1〜0.9であることがよい。0.1未満では、Ro1，Ro2を小さくするために第１のｎチャンネルTFT素子61a及び第
２のｎチャンネルTFT素子61bのチャンネルの幅（Ｗ）を大きくしたり、長さ（Ｌ）を短く
する調整が、画素電極部のスペースの制約から難しくなる傾向がある。0.9を超えると、
上記本発明の効果が発現しにくくなる傾向がある。より好ましくは0.1〜0.5がよい。
【００３４】
また、Ro1，Ro2は同じである。これにより、第１のｎチャンネルTFT素子61a及び第２のｎチャンネルTFT素子61bのチャンネルの幅（Ｗ）及び長さ（Ｌ）を同じにすることができ、素子設計が容易になる。
【００３５】
なお、Ro1，Ro2，Ro3の調整は、第１のｎチャンネルTFT素子61a、第２のｎチャンネルTFT素子61b、第３のｎチャンネルTFT素子62bnについて、それらのチャンネルの幅（Ｗ）、長さ（Ｌ）を調整すること、またそれらのゲート電極部に印加するゲート電圧の大きさを調整することによって、行うことができる。
【００３６】
本発明のドットマトリクス型表示装置は、画像信号線DLn37は、画像信号の入力端部に
画像信号線選択線SLn38によってオンされる第４のｎチャンネルTFT素子（図４に符号35で示す）が直列に接続されており、第３のオン抵抗Ro3が第１のオン抵抗Ro2と第２のオン抵抗R02と第４のｎチャンネルTFT素子35の第４のオン抵抗Ro4の和よりも大きい。これによ
り、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネルTFT素子61bのドレイン電極部の出力電圧V61boが高くな
り、その結果書き換え駆動をより確実かつより迅速に実行できる。
【００３７】
この場合、Ro3＞Ro1＋Ro2＋Ro4とするが、（Ro1＋Ro2＋Ro4）／Ro3は0.1〜0.9であることがよい。0.1未満では、Ro1，Ro2，Ro4を小さくするために第１のｎチャンネルTFT素子61a、第２のｎチャンネルTFT素子61b及び第４のｎチャンネルTFT素子35のチャンネルの幅
（Ｗ）を大きくしたり、長さ（Ｌ）を短くする調整が、画素電極部のスペースの制約、表示部10周辺のスペースの制約から難しくなる傾向がある。0.9を超えると、上記本発明の
効果が発現しにくくなる傾向がある。より好ましくは0.1〜0.5がよい。
【００３８】
また本発明のドットマトリクス型表示装置は、第１のオン抵抗Ro1と第２のオン抵抗Ro2と第４のオン抵抗Ro4のうち第４のオン抵抗Ro4が最も小さいことが好ましい。この場合、ハイ（Ｈ）の画像信号の電位の低下を、画像信号線DLn37の入力端部において抑えること
ができるので、ハイ（Ｈ）の画像信号の電位の低下を抑えるのに有利である。また、第１のｎチャンネルTFT素子61aと第２のｎチャンネルTFT素子61bは、画素電極部内の限られたスペースにあるために、設計の自由度が小さいのに対して、第４のｎチャンネルTFT素子35は設計の自由度が高いので、第４のオン抵抗Ro4の制御が最も実行しやすい。これにより、ロー（Ｌ）の状態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネルTFT素子61bのドレイン電極部の出力電圧V61boを高くする
ことが容易に行えるものとなる。
【００３９】
また本発明のドットマトリクス型表示装置は、画像信号線選択線SLn38を伝送されて第
１のｎチャンネルTFT素子61aのゲート電極部に入力されるゲート電圧（例えば６Ｖ超）と画像信号のピーク電圧（例えば３Ｖ）との電圧差（例えば３Ｖ超）が、画像信号のピーク電圧よりも大きい（例えば３Ｖ超となる）ことが好ましい。この場合、第１のｎチャンネルTFT素子61aのオン抵抗Ro1がより小さくなる。その結果、ロー（Ｌ）の状態に保持され
ている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネルTFT素子61bのドレイン電極部の出力電圧V61boが高くなり、その結果書き換え駆動をより
確実かつより迅速に実行できる。この場合、上記ゲート電圧は、例えば６Ｖを超え７Ｖ程度以下の電圧にすることができる。
【００４０】
さらに、第２のｎチャンネルTFT素子61bのゲート電極部に入力されるゲート電圧（例えば６Ｖ超）と画像信号のピーク電圧（例えば３Ｖ）との電圧差（例えば３Ｖ超）が、画像
信号のピーク電圧よりも大きい（例えば３Ｖ超となる）ことが好ましい。この場合、第２のｎチャンネルTFT素子61bのオン抵抗Ro2がより小さくなる。その結果、ロー（Ｌ）の状
態に保持されている画素電極部をハイ（Ｈ）の画像信号によって書き換える際に、第２のｎチャンネルTFT素子61bのドレイン電極部の出力電圧V61boが高くなり、その結果書き換
え駆動をより確実かつより迅速に実行できる。この場合、上記ゲート電圧は、例えば６Ｖを超え７Ｖ程度以下の電圧にすることができる。
【００４１】
本発明のドットマトリクス型表示装置は、１つの表示パネルにおいて、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができる。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。
【００４２】
本発明のドットマトリクス型表示装置の全体構成について以下に説明する。図１は、ドットマトリクス型表示装置の基本構成のブロック回路図であり、表示パネルは16384ドッ
ト(縦128ドット×横128ドット)の画素数を有する白黒表示のLCDである。図１において、LCDパネルの一方の横側にゲート信号線駆動回路３が設けられ、LCDパネルの下側に画像信
号(ソース信号)線駆動回路４が設けられている。なお、図１において、１はTFT素子、２
は共通電圧Ｖcomを画素電極部の共通電極に供給する共通電圧線、10は表示部、11はLCDパネルである。
【００４３】
図３は、ゲート信号線駆動回路３の詳細な構成を示す回路図である。ゲート信号線駆動回路３は、ゲート選択信号線GS1〜GS7、ゲート選択信号線GS1〜GS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ21からの反転出力を伝送する反転ゲート選択信号線iGS1〜iGS7(図３では符号に上付きバーの反転記号を付している)、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7から成る14個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路22、論理ゲート回路22の出力の電圧振
幅を昇圧させて画素電極部のゲート信号線GLn39側の第１のｎチャンネルTFT素子61aを動
作させるための昇圧回路(レベルシフタ(Level/Shifter :Ｌ／Ｓ))23、昇圧回路23の出力
を反転させるCMOSインバータ等から成るインバータ24、を有している。尚、図２において10は表示部である。
【００４４】
このゲート信号線駆動回路３において、論理ゲート回路22は、それに入力される７個の信号の全てがロー(「Ｌ」で表し、例えば０Ｖの信号)である場合に、ハイ(「Ｈ」で表し
、例えば３Ｖの信号)を出力する。そして、論理ゲート回路22に入力される、ゲート選択
信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7の配線の組合せは２7＝128通りあり、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号によって、１つの論理ゲート回路22を選択することができる。これにより、ゲート信号線GL1〜GL128のうちの1本を任意
に選択してオンすることができる。尚、ゲート選択信号線GS1〜GS7に入力する７個で1組
の信号の制御は、LCDパネル11上または外部に設けられた制御LSI(Large  Scale  lntegrated  circuit)等によって行うことができる。
【００４５】
図４は、画像信号線駆動回路４の詳細な構成を示す回路図である。画像信号線駆動回路４は、画像選択信号線SS1〜SS7、画像選択信号線SS1〜SS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ31、インバータ31からの反転出力を伝送する反転画像選択信号線iSS1〜iSS7、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7から成る14個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路32
、論理ゲート回路32の出力の電圧振幅を昇圧させて画素電極部の画像信号線DLn37側の第
２のｎチャンネルTFT素子61bを動作させるための昇圧回路（Ｌ／Ｓ)33、昇圧回路33の出
力を反転させるCMOSインバータ等から成るインバータ34、を有している。さらに、画像信
号(Data)を伝送させる画像信号線36、インバータ34からの出力によってオンされ、画像信号線36からの画像信号Dataを画素電極部に出力するトランスファゲート素子である第４のｎチャンネルTFT素子35、を有している。
【００４６】
この画像信号線駆動回路４において、論理ゲート回路32は、それに入力される7個の信
号の全てがＬ(例えば０Ｖの信号)である場合に、Ｈ(例えば３Ｖの信号)を出力する。そして、論理ゲート回路32に入力される、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7の配線の組合せは２7＝128通りあり、画像選択信号線SS1〜SS7に入力する７個で1組の信号によって、１つの論理ゲート回路32を選択することができる。これにより、画
像信号線選択線SL1〜SL128のうちの１本を任意に選択してオンすることができる。尚、画像選択信号線SS1〜SS7に入力する７個で１組の信号の制御は、LCDパネル11上または外部
に設けられた制御LSI等によって行うことができる。
【００４７】
さらに、任意に選択された１本の画像信号線選択線SLnが１個の第４のｎチャンネルTFT素子35をオンし、その第４のｎチャンネルTFT素子35が１つの画像信号Dataを画像信号線DLn37上を伝送させて画素電極部に伝達させる。このような画像信号Dataの入力の制御は、上記の制御LSI等によって行うことができる。
【００４８】
図５（ａ），（ｂ）は、ゲート信号線駆動回路３における１本のゲート信号線GL128を
オンオフさせる駆動回路部の１実施の形態を示す回路図である。反転ゲート選択信号線iGS1〜iGS6(図５（ａ），（ｂ）では符号に上付きバーの反転記号を付している)及びゲート選択信号線GS7のそれぞれに、ｐチャンネルTFT素子41とｎチャンネルTFT素子42とから成
るインバータが接続されている。
【００４９】
これらの７個のインバータは、それぞれのゲート共通接続点は、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の１本々に接続され、７つのドレイン共通接続点は
、共通接続されている。これにより、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通
接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路22として機
能する。
【００５０】
NORの論理ゲート回路22の出力(Ｈの信号)は、インバータ43と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲ
ート回路44と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路45とから成る昇圧回路(Ｌ／Ｓ)23に入力される。一方のトランスファゲート回路44のドレイン共通接続点は、他方のトランスファゲート回路45のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトラ
ンスファゲート回路45のドレイン共通接続点は、一方のトランスファゲート回路44のｐチャンネルTFT素子のゲート電極部に接続されている。
【００５１】
そして、一方のトランスファゲート回路44のｎチャンネルTFT素子のゲート電極部にＨ
の信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲー
ト回路44のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ24のゲート共通接続点に入力される。これにより、インバータ24のドレイン共通接続点からゲート信号線GL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファ
ゲート回路45のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチ
ャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ24へは伝達されない。また、他方のトランスファゲート回路45のｎチャンネルTFT素子のゲート電極部には、インバータ43のドレイン共通接続点から
Ｌの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。
【００５２】
図６（ａ），（ｂ）は、画像信号線駆動回路４における１本の画像信号線選択線SL128
をオンオフさせる駆動回路部の１実施の形態を示す回路図である。反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7のそれぞれに、ｐチャンネルTFT素子51とｎチャンネルTFT素子52とから成るインバータが接続されている。
【００５３】
これらの７個のインバータは、それぞれのゲート共通接続点は、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の１本々に接続され、７つのドレイン共通接続点は、共
通接続されている。これにより、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7
の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路32として機能する。
【００５４】
NORの論理ゲート回路32の出力(Ｈの信号)は、インバータ53と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲ
ート回路54と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路55とから成る昇圧回路(Ｌ／Ｓ)33に入力される。一方のトランスファゲート回路54のドレイン共通接続点は、他方のトランスファゲート回路55のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトラ
ンスファゲート回路55のドレイン共通接続点は、一方のトランスファゲート回路54のｐチャンネルTFT素子のゲート電極部に接続されている。
【００５５】
そして、一方のトランスファゲート回路54のｎチャンネルTFT素子のゲート電極部にＨ
の信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲー
ト回路54のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ34のゲート共通接続点に入力される。これにより、インバータ34のドレイン共通接続点から画像信号線選択線SL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランス
ファゲート回路55のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、
ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ34へは伝達されない。また、他方のトランスファゲート回路55のｎチャンネルTFT素子のゲート電極部には、インバータ53のドレイン共通接続点
からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。
【００５６】
さらに、画像信号線選択線SL128には、画像信号線選択線SL128を伝送する信号をゲート電極部への制御入力とする第４のｎチャンネルTFT素子35が接続されており、第４のｎチ
ャンネルTFT素子35のソース電極部には画像信号線36が接続されている。これにより、画
像信号線選択線SL128を伝送する信号がＨのときに第４のｎチャンネルTFT素子35がオンとなり、画像信号線DL128によって画像信号Dataが画素電極部に伝達される。
【００５７】
図７及び図８は、保持回路62と画素電極制御回路63を有する駆動選択回路64を含む画素電極部の１実施の形態を示す回路図である。図７はブロック回路図、図８は各ブロック回路を構成するTFT素子群を措いた詳細な回路図である。駆動選択回路64は、静止画駆動と
書き換え駆動のいずれかを選択する回路であり、保持回路62、画素電極制御回路63を有している。
【００５８】
図７、図８に示すように、駆動選択回路64の前段の入力部61には、第１及び第２のｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号線DLn37側の第１のｎチャンネルTFT素子61aは、そのゲート電極部に画像
信号線選択線SLn38を伝送されてきた信号が制御入力される。その信号がＨの場合に第１
のｎチャンネルTFT素子61aはオンとなり、Ｌの場合に第１のｎチャンネルTFT素子61aはオフとなる。ゲート信号GLn39側の第２のｎチャンネルTFT素子61bは、そのゲート電極部に
ゲート信号線GLn39を伝送されてきた信号が制御入力される。その信号がＨの場合に第２
のｎチャンネルTFT素子61bはオンとなり、Ｌの場合に第２のｎチャンネルTFT素子61bはオフとなる。従って、ゲート信号線GLn39を伝送されてきた信号がＨであり、かつ画像信号
線選択線SLn38を伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は
等価回路的に閉(クローズ)状態となり、画像信号線DLn37を伝送されてきた信号が保持回
路62へ伝送される。
【００５９】
図８は、保持回路62としてのスタティック型メモリの構成を示すものである。保持回路62は、第１及び第２のCMOSインバータ62a,62bを直列に接続し、第２(後段側)のCMOSイン
バータ62bのドレイン共通接続点からの出力を、第１(前段側)のCMOSインバータ62aのゲート共通接続点に帰還入力させている。これにより、第１のCMOSインバータ62aのゲート共
通接続点にＨの信号が入力されると、次に第１のCMOSインバータ62aのドレイン共通接続
点からＬの信号が出力され、次にそのＬの信号が第２のCMOSインバータ62bのゲート共通
接続点に入力され、次に第２のCMOSインバータ62bのドレイン共通接続点からＨの信号が
出力され、次にそのＨの信号が第１のCMOSインバータ62aのゲート共通接続点に帰還入力
される。その結果、例えば常時Ｈ,Ｌ,Ｈの信号がループ状の伝送線上において保持される。
【００６０】
図９は、画素電極制御回路63を構成するTFT素子群の接続関係を描いた回路図である。
画素電極制御回路63は、保持回路62の第１のCMOSインバータ62aを共用しており、画像信
号Ｂの反転信号ｉＢ(図では符号に上付きバーの反転記号を付している)を出力する第１のCMOSインバータ62aと、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bとから成り、
共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ62aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路81と、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bとから成り、共通電圧Ｖcom（Ａ）と画像信号data
（Ｂ）と第１のCMOSインバータ62aの出力（ｉＢ）が参照入力されることによって２値デ
ータを出力する、出力線が第１の２値選択回路81の出力線に並列的に接続されている第２の２値選択回路82と、を有している。そして、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理
和(Exclusive  OR  :EXOR)の論理ゲート出力を構成している。
【００６１】
第１の２値選択回路81は、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したCMOSインバータであり、画像信号data（Ｂ）がＨ（１）の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号data（Ｂ）がＬ（０）の信号である場合、第１の２値選択回路81はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。
【００６２】
第２の２値選択回路82は、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bを、ソース電極部同士及びドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルTFT素子82bのゲート電極部に入力される第１のインバータ62aの出力（
ｉＢ）を制御入力としている。そして、第１のインバータ62aの出力（ｉＢ）がＨの信号
（１）である場合、即ち画像信号data（Ｂ）がＬの信号（０）である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のインバータ62aの出力（ｉＢ）がＬの信号（０）で
ある場合、第２の２値選択回路82はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。
【００６３】
このように、第２の２値選択回路82の出力線が第１の２値選択回路81の出力線に並列的に接続されているので、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が
、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート出力を
構成することになる。即ち、画素電極制御回路63は、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート回路となっている。
【００６４】
図10は、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和
の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号data（Ｂ）が画素電極部に入力された場合、即ち画像信号data（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に
、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように共通電圧Ｖcom（Ａ）を反転駆動させても、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間の電位差
は保持されるので、画素電極部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号data（Ｂ）が画素電極部に入力されない場合、即ち画像信号data（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば
白表示、ノーマリブラックモードであれば黒表示となる。このように共通電圧Ｖcom（Ａ
）を反転駆動させても、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間の電位差がない状態が保持されるので、画素電極部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。
【００６５】
また、画素電極部における表示を書き換える場合、図７に示す駆動選択回路64の前段の入力部61における、第１及び第２のｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線GLn39を伝送されてきた信
号をＨとし、画像信号線選択線SLn38を伝送されてきた信号をＨとする。この状態で、画
像信号線DLn37を伝送されてきた信号（data）を保持回路62へ伝送させる。例えば、信号
（data）がＨである場合、保持回路62はＨの信号（data）を保持する。そして、図10におけるdata（Ｂ）がＨの場合に相当する表示が画素電極部で実行される。即ち、画素電極部の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。一方、信号（data）がＬである場合、保持回路62はＬの信号（data）を保持する。そして、図10におけるdata（Ｂ）がＬの場合に相当する表示が画素電極部で実行される。即ち、画素電極部の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。
【００６６】
上述した構成により、本発明のドットマトリクス型表示装置は、表示領域における書き換え駆動を１画素(ドット)毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力を極めて低いものとすることができる。例えば、従来の腕時計用の白黒表示のLCDにおいて、静止画駆動及び書き換え駆動を全画面走査して行う場
合に100μＷ程度の消費電力であったものが、本発明のドットマトリクス型表示装置にお
いては10μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成のLCDであっても、例えば、１回の電池交換で駆動可能な期間を10倍以
上に伸ばすことが可能となる。
【００６７】
さらに、本発明のドットマトリクス型表示装置は、好ましくは、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を10倍以上とする。この構成により、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を10倍以上とすることにより、消費電力をより低減させる効果が高まる。
【００６８】
図11は、本発明のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示
パネルを示すものであり、図11に示すように、例えば、表示パネルにおいて、時間を表示させる表示領域91と、分を表示させる表示領域92と、秒を表示させる表示領域93とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域93では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域92では、１分毎に書き換え駆動し、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよい。従って、表示領域91〜93以外の表示領域は静止画の表示領域94である。好適な実施形態として、分を表示させる表示領域92と秒を表示させる表示領域93の書き換え駆動の周期の比は60倍となる。換言すれば、1/60になるともいえる。また、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域93と時間を表示させる表示領域91との書き換え駆動の周期の比は3600倍となる。換言すれば、1/3600になるともいえる。また、表示領域91〜93において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域91〜93において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。
【００６９】
また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のLCD等から成る表示パネル
に、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置の周辺に設けられた制御LSI
等によって行うことができる。
【００７０】
本発明のドットマトリクス型表示装置において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を0.1〜0.3秒(10％〜30％)程度とし、それ以外の0.7〜0.9秒程度の期間を書き換え休止期間とすれば良い。
【００７１】
また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくすることが好ましい。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の30％以下、より好ましくは、10％以下とすることが良い。
【００７２】
上述したように、好適な実施形態として、画素電極制御回路63は保持回路62の第１のCMOSインバータ62aを共用しているため、TFT素子の数が低減されており、その結果、消費電力の低減効果が高まるとともに、画素電極部の開口率が高くなる。
【００７３】
また、本発明のドットマトリクス型表示装置は、画素電極を反射型電極とした反射型LCDであることが好ましい。この場合、保持回路62等を画素電極の下方に配置することがで
き、保持回路62等による光反射率の低下をなくすことができる。一方、透過型LCDにおい
て、透明な画素電極と保持回路62とを重ねて配置すると、透過光によって保持回路62等を構成するTFT素子が誤作動する可能性がある。そのため、TFT素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型LCDは、バックライトを設ける必
要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。
【００７４】
また、保持回路62によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路62とすれば、フルカラー表示を行うこともできる。
【００７５】
また、画素電極制御回路63は、図10の真理値表に示すように、共通電圧ＶcomのＨ／Ｌ
のいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、共通電圧Ｖcom（Ａ）がＨ（３Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合、共通電
圧Ｖcom（Ａ）と画素電圧Pixel（Ｌ：０Ｖ）との間に電位差が形成され、共通電圧Ｖcom
（Ａ）がＬ（０Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合にも同様に共通電圧Ｖcom（Ａ）と画素電圧Pixel（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に共通電圧Ｖcom（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち
、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。
【００７６】
このように、共通電圧ＶcomのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反
転させることが好ましい。この場合、共通電圧ＶcomのＨ／Ｌの反転を、書き換え周期に
連動させない場合と比較して、共通電圧Ｖcomを個別に制御するための制御回路等を付加
する必要がなく、消費電力のさらなる低下に有効である。また、共通電圧ＶcomのＨ／Ｌ
の反転駆動は、液晶分子の劣化を抑制するための反転駆動と、EXORの論理ゲート回路を構成する画素電極制御回路63の制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。
【００７７】
また、本発明のドットマトリクス型表示装置において、静止画駆動が適用される表示領域において、各画素電極部に供給される共通電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。
【００７８】
また、共通電圧Ｖcomの反転の定期的な周期は、制御LSI等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、共通電圧Ｖcomの反転の周期
をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を共通電圧Ｖcomの反転の制御のベースに用いることができ、共通電圧Ｖcomの反転の制御が容易になる。
【００７９】
本発明のドットマトリクス型表示装置において、画素電極制御回路63と画素電極との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フィールド期間保持されにくくなるのを抑え、画素電圧を１フィールド期間保持することができる。
【００８０】
また、低温多結晶シリコン（Low-Temperature  Poly  Silicon  ：LTPS）を用いてｎチャンネルTFT素子及びｐチャンネルTFT素子を形成してもよい。この場合、CMOS回路を基礎とした駆動回路、SRAM回路、D/A変換器、画像表示部等をガラス基板上に一体的に集積化
することができる。従って、音声処理回路、マイクロプロセッサを搭載したLCDをも、LTPSを用いて作製することができる。ガラス基板上に液晶表示パネルとその周辺駆動回路を
一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有するLCDを作製することができる。
【００８１】
LTPSの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical  Vapor  Deposition）法によって、アモルファスシリコン膜を形成する。次に、アモルファ
スシリコン膜を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリ
コン膜にエキシマレーザ光を照射する。エキシマレーザ装置としては、例えば、ガスレーザ光源にArF（波長193nm），KrF（波長248nm）等を用いた、アモルファスシリコン膜の吸収が大きい紫外光を発振するものが使用できる。レーザ発振周波数約300Hz、レーザ光エ
ネルギー約300Ｗ、パルス幅約20ns〜約60ns、照射エネルギー密度500mJ/cm2〜１J/cm2程
度のパルスレーザ光をアモルファスシリコン膜に照射し、アモルファスシリコン膜を瞬間的に溶融し過冷却状態にした後に凝固させる。その結果、平均粒径0.3μｍ程度の結晶粒
径を有する多結晶シリコンの膜に変化する。
【００８２】
また、画素電極は、透光性を有する場合、酸化インジウムスズ（ITO）、インジウム亜
鉛酸化物（IZO）、酸化珪素を添加したインジウム錫酸化物（ITSO）、酸化亜鉛（ZnO）、リンやボロンが含まれるシリコン（Si）等の透光性を有する導電性材料を用いて形成することができる。
【００８３】
画素電極部に配置する表示素子としては、LCD素子、有機EL（Electro  Luminescence）素子、無機EL素子、FED（Field  Emitting  Display）素子、SED（Surface-conduction  Electron-emitter  Display）素子、GLV（Grating  Light  Valve）素子、PDP（Plasma  Display）素子、電子ペーパーディスプレイ素子、DMD（Digital  micro  Mirror  Device）素子、圧電セラミックディスプレイ素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、インプレーンスイッチング（In-plane  Switching  :IPS）方式、フリンジフィールドスイッチング（Fringe  Field  Switching  ：FFS）方式のものであることが好ましい。この場合、画素電極が形成されているアレイ側基板（TFT素子が形成された基板）の主面に、共通電極を画素電極部毎に形成することによっ
て、共通電圧の制御を画素電極部毎に独立して行うことが可能となる。
【産業上の利用可能性】
【００８４】
また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（PDA）
、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、ヘッドアップディスプレイ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、コピー機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、頭部装着型画像表示装置（Head  Mounted  Display  device  ：ＨＭＤ）などがある。
【符号の説明】
【００８５】
１  TFT素子
２  共通電圧線
３  ゲート信号線駆動回路
４  画像信号線駆動回路
10  表示部
11  LCDパネル
21,31  インバータ
22,32  NORの論理ゲート回路
23,33  昇圧回路（レベルシフタ）
24,34  インバータ
35  第４のｎチャンネルTFT素子
36,37  画像信号線
38  画像信号線選択線
39  ゲート信号線
41,51  ｐチャンネルTFT素子
42,52  ｎチャンネルTFT素子
43,53  インバータ
44,54  一方のトランスファゲート回路
45,55  他方のトランスファゲート回路
61  入力部
61a  画像信号線側の第１のｎチャンネルTFT素子
61b  ゲート信号線側の第２のｎチャンネルTFT素子
62  保持回路
62a  第１のインバータ
62b  第２のインバータ
63  画素電極制御回路
64  駆動選択回路
81  第１の２値選択回路
81a  ｐチャンネルTFT素子
81b  ｎチャンネルTFT素子
82  第２の２値選択回路
82a  ｐチャンネルTFT素子
82b  ｎチャンネルTFT素子
91  時間を表示させる表示領域
92  分を表示させる表示領域
93  秒を表示させる表示領域
94  静止画を表示させる表示領域
【図１】
0006612520.tif 000002
【図２】
0006612520.tif 000003
【図３】
0006612520.tif 000004
【図４】
0006612520.tif 000005
【図５】
0006612520.tif 000006
【図６】
0006612520.tif 000007
【図７】
0006612520.tif 000008
【図８】
0006612520.tif 000009
【図９】
0006612520.tif 000010
【図１０】
0006612520.tif 000011
【図１１】
0006612520.tif 000012
【図１２】
0006612520.tif 000013
【図１３】
0006612520.tif 000014