(57)【特許請求の範囲】
【請求項１】
端子と、
前記端子の保護ダイオードと、
第１の電源電圧の電源線と第２の電源電圧の電源線との間に設けられるサイリスターと、静電気印加時に前記サイリスターをオンさせるトリガー回路とを有する静電気保護回路と、
を含み、
前記トリガー回路と前記サイリスターは第１の方向に沿って配置され、
前記サイリスターは、前記第１の方向に交差する第２の方向において、前記トリガー回路を構成する回路素子に比べて、前記保護ダイオードから遠い位置に配置されることを特徴とする回路装置。
【請求項２】
請求項１において、
前記トリガー回路は、キャパシターを有し、
前記サイリスターは、
前記第２の方向において、前記トリガー回路の前記キャパシターに比べて、前記保護ダイオードから遠い位置に配置されることを特徴とする回路装置。
【請求項３】
請求項２において、
前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、
前記第１のダイオード辺と、前記キャパシターが形成されるキャパシター領域の前記第１のダイオード辺と対向する第１のキャパシター辺との距離をＬ２とした場合に、Ｌ１＞Ｌ２であることを特徴とする回路装置。
【請求項４】
請求項３において、
前記サイリスター領域は、前記第１の方向に沿った前記第１のサイリスター辺を長辺とする形状の領域であり、
前記キャパシター領域は、前記第１の方向に沿った前記第１のキャパシター辺を長辺とする形状の領域であることを特徴とする回路装置。
【請求項５】
請求項２において、
前記トリガー回路は、トリガートランジスターを有し、
前記トリガートランジスターは、
前記第２の方向において、前記キャパシターに比べて、前記保護ダイオードから遠い位置に配置されることを特徴とする回路装置。
【請求項６】
請求項５において、
前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、
前記第１のダイオード辺と、前記キャパシターが形成されるキャパシター領域の前記第１のダイオード辺と対向する第１のキャパシター辺との距離をＬ２とし、
前記第１のダイオード辺と、前記トリガートランジスターが形成されるトランジスター領域の前記第１のダイオード辺と対向する第１のトランジスター辺との距離をＬ３とした場合に、
Ｌ１≧Ｌ３＞Ｌ２であることを特徴とする回路装置。
【請求項７】
請求項５又は６において、
前記トリガートランジスターは、前記第１の方向において、前記キャパシターと前記サイリスターとの間に配置されることを特徴とする回路装置。
【請求項８】
請求項１において、
前記トリガー回路は、トリガートランジスターを有し、
前記サイリスターは、前記第２の方向において、前記トリガートランジスターに比べて、前記保護ダイオードから遠い位置に配置されることを特徴とする回路装置。
【請求項９】
請求項８において、
前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、
前記第１のダイオード辺と、前記トリガートランジスターが形成されるトランジスター領域の前記第１のダイオード辺と対向する第１のトランジスター辺との距離をＬ３とした場合に、
Ｌ１＞Ｌ３であることを特徴とする回路装置。
【請求項１０】
請求項９において、
前記サイリスター領域は、前記第１の方向に沿った前記第１のサイリスター辺を長辺とする形状の領域であり、
前記トランジスター領域は、前記第１の方向に沿った前記第１のトランジスター辺を長辺とする形状の領域であることを特徴とする回路装置。
【請求項１１】
請求項１において、
前記トリガー回路は、
トリガートランジスターと、
前記第１の電源電圧の前記電源線と前記トリガートランジスターのゲートとの間に設けられる抵抗素子と、
前記トリガートランジスターの前記ゲートと前記第２の電源電圧の前記電源線との間に設けられるキャパシターを含むことを特徴とする回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記保護ダイオードとして、前記端子と前記第１の電源電圧の前記電源線との間に設けられ、前記端子から前記第１の電源電圧の前記電源線へと向かう方向を順方向とする第１の保護ダイオードと、前記端子と前記第２の電源電圧の前記電源線との間に設けられ、前記第２の電源電圧の前記電源線から前記端子へと向かう方向を順方向とする第２の保護ダイオードが設けられることを特徴とする回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記サイリスターは、
エミッターが、前記第１の電源電圧の前記電源線に接続されるＰＮＰバイポーラートランジスターと、
コレクターが、前記ＰＮＰバイポーラートランジスターのベースに接続され、ベースが、前記ＰＮＰバイポーラートランジスターのコレクターに接続され、エミッターが、前記第２の電源電圧の前記電源線に接続されるＮＰＮバイポーラートランジスターを含むことを特徴とする回路装置。
【請求項１４】
請求項１３において、
前記ＮＰＮバイポーラートランジスターのベースとなるＰ型の不純物領域と、前記ＮＰＮバイポーラートランジスターのエミッターとなるＮ型の不純物領域と、前記ＰＮＰバイポーラートランジスターのエミッターとなるＰ型の不純物領域と、前記ＰＮＰバイポーラートランジスターのベースとなるＮ型の不純物領域とが、前記第２の方向に沿って配置されることを特徴とする回路装置。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
駆動信号を出力して表示パネルを駆動する駆動回路を含み、
前記端子は、前記駆動回路の前記駆動信号が出力される端子であることを特徴とする回路装置。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記端子、前記保護ダイオード、前記静電気保護回路として、複数の端子、複数の保護ダイオード、複数の静電気保護回路が設けられ、
前記複数の端子、前記複数の保護ダイオード、前記複数の静電気保護回路は、回路装置の長辺である前記第１の方向に沿って配置され、
前記複数の保護ダイオードの各保護ダイオードは、前記複数の端子の各端子の少なくとも一部と平面視において重なるように配置されることを特徴とする回路装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
回路装置や回路装置を内蔵する電子機器が、帯電した操作者からの静電気放電にさらされると、回路装置のトランジスターが静電破壊する場合がある。このような静電破壊を防止するために、回路装置には静電気保護回路が設けられる。この静電気保護回路の従来技術としては例えば特許文献１、２に開示される技術がある。
【０００３】
特許文献１には、電源間に設けられたサイリスターと、静電気印加時にサイリスターをオンさせるトリガー回路とを有する静電気保護回路が開示されている。特許文献２には、このような静電気保護回路に加えて、端子に対して保護ダイオードを設ける点が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７１２６１
【特許文献２】特開２０１４−１３５３２０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術に開示される静電気保護回路を用いることで、静電気のサージが電源に印加された場合にも、トリガー回路によりオンになったサイリスターに電流が流れることで、回路装置の内部のトランジスター等を保護できる。
【０００６】
しかしながら、この静電気保護回路のサイリスターが、回路装置の端子（パッド）の保護ダイオードと近い距離に配置されると、保護ダイオードとサイリスターとの間で、ラッチアップ電流の経路が形成されて、ラッチアップが発生してしまうおそれがあることが判明した。
【０００７】
本発明の幾つかの態様によれば、ラッチアップ等の発生を抑制しながら静電気保護を実現できる回路装置、電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、端子と、前記端子の保護ダイオードと、第１の電源電圧の電源線と第２の電源電圧の電源線との間に設けられるサイリスターと、静電気印加時に前記サイリスターをオンさせるトリガー回路とを有する静電気保護回路と、を含み、前記トリガー回路と前記サイリスターは第１の方向に沿って配置され、前記サイリスターは、前記第１の方向に交差する第２の方向において、前記トリガー回路を構成する回路素子に比べて、前記保護ダイオードから遠い位置に配置される回路装置に関係する。
【０００９】
本発明の一態様によれば、端子に対しては保護ダイオードが設けられ、電源間にはサイリスターとトリガー回路を有する静電気保護回路が設けられる。そしてトリガー回路とサイリスターは第１の方向に沿って配置され、サイリスターは、トリガー回路を構成する回路素子に比べて、第２の方向において保護ダイオードから遠い位置に配置される。このようにすれば、静電気保護回路のサイリスターが、保護ダイオードから遠い位置に配置されるようになるため、ラッチアップ等の発生を抑制しながら静電気保護を実現できるようになる。またトリガー回路を構成する回路素子については、サイリスターに比べて保護ダイオードから近い位置に配置されるため、レイアウト効率の向上等も図れる。
【００１０】
また本発明の一態様では、前記トリガー回路は、キャパシターを有し、前記サイリスターは、前記第２の方向において、前記トリガー回路の前記キャパシターに比べて、前記保護ダイオードから遠い位置に配置されてもよい。
【００１１】
このようにすれば、静電気保護回路のサイリスターが、トリガー回路のキャパシターに比べて、保護ダイオードから遠い位置に配置されるため、ラッチアップ等の発生を抑制できる。また、トリガー回路のキャパシターが、サイリスターに比べて保護ダイオードから近い位置に配置されるため、レイアウト効率の向上等も図れる。
【００１２】
また本発明の一態様では、前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、前記第１のダイオード辺と、前記キャパシターが形成されるキャパシター領域の前記第１のダイオード辺と対向する第１のキャパシター辺との距離をＬ２とした場合に、Ｌ１＞Ｌ２であってもよい。
【００１３】
このように第１のダイオード辺と第１のサイリスター辺の距離Ｌ１、第１のダイオード辺と第１のキャパシター辺の距離Ｌ２の間に、Ｌ１＞Ｌ２の関係が成り立てば、サイリスターをキャパシターに比べて保護ダイオードから遠い位置に配置でき、ラッチアップの発生等を抑制できる。
【００１４】
また本発明の一態様では、前記サイリスター領域は、前記第１の方向に沿った前記第１のサイリスター辺を長辺とする形状の領域であり、前記キャパシター領域は、前記第１の方向に沿った前記第１のキャパシター辺を長辺とする形状の領域であってもよい。
【００１５】
このようにすれば、細長のサイリスター領域とキャパシター領域との間で、ダイオード領域との距離について、Ｌ１＞Ｌ２の関係を成り立たせることが可能になる。
【００１６】
また本発明の一態様では、前記トリガー回路は、トリガートランジスターを有し、前記トリガートランジスターは、前記第２の方向において、前記キャパシターに比べて、前記保護ダイオードから遠い位置に配置されてもよい。
【００１７】
このようにすれば、トリガー回路のトリガートランジスターが、キャパシターに比べて、保護ダイオードから遠い位置に配置されるため、例えば保護ダイオードとトリガートランジスターとの間でラッチアップ等が発生してしまうのを抑制できる。
【００１８】
また本発明の一態様では、前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、前記第１のダイオード辺と、前記キャパシターが形成されるキャパシター領域の前記第１のダイオード辺と対向する第１のキャパシター辺との距離をＬ２とし、前記第１のダイオード辺と、前記トリガートランジスターが形成されるトランジスター領域の前記第１のダイオード辺と対向する第１のトランジスター辺との距離をＬ３とした場合に、Ｌ１≧Ｌ３＞Ｌ２であってもよい。
【００１９】
このように第１のダイオード辺と第１のサイリスター辺の距離Ｌ１、第１のダイオード辺と第１のキャパシター辺の距離Ｌ２、第１のダイオード辺と第１のトランジスター辺の距離Ｌ３の間に、Ｌ１≧Ｌ３＞Ｌ２の関係が成り立てば、サイリスター及びトリガートランジスターを、キャパシターに比べて、保護ダイオードから遠い位置に配置できるようになり、ラッチアップの発生等を更に効果的に抑制できる。
【００２０】
また本発明の一態様では、前記トリガートランジスターは、前記第１の方向において、前記キャパシターと前記サイリスターとの間に配置されてもよい。
【００２１】
このようにすれば、保護ダイオードの第２の方向側に、サイリスターとトリガートランジスターとキャパシターを第１の方向に沿って効率的にレイアウト配置できるようになる。
【００２２】
また本発明の一態様では、前記トリガー回路は、トリガートランジスターを有し、前記サイリスターは、前記第２の方向において、前記トリガートランジスターに比べて、前記保護ダイオードから遠い位置に配置されてもよい。
【００２３】
このようにすれば、静電気保護回路のサイリスターが、トリガー回路のトリガートランジスターに比べて、保護ダイオードから遠い位置に配置されるため、ラッチアップ等の発生を抑制できる。また、トリガー回路のトリガートランジスターが、サイリスターに比べて保護ダイオードから近い位置に配置されるため、レイアウト効率の向上等も図れる。
【００２４】
また本発明の一態様では、前記保護ダイオードが形成されるダイオード領域の第１のダイオード辺と、前記サイリスターが形成されるサイリスター領域の前記第１のダイオード辺と対向する第１のサイリスター辺との距離をＬ１とし、前記第１のダイオード辺と、前記トリガートランジスターが形成されるトランジスター領域の前記第１のダイオード辺と対向する第１のトランジスター辺との距離をＬ３とした場合に、Ｌ１＞Ｌ３であってもよい。
【００２５】
このように第１のダイオード辺と第１のサイリスター辺の距離Ｌ１、第１のダイオード辺と第１のトランジスター辺の距離Ｌ３の間に、Ｌ１＞Ｌ３の関係が成り立てば、サイリスターを、トリガートランジスターに比べて、保護ダイオードから遠い位置に配置でき、ラッチアップの発生等を抑制できる。
【００２６】
また本発明の一態様では、前記サイリスター領域は、前記第１の方向に沿った前記第１のサイリスター辺を長辺とする形状の領域であり、前記トランジスター領域は、前記第１の方向に沿った前記第１のトランジスター辺を長辺とする形状の領域であってもよい。
【００２７】
このようにすれば、細長のサイリスター領域とトランジスター領域との間で、ダイオード領域との距離について、Ｌ１＞Ｌ３の関係を成り立たせることが可能になる。
【００２８】
また本発明の一態様では、前記トリガー回路は、トリガートランジスターと、前記第１の電源電圧の前記電源線と前記トリガートランジスターのゲートとの間に設けられる抵抗素子と、前記トリガートランジスターの前記ゲートと前記第２の電源電圧の前記電源線との間に設けられるキャパシターを含んでもよい。
【００２９】
このようにすれば、静電気印加時にトリガートランジスターをオン状態にして、静電気による電流を放電できると共に、通常動作時には抵抗等を用いてトリガートランジスターをオフ状態にすることが可能になる。
【００３０】
また本発明の一態様では、前記保護ダイオードとして、前記端子と前記第１の電源電圧の前記電源線との間に設けられ、前記端子から前記第１の電源電圧の前記電源線へと向かう方向を順方向とする第１の保護ダイオードと、前記端子と前記第２の電源電圧の前記電源線との間に設けられ、前記第２の電源電圧の前記電源線から前記端子へと向かう方向を順方向とする第２の保護ダイオードが設けられていてもよい。
【００３１】
このような第１、第２の保護ダイオードを設ければ、これらの第１又は第２の保護ダイオードと静電気保護回路を放電経路として、静電気印加時の電流を放電できるようになる。
【００３２】
また本発明の一態様では、前記サイリスターは、エミッターが、前記第１の電源電圧の前記電源線に接続されるＰＮＰバイポーラートランジスターと、コレクターが、前記ＰＮＰバイポーラートランジスターのベースに接続され、ベースが、前記ＰＮＰバイポーラートランジスターのコレクターに接続され、エミッターが、前記第２の電源電圧の前記電源線に接続されるＮＰＮバイポーラートランジスターを含んでもよい。
【００３３】
このようにすれば、静電気印加時にＰＮＰバイポーラートランジスターとＮＰＮバイポーラートランジスターがオン状態になることで、静電気による電流をこれらのバイポーラートランジスターを介して放電できるようになる。
【００３４】
また本発明の一態様では、前記ＮＰＮバイポーラートランジスターのベースとなるＰ型の不純物領域と、前記ＮＰＮバイポーラートランジスターのエミッターとなるＮ型の不純物領域と、前記ＰＮＰバイポーラートランジスターのエミッターとなるＰ型の不純物領域と、前記ＰＮＰバイポーラートランジスターのベースとなるＮ型の不純物領域とが、前記第２の方向に沿って配置されてもよい。
【００３５】
このようにすれば、ベースとなるＰ型の不純物領域と、エミッターとなるＮ型の不純物領域と、エミッターとなるＰ型の不純物領域と、ベースとなるＮ型の不純物領域を用いて、ラテラルのＮＰＮバイポーラートランジスター及びＰＮＰバイポーラートランジスターを実現できるようになる。
【００３６】
また本発明の一態様では、駆動信号を出力して表示パネルを駆動する駆動回路を含み、前記端子は、前記駆動回路の前記駆動信号が出力される端子であってもよい。
【００３７】
このようにすれば、駆動回路の端子の静電気保護を実現できると共に当該端子についてもラッチアップの発生も抑制できるようになる。
【００３８】
また本発明の一態様では、前記端子、前記保護ダイオード、前記静電気保護回路として、複数の端子、複数の保護ダイオード、複数の静電気保護回路が設けられ、前記複数の端子、前記複数の保護ダイオード、前記複数の静電気保護回路は、回路装置の長辺である前記第１の方向に沿って配置され、前記複数の保護ダイオードの各保護ダイオードは、前記複数の端子の各端子の少なくとも一部と平面視において重なるように配置されてもよい。
【００３９】
このようにすれば、表示パネルを駆動する駆動回路を有する回路装置において、静電気保護及びラッチアップの発生の抑制と、効率的なレイアウト配置とを両立して実現できるようになる。
【００４０】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００４１】
【図１】本実施形態の回路装置の回路構成例。
【図２】図２（Ａ）、図２（Ｂ）は、保護ダイオード及び静電気保護回路が設けられた回路装置において、正、負のＥＳＤサージが印加された場合の放電経路図。
【図３】静電気保護回路のトリガー回路、サイリスターの詳細な構成例。
【図４】保護ダイオード、サイリスター、トリガー回路の比較例の配置構成。
【図５】比較例の配置構成で生じるラッチアップ現象の説明図。
【図６】比較例の配置構成で生じるラッチアップ現象の説明図。
【図７】本実施形態の回路装置の配置構成例。
【図８】本実施形態の回路装置の配置構成例。
【図９】本実施形態の回路装置の配置構成例。
【図１０】回路装置である表示ドライバーの構成例。
【図１１】図１１（Ａ）、図１１（Ｂ）は表示ドライバーの端子や静電気保護回路の配置についての説明図。
【図１２】本実施形態の回路装置の詳細な配置構成例。
【図１３】比較例の配置構成例。
【図１４】本実施形態の回路装置の詳細な配置構成例。
【図１５】図１５（Ａ）、図１５（Ｂ）も本実施形態の回路装置の詳細な配置構成例。
【図１６】保護ダイオードとトリガートランジスターの間で発生するラッチアップ現象の説明図。
【図１７】図１７（Ａ）、図１７（Ｂ）はキャパシターの配置構成例。
【図１８】トリガートランジスターの配置構成例。
【図１９】図１９（Ａ）、図１９（Ｂ）はサイリスターの配置構成例。
【図２０】静電気保護回路、保護ダイオード、端子の詳細な配置構成例。
【図２１】端子と保護ダイオードの詳細な配置関係の説明図。
【図２２】電源回路の詳細な構成例。
【図２３】電子機器の構成例。
【発明を実施するための形態】
【００４２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４３】
１．回路装置の回路構成
図１に本実施形態の回路装置の回路構成例を示す。図１に示すように、回路装置は、端子ＴＱと、端子ＴＱの保護ダイオードＤＩＤ１、ＤＩＤ２と、静電気保護回路ＰＣと、内部回路ＤＱＣを有する。
【００４４】
端子ＴＱは、回路装置の内部回路ＤＱＣの出力端子であり、この端子ＴＱは回路装置（ＩＣ）の例えばパッドである。即ち、内部回路ＤＱＣは、Ｐ型のトランジスターＴＤ１とＮ型のトランジスターＴＤ２を有し、例えば、その出力ノードＮＱに信号ＳＱを出力する。
【００４５】
また回路装置には、第１の電源電圧ＶＢ１用の端子ＴＶＢ１と、第２の電源電圧ＶＢ２用の端子ＴＶＢ２が設けられている。端子ＴＶＢ１、ＴＶＢ２には、ＶＢ１、ＶＢ２の供給用の電源線ＰＬ１、ＰＬ２が接続されている。第１の電源電圧ＶＢ１は例えば高電位側の電源電圧であり、第２の電源電圧ＶＢ２は例えば低電位側の電源電圧である。
【００４６】
端子ＴＱには、静電気保護用の保護ダイオードが設けられている。具体的には保護ダイオードとして第１の保護ダイオードＤＩＤ１と第２の保護ダイオードＤＩＤ２が設けられている。
【００４７】
ここで第１の保護ダイオードＤＩＤ１は、端子ＴＱ（ノードＮＱ）と第１の電源電圧ＶＢ１の電源線ＰＬ１（ノードＮ１）との間に設けられ、端子ＴＱから電源線ＰＬ１へと向かう方向を順方向とするダイオードである。第２の保護ダイオードＤＩＤ２は、端子ＴＱと第２の電源電圧ＶＢ２の電源線ＰＬ２（ノードＮ２）との間に設けられ、電源線ＰＬ２から端子ＴＱへと向かう方向を順方向とするダイオードである。なお、保護ダイオードとしては、第１、第２の保護ダイオードＤＩＤ１、ＤＩＤ２の少なくとも一方が設けられればよく、第１、第２の保護ダイオードＤＩＤ１、ＤＩＤ２の例えば一方を、トランジスター等を用いた他の放電素子に置き換えることも可能である。
【００４８】
静電気保護回路ＰＣは、ＶＢ１、ＶＢ２の電源間に設けられる電源間保護回路である。この静電気保護回路ＰＣはサイリスターＳＣＲとトリガー回路ＴＲＧを有する。
【００４９】
サイリスターＳＣＲは、第１の電源電圧ＶＢ１の電源線ＰＬ１（ノードＮ１）と第２の電源電圧ＶＢ２の電源線ＰＬ２（ノードＮ２）との間に設けられる。このサイリスターＳＣＲは、静電気印加時における電流の放電回路として機能する。例えばＥＳＤ（ElectroStatic Discharge）のサージの印加時に、サイリスターＳＣＲにより、ＶＢ１、ＶＢ２の電源間に放電経路が形成される。サイリスターＳＣＲは、例えばＰＮＰＮの４重構造を有する放電回路であり、例えばＰＮＰバイポーラートランジスターとＮＰＮバイポーラートランジスターの組み合わせにより実現される。
【００５０】
トリガー回路ＴＲＧは、静電気印加時にサイリスターＳＣＲをオンさせる回路である。例えばＥＳＤサージの印加時に、トリガー回路ＴＲＧの回路動作により、サイリスターＳＣＲがオン状態になって、ＶＢ１、ＶＢ２の電源間に放電経路が形成される。これにより、ＥＳＤサージによる電流を放電できる。
【００５１】
図２（Ａ）は、保護ダイオードＤＩＤ１、ＤＩＤ２及び静電気保護回路ＰＣが設けられた図１の回路装置において、端子ＴＱに正のＥＳＤサージが印加された場合の放電経路図である。ＥＳＤのサージ電流ＩＥＳＤは、保護ダイオードＤＩＤ１、ＶＢ１の電源線ＰＬ１の寄生抵抗ＲＤ１、静電気保護回路ＰＣ、ＶＢ２の電源線ＰＬ２の寄生抵抗ＲＤ２を経路して、放電する。
【００５２】
この放電動作においては、回路装置の内部回路ＤＱＣを構成するＮ型のトランジスターＴＤ２のソース・ドレイン間電圧が、破壊に至る電圧ＶＤＭＧよりも低ければ、静電気保護回路ＰＣにより、内部回路ＤＱＣを保護できる。このためには、下式（１）を満たす必要がある。
【００５３】
ＶＦＤ＋ＶＷＲ＋ＶＰＣ＜ＶＤＭＧ    （１）
ここで、ＶＦＤは、ダイオードＤＩＤ１の順方向に電流が流れた時の順方向電圧である。ＶＷＲは、電源線ＰＬ１の寄生抵抗ＲＤ１にサージ電流ＩＥＳＤが流れた時に誘起される電圧である。ＶＰＣは、静電気保護回路ＰＣにサージ電流ＩＥＳＤが流れた時に誘起される電圧である。
【００５４】
図２（Ｂ）は、端子ＴＱに負のＥＳＤサージを印加した場合の放電経路図である。ＥＳＤのサージ電流ＩＥＳＤは、ＶＢ１の電源線ＰＬ１の寄生抵抗ＲＤ１、静電気保護回路ＰＣ、ＶＢ２の電源線ＰＬ２の寄生抵抗ＲＤ２、ダイオードＤＩＤ２を経路して、放電する。
【００５５】
この放電動作においては、内部回路ＤＱＣを構成するＰ型のトランジスターＴＤ１のソース・ドレイン間電圧が、破壊に至る電圧ＶＤＭＧよりも低ければ、静電気保護回路ＰＣにより、内部回路ＤＱＣを保護できる。このためには、下式（２）を満たす必要がある。
【００５６】
ＶＦＤ＋ＶＷＲ＋ＶＰＣ＜ＶＤＭＧ    （２）
ここで、ＶＦＤは、ダイオードＤＩＤ２の順方向に電流が流れた時の順方向電圧である。ＶＷＲは、電源配線の寄生抵抗ＲＤ２にサージ電流ＩＥＳＤが流れた時に誘起される電圧である。ＶＰＣは、静電気保護回路ＰＣにサージ電流ＩＥＳＤが流れた時に誘起される電圧である。
【００５７】
図３に静電気保護回路ＰＣのトリガー回路ＴＲＧ、サイリスターＳＣＲの詳細な構成例を示す。
【００５８】
トリガー回路ＴＲＧは、静電気印加時にサイリスターＳＣＲの放電をオンにする回路であり、トリガートランジスターＴＢと抵抗素子ＲＢとキャパシターＣＢを含む。抵抗素子ＲＢは、第１の電源電圧ＶＢ１の電源線ＰＬ１（ノードＮ１）とトリガートランジスターＴＢのゲート（ノードＮＢ１）との間に設けられる。キャパシターＣＢは、トリガートランジスターＴＢのゲートと第２の電源電圧ＶＢ２の電源線ＰＬ２（ノードＮ２）との間に設けられる。即ち、抵抗ＲＢ、キャパシターＣＢは、電源線ＰＬ１、ＰＬ２の間に直列接続される。これらの抵抗ＲＢ、キャパシターＣＢにより、ＣＲの時定数回路が構成される。
【００５９】
トランジスターＴＢは、例えばＰ型（広義には第１導電型）のトランジスターであり、ノードＮＡ１とＶＢ２の電源線ＰＬ２の間に設けられる。例えばトランジスターＴＢのソースがノードＮＡ１に接続され、ドレインが電源線ＰＬ２に接続される。またゲートは、抵抗ＲＢとキャパシターＣＢの接続ノードＮＢ１に接続される。
【００６０】
なおトリガー回路ＴＲＧの構成は図３に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばトランジスターＴＢとしてＮ型（広義には第２導電型）のトランジスターを用いてもよい。例えばノードＮＢ１が入力ノードとなるインバーターを設け、このインバーターの出力をＮ型のトランジスターのゲートに入力してもよい。また抵抗ＲＢとキャパシターＣＢの接続構成（接続順序）を変えたり、抵抗ＲＢ、キャパシターＣＢ以外の回路素子を用いてトリガー回路ＴＲＧの時定数回路を実現してもよい。
【００６１】
サイリスターＳＣＲは、ＰＮＰのバイポーラートランジスターＢＰ１とＮＰＮのバイポーラートランジスターＢＰ２を含む。また抵抗ＲＡ１、ＲＡ２を含むことができる。抵抗ＲＡ１、ＲＡ２はバイポーラートランジスターＢＰ１、ＢＰ２のベース抵抗になる。
【００６２】
ＰＮＰのバイポーラートランジスターＢＰ１では、エミッター側（電源線ＰＬ１）からコレクター側（ノードＮＡ２）に電流が流れる。ＮＰＮのバイポーラートランジスターＢＰ２では、コレクター側（ノードＮＡ１）からエミッター側（電源線ＰＬ２）に電流が流れる。
【００６３】
ＰＮＰのバイポーラートランジスターＢＰ１（広義には第１のバイポーラートランジスター）は、エミッターが、ＶＢ１の電源線ＰＬ１に接続される。
【００６４】
ＮＰＮのバイポーラートランジスターＢＰ２（広義には第２のバイポーラートランジスター）は、コレクターが、ＰＮＰバイポーラートランジスターＢＰ１のベースに接続され、ベースが、ＢＰ１のコレクターに接続される。またエミッターが、ＶＢ２の電源線ＰＬ２に接続される。
【００６５】
即ち、ＰＮＰのバイポーラートランジスターＢＰ１のベースと、ＮＰＮのバイポーラートランジスターＢＰ２のコレクターは、ノードＮＡ１に接続される。そしてＶＢ１の電源線ＰＬ１とノードＮＡ１との間には、抵抗ＲＡ１が設けられる。またノードＮＡ１は、Ｐ型のトリガートランジスターＴＢのソースに接続される。
【００６６】
またＰＮＰのバイポーラートランジスターＢＰ１のコレクターとＮＰＮのバイポーラートランジスターＢＰ２のベースは、ノードＮＡ２に接続される。そしてノードＮＡ２とＶＢ２の電源線ＰＬ２との間は、抵抗ＲＡ２が設けられる。
【００６７】
なお、サイリスターＳＣＲの構成は図３に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばバイポーラートランジスターＢＰ１、ＢＰ２の極性（ＰＮＰ、ＮＰＮ）を変更したり、バイポーラートランジスターや抵抗以外の回路素子を設けるなどの種々の変形実施が可能である。
【００６８】
また図３においてダイオードＤＰは、ＶＢ２の電源線ＰＬ２からＶＢ１の電源線ＰＬ１へと向かう方向を順方向とするダイオードであり、電源線ＰＬ２からＰＬ１へと向かう方向の放電経路において、放電素子となる回路素子である。
【００６９】
図３の動作について説明する。ＥＳＤサージが印加されると、ＥＳＤサージによる電荷は、トリガー回路ＴＲＧの抵抗ＲＢを経由してキャパシターＣＢに充電される。ここで、抵抗ＲＢの抵抗値とキャパシターＣＢの容量値とにより定まるＣＲの時定数の値は十分に大きい。従って、ＥＳＤサージの印加後、この時定数が経過するまでの間は、抵抗ＲＢとキャパシターＣＢの接続ノードＮＢ１の電位は、Ｌレベル（ローレベル）に維持される。これによりＰ型のトリガートランジスターＴＢがオン状態になる。
【００７０】
トリガートランジスターＴＢがオン状態になると、抵抗ＲＡ１に電流が流れることで、バイポーラートランジスターＢＰ１のベースノードであるノードＮＡ１の電位が上昇する。これによりバイポーラートランジスターＢＰ１がオン状態になる。
【００７１】
バイポーラートランジスターＢＰ１がオン状態になると、ＢＰ１のコレクターから抵抗ＲＡ２に電流が流れることで、バイポーラートランジスターＢＰ２のベースノードであるノードＮＡ２の電位が上昇する。これによりバイポーラートランジスターＢＰ２がオン状態になる。
【００７２】
以上のようにして、バイポーラートランジスターＢＰ１、ＢＰ２が共にオン状態になるというサイリスターＳＣＲのオン状態が実現される。これにより、図２（Ａ）、図２（Ｂ）に示すように、静電気保護回路ＰＣによるＥＳＤサージの電流の放電が可能になり、内部回路ＤＱＣ等が破壊されてしまうのを抑制できるようになる。なお、電源電圧ＶＢ１、ＶＢ２が供給される通常動作時には、抵抗ＲＢがプルアップ抵抗になって、ノードＮＢ１の電位がＶＢ１の電圧レベルになることで、トリガートランジスターＴＢはオフ状態になる。
【００７３】
２．ラッチアップ
以上のように本実施形態では、静電気保護回路及び保護ダイオードを設けることで、ＥＳＤサージにより、回路装置の内部回路が破壊されてしまうのを抑制している。
【００７４】
しかしながら、このような静電気保護回路、保護ダイオードを設けた場合に、これらの静電気保護回路、保護ダイオード等が原因となって、ラッチアップ現象が発生してしまうおそれがあることが判明した。具体的には、静電気保護回路のサイリスターが、回路装置の端子（パッド）の保護ダイオードと近い距離に配置されると、保護ダイオードとサイリスターとの間で、ラッチアップ電流の経路が形成されて、ラッチアップが発生してしまう。
【００７５】
図４に、保護ダイオードＤＩＤ（ＤＩＤ１、ＤＩＤ２）、サイリスターＳＣＲ、トリガー回路ＴＲＧの比較例の配置構成を示す。なお、以下では、第１の方向Ｄ１に交差（直交）する方向を第２の方向Ｄ２とし、第１の方向Ｄ１の反対方向を第３の方向Ｄ３とし、第２の方向Ｄ２の反対方向を第４の方向Ｄ４とする。例えば図４では、第１、第２、第３、第４の方向Ｄ１、Ｄ２、Ｄ３、Ｄ４は、各々、右方向、上方向、左方向、下方向となっている。
【００７６】
図４の比較例では、トリガー回路ＴＲＧとサイリスターＳＣＲは第１の方向Ｄ１に沿って配置される。そしてサイリスターＳＣＲは、第１の方向Ｄ１に交差（直交）する第２の方向Ｄ２において、保護ダイオードＤＩＤ（ＤＩＤ１、ＤＩＤ２）から近い位置に配置されている。例えばサイリスターＳＣＲと、トリガー回路ＴＲＧを構成する回路素子（例えばキャパシター、トリガートランジスター等）は、保護ダイオードＤＩＤから同じ距離の位置に配置されている。例えば図４において、ＬＤＳを、保護ダイオードＤＩＤとサイリスターＳＣＲの間の距離とした場合に、距離ＬＤＳが短くなっている。またＬＤＴを、保護ダイオードＤＩＤとトリガー回路ＴＲＧの回路素子との間の距離とした場合に、例えばＬＤＳ＝ＬＤＴとなっている。
【００７７】
このように端子ＴＱの保護ダイオードＤＩＤから近い距離にサイリスターＳＣＲが配置されると、保護ダイオードＤＩＤとサイリスターＳＣＲとの間で、ラッチアップ電流の経路が形成されて、ラッチアップが発生してしまう。図５、図６は、図４の比較例で発生するラッチアップ現象について説明する図である。
【００７８】
例えば図５において、端子ＴＱに対して、ＶＢ２を基準に負の電圧（負電圧パルス）を印加する。例えばＶＢ２＝−１４Ｖとした場合に、ラッチアップ試験においては、端子ＴＱに対して、−１４．１Ｖ、−１４．２Ｖ、−１４．３Ｖ・・・というように段階的に絶対値が大きくなる負の電圧を印加する。そして、規格電流値（例えば１００ｍＡ、２００ｍＡ）以上の電流が流れたか否かを判断することで、ラッチアップ試験の合否を判定する。
【００７９】
そして図５では、Ｎ型の不純物領域（拡散領域。以下、同様）ＮＤＦ３とＰ型の基板ＰＳＵＢ（或いはＰ型ウェルＰＷＬ）との接合面により、端子ＴＱの保護ダイオードＤＩＤ２が形成されている。図１に示すように、この保護ダイオードＤＩＤ２は、端子ＴＱとＶＢ２の電源線ＰＬ２と間に設けられ、ＰＬ２からＴＱへと向かう方向を順方向とするダイオードである。
【００８０】
また、Ｎ型のウェルＮＷＬに形成されたＰ型の不純物領域ＰＤＦ１、Ｎ型の不純物領域ＮＤＦ１が、各々、ＰＮＰのバイポーラートランジスターＢＰ１のエミッター、ベースになる。また、Ｐ型の不純物領域ＰＤＦ２（ＰＳＵＢ）が、ＰＮＰのバイポーラートランジスターＢＰ１のコレクターとなる。また、Ｎ型の不純物領域ＮＤＦ２、Ｐ型の不純物領域ＰＤＦ２（ＰＳＵＢ）が、各々、ＮＰＮのバイポーラートランジスターＢＰ２のエミッター、ベースになる。またＮ型の不純物領域ＮＤＦ１（ＮＷＬ）が、ＮＰＮのバイポーラートランジスターＢＰ２のコレクターになる。図３で説明したように、これらのバイポーラートランジスターＢＰ１、ＢＰ２により、静電気保護回路ＰＣのサイリスターＳＣＲが構成される。
【００８１】
そして図５では、端子ＴＱの保護ダイオードＤＩＤ２とサイリスターＳＣＲの距離ＬＢが近くなっている。従って、端子ＴＱへの負電圧（ＶＢ２を基準として負となる電圧）の印加により、保護ダイオードＤＩＤ２に順方向の電流が流れ、ＶＢ２が供給されるＰ型の不純物領域ＰＤＦ３をベースとする寄生のバイポーラートランジスターＢＤ１がオン状態になると、抵抗ＲＡ１等に大きな電流が流れてしまう。これにより、バイポーラートランジスターＢＰ１のベース電位が上昇して、ＢＰ１がオン状態になり、バイポーラートランジスターＢＰ２もオン状態になることで、サイリスターＳＣＲがオン状態になる。この結果、規格電流値を越えるラッチアップ電流が流れてしまうラッチアップが発生する。
【００８２】
一方、図６では、端子ＴＱに対して、ＶＢ１を基準に正の電圧（正電圧パルス）を印加する。例えばＶＢ１＝９Ｖとした場合に、ラッチアップ試験においては、端子ＴＱに対して、９．１Ｖ、９．２Ｖ、９．３Ｖ・・・というように段階的に絶対値が大きくなる正の電圧を印加する。そして、規格電流値以上の電流が流れたか否かを判断することで、ラッチアップ試験の合否を判定する。
【００８３】
そして図６では、Ｐ型の不純物領域ＰＤＦ４とＮ型のウェルＮＷＬとの接合面により、端子ＴＱの保護ダイオードＤＩＤ１が形成されている。図１に示すように、この保護ダイオードＤＩＤ１は、端子ＴＱとＶＢ１の電源線ＰＬ１と間に設けられ、ＴＱからＰＬ１へと向かう方向を順方向とするダイオードである。
【００８４】
そして図６では、端子ＴＱの保護ダイオードＤＩＤ１とサイリスターＳＣＲの距離ＬＡが近くなっている。従って、端子ＴＱへの正電圧（ＶＢ１を基準として正となる電圧）の印加により、保護ダイオードＤＩＤ１に順方向の電流が流れ、ＶＢ１が供給されるＮ型の不純物領域ＮＤＦ４をベースとする寄生のバイポーラートランジスターＢＤ２がオン状態になると、抵抗ＲＡ２等に大きな電流が流れてしまう。これにより、バイポーラートランジスターＢＰ２のベース電位が上昇して、ＢＰ２がオン状態になり、バイポーラートランジスターＢＰ１もオン状態になることで、サイリスターＳＣＲがオン状態になる。この結果、規格電流値を越えるラッチアップ電流が流れてしまうラッチアップが発生する。
【００８５】
このように図４の比較例の配置構成では、サイリスターＳＣＲが保護ダイオードＤＩＤ（ＤＩＤ１、ＤＩＤ２）から近い距離に配置されている。このため、端子ＴＱの電圧が、高電位側の電源電圧ＶＢ１よりも高くなったり、低電位側の電源電圧ＶＢ２よりも低くなった場合に、保護ダイオードＤＩＤの注入電流により、ラッチアップが発生してしまうという課題があった。即ち静電気保護のために設けられたサイリスターＳＣＲや保護ダイオードＤＩＤが原因となって、ラッチアップが発生してしまう。
【００８６】
３．回路装置の配置構成
図７に、以上の課題を解決する本実施形態の回路装置の配置構成例を示す。本実施形態の回路装置は図１で説明したように、端子ＴＱと、端子ＴＱの保護ダイオードＤＩＤ（ＤＩＤ１、ＤＩＤ２）と、静電気保護回路ＰＣを含む。また静電気保護回路ＰＣは、ＶＢ１の電源線ＰＬ１とＶＢ２の電源線ＰＬ２との間に設けられるサイリスターＳＣＲと、静電気印加時にサイリスターＳＣＲをオンさせるトリガー回路ＴＲＧを有する。
【００８７】
そして図７に示すように本実施形態では、トリガー回路ＴＲＧとサイリスターＳＣＲは第１の方向Ｄ１に沿って配置される。この第１の方向Ｄ１は、例えば、後述するように回路装置の長手方向に沿った方向である。そして、この第１の方向Ｄ１に交差（直交）する方向を第２の方向Ｄ２とした場合に、サイリスターＳＣＲは、第２の方向Ｄ２において、保護ダイオードＤＩＤ（ＤＩＤ１及びＤＩＤ２の少なくとも一方。以下、同様）から遠い位置に配置される。具体的には、サイリスターＳＣＲは、第２の方向Ｄ２において、トリガー回路ＴＲＧを構成する回路素子に比べて、保護ダイオードＤＩＤから遠い位置に配置される。トリガー回路ＴＲＧを構成する回路素子は、例えば図３に示すように、時定数回路を構成する回路素子であるキャパシターＣＢ等や、トリガートランジスターＴＢなどである。
【００８８】
例えば図７において、ＬＤＳを、保護ダイオードＤＩＤとサイリスターＳＣＲの間の距離とした場合に、図７では、図４の比較例に比べて、距離ＬＤＳが長くなっている。またＬＤＴを、保護ダイオードＤＩＤとトリガー回路ＴＲＣの回路素子との間の距離とした場合に、ＬＤＳ＞ＬＤＴなっている。
【００８９】
ここで距離ＬＤＳは、例えば保護ダイオードＤＩＤの位置（ＤＩＤの代表位置、中心位置或いは重心位置）と、サイリスターＳＣＲの位置（ＳＣＲの代表位置、中心位置或いは重心位置）との間の、第２の方向Ｄ２での距離である。距離ＬＤＴは、保護ダイオードＤＩＤの位置と、トリガー回路ＴＲＧの回路素子の位置（代表位置、中心位置或いは重心位置）との間の、第２の方向Ｄ２での距離である。例えば第１の方向をＸ軸、第２の方向をＹ軸とした場合に、第２の方向Ｄ２での距離はＹ座標に相当する。
【００９０】
例えば図３に示すように、トリガー回路ＴＲＧは、キャパシターＣＢ（広義には時定数回路の回路素子）を有する。この場合に、図８の配置構成例では、サイリスターＳＣＲは、第２の方向Ｄ２（Ｙ軸）において、トリガー回路ＴＲＧのキャパシターＣＢに比べて、保護ダイオードＤＩＤから遠い位置に配置される。
【００９１】
例えば図８において、保護ダイオードＤＩＤが形成される領域をダイオード領域ＡＤＩＤとし、サイリスターＳＣＲが形成される領域をサイリスター領域ＡＳＣＲとし、キャパシターＣＢが形成される領域をキャパシター領域ＡＣＢとする。また、ダイオード領域ＡＤＩＤの辺を第１のダイオード辺ＳＤとし、この第１のダイオード辺ＳＤに対向するサイリスター領域ＡＳＣＲの辺を第１のサイリスター辺ＳＳとする。また第１のダイオード辺ＳＤに対向するキャパシター領域ＡＣＢの辺を第１のキャパシター辺ＳＣとする。そして第１のダイオード辺ＳＤと第１のサイリスター辺ＳＳとの距離（方向Ｄ２での距離）をＬ１とし、第１のダイオード辺ＳＤと第１のキャパシター辺ＳＣとの距離（方向Ｄ２で距離）をＬ２とする。
【００９２】
この場合に図８では、Ｌ１＞Ｌ２の関係が成り立っている。即ち、サイリスター辺ＳＳは、キャパシター辺ＳＣに比べて、ダイオード辺ＳＤから遠い距離に位置している。別の言い方をすれば、サイリスター領域ＡＳＣＲは、キャパシター領域ＡＣＢに比べて、細い領域になっている。例えば、サイリスター領域ＡＳＣＲは、キャパシター領域ＡＣＢに比べて、第２の方向Ｄ２での幅が狭い領域になっている。
【００９３】
また図９の配置構成例では、サイリスターＳＣＲは、第２の方向Ｄ２において、トリガー回路ＴＲＧのトリガートランジスターＴＢに比べて、保護ダイオードＤＩＤから遠い位置に配置される。
【００９４】
例えば図９において、トリガートランジスターＴＢが形成される領域をトランジスター領域ＡＴＢとする。また、ダイオード領域ＡＤＩＤの第１のダイオード辺ＳＤに対向するトランジスター領域ＡＴＢの辺を第１のトランジスター辺ＳＴとする。そして第１のダイオード辺ＳＤと第１のサイリスター辺ＳＳとの距離（方向Ｄ２での距離）をＬ１とし、第１のダイオード辺ＳＤと第１のトランジスター辺ＳＴとの距離（方向Ｄ２で距離）をＬ３とする。
【００９５】
この場合に図９では、Ｌ１＞Ｌ３の関係が成り立っている。即ち、サイリスター辺ＳＳは、トランジスター辺ＳＴに比べて、ダイオード辺ＳＤから遠い距離に位置している。別の言い方をすれば、サイリスター領域ＡＳＣＲは、トランジスター領域ＡＴＢに比べて、細い領域になっている。例えば、サイリスター領域ＡＳＣＲは、トランジスター領域ＡＴＢに比べて、第２の方向Ｄ２での幅が狭い領域になっている。
【００９６】
ここで例えばダイオード辺ＳＤ、サイリスター辺ＳＳ、キャパシター辺ＳＣ、トランジスター辺ＳＴは、各々、ダイオード領域ＡＤＩＤ、サイリスター領域ＡＳＣＲ、キャパシター領域ＡＣＢ、トランジスター領域ＡＴＢの辺のうち、第１の方向Ｄ１に沿った辺である。例えばダイオード辺ＳＤ、サイリスター辺ＳＳ、キャパシター辺ＳＣ、トランジスター辺ＳＴは、第１の方向Ｄ１に沿った長辺である。
【００９７】
例えば、サイリスター領域ＡＳＣＲは、第１の方向Ｄ１に沿ったサイリスター辺ＳＳを長辺とする形状の領域となっている。具体的にはサイリスター辺ＳＳを長辺とする長方形（略長方形を含む。以下、同様）の領域になっている。またキャパシター領域ＡＣＢは、第１の方向Ｄ１に沿ったキャパシター辺ＳＣを長辺とする形状の領域となっている。具体的にはキャパシター辺ＳＣを長辺とする長方形の領域になっている。
【００９８】
またトランジスター領域ＡＴＢは、第１の方向Ｄ１に沿ったトランジスター辺ＳＴを長辺とする形状の領域となっている。具体的にはトランジスター辺ＳＴを長辺とする長方形の領域になっている。またダイオード領域ＡＤＩＤは、第１の方向Ｄ１に沿ったダイオード辺ＳＤを長辺とする形状の領域となっている。具体的にはダイオード辺ＳＤを長辺とする長方形の領域になっている。
【００９９】
例えば回路装置は、トランジスター、ダイオード、キャパシター、抵抗素子、或いはサイリスター等の回路素子により構成される。そして回路装置の製造プロセスでは、複数のプロセス工程の各工程において、回路素子の構成要素である不純物領域（Ｎ型、Ｐ型）、ウェル領域、或いはポリシリコン層（ゲート）などが形成される。本実施形態における回路素子（トランジスター、ダイオード、キャパシター、抵抗素子、サイリスター等）の領域は、その回路素子の構成要素（不純物領域、ウェル領域、ゲート等）が形成される領域として規定できる。
【０１００】
例えばダイオード領域ＡＤＩＤは、保護ダイオードＤＩＤ（ＤＩＤ１、ＤＩＤ２）の構成要素（不純物領域、或いはウェル領域等）が形成される領域である。サイリスター領域ＡＳＣＲは、サイリスターＳＣＲの構成要素（不純物領域、或いはウェル領域等）が形成される領域である。キャパシター領域ＡＣＢは、キャパシターＣＢの構成要素（ポリシリコン層、不純物領域、或いはウェル領域等）が形成される領域である。トランジスター領域ＡＴＢは、トランジスターＴＢの構成要素（ポリシリコン層、不純物領域、或いはウェル領域等）が形成される領域である。
【０１０１】
以上のように本実施形態のレイアウトによれば、保護ダイオードＤＩＤとサイリスターＳＣＲの距離を離すことができる。従って、静電気保護のために、サイリスターＳＣＲを有する静電気保護回路や保護ダイオードＤＩＤを回路装置に設けた場合に、保護ダイオードＤＩＤとサイリスターＳＣＲとの間でラッチアップ電流の経路が形成されて、ラッチアップが発生してしまうのを抑制できる。即ち、ＥＳＤ耐圧の向上と、ラッチアップの発生の抑制とを、両立して実現できるようになる。
【０１０２】
例えば本実施形態によれば、図５において保護ダイオードＤＩＤ２とサイリスターＳＣＲの距離ＬＢを離すことができる。従って、例えばＶＢ２に対して負となる電圧が端子ＴＱに印加されて、保護ダイオードＤＩＤ２に順方向の電流が流れた場合にも、寄生のバイポーラートランジスターＢＤ１がオン状態になる等の事態を抑制できる。従って、抵抗ＲＡ１に電流が流れて、サイリスターＳＣＲがオン状態になり、大電流が流れてしまうのを抑制できる。即ち、静電気保護対策のために設けたサイリスターＳＣＲが要因となって、ラッチアップが発生してしまうのを効果的に抑制できる。
【０１０３】
また本実施形態の手法によれば、図６において保護ダイオードＤＩＤ１とサイリスターＳＣＲの距離ＬＡを離すことができる。従って、例えばＶＢ１に対して正となる電圧が端子ＴＱに印加されて、保護ダイオードＤＩＤ１に順方向の電流が流れた場合にも、寄生のバイポーラートランジスターＢＤ２がオン状態になる等の事態を抑制できる。従って、抵抗ＲＡ２に電流が流れて、サイリスターＳＣＲがオン状態になり、大電流が流れてしまうのを抑制できる。即ち、静電気保護対策のために設けたサイリスターＳＣＲが要因となって、ラッチアップが発生してしまうのを効果的に抑制できる。
【０１０４】
この場合に本実施形態では、トリガー回路ＴＲＧの回路素子であるキャパシターＣＢ、トリガートランジスターＴＢについては、サイリスターＳＣＲと比較すると、保護ダイオードＤＩＤに近い位置に配置される。従って、トリガー回路ＴＲＧの回路素子の領域（ＡＣＢ、ＡＴＢ等）と、保護ダイオードＤＩＤの領域（ＡＤＩＤ）との間に無駄な空きスペースが形成されて、レイアウト効率が低下してしまう等の事態を抑制できる。例えばトリガー回路ＴＲＧと保護ダイオードＤＩＤを近づけてレイアウト配置できるため、無駄な空きスペースが減少し、回路装置のレイアウト面積の増加を最小限に抑えることが可能になる。
【０１０５】
４．表示ドライバー
次に本実施形態の回路装置が表示ドライバーである場合の本実施形態の手法の適用例について説明する。
【０１０６】
図１０は、本実施形態の表示ドライバー（広義には回路装置。以下同様）の構成例である。表示ドライバーは、電源回路１１０と駆動回路１３０を含む。また表示ドライバーは、制御部１６０、不揮発性メモリー１７０、温度センサー部１７２、Ｉ／Ｆ部１８０を含むことができる。なお表示ドライバー（回路装置）の構成は図１０に限定されず、その構成要素の一部（不揮発性メモリー、温度センサー部等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０７】
電源回路１１０は電源電圧を生成して供給する。例えば電源回路１１０は昇圧回路１２０や、不図示のレギュレーターを有し、これらの昇圧回路１２０やレギュレーターにより生成された電源電圧を表示ドライバーの各部に供給する。例えば電源回路１１０は駆動電源電圧を生成して駆動回路１３０に供給する。また内部ロジック回路用電源電圧を生成して制御部１６０に供給する。また電源回路１１０は基準電圧等も生成する。また昇圧回路１２０は、複数の昇圧部ＢＣ１〜ＢＣ５を含む。例えばＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４、ＢＣ５は、１次、２次、３次、４次、５次の昇圧部である。
【０１０８】
駆動回路１３０は、表示パネル２００（図１１（Ａ）、図２３）を駆動する。具体的には電源回路１１０から供給された駆動電源電圧に基づいて表示パネル２００のソース線等を駆動する。この駆動回路１３０は、例えばソースドライバー１４０、ゲートドライバー１５０や、不図示のＤ／Ａ変換回路、階調電圧生成回路等を有する。なお駆動回路１３０にゲートドライバー１５０等を設けない変形実施も可能である。
【０１０９】
ソースドライバー１４０は表示パネル２００のソース線を駆動する。例えば画像データ（表示データ）に基づくソース電圧（データ電圧）を供給してソース線（データ線）を駆動する。ゲートドライバー１５０は表示パネル２００のゲート線を駆動する。例えばゲート線（走査線）を順次選択するための選択電圧を供給してゲート線を駆動する。不図示の階調電圧生成回路（ガンマー回路）は複数の階調電圧（例えば２５６階調）を生成する。Ｄ／Ａ変換回路は、制御部１６０からの画像データに基づいて、階調電圧生成回路により生成された複数の階調電圧の中から電圧を選択し、選択した電圧をソース電圧としてソースドライバー１４０に供給する。
【０１１０】
制御部１６０は各種の制御処理を行う。例えば表示ドライバーの各部の制御や表示タイミングの制御やデータ処理の制御などを行う。この制御部１６０はゲートアレイ回路などのロジック回路やプロセッサー等により実現できる。
【０１１１】
不揮発性メモリー１７０は、表示ドライバーの表示制御等に必要な各種の情報を記憶する。不揮発性メモリー１７０としては、例えば、ＥＥＰＲＯＭ（ＯＴＰ）、ＥＰＲＯＭなどを用いることができる。ＥＥＰＲＯＭとしては、例えばＭＯＮＯＳ型やフローティングゲート型のメモリーを採用できる。
【０１１２】
温度センサー部１７２は温度検出を行う。例えば温度センサー部１７２は検出温度（環境温度）に応じた検出温度値を検出して、制御部１６０に出力する。
【０１１３】
Ｉ／Ｆ（インターフェース）部１８０は外部デバイス（ＭＰＵ、表示コントローラー等）とのインターフェース処理を行う。このＩ／Ｆ部１８０は、例えばＭＰＵインターフェース回路（ホストインターフェース回路）やＲＧＢインターフェース回路を含む。
【０１１４】
また図１０において、端子ＴＱ１〜ＴＱＭは駆動回路１３０の駆動信号の出力端子である。具体的には、ソースドライバー１４０からのソース信号（データ信号）やゲートドライバー１５０からのゲート信号（走査信号）の出力端子である。
【０１１５】
このように本実施形態の表示ドライバー（回路装置）は、駆動信号を出力して表示パネル２００を駆動する駆動回路１３０を含む。そして図１の端子ＴＱは、駆動回路１３０の駆動信号が出力される端子（ＴＱ１〜ＴＱＭ）である。
【０１１６】
また端子ＴＰＷは、電源回路１１０用の端子である。この端子ＴＰＷとしては、電源電圧を入力したり出力するための端子や、昇圧回路１２０のチャージポンプ用のキャパシター（フライング・コンデンサー）を接続するための端子などがある。端子ＴＶＰＰ、ＴＶＤは、各々、不揮発性メモリー１７０用、温度センサー部１７２用の電源端子である。端子ＴＩＦは、Ｉ／Ｆ部１８０用の入力端子、出力端子、入出力端子などである。
【０１１７】
図１１（Ａ）に示すように本実施形態の表示ドライバー１００は、端子ＴＱ１〜ＴＱＭから駆動信号（ソース信号、ゲート信号）を出力して、表示パネル２００を駆動する。表示パネル２００は、例えば薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネル（液晶パネル）である。表示パネル２００は、複数のソース線（データ線）と、複数のゲート線（走査線）と、複数の画素を有する。そして表示パネル２００は、各画素領域における電気光学素子（液晶素子、ＥＬ素子等）の光学特性を変化させることで表示動作を実現する。なお表示パネル２００は、パッシブ方式のＬＣＤパネルであってもよいし、ＬＣＤパネル以外のパネル（ＥＬパネル等）であってもよい。
【０１１８】
図１１（Ａ）に示すように、表示ドライバー１００は第１の方向Ｄ１を長辺方向とする細長のチップとなっている。そして図１１（Ｂ）に示すように、駆動信号が出力される複数の端子ＴＱ１、ＴＱ２、ＴＱ３、ＴＱ４・・・は、第１の方向Ｄ１に沿って配置される。図１１（Ｂ）では、第１のラインに沿って、複数の端子ＴＱ１、ＴＱ３・・・が配置され、第１のラインの第２の方向Ｄ２側の第２のラインに沿って、複数の端子ＴＱ２、ＴＱ４・・・が配置されている。
【０１１９】
また図１１（Ｂ）に示すように、複数の静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・も、第１の方向Ｄ１に沿って配置される。具体的には、表示ドライバー１００の長辺を辺ＳＡ１とし、辺ＳＡ１に直交する短辺を辺ＳＡ２、ＳＡ３とした場合に、辺ＳＡ２から辺ＳＡ３に向かって、第１の方向Ｄ１に沿って複数の静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・が配置される。例えば、複数の静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・は、表示ドライバー１００の辺ＳＡ１（表示パネル２００側の辺）に沿った領域に配置される。具体的には、辺ＳＡ１と端子ＴＱ１、ＴＱ２、ＴＱ３・・・との間の領域に配置される。そして各静電気保護回路ＰＣ１、ＰＣ２・・・の配置領域は、第１の方向Ｄ１を長手方向とする細長の領域になっている。
【０１２０】
図１２は、本実施形態の回路装置の詳細な配置構成例である。図１２は、回路装置が図１０の表示ドライバーである場合の静電気保護回路や保護ダイオードの配置構成例である。
【０１２１】
図１２に示すように、保護ダイオードＤＩＤ１、ＤＩＤ２は、ダイオード領域ＡＤＩＤに配置される。静電気保護回路のトリガー回路ＴＲＧのキャパシターＣＢ、トリガートランジスターＴＢは、キャパシター領域ＡＣＢ、トランジスター領域ＡＴＢに配置される。静電気保護回路のサイリスターＳＣＲはサイリスター領域ＡＳＣＲに配置される。
【０１２２】
例えば図１１（Ｂ）の静電気保護回路ＰＣ１のキャパシターＣＢ、トリガートランジスターＴＢは、図１２の左側のキャパシター領域ＡＣＢ、トランジスター領域ＡＴＢに配置される。図１１（Ｂ）の静電気保護回路ＰＣ２のキャパシターＣＢ、トリガートランジスターＴＢは、図１２の右側のキャパシター領域ＡＣＢ、トランジスター領域ＡＴＢに配置される。静電気保護回路ＰＣ１のサイリスターＳＣＲは、図１２のサイリスター領域ＡＳＣＲの左半分の領域に配置され、静電気保護回路ＰＣ２のサイリスターＳＣＲは、サイリスター領域ＡＳＣＲの右半分の領域に配置される。
【０１２３】
また、図１１（Ｂ）のＴＱ１、ＴＱ２、ＴＱ３、ＴＱ４・・・の各端子に対しては、図１に示すように２つの保護ダイオードＤＩＤ１、ＤＩＤ２が接続されている。そして、これらの複数の端子ＴＱ１、ＴＱ２、ＴＱ３、ＴＱ４・・・に接続される複数の保護ダイオードＤＩＤ１、ＤＩＤ２が、図１２に示すように、第１の方向Ｄ１に沿ってダイオード領域ＡＤＩＤに配置される。
【０１２４】
以上のように本実施形態では、図１の端子ＴＱ、保護ダイオードＤＩＤ１、ＤＩＤ２、静電気保護回路ＰＣとして、複数の端子、複数の保護ダイオード、複数の静電気保護回路が設けられる。そして複数の端子（ＴＱ１、ＴＱ２、ＴＱ３）、複数の保護ダイオード（ＤＩＤ１、ＤＩＤ２）、複数の静電気保護回路（ＰＣ１、ＰＣ２、ＰＣ３・・・）は、表示ドライバー１００（回路装置）の長辺ＳＡ１の方向である第１の方向Ｄ１に沿って配置される。そして、後述する図２１に示すように、複数の保護ダイオードの各保護ダイオードは、複数の端子の各端子の少なくとも一部と平面視において重なるように配置される。
【０１２５】
そして本実施形態では、図１２に示すように、トリガー回路ＴＲＧ（ＣＢ、ＴＢ）とサイリスターＳＣＲは第１の方向Ｄ１に沿って配置される。そしてサイリスターＳＣＲは、第２の方向Ｄ２において、トリガー回路ＴＲＧを構成する回路素子に比べて、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置される。
【０１２６】
例えばサイリスターＳＣＲは、第２の方向Ｄ２において、トリガー回路ＴＲＧのキャパシターＣＢに比べて、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置される。例えばダイオード領域ＡＤＩＤのダイオード辺ＳＤと、サイリスター領域ＳＣＲのサイリスター辺ＳＳとの距離をＬ１とし、ダイオード辺ＳＤと、キャパシター領域ＡＣＢのキャパシター辺ＳＣとの距離をＬ２とした場合に、Ｌ１＞Ｌ２の関係が成り立つ。
【０１２７】
また図１２では、トリガートランジスターＴＢは、第２の方向Ｄ２において、キャパシターＣＢに比べて、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置される。例えばダイオード辺ＳＤとサイリスター辺ＳＳとの距離をＬ１とし、ダイオード辺ＳＤとキャパシター辺ＳＣとの距離をＬ２とし、ダイオード辺ＳＤとトランジスター領域ＡＴＢのトランジスター辺ＳＴとの距離をＬ３とした場合に、Ｌ１＞Ｌ３＞Ｌ２の関係が成り立っている。なお、後述する図１４に示すように、Ｌ１＝Ｌ３であってもよい。即ち、Ｌ１≧Ｌ３＞Ｌ２の関係が成り立っていればよい。
【０１２８】
また図１２では、トリガートランジスターＴＢは、第１の方向Ｄ１において、キャパシターＣＢとサイリスターＳＣＲとの間に配置される。例えば図１２の一番左側のキャパシターＣＢの第１の方向Ｄ１側に、トリガートランジスターＴＢが配置され、このトリガートランジスターＴＢの第１の方向Ｄ１側に、サイリスターＳＣＲが配置される。また、このサイリスターＳＣＲの第１の方向Ｄ１側に、トリガートランジスターＴＢが配置され、このトリガートランジスターＴＢの第１の方向Ｄ１側に、キャパシターＣＢが配置される。
【０１２９】
また図１２では、サイリスターＳＣＲは、第２の方向Ｄ２において、トリガートランジスターＴＢに比べても、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置される。具体的には、ダイオード辺ＳＤとサイリスター辺ＳＳとの距離をＬ１とし、ダイオード辺ＳＤとトランジスター辺ＳＴとの距離をＬ３とした場合に、Ｌ１＞Ｌ３の関係が成り立っている。
【０１３０】
また図１２では、サイリスター領域ＡＳＣＲは、第１の方向Ｄ１に沿ったサイリスター辺ＳＳを長辺とする形状の領域となっている。キャパシター領域ＡＣＢは、第１の方向Ｄ１に沿ったキャパシター辺ＳＣを長辺とする形状の領域となっている。トランジスター領域ＡＴＢは、第１の方向Ｄ１に沿ったトランジスター辺ＳＴを長辺とする形状の領域となっている。ダイオード領域ＡＤＩＤは、第１の方向Ｄ１に沿ったダイオード辺ＳＤを長辺とする形状の領域となっている。これらの領域は例えば長方形（略長方形）の領域である。
【０１３１】
図１３は、図４の比較例に対応する配置構成例である。図１３では、図１２に比べて、サイリスターＳＣＲが保護ダイオードＤＩＤ１、ＤＩＤ２から近い位置に配置されている。例えばダイオード辺ＳＤと、サイリスター辺ＳＳ、キャパシター辺ＳＣ、トランジスター辺ＳＴとの距離Ｌ１、Ｌ２、Ｌ３について、Ｌ１＝Ｌ２＝Ｌ３の関係が成り立っている。
【０１３２】
この図１３の比較例の配置構成では、図５、図６で説明したラッチアップが容易に発生してしまう。これに対して図１２の本実施形態の配置構成では、サイリスターＳＣＲが保護ダイオードＤＩＤ１、ＤＩＤ２から離れた位置に配置されるため、このようなラッチアップの発生を抑制できる。
【０１３３】
図１４、図１５（Ａ）、図１５（Ｂ）は、本実施形態の種々の配置構成例を示す図である。
【０１３４】
図１４では、ダイオード辺ＳＤとサイリスター辺ＳＳとの距離Ｌ１、ダイオード辺ＳＤとキャパシター辺ＳＣとの距離Ｌ２、ダイオード辺ＳＤとトランジスター辺ＳＴとの距離Ｌ３について、Ｌ１＝Ｌ３＞Ｌ２の関係が成り立っている。即ち、図１２では、Ｌ１＞Ｌ３＞Ｌ２の関係が成り立っていたが、図１４では、Ｌ１＝Ｌ３となっている。
【０１３５】
例えばサイリスター領域ＡＳＣＲ、キャパシター領域ＡＣＢ、トランジスター領域ＡＴＢの第２の方向Ｄ２での幅を、各々、Ｗ１、Ｗ２、Ｗ３としたとする。
【０１３６】
この場合に、図１２では、Ｗ１＜Ｗ３＜Ｗ２の関係が成り立っている。即ち、このようにＷ１＜Ｗ３＜Ｗ２の関係が成り立つサイリスター領域ＡＳＣＲ、トランジスター領域ＡＴＢ、キャパシター領域ＡＣＢを、その上辺が面一（ツライチ）になるように配置することで、Ｌ１＞Ｌ３＞Ｌ２の関係が成り立つようになる。
【０１３７】
一方、図１４では、Ｗ１＝Ｗ３＜Ｗ２の関係が成り立っている。即ち、図１４では、図１２に比べて、トランジスター領域ＡＴＢの第２の方向Ｄ２での幅Ｗ３が細くなっている。
【０１３８】
図１５（Ａ）では、キャパシターＣＢは、第２の方向Ｄ２において、トリガートランジスターＴＢに比べて、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置される。即ち、図１２では、トリガートランジスターＴＢの方が、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置されているが、図１５（Ａ）では、キャパシターＣＢの方が、保護ダイオードＤＩＤ１、ＤＩＤ２から遠い位置に配置されている。
【０１３９】
即ち、ダイオード辺ＳＤと、サイリスター辺ＳＳ、キャパシター辺ＳＣ、トランジスター辺ＳＴとの距離Ｌ１、Ｌ２、Ｌ３について、図１２ではＬ１＞Ｌ３＞Ｌ２となっているが、図１５（Ａ）では、Ｌ１＞Ｌ２＞Ｌ３となっている。また図１５（Ｂ）では、Ｌ１＝Ｌ２＞Ｌ３となっている。
【０１４０】
また図１２では、保護ダイオードＤＩＤ１の第２の方向Ｄ２側にダイオードＤＩＤ２が配置されているが、図１５（Ａ）、図１５（Ｂ）では、保護ダイオードＤＩＤ２の第２の方向Ｄ２側にダイオードＤＩＤ１が配置されている。即ち、図１２では、保護ダイオードＤＩＤ２の方が、保護ダイオードＤＩＤ１よりも、キャパシターＣＢ、トリガートランジスターＴＢから近い距離に配置されている。これに対して図１５（Ａ）、図１５（Ｂ）では、保護ダイオードＤＩＤ１の方が、保護ダイオードＤＩＤ２よりも、キャパシターＣＢ、トリガートランジスターＴＢから近い距離に配置されている。
【０１４１】
例えば図１６は、保護ダイオードＤＩＤ２とトリガートランジスターＴＢの配置関係を説明する断面図である。図１６では、図１２に示すように、保護ダイオードＤＩＤ２が、Ｐ型のトリガートランジスターＴＢから近い距離に配置されている。この図１６の配置では、Ｎ型の不純物領域ＮＤＦ３、Ｐ型の不純物領域ＰＤＦ３、Ｎ型の不純物領域ＮＤＦ６、Ｐ型の不純物領域ＰＤＦ６等により、サイリスター（ＰＮＰＮ）が形成されて、ラッチアップが発生するおそれがある。例えばＶＢ２に対して負となる電圧が端子ＴＱに印加されて、ダイオードＤＩＤ２に順方向の電流が流れると、例えばＰＮＰのバイポーラートランジスターとＮＰＮのバイポーラートランジスターとによりサイリスターが形成され、このサイリスターに大電流が流れるラッチアップが発生するおそれがある。
【０１４２】
従って、このようなラッチアップの発生を抑制するためには、図１２、図１４に示すように、Ｐ型のトリガートランジスターＴＢを、保護ダイオードＤＩＤ２から離れた位置に配置することが望ましい。従って、この場合には、Ｌ１＞Ｌ３＞Ｌ２又はＬ１＝Ｌ３＞Ｌ２の関係（即ち、Ｌ１≧Ｌ３＞Ｌ２）の関係が成り立つことになる。
【０１４３】
一方、後述する図１７（Ａ）、図１７（Ｂ）に示すように、キャパシターＣＢをＮ型の不純物領域を利用したゲート容量により実現する場合には、保護ダイオードＤＩＤ１とキャパシターＣＢとの間でラッチアップが発生するおそれもある。即ち、保護ダイオードＤＩＤ１からの注入電流により、寄生のサイリスターが形成されてラッチアップが発生するおそれもある。
【０１４４】
従って、このようなラッチアップの発生を抑制するためには、図１５（Ａ）、図１５（Ｂ）に示すように、キャパシターＣＢを、保護ダイオードＤＩＤ１から離れた位置に配置することが望ましい。従って、この場合には、Ｌ１＞Ｌ２＞Ｌ３又はＬ１＝Ｌ２＞Ｌ３の関係（即ち、Ｌ１≧Ｌ２＞Ｌ３）の関係が成り立つことになる。
【０１４５】
次に、キャパシターＣＢ、トリガートランジスターＴＢ、サイリスターＳＣＲの詳細な配置構成例について説明する。
【０１４６】
図１７（Ａ）、図１７（Ｂ）は、キャパシターＣＢのレイアウト配置例である。図１７（Ａ）は平面図であり、図１７（Ｂ）は、図１７（Ａ）のＥ１、Ｅ２での断面を模式的に示した図である。
【０１４７】
図１７（Ａ）、図１７（Ｂ）ではキャパシターＣＢは、Ｎ型の不純物領域を利用したゲート容量により実現されている。具体的にはキャパシターＣＢは、ゲートＧＴと、Ｎ型の不純物領域（拡散領域）ＮＤＦＣと、ＧＴとＮＤＦＣの間のゲート酸化膜とにより実現されるゲート酸化膜容量である。ゲートＧＴ、不純物領域ＮＤＦＣ、Ｎ型のウェルＮＷＬは第１の方向Ｄ１が長辺方向となる形状になっている。そしてゲートＧＴは、図３の抵抗ＲＢとの接続ノードＮＢ１に接続される。不純物領域ＮＤＦＣは、Ｎ型のウェルＮＷＬ及びＮ型の不純物領域ＮＤＦＧを介して電源電圧ＶＢ２の電源線ＰＬ２に電気的に接続される。Ｎ型の不純物領域ＮＤＦＧは、ゲートＧＴにより実現されるキャパシター部分を囲むように形成されている。このようなＮ型の不純物領域を利用したゲート容量を用いることで、キャパシターＣＢの容量値の電圧特性として良好な特性を得ることができる。
【０１４８】
そして図１７（Ａ）では、キャパシター領域ＡＣＢは、キャパシターＣＢの構成要素であるゲートＧＴとＮ型の不純物領域ＮＤＦＣ、ＮＤＦＧとＮ型のウェルＮＷＬが形成される領域とすることができる。図１２では、このキャパシター領域ＡＣＢの第２の方向Ｄ２での幅Ｗ２は、サイリスター領域ＡＳＣＲの幅Ｗ１やトランジスター領域ＡＴＢの幅Ｗ３よりも広くなっている。なお、キャパシターＣＢを、例えば２層のポリシリコンを用いた容量や、ＭＩＭ（Metal Insulator Metal）などのメタル層間容量で実現することも可能である。
【０１４９】
図１８は、トリガートランジスターＴＢのレイアウト配置例である。トリガートランジスターＴＢは、ゲートＧＴと、Ｐ型の不純物領域（拡散領域）であるソース領域ＳＲ及びドレイン領域ＤＲを有する。ソース領域ＳＲ及びドレイン領域ＤＲはＮ型のウェルＮＷＬに形成される。またゲートＧＴ、ソース領域ＳＲ、ドレイン領域ＤＲ、ウェルＮＷＬは、第１の方向Ｄ１が長辺方向となる形状になっている。ゲートＧＴ、ソース領域ＳＲ及びドレイン領域ＤＲで実現されるトランジスター部分を囲むように、Ｎ型の不純物領域ＮＤＦＧが形成されている。
【０１５０】
そして図１８では、トランジスター領域ＡＴＢは、トランジスターＴＢの構成要素であるゲートＧＴとＰ型の不純物領域であるソース領域ＳＲ及びドレイン領域ＤＲとＮ型のウェルＮＷＬが形成される領域とすることができる。図１２では、このトランジスター領域ＡＴＢの第２の方向Ｄ２での幅Ｗ３は、サイリスター領域ＡＳＣＲの幅Ｗ１よりは広いが、キャパシター領域ＡＣＢの幅Ｗ２よりは狭くなっている。
【０１５１】
図１９（Ａ）、図１９（Ｂ）は、サイリスターＳＣＲのレイアウト配置例である。図１９（Ａ）は平面図であり、図１９（Ｂ）は、図１９（Ａ）のＥ３、Ｅ４での断面を模式的に示した図である。
【０１５２】
図１９（Ａ）、図１９（Ｂ）では、ＮＰＮのバイポーラートランジスターＢＰ２のベースとなるＰ型の不純物領域ＰＤＦ２と、ＢＰ２のエミッターとなるＮ型の不純物領域ＮＤＦ２と、ＰＮＰのバイポーラートランジスターＢＰ１のエミッターとなるＰ型の不純物領域ＰＤＦ１と、ＢＰ１のベースとなるＮ型の不純物領域ＮＤＦ１が、第２の方向Ｄ２に沿って配置される。そして不純物領域ＰＤＦ１、ＮＤＦ１はＮ型のウェルＮＷＬに形成される。また不純物領域ＰＤＦ２、ＮＤＦ２、ＰＤＦ１、ＮＤＦ１、ウェルＮＷＬは、第１の方向Ｄ１が長辺方向となる形状となっている。このようなレイアウト配置にすることで、図５、図６に示すように、バイポーラートランジスターＢＰ１とＢＰ２により構成されるサイリスターＳＣＲを実現することが可能になる。
【０１５３】
そして図１９（Ａ）、図１９（Ｂ）では、サイリスター領域ＡＳＣＲは、サイリスターＳＣＲの構成要素である不純物領域ＰＤＦ２、ＮＤＦ２、ＰＤＦ１、ＮＤＦ１とＮ型のウェルＮＷＬが形成される領域とすることができる。図１９（Ａ）、図１９（Ｂ）では、このサイリスター領域ＡＳＣＲの第２の方向Ｄ２での幅Ｗ１は、キャパシター領域ＣＢの幅Ｗ２及びトランジスター領域ＡＴＢの幅Ｗ３よりも、広くなっている。
【０１５４】
図２０は、静電気保護回路、保護ダイオード、端子の詳細な配置構成例である。図２０に示すように、複数の端子ＴＱ１、ＴＱ２、ＴＱ３、ＴＱ４・・・が第１の方向Ｄ１に沿って配置される。具体的には、第１のラインに沿って、端子ＴＱ１、ＴＱ３・・・が配置され、第１のラインの第２の方向Ｄ２側の第２のラインに沿って、端子ＴＱ２、ＴＱ４・・・が配置される。第１、第２のラインは第１の方向Ｄ１に沿ったラインである。
【０１５５】
これらの端子ＴＱ１、ＴＱ２、ＴＱ３・・・の第４の方向Ｄ４側には、駆動回路（ＡＤＲＶ）が配置され、第２の方向Ｄ２側には、サイリスターＳＣＲ、トリガートランジスターＴＢ、キャパシターＣＢが配置される。
【０１５６】
サイリスターＳＣＲ、トリガートランジスターＴＢ、キャパシターＣＢは第１の方向Ｄ１に沿って配置される。具体的には表示ドライバー１００の長辺である辺ＳＡ１に沿って配置される。こうすることで、図１１（Ｂ）に示すように、サイリスターＳＣＲ、トリガートランジスターＴＢ、キャパシターＣＢ等により構成される複数の静電気保護回路ＰＣ１、ＰＣ２、ＰＣ３・・・が、第１の方向Ｄ１に沿って配置されるようになる。
【０１５７】
平面視において端子ＴＱ１、ＴＱ２、ＴＱ３・・・の下方には、複数の保護ダイオードＤＩＤ１、ＤＩＤ２が第１の方向Ｄ１に沿って配置される。平面視は、回路装置（半導体チップ）の基板に直交（交差）する方向の視線方向で、回路装置の回路形成面を見る視線である。
【０１５８】
図２１は、端子と保護ダイオードの詳細な配置関係を説明する図である。図２１の保護ダイオードＤＩＤ１１、ＤＩＤ１２、ＤＩＤ１３、ＤＩＤ１４、ＤＩＤ１５、ＤＩＤ１６は、図１の保護ダイオードＤＩＤ１に相当する。保護ダイオードＤＩＤ２１、ＤＩＤ２２、ＤＩＤ２３、ＤＩＤ２４、ＤＩＤ２５、ＤＩＤ２６は、図１の保護ダイオードＤＩＤ２に相当する。
【０１５９】
例えば端子ＴＱ１には、保護ダイオードＤＩＤ１１、ＤＩＤ２１が接続される。ＴＱ１が図１の端子ＴＱであり、ＤＩＤ１１、ＤＩＤ２１が保護ダイオードＤＩＤ１、ＤＩＤ２である。端子ＴＱ２には、保護ダイオードＤＩＤ１２、ＤＩＤ２２が接続される。ＴＱ２が図１の端子ＴＱであり、ＤＩＤ１２、ＤＩＤ２２が保護ダイオードＤＩＤ１、ＤＩＤ２である。同様に端子ＴＱ３には、保護ダイオードＤＩＤ１３、ＤＩＤ２３が接続され、端子ＴＱ４には、保護ダイオードＤＩＤ１４、ＤＩＤ２４が接続される。端子ＴＱ５、ＴＱ６も同様である。
【０１６０】
図２１から明らかなように、本実施形態では、複数の保護ダイオード（ＤＩＤ１１、ＤＩＤ１２、ＤＩＤ２１、ＤＩＤ２２、ＤＩＤ１３、ＤＩＤ１４・・・）の各保護ダイオードは、複数の端子（ＴＱ１、ＴＱ２、ＴＱ３・・・）の各端子の少なくとも一部と平面視において重なるように配置される。即ち、保護ダイオードは平面視において端子（パッド）の下方（回路形成面から基板に向かう方向）に配置されており、端子の少なくとも一部が平面視において保護ダイオードと重なっている。このようなレイアウト配置にすることで、端子（パッド）の下方の領域を有効利用して、保護ダイオードを配置できるようになる。
【０１６１】
図２（Ａ）、図２（Ｂ）や上述の式（１）、（２）で説明したように、ＥＳＤのサージの印加時において、内部回路が破壊に至る電圧ＶＤＭＧを低くするためには、配線の寄生抵抗ＲＤ１、ＲＤ２の抵抗値をできる限り小さくする必要がある。
【０１６２】
そこで本実施形態では図２０、図２１に示すように、回路装置のパッドである端子の下方に保護ダイオードを配置している。そして図１１（Ａ）、図１１（Ｂ）において、表示ドライバー１００の短辺ＳＡ２からＳＡ３に至る細長の領域に、第１の方向Ｄ１に沿って、複数の端子に接続される複数の保護ダイオードを配置する。即ち、短辺ＳＡ２からＳＡ３に至る細長の形状のダイオード領域ＡＤＩＤに複数の保護ダイオードを配置する。このようにすることで、複数の端子と複数の保護ダイオードをショートパスで接続することができるようになる。従って、図２（Ａ）、図２（Ｂ）の寄生抵抗ＲＤ１、ＲＤ２の抵抗値を小さくでき、電圧ＶＤＭＧを低くできるため、ＥＳＤの耐圧を高めることが可能になる。
【０１６３】
また、図２（Ａ）、図２（Ｂ）の寄生抵抗ＲＤ１、ＲＤ２の抵抗値を小さくするためには、サイリスターＳＣＲ及びトリガー回路ＴＲＧを有する静電気保護回路ＰＣについても端子の近くに配置することが望ましい。そして図２０に示すように、端子（ＴＱ１、ＴＱ２、ＴＱ３・・・）の第４の方向Ｄ４側には、端子に対して駆動信号を出力する駆動回路が配置されている。このため本実施形態では、図１１（Ｂ）に示すように、複数の静電気保護回路（ＰＣ１、ＰＣ２、ＰＣ３・・・）を、端子（ＴＱ１、ＴＱ２、ＴＱ３・・・）の第２の方向Ｄ２側に配置する。
【０１６４】
この場合に、例えば本実施形態の比較例の手法として、図１１（Ａ）に示す表示ドライバー１００の中央部にだけ、静電気保護回路を配置する手法が考えられる。しかしながら、この比較例の手法では、例えば表示ドライバー１００の短辺ＳＡ２側に配置される端子や短辺ＳＡ３側に配置される端子では、寄生抵抗ＲＤ１、ＲＤ２の抵抗値が大きくなってしまう。
【０１６５】
そこで本実施形態では、図１１（Ａ）、図１１（Ｂ）において、表示ドライバー１００の短辺ＳＡ２からＳＡ３に至る細長の領域に、第１の方向Ｄ１に沿って、複数の静電気保護回路（ＰＣ１、ＰＣ２、ＰＣ３・・・）を配置する。即ち、図２０に示すように、各静電気保護回路を構成するサイリスターＳＣＲ、トリガートランジスターＴＢ、キャパシターＣＢを、第１の方向Ｄ１を長辺方向とする細長のサイリスター領域ＡＳＣＲ、トランジスター領域ＡＴＢ、キャパシター領域ＡＣＢに配置する。このようにすることで、図２（Ａ）、図２（Ｂ）の寄生抵抗ＲＤ１、ＲＤ２の抵抗値を小さくでき、電圧ＶＤＭＧを低くできるため、ＥＳＤの耐圧を高めることが可能になる。
【０１６６】
５．電源回路
図２２に、図１０の電源回路１１０の詳細な構成例を示す。電源回路１１０は、第１〜第５の昇圧部ＢＣ１〜ＢＣ５と、第１〜第１３のレギュレーターＲＧ１〜ＲＧ１３を含む。例えば第１〜第５の昇圧部ＢＣ１〜ＢＣ５はチャージポンプ回路であり、第１〜第１３のレギュレーターＲＧ１〜ＲＧ１３はリニアレギュレーターである。
【０１６７】
なお図２２において、各電圧の図面上下方向の位置関係は、おおよその電圧の大小関係を表す。例えば、ＶＤＤＬ、ＶＬＤＯ１、ＶＬＤＯ２等はＶＤＤとＶＳＳの間の電圧である。ＶＯＵＴＭ、ＶＯＵＴ３等はＶＳＳよりも低電位の電圧（負電圧）である。ＶＯＵＴ等はＶＤＤよりも高電位の電圧（正電圧）である。
【０１６８】
レギュレーターＲＧ１、ＲＧ２、ＲＧ３は、各々、電源電圧ＶＤＤを降圧して、電圧ＶＤＤＬ、ＶＬＤＯ１、ＶＬＤＯ２を生成する。電圧ＶＤＤＬは制御部１６０（ロジック回路）の電源電圧である。
【０１６９】
昇圧部ＢＣ１は、電圧ＶＳＳを基準に電圧ＶＬＤＯ１を２倍に昇圧して、電圧ＶＯＵＴを生成する。レギュレーターＲＧ４、ＲＧ５、ＲＧ６、ＲＧ７、ＲＧ８、ＲＧ９は、各々、電圧ＶＯＵＴを降圧して、電圧ＶＲＥＧ、ＶＤＤＨＳＰ、ＶＤＤＲＨＰ、ＶＤＤＲＭＰ、ＶＯＦＲＥＧ、ＶＯＮＲＥＧを生成する。レギュレーターＲＧ１、ＲＧ４は、不図示の基準電圧生成回路（バンドギャップ回路）からの基準電圧に基づいて電圧ＶＤＤＬ、ＶＲＥＧを生成する。その他のレギュレーターＲＧ２、ＲＧ３、ＲＧ５〜ＲＧ１３は、電圧ＶＲＥＧを基準電圧として各電圧を生成する。電圧ＶＤＤＨＳＰはソースドライバー１４０用の正極性の電源電圧（ドット反転駆動の正極駆動に用いる電源電圧）である。電圧ＶＤＤＲＨＰ、ＶＤＤＲＭＰは階調電圧生成回路用（ガンマー回路用）の電源電圧であり、電圧ＶＯＦＲＥＧ、ＶＯＮＲＥＧはゲートドライバー１５０用の電源電圧である。
【０１７０】
昇圧部ＢＣ２は、電圧ＶＳＳを基準に電圧ＶＬＤＯ２を反転して負の電圧ＶＯＵＴＭを生成する。レギュレーターＲＧ１０は、電圧ＶＬＤＯ２と電圧ＶＯＵＴＭから電圧ＶＣＯＭを生成する。電圧ＶＣＯＭは、表示パネル２００のソース線を駆動する際のコモン電圧である。
【０１７１】
昇圧部ＢＣ３は、電圧ＶＳＳを基準に電圧ＶＤＤを４倍に反転昇圧して、負の電圧ＶＯＵＴ３を生成する。レギュレーターＲＧ１１は、電圧ＶＯＵＴ３から電圧ＶＤＤＨＳＮを生成し、レギュレーターＲＧ１２は、電圧ＶＤＤＨＳＮから電圧ＶＤＤＲＭＮを生成する。電圧ＶＤＤＨＳＮはソースドライバー１４０用の負極性の電源電圧（ドット反転駆動の負極駆動に用いる電源電圧）である。電圧ＶＤＤＲＭＮはソースドライバー１４０用の基準電源電圧である。
【０１７２】
昇圧部ＢＣ４は、電圧ＶＳＳを基準に電圧ＶＯＦＲＥＧを３倍に反転昇圧し、負の電圧ＶＥＥを生成する。電圧ＶＥＥは表示ドライバー１００の半導体基板（Ｐ型基板）の基板電位となる電圧である。レギュレーターＲＧ１３は、電圧ＶＥＥから電圧ＶＧＬを生成する。電圧ＶＧＬはゲートドライバー１５０用の負極性の電源電圧であり、ゲートオフ電圧である。
【０１７３】
昇圧部ＢＣ５は、電圧ＶＯＮＲＥＧと電圧ＶＧＬから電圧ＶＤＤＨＧ＝ＶＯＮＲＥＧ×２−ＶＧＬを生成する。電圧ＶＤＤＨＧはゲートドライバー１５０用の正極性の電源電圧である。
【０１７４】
図１の電源電圧ＶＢ１、ＶＢ２は、各々、例えば図２２の電源電圧ＶＤＤＨＧ、ＶＥＥである。このようなＶＤＤＨＧ、ＶＥＥの電源間に本実施形態の静電気保護回路を設けることで、回路装置の内部回路が静電気破壊されてしまう事態を効果的に抑制できるようになる。
【０１７５】
６．電子機器
図２３に、本実施形態の回路装置である表示ドライバー１００を含む電気光学装置３５０と電子機器の構成例を示す。本実施形態の電子機器としては、例えば、携帯型情報端末（スマートフォン、携帯電話機等）、車載用の電子機器（計器類、カーナビゲーションシステム等）、プロジェクター、生体情報検出装置、ロボット、情報処理装置（コンピューター、タブレット型ＰＣ等）、テレビション装置、或いは携帯型ゲーム装置等の種々の電子機器を想定できる。
【０１７６】
図２３に示す電子機器は、電気光学装置３５０、表示コントローラー３００（ホストコントローラー、処理部）、ＣＰＵ３１０、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０は表示ドライバー１００、表示パネル２００を含む。
【０１７７】
表示パネル２００は例えばマトリックス型の液晶表示パネルである。或いは、表示パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、表示パネル２００にはフレキシブル基板が接続され、そのフレキシブル基板に表示ドライバー１００が実装され、電気光学装置３５０が構成される。なお、表示ドライバー１００と表示パネル２００は電気光学装置３５０として構成されずに個々の部品として電子機器に組み込まれてもよい。例えば、表示パネル２００には配線引き出し用のフレキシブル基板が接続され、表示ドライバー１００は表示コントローラー３００等と共にリジッド基板に実装され、そのリジッド基板にフレキシブル基板を接続することで表示パネル２００が実装されてもよい。
【０１７８】
ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。ユーザーインターフェース部３３０は、例えばボタン、マウス、キーボード、或いはタッチパネル等により実現できる。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。データインターフェース部３４０は、例えばＵＳＢ等の有線通信インターフェース、或いは無線ＬＡＮ等の無線通信インターフェースにより実現できる。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或いは、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワークメモリーとして機能する。ＣＰＵ３１０（ＭＰＵ）は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００は表示ドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、表示ドライバー１００が受け付け可能な形式に変換し、その変換された画像データを表示ドライバー１００へ出力する。表示ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて表示パネル２００を駆動する。
【０１７９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器の構成、動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１８０】
ＴＱ（ＴＱ１、ＴＱ２・・・）  端子、ＤＩＤ、ＤＩＤ１、ＤＩＤ２  保護ダイオード、
ＶＢ１、ＶＢ２  第１、第２の電源電圧、ＰＬ１、ＰＬ２  電源線、
ＴＤ１、ＴＤ２  トランジスター、ＤＱＣ  内部回路、
ＰＣ（ＰＣ１、ＰＣ２・・・）  静電気保護回路、
ＳＣＲ  サイリスター、ＴＲＧ  トリガー回路、ＣＢ  キャパシター、
ＲＢ  抵抗、ＴＢ  トリガートランジスター、
ＢＰ１、ＢＰ２  バイポーラートランジスター、ＲＡ１、ＲＡ２  抵抗、
ＤＰ  ダイオード、ＡＳＣＲ  サイリスター領域、ＡＴＢ  トランジスター領域、
ＡＣＢ  キャパシター領域、ＡＤＩＤ  ダイオード領域、
ＳＤ  ダイオード辺、ＳＳ  サイリスター辺、ＳＴ  トランジスター辺、
ＳＣ  キャパシター辺、Ｄ１〜Ｄ４  第１〜第４の方向、
ＢＣ１〜ＢＣ５  昇圧部、ＲＧ１〜ＲＧ１３  レギュレーター、
１００  表示ドライバー、１１０  電源回路、１２０  昇圧回路、
１３０  駆動回路、１４０  ソースドライバー、１５０  ゲートドライバー、
１６０  制御部、１７０  不揮発性メモリー、１７２  温度センサー部、
１８０  Ｉ／Ｆ部、２００  表示パネル、３００  表示コントローラー、
３１０  ＣＰＵ、３２０  記憶部、３３０  ユーザーインターフェース部、
３４０  データインターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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