(57)【特許請求の範囲】
【請求項１】
電源電圧から内部電源を生成する内部電源回路において、
前記電源電圧に接続し、制御信号にもとづきオンして電流を出力する制御スイッチと、
負荷に接続し、前記制御スイッチの出力電圧のクランプを行うクランプ回路と、
クランプされる前記出力電圧により、前記電流を導通または非導通にする第１の電流制御素子と、
前記電流の導通または非導通に応じて変化する電圧の印加にもとづいて、前記内部電源を生成するための経路の切替えを行う切替えスイッチ群と、
負荷短絡が生じて前記クランプ回路によるクランプが行われる場合に、前記第１の電流制御素子から出力された前記電流を導通する第２の電流制御素子と、
を有することを特徴とする内部電源回路。
【請求項２】
前記切替えスイッチ群は、前記電源電圧の変動に応じて電圧値が変化する前記内部電源を生成する第１経路と、前記電源電圧から一定レベルの前記内部電源を生成する第２経路との切替えを行い、
前記切替えスイッチ群は、前記第２の電流制御素子が導通することで、前記内部電源の生成経路を前記第２経路へ切替える、
ことを特徴とする請求項１記載の内部電源回路。
【請求項３】
前記第１経路により前記内部電源が生成される第１の電圧範囲と、前記第２経路により前記内部電源が生成される第２の電圧範囲とが切り替わる変曲点が、前記第２の電流制御素子が導通することで低電圧側にシフトすることを特徴とする請求項２記載の内部電源回路。
【請求項４】
前記切替えスイッチ群は、三端子スイッチである、第１スイッチ、第２スイッチおよび第３スイッチを含み、
前記制御信号が入力する入力端子は、前記制御スイッチの入力端に接続し、
前記制御スイッチの電流出力端は、前記第１、第２、第３スイッチの一方の入力端と、前記第１の電流制御素子の入力端と接続し、
前記第１の電流制御素子の出力端は、前記第１、第３スイッチの他方の入力端と、前記第２の電流制御素子の一方の入力端と、前記クランプ回路の一方の入力端と接続し、
前記第１スイッチの出力端は、前記第２スイッチの他方の入力端と、内部グランドに接続し、
前記第２、第３スイッチの出力端は、内部電源出力端子に接続し、
前記第２の電流制御素子の他方の出力端は、前記内部グランドに接続し、前記クランプ回路の出力端は、前記負荷の一端に接続し、前記負荷の他端は、外部グランドに接続する、
ことを特徴とする請求項２記載の内部電源回路。
【請求項５】
前記出力電圧が所定電圧未満の場合には、前記クランプ回路により、前記出力電圧がクランプされて前記第１の電流制御素子が非導通になり、前記第１スイッチがオフ、前記第２スイッチがオンおよび前記第３スイッチがオフして、前記制御スイッチから、前記第２スイッチを介して、前記内部電源出力端子へ向かう前記第１経路が生成されて前記内部電源を出力し、
前記出力電圧が所定電圧以上の場合には、前記クランプ回路により、前記出力電圧のクランプが解除されて前記第１の電流制御素子が導通し、前記第１スイッチがオン、前記第２スイッチがオフおよび前記第３スイッチがオンして、前記制御スイッチから、前記第３スイッチを介して、前記内部電源出力端子へ向かう前記第２経路が生成されて前記内部電源を出力し、
負荷短絡時に、前記クランプ回路により前記出力電圧がクランプされている状態で、第２の電流制御素子が導通して、前記第１の電流制御素子から出力された前記電流を前記内部グランドに流すことで、前記第１スイッチがオン、前記第２スイッチがオフおよび前記第３スイッチがオンになって、前記第２経路が生成されて前記内部電源を出力する、
ことを特徴とする請求項４記載の内部電源回路。
【請求項６】
電源電圧から生成された内部電源を動作電源にして、負荷を駆動するための昇圧動作を行うチャージポンプと、
前記電源電圧に接続し、制御信号にもとづきオンして電流を出力する制御スイッチと、前記負荷に接続し、前記制御スイッチの出力電圧のクランプを行うクランプ回路と、クランプされる前記出力電圧により、前記電流を導通または非導通にする第１の電流制御素子と、前記電流の導通または非導通に応じて変化する電圧の印加にもとづいて、前記内部電源を生成するための経路の切替えを行う切替えスイッチ群と、負荷短絡が生じて前記クランプ回路によるクランプが行われる場合に、前記第１の電流制御素子から出力された前記電流を導通する第２の電流制御素子とを含む内部電源回路と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、内部電源回路および半導体装置に関する。
【背景技術】
【０００２】
近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の制御回路や保護回路などを１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。
【０００３】
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの車両電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。
【０００４】
従来技術として、昇圧回路の起動時には低い倍率設定で起動させ、後に高い倍率の設定で昇圧動作をしてコンデンサの充放電量を抑えることで、電源電圧あるいは内部電源電圧の電圧降下が発生したときの誤動作を防止する技術が提案されている（特許文献１）。
【０００５】
また、昇圧電圧をフィードバックした電圧に応じて、ポンピング用のトランジスタのゲート電圧を制御し、昇圧電圧を制御する技術が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１８９６７号公報
【特許文献２】特開２００７−０８９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＰＳとしては、電源側に半導体デバイスを配置し、該半導体デバイスの出力端子と、グランドとの間に負荷を配置した構成のハイサイド型ＩＰＳが開発されている。
このようなハイサイド型ＩＰＳでは、出力端子の電圧が、グランドから電源電圧へ上昇することによってオン動作になる。また、出力端子とグランドとが短絡した負荷短絡が生じたような場合には、出力端子からピーク値が制限された電流が負荷に流れることが望ましい。
【０００８】
しかし、負荷短絡時に出力端子から出力される電流は、電源電圧に依存しているので、依存する電圧範囲が広いと、負荷短絡が生じた場合に、電源電圧の上昇に伴い、負荷に流れる電流も顕著に上昇してしまう。また、このような状態が生じると素子破壊を引き起こす可能性がある。
【０００９】
本発明はこのような点に鑑みて、負荷短絡時に負荷に流れる電流の電源電圧依存性を低減した内部電源回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、１つの案では、内部電源回路が提供される。内部電源回路は、制御スイッチ、クランプ回路、第１の電流制御素子、切替えスイッチ群および第２の電流制御スイッチを有する。
【００１１】
制御スイッチは、電源電圧に接続し、制御信号にもとづきオンして電流を出力する。クランプ回路は、負荷に接続し、制御スイッチの出力電圧のクランプを行う。第１の電流制御素子は、クランプされる出力電圧により、電流を導通または非導通にする。切替えスイッチ群は、電流の導通または非導通に応じて変化する電圧の印加にもとづいて、内部電源を生成するための経路の切替えを行う。第２の電流制御素子は、負荷短絡が生じてクランプ回路によるクランプが行われる場合に、第１の電流制御素子から出力された電流を導通する。
【００１２】
また、１つの案では、半導体装置が提供される。半導体装置は、チャージポンプと、内部電源回路とを有する。内部電源回路は、制御スイッチ、クランプ回路、第１の電流制御素子、切替えスイッチ群および第２の電流制御素子を備える。
【００１３】
チャージポンプは、電源電圧から生成された内部電源を動作電源にして、負荷を駆動するための昇圧動作を行う。制御スイッチは、電源電圧に接続し、制御信号にもとづきオンして電流を出力する。クランプ回路は、負荷に接続し、制御スイッチの出力電圧のクランプを行う。第１の電流制御素子は、クランプされる出力電圧により、電流を導通または非導通にする。切替えスイッチ群は、電流の導通または非導通に応じて変化する電圧の印加にもとづいて、内部電源を生成するための経路の切替えを行う。第２の電流制御素子は、負荷短絡が生じてクランプ回路によるクランプが行われる場合に、第１の電流制御素子から出力された電流を導通する。
【発明の効果】
【００１４】
負荷短絡時に負荷に流れる電流の電源電圧依存性を低減することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）内部電源回路の構成例を示す図である。（ｂ）動作を説明するための図である。
【図２】半導体装置の構成例を示す図である。
【図３】内部電源回路が電源を生成する際の一方の経路を示す図である。
【図４】内部電源回路が電源を生成する際の他方の経路を示す図である。
【図５】経路毎の各トランジスタのオン、オフ状態を示す図である。
【図６】半導体装置の構成例を示す図である。
【図７】追加したデプレッションＭＯＳトランジスタに流れる電流経路を示す図である。
【図８】電流の電源電圧依存性を示す図である。
【図９】電流の電源電圧依存性を示す図である。
【図１０】ハイサイド型ＩＰＳの構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。
【００１７】
図１（ａ）は内部電源回路の構成例を示す図である。内部電源回路１は、制御スイッチｓ０、クランプ回路１ａ、電流制御素子１ｂ（第１の電流制御素子）、切替えスイッチ群１ｃおよび電流制御素子１ｄ（第２の電流制御素子）を有する。また、切替えスイッチ群１ｃは、三端子スイッチとして、スイッチｓ１（第１スイッチ）、ｓ２（第２スイッチ）およびｓ３（第３スイッチ）を含む。
【００１８】
制御スイッチｓ０の入力端には、制御信号Ｓｉｎが入力する入力端子ＩＮが接続する。制御スイッチｓ０の電流出力端は、スイッチｓ１、ｓ２、ｓ３の一方の入力端と、電流制御素子１ｂの入力端と接続する。
【００１９】
電流制御素子１ｂの出力端は、スイッチｓ１、ｓ３の他方の入力端と、電流制御素子１ｄの一方の入力端と、クランプ回路１ａの一方の入力端と接続する。スイッチｓ１の出力端は、スイッチｓ２の他方の入力端と、内部グランドＧＮＤ１に接続する。
【００２０】
スイッチｓ２、ｓ３の出力端は、内部電源出力端子ＶＤＤoutに接続する。電流制御素子１ｄの他方の出力端は、内部グランドＧＮＤ１に接続し、クランプ回路１ａの出力端は、負荷２の一端に接続し、負荷２の他端は、外部グランドＧＮＤ０に接続する。
【００２１】
ここで、制御スイッチｓ０は、本回路の駆動電源である電源電圧ＶＣＣに接続し、制御信号Ｓｉｎにもとづきオンして電流を出力する。クランプ回路１ａは、負荷２に接続しており、また、制御スイッチｓ０の出力電圧のクランプ制御を行う。
【００２２】
電流制御素子１ｂは、クランプ制御される出力電圧にもとづいて、電流を導通または非導通にする。切替えスイッチ群１ｃは、電流の導通または非導通に応じて変化する電圧のスイッチｓ１〜ｓ３に対する印加にもとづいて、内部電源を生成するための経路Ｌ１（第１経路）、Ｌ２（第２経路）の切替えを行う。電流制御素子１ｄは、負荷短絡が生じてクランプ回路１ａによるクランプが行われる場合に導通して、電流制御素子１ｂから出力された電流を内部グランドＧＮＤ１に流す。
【００２３】
図１（ｂ）は動作を説明するための図である。縦軸は電流、横軸は電源電圧ＶＣＣである。グラフｇａは、内部電源回路１の出力端子ＯＵＴから出力される電流のピーク値の波形を示している。
【００２４】
電圧範囲Ｖ１は、経路Ｌ１による内部電源が生成される範囲である。また、電圧範囲Ｖ２は、経路Ｌ２による内部電源が生成される範囲である。なお、経路Ｌ１によって生成される内部電源は、電源電圧ＶＣＣの変動に応じて電圧値が変化する。また、経路Ｌ２によって生成される内部電源は、電源電圧ＶＣＣの変動によらず一定電圧値となる。
【００２５】
内部電源回路１では、負荷短絡時には、電流制御素子１ｄを導通させて、電圧範囲Ｖ１と電圧範囲Ｖ２とが切り替わる変曲点Ｐ０を、低電圧側に位置させる（経路Ｌ２で内部電源が生成される電圧範囲を広くしている）。
【００２６】
このため、負荷短絡時に負荷２に流れる電流の電源電圧依存性を低減することが可能になる。そして、負荷短絡時にはピーク値が制限された電流が負荷２に流れるので、負荷２に流れる電流増加を抑制して、素子破壊の発生を抑止することが可能になる。
【００２７】
次に本発明の技術の詳細を説明する前に、本発明の機能を有していない内部電源回路の構成およびその課題について説明する。なお、以降では、外部グランドは単にＧＮＤ０と呼び、内部グランドは単にＧＮＤ１と呼ぶ。
【００２８】
図２は半導体装置の構成例を示す図である。半導体装置１００は、内部電源回路１０と、チャージポンプ１０１とを備え、負荷２と接続する。
内部電源回路１０は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＰＭＯＳトランジスタＭ１〜Ｍ３、ＮチャネルＭＯＳＦＥＴであるＮＭＯＳトランジスタＭ４、デプレッション型ＭＯＳＦＥＴであるデプレッションＭＯＳトランジスタＭｄ１およびツェナーダイオードＤｚおよび抵抗Ｒ１を備える。
【００２９】
デプレッションＭＯＳトランジスタＭｄ１は、デプレッション型のＭＯＳＦＥＴであって、ゲート電圧が０Ｖでドレイン−ソース間に電流が流れるトランジスタであり、電流源として使用している。なお、ＰＭＯＳトランジスタＭ１〜Ｍ３、ＮＭＯＳトランジスタＭ４は、エンハンスメント型のＭＯＳＦＥＴである。
【００３０】
回路素子の接続関係について、ＰＭＯＳトランジスタＭ１のソースは、電源電圧ＶＣＣに接続し、ＰＭＯＳトランジスタＭ１のゲートは、入力端子ＩＮに接続する。ＰＭＯＳトランジスタＭ１のドレインは、デプレッションＭＯＳトランジスタＭｄ１のドレイン、ＮＭＯＳトランジスタＭ４のドレイン、ＰＭＯＳトランジスタＭ２のソースおよびＰＭＯＳトランジスタＭ３のソースに接続する。
【００３１】
デプレッションＭＯＳトランジスタＭｄ１のゲートは、デプレッションＭＯＳトランジスタＭｄ１のソース、ＮＭＯＳトランジスタＭ４のゲート、ツェナーダイオードＤｚのカソードおよびＰＭＯＳトランジスタＭ２のゲートに接続する。
【００３２】
ＰＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ３のゲートと、ＧＮＤ１と接続する。ＰＭＯＳトランジスタＭ２のバックゲートは、電源電圧ＶＣＣに接続し、ＰＭＯＳトランジスタＭ３のバックゲートは、電源電圧ＶＣＣに接続する。
【００３３】
なお、ＰＭＯＳトランジスタＭ１がオフしているときは、ノードｎ１の電圧は、フローティング状態になるので、ＰＭＯＳトランジスタＭ２、Ｍ３の各バックゲートを電源電圧ＶＣＣに接続することで、ＰＭＯＳトランジスタＭ２、Ｍ３の動作を安定化している。
【００３４】
ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ４のソースと、内部電源出力端子ＶＤＤoutと、チャージポンプ１０１の一方の電源端子と接続する。ツェナーダイオードＤｚのアノードは、抵抗Ｒ１の一端に接続し、抵抗Ｒ１の他端は、出力端子ＯＵＴを介して、負荷２の一端に接続する。
【００３５】
チャージポンプ１０１の他方の電源端子は、ＧＮＤ１に接続し、負荷２の他端は、ＧＮＤ０に接続する。なお、チャージポンプ１０１の出力端からは、昇圧された電圧信号が所定回路に向けて出力される。例えば、この電圧信号は、負荷２を駆動するためのメインスイッチ（図示せず）をオン、オフする際にゲートに印加されるゲート制御信号となる。
【００３６】
ここで、図中のＶＣＣは、外部の電源電圧であり例えば、１３Ｖである。また、ＧＮＤ０は、通常の０Ｖのグランドである。さらに、ＧＮＤ１は、ＧＮＤ０とは異なり、半導体装置１００の非動作時には０Ｖになり、半導体装置１００の動作時には、例えば、ＶＣＣから所定値（例えば、５Ｖ）減算した値となる電圧である。
【００３７】
さらに、入力端子ＩＮは、内部電源回路１０の駆動のオン、オフを行う制御信号Ｓｉｎが入力する端子である。なお、内部電源回路１０は、制御信号ＳｉｎがＬレベルで駆動し、制御信号ＳｉｎがＨレベルのとき非駆動になる。出力端子ＯＵＴは、負荷２が接続される出力端子である。
【００３８】
また、内部電源出力端子ＶＤＤoutは、内部電源回路１０が外部電源ＶＣＣから生成した内部電源ＶＤＤを出力する端子である。内部電源ＶＤＤおよびＧＮＤ１は、周辺回路の動作電源として供給される。
【００３９】
次に内部電源回路１０の通常時の動作について説明する。内部電源回路１０は、電源電圧ＶＣＣから２つの経路によって内部電源ＶＤＤを生成する構成になっている。
これにより、例えば、初期運用時は、電源電圧より低い電圧値の内部電源ＶＤＤを供給し、一定時間経過後は、電源電圧と同レベルの内部電源ＶＤＤを供給するというように、電圧値を段階的に上昇させて電源供給することで、回路の安定化起動を図っている。
【００４０】
図３は内部電源を生成する際の一方の経路を示す図である。経路Ｌ１は、ＰＭＯＳトランジスタＭ３を介した経路であり、電源電圧ＶＣＣからほぼ電圧ドロップなく内部電源ＶＤＤを生成するための経路である。
【００４１】
経路Ｌ１における内部電源ＶＤＤの生成動作について説明する。まず、制御信号Ｓｉｎは、ＨレベルからＬレベルへ移行し、ＰＭＯＳトランジスタＭ１はオンしていく。したがって、ノードｎ１の電圧（Ｖｎ１とする）は上昇する。
【００４２】
一方、ツェナーダイオードＤｚは、ＰＭＯＳトランジスタＭ１を流れる電流とは逆方向に接続しており、また、電圧Ｖｎ１は、ツェナーダイオードＤｚの降伏電圧（Ｖｚとする）よりは低い。
【００４３】
このため、ダイオードクランプの状態になっており、デプレッションＭＯＳトランジスタＭｄ１は通電せず（非導通）、ノードｎ２の電圧（Ｖｎ２とする）は、電圧Ｖｎ１と等しい状態になる。
【００４４】
したがって、ノードｎ１につながるＰＭＯＳトランジスタＭ２のソースと、ノードｎ２につながるＰＭＯＳトランジスタＭ２のゲートとは同電位であるから、ＰＭＯＳトランジスタＭ２はオフである。
【００４５】
ＰＭＯＳトランジスタＭ２がオフすると、ＰＭＯＳトランジスタＭ３のゲートにはＧＮＤ１の電位が印加される。したがって、ＰＭＯＳトランジスタＭ３のゲート電位は、ＰＭＯＳトランジスタＭ３のソース電位よりも低いので、ＰＭＯＳトランジスタＭ３はオンする。
【００４６】
一方、ＮＭＯＳトランジスタＭ４のソースは、ＰＭＯＳトランジスタＭ３がオンするので、ノードｎ１と電気的に接続する。よって、ＮＭＯＳトランジスタＭ４のソース電位は、電圧Ｖｎ１とほぼ同電位である（すなわち、ノードｎ２の電圧Ｖｎ２とも同電位）。
【００４７】
したがって、ＮＭＯＳトランジスタＭ４のゲートと、ＮＭＯＳトランジスタＭ４のソースとは同電位であるから、ＮＭＯＳトランジスタＭ４はオフする。
したがって、図３に示す経路Ｌ１を通じて、ＰＭＯＳトランジスタＭ１から出力される電流が流れて、内部電源ＶＤＤが生成され、内部電源ＶＤＤは、内部電源出力端子ＶＤＤoutから出力されることになる。
【００４８】
なお、ＰＭＯＳトランジスタＭ１のオン開始から、ＰＭＯＳトランジスタＭ１の出力電圧（ノードｎ１の電圧Ｖｎ１）は、徐々に電源電圧ＶＣＣに近づいていき、ＰＭＯＳトランジスタＭ１のフルオン状態で、内部電源ＶＤＤは電源電圧ＶＣＣと等しくなる。
【００４９】
図４は内部電源を生成する際の他方の経路を示す図である。経路Ｌ２は、ソースフォロワとして機能するＮＭＯＳトランジスタＭ４を介した経路である。
経路Ｌ２では、電源電圧ＶＣＣからＮＭＯＳトランジスタＭ４の閾値電圧分低い電圧値が、内部電源ＶＤＤとして生成される。これにより、初期運用時に高電圧の電源電圧ＶＣＣが周辺回路に直接印加されないようにしている。
【００５０】
経路Ｌ２における内部電源ＶＤＤの生成動作について説明する。内部電源ＶＤＤが上昇し、ツェナーダイオードＤｚの降伏電圧Ｖｚの値に達したとする。このことは、ツェナーダイオードＤｚのカソード側のノードｎ２の電圧Ｖｎ２が、降伏電圧Ｖｚに達するということなので、ツェナーダイオードＤｚは、ブレークダウンを起こすことになる（ダイオードクランプの解除が起こる）。
【００５１】
ツェナーダイオードＤｚがブレークダウンすると、デプレッションＭＯＳトランジスタＭｄ１は通電し（導通）、ツェナーダイオードＤｚのカソードからアノード方向へ電流が流れる。
【００５２】
すなわち、ＰＭＯＳトランジスタＭ１から出力される電流は、デプレッションＭＯＳトランジスタＭｄ１およびツェナーダイオードＤｚを介して流れることになる。
このとき、ノードｎ１の電圧Ｖｎ１と、ノードｎ２の電圧Ｖｎ２とに電位差が生じ、電圧Ｖｎ１の方が電圧Ｖｎ２よりも高くなる（Ｖｎ２＜Ｖｎ１）。したがって、ＰＭＯＳトランジスタＭ２のゲート電位は、ＰＭＯＳトランジスタＭ２のソース電位よりも低くなるから、ＰＭＯＳトランジスタＭ２はオンになる。
【００５３】
ＰＭＯＳトランジスタＭ２がオンすると、ＰＭＯＳトランジスタＭ３のゲートには高電位が印加するので、ＰＭＯＳトランジスタＭ３はオフになる。
一方、ＮＭＯＳトランジスタＭ４のゲート電位は、電圧Ｖｎ２が印加されるが、ＮＭＯＳトランジスタＭ４のソース電位よりも高いので、ＮＭＯＳトランジスタＭ４はオンする。
【００５４】
したがって、図４に示す経路Ｌ２を通じて、ＰＭＯＳトランジスタＭ１から出力される電流が流れて、内部電源ＶＤＤが生成され、内部電源ＶＤＤは、内部電源出力端子ＶＤＤoutから出力されることになる。
【００５５】
なお、経路Ｌ２では、ツェナーダイオードＤｚのブレークダウンが解消されるまで、内部電源ＶＤＤは、ある電圧（電圧Ｖｄとする）値が維持される。この電圧Ｖｄは、電源電圧ＶＣＣからＮＭＯＳトランジスタＭ４の閾値電圧を減算した電圧値である。
【００５６】
次に経路Ｌ２から経路Ｌ１に切り替わって、経路Ｌ１で内部電源ＶＤＤが再び生成される動作について説明する。
内部電源ＶＤＤは、チャージポンプ１０１の動作電源になっているから、内部電源ＶＤＤが供給されることで、チャージポンプ１０１が動作する。チャージポンプ１０１が動作すると、負荷２を駆動するためのパワーＭＯＳＦＥＴをオン、オフさせるゲート制御信号（パワーＭＯＳＦＥＴのゲート電圧）が出力される。
【００５７】
このようにして、チャージポンプ１０１が動作することにより、負荷２に接続されている出力端子ＯＵＴの電圧も上昇していくので、ツェナーダイオードＤｚのアノード側の電圧が上昇し、ツェナーダイオードＤｚのブレークダウンが解消することになる。
【００５８】
ツェナーダイオードＤｚのブレークダウンが解消すると、再び、ダイオードクランプが起こるので、内部電源ＶＤＤの生成経路は、経路Ｌ１になる。
すなわち、ツェナーダイオードＤｚのブレークダウンが解消すると、デプレッションＭＯＳトランジスタＭｄ１は非通電になるから、ノードｎ１の電圧Ｖｎ１と、ノードｎ２の電圧Ｖｎ２とは等しくなる。
【００５９】
したがって、図３で上述したトランジスタのスイッチング動作となって、経路Ｌ１による内部電源ＶＤＤが生成される。
なお、図５のテーブル２０に、経路Ｌ１、Ｌ２毎の各トランジスタのオン、オフ状態をまとめて示しておく。
【００６０】
次に解決すべき課題について説明する。内部電源回路１０において、出力端子ＯＵＴとＧＮＤ０とが短絡した負荷短絡が生じると、図３で上述したようなトランジスタのスイッチング動作になって、経路Ｌ１により、内部電源ＶＤＤが生成されることになる。
【００６１】
経路Ｌ２で生成される内部電源ＶＤＤは一定値であるが、経路Ｌ１によって生成される内部電源ＶＤＤは、電源電圧ＶＣＣの変動に応じて電圧値は変化する。したがって、内部電源ＶＤＤが電源電圧ＶＣＣと同じ高電位まで上昇すると、チャージポンプ１０１から出力されるゲート制御信号の電圧値も大きくなる。
【００６２】
すなわち、チャージポンプ１０１は、内部電源ＶＤＤによって昇圧動作を行うので、内部電源ＶＤＤが上昇すれば、チャージポンプ１０１による昇圧電圧値も高くなるから、チャージポンプ１０１の出力レベル（ゲート制御信号の電圧値）も大きくなる。
【００６３】
すると、負荷２を駆動するためのパワーＭＯＳＦＥＴに印加されるゲート電圧が大きくなるので、パワーＭＯＳＦＥＴに流れるドレイン電流が増大する。このドレイン電流は、負荷２を駆動する発振電流であるから、負荷２に流れる電流が増大することになる。
【００６４】
しかし、負荷短絡が生じている状態で、負荷２に流れる電流が増大すると、例えば、素子破壊を起こすなどの問題が生じる可能性があり、装置の品質および信頼性を損なうことになる。
【００６５】
次に本発明の技術の内部電源回路について説明する。図６は半導体装置の構成例を示す図である。半導体装置１００ａは、内部電源回路１０ａとチャージポンプ１０１を備える。
【００６６】
また、内部電源回路１０ａは、ＰＭＯＳトランジスタＭ１〜Ｍ３、ＮＭＯＳトランジスタＭ４、デプレッションＭＯＳトランジスタＭｄ１、Ｍｄ２およびツェナーダイオードＤｚおよび抵抗Ｒ１を備える。
【００６７】
半導体装置１００ａは、図２の構成に対して、あらたにデプレッションＭＯＳトランジスタＭｄ２を含むものであり、その他の構成要素は図２と同じである。
なお、図１との対応関係を示すと、制御スイッチｓ０は、ＰＭＯＳトランジスタＭ１に対応し、スイッチｓ１は、ＰＭＯＳトランジスタＭ２に対応し、スイッチｓ２は、ＰＭＯＳトランジスタＭ３に対応し、スイッチｓ３は、ＮＭＯＳトランジスタＭ４に対応する。
【００６８】
また、電流制御素子１ｂは、デプレッションＭＯＳトランジスタＭｄ１に対応し、電流制御素子１ｄは、デプレッションＭＯＳトランジスタＭｄ２に対応する。クランプ回路１ａは、ツェナーダイオードＤｚおよび抵抗Ｒ１で実現している。
【００６９】
デプレッションＭＯＳトランジスタＭｄ２の接続関係について記すと、デプレッションＭＯＳトランジスタＭｄ２のドレインは、ＰＭＯＳトランジスタＭ２のゲート、デプレッションＭＯＳトランジスタＭｄ１のゲート、デプレッションＭＯＳトランジスタＭｄ１のソース、ＮＭＯＳトランジスタＭ４のゲートおよびツェナーダイオードＤｚのカソードに接続する。
【００７０】
また、デプレッションＭＯＳトランジスタＭｄ２のゲートは、デプレッションＭＯＳトランジスタＭｄ２のソースと、ＧＮＤ１と接続する。その他の素子の接続関係は図２と同様である。
【００７１】
動作について説明する。負荷短絡が生じると、図２の内部電源回路１０の構成では、上述のように、ツェナーダイオードＤｚのダイオードクランプにより、経路Ｌ１による内部電源ＶＤＤが生成されることになる。
【００７２】
これに対し、図６に示す内部電源回路１０ａでは、デプレッションＭＯＳトランジスタＭｄ２が追加されることにより、ツェナーダイオードＤｚでブロックされていた電流が、デプレッションＭＯＳトランジスタＭｄ２を通じて流れることになる。
【００７３】
図７は追加したデプレッションＭＯＳトランジスタに流れる電流経路を示す図である。内部電源回路１０ａにおいて、負荷短絡が生じた直後では、ＰＭＯＳトランジスタＭ１から流れる電流は、デプレッションＭＯＳトランジスタＭｄ１およびデプレッションＭＯＳトランジスタＭｄ２を通じて、経路Ｌ３を通じて流れることになる。
【００７４】
すると、ノードｎ２の電圧Ｖｎ２は、ノードｎ１の電圧Ｖｎ１よりも低くなるから（Ｖｎ２＜Ｖｎ１）、ＰＭＯＳトランジスタＭ２のソース−ゲート間電圧は大きくなり、ＰＭＯＳトランジスタＭ２はオンする。
【００７５】
したがって、ＰＭＯＳトランジスタＭ２がオンすると、上述したように、ＰＭＯＳトランジスタＭ３はオフし、また、ＮＭＯＳトランジスタＭ４はオンするから、経路Ｌ２による内部電源ＶＤＤの生成経路が確立することになる。
【００７６】
経路Ｌ２によって生成される内部電源ＶＤＤは、一定電圧であり、電源電圧ＶＣＣの変動に影響されない。このため、チャージポンプ１０１には、一定の内部電源ＶＤＤが供給されるから、チャージポンプ１０１の出力レベルも一定となる。
【００７７】
したがって、負荷２を駆動するためのパワーＭＯＳＦＥＴのゲート電圧が一定となるので、パワーＭＯＳＦＥＴに流れる電流の上昇が抑制される。よって、負荷短絡時に出力端子ＯＵＴから出力される電流ピーク値を抑制することが可能になる。
【００７８】
次に電流の電源電圧依存性のシミュレーション結果について説明する。図８は電流の電源電圧依存性を示す図である。縦軸は電流（Ａ）、横軸は電源電圧ＶＣＣ（Ｖ）である。波形ｇ１は、出力端子ＯＵＴから出力される電流ピーク値であり、改善前の内部電源回路１０における電流の電源電圧依存性のシミュレーション結果を示している。
【００７９】
また、変曲点Ｐ１は、内部電源回路１０における、経路Ｌ１で生成される内部電源ＶＤＤが、経路Ｌ２で生成される内部電源ＶＤＤに切り替わる切替えポイントを示している。
電源電圧ＶＣＣ＝６〜１４Ｖ付近の電圧範囲Ｖａが、経路Ｌ１による内部電源ＶＤＤの生成を示しており、変曲点Ｐ１を境にして、経路Ｌ２による内部電源ＶＤＤの生成に切り替わっている。電圧範囲Ｖａは、電流の電源電圧依存性が現れる範囲であり、電源電圧ＶＣＣが上昇すると電流値も上昇している。
【００８０】
図９は電流の電源電圧依存性を示す図である。縦軸は電流（Ａ）、横軸は電源電圧ＶＣＣ（Ｖ）である。波形ｇ２は、出力端子ＯＵＴから出力される電流ピーク値であり、改善後の内部電源回路１０ａにおける電流の電源電圧依存性のシミュレーション結果を示している。
【００８１】
また、変曲点Ｐ２は、内部電源回路１０ａにおける、経路Ｌ１で生成される内部電源ＶＤＤが、経路Ｌ２で生成される内部電源ＶＤＤに切り替わる切替えポイントを示している。
【００８２】
電源電圧ＶＣＣ＝６〜１０Ｖ付近の電圧範囲Ｖｂが、経路Ｌ１による内部電源ＶＤＤの生成を示しており、変曲点Ｐ２を境にして、経路Ｌ２による内部電源ＶＤＤの生成に切り替わっている。電圧範囲Ｖｂは、電流の電源電圧依存性が現れる範囲であり、電源電圧ＶＣＣが上昇すると電流値も上昇している。
【００８３】
ここで、波形ｇ１、ｇ２を比較すると、波形ｇ１の変曲点Ｐ１は、電源電圧ＶＣＣ＝１３Ｖ付近にあり、波形ｇ２の変曲点Ｐ２は、電源電圧ＶＣＣ＝１０Ｖ付近にある。このように、改善後の内部電源回路１０ａでは、変曲点を電源電圧ＶＣＣの低電圧側にシフトできている。
【００８４】
このため、電圧範囲Ｖｂは、電圧範囲Ｖａよりも狭く、電源電圧依存性が現れる電圧範囲が狭くなっている。すなわち、負荷短絡時には、経路Ｌ１で内部電源ＶＤＤが生成される電圧範囲を狭くして、経路Ｌ２で内部電源ＶＤＤが生成される電圧範囲が広くなっている。
【００８５】
このように、内部電源回路１０ａによって、負荷短絡時に負荷に流れる電流の電源電圧への依存性の低減が図られている。したがって、負荷短絡時において、一定電圧の内部電源ＶＤＤがチャージポンプ１０１に供給されるので、負荷２に流れるピーク電流を低減することが可能になる。
【００８６】
次に本発明の半導体装置１００ａが適用されるＩＰＳの構成について説明する。図１０はハイサイド型ＩＰＳの構成例を示す図である。
ＩＰＳ３０は、負荷２、マイコン４、バッテリ５に接続している。また、ＩＰＳ３０は、ロジック回路３１、レベルシフトドライバ３２、内部電源回路３３、ＳＴ（status）回路３４、低電圧検出回路３５、短絡検出回路３６、負荷開放検出回路３７、過電流検出回路３８および過熱検出回路３９を備える。
【００８７】
さらに、ＩＰＳ３０は、負荷２を駆動するためのパワーＭＯＳＦＥＴであるスイッチ素子Ｍ０を有し、スイッチ素子Ｍ０にはダイオードＤ０（ＦＷＤ：Free Wheel Diode）が接続されている。
【００８８】
スイッチ素子Ｍ０がオフになる瞬間では、モータ等の誘導性の負荷２からは、逆起電力が発生する。このため、スイッチ素子Ｍ０に対して、ダイオードＤ０を逆並列に接続して、このときの負荷電流を還流させる構成としている。
【００８９】
ここで、ロジック回路３１は、端子Ｉｎから入力されるマイコン４からの制御信号、および各保護回路の状態検出信号を一括して認識し、スイッチ素子Ｍ０を制御するためのＯＮＢＨ（ON By H）信号を出力する。
【００９０】
レベルシフトドライバ３２は、ロジック回路３１から出力されたＯＮＢＨ信号を、スイッチ素子Ｍ０をフルオンさせるに要するレベルまで昇圧したＧＳ信号を生成し、スイッチ素子Ｍ０のゲートに印加する。なお、レベルシフトドライバ３２は、上述のチャージポンプ１０１の機能を含む。
【００９１】
内部電源回路３３は、電源電圧ＶＣＣより低い値から段階的に上昇させる電源電圧である内部電源を生成し、内部電源で制御が必要な回路に対して供給する。なお、内部電源回路３３は、図６に示した内部電源回路１０ａの機能を含む。
【００９２】
ＳＴ回路３４は、スイッチ素子Ｍ０の動作状態を、ＳＴ端子を介して、マイコン４に送信する。
低電圧検出回路３５は、電源電圧ＶＣＣが定格電圧より低いとき、異常信号をロジック回路３１に送信する。低電圧検出回路３５から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００９３】
短絡検出回路３６は、スイッチ素子Ｍ０のソースに接続している出力端子ＯＵＴがＧＮＤにショートしたとき、異常信号をロジック回路３１に送信する。短絡検出回路３６から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００９４】
負荷開放検出回路３７は、スイッチ素子Ｍ０のソースに接続する出力端子ＯＵＴがオープンになったとき、異常信号をロジック回路３１に送信する。負荷開放検出回路３７から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００９５】
過電流検出回路３８は、スイッチ素子Ｍ０とカレントミラー回路を構成しているトランジスタＭｃから、スイッチ素子Ｍ０に流れる電流と同一の電流を受信する。そして、定格より異常な大電流が流れたことを検出すると、異常信号をロジック回路３１に送信する。過電流検出回路３８から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００９６】
過熱検出回路３９は、スイッチ素子Ｍ０が定格より異常な高温になったとき、異常信号をロジック回路３１に送信する。過熱検出回路３９から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００９７】
以上説明したように、本発明によれば、経路Ｌ１で内部電源ＶＤＤを生成する際のＰＭＯＳトランジスタＭ２のソース−ゲート間電圧を大きくすることができる。このため、ＰＭＯＳトランジスタＭ２がより低電源電圧でオンしやすくなるので、フラットな電流特性が得られる経路２での電源生成範囲が広くなり、電流の電源電圧依存性を低減することが可能になる。
【００９８】
また、これにより、負荷短絡時の発振ピーク電流が小さくなるので、素子破壊の発生を抑止することができ、装置品質および信頼性の向上を図ることが可能になる。さらに、負荷短絡した場合でもピーク値の低い電流を出力端子ＯＵＴから出力し続けるので、負荷短絡が解消すればリセット動作を行わずに、即時にリスタートすることも可能になる。
【００９９】
さらにまた、負荷短絡時に流れる電流を小さくできるので、例えば、負荷と装置とをつなぐワイヤの溶断電流に余裕を持たすことができ、ワイヤボンディングの本数を低減させることができる。
【０１００】
また、ワイヤがＡｕ（金）線であればコストダウン効果も見込める。さらに、プリント板に流れる電流も低減できるので、プリント板のラインを細くすることができ、基板面積の低減にも貢献することが可能になる。
【０１０１】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
【符号の説明】
【０１０２】
１  内部電源回路
１ａ  クランプ回路
１ｂ  第１の電流制御素子
１ｃ  切替えスイッチ群
１ｄ  第２の電流制御素子
２  負荷
ｓ０  制御スイッチ
ｓ１  第１スイッチ
ｓ２  第２スイッチ
ｓ３  第３スイッチ
Ｓｉｎ  制御信号
Ｌ１  第１経路
Ｌ２  第２経路
ＩＮ  入力端子
ＯＵＴ  出力端子
ＶＤＤout  内部電源出力端子
ＧＮＤ０  外部グランド
ＧＮＤ１  内部グランド
ｇａ  ピーク電流の波形
Ｖ１  第１経路で内部電源が生成される電源電圧の範囲
Ｖ２  第２経路で内部電源が生成される電源電圧の範囲
Ｐ０  変曲点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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