(57)【特許請求の範囲】
【請求項１】
第１の回路と、第１のスイッチと、第２のスイッチと、を有し、
前記第１の回路は、第１乃至第３のトランジスタを有し、
前記第１のスイッチは、第４のトランジスタを有し、
前記第２のスイッチは、第５のトランジスタを有し、
前記第１乃至第５のトランジスタは、導電型が同じであり、
前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのバックゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのバックゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第３のトランジスタのバックゲートは、前記第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第６の配線に電気的に接続され、
前記第６の配線は、クロック信号を供給する機能を有し、
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第１のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さいことを特徴とする半導体装置。
【請求項２】
第１の回路と、第２の回路と、第１のスイッチと、第２のスイッチと、を有し、
前記第１の回路は、第１乃至第３のトランジスタを有し、
前記第２の回路は、第６乃至第８のトランジスタを有し、
前記第１のスイッチは、第４のトランジスタを有し、
前記第２のスイッチは、第５のトランジスタを有し、
前記第１乃至第８のトランジスタは、導電型が同じであり、
前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのバックゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのバックゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第３のトランジスタのバックゲートは、前記第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第６の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第６のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのバックゲートは、前記第７のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第７の配線と電気的に接続され、
前記第７のトランジスタのバックゲートは、前記第７の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第７の配線と電気的に接続され、
前記第８のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
前記第８のトランジスタのバックゲートは、前記第５の配線と電気的に接続され、
前記第６の配線は、クロック信号を供給する機能を有し、
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第１のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より小さく、
前記第４のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅より小さいことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第４のトランジスタのバックゲートは、前記第５の配線と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１乃至第３のトランジスタは、酸化物半導体層にチャネルが形成されることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記酸化物半導体層は、脱水化又は脱水素化処理を行った後、酸素が供給される工程を経て形成されたものであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタを用いた半導体装置に関する。または、その駆動方法に関する。
【背景技術】
【０００２】
シフトレジスタ等の半導体装置を、ｐチャネル型トランジスタ及びｎチャネル型トランジ
スタの両方を用いて構成するよりも、例えばｎチャネル型トランジスタのみを用いて構成
する等、単極性のトランジスタを用いて構成することによって、作製工程を簡略化するこ
とができる。単極性のトランジスタを用いて構成され、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ  ＭＯＳ）と同様の機能を有する回路は、ユニポーラＣＭＯＳとも言われる。単極
性のトランジスタを用いて構成されたシフトレジスタは、例えば特許文献１に開示されて
いる。
【０００３】
図７は、特許文献１に開示されたシフトレジスタの一部の構成を示す回路図である。シフ
トレジスタは、図７に記載した段８０を複数設け、縦続接続（カスケード接続）した構成
とすることができる。段８０は、トランジスタ８１、トランジスタ８２、トランジスタ８
３、トランジスタ８４、容量素子８５を有する。段８０に含まれるトランジスタ（トラン
ジスタ８１乃至トランジスタ８４）は、全てｎチャネル型トランジスタとすることができ
る。こうして、シフトレジスタに含まれるトランジスタの全てをｎチャネル型トランジス
タとすることができる。
【０００４】
段８０において、トランジスタ８１のドレインは端子Ｃ１に接続され、クロック信号ＣＬ
Ｋが入力される。トランジスタ８１のソースは、出力端子ＯＵＴ及びトランジスタ８２の
ドレインに接続される。出力端子ＯＵＴから出力される信号が段８０の出力信号となる。
トランジスタ８１のゲートはトランジスタ８３のソースに接続される。トランジスタ８２
のソースは端子ＶＳＳに接続され、低電源電位（例えば、接地電位等）が与えられる。ト
ランジスタ８２のゲートは端子Ｃ２に接続され、クロック反転信号ＣＬＫＢが入力される
。なお、クロック反転信号ＣＬＫＢは前述のクロック信号ＣＬＫの反転信号（論理値が反
転した信号）である。トランジスタ８３のゲートとドレインは入力端子ＩＮに接続される
。入力端子ＩＮには１段前の段８０の出力信号が入力される。トランジスタ８３のソース
はトランジスタ８４のドレインと接続される。トランジスタ８４のソースは端子ＶＳＳに
接続され、低電源電位（例えば、接地電位等）が与えられる。トランジスタ８４のゲート
は後段（１段後）の段８０の出力端子ＯＵＴと接続される。容量素子８５は、トランジス
タ８１のゲートとソースの間に設けられる。
【０００５】
段８０において、出力信号のハイレベル電位はクロック信号ＣＬＫのハイレベル電位とな
り、出力信号のローレベル電位は低電源電位となる。段８０を複数有するシフトレジスタ
は、複数の段８０から順に出力される出力信号を用いて複数の負荷を駆動する。例えば、
シフトレジスタを表示装置の走査線駆動回路に用いた場合には、当該負荷は走査線及び当
該走査線に接続された素子等に相当する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されたシフトレジスタでは、出力信号のハイレベル電位はクロック信号
ＣＬＫのハイレベル電位となる。つまり、クロック信号ＣＬＫのハイレベル電位によって
、負荷（シフトレジスタによって駆動される素子やシフトレジスタから信号が入力される
配線等に相当）を駆動する構成である。そのため、クロック信号ＣＬＫを生成する回路（
以下、クロック信号生成回路ともいう。）は大きな電流駆動能力が必要となる。回路の電
流駆動能力を大きくするためには、当該回路を構成する素子のサイズ（例えば、トランジ
スタのチャネル幅やチャネル長）を大きくする、大きなサイズの素子で構成されるバッフ
ァを設ける等が必要となり、回路面積が増大する。そこで本発明は、電流駆動能力がより
小さなクロック信号生成回路を適用することが可能なシフトレジスタを提供することを課
題の一つとする。
【０００８】
なお、この課題の記載は、他の課題の存在を妨げるものではない。これ以外の課題は、明
細書、図面、特許請求の範囲などの記載から、自ずと明らかとなるものであり、明細書、
図面、特許請求の範囲などの記載から、これ以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の一態様は、スイッチと、導通状態となった当該スイッチを介して入
力信号が入力端子に入力される論理回路と、を有する。なお、論理回路とは、入力端子（
入力端子が複数ある場合は、複数の入力端子のうちの１つに相当）に入力される信号の論
理値を反転して出力端子から出力する回路（例えば、インバータ回路）を示す。スイッチ
は、その導通状態又は非導通状態がクロック信号（またはその反転信号）によって選択さ
れる。一方、論理回路は、配線（以下、高電源線ともいう）から高電源電位が供給され、
また、別の配線（以下、低電源線ともいう）から低電源電位が供給され、高電源線と出力
端子との電気的接続、及び／または、低電源線と出力端子との電気的接続を選択すること
によって、入力端子（入力端子が複数ある場合は、複数の入力端子のうちの１つに相当）
に入力される信号の論理値を反転して出力端子から出力する。そして、論理回路の出力を
半導体装置の出力とする。こうして、半導体装置によって駆動される負荷（例えば、バス
ラインや、バスラインに接続された素子等）は、高電源線または低電源線と電気的に接続
されて駆動される。なお、クロック信号生成回路は、半導体装置に含まれてもよいし、半
導体装置の外部回路であってもよい。また、負荷を含めて半導体装置としてもよい。
【００１０】
ここで、半導体装置を構成するトランジスタの全ては、同一導電型とすることができる。
つまり、スイッチ及び論理回路を構成するトランジスタの全ては、同一導電型とすること
ができる。この場合に、論理回路はブートストラップ回路を有し、当該ブートストラップ
回路を用いて出力信号を補正する構成とする。つまり、半導体装置を構成するトランジス
タの全てをｎチャネル型トランジスタとし、論理回路は、入力信号がハイレベル電位の場
合には、出力端子から低電源電位を出力し、入力信号がローレベル電位の場合には、ブー
トストラップ回路を用いて出力端子の電位を上昇させることにより出力端子から高電源電
位を出力する構成とすることができる。または、半導体装置を構成するトランジスタの全
てをｐチャネル型トランジスタとし、論理回路は、入力信号がローレベル電位の場合には
、出力端子から高電源電位を出力し、入力信号がハイレベル電位の場合には、ブートスト
ラップ回路を用いて出力端子の電位を低下させることにより出力端子から低電源電位を出
力する構成とすることができる。
【００１１】
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の
論理値が反転した信号が入力される反転入力端子）を有する構成とすることができる。そ
して、高電源線及び低電源線の一方と出力端子との電気的接続を反転入力端子に入力され
る信号によって制御し、高電源線及び低電源線の他方と出力端子との電気的接続を入力端
子に入力される信号によって制御することによって、入力端子に入力された入力信号の論
理値を反転して出力端子から出力する構成とすることができる。例えば、論理回路を構成
するトランジスタがｎチャネル型トランジスタの場合には、高電源線と出力端子との間に
設けられたトランジスタのゲートを反転入力端子と電気的に接続し、当該反転入力端子に
入力される信号によって当該トランジスタのオン状態又はオフ状態を制御し、低電源線と
出力端子との間に設けられた別のトランジスタのゲートを入力端子と電気的に接続し、当
該入力端子に入力される信号によって当該トランジスタのオン状態又はオフ状態を制御す
ることによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力す
る構成とすることができる。または例えば、論理回路を構成するトランジスタがｐチャネ
ル型トランジスタの場合には、低電源線と出力端子との間に設けられたトランジスタのゲ
ートを反転入力端子と電気的に接続し、当該反転入力端子に入力される信号によって当該
トランジスタのオン状態又はオフ状態を制御し、高電源線と出力端子との間に設けられた
別のトランジスタのゲートを入力端子と電気的に接続し、当該入力端子に入力される信号
によって当該トランジスタのオン状態又はオフ状態を制御することによって、入力端子に
入力された入力信号の論理値を反転して出力端子から出力する構成とすることができる。
【００１２】
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体
層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と
第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲー
ト絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電極の一方を
当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一
対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと電気的に接続す
ることができる。または、当該トランジスタがｎチャネル型トランジスタの場合に、一対
のゲート電極の他方（バックゲート）は低電源線と電気的に接続することができる。当該
トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲ
ート）は高電源線と電気的に接続することができる。なお、一対のゲート電極の一方（ゲ
ート）と他方（バックゲート）とを電気的に接続し、当該トランジスタのゲートとしても
よい。
【００１３】
なお、半導体装置に含まれる複数のトランジスタそれぞれは、チャネルが形成される半導
体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一
方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体
層と第２のゲート絶縁層を介して重畳する構成とする。そして、半導体装置に含まれる複
数のトランジスタのうちいくつかは、一対のゲート電極の一方をゲートとし、一対のゲー
ト電極の他方をバックゲートとし、半導体装置に含まれる複数のトランジスタのうち他の
トランジスタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方
をゲートとしてもよい。つまり、半導体装置に含まれる複数のトランジスタのうち、いく
つかと、その他のトランジスタとで、「ゲート」と「バックゲート」との位置関係を逆と
することが可能である。例えば、半導体装置に含まれる複数のトランジスタのうちいくつ
かを、半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、半導体装
置に含まれる複数のトランジスタのうち他のトランジスタを、半導体層の上方にゲートが
設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲート
は、当該トランジスタのソースと電気的に接続することができる。または、当該トランジ
スタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続する
ことができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは
高電源線と電気的に接続することができる。なお、ゲートとバックゲートとを電気的に接
続し、当該トランジスタのゲートとしてもよい。
【００１４】
例えば、本発明の半導体装置の一態様は、スイッチと、導通状態となった前記スイッチを
介して入力信号が入力される論理回路と、を有し、スイッチと、論理回路を構成するトラ
ンジスタの全ては、ｎチャネル型トランジスタであり、スイッチは、導通状態又は非導通
状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入力信号
が入力される入力端子と、入力信号の論理値が反転した信号が入力される反転入力端子と
、出力端子と、を有し、高電源線から高電源電位が供給され、低電源線から低電源電位が
供給され、高電源線と出力端子との電気的接続を反転入力端子に入力される信号によって
制御し、低電源線と出力端子との電気的接続を入力端子に入力される信号によって制御す
ることによって、入力信号がハイレベル電位の場合には、出力端子から低電源電位を出力
し、入力信号がローレベル電位の場合には、ブートストラップ回路を用いて出力端子の電
位を上昇させることにより出力端子から高電源電位を出力し、ｎチャネル型トランジスタ
は、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極と
を有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対
のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳し、一対のゲート電
極の他方は、ソースと電気的に接続される。
【００１５】
または例えば、本発明の半導体装置の一態様は、スイッチと、導通状態となった前記スイ
ッチを介して入力信号が入力される論理回路と、を有し、スイッチと、論理回路を構成す
るトランジスタの全ては、ｐチャネル型トランジスタであり、スイッチは、導通状態又は
非導通状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入
力信号が入力される入力端子と、入力信号の論理値が反転した信号が入力される反転入力
端子と、出力端子と、を有し、高電源線から高電源電位が供給され、低電源線から低電源
電位が供給され、低電源線と出力端子との電気的接続を反転入力端子に入力される信号に
よって制御し、高電源線と出力端子との電気的接続を入力端子に入力される信号によって
制御することによって、入力信号がローレベル電位の場合には、出力端子から高電源電位
を出力し、入力信号がハイレベル電位の場合には、ブートストラップ回路を用いて出力端
子の電位を低下させることにより出力端子から低電源電位を出力し、ｐチャネル型トラン
ジスタは、チャネルが形成される半導体層と、半導体層を挟んで設けられた一対のゲート
電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し
、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して重畳し、一対のゲ
ート電極の他方は、ソースと電気的に接続される。
【００１６】
上記トランジスタのチャネルが形成される半導体層は、酸化物半導体を用いて形成するこ
とができる。なお、シリコンを用いて形成してもよい。例えば、非晶質シリコンを用いて
形成してもよいし、多結晶シリコンを用いて形成してもよいし、単結晶シリコンを用いて
形成してもよい。
【００１７】
本発明の半導体装置の一態様は、表示装置であってもよい。例えば、液晶素子を用いた表
示装置や、ＥＬ（エレクトロルミネッセンス）素子等の発光素子を用いた表示装置であっ
てもよい。
【００１８】
本発明の半導体装置の一態様は、イメージセンサであってもよい。
【００１９】
本発明の半導体装置の一態様は、演算回路や記憶装置であってもよい。なお、ＣＰＵ、プ
ログラマブルＬＳＩも演算回路の範疇に含まれるとする。
【００２０】
また、本発明の一態様は、上記半導体装置を用いた電子機器とすることができる。
【発明の効果】
【００２１】
本発明の半導体装置の一態様では、スイッチと、導通状態となった当該スイッチを介して
入力信号が入力端子に入力される論理回路と、を有し、スイッチは、その導通状態又は非
導通状態がクロック信号（またはその反転信号）によって選択される。一方、論理回路は
、高電源線と出力端子との電気的接続、及び／または、低電源線と出力端子との電気的接
続を選択することによって、入力信号の論理値を反転して出力端子から出力する。そして
、論理回路の出力を半導体装置の出力とする。こうして、半導体装置によって駆動される
負荷は、高電源線または低電源線と電気的に接続されて駆動される。このような構成とす
ることによって半導体装置は、クロック信号のハイレベル電位（またはローレベル電位）
を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流駆動能力を必要とし
ない。そのため、クロック信号生成回路の回路面積を小さくすることができる。
【００２２】
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半
導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを
削減することができる。この場合に、論理回路はブートストラップ回路を用いて出力信号
を補正する構成とする。こうして、単極性のトランジスタを用いて構成される論理回路で
あっても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧
の出力信号が得られる。
【００２３】
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の
論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方
と出力端子との電気的接続を反転入力端子に入力される信号によって制御し、高電源線及
び低電源線の他方と出力端子との電気的接続を入力端子に入力される信号によって制御す
ることによって、入力端子に入力された入力信号の論理値を反転して出力端子から出力す
る構成とすることができる。こうして、単極性のトランジスタを用いて構成される論理回
路であっても、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出
力端子の間に設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態
とすることができる。そのため、高電源線と低電源線との間に設けられた回路における貫
通電流を抑制することができる。
【００２４】
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体
層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と
第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲー
ト絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲ
ート）は、当該トランジスタのソースと電気的に接続することができる。または、当該ト
ランジスタがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲー
ト）は低電源線と電気的に接続することができる。当該トランジスタがｐチャネル型トラ
ンジスタの場合に、一対のゲート電極の他方（バックゲート）は高電源線と電気的に接続
することができる。こうしてトランジスタがノーマリオンとなるのを抑制することができ
る。そのため、半導体装置が誤動作するのを抑制し、また貫通電流も抑制することができ
る。
【００２５】
この様にして、単極性のトランジスタを用いてＣＭＯＳと同様の機能を有するユニポーラ
ＣＭＯＳを実現することができる。そして、クロック信号生成回路に大きな電流駆動能力
を要求することなく、本発明の半導体装置は、負荷（バスライン等）を駆動することがで
きる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１に記載の半導体装置の構成を示す図。
【図２】論理回路及びスイッチの構成を示す図。
【図３】段を複数有する半導体装置を示す図。
【図４】実施の形態２に記載の半導体装置の構成を示す図。
【図５】増幅回路の構成を示す図。
【図６】実施の形態３に記載の半導体装置の構成を示す図。
【図７】従来の半導体装置の構成を示す図。
【図８】トランジスタの構成例を示す図。
【図９】トランジスタの作製方法の例を示す図。
【図１０】電子機器を示す図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説
明する構成において、同一部分又は同様な機能を有する部分については同一の符号を異な
る図面間で共通して用い、その繰り返しの説明は省略する。
【００２８】
なお、図において、大きさ、厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。また
は、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様
は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差に
よる形状のばらつきなどを含むことが可能である。
【００２９】
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続され
ている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層など）であるとする。したがって、所定の接続関係、例
えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係
以外のものも含むものとする。
【００３０】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。
【００３１】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００３２】
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続され
ている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する
場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする
。
【００３３】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の
導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本
明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を
併せ持っている場合も、その範疇に含める。
【００３４】
（実施の形態１）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図１乃至図３を用い
て説明する。
【００３５】
半導体装置は、図１に示す段１０を有する構成とすることができる。段１０は、入力端子
ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３
と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と
、論理回路ＩＮＶ４と、出力端子ＯＵＴと、反転出力端子ＯＵＴＢと、を有する。
【００３６】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ
、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに
入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路
ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる
。論理回路ＩＮＶ１の出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子ＩＮ、論理回路Ｉ
ＮＶ４の反転入力端子ＩＮＢ、及び出力端子ＯＵＴと接続される。論理回路ＩＮＶ２の出
力端子ＯＵＴは、論理回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路ＩＮＶ４の入力端子
ＩＮ、及び反転出力端子ＯＵＴＢと接続される。スイッチＳＷ１、スイッチＳＷ２、スイ
ッチＳＷ３、及びスイッチＳＷ４それぞれは、端子Ａと端子Ｂとの間の導通状態又は非導
通状態を端子Ｘに入力される信号によって選択する機能を有する。こうして、スイッチＳ
Ｗ１は、入力端子ＩＮと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転
入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選
択する機能を有する。スイッチＳＷ２は、反転入力端子ＩＮＢと、論理回路ＩＮＶ１の反
転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状
態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ１及びスイッ
チＳＷ２の端子Ｘは端子Ｃ１に接続され、端子Ｃ１にはクロック信号及びその反転信号の
一方が入力される。スイッチＳＷ３は、論理回路ＩＮＶ３の出力端子ＯＵＴと、論理回路
ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態
又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ
４は、論理回路ＩＮＶ４の出力端子ＯＵＴと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及
び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力さ
れる信号によって選択する機能を有する。スイッチＳＷ３及びスイッチＳＷ４の端子Ｘは
端子Ｃ２に接続され、端子Ｃ２にはクロック信号及びその反転信号の他方が入力される。
【００３７】
図１に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１
及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）
によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（または
その反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロッ
ク信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は
導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を
保持する機能を有する。よって、図１に示した段１０は、フリップフロップ回路、ラッチ
回路と呼ぶこともできる。
【００３８】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４のより
具体的な構成の一態様について、図２（Ａ）及び図２（Ｂ）を用いて説明する。
【００３９】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４はそれ
ぞれ、図２（Ａ）に示す論理回路ＩＮＶとすることができる。図２（Ａ）に示した論理回
路ＩＮＶは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容
量素子２１１と、を有する。トランジスタ１０１のゲートは電源電位Ｖ１が与えられる電
源線Ｖ１と接続され、トランジスタ１０１のドレインは反転入力端子ＩＮＢと接続され、
トランジスタ１０１のソースはトランジスタ１０２のゲートと接続され、トランジスタ１
０２のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０２
のソースは出力端子ＯＵＴと接続され、トランジスタ１０３のゲートは入力端子ＩＮと接
続され、トランジスタ１０３のソースは電源電位Ｖ１とは異なる電源電位Ｖ２が与えられ
る電源線Ｖ２と接続され、トランジスタ１０３のドレインは出力端子ＯＵＴと接続される
。容量素子２１１の一対の電極のうちの一方はトランジスタ１０２のゲートと接続され、
容量素子２１１の一対の電極のうちに他方はトランジスタ１０２のソースと接続される。
なお、容量素子２１１を設ける代わりに、トランジスタ１０２の寄生容量等を積極的に利
用することもできる。
【００４０】
トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３は、同一導電型のトラ
ンジスタとすることができる。トランジスタ１０１、トランジスタ１０２及びトランジス
タ１０３をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも高
くする。また、電源電位Ｖ２は、例えば接地電位とする。つまり、電源電位Ｖ１を高電源
電位とし、電源電位Ｖ２を低電源電位とする。トランジスタ１０１、トランジスタ１０２
及びトランジスタ１０３をｐチャネル型トランジスタとした場合、電源電位Ｖ１は電源電
位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位とする。つまり、電源電
位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
【００４１】
トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３それぞれは、チャネル
が形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対
のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極
の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。こ
こで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の
他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トラン
ジスタのソースと接続することができる。図２（Ａ）では、トランジスタ１０１、トラン
ジスタ１０２及びトランジスタ１０３それぞれが、ゲートとバックゲートとを有し、バッ
クゲートがソースと接続されている構成を模式的に示している。なお、一対のゲート電極
の他方（バックゲート）は電源線Ｖ２と接続することもできる。つまり、当該トランジス
タがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低
電源線と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート
電極の他方（バックゲート）を高電源線と接続することもできる。こうして各トランジス
タ（トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３）がノーマリオン
となるのを抑制することができる。
【００４２】
なお、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３のうちいくつか
は、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし
、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３のうち他のトランジ
スタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲート
としてもよい。例えば、トランジスタ１０２は一対のゲート電極の一方をゲートとし、一
対のゲート電極の他方をバックゲートとし、トランジスタ１０３は一対のゲート電極の一
方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、トラン
ジスタ１０２とトランジスタ１０３とで、「ゲート」と「バックゲート」との位置関係を
逆とすることが可能である。例えば、トランジスタ１０２とトランジスタ１０３の一方を
半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、トランジスタ１
０２とトランジスタ１０３の他方を半導体層の上方にゲートが設けられたトップゲート型
トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソ
ースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トラン
ジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トラン
ジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続す
ることができる。
【００４３】
図２（Ａ）に示した論理回路ＩＮＶの動作について説明する。
【００４４】
まず、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３がｎチャネル型
トランジスタである場合の動作について説明する。入力端子ＩＮにハイレベル電位が入力
され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１０３はオン
状態となり、且つトランジスタ１０２はオフ状態となる。こうして、出力端子ＯＵＴは電
源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。
入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力
された際、トランジスタ１０３はオフ状態となり、且つトランジスタ１０２はオン状態と
なる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、反転入力端子ＩＮ
Ｂにハイレベル電位が入力されることによってトランジスタ１０１のソースの電位が所定
の電位（トランジスタ１０１のゲートの電位である電源電位Ｖ１に対してトランジスタ１
０１の閾値電圧分低い電位）となると、トランジスタ１０１はオフ状態となり、そのソー
スはフローティング状態となる。そして、その後もトランジスタ１０２のソースの電位が
上昇し続けることにより、容量素子２１１による容量結合によってトランジスタ１０２の
ゲートの電位が上昇する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれ
に近い電位）に引き上げられ、出力端子ＯＵＴから電源電位Ｖ１（高電源電位）が出力さ
れる。つまり、図２（Ａ）に示した論理回路ＩＮＶは、ブートストラップ回路を有すると
いうこともできる。
【００４５】
次いで、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３がｐチャネル
型トランジスタである場合の動作について説明する。入力端子ＩＮにローレベル電位が入
力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１０３はオ
ン状態となり、且つトランジスタ１０２はオフ状態となる。こうして、出力端子ＯＵＴは
電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される
。入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入
力された際、トランジスタ１０３はオフ状態となり、且つトランジスタ１０２はオン状態
となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、反転入力端子Ｉ
ＮＢにローレベル電位が入力されることによってトランジスタ１０１のソースの電位が所
定の電位（トランジスタ１０１のゲートの電位である電源電位Ｖ１に対してトランジスタ
１０１の閾値電圧分高い電位）となると、トランジスタ１０１はオフ状態となり、そのソ
ースはフローティング状態となる。そして、その後もトランジスタ１０２のソースの電位
が低下し続けることにより、容量素子２１１による容量結合によってトランジスタ１０２
のゲートの電位が低下する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそ
れに近い電位）に引き下げられ、出力端子ＯＵＴから電源電位Ｖ１（低電源電位）が出力
される。つまり、図２（Ａ）に示した論理回路ＩＮＶは、ブートストラップ回路を有する
ということもできる。
【００４６】
論理回路ＩＮＶ１、及び論理回路ＩＮＶ２はそれぞれ、図２（Ａ）に示す論理回路ＩＮＶ
とし、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、図２（Ｂ）に示す論理回路ＩＮＶと
することもできる。図２（Ｂ）に示した論理回路ＩＮＶは、トランジスタ１０４と、トラ
ンジスタ１０５と、を有する。トランジスタ１０４のゲートは反転入力端子ＩＮＢと接続
され、トランジスタ１０４のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続され
、トランジスタ１０４のソースは出力端子ＯＵＴと接続され、トランジスタ１０５のゲー
トは入力端子ＩＮと接続され、トランジスタ１０５のソースは電源電位Ｖ１とは異なる電
源電位Ｖ２が与えられる電源線Ｖ２と接続され、トランジスタ１０５のドレインは、出力
端子ＯＵＴと接続される。
【００４７】
トランジスタ１０４及びトランジスタ１０５は、同一導電型のトランジスタとすることが
できる。トランジスタ１０４及びトランジスタ１０５をｎチャネル型トランジスタとした
場合、電源電位Ｖ１は電源電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば接地
電位とする。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする
。トランジスタ１０４及びトランジスタ１０５をｐチャネル型トランジスタとした場合、
電源電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位と
する。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
【００４８】
トランジスタ１０４及びトランジスタ１０５それぞれは、チャネルが形成される半導体層
と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は
半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と
第２のゲート絶縁層を介して重畳する構成とすることができる。ここで、一対のゲート電
極の一方を当該トランジスタのゲートとする。一対のゲート電極の他方をバックゲートと
も呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トランジスタのソースと接続
することができる。図２（Ｂ）では、トランジスタ１０４及びトランジスタ１０５それぞ
れが、ゲートとバックゲートとを有し、バックゲートがソースと接続されている構成を模
式的に示している。なお、一対のゲート電極の他方（バックゲート）は電源線Ｖ２と接続
することもできる。つまり、当該トランジスタがｎチャネル型トランジスタの場合に、一
対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トランジスタがｐチャ
ネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を高電源線と接
続することもできる。こうして各トランジスタ（トランジスタ１０４及びトランジスタ１
０５）がノーマリオンとなるのを抑制することができる。
【００４９】
なお、トランジスタ１０４及びトランジスタ１０５のうち一方は、一対のゲート電極の一
方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０４及び
トランジスタ１０５のうち他方は、一対のゲート電極の一方をバックゲートとし、一対の
ゲート電極の他方をゲートとしてもよい。例えば、トランジスタ１０４は一対のゲート電
極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし、トランジスタ１０
５は一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲートとし
てもよい。つまり、トランジスタ１０４とトランジスタ１０５とで、「ゲート」と「バッ
クゲート」との位置関係を逆とすることが可能である。例えば、トランジスタ１０４とト
ランジスタ１０５の一方を半導体層の下方にゲートが設けられたボトムゲート型トランジ
スタとし、トランジスタ１０４とトランジスタ１０５の他方を半導体層の上方にゲートが
設けられたトップゲート型トランジスタとすることも可能である。そして、バックゲート
は、当該トランジスタのソースと電気的に接続することができる。または、当該トランジ
スタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接続する
ことができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲートは
高電源線と電気的に接続することができる。
【００５０】
図２（Ｂ）に示した論理回路ＩＮＶの動作について説明する。
【００５１】
まず、トランジスタ１０４及びトランジスタ１０５がｎチャネル型トランジスタである場
合の動作について説明する。入力端子ＩＮにハイレベル電位が入力され、反転入力端子Ｉ
ＮＢにローレベル電位が入力された際、トランジスタ１０４はオフ状態となり、且つトラ
ンジスタ１０５はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続されて
、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。入力端子ＩＮにローレ
ベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジス
タ１０４はオン状態となり、且つトランジスタ１０５はオフ状態となる。こうして、出力
端子ＯＵＴは電源線Ｖ１と接続される。しかし、出力端子ＯＵＴから出力される電位は、
反転入力端子ＩＮＢに入力されるハイレベル電位（例えば、電源電位Ｖ１）よりもトラン
ジスタ１０４の閾値電圧分低い電位よりも高くすることができない。
【００５２】
次いで、トランジスタ１０４及びトランジスタ１０５がｐチャネル型トランジスタである
場合の動作について説明する。入力端子ＩＮにローレベル電位が入力され、反転入力端子
ＩＮＢにハイレベル電位が入力された際、トランジスタ１０４はオフ状態となり、且つト
ランジスタ１０５はオン状態となる。こうして、出力端子ＯＵＴは電源線Ｖ２と接続され
て、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される。入力端子ＩＮにハイ
レベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジ
スタ１０４はオン状態となり、且つトランジスタ１０５はオフ状態となる。こうして、出
力端子ＯＵＴは電源線Ｖ１と接続される。しかし、出力端子ＯＵＴから出力される電位は
、反転入力端子ＩＮＢに入力されるローレベル電位（例えば、電源電位Ｖ１）よりもトラ
ンジスタ１０４の閾値電圧分高い電位よりも低くすることができない。
【００５３】
以上のように、図２（Ｂ）に示した論理回路ＩＮＶも、入力端子ＩＮに入力された信号の
論理値を反転して出力端子ＯＵＴから出力する回路であり、インバータ回路ということも
できる。但し、ブートストラップ回路を有さない。そのため、図２（Ｂ）に示した論理回
路ＩＮＶは、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に
相当）に等しい、所定の振幅の出力信号を出力することができない。しかしながら、図２
（Ａ）に示したブートストラップ回路を有する構成の論理回路ＩＮＶよりも回路構成を簡
略化することができる。
【００５４】
ここで、図１において、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は、スイッ
チＳＷ３及びスイッチＳＷ４を介して、論理回路ＩＮＶ１及び論理回路ＩＮＶ２に入力さ
れ、論理回路ＩＮＶ１の出力信号及び論理回路ＩＮＶ２の出力信号が各段の出力端子ＯＵ
Ｔ及び反転出力端子ＯＵＴＢからの出力信号となる。そのため、論理回路ＩＮＶ３及び論
理回路ＩＮＶ４が、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ
２｜に相当）に（概略）等しい振幅の出力信号を出力することができなくても、論理回路
ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は論理回路ＩＮＶ１及び論理回路ＩＮＶ２に
よって増幅され、段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからは電源電圧（高
電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振
幅の出力信号が出力される。こうして、半導体装置の回路構成をより簡略化しつつ、所定
の振幅の信号を出力可能な半導体装置が得られる。
【００５５】
図１において、スイッチＳＷ１及びスイッチＳＷ２それぞれは、図２（Ｃ）に示すように
トランジスタ１０６を用いて構成したスイッチＳＷとすることができる。トランジスタ１
０６のゲートは端子Ｘと接続され、トランジスタ１０６のソース及びドレインの一方は端
子Ａと接続され、ソース及びドレインの他方は端子Ｂと接続される構成とすることができ
る。トランジスタ１０６は、チャネルが形成される半導体層と、半導体層を挟んで設けら
れた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁
層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して
重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタ
のゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。一対のゲート電極の
他方（バックゲート）は、電源線Ｖ２と接続することができる。図２（Ｃ）では、トラン
ジスタ１０６が、ゲートとバックゲートとを有し、バックゲートが電源線Ｖ２と接続され
ている構成を模式的に示している。つまり、当該トランジスタがｎチャネル型トランジス
タの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該トラン
ジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）
を高電源線と接続することもできる。なお、トランジスタ１０６において、一対のゲート
電極の他方（バックゲート）が、当該トランジスタのソースと接続される構成とすること
もできる。こうしてトランジスタ１０６がノーマリオンとなるのを抑制することができる
。
【００５６】
図１において、スイッチＳＷ３及びスイッチＳＷ４それぞれは、図２（Ｄ）に示すように
トランジスタ１０７を用いて構成したスイッチＳＷとすることができる。トランジスタ１
０７のゲートは端子Ｘと接続され、トランジスタ１０７のソース及びドレインの一方は端
子Ａと接続され、ソース及びドレインの他方は端子Ｂと接続される構成とすることができ
る。トランジスタ１０７は、チャネルが形成される半導体層と、半導体層を挟んで設けら
れた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と第１のゲート絶縁
層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲート絶縁層を介して
重畳する構成とすることができる。ここで、一対のゲート電極の一方を当該トランジスタ
のゲートとする。一対のゲート電極の他方をバックゲートとも呼ぶ。図２（Ｄ）では、ト
ランジスタ１０７が、ゲートとバックゲートとを有し、バックゲートが電源線Ｖ２と接続
されている構成を模式的に示している。つまり、当該トランジスタがｎチャネル型トラン
ジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線と接続し、当該ト
ランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲー
ト）を高電源線と接続することもできる。なお、トランジスタ１０７において、一対のゲ
ート電極の他方（バックゲート）が、当該トランジスタのソースと接続される構成とする
こともできる。こうしてトランジスタ１０７がノーマリオンとなるのを抑制することがで
きる。
【００５７】
ここで、スイッチは論理回路よりも電流駆動能力が小さくても良いため、スイッチを構成
するトランジスタのサイズは、論理回路を構成するトランジスタのサイズよりも小さくす
ることができる。つまり、トランジスタ１０６及びトランジスタ１０７のチャネル幅（以
下、Ｗ、ゲート幅ともいう）（または、チャネル長（以下、Ｌ、ゲート長ともいう）に対
するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０１、トランジスタ１０２、トラン
ジスタ１０３、トランジスタ１０４及びトランジスタ１０５のいずれか又は全てのチャネ
ル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さ
くすることができる。こうして、半導体装置の高精細化、小型化を図ることができる。
【００５８】
論理回路ＩＮＶ３及び論理回路ＩＮＶ４は、出力端子ＯＵＴに接続される負荷を直接駆動
しないため、論理回路ＩＮＶ１及び論理回路ＩＮＶ２よりも電流駆動能力が小さくても良
い。そのため、論理回路ＩＮＶ３及び論理回路ＩＮＶ４を構成するトランジスタ（トラン
ジスタ１０１、トランジスタ１０２及びトランジスタ１０３、特にトランジスタ１０２及
びトランジスタ１０３、または、トランジスタ１０４及びトランジスタ１０５）のチャネ
ル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、論理回
路ＩＮＶ１及び論理回路ＩＮＶ２を構成するトランジスタ（トランジスタ１０１、トラン
ジスタ１０２及びトランジスタ１０３、特にトランジスタ１０２及びトランジスタ１０３
）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））
よりも小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることが
できる。
【００５９】
図２（Ａ）に示した論理回路ＩＮＶにおいて、トランジスタ１０１は出力端子ＯＵＴに接
続される負荷を直接駆動しないため、トランジスタ１０２及びトランジスタ１０３よりも
電流駆動能力が小さくても良い。そのため、トランジスタ１０１のチャネル幅（Ｗ）（ま
たは、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０２及
びトランジスタ１０３のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル
幅の比（Ｗ／Ｌ））よりも小さくすることができる。
【００６０】
本発明の半導体装置の一態様は、図１に示した段１０を複数有する構成とすることができ
る。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、
入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転
出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすること
ができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論
理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２
に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、
端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１
０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロ
ック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信
号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端
子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることが
できる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢ
には信号ＳＰの反転信号ＳＰＢが入力されている。
【００６１】
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力
された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフト
レジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装
置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１
、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、Ｓ
Ｒ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ
３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば
、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信
号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを
半導体装置１００の出力として用い、負荷を駆動してもよい。
【００６２】
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ
２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力
信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路
ＩＮＶ３、論理回路ＩＮＶ４）と、を有し、スイッチは、その導通状態又は非導通状態が
クロック信号（またはその反転信号）によって選択される。一方、論理回路は、高電源線
と出力端子との接続、及び、低電源線と出力端子との接続を選択することによって、入力
信号の論理値を反転して出力端子から出力する。そして、論理回路の出力を半導体装置の
出力とする。こうして、半導体装置によって駆動される負荷は、高電源線または低電源線
と接続されて駆動される。このような構成とすることによって半導体装置は、クロック信
号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないので、クロック
信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信号生成回路の
回路面積を小さくすることができる。
【００６３】
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半
導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを
削減することができる。この場合に、論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、
論理回路ＩＮＶ３、及び論理回路ＩＮＶ４の全て、または論理回路ＩＮＶ３及び論理回路
ＩＮＶ４のみ）はブートストラップ回路を用いて出力信号を補正する構成とする。こうし
て、単極性のトランジスタを用いて構成される論理回路であっても、電源電圧（高電源電
位と低電源電位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
【００６４】
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の
論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方
と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電
源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによっ
て、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とする
ことができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても
、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に
設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることが
できる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制
することができる。
【００６５】
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体
層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と
第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲー
ト絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲ
ート）は、当該トランジスタのソースと接続することができる。または、当該トランジス
タがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低
電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に
、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうし
て各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装
置が誤動作するのを抑制し、また貫通電流も抑制することができる。
【００６６】
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
【００６７】
（実施の形態２）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図４及び図５を用い
て説明する。
【００６８】
半導体装置は、図４に示す段１０を有する構成とすることができる。段１０は、入力端子
ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３
と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と
、論理回路ＩＮＶ４と、増幅回路ＢＵＦ１と、増幅回路ＢＵＦ２と、出力端子ＯＵＴと、
反転出力端子ＯＵＴＢと、を有する。
【００６９】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ
、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに
入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路
ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる
。増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２はそれぞれ、入力端子ＩＮと、反転入力端子Ｉ
ＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに入力された信号をインピーダンス変
換（インピーダンスを低く）して出力端子ＯＵＴから出力する。論理回路ＩＮＶ１の出力
端子ＯＵＴは、増幅回路ＢＵＦ１の入力端子ＩＮ、及び増幅回路ＢＵＦ２の反転入力端子
ＩＮＢと接続される。論理回路ＩＮＶ２の出力端子ＯＵＴは、増幅回路ＢＵＦ１の反転入
力端子ＩＮＢ、及び増幅回路ＢＵＦ２の入力端子ＩＮと接続される。増幅回路ＢＵＦ１の
出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子ＩＮ、論理回路ＩＮＶ４の反転入力端子
ＩＮＢ、及び出力端子ＯＵＴと接続される。増幅回路ＢＵＦ２の出力端子ＯＵＴは、論理
回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路ＩＮＶ４の入力端子ＩＮ、及び反転出力端
子ＯＵＴＢと接続される。スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、及びスイ
ッチＳＷ４それぞれは、端子Ａと端子Ｂとの間の導通状態又は非導通状態を端子Ｘに入力
される信号によって選択する機能を有する。こうして、スイッチＳＷ１は、入力端子ＩＮ
と、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の
間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。
スイッチＳＷ２は、反転入力端子ＩＮＢと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び
論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力され
る信号によって選択する機能を有する。スイッチＳＷ１及びスイッチＳＷ２の端子Ｘは端
子Ｃ１に接続され、端子Ｃ１にはクロック信号及びその反転信号の一方が入力される。ス
イッチＳＷ３は、論理回路ＩＮＶ３の出力端子ＯＵＴと、論理回路ＩＮＶ１の入力端子Ｉ
Ｎ及び論理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子
Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ４は、論理回路ＩＮＶ
４の出力端子ＯＵＴと、論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の
入力端子ＩＮと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択
する機能を有する。スイッチＳＷ３及びスイッチＳＷ４の端子Ｘは端子Ｃ２に接続され、
端子Ｃ２にはクロック信号及びその反転信号の他方が入力される。
【００７０】
図４に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１
及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）
によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（または
その反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロッ
ク信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は
導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を
保持する機能を有する。よって、図４に示した段１０は、フリップフロップ回路、ラッチ
回路と呼ぶこともできる。
【００７１】
増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２のより具体的な構成の一態様について、図５を用
いて説明する。
【００７２】
増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２はそれぞれ、図５に示す増幅回路ＢＵＦとするこ
とができる。図５に示した増幅回路ＢＵＦは、トランジスタ１０８と、トランジスタ１０
９と、トランジスタ１１０と、容量素子２１２と、を有する。トランジスタ１０８のゲー
トは電源電位Ｖ１が与えられる電源線Ｖ１と接続され、トランジスタ１０８のドレインは
入力端子ＩＮと接続され、トランジスタ１０８のソースはトランジスタ１０９のゲートと
接続され、トランジスタ１０９のドレインは電源電位Ｖ１が与えられる電源線Ｖ１と接続
され、トランジスタ１０９のソースは出力端子ＯＵＴと接続され、トランジスタ１１０の
ゲートは反転入力端子ＩＮＢと接続され、トランジスタ１１０のソースは電源電位Ｖ１と
は異なる電源電位Ｖ２が与えられる電源線Ｖ２と接続され、トランジスタ１１０のドレイ
ンは出力端子ＯＵＴと接続される。容量素子２１２の一対の電極のうちの一方はトランジ
スタ１０９のゲートと接続され、容量素子２１２の一対の電極のうちに他方はトランジス
タ１０９のソースと接続される。なお、容量素子２１２を設ける代わりに、トランジスタ
１０９の寄生容量等を積極的に利用することもできる。
【００７３】
トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０は、同一導電型のトラ
ンジスタとすることができる。トランジスタ１０８、トランジスタ１０９及びトランジス
タ１１０をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源電位Ｖ２よりも高
くする。また、電源電位Ｖ２は、例えば接地電位とする。つまり、電源電位Ｖ１を高電源
電位とし、電源電位Ｖ２を低電源電位とする。トランジスタ１０８、トランジスタ１０９
及びトランジスタ１１０をｐチャネル型トランジスタとした場合、電源電位Ｖ１は電源電
位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位とする。つまり、電源電
位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位とする。
【００７４】
トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０それぞれは、チャネル
が形成される半導体層と、半導体層を挟んで設けられた一対のゲート電極とを有し、一対
のゲート電極の一方は半導体層と第１のゲート絶縁層を介して重畳し、一対のゲート電極
の他方は、半導体層と第２のゲート絶縁層を介して重畳する構成とすることができる。こ
こで、一対のゲート電極の一方を当該トランジスタのゲートとする。一対のゲート電極の
他方をバックゲートとも呼ぶ。一対のゲート電極の他方（バックゲート）は、当該トラン
ジスタのソースと接続することができる。図５では、トランジスタ１０８、トランジスタ
１０９及びトランジスタ１１０それぞれが、ゲートとバックゲートとを有し、バックゲー
トがソースと接続されている構成を模式的に示している。なお、一対のゲート電極の他方
（バックゲート）は電源線Ｖ２と接続することもできる。つまり、当該トランジスタがｎ
チャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）を低電源線
と接続し、当該トランジスタがｐチャネル型トランジスタの場合に、一対のゲート電極の
他方（バックゲート）を高電源線と接続することもできる。こうして各トランジスタ（ト
ランジスタ１０８、トランジスタ１０９及びトランジスタ１１０）がノーマリオンとなる
のを抑制することができる。
【００７５】
なお、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のうちいくつか
は、一対のゲート電極の一方をゲートとし、一対のゲート電極の他方をバックゲートとし
、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０のうち他のトランジ
スタは、一対のゲート電極の一方をバックゲートとし、一対のゲート電極の他方をゲート
としてもよい。例えば、トランジスタ１０９は一対のゲート電極の一方をゲートとし、一
対のゲート電極の他方をバックゲートとし、トランジスタ１１０は一対のゲート電極の一
方をバックゲートとし、一対のゲート電極の他方をゲートとしてもよい。つまり、トラン
ジスタ１０９とトランジスタ１１０とで、「ゲート」と「バックゲート」との位置関係を
逆とすることが可能である。例えば、トランジスタ１０９とトランジスタ１１０の一方を
半導体層の下方にゲートが設けられたボトムゲート型トランジスタとし、トランジスタ１
０９とトランジスタ１１０の他方を半導体層の上方にゲートが設けられたトップゲート型
トランジスタとすることも可能である。そして、バックゲートは、当該トランジスタのソ
ースと電気的に接続することができる。または、当該トランジスタがｎチャネル型トラン
ジスタの場合に、バックゲートは低電源線と電気的に接続することができる。当該トラン
ジスタがｐチャネル型トランジスタの場合に、バックゲートは高電源線と電気的に接続す
ることができる。
【００７６】
図５に示した増幅回路ＢＵＦの動作について説明する。
【００７７】
まず、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０がｎチャネル型
トランジスタである場合の動作について説明する。入力端子ＩＮにローレベル電位が入力
され、反転入力端子ＩＮＢにハイレベル電位が入力された際、トランジスタ１１０はオン
状態となり、且つトランジスタ１０９はオフ状態となる。こうして、出力端子ＯＵＴは電
源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（低電源電位）が出力される。
入力端子ＩＮにハイレベル電位が入力され、反転入力端子ＩＮＢにローレベル電位が入力
された際、トランジスタ１１０はオフ状態となり、且つトランジスタ１０９はオン状態と
なる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、入力端子ＩＮにハ
イレベル電位が入力されることによってトランジスタ１０８のソースの電位が所定の電位
（トランジスタ１０８のゲートの電位である電源電位Ｖ１に対してトランジスタ１０８の
閾値電圧分低い電位）となると、トランジスタ１０８はオフ状態となり、そのソースはフ
ローティング状態となる。そして、その後もトランジスタ１０９のソースの電位が上昇し
続けることにより、容量素子２１２による容量結合によってトランジスタ１０９のゲート
の電位が上昇する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近い
電位）に引き上げられ、出力端子ＯＵＴから電源電位Ｖ１（高電源電位）が出力される。
つまり、図５に示した増幅回路ＢＵＦは、ブートストラップ回路を有するということもで
きる。
【００７８】
次いで、トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０がｐチャネル
型トランジスタである場合の動作について説明する。入力端子ＩＮにハイレベル電位が入
力され、反転入力端子ＩＮＢにローレベル電位が入力された際、トランジスタ１１０はオ
ン状態となり、且つトランジスタ１０９はオフ状態となる。こうして、出力端子ＯＵＴは
電源線Ｖ２と接続されて、出力端子ＯＵＴから電源電位Ｖ２（高電源電位）が出力される
。入力端子ＩＮにローレベル電位が入力され、反転入力端子ＩＮＢにハイレベル電位が入
力された際、トランジスタ１１０はオフ状態となり、且つトランジスタ１０９はオン状態
となる。こうして、出力端子ＯＵＴは電源線Ｖ１と接続される。ここで、入力端子ＩＮに
ローレベル電位が入力されることによってトランジスタ１０８のソースの電位が所定の電
位（トランジスタ１０８のゲートの電位である電源電位Ｖ１に対してトランジスタ１０８
の閾値電圧分高い電位）となると、トランジスタ１０８はオフ状態となり、そのソースは
フローティング状態となる。そして、その後もトランジスタ１０９のソースの電位が低下
し続けることにより、容量素子２１２による容量結合によってトランジスタ１０９のゲー
トの電位が低下する。こうして、出力端子ＯＵＴの電位は電源電位Ｖ１（またはそれに近
い電位）に引き下げられ、出力端子ＯＵＴから電源電位Ｖ１（低電源電位）が出力される
。つまり、図５に示した増幅回路ＢＵＦは、ブートストラップ回路を有するということも
できる。
【００７９】
以上のとおりの動作を行うため、増幅回路ＢＵＦは、バッファ回路やレベルシフタ回路と
いうこともできる。
【００８０】
なお、図４において、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理
回路ＩＮＶ４それぞれは、実施の形態１において図２（Ｂ）で示した論理回路ＩＮＶと同
様の構成とすることができる。実施の形態１において説明した様に、図２（Ｂ）に示した
論理回路ＩＮＶは、図２（Ａ）に示した論理回路ＩＮＶと比較して回路構成を簡略化する
ことができるが、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２
｜に相当）に等しい、所定の振幅の出力信号を出力することができない。
【００８１】
しかし、図４において、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出力は、スイッ
チＳＷ３及びスイッチＳＷ４を介して、論理回路ＩＮＶ１及び論理回路ＩＮＶ２に入力さ
れる。また、論理回路ＩＮＶ１及び論理回路ＩＮＶ２の出力は、増幅回路ＢＵＦ１及び増
幅回路ＢＵＦ２によって増幅され、各段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢ
からの出力信号となる。そのため、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮ
Ｖ３及び論理回路ＩＮＶ４が、電源電圧（高電源電位と低電源電位の差分に相当、つまり
｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号を出力することができなくても
、段１０の出力端子ＯＵＴ及び反転出力端子ＯＵＴＢからは電源電圧（高電源電位と低電
源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振幅の出力信号が
出力される。こうして、所定の振幅の信号を出力可能な半導体装置が得られる。
【００８２】
なお、図４における論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回
路ＩＮＶ４のいずれか又は全ては、実施の形態１において図２（Ａ）で示した論理回路Ｉ
ＮＶと同様の構成とすることも可能である。
【００８３】
また、スイッチＳＷ１及びスイッチＳＷ２それぞれは、実施の形態１において図２（Ｃ）
で示した構成と同様の構成とすることができるため、説明は省略する。スイッチＳＷ３及
びスイッチＳＷ４それぞれは、実施の形態１において図２（Ｄ）で示した構成と同様の構
成とすることができるため、説明は省略する。
【００８４】
ここで、スイッチは論理回路や増幅回路よりも電流駆動能力が小さくても良いため、スイ
ッチを構成するトランジスタのサイズは、論理回路や増幅回路を構成するトランジスタの
サイズよりも小さくすることができる。つまり、トランジスタ１０６及びトランジスタ１
０７のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ）
）は、トランジスタ１０４、トランジスタ１０５、トランジスタ１０８、トランジスタ１
０９及びトランジスタ１１０のいずれか又は全てのチャネル幅（Ｗ）（または、チャネル
長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして
、半導体装置の高精細化、小型化を図ることができる。
【００８５】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、出
力端子ＯＵＴに接続される負荷を直接駆動しないため、増幅回路ＢＵＦ１及び増幅回路Ｂ
ＵＦ２よりも電流駆動能力が小さくても良い。そのため、論理回路ＩＮＶ１、論理回路Ｉ
ＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４を構成するトランジスタ（トランジス
タ１０４及びトランジスタ１０５）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対
するチャネル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成する
トランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特に
トランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長
（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、
半導体装置の高精細化、小型化を図ることができる。
【００８６】
図４に示した構成の段１０は、図１に示した構成の段１０における論理回路ＩＮＶ１及び
論理回路ＩＮＶ２の代わりに、論理回路ＩＮＶ１と増幅回路ＢＵＦ１と論理回路ＩＮＶ２
と増幅回路ＢＵＦ２とを設けた構成に相当する。つまり、図４に示した構成の段１０は、
図１に示した構成の段１０における論理回路ＩＮＶ１及び論理回路ＩＮＶ２を、論理値反
転機能を有する回路と、増幅機能を有する回路と、に分離した構成に相当するということ
もできる。ここで、論理値反転機能を有する回路と、増幅機能を有する回路とを分離する
ことによって、上記のとおり、論理値反転機能を有する回路（図４における、論理回路Ｉ
ＮＶ１及び論理回路ＩＮＶ２）を構成するトランジスタのサイズを、増幅機能を有する回
路（図４における、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２）を構成するトランジスタの
サイズよりも小さくすることができる。そのため、論理値反転機能を有する回路（図４に
おける、論理回路ＩＮＶ１及び論理回路ＩＮＶ２）に信号を入力する回路（図４における
、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４等）の電流駆動能
力は小さくすることができる。こうして、半導体装置の高精細化、小型化を図ることがで
きる。
【００８７】
図５に示した増幅回路ＢＵＦにおいて、トランジスタ１０８は出力端子ＯＵＴに接続され
る負荷を直接駆動しないため、トランジスタ１０９及びトランジスタ１１０よりも電流駆
動能力が小さくても良い。そのため、トランジスタ１０８のチャネル幅（Ｗ）（または、
チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０９及びトラ
ンジスタ１１０のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比
（Ｗ／Ｌ））よりも小さくすることができる。
【００８８】
本発明の半導体装置の一態様は、図４に示した段１０を複数有する構成とすることができ
る。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、
入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転
出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすること
ができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論
理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２
に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、
端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１
０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロ
ック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信
号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端
子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることが
できる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢ
には信号ＳＰの反転信号ＳＰＢが入力されている。
【００８９】
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力
された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフト
レジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装
置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１
、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、Ｓ
Ｒ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ
３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば
、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信
号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを
半導体装置１００の出力として用い、負荷を駆動してもよい。
【００９０】
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ
２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力
信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路
ＩＮＶ３、論理回路ＩＮＶ４）と、増幅回路（増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２）
を有し、スイッチは、その導通状態又は非導通状態がクロック信号（またはその反転信号
）によって選択される。一方、増幅回路は、高電源線と出力端子との接続、及び、低電源
線と出力端子との接続を選択することによって、入力信号と同じ論理値の信号を出力端子
ＯＵＴから出力する。そして、増幅回路の出力を半導体装置の出力とする。こうして、半
導体装置によって駆動される負荷は、高電源線または低電源線と接続されて駆動される。
このような構成とすることによって半導体装置は、クロック信号のハイレベル電位（また
はローレベル電位）を用いて負荷を駆動しないので、クロック信号生成回路は大きな電流
駆動能力を必要としない。そのため、クロック信号生成回路の回路面積を小さくすること
ができる。
【００９１】
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半
導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを
削減することができる。この場合に、増幅回路（増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２
）はブートストラップ回路を用いて出力信号を補正する構成とする。こうして、単極性の
トランジスタを用いて構成される増幅回路であっても、電源電圧（高電源電位と低電源電
位の差分に相当）に（概略）等しい振幅電圧の出力信号が得られる。
【００９２】
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の
論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方
と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電
源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによっ
て、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とする
ことができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても
、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に
設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることが
できる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制
することができる。
【００９３】
増幅回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値
が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力
端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の
他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入
力端子に入力された入力信号と同じ論理値の信号を出力端子から出力する構成とすること
ができる。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、高
電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設け
られたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができ
る。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制する
ことができる。
【００９４】
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体
層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と
第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲー
ト絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲ
ート）は、当該トランジスタのソースと接続することができる。または、当該トランジス
タがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低
電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に
、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうし
て各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装
置が誤動作するのを抑制し、また貫通電流も抑制することができる。
【００９５】
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
【００９６】
（実施の形態３）
本実施の形態では、本発明の半導体装置の具体的な一態様について、図６を用いて説明す
る。
【００９７】
半導体装置は、図６に示す段１０を有する構成とすることができる。段１０は、入力端子
ＩＮと、反転入力端子ＩＮＢと、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３
と、スイッチＳＷ４と、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、論理回路ＩＮＶ３と
、論理回路ＩＮＶ４と、増幅回路ＢＵＦ１と、増幅回路ＢＵＦ２と、増幅回路ＢＵＦ３と
、増幅回路ＢＵＦ４と、出力端子ＯＵＴと、反転出力端子ＯＵＴＢと、を有する。
【００９８】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４はそれぞれ
、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子ＩＮに
入力された信号を反転させて出力端子ＯＵＴから出力する。論理回路ＩＮＶ１、論理回路
ＩＮＶ２、論理回路ＩＮＶ３、論理回路ＩＮＶ４は、インバータ回路ということもできる
。増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４はそれ
ぞれ、入力端子ＩＮと、反転入力端子ＩＮＢと、出力端子ＯＵＴと、を有し、入力端子Ｉ
Ｎに入力された信号をインピーダンス変換（インピーダンスを低く）して出力端子ＯＵＴ
から出力する。論理回路ＩＮＶ１の出力端子ＯＵＴは、増幅回路ＢＵＦ１の入力端子ＩＮ
、及び増幅回路ＢＵＦ２の反転入力端子ＩＮＢと接続される。論理回路ＩＮＶ２の出力端
子ＯＵＴは、増幅回路ＢＵＦ１の反転入力端子ＩＮＢ、及び増幅回路ＢＵＦ２の入力端子
ＩＮと接続される。増幅回路ＢＵＦ１の出力端子ＯＵＴは、論理回路ＩＮＶ３の入力端子
ＩＮ、論理回路ＩＮＶ４の反転入力端子ＩＮＢ、及び出力端子ＯＵＴと接続される。増幅
回路ＢＵＦ２の出力端子ＯＵＴは、論理回路ＩＮＶ３の反転入力端子ＩＮＢ、論理回路Ｉ
ＮＶ４の入力端子ＩＮ、及び反転出力端子ＯＵＴＢと接続される。論理回路ＩＮＶ３の出
力端子ＯＵＴは、増幅回路ＢＵＦ３の入力端子ＩＮ、及び増幅回路ＢＵＦ４の反転入力端
子ＩＮＢと接続される。論理回路ＩＮＶ４の出力端子ＯＵＴは、増幅回路ＢＵＦ３の反転
入力端子ＩＮＢ、及び増幅回路ＢＵＦ４の入力端子ＩＮと接続される。スイッチＳＷ１、
スイッチＳＷ２、スイッチＳＷ３、及びスイッチＳＷ４それぞれは、端子Ａと端子Ｂとの
間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。
こうして、スイッチＳＷ１は、入力端子ＩＮと、論理回路ＩＮＶ１の入力端子ＩＮ及び論
理回路ＩＮＶ２の反転入力端子ＩＮＢと、の間の導通状態又は非導通状態を端子Ｘに入力
される信号によって選択する機能を有する。スイッチＳＷ２は、反転入力端子ＩＮＢと、
論理回路ＩＮＶ１の反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の
導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を有する。スイ
ッチＳＷ１及びスイッチＳＷ２の端子Ｘは端子Ｃ１に接続され、端子Ｃ１にはクロック信
号及びその反転信号の一方が入力される。スイッチＳＷ３は、増幅回路ＢＵＦ３の出力端
子ＯＵＴと、論理回路ＩＮＶ１の入力端子ＩＮ及び論理回路ＩＮＶ２の反転入力端子ＩＮ
Ｂと、の間の導通状態又は非導通状態を端子Ｘに入力される信号によって選択する機能を
有する。スイッチＳＷ４は、増幅回路ＢＵＦ４の出力端子ＯＵＴと、論理回路ＩＮＶ１の
反転入力端子ＩＮＢ及び論理回路ＩＮＶ２の入力端子ＩＮと、の間の導通状態又は非導通
状態を端子Ｘに入力される信号によって選択する機能を有する。スイッチＳＷ３及びスイ
ッチＳＷ４の端子Ｘは端子Ｃ２に接続され、端子Ｃ２にはクロック信号及びその反転信号
の他方が入力される。
【００９９】
図６に示した段１０では、クロック信号（またはその反転信号）によってスイッチＳＷ１
及びスイッチＳＷ２が導通状態の場合、クロック信号の反転信号（またはクロック信号）
によってスイッチＳＷ３及びスイッチＳＷ４は非導通状態となり、クロック信号（または
その反転信号）によってスイッチＳＷ１及びスイッチＳＷ２が非導通状態の場合、クロッ
ク信号の反転信号（またはクロック信号）によってスイッチＳＷ３及びスイッチＳＷ４は
導通状態となる。そのため、クロック信号に同期して、入力端子ＩＮに入力された信号を
保持する機能を有する。よって、図６に示した段１０は、フリップフロップ回路、ラッチ
回路と呼ぶこともできる。
【０１００】
増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４のより具
体的な構成の一態様は、実施の形態２において図５で示した増幅回路ＢＵＦと同様の構成
とすることができるため、説明は省略する。
【０１０１】
なお、図６において、論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理
回路ＩＮＶ４それぞれは、実施の形態１において図２（Ｂ）で示した論理回路ＩＮＶと同
様の構成とすることができる。実施の形態１において説明した様に、図２（Ｂ）に示した
論理回路ＩＮＶは、図２（Ａ）に示した論理回路ＩＮＶと比較して回路構成を簡略化する
ことができるが、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２
｜に相当）に等しい、所定の振幅の出力信号を出力することができない。
【０１０２】
しかし、図６において、論理回路ＩＮＶ１及び論理回路ＩＮＶ２の出力は、増幅回路ＢＵ
Ｆ１及び増幅回路ＢＵＦ２によって増幅され、各段の出力端子ＯＵＴ及び反転出力端子Ｏ
ＵＴＢからの出力信号となる。また、論理回路ＩＮＶ３の出力及び論理回路ＩＮＶ４の出
力は、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４によって増幅される。そのため、論理回路
ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回路ＩＮＶ４が、電源電圧（高
電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相当）に（概略）等しい振
幅の出力信号を出力することができなくても、段１０の出力端子ＯＵＴ及び反転出力端子
ＯＵＴＢからは電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜
に相当）に（概略）等しい振幅の出力信号が出力される。こうして、所定の振幅の信号を
出力可能な半導体装置が得られる。
【０１０３】
特に、図６に示した構成では、スイッチＳＷ３及びスイッチＳＷ４を介して論理回路ＩＮ
Ｖ１及び論理回路ＩＮＶ２に入力される信号も、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４
によって、電源電圧（高電源電位と低電源電位の差分に相当、つまり｜Ｖ１−Ｖ２｜に相
当）に（概略）等しい振幅の信号となる。そのため、論理回路ＩＮＶ１及び論理回路ＩＮ
Ｖ２を構成するトランジスタの閾値電圧が経時劣化等で多少変動しても、これら論理回路
の誤動作を抑制することができる。
【０１０４】
なお、図６における論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３及び論理回
路ＩＮＶ４のいずれか又は全ては、実施の形態１において図２（Ａ）で示した論理回路Ｉ
ＮＶと同様の構成とすることも可能である。
【０１０５】
また、スイッチＳＷ１及びスイッチＳＷ２それぞれは、実施の形態１において図２（Ｃ）
で示した構成と同様の構成とすることができるため、説明は省略する。スイッチＳＷ３及
びスイッチＳＷ４それぞれは、実施の形態１において図２（Ｄ）で示した構成と同様の構
成とすることができるため、説明は省略する。
【０１０６】
ここで、スイッチは論理回路や増幅回路よりも電流駆動能力が小さくても良いため、スイ
ッチを構成するトランジスタのサイズは、論理回路や増幅回路を構成するトランジスタの
サイズよりも小さくすることができる。つまり、トランジスタ１０６及びトランジスタ１
０７のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ）
）は、トランジスタ１０４、トランジスタ１０５、トランジスタ１０８、トランジスタ１
０９及びトランジスタ１１０のいずれか又は全てのチャネル幅（Ｗ）（または、チャネル
長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして
、半導体装置の高精細化、小型化を図ることができる。
【０１０７】
論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４は、出
力端子ＯＵＴに接続される負荷を直接駆動しないため、増幅回路ＢＵＦ１及び増幅回路Ｂ
ＵＦ２よりも電流駆動能力が小さくても良い。そのため、論理回路ＩＮＶ１、論理回路Ｉ
ＮＶ２、論理回路ＩＮＶ３、及び論理回路ＩＮＶ４を構成するトランジスタ（トランジス
タ１０４及びトランジスタ１０５）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対
するチャネル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成する
トランジスタ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特に
トランジスタ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長
（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、
半導体装置の高精細化、小型化を図ることができる。
【０１０８】
図５に示した増幅回路ＢＵＦにおいて、トランジスタ１０８は出力端子ＯＵＴに接続され
る負荷を直接駆動しないため、トランジスタ１０９及びトランジスタ１１０よりも電流駆
動能力が小さくても良い。そのため、トランジスタ１０８のチャネル幅（Ｗ）（または、
チャネル長（Ｌ）に対するチャネル幅の比（Ｗ／Ｌ））は、トランジスタ１０９及びトラ
ンジスタ１１０のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅の比
（Ｗ／Ｌ））よりも小さくすることができる。
【０１０９】
増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４は、出力端子ＯＵＴに接続される負荷を直接駆動
しないため、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２よりも電流駆動能力が小さくても良
い。そのため、増幅回路ＢＵＦ３及び増幅回路ＢＵＦ４を構成するトランジスタ（トラン
ジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジスタ１０９及
びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネ
ル幅の比（Ｗ／Ｌ））は、増幅回路ＢＵＦ１及び増幅回路ＢＵＦ２を構成するトランジス
タ（トランジスタ１０８、トランジスタ１０９及びトランジスタ１１０、特にトランジス
タ１０９及びトランジスタ１１０）のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対
するチャネル幅の比（Ｗ／Ｌ））よりも小さくすることができる。こうして、半導体装置
の高精細化、小型化を図ることができる。
【０１１０】
本発明の半導体装置の一態様は、図６に示した段１０を複数有する構成とすることができ
る。例えば、図３に示す様に、半導体装置１００は段１０を複数有し、複数の段１０は、
入力端子ＩＮが前段の出力端子ＯＵＴと接続され、且つ反転入力端子ＩＮＢが前段の反転
出力端子ＯＵＴＢと接続されるように縦続接続（カスケード接続）される構成とすること
ができる。ここで、複数の段１０の隣接する段において、端子Ｃ１に入力される信号の論
理値を異ならせることができる（つまり、複数の段１０の隣接する段において、端子Ｃ２
に入力される信号の論理値を異ならせることができる）。例えば、ある段１０において、
端子Ｃ１にはクロック信号を入力し、端子Ｃ２にはクロック反転信号を入力し、当該段１
０に隣接する段１０において、端子Ｃ１にはクロック反転信号を入力し端子Ｃ２にはクロ
ック信号を入力することができる。図３では、クロック信号をＣＬＫで示し、その反転信
号をＣＬＫＢで示している。また、縦続接続された複数の段１０のうち最初の段の入力端
子ＩＮ及び反転入力端子ＩＮＢには、互いに反転した信号が入力される構成とすることが
できる。図３では、最初の段の入力端子ＩＮに信号ＳＰが入力され、反転入力端子ＩＮＢ
には信号ＳＰの反転信号ＳＰＢが入力されている。
【０１１１】
図３に示す半導体装置１００は、クロック信号に同期して最初の段の入力端子ＩＮに入力
された信号を各段１０に順に保持する機能を有する。よって、半導体装置１００はシフト
レジスタということもできる。信号ＳＰはスタートパルスということもできる。半導体装
置１００は、クロック信号ＣＬＫに同期してスタートパルスを順にシフトし、出力ＳＲ１
、ＳＲ２、ＳＲ３、として出力する機能を有する。半導体装置１００は、出力ＳＲ１、Ｓ
Ｒ２、ＳＲ３、によって負荷を駆動することができる。なお、出力ＳＲ１、ＳＲ２、ＳＲ
３、は、各段１０の出力端子ＯＵＴからの出力信号としたがこれに限定されない。例えば
、出力ＳＲ１、ＳＲ２、ＳＲ３、として、各段１０の反転出力端子ＯＵＴＢからの出力信
号を用いてもよい。また更に、偶数番目の段１０の出力ＳＲ２、ＳＲ４、ＳＲ６、のみを
半導体装置１００の出力として用い、負荷を駆動してもよい。
【０１１２】
本実施の形態において示した半導体装置では、スイッチ（スイッチＳＷ１、スイッチＳＷ
２、スイッチＳＷ３、スイッチＳＷ４）と、導通状態となった当該スイッチを介して入力
信号が入力端子に入力される論理回路（論理回路ＩＮＶ１、論理回路ＩＮＶ２、論理回路
ＩＮＶ３、論理回路ＩＮＶ４）と、増幅回路（増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、増
幅回路ＢＵＦ３及び増幅回路ＢＵＦ４）を有し、スイッチは、その導通状態又は非導通状
態がクロック信号（またはその反転信号）によって選択される。一方、増幅回路は、高電
源線と出力端子との接続、及び、低電源線と出力端子との接続を選択することによって、
入力信号と同じ論理値の信号を出力端子ＯＵＴから出力する。そして、増幅回路の出力を
半導体装置の出力とする。こうして、半導体装置によって駆動される負荷は、高電源線ま
たは低電源線と接続されて駆動される。このような構成とすることによって半導体装置は
、クロック信号のハイレベル電位（またはローレベル電位）を用いて負荷を駆動しないの
で、クロック信号生成回路は大きな電流駆動能力を必要としない。そのため、クロック信
号生成回路の回路面積を小さくすることができる。
【０１１３】
また、半導体装置を構成するトランジスタの全てを、同一導電型とすることによって、半
導体装置の作製工程を簡略化することができる。こうして、歩留まりを向上し、コストを
削減することができる。この場合に、増幅回路（増幅回路ＢＵＦ１、増幅回路ＢＵＦ２、
増幅回路ＢＵＦ３、及び増幅回路ＢＵＦ４）はブートストラップ回路を用いて出力信号を
補正する構成とする。こうして、単極性のトランジスタを用いて構成される増幅回路であ
っても、電源電圧（高電源電位と低電源電位の差分に相当）に（概略）等しい振幅電圧の
出力信号が得られる。
【０１１４】
更に、論理回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の
論理値が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方
と出力端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電
源線の他方と出力端子との接続を入力端子に入力される信号によって制御することによっ
て、入力端子に入力された入力信号の論理値を反転して出力端子から出力する構成とする
ことができる。こうして、単極性のトランジスタを用いて構成される論理回路であっても
、高電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に
設けられたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることが
できる。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制
することができる。
【０１１５】
増幅回路は、複数の入力端子（入力信号が入力される入力端子と、前記入力信号の論理値
が反転した信号が入力される反転入力端子）を有し、高電源線及び低電源線の一方と出力
端子との接続を反転入力端子に入力される信号によって制御し、高電源線及び低電源線の
他方と出力端子との接続を入力端子に入力される信号によって制御することによって、入
力端子に入力された入力信号と同じ論理値の信号を出力端子から出力する構成とすること
ができる。こうして、単極性のトランジスタを用いて構成される増幅回路であっても、高
電源線と出力端子の間に設けられたトランジスタ、及び、低電源線と出力端子の間に設け
られたトランジスタのうちの一方がオン状態のときに、他方をオフ状態とすることができ
る。そのため、高電源線と低電源線との間に設けられた回路における貫通電流を抑制する
ことができる。
【０１１６】
また、半導体装置に含まれるトランジスタは、チャネルが形成される半導体層と、半導体
層を挟んで設けられた一対のゲート電極とを有し、一対のゲート電極の一方は半導体層と
第１のゲート絶縁層を介して重畳し、一対のゲート電極の他方は、半導体層と第２のゲー
ト絶縁層を介して重畳する構成とすることができる。一対のゲート電極の他方（バックゲ
ート）は、当該トランジスタのソースと接続することができる。または、当該トランジス
タがｎチャネル型トランジスタの場合に、一対のゲート電極の他方（バックゲート）は低
電源線と接続することができる。当該トランジスタがｐチャネル型トランジスタの場合に
、一対のゲート電極の他方（バックゲート）は高電源線と接続することができる。こうし
て各トランジスタがノーマリオンとなるのを抑制することができる。そのため、半導体装
置が誤動作するのを抑制し、また貫通電流も抑制することができる。
【０１１７】
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
【０１１８】
（実施の形態４）
本実施の形態では、上記実施の形態において示した半導体装置を構成するトランジスタ（
例えば、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ
１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ
１０８、トランジスタ１０９、トランジスタ１１０）の構成の一態様について、図８及び
図９を用いて説明する。
【０１１９】
図８（Ａ）には、トランジスタの上面図を示し、図８（Ｂ）には、図８（Ａ）におけるＡ
１−Ａ２の断面図の例を示す。図８に示すトランジスタは、チャネルが形成された半導体
層として酸化物半導体を有する層（以下、酸化物半導体層という）を用いるものである。
酸化物半導体層を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移
動度と低いオフ電流が実現できることといえる。
【０１２０】
図８（Ｂ）に示すように、トランジスタ４１０は、絶縁表面を有する基板４００上の、ゲ
ート電極４０２、ゲート絶縁層４０４、酸化物半導体層４１２、ドレイン電極４１４ａ、
及びソース電極４１４ｂを含む。また、酸化物半導体層４１２に接するゲート絶縁層４１
６が設けられ、ゲート絶縁層４１６上にはさらにゲート電極４１８が設けられている。な
お、ゲート電極４０２及びゲート電極４１８の一方は、先の実施の形態におけるゲートに
相当し、ゲート電極４０２及びゲート電極４１８の他方は、先の実施の形態におけるバッ
クゲートに相当する。また、ソース電極４１４ｂは、先の実施の形態におけるソースに相
当し、ドレイン電極４１４ａは、先の実施の形態におけるドレインに相当する。
【０１２１】
なお、半導体装置に含まれる複数のトランジスタのうちいくつかは、ゲート電極４０２及
びゲート電極４１８の一方をゲートとし、ゲート電極４０２及びゲート電極４１８の他方
をバックゲートとし、半導体装置に含まれる複数のトランジスタのうち他のトランジスタ
は、ゲート電極４０２及びゲート電極４１８の一方をバックゲートとし、ゲート電極４０
２及びゲート電極４１８の他方をゲートとしてもよい。つまり、半導体装置に含まれる複
数のトランジスタのうち、いくつかと、その他のトランジスタとで、「ゲート」と「バッ
クゲート」との位置関係を逆とすることが可能である。例えば、半導体装置に含まれる複
数のトランジスタのうちいくつかを、酸化物半導体層４１２の下方に設けられたゲート電
極４０２をゲートとするボトムゲート型トランジスタとし、半導体装置に含まれる複数の
トランジスタのうち他のトランジスタを、酸化物半導体層４１２の上方に設けられたゲー
ト電極４１８をゲートとするトップゲート型トランジスタとすることも可能である。そし
て、バックゲート（トランジスタによって、ゲート電極４０２またはゲート電極４１８と
なる）は、当該トランジスタのソースと電気的に接続することができる。または、当該ト
ランジスタがｎチャネル型トランジスタの場合に、バックゲートは低電源線と電気的に接
続することができる。当該トランジスタがｐチャネル型トランジスタの場合に、バックゲ
ートは高電源線と電気的に接続することができる。
【０１２２】
本実施の形態では、半導体層として酸化物半導体層４１２を用いる。酸化物半導体層４１
２を用いたトランジスタ４１０は、オフ電流を極めて小さくすることが可能である。よっ
て、これをシフトレジスタ等に用いることで、回路中の各ノードの電位保持が容易になり
、誤動作の確率を極めて低く抑えることができる。
【０１２３】
トランジスタ４１０において、ゲート電極４０２及びゲート電極４１８の他方（バックゲ
ート）はソース電極４１４ｂと接続することができる。なお、トランジスタ４１０がｎチ
ャネル型トランジスタの場合、ソース電極４１４ｂは低電源線と接続されていてもよい。
こうして、トランジスタ４１０がノーマリオンとなるのを抑制することができる。また、
ゲート電極４０２とゲート電極４１８を接続して、トランジスタ４１０のゲートとしても
よい。
【０１２４】
図８に示すトランジスタ４１０は、ドレイン電極４１４ａ及びソース電極４１４ｂと、ゲ
ート電極４０２とが一部重なる構造であるが、ドレイン電極４１４ａ及びソース電極４１
４ｂと、ゲート電極４０２とが重ならない構造であってもよい。
【０１２５】
酸化物半導体層４１２の結晶性は特に限定されない。例えば、酸化物半導体層４１２は非
単結晶とすることができ、アモルファスでも、多結晶でもよい。また、アモルファス中に
結晶性を有する部分を含む構造でもよい。
【０１２６】
アモルファス状態の酸化物半導体層は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製することにより界面散乱を低減でき、比較的容易に、
比較的高い移動度を得ることができる。
【０１２７】
また、結晶性を有する酸化物半導体層では、よりバルク内欠陥を低減することができる。
そして、結晶性を有する酸化物半導体層４１２の表面の平坦性を高めればアモルファス状
態の酸化物半導体層よりも高い移動度を得ることができる。表面の平坦性を高めるために
は、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（
Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面
上に形成するとよい。
【０１２８】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義され
ている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準
面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【０１２９】
【数１】
0006468688.tif 000002
【０１３０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（
ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面
に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒ
ａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて
測定可能である。
【０１３１】
酸化物半導体層４１２として、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙ
ｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる
。
【０１３２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。
【０１３３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【０１３４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０１３５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線方向に平行なベクトルとなる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１３６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１３７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１３８】
ＣＡＡＣ−ＯＳ膜を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃
以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる
方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を
行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜
した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略
垂直にｃ軸配向させる方法である。
【０１３９】
酸化物半導体層４１２の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａ
ｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐ
ｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４１２は、スパ
ッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜
を行うスパッタ装置を用いて成膜してもよい。
【０１４０】
本実施の形態の半導体層に用いる酸化物半導体層４１２は、ｎ型不純物である水素を酸化
物半導体から除去し、主成分以外の不純物が極力含まれないように高純度化することが好
ましい。
【０１４１】
なお、高純度化された酸化物半導体層中ではキャリアが極めて少なく、キャリア密度は１
×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×
１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態にお
ける電流（オフ電流）は十分に小さくなる。
【０１４２】
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけ
るオフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度を、トラン
ジスタのチャネル長Ｌが１０μｍ、トランジスタのソース−ドレイン間の電圧が３Ｖの条
件において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、さらには１０ｚＡ／μ
ｍ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
【０１４３】
また、高純度化された酸化物半導体層を具備するトランジスタ４１０は、オン電流の温度
依存性がほとんど見られず、オフ電流も非常に小さいままである。
【０１４４】
次に、図８に示すトランジスタ４１０の作製工程について、図９を用いて説明する。
【０１４５】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程に
よりゲート電極４０２を形成する。なお、当該フォトリソグラフィ工程に用いるレジスト
マスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形
成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１４６】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
【０１４７】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体層４１２を含むトランジス
タ４１０を直接作製してもよいし、他の作製基板に酸化物半導体層４１２を含むトランジ
スタ４１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可
撓性基板に剥離、転置するために、作製基板と酸化物半導体層４１２を含むトランジスタ
４１０との間に剥離層を設けるとよい。
【０１４８】
ゲート電極４０２の材料として、モリブデン、チタン、タンタル、タングステン、アルミ
ニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする
合金材料を適用することができる。また、ゲート電極４０２として、リン等の不純物元素
をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシ
リサイド膜を用いてもよい。ゲート電極４０２は、単層構造としてもよいし、積層構造と
してもよい。
【０１４９】
また、ゲート電極４０２の材料として、インジウム錫酸化物、酸化タングステンを含むイ
ンジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイン
ジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ
素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記
導電性材料と、上記金属材料の積層構造とすることもできる。
【０１５０】
なお、後に成膜されるゲート絶縁層４０４と接するゲート電極４０２の一層として、窒素
を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩ
ｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒
素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を
用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子
ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、ｎチャネル型トランジス
タの閾値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現
できる。
【０１５１】
次に、ゲート電極４０２上にゲート絶縁層４０４を形成する。
【０１５２】
ゲート絶縁層４０４の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲー
ト絶縁層４０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面が
セットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１５３】
ゲート絶縁層４０４の材料として、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム
膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シ
リコン膜を適用することができる。ゲート絶縁層４０４は、後に成膜される酸化物半導体
層４０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０４は
、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく
、例えば、ゲート絶縁層４０４として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α
（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層４０４として、ＳｉＯ２＋
α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁
層４０４として用いることで、後に成膜される酸化物半導体層４０６に酸素を供給するこ
とができる。さらに、ゲート絶縁層４０４は、作製するトランジスタのサイズやゲート絶
縁層４０４の段差被覆性を考慮して形成することが好ましい。
【０１５４】
また、ゲート絶縁層４０４の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ、（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリ
ケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘ
Ｏｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲート
リーク電流を低減できる。さらに、ゲート絶縁層４０４は、単層構造としても良いし、積
層構造としても良い。
【０１５５】
次に、ゲート絶縁層４０４上に酸化物半導体層４０６を成膜する（図９（Ａ）参照）。
【０１５６】
ここで、酸化物半導体層４０６の形成工程において、酸化物半導体層に水素、又は水がな
るべく含まれないようにするために、酸化物半導体層４０６の成膜の前処理として、スパ
ッタリング装置の予備加熱室でゲート絶縁層４０４が形成された基板を予備加熱し、基板
４００及びゲート絶縁層４０４に吸着した水素、水分などの不純物を脱離し排気すること
が好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１５７】
ゲート絶縁層４０４において酸化物半導体層４０６が接して形成される領域に、平坦化処
理を行ってもよい。平坦化処理としては、特に限定されないが、ドライエッチング処理、
プラズマ処理、又は研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａ
ｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）を用いることができる。
【０１５８】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、ゲート絶縁層４０４の表面に付着している粉状物質（パーティクル、ごみ
ともいう）を除去することができる。
【０１５９】
平坦化処理として、ドライエッチング処理、プラズマ処理、又は研磨処理は複数回行って
もよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特
に限定されず、ゲート絶縁層４０４表面の凹凸状態に合わせて適宜設定すればよい。
【０１６０】
なお、酸化物半導体層４０６は、成膜時に酸素が多く含まれるような条件（例えば、酸素
１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く
含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量
が過剰な領域が含まれている）膜とすることが好ましい。
【０１６１】
酸化物半導体層４０６に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニ
ウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ
）を有することが好ましい。
【０１６２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１６３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【０１６４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
【０１６５】
なお、本実施の形態において、酸化物半導体層４０６をスパッタリング法で作製するため
のターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸
化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【０１６６】
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層
４０６は緻密な膜とすることができる。
【０１６７】
酸化物半導体層４０６を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１６８】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４０
０上に酸化物半導体層４０６を成膜する。成膜室内の残留水分を除去するためには、吸着
型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラ
ップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、
水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合
物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０６に含まれる不純
物の濃度を低減できる。
【０１６９】
また、ゲート絶縁層４０４と酸化物半導体層４０６とを大気に解放せずに連続的に成膜す
ることが好ましい。ゲート絶縁層４０４と酸化物半導体層４０６とを大気に曝露せずに連
続して成膜すると、ゲート絶縁層４０４表面に水素や水分などの不純物が吸着することを
防止することができる。
【０１７０】
次に、酸化物半導体層４０６に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化
または脱水素化）するための加熱処理を行う。酸化物半導体層４０６に加熱処理を行うこ
とにより、過剰な水素が除去された酸化物半導体層４０８を形成することができる（図９
（Ｂ）参照）。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満
とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理
装置の一つである電気炉に基板を導入し、酸化物半導体層４０６に対して窒素雰囲気下４
５０℃において１時間の加熱処理を行う。
【０１７１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒ
ａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔ
ｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性ガスが用いられる。
【０１７２】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７３】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
【０１７４】
また、加熱処理で酸化物半導体層４０６を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。ま
たは、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの
作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少して
しまった酸化物半導体を構成する主成分材料である酸素を供給することができる。
【０１７５】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼
ねてもよい。
【０１７６】
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４１２として島状に加工される
前、膜状の酸化物半導体層４０６がゲート絶縁層４０４を覆った状態で行うと、ゲート絶
縁層４０４に含まれる酸素が加熱処理によって外方拡散されるのを防止することができる
ため好ましい。
【０１７７】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがある。酸化物半導体層４０８において、酸素が
脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変
動を招くドナー準位が生じてしまう。
【０１７８】
よって、脱水化又は脱水素化処理を行った酸化物半導体層４０８に、酸素を供給すること
が好ましい。酸化物半導体層４０８へ酸素を供給することにより、膜中の酸素欠損を補填
することができる。
【０１７９】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層をゲート絶縁層４０
４として用い、酸化物半導体層４０８と接して設けることによって、該酸化物絶縁層から
酸化物半導体層４０８へ酸素を供給することができる。上記構成において、脱水化又は脱
水素化処理として加熱処理を行った酸化物半導体層４０８及び酸化物絶縁層を少なくとも
一部が接した状態で加熱処理を行うことによって酸化物半導体層４０８への酸素の供給を
行ってもよい。
【０１８０】
酸素の供給源となる酸素を多く（過剰に）含むゲート絶縁層４０４と酸化物半導体層４０
８と接して設けることによって、該ゲート絶縁層４０４から酸化物半導体層４０８へ酸素
を供給することができ、酸化物半導体層４０８中の酸素欠損を補填することができる。
【０１８１】
次に、酸化物半導体層４０８をフォトリソグラフィ工程により、島状の酸化物半導体層４
１２を形成する（図９（Ｃ）参照）。なお、当該フォトリソグラフィ工程に用いるレジス
トマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で
形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１８２】
なお、酸化物半導体層４０８のエッチングは、ドライエッチングでもウェットエッチング
でもよく、両方を用いてもよい。例えば、酸化物半導体層４０８のウェットエッチングに
用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる
。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１８３】
次に、酸化物半導体層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオ
ン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１８４】
酸化物半導体層４１２に、酸素を導入して膜中に酸素を供給することによって、酸化物半
導体層４１２を高純度化することができる。高純度化された酸化物半導体層４１２を有す
るトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【０１８５】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
【０１８６】
酸素の導入工程は、酸化物半導体層４１２に酸素導入する場合、酸化物半導体層４１２に
直接導入してもよいし、後に成膜されるゲート絶縁層４１６を通過して酸化物半導体層４
１２へ導入してもよい。酸素をゲート絶縁層４１６を通過して導入する場合は、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを
用いればよいが、酸素を露出された酸化物半導体層４１２へ直接導入する場合は、プラズ
マ処理なども用いることができる。
【０１８７】
酸化物半導体層への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特
に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層に、酸素の
導入を複数回行ってもよい。
【０１８８】
次いで、酸化物半導体層４１２上に、ドレイン電極４１４ａ及びソース電極４１４ｂ（こ
れと同じ層で形成される配線を含む）となる導電膜を形成した後、フォトリソグラフィ工
程により、ドレイン電極４１４ａ及びソース電極４１４ｂを形成する（図９（Ｄ）参照）
。
【０１８９】
該導電膜は後の加熱処理に耐えられる材料を用いる。ドレイン電極４１４ａ及びソース電
極４１４ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ
から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チ
タン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ
、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属
膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）を積層させた構成としても良い。また、ドレイン電極４１４ａ及びソース電極４１４ｂ
に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物と
しては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸
化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸
化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませた
ものを用いることができる。
【０１９０】
次に、酸化物半導体層４１２、ドレイン電極４１４ａ、及びソース電極４１４ｂを覆うよ
うに、ゲート絶縁層４１６を成膜する。なお、ゲート絶縁層４１６の材料及び成膜方法と
して、ゲート絶縁層４０４と同様の材料及び成膜方法を適用することができるため、詳細
な説明は省略する。
【０１９１】
次に、ゲート絶縁層４１６上にゲート電極４１８となる導電膜を形成した後、フォトリソ
グラフィ工程により、ゲート電極４１８を形成する（図９（Ｅ）参照）。なお、ゲート電
極４１８の材料及び成膜方法として、ゲート電極４０２と同様の材料及び成膜方法を適用
することができるため、詳細な説明は省略する。
【０１９２】
以上の工程でトランジスタ４１０が形成される（図９（Ｅ）参照）。
【０１９３】
なお、ゲート絶縁層４１６、及びゲート電極４１８上には、さらに保護絶縁層を形成して
もよい。保護絶縁層は、水素や水などの、外部からの侵入を防止する。保護絶縁層として
は、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法
は特に限定されないが、ＲＦスパッタ法は量産性がよいため、保護絶縁層の成膜方法とし
て適している。
【０１９４】
さらに、保護絶縁層上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜
を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン
系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（
ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜を形成してもよい。
【０１９５】
なお、保護絶縁層又は平坦化絶縁膜の成膜後には、さらに、大気中、１００℃以上２００
℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
【０１９６】
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層にチャネル
が形成されるトランジスタは、オフ電流が極めて小さいという特徴を有している。このた
め、このトランジスタを用いることにより、ノードの電位保持が容易になる。よって、こ
れをシフトレジスタ等に用いることで、誤動作の確率を極めて低く抑えることができる。
【０１９７】
本実施の形態は他の実施の形態と自由に組み合わせて実施することが可能である。
【実施例１】
【０１９８】
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。電子機器と
しては、例えば、パーソナルコンピュータ（例えば、ノート型やデスクトップ型）、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携
帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメ
ラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム
、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファク
シミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売
機が挙げられる。
【０１９９】
電子機器の一例について図１０（Ａ）、図１０（Ｂ）、及び図１０（Ｃ）を用いて説明す
る。
【０２００】
図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０２０１】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９０３７にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
【０２０２】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
【０２０３】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
【０２０４】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
【０２０５】
また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
【０２０６】
図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２０７】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２０８】
また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
【０２０９】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力を表示部９６３１
（表示部９６３１ａ  及び／又は  表示部９６３１ｂ）や、表示部９６３１中のタッチパ
ネルや映像信号処理部等に供給することができる。なお、太陽電池９６３３を、筐体９６
３０の少なくとも一面（例えば、表示部９６３１ａ及び表示部９６３１ｂが設けられた面
を表面とすると、その裏面全体またはその一部）に設けることによって、効率的なバッテ
リー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６
３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０２１０】
また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ
）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
【０２１１】
外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽
電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤ
ＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作
に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバー
タ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテ
リー９６３５の充電を行う構成とすればよい。
【０２１２】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
【０２１３】
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２１４】
１０    段
８０    段
８１    トランジスタ
８２    トランジスタ
８３    トランジスタ
８４    トランジスタ
８５    容量素子
１００    半導体装置
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
２１１    容量素子
２１２    容量素子
４００    基板
４０２    ゲート電極
４０４    ゲート絶縁層
４０６    酸化物半導体層
４０８    酸化物半導体層
４１０    トランジスタ
４１２    酸化物半導体層
４１４ａ    ドレイン電極
４１４ｂ    ソース電極
４１６    ゲート絶縁層
４１８    ゲート電極
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９０３３    留め具
９０３４    表示モード切り替えスイッチ
９０３５    電源スイッチ
９０３６    省電力モード切り替えスイッチ
９０３７    操作キー
９０３８    操作スイッチ
９６３９    キーボード表示切り替えボタン
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
【図１】
0006468688.tif 000003
【図２】
0006468688.tif 000004
【図３】
0006468688.tif 000005
【図４】
0006468688.tif 000006
【図５】
0006468688.tif 000007
【図６】
0006468688.tif 000008
【図７】
0006468688.tif 000009
【図８】
0006468688.tif 000010
【図９】
0006468688.tif 000011
【図１０】
0006468688.tif 000012