(57)【特許請求の範囲】
【請求項１】
入力される画像データを外部からの制御情報に基づいて画像処理手段で画像処理して、処理済みの画像データを、該画像データの有効長を示す有効長特定情報とともに、シリアル転送手段によって外部へ転送する画像処理装置であって、
前記有効長特定情報を生成可能な有効長情報を記憶する第１の記憶手段と、
前記有効長情報を含む制御情報を記憶する第２の記憶手段と、
前記外部から送信されてくる前記有効長情報を含む前記制御情報を受け取って前記第２の記憶手段へ記憶させる記憶制御手段と、
前記第２の記憶手段の前記制御情報から前記有効長情報を取得して、前記第１の記憶手段の前記有効長情報を更新する有効長情報更新手段と、
を備えていることを特徴とする画像処理装置。
【請求項２】
前記記憶制御手段は、
前記有効長情報とその他の前記制御情報を、それぞれ前記第２の記憶手段の連続するアドレスに記憶させることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記画像処理装置は、
前記第２の記憶手段を有し、該第２の記憶手段の前記有効長情報と該有効長情報の取得可否を示す取得可否情報を前記シリアル転送手段へ出力する制御手段を、
さらに備え、
前記画像処理手段は、
処理済みの前記画像データと該画像データに関する水平同期信号を前記シリアル転送手段へ出力し、
前記シリアル転送手段は、
前記第１の記憶手段と前記有効長情報更新手段を有し、該有効長情報更新手段が、前記取得可否情報が取得許可を示し、かつ、前記水平同期信号が出力されているときに、前記有効長情報を取得して、取得した該有効長情報で該第１の記憶手段の前記有効長情報を更新することを特徴とする請求項１または請求項２記載の画像処理装置。
【請求項４】
前記記憶制御手段は、
ＳＰＩにより前記外部から前記有効長情報を含む前記制御情報を受信することを特徴とする請求項１から請求項３のいずれかに記載の画像処理装置。
【請求項５】
撮像手段の撮像した画像データを、画像処理部で画像処理してシリアル転送する撮像装置であって、
前記画像処理部として、請求項１から請求項４のいずれかに記載の画像処理装置を備えていることを特徴とする撮像装置。
【請求項６】
入力される画像データを外部からの制御情報に基づいて画像処理手段で画像処理して、処理済みの画像データを、該画像データの有効長を示す有効長特定情報とともに、シリアル転送手段によって外部へ転送する画像処理装置による画像処理方法であって、
前記有効長特定情報を生成可能な有効長情報を第１の記憶手段へ記憶する第１の記憶処理ステップと、
前記有効長情報を含む制御情報を第２の記憶手段へ記憶する第２の記憶処理ステップと、
前記外部から送信されてくる前記有効長情報を含む前記制御情報を受け取って前記第２の記憶手段へ記憶させる記憶制御処理ステップと、
前記第２の記憶手段の前記制御情報から前記有効長情報を取得して、前記第１の記憶手段の前記有効長情報を更新する有効長情報更新処理ステップと、
を有することを特徴とする画像処理方法。
【請求項７】
入力される画像データを外部からの制御情報に基づいて画像処理手段で画像処理して、処理済みの画像データを、該画像データの有効長を示す有効長特定情報とともに、シリアル転送手段によって外部へ転送する画像処理装置の搭載するプログラムであって、
制御プロセッサに、
前記有効長特定情報を生成可能な有効長情報を第１の記憶手段へ記憶する第１の記憶処理と、
前記有効長情報を含む制御情報を第２の記憶手段へ記憶する第２の記憶処理と、
前記外部から送信されてくる前記有効長情報を含む前記制御情報を受け取って前記第２の記憶手段へ記憶させる記憶制御処理と、
前記第２の記憶手段の前記制御情報から前記有効長情報を取得して、前記第１の記憶手段の前記有効長情報を更新する有効長情報更新処理と、
を実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、撮像装置、画像処理方法及びプログラムに関し、詳細には、画像データを、その画像データの有効長を示す有効長特定情報を付加してシリアル転送する画像処理装置、撮像装置、画像処理方法及びプログラムに関する。
【背景技術】
【０００２】
デジタルカメラ等の画像処理装置は、内部に、画像処理関係の回路モジュール、外部との通信を行う回路モジュール等の複数の回路モジュールを有する。外部と通信するための回路モジュールは、内部のＣＰＵ（Central Processing Unit）と通信を行うＳＰＩ（Serial Peripheral Interface）や高速シリアルのインターフェイス等がある。
【０００３】
画像処理装置は、画像データを高速シリアルインターフェイスを用いて回路モジュール間で転送するが、有効な画像データの範囲を示すための同期コードを画像データとともに転送することが、従来から行われている。
【０００４】
そして、各回路モジュールは、同期コード等の動作制御の制御情報が設定されるレジスタを有しており、外部のＣＰＵからこのレジスタへのアクセスは、ＳＰＩが多く用いられている。
【０００５】
また、ＳＰＩを用いてシングル転送で制御情報をライトすると時間がかかりパフォーマンスに影響するため、頻繁にライトが必要なレジスタについては、バーストでライトできるように、制御情報のアドレスが連続配置される。
【０００６】
ここで、シングル転送とは、データ転送を１サイクル実行するたびにバス制御権を解放する転送方式をいう。また、バースト転送とは、データ転送を開始すると、指定転送回数だけ転送が完了するまで連続でデータ転送を実行して、バス制御権を解放しない転送方式をいう。
【０００７】
ところが、高速シリアルインターフェイスの回路モジュールでは、画像サイズの変更のたびに有効画像データの範囲を設定するレジスタに有効長情報を設定する必要がある。したがって、頻繁にライト処理が必要なレジスタとは異なるアドレスに、有効長情報が配置されているため、有効長情報をシングル転送することが必要になる。その結果、画像データの有効長が頻繁に変化すると、有効長情報を、ＳＰＩのシングル転送により行うこととなり、画像データの転送速度が低下するという問題があった。
【０００８】
そして、従来、複数のデバイスと接続されて前記デバイスとの間での情報伝送を制御する伝送制御回路であって、前記複数のデバイスのうち情報伝送を行うデバイスを選択する信号及び情報伝送の種類を識別する信号を出力する信号出力部と、前記情報伝送の種類に応じた伝送周波数を示すレジスタ値を、前記情報伝送を行うデバイスから取得するレジスタ値取得部と、前記取得されたレジスタ値に応じた伝送周波数を決定する周波数決定部と、前記決定された伝送周波数のクロック信号を出力するクロック生成部とを含む伝送制御回路が提案されている（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記公報記載の従来技術にあっては、画像サイズの変更のたびに有効画像データの範囲を設定するレジスタに、ＳＰＩで有効長情報をシングル転送することについては考慮されておらず、改良の必要があった。
【００１０】
そこで、本発明は、低速シリアルインターフェイスで転送されてくる制御情報に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１記載の画像処理装置は、入力される画像データを外部からの制御情報に基づいて画像処理手段で画像処理して、処理済みの画像データを、該画像データの有効長を示す有効長特定情報とともに、シリアル転送手段によって外部へ転送する画像処理装置であって、前記有効長特定情報を生成可能な有効長情報を記憶する第１の記憶手段と、前記有効長情報を含む制御情報を記憶する第２の記憶手段と、前記外部から送信されてくる前記有効長情報を含む前記制御情報を受け取って前記第２の記憶手段へ記憶させる記憶制御手段と、前記第２の記憶手段の前記制御情報から前記有効長情報を取得して、前記第１の記憶手段の前記有効長情報を更新する有効長情報更新手段と、を備えていることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、低速シリアルインターフェイスで転送されてくる制御情報に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例を適用した撮像装置の要部ブロック図。
【図２】画像処理ＡＳＩＣの要部構成図。
【図３】モジュール毎のレジスタ空間割り当てを示す図。
【図４】ＳＰＩのレジスタライトシーケンスとレジスタリードシーケンスを示す図。
【図５】ＳＰＩのｂｙｔｅ単位の転送順番を示す図。
【図６】ＳＰＩの通信終了から開始までのオーバーヘッドを示す図。
【図７】ＬＬＥＮ設定レジスタの配置を示す図。
【図８】ＬＬＥＮ設定レジスタ領域の空間割り当ての一例を示す図。
【図９】画像処理ＡＳＩＣの信号関係と有効長情報取り込み処理の説明図。
【図１０】画像処理ＡＳＩＣの機能ブロック図。
【図１１】画像処理ＡＳＩＣにおける主要信号のタイミングを示す図。
【図１２】データ転送処理を示すフローチャート。
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００１５】
図１〜図１２は、本発明の画像処理装置、撮像装置、画像処理方法及びプログラムの一実施例を示す図であり、図１は、本発明の画像処理装置、撮像装置、画像処理方法及びプログラムの一実施例を適用した撮像装置１の要部ブロック図である。
【００１６】
図１において、撮像装置１は、撮像センサ２、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）３及びＤＳＰ（Digital Signal Processor）４等を備えている。撮像装置１は、撮像センサ２と画像処理ＡＳＩＣ３が信号ライン５で接続されており、画像処理ＡＳＩＣ３とＤＳＰ４が、高速シリアルバス６と低速シリアルバス７で接続されている。本実施例の撮像装置１は、高速シリアルバス６としては、ｓｕｂＬＶＤＳインターフェイスのバスが用いられており、低速シリアルバス７としては、ＳＰＩバスが用いられている。なお、撮像装置１は、図示しないが、ＳＤ（Secure Digital）カード、メモリカード、ＬＣＤ（Liquid Crystal Display）モニタ、各種操作ボタン等を備えている。
【００１７】
撮像センサ（撮像手段）２は、例えば、ＣＣＤ（Charge Coupled Device ）等が用いられており、被写体の映像を撮影して、該被写体の画像データを、信号ライン５を通して画像処理ＡＳＩＣ３へ出力する。
【００１８】
画像処理ＡＳＩＣ３は、撮像センサ２から送られてきた画像データに対して、ＤＳＰ４から低速シリアルバス７を通して転送されてくる制御情報に基づいて画像処理を施して、高速シリアルバス６を通してＤＳＰ４へ転送する。
【００１９】
ＤＳＰ４は、基本的に内部に信号処理部（ＡＬＵ（算術論理演算器）等からなるプロセッサ部）と信号処理部を動作させるプログラム格納部（メモリ）から構成され、ハード及びソフトウェアの両面を有している。ＤＳＰ４は、このＡＬＵを複数個持ち、一連の画像データに対してこれら複数のＡＬＵが並列に同時に実行するＳＩＭＤ（Single Instruction-stream Multiple Data-stream）構造及び並列処理に不向きな誤差拡散等の処理に対しては専用のハードウェアを持つことにより、高速かつ柔軟性よく処理を行なう。
【００２０】
ＤＳＰ４は、ＣＰＵ８を搭載しており、また、ＤＳＰ４内のメモリには、撮像装置１としての基本プログラム及び本発明の画像処理方法を実行するプログラムが格納される。
【００２１】
ＣＰＵ８は、プログラムに基づいて、撮像装置１の各部を制御して、撮像装置１としての基本処理動作を制御し、また、上記ＳＤカード、メモリカード、ＬＣＤモニタ、各種操作ボタンの処理を実行する。
【００２２】
そして、ＣＰＵ８は、低速シリアルバス７により画像処理ＡＳＩＣ３と接続されている。ＣＰＵ８は、本発明のプログラムに基づいて、ＳＰＩ等の低速シリアルバス７を用いた制御情報の設定に基づく高速シリアルインターフェイスの高速シリアルバス６による画像データの転送効率を向上させる画像処理方法を実行する。すなわち、画像処理ＡＳＩＣ３の動作における制御情報を、ＳＰＩの低速シリアルバス７を通して画像処理ＡＳＩＣ３へ転送し、画像処理ＡＳＩＣ３は、低速シリアルバス７のインターフェイス、例えば、ＳＰＩを備えている。
【００２３】
画像処理装置である画像処理ＡＳＩＣ３は、撮像センサ２から送られてくる画像データに、ＣＰＵ８から設定される制御情報に基づいて、必要な画像処理を施して、処理済みの画像データを有効長情報を付加して、高速シリアルバス６でＤＳＰ４へ転送する。画像処理ＡＳＩＣ３は、撮像装置１としての必要な画像処理を画像データに施すために、複数の回路モジュールを搭載している。画像処理ＡＳＩＣ３は、本発明の画像処理方法に必要な回路モジュールとして、図２に示すように、レジスタアクセス部１１、システム部１２、画像処理部１３及び高速シリアルインターフェイス１４等を搭載している。なお、画像処理ＡＳＩＣ３は、図２には図示しない各回路モジュールも搭載している。
【００２４】
システム部１２、画像処理部１３、高速シリアルインターフェイス１４は、それぞれ、その動作制御用のレジスタ１２ａ、１３ａ、１４ａを搭載しており、レジスタアクセス部１１とＡＰＢ（Advanced Peripheral Bus）１５、１６、１７で接続されている。
【００２５】
レジスタアクセス部１１は、ＤＳＰ４の搭載するＣＰＵ８と、ＳＰＩ等の低速シリアルインターフェイスの低速シリアルバス７で接続されている。レジスタアクセス部１１は、ＣＰＵ８からシリアル転送されてくる制御情報を、予めアドレス割り当てされている各部１２、１３、１４のレジスタ１２ａ、１３ａ、１４ａに、ＡＰＢ１５、１６、１７を通して、転送して書き込む。
【００２６】
システム部１２は、レジスタ１２ａに設定される制御情報に基づいて、画像処理ＡＳＩＣ３の各回路モジュールの動作を制御する。
【００２７】
画像処理部１３は、システム部１２の制御下で、レジスタ１３ａに設定される制御情報に基づいて、撮像センサ２から送られてくる画像データに対して必要な画像処理を施し、高速シリアルインターフェイス１４へ渡す。
【００２８】
高速シリアルインターフェイス１４は、レジスタ１４ａに設定される画像処理部１３で処理済みの画像データの有効長を示す有効長情報に基づいて、該画像データに該有効長情報を示す有効長特定情報である同期コードを、該画像データの前後に付加して転送する。
【００２９】
そして、一般的に、画像処理ＡＳＩＣ３のシステム部１２、画像処理部１３、その他のモジュール及び高速シリアルインターフェイス１４の各レジスタ１２ａ、１３ａ、１４ａは、図３に示すように空間割り当てが行われている。なお、図３において、１８は、その他の回路モジュールを示しており、１８ａは、該他の回路モジュールのレジスタを示している。
【００３０】
すなわち、システム部１２及び画像処理部１３のレジスタ１２ａ、１３ａは、そのアドレス値が、連続したアドレス空間に配置されているが、高速シリアルインターフェイス１４のレジスタ１４ａのアドレス値は、連続したアドレス空間には配置されていない。これは、システム部１２及び画像処理部１３のレジスタ１２ａ、１３ａは、１枚の画像毎に、制御情報が設定される必要のあるレジスタである。したがって、これらのレジスタ１２ａ、１３ａのアドレス値は、低速シリアルバス７で制御情報をバースト転送によって高速転送して設定が可能なように、連続したアドレス空間に配置されている。ところが、高速シリアルインターフェイス１４のレジスタ１４ａは、転送する画像データの有効長情報が設定されるため、一般的には、初期化時に設定されて、頻繁に書き換えられることが少ない。したがって、高速シリアルインターフェイス１４のレジスタ１４ａの制御情報は、低速シリアルバス７によるシングル転送でＣＰＵ８から転送されて、レジスタアクセス部１１によりレジスタ１４ａに設定される。
【００３１】
ところが、撮像装置１は、ズーム処理等を伴う画像撮影が行われ、画像処理部１３で処理された画像データの有効長範囲が変化することがよくある。このような場合に、シングル転送によって有効長情報が低速シリアルバス７を通してＣＰＵ８から転送されて、高速シリアルインターフェイス１４のレジスタ１４ａに設定されると、高速シリアルインターフェイス１４の画像データの転送効率が低下する。なお、以下の説明では、低速シリアルバス７は、ＳＰＩが用いられているものとして説明するが、ＳＰＩに限るものではなく、転送するデータのアドレス空間によって、バースト転送とシングル転送を切り替えて行うシリアルインターフェイスであればよい。ここで、低速シリアルバス７は、ＳＰＩの場合、信号線は、ＳＣＫ（Serial Clock）、ＭＩＳＯ（Master In Slave Out）、ＭＯＳＩ（Master Out Slave In）及びＳＳ（Slave Select）の４本が用いられる。以下、ＳＣＫを流れるクロックを、ＳＣＳ信号、ＭＩＳＯを流れる信号を、ＳＤＩ信号、ＭＯＳＩを流れる信号を、ＳＤＯ信号という。
【００３２】
すなわち、ＳＰＩを用いた低速シリアルバス７によるデータ転送は、図４（ａ）及び図４（ｂ）に示すようなレジスタライトシーケンスとレジスタリードシーケンスにより行われ、そのｂｙｔｅ単位の転送順番は、図５のように示される。そして、レジスタライトシーケンスを示す図４（ａ）において、破線で囲んで示すＳＤＩ信号は、図５のＳＤＩに対応していて、レジスタライト信号であり、ＳＣＳ信号がロー（Ｌｏｗ）のときに、ＣＰＵ８からレジスタアクセス部１１へ転送される。レジスタリードシーケンスを示す図４（ｂ）において、破線で囲んで示すＳＤＯ信号は、図５のＳＤＯに対応していて、レジスタリード信号であり、ＳＣＳ信号がロー（Ｌｏｗ）のときに、レジスタアクセス部１１からＣＰＵ８へ転送される。
【００３３】
そして、ＳＰＩによるバースト転送においては、ライト転送の場合、図４（ａ）及び図５に示すように、ＣＰＵ８は、最初にライトを示すバイト（ＭＤ、ＭＤ）を転送し、次にアクセスするレジスタのアドレスを先頭ＡＤＲ３から最後ＡＤＲ０まで転送する。次に、ＣＰＵ８は、画像処理ＡＳＩＣ３側の応答準備時間を考慮して、データ準備期間を２ｂｙｔｅ分（００、００）転送した後、ライトのアクセスを、転送アドレスの先頭から順番に行う。ＣＰＵ８は、ＳＣＳ信号がハイ（Ｈｉｇｈ）になった時点で、バースト転送によるライト転送を終了する。
【００３４】
同様に、リード転送の場合、図４（ｂ）及び図５に示すように、最初にリードを示すバイト（０、０）を転送し、次にアクセスするＤＳＰ４のＩＤをＩＤの下位、上位の順で転送する。次に、ＣＰＵ８は、画像処理ＡＳＩＣ３側の応答準備時間を考慮して、データ準備期間を２ｂｙｔｅ分（００、００）転送した後、リードのアクセスを、行う。ＣＰＵ８は、ＳＣＳ信号がハイ（Ｈｉｇｈ）になった時点で、バースト転送によるリード転送を終了する。
【００３５】
そして、ＳＰＩは、図６に示すように、一回の転送終了でＳＣＳ信号を「１」してから次のコマンドのためにＳＣＳ信号を「０」にするまで、ソフト都合で約１ｍｓのオーバーヘッドを必要とする。
【００３６】
ＳＰＩによるシングル転送においては、データ転送を１サイクル実行するたびにバス制御権を解放する必要がある。したがって、シングル転送で制御情報の転送される高速シリアルインターフェイス１４のレジスタ１４ａは、画像データの有効長情報が変更になる度に、シングル転送で有効長情報を転送する必要があり、転送効率が悪い。
【００３７】
そこで、本発明の画像処理ＡＳＩＣ３は、図３に示したモジュール毎のレジスタ空間において、図７に示すように、システム部１２のレジスタ１２ａに、ＬＬＥＮ設定レジスタ領域１２ａａが設けられている。このＬＬＥＮ設定レジスタ領域１２ａａは、図８に示すように、有効長情報が格納され、システム部１２用の制御情報のレジスタに連続したアドレス領域に形成されている。すなわち、システム部１２のレジスタ１２ａは、ＬＬＥＮ設定レジスタ領域１２ａａを含めてそのアドレス値が、連続したアドレス空間に形成されている。
【００３８】
ＬＬＥＮ設定レジスタ領域１２ａａは、図８に示すように、ｂｉｔ１３〜０に、有効長情報（［１３：０］）が設定され、ｂｉｔ１５には、取得可否情報であるＬＬＥＮ＿ＥＮ（以下、取得可否情報ＬＬＥＮ＿ＥＮという。）として、「１」、「０」が設定される。
【００３９】
したがって、ＣＰＵ８は、有効長情報を含めた制御情報を、ＳＰＩである低速シリアルバス７を通して、バースト転送することができ、高速かつ効率的に転送することができる。
【００４０】
そして、画像処理ＡＳＩＣ３は、図９（ａ）に示すように、システム部１２が、有効長情報であるＬＬＥＮ［１３：０］と取得可否情報であるＬＬＥＮ＿ＥＮを、高速シリアルインターフェイス１４へ出力する。また、画像処理ＡＳＩＣ３は、画像処理部１３が、垂直同期信号ＶＤ、水平同期信号ＨＤ及び画像データＤＡＴＡを、高速シリアルインターフェイス１４へ出力し、高速シリアルインターフェイス１４には、さらに、クロックＣＬＫが入力される。
【００４１】
高速シリアルインターフェイス１４は、図９（ｂ）に示すように、システム部１２からの取得可否情報ＬＬＥＮ＿ＥＮが「１」であり、画像処理部１３からの水平同期信号ＨＤが立ち上がった後の立ち下がりのタイミングに、有効長情報ＬＬＥＮ［１３：０］の値を取得する。なお、高速シリアルインターフェイス１４は、図９（ｂ）に示すように、取得可否情報ＬＬＥＮ＿ＥＮが「０」であると、水平同期信号ＨＤが立ち上がった後に立ち下がっても、有効長情報ＬＬＥＮ［１３：０］の値の取り込みを行わない。
【００４２】
そして、画像処理ＡＳＩＣ３は、図示しない内部メモリに、または、撮像装置１のメモリに、ＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Versatile Disk）、ＵＳＢ（Universal Serial Bus）メモリ、ＳＤカード、ＭＯ（Magneto-Optical Disc）等のコンピュータが読み取り可能な記録媒体に記録されている本発明の画像処理方法を実行するプログラムを読み込んで導入することで、後述する低速シリアルインターフェイスで転送されてくる制御情報の設定に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させる画像処理方法を実行する画像処理装置として構築されている。そして、撮像装置１は、この画像処理装置である画像処理ＡＳＩＣ３を搭載した撮像装置として構築されている。このプログラムは、アセンブラ、Ｃ、Ｃ＋＋、Ｃ＃、Ｊａｖａ（登録商標）等のレガシープログラミング言語やオブジェクト指向プログラミング言語等で記述されたコンピュータ実行可能なプログラムであり、上記記録媒体に格納して頒布することができる。
【００４３】
画像処理装置である画像処理ＡＳＩＣ３は、上記プログラムが導入されることで、図１０に示す機能ブロックが構築される。すなわち、画像処理ＡＳＩＣ３は、上記プログラムが導入されることで、図１０に示すように、第１の記憶部２１と有効長情報更新部２２を有する高速シリアル転送部２３、第２の記憶部２４を有する制御部２５、画像処理部２６及び記憶制御部２７が構築される。
【００４４】
第１の記憶部２１は、レジスタ１４ａで構築され、有効長特定情報である同期コードを生成可能な有効長情報を記憶する。したがって、第１の記憶部２１は、第１の記憶手段として機能している。
【００４５】
第２の記憶部２４は、システム部１２のレジスタ１２ａで構築され、前記有効長情報を含む制御情報を記憶する。したがって、第２の記憶部２４は、第２の記憶手段として機能している。
【００４６】
記憶制御部２７は、レジスタアクセス部１１により構築されており、外部であるＤＳＰ４のＣＰＵ４から送信されてくる処理済み画像データの有効長情報を含む制御情報を受け取って第２の記憶部２４へ記憶させる。したがって、記憶制御部２７は、記憶制御手段として機能している。
【００４７】
有効長情報更新部２２は、高速シリアルインターフェイス１４により構築されており、第２の記憶部２４の制御情報から有効長情報を取得して、第１の記憶部２１の有効長情報を更新する。したがって、有効長情報更新部２２は、有効長情報更新手段として機能している。
【００４８】
制御部２５は、システム部１２で構築されており、第２の記憶部２４の有効長情報ＬＬＥＮ［１３：０］と該有効長情報ＬＬＥＮ［１３：０］の取得可否を示す取得可否情報ＬＬＥＮ＿ＥＮを高速シリアル転送部２３へ出力する。したがって、制御部２５は、制御手段として機能している。
【００４９】
画像処理部２６は、画像処理部１３で構築されており、レジスタ１３ａに設定される制御情報に基づいて撮像センサ２からの画像データに対して必要な画像処理を施す。画像処理部２６は、処理済みの画像データと該画像データに関する水平同期信号ＨＤ及び垂直同期信号ＶＤをシリアル転送部２３へ出力する。したがって、画像処理部２６は、画像処理手段として機能している。
【００５０】
高速シリアル転送部２３は、高速シリアルインターフェイス１４で構築されており、第１の記憶部２１と有効長情報更新部２２とを有している。高速シリアル転送部２３は、該有効長情報更新部２２が、取得可否情報ＬＬＥＮ＿ＥＮが取得許可を示し、かつ、水平同期信号ＨＤが出力されているときに、有効長情報ＬＬＥＮ［１３：０］を取得する。有効長情報更新部２２は、取得した該有効長情報ＬＬＥＮ［１３：０］で、該第１の記憶部２１の有効長情報ＬＬＥＮ［１３：０］を更新する。したがって、高速シリアル転送部２３は、シリアル転送手段として機能している。
【００５１】
次に、本実施例の作用を説明する。本実施例の撮像装置１は、その画像処理ＡＳＩＣ３が、低速シリアルインターフェイスで転送されてくる制御情報の設定に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させる。
【００５２】
すなわち、撮像装置１は、撮像センサ２の撮像した画像データを画像処理する画像処理ＡＳＩＣ３を備え、画像処理ＡＳＩＣ３は、ＤＳＰ４のＣＰＵ８から低速シリアルバス７を通して設定される制御情報に基づいて画像処理を施す。画像処理ＡＳＩＣ３は、高速シリアルバス６の高速シリアルインターフェイス１４を備えている。高速シリアルインターフェイス１４は、そのレジスタ１４ａに格納されている有効長情報に基づいて転送対象の画像データの有効長特定情報である同期コードを生成して、該画像データに付加する。高速シリアルインターフェイス１４は、同期コードを付加した画像データを、高速シリアルバス６を通してＤＳＰ４へ転送する。
【００５３】
すなわち、画像処理ＡＳＩＣ３は、図１１（ａ）に示すように、画像処理部１３から高速シリアルインターフェイス１４へ、水平同期信号ＨＤ、垂直同期信号ＶＤ及び画像データＤＡＴＡ［１５：０］の信号で画像データＤＡＴＡを転送する。画像処理部１３から高速シリアルインターフェイス１４への画像データの転送では、垂直同期信号ＶＤで、ページ単位の有効画像データの転送の開始が示され、水平同期信号ＨＤでライン単位の有効画像データの転送の開始が示される。
【００５４】
高速シリアルインターフェイス１４は、図１１（ｂ）に示すように、ＤＡＴＡ＿ＰとＤＡＴＡ＿Ｎのシリアルの差動信号で画像データＤＡＴＡを転送する。高速シリアルインターフェイス１４は、垂直同期信号ＶＤが入力される前は、水平同期信号ＨＤに同期して同期コードＨＢＳ、有効長情報ＬＬＥＮ［１３：０］の示す転送期間の後、同期コードＨＢＥを転送する。高速シリアルインターフェイス１４は、垂直同期信号ＶＤが入力された後は、水平同期信号ＨＤに同期して、同期コードＨＶＳ、有効長情報ＬＬＥＮ［１３：０］の転送期間中はｖａｌｉｄで示す有効画像データ、有効長情報ＬＬＥＮ［１３：０］の転送期間の後に、同期コードＨＶＥを転送する。
【００５５】
ＤＳＰ４は、ＤＡＴＡ＿ＰとＤＡＴＡ＿Ｎのシリアル差動信号の有効画像データｖａｌｉｄ及び同期コードＨＶＳ、ＨＶＥに基づいて、有効な画像データが転送されている期間を判別し、有効な画像データを取り込む。
【００５６】
すなわち、画像処理ＡＳＩＣ３は、図１２に示すデータ転送処理を行って、画像データの効率的な転送を行う。すなわち、画像処理ＡＳＩＣ３は、図１２に示すように、記憶制御部２７が、外部であるＣＰＵ８から低速シリアルバス７を通して、有効長情報を含む制御情報を受信したかチェックする（ステップＳ１０１）。ステップＳ１０１で、制御信号を受信すると（ステップＳ１０１で、ＹＥＳのとき）、記憶制御部２７は、制御情報を記憶部、特に、第２の記憶部２４に、有効長情報を含む制御情報を記憶する（ステップＳ１０２）。
【００５７】
このとき、記憶制御部２７は、第２の記憶部２４を構築しているレジスタ１２ａが、図７に示したように、制御情報と連続するアドレス空間となる有効長情報を記憶するＬＬＥＮ設定レジスタ領域１２ａａを備えている。したがって、記憶制御部２７は、制御部２５からの有効長情報ＬＬＥＮ［１３：０］を連続するアドレス空間に記憶させることができ、ＣＰＵ８から低速シリアルバス７で、高速なバースト転送によって転送されてくる。
【００５８】
次に、高速シリアル転送部２３の有効長情報更新部２２は、制御部２５から入力される取得可否情報ＬＬＥＮ＿ＥＮが取得許可を示す「１」であるかチェックする（ステップＳ１０３）。
【００５９】
ステップＳ１０３で、有効長情報更新部２２は、取得可否情報ＬＬＥＮ＿ＥＮが「１」であると（ステップＳ１０３で、ＹＥＳのとき）、水平同期信号ＨＤが入力するのを待つ（ステップＳ１０４）。
【００６０】
ステップＳ１０４で、水平同期信号ＨＤが入力されると（ステップＳ１０４で、ＹＥＳのとき）、有効長情報更新部２２は、有効長情報ＬＬＥＮ［１３：０］を取得する（ステップＳ１０５）。すなわち、有効長情報更新部２２は、取得可否情報ＬＬＥＮ＿ＥＮが「１」のときに、水平同期信号ＨＤが入力されると、制御部２５から入力されている有効長情報ＬＬＥＮ［１３：０］を取得する。
【００６１】
有効長情報更新部２２は、取得した有効長情報ＬＬＥＮ［１３：０］で、高速シリアル転送部２３の第１の記憶部２１に記憶されている有効長情報ＬＬＥＮ［１３：０］を更新する（ステップＳ１０６）。
【００６２】
高速シリアル転送部２３は、更新されている第１の記憶部２１の有効長情報ＬＬＥＮ［１３：０］に基づいて、同期コードＨＶＳ、ＨＶＥを生成する（ステップＳ１０７）。高速シリアル転送部２１は、この同期コードＨＶＳ、ＨＶＥを付加したＤＡＴＡ＿ＰとＤＡＴＡ＿Ｎのシリアル差動信号の有効画像データをＤＳＰ４へ高速シリアルバス６を通して転送する（ステップＳ１０８）。
【００６３】
そして、ステップＳ１０３で、取得可否情報ＬＬＥＮ＿ＥＮが「０」であると（ステップＳ１０３で、ＮＯのとき）、有効長情報更新部２２は、水平同期信号ＨＤが入力しても、有効長情報ＬＬＥＮ［１３：０］を取得することなく、ステップＳ１０７へ移行する。高速シリアル転送部２１は、更新されていない第１の記憶部２１の有効長情報ＬＬＥＮ［１３：０］に基づいて、同期コードＨＶＳ、ＨＶＥを生成する（ステップＳ１０７）。高速シリアル転送部２１は、この同期コードＨＶＳ、ＨＶＥを付加したＤＡＴＡ＿ＰとＤＡＴＡ＿Ｎのシリアル差動信号の有効画像データをＤＳＰ４へ高速シリアルバス６を通して転送する（ステップＳ１０８）。
【００６４】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８から低速シリアルバス７を通してバースト転送されてくる有効長情報を含む制御情報を効率的に受け取って、第１の記憶部２１へ記憶させることができる。その結果、低速シリアルインターフェイスで転送されてくる制御情報に基づいて高速シリアルインターフェイス１４による画像データの転送効率を向上させることができる。
【００６５】
このように、本実施例の撮像装置１は、その画像処理ＡＳＩＣ３が、入力される画像データを外部からの制御情報に基づいて画像処理手段である画像処理部２６で画像処理して、処理済みの画像データを、該画像データの有効長を示す同期コード（有効長特定情報）とともに、高速シリアル転送部（シリアル転送手段）２３によって外部であるＤＳＰ４へ転送する画像処理装置であって、前記同期コードを生成可能な有効長情報ＬＬＥＮ［１３：０］を記憶する第１の記憶部（第１の記憶手段）２１と、前記有効長情報ＬＬＥＮ［１３：０］を含む制御情報を記憶する第２の記憶部（第２の記憶手段）２４と、前記外部であるＣＰＵ８から送信されてくる前記有効長情報ＬＬＥＮ［１３：０］を含む前記制御情報を受け取って前記第２の記憶部２４へ記憶させる記憶制御部（記憶制御手段）２７と、前記第２の記憶部２４の前記制御情報から前記有効長情報ＬＬＥＮ［１３：０］を取得して、前記第１の記憶部２１の前記有効長情報ＬＬＥＮ［１３：０］を更新する有効長情報更新部（有効長情報更新手段）２２と、を備えている。
【００６６】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００６７】
また、本実施例の撮像装置１は、入力される画像データを外部であるＣＰＵ８からの制御情報に基づいて画像処理手段である画像処理部２６で画像処理して、処理済みの画像データを、該画像データの有効長を示す同期コード（有効長特定情報）とともに、シリアル転送手段である高速シリアル転送部２３によって外部であるＤＳＰ４へ転送する画像処理ＡＳＩＣ３が、前記同期コードを生成可能な有効長情報ＬＬＥＮ［１３：０］を第１の記憶部（第１の記憶手段）２１へ記憶する第１の記憶処理ステップと、前記有効長情報ＬＬＥＮ［１３：０］を含む制御情報を第２の記憶部（第２の記憶手段）２４へ記憶する第２の記憶処理ステップと、前記外部であるＣＰＵ８から送信されてくる前記有効長情報ＬＬＥＮ［１３：０］を含む前記制御情報を受け取って前記第２の記憶部２４へ記憶させる記憶制御処理ステップと、前記第２の記憶部２４の前記制御情報から前記有効長情報ＬＬＥＮ［１３：０］を取得して、前記第１の記憶部２１の前記有効長情報ＬＬＥＮ［１３：０］を更新する有効長情報更新処理ステップと、を有する画像処理方法を実行する。
【００６８】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００６９】
さらに、本実施例の撮像装置１は、入力される画像データを外部であるＣＰＵ８からの制御情報に基づいて画像処理部２６で画像処理して、処理済みの画像データを、該画像データの有効長を示す同期コード（有効長特定情報）とともに、高速シリアル転送部２３によって外部であるＤＳＰ４へ転送する画像処理装置である画像処理ＡＳＩＣ３が、制御プロセッサに、前記同期コードを生成可能な有効長情報ＬＬＥＮ［１３：０］を第１の記憶部（第１の記憶手段）２１へ記憶する第１の記憶処理と、前記有効長情報ＬＬＥＮ［１３：０］を含む制御情報を第２の記憶部（第２の記憶手段）２４へ記憶する第２の記憶処理と、前記外部であるＣＰＵ８から送信されてくる前記有効長情報ＬＬＥＮ［１３：０］を含む前記制御情報を受け取って前記第２の記憶部２４へ記憶させる記憶制御処理と、前記第２の記憶部２４の前記制御情報から前記有効長情報ＬＬＥＮ［１３：０］を取得して、前記第１の記憶部２１の前記有効長情報ＬＬＥＮ［１３：０］を更新する有効長情報更新処理と、を実行させるプログラムを搭載している。
【００７０】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００７１】
また、本実施例の撮像装置１の画像処理ＡＳＩＣ３は、前記記憶制御部２７が、前記有効長情報ＬＬＥＮ［１３：０］とその他の前記制御情報を、それぞれ前記第２の記憶部２４の連続するアドレスに記憶させる。
【００７２】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］をバースト転送でより一層効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率をより一層向上させることができる。
【００７３】
さらに、本実施例の撮像装置１は、前記画像処理ＡＳＩＣ３が、前記第２の記憶部２４を有し、該第２の記憶部２４の前記有効長情報ＬＬＥＮ［１３：０］と該有効長情報ＬＬＥＮ［１３：０］の取得可否を示す取得可否情報ＬＬＥＮ＿ＥＮを前記シリアル転送手段である高速シリアル転送部２３へ出力する制御部（制御手段）２５を、さらに備え、前記画像処理手段である画像処理部２６は、処理済みの前記画像データと該画像データに関する水平同期信号ＨＤを高速シリアル転送部２３へ出力し、前記高速シリアル転送部２３は、前記第１の記憶部２１と前記有効長情報更新部２２を有し、該有効長情報更新部２２が、前記取得可否情報ＬＬＥＮ＿ＥＮが取得許可（「１」）を示し、かつ、前記水平同期信号ＨＤが出力されているときに、前記有効長情報ＬＬＥＮ［１３：０］を取得して、取得した該有効長情報ＬＬＥＮ［１３：０］で該第１の記憶部２１の前記有効長情報ＬＬＥＮ［１３：０］を更新する。
【００７４】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００７５】
また、本実施例の撮像装置１は、前記記憶制御部２７が、ＳＰＩにより前記外部であるＣＰＵ８から前記有効長情報ＬＬＥＮ［１３：０］を含む前記制御情報を受信する。
【００７６】
したがって、画像処理ＡＳＩＣ３は、外部であるＣＰＵ８からＳＰＩを用いた制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００７７】
さらに、本実施例の撮像装置１は、撮像手段としての撮像センサ２の撮像した画像データを、画像処理部２６で画像処理してシリアル転送する撮像装置であって、前記画像処理部として、上記画像処理ＡＳＩＣ３を備えている。
【００７８】
したがって、撮像装置１は、画像処理ＡＳＩＣ３が、外部であるＣＰＵ８からＳＰＩのような低速シリアルインターフェイスによって転送されてくる制御情報、特に、有効長情報ＬＬＥＮ［１３：０］を効率的に受信することができる。その結果、有効長情報ＬＬＥＮ［１３：０］に基づく高速シリアルインターフェイスによる画像データの転送効率を向上させることができる。
【００７９】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８０】
１  撮像装置
２  撮像センサ
３  画像処理ＡＳＩＣ
４  ＤＳＰ
５  信号ライン
６  高速シリアルバス
７  低速シリアルバス
８  ＣＰＵ
１１  レジスタアクセス部
１２  システム部
１３  画像処理部
１４  高速シリアルインターフェイス
１２ａ、１３ａ、１４ａ  レジスタ
１２ａａ  ＬＬＥＮ設定レジスタ領域
１５、１６、１７  ＡＰＢ
１８  他の回路モジュール
１８ａ  レジスタ
２１  第１の記憶部
２２  有効長情報更新部
２３  高速シリアル転送部
２４  第２の記憶部
２５  制御部
２６  画像処理部
２７  記憶制御部
【先行技術文献】
【特許文献】
【００８１】
【特許文献１】特開２０１２−１３４８４１号公報
【図１】
0006565567.tif 000002
【図２】
0006565567.tif 000003
【図３】
0006565567.tif 000004
【図４】
0006565567.tif 000005
【図５】
0006565567.tif 000006
【図６】
0006565567.tif 000007
【図７】
0006565567.tif 000008
【図８】
0006565567.tif 000009
【図９】
0006565567.tif 000010
【図１０】
0006565567.tif 000011
【図１１】
0006565567.tif 000012
【図１２】
0006565567.tif 000013