(57)【特許請求の範囲】
【請求項１】
第１導電型の不純物が添加されたシリコンである不純物添加シリコンであって、半導体基板上の第１導電型不純物添加領域の表面の一部に重畳された不純物添加シリコンを熱処理することで前記第１導電型不純物添加領域に第１導電型伝導層を形成し、
前記不純物添加シリコンをマスクとして前記第１導電型不純物添加領域に第１導電型と異なる第２導電型の不純物を添加することで前記第１導電型不純物添加領域に第２導電型伝導層を形成し、
前記不純物添加シリコン、前記第１導電型伝導層、及び前記第２導電型伝導層を熱処理することで前記第１導電型伝導層及び前記第２導電型伝導層を拡散させて前記第１導電型伝導層と前記第２導電型伝導層とが重なる重なり領域を形成することを含む、半導体装置の製造方法。
【請求項２】
前記第１導電型不純物添加領域の表面において、前記第２導電型の不純物を添加する領域として予め定められた第２導電型不純物添加領域を介在させて対向する位置の各々に前記不純物添加シリコンが重畳された状態で前記不純物添加シリコンを熱処理することで前記第１導電型不純物添加領域のうちの前記対向する位置の各々に対応する各領域に前記第１導電型伝導層を形成することを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
素子間分離領域を形成し、
前記不純物添加シリコンを前記素子間分離領域の表面及び前記第１導電型不純物添加領域の表面の一部に重畳し、
前記不純物添加シリコンが前記素子間分離領域の表面及び前記第１導電型不純物添加領域の表面の一部に重畳された状態で前記不純物添加シリコンを熱処理することで前記第１導電型不純物添加領域に前記第１導電型伝導層を形成することを含む請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物添加シリコン、前記第１導電型伝導層、及び前記第２導電型伝導層を熱処理した後、前記不純物添加シリコンを残存させて電極又は抵抗素子として使用することを含む請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１導電型はＮ型であり、
前記第２導電型はＰ型である請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記シリコンはポリシリコンである請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【０００２】
に関する。
【背景技術】
【０００３】
ウェハプロセス製造工程で発生する素子誤差を製造工程の最終工程で補正する手段として、ツェナーザップトリミングと呼ばれるオンチップトリミングの調整方法が知られている（例えば、特許文献１及び特許文献２参照）。
【０００４】
ツェナーザップトリミングでは、ツェナーダイオードに対して逆方向に一定のエネルギー以上の電気パルスが印加されてツェナーダイオードがザッピングされることで、１回限りの書き込み可能な不揮発性のＯＮ／ＯＦＦスイッチが形成される。
【０００５】
一般的に、ザッピング用のツェナーダイオードを製造する場合、ＰＮ接合を得るために、半導体基板上のウェルに対してＮ型の不純物の導入及びＰ型の不純物の導入の各々が少なくとも１回ずつ行われる（例えば、特許文献３参照）。
【０００６】
ここで、図７及び図８を参照して、従来のザッピング用のツェナーダイオード１００を有する半導体装置５０の一般的な製造工程を説明する。
【０００７】
先ず、一例として図７に示すように、Ｐ型の半導体基板１０２に対して既知のフォトリソグラフィ、エッチング、及び拡散技術等を用いてＮ型のウェル１０３が形成される。次に、既知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて、一例として図７に示すように素子間分離領域１０４が形成されることで、一例として図８に示すように能動領域１０６が形成される。素子間分離領域１０４とは、例えば、平面視四角枠状の領域を指す。能動領域１０６とは、素子間分離領域１０４によって囲まれた領域のうちの半導体基板１０２上でのアクティブ領域を指す。
【０００８】
次に、Ｎ型伝導層１０８Ａ，１０８Ｂ及びＰ型伝導層１１０は、フォトリソグラフィ及びイオン注入等によって形成される。なお、以下では、説明の便宜上、Ｎ型伝導層１０８Ａ，１０８Ｂを区別せずに説明する場合、Ｎ型伝導層１０８と称する。
【０００９】
Ｎ型伝導層１０８は、ウェル１０３の表面がマスキング材（図示省略）によってマスクされることで画定されたＮ型不純物導入領域（図示省略）を通してウェル１０３に対してＮ型の不純物が導入されることで形成される。また、Ｐ型伝導層１１０は、ウェル１０３上がマスキング材（図示省略）によってマスクされることで画定されたＰ型不純物導入領域１１２（図８参照）を通してウェル１０３に対してＰ型の不純物が導入されることで形成される。
【００１０】
また、一例として図７及び図８に示すように、Ｎ型伝導層１０８及びＰ型伝導層１１０は、フォトリソグラフィ及びイオン注入等によって、重なり領域１１４Ａ，１１４Ｂが生成されるように形成される。重なり領域１１４Ａは、Ｎ型伝導層１０８ＡとＰ型伝導層１１０とが重なった領域であり、重なり領域１１４Ｂは、Ｎ型伝導層１０８ＢとＰ型伝導層１１０とが重なった領域である。なお、以下では、説明の便宜上、重なり領域１１４Ａ，１１４Ｂを区別して説明する必要がない場合、重なり領域１１４と称する。
【００１１】
また、Ｎ型伝導層１０８ＡとＮ型伝導層１０８Ｂとが対向する方向での重なり領域１１４の長さである重なり幅α（図７及び図８参照）は、ツェナーダイオード１００毎に同一であることが好ましい。なぜならば、重なり幅αがツェナーダイオード１００毎に異なると、ザッピングの特性に差が生じてしまうからである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−１０２６１８号公報
【特許文献２】特開平１１−５４７０８号公報
【特許文献３】特開平６−５８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ツェナーダイオード１００を有効なザッピング素子として機能させるためには少なくとも２つの問題点がある。１つ目の問題点は、Ｎ型の不純物の導入時に使用されるマスクのパターンとＰ型の不純物の導入時に使用されるマスクのパターンとが、重なり幅αを考慮して大きめに設定されるので、ツェナーダイオード１００の大型化を招いてしまう、という問題点である。２つ目の問題点は、Ｎ型のフォトリソグラフィとＰ型のフォトリソグラフィとの間で寸法のばらつきが生じるため、ザッピングの特性がばらついてしまう、という問題点である。
【００１４】
本発明は、本構成を有しない場合に比べ、ザッピング素子の小型化及びザッピングの特性のばらつきの抑制を実現することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、第１導電型の不純物が添加されたシリコンである不純物添加シリコンであって、半導体基板上の第１導電型不純物添加領域の表面の一部に重畳された不純物添加シリコンを熱処理することで前記第１導電型不純物添加領域に第１導電型伝導層を形成し、前記不純物添加シリコンをマスクとして前記第１導電型不純物添加領域に第１導電型と異なる第２導電型の不純物を添加することで前記第１導電型不純物添加領域に第２導電型伝導層を形成し、前記不純物添加シリコン、前記第１導電型伝導層、及び前記第２導電型伝導層を熱処理することで前記第１導電型伝導層及び前記第２導電型伝導層を拡散させて前記第１導電型伝導層と前記第２導電型伝導層とが重なる重なり領域を形成することを含む。
【発明の効果】
【００１６】
本発明によれば、本構成を有しない場合に比べ、ザッピング素子の小型化及びザッピングの特性のばらつきの抑制を実現することができる、という効果が得られる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る半導体装置の製造方法により製造された半導体装置の側面視断面での要部構成の一例を示す側面視断面図である。
【図２】図１に示す半導体装置の平面視の要部構成の一例を示す平面図である。
【図３】実施形態に係る半導体装置の製造方法により形成された能動領域上のＮ型ポリシリコン及びＰ型不純物添加領域の平面視での配置例を示す平面図である。
【図４】実施形態に係る半導体装置の製造方法により形成されたウェルの表面の一部及び素子間分離領域の表面にＮ型ポリシリコンが重畳された状態の未完成の半導体装置の側面視断面での要部構成の一例を示す側面視断面図である。
【図５】実施形態に係る半導体装置の製造方法によりウェルの表面側にＮ型伝導層が形成された状態の未完成の半導体装置の側面視断面での要部構成の一例を示す側面視断面図である。
【図６】実施形態に係る半導体装置の製造方法によりウェルの表面側にＮ型伝導層及びＰ型伝導層が形成された状態の未完成の半導体装置の側面視断面での要部構成の一例を示す側面視断面図である。
【図７】従来の半導体装置の製造方法により製造された半導体装置の側面視断面での要部構成の一例を示す側面視断面図である。
【図８】図７に示す半導体装置の平面視の要部構成の一例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。なお、以下では、図７及び図８に示す構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。
【００１９】
一例として図１及び図２に示すように、本実施形態に係る半導体装置１５０は、ザッピング用のツェナーダイオード２００を有する。ザッピング用のツェナーダイオード２００の製造は、図７及び図８に示すツェナーダイオード１００の製造に比べ、本発明に係る不純物添加シリコンの一例であるＮ型ポリシリコン２０４Ａ，２０４Ｂを使用する点が異なる。Ｎ型ポリシリコン２０４Ａ，２０４Ｂとは、Ｎ型の不純物が添加された膜状のポリシリコンを指す。なお、以下では、説明の便宜上、Ｎ型ポリシリコン２０４Ａ，２０４Ｂを区別して説明する必要がない場合、Ｎ型ポリシリコン２０４と称する。
【００２０】
また、一例として図１に示すように、ツェナーダイオード２００は、ツェナーダイオード１００に比べ、Ｎ型伝導層１０８Ａに代えてＮ型伝導層２０６Ａを有する点、及びＮ型伝導層１０８Ａに代えてＮ型伝導層２０６Ｂを有する点が異なる。Ｎ型伝導層２０６Ａ，２０６Ｂは、本発明に係る第１導電型伝導層の一例である。なお、以下では、説明の便宜上、Ｎ型伝導層２０６Ａ，２０６Ｂを区別して説明する必要がない場合、Ｎ型伝導層２０６と称する。
【００２１】
また、一例として図１に示すように、ツェナーダイオード２００は、ツェナーダイオード１００に比べ、Ｐ型伝導層１１０に代えてＰ型伝導層２０８を有する点が異なる。Ｐ型伝導層２０８は、本発明に係る第２導電型伝導層の一例である。
【００２２】
更に、一例として図１及び図２に示すように、ツェナーダイオード２００は、ツェナーダイオード１００に比べ、重なり領域１１４Ａに代えて重なり領域２１０Ａを有する点、及び重なり領域１１４Ｂに代えて重なり領域２１０Ｂを有する点が異なる。なお、以下では、説明の便宜上、重なり領域２１０Ａ，２１０Ｂを区別して説明する必要がない場合、重なり領域２１０と称する。
【００２３】
次に、半導体基板１０２上にツェナーダイオード２００を形成するための製造方法について説明する。
【００２４】
半導体基板１０２上にツェナーダイオード２００を形成する場合、先ず、ツェナーダイオード１００の製造方法と同様に、半導体基板１０２上に、ウェル１０３、素子間分離領域１０４、及び能動領域１０６を形成する。なお、ウェル１０３は、本発明に係る第１導電型不純物添加領域の一例である。
【００２５】
次に、一例として図３及び図４に示すように、ウェル１０３の表面１０３Ａの一部にＮ型ポリシリコン２０４Ａ，２０４Ｂを重畳させる。具体的には、ウェル１０３の表面１０３Ａにおいて、Ｐ型の不純物を添加する領域として予め定められたＰ型不純物添加領域２１２を介在させて対向する位置の各々にＮ型ポリシリコン２０４Ａ，２０４Ｂを重畳させる。すなわち、ウェル１０３の表面１０３Ａにおいて、Ｐ型不純物添加領域２１２を回避した位置にＮ型ポリシリコン２０４Ａ，２０４Ｂを対向させて配置する。また、この際、一例として図４に示すように、Ｎ型ポリシリコン２０４の一端部は表面１０３ＡのＰ型不純物添加領域２１２側に重畳させ、Ｎ型ポリシリコン２０４の他端部は素子間分離領域１０４の表面１０４Ａのウェル１０３側に重畳させる。なお、Ｐ型不純物添加領域２１２は、本発明に係る第２導電型不純物添加領域の一例である。
【００２６】
次に、Ｎ型ポリシリコン２０４が表面１０３Ａ，１０４Ａに重畳された状態でＮ型ポリシリコン２０４に対して第１熱処理条件下で既知のＲＴＡ（ラピッド・サーマル・アニール）等の熱処理を施す。
【００２７】
第１熱処理条件及び後述の第２熱処理条件は、異なる熱処理条件である。熱処理条件とは、既知のＲＴＡ等の熱処理に要する時間及び温度を含めた各種条件を指す。熱処理条件は、実機による試験及びコンピュータ・シミュレーション等により、Ｎ型伝導層２０６Ａ，２０６Ｂが対向する方向での重なり領域２１０の長さである重なり幅βが予め定められた長さとなる各種条件として予め得られた各種条件を指す。また、ここで言う「予め定められた長さ」とは、ツェナーダイオード２００のザッピングの特性として許容範囲内で一定の特性が得られる長さを指す。
【００２８】
このようにＮ型ポリシリコン２０４が表面１０３Ａ，１０４Ａに重畳された状態でＮ型ポリシリコン２０４に対して第１熱処理条件下で熱処理が施されると、Ｎ型ポリシリコン２０４からウェル１０３にＮ型の不純物が拡散する。
【００２９】
Ｎ型ポリシリコン２０４Ａからウェル１０３にＮ型の不純物が拡散すると、一例として図５に示すように、ウェル１０３の表面１０３Ａ側におけるＮ型ポリシリコン２０４Ａと対応する位置にＮ型伝導層２０６Ａが形成される。また、Ｎ型ポリシリコン２０４Ｂからウェル１０３にＮ型の不純物が拡散すると、一例として図５に示すように、ウェル１０３の表面１０３Ａ側におけるＮ型ポリシリコン２０４Ｂと対応する位置にＮ型伝導層２０６Ｂが形成される。
【００３０】
次に、Ｎ型ポリシリコン２０４を表面１０３Ａ，１０４Ａ上に残存させた状態でウェル１０３にＰ型の不純物を添加する。すなわち、Ｎ型ポリシリコン２０４をマスクとしてＰ型不純物添加領域２１２にＰ型の不純物を添加する。これにより、一例として図６に示すように、Ｎ型伝導層２０６Ａ，２０６Ｂ間にＰ型伝導層２０８が形成される。
【００３１】
次に、Ｎ型ポリシリコン２０４、Ｎ型伝導層２０６、及びＰ型伝導層２０８に対して第２熱処理条件下で既知のＲＴＡ等の熱処理を施す。このように、Ｎ型ポリシリコン２０４、Ｎ型伝導層２０６、及びＰ型伝導層２０８に対して第２熱処理条件下で熱処理が施されると、一例として図１に示すように、Ｎ型伝導層２０６及びＰ型伝導層２０８が拡散し、重なり領域２１０Ａ，２１０Ｂが形成される。重なり領域２１０Ａは、Ｎ型伝導層２０６ＡとＰ型伝導層２０８とが重なる領域であり、重なり領域２１０Ｂは、Ｎ型伝導層２０６ＢとＰ型伝導層２０８とが重なる領域である。熱処理後のＮ型ポリシリコン２０４は、そのまま残存し、電極又は抵抗素子として使用される。
【００３２】
なお、重なり領域２１０ＡとＰ型伝導層２０８とが接合している接合面２１４Ａ、及び重なり領域２１０ＢとＰ型伝導層２０８とが接合している接合面２１４Ｂは、ザッピング用のＰＮ接合面に相当する。すなわち、本実施形態に係る半導体装置１５０の製造方法が実施されると、素子間分離領域１０４によって囲まれた領域内にザッピング用の一対のＰＮ接合が形成される。
【００３３】
以上説明したように、本実施形態に係る半導体装置１５０の製造方法では、Ｎ型の不純物が添加されたＮ型ポリシリコン２０４が表面１０３Ａの一部に重畳された状態でＮ型ポリシリコン２０４を熱処理することでウェル１０３にＮ型伝導層２０６を形成する。次に、Ｎ型ポリシリコン２０４をマスクとしてＰ型の不純物をＰ型不純物添加領域２１２に添加することでウェル１０３にＰ型伝導層２０８を形成する。そして、Ｎ型ポリシリコン２０４、Ｎ型伝導層２０６、及びＰ型伝導層２０８を拡散させてＮ型伝導層２０６とＰ型伝導層２０８とが重なる重なり領域２１０を形成する。
【００３４】
従って、本実施形態に係る半導体装置１５０の製造方法によれば、本構成を有しない場合に比べ、ザッピング用のツェナーダイオード２００の小型化、及びツェナーダイオード２００のザッピングの特性のばらつきの抑制を実現することができる。また、本実施形態に係る半導体装置１５０の製造方法によれば、フォトリソグラフィ及びイオン注入によりＮ型伝導層２０６及びＰ型伝導層２０８を形成する場合に比べ、手間をかけずに高精度な重なり幅βを実現することができる。
【００３５】
また、本実施形態に係る半導体装置１５０の製造方法では、表面１０３Ａにおいて、Ｐ型不純物添加領域２１２を介在させて対向する位置の各々にＮ型ポリシリコン２０４が重畳された状態でＮ型ポリシリコン２０４を熱処理する。これにより、ウェル１０３のうちのＮ型ポリシリコン２０４Ａに対応する領域にＮ型伝導層２０６Ａが形成され、ウェル１０３のうちのＮ型ポリシリコン２０４Ｂに対応する領域にＮ型伝導層２０６Ｂが形成される。
【００３６】
従って、本実施形態に係る半導体装置１５０の製造方法によれば、本構成を有しない場合に比べ、ザッピング用の一対のＰＮ接合を形成可能な位置にＮ型伝導層２０６Ａ，２０６Ｂを高精度に形成することができる。
【００３７】
また、本実施形態に係る半導体装置１５０の製造方法では、Ｎ型ポリシリコン２０４を素子間分離領域１０４の表面１０４Ａ及びウェル１０３の表面１０３Ａの一部に重畳する。そして、Ｎ型ポリシリコン２０４が素子間分離領域１０４の表面１０４Ａ及びウェル１０３の表面１０３Ａの一部に重畳された状態でＮ型ポリシリコン２０４を熱処理することで、ウェル１０３にＮ型伝導層２０４を形成する。
【００３８】
従って、本実施形態に係る半導体装置１５０の製造方法によれば、ウェル１０３の表面１０３Ａの一部にのみ重畳されたＮ型ポリシリコンを熱処理する場合に比べ、Ｎ型ポリシリコン２０４の膜厚を大きくすることなく、ザッピングに必要なＰＮ接合を得るのに必要な体積のＮ型伝導層２０４を形成することができる。
【００３９】
なお、上記実施形態では、Ｎ型ポリシリコン２０４を例示したが、本発明はこれに限定されるものではなく、例えば、Ｎ型の不純物が添加されたタングステンシリコンを採用してもよい。このように、Ｎ型の不純物が添加されており、熱処理を受けることでＮ型の不純物をウェル１０３に拡散させることが可能なＮ型シリコンであれば如何なるものであってもよい。
【００４０】
また、上記実施形態では、Ｎ型ポリシリコン２０４及びＮ型伝導層２０６の他に、半導体基板１０２及びウェル１０３がＮ型とされているが、本発明はこれに限定されるものではない。例えば、Ｎ型ポリシリコン２０４に代えてＰ型ポリシリコンを適用し、Ｎ型伝導層２０６に代えてＰ型伝導層を適用し、半導体基板１０２に代えてＰ型の半導体基板を適用し、ウェル１０３に代えてＰ型のウェルを適用してもよい。この場合、Ｐ型伝導層２０８に代えてＮ型伝導層を適用することで、素子間分離領域１０４によって囲まれた領域内に一対のＰＮ接合が形成される。なお、上記のＰ型ポリシリコンとは、Ｐ型の不純物が添加され、熱処理を受けることでＰ型の不純物をＰ型のウェルに拡散させることが可能なシリコンを指す。
【符号の説明】
【００４１】
１０２  半導体基板
１０３  ウェル
１０３Ａ，１０４Ａ  表面
１０４  素子間分離領域
１５０  半導体装置
２００  ツェナーダイオード
２０４  Ｎ型ポリシリコン
２０６  Ｎ型伝導層
２０８  Ｐ型伝導層
２１０  重なり領域
２１２  Ｐ型不純物添加領域
【図１】
0006612164.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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