(57)【特許請求の範囲】
【請求項１】
複数のスイッチング素子を備えたスイッチング回路を少なくとも１つ有する半導体モジュール（５〜７）と、
前記半導体モジュール内に一体的に設けられ、前記スイッチング素子に関連する異常を検出する少なくとも１つの異常検出回路（５４）と、
前記半導体モジュール内に一体的に設けられ、前記半導体モジュール内で前記異常検出回路及び前記スイッチング回路に接続され、前記異常検出回路が異常を検出した場合、前記スイッチング素子を保護する少なくとも１つの保護回路（５５）と、
前記スイッチング素子に接続され、前記スイッチング素子を駆動する第１プリドライバ（８）と、
前記第１プリドライバに接続され、前記第１プリドライバを介して前記スイッチング素子をスイッチングさせる制御回路（９）と、
を有し、
前記保護回路は、前記スイッチング素子に接続され、前記スイッチング素子をオフ状態にする、前記第１プリドライバとは別の第２プリドライバ（５５１）を有し、前記第２プリドライバを介して前記スイッチング素子を保護する電力変換装置。
【請求項２】
前記保護回路は、前記異常検出回路が異常を検出した場合、前記スイッチング回路の前記スイッチング素子を全てオフ状態にする請求項１に記載の電力変換装置。
【請求項３】
前記保護回路は、前記スイッチング素子をオフ状態にする際のターンオフ時間が前記制御回路に比べて長い請求項１又は２に記載の電力変換装置。
【請求項４】
前記制御回路は、前記保護回路に接続され、必要に応じて前記保護回路を介して前記スイッチング素子をオフ状態にする請求項３に記載の電力変換装置。
【請求項５】
前記異常検出回路は、オフ状態になるように前記スイッチング素子を制御しているにも係わらず当該スイッチング素子の端子間電圧がオフ状態端子間電圧閾値以下である場合、異常であると判断する請求項１〜４のいずれか１項に記載の電力変換装置。
【請求項６】
前記異常検出回路は、オン状態になるように前記スイッチング素子を制御しているにも係わらず当該スイッチング素子の端子間電圧がオン状態端子間電圧閾値を超えている場合、異常であると判断する請求項１〜５のいずれか１項に記載の電力変換装置。
【請求項７】
前記スイッチング回路（５０、５１、６０、６１、７０、７１）は、相補的にスイッチングされる直列接続された２つの前記スイッチング素子（５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１）を有し、
前記異常検出回路は、前記スイッチング回路の２つの前記スイッチング素子の制御端子電圧がともにオン状態になるような所定電圧である場合、異常であると判断する請求項１〜６のいずれか１項に記載の電力変換装置。
【請求項８】
前記異常検出回路は、前記スイッチング素子の温度が温度閾値を超えている場合、異常であると判断する請求項１〜７のいずれか１項に記載の電力変換装置。
【請求項９】
前記半導体モジュール内に一体的に設けられ、前記スイッチング素子の温度に応じて端子間電圧が変化する感温ダイオード（５２０〜５２３、６２０〜６２３、７２０〜７２３）を有し、
前記異常検出回路は、前記感温ダイオードの端子間電圧が前記温度閾値に対応した所定電圧以下である場合、異常であると判断する請求項８に記載の電力変換装置。
【請求項１０】
前記半導体モジュールは、複数の前記スイッチング回路を有し、
前記異常検出回路及び前記保護回路は、それぞれ前記スイッチング回路の数より少ない所定数設けられている請求項１〜９のいずれか１項に記載の電力変換装置。
【請求項１１】
前記半導体モジュールは、２つの前記スイッチング回路を有し、
前記異常検出回路及び前記保護回路は、それぞれ１つ設けられている請求項１０に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子と、スイッチング素子に関連する異常を検出する異常検出回路と、異常検出回路が異常を検出した場合、スイッチング素子を保護する保護回路とを備えた電力変換装置に関する。
【背景技術】
【０００２】
従来、スイッチング素子と、スイッチング素子に関連する異常を検出する異常検出回路と、異常検出回路が異常を検出した場合、スイッチング素子を保護する保護回路とを備えた電力変換装置として、以下に示す特許文献１に開示されているモータ制御装置や、特許文献２に開示されている電力変換装置がある。
【０００３】
特許文献１に開示されているモータ制御装置は、スイッチング素子と、短絡検出回路と、ドライバ部とを備えている。短絡検出回路は、スイッチング素子の短絡を検出する回路である。短絡検出回路は、スイッチング素子とは別に設けられ、配線を介してスイッチング素子に接続されている。ドライバ部は、スイッチング素子を駆動する回路である。ドライバ部は、スイッチング素子や短絡検出回路とは別に設けられ、配線を介してスイッチング素子や短絡検出回路に接続されている。ドライブ部は、スイッチング素子が正常である場合、制御信号に基づいてスイッチング素子をスイッチングさせる。一方、短絡検出回路がスイッチング素子の短絡を検出した場合、スイッチング素子をオフ状態にして、スイッチング素子を保護する。ここで、短絡検出回路が異常検出回路に、ドライバ部が保護回路に相当する。
【０００４】
特許文献２に開示されている電力変換装置は、パワーＭＯＳＦＥＴと、電圧検出回路と、制御回路とを備えている。電圧検出回路は、パワーＭＯＳＦＥＴによって構成される電力変換回路の直流端子間の電圧を検出する回路である。電圧検出回路は、パワーＭＯＳＦＥＴとは別に設けられ、配線を介してパワーＭＯＳＦＥＴに接続されている。制御回路は、パワーＭＯＳＦＥＴを駆動する回路である。制御回路は、パワーＭＯＳＦＥＴや電圧検出回路とは別に設けられ、配線を介してパワーＭＯＳＦＥＴや電圧検出回路に接続されている。制御回路は、電圧検出回路の検出結果に基づいてパワーＭＯＳＦＥＴの短絡の有無を判断する。そして、パワーＭＯＳＦＥＴが正常であると判断した場合、スイッチング素子を所定のタイミングでスイッチングさせる。一方、パワーＭＯＳＦＥＴが短絡していると判断した場合、パワーＭＯＳＦＥＴをオフ状態にして、パワーＭＯＳＦＥＴを保護する。ここで、パワーＭＯＳＦＥＴがスイッチング素子に、電圧検出回路及び制御回路が異常検出回路に、制御回路が保護回路に相当する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１１８７７７号公報
【特許文献２】特開２０１０−１４１９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述した電力変換装置では、異常検出回路がスイッチング素子とは別に設けられ、配線を介してスイッチング素子に接続されている。また、保護回路もスイッチング素子や異常検出回路とは別に設けられ、配線を介してスイッチング素子や異常検出回路に接続されている。そのため、配線の抵抗等の影響によって異常検出回路の検出結果に誤差が生じる可能性がある。誤差が大きい場合、異常を誤検出してしまう恐れがある。また、配線の影響によって検出結果や制御信号の伝達に遅れが生じる可能性がある。遅れが大きい場合、スイッチング素子を保護しきれない恐れがある。
【０００７】
本発明はこのような事情に鑑みてなされたものであり、スイッチング素子に関連する異常を正確に検出でき、スイッチング素子を速やかに保護することができる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するためになされた請求項１に記載された本発明は、複数のスイッチング素子を備えたスイッチング回路を少なくとも１つ有する半導体モジュールと、半導体モジュール内に一体的に設けられ、スイッチング素子に関連する異常を検出する少なくとも１つの異常検出回路と、半導体モジュール内に一体的に設けられ、半導体モジュール内で異常検出回路及びスイッチング回路に接続され、異常検出回路が異常を検出した場合、スイッチング素子を保護する少なくとも１つの保護回路と、スイッチング素子に接続され、スイッチング素子を駆動する第１プリドライバと、第１プリドライバに接続され、第１プリドライバを介してスイッチング素子をスイッチングさせる制御回路と、を有し、保護回路は、スイッチング素子に接続され、スイッチング素子をオフ状態にする、第１プリドライバとは別の第２プリドライバを有し、第２プリドライバを介してスイッチング素子を保護する。この構成によれば、異常検出回路が、異常検出対象であるスイッチング素子の近傍に設けられることになる。また、保護回路が、異常検出回路や、保護対象であるスイッチング素子の近傍に設けられることになる。そのため、従来問題となっていた配線の抵抗等の影響による検出結果の誤差を抑えることができる。また、配線の影響による検出結果や制御信号の伝達遅れを抑えることができる。従って、スイッチング素子に関連する異常を正確に検出でき、スイッチング素子を速やかに保護することができる。
【０００９】
請求項２に記載された発明は、保護回路は、異常検出回路が異常を検出した場合、スイッチング回路のスイッチング素子を全てオフ状態にする。異常が発生した状態でスイッチング素子をオン状態にしておくと、大電流が流れてスイッチング素子が破損する可能性がある。しかし、この構成によれば、異常を検出した場合、スイッチング素子を全てオフ状態にする。そのため、スイッチング素子を確実に保護することができる。
【００１０】
請求項３に記載された発明は、保護回路は、スイッチング素子をオフ状態にする際のターンオフ時間が制御回路に比べて長い。異常が発生した場合、オン状態であるスイッチング素子に大電流が流れる可能性がある。大電流が流れているスイッチング素子をオフ状態にする場合、正常時に比べサージ電圧が大きくなる。そのため、サージ電圧によってスイッチング素子が破損する可能性がある。しかし、この構成によれば、保護回路は、スイッチング素子のターンオフ時間が制御回路より長い。つまり、異常時におけるスイッチング素子のターンオフ時間が、正常時におけるスイッチング素子のターンオフ時間より長い。そのため、異常時において大電流が流れているスイッチング素子をオフ状態にする場合であっても、サージ電圧を抑えることができる。従って、サージ電圧によるスイッチング素子の破損を抑えることができる。
【００１１】
請求項４に記載された発明は、制御回路は、保護回路に接続され、必要に応じて保護回路を介してスイッチング素子をオフ状態にする。この構成によれば、異常検出回路以外で異常を検出した場合であっても、制御回路及び保護回路を介してスイッチング素子を速やかに保護することができる。
【００１２】
請求項５に記載された発明は、異常検出回路は、オフ状態になるようにスイッチング素子を制御しているにも係わらず当該スイッチング素子の端子間電圧がオフ状態端子間電圧閾値以下である場合、異常であると判断する。この構成によれば、スイッチング素子の短絡故障を確実に検出することができる。
【００１３】
請求項６に記載された発明は、異常検出回路は、オン状態になるようにスイッチング素子を制御しているにも係わらず当該スイッチング素子の端子間電圧がオン状態端子間電圧閾値を超えている場合、異常であると判断する。この構成によれば、スイッチング素子のオン抵抗異常を確実に検出することができる。
【００１４】
請求項７に記載された発明は、スイッチング回路は、相補的にスイッチングされる直列接続された２つのスイッチング素子を有し、異常検出回路は、スイッチング回路の２つのスイッチング素子の制御端子電圧がともにオン状態になるような所定電圧である場合、異常であると判断する。この構成によれば、スイッチング素子の制御異常を確実に検出することができる。
【００１５】
請求項８に記載された発明は、異常検出回路は、スイッチング素子の温度が温度閾値を超えている場合、異常であると判断する。この構成によれば、スイッチング素子の温度異常を確実に検出することができる。
【００１６】
請求項９に記載された発明は、半導体モジュール内に一体的に設けられ、スイッチング素子の温度に応じて端子間電圧が変化する感温ダイオードを有し、異常検出回路は、感温ダイオードの端子間電圧が温度閾値に対応した所定電圧以下である場合、異常であると判断する。この構成によれば、感温ダイオードが、半導体モジュール内に一体的に設けられている。そのため、温度検出対象であるスイッチング素子の近傍に設けられることになる。従って、スイッチング素子の温度を正確に検出することができる。また、スイッチング素子の温度を検出する温度センサを別途設ける必要がない。そのため、部品点数を削減することができる。
【００１７】
請求項１０に記載された発明は、半導体モジュールは、複数のスイッチング回路を有し、異常検出回路及び保護回路は、それぞれスイッチング回路の数より少ない所定数設けられている。この構成によれば、スイッチング回路に対して異常検出回路及び保護回路の数を減らすことができる。そのため、半導体モジュール内における異常検出回路及び保護回路の占める領域の増加を抑えることができる。従って、異常検出回路及び保護回路が一体的に設けられた半導体モジュールを小型化することができる。
【００１８】
請求項１１に記載された発明は、半導体モジュールは、２つのスイッチング回路を有し、異常検出回路及び保護回路は、それぞれ１つ設けられている。この構成によれば、半導体モジュールは、２つのスイッチング回路を備えている。そして、２つのスイッチング回路の異常を検出する１つの異常検出回路と、２つのスイッチング回路を保護する１つの保護回路が、半導体モジュール内に一体的に設けられている。そのため、スイッチング回路の数が異なるさまざまな電力変換装置に広く適用することができる。つまり、異常検出回路及び保護回路が一体的に設けられた汎用性の高い半導体モジュールを構成することができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態における制御装置一体型回転電機の回路図である。
【図２】図１に示す第１の半導体モジュールの回路図である。
【図３】図２に示す保護ＩＣ内の第１異常検出部の回路図である。
【図４】図２に示す保護ＩＣ内の第２異常検出部の回路図である。
【図５】図２に示す保護ＩＣ内の第３異常検出部の回路図である。
【図６】図２に示す保護ＩＣ内の第４異常検出部の回路図である。
【図７】図２に示す保護ＩＣ内の第５異常検出部の回路図である。
【図８】図２に示す保護ＩＣ内の保護回路の回路図である。
【図９】図１に示す第２の半導体モジュールの回路図である。
【図１０】図１に示す第３の半導体モジュールの回路図である。
【図１１】図３に示す第１異常検出部の動作を説明するためのタイムチャートである。
【図１２】図３に示す第１異常検出部の動作を説明するための別のタイムチャートである。
【図１３】図５に示す第３異常検出部の動作を説明するためのタイムチャートである。
【図１４】図７に示す第５異常検出部の動作を説明するためのタイムチャートである。
【図１５】図８に示す保護回路の動作を説明するためのタイムチャートである。
【発明を実施するための形態】
【００２０】
次に、実施形態を挙げ、本発明をより詳しく説明する。本実施形態では、本発明に係る電力変換装置を、車両に搭載される制御装置一体型回転電機に適用した例を示す。
【００２１】
図１〜図１０を参照して実施形態の制御装置一体型回転電機の構成について説明する。
【００２２】
図１に示す制御装置一体型回転電機１は、車両に搭載され、バッテリＢＡＴから電力が供給されることで、車両を駆動するための駆動力を発生する装置である。また、車両のエンジンから駆動力が供給されることで、バッテリＢＡＴを充電するための電力を発生する装置でもある。制御装置一体型回転電機１は、回転電機２と、制御装置３とを備えている。ここで、制御装置３が本発明の電力変換装置に相当する。
【００２３】
回転電機２は、バッテリＢＡＴから電力が供給されることで、車両を駆動するための駆動力を発生する機器である。また、エンジンから駆動力が供給されることで、バッテリＢＡＴを充電するための電力を発生する機器でもある。回転電機２は、固定子２０と、回転子２１と、回転角度検出装置２２とを備えている。
【００２４】
固定子２０は、磁路の一部を構成するとともに、電流が流れることで回転磁界を発生する部材である。また、磁路の一部を構成するとともに、回転子２１の発生する磁束と鎖交することで交流を発生する部材でもある。固定子２０は、固定子巻線２００、２０１を備えている。固定子巻線２００は、Ｕ相巻線２００ａ、Ｖ相巻線２００ｂ及びＷ相巻線２００ｃをＹ結線して構成されている。固定子巻線２０１は、Ｕ相巻線２０１ａ、Ｖ相巻線２０１ｂ及びＷ相巻線２０１ｃをＹ結線して構成されている。Ｕ相巻線２００ａ、２０１ａ、Ｖ相巻線２００ｂ、２０１ｂ及びＷ相巻線２００ｃ、２０１ｃは、制御装置３にそれぞれ接続されている。
【００２５】
回転子２１は、磁路の一部を構成するとともに、電流が流れることで磁極を形成する部材である。回転子２１は、界磁巻線２１０を備えている。界磁巻線２１０は、制御装置３に接続されている。
【００２６】
回転角度検出装置２２は、回転子２１の回転角度を検出装置である。回転角度検出装置２２は、制御装置３に接続されている。
【００２７】
制御装置３は、回転電機２に駆動力を発生させるために、バッテリＢＡＴから回転電機２に供給される電力を制御する装置である。また、バッテリＢＡＴを充電するために、回転電機２の発生した電力を変換してバッテリＢＡＴに供給する装置でもある。制御装置３は、平滑コンデンサ４と、半導体モジュール５〜７と、プリドライバ８と、制御回路９とを備えている。
【００２８】
平滑コンデンサ４は、バッテリＢＡＴから供給される直流を平滑化するための素子である。平滑コンデンサ４の一端は、バッテリＢＡＴの正極端に接続されている。また、他端は、バッテリＢＡＴの負極端が接続される電位基準点であるグランドＧＮＤに接続されている。具体的には、車体に接続されている。
【００２９】
半導体モジュール５〜７は、制御回路９によって制御され、バッテリＢＡＴから供給される直流を３相交流に変換して固定子巻線２００、２０１に供給するモジュールである。また、固定子巻線２００、２０１の発生する３相交流を直流に変換してバッテリＢＡＴに供給するモジュールでもある。具体的には、半導体モジュール５と半導体モジュール６の一部が、バッテリＢＡＴから供給される直流を３相交流に変換して固定子巻線２００に供給する。また、固定子巻線２００の発生する３相交流を直流に変換してバッテリＢＡＴに供給する。半導体モジュール６の一部と半導体モジュール７が、バッテリＢＡＴから供給される直流を３相交流に変換して固定子巻線２０１に供給する。また、固定子巻線２０１の発生する３相交流を直流に変換してバッテリＢＡＴに供給する。
【００３０】
図２に示すように、半導体モジュール５は、スイッチング回路５０、５１と、感温ダイオード５２０〜５２３と、保護ＩＣ５３とを備えている。
【００３１】
スイッチング回路５０は、制御回路９によって制御され、スイッチングすることでバッテリから供給される直流を交流に変換してＵ相巻線２００ａに供給する回路である。また、Ｕ相巻線２００ａから供給される交流を直流に変換してバッテリＢＡＴに供給する回路である。スイッチング回路５０は、ＦＥＴ５００、５０１と、抵抗５０２とを備えている。ＦＥＴ５００、５０１は、スイッチングすることで直流を交流に変換するスイッチング素子である。抵抗５０２は電流を検出するための素子である。ＦＥＴ５００、５０１はドレイン−ソース間にダイオードを備えている。ＦＥＴ５００、５０１は直列接続されている。ＦＥＴ５００のソースがＦＥＴ５０１のドレインに接続されている。ＦＥＴ５００のドレインは、バッテリＢＡＴに接続される半導体モジュール５の端子Ｂに接続されている。ＦＥＴ５０１のソースは、抵抗５０２を介して、グランドＧＮＤに接続される半導体モジュール５の端子Ｇに接続されている。抵抗５０２のＦＥＴ５０１側の一端は、制御回路９に接続される半導体モジュール５の端子Ｓ１＋、及び、保護ＩＣ５３の端子ＬＳ１にそれぞれ接続されている。抵抗５０２の端子Ｇ側の他端は、制御回路９に接続される半導体モジュール５の端子Ｓ１−に接続されている。ＦＥＴ５００、５０１の直列接続点は、Ｕ相巻線２００ａに接続される半導体モジュール５の端子Ｐ１に接続されている。
【００３２】
スイッチング回路５０は、ＦＥＴ５００、５０１を所定のタイミングで相補的にスイッチングすることで、バッテリＢＡＴから供給される直流を交流に変換してＵ相巻線２００ａに供給する。また、ＦＥＴ５００、５０１のダイオードによってＵ相巻線２００ａから供給される交流を直流に変換してバッテリＢＡＴに供給する。
【００３３】
スイッチング回路５１は、制御回路９によって制御され、スイッチングすることでバッテリから供給される直流を交流に変換してＶ相巻線２００ｂに供給する回路である。また、Ｖ相巻線２００ｂから供給される交流を直流に変換してバッテリＢＡＴに供給する回路である。スイッチング回路５１は、ＦＥＴ５１０、５１１と、抵抗５１２とを備えている。ＦＥＴ５１０、５１１は、スイッチングすることで直流を交流に変換するスイッチング素子である。抵抗５１２は電流を検出するための素子である。ＦＥＴ５１０、５１１はドレイン−ソース間にダイオードを備えている。ＦＥＴ５１０、５１１は直列接続されている。ＦＥＴ５１０のソースがＦＥＴ５１１のドレインに接続されている。ＦＥＴ５１０のドレインは、バッテリＢＡＴに接続される半導体モジュール５の端子Ｂに接続されている。ＦＥＴ５０１のソースは、抵抗５１２を介して、グランドＧＮＤに接続される半導体モジュール５の端子Ｇに接続されている。抵抗５１２のＦＥＴ５１１側の一端は、制御回路９に接続される半導体モジュール５の端子Ｓ２＋、及び、保護ＩＣ５３の端子ＬＳ２にそれぞれ接続されている。抵抗５１２の端子Ｇ側の他端は、制御回路９に接続される半導体モジュール５の端子Ｓ２−に接続されている。ＦＥＴ５１０、５１１の直列接続点は、Ｖ相巻線２００ｂに接続される半導体モジュール５の端子Ｐ２に接続されている。
【００３４】
スイッチング回路５１は、ＦＥＴ５１０、５１１を所定のタイミングで相補的にスイッチングすることで、バッテリＢＡＴから供給される直流を交流に変換してＶ相巻線２００ｂに供給する。また、ＦＥＴ５１０、５１１のダイオードによってＶ相巻線２００ｂから供給される交流を直流に変換してバッテリＢＡＴに供給する。
【００３５】
感温ダイオード５２０〜５２３は、ＦＥＴ５００、５０１、５１０、５１１の温度をそれぞれ検出するための素子である。具体的には、定電流を流すことで温度に応じた電圧を出力する素子である。より具体的には、温度上昇に伴って電圧が低下する素子である。感温ダイオード５２０〜５２３は、それぞれ直列接続され、保護ＩＣ５３にそれぞれ接続されている。
【００３６】
保護ＩＣ５３は、半導体モジュール５内に一体的に設けられ、ＦＥＴ５００、５０１、５１０、５１１に関連する異常を検出し、ＦＥＴ５００、５０１、５１０、５１１を保護する素子である。保護ＩＣ５３は、図３〜図７に示す異常検出回路５４と、図８に示す保護回路５５とを備えている。
【００３７】
図３〜図７に示す異常検出回路５４は、ＦＥＴ５００、５０１、５１０、５１１に関連する異常を検出する回路である。異常検出回路５４は、第１〜第５異常検出部５４０〜５４４を備えている。
【００３８】
図３に示す第１異常検出部５４０は、ＦＥＴ５００、５０１の異常を検出するブロックである。具体的には、ＦＥＴ５００、５０１の短絡及びオン抵抗異常を検出するブロックである。第１異常検出部５４０は、差電圧検出回路５４０ａ〜５４０ｄと、コンパレータ５４０ｅ〜５４０ｊと、判定回路５４０ｋ、フィルタ回路５４０ｌ、５４０ｍと、ラッチ回路５４０ｎ、５４０ｏと、ＯＲ回路５４０ｐとを備えている。
【００３９】
差電圧検出回路５４０ａは、ＦＥＴ５００のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Ｖｇｓを検出し出力する回路である。ここで、ＦＥＴのゲート−ソース間電圧Ｖｇｓが本発明のスイッチング素子の制御端子電圧に相当する。差電圧検出回路５４０ａの一方の入力端はＦＥＴ５００のゲートに接続される保護ＩＣ５３の端子ＨＧ１に、他方の入力端はＦＥＴ５００のソースに接続される保護ＩＣ５３の端子ＨＳ１にそれぞれ接続されている。
【００４０】
差電圧検出回路５４０ｂは、ＦＥＴ５００のドレイン電圧とソース電圧から、それらの差電圧であるドレイン−ソース間電圧Ｖｄｓを検出し出力する回路である。ここで、ＦＥＴのドレイン−ソース間電圧Ｖｄｓが本発明のスイッチング素子の端子間電圧に相当する。差電圧検出回路５４０ｂの一方の入力端はＦＥＴ５００のドレインに接続される保護ＩＣ５３の端子Ｂ１に、他方の入力端はＦＥＴ５００のソースに接続される保護ＩＣ５３の端子ＨＳ１にそれぞれ接続されている。
【００４１】
差電圧検出回路５４０ｃは、ＦＥＴ５０１のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Ｖｇｓを検出し出力する回路である。差電圧検出回路５４０ｃの一方の入力端はＦＥＴ５０１のゲートに接続される保護ＩＣ５３の端子ＬＧ１に、他方の入力端はＦＥＴ５０１のソースに接続される保護ＩＣ５３の端子ＬＳ１にそれぞれ接続されている。
【００４２】
差電圧検出回路５４０ｄは、ＦＥＴ５０１のドレイン電圧とソース電圧から、それらの差電圧であるドレイン−ソース間電圧Ｖｄｓを検出し出力する回路である。差電圧検出回路５４０ｄの一方の入力端はＦＥＴ５０１のドレインに接続される保護ＩＣ５３の端子ＨＳ１に、他方の入力端はＦＥＴ５０１のソースに接続される保護ＩＣ５３の端子ＬＳ１にそれぞれ接続されている。
【００４３】
コンパレータ５４０ｅは、差電圧検出回路５４０ａの出力するＦＥＴ５００のゲート−ソース間電圧Ｖｇｓを電圧閾値Ｖｔｈ１と比較し、比較結果を出力する素子である。ＦＥＴは、ゲート−ソース間電圧Ｖｇｓによってオン状態になるように制御されているかオフ状態になるように制御されているかが決まる。電圧閾値Ｖｔｈ１は、ＦＥＴのゲート−ソース間電圧Ｖｇｓに基づいてオン状態になるように制御されているかオフ状態になるように制御されているかを判断できる所定電圧に設定されている。コンパレータ５４０ｅは、ＦＥＴ５００がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。コンパレータ５４０ｅの非反転入力端は差電圧検出回路５４０ａの出力端に、反転入力端は電圧閾値Ｖｔｈ１に設定された基準電源にそれぞれ接続されている。
【００４４】
コンパレータ５４０ｆは、差電圧検出回路５４０ｂの出力するＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓを電圧閾値Ｖｔｈ２と比較し、比較結果を出力する素子である。ＦＥＴは、オン状態の場合とオフ状態の場合でドレイン−ソース間電圧Ｖｄｓが変化する。電圧閾値Ｖｔｈ２は、ＦＥＴのドレイン−ソース間電圧Ｖｄｓに基づいてオン状態であるかオフ状態であるかを判断できる所定電圧に設定されている。ここで、電圧閾値Ｖｔｈ２が本発明のオフ状態端子間電圧閾値に相当する。コンパレータ５４０ｆは、ＦＥＴ５００がオン状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より小さくなり、出力電圧がローレベルＬになる。一方、ＦＥＴ５００がオフ状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より大きくなり、出力電圧がハイレベルＨになる。コンパレータ５４０ｆの非反転入力端は差電圧検出回路５４０ｂの出力端に、反転入力端は電圧閾値Ｖｔｈ２に設定された基準電源にそれぞれ接続されている。
【００４５】
コンパレータ５４０ｇは、差電圧検出回路５４０ｂの出力するＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓを電圧閾値Ｖｔｈ３と比較し、比較結果を出力する素子である。ＦＥＴは、オン状態である場合、ドレイン−ソース間に所定のオン抵抗を有する。このとき、電流が流れることで、ドレイン−ソース間電圧Ｖｄｓが、オン抵抗と流れる電流に応じた所定電圧になる。ＦＥＴの異常に伴ってオン抵抗が増加した場合、ドレイン−ソース間電圧Ｖｄｓが大きくなる。電圧閾値Ｖｔｈ３は、ＦＥＴのドレイン−ソース間電圧Ｖｄｓに基づいてオン抵抗が増加したことを判断できる所定電圧に設定されている。ここで、電圧閾値Ｖｔｈ３が本発明のオン状態端子間電圧閾値に相当する。コンパレータ５４０ｇは、ＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より大きい場合、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より以下である場合、出力電圧がローレベルＬになる。コンパレータ５４０ｇの非反転入力端は差電圧検出回路５４０ｂの出力端に、反転入力端は電圧閾値Ｖｔｈ３に設定された基準電源にそれぞれ接続されている。
【００４６】
コンパレータ５４０ｈは、差電圧検出回路５４０ｃの出力するＦＥＴ５０１のゲート−ソース間電圧Ｖｇｓを電圧閾値Ｖｔｈ１と比較し、比較結果を出力する素子である。コンパレータ５４０ｈは、ＦＥＴ５０１がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。コンパレータ５４０ｈの非反転入力端は差電圧検出回路５４０ｃの出力端に、反転入力端は電圧閾値Ｖｔｈ１に設定された基準電源にそれぞれ接続されている。
【００４７】
コンパレータ５４０ｉは、差電圧検出回路５４０ｄの出力するＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓを電圧閾値Ｖｔｈ２と比較し、比較結果を出力する素子である。コンパレータ５４０ｉは、ＦＥＴ５０１がオン状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より小さくなり、出力電圧がローレベルＬになる。一方、ＦＥＴ５０１がオフ状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より大きくなり、出力電圧がハイレベルＨになる。コンパレータ５４０ｉの非反転入力端は差電圧検出回路５４０ｄの出力端に、反転入力端は電圧閾値Ｖｔｈ２に設定された基準電源にそれぞれ接続されている。
【００４８】
コンパレータ５４０ｊは、差電圧検出回路５４０ｄの出力するＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓを電圧閾値Ｖｔｈ３と比較し、比較結果を出力する素子である。コンパレータ５４０ｊは、ＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より大きい場合、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より以下である場合、出力電圧がローレベルＬになる。コンパレータ５４０ｊの非反転入力端は差電圧検出回路５４０ｄの出力端に、反転入力端は電圧閾値Ｖｔｈ３の基準電源にそれぞれ接続されている。
【００４９】
判定回路５４０ｋは、コンパレータ５４０ｅ、５４０ｆの出力に基づいてＦＥＴ５００が短絡しているか否か、及び、コンパレータ５４０ｈ、５４０ｉの出力に基づいてＦＥＴ５０１が短絡しているか否かを判定する回路である。コンパレータ５４０ｅ、５４０ｇの出力に基づいてＦＥＴ５００のオン抵抗が異常であるか否か、及び、コンパレータ５４０ｈ、５４０ｊの出力に基づいてＦＥＴ５０１のオン抵抗が異常であるか否かを判定する回路でもある。判定回路５４０ｋは、コンパレータ５４０ｅの出力電圧が、ＦＥＴ５００がオフ状態になるように制御されていることを示すローレベルＬであるにも係わらず、コンパレータ５４０ｆの出力電圧が、ＦＥＴ５００がオン状態であることを示すローレベルＬである場合、ＦＥＴ５００が短絡していると判定する。コンパレータ５４０ｈの出力電圧が、ＦＥＴ５０１がオフ状態になるように制御されていることを示すローレベルＬであるにも係わらず、コンパレータ５４０ｉの出力電圧が、ＦＥＴ５０１がオン状態であることを示すローレベルＬである場合、ＦＥＴ５０１が短絡していると判定する。そして、ＦＥＴ５００、５０１に少なくともいずれかが短絡していると判定した場合、一方の出力の論理レベルがハイレベルＨになる。また、コンパレータ５４０ｅの出力電圧が、ＦＥＴ５００がオン状態になるように制御されていることを示すハイレベルＨであるにも係わらず、コンパレータ５４０ｇの出力電圧が、ドレイン−ソース間電圧Ｖｄｓが大きいことを示すハイレベルＨである場合、ＦＥＴ５００のオン抵抗が異常であると判定する。コンパレータ５４０ｈの出力電圧が、ＦＥＴ５０１がオン状態になるように制御されていることを示すハイレベルＨであるにも係わらず、コンパレータ５４０ｊの出力電圧が、ドレイン−ソース間電圧Ｖｄｓが大きいことを示すハイレベルＨである場合、ＦＥＴ５０１のオン抵抗が異常であると判定する。そして、ＦＥＴ５００、５０１に少なくともいずれかのオン抵抗が異常であると判定した場合、他方の出力の論理レベルがハイレベルＨになる。判定回路５４０ｋの入力端はコンパレータ５４０ｅ〜５４０ｊの出力端にそれぞれ接続されている。
【００５０】
フィルタ回路５４０ｌ、５４０ｍは、判定回路５４０ｋの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路５４０ｌの入力端は判定回路５４０ｋの一方の出力端に、フィルタ回路５４０ｍの入力端は判定回路５４０ｋの他方の出力端にそれぞれ接続されている。
【００５１】
ラッチ回路５４０ｎ、５４０ｏは、フィルタ回路５４０ｌ、５４０ｍによってノイズが除去された判定回路５４０ｋの出力を所定のホールド時間保持する回路である。ラッチ回路５４０ｎは、判定回路５４０ｋの出力の論理レベルがＦＥＴ５００、５０１の少なくともいずれかが短絡していると判定したことを示すハイレベルＨである場合、フィルタ回路５４０ｌの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルＨになる。ラッチ回路５４０ｏは、判定回路５４０ｋの出力の論理レベルがＦＥＴ５００、５０１の少なくともいずれかのオン抵抗が異常であると判定したことを示すハイレベルＨである場合、フィルタ回路５４０ｍの処理時間経過後に、所定のホールド時間、出力の倫理レベルがハイレベルＨになる。ラッチ回路５４０ｎの入力端はフィルタ回路５４０ｌの出力端に、ラッチ回路５４０ｏの入力端はフィルタ回路５４０ｍの出力端にそれぞれ接続されている。
【００５２】
ＯＲ回路５４０ｐは、ラッチ回路５４０ｎ、５４０ｏの出力の論理和を演算し、演算結果をＦＥＴ異常１として出力する回路である。ＯＲ回路５４０ｐは、ラッチ回路５４０ｎ、５４０ｏの少なくともいずれかの出力の論理レベルがハイレベルＨである場合、出力の論理レベルがハイレベルＨになる。つまり、ＦＥＴ５００、５０１の短絡及びオン抵抗異常を検出した場合、出力の論理レベルがハイレベルＨになる。ＯＲ回路５４０ｐの一方の入力端はラッチ回路５４０ｎの出力端に、他方の入力端はラッチ回路５４０ｏの出力端にそれぞれ接続されている。
【００５３】
図４に示す第２異常検出部５４１は、ＦＥＴ５１０、５１１の異常を検出するブロックである。具体的には、ＦＥＴ５１０、５１１の短絡及びオン抵抗異常を検出するブロックである。第２異常検出部５４１は、差電圧検出回路５４１ａ〜５４１ｄと、コンパレータ５４１ｅ〜５４１ｊと、判定回路５４１ｋと、フィルタ回路５４１ｌ、５４１ｍと、ラッチ回路５４１ｎ、５４１ｏと、ＯＲ回路５４１ｐとを備えている。
【００５４】
差電圧検出回路５４１ａ〜５４１ｄは、入力端の接続を除いて第１異常検出部５４０の差電圧検出回路５４０ａ〜５４０ｄと同一の回路である。差電圧検出回路５４１ａの一方の入力端はＦＥＴ５１０のゲートに接続される保護ＩＣ５３の端子ＨＧ２に、他方の入力端はＦＥＴ５１０のソースに接続される保護ＩＣ５３の端子ＨＳ２にそれぞれ接続されている。差電圧検出回路５４１ｂの一方の入力端はＦＥＴ５１０のドレインに接続される保護ＩＣ５３の端子Ｂ２に、他方の入力端はＦＥＴ５１０のソースに接続される保護ＩＣ５３の端子ＨＳ２にそれぞれ接続されている。差電圧検出回路５４１ｃの一方の入力端はＦＥＴ５１１のゲートに接続される保護ＩＣ５３の端子ＬＧ２に、他方の入力端はＦＥＴ５１１のソースに接続される保護ＩＣ５３の端子ＬＳ２にそれぞれ接続されている。差電圧検出回路５４１ｄの一方の入力端はＦＥＴ５１１のドレインに接続される保護ＩＣ５３の端子ＨＳ２に、他方の入力端はＦＥＴ５１１のソースに接続される保護ＩＣ５３の端子ＬＳ２にそれぞれ接続されている。
【００５５】
コンパレータ５４１ｅ〜５４１ｊ、判定回路５４１ｋ、フィルタ回路５４１ｌ、５４１ｍ、ラッチ回路５４１ｎ、５４１ｏ及びＯＲ回路５４１ｐは、第１異常検出部５４０のコンパレータ５４０ｅ〜５４０ｊ、判定回路５４０ｋ、フィルタ回路５４０ｌ、５４０ｍ、ラッチ回路５４０ｎ、５４０ｏ及びＯＲ回路５４０ｐと同一のものであり、同一構成である。
【００５６】
図５に示す第３異常検出部５４２は、ＦＥＴ５００、５０１に対する制御異常を検出するブロックである。ＦＥＴ５００、５０１は、本来相補的にスイッチングされる。第３異常検出部５４２は、ＦＥＴ５００、５０１をともにオン状態にするような異常な制御状態を検出するブロックである。第３異常検出部５４２は、差電圧検出回路５４２ａ、５４２ｂと、コンパレータ５４２ｃ、５４２ｄと、ＡＮＤ回路５４２ｅと、フィルタ回路５４２ｆと、ラッチ回路５４２ｇとを備えている。
【００５７】
差電圧検出回路５４２ａは、ＦＥＴ５００のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Ｖｇｓを検出し出力する回路である。差電圧検出回路５４２ａの一方の入力端は保護ＩＣ５３の端子ＨＧ１に、他方の入力端は保護ＩＣ５３の端子ＨＳ１にそれぞれ接続されている。
【００５８】
差電圧検出回路５４２ｂは、ＦＥＴ５０１のゲート電圧とソース電圧から、それらの差電圧であるゲート−ソース間電圧Ｖｇｓを検出し出力する回路である。差電圧検出回路５４２ｂの一方の入力端は保護ＩＣ５３の端子ＬＧ１に、他方の入力端は保護ＩＣ５３の端子ＬＳ１にそれぞれ接続されている。
【００５９】
コンパレータ５４２ｃは、差電圧検出回路５４２ａの出力するＦＥＴ５００のゲート−ソース間電圧Ｖｇｓを電圧閾値Ｖｔｈ１と比較し、比較結果を出力する素子である。コンパレータ５４２ｃは、ＦＥＴ５００がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。コンパレータ５４２ｃの非反転入力端は差電圧検出回路５４２ａの出力端に、反転入力端は電圧閾値Ｖｔｈ１に設定された基準電源にそれぞれ接続されている。
【００６０】
コンパレータ５４２ｄは、差電圧検出回路５４２ｂの出力するＦＥＴ５０１のゲート−ソース間電圧Ｖｇｓを電圧閾値Ｖｔｈ１と比較し、比較結果を出力する素子である。コンパレータ５４２ｄは、ＦＥＴ５０１がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。コンパレータ５４２ｄの非反転入力端は差電圧検出回路５４２ｂの出力端に、反転入力端は電圧閾値Ｖｔｈ１に設定された基準電源にそれぞれ接続されている。
【００６１】
ＡＮＤ回路５４２ｅは、コンパレータ５４２ｃ、５４２ｄの出力の論理積を演算し、演算結果を出力する回路である。ＦＥＴ５００、５０１は、本来相補的にスイッチングされる。そのため、ＦＥＴ５００、５０１が、ともにオン状態になるように制御されることはない。ＡＮＤ回路５４２ｅは、コンパレータ５４２ｃの出力電圧が、ＦＥＴ５００がオン状態になるように制御されていることを示すハイレベルＨであり、かつ、コンパレータ５４２ｄの出力電圧が、ＦＥＴ５０１がオン状態になるように制御されていることを示すハイレベルＨである場合、ＦＥＴ５００、５０１の制御が異常であると判定し、出力の論理レベルがハイレベルＨになる。ＡＮＤ回路５４２ｅの一方の入力端はコンパレータ５４２ｃの出力端に、他方の入力端はコンパレータ５４２ｄの出力端にそれぞれ接続されている。
【００６２】
フィルタ回路５４２ｆは、ＡＮＤ回路５４２ｅの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路５４２ｆの入力端はＡＮＤ回路５４２ｅの出力端に接続されている。
【００６３】
ラッチ回路５４２ｇは、フィルタ回路５４２ｆによってノイズが除去されたＡＮＤ回路５４２ｅの出力を所定のホールド時間保持し、制御異常１として出力する回路である。ラッチ回路５４２ｇは、ＡＮＤ回路５４２ｅ出力の論理レベルがハイレベルＨである場合、フィルタ回路５４２ｆの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルＨになる。つまり、ＦＥＴ５００、５０１をともにオン状態にするような異常な制御状態を検出した場合、出力の論理レベルがハイレベルＨになる。ラッチ回路５４２ｇの入力端はフィルタ回路５４２ｆの出力端に接続されている。
【００６４】
図６に示す第４異常検出部５４３は、ＦＥＴ５１０、５１１に対する制御異常を検出するブロックである。ＦＥＴ５１０、５１１は、本来相補的にスイッチングされる。第４異常検出部５４３は、ＦＥＴ５１０、５１１をともにオン状態にするような異常な制御状態を検出するブロックである。第４異常検出部５４３は、差電圧検出回路５４３ａ、５４３ｂと、コンパレータ５４３ｃ、５４３ｄと、ＡＮＤ回路５４３ｅと、フィルタ回路５４３ｆと、ラッチ回路５４３ｇとを備えている。
【００６５】
差電圧検出回路５４３ａ、５４３ｂは、入力端の接続を除いて第３異常検出部５４２の差電圧検出回路５４２ａ、５４２ｂ、同一の回路である。差電圧検出回路５４３ａの一方の入力端は保護ＩＣ５３の端子ＨＧ２に、他方の入力端は保護ＩＣ５３の端子ＨＳ２にそれぞれ接続されている。差電圧検出回路５４３ｂの一方の入力端は保護ＩＣ５３の端子ＬＧ２に、他方の入力端は保護ＩＣ５３の端子ＬＳ２にそれぞれ接続されている。
【００６６】
コンパレータ５４３ｃ、５４３ｄ、ＡＮＤ回路５４３ｅ、フィルタ回路５４３ｆ及びラッチ回路５４３ｇは、第３異常検出部５４２のコンパレータ５４２ｃ、５４２ｄ、ＡＮＤ回路５４２ｅ、フィルタ回路５４２ｆ及びラッチ回路５４２ｇと同一のものであり、同一構成である。
【００６７】
図７に示す第５異常検出部５４４は、ＦＥＴ５００、５０１、５１０、５１１の温度異常を検出ブロックである。第５異常検出部５４４は、定電流回路５４４ａ〜５４４ｄと、コンパレータ５４４ｅ〜５４４ｈと、フィルタ回路５４４ｉ〜５４４ｌと、ＯＲ回路５４４ｍと、ラッチ回路５４４ｎとを備えている。
【００６８】
定電流回路５４４ａ〜５４４ｄは、感温ダイオード５２０〜５２３に定電流を供給する回路である。定電流回路５４４ａ〜５４４ｄは、電圧Ｖｃの電源に接続されている。定電流回路５４４ａ〜５４４ｄの出力端は、感温ダイオード５２０〜５２３のアノードに接続される保護ＩＣ５３の端子ＡＨ１、ＡＬ１、ＡＨ２、ＡＬ２にそれぞれ接続されている。感温ダイオード５２０〜５２３のカソードに接続される保護ＩＣ５３の端子ＫＨ１、ＫＬ１、ＫＨ２、ＫＬ２は、グランドＧＮＤに接続される保護ＩＣ５３の端子Ｇに接続されている。
【００６９】
コンパレータ５４４ｅ〜５４４ｈは、感温ダイオード５２０〜５２３の端子間電圧を電圧閾値Ｖｔｈ４と比較し、比較結果を出力する素子である。電圧閾値Ｖｔｈ４は、感温ダイオード５２０〜５２３の端子間電圧に基づいてＦＥＴが温度異常であると判断する温度閾値に対応した所定電圧に設定されている。コンパレータ５４４ｅ〜５４４ｈは、ＦＥＴ５００、５０１、５１０、５１１の温度が温度閾値より小さい場合、感温ダイオード５２０〜５２３の端子間電圧が電圧閾値Ｖｔｈ４より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００、５０１、５１０、５１１の温度が温度閾値以上である場合、感温ダイオード５２０〜５２３の端子間電圧が電圧閾値Ｖｔｈ４以下になり、出力電圧がローレベルＬになる。コンパレータ５４４ｅ〜５４４ｈの非反転入力端は感温ダイオード５２０〜５２３のアノードに接続される保護ＩＣ５３の端子ＡＨ１、ＡＬ１、ＡＨ２、ＡＬ２に、反転入力端は電圧閾値Ｖｔｈ４に設定された基準電源にそれぞれ接続されている。
【００７０】
フィルタ回路５４４ｉ〜５４４ｌは、コンパレータ５４４ｅ〜５４４ｈの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する回路である。具体的には、デジタルフィルタである。フィルタ回路５４４ｉ〜５４４ｌの入力端はコンパレータ５４４ｅ〜５４４ｈの出力端にそれぞれ接続されている。
【００７１】
ＯＲ回路５４４ｍは、フィルタ回路５４４ｉ〜５４４ｌによってノイズが除去されたコンパレータ５４４ｅ〜５４４ｈの出力の論理和を演算し、演算結果を出力する回路である。ＯＲ回路５４４ｍは、フィルタ回路５４４ｉ〜５４４ｌによってノイズが除去されたコンパレータ５４４ｅ〜５４４ｈの出力の少なくともいずれかが、ＦＥＴの温度が温度閾値以上であることを示すローレベルＬである場合、ＦＥＴ５００、５０１、５１０、５１１の少なくともいずれかの温度が異常であると判定し、出力の論理レベルがハイレベルＨになる。ＯＲ回路５４４ｍの４つの入力端はフィルタ回路５４４ｉ〜５４４ｌの出力端にそれぞれ接続されている。
【００７２】
ラッチ回路５４４ｎは、ＯＲ回路５４４ｍの出力を所定のホールド時間保持し、ＦＥＴ温度異常として出力する回路である。ラッチ回路５４４ｎは、ＯＲ回路５４４ｍの出力の論理レベルがハイレベルＨである場合、所定のホールド時間、出力の論理レベルがハイレベルＨになる。つまり、ＦＥＴ５００、５０１、５１０、５１１の温度異常を検出した場合、出力の論理レベルがハイレベルＨになる。ラッチ回路５４４ｎの入力端はＯＲ回路５４４ｍの出力端に接続されている。
【００７３】
図８に示す保護回路５５は、異常検出回路５４が異常を検出した場合、ＦＥＴ５００、５０１、５１０、５１１を全てオフ状態にして、ＦＥＴ５００、５０１、５１０、５１１を保護する回路である。また、制御回路９からの指令に基づいてＦＥＴ５００、５０１、５１０、５１１を全てオフ状態にして、ＦＥＴ５００、５０１、５１０、５１１を保護する回路でもある。保護回路５５は、処理回路５５０と、プリドライバ５５１とを備えている。
【００７４】
処理回路５５０は、異常検出回路５４が異常を検出した場合、ＦＥＴ５００、５０１、５１０、５１１をオフ状態にするための駆動信号を出力する回路である。具体的には、ＦＥＴ異常１、ＦＥＴ異常２、制御異常１及び制御異常２の少なくともいずれかがハイレベルＨである場合、ＦＥＴ５００、５０１、５１０、５１１をオフ状態にするための駆動信号を出力する回路である。また、制御回路９からの指令に基づいてＦＥＴ５００、５０１、５１０、５１１をオフ状態にするための駆動信号を出力する回路でもある。処理回路５５０は、ＦＥＴをオフ状態にする際のターンオフ時間が制御回路９に比べ長くなるように設定されている。処理回路５５０の入力端は、図３〜図７に示す第１〜第５異常検出部５４０〜５４４の出力端、及び、保護ＩＣ５３の端子ＯＦＦにそれぞれ接続されている。具体的には、ＯＲ回路５４０ｐ、５４１ｐの出力端、ラッチ回路５４２ｇ、５４３ｇ、５４４ｎの出力端、及び、保護ＩＣ５３の端子ＯＦＦにそれぞれ接続されている。保護ＩＣ５３の端子ＯＦＦは、図１に示す制御回路９に接続される半導体モジュール５の端子ＯＦＦに接続されている。
【００７５】
図８に示すプリドライバ５５１は、処理回路５５０によって制御され、プリドライバ８の出力に関係なく、図２に示すＦＥＴ５００、５０１、５１０、５１１をオフ状態にする回路である。図８に示すように、プリドライバ５５１は、ＦＥＴ５５１ａ〜５５１ｄと、抵抗５５１ｅ〜５５１ｈと、駆動回路５５１ｉ、５５１ｊとを備えている。
【００７６】
ＦＥＴ５５１ａ〜５５１ｄは、オン状態になってＦＥＴ５００、５０１、５１０、５１１のゲートをグランドＧＮＤに接続することでゲート−ドレイン間電圧Ｖｇｓを低下させ、プリドライバ８の出力に関係なくＦＥＴ５００、５０１、５１０、５１１をオフ状態にするスイッチング素子である。抵抗５５１ｅ〜５５１ｈは、ＦＥＴ５００、５０１、５１０、５１１のゲートをグランドＧＮＤに接続する際に流れる電流を制限するための素子である。ＦＥＴ５５１ａ〜５５１ｄのドレインは、抵抗５５１ｅ〜５５１ｈを介して保護ＩＣ５３の端子ＨＧ１、ＬＧ１、ＨＧ２、ＬＧ２にそれぞれ接続されている。保護ＩＣ５３の端子ＨＧ１、ＬＧ１、ＨＧ２、ＬＧ２は、ＦＥＴ５００、５０１、５１０、５１１のゲートに接続される半導体モジュール５の端子ＨＧ１、ＬＧ１、ＨＧ２、ＬＧ２に接続されている。ＦＥＴ５５１ａ〜５５１ｄのソースは保護ＩＣ５３の端子Ｇに接続されている。保護ＩＣ５３の端子Ｇは、グランドＧＮＤに接続される半導体モジュール５の端子Ｇに接続されている。
【００７７】
駆動回路５５１ｉ、５５１ｊは、処理回路５５０によって制御され、ＦＥＴ５５１ａ〜５５１ｄをオン状態にする回路である。駆動回路５５１ｉ、５５１ｊは、処理回路５５０がＦＥＴ５００、５０１、５１０、５１１をオフ状態にする駆動信号を出力した場合、ＦＥＴ５５１ａ〜５５１ｄをオン状態にする。駆動回路５５１ｉ、５５１ｊの入力端は処理回路５５０の出力端に、出力端はＦＥＴ５５１ａ〜５５１ｄのゲートにそれぞれ接続されている。
【００７８】
図９に示す半導体モジュール６は、スイッチング回路６０、６１と、感温ダイオード６２０〜６２３と、保護ＩＣ６３とを備えている。スイッチング回路６０は、ＦＥＴ６００、６０１と、抵抗６０２とを備えている。スイッチング回路６１は、ＦＥＴ６１０、６１１と、抵抗６１２とを備えている。
【００７９】
スイッチング回路６０、６１は、ＦＥＴ６００、６０１の直列接続点、及び、ＦＥＴ６１０、６１１の直列接続点の接続を除いて半導体モジュール５のスイッチング回路５０、５１と同一の回路である。ＦＥＴ６００、６０１の直列接続点は、Ｗ相巻線２００ｃに接続される半導体モジュール６の端子Ｐ１に接続されている。ＦＥＴ６１０、６１１の直列接続点は、Ｕ相巻線２０１ａに接続される半導体モジュール６の端子Ｐ２に接続されている。感温ダイオード６２０〜６２３及び保護ＩＣ６３は、半導体モジュール５の感温ダイオード５２０〜５２３及び保護ＩＣ５３と同一のものであり、同一構成である。
【００８０】
図１０に示す半導体モジュール７は、スイッチング回路７０、７１と、感温ダイオード７２０〜７２３と、保護ＩＣ７３とを備えている。スイッチング回路７０は、ＦＥＴ７００、７０１と、抵抗７０２とを備えている。スイッチング回路７１は、ＦＥＴ７１０、７１１と、抵抗７１２とを備えている。
【００８１】
スイッチング回路７０、７１は、ＦＥＴ７００、７０１の直列接続点、及び、ＦＥＴ７１０、７１１の直列接続点の接続を除いて半導体モジュール５のスイッチング回路５０、５１と同一の回路である。ＦＥＴ７００、７０１の直列接続点は、Ｖ相巻線２０１ｂに接続される半導体モジュール７の端子Ｐ１に接続されている。ＦＥＴ７１０、７１１の直列接続点は、Ｗ相巻線２０１ｃに接続される半導体モジュール７の端子Ｐ２に接続されている。感温ダイオード７２０〜７２３及び保護ＩＣ７３は、半導体モジュール５の感温ダイオード５２０〜５２３及び保護ＩＣ５３と同一のものであり、同一構成である。
【００８２】
図１に示すプリドライバ８は、制御回路９によって制御され、図２、図９及び図１０に示す半導体モジュール５〜７のＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１を駆動する回路である。図１に示すように、プリドライバ８は、バッテリＢＡＴの正極端に接続されている。プリドライバ８の出力端は、図２、図９及び図１０に示すＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１のゲートに接続される半導体モジュール５〜７の端子ＨＧ１、ＬＧ１、ＨＧ２、ＬＧ２にそれぞれ接続されている。
【００８３】
図１に示す制御回路９は、回転電機２に駆動力を発生させる場合、バッテリＢＡＴから界磁巻線２１０に供給される直流を制御するとともに、プリドライバ８を介して図２、図９及び図１０に示す半導体モジュール５〜７のＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１をスイッチングさせることで、図１に示すバッテリＢＡＴから供給される直流を３相交流に変換して固定子巻線２００、２０１に供給する回路である。また、バッテリＢＡＴを充電する場合、バッテリＢＡＴから界磁巻線２１０に供給される直流を制御するとともに、プリドライバ８を介して図２、図９及び図１０に示すＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１をオフ状態にすることで、ＦＥＴのダイオードによって図１に示す固定子巻線２００、２０１の発生する３相交流を直流に変換してバッテリＢＡＴに供給する回路でもある。制御回路９は、回転電機２に駆動力を発生させる場合、回転角度検出装置２２の検出結果、及び、図２、図９及び図１０に示す半導体モジュール５〜７の抵抗５０２、５１２、６０２、６１２、７０２、７１２の検出結果に基づいてＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１をスイッチングさせる。
【００８４】
図１に示すように、制御回路９はバッテリＢＡＴの正極端に接続されるとともに、グランドＧＮＤを介してバッテリＢＡＴの負極端に接続されている。また、界磁巻線２１０に接続されている。制御回路９の入力端は回転角度検出装置２２、及び、図２、図９及び図１０に示す抵抗５０２、５１２、６０２、６１２、７０２、７１２に接続される半導体モジュール５〜７の端子Ｓ１＋、Ｓ１−、Ｓ２＋、Ｓ２−にそれぞれ接続されている。出力端はプリドライバ８の入力端に接続されている。
【００８５】
図１に示す制御回路９は、必要に応じて保護回路５５を介してＦＥＴ５００、５０１、５１０、５１１をオフ状態にする。具体的には、外部から入手した情報に基づいてＦＥＴの異常を検出した場合、保護回路５５を介してＦＥＴ５００、５０１、５１０、５１１をオフ状態にする。より具体的には、図８に示す保護回路５５の端子ＯＦＦに論理レベルがハイレベルＨの信号を入力し、保護回路５５を介してＦＥＴ５００、５０１、５１０、５１１をオフ状態にする。ＦＥＴ６００、６０１、６１０、６１１、７００、７０１、７１０、７１１に対しても同様である。制御回路９は、図２、図９及び図１０に示す保護ＩＣ５３、６３、７３の端子ＯＦＦに接続される半導体モジュール５〜７の端子ＯＦＦにそれぞれ接続されている。
【００８６】
次に、図１、図２、図９及び図１０を参照して制御装置一体型回転電機の動作について説明する。まず、回転電機に車両を駆動するための駆動力を発生させる際の動作について説明する。
【００８７】
車両においてイグニッションスイッチがオン状態になると、図１に示す制御回路９は、バッテリＢＡＴから界磁巻線２１０に供給される直流を制御する。界磁巻線２１０に直流が供給されると、回転子２１に磁極が形成される。
【００８８】
制御回路９は、回転角度検出装置２２の検出結果、及び、図２及び図９に示す半導体モジュール５、６の抵抗５０２、５１２、６０２の検出結果に基づいてバッテリＢＡＴから供給される直流が３相交流に変換されるように、プリドライバ８を介して半導体モジュール５、６のＦＥＴ５００、５０１、ＦＥＴ５１０、５１１、ＦＥＴ６００、６０１を所定のタイミングでそれぞれ相補的にスイッチングさせる。また、回転角度検出装置２２の検出結果、及び、図９及び図１０に示す半導体モジュール６、７の抵抗６１２、７０２、７１２の検出結果に基づいてバッテリＢＡＴから供給される直流が３相交流に変換されるように、プリドライバ８を介して半導体モジュール６、７のＦＥＴ６１０、６１１、ＦＥＴ７００、７０１、ＦＥＴ７１０、７１１を所定のタイミングでそれぞれ相補的にスイッチングさせる。その結果、固定子巻線２００、２０１にそれぞれ３相交流が供給される。これにより、回転電機２は、車両を駆動するための駆動力を発生する。
【００８９】
次に、バッテリを充電する際の動作について説明する。
【００９０】
図１に示す界磁巻線２１０に直流が供給され、回転子２１に磁極が形成されている状態において、エンジンから駆動力が供給されると、固定子巻線２００、２０１は、それぞれ３相交流を発生する。半導体モジュール５〜７のＦＥＴ５００、５０１、５１０、５１１、６００、６０１、６１０、６１１、７００、７０１、７１０、７１１は、オフ状態にされる。半導体モジュール５、６のＦＥＴ５００、５０１、５１０、５１１、６００、６０１のダイオードは、整流回路を構成し、固定子巻線２００の発生する３相交流を整流する。半導体モジュール６、７のＦＥＴ６１０、６１１、７００、７０１、７１０、７１１のダイオードは、整流回路を構成し、固定子巻線２０１の発生する３相交流を整流する。その結果、固定子巻線２００、２０１の発生する３相交流が直流に変換され、バッテリＢＡＴに供給される。これにより、バッテリＢＡＴは、回転電機２の発生した電力によって充電される。
【００９１】
次に、図３及び図１１を参照してＦＥＴの短絡異常の検出動作について説明する。半導体モジュール５〜７におけるＦＥＴの短絡異常の検出動作は全て同一である。そのため、半導体モジュール５について説明する。
【００９２】
図１１に示すように、差電圧検出回路５４０ａは、ＦＥＴ５００のゲート−ソース間電圧Ｖｇｓを検出し出力する。コンパレータ５４０ｅは、ＦＥＴ５００がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。
【００９３】
差電圧検出回路５４０ｂは、ＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓを検出し出力する。コンパレータ５４０ｆは、ＦＥＴ５００がオン状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より小さくなり、出力電圧がローレベルＬになる。一方、ＦＥＴ５００がオフ状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より大きくなり、出力電圧がハイレベルＨになる。
【００９４】
差電圧検出回路５４０ｃは、ＦＥＴ５０１のゲート−ソース間電圧Ｖｇｓを検出し出力する。コンパレータ５４０ｈは、ＦＥＴ５０１がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。
【００９５】
差電圧検出回路５４０ｄは、ＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓを検出し出力する。コンパレータ５４０ｉは、ＦＥＴ５０１がオン状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より小さくなり、出力電圧がローレベルＬになる。一方、ＦＥＴ５０１がオフ状態である場合、ドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２より大きくなり、出力電圧がハイレベルＨになる。
【００９６】
図３に示す判定回路５４０ｋは、コンパレータ５４０ｅの出力電圧が、ＦＥＴ５００がオフ状態になるように制御されていることを示すローレベルＬであるにも係わらず、コンパレータ５４０ｆの出力電圧が、ＦＥＴ５００がオン状態であることを示すローレベルＬである場合、ＦＥＴ５００が短絡していると判定する。コンパレータ５４０ｈの出力電圧が、ＦＥＴ５０１がオフ状態になるように制御されていることを示すローレベルＬであるにも係わらず、コンパレータ５４０ｉの出力電圧が、ＦＥＴ５０１がオン状態であることを示すローレベルＬである場合、ＦＥＴ５０１が短絡していると判定する。そして、ＦＥＴ５００、５０１に少なくともいずれかが短絡していると判定した場合、一方の出力の論理レベルがハイレベルＨになる。
【００９７】
フィルタ回路５４０ｌは、判定回路５４０ｋの一方の出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路５４０ｎは、判定回路５４０ｋの一方の出力の論理レベルがＦＥＴ５００、５０１の少なくともいずれかが短絡していると判定したことを示すハイレベルＨである場合、フィルタ回路５４０ｌの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルＨになる。
【００９８】
図１１に示すように、時間ｔ１の直後に、コンパレータ５４０ｅの出力電圧がローレベルＬであるにも係わらず、コンパレータ５４０ｆの出力電圧がローレベルＬであるため、図３に示す判定回路５４０ｋは、ＦＥＴ５００が短絡していると判定し、一方の出力の論理レベルがハイレベルＨになる。ラッチ回路５４０ｎは、図１１に示すように、時間ｔ１からフィルタ回路５４０ｌの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルＨになる。
【００９９】
図３に示すＯＲ回路５４０ｐは、ラッチ回路５４０ｎの出力の論理レベルがハイレベルＨである場合、出力の論理レベルがハイレベルＨになる。つまり、ＯＲ回路５４０ｐの出力するＦＥＴ異常１が、異常の発生示すハイレベルＨになる。
【０１００】
次に、図３及び図１２を参照してＦＥＴのオン抵抗異常の検出動作について説明する。半導体モジュール５〜７におけるＦＥＴのオン抵抗異常の検出動作は全て同一である。そのため、半導体モジュール５について説明する。
【０１０１】
図１２に示すように、コンパレータ５４０ｇは、ＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より大きい場合、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より以下である場合、出力電圧がローレベルＬになる。
【０１０２】
コンパレータ５４０ｊは、ＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より大きい場合、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１のドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３より以下である場合、出力電圧がローレベルＬになる。
【０１０３】
図３に示す判定回路５４０ｋは、コンパレータ５４０ｅの出力電圧が、ＦＥＴ５００がオン状態になるように制御されていることを示すハイレベルＨであるにも係わらず、コンパレータ５４０ｇの出力電圧が、ドレイン−ソース間電圧Ｖｄｓが大きいことを示すハイレベルＨである場合、ＦＥＴ５００のオン抵抗が異常であると判定する。コンパレータ５４０ｈの出力電圧が、ＦＥＴ５０１がオン状態になるように制御されていることを示すハイレベルＨであるにも係わらず、コンパレータ５４０ｊの出力電圧が、ドレイン−ソース間電圧Ｖｄｓが大きいことを示すハイレベルＨである場合、ＦＥＴ５０１のオン抵抗が異常であると判定する。そして、ＦＥＴ５００、５０１に少なくともいずれかのオン抵抗が異常であると判定した場合、他方の出力の論理レベルがハイレベルＨになる。
【０１０４】
フィルタ回路５４０ｍは、判定回路５４０ｋの他方の出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路５４０ｏは、判定回路５４０ｋの他方の出力の論理レベルがＦＥＴ５００、５０１の少なくともいずれかのオン抵抗が異常であると判定したことを示すハイレベルＨである場合、フィルタ回路５４０ｍの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルＨになる。
【０１０５】
図１２に示すように、時間ｔ２の直後に、コンパレータ５４０ｅの出力電圧がハイレベルＨであるにも係わらず、コンパレータ５４０ｇの出力電圧がハイレベルＨであるため、図３に示す判定回路５４０ｋは、ＦＥＴ５００のオン抵抗が異常であると判定し、他方の出力の論理レベルがハイレベルＨになる。ラッチ回路５４０ｏは、図１２に示すように、時間ｔ２からフィルタ回路５４０ｍの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルＨになる。
【０１０６】
図３に示すＯＲ回路５４０ｐは、ラッチ回路５４０ｏの出力の論理レベルがハイレベルＨである場合、出力の論理レベルがハイレベルＨになる。つまり、ＯＲ回路５４０ｐの出力するＦＥＴ異常１が、異常の発生を示すハイレベルＨになる。
【０１０７】
次に、図５及び図１３を参照してＦＥＴの制御異常の検出動作について説明する。半導体モジュール５〜７におけるＦＥＴの制御異常の検出動作は全て同一である。そのため、半導体モジュール５について説明する。
【０１０８】
図１３に示す差電圧検出回路５４２ａは、ＦＥＴ５００のゲート−ソース間電圧Ｖｇｓを検出し出力する。コンパレータ５４２ｃは、ＦＥＴ５００がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。
【０１０９】
差電圧検出回路５４２ｂは、ＦＥＴ５０１のゲート−ソース間電圧Ｖｇｓを検出し出力する。コンパレータ５４２ｄは、ＦＥＴ５０１がオン状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５０１がオフ状態になるように制御されている場合、ゲート−ソース間電圧Ｖｇｓが電圧閾値Ｖｔｈ１より小さくなり、出力電圧がローレベルＬになる。
【０１１０】
ＦＥＴ５００、５０１は、本来相補的にスイッチングされる。そのため、ＦＥＴ５００、５０１が、ともにオン状態になるように制御されることはない。ＡＮＤ回路５４２ｅは、コンパレータ５４２ｃの出力電圧が、ＦＥＴ５００がオン状態になるように制御されていることを示すハイレベルＨであり、かつ、コンパレータ５４２ｄの出力電圧が、ＦＥＴ５０１がオン状態になるように制御されていることを示すハイレベルＨである場合、ＦＥＴ５００、５０１の制御が異常であると判定し、出力の論理レベルがハイレベルＨになる。
【０１１１】
図５に示すフィルタ回路５４２ｆは、ＡＮＤ回路５４２ｅの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ラッチ回路５４２ｇは、ＡＮＤ回路５４２ｅの出力の論理レベルがＦＥＴ５００、５０１の制御が異常であることを示すハイレベルＨである場合、フィルタ回路５４２ｆの処理時間経過後に、所定のホールド時間、出力の論理レベルがハイレベルＨになる。つまり、ラッチ回路５４２ｇの出力する制御異常１が、異常の発生を示すハイレベルＨになる。
【０１１２】
図１３に示すように、時間ｔ３の直後に、コンパレータ５４２ｃの出力電圧がハイレベルＨであり、かつ、コンパレータ５４０ｇの出力電圧がハイレベルＨであるため、ＡＮＤ回路５４２ｅは、ＦＥＴ５００、５０１の制御が異常であると判定し、出力の論理レベルがハイレベルＨになる。ラッチ回路５４２ｇは、時間ｔ３からフィルタ回路５４２ｆの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルＨになる。制御異常１が、異常の発生を示すハイレベルＨになる。
【０１１３】
次に、図７及び図１４を参照してＦＥＴの温度異常の検出動作について説明する。半導体モジュール５〜７におけるＦＥＴの温度異常の検出動作は全て同一である。そのため、半導体モジュール５について説明する。
【０１１４】
図７に示す感温ダイオード５２０〜５２３は、ＦＥＴ５００、５０１、５１０、５１１の温度に応じた電圧を出力する。コンパレータ５４４ｅ〜５４４ｈは、ＦＥＴ５００、５０１、５１０、５１１の温度が温度閾値より小さい場合、感温ダイオード５２０〜５２３の端子間電圧が電圧閾値Ｖｔｈ４より大きくなり、出力電圧がハイレベルＨになる。一方、ＦＥＴ５００、５０１、５１０、５１１の温度が温度閾値以上である場合、感温ダイオード５２０〜５２３の端子間電圧が電圧閾値Ｖｔｈ４以下になり、出力電圧がローレベルＬになる。
【０１１５】
フィルタ回路５４４ｉ〜５４４ｌは、コンパレータ５４４ｅ〜５４４ｈの出力に含まれるノイズを除去し、所定の処理時間経過後に出力する。ＯＲ回路５４４ｍは、フィルタ回路５４４ｉ〜５４４ｌによってノイズが除去されたコンパレータ５４４ｅ〜５４４ｈの出力の少なくともいずれかが、ＦＥＴの温度が温度閾値以上であることを示すローレベルＬである場合、ＦＥＴ５００、５０１、５１０、５１１のいずれかの温度が異常であると判定し、出力の論理レベルがハイレベルＨになる。ラッチ回路５４４ｎは、ＯＲ回路５４４ｍの出力の論理レベルがＦＥＴ５００、５０１、５１０、５１１の少なくともいずれかの温度が異常であることを示すハイレベルＨである場合、所定のホールド時間、出力の論理レベルがハイレベルＨになる。つまり、ラッチ回路５４４ｎの出力するＦＥＴ温度異常が、異常の発生を示すハイレベルＨになる。
【０１１６】
図１４に示すように、ＦＥＴ５００の温度が上昇すると、感温ダイオード５２０の端子間電圧が徐々に低下する。時間ｔ４で感温ダイオード５２０の端子間電圧が電圧閾値Ｖｔｈ４以下になると、コンパレータ５４４ｅは、出力電圧がローレベルＬになる。図７に示すフィルタ回路５４４ｉは、コンパレータ５４４ｅの出力に含まれるノイズを除去する。
【０１１７】
その後、図１４に示すように、ＦＥＴ５００の温度が低下し、フィルタ回路５４４ｉの処理時間中の時間ｔ５で感温ダイオード５２０の端子間電圧が電圧閾値Ｖｔｈ４より大きくなると、コンパレータ５４４ｅは、出力電圧がハイレベルＨになる。フィルタ回路５４４ｉの処理時間中にコンパレータ５４４ｅの出力電圧がローレベルＬからハイレベルＨになったため、ラッチ回路５４４ｎの出力の論理レベルは、ハイレベルＨにはならずローレベルＬのままである。
【０１１８】
その後、ＦＥＴ５００の温度が再度上昇し、時間ｔ６で感温ダイオード５２０の端子間電圧が電圧閾値Ｖｔｈ４以下になると、コンパレータ５４４ｅは、出力電圧がローレベルＬになる。図７に示すフィルタ回路５４４ｉは、コンパレータ５４４ｅの出力に含まれるノイズを除去する。その後、図１４に示すように、時間ｔ７でノイズによって感温ダイオード５２０の端子間電圧が短時間電圧閾値Ｖｔｈ４より大きくなる。しかし、このノイズは、フィルタ回路５４４ｉによって除去される。ラッチ回路５４４ｎは、時間ｔ６からフィルタ回路５４４ｉの処理時間経過後に、ホールド時間の間、出力の論理レベルがハイレベルＨになる。ＦＥＴ温度異常が、異常の発生を示すハイレベルＨになる。
【０１１９】
次に、図８及び図１５を参照してＦＥＴの保護動作について説明する。半導体モジュール５〜７におけるＦＥＴの保護動作は全て同一である。そのため、半導体モジュール５について説明する。
【０１２０】
図１５に示すように、ＦＥＴ異常１、ＦＥＴ異常２、制御異常１及び制御異常２の少なくともいずれかがハイレベルＨである場合、又は、制御回路９から端子ＯＦＦへの入力がハイレベルＨである場合、図８に示す処理回路５５０は、ＦＥＴ５００、５０１、５１０、５１１をオフ状態にする駆動信号を出力する。図１５に示すように、駆動回路５５１ｉ、５５１ｊは、処理回路５５０がＦＥＴ５００、５０１、５１０、５１１をオフ状態にする駆動信号を出力した場合、ＦＥＴ５５１ａ〜５５１ｄのゲートに所定電圧を供給する。図８に示すＦＥＴ５５１ａ〜５５１ｄのゲートに電圧が供給されると、ＦＥＴ５５１ａ〜５５１ｄがオン状態になり、ＦＥＴ５００、５０１、５１０、５１１のゲートがグランドＧＮＤに接続される。その結果、ＦＥＴ５００、５０１、５１０、５１１のゲート−ソース間電圧Ｖｇｓが低下し、ＦＥＴ５００、５０１、５１０、５１１がオフ状態になり保護される。
【０１２１】
次に、実施形態の電力変換装置の効果について説明する。
【０１２２】
実施形態によれば、制御装置３は、半導体モジュール５〜７を備えている。半導体モジュール５は、２つのＦＥＴ５００、５０１を備えたスイッチング回路５０と、２つのＦＥＴ５１０、５１１を備えたスイッチング回路５１とを有している。また、制御装置３は、ＦＥＴ５００、５０１、５１０、５１１に関連する異常を検出する異常検出回路５４と、異常検出回路５４が異常を検出した場合、ＦＥＴ５００、５０１、５１０、５１１を保護する保護回路５５とを備えている。異常検出回路５４及び保護回路５５は、半導体モジュール５内に一体的に設けられている。そのため、異常検出回路５４が、異常検出対象であるＦＥＴ５００、５０１、５１０、５１１の近傍に設けられることになる。また、保護回路５５が、異常検出回路５４や、保護対象であるＦＥＴ５００、５０１、５１０、５１１の近傍に設けられることになる。従って、従来問題となっていた配線の抵抗等の影響による検出結果の誤差を抑えることができる。また、配線の影響による検出結果や制御信号の伝達遅れを抑えることができる。これにより、ＦＥＴに関連する異常を正確に検出でき、ＦＥＴを速やかに保護することができる。
【０１２３】
異常が発生した状態でＦＥＴをオン状態にしておくと、大電流が流れてＦＥＴが破損する可能性がある。しかし、実施形態によれば、保護回路５５は、異常検出回路５４が異常を検出した場合、ＦＥＴ５００、５０１、５１０、５１１を全てオフ状態にして、ＦＥＴ５００、５０１、５１０、５１１を保護する。そのため、ＦＥＴを確実に保護することができる。
【０１２４】
異常が発生した場合、オン状態であるＦＥＴに大電流が流れる可能性がある。大電流が流れているＦＥＴをオフ状態にする場合、正常時に比べサージ電圧が大きくなる。バッテリから供給される直流を平滑化するための平滑コンデンサを有している場合、さらにサージ電圧が大きくなる傾向にある。そのため、サージ電圧によってＦＥＴが破損する可能性がある。しかし、実施形態によれば、保護回路５５は、ＦＥＴをオフ状態にする際のターンオフ時間が、制御回路９に比べ長くなるように設定されている。つまり、異常時におけるＦＥＴのターンオフ時間が、正常時におけるＦＥＴのターンオフ時間より長い。そのため、異常時において、大電流が流れているＦＥＴをオフ状態にする場合であっても、サージ電圧を抑えることができる。従って、サージ電圧によるＦＥＴの破損を抑えることができる。
【０１２５】
実施形態によれば、制御回路９は、必要に応じて保護回路５５を介してＦＥＴ５００、５０１、５１０、５１１をオフ状態にする。そのため、異常検出回路５４以外で異常を検出した場合であっても、制御回路９及び保護回路５５を介してＦＥＴ５００、５０１、５１０、５１１を速やかに保護することができる。
【０１２６】
実施形態によれば、異常検出回路５４は、オフ状態になるようにＦＥＴを制御しているにも係わらずＦＥＴのドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ２以下である場合、異常であると判断する。そのため、ＦＥＴの短絡故障を確実に検出することができる。
【０１２７】
実施形態によれば、異常検出回路５４は、オン状態になるようにＦＥＴを制御しているにも係わらずＦＥＴのドレイン−ソース間電圧Ｖｄｓが電圧閾値Ｖｔｈ３を超えている場合異常であると判断する。そのため、ＦＥＴのオン抵抗異常を確実に検出することができる。
【０１２８】
実施形態によれば、スイッチング回路５０は、相補的にスイッチングされる直列接続された２つのＦＥＴ５００、５０１を有している。スイッチング回路５１も、相補的にスイッチングされる直列接続された２つのＦＥＴ５１０、５１１を有している。異常検出回路５４は、スイッチング回路５０、５１の２つのＦＥＴのゲート−ソース間電圧Ｖｇｓがともにオン状態になるような所定電圧である場合、異常であると判断する。そのため、ＦＥＴの制御異常を確実に検出することができる。
【０１２９】
実施形態によれば、異常検出回路５４は、ＦＥＴ５００、５０１、５１０、５１１の温度が温度閾値を超えている場合、異常であると判断する。そのため、ＦＥＴの温度異常を確実に検出することができる。
【０１３０】
実施形態によれば、制御装置３は、ＦＥＴ５００、５０１、５１０、５１１の温度に応じて端子間電圧が変化する感温ダイオード５２０〜５２３を備えている。感温ダイオード５２０〜５２３は、半導体モジュール５内に一体的に設けられている。異常検出回路５４は、感温ダイオード５２０〜５２３の端子間電圧が温度閾値に対応した電圧閾値Ｖｔｈ４以下である場合、異常であると判断する。そのため、感温ダイオード５２０〜５２３が、温度検出対象であるＦＥＴ５００、５０１、５１０、５１１の近傍に設けられることになる。従って、ＦＥＴ５００、５０１、５１０、５１１の温度を正確に検出することができる。また、ＦＥＴ５００、５０１、５１０、５１１の温度を検出する温度センサを別途設ける必要がない。そのため、部品点数を削減することができる。
【０１３１】
実施形態によれば、半導体モジュール５は、２つのスイッチング回路５０、５１を備えている。そして、２つのスイッチング回路５０、５１の異常を検出する１つの異常検出回路５４と、２つのスイッチング回路５０、５１を保護する１つの保護回路５５が、半導体モジュール５内に一体的に設けられている。そのため、スイッチング回路の数が異なるさまざまな電力変換装置に広く適用することができる。つまり、異常検出回路及び保護回路が一体的に設けられた汎用性の高い半導体モジュールを構成することができる。
【０１３２】
なお、実施形態では、半導体モジュールが２つのスイッチング回路を有し、異常検出回路及び保護回路が半導体モジュール内にそれぞれ１つ設けられている例を挙げているが、これに限られるものではない。半導体モジュールは、少なくとも１つのスイッチング回路を有し、異常検出回路及び保護回路は、少なくとも１つずつ設けられていればよい。半導体モジュールは、複数のスイッチング回路を有し、異常検出回路及び保護回路は、半導体モジュール内にそれぞれスイッチング回路の数より少ない所定数設けられていてもよい。
【０１３３】
実施形態では、バッテリＢＡＴを充電する際、半導体モジュール５〜７のＦＥＴが全てオフ状態にされ、ＦＥＴのダイオードによって３相交流を直流に変換する例を挙げているが、これに限られるものではない。半導体モジュール５〜７のＦＥＴを所定のタイミングでスイッチングさせることで３相交流を直流に変換するようにしてもよい。この場合、回転電機２に駆動力を発生させる際と同様に、ＦＥＴに関連する異常を正確に検出でき、ＦＥＴを速やかに保護することができる。
【符号の説明】
【０１３４】
１・・・制御装置一体型回転電機、２・・・回転電機、３・・・制御装置、５〜７・・・半導体モジュール、５０、５１・・・スイッチング回路、５００、５０１、５１０、５１１・・・ＦＥＴ、５２０〜５２３・・・感温ダイオード、５４・・・異常検出回路、５４０〜５４３・・・第１〜第５異常検出部、５５・・・保護回路
【図１】
0006524929.tif 000002
【図２】
0006524929.tif 000003
【図３】
0006524929.tif 000004
【図４】
0006524929.tif 000005
【図５】
0006524929.tif 000006
【図６】
0006524929.tif 000007
【図７】
0006524929.tif 000008
【図８】
0006524929.tif 000009
【図９】
0006524929.tif 000010
【図１０】
0006524929.tif 000011
【図１１】
0006524929.tif 000012
【図１２】
0006524929.tif 000013
【図１３】
0006524929.tif 000014
【図１４】
0006524929.tif 000015
【図１５】
0006524929.tif 000016