(57)【特許請求の範囲】
【請求項１】
（ａ）その主面に第１領域と、前記第１領域を囲む第２領域とを含み、第１導電型を有する第１半導体層を準備する工程、
（ｂ）前記第１領域を露出し、前記第２領域を覆うマスクを用いて、イオン照射を行い、前記第１半導体層内に欠陥領域を形成する工程、
（ｃ）前記第１領域および前記第２領域において、前記第１半導体層に複数の溝を形成する工程、
（ｄ）前記複数の溝内を前記第１導電型と反対の第２導電型を有する第２半導体層を埋め込むことにより、前記第１領域には、前記第１導電型の第１カラム領域と、前記第２導電型の第２カラム領域を交互に配置され、前記第２領域には、前記第１導電型の第３カラム領域と、前記第２導電型の第４カラム領域を交互に配置された第３半導体層を形成する工程、
（ｅ）前記第３半導体層の主面に前記第２導電型の第１半導体領域を形成する工程、
（ｆ）前記第１カラム領域の上方であって、前記第３半導体層の前記主面にゲート絶縁膜を介して形成されたゲート電極を形成する工程、
（ｇ）前記第３半導体層の前記主面であって、前記第１半導体領域内に、前記第１導電型の第２半導体領域を形成する工程、
を有し、
前記第１カラム領域の欠陥密度は、前記第３カラム領域の欠陥密度よりも大きい、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１半導体領域は、前記ゲート電極の下方に延在して、前記第１カラム領域との間にＰＮ接合を有し、
前記欠陥領域は、前記ＰＮ接合よりも深い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
さらに、前記（ｄ）工程の前に、前記溝の内壁に水素ベークを施す工程を有する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程において、プロトンまたはヘリウムをイオン照射する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１カラム領域の欠陥密度は、前記第２領域の欠陥密度よりも大きい、半導体装置の製造方法。
【請求項６】
（ａ）その第１主面に第１領域と第２領域とを有する第１導電型の第１半導体層を準備する工程、
（ｂ）前記第１半導体層の前記第１領域および前記第２領域に、前記第１導電型と反対導電型である第２導電型の第１半導体領域と、前記第１半導体領域上に位置し、前記第１半導体領域に接触する前記第２導電型の第２半導体領域を形成する工程、
（ｃ）前記第１領域を露出し、前記第２領域を覆うマスクを用いて、前記第１領域に選択的にイオン照射を行い、前記第１半導体層内に欠陥領域を形成する工程、
（ｄ）前記第１半導体層の前記第１主面上に、前記第１導電型の第２半導体層を形成する工程、
（ｅ）前記第１領域および前記第２領域において、前記第２半導体領域上に位置し、前記第２半導体領域に接触する前記第２導電型の第３半導体領域を、前記第２半導体層内に形成する工程、
（ｆ）前記第１領域において、前記第３半導体領域に接触して前記第３半導体領域上に形成され、前記第２半導体層の第２主面に達する前記第２導電型の第４半導体領域を形成する工程、
（ｇ）前記第１領域において、前記第２半導体層の前記第２主面にゲート絶縁膜を介してゲート電極を形成する工程、
（ｈ）前記ゲート電極の端部において、前記第２半導体層の前記第２主面であって、前記第４半導体領域内に、前記第１導電型の第５半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、パワー半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持しつつオン抵抗を抑制するために、スーパージャンクション構造の採用が検討されている。
【０００３】
例えば、非特許文献１は、スーパージャンクション構造を有するＭＯＳＦＥＴの内蔵ダイオードのリカバリー速度を向上する技術に向けられており、図１には、キャリアのライフタイムを制御するために、基板中に電子線を照射する技術またはＰｔをドープする技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Wataru Saito et al., “Influence of Carrier Lifetime Control Process in Superjunction MOSFET Characteristics” Proceedings of the 26th International Symposium on Semiconductor Device & IC’s, June 15-19, 2014 Waikolao, Hawai
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴを有する半導体装置について検討しているが、その性能を向上させるために、その構造や製造方法に関し、更なる改善の余地があることが判明した。
【０００６】
本願発明者が検討している半導体装置では、縦型パワーＭＯＳＦＥＴのスイッチング特性を改善するために、縦型パワーＭＯＳＦＥＴが形成された半導体ウエハの主面又は裏面から半導体ウエハの内部に電子線照射をしている。この電子線の照射量を高くすると、半導体ウエハの内部に形成される欠陥数が増加し、キャリアのライフタイムを短縮できるので、内蔵ダイオードのリカバリー速度を向上することができる。
【０００７】
ただし、電子線は半導体ウエハを貫通するため、半導体ウエハの厚さ方向および面方向における全域に、電子線による欠陥が生じる。半導体ウエハの厚さ方向または面方向において、選択的に欠陥を形成することは困難であり、縦型パワーＭＯＳＦＥＴを構成するＰＮ接合の界面にも欠陥が存在していることとなる。
【０００８】
本願発明者の検討によれば、内蔵ダイオードのリカバリー速度を向上するために、電子線照射量を増加させると、例えば、縦型パワーＭＯＳＦＥＴのソース・ドレイン間のリーク電流が増加することが判明した。つまり、内蔵ダイオードのリカバリー速度向上により、縦型パワーＭＯＳＦＥＴのスイッチング速度を向上させても、縦型パワーＭＯＳＦＥＴのオフ時のリーク電流増加により、全体として消費電力を低減できないことが判明した。
【０００９】
つまり、半導体装置において、より一層の低消費電力化が望まれている。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願の一実施の形態によれば、半導体装置は、縦型パワーＭＯＳが形成されたセル領域とセル領域を囲む中間領域を有し、セル領域および中間領域のそれぞれには、複数のｐ型カラム領域と複数のｎ型カラム領域が交互に形成されている。そして、セル領域に配置されたｎ型カラム領域には欠陥領域が形成されており、中間領域に配置されたｎ型カラム領域には欠陥領域が配置されておらず、セル領域に配置されたｎ型カラム領域の欠陥密度は、中間領域に配置されたｎ型カラム領域の欠陥密度よりも大である。
【発明の効果】
【００１２】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の低消費電力化を実現させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を模式的に示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置のｐ型カラム領域の構成を示す平面図である。
【図４】図２に示す半導体装置の要部を拡大した断面図である。
【図５】（ａ）は図４のＸ１−Ｘ１線に沿う断面におけるイオン照射量を示す図面、（ｂ）は図４のＸ１−Ｘ１線に沿う断面における抵抗率を示す図面、（ｃ）は図４のＸ１−Ｘ１線に沿う断面におけるホールライフタイムを示す図面である。
【図６】（ａ）は図４のＸ２−Ｘ２線に沿う断面におけるイオン照射量を示す図面、（ｂ）は図４のＸ２−Ｘ２線に沿う断面における抵抗率を示す図面、（ｃ）は図４のＸ２−Ｘ２線に沿う断面におけるホールライフタイムを示す図面である。
【図７】（ａ）は図４のＺ１−Ｚ１線に沿う断面におけるイオン照射量を示す図面、（ｂ）は図４のＺ１−Ｚ１線に沿う断面における抵抗率を示す図面、（ｃ）は図４のＺ１−Ｚ１線に沿う断面におけるホールライフタイムを示す図面である。
【図８】（ａ）は図４のＺ２−Ｚ２線に沿う断面におけるイオン照射量を示す図面、（ｂ）は図４のＺ２−Ｚ２線に沿う断面における抵抗率を示す図面、（ｃ）は図４のＺ２−Ｚ２線に沿う断面におけるホールライフタイムを示す図面である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の構成を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の構成を示す断面図である。
【図３３】実施の形態４のモータ駆動回路を示す図面である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す断面は、例えば、図１のＡ−Ａ部と対応する。図３は、本実施の形態の半導体装置のｐ型カラム領域の構成を示す平面図である。図４は、図２に示す半導体装置の要部を拡大した断面図である。図５(ａ)、図５（ｂ）、および、図５（ｃ）は、それぞれ、図４のＸ１−Ｘ１線に沿う断面におけるイオン照射量、抵抗率、および、ホールライフタイムを示す図面である。図６(ａ)、図６（ｂ）、および、図６（ｃ）は、それぞれ、図４のＸ２−Ｘ２線に沿う断面におけるイオン照射量、抵抗率、および、ホールライフタイムを示す図面である。図７(ａ)、図７（ｂ）、および、図７（ｃ）は、それぞれ、図４のＺ１−Ｚ１線に沿う断面におけるイオン照射量、抵抗率、および、ホールライフタイムを示す図面である。図８(ａ)、図８（ｂ）、および、図８（ｃ）は、それぞれ、図４のＺ２−Ｚ２線に沿う断面におけるイオン照射量、抵抗率、および、ホールライフタイムを示す図面である。本実施の形態の半導体装置（半導体素子）は、縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ばれることもある。
【００２０】
図１に示すように、本実施の形態の半導体装置（半導体チップ）の上面からの平面視における形状は、矩形状である。そして、本実施の形態の半導体装置は、セル領域ＣＲと、中間領域（ターミネーション部、終端部ともいう）ＴＲと、周辺領域ＰＥＲとを有している。セル領域ＣＲは、略矩形の半導体装置の中央部に配置され、中間領域ＴＲは、セル領域ＣＲの外側を囲むように配置され、周辺領域ＰＥＲは、中間領域ＴＲを囲むように配置されている。以下、図２を参照しながら、各領域における半導体装置の構成を説明する。
【００２１】
（１）セル領域ＣＲの構造
図２に示すように、セル領域ＣＲには、パワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴは、半導体基板１Ｓ（図２においては、ｎ型半導体領域ＬＲに対応する）上のエピタキシャル層ＥＰＳの主表面に形成されている。エピタキシャル層ＥＰＳは、複数のｐ型カラム領域（ｐ型ピラー、ピラーともいう）ＰＣ１と複数のｎ型カラム領域（ｎ型ピラー、ピラーともいう）ＮＣ１とから成る。ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とはＸ方向に交互に配置されている。このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造を、スーパージャンクション（Superjunction）構造と言う。図３に示すように、ｐ型カラム領域ＰＣ１の上面からの平面視における形状は、ライン状（Ｙ方向に長辺を有する矩形状）である。
【００２２】
例えば、ここでは、ｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）と、ｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）とがそれぞれ同じになるように設計されている。
【００２３】
ｎ型カラム領域ＮＣ１は、例えば柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域ＮＣ１のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。ｎ型カラム領域ＮＣ１は、２つのｐ型カラム領域ＰＣ１で挟まれている。複数のｎ型カラム領域ＮＣ１は、それぞれｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２４】
ｐ型カラム領域ＰＣ１は、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。ｐ型カラム領域ＰＣ１のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｐ型カラム領域ＰＣ１は、２つのｎ型カラム領域ＮＣ１で挟まれている。複数のｐ型カラム領域ＰＣ１は、それぞれｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２５】
このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）の主表面にパワーＭＯＳＦＥＴが形成されている。
【００２６】
パワーＭＯＳＦＥＴは、ｎ型カラム領域ＮＣ１上にゲート絶縁膜ＧＯＸを介して配置されたゲート電極ＧＥを有する。ゲート絶縁膜ＧＯＸとしては、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＯＸとしては、酸化シリコン膜以外に、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜などを用いてもよい。また、ゲート電極ＧＥとしては、例えば、多結晶シリコン膜を用いることができる。
【００２７】
ゲート電極ＧＥの両側のｐ型カラム領域ＰＣ１の上部にはソース領域ＳＲが配置されている。このソース領域ＳＲを内包するようにチャネル領域ＣＨが配置されている。チャネル領域ＣＨは、ゲート絶縁膜ＧＯＸを介して、ゲート電極ＧＥの下部に延在しており、ゲート電極ＧＥとチャネル領域ＣＨの重なった領域が、パワーＭＯＳＦＥＴの実行的なチャネル領域ＣＨ（チャネル形成領域）である。チャネル領域ＣＨは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。前述したように、ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
【００２８】
パワーＭＯＳＦＥＴのゲート電極ＧＥに電位が印加された場合には、チャネル領域ＣＨに形成された反転層を介して、ソース領域ＳＲからドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））に、キャリア（電子）が流れる。言い換えれば、チャネル領域ＣＨに形成された反転層を介して、ドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））からソース領域ＳＲに、電流が流れる。
【００２９】
Ｙ方向に延在するゲート電極ＧＥ、その下方のｎ型カラム領域ＮＣ１、およびその両側のソース領域ＳＲを単位セルとし、これらが繰り返し配置されている。複数の単位セルが、並列に接続され、１つのパワーＭＯＳＦＥＴが形成されている。
【００３０】
また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰＳの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばボロン（Ｂ）などのｐ型不純物が導入されたｐ型半導体領域である。このボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００３１】
ゲート電極ＧＥの上面および両側の側壁は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲ上の層間絶縁膜ＩＬは除去されコンタクトホールが形成されている。このコンタクトホールおよび層間絶縁膜ＩＬ上には、ソース電極ＳＥが配置されている。ソース電極ＳＥとしては、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００３２】
これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。このボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨに、ソース電極ＳＥの電位が印加される。ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続されることになる。
【００３３】
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつｎ型カラム領域ＮＣ１をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないことを意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
【００３４】
ソース電極ＳＥ上には、ソース電極ＳＥを部分的に覆うように、表面保護膜ＰＡＳが配置されている。表面保護膜ＰＡＳとしては、例えば、酸化シリコン膜を用いることができる。ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、半導体基板１Ｓの裏面（エピタキシャル層ＥＰＳが形成された主面と反対側の面）には、金属膜からなるドレイン電極ＤＥが配置されている。
【００３５】
なお、セル領域ＣＲは、ソース電極ＳＥが接続されたソース領域ＳＲの下部に位置するｐ型カラム領域ＰＣ１までである。
【００３６】
（２）中間領域ＴＲの構造
図２に示すように、中間領域ＴＲには、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲおよびソース引き出し電極ＳＰＥが形成されている。
【００３７】
ゲート引き出し部ＧＰＵおよびゲート引き出し電極ＧＰＥは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。ソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＳの上部に配置されている。
【００３８】
この中間領域ＴＲにおいても、ｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置されている。別の言い方をすれば、図３に示すように、ライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２とが交互に配置された矩形領域のうち、中央部のセル領域ＣＲの外周領域が中間領域ＴＲとなる。このため、中間領域ＴＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、ライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、セル領域ＣＲから延在するライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２のそれぞれの端部が交互に配置されることとなる。
【００３９】
このように、中間領域ＴＲにおけるｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）は、セル領域ＣＲにおけるｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）と同様の構成である。
【００４０】
ゲート引き出し部ＧＰＵは、エピタキシャル層ＥＰＳにゲート絶縁膜ＧＯＸを介して配置されている。このゲート引き出し部ＧＰＵの下方にも、チャネル領域ＣＨが配置されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。また、ゲート引き出し部ＧＰＵとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。
【００４１】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ゲート引き出し電極ＧＰＥが配置されている。ゲート引き出し電極ＧＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４２】
ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
【００４３】
エピタキシャル層ＥＰＳの上部には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されている。このチャネル領域ＣＨに内包されるようにソース引き出し領域ＳＰＲが配置されている。ソース引き出し領域ＳＰＲは、例えばボロン（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。また、セル領域ＣＲから延在するチャネル領域ＣＨには複数のｎ型カラム領域ＮＣ２および複数のｐ型カラム領域ＰＣ２が接触している。つまり、中間領域ＴＲに延在するｐ型のチャネル領域ＣＨは、ｎ型カラム領域ＮＣ２との間でＰＮ接合を形成している。セル領域ＣＲから延在するチャネル領域ＣＨは、ボディコンタクト領域ＢＣを介してソース電極ＳＥに接続されており、ｐ型のソース引出し領域ＳＰＲを介してソース引出し電極ＳＰＥに接続されている。なお、ソース引き出し電極ＳＰＥは、ソース電極ＳＥと接続されており、ソース引き出し電極ＳＰＥにも、ソース電極ＳＥに印加される電圧と等しい電圧が印加される。
【００４４】
上記チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰＳの上面上に層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。
【００４５】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ソース引き出し電極ＳＰＥが配置されている。ソース引き出し電極ＳＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４６】
中間領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
【００４７】
（３）周辺領域ＰＥＲの構造
図２に示すように、周辺領域ＰＥＲには、フィールドプレート電極（電極、ダミー電極とも言う）ＦＦＰが形成されている。
【００４８】
フィールドプレート電極ＦＦＰは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。
【００４９】
この周辺領域ＰＥＲにおいても、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とが周期的に配置されている。図３に示すように、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とが交互に配置された矩形領域（セル領域ＣＲおよび中間領域ＴＲ）の外周領域が周辺領域ＰＥＲとなる。そして、周辺領域ＰＥＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。
【００５０】
また、この周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と（エピタキシャル層ＥＰＳ）は、セル領域ＣＲや中間領域ＴＲのｐ型カラム領域ＰＣ１、ＰＣ２やｎ型カラム領域ＮＣ１、ＮＣ２の幅と同じになるように設計されている。
【００５１】
このような、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と（エピタキシャル層ＥＰＳ）の上に、フィールドプレート電極ＦＦＰが形成されている（図２）。フィールドプレート電極ＦＦＰとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。フィールドプレート電極ＦＦＰ上は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬ上には、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されている。このように、フィールドプレート電極ＦＦＰを設けることにより、エピタキシャル層ＥＰＳ表面の電界集中を緩和し、耐圧を向上させることができる。
【００５２】
フィールドプレート電極ＦＦＰは、例えば、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３の境界の上方に配置され、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と同様に、ライン状に配置される。
【００５３】
上述したようなｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００５４】
ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置した場合には、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）との境界領域、即ち、縦方向（Ｚ方向）に延びるｐｎ接合から、横方向に空乏層が延びる。このため、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、オン抵抗の低減のため、電流通路となるｎ型カラム領域ＮＣ１の不純物濃度を高くしても、縦方向（Ｚ方向）に延びるｐｎ接合から横方向に空乏層が広がるため、耐圧を確保することができる。
【００５５】
このように、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造を採用することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００５６】
また、セル領域ＣＲだけでなく、中間領域ＴＲおよび周辺領域ＰＥＲにおいても、ｐ型カラム領域（ＰＣ２、ＰＣ３）とｎ型カラム領域（ＮＣ２、ＮＣ３）とを周期的に配置することで、セル領域ＣＲを囲むように空乏層が広がるため、さらに、耐圧を向上させることができる。
【００５７】
（４）欠陥領域ＤＦ
図４に示すように、セル領域ＣＲのｎ型カラム領域ＮＣ１には、イオン照射により、選択的に欠陥領域ＤＦが形成されている。つまり、欠陥領域ＤＦは、イオン照射領域に対応している。欠陥領域ＤＦは、セル領域ＣＲのｐ型カラム領域ＰＣ１には形成されていない。また、中間領域ＴＲおよび周辺領域ＰＥＲにおいては、ｐ型カラム領域（ＰＣ２、ＰＣ３）およびｎ型カラム領域（ＮＣ２、ＮＣ３）のどちらにも欠陥領域ＤＦは形成されていない。ただし、セル領域ＣＲの端部に位置するｐ型カラム領域ＰＣ１に隣接するｎ型カラム領域ＮＣ２には欠陥領域ＤＦが形成される場合もある。その場合、中間領域ＴＲにおいて、欠陥領域ＤＦを有するｎ型カラム領域ＮＣ２よりも周辺領域ＰＥＲ側に位置するｎ型カラム領域ＮＣ２には欠陥領域ＤＦが形成されていないことが肝要である。言い換えると、欠陥領域ＤＦを有するｎ型カラム領域ＮＣ２よりも周辺領域ＰＥＲ側には欠陥領域ＤＦを有さない複数のｎ型カラム領域ＮＣ２が存在する。
【００５８】
図４のＸ１−Ｘ１線は、Ｚ方向におけるｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ１の中央部であり、Ｘ２−Ｘ２線は、Ｚ方向におけるｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ１の上部であり、チャネル領域ＣＨよりも深い位置である。つまり、チャネル領域ＣＨとｎ型カラム領域ＮＣ１とのＰＮ接合には、欠陥領域ＤＦは形成されていない。
【００５９】
図５（ａ）に示すように、イオン照射量は、ｎ型カラム領域ＮＣ１で高く、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２で、それよりも低い。本実施の形態では、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２のイオン照射量はゼロである。また、ｎ型カラム領域ＮＣ１において、ｐ型カラム領域ＰＣ１に近接する部分のイオン照射量は、ｎ型カラム領域ＮＣ１の中央部（Ｘ方向）のイオン照射量よりも低い。ここで、イオン照射量とは、ｎ型カラム領域ＮＣ１に残留するイオン濃度を意味している。
【００６０】
イオン照射量は、欠陥密度に相当するので、図５（ｂ）に示すように、ｎ型カラム領域ＮＣ１の抵抗率は、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２の抵抗率よりも高い。そして、図５（ｃ）に示すように、ｎ型カラム領域ＮＣ１におけるホールライフタイムは、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２のホールライフタイムよりも低い。また、ｎ型カラム領域ＮＣ１とｐ型カラム領域ＰＣ１の界面では、イオン照射量は低く、欠陥密度は少なく、抵抗率は低く、ホールライフタイムは高い。
【００６１】
図６（ａ）に示すように、Ｘ２−Ｘ２線に沿うｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ１の断面では、イオン照射量はゼロであり、図６（ｂ）に示すように、ｎ型カラム領域ＮＣ１、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２の抵抗率は等しい。また、図６（ｃ）に示すように、ｎ型カラム領域ＮＣ１、ｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ２のホールライフタイムは等しい。
【００６２】
図７（ａ）に示すように、深さ方向におけるイオン照射量は、ｎ型カラム領域ＮＣ１の中央部で高く、チャネル領域ＣＨ側およびｎ型半導体領域ＬＲ側では低い（ゼロ）である。つまり、ｎ型カラム領域ＮＣ１とチャネル領域ＣＨとの界面、および、ｎ型カラム領域ＮＣ１とｎ型半導体領域ＬＲとの界面にはイオン照射がされていない。つまり、欠陥領域ＤＦは、ｎ型カラム領域ＮＣ１に形成されており、ｎ型カラム領域ＮＣ１とチャネル領域ＣＨとの界面、および、ｎ型カラム領域ＮＣ１とｎ型半導体領域ＬＲとの界面には形成されていない。
【００６３】
図７（ｂ）に示すように、抵抗率は、ｎ型カラム領域ＮＣ１で高く、ｎ型カラム領域ＮＣ１とチャネル領域ＣＨとの界面、および、ｎ型カラム領域ＮＣ１とｎ型半導体領域ＬＲとの界面で、それよりも低い。また、図７（ｃ）に示すように、ホールライフタイムは、ｎ型カラム領域ＮＣ１で低く、ｎ型カラム領域ＮＣ１とチャネル領域ＣＨとの界面、および、ｎ型カラム領域ＮＣ１とｎ型半導体領域ＬＲとの界面で、それよりも高い。
【００６４】
図８に示すように、ｎ型カラム領域ＮＣ２のイオン照射量は、はゼロであり、図８（ｂ）に示すように、ｎ型カラム領域ＮＣ２、チャネル領域ＣＨおよびｎ型半導体領域ＮＲの抵抗率は等しい。また、図６（ｃ）に示すように、ｎ型カラム領域ＮＣ２、チャネル領域ＣＨおよびｎ型半導体領域ＮＲのホールライフタイムは等しい。
【００６５】
本実施の形態によれば、以下の特徴が得られる。
【００６６】
ｎ型カラム領域ＮＣ１に形成された欠陥領域ＤＦにより、内蔵ダイオードのリカバリー時間を短縮できる。内蔵ダイオードは、例えば、ｐ型のチャネル領域ＣＨまたはｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１との間に形成されているＰＮ接合である。ｎ型カラム領域ＮＣ１に欠陥領域ＤＦを設けたことで、内蔵ダイオードがオン状態からオフ状態へ移行する際に、ｐ型のチャネル領域ＣＨまたはｐ型カラム領域ＰＣ１からｎ型カラム領域ＮＣ１へ注入されていたホールを短時間で消滅させることができる。したがって、内蔵ダイオードのリカバリー特性の向上、および、縦型パワーＭＯＳＦＥＴのスイッチング特性の向上につながる。
【００６７】
欠陥領域ＤＦは、ｎ型カラム領域ＮＣ１の内部側に形成されており、ｎ型カラム領域ＮＣ１とｐ型カラム領域ＰＣ１との界面には形成されていないので、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減できる。また、欠陥領域ＤＦは、ｎ型カラム領域ＮＣ１において、チャネル領域ＣＨよりも深い位置に形成されており、ｎ型カラム領域ＮＣ１とチャネル領域ＣＨとの界面にも形成されていないので、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減できる。
【００６８】
欠陥領域ＤＦは、セル領域ＣＲの全てのｎ型カラム領域ＮＣ１に形成されており、中間領域ＴＲおよび周辺領域ＰＥＲのｎ型カラム領域ＮＣ２およびＮＣ３、ならびに、ｐ型カラム領域ＰＣ２およびＰＣ３には欠陥領域が形成されていないので、内蔵ダイオードのリカバリー特性を向上させながら、縦型パワーＭＯＳＦＥＴの耐圧を向上することができる。また、中間領域ＴＲに形成された内蔵ダイオード（ＰＮ接合）のリーク電流を低減することにより、低消費電力を実現出来る。つまり、セル領域ＣＲのｎ型カラム領域ＮＣ１の欠陥密度（すなわち、イオン照射量）は、中間領域ＴＲのｎ型カラム領域ＮＣ２または周辺領域ＰＥＲのｎ型カラム領域ＮＣ３の欠陥密度（すなわち、イオン照射量）よりも高い。
【００６９】
また、中間領域ＴＲに欠陥領域ＤＦが形成されている場合にも、中間領域ＴＲの周辺領域ＰＥＲ側に、欠陥領域ＤＦを有さないｎ型カラム領域ＮＣ２およびｐ型カラム領域ＰＣ２を有するため、縦型パワーＭＯＳＦＥＴの耐圧を向上することができる。
【００７０】
欠陥領域ＤＦは、ｎ型カラム領域ＮＣ１の深い位置に選択的に形成され、表面部分には形成されていないため、ゲート絶縁膜ＧＯＸまたはゲート電極ＧＥの直下に、不要な準位が出来ず、リーク電流を低減することができる。
【００７１】
［製法説明］
次に、図９〜図２６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図９〜図２６は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置は、いわゆる「トレンチフィル法」と呼ばれる方法を用いて製造される。
【００７２】
まず、図９に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＥＰＩを形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩのｎ型不純物濃度は、例えば３．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩの厚さは、例えば４０μｍ〜６０μｍ程度である。
【００７３】
次に、図１０に示すように、イオン照射工程を実施する。先ず、中間領域ＴＲおよび周辺領域ＰＥＲを覆い、セル領域ＣＲを開口する遮蔽マスクＭを用いて、セル領域ＣＲに選択的にイオン照射を行い、エピタキシャル層ＥＰＩに欠陥領域ＤＦを形成する。イオン種類は、プロトン（１Ｈ＋）またはヘリウム（３Ｈｅ２＋、４Ｈｅ２＋）を１０ＭｅＶの注入エネルギーで注入する。なお、その照射量は１０１７〜１０１８ｃｍ−２とする。その後、非晶質回復アニールを３５０〜４００℃で実施する。なお、本実施の形態では、イオン照射工程の後に、後述するｐ型カラム領域ＰＣ１、ＰＣ２、およびＰＣ３形成用のエピタキシャル成長およびゲート絶縁膜ＧＯＸの形成工程を実施するため、照射量を増加させることができる。つまり、欠陥数を増加させることができ、内蔵ダイオードのリカバリー特性を向上できる。
【００７４】
ここで、遮蔽マスクＭとして、数百μｍ厚のアルミニウム薄を用いる。遮蔽マスクＭの加工精度、位置合せ精度を、例えば、１０μｍ程度とすると、セル領域ＣＲの全域に欠陥領域ＤＦを形成する為に、遮蔽マスクＭは、セル領域ＣＲ側に位置する中間領域ＴＲの一部を露出させても良い。その場合、周辺領域ＰＥＲ側に位置する中間領域ＴＲの大半の領域は遮蔽マスクＭで覆っておき、欠陥領域ＤＦを形成しないことが肝要である。
【００７５】
次に、図１１に示すように、エピタキシャル層ＥＰＩ上にフォトレジスト膜ＰＲを形成し、露光、現像する。フォトレジスト膜ＰＲは、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の形成領域を覆い、ｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）の形成領域を露出するパターンを有する。なお、セル領域ＣＲ（中間領域ＴＲを含む）と周辺領域ＰＥＲの露光（レチクルの転写）は、一度に行ってもよいが、領域毎に個別に行ってもよい。
【００７６】
次に、フォトレジスト膜ＰＲをマスクとしてエピタキシャル層ＥＰＩをエッチングする。これにより、ｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）の形成領域のエピタキシャル層ＥＰＩが除去され、溝（トレンチともいう、ＤＴ１、ＤＴ２、ＤＴ３）が形成される。エピタキシャル層ＥＰＩとフォトレジスト膜ＰＲとの間にハードマスク（例えば、酸化シリコン膜または窒化シリコン膜等）を介在させて、フォトレジスト膜ＰＲのパターンをハードマスクに転写した後に、ハードマスクをエッチングマスクとして、エピタキシャル層ＥＰＩのエッチングを実施しても良い。次に、図１２に示すように、フォトレジスト膜ＰＲをアッシングなどにより除去する。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。
【００７７】
ここで、図１２および図１３に示すように、セル領域ＣＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ１と、中間領域ＴＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ２と、周辺領域ＰＥＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ３とする。溝ＤＴ１および溝ＤＴ２は、Ｙ方向に延在するライン状であり、溝ＤＴ３は、Ｙ方向またはＸ方向に延在するライン状である（図１３）。
【００７８】
例えば、溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の幅（Ｘ方向またはＹ方向の寸法）および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。そして、これらの溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の間に残存するエピタキシャル層ＥＰＩが、ライン状のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３となる。例えば、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の幅（Ｘ方向の寸法）は、２〜５μｍ程度である。また、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の深さ（Ｚ方向の寸法）は、４０〜６０μｍ程度である。
【００７９】
次に、図１４に示すように、埋め込みエピタキシャル成長法により、溝ＤＴ１、ＤＴ２、ＤＴ３の内部およびエピタキシャル層ＥＰＩ上に、ｐ型のエピタキシャル層ＥＰを形成する。即ち、ｐ型不純物を導入しながら１０００℃、３０分程度の条件でエピタキシャル層を形成する。エピタキシャル成長には、トリクロロシラン系ガスを用いると、イオン照射により形成した欠陥が無くなり難いので好適である。この際、溝ＤＴ１、ＤＴ２、ＤＴ３の底面、側壁（側面）からエピタキシャル層ＥＰが成長し、溝ＤＴ１、ＤＴ２、ＤＴ３の内部が埋め込まれる。また、溝間に位置するエピタキシャル層ＥＰＩ上や、溝ＤＴ１、ＤＴ２、ＤＴ３が埋め込まれた後の上部にもエピタキシャル層ＥＰが成長する。ｐ型のエピタキシャル層ＥＰのｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
【００８０】
なお、埋め込みエピタキシャル成長に先立って、溝ＤＴ１、ＤＴ２、ＤＴ３の側壁に、例えば、水素ベークを施し、溝ＤＴ１、ＤＴ２、ＤＴ３の側壁表面の欠陥密度を低減させることが肝要である。水素ベークは、例えば、水素流量が５リットル／分、１０００℃、１０分の条件で実施する。
【００８１】
次に、図１５に示すように、溝ＤＴ１、ＤＴ２、ＤＴ３上部のエピタキシャル層ＥＰを、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、溝ＤＴ１、ＤＴ２、ＤＴ３の内部にエピタキシャル層ＥＰを埋め込む。これにより、ライン状のｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３が形成される。また、別の言い方をすれば、複数のｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３と、複数のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３とから成るエピタキシャル層ＥＰＳが形成される。このように、エピタキシャル成長の前に、溝ＤＴ１、ＤＴ２、ＤＴ３の側壁表面の欠陥密度を除去する工程を実施することで、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３とｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３との界面の欠陥密度を低減でき、界面のリーク電流を低減できる。
【００８２】
以上の工程により、セル領域ＣＲおよび中間領域ＴＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ１とＹ方向に延在するライン状のｎ型カラム領域ＮＣ１とがＸ方向に交互に周期的に配置された構造体が形成される。また、周辺領域ＰＥＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ１とＹ方向に延在するライン状のｎ型カラム領域ＮＣ１とがＸ方向に交互に周期的に配置された構造体が形成され、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とＸ方向に延在するライン状のｎ型カラム領域ＮＣ３とがＹ方向に交互に周期的に配置された構造体が形成される（図１６）。
【００８３】
次に、エピタキシャル層ＥＰＳの主表面に、パワーＭＯＳＦＥＴ、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲ、ソース引き出し電極ＳＰＥおよびフィールドプレート電極ＦＦＰなどを形成する。
【００８４】
例えば、図１７に示すように、チャネル領域ＣＨを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、チャネル領域ＣＨの形成領域に開口部を有するマスク膜を形成する。次に、このマスク膜をマスクとして、不純物イオンを注入することにより、チャネル領域ＣＨを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、チャネル領域ＣＨとなるｐ型半導体領域を形成することができる。
【００８５】
次に、上記マスク膜を除去し、エピタキシャル層ＥＰＳ上にゲート絶縁膜ＧＯＸを形成し、さらに、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。例えば、エピタキシャル層ＥＰＳの表面を熱酸化することにより、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を形成する。次に、酸化シリコン膜上に、ＣＶＤ法などを用いて、多結晶シリコン膜を堆積する。ゲート絶縁膜ＧＯＸとしては、上記酸化シリコン膜に変えて、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。また、ＣＶＤ法などによりゲート絶縁膜ＧＯＸを形成してもよい。
【００８６】
次に、図１８に示すように、ｎ型カラム領域ＮＣ１上に、ゲート電極ＧＥを形成する。また、中間領域ＴＲに、ゲート引き出し部ＧＰＵを形成する。また、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とのＰＮ接合上に、フィールドプレート電極ＦＦＰを形成する。例えば、導体膜ＰＦ１上に、ゲート電極ＧＥの形成領域、ゲート引き出し部ＧＰＵの形成領域およびフィールドプレート電極ＦＦＰの形成領域を覆うフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、導体膜ＰＦ１をエッチングする。これにより、ゲート電極ＧＥおよびフィールドプレート電極ＦＦＰを形成する。例えば、図１９に示すように、ゲート電極ＧＥは、ｐ型カラム領域ＰＣ１と同様にライン状に形成され、ゲート引き出し部ＧＰＵは、額縁状（リング状）であり、Ｙ方向に延在する複数のゲート電極ＧＥをその両端で設蔵している。つまり、複数のゲート電極ＧＥと電気的に接続されている。また、フィールドプレート電極ＦＦＰは、ｐ型カラム領域ＰＣ３と同様にライン状に形成される。
【００８７】
次に、図２０に示すように、ソース領域ＳＲおよびソース引き出し領域ＳＰＲを形成する。例えば、周辺領域ＰＥＲおよび中間領域ＴＲのソース引き出し領域ＳＰＲの形成領域以外の領域をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜およびセル領域ＣＲのゲート電極ＧＥをマスクとして、ｎ型不純物イオンを注入する。例えば、不純物イオンとして、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物イオンを注入する。これにより、セル領域ＣＲのゲート電極ＧＥ間にソース領域ＳＲとなるｎ型半導体領域を形成することができる。ソース領域ＳＲは、隣り合うゲート電極ＧＥ間のエピタキシャル層ＥＰＳの主面に形成されており、その一部はゲート電極ＧＥと重なってもよい。また、中間領域ＴＲにソース引き出し領域ＳＰＲとなるｎ型半導体領域を形成することができる。セル領域ＣＲに形成された複数のソース領域ＳＲは、中間領域ＴＲに形成されたソース引き出し領域ＳＰＲと電気的に接続されている。
【００８８】
次に、ゲート電極ＧＥ、ゲート引き出し部ＧＰＵおよびフィールドプレート電極ＦＦＰを覆う層間絶縁膜ＩＬを形成する。例えば、ゲート電極ＧＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。次に、層間絶縁膜ＩＬ上に、ボディコンタクト領域ＢＣの形成領域、ゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲ上に開口部を有するフォトレジスト膜（図示せず）を形成する。次に、このフォトレジスト膜をマスクとして、セル領域ＣＲの隣り合うゲート電極ＧＥ間に位置するソース領域ＳＲ上の層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。この際、開口部の底部がエピタキシャル層ＥＰＳの表面より低くなるようにオーバーエッチングを行う。これにより、開口部の底部の側壁からソース領域ＳＲが露出する。また、中間領域ＴＲのゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲの層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。
【００８９】
次に、中間領域ＴＲおよび周辺領域ＰＥＲを覆うフォトレジスト膜を形成し、このフォトレジスト膜および層間絶縁膜ＩＬをマスクとして不純物イオンを注入することによりボディコンタクト領域ＢＣを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、ボディコンタクト領域ＢＣとなるｐ型半導体領域を形成することができる。ボディコンタクト領域ＢＣは、ソース領域ＳＲの中央部に位置し、その底部はチャネル領域ＣＨに達している。そして、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高い。
【００９０】
次に、図２１および図２２に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。例えば、ボディコンタクト領域ＢＣ、ゲート引き出し部ＧＰＵおよびソース引き出し領域ＳＰＲ上を含む層間絶縁膜ＩＬ上に金属膜を形成する。例えば、チタンタングステン膜とその上部のアルミニウム膜との積層膜をスパッタリング法などにより形成する。次に、金属膜をパターニングすることにより、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。セル領域ＣＲのソース電極ＳＥは、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続される。中間領域ＴＲのゲート引き出し電極ＧＰＥは、ゲート引き出し部ＧＰＵと電気的に接続される。また、中間領域ＴＲのソース引き出し電極ＳＰＥは、ソース引き出し領域ＳＰＲと電気的に接続される。
【００９１】
次に、図２３に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。
【００９２】
次に、図２４に示すように、半導体基板１Ｓの主面と反対側（溝の底部側）である裏面を上面とし、半導体基板１Ｓの裏面を研削する。例えば、半導体基板１Ｓとエピタキシャル層ＥＰＳとの厚さの和が、５０〜６０μｍ程度となるように半導体基板１Ｓの裏面を研削し、半導体基板１Ｓを薄膜化する。この研削により、半導体基板１Ｓの裏面と溝（ＤＴ１、ＤＴ２、ＤＴ３）の底面との距離が、例えば、３〜５μｍ程度となる。
【００９３】
次に、図２５に示すように、半導体基板１Ｓの裏面の全面に、ｎ型不純物イオンを注入することにより、ｎ型半導体領域（低抵抗領域）ＬＲを形成する。このように、ｎ型半導体領域ＬＲを形成することにより、後述するドレ1イン電極ＤＥとｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）との接続抵抗を低減することができる。このｎ型半導体領域（低抵抗領域）ＬＲは、半導体基板１Ｓの裏面から、溝（ＤＴ１、ＤＴ２、ＤＴ３）の底部まで延在し、そのｎ型不純物濃度は、例えば、１．０×１０１６／ｃｍ３程度であり、その厚さは、例えば、１〜２μｍ程度である。
【００９４】
次に、図２６に示すように、半導体基板１Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、半導体基板１Ｓの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。
【００９５】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９６】
本実施の形態のように、トレンチフィル法を用いて、ｐ型カラム領域（ＰＣ１、ＰＣ２、ＰＣ３）およびｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）を形成した場合には、「マルチエピタキシャル法」と比較し、ｐ型カラム領域とｎ型カラム領域との間隔をより狭くすることができる。これにより、オン抵抗を低減し、耐圧を向上させることができる。また、「トレンチフィル法」によれば、「マルチエピタキシャル法」よりスループットの点でも有利である。
【００９７】
本実施の形態によれば、以下の特徴が得られる。
【００９８】
プロトンまたはヘリウム等のイオン照射により欠陥領域ＤＦを形成することで、半導体基板１Ｓまたはエピタキシャル層ＥＰＳの深さ方向および面方向に選択的に欠陥領域ＤＦを形成することができる。
【００９９】
欠陥領域ＤＦをチャネル領域ＣＨよりも深い位置に選択的に形成することで、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減できる。
【０１００】
セル領域ＣＲを露出し、中間領域ＴＲおよび周辺領域ＰＥＲを覆う遮蔽マスクＭを用いて欠陥領域ＤＦをセル領域ＣＲに選択的に形成することにより、縦型パワーＭＯＳの耐圧を向上することができる。
【０１０１】
縦型パワーＭＯＳのゲート絶縁膜、ゲート電極の形成前に、イオン照射工程を実施するため、ゲート電極のチャージアップによるゲート絶縁膜の破壊またはリーク増加を防止することができる。
【０１０２】
イオン照射を実施した後に、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３形成用のエピタキシャル層ＥＰ形成工程またはゲート絶縁膜ＧＯＸ形成工程等の熱処理工程が、イオン照射による非晶質回復アニールになるため、イオン照射量を増加させることができる。つまり、欠陥領域ＤＦの欠陥密度を増加することができ、内蔵ダイオードのリカバリー特性を向上できる。
【０１０３】
イオン照射の後に、半導体基板１Ｓまたはエピタキシャル層ＥＰＩに溝ＤＴ１、ＤＴ２、ＤＴ３を形成し、その後に、溝ＤＴ１、ＤＴ２、ＤＴ３内にエピタキシャル層ＥＰＳを形成してｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３を形成する為、欠陥領域ＤＦを有さないｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３を形成できる。つまり、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３とｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３と境界に欠陥領域ＤＦが無い（少ない）界面を形成することができる。また、エピタキシャル層ＥＰＳの形成前に、溝ＤＴ１、ＤＴ２、ＤＴ３の側面に欠陥密度を低減する処理を施すことにより、欠陥領域ＤＦを有しないＰＮ接合を形成することができる。したがって、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減できる。
【０１０４】
（実施の形態２）
本実施の形態は、実施の形態１において、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３およびｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３をマルチエピタキシャル法で形成した例である。なお、実施の形態１等と同様の部位には同一または関連する符号を付し、その繰り返しの説明は省略する。
【０１０５】
本実施の形態では、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３が、エピタキシャル層ＥＰＳの深さ方向に積層された複数のｐ型半導体領域ＰＳＲで構成されている。また、欠陥領域ＤＦは、セル領域ＣＲのｐ型カラム領域ＰＣ１およびｎ型カラム領域ＮＣ１に形成されている。
【０１０６】
図２７は、本実施の形態の半導体装置の構成を示す断面図であり、図２８〜図３１は、本実施の形態の製造工程を示す断面図である。
【０１０７】
図２７に示すように、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３は、エピタキシャル層ＥＰＳの深さ方向（Ｚ方向）に積層された複数のｐ型半導体領域ＰＳＲで構成されている。複数のｐ型半導体領域ＰＳＲは、ｎ型半導体領域ＬＲからチャネル領域ＣＨにわたって連続的に形成されており、Ｚ方向に隣り合うｐ型半導体領域ＰＳＲは、互いに重なる部分を有している。
【０１０８】
欠陥領域ＤＦは、セル領域ＣＲ形成されているが、中間領域ＴＲおよび周辺領域ＰＥＲには形成されていない。セル領域ＣＲにおいて、欠陥領域ＤＦは、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１の両方に形成されている。ただし、実施の形態１と同様に、チャネル領域ＣＨよりも深い位置に形成され、チャネル領域ＣＨおよびその直下には形成されていない。つまり、ｐ型のチャネル領域ＣＨは、欠陥領域ＤＦが形成されていないｎ型カラム領域ＮＣ１と接触してＰＮ接合を形成している。また、欠陥領域ＤＦが形成されていないｐ型カラム領域ＰＣ１と接続されている。
【０１０９】
欠陥領域ＤＦが、ｐ型のチャネル領域ＣＨよりも深い位置に形成されているため、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減することができる。また、欠陥領域ＤＦが、セル領域ＤＲに選択的に形成されており、中間領域ＴＲおよび周辺領域ＰＥＲに形成されていないので、縦型パワーＭＯＳの耐圧を向上させることができる。ここで、欠陥領域ＤＦが中間領域ＴＲの一部に形成されてもよいことは、上記実施の形態１と同様である。
【０１１０】
次に本実施の形態の半導体装置の製造方法について説明する。
【０１１１】
図２８に示すように、半導体基板１Ｓの主面上にｎ型半導体層からなるエピタキシャル層ＥＰＳ１を形成した後、ｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３の形成領域を露出し、それ以外の領域を覆うフォトレジスト膜（図示せず）を用いて、積層された、複数のｐ型半導体領域ＰＳＲを形成する。複数のｐ型半導体領域ＰＳＲの各々は、例えば、イオン注入エネルギーを変えて、ボロン等の不純物をイオン注入することにより形成する。
【０１１２】
次に、図示しないフォトレジスト膜を除去した後、図２９に示すように、エピタキシャル層ＥＰＳ１の主面上にｎ型半導体層からなるエピタキシャル層ＥＰＳ２を形成し、上記と同様の方法で、複数のｐ型半導体領域ＰＳＲを形成する。
【０１１３】
次に、図３０に示すように、実施の形態１と同様の遮蔽マスクＭおよびイオン種類を用いて、エピタキシャル層ＥＰＳ２、ＥＰＳ１にイオン照射を実施する。このイオン照射によって、セル領域ＣＲに選択的に欠陥領域ＤＦを形成する。遮蔽マスクＭで覆われた中間領域ＴＲおよび周辺領域ＰＥＲには欠陥領域ＤＦは形成されない。本実施の形態においても、ｎ型カラム領域ＮＣ１の深さ方向のイオン照射量、抵抗率、および、ホールライフタイムは、図７（ａ）、図７（ｂ）、および、図７（ｃ）に示したものと同様である。
【０１１４】
次に、図３１に示すように、エピタキシャル層ＥＰＳ２の主面上にｎ型半導体層からなるエピタキシャル層ＥＰＳ３を形成し、上記と同様の方法で、複数のｐ型半導体領域ＰＳＲを形成する。エピタキシャル層ＥＰＳ３の内部（特に、エピタキシャル層ＥＰＳ２から離れた上面側）には、欠陥は形成されない。
【０１１５】
こうして、エピタキシャル層ＥＰＳ１、ＥＰＳ２、ＥＰＳ３からなるエピタキシャル層ＥＰＳが形成され、エピタキシャル層ＥＰＳには、積層された複数のｐ型半導体領域ＰＳＲからなるｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３およびｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３が形成されている。
【０１１６】
次に、上記実施の形態１のチャネル領域ＣＨの形成工程以降の工程を実施することにより、本実施の形態の半導体装置が完成する。
【０１１７】
本実施の形態によれば、チャネル層ＣＨが形成されるエピタキシャル層ＥＰＳ３を形成する前に、イオン照射を実施して欠陥領域ＤＦを形成することで、チャネル領域ＣＨとｎ型カラム領域ＮＣ１との界面に欠陥領域ＤＦが存在しないので、縦型パワーＭＯＳのソース・ドレイン間のリーク電流を低減することができる。
【０１１８】
（実施の形態３）
本実施の形態は、実施の形態１の縦型パワーＭＯＳをＩＧＢＴ（Insulated Gat Bipolar Transistor）に適用した例である。図３２は、本実施の形態の半導体装置の構成を示す断面図である。実施の形態１等と同様の部位には同一または関連する符号を付し、その繰り返しの説明は省略する。
【０１１９】
図３２に示すように、ｎ型半導体領域ＬＲとドレイン電極ＤＥ間にｐ型半導体領域であるコレクタ層ＣＬが介在している。本実施の形態は、ＩＧＢＴであるので、実施の形態１におけるソース電極ＳＥをエミッタ電極、ドレイン電極ＤＥをコレクタ電極と読み替える。
【０１２０】
また、同様にして、上記実施の形態２の縦型パワーＭＯＳの構造をＩＧＢＴに適用することもできる。
【０１２１】
（実施の形態４）
本実施の形態は、実施の形態１の縦型パワーＭＯＳを用いたシステム（モータ駆動回路）である。図３３は、本実施の形態のモータ駆動回路を示す図面である。
【０１２２】
図３３に示すように、モータ駆動回路は、電源Ｖｄｃ、直列接続された２つのトランジスタＴ１とＴ４、Ｔ２とＴ５、および、Ｔ３とＴ６、および、３相モータＭＴで構成されている。直列接続された２つのトランジスタＴ１とＴ４、Ｔ２とＴ５、および、Ｔ３とＴ６の各々は、インバータを構成しており、３組のインバータの各出力によって３相モータＭＴを駆動する。
【０１２３】
トランジスタＴ１〜Ｔ６は、実施の形態１又は２の縦型パワーＭＯＳで構成されているが、実施の形態３のＩＧＢＴで構成してもよい。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２５】
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
ＣＨ  チャネル領域
ＣＲ  セル領域
ＤＥ  ドレイン電極
ＤＦ  欠陥領域
ＤＴ１  溝
ＤＴ２  溝
ＤＴ３  溝
ＥＰ  エピタキシャル層
ＥＰＩ  エピタキシャル層
ＥＰＳ  エピタキシャル層
ＦＦＰ  フィールドプレート電極
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＰＥ  ゲート引き出し電極
ＧＰＵ  ゲート引き出し部
ＩＬ  層間絶縁膜
ＬＲ  ｎ型半導体領域
Ｍ  遮蔽マスク
ＭＴ  ３相モータ
ＮＣ１  ｎ型カラム領域
ＮＣ２  ｎ型カラム領域
ＮＣ３  ｎ型カラム領域
ＰＡＳ  表面保護膜
ＰＣ１  ｐ型カラム領域
ＰＣ２  ｐ型カラム領域
ＰＣ３  ｐ型カラム領域
ＰＥＲ  周辺領域
ＰＦ１  導体膜
ＰＲ  フォトレジスト膜
ＳＥ  ソース電極
ＳＰＥ  ソース引き出し電極
ＳＰＲ  ソース引き出し領域
ＳＲ  ソース領域
ＴＲ  中間領域
Ｔ１  トランジスタ
Ｔ２  トランジスタ
Ｔ３  トランジスタ
Ｔ４  トランジスタ
Ｔ５  トランジスタ
Ｔ６  トランジスタ
Ｖｄｃ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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