(57)【特許請求の範囲】
【請求項１】
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
活性領域と、
前記活性領域の周囲の不活性領域と、
前記活性領域内に対応する位置に設けられ、前記基板の裏面から前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする半導体装置。
【請求項２】
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備え、
前記ソース電極又は前記ドレイン電極は、前記溝の上方に設けられていることを特徴とする半導体装置。
【請求項３】
前記ｐ型窒化物半導体は、ＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）であることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
トランジスタを備え、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
活性領域と、
前記活性領域の周囲の不活性領域と、
前記活性領域内に対応する位置に設けられ、前記基板の裏面から前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする電源装置。
【請求項５】
トランジスタを備え、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備え、
前記ソース電極又は前記ドレイン電極は、前記溝の上方に設けられていることを特徴とする電源装置。
【請求項６】
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
活性領域と、
前記活性領域の周囲の不活性領域と、
前記活性領域内に対応する位置に設けられ、前記基板の裏面から前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする高周波増幅器。
【請求項７】
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備え、
前記ソース電極又は前記ドレイン電極は、前記溝の上方に設けられていることを特徴とする高周波増幅器。
【請求項８】
基板の上方に、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によってｐ型バックバリア層を形成する工程と、
前記ｐ型バックバリア層の上方に、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造の上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
活性領域の周囲に不活性領域を形成する工程と、
前記活性領域内に対応する位置に前記基板の裏面から前記ｐ型バックバリア層まで到達する溝を形成する工程と、
前記溝を通じて前記ｐ型バックバリア層から水素を脱離させて前記ｐ型バックバリア層を活性化させるアニール処理を行なう工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
基板の上方に、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によってｐ型バックバリア層を形成する工程と、
前記ｐ型バックバリア層の上方に、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造の上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ｐ型バックバリア層まで到達する溝を形成する工程と、
前記溝を通じて前記ｐ型バックバリア層から水素を脱離させて前記ｐ型バックバリア層を活性化させるアニール処理を行なう工程とを含み、
前記溝を形成した後、前記アニール処理を行なう前に、前記溝に水素吸蔵合金を設ける工程を含み、
前記アニール処理を行なう工程において、前記溝及び前記溝に形成された前記水素吸蔵合金を用いて前記ｐ型バックバリア層から水素を脱離させて前記ｐ型バックバリア層を活性化させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、電源装置、高周波増幅器に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有するため、高耐圧及び高出力の半導体デバイスへの適用が検討されている。
例えば、窒化物半導体であるＧａＮのバンドギャップは約３．４ｅＶであり、Ｓｉのバンドギャップ（約１．１ｅＶ）及びＧａＡｓのバンドギャップ（約１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。このため、ＧａＮは、高電圧動作且つ高出力を得る半導体装置の材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）がある。
例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層（チャネル層）とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴがある。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じ、これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差によって、高濃度の２次元電子ガス（２ＤＥＧ：Dimensional electron gas）が得られる。このため、このため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴによって高耐圧・高出力デバイスを実現することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７４４０号公報
【特許文献２】特開２００９−２１２１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ゲート長を短くした場合にソース電極とドレイン電極との間に流れるリーク電流を抑制するために、例えば図９に示すように、ＧａＮチャネル層の下方にｐ−ＧａＮバックバリア層を設けることが考えられる。ｐ−ＧａＮバックバリア層を設けることで、図１０（Ａ）、図１０（Ｂ）に示すように、ＧａＮチャネル層の下方のポテンシャルを高くすることができるため、ソース電極とドレイン電極の間に流れるリーク電流を抑制することができる。
【０００６】
このようなｐ−ＧａＮバックバリア層においてアクセプタとして働くＭｇが結晶中に存在するＨと結合してしまうと正孔を発生させることができなくなる。このため、ｐ−ＧａＮバックバリア層を設ける場合、Ｈを脱離させ、Ｍｇをアクセプタとして機能させ、活性化するための活性化アニール処理を行なうことになる。
しかしながら、ｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ｐ−ＧａＮバックバリア層上にＧａＮチャネル層及びＡｌＧａＮ電子供給層が存在する。そして、ＡｌＧａＮ電子供給層とＧａＮチャネル層の界面に正の固定電荷が発生するため、ｐ−ＧａＮバックバリア層とＧａＮチャネル層の間に内部電界が発生する。このため、ｐ−ＧａＮバックバリア層の表面からのＨの脱離が阻害され、ｐ−ＧａＮバックバリア層が露出している側壁からＨの脱離、即ち、活性化が進行することになることがわかった。そして、Ｈの拡散速度は遅いため、側壁から遠い箇所ではＨがほとんど脱離されず、ｐ−ＧａＮバックバリア層の全体を確実に活性化するのは難しいことがわかった。
【０００７】
なお、ここでは、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにｐ−ＧａＮバックバリア層を設ける場合の課題として説明しているが、電子走行層及び電子供給層を含む窒化物半導体積層構造を備える半導体装置において、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層を設ける場合にも同様の課題がある。
そこで、電子走行層及び電子供給層を含む窒化物半導体積層構造を備える半導体装置において、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層を設ける場合に、ｐ型バックバリア層の全体を確実に活性化できるようにしたい。
【課題を解決するための手段】
【０００８】
本半導体装置は、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、活性領域と、活性領域の周囲の不活性領域と、活性領域内に対応する位置に設けられ、基板の裏面からｐ型バックバリア層まで到達する溝とを備える。
本半導体装置は、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、ｐ型バックバリア層まで到達する溝とを備え、ソース電極又はドレイン電極は、溝の上方に設けられている。
【０００９】
本電源装置は、トランジスタを備え、トランジスタは、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、活性領域と、活性領域の周囲の不活性領域と、活性領域内に対応する位置に設けられ、基板の裏面からｐ型バックバリア層まで到達する溝とを備える。
本電源装置は、トランジスタを備え、トランジスタは、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、ｐ型バックバリア層まで到達する溝とを備え、ソース電極又はドレイン電極は、溝の上方に設けられている。
【００１０】
本高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、活性領域と、活性領域の周囲の不活性領域と、活性領域内に対応する位置に設けられ、基板の裏面から前記ｐ型バックバリア層まで到達する溝とを備える。
本高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、ｐ型バックバリア層まで到達する溝とを備え、ソース電極又はドレイン電極は、溝の上方に設けられている。
【００１１】
本半導体装置の製造方法は、基板の上方に、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によってｐ型バックバリア層を形成する工程と、ｐ型バックバリア層の上方に、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、窒化物半導体積層構造の上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、活性領域の周囲に不活性領域を形成する工程と、活性領域内に対応する位置に基板の裏面からｐ型バックバリア層まで到達する溝を形成する工程と、溝を通じてｐ型バックバリア層から水素を脱離させてｐ型バックバリア層を活性化させるアニール処理を行なう工程とを含む。
本半導体装置の製造方法は、基板の上方に、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によってｐ型バックバリア層を形成する工程と、ｐ型バックバリア層の上方に、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、窒化物半導体積層構造の上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、ｐ型バックバリア層まで到達する溝を形成する工程と、溝を通じてｐ型バックバリア層から水素を脱離させてｐ型バックバリア層を活性化させるアニール処理を行なう工程とを含み、溝を形成した後、アニール処理を行なう前に、溝に水素吸蔵合金を設ける工程を含み、アニール処理を行なう工程において、溝及び溝に形成された水素吸蔵合金を用いてｐ型バックバリア層から水素を脱離させてｐ型バックバリア層を活性化させる。
【発明の効果】
【００１２】
したがって、本半導体装置及びその製造方法、電源装置、高周波増幅器によれば、電子走行層及び電子供給層を含む窒化物半導体積層構造を備える半導体装置において、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層を設ける場合に、ｐ型バックバリア層の全体を確実に活性化できるという利点がある。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｅ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図３】（Ａ）、（Ｂ）は、第１実施形態の第１変形例にかかる半導体装置の構成を示す模式図であって、（Ａ）は断面図であり、（Ｂ）は平面図である。
【図４】（Ａ）〜（Ｄ）は、第１実施形態の第１変形例にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図５】第１実施形態の第２変形例にかかる半導体装置の構成を示す模式的断面図である。
【図６】（Ａ）〜（Ｄ）は、第１実施形態の第２変形例にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】第１実施形態の第３変形例にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｅ）は、第１実施形態の第３変形例にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図９】本発明の課題を説明するための図であって、ｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構成を示す模式的断面図である。
【図１０】（Ａ）、（Ｂ）は、本発明の課題を説明するための図であって、（Ａ）は、通常のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（通常構造）及びｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（ｐ−ＧａＮバックバリア構造）の厚さ方向位置とポテンシャルの関係を示す図であり、（Ｂ）は、通常構造及びｐ−ＧａＮバックバリア構造の積層構造を（Ａ）の厚さ方向位置に対応づけて示した図である。
【図１１】本発明の課題を説明するための図であって、ｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴに対して活性化アニール処理を行なってｐ−ＧａＮバックバリア層中の残留Ｈ濃度を測定した結果を示す図である。
【図１２】第２実施形態にかかる半導体装置（半導体パッケージ）の構成を示す模式的平面図である。
【図１３】第２実施形態にかかる電源装置に含まれるＰＦＣ回路の構成を示す模式図である。
【図１４】第３実施形態の高周波増幅器の構成を示す模式図である。
【発明を実施するための形態】
【００１４】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図８を参照しながら説明する。
【００１５】
本実施形態にかかる半導体装置は、例えば窒化物半導体などの化合物半導体を用いた化合物半導体装置であり、電子走行層及び電子供給層を含む窒化物半導体積層構造（ＨＥＭＴ構造）を備える半導体装置である。
ここでは、ＧａＮを電子走行層（チャネル層）に用い、ＡｌＧａＮを電子供給層に用い、ｐ型窒化物半導体であるｐ−ＧａＮをｐ型バックバリア層に用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明する。
【００１６】
本半導体装置は、例えば図１に示すように、基板１の上方に、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６を備える。
この場合、図１中、点線で示すように、ＧａＮチャネル層４とＡｌＧａＮ電子供給層５との界面近傍に２次元電子ガス（２ＤＥＧ；Dimensional electron gas）が生成される。
ここでは、基板１は、例えばＳｉＣ基板である。なお、基板としては、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＯ基板、ＡｌＮ基板及びＧａＮ基板のいずれかの基板を用いれば良い。
【００１７】
また、本半導体装置は、ＧａＮチャネル層４の下方に、Ｍｇがドープされたｐ−ＧａＮによって形成されたｐ−ＧａＮバックバリア層３を備える。
このように、本半導体装置は、基板１の上方にｐ−ＧａＮバックバリア層３を備え、このｐ−ＧａＮバックバリア層３の上方にＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６を備える。ここでは、基板１上に、バッファ層２、ｐ−ＧａＮバックバリア層３、ＧａＮチャネル層４、ＡｌＧａＮ電子供給層５が積層された構造になっている。
【００１８】
そして、窒化物半導体積層構造６の上方に、ソース電極７、ドレイン電極８及びゲート電極９が設けられている。
特に、本実施形態では、ｐ−ＧａＮバックバリア層３まで到達する溝１０を備える。この溝１０は、窒化物半導体積層構造６の表面からｐ−ＧａＮバックバリア層３まで到達する溝である。なお、溝１０は、後述するように、エッチングによって形成されるため、エッチング領域である。また、この溝１０は、後述するように、ｐ−ＧａＮバックバリア層３から水素（Ｈ）を脱離させるために用いられるものである。このため、この溝１０を水素脱離用溝ともいう。
【００１９】
ここでは、溝１０は、ｐ−ＧａＮバックバリア層３の下面、即ち、バッファ層２の上面まで到達している。なお、これに限られるものではなく、例えば、ｐ−ＧａＮバックバリア層３の上面、即ち、ＧａＮチャネル層４の下面まで到達する溝であっても良いし、ｐ−ＧａＮバックバリア層３の厚さ方向中間位置まで到達する溝であっても良い。
また、ここでは、溝１０は、素子分離領域１１に設けられている。つまり、溝１０は、活性領域１２の近傍、即ち、活性領域１２の近傍の素子分離領域１１に設けられている。なお、活性領域１２の周囲に素子分離領域１１が設けられており、この素子分離領域１１はウェハやチップの側壁１３よりも内側に位置する。
【００２０】
また、ここでは、後述するように、ｐ−ＧａＮバックバリア層３までエッチングすることによって溝１０を形成するため、ＧａＮチャネル層４の全体を物理的に分離することができる。このため、後述するように、ＡｌＧａＮ／ＧａＮ界面近傍までイオン注入して素子分離領域１１を形成するだけの場合よりも素子分離能力を高めることができる。
また、ここでは、表面を覆う保護膜（ここではＳｉＮ膜）１４も設けられており、この保護膜１４によって溝１０の表面も覆われている。
【００２１】
ところで、このようなｐ−ＧａＮバックバリア層３まで到達する溝１０が設けられているのは、以下の理由による。
例えば高周波用途のＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、動作周波数を高くするためにゲート長を短くすることになるが、この場合、ショートチャネル効果が発生し、ソース電極とドレイン電極との間にリーク電流が流れてしまう。
【００２２】
このようなリーク電流を抑制するために、ＧａＮチャネル層の下方にｐ−ＧａＮバックバリア層を設けることが考えられる（例えば図９参照）。ｐ−ＧａＮバックバリア層を設けることで、ＧａＮチャネル層の下方のポテンシャルを高くすることができるため（例えば図１０参照）、ソース電極とドレイン電極の間に流れるリーク電流を抑制することができる。
【００２３】
このようなｐ−ＧａＮバックバリア層においてアクセプタとして働くＭｇが結晶中に存在するＨと結合してしまうと正孔を発生させることができなくなる。このため、ｐ−ＧａＮバックバリア層を設ける場合、Ｈを脱離させ、Ｍｇをアクセプタとして機能させ、活性化するための活性化アニール処理を行なうことになる。
しかしながら、ｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ｐ−ＧａＮバックバリア層上にＧａＮチャネル層及びＡｌＧａＮ電子供給層が存在する。そして、ＡｌＧａＮ電子供給層とＧａＮチャネル層の界面に正の固定電荷が発生するため、ｐ−ＧａＮバックバリア層とＧａＮチャネル層の間に内部電界が発生する。このため、ｐ−ＧａＮバックバリア層の表面からのＨの脱離が阻害され、ｐ−ＧａＮバックバリア層が露出している側壁からＨの脱離、即ち、活性化が進行することになることがわかった。そして、Ｈの拡散速度は遅いため、側壁から遠い箇所ではＨがほとんど脱離されず、ｐ−ＧａＮバックバリア層の全体を確実に活性化するのは難しいことがわかった。
【００２４】
ここで、ｐ−ＧａＮバックバリア層を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴに対して、活性化アニール処理として、例えばＯ２雰囲気中で７００℃のアニールを１０分行ない、ｐ−ＧａＮバックバリア層中の残留Ｈ濃度を測定したところ、図１１に示すような結果が得られた。
図１１に示すように、側壁から１ｍｍ以上の距離になるとＨはほとんど脱離できていないことがわかった。
【００２５】
例えば、ＭＭＩＣなどの数ｍｍ四方の大きさのチップに対して活性化アニール処理を行なっても、チップの中央部ではｐ−ＧａＮバックバリア層はほとんど活性化されないことになる。
そこで、上述のようなｐ−ＧａＮバックバリア層３まで到達する溝１０を設け、後述するように活性化アニール処理を行なうことで、ｐ型バックバリア層３の全体を確実に活性化（ｐ型化）できるようにしている。このため、後述するようにして製造された半導体装置は、上述のようなｐ−ＧａＮバックバリア層３まで到達する溝１０が設けられているものとなる。
【００２６】
このように、上述のようなｐ−ＧａＮバックバリア層３まで到達する溝１０を設けることで、ｐ−ＧａＮバックバリア層３上にＧａＮチャネル層４及びＡｌＧａＮ電子供給層５が存在するＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、Ｈの脱離を容易にし、ｐ−ＧａＮバックバリア層３の全体を確実に活性化することができるようにしている。そして、ＧａＮチャネル層４の下方に設けられ、その全体が活性化されたｐ−ＧａＮバックバリア層３によって、ゲート長を短くした場合にソース電極７とドレイン電極８との間に流れるリーク電流を抑制することが可能となる。つまり、Ｈの脱離を容易しに、ウェハやチップの面内でｐ−ＧａＮバックバリア層３を均一に活性化することができ、リーク電流の小さいＡｌＧａＮ／ＧａＮ−ＨＥＭＴを実現することができる。また、例えばＭＭＩＣなどの数ｍｍ四方の大きさのチップの側壁１３から遠い箇所である中央部のｐ−ＧａＮバックバリア層３も確実に活性化することが可能となる。
【００２７】
次に、本実施形態にかかる半導体装置の製造方法について、図２を参照しながら説明する。
まず、図２（Ａ）に示すように、成長用基板としてのＳｉＣ基板１上に、例えばＭＯＣＶＤ法によって、バッファ層２としてＡｌＮ核形成層を例えば厚さ約２００ｎｍ程度成長する。
【００２８】
次いで、ｐ型不純物としてＭｇを例えば５×１０１９ｃｍ−３程度の濃度でドープしたｐ−ＧａＮバックバリア層３を例えば厚さ約３００ｎｍ程度成長する。
次に、ＧａＮチャネル層４を例えば厚さ約３００ｎｍ程度成長する。
そして、例えばＡｌ０．２Ｇａ０．８ＮからなるＡｌＧａＮ電子供給層５を例えば厚さ約２０ｎｍ程度成長する。
【００２９】
ここで、成長温度は例えば約１０００℃程度、圧力は例えば５０ｍｂａｒとすれば良い。また、原料ガスとしては、例えば、トリメチルアルミニウムガス、トリメチルガリウムガス及びアンモニアガスの混合ガスを用いれば良い。
なお、ここでは、窒化物半導体結晶の結晶成長法にＭＯＣＶＤ法を用いる場合を例に挙げて説明しているが、これに限られるものではなく、例えばＭＢＥ法などの他の結晶成長法を用いることもできる。
【００３０】
このようにして、ＳｉＣ基板１上に、バッファ層２としてのＡｌＮ核形成層、ｐ−ＧａＮバックバリア層３、ＧａＮチャネル層４、ＡｌＧａＮ電子供給層５を積層する。これにより、ｐ−ＧａＮバックバリア層３の上方に、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６が形成される。
次に、図２（Ｂ）に示すように、例えばＡｒのイオン注入を行なって、素子分離領域１１を形成する。ここで、素子分離領域１１を形成するためのＡｒのイオン注入は、ＡｌＧａＮ電子供給層５とＧａＮチャネル層４の界面の２ＤＥＧ領域に到達する程度のエネルギーで行なえば良い。
【００３１】
続いて、図２（Ｃ）に示すように、例えば塩素系ガスを用いたエッチングによって、活性領域１２の近傍の素子分離領域１１に、窒化物半導体積層構造６の表面、即ち、ＡｌＧａＮ電子供給層５の表面からｐ−ＧａＮバックバリア層３まで到達するように溝（エッチング領域）１０を形成する。
このようにしてｐ−ＧａＮバックバリア層３まで到達する溝１０を形成した後、ｐ−ＧａＮバックバリア層３からＨを脱離させてｐ−ＧａＮバックバリア層３を活性化させる活性化アニール処理として、例えば窒素雰囲気中で約７５０℃のアニールを約１０分間行なう。この場合、ｐ−ＧａＮバックバリア層３まで到達する溝１０が形成されているため、この溝１０を通じてｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。つまり、ウェハの側壁１３だけでなく、これよりも内側に設けられた溝１０を通じてもｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。これにより、ウェハの側壁１３から遠い箇所も含めてｐ−ＧａＮバックバリア層３の全体を確実に活性化させることができる。そして、ＧａＮチャネル層４の下方に設けられ、その全体が活性化されたｐ−ＧａＮバックバリア層３によって、ゲート長を短くした場合でもソース電極７とドレイン電極８との間に流れるリーク電流を抑制することが可能となる。
【００３２】
その後、図２（Ｄ）に示すように、例えばＣＶＤ法によって、表面を覆う保護膜１４として例えば厚さ約５０ｎｍ程度のＳｉＮ膜を成膜する。ここでは、保護膜１４としてのＳｉＮ膜によって、ｐ−ＧａＮバックバリア層３まで到達する溝１０、即ち、ｐ−ＧａＮバックバリア層３からＨを脱離させるために用いた溝１０の表面も覆われる。
最後に、図２（Ｅ）に示すように、各電極形成箇所のＳｉＮ膜１４を例えばフッ素系ガスによるエッチングで除去した後、窒化物半導体積層構造６の表面上（ここではＡｌＧａＮ電子供給層５の表面上）に、ソース電極７、ドレイン電極８及びゲート電極９を形成する。
【００３３】
このようにして、本実施形態の半導体装置を製造することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、Ｍｇがドープされたｐ−ＧａＮによって形成されたｐ−ＧａＮバックバリア層３を設ける場合に、ｐ−ＧａＮバックバリア層３の全体を確実に活性化できるという利点がある。
なお、上述の実施形態では、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を備える半導体装置であって、Ｍｇがドープされたｐ−ＧａＮによって形成されたｐ−ＧａＮバックバリア層３を備えるものを例に挙げて説明しているが、これに限られるものではなく、電子走行層（チャネル層）及び電子供給層を含む窒化物半導体積層構造を備える半導体装置であって、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層を備えるものであれば、本発明を適用することができ、ｐ型バックバリア層の全体を確実に活性化できるという利点が得られる。
【００３４】
つまり、ｐ型バックバリア層３を形成するｐ型窒化物半導体は、ｐ−ＧａＮに限られるものではなく、例えばＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）であれば良い。このうち、ＧａＮやＩｎＧａＮを用いるのが、より大きい効果が得られるという点で、好ましい。また、Ｍｇがドープされたものでなくても良く、例えばＺｎがドープされたものでも良い。
【００３５】
また、電子走行層４及び電子供給層５を含む窒化物半導体積層構造６は、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を備える窒化物半導体積層構造６に限られるものではなく、例えば、電子供給層５としては、ＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）を用いることができる。このうち、Ａｌ０．２Ｇａ０．８ＮやＩｎ０．１７Ａｌ０．８３Ｎを用いるのが好ましい。また、窒化物半導体積層構造６は、ＧａＮなどを用いたキャップ層を含むものであっても良い。
【００３６】
また、上述の実施形態では、イオン注入によって素子分離領域１１を形成しているが、これに限られるものではなく、例えばドライエッチングによって素子分離領域を形成しても良い。ここで、ドライエッチングによって素子分離領域を形成する場合、素子分離領域は、エッチング領域（素子分離溝）となる。この場合、上述の実施形態のｐ型バックバリア層３まで到達する溝１０は、素子分離溝を兼ねていても良い。つまり、ｐ−ＧａＮバックバリア層を活性化させるための溝（エッチング領域）と素子分離のための溝（エッチング領域）を兼ねても良い。
【００３７】
また、上述の実施形態では、ｐ型バックバリア層３まで到達する溝１０は、活性領域１２の近傍の素子分離領域（不活性領域）１１に設けられているが、これに限られるものではなく、例えば、ｐ型バックバリア層まで到達する溝は、活性領域又はその近傍に設けられていれば良い。これは、ｐ型バックバリア層まで到達する溝が活性領域に近い位置に設けられているほど、活性領域のｐ型バックバリア層のＨをより効率的に脱離させることができるからである。
【００３８】
例えば図３（Ａ）、図３（Ｂ）に示すように、活性領域１２の周囲が不活性領域（素子分離領域）１１になっている場合に、活性領域１２内にｐ型バックバリア層３まで到達する溝（エッチング領域）１０を設けても良い。つまり、活性領域１２内に、ソース電極７、ドレイン電極８及びゲート電極９が、互いに平行に複数設けられており、これらが、ソース電極７、ゲート電極９、ドレイン電極８の順に繰り返し設けられている場合、各ソース電極７の直下にｐ型バックバリア層３まで到達する溝１０が設けられていても良い。この場合、ｐ型バックバリア層３まで到達する溝１０は、窒化物半導体積層構造６の表面からｐ型バックバリア層３まで到達する溝１０である。また、ソース電極７は、ｐ型バックバリア層３まで到達する溝１０の上方に設けられていることになる。これを第１変形例という。なお、図３（Ａ）は、例えば図３（Ｂ）の符号Ｘで示す部分を拡大して示す断面図である。
【００３９】
この場合、溝１０の表面上にソース電極７が設けられることになり、溝１０はｐ型バックバリア層（ここではｐ−ＧａＮバックバリア層）３まで到達しているため、ｐ型バックバリア層３にソース電極７が接することになる。これにより、ｐ型バックバリア層３の電位を変動しにくくすることができる。また、トラップ準位への帯電等によってｐ型バックバリア層３の電位変動が生じるとオン抵抗やしきい値が変動してしまうが、このような構造を採用することによって、このｐ型バックバリア層３の電位変動を抑制することができ、安定した動作が可能になる。
【００４０】
この第１変形例の半導体装置は、以下のようにして製造することができる。
まず、図４（Ａ）に示すように、上述の実施形態の場合と同様に、ＳｉＣ基板１上に、バッファ層２としてのＡｌＮ核形成層、ｐ−ＧａＮバックバリア層３、ＧａＮ電子走行層４及びＡｌＧａＮ電子供給層５（例えばＡｌ０．２Ｇａ０．８Ｎ電子供給層）を形成する。これにより、ｐ−ＧａＮバックバリア層３の上方に、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６が形成される。
【００４１】
次に、活性領域１２の周囲に素子分離領域１１が形成されるように（図３（Ｂ）参照）、例えばＡｒのイオン注入を行なって素子分離領域１１を形成する。ここで、素子分離領域１１を形成するためのＡｒのイオン注入は、ＡｌＧａＮ電子供給層５とＧａＮチャネル層４の界面の２ＤＥＧ領域に到達する程度のエネルギーで行なえば良い。
続いて、図４（Ｂ）に示すように、例えば塩素系ガスを用いたエッチングによって、活性領域１２内のソース電極形成予定箇所に、窒化物半導体積層構造６の表面、即ち、ＡｌＧａＮ電子供給層５の表面からｐ−ＧａＮバックバリア層３まで到達するように溝（エッチング領域）１０を形成する。
【００４２】
このようにしてｐ−ＧａＮバックバリア層３まで到達する溝１０を形成した後、ｐ−ＧａＮバックバリア層３からＨを脱離させてｐ−ＧａＮバックバリア層３を活性化させる活性化アニール処理として、例えば窒素雰囲気中で約７５０℃のアニールを約１０分間行なう。この場合、ｐ−ＧａＮバックバリア層３まで到達する溝１０が形成されているため、この溝１０を通じてｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。つまり、ウェハの側壁１３（図３（Ｂ）参照）だけでなく、これよりも内側の活性領域１２内に設けられた溝１０を通じてもｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。これにより、ウェハの側壁１３から遠い箇所（例えばウェハの中央部；活性領域１２の中央部）も含めてｐ−ＧａＮバックバリア層３の全体を確実に活性化させることができる。そして、ＧａＮチャネル層４の下方に設けられ、その全体が活性化されたｐ−ＧａＮバックバリア層３によって、ゲート長を短くした場合でもソース電極７とドレイン電極８との間に流れるリーク電流を抑制することが可能となる。
【００４３】
そして、図４（Ｃ）に示すように、ソース電極７及びドレイン電極８を形成する。ここでは、ｐ−ＧａＮバックバリア層３まで到達する溝１０、即ち、ｐ−ＧａＮバックバリア層３からＨを脱離させるために用いた溝１０に、窒化物半導体積層構造６の表面（ここではＡｌＧａＮ電子供給層５の表面）から溝１０の底部まで延び、溝１０の表面が覆われるように、ソース電極７を形成する。つまり、ｐ−ＧａＮバックバリア層３まで到達する溝１０の上方に、ソース電極７を形成する。また、窒化物半導体積層構造６の表面（ここではＡｌＧａＮ電子供給層５の表面）上にドレイン電極８を形成する。
【００４４】
その後、図４（Ｄ）に示すように、例えばＣＶＤ法によって、表面を覆う保護膜１４として例えば厚さ約５０ｎｍ程度のＳｉＮ膜を成膜する。
最後に、ゲート電極形成箇所のＳｉＮ膜１４を例えばフッ素系ガスによるエッチングで除去した後、ゲート電極９を形成する。
このようにして、第１変形例の半導体装置を製造することができる。
【００４５】
なお、この第１変形例では、ソース電極７の直下にｐ型バックバリア層３まで到達する溝（エッチング領域）１０を設けているが、これに限られるものではなく、例えば、ドレイン電極８の直下にｐ型バックバリア層３まで到達する溝（エッチング領域）１０を設けても良いし、ソース電極７の直下及びドレイン電極８の直下の両方にｐ型バックバリア層３まで到達する溝（エッチング領域）１０を設けても良い。この場合、ソース電極７又はドレイン電極８は、ｐ型バックバリア層３まで到達する溝１０の上方に設けられていることになる。
【００４６】
また、上述の実施形態では、ｐ型バックバリア層３まで到達する溝１０は、窒化物半導体積層構造６の表面からｐ型バックバリア層３まで到達する溝１０であるが、これに限られるものではない。
例えば図５に示すように、ｐ型バックバリア層３まで到達する溝１０は、基板１の裏面からｐ型バックバリア層３まで到達する溝（エッチング領域）１０であっても良い。これにより、放熱面積を大きくすることができ、放熱効果を高めることができる。これを第２変形例という。
【００４７】
この第２変形例の半導体装置は、以下のようにして製造することができる。
まず、図６（Ａ）に示すように、上述の実施形態の場合と同様に、ＳｉＣ基板１上に、バッファ層２としてのＡｌＮ核形成層、ｐ−ＧａＮバックバリア層３、ＧａＮ電子走行層４及びＡｌＧａＮ電子供給層５（例えばＡｌ０．２Ｇａ０．８Ｎ電子供給層）を形成する。これにより、ｐ−ＧａＮバックバリア層３の上方に、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６が形成される。
【００４８】
次に、図６（Ｂ）に示すように、上述の実施形態の場合と同様に、例えばＡｒのイオン注入を行なって素子分離領域１１を形成する。
続いて、図６（Ｃ）に示すように、例えば不活性ガス及び塩素系ガスを用いたエッチングによって、基板１の裏面からｐ−ＧａＮバックバリア層３まで到達するように溝（エッチング領域）１０を形成する。
【００４９】
このようにしてｐ−ＧａＮバックバリア層３まで到達する溝１０を形成した後、ｐ−ＧａＮバックバリア層３からＨを脱離させてｐ−ＧａＮバックバリア層３を活性化させる活性化アニール処理として、例えば窒素雰囲気中で約７５０℃のアニールを約１０分間行なう。この場合、ｐ−ＧａＮバックバリア層３まで到達する溝１０が形成されているため、この溝１０を通じてｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。つまり、ウェハの側壁１３だけでなく、これよりも内側に設けられた溝１０を通じてもｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。これにより、複雑なプロセスを行なうことなく、ウェハの側壁１３から遠い箇所も含めてｐ−ＧａＮバックバリア層３の全体を確実に活性化させることができる。そして、ＧａＮチャネル層４の下方に設けられ、その全体が活性化されたｐ−ＧａＮバックバリア層３によって、ゲート長を短くした場合でもソース電極７とドレイン電極８との間に流れるリーク電流を抑制することが可能となる。
【００５０】
その後、図６（Ｄ）に示すように、例えばＣＶＤ法によって、表面を覆う保護膜１４として例えば厚さ約５０ｎｍ程度のＳｉＮ膜を成膜する。
最後に、各電極形成箇所のＳｉＮ膜１４を例えばフッ素系ガスによるエッチングで除去した後、窒化物半導体積層構造６の表面上（ここではＡｌＧａＮ電子供給層５の表面上）に、ソース電極７、ドレイン電極８及びゲート電極９を形成する。
【００５１】
このようにして、第２変形例の半導体装置を製造することができる。
また、上述の実施形態では、ｐ−ＧａＮバックバリア層３まで到達する溝１０を通じてｐ型バックバリア層３から水素を脱離させてｐ型バックバリア層３を活性化させるアニール処理を行なうようにしているが、これに限られるものではない。
例えば、図７に示すように、ｐ−ＧａＮバックバリア層３まで到達する溝１０を形成した後、アニール処理を行なう前に、ｐ−ＧａＮバックバリア層３まで到達する溝１０に水素吸蔵合金１５を設け、アニール処理を行なう工程において、ｐ−ＧａＮバックバリア層３まで到達する溝１０及びこの溝１０に設けられた水素吸蔵合金１５を用いてｐ型バックバリア層３から水素を脱離させてｐ型バックバリア層３を活性化させるようにしても良い。つまり、水素吸蔵合金１５を用いてｐ−ＧａＮバックバリア層３の活性化アニールを促進するようにしても良い。この場合、水素吸蔵合金１５は、Ｔｉ、Ｚｒ、Ｐｄ、Ｍｇのいずれかを含むことが好ましい。これを第３変形例という。
【００５２】
この第３変形例の半導体装置は、以下のようにして製造することができる。
まず、図８（Ａ）に示すように、上述の実施形態の場合と同様に、ＳｉＣ基板１上に、バッファ層２としてのＡｌＮ核形成層、ｐ−ＧａＮバックバリア層３、ＧａＮ電子走行層４及びＡｌＧａＮ電子供給層５（例えばＡｌ０．２Ｇａ０．８Ｎ電子供給層）を形成する。これにより、ｐ−ＧａＮバックバリア層３の上方に、ＧａＮチャネル層４及びＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造６が形成される。
【００５３】
次に、図８（Ｂ）に示すように、上述の実施形態の場合と同様に、例えばＡｒのイオン注入を行なって素子分離領域１１を形成する。
続いて、図８（Ｃ）に示すように、例えば塩素系ガスを用いたエッチングによって、活性領域１２の近傍の素子分離領域１１に、窒化物半導体積層構造６の表面、即ち、ＡｌＧａＮ電子供給層５の表面からｐ−ＧａＮバックバリア層３まで到達するように溝（エッチング領域）１０を形成する。
【００５４】
そして、図８（Ｄ）に示すように、このｐ−ＧａＮバックバリア層３まで到達する溝１０に水素吸蔵合金１５であるＴｉを蒸着する。
このようにしてｐ−ＧａＮバックバリア層３まで到達する溝１０に水素吸蔵合金１５であるＴｉを蒸着した後、ｐ−ＧａＮバックバリア層３からＨを脱離させてｐ−ＧａＮバックバリア層３を活性化させる活性化アニール処理として、例えば窒素雰囲気中で約７５０℃のアニールを約１０分間行なう。この場合、ｐ−ＧａＮバックバリア層３まで到達する溝１０が形成されており、さらに、この溝１０に水素吸蔵合金１５が設けられているため、この溝１０及び水素吸蔵合金１５を用いてｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。つまり、ウェハの側壁１３だけでなく、これよりも内側に設けられた溝１０を用いてもｐ−ＧａＮバックバリア層３からＨ（水素）を脱離させることができる。これにより、ウェハの側壁１３から遠い箇所も含めてｐ−ＧａＮバックバリア層３の全体を確実に活性化させることができる。さらに、溝１０に水素吸蔵合金１５であるＴｉが存在することによってｐ−ＧａＮバックバリア層３からのＨの脱離を促進することができ、ｐ−ＧａＮバックバリア層３の活性化率を高めることができる。そして、ＧａＮチャネル層４の下方に設けられ、その全体が活性化され、さらに活性化率が高められたｐ−ＧａＮバックバリア層３によって、ゲート長を短くした場合でもソース電極７とドレイン電極８との間に流れるリーク電流を抑制することが可能となる。
【００５５】
このようにして活性化アニール処理を行なった後、例えばフッ酸によって水素吸蔵合金１５であるＴｉを除去する。
その後、図８（Ｅ）に示すように、上述の実施形態の場合と同様に、例えばＣＶＤ法によって、表面を覆う保護膜１４として例えば厚さ約５０ｎｍ程度のＳｉＮ膜を成膜する。
最後に、上述の実施形態の場合と同様に、各電極形成箇所のＳｉＮ膜１４を例えばフッ素系ガスによるエッチングで除去した後、窒化物半導体積層構造６の表面上（ここではＡｌＧａＮ電子供給層５の表面上）に、ソース電極７、ドレイン電極８及びゲート電極９を形成する。
【００５６】
このようにして、第３変形例の半導体装置を製造することができる。
なお、この第３変形例では、上述の実施形態の変形例として説明しているが、本変形例は、上述の第１変形例、第２変形例などの他の変形例にも適用することができる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法、電源装置について、図１２、図１３を参照しながら説明する。
【００５７】
本実施形態にかかる半導体装置は、上述の第１実施形態及び各変形例のいずれかの半導体装置（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図１２に示すように、上述の第１実施形態及び各変形例のいずれかの半導体チップ３４を搭載するステージ３０と、ゲートリード３７と、ソースリード３９と、ドレインリード３８と、ボンディングワイヤ３６（ここではＡｌワイヤ）と、封止樹脂４０とを備える。なお、封止樹脂をモールド樹脂ともいう。
【００５８】
そして、ステージ３０上に搭載された半導体チップ３４のゲートパッド３１、ソースパッド３２及びドレインパッド３３は、それぞれ、ゲートリード３７、ソースリード３９及びドレインリード３８に、Ａｌワイヤ３６によって接続されており、これらが樹脂封止されている。
ここでは、半導体チップ３４の基板裏面がダイアタッチ剤３５（ここでははんだ）によって固定されたステージ３０は、ドレインリード３８と電気的に接続されている。なお、これに限られるものではなく、ステージ３０がソースリード３９と電気的に接続されるようにしても良い。
【００５９】
次に、本実施形態にかかる半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の第１実施形態及び各変形例のいずれかの半導体チップ３４（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）を、例えばダイアタッチ剤３５（ここでははんだ）を用いてリードフレームのステージ３０上に固定する。
【００６０】
次に、例えばＡｌワイヤ３６を用いたボンディングによって、半導体チップ３４のゲートパッド３１をゲートリード３７に接続し、ドレインパッド３３をドレインリード３８に接続し、ソースパッド３２をソースリード３９に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
【００６１】
このようにして、半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ３４の各パッド３１〜３３を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
【００６２】
次に、上述のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを含む半導体パッケージを備える電源装置について、図１３を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＡｌＧａＮ／ＧａＮ−ＨＥＭＴを用いる場合を例に挙げて説明する。
【００６３】
本ＰＦＣ回路は、図１３に示すように、ダイオードブリッジ５６と、チョークコイル５２と、第１コンデンサ５４と、上述の半導体パッケージに含まれるＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５１と、ダイオード５３と、第２コンデンサ５５とを備える。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ５６、チョークコイル５２、第１コンデンサ５４、上述の半導体パッケージに含まれるトランジスタ５１、ダイオード５３、及び、第２コンデンサ５５が実装されて構成されている。
【００６４】
本実施形態では、上述の半導体パッケージのドレインリード３８、ソースリード３９及びゲートリード３７が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるトランジスタ５１が接続されている。
【００６５】
そして、本ＰＦＣ回路では、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５１のドレイン電極Ｄに、チョークコイル５２の一方の端子及びダイオード５３のアノード端子が接続されている。また、チョークコイル５２の他方の端子には第１コンデンサ５４の一方の端子が接続され、ダイオード５３のカソード端子には第２コンデンサ５５の一方の端子が接続されている。そして、第１コンデンサ５４の他方の端子、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５１のソース電極Ｓ及び第２コンデンサ５５の他方の端子が接地されている。また、第１コンデンサ５４の両端子には、ダイオードブリッジ５６の一対の端子が接続されており、ダイオードブリッジ５６の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ５５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５１のゲート電極Ｇには、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５１を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
【００６６】
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第１実施形態及び各変形例のいずれかの半導体チップ３４を備えるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ又はＡｌＧａＮ／ＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ又はＡｌＧａＮ／ＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［第３実施形態］
次に、第３実施形態にかかる高周波増幅器について、図１４を参照しながら説明する。
【００６７】
本実施形態にかかる高周波増幅器は、上述の第１実施形態及び各変形例の半導体装置のいずれかを備える高周波増幅器（高出力増幅器）である。
本高周波増幅器は、図１４に示すように、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
【００６８】
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。
ミキサー４２ａ，４２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の第１実施形態及び各変形例のいずれかの半導体装置、即ち、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを含む半導体チップを備える。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
【００６９】
なお、図１４では、例えばスイッチの切り替えによって、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の第１実施形態及び各変形例にかかる半導体装置を、パワーアンプ４３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び各変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００７０】
以下、上述の各実施形態及び各変形例に関し、更に、付記を開示する。
（付記１）
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする半導体装置。
【００７１】
（付記２）
前記溝は、前記窒化物半導体積層構造の表面から前記ｐ型バックバリア層まで到達する溝であることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記溝は、活性領域又はその近傍に設けられていることを特徴とする、付記１又は２に記載の半導体装置。
【００７２】
（付記４）
前記溝は、素子分離溝を兼ねていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記溝は、素子分離領域に設けられていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
【００７３】
（付記６）
前記ソース電極又は前記ドレイン電極は、前記溝の上方に設けられていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記７）
前記溝は、前記基板の裏面から前記ｐ型バックバリア層まで到達する溝であることを特徴とする、付記１に記載の半導体装置。
【００７４】
（付記８）
前記ｐ型窒化物半導体は、ＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）であることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
前記基板は、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＯ基板、ＡｌＮ基板及びＧａＮ基板のいずれかの基板であることを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
【００７５】
（付記１０）
前記溝の表面を覆う保護膜を備えることを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
（付記１１）
トランジスタを備え、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする電源装置。
【００７６】
（付記１２）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
基板の上方に設けられ、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によって形成されたｐ型バックバリア層と、
前記ｐ型バックバリア層の上方に設けられ、電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記ｐ型バックバリア層まで到達する溝とを備えることを特徴とする高周波増幅器。
【００７７】
（付記１３）
基板の上方に、Ｍｇ又はＺｎがドープされたｐ型窒化物半導体によってｐ型バックバリア層を形成する工程と、
前記ｐ型バックバリア層の上方に、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造の上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ｐ型バックバリア層まで到達する溝を形成する工程と、
前記溝を通じて前記ｐ型バックバリア層から水素を脱離させて前記ｐ型バックバリア層を活性化させるアニール処理を行なう工程とを含むことを特徴とする半導体装置の製造方法。
【００７８】
（付記１４）
前記溝を形成した後、前記アニール処理を行なう前に、前記溝に水素吸蔵合金を設ける工程を含み、
前記アニール処理を行なう工程において、前記溝及び前記溝に形成された前記水素吸蔵合金を用いて前記ｐ型バックバリア層から水素を脱離させて前記ｐ型バックバリア層を活性化させることを特徴とする、付記１３に記載の半導体装置の製造方法。
【００７９】
（付記１５）
前記水素吸蔵合金は、Ｔｉ、Ｚｒ、Ｐｄ、Ｍｇのいずれかを含むことを特徴とする、付記１４に記載の半導体装置の製造方法。
（付記１６）
前記溝を形成する工程において、前記窒化物半導体積層構造の表面から前記ｐ型バックバリア層まで到達するように前記溝を形成することを特徴とする、付記１３〜１５のいずれか１項に記載の半導体装置の製造方法。
【００８０】
（付記１７）
前記溝を形成する工程において、活性領域又はその近傍に前記溝を形成することを特徴とする、付記１３〜１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記ソース電極、前記ドレイン電極及び前記ゲート電極を形成する工程において、前記ソース電極又は前記ドレイン電極を、前記溝の上方に形成することを特徴とする、付記１３〜１７のいずれか１項に記載の半導体装置の製造方法。
【００８１】
（付記１９）
前記溝を形成する工程において、前記基板の裏面から前記ｐ型バックバリア層まで到達するように前記溝を形成することを特徴とする、付記１３〜１５のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００８２】
１  基板
２  バッファ層（ＡｌＮ核形成層）
３  ｐ−ＧａＮバックバリア層
４  ＧａＮチャネル層（電子走行層）
５  ＡｌＧａＮ電子供給層
６  窒化物半導体積層構造
７  ソース電極
８  ドレイン電極
９  ゲート電極
１０  ｐ−ＧａＮバックバリア層まで到達する溝
１１  素子分離領域
１２  活性領域
１３  側壁
１４  保護膜（ＳｉＮ膜）
１５  水素吸蔵合金
３０  ステージ
３１  ゲートパッド
３２  ソースパッド
３３  ドレインパッド
３４  半導体チップ
３５  ダイアタッチ剤
３６  ワイヤ
３７  ゲートリード
３８  ドレインリード
３９  ソースリード
４０  封止樹脂
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
５１  ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
５２  チョークコイル
５３  ダイオード
５４  第１コンデンサ
５５  第２コンデンサ
５６  ダイオードブリッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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