(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された、
直列に接続されている複数の抵抗と、
前記複数の抵抗の各々とそれぞれ接続される複数のスイッチと、を含み、
前記複数の抵抗は、抵抗体と当該抵抗体に設けられた複数のコンタクトとを用いて構成され、
前記半導体基板の平面視において、
前記複数のスイッチは、第１方向に沿って並んで配置され、
前記複数のコンタクトの前記第１方向の間隔は均等であり、
前記複数の抵抗の前記第１方向に直交する第２方向の長さは不均等である、Ｄ／Ａ変換回路。
【請求項２】
前記複数のスイッチの各々は、ＭＯＳトランジスターである、請求項１に記載のＤ／Ａ変換回路。
【請求項３】
前記複数の抵抗の各々は、
隣り合って配置される２つの前記スイッチのうちの一方の前記スイッチの電極と接続される前記コンタクトと、他方の前記スイッチの電極と接続される前記コンタクトとを両端とする、請求項１又は２に記載のＤ／Ａ変換回路。
【請求項４】
前記半導体基板の平面視において、
前記複数の抵抗の少なくとも１つは、折れ曲がりを有する第１型の抵抗であり、
前記複数の抵抗の他の少なくとも１つは、折れ曲がりを有しない第２型の抵抗である、請求項１乃至３のいずれか一項に記載のＤ／Ａ変換回路。
【請求項５】
前記半導体基板の平面視において、
前記第１型の抵抗のうち抵抗値が最大の抵抗の前記第２方向の長さをＬ１ｍａｘ、前記第２型の抵抗のうち抵抗値が最小の抵抗の前記第２方向の長さをＷ２ｍａｘとしたとき、０．５≦Ｌ１ｍａｘ／Ｗ２ｍａｘ≦２である、請求項４に記載のＤ／Ａ変換回路。
【請求項６】
前記半導体基板の平面視において、
前記複数の抵抗の各々は、折れ曲がりを有しない抵抗である、請求項１乃至３のいずれか一項に記載のＤ／Ａ変換回路。
【請求項７】
請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、発振器。
【請求項８】
請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、電子機器。
【請求項９】
請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
抵抗分圧型のＤ／Ａ変換回路を半導体基板上に形成する場合、例えば、一定幅の抵抗体の長手方向に沿って、複数のＭＯＳスイッチをレイアウトデザインルールにおいて許容される最小間隔で当該抵抗体に近接配置し、かつ、抵抗値が等しい複数の分圧抵抗を形成するために当該抵抗体に設けられる複数のコンタクトの長手方向の間隔（コンタクトピッチ）を、当該複数のＭＯＳスイッチの配置に合わせて一定にすることで各分圧抵抗とＭＯＳスイッチとを効率的に配線し、小面積化を実現することができる。
【０００３】
一方、抵抗分圧型のＤ／Ａ変換回路において、入力されるデジタルデータと出力されるアナログ電圧との関係に意図的な非線形性を持たせたい場合は、各分圧抵抗の抵抗値が等しくないため、一定幅の抵抗体に抵抗値の異なる複数の分圧抵抗を形成するためには、分圧抵抗毎にコンタクトピッチを変える必要が生じる。そうすると、複数のＭＯＳスイッチを最小間隔で配置することができずにＭＯＳスイッチの配置領域に無駄な領域が発生し、あるいは、複数のＭＯＳスイッチを最小間隔で配置すると抵抗体上の各コンタクトと各ＭＯＳスイッチとを接続するための配線領域が増大し、小面積化を実現することが難しい。特に、分圧抵抗の抵抗値の差（比）が大きいほど、抵抗体上のコンタクトの間隔の差が大きくなり、上述した無駄な領域や配線領域が増大する。
【０００４】
これに対して、特許文献１には、単位抵抗を構成する抵抗体を一定方向に複数個並べて配置し、各抵抗体（単位抵抗）を並列あるいは直列に接続することで、抵抗値の異なる複数の分圧抵抗を形成する分圧回路が記載されている。この分圧回路における分圧抵抗の構成によれば、抵抗領域全体の短手方向を長くすることで長手方向の長さを短くすることができるので、この分圧抵抗の構成を非線形のＤ／Ａ変換回路に適用すれば、分圧抵抗のコンタクトピッチの差を小さくすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−５９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の分圧回路では、単位抵抗を一定方向に複数個並べて配置しているため、抵抗領域にはほとんど無駄な領域が発生しないものの、分圧抵抗のコンタクトピッチの差をゼロにすることはできない。従って、この分圧回路における分圧抵抗の構成を適用しても、非線形Ｄ／Ａ変換回路の特性によっては、上述した無駄な領域の発生あるいは配線領域の増大を十分に抑制することができず、小面積化を実現できない場合もある。
【０００７】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を提供することができる。また、本発明のいくつかの態様によれば、当該Ｄ／Ａ変換回路を用いた発振器、電子機器及び移動体を提供することができる。
【課題を解決するための手段】
【０００８】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【０００９】
［適用例１］
本適用例に係るＤ／Ａ変換回路は、半導体基板上に形成された、直列に接続されている複数の抵抗と、前記複数の抵抗の各々とそれぞれ接続される複数のスイッチと、を含み、前記複数の抵抗は、抵抗体と当該抵抗体に設けられた複数のコンタクトとを用いて構成され、前記半導体基板の平面視において、前記複数のスイッチは、第１方向に沿って並んで配置され、前記複数のコンタクトの前記第１方向の間隔は均等であり、前記複数の抵抗の前記第１方向に直交する第２方向の長さは不均等である。
【００１０】
第２方向の長さは、例えば、コンタクトの端あるいは抵抗体の端と、コンタクトの端あるいは抵抗体Ｒ端との間の第２方向の最短の長さであり、複数のコンタクトが同じ配線で短絡されている場合は、短絡経路間の長さはカウントしない。
【００１１】
本適用例に係るＤ／Ａ変換回路によれば、抵抗体に設けられた複数のコンタクトの第１方向の間隔が均等であることにより、複数の抵抗と複数のスイッチとを接続する配線に必要な領域を小さくすることができる。また、抵抗体に設けられた複数の抵抗の第２方向の長さは不均等であることにより、当該複数の抵抗の抵抗値を異ならせることができる。従って、本適用例によれば、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を実現することができる。
【００１２】
［適用例２］
上記適用例に係るＤ／Ａ変換回路において、前記複数のスイッチの各々は、ＭＯＳトランジスターであってもよい。
【００１３】
［適用例３］
上記適用例に係るＤ／Ａ変換回路において、前記複数の抵抗の各々は、隣り合って配置される２つの前記スイッチのうちの一方の前記スイッチの電極と接続される前記コンタクトと、他方の前記スイッチの電極と接続される前記コンタクトとを両端としてもよい。
【００１４】
［適用例４］
上記適用例に係るＤ／Ａ変換回路は、前記半導体基板の平面視において、前記複数の抵抗の少なくとも１つは、折れ曲がりを有する第１型の抵抗であり、前記複数の抵抗の他の少なくとも１つは、折れ曲がりを有しない第２型の抵抗であってもよい。
【００１５】
本適用例に係るＤ／Ａ変換回路によれば、第１方向の長さを同じにしながら、相対的に抵抗値の高い抵抗を第１型の抵抗で構成し、相対的に抵抗値の低い抵抗を第２型の抵抗で構成することにより、抵抗値が異なる複数の抵抗を小さい配置領域で実現することができる。従って、本適用例によれば、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を実現することができる。
【００１６】
［適用例５］
上記適用例に係るＤ／Ａ変換回路は、前記半導体基板の平面視において、前記第１型の抵抗のうち抵抗値が最大の抵抗の前記第２方向の長さをＬ１ｍａｘ、前記第２型の抵抗のうち抵抗値が最小の抵抗の前記第２方向の長さをＷ２ｍａｘとしたとき、０．５≦Ｌ１ｍａｘ／Ｗ２ｍａｘ≦２であってもよい。
【００１７】
本適用例に係るＤ／Ａ変換回路によれば、第１型の抵抗の配置領域の第２方向の長さと第２型の抵抗の配置領域の第２方向の長さがある程度揃っているので、無駄な領域を削減
して複数の抵抗の配置領域を小さくすることができる。
【００１８】
［適用例６］
上記適用例に係るＤ／Ａ変換回路は、前記半導体基板の平面視において、前記複数の抵抗の各々は、折れ曲がりを有しない抵抗であってもよい。
【００１９】
本適用例によれば、第１方向の長さを同じにしながら第２方向の長さを異ならせることにより、抵抗値が異なる複数の抵抗を構成することができるので、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を実現することができる。
【００２０】
［適用例７］
本適用例に係る発振器は、上記のいずれかのＤ／Ａ変換回路を備えている。
【００２１】
本適用例に係る発振器によれば、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を用いるので、例えば、周波数可変範囲が広いデジタル制御型の小型の発振器を実現することができる。
【００２２】
［適用例８］
本適用例に係る電子機器は、上記のいずれかのＤ／Ａ変換回路を備えている。
【００２３】
［適用例９］
本適用例に係る移動体は、上記のいずれかのＤ／Ａ変換回路を備えている。
【００２４】
これらの適用例によれば、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路を用いるので、例えば、信頼性の高い電子機器及び移動体を低コストで実現することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態のＤ／Ａ変換回路の構成を示す図。
【図２】本実施形態のＤ／Ａ変換回路の入出力特性の一例を示す図。
【図３】第１実施形態のＤ／Ａ変換回路のレイアウトの一例を示す図。
【図４】第２実施形態のＤ／Ａ変換回路のレイアウトの一例を示す図。
【図５】変形例のＤ／Ａ変換回路のレイアウトの一例を示す図。
【図６】変形例のＤ／Ａ変換回路のレイアウトの一例を示す図。
【図７】変形例のＤ／Ａ変換回路のレイアウトの一例を示す図。
【図８】本実施形態の発振器の斜視図。
【図９】本実施形態の発振器の構成を示す図。
【図１０】本実施形態における制御電圧と発振周波数との関係の一例を示す図。
【図１１】本実施形態におけるＤ／Ａ変換回路の入出力特性の一例を示す図。
【図１２】本実施形態の発振器の入出力特性の一例を示す図。
【図１３】本実施形態の電子機器の構成の一例を示す機能ブロック図。
【図１４】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２７】
１．Ｄ／Ａ変換回路
１−１．第１実施形態
図１は、第１実施形態のＤ／Ａ変換回路の構成を示す図である。第１実施形態のＤ／Ａ変換回路１００は、半導体基板上に形成された、ｎ（＝２Ｎ）−１個の抵抗Ｒ１〜Ｒｎ−１、ｎ個のスイッチＳＷ１〜ＳＷｎ、スイッチ制御回路１０１及び演算増幅器１０２を含んで構成されている。
【００２８】
ｎ−１個の抵抗Ｒ１〜Ｒｎ−１は、半導体基板上に形成され、高電位側の基準電圧Ｖｒｅｆ＋の供給線と低電位側の基準電圧Ｖｒｅｆ−の供給線（例えばグランド線）との間に直列に接続されている。
【００２９】
各抵抗Ｒｋ（ｋ＝１〜ｎ−１）の両端は、それぞれスイッチＳＷｋの一端とスイッチＳＷｋ＋１の一端に接続され、スイッチＳＷｋの他端とスイッチＳＷｋ＋１の他端が接続されている。
【００３０】
スイッチＳＷｌ（ｌ＝１，３，・・・，ｎ−１）の他端とスイッチＳＷｌ＋１の他端との接続ノードｎｄｌは、それぞれ少なくとも１つのスイッチ（不図示）を介して、演算増幅器１０２の非反転入力端子（＋端子）と接続される。
【００３１】
演算増幅器１０２は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
【００３２】
スイッチ制御回路１０１は、Ｎビットのデジタルコードが入力され、当該Ｎビットのデジタルコードの値に応じて、スイッチＳＷｌ（ｌ＝１，３，・・・，ｎ−１）を同時にオン状態にするとともにスイッチＳＷｌ＋１を同時にオフ状態にし、あるいは、スイッチＳＷｌを同時にオフ状態にするとともにスイッチＳＷｌ＋１を同時にオン状態にするように制御する。これにより、各ノードｎｄｌ（ｌ＝１，３，・・・，ｎ−１）は、抵抗Ｒｌの高電位側の端子と低電位側の端子のいずれか一方と電気的に接続される。また、スイッチ制御回路１０１は、ノードｎｄｌのうちのいずれか１つのノードのみが演算増幅器１０２の非反転入力端子（＋端子）と電気的に接続されるように、不図示のスイッチ群を制御する。すなわち、スイッチ制御回路１０１は、基準電圧Ｖｒｅｆ＋と基準電圧Ｖｒｅｆ−の間を抵抗Ｒ１〜Ｒｎ−１で分圧したｎ（＝２Ｎ）種類の電圧のうちのいずれか１つの電圧を選択して演算増幅器１０２の非反転入力端子（＋端子）に出力させる。
【００３３】
スイッチＳＷｍ（ｍ＝１〜ｎ）は、ＭＯＳトランジスターであってもよく、この場合、各ＭＯＳトランジスターのソース電極及びドレイン電極の一方が抵抗Ｒｋ（ｋ＝１〜ｎ−１）のいずれかと接続され、他方がノードｎｄｌ（ｌ＝１，３，・・・，ｎ−１）のいずれかと接続される。また、各ＭＯＳトランジスターのゲート電極には、スイッチ制御回路１０１からの制御信号が供給される。
【００３４】
このように構成された本実施形態のＤ／Ａ変換回路１００は、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）のＤ／Ａ変換回路であり、入力されたＮビットのデジタルコードの値に応じた２Ｎ種類の電圧を出力する。
【００３５】
なお、各ノードｎｄｌ（ｌ＝１，３，・・・，ｎ−１）が、演算増幅器１０２の非反転入力端子（＋端子）に直接接続され、スイッチ制御回路１０１が、Ｎビットのデジタルコードの値に応じて、スイッチＳＷｍ（ｍ＝１〜ｎ）のうちのいずれか１つのスイッチをオン状態にするとともに他のすべてのスイッチをオフ状態にするように制御してもよい。
【００３６】
本実施形態では、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１のうちの少なくとも２つの抵抗値が異なっており、Ｄ／Ａ変換回路１００は、入力されるデジタルコードに対して出力電圧が非
線形となる。Ｄ／Ａ変換回路１００の入出力特性の一例を図２に示す。
【００３７】
図２の例では、入力データ（Ｎビットデジタルコード）が中間値の２Ｎ−１（＝ｎ／２）よりも小さい範囲では入力データの値の増加量に対する出力電圧の増加量（傾き）が単調に減少していき、入力データが２Ｎ−１よりも大きい範囲では入力データ値の増加量に対する出力電圧の増加量（傾き）が単調に増加する。このような入力出力特性を有するＤ／Ａ変換回路１００は、抵抗Ｒ１の抵抗値＞抵抗Ｒ２の抵抗値＞・・・抵抗Ｒｎ／２−１の抵抗値＞抵抗Ｒｎ／２の抵抗値＜抵抗Ｒｎ／２＋１の抵抗値＜・・・＜抵抗Ｒｎ−２の抵抗値＜抵抗Ｒｎ−１の抵抗値の関係を満たす。すなわち、抵抗Ｒ１から抵抗Ｒｎ／２までは抵抗値が単調減少し、抵抗Ｒｎ／２からＲｎ−１までは抵抗値が単調増加する。
【００３８】
図３は、図２のような非線形の入力出力特性を有する第１実施形態のＤ／Ａ変換回路１００の半導体基板上でのレイアウト（半導体基板を平面視したレイアウト）の一例を示す図である。なお、図３では、図１の構成要素のうちの一部の抵抗とスイッチのみが図示され、その他の抵抗やスイッチ、スイッチ制御回路１０１及び演算増幅器１０２の図示は省略されている。
【００３９】
図３に示すように、本実施形態のＤ／Ａ変換回路１００において、ｎ個のスイッチＳＷ１〜ＳＷｎ（複数のスイッチの一例）は、それぞれＭＯＳトランジスターであり、ｎ個のスイッチＳＷ１〜ＳＷｎは、第１方向（図３では上下方向）に沿って並んで配置されている。ｎ個のスイッチＳＷ１〜ＳＷｎ（ＭＯＳトランジスター）の配置領域を最小化するために、スイッチＳＷ１とスイッチＳＷ２、スイッチＳＷ３とスイッチＳＷ４などの隣り合う２つのスイッチはドレインあるいはソースが共通化されており、かつ、スイッチＳＷ２とスイッチＳＷ３、スイッチＳＷ４とスイッチＳＷ５などの隣り合う２つのスイッチの間隔（ソースあるいはドレインの間隔）はレイアウトデザインルールで許容される最小間隔に設定されている。ｎ個のスイッチＳＷ１〜ＳＷｎ（ＭＯＳトランジスター）をこのように配置すると、例えば、スイッチＳＷ１〜ＳＷｎ（ＭＯＳトランジスター）のソースやドレインに設けられる複数のコンタクトの第１方向の間隔（コンタクトピッチ）Ｄｍは均等（例えば、レイアウトデザインルールで許容される最小間隔）になる。
【００４０】
ｎ−１個の抵抗Ｒ１〜Ｒｎ−１（複数の抵抗の一例）は、抵抗体Ｒ（例えば、ポリシリコンで形成される）と抵抗体Ｒに設けられた複数のコンタクトとを用いて構成されている。各抵抗Ｒｋは、２つのスイッチＳＷｋ及びスイッチＳＷｋ＋１のうちの一方のスイッチＳＷｋの電極（共通化されていないソースあるいはドレイン）と接続されるコンタクトと、他方のスイッチＳＷｋ＋１の電極（共通化されていないソースあるいはドレイン）と接続されるコンタクトとを両端とする。図３では、各抵抗Ｒｋに相当する抵抗体Ｒの部分に「Ｒｋ」の符号が付されている。
【００４１】
本実施形態では、抵抗体Ｒに設けられた複数のコンタクトの第１方向の間隔（コンタクトピッチ）Ｄｒは均等（同じ）である。各抵抗Ｒｋ（ｋ＝１〜ｎ−１）の両端は、それぞれスイッチＳＷｋの電極とスイッチＳＷｋ＋１の電極に接続されるので、Ｄｒ＝１．５Ｄｍとすれば、ほぼ直線上の配線で最も効率よく接続することができる。
【００４２】
また、本実施形態では、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１の少なくとも１つは、折れ曲がりを有する蛇行型（第１型の一例）の抵抗であり、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１の他の少なくとも１つは、折れ曲がりを有しない直行型（第２型の一例）の抵抗である。半導体基板上に配置された抵抗体Ｒにより、抵抗Ｒ１〜Ｒｎ−１は同じ材質（例えば、ポリシリコン）かつ同じ厚みで構成されるので、各抵抗の抵抗値は、電流経路の長さ（Ｌ）と幅（Ｗ）の比Ｌ／Ｗに比例する。図３に示すように、蛇行型抵抗では、Ｌ≒第２方向の長さＬ１＋コンタクトピッチＤｒであり、Ｗ≒抵抗体Ｒの幅Ｗ１である。また、直行型抵抗では
、Ｌ≒コンタクトピッチＤｒであり、Ｗ≒抵抗体Ｒの幅Ｗ２である。従って、本実施形態では、抵抗体Ｒに設けられたｎ−１個の抵抗Ｒ１〜Ｒｎ−１の第１方向に直交する第２方向（図３では左右方向）の長さ（Ｌ１やＷ２）は不均等である。
【００４３】
なお、本実施形態では、抵抗Ｒ１〜Ｒｎ−１の第１方向に直交する第２方向の長さとは、コンタクトの端あるいは抵抗体Ｒの端と、コンタクトの端あるいは抵抗体Ｒの端との間の第２方向の最短の長さをいう。
【００４４】
コンタクトピッチＤｒは均等（同じ）なので、蛇行型抵抗のＬは直行型抵抗のＬよりも大きい。また、蛇行型抵抗のＷは必ずコンタクトピッチＤｒよりも小さいのに対して、直行型抵抗のＷはコンタクトピッチＤｒよりも大きくすることができる。従って、抵抗値の大きい抵抗は蛇行型抵抗とし、抵抗値の小さい抵抗は直行型抵抗とすることで、抵抗体Ｒの配置領域（抵抗全体の配置領域）を小さくすることが可能となる。前述の通り、図２に示した入出力特性を有するＤ／Ａ変換回路１００は、抵抗Ｒ１から抵抗Ｒｎ／２までは抵抗値が単調減少し、抵抗Ｒｎ／２からＲｎ−１までは抵抗値が単調増加する。従って、抵抗Ｒ１や抵抗Ｒｎ−１に近い側の抵抗を蛇行型とし、抵抗Ｒｎ／２に近い側の抵抗を直行型とすることで、抵抗体Ｒの配置領域を小さくすることができる。
【００４５】
図３の例では、抵抗Ｒ１〜抵抗ＲＭ−１は、すべて蛇行型抵抗であり、抵抗Ｒ１から抵抗ＲＭ−１までＬ１が単調減少していき、抵抗ＲＭ−１のＬ１が最小になっている。なお、抵抗Ｒ１〜抵抗ＲＭ−１のＷ１はすべて同じでもよいし、そうでなくてもよい。また、抵抗ＲＭ〜抵抗Ｒｎ−Ｍは、すべて直行型抵抗であり、抵抗ＲＭから抵抗Ｒｎ−ＭまでＷ２が単調増加していき、抵抗Ｒｎ／２のＷ２が最大になり、抵抗Ｒｎ／２から抵抗Ｒｎ−ＭまでＷ２が単調減少している。また、抵抗Ｒｎ−Ｍ＋１〜抵抗Ｒｎ−１は、すべて蛇行型抵抗であり、抵抗Ｒｎ−Ｍ＋１から順にＬ１が単調増加少していき、抵抗Ｒｎ−１のＬ１が最大になっている。また、抵抗ＲＭのＷ／Ｌは抵抗ＲＭ−１のＷ／Ｌよりも小さく、Ｒｎ−Ｍ＋１のＷ／Ｌは抵抗Ｒｎ−ＭのＷ／Ｌよりも大きくなっている。従って、抵抗Ｒ１の抵抗値あるいは抵抗Ｒｎ−１の抵抗値が最大、抵抗Ｒｎ／２の抵抗値が最小となっている。
【００４６】
ここで、抵抗体Ｒのシート抵抗値をＲｕｎｉｔ、直行型抵抗における抵抗体Ｒの幅Ｗ２の最小値をＷ２ｍｉｎとすると、抵抗値ｒの直行型抵抗における抵抗体Ｒの幅Ｗ２は、例えば式（１）で計算される。
【００４７】
【数１】
0006504345.tif 000002
【００４８】
さらに、蛇行型抵抗における抵抗体Ｒの幅Ｗ１の最大値をＷ１ｍａｘ、Ｗ２の最大値（直行型抵抗のうち抵抗値が最小の抵抗の第２方向の長さＷ２）をＷ２ｍａｘとすると、抵抗値ｒの蛇行型抵抗における抵抗体Ｒの幅Ｗ１と第２方向の長さＬ１は、それぞれ、例えば式（２）と式（３）で計算される。
【００４９】
【数２】
0006504345.tif 000003
【００５０】
【数３】
0006504345.tif 000004
【００５１】
なお、Ｒｕｎｉｔ、Ｗ２ｍｉｎ及びＷ１ｍａｘは、Ｄ／Ａ変換回路１００を含む半導体回路（ＩＣ：Integrated Circuit）の製造プロセスで決まる値である。
【００５２】
抵抗体Ｒの配置領域（抵抗全体の配置領域）の第１方向の長さはコンタクトピッチＤｒで決まるため、抵抗体Ｒの配置領域の第２方向の長さが小さいほど、抵抗体Ｒの配置領域が小さくなる。抵抗体Ｒの配置領域の第２方向の長さは、蛇行型抵抗の配置領域の第２方向の長さと直行型抵抗の配置領域の第２方向の長さのうちの長い方で決まる。そして、Ｌ１の最大値（蛇行型抵抗のうち抵抗値が最大の抵抗の第２方向の長さＬ１）をＬ１ｍａｘとしたとき、蛇行型抵抗の配置領域の第２方向の長さは概ねＬ１ｍａｘであり、直行型抵抗の配置領域の第２方向の長さは概ねＷ２ｍａｘである。従って、Ｌ１ｍａｘとＷ２ｍａｘとの比が１に近いことが好ましく、少なくとも０．５≦Ｌ１ｍａｘ／Ｗ２ｍａｘ≦２を満たせば、蛇行型抵抗の配置領域の第２方向の長さと直行型抵抗の配置領域の第２方向の長さがある程度揃い、無駄な領域を削減して抵抗体Ｒの配置領域（抵抗全体の配置領域）を小さくすることができる。
【００５３】
以上に説明したように、第１実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒに設けられた複数のコンタクトの第１方向の間隔Ｄｒが均等であることにより、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１とｎ個のスイッチＳ１〜ＳＷｎとを接続する配線に必要な領域を小さくすることができる。また、第１方向の長さＤｒを同じにしながら、相対的に抵抗値の高い抵抗を蛇行型の抵抗で構成し、相対的に抵抗値の低い抵抗を直行型の抵抗で構成することにより、抵抗値が異なるｎ−１個の抵抗Ｒ１〜Ｒｎ−１を小さい配置領域で実現することができる。従って、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路１００を実現することができる。
【００５４】
１−２．第２実施形態
第２実施形態のＤ／Ａ変換回路は、その回路構成は第１実施形態（図１）と同様であるが、半導体基板上でのレイアウトが第１実施形態と異なる。図４は、図２のような非線形の入力出力特性を有する第２実施形態のＤ／Ａ変換回路１００の半導体基板上でのレイアウト（半導体基板を平面視したレイアウト）の一例を示す図である。なお、図４では、図１の構成要素のうちの一部の抵抗とスイッチのみが図示され、その他の抵抗やスイッチ、スイッチ制御回路１０１及び演算増幅器１０２の図示は省略されている。図４において、ｎ個のスイッチＳＷ１〜ＳＷｎ（ＭＯＳトランジスター）の配置は、図３と同じであり、例えば、スイッチＳＷ１〜ＳＷｎ（ＭＯＳトランジスター）のソースやドレインに設けられる複数のコンタクトの第１方向（図４では上下方向）の間隔（コンタクトピッチ）Ｄｍは均等（例えば、レイアウトデザインルールで許容される最小間隔）になっている。
【００５５】
本実施形態では、第１実施形態と同様に、抵抗体Ｒに設けられた複数のコンタクトの第１方向の間隔（コンタクトピッチ）Ｄｒは均等（同じ）である。各抵抗Ｒｋ（ｋ＝１〜ｎ−１）の両端は、それぞれスイッチＳＷｋの電極とスイッチＳＷｋ＋１の電極に接続されるので、Ｄｒ＝１．５Ｄｍとすれば、ほぼ直線上の配線で最も効率よく接続することができる。
【００５６】
また、本実施形態では、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１は、すべて折れ曲がりを有しない直行型の抵抗である。図４に示すように、各抵抗では、電流経路の長さＬ≒コンタクトピッチＤｒであり、電流経路の幅Ｗ≒抵抗体Ｒの幅Ｗ２である。従って、本実施形態では
、抵抗体Ｒに設けられたｎ−１個の抵抗Ｒ１〜Ｒｎ−１の第１方向に直交する第２方向（図４では左右方向）の長さ（Ｗ２）は不均等である。
【００５７】
前述の通り、図２に示した入出力特性を有するＤ／Ａ変換回路１００は、抵抗Ｒ１から抵抗Ｒｎ／２までは抵抗値が単調減少し、抵抗Ｒｎ／２からＲｎ−１までは抵抗値が単調増加する。図３の例では、抵抗Ｒ１〜抵抗Ｒｎ−１は、すべて直行型抵抗であり、抵抗Ｒ１から抵抗Ｒｎ／２までＷ２が単調増加していき、抵抗Ｒｎ／２のＷ２が最大になり、抵抗Ｒｎ／２から抵抗Ｒｎ−１までＷ２が単調減少している。従って、抵抗Ｒ１の抵抗値あるいは抵抗Ｒｎ−１の抵抗値が最大、抵抗Ｒｎ／２の抵抗値が最小となっている。抵抗値ｒの直行型抵抗における抵抗体Ｒの幅Ｗ２は、例えば上述した式（１）で計算される。
【００５８】
以上に説明したように、第２実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒに設けられた複数のコンタクトの第１方向の間隔Ｄｒが均等であることにより、ｎ−１個の抵抗Ｒ１〜Ｒｎ−１とｎ個のスイッチＳ１〜ＳＷｎとを接続する配線に必要な領域を小さくすることができる。また、第１方向の長さを同じにしながら、第２方向の長さＷ２を異ならせることにより、抵抗値が異なるｎ−１個の抵抗Ｒ１〜Ｒｎ−１を構成することができる。従って、入出力特性が非線形でありながら小面積化が可能なＤ／Ａ変換回路１００を実現することができる。
【００５９】
１−３．変形例
第１実施形態又は第２実施形態の発振器１は、種々の変形実施が可能である。上記の各実施形態では、抵抗Ｒ１〜Ｒｎ−１の第１方向に直交する第２方向の長さは、コンタクトの端あるいは抵抗体Ｒの端と、コンタクトの端あるいは抵抗体Ｒの端との間の第２方向の最短の長さであり、複数のコンタクトが同じ配線で短絡されている場合は、短絡経路間の長さはカウントしない。従って、例えば、上記の第１実施形態又は第２実施形態において、図５に示すように、直行型抵抗は、コンタクト部分の抵抗体Ｒの第２方向（図５では左右方向）の長さＷ３が均等（同じ）であっても、抵抗体Ｒの両端の間の第２方向の最短の長さＷ２が不均等であればよい。
【００６０】
また、例えば、上記の第１実施形態において、図６に示すように、抵抗体Ｒの第２方向（図６では左右方向）の幅Ｌ３が均等（同じ）であっても、蛇行型抵抗は、コンタクトの数を不均等にして、コンタクトの端と抵抗体Ｒの端との間の第２方向の最短の長さＬ１が不均等であればよい。
【００６１】
また、例えば、上記の第１実施形態において、図７に示すように、抵抗体Ｒを複数の部分に分割してコンタクトを配線接続することで蛇行型抵抗が実現されていても、蛇行型抵抗は、コンタクトの数や第２方向のコンタクトの位置を不均等にするなどして、コンタクトの端と抵抗体Ｒの端との間の第２方向の最短の長さＬ１が不均等であればよい。
【００６２】
また、例えば、上記の第２実施形態では直行型抵抗のみで非線形の入出力特性を有するＤ／Ａ変換回路を実現しているが、蛇行型抵抗のみで非線形の入出力特性を有するＤ／Ａ変換回路を実現することもできる。
【００６３】
２．発振器
図８は、本実施形態の発振器の斜視図である。また、図９は、本実施形態の発振器の構成を示す図である。本実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図８及び図９に示すように、制御用集積回路（ＩＣ：Integrated Circuit）２、発振用集積回路（ＩＣ）３、水晶振動子４、並びに、制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が搭載されているパッケージ（容器）１０を含んで構成されている。
【００６４】
制御用ＩＣ２は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。同様に、発振用ＩＣ３は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。
【００６５】
制御用ＩＣ２は、図９に示すように、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路（ＤＡＣ：Digital to Analog Converter）２５を含んで構成されている。
【００６６】
レギュレーター回路２１は、電源電位ＶＤＤから一定の電圧を生成し、シリアルインターフェース回路２３及びデジタル演算回路２４に供給する電圧レギュレーターである。
【００６７】
レギュレーター回路２２は、電源電位ＶＤＤから一定の電圧を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電圧レギュレーター、又は、電源電位ＶＤＤから一定の電流を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電流レギュレーターである。
【００６８】
シリアルインターフェース回路２３は、発振器１の３つの外部端子ＣＳＸ，ＳＣＫ，ＤＡＩＮからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用ＩＣ２の３つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路２４に出力する。シリアルインターフェース回路２３は、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリアルインターフェース回路２３は、３線式のインターフェース回路であるが、これに限られず、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応の２線式のインターフェース回路であってもよい。
【００６９】
デジタル演算回路２４は、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデータ信号に変換して出力する。
【００７０】
Ｄ／Ａ変換回路２５は、デジタル演算回路２４が出力するＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。なお、Ｄ／Ａ変換回路２５の出力端子と発振用ＩＣ３の制御端子（制御信号の入力端子）とを、抵抗やコンデンサー等の受動素子（パッシブ素子）を介して接続してもよい。
【００７１】
発振用ＩＣ３は、水晶振動子４と接続されており、制御用ＩＣ２が出力する制御信号に応じた周波数で水晶振動子４を共振させ、発振信号を出力する。この発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸを介して差動の発振信号として発振器１の外部に出力される。また、発振用ＩＣ３は、制御用ＩＣ２による制御に基づき、水晶振動子４の共振周波数を制御する。なお、水晶振動子４は、共振器の一例であり、水晶振動子４に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金
属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。
【００７２】
なお、発振器１の外部電源端子対（図９では、電源電位ＶＤＤが供給される電源端子ＶＤＤと接地電位ＶＳＳが供給されるグラウンド端子ＧＮＤの対）は、１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号を出力させることができるので、この発振器１をシステムのクロック源として利用することができる。ただし、本実施形態の発振器１は、２系統以上の外部電源端子対（例えば、制御用ＩＣ２用の電源端子対と発振用ＩＣ３用の電源端子対）を備えていてもよい。
【００７３】
図９に示すように、発振用ＩＣ３は、レギュレーター回路３１、増幅回路３２及び出力回路３３を含んで構成されている。
【００７４】
レギュレーター回路３１は、電源電位ＶＤＤから一定の電流を生成し、増幅回路３２の電源ノードに供給する電流レギュレーター、又は、電源電位ＶＤＤから一定の電圧を生成し、増幅回路３２の電源ノードに供給する電圧レギュレーターである。
【００７５】
増幅回路３２は、例えば、レギュレーター回路３１から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させる。あるいは、増幅回路３２は、レギュレーター回路３１から供給される電圧により動作するＣＭＯＳインバーター素子によって水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させてもよい。
【００７６】
増幅回路３２は、水晶振動子４の負荷容量として機能する不図示の可変容量素子（例えば、可変容量ダイオードやＭＯＳ容量など）を有しており、この可変容量素子には、発振用ＩＣ３の端子（制御端子）を介して、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子４の発振周波数は、可変容量素子の容量値に応じて変化する。
【００７７】
なお、増幅回路３２と水晶振動子４により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。
【００７８】
出力回路３３は、例えば、増幅回路３２が増幅した信号（水晶振動子４の入力信号）をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路３３は、例えば、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路３３は、外部端子ＯＥがＨ（ハイ）レベルの時は発振用ＩＣ３の２つの端子から発振信号を出力し、外部端子ＯＥがＬ（ロー）レベルの時は発振信号の出力を停止する。発振用ＩＣ３から出力された差動の発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸから外部に出力される。なお、出力回路３３は、ＣＭＯＳレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子ＯＵＴから外部に出力してもよい。この場合、外部端子ＯＵＴＸは不要である。
【００７９】
増幅回路３２、あるいは、増幅回路３２と出力回路３３は、水晶振動子４を共振させるための発振用回路として機能する。
【００８０】
発振用ＩＣ３と水晶振動子４によって構成される発振回路は、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）（可変容量素子の端子間電圧）に応じた周波数の発振信号を出力する電圧制御水晶発振回路として機能する。図１０に、可変容量素子として可変容量ダイオードを用いた場合の制御電圧（可変容量ダイオードの端子間電圧）と発振周波数（発振信号の周波数）との関係（制御電圧−発振周波数特性）の一例を示す。図１０において、横軸は制御電圧であり、縦軸は発振周波数である。図１０に示すように、制御電圧がＶ１からＶ２まで変化する間に発振周波数はｆ１からｆ２まで非線形に変化する。具体的には、制御電圧がＶ１からＶ３までは発振周波数の傾き（変化率）が単調に増加し、制御電圧がＶ３からＶ２までは発振周波数の傾き（変化率）が単調に減少している。このような制御電圧−発振周波数特性の非線形性は、主に、可変容量ダイオードの端子間電圧と容量値との関係が非線形であることに起因する。
【００８１】
一般に、発振器の規格によって発振周波数の線形性が規定されているため（例えば５ｐｐｍ／Ｖ程度）、発振回路の制御電圧−発振周波数特性が非線形の場合、制御電圧の全範囲（例えば図１０のＶ１〜Ｖ２の範囲）を使用することができず、従来は、線形性のよい一部の範囲（例えば図１０のＶ１’〜Ｖ２’の範囲）のみを使用することしかできず、発振周波数の可変範囲が制限されていた。
【００８２】
そこで、本実施形態では、発振周波数の可変範囲を広げるために、Ｄ／Ａ変換回路２５の入出力特性が、発振回路の制御電圧−発振周波数特性の非線形性を相殺する方向の非線形性を有するように調整されている。図１１に、Ｄ／Ａ変換回路２５の入出力特性の一例を示す。図１１において、横軸はＤ／Ａ変換回路２５の入力コード（Ｎビットのデータ信号の値）であり、縦軸はＤ／Ａ変換回路２５の出力電圧（制御電圧）である。図１１に示すように、入力コードが００・・・０から１１・・・１まで変化する間に出力電圧はＶ１からＶ２まで非線形に変化する。具体的には、入力コードが００・・・０から０１・・・１までは出力電圧の傾き（変化率）が単調に減少し、入力コードが０１・・・１から１１・・・１までは出力電圧の傾き（変化率）が単調に増加している。
【００８３】
従って、Ｄ／Ａ変換回路２５の入出力特性の非線形性と発振回路の制御電圧−発振周波数特性の非線形性が互いに相殺し合い、発振器１の入出力特性は線形に近づく。発振回路が図１０に示される制御電圧−発振周波数特性を有し、かつ、Ｄ／Ａ変換回路２５が図１１に示す入出力特性を有する場合の発振器１の入出力特性を図１２に示す。図１２において、横軸は入力コード（Ｎビットのデータ信号の値）であり、縦軸は発振周波数である。図１２に示すように、入力コードが００・・・０から１１・・・１まで変化する間に発振周波数はＶ１からＶ２までほぼ線形に変化する。このように、発振器１は、入力コードの全範囲に対応して制御電圧の全範囲（例えば図１２のＶ１〜Ｖ２の範囲）を使用することができるため、従来よりも発振周波数の可変範囲を広げることができる。
【００８４】
入出力特性が非線形性を有するＤ／Ａ変換回路２５として、例えば上述した各実施形態のＤ／Ａ変換回路１００や各変形例のＤ／Ａ変換回路１００を適用することにより、周波数可変範囲が広いデジタル制御型の小型の発振器１を実現することができる。
【００８５】
３．電子機器
図１３は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１３の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【００８６】
発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路３１２とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。
【００８７】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【００８８】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【００８９】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【００９０】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【００９１】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【００９２】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【００９３】
Ｄ／Ａ変換回路３１２として例えば上述した各実施形態のＤ／Ａ変換回路１００や各変形例のＤ／Ａ変換回路１００を適用することにより、信頼性の高い電子機器を低コストで実現することができる。
【００９４】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【００９５】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器
３００は、発振器３１０として、例えば上述した各実施形態のＤ／Ａ変換回路１００や各変形例のＤ／Ａ変換回路１００を含む上記実施形態の発振器１を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。
【００９６】
４．移動体
図１４は、本実施形態の移動体の一例を示す図（上面図）である。図１４に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１４の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【００９７】
発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。
【００９８】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【００９９】
発振器４１０が内蔵するＤ／Ａ変換回路として例えば上述した各実施形態のＤ／Ａ変換回路１００や各変形例のＤ／Ａ変換回路１００を適用することにより、信頼性の高い移動体を低コストで実現することができる。
【０１００】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１０１】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０２】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１０３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０４】
１  発振器、２  制御用集積回路（ＩＣ）、３  発振用集積回路（ＩＣ）、４  水晶振動子、１０  パッケージ、２１  レギュレーター回路、２２  レギュレーター回路、２３  シリアルインターフェース回路、２４  デジタル演算回路、２５  Ｄ／Ａ変換回路、３１
レギュレーター回路、３２  増幅回路、３３  出力回路、１０１  スイッチ制御回路、１０２  演算増幅器、３００  電子機器、３１０  発振器、３１２  Ｄ／Ａ変換回路、３
２０  ＣＰＵ、３３０  操作部、３４０  ＲＯＭ、３５０  ＲＡＭ、３６０  通信部、３７０  表示部、４００  移動体、４１０  発振器、４２０，４３０，４４０  コントローラー、４５０  バッテリー、４６０  バックアップ用バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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