(57)【特許請求の範囲】
【請求項１】
３次元ＮＡＮＤメモリ構造体においてトンネル誘電体層を形成する方法であって、
セルスタック基板における浮遊ゲートの露出面上に材料の層を堆積させる段階を備え、
前記材料は、前記材料の更なる処理後に前記トンネル誘電体層として機能し、
前記更なる処理は、
前記層における前記材料の一部を酸化させる段階と、
前記層における前記材料の酸化された前記一部を除去する段階と、
前記層における残余の材料を酸化させる段階とを含む、方法。
【請求項２】
前記材料は、前記材料の更なる処理の後にトンネル誘電体層として機能するのに十分な厚さで堆積される、請求項１に記載の方法。
【請求項３】
堆積された前記材料の前記厚さは、約６０オングストローム〜約７０オングストロームであり、
前記トンネル誘電体層の前記厚さは、約５０オングストローム〜約８０オングストロームである、請求項２に記載の方法。
【請求項４】
前記層における前記材料の酸化された前記一部は、フッ化水素酸エッチングを用いて除去される、請求項１から３のいずれか１項に記載の方法。
【請求項５】
３次元ＮＡＮＤメモリ構造体においてトンネル誘電体層を形成する方法であって、
セルスタック基板における浮遊ゲートの露出面上に材料の層を堆積させる段階と、
前記トンネル誘電体層との界面に沿って前記浮遊ゲートの一部を酸化させる段階と、
を備え、
前記材料は、前記材料の更なる処理後に前記トンネル誘電体層として機能し、
前記更なる処理は、前記材料を酸化させることからなる、方法。
【請求項６】
３次元ＮＡＮＤメモリ構造体においてトンネル誘電体層を形成する方法であって、
セルスタック基板における浮遊ゲートの露出面上に材料の層を堆積させる段階を備え、
前記材料は、前記材料の更なる処理後に前記トンネル誘電体層として機能し、
前記更なる処理は、前記材料を酸化させることからなり、
前記材料は、アンドープポリシリコン、ポリシリコン、または窒化シリコンからなる群から選択される部材である、方法。
【請求項７】
前記材料は、前記材料の更なる処理の後にトンネル誘電体層として機能するのに十分な厚さで堆積される、請求項５又は６に記載の方法。
【請求項８】
堆積された前記材料の前記厚さは、約２５オングストローム〜約４０オングストロームであり、
前記トンネル誘電体層の前記厚さは、約５０オングストローム〜約８０オングストロームである、請求項７に記載の方法。
【請求項９】
酸化された前記浮遊ゲートの前記一部は、前記トンネル誘電体層の界面を越えて約１０オングストロームになるか、またはそれよりも小さい、請求項５に記載の方法。
【請求項１０】
前記浮遊ゲートは、前記層が堆積されるときに、前記セルスタック基板の露出面と実質的に同一平面である、請求項９に記載の方法。
【請求項１１】
前記材料は、アンドープポリシリコンである、請求項５から１０のいずれか１項に記載の方法。
【請求項１２】
前記浮遊ゲートは、前記トンネル誘電体層の生成後に、前記トンネル誘電体層の生成前の大きさと実質的に同一の大きさを有する、請求項１から１１のいずれか１項に記載の方法。
【請求項１３】
前記トンネル誘電体層は、前記浮遊ゲートからのドーパント汚染が実質的にない状態のままである、請求項１から１２のいずれか１項に記載の方法。
【請求項１４】
前記浮遊ゲートは、前記トンネル誘電体層を形成した後に、実質的に均一なドーパント分布を維持する、請求項１から１３のいずれか１項に記載の方法。
【請求項１５】
前記浮遊ゲートは、前記トンネル誘電体層を形成した後に実質的に同一の形状を維持する、請求項１から１４のいずれか１項に記載の方法。
【請求項１６】
３次元ＮＡＮＤメモリ構造体を製造する方法であって、
セレクトゲートソース領域上に配置された複数の導電材料および絶縁材料の複数の交互に配置された層を有するセルスタック基板にセルピラートレンチをエッチングする段階と、
導電材料の複数の層における前記セルピラートレンチの複数の側壁に複数の浮遊ゲート凹部をエッチングする段階と、
前記複数の浮遊ゲート凹部にインターポリ誘電体（ＩＰＤ）層を形成する段階と、
前記複数の浮遊ゲート凹部における前記ＩＰＤ層上に浮遊ゲート層を堆積させて、複数の浮遊ゲートユニットを形成する段階と、
前記ＩＰＤ層および前記浮遊ゲート層をエッチングして、前記セルピラートレンチの前記複数の側壁と同一平面にすることにより、ディスクリート浮遊ゲートを生成する段階と、
請求項１から１５のいずれか１項に記載の浮遊ゲートの露出面上にトンネル誘電体層を形成する段階とを備える、方法。
【請求項１７】
第１の絶縁層と第２の絶縁層との間に配置された制御ゲート材料および浮遊ゲート材料と、
インターポリ誘電体（ＩＰＤ）層が前記制御ゲート材料を前記浮遊ゲート材料から電気的に絶縁するように、前記制御ゲート材料と前記浮遊ゲート材料との間に配置された前記ＩＰＤ層と、
前記制御ゲート材料の反対側の前記浮遊ゲート材料上に堆積されるトンネル誘電体層とを備え、
前記トンネル誘電体層との界面に沿った前記浮遊ゲートの一部は、酸化されている、３次元ＮＡＮＤメモリ構造体。
【請求項１８】
前記トンネル誘電体層は、約５０オングストローム〜約８０オングストロームの厚さを有する、請求項１７に記載の３次元ＮＡＮＤメモリ構造体。
【請求項１９】
酸化された前記浮遊ゲートの前記一部は、前記トンネル誘電体層の界面を越えて約１０オングストロームになるか、またはそれよりも小さい、請求項１７または１８に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２０】
前記浮遊ゲートは、湾曲したインターフェースが実質的にない、請求項１７から１９のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２１】
前記浮遊ゲートと前記トンネル誘電体層との間の界面は、実質的に平坦である、請求項１７から２０のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２２】
前記浮遊ゲートは、前記トンネル誘電体層を生成する前の大きさと実質的に同一の大きさを有する、請求項１７から２１のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２３】
前記トンネル誘電体層は、前記浮遊ゲートからのドーパント汚染が実質的にない、請求項１７から２２のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２４】
前記浮遊ゲートは、実質的に均一なドーパント分布を有する、請求項１７から２３のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２５】
前記浮遊ゲートは、前記トンネル誘電体層を生成する前の形状と実質的に同一の形状を有する、請求項１７から２４のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２６】
前記浮遊ゲートは、前記トンネル誘電体層との界面において、前記ＩＰＤ層との界面における高さと実質的に同一の高さを有する、請求項１７から２５のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２７】
第１の絶縁層と第２の絶縁層との間に配置された制御ゲート材料および浮遊ゲート材料と、
インターポリ誘電体（ＩＰＤ）層が前記制御ゲート材料を前記浮遊ゲート材料から電気的に絶縁するように、前記制御ゲート材料と前記浮遊ゲート材料との間に配置された前記ＩＰＤ層と、
前記制御ゲート材料の反対側の前記浮遊ゲート材料に結合されたトンネル誘電体層とを備え、
前記浮遊ゲートは、前記トンネル誘電体層との界面において湾曲が実質的になく、
前記トンネル誘電体層との界面に沿った前記浮遊ゲートの一部は、酸化されている、３次元ＮＡＮＤメモリ構造体。
【請求項２８】
酸化された前記浮遊ゲートの前記一部は、前記トンネル誘電体層の界面を越えて約１０オングストロームになるか、またはそれよりも小さい、請求項２７に記載の３次元ＮＡＮＤメモリ構造体。
【請求項２９】
前記浮遊ゲートは、前記トンネル誘電体層との界面において実質的に平坦である、請求項２７または２８に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３０】
前記浮遊ゲートは、前記トンネル誘電体層との前記界面全体に沿って実質的に平坦である、請求項２９に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３１】
前記浮遊ゲートと前記第１の絶縁層との間の界面および前記浮遊ゲートと前記トンネル誘電体層との間の界面の交点は、約２０°〜約１６０°の角度を有する、請求項３０に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３２】
前記角度は、約４５°〜１２０°である、請求項３１に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３３】
前記浮遊ゲートと前記第２の絶縁層との間の界面および前記浮遊ゲートと前記トンネル誘電体層との間の界面の交点は、約２０°〜約１６０°の角度を有する、請求項３０から３２のいずれか１項に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３４】
前記角度は、約４５°〜１２０°である、請求項３３に記載の３次元ＮＡＮＤメモリ構造体。
【請求項３５】
セレクトゲートソース領域上に配置された複数の導電材料および絶縁材料の複数の交互に配置された層を有するセルスタック基板と、
前記複数の交互に配置された層に対して実質的に鉛直な向きで前記セルスタック基板内に位置付けられたセルピラーと、
前記セルピラーの周囲に３次元構成で配列される、請求項１７から３４のいずれか１項に記載の複数の３次元ＮＡＮＤメモリ構造体とを備え、
前記複数の３次元ＮＡＮＤメモリ構造体は、複数の導電材料層と位置合わせされて電気的に結合される、３次元ＮＡＮＤメモリセル。
【請求項３６】
前記複数の３次元ＮＡＮＤメモリ構造体は、前記セルピラーの周囲の複数のコラムに配列される、請求項３５に記載の３次元ＮＡＮＤメモリセル。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリ構造体は、様々な電子デバイスにデータストレージを提供する集積回路である。メモリは、給電されない場合に格納済み情報を失う揮発性メモリ構造体（例えばＲＡＭ、ランダムアクセスメモリ）と、給電されなくても格納済み情報を保持する不揮発性メモリ構造体とを含み得る。そのような不揮発性メモリの一例は、フラッシュメモリである。不揮発性フラッシュメモリは、様々な携帯式デバイスにおいて用いられ得、物理的転送中に電力が供給されない場合に、ある電子デバイスから別のデバイスへとデータを転送するときに使用するのに有益であり得る。
【図面の簡単な説明】
【０００２】
【図１Ａ】従来技術によるメモリ構造体の区分の概略図である。
【図１Ｂ】本発明の一実施形態によるメモリ構造体の区分の概略図である。
【図１Ｃ】本発明の一実施形態によるメモリ構造体の区分の概略図である。
【図２】本発明の一実施形態による３次元ＮＡＮＤメモリセルの区分の概略図である。
【図３】本発明の一実施形態による３次元ＮＡＮＤメモリセルを製造する方法のフロー図である。
【図４Ａ】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。
【図４Ｂ】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。
【図４Ｃ】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。
【図５】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。
【図６】得られたトンネル誘電体の厚さを、既知のプロセスと対照する本発明の実施形態と比較した収集データのボックスプロットおよびグラフである。
【図７】得られた浮遊ゲートの大きさを、既知のプロセスと対照する本発明の実施形態と比較した収集データのボックスプロットおよびグラフである。
【発明を実施するための形態】
【０００３】
以下の詳細な説明は、図示を目的として多くの具体的な事柄を含むが、当業者は、以下の詳細に対して多くの改変および変更を行い、これらが本明細書に包含されるものとみなされ得ることを理解するであろう。従って、以下の実施形態は、記載される特許請求の範囲に対するいずれの一般性も失うことなく、またそれに対して限定を課することなく記載されている。また、本明細書において用いられる用語が特定の実施形態を説明する目的のみのためのものであり、限定することを意図しないことを理解されたい。別途定義されない限り、本明細書において用いられる全ての技術的および科学的用語は、本開示が属する技術分野の当業者により一般に理解されるのと同一の意味を有する。
【０００４】
本明細書および添付の特許請求の範囲において用いられるように、単数形の「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈で明らかにそうでないと記載されない限り、複数形を含む。従って、例えば「１つの層」に言及する場合には複数のそのような層を含む。
【０００５】
本開示において、「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」および「有する（ｈａｖｉｎｇ）」等は、米国特許法においてそれらに基づく意味を有し得、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」等を意味し得、一般に非限定的な用語として解釈される。「からなる（ｃｏｎｓｉｓｔｉｎｇ  ｏｆ）」または「からなる（ｃｏｎｓｉｓｔ  ｏｆ）」という用語は、限定的な用語であり、複数のそのような用語と共に具体的に列挙される構成要素、構造体、段階等、ならびに米国特許法によるもののみを含む。「から本質的になる（ｃｏｎｓｉｓｔｉｎｇ  ｅｓｓｅｎｔｉａｌｌｙ  ｏｆ）」または「から本質的になる（ｃｏｎｓｉｓｔ  ｅｓｓｅｎｔｉａｌｌｙ  ｏｆ）」は、一般に、米国特許法がそれらに基づく意味を有する。具体的には、そのような用語は一般に、関連して用いられる項目の基本的および新規な特性または機能に実質的に影響しない追加の項目、材料、構成要素、段階または要素の包含を可能にすることを例外として、限定的な用語である。例えば、混合物中に存在するが、混合物の性質もしくは特性に影響しない微量元素は、たとえそのような用語の後の項目の一覧に明示的に列挙されていなくとも、「から本質的になる」という文言のもとに存在する場合には許容されるであろう。「備える」もしくは「含む」等の非限定的な用語を用いる場合、明示的に記載された場合と同様に、「から本質的になる」という文言、ならびに「からなる」という文言にも直接のサポートが与えられるべきであり、その逆も当てはまることを理解されたい。
【０００６】
本明細書および特許請求の範囲における「第１の」、「第２の」、「第３の」、「第４の」等の用語は、それらがある場合には、類似の複数の要素を区別するのに用いられ、特定のシーケンシャルまたは時系列の順序を説明するのには必ずしも用いられない。そのように用いられる任意の用語は、本明細書において説明される複数の実施形態が本明細書において例えば、図示され、または別途説明されるもの以外のシーケンスにおける動作が可能となるように、適切な状況下において、相互に交換可能であることを理解されたい。同様に、方法が本明細書において一連の段階を備えるものとして説明される場合、本明細書において提示されるそのような段階の順序は、そのような段階が実行され得る唯一の順序では必ずしもなく、記載される段階のあるものは場合によって省略されてもよく、および／または本明細書において説明されない他のある段階が場合によって方法に追加されてもよい。
【０００７】
本明細書および特許請求の範囲における「左」、「右」、「前面」、「背面」、「上部」、「底部」、「上」、「下」等の用語は、それらがある場合、説明する目的のために用いられるのであって、必ずしも恒久的な相対位置を説明しているのではない。そのように用いられるそれらの用語は、本明細書において説明される複数の実施形態が、例えば、本明細書において図示されるもの以外の向き、または別途説明された向きでの動作が可能であるように、複数の適切な状況下で相互に交換可能であることを理解されたい。本明細書において用いられる「結合された」という用語は、電気的もしくは非電気的態様で直接的もしくは間接的に接続されているものとして定義される。互いに「隣接」するものとして本明細書において説明される複数の物体は、その文言が用いられる文脈に応じて、互いに物理的接触があるか、互いに近接しているか、または、互いに同一の大まかな領域または区域にあるか、であり得る。本明細書における「一実施形態において」または「一態様」という文言が現れる場合、全てが同一の実施形態または態様を必ずしも指すわけではない。
【０００８】
本明細書において用いられるように、「実質的に」という用語は、完全もしくはほぼ完全な程度の動作、特性、属性、状態、構造、項目または結果を指す。例えば、「実質的に」囲繞された物体は、その物体が完全に囲繞されているか、またはほぼ完全に囲繞されているかのいずれかを意味するであろう。絶対的に完全なものから全く許容可能な程度のずれは、いくつかの場合に特定の文脈に依存し得る。しかし、一般的に言えば、完全に近ければ、絶対的な全体としての完全さが得られたのと同一の全体としての結果を有することになる。「実質的に」を用いることは、動作、特性、属性、状態、構造、項目または結果を完全もしくはほぼ完全に欠いていることを指す、否定的な含意において用いられる場合に、同様に適用可能である。例えば、粒子を「実質的に含まない」混合物は、完全に粒子を欠くか、またはほぼ完全に粒子を欠くかのいずれかであり、その結果効果は、完全に粒子を欠く場合と同一である。換言すれば、成分または要素を「実質的に含まない」混合物は、その測定可能な効果が存在しない限り、そのような項目をやはり実際としては含み得る。
【０００９】
本明細書において用いられるように、「約」という用語は、提示される値が終点より「少し大きい」か、または「少し小さく」なり得ることを条件とすることにより、数値範囲の終点に柔軟性を提供するべく、用いられる。別途記載されない限り、具体的な数字または数値範囲に応じて「約」という用語を用いる場合も、「約」という用語を用いることがなくても、そのような数値の用語または範囲に対する支持を提供するものと理解されたい。例えば、利便性および簡潔さを目的として、「約５０オングストローム〜約８０オングストローム」という数値範囲も、「５０オングストローム〜８０オングストローム」の範囲に対するサポートを提供するものと理解されたい。
【００１０】
本明細書において用いられるように、複数の項目、構造的要素、組成上の要素、および／または材料は、便宜上、共通の一覧において提示され得る。しかし、これらの一覧は、一覧の各部材が別個の固有の部材として個別に識別されるのと同様に解釈されるべきである。従って、そのような一覧の個別の部材は、共通の群における表示のみに基づいて、相反する指示のない限り、同一の一覧におけるその他の部材の事実上の均等物として解釈されるべきではない。
【００１１】
濃度、量および他の数値データが、本明細書において、範囲形式で表され、または提示され得る。そのような範囲形式は、利便性および簡潔さのためだけに用いられ、従って、その範囲の限界として明示的に列挙された数値を含むだけでなく、各数値およびサブレンジが明示的に列挙されているのと同様に、その範囲内に包含される全ての個別の数値またはサブレンジを含むものとして、柔軟に解釈されるべきであることを理解されたい。例示として、「約１〜約５」の数値範囲は、約１〜約５の明示的に列挙された値を含むだけでなく、示された範囲内の個別の値およびサブレンジも含むものと解釈されるべきである。従って、２、３および４等の個別の値、１〜３、２〜４、および３〜５等のサブレンジ、ならびに１、２、３、４および５が個別に、この数値範囲の中に含まれる。
【００１２】
同一の原理が、最小値または最大値として唯一の数値を列挙する複数の範囲に適用される。更に、そのような解釈は、説明される範囲または特性の幅に関わらず適用されるべきである。
【００１３】
本明細書全体を通して、「一例」に言及する場合、当該例に関連して説明される特定の特徴、構造、または特性が少なくとも一実施形態に含まれることを意味する。従って、本明細書の全体を通して様々な箇所で「一例において」という複数の文言が現れても、必ずしも全て、同一の実施形態を指す訳ではない。
【００１４】
本明細書においては、「向上した」性能を提供するデバイス、構造体、システムまたは方法に言及され得る。別途記載されない限り、そのような「向上」は従来技術におけるデバイス、構造体、システム、または方法との比較に基づいて得られる利益の尺度であることを理解されたい。更に、向上した性能の程度は開示される複数の実施形態の間で変わり得、向上した性能における量、程度、または実現性における等しさ、または一貫性は、一般的に適用可能なものと想定されないことを理解されたい。
【００１５】
［例示的な実施形態］  複数の技術的実施形態の初期的概要が以下に提供され、次に具体的な複数の技術的実施形態が更に詳細に説明される。この初期的概要は、読者が技術をより迅速に理解するのに役立つことを意図しており、本技術の重要または本質的な特徴を識別することを意図せず、特許請求される主題の範囲を限定することを意図するものではない。
【００１６】
一般に、３次元ＮＡＮＤメモリは、浮遊ゲートトランジスタを有する複数のメモリセルを含む。現在の３次元ＮＡＮＤメモリセルは、中央のセルピラーの周囲に３次元に配列された複数のＮＡＮＤメモリ構造体を含み得る。一般に、メモリ構造体は、トンネル誘電体層と呼ばれる薄い誘電体層により支持半導体基板から電気的に絶縁された浮遊ゲートを含み得る。導電材料は、浮遊ゲートに隣接して位置付けられ、インターポリ誘電体（ＩＰＤ）層によりその場所から電気的に絶縁されている。インターポリ誘電体は層状構造であり得、いくつかの態様において２つの酸化シリコンの層の間に挟まれた窒化シリコン層を含み得る。一般に、浮遊ゲートは、充電用の蓄電素子として機能する導電材料から構成される。この蓄電素子は、関連する特定のトランジスタのメモリ状態を規定する。浮遊ゲートは、周囲の複数の導電材料から電気的に絶縁され、従ってその中に蓄えられる電荷は、デバイスに対する電力が中断しても依然として一定に保たれる。
【００１７】
様々な従来の３次元ＮＡＮＤ技術において、トンネル酸化物層形成は、浮遊ゲート上において直に酸化させることにより実現される。これが、不均一な酸化物の成長、浮遊ゲートからのドーパントによるトンネル酸化物層の汚染、浮遊ゲート／トンネル酸化物界面に集まるドーパント、および小さくなった浮遊ゲートの大きさ等、いくつかの望ましくない効果を生じさせることが発見されている。不均一な酸化物の成長の一例は、図１Ａに示される。見られ得るように、ＮＡＮＤメモリ構造体１０２は、第１の絶縁層１０８と第２の絶縁層１１０との間に配置された制御ゲート材料１０４および浮遊ゲート材料１０６を有する。インターポリ誘電体（ＩＰＤ）層１１４は、制御ゲート材料１０４と浮遊ゲート材料１０６との間に配置され、従ってＩＰＤ層１１４は、制御ゲート材料１０４を浮遊ゲート材料１０６から電気的に絶縁する。構造体は、浮遊ゲート材料１０６上で直に酸化させることにより形成されたトンネル誘電体材料または層１１６を更に含む。見られ得るように、トンネル誘電体層が浮遊ゲート１０６上で成長するという事実により、丸味を帯びたエッジ１２０に浮遊ゲート／トンネル酸化物界面に沿って「スマイリング」プロファイルまたは形状を生じさせた。そのような形状は、上述の複数の特性と共にメモリセル全体にわたる電界の均一性の低下、従ってセルプログラムおよび消去性能の低下に寄与する。
【００１８】
従って、上述の複数の欠点は、浮遊ゲートから直に層を成長させることなくトンネル酸化物層が形成されるプロセスを使用することにより回避され得る。このように、形状、大きさ、およびドーパント分布等の浮遊ゲートの属性および特性は、最初に意図したように維持され得る。
【００１９】
図１Ｂを参照すると、向上したプログラムおよび消去性能を有するＮＡＮＤメモリ構造体１０２が示されている。メモリ構造体は、第１の絶縁層１０８と第２の絶縁層１１０との間に配置された制御ゲート材料１０４および浮遊ゲート材料１０６を含み得る。インターポリ誘電体（ＩＰＤ）層１１４は、制御ゲート材料１０４と浮遊ゲート材料１０６との間に配置され、従ってＩＰＤ層１１４は、制御ゲート材料１０４を浮遊ゲート材料１０６から電気的に絶縁する。構造体は、制御ゲート材料１０４と反対側の浮遊ゲート材料１０６に結合されたトンネル誘電体材料または層１１６を更に含む。いくつかの実施形態において、トンネル誘電体材料１１６は、浮遊ゲート材料１０６上に堆積され得る。見られ得るように、図１Ａのメモリ構造体とは対照的に、図１Ｂに示される浮遊ゲート１０６は、浮遊ゲート／トンネル酸化物界面において丸味を帯びた角を有せず、「スマイリングプロファイル」または効果は生じない。
【００２０】
本明細書においてより詳細に説明されるように、いくつかの実施形態においてトンネル誘電体材料１１６は、浮遊ゲート材料１０６上に堆積させた後に処理されない場合がある。 そのような複数の例において、堆積されるトンネル誘電体材料１１６は、更なる処理を用いることなくトンネル誘電体層の機能を実行するのに有効な材料である。複数の他の実施形態において、トンネル誘電体材料１１６は、浮遊ゲート材料１０６上に堆積させた後、処理され得る。複数のそのような実施形態において、堆積される材料は、トンネル誘電体層１１６として機能するのに好適であるか、またはそうでない場合があるが、浮遊ゲート１０６上に堆積させた後に材料を処理すると、好適になるか、またはより好適になるかのいずれかであり得る。そのような処理の一例は、堆積材料の酸化である。
【００２１】
堆積される材料の種類の変更に加えて、堆積される材料の厚さも変更されてもよい。いずれの堆積後の処理もすることなくトンネル誘電体層１１６として機能するのに好適な材料が用いられる場合、堆積されるトンネル誘電体材料の厚さは、最終的なトンネル誘電体層の厚さとなり得る。一実施形態において、堆積されるそのような材料の厚さは、約５０〜約８０オングストロームになり得る。別の実施形態において、厚さは約６０オングストロームになり得る。堆積材料が浮遊ゲート１０６上への堆積後に更に処理され得る複数の実施形態において、堆積される材料の厚さは、最終的なトンネル誘電体層１１６に対する所望の厚さ、および堆積後の処理の結果として生じ得るあらゆる厚さの変化を考慮する。一実施形態において、堆積される材料の厚さは、約２５オングストローム〜約４０オングストロームになり得る。別の実施形態において、厚さは約６０オングストローム〜約１００オングストロームになり得る。別の実施形態において、厚さは約７０〜約８０オングストロームになり得る。
【００２２】
いずれの堆積後の処理もすることなくトンネル誘電体層として機能するのに十分な材料を堆積させることにより、トンネル誘電体層１１６を生成するべく、多種多様な材料が用いられ得る。複数のそのような材料の例としては、二酸化ケイ素、酸窒化シリコン、および金属酸化物が挙げられるが、これらに限定されない。一実施形態において、材料は二酸化ケイ素であってもよい。
【００２３】
同様に、トンネル誘電体層１１６として機能し、またはトンネル誘電体層として向上した性能を有するべく、堆積後のプロセスまたは処理を受けなければならない多種多様な材料が用いられ得る。複数のそのような材料の例としては、（アンドープポリシリコンを含む）ポリシリコンおよび窒化シリコンが挙げられるが、これらに限定されない。一実施形態において、材料はポリシリコンであってもよい。言及されるように、複数のそのような材料は、それらをトンネル誘電体層１１６として用いるのに好適なものにする酸化による処理、または他の複数の処理であってもよい。
【００２４】
堆積させた後に堆積材料が酸化され、またはそうでなければ処理される程度は、トンネル酸化物層１１６、および更にはメモリセルまたは構造体１０２の具体的に所望の特性または性能を得るべく選択され得る。一実施形態において、堆積材料は、トンネル誘電体材料層１１６が十分または完全よりも少なく酸化される程度に（すなわち部分的に）酸化され得る。別の実施形態において、堆積材料は、トンネル誘電体材料層が十分にまたは完全に酸化される程度に酸化され得る。なおも別の実施形態において、酸化は堆積材料全体を通して、トンネル誘電体層１１６と接触する浮遊ゲート１０６の一部へも進み得る。そのような実施形態が図１Ｃに示され、浮遊ゲート１０６の酸化部分１１８が示される。いくつかの実施形態において、酸化される浮遊ゲートの一部は、浮遊ゲートとトンネル誘電体層との間の元の界面から約１０オングストローム、または１０オングストローム未満、例えば約１オングストローム〜約１０オングストロームである。このような堆積材料の過酸化により、トンネル誘電体層１１６の生成が完了するのみならず、浮遊ゲート１０６付近の潜在的なリーク電流からも更に効果的に絶縁する。
【００２５】
言及されるように、例示的な複数のメモリ構造体は、向上した性能の利点を提供するいくつかの物理的特性を有する。一実施形態において、トンネル誘電体層１１６に結合された浮遊ゲート１０６との間の界面１２０は、実質的に平坦である（すなわち、明らかな反りまたは湾曲を含まないか、または実質的に含まない）。換言すれば、トンネル誘電体層との界面を形成する浮遊ゲートの表面は、トンネル誘電体層１１６の形成または生成前に有していたのと実質的に同一の形状および／または構成を有し得る。いくつかの実施形態において、そのような表面は、浮遊ゲート１０６とトンネル誘電体層１１６との間の界面全体に沿って延在する。複数の他の実施形態において、浮遊ゲート１０６は、トンネル誘電体層１１６の形成または生成の直前に見られた実質的に元の大きさのままである。なおも複数の更なる実施形態において、トンネル誘電体層１１６は、トンネル誘電体層の形成または生成後、浮遊ゲートからのドーパント汚染が実質的にない状態に依然としてある。複数の更なる実施形態において、浮遊ゲート１０６が有するトンネル誘電体層１１６の形成後のドーパント分布は、トンネル誘電体層１１６の形成または生成前と実質的に同じである。いくつかの実施形態において、浮遊ゲートのドーパント分布は、実質的に均一である。なおも複数の更なる実施形態において、浮遊ゲート１０６が有するトンネル誘電体層１１６の形成または生成後の形状は、それ以前と実質的に同じである。複数の更なる実施形態において、浮遊ゲート１０６と第１もしくは第２の絶縁層１０８および１１０のいずれかとの間の界面は、浮遊ゲート１０６とトンネル誘電体層１１６との間の界面と交差するか、またはそうでなければ接触して約２０°〜約１６０°の角度を形成し得る。いくつかの実施形態において、角度は約３０〜約６０°になり得る。他の実施形態において、角度は約４５°〜約１２０°になり得る。複数の更なる実施形態において、角度は約３０°〜８０°になり得る。一実施形態において、角度は実質的に同一になり得る。別の実施形態において、角度は異なる場合がある。なおも別の実施形態において、浮遊ゲート１０６は、トンネル誘電体層１１６に隣接する側（すなわち、それとの界面）において、ＩＰＤ層１１４に隣接する側（すなわち、それとの界面）における高さおよび幅の寸法と実質的に同一の高さおよび幅の寸法を有し得る。別の実施形態において、浮遊ゲート１１６の幅は、第１の絶縁層１０８との界面に沿って、第２の絶縁層１１０との界面に沿った幅と実質的に同一であり得る。一実施形態において、浮遊ゲート１０６は、湾曲した面が実質的にない場合がある。
【００２６】
複数のそのようなＮＡＮＤメモリ構造体は、１つのＮＡＮＤデバイスとして用いられ得、またはメモリ構造体は、複数のそのような構造体を組み込むデバイスに組み込まれ得る。更に、本明細書において説明される特定のアーキテクチャレイアウトは、限定的なものとみなされるべきではなく、複数のそのようなメモリ構造体をデバイスに集積するべく、他の複数のアーキテクチャが企図されることを理解されたい。例えば図２に示される一態様において、向上した性能を有する３次元ＮＡＮＤメモリセル２０２が提供される。そのようなメモリセルは、セレクトゲートソース（ＳＧＳ）領域２１０上に配置された導電材料２０６および絶縁材料２０８の複数の交互に配置された層を有するセルスタック基板２０４を含み得る。いくつかの態様において、ＳＧＳ領域は、エッチング停止層２１４と追加の絶縁層２１２との間に配置されている。セルピラー２１６は、複数の交互に配置された層２０６、２０８に対して実質的に鉛直の向きでセルスタック基板２０４内に位置付けられ得る。セルピラーは、ＳＧＳ領域を通って下にあるソース層２１８へと延在する。更に、複数のＮＡＮＤメモリ構造体２２０は、セルピラー２１６の周囲において３次元構成で配列されている。複数のＮＡＮＤメモリ構造体２２０は、セルスタック基板２０４の複数の導電材料層２０６に対して位置合わせされている。一態様において、導電材料層２０６は、制御ゲート材料として機能し得るが、複数の他の態様においては、別個の制御ゲート材料が導電材料層とＮＡＮＤメモリ構造体との間に位置付けられ得る。
【００２７】
トンネル誘電体材料２２２は、セルスタック基板２０４とセルピラー２１６との間に位置付けられ、従って、ＮＡＮＤメモリ構造体２２０をセルピラー２１６から電気的に絶縁し得る。各ＮＡＮＤメモリ構造体は、複数の絶縁材料層２０８の間に配置され、導電材料層２０６と位置合わせされた浮遊ゲート材料２２４を含む。インターポリ誘電体（ＩＰＤ）層２２８は、ＩＰＤ層２２８が導電材料層２０６を浮遊ゲート材料２２４から電気的に絶縁するように、浮遊ゲート２２４と導電材料層２０６との間に配置されている。見られ得るように、メモリ構造体は、既に列挙された所望の複数の特性を有する。
【００２８】
別の態様において、プログラムおよび消去動作の向上した信頼性等、高めた性能を有する３次元ＮＡＮＤメモリ構造体を製造する複数の方法が提供される。図３に示されるように、一実施形態においてそのような方法は、セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互に配置された層を有するセルスタック基板にセルピラートレンチをエッチングする段階３０２と、導電材料の複数の層におけるセルピラートレンチの複数の側壁に複数の浮遊ゲート凹部をエッチングする段階３０４と、複数の浮遊ゲート凹部にインターポリ誘電体（ＩＰＤ）層を形成する段階３０６とを備え得る。方法は、複数の浮遊ゲート凹部におけるＩＰＤ層に浮遊ゲート層を堆積させて複数の浮遊ゲートユニットを形成する段階３０８と、ＩＰＤ層および浮遊ゲート層の一部を複数の絶縁層から除去して複数のディスクリート浮遊ゲート構造体を生成する段階３１０とを更に備え得る。次いで方法は、トンネル酸化物誘電体層として機能するように複数の浮遊ゲートユニットの露出面（すなわち、浮遊ゲート材料の露出面）上に層を堆積させる段階３２０を有し得る。
【００２９】
より基本的なレベルにおいて、３次元ＮＡＮＤメモリ構造体においてトンネル誘電体層を形成する複数の方法が提供される。一実施形態において、そのような方法は、セルスタック基板における浮遊ゲート材料の露出面上に層を堆積させる段階を備え得る。そのような層は、更なる処理をすることなくトンネル誘電体層として機能するか、または更なる処理またはプロセスの後にトンネル誘電体層として機能するかのいずれかであり得る。いくつかの実施形態において、本明細書に列挙される複数の特性および属性を有するメモリ構造体およびデバイスを得るべく、更なる複数の段階が実行され得る。
【００３０】
例として、図４Ａに示されるように、３次元ＮＡＮＤメモリ構造体４０２は、製造されるプロセスにおいて示されている。セルピラートレンチ４１８は、セルスタック基板４０４へとエッチングされている。セルスタック基板４０４は、複数の交互に配置された絶縁材料層４０６および導電材料層４０８を含む。複数の浮遊ゲート凹部４１０は、導電材料層４０８においてセルピラートレンチ４０４の複数の側壁へとエッチングされている。従って、複数の浮遊ゲート凹部４１０は、複数の絶縁材料層４０６により互いに絶縁されている。ＩＰＤ層４１２は、複数の浮遊ゲート凹部４１０において形成されている。いくつかの態様において、ＩＰＤ層は、セルピラートレンチ４１８の複数の側壁４１４に沿って形成されており、従ってセルピラートレンチ４１８の底部４１６から上部へと連続的なＩＰＤ層を形成する。複数の他の態様において、ＩＰＤ層は製造のこの段階または後の段階において不連続であり得る。ＩＰＤ層は、検討されることになる複数の浮遊ゲート材料の堆積を受け入れる浮遊ゲート凹部４１０を可能にするべく、更にエッチングされている。ＩＰＤ層は、そのような材料に有用な任意の知られた材料で製造され得る。一態様において、ＩＰＤ層は、酸化シリコンの２つの層の間に配置された窒化シリコン層から構成された層状構造であり得る。この３層は、「ＯＮＯ」または「酸化物―窒化物―酸化物」層として当技術分野において既知である。ＩＰＤ層４１２は、その後に導電材料層４０８から浮遊ゲート凹部４１０に堆積される複数の材料を電気的に絶縁するように位置付けられることに留意されたい。
【００３１】
図４Ａは、ＩＰＤ層４１４上に堆積され、複数の浮遊ゲート凹部４１０を充填する浮遊ゲート層（または材料）４２０も示す。いくつかの態様において、浮遊ゲート層４２０は、ＩＰＤ層４１４に沿ってセルピラートレンチ４１８の底部４１６から上部へと堆積され、従って連続層を形成する。複数の他の実施形態において、浮遊ゲート層は、製造のこの段階または後の段階において不連続であり得る。浮遊ゲート材料は、本明細書に列挙されるものを含む浮遊ゲートを生成するのに有用な任意の材料であり得ることに留意されたい。具体的な一態様において、浮遊ゲート材料はドープシリコンまたはポリシリコンであり得る。
【００３２】
図４Ｂを参照すると、ＩＰＤ層４１２および浮遊ゲート層４２０は、複数の側壁から除去され得、存在する場合には、セルピラートレンチ４１８の底部４１６から除去され得る。  ＩＰＤ層４１２および浮遊ゲート層４２０は、複数のそのような層を除去するのに好適であることが知られている任意のプロセスにより除去され得る。一例において、複数の層は、下にある導電性層４０８および絶縁材料層４０６をエッチングすることなく、これらの材料の一方または双方を選択的にエッチングする任意のプロセスにより選択的にエッチングされる。様々なウェット洗浄およびドライ洗浄の方法が当技術分野において既知である。いくつかの実施形態において、日本の東京エレクトロン株式会社（ＴＥＬ）から入手可能なＣｅｒｔａｓマシンを用いて選択的に酸化膜をエッチングすることを目的とするプラズマフリーの化学ガスエッチングシステム、またはＨＦ＋ＮＨ３蒸気／ＨＦ＋ＮＨ３プラズマを用いる、カリフォルニア州サンタクララ市のアプライドマテリアルズの機械を用いたＳｉＣｏＮｉエッチングプロセス等のドライエッチングまたは洗浄プロセスが用いられ得るが、これらに限定されない。具体的な一態様において、浮遊ゲート材料４２０は、１０℃〜１００℃の温度の０．１％〜３０％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いてエッチングされ得る。別の具体的な態様において、浮遊ゲート材料４２０は、０．１ｗｔ％〜２０ｗｔ％のＮＨ４ＱＨを用いてエッチングされ得る。１つの例示的な化学反応は、＜１０％のＴＭＡＨ、＜２％の非イオン性界面活性剤、８〜１０の範囲のｐＨ緩衝剤、ならびに任意選択のキレート剤および／または錯化剤を含む。他の複数の化学反応は、１：１〜３００：１の割合のＨＮＯ３／ＨＦ混合物を含む。
【００３３】
図４Ｂに図示されるように、ＩＰＤ層４１２および浮遊ゲート層４２０は、セルピラートレンチ４１８の側壁４１４を露出させるようにエッチングされる。本実施形態において、ＩＰＤ層４１２および浮遊ゲート材料は、これらが側壁４１４と同一平面であるか、または実質的に同一平面である地点まで除去される。複数の他の実施形態において、複数の浮遊ゲート材料４２０および／またはＩＰＤ材料４１２は、ピラートレンチ４１８の複数の側壁４１４から窪み得る。窪みの程度は、可能性のあるリーク電流を低減または防止するべく、浮遊ゲートの追加の絶縁のような具体的に所望の結果を得るように選択されてもよい。既に検討されたそのような問題に対する代替の解決法は、トンネル酸化物層との界面における複数の浮遊ゲート材料の小さい部分を酸化させることである。
【００３４】
図４Ｃに示されるように、トンネル誘電体層４３２として機能する材料は、トレンチの複数の側壁４１４に結合され、例えばトレンチの複数の側壁４１４に沿って堆積され得る。既に言及されたように、一態様において堆積された材料は、更なる堆積後のプロセスを用いることなくトンネル誘電体材料として機能するのに十分であり得る。あるいは、材料は、材料の堆積後の処理またはプロセスを行うと、トンネル誘電体層として機能し得、または誘電体層としてより良く機能し得る。具体的な複数の材料、および寸法等のトンネル誘電体層４３２の他の複数の属性の例は、これらの代替形態の各々について本明細書に列挙されている。
【００３５】
トンネル誘電体層４３２として機能するべく、いずれの堆積後のプロセスも必要としない材料が用いられるプロセスにおいて、メモリ構造体を完成させるためのプロセスの残余の段階は、一般的に知られるように進み得る。例えば、トンネル誘電体層４３２を堆積（すなわち、形成）した後、ライナー層（図示せず）は、トンネル誘電体層４３２上に形成され得、セルピラートレンチ４１８の底部４１６は、ライナー層およびトンネル誘電体層４３２を貫通してパンチエッチングされて、ソース層４３０を露出させ得る。次にセルピラー４３４は、セルピラートレンチ４１８へと堆積され、従ってセルピラートレンチ４１８を充填し得る。非限定的な一態様において、セルピラー４３４はポリシリコン材料であり得る。あるいは、トンネル酸化物誘電体層４３２として機能するべく、材料が堆積後の処理を必要とする場合、そのような処理は既に列挙されたように、完全なメモリ構造体を生成するための最終段階前に実行され得る。
【００３６】
そのような堆積後の処理の複数の例は、以下の通りである。図５を参照すると、導電層５０４および浮遊ゲート５２２が複数の絶縁層５０８の間に配列された状態のメモリセル５０２の実施形態が示されている。ＩＰＤ層５１２は、導電層５０４と浮遊ゲート５２２との間に配置される。堆積材料５３２の層は、更に処理または加工されて好適なトンネル誘電体層５４２となる。本実施形態において、材料５３２はＴ１以内の厚さで堆積され、いくつかの実施形態において、厚さはＴ１よりも小さくなり得る。材料５３２の一部は、例えば酸化により処理される。酸化により層を厚くしてＴ１の完全な厚さとし、酸化部分５５２はＴ２の厚さを有する。次に層の酸化部分５５２は、例えばフッ化水素酸エッチングプロセスを用いるエッチングにより除去され得る。次に、具体的に所望の厚さ（すなわちＴ３）を有するトンネル誘電体層５４２を生成するべく、材料層５３２の残余の一部が更に処理される（すなわち、酸化される）。一実施形態において、処理前の堆積材料の厚さは、約６０オングストローム〜約１００オングストロームになり得る。
【００３７】
代替的な実施形態において、堆積材料５３２の層は、有効なトンネル誘電体層として機能するように更に処理される材料であり得るが、トンネル誘電体層は、上記の全プロセスを必要としない厚さで堆積される。そのような実施形態において、堆積材料５３２はＴ１以内の厚さを有する。酸化等による材料の処理により、Ｔ３という所望の厚さを有するトンネル誘電体層５４２の生成をもたらす。堆積材料５３２の層は十分に薄く堆積されたので、トンネル誘電体層５４２になる材料の処理は、１つの段階で完遂され、材料５３２の一部を酸化するための中間段階を必要とせず、この後に前の例において説明された材料５３２の一部の除去が続いた。一実施形態において、処理前の堆積材料の厚さは、約２５オングストローム〜約４０オングストロームになり得る。
【００３８】
なおも更なる実施形態において、堆積された材料５３２は、好適なトンネル誘電体層５４２として機能または作用するように更なる処理を必要としない材料であり得る。そのような複数の場合に、材料はＴ３の厚さで堆積され、これが最終的なトンネル誘電体層の厚さである。いくつかの実施形態において、そのような厚さは約５０オングストローム〜約８０オングストロームになり得る。
【００３９】
既に列挙された上述のプロセスのいずれかにおいて、完成したトンネル誘電体層５４２は、約５０オングストローム〜約８０オングストロームの厚さ（すなわちＴ３）を有し得る。一実施形態において、厚さは約６０オングストロームになり得る。上述のように、例えば酸化により堆積材料５３２が処理される複数の実施形態において、処理は層５４２全体を貫通して浮遊ゲート材料５２２の一部へと進み得る。
【００４０】
もたらされる複数のデバイスは、向上した様々な性能特性を示し得、性能特性は、少なくとも部分的には本明細書において列挙されるトンネル誘電体層を形成するプロセスおよびそれにより提供される具体的な構造的特性に基づき得る。図６を参照すると、本発明の実施形態により実現されるトンネル誘電体層の厚さを既知のプロセスレコード（ＰＯＲ）と対比したボックスプロットおよびグラフによる比較を示す。見られ得るように、本発明の実施形態による複数のプロセスは、密集したデータポイントにより示されたより大きな厚さの一貫性を実現した。同様に、図７は本発明の実施形態により得られた浮遊ゲートの大きさに関して、既知のプロセスレコード（ＰＯＲ）と比較したデータによるボックスプロットを示す。見られ得るように、本発明の実施形態による複数のプロセスは、ＰＯＲと比較して大きな浮遊ゲートをもたらした（すなわち、浮遊ゲートの大きさを保持した）。
【００４１】
一例において、３次元ＮＡＮＤメモリ構造体においてトンネル誘電体層を形成する方法は、セルスタック基板における浮遊ゲートの露出面上に材料の層を堆積させる段階を備え得、当該材料は、更なる処理を用いることなくトンネル誘電体層として機能し、または材料の更なる処理後にトンネル誘電体層として機能するかのいずれかである。
【００４２】
一例において、材料は、更なる処理を用いることなく、トンネル誘電体層として機能するのに十分である。
【００４３】
一例において、材料は、トンネル誘電体層として機能するのに十分な厚さで堆積される。
【００４４】
一例において、厚さは、約５０〜８０オングストロームである。
【００４５】
一例において、材料は、二酸化ケイ素、酸窒化シリコン、または金属酸化物からなる群から選択される部材である。
【００４６】
一例において、材料は、二酸化ケイ素である。
【００４７】
一例において、堆積される材料は、更なる処理の後にトンネル誘電体層として機能する材料である。
【００４８】
一例において、材料は、材料の更なる処理の後にトンネル誘電体層として機能するのに十分な厚さで堆積される。
【００４９】
一例において、更なる処理は、材料を酸化させることからなる。
【００５０】
一例において、堆積された材料の厚さは、約２５オングストローム〜約４０オングストロームであり、トンネル誘電体層の厚さは、約５０オングストローム〜約８０オングストロームである。
【００５１】
一例において、更なる処理は、層における材料の一部を酸化させる段階と、層における材料の酸化された部分を除去する段階と、層における残余の材料を酸化させる段階とを含み得る。
【００５２】
一例において、堆積された材料の厚さは、約６０オングストローム〜約７０オングストロームであり、トンネル誘電体層の厚さは、約５０オングストローム〜約８０オングストロームである。
【００５３】
一例において、層における材料の酸化された部分は、フッ化水素酸エッチングを用いて除去される。
【００５４】
一例において、材料は、アンドープポリシリコン、ポリシリコン、または窒化シリコンからなる群から選択される部材である。
【００５５】
一例において、材料は、アンドープポリシリコンである。
【００５６】
一例において、層は、セルスタック基板の上部からセルスタック基板の底部へと延在する連続層である。
【００５７】
一例において、層は、浮遊ゲート材料上のみに堆積される。
【００５８】
一例において、方法は、トンネル誘電体層との界面に沿って浮遊ゲートの一部を酸化させる段階を更に備える。
【００５９】
一例において、酸化された浮遊ゲートの一部は、トンネル誘電体層の界面を越えて約１０オングストロームになるか、またはそれよりも小さい。
【００６０】
一例において、浮遊ゲートは、層が堆積されるときに、セルスタック基板の露出面と実質的に同一平面である。
【００６１】
一例において、浮遊ゲートは、トンネル誘電体層の生成後に、トンネル誘電体層の生成前の大きさと実質的に同一の大きさを有する。
【００６２】
一例において、トンネル誘電体層は、浮遊ゲートからのドーパント汚染が実質的にない状態のままである。
【００６３】
一例において、浮遊ゲートは、トンネル誘電体層を形成した後に、実質的に均一なドーパント分布を維持する。
【００６４】
一例において、浮遊ゲートは、トンネル誘電体層を形成した後に実質的に同一の形状を維持する。
【００６５】
一例において、浮遊ゲートは、トンネル誘電体層を形成した後と実質的に同一の大きさ（例えば体積）のままである。
【００６６】
一例において、３次元ＮＡＮＤメモリ構造体を製造する方法は、セレクトゲートソース領域上に配置された複数の導電材料および絶縁材料の複数の交互に配置された層を有するセルスタック基板にセルピラートレンチをエッチングする段階と、導電材料の複数の層におけるセルピラートレンチの複数の側壁に複数の浮遊ゲート凹部をエッチングする段階と、複数の浮遊ゲート凹部にインターポリ誘電体（ＩＰＤ）層を形成する段階と、複数の浮遊ゲート凹部におけるＩＰＤ層上に浮遊ゲート層を堆積させて、複数の浮遊ゲートユニットを形成する段階と、ＩＰＤ層および浮遊ゲート層をエッチングして、セルピラートレンチの複数の側壁と同一平面にすることにより、ディスクリート浮遊ゲートを生成する段階と、本明細書に列挙される、浮遊ゲートの露出面上にトンネル誘電体層を形成する段階とを備え得る。
【００６７】
一例において、３次元ＮＡＮＤメモリ構造体は、第１の絶縁層と第２の絶縁層との間に配置された制御ゲート材料および浮遊ゲート材料と、インターポリ誘電体（ＩＰＤ）層が制御ゲート材料を浮遊ゲート材料から電気的に絶縁するように、制御ゲート材料と浮遊ゲート材料との間に配置されたＩＰＤ層と、制御ゲート材料の反対側の浮遊ゲート材料上に堆積されるトンネル誘電体層とを備え得る。
【００６８】
一例において、トンネル誘電体層は、約５０オングストローム〜約８０オングストロームの厚さを有する。
【００６９】
一例において、材料は、二酸化ケイ素、酸窒化シリコン、または金属酸化物からなる群から選択される部材である。
【００７０】
一例において、材料は、二酸化ケイ素である。
【００７１】
一例において、トンネル誘電体層との界面に沿った浮遊ゲートの一部は、酸化される。
【００７２】
一例において、酸化された浮遊ゲートの一部は、トンネル誘電体層の界面を越えて約１０オングストロームになるか、またはそれよりも小さい。
【００７３】
一例において、浮遊ゲートは、湾曲したインターフェースが実質的にない。
【００７４】
一例において、浮遊ゲートとトンネル誘電体層との間の界面は、実質的に平坦である。
【００７５】
一例において、浮遊ゲートは、トンネル誘電体層を生成する前の大きさと実質的に同一の大きさを有する。
【００７６】
一例において、トンネル誘電体層は、浮遊ゲートからのドーパント汚染が実質的にない。
【００７７】
一例において、浮遊ゲートは、実質的に均一なドーパント分布を有する。
【００７８】
一例において、浮遊ゲートは、トンネル誘電体層を生成する前の形状と実質的に同一の形状を有する。
【００７９】
一例において、浮遊ゲートは、トンネル誘電体層との界面において、ＩＰＤ層との界面における高さと実質的に同一の高さを有する。
【００８０】
一例において、３次元ＮＡＮＤメモリ構造体は、第１の絶縁層と第２の絶縁層との間に配置された制御ゲート材料および浮遊ゲート材料と、インターポリ誘電体（ＩＰＤ）層が制御ゲート材料を浮遊ゲート材料から電気的に絶縁するように、制御ゲート材料と浮遊ゲート材料との間に配置されたＩＰＤ層と、制御ゲート材料の反対側の浮遊ゲート材料に結合されたトンネル誘電体層とを備え得、浮遊ゲートは、トンネル誘電体層との界面において湾曲が実質的にない。
【００８１】
一例において、浮遊ゲートは、トンネル誘電体層との界面において実質的に平坦である。
【００８２】
一例において、浮遊ゲートは、トンネル誘電体層との界面全体に沿って実質的に平坦である。
【００８３】
一例において、浮遊ゲートと第１の絶縁層との間の界面および浮遊ゲートとトンネル誘電体層との間の界面の交点は、約２０°〜約１６０°の角度を有する。
【００８４】
一例において、角度は、約４５°〜１２０°である。
【００８５】
一例において、浮遊ゲートと第２の絶縁層との間の界面および浮遊ゲートとトンネル誘電体層との間の界面の交点は、約２０°〜約１６０°の角度を有する。
【００８６】
一例において、角度は、約４５°〜１２０°である。
【００８７】
一例において、３次元ＮＡＮＤメモリセルは、セレクトゲートソース領域上に配置された複数の導電材料および絶縁材料の複数の交互に配置された層を有するセルスタック基板と、複数の交互に配置された層に対して実質的に鉛直な向きで基板内に位置付けられたセルピラーと、セルピラーの周囲に３次元構成で配列される、本明細書に記載された複数のＮＡＮＤメモリ構造体とを備え得、複数のＮＡＮＤメモリ構造体は、複数の導電材料層と位置合わせされて電気的に結合される。
【００８８】
一例において、複数のＮＡＮＤメモリ構造体は、セルピラーの周囲の複数のコラムに配列される。
【００８９】
上述の複数の例は、１または複数の特定の用途における特定の実施形態を例示するが、本明細書において明瞭に表現される原理およびコンセプトを逸脱することなく、実装の形態、使用、および詳細における多数の修正が行われ得ることが、当業者には明らかであろう。従って、以下に記載される特許請求の範囲による以外に、限定は意図されない。
【図１Ａ】
0006504178.tif 000002
【図１Ｂ】
0006504178.tif 000003
【図１Ｃ】
0006504178.tif 000004
【図２】
0006504178.tif 000005
【図３】
0006504178.tif 000006
【図４Ａ】
0006504178.tif 000007
【図４Ｂ】
0006504178.tif 000008
【図４Ｃ】
0006504178.tif 000009
【図５】
0006504178.tif 000010
【図６】
0006504178.tif 000011
【図７】
0006504178.tif 000012