(57)【特許請求の範囲】
【請求項１】
送信装置から送信される画像データに基づく複数の入力信号を受信する受信装置であって、
前記複数の入力信号のうちの第１の入力信号に対して所定の処理を行い、出力部に該処理の結果を第１の出力信号として出力する第１の半導体集積回路と、
前記第１の半導体集積回路と接続され、前記複数の入力信号のうちの第２の入力信号に対して所定の処理を行い、前記出力部に該処理の結果を第２の出力信号として出力する第２の半導体集積回路と、を備え、
前記第１の半導体集積回路は、
前記第１の入力信号を受信したタイミングで、所定の同期信号を生成するための調停信号を前記第２の半導体集積回路に送信し、
前記第２の半導体集積回路は、
前記第２の入力信号を受信したタイミングで、前記調停信号を受信したか否かを判断し、該判断の結果に従って前記所定の同期信号を生成し、前記所定の同期信号を前記第１の半導体集積回路に送信し、
前記第１の半導体集積回路は、生成された前記所定の同期信号に従って、前記第１の出力信号を出力し、
前記第２の半導体集積回路は、前記所定の同期信号に従って、前記第２の出力信号を出力する、
受信装置。
【請求項２】
前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、複数のデータバッファを有し、前記第１の入力信号及び前記第２の入力信号のそれぞれのサイクルで、対応する前記第１の入力信号又は前記第２の入力信号に基づく信号を対応する前記複数のデータバッファに順番に書き込み、前記所定の同期信号に従って、前記書き込みを行った順に、前記複数のデータバッファから前記信号を読み出す、
請求項１記載の受信装置。
【請求項３】
前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、２つの前記データバッファを有し、
前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの２サイクル目で前記所定の同期信号を生成し、前記調停信号を受信していないと判断する場合、前記サイクルの１サイクル目で前記所定の同期信号を生成する、
請求項２記載の受信装置。
【請求項４】
前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、対応する前記第１の入力信号又は前記第２の入力信号に従って、前記１サイクル目で状態が遷移し、該遷移後の状態を第１の時間保持するデータイネーブル信号を生成し、
前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの２サイクル目の開始から前記第１の時間以下の第２の時間だけ遅延したタイミングで前記所定の同期信号を生成する、
請求項３記載の受信装置。
【請求項５】
前記２つのデータバッファは、２ポートＲＡＭタイプのラインバッファである、請求項３記載の受信装置。
【請求項６】
前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、３つの前記データバッファを有し、
前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの３サイクル目で前記所定の同期信号を生成し、前記調停信号を受信していないと判断する場合、前記サイクルの２サイクル目で前記所定の同期信号を生成する、
請求項２記載の受信装置。
【請求項７】
前記３つのデータバッファは、１ポートＲＡＭタイプのラインバッファである、請求項６記載の受信装置。
【請求項８】
送信装置から送信される画像データに基づく複数の入力信号を受信し、出力部に出力するために、該複数の入力信号のそれぞれに対して所定の処理を行う受信装置であって、
相互に接続され、前記複数の入力信号のうちの対応する入力信号をそれぞれ受信する複数の半導体集積回路を備え、
前記複数の半導体集積回路のそれぞれは、
調停信号を生成する調停信号生成部と、
所定の同期信号を生成する同期信号生成部と、
を備え、前記対応する入力信号を受信したタイミングで、前記調停信号を受信したか否かを判断し、受信していないと判断する場合はマスタとして動作し、受信していると判断する場合はスレーブとして動作するように構成され、
前記複数の半導体集積回路のうちの一の半導体集積回路は、前記マスタとして動作する場合に、前記同期信号生成部により生成された前記所定の同期信号及び前記調停信号生成部により生成された前記調停信号を、前記複数の半導体集積回路のうちの他の半導体集積回路に送信し、前記所定の同期信号に従って、前記対応する入力信号に基づく出力信号を出力し、
前記他の半導体集積回路は、前記スレーブとして動作して、受信した前記所定の同期信号に従って、前記対応する入力信号に基づく出力信号を出力する、
受信装置。
【請求項９】
送信装置から送信される画像データに基づく複数の入力信号を受信し、出力部に出力するために、該複数の入力信号のそれぞれに対して所定の処理を行う受信装置であって、
相互に接続され、前記複数の入力信号のうちの対応する入力信号を受信する複数の半導体集積回路を備え、
前記複数の半導体集積回路のそれぞれは、
調停信号を生成する調停信号生成部と、
前記対応する入力信号を構成する所定のデータブロック群をそれぞれ記憶する複数のデータバッファと、
前記対応する入力信号の受信に基づいて生成されるデータイネーブル信号に従って、前記複数のデータバッファのいずれかを選択して、前記所定のデータブロック群のそれぞれを前記複数のデータバッファのいずれかに分配する分配回路を含むバッファ制御部と、
所定の同期信号を生成する同期信号生成部と、
生成された前記所定の同期信号に従って、前記複数のデータバッファのいずれかを選択して、選択された前記データバッファから出力される前記所定のデータブロックを出力する選択回路と、を備え、前記対応する入力信号を受信したタイミングで、前記調停信号を受信したか否かを判断し、受信していないと判断する場合はマスタとして動作し、受信していると判断する場合はスレーブとして動作するように構成され、
前記複数の半導体集積回路のうちの一の半導体集積回路は、前記マスタとして動作する場合に、前記同期信号生成部により生成された前記所定の同期信号及び前記調停信号生成部により生成された前記調停信号を、前記複数の半導体集積回路のうちの他の半導体集積回路に送信し、
前記他の半導体集積回路は、前記スレーブとして動作して、前記一の半導体集積回路から送信される前記所定の同期信号を受信する、
受信装置。
【請求項１０】
送信装置から送信される画像データに基づく複数の入力信号のうちの対応する入力信号をそれぞれ受信し、該対応する入力信号に対してそれぞれ所定の処理を行う複数の半導体集積回路を備える受信装置の制御方法であって、
前記複数の半導体集積回路のうちのスレーブとして動作する半導体集積回路が、前記入力信号を受信したタイミングで、前記複数の半導体集積回路のうちのマスタとして動作する半導体集積回路に調停信号を出力することと、
前記マスタとして動作する半導体集積回路が、前記入力信号を受信したタイミングで、前記調停信号を受信したか否かを判断し、前記調停信号を受信していないと判断する場合、前記入力信号に従うサイクルの２サイクル目で前記所定の同期信号を生成し、前記調停信号を受信したと判断する場合、前記サイクルの１サイクル目で前記所定の同期信号を生成することと、
前記マスタとして動作する半導体集積回路が、生成された前記所定の同期信号を前記スレーブとして動作する前記半導体集積回路に出力することと、
前記マスタとして動作する半導体集積回路が、前記所定の同期信号に基づいて、前記対応する入力信号に基づく出力信号を出力するとともに、前記スレーブとして動作する前記半導体集積回路が、前記所定の同期信号に基づいて、前記対応する入力信号に基づく出力信号を出力することと、
を含む、出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置に関し、特に、画像データを受信するための受信装置に関する。
【背景技術】
【０００２】
画像伝送システムにおける受信装置は、一般に、送信装置から伝送される画像データを処理するための半導体集積回路を含んでいる。近年の画像の高画質化に伴い、画像データ量は膨大となったため、受信装置は、複数の半導体集積回路を用いて負荷を分散し、画像データを処理している。例えば、送信装置は、画像データを複数の画像データ信号として送信し、受信装置では、各半導体集積回路が、対応する画像データ信号を処理し、さらに、該処理した画像データ信号を統合して出力部（例えばディスプレイ）に出力する。
【０００３】
複数の半導体集積回路によって画像データ信号を処理する場合、これら半導体集積回路に入力される画像データ信号間のスキューが問題となる。すなわち、入力される信号間にスキューが存在すると、半導体集積回路の出力信号に該スキューが伝搬して、出力信号間に位相のずれが発生し、したがって、所望の画像を得ることができないという不都合がある。
【０００４】
下記特許文献１に開示されるデータ処理装置は、上述したような複数のデータ処理部（上記の半導体集積回路に相当する。）に入力される信号間のスキューを補償する機能を備えている。具体的には、特許文献１のデータ処理装置は、複数のデータ処理部について、マスタとスレーブとの関係を設定し、マスタに設定されたデータ処理部のデータ出力用の同期信号をスレーブに設定されたデータ処理部に供給し、各データ処理部のリングバッファに入力される入力信号の位相のずれを吸収させることによって、各データ処理部から出力される出力信号の同期化を実現する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４８２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１に開示されるデータ処理装置は、各データ処理部に入力される信号のスキューを吸収するために、多くの段数のバッファを必要とする。例えば、バッファが２ポートＲＡＭ（すなわち、書き込み動作及び読み出し動作を同時に実行可能なＲＡＭ）からなる場合、バッファ１段分の位相のずれを補償するためには、位相進み及び位相遅れの両方に対応するための少なくとも３段のバッファが必要とされる。また、バッファが１ポートＲＡＭ（すなわち、１回の動作で書き込み動作又は読み出し動作のいずれかを実行可能なＲＡＭ）からなる場合、少なくとも４段のバッファが必要とされる。このような多段数のバッファを用いる構成は、チップ面積及び／又は消費電力の増大を招いてしまうという問題がある。
【０００７】
そこで、本発明は、少ない段数のバッファによって各半導体集積回路に入力される信号のスキューを補償することができる受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【０００９】
すなわち、ある観点に従う本発明は、送信装置から送信される画像データに基づく複数の入力信号を受信する受信装置であって、第１の入力信号に対して所定の処理を行い、該処理の結果を第１の出力信号として出力する第１の半導体集積回路と、前記第１の半導体集積回路と接続され、第２の入力信号に対して所定の処理を行い、該処理の結果を第２の出力信号として出力する第２の半導体集積回路とを備え、前記第１の半導体集積回路は、
前記第１の入力信号を受信したタイミングで、所定の同期信号を生成するための調停信号を前記第２の半導体集積回路に送信し、前記第２の半導体集積回路は、前記第２の入力信号を受信したタイミングで前記調停信号を受信したか否かを判断し、該判断の結果に従って前記所定の同期信号を生成し、前記所定の同期信号を前記第１の半導体集積回路に送信し、前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、生成された前記所定の同期信号に従って、対応する前記第１の出力信号及び前記第２の出力信号のいずれかを出力する、
受信装置である。
【００１０】
これにより、受信装置は、第２の半導体集積回路が第１の半導体集積回路から出力される調停信号を受信したか否かに従って、所定の同期信号を生成し、第１の半導体集積回路及び第２の半導体集積回路が該所定の同期信号に従って第１の出力信号及び第２の出力信号を出力するため、第１の入力信号と第２の入力信号との間のスキューを補償することができるようになる。
【００１１】
ここで、前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、複数のデータバッファを有し、前記第１の入力信号及び前記第２の入力信号のそれぞれのサイクルで、対応する前記第１の入力信号又は前記第２の入力信号に基づく信号を対応する前記複数のデータバッファに順番に書き込み、前記所定の同期信号に従って、前記書き込みを行った順に、前記複数のデータバッファから前記信号を読み出しても良い。
【００１２】
これにより、受信装置は、第１の半導体集積回路及び第２の半導体集積回路のそれぞれの複数のデータバッファに前記第１の入力信号又は第２の入力信号に基づく信号を順番に書き込み、所定の同期信号に従って、書き込みを行った順に複数のデータバッファから信号を読み出すことができるようになる。
【００１３】
さらに、前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、２つの前記データバッファを有し、前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの２サイクル目で前記所定の同期信号を生成し、前記調停信号を受信していないと判断する場合、前記サイクルの１サイクル目で前記所定の同期信号を生成しても良い。
【００１４】
これにより、受信装置は、２つのデータバッファによって、第１の出力信号及び第２の出力信号の間のスキューを補償することができるようになる。
【００１５】
さらに、前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、対応する前記第１の入力信号又は前記第２の入力信号に従って、前記１サイクル目で状態が遷移し、該遷移後の状態を第１の時間保持するデータイネーブル信号を生成し、前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの２サイクル目の開始から前記第１の時間以下の第２の時間だけ遅延したタイミングで前記所定の同期信号を生成しても良い。
【００１６】
これにより、受信装置は、第１の出力信号に対して第２の出力信号が１サイクルに加えて所定の時間だけ位相が遅れている場合にも、第１の出力信号及び第２の出力信号の間のスキューを補償することができるようになる。
【００１７】
また、前記２つのデータバッファは、２ポートＲＡＭタイプのラインバッファであっても良い。
【００１８】
これにより、受信装置は、２ポートＲＡＭタイプの２つのラインバッファによって、第１の出力信号及び第２の出力信号の間のスキューを補償することができるようになる。
【００１９】
また、前記第１の半導体集積回路及び前記第２の半導体集積回路のそれぞれは、３つの前記データバッファを有し、前記第２の半導体集積回路は、前記調停信号を受信したと判断する場合、前記第２の入力信号のサイクルの３サイクル目で前記所定の同期信号を生成し、前記調停信号を受信していないと判断する場合、前記サイクルの２サイクル目で前記所定の同期信号を生成しても良い。
【００２０】
これにより、受信装置は、３つのデータバッファによって、第１の出力信号及び第２の出力信号の間のスキューを補償することができるようになる。
【００２１】
さらに、前記３つのデータバッファは、１ポートＲＡＭタイプのラインバッファであっても良い。
【００２２】
これにより、受信装置は、１ポートＲＡＭタイプの３つのラインバッファによって、第１の出力信号及び第２の出力信号の間のスキューを補償することができるようになる。
【００２３】
さらに、別の観点に従う本発明は、送信装置から送信される画像データに基づく複数の入力信号を受信し、出力部に出力するために、該複数の入力信号のそれぞれに対して所定の処理を行う受信装置であって、相互に接続され、前記複数の入力信号をそれぞれ受信する複数の半導体集積回路を備え、前記複数の半導体集積回路のそれぞれは、対応する前記入力信号を受信したタイミングで、所定の同期信号を生成するための調停信号を他の前記半導体集積回路に送信する調停信号生成部と、一の前記半導体集積回路から送信される前記調停信号を受信したか否かを判断し、該判断の結果に従って前記所定の同期信号を生成し、前記調停信号を送信した前記一の半導体集積回路に前記所定の同期信号を送信する同期信号生成部とを備え、前記調停信号を送信した前記一の半導体集積回路は、生成した前記所定の同期信号に従って、前記対応する入力信号に基づく出力信号を出力し、前記調停信号を受信した前記半導体集積回路は、他の前記半導体集積回路から送信される前記所定の同期信号に従って、前記対応する入力信号に基づく出力信号を出力する、受信装置である。
【００２４】
これにより、受信装置は、調停信号を生成した半導体集積回路が所定の同期信号を生成し、他の半導体集積回路に送信し、調停信号を生成した半導体集積回路及び調停信号を受信した半導体集積回路が該所定の同期信号に従って第１の出力信号及び第２の出力信号を出力するため、第１の入力信号と第２の入力信号との間のスキューを補償することができるようになる。
【００２５】
さらに、別の観点に従う本発明は、送信装置から送信される画像データに基づく複数の入力信号を受信し、出力部に出力するために、該複数の入力信号のそれぞれに対して所定の処理を行う受信装置であって、相互に接続され、前記複数の入力信号を受信する複数の半導体集積回路を備え、前記複数の半導体集積回路のそれぞれは、対応する前記入力信号を受信したタイミングで、所定の同期信号を生成するための調停信号を生成し、該生成した調停信号を他の前記半導体集積回路に出力する調停信号生成部と、前記対応する入力信号を構成する所定のデータブロック群をそれぞれ記憶する複数のデータバッファと、前記対応する入力信号の受信に基づいて生成されるデータイネーブル信号に従って、前記複数のデータバッファのいずれかを選択して、前記所定のデータブロック群のそれぞれを前記複数のデータバッファのいずれかに分配する分配回路を含むバッファ制御部と、他の前記半導体集積回路から送信される前記調停信号を受信したか否かを判断し、該判断の結果に従って前記所定の同期信号を生成し、前記調停信号を送信した前記他の半導体集積回路に前記所定の同期信号を送信する同期信号生成部と、生成された前記所定の同期信号に従って、前記複数のデータバッファのいずれかを選択して、選択された前記データバッファから出力される前記所定のデータブロックを出力する選択回路とを備える、受信装置である。
【００２６】
これにより、受信装置は、半導体集積回路が他の半導体集積回路から送信される調停信号を受信したか否かを判断し、該判断の結果に従って所定の同期信号を生成するとともに他の半導体集積回路に送信し、該所定の同期信号に従ってデータブロックを出力するため、半導体主席回路に入力される複数の入力信号間のスキューを補償することができるようになる。
【００２７】
ここで、前記受信装置は、前記複数の半導体集積回路のそれぞれをマスタ又はスレーブのいずれかとして動作するように制御する制御回路とをさらに備え、前記マスタとして動作する前記半導体集積回路の前記同期信号生成部は、前記同期信号を生成しても良い。
【００２８】
さらに、別の観点に従う本発明は、送信装置から送信される画像データに基づく入力信号に対して所定の処理を行い、該処理の結果を出力信号としてそれぞれ出力する一対の半導体集積回路を備える受信装置の制御方法であって、一の前記半導体集積回路が、前記入力信号を受信したタイミングで、所定の同期信号を生成するための調停信号を受信したか否かを判断することと、前記一の半導体集積回路が、前記調停信号を受信していないと判断する場合、前記入力信号に従うサイクルの２サイクル目で前記所定の同期信号を生成し、前記調停信号を受信したと判断する場合、前記サイクルの１サイクル目で前記所定の同期信号を生成することと、前記一の半導体集積回路が、前記所定の同期信号を他の前記半導体集積回路に出力することと、前記他の半導体集積回路が、前記調停信号を前記一の半導体集積回路に送信することと、前記一対の半導体集積回路が、前記所定の同期信号に基づいて前記出力信号を出力することと、を含む、出力方法である。
【００２９】
これにより、受信装置は、一の半導体集積回路が所定の同期信号を生成し、他の半導体集積回路に送信し、一対の半導体集積回路が該所定の同期信号に従って第１の出力信号及び第２の出力信号を出力するため、一対の半導体集積回路に入力される入力信号間のスキューを補償することができるようになる。
【発明の効果】
【００３０】
本発明によれば、受信装置及び画像伝送システムは、少ない段数のバッファによって各半導体集積回路に入力される信号のスキューを補償することができるようになる。
【００３１】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る画像伝送システムの概略構成の一例を示す図である。
【図２】本発明の一実施形態に係る半導体集積回路の構成の一例を示す図である。
【図３】本発明の一実施形態に係る受信装置における半導体集積回路の動作を示すフローチャートである。
【図４】本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートである。
【図５】本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートである。
【図６】本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートである。
【図７】本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートである。
【図８】本発明の一実施形態に係る受信装置における半導体集積回路の他の構成例を示す図である。
【図９】本発明の一実施形態に係る画像伝送システムにおける各種の信号に関するタイミングチャートである。
【図１０】本発明の一実施形態に係る受信装置における半導体集積回路の他の構成例を示す図である。
【図１１】本発明の一実施形態に係る受信装置における半導体集積回路の動作を示すフローチャートである。
【図１２】本発明の一実施形態に係る画像伝送システムにおける各種の信号に関するタイミングチャートである。
【発明を実施するための形態】
【００３３】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００３４】
図１は、本発明の一実施形態に係る画像伝送システムの概略構成の一例を示す図である。同図に示すように、本実施形態に係る画像伝送システム１は、例えば、送信装置１０と、受信装置２０とを含んで構成される。
【００３５】
送信装置１０は、例えばｅＤＰ（embedded DisplayPort）のソース機器であるが、これに限られず、所定の形式で画像データを伝送するソース機器であれば良い。本実施形態では、送信装置１０は、受信装置２０によって出力される画像情報を有する画像データを２つのデータ信号に分割し、該分割したデータ信号をそれぞれ入力信号ＩＤＡＴＡ（１）及びＩＤＡＴＡ（２）として送信回路１１（１）及び１１（２）から受信装置２０に出力する。
【００３６】
受信装置２０は、例えばｅＤＰのシンク機器であるが、これに限られず、所定の形式で画像データを受信するシンク機器であれば良い。本実施形態の受信装置２０は、入力信号ＩＤＡＴＡ（１）とＩＤＡＴＡ（２）との間にスキューが存在していたとしても、該スキューを補償した出力信号ＯＤＡＴＡ（１）とＯＤＡＴＡ（２）を出力する。受信装置２０は、例えば、制御回路２１と、複数の半導体集積回路２２と、出力部２３と、抵抗Ｒとを含んで構成される。
【００３７】
制御回路２１は、設定信号ＳＥＴに従って、複数の半導体集積回路２２の一方をマスタとして設定し、他方をスレーブとして設定する。本例では、半導体集積回路２２（１）がマスタとして設定され、半導体集積回路２２（２）がスレーブとして設定されているものとする。制御回路２１及び抵抗Ｒは、半導体集積回路２２に内蔵されても良い。
【００３８】
半導体集積回路２２（１）及び２２（２）は、それぞれ、入力された入力信号ＩＤＡＴＡ（１）及びＩＤＡＴＡ（２）に対して所定の処理を行って、出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）に変換し、出力部２３に出力する。併せて、半導体集積回路２２（１）及び２２（２）は、互いに相まって、出力信号ＯＤＡＴＡ（１）とＯＤＡＴＡ（２）との間のスキューを補償するための処理を行う。半導体集積回路２２（１）と２２（２）とは、調停信号線Ｗ＿ＡＢＴ及び同期信号線Ｗ＿ＳＹＮＣを介して、相互に接続される。調停信号線Ｗ＿ＡＢＴは、抵抗Ｒを介して電源線ＶＤＤに接続されることによってプルアップされている。半導体集積回路２２（１）及び２２（２）の内部構成は同じであり得るが、マスタとして機能するか又はスレーブとして機能するかによって、その動作は異なる。
【００３９】
マスタとして機能する半導体集積回路２２（１）は、所定の処理を行った入力信号ＩＤＡＴＡ（１）を内部のデータバッファ（図２を参照）によりラッチするとともに、半導体集積回路２２（２）から供給される調停信号線Ｗ＿ＡＢＴを介した調停信号ＡＢＴの電位に従って入力信号ＩＤＡＴＡ（２）に対するＩＤＡＴＡ（１）の位相の遅早を検出し、該検出した結果に従って、入力信号ＩＤＡＴＡ（１）に基づく出力信号ＯＤＡＴＡ（１）を出力するタイミングを決定し、出力する。決定されたタイミングは、同期信号ＳＹＮＣとして半導体集積回路２２（２）に出力される。同期信号ＳＹＮＣは、出力信号ＯＤＡＴＡの出力タイミングを規定する信号である。同期信号ＳＹＮＣの一例としては、例えば、水平同期信号である。
【００４０】
半導体集積回路２２（２）は、所定の処理を行った入力信号ＩＤＡＴＡ（２）を内部のデータバッファ（図２を参照）によりラッチするとともに、調停信号ＡＢＴの電位を接地線の電位（すなわち“Ｌ”）として半導体集積回路２２（１）に出力する。また、半導体集積回路２２（２）は、半導体集積回路２２（１）から出力される同期信号ＳＹＮＣに従って、ラッチされた所定の処理を行った入力信号ＩＤＡＴＡ（２）に基づく出力信号ＯＤＡＴＡ（２）を出力部２３に出力する。
【００４１】
抵抗Ｒは、例えばディスクリート抵抗器であるが、これに限られない。抵抗Ｒは、調停信号線Ｗ＿ＡＢＴと電源線ＶＤＤとの間に設けられる。抵抗Ｒは、半導体集積回路２２から電位を“Ｌ”とする調停信号ＡＢＴが出力されていない場合、調停信号線Ｗ＿ＡＢＴの電位を“Ｈ”に決定する。これに対して、抵抗Ｒは、半導体集積回路２２から電位を“Ｌ”とする調停信号ＡＢＴが出力されている場合、自身の電圧降下によって調停信号線Ｗ＿ＡＢＴの電位を“Ｌ”に決定する。
【００４２】
出力部２３は、例えば液晶ディスプレイやプラズマディスプレイパネル、有機エレクトロルミネッセンス表示パネルであるが、これに限られない。出力部２３は、半導体集積回路２２（１）及び２２（２）から出力される出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）を１つの画像信号に統合し該画像信号に従う画像を表示する。
【００４３】
以上のように構成される受信装置２０では、スレーブとして機能する半導体集積回路２２（２）は、入力信号ＩＤＡＴＡ（２）の受信により、調停信号ＡＢＴを“Ｌ”としてマスタの半導体集積回路２２（１）に出力する一方、マスタとして機能する半導体集積回路２２（１）は、調停信号ＡＢＴの電位に基づいて、入力信号ＩＤＡＴＡ（２）に対する入力信号ＩＤＡＴＡ（１）の位相の遅早を検出して、出力信号ＯＤＡＴＡ（１）の出力タイミングを決定し、該出力タイミングを同期信号ＳＹＮＣとして半導体集積回路２２（２）に出力する。これにより、出力信号ＯＤＡＴＡ（１）とＯＤＡＴＡ（２）との間のスキューが補償される。
【００４４】
図２は、本発明の一実施形態に係る半導体集積回路の構成の一例を示す図である。上述したように、複数の半導体集積回路２２は、同じ回路構成であり得る。同図に示すように、半導体集積回路２２は、信号処理部２２１と、イネーブル信号検出部２２２と、バッファ制御部２２３と、双方向バッファ２２４（１）及び２２４（２）と、同期信号生成部２２５と、データバッファ２２６（１）及び２２６（２）と、リード選択信号生成部２２７と、選択回路２２８とを含んで構成される。本例では、データバッファ２２６は、書き込み動作及び読み出し動作を同時に実行可能な２ポートＲＡＭで構成されるバッファであり、２個設けられているものとするが、これに限られるものではない。例えば、１回の動作で書き込み動作又は読み出し動作のいずれかを実行する１ポートＲＡＭが用いられても良く、この場合、３個設けられる。
【００４５】
信号処理部２２１は、送信装置１０から受信した入力信号ＩＤＡＴＡに対して所定の処理を行って、出力すべき画像の情報を示すデータ信号ＤＡＴＡと画像出力が有効となる期間を示すデータイネーブル信号ＥＮとを生成する。データ信号ＤＡＴＡは、バッファ制御部２２３に出力される一方、データイネーブル信号ＥＮは、イネーブル信号検出部２２２に出力される。データイネーブル信号ＥＮは、同期信号ＳＹＮＣを生成するための信号の一つであり、同期信号ＳＹＮＣの１サイクルにおける第１の状態及び第２の状態の期間を示す。なお、同期信号ＳＹＮＣが第１の状態である場合、半導体集積回路２２は、出力部２３に対して、出力信号ＯＤＡＴＡに従う画像の出力を行わせ、同期信号ＳＹＮＣが第２の状態である場合、半導体集積回路２２は、出力部２３に対して、該画像の出力を停止させる。データイネーブル信号ＥＮは、例えば１サイクルの間に第１の状態から第２の状態に遷移する。
【００４６】
イネーブル信号検出部２２２は、信号処理部２２１から出力されるデータイネーブル信号ＥＮを検出し、該信号の立ち上がりエッジに従うパルスを有する正側データイネーブル信号ＥＮＰと立ち下がりエッジに従うパルスを有する負側データイネーブル信号ＥＮＮとを生成し、正側データイネーブル信号ＥＮＰをバッファ制御部２２３と同期信号生成部２２３に出力し、負側データイネーブル信号ＥＮＮをバッファ制御部２２３に出力する。また、イネーブル信号検出部２２２は、データイネーブル信号ＥＮを検出すると、双方向バッファ２２４（１）の出力を有効にするための出力調停信号ＯＡＢＴを生成し、双方向バッファ２２４（１）に出力する。なお、イネーブル信号検出部２２２は、後述する双方向バッファ２２４（１）とともに調停信号生成部を構成し、生成した調停信号ＡＢＴを、他方の半導体集積回路２２に送信する。
【００４７】
バッファ制御部２２３は、信号処理部２２１から受け取ったデータ信号ＤＡＴＡをデータバッファ２２６（１）及び２２６（２）のいずれに出力するかに関する制御を行う。バッファ制御部２２３は、例えばライト選択信号生成部２２３１と、分配回路２２３２とを含んで構成される。
【００４８】
ライト選択信号生成部２２３１は、イネーブル信号検出部２２２から出力される負側データイネーブル信号ＥＮＮに従ってライト選択信号ＷＳＥＬを生成し、出力する。具体的には、ライト選択信号生成部２２３１は、負側データイネーブル信号ＥＮＮの立ち下がりエッジごとに交番するライト選択信号ＷＳＥＬを生成し、分配回路２２３２に出力する。
【００４９】
分配回路２２３２は、例えばデマルチプレクサであるが、これに限られない。分配回路２２３２は、ライト選択信号生成部２２３１から出力されるライト選択信号ＷＳＥＬに従って、データバッファ２２６（１）及び２２６（２）のいずれかを選択し、イネーブル信号検出部２２２から出力される正側データイネーブル信号ＥＮＰの立ち下がりエッジで、信号処理部２２１から出力されるデータ信号ＤＡＴＡを該選択したデータバッファ２２６のデータ入力端子ｄに出力する。
【００５０】
双方向バッファ２２４（１）は、調停端子ａｂｔに入力される調停信号ＡＢＴを入力調停信号ＩＡＢＴとして同期信号生成部２２５に入力する。また、双方向バッファ２２４（１）は、出力調停信号ＯＡＢＴに従って、調停端子ａｂｔから接地信号ＧＮＤを調停信号ＡＢＴとして出力する。双方向バッファ２２４は、例えば、スリーステートバッファ２２４１とバッファ２２４２とを含んで構成される。双方向バッファ２２４（２）は、同期端子ｓｙに入力される同期信号ＳＹＮＣを入力同期信号ＩＳＹＮＣとしてリード選択信号生成部２２７及びデータバッファ２２６に出力する。また、双方向バッファ２２４（２）は、設定信号ＳＥＴに従って、出力同期信号ＯＳＹＮＣを同期信号ＳＹＮＣとして同期端子ｓｙから出力する。
【００５１】
スリーステートバッファ２２４１は、制御端子に入力される信号に従って、入力端子に入力される信号を出力端子から出力する。具体的には、スリーステートバッファ２２４１（１）は、制御端子に入力される出力調停信号ＯＡＢＴの状態が“１”である場合、入力端子に入力される接地信号ＧＮＤを出力端子から出力する。また、制御端子に入力される出力調停信号ＯＡＢＴの状態が“０”である場合、スリーステートバッファ２２４１は、接地信号ＧＮＤの出力を停止する。スリーステートバッファ２２４１（２）は、制御端子に入力される設定信号ＳＥＴの状態が“０”＝“マスタ”である場合、入力端子に入力される出力同期信号ＯＳＹＮＣを出力端子から出力する。これに対して、制御端子に入力される設定信号ＳＥＴの状態が“１”＝“スレーブ”である場合、スリーステートバッファ２２４１（２）は、出力同期信号ＯＳＹＮＣの出力を停止する。
【００５２】
バッファ２２４２は、前段に接続される回路の影響が後段の回路に伝搬しないように、該影響を遮断するために設けられている。バッファ２２４２（１）は、入力される調停信号ＡＢＴを入力調停信号ＩＡＢＴとして同期信号生成部２２５に出力する。また、バッファ２２４２（２）は、自身に入力される同期信号ＳＹＮＣを入力同期信号ＩＳＹＮＣとしてリード選択信号生成部２２７とデータバッファ２２６に出力する。
【００５３】
同期信号生成部２２５は、入力調停信号ＩＡＢＴの電位に従って、出力同期信号ＯＳＹＮＣを生成し、双方向バッファ２２４（２）に出力する。具体的には、同期信号生成部２２５は、イネーブル信号検出部２２２から出力される正側データイネーブル信号ＥＮＰの立ち上がりエッジに基づいて、双方向バッファ２２４（１）から入力される入力調停信号ＩＡＢＴの電位を判定し、その結果、入力調停信号ＩＡＢＴの電位が“Ｈ”である場合、入力信号ＩＤＡＴＡの位相が対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡに対して進んでいると判断し、正側データイネーブル信号ＥＮＰの２サイクル目の立ち上がりエッジで出力同期信号ＯＳＹＮＣを生成し、該双方向バッファ２２４（２）に出力する。これに対して、入力調停信号ＩＡＢＴの電位が“Ｌ”である場合、同期信号生成部２２５は、入力信号ＩＤＡＴＡの位相が対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡに対して遅れていると判断し、正側データイネーブル信号ＥＮＰの１サイクル目の立ち上がりエッジで出力同期信号ＯＳＹＮＣを生成し、双方向バッファ２２４（２）に出力する。同期信号生成部２２５は、制御回路２１から出力される設定信号ＳＥＴが“マスタ”を示す場合に動作し、“スレーブ”を示す場合にその動作を停止する。
【００５４】
なお、出力同期信号ＯＳＹＮＣは、上述したように、半導体集積回路２２が、出力部２３に対して出力信号ＯＤＡＴＡの出力を行う第１の状態と、該信号の出力を停止する第２の状態との２つの状態を有する。出力同期信号ＯＳＹＮＣの状態は、１サイクルの間に第１の状態から第２の状態に遷移する。
【００５５】
データバッファ２２６は、２ポートＲＡＭタイプのラインバッファであり、ライトクロック端子ｗｃｋに入力されるライトクロックＷＣＬＫに基づいて、データ入力端子ｄに入力される信号をラッチする。また、データバッファ２２６は、制御端子ｃｔに入力される入力同期信号ＩＳＹＮＣの状態が“１”である場合、リードクロック端子ｒｃｌｋに入力されるリードクロックＲＣＬＫに基づいて、ラッチした信号をデータ出力端子ｑからバッファ出力信号ＢＤＡＴＡとして選択回路２２８に出力する。これに対して、入力同期信号ＩＳＹＮＣの状態が“０”である場合、データバッファ２２６は、バッファ出力信号ＢＤＡＴＡの出力を停止する。
【００５６】
リード選択信号生成部２２７は、双方向バッファ２２４（２）から入力される入力同期信号ＩＳＹＮＣに従ってリード選択信号ＲＳＥＬを生成する。具体的には、リード選択信号生成部２２７は、入力同期信号ＩＳＹＮＣの立ち下がりエッジに従って交番するリード選択信号ＲＳＥＬを生成し、選択回路２２８に出力する。
【００５７】
選択回路２２８は、例えばマルチプレクサであるが、これに限られない。選択回路２２８は、選択端子ＳＬに入力されるリード選択信号ＲＳＥＬに従って、データバッファ２２６（１）及び２２６（２）から出力されるバッファ出力信号ＢＤＡＴＡ（１）及びＢＤＡＴＡ（２）のうちいずれかを選択し、該選択した信号を出力信号ＯＤＡＴＡとして出力する。
【００５８】
以上のように構成される半導体集積回路２２は、制御回路２１から入力される設定信号ＳＥＴに従って、自身がマスタであるかスレーブであるか判断する。一の半導体集積回路２２は、自身がマスタであると判断する場合、入力信号ＩＤＡＴＡの受信タイミングで、対となる他の半導体集積回路２２から調停信号ＡＢＴを受信したか否かを判断する。該一の半導体集積回路２２は、該判断したタイミングで同期信号ＳＹＮＣを生成し、該他の半導体修正回路２２に出力し、同期信号ＳＹＮＣに従って入力信号ＩＤＡＴＡに従う出力信号ＯＤＡＴＡを出力する。
【００５９】
これに対して、一の半導体集積回路２２は、自身がスレーブであると判断する場合、入力信号ＩＤＡＴＡの受信タイミングで調停信号ＡＢＴを、対となる他の半導体集積回路２２に出力し、該他の半導体集積回路２２から出力される同期信号ＳＹＮＣに従って、入力信号ＩＤＡＴＡに従う出力信号ＯＤＡＴＡを出力する。
【００６０】
これにより、半導体集積回路２２は、対となる半導体集積回路２２に入力される入力信号ＩＤＡＴＡと自身に入力される入力信号との間の位相の遅早（位相進み及び位相遅れ）に応じたデータバッファを必要としないため、データバッファの段数を削減することができる。
【００６１】
図３は、本発明の一実施形態に係る受信装置における半導体集積回路の動作を示すフローチャートである。同図に示すように、本実施形態に係る半導体集積回路２２は、まず、送信装置１０から送信される入力信号ＩＤＡＴＡを受信し、該入力信号ＩＤＡＴＡに従うデータをデータバッファ２２６にラッチする（Ｓ３０１）。
【００６２】
このとき、半導体集積回路２２は、制御回路２１から出力される設定信号ＳＥＴの電位を判定する（Ｓ３０２）。半導体集積回路２２は、設定信号ＳＥＴの電位が“Ｈ”であると判定する場合（Ｓ３０２のＹｅｓ）、自身をマスタの半導体集積回路２２であると認識して（Ｓ３０６）、ステップＳ３０７の処理に進む。これに対して、半導体集積回路２２は、設定信号ＳＥＴの電位が“Ｌ”であると判定する場合（Ｓ３０２のＮｏ）、自身をスレーブの半導体集積回路２２であると認識し（Ｓ３０３）、調停信号ＡＢＴの電位を“Ｌ”に決定し（Ｓ３０４）、同期信号ＳＹＮＣを受信して（Ｓ３０５）、ステップＳ３１２の処理に進む。
【００６３】
マスタとして動作する半導体集積回路２２は、調停信号ＡＢＴの電位を判断する（Ｓ３０７）。半導体集積回路２２は、調停信号ＡＢＴの電位が“Ｈ”である場合（Ｓ３０７のＹｅｓ）、入力される入力信号ＩＤＡＴＡ（１）の位相が対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡ（２）よりも進んでいると判断し、したがって、同期信号ＳＹＮＣの出力タイミングを入力信号ＩＤＡＴＡ（１）に従うサイクルの２サイクル目に決定する（Ｓ３０８）。これに対して、半導体集積回路２２は、調停信号ＡＢＴの電位が“Ｌ”であると判断する場合（Ｓ３０７のＮｏ）、入力される入力信号ＩＤＡＴＡ（１）の位相が対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡ（２）よりも遅れていると判断し、したがって、同期信号ＳＹＮＣの出力タイミングを入力信号ＩＤＡＴＡ（１）に従うサイクルの１サイクル目に決定する（Ｓ３０９）。半導体集積回路２２は、ステップＳ３０８又は３０９の処理において決定したタイミングで、調停信号ＡＢＴの電位を“Ｌ”に決定する。（Ｓ３１０）。続いて、半導体集積回路２２は、同期信号ＳＹＮＣを出力する。出力された同期信号ＳＹＮＣは、上述したように、自身の内部での処理に用いられるとともに、対となる半導体集積回路２２に供給される。（Ｓ３１１）。
【００６４】
半導体集積回路２２は、ステップＳ３０５の処理で受信したか又はステップＳ３１０の処理で出力した同期信号ＳＹＮＣに基づいて、データバッファ２２６にラッチしたデータを出力信号ＯＤＡＴＡとして出力する（Ｓ３１２）。
【００６５】
上述したように、半導体集積回路２２は、設定信号ＳＥＴの電位に従って、自身がマスタ又はスレーブのいずれであるかを判断する。半導体集積回路２２は、自身がマスタであると判断する場合、調停信号ＡＢＴの電位に従って、対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡに対する自身に入力される入力信号ＩＤＡＴＡの位相の遅早を検出し、該検出に結果に従って、同期信号ＳＹＮＣの出力タイミングを決定し、該出力タイミングに従って同期信号ＳＹＮＣを自身と対になる半導体集積回路２２とに出力する。そして、半導体集積回路２２は、調停信号ＡＢＴの電位を“Ｌ”に決定し、同期信号ＳＹＮＣに基づいて、出力信号ＯＤＡＴＡを出力する。これにより、半導体集積回路２２は、対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡに対する自身に入力される入力信号ＩＤＡＴＡの位相の遅早に関して、両方のケースを考慮する必要がないため、最小限の数のデータバッファ２２６によって入力信号ＩＤＡＴＡ間のスキューを補償することができる。
【００６６】
次に、受信装置２０における出力信号ＯＤＡＴＡに対するスキュー補償の動作例について説明する。図４乃至図７は、本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートである。
【００６７】
図４は、本発明の一実施形態に係る受信装置における各種の信号のタイミングチャートであり、具体的には、マスタの半導体集積回路に入力される入力信号がスレーブの半導体集積回路に入力される入力信号よりも位相が遅れている場合において、出力信号間の位相が調整される様子を示している。本例では、マスタの半導体集積回路２２（１）に入力される入力信号ＩＤＡＴＡ（１）が、スレーブの半導体集積回路２２（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル分（即ち、画像データの１ライン分）位相が遅れているものとしている。また、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させた時刻を時刻ｔ４０１乃至ｔ４０８とする。
【００６８】
時刻ｔ４０１乃至ｔ４０７で、スレーブの半導体集積回路２２（２）は、受信した入力信号ＩＤＡＴＡ（２）をデータブロックＤ１乃至Ｄ６としてラッチするとともに、データイネーブル信号ＥＮを生成する。また、時刻ｔ４０１では、半導体集積回路２２（２）は、生成したデータイネーブル信号ＥＮに従って、出力調整信号ＯＡＢＴを“０”とし、接地信号ＧＮＤを調停信号ＡＢＴとして出力する。これにより、例えば、時刻ｔ４０８以降において、入力信号ＩＤＡＴＡ（１）の状態が“Ｌ”になってから所定の期間経過した時刻である時刻ｔ４０９まで調停信号ＡＢＴの電位は“Ｌ”となる。
【００６９】
一方、マスタの半導体集積回路２２（１）は、時刻ｔ４０２乃至ｔ４０８で、受信した入力信号ＩＤＡＴＡ（１）をデータブロックＤ１乃至Ｄ６としてラッチするとともに、データイネーブル信号ＥＮを生成する。半導体集積回路２２（１）は、生成したデータイネーブル信号ＥＮに基づいて、正側データイネーブル信号ＥＮＰと負側データイネーブル信号ＥＮＮとを生成し、また、負側データイネーブル信号ＥＮＮに基づいてライト選択信号ＷＳＥＬを生成する。
【００７０】
時刻ｔ４０２、ｔ４０４及びｔ４０６のそれぞれの時刻から最初に正側データイネーブル信号ＥＮＰが立ち下がる時刻で、半導体集積回路２２（１）は、ライト選択信号ＷＳＥＬに従って、データバッファ２２６（１）を選択し、データブロックＤ１、Ｄ３及びＤ５を該データバッファ２２６（１）にそれぞれ書き込む。また、時刻ｔ４０３、ｔ４０５及びｔ４０７のそれぞれの時刻から最初に正側データイネーブル信号ＥＮＰが立ち下がる時刻で、半導体集積回路２２（１）は、ライト選択信号ＷＳＥＬに従って、データバッファ２２６（２）を選択し、データブロックＤ２、Ｄ４及びＤ６を該データバッファ２２６（２）にそれぞれ書き込む。
【００７１】
また、時刻ｔ４０２で、半導体集積回路２２（１）は、調停信号ＡＢＴの電位が“Ｌ”であると判定すると、半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）の位相が入力信号ＩＤＡＴＡ（２）の位相よりも遅れていると判断する。半導体集積回路２２（１）は、該判断の結果に従って、時刻ｔ４０２から最初に正側データイネーブル信号ＥＮＰが立ち下がる時刻で、同期信号ＳＹＮＣを生成し、スレーブの半導体集積回路２２（２）に出力する。
【００７２】
時刻ｔ４０１、ｔ４０３及びｔ４０５のそれぞれの時刻から最初に正側データイネーブル信号ＥＮＰが立ち下がる時刻で、スレーブの半導体集積回路２２（２）は、ライト選択信号ＷＳＥＬに従って、データバッファ２２６（１）を選択し、データブロックＤ１、Ｄ３及びＤ５を該データバッファ２２６（１）にそれぞれ書き込む。また、時刻ｔ４０２、ｔ４０４、ｔ４０６のそれぞれの時刻から最初に正側データイネーブル信号ＥＮＰが立ち下がる時刻で、スレーブの半導体集積回路２２（２）は、ライト選択信号ＷＳＥＬに従って、データバッファ２２６（２）を選択し、データブロックＤ２、Ｄ４及びＤ６を該データバッファ２２６（２）にそれぞれ書き込む。
【００７３】
また、半導体集積回路２２（１）及び２２（２）は、時刻ｔ４０２乃至ｔ４０８で、同期信号ＳＹＮＣに従って、リード選択信号ＲＳＥＬを生成する。マスタ及びスレーブの半導体集積回路２２は、時刻ｔ４０２、ｔ４０４及びｔ４０６で、リード選択信号ＲＳＥＬに従ってデータバッファ２２６（１）を選択し、時刻ｔ４０３、ｔ４０５及びｔ４０７で、リード選択信号ＲＳＥＬに従ってデータバッファ２２６（２）を選択し、同期信号ＳＹＮＣの状態が第１の状態の間、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）として出力する。
【００７４】
上述したように、入力信号ＩＤＡＴＡ（２）に対して入力信号ＩＤＡＴＡ（１）の位相が遅れており、該位相の遅れが１サイクル以内である場合、スレーブとして機能する半導体集積回路２２（２）は、入力信号ＩＤＡＴＡ（２）を受信すると、調停信号ＡＢＴの電位を“Ｌ”にする。マスタとして機能する半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）を受信すると、調停信号ＡＢＴの電位を判定し、該電位が“Ｌ”であることから該位相の遅れを検出する。半導体集積回路２２（１）は、該位相の遅れを検出すると、同期信号ＳＹＮＣの出力タイミングをマスタ側のデータイネーブル信号ＥＮの１サイクル目（すなわち、スレーブ側のデータイネーブル信号ＥＮの２サイクル目）に決定する。これにより、マスタとして動作する半導体集積回路２２（１）は、出力信号ＯＤＡＴＡ（１）の位相と出力信号ＯＤＡＴＡ（２）の位相とを互いに同期させることができるため、入力信号ＩＤＡＴＡ（１）とＩＤＡＴＡ（２）との間のスキューを補償することができる。
【００７５】
図５は、本発明の一実施形態に係る画像伝送システムにおける各種の信号のタイミングチャートである。具体的には、マスタの半導体集積回路に入力される入力信号がスレーブの半導体集積回路に入力される入力信号よりも位相が進んでいる場合において、出力信号間の位相が調整される様子を示している。同図において、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させる時刻を時刻ｔ５０１乃至ｔ５０８とする。本例では、マスタの半導体集積回路２２（１）に入力される入力信号ＩＤＡＴＡ（１）は、スレーブの半導体集積回路２２（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル進んだ位相を有するものとする。なお、本例では、正側のデータイネーブル信号ＥＮＰ、負側のデータイネーブル信号ＥＮＮ、ライト選択信号ＷＳＥＬ及びリード選択信号ＲＳＥＬの説明に関しては、簡略化のため省略し、データバッファ２２６（１）及び２２６（２）の記憶内容は、データイネーブル信号ＥＮに同期するものとする。
【００７６】
時刻ｔ５０１乃至ｔ５０７で、マスタの半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）を受信し、該信号が示すデータブロックＤ１乃至Ｄ６をラッチするとともに、データイネーブル信号ＥＮを生成する。時刻ｔ５０１で、マスタの半導体集積回路２２（１）は、調停信号ＡＢＴの電位が“Ｈ”であると判定すると、半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）の位相が、入力信号ＩＤＡＴＡ（２）の位相よりも進んでいると判断する。マスタの半導体集積回路２２（１）は、該判断の結果に従って、同期信号ＳＹＮＣを生成し、マスタのデータイネーブル信号ＥＮの２サイクル目で、同期信号ＳＹＮＣをスレーブの半導体集積回路２２（２）に出力する。また、時刻ｔ５０１で、マスタの半導体集積回路２２（１）は、データイネーブル信号ＥＮに従って、接地信号ＧＮＤを調停信号ＡＢＴとして出力する。これにより、例えば、時刻ｔ５０８以降において、入力信号ＩＤＡＴＡ（１）の状態が“Ｌ”になってから所定の期間が経過した時刻である時刻ｔ５０９まで、調停信号ＡＢＴの電位は“Ｌ”となる。
【００７７】
時刻ｔ５０１、ｔ５０３及びｔ５０５で、マスタの半導体集積回路２２（１）は、データブロックＤ１、Ｄ３及びＤ５をデータバッファ２２６（１）にそれぞれ書き込む。また、時刻ｔ５０２、ｔ５０４及びｔ５０６で、マスタの半導体集積回路２２（１）は、データブロックＤ２、Ｄ４及びＤ６をデータバッファ２２６（２）にそれぞれ書き込む。
【００７８】
時刻ｔ５０２、ｔ５０４、ｔ５０６で、スレーブの半導体集積回路２２（２）は、データブロックＤ１、Ｄ３及びＤ５をデータバッファ２２６（１）にそれぞれ書き込む。また、時刻ｔ５０３、ｔ５０５及びｔ５０７で、スレーブの半導体集積回路２２（１）は、データブロックＤ２、Ｄ４及びＤ６をデータバッファ２２６（２）にそれぞれ書き込む。
【００７９】
時刻ｔ５０２、ｔ５０４及びｔ５０６で、マスタ及びスレーブの半導体集積回路２２は、データバッファ２２６（１）を選択し、時刻ｔ５０３、ｔ５０４及びｔ５０６でデータバッファ２２６（２）を選択し、同期信号ＳＹＮＣの状態が第１の状態の間、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）として出力する。
【００８０】
上述したように、入力信号ＩＤＡＴＡ（２）に対して入力信号ＩＤＡＴＡ（１）の位相が進んでおり、該進みが１サイクル以内である場合、マスタの半導体集積回路２２（１）は、送信装置１０から入力信号ＩＤＡＴＡ（１）を受信すると、調停信号ＡＢＴの電位“Ｈ”を検出し、該位相の進みを検出する。マスタの半導体集積回路２２（１）は、該位相の進みの検出に基づいて、同期信号ＳＹＮＣの出力タイミングをマスタのデータイネーブル信号ＥＮの２サイクル目（すなわち、スレーブのデータイネーブル信号ＥＮの１サイクル目）に決定する。これにより、マスタの半導体集積回路２２（１）は、出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）の位相を互いに同期させることができるため、入力信号ＩＤＡＴＡ（１）とＩＤＡＴＡ（２）との間のスキューを補償することができる。
【００８１】
図６は、本発明の一実施形態に係る画像伝送システムにおける各種の信号のタイミングチャートである。具体的には、マスタの半導体集積回路２２に入力される入力信号がスレーブの半導体集積回路２２に入力される入力信号よりも位相が遅れている場合において、出力信号間の位相が調整される様子を示している。同図において、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させる時刻を時刻ｔ６０１乃至ｔ６０８とする。また、同図において、半導体集積回路２２が調停信号ＡＢＴの出力を停止する時刻を時刻ｔ６０９とする。また、同図において、マスタの半導体集積回路２２（１）に入力される入力信号ＩＤＡＴＡ（１）は、スレーブの半導体集積回路２２（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル遅れた位相を有するものとする。なお、本例では、データバッファ２２６は１ポートＲＡＭタイプのラインバッファであり、半導体集積回路２２は、データバッファ２２６を３個有するものとする。
【００８２】
時刻ｔ６０１で、スレーブの半導体集積回路２２（２）は、入力信号ＩＤＡＴＡ（２）を受信し、該信号が示すデータブロックＤ１乃至Ｄ６をラッチするとともに、データイネーブル信号ＥＮを生成する。また、時刻ｔ６０１で、半導体集積回路２２（２）は、接地信号ＧＮＤを調停信号ＡＢＴとして出力する。これにより、例えば、時刻ｔ６０８以降において、入力信号ＩＤＡＴＡ（１）の状態が“Ｌ”になってから所定の期間が経過した時刻である時刻ｔ５０９まで調停信号ＡＢＴの電位を“Ｌ”にする。
【００８３】
一方、マスタの半導体集積回路２２（１）は、時刻ｔ６０２乃至ｔ６０７で受信した入力信号ＩＤＡＴＡ（１）をデータブロックＤ１乃至Ｄ６としてラッチするとともに、データイネーブル信号ＥＮを生成する。また、時刻ｔ６０２で、マスタの半導体集積回路２２（１）は、調停信号ＡＢＴの電位が“Ｌ”であると判定すると、半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）の位相が入力信号ＩＤＡＴＡ（２）の位相よりも遅れていると判断する。半導体集積回路２２（１）は、該判断の結果に従って、同期信号ＳＹＮＣを生成し、マスタのデータイネーブル信号ＥＮの２サイクル目で、同期信号ＳＹＮＣをスレーブの半導体集積回路２２（２）に出力する。
【００８４】
時刻ｔ６０２及びｔ６０５で、マスタの半導体集積回路２２（１）は、データブロックＤ１及びＤ４のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ６０３及びｔ６０６で、マスタの半導体集積回路２２（１）は、データブロックＤ２及びＤ５のそれぞれをデータバッファ２２６（２）に書き込む。また、時刻ｔ６０４及びｔ６０７でマスタの半導体集積回路２２（１）は、データブロックＤ３及びＤ６のそれぞれをデータバッファ２２６（３）に書き込む。
【００８５】
時刻ｔ６０１及びｔ６０４で、スレーブの半導体集積回路２２（２）は、データブロックＤ１及びＤ４のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ６０２及びｔ６０５で、スレーブの半導体集積回路２２（２）は、データブロックＤ２及びＤ５のそれぞれをデータバッファ２２６（２）に書き込む。また、時刻ｔ６０３及びｔ６０６でマスタの半導体集積回路２２（１）は、データブロックＤ３及びＤ６のそれぞれをデータバッファ２２６（３）に書き込む。
【００８６】
時刻ｔ６０３及びｔ６０６で、マスタ及びスレーブの半導体集積回路２２は、データバッファ２２６（１）を選択し、時刻ｔ６０４及びｔ６０７でデータバッファ２２６（２）を選択し、時刻ｔ６０５及びｔ６０８でデータバッファ２２６（３）を選択し、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡとして出力する。
【００８７】
上述したように、データバッファ２２６が１ポートＲＡＭタイプのラインバッファであって、入力信号ＩＤＡＴＡ（２）に対して入力信号ＩＤＡＴＡ（１）の位相が遅れており、かつ該遅れが１サイクル以内である場合、マスタの半導体集積回路２２（１）は入力信号ＩＤＡＴＡ（１）を受信すると、調停信号ＡＢＴの電位を判定し、該電位が“Ｌ”であることから、該位相の遅れを検出することができる。マスタの半導体集積回路２２（１）は、該位相の遅れを検出すると、同期信号ＳＹＮＣの出力タイミングをマスタのデータイネーブル信号ＥＮの２サイクル目（すなわち、スレーブのデータイネーブル信号ＥＮの３サイクル目）に決定する。これにより、マスタの半導体集積回路２２（１）は、出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）の位相を互いに同期させることができるため、入力信号ＩＤＡＴＡ（１）とＩＤＡＴＡ（２）との間のスキューを補償することができる。
【００８８】
図７は、本発明の一実施形態に係る画像伝送システムにおける各種の信号のタイミングチャートである。具体的には、マスタの半導体集積回路２２に入力される入力信号がスレーブの半導体集積回路２２に入力される入力信号よりも位相が進んでいる場合において、出力信号間の位相が調整される様子を示している。同図において、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させる時刻を時刻ｔ７０１乃至ｔ７０８とする。また、同図において、半導体集積回路２２が調停信号ＡＢＴの出力を停止する時刻を時刻ｔ７０９とする。また、同図において、マスタの半導体集積回路２２（１）に入力される入力信号ＩＤＡＴＡ（１）は、スレーブの半導体集積回路２２（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル進んだ位相を有するものとする。なお、本例では、データバッファ２２６は１ポートＲＡＭタイプのラインバッファであり、半導体集積回路２２は、データバッファ２２６を３個有するものとする。
【００８９】
時刻ｔ７０１乃至ｔ７０７で、マスタの半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）を受信し、該信号が示すデータブロックＤ１乃至Ｄ６をラッチするとともに、データイネーブル信号ＥＮを生成する。時刻ｔ７０１で、マスタの半導体集積回路２２（１）は、調停信号ＡＢＴの電位が“Ｈ”であると判定すると、半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）の位相が入力信号ＩＤＡＴＡ（２）の位相よりも進んでいると判断する。マスタの半導体集積回路２２（１）は、該判断の結果に従って、同期信号ＳＹＮＣを生成し、マスタのデータイネーブル信号ＥＮの３サイクル目で、同期信号ＳＹＮＣをスレーブの半導体集積回路２２（２）に出力する。また、時刻ｔ７０１で、マスタの半導体集積回路２２（１）は、データイネーブル信号ＥＮに従って、接地信号ＧＮＤを調停信号ＡＢＴとして出力する。これにより、例えば、時刻ｔ７０８以降において、入力信号ＩＤＡＴＡ（１）の状態が“Ｌ”になってから所定の期間が経過した時刻である時刻ｔ７０９まで、調停信号ＡＢＴの電位は“Ｌ”となる。
【００９０】
時刻ｔ７０１及びｔ７０４で、マスタの半導体集積回路２２（１）は、データブロックＤ１及びＤ４のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ７０２及びｔ７０５で、マスタの半導体集積回路２２（１）は、データブロックＤ２及びＤ５のそれぞれをデータバッファ２２６（２）に書き込む。また、時刻ｔ７０３及びｔ７０６でマスタの半導体集積回路２２（１）は、データブロックＤ３及びＤ６のそれぞれをデータバッファ２２６（３）に書き込む。
【００９１】
時刻ｔ７０２及びｔ７０５で、スレーブの半導体集積回路２２（２）は、データブロックＤ１及びＤ４のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ７０３及びｔ７０６で、スレーブの半導体集積回路２２（２）は、データブロックＤ２及びＤ５のそれぞれをデータバッファ２２６（２）に書き込む。また、時刻ｔ７０４及びｔ７０７でマスタの半導体集積回路２２（１）は、データブロックＤ３及びＤ６のそれぞれをデータバッファ２２６（３）に書き込む。
【００９２】
時刻ｔ７０３及びｔ７０６で、マスタ及びスレーブの半導体集積回路２２は、データバッファ２２６（１）を選択し、時刻ｔ７０４及びｔ７０７でデータバッファ２２６（２）を選択し、時刻ｔ７０５及びｔ７０８でデータバッファ２２６（３）を選択し、同期信号ＳＹＮＣの状態が第１の状態の間、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡとして出力する。
【００９３】
上述したように、データバッファ２２６が１ポートＲＡＭタイプのラインバッファであって、入力信号ＩＤＡＴＡ（２）に対して入力信号ＩＤＡＴＡ（１）の位相が進んでおり、かつ、該進みが１サイクル以内である場合、マスタの半導体集積回路２２（１）は、送信装置１０から入力信号ＩＤＡＴＡ（１）を受信すると、調停信号ＡＢＴの電位“Ｈ”を検出し、該位相の進みを検出する。マスタの半導体集積回路２２（１）は、該位相の進みの検出に基づいて、同期信号ＳＹＮＣの出力タイミングをマスタのデータイネーブル信号ＥＮの３サイクル目（すなわち、スレーブのデータイネーブル信号ＥＮの２サイクル目）に決定する。これにより、マスタの半導体集積回路２２（１）は、出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）の位相を互いに同期させることができるため、入力信号ＩＤＡＴＡ（１）及びＩＤＡＴＡ（２）の間のスキューを補償することができる。
【００９４】
図８は、本発明の一実施形態に係る受信装置における半導体集積回路の他の構成例を示す図である。同図に示すように、本実施形態に係る半導体集積回路２２Ａは、半導体集積回路２２に対して、同期信号生成部２２５の代わりに同期信号生成部２２５Ａを含んで構成され、さらにレジスタ２２９を含んで構成される。なお、同図における半導体集積回路２２の構成要素と同じ構成要素に関しては、簡単のため、その説明を省略する。
【００９５】
半導体集積回路２２Ａは、半導体集積回路２２に対して、同期信号生成部２２５の代わりに同期信号生成部２２５Ａを含んで構成される。同期信号生成部２２５Ａは、双方向バッファ２２４（１）から入力される調停信号ＩＡＢＴと、レジスタ２２９から出力されるブランク信号ＢＬＫとに従うタイミングで、出力同期信号ＯＳＹＮＣを生成し、該生成した信号を双方向バッファ２２４（２）に出力する。
【００９６】
同期信号生成部２２５Ａは、正側データイネーブル信号ＥＮＰに基づいて、入力調停信号ＩＡＢＴの電位を判断し、該判断の結果と、レジスタ２２９から出力されるブランク信号ＢＬＫとに従って出力同期信号ＯＳＹＮＣを生成し、該信号を双方向バッファ２２４（２）に出力する。具体的には、同期信号生成部２２５Ａは、イネーブル信号検出部２２２から出力される正側データイネーブル信号ＥＮＰの立ち上がりエッジに基づいて、双方向バッファ２２４（１）から入力される入力調停信号ＩＡＢＴの電位を判断する。同期信号生成部２２５Ａは、入力調停信号ＩＡＢＴの電位が“Ｈ”であると判断する場合、入力信号ＩＤＡＴＡの位相が対になる半導体集積回路２２に入力される入力信号ＩＤＡＴＡに対して進んでいると判断し、正側データイネーブル信号ＥＮＰの２サイクル目の立ち下がりエッジからブランク信号ＢＬＫに示される遅延時間分遅れたタイミングで、出力同期信号ＯＳＹＮＣを生成し、該信号を双方向バッファ２２４（２）に出力する。
【００９７】
一方、同期信号生成部２２５Ａは、入力調停信号ＩＡＢＴの電位が“Ｌ”であると判断する場合、入力信号ＩＤＡＴＡの位相が対になる半導体集積回路２２に入力される入力信号に対して遅れていると判断し、正側データイネーブル信号ＥＮＰの１サイクル目の立ち下がりエッジで出力同期信号ＯＳＹＮＣを生成し、該信号を双方向バッファ２２４（２）に出力する。なお、同期信号生成部２２５Ａは、制御回路２１から出力される設定信号ＳＥＴが“マスタ”を示す場合動作する一方で、該信号が“スレーブ”を示す場合その動作を停止する。
【００９８】
なお、同期信号生成部２２５Ａは、入力調停信号ＩＡＢＴの電位が“Ｈ”であると判断する場合に、正側データイネーブル信号ＥＮＰに従うタイミングからブランク信号ＢＬＫに示される遅延時間分遅れたタイミングで、出力同期信号ＯＳＹＮＣを生成するが、これに限られるものではない。同期信号生成部２２５Ａは、別の所定の条件が満たされる場合に、正側データイネーブル信号ＥＮＰに従うタイミングからブランク信号ＢＬＫに示される遅延時間分遅れたタイミングで、出力同期信号ＯＳＹＮＣを生成しても良い。
【００９９】
レジスタ２２９は、同期信号生成部２２５Ａが同期信号ＳＹＮＣを生成するタイミングをいくら遅延させるかを示すブランク信号ＢＬＫを生成し、該信号を同期信号生成部２２５Ａに出力する。具体的には、レジスタ２２９は、データイネーブル信号ＥＮの状態が第２の状態となる１サイクルあたりの時間（すなわちブランキング時間）以下の所定の遅延時間を予め記憶する。レジスタ２２９は、同期信号生成部２２５Ａが同期信号ＳＹＮＣの示す信号を遅延させる時間を該所定の遅延時間に対応付け、該対応付けた時間を示す信号をブランク信号ＢＬＫとして同期信号生成部２２５Ａに出力する。
【０１００】
以上のように構成される半導体集積回路２２Ａは、自身がマスタであって、かつスレーブの半導体集積回路２２Ａに入力される入力信号ＩＤＡＴＡよりも自身に入力される入力信号ＩＤＡＴＡの位相が進んでいる場合、データイネーブル信号ＥＮの２サイクル目の立ち上がりエッジからブランク信号ＢＬＫに示される時間遅れたタイミングで出力同期信号ＯＳＹＮＣを生成する。これにより、半導体集積回路２２Ａは、自身がマスタである場合、自身に入力される入力信号ＩＤＡＴＡの位相に対するスレーブの半導体集積回路２２Ａに入力される入力信号ＩＤＡＴＡの位相の遅れを、１サイクルに加えてブランキング時間分まで補償することができる。
【０１０１】
図９は、本発明の一実施形態に係る画像伝送システムにおける各種の信号に関するタイミングチャートである。具体的には、マスタの半導体集積回路２２Ａに入力される入力信号がスレーブの半導体集積回路２２Ａに入力される入力信号よりも位相が進んでいる場合において、出力信号間の位相が調整される様子を示している。同図において、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させる時刻を時刻ｔ９０１乃至ｔ９０８として、時刻ｔ９０２乃至ｔ９０７からブランキング時間経過した時刻をそれぞれ時刻ｔ９０２’乃至ｔ９０７’とする。また、同図において、マスタの半導体集積回路２２Ａ（１）に入力される入力信号ＩＤＡＴＡ（１）は、スレーブの半導体集積回路２２Ａ（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル進んだ位相を有するものとする。
【０１０２】
時刻ｔ９０１乃至ｔ９０７で、マスタの半導体集積回路２２Ａ（１）は、入力信号ＩＤＡＴＡ（１）を受信し、該信号が示すデータブロックＤ１乃至Ｄ６をラッチするとともに、データイネーブル信号ＥＮを生成する。時刻ｔ９０１で、マスタの半導体集積回路２２Ａ（１）は、調停信号ＡＢＴの電位が“Ｈ”であると判定すると、半導体集積回路２２（１）は、入力信号ＩＤＡＴＡ（１）の位相が入力信号ＩＤＡＴＡ（２）の位相よりも進んでいると判断する。マスタの半導体集積回路２２Ａ（１）は、該判断の結果に従って、マスタのデータイネーブル信号ＥＮの２サイクル目の開始からブランキング時間以下の所定の遅延時間が経過した時刻（すなわち、時刻ｔ９０２’）で、同期信号ＳＹＮＣをスレーブの半導体集積回路２２Ａ（２）に出力する。また、時刻ｔ９０１で、マスタの半導体集積回路２２Ａ（１）は、データイネーブル信号ＥＮに従って、接地信号ＧＮＤを調停信号ＡＢＴとして出力する。これにより、例えば、時刻ｔ９０８以降において、入力信号ＩＤＡＴＡ（１）の状態が“Ｌ”になってから所定の期間が経過した時刻である時刻９０９まで、調停信号ＡＢＴの電位は“Ｌ”となる。
【０１０３】
時刻ｔ９０１、ｔ９０３及びｔ９０５で、マスタの半導体集積回路２２Ａ（１）は、データブロックＤ１、Ｄ３及びＤ５のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ９０２、ｔ９０４及びｔ９０６で、マスタの半導体集積回路２２Ａ（１）は、データブロックＤ２、Ｄ４及びＤ６のそれぞれをデータバッファ２２６（２）に書き込む。
【０１０４】
時刻ｔ９０２、ｔ９０４及びｔ９０６で、スレーブの半導体集積回路２２Ａ（２）は、データブロックＤ１、Ｄ３及びＤ５のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ９０３、ｔ９０５及びｔ９０７で、スレーブの半導体集積回路２２Ａ（２）は、データブロックＤ２、Ｄ４及びＤ６のそれぞれをデータバッファ２２６（２）に書き込む。
【０１０５】
時刻ｔ９０２’、ｔ９０４’及びｔ９０６’で、マスタ及びスレーブの半導体集積回路２２Ａは、データバッファ２２６（１）を選択し、時刻ｔ９０３’、ｔ９０５’及びｔ９０７’でデータバッファ２２６（２）を選択し、同期信号ＳＹＮＣの状態が第１の状態の間、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡ（１）及びＯＤＡＴＡ（２）として出力する。
【０１０６】
上述したように、入力信号ＩＤＡＴＡ（２）に対して入力信号ＩＤＡＴＡ（１）の位相が進んでおり、かつ、該進みが１サイクルに加えてブランキング時間以内である場合、マスタの半導体集積回路２２Ａ（１）は、送信装置１０から入力信号ＩＤＡＴＡ（１）を受信すると、調停信号ＡＢＴの電位“Ｈ”を検出し、該位相の進みを検出する。マスタの半導体集積回路２２Ａ（１）は、該位相の進みの検出に基づいて、同期信号ＳＹＮＣの出力タイミングをマスタのデータイネーブル信号ＥＮの２サイクル目の開始からブランキング時間以下の所定の遅延時間が経過したタイミング（すなわち、スレーブのデータイネーブル信号ＥＮの１サイクル目の開始から所定の遅延時間が経過したタイミング）に決定する。これにより、半導体集積回路２２Ａは、自身がマスタである場合、自身に入力される入力信号ＩＤＡＴＡ（１）の位相に対するスレーブの半導体集積回路２２Ａに入力される入力信号ＩＤＡＴＡ（２）の位相の遅れを、１サイクルに加えてブランキング時間分まで補償することができる。
【０１０７】
図１０は、本発明の一実施形態に係る受信装置における半導体集積回路の他の構成例を示す図である。同図に示すように、本実施形態に係る半導体集積回路２２Ｂは、半導体集積回路２２Ａに対して、イネーブル信号検出部２２２の代わりにイネーブル信号検出部２２２Ｂを含み、同期信号生成部２２５Ａの代わりに同期信号生成部２５５Ｂを含んで構成される。また、半導体集積回路２２Ｂは、半導体集積回路２２Ａに対して設定端子ｓｔが除外されて構成される。なお、同図における半導体集積回路２２及び２２Ａの構成要素と同じ構成要素に関しては、簡単のため、その説明を省略する。
【０１０８】
イネーブル信号検出部２２２Ｂは、イネーブル信号検出部２２２と同様の動作に加えて、さらに、データイネーブル信号ＥＮが１サイクルの間に第２の状態となる時間であるブランキング時間を測定し、該測定の結果をブランク信号ＢＬＫとして同期信号生成部２２５Ｂに出力する。
【０１０９】
半導体集積回路２２Ｂは、半導体集積回路２２Ａに対して、同期信号生成部２２５Ａの代わりに同期信号生成部２２５Ｂを含んで構成される。同期信号生成部２２５Ｂは、双方向バッファ２２４（１）から入力される調停信号ＩＡＢＴと、イネーブル信号検出部２２２Ｂから出力されるブランク信号ＢＬＫとに従うタイミングで、出力同期信号ＯＳＹＮＣを生成し、該生成した信号を双方向バッファ２２４（２）に出力する。また、同期信号生成部２２５Ｂは、調停信号ＩＡＢＴの電位に従って、半導体集積回路２２Ｂがマスタ又はスレーブのいずれであるかを示す設定信号ＳＥＴを生成し、該信号を双方向バッファ２２４（２）に出力する。
【０１１０】
同期信号生成部２２５Ｂは、同期信号生成部２２５Ａの動作に加えて、さらに、双方向バッファ２２４（１）から入力される入力調停信号ＩＡＢＴの電位に従って、半導体集積回路２２Ｂがマスタ又はスレーブのいずれであるかを判断する。具体的には、同期信号生成部２２５Ｂは、入力調停信号ＡＢＴの電位が“Ｈ”である場合、半導体集積回路２２Ｂがマスタであると判断する一方で、入力信号ＡＢＴの電位が“Ｌ”である場合、半導体集積回路２２Ｂがスレーブであると判断する。同期信号生成部２２５Ｂは、該判断の結果（すなわち、“マスタ”又は“スレーブ”）を示す設定信号ＳＥＴを生成し、該信号を双方向バッファ２２４（２）に出力する。
【０１１１】
以上のように構成される半導体集積回路２２Ｂは、調停信号ＡＢＴの電位に従って、自身がマスタ又はスレーブのいずれであるかを判断し、自身がマスタであると判断する場合、ブランキング時間を測定し、該ブランキング時間に従って同期信号ＳＹＮＣの出力タイミングを決定し、該出力タイミングに従って同期信号ＳＹＮＣを自身と対になる半導体集積回路２２Ｂとに出力する。そして、半導体集積回路２２Ｂは、調停信号ＡＢＴの電位を“Ｌ”に決定し、同期信号ＳＹＮＣに基づいて、出力信号ＯＤＡＴＡを出力する。これにより、半導体集積回路２２Ｂは、自身がマスタであるかスレーブであるかを判断するのに外部からの信号を必要とせず、また、１サイクルごとにブランキング時間を測定することによって、同期信号ＳＹＮＣの出力タイミングを高精度で決定することができる。
【０１１２】
図１１は、本発明の一実施形態に係る受信装置における半導体集積回路の動作を示すフローチャートである。同図に示すように、本実施形態に係る半導体集積回路２２Ｂは、まず、送信装置１０から送信される入力信号ＩＤＡＴＡを受信し、該入力信号ＩＤＡＴＡに従うデータをデータバッファ２２６にラッチする（Ｓ１１０１）。
【０１１３】
半導体集積回路２２Ｂは、調停信号ＡＢＴの電位を判断する（Ｓ１１０２）。半導体集積回路２２Ｂは、調停信号ＡＢＴの電位が“Ｌ”であると判断する場合（Ｓ１１０２のＮｏ）、自身をスレーブとして認識し（Ｓ１１０３）、同期信号ＳＹＮＣを受信する（Ｓ１１０４）。
【０１１４】
これに対して、半導体集積回路２２Ｂは、調停信号ＡＢＴの電位が“Ｈ”であると判断する場合（Ｓ１１０２のＹｅｓ）、自身をマスタとして認識し（Ｓ１１０５）、データイネーブル信号ＥＮが１サイクルの間に第２の状態となるブランキング時間を測定する（Ｓ１１０６）。続いて、半導体集積回路２２Ｂは、同期信号ＳＹＮＣの出力タイミングを入力信号ＩＤＡＴＡ（１）に従うサイクルの２サイクル目の開始からブランキング時間が経過したタイミングに決定し（Ｓ１１０７）、調停信号ＡＢＴの電位を“Ｌ”に決定し（Ｓ１１０８）、該決定したタイミングで同期信号ＳＹＮＣを出力し（１１０９）、ステップＳ１１１０の処理に進む。
【０１１５】
続いて、半導体集積回路２２Ｂは、ステップＳ１１０４の処理で受信したか又はステップＳ１１０８の処理で出力した同期信号ＳＹＮＣに基づいて、データバッファ２２６にラッチしたデータを出力信号ＯＤＡＴＡとして出力する（Ｓ１１１０）。
【０１１６】
上述したように、半導体集積回路２２Ｂは、調停信号ＡＢＴの電位に従って、自身がマスタ又はスレーブのいずれであるかを判断する。半導体集積回路２２Ｂは、自身がマスタであると判断する場合、ブランキング時間の測定を行い、ブランキング時間に従って同期信号ＳＹＮＣの出力タイミングを決定し、該出力タイミングに従って同期信号ＳＹＮＣを自身と対になる半導体集積回路２２Ｂとに出力する。そして、半導体集積回路２２Ｂは、調停信号ＡＢＴの電位を“Ｌ”に決定し、同期信号ＳＹＮＣに基づいて、出力信号ＯＤＡＴＡを出力する。これにより、半導体集積回路２２Ｂは、自身がマスタであるかスレーブであるかを判断するのに外部からの信号を必要とせず、また、１サイクルごとにブランキング時間を測定することによって、同期信号の出力タイミングを高精度で決定することができる。
【０１１７】
図１２は、本発明の一実施形態に係る画像伝送システムにおける各種の信号に関するタイミングチャートである。具体的には、マスタの半導体集積回路２２Ｂに入力される入力信号がスレーブの半導体集積回路２２Ｂに入力される入力信号よりも位相が進んでいる場合において、出力信号間の位相が調整される様子を示している。同図において、送信装置１０が入力信号ＩＤＡＴＡの状態を遷移させる時刻を時刻ｔ１２０１乃至ｔ１２０８として、時刻ｔ１２０２乃至ｔ１２０７からそれぞれブランキング時間ｂ１乃至ｂ６が経過した時刻をそれぞれ時刻ｔ１２０２’乃至ｔ１２０７’とする。また、同図において、マスタの半導体集積回路２２Ｂ（１）に入力される入力信号ＩＤＡＴＡ（１）は、スレーブの半導体集積回路２２Ｂ（２）に入力される入力信号ＩＤＡＴＡ（２）よりも１サイクル進んだ位相を有するものとする。
【０１１８】
時刻ｔ１２０１乃至ｔ１２０７で、マスタの半導体集積回路２２Ｂ（１）は、入力信号ＩＤＡＴＡ（１）を受信し、該信号が示すデータブロックＤ１乃至Ｄ６をラッチするとともに、データイネーブル信号ＥＮを生成する。マスタの半導体集積回路２２Ｂ（１）は、時刻ｔ１２０１乃至ｔ１２０７で、データイネーブル信号ＥＮが１サイクルの間の第２の状態となるブランキング時間をそれぞれ測定し、該測定の結果ｂ１乃至ｂ６を記憶する。
【０１１９】
時刻ｔ１２０１で、マスタの半導体集積回路２２Ｂ（１）は、調停信号ＡＢＴを判断し、自身がマスタであると判断する。マスタの半導体集積回路２２Ｂ（１）は、該判断の結果に従って、入力信号ＩＤＡＴＡ（２）に対する入力信号ＩＤＡＴＡ（１）の位相の進みを検出する。マスタの半導体集積回路２２Ｂ（１）は、該検出の結果に従って、同期信号ＳＹＮＣを生成し、マスタのデータイネーブル信号ＥＮの２サイクル目の開始からブランキング時間ｂ１が経過した時刻（すなわち、時刻ｔ１２０２’）で、同期信号ＳＹＮＣをスレーブの半導体集積回路２２Ｂ（２）に出力する。時刻ｔ１２０３’時刻ｔ１２０７’で、マスタの半導体集積回路２２Ｂ（１）は、時刻ｔ１２０２’と同様に、同期信号ＳＹＮＣを生成して出力する。
【０１２０】
時刻ｔ１２０１、ｔ１２０３及びｔ１２０５で、マスタの半導体集積回路２２Ｂ（１）は、データブロックＤ１、Ｄ３及びＤ５のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ１２０２、ｔ１２０４及びｔ１２０６で、マスタの半導体集積回路２２Ｂ（１）は、データブロックＤ２、Ｄ４及びＤ６のそれぞれをデータバッファ２２６（２）に書き込む。
【０１２１】
時刻ｔ１２０２、ｔ１２０４及びｔ１２０６で、スレーブの半導体集積回路２２Ｂ（２）は、データブロックＤ１、Ｄ３及びＤ５のそれぞれをデータバッファ２２６（１）に書き込む。また、時刻ｔ１２０３、ｔ１２０５及びｔ１２０７で、スレーブの半導体集積回路２２Ｂ（２）は、データブロックＤ２、Ｄ４及びＤ６のそれぞれをデータバッファ２２６（２）に書き込む。
【０１２２】
時刻ｔ１２０２’、ｔ１２０４’及びｔ１２０６’で、マスタ及びスレーブの半導体集積回路２２Ｂは、データバッファ２２６（１）を選択し、時刻ｔ１２０３’、ｔ１２０５’及びｔ１２０７’でデータバッファ２２６（２）を選択し、同期信号ＳＹＮＣの状態が第１の状態の間、該選択したデータバッファ２２６の出力を出力信号ＯＤＡＴＡとして出力する。
【０１２３】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１２４】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１２５】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１２６】
本発明は、画像データを伝送する画像通信システムの分野に広く利用することができる。
【符号の説明】
【０１２７】
１…画像伝送システム
１０…送信装置
１１…送信回路
２０…受信装置
２１…制御回路
２２…半導体集積回路
２２１…信号処理部
２２２…イネーブル信号検出部
２２３…バッファ制御部
２２３１…ライト選択信号生成部
２２３２…分配回路
２２４…双方向バッファ
２２４１…スリーステートバッファ
２２４２…バッファ
２２５…同期信号生成部
２２６…データバッファ
２２７…リード選択信号生成部
２２８…選択回路
２２９…レジスタ
２３…出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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