(57)【特許請求の範囲】
【請求項１】
第１および第２の分極状態を特徴とする強誘電性キャパシタと、
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子と、
リセット信号を前記制御端子に接続するように構成されたリセット・ポートであって、前記リセット信号によって前記強誘電性キャパシタが前記第１の分極状態で分極されるようになるリセット・ポートと、
計数されるパルスを受信するように構成された計数ポートであって、導電性負荷によって前記第１のスイッチ端子に接続される計数ポートと、
前記計数ポートが前記パルスのうちの１つのパルスを受信しているときに前記第１のスイッチ端子上の電位が閾値を超える場合、計数完了信号を生成する検出器と
を含む、第１の計数段を備える装置において、
前記第１の計数段が、所定の時間遅延の後に、前記第１の計数段の前記計数完了信号を前記第１の計数段の前記リセット・ポートに結合する遅延回路を備え、前記装置がさらに第２の計数段を備え、前記第２の計数段が、
第１の分極状態および第２の分極状態を特徴とする強誘電性キャパシタと、
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子と、
リセット信号を前記制御端子に接続するように構成されたリセット・ポートであって、前記リセット信号によって前記強誘電性キャパシタが前記第１の分極状態で分極されるようになるリセット・ポートと、
計数されるパルスを受信するように構成された計数ポートであって、導電性負荷によって前記第１のスイッチ端子に接続される計数ポートと、
前記計数ポートが前記パルスのうちの１つのパルスを受信しているときに前記第１のスイッチ端子上の電位が閾値を超える場合、計数完了信号を生成する検出器と
を含む第２の計数段を備え、
前記第１の計数段の前記計数完了信号が、前記第２の計数段の前記計数ポートに結合されることを特徴とする装置。
【請求項２】
請求項１に記載の装置において、前記検出器が、計数される前記受信パルスによって電力供給されることを特徴とする装置。
【請求項３】
請求項１に記載の装置において、前記計数ポートが、前記受信パルスのそれぞれから所定のパルスを生成する回路を備え、前記所定のパルスが、前記導電性負荷に結合されることを特徴とする装置。
【請求項４】
請求項１に記載の装置において、所定の時間遅延の後に、前記計数完了信号を前記リセット・ポートに結合する遅延回路をさらに備えることを特徴とする装置。
【請求項５】
請求項１に記載の装置において、前記第２の計数段の前記計数ポートから前記第１の計数段の前記計数完了信号を分離する切断スイッチをさらに備えることを特徴とする装置。
【請求項６】
請求項１に記載の装置において、前記第１の計数段の前記計数ポートを前記第２の計数段の前記計数ポートに接続する並列接続スイッチをさらに備えることを特徴とする装置。
【請求項７】
請求項１に記載の装置において、前記第１および第２の計数段内の前記検出器にそれぞれ結合された、第１および第２の計数完了端子をさらに備え、前記計数完了端子が、前記装置の外部のデバイスからアクセス可能であることを特徴とする装置。
【請求項８】
パルスを計数するための方法において、
第１および第２の分極状態を特徴とする強誘電性キャパシタ、および
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子
を備える第１の計数段を設けるステップと、
前記強誘電性キャパシタが前記第１の分極状態で分極されるようにするステップと、
計数される複数のパルスを、導電性負荷を介して前記第１のスイッチ端子に加えるステップと、
前記複数のパルスのうち１つのパルスが加えられるとき、前記第１のスイッチ端子上の電位が閾値を超える場合に計数完了信号を生成するステップと、
第１および第２の分極状態を特徴とする強誘電性キャパシタ、および
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子
を備える第２の計数段を設けるステップと、
前記第２の計数段の前記強誘電性キャパシタが前記第１の分極状態で分極されるようにするステップと、
前記第１の計数段によって生成された前記計数完了信号から得られる信号を、前記第２の計数段の前記第１のスイッチ端子に加えるステップと
を含むことを特徴とする方法。
【請求項９】
請求項８に記載の方法において、前記計数完了信号が、もっぱら前記複数のパルスによって電力供給される回路によって生成されることを特徴とする方法。
【請求項１０】
請求項８に記載の方法において、前記複数のパルスのそれぞれが、パルス持続時間およびパルス振幅を特徴とし、前記複数のパルスのそれぞれの前記パルス持続時間およびパルス振幅が同一であることを特徴とする方法。
【請求項１１】
請求項８に記載の方法において、前記計数完了信号が生成されるとき、ある遅延の後に前記強誘電性キャパシタが前記第１の分極状態で分極されるようにすることを特徴とする方法。
【請求項１２】
請求項８に記載の方法において、前記第１のスイッチ端子が前記閾値を超えるよう、前記第１のスイッチ端子に加えなければならない追加パルスの数を決定することにより、前記強誘電性キャパシタが前記第１の分極状態になってから前記第１のスイッチ端子に加えられた複数のパルスを決定するステップをさらに含むことを特徴とする方法。
【請求項１３】
請求項８に記載の方法において、
前記第２の計数段から前記第１の計数段を分離するステップと、
前記第１および第２の計数段のそれぞれの前記第１のスイッチ端子が前記閾値を超えるよう、前記第１および第２の計数段のそれぞれの前記第１のスイッチ端子に加えなければならない追加パルスの数を独立して決定することにより、前記第１および第２の計数段のそれぞれの前記第１のスイッチ端子に加えられたパルスの数を決定するステップとをさらに含むことを特徴とする方法。
【請求項１４】
第１および第２の分極状態を特徴とする強誘電性キャパシタと、
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子と、
リセット信号を前記制御端子に接続するように構成されたリセット・ポートであって、前記リセット信号によって前記強誘電性キャパシタが前記第１の分極状態で分極されるようになるリセット・ポートと、
計数されるパルスを受信するように構成された計数ポートであって、導電性負荷によって前記第１のスイッチ端子に接続される計数ポートと、
前記計数ポートが前記パルスのうちの１つのパルスを受信しているときに前記第１のスイッチ端子上の電位が閾値を超える場合、計数完了信号を生成する検出器と
を含む第１の計数段と、
読出し信号を前記計数ポートに結合する読出し発生器と、
前記検出器が前記計数完了信号を生成するのに必要となるパルスの数を決定する制御装置と
を含む読出し回路と
を備え、さらに、
第１および第２の分極状態を特徴とする強誘電性キャパシタと、
制御端子上の信号によって決定される、第１のスイッチ端子と第２のスイッチ端子の間のインピーダンスを有する可変インピーダンス素子であって、前記強誘電性キャパシタが前記制御端子と前記第１のスイッチ端子の間に接続される可変インピーダンス素子と、
リセット信号を前記制御端子に接続するように構成されたリセット・ポートであって、前記リセット信号によって前記強誘電性キャパシタが前記第１の分極状態で分極されるようになるリセット・ポートと、
計数されるパルスを受信するように構成された計数ポートであって、導電性負荷によって前記第１のスイッチ端子に接続される計数ポートと、
前記計数ポートが前記パルスのうちの１つのパルスを受信しているときに前記第１のスイッチ端子上の電位が閾値を超える場合、計数完了信号を生成する検出器と
を含む第２の計数段を備え、
前記第１の計数段の前記計数完了信号が、前記第２の計数段の前記計数ポートに結合されることを特徴とするシステム。
【請求項１５】
請求項１４に記載のシステムにおいて、前記読出し信号が、一連の読出しパルスを含むことを特徴とするシステム。
【請求項１６】
請求項１４に記載のシステムにおいて、前記読出し信号が、第１の時点で加えられるＤＣ信号を含み、前記制御装置が、前記第１の時点に対して前記計数完了信号が生成される時点を測定することを特徴とするシステム。
【請求項１７】
請求項１４に記載のシステムにおいて、前記読出し回路が、前記第１の計数段とは別々の取り外し可能な構成要素であることを特徴とするシステム。
【請求項１８】
請求項１４に記載のシステムにおいて、前記第１の計数段の前記計数完了信号が、前記第２の計数段の前記計数ポートに結合しないよう阻止する切断スイッチをさらに備えることを特徴とするシステム。
【請求項１９】
請求項１８に記載のシステムにおいて、前記読出し回路が、前記読出し信号を前記第２の計数段に結合し、前記第２の計数段によって生成される前記計数完了信号を検出することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
計数される事象が生成されている時間中、いかなる電源にもカウンタが接続されていない環境において、事象を計数する必要のある用途が数多くある。この環境では、唯一の電力は、事象それ自体が与える信号によって供給される電力である。一般に、通常の回路に電力を供給し、カウンタに信号が接続されていない期間中に計数を維持するには、この信号では不十分である。
【背景技術】
【０００２】
例示的な一用途では、ドアに取り付けられたセンサは、そのドアが作動するたびに、わずかな電気パルスを生成する。圧電性信号発生器は、ドアを開けることに伴う機械的エネルギーを使用して電気パルスを生成する。設計者は、時間とともに生成されるパルスの数を数えたいと考える。計数値が累積している時間中、カウンタが利用できる電力はない。ある一定時間後、別の回路においてカウンタに電力供給することができ、蓄積された計数値を読み出すことができる。しかし、カウンタは、電力が利用できないときにも計数値を保持しなければならず、センサが供給する電力のみを使用して計数動作を実行しなければならない。
【発明の概要】
【０００３】
本発明は、第１の計数段を有するカウンタを備える。第１の計数段は、第１および第２の分極状態を特徴とする強誘電性キャパシタ、可変インピーダンス素子、リセット・ポートおよび計数ポート、ならびに検出器を備える。可変インピーダンス素子は、制御端子上の信号によって決定されるインピーダンスを第１のスイッチ端子と第２のスイッチ端子の間に有し、強誘電性キャパシタが、制御端子と第１のスイッチ端子の間に接続される。リセット・ポートは、リセット信号を制御端子に接続するように構成され、このリセット信号によって、強誘電性キャパシタが第１の分極状態で分極することになる。計数ポートは、計数されるパルスを受信するように構成され、導電性負荷によって第１のスイッチ端子に接続される。計数ポートが各パルスのうち１つのパルスを受信している間に、第１の端子上の電位が閾値を超える場合、検出器が計数完了信号を生成する。
【０００４】
本発明の一態様では、検出器は、計数される受信パルスによって電力供給される。他の態様では、計数ポートは、受信パルスのそれぞれから所定のパルスを生成する回路を備え、この所定のパルスは導電性負荷に結合される。
【０００５】
本発明の他の態様では、第１の計数段は、所定の時間遅延後に計数完了信号をリセット・ポートに結合する遅延回路を備える。
【０００６】
本発明のさらに別の態様では、カウンタは、第１の計数段と同様の構造を有する第２の計数段を備え、第１の計数段の計数完了信号が、第２の計数段の計数ポートに結合される。
【０００７】
本発明のさらに別の態様では、多段カウンタが、第２の計数段の計数ポートから第１の計数段の出力ポートを分離する切断スイッチを備える。さらに、並列接続スイッチが、第１の計数段の計数ポートを第２の計数段の計数ポートに接続する。第１および第２の計数段の各検出器に結合された第１および第２の計数完了端子がそれぞれ、カウンタの外部の装置によってアクセス可能なコネクタに、この計数完了端子を提示する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明によるカウンタを構成するのに使用される、自律型メモリ回路を示す。
【図２】図２Ａおよび図２Ｂは、図１に示したタイプの自律型メモリ回路の概略図である。
【図３】図３は、図２Ａに示した電源ラインおよびノード４９上の電位を示す。
【図４】図４は、電力ライン４５に繰り返しパルスが加えられるときの、ノード４９上の電位を示す。
【図５】図５Ａおよび図５Ｂは、本発明による検出器の一実施形態を示す。
【図６】図６は、多段カウンタの第１の２つの段を示す。
【図７】図７は、並列読出し法を使用する多段カウンタを示す。
【図８】図８は、各段への計数入力に長い読出しパルスが加えられた後、その各段が計数完了信号を生成するのに要する時間を使用して、各段に記憶された計数値を読み取るシステムを示す。
【発明を実施するための形態】
【０００９】
本発明がその利点を実現する方式は、前述の米国特許出願に開示されたメモリ・セルなど、アナログ強誘電体メモリ・セルを参照してより容易に理解できる。ここで図１を参照すると、本発明によるカウンタを構成するのに使用される自律型メモリ回路が示してある。自律型メモリ回路２０は強誘電性キャパシタ２１、および電流駆動の制御入力２５を有するスイッチ２３を備える。導電性負荷２２が、電源ラインとスイッチ２３の間に接続されている。
【００１０】
強誘電性キャパシタ２１は残留分極を有し、この残留分極は、強誘電性キャパシタ２１の両端に電圧を印加することによって切り替えることができる。すなわち、キャパシタの両端に電圧がない場合、キャパシタの誘電体が電気的に分極する。この誘電体は、完全に分極した２つの状態を有し、この状態は、誘電体が完全に上下に分極するのに対応する。さらに、誘電体は、これら２つの両極端の間で連続的な範囲の残留分極状態を占めることができる。強誘電性キャパシタの両端に電圧が印加される場合、強誘電性キャパシタ内に電界が生成される。この電界の方向が、残留分極の方向と同じ場合、わずかな電流が回路内を流れ、強誘電性キャパシタの２枚の極板を接続する。その一方で、加えられた電界が残留分極の方向とは逆の方向にある場合、この残留分極は方向を変えて、新規の電界方向に適合することになり、外部回路に大きな電流が流れることになる。電流および電圧の流れる大きさは、強誘電性キャパシタの組成、面積、および厚さを調整することによって設定することができる。
【００１１】
電流駆動の制御入力２５に電流が入ると、スイッチ２３は、高インピーダンス状態から低インピーダンス状態に変化する。自律型メモリ回路２０では、スイッチ２３への入力ラインの電位は、スイッチの状態と無関係に、アース電位またはそれに近い電位のままであると考えられる。以下の考察を簡単にするため、電源ラインが正電位であること、および正の電源ライン電位が強誘電性キャパシタ２１の極板の両端に印加されると、「上向きの」残留分極状態が設定されることが考えられよう。しかし、入力が電源を基準とし、出力がアースを基準とする他の実施形態を利用することができる。
【００１２】
まず、強誘電性キャパシタ２１が上向き状態で分極すると仮定する。電源がオンになるとき、スイッチ２３は初めのうちオフ状態であり、したがって、ノード２６での電位がＶまで上昇することになる。したがって、強誘電性キャパシタ２１に加えられる電界もまた上向きになり、強誘電性キャパシタ２１は状態を反転することがない。したがって、スイッチ２３の入力には電流がほとんど流れないことになり、スイッチ２３はオフのままを保ち、自律型メモリ回路２０の出力は、Ｖの電位まで急速に移行することになる。
【００１３】
次に、強誘電性キャパシタ２１が下向き状態で分極されると仮定する。電源がオンになると、強誘電性キャパシタ２１の両端に加えられた電界が、強誘電性キャパシタ２１の残留分極の電界の逆になり、強誘電性キャパシタ２１は状態を反転させて、加えられた電界に一致するようになる。この場合、スイッチ２３の制御入力に大きな電流が流れることになり、スイッチ２３は導通状態に入ることになる。ノード２６は、Ｖよりも低い中間状態まで降下することになる。具体的な電位は、スイッチの詳細に依存することになる。強誘電性キャパシタ２１が、その上向き状態への切替えを完了するまで、この中間状態が存続することになる。強誘電性キャパシタ２１に所定の電荷が流れると、これが発生することになる。その時点で、強誘電性キャパシタ２１からスイッチ２３に流れるスイッチング電荷はもはやなくなる。スイッチ２３はやはり、この時点で非導通状態に入り、ノード２６上の電位がＶまで上昇して戻ることになる。
【００１４】
スイッチ２３用に数多くの様々な回路素子を利用することができ、たとえば、スイッチ２３は、電界効果トランジスタまたは他のタイプのトランジスタで構成することができる。次に図２Ａおよび２Ｂを参照すると、これらの図は、図１に示したタイプの強誘電性自律型メモリ回路４０の概略図であり、この回路は、ベース抵抗４３を有するＮＰＮトランジスタ４６をスイッチとして利用する。導電性負荷は抵抗器４４である。電源投入時には、強誘電性キャパシタ４１から移動したいかなる電荷も、ＮＰＮトランジスタ４６のベース／エミッタ回路を通ってアースに流れなければならず、したがって、トランジスタのコレクタ／エミッタ経路を通る電流が非常に流れやすくなる。強誘電性キャパシタ４１は、下向きで開始する場合、電源投入時に上向き状態へと切り替わることになる。強誘電性キャパシタ４１の切替え時間は、抵抗器４４の制限と、トランジスタ４６による強誘電性電荷の増幅の両方によって決定され、キャパシタが切り替わらないようにする。電源投入後、強誘電性キャパシタ４１の状態は、矢印４７で示すように上向きの分極状態になる。残りの図面を簡単にするため、この自律型メモリ・セル構成は、図２Ｂに示す記号で表すことになる。しかし、図２Ｂに示す記号を使用して、図１に示す自律型メモリ・セルの他の実施形態を表すことができ、そこでは、入力をリセット信号として使用し、計数端子をパルス源として使用することを理解されたい。
【００１５】
次に図３を参照すると、この図には、強誘電性キャパシタが上向きまたは下向きのいずれかで初めに分極されるときの、図２Ａに示した電源ラインおよびノード４９での電位が、時間の関数として示してある。強誘電性自律型メモリ回路４０が電源オンになるときに、強誘電性キャパシタ４１が下向き状態にある場合、ノード４９での電位は、初めは電源ラインの電位とともに上昇し、その後、ノード４９の電位は、強誘電性キャパシタ４１が分極状態を変え始める値に達する。強誘電性自律型メモリ回路４０が、下向き状態の強誘電性キャパシタ４１で電源オンになるとき、強誘電性キャパシタ４１は分極を反転させ始め、ＮＰＮトランジスタ４６を導電状態にし始める電荷が解放される。ＮＰＮトランジスタ４６が過剰に導電し始める場合、ノード４９での電位が降下し始め、強誘電性キャパシタ４１は切替えの速度を落とす。ＮＰＮトランジスタ４６の導電性が十分でない場合、ノード４９での電位が急速に上昇して、強誘電性キャパシタ４１が急速に切り替わり、ＮＰＮトランジスタ４６の制御入力にさらに多くの電流が流れ込んで、その導電性が増す。したがって、この回路は、ノード４９の電位が、低速の上昇速度を有する特定の中間値になる状態で安定する。このようにして、強誘電性キャパシタ４１の状態の変化が完了するまで、ＮＰＮトランジスタ４６の導電性の変化によって、ノード４９での電圧上昇が制限される。この時点で、強誘電性キャパシタ４１からはスイッチング電荷がさらに解放されることはなく、したがって、ＮＰＮトランジスタ４６は再び非導通状態になる。強誘電性キャパシタ４１が遷移している間の電位は、以下の考察では「シェルフ電圧」Ｖｓと呼ばれることになる。ノード４９での電位、またはスイッチの他の形態に基づく自律型メモリ回路の類似ノードでの電位の具体的な形状は、一般に、スイッチの具体的な実装形態、および、スイッチと、強誘電性キャパシタと、もし存在する場合には検知素子との間の関係に依存することになる。
【００１６】
再び図３の、具体的には点線曲線を再び参照すると、図３に示す電源ラインおよびノード４９での電位は、強誘電性自律型メモリ回路４０が上向き状態で強誘電性キャパシタ４１によって電源投入されるときの、時間の関数として示してある。強誘電性キャパシタ４１は、電源投入時には切り替わらないので、ＮＰＮトランジスタ４６の制御入力には電流がほとんど流れず、ＮＰＮトランジスタ４６は決して導通しない。ノード４９の電位は、電力ライン４５の電圧まで直ちに上昇する。
【００１７】
自律型メモリ回路が、初めに下向き状態で分極され、次いで電力が電源ラインに印加され、ノード４９が依然としてシェルフ電圧にある間、すなわち強誘電性キャパシタ４１が分極を完全に反転させる前に中断される場合を考えてみる。次いで、しばらく経って電力が回復すると、強誘電性キャパシタ４１の分極を反転するプロセスが、電力が遮断されたときに中断した状態から再開することになる。電源ラインがある電圧に留まる合計時間が、絶えず電力が供給されていた場合にシェルフ電圧が終了していたはずの時間に等しくなるまで、このプロセスを繰り返すことができる。
【００１８】
次に図４を参照すると、この図には、電力ライン４５に繰り返しパルスが加えられるときの、ノード４９上の電位が示してある。強誘電性キャパシタ４１は、プロセスの初めには、下向き状態で完全に分極していると考えられる。以下の考察を簡単にするため、電力ライン４５上のパルスは全て、持続時間および振幅が等しいものと見なせるが、この回路は、線形な計数以外を目的として、互いに異なる振幅および／またはパルス幅のパルスで動作させてもよい。シェルフ電圧を超える電位での各パルスの持続時間をＤＴで表す。初めに、強誘電性キャパシタ４１は下向き状態で分極し、したがって、ノード４９の電位は、電力ライン４５上の各パルスに応答してＶｓまで上昇する。例示的な初期のパルスを５１および５２で表示する。ノード４９での対応するパルスが、それぞれ６１および６２で示してある。ＤＴの合計が図３に示すｔ２−ｔ１のとき、強誘電性キャパシタ４１は、その分極状態が完全に反転することになる。したがって、次のパルスがくると、ノード４９での電位が、６３で示すようにＶｐまで上昇することになる。電力ライン４５上の連続パルスは同様に、振幅がＶｓではなくＶｐのパルスをノード４９上に生成することになる。次のパルスに対する応答がＶｓの代わりにＶｐで応答するよう、分極を反転させるのに必要となるパルスの数を、以下の考察では飽和パルス計数値と呼ぶことにする。飽和パルス計数値は、ノード４９での電圧を監視することによって検出することができ、この飽和パルス計数値は、計数完了閾値と呼ぶことにする閾値を超える電圧によって示される。
【００１９】
再び図２Ａを参照する。ＲＥＳＥＴライン上のリセット・パルスによって強誘電性キャパシタ４１が初めに下向きに分極され、次いでパルス源７５から未知の数のパルスを受信し、この数が飽和計数値より少ないと仮定する。電力ライン４５をＶｐに接続し、検出器７６によって測定されるノード４９がＶｐまで上昇するのに必要となる時間を測定することにより、記憶された計数値の数を決定することができる。この時間は、飽和パルス計数値から、既に受信したパルスの数を引いた値に関係する。同様に、電力ライン４５をパルス駆動し、ノード４９がシェルフ電圧を実質的に超える電圧で応答するようになるパルスの数を計数することによって、現在の計数値を決定することができる。この計数値と飽和計数値の間の差を使用して、カウンタに記憶された計数値を決定することができる。
【００２０】
強誘電性自律型メモリ４０は、所定の数のパルスによって、Ｖｓよりも高い出力信号が検出器７６にもたらされるように、事前設定することができる。本発明のこの態様では、強誘電性キャパシタ４１がリセット・パルスによって下向きに分極され、次いで、いくつかのパルスが強誘電性自律型メモリ４０に加えられる。この場合、初めに加えられる数は、飽和パルス計数値から対象となる所定の数を引いた数である。
【００２１】
検出器７６を使用して、実際に計数している間に飽和パルス計数値の取得を検出するモードでは、検出器７６には電源が必要になるはずである。計数信号が能動状態にあるとき、検出器７６は、計数パルス源から電力供給することができる。以下でより詳細に説明するように、パルス源からの電力の一部を蓄積して、計数値が更新された後に短時間だけカウンタに電力供給することができる。この場合、検出器は、パルスが終了した後、飽和計数値に達したことを示す信号を戻すことができる。
【００２２】
次に、図５Ａおよび５Ｂを参照すると、これらの図には、本発明による検出器の一実施形態が示してある。図５Ａは、検出器５０の概略図であり、図５Ｂは、検出器５０などの検出器を象徴する表現である。しかし、検出器を象徴するこの表示は、図５Ａに示す具体的な回路に限定されないことを理解されたい。本発明の一態様では、検出器５０は、計数信号から直接電力供給される。しかし、以下でより詳細に説明するように、検出器５０は、計数信号が生成されるときに利用可能な任意の電力源から電力供給することができる。自律型メモリ・セル出力からの電位が、ツェナー・ダイオード５７のツェナー電圧を超えるとき、電流が抵抗器５８を通って流れ、出力信号を発生させる電圧を生成する。入力での電位がツェナー電圧よりも低い場合、出力信号は発生しない。計数信号が存在する限り、出力信号は利用可能である。
【００２３】
本発明によるカウンタの前述の実施形態は、単一の計数段を有する。用途によっては、単一の自律型メモリ回路の飽和パルス計数よりも優れた計数機能を必要とする。次に、多段カウンタの第１の２つの段を示す図６を参照しながら、複数の自律型メモリ回路から複数「桁」のカウンタが構成される方式をより詳細に論じることにする。多段カウンタ８０は、パルス源９０からのパルスを計数する。パルス源９０は、このパルス源９０からのパルス信号が存在している期間中、多段カウンタ８０に電力供給するだけの十分な電力を有すると考えられる。計数動作を完了するのに必要な時間がパルス信号の持続時間よりも長い場合、電力貯蔵装置８３を利用して、パルス信号を延長することができる。たとえば、電力貯蔵装置８３は、計数動作中、様々な構成部品に電力を供給するのに十分な電力を貯蔵するキャパシタを備えることもできる。
【００２４】
以下の考察を簡単にするため、多段カウンタ８０の第１の２つの段のみを示す。最小有効「桁」が、段８１で計数される。閾値検出器８５によって計数完了信号が生成されると、オーバフロー信号が段８２に送信され、この段が、段８１からのオーバフロー信号を計数する。遅延回路８７によって生成される遅延の後、オーバフロー信号を使用して、段８１での自律型メモリ回路８６をリセットする。遅延回路８７は、十分な遅延を設けて、段８１の出力が段８２の計数を起動する前に、競合状態によって自律型メモリ回路８６がリセットしないようにしなければならない。図面を簡単にするため、遅延回路への電力接続を各図面から省略した。一般に、遅延回路は、現在の計数に関連する段の更新を完了するのに必要となる時間中だけに能動状態にあればよい。したがって、電力が必要になる場合、この電力を電力貯蔵装置８３が供給することができる。
【００２５】
自律型メモリ回路は本質的に計数パルスを取り込むので、ワンショット８８などのパルス整形回路を各段に備えることができる。ワンショットによって、計数される各パルスの形状が確実に同じになり、したがって、各パルスが強誘電性キャパシタに供給する電荷を量は同じになる。さらに、ワンショットへの入力信号の立上りエッジからワンショットが起動する場合、計数動作を完了するのに必要となる時間を短縮することができる。
【００２６】
多くの場合、計数するのに必要となる最小長のパルスは、パルス源からのパルスの持続時間よりもはるかに短い。電力貯蔵機構が、計数完了信号がカウンタの各段全てに伝わるのに十分な長さの時間において、電力を供給しなければならない。実際に計数されるパルスのパルス長を短縮することにより、電力貯蔵装置８３が電力を保持しなければならない時間を著しく短縮することができる。
【００２７】
図６に示す例では２つの段だけが示してあるが、さらに段数の多いカウンタを同様に構成できることが理解されよう。このような多段カウンタでは、Ｋ段からの計数完了信号がＫ＋１段で計数される。各段がその飽和パルス計数値に達するたびに、計数完了信号が生成される分極状態の向きとは逆の向きで強誘電性キャパシタを完全に分極した状態に戻すことによって、その段用の計数完了信号を使用して、その段をリセットする。
【００２８】
多段カウンタは原理的に、最終段が計数完了信号を生成するまでパルスを加えることによって読み出すこともできる。次いで、加えなければならないパルスの数、およびカウンタの既知の容量を使用して、読出しプロセスの開始時点で実際にカウンタに存在した計数値を決定することができる。しかし、段数が多いカウンタでは、読出し時間が長くなりすぎることがある。本発明の一態様では、カウンタのそれぞれの段の各側部でそれぞれの段を各段から分離する、および計数完了信号をそれぞれの段から制御装置に送ることによって、カウンタのそれぞれの段が並列に読み出される。次いで、分離された各段にはパルスが並列に加えられ、計数完了信号をその段で生成するのに必要となる生成パルスの数が決定される。
【００２９】
次に図７を参照すると、この図には、この並列読出し法を使用する多段カウンタ１００の一実施形態が示してある。やはり、図面を簡単にするため、多段カウンタ１００の第１の２つの段のみを示す。最小有効計数段が１０１に示してあり、次に大きい有効計数段が１０２に示してある。多段カウンタ１００は、通常の計数時には開いているスイッチ１０３を備える。このスイッチは、最小有効計数段でワンショットに入力されるパルスを制限する。読出し中は、スイッチ１０３が閉じている。その結果、パルス発生器１１１からのパルスが、各段のそれぞれのワンショットに送られる。最終段を除いた各段のそれぞれは、分離スイッチ１０４などの分離スイッチを備える。分離スイッチは、対象となる段からの計数完了信号が、次の段に入力されないよう阻止する。分離スイッチ１０４はまた、読出し動作中は開いている。
【００３０】
多段カウンタ１００はまた、計数完了信号を外部利用可能な導体に送る。段１０１および１０２用の外部導体が、それぞれ１０１ａおよび１０２ａで示してある。多段カウンタ１００での計数値は制御装置１１０を用いて決定され、この制御装置は、各段に読出しパルスを供給するパルス発生器１１１および電源１１２を備える。電力貯蔵構成部品も、読出し中に多段カウンタ１００に電力供給できるという点で、電源１１２は任意選択であることに留意されたい。制御装置１１０は、各段からの計数完了信号ラインを監視し、計数完了信号が各段によって生成されることになったパルスの数を記録する。
【００３１】
上で論じたシステムは読出し機構を利用し、この機構において、様々な段にパルスが加えられ、各段を読み出すのに必要となるパルスの数が決定される。前述の通り、長いＤＣ信号をカウンタ段の計数入力に加えること、およびその信号の開始とその段からの計数完了信号が観察される時点との間の時間を測定することによって、カウンタ段を読み出すことができる。次に図８を参照すると、この図には、各段の計数入力に長い読出しパルスが加えられた後、その各段が計数完了信号を生成するのに要する時間を測定することによって、カウンタを読み出すシステムが示してある。カウンタ２００は、多段カウンタ１００について上で論じた構成要素と類似した、いくつかの構成要素を備える。これらの構成要素には、カウンタ１００での類似の構成要素と同じ数字表示が付されており、それらをここで詳細に論じることはない。カウンタ２００は、段２０１および２０２など複数の計数段を備える。別々の読出しポート２２１が、各自律型メモリ・セルの係数入力を外部読出し制御装置２１０に結合するという点で、カウンタ２００はカウンタ１００と異なる。信号発生器２１１が、読出しポート２２１に加えられる連続読出しパルスを生成する。カウンタ２００の各計数段は、分離スイッチ１０４などのスイッチによって、その他の段から分離されている。外部読出し制御装置２１０は、各ポート１０１ａ、１０２ａ．．．を介して、各計数段で生成される計数完了信号にアクセスする。制御装置は、読出しパルスの開始から、これらのポートのそれぞれで計数完了信号が検出される時点までの時間を測定する。
【００３２】
再び図２Ａを参照する。単段カウンタに記憶できる最大計数値は、各パルス中に強誘電性キャパシタに移動した電荷と、強誘電性キャパシタの分極を反転させるのに必要となる合計電荷との比に依存する。強誘電性キャパシタは、下向きに完全に分極される構成で開始すると仮定する。計数ライン上のそれぞれの正パルスは、強誘電性キャパシタが上向きに完全に分極される状態まで分極を移動させる。強誘電性キャパシタが完全に分極して状態に達すると、カウンタが飽和し、ノード４９での電圧がパルスの電圧まで上昇する。
【００３３】
計数値を最大にするためには、キャパシタの分極を反転させるのに必要となる電荷と、パルスによって移動した電荷との比が最大にならなければならない。原理的に、導電性負荷として大きい抵抗器を使用すると、強誘電性キャパシタに移動する電荷がわずかになる。しかし、雑音によって設定されるパルス電荷の最小サイズには限界がある。雑音を低減するためには、可能な限り小さい導電性負荷、すなわち抵抗器４４を有することが有利である。しかし、導電性負荷が小さいと、電荷の一部分が強誘電性キャパシタの周りで分量されない限り、ノード４９に移動する電荷が大きくなる。したがって、計数値をさらに大きくするには、強誘電性キャパシタのサイズを増やさなければならず、かつ／またはトランジスタ４６によって強誘電性キャパシタの周りで分流される電荷の一部分を増やさなければならない。強誘電性キャパシタの周りで分流される電荷の割合は、トランジスタ４６のベータに依存する。したがって、トランジスタ４６のベータを増やすことによって、最大計数値を増やすこともできる。
【００３４】
本発明が依存するシェルフ電圧は、強誘電性キャパシタおよび導電性負荷の関数であることに留意されたい。強誘電性キャパシタを導電性負荷と直列にしたままスイッチが取り外される場合、強誘電性キャパシタが一方の分極状態で開始し、パルスによって強誘電性キャパシタがもう一方の分極状態に移動すると、上記の効果と同様のシェルフ電圧効果が観察されるはずである。しかし、パルスが生成する電荷の全てが強誘電性キャパシタに入るので、大きい導電性負荷が必要になるはずである。前述の通り、スイッチは、強誘電性キャパシタの周りで電流の一部分を分流するための機構を実現する。さらに、このスイッチにより、計数ラインをアースに接続したままで、計数パルスと同じ極性を有するパルスをスイッチの制御入力に入力することによって、強誘電性キャパシタは下向き状態にリセットできるようになる。したがって、単一トランジスタがこれら機能の両方を実現するという点で、図２Ａに示す構成が特に有利である。
【００３５】
本発明の前述の実施形態を提示して、本発明の様々な態様を説明してきた。しかし、様々な具体的実施形態に示した本発明の様々な態様を組み合わせて、本発明の他の実施形態を実現できることを理解されたい。さらに、前述の説明および添付図面から、本発明の様々な修正形態が明らかになろう。したがって、本発明はもっぱら、添付の特許請求の範囲に記載の範囲に限定されるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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