(57)【特許請求の範囲】
【請求項１】
Ｎ（Ｎは３以上の整数）個のアナログ信号の転送タイミングをそれぞれ制御する、直列接続されたＮ段のレジスター部を含み、
第ｎ（１＜ｎ＜Ｎ）段のレジスター部は、
前記Ｎ個のアナログ信号の一つを転送する第１転送ゲートと、
クロック信号中の一クロックを転送して、第（ｎ＋１）段のレジスター部への第（ｎ＋１）スタート信号を生成する第２転送ゲートと、
前記第１転送ゲートおよび前記第２転送ゲートの制御信号を生成する制御信号生成回路と、
前記制御信号生成回路の出力ノードに一端が接続され、前記出力ノードの電圧を保持する保持キャパシターと、
を含み、
前記制御信号生成回路は、第（ｎ−１）段のレジスター部からの第ｎスタート信号に基づいて、前記第ｎスタート信号を転送する第３転送ゲートを含み、
前記第３転送ゲートはＣＭＯＳ論理回路で形成されることを特徴とするデータ転送回路。
【請求項２】
請求項１に記載のデータ転送回路において、
前記制御信号生成回路は、
前記クロック信号に基づいて、前記第３転送ゲートの入力ノードの電位をリセットする第１リセットトランジスターと、
前記第（ｎ＋１）段のレジスター部の第２転送ゲートから出力される第（ｎ＋２）スタート信号に基づいて、前記出力ノードの電位をリセットする第２リセットトランジスターと、
を含むことを特徴とするデータ転送回路。
【請求項３】
請求項２に記載のデータ転送回路において、
前記第ｎ段の前記レジスター部の前記第２転送ゲートに入力される前記クロック信号と、前記第（ｎ＋１）段のレジスター部の前記第２転送ゲートに入力されるクロック信号とは、互いに反転関係にあることを特徴とするデータ転送回路。
【請求項４】
請求項３に記載のデータ転送回路において、
前記第２転送ゲートはＣＭＯＳ論理回路で形成されることを特徴とするデータ転送回路。
【請求項５】
請求項３または４に記載のデータ転送回路において、
前記第１転送ゲートはＣＭＯＳ論理回路で形成されることを特徴とするデータ転送回路。
【請求項６】
請求項２乃至５のいずれか一項に記載のデータ転送回路において、
前記第２のリセットトランジスターによりリセットされた前記出力ノードのリセット電位を、前記リセットトランジスターがオフになった後も維持するリセット状態維持回路をさらに有することを特徴とするデータ転送回路。
【請求項７】
請求項４または５に記載のデータ転送回路において、
前記出力ノードとグランドとに接続されるＮＭＯＳトランジスターと、
前記出力ノードの電圧を反転させて、前記ＣＭＯＳ論理回路で形成される前記第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御端子と、前記ＮＭＯＳトランジスターのゲートとに供給する反転論理回路と、
をさらに有することを特徴とするデータ転送回路。
【請求項８】
請求項４または５に記載のデータ転送回路において、
前記出力ノードの電圧を反転させて、前記ＣＭＯＳ論理回路で形成される前記第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御端子に供給する第１反転論理回路と、
前記第１反転論理回路に並列接続され、前記第１反転論理回路の出力を反転させる第２反転論理回路と、
をさらに有することを特徴とするデータ転送回路。
【請求項９】
請求項１乃至８のいずれか一項に記載のデータ転送回路において、
前記保持キャパシターの他端は、所定の電位に固定されることを特徴とするデータ転送回路。
【請求項１０】
複数の画素にそれぞれ受光素子が配置される画素部と、
前記画素部から電荷を読み出す読み出し回路部と、
読み出された電荷に基づいて画素信号を出力するための制御を行う制御回路部と、
を含む撮像回路装置であって、
前記読み出し回路部は、請求項１乃至９のいずれか一項に記載のデータ転送回路を含むことを特徴とする撮像回路装置。
【請求項１１】
請求項１０に記載の撮像回路装置を一つ有し、または直列接続された複数の前記撮像回路装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送回路、撮像回路装置及び電子機器等に関する。
【背景技術】
【０００２】
特許文献１には、画素を構成するフォトダイオードのカソードが、各フォトダイオード毎に設けられた第１の増幅器と、シフトレジスタにより順次選択される選択スイッチを介して、共通信号線に接続されている固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−６５２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、撮像回路装置をＩＣチップとする場合、ＩＣチップの長さや面積を小さくすることが求められている。
【０００５】
さらに、撮像回路装置においては、内部の回路を構成するトランジスターの特性（例えば閾値Ｖｔｈ）の変動や電源電圧の変動の影響を受けることなく、画素信号を安定して転送および出力することが求められている。
【０００６】
本発明の幾つかの態様は、簡素な回路構成で、プロセスマージンを狭めることなく画素信号を安定して転送できるデータ転送回路並びにそれを用いた撮像回路装置及び電子機器を提供する。
【課題を解決するための手段】
【０００７】
（１）本発明の一態様は、
Ｎ（Ｎは３以上の整数）個のアナログ信号の転送タイミングをそれぞれ制御する、直列接続されたＮ段のレジスター部を含み、
第ｎ（１＜ｎ＜Ｎ）段のレジスター部は、
前記Ｎ個のアナログ信号の一つを転送する第１転送ゲートと、
クロック信号中の一クロックを転送して、第（ｎ＋１）段のレジスター部への第（ｎ＋１）スタート信号を生成する第２転送ゲートと、
前記第１転送ゲートおよび前記第２転送ゲートの制御信号を生成する制御信号生成回路と、
前記制御信号生成回路の出力ノードに一端が接続され、前記出力ノードの電圧を保持する保持キャパシターと、
を含み、
前記制御信号生成回路は、第（ｎ−１）段のレジスター部からの第ｎスタート信号に基づいて、前記第ｎスタート信号を転送する第３転送ゲートを含み、
前記第３転送ゲートをＣＭＯＳ論理回路としたデータ転送回路に関する。
【０００８】
本発明の一態様によれば、第３転送ゲートは、第（ｎ−１）段のレジスター部からの第ｎスタート信号に基づいて、第ｎスタート信号を転送することで、保持キャパシターに第ｎスタート信号の電圧をチャージする。この保持された電圧により、第１転送ゲートがオンしてアナログ信号が転送される。加えて、第２転送ゲートがオンして、クロック信号中の一クロックを転送して、第（ｎ＋１）段のレジスター部への第（ｎ＋１）スタート信号を生成する。ここで、第３転送ゲートはＣＭＯＳ論理回路であるから、第ｎスタート信号の電圧は第３転送ゲートで電圧降下せずに保持キャパシターにチャージされる。そのため、第１転送ゲート及び第２転送ゲートを確実にオンさせることができる。このため、第（ｎ＋１）スタート信号の電圧が降下することを抑制できる。しかも、ＣＭＯＳ論理回路で構成された第３転送ゲートは、転送能力への閾値の制約が少ないので、プロセスマージンが狭くならない。こうして、簡素な回路構成によりＩＣチップの長さや面積を小さくすることができ、回路を構成するトランジスターの特性の変動や電源電圧の変動の影響を受けることなく、信号を安定して転送および出力することができる。
【０００９】
（２）本発明の一態様では、前記制御信号生成回路は、前記クロック信号に基づいて、前記第３転送ゲートの入力ノードの電位をリセットする第１リセットトランジスターと、前記第（ｎ＋１）段のレジスター部の第２転送ゲートから出力される第（ｎ＋２）スタート信号に基づいて、前記出力ノードの電位をリセットする第２リセットトランジスターと、を含むことができる。
【００１０】
この場合、第１リセットトランジスターが第３転送ゲートの入力ノードの電位をリセットするので、第ｎスタート信号がアクティブになった時に保持キャパシターに異常電圧がチャージされることがない。また、第２リセットトランジスターが出力ノードの電位をリセットするので、第１転送ゲート及び第２転送ゲートを確実にオフさせることができる。
【００１１】
（３）本発明の一態様では、前記第ｎ段の前記レジスター部の前記第２転送ゲートに入力される前記クロック信号と、前記第（ｎ＋１）段のレジスター部の前記第２転送ゲートに入力されるクロック信号とは、互いに反転関係とすることができる。こうすると、例えば偶数番目のレジスター部にクロック信号を反転させる素子を増設しなくて済む。
【００１２】
（４）本発明の一態様では、前記第２転送ゲートはＣＭＯＳ論理回路で形成されてもよい。こうすると、第２転送ゲートにより生成される第（ｎ＋１）スタート信号の電圧が、転送時に降下することがない。
【００１３】
（５）本発明の一態様では、前記第１転送ゲートはＣＭＯＳ論理回路で形成されてもよい。こうすると、第１転送ゲートにより転送されるアナログ信号の電圧が、転送時に降下することがない。
【００１４】
（６）本発明の一態様では、前記第２のリセットトランジスターによりリセットされた前記出力ノードのリセット電位を、前記リセットトランジスターがオフになった後も維持するリセット状態維持回路をさらに有することができる。こうすると、ノイズなどによって誤動作することがない。
【００１５】
（７）本発明の一態様では、前記出力ノードとグランドとに接続されるＮＭＯＳトランジスターと、前記出力ノードの電圧を反転させて、前記ＣＭＯＳ論理回路で形成される前記第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御端子と、前記ＮＭＯＳトランジスターのゲートとに供給する反転論理回路と、をさらに有することができる。元々は第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御のために増設された反転論理回路が、ＮＭＯＳトランジスターをリセット状態維持回路として作動させることができる。
【００１６】
（８）本発明の一態様では、前記出力ノードの電圧を反転させて、前記ＣＭＯＳ論理回路で形成される前記第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御端子に供給する第１反転論理回路と、前記第１反転論理回路に並列接続され、前記第１反転論理回路の出力を反転させる第２反転論理回路と、をさらに有することができる。元々は第１転送ゲート及び前記第２転送ゲートの少なくとも一方の制御のために増設され第１反転論理素子と、第２反転論理回路とがラッチ回路を構成し、リセット状態維持回路として作動させることができる。
【００１７】
（９）本発明の一態様では、前記保持キャパシターの他端を、所定の電位に固定することができる。保持キャパシターにチャージされた電圧が必要以上の変動をしないので、第１転送ゲート及び第２転送ゲートを安定してオンさせることができる。
【００１８】
（１０）本発明の他の態様は、
複数の画素にそれぞれ受光素子が配置される画素部と、
前記画素部から電荷を読み出す読み出し回路部と、
読み出された電荷に基づいて画素信号を出力するための制御を行う制御回路部と、
を含む撮像回路装置であって、
前記読み出し回路部は、上記のいずれかに記載のデータ転送回路を含む撮像回路装置に関する。
【００１９】
（１１）本発明のさらに他の態様は上記の撮像回路装置を一つ有し、または直列接続された複数の上記の撮像回路装置を有する電子機器を定義している。この種の電子機器として、例えば撮像回路装置をイメージセンサーとして用いたスキャナー装置、並びにスキャナー装置にプリンター及び／又はコピー機が併存する複合機を挙げることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る電子機器の一実施形態であるコンタクトイメージセンサー（ＣＩＳ）方式のスキャナー装置に用いられるＣＳＩモジュールを示す図である。
【図２】図１に示すＣＳＩモジュールとフレキシブル配線を介して接続されるメイン基板を示す図である。
【図３】撮像回路装置（イメージセンサーチップ）の概略ブロック図である。
【図４】一画素とその読み出し部とを示す回路図である。
【図５】データ転送回路の２つのレジスター部を示す図である。
【図６】図５に示すデータ転送回路の動作を説明するためのタイミングチャートである。
【図７】図５に示すレジスター部の出力ノードのリセット状態を維持する回路を増設した変形例を示す図である。
【図８】図５に示すレジスター部の出力ノードのリセット状態を維持する回路を増設した他の変形例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．電子機器
図１は、本発明に係る電子機器の一実施形態である例えばコンタクトイメージセンサー（ＣＩＳ）方式のスキャナー装置に用いられるＣＩＳモジュール１０を示す図である。図１において、ＣＩＳモジュール１０は、原稿１に光を照射するライトガイド１１と、原稿１からの反射光を結像させるレンズアレー１２と、結像位置の画素にフォトダイオード等の光学素子を有するイメージセンサー１３とを有する。
【００２３】
ライトガイド１１は、例えばライトガイド１１の端部から光を入射させる光源１４を有する（図２参照）。ライトガイド１１は光源例えばＬＥＤ１４からの光源光が、原稿１の主走査方向の全域に照射されるように光案内する。レンズアレー１２は例えばロッドレンズアレイ等で形成される。イメージセンサー１３は主走査方向Ａに多数の画素を有し、ライトガイド１１及びレンズアレー１２と一体で副走査方向Ｂに移動される。ＣＩＳ方式のスキャナー装置は、光路が短く、薄型化に適し、部品点数が少なく、消費電力が少なく、安価である点で、光学縮小型スキャナー装置よりも優れている。
【００２４】
イメージセンサー１３は、図２に示すように複数のイメージセンサーチップ２０を直列接続して構成しても良く、本実施形態では例えば１２個のイメージセンサーチップ２０を直列接続している。イメージセンサーチップ２０は例えば８６４画素を有し、１２個のイメージセンサーチップは総計で８６４×１２＝１０３６８画素を有する。一つのイメージセンサーチップ２０は、矩形の長辺の長さが例えば１８〜２０ｍｍであり、短辺の長さが例えば０．５ｍｍ以下の細長形状である。
【００２５】
図２に示すように、副走査方向に移動されるＣＩＳモジュール１０は、フレキシブル配線１５を介して、スキャナー装置に固定されたメイン基板１６と接続される。メイン基板１６には、システムオンチップ（ＳｏＣ）１７とアナログフロントエンド（ＡＦＥ）１８とが搭載される。システムオンチップ（ＳｏＣ）１７は、ＣＩＳモジュール１０にクロック信号、制御信号等を供給する。メイン基板１６は、ＣＩＳモジュール１０に電源電圧及び基準電圧等を供給する。ＣＩＳモジュール１０からの画素信号（アナログデータ）は、アナログフロントエンド（ＡＦＥ）１８に供給される。アナログフロントエンド（ＡＦＥ）１８は、画素信号をアナログ／デジタル変換し、システムオンチップ（ＳｏＣ）１７にデジタル画素データを出力する。なお、ＣＩＳモジュール１０に、電源ＩＣ、アナログフロントエンド（ＡＦＥ）１８、または光源ドライバー等を搭載しても良い。
【００２６】
２．撮像回路装置（イメージセンサーチップ）
２．１．回路レイアウト
図３に、イメージセンサーチップ２０の概略ブロック図を示す。イメージセンサーチップ２０は、複数の画素（例えば８６４画素）にそれぞれ受光素子（例えばフォトダイオード）が配置される画素部３０と、画素部３０から電荷を電圧に変換して読み出す読み出し回路部４０と、読み出し回路部４０からの出力電圧に基づいて画素信号を出力するための制御を行う制御回路部５０と、を含むことができる。図３では、制御回路部５０は、出力部６０とロジック部（ロジック回路）７０を有する例を示している。
【００２７】
２．２．画素部及び読み出し回路部
２．２．１．画素部及び読み出し回路部の動作原理
図４は、一画素とその読み出し部とを示す回路図である。図４において、画素部３０の一画素には光電変換機能を有する受光素子例えばフォトダイオードＰＤが配置される。フォトダイオードＰＤは、受光された光強度に応じた電荷をカソードに蓄積する。
【００２８】
一画素のフォトダイオードＰＤから信号電荷を読み出すために、読み出し回路部４０は、第１転送ゲート（前段側転送ゲート）２００、中間蓄積容量Ｃ１、第２転送ゲート（後段側転送ゲート）２１０、電荷−電圧変換容量Ｃ２、リセットトランジスター２２０、画素出力トランジスター２３０及び選択トランジスター３１０を有する。電荷−電圧変換容量Ｃ２は、浮遊拡散領域ＦＤ（フローティングディフュージョン）に設けられる。フォトダイオードＰＤ、第１転送ゲート２００及び第２転送ゲート２１０は、固定電圧ＶＳＳとフローティングディフュージョンＦＤとの間に直列に接続される。なお、選択トランジスター３１０の機能は後述のデータ転送回路に含まれることがある。
【００２９】
第１転送ゲート２００は、フォトダイオードＰＤに蓄えられた電荷を中間蓄積容量Ｃ１に転送する。第２転送ゲート２１０は、中間蓄積容量Ｃ１に蓄えられた電荷を電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）に転送する。電荷−電圧変換容量Ｃ２は、電荷−電圧変換を行う。リセットトランジスター２２０は、電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）の電位を初期状態の電位にリセットする。画素出力トランジスター２３０は、電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）で変換された電圧に応じた電圧を出力する。選択トランジスター３１０は、主走査方向に従った順番に画素出力トランジスター２３０の出力を選択する。選択トランジスター３１０の出力は、読み出し回路部４０の出力電圧Ｖｓとなる。
【００３０】
２．２．２．データ転送回路
２．２．２．１．実施形態の構成
図３に示す読み出し回路部４０の最終段には、図５に示すデータ転送回路３００が設けられる。ここでは、図４に示す選択トランジスター３１０の機能は、画素部３０ではなく、データ転送回路３００に含まれている。
【００３１】
データ転送回路３００は、Ｎ（Ｎは３以上の整数で、本実施形態ではＮ＝２１６））個のアナログ信号の転送タイミングをそれぞれ制御する、直列接続されたＮ段のレジスター部（読み出しユニット）３０１を含む。図５には、第ｎ（１＜ｎ＜Ｎ）段のレジスター部３０１（ｎ）と、第（ｎ＋１）段のレジスター部３０１（ｎ＋１）が示されている。なお、初段（ｎ＝１）のレジスター部３０１（１）は、外部からスタート信号（チップスタート信号）が入力される点が、第ｎ段のレジスター部３０１（ｎ）と異なる。最終段（ｎ＝Ｎ）のレジスター部３０１（Ｎ）は、スタート信号（チップスタート信号）を外部に出力する点が、第ｎ（１＜ｎ＜Ｎ）段のレジスター部３０１（ｎ）と異なる。また、データ転送回路３００は、２本の出力信号線２３１Ａ，２３１Ｂを有することができる。奇数番目のレジスター部３０１を介して読み出されるアナログ信号は出力信号線２３１Ａに出力され、偶数番目のレジスター部３０１を介して読み出されるアナログ信号出力信号線２３１Ｂに出力される。このため、第１転送ゲート３１０（ｎ）と第１転送ゲート３１０（ｎ＋１）との駆動信号のオン(ハイ)期間が重複していても問題がない。
【００３２】
各段のレジスター部３０１は同一構成を有する。ここでは、レジスター部３０１（ｎ）について説明する。レジスター部３０１（ｎ）は、第１転送ゲート３１０（ｎ）と、第２転送ゲート３２０（ｎ）と、第３転送ゲート３３０（ｎ）とを有する。第１転送ゲート３１０（ｎ）は、図４に示す画素出力トランジスター２３０（２３０（ｎ））からの画素信号（アナログ信号）を転送する。つまり、第１転送ゲート３１０（ｎ）は、図４で説明された選択トランジスター３１０の機能を担っている。第２転送ゲート３２０（ｎ）は、入力されるクロック信号ＣＬＫ１中の一クロックを転送して、次段（ｎ＋１）のスタート信号とする。第３転送ゲート３３０（ｎ）は、前段（ｎ−１）のレジスター部３０１（ｎ−１）から出力されたスタート信号ＳＴ（ｎ）を転送する。
【００３３】
第１転送ゲート３１０（ｎ）および第２転送ゲート３２０（ｎ）の制御信号を生成する制御信号生成回路３４０（ｎ）は、第３転送ゲート３３０（ｎ）を含む。本実施形態では、第１転送ゲート３１０（ｎ）、第２転送ゲート３２０（ｎ）及び第３転送ゲート３３０（ｎ）を、ＣＭＯＳ論理回路（例えばトランスファーゲート）で形成している。いずれも、ＨＩＧＨレベルの信号を電圧降下させずに転送するためである。第１転送ゲート３１０（ｎ）、第２転送ゲート３２０（ｎ）及び第３転送ゲート３３０（ｎ）を駆動するために、第１インバーターＩＮ１（ｎ）と第２インバーターＩＮ２（ｎ）が設けられている。
【００３４】
制御信号生成回路３４０（ｎ）の出力ノードＮＤ１と、グランドとの間に、保持キャパシターＣ（ｎ）を有する。
【００３５】
制御信号生成回路３４０（ｎ）は、クロック信号ＣＬＫ１に基づいて、ＣＭＯＳ論理回路で形成される第３転送ゲート３３０（ｎ）の入力ノードＮＤ２の電位をリセットする第１リセットトランジスター３４１（ｎ）を含む。制御信号生成回路３４０（ｎ）は、さらに、（ｎ＋１）段のレジスター部３０１（Ｎ＋１）の第２転送ゲート３２０（ｎ＋１）からのスタート信号ＳＴ（ｎ＋２）に基づいて、制御信号生成回路３４０（ｎ）の出力ノードＮＤ１の電位をリセットする第２リセットトランジスター３４２（ｎ）を含む。なお、第ｎ段のレジスター部３０１（ｎ）の第２転送ゲート３２０（ｎ）に入力されるクロック信号ＣＬＫ１と、第（ｎ＋１）段及び第（ｎ−１）段のレジスター部３０１（ｎ＋１），３０１（ｎ−１）の第２転送ゲート３２０（ｎ＋１），３２０（ｎ−１）に入力されるクロック信号ＣＬＫ２とは、互いに反転関係にある。
【００３６】
２．２．２．２．実施形態の動作
図５に示す本実施形態のデータ転送回路３００の動作について、図６のタイミングチャートを参照して説明する。クロック信号ＣＬＫ１がＨＩＧＨになると（時刻ｔ１）、例えばＮＭＯＳで構成された第１リセットトランジスター３４１（ｎ）がオンして、入力ノードＮＤ２は電圧ＶＳＳとなる。
【００３７】
クロック信号ＣＬＫ１がＬＯＷになると共に前段（ｎ−１）のレジスター部３０１（ｎ−１）からのスタート信号ＳＴ（ｎ）がＨＩＧＨであると（時刻ｔ２）、入力ノードＮＤ２は電圧Ｖｄｄとなる。また、ＣＭＯＳ論理回路である第３転送ゲート３３０（ｎ）がスタート信号ＳＴ（ｎ）によりオンされるので、出力ノードＮＤ１は入力ノードＮＤ２と同じ電位Ｖｄｄとなり、この電圧が保持キャパシターＣ（ｎ）にチャージされる。つまり、時刻ｔ２時点で、出力ノードＮＤ１の電圧降下を防止できる。ここで、第１転送ゲート３１０（ｎ）及び第２転送ゲート３２０（ｎ）はオンされる。
【００３８】
次にクロック信号ＣＬＫ１がＨＩＧＨ、クロック信号ＣＬＫ２がＬＯＷになると（時刻ｔ３）、第３転送ゲート３３０（ｎ）はオフされ、出力ノードＮＤ１はフローティングとなるが、保持キャパシターＣ（ｎ）により出力ノードＮＤ１の電位が保持される。本実施形態の保持キャパシターＣ（ｎ）は、第１転送ゲート３１０（ｎ）及び第２転送ゲート３２０（ｎ）のオンを維持させるに十分な電圧を保持できる。それにより、第１転送ゲート３１０（ｎ）及び第２転送ゲート３２０（ｎ）のオンは維持される。従って、第１転送ゲート３１０（ｎ）は、図４に示す画素出力トランジスター２３０（２３０（ｎ））からの画素信号を転送することができる。また、第２転送ゲート３２１（ｎ）は、クロック信号ＣＬＫ１のＨＩＧＨ信号を、電圧降下せずに転送して、次段（ｎ＋１）のレジスター部３０１（ｎ＋１）にスタート信号ＳＴ（ｎ＋１）を出力することができる。
【００３９】
時刻ｔ４においても、次段（ｎ＋１）のレジスター部３０１（ｎ＋１）では、第１転送ゲート３１０（ｎ＋１）が、図４に示す画素出力トランジスター２３０からの画素信号を転送することができる。また、第２転送ゲート３２０（ｎ＋１）は、クロック信号ＣＬＫ２のＨＩＧＨ信号を、電圧降下せずに転送して、第（ｎ＋２）段のレジスター部３０１（ｎ＋２）にスタート信号ＳＴ（ｎ＋２）を出力することができる。
ここで、第１転送ゲート３１０（ｎ）、第２転送ゲート３２０（ｎ）及び第３転送ゲート３３０（ｎ）を、ＮＭＯＳやＰＭＯＳのどちらか一方のトランジスター種を用いて構成した場合は、トランジスターの閾値Ｖｔｈの変動や電源電圧の低下に対して脆弱であり、スタート信号などの電圧がシフト方向下流に向かうほど低下してしまう恐れがあるとともに、画素信号の電圧が変動してしまう恐れがある。また、閾値Ｖｔｈの制約が求められるとプロセスマージンが小さくなってしまう。これに対し、本実施形態では、これらをＣＭＯＳ論理回路で形成しているため、トランジスターの閾値Ｖｔｈの変動や電源電圧の低下の影響を受けることなく、スタート信号や画素信号を安定して転送および出力することができる。
【００４０】
図５に示すレジスター部３０１（ｎ），３０１（ｎ＋１）に、図７または図８に示すリセット状態維持回路を増設しても良い。リセット状態維持回路は、第２リセットトランジスター３４２（ｎ），３４２（ｎ＋１）によりリセットされた出力ノードＮＤ１及び出力ノードＮＤ３のリセット電位を、リセットトランジスター３４２（ｎ），３４２（ｎ＋１）がオフになった後も維持する。それにより、特にフローティング状態となった出力ノードＮＤ１と出力ノードＮＤ３がノイズなどによって異常電位になることを防止できる。
【００４１】
図７に示すように、レジスター部３０１（ｎ）では、出力ノードＮＤ１とグランドとに接続されるＮＭＯＳトランジスター３５０（ｎ）が増設される。レジスター部３０１（ｎ）では、出力ノードＮＤ１の電圧を反転させる第２インバーターＩＮ２（ｎ）が設けられている。第２インバーターＩＮ２（ｎ）は本来、ＣＭＯＳ論理回路で形成される第１転送ゲート３１０（ｎ）及び第２転送ゲート３２０（ｎ）の少なくとも一方の制御端子に、出力ノードＮＤ１の電位を反転させて供給するものである。この第２インバーターＩＮ２（ｎ）は、ＮＭＯＳトランジスター３５０（ｎ）のゲートにも接続される。こうすると、出力ノードＮＤ１がリセット電位Ｖｓｓになると、第２インバーターＩＮ２（ｎ）がＮＭＯＳトランジスター３５０（ｎ）をオンさせて、出力ノードＮＤ１をグランドに接続することができる。これにより、第３転送ゲート３３０（ｎ）から電流が供給されない限り、出力ノードＮＤ１のリセット状態が維持される。
【００４２】
図８に示すように、第２インバーターＩＮ２（ｎ）と並列接続され、第２インバーターＩＮ２（ｎ）の出力を反転させる第３インバーターＩＮ３（ｎ）を増設しても良い。第２，第３インバーターＩＮ２（ｎ），ＩＮ３（Ｎ）はラッチ回路を構成し、図７と同様に出力ノードＮＤ１のリセット状態が維持される。
【００４３】
図５では、保持キャパシターＣ（ｎ）は、制御信号生成回路３４０（ｎ）の出力ノードＮＤ１と、グランドとの間に配置されていたが、制御信号生成回路３４０（ｎ）の出力ノードＮＤ１と、グランドとは異なる所定の電位や他のノードとの間に配置されていても良い。
【００４４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【符号の説明】
【００４５】
２０  撮像回路装置（イメージセンサーチップ）、３０  画素部、４０  読み出し回路部、５０  制御回路部、３００  データ転送回路、３１０（ｎ）  第１転送ゲート、３２０（ｎ）  第２転送ゲート、３３０（ｎ）  第３転送ゲート、  ３０１（ｎ）  読み出しユニット（レジスター部）、３４０（ｎ）  制御信号生成回路、３４１（ｎ）  第１リセットトランジスター、３４２（ｎ）  第２リセットトランジスター、３５０（ｎ），ＩＮ３（ｎ）  リセット状態維持回路、Ｃ（ｎ）  保持キャパシター、ＣＬＫ１，ＣＬＫ２  クロック信号、ＦＤ  フローティングディフュージョン、ＮＤ１，ＮＤ３  出力ノード、ＮＤ２  入力ノード、ＰＤａ〜ＰＤｄ  受光素子
【図１】
0006519378.tif 000002
【図２】
0006519378.tif 000003
【図３】
0006519378.tif 000004
【図４】
0006519378.tif 000005
【図５】
0006519378.tif 000006
【図６】
0006519378.tif 000007
【図７】
0006519378.tif 000008
【図８】
0006519378.tif 000009