(57)【特許請求の範囲】
【請求項１】
複数画素並列転送データを受領する第１画像入力手段と、
複数ライン並列転送データを受領する第２画像入力手段と、
複数画素並列転送データおよび複数ライン並列転送データの入力を選択する選択手段と、
複数ライン並列転送データを、複数画素並列転送データに変換する切替手段と
を備え、
前記切替手段は、前記第１画像入力手段が使用するライン同期信号から擬似ライン同期信号、擬似フレーム有効信号を生成する制御手段を備え、
前記制御手段は、
擬似フレーム有効信号に応答して前記擬似ライン同期信号を、レーン数を分母とする分周周期で分周した擬似ライン周期へと制御し、
前記擬似フレーム有効信号がネゲートされた場合、擬似ライン周期での擬似ライン同期信号の生成を停止することを特徴とする情報処理装置。
【請求項２】
前記第１画像入力手段および前記第２画像入力手段は、差動シリアルバスを備えたことを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第１画像入力手段および前記第２画像入力手段は、画像領域情報からライン同期信号、フレーム有効信号、ライン有効信号を生成する制御手段を備えることを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記切替手段の出力を受領する差動シリアルバスを備えたことを特徴とする、請求項１〜３のいずれか１項に記載の情報処理装置。
【請求項５】
複数画素並列転送データを受領する工程と、
複数ライン並列転送データを受領する工程と、
前記複数画素並列転送データおよび前記複数ライン並列転送データの入力を選択する工程と、
複数ライン並列転送データを、複数画素並列転送データに切替えて出力する工程と
を備え、
前記切替えて出力する工程は、前記複数画素並列転送データを受領する工程において使用するライン同期信号から擬似ライン同期信号、擬似フレーム有効信号を生成する制御を行う工程を備え、
前記制御を行う工程は、
擬似フレーム有効信号に応答して前記擬似ライン同期信号を、レーン数を分母とする分周周期で分周した擬似ライン周期へと制御し、
前記擬似フレーム有効信号がネゲートされた場合、擬似ライン周期での擬似ライン同期信号の生成を停止することを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置およびデータ転送方法に関する。
【背景技術】
【０００２】
画像形成装置を含む情報処理装置においては、ＣＭＯＳセンサなどの撮像素子から演算処理装置（以下、ＤＳＰ(Digital Signal Processor)として参照する。）に対して、ライン同期でデータを転送する方式が多く用いられている。画像処理装置は、画像データのエンコードなどの画像処理を、ＣＰＵにおけるソフトウェアにて行うことが多いが、近年では、ＤＳＰへの転送以前にハードウェアにてエンコード処理を行う技術が提案され、すでに利用されている。
【０００３】
従来のライン単位で送られる画像データをハードウェアにて画像処理を行うシステムは、ライン周期単位で出力されたデータは、ライン周期単位で演算処理装置に出力される。そして、ＤＳＰにおいては、ライン周期単位で画像処理を行うという方式が使用されている。しかし、画像データの出力態様によっては、２ラインを同時に転送するハードウェアも存在する。この場合、複数ラインを同時に画像処理することでより複雑な画像処理を行うことも可能となる。しかしながら、既存のＤＳＰは、ライン周期単位で処理することを前提として実装されているため、複数ライン並列出力される画像データの処理のため、そのまま適用できないという問題があった。
【０００４】
特開２００８−２３６５７３号公報（特許文献１）には、ＤＳＰのパフォーマンス低下を起こさずに画像処理を行う目的で、撮像素子からハードウェアにて画像処理を行うデバイスにデータを入力し、ＤＳＰに画像データを転送するシステムについての構成が開示されている。
【０００５】
しかしながら特許文献１に記載されたシステムも複数ラインが同時入力される画像データを、ライン周期単位でＤＳＰに転送しなければならないという問題は解消できていなかった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、情報処理装置におけるデータ転送効率を改善することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によれば、
複数画素並列転送データを受領する第１画像入力手段と、
複数ライン並列転送データを受領する第２画像入力手段と、
複数画素並列転送データおよび複数ライン並列転送データの入力を選択する選択手段と、
複数ライン並列転送データを、複数画素並列転送データに変換する切替手段と
を備えることを特徴とする情報処理装置が提供できる。
【発明の効果】
【０００８】
本発明によれば、データ転送シーケンスの異なるデータであっても適正な情報処理を可能とする、情報処理装置およびデータ転送方法が提供できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の情報処理装置１００のハードウェアブロック図。
【図２】本実施形態で撮像素子１０１、１０２が生成する画像データ２００のデータ構造を示す図。
【図３】撮像素子１０１、１０２から転送される画像データのデータ配列を図式的に示す図。
【図４】本実施形態の転送切替部１０８のハードウェアブロック図。
【図５】本実施形態において、撮像素子１０２から２ライン並列出力される画像データを転送する際のタイミングチャートを示す図。
【図６】図５で説明したタイミングで動作する画素位置変換部４０１およびラインバッファ制御部４０２およびラインバッファ４０４によるデータ転送形式変換の実施形態を、データ構造を以て説明した図。
【図７】転送形式を変更することなく、第１転送形式のまま出力する実施形態を説明する図。
【図８】第２の実施形態の情報処理装置６００のハードウェアブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明を例示的な実施形態を以て説明するが、本発明は実施形態に限定されるものではない。図１は、本実施形態の情報処理装置１００のハードウェアブロック図である。図１に示す情報処理装置１００は、処理エンジン１１１と、ＤＳＰ１１０とを含んでおり、撮像素子１０１、１０２からの画像データを受領して処理し、ＤＳＰ１１０から適切な画像フォーマットで出力を行う。
【００１１】
図１の撮像素子は、情報処理装置１００に内蔵されていても良いし、ＵＳＢ(universal Serial Bus)などの適切なバスを介して、外付けされた形態でも良い。撮像素子１０１、１０２は、ＤＳＰ１１０から送付されるフレーム同期信号およびライン同期信号１１７により、単ラインまたは複数ライン単位で画像データを転送する。画像データの転送においては、ＬＶＤＳ（Low voltage differential signaling）といった差動シリアルバスインターフェースを介して画像データを処理エンジン１１１に転送することが好ましい。
【００１２】
本実施形態で、バスＩ／Ｆ１０３、１０４として作動シリアルバス方式を使用することで、画像素子から画像形成装置へのデータ転送においてノイズ耐性を高めることが可能となる。さらに、画像処理部において画像領域を検知することが可能となり、効率よく画像処理を行うことが可能となる。本実施形態において画像素子を２つ使用する実施形態では、例えば、２つの撮像素子１０１、１０２のうち、撮像素子１０１を撮影画像用として用い、撮像素子１０２をＡＥ（Automatic Exposure＝自動露出）用として用いることができる。
【００１３】
さらに他の実施形態では、単一の撮像素子からの画像データが、ライン単位で転送されるか、複数ライン単位で転送されるかに関し、撮像素子から得た制御情報を使用して、後述する転送切替部を制御し、画像データ転送方法によらずに、共通する情報処理装置１００で画像処理を行うこともできる。
【００１４】
本実施形態を説明するための例示として、撮像素子１０１は、単ライン単位、すなわち単一のライン内の画素を対象に並列の画像転送を行う転送方法を採用するものとする。以下、当該第１転送形態を、画素並列転送として参照する。また、撮像素子１０２は、複数ライン並列、具体的には２ライン並列の画像転送を行うものとして説明する。以下、当該第２転送形態を、ライン並列転送として参照する。
【００１５】
処理エンジン１１１は、撮像素子１０１、１０２から転送される画像データの画像処理を行った後、ＤＳＰ１１０にライン単位、または複数ライン並列の形式で画像データを転送する。ＤＳＰ１１０に送られる画像データの転送形式は、ライン単位の形式または複数ライン並列の形式、いずれでもＤＳＰ１１０の性能に適合する限り制限はない。ＤＳＰ１１０は、撮像素子１０１、１０２が取得した画像データから、適切なフォーマットの画像情報を生成し、出力データとして外部出力を行う。
【００１６】
以下、さらに処理エンジン１１１の構成を詳細に説明する、処理エンジン１１１は、バスＩ／Ｆ１０３、１０４と、画像処理プロセッサ１０５、１０６（以下、単にＧＰとして参照する。）と、セレクタ１０７とを含んでいる。第２転送形態で並列転送の対象とされるライン数は、１より大きければ特に限定はなく、並列に転送されるべきラインの数は、２を超えても良い。
【００１７】
撮像素子１０１、１０２は、それぞれ差動シリアルバス信号として画像データ１１２、１１３をバスＩ／Ｆ１０３、１０４に送付する。画像データ１１２、１１３は、本実施形態では、少なくとも２つ以上の複数のレーン数を使用する。なお、レーン数とは、１ラインに並んだ画素を分離処理するべき単位を意味し、２以上の自然数で与えられる。
【００１８】
バスＩ／Ｆ１０３、１０４は、本実施形態の第１画像入力手段および第２画像入力手段として機能する。撮像素子は、差動シリアルバスインターフェース制御部を含んで構成される。バスＩ／Ｆ１０３、１０４は、差動シリアルバスを介して転送される画像情報から、ライン同期信号、フレーム有効信号、およびライン有効信号を含む制御情報１１６を生成する。さらに、バスＩ／Ｆ１０３、１０４は、１画素をシリアルに転送する少なくとも２レーン分の画像データ１１４、１１５も生成する。バズＩ／Ｆ１０３、１０４がライン情報などの画像領域情報を生成するため、後段の処理部において効率的に画層処理を行うことができる。
【００１９】
生成された画像データ１１４、１１５および制御情報１１６は、ＧＰ１０５、１０６に送付される。ＧＰ１０５、１０６は、受領した画像データに対してγ補正、スキュー補正、エッジ強調処理などの画像処理を行う。
【００２０】
画像データ１１４、１１５は、２レーン分の画像データを1画素ずつシリアルに転送するデータ・バスを使用して転送される。図１では、一例として２レーン分として説明するが、レーンの数は、２に限定されず、１または３以上であってもよい。
【００２１】
セレクタ１０７は、本実施形態における選択手段として機能する。セレクタ１０７は、撮像素子１０１、１０２からの入力を選択する選択手段である。セレクタ１０７で選択された画像データは、転送切替部１０８に送付される。転送切替部１０８は、本実施形態の切替手段として機能する。転送切替部１０８は、セレクタ１０７から送付される画像データが、第１転送形態であるか、第２転送形態であるかに応じて、要ＤＳＰ１１０の処理形式に適合する画像データを出力する。転送切替部１０８は、上述した機能を提供するため、バスＩ／Ｆ１０３、１０４から送付される同期制御信号を使用して、画像データ書込み・読出しシーケンス制御を行う。
【００２２】
バスＩ／Ｆ１０９は、転送切替部１０８から出力される画像データを、ＬＶＤＳといった方式でＤＳＰ１１０に転送する差動シリアルバスインターフェース制御部を含んでいる。転送切替部１０８は、ライン同期信号、転送切替部１０８が生成した擬似ライン同期信号、フレーム有効信号、ライン有効信号をバスＩ／Ｆ１０９に送出する。各同期信号、フレーム有効信号、ライン有効信号は、画像領域情報を提供し、ＤＳＰ１１０における処理を効率化させることができる。バスＩ／Ｆ１０９として差動シリアルバスを使用することで、ＤＳＰ１１０へのデータ転送においてノイズ耐性を高めることが可能となる。
【００２３】
なお、これらの各機能部は、コントローラ１２０により制御され、各処理を実行すると共に、転送切替のための処理を実行する。
【００２４】
図２は、本実施形態で撮像素子１０１、１０２が生成する画像データ２００のデータ構造を示す。撮像素子１０１、１０２は、Ｘ−Ｙのマトリクス状に画素回路が配置され、フレーム同期信号により、１ライン目の転送位置にカウンタがリセットされる。そして、撮像素子１０１、１０２は、ライン同期信号が入力される度に、単一ラインの１画素目、または複数ラインの１画素目からシリアルに画素データを転送する。
【００２５】
さらに、図２には、本実施形態においてラインおよびレーンとして参照する画素配列の定義も示す。ラインは、図２中、Ｙ軸に沿った撮像素子の画素配列方向として定義される。また、レーンは、図２中、Ｘ軸に沿った画素配列方向として定義される。本実施形態では、レーン数は、２以上、複数あるものとして説明する。
【００２６】
図２を使用して本実施形態の第１転送形態を説明すると、第１転送形態は、レーン数分で、同一ライン上の画素を並列に転送する態様である。また、本実施形態において、第２転送形態は、レーン数に等しい複数ラインの画像データを並列に転送する態様である。また、第１転送形態は、複数画素並列転送形態であり、第２転送形態は、複数ライン並列転送としても参照することができる。
【００２７】
図３には、撮像素子１０１、１０２から転送される画像データの時系列的なデータ配列を図式的に示す。図３（ａ）は、撮像素子１０１が採用する第１転送形式である複数画素並列転送によるデータ配列を示す。ＤＳＰ１１０から、フレーム同期信号、ライン同期信号１１７が入力されると、ライン同期信号に同期して、同一ライン上のレーン１、レーン２から、対応するレーン上の画素位置のデータが並列にシリアル転送される。この結果、転送データは、データ配列３１０とされる。なお、図３（ａ）では、レーンは、画素の偶奇として定められているものとしている。
【００２８】
図３（ｂ）は、撮像素子１０２の画像データ転送は、第２転送形式である複数ライン並列転送である。具体的には、ＤＳＰ１１０からのフレーム同期信号およびライン同期信号１１７が入力されると、ライン同期信号に同期して、連続した複数ラインのレーンから１画素ずつデータを並列にシリアル転送する。この結果、転送データは、データ配列３２０とされる。
【００２９】
図４は、本実施形態の転送切替部１０８のハードウェアブロック図である。図４に示した転送切替部１０８は、画素位置変換部４０１と、レジスタ制御部４０５と、ライン同期信号制御部４０３と、ラインバッファ４０４とを含んでいる。画素位置変換部４０１は、レジスタ制御部４０５からの制御信号により、セレクタ１０７から転送されてくる画像データを、ライン同期信号、フレーム有効信号に従い、ラインバッファ４０４に格納する。ラインバッファ４０４は、画素位置変換部４０１からの書込み要求、ラインバッファ制御部４０２から読出し要求に並列に対応することができことが好ましい。
【００３０】
ライン同期信号制御部４０３は、セレクタ１０７を介して転送されるライン同期信号をフレーム有効信号とレジスタ制御部４０５からの制御信号により、それぞれ同期した疑似ライン同期信号４１１および疑似フレーム有効信号４１２を生成する。当該疑似ライン同期信号４１１は、複数ライン並列転送を行う第２転送形態において、ラインバッファ４０４からのデータ読出し制御を行うために使用される。
【００３１】
転送切替部１０８は、さらにラインバッファ制御部４０２を含んでいる。ラインバッファ制御部４０２は、ライン同期信号または疑似ライン同期信号、疑似フレーム有効信号に従い、ラインバッファ４０４からの画像データの読出し制御を行う。
【００３２】
ラインバッファ４０４は、同一ラインの画素が連続したデータ構造としてラインバッファにデータを格納する。本実施形態において、複数が素並列転送である第１転送形態と、複数ライン並列転送の第２転送形態は、ラインバッファに書込んだ２ライン分の画像データをセットとして、各２セットでトグル的に読出しシーケンスを切替えることにより達成される。
【００３３】
なお、レジスタ制御部４０５は、画素位置変換部４０１、ラインバッファ制御部４０２、ライン同期信号制御部４０３に対し、セレクタ１０７の入力を選択するための制御信号対応する転送切替信号と、１ラインあたりの画素転送数をレジスタに反映させた後、各機能部に読出し制御のための通知を発行する。
【００３４】
なお、図４中、符号４０６は、ライン同期信号、符号４０７は、フレーム有効信号、符号４０８は、ライン有効信号である。また符号４０９、４１０は、セレクタ１０７から並列転送される画素データを転送するバスラインである。これらのバスライン４０９、４１０は、１画素のビット数分のバス幅を有し、１画素のデータを転送可能なように構成される。符号４１１は、レジスタ制御部４０５から通知された転送方法により生成される擬似ライン同期信号である。擬似ライン同期信号を生成することで複数ライン同時転送方式の入力においても複数画素転送方式の出力手段への切替えが可能となる。この結果、ＤＳＰ１１０に対していずれの形態でも、ＤＳＰ１１０が処理可能なデータ形式での転送ができる。
【００３５】
また、符号４１２は、疑似ライン同期信号４１１に同期したフレーム有効信号である。符号４１３は、疑似ライン同期信号４１１に同期して出力される、画素データが有効であることを示すライン有効信号である。符号４１４、４１５は、疑似ライン同期信号４１１に同期して複数画素を同時に出力するバスラインであり、１画素のビット数分のバス幅での転送を行う。
【００３６】
図５は、本実施形態において、撮像素子１０２から２ライン並列出力される画像データを転送する際のタイミングチャートを示す。ライン並列出力を指令する指令が、コントローラ１２０から送付されると、当該変更情報が、転送方式設定レジスタに設定される。当該設定がなされると、画素位置変換部４０１、ラインバッファ制御部４０２、およびライン同期信号制御部４０３に設定変更が通知される。
【００３７】
以下、図５のタイミングチャートに従いより詳細に説明を行う。図５（あ）に示すように、この段階でセレクタ１０７から送付される第２転送形式の画像データが、バスライン４０９、４１０を介し２ライン周期で、転送切替部１０８に入力される。この他、制御信号として、ライン同期信号４０６、フレーム有効信号４０７、ライン有効信号４０８も入力される。
【００３８】
画像領域の開始は、ライン同期信号４０６およびフレーム有効信号４０７がアサートされることにより指定される。ライン同期信号制御部４０３は、画像領域が開始すると、図５（ａ）に示されるライン有効信号４０８のカウントを開始する。
【００３９】
一方、画素位置変換部４０１は、レジスタ制御部４０５からの指令を受領すると、画像データを受領し、当該画像データを、ラインバッファ４０４のラインメモリにレーン単位で振り分けて格納させ、画像位置を変換する。
【００４０】
一方、ラインバッファ制御部４０２は、ライン同期信号制御部４０３からの疑似ライン同期信号４１１、疑似フレーム有効信号４１２、およびライン有効信号４０８に同期したライン有効信号４１３を受領する。ラインバッファ制御部４０２は、疑似フレーム有効信号４１２がアサートされると、ラインバッファ４０４から画像データの読出しを開始する。
【００４１】
なお、疑似フレーム有効信号４１２は、レジスタ制御部４０５からの第２転送形式の指令を受領した後、ライン同期信号４０６が次にアサートされるタイミングに同期してアサートされる。この期間を、図５（ｂ）で、Ｖブランク期間として示す。疑似フレーム有効信号４１２がアサートされた後、Ｖブランク期間は、画像領域ではない領域である非画像領域の期間であり、本実施形態では、ラインバッファ４０４に２ライン分の画像データを格納するための期間も提供する。
【００４２】
一方、レジスタ制御部４０５は、疑似フレーム有効信号４１２がアサートされると、擬似ライン周期発行カウンタをアサートし、ライン同期信号制御部４０３に対し、疑似ライン同期信号４１１を、１／２に分周、すなわち従前の２ライン周期を、１ライン周期に変更させる。これが図５（ｂ）に示されている。このため、図５（ｂ）で示すように、出力される第１出力形態の画像データは、Ｖブランク期間分、入力される第２出力形態の画像形態よりも遅れて出力される。なお、このタイムラグは、後段のバスＩ／Ｆ１０９により調整することができる。なお、レーン数を分母とする分周周期を使用することで、効率的に処理を行うことができる。
【００４３】
ラインバッファ制御部４０２は、疑似ライン同期信号４１１、疑似フレーム有効信号４１２、ライン有効信号４１３を使用して、１ライン周期で、合計４つのラインメモリから画像データを２画素単位で読取り、２ライン分の複数画像並列転送を行う第１転送形態のデータを生成し、画像データ４１４，４１５を差動シリアルバスラインへと出力する。
【００４４】
本実施形態において、転送方法を変更する場合、画素データを読取り・読み出しする際に、ラインタイミングを制御するための擬似ライン同期情報を生成する。この疑似ライン同期情報は、複数ライン同時に画像処理を行いながら、撮像素子１０２より送られてくるライン同期情報から、ライン周期単位の画像データを転送するため使用される。この疑似ライン同期情報は、撮像素子１０２より送られてくるライン同期情報から生成されるので、同期タイミングの調整のために余分なハードウェア資源を必要とすることなく、複数ライン並列処理と、複数画素並列処理とを効率的に切り替えることが可能となる。
【００４５】
第２転送形態で転送される画像データの画像領域の終了時においては、図５（ｃ）で示すように、疑似フレーム有効信号４１２がライン有効信号４１３に同期してネゲートされる。レジスタ制御部４０５は、擬似ライン周期発行カウンタがネゲートされるとライン同期信号制御部４０３に対し、疑似ライン同期信号４１１の１／２への分周を停止させる。これで、疑似ライン同期信号４１１は、従前の２ライン周期に戻される。このため、不要な高周波数の疑似ライン同期信号の発生が抑制でき、後段処理に与える負担を軽減することができる、
【００４６】
図６は、図５で説明したタイミングで動作する画素位置変換部４０１およびラインバッファ制御部４０２およびラインバッファ４０４によるデータ転送形式変換の実施形態を、データ構造を以て説明した図である。バスライン４０９、４１０からは、画像データが、２ライン分ずつ、画素位置変換部４０１に入力される。
【００４７】
このとき、画素位置変換部４０１は、１ライン周期の間、２ライン分の画素データを１ライン毎にラインメモリに振り分けて、４画素ずつ格納する。なお、図６中、ラインメモリ内のアラビア数字は、１ライン上の画素位置を示す。Ｖブランク期間の後、ラインバッファ制御部４０２は、読出すべきラインメモリをトグル的に切替えながら、１ライン周期分、ラインバッファ４０４内の画素データを２画素ずつ読出し動作を行う。ラインバッファ制御部４０２は、読出した画像データ４１４、４１５を、差動シリアルバスラインへと出力し、後段のバスＩ／Ｆ１０９を介してＤＳＰ１１０へと送付している。
【００４８】
図７を使用して転送形式を変更することなく、第１転送形式のまま出力する実施形態を説明する。ライン同期信号制御部４０３は、擬似ライン周期発行カウンタを設定しない。そして、２ライン周期のままの擬似ライン同期信号により画素位置変換部４０１およびラインバッファ制御部４０２を制御する。このとき、画像データは、２ライン周期よりも短い１ライン周期で送付されるため、図５に示すように、同期タイミングを２ライン周期とするだけで、無駄なく処理を行うことができる。
【００４９】
画素位置変換部４０１は、２画素同時転送方式にてレーン毎に２画素ずつラインバッファ４０４に書込みを行う。この際、ラインバッファ４０４の４ライン分のラインバッファは、２ライン分のセットのラインメモリとして機能し、１ラインずつのトグル動作を行うように書込みを行う。
【００５０】
また、ラインバッファ制御部４０２は、擬似ライン周期発行カウンタが設定されていない場合においてもライン単位で２画素ずつの読込み動作を実行する。読込み動作においても、４ライン分のラインメモリが２ライン分のセットのラインメモリとして機能する。このため転送形式を変えない場合でも、ラインバッファ４０４への書込み動作を変えるだけで、同一のトグル動作で読込みを行うことで、ハードウェア構成を変えることなく、第１転送形式および第２転送形式に対応することができる。
【００５１】
図８は、第２の実施形態の情報処理装置６００のハードウェアブロック図を示す。第２の実施形態では、処理エンジン６０１は、撮像素子１０２からの第２出力形式の画像データを転送切替部１０８において処理し、その出力をセレクタ１０７に送出する。セレクタ１０７は、コントローラ１２０の指令により、出力するべき信号系を選択し、バスＩ／Ｆ１０９を介してＤＳＰ１１０に出力する。当該実施形態においても、２ライン並列出力方式と、２画素並列出力方式とを切替えて処理することが可能な情報処理装置を提供することができる。
【００５２】
なお、本実施形態では、いわゆるＭＦＰとして参照される多機能複写機、パーソナル・コンピュータ、タブレット型ＰＣ、スマートホンその他であって、画像を処理する機能を備えた情報処理可能な装置であれば、特に限定されることなく適用することができる。
これまで本発明を図面に示した実施形態をもって説明してきたが、本発明は、図面に示した実施形態に限定されず、他の実施の形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００５３】
１        ：レーン
２        ：レーン
１００    ：情報処理装置
１０１    ：撮像素子
１０２    ：撮像素子
１０３    ：バスＩ／Ｆ
１０４    ：バスＩ／Ｆ
１０５    ：画像処理プロセッサ
１０６    ：画像処理プロセッサ
１０７    ：セレクタ
１０８    ：転送切替部
１０９    ：バスＩ／Ｆ
１１１    ：処理エンジン
１１２    ：画像データ
１１３    ：画像データ
１１４    ：画像データ
１１５    ：画像データ
１１６    ：制御情報
１１７    ：ライン同期信号
１２０    ：コントローラ
２００    ：画像データ
３１０    ：データ配列
３２０    ：データ配列
【先行技術文献】
【特許文献】
【００５４】
【特許文献１】特開２００８−２３６５７３号公報
【図１】
0006565462.tif 000002
【図２】
0006565462.tif 000003
【図３】
0006565462.tif 000004
【図４】
0006565462.tif 000005
【図５】
0006565462.tif 000006
【図６】
0006565462.tif 000007
【図７】
0006565462.tif 000008
【図８】
0006565462.tif 000009