(57)【特許請求の範囲】
【請求項１】
第１インバータ回路と、
高電位側のノードを第１ノードにおいて前記第１インバータ回路の高電位側のノードと接続され、低電位側のノードを第２ノードにおいて前記第１インバータ回路の低電位側のノードと接続され、前記第１インバータ回路の出力、第１ビット線、および第１信号線と接続された入力と、前記第１インバータ回路の入力、第２ビット線、および第２信号線と接続された出力と、を有する第２インバータ回路と、
第１信号を受け取るとオンする第１トランジスタと、
前記第１信号の反転信号を受け取る第１端を有する第１容量要素と、
を具備し、
前記第１ノードは第１電位ノードと接続され、前記第１トランジスタは前記第２ノードと前記第１電位ノードの電位より低い第２電位ノードとの間に接続され、前記第１容量要素の第２端は前記第２ノードと接続されているか、あるいは
前記第２ノードは前記第２電位ノードと接続され、前記第１トランジスタは前記第１電位ノードと前記第１ノードとの間に接続され、前記第１容量要素の前記第２端は前記第１ノードと接続されている、
ことを特徴とする判定回路。
【請求項２】
第１インバータ回路と、
高電位側のノードを第１ノードにおいて前記第１インバータ回路の高電位側のノードと接続され、低電位側のノードを第２ノードにおいて前記第１インバータ回路の低電位側のノードと接続され、前記第１インバータ回路の出力、第１ビット線、および第１信号線と接続された入力と、前記第１インバータ回路の入力、第２ビット線、および第２信号線と接続された出力と、を有する第２インバータ回路と、
前記第２ノードと第１電位ノードとの間に接続され、第１信号を受け取る第１トランジスタと、
前記第１信号の反転信号を受け取る第１端と、前記第２ノードと接続された第２端と、を有する第１容量要素と、
前記第１ノードと前記第１電位ノードより高い第２電位ノードとの間に接続され、前記第１信号の反転信号を受け取る第２トランジスタと、
前記第１信号を受け取る第３端と、前記第１ノードと接続された第４端と、を有する第２容量要素と、
を具備する、
ことを特徴とする判定回路。
【請求項３】
第１インバータ回路と、
前記第１インバータ回路の出力および第１信号線と接続された入力と、前記第１インバータ回路の入力および第２信号線と接続された出力と、を有する第２インバータ回路と、
第１信号を受け取るとオンする第１トランジスタと、
前記第１信号の反転信号を受け取る第１端を有する第１容量要素と、
第１ビット線と接続されたゲートを有する第２トランジスタと、
第２ビット線と接続されたゲートを有する第３トランジスタと、
を具備し、
前記第１インバータ回路の低電位側のノードは前記第２トランジスタを介して第１ノードと接続され、前記第２インバータ回路の低電位側のノードは前記第３トランジスタを介して前記第１ノードと接続され、前記第１トランジスタは前記第１ノードと第１電位ノードとの間に接続され、前記第１容量要素の第２端は前記第１ノードと接続されているか、あるいは
前記第１インバータ回路の高電位側のノードは前記第２トランジスタを介して第２ノードと接続され、前記第２インバータ回路の高電位側のノードは前記第３トランジスタを介して前記第２ノードと接続され、前記第１トランジスタは前記第２ノードと前記第１電位ノードの電位より高い第２電位ノードとの間に接続され、前記第１容量要素の第２端は前記第２ノードと接続されている、
ことを特徴とする判定回路。
【請求項４】
前記第１インバータ回路は、第１抵抗素子またはｐ型の第１ＭＯＳＦＥＴと、前記第１抵抗素子または前記第１ＭＯＳＦＥＴと直列に接続されたｎ型の第２ＭＯＳＦＥＴと、を具備し、
前記第１抵抗素子または前記第１ＭＯＳＦＥＴの前記第２ＭＯＳＦＥＴと反対側の端子は前記第１インバータ回路の前記高電位側のノードであり、
前記第２ＭＯＳＦＥＴのソースは前記第１インバータ回路の前記低電位側のノードであり、
前記第２インバータ回路は、第２抵抗素子またはｐ型の第３ＭＯＳＦＥＴと、前記第２抵抗素子または前記第３ＭＯＳＦＥＴと直列に接続されたｎ型の第４ＭＯＳＦＥＴと、を具備し、
前記第２抵抗素子または前記第３ＭＯＳＦＥＴの前記第４ＭＯＳＦＥＴと反対側の端子は前記第２インバータ回路の前記高電位側のノードであり、
前記第４ＭＯＳＦＥＴのソースは前記第２インバータ回路の前記低電位側のノードである、
ことを特徴とする請求項１乃至３のいずれか１項に記載の判定回路。
【請求項５】
前記第１信号は、直列接続された３以上の奇数個の論理反転回路を介して前記第１容量要素の前記第１端に供給される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の判定回路。
【請求項６】
前記第１信号は、直列接続された３以上の奇数個の論理反転回路を介して前記第１容量要素の前記第１端に入力され、直列接続された偶数個の論理反転回路を介して前記第２容量要素の前記第１端と接続されている、
ことを特徴とする請求項２に記載の判定回路。
【請求項７】
前記第１トランジスタは、前記判定回路の動作の間、オンを維持する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の判定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、判定回路に関する。
【背景技術】
【０００２】
ある種の半導体記憶装置は、メモリセルにおいて、対を構成する２つのノードにおいて電位をラッチし、これら２つのノードの電位の組み合わせによりデータを保持する。このような半導体記憶装置は、読み出し対象のメモリセルのデータの判定のための判定回路を含んでいる。判定回路は、読み出し対象のメモリセルの２つのノードの電位の差を増幅する。判定回路は、高速で動作することを求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０６９２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速動作が可能な判定回路および半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による判定回路は、第１インバータ回路と、高電位側のノードを第１ノードにおいて第１インバータ回路の高電位側のノードと接続され、低電位側のノードを第２ノードにおいて第１インバータ回路の低電位側のノードと接続され、第１インバータ回路の出力、第１ビット線、および第１信号線と接続された入力と、第１インバータ回路の入力、第２ビット線、および第２信号線と接続された出力と、を有する第２インバータ回路と、第１信号を受け取るとオンする第１トランジスタと、第１信号の反転信号を受け取る第１端を有する第１容量要素と、を含む。第１ノードは第１電位ノードと接続され、かつ第１トランジスタは第２ノードと第１電位ノードの電位より低い第２電位ノードとの間に接続され、かつ第１容量要素の第２端は第２ノードと接続されているか、あるいは、第２ノードは第２電位ノードと接続され、かつ第１トランジスタは第１電位ノードと第１ノードとの間に接続され、かつ第１容量要素の第２端は１ノードと接続されている。
【図面の簡単な説明】
【０００６】
【図１】参考用のセンスアンプの要素および接続を示す。
【図２】図１のセンスアンプの幾つかのノードの電位を時間に沿って示す。
【図３】第１実施形態の半導体記憶装置の要素および接続を示す。
【図４】第１実施形態のメモリセルの要素および接続を示す。
【図５】第１実施形態のセンスアンプの要素および接続を示す。
【図６】第１実施形態の容量要素の例を示す。
【図７】第１実施形態の容量要素の例を示す。
【図８】第１実施形態の容量要素の例を示す。
【図９】第１実施形態のセンスアンプの幾つかのノードの電位を時間に沿って示す。
【図１０】第２実施形態のセンスアンプの要素および接続を示す。
【図１１】第３実施形態のセンスアンプの要素および接続を示す。
【図１２】第４実施形態のセンスアンプの要素および接続を示す。
【図１３】第５実施形態のセンスアンプの要素および接続を示す。
【図１４】第６実施形態のセンスアンプの要素および接続を示す。
【図１５】第６実施形態のセンスアンプの要素および接続の第２例を示す。
【図１６】第７実施形態のセンスアンプの要素および接続を示す。
【図１７】第７実施形態のセンスアンプの要素および接続の第２例を示す。
【図１８】第８実施形態のセンスアンプの要素および接続を示す。
【図１９】第９実施形態のセンスアンプの要素および接続を示す。
【発明を実施するための形態】
【０００７】
上記のような２つのノードの電位の組み合わせによりデータを保持するメモリセルのデータの判定のための判定回路は、例えば、図１のようなセンスアンプを含む。
【０００８】
図１に示されるように、センスアンプ１００は、２つのＣＭＯＳインバータ回路１１０および１２０を含む。インバータ回路１１０および１２０は、電源電位のノードと共通ノードＣＳＯとの間に並列に接続されている。共通ノードＣＳＯはトランジスタ１７０を介して接地されている。トランジスタ１７０のゲートは信号ＳＡＥを受け取る。
【０００９】
インバータ回路１１０の入力はインバータ回路１２０の出力および線ＮＢＬＢに接続されており、インバータ回路１２０の入力はインバータ回路１１０の出力および線ＮＢＬに接続されている。
【００１０】
線ＮＢＬは、トランジスタ１３０を介してビット線ＢＬに接続されている。線ＮＢＬＢは、トランジスタ１４０を介してビット線ＢＬＢに接続されているとともに、直列接続されたインバータ回路１５０および１６０を介して信号ＯＵＴを出力する。ビット線ＢＬおよびＢＬＢは、対を構成し、メモリセル（図示せず）と接続されている。インバータ回路１６０は転送ゲートを含んだものとして描かれており、すなわち、インバータ回路１６０の出力は転送ゲートを介して信号ＯＵＴの線（線ＯＵＴと称される）と接続されている。線ＯＵＴは、ラッチ回路２１０と接続されている。
【００１１】
メモリセルからの読み出しの結果、メモリセルに保持されているデータに応じて、ビット線ＢＬおよびＢＬＢの一方は他方の電位より低い電位を有する。センスアンプ１００は、ビット線ＢＬおよびＢＬＢのいずれの電位が大きいかの判定のために、ビット線ＢＬおよびＢＬＢの電位の差を増幅する。増幅された電位はノードＮＢＬおよびＮＢＬＢ上に現れる。
【００１２】
図１のセンスアンプは、図２のように動作する。ノードＮＢＬおよびＮＢＬＢは、ハイレベルにプリチャージされており、また、読み出し対象のメモリセルと接続されたビット線ＢＬおよびＢＬＢと接続されている。図２は、ビット線ＢＬがより高い電位を有する例を示す。読み出し対象のメモリセルと接続されたワード線ＷＬがハイレベルになるとビット線ＢＬおよびＢＬＢの電位は異なる速度で下降し、ノードＮＢＬおよびＮＢＬＢの電位もビット線ＢＬおよびＢＬＢの電位に追従する。
【００１３】
その後、信号ＳＡＥがハイレベルになると、センスアンプ１００はセンスを開始する。センスにより、ノードＮＢＬおよびＮＢＬＢの電位の下降の速度が上がる。線ＮＢＬおよびＮＢＬＢの電位のうちの低い方の電位がディジタル信号のローレベルとして十分な大きさまで下降すると、信号ＯＵＴの状態が確定する。すなわち、本例のように、ビット線ＢＬＢがより低い電位を有している例では、線ＮＢＬＢの電位がインバータ回路１５０によってローレベルの入力だと判断されるのに十分な低さまで下降すると、インバータ回路１５０の出力信号ＯＵＴは、ハイレベルからローレベルに移行する（時刻ｔ１００）。このローレベルの信号ＯＵＴは、センスが確定した結果の信号として扱われる。
【００１４】
線ＮＢＬおよびＮＢＬＢの電位のうちでより低い方の電位が十分に下降してセンスの結果が確定するには、時間を要する。この時間は、線ＮＢＬおよびＮＢＬＢの電位差が十分に大きくなるまでの時間である。
【００１５】
一方、記憶装置の消費電流の抑制のために、記憶装置の電源電圧は小さくなり続けている。電源電圧の下降により、メモリセルからの読み出しの結果、ビット線ＢＬおよびＢＬＢ上の電位のうちの大きい方の電位が小さくなっている。このことは、ビット線ＢＬおよびＢＬＢの電位の差、ひいては、線ＮＢＬおよびＮＢＬＢの電位の差の形成に長時間を要することに繋がる。さらに、このことは、センスの結果の確定までに一層長時間を要することに繋がる。
【００１６】
同様に、例えば記憶装置が低温（例えば、−４０℃）の環境にある場合も、センスの結果の確定までに長時間を要する。低温の環境下では、記憶装置の各ノードの変化の速度が遅いからである。
【００１７】
なお、センス結果の確定に要する時間を短くするために、ビット線ＢＬおよびＢＬＢの電位の差を大きくすることも考えられる。しかしながら、ビット線ＢＬおよびＢＬＢの電位差を大きくするには、ビット線ＢＬの振幅を大きくする必要がある。このことは、記憶装置の消費電流を増大させ、記憶装置の消費電流の抑制という要請に反する。
【００１８】
以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される。ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１９】
（第１実施形態）
図３は、第１実施形態に係る半導体記憶装置の要素および接続を示す。図３に示されるように、記憶装置１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、ビット線ＢＬおよびＢＬＢの複数の対、ロウデコーダ１１、カラムセレクタ１２、センスアンプ（判定回路）１３、プリチャージ回路１５、コントローラ１６を含む。
【００２０】
メモリセルＭＣは、データを保持し、行列状に配置されている。メモリセルＭＣは、２つの記憶ノードを含み、２つの記憶ノードのいずれの電位がもう一方の電位より高いかの関係に基づいて１ビットのデータを保持できる。メモリセルＭＣは、たとえば、ＳＲＡＭ（static random access memory）のメモリセルである。
【００２１】
各ロウには、１つのワード線ＷＬが設けられている。また、各カラムには、１対のビット線ＢＬおよびＢＬＢが設けられている。
【００２２】
ワード線ＷＬは、ロウデコーダ１１に接続されている。ロウデコーダ１１は、ロウアドレス信号ＲＡに基づいて１つのワード線ＷＬを選択する。ロウアドレス信号ＲＡは、アドレス信号から生成され、アドレス信号は記憶装置１の外部のコントローラから供給される。
【００２３】
ビット線ＢＬおよびＢＬＢは、カラムセレクタ１２に接続されている。カラムセレクタ１２は、カラムアドレス信号ＣＡに基づいて、１対のビット線ＢＬおよびＢＬＢをセンスアンプ１３に接続する。センスアンプ１３は、読み出し対象のメモリセルＭＣに保持されているデータを判定する。具体的には、センスアンプ１３は、接続されたビット線ＢＬおよびＢＬＢの電位の差を増幅し、増幅の結果に基づいて信号ＯＵＴを出力する。信号ＯＵＴは、読み出し対象のメモリセルＭＣに保持されているデータである。
【００２４】
１つのセンスアンプ１３が、各メモリセルＭＣと接続されていてもよい。この場合、カラムセレクタ１２は不要である。また、１つのセンスアンプ１３が２以上のカラムに対して設けられてもよい。この場合、１つのセンスアンプ１３を共有する複数のカラムに対して１つのカラムセレクタ１２が設けられ、カラムセレクタ１２は選択されたカラムのビット線ＢＬおよびＢＬＢをセンスアンプ１３に接続する。
【００２５】
ビット線ＢＬおよびＢＬＢは、また、プリチャージ回路１５に接続されている。プリチャージ回路１５は、メモリセルＭＣからのデータの読み出しの前に、ビット線ＢＬおよびＢＬＢをあるプリチャージ電位へとプリチャージする。プリチャージ電位は、例えば電源電位（ＶＤＤ）であり、電源電位は記憶装置１に供給される電源の電位である。プリチャージ回路１５は、各カラムにおいて２つのｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１５１および１５２を含む。トランジスタ１５１は、プリチャージ電位のノードとビット線ＢＬとの間に接続されている。トランジスタ１５２は、プリチャージ電位のノードとビット線ＢＬＢとの間に接続されている。トランジスタ１５１および１５２のゲートは、コントローラ１６から信号ＰＣを受け取る。
【００２６】
コントローラ１６は、記憶装置１の全体の動作を制御し、ロウデコーダ１１、カラムセレクタ１２、センスアンプ１３、プリチャージ回路１５を制御する。
【００２７】
各メモリセルＭＣは、例えば図４に示される要素および接続を有する。図４に示されるように、メモリセルＭＣは、２つのＣＭＯＳインバータ回路Ｉ１およびＩ２、および１対の伝送トランジスタＴ１およびＴ２を含む。２つのＣＭＯＳインバータ回路Ｉ１およびＩ２は、いわゆるクロス接続されることにより、フリップフロップを構成する。すなわち、ＣＭＯＳインバータ回路Ｉ１の入力はＣＭＯＳインバータ回路Ｉ２の出力に接続されており、ＣＭＯＳインバータ回路Ｉ１の出力はＣＭＯＳインバータ回路Ｉ２の入力に接続されている。
【００２８】
インバータ回路Ｉ１は、電源電位のノードと接地電位（ＶＳＳ）のノード（グランド）との間に直列接続された負荷Ｌ１および駆動トランジスタＤ１を含む。負荷Ｌ１は電源電位の側に位置し、駆動トランジスタＤ１は接地電位の側に位置する。インバータ回路Ｉ２は、電源電位ノードと接地電位ノードとの間に直列接続された負荷Ｌ２および駆動トランジスタＤ２を含む。負荷Ｌ２は電源電位の側に位置し、駆動トランジスタＤ２は接地電位の側に位置する。
【００２９】
負荷Ｌ１およびＬ２は、例えば抵抗素子またはｐ型のＭＯＳＦＥＴである。トランジスタＤ１、Ｄ２、Ｔ１、およびＴ２は、例えばｎ型のＭＯＳＦＥＴである。
【００３０】
負荷Ｌ１とトランジスタＤ１とが接続されているノードＳＮ、および負荷Ｌ２とトランジスタＤ２とが接続されているノードＳＮＢは、記憶ノードとして機能し、データのための電位を保持する。ノードＳＮは、トランジスタＴ１を介してビット線ＢＬと接続されており、ノードＳＮＢはトランジスタＴ２を介してビット線ＢＬＢと接続されている。トランジスタＴ１およびＴ２のゲートは、１つのワード線ＷＬと接続されている。選択されたワード線ＷＬがロウデコーダ１１によってハイレベルとされ、選択されたワード線ＷＬと接続されているトランジスタＴ１およびＴ２がオンする。
【００３１】
メモリセルＭＣは、ノードＳＮの電位およびＳＮＢの電位によってデータを保持し、ノードＳＮおよびＳＮＢの電位のいずれの電位が他方の電位より高いかに基づいて、１ビットのデータを保持する。
【００３２】
センスアンプ１３は、図５に示される要素および接続を有する。図５は、第１実施形態のセンスアンプの要素および接続を示す。図５に示されるように、センスアンプ１３は、電源電位ノードとノードＣＳＯとの間に接続されている。
【００３３】
センスアンプ１３は、２つのＣＭＯＳインバータ回路ＣＩ１およびＣＩ２を含む。インバータ回路ＣＩ１およびＣＩ２は、いわゆるクロス接続されることにより、フリップフロップを構成する。
【００３４】
インバータ回路ＣＩ１は、直列接続されたｐ型のＭＯＳＦＥＴ  ＴＰ１およびｎ型のＭＯＳＦＥＴ  ＴＮ１を含む。トランジスタＴＰ１のソースは、インバータ回路ＣＩ１の高電位側のノードとして機能し、電源電位のノードと接続されている。インバータ回路ＣＩ２は、直列接続されたｐ型のＭＯＳＦＥＴ  ＴＰ２およびｎ型のＭＯＳＦＥＴ  ＴＮ２を含む。トランジスタＴＰ２のソースは、インバータ回路ＣＩ２の高電位側のノードとして機能し、電源電位のノードと接続されている。トランジスタＴＰ１およびＴＰ２は、抵抗素子であってもよい。
【００３５】
トランジスタＴＮ１のソースとトランジスタＴＮ２のソースは接続されている。トランジスタＴＮ１のソースとトランジスタＴＮ２とが接続されているノードは、以下、共通ソースノードＣＳＯとして引用される。ノードＣＳＯは、インバータ回路ＣＩ１およびＣＩ２の低電位側のノードとして機能し、ｎ型のＭＯＳＦＥＴ  ＴＮ５を介して接地されている。
【００３６】
トランジスＴＰ１とＴＮ１とが接続されているノードは線ＮＢＬと接続されている。線ＮＢＬは、インバータ回路ＩＶ３の入力に接続されている。インバータ回路ＩＶ３は、論理が反転する論理回路であれば良くインバータ回路に限られない。後述のいずれのインバータ回路のいずれも、同様に、論理反転回路であればよい。
【００３７】
トランジスＴＰ２とＴＮ２とが接続されているノードは線ＮＢＬＢと接続されている。線ＮＢＬおよびＮＢＬＢは、ｐ型のＭＯＳＦＥＴ  ＴＰ５およびＴＰ６を介して１対のビット線ＢＬおよびＢＬＢと接続されている。すなわち、線ＮＢＬはトランジスタＴＰ５を介して１対のビット線のうちのビット線ＢＬと接続されており、線ＮＢＬＢはトランジスタＴＰ６を介して１対のビット線のうちのビット線ＢＬＢと接続されている。
【００３８】
線ＮＢＬおよびＮＢＬＢは、センスアンプ１３の入力であり、出力でもある。
【００３９】
線ＮＢＬＢはまた、偶数個（例えば２つ）の直列接続されたインバータ回路の組ＩＶＡの初段のインバータ回路ＩＶ１の入力に接続されている。インバータ回路の組ＩＶＡの最終段のインバータ回路ＩＶ２は信号ＯＵＴを出力する。最終段のインバータ回路ＩＶ２は、転送ゲートを含んだものとして描かれており、すなわち、インバータ回路ＩＶ２の出力は転送ゲートを介して信号ＯＵＴの線（以下、線ＯＵＴと称される）と接続されている。転送ゲートは、例えば並列接続されたｎ型のＭＯＳＦＥＴとｐ型のＭＯＳＳＦＥＴとを含む。
【００４０】
線ＯＵＴは、ラッチ回路Ｌと接続されている。ラッチ回路Ｌは、直列接続されたインバータ回路ＩＶ３１およびＩＶ３２を含む。インバータ回路ＩＶ３１の入力は、線ＯＵＴと接続されている。インバータ回路ＩＶ３２は、転送ゲートを含んだものとして描かれており、インバータ回路ＩＶ３２の出力は転送ゲートを介して線ＯＵＴと接続されている。
【００４１】
トランジスタＴＰ５およびＴＰ６のゲートは、線ＳＡＥと接続されている。線ＳＡＥはまた、トランジスタＴＮ５のゲートにも接続されている。線ＳＡＥは、コントローラ１６からのセンスアンプイネーブル信号を伝送する。以下、線ＳＡＥ上の信号がセンスアンプイネーブル信号ＳＡＥと称されることがある。センスアンプイネーブル信号ＳＡＥは、センスアンプ１３のイネーブルまたはディセーブルを制御する。
【００４２】
線ＳＡＥはまた、奇数個（例えば３つ以上）の直列接続されたインバータ回路の組ＩＶＢの初段のインバータ回路ＩＶ４の入力に接続されている。よって、インバータ回路ＩＶＢの最終段のインバータ回路ＩＶ６の出力ＮＳＡＥは、センスアンプイネーブル信号ＳＡＥの反転された論理を有する。インバータ回路の組ＩＶＢが１つではなく３つ以上のインバータ回路を含む理由は、線ＳＡＥ上の信号の変化を、遅延させてから、ノードＮＳＡＥ上で出力するためである。
【００４３】
線ＳＡＥは、さらに、インバータ回路ＩＶ３５の入力と接続されている。インバータ回路ＩＶ３５の出力はインバータ回路ＩＶ３６の入力と接続されている。インバータ回路ＩＶ３５およびＩＶ３６の出力は、インバータ回路ＩＶ２およびＩＶ３２の転送ゲートのＭＯＳＦＥＴのゲートに接続されており、転送ゲートのオンまたはオフを制御する。
【００４４】
ノードＮＳＡＥはノードＣＳＯと容量結合されており、すなわち、ノードＮＳＡＥは容量要素Ｃ１を介してノードＣＳＯと接続されている。容量要素Ｃ１は、種々の要素により実現されることが可能である。以下に、例が図６を参照して記述される。
【００４５】
図６は、第１実施形態の容量要素Ｃ１の例を示す。端子（ノード）ＡおよびＢを含んだ容量要素Ｃ１は、容量要素Ｃ１１、Ｃ１２、およびＣ１３を含む種々の形態で実現されることが可能である。容量要素Ｃ１１は、ＭＯＳＦＥＴであり、ゲートが端子Ａとして機能し、ソースおよび／またはドレインが端子Ｂとして機能する。ゲートとソースおよび／またはドレインとの間の容量が利用される。ＭＯＳＦＥＴは、ｐ型でもｎ型でもよい。
【００４６】
容量要素Ｃ１２は、ＭＯＳＦＥＴであり、ゲートが端子Ａとして機能し、バックゲート（ウェル、基板、バルク）が端子Ｂとして機能する。ゲートとバックゲートとの間の容量が利用される。ウェルおよび基板は、ＭＯＳＦＥＴが設けられている部分である。ＭＯＳＦＥＴは、ｐ型でもｎ型でもよい。さらに、容量素子Ｃ１２においても、容量要素Ｃ１１のようにゲートとソースおよび（またはドレイン）との間の容量が利用されてもよい。
【００４７】
容量要素Ｃ１３は、２つの独立した配線とそれらの間の絶縁体の組である。一方の配線が端子Ａとして機能し、他方の配線が端子Ｂとして機能する。２つの配線が絶縁層を介して面する面積を大きくすることにより、容量の増加が可能である。そのために、配線は枝分かれしている。枝の部分は、例えば記憶装置１の下地である基板の広がる方向に沿う方向に沿って面し、または（および）基板と交わる方向に沿って面する。図７および図８は、容量要素Ｃ１３の具体例を示す。図７（ｂ）は、図７（ａ）のＶＩＩＢ−ＶＩＩＢに沿う面を示す。図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢに沿う面を示す。
【００４８】
図７（ａ）および図７（ｂ）に示されるように、記憶装置１の下地である基板ｓｕｂの上方の層Ｍ１における配線ＬＡによりノードＡが実現されている。そして、層Ｍ１の上方の層Ｍ２において、配線ＬＡに沿って配線ＬＢが設けられている。配線ＬＡとＬＢとの間には絶縁材料（図示せず）が位置している。配線ＬＢによりノードＢが実現されている。参照符号ＡＡは活性領域であり、参照符号ＣＳはコンタクトプラグである。
【００４９】
また、図８（ａ）および図８（ｂ）に示されるように、配線ＬＡおよびＬＢが枝分かれしていて、配線ＬＡの枝ＬＡｓと配線ＬＢの枝ＬＢｓが基板ｓｕｂの面に沿って交互に並んでいてもよい。さらに、層Ｍ２の上方の層Ｍ３、層Ｍ３の上方の層Ｍ４にも、さらなる枝ＬＡｓおよびＬＢｓが設けられてもよい。加えて、相違する層に位置する枝ＬＡｓ、ＬＢｓが、基板ｓｕｂと交わる方向に沿って面するように、配置されてもよい。
【００５０】
次に、センスアンプ１３の動作が、図９を参照して記述される。図９は、第１実施形態の記憶装置の幾つかのノードの電位を時間に沿って示す。図９の動作の開始の時点で、読み出し対象のメモリセルＭＣと接続されているビット線ＢＬおよびＢＬＢが、カラムセレクタ１２によって選択されており、すなわち、センスアンプ１３と接続され得る状態となっている。また、図９の動作の開始の時点で、イネーブル信号ＳＡＥはローレベルである。このため、トランジスタＴＰ５およびＴＰ６はオンしており、よって線ＮＢＬは選択されているビット線ＢＬと電気的に接続されており、線ＮＢＬＢは選択されているビット線ＢＬＢと電気的に接続されている。
【００５１】
また、図９の動作の開始の時点で、ビット線ＢＬおよびＢＬＢは、プリチャージ回路１５によって、プリチャージ電位（電源電位ＶＤＤ）にプリチャージされている。よって、線ＮＢＬ上の電位（以下、電位ＮＢＬと記述される場合がある。以下同様。）および電位ＮＢＬＢは電位ＶＤＤであり、すなわちディジタル信号のハイレベルとして判定される大きさを有する。この結果、信号ＯＵＴは、ハイレベルである。また、ローレベルの信号ＳＡＥによって、出力ＮＳＡＥの電位（以下、信号ＮＳＡＥと記述される場合がある。以下同様。）はハイレベルである。
【００５２】
時刻ｔ０において、ロウデコーダ１１は、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬをハイレベルにする。この結果、読み出し対象のメモリセルＭＣがビット線ＢＬおよびＢＬＢに接続される。すると、メモリセルＭＣの記憶ノードＳＮおよびＳＮＢ（図４）の電位がビット線ＢＬおよびＢＬＢに転送され始め、メモリセルＭＣによって保持されているデータに基づいて、ビット線ＢＬの電位およびＢＬＢの電位の一方の電位が低下する。図９は、ビット線ＢＬＢの電位が低下する例に基づく。電位ＮＢＬおよびＮＢＬＢがともにハイレベルであるため、インバータ回路ＣＩ１およびＣＩ２からなるフリップフロップは不定状態にある。
【００５３】
ビット線ＢＬおよびＢＬＢの一方の電位が十分に低下すると、時刻ｔ１において、コントローラ１６は、信号ＳＡＥをハイレベルにしてセンスアンプ１３をイネーブルする。信号ＳＡＥのハイレベルへの移行により、線ＮＢＬはビット線ＢＬから切断され、線ＮＢＬＢはビット線ＢＬＢから切断される。さらに、信号ＳＡＥのハイレベルへの移行によりノードＣＳＯがオンしたトランジスタＴＮ５を介して接地される。この結果、センスアンプ１３は、電源電位ノードと接地電位ノードとの間に接続されることになり、センスアンプ１３がセンスを開始する。センスアンプ１３は、以下のように各ノードの電位が変化することにより、動作する。
【００５４】
センスの開始の時点では、電位ＮＢＬおよびＮＢＬＢはいずれも、接地電位より高いある電位を有しているため、トランジスタＴＮ１およびトランジスタＴＮ２はオンしている。このため、電位ＮＢＬはトランジスタＴＮ２を介して、線ＮＢＬＢはトランジスタＴＮ１を介して、いずれも接地電位へと向かう。しかしながら、電位ＮＢＬが電位ＮＢＬＢより高いため、トランジスタＴＮ２の方が、トランジスタＴＮ１より強くオンしている。このため、トランジスタＴＮ２を流れる電流の方が、トランジスタＴＮ１を流れる電流より大きく、よって、電位ＮＢＬＢの方が電位ＮＢＬよりも強く接地電位に引かれる。さらに電位ＮＢＬおよびＮＢＬＢの接地電位への移行が進んで、電位ＮＢＬＢの電位がトランジスタＴＰ１をオンさせるほどに低下すると、トランジスタＴＰ１がオンする。この結果、電位ＮＢＬは、トランジスタＴＰ１を介して電源電位に向かう。こうして、電位ＮＢＬが電源電位になり、電位ＮＢＬＢが接地電位になることで、インバータＣＩ１およびＣＩ２は安定状態になる。以上の機序により、センスアンプ１３は、電位ＮＢＬおよびＮＢＬＢの低い方を接地電位に向かって引き下げ、高い方を電源電位に向かって引き上げる。よって、時刻ｔ１から信号ＮＢＬおよびＮＢＬＢの差が拡大し始める。
【００５５】
さらに、信号ＳＡＥのハイレベルへの移行により、時刻ｔ１からある時間の経過後の時刻ｔ２において、電位ＮＳＡＥがローレベルに移行する。時刻ｔ１と時刻ｔ２との間隔は、インバータ回路の組ＩＶＢ中のインバータ回路の数に依存する。電位ＮＳＡＥのローレベルへの移行は、容量要素Ｃ１を介して、ノードＣＳＯに伝達される。すなわち、ノードＣＳＯの電位（電位ＣＳＯ）は、時刻ｔ３までの一時的な期間に亘って下降する。
【００５６】
電位ＣＳＯの下降は、トランジスタＴＮ１およびＴＮ２のソースの電位をより低い方向に向かって引き、トランジスタＴＮ１およびＴＮ２を流れる電流を増やす。この結果、電位ＮＢＬおよびＮＢＬＢのうちの低い方（すなわちＮＢＬＢ）の電位が素早く接地電位へと進み、インバータＣＩ１およびＣＩ２が素早く安定状態に至る。すなわち、電位ＣＳＯの下降は、センスアンプ１３が安定した状態（定常状態）へと向かう動作を加速し、電位ＮＢＬおよびＮＢＬＢの差の拡大が加速する。特に、電位ＮＢＬＢの下降の傾きが大きくなる。結果、センスが加速する。
【００５７】
電位ＮＢＬＢがディジタル信号のローレベルとして十分な大きさまで下降すると、時刻ｔ４において信号ＯＵＴが確定する。すなわち、電位ＮＢＬＢが、インバータ回路ＩＶ１によってローレベルと判断されるのに十分な大きさまで下降すると、出力信号ＯＵＴは、ハイレベルからローレベルに移行する。
【００５８】
時刻ｔ４のセンス結果の確定後も電位ＮＢＬＢは下降し続け、時刻ｔ５において、インバータ回路ＣＩ１およびＣＩ２は、安定状態に達する。この結果、電位ＮＢＬは電源電位であり、電位ＮＢＬＢは接地電位である。その後、時刻ｔ６において、コントローラ１６は、信号ＳＡＥをローレベルにし、センスを終了する。
【００５９】
このように、第１実施形態では、接地電位ノードと接続されるノードＣＳＯが、センスアンプ１３のイネーブルを制御するトランジスタＴＮ５と接続されかつノードＮＳＡＥと容量要素Ｃ１を介して接続されており、ノードＮＳＡＥの電位はセンスアンプ１３の動作の開始後に下降する。このため、ノードＣＳＯの電位は、センスアンプ１３によるセンスの開始後に至った接地電位から、さらにマイナスの方向に引かれる。このため、インバータ回路ＣＩ１およびＣＩ２をより多くの電流が流れ、定常状態において接地電位にあるノード（例えば線ＮＢＬＢ）の電位は容量要素Ｃ１無しでトランジスタＴＮ５を介して接地電位に引かれるよりも早く接地電位に向かう。このことは、センスアンプ１３の定常状態への移行を促進し、すなわち、センスアンプがセンスの開始時点では不定な状態の２つの電位（電位ＮＢＬおよびＮＢＬＢ）を定常状態へと移行させる能力を高めることができる。具体的には、センスアンプ１３は電位ＮＢＬおよびＮＢＬＢの一方を素早く電源電位に引き上げかつ他方を素早く接地電位へと引き下げる。よって、センスアンプ１３による出力が素早く確定し、センスアンプ１３の動作速度が向上する。
【００６０】
ノードＣＳＯがセンス開始後に下降するノードと容量結合していることによるセンスアンプ１３の出力の確定に要する時間の短縮は、図９と図２との比較からより容易に理解されることが可能である。すなわち、時刻ｔ３でのノードＣＳＯの電位の下降により電位ＮＢＬＢの下降が促進され、結果、センスアンプ１３による出力が確定する時刻ｔ４は、図９でセンスアンプ１００の出力が確定する時刻ｔ１００より、大幅に早く到来する。
【００６１】
または、センスアンプ１３を、その出力の確定までに図９での時間よりも長い時間（例えば図２でのものと同じ時間）を要するように設計すれば、記憶装置１は少ない消費電流で動作することが可能である。すなわち、ノードＣＳＯの電位下降の促進によって、センスアンプ１３は、ビット線ＢＬおよびＢＬＢの間の電位の差が小さくても、素早く、その出力が確定する状態に至ることが可能である。よって、メモリセルＭＣから読み出される電位やプリチャージ電位が低くあることが可能であり、このことは記憶装置１の消費電流を低く抑えることができる。例えば、センスアンプ１３を、その出力の確定までに図２でのものと同じ時間を要するように設計すれば、記憶装置１は、図２のセンスアンプを含んだ記憶装置よりも少ない電流しか消費しない。
【００６２】
（第２実施形態）
第２実施形態は、センスアンプの構造の点で第１実施形態と異なり、共通ソースノードが、インバータ回路ＣＩ１およびＣＩ２の高電位の側に位置する。
【００６３】
図１０は、第２実施形態のセンスアンプの要素および接続を示す。図１０に示されるように、インバータ回路ＣＩ１およびＣＩ２は、第１実施形態（図５）での電源電位ノードと共通ソースノードＣＳＯとの間に代えて、共通ソースノードＣＳＯ２と接地電位ノードとの間に並列に接続されている。すなわち、トランジスタＴＰ１のソースとトランジスタＴＰ２のソースは共通ソースノードＣＳＯ２において相互に接続され、他方、トランジスタＴＮ１のソースおよびトランジスタＴＮ２のソースは接地されている。
【００６４】
共通ソースノードＣＳＯ２は、トランジスタＴＰ１１を介して電源電位ノードに接続されている。
【００６５】
線ＮＢＬは、第１実施形態でのトランジスタＴＰ５に代えて、ｎ型のＭＯＳＦＥＴ  ＴＮ１１を介してビット線ＢＬと接続されている。線ＮＢＬＢは、第１実施形態でのトランジスタＴＰ６に代えて、ｎ型のＭＯＳＦＥＴ  ＴＮ１２を介してビット線ＢＬＢと接続されている。トランジスタＴＮ１１およびＴＮ１２は、ゲートにおいて、線／ＳＡＥと接続されている。線／ＳＡＥは、センスアンプイネーブル信号／ＳＡＥを伝送する。本明細書において、ある信号名の先頭の記号「／」は、この信号の否定論理を表す。よって、信号／ＳＡＥはローレベルによってアサートされ、アサートされた信号／ＳＡＥはセンスアンプ１３をイネーブルにする。
【００６６】
線／ＳＡＥは、また、トランジスタＴＰ１１のゲートに接続されている。線／ＳＡＥは、さらに、インバータ回路の組ＩＶＣの初段のインバータ回路ＩＶ７に接続されている。インバータ回路の組ＩＶＣは、奇数個（例えば３つ）のインバータ回路を含む。インバータ回路の組ＩＶＣの最終段のインバータ回路ＩＶ９の出力ＮＳＡＥ２は、容量要素Ｃ２を介してノードＣＳＯ２と接続されている。容量要素Ｃ２は容量要素Ｃ１と同じ特徴を有し、容量要素Ｃ１についての本明細書中の記述が容量要素Ｃ２にも当てはまる。
【００６７】
図１０では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００６８】
動作については、第１実施形態の動作と同様である。すなわち、第１実施形態では、インバータ回路ＣＩ１およびＣＩ２の両端の２つの電位の差が、２つの電位のうちの低い方を下げることにより、拡大される。一方、第２実施形態では、インバータ回路ＣＩ１およびＣＩ２の両端の２つの電位の差が、２つの電位の高い方を上げることにより、拡大される。より具体的には、信号／ＳＡＥは、センスアンプ１３をイネーブルする際にローレベルにされ、このローレベルへの移行が、インバータ回路の組ＩＶＣを介してハイレベルの移行として、ノードＣＳＯ２に伝達される。
【００６９】
このように、第２実施形態では、電源電位ノードと接続されるノードＣＳＯ２が、センスアンプ１３のイネーブルを制御するトランジスタＴＰ１１と接続されかつノードＮＳＡＥ２と容量要素Ｃ２を介して接続されており、ノードＮＳＡＥ２の電位はセンスアンプ１３の動作の開始後に上昇する。このため、ノードＣＳＯ２の電位が上昇し、すなわち、第１実施形態と同じく、センスアンプ１３の電源電位ノードと接続されるノードの電位と接地電位ノードと接続されるノードとの差が、センスアンプ１３の動作開始後に拡大する。よって、第１実施形態と同じ利点を得られる。
【００７０】
（第３実施形態）
第３実施形態は第１および第２実施形態の組み合わせである。
【００７１】
図１１は、第３実施形態のセンスアンプの要素および接続を示し、図５（第１実施形態）に基づく。図１１に示されるように、インバータ回路ＣＩ１およびＣＩ２は、第１実施形態での電源電位ノードと共通ソースノードＣＳＯとの間に代えて、共通ソースノードＣＳＯ２と共通ソースノードＣＳＯとの間に並列に接続されている。すなわち、トランジスタＴＰ１のソースと、トランジスタＴＰ２のソースは、ノードＣＳＯ２において、相互に接続されている。ノードＣＳＯ２は、トランジスタＴＰ１１を介して電源電位ノードに接続されている。トランジスタＴＮ５およびＴＰ１１の一方のみが設けられていてもよい。
【００７２】
線ＳＡＥは、偶数個の直列接続されたインバータ回路の組ＩＶＤの初段のインバータ回路ＩＶ１１により受け取られる。インバータ回路の組ＩＶＤの最終段のインバータ回路ＩＶ１２の出力ＮＳＡＥ３は、容量要素Ｃ２を介して共通ソースノードＣＳＯ２と接続されている。
【００７３】
信号ＳＡＥの反転信号／ＳＡＥがトランジスタＴＰ１１のゲートに供給されるために、インバータ回路ＩＶ１１の出力がトランジスタＴＰ１１のゲートに接続されている。
【００７４】
図１１では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００７５】
第３実施形態のセンスアンプによれば、第２実施形態と同様にノードＣＳＯ２がノードＮＳＡＥ３と容量要素Ｃ２を介して接続され、かつ第１実施形態と同じくノードＣＳＯがノードＮＳＡＥと容量要素Ｃ１を介して接続されている。そして、ノードＮＳＡＥ３の電位はセンスアンプ１３の動作の開始後に上昇し、ノードＮＳＡＥの電位はセンスアンプ１３の動作の開始後に下降する。このため、第１および第２実施形態の利点を得られ、すなわち、センスアンプ１３の動作は第１または第２実施形態でのものよりさらに速い。または、センスアンプ１３の消費電流が、第１または第２実施形態でのものよりさらに少ない。
【００７６】
（第４実施形態）
第４実施形態は、センスアンプの構造の点において、第１実施形態と異なる。
【００７７】
図１２は、第４実施形態のセンスアンプの要素および接続を示し、図５（第１実施形態）に基づく。図１２に示されるように、インバータ回路ＣＩ１はｎ型のＭＯＳＦＥＴ  ＴＮ３１を介して共通ソースノードＣＳＯに接続され、インバータ回路ＣＩ２はｎ型のＭＯＳＦＥＴ  ＴＮ３２を介してノードＣＳＯに接続されている。トランジスタＴＮ３１のゲートは、ビット線ＢＬと接続されている（カラムセレクタ１２を介して選択されたカラムのビット線ＢＬと接続される）。また、トランジスタＴＮ３２のゲートは、ビット線ＢＬＢと接続されている（カラムセレクタ１２を介して選択されたカラムのビット線ＢＬＢと接続される）。
【００７８】
一方、線ＮＢＬは、トランジスタＴＰ５を介して、図５でのビット線ＢＬに代えて電源電位ノードに接続されている。線ＮＢＬＢは、トランジスタＴＰ６を介して、図５でのビット線ＢＬＢに代えて電源電位ノードに接続されている。よって、センスアンプ１３の入力および出力は独立しており、ビット線ＢＬおよびＢＬＢがセンスアンプ１３の入力であり、線ＮＢＬおよびＮＢＮＢがセンスアンプ１３の出力である。
【００７９】
第４実施形態のセンスアンプ１３は、さらに、ｐ型のＭＯＳＦＥＴ  ＴＰ２１およびＴＰ２２を含む。トランジスタＴＰ２１は、ソースにおいて電源電位ノードと接続されており、ドレインにおいてトランジスタＴＮ１とトランジスタＴＮ３１との接続ノードに接続されている。トランジスタＴＰ２２は、ソースにおいて電源電位ノードと接続されており、ドレインにおいてトランジスタＴＮ２とトランジスタＴＮ３２との接続ノードに接続されている。トランジスタＴＰ２１およびＴＰ２２の各々のゲートは線ＳＡＥと接続されている。
【００８０】
図１２では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００８１】
図１２のセンスアンプによっても、ビット線ＢＬおよびＢＬＢの電位の高い方は電源電位に向かって増幅されて線ＮＢＬ上に現れ、低い方は接地電位に向かって増幅されて線ＮＢＬＢ上に現れる。
【００８２】
このように、第４実施形態によっても、第１実施形態と同じく、接地電位ノードと接続されるノードＣＳＯがノードＮＳＡＥと容量要素Ｃ１を介して接続されており、ノードＮＳＡＥの電位はセンスアンプ１３の動作の開始後に下降する。このため、第１実施形態と同じく、センスアンプ１３の電源電位ノードと接続されるノードの電位と接地電位ノードと接続されるノードとの差が、センスアンプ１３の動作開始後に拡大する。よって、第１実施形態と同じ利点を得られる。
【００８３】
（第５実施形態）
第５実施形態は、センスアンプの構造の点で第４実施形態と異なり、共通ソースノードが、インバータ回路ＣＩ１およびＣＩ２の高電位の側に位置する。
【００８４】
図１３は、第５実施形態のセンスアンプの要素および接続を示す。図１３に示されるように、インバータ回路ＣＩ１およびＣＩ２は、第４実施形態（図１２）での電源電位ノードと共通ソースノードＣＳＯとの間に代えて、ｐ型のＭＯＳＦＥＴ  ＴＰ３１およびＴＰ３２を介して共通ソースノードＣＳＯ２と接地電位ノードとの間に並列に接続されている。すなわち、トランジスタＴＰ１のソースはトランジスタＴＰ３１を介してノードＣＳＯ２に接続されており、トランジスタＴＰ２のソースはトランジスタＴＰ３２を介してノードＣＳＯ２に接続されている。一方、トランジスタＴＮ１のソースおよびトランジスタＴＮ２のソースは接地されている。
【００８５】
ノードＣＳＯ２は、第２実施形態（図１０）と同じく、トランジスタＴＰ１１を介して電源電位ノードに接続されている。また、ノードＣＳＯ２は、第２実施形態と同じく、インバータ回路の組ＩＶＣの最終段のインバータ回路ＩＶ９の出力ＮＳＡＥ２と容量要素Ｃ２を介して接続されている。インバータ回路の組ＩＶＣの初段のインバータ回路ＩＶ７は、線／ＳＡＥと接続されている。
【００８６】
線ＮＢＬは、図１２でのトランジスタＴＰ５を介した電源電位ノードへの接続に代えて、ｎ型のＭＯＳＦＥＴ  ＴＮ４１を介して接地されている。線ＮＢＬＢは、図１２でのトランジスタＴＰ６を介した電源電位ノードへの接続に代えて、ｎ型のＭＯＳＦＥＴ  ＴＮ４２を介して接地されている。トランジスタＴＮ４１およびＴＮ４２のゲートは線／ＳＡＥと接続されている。
【００８７】
トランジスタＴＰ１とＴＰ３１の接続ノードは、ｎ型のＭＯＳＦＥＴ  ＴＮ４３を介して接地されている。トランジスタＴＰ２とＴＰ３２の接続ノードは、ｎ型のＭＯＳＦＥＴ  ＴＮ４４を介して接地されている。トランジスタＴＮ４３およびＴＮ４４のゲートは線／ＳＡＥと接続されている。
【００８８】
図１３では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００８９】
動作については、第４実施形態の動作と同様であり、第５実施形態と第４実施形態の関係が、第２実施形態と第１実施形態との関係に類似する（低電位側の共通ノードＣＳＯか高電位側の共通ノードＣＳＯ２か）。このことに基づいて、第５実施形態についても第２実施形態の記述が当てはまる。すなわち、第５実施形態では、インバータ回路ＣＩ１およびＣＩ２の両端の２つの電位の差が、２つの電位のうちの高い方の電位を上げることにより、拡大される。より具体的には、信号／ＳＡＥのローレベルへの移行が、インバータ回路の組ＩＶＣを介してハイレベルの移行として、ノードＣＳＯ２に伝達される。
【００９０】
このように、第５実施形態では、電源電位ノードと接続されるノードＣＳＯ２がノードＮＳＡＥ２と容量要素Ｃ２を介して接続されており、ノードＮＳＡＥ２の電位はセンスアンプ１３の動作の開始後に上昇する。このため、第１実施形態と同じく、センスアンプ１３の電源電位ノードと接続されるノードの電位と接地電位ノードと接続されるノードとの差が、センスアンプ１３の動作開始後に拡大する。よって、第１実施形態と同じ利点を得られる。
【００９１】
第２実施形態が第１実施形態と組み合わせられることが可能であるのと同様に、第５実施形態は第４実施形態と組み合わせられることが可能である。第４および第５実施形態の組み合わせにより、センスアンプ１３の動作を第４または第５実施形態単独の場合よりもさらに促進できる。
【００９２】
（第６実施形態）
第６実施形態は、線ＳＡＥと容量結合される先の点で、第１〜第５実施形態と異なる。
【００９３】
図１４は、第６実施形態のセンスアンプの要素および接続を示し、図５（第１実施形態）に基づく。図１４に示されるように、インバータ回路の組ＩＶＢの最終段のインバータ回路ＩＶ６の出力ＮＳＡＥは、インバータ回路ＩＶ２１の入力と接続されている。インバータ回路ＩＶ２１の出力ＮＳＡＥ３の電位は、信号ＳＡＥと同じ論理を有し、容量要素Ｃ３を介して、トランジスタＴＮ１およびＴＮ２のバックゲート（ウェル、基板、バルク）ＮＢ、すなわちトランジスタＴＮ１およびＴＮ２のチャネルと一体の領域に接続されている。トランジスタＴＮ１およびＴＮ２は、同じＰウェル中に設けられており、このＰウェルがバックゲートＮＢとも称される。容量要素Ｃ３は、容量要素Ｃ１と同じ特徴を有し、容量要素Ｃ１についての本明細書中の記述が容量要素Ｃ３にも当てはまる。
【００９４】
センスアンプ１３をイネーブルするために信号ＳＡＥがハイレベルにされると、容量結合により、トランジスタＴＮ１およびＴＮ２のバックゲートＮＢの電位が上昇する。このようなバックゲートへの電圧の印加は、フォワードバイアスまたは基板バイアス効果などと称される。フォワードバイアスにより、トランジスタＴＮ１およびＴＮ２のゲートの電位とバックゲートの電位の差が小さくなり、トランジスタＴＮ１およびＴＮ２の実質的な閾値電圧が下がる。このため、トランジスタＴＮ１およびＴＮ２は、フォワードバイアス無しの場合よりも小さなゲートの電圧でオンし、または、あるゲート電圧に対してフォワードバイアス無しの場合よりもより多くの電流を流す。このことは、インバータ回路ＣＩ１およびＣＩ２の動作、ひいてはセンスアンプ１３の動作を援助し、センスアンプ１３が定常状態へと向かう動作が促進される。
【００９５】
図１４では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００９６】
トランジスタＴＮ１およびＴＮ２のフォワードバイアスに代えてまたは加えて、トランジスタＴＰ１およびＴＰ２にフォワードバイアスが与えられても良い。図１５は、第６実施形態のセンスアンプの要素および接続の第２例を示しており、トランジスタＴＮ１およびＴＮ２と、トランジスタＴＰ１およびＴＰ２の両方へのフォワードバイアスの例を示す。
【００９７】
図１５に示されるように、インバータ回路ＩＶ２１の出力は、インバータ回路ＩＶ２２の入力と接続されている。インバータ回路ＩＶ２２の出力ＮＳＡＥ４は、容量要素Ｃ４を介して、トランジスタＴＰ１およびＴＰ２のバックゲートＰＢ、すなわちトランジスタＴＰ１およびＴＰ２のチャネルと一体の領域に接続されている。トランジスタＴＰ１およびＴＰ２は、同じＮウェル中に設けられており、このＮウェルがバックゲートＰＢとも称される。
【００９８】
図１５では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【００９９】
センスアンプ１３をイネーブルとするために信号ＳＡＥがハイレベルにされると、容量結合により、トランジスタＴＰ１およびＴＰ２のバックゲートＰＢの電位が下降する。すなわち、トランジスタＴＰ１およびＴＰ２にフォワードバイアスが与えられ、フォワードバイアスによりトランジスタＴＰ１およびＴＰ２はオンしやすくなる。
【０１００】
トランジスタＴＮ１およびＴＮ２へのフォワードバイアスせずにトランジスタＴＰ１およびＴＰ２へのフォワードバイアスする場合、インバータ回路ＩＶ２１および２２並びに容量素子Ｃ３が設けられずに、出力ＮＳＡＥが容量素子Ｃ４を介してバックゲートＰＢに接続されてもよい。
【０１０１】
このように、第６実施形態では、トランジスタＴＮ１およびＴＮ２のバックゲートはノードＮＳＡＥ３と容量要素Ｃ３を介して接続されており、ノードＮＳＡＥ３の電位はセンスアンプ１３の動作の開始後に上昇する。および／またはトランジスタＴＰ１およびＴＰ２のバックゲートはノードＮＳＡＥ４と容量要素Ｃ４を介して接続されており、ノードＮＳＡＥ４の電位はセンスアンプ１３の動作の開始後に下降する。このため、トランジスタＴＮ１およびＴＮ２ならびに（または）トランジスタＴＰ１およびＴＰ２は、フォワードバイアスを受け取り、この結果、センスアンプ１３が定常状態へと向かう動作が促進される。
【０１０２】
第６実施形態は、第１〜第５実施形態の１つまたは複数と組み合わせられることが可能である。具体的には、第６実施形態が、第１実施形態と組み合わされて、トランジスタＴＮ１およびＴＮ２ならびに（または）ＴＰ１およびＴＰ２のバックゲートへのバイアスと、低電位側の共通ノードＣＳＯのバイアスが行われる。または、第６実施形態が、第２実施形態と組み合わされて、トランジスタＴＮ１およびＴＮ２ならびに（または）ＴＰ１およびＴＰ２のバックゲートへのバイアスと、高電位側の共通ノードＣＳＯ２のバイアスが行われる。または、第６実施形態が、第３実施形態と組み合わされて、トランジスタＴＮ１およびＴＮ２ならびに（または）ＴＰ１およびＴＰ２のバックゲートへのバイアスと、共通ノードＣＳＯおよびＣＳＯ２のバイアスが行われる。さらに、第６実施形態が、第４実施形態の構造のセンスアンプに適用されることが可能である。以下の実施形態は、これらの実施形態の種々の組み合わせのうちの幾つかに関する。
【０１０３】
（第７実施形態）
第７実施形態は、第６実施形態と第１実施形態の組み合わせである。図１６および図１７は、第７実施形態のセンスアンプの要素および接続を示し、図５（第１実施形態）に基づく。
【０１０４】
図１６に示されるように、センスアンプ１３は、図５の構造に加えて、第６実施形態と同じくインバータ回路ＩＶ２１および容量要素Ｃ３をさらに含む。または、図１７に示されるように、センスアンプ１３は、図５の構造に加えて、第６実施形態と同じくインバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３およびＣ４をさらに含む。トランジスタＴＮ１およびＴＮ２へのフォワードバイアスせずにトランジスタＴＰ１およびＴＰ２へのフォワードバイアスするために、インバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３が設けられずかつ出力ＮＳＡＥが容量要素Ｃ４を介してバックゲートＰＢに接続されていてもよい。図１６および図１７では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【０１０５】
第７実施形態によれば、第１実施形態による利点と第６実施形態の利点を得られる。すなわち、センスアンプの動作速度が第１または第６実施形態でのものよりさらに高く、または、センスアンプの消費電流が第１または第６実施形態でのものよりさらに少ない。
【０１０６】
（第８実施形態）
第８実施形態は、第６実施形態と第３実施形態の組み合わせである。図１８は、第８実施形態のセンスアンプの要素および接続を示し、図１１（第３実施形態）に基づく。
【０１０７】
図１８に示されるように、センスアンプ１３は、図１１の構造に加えて、第６実施形態と同じくインバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３およびＣ４をさらに含む。インバータ回路ＩＶ２１および容量要素Ｃ３の組のみが設けられてもよい。または、インバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３が設けられずかつ出力ＮＳＡＥが容量要素Ｃ４を介してバックゲートＰＢに接続されていてもよい。図１８では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【０１０８】
第８実施形態によれば、第３実施形態による利点と第６実施形態の利点を得られる。すなわち、センスアンプの動作速度は第３または第６実施形態でのものよりさらに高く、または、センスアンプの消費電流は第３または第６実施形態でのものよりさらに少ない。
【０１０９】
（第９実施形態）
第９実施形態は、第６実施形態と第４実施形態の組み合わせである。図１９は、第９実施形態のセンスアンプの要素および接続を示し、図１２（第４実施形態）に基づく。
【０１１０】
図１９に示されるように、センスアンプ１３は、図１２の構造に加えて、第６実施形態と同じくインバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３およびＣ４をさらに含む。インバータ回路ＩＶ２１および容量要素Ｃ３の組のみが設けられてもよい。または、インバータ回路ＩＶ２１およびＩＶ２２ならびに容量要素Ｃ３が設けられずかつ出力ＮＳＡＥが容量要素Ｃ４を介してバックゲートＴＰ２に接続されていてもよい。図１９では、ラッチ回路Ｌおよびインバータ回路ＩＶ３５ならびにＩＶ３６は、省略されている。
【０１１１】
また、図１３（第５実施形態）のセンスアンプ１３が、インバータ回路ＩＶ２１および容量要素Ｃ３の組、および／またはインバータ回路ＩＶ２２および容量要素Ｃ４の組を含んでいてもよい。さらに、第４および第５実施形態の組み合わせによるセンスアンプ１３が、インバータ回路ＩＶ２１および容量要素Ｃ３の組、および／またはインバータ回路ＩＶ２２および容量要素Ｃ４の組を含んでいてもよい。
【０１１２】
第９実施形態によれば、第４実施形態による利点と第６実施形態の利点を得られる。すなわち、センスアンプの動作速度は第４または第６実施形態でのものよりさらに高く、または、センスアンプの消費電流は第４または第６実施形態でのものよりさらに少ない。
【０１１３】
第７〜第９実施形態による複数の実施形態の組み合わせに限らず、第１〜第６実施形態のあらゆる組み合わせが可能である。
【０１１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１１５】
１…半導体記憶装置、１１…ロウデコーダ、１２…カラムセレクタ、１３…センスアンプ、１５…プリチャージ回路、１６…コントローラ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ、ＢＬＢ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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