(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子領域と、
前記素子領域を囲むように前記半導体基板に形成されたプレーナ型の終端領域と、
前記素子領域の一部と前記終端領域を覆うパシベーション膜とを備え、
前記パシベーション膜は、前記終端領域のみで前記半導体基板に直接的に接し、前記素子領域の電極に直接的に接する半絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記パシベーション膜は、前記素子領域で前記半導体基板に直接的に接する第１の絶縁膜と、前記第１の絶縁膜と前記半絶縁膜の上に形成された第２の絶縁膜とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜はＨｉｇｈ−Ｋ膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半絶縁膜の抵抗値は１０７〜１０１１［Ω／ｍｍ２］であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記終端領域は、リング状の複数の第２導電型リング層を有するＦＬＲ（Field Limiting Ring）構造又はＬＮＦＬＲ（Linearly-narrowed Field Limiting Ring）構造であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記半絶縁膜はプラズマＣＶＤ膜であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型の終端領域を備える半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、プレーナ型の終端領域を覆うパシベーション膜として絶縁膜が用いられていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−００３７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置に逆バイアスを印加した際に高電界領域が形成され、高電界に引かれた電子がホットキャリア化する。特に終端領域はフローティングな状態になっていることから、発生したホットキャリアが従来のパシベーション膜である絶縁膜に打ち込まれてその一部が絶縁膜中にトラップされ易い。絶縁膜中の空間電荷が増加していくことで絶縁膜と半導体基板の界面の界面準位及び正電荷密度が増加していく傾向にある。従って、絶縁膜と半導体基板の界面において逆バイアス印加時に生じる空乏層の伸びが抑制され、半導体基板の表面のごく一部で電界集中が発生してリーク電流が過度に増加し、耐圧劣化を起こすことがある。逆バイアス印加を継続的に掛け続ける信頼性試験において耐圧変動を抑制するために、終端領域を長くして電界を下げて電界集中を抑制する必要がある。この問題を解消するために従来は終端領域を広くしていたため、無効領域が増え、半導体装置の小型化を妨げていた。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的はリーク電流を抑制することができ、サイズを縮小することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された素子領域と、前記素子領域を囲むように前記半導体基板に形成されたプレーナ型の終端領域と、前記素子領域の一部と前記終端領域を覆うパシベーション膜とを備え、前記パシベーション膜は、前記終端領域のみで前記半導体基板に直接的に接し、前記素子領域の電極に直接的に接する半絶縁膜を有することを特徴とする。
【発明の効果】
【０００７】
本発明では、終端領域を覆うパシベーション膜として、半導体基板に直接的に接する半絶縁膜を用いる。これにより、逆バイアス印加時に発生するホットキャリアが半絶縁膜中に取りこまれて空間電荷を形成するのを抑制できる。従って、パシベーション膜と半導体基板との界面準位及び正電荷密度を低く保つことができる。このため、プレーナ型の終端領域を用いた半導体装置に逆バイアスが印加された際に、半導体基板の表面での空乏化が抑制されることなく、電界が過度に強まるのを抑制できる。この結果、リーク電流を抑制することができ、耐圧安定性を図ることができる。これに伴って、終端領域を長くする必要がないため、半導体装置のサイズを縮小することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す平面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】本発明の形態のダイオードと従来のダイオードの実測におけるリーク電流の比較結果を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施の形態に係る半導体装置を示す平面図である。半導体基板１の中央部に素子領域２が形成されている。この素子領域２を囲むように半導体基板１にプレーナ型の終端領域３が形成されている。
【００１０】
図２は図１のＩ−ＩＩに沿った断面図である。素子領域２において、Ｎ−型の半導体基板１の表面側にＰ型アノード層４が形成されている。Ｐ型アノード層４にＡｌからなるアノード電極５が形成されている。半導体基板１の裏面にカソード電極６が形成されている。素子領域２はダイオードとして機能する。
【００１１】
終端領域３において、半導体基板１の表面側にＰ型アノード層４を囲むようにリング状の複数のＰ型リング層６が形成されている。Ｐ型リング層６を囲むようにＮ型拡散層からなるチャネルストッパー７が形成されている。チャネルストッパー７にＡｌ電極８が接続されている。半導体装置に逆バイアスを印加すると半導体基板１に空乏層（図２における破線）が形成される。これに伴って素子領域２及び終端領域３の一部に電界が発生する。
【００１２】
パシベーション膜９が素子領域２の一部と終端領域３を覆うように一体的に形成されている。パシベーション膜９は、Ｐ型アノード層４の外端部及びチャネルストッパー７の一部を覆うＳｉＯ２膜１０と、半導体基板１に直接的に接する半絶縁性ＳｉＮからなる半絶縁膜１１と、その上に形成された絶縁膜１２とを有する多層膜である。印加電圧１０Ｖに対して、半絶縁膜１１の抵抗値は１０７〜１０１１［Ω／ｍｍ２］である。
【００１３】
図３は、本発明の形態のダイオードと従来のダイオードの実測におけるリーク電流の比較結果を示す図である。従来例ではパシベーション膜として絶縁膜を用いている。ＶＲＲＭはアノード−カソード間の逆印加電圧、ＩＲＲＭはリーク電流である。ＶＲＲＭ＝６５００Ｖを定格電圧としてリーク電流を比較すると、本実施の形態のダイオードではリーク電流が０．８ｍＡである。終端領域の幅が本実施の形態と同じ従来例では、リーク電流は１．９ｍＡと過度に増加する。従来例において本実施の形態と同程度のリーク電流にするには、終端領域の幅を１．４倍程度にする必要がある。
【００１４】
以上説明したように、本実施の形態では、終端領域３を覆うパシベーション膜９として半絶縁膜１１を用いる。半絶縁膜１１はＳｉＯ２膜１０などの絶縁膜を介さずに半導体基板１に直接的に接する。これにより、逆バイアス印加時に発生するホットキャリアが半絶縁膜１１中に取りこまれて空間電荷を形成するのを抑制できる。従って、パシベーション膜９と半導体基板１との界面準位及び正電荷密度を低く保つことができる。このため、プレーナ型の終端領域３を用いた半導体装置に逆バイアスが印加された際に、半導体基板１の表面での空乏化が抑制されることなく、電界が過度に強まるのを抑制できる。この結果、リーク電流を抑制することができ、耐圧安定性を図ることができる。これに伴って、終端領域３を長くする必要がないため、半導体装置のサイズを縮小することができる。
【００１５】
また、終端領域３は、リング状の複数のＰ型リング層６を有するＦＬＲ（Field Limiting Ring）構造又はＬＮＦＬＲ（Linearly-narrowed Field Limiting Ring）構造である。これにより、複数のＰ型リング層６間で電位分担できるため、半導体基板１の表面の電界が過度に強まるのを抑制することができる。一方、ＲＥＳＵＲＦ構造及びＶＬＤ構造ではリング層が間隔を開けて配置されておらず、リング層間での電位分担ができない。このため、空乏層端部での電界が過度に強まる傾向があり、パシベーション膜として半絶縁膜を用いてもリーク電流の抑制が叶わない。従って、終端領域をある程度は狭められるものの必要以上に狭めるためには、信頼性試験において耐圧変動を抑制する必要がある。よって、ＦＬＲ構造又はＬＮＦＬＲ構造と半絶縁膜１１を組み合わせて用いることで、リーク電流を更に抑制することができる。
【００１６】
また、半絶縁膜１１はプラズマＣＶＤ膜であることが好ましい。プラズマＣＶＤ膜を用いることで比較的容易に半絶縁膜を形成することができる。
【００１７】
また、絶縁膜１２はＨｉｇｈ−Ｋ膜であることが好ましい。Ｈｉｇｈ−Ｋ膜を用いることで、それぞれの誘電率に従って、パシベーション膜９中の容量を減少させることなく厚膜化できる。
【００１８】
なお、実施の形態１，２に係る半導体装置では素子領域２にダイオードを形成していたが、これに限らず、例えばＩＧＢＴ又はパワーＭＯＳＦＥＴなどの半導体素子を形成してもよい。
【００１９】
また、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２０】
１  半導体基板、２  素子領域、３  終端領域、６  Ｐ型リング層、９  パシベーション膜、１１  半絶縁膜、１２  絶縁膜
【図１】
0006519455.tif 000002
【図２】
0006519455.tif 000003
【図３】
0006519455.tif 000004