(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体層と、
前記半導体基板の上面に沿う第１方向に複数並んで形成され、前記第１方向に直交する第２方向に延在する第１溝と、
複数の前記第１溝のそれぞれの底面において、前記第２方向に複数並んで形成された第２溝と、
前記第１溝および前記第２溝のそれぞれの内側に埋め込まれたゲート電極と、
前記ゲート電極および前記第１溝の間に介在する第１絶縁膜と、
前記ゲート電極および前記第２溝の間に介在する第２絶縁膜と、
前記半導体層の上面に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
を有し、
前記第１方向に隣り合う前記第１溝のそれぞれの前記底面に形成された複数の前記第２溝は、千鳥状に配置されている、半導体装置。
【請求項２】
半導体基板上に形成された半導体層と、
前記半導体基板の上面に沿う第１方向に複数並んで形成され、前記第１方向に直交する第２方向に延在する第１溝と、
複数の前記第１溝のそれぞれの底面において、前記第２方向に複数並んで形成された第２溝と、
前記第１溝および前記第２溝のそれぞれの内側に埋め込まれたゲート電極と、
前記ゲート電極および前記第１溝の間に介在する第１絶縁膜と、
前記ゲート電極および前記第２溝の間に介在する第２絶縁膜と、
前記半導体層の上面に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
を有し、
前記第１方向に隣り合う前記第１溝のそれぞれの前記底面に形成された複数の前記第２溝は、前記第２方向に所定の周期で並んで配置され、
前記第１方向に隣り合う前記第１溝のうち、一方の前記第１溝の前記底面に形成された複数の前記第２溝は、他方の前記第１溝の前記底面に形成された複数の前記第２溝に対して半周期ずれた位置に配置されている、半導体装置。
【請求項３】
半導体基板上に形成された半導体層と、
前記半導体基板の上面に沿う第１方向に複数並んで形成され、前記第１方向に直交する第２方向に延在する第１溝と、
複数の前記第１溝のそれぞれの底面において、前記第２方向に複数並んで形成された第２溝と、
前記第１溝および前記第２溝のそれぞれの内側に埋め込まれたゲート電極と、
前記ゲート電極および前記第１溝の間に介在する第１絶縁膜と、
前記ゲート電極および前記第２溝の間に介在する第２絶縁膜と、
前記半導体層の上面に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
を有し、
前記第１方向に隣り合う前記第２溝同士の間の距離は、前記第２方向に隣り合う前記第２溝同士の間の距離よりも大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２方向の前記第２溝の長さは、前記第２方向に隣り合う前記第２溝同士の間の距離よりも大きい、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１方向に隣り合う前記第１溝のうち、一方の前記第１溝の前記底面に形成された前記第２溝の端部と、他方の前記第１溝の前記底面に形成された前記第２溝の端部とは、第２方向において重なる、半導体装置。
【請求項６】
半導体基板上に形成された半導体層と、
前記半導体基板の上面に沿う第１方向に複数並んで形成され、前記第１方向に直交する第２方向に延在する第１溝と、
複数の前記第１溝のそれぞれの底面において、前記第２方向に複数並んで形成された第２溝と、
前記第１溝および前記第２溝のそれぞれの内側に埋め込まれたゲート電極と、
前記ゲート電極および前記第１溝の間に介在する第１絶縁膜と、
前記ゲート電極および前記第２溝の間に介在する第２絶縁膜と、
前記半導体層の上面に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
を有し、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも大きい、半導体装置。
【請求項７】
半導体基板上に形成された半導体層と、
前記半導体基板の上面に沿う第１方向に複数並んで形成され、前記第１方向に直交する第２方向に延在する第１溝と、
複数の前記第１溝のそれぞれの底面において、前記第２方向に複数並んで形成された第２溝と、
前記第１溝および前記第２溝のそれぞれの内側に埋め込まれたゲート電極と、
前記ゲート電極および前記第１溝の間に介在する第１絶縁膜と、
前記ゲート電極および前記第２溝の間に介在する第２絶縁膜と、
前記半導体層の上面に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
を有し、
前記半導体層、前記ソース領域および前記ドレイン領域は第１導電型を有し、
前記第１溝の側壁には、前記第１導電型とは異なる第２導電型の第１半導体領域が形成され、
前記第２方向に並ぶ前記第２溝同士の間の前記第１溝の底面には、前記半導体層よりも濃度が高い前記第１導電型の第２半導体領域が形成された、半導体装置。
【請求項８】
（ａ）第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に、前記第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層の上面に、前記半導体基板の上面に沿う第１方向に並ぶ複数の第１溝を形成する工程、
（ｄ）前記第１溝の底面に、前記第１方向に直交する第２方向に並ぶ複数の第２溝を形成する工程、
（ｅ）前記第１溝の側壁を第１絶縁膜で覆い、前記第２溝の側壁および底面を、前記第１絶縁膜よりも膜厚が大きい第２絶縁膜で覆う工程、
（ｆ）前記（ｅ）工程の後、前記第１溝および前記第２溝のそれぞれの内側を覆うゲート電極を形成する工程、
（ｇ）前記第１溝の側壁に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成する工程、
（ｈ）前記半導体層の上面に、前記第１導電型のソース領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１方向に隣り合う前記第１溝のうち、一方の前記第１溝の前記底面に形成する複数の前記第２溝と、他方の前記第１溝の前記底面に形成する複数の前記第２溝とを、千鳥状に配置する、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記第１方向に隣り合う前記第２溝同士の間の距離は、前記第２方向に隣り合う前記第２溝同士の間の距離よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記第１方向に隣り合う前記第１溝のうち、一方の前記第１溝の前記底面に形成された前記第２溝の端部と、他方の前記第１溝の前記底面に形成された前記第２溝の端部とは、第２方向において重なる、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
（ｃ１）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記第１溝の前記底面に前記第１導電型の不純物を導入する工程をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、トレンチ型のＭＯＳＦＥＴを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面側と裏面側との間で電流を流す電界効果トランジスタとして、当該主面側の半導体層の上面に形成した溝内にゲート絶縁膜を介して埋め込まれたゲート電極を備えたトレンチゲート型（縦型）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。
【０００３】
特許文献１（特開２０１０−２５８２５２号公報）には、半導体基板上の半導体層の上面に形成されたソース領域と、半導体基板の裏面に形成されたドレイン領域と、半導体層の上面の溝内に埋め込まれたゲート電極を有する縦型のＭＯＳＦＥＴにおいて、ゲート電極の一部を、ドレイン領域側に細い幅で延伸することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５８２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されているように、ゲート電極の一部をドレイン領域側に延伸した場合、縦型ＭＯＳＦＥＴがオフ状態のときに、ゲート電極の一部が延伸した部分から空乏層が拡がりやすくなる。このため、隣り合う当該延伸部分同士の間で空乏層が接触することで、電流経路が閉じるため、オフ時の縦型ＭＯＳＦＥＴの耐圧を高めることができる。
【０００６】
しかし、ゲート電極の一部をドレイン領域側に延伸した場合、当該延伸部分と、半導体基板の裏面側のドレイン領域との間の容量（帰還容量Ｃｒｓｓ）が増大し、これにより縦型ＭＯＳＦＥＴのスイッチング速度が低下する問題が生じる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、半導体基板の主面上の半導体層の上面に形成された溝内に、半導体基板の主面に沿う第１方向に延在するゲート電極が埋め込まれた縦型ＭＯＳＦＥＴにおいて、ゲート電極の一部であって、半導体基板の裏面のドレイン領域側に延伸する部分が、第１方向に複数並べて形成されたものである。
【００１０】
また、一実施の形態である半導体装置の製造方法は、半導体基板の主面上の半導体層の上面に形成された溝内に、半導体基板の主面に沿う第１方向に延在するゲート電極が埋め込まれた縦型ＭＯＳＦＥＴにおいて、ゲート電極の一部であって、半導体基板の裏面のドレイン領域側に延伸する部分を、第１方向に複数並べて形成するものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】図２のＣ−Ｃ線における断面図である。
【図４】図１のＢ−Ｂ線における断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】本発明の実施の形態２である半導体装置の断面図である。
【図１５】図１４のＤ−Ｄ線における断面図である。
【図１６】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
本実施の形態および以下の実施の形態では、ｎチャネル型の縦型ＭＯＳＦＥＴについて説明を行う。また、本願でいうマスクとは、一部の対象物をエッチングから保護するために用いる保護膜（エッチングマスク）を指す。
【００１５】
また、符号「−」および「＋」は、ｎ型またはｐ型の導電型を有する半導体における不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。ただし、「ｎ−」、「ｎ」、「ｎ＋」のような不純物濃度の高低に関わらず、それらの導電型を総称してｎ型と呼ぶ場合がある。ｐ型の半導体についても同様である。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図１〜図４を用いて説明する。図１〜図４は、本実施の形態の半導体装置の断面図である。図２は、図１のＡ−Ａ線における断面図であり、図３は、図２のＣ−Ｃ線における断面図であり、図４は、図１のＢ−Ｂ線における断面図である。
【００１７】
図１に示すように、本実施の形態の半導体装置である縦型のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたエピタキシャル層ＥＰを有している。半導体基板ＳＢは、ｎ＋型の単結晶シリコン（Ｓｉ）などからなる。エピタキシャル層ＥＰは、半導体装置ＳＢ上にエピタキシャル成長法により形成されたエピタキシャル成長層である。エピタキシャル層ＥＰは、ｎ−型のシリコン層からなる半導体層である。ただし、エピタキシャル層ＥＰの一部には、後述するように、ベース領域を構成するｐ型の半導体領域であるベース領域ＢＲなどが形成されている。
【００１８】
エピタキシャル層ＥＰの上面には、複数の溝Ｄ１が形成されている。溝Ｄ１はエピタキシャル層ＥＰの途中深さまで達しており、半導体基板ＳＢまでは達していない。溝Ｄ１の底部には、溝Ｄ１と接続された溝Ｄ２が形成されている。溝Ｄ２は、溝Ｄ１の底部から半導体基板ＳＢ側に延伸しており、エピタキシャル層ＥＰの途中深さまで達している。つまり溝Ｄ１および溝Ｄ２は、エピタキシャル層ＥＰの上面に形成された１つの溝を構成しており、溝Ｄ２は半導体基板ＳＢの上面に達していない。
【００１９】
溝Ｄ１は、半導体基板ＳＢの主面に沿う方向である第１方向に複数並んで配置されている。図１では、第１方向に沿う断面を示している。各溝Ｄ１の側壁は、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦにより覆われている。また、各溝Ｄ２の側壁および底面は、例えば酸化シリコン膜からなる絶縁膜（フィールド酸化膜）ＴＦにより覆われている。絶縁膜ＴＦは、溝Ｄ２上に形成されたゲート絶縁膜ＧＦよりも膜厚が大きい。なお、本願でいう膜厚とは、所定の膜の下地の平面に対して垂直な方向における当該膜の厚さを指す。
【００２０】
溝Ｄ１および溝Ｄ２からなる溝内には、ゲート絶縁膜ＧＦまたは絶縁膜ＴＦを介して、例えばポリシリコン膜からなるゲート電極ＧＥが埋め込まれている。ここでは、ゲート電極ＧＥの一部であって、溝Ｄ１内に形成されたゲート電極ＧＥを、上部電極ＧＤ１と呼ぶ。また、ゲート電極ＧＥの一部であって、溝Ｄ２内に形成されたゲート電極ＧＥを、下部電極ＧＤ２と呼ぶ。つまり、溝Ｄ１内には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥの一部である上部電極ＧＤ１が形成されており、溝Ｄ２内には、絶縁膜ＴＦを介してゲート電極ＧＥの一部である下部電極ＧＤ２が形成されている。
【００２１】
ゲート電極ＧＥは溝Ｄ１内および溝Ｄ２内に充填されているが、溝Ｄ１上には形成されていない。エピタキシャル層ＥＰ上およびゲート電極ＧＥ上には、絶縁膜ＩＦ４が形成されており、第１方向において隣り合う２つのゲート電極ＧＥ同士の間には、絶縁膜ＩＦ４の上面からエピタキシャル層ＥＰの途中深さまで達する溝Ｄ３が形成されている。つまり、溝Ｄ３により分断された複数の絶縁膜ＩＦ４同士が、第１方向に並んで配置されている。溝Ｄ３の底面の位置は、溝Ｄ１の底部の位置、つまり溝Ｄ１と溝Ｄ２の境界の位置よりもエピタキシャル層ＥＰの上面に近い。なお、図では、絶縁膜ＴＦ、ゲート絶縁膜ＧＦおよび絶縁膜ＩＦ４の境界を示しておらず、それぞれ同じハッチングを付している。
【００２２】
絶縁膜ＩＦ４は、第１方向において隣り合う溝Ｄ１と溝Ｄ３との間のエピタキシャル層ＥＰの上面を覆っている。絶縁膜ＩＦ４に覆われた、第１方向において隣り合う溝Ｄ１と溝Ｄ３との間のエピタキシャル層ＥＰの上面には、ｎ＋型の半導体領域であるソース領域ＳＲが形成されている。ソース領域ＳＲは、溝Ｄ３の側壁から溝Ｄ１の側壁に亘って形成されており、エピタキシャル層ＥＰの上面を基準とするソース領域ＳＲの形成深さは、エピタキシャル層ＥＰの上面を基準とする溝Ｄ３の底面よりも浅い。つまり、溝Ｄ３の底面は、ソース領域ＳＲよりも半導体基板ＳＢに近い領域に位置している。
【００２３】
ソース領域ＳＲと、ゲート電極ＧＥである上部電極ＧＤ１とは、ゲート絶縁膜ＧＦを介して隣り合って配置されている。ｎ＋型の半導体領域であるソース領域ＳＲ、ｎ＋型の半導体基板ＳＢおよびｎ−型のエピタキシャル層ＥＰには、例えばｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。ソース領域ＳＲのｎ型純物の濃度は、エピタキシャル層ＥＰのｎ型不純物の濃度よりも高い。
【００２４】
溝Ｄ３の底面近傍のエピタキシャル層ＥＰ内には、ｐ型の半導体領域であるベース領域ＢＲと、ｐ＋型半導体領域ＰＲとが形成されている。ベース領域ＢＲおよびｐ＋型半導体領域ＰＲにはｐ型の不純物（例えばＢ（ホウ素））が導入されており、ｐ＋型半導体領域ＰＲは、ベース領域ＢＲよりもｐ型不純物の濃度が高い。ベース領域ＢＲは、ｐ＋型半導体領域ＰＲよりも広範囲に形成されており、ｐ＋型半導体領域ＰＲはベース領域ＢＲ内に形成されている。図１では、ｐ＋型半導体領域ＰＲの輪郭を破線で示している。
【００２５】
ベース領域ＢＲの上面は、ソース領域ＳＲの底面と接している。ベース領域ＢＲは、溝Ｄ３の側壁から溝Ｄ１の側壁に亘って形成されている。ベース領域ＢＲおよびｐ＋型半導体領域ＰＲは、溝Ｄ３の側壁の一部と溝Ｄ１の底面とを覆うように形成されている。ベース領域ＢＲの底面の位置は、溝Ｄ１の底部の位置、つまり溝Ｄ１と溝Ｄ２の境界の位置よりもエピタキシャル層ＥＰの上面に近い。つまり、ベース領域ＢＲの形成深さは、溝Ｄ１の形成深さよりも浅い。ベース領域ＢＲと、ゲート電極ＧＥである上部電極ＧＤ１とは、ゲート絶縁膜ＧＦを介して隣り合って配置されている。つまり、ベース領域ＢＲは、溝Ｄ１の側壁においてゲート絶縁膜ＧＦと接している。
【００２６】
エピタキシャル層ＥＰ上には、溝Ｄ３の側壁および底面並びに絶縁膜ＩＦ４を覆うように、金属膜からなるソース電極ＳＥが形成されている。ソース電極ＳＥはソース領域ＳＲおよびベース領域ＢＲに電気的に接続されている。つまり、溝Ｄ３内には、ソース電極ＳＥが埋め込まれている。また、図示は省略しているが、半導体基板ＳＢの下面を覆うように、金属膜からなるドレイン電極が形成されている。つまり、半導体基板ＳＢはドレイン領域を構成する。本実施の形態の縦型ＭＯＳＦＥＴは、トレンチ型のゲート電極ＧＥと、ソース領域ＳＲと、ベース領域ＢＲと、ドレイン領域である半導体基板ＳＢとにより構成されている。また、当該縦型ＭＯＳＦＥＴは、電流経路であるエピタキシャル層ＥＰを有している。
【００２７】
ここで、本実施の形態において、溝Ｄ２と、溝Ｄ２内の下部電極ＧＤ２および絶縁膜ＴＦとは、半導体基板ＳＢの主面に沿う方向であって、図１の奥行き方向である第２方向において複数並んで配置されている。第２方向は、第１方向に対して直交する方向である。
【００２８】
図２では、第２方向に沿う断面を示している。図２に示すように、溝Ｄ１（図１参照）および上部電極ＧＤ１は第２方向に延在しているのに対し、溝Ｄ２と、溝Ｄ２内の下部電極ＧＤ２および絶縁膜ＴＦとは、第２方向において複数並んで配置されている。つまり、上部電極ＧＤ１の下には、下部電極ＧＤ２が形成されている領域と、下部電極ＧＤ２が形成されていない領域とが第２方向において交互に存在している。
【００２９】
第２方向において隣り合う溝Ｄ２同士の間の領域の直上において、溝Ｄ１（図３参照）の底面は、図２および図３に示すように、絶縁膜ＴＦにより覆われている。図３では、第１方向に沿う断面であって、第２方向において隣り合う溝Ｄ２同士の間の領域を含む断面を示している。図３に示す断面構造は、図１に示す断面構造に似ているが、図３に示す断面において、特定の溝Ｄ１の下に、溝Ｄ２、下部電極ＧＤ２および絶縁膜ＴＦが形成されていない点で、図１に示す構造とは異なる。
【００３０】
図３に示すように、溝Ｄ１の側壁はゲート絶縁膜ＧＦにより覆われているのに対し、溝Ｄ１の底面は、ゲート絶縁膜ＧＦよりも膜厚が大きい絶縁膜ＴＦにより覆われている。つまり、ゲート絶縁膜ＧＦを挟んで隣り合うゲート電極ＧＥとエピタキシャル層ＥＰとの間の距離よりも、絶縁膜ＴＦを挟んで隣り合うゲート電極ＧＥとエピタキシャル層ＥＰとの間の距離の方が大きい。
【００３１】
図１において第１方向に隣り合う２つの溝Ｄ１のそれぞれの直下に溝Ｄ２が形成されている。つまり、図１に示す２つの溝Ｄ２同士は第１方向において互いに隣り合っている。これに対し、図３において第１方向に隣り合う２つの溝Ｄ１のうち、一方の溝Ｄ１の直下には溝Ｄ２が形成されているが、もう一方の溝Ｄ１の直下には溝Ｄ２が形成されていない。
【００３２】
これは、図４に示すように、平面視において、溝Ｄ２が千鳥状に配置されており、１つの溝Ｄ２の第２方向における一方の端部と、他の溝Ｄ２の第２方向における一方の端部とが、第１方向において隣り合っているためである。なお、図４ではエピタキシャル層ＥＰの輪郭およびハッチングの図示を省略している。
【００３３】
図４では、溝Ｄ２、下部電極ＧＤ２および絶縁膜ＴＦを含む断面であって、第１方向および第２方向に沿う断面を示している。図４に示すように、第２方向において溝Ｄ２は複数並んで配置されており、第２方向に互いに離間して並ぶ複数の溝Ｄ２の直上に、第２方向に延在する１つの溝Ｄ１（図示しない）および上部電極ＧＤ１（図示しない）が形成されている。つまり、第２方向に並ぶ複数の溝Ｄ２のそれぞれの内側に形成された下部電極ＧＤ２は、１つの上部電極ＧＤ１と一体になっている。すなわち、各溝Ｄ２および各下部電極ＧＤ２は、溝Ｄ１および上部電極ＧＤ１のように延在しておらず、島状に形成されている。
【００３４】
ここで、第１方向に隣り合う溝Ｄ１のそれぞれの下の複数の溝Ｄ２は、平面視において行列状に並んでいない。つまり、第２方向に周期的に並ぶ複数の溝Ｄ２の列に対し、第１方向において並ぶ他の列の複数の溝Ｄ２のそれぞれは、半周期ずれた位置に配置されている。言い換えれば、第２方向に複数並ぶ溝Ｄ２を含む第１列と、第２方向に複数並ぶ溝Ｄ２を含む第２列とが、互いに第１方向に並んでいる場合において、第１列を構成し、第２方向に隣り合う２つ溝Ｄ２同士の間の領域に対し、第２列の溝Ｄ２が第１方向に並んで配置されている。
【００３５】
第２方向における溝Ｄ２の長さｄは、第２方向に隣り合う溝Ｄ２同士の間の距離ｂよりも長い。このため、上記第１列を構成する１つの溝Ｄ２の第２方向の端部と、上記第２列を構成する１つの溝Ｄ２の第２方向の端部とは、第２方向の長さｃの範囲内で、第１方向において隣り合っている。つまり、第１方向において互いの一部が隣り合っている溝Ｄ２同士が、第２方向において重なっている長さはｃである。また、上記第１列を構成する１つの溝Ｄ２のもう一方の端部は、上記第２列を構成する他の溝Ｄ２の端部と、第２方向における長さｃの範囲内で、第１方向において隣り合っている。すなわち、長さｄから距離ｂを引くと、長さｃの２倍の値となる。
【００３６】
なお、上記第１列を構成する溝Ｄ２内の１つの下部電極ＧＤ２の第２方向の端部と、上記第２列を構成する溝Ｄ２内の１つの下部電極ＧＤ２の第２方向の端部とは、第１方向において隣り合っている。
【００３７】
ここで、例えば、距離ｂを長さｄよりも大きく規定することも考えられる。しかし、距離ｂが長さｄよりも大きいと、第１列を構成する１つの下部電極ＧＤ２と、第２列を構成する１つの下部電極ＧＤ２との間の間隔が過度に大きくなり、縦型ＭＯＳＦＥＴをオフにしても、下部電極ＧＤ２間において空乏層が閉じなくなる虞がある。この場合、縦型ＭＯＳＦＥＴの耐圧低下が問題となる。
【００３８】
そこで、本実施の形態では、第２方向における長さｄを距離ｂよりも大きくすることで、溝Ｄ２の一部と他の溝Ｄ２の一部とを第１方向に隣り合うように配置している。つまり、ｃ≧０となる。これにより、溝Ｄ２同士が過度に離れることを防ぐことができ、縦型ＭＯＳＦＥＴのオフ状態のときに、複数の下部電極ＧＤ２のそれぞれから拡がる空乏層が互いに接触することが容易となるため、エピタキシャル層ＥＰ内の電流経路を塞ぐことが可能となる。したがって、縦型ＭＯＳＦＥＴの耐圧を保持でき、半導体装置の信頼性を確保することができる。
【００３９】
また、１列の溝Ｄ２と、第２列の溝Ｄ２との第１方向における距離ａを、第１方向において互いの一部が隣り合う下部電極ＧＤ２同士から拡がる空乏層が閉じる大きさとした場合、距離ｂが距離ａよりも大きいと、第２方向に隣り合う下部電極ＧＤ２同士の間で空乏層が閉じなくなり、オフ状態の縦型ＭＯＳＦＥＴの耐圧が低下する。これを防ぐため、本実施の形態では、空乏層が互いに接触することを容易にする観点から、距離ａを距離ｂよりも大きく規定している。これにより、縦型ＭＯＳＦＥＴの耐圧を確保することができ、これにより、半導体装置の信頼性を向上させることができる。
【００４０】
第２方向に延在する１つの溝Ｄ１（図１参照）の第２方向の長さに対し、当該溝Ｄ１の底部に形成された複数の溝Ｄ２のそれぞれの長さｄの総和の割合は、例えば５０％よりも大きく、８０％以下である。つまり、第２方向における溝Ｄ１の長さに対し、１列に並ぶ複数の溝Ｄ２の合計の存在比は、５０％よりも大きく、８０％以下である。したがって、長さｄに対する距離ｂの大きさは、５０％未満、２０％以上である。
【００４１】
ここで、上記のように溝Ｄ２および下部電極ＧＤ２を第２方向において複数に分割して形成せず、溝Ｄ１に沿うように溝Ｄ１と同じ長さで延在させた場合、以下のような問題が生じる。ここでは、図１６を用いて、比較例の半導体装置の問題点について説明する。図１６は、比較例の半導体装置を示す断面図である。すなわち、図１６は、半導体基板（図示しない）の主面に沿う断面であって、下部電極ＧＤ２を含む断面、つまり、図４に対応する箇所の断面を示すものである。
【００４２】
図１６に示すように、比較例では、溝Ｄ２ａおよび当該溝Ｄ２ａ内の下部電極ＧＤ２が、溝Ｄ２ａ上の溝Ｄ１（図示しない）と同様に第２方向に延在している。また、溝Ｄ２ａおよび当該溝Ｄ２ａ内の下部電極ＧＤ２は、第１方向に複数並んで配置されている。つまり、溝Ｄ２ａおよび下部電極ＧＤ２はストライプ状に形成されており、第２方向において複数分離して形成されているわけではない。比較例の半導体装置の断面であって、半導体基板の主面に対して垂直な方向における断面は、図１と同様である。
【００４３】
このような場合、縦型ＭＯＳＦＥＴのオフ時には隣り合う下部電極ＧＤ２間において空乏層を閉じることができるため、溝Ｄ２ａを形成しない場合に比べて、高耐圧を確保することができる。しかし、ゲート電極の下部を半導体基板側（ドレイン領域側）に延伸することで、溝Ｄ２ａ内に下部電極ＧＤ２を設けると、下部電極ＧＤ２とドレイン領域との間の容量（帰還容量Ｃｒｓｓ）が増大する問題が生じる。この場合、縦型ＭＯＳＦＥＴのオン状態、オフ状態を切り替えた際の立ち上がり速度、立ち下がり速度が低下するため、スイッチング速度が低下する問題が生じる。このため、半導体装置の信頼性が低下する。
【００４４】
また、縦型ＭＯＳＦＥＴがオン状態のときに、下部電極ＧＤ２に印加されたゲート電位によってエピタキシャル層ＥＰ中の少数キャリアが溝Ｄ２ａ近傍に引き寄せられるが、溝Ｄ２ａ内には、厚い絶縁膜ＴＦが形成されるため、エピタキシャル層ＥＰに低抵抗層が形成される効果（アキュミュレーション効果）は殆ど得られない。つまり、溝Ｄ２ａの存在比を大きくしてもアキュミュレーション効果による低抵抗化は殆ど得られない。したがって、アキュミュレーション効果により得られる低抵抗化の効果よりも、エピタキシャル層ＥＰ内における溝Ｄ２ａの占有部分が大きいことに起因してソース−ドレイン間の電流経路の断面積が縮小することよる高抵抗化の悪影響の方が大きい。
【００４５】
上記の問題は、今後半導体装置を微細化することで、隣り合う溝Ｄ２ａ同士の第１方向の間隔が小さくなるほど、顕著になる。この場合、溝Ｄ２ａの存在比を低減し、エピタキシャル層ＥＰ存在比を大きくした方が、エピタキシャル層ＥＰ内での電流経路を大きい断面積で確保することができるため、オン抵抗の低減に有利である。
【００４６】
そこで、本実施の形態では、図１に示すように、第２方向に延在する溝Ｄ１内に埋め込まれたゲート電極ＧＥを有する縦型ＭＯＳＦＥＴにおいて、溝Ｄ１の底面に、第２方向に並ぶ複数の溝Ｄ２を形成し、それらの溝Ｄ２のそれぞれの内部にゲート電極ＧＥの一部である下部電極ＧＤ２を埋め込んでいる。また、溝Ｄ２内には、溝Ｄ１の側壁を覆うゲート絶縁膜ＧＦよりも膜厚が大きい絶縁膜ＴＦを形成している。
【００４７】
このように、溝Ｄ２を第２方向に延在する形状ではなく、第２方向において部分的に分断した島状に配置することで、ドレイン領域を構成する半導体基板ＳＢと対向する下部電極ＧＤ２の面積を低減することができるため、比較例に比べて、ゲート電極ＧＥとドレイン領域との間に生じる容量（帰還容量Ｃｒｓｓ）の増大を防ぐことができる。よって、縦型ＭＯＳＦＥＴのスイッチング速度が低下することを防ぐことができる。
【００４８】
また、比較例に比べて、本実施の形態では溝Ｄ２および下部電極ＧＤ２の存在比が小さい。すなわち、比較例に比べて、本実施の形態では、エピタキシャル層ＥＰ内における溝Ｄ２の占有部分が小さい。しかし、縦型ＭＯＳＦＥＴのオフ時に島状に配置された複数の下部電極ＧＤ２同士の間で空乏層が閉じれば、比較例に比べて本実施の形態の縦型ＭＯＳＦＥＴの耐圧が低くなることはない。つまり、溝Ｄ２を形成することで、ドレイン領域とソース領域との間で高い耐圧を確保することができるため、多数キャリアの空乏化は阻害されない。よって、オン抵抗を低減する目的でエピタキシャル層ＥＰを比較的高濃度にしても、容易に空乏層を伸ばすことができるため、ドレイン−ソース間での高い耐圧を確保することが可能である。
【００４９】
また、比較例よりも溝Ｄ２の存在比を低減することで、ソース−ドレイン間の電流経路となるエピタキシャル層ＥＰの流れる方向に対する断面積が増大するため、縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００５０】
また、図３に示すように、直下に溝Ｄ２が形成されていない溝Ｄ１の底面は、ゲート絶縁膜ＧＦよりも厚い絶縁膜ＴＦにより覆われているため、溝Ｄ１内のゲート電極ＧＥ（上部電極ＧＤ１）と、当該ゲート電極ＧＥの直下の溝Ｄ１の底面であるエピタキシャル層ＥＰとの間に生じる容量が増大することを防ぐことができる。したがって、縦型ＭＯＳＦＥＴのスイッチング速度の低下を防ぐことができる。
【００５１】
したがって、本実施の形態の半導体装置では、耐圧の低下、および、帰還容量Ｃｒｓｓの増大に起因するスイッチング速度の低下を防ぎつつ、縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。よって、半導体装置の性能を向上させることができる。
【００５２】
なお、各下部電極ＧＤ２は全て、それらの上部の上部電極ＧＤ１と一体となっているから、複数の下部電極ＧＤ２のそれぞれの電位の確保に問題はない。
【００５３】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図５〜図１３を参照して説明する。図１〜図１３は、本実施の形態の半導体装置の製造工程中の断面図である。ここでは、ｎチャネル型の縦型ＭＯＳＦＥＴを形成する場合について説明する。
【００５４】
まず、図５に示すように、単結晶シリコンなどからなるｎ＋型の半導体基板ＳＢを用意する。続いて、半導体基板ＳＢ上に、エピタキシャル成長法によりエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰは、例えばｎ−型の半導体層である。そして、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、エピタキシャル層ＥＰ上に絶縁膜ＩＦ１を形成する。
【００５５】
続いて、フォトリソグラフィ技術を用い、図示しないレジストをマスクとして用いてエッチングを行うことで、絶縁膜ＩＦ１をパターニングする。絶縁膜ＩＦ１としては、例えば酸化シリコン膜などのハードマスクを用いることができる。その後、絶縁膜ＩＦ１をマスクとしてエピタキシャル層ＥＰを例えばドライエッチングすることで、エピタキシャル層ＥＰの上面に、第２方向に延在する溝Ｄ１を複数形成する。溝Ｄ１は、第１方向に複数並んで形成される。
【００５６】
次に、図６に示すように、溝Ｄ１の内部に、例えばＣＶＤ法を用いて、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。つまり、溝Ｄ１の側壁および底面を絶縁膜ＩＦ２により覆う。絶縁膜ＩＦ２は膜厚が小さいため、溝Ｄ１内は絶縁膜ＩＦ２により完全に埋め込まれることはない。その後、フォトリソグラフィ技術を用いて例えばドライエッチング（異方性エッチング）を行うことで、溝Ｄ１の底面を覆う絶縁膜ＩＦ２の一部を除去する。
【００５７】
このとき、図１に示す溝Ｄ２を形成する箇所の絶縁膜ＩＦ２を除去し、その他の領域における溝Ｄ１の底面を覆う絶縁膜ＩＦ２は除去しない。また、溝Ｄ１の側壁を覆う絶縁膜ＩＦ２は除去しない。これにより、第２方向に延在する溝Ｄ１の底面は、第２方向において並ぶ複数の箇所において絶縁膜ＩＦ２から露出する。
【００５８】
次に、図７に示すように、絶縁膜ＩＦ２をマスクとしてドライエッチングを行うことにより、溝Ｄ１の一部の底面に溝Ｄ２を形成する。このとき、溝Ｄ１の側面および一部の底面は絶縁膜ＩＦ２に覆われているため、溝Ｄ２を形成する際に溝Ｄ１の側面および一部の底面がエッチングされることを防止することができる。これにより、第２方向に延在する溝Ｄ１の底面には、第２方向に並んで複数の溝Ｄ２が形成される。溝Ｄ２の底面は、エピタキシャル層ＥＰの途中深さまで達している。
【００５９】
次に、図８に示すように、溝Ｄ２が形成された領域のエピタキシャル層、溝Ｄ２の側壁と底面とを酸化することで、溝Ｄ２の側壁と底面とを覆う犠牲酸化膜ＩＦ３を形成する。この酸化処理により、犠牲酸化膜ＩＦ３は溝Ｄ２の幅方向（第１方向）に拡張されるように形成される。つまり、溝Ｄ２の側壁と底面を構成するエピタキシャル層ＥＰが一定の厚さで酸化されて酸化膜となる。これにより、溝Ｄ２の側壁の第１方向の幅が拡がる。このとき、溝Ｄ１の側壁上には絶縁膜ＩＦ２が形成されているため、当該溝Ｄ１が形成された領域は酸化されない。
【００６０】
次に、図９に示すように、溝Ｄ２内に形成された犠牲酸化膜ＩＦ３をウェットエッチングにより除去する。このようにして犠牲酸化膜ＩＦ３を形成・除去することで、溝Ｄ２は拡張される。この拡張部分の大きさは、図８を用いて説明した工程で形成した犠牲酸化膜ＩＦ３の膜厚を変更することで、任意に設定することができる。
【００６１】
次に、図１０に示すように、拡張された溝Ｄ２の側壁および底面を酸化することで、絶縁膜（フィールド酸化膜）ＴＦを形成する。このとき、溝Ｄ１の直下に溝Ｄ２が形成されていない領域における溝Ｄ１の底面は、絶縁膜ＩＦ２に覆われているが、溝Ｄ２に近い領域における溝Ｄ１の底面には絶縁膜ＴＦが形成される。なお、溝Ｄ１の底面全体を絶縁膜ＴＦにより覆うために、図７を用いて説明した工程の後であって、図１０を用いて説明した工程の前に、溝Ｄ１の底面を覆う絶縁膜ＩＦ２のみを選択的に除去してもよい。
【００６２】
次に、図１１に示すように、絶縁膜ＩＦ２をエッチングにより除去する。続いて、酸化処理を行うことで、溝Ｄ１の側壁を覆うゲート絶縁膜ＧＦを形成する。なお、ゲート絶縁膜を形成する際の酸化処理により、絶縁膜ＴＦは図１０を用いて説明した工程において形成した時点よりも酸化が進み、より厚い酸化膜となる。つまり、絶縁膜ＴＦはゲート絶縁膜ＧＦよりも厚い膜である。このとき、溝Ｄ１の直下に溝Ｄ２が形成されていない領域における溝Ｄ１の底面にも、絶縁膜ＴＦが形成される（図３参照）。
【００６３】
次に、図１２に示すように、溝Ｄ１内および溝Ｄ２内に、電極材料膜を充填することで、ゲート電極ＧＥを形成する。ゲート電極ＧＥの材料としては、例えばポリシリコンを用いることができ、当該ポリシリコン膜は例えばＣＶＤ法により形成することができる。ここでは、ポリシリコン膜を形成した後、エピタキシャル層ＥＰ上の余分なポリシリコン膜を除去することで、複数のゲート電極ＧＥを形成する。ここでは、溝Ｄ１内にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥを上部電極ＧＤ１と呼び、溝Ｄ２内に絶縁膜ＴＦを介して形成されたゲート電極ＧＥを下部電極ＧＤ２と呼ぶ。
【００６４】
次に、図１３に示すように、各ゲート電極ＧＥの間の領域に不純物を例えばイオン注入法により導入することで、ｐ型の半導体領域であるベース領域ＢＲ、ｐ＋型半導体領域ＰＲ、および、ｎ＋型の半導体領域であるソース領域ＳＲを形成する。また、ゲート電極ＧＥ上およびソース領域ＳＲ上に、例えばＣＶＤ法により層間絶縁膜である絶縁膜ＩＦ４を形成する。また、フォトリソグラフィ技術を用いたエッチングにより、エピタキシャル層ＥＰの上面に、絶縁膜ＩＦ４の上面からエピタキシャル層ＥＰの途中深さまで達する溝Ｄ３を形成する。その後、溝Ｄ３内に、スパッタリング法などを用いて形成したソース電極ＳＥを埋め込む。
【００６５】
ベース領域ＢＲおよびｐ＋型半導体領域ＰＲは、ｐ型の不純物（例えばＢ（ホウ素））を導入することで形成することができる。ソース領域ＳＲは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入することで形成することができる。ｐ＋型半導体領域ＰＲは、例えば溝Ｄ３の形成後にイオン注入を行うことで形成する。この後、図示はしていないが、半導体基板ＳＢの裏面に接するドレイン電極を形成する。
【００６６】
以上により、ゲート電極ＧＥ、ソース領域ＳＲ、ドレイン領域である半導体基板ＳＢを有する縦型ＭＯＳＦＥＴを形成する。ここでは、溝Ｄ２内にゲート絶縁膜ＧＦよりも厚い絶縁膜ＴＦを形成しつつ、溝Ｄ１と溝Ｄ２の開口幅を、電極材料を埋め込むのに十分な幅とすることができる。本実施の形態では、溝Ｄ１の直下において、第２方向に並ぶ複数の溝Ｄ２を形成している。溝Ｄ２および下部電極ＧＤ２は、図４に示すように千鳥状に配置される。ここでいう千鳥状とは、第１列の複数の溝Ｄ２が、第２列の溝Ｄ２に対して食い違い状に配置されていることを意味する。
【００６７】
本実施の形態の半導体装置の製造工程では、溝Ｄ１の直下において、第２方向に所定の間隔で周期的に並ぶ複数の溝Ｄ２および下部電極ＧＤ２を形成することで、図１〜図４を用いて説明した上記半導体装置と同様の効果を得ることができる。
【００６８】
したがって、本実施の形態の半導体装置では、耐圧の低下、および、帰還容量Ｃｒｓｓの増大に起因するスイッチング速度の低下を防ぎつつ、縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。よって、半導体装置の性能を向上させることができる。
【００６９】
（実施の形態２）
以下に、図１４および図１５を用いて、本実施の形態の半導体装置について説明する。図１４および図１５は、本実施の形態の半導体装置を示す断面図である。図１４は、図２に対応する位置の断面を示し、図１５は、図３に対応する位置の断面を示している。つまり、図１５は図１４のＤ−Ｄ線における断面図である。
【００７０】
本実施の形態では、図１４および図１５に示すように、第２方向に隣り合って形成されている溝Ｄ２同士の間の領域のエピタキシャル層ＥＰの上面、つまり溝Ｄ１の底面に、ｎ型半導体層ＮＲが形成されている。つまり、ｎ型半導体層ＮＲは、溝Ｄ１の底面の近傍のエピタキシャル層ＥＰ内に形成されている。図１４および図１５では、ｎ型半導体層ＮＲの輪郭を破線で示している。
【００７１】
ｎ型半導体層ＮＲは、例えば図６を用いて説明した絶縁膜ＩＦ２の形成工程の後であって、図７を用いて説明した溝Ｄ２の形成工程の前において、溝Ｄ１の底面のエピタキシャル層ＥＰに対しｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入法により打ち込むことで形成することができる。その他の製造工程は、前記実施の形態１と同様である。
【００７２】
本実施の形態では、溝Ｄ１の底部近傍のエピタキシャル層ＥＰ内に、ｎ−型の半導体層であるエピタキシャル層ＥＰよりも濃度が高い不純物層であるｎ型半導体層ＮＲが形成される。このため、ｎ型半導体層ＮＲが形成された領域のエピタキシャル層ＥＰの抵抗値を低下させることができる。したがって、縦型ＭＯＳＦＥＴのオン抵抗を低減することができるため、半導体装置の性能を向上させることができる。
【００７３】
なお、前記実施の形態１に比べ、溝Ｄ１の底部近傍の不純物濃度が高くなるため、第２方向に隣り合う溝Ｄ２同士の間隔である距離ｂは、当該濃度に合わせて調整する必要がある。具体的には、ソース−ドレイン間の耐圧が低くなることを防ぐために、距離ｂを小さくする必要がある。
【００７４】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７５】
例えば、前記実施の形態１、２では、ｎチャネル型の縦型ＭＯＳＦＥＴについて説明したが、ｐチャネル型の縦型ＭＯＳＦＥＴであっても、同様の効果を得ることができる。この場合、前記実施の形態１、２で説明したＭＯＳＦＥＴを構成する各半導体領域の導電型を逆の導電型とすることで、ｐ型の縦型ＭＯＳＦＥＴを形成することができる。
【符号の説明】
【００７６】
Ｄ１、Ｄ２、Ｄ２ａ、Ｄ３    溝
ＥＰ    エピタキシャル層
ＧＤ２    下部電極
ＧＥ    ゲート電極
【図１】
0006514567.tif 000002
【図２】
0006514567.tif 000003
【図３】
0006514567.tif 000004
【図４】
0006514567.tif 000005
【図５】
0006514567.tif 000006
【図６】
0006514567.tif 000007
【図７】
0006514567.tif 000008
【図８】
0006514567.tif 000009
【図９】
0006514567.tif 000010
【図１０】
0006514567.tif 000011
【図１１】
0006514567.tif 000012
【図１２】
0006514567.tif 000013
【図１３】
0006514567.tif 000014
【図１４】
0006514567.tif 000015
【図１５】
0006514567.tif 000016
【図１６】
0006514567.tif 000017