(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を貫通し、前記半導体基板よりも熱膨張係数が大きい金属材料が用いられた貫通ビアと、
前記半導体基板下に配設され、絶縁部と、前記絶縁部内にあって前記貫通ビアの下方に少なくとも３層配設されたランド群を含む多層配線と
を有し、
前記ランド群は、
前記貫通ビアの下面に接して配設され、平面視で、外形サイズが前記貫通ビアと同じか又は前記貫通ビアよりも小さい、前記貫通ビア側から１層目の第１ランドと、
前記第１ランドの下方に、前記第１ランドとの層間に前記絶縁部の第１部分を介して配設され、平面視で、外形サイズが前記第１ランドよりも大きい、前記貫通ビア側から２層目の第２ランドと、
前記第２ランドの下方に、前記第２ランドとの層間に前記絶縁部の第２部分を介して配設された、前記貫通ビア側から３層目の第３ランドと
を含むことを特徴とする半導体装置。
【請求項２】
前記第１ランド及び前記第２ランドの少なくとも一方は、少なくとも１つの開口部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ランド群は、
前記貫通ビアの下方にｎ層（ｎ≧４）配設され、
前記貫通ビア側から３層目以降、ｍ層目（３≦ｍ＜ｎ）まで、平面視で、前記貫通ビア側からｉ層目（３≦ｉ≦ｍ）の第ｉランドの外形サイズが、前記貫通ビア側からｉ−１層目の第ｉ−１ランドの外形サイズよりも大きくなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ランド群は、
前記貫通ビアの下方にｎ層（ｎ≧３）配設され、
前記貫通ビア側から３層目以降、平面視で、前記貫通ビア側からｉ層目（３≦ｉ≦ｎ）の第ｉランドの外形サイズが、前記貫通ビア側からｉ−１層目の第ｉ−１ランドの外形サイズよりも大きくなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ランド群は、前記貫通ビア側から１層目以降、前記半導体基板下の、前記貫通ビアの半径相当の深さに位置するランドまで、徐々に外形サイズが大きくなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板を貫通し、前記半導体基板よりも熱膨張係数が大きい金属材料が用いられた貫通ビアと、
前記半導体基板下に配設され、絶縁部と、前記絶縁部内にあって前記貫通ビアの下方に少なくとも３層配設されたランド群を含む多層配線と
を有し、
前記ランド群は、
前記貫通ビアの下面に接して配設され、平面視で、外形サイズが前記貫通ビアと同じか又は前記貫通ビアよりも小さい、前記貫通ビア側から１層目の第１ランドと、
前記第１ランドの下方に、前記第１ランドとの層間に前記絶縁部の第１部分を介して配設され、平面視で、外形サイズが前記第１ランドよりも大きい、前記貫通ビア側から２層目の第２ランドと、
前記第２ランドの下方に、前記第２ランドとの層間に前記絶縁部の第２部分を介して配設された、前記貫通ビア側から３層目の第３ランドと
を含む半導体装置と、
前記半導体装置と積層され、前記多層配線に電気的に接続された基板と
を備えることを特徴とする電子装置。
【請求項７】
基板の第１面側から形成された開口部に、前記基板の熱膨張係数よりも大きい熱膨張係数を有するビアを形成する工程と、
前記ビア上に、前記ビアに接する第１ランドを形成する工程と、
前記第１ランド上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２ランドを形成する工程と、
前記基板の前記第１面側に多層配線を形成する工程と、
前記基板の第２面を研磨することにより、前記ビアの底面を前記基板から露出させる工程と
を有し、
前記第１ランドの平面視における第１サイズは、前記ビアの平面視における第２サイズと同じか又は前記第２サイズよりも小さく、
前記第２ランドの平面視における第３サイズは、前記第１サイズよりも大きく、
前記第１ランド及び前記第２ランドの少なくとも一方は、少なくとも１つの開口部を有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子装置並びに半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）等の半導体基板に、銅（Ｃｕ）等の金属材料を用い、半導体基板を貫通する貫通ビア（ＴＳＶ（Through Silicon Via）等と称される）を設ける技術が知られている。このような貫通ビアを含む半導体装置として、例えば、トランジスタのような回路素子を形成した半導体基板上に設ける多層配線の、半導体基板の貫通ビア上に、それよりも大きい配線を設け、その配線の上方に上層配線を設けた構造を有するものが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２４７２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通ビアを設けた半導体基板を用いる半導体装置では、半導体基板の材料に比べ、貫通ビアに用いる金属材料の熱膨張係数が大きいため、加熱時にそれらの熱膨張係数差に起因して、貫通ビアの端部が外方に飛び出す現象、いわゆるポップアップが起こる場合がある。このようなポップアップによる貫通ビアの端部の変位、貫通ビアの端部付近に生じる応力によって、半導体基板の表面に設けられる多層配線には、クラックが生じる可能性がある。多層配線に生じるクラックは、リーク不良や脆弱化等、半導体装置の性能、品質の劣化を招く恐れがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板と、前記半導体基板を貫通し、前記半導体基板よりも熱膨張係数が大きい金属材料が用いられた貫通ビアと、前記半導体基板下に配設され、絶縁部と、前記絶縁部内にあって前記貫通ビアの下方に少なくとも３層配設されたランド群を含む多層配線とを有し、前記ランド群は、前記貫通ビアの下面に接して配設され、平面視で、外形サイズが前記貫通ビアと同じか又は前記貫通ビアよりも小さい、前記貫通ビア側から１層目の第１ランドと、前記第１ランドの下方に、前記第１ランドとの層間に前記絶縁部の第１部分を介して配設され、平面視で、外形サイズが前記第１ランドよりも大きい、前記貫通ビア側から２層目の第２ランドと、前記第２ランドの下方に、前記第２ランドとの層間に前記絶縁部の第２部分を介して配設された、前記貫通ビア側から３層目の第３ランドとを含む半導体装置が提供される。
【０００６】
また、本発明の一観点によれば、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【０００７】
開示の技術によれば、半導体基板を貫通する貫通ビアのポップアップに起因した多層配線のクラックを抑え、高性能、高品質の半導体装置を実現することが可能になる。また、そのような半導体装置を備える高性能、高品質の電子装置を実現することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】３次元積層技術を採用した３次元積層デバイスの一例を示す図である。
【図２】３次元積層デバイスに用いられるチップの一例を示す図である。
【図３】貫通ビアが膨張した時の様子の一例を示す図である。
【図４】貫通ビアの外径と変位量との関係の一例を示す図である。
【図５】貫通ビアの近傍に生じるクラックの一例の説明図である。
【図６】貫通ビアの近傍に発生する応力の説明図である。
【図７】貫通ビアの近傍に発生する応力の分布図の一例である。
【図８】別形態のランド群を設けた時の貫通ビアの近傍に発生する応力の説明図である。
【図９】別形態のランド群を設けた時の貫通ビアの近傍に発生する応力の分布図の一例である。
【図１０】第１の実施の形態に係るチップの一例を示す図（その１）である。
【図１１】第１の実施の形態に係るチップの一例を示す図（その２）である。
【図１２】第１の実施の形態に係るチップの貫通ビアの近傍に発生する応力の説明図である。
【図１３】第１の実施の形態に係るチップの別例を示す図である。
【図１４】第２の実施の形態に係るチップの一例を示す図である。
【図１５】第２の実施の形態に係るランドの一例を示す図（その１）である。
【図１６】第２の実施の形態に係るランドの一例を示す図（その２）である。
【図１７】第２の実施の形態に係るランド間のビア接続の一例を示す図である。
【図１８】第２の実施の形態に係るチップの貫通ビアの近傍に発生する応力の説明図である。
【図１９】第２の実施の形態に係るチップの貫通ビアの近傍に発生する応力の分布図の一例である。
【図２０】第２の実施の形態に係るチップの別例を示す図である。
【図２１】第３の実施の形態に係るチップの一例を示す図である。
【図２２】第４の実施の形態に係るチップの一例を示す図である。
【図２３】第５の実施の形態に係るチップの一例を示す図である。
【図２４】第６の実施の形態に係るチップの形成方法の一例を示す図（その１）である。
【図２５】第６の実施の形態に係るチップの形成方法の一例を示す図（その２）である。
【図２６】第６の実施の形態に係るチップの形成方法の一例を示す図（その３）である。
【図２７】第６の実施の形態に係るチップの形成方法の一例を示す図（その４）である。
【図２８】第６の実施の形態に係る３次元積層デバイスの形成方法の一例を示す図である。
【発明を実施するための形態】
【０００９】
まず、ＴＳＶのような貫通ビアを用いたデバイスについて述べる。
近年では、電子素子のチップ群を１つの基板（回路基板、チップ等）上に搭載するマルチチップモジュール（電子装置）の要求が高まっている。マルチチップモジュールでは、ＩＣ（Integrated Circuits）等の半導体チップ、センサーチップ、メモリチップといったチップ群を、１つにパッケージングし、比較的容易に製品の小型化、高密度化を実現することが可能である。
【００１０】
マルチチップモジュールとしては、チップ群や、チップ（群）を含むパッケージ群を、２次元的に集積する構造のほか、チップ群やパッケージ群を、積層して３次元的に集積する構造が知られている。
【００１１】
チップ群を積層して集積する３次元積層デバイスでは、例えば、チップ群やパッケージ群をワイヤボンディングで互いに電気的に接続する方式、チップ群やパッケージ群に設けた貫通ビアで互いに電気的に接続する方式が知られている。
【００１２】
図１は３次元積層技術を採用したマルチチップモジュール（３次元積層デバイス）の一例を示す図である。図１には、３次元積層デバイスの一例の要部断面を模式的に図示している。
【００１３】
図１には、３つのチップ２１０、チップ２２０、チップ２３０を積層した３次元積層デバイス２００を例示している。
チップ２１０は、樹脂層２１１と、樹脂層２１１内に埋め込まれた半導体チップ２１２と、樹脂層２１１の表裏面に設けられた配線層２１３及び配線層２１４（再配線層）とを有する、いわゆる擬似ＳｏＣ（System on Chip）である。チップ２１０は、樹脂層２１１を貫通し、その表裏面の配線層２１３と配線層２１４との間を電気的に接続する貫通ビア２１５を更に有する。
【００１４】
樹脂層２１１には、エポキシ樹脂等の樹脂材料が用いられる。樹脂材料には、シリカ等の絶縁性のフィラーが含まれてもよい。このような樹脂層２１１内に、半導体チップ２１２が、その端子２１２ａが露出するように、埋め込まれる。
【００１５】
半導体チップ２１２は、トランジスタ、例えばロジックトランジスタのような回路素子を含むＬＳＩ（Large Scale Integration）等である。尚、樹脂層２１１内には、このような半導体チップ２１２のほか、半導体チップ２１２と同種又は異種の少なくとも１つの半導体チップや、チップコンデンサ等の少なくとも１つのチップ部品が含まれてもよい。
【００１６】
半導体チップ２１２の端子２１２ａが露出する面側に設けられる配線層２１３は、端子２１２ａ及び貫通ビア２１５の一端に電気的に接続される導体部２１３ａ（配線、ビア等）と、導体部２１３ａの所定の部位を覆う絶縁部２１３ｂとを有する。反対の面側の配線層２１４は、貫通ビア２１５の他端に電気的に接続される導体部２１４ａ（配線、ビア等）と、導体部２１４ａの所定の部位を覆う絶縁部２１４ｂとを有する。導体部２１３ａ及び導体部２１４ａには、Ｃｕ等の導体材料が用いられる。絶縁部２１３ｂ及び絶縁部２１４ｂには、ポリイミド等の絶縁材料が用いられる。
【００１７】
樹脂層２１１を貫通して配線層２１３と配線層２１４と間を電気的に接続する貫通ビア２１５には、各種導体材料、例えば、ポリシリコン、タングステン（Ｗ）、Ｃｕ等が用いられる。
【００１８】
チップ２２０は、Ｓｉ基板等の半導体基板２２１と、半導体基板２２１の表裏面に設けられた配線層２２２及び配線層２２３とを有する半導体チップである。ここでは図示を省略するが、半導体基板２２１には、トランジスタ等の回路素子が形成される。チップ２２０は、半導体基板２２１を貫通し、配線層２２２と配線層２２３との間を電気的に接続する貫通ビア２２４を更に有する。貫通ビア２２４には、各種導体材料、例えば、ポリシリコン、Ｗ、Ｃｕ等が用いられる。貫通ビア２２４の側縁部は、例えば、絶縁膜（図示せず）とされ、その場合、当該絶縁膜の内側に、Ｃｕ等の導体材料が設けられる。
【００１９】
チップ２２０の配線層２２２及び配線層２２３はそれぞれ、貫通ビア２２４に電気的に接続される導体部２２２ａ及び導体部２２３ａ（配線、ビア等）と、それらの所定の部位を覆う絶縁部２２２ｂ及び絶縁部２２３ｂとを有する。導体部２２２ａ及び導体部２２３ａには、Ｃｕ等の各種導体材料が用いられる。絶縁部２２２ｂ及び絶縁部２２３ｂには、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）等の各種絶縁材料が用いられる。
【００２０】
チップ２３０も同様に、Ｓｉ基板等の半導体基板２３１と、半導体基板２３１の表裏面に設けられた配線層２３２及び配線層２３３とを有する半導体チップである。ここでは図示を省略するが、半導体基板２３１には、トランジスタ等の回路素子が形成される。チップ２３０は、半導体基板２３１を貫通し、配線層２３２と配線層２３３との間を電気的に接続する貫通ビア２３４を更に有する。貫通ビア２３４には、ポリシリコン、Ｗ、Ｃｕ等の各種導体材料が用いられる。貫通ビア２３４の側縁部は、例えば、絶縁膜（図示せず）とされ、その場合、当該絶縁膜の内側に、Ｃｕ等の導体材料が設けられる。
【００２１】
チップ２３０の配線層２３２及び配線層２３３はそれぞれ、貫通ビア２３４に電気的に接続される導体部２３２ａ及び導体部２３３ａ（配線、ビア等）と、それらの所定の部位を覆う絶縁部２３２ｂ及び絶縁部２３３ｂとを有する。導体部２３２ａ及び導体部２３３ａには、Ｃｕ等の各種導体材料が用いられる。絶縁部２３２ｂ及び絶縁部２３３ｂには、ＳｉＯ等の各種絶縁材料が用いられる。
【００２２】
チップ２２０とチップ２３０とは、互いの配線層２２３（その導体部２２３ａ）と配線層２３２（その導体部２３２ａ）とがバンプ２６０を通じて電気的に接続される。チップ２２０とチップ２１０とは、互いの配線層２２２（その導体部２２２ａ）と配線層２１４（その導体部２１４ａ）とがバンプ２５０を通じて電気的に接続される。チップ２１０の配線層２１３（その導体部２１３ａ）にはバンプ２４０が電気的に接続される。バンプ２４０は、３次元積層デバイス２００の外部接続端子として利用される。
【００２３】
チップ２２０及びチップ２３０には、例えば、ＬＳＩ、メモリチップ等の半導体チップが用いられる。
例えば、ロジックトランジスタのような回路素子を含む半導体チップ２１２を内蔵したチップ２１０（擬似ＳｏＣ）の上に、メモリチップであるチップ２２０及びチップ２３０を積層した３次元積層デバイス２００が得られる。このような３次元積層デバイス２００の場合、上記のようにチップ２１０、チップ２２０及びチップ２３０を、貫通ビア２１５、貫通ビア２２４及び貫通ビア２３４を用いて電気的に接続する形態を採用すると、メモリ−ロジック間の信号伝送等に有利となる。即ち、チップ２２０及びチップ２３０をワイヤボンディングでチップ２１０に電気的に接続する形態に比べて、信号伝送線路長（バス長）の短縮を図ることができ、高速、高帯域バスの実現や、低消費電力化の実現が可能になる。また、モバイル端末のような装置では、より小さなパッケージングを可能にし、バッテリ領域の拡張等にも寄与し得る。
【００２４】
尚、図１に示すような３次元積層デバイス２００において、チップ群の積層数は、この例に示すような３層に限定されるものではない。また、積層されるチップ群のうち、内層のチップ（群）には、メモリチップ等の半導体チップのほか、Ｓｉインターポーザのような中継基板が用いられてもよい。また、ここでは擬似ＳｏＣの上にチップ群を積層する場合を例示したが、所定の導体パターンを形成したプリント板のような回路基板上にチップ群を積層して３次元積層デバイスを得てもよい。
【００２５】
このように３次元積層デバイスでは、チップの表裏面に設けられる配線層間を電気的に接続するため、表裏面間を貫通するように貫通ビアが設けられる。
図２は３次元積層デバイスに用いられるチップの一例を示す図である。図２には、チップの一例の要部断面を模式的に図示している。
【００２６】
図２に例示するように、３次元積層デバイスに用いられるチップ３００には、Ｓｉ基板等の半導体基板３１０を貫通し、その表面３１０ａ側の配線層３２０（多層配線）と、裏面３１０ｂ側の配線層３３０（Back End Of Line；ＢＥＯＬ）とを電気的に接続する、貫通ビア３４０が設けられる。
【００２７】
半導体基板３１０の表面３１０ａ（アクティブ面）には、トランジスタ等の回路素子が形成される。半導体基板３１０を貫通する貫通ビア３４０には、ポリシリコン、Ｗ、Ｃｕ等の各種導体材料が用いられる。貫通ビア３４０の側縁部は、例えば、無機系又は有機系の絶縁膜（図示せず）とされ、その場合、当該絶縁膜の内側に、Ｃｕ等の導体材料が設けられる。当該絶縁膜により、半導体基板３１０と貫通ビア３４０の導体材料との直接的な接触が抑えられる。
【００２８】
半導体基板３１０の表面３１０ａの配線層３２０（アクティブ層）は、導体部３２１（配線、ビア等）及び絶縁部３２２を有する。導体部３２１には、Ｃｕ等の各種導体材料が用いられる。絶縁部３２２には、ＳｉＯ等の各種絶縁材料が用いられる。導体部３２１の配線の、ビアが接続される部位には、ランドが設けられる。配線層３２０の導体部３２１には、例えば図２に示すように、貫通ビア３４０の一端の上方に設けられた、複数層（ここでは一例として５層）のランド３２１ａ群が含まれる。ランド３２１ａ群は、例えば、平面視で、貫通ビア３４０の外形サイズよりも大きな外形サイズとされ、貫通ビア３４０に対してオーバーハングするように配置される。
【００２９】
半導体基板３１０の裏面３１０ｂの配線層３３０は、導体部３３１（配線、アンダーバンプメタル（ＵＢＭ）等）及び絶縁部３３２を有する。導体部３３１には、Ｃｕ等の導体材料が用いられる。絶縁部３３２には、無機系又は有機系の各種絶縁材料が用いられる。導体部３３１は、貫通ビア３４０の他端の下方に設けられ、貫通ビア３４０と電気的に接続される。導体部３３１には、バンプ３５０が設けられる。バンプ３５０は、チップ３００の外部接続端子として利用される。
【００３０】
上記のような貫通ビア３４０を含むチップ３００は、例えば、次のようにして形成される。
まず、トランジスタ等を形成した半導体基板３１０の表面３１０ａに、配線層３２０が形成される。配線層３２０の形成には、フォトリソグラフィ技術、エッチング技術、絶縁膜及び導体膜の成膜技術等が用いられる。
【００３１】
次いで、半導体基板３１０の裏面３１０ｂ側から、貫通ビア３４０を形成する位置に、半導体基板３１０を貫通し且つ配線層３２０のランド３２１ａに達する貫通孔３１１が形成される。半導体基板３１０にＳｉ基板が用いられる場合には、例えば、六フッ化硫黄（ＳＦ6）系のガスを用いたドライエッチングにより、貫通孔３１１が形成される。
【００３２】
次いで、貫通孔３１１内に貫通ビア３４０が形成される。例えば、貫通孔３１１の内壁に絶縁膜が形成され、その貫通孔３１１内に、Ｃｕの電解めっきによって導体材料が充填され、貫通ビア３４０が形成される。貫通ビア３４０の形成後には、例えば、その導体材料の安定化（結晶化、結晶粒成長、不要成分除去等）のために、所定の温度での熱処理が行われる。
【００３３】
貫通ビア３４０の形成後、半導体基板３１０の裏面３１０ｂに、貫通ビア３４０に電気的に接続される導体部３３１を有する配線層３３０が形成される。導体部３３１上にはバンプ３５０が形成される。
【００３４】
このような方法により、上記のようなチップ３００が形成される。
或いは、チップ３００は、次のような方法でも形成される。
まず、トランジスタ等を形成した半導体基板３１０の表面３１０ａ側に、半導体基板３１０の内部に達する貫通孔３１１が形成され、その貫通孔３１１内にビア（上記の貫通ビア３４０となる要素）が形成される。所定の温度での熱処理が行われ、半導体基板３１０の表面３１０ａ側に、配線層３２０が形成される。その後、半導体基板３１０の裏面側がバックグラインディング法によって研削され、半導体基板３１０に形成されたビアが露出され、貫通ビア３４０が形成される。貫通ビア３４０の端面が露出する半導体基板３１０の裏面３１０ｂ側に、導体部３３１を有する配線層３３０が形成され、導体部３３１上にはバンプ３５０が形成される。これにより、チップ３００が形成される。
【００３５】
ところで、上記のようなチップ３００では、その貫通ビア３４０に起因した不良が発生する場合がある。この点について、以下に説明する。
ここでは、半導体基板３１０にＳｉ基板が用いられ、貫通ビア３４０の導体材料にＣｕが用いられたチップ３００を例にとる。この場合、Ｓｉの熱膨張係数は２．３ｐｐｍ／Ｋ、Ｃｕの熱膨張係数は１６．６ｐｐｍ／Ｋであることから、半導体基板３１０と貫通ビア３４０との間の熱膨張係数差が比較的大きくなる。
【００３６】
チップ３００の形成過程において、貫通ビア３４０の形成以後には、充填したＣｕの安定化の際や成膜の際に、熱が付与される。この際、半導体基板３１０のＳｉに比べて熱膨張係数の大きい貫通ビア３４０のＣｕは、半導体基板３１０のＳｉよりも大きく膨張し易い。
【００３７】
図３は貫通ビアが膨張した時の様子の一例を示す図である。図３には、直上にランド群が形成されている貫通ビアの端部とその周辺部の断面の一例を模式的に図示している。
図３に示すように、半導体基板３１０に形成された貫通ビア３４０は、加熱により、半導体基板３１０との熱膨張係数差に起因して、貫通孔３１１の外側に向かって飛び出すように膨張することがある。また、加熱の際には、貫通ビア３４０のＣｕの結晶粒成長も起こり得る。このような貫通ビア３４０のＣｕの結晶粒成長と、上記のような貫通ビア３４０と半導体基板３１０との熱膨張係数差とに起因して、図３に示すように、貫通ビア３４０が貫通孔３１１の外側に向かって飛び出すように膨張することもある。
【００３８】
このように貫通ビア３４０が半導体基板３１０の貫通孔３１１から飛び出すように膨張する現象は、ポップアップ（又はポンピング）と称される。ポップアップは、貫通ビア３４０の外径（直径）が大きくなり、その体積が大きくなるほど、顕著に現れる傾向がある。
【００３９】
図４は貫通ビアの外径と変位量との関係の一例を示す図である。図４（Ａ）には、貫通ビアの端部とその周辺部の断面を模式的に図示し、図４（Ｂ）には、貫通ビアの膨張に伴う上層部の変位量を計算した例を図示している。
【００４０】
変位量の計算には、図４（Ａ）に示すような、Ｓｉ基板３１０Ａに、Ｃｕ貫通ビア３４０Ａが、アクティブ層３２０Ａ（配線層）まで設けられた構造を有するモデルを用いている。ここで、Ｓｉ基板３１０Ａの厚さは２００μｍ、Ｃｕ貫通ビア３４０Ａの外径Ｄ［μｍ］は２００μｍ及び５０μｍに設定している。また、Ｓｉ基板３１０Ａの熱膨張係数は２．３ｐｐｍ／Ｋ、Ｃｕ貫通ビア３４０Ａの熱膨張係数は１６．６ｐｐｍ／Ｋ、アクティブ層３２０Ａは層間絶縁膜とし、その熱膨張係数を、代表値である１３０ｐｐｍ／Ｋに設定している。
【００４１】
Ｃｕは、２５０℃で再結晶化されてストレスゼロである。残留応力値と、２５℃、２００℃（チップ形成過程で行われる加熱の温度）、５００℃（貫通ビア形成後に行われる熱処理の温度）についての応力値から、図４（Ａ）に示すようなアクティブ層３２０Ａの変位量Ｈを見積もる。図４（Ｂ）には、各外径Ｄ（２００μｍ又は５０μｍ）のＣｕ貫通ビア３４０Ａの場合について得られる、温度Ｔ［℃］と、アクティブ層３２０Ａの変位量Ｈ［μｍ］との関係の一例を、示している。
【００４２】
図４（Ｂ）より、外径Ｄが５０μｍのＣｕ貫通ビア３４０Ａでは、温度Ｔが５００℃の時に、変位量Ｈが約０．１μｍとなり、Ｃｕ貫通ビア３４０Ａの膨張に伴うアクティブ層３２０Ａの変位が認められる。外径Ｄがより大きい２００μｍのＣｕ貫通ビア３４０Ａでは、温度Ｔが５００℃の時に、変位量Ｈが約０．４μｍとなり、外径Ｄが５０μｍの場合に比べ、Ｃｕ貫通ビア３４０Ａの膨張に伴い、アクティブ層３２０Ａに、より大きな変位が生じる。
【００４３】
このようにアクティブ層３２０Ａの変位、換言すればＣｕ貫通ビア３４０Ａのポップアップは、Ｃｕ貫通ビア３４０Ａの外径Ｄが大きくなり、その体積が大きくなるほど、顕著に現れる傾向がある。
【００４４】
このような観点から、図２及び図３に示すようなチップ３００において、ポップアップ（配線層３２０（アクティブ層）の変位）を抑えるうえでは、半導体基板３１０に、外径の小さい、細い貫通ビア３４０を形成することが好ましいと言える。但し、貫通ビア３４０を細くするほどアスペクト比が高くなるため、半導体基板３１０の貫通孔３１１の形成、貫通孔３１１への導体材料の充填が困難になるといった製造上のデメリットが生じる可能性が高まる。また、貫通ビア３４０を細くするほどその内部応力が高くなるほか、平面サイズ（配線層３２０の導体部３２１との接触面積）が小さくなることで抵抗が増大するといった構造上のデメリットが生じる可能性が高まる。
【００４５】
貫通ビア３４０のポップアップが起こると、例えば、配線層３２０（アクティブ層）には、図３に示すような、貫通ビア３４０上のランド３２１ａ群を押し上げるような変形が生じる。このような変形の結果、貫通ビア３４０の近傍には、クラックが生じる可能性がある。
【００４６】
図５は貫通ビアの近傍に生じるクラックの一例の説明図である。
図５では便宜上、上記図２及び図３のチップ３００を上下反転した時の、貫通ビア３４０とその周辺部の断面の一例を模式的に図示している。即ち、貫通ビア３４０が設けられた半導体基板３１０の下面に、ランド３２１ａ群を含む配線層３２０が配置された状態を図示している。
【００４７】
図５に示すように、貫通ビア３４０のポップアップ、それによる配線層３２０の変形が起こると、半導体基板３１０、貫通ビア３４０、及び配線層３２０の絶縁部３２２が接する部位４１０、いわゆる３重点を起点にして、クラック４１１が生じる場合がある。また、図５に示すように、貫通ビア３４０の直下に設けられてその変形を直接的に受ける１層目のランド３２１ａと、絶縁部３２２との界面の部位４２０を起点にして、クラック４１２が生じる場合がある。このようなクラック４１１、クラック４１２が生じると、電気的なリーク不良が生じたり、構造的に脆弱になったりする等、チップ３００、更にはチップ３００を用いた３次元積層デバイスの性能、品質の劣化を招く恐れがある。
【００４８】
上記のようなクラック４１１、クラック４１２は、次のような理由で生じるものと考えられる。ここで、図６は貫通ビアの近傍に発生する応力（せん断応力）の説明図、図７は貫通ビアの近傍に発生する応力の分布図の一例である。尚、図７には、４００℃の熱処理状態の応力分布図を例示している。
【００４９】
貫通ビア３４０は、所定の温度での加熱により、半導体基板３１０の貫通孔３１１からポップアップする。このような貫通ビア３４０のポップアップにより、図６に示すように、貫通ビア３４０と半導体基板３１０及び絶縁部３２２との界面（３重点）には、半導体基板３１０、貫通ビア３４０及び絶縁部３２２の熱膨張による応力差が、せん断応力４３０として現れる。図７より、３重点における応力は８０ＭＰａとなる。このような３重点に発生するせん断応力４３０により、上記図５に示したようなクラック４１１が生じる。貫通ビア３４０にＣｕが用いられ、絶縁部３２２にＣｕよりもヤング率の高い無機系絶縁材料が用いられている場合には、絶縁部３２２が貫通ビア３４０よりも変形し難く、絶縁部３２２が貫通ビア３４０の変形に耐えられず、クラック４１１が生じ易くなる。
【００５０】
また、ポップアップする貫通ビア３４０に生じる応力は、概ね図６の貫通ビア３４０の下端面から配線層３２０に対して放射状に伝搬する。ランド３２１ａにＣｕが用いられ、絶縁部３２２にＣｕよりもヤング率の高い無機系絶縁材料が用いられている場合、ポップアップする貫通ビア３４０から放射状に伝搬する応力は、ランド３２１ａが緩やかに変形することで吸収される。ところが、ランド３２１ａの外縁と絶縁部３２２との界面には、それらのヤング率が異なることで、図６に示すように、せん断応力４４０が発生する。図７より、ランド３２１ａの外縁（コーナー部）における応力は２４ＭＰａとなる。このようにランド３２１ａの外縁と絶縁部３２２との界面に発生するせん断応力４４０により、上記図５に示したようなクラック４１２が生じる。
【００５１】
一方、貫通ビア３４０の下方に設けるランド群は、次の図８に示すような形態とすることも可能である。ここで、図８は別形態のランド群を設けた時の貫通ビアの近傍に発生する応力（せん断応力）の説明図、図９は別形態のランド群を設けた時の貫通ビアの近傍に発生する応力の分布図の一例である。尚、図９には、４００℃の熱処理状態の応力分布図を例示している。
【００５２】
図８には、貫通ビア３４０の下方に、平面視で、貫通ビア３４０の外形サイズと同一又は実質的に同一の外形サイズのランド３２１ｂ群を設けたチップ３００Ｂを例示している。
【００５３】
このように貫通ビア３４０の下方に、それと同一又は実質的に同一の外形サイズのランド３２１ｂ群を設けた場合には、図８及び図９に示すように、貫通ビア３４０と接するランド３２１ｂの外縁に、せん断応力４５０が発生する。図９より、３重点における応力は３７ＭＰａとなる。チップ３００Ｂでは、３重点における応力の集中は抑えられる一方、３重点よりも下方に位置する、当該ランド３２１ｂのコーナー部分に、高いせん断応力４５０が発生する。図９より、ランド３２１ｂのコーナー部における応力は１２５ＭＰａとなる。ポップアップする貫通ビア３４０に押され、それに接するランド３２１ｂが変形し、その変形に周囲の絶縁部３２２が耐えられず、ランド３２１ｂの外縁と絶縁部３２２との界面にせん断応力４５０が発生する。このようなせん断応力４５０により、ランド３２１ｂと絶縁部３２２との界面にクラックが生じる。
【００５４】
このようにチップ３００（図５〜図７）では、その貫通ビア３４０の膨張変形により、半導体基板３１０、貫通ビア３４０及び絶縁部３２２の界面（３重点）や、ランド３２１ａと絶縁部３２２との界面に、クラック（４１１，４１２）が生じ易い。また、チップ３００Ｂ（図８及び図９）でも、ランド３２１ｂと絶縁部３２２との界面に、クラックが生じ易い。クラックは、チップ３００やチップ３００Ｂのリーク不良や脆弱化を招く恐れがあり、チップ３００やチップ３００Ｂ、更にはそれを用いた３次元積層デバイスの性能、品質の劣化を招く恐れがある。
【００５５】
以上のような点に鑑み、ここでは以下に実施の形態として示すような構造を採用し、貫通ビアの膨張変形に起因した配線層（多層配線）のクラックの発生を抑える。
まず、第１の実施の形態について説明する。
【００５６】
図１０及び図１１は第１の実施の形態に係るチップの一例を示す図である。図１０には、第１の実施の形態に係るチップの一例の要部断面を模式的に図示している。図１１には、第１の実施の形態に係るチップの一例の要部平面を模式的に図示している。
【００５７】
図１０に示すチップ１（半導体装置）は、半導体基板１０と、半導体基板１０の表面１０ａ側に設けられる配線層２０（多層配線）と、半導体基板１０を貫通するように設けられる貫通ビア３０とを含む。
【００５８】
半導体基板１０には、Ｓｉ基板等の半導体基板が用いられる。半導体基板１０の表面１０ａ（アクティブ面）には、トランジスタ等の回路素子が形成される。
配線層２０は、半導体基板１０の表面１０ａ側に設けられる配線層（アクティブ層、多層配線）であって、貫通ビア３０の下方に位置するランド２１群と、それらを覆う絶縁部２２とを含む。絶縁部２２内には、ランド２１群のほか、半導体基板１０に形成されるトランジスタ等の回路素子や、ランド２１又はランド２１群に電気的に接続される導体部（配線、ビア等）が含まれ得る。尚、図１０及び図１１には、配線層２０の導体部として、ランド２１群のみを図示している。配線層２０の、ランド２１群等の導体部には、Ｃｕ等の各種導体材料が用いられる。配線層２０の絶縁部２２には、ＳｉＯ等の各種絶縁材料が用いられる。
【００５９】
貫通ビア３０は、配線層２０のランド２１群の上方に、半導体基板１０を貫通するように設けられる。貫通ビア３０は、半導体基板１０の表面１０ａ側の配線層２０と、半導体基板１０の裏面側に設けられる配線層（ＢＥＯＬ）とを電気的に接続する。貫通ビア３０には、Ｃｕ等の各種導体材料が用いられる。貫通ビア３０の側縁部は、例えば、無機系又は有機系の絶縁膜（図示せず）とされ、その場合、当該絶縁膜の内側に、Ｃｕ等の導体材料が設けられる。当該絶縁膜により、半導体基板１０と貫通ビア３０の導体材料との直接的な接触が抑えられる。
【００６０】
貫通ビア３０の下方に位置するランド２１群として、図１０には５層のランド群Ｍ１〜Ｍ５を例示している。
ランド２１群のうち、貫通ビア３０側から１層目のランドＭ１は、貫通ビア３０の端面（図１０の貫通ビア３０の下面）に接するように配置される。この１層目のランドＭ１は、図１０及び図１１に示すように、平面視で、貫通ビア３０からはみ出さないように、例えば貫通ビア３０の外形サイズと同一又は実質的に同一の外形サイズとされる。尚、図１１には便宜上、貫通ビア３０の外形サイズよりも若干小さい外形サイズで１層目のランドＭ１を図示するが、上記のように、ランドＭ１の外形サイズは、貫通ビア３０の外形サイズと同一又は実質的に同一とされる。
【００６１】
ランド２１群のうち、貫通ビア３０側から２層目のランドＭ２は、絶縁部２２を介して１層目のランドＭ１の下方に配置される。この２層目のランドＭ２は、図１０及び図１１に示すように、平面視で、１層目のランドＭ１の外形サイズよりも大きい外形サイズとされる。
【００６２】
ランド２１群のうち、貫通ビア３０側から３層目のランドＭ３は、絶縁部２２を介して２層目のランドＭ２の下方に配置される。この例では、３層目のランドＭ３は、図１０及び図１１に示すように、平面視で、２層目のランドＭ２の外形サイズよりも大きい外形サイズとされる。貫通ビア３０側から４層目のランドＭ４、５層目のランドＭ５も同様に、図１０及び図１１に示すように、平面視で、２層目のランドＭ２の外形サイズよりも大きい外形サイズとされ、この例では、３層目のランドＭ３と同一又は実質的に同一の外形サイズとされる。
【００６３】
このようにチップ１のランド２１群は、１層目（ランドＭ１）が貫通ビア３０と同一又は実質的に同一の外形サイズとされ、２層目（ランドＭ２）、３層目（ランドＭ３）と貫通ビア３０から離れるに従って外形サイズが徐々に大きくなる構造とされる。チップ１では、このような構造が採用されることで、貫通ビア３０のポップアップに伴って発生する応力の集中が抑えられる。
【００６４】
図１２は第１の実施の形態に係るチップの貫通ビアの近傍に発生する応力（せん断応力）の説明図である。
貫通ビア３０は、所定の温度での加熱により、半導体基板１０の貫通孔１１からポップアップする。貫通ビア３０、半導体基板１０及び絶縁部２２は、各々異なる熱膨張係数を有し、ポップアップする貫通ビア３０と、半導体基板１０及び絶縁部２２との界面には、それらの熱膨張による応力差が、せん断応力４０として現れる。このようなせん断応力４０の、貫通ビア３０、半導体基板１０及び絶縁部２２が接する３重点における集中を抑えるため、ランド２１群のうち、１層目のランドＭ１を、平面視で貫通ビア３０からはみ出さないような外形サイズで設ける。
【００６５】
ポップアップする貫通ビア３０の応力は、その端面中心から放射状に伝搬する。ＣｕがランドＭ１に用いられ、Ｃｕよりもヤング率の高い材料が絶縁部２２に用いられている場合、貫通ビア３０から放射状に伝搬する応力は、ランドＭ１の変形によって吸収される。一方、ランドＭ１の外縁と絶縁部２２との界面には、それらのヤング率の違いから、せん断応力４０が発生する。１層目のランドＭ１を、平面視で貫通ビア３０からはみ出さない外形サイズとした時には、３重点における応力集中が抑えられる一方で、３重点より下方のランドＭ１の外縁と、よりヤング率の高い絶縁部２２との界面でせん断応力４０が大きくなり得る。そこで、２層目のランドＭ２を、平面視で１層目のランドＭ１よりも大きい外形サイズとし、１層目のランドＭ１の外縁と絶縁部２２との界面に生じるせん断応力４０を、ランドＭ１の下方に位置する２層目のランドＭ２で吸収し、緩和する。
【００６６】
この例のように、３層目のランドＭ３を、２層目のランドＭ２よりも大きな外形サイズとしている場合には、同様に、２層目のランドＭ２の外縁と絶縁部２２との界面に生じるせん断応力４１を、ランドＭ２の下方に位置する３層目のランドＭ３で吸収し、緩和する。
【００６７】
このようにチップ１では、１層目のランドＭ１を、貫通ビア３０からはみ出さないような外形サイズとし、２層目のランドＭ２、３層目のランドＭ３を、貫通ビア３０から離れるに従って徐々に大きくなるような外形サイズとする。これにより、貫通ビア３０、半導体基板１０及び絶縁部２２の３重点における応力集中が抑えられ、更に、１層目のランドＭ１の外縁と絶縁部２２との界面、２層目のランドＭ２の外縁と絶縁部２２との界面における応力集中が抑えられる。
【００６８】
このような応力集中の抑制により、チップ１では、貫通ビア３０のポップアップに起因する配線層２０のクラックの発生が効果的に抑えられるようになる。それにより、クラックによるリーク不良や脆弱化が抑えられた高性能、高品質のチップ１を実現することが可能になり、更に、そのようなチップ１を用いた高性能、高品質の３次元積層デバイスを実現することが可能になる。
【００６９】
２層目以降のランド２１群の外形サイズ、即ちこの例ではランドＭ２〜Ｍ５の外形サイズは、ランド２１群の厚さ（配線層２０内に設けられる配線厚さ）単位で変化させることが可能である。例えば、２層目のランドＭ２の外形サイズは、１層目のランドＭ１の外形サイズよりも、配線厚さの２倍分、大きくし、３層目のランドＭ３の外形サイズは、２層目のランドＭ２の外形サイズよりも、配線厚さの１倍分、大きくする。
【００７０】
尚、２層目以降のランド２１群の外形サイズは、この例に限定されるものではない。２層目以降のランド２１群の外形サイズは、半導体基板１０、貫通ビア３０、ランド２１群、絶縁部２２の各々の材料種やサイズ、貫通ビア３０のポップアップによって生じる応力の大きさや伝搬範囲等に基づき、それぞれ適宜設定することができる。
【００７１】
ポップアップする貫通ビア３０に生じる応力は、概ね図１０や図１２の貫通ビア３０の下端面から配線層２０に対して放射状に伝搬し、伝搬に伴って徐々に減衰する。このような貫通ビア３０から配線層２０に対する応力伝搬においては、貫通ビア３０の下端面から貫通ビア３０の外径の半分相当の深さ、即ち貫通ビア３０の半径相当の深さよりも深い領域では、貫通ビア３０からの応力が十分に緩和される傾向がある。
【００７２】
このような観点から、チップ１では、ランド２１群のうち、１層目のランド２１は貫通ビア３０からはみ出さないような外形サイズとし、２層目以降、貫通ビア３０の半径相当の深さに位置するランド２１まで、徐々に外形サイズを大きくする。図１０〜図１２の例では、ランド２１群のうち３層目のランドＭ３まで徐々に外形サイズを大きくする場合を例示したが、上記のような貫通ビア３０からの応力伝搬の距離、範囲に基づき、例えば、３層目以降は２層目と同一又は実質的に同一の外形サイズとすることも可能である。或いは、４層目、５層目まで徐々に外形サイズを大きくすることも可能である。
【００７３】
貫通ビア３０の半径相当の深さに位置するランド２１より下層のランド２１は、それより１つ上層のランド２１と同じ外形サイズとすることができるほか、大きな外形サイズとしたり、或いは逆に小さな外形サイズとしたりすることもできる。
【００７４】
貫通ビア３０の下方に設けられるランド２１群のうちの、上下に隣接する、少なくとも１組のランド２１間は、ビアによって電気的に接続されてよい。
図１３は第１の実施の形態に係るチップの別例を示す図である。図１３には、第１の実施の形態に係るチップの別例の要部断面を模式的に図示している。
【００７５】
図１３に示すチップ１ａ（半導体装置）では、貫通ビア３０の下方に位置するランド２１群の、上下に隣接するランド２１間、即ち、ランドＭ１とＭ２、ランドＭ２とＭ３、ランドＭ３とＭ４、ランドＭ４とＭ５が、それぞれビア５０で電気的に接続される。尚、図１３には、配線層２０の導体部として、ランド２１群とビア５０のみを図示している。
【００７６】
図１３には、上下に隣接するランド２１間をビア５０群で電気的に接続する場合を例示するが、上下に隣接するランド２１間は、少なくとも１つのビア５０で電気的に接続することが可能である。
【００７７】
図１３には、上下に隣接する全ての組のランド２１間をビア５０群で電気的に接続する場合を例示するが、少なくとも１組のランド２１間を少なくとも１つのビア５０で電気的に接続することが可能である。貫通ビア３０の下方に設けられるランド２１群には、ビア５０で電気的に接続されないランド２１の組が含まれてもよい。
【００７８】
上記のようなチップ１及びチップ１ａにおいて、ランド２１群には、配線の一部として配置されたもの、同層の配線から分離されアイランド状に配置されたものが含まれ得る。また、２層目以降のランド２１群には、回路の一部として機能しない、ダミーランドパターンが含まれてもよい。
【００７９】
次に、第２の実施の形態について説明する。
図１４は第２の実施の形態に係るチップの一例を示す図である。図１４には、第２の実施の形態に係るチップの一例の要部断面を模式的に図示している。
【００８０】
図１４に示すチップ１ｂ（半導体装置）は、貫通ビア３０の下方に位置するランド２１群のうち、１層目のランドＭ１及び２層目のランドＭ２に開口部２１ａが設けられている点で、上記第１の実施の形態に係るチップ１，１ａと相違する。尚、図１４には、配線層２０の導体部として、ランド２１群のみを図示している。
【００８１】
開口部２１ａは、例えば図１４に示すように、１層目のランドＭ１及び２層目のランドＭ２に、それぞれ複数設けられる。開口部２１ａは、例えば図１４に示すように、１層目のランドＭ１に設けられる開口部２１ａの下方に、２層目のランドＭ２のその開口部２１ａではない部位が位置するように、配置される。
【００８２】
図１５及び図１６はそれぞれ、第２の実施の形態に係るランドの一例を示す図である。図１５及び図１６にはそれぞれ、第２の実施の形態に係るランドの一例の平面模式図を示している。
【００８３】
上記のようなランド２１（上記の例ではランドＭ１，Ｍ２）の開口部２１ａは、例えば図１５に示すように、平面視で縦横に整列させてメッシュ状に並べた配置とすることができる。このほか、開口部２１ａは、平面視で互い違いに市松模様状に並べた配置とすることもできる。尚、開口部２１ａの平面形状は、矩形状に限らず、円形状、楕円状、三角形状等、各種平面形状とすることができる。
【００８４】
また、ランド２１（上記の例ではランドＭ１，Ｍ２）の開口部２１ａは、例えば図１６に示すように、平面視で一方向に延びるスリットを平行に並べた配置とすることができる。
【００８５】
このような開口部２１ａを設けたランド２１間も、上記図１３の例に従い、ビア５０で電気的に接続されてよい。
図１７は第２の実施の形態に係るランド間のビア接続の一例を示す図である。図１７には、第２の実施の形態に係るランド群のうち、ビア接続が行われる、上下に隣接するランドのレイアウトを模式的に図示している。
【００８６】
図１７には、チップ１ｂのランド２１群の、貫通ビア３０側から１層目のランドＭ１と２層目のランドＭ２を部分的に図示しており、ランドＭ１の開口部２１ａの下方に、ランドＭ２のその開口部２１ａではない部位２１ｂが位置する様子を模式的に図示している。ランドＭ１とランドＭ２とは、互いのオーバーラップする部位で、ビア５１により接続される。ここでは一例として、ランドＭ１とランドＭ２とが、互いのオーバーラップする部位で、複数のビア５１で接続される場合を例示するが、ランドＭ１とランドＭ２とは、少なくとも１つのビア５１で接続される。
【００８７】
図１８は第２の実施の形態に係るチップの貫通ビアの近傍に発生する応力（せん断応力）の説明図、図１９は第２の実施の形態に係るチップの貫通ビアの近傍に発生する応力の分布図の一例である。
【００８８】
チップ１ｂでも、上記のチップ１と同様に、所定の温度での加熱により、半導体基板１０の貫通孔１１からポップアップする貫通ビア３０の外縁と、半導体基板１０及び絶縁部２２との界面には、それらの熱膨張による応力差が、せん断応力４０として現れる。チップ１ｂでは、１層目のランドＭ１を、平面視で貫通ビア３０からはみ出さないような外形サイズとし、せん断応力４０の、貫通ビア３０、半導体基板１０及び絶縁部２２が接する３重点における集中（図１９）を抑える。図１９より、３重点における応力は５３ＭＰａとなる。
【００８９】
このようにして３重点における応力集中を抑える一方、２層目のランドＭ２を、平面視で１層目のランドＭ１よりも大きい外形サイズとし、ランドＭ１の外縁と絶縁部２２との界面に生じるせん断応力４０を、２層目のランドＭ２で吸収し、緩和する。同様に、２層目のランドＭ２の外縁と絶縁部２２との界面に生じるせん断応力４１を、ランドＭ２よりも大きな外形サイズとした３層目のランドＭ３で吸収し、緩和する。
【００９０】
チップ１ｂでは、１層目のランドＭ１に設けられた開口部２１ａの内壁と、その開口部２１ａ内の絶縁部２２との界面にも、せん断応力４２が生じ得る。１層目のランドＭ１に開口部２１ａを設けることで、ポップアップする貫通ビア３０の応力の、ランドＭ１への集中を抑え、ランドＭ１の変形量を抑える。ランドＭ１に開口部２１ａを設けたことで生じるせん断応力４２は、２層目のランドＭ２で吸収し、緩和する。
【００９１】
同様に、２層目のランドＭ２に開口部２１ａを設けることで、１層目のランドＭ１側からの応力の集中を抑え、ランドＭ２の変形量を抑える。２層目のランドＭ２に設けられた開口部２１ａの内壁と、その開口部２１ａ内の絶縁部２２との界面に生じるせん断応力４３は、３層目のランドＭ３で吸収し、緩和する。
【００９２】
このようにチップ１ｂでは、１層目のランドＭ１を、貫通ビア３０からはみ出さないような外形サイズとし、２層目のランドＭ２、３層目のランドＭ３を、貫通ビア３０から離れるに従って徐々に大きくなるような外形サイズとする。更に、１層目のランドＭ１及び２層目のランドＭ２には、開口部２１ａを設ける。これにより、３重点、並びに、開口部２１ａを有するランドＭ１及びランドＭ２と絶縁部２２との界面における応力集中を抑え、クラックの発生とそれによるリーク不良や脆弱化を抑えた高性能、高品質のチップ１ｂを実現することが可能になる。更に、そのようなチップ１ｂを用いた高性能、高品質の３次元積層デバイスを実現することが可能になる。
【００９３】
ここでは図１４のように、１層目のランドＭ１に設けられる開口部２１ａの下方に、２層目のランドＭ２のその開口部２１ａではない部位が位置するようなレイアウトを例示したが、開口部２１ａのレイアウトは、この例に限定されるものではない。
【００９４】
図２０は第２の実施の形態に係るチップの別例を示す図である。図２０には、第２の実施の形態に係るチップの別例の要部断面を模式的に図示している。
図２０に示すチップ１ｃ（半導体装置）は、貫通ビア３０側から１層目のランドＭ１及び２層目のランドＭ２の、互いに対応する位置に、開口部２１ａがレイアウトされた構成を有する。尚、図２０には、配線層２０の導体部として、ランド２１群のみを図示している。
【００９５】
このようなレイアウトとした場合にも、上記のチップ１ｂについて述べたのと同様に、３重点、並びに、開口部２１ａを有するランドＭ１及びランドＭ２と絶縁部２２との界面における応力集中を抑えることができる。これにより、クラックの発生とそれによるリーク不良や脆弱化を抑えた高性能、高品質のチップ１ｃを実現することができ、更に、そのようなチップ１ｃを用いた高性能、高品質の３次元積層デバイスを実現することができる。
【００９６】
チップ１ｃにおいて、１層目のランドＭ１の開口部２１ａと、２層目のランドＭ２の開口部２１ａとは、全てが互いに対応する位置にあってもよく、また、一部が互いに対応する位置にあってもよい。
【００９７】
また、ここでは、１層目のランドＭ１及び２層目のランドＭ２に開口部２１ａを設けるチップ１ｂ，１ｃを例示したが、３層目のランドＭ３以降にも同様に、開口部２１ａを設けてもよい。
【００９８】
尚、ランドＭ１やランドＭ２等、各ランド２１に、少なくとも１つの開口部２１ａが設けられていれば、上記のような効果を得ることが可能である。
次に、第３の実施の形態について説明する。
【００９９】
図２１は第３の実施の形態に係るチップの一例を示す図である。図２１には、第３の実施の形態に係るチップの一例の要部断面を模式的に図示している。
図２１に示すチップ１ｄ（半導体装置）では、ランド２１群のうち、貫通ビア３０側から１層目のランドＭ１が、平面視で、貫通ビア３０よりも小さな外形サイズとされる。第３の実施の形態に係るチップ１ｄは、このような点で、上記第１の実施の形態に係るチップ１等と相違する。尚、図２１には、配線層２０の導体部として、ランド２１群のみを図示している。
【０１００】
チップ１ｄの、貫通ビア３０側から２層目のランドＭ２は、平面視で、１層目のランドＭ１の外形サイズよりも大きい外形サイズとされる。ここでは一例として、２層目のランドＭ２を、平面視で、貫通ビア３０よりも小さな外形サイズとしている。貫通ビア３０側から３層目以降のランドＭ３〜Ｍ５は、平面視で、２層目のランドＭ２の外形サイズよりも大きい外形サイズとされる。
【０１０１】
チップ１ｄでは、１層目のランドＭ１を、平面視で、貫通ビア３０よりも小さな外形サイズとすることで、貫通ビア３０、半導体基板１０及び絶縁部２２が接する３重点における応力集中を抑える。１層目のランドＭ１の外縁と絶縁部２２との界面に生じるせん断応力は、２層目のランドＭ２で吸収され、緩和される。３重点におけるせん断応力は、絶縁部２２内を減衰しながら伝搬され、２層目のランドＭ２、３層目のランドＭ３で吸収され、緩和される。２層目のランドＭ２の外縁と絶縁部２２との界面に生じるせん断応力は、３層目のランドＭ３で吸収され、緩和される。
【０１０２】
チップ１ｄでは、このように貫通ビア３０がポップアップする際の応力集中が抑えられる。これにより、クラックの発生とそれによるリーク不良や脆弱化を抑えた高性能、高品質のチップ１ｄを実現することが可能になり、更に、そのようなチップ１ｄを用いた高性能、高品質の３次元積層デバイスを実現することが可能になる。
【０１０３】
ここでは、２層目のランドＭ２を、平面視で、貫通ビア３０よりも小さな外形サイズとする場合を例示したが、ランドＭ２の外形サイズは、この例に限定されるものではない。例えば、ランドＭ２は、平面視で、貫通ビア３０と同一又は実質的に同一の外形サイズでもよく、貫通ビア３０よりも大きな外形サイズでもよい。このような外形サイズのランドＭ２であっても、上記同様、３重点、及び、ランドＭ１の外縁と絶縁部２２との界面に生じるせん断応力を吸収し、緩和することが可能である。ランドＭ２以降の外形サイズは、半導体基板１０、貫通ビア３０、ランド２１群、絶縁部２２の各々の材料種やサイズ、貫通ビア３０のポップアップによって生じる応力の大きさや伝搬範囲等に基づき、それぞれ適宜設定することができる。
【０１０４】
尚、第３の実施の形態に係るチップ１ｄのランド２１群についても、上記図１３の例に従い、ビア５０で電気的に接続することが可能である。
次に、第４の実施の形態について説明する。
【０１０５】
図２２は第４の実施の形態に係るチップの一例を示す図である。図２２には、第４の実施の形態に係るチップの一例の要部断面を模式的に図示している。
図２２に示すチップ１ｅ（半導体装置）では、ランド２１群のうち、貫通ビア３０側から４層目のランドＭ４が、平面視で、３層目のランドＭ３の外形サイズよりも大きい外形サイズとされる。貫通ビア３０側から５層目のランドＭ５は、平面視で、４層目のランドＭ４の外形サイズよりも大きい外形サイズとされる。即ち、チップ１ｅのランド２１群は、１層目のランドＭ１以降、貫通ビア３０から離れるに従って徐々に外形サイズが大きくなる。第４の実施の形態に係るチップ１ｅは、このような点で、上記第１の実施の形態に係るチップ１，１ａと相違する。尚、図２２には、配線層２０の導体部として、ランド２１群のみを図示している。
【０１０６】
このようなチップ１ｅによれば、３層目のランドＭ３の外縁と絶縁部２２との界面に生じるせん断応力を、４層目のランドＭ４で吸収、緩和することができる。更に、４層目のランドＭ４の外縁と絶縁部２２との界面に生じるせん断応力を、５層目のランドＭ５で吸収、緩和することができる。
【０１０７】
貫通ビア３０の外径が大きい場合や変位量が大きい場合等、ポップアップにより生じる応力が大きくなるような時には、この図２２に示すような、貫通ビア３０から離れるに従って徐々に外形サイズが大きくなるランド２１群が好適である。
【０１０８】
また、伝搬応力が減衰して十分に緩和するような深さ（例えば貫通ビア３０の半径相当の深さ）に位置するランド２１より下層のランド２１であっても、その１つ上層のランド２１よりも大きな外形サイズとすることで、効果的に応力集中を抑えることが可能になる。
【０１０９】
第４の実施の形態によれば、クラックの発生とそれによるリーク不良や脆弱化を抑えた高性能、高品質のチップ１ｅを実現することが可能になり、更に、そのようなチップ１ｅを用いた高性能、高品質の３次元積層デバイスを実現することが可能になる。
【０１１０】
尚、第４の実施の形態に係るチップ１ｅのランド２１群についても、上記図１３の例に従い、ビア５０で電気的に接続することが可能である。
次に、第５の実施の形態について説明する。
【０１１１】
図２３は第５の実施の形態に係るチップの一例を示す図である。図２３には、第５の実施の形態に係るチップの一例の要部断面を模式的に図示している。
図２３に示すチップ１ｆ（半導体装置）では、ランド２１群のうち、貫通ビア３０側から４層目のランドＭ４が、平面視で、３層目のランドＭ３の外形サイズよりも小さい外形サイズとされる。貫通ビア３０側から５層目のランドＭ５は、平面視で、４層目のランドＭ４の外形サイズよりも小さい外形サイズとされる。即ち、チップ１ｆのランド２１群は、３層目のランドＭ３までは、貫通ビア３０から離れるに従って徐々に外形サイズが大きくなり、４層目のランドＭ４以降は、貫通ビア３０から離れるに従って徐々に外形サイズが小さくなる。第５の実施の形態に係るチップ１ｆは、このような点で、上記第１の実施の形態に係るチップ１，１ａと相違する。尚、図２３には、配線層２０の導体部として、ランド２１群のみを図示している。
【０１１２】
例えば、ポップアップする貫通ビア３０から配線層２０に伝搬する応力が、３層目のランドＭ３の深さまでで十分に緩和される場合には、この図２３のように、４層目のランドＭ４以降は、貫通ビア３０から離れるに従って徐々に外形サイズを小さくしてもよい。
【０１１３】
第５の実施の形態によっても、クラックの発生とそれによるリーク不良や脆弱化を抑えた高性能、高品質のチップ１ｆを実現することが可能になり、更に、そのようなチップ１ｆを用いた高性能、高品質の３次元積層デバイスを実現することが可能になる。
【０１１４】
また、第５の実施の形態によれば、貫通ビア３０から伝搬する応力が十分に緩和される深さに位置する層以降のランド２１の面積を縮小し、配線層２０内に設ける導体部の材料コストの削減、ランド２１を除く導体部のレイアウト自由度の向上を図ることができる。
【０１１５】
尚、第５の実施の形態に係るチップ１ｆのランド２１群についても、上記図１３の例に従い、ビア５０で電気的に接続することが可能である。
次に、第６の実施の形態について説明する。
【０１１６】
ここでは、上記第１の実施の形態で述べたチップ１を例に、その形成方法の一例と、形成されるチップ１を用いた３次元積層デバイスの形成方法の一例を、第６の実施の形態として説明する。
【０１１７】
まず、チップ１の形成方法の一例について、図２４〜図２７を参照して説明する。
図２４〜図２７は第６の実施の形態に係るチップの形成方法の一例を示す図である。図２４〜図２７には、第６の実施の形態に係る各形成工程の要部断面を模式的に図示している。
【０１１８】
まず、図２４に示すように、回路素子が形成されたＳｉ基板等の半導体基板１０に、ビア３０ａ（上記の貫通ビア３０）が形成される。
ここでは半導体基板１０に形成される回路素子として、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）６０を例示している。ＭＯＳＦＥＴ６０は、半導体基板１０上にゲート絶縁膜６１を介して設けられたゲート電極６２と、ゲート電極６２の両側の半導体基板１０内に設けられソース領域又はドレイン領域として機能する不純物領域６３及び不純物領域６４とを有する。尚、半導体基板１０には、ＭＯＳＦＥＴ６０のほか、抵抗、容量等の他の回路素子が形成されてもよい。
【０１１９】
ＭＯＳＦＥＴ６０が形成された半導体基板１０上に、ＭＯＳＦＥＴ６０を覆うように絶縁層２２ａ（上記の絶縁部２２の一部）が形成される。絶縁層２２ａには、ＳｉＯ、ＳｉＮ等の絶縁材料が用いられる。絶縁層２２ａには、ＭＯＳＦＥＴ６０のゲート電極６２、不純物領域６３及び不純物領域６４に電気的に接続されるプラグ２４が形成される。プラグ２４には、Ｗ等の導体材料が用いられる。
【０１２０】
半導体基板１０上に形成された絶縁層２２ａを貫通し、半導体基板１０の内部に達するように、ビア３０ａが形成される。
その際は、まず、絶縁層２２ａ上に、ビア３０ａを形成する領域に開口部を有するレジストパターンが形成される。レジストパターンの厚さは、例えば１０μｍとされ、開口部の直径は、例えば１０μｍとされる。
【０１２１】
次いで、そのレジストパターンをマスクにして、絶縁層２２ａ及び半導体基板１０がエッチングされる。半導体基板１０は、Ｓｉ基板であれば、例えば、ＳＦ6とオクタフルオロシクロブタン（Ｃ4Ｆ8）の混合ガスが用いられ、圧力０．１Ｔｏｒｒ（≒１３３．３２２Ｐａ）、投入電力５００Ｗ、エッチングレート２０μｍ／ｍｉｎの条件でドライエッチングされる。エッチング時間がコントロールされ、例えば、半導体基板１０の表面１０ａから深さ７５μｍの貫通孔１１が形成される。貫通孔１１の直径は、前述のレジストパターンの開口部に相当する１０μｍとされる。
【０１２２】
貫通孔１１の形成後、ここでは図示を省略するが、貫通孔１１の内壁に酸化膜等の絶縁膜が形成され、更に、Ｔａ（タンタル）、Ｔｉ（チタン）等の金属やそれらの窒化物がバリア膜として形成される。そして、貫通孔１１内に、所定の導体材料が充填され、ビア３０ａが形成される。例えば、Ｃｕの電解めっきにより、貫通孔１１が埋め込まれ、Ｃｕを含むビア３０ａが形成される。
【０１２３】
ビア３０ａの形成後には、例えば、その導体材料の安定化（結晶化、結晶粒成長、不要成分除去等）のために、所定の温度での熱処理が行われる。
続いて、図２５に示すように、半導体基板１０上に設けられる配線層２０の残部が形成される。
【０１２４】
例えば、ダマシン法又はデュアルダマシン法が用いられ、配線層２０の残部に含まれる各層の絶縁層２２ｂ（上記の絶縁部２２の一部）及び導体層２５（配線２５ａ、ビア２５ｂ、ランド２１）が形成される。この場合、絶縁層２２ｂには、ＳｉＯ、ＳｉＮのほか、炭化シリコン（ＳｉＣ）、炭素含有酸化シリコン（ＳｉＯＣ）、窒素含有酸化シリコン（ＳｉＯＮ）等の絶縁材料が用いられる。導体層２５には、Ｃｕ等の導体材料が用いられる。また、図２５に示すような絶縁層２２ｂ及び導体層２５を、導体層２５にアルミニウム（Ａｌ）を用いて形成してもよい。
【０１２５】
導体層２５のランド２１群は、例えば、ビア３０ａ側から１層目のランドＭ１が、ビア３０ａと同じ外形サイズ１０μｍとされ、２層目のランドＭ２が、１層目のランドＭ１よりも大きい外形サイズ１２μｍとされる。更に、３層目のランドＭ３が、外形サイズ１４μｍとされ、４層目以降のランドＭ４及びランドＭ５が、外形サイズ１４μｍで統一される。このようにランド２１群は、ビア３０ａ側から３層目のランドＭ３まで、ビア３０ａから離れるに従って外形サイズが徐々に大きくなるように形成される。
【０１２６】
また、ここでは図示を省略するが、導体層２５の形成時には、ランド２１群と共に、上記図１３のチップ１ａのように、上下に隣接するランド２１間を電気的に接続するビア５０が形成されてよい。
【０１２７】
尚、ここでは導体層２５として、５層の配線２５ａ及びランド２１を例示するが、導体層２５の層数はこの例に限定されるものではない。
最上層の導体層２５上にはパッド２６が形成され、パッド２６の少なくとも一部が露出するように保護膜２２ｃ（上記の絶縁部２２の一部）が形成される。
【０１２８】
これにより、ＭＯＳＦＥＴ６０が形成された半導体基板１０上に、絶縁部２２と、絶縁部２２内のプラグ２４、配線２５ａ、ビア２５ｂ及びランド２１の導体部とを含む配線層２０が形成される。保護膜２２ｃから露出するパッド２６上には、半田等のバンプ７０が形成される。
【０１２９】
続いて、図２６に示すように、半導体基板１０上に配線層２０を形成した基板が、その配線層２０側が支持体８０に対向されて、接着剤８１で接着される。そして、バックグラインディング法により、半導体基板１０が裏面側（配線層２０側と反対の面側）から研削され、例えば厚さ８０μｍまで薄化される（図２６に点線で図示）。この半導体基板１０の薄化により、ビア３０ａが露出され、半導体基板１０を貫通する貫通ビア３０が形成される。
【０１３０】
続いて、図２７に示すように、貫通ビア３０の端部が露出するように半導体基板１０がエッチングされる。例えば、半導体基板１０のウェットエッチングにより、半導体基板１０から貫通ビア３０の端部が露出される。その後は、保護膜９０が形成される。露出する貫通ビア３０の端面上には、例えば、半田等のバンプ７１が形成される。
【０１３１】
尚、保護膜９０の形成前に、半導体基板１０の、貫通ビア３０の端部が露出する面上に、配線層（再配線層）を形成し、その表面に保護膜９０を形成するようにしてもよい。そして、その保護膜９０から露出する、再配線層の導体部（パッド）上に、バンプ７１を形成するようにしてもよい。
【０１３２】
以上のような工程により、上記第１の実施の形態で述べたような、貫通ビア３０と、所定の外形サイズのランド２１群とを含むチップ１が形成される。
ここでは上記第１の実施の形態で述べたチップ１（及びチップ１ａ）の形成工程を例示したが、上記第２〜第５の実施の形態で述べたチップ１ｂ，１ｃ，１ｄ，１ｅ，１ｆについても、この図２４〜図２７の例に従って形成することが可能である。
【０１３３】
続いて、３次元積層デバイスの形成方法の一例について、図２８を参照して説明する。
図２８は第６の実施の形態に係る３次元積層デバイスの形成方法の一例を示す図である。図２８には、第６の実施の形態に係る３次元積層デバイスの形成工程の要部断面を模式的に図示している。
【０１３４】
例えば、上記の図２４〜図２７のような工程によって形成されるチップ１等が積層され、図２８に示すような３次元積層デバイス１００（電子装置）が形成される。ここでは、ランド２１群について同様の構成を有する２つのチップ１及びチップ１ｈ（半導体装置（基板））を、回路基板１１０上に積層した３次元積層デバイス１００を例示している。一例として、チップ１ｈは、半導体基板１０の裏面側（配線層２０側と反対の面側）に、パッド２６ｈを含む再配線層２０ｈを備えている点を除き、チップ１と同様の構成としている。
【０１３５】
チップ１と、それが積層されるチップ１ｈとは、互いの、配線層２０の導体部（パッド２６）と再配線層２０ｈの導体部（パッド２６ｈ及び貫通ビア３０）とがバンプ７２で接合される。これにより、チップ１とチップ１ｈとが電気的に接続される。チップ１ｈ（チップ１ｈ単体、又はチップ１が積層されたチップ１ｈ）と、それが積層される回路基板１１０とは、互いの、配線層２０の導体部（パッド２６）と回路基板１１０の導体部（パッド１１６）とがバンプ７３で接合される。これにより、チップ１ｈと回路基板１１０とが電気的に接続される。チップ１とチップ１ｈとのバンプ７２による接合、チップ１ｈと回路基板１１０とのバンプ７３による接合は、バンプ７２及びバンプ７３に半田を用い、リフローを行うことで、実現される。
【０１３６】
一例として、リフロー温度３５０℃で接合を行い、３次元積層デバイス１００を得た。この３次元積層デバイス１００では、リフロー温度で貫通ビア３０がポップアップするが、半導体基板１０と絶縁部２２との界面、及び、ランド２１群と絶縁部２２との界面に、クラックの発生は認められなかった。
【０１３７】
尚、ここでは、回路基板１１０上にチップ１ｈ及びチップ１を積層する場合を例示したが、回路基板１１０上に積層するチップの種類、チップの個数は、この例に限定されるものではない。また、チップは、回路基板１１０上のほか、疑似ＳｏＣや他のチップの上に積層されてもよい。また、最下層の回路基板１１０等と、その上に積層される最上層のチップとの間には、Ｓｉインターポーザやプリント板等の中継基板が介在されてもよい。
【０１３８】
以上説明したように、半導体基板１０を貫通する貫通ビア３０の下方（又は上方）に位置するランド２１群の、貫通ビア３０側から１層目のランドＭ１は、平面視で、貫通ビア３０からはみ出さないような外形サイズとする。貫通ビア３０側から２層目のランドＭ２は、平面視で、ランドＭ１よりも大きい外形サイズとする。ランド２１群は、少なくともこのような外形サイズとしたランドＭ１とランドＭ２を含む２層以上であれば、その層数は限定されない。３層目以降のランド２１群の外形サイズは、半導体基板１０、貫通ビア３０、ランド２１群、絶縁部２２の各々の材料種やサイズ、貫通ビア３０のポップアップによって生じる応力の大きさや伝搬範囲等に基づき、それぞれ適宜設定される。貫通ビア３０の下方（又は上方）に、このようなランド２１群を設けることで、ポップアップする貫通ビア３０から下方（又は上方）の配線層に伝搬する応力の、当該配線層内での局所的な集中を抑え、応力によるクラックの発生を抑えることができる。
【０１３９】
尚、ランド２１群の各々は、平面円形状のほか、それ以外の形状、例えば平面矩形状としてもよい。ランド２１群の各々が、平面矩形状等であっても、少なくとも、貫通ビア３０側から１層目のランドＭ１が貫通ビア３０からはみ出さない外形サイズで、２層目のランドＭ２がランドＭ１よりも大きい外形サイズであれば、上記同様の応力集中抑制効果が得られる。また、平面矩形状等のランド２１には、上記図１４及び図１６等の例に従い、少なくとも１つの開口部２１ａを設けてもよい。また、ランド２１群の中に、平面円形状のランド２１と、平面矩形状等のランド２１とが混在してもよい。
【符号の説明】
【０１４０】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｈ，２１０，２２０，２３０，３００，３００Ｂ  チップ
１０，２２１，２３１，３１０  半導体基板
１０ａ，３１０ａ  表面
１１，３１１  貫通孔
２０，２１３，２１４，２２２，２２３，２３２，２３３，３２０，３３０  配線層
２０ｈ  再配線層
２１，３２１ａ，３２１ｂ，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５  ランド
２１ａ  開口部
２１ｂ，４１０，４２０  部位
２２，２１３ｂ，２１４ｂ，２２２ｂ，２２３ｂ，２３２ｂ，２３３ｂ，３２２，３３２  絶縁部
２２ａ，２２ｂ  絶縁層
２２ｃ，９０  保護膜
２４  プラグ
２５  導体層
２５ａ  配線
２５ｂ，３０ａ，５０，５１  ビア
２６，２６ｈ，１１６  パッド
３０，２１５，２２４，２３４，３４０  貫通ビア
４０，４１，４２，４３，４３０，４４０，４５０  せん断応力
６０  ＭＯＳＦＥＴ
６１  ゲート絶縁膜
６２  ゲート電極
６３，６４  不純物領域
７０，７１，７２，７３，２４０，２５０，２６０，３５０  バンプ
８０  支持体
８１  接着剤
１００，２００  ３次元積層デバイス
１１０  回路基板
２１１  樹脂層
２１２  半導体チップ
２１２ａ  端子
２１３ａ，２１４ａ，２２２ａ，２２３ａ，２３２ａ，２３３ａ，３２１，３３１  導体部
３１０Ａ  Ｓｉ基板
３１０ｂ  裏面
３２０Ａ  アクティブ層
３４０Ａ  Ｃｕ貫通ビア
４１１，４１２  クラック
【図１】
0006468071.tif 000002
【図２】
0006468071.tif 000003
【図３】
0006468071.tif 000004
【図４】
0006468071.tif 000005
【図５】
0006468071.tif 000006
【図６】
0006468071.tif 000007
【図７】
0006468071.tif 000008
【図８】
0006468071.tif 000009
【図９】
0006468071.tif 000010
【図１０】
0006468071.tif 000011
【図１１】
0006468071.tif 000012
【図１２】
0006468071.tif 000013
【図１３】
0006468071.tif 000014
【図１４】
0006468071.tif 000015
【図１５】
0006468071.tif 000016
【図１６】
0006468071.tif 000017
【図１７】
0006468071.tif 000018
【図１８】
0006468071.tif 000019
【図１９】
0006468071.tif 000020
【図２０】
0006468071.tif 000021
【図２１】
0006468071.tif 000022
【図２２】
0006468071.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0006468071.tif 000029