(57)【特許請求の範囲】
【請求項１】
入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
前記電源電圧の起動を検知し、前記第１及び第２の出力パルス信号の出力の停止を維持するラッチ回路と、
タイマと、
第１及び第２の容量素子と、を備え、
前記ラッチ回路は、
第１の記憶ノードが前記第１の容量素子を介して電源に接続され、第２の記憶ノードが前記第２の容量素子を介してグランドに接続されており、
前記第１及び第２の記憶ノードに互いに反転させた電圧を保持し、
前記タイマから出力された信号に応じて、前記第１及び第２の記憶ノードに保持された前記電圧が遷移することにより、前記第１及び第２の出力パルス信号の出力の停止を解除する、
送信回路。
【請求項２】
入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
第１及び第２の容量素子と、
ソースがグランドに接続され、ドレインが前記第１の容量素子を介して電源に接続されたＮ型トランジスタと、
ソースが電源に接続され、ドレインが前記第２の容量素子を介してグランドに接続されたＰ型トランジスタと、を備え、
前記Ｎ型トランジスタのゲートは前記Ｐ型トランジスタのドレインに接続され、前記Ｐ型トランジスタのゲートは前記Ｎ型トランジスタのドレインに接続されており、
前記Ｎ型トランジスタのゲート電圧と前記Ｐ型トランジスタのゲート電圧とに応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
送信回路。
【請求項３】
入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路が、
電源電圧の起動から所定の期間、前記パルス生成回路による前記パルス信号の生成を停止することにより、前記第１及び第２の出力パルス信号の出力を停止する、
送信回路。
【請求項４】
前記出力停止回路は、
電源及びグランドのいずれか一方に接続された容量素子と、
電源及びグランドの他方に接続された抵抗素子と、を備え、
前記容量素子と前記抵抗素子との接続ノードの電圧に応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
請求項３に記載の送信回路。
【請求項５】
入力データに基づく第１及び第２の出力パルス信号を送信する送信回路と、
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
前記電源電圧の起動を検知し、前記第１及び第２の出力パルス信号の出力の停止を維持するラッチ回路と、
タイマと、
第１及び第２の容量素子と、を備え、
前記ラッチ回路は、
第１の記憶ノードが前記第１の容量素子を介して電源に接続され、第２の記憶ノードが前記第２の容量素子を介してグランドに接続されており、
前記第１及び第２の記憶ノードに互いに反転させた電圧を保持し、
前記タイマから出力された信号に応じて、前記第１及び第２の記憶ノードに保持された前記電圧が遷移することにより、前記第１及び第２の出力パルス信号の出力の停止を解除する、
半導体装置。
【請求項６】
入力データに基づく第１及び第２の出力パルス信号を送信する送信回路と、
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
第１及び第２の容量素子と、
ソースがグランドに接続され、ドレインが前記第１の容量素子を介して電源に接続されたＮ型トランジスタと、
ソースが電源に接続され、ドレインが前記第２の容量素子を介してグランドに接続されたＰ型トランジスタと、を備え、
前記Ｎ型トランジスタのゲートは前記Ｐ型トランジスタのドレインに接続され、前記Ｐ型トランジスタのゲートは前記Ｎ型トランジスタのドレインに接続されており、
前記Ｎ型トランジスタのゲート電圧と前記Ｐ型トランジスタのゲート電圧とに応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
半導体装置。
【請求項７】
入力データに基づく第１及び第２の出力パルス信号を送信する送信回路と、
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路が、
電源電圧の起動から所定の期間、前記パルス生成回路による前記パルス信号の生成を停止することにより、前記第１及び第２の出力パルス信号の出力を停止する、
半導体装置。
【請求項８】
前記出力停止回路は、
電源及びグランドのいずれか一方に接続された容量素子と、
電源及びグランドの他方に接続された抵抗素子と、を備え、
前記容量素子と前記抵抗素子との接続ノードの電圧に応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
請求項７に記載の半導体装置。
【請求項９】
前記一次絶縁結合素子及び前記二次絶縁結合素子は、
半導体チップ内において、上下方向に積層された２層の配線層のそれぞれに形成されたコイルである、
請求項５〜８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路、半導体装置及びデータ送信方法に関する。
【背景技術】
【０００２】
電源電圧の異なる複数の半導体チップ間で信号を送受信する場合、半導体チップ間を絶縁結合素子によって電気的に絶縁しつつ信号を送受信する必要がある。絶縁結合素子としては、コンデンサやコイルなどを用いた交流結合素子あるいは光結合素子（フォトカプラ）などが知られている。特許文献１には、絶縁結合素子としてコイルを用いて、信号を送受信する半導体装置いわゆるマイクロアイソレータが開示されている。
【０００３】
特許文献１では、データ信号のエッジをトリガとするパルス信号を送信回路から送信する。ここで、送信回路からは、データ信号の立ち上がりエッジ（ライズエッジ）と立ち下がりエッジ（フォールエッジ）との区別が可能なパルス信号が送信される。そのため、受信回路においてデータ信号を復元することができる。
【０００４】
ところで、特許文献２〜４には、電源グランド間に設けられた静電保護回路が開示されている。静電保護回路は、静電気放電により発生した高電圧パルスから半導体装置の内部回路を保護するために組み込まれている。特許文献２、３に記載された静電保護回路では、急峻な電源上昇を検知してＮＭＯＳトランジスタをオンさせる。特許文献４に記載された静電保護回路（ＧＧＮＭＯＳ：Gate Grounded NMOS）では、一定以上の電源電位においてＮＭＯＳトランジスタの寄生バイポーラをオンさせる。これらにより、電源電圧電位が内部回路の絶縁耐圧に達する前に、静電保護回路が働き電源電圧の上昇が抑制されて、内部回路が保護される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２２９８１２号公報
【特許文献２】特開２００５−０４５１００号公報
【特許文献３】特開２０１２−２５３２４１号公報
【特許文献４】特許第４７５０７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明者は以下の課題を見出した。
特許文献１に示したようなマイクロアイソレータにおいて、例えば静電破壊試験の１つである人体モデル（ＨＢＭ：Human Body Model）試験を行った際に、送信回路の破壊や絶縁結合素子の断線などの故障が発生し得ることが分かった。このような故障は、サージ電流印加によって、電源電圧が規定電圧を超えるとともに、送信回路が誤パルスを出力するために起こることが分かった。
【０００７】
高速動作性、低消費電力、小面積性、ノイズ耐性はマイクロアイソレータの重要な性能指標であり、これらを高めるための一つの手段として、絶縁結合素子であるトランスフォーマに対して、送信回路から短時間の間に大きな電流を流す。例えば、特許文献１に示したようなマイクロアイソレータにおける送信回路は、短パルスを出力するパルス生成部と高い駆動能力を有する出力ドライバ部とで構成される。一方で、パルス生成部は、電源投入直後において、パルス生成部を構成する遅延素子において内部ノードの状態が不安定であり、誤パルスを出力しやすい課題を有する。また、出力ドライバ部は、通常、規格電圧（例えば５Ｖ）においてトランスフォーマに、例えば１００ｍＡ以下の電流が流れるように設計するが、規格電圧よりも遥かに高い電源電圧が印加されると、動作時にドライバやトランスフォーマにおいて許容値以上の電流が流れる課題を有する。
【０００８】
各々の構成要素はそれぞれ課題を有するが、通常は二つの課題が同時に発生することはなく問題とはならない。しかしながら、ＨＢＭ試験が電源グランド間において実施された場合、規格電圧よりも遥かに高い電圧（例えば１０数Ｖ）で電源投入された状態となり、パルス生成部に発生された誤パルスが発生している間に、ドライバやトランスフォーマにおいて許容値以上の電流（例えば数１００ｍＡ）が流れて送信回路の破壊や絶縁結合素子の断線などの故障が発生した。
【０００９】
特許文献２〜４に開示されたような静電保護回路では、サージ電流印加による電源電圧の上昇を絶縁耐圧（例えば１０数Ｖ）以下に抑制することはできても、規格電圧（例えば５Ｖ）付近に抑制することは困難である。また、送信回路を構成するパルス生成部からの誤パルスの出力を防ぐことはできない。そのため、結果として、規格電圧より高い電流電圧が、誤パルスによってドライバやトランスフォーマまで届けられ、上記のような故障をもたらす。
以上のように、従来の静電保護回路では、静電破壊試験時の故障を効果的に抑制することができない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態に係る送信回路は、電源電圧の起動から所定の期間、第１及び第２の出力パルス信号の出力を停止する出力停止回路を備えている。
【発明の効果】
【００１２】
前記一実施の形態によれば、静電破壊試験時の故障を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係る半導体装置を示すブロック図である。
【図２】第１の実施の形態に係る半導体装置の実装例を示す模式図である。
【図３】第１の実施の形態に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。
【図４】第１の実施の形態に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。
【図５】第１の実施の形態に係る受信回路ＲＸ１の具体的な回路構成の一例を示す回路図である。
【図６】第１の実施の形態に係る受信回路ＲＸ１の動作の一例を示すタイミングチャートである。
【図７】第１の実施の形態の比較例に係る送信回路ＴＸ１０の具体的な回路構成の一例を示す回路図である。
【図８】比較例に係る送信回路ＴＸ１０において、ＨＢＭ試験時の故障が発生するメカニズムについて説明するためのタイミングチャートである。
【図９】送信回路ＴＸ１において、ＨＢＭ試験時の故障を抑制するメカニズムについて説明するためのタイミングチャートである。
【図１０】第１の実施の形態に係る出力停止回路１０の具体的な回路構成の一例を示す回路図である。
【図１１】第１の実施の形態に係る出力停止回路１０の電源電圧起動時の動作を説明するためのタイミングチャートである。
【図１２】第１の実施の形態に係る送信回路ＴＸ１の変形例を示す回路図である。
【図１３】第１の実施の形態に係る送信回路ＴＸ１の変形例を示す回路図である。
【図１４】第１の実施の形態に係るパルス生成回路ＰＧＣの変形例を示す回路図である。
【図１５】第２の実施の形態に係る出力停止回路２０の具体的な回路構成の一例を示す回路図である。
【図１６】第２の実施の形態に係る出力停止回路２０の電源電圧起動時の動作を説明するためのタイミングチャートである。
【図１７】第３の実施の形態に係る出力停止回路３０の具体的な回路構成の一例を示す回路図である。
【図１８】第３の実施の形態に係る出力停止回路３０の電源電圧起動時の動作を説明するためのタイミングチャートである。
【図１９】第３の実施の形態に係る半導体装置システム２の構成を示すブロック図である。
【図２０】半導体装置システム２が適用されるインバータ装置を示す図である。
【図２１】半導体装置システム２が適用されるインバータ装置の動作を示すタイミングチャートである。
【図２２】絶縁結合素子としてコンデンサを用いた場合の半導体装置の実装例である。
【図２３】絶縁結合素子としてＧＭＲ素子を用いた場合の半導体装置の実装例である。
【発明を実施するための形態】
【００１４】
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。但し、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１５】
（第１の実施の形態）
＜半導体装置１の構成＞
まず、図１を参照して、第１の実施の形態に係る半導体装置について説明する。図１は、第１の実施の形態に係る半導体装置１の構成を示すブロック図である。第１の実施の形態に係る半導体装置１は、送信回路ＴＸ１、一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１を備え、マイクロアイソレータを構成している。
【００１６】
送信回路ＴＸ１は、半導体チップＣＨＰ１に形成される。なお、半導体チップＣＨＰ１は、第１の電源系に属する第１の電源（電源電圧ＶＤＤ１、接地電圧ＧＮＤ１：電位差ＶＤＤ１−ＧＮＤ１は、例えば５Ｖ）によって駆動される。
【００１７】
一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１は、半導体チップＣＨＰ２に形成される。なお、半導体チップＣＨＰ２は、第１の電源系と異なる第２の電源系に属する第２の電源（電源電圧ＶＤＤ２、接地電圧ＧＮＤ２：電位差ＶＤＤ２−ＧＮＤ２は、例えば５Ｖ）によって駆動される。
【００１８】
一次コイルＬ１１、二次コイルＬ１２は、電源電圧の異なる２つの半導体チップＣＨＰ１、ＣＨＰ２を電気的に絶縁しつつ磁界または電界により結合する絶縁結合素子を構成している。この絶縁結合素子により、半導体チップＣＨＰ１上の送信回路ＴＸ１から電源電圧の異なる半導体チップＣＨＰ２上の受信回路ＲＸ１へデータ信号を送信することができる（電位差ＶＤＤ１−ＶＤＤ２は、例えば−数１００Ｖ〜数１００Ｖ）。
【００１９】
ここで、図２を参照して、半導体装置１の実装例について説明する。図２は、半導体装置１の実装例を示す図である。なお、図２は、主として送信回路ＴＸ１、受信回路ＲＸ１及びこれらの間に設けられた一次コイルＬ１１、二次コイルＬ１２の実装例を説明するものである。
【００２０】
図２に示す実装例は、半導体パッケージＰＫＧに２つの半導体チップＣＨＰ１、ＣＨＰ２が搭載される。半導体チップＣＨＰ１、ＣＨＰ２は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧに設けられた複数のリード端子（外部端子）Ｔに接続される。
【００２１】
図２に示すように、半導体チップＣＨＰ１には送信回路ＴＸ１が形成される。半導体チップＣＨＰ２には、受信回路ＲＸ１、一次コイルＬ１１、及び二次コイルＬ１２が形成される。また、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ２には、一次コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ２に形成された一次コイルＬ１１と接続される。
【００２２】
なお、図２に示す例では、一次コイルＬ１１及び二次コイルＬ１２が、それぞれ１つの半導体チップＣＨＰ２内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。また、一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１とともに半導体チップＣＨＰ１に形成されていてもよい。あるいは、一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１が形成された半導体チップＣＨＰ１と受信回路ＲＸ１が形成された半導体チップＣＨＰ２との間に設けられた第３の半導体チップに形成されていてもよい。
さらに、半導体チップＣＨＰ１に一次コイルＬ１１及び送信回路ＴＸ１を形成し、半導体チップＣＨＰ２に二次コイルＬ１２及び受信回路ＲＸ１を形成し、両者を貼り合わせてもよい。
あるいは、１つの半導体チップ上に送信回路ＴＸ１、受信回路ＲＸ１、一次コイルＬ１１及び二次コイルＬ１２が形成されていてもよい。この場合、送信回路ＴＸ１が配置される領域と受信回路ＲＸ１が配置される領域とは、半導体チップ中に形成される絶縁層により互いに絶縁される。
【００２３】
図１に戻り、半導体装置１の構成例について説明する。送信回路ＴＸ１は、第１の電源系に属する第１の電源に基づき動作する。一方、受信回路ＲＸ１は、第２の電源系に属する第２の電源に基づき動作する。
【００２４】
送信回路ＴＸ１は、パルス生成回路ＰＧＣ、出力ドライバＯＤ１、ＯＤ２、出力停止回路１０を備えている。
パルス生成回路ＰＧＣは、入力データ信号Ｄｉｎ１のエッジに応じて、パルス信号Ｐ１０を生成する。
【００２５】
出力ドライバＯＤ１は、パルス信号Ｐ１０に基づく出力パルス信号Ｐ１１を一次コイルＬ１１の第１端に出力する。出力パルス信号Ｐ１１は、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのパルス信号である。
出力ドライバＯＤ２は、パルス信号Ｐ１０に基づく出力パルス信号Ｐ１２を一次コイルＬ１１の第２端に出力する。出力パルス信号Ｐ１２は、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのパルス信号である。
【００２６】
出力停止回路１０は、電源電圧の起動から所定の期間、出力パルス信号Ｐ１１、Ｐ１２の出力を停止する。図１の例では、出力停止回路１０から出力された停止信号ＳＴＰが、出力ドライバＯＤ１、ＯＤ２に入力されている。すなわち、出力停止回路１０から出力された停止信号ＳＴＰにより、出力ドライバＯＤ１、ＯＤ２からの出力パルス信号Ｐ１１、Ｐ１２の出力が停止される。
【００２７】
一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２を、受信信号ＶＲへ変換し、受信回路ＲＸ１に伝達する。具体的には、出力パルス信号Ｐ１１、Ｐ１２の遷移により一次コイルＬ１１に流れる電流が変化し、これに応じて二次コイルＬ１２の両端間の電圧である受信信号ＶＲが変化する。
【００２８】
受信回路ＲＸ１は、二次コイルＬ１２の受信信号ＶＲに基づいて入力データ信号Ｄｉｎ１を復元し、出力データ信号Ｄｏｕｔ１として出力する。
【００２９】
第１の実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路１０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、第１の実施の形態に係る送信回路ＴＸ１では、静電破壊試験時にも出力停止回路１０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
【００３０】
＜送信回路ＴＸ１の具体的な回路構成＞
次に、図３を参照して、送信回路ＴＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図３は、第１の実施の形態に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。図１、図３に示すように、送信回路ＴＸ１は、パルス生成回路ＰＧＣ、出力ドライバＯＤ１、ＯＤ２、出力停止回路１０を備えている。
【００３１】
図３に示すように、パルス生成回路ＰＧＣは、１つのインバータＩＮ１０、２つのライズエッジ検出回路ＲＥＤ１、ＲＥＤ２、１つのＯＲゲートＯＲ１を備えている。ここで、ライズエッジ検出回路ＲＥＤ１、ＲＥＤ２は、同様の回路構成を有している。ライズエッジ検出回路ＲＥＤ１は、遅延回路ＤＣ１、インバータＩＮ１１、ＡＮＤゲートＡＮ１１を備えている。ライズエッジ検出回路ＲＥＤ２は、遅延回路ＤＣ２、インバータＩＮ１２、ＡＮＤゲートＡＮ１２を備えている。
【００３２】
図３に示すように、出力ドライバＯＤ１、ＯＤ２は、略同様の回路構成を有している。出力ドライバＯＤ１は、ＡＮＤゲートＡＮ１、バッファ回路Ｂ１、インバータＩＮ１を備えている。出力ドライバＯＤ２は、ＡＮＤゲートＡＮ２、バッファ回路Ｂ２、インバータＩＮ２を備えている。
なお、図３に示すように、出力ドライバＯＤ１には入力データ信号Ｄｉｎ１が入力されるのに対し、出力ドライバＯＤ２には入力データ信号Ｄｉｎ１の反転信号が入力される点が異なる。すなわち、ＡＮＤゲートＡＮ２は、入力データ信号Ｄｉｎ１の入力端にインバータを備えている。
【００３３】
以下に接続関係について説明する。
ライズエッジ検出回路ＲＥＤ１には、入力データ信号Ｄｉｎ１が入力される。ライズエッジ検出回路ＲＥＤ１は、入力データ信号Ｄｉｎ１のライズエッジにおいてエッジパルス信号ＥＰ１を出力する。具体的には、入力データ信号Ｄｉｎ１は、遅延回路ＤＣ１によって遅延され、インバータＩＮ１１によって反転される。このインバータＩＮ１１から出力された反転遅延データ信号ＤＤＢが、入力データ信号Ｄｉｎ１とともにＡＮＤゲートＡＮ１１に入力される。そして、ＡＮＤゲートＡＮ１１が、エッジパルス信号ＥＰ１を出力する。
【００３４】
一方、ライズエッジ検出回路ＲＥＤ２には、インバータＩＮ１０を介した入力データ信号Ｄｉｎ１の反転信号（以下、反転データ信号という）ＤＢが入力される。ライズエッジ検出回路ＲＥＤ２は、反転データ信号ＤＢのライズエッジすなわち入力データ信号Ｄｉｎ１のフォールエッジにおいてエッジパルス信号ＥＰ２を出力する。具体的には、反転データ信号ＤＢは、遅延回路ＤＣ２によって遅延され、インバータＩＮ１２によって反転される。このインバータＩＮ１２から出力された正転遅延データ信号ＤＤが、反転データ信号ＤＢとともにＡＮＤゲートＡＮ１２に入力される。そして、ＡＮＤゲートＡＮ１２が、エッジパルス信号ＥＰ２を出力する。
【００３５】
２つのライズエッジ検出回路ＲＥＤ１、ＲＥＤ２から出力されたエッジパルス信号ＥＰ１、ＥＰ２は、いずれもＯＲゲートＯＲ１に入力される。ＯＲゲートＯＲ１からは、入力データ信号Ｄｉｎ１のライズエッジ及びフォールエッジを伝達するパルス信号Ｐ１０が、パルス生成回路ＰＧＣの出力信号として出力される。
【００３６】
パルス信号Ｐ１０は、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２に入力される。また、ＡＮＤゲートＡＮ１には、入力データ信号Ｄｉｎ１が入力される。一方、ＡＮＤゲートＡＮ２には、入力データ信号Ｄｉｎ１の反転信号が入力される。
【００３７】
この結果、ＡＮＤゲートＡＮ１は、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのＨ（Ｈｉｇｈ）アクティブのパルス信号を出力する。このパルス信号はバッファ回路Ｂ１を介してインバータＩＮ１に入力される。そして、インバータＩＮ１から、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのＬ（Ｌｏｗ）アクティブの出力パルス信号Ｐ１１が、出力ドライバＯＤ１の出力信号として出力される。
【００３８】
一方、ＡＮＤゲートＡＮ２は、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのＨアクティブのパルス信号を出力する。このパルス信号はバッファ回路Ｂ２を介してインバータＩＮ２に入力される。そして、インバータＩＮ２から、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのＬアクティブの出力パルス信号Ｐ１２が、出力ドライバＯＤ２の出力信号として出力される。
【００３９】
ここで、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２には、出力停止回路１０から出力された停止信号ＳＴＰが入力されている。停止信号ＳＴＰがＬレベルである期間、出力ドライバＯＤ１、ＯＤ２から出力される出力パルス信号Ｐ１１、Ｐ１２の出力が常にＨレベルとなる。すなわち、停止信号ＳＴＰがＬレベルである期間、パルス生成回路ＰＧＣからパルス信号Ｐ１０が出力されても、出力ドライバＯＤ１、ＯＤ２からは出力パルス信号Ｐ１１、Ｐ１２が出力されることはない。
【００４０】
なお、パルス生成回路ＰＧＣが、ＯＲゲートＯＲ１を備えていなくてもよい。この場合、エッジパルス信号ＥＰ１、ＥＰ２を、それぞれＡＮＤゲートＡＮ１、ＡＮ２に直接入力する。ＡＮＤゲートＡＮ１にはエッジパルス信号ＥＰ１及び停止信号ＳＴＰのみを入力すればよく、入力データ信号Ｄｉｎ１の入力は不要となる。また、ＡＮＤゲートＡＮ２にはエッジパルス信号ＥＰ２及び停止信号ＳＴＰのみを入力すればよく、入力データ信号Ｄｉｎ１の反転信号の入力は不要となる。
【００４１】
＜送信回路ＴＸ１の動作＞
次に、図４を参照して、送信回路ＴＸ１の通常動作について説明する。図４は、第１の実施の形態に係る送信回路ＴＸ１の通常動作の一例を示すタイミングチャートである。なお、図４に示す通常動作時は、出力停止回路１０は作動しない。
【００４２】
図４の上から順に、入力データ信号Ｄｉｎ１、反転遅延データ信号ＤＤＢ、エッジパルス信号ＥＰ１、反転データ信号ＤＢ、正転遅延データ信号ＤＤ、エッジパルス信号ＥＰ２、パルス信号Ｐ１０、出力パルス信号Ｐ１１、出力パルス信号Ｐ１２が、示されている。
【００４３】
２段目に示された反転遅延データ信号ＤＤＢは、最上段に示された入力データ信号Ｄｉｎ１を反転し、遅延時間Ｔｄだけ遅延させた信号である。
３段目に示されたエッジパルス信号ＥＰ１は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジを示す幅Ｔｄのパルス信号である。エッジパルス信号ＥＰ１は、最上段に示された入力データ信号Ｄｉｎ１と２段目に示された反転遅延データ信号ＤＤＢとのＡＮＤ論理により得られる。
【００４４】
４段目に示された反転データ信号ＤＢは、最上段に示された入力データ信号Ｄｉｎ１の反転信号である。
５段目に示された正転遅延データ信号ＤＤは、最上段に示された入力データ信号Ｄｉｎ１を遅延時間Ｔｄだけ遅延させた信号である。
６段目に示されたエッジパルス信号ＥＰ２は、最上段に示された入力データ信号Ｄｉｎ１のフォールエッジを示す幅Ｔｄのパルス信号である。エッジパルス信号ＥＰ２は、４段目に示された反転データ信号ＤＢと５段目に示された正転遅延データ信号ＤＤとのＡＮＤ論理により得られる。
【００４５】
７段目に示されたパルス信号Ｐ１０は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジ及びフォールエッジを示すパルス信号である。パルス信号Ｐ１０は、３段目に示されたエッジパルス信号ＥＰ１と６段目に示されたエッジパルス信号ＥＰ２とのＯＲ論理により得られる。
【００４６】
８段目に示された出力パルス信号Ｐ１１は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジを示すＬアクティブのパルス信号である。出力パルス信号Ｐ１１は、最上段に示された入力データ信号Ｄｉｎ１と７段目に示されたパルス信号Ｐ１０とのＡＮＤ論理により得られた信号を、反転させた信号である。
【００４７】
最下段に示された出力パルス信号Ｐ１２は、最上段に示された入力データ信号Ｄｉｎ１のフォールエッジを示すＬアクティブのパルス信号である。出力パルス信号Ｐ１２は、４段目に示された反転データ信号ＤＢと７段目に示されたパルス信号Ｐ１０とのＡＮＤ論理により得られた信号を、反転させた信号である。
【００４８】
次に、時系列に説明する。
時刻ｔ１では、最上段に示された入力データ信号Ｄｉｎ１がＬレベルからＨレベルへ切り換わる（つまりライズエッジ）。そのため、３段目に示されたエッジパルス信号ＥＰ１及び７段目に示されたパルス信号Ｐ１０がＬレベルからＨレベルに切り換わり、８段目に示された出力パルス信号Ｐ１１がＨレベルからＬレベルに切り換わる。
【００４９】
時刻ｔ２では、２段目に示された反転遅延データ信号ＤＤＢがＨレベルからＬレベルへ切り換わる。そのため、３段目に示されたエッジパルス信号ＥＰ１及び７段目に示されたパルス信号Ｐ１０がＨレベルからＬレベルに切り換わり、８段目に示された出力パルス信号Ｐ１１がＬレベルからＨレベルに切り換わる。
【００５０】
時刻ｔ３では、最上段に示された入力データ信号Ｄｉｎ１がＨレベルからＬレベルへ切り換わり（つまりフォールエッジ）、４段目に示された反転データ信号ＤＢがＬレベルからＨレベルへ切り換わる。そのため、６段目に示されたエッジパルス信号ＥＰ２及び７段目に示されたパルス信号Ｐ１０がＬレベルからＨレベルに切り換わり、最下段に示された出力パルス信号Ｐ１２がＨレベルからＬレベルに切り換わる。
【００５１】
時刻ｔ４では、５段目に示された正転遅延データ信号ＤＤがＨレベルからＬレベルへ切り換わる。そのため、６段目に示されたエッジパルス信号ＥＰ２及び７段目に示されたパルス信号Ｐ１０がＨレベルからＬレベルに切り換わり、最下段に示された出力パルス信号Ｐ１２がＬレベルからＨレベルに切り換わる。
【００５２】
＜受信回路ＲＸ１の具体的な回路構成＞
次に、図５を参照して、受信回路ＲＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図５は、第１の実施の形態に係る受信回路ＲＸ１の具体的な回路構成の一例を示す回路図である。図５に示すように、受信回路ＲＸ１は、パルス検出回路ＰＤＣと２つのパルス拡幅回路ＰＷＣ１、ＰＷＣ２、順序回路ＳＬＣ、ＯＲゲートＯＲ２を備えている。
【００５３】
以下に接続関係について説明する。
送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２に応じて二次コイルＬ１２の両端間に発生する受信信号ＶＲは、パルス検出回路ＰＤＣに入力される。パルス検出回路ＰＤＣは、正パルスを検出した場合は正パルス検出信号ＰＰＤ１を、負パルスを検出した場合は負パルス検出信号ＮＰＤ１を出力する。具体的には、送信回路ＴＸ１から出力パルス信号Ｐ１１、Ｐ１２が出力されると、いずれの場合も１対の正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１が出力される。しかし、出力パルス信号Ｐ１１と出力パルス信号Ｐ１２とでは、正パルス検出信号ＰＰＤ１と負パルス検出信号ＮＰＤ１との出力順序が逆転する。本実施の形態では、出力パルス信号Ｐ１１が出力されると正パルス検出信号ＰＰＤ１が先に出力され、出力パルス信号Ｐ１２が出力されると負パルス検出信号ＮＰＤ１が先に出力される。
【００５４】
正パルス検出信号ＰＰＤ１がパルス拡幅回路ＰＷＣ１に、負パルス検出信号ＮＰＤ１がパルス拡幅回路ＰＷＣ２に、入力される。パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、それぞれ入力された正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１を拡幅し、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２を出力する。ここで、パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１のライズエッジは変更せずに、フォールエッジのみを遅延させる。これにより、正パルス検出信号ＰＰＤ２のＨレベルの期間と、負パルス検出信号ＮＰＤ２のＨレベルの期間とを、一部重複させる。
【００５５】
正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、順序回路ＳＬＣに入力される。順序回路ＳＬＣは、入力された正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２の順序を判定し、出力データ信号Ｄｏｕｔ１を出力する。具体的には、順序回路ＳＬＣは、正パルス検出信号ＰＰＤ２が先に入力された場合、出力データ信号Ｄｏｕｔ１としてＨレベルを出力する。他方、順序回路ＳＬＣは、負パルス検出信号ＮＰＤ２が先に入力された場合、出力データ信号Ｄｏｕｔ１としてＬレベルを出力する。
【００５６】
さらに、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、ＯＲゲートＯＲ２に入力される。ＯＲゲートＯＲ２はパルス検出信号ＰＤ１を出力する。このパルス検出信号ＰＤ１は、第３の実施の形態で後述するように、例えばパルス検出信号ＰＤ１が出力されてからの時間を計測するタイマのリセット信号として用いることができる。なお、図５からも明らかなように、ＯＲゲートＯＲ２は、出力データ信号Ｄｏｕｔ１を生成する上では必須ではない。
【００５７】
＜受信回路ＲＸ１の動作＞
次に、図６を参照して、受信回路ＲＸ１の動作について説明する。図６は、第１の実施の形態に係る受信回路ＲＸ１の動作の一例を示すタイミングチャートである。図６の上から順に、送信回路ＴＸ１の入力データ信号Ｄｉｎ１、送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２、二次コイルＬ１２の受信信号ＶＲ、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２、出力データ信号Ｄｏｕｔ１、パルス検出信号ＰＤ１が、示されている。
【００５８】
４段目に示された二次コイルＬ１２の受信信号ＶＲでは、２段目に示された出力パルス信号Ｐ１１及び３段目に示された出力パルス信号Ｐ１２に応じて、グラフ上側に突出した正パルスもしくはグラフ下側に突出した負パルスが発生する。具体的には、出力パルス信号Ｐ１１のフォールエッジ及び出力パルス信号Ｐ１２のライズエッジでは、正パルスが発生する。一方、出力パルス信号Ｐ１１のライズエッジ及び出力パルス信号Ｐ１２のフォールエッジでは、負パルスが発生する。
【００５９】
５段目に示された正パルス検出信号ＰＰＤ１は、受信信号ＶＲの正パルス発生タイミングにおいて出力される。
６段目に示された負パルス検出信号ＮＰＤ１は、受信信号ＶＲの負パルス発生タイミングにおいて出力される。
【００６０】
７段目に示された正パルス検出信号ＰＰＤ２は、パルス拡幅回路ＰＷＣ１において正パルス検出信号ＰＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
８段目に示された負パルス検出信号ＮＰＤ２は、パルス拡幅回路ＰＷＣ２において負パルス検出信号ＮＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
最下段に示されたパルス検出信号ＰＤ１は、出力パルス信号Ｐ１１もしくは出力パルス信号Ｐ１２のどちらかが出力される毎に出力される信号である。上述の通り、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２から生成される。
【００６１】
次に、時系列に説明する。
時刻ｔ１では、出力パルス信号Ｐ１１がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ１では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力される。
【００６２】
時刻ｔ２では、出力パルス信号Ｐ１１がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ２では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ２では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わるが、正パルス検出信号ＰＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されず、Ｈレベルが維持される。つまり、正パルス検出信号ＰＰＤ２がＨレベルの状態で、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。
【００６３】
時刻ｔ３では、出力パルス信号Ｐ１２がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ３では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力される。
【００６４】
時刻ｔ４では、出力パルス信号Ｐ１２がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ４では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ４では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わるが、負パルス検出信号ＮＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力されず、Ｌレベルが維持される。つまり、負パルス検出信号ＮＰＤ２がＨレベルの状態で、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。
【００６５】
＜比較例に係る送信回路ＴＸ１０の回路構成＞
次に、図７を参照して、第１の実施の形態の比較例に係る送信回路ＴＸ１０について説明する。図７は、第１の実施の形態の比較例に係る送信回路ＴＸ１０の具体的な回路構成の一例を示す回路図である。図７に示すように、送信回路ＴＸ１０は、図３に示した本第１の実施の形態に係る送信回路ＴＸ１と比べ、出力停止回路１０を備えていない。その他の構成は、図３に示した本第１の実施の形態に係る送信回路ＴＸ１と同様である。
【００６６】
＜比較例に係る送信回路ＴＸ１０における故障発生のメカニズム＞
次に、図８を参照し、比較例に係る送信回路ＴＸ１０において、ＨＢＭ試験時の故障が発生するメカニズムについて説明する。図８は、比較例に係る送信回路ＴＸ１０において、ＨＢＭ試験時の故障が発生するメカニズムについて説明するためのタイミングチャートである。図８の上から順に、電源電圧ＶＤＤ１、入力データ信号Ｄｉｎ１、パルス信号Ｐ１０、出力パルス信号Ｐ１、出力パルス信号Ｐ２が、示されている。
【００６７】
最上段に示すように、サージ電流印加によって、電源電圧ＶＤＤ１が規定電圧を超えて上昇し続ける。図８に示した例では、電源電圧ＶＤＤ１が上限電圧を超えないようにリミッタ（不図示）が設けられている。そのため、サージ電流印加後、しばらくの間、電源電圧ＶＤＤ１が上限電圧で一定となる。
２段目に示したように、入力データ信号Ｄｉｎ１は、Ｌレベルのままである。
【００６８】
３段目に示したように、電源電圧ＶＤＤ１の上昇に伴い、パルス生成回路ＰＧＣから出力されるパルス信号Ｐ１０に誤パルスが発生し得る。図８の例では、２回の誤パルスが発生している。電源電圧ＶＤＤ１の起動時と同様に、パルス生成回路ＰＧＣにおける遅延回路ＤＣ１、ＤＣ２の出力信号や内部ノードの信号レベルが不定状態になり得ることが、誤パルス発生の原因である。なお、図８に示した誤パルスは、あくまでも一例であり、１回の誤パルスにより故障が発生することもあり得る。
【００６９】
この結果、５段目に示した出力パルス信号Ｐ２に誤パルスが発生する。一方、４段目に示した出力パルス信号Ｐ１には誤パルスは発生しない。すなわち、出力パルス信号Ｐ１、Ｐ２の間に電位差が生じ、一次コイルＬ１１に大電流が流れる。この結果、出力ドライバＯＤ１、ＯＤ２の破壊や一次コイルＬ１１の断線などの故障が発生し得る。
【００７０】
＜送信回路ＴＸ１における故障抑制のメカニズム＞
次に、図９を参照し、図３に示した本実施の形態に係る送信回路ＴＸ１において、ＨＢＭ試験時の故障を抑制するメカニズムについて説明する。図９は、送信回路ＴＸ１において、ＨＢＭ試験時の故障を抑制するメカニズムについて説明するためのタイミングチャートである。
【００７１】
図９の上から順に、電源電圧ＶＤＤ１、入力データ信号Ｄｉｎ１、パルス信号Ｐ１０、停止信号ＳＴＰ、出力パルス信号Ｐ１１、Ｐ１２が、示されている。最上段に示した電源電圧ＶＤＤ１、２段目に示した入力データ信号Ｄｉｎ１、３段目に示したパルス信号Ｐ１０は、図８と同一である。
【００７２】
図３に示したように、本実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１、Ｐ１２の出力を停止する出力停止回路１０を備えている。出力停止回路１０から出力される停止信号ＳＴＰは、出力ドライバＯＤ１、ＯＤ２のＡＮＤゲートＡＮ１、ＡＮ２に入力されている。そのため、停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２はいずれもＨレベルに維持される。換言すると、停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力が停止される。
【００７３】
図９の４段目に示したように、停止信号ＳＴＰは、電源電圧ＶＤＤ１の起動時と同様に、ＨＢＭ試験による電源電圧ＶＤＤ１の上昇開始から所定の期間、Ｌレベルとなる。
従って、５段目に示したように、出力パルス信号Ｐ１１、Ｐ１２は同一波形となり、いずれにも誤パルスは発生しない。すなわち、出力パルス信号Ｐ１１、Ｐ１２は同電位となり、一次コイルＬ１１には電流が流れない。この結果、出力ドライバＯＤ１、ＯＤ２の破壊や一次コイルＬ１１の断線などの故障を抑制することができる。
【００７４】
以上説明したように、第１の実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路１０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、第１の実施の形態に係る送信回路ＴＸ１では、静電破壊試験時にも出力停止回路１０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
【００７５】
＜出力停止回路１０の具体的な回路構成＞
次に、図１０を参照して、第１の実施の形態に係る出力停止回路１０の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図１０は、第１の実施の形態に係る出力停止回路１０の具体的な回路構成の一例を示す回路図である。図１０に示すように、出力停止回路１０は、抵抗素子Ｒ１、容量素子Ｃ１、インバータＩＮ２１を備えている。
【００７６】
インバータＩＮ２１の入力Ｎ１が、容量素子Ｃ１を介して電源に接続されている。また、インバータＩＮ２１の入力Ｎ１は、抵抗素子Ｒ１を介して接地（グランドに接続）されている。すなわち、インバータＩＮ２１の入力Ｎ１は、容量素子Ｃ１と抵抗素子Ｒ１との接続ノードである。そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。
【００７７】
なお、容量素子Ｃ１を接地し、抵抗素子Ｒ１を電源に接続することによっても、停止信号ＳＴＰを生成することができる。この場合、インバータＩＮ２１の出力にもう１個インバータを追加すればよい。
【００７８】
＜出力停止回路１０の動作＞
次に、図１１を参照し、第１の実施の形態に係る出力停止回路１０の電源電圧起動時の動作を説明する。図１１は、第１の実施の形態に係る出力停止回路１０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１１の上から順に、電源電圧ＶＤＤ１、インバータＩＮ２１の入力Ｎ１の電圧、停止信号ＳＴＰが、示されている。
【００７９】
最上段に示すように、起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に示すように、容量素子Ｃ１を介して電源に接続されたインバータＩＮ２１の入力Ｎ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。
【００８０】
２段目に示すように、インバータＩＮ２１の入力Ｎ１の電圧は、抵抗素子Ｒ１を介した放電により、徐々に低下する。インバータＩＮ２１の入力Ｎ１の電圧が、インバータＩＮ２１の論理閾値電圧Ｖｔｈに達すると、インバータＩＮ２１の出力がＬレベルからＨレベルへ遷移する。これに伴い、３段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止される。
停止期間は、抵抗素子Ｒ１と容量素子Ｃ１との時定数により決定される。
【００８１】
＜送信回路ＴＸ１の変形例＞
図１２、図１３は、第１の実施の形態に係る送信回路ＴＸ１の変形例を示す回路図である。
図３に示した送信回路ＴＸ１では、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２に停止信号ＳＴＰが入力されている。
これに対し、図１２に示した送信回路ＴＸ１では、出力ドライバＯＤ１、ＯＤ２を構成するインバータＩＮ１、ＩＮ２の前段にＡＮＤゲートＡＮ２１、ＡＮ２２を設け、停止信号ＳＴＰを入力している。
また、図１３に示した送信回路ＴＸ１では、ライズエッジ検出回路ＲＥＤ１、ＲＥＤ２を構成するＡＮＤゲートＡＮ１１、ＡＮ１２に停止信号ＳＴＰを入力している。
【００８２】
図１２、図１３に示した回路構成であっても、図３の回路構成と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止することができる。
なお、図１３に示した回路構成では、パルス生成回路ＰＧＣから出力されるパルス信号Ｐ１０における誤パルスの発生自体が抑制される。
【００８３】
＜パルス生成回路ＰＧＣの変形例＞
図１４は、第１の実施の形態に係るパルス生成回路ＰＧＣの変形例を示す回路図である。図１４に示したパルス生成回路ＰＧＣでは、遅延回路ＤＣ１、ＤＣ２の出力が、それぞれ容量素子Ｃ１１、Ｃ２１を介して電源に接続されている。また、インバータＩＮ１１、ＩＮ１２の出力が、それぞれ容量素子Ｃ１２、Ｃ２２を介して接地されている。
【００８４】
起動時に入力データ信号Ｄｉｎ１がＬレベルの場合、ＡＮＤゲートＡＮ１１の出力はＬレベルとなる。
この場合、ＡＮＤゲートＡＮ１２の一方の入力は、反転データ信号ＤＢであるためＨレベルとなる。しかしながら、遅延回路ＤＣ２の出力が容量素子Ｃ２１を介して電源に接続され、インバータＩＮ１２の出力が容量素子Ｃ２２を介して接地されている。そのため、ＡＮＤゲートＡＮ１２の他方の入力であるインバータＩＮ１２の出力は安定してＬレベルとなる。従って、ＡＮＤゲートＡＮ１２の出力もＬレベルとなる。
【００８５】
起動時に入力データ信号Ｄｉｎ１がＨレベルの場合、ＡＮＤゲートＡＮ１１の一方の入力はＨレベルとなる。しかしながら、遅延回路ＤＣ１の出力が容量素子Ｃ１１を介して電源に接続され、インバータＩＮ１１の出力が容量素子Ｃ１２を介して接地されている。そのため、ＡＮＤゲートＡＮ１１の他方の入力であるインバータＩＮ１１の出力は安定してＬレベルとなる。従って、ＡＮＤゲートＡＮ１１の出力はＬレベルとなる。
この場合、ＡＮＤゲートＡＮ１２の一方の入力は反転データ信号ＤＢであるためＬレベルとなり、ＡＮＤゲートＡＮ１２の出力もＬレベルとなる。
【００８６】
このように、図１４に示したパルス生成回路ＰＧＣでは、パルス信号Ｐ１０における誤パルスの発生自体を抑制することができる。従って、このようなパルス生成回路ＰＧＣを出力停止回路１０とともに用いることにより、静電破壊試験時に発生する誤パルスに起因する故障をより効果的に抑制することができる。
なお、遅延回路ＤＣ１、ＤＣ２が複数のインバータから構成されている場合、容量素子を介して各インバータの出力を交互に電源もしくはグランドに接続することが好ましい。
【００８７】
（第２の実施の形態）
＜出力停止回路２０の構成＞
次に、図１５を参照して、第２の実施の形態に係る送信回路ＴＸ１について説明する。図１５は、第２の実施の形態に係る出力停止回路２０の具体的な回路構成の一例を示す回路図である。図１５に示すように、出力停止回路２０は、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１、容量素子Ｃ１、Ｃ２、インバータＩＮ２１を備えている。出力停止回路２０以外の送信回路ＴＸ１の構成は、第１の実施の形態に係る送信回路ＴＸ１と同様である。
【００８８】
出力停止回路２０では、図１０に示した出力停止回路１０における抵抗素子Ｒ１に代えてＮＭＯＳトランジスタＮＭ１のオフ抵抗を用いている。ソースが接地されたＮＭＯＳトランジスタＮＭ１のドレインは容量素子Ｃ１を介して電源に接続されている。このＮＭＯＳトランジスタＮＭ１のドレインが、インバータＩＮ２１の入力Ｎ１に接続されている。
【００８９】
一方、ソースが電源に接続されたＰＭＯＳトランジスタＰＭ１のドレインは容量素子Ｃ２を介して接地されている。すなわち、ＰＭＯＳトランジスタＰＭ１と容量素子Ｃ２との接続関係は、ＮＭＯＳトランジスタＮＭ１と容量素子Ｃ１との接続関係の極性を反転させたものである。ＮＭＯＳトランジスタＮＭ１のゲートＮ２が、ＰＭＯＳトランジスタＰＭ１のドレインに接続されている。また、ＰＭＯＳトランジスタＰＭ１のゲートが、ＮＭＯＳトランジスタＮＭ１のドレイン（すなわちインバータＩＮ２１の入力Ｎ１）に接続されている。
そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。
【００９０】
＜出力停止回路２０の動作＞
次に、図１６を参照し、第２の実施の形態に係る出力停止回路２０の電源電圧起動時の動作を説明する。図１６は、第２の実施の形態に係る出力停止回路２０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１６の上から順に、電源電圧ＶＤＤ１、インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１及びＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧、停止信号ＳＴＰが、示されている。
【００９１】
最上段に示すように、電源電圧ＶＤＤ１の起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に実線で示すように、容量素子Ｃ１を介して電源に接続されたインバータＩＮ２１の入力Ｎ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。
【００９２】
電源電圧ＶＤＤ１の起動時、インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１の電圧はＨレベルであるため、ＰＭＯＳトランジスタＰＭ１はオフ状態である。また、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧はＬレベルであるため、ＮＭＯＳトランジスタＮＭ１もオフ状態である。
【００９３】
２段目に実線で示すように、インバータＩＮ２１の入力Ｎ１の電圧は、ＮＭＯＳトランジスタＮＭ１のオフリーク電流により、徐々に低下する。一方、２段目に一点鎖線で示すように、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧は、ＰＭＯＳトランジスタＰＭ１のオフリーク電流により、徐々に上昇する。
【００９４】
インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１もしくはＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧が閾値電圧に達すると、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１がオン状態となる。そして、インバータＩＮ２１の入力Ｎ１の電圧はＬレベルに、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧はＨレベルにラッチされる。
これに伴い、３段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止される。
【００９５】
第２の実施の形態に係る送信回路ＴＸ１は、第１の実施の形態に係る送信回路ＴＸ１と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路２０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、静電破壊試験時にも出力停止回路２０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
【００９６】
ところで、第１の実施の形態に係る出力停止回路１０では、停止期間が抵抗素子Ｒ１と容量素子Ｃ１との時定数により決定される。そのため、数μｓの停止期間を確保するには、大きいサイズの抵抗素子Ｒ１及び容量素子Ｃ１が必要となり、チップ面積が増大してしまう。
【００９７】
これに対し、第２の実施の形態に係る出力停止回路２０では、抵抗素子Ｒ１に代えてＮＭＯＳトランジスタＮＭ１のオフ抵抗を用いている。そのため、小さいＮＭＯＳトランジスタＮＭ１で抵抗値を大きくすることができ、容量素子Ｃ１のサイズも小さくすることができる。ＰＭＯＳトランジスタＰＭ１、容量素子Ｃ２についても同様に、サイズを小さくすることができる。従って、第１の実施の形態に係る出力停止回路１０に比べ、素子数は増加するものの、全体としてチップ面積を削減することができる。
【００９８】
さらに、第２の実施の形態に係る出力停止回路２０では、出力停止解除後、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１のオン抵抗により、停止信号ＳＴＰをＨレベルに保持することができる。従って、通常動作時におけるノイズ耐性が向上する。
【００９９】
（第３の実施の形態）
＜出力停止回路３０の構成＞
次に、図１７を参照して、第３の実施の形態に係る送信回路ＴＸ１について説明する。図１７は、第３の実施の形態に係る出力停止回路３０の具体的な回路構成の一例を示す回路図である。図１７に示すように、出力停止回路３０は、ＮＡＮＤゲートＮＤ、容量素子Ｃ１、Ｃ２、インバータＩＮ２１、ＩＮ２２、カウンタＣＴＲ１を備えている。出力停止回路３０以外の送信回路ＴＸ１の構成は、第１の実施の形態に係る送信回路ＴＸ１と同様である。
【０１００】
インバータＩＮ２２の入力Ｎ２が、容量素子Ｃ２を介して接地されている。インバータＩＮ２２の出力が、容量素子Ｃ１を介して電源に接続されている。このインバータＩＮ２２の出力が、インバータＩＮ２１の入力Ｎ１に接続されている。
【０１０１】
また、インバータＩＮ２２の出力（すなわちインバータＩＮ２１の入力Ｎ１）は、ＮＡＮＤゲートＮＤに入力されている。ＮＡＮＤゲートＮＤの出力は、インバータＩＮ２２の入力Ｎ２に接続されている。すなわち、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより、ラッチ回路が構成されている。
換言すると、ラッチ回路の記憶ノードＮ１が容量素子Ｃ１を介して電源に接続され、記憶ノードＮ２が容量素子Ｃ２を介して接地されている。ラッチ回路の記憶ノードＮ１、Ｎ２には、互いに反転された電圧が保持される。
ＮＡＮＤゲートＮＤには、カウンタＣＴＲ１から出力される定期要求信号ＲＴ１２の反転信号が入力される。
そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。
【０１０２】
なお、定期要求信号ＲＴ１２は、例えば電源電圧ＶＤＤ１の起動後、定期的に出力されるＨアクティブのパルス信号である。しかし、カウンタＣＴＲ１から出力される信号は、電源電圧ＶＤＤ１の起動から所定時間経過後に、１回のみ出力されるＨアクティブのパルス信号や、ＬレベルからＨレベルへ遷移してＨレベルを維持するイネーブル信号でもよい。また、このイネーブル信号の論理は、停止信号ＳＴＰと同じであるが、例えば温度変化などによって意図せずにＬレベルに変化することもあり得る。詳細には後述するように、このような場合にも、停止信号ＳＴＰの値は、ラッチ回路により安定してＨレベルに保持される。
【０１０３】
＜出力停止回路３０の動作＞
次に、図１８を参照し、第３の実施の形態に係る出力停止回路３０の電源電圧起動時の動作を説明する。図１８は、第３の実施の形態に係る出力停止回路３０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１８の上から順に、電源電圧ＶＤＤ１、記憶ノードＮ１、Ｎ２の電圧、定期要求信号ＲＴ１２、停止信号ＳＴＰが、示されている。
【０１０４】
最上段に示すように、起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に実線で示すように、容量素子Ｃ１を介して電源に接続された記憶ノードＮ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。
【０１０５】
電源電圧ＶＤＤ１の起動後、２段目に実線で示すように、インバータＩＮ２２とＮＡＮＤゲートＮＤとから構成されるラッチ回路の記憶ノードＮ１の電圧は、Ｈレベルに保持される。一方、２段目に一点鎖線で示すように、ラッチ回路の記憶ノードＮ２の電圧は、Ｌレベルに保持される。
【０１０６】
３段目に示すように、電源電圧ＶＤＤ１の起動から所定時間経過後、定期要求信号ＲＴ１２が一時的にＨレベルになると、記憶ノードＮ２の電圧がＨレベルに遷移する。そのため、記憶ノードＮ１の電圧はＬレベルに遷移する。そして、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより、記憶ノードＮ１の電圧はＬレベルに、記憶ノードＮ２の電圧はＨレベルにラッチされる。この状態は、定期要求信号ＲＴ１２の信号レベルによらず維持される。
【０１０７】
これに伴い、４段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止されている。停止信号ＳＴＰがＨレベルに切り換わると、出力パルス信号Ｐ１１、Ｐ１２の出力の停止が解除される。
このように、インバータＩＮ２２とＮＡＮＤゲートＮＤとから構成されるラッチ回路は、電源電圧の起動を検知し、停止信号ＳＴＰをＬレベルに維持する。そして、ラッチ回路は、タイマであるカウンタＣＴＲ１から出力された定期要求信号ＲＴ１２に応じて、停止信号ＳＴＰをＨレベルに切り換える。
【０１０８】
第３の実施の形態に係る送信回路ＴＸ１は、第１の実施の形態に係る送信回路ＴＸ１と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路３０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、静電破壊試験時にも出力停止回路３０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
【０１０９】
第３の実施の形態に係る出力停止回路３０では、タイマであるカウンタＣＴＲ１により停止期間を決定しているため、停止期間の変動を低減することができる。また、容量素子Ｃ１、Ｃ２が停止期間に寄与しないため、サイズを小さくすることができる。例えば、容量素子Ｃ１、Ｃ２としてトランジスタのゲート容量を用いることにより、さらにサイズを小さくすることができる。さらに、タイマは、新設せずに、既存のものを用いることができる。従って、全体としてチップ面積を削減することができる。
【０１１０】
また、出力停止解除後、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより停止信号ＳＴＰがＨレベルにラッチされるため、通常動作時におけるノイズ耐性に優れている。
【０１１１】
＜半導体装置システム２の構成＞
次に、図１９を参照して、第３の実施の形態に係る送信回路ＴＸ１を用いた半導体装置システム２について説明する。図１９は、第３の実施の形態に係る半導体装置システム２の構成を示すブロック図である。第３の実施の形態に係る半導体装置システム２は、２つの送信回路ＴＸ１、ＴＸ２、一次コイルＬ１１、Ｌ２１、二次コイルＬ１２、Ｌ２２、２つの受信回路ＲＸ１、ＲＸ２、２つの発振回路ＯＳＣ１、ＯＳＣ２、２つのカウンタＣＴＲ１、ＣＴＲ２、２つのタイマＴＭ１、ＴＭ２、２つの低電ロックアウト（ＵＶＬＯ：Under Voltage Lock Out）回路ＵＶＬＯ１、ＵＶＬＯ２、２つＡＮＤゲートＡ１、Ａ２、６つのＯＲゲートＯ１〜Ｏ６を備えている。
【０１１２】
ここで、送信回路ＴＸ１、ＴＸ２は、第１の実施の形態において図３を参照して説明した送信回路ＴＸ１と同様の構成を有している。ここで、送信回路ＴＸ１、ＴＸ２は、図１７に示した第３の実施の形態に係る出力停止回路３０を備えている。また、受信回路ＲＸ１、ＲＸ２は、第１の実施の形態において図５を参照して説明した受信回路ＲＸ１と同様の構成を有している。第３の実施の形態に係る半導体装置システム２は、パワートランジスタの制御システムに適用されたマイクロアイソレータの例である。
【０１１３】
まず、主要な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。また、送信回路ＴＸ１には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１、カウンタＣＴＲ１から出力される定期要求信号ＲＴ１２も入力される。
【０１１４】
送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、二次コイルＬ１２を介して受信回路ＲＸ１に送信される。受信回路ＲＸ１は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ１を出力する。この出力データ信号Ｄｏｕｔ１が制御信号ＣＮＴ２として、パワートランジスタドライバＰＴＤに入力される。
つまり、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、送信回路ＴＸ１及び受信回路ＲＸ１を介して、制御信号ＣＮＴ２としてパワートランジスタドライバＰＴＤに入力される。
【０１１５】
他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、入力データ信号Ｄｉｎ２として、送信回路ＴＸ２に入力される。また、送信回路ＴＸ２には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１、カウンタＣＴＲ２から出力される定期要求信号ＲＴ２２も入力される。
【０１１６】
送信回路ＴＸ２から出力された出力パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、二次コイルＬ２２を介して受信回路ＲＸ２に送信される。受信回路ＲＸ２は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ２を出力する。この出力データ信号Ｄｏｕｔ２がエラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。
つまり、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、送信回路ＴＸ２及び受信回路ＲＸ２を介して、エラー検出信号ＥＤ２としてマイコンＭＣＵに入力される。
【０１１７】
＜半導体装置システム２の詳細＞
以下に詳細な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、ＡＮＤゲートＡ１を介して、入力データ信号Ｄｉｎ１として送信回路ＴＸ１に入力される。ここで、ＡＮＤゲートＡ１には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１の反転信号も入力される。
【０１１８】
不定期要求信号ＲＴ１１は、正常時にはＬレベルであり、電源電圧が低下した異常時には、Ｈレベルとなる。つまり、不定期要求信号ＲＴ１１がＬレベルである正常時は、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。一方、不定期要求信号ＲＴ１１がＨレベルの異常時には、ＡＮＤゲートＡ１により、マイコンＭＣＵから出力された制御信号ＣＮＴ１の送信回路ＴＸ１への入力が遮断されるようになっている。
【０１１９】
また、不定期要求信号ＲＴ１１は、送信回路ＴＸ１にも入力される。不定期要求信号ＲＴ１１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ１（制御信号ＣＮＴ１）の値が送信回路ＴＸ１から受信回路ＲＸ１へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。
【０１２０】
カウンタＣＴＲ１から出力された定期要求信号ＲＴ１２が、送信回路ＴＸ１に入力される。定期要求信号ＲＴ１２は、発振回路ＯＳＣ１から出力されたクロック信号の例えば１０回に１回の割合でＨレベルとなる信号である。例えば、発振回路ＯＳＣ１から１０ＭＨｚのクロック信号が出力された場合、カウンタＣＴＲ１において、１μｓ周期（１ＭＨｚ）の定期要求信号ＲＴ１２が生成される。定期要求信号ＲＴ１２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ１において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。
【０１２１】
また、上述の通り、カウンタＣＴＲ１から出力された定期要求信号ＲＴ１２が、図１７に示した第３の実施の形態に係る出力停止回路３０のＮＡＮＤゲートＮＤに入力される。
【０１２２】
カウンタＣＴＲ１は、パルス信号Ｐ１０又はＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１によりリセットされる。つまり、パルス信号Ｐ１０と不定期要求信号ＲＴ１１とを入力とするＯＲゲートＯ１から出力されるリセット信号ＲＳＴ１によりリセットされる。
【０１２３】
送信回路ＴＸ１は、入力データ信号Ｄｉｎ１に基づいて、出力パルス信号Ｐ１１、Ｐ１２を出力する。出力パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、Ｌ１２を介して受信回路ＲＸ１に入力される。受信回路ＲＸ１はデータ信号を復元して、出力データ信号Ｄｏｕｔ１として出力する。なお、詳細は第１の実施の形態において説明した通りである。
【０１２４】
出力データ信号Ｄｏｕｔ１は、ＡＮＤゲートＡ２を介してパワートランジスタドライバＰＴＤに入力される。ここで、ＡＮＤゲートＡ２には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１の反転信号が入力される。また、タイマＴＭ１から出力されるタイムアウト信号ＴＯ１の反転信号が入力される。
【０１２５】
不定期要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した場合、Ｈレベルとなる。また、タイムアウト信号ＴＯ１も正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ１が検出されないと、Ｈレベルとなる。つまり、不定期要求信号ＲＴ２１及びタイムアウト信号ＴＯ１がＬレベルである正常時は、出力データ信号Ｄｏｕｔ１がパワートランジスタドライバＰＴＤに入力される。他方、不定期要求信号ＲＴ２１又はタイムアウト信号ＴＯ１がＨレベルへ切り換わると、ＡＮＤゲートＡ２により、出力データ信号Ｄｏｕｔ１のパワートランジスタドライバＰＴＤへの入力が遮断される。また、タイムアウト信号ＴＯ１は、受信回路ＲＸ１をリセットする。なお、正常に動作していれば、定期要求信号ＲＴ１２により、１０カウントに１回は送信回路ＴＸ１からデータ値が再送され、受信回路ＲＸ１からパルス検出信号ＰＤ１が出力される。そのため、タイマＴＭ１が４０カウントに達することはない。一方、送信回路ＴＸ１が停止した場合などには、タイムアウト信号ＴＯ１が出力される。定期要求信号ＲＴ１２により、送信回路ＴＸ１の動作異常を検出することができる。
【０１２６】
ここで、タイマＴＭ１は、発振回路ＯＳＣ２が出力するクロック信号をカウントする。また、タイマＴＭ１は、受信回路ＲＸ１から出力されるパルス検出信号ＰＤ１又はＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１によりリセットされる。つまり、パルス検出信号ＰＤ１と不定期要求信号ＲＴ２１とを入力とするＯＲゲートＯ２から出力されるリセット信号ＲＳＴ２によりリセットされる。
【０１２７】
他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、ＯＲゲートＯ５を介して、入力データ信号Ｄｉｎ２として送信回路ＴＸ２に入力される。エラー検出信号ＥＤ１は、正常時にはＬレベルであり、何らかのエラーが検出された異常時にはＨレベルとなる。ここで、ＯＲゲートＯ５には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１も入力される。不定期要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した異常時、Ｈレベルとなる。つまり、不定期要求信号ＲＴ２１は、エラー信号としても、エラー検出信号ＥＤ１と共に送信回路ＴＸ２に入力される。
【０１２８】
また、不定期要求信号ＲＴ２１は、送信回路ＴＸ２にも入力される。不定期要求信号ＲＴ２１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ２の値が送信回路ＴＸ２から受信回路ＲＸ２へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。
【０１２９】
さらに、カウンタＣＴＲ２から出力された定期要求信号ＲＴ２２が、送信回路ＴＸ２に入力される。定期要求信号ＲＴ２２は、発振回路ＯＳＣ２から出力されたクロック信号の例えば１０回に１回の割合でＨレベルとなる信号である。定期要求信号ＲＴ２２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ２において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。
【０１３０】
また、カウンタＣＴＲ２は、パルス信号Ｐ２０又はＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１によりリセットされる。つまり、パルス信号Ｐ２０と不定期要求信号ＲＴ２１とを入力とするＯＲゲートＯ３から出力されるリセット信号ＲＳＴ３によりリセットされる。
【０１３１】
送信回路ＴＸ２は、入力データ信号Ｄｉｎ２に基づいて、出力パルス信号Ｐ２１、Ｐ２２を出力する。出力パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、Ｌ２２を介して受信回路ＲＸ２に入力される。受信回路ＲＸ２はデータ信号を復元して、出力データ信号Ｄｏｕｔ２として出力する。
【０１３２】
出力データ信号Ｄｏｕｔ２は、ＯＲゲートＯ６を介してマイコンＭＣＵに入力される。ここで、ＯＲゲートＯ６には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１が入力される。また、タイマＴＭ２から出力されるタイムアウト信号ＴＯ２が入力される。つまり、不定期要求信号ＲＴ１１及びタイムアウト信号ＴＯ２は、出力データ信号Ｄｏｕｔ２と共に、エラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。
【０１３３】
ここで、タイムアウト信号ＴＯ２は、正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ２が検出されないと、Ｈレベルとなる。また、タイムアウト信号ＴＯ２は、受信回路ＲＸ２をリセットする。なお、正常に動作していれば、定期要求信号ＲＴ２２により、１０カウントに１回は送信回路ＴＸ２からデータ値が再送され、受信回路ＲＸ２からパルス検出信号ＰＤ２が出力される。そのため、タイマＴＭ２が４０カウントに達することはない。一方、送信回路ＴＸ２が停止した場合などには、タイムアウト信号ＴＯ２が出力される。定期要求信号ＲＴ２２により、送信回路ＴＸ２の動作異常を検出することができる。
【０１３４】
ここで、タイマＴＭ２は、発振回路ＯＳＣ１が出力するクロック信号をカウントする。また、タイマＴＭ２は、受信回路ＲＸ２から出力されるパルス検出信号ＰＤ２又はＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１によりリセットされる。つまり、パルス検出信号ＰＤ２と不定期要求信号ＲＴ１１とを入力とするＯＲゲートＯ４から出力されるリセット信号ＲＳＴ４によりリセットされる。
【０１３５】
＜半導体装置システム２の適用例＞
半導体装置システム２の制御対象は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）に代表されるパワートランジスタである。この場合、半導体装置システム２は、受信回路ＲＸ１によって再生されたデータＤｏｕｔ１に応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。
【０１３６】
具体的には、第３の実施の形態に係る半導体装置システム２は、例えば、図２０に示すような、３相モータ（負荷）を駆動するインバータ装置に適用される。図２０は、半導体装置システム２が適用されるインバータ装置を示す図である。図２０に示すインバータ装置は、ハイサイド及びローサイドにそれぞれｕ相、ｖ相、ｗ相に対応する３つずつ（合計６つ）のパワートランジスタドライバＰＴＤ及びエラー検出回路ＥＤＣを有している。
【０１３７】
マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）が、送信回路ＴＸ１、コイル、受信回路ＲＸ１を介して、パワートランジスタドライバＰＴＤに伝達され、制御対象であるＩＧＢＴのオンオフが制御される。一方、エラー検出回路ＥＤＣが検出したエラー信号が、送信回路ＴＸ２、コイル、受信回路ＲＸ２を介して、マイコンＭＣＵに伝達される。
【０１３８】
ここで、図２１は、半導体装置システム２が適用されるインバータ装置の動作を示すタイミングチャートである。図２１のグラフに示すように、マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）は、ＰＷＭ制御信号であり、モータに流れる電流（例えばＩＵ）がアナログ的に制御される。ここで、制御信号（例えばＵＨ、ＵＬ）が、入力データ信号Ｄｉｎ１に相当する。
【０１３９】
（その他の実施の形態）
半導体装置の実装例は、図２に示した実装例に限られるものではない。以下、代表して、半導体装置の他の実装例について、図２２、図２３を用いて説明する。図２２は、絶縁結合素子としてコンデンサが用いた場合の半導体装置の実装例である。図２３は、絶縁結合素子としてＧＭＲ素子を用いた場合の半導体装置の実装例である。
【０１４０】
図２２は、図２に示す実装例において絶縁結合素子として用いられるコイルを、コンデンサに置き換えたものである。より具体的には、一次コイルＬ１１をコンデンサの一方の電極ＰＬ１に置き換え、二次コイルＬ１２をコンデンサの他方の電極ＰＬ２に置き換えたものである。
【０１４１】
図２３は、図２に示す実装例において絶縁結合素子として用いられるコイルを、ＧＭＲ（Giant Magneto Resistive）素子に置き換えたものである。より具体的には、一次コイルＬ１１をそのままにして、二次コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。この実装例でも、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ２には、一次コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ２に形成された一次コイルＬ１１と接続される。
【０１４２】
上記したように、絶縁結合素子の種類、絶縁結合素子の配置に関しては特に制限はない。なお、上記説明では、絶縁結合素子を半導体チップ上に形成するとしたが、絶縁結合素子は、外付け部品として設けることも可能である。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【符号の説明】
【０１４４】
１  半導体装置
２  半導体装置システム
１０、２０、３０  出力停止回路
Ａ１、Ａ２、ＡＮ１、ＡＮ２、ＡＮ１１、ＡＮ１２、ＡＮ２１、ＡＮ２２  ＡＮＤゲート
Ｂ１、Ｂ２  バッファ回路
ＢＷ  ボンディングワイヤ
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２  容量素子
ＣＨＰ１、ＣＨＰ２  半導体チップ
ＣＴＲ１、ＣＴＲ２  カウンタ
ＤＣ１、ＤＣ２  遅延回路
ＥＤＣ  エラー検出回路
ＩＮ１、ＩＮ２、ＩＮ１０、ＩＮ１１、ＩＮ１２、ＩＮ２１、ＩＮ２２  インバータ
Ｌ１１、Ｌ２１  一次コイル
Ｌ１２  Ｌ２２  二次コイル
ＭＣＵ  マイコン
ＮＤ  ＮＡＮＤゲート
ＮＭ１  ＮＭＯＳトランジスタ
Ｏ１−Ｏ６、ＯＲ１、ＯＲ２  ＯＲゲート
ＯＤ１、ＯＤ２  出力ドライバ
ＯＳＣ１、ＯＳＣ２  発振回路
Ｐｄ  パッド
ＰＤＣ  パルス検出回路
ＰＧＣ  パルス生成回路
ＰＫＧ  半導体パッケージ
ＰＬ１、ＰＬ２  電極
ＰＭ１  ＰＭＯＳトランジスタ
ＰＴＤ  パワートランジスタドライバ
ＰＷＣ１、ＰＷＣ２  パルス拡幅回路
Ｒ１  抵抗素子
Ｒ１２  ＧＭＲ素子
ＲＥＤ１、ＲＥＤ２  ライズエッジ検出回路
ＲＸ１、ＲＸ２  受信回路
ＳＬＣ  順序回路
Ｔ  リード端子
ＴＭ１、ＴＭ２  タイマ
ＴＸ１、ＴＸ２  送信回路
ＵＶＬＯ１、ＵＶＬＯ２  ＵＶＬＯ回路
【図１】
0006557562.tif 000002
【図２】
0006557562.tif 000003
【図３】
0006557562.tif 000004
【図４】
0006557562.tif 000005
【図５】
0006557562.tif 000006
【図６】
0006557562.tif 000007
【図７】
0006557562.tif 000008
【図８】
0006557562.tif 000009
【図９】
0006557562.tif 000010
【図１０】
0006557562.tif 000011
【図１１】
0006557562.tif 000012
【図１２】
0006557562.tif 000013
【図１３】
0006557562.tif 000014
【図１４】
0006557562.tif 000015
【図１５】
0006557562.tif 000016
【図１６】
0006557562.tif 000017
【図１７】
0006557562.tif 000018
【図１８】
0006557562.tif 000019
【図１９】
0006557562.tif 000020
【図２０】
0006557562.tif 000021
【図２１】
0006557562.tif 000022
【図２２】
0006557562.tif 000023
【図２３】
0006557562.tif 000024