(57)【特許請求の範囲】
【請求項１】
集積回路デバイスであって、前記集積回路デバイスは、
複数の外部入出力接続部と、
マイクロコントローラと
を備え、
前記マイクロコントローラは、
デジタルプロセッサと、
前記デジタルプロセッサに結合されたメモリと、
前記デジタルプロセッサに結合され、前記デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極双投相補型金属酸化物半導体（ＣＭＯＳ）スイッチと
を備え、
前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、前記複数の外部入出力接続部のうちの第１の外部入出力接続部、第２の外部入出力接続部および第３の外部入出力接続部を介して信号を切り替えるように構成され、
前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、前記複数の外部入出力接続部のうちの前記第１の外部入出力接続部と結合された第１の切り替えノードと、前記複数の外部入出力接続部のうちの前記第２の外部入出力接続部と結合された第２の切り替えノードと、前記複数の外部入出力接続部のうちの前記第３の外部入出力接続部と結合された第３のノードとを備え、
前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に低いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に高いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に高いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に低いインピーダンスを有する、
集積回路デバイス。
【請求項２】
前記第１の論理レベルは、論理レベル高であり、前記第２の論理レベルは、論理レベル低である、請求項１に記載の集積回路。
【請求項３】
前記第１の論理レベルは、論理レベル低であり、前記第２の論理レベルは、論理レベル高である、請求項１に記載の集積回路。
【請求項４】
前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極双投ＣＭＯＳスイッチである、請求項１に記載の集積回路。
【請求項５】
前記単極双投ＣＭＯＳスイッチは、
ソースと、ゲートと、ドレインとを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
第１のインバータと、
第２のインバータと
を備え、
前記第１のＰ−ＭＯＳトランジスタのドレインは、前記第１のＮ−ＭＯＳトランジスタのソースおよび前記第１の外部入出力接続部に結合され、
前記第１のＰ−ＭＯＳトランジスタのソースは、前記第１のＮ−ＭＯＳトランジスタのドレインおよび前記第２の外部入出力接続部に結合され、
前記第１のＰ−ＭＯＳトランジスタのゲートおよび前記第１のインバータの入力は、前記デジタルプロセッサのデジタル制御出力に結合され、
前記第１のＮ−ＭＯＳトランジスタのゲートは、前記第１のインバータの出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのドレインは、前記第２のＮ−ＭＯＳトランジスタのソースおよび前記第１の外部入出力接続部に結合され、
前記第２のＰ−ＭＯＳトランジスタのソースは、前記第２のＮ−ＭＯＳトランジスタのドレインおよび前記第３の外部入出力接続部に結合され、
前記第２のＮ−ＭＯＳトランジスタのゲートおよび前記第２のインバータの入力は、前記デジタルプロセッサのデジタル制御出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのゲートは、前記第２のインバータの出力に結合されている、請求項１に記載の集積回路。
【請求項６】
前記集積回路デバイスを封入する集積回路パッケージをさらに備え、前記第１の外部入出力接続部、前記第２の外部入出力接続部、および前記第３の外部入出力接続部は、前記集積回路パッケージ上の接続部である、請求項１に記載の集積回路。
【請求項７】
集積回路デバイスであって、前記集積回路デバイスは、
複数の外部入出力接続部と、
マイクロコントローラと
を備え、
前記マイクロコントローラは、
デジタルプロセッサと、
前記デジタルプロセッサに結合されたメモリと、
前記デジタルプロセッサに結合され、前記デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極相補型金属酸化物半導体（ＣＭＯＳ）スイッチと
を備え、
前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、前記複数の外部入出力接続部のうちの第１の外部入出力接続部、第２の外部入出力接続部および第３の外部入出力接続部を介して信号を切り替えるように構成され、
前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、前記複数の外部入出力接続部のうちの前記第１の外部入出力接続部と結合された第１の切り替えノードと、前記複数の外部入出力接続部のうちの前記第２の外部入出力接続部と結合された第２の切り替えノードと、前記複数の外部入出力接続部のうちの前記第３の外部入出力接続部と結合された第３のノードとを備え、
前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に高いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に低いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に高いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に高いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第３の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に低いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に低いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第４の論理レベルで制御信号をアサートするとき、前記第１の外部入出力接続部と前記第２の外部入出力接続部との間に低いインピーダンスを有し、かつ、前記第１の外部入出力接続部と前記第３の外部入出力接続部との間に高いインピーダンスを有する、
集積回路デバイス。
【請求項８】
前記第１の論理レベルは、バイナリ００であり、前記第２の論理レベルは、バイナリ０１であり、前記第３の論理レベルは、バイナリ１０であり、前記第４の論理レベルは、バイナリ１１である、請求項７に記載の集積回路。
【請求項９】
前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極ＣＭＯＳスイッチである、請求項７に記載の集積回路。
【請求項１０】
前記単極ＣＭＯＳスイッチは、
ソースと、ゲートと、ドレインとを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
第１のインバータと、
第２のインバータと
を備え、
前記第１のＰ−ＭＯＳトランジスタのドレインは、前記第１のＮ−ＭＯＳトランジスタのソースおよび前記第１の外部入出力接続部に結合され、
前記第１のＰ−ＭＯＳトランジスタのソースは、前記第１のＮ−ＭＯＳトランジスタのドレインおよび前記第２の外部入出力接続部に結合され、
前記第１のＰ−ＭＯＳトランジスタのゲートおよび前記第１のインバータの入力は、前記デジタルプロセッサの第１のデジタル制御出力に結合され、
前記第１のＮ−ＭＯＳトランジスタのゲートは、前記第１のインバータの出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのドレインは、前記第２のＮ−ＭＯＳトランジスタのソースおよび前記第１の外部入出力接続部に結合され、
前記第２のＰ−ＭＯＳトランジスタのソースは、前記第２のＮ−ＭＯＳトランジスタのドレインおよび前記第３の外部入出力接続部に結合され、
前記第２のＮ−ＭＯＳトランジスタのゲートおよび前記第２のインバータの入力は、前記デジタルプロセッサの第２のデジタル制御出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのゲートは、前記第２のインバータの出力に結合されている、請求項７に記載の集積回路。
【請求項１１】
前記集積回路デバイスを封入する集積回路パッケージをさらに備え、前記第１の外部入出力接続部、前記第２の外部入出力接続部、および前記第３の外部入出力接続部は、前記集積回路パッケージ上の接続部である、請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本開示は、集積回路マイクロコントローラに関し、より具体的には、集積回路マイクロコントローラに統合された周辺装置として制御可能な少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチを有する集積回路マイクロコントローラに関する。
【背景技術】
【０００２】
（背景）
アナログ切り替え機能が、現代の電子デバイスにおいて要求される。アナログ切り替え機能が電子デバイスにおいて要求されるとき、別個の構成要素が、そのようなアナログ機能を行なうために使用されてもよく、別個の構成要素は、デジタル回路（例えば、電子デバイス内のデジタルプロセッサ）からのデジタル論理レベル信号によって制御される。または、混合信号（アナログおよびデジタル回路）集積回路が使用され、アナログ入力信号は、デジタル形式に変換され、混合信号集積回路のデジタル部分によって処理され、次いで、アナログ出力信号に逆変換される。前者は、いくつかの別個の構成要素と印刷回路基板のサイズ増加とを必要とする。後者は、複雑かつ高価な混合信号集積回路、高速コンピューティング能力を必要とし、高い電力需要を有する。
【発明の概要】
【課題を解決するための手段】
【０００３】
（概要）
したがって、外部アナログ信号を切り替え、制御し、かつ、コストおよび電力消費が低い小型サイズパッケージ内にあり得る集積回路デバイスの必要性が存在する。
【０００４】
ある実施形態によると、集積回路デバイスは、デジタルプロセッサと、デジタルプロセッサに結合されたメモリと、デジタルプロセッサに結合され、デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極単投相補型金属酸化物半導体（ＣＭＯＳ）スイッチとを備えてもよく、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に高いインピーダンスを有する。
【０００５】
さらなる実施形態によると、第１の論理レベルは、論理レベル高であり、第２の論理レベルは、論理レベル低である。さらなる実施形態によると、第１の論理レベルは、論理レベル低であり、第２の論理レベルは、論理レベル高である。さらなる実施形態によると、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極単投ＣＭＯＳスイッチである。
【０００６】
さらなる実施形態によると、少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、ソース、ゲート、およびドレインを有するＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有するＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、インバータとを備えてもよく、Ｐ−ＭＯＳトランジスタのドレインは、Ｎ−ＭＯＳトランジスタのソースおよび第１のノードに結合され、Ｐ−ＭＯＳトランジスタのソースは、Ｎ−ＭＯＳトランジスタのドレインおよび第２のノードに結合され、Ｐ−ＭＯＳトランジスタのゲートおよびインバータの入力は、デジタルプロセッサのデジタル制御出力に結合され、Ｎ−ＭＯＳトランジスタのゲートは、インバータの出力に結合される。
【０００７】
さらなる実施形態によると、デジタルプロセッサは、マイクロコントローラである。さらなる実施形態によると、デジタルプロセッサは、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）から成る群から選択される。さらなる実施形態によると、集積回路パッケージが、集積回路デバイスを封入し、第１のノードおよび第２のノードは、集積回路パッケージ上の接続部である。
【０００８】
別の実施形態によると、集積回路デバイスは、デジタルプロセッサと、デジタルプロセッサに結合されたメモリと、デジタルプロセッサに結合され、デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極双投相補型金属酸化物半導体（ＣＭＯＳ）スイッチとを備えてもよく、少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、かつ、第１のノードと第３のノードとの間に高いインピーダンスを有し、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に高インピーダンスを有し、かつ、第１のノードと第３のノードとの間に低いインピーダンスを有する。
【０００９】
さらなる実施形態によると、第１の論理レベルは、論理レベル高であり、第２の論理レベルは、論理レベル低である。さらなる実施形態によると、第１の論理レベルは、論理レベル低であり、第２の論理レベルは、論理レベル高である。さらなる実施形態によると、少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極双投ＣＭＯＳスイッチである。
【００１０】
さらなる実施形態によると、単極双投ＣＭＯＳスイッチは、ソース、ゲート、およびドレインを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、第１のインバータと、第２のインバータとを備えてもよく、第１のＰ−ＭＯＳトランジスタのドレインは、第１のＮ−ＭＯＳトランジスタのソースおよび第１のノードに結合され、第１のＰ−ＭＯＳトランジスタのソースは、第１のＮ−ＭＯＳトランジスタのドレインおよび第２のノードに結合され、第１のＰ−ＭＯＳトランジスタのゲートおよび第１のインバータの入力は、デジタルプロセッサのデジタル制御出力に結合され、第１のＮ−ＭＯＳトランジスタのゲートは、第１のインバータの出力に結合され、第２のＰ−ＭＯＳトランジスタのドレインは、第２のＮ−ＭＯＳトランジスタのソースおよび第１のノードに結合され、第２のＰ−ＭＯＳトランジスタのソースは、第２のＮ−ＭＯＳトランジスタのドレインおよび第３のノードに結合され、第２のＮ−ＭＯＳトランジスタのゲートおよび第２のインバータの入力は、デジタルプロセッサのデジタル制御出力に結合され、第２のＰ−ＭＯＳトランジスタのゲートは、第２のインバータの出力に結合される。
【００１１】
さらなる実施形態によると、デジタルプロセッサは、マイクロコントローラである。さらなる実施形態によると、デジタルプロセッサは、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）から成る群から選択される。さらなる実施形態によると、集積回路パッケージが、集積回路デバイスを封入し、第１のノード、第２のノード、および第３のノードは、集積回路パッケージ上の接続部である。
【００１２】
さらに別の実施形態によると、集積回路デバイスは、デジタルプロセッサと、デジタルプロセッサに結合されたメモリと、デジタルプロセッサに結合され、デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極相補型金属酸化物半導体（ＣＭＯＳ）スイッチを備えてもよく、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に高いインピーダンスを有し、かつ、第１のノードと第３のノードとの間に低いインピーダンスを有し、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に高いインピーダンスを有し、かつ、第１のノードと第３のノードとの間に高いインピーダンスを有し、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第３の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、かつ、第１のノードと第３のノードとの間に低いインピーダンスを有し、デジタルプロセッサが、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第４の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、かつ、第１のノードと第３のノードとの間に高いインピーダンスを有する。
【００１３】
さらなる実施形態によると、第１の論理レベルは、バイナリ００であり、第２の論理レベルは、バイナリ０１であり、第３の論理レベルは、バイナリ１０であり、第４の論理レベルは、バイナリ１１である。さらなる実施形態によると、少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極ＣＭＯＳスイッチである。
【００１４】
さらなる実施形態によると、単極ＣＭＯＳスイッチは、ソース、ゲート、およびドレインを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、ソース、ゲート、およびドレインを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、第１のインバータと、第２のインバータとを備えてもよく、第１のＰ−ＭＯＳトランジスタのドレインは、第１のＮ−ＭＯＳトランジスタのソースおよび第１のノードに結合され、第１のＰ−ＭＯＳトランジスタのソースは、第１のＮ−ＭＯＳトランジスタのドレインおよび第２のノードに結合され、第１のＰ−ＭＯＳトランジスタのゲートおよび第１のインバータの入力は、デジタルプロセッサの第１のデジタル制御出力に結合され、第１のＮ−ＭＯＳトランジスタのゲートは、第１のインバータの出力に結合され、第２のＰ−ＭＯＳトランジスタのドレインは、第２のＮ−ＭＯＳトランジスタのソースおよび第１のノードに結合され、第２のＰ−ＭＯＳトランジスタのソースは、第２のＮ−ＭＯＳトランジスタのドレインおよび第３のノードに結合され、第２のＮ−ＭＯＳトランジスタのゲートおよび第２のインバータの入力は、デジタルプロセッサの第２のデジタル制御出力に結合され、第２のＰ−ＭＯＳトランジスタのゲートは、第２のインバータの出力に結合される。
【００１５】
さらなる実施形態によると、デジタルプロセッサは、マイクロコントローラである。さらなる実施形態によると、集積回路パッケージが、集積回路デバイスを封入し、第１のノード、第２のノード、および第３のノードは、集積回路パッケージ上の接続部である。
本明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路デバイスであって、前記集積回路デバイスは、
デジタルプロセッサと、
前記デジタルプロセッサに結合されたメモリと、
前記デジタルプロセッサに結合され、前記デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極単投相補型金属酸化物半導体（ＣＭＯＳ）スイッチと
を備え、前記少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、前記第１のノードと前記第２のノードとの間に高いインピーダンスを有する、
集積回路デバイス。
（項目２）
前記第１の論理レベルは、論理レベル高であり、前記第２の論理レベルは、論理レベル低である、項目１に記載の集積回路。
（項目３）
前記第１の論理レベルは、論理レベル低であり、前記第２の論理レベルは、論理レベル高である、項目１に記載の集積回路。
（項目４）
前記少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極単投ＣＭＯＳスイッチである、項目１に記載の集積回路。
（項目５）
前記少なくとも１つのアナログ信号適合可能単極単投ＣＭＯＳスイッチは、
ソースと、ゲートと、ドレインとを有するＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有するＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
インバータと
を備え、
前記Ｐ−ＭＯＳトランジスタのドレインは、前記Ｎ−ＭＯＳトランジスタのソースおよび前記第１のノードに結合され、
前記Ｐ−ＭＯＳトランジスタのソースは、前記Ｎ−ＭＯＳトランジスタのドレインおよび前記第２のノードに結合され、
前記Ｐ−ＭＯＳトランジスタのゲートおよび前記インバータの入力は、前記デジタルプロセッサのデジタル制御出力に結合され、
前記Ｎ−ＭＯＳトランジスタのゲートは、前記インバータの出力に結合されている、項目１に記載の集積回路。
（項目６）
前記デジタルプロセッサは、マイクロコントローラである、項目１に記載の集積回路。
（項目７）
前記集積回路デバイスを封入する集積回路パッケージをさらに備え、前記第１のノードおよび第２のノードは、前記集積回路パッケージ上の接続部である、項目１に記載の集積回路。
（項目８）
集積回路デバイスであって、前記集積回路デバイスは、
デジタルプロセッサと、
前記デジタルプロセッサに結合されたメモリと、
前記デジタルプロセッサに結合され、前記デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極双投相補型金属酸化物半導体（ＣＭＯＳ）スイッチと
を備え、前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に低いインピーダンスを有し、かつ、前記第１のノードと第３のノードとの間に高いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、前記第１のノードと前記第２のノードとの間に高いインピーダンスを有し、かつ、前記第１のノードと前記第３のノードとの間に低いインピーダンスを有する、
集積回路デバイス。
（項目９）
前記第１の論理レベルは、論理レベル高であり、前記第２の論理レベルは、論理レベル低である、項目８に記載の集積回路。
（項目１０）
前記第１の論理レベルは、論理レベル低であり、前記第２の論理レベルは、論理レベル高である、項目８に記載の集積回路。
（項目１１）
前記少なくとも１つのアナログ信号適合可能単極双投ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極双投ＣＭＯＳスイッチである、項目８に記載の集積回路。
（項目１２）
前記単極双投ＣＭＯＳスイッチは、
ソースと、ゲートと、ドレインとを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
第１のインバータと、
第２のインバータと
を備え、
前記第１のＰ−ＭＯＳトランジスタのドレインは、前記第１のＮ−ＭＯＳトランジスタのソースおよび前記第１のノードに結合され、
前記第１のＰ−ＭＯＳトランジスタのソースは、前記第１のＮ−ＭＯＳトランジスタのドレインおよび前記第２のノードに結合され、
前記第１のＰ−ＭＯＳトランジスタのゲートおよび前記第１のインバータの入力は、前記デジタルプロセッサのデジタル制御出力に結合され、
前記第１のＮ−ＭＯＳトランジスタのゲートは、前記第１のインバータの出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのドレインは、前記第２のＮ−ＭＯＳトランジスタのソースおよび前記第１のノードに結合され、
前記第２のＰ−ＭＯＳトランジスタのソースは、前記第２のＮ−ＭＯＳトランジスタのドレインおよび前記第３のノードに結合され、
前記第２のＮ−ＭＯＳトランジスタのゲートおよび前記第２のインバータの入力は、前記デジタルプロセッサのデジタル制御出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのゲートは、前記第２のインバータの出力に結合されている、項目８に記載の集積回路。
（項目１３）
前記デジタルプロセッサは、マイクロコントローラである、項目８に記載の集積回路。
（項目１４）
前記集積回路デバイスを封入する集積回路パッケージをさらに備え、前記第１のノード、第２のノード、および第３のノードは、前記集積回路パッケージ上の接続部である、項目８に記載の集積回路。
（項目１５）
集積回路デバイスであって、前記集積回路デバイスは、
デジタルプロセッサと、
前記デジタルプロセッサに結合されたメモリと、
前記デジタルプロセッサに結合され、前記デジタルプロセッサによって制御される少なくとも１つのアナログ信号適合可能単極相補型金属酸化物半導体（ＣＭＯＳ）スイッチと
を備え、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第１の論理レベルで制御信号をアサートするとき、第１のノードと第２のノードとの間に高いインピーダンスを有し、かつ、前記第１のノードと第３のノードとの間に低いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第２の論理レベルで制御信号をアサートするとき、前記第１のノードと前記第２のノードとの間に高いインピーダンスを有し、かつ、前記第１のノードと前記第３のノードとの間に高いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第３の論理レベルで制御信号をアサートするとき、前記第１のノードと前記第２のノードとの間に低いインピーダンスを有し、かつ、前記第１のノードと前記第３のノードとの間に低いインピーダンスを有し、
前記デジタルプロセッサが、前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチに対して、第４の論理レベルで制御信号をアサートするとき、前記第１のノードと前記第２のノードとの間に低いインピーダンスを有し、かつ、前記第１のノードと前記第３のノードとの間に高いインピーダンスを有する、
集積回路デバイス。
（項目１６）
前記第１の論理レベルは、バイナリ００であり、前記第２の論理レベルは、バイナリ０１であり、前記第３の論理レベルは、バイナリ１０であり、前記第４の論理レベルは、バイナリ１１である、項目１５に記載の集積回路。
（項目１７）
前記少なくとも１つのアナログ信号適合可能単極ＣＭＯＳスイッチは、複数のアナログ信号適合可能単極ＣＭＯＳスイッチである、項目１５に記載の集積回路。
（項目１８）
前記単極ＣＭＯＳスイッチは、
ソースと、ゲートと、ドレインとを有する第１のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第１のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
ソースと、ゲートと、ドレインとを有する第２のＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタと、
第１のインバータと、
第２のインバータと
を備え、
前記第１のＰ−ＭＯＳトランジスタのドレインは、前記第１のＮ−ＭＯＳトランジスタのソースおよび前記第１のノードに結合され、
前記第１のＰ−ＭＯＳトランジスタのソースは、前記第１のＮ−ＭＯＳトランジスタのドレインおよび前記第２のノードに結合され、
前記第１のＰ−ＭＯＳトランジスタのゲートおよび前記第１のインバータの入力は、前記デジタルプロセッサの第１のデジタル制御出力に結合され、
前記第１のＮ−ＭＯＳトランジスタのゲートは、前記第１のインバータの出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのドレインは、前記第２のＮ−ＭＯＳトランジスタのソースおよび前記第１のノードに結合され、
前記第２のＰ−ＭＯＳトランジスタのソースは、前記第２のＮ−ＭＯＳトランジスタのドレインおよび前記第３のノードに結合され、
前記第２のＮ−ＭＯＳトランジスタのゲートおよび前記第２のインバータの入力は、前記デジタルプロセッサの第２のデジタル制御出力に結合され、
前記第２のＰ−ＭＯＳトランジスタのゲートは、前記第２のインバータの出力に結合されている、項目１５に記載の集積回路。
（項目１９）
前記デジタルプロセッサは、マイクロコントローラである、項目１５に記載の集積回路。
（項目２０）
前記集積回路デバイスを封入する集積回路パッケージをさらに備え、前記第１のノード、第２のノード、および第３のノードは、前記集積回路パッケージ上の接続部である、項目１５に記載の集積回路。
【００１６】
本開示のより完全な理解は、付随の図面と関連して検討される、以下の説明を参照して得られ得る。
【図面の簡単な説明】
【００１７】
【図１】図１は、本開示の教示による、デジタルプロセッサと、メモリと、アナログ信号を切り替えるための少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチとを備える集積回路デバイスの概略ブロック図である。
【図２】図２は、本開示の教示による、デジタルプロセッサと、メモリと、アナログ信号を切り替えるための少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチとを備える別の集積回路デバイスの概略ブロック図である。
【図３】図３は、本開示の特定の例示的実施形態による、１ビットデジタル制御信号によって制御される、アナログ信号適合可能な２状態単極単投（ＳＰＳＴ）ＣＭＯＳスイッチの概略図である。
【図４】図４は、本開示の別の特定の例示的実施形態による、１ビットデジタル制御信号によって制御される、アナログ信号適合可能な２状態単極双投（ＳＰＤＴ）ＣＭＯＳスイッチの概略図である。
【図５】図５は、本開示のさらに別の特定の例示的実施形態による、２ビットデジタル制御信号によって制御される、アナログ信号適合可能な最大４状態単極双投（ＳＰＤＴ）ＣＭＯＳスイッチの概略図である。
【発明を実施するための形態】
【００１８】
本開示は、種々の修正および代替形態が可能であるが、その特定の例示的実施形態が、図面に図示され、本明細書に詳細に説明される。しかしながら、特定の例示的実施形態の本明細書の説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、あらゆる修正および添付の特許請求の範囲によって定義される均等物を網羅するものとすることを理解されたい。
【００１９】
（詳細な説明）
少なくとも１つの集積回路アナログ信号適合可能相補型金属酸化物半導体（ＣＭＯＳ）スイッチ回路が、デジタル論理回路とともに、集積回路内に組み込まれる。集積回路はさらに、アナログ信号、例えば、オーディオ、ビデオ、シリアル通信等を切り替えるため、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチの動作を制御するために、デジタルプロセッサおよびメモリ、例えば、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理アレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）等を備えてもよい。少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチは、論理「０」または論理「１」のいずれかの単一のデジタル制御信号によって制御される第１の状態および第２の状態（例えば、「オン」または「オフ」の単投、あるいはａまたはｂに共通の双投）を有してもよい。少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチはまた、００、０１、１０、または１１の論理レベルの２ビットデジタル制御信号によって制御される最大４状態（例えば、オフ（接続なし）およびａまたはｂまたは両方に共通の双投）を有してもよい。標準的な低コスト、最小空間、および低電力消費ＣＭＯＳセルが、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチを集積回路デバイス内に実装するために使用されてもよい。少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチは、デジタルプロセッサからの論理に基づいて、外部アナログ信号を切り替えるように適合される。集積回路デバイスの集積回路パッケージ接続（例えば、ピンまたはボールバンプ）が、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチを外部アナログ信号に結合するために使用される。
【００２０】
次に、図面を参照すると、特定の例示的実施形態の詳細が、図式的に図示される。図面中の同様の要素は、同様の番号によって表され、同様の要素は、異なる小文字の添え字を伴って、同様の番号によって表される。
【００２１】
図１を参照すると、本開示の教示による、デジタルプロセッサと、メモリと、アナログ信号を切り替えるための少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチとを備える集積回路デバイスの概略ブロック図が、描写される。集積回路（ＩＣ）デバイス１０２は、デジタルプロセッサ１０４と、メモリ１０６と、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチ１０８とを備える。複数のアナログ信号適合可能ＣＭＯＳスイッチ、例えば、スイッチ１１０および１１２もまた、ＩＣデバイス１０２内に含まれてもよい。少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチ１０８（１１０および１１２）は、単一ビットデジタル論理制御信号ＳＷｘＥＮを用いて制御され、単一ビットデジタル論理制御信号ＳＷｘＥＮは、２つの状態（例えば、それぞれ、論理「０」の制御信号ＳＷｘＥＮまたは論理「１」の制御信号ＳＷｘＥＮのいずれかを用いて、少なくとも１つのＣＭＯＳスイッチ１０８の「オフ」または「オン」あるいは位置ａまたは位置ｂ）の一方を維持する。
【００２２】
デジタルプロセッサ１０４は、例えば、限定ではないが、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理アレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）、および同様のものであってもよい。メモリ１０６は、デジタルプロセッサ１０４との組み合わせにおいて作動するプログラム情報および／またはデータを記憶するための揮発性メモリおよび／または不揮発性メモリであってもよい。ＩＣデバイス１０２は、パッケージ化されなくてもよく、または任意のタイプのＩＣパッケージ内にパッケージ化されてもよい。外部接続部ＧＰＩＯが、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチ１０８（１１０および１１２）によって切り替えられる外部アナログ信号に結合するために提供される。各アナログ信号適合可能ＣＭＯＳスイッチは、少なくとも１つのＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタおよび少なくとも１つのＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタを備え、したがって、相補型金属酸化物半導体（ＣＭＯＳ）スイッチを形成する。少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチは、アナログ信号に鈍感な電圧極性である。切り替えられるアナログ信号は、電圧および／または電流がＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタが処理可能な大きさであってもよい。以下により完全に説明されるように、アナログ信号適合可能ＣＭＯＳスイッチ１０８は、単極単投スイッチであり、アナログ信号適合可能ＣＭＯＳスイッチ１１０は、２位置の単極双投スイッチであり、アナログ信号適合可能ＣＭＯＳスイッチ１１２は、最大４位置の単極双投スイッチである。
【００２３】
図２を参照すると、本開示の教示による、デジタルプロセッサと、メモリと、アナログ信号を切り替えるための少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチとを備える別の集積回路デバイスの概略ブロック図が、描写される。集積回路（ＩＣ）デバイス２０２は、デジタルプロセッサ２０４と、メモリ２０６と、少なくとも１つのアナログ信号適合可能双極ＣＭＯＳスイッチ２０８とを備える。複数の双極アナログ信号適合可能ＣＭＯＳスイッチ、例えば、スイッチ２１０もまた、ＩＣデバイス２０２内に含まれてもよい。少なくとも１つのアナログ信号適合可能双極ＣＭＯＳスイッチ２０８（および、２１０）は、単一ビットデジタル論理制御信号ＳＷｘＥＮを用いて制御され、単一ビットデジタル論理制御信号ＳＷｘＥＮは、２つの状態（例えば、それぞれ、論理「０」の制御信号ＳＷｘＥＮまたは論理「１」の制御信号ＳＷｘＥＮのいずれかを用いて、少なくとも１つのアナログ信号適合可能双極ＣＭＯＳスイッチ１０８の「オフ」または「オン」あるいは位置ａまたは位置ｂ）の一方を維持する。
【００２４】
デジタルプロセッサ２０４は、例えば、限定ではないが、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理アレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）、および同様のものであってもよい。メモリ２０６は、デジタルプロセッサ２０４との組み合わせにおいて作動するプログラム情報および／またはデータを記憶するための揮発性メモリおよび／または不揮発性メモリであってもよい。ＩＣデバイス２０２は、パッケージ化されなくてもよく、任意のタイプのＩＣパッケージ内にパッケージ化されてもよい。外部接続部ＧＰＩＯ（ノード）が、少なくとも１つのアナログ信号適合可能ＣＭＯＳスイッチ２０８（および、２１０）によって切り替えられる外部アナログ信号に結合するために提供される。各アナログ信号適合可能ＣＭＯＳ双極スイッチは、少なくとも１つのＰ−チャネル金属酸化物半導体（Ｐ−ＭＯＳ）トランジスタおよび少なくとも１つのＮ−チャネル金属酸化物半導体（Ｎ−ＭＯＳ）トランジスタを備え、したがって、相補型金属酸化物半導体（ＣＭＯＳ）スイッチを形成する。少なくとも１つのアナログ信号適合可能双極ＣＭＯＳスイッチは、アナログ信号に鈍感な電圧極性である。切り替えられるアナログ信号は、電圧および／または電流がＰ−ＭＯＳおよびＮ−ＭＯＳトランジスタが処理可能な大きさであってもよい。以下により完全に説明されるように、アナログ信号適合可能双極ＣＭＯＳスイッチ２０８は、双極単投スイッチであり、アナログ信号適合可能ＣＭＯＳスイッチ２１０は、２位置の双極双投スイッチである。２よりも多い極、例えば、３極、４極、５極等を有するアナログ信号適合可能ＣＭＯＳスイッチが、単一デジタル制御信号ＳＷｘＥＮを用いて制御されてもよいことが想定され、これは、本開示の範囲内である。
【００２５】
図３を参照すると、本開示の特定の例示的実施形態による、１ビットデジタル制御信号によって制御される、アナログ信号適合可能な２状態単極単投（ＳＰＳＴ）ＣＭＯＳスイッチの概略図が、描写される。アナログ信号適合可能ＣＭＯＳスイッチ１０８は、図３に示されるように接続された、Ｐ−チャネルＭＯＳ（Ｐ−ＭＯＳ）トランジスタ２２０と、Ｎ−チャネルＭＯＳ（Ｎ−ＭＯＳ）トランジスタ２２２と、デジタル論理インバータ２２４とを備える。デジタル論理制御信号ＳＷｘＥＮが論理「０」にあるとき、トランジスタ２２０およびトランジスタ２２２の両方は、オフであり、信号ノードＧＰＩＯａおよびＧＰＩＯｂは、その間に非常に高いインピーダンスを有する。
【００２６】
デジタル論理制御信号ＳＷｘＥＮが論理「１」にあるとき、トランジスタ２２０およびトランジスタ２２２の両方は、オンであり、信号ノードＧＰＩＯａおよびＧＰＩＯｂは、その間に低いインピーダンスを有する。したがって、アナログ信号適合可能ＣＭＯＳスイッチ１０８は、信号ノードＧＰＩＯａとＧＰＩＯｂとの間において、任意の極性のアナログ信号を接続し、または任意の極性のアナログ信号の接続を断つ。Ｐ−ＭＯＳトランジスタ２２０、Ｎ−ＭＯＳトランジスタ２２２、およびインバータ２２４は、低コストおよび最小空間要件において、標準的デジタル集積回路上に容易に実装される。図３に示される回路は、本開示の教示に従って、本明細書で想定され、さらに論じられる、より複雑なアナログ信号適合可能ＣＭＯＳスイッチのための基本構成要素である。
【００２７】
図４を参照すると、本開示の別の特定の例示的実施形態による、１ビットデジタル制御信号によって制御される、アナログ信号適合可能な２状態単極双投（ＳＰＤＴ）アナログ信号適合可能ＣＭＯＳスイッチの概略図が、描写される。アナログ信号適合可能ＣＭＯＳスイッチ１１０は、図４に示されるように接続された、Ｐ−チャネルＭＯＳ（Ｐ−ＭＯＳ）トランジスタ２２０および２２６と、Ｎ−チャネルＭＯＳ（Ｎ−ＭＯＳ）トランジスタ２２２および２２８と、デジタル論理インバータ２２４および２３０とを備える。デジタル論理制御信号ＳＷｘＥＮが論理「０」にあるとき、トランジスタ２２０およびトランジスタ２２２は、オフであり、トランジスタ２２６およびトランジスタ２２８は、オンである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に高いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に低いインピーダンスが存在する。
【００２８】
デジタル論理制御信号ＳＷｘＥＮが論理「１」にあるとき、トランジスタ２２０および２２２は、オンであり、トランジスタ２２６およびトランジスタ２２８は、オフである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に高いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に低いインピーダンスが存在する。したがって、ＣＭＯＳスイッチ１１０は、信号ノードＧＰＩＯａとＧＰＩＯｂとの間、またはＧＰＩＯａとＧＰＩＯｃとの間において、任意の極性のアナログ信号を接続し、または任意の極性のアナログ信号の接続を断つ（単極双投−ＳＰＤＴ）。Ｐ−ＭＯＳトランジスタ２２０および２２６、Ｎ−ＭＯＳトランジスタ２２２および２２８、ならびにインバータ２２４および２３０は、低コストおよび最小空間要件において、標準的デジタル集積回路上に容易に実装される。
【００２９】
図５を参照すると、本開示のさらに別の特定の例示的実施形態による、２ビットデジタル制御信号によって制御される、アナログ信号適合可能な最大４状態単極双投（ＳＰＤＴ）アナログ信号適合可能ＣＭＯＳスイッチの概略図が、描写される。アナログ信号適合可能ＣＭＯＳスイッチ１１２は、図４に示されるように接続された、Ｐ−チャネルＭＯＳ（Ｐ−ＭＯＳ）トランジスタ２２０および２２６と、Ｎ−チャネルＭＯＳ（Ｎ−ＭＯＳ）トランジスタ２２２および２２８と、デジタル論理インバータ２２４および２３０とを備える。第１のデジタル論理制御信号ＳＷｘＥＮが論理「０」にあるとき、トランジスタ２２０およびトランジスタ２２２は、オフであり、第２のデジタル論理制御信号ＳＷｙＥＮが論理「０」にあるとき、トランジスタ２２６およびトランジスタ２２８は、オンである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に高いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に低いインピーダンスが存在する。
【００３０】
第１のデジタル論理制御信号ＳＷｘＥＮが論理「０」にあるとき、トランジスタ２２０およびトランジスタ２２２は、オフであり、第２のデジタル論理制御信号ＳＷｙＥＮが論理「１」にあるとき、トランジスタ２２６およびトランジスタ２２８は、オフである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に高いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に高いインピーダンスが存在する。
【００３１】
第１のデジタル論理制御信号ＳＷｘＥＮが論理「１」にあるとき、トランジスタ２２０およびトランジスタ２２２は、オンであり、第２のデジタル論理制御信号ＳＷｙＥＮが論理「０」にあるとき、トランジスタ２２６およびトランジスタ２２８は、オンである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に低いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に低いインピーダンスが存在する。
【００３２】
第１のデジタル論理制御信号ＳＷｘＥＮが論理「１」にあるとき、トランジスタ２２０およびトランジスタ２２２は、オンであり、第２のデジタル論理制御信号ＳＷｙＥＮが論理「１」にあるとき、トランジスタ２２６およびトランジスタ２２８は、オフである。したがって、信号ノードＧＰＩＯａとＧＰＩＯｂとの間に低いインピーダンスが存在し、信号ノードＧＰＩＯａとＧＰＩＯｃとの間に高いインピーダンスが存在する。
【００３３】
したがって、ＣＭＯＳスイッチ１１２は、信号ノードＧＰＩＯａとＧＰＩＯｂとの間、および／またはＧＰＩＯａとＧＰＩＯｃとの間において、任意の極性のアナログ信号を接続し、または任意の極性のアナログ信号の接続を断つ。Ｐ−ＭＯＳトランジスタ２２０および２２６、Ｎ−ＭＯＳトランジスタ２２２および２２８、ならびにインバータ２２４および２３０は、低コストおよび最小空間要件において、標準的デジタル集積回路上に容易に製作される。
【００３４】
第１のデジタル論理制御信号ＳＷｘＥＮおよび／または第２のデジタル論理制御信号ＳＷｙＥＮによって制御される複数極が、共通の制御入力部およびそれぞれのＧＰＩＯ出力部を使用することによって、図３、図４、および図５に示されるＣＭＯＳスイッチ回路を用いて実装され得ることが想定され、これは、本開示の範囲内である。
【００３５】
本開示の実施形態が、本開示の例示的実施形態を参照して描写、説明、および定義されたが、そのような参照は、本開示の限定を含意するものではなく、そのような限定は、推論されない。開示される主題は、当業者および本開示の利益を有する者に想起されるように、形態および機能において、多数の修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、例にすぎず、本開示の範囲の包括ではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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