(57)【特許請求の範囲】
【請求項１】
直列に接続された複数の放電制御部を備える放電制御回路であって、
前記放電制御部の各々は、
第１端と、
第２端と、
前記第１端と前記第２端との間に直列に接続され、抵抗値の温度依存性が相互に異なる一対の抵抗素子と、
前記第１端と前記第２端との間に接続されるスイッチ素子と、
前記一対の抵抗素子同士が接続される接続点の電位と所定電位とを比較した結果に基づいて前記スイッチ素子の開閉を制御するスイッチ制御部と
を有し、
隣接して接続される一対の前記放電制御部の一方の前記第２端と、他方の前記第１端とが接続され、
各々の前記放電制御部において、
前記所定電位は前記第２端を基準とした正値であり、
前記一対の抵抗素子のうち、前記第１端側に接続される第１の抵抗素子の抵抗値は第１の温度係数を有し、
前記一対の抵抗素子のうち、前記第２端側に接続される第２の抵抗素子の抵抗値は前記第１の温度係数よりも高い第２の温度係数を有し、
前記スイッチ制御部は、前記接続点の前記電位が前記所定電位を越えることによって、前記スイッチ素子を導通させる、放電制御回路。
【請求項２】
請求項１に記載の放電制御回路であって、
前記所定電位は全ての前記放電制御部で共通である、放電制御回路。
【請求項３】
請求項１または請求項２に記載の放電制御回路であって、
前記第１の温度係数は負の温度係数であり、前記第２の温度係数は正の温度係数である、放電制御回路。
【請求項４】
請求項１〜３のいずれか一項に記載の放電制御回路であって、
各々の前記放電制御部は、
前記第１の抵抗素子に対して並列に接続され、前記第１の温度係数よりも高い第３の温度係数を有する第３の抵抗素子
を更に有する、放電制御回路。
【請求項５】
請求項１〜４のいずれか一項に記載の放電制御回路であって、
前記スイッチ制御部は、前記接続点の前記電位が前記所定電位よりも小さな値を下回ることによって、前記スイッチ素子を非導通させる、放電制御回路。
【請求項６】
請求項１〜５のいずれか一項に記載の放電制御回路と、
各々が前記放電制御部に対応して設けられ、互いに直列に接続されたキャパシタの直列接続を有するキャパシタユニットと
を含み、
互いに対応する前記放電制御部と前記キャパシタとは並列に接続される、バッテリユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、放電制御回路及びバッテリユニットに関し、例えばキャパシタを用いたサブバッテリ回路を放電する技術に適用される。
【背景技術】
【０００２】
近年、燃費を上げるためにハイブリッドカーや電気自動車の開発が進んでいる。ガソリン車においてもアイドリングストップ等を実施し、燃費向上が望まれている。
【０００３】
しかしアイドリングストップ等で一旦エンジンが停止すると、オルタネータによるバッテリの充電が行われなくなる。このため、再度エンジンを点火する際には、バッテリ電圧が急激に低下する、「クランキング」と呼ばれる現象が発生する。
【０００４】
クランキングが発生してバッテリ電圧が急激に低下すると、自動車のボディＥＣＵ（電子制御ユニット）が誤って低電圧リセットを掛けてしまう恐れがある。
【０００５】
このような事態を回避するため、バッテリとは別に、大容量キャパシタなどのサブバッテリを備え、クランキングに対応する技術が周知である。
【０００６】
このサブバッテリは例えば、クランキング対策の他、車両が衝突した際にバッテリが喪失したときの、ドアロック解除用の補助電源としても採用される。
【０００７】
サブバッテリで使用されるキャパシタは経年劣化により、静電容量の低下、内部抵抗の上昇が発生する。この経年劣化の進行は一般的にアレニウス則として知られており、環境温度については１０℃２倍則に従う。
【０００８】
また、キャパシタの劣化の進行には充電電圧も影響を与える。環境温度が一定であれば、充電電圧が低いほど、劣化しにくい。
【０００９】
このようなキャパシタを用いたサブバッテリ回路で、キャパシタの劣化を抑制し、環境温度の変化に対応して必要なエネルギーを供給する技術が、下掲の特許文献１に例示されている。
【００１０】
具体的には、下掲の特許文献１には、
(i)主電源たるバッテリから補助電源たるキャパシタユニットへの充電：
(ii)キャパシタユニットを構成する複数のキャパシタの一部の充電停止：
(iii)上記(ii)の充電停止、及び充電の再開の判断は、キャパシタユニット近傍の温度に依拠する：
が記載されている。
【００１１】
そして上記(i)〜(iii)の制御により、環境温度が高いときにはキャパシタユニットへの充電電圧を低くし、以てキャパシタの劣化を抑えつつキャパシタユニットが給電するエネルギーが確保される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−５６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１に紹介された技術では、(ii)で示されるように、一部のキャパシタが充電されるか否かという段階的な制御が行われる。これは(iii)で示される温度に依拠した制御が容易ではない。換言すると充電の停止／再開を設定する温度閾値の設定が難しい。しかも、環境温度が低いときに給電に寄与しないキャパシタが存在することは、キャパシタユニットに設けられたキャパシタを有効に使用できていないことになり、コスト的に不利となる。
【００１４】
そこで、本発明は、直列に接続された複数のキャパシタを全て有効に活用しつつ、環境温度に応じてキャパシタユニットが保持する電圧を制御する技術を提供することを目的とする。
【課題を解決するための手段】
【００１５】
第１の態様は、直列に接続された複数の放電制御部を備える放電制御回路である。そして前記放電制御部の各々は、第１端と、第２端と、前記第１端と前記第２端との間に直列に接続され、抵抗値の温度依存性が相互に異なる一対の抵抗素子と、前記第１端と前記第２端との間に接続されるスイッチ素子と、前記一対の抵抗素子同士が接続される接続点の電位と所定電位とを比較した結果に基づいて前記スイッチ素子の開閉を制御するスイッチ制御部とを有し、隣接して接続される一対の前記放電制御部の一方の前記第２端と、他方の前記第１端とが接続される。
そして各々の前記放電制御部において、前記所定電位は前記第２端を基準とした正値であり、前記一対の抵抗素子のうち、前記第１端側に接続される第１の抵抗素子の抵抗値は第１の温度係数を有し、前記一対の抵抗素子のうち、前記第２端側に接続される第２の抵抗素子の抵抗値は前記第１の温度係数よりも高い第２の温度係数を有し、前記スイッチ制御部は、前記接続点の前記電位が前記所定電位を越えることによって、前記スイッチ素子を導通させる。
【００１６】
第２の態様は、第１の態様にかかる放電制御回路であって、前記所定電位は全ての前記放電制御部で共通である。
【００１８】
第３の態様は、第１の態様または第２の態様にかかる放電制御回路であって、前記第１の温度係数は負の温度係数であり、前記第２の温度係数は正の温度係数である。
【００１９】
第４の態様は、第１から第３の態様にかかる放電制御回路のいずれかであって、各々の前記放電制御部は、前記第１の抵抗素子に対して並列に接続され、前記第１の温度係数よりも高い第３の温度係数を有する第３の抵抗素子を更に有する。
【００２０】
第５の態様は、第１から第４の態様にかかる放電制御回路のいずれかであって、前記スイッチ制御部は、前記接続点の前記電位が前記所定電位よりも小さな値を下回ることによって、前記スイッチ素子を非導通させる。
【００２１】
第６の態様は、この発明にかかる放電制御回路の第１から第５の態様のいずれかと、各々が前記放電制御部に対応して設けられ、互いに直列に接続されたキャパシタの直列接続を有するキャパシタユニットとを含むバッテリユニットであって、互いに対応する前記放電制御部と前記キャパシタとは並列に接続される。
【発明の効果】
【００２２】
第１の態様によると、キャパシタユニットを構成して直列に接続される複数のキャパシタの各々に対し、対応する放電制御部の第１端と第２端とを接続することにより、キャパシタの各々の電圧が温度を考慮した電圧に変換されてスイッチ制御部に与えられる。これにより、キャパシタの各々について、温度を考慮した放電が行われ、以てキャパシタユニットが保持する電圧は環境温度に応じて制御される。しかも直列に接続されたキャパシタの全てが利用される。
また、放電制御部の第１端及び第２端を、それぞれ対応するキャパシタの高電位側と低電位側に接続することにより、キャパシタの電圧は環境温度が高いほど低い電圧に変換される。よって、環境温度が高いほど、低いキャパシタの電圧でスイッチ素子が導通し、以てキャパシタ電圧を低く設定できる。
【００２３】
第２の態様によると、キャパシタユニットを構成して直列に接続される複数のキャパシタ同士の充電電圧を均等化し、充電電圧の不均一による劣化を抑制する。
【００２５】
第３の態様によると、第１の態様、第２の態様における第１の抵抗素子と第２の抵抗素子を容易に選定できる。
【００２６】
第４の態様によると、キャパシタの電圧から接続点の電位への変換の、微調整が容易である。
【００２７】
第５の態様によると、キャパシタが充電されるための閾値が、放電されるための閾値よりも小さいので、充放電の不要なチャタリングを防止できる。
【００２８】
第６の態様によると、環境温度に対応して各々のキャパシタの放電が個別に行われるので、キャパシタの劣化を抑制しつつ、全てのキャパシタが利用される。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態に係る構成を示す図である。
【図２】放電制御部の構成を示す回路図である。
【図３】キャパシタ電圧の、環境温度に対する関係を示すグラフである。
【図４】放電制御部の構成を示す回路図である。
【図５】第２実施形態に係る放電制御部の構成を示す回路図である。
【発明を実施するための形態】
【００３０】
｛第１実施形態｝
以下、第１実施形態に係る放電制御回路について説明する。図１は、放電制御回路５及びその放電対象となるキャパシタユニット４、並びにこれらと接続される要素について示す回路図である。
【００３１】
バッテリ１は、例えば車載用のバッテリであり、不図示のオルタネータ等によって充電される。リレー２は例えばイグニッションリレーであり、エンジン点火に伴って導通する。電流制限抵抗３の一端はリレー２を介してバッテリ１の正極に接続されており、他端はキャパシタユニット４の高電位側に接続される。
【００３２】
キャパシタユニット４は電流制限抵抗３の他端と、バッテリ１の負極との間に接続されている。換言すれば、バッテリ１、リレー２、電流制限抵抗３はキャパシタユニット４に対して並列に接続されている。なお、図１ではバッテリ１の負極は接地されている。
【００３３】
キャパシタユニット４は互いに直列に接続されたキャパシタ４１，４２，４３を有している。キャパシタ４１はキャパシタ４２よりも、キャパシタ４２はキャパシタ４３よりも、それぞれ高電位側に設けられる。キャパシタ４１の高電位側端は電流制限抵抗３の他端に接続され、キャパシタ４３の低電位側端はバッテリ１の負極に接続される。
【００３４】
ここではキャパシタユニット４が有するキャパシタの個数として３個の場合が例示されたが、複数であればその個数は適宜選定できる。
【００３５】
放電制御回路５は、直列に接続された複数の放電制御部５１，５２，５３を備える。放電制御部５１，５２，５３は、それぞれキャパシタ４１，４２，４３に対応して備えられる。放電制御回路５において放電制御部は、キャパシタユニット４が有するキャパシタの個数と同じ個数が設けられる。
【００３６】
もちろん、放電制御回路５は、キャパシタユニット４が有するキャパシタの個数よりも多くの放電制御部を備えてもよい。しかしキャパシタに対応しない（言ってみれば余剰の）放電制御部は本実施形態の動作とは直接の関連はない。
【００３７】
コンバータ６は、例えば昇圧ＤＣ／ＤＣコンバータである。例えばコンバータ６は、キャパシタユニット４が保持する電圧を入力し、これを昇圧して負荷７に与える。負荷７は例えばドアロック解除用のモータである。
【００３８】
図２は放電制御部５１，５２，５３の各々に採用される放電制御部５０の構成を示す回路図である。換言すれば、放電制御部５０は放電制御部５１，５２，５３を代表する。
【００３９】
放電制御部５０は、第１端５０１と、第２端５０２と、一対の抵抗素子５０４，５０５と、プルアップ抵抗５０６と、バイアス抵抗５０７と、スイッチ素子５０８と、スイッチ制御部５０３とを有する。
【００４０】
隣接して相互に接続される一方である放電制御部５１の第２端５０２と、他方である放電制御部５２の第１端５０１とが接続される。同様にして、放電制御部５２の第２端５０２と、他方である放電制御部５３の第１端５０１とが接続される。
【００４１】
第１端５０１と第２端５０２は、これらが設けられる放電制御部５０と並列に接続されるキャパシタの高電位側端と、低電位側端にそれぞれ接続される。これにより、放電制御部５１，５２，５３と、それぞれに対応するキャパシタ４１，４２，４３とは、相互に並列に接続される。
【００４２】
抵抗素子５０４，５０５は、第１端５０１と第２端５０２との間に直列に接続される。抵抗素子５０４，５０５は、抵抗値の温度依存性が相互に異なる。
【００４３】
スイッチ素子５０８は、第１端５０１と第２端５０２との間に接続される。
【００４４】
スイッチ制御部５０３は、入力端ＳＥＮＳＥと、出力端ＲＥＳＥＴバー（図面では「ＲＥＳＥＴ」の符号に上線を伴って表記される）と、比較器５０３ａと、電圧源５０３ｂと、ＮＭＯＳトランジスタ５０３ｃとを有する。
【００４５】
入力端ＳＥＮＳＥは抵抗素子５０４，５０５同士が接続される接続点に接続される。ＮＭＯＳトランジスタ５０３ｃのソースと、電圧源５０３ｂの負極とは第２端５０２に接続される。
【００４６】
比較器５０３ａの非反転入力端は入力端ＳＥＮＳＥに、反転入力端は電圧源５０３ｂの正極に、それぞれ接続される。比較器５０３ａの出力端は、ＮＭＯＳトランジスタ５０３ｃのゲートに接続される。
【００４７】
比較器５０３ａの動作電源は、第１端５０１と第２端５０２を介して、当該比較器５０３ａが設けられる放電制御部５０と並列に接続されるキャパシタから得られる。例えば放電制御部５１の比較器５０３ａの動作電源は、キャパシタ４１から得られる。
【００４８】
出力端ＲＥＳＥＴバーにはＮＭＯＳトランジスタ５０３ｃのドレインが接続される。つまり、スイッチ制御部５０３の出力段はオープンドレイン形が採用される。
【００４９】
スイッチ素子５０８は例えばＮＭＯＳトランジスタ（以下、当該ＮＭＯＳトランジスタを「ＮＭＯＳトランジスタ５０８」とも表記する）であり、そのゲートは出力端ＲＥＳＥＴバーに接続されつつプルアップ抵抗５０６を介して第１端５０１に接続される。ＮＭＯＳトランジスタ５０８のドレインはバイアス抵抗５０７を介して第１端５０１に接続される。
【００５０】
＜動作＞
抵抗素子５０４，５０５は、第１端５０１と第２端５０２との間に印加される電圧を分圧して入力端ＳＥＮＳＥを介して比較器５０３ａの非反転入力端に与える。つまり抵抗素子５０４，５０５は、それらが備えられる放電制御部５０に並列に接続されているキャパシタが保持する電圧を、分圧して入力端ＳＥＮＳＥへ出力する分圧機能を有する。
【００５１】
電圧源５０３ｂは所定電位Ｖｒｅｆを比較器５０３ａの反転入力端に与える。比較器５０３ａは、入力端ＳＥＮＳＥの電位と所定電位Ｖｒｅｆとを比較した結果に基づいてスイッチ素子５０８の開閉を制御する。
【００５２】
より具体的には、入力端ＳＥＮＳＥの電位が所定電位Ｖｒｅｆよりも大きい場合には比較器５０３ａの出力端の電位が低く、ＮＭＯＳトランジスタ５０３ｃがオフする。これにより出力端ＲＥＳＥＴバーの電位はプルアップ抵抗５０６を介して引き上げられ、ＮＭＯＳトランジスタ５０８がオンする。これにより、バイアス抵抗５０７、ＮＭＯＳトランジスタ５０８の直列接続を介して、第１端５０１と第２端５０２とが接続され、放電経路が生じる。
【００５３】
入力端ＳＥＮＳＥの電位が所定電位Ｖｒｅｆ以下では比較器５０３ａの出力端の電位が高く、ＮＭＯＳトランジスタ５０３ｃはオンする。これにより、出力端ＲＥＳＥＴバーの電位はほぼ第２端５０２の電位まで低下し、ＮＭＯＳトランジスタ５０８がオフする。これにより、上記の放電経路は消失する。
【００５４】
なお、このプルアップ抵抗５０６は通常は大きく設定されるので、バイアス抵抗５０７とＮＭＯＳトランジスタ５０８の直列接続による放電経路ほど放電の機能は高くない。また、ＮＭＯＳトランジスタ５０８のオン／オフに拘わらず、第１端５０１と第２端５０２とは抵抗素子５０４，５０５が接続されているが、これらの抵抗値も大きく設定することにより、バイアス抵抗５０７とＮＭＯＳトランジスタ５０８の直列接続による放電経路ほよりも、抵抗素子５０４，５０５の直列接続の方の放電機能を低くすることができる。
【００５５】
リレー２がオンしていれば、バッテリ１によってキャパシタユニット４へと充電電流が供給される。よってオフしているＮＭＯＳトランジスタ５０８を有する放電制御部５０に並列に接続されているキャパシタは、その静電容量と抵抗素子５０４，５０５の抵抗値との影響を受けた時定数で充電される。
【００５６】
スイッチ素子５０８が導通するときには、当該スイッチ素子５０８を有する放電制御部５０と並列に接続されるキャパシタの両端はほぼ短絡され、当該キャパシタが放電し、その保持する電圧は低下する。
【００５７】
キャパシタユニットに設けられた（少なくとも一つの）キャパシタを、これに並列に接続されたスイッチ素子の開閉によって、充放電すること自体は公知であるので、これ以上のスイッチ素子５０８の動作の詳細な説明は避ける。
【００５８】
本実施形態では、抵抗素子５０４，５０５は、抵抗値の温度依存性が相互に異なる。よってキャパシタ４１，４２，４３の各々の電圧は温度を考慮した電圧に変換されて、それぞれが対応する放電制御部５１，５２，５３の、スイッチ制御部５０３に与えられる。これにより、キャパシタ４１，４２，４３の各々について、温度を考慮した放電が行われ、以てキャパシタユニット４が保持する電圧は環境温度に応じて制御される。しかも直列に接続されたキャパシタ４１，４２，４３の全てが利用される。
【００５９】
なお、キャパシタ４１，４２，４３同士の充電電圧を均等化し、充電電圧の不均一による劣化を抑制する観点から、所定電位Ｖｒｅｆおよび抵抗素子５０４，５０５は全ての放電制御部５１，５２，５３で共通であることが望ましい。
【００６０】
上述の構成において所定電位Ｖｒｅｆは第２端５０２を基準とした正値とする場合について、より具体的に説明する。抵抗素子５０４，５０５のうち、第１端５０１側に接続される抵抗素子５０４の抵抗値が有する第１の温度係数よりも、第２端５０２側に接続される抵抗素子５０５の抵抗値が有する第２の温度係数の方が高い。
【００６１】
例えば抵抗素子５０５は通常の抵抗素子であって、正の温度係数を有する。例えば抵抗素子５０４は負の温度係数を有するタイプのサーミスタを採用する。
【００６２】
負の温度係数を有するタイプのサーミスタでは、その環境温度Ｔｔｈにおける抵抗値Ｒｔｈは、基準温度Ｔ０における抵抗値Ｒ０と、サーミスタ係数Ｂとを用いて、下式のように示されることが公知である。
【００６３】
Ｒｔｈ＝Ｒ０・exp［Ｂ・（１／Ｔｔｈ−１／Ｔ０）］
【００６４】
但し、記号exp［］は、括弧内の値の指数関数を示す。
【００６５】
第１端５０１及び第２端５０２は、それぞれ対応するキャパシタの高電位側と低電位側に接続するので、キャパシタの電圧は環境温度が高いほど高い電圧に変換される。よって、環境温度が高いほど、低いキャパシタの電圧でスイッチ素子が導通し、以てキャパシタが保持する電圧を低く設定できる。このように環境温度が高いほど、キャパシタが保持する電圧を低くすることが望ましいのは、上述の通りである。
【００６６】
図３は上述の動作によって得られるキャパシタ４１，４２，４３が保持する電圧（キャパシタ電圧）の、環境温度に対する関係を模式的に示すグラフである。当該グラフにおいて、環境温度が上昇するほど、キャパシタ電圧は低下することが示されている。
【００６７】
もちろん、第１の温度係数と、第２の温度係数とはその極性が異なることを前提とするものではない。第１の温度係数よりも第２の温度係数の方が高く、入力端ＳＥＮＳＥの電位が所定電位Ｖｒｅｆよりも高いときにスイッチ素子５０８を導通させることができればよい。
【００６８】
図４は上述の構成において、抵抗素子５０４，５０５をそれぞれ抵抗素子５０９，５１０に置換した放電制御部５０の変形を部分的に例示している。抵抗素子５０４，５０５と類似して、抵抗素子５０９の抵抗値が有する第１の温度係数よりも、抵抗素子５１０の抵抗値が有する第２の温度係数の方が高い。但し抵抗素子５０９は通常の抵抗素子であって、正の温度係数を有する。例えば抵抗素子５１０は正の温度係数を有するタイプのサーミスタを採用する。
【００６９】
このような場合でも、キャパシタの電圧は環境温度が高いほど高い電圧に変換される。よって環境温度が高いほどキャパシタは放電制御部５０において放電されやすくなり、キャパシタ電圧を抑制できる。
【００７０】
あるいは第１の温度係数よりも第２の温度係数の方が低い構成を採用することもできる。この場合、スイッチ制御部５０３として他の構成を、たとえば反転入力端と非反転入力端とを入れ替えるなどの適宜の設計変更を行えばよい。
【００７１】
｛第２実施形態｝
図５は放電制御部５０のうち、第１実施形態で説明された図２の構成と相違する点を示す回路図である。
【００７２】
第２実施形態では第１実施形態の抵抗素子５０４に対して、抵抗素子５１１を並列に接続した点が特徴である。抵抗素子５１１の抵抗値が有する第３の温度係数は、抵抗素子５０４の抵抗値が有する第１の温度係数よりも高い。
【００７３】
このようにすれば、キャパシタ電圧から、抵抗素子５０４，５１１と抵抗素子５０５とを接続する接続点の電位への変換の、微調整が容易となる。
【００７４】
｛変形｝
スイッチ制御部５０３は、入力端ＳＥＮＳＥの電位が所定電位Ｖｒｅｆよりも小さな値を下回ることによって、スイッチ素子５０８を非導通させることが望ましい。これにより、キャパシタが充電されるための閾値が、放電されるための閾値よりも小さくなる。よって充放電における不要なチャタリングを防止できる。
【００７５】
より具体的には、例えば比較器５０３ａにはヒステリシスコンパレータが用いられることが望ましい。
【００７６】
なお、上記各構成は、相互に矛盾しない限り適宜組合わせることができる。
【００７７】
例えば、上述の放電制御回路５と、各々が放電制御部５１，５２，５３に対応して設けられ、互いに直列に接続されたキャパシタ４１，４２，４３の直列接続を有するキャパシタユニット４とを纏めてバッテリユニットとして把握することもできる。ここで互いに対応する放電制御部５１，５２，５３とキャパシタ４１，４２，４３とは並列に接続される。
【００７８】
当該バッテリユニットによると、環境温度に対応して各々のキャパシタ４１，４２，４３の放電が個別に行われるので、これらの劣化を抑制しつつ、全てのキャパシタ４１，４２，４３が利用される。
【００７９】
以上のようにこの発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００８０】
４  キャパシタユニット
４１，４２，４３  キャパシタ
５  放電制御回路
５０，５１，５２，５３  放電制御部
５０１  第１端
５０２  第２端
５０３  スイッチ制御部
５０４，５０５，５０９，５１０，５１１  抵抗素子
５０８  スイッチ素子
【図１】
0006587794.tif 000002
【図２】
0006587794.tif 000003
【図３】
0006587794.tif 000004
【図４】
0006587794.tif 000005
【図５】
0006587794.tif 000006