(57)【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路を含み、
前記ＥＳＤ保護回路は、
ＥＳＤによる電圧が印加され得る３以上の外部端子と、
前記３以上の外部端子に対応して設けられた３以上のダイオードと、
共通ノードと、
第１導電型の半導体基板と、
前記半導体基板に形成され、前記共通ノードに接続される第２導電型のウェルと
を備え、
前記ダイオードが、対応する１つの前記外部端子と前記共通ノードとの間の電流経路に設けられており、
前記３以上のダイオードの全てが、前記電流経路において前記外部端子から前記共通ノードへ順電流が流れる方向に設けられているか、若しくは、前記電流経路において前記共通ノードから前記外部端子へ順電流が流れる方向に設けられており、
１つの前記外部端子が、前記半導体基板に接続され、
少なくとも１つの前記外部端子において電源電圧を入力し、
少なくとも１つの前記外部端子がグランド電位に接続され、
少なくとも１つの前記外部端子において信号を出力又は入力し、
回路の少なくとも一部を構成する第１導電型のＭＯＳトランジスタが、前記ウェルに形成される
ことを特徴とする半導体集積回路装置。
【請求項２】
前記ダイオードは、前記ウェルに形成され、対応する１つの前記外部端子に接続される第１導電型の拡散領域を含む
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記３以上のダイオードの少なくとも一部は、共通の前記ウェルに前記第１導電型の拡散領域が形成される
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１導電型がＰ型、前記第２導電型がＮ型であり、
前記ＥＳＤ保護回路における前記３以上のダイオードのカソードが前記共通ノードに接続される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第１導電型がＮ型、前記第２導電型がＰ型であり、
前記ＥＳＤ保護回路における前記３以上のダイオードのアノードが前記共通ノードに接続される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路装置。
【請求項６】
前記３以上の外部端子に印加される電圧の中から最も高い電圧を選択する電圧選択回路を備え、
前記電圧選択回路は、
選択した電圧を出力する出力端子と、
前記３以上の外部端子に対応して設けられ、前記出力端子にバルクが接続された３以上のＰ型のＭＯＳトランジスタとを含み、
前記Ｐ型のＭＯＳトランジスタは、対応する１つの前記外部端子と前記出力端子との間の電流経路に設けられており、
前記電圧選択回路の前記出力端子が前記共通ノードに接続される
ことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項７】
前記３以上の外部端子に印加される電圧の中から最も低い電圧を選択する電圧選択回路を備え、
前記電圧選択回路は、
選択した電圧を出力する出力端子と、
前記３以上の外部端子に対応して設けられ、前記出力端子にバルクが接続された３以上のＮ型のＭＯＳトランジスタとを含み、
前記Ｎ型のＭＯＳトランジスタは、対応する１つの前記外部端子と前記出力端子との間の電流経路に設けられており、
前記電圧選択回路の前記出力端子が前記共通ノードに接続される
ことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記ＥＳＤ保護回路の前記ダイオードは、前記外部端子と前記共通ノードとの間に存在する前記電圧選択回路の前記ＭＯＳトランジスタの寄生ダイオードに比べて、順方向降下電圧が低い
ことを特徴とする請求項６又は７に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ；ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護回路及び半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、図１６Ａに示すようなＥＳＤ保護回路９０１を備える半導体集積回路装置９００がある。この例示的な従来の半導体集積回路装置９００は、グランド電位（ＶＳＳ）が供給される第１外部端子９０２ａと、第１外部端子９０２ａより高電圧の電源電圧（ＶＤＤ）が印加される第２外部端子９０２ｂと、グランド電位から電源電圧までの電圧範囲の信号が入出力される第３外部端子９０２ｃとを持つ。ＥＳＤ保護回路９０１は、第１外部端子９０２ａから第２外部端子９０２ｂに順電流を流すように接続された第１ダイオード９０３ａと、第１外部端子９０２ａから第３外部端子９０２ｃに順電流を流すように接続された第２ダイオード９０３ｂと、第３外部端子９０２ｃから第２外部端子９０２ｂに順電流を流すように接続された第３ダイオード９０３ｃとを有する。
【０００３】
図１６Ａに示すような従来のＥＳＤ保護回路９０１では、通常の動作時には、各ダイオードに印加される電圧がブレークダウン電圧を超えないため、高電圧の外部端子から低電圧の外部端子に電流が流れない。一方、ＥＳＤ発生時には、例えば、第１ダイオード９０３ａにブレークダウンが発生して、第１ダイオード９０３ａを通って第２外部端子９０２ｂから第１外部端子９０２ａに電流が流れるので、これらの外部端子につながる内部の回路に大きな電流が流れるのを防ぐことができる。しかしながら、例えば第１外部端子９０２ａと第２外部端子９０２ｂとが逆に接続されると、矢印９０４のように第１ダイオード９０３ａを通して第１外部端子９０２ａから第２外部端子９０２ｂに、本来とは逆方向の大きな電流が流れる。つまり、従来のＥＳＤ保護回路９０１には、誤接続の際にＥＳＤ保護用のダイオードが導通して大電流が流れるという問題がある。
【０００４】
そこで、特許文献１のＥＳＤ保護回路のように、通常動作時と誤接続時の電流が共に阻止されるようにトランジスタやダイオード等を外部端子間に挿入することで、誤接続による大電流を防ぐ構成が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０９３６２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、誤接続時の逆電流を阻止するためのダイオードを単純に追加した場合、ダイオードの使用数が多くなるという不利益がある。例えば、図１６Ｂに示すように３つの外部端子（９０２ａ〜９０２ｃ）を持つ半導体集積回路装置９１０のＥＳＤ保護回路９１１では、逆電流阻止用のダイオードを追加することによって外部端子間に２つずつ逆向きのダイオードが使用されるため、合計６つのダイオードが使用される。また、図１６Ｃに示す４つの外部端子（９０２ａ〜９０２ｄ）を持つ半導体集積回路装置９２０のＥＳＤ保護回路９２１では、５対の外部端子間に２つずつ逆向きのダイオードが使用されるため、合計１０のダイオードが使用される。
【０００７】
ＥＳＤ保護回路に使用されるダイオードは、瞬間的に大電流を流すことができるように大きなサイズで形成されるため、ダイオードの数が多くなるとチップ面積が著しく増大するという不利益がある。ダイオードのサイズを小さくしてチップ面積を削減すると、ＥＳＤ耐性が劣化するという不利益がある。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、誤接続によってダイオードに大電流が流れることを防止できるとともに、ダイオードの使用数を削減できるＥＳＤ保護回路及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係るＥＳＤ保護回路は、ＥＳＤによる電圧が印加され得る３以上の外部端子と、３以上の外部端子に対応して設けられた３以上のダイオードと、共通ノードと、を備え、ダイオードが、対応する１つの外部端子と共通ノードとの間の電流経路に設けられており、３以上のダイオードの全てが、電流経路において外部端子から共通ノードへ順電流が流れる方向に設けられているか、若しくは、電流経路において共通ノードから外部端子へ順電流が流れる方向に設けられている。
【００１０】
この構成によれば、任意の１つの外部端子と共通ノードとの間の電流経路に設けられたダイオードと、他の任意の１つの外部端子と共通ノードとの間の電流経路に設けられたダイオードとが、互いに他方の順電流を阻止する。そのため、任意の２つの外部端子間においてどちらの外部端子が高電位となっても、当該２つの外部端子間における２つのダイオードの一方が非導通状態となるため、当該２つの外部端子間に電流は流れない。すなわち、外部端子がどのように誤接続をされても、ダイオードに定常的な順電流が流れることはない。任意の２つの外部端子間にＥＳＤの高電圧が加わった場合には、当該２つの外部端子間における２つのダイオードの一方がブレークダウンを生じ、ＥＳＤによる電流が当該２つのダイオードを流れる。また、この構成では、ダイオードを外部端子と同数にすることが可能であり、外部端子間のペアごとに２つのダイオードが設けられる従来の構成に比べてダイオードの使用数が少なくなる。
【００１１】
好適に、本発明の第１の観点に係るＥＳＤ保護回路は、第１導電型の半導体基板と、半導体基板に形成され、共通ノードに接続される第２導電型のウェルとを備えてよい。１つの外部端子が、半導体基板に接続されてよい。
【００１２】
この構成によれば、共通ノードに接続される第２導電型のウェルが第１導電型の半導体基板に形成されるため、半導体基板とウェルとの間に寄生容量が形成される。すなわち、半導体基板に接続される１つの外部端子と共通ノードとの間に寄生容量が形成される。ＥＳＤが発生した場合、この寄生容量が存在することによって、半導体基板に接続される１つの外部端子と共通ノードとの間における電圧の上昇が抑制される。従って、ＥＳＤが発生した場合、半導体基板に接続される１つの外部端子と他の外部端子との間における電圧の上昇が抑制される。
【００１３】
好適に、本発明の第１の観点に係るＥＳＤ保護回路におけるダイオードは、ウェルに形成され、対応する１つの外部端子に接続される第１導電型の拡散領域を含んでよい。
【００１４】
この構成によれば、第１導電型の拡散領域と第２導電型のウェルとの接合によってダイオードが形成される。
【００１５】
好適に、本発明の第１の観点に係るＥＳＤ保護回路において、３以上のダイオードの少なくとも一部は、共通のウェルに第１導電型の拡散領域が形成されてよい。
【００１６】
この構成によれば、共通のウェルを利用して複数のダイオードが形成される。そのため、ダイオード毎にウェルを設ける場合に比べて、回路の面積が小さくなる。
【００１７】
本発明の第２の観点に係る半導体集積回路装置は、前述の第１の観点に係るＥＳＤ保護回路を含み、少なくとも１つの外部端子において電源電圧を入力し、少なくとも１つの外部端子がグランド電位に接続され、少なくとも１つの外部端子において信号を出力又は入力し、回路の少なくとも一部を構成する第１導電型のＭＯＳトランジスタが、ウェルに形成される。
【００１８】
この構成によれば、任意の２つの外部端子間においてどちらの外部端子が高電位となっても、当該２つの外部端子間における２つのダイオードの一方が非導通状態となるため、当該２つの外部端子間に電流が流れない。また、この構成では、ダイオードを外部端子と同数にすることが可能であり、外部端子間のペアごとに２つのダイオードが設けられる従来の構成に比べて、ダイオードの使用数が少なくなる。更に、半導体基板とウェルとの間に寄生容量が形成されるため、ＥＳＤが発生した場合、半導体基板に接続される１つの外部端子と他の外部端子との間における電圧の上昇が抑制される。
【００１９】
好適に、本発明の第２の観点に係る半導体集積回路装置において、第１導電型はＰ型、第２導電型はＮ型であってよい。ＥＳＤ保護回路における３以上のダイオードのカソードは、共通ノードに接続されてよい。
【００２０】
この構成によれば、ＥＳＤ保護回路における３以上のダイオードのカソードが共通ノードに接続されることから、この３以上の外部端子に与えられる電圧のうちの最高電圧に近い電圧が共通ノードに発生する。共通ノードに接続されるＮ型のウェルの電圧も、この最高電圧に近い電圧となる。Ｐ型のＭＯＳトランジスタのドレインやソースとＮ型のウェルとの間には寄生ダイオードが存在するが、Ｎ型のウェルの電圧が最高電圧に近い電圧となっているため、Ｐ型のＭＯＳトランジスタのドレインやソースに外部端子を通じてどのような電圧が印加されても、寄生ダイオードは導通しない。従って、誤接続をされた場合でもＰ型のＭＯＳトランジスタの寄生ダイオードを通じて定常的に大電流が流れることはない。
【００２１】
好適に、本発明の第２の観点に係る半導体集積回路装置は、３以上の外部端子に印加される電圧の中から最も高い電圧を選択する電圧選択回路を備えてよい。この電圧選択回路は、選択した電圧を出力する出力端子と、３以上の外部端子に対応して設けられ、出力端子にバルクが接続された３以上のＰ型のＭＯＳトランジスタとを含んでよい。Ｐ型のＭＯＳトランジスタは、対応する１つの外部端子と出力端子との間の電流経路に設けられてよい。電圧選択回路の出力端子は、共通ノードに接続されてよい。
【００２２】
この構成によれば、Ｐ型のＭＯＳトランジスタのバルクと出力端子との間に形成されるＰ型のＭＯＳトランジスタの寄生ダイオードが、このＰ型のＭＯＳトランジスタと同一の外部端子に対応するＥＳＤ保護回路のダイオードと並列に接続される。Ｐ型のＭＯＳトランジスタがオフ状態のとき外部端子と電圧選択回路の出力端子との間に流れる電流の少なくとも一部が、Ｐ型のＭＯＳトランジスタの寄生ダイオードを迂回して、ＥＳＤ保護回路のダイオードに流れる。これにより、Ｐ型のＭＯＳトランジスタの寄生ダイオードに流れる電流が減少するため、ラッチアップ現象が発生し難くなる。
【００２３】
好適に、本発明の第２の観点に係る半導体集積回路装置において、第１導電型がＮ型、第２導電型がＰ型であってよい。ＥＳＤ保護回路における３以上のダイオードのアノードは、共通ノードに接続されてよい。
【００２４】
この構成によれば、ＥＳＤ保護回路における３以上のダイオードのアノードが共通ノードに接続されることから、この３以上の外部端子に与えられる電圧のうちの最低電圧に近い電圧が共通ノードに発生する。共通ノードに接続されるＰ型のウェルの電圧も、この最低電圧に近い電圧となる。Ｎ型のＭＯＳトランジスタのドレインやソースとＰ型のウェルとの間には寄生ダイオードが存在するが、Ｐ型のウェルの電圧が最低電圧に近い電圧となっているため、Ｎ型のＭＯＳトランジスタのドレインやソースに外部端子を通じてどのような電圧が印加されても、寄生ダイオードは導通しない。従って、誤接続をされた場合でもＮ型のＭＯＳトランジスタの寄生ダイオードを通じて定常的に大電流が流れることはない。
【００２５】
好適に、本発明の第２の観点に係る半導体集積回路装置は、３以上の外部端子に印加される電圧の中から最も低い電圧を選択する電圧選択回路を備えてよい。この電圧選択回路は、選択した電圧を出力する出力端子と、３以上の外部端子に対応して設けられ、出力端子にバルクが接続された３以上のＮ型のＭＯＳトランジスタとを含んでよい。Ｎ型のＭＯＳトランジスタは、対応する１つの外部端子と出力端子との間の電流経路に設けられてよい。電圧選択回路の出力端子は、共通ノードに接続されてよい。
【００２６】
この構成によれば、Ｎ型のＭＯＳトランジスタのバルクと出力端子との間に形成されるＮ型のＭＯＳトランジスタの寄生ダイオードが、このＮ型のＭＯＳトランジスタと同一の外部端子に対応するＥＳＤ保護回路のダイオードと並列に接続される。Ｎ型のＭＯＳトランジスタがオフ状態のとき外部端子と電圧選択回路の出力端子との間に流れる電流の少なくとも一部が、Ｎ型のＭＯＳトランジスタの寄生ダイオードを迂回して、ＥＳＤ保護回路のダイオードに流れる。これにより、Ｎ型のＭＯＳトランジスタの寄生ダイオードに流れる電流が減少するため、ラッチアップ現象が発生し難くなる。
【００２７】
好適に、本発明の第２の観点に係る半導体集積回路装置におけるＥＳＤ保護回路のダイオードは、前記外部端子と前記共通ノードとの間に存在する電圧選択回路のＭＯＳトランジスタの寄生ダイオードに比べて、順方向降下電圧が低くてもよい。
これにより、ＭＯＳトランジスタの寄生ダイオードに流れる電流が更に小さくなるため、ラッチアップ現象がより発生し難くなる。
【発明の効果】
【００２８】
本発明によれば、誤接続によってダイオードに大電流が流れることを防止できるとともに、ダイオードの使用数を削減できるＥＳＤ保護回路及び半導体集積回路装置が提供される。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の第１実施形態に係る半導体集積回路装置の回路図である。
【図１Ｂ】本発明の第１実施形態に係る半導体集積回路装置の部分断面図である。
【図２Ａ】本発明の第１実施形態の第１変形例に係る半導体集積回路装置の回路図である。
【図２Ｂ】本発明の第１実施形態の第１変形例に係る半導体集積回路装置の部分断面図である。
【図３Ａ】本発明の第１実施形態の第２変形例に係る半導体集積回路装置の部分断面図である。
【図３Ｂ】本発明の第１実施形態の第３変形例に係る半導体集積回路装置の部分断面図である。
【図４Ａ】本発明の第１実施形態の第４変形例に係る半導体集積回路装置の回路図である。
【図４Ｂ】本発明の第１実施形態の第５変形例に係る半導体集積回路装置の回路図である。
【図５Ａ】本発明の第２実施形態に係る半導体集積回路装置の回路図である。
【図５Ｂ】本発明の第２実施形態に係る半導体集積回路装置の部分断面図である。
【図６Ａ】共通ノードをウェルに接続しない場合において外部端子間に生じるＥＳＤの異常電圧の例を示すグラフである。
【図６Ｂ】共通ノードをウェルに接続した場合において外部端子間に生じるＥＳＤの異常電圧の例を示すグラフである。
【図７Ａ】本発明の第２実施形態の第１変形例に係る半導体集積回路装置の回路図である。
【図７Ｂ】本発明の第２実施形態の第１変形例に係る半導体集積回路装置の部分断面図である。
【図８Ａ】本発明の第２実施形態の第２変形例に係る半導体集積回路装置の回路図である。
【図８Ｂ】本発明の第２実施形態の第２変形例に係る半導体集積回路装置の部分断面図である。
【図９Ａ】参考例の半導体集積回路装置の回路図である。
【図９Ｂ】参考例の半導体集積回路装置の部分断面図である。
【図１０Ａ】本発明の第２実施形態の第３変形例に係る半導体集積回路装置の回路図である。
【図１０Ｂ】本発明の第２実施形態の第３変形例に係る半導体集積回路装置の部分断面図である。
【図１１】本発明の第３実施形態に係る半導体集積回路装置の回路図である。
【図１２】図１１の最高電圧選択回路の回路図である。
【図１３Ａ】本発明の第３実施形態に係る半導体集積回路装置の部分断面図である。
【図１３Ｂ】外部端子間に形成される寄生サイリスタの回路図である。
【図１４】本発明の第３実施形態の第１変形例に係る半導体集積回路装置の回路図である。
【図１５】図１４の最低電圧選択回路の回路図である。
【図１６Ａ】従来の半導体集積回路装置の回路図である。
【図１６Ｂ】従来の他の半導体集積回路装置の回路図である。
【図１６Ｃ】従来のさらに別の半導体集積回路装置の回路図である。
【発明を実施するための形態】
【００３０】
（第１実施形態）
以下、本発明の第１実施形態に係る半導体集積回路装置について説明する。図１Ａの回路図に示すように、半導体集積回路装置１００は、第１外部端子１０１ａと第２外部端子１０１ｂと第３外部端子１０１ｃと（以下、区別せずに外部端子１０１と呼ぶ場合がある）を備え、さらに、ＥＳＤ保護回路１０２を備える。
【００３１】
第１外部端子１０１ａには、グランド電位（ＶＳＳ）が印加される。第２外部端子１０１ｂには、電源電圧（ＶＤＤ）が印加される。第３外部端子１０１ｃでは、信号の入力と出力の少なくとも一方が行われる。本実施形態では、グランド電位よりも電源電圧が高く、第３外部端子１０１ｃの信号の電圧は、グランド電位と電源電圧との間の電圧である。
【００３２】
なお、本明細書において、正常接続とは、すべての外部端子１０１が正しい接続先に接続されていることを意味する。正常接続時には、半導体集積回路装置１００の動作で想定されている範囲の電圧（以下、動作電圧と呼ぶ）が各外部端子１０１に与えられる。誤接続とは、外部端子１０１のいずれかの接続先が間違っていることを意味する。誤接続時には、半導体集積回路装置１００の外部端子１０１に動作電圧から外れた異常な電圧（以下、異常電圧と呼ぶ）が印加される可能性がある。誤接続の例として、第１外部端子１０１ａと第２外部端子１０１ｂとが逆に接続される場合が挙げられる。この場合、動作電圧に対して逆の極性の異常電圧が印加される。なお、誤接続の例はこれに限られない。
【００３３】
ＥＳＤが発生している場合とは、静電気などによって、外部端子１０１間に異常電圧が印加されることを意味する。ＥＳＤによる異常電圧は動作電圧よりも高い電圧であり、これが外部端子１０１間に加わった場合、ＥＳＤ保護回路１０２には瞬間的に大きな電流（以下、サージ電流と呼ぶ）が流れる。ＥＳＤが発生していない場合とは、動作電圧が各外部端子１０１間に印加されていることを意味する。
【００３４】
ＥＳＤ保護回路１０２は、共通ノード１０３を含む。ＥＳＤ保護回路１０２は、さらに、第１ダイオード１０４ａと第２ダイオード１０４ｂと第３ダイオード１０４ｃと（以下、区別せずにダイオード１０４と呼ぶ場合がある）を含む。第１ダイオード１０４ａは、第１外部端子１０１ａと共通ノード１０３との間の電流経路に設けられており、第１外部端子１０１ａから共通ノード１０３に順電流を流す。第２ダイオード１０４ｂは、第２外部端子１０１ｂと共通ノード１０３との間の電流経路に設けられており、第２外部端子１０１ｂから共通ノード１０３に順電流を流す。第３ダイオード１０４ｃは、第３外部端子１０１ｃと共通ノード１０３との間の電流経路に設けられており、第３外部端子１０１ｃから共通ノード１０３に順電流を流す。
【００３５】
各外部端子１０１から共通ノード１０３までの各電流経路には、各外部端子１０１から共通ノード１０３に順電流を流すダイオード１０４が１つ設けられている。その結果として、３つの外部端子１０１における任意の２つの外部端子１０１間には、互いに逆方向に順電流を流す２つのダイオード１０４が直列に設けられている。
【００３６】
図１Ｂの部分断面図に示すように、半導体集積回路装置１００は、導電型がＰ型である半導体材料のｐ−基板１２０に形成される。ｐ−基板１２０に、いずれも導電型がＮ型である半導体領域である第１ｎ−ウェル１２１ａと第２ｎ−ウェル１２１ｂと第３ｎ−ウェル１２１ｃとが形成される。ｐ−基板１２０には、さらに、第４ｐ型拡散領域１２４が形成される。ｐ−基板１２０は、第４ｐ型拡散領域１２４を介して第１外部端子１０１ａに接続される。
【００３７】
第１ｎ−ウェル１２１ａに、第１ｎ型拡散領域１２２ａと第１ｐ型拡散領域１２３ａとが形成される。第１ｎ−ウェル１２１ａは、第１ｎ型拡散領域１２２ａを介して共通ノード１０３に接続される。第１ｐ型拡散領域１２３ａは、第１外部端子１０１ａに接続される。第１ｐ型拡散領域１２３ａと第１ｎ−ウェル１２１ａとにより第１ダイオード１０４ａが形成される。
【００３８】
第２ｎ−ウェル１２１ｂに、第２ｎ型拡散領域１２２ｂと第２ｐ型拡散領域１２３ｂとが形成される。第２ｎ−ウェル１２１ｂは、第２ｎ型拡散領域１２２ｂを介して共通ノード１０３に接続される。第２ｐ型拡散領域１２３ｂは、第２外部端子１０１ｂに接続される。第２ｐ型拡散領域１２３ｂと第２ｎ−ウェル１２１ｂとにより第２ダイオード１０４ｂが形成される。
【００３９】
第３ｎ−ウェル１２１ｃに、第３ｎ型拡散領域１２２ｃと第３ｐ型拡散領域１２３ｃとが形成される。第３ｎ−ウェル１２１ｃは、第３ｎ型拡散領域１２２ｃを介して共通ノード１０３に接続される。第３ｐ型拡散領域１２３ｃは、第３外部端子１０１ｃに接続される。第３ｐ型拡散領域１２３ｃと第３ｎ−ウェル１２１ｃとにより第３ダイオード１０４ｃが形成される。
【００４０】
動作電圧が外部端子１０１間に印加されているときにはブレークダウンが発生しないように、かつ、ＥＳＤによる異常電圧（一定レベル以上の高電圧）が外部端子１０１間に印加されているときにブレークダウンが発生するように、ダイオード１０４のブレークダウン電圧が選択される。正常接続と誤接続とのいずれの場合も、一定レベルを超えない電圧が印加されている場合にはブレークダウンが発生しない。
【００４１】
図１Ａに示す本実施形態のＥＳＤ保護回路１０２は、ＥＳＤによる異常電圧が発生したときに、ブレークダウンしたダイオード１０４を通して外部端子１０１間にサージ電流を流す。一方で、ＥＳＤ保護回路１０２は、ダイオード１０４のブレークダウンに至らない範囲の電圧が外部端子１０１間に印加されている場合は、正常接続であるか誤接続であるかにかかわらず、外部端子１０１間における２つのダイオード１０４が互いに他方の順電流を阻止するため、外部端子１０１間に定常的な電流を流さない。
【００４２】
以上説明したように、本実施形態のＥＳＤ保護回路１０２を備える半導体集積回路装置１００によれば、任意の２つの外部端子１０１間にＥＳＤの異常電圧が加わった場合、当該２つの外部端子１０１間における２つのダイオード１０４の一方がブレークダウンを生じ、ＥＳＤによるサージ電流が当該２つのダイオード１０４を流れる。また、任意の１つの外部端子１０１と共通ノード１０３との間の電流経路に設けられたダイオード１０４と、他の任意の１つの外部端子１０１と共通ノード１０３との間の電流経路に設けられたダイオードとが、互いに他方の順電流を阻止する。そのため、任意の２つの外部端子１０１間においてどちらの外部端子１０１が高電位となっても、当該２つの外部端子１０１間における２つのダイオード１０４の一方が非導通状態となるため、当該２つの外部端子１０１間に電流は流れない。すなわち、外部端子１０１がどのように誤接続をされても、ダイオードに定常的な順電流が流れることはない。従って、ＥＳＤによる過電圧・過電流から内部回路を保護しつつ、誤接続によってダイオード１０４に大電流が流れることを確実に防止できる。
【００４３】
また、本実施形態のＥＳＤ保護回路１０２を備える半導体集積回路装置１００によれば、ダイオード１０４の個数を外部端子１０１の個数と同じにすることができるため、外部端子間のペアごとに２つのダイオードが設けられる図１６等の従来の構成に比べて、ＥＳＤ保護用のダイオードの数を削減できる。その結果、ＥＳＤ保護用のダイオードが占める比較的大きなチップ面積を削減できるため、回路全体のチップ面積を従来の構成に比べて効果的に削減できる。
【００４４】
（第１実施形態の第１変形例）
次に、第１実施形態の第１変形例について説明する。本変形例の半導体集積回路装置１１０は、図１Ａに示す外部端子１０１を備え、さらに、図１Ａに示すＥＳＤ保護回路１０２の代わりに、図２Ａの回路図に示すＥＳＤ保護回路１１２を備える。本変形例のＥＳＤ保護回路１１２は、図１Ａの第１ダイオード１０４ａとは逆方向に順電流を流す第１ダイオード１１４ａと、図１Ａの第２ダイオード１０４ｂとは逆方向に順電流を流す第２ダイオード１１４ｂと、図１Ａの第３ダイオード１０４ｃとは逆方向に順電流を流す第３ダイオード１１４ｃとを含む。
【００４５】
ＥＳＤ保護回路１１２では、各外部端子１０１と共通ノード１０３との間の各電流経路に、共通ノード１０３から各外部端子１０１に順電流を流すダイオード１１４が１つ設けられている。その結果として、３つの外部端子１０１における任意の２つの外部端子１０１間には、互いに逆方向に順電流を流す２つのダイオード１１４が直列に設けられている。
【００４６】
図２Ｂの部分断面図に示すように、半導体集積回路装置１１０は、導電型がＮ型である半導体材料のｎ−基板１３０に形成される。ｎ−基板１３０に、いずれも導電型がＰ型である半導体領域である第１ｐ−ウェル１３１ａと第２ｐ−ウェル１３１ｂと第３ｐ−ウェル１３１ｃとが形成される。ｎ−基板１３０には、さらに、第４ｎ型拡散領域１３４が形成される。ｎ−基板１３０は、第４ｎ型拡散領域１３４を介して第２外部端子１０１ｂに接続される。
【００４７】
第１ｐ−ウェル１３１ａに、第１ｐ型拡散領域１３２ａと第１ｎ型拡散領域１３３ａとが形成される。第１ｐ−ウェル１３１ａは、第１ｐ型拡散領域１３２ａを介して共通ノード１０３に接続される。第１ｎ型拡散領域１３３ａは、第１外部端子１０１ａに接続される。第１ｐ−ウェル１３１ａと第１ｎ型拡散領域１３３ａとにより第１ダイオード１１４ａが形成される。
【００４８】
第２ｐ−ウェル１３１ｂに、第２ｐ型拡散領域１３２ｂと第２ｎ型拡散領域１３３ｂとが形成される。第２ｐ−ウェル１３１ｂは、第２ｐ型拡散領域１３２ｂを介して共通ノード１０３に接続される。第２ｎ型拡散領域１３３ｂは、第２外部端子１０１ｂに接続される。第２ｐ−ウェル１３１ｂと第２ｎ型拡散領域１３３ｂとにより第２ダイオード１１４ｂが形成される。
【００４９】
第３ｐ−ウェル１３１ｃに、第３ｐ型拡散領域１３２ｃと第３ｎ型拡散領域１３３ｃとが形成される。第３ｐ−ウェル１３１ｃは、第３ｐ型拡散領域１３２ｃを介して共通ノード１０３に接続される。第３ｎ型拡散領域１３３ｃは、第３外部端子１０１ｃに接続される。第３ｐ−ウェル１３１ｃと第３ｎ型拡散領域１３３ｃとにより第３ダイオード１１４ｃが形成される。
【００５０】
本変形例の半導体集積回路装置１１０によっても、図１Ａに示す半導体集積回路装置１００と同様の効果が得られる。
【００５１】
（第１実施形態の第２変形例）
次に、第１実施形態の第２変形例について説明する。図３Ａの部分断面図に示すように、本変形例の半導体集積回路装置１０５は、図１Ａの半導体集積回路装置１００と同じ回路を、図１Ｂの構造とは異なる構造で実現する。
【００５２】
半導体集積回路装置１０５は、ｐ型半導体材料のｐ−基板１４０に形成される。ｐ−基板１４０に、ｎ型半導体領域であるｎ−ウェル１４１が形成される。ｎ−ウェル１４１に、ｎ型拡散領域１４２と第１ｐ型拡散領域１４３ａと第２ｐ型拡散領域１４３ｂと第３ｐ型拡散領域１４３ｃとが形成される。ｐ−基板１４０には、さらに、第４ｐ型拡散領域１４４が形成される。
【００５３】
ｎ−ウェル１４１は、ｎ型拡散領域１４２を介して共通ノード１０３に接続される。第１ｐ型拡散領域１４３ａは、第１外部端子１０１ａに接続される。第２ｐ型拡散領域１４３ｂは、第２外部端子１０１ｂに接続される。第３ｐ型拡散領域１４３ｃは、第３外部端子１０１ｃに接続される。ｐ−基板１４０は、第４ｐ型拡散領域１４４を介して第１外部端子１０１ａに接続される。
【００５４】
第１ｐ型拡散領域１４３ａとｎ−ウェル１４１とにより第１ダイオード１０４ａが形成される。第２ｐ型拡散領域１４３ｂとｎ−ウェル１４１とにより第２ダイオード１０４ｂが形成される。第３ｐ型拡散領域１４３ｃとｎ−ウェル１４１とにより第３ダイオード１０４ｃが形成される。
【００５５】
図１Ａに示す半導体集積回路装置１００は、図１Ｂに示すように別々のｎ−ウェルにダイオード１０４を形成してもよく、図３Ａに示すように共通のｎ−ウェルにダイオード１０４を形成してもよい。別々のｎ−ウェルを使用するよりも、共通のｎ−ウェルを使用したほうが、ＥＳＤ保護回路１０２の占有面積を小さくすることができる。
【００５６】
本変形例の半導体集積回路装置１０５によっても、図１Ａに示す半導体集積回路装置１００と同様の効果が得られる。
【００５７】
（第１実施形態の第３変形例）
次に、第１実施形態の第３変形例について説明する。図３Ｂの部分断面図に示すように、本変形例の半導体集積回路装置１１５は、図２Ａの第１変形例の半導体集積回路装置１１０と同じ回路を、図２Ｂの構造とは異なる構造で実現する。
【００５８】
半導体集積回路装置１１５は、ｎ型半導体材料のｎ−基板１５０に形成される。ｎ−基板１５０に、ｐ型半導体領域であるｐ−ウェル１５１が形成される。ｐ−ウェル１５１に、ｐ型拡散領域１５２と第１ｎ型拡散領域１５３ａと第２ｎ型拡散領域１５３ｂと第３ｎ型拡散領域１５３ｃとが形成される。ｎ−基板１５０には、さらに、第４ｎ型拡散領域１５４が形成される。
【００５９】
ｐ−ウェル１５１は、ｐ型拡散領域１５２を介して共通ノード１０３に接続される。第１ｎ型拡散領域１５３ａは、第１外部端子１０１ａに接続される。第２ｎ型拡散領域１５３ｂは、第２外部端子１０１ｂに接続される。第３ｎ型拡散領域１５３ｃは、第３外部端子１０１ｃに接続される。ｎ−基板１５０は、第４ｎ型拡散領域１５４を介して第２外部端子１０１ｂに接続される。
【００６０】
ｐ−ウェル１５１と第１ｎ型拡散領域１５３ａとにより第１ダイオード１１４ａが形成される。ｐ−ウェル１５１と第２ｎ型拡散領域１５３ｂとにより第２ダイオード１１４ｂが形成される。ｐ−ウェル１５１と第３ｎ型拡散領域１５３ｃとにより第３ダイオード１１４ｃが形成される。
【００６１】
図２Ａに示す半導体集積回路装置１１５は、図２Ｂに示すように別々のｐ−ウェルにダイオード１１４を形成してもよく、図３Ｂに示すように共通のｐ−ウェルにダイオード１１４を形成してもよい。別々のｐ−ウェルを使用するよりも、共通のｐ−ウェルを使用したほうが、ＥＳＤ保護回路１１２の占有面積を小さくすることができる。
【００６２】
本変形例の半導体集積回路装置１１５によっても、図１Ａに示す半導体集積回路装置１００と同様の効果が得られる。
【００６３】
（第１実施形態の第４変形例）
次に、第１実施形態の第４変形例について説明する。図４Ａに示すように、本変形例の半導体集積回路装置１６０は、図１Ａの半導体集積回路装置１００と同様の構成に加えて、さらに第４外部端子１０１ｄを備える。第４外部端子１０１ｄでは、信号の入力と出力の少なくとも一方が行われる。本変形例では、第１外部端子１０１ａ〜第４外部端子１０１ｄを区別せずに外部端子１０１と呼ぶ場合がある。
【００６４】
本変形例の半導体集積回路装置１６０は、図１ＡのＥＳＤ保護回路１０２とは異なるＥＳＤ保護回路１６２を含む。本変形例のＥＳＤ保護回路１６２は、図１ＡのＥＳＤ保護回路１０２に、第４ダイオード１０４ｄが追加されている。第４ダイオード１０４ｄは、第４外部端子１０１ｄと共通ノード１０３との間の電流経路に設けられており、第４外部端子１０１ｄから共通ノード１０３に順電流を流す。本変形例では、第１ダイオード１０４ａ〜第４ダイオード１０４ｄを区別せずにダイオード１０４と呼ぶ場合がある。
【００６５】
各外部端子１０１と共通ノード１０３との間の各電流経路には、各外部端子１０１から共通ノード１０３に順電流を流すダイオード１０４が１つ設けられている。その結果として、４つの外部端子１０１における任意の２つの外部端子１０１間には、互いに逆方向に順電流を流す２つのダイオード１０４が直列に設けられている。
【００６６】
本変形例によれば、図４Ａに示すように外部端子１０１が３より多い場合でも、共通ノード１０３と各外部端子１０１との間にダイオード１０４を１つずつ配置するだけで、図１Ａに示すような外部端子１０１が３つの場合と同様の効果が得られる。
【００６７】
（第１実施形態の第５変形例）
次に、第１実施形態の第５変形例について説明する。図４Ｂに示すように、本変形例の半導体集積回路装置１７０は、図２Ａの第１変形例の半導体集積回路装置１１０と同様の構成に加えて、さらに第４外部端子１０１ｄを備える。第４外部端子１０１ｄでは、信号の入力と出力の少なくとも一方が行われる。本変形例では、第１外部端子１０１ａ〜第４外部端子１０１ｄを区別せずに外部端子１０１と呼ぶ場合がある。
【００６８】
本変形例の半導体集積回路装置１７０は、図２ＡのＥＳＤ保護回路１１２とは異なるＥＳＤ保護回路１７２を含む。本変形例のＥＳＤ保護回路１７２は、図２ＡのＥＳＤ保護回路１１２に、第４ダイオード１１４ｄが追加されている。第４ダイオード１１４ｄは、第４外部端子１０１ｄと共通ノード１０３との間の電流経路に設けられており、共通ノード１０３から第４外部端子１０１ｄに順電流を流す。本変形例では、第１ダイオード１１４ａ〜第４ダイオード１１４ｄを区別せずにダイオード１１４と呼ぶ場合がある。
【００６９】
共通ノード１０３と各外部端子１０１との間の各電流経路には、共通ノード１０３から各外部端子１０１に順電流を流すダイオード１１４が１つ設けられている。その結果として、４つの外部端子１０１における任意の２つの外部端子１０１間には、互いに逆方向に順電流を流す２つのダイオード１１４が直列に設けられている。
【００７０】
本変形例によれば、図４Ｂに示すように外部端子１０１が３より多い場合でも、共通ノード１０３と各外部端子１０１との間にダイオード１１４を１つずつ配置するだけで、図２Ａに示すような外部端子１０１が３つの場合と同様の効果が得られる。
【００７１】
（第２実施形態）
次に、第２実施形態の半導体集積回路装置２００について説明する。図５Ａの回路図に示すように、本実施形態の半導体集積回路装置２００は、図１Ａに示す第１実施形態の半導体集積回路装置１００と同様の外部端子１０１及びＥＳＤ保護回路１０２を備え、さらに、第１ＰＭＯＳトランジスタ２０１ａと第２ＰＭＯＳトランジスタ２０１ｂとを備える。
【００７２】
図５Ｂの部分断面図に示すように、第１ＰＭＯＳトランジスタ２０１ａ及び第２ＰＭＯＳトランジスタ２０１ｂは、ｐ−基板２０２に形成される。ｐ−基板２０２に、ｎ−ウェル２０３が形成される。なお、第１ＰＭＯＳトランジスタ２０１ａ及び第２ＰＭＯＳトランジスタ２０１ｂの他に、さらに別のＰＭＯＳトランジスタが存在していてもよい。ＰＭＯＳトランジスタ（２０１ａ，２０１ｂ）に対してｎ−ウェル２０３はバルクとも呼ばれる。
【００７３】
ｎ−ウェル２０３に、第１ｐ型拡散領域２０４ａ及び第２ｐ型拡散領域２０４ｂが形成される。第１ｐ型拡散領域２０４ａと第２ｐ型拡散領域２０４ｂとの間のｎ−ウェル２０３上に、絶縁膜を介して第１ゲート電極２０５ａが形成される。第１ＰＭＯＳトランジスタ２０１ａでは、第１ｐ型拡散領域２０４ａ及び第２ｐ型拡散領域２０４ｂがソース及びドレインとして機能する。第１ゲート電極２０５ａの電圧がｎ−ウェル２０３より低下することによって、第１ｐ型拡散領域２０４ａと第２ｐ型拡散領域２０４ｂとの間のｎ−ウェル２０３の表面にｐ型チャネルが形成される。
【００７４】
ｎ−ウェル２０３に、第３ｐ型拡散領域２０４ｃ及び第４ｐ型拡散領域２０４ｄが形成される。第３ｐ型拡散領域２０４ｃと第４ｐ型拡散領域２０４ｄとの間のｎ−ウェル２０３上に、絶縁膜を介して第２ゲート電極２０５ｂが形成される。第２ＰＭＯＳトランジスタ２０１ｂでは、第３ｐ型拡散領域２０４ｃ及び第４ｐ型拡散領域２０４ｄがソース及びドレインとして機能する。第２ゲート電極２０５ｂの電圧がｎ−ウェル２０３より低下することによって、第３ｐ型拡散領域２０４ｃと第４ｐ型拡散領域２０４ｄとの間のｎ−ウェル２０３の表面にｐ型チャネルが形成される。
【００７５】
第１ｐ型拡散領域２０４ａ及び第３ｐ型拡散領域２０４ｃは、第２外部端子１０１ｂに接続される。ｎ−ウェル２０３に、ｎ型拡散領域２０６が形成される。ｎ−ウェル２０３は、ｎ型拡散領域２０６を介して共通ノード１０３に接続される。ｐ−基板２０２に、第５ｐ型拡散領域２０７が形成される。ｐ−基板２０２は、第５ｐ型拡散領域２０７を介して第１外部端子１０１ａに接続される。第２ｐ型拡散領域２０４ｂ、第４ｐ型拡散領域２０４ｄ、第１ゲート電極２０５ａ及び第２ゲート電極２０５ｂは、動作に必要な接続先に接続される。
【００７６】
共通ノード１０３にはＥＳＤ保護回路１０２のすべてのダイオード１０４のカソードが接続されているため、共通ノード１０３の電圧は、３つの外部端子１０１に印加される電圧のうちの最高電圧に近い電圧となる。共通ノード１０３に接続されるｎ−ウェル２０３の電圧も、この最高電圧に近い電圧となる。ＰＭＯＳトランジスタ（２０１ａ，２０１ｂ）のドレインやソースとｎ−ウェル２０３との間には寄生ダイオードが存在するが、ｎ−ウェル２０３の電圧が最高電圧に近い電圧となっているため、ＰＭＯＳトランジスタ（２０１ａ，２０１ｂ）のドレインやソースに外部端子１０１を通じてどのような電圧が印加されても、この寄生ダイオードは導通しない。従って、誤接続をされた場合でもＰＭＯＳトランジスタ（２０１ａ，２０１ｂ）の寄生ダイオードを通じて定常的に大電流が流れることはない。
【００７７】
また、ｐ−基板２０２とｎ−ウェル２０３との間には寄生容量が形成される。すなわち、共通ノード１０３と第１外部端子１０１ａとの間には寄生容量が存在する。ｎ−ウェル２０３に形成されるＰＭＯＳトランジスタの数が多いほど、ｎ−ウェル２０３の面積が大きくなるため、この寄生容量が大きくなる。ＥＳＤが発生した場合、この寄生容量がＥＳＤのサージ電流によって充電されることにより、ｐ−基板２０２に接続される第１外部端子１０１ａと共通ノード１０３との間における電圧の上昇が抑制される。従って、ＥＳＤが発生した場合、第１外部端子１０１ａと他の外部端子との間における電圧の上昇が抑制される。
【００７８】
図６Ａは、共通ノード１０３をｎ−ウェル２０３に接続しない場合において外部端子１０１間に生じるＥＳＤの異常電圧の例を示すグラフである。この場合には、第１外部端子１０１ａと他の外部端子１０１との間にＥＳＤによる異常電圧が印加されると、図６Ａのグラフに示すように電圧が急激に上昇し、電圧のピーク値が高くなる。一方、図６Ｂは、共通ノード１０３をｎ−ウェル２０３に接続した場合において外部端子１０１間に生じるＥＳＤの異常電圧の例を示すグラフである。この場合には、第１外部端子１０１ａと他の外部端子１０１との間にＥＳＤによる異常電圧が印加されると、寄生容量に電荷がチャージされるので、図６Ｂのグラフに示すように電圧がゆるやかに上昇し、電圧のピーク値が低くなる。
【００７９】
以上説明したように、本実施形態の半導体集積回路装置２００によれば、共通ノード１０３に接続されるｎ−ウェル２０３の電圧が外部端子１０１に印加される最高電圧に近い電圧となるため、誤接続時にＰＭＯＳトランジスタ（２０１ａ，２０１ｂ）の寄生ダイオードを通じて定常的に大電流が流れることを防止できる。
【００８０】
また、本実施形態の半導体集積回路装置２００によれば、第１外部端子１０１ａに接続されるｐ−基板２０２と共通ノード１０３との間に寄生容量が存在する。そのため、第１外部端子１０１ａと他の外部端子１０１との間にＥＳＤの異常電圧が印加された場合、そのピーク値を効果的に抑制でき、ＥＳＤ耐性を高めることができる。
【００８１】
（第２実施形態の第１変形例）
次に、第２実施形態の第１変形例の半導体集積回路装置２１０について説明する。図７Ａの回路図に示すように、本変形例の半導体集積回路装置２１０は、図２Ａに示す第１実施形態の第１変形例の半導体集積回路装置１１０と同様の外部端子１０１及びＥＳＤ保護回路１１２を備え、さらに、第１ＮＭＯＳトランジスタ２１１ａと第２ＮＭＯＳトランジスタ２１１ｂとを備える。
【００８２】
図７Ｂの部分断面図に示すように、第１ＮＭＯＳトランジスタ２１１ａ及び第２ＮＭＯＳトランジスタ２１１ｂは、ｎ−基板２１２に形成される。ｎ−基板２１２に、ｐ−ウェル２１３が形成される。なお、第１ＮＭＯＳトランジスタ２１１ａ及び第２ＮＭＯＳトランジスタ２１１ｂの他に、さらに別のＮＭＯＳトランジスタが存在していてもよい。ＮＭＯＳトランジスタ（２１１ａ，２１１ｂ）に対してｐ−ウェル２１３はバルクとも呼ばれる。
【００８３】
ｐ−ウェル２１３に、第１ｎ型拡散領域２１４ａ及び第２ｎ型拡散領域２１４ｂが形成される。第１ｎ型拡散領域２１４ａと第２ｎ型拡散領域２１４ｂとの間のｐ−ウェル２１３上に、絶縁膜を介して第１ゲート電極２１５ａが形成される。第１ＮＭＯＳトランジスタ２１１ａでは、第１ｎ型拡散領域２１４ａ及び第２ｎ型拡散領域２１４ｂがソース及びドレインとして機能する。第１ゲート電極２１５ａの電圧がｐ−ウェル２１３より高くなることによって第１ｎ型拡散領域２１４ａと第２ｎ型拡散領域２１４ｂとの間のｐ−ウェル２１３の表面にｎ型チャネルが形成される。
【００８４】
ｐ−ウェル２１３に、第３ｎ型拡散領域２１４ｃ及び第４ｎ型拡散領域２１４ｄが形成される。第３ｎ型拡散領域２１４ｃと第４ｎ型拡散領域２１４ｄとの間のｐ−ウェル２１３上に、絶縁膜を介して第２ゲート電極２１５ｂが形成される。第２ＮＭＯＳトランジスタ２１１ｂでは、第３ｎ型拡散領域２１４ｃ及び第４ｎ型拡散領域２１４ｄがソース及びドレインとして機能する。第２ゲート電極２１５ｂの電圧がｐ−ウェル２１３より高くなることによって第３ｎ型拡散領域２１４ｃと第４ｎ型拡散領域２１４ｄとの間のｐ−ウェル２１３の表面にｎ型チャネルが形成される。
【００８５】
第１ｎ型拡散領域２１４ａ及び第３ｎ型拡散領域２１４ｃは、第１外部端子１０１ａに接続される。ｐ−ウェル２１３に、ｐ型拡散領域２１６が形成される。ｐ−ウェル２１３は、ｐ型拡散領域２１６を介して共通ノード１０３に接続される。ｎ−基板２１２に、第５ｎ型拡散領域２１７が形成される。ｎ−基板２１２は、第５ｎ型拡散領域２１７を介して第２外部端子１０１ｂに接続される。第２ｎ型拡散領域２１４ｂ、第４ｎ型拡散領域２１４ｄ、第１ゲート電極２１５ａ及び第２ゲート電極２１５ｂは、動作に必要な接続先に接続される。
【００８６】
共通ノード１０３にはＥＳＤ保護回路１１２のすべてのダイオード１１４のアノードが接続されているため、共通ノード１０３の電圧は、３つの外部端子１０１に印加される電圧のうちの最低電圧に近い電圧となる。共通ノード１０３に接続されるｐ−ウェル２１３の電圧も、この最低電圧に近い電圧となる。ＮＭＯＳトランジスタ（２１１ａ，２１１ｂ）のドレインやソースとｐ−ウェル２１３との間には寄生ダイオードが存在するが、ｐ−ウェル２１３の電圧が最低電圧に近い電圧となっているため、ＮＭＯＳトランジスタ（２１１ａ，２１１ｂ）のドレインやソースに外部端子１０１を通じてどのような電圧が印加されても、この寄生ダイオードは導通しない。従って、誤接続をされた場合でも、ＮＭＯＳトランジスタ（２１１ａ，２１１ｂ）の寄生ダイオードを通じて定常的に大電流が流れることはない。
【００８７】
また、ｎ−基板２１２とｐ−ウェル２１３との間には寄生容量が形成される。すなわち、共通ノード１０３と第２外部端子１０１ｂとの間には寄生容量が存在する。ｐ-ウェル２１３に形成されるＮＭＯＳトランジスタの数が多いほど、ｐ−ウェル２１３の面積が大きくなるため、この寄生容量が大きくなる。ＥＳＤが発生した場合、この寄生容量がＥＳＤのサージ電流によって充電されることにより、ｎ−基板２１２に接続される第２外部端子１０１ｂと共通ノード１０３との間における電圧の上昇が抑制される。従って、ＥＳＤが発生した場合、第２外部端子１０１ｂと他の外部端子との間における電圧の上昇が抑制される。
【００８８】
このように、本変形例の半導体集積回路装置２１０によれば、共通ノード１０３に接続されるｐ−ウェル２１３の電圧が外部端子１０１に印加される最低電圧に近い電圧となるため、誤接続時にＮＭＯＳトランジスタ（２１１ａ，２１１ｂ）の寄生ダイオードを通じて定常的に大電流が流れることを防止できる。また、第２外部端子１０１ｂに接続されるｎ−基板２１２と共通ノード１０３との間に寄生容量が存在するため、第２外部端子１０１ｂと他の外部端子１０１との間にＥＳＤの異常電圧が印加された場合、そのピーク値を効果的に抑制できる。
【００８９】
（第２実施形態の第２変形例）
次に、第２実施形態の第２変形例の半導体集積回路装置２２０について説明する。図８Ａの回路図に示すように、本変形例の半導体集積回路装置２２０は、図１Ａに示す第１実施形態の半導体集積回路装置１００と同様の外部端子１０１及びＥＳＤ保護回路１０２を備え、さらに、ＮＭＯＳトランジスタ２２１ａとＰＭＯＳトランジスタ２２１ｂとを備える。ＮＭＯＳトランジスタ２２１ａとＰＭＯＳトランジスタ２２１ｂとが、ＣＭＯＳによるインバータを構成している。
【００９０】
図８Ｂの部分断面図に示すように、ＮＭＯＳトランジスタ２２１ａ及びＰＭＯＳトランジスタ２２１ｂは、ｐ−基板２２２に形成される。ｐ−基板２２２に、ｎ−ウェル２２３が形成される。ＰＭＯＳトランジスタ２２１ｂに対してｎ−ウェル２２３はバルクとも呼ばれる。
【００９１】
ｐ−基板２２２に、第１ｎ型拡散領域２２４ａ、第２ｎ型拡散領域２２４ｂ及び第１ｐ型拡散領域２２５ａが形成される。第１ｎ型拡散領域２２４ａと第２ｎ型拡散領域２２４ｂとの間のｐ−基板２２２上に、絶縁膜を介して第１ゲート電極２２６ａが形成される。ＮＭＯＳトランジスタ２２１ａでは、第１ｎ型拡散領域２２４ａ及び第２ｎ型拡散領域２２４ｂがソース及びドレインとして機能する。第１ゲート電極２２６ａの電圧がｐ−基板２２２より高くなることによって第１ｎ型拡散領域２２４ａと第２ｎ型拡散領域２２４ｂとの間のｐ−基板２２２の表面にｎ型チャネルが形成される。
【００９２】
ｎ−ウェル２２３に、第２ｐ型拡散領域２２５ｂ、第３ｐ型拡散領域２２５ｃ及び第３ｎ型拡散領域２２４ｃが形成される。第２ｐ型拡散領域２２５ｂと第３ｐ型拡散領域２２５ｃとの間のｎ−ウェル２２３上に、絶縁膜を介して第２ゲート電極２２６ｂが形成される。ＰＭＯＳトランジスタ２２１ｂでは、第２ｐ型拡散領域２２５ｂ及び第３ｐ型拡散領域２２５ｃがソース及びドレインとして機能する。第２ゲート電極２２６ｂの電圧がｎ−ウェル２２３より低くなることによって第２ｐ型拡散領域２２５ｂと第３ｐ型拡散領域２２５ｃとの間のｎ−ウェル２２３の表面にｐ型チャネルが形成される。
【００９３】
ＮＭＯＳトランジスタ２２１ａの第１ｎ型拡散領域２２４ａは、第１外部端子１０１ａに接続される。ＰＭＯＳトランジスタ２２１ｂの第３ｐ型拡散領域２２５ｃは、第２外部端子１０１ｂに接続される。ＮＭＯＳトランジスタ２２１ａの第２ｎ型拡散領域２２４ｂとＰＭＯＳトランジスタ２２１ｂの第２ｐ型拡散領域２２５ｂとが共通に接続され、この共通接続されたノードが出力信号のノードとして他の回路の入力に接続される。ＮＭＯＳトランジスタ２２１ａの第１ゲート電極２２６ａ及びＰＭＯＳトランジスタ２２１ｂの第２ゲート電極２２６ｂは、第３外部端子１０１ｃに接続される。ｐ−基板２２２は、第１ｐ型拡散領域２２５ａを介して第１外部端子１０１ａに接続される。ｎ−ウェル２２３は、第３ｎ型拡散領域２２４ｃを介して共通ノード１０３に接続される。
【００９４】
ここで、ｎ−ウェル２２３が共通ノード１０３に接続されていない参考例について説明する。図９Ａの回路図に示すように、参考例の半導体集積回路装置９３０は、本変形例の半導体集積回路装置２２０と同様の回路素子を備えるが、接続が一部異なる。具体的には、図９Ｂの部分断面図に示すように、ｎ−ウェル２２３は、第３ｎ型拡散領域２２４ｃを介して共通ノード１０３に接続されるのではなく、第２外部端子１０１ｂに接続される。正常接続時には、ｐ−基板２２２にグランド電位が印加され、ｎ−ウェル２２３にグランド電位より高い電源電圧が印加されるので、ｐ−基板２２２からｎ−ウェル２２３に電流は流れない。誤接続時に、例えば、ｐ−基板２２２に電源電圧が印加され、ｎ−ウェル２２３に電源電圧より低いグランド電位が印加されると、ｐ−基板２２２からｎ−ウェル２２３に向って定常的に大きな電流が流れる。
【００９５】
一方、図８Ａの本変形例の半導体集積回路装置２２０では、ＥＳＤ保護回路１０２のすべてのダイオード１０４のカソードが接続されている共通ノード１０３の電圧が、３つの外部端子１０１に印加される電圧のうちの最高電圧に近い電圧となる。従って、正常接続であるか誤接続であるかにかかわらず、図８Ｂのｎ−ウェル２２３の電圧が外部端子１０１に印加される電圧のうちの最高電圧に近い電圧となるため、ｐ−基板２２２からｎ−ウェル２２３に向かって定常的に大電流が流れることはない。
【００９６】
このように、本変形例の半導体集積回路装置２２０によれば、誤接続時でも、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタ２２１ｂのｎ−ウェル２２３に定常的に大電流が流れることを防止できる。
【００９７】
（第２実施形態の第３変形例）
次に、第２実施形態の第３変形例の半導体集積回路装置２３０について説明する。図１０Ａの回路図に示すように、本変形例の半導体集積回路装置２３０は、図２Ａに示す第１実施形態の第１変形例の半導体集積回路装置１１０と同様の外部端子１０１及びＥＳＤ保護回路１１２を備え、さらに、ＮＭＯＳトランジスタ２３１ａとＰＭＯＳトランジスタ２３１ｂとを備える。ＮＭＯＳトランジスタ２３１ａとＰＭＯＳトランジスタ２３１ｂとが、ＣＭＯＳによるインバータを構成している。
【００９８】
図１０Ｂの部分断面図に示すように、ＮＭＯＳトランジスタ２３１ａ及びＰＭＯＳトランジスタ２３１ｂは、ｎ−基板２３２に形成される。ｎ−基板２３２に、ｐ−ウェル２３３が形成される。ＮＭＯＳトランジスタ２３１ａに対してｐ−ウェル２３３はバルクとも呼ばれる。
【００９９】
ｐ−ウェル２３３に、第１ｎ型拡散領域２３４ａ、第２ｎ型拡散領域２３４ｂ及び第１ｐ型拡散領域２３５ａが形成される。第１ｎ型拡散領域２３４ａと第２ｎ型拡散領域２３４ｂとの間のｐ−ウェル２３３上に、絶縁膜を介して第１ゲート電極２３６ａが形成される。ＮＭＯＳトランジスタ２３１ａでは、第１ｎ型拡散領域２３４ａ及び第２ｎ型拡散領域２３４ｂがソース及びドレインとして機能する。第１ゲート電極２３６ａの電圧がｐ−ウェル２３３より高くなることによって第１ｎ型拡散領域２３４ａと第２ｎ型拡散領域２３４ｂとの間のｐ−ウェル２３３の表面にｎ型チャネルが形成される。
【０１００】
ｎ−基板２３２に、第２ｐ型拡散領域２３５ｂ、第３ｐ型拡散領域２３５ｃ及び第３ｎ型拡散領域２３４ｃが形成される。第２ｐ型拡散領域２３５ｂと第３ｐ型拡散領域２３５ｃとの間のｎ−基板２３２上に、絶縁膜を介して第２ゲート電極２３６ｂが形成される。ＰＭＯＳトランジスタ２３１ｂでは、第２ｐ型拡散領域２３５ｂ及び第３ｐ型拡散領域２３５ｃがソース及びドレインとして機能する。第２ゲート電極２３６ｂの電圧がｎ−基板２３２より低くなることによって第２ｐ型拡散領域２３５ｂと第３ｐ型拡散領域２３５ｃとの間のｎ−基板２３２の表面にｐ型チャネルが形成される。
【０１０１】
ＮＭＯＳトランジスタ２３１ａの第１ｎ型拡散領域２３４ａは、第１外部端子１０１ａに接続される。ＰＭＯＳトランジスタ２３１ｂの第３ｐ型拡散領域２３５ｃは、第２外部端子１０１ｂに接続される。ＮＭＯＳトランジスタ２３１ａの第２ｎ型拡散領域２３４ｂと、ＰＭＯＳトランジスタ２３１ｂの第２ｐ型拡散領域２３５ｂとが共通に接続され、この共通接続されたノードが出力信号のノードとして他の回路の入力に接続される。ＮＭＯＳトランジスタ２３１ａの第１ゲート電極２３６ａ及びＰＭＯＳトランジスタ２３１ｂの第２ゲート電極２３６ｂは、第３外部端子１０１ｃに接続される。ｎ−基板２３２は、第３ｎ型拡散領域２３４ｃを介して第２外部端子１０１ｂに接続される。ｐ−ウェル２３３は、第１ｐ型拡散領域２３５ａを介して共通ノード１０３に接続される。
【０１０２】
図１０Ａの本変形例の半導体集積回路装置２３０では、ＥＳＤ保護回路１１２のすべてのダイオード１０４のアノードが接続されている共通ノード１０３の電圧が、３つの外部端子１０１に印加される電圧のうちの最低電圧に近い電圧となる。従って、正常接続であるか誤接続であるかにかかわらず、ｐ−ウェル２３３の電圧が外部端子１０１に印加される電圧のうちの最低電圧に近い電圧となるため、ｐ−ウェル２３３からｎ−基板２３２に向かって定常的に大電流が流れることはない。
【０１０３】
このように、本変形例の半導体集積回路装置２３０によれば、誤接続時でも、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ２３１ａのｐ−ウェル２３３に定常的に大電流が流れることを防止できる。
【０１０４】
（第３実施形態）
次に、第３実施形態の半導体集積回路装置３００について説明する。図１１の回路図に示すように、本実施形態の半導体集積回路装置３００は、図１Ａに示す第１実施形態の半導体集積回路装置１００と同様の外部端子１０１及びＥＳＤ保護回路１０２を備え、さらに、最高電圧選択回路３０１を備える。
【０１０５】
最高電圧選択回路３０１は、３つの外部端子（１０１ａ，１０１ｂ，１０１ｃ）に印加される電圧の中から最も高い電圧を選択して出力する回路であり、その選択した電圧を出力する端子が共通ノード１０３に接続されている。
【０１０６】
図１２の回路図に示すように、最高電圧選択回路３０１は、第１ＰＭＯＳトランジスタ３０２ａ、第２ＰＭＯＳトランジスタ３０２ｂ及び第３ＰＭＯＳトランジスタ３０２ｃ（以下、区別せずにＰＭＯＳトランジスタ３０２と呼ぶ場合がある）を備え、さらに、制御部３０４を備える。
【０１０７】
第１ＰＭＯＳトランジスタ３０２ａは、第１外部端子１０１ａと共通ノード１０３との間の電流経路に設けられており、バルクが最高電圧選択回路３０１の出力端子（共通ノード１０３）に接続される。構造上、ＰＭＯＳトランジスタの電流入出力端子（ソース、ドレイン）とバルクとの間には寄生ダイオードが形成される。そのため、第１外部端子１０１ａと共通ノード１０３との間には、第１ＰＭＯＳトランジスタ３０２ａの第１寄生ダイオード３０３ａが存在する。第１寄生ダイオード３０３ａは、第１外部端子１０１ａから共通ノード１０３に向けて順電流を流す。ＥＳＤ保護回路１０２の第１ダイオード１０４ａは、この第１寄生ダイオード３０３ａと同じ方向で並列に接続されており、第１寄生ダイオード３０３ａに比べて順方向降下電圧が低い。
【０１０８】
第２ＰＭＯＳトランジスタ３０２ｂは、第２外部端子１０１ｂと共通ノード１０３との間の電流経路に設けられており、バルクが共通ノード１０３に接続される。第２外部端子１０１ｂと共通ノード１０３との間には、第２ＰＭＯＳトランジスタ３０２ｂの第２寄生ダイオード３０３ｂが存在する。第２寄生ダイオード３０３ｂは、第２外部端子１０１ｂから共通ノード１０３に向けて順電流を流す。ＥＳＤ保護回路１０２の第２ダイオード１０４ｂは、この第２寄生ダイオード３０３ｂと同じ方向で並列に接続されており、第２寄生ダイオード３０３ｂに比べて順方向降下電圧が低い。
【０１０９】
第３ＰＭＯＳトランジスタ３０２ｃは、第３外部端子１０１ｃと共通ノード１０３との間の電流経路に設けられており、バルクが共通ノード１０３に接続される。第３外部端子１０１ｃと共通ノード１０３との間には、第３ＰＭＯＳトランジスタ３０２ｃの第３寄生ダイオード３０３ｃが存在する。第３寄生ダイオード３０３ｃは、第３外部端子１０１ｃから共通ノード１０３に向けて順電流を流す。ＥＳＤ保護回路１０２の第３ダイオード１０４ｃは、この第３寄生ダイオード３０３ｃと同じ方向で並列に接続されており、第３寄生ダイオード３０３ｃに比べて順方向降下電圧が低い。
【０１１０】
制御部３０４は、第１外部端子１０１ａ、第２外部端子１０１ｂ、第３外部端子１０１ｃ及び共通ノード１０３の電圧に基づいて、第１ＰＭＯＳトランジスタ３０２ａ、第２ＰＭＯＳトランジスタ３０２ｂ及び第３ＰＭＯＳトランジスタ３０２ｃのゲートを制御する。すなわち、制御部３０４は、第１外部端子１０１ａに最高電圧が印加されている場合は第１ＰＭＯＳトランジスタ３０２ａをオンするとともに他のＰＭＯＳトランジスタをオフし、第２外部端子１０１ｂに最高電圧が印加されている場合は第２ＰＭＯＳトランジスタ３０２ｂをオンするとともに他のＰＭＯＳトランジスタをオフし、第３外部端子１０１ｃに最高電圧が印加されている場合は第３ＰＭＯＳトランジスタ３０２ｃをオンするとともに他のＰＭＯＳトランジスタをオフする。
【０１１１】
３つの外部端子１０１と共通ノード１０３との間には、第１寄生ダイオード３０３ａ、第２寄生ダイオード３０３ｂ及び第３寄生ダイオード３０３ｃ（以下、区別せずに寄生ダイオード３０３と呼ぶ場合がある）が存在するとともに、ＥＳＤ保護回路１０２の３つのダイオード１０４がこれと並列に設けられている。そのため、３つのＰＭＯＳトランジスタ３０２が全て非導通状態の場合でも、共通ノード１０３の電圧は、３つの外部端子１０１に印加される電圧のうちの最高電圧に近い電圧となる。制御部３０４は、例えばこの共通ノード１０３の電圧を基準として３つの外部端子１０１の電圧を比較する。制御部３０４は、最高電圧が印加された外部端子１０１に接続されているＰＭＯＳトランジスタ３０２を導通状態にし、他のＰＭＯＳトランジスタ３０２を非導通状態にする。これにより、共通ノード１０３の電圧が、最高電圧とほぼ等しい電圧に維持される。最高電圧選択回路３０１は、ＰＭＯＳトランジスタ（３０２ａ，３０２ｂ，３０２ｃ）によって外部端子１０１と共通ノード１０３を接続することから、ＥＳＤ保護回路１０２のダイオード１０４に比べて電圧降下による損失が小さい。そのため、最高電圧選択回路３０１の出力である共通ノード１０３の電圧は、半導体集積回路装置３００に含まれる各種回路の電源電圧として使用することができる。
【０１１２】
上記のように最高電圧選択回路３０１が電源電圧の供給に使用される場合、ＰＭＯＳトランジスタ３０２には比較的大きな電流が流れる可能性がある。そのため、制御部３０４によってＰＭＯＳトランジスタ（３０２ａ，３０２ｂ，３０２ｃ）が制御される前の状態で寄生ダイオード（３０３ａ，３０３ｂ，３０３ｃ）に大きな電流が流れると、ラッチアップ現象が発生する可能性がある。以下、ラッチアップ現象について説明する。
【０１１３】
図１３Ａの部分断面図に示すように、半導体集積回路装置３００は、さらに、ＮＭＯＳトランジスタ３１０を含む。ＮＭＯＳトランジスタ３１０が第１ＰＭＯＳトランジスタ３０２ａ〜第３ＰＭＯＳトランジスタ３０２ｃのいずれかと、寄生サイリスタを形成する。一般に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む半導体集積回路装置では、各所に寄生サイリスタが形成される。
【０１１４】
例えば、ＮＭＯＳトランジスタ３１０が第２ＰＭＯＳトランジスタ３０２ｂと寄生サイリスタを形成する場合について考える。半導体集積回路装置３００は、ｐ−基板３２０に形成される。ｐ−基板３２０に、ｎ−ウェル３２１が形成される。
【０１１５】
ｐ−基板３２０に、第１ｎ型拡散領域３２２ａ、第２ｎ型拡散領域３２２ｂ及び第１ｐ型拡散領域３２３ａが形成される。第１ｎ型拡散領域３２２ａと第２ｎ型拡散領域３２２ｂとの間のｐ−基板３２０上に、絶縁膜を介して第１ゲート電極３２４ａが形成される。ＮＭＯＳトランジスタ３１０では、第１ｎ型拡散領域３２２ａ及び第２ｎ型拡散領域３２２ｂがソース及びドレインとして機能する。第１ゲート電極３２４ａの電圧がｐ−基板３２０より高くなることによって第１ｎ型拡散領域３２２ａと第２ｎ型拡散領域３２２ｂとの間のｐ−基板３２０の表面にｎ型チャネルが形成される。
【０１１６】
ｎ−ウェル３２１に、第２ｐ型拡散領域３２３ｂ、第３ｐ型拡散領域３２３ｃ及び第３ｎ型拡散領域３２２ｃが形成される。第２ｐ型拡散領域３２３ｂと第３ｐ型拡散領域３２３ｃとの間のｎ−ウェル３２１上に、絶縁膜を介して第２ゲート電極３２４ｂが形成される。第２ＰＭＯＳトランジスタ３０２ｂでは、第２ｐ型拡散領域３２３ｂ及び第３ｐ型拡散領域３２３ｃがソース及びドレインとして機能する。第２ゲート電極３２４ｂの電圧がｎ−ウェル３２１より低くなることによって第２ｐ型拡散領域３２３ｂと第３ｐ型拡散領域３２３ｃとの間のｎ−ウェル３２１の表面にｐ型チャネルが形成される。
【０１１７】
ＮＭＯＳトランジスタ３１０の第２ｎ型拡散領域３２２ｂは、第１外部端子１０１ａに接続される。第２ＰＭＯＳトランジスタ３０２ｂの第２ｐ型拡散領域３２３ｂは、第２外部端子１０１ｂに接続される。第３ｐ型拡散領域３２３ｃは、共通ノード１０３に接続される。第２ゲート電極３２４ｂには、制御部３０４の信号が入力される。第１ｎ型拡散領域３２２ａ及び第１ゲート電極３２４ａは、動作に必要な接続先に接続される。ｐ−基板３２０は、第１ｐ型拡散領域３２３ａを介して第１外部端子１０１ａに接続される。ｎ−ウェル３２１は、第３ｎ型拡散領域３２２ｃを介して共通ノード１０３に接続される。
【０１１８】
第２ｐ型拡散領域３２３ｂとｎ−ウェル３２１とｐ−基板３２０とによりｐｎｐトランジスタ３３０が形成される。ｎ−ウェル３２１とｐ−基板３２０と第２ｎ型拡散領域３２２ｂとによりｎｐｎトランジスタ３３１が形成される。その結果、第１外部端子１０１ａと第２外部端子１０１ｂとの間には、図１３Ｂの回路図に示すような寄生サイリスタが形成される。
【０１１９】
最高電圧選択回路３０１の出力が回路の電源として使用される場合、回路の消費電流が大きくなると、最高電圧選択回路３０１に流れる電流も大きくなる。他方、制御部３０４による制御の途中において３つのＰＭＯＳトランジスタ（３０２ａ，３０２ｂ，３０２ｃ）が全て非導通状態の場合、最高電圧選択回路３０１の電流経路は寄生ダイオード３０３のみとなる。この寄生ダイオード３０３は、図１３Ａにおけるｐｎｐトランジスタ３３０のエミッタ−ベース間のダイオードと等価であるため、もしこの寄生ダイオード３０３に大きな電流が流れると、ｐｎｐトランジスタ３３０のベース抵抗Ｒｎに大きな電流が流れてその電圧降下が増大し、ｐｎｐトランジスタ３３０の電流が増大する。ｐｎｐトランジスタ３３０の電流が増大すると、ｎｐｎトランジスタ３３１のベース抵抗Ｒｐの電圧降下が増大し、ｎｐｎトランジスタ３３１の電流も増大する。ｎｐｎトランジスタ３３１の電流が増大することで、ｐｎｐトランジスタ３３０のベース抵抗Ｒｎの電圧降下が更に増大し、ｐｎｐトランジスタ３３０の電流がさらに増大する。このような正帰還の作用により、寄生サイリスタが急速に導通状態となるラッチアップが発生する。
【０１２０】
寄生ダイオード３０３に大きな電流が流れると、上述のようなラッチアップ現象により寄生サイリスタが導通状態になる可能性がある。寄生サイリスタが導通状態になると、第１外部端子１０１ａと第２外部端子１０１ｂとの間に電流が流れ続け、電力供給を遮断しない限り寄生サイリスタの導通状態を解除できなくなる場合がある。
【０１２１】
そこで、本実施形態の半導体集積回路装置３００では、第１寄生ダイオード３０３ａと並列に第１ダイオード１０４ａが接続され、第２寄生ダイオード３０３ｂと並列に第２ダイオード１０４ｂが接続され、第３寄生ダイオード３０３ｃと並列に第３ダイオード１０４ｃが接続されている（図１２）。そのため、寄生ダイオード３０３に流れる電流が小さくなり、ラッチアップ現象が発生し難くなっている。
【０１２２】
また、本実施形態の半導体集積回路装置３００では、第１ダイオード１０４ａの順方向の降下電圧が第１寄生ダイオード３０３ａよりも小さく、第２ダイオード１０４ｂの順方向の降下電圧が第２寄生ダイオード３０３ｂよりも小さく、第３ダイオード１０４ｃの順方向の降下電圧が第３寄生ダイオード３０３ｃよりも小さい。従って、外部端子１０１間に流れる電流は、寄生ダイオード３０３よりもＥＳＤ保護回路１０２のダイオード１０４に流れやすい。その結果、ラッチアップ現象の発生が更に抑制される。
【０１２３】
以上説明したように、本実施形態の半導体集積回路装置３００によれば、ＰＭＯＳトランジスタ３０２がオフ状態のとき外部端子１０１と共通ノード１０３との間に流れる電流の少なくとも一部が、ＰＭＯＳトランジスタ３０２の寄生ダイオード３０３を迂回して、ＥＳＤ保護回路１０２のダイオード１０４に流れる。これにより、ＰＭＯＳトランジスタ３０２の寄生ダイオード３０３に流れる電流が減少するため、ラッチアップ現象を発生し難くすることができる。また、寄生ダイオード３０３に比べてダイオード１０４の順方向降下電圧を低く設定することにより、寄生ダイオード３０３に流れる電流を更に減らせるため、ラッチアップ現象の発生をより効果的に抑えることができる。
【０１２４】
（第３実施形態の変形例）
次に、第３実施形態の変形例の半導体集積回路装置３４０について説明する。図１４の回路図に示すように、本変形例の半導体集積回路装置３４０は、図２Ａに示す第１実施形態の第１変形例の半導体集積回路装置１１０と同様の外部端子１０１及びＥＳＤ保護回路１１２を備え、さらに、最低電圧選択回路３４１を備える。
【０１２５】
図１５の回路図に示すように、最低電圧選択回路３４１は、第１ＮＭＯＳトランジスタ３４２ａ、第２ＮＭＯＳトランジスタ３４２ｂ及び第３ＮＭＯＳトランジスタ３４２ｃ（以下、区別せずにＮＭＯＳトランジスタ３４２と呼ぶ場合がある）を備え、さらに、制御部３４４を備える。
【０１２６】
最低電圧選択回路３４１は、３つの外部端子（１０１ａ，１０１ｂ，１０１ｃ）に印加される電圧の中から最も低い電圧を選択して出力する回路であり、その選択した電圧を出力する端子が共通ノード１０３に接続されている。
【０１２７】
第１ＮＭＯＳトランジスタ３４２ａは、第１外部端子１０１ａと共通ノード１０３との間の電流経路に設けられており、バルクが最低電圧選択回路３４１の出力端子（共通ノード１０３）に接続される。構造上、ＮＭＯＳトランジスタの電流入出力端子（ソース，ドレイン）とバルクとの間には寄生ダイオードが形成される。そのため、第１外部端子１０１ａと共通ノード１０３との間には、第１ＮＭＯＳトランジスタ３４２ａの第１寄生ダイオード３４３ａが存在する。第１寄生ダイオード３４３ａは、共通ノード１０３から第１外部端子１０１ａに向けて順電流を流す。ＥＳＤ保護回路１１２の第１ダイオード１１４ａは、この第１寄生ダイオード３４３ａと同じ方向で並列に接続されており、第１寄生ダイオード３４３ａに比べて順方向降下電圧が低い。
【０１２８】
第２ＮＭＯＳトランジスタ３４２ｂは、第２外部端子１０１ｂと共通ノード１０３との間の電流経路に設けられており、バルクが共通ノード１０３に接続される。第２外部端子１０１ｂと共通ノード１０３との間には、第２ＮＭＯＳトランジスタ３４２ｂの第２寄生ダイオード３４３ｂが存在する。第２寄生ダイオード３４３ｂは、共通ノード１０３から第２外部端子１０１ｂに向けて順電流を流す。ＥＳＤ保護回路１１２の第２ダイオード１１４ｂは、この第２寄生ダイオード３４３ｂと同じ方向で並列に接続されており、第２寄生ダイオード３４３ｂに比べて順方向降下電圧が低い。
【０１２９】
第３ＮＭＯＳトランジスタ３４２ｃは、第３外部端子１０１ｃと共通ノード１０３との間の電流経路に設けられており、バルクが共通ノード１０３に接続される。第３外部端子１０１ｃと共通ノード１０３との間には、第３ＮＭＯＳトランジスタ３４２ｃの第３寄生ダイオード３４３ｃが存在する。第３寄生ダイオード３４３ｃは、共通ノード１０３から第３外部端子１０１ｃに向けて順電流を流す。ＥＳＤ保護回路１１２の第３ダイオード１１４ｃは、この第３寄生ダイオード３４３ｃと同じ方向で並列に接続されており、第３寄生ダイオード３４３ｃに比べて順方向降下電圧が低い。
【０１３０】
制御部３４４は、第１外部端子１０１ａ、第２外部端子１０１ｂ、第３外部端子１０１ｃ及び共通ノード１０３の電圧に基づいて、第１ＮＭＯＳトランジスタ３４２ａ、第２ＮＭＯＳトランジスタ３４２ｂ及び第３ＮＭＯＳトランジスタ３４２ｃのゲートを制御する。すなわち、制御部３４４は、第１外部端子１０１ａに最低電圧が印加されている場合は第１ＮＭＯＳトランジスタ３４２ａをオンするとともに他のＮＭＯＳトランジスタをオフし、第２外部端子１０１ｂに最低電圧が印加されている場合は第２ＮＭＯＳトランジスタ３４２ｂをオンするとともに他のＰＭＯＳトランジスタをオフし、第３外部端子１０１ｃに最低電圧が印加されている場合は第３ＮＭＯＳトランジスタ３４２ｃをオンするとともに他のＮＭＯＳトランジスタをオフする。
【０１３１】
３つの外部端子１０１と共通ノード１０３との間には、第１寄生ダイオード３４３ａ、第２寄生ダイオード３４３ｂ及び第３寄生ダイオード３４３ｃ（以下、区別せずに寄生ダイオード３４３と呼ぶ場合がある）が存在するのとともに、ＥＳＤ保護回路１１２の３つのダイオード１１４がこれと並列に設けられている。そのため、３つのＮＭＯＳトランジスタ３４２が全て非導通状態の場合でも、共通ノード１０３の電圧は、３つの外部端子１０１に印加される電圧のうちの最低電圧に近い電圧となる。制御部３４４は、例えばこの共通ノード１０３の電圧を基準として３つの外部端子１０１の電圧を比較する。制御部３４４は、最低電圧が印加された外部端子１０１に接続されているＮＭＯＳトランジスタ３４２を導通状態にし、他のＮＭＯＳトランジスタ３４２を非導通状態にする。これにより、共通ノード１０３の電圧が、最低電圧とほぼ等しい電圧に維持される。最低電圧選択回路３４１は、ＮＭＯＳトランジスタ（３４２ａ，３４２ｂ，３４２ｃ）によって外部端子１０１と共通ノード１０３を接続することから、ＥＳＤ保護回路１１２のダイオード１１４に比べて電圧降下による損失が小さい。そのため、最低電圧選択回路３４１の出力である共通ノード１０３の電圧は、半導体集積回路装置３４０に含まれる各種回路のグランド電位として使用することができる。
【０１３２】
本実施形態の半導体集積回路装置３４０によれば、ＥＳＤ保護回路１１２のダイオード１１４がＮＭＯＳトランジスタ３４２の寄生ダイオード３４３と並列に接続されている。そのため、ＮＭＯＳトランジスタ３４２がオフ状態のとき外部端子１０１と共通ノード１０３との間に流れる電流の少なくとも一部が、ＮＭＯＳトランジスタ３４２の寄生ダイオード３４３を迂回して、ＥＳＤ保護回路１１２のダイオード１１４に流れる。これにより、ＮＭＯＳトランジスタ３４２の寄生ダイオード３４３に流れる電流が減少するため、ラッチアップ現象を発生し難くすることができる。
【０１３３】
また、本実施形態の半導体集積回路装置３４０によれば、寄生ダイオード３４３に比べてダイオード１１４の順方向降下電圧を低く設定している。これにより、寄生ダイオード３４３に流れる電流を更に減らせるため、ラッチアップ現象の発生をより効果的に抑えることができる。
【０１３４】
本発明は上述した実施形態には限定されない。すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
【産業上の利用可能性】
【０１３５】
本発明は、角度センサなどの半導体集積回路に適用可能である。
【符号の説明】
【０１３６】
１００，１０５，１１０，１１５，１６０，１７０，２００，２１０，２２０，２３０，３００，３４０…半導体集積回路装置、１０１ａ〜ｄ…第１〜第４外部端子、１０２，１１２，１６２，１７２…ＥＳＤ保護回路、１０３…共通ノード、１０４ａ〜ｄ，１１４ａ〜ｄ…第１〜第４ダイオード、１２０，１４０，２０２，２２２，３２０…ｐ−基板、１２１ａ〜ｃ，１４１，２０３，２３２，３２１…ｎ−ウェル、１２２ａ〜ｃ，１３３ａ〜ｃ，１３４，１４２，１５３ａ〜ｃ，１５４，２０６，２１４ａ〜ｄ，２１７，２２４ａ〜ｃ，２３４ａ〜ｃ，３２２ａ〜ｃ…ｎ型拡散領域、１２３ａ〜ｃ，１２４，１３２ａ〜ｃ，１４３ａ〜ｃ，１４４，１５２，２０４ａ〜ｄ，２０７，２１６，２２５ａ〜ｃ，２３５ａ〜ｃ，３２３ａ〜ｃ…ｐ型拡散領域、１３０，１５０，２１２，２３２…ｎ−基板、１３１ａ〜ｃ，１５１，２１３，２３３…ｐ−ウェル、２０５ａ〜ｂ，２１５ａ〜ｂ，２２６ａ〜ｂ，２３６ａ〜ｂ，３２４ａ〜ｂ…ゲート電極、２０１ａ〜ｂ，２２１ｂ，２３１ｂ，３０２ａ〜ｃ…ＰＭＯＳトランジスタ、２１１ａ〜ｂ，２２１ａ，２３１ａ，３４２ａ〜ｃ，３１０…ＮＭＯＳトランジスタ、３０１…最高電圧選択回路、３４１…最低電圧選択回路、３０３ａ〜ｃ，３４３ａ〜ｃ…寄生ダイオード、３０４，３４４…制御部、３３０…ｐｎｐトランジスタ、３３１…ｎｐｎトランジスタ。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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