(57)【特許請求の範囲】
【請求項１】
支持基板と、
第１導電形の第１半導体層であって、前記第１半導体層は、第１領域及び第２領域を含み、前記第２領域は、前記第１半導体層から前記支持基板に向かう第１方向と交差する第２方向において前記第１領域と並ぶ、前記第１半導体層と、
前記第２領域と前記支持基板との間に設けられた第２導電形の第２半導体層と、
前記第２領域と前記第２半導体層との間に設けられた第３半導体層と、
第１トランジスタであって、第１ゲート電極と、前記第１方向において前記第１ゲート電極と重なる第１アモルファス半導体層と、を含む前記第１トランジスタと、
前記第１領域と前記支持基板との間に設けられ前記第１領域と電気的に接続された第１電極と、
前記第２半導体層と前記支持基板との間に設けられ前記第２半導体層と電気的に接続された第２電極と、
を備え、
前記第１ゲート電極は、前記第１方向において前記第２半導体層と重なり、
前記第１アモルファス半導体層は、前記第１トランジスタの一端が設けられた第３領域と、前記第２方向において前記第３領域と並び前記第１トランジスタの他端が設けられた第４領域と、前記第３領域と前記第４領域との間に設けられ前記第１方向において前記第１ゲート電極と重なる第５領域と、をさらに含み、
前記支持基板は、導電性であり、前記第３領域と電気的に接続され、
前記第１電極は、前記第４領域と電気的に接続され、
前記第１領域は、前記第１方向と垂直な平面に投影したときに、前記第２領域の周りに配置され、
前記第１電極は、前記第１方向において前記第１領域の一部と重なり、
前記第２電極は、高電位端と電気的に接続され、
前記第３領域は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される、半導体発光装置。
【請求項２】
前記第１ゲート電極は、前記第２半導体層と前記第１アモルファス半導体層との間に設けられている請求項１記載の半導体発光装置。
【請求項３】
前記第１アモルファス半導体層は、前記第２半導体層と前記第１ゲート電極との間に設けられている請求項１または２に記載の半導体発光装置。
【請求項４】
前記第２方向において前記第１電極と前記第２電極との間に設けられた領域と、
前記第１方向において前記第１電極と前記第１層との間に設けられた配線と、
をさらに備え、
前記配線は、前記第１方向において前記領域と重なる請求項１〜３のいずれか１つに記載の半導体発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体発光装置に関する。
【背景技術】
【０００２】
近年、ヘッドマウントディスプレイ、ヘッドアップディスプレイ、ＡＲ(Augmented Reality)グラス、プロジェクタなど拡大投影用途のマイクロディスプレイの市場が成長している。マイクロディスプレイの性能向上を目的とした半導体装置の開発が進められている。アレイ化したＬＥＤ(Light Emitting Diode)と、薄膜トランジスタ(Thin Film Transistor：ＴＦＴ)とを配置し、アクティブマトリクス駆動する半導体発光装置がある。このような半導体発光装置においては、高精細化が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８４４１０１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高精細な半導体発光装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体発光装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、第１トランジスタと、第２トランジスタと、前記第３半導体層の側面に対向する反射層と、を備える。前記第１トランジスタは、第１ゲート電極と、前記第１半導体層から前記第２半導体層に向かう第１方向において前記第１ゲート電極と重なる第１アモルファス半導体層と、第１ソース電極と、第１ドレイン電極と、を含む。前記第１ゲート電極は、前記第１方向において前記第２半導体層と重なる。前記第２半導体層は、高電位端と電気的に接続される。前記第１半導体層は、前記第１ドレイン電極と電気的に接続される。前記第１ソース電極は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される。前記第２トランジスタは、前記第１ゲート電極と電気的に接続される。
本発明の実施形態によれば、半導体発光装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、第１トランジスタと、第２トランジスタと、第３トランジスタと、前記第１半導体層と電気的に接続された第１電極と、前記第２半導体層と電気的に接続された第２電極と、を備える。前記第１トランジスタは、第１ゲート電極と、前記第１半導体層から前記第２半導体層に向かう第１方向において前記第１ゲート電極と重なる第１アモルファス半導体層と、を含む。前記第１ゲート電極は、前記第１方向において前記第２半導体層と重なる。前記第１アモルファス半導体層は、前記第１トランジスタの一端が設けられた第３領域と、前記第２方向において前記第３領域と並び前記第１トランジスタの他端が設けられた第４領域と、前記第３領域と前記第４領域との間に設けられ前記第１方向において前記第１ゲート電極と重なる第５領域と、をさらに含む。前記第１ゲート電極は、前記第２トランジスタと電気的に接続される。前記第３領域は、前記第２電極と電気的に接続される。前記第４領域は、前記第３トランジスタの一端と電気的に接続される。前記第２電極は、高電位端と電気的に接続される。前記第３領域は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図２】第１の実施形態に係る半導体発光装置を例示する等価回路図である。
【図３】第１の実施形態に係る別の半導体発光装置を例示する模式的部分拡大図である。
【図４】第２の実施形態に係る半導体発光装置を例示する模式的透視平面図である。
【図５】第２の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図６】第３の実施形態に係る半導体発光装置を例示する等価回路図である。
【図７】図７（ａ）〜図７（ｃ）は、第３の実施形態に係る発光時間制御を例示するタイミングチャート図である。
【図８】第３の実施形態に係る半導体発光装置の特性を例示するグラフ図である。
【図９】第４の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図１０】第５の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図１１】第６の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図１２】第７の実施形態に係る半導体発光装置を例示する模式的断面図である。
【図１３】第８の実施形態に係る半導体発光装置を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体発光装置を例示する模式的断面図である。  
図１に表したように、実施形態に係る半導体発光装置１１０は、第１発光領域１０と、第１トランジスタ２０と、を含む。
【０００８】
第１発光領域１０は、第１半導体層１１と、第２半導体層１２と、第３半導体層１３と、を含む。第１半導体層１１は、第１導電形である。第２半導体層１２は、第２導電形である。第３半導体層１３は、発光層である。第３半導体層１３は、第１半導体層１１と第２半導体層１２との間に設けられている。第３半導体層１３は、発光光Ｌ１を出射する。
【０００９】
第１導電形は、例えばｎ形である。第２導電形は、例えばｐ形である。なお、第１導電形がｐ形、第２導電形がｎ形でもよい。実施形態では、第１導電形がｎ形、第２導電形がｐ形である場合を例示する。
【００１０】
第１トランジスタ２０は、例えば、ＴＦＴ(Thin Film Transistor)である。第１トランジスタ２０は、第１ゲート電極Ｇ１と、第１ソース電極Ｓ１と、第１ドレイン電極Ｄ１と、第１アモルファス半導体層２１と、を含む。第１アモルファス半導体層２１は、例えば、酸化物半導体を含む。この場合、第１アモルファス半導体層２１は、第１導電形（ｎ形）である。なお、アモルファス半導体とは、粒径が例えば１０ナノメートル（ｎｍ）以下の非晶質状態の半導体である。アモルファス半導体は、多結晶の半導体と異なり、明確な結晶粒界を持たないため、ＴＦＴの特性の均一性が優れるという特長を有する。
【００１１】
実施形態においては、第１アモルファス半導体層２１は、第１方向において第１ゲート電極Ｇ１と重なる。第１ゲート電極Ｇ１は、第１方向において第２半導体層１２の上に設けられる。第１方向は、例えば、Ｚ軸方向である。Ｚ軸方向は、第１半導体層１１から第２半導体層１２に向かう方向（積層方向）とする。Ｚ軸方向と直交する１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向と直交する１つの方向をＹ軸方向とする。第２方向は、第１方向と交差する方向である。第２方向は、例えば、Ｘ軸方向である。なお、「重なる」とは、Ｚ軸方向と直交する平面上に投影したときに、少なくとも一部が重なる状態をいう。「の上に設けられる」とは、直接接して設けられる状態のほか、間に介在物を介して設けられる状態を含む。
【００１２】
半導体発光装置１１０は、支持基板（第１層）４０と、第１電極ｅ１と、第２電極ｅ２と、をさらに含む。支持基板４０は、例えば、導電性である。第１電極ｅ１は、例えば、ｎ電極である。第２電極ｅ２は、例えば、ｐ電極である。
【００１３】
第１半導体層１１は、第１領域ｒ１と、第２領域ｒ２と、を含む。第２領域ｒ２は、Ｘ軸方向において第１領域ｒ１と並ぶ。第２半導体層１２は、第２領域ｒ２と支持基板４０との間に設けられる。第３半導体層１３は、第２領域ｒ２と第２半導体層１２との間に設けられる。
【００１４】
第１電極ｅ１は、第１領域ｒ１と支持基板４０との間に設けられる。第１電極ｅ１は、第１領域ｒ１と電気的に接続される。第２電極ｅ２は、第２半導体層１２と電気的に接続される。なお、電気的に接続されている状態とは、直接接触する状態のほか、間に他の導電部材などが介在する状態も含む。
【００１５】
第１発光領域１０、第１電極ｅ１及び第２電極ｅ２は、ＬＥＤに対応する。
【００１６】
ここで、Ｘ軸方向においてＬＥＤとＴＦＴとを並べて配置した半導体発光装置の参考例がある。このような配置では、画素サイズを小さくし、高精細化すると、十分な開口率を確保できず、輝度が低下してしまう。ここで、「開口率」とは、１画素当たりの画素領域に対する発光領域（ＬＥＤ）の割合を意味する。つまり、ＴＦＴの配置された領域は、非発光領域となる。このため、開口率が低減される。
【００１７】
これに対して、実施形態においては、Ｚ軸方向においてＬＥＤの上にＴＦＴが配置されている。すなわち、Ｚ軸方向において、ＬＥＤとＴＦＴとが重なる。このため、高精細化しても、十分な開口率を確保できる。これにより、輝度を改善させることができる。
【００１８】
さらに、上記の参考例では、ＴＦＴの半導体層として、多結晶シリコン（ポリシリコン）が用いられる。この多結晶シリコンは、アモルファスと比べ、粒径が大きく、ＴＦＴ特性の均一性を確保することが困難である。特に画素を高精細化し、ＴＦＴの半導体層のサイズが小さくなると、特性のバラつきの影響がより深刻になる。
【００１９】
これに対して、実施形態においては、ＴＦＴの半導体層として、アモルファスが用いられる。このため、多結晶シリコンと比べて、ＴＦＴ特性の均一性を高めることができる。画素を高精細化しても均一な表示性能を得ることができる。
【００２０】
さらに、半導体発光装置１１０は、絶縁層３０と、保護金属層（バリアメタル）５０と、接合金属層（接合メタル）６０と、裏面電極７０と、を含む。
【００２１】
絶縁層３０は、平坦化層３１と、アンダーコート層３２と、ゲート絶縁層３３と、エッチング保護層３４と、パシベーション層３５と、を含む。平坦化層３１は、第１電極ｅ１の上、及び、第２電極ｅ２の上に設けられる。アンダーコート層３２は、平坦化層３１の上に設けられる。ゲート絶縁層３３は、アンダーコート層３２の上、及び、第１ゲート電極Ｇ１の上に設けられる。エッチング保護層３４は、ゲート絶縁層３３の上、及び、第１アモルファス半導体層２１の上に設けられる。パシベーション層３５は、エッチング保護層３４の上に設けられる。
【００２２】
バリアメタル５０は、パシベーション層３５と接合メタル６０との間に設けられる。バリアメタル５０は、パシベーション層３５の上に設けられる。バリアメタル５０は、例えば、パシベーション層３５と接する。
【００２３】
接合メタル６０は、バリアメタル５０と支持基板４０との間に設けられる。接合メタル６０は、バリアメタル５０の上に設けられる。接合メタル６０は、例えば、バリアメタル５０と接する。
【００２４】
支持基板４０は、接合メタル６０の上に設けられる。支持基板４０は、第１面４１と、第１面４１と反対の側に設けられた第２面４２と、を含む。第１面４１は、接合メタル６０と電気的に接続される。第１面４１は、例えば、接合メタル６０と接する。第２面４２は、裏面電極７０と電気的に接続される。第２面４２は、例えば、裏面電極７０と接する。
【００２５】
すなわち、バリアメタル５０は、絶縁層３０を介して第１トランジスタ２０の上に設けられる。接合メタル６０は、バリアメタル５０の上に設けられる。支持基板４０は、接合メタル６０の上に設けられる。裏面電極７０は、支持基板４０の上に設けられる。
【００２６】
次に、実施形態に係る半導体発光装置１１０の具体例について説明する。
【００２７】
第１半導体層１１、第２半導体層１２及び第３半導体層１３は、例えば、窒化物半導体を含む。
【００２８】
第１電極ｅ１には、第１半導体層１１と良好なコンタクトを得ることができる材料が用いられる。第１電極ｅ１としては、例えば、Ａｌ／Ｎｉ／Ａｕの積層膜が用いられる。積層膜は、第１半導体層１１の側から、Ａｌ／Ｎｉ／Ａｕの順に積層される。この積層膜の厚さは、例えば、２５０ｎｍ以上３５０ｎｍ以下である。
【００２９】
第２電極ｅ２には、第３半導体層１３から出射された発光光を効率良く反射させることができる材料が用いられる。第２電極ｅ２としては、例えば、Ａｇ／Ｐｔの積層膜が用いられる。積層膜は、第２半導体層１２の側から、Ａｇ／Ｐｔの順に積層される。この積層膜の厚さは、例えば、１５０ｎｍ以上２５０ｎｍ以下である。
【００３０】
第１トランジスタ２０（ＴＦＴ）は、第２電極ｅ２の上に設けられる。
【００３１】
第２電極ｅ２の上に、平坦化層３１と、アンダーコート層３２と、が設けられる。平坦化層３１及びアンダーコート層３２のそれぞれには、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層膜の少なくともいずれかを用いることができる。
【００３２】
ここで、第１アモルファス半導体層２１には酸化物半導体を用いることが好ましい。酸化物半導体を用いることにより、比較的低温でＴＦＴを形成することができる。例えば、最高プロセス温度を４００℃以下（好ましくは３００℃以下）とすることができる。これにより、ＴＦＴ作製工程によるＬＥＤの性能劣化を抑制することができる。例えば、Ａｇを含む反射電極である第２電極ｅ２の酸化による反射率の低下を抑制することができる。
【００３３】
第１アモルファス半導体層２１に酸化物半導体を用いる場合、アンダーコート層３２として、例えば、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは水素バリア膜として機能する。つまり、第１アモルファス半導体層２１の酸化物半導体から生じる水素が、第１発光領域１０の窒化物半導体層（例えば、ｐ−ＧａＮ層）に侵入することを抑制できる。窒化物半導体層に水素が侵入すると、アクセプター（Ｍｇ）が失活し、抵抗増加を引き起こす。酸化アルミニウムなどの水素バリア膜を用いることにより、このような抵抗増加を効果的に抑制できる。これにより、ＬＥＤの性能劣化を抑制できる。
【００３４】
アンダーコート層３２の上に第１ゲート電極Ｇ１が設けられる。第１ゲート電極Ｇ１の形成には、例えば、ＤＣマグネトロンスパッタリング法が用いられる。この場合、Ａｒ雰囲気下で実施される。第１ゲート電極Ｇ１には、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄ、Ｃｕ、ＩＴＯまたはＩＺＯなどを用いられる。第１ゲート電極Ｇ１の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いてもよい。
【００３５】
第１ゲート電極Ｇ１の上にゲート絶縁層３３が設けられる。ゲート絶縁層３３には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層膜の少なくともいずれかを用いることができる。
【００３６】
ゲート絶縁層３３の上に第１アモルファス半導体層２１が設けられる。第１アモルファス半導体層２１の形成には、例えば、ＤＣ反応性マグネトロンスパッタリング法が用いられる。第１アモルファス半導体層２１は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかの酸化物を含むことが好ましい。第１アモルファス半導体層２１は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）が用いられる。第１アモルファス半導体層２１には、ＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＺｎＯ、ＩｎＳｎＧａＺｎＯ、または、ＩｎＳｎＯを用いても良い。
【００３７】
第１アモルファス半導体層２１の上にエッチング保護層３４が設けられる。エッチング保護層３４が設けられた第１アモルファス半導体層２１に対して、約２００℃〜５００℃程度の熱処理を施す。エッチング保護層３４には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層構造の少なくともいずれかを用いることができる。また、熱処理の雰囲気として、窒素などの不活性雰囲気や、それに酸素や水素、水蒸気を含有した混合雰囲気などを用いてもよい。
【００３８】
エッチング保護層３４及びゲート絶縁層３３の一部を開口させ、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が設けられる。第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１には、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎＯのいずれかが用いられる。第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
【００３９】
第１トランジスタ２０と第２電極ｅ２とが電気的に接続される。このようにして、第１トランジスタ２０が第２電極ｅ２の上部に設けられる。これにより、開口率を低下させることなく、画素回路の機能を付与することができる。これにより、高精細化することが可能となる。
【００４０】
次に、第１トランジスタ２０の上にパシベーション層３５が設けられる。パシベーション層３５には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層構造の少なくともいずれかを用いることができる。
【００４１】
ここで、第１発光領域１０の窒化物半導体層（ｐ−ＧａＮ層）への水素の侵入を抑制できることが好ましい。このため、第１アモルファス半導体層２１の水素原子濃度は、１０１８個／ｃｍ３以上、１０２２個／ｃｍ３以下、より好ましくは、１０２０個／ｃｍ３以下である。これにより、上述の水素バリア膜と併せて、ＬＥＤの性能劣化を抑制できる。
【００４２】
なお、第１トランジスタ２０の作製プロセスにおいて、例えば、第１アモルファス半導体層２１の形成の前に平坦化処理を実施してもよい。平坦化処理の方法としては、例えば、化学機械研磨や、塗布絶縁膜(例えば、ＳＯＧ：Spin On Glass)、ＢＰＳＧ(Boron Phosphorus Silicon Glass)やＰＳＧ(Phosphorus Silicon Glass)を用いたリフローなどを利用できる。なお、この例では、第１トランジスタ２０の構造を、第１ゲート電極Ｇ１と支持基板４０との間に第１アモルファス半導体層２１を配置した構造として説明した。第１トランジスタ２０の構造は、第１アモルファス半導体層２１と支持基板４０との間に第１ゲート電極Ｇ１を配置した構造としても構わない。
【００４３】
この例では、半導体発光装置１１０は、第１トランジスタ２０と導通する支持基板４０を備える。具体的には、パシベーション層３５の上に、バリアメタル５０及び接合メタル６０が設けられる。接合メタル６０には、支持基板４０と良好な接続を得ることができる材料が用いられる。接合メタル６０としては、例えば、Ｔｉ／Ａｕの積層膜が用いられる。積層膜は、パシベーション層３５の側から、Ｔｉ／Ａｕの順に積層される。この積層膜の厚さは、例えば、７５０ｎｍ以上８５０ｎｍ以下である。
【００４４】
支持基板４０は、接合メタル６０と接合されている。支持基板４０は、少なくとも導電性を有する材料を含む。支持基板４０の材料は、特に限定されるものではない。支持基板４０は、例えば、Ｓｉ、Ｇｅなどの半導体基板、ＣｕＷ、Ｃｕなどの金属板や、厚膜メッキ層などが用いられる。また、基板全体で導電性を有する必要はなく、金属配線がなされている樹脂などでもよい。
【００４５】
実施形態においては、支持基板４０の一例としてＳｉを用いる。支持基板４０は、例えば、ＡｕＳｕ合金によるはんだを介して接合メタル６０と接合される。支持基板４０には、裏面電極７０が設けられている。
【００４６】
また、支持基板４０は、放熱性、熱導電性に優れる。このため、通電による発光素子やトランジスタの発熱による劣化を抑制できる。
例えば、成長用基板（図示しない）の上に第１半導体層１１が設けられ、第１半導体層１１の上に第３半導体層１３が設けられ、第３半導体層１３の上に第２半導体層１２が設けられる。これらの半導体層が例えば支持基板４０と接合された後に、成長用基板が除去される。成長用基板には、サファイア、または、シリコン（Ｓｉ）などが用いられる。半導体層の形成には、例えば、有機金属気相成長法などが用いられる。
【００４７】
例えば、成長用基板としてサファイア基板を用いた場合、第１発光領域１０に対して成長用基板（図示せず）の側から、例えば、ＹＶＯ４の固体レーザの三倍高調波（３５５ｎｍ）または四倍高調波（２６６ｎｍ）のレーザ光を照射する。レーザ光は、ＧａＮバッファ層（例えば、ノンドープＧａＮバッファ層）のＧａＮの禁制帯幅に基づく禁制帯幅波長よりも短い波長を有する。すなわち、レーザ光は、ＧａＮの禁制帯幅よりも高いエネルギーを有する。このレーザ光は、ＧａＮバッファ層（ノンドープＧａＮバッファ層）のうち、単結晶ＡｌＮバッファ層の側の領域において効率的に吸収される。これにより、ＧａＮバッファ層のうち単結晶ＡｌＮバッファ層の側のＧａＮは、発熱により分解する。Ｓｉ基板を成長用基板として用いた場合、成長用基板を除去する処理は、レーザ光の照射ではなく、ある程度の厚さまで研削したのち、残りのＳｉ基板をエッチングによって除去すればよい。
【００４８】
第１アモルファス半導体層２１は、第３領域ｒ３と、第４領域ｒ４と、第５領域ｒ５と、を含む。第４領域ｒ４は、Ｘ軸方向において第３領域ｒ３と並ぶ。第３領域ｒ３には、例えば、第１ソース電極Ｓ１（第１トランジスタ２０の一端）が設けられている。第４領域ｒ４には、例えば、第１ドレイン電極Ｄ１（第１トランジスタ２０の他端）が設けられている。第５領域ｒ５は、第３領域ｒ３と第４領域ｒ４との間に設けられている。第５領域ｒ５は、Ｚ軸方向において第１ゲート電極Ｇ１と重なる。
【００４９】
図２は、第１の実施形態に係る半導体発光装置を例示する等価回路図である。  
図２に表したように、第２電極ｅ２は、高電位端ＰＶＤＤと電気的に接続される。第１電極ｅ１は、第１ドレイン電極Ｄ１（第４領域ｒ４）と電気的に接続される。第１ソース電極Ｓ１（第３領域ｒ３）は、低電位端ＰＶＳＳと電気的に接続される。低電位端ＰＶＳＳとしては、例えば、導電性の支持基板４０を用いることができる。第１ソース電極Ｓ１は、例えば、支持基板４０と電気的に接続される。すなわち、支持基板４０の電位を、コモン電位（グランド電位）として利用することができる。これにより、電位降下を抑制でき、均一な表示を得ることができる。
【００５０】
なお、半導体発光装置１１０は、第２トランジスタ２２（図４参照）をさらに含むことができる。第２トランジスタ２２は、第１ゲート電極Ｇ１と電気的に接続される。第２トランジスタ２２は、スイッチング用ＴＦＴである。すなわち、第２トランジスタ２２は、第１ゲート電極Ｇ１に印加されるゲート電圧Ｖｇｓのオン／オフを切り替え、第１トランジスタ２０を流れるドレイン電流Ｉｄｓを制御する。第１トランジスタ２０は、駆動用ＴＦＴである。
【００５１】
図３は、第１の実施形態に係る別の半導体発光装置を例示する模式的部分拡大図である。  
実施形態においては、第１半導体層１１は、第３半導体層１３と反対の側に設けられた主面１１ａを含む。主面１１ａには、複数の凸部１１ｐが設けられていてもよい。例えば、凸部１１ｐのＸ軸方向に沿った最大幅ΔＷは、第３半導体層１３から放射される発光光の第１半導体層１１中のピーク波長よりも長い。これにより、第１半導体層１１と外部との界面における発光光は、ランバート反射とみなすことができ、光取り出し効率をより高めることができる。ここで、ピーク波長とは、第３半導体層１３から放射される発光光のうち、最も強度の高い光の波長である。ピーク波長は、発光光のスペクトル分布のピーク値に対応する波長である。ノイズレベルではないピーク値が２つ以上あるスペクトルの場合、そのどちらのピーク値の波長を選んでもよい。
【００５２】
このように、実施形態によれば、高精細化しても、十分な開口率を確保できる。これにより、輝度を改善させることができる。これにより、高精細な半導体発光装置を提供することができる。
【００５３】
（第２の実施形態）
図４は、第２の実施形態に係る半導体発光装置を例示する模式的透視平面図である。  
図５は、第２の実施形態に係る半導体発光装置を例示する模式的断面図である。  
図５は、図４のＡ１−Ａ２断面を例示する図である。
【００５４】
図を見やすくするために、図４の透視平面図においては、図５の断面図に示す構成要素の一部の図示を省略する。
【００５５】
実施形態において、第１ソース電極Ｓ１は、第２電極ｅ２と電気的に接続される。第１ドレイン電極Ｄ１は、バリアメタル５０及び接合メタル６０を介して支持基板４０と電気的に接続される。
【００５６】
第１領域ｒ１は、Ｚ軸方向と垂直な平面に投影したときに、第２領域ｒ２の周りに配置されている。第１電極ｅ１は、Ｚ軸方向において第１領域ｒ１の一部と重なる。すなわち、第１電極ｅ１は、第２電極ｅ２を囲み、メッシュ状に配置されている。第１電極ｅ１によって囲まれた領域が１つの画素Ｐｘ１に対応する。第１電極ｅ１をメッシュ状に配置することで、第１トランジスタ２０のコモン電位の降下を抑制できる。
【００５７】
実施形態に係る半導体発光装置１１１は、領域８０と、第１配線２３と、第２配線２４と、をさらに含む。第１配線２３は、例えば、第１トランジスタ２０の信号線である。第２配線２４は、例えば、第１トランジスタ２０の制御線である。第１配線２３及び第２配線２４のそれぞれは、例えば、光反射性の金属材料が用いられる。
【００５８】
領域８０は、Ｘ軸方向において第１電極ｅ１と第２電極ｅ２との間に設けられる。領域８０は、例えば、酸化シリコンなどの電極間絶縁層である。第１配線２３は、Ｚ軸方向において第１電極ｅ１と支持基板４０との間に設けられる。第２配線２４は、Ｚ軸方向において第１電極ｅ１と支持基板４０との間に設けられる。第１配線２３と第２配線２４とは、互いに交差し、メッシュ状に設けられている。第１配線２３は、Ｚ軸方向において領域８０と重なる。第２配線２４は、Ｚ軸方向において領域８０と重なる。
【００５９】
すなわち、実施形態においては、画素Ｐｘ１のｐ電極アレイの間にＴＦＴの配線を配置する。これにより、ＴＦＴ側への漏れ光Ｌ２は、第１配線２３（及び第２配線２４）で反射され、反射光Ｌ３とされる。これにより、漏れ光Ｌ２を低減できる。これにより、ＴＦＴの光リークや光劣化を抑制できる。また、発光光Ｌ１の方向におけるＬＥＤの光取り出し効率を高めることができる。これにより、画素間のクロストークを抑制することができる。
【００６０】
（第３の実施形態）
図６は、第３の実施形態に係る半導体発光装置を例示する等価回路図である。  
実施形態に係る半導体発光装置１１１ａは、第１トランジスタ２０と、第２トランジスタ２２と、第３トランジスタ２５と、を含む。第１トランジスタ２０は、駆動用ＴＦＴである。第２トランジスタ２２は、スイッチング用ＴＦＴである。第３トランジスタ２５は、発光時間制御用（デューティ制御用）ＴＦＴである。
【００６１】
前述の図１に表したように、第１アモルファス半導体層２１は、第３領域ｒ３と、第４領域ｒ４と、第５領域ｒ５と、を含む。第４領域ｒ４は、Ｘ軸方向において第３領域ｒ３と並ぶ。第３領域ｒ３には、例えば、第１ソース電極Ｓ１（第１トランジスタ２０の一端）が設けられている。第４領域ｒ４には、例えば、第１ドレイン電極Ｄ１（第１トランジスタ２０の他端）が設けられている。第５領域ｒ５は、第３領域ｒ３と第４領域ｒ４との間に設けられている。第５領域ｒ５は、Ｚ軸方向において第１ゲート電極Ｇ１と重なる。
【００６２】
この例では、第１ゲート電極Ｇ１は、第２トランジスタ２２のソース電極と電気的に接続される。第２トランジスタ２２は、ゲート電極に制御線ｃｎ１が接続され、ドレイン電極に信号線ｓｇ１が接続される。第３領域ｒ３（第１ソース電極Ｓ１）は、第２電極ｅ２と電気的に接続される。第４領域ｒ４（第１ドレイン電極Ｄ１）は、第３トランジスタ２５と電気的に接続される。第３トランジスタ２５は、ゲート電極に制御線ｃｎ２が接続される。第３トランジスタ２５は、ソース電極が第１トランジスタ２０と接続され、ドレイン電極が高電位端ＰＶＤＤと接続される。この例においては、第１電極ｅ１（第１半導体層１１）の側を低電位端ＰＶＳＳとする。
【００６３】
図７（ａ）〜図７（ｃ）は、第３の実施形態に係る発光時間制御を例示するタイミングチャート図である。  
図７（ａ）は、第２トランジスタ２２に接続される制御線ｃｎ１のタイミングチャート図である。  
図７（ｂ）は、外部量子効率が高い電流密度となる場合の第３トランジスタ２５に接続される制御線ｃｎ２のタイミングチャート図である。
【００６４】
図７（ｃ）は、輝度が低いため電流密度が低く外部量子効率が低下する場合の第３トランジスタ２５に接続される制御線ｃｎ２のタイミングチャート図である。
【００６５】
図７（ａ）中、Ｔは１周期を表す。電流密度が小さく外部量子効率が低下する場合、図７（ｂ）に表すように、デューティ比を下げて外部量子効率が高くなる電流密度に増加して利用し、低輝度を高効率で実現する。低電流密度時の発光効率の低下を抑制するため、低輝度を発光時間制御によって実現する。
【００６６】
図８は、第３の実施形態に係る半導体発光装置の特性を例示するグラフ図である。  
図中、横軸ｉは電流密度（Ａ／ｍ２）、縦軸ｅｆｆは外部量子効率（％）を示す。
【００６７】
例えば、低輝度時等に電流密度が小さいと、ＬＥＤの外部量子効率の低下が起こる。このため、第３トランジスタ２５を用いて、デューティ比を下げ、電流密度ｉ１を電流密度ｉ２に上げる処理を実施する。これにより、低輝度時においても効率の高い電流密度で動作させることができ、ディスプレイの消費電力を低減することができる。
【００６８】
（第４の実施形態）
図９は、第４の実施形態に係る半導体発光装置を例示する模式的断面図である。  
上述の実施形態では、１画素の構造を例示したが、本実施形態では、複数画素の構造について例示する。
【００６９】
実施形態に係る半導体発光装置１１２は、第１画素Ｐｘ１と、第２画素Ｐｘ２と、を含む。第１画素Ｐｘ１の構造は、図１に示した半導体発光装置１１０と同じである。第１画素Ｐｘ１及び第２画素Ｐｘ２は共に、第１半導体層１１の上に設けられる。すなわち、第１半導体層１１はＸ軸方向に連続的に設けられている。
【００７０】
第２画素Ｐｘ２の基本構造は、第１画素Ｐｘ１と同じである。第２画素Ｐｘ２は、第２発光領域１０ａと、第４トランジスタ２６と、を含む。第２発光領域１０ａは、第１半導体層１１と、第４半導体層１４と、第５半導体層１５と、を含む。第４半導体層１４は、例えば、第２導電形（ｐ形）である。第５半導体層１５は、第１半導体層１１と第４半導体層１４との間に設けられ、第１半導体層１１の上に位置する。第５半導体層１５は、発光層である。
第４トランジスタ２６は、第２ゲート電極Ｇ２と、第２アモルファス半導体層２７と、を含む。第２アモルファス半導体層２７は、Ｚ軸方向において第２ゲート電極Ｇ２と重なる。第２ゲート電極Ｇ２は、Ｚ軸方向において第４半導体層１４の上に設けられている。
【００７１】
このように、実施形態によれば、複数画素に対して共通の半導体層（第１半導体層１１）を用いている。このため、第１半導体層１１をＴＦＴのコモン電位に利用することができる。これにより、高精細化に加え、コモン電位の低下を抑制することができる。
【００７２】
（第５の実施形態）
図１０は、第５の実施形態に係る半導体発光装置を例示する模式的断面図である。  
第４の実施形態では、複数の画素に対して共通の半導体層を用いたが、本実施形態では、画素毎に分離された半導体層を用いる。
【００７３】
実施形態に係る半導体発光装置１１３は、第１画素Ｐｘ１と、第２画素Ｐｘ２と、を含む。第１画素Ｐｘ１の構造は、図１に示した半導体発光装置１１０と同じである。第１画素Ｐｘ１は、第１ゲート電極Ｇ１を含む。第１ゲート電極Ｇ１は、第１半導体層１１の上に設けられる。第２画素Ｐｘ２は、第２ゲート電極Ｇ２を含む。第２ゲート電極Ｇ２は、第６半導体層１６の上に設けられる。第６半導体層１６は、第１半導体層１１とは分離されている。すなわち、複数の画素に対して、半導体層がＸ軸方向に分離された状態で設けられている。
【００７４】
第２画素Ｐｘ２の基本構造は、第１画素Ｐｘ１と同じである。第２画素Ｐｘ２は、第３発光領域１０ｂと、第４トランジスタ２６と、を含む。第３発光領域１０ｂは、第６半導体層１６と、第７半導体層１７と、第８半導体層１８と、を含む。第６半導体層１６は、例えば、第１導電形（ｎ形）である。第７半導体層１７は、例えば、第２導電形（ｐ形）である。第８半導体層１８は、第６半導体層１６と第７半導体層１７との間に設けられ、第６半導体層１６の上に位置する。第８半導体層１８は、発光層である。
第４トランジスタ２６は、第２ゲート電極Ｇ２と、第２アモルファス半導体層２７と、を含む。第２アモルファス半導体層２７は、Ｚ軸方向において第２ゲート電極Ｇ２と重なる。第２ゲート電極Ｇ２は、Ｚ軸方向において第７半導体層１７の上に設けられている。
【００７５】
このように、実施形態によれば、複数画素に対してそれぞれ分離された半導体層（第１半導体層１１と第６半導体層１６）を用いている。これにより、高精細化に加え、発光画素の周辺画素への光漏れを抑制することができ、画素間におけるクロストークを抑制することができる。
【００７６】
（第６の実施形態）
図１１は、第６の実施形態に係る半導体発光装置を例示する模式的断面図である。  
実施形態に係る半導体発光装置１１４は、画素回路１０１と、周辺回路１０２と、を含む。画素回路１０１は、第１画素Ｐｘ１と、第２画素Ｐｘ２と、を含む。第１画素Ｐｘ１及び第２画素Ｐｘ２の構造は、図９の構造と同じである。
【００７７】
周辺回路１０２は、周辺回路用の第５トランジスタ２８を含む。第５トランジスタ２８は、他のトランジスタと同様に、ＴＦＴである。第５トランジスタ２８は、第１電極ｅ１ａ及び第２電極ｅ２ａの上に設けられている。すなわち、周辺回路１０２においては、必ずしも電極を設けなくてもよい。これに対して、本実施形態では、光反射性の電極を残した状態で、電極の上に第５トランジスタ２８を設ける。これにより、高精細化に加え、ＴＦＴ（第５トランジスタ２８）への遮光を行うことができる。
【００７８】
また、周辺回路１０２の第１電極ｅ１ａは、配線を介して、ＩＣチップ１０３と電気的に接続されている。これにより、ディスプレイとして使用することが可能となる。
【００７９】
（第７の実施形態）
図１２は、第７の実施形態に係る半導体発光装置を例示する模式的断面図である。  
実施形態に係る半導体発光装置１１５は、第６の実施形態と同様に、第１画素Ｐｘ１と、第２画素Ｐｘ２と、を含む。第１画素Ｐｘ１は、第１蛍光体層１２１をさらに含み、第２画素Ｐｘ２は、第２蛍光体層１２２をさらに含む。これらの蛍光体層によりカラー化が実現される。
【００８０】
第１半導体層１１は、第３半導体層１３と第１蛍光体層１２１との間、及び、第５半導体層１５と第２蛍光体層１２２との間に設けられる。これらの蛍光体層の平均粒子径は、例えば、５０μｍ以下である。画素を高精細化する場合、蛍光体の粒子径や膜厚を画素サイズ程度に小さくすることで、画素のぼやけを低減することができる。例えば、ナノ粒子系の蛍光体や量子ドットを用いることができる。これら蛍光体の粒子径は、例えば、１ｕｍ以下である。これらの蛍光体層は、画素毎にパターニングされてもよい。パターニングは、例えば、ストライプ状などである。
【００８１】
また、第１蛍光体層１２１の下側には、第１カラーフィルタ１３１が設けられる。第１カラーフィルタ１３１の下側には、第１マイクロレンズ１４１が設けられる。第２蛍光体層１２２の下側には、第２カラーフィルタ１３２が設けられる。第２カラーフィルタ１３２の下側には、第２マイクロレンズ１４２が設けられる。
【００８２】
このように、実施形態によれば、高精細化に加え、さらに、フルカラーディスプレイとして利用することが可能となる。
【００８３】
（第８の実施形態）
図１３は、第８の実施形態に係る半導体発光装置を例示する模式的断面図である。
実施形態に係る半導体発光装置１１６においては、第１アモルファス半導体層２１と支持基板４０との間に第１ゲート電極Ｇ１が配置されている。すなわち、第１アモルファス半導体層２１は、第２半導体層１２と第１ゲート電極Ｇ１との間に設けられていてもよい。半導体発光装置１１６は、絶縁層３０を含む。絶縁層３０は、平坦化層３１と、アンダーコート層３２と、ゲート絶縁層３３と、パシベーション層３５と、ゲート保護層３６と、を含む。ゲート保護層３６は、ゲート絶縁層３３とパシベーション層３５との間に設けられている。
【００８４】
実施形態によれば、高精細な半導体発光装置が提供できる。
【００８５】
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００８６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１半導体層、第２半導体層、第３半導体層及び第１トランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００８７】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８８】
その他、本発明の実施の形態として上述した半導体発光装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００９０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
１０…第１発光領域、１０ａ…第２発光領域、１０ｂ…第３発光領域、１１…第１半導体層、１１ａ…主面、１１ｐ…凸部、１２〜１８…第２〜第８半導体層、２０…第１トランジスタ、２１…第１アモルファス半導体層、２２…第２トランジスタ、２３…第１配線、２４…第２配線、２５…第３トランジスタ、２６…第４トランジスタ、２７…第２アモルファス半導体層、２８…第５トランジスタ、３０…絶縁層、３１…平坦化層、３２…アンダーコート層、３３…ゲート絶縁層、３４…エッチング保護層、３５…パシベーション層、３６…ゲート保護層、４０…第１層（支持基板）、４１…第１面、４２…第２面、５０…バリアメタル、６０…接合メタル、７０…裏面電極、８０…領域、１１０〜１１１…半導体発光装置、１１１ａ…半導体発光装置、１１２〜１１５、１１６…半導体発光装置、Ｄ１…第１ドレイン電極、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｓ１…第１ソース電極、Ｌ１…発光光、Ｌ２…漏れ光、Ｌ３…反射光、ＰＶＤＤ…高電位端、ＰＶＳＳ…低電位端、Ｐｘ１…第１画素、Ｐｘ２…第２画素、ｃｎ１、ｃｎ２…制御線、ｅ１…第１電極、ｅ２…第２電極、ｉ１、ｉ２…電流密度、ｒ１〜ｒ５…第１〜第５領域、ｓｇ１…信号線
【図１】
0006612119.tif 000002
【図２】
0006612119.tif 000003
【図３】
0006612119.tif 000004
【図４】
0006612119.tif 000005
【図５】
0006612119.tif 000006
【図６】
0006612119.tif 000007
【図７】
0006612119.tif 000008
【図８】
0006612119.tif 000009
【図９】
0006612119.tif 000010
【図１０】
0006612119.tif 000011
【図１１】
0006612119.tif 000012
【図１２】
0006612119.tif 000013
【図１３】
0006612119.tif 000014