(57)【特許請求の範囲】
【請求項１】
互いに独立した値を取り得る第１の入力信号及び第２の入力信号の中から、選択信号に応じて、いずれか一方の信号を選択して出力するセレクタ回路であって、
電源線と出力ノードとの間に直列に設けられ、前記第１の入力信号がゲートに入力される第１のＰチャネルトランジスタ及び前記選択信号がゲートに入力される第２のＰチャネルトランジスタと、
接地線と前記出力ノードとの間に直列に設けられ、前記第２の入力信号がゲートに入力される第１のＮチャネルトランジスタ及び前記選択信号がゲートに入力される第２のＮチャネルトランジスタと、
前記第２のＰチャネルトランジスタのゲートと前記出力ノードとの間に設けられ、前記第２の入力信号がゲートに入力される第３のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのゲートと前記出力ノードとの間に設けられ、前記第１の入力信号がゲートに入力される第３のＮチャネルトランジスタとを有することを特徴とするセレクタ回路。
【請求項２】
電源線と出力ノードとの間に直列に設けられ、第１の入力信号がゲートに入力される第１のＰチャネルトランジスタ及び選択信号がゲートに入力される第２のＰチャネルトランジスタと、
接地線と前記出力ノードとの間に直列に設けられ、第２の入力信号がゲートに入力される第１のＮチャネルトランジスタ及び前記選択信号がゲートに入力される第２のＮチャネルトランジスタと、
前記第２のＰチャネルトランジスタのゲートと前記出力ノードとの間に設けられ、前記第２の入力信号がゲートに入力される第３のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのゲートと前記出力ノードとの間に設けられ、前記第１の入力信号がゲートに入力される第３のＮチャネルトランジスタと、
前記第２のＰチャネルトランジスタのゲートと前記出力ノードとの間に前記第３のＰチャネルトランジスタに対して直列に設けられ、前記出力ノードと同じ値の制御信号がゲートに入力される第４のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのゲートと前記出力ノードとの間に前記第３のＮチャネルトランジスタに対して直列に設けられ、前記制御信号がゲートに入力される第４のＮチャネルトランジスタとを有することを特徴とするセレクタ回路。
【請求項３】
前記選択信号が第１の論理レベルのときに前記第２のＰチャネルトランジスタがオフ状態になるとともに前記第２のＮチャネルトランジスタがオン状態になり、前記第２の入力信号に応じて前記第１のＮチャネルトランジスタ又は前記第３のＰチャネルトランジスタのいずれかがオン状態になって前記第２の入力信号の値に応じた信号を出力し、
前記選択信号が前記第１の論理レベルとは異なる第２の論理レベルのときに前記第２のＰチャネルトランジスタがオン状態になるとともに前記第２のＮチャネルトランジスタがオフ状態になり、前記第１の入力信号に応じて前記第１のＰチャネルトランジスタ又は前記第３のＮチャネルトランジスタのいずれかがオン状態になって前記第１の入力信号の値に応じた信号を出力することを特徴とする請求項１又は２記載のセレクタ回路。
【請求項４】
前記出力ノードの信号を論理反転して出力信号として出力するインバータを有することを特徴とする請求項１ないし３のいずれか一項に記載のセレクタ回路。
【請求項５】
前記出力ノードの信号を論理反転して出力信号として出力する第１のインバータと、
前記出力信号を論理反転することにより前記制御信号を生成する第２のインバータと、
を有することを特徴とする請求項２記載のセレクタ回路。
【請求項６】
入力シリアル信号に対する２値判定を第１の参照電圧を用いて行い判定結果を出力する第１の比較回路と、
前記入力シリアル信号に対する２値判定を前記第１の参照電圧より高い第２の参照電圧を用いて行い判定結果を出力する第２の比較回路と、
前記第１の比較回路の出力が第１の入力信号として入力され、前記第２の比較回路の出力が第２の入力信号として入力され、選択信号に応じて前記第１の比較回路の出力又は前記第２の比較回路の出力を選択し出力する請求項１ないし５のいずれか一項に記載のセレクタ回路と、
前記セレクタ回路の出力をラッチし、ラッチした出力を出力信号として出力するとともに前記選択信号として前記セレクタ回路に出力するフリップフロップとを有することを特徴とするイコライザ回路。
【請求項７】
クロック信号を用いて入力シリアル信号をサンプリングしデータを判定するイコライザ回路と、
前記イコライザ回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
受信した信号をもとに前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
前記イコライザ回路は、
前記入力シリアル信号に対する２値判定を第１の参照電圧を用いて行い判定結果を出力する第１の比較回路と、
前記入力シリアル信号に対する２値判定を前記第１の参照電圧より高い第２の参照電圧を用いて行い判定結果を出力する第２の比較回路と、
前記第１の比較回路の出力が第１の入力信号として入力され、前記第２の比較回路の出力が第２の入力信号として入力され、選択信号に応じて前記第１の比較回路の出力又は前記第２の比較回路の出力を選択し出力する請求項１ないし５のいずれか一項に記載のセレクタ回路と、
前記セレクタ回路の出力を前記クロック信号を用いてラッチし、ラッチした出力を前記出力信号として出力するとともに前記選択信号として前記セレクタ回路に出力するフリップフロップとを有することを特徴とする受信回路。
【請求項８】
クロック信号を用いて入力シリアル信号をサンプリングしデータを判定するイコライザ回路と、
前記イコライザ回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
受信した信号をもとに前記クロック信号の位相を制御するクロックデータリカバリ回路と、
前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
前記イコライザ回路は、
前記入力シリアル信号に対する２値判定を第１の参照電圧を用いて行い判定結果を出力する第１の比較回路と、
前記入力シリアル信号に対する２値判定を前記第１の参照電圧より高い第２の参照電圧を用いて行い判定結果を出力する第２の比較回路と、
前記第１の比較回路の出力が第１の入力信号として入力され、前記第２の比較回路の出力が第２の入力信号として入力され、選択信号に応じて前記第１の比較回路の出力又は前記第２の比較回路の出力を選択し出力する請求項１ないし５のいずれか一項に記載のセレクタ回路と、
前記セレクタ回路の出力を前記クロック信号を用いてラッチし、ラッチした出力を前記出力信号として出力するとともに前記選択信号として前記セレクタ回路に出力するフリップフロップとを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セレクタ回路、イコライザ回路、受信回路、及び半導体集積回路に関する。
【背景技術】
【０００２】
選択信号に応じて複数の入力信号の内から１つの入力信号を選択的に出力するセレクタ回路は、ＣＭＯＳ論理回路の基本的な要素ブロックの１つである。例えば、２入力のセレクタ回路は、図１３に真理値表を示すように、２つの入力信号Ｑ0、Ｑ1に対し、選択信号Ｓ1が“０”であれば入力信号Ｑ0を出力信号Ｚとして出力し、選択信号Ｓ1が“１”であれば入力信号Ｑ1を出力信号Ｚとして出力する。
【０００３】
図１３に示した真理値表の機能を実現するセレクタ回路としては、例えば図１４（Ａ）〜図１４（Ｃ）に示すようなものがある。図１４（Ａ）〜図１４（Ｃ）は、従来の２入力セレクタ回路の構成例を示す図である。
【０００４】
図１４（Ａ）に示すセレクタ回路は、ＮＡＮＤ（否定論理積）ゲート４１に入力信号Ｑ1及び選択信号Ｓ1が入力され、ＮＡＮＤゲート４２に入力信号Ｑ0及びインバータ４４により反転された選択信号Ｓ1が入力される。ＮＡＮＤゲート４１、４２の出力がＮＡＮＤゲート４３に入力され、ＮＡＮＤゲート４３の出力が出力信号Ｚとして出力される。図１４（Ａ）に示したセレクタ回路は、選択信号Ｓ1が“０”のとき、ＮＡＮＤゲート４２、４３を介して入力信号Ｑ0の値を出力信号Ｚとして出力し、選択信号Ｓ1が“１”のとき、ＮＡＮＤゲート４１、４３を介して入力信号Ｑ1の値を出力信号Ｚとして出力する。
【０００５】
図１４（Ｂ）に示すセレクタ回路は、ＰチャネルＭＯＳトランジスタＭＰ２１とＮチャネルＭＯＳトランジスタＭＮ２１からなるトランスファーゲート４８に入力信号Ｑ1が入力され、ＰチャネルＭＯＳトランジスタＭＰ２２とＮチャネルＭＯＳトランジスタＭＮ２２からなるトランスファーゲート４９に入力信号Ｑ0が入力される。２つのトランスファーゲート４８、４９は、選択信号Ｓ1及びインバータ４５により反転された選択信号Ｓ1によって、排他的にオン状態（導通状態）となるように制御される。図１４（Ｂ）に示すセレクタ回路は、選択信号Ｓ1が“０”のとき、トランスファーゲート４９がオン状態になり入力信号Ｑ0の値を出力信号Ｚとして出力し、選択信号Ｓ1が“１”のとき、トランスファーゲート４８がオン状態になり入力信号Ｑ1の値を出力信号Ｚとして出力する。
【０００６】
図１４（Ｃ）に示すセレクタ回路は、ダイナミック論理回路によるセレクタ回路であり、プリチャージ期間と評価期間とを交互に繰り返し、評価期間においてセレクタ機能が実現される。出力信号Ｚを出力するインバータ４７の入力ノードが、プリチャージ信号φpcがゲートに入力されるＰチャネルＭＯＳトランジスタＭＰ２３を介して電源線に接続されている。また、インバータ４７の入力ノードが、入力信号Ｑ1及び選択信号Ｓ1がそれぞれゲートに入力されるＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４を介して接地線（グランド線）に接続されているとともに、入力信号Ｑ0及びインバータ４６により反転された選択信号Ｓ1がそれぞれゲートに入力されるＮチャネルＭＯＳトランジスタＭＮ２５、ＭＮ２６を介して接地線（グランド線）に接続されている。
【０００７】
図１４（Ｃ）に示したセレクタ回路は、プリチャージ信号φpcが“０”とされるプリチャージ期間（このとき、入力信号Ｑ0、Ｑ1はともに“０”）において、インバータ４７の入力ノードが“１”にリセットされ、出力信号Ｚが“０”にリセットされる。プリチャージ信号φpcが“１”とされる評価期間において、選択信号Ｓ1及び入力信号Ｑ1が同時に“１”であるとき、又は選択信号Ｓ1の反転信号及び入力信号Ｑ0が同時に“１”であるときに、プリチャージしたインバータ４７の入力ノードが“０”に遷移し出力信号Ｚが“１”に遷移することでセレクタ機能が実現される。
【０００８】
前述した図１４（Ａ）〜図１４（Ｃ）に示した２入力セレクタ回路は、何れも選択信号Ｓ1をインバータ４４、４５、４６で反転して得られる選択信号Ｓ1の反転信号を用いてセレクタ機能を実現している。それに対して、図１５（Ａ）に示すように、ＰチャネルＭＯＳトランジスタＭＰ３１〜ＭＰ３４、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３４、及びインバータ５１を接続することで、選択信号Ｓ1の反転信号を用いずにセレクタ機能を実現する２入力セレクタ回路が提案されている（特許文献１参照）。
【０００９】
選択信号Ｓ1が“１”のとき、ＰチャネルＭＯＳトランジスタＭＰ３２、ＭＰ３４がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ３３がオン状態になるため、図１５（Ａ）に示したセレクタ回路の信号経路は、図１５（Ｂ）に示すようになる。ここで、ＮチャネルＭＯＳトランジスタＭＮ３１がおおよそオン状態であると考えると、図１５（Ｂ）に示した回路は、入力信号Ｑ1を入力とするインバータの動作をするため、出力信号Ｚが入力信号Ｑ1と同じ値になり、入力信号Ｑ1が選択されていることになる。
【００１０】
また、選択信号Ｓ1が“０”のとき、ＰチャネルＭＯＳトランジスタＭＰ３２がオン状態になり、ＮチャネルＭＯＳトランジスタＭＮ３３がオフ状態になるため、図１５（Ａ）に示したセレクタ回路の信号経路は、図１５（Ｃ）に示すようになる。ここで、ＰチャネルＭＯＳトランジスタＭＰ３４がおおよそオン状態であると考えると、図１５（Ｃ）に示した回路は、入力信号Ｑ0を入力とするインバータの動作をするため、出力信号Ｚが入力信号Ｑ0と同じ値になり、入力信号Ｑ0が選択されていることになる。このように図１５（Ａ）に示したセレクタ回路は、選択信号Ｓ1が“１”のとき、入力信号Ｑ1の値を出力信号Ｚとして出力し、選択信号Ｓ1が“０”のとき、入力信号Ｑ0の値を出力信号Ｚとして出力するセレクタ回路として動作する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平４−１９６６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
セレクタ回路が用いられる回路の１つに、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer／De-serializer）のレシーバに用いられる判定帰還型イコライザ回路（ＤＦＥ：Decision Feedback Equalizer）がある。図１６（Ａ）は、判定帰還型イコライザ回路におけるセレクタ回路の適用例を示す図である。セレクタ回路６１は、それぞれ前データが“０”、“１”の場合に対応する参照電圧での判定結果である入力信号Ｑ0、Ｑ1の内から、選択信号Ｓ1に応じて１つの入力信号を選択し出力信号Ｚとして出力する。フリップフロップ６２は、クロック信号ＣＫに同期してセレクタ回路６１の出力信号Ｚをラッチし、ラッチした信号を出力信号ＯＵＴとして出力するとともに次データに係る選択信号Ｓ1としてセレクタ回路６１に出力する。
【００１３】
図１６（Ａ）に示したような判定帰還型イコライザ回路では、セレクタ回路の出力信号がセレクタ回路の選択信号としてフィードバックされる。判定帰還型イコライザ回路がデータレートやクロックの速い高速信号を扱う場合には、選択信号の生成（図示の例でフリップフロップ６２を通して選択信号Ｓ1を作るループの部分）が回路動作のボトルネックになることがある。この場合、図１４（Ａ）〜図１４（Ｃ）に示したセレクタ回路のように選択信号からインバータを用いて選択信号の反転信号を生成すると、その遅延により判定帰還型イコライザ回路の動作周波数が低くなってしまうという問題がある。例えば、図１６（Ｂ）に示すように、２つのセレクタ６１Ａ、６１Ｂと２つのフリップフロップ６２Ａ、６２Ｂを用いて回路全体を差動回路で構成することで、選択信号の反転信号を遅延なく生成することが可能となる。しかし、回路全体を差動回路で構成すると、回路規模が２倍になり、消費電力や回路面積も２倍になってしまう。
【００１４】
ここで、図１５（Ａ）に示したセレクタ回路は、選択信号Ｓ1の反転信号を用いずにセレクタ機能を実現しているが、以下のように高速動作ができないことがある。例えば、選択信号Ｓ1が“１”のときに、入力信号Ｑ1が“０”であり、かつ入力信号Ｑ0が“１”である場合、インバータ５１の入力ノードＮの電位が電源電圧からＮチャネルＭＯＳトランジスタＭＮ３１の閾値電圧だけ下がった電位までは速やかに上昇する。しかし、その後の電源電圧レベルまでの上昇はＮチャネルＭＯＳトランジスタＭＮ３１のリークを待つ必要があり、近年の低電圧で動作する回路では高速に動作することができない。同様に、例えば、選択信号Ｓ1が“０”のときに、入力信号Ｑ0が“１”である場合、インバータ５１の入力ノードＮの電位がグラウンドからＰチャネルＭＯＳトランジスタＭＰ３４の閾値電圧だけ上がった電位までは速やかに下降する。しかし、その後のグラウンドレベルまでの下降はＰチャネルＭＯＳトランジスタＭＰ３４のリークを待つ必要があり、低電圧で動作する回路では高速に動作することができない。
【００１５】
本発明の目的は、選択信号の反転信号を使用せずに、高速に動作するセレクタ回路を提供することにある。
【課題を解決するための手段】
【００１６】
セレクタ回路の一態様は、電源線と出力ノードとの間に直列に、第１の入力信号がゲートに入力される第１のＰチャネルトランジスタ及び選択信号がゲートに入力される第２のＰチャネルトランジスタを設け、接地線と出力ノードとの間に直列に、第２の入力信号がゲートに入力される第１のＮチャネルトランジスタ及び選択信号がゲートに入力される第２のＮチャネルトランジスタを設ける。また、第２のＰチャネルトランジスタのゲートと出力ノードとの間に、第２の入力信号がゲートに入力される第３のＰチャネルトランジスタを設け、第２のＮチャネルトランジスタのゲートと出力ノードとの間に、第１の入力信号がゲートに入力される第３のＮチャネルトランジスタを設ける。
【発明の効果】
【００１７】
開示のセレクタ回路は、選択信号に応じて第１の入力信号又は第２の入力信号を選択的に出力し、選択信号の反転信号を用いずに高速な動作が実現できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態におけるセレクタ回路の構成例を示す図である。
【図２】図１に示したセレクタ回路の選択信号の状態に応じた信号経路を示す概略図である。
【図３】図１に示したセレクタ回路の動作例を示すタイミングチャートである。
【図４】図１に示したセレクタ回路の動作例を示すタイミングチャートである。
【図５】本実施形態におけるセレクタ回路の他の構成例を示す図である。
【図６】本実施形態におけるセレクタ回路の他の構成例を示す図である。
【図７】図６に示したセレクタ回路の選択信号の状態に応じた信号経路を示す概略図である。
【図８】図６に示したセレクタ回路の動作例を示すタイミングチャートである。
【図９】図６に示したセレクタ回路の動作例を示すタイミングチャートである。
【図１０】本実施形態におけるセレクタ回路の他の構成例を示す図である。
【図１１】本実施形態における判定帰還イコライザ回路の構成例を示す図である。
【図１２】本実施形態における半導体集積回路の構成例を示す図である。
【図１３】２入力セレクタ回路の真理値表を示す図である。
【図１４】従来の２入力セレクタ回路の構成例を示す図である。
【図１５】従来の２入力セレクタ回路の他の構成例を示す図である。
【図１６】判定帰還型イコライザ回路におけるセレクタ回路の適用例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下では、各信号は正論理であるとし、“１”がハイレベル（第１の論理レベル）、“０”がローレベル（第２の論理レベル）として説明する。
図１は、本発明の実施形態におけるセレクタ回路の構成例を示す図である。図１に示すセレクタ回路は、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４、及びインバータＩＮＶ１、ＩＮＶ２を有する。
【００２０】
電源電圧を供給する電源線と出力ノードＮとの間に、第１の入力信号Ｑ0がゲートに入力される第１のＰチャネルＭＯＳトランジスタＭＰ１、及び選択信号Ｓ1がゲートに入力される第２のＰチャネルＭＯＳトランジスタＭＰ２が直列に接続される。基準電圧（グラウンド電圧、接地電圧）を供給する接地線と出力ノードＮとの間に、第２の入力信号Ｑ1がゲートに入力される第１のＮチャネルＭＯＳトランジスタＭＮ１、及び選択信号Ｓ1がゲートに入力される第２のＮチャネルＭＯＳトランジスタＭＮ２が直列に接続される。
【００２１】
また、出力ノードＮと第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に、第２の入力信号Ｑ1がゲートに入力される第３のＰチャネルＭＯＳトランジスタＭＰ３、及び出力ノードＮと同じ値の信号ＸＺがゲートに入力される第４のＰチャネルＭＯＳトランジスタＭＰ４が直列に接続される。出力ノードＮと第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートとの間に、第１の入力信号Ｑ0がゲートに入力される第３のＮチャネルＭＯＳトランジスタＭＮ３、及び出力ノードＮと同じ値の信号ＸＺがゲートに入力される第４のＮチャネルＭＯＳトランジスタＭＮ４が直列に接続される。
【００２２】
インバータＩＮＶ１は、出力ノードＮの信号を論理反転して出力信号Ｚとして出力する。インバータＩＮＶ２は、出力信号Ｚを論理反転して出力信号Ｚの反転信号ＸＺとして出力する。
【００２３】
すなわち、第１のＰチャネルＭＯＳトランジスタＭＰ１のソースは電源線に接続され、ゲートは第１の入力信号Ｑ0が入力され、ドレインは第２のＰチャネルＭＯＳトランジスタＭＰ２のソースに接続されている。第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートは選択信号Ｓ1が入力され、ドレインは出力ノードＮに接続されている。第４のＰチャネルＭＯＳトランジスタＭＰ４のソースは第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに接続され、ゲートは出力信号Ｚの反転信号ＸＺが入力され、ドレインは第３のＰチャネルＭＯＳトランジスタＭＰ３のソースに接続されている。第３のＰチャネルＭＯＳトランジスタＭＰ３のゲートは第２の入力信号Ｑ1が入力され、ドレインは出力ノードＮに接続されている。
【００２４】
また、第１のＮチャネルＭＯＳトランジスタＭＮ１のソースは接地線に接続され、ゲートは第２の入力信号Ｑ1が入力され、ドレインは第２のＮチャネルＭＯＳトランジスタＭＮ２のソースに接続されている。第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートは選択信号Ｓ1が入力され、ドレインは出力ノードＮに接続されている。第４のＮチャネルＭＯＳトランジスタＭＮ４のソースは第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートに接続され、ゲートは出力信号Ｚの反転信号ＸＺが入力され、ドレインは第３のＮチャネルＭＯＳトランジスタＭＮ３のソースに接続されている。第３のＮチャネルＭＯＳトランジスタＭＮ３のゲートは第１の入力信号Ｑ0が入力され、ドレインは出力ノードＮに接続されている。
【００２５】
次に、図１に示したセレクタ回路の動作について説明する。まず、選択信号Ｓ1が“１”である場合、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になるので、図１に示したセレクタ回路の信号経路は、図２（Ａ）に示すようになる。入力信号Ｑ0が接続されているＮチャネルＭＯＳトランジスタＭＮ３は電源電圧（実際には選択信号Ｓ1）と出力ノードＮとを接続する経路にあり、この経路には反転信号ＸＺが接続されているＮチャネルＭＯＳトランジスタＭＮ４が直列に挿入されている。
【００２６】
入力信号Ｑ1が“１”である場合、ＰチャネルＭＯＳトランジスタＭＰ３がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態になる。ここで、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態である場合には、ＮチャネルＭＯＳトランジスタＭＮ３及びＮチャネルＭＯＳトランジスタＭＮ４がオン状態であったとしても、ＮチャネルＭＯＳトランジスタＭＮ４が飽和領域で動作する（電流源的な動作をする）ことにより出力ノードＮの電位はほぼグラウンドレベルの電位になる。出力ノードＮの電位がほぼグラウンドレベルの電位となることで、出力信号Ｚが“１”となり、反転信号ＸＺが“０”となる。そして、最終的にはＮチャネルＭＯＳトランジスタＭＮ４がオフ状態になり、この経路の電流は遮断されて最終的に出力ノードＮも“０”に落ち着く。これにより、出力信号Ｚが“１”に確定する。
【００２７】
例えば、図３（Ａ）に示すように、入力信号Ｑ0が“０”であり、かつ入力信号Ｑ1が“１”である状態で、選択信号Ｓ1が“０”から“１”に変化すると、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になる。ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になることで、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を介して出力ノードＮが“０”になり、出力信号Ｚが“１”になる。出力信号Ｚが“１”になることで反転信号ＸＺが“０”になり、ＮチャネルＭＯＳトランジスタＭＮ４がオフ状態になり、ＰチャネルＭＯＳトランジスタＭＰ４がオン状態になるが、入力信号Ｑ0、Ｑ1によりＮチャネルＭＯＳトランジスタＭＮ３及びＰチャネルＭＯＳトランジスタＭＰ３がともにオフ状態であるので影響はない。
【００２８】
なお、入力信号Ｑ0が“Ｘ”（不定）であると考えると、図３（Ｂ）に示すように、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を介して出力ノードＮが“０”にプルダウンされる一方で、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４を介して出力ノードＮに接続される経路が存在し得る。この場合には、前述したようにＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４がＮチャネルＭＯＳトランジスタのカスコード電流源のように動作することで、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４が示す抵抗に対してＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が示すオン抵抗がはるかに小さく、出力ノードＮがほぼ“０”のレベルになる。その後、ＮチャネルＭＯＳトランジスタＭＮ４がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４の経路が遮断され、出力ノードＮが“０”になる。
【００２９】
入力信号Ｑ1が“０”である場合、ＰチャネルＭＯＳトランジスタＭＰ３がオン状態になり、ＮチャネルＭＯＳトランジスタＭＮ１がオフ状態になる。ＮチャネルＭＯＳトランジスタＭＮ１がオフ状態になることで、出力ノードＮから接地線への経路は切断される。出力ノードＮが“０”であった場合には、反転信号ＸＺも“０”であるため、ＰチャネルＭＯＳトランジスタＭＰ４がオン状態に置かれており、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４で構成する電源と出力ノードＮとを接続する経路が導通する。これにより、出力ノードＮが“１”に遷移し、それを受けて出力信号Ｚが“０”に確定する。また、出力ノードＮが“１”であった場合には、もともと出力信号Ｚが“０”で確定しており、遷移は起きない。出力信号Ｚが“０”に確定することで反転信号ＸＺが“１”となり、ＰチャネルＭＯＳトランジスタＭＰ４はオフ状態に、ＮチャネルＭＯＳトランジスタＭＮ４はオン状態になる。ＮチャネルＭＯＳトランジスタＭＮ４が挿入されている経路は、前述したように電源電圧（実際には選択信号Ｓ1）と出力ノードＮとを接続する経路であるが、この経路がオン状態であるかオフ状態であるかによらず、出力ノードＮは“１”であるので状態の遷移が起こらず影響はない。
【００３０】
例えば、図４に示すように、入力信号Ｑ0が“１”であり、かつ入力信号Ｑ1が“０”である状態で、選択信号Ｓ1が“０”から“１”に変化すると、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になる。そして、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４を介して出力ノードＮが“１”になり、出力信号Ｚが“０”になる。出力信号Ｚが“０”になることで反転信号ＸＺが“１”になり、ＮチャネルＭＯＳトランジスタＭＮ４がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ４がオフ状態になるが、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４を介して出力ノードＮは電源電圧（実際には選択信号Ｓ1）に接続されるので出力ノードＮは変化しない。
【００３１】
また、選択信号Ｓ1が“０”である場合、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態になり、ＮチャネルＭＯＳトランジスタＭＮ２がオフ状態になるので、図１に示したセレクタ回路の信号経路は、図２（Ｂ）に示すようになる。入力信号Ｑ1が接続されているＰチャネルＭＯＳトランジスタＭＰ３は接地電圧（実際には選択信号Ｓ1）と出力ノードＮとを接続する経路にあり、この経路には反転信号ＸＺが接続されているＰチャネルＭＯＳトランジスタＭＰ４が直列に挿入されている。
【００３２】
入力信号Ｑ0が“０”である場合、ＮチャネルＭＯＳトランジスタＭＮ３がオフ状態になり、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態になる。ＰチャネルＭＯＳトランジスタＭＰ１がオン状態である場合には、ＰチャネルＭＯＳトランジスタＭＰ３及びＰチャネルＭＯＳトランジスタＭＰ４がオン状態であったとしても、ＰチャネルＭＯＳトランジスタＭＰ４が飽和領域で動作する（電流源的な動作をする）ことにより出力ノードＮの電位はほぼ電源電圧レベルの電位になる。出力ノードＮの電位がほぼ電源電圧レベルの電位となることで、出力信号Ｚが“０”となり、反転信号ＸＺが“１”となる。そして、最終的にはＰチャネルＭＯＳトランジスタＭＰ４がオフ状態になり、この経路の電流は遮断されて最終的に出力ノードＮも“１”に落ち着く。これにより、出力信号Ｚが“０”に確定する。
【００３３】
入力信号Ｑ0が“１”である場合、ＮチャネルＭＯＳトランジスタＭＮ３がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態になる。ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態になることで、出力ノードＮから電源線への経路は切断される。出力ノードＮが“１”であった場合には、反転信号ＸＺも“１”であるため、ＮチャネルＭＯＳトランジスタＭＮ４がオン状態に置かれており、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４で構成する接地電圧と出力ノードＮとを接続する経路が導通する。これにより、出力ノードＮが“０”に遷移し、それを受けて出力信号Ｚが“１”に確定する。また、出力ノードＮが“０”であった場合には、もともと出力信号Ｚが“１”で確定しており、遷移は起きない。出力信号Ｚが“１”に確定することで反転信号ＸＺが“０”となり、ＮチャネルＭＯＳトランジスタＭＮ４はオフ状態に、ＰチャネルＭＯＳトランジスタＭＰ４はオン状態になる。ＰチャネルＭＯＳトランジスタＭＰ４が挿入されている経路は、前述したように接地電圧（実際には選択信号Ｓ1）と出力ノードＮとを接続する経路であるが、この経路がオン状態であるかオフ状態であるかによらず、出力ノードＮは“０”であるので状態の遷移が起こらず影響はない。
【００３４】
以上のように、図１に示したセレクタ回路は、選択信号Ｓ1が“１”である場合には、入力信号Ｑ0の状態によらず、入力信号Ｑ1が“１”であれば出力信号Ｚは“１”を出力し、入力信号Ｑ1が“０”であれば出力信号Ｚは“０”を出力する。また、選択信号Ｓ1が“０”である場合には、入力信号Ｑ1の状態によらず、入力信号Ｑ0が“１”であれば出力信号Ｚは“１”を出力し、入力信号Ｑ0が“０”であれば出力信号Ｚは“０”を出力する。したがって、図１に示したセレクタ回路は、選択信号Ｓ1の反転信号を用いずにセレクタ機能を行え、高速に動作するセレクタ回路が実現できる。例えば、本実施形態におけるセレクタ回路は、選択信号Ｓ1の反転信号を使用せずにセレクタ機能を実現できるので、選択信号の生成が回路の動作速度のボトルネックとなる判定帰還型イコライザ回路（ＤＦＥ：Decision Feedback Equalizer）等ではより高速な動作を実現できる。
【００３５】
選択信号Ｓ1の反転信号を用いずにセレクタ機能が実現できているのは、ある信号をゲート端子に与えた場合のオン状態とオフ状態との挙動がＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとで反転していることを利用した回路構成にある。入力信号Ｑ0が主に作用する経路をＰチャネルＭＯＳトランジスタで構成し、入力信号Ｑ1が主に作用する経路をＮチャネルＭＯＳトランジスタで構成することで、同一の選択信号Ｓ1により排他的な選択を実現している。これらの経路だけでは選択信号Ｓ1と入力信号Ｑ0、Ｑ1の状態の組み合わせによっては出力ノードＮがオープンになる場合があるので、選択信号Ｓ1と出力ノードＮとを接続する経路を作り、また、定常的な貫通電流が流れないように出力信号Ｚを反転させた信号ＸＺを用いて貫通電流パスを遮断するようにしている。この貫通電流の遮断は信号処理とは無関係であり、高速に行う必要はないため、出力を反転させた信号を用いても動作上問題はない。
【００３６】
なお、出力ノードＮは出力信号Ｚの反転論理であるので、図５に示すように、出力ノードＮをセレクタ回路の反転出力として利用するようにしても良い。出力ノードＮは出力信号Ｚよりもさらにインバータ１段分だけ早く確定するため、セレクタ回路を用いる回路においてセレクタ回路の反転出力を用いた構成を採用する場合には、さらに高速に動作することが可能になる。
【００３７】
また、図１に示したセレクタ回路では、出力信号Ｚの反転信号ＸＺがゲートに入力されるＰチャネルＭＯＳトランジスタＭＰ４及びＮチャネルＭＯＳトランジスタＭＮ４を設け、定常的な貫通電流が流れないように反転信号ＸＺを用いて貫通電流パスを遮断するようにしている。しかし、貫通電流が流れてもよい場合には、図６に示すように反転信号ＸＺがゲートに入力されるＰチャネルＭＯＳトランジスタＭＰ４及びＮチャネルＭＯＳトランジスタＭＮ４を省略（ソース・ドレイン短絡）してもよい。
【００３８】
図６は、本実施形態におけるセレクタ回路の他の構成例を示す図である。図６において、図１に示した構成要素と同じ構成要素には同一の符号を付している。図６に示すセレクタ回路は、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ３、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３、及びインバータＩＮＶ１を有する。
【００３９】
電源線と出力ノードＮとの間に、第１の入力信号Ｑ0がゲートに入力される第１のＰチャネルＭＯＳトランジスタＭＰ１、及び選択信号Ｓ1がゲートに入力される第２のＰチャネルＭＯＳトランジスタＭＰ２が直列に接続される。接地線と出力ノードＮとの間に、第２の入力信号Ｑ1がゲートに入力される第１のＮチャネルＭＯＳトランジスタＭＮ１、及び選択信号Ｓ1がゲートに入力される第２のＮチャネルＭＯＳトランジスタＭＮ２が直列に接続される。
【００４０】
また、出力ノードＮと第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に、第２の入力信号Ｑ1がゲートに入力される第３のＰチャネルＭＯＳトランジスタＭＰ３が接続される。出力ノードＮと第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートとの間に、第１の入力信号Ｑ0がゲートに入力される第３のＮチャネルＭＯＳトランジスタＭＮ３が接続される。インバータＩＮＶ１は、出力ノードＮの信号を論理反転して出力信号Ｚとして出力する。
【００４１】
図６に示したセレクタ回路の動作について説明する。選択信号Ｓ1が“１”である場合、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になるので、図６に示したセレクタ回路の信号経路は、図７（Ａ）に示すようになる。
【００４２】
入力信号Ｑ1が“１”である場合、ＰチャネルＭＯＳトランジスタＭＰ３がオフ状態になり、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態になる。ここで、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態である場合には、ＮチャネルＭＯＳトランジスタＭＮ３がオン状態であったとしても飽和領域で動作する（電流源的な動作をする）ため、出力ノードＮの電位はほぼグラウンドレベルの電位になる。出力ノードＮの電位がほぼグラウンドレベルの電位となることで、出力信号Ｚが“１”となる。
【００４３】
例えば、図８（Ａ）に示すように、入力信号Ｑ0が“０”であり、かつ入力信号Ｑ1が“１”である状態で、選択信号Ｓ1が“０”から“１”に変化すると、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になる。ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になることで、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を介して出力ノードＮが“０”になり、出力信号Ｚが“１”になる。
【００４４】
なお、入力信号Ｑ0が“Ｘ”（不定）であると考えると、図８（Ｂ）に示すように、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を介して出力ノードＮが“０”にプルダウンされる一方で、ＮチャネルＭＯＳトランジスタＭＮ３を介して出力ノードＮに接続される経路が存在し得る。この場合には、前述したようにＮチャネルＭＯＳトランジスタＭＮ３が電流源のように動作することで、ＮチャネルＭＯＳトランジスタＭＮ３が示す抵抗に対してＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が示すオン抵抗がはるかに小さく、出力ノードＮがほぼ“０”のレベルになる。
【００４５】
入力信号Ｑ1が“０”である場合、ＰチャネルＭＯＳトランジスタＭＰ３がオン状態になり、ＮチャネルＭＯＳトランジスタＭＮ１がオフ状態になる。ＮチャネルＭＯＳトランジスタＭＮ１がオフ状態になることで、出力ノードＮから接地線への経路は切断される。出力ノードＮが“０”であった場合には、ＰチャネルＭＯＳトランジスタＭＰ３がオン状態になることで電源と出力ノードＮとを接続する経路が導通する。これにより、出力ノードＮが“１”に遷移し、それを受けて出力信号Ｚが“０”に確定する。また、出力ノードＮが“１”であった場合には、もともと出力信号Ｚが“０”で確定しており、遷移は起きない。
【００４６】
例えば、図９に示すように、入力信号Ｑ0が“１”であり、かつ入力信号Ｑ1が“０”である状態で、選択信号Ｓ1が“０”から“１”に変化すると、ＮチャネルＭＯＳトランジスタＭＮ２がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態になる。そして、ＰチャネルＭＯＳトランジスタＭＰ３を介して出力ノードＮが“１”になり、出力信号Ｚが“０”になる。
【００４７】
また、選択信号Ｓ1が“０”である場合、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態になり、ＮチャネルＭＯＳトランジスタＭＮ２がオフ状態になるので、図６に示したセレクタ回路の信号経路は、図７（Ｂ）に示すようになる。
【００４８】
入力信号Ｑ0が“０”である場合、ＮチャネルＭＯＳトランジスタＭＮ３がオフ状態になり、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態になる。ＰチャネルＭＯＳトランジスタＭＰ１がオン状態である場合には、ＰチャネルＭＯＳトランジスタＭＰ３がオン状態であったとしても飽和領域で動作する（電流源的な動作をする）ため、出力ノードＮの電位はほぼ電源電圧レベルの電位になる。出力ノードＮの電位がほぼ電源電圧レベルの電位となることで、出力信号Ｚが“０”となる。
【００４９】
入力信号Ｑ0が“１”である場合、ＮチャネルＭＯＳトランジスタＭＮ３がオン状態になり、ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態になる。ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態になることで、出力ノードＮから電源線への経路は切断される。出力ノードＮが“１”であった場合には、ＮチャネルＭＯＳトランジスタＭＮ３がオン状態になることで接地電圧と出力ノードＮとを接続する経路が導通する。これにより、出力ノードＮが“０”に遷移し、それを受けて出力信号Ｚが“１”に確定する。また、出力ノードＮが“０”であった場合には、もともと出力信号Ｚが“１”で確定しており、遷移は起きない。このように、図６に示したセレクタ回路においても、選択信号Ｓ1の反転信号を用いずにセレクタ機能を行え、高速に動作するセレクタ回路が実現できる。
【００５０】
なお、本実施形態におけるセレクタ回路は、２入力のセレクタ回路に限定されるものではなく、３以上の入力を有するセレクタ回路にも適用可能である。図１０（Ａ）は、本実施形態における図１に示したセレクタ回路により４入力のセレクタ回路を構成した場合の例を示す図であり、図１０（Ｂ）は、図１０（Ａ）に示したセレクタ回路の真理値表を示す図である。図１０（Ａ）に示す４入力のセレクタ回路は、図１に示した２入力のセレクタ回路と同様に構成される３つのセレクタ回路ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２を有する。
【００５１】
第１のセレクタ回路ＳＥＬ１Ａは、図１と同様に接続されるＰチャネルＭＯＳトランジスタＭＰ１Ａ〜ＭＰ４Ａ、ＮチャネルＭＯＳトランジスタＭＮ１Ａ〜ＭＮ４Ａ、及びインバータＩＮＶ１Ａ、ＩＮＶ２Ａを有する。第１のセレクタ回路ＳＥＬ１Ａは、入力信号として第１の入力信号Ｑ0及び第２の入力信号Ｑ1が入力されるとともに選択信号として選択信号Ｓの０ビット目が入力され、選択信号Ｓの０ビット目が“０”である場合には第１の入力信号Ｑ0の反転信号を出力し、選択信号Ｓの０ビット目が“１”である場合には第２の入力信号Ｑ1の反転信号を出力する。
【００５２】
また、第２のセレクタ回路ＳＥＬ１Ｂは、図１と同様に接続されるＰチャネルＭＯＳトランジスタＭＰ１Ｂ〜ＭＰ４Ｂ、ＮチャネルＭＯＳトランジスタＭＮ１Ｂ〜ＭＮ４Ｂ、及びインバータＩＮＶ１Ｂ、ＩＮＶ２Ｂを有する。第２のセレクタ回路ＳＥＬ１Ｂは、入力信号として第３の入力信号Ｑ2及び第４の入力信号Ｑ3が入力されるとともに選択信号として選択信号Ｓの０ビット目が入力され、選択信号Ｓの０ビット目が“０”である場合には第３の入力信号Ｑ2の反転信号を出力し、選択信号Ｓの０ビット目が“１”である場合には第４の入力信号Ｑ3の反転信号を出力する。
【００５３】
第３のセレクタ回路ＳＥＬ２は、図１と同様に接続されるＰチャネルＭＯＳトランジスタＭＰ１Ｃ〜ＭＰ４Ｃ、ＮチャネルＭＯＳトランジスタＭＮ１Ｃ〜ＭＮ４Ｃ、及びインバータＩＮＶ１Ｃ、ＩＮＶ２Ｃを有する。第３のセレクタ回路ＳＥＬ２は、入力信号として第１のセレクタ回路ＳＥＬ１Ａの出力及び第２のセレクタ回路ＳＥＬ１Ｂの出力が入力されるとともに選択信号として選択信号Ｓの１ビット目が入力され、選択信号Ｓの１ビット目が“０”である場合には第１のセレクタ回路ＳＥＬ１Ａの出力の反転信号を出力し、選択信号Ｓの１ビット目が“１”である場合には第２のセレクタ回路ＳＥＬ１Ｂの出力の反転信号を出力する。
【００５４】
このように図１に示したセレクタ回路を３つ組み合わせることで、２ビットの選択信号Ｓ＜１：０＞に対して４つの入力信号Ｑ0〜Ｑ3を選択する４入力のセレクタ回路が実現できる。出力信号Ｚは、図１に示したセレクタ回路を２段経由して出力されるため、セレクタ回路の反転出力であるノードＮＡ、ＮＢ、ＮＣの出力をすべて用いることで、正論理の出力信号Ｚを高速に出力することができる。
【００５５】
図１１は、本実施形態におけるセレクタ回路を適用したシリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer／De-serializer）のレシーバ等に用いられる判定帰還型イコライザ回路の構成例を示す図である。
【００５６】
比較回路１２Ａは、バッファ１１を介して入力される入力シリアル信号ＩＮに対する２値判定を第１の参照電圧Ｖ0を用いて行い、判定結果を出力する。また、比較回路１２Ｂは、バッファ１１を介して入力される入力シリアル信号ＩＮに対する２値判定を第２の参照電圧Ｖ1を用いて行い、判定結果を出力する。ここで、第１の参照電圧Ｖ0は前データが“０”の場合に対応する参照電圧であり、第２の参照電圧Ｖ1は前データが“１”の場合に対応する参照電圧であり、第２の参照電圧Ｖ1は第１の参照電圧Ｖ0よりも高い電圧である。
【００５７】
フリップフロップ１３Ａは、シリアル信号をサンプリングするクロック信号ＣＫに同期して、比較回路１２Ａから出力された判定結果をラッチし、ラッチした判定結果を第１の入力信号Ｑ0としてセレクタ回路１４に出力する。同様に、フリップフロップ１３Ｂは、クロック信号ＣＫに同期して、比較回路１２Ｂから出力された判定結果をラッチし、ラッチした判定結果を第２の入力信号Ｑ1としてセレクタ回路１４に出力する。
【００５８】
セレクタ回路１４は、前述した本実施形態における２入力のセレクタ回路であり、選択信号Ｓ1に応じて第１の入力信号Ｑ0又は第２の入力信号Ｑ1を選択的に出力する。本実施形態において、セレクタ回路１４は、選択信号Ｓ1が“０”であるときには第１の入力信号Ｑ0を選択し出力信号Ｚとして出力し、選択信号Ｓ1が“１”であるときには第２の入力信号Ｑ1を選択し出力信号Ｚとして出力する。フリップフロップ１５は、クロック信号ＣＫに同期してセレクタ回路１４の出力信号Ｚをラッチし、ラッチした信号を出力信号ＯＵＴとして出力するとともに次データに係る選択信号Ｓ1としてセレクタ回路１４に出力する。
【００５９】
判定帰還型イコライザ回路では、伝送路等を通過して高周波成分が弱められた入力シリアル信号ＩＮに対して、失われている高周波成分を補うために前回のサンプリングにおける符号の判定結果に応じて、その次のサンプリングにおける入力信号の符号をそれぞれ判定しやすくなるような異なる参照電圧に対して符号を判定する。ここでは、あらかじめ前回のサンプリングにおける判定結果の“０”と“１”にそれぞれ対応する参照電圧Ｖ0、Ｖ1に対する判定結果を用意しておき、セレクタ回路１４が前回のサンプリングにおける符号（データ）をもとに適切な入力を選択する。このように判定帰還型イコライザ回路において、セレクタ回路は前回のサンプリング結果を次のサンプリング結果の選択にすぐに反映させるために高速な動作が求められるが、本実施形態におけるセレクタ回路によれば選択信号の反転信号を用いずにセレクタ機能を実現するので高速な動作が可能である。
【００６０】
図１２は、図１１に示した判定帰還型イコライザ回路を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路２１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路２２、及び受信回路２２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路２９を有する。
【００６１】
受信回路２２は、フロントエンド部２３、クロックデータリカバリ回路２７、及びクロック生成部２８を有する。フロントエンド部２３は、差動バッファ２４、判定帰還型イコライザ回路２５、及びデマルチプレクサ２６を有する。差動バッファ２４は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受ける。判定帰還型イコライザ回路２５は、例えば図１１に示した判定帰還型イコライザ回路であり、入力シリアル信号の符号（データ）を判定する。デマルチプレクサ２６は、判定帰還型イコライザ回路２５の出力に対してシリアル・パラレル変換を行い、パラレル信号ＲＸＯＵＴとして出力するとともに受信データクロックＲＸＣＬＫＯを出力する。
【００６２】
クロックデータリカバリ回路２７は、受信した信号をもとにクロック生成部２８が出力するクロック信号の位相を適切に制御する。クロック生成部２８が出力するクロック信号を用いて、判定帰還型イコライザ回路２５が適切なタイミングで入力シリアル信号のサンプリングを行う。受信回路２２から出力されるパラレル信号ＲＸＯＵＴは、受信データクロックＲＸＣＬＫＯで動作するフリップフロップ３０によって内部回路２９に取り込まれ処理等が行われる。
【００６３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６４】
ＭＰ１〜ＭＰ４  ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ４  ＮチャネルＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２  インバータ
Ｑ0、Ｑ1  入力信号
Ｓ1  選択信号
Ｚ  出力信号
１１  バッファ
１２Ａ、１２Ｂ  比較回路
１３Ａ、１３Ｂ、１５  フリップフロップ
１４  セレクタ回路
２１  半導体集積回路
２２  受信回路
２３  フロントエンド部
２４  差動バッファ
２５  判定帰還型イコライザ回路
２６  デマルチプレクサ
２７  クロックデータリカバリ回路
２８  クロック生成部
２９  内部回路
【図１】
0006565325.tif 000002
【図２】
0006565325.tif 000003
【図３】
0006565325.tif 000004
【図４】
0006565325.tif 000005
【図５】
0006565325.tif 000006
【図６】
0006565325.tif 000007
【図７】
0006565325.tif 000008
【図８】
0006565325.tif 000009
【図９】
0006565325.tif 000010
【図１０】
0006565325.tif 000011
【図１１】
0006565325.tif 000012
【図１２】
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【図１３】
0006565325.tif 000014
【図１４】
0006565325.tif 000015
【図１５】
0006565325.tif 000016
【図１６】
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