(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（ドレイン層）と前記第１導電型の第１半導体層（ドレイン層）のおもて面に設けられた第２導電型の第２半導体層（ｐ埋込コレクタ層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の第１導電型の第２半導体領域（第２短絡領域）を備え、更に前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と前記第１導電型の第２半導体領域（第２短絡領域）とのおもて面には第１導電型の第３半導体層（ｎバッファー層）を設け、前記第１導電型の第３半導体層（ｎバッファー層）のおもて面には第１導電型の第２半導体層（ドリフト層）を設け、
一部の前記第２導電型の第２半導体層（ｐ埋込コレクタ層）のおもて面には、前記第１導電型の第２半導体層（ドリフト層）と前記第１導電型の第３半導体層（ｎバッファー層）とを貫通する第２導電型の第３半導体領域（ｐトレンチコレクタ）と第１導電型の第４半導体領域（ｎトレンチバッファー領域）を、前記第１導電型の第４半導体領域（ｎトレンチバッファー領域）が前記第１導電型の第２半導体層（ｎドリフト層）と前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の間にそれぞれに接するように設け、
更に、前記第１導電型の第２半導体層（ドリフト層）のおもて面には、複数の第２導電型の第１半導体領域（ｐボディ領域）が選択的に設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）の各々のおもて面には第１導電型の第３半導体領域（エミッタ領域）が選択的に設けられており、
前記各々の第２導電型の第１半導体領域（ｐボディ領域）の、前記各々の第１導電型の第３半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた部分の表面には絶縁膜を介して制御電極が設けられ、
更に、前記各々の第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（エミッタ層）とに接して第３の主電極（エミッタ電極）が設けられ、
前記第１導電型の第１半導体層（ドレイン層）の裏面に接して第２の主電極（コレクタ電極）が設けられ、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の表面に接して第１の主電極が設けられ、前記第２の主電極（コレクタ電極）と前記第１の主電極とが電気的に接続されているバイポーラ逆導通半導体素子であり、
各半導体層と各半導体領域がワイドギャップ半導体から形成されているバイポーラ逆導通半導体素子。
【請求項２】
第１導電型の第１半導体層（ドレイン層）と前記第１導電型の第１半導体層（ドレイン層）のおもて面に設けられた第２導電型の第２半導体層（ｐ埋込コレクタ層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の第１導電型の第２半導体領域（第２短絡領域）を備え、更に前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と前記第１導電型の第２半導体領域（第２短絡領域）とのおもて面には第１導電型の第３半導体層（ｎバッファー層）を設け、前記第１導電型の第３半導体層（ｎバッファー層）のおもて面には第１導電型の第２半導体層（ドリフト層）を設け、
一部の前記第２導電型の第２半導体層（ｐ埋込コレクタ層）のおもて面には、前記第１導電型の第２半導体層（ドリフト層）と前記第１導電型の第３半導体層（ｎバッファー層）とを貫通する第２導電型の第３半導体領域（ｐトレンチコレクタ）と第１導電型の第４半導体領域（ｎトレンチバッファー領域）を、前記第１導電型の第４半導体領域（ｎトレンチバッファー領域）が前記第１導電型の第２半導体層（ｎドリフト層）と前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の間にそれぞれに接するように設け、
更に、前記第１導電型の第２半導体層（ドリフト層）のおもて面には、複数の第２導電型の第１半導体領域（ｐボディ領域）と複数のトレンチゲートが交互に選択的に設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）の各々のおもて面には第１導電型の第３半導体領域（エミッタ領域）がその端面がトレンチゲートに接して選択的に設けられており、
トレンチゲートはトレンチ側面に延在する絶縁膜と前記絶縁膜に接する制御電極を有しており、前記第１導電型の第３半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた前記第２導電型の第１半導体領域（ｐボディ領域）の端面には前記絶縁膜を介して前記制御電極が設けられており、
更に、前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（エミッタ層）とに接して第３の主電極（エミッタ電極）が設けられ、
前記第１導電型の第１半導体層（ドレイン層）の裏面に接して第２の主電極（コレクタ電極）が設けられ、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の表面に接して第１の主電極が設けられ、前記第２の主電極（コレクタ電極）と前記第１の主電極とが電気的に接続されているバイポーラ逆導通半導体素子であり、
各半導体層と各半導体領域がワイドギャップ半導体から形成されているバイポーラ逆導通半導体素子。  
【請求項３】
請求項１−２のいずれか一項に記載のバイポーラ逆導通半導体素子において、
前記第１導電型の第２半導体層（ドリフト層）と、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）との間に挟まれて設けられた第１導電型の第４半導体領域（ｎトレンチバッファー領域）の上部に、
第２の絶縁膜が、前記第１導電型の第２半導体層（ドリフト層）と、前記第２導電型の第３半導体領域（ｐトレンチコレクタ領域）とに接して設けられたバイポーラ逆導通半導体素子。
【請求項４】
請求項１−３のいずれか一項に記載のバイポーラ逆導通半導体素子において、
前記第１導電型の第１半導体層（ドレイン層）がＳｉ半導体で形成されているバイポーラ逆導通半導体素子。
【請求項５】
請求項１−４のいずれか一項に記載のバイポーラ逆導通半導体素子において、
前記第１導電型の第１半導体層（ドレイン層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）および前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の前記第１導電型の第２半導体領域（第２短絡領域）との間に、
第２導電型の第１半導体層（ｐ埋込コレクタ導電層）と前記第２導電型の第１半導体層（ｐ埋込コレクタ導電層）を貫通する複数の第１導電型の第１半導体領域（第１短絡領域）とを設け、
前記第２導電型の第１半導体層（ｐ埋込コレクタ導電層）は前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と、また前記第１導電型の第１半導体領域（第１短絡領域）は前記第１導電型の第２半導体領域（第２短絡領域）とほぼ同じ平面形状であり、各々対向して設けられているバイポーラ逆導通半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子に係わり、特にバイポーラ特性と逆導通特性を有する高性能の半導体素子に関する。
【背景技術】
【０００２】
現在、電力変換装置用途にはパワー半導体素子として、小電力用途ではもっぱらシリコン（Ｓｉ）を材料としたＳｉ−ＭＯＳＦＥＴやＳｉ−ＢＪＴ（バイポーラトランジスタ）が、中電力から大電力用途ではもっぱらＳｉ−ＩＧＢＴやＳｉ−ＧＴＯ（ゲートターンオフサイリスタ）が用いられている。また近年、半導体材料としては、炭化珪素(ＳｉＣ)やガリウムナイトライド（ＧａＮ)などのＳｉよりもバンドギャップ゜の広いワイドギャップ半導体材料がＳｉよりも高耐圧低損失用途に適した半導体材料として注目されている。例えば、ＳｉＣは、Ｓｉに比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、この結果、構造がほぼ同じ場合、Ｓｉ−ＭＯＳＦＥＴに比べて原理的に約１０倍の高耐圧もしくは約１／１０００の超低損失を有するＳｉＣ−ＭＯＳＦＥＴを実現できると期待されている。この結果、中電力および大電力用途においてＳｉ−ＩＧＢＴに代わってＳｉＣ−ＭＯＳＦＥＴやＳｉＣ−ＢＪＴ、ＳｉＣ−ＪＦＥＴ（ジャンクションＦＥＴ）を用いて大幅な省電力化を図る動向にある。更に、電力事業用の超大電力用途において大幅な省電力化を図る点から超高耐圧・大電流ＳｉＣ−ＩＧＢＴやＳｉＣ−ＧＴＯも検討が進められている。
【０００３】
一般にオン状態では、ＭＯＳＦＥＴやＢＪＴ、ＪＦＥＴは順方向電圧印加時に零ボルト付近から順方向電流を流すことができるが、ＧＴＯ等のサイリスタ類やＩＧＢＴはコレクタやアノード電圧がビルトイン電圧（Ｓｉでは約０．７Ｖ、ＳｉＣでは約２．７Ｖ）以上にならないと順方向電流を流すことができないので、ビルトイン電圧付近の低電圧領域ではＭＯＳＦＥＴ等の方が著しくオン損失が小さく且つスイッチング速度も速いのでスイッチング損失も小さく、従ってトータル損失が小さい。しかし、線形領域でのオン抵抗がほぼ一定であるため電力変換装置の過負荷動作時に大電流を流すとオン電圧が大きくなり発熱が著しく増大し素子が損傷するので、過負荷耐量が低いという欠点がある。
一方、ＩＧＢＴやサイリスタ類はビルトイン電圧を超えると導電率変調効果によりオン抵抗が激減するので、順方向電圧が３〜５Ｖ以上ではＭＯＳＦＥＴ等よりも損失が大幅に小さくなる。従って、電力変換装置の過負荷動作時に同等の大電流を流しても損失を小さくできるので、過負荷耐量を高くできる。しかし、ＭＯＳＦＥＴ等に比べてスイッチング速度は遅いので、スイッチング損失が大きいという欠点も免れられないので、低オン電圧例えば５Ｖ付近以下ではトータル損失が大きいという欠点がある。
【０００４】
これらの素子特性の改善を図るために、近年、バイポーラ特性と逆電圧に対する阻止能力がないいわゆる逆導通特性とをもつ半導体素子による改善検討が進められている。以下ではこれらの半導体素子を総称してバイポーラ逆導通半導体素子と記述する。バイポーラ逆導通半導体素子の改善検討例としては、例えばバイポーラ特性を有するＳｉ−ＩＧＢＴを逆導通素子構造にしてターンオフ速度を短くしてスイッチング損失を低減しトータル損失を低減する改善例がある。その代表的な例として、図８に示す従来例１や図９に示す従来例２のＳｉ逆導通ＩＧＢＴの開発例があり、各々非特許文献１や２に開示されている。類似した試みはＧＴＯにおいてもなされており、種々の逆導通ＧＴＯが開発されている。
【０００５】
従来例１の短絡コレクタＳｉ−ＩＧＢＴではｎ−ドリフト層がｐコレクタ層に設けたｎ＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ−ドリフト層内のキャリアをこのｎ＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。
従来例２のＳｉ逆導通ＩＧＢＴは、逆導通Ｓｉ−ＩＧＢＴ領域とパイロットＩＧＢＴ領域とから構成されている。Ｓｉ逆導通ＩＧＢＴ領域には従来例１と同様にｎドリフト層がｐコレクタ層に設けたｎ＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎドリフト層内のキャリアをこのｎ＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。しかし従来の逆導通ＩＧＢＴにはオンする際に負性抵抗が出現するスナップバック現象が生じ、この素子を適用した回路動作の擾乱をおこし、場合によっては素子や回路の損傷や破壊に至るという問題があった。従来例２ではパイロットＩＧＢＴ領域を設け、このコレクタの幅を逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、パイロットＩＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしてスナップバック現象を抑制している。
【０００６】
なお、これらの開示されているＩＧＢＴは各々特有の名称で呼称されているが、いずれもｎドリフト層がｎ＋短絡部によりコレクタ電極に短絡されているので逆電圧に対する阻止能力がない素子であり、以下ではいずれも単に逆導通ＩＧＢＴと記述する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ハジメ・アキヤマ  （Ｈａｊｉｍｅ  ＡＫＩＹＡＭＡ）、他５名、イヘクト  オブ  ショーテドコレクタ  オン  キャラクタリスティックス  オブ  ＩＧＢＴＳ  （ＥＦＥＣＴＳ  ＯＦ  ＳＨＯＲＴＥＤ  ＣＯＬＬＥＣＴＯＲ  ＯＮ  ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ  ＯＦ  ＩＧＢＴＳ）、プロシーディングス  オブ  ザ  セカンド  インターナショナル  シンポジューム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣｓ  （Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ），１９９０年４月、ｐ．１３１−１３６
【非特許文献２】リウタウラス  ストラスタ  （Ｌｉｔａｕｒａｓ  Ｓｔｏｒａｓｔａ），他２名、ア  コンパリソン  オブ  チャージ  ダイナミックス  イン  ザ  レヴァースーコンダクテング  ＲＣＩＧＢＴ  アンド  バイモード  インシュレイテド  ゲイト  トランジスタ  ＢｉＧＴ）（Ａ  Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  ｃｈａｒｇｅ  ｄｙｎａｍｉｃｓ  ｉｎ  ｔｈｅ  Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ  ＲＣＩＧＢＴ  ａｎｄ  Ｂｉ−ｍｏｄｅ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ  ＢｉＧＴ）、プロシーディングス  オブ  ザ  トエンテイセカンド  インターナショナル  シンポジューム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣｓ  （Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ），２０１０年６月、ｐ．３９１−３９４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
バイポーラ逆導通半導体素子には、典型例として逆導通ＩＧＢＴ、逆導通ＧＴＯ、逆導通静電誘導サイリスタ、逆導通ＭＣＴ（ＭＯＳコントロールサイリスタ）、逆導通ＥＳＴ（エミッタースイッチサイリスタ）などが含まれる。これらのバイポーラ逆導通半導体素子は、逆導通ＩＧＢＴのように飽和領域でバイポーラ動作をする第１機能素子部と線形領域でユニポーラ動作をする第２機能素子部から構成される素子と、逆導通ＧＴＯのようにバイポーラスイッチング動作をする第１機能素子部と飽和領域でのバイポーラ動作をする第２機能素子部とから構成され且つ融合されている素子に大別される。ここでの融合とは両機能素子部が素子を構成している複数の半導体層や半導体領域、電極等を共有していることを意味する。
【０００９】
ところで、これらの従来のバイポーラ逆導通半導体素子は低オン抵抗と高い機械強度の両立が困難であった。バイポーラ逆導通半導体素子は、一般に素子の一方の主表面のコレクタ電極(またはアノード電極)にコレクタ領域(またはアノード領域)と短絡領域の両方が接続して形成され、また素子の他方の主表面のエミッタ電極(またはカソード電極)にエミッタ領域(またはカソード領域)が接して形成されるので、そのオン抵抗を小さくするためには素子製作用のウエーハの厚さや素子自体の厚さを薄くする必要あり、この結果機械強度が低くなってしまい製作時や実装時の各種応力により損傷してしまう。
一方、製作時の各種応力に耐えるようにウエーハや素子自体の機械強度を高くするには、素子製作用のウエーハの厚さや素子自体の厚さを厚くする必要がある。もちろんこの厚さは製作及び実装プロセスによって異なるが、コスト上昇を伴う特別な対策を施さない場合、通常おおよそ３００μｍ程度以上である。バイポーラ逆導通半導体素子の場合は、上記の従来例の逆導通ＩＧＢＴ素子のように、おもて面にエミッタを、また裏面にコレクタと短絡領域を形成するので、機械強度の点から必要とされるウエーハおよび素子の厚さにするとドリフト層が厚くなってしまう。エミッタとコレクタの厚さは通常１０μｍ以下なので、例えば、残りの約２８０μｍ以上がドリフト層となる。約３ｋＶ以上の高耐圧素子では電界緩和のためにドリフト層の厚さを２８０μｍ程度以上に厚くする必要がある。従って２８０μｍ以上のドリフト厚さの場合は、高い機械強度を確保しつつ耐圧に見合う適正なオン抵抗を得ることができる。しかし、例えば自動車や家電機器などのような最も大量の需要がある半導体市場では素子耐圧が中小耐圧、例えば約１．７ｋＶ以下であり、耐圧の点から妥当なドリフト厚さは１７０μｍ程度以下である。機械強度の点から必要な厚さすなわち約３００μｍの厚さにすると、差分の１２０μｍのドリフト厚さは無駄にオン抵抗を増大してしまう。
【００１０】
ＳｉＣ−ＩＧＢＴの場合はＳｉに比べて絶縁破壊電界強度が約１０倍高いので、耐圧に見合うドレイン厚さはＳｉの場合の約１／１０程度となる。一方、機械強度の点から製作時のウエーハの厚さや素子自体の厚さはやはりおおよそ３００μｍ以上が必要とされるので、例えば１２ｋＶ程度の超高耐圧素子でもドリフト厚さが約１２０μｍ程度である。エミッタ領域やコレクタ領域の厚さは通常数μｍ以下なので、これらを除いた残りの約１７０μｍ程度は無駄にオン抵抗を増大してしまう。耐圧が例えば３ｋＶ以下と低いＳｉＣ素子の場合は、適正なドリフト厚さは約３０μｍ程度以下であり、更に無駄にオン抵抗を増大する半導体部分が約２６０μｍ以上と厚くなってしまう。
このように従来技術では、重要の大きい中小耐圧のバイポーラ逆導通半導体素子の低オン抵抗と素子自体もしくは素子製作用ウエーハの高い機械強度との両立が困難であるという第１の課題がある。
【００１１】
ところで、電力変換装置に好適なパワー半導体素子において、以下では電力変換装置の定常動作に必要な電流を定常動作電流と定義し、最大の定常動作電流を定格出力電流と定義し、過負荷動作に必要な電流を過負荷電流と定義する。過負荷電流は素子の熱破壊を避けるために素子の絶対最大定格電流以下にする必要があるので、最大過負荷電流はパワー半導体素子の絶対最大定格電流と同義とみなせ、同じ電流値となる。この定格出力電流に対する絶対最大定格電流の倍率を過負荷率と定義しＮと表記すると、定格出力電流は（絶対最大定格電流／Ｎ）である。
一般にインバータ等の電力変換装置においては、定格出力電流の１２５％（１．２５倍）もしくは１５０％（１．５倍）の過負荷電流に６０秒間耐えることができる過負荷耐量が要求される。このため、そのパワー半導体素子には定格出力電流の１．２５倍から１．５倍の絶対最大定格電流を有することが、すなわち、Ｎが１〜１．５であることが要求されている。現状では１．２５〜１．５のＮの過負荷に対応するために、単体素子では容易でなく多数の素子やモジュールを並列接続して対応する場合が多く装置が大型化し重くなっている。
しかし、現在社会や今後を展望するとパワー半導体素子には厳しい各種のニーズが多々存在する。例えば、電気自動車などは通常の定速運転中は数十Ａ以下で良いが、障害物を乗越える時やダッシュ時等には格段に大きな出力が必要とされる。同様に風力発電設備でも通常時に比べて強風や突風時に、また将来の作業用自走大型ロボット等でも移動時に比べて作業時には格段に大きな出力が必要とされる。更に大・中容量の無停電電源は通常動作時に比べて瞬低時には短時間、停電時には変電所での系統切り替えが終了するまでの数分間は格段に大きな出力が必要とされる。これらは極力小さい空間に設置され軽量であることが必要とされる。従って、これらのニーズに対応すべきパワー半導体素子には、上記の従来ニーズもカバーする点からＮが１〜４程度、好ましくはＮが１．５〜４程度必要であり、しかも素子単体か極力少ない素子数のモジュールであることが必須である。最も発熱の多い最大過負荷時すなわち絶対最大定格電流通電時には、冷却能力の制約や限界を考慮すると、熱破壊等を避けるために数Ｖ以下の比較的低いオン電圧で速度も速くＮが１〜１．５対応の現状素子に比べて１／２．７程度の低損失である必要があり、従って定常運転時には現状以上に低い１／１．５以下の低損失であり、最大１／４程度の格段に低損失であることが必要とされる。
【００１２】
しかし、先に列挙したバイポーラ逆導通半導体素子は、上記のニーズに対応する潜在能力を有すると推察されるが実現されていない。すなわち、従来のバイポーラ逆導通半導体素子は、ビルトイン電圧以上で導電率変調効果により著しい低抵抗を期待できるが、バイポーラ動作機能部で定常動作と過負荷動作のいづれも実施しており、素子の短絡領域はオフ時にｐコレクタ領域から正孔の注入をいつまでも促すことのないようにドリフト内の残存電子を速く素子から排出させるためのものであった。このため、短絡領域の幅は小さく且つ抵抗も低くはなく、ビルトイン電圧以下で定常動作電流レベルの大きな電流は流すことができなかった。このように従来のバイポーラ逆導通半導体素子は、過負荷動作には好適でもビルトイン電圧以下では定常電流レベルの大きな電流を低損失で流し定常動作をさせるべき素子としては極めて不適当であり、これは解決すべき第２の課題である。
【００１３】
また、従来のバイポーラ逆導通半導体素子では出力特性にスナップバック現象が存在し、オンする際に負性抵抗が生じる。これは前記のバイポーラ動作第１機能素子部のオン直前における第２機能素子部の主電極間電圧が第１機能素子部のオン直後の主電極間電圧よりも大きいことに起因する現象である。以下では、オン直前の主電極間電圧をスナップバック電圧と呼び、Ｖsbと記述する。また、このＶsbにおける主電極間電流をスナップバック電流と呼びIsbと記述する。ところで、これらのバイポーラ逆導通半導体素子ではオン直前からオン直後に推移するまでの時間すなわちターンオン時間（正確にはターンオン上昇時間）が短いので、スナップバック現象が存在するとこのターンオン時に急峻な電圧変化（以下ｄＶsb／ｄｔと表記）や急峻な電流変化（以下ｄIsb／ｄｔと表記）を生じる。この結果、回路内に存在する寄生容量を含む各種容量により急峻な跳ね上がり電流（Ｃ・ｄＶsb／ｄｔ）が、また寄生リアクトル含む各種リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄIsb／ｄｔ）が生じ、これらに起因して大きな過度現象が誘発される。このため、このバイポーラ逆導通半導体素子を用いた回路に大きな擾乱を招いてしまい誤動作を生じたり、場合によっては素子や回路の損傷や破壊に至るという問題を有している。    
【００１４】
従来例２ではこれを抑制するために素子内にスナップバック現象を有しないパイロットＩＧＢＴ領域を設けてスナップバック現象を抑制している。以下ではこれをパイロットＩＧＢＴ効果と呼ぶ。しかし、スナップバック現象を十分抑制するためには、パイロットＩＧＢＴ領域の面積を大きくしなければならないため、ＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば従来例２の場合、前記文献のデータから読み取ると、３．３ｋＶのＳｉ逆導通ＩＧＢＴセルのｐコレクタ幅が１８０μｍの場合に発生するスナップバック現象におけるＶsbが２１Ｖであり、ｄＶsb／ｄｔは２８０Ｖ／μｓと試算され適用回路に大きな擾乱と誤動作を招いてしまう。これに対し、パイロットＩＧＢＴを設けそのｐコレクタ幅を約４倍以上の７２０μｍ以上に大きくすることにより、Ｖsbをビルトイン電圧の０．７Ｖ以下に低減できスナップバック現象の発生を阻止できている。しかしスナップバック現象は大幅に抑制できるが、パイロットＩＧＢＴの専有面積が大きくなり逆導通ＩＧＢＴ領域の面積が少なくなるので、ターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能がかなり損ねられてしまう。上記の従来例２の場合これは歩留まりなどの経済性の点から素子のチップサイズが通常１５ｍｍｘ１５ｍｍ以下程度の小さい面積に設定されている現状では、重要なバイポーラ逆導通半導体素子の解決すべき第３の課題である。
【００１５】
本発明は、前記の従来技術の課題を解決し、低オン抵抗と高い機械強度を両立できるバイポーラ逆導通半導体素子を提供することを目的とする。また、過負荷動作時には絶対最大定格電流までの大きな過負荷電流を低損失で流すことができ、定常動作時にはビルトイン電圧以下の範囲で定常動作電流を極低損失で流すことができるバイポーラ逆導通半導体素子を提供することを目的とする。また、小面積でスナップバック現象を抑制できるバイポーラ逆導通半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
以下では理解を容易にするために、手段の特徴の記載に当たっては各半導体層や半導体領域が機能的に何に相当するかを括弧内に付記して説明する。
上記した課題を解決し本発明の目的を達成するため、この発明に係る半導体素子は、  
バイポーラ動作をする第１機能素子部（ＩＧＢＴ）と線形領域でのユニポーラ動作もしくは飽和領域でのバイポーラ動作をする第２機能素子部（ＭＯＳＦＥＴ）とを有するバイポーラ逆導通半導体素子において、第１のバイポーラ動作機能素子部（ＩＧＢＴ）のビルトイン電圧以下の電圧では、電力変換装置の定常動作に必要な定格出力電流を逆導通半導体素子の第２機能素子部（ＭＯＳＦＥＴ）が出力し、ビルトイン電圧を超える電圧では、前記電力変換装置の過負荷動作に必要な過負荷電流を第１機能素子部（ＩＧＢＴ）が出力することを特徴とする。
また、この発明に係る半導体素子は、上記した発明において、バイポーラ逆導通半導体装置が、前記定格出力電流に対する最大過負荷電流すなわち絶対最大定格電流の倍率を過負荷率Ｎとするとき、Ｎは１〜４の値であることを特徴とする。  
【００１７】この発明に係る半導体素子は、
第１導電型の第１半導体層（ドレイン層）と前記第１導電型の第１半導体層（ドレイン層）のおもて面に設けられた第２導電型の第２半導体層（ｐ埋込コレクタ層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の第１導電型の第２半導体領域（第２短絡領域）を備え、更に前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と前記第１導電型の第２半導体領域（第２短絡領域）とのおもて面には第１導電型の第３半導体層（ｎバッファー層）を設け、前記第１導電型の第３半導体層（ｎバッファー層）のおもて面には第１導電型の第２半導体層（ドリフト層）を設け、
一部の前記第２導電型の第２半導体層（ｐ埋込コレクタ層）のおもて面には、前記第１導電型の第２半導体層（ドリフト層）と前記第１導電型の第３半導体層（ｎバッファー層）とを貫通する第２導電型の第３半導体領域（ｐトレンチコレクタ）と第１導電型の第４半導体領域（ｎトレンチバッファー領域）を、前記第１導電型の第４半導体領域（ｎトレンチバッファー領域）が前記第１導電型の第２半導体層（ｎドリフト層）と前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の間にそれぞれに接するように設け、
更に、前記第１導電型の第２半導体層（ドリフト層）のおもて面には、複数の第２導電型の第１半導体領域（ｐボディ領域）が選択的に設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）の各々のおもて面には第１導電型の第３半導体領域（エミッタ領域）が選択的に設けられており、
前記各々の第２導電型の第１半導体領域（ｐボディ領域）の、前記各々の第１導電型の第３半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた部分の表面には絶縁膜を介して制御電極が設けられ、
更に、前記各々の第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（エミッタ層）とに接して第３の主電極（エミッタ電極）が設けられ、
前記第１導電型の第１半導体層（ドレイン層）の裏面に接して第２の主電極（コレクタ電極）が設けられ、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の表面に接して第１の主電極が設けられ、前記第２の主電極（コレクタ電極）と前記第１の主電極とが電気的に接続されているバイポーラ逆導通半導体素子であり、
各半導体層と各半導体領域がワイドギャップ半導体から形成されていることを特徴とする。【００１８】この発明に係る半導体素子は、上記した発明において、
前記第１導電型の第１半導体層（ドレイン層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）および前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の前記第１導電型の第２半導体領域（第２短絡領域）との間に、
第２導電型の第１半導体層（ｐ埋込コレクタ導電層）と前記第２導電型の第１半導体層（ｐ埋込コレクタ導電層）を貫通する複数の第１導電型の第１半導体領域（第１短絡領域）とを設け、
前記第２導電型の第１半導体層（ｐ埋込コレクタ導電層）は前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と、また前記第１導電型の第１半導体領域（第１短絡領域）は前記第１導電型の第２半導体領域（第２短絡領域）とほぼ同じ平面形状であり且つ対向して接して設けられていることを特徴とする。【００１９】
この発明に係る半導体素子は、上記した発明において、
第２導電型の第３半導体領域（ｐトレンチコレクタ）の全部もしくは一部が削除され、前記第１機能素子部の第１の主電極が直接もしくは残された第２導電型の第３半導体領域（ｐトレンチコレクタ）を介して、前記第２導電型の第２半導体層（埋込コレクタ層）または前記第２導電型の第１半導体層（ｐ埋込コレクタ導電層）のおもて面に電気的に接して設けられていることを特徴とする。
【００２０】この発明に係る半導体素子は、上記した発明において、
第１導電型の第１半導体層（ドレイン層）と前記第１導電型の第１半導体層（ドレイン層）のおもて面に設けられた第２導電型の第２半導体層（ｐ埋込コレクタ層）と、前記第２導電型の第２半導体層（ｐ埋込コレクタ層）を貫通する複数の第１導電型の第２半導体領域（第２短絡領域）を備え、更に前記第２導電型の第２半導体層（ｐ埋込コレクタ層）と前記第１導電型の第２半導体領域（第２短絡領域）とのおもて面には第１導電型の第３半導体層（ｎバッファー層）を設け、前記第１導電型の第３半導体層（ｎバッファー層）のおもて面には第１導電型の第２半導体層（ドリフト層）を設け、
一部の前記第２導電型の第２半導体層（ｐ埋込コレクタ層）のおもて面には、前記第１導電型の第２半導体層（ドリフト層）と前記第１導電型の第３半導体層（ｎバッファー層）とを貫通する第２導電型の第３半導体領域（ｐトレンチコレクタ）と第１導電型の第４半導体領域（ｎトレンチバッファー領域）を、前記第１導電型の第４半導体領域（ｎトレンチバッファー領域）が前記第１導電型の第２半導体層（ｎドリフト層）と前記第２導電型の第３半導体領域（ｐトレンチコレクタ）の間にそれぞれに接するように設け、
更に、前記第１導電型の第２半導体層（ドリフト層）のおもて面には、複数の第２導電型の第１半導体領域（ｐボディ領域）と複数のトレンチゲートが交互に選択的に設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）の各々のおもて面には第１導電型の第３半導体領域（エミッタ領域）がその端面が前記トレンチゲートに接して選択的に設けられており、
前記トレンチゲートはトレンチ側面に延在する絶縁膜と前記絶縁膜に接する制御電極を有しており、前記第１導電型の第３半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた前記第２導電型の第１半導体領域（ｐボディ領域）の端面には前記絶縁膜を介して前記制御電極が設けられており、
更に、前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（エミッタ層）とに接して第３の主電極（エミッタ電極）が設けられ、
前記第１導電型の第１半導体層（ドレイン層）の裏面に接して第２の主電極（コレクタ電極）が設けられ、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）のおもて面に接して第１の主電極が設けられ、前記第２の主電極（コレクタ電極）と前記第１の主電極とが電気的に接続されているバイポーラ逆導通半導体素子であり、
各半導体層と各半導体領域がワイドギャップ半導体から形成されていることを特徴とする。【００２１】
この発明に係る半導体素子は、上記した発明において、
バイポーラ逆導通半導体素子が逆導通ＧＴＯであり、
前記セル上部が、前記１導電型の第２半導体層（ｎドリフト層）のおもて面に設けられた第２導電型の第１半導体領域（ｐベース領域）とそれらの各々のおもて面に選択的に設けられた複数の第１導電型の第３半導体領域（ｎエミッタ領域）を含んで構成されており、
前記第３の主電極（エミッタ電極）は前記第１導電型の第３半導体領域（エミッタ領域）に接して設けられており、
前記制御電極は、第２導電型の第１半導体領域（ｐベース領域）に接して設けられていることを特徴とする。
【００２２】
この発明に係る半導体素子は、上記した発明において、
第１導電型の第１半導体層（ドレイン層）がＳｉ半導体で構成され、
第１導電型の第２半導体層（ドリフト層）、第２導電型の第２半導体層（ｐ埋込コレクタ層）、第１導電型の第２半導体領域（第２短絡領域）、第２導電型の第３半導体領域（ｐトレンチコレクタ）が３Ｃ−ＳｉＣ半導体で構成されていることを特徴とする。
【００２３】
この発明に係る半導体素子は、上記した発明において、
バイポーラ逆導通半導体素子に第１導電型の第２半導体層（ドリフト層）と、第２導電型の第２半導体層（ｐ埋込コレクタ層）および第１導電型の第２半導体領域（第２短絡領域）との間に第１導電型の第３半導体層（ｎバッファー層）を設けたことを特徴とする。  
【００２４】
この発明に係る半導体素子は、上記した発明において、
バイポーラ逆導通半導体素子に第１導電型の第２半導体層（ドリフト層）と、第２導電型の第２半導体層（ｐ埋込コレクタ層）および第１導電型の第２半導体領域（第２短絡領域）更に第３半導体領域（ｐトレンチコレクタ）との間に、第１導電型の第３半導体層（ｎバッファー層）を設けたことを特徴とする。  
【００２５】
この発明に係る半導体素子は、上記した発明において、
バイポーラ逆導通半導体素子の第１導電型の第２半導体層（ドリフト層）がスーパージャンクション構造であることを特徴とする。  
【００２６】この発明に係る半導体素子は、上記した発明において、
前記第１導電型の第２半導体層（ドリフト層）と、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）との間に挟まれて設けられた第１導電型の第４半導体領域（ｎトレンチバッファー領域）の上部に、第２の絶縁膜が、前記第１導電型の第２半導体層（ドリフト層）と、前記第２導電型の第３半導体領域（ｐトレンチコレクタ）とに接して設けられていることを特徴とする。【００２７】この発明に係る半導体素子は、上記した発明において、
前記第１導電型の第１半導体層（ドレイン層）がＳｉ半導体で形成されていることを特徴とする。【００２８】
以下に、上記の手段によってもたらされる効果を記載するが、各バイポーラ逆導通半導体素子固有の各部の名称が混在することによる煩雑な説明を簡明にするために、バイポーラ逆導通半導体素子の代表例であるｎチャネルタイプの逆導通ＩＧＢＴを例にして括弧内に付記しながら説明する。なお、第１主電極（第１コレクタ電極）と素子の裏面の第２主電極（第２コレクタ電極、ＭＯＳＦＥＴ機能部のドレイン電極でもある）とは電気的に接続しているので、煩雑さを避けるため分離して説明をする必要がないかぎり以後の本明細書では単にコレクタ電極と記載する。
本発明によれば、上記の構成により従来素子を超える大きなＮを有するバイポーラ逆導通半導体素子を実現できる。これは、第１のバイポーラ動作機能素子部（ＩＧＢＴ）のビルトイン電圧以下の電圧では、電力変換装置の定常動作に必要な定格出力電流をバイポーラ逆導通半導体素子の第２機能素子部（ＭＯＳＦＥＴ）に出力させ、ビルトイン電圧を超える電圧では、前記電力変換装置の過負荷動作に必要な過負荷電流を第１機能素子部（ＩＧＢＴ）が出力させることによる。すなわち、従来のバイポーラ逆導通半導体素子が通電できず大きな損失を招いていたビルトイン電圧以下で、第２機能素子部（ＭＯＳＦＥＴ）に出力させたことによる。しかもトレンチゲート構造やスーパージャンクション構造やＳｉＣ半導体の適用によりこの第２機能素子部（ＭＯＳＦＥＴ）の損失を著しく格段に低減させている。
また、これにより従来ニーズを超えるＮとして１．５〜４を達成でき、当然Ｎが１〜１．５程度の従来ニーズもカバーするバイポーラ逆導通半導体素子を実現できる。
【００２９】
本発明によれば、上記の構成により、低いオン抵抗と高い機械強度を両立できるバイポーラ逆導通半導体素子を実現できる。これは、機械強度実現領域と電気特性実現領域とを分離したことによる。
すなわち、バイポーラ逆導通半導体素子の製作過程で受ける各種の応力に耐えることができる厚い半導体基板を用いて、そのおもて面に第２導電型の第１半導体層（ｐ埋込コレクタ導電層）とこの層を貫通する複数の第１導電型の第１半導体領域（第１短絡領域）とを設けた第１導電型の第１半導体層（ドレイン層）を形成し機械強度実現領域を構成している。
一方、上記の機械強度実現領域の上に、所望の電気特性実現領域を構成する。この電気特性実現領域では、第２導電型の第２半導体層（ｐ埋込コレクタ層）の上の第１導電型の第２半導体層（ドリフト層）にセル上部とその上の第３主電極（エミッタ電極）を形成する一方、第２導電型の第２半導体層（ｐ埋込コレクタ層）に接して第２導電型の第３半導体領域（ｐトレンチコレクタ）を第１導電型の第２半導体層（ドリフト層）に隣接して設けてそのおもて面に第１主電極（第１コレクタ電極）を設けている。ここでセル上部とは主にｐボディ領域とこれに内蔵される諸領域ｐボディ領域間のＪＦＥＴ領域を意味する。
素子構造によって変化があり、例えばトレンチゲート型の素子の場合はＪＦＥＴ領域を削除しトレンチゲート酸化膜とゲート電極に置き換えているのでこれらを意味する。
これにより、機械強度実現領域である厚い半導体基板上の特性実現領域の第３主電極（エミッタ電極）と第１主電極（第１コレクタ電極）の間に、第１機能素子部（ＩＧＢＴ）を包含できるようになる。この結果、耐圧に合わせた適正な厚さと適正な不純物濃度をもつドリフト層を機械強度に拘束されずにほぼ独立に容易に形成でき、低いオン抵抗を達成できる。
一方、第２機能素子部（ＭＯＳＦＥＴ）も第１導電型の第１半導体層（ドレイン層）と第２主電極（ドレイン電極）を除いて主要部を電気特性実現領域に包含されており、上記の耐圧に合わせた適正な薄い厚さと適正な不純物濃度をもつ第１導電型の第２半導体層（ドリフト層）により機械強度に拘束されず低いオン抵抗を達成できる。第１導電型の第１半導体層（ドレイン層）は厚い機械強度実現領域に存在するが、単に電流通路としての機能を持てばよいので高不純物濃度にすれば第２機能素子部（ＭＯＳＦＥＴ）の特性を損ねることはなく、十分厚いので機械強度実現領域に必要な機械強度を損ねることもない。
また第１導電型の第１半導体層（ドレイン層）は、第２主電極（ドレイン電極）を第１主電極（第１コレクタ電極）と接続しているので、第１機能素子部（ＩＧＢＴ）のターンオフ時の第１導電型の第２半導体層（ドリフト層）内の電子電流の通路を兼ねている。しかしこの層も単なる電流通路としての機能を持てばよいので十分高不純物濃度にすることにより素子特性を損ねることはなく、上記のように機械強度実現領域に必要な機械強度を損ねることもなく実用上問題にならないようにできる。
このように、特性実現領域と強度実現領域を分離した半導体素子構成にすることにより、上記の第１の課題を解決できる。  
【００３０】
また、本発明によれば、上記の構成により、過負荷動作領域ではバイポーラ逆導通半導体素子（逆導通ＩＧＢＴ）の絶対最大定格電流までの大きな過負荷電流を比較的低損失で流すことができ、定常動作領域では（絶対最大定格電流／過負荷率Ｎ）に相当する定常動作電流を著しく低損失で流すことができるバイポーラ逆導通半導体素子（逆導通ＩＧＢＴ）を実現できる。
従来のバイポーラ逆導通半導体素子（逆導通ＩＧＢＴ）では、電力変換装置の定常動作領域および過負荷動作領域の両動作領域において第１機能素子部（ＩＧＢＴ）としてのみ機能させ、主に導電率変調効果がもたらす低いオン抵抗に因る低損失性を享受することが主眼であった。このために前述のスナップバック現象による悪影響を小さくする点から、電圧Ｖsb以下で流れる電流、すなわち第２機能素子部（ＭＯＳＦＥＴ）のオン電流Isbを極力微小電流に抑え込んでいる。
しかし本発明では、第１機能素子部（ＩＧＢＴ）が通電できないビルトイン電圧以下では、この第２機能素子部（ＭＯＳＦＥＴ）のオン電流Isbを定常動作電流レベルまで大きくして定常動作をさせ且つ著しく低損失流す機能を持たせている。一方、過負荷動作時には第１機能素子部（ＩＧＢＴ）に絶対最大定格電流に至るまで大電流を低損失で流す機能をもたせている。
このように、第１機能素子部（ＩＧＢＴ）の過負荷性能を損ねることなく第２機能素子部（ＭＯＳＦＥＴ）にビルトイン電圧以下の電圧範囲で定常動作電流を著しく低損失で流すようにして高性能バイポーラ逆導通半導体素子を実現している。これにより上記の第２の課題を解決できる。
【００３１】
なお、第２機能素子部（ＭＯＳＦＥＴ）の電流をできるだけ大きな定常動作電流にし且つ低損失にするとともに、残留キャリアをできるだけ早く輩出し速度を高くするにはｎ短絡部の幅Ｗｎを大きくするのが好ましい。一方バイポーラ逆導通半導体素子（逆導通ＩＧＢＴ）の著しい低オン抵抗を実現するには、第１機能素子部（ＩＧＢＴ）の埋込みｐコレクタ領域の幅Ｗｐや厚さを大きくし且つ高不純物濃度にすることやｐトレンチコレクタ幅を広くしたり高不純物濃度にすることが好ましい。これらの幅や不純物濃度への依存性およびＷｎとＷｐの相互関係を種々検討した結果、ＷｎとＷｐの比率には適正範囲があり、Ｗｎ／Ｗｐは０．５〜２．０の範囲が好ましいことを見出している。
【００３２】
また、本発明によれば、第１機能素子部（ＩＧＢＴ）内にパイロットＩＧＢＴ部を設け、あまりチップ内での占有面積を大きくしないでそのコレクタ幅を大きくすることにより、スナップバック現象を効果的に抑制している。ここでスナップバック現象の抑制とはスナップバック現象におけるＶsbやＩsbを低減させｄＶsb／ｄｔやｄIsb／ｄｔを低減することと定義し、以下ではこの定義に従って記述する。このため、上記の第１の課題の解決のために設けた第２導電型の第３半導体領域（ｐトレンチコレクタ）をパイロットＩＧＢＴ部のコレクタとしても機能させてより効果的にスナップバック現象を抑制している。
すなわち、この第２導電型の第３半導体領域（ｐトレンチコレクタ）は各ＩＧＢＴセルのコレクタ電流を集約し第１主電極（第１コレクタ電極）に流す電流通路として機能させるものであるが、最近接のセルと横型バイポーラ半導体素子（横型ＩＧＢＴ）を構成するコレクタとして機能させバイポーラ半導体素子（パイロットＩＧＢＴ）機能用コレクタとして活用させている。（それ故にもトレンチコレクタという名称にしている）。更にこの第２導電型の第３半導体領域（ｐトレンチコレクタ）は第１導電型の第２半導体層（ドリフト層）の裏面には設けたパイロットバイポーラ半導体素子部（パイロットＩＧＢＴ）の第２導電型の第２半導体層（ｐ埋込コレクタ層）と接続させており、この接続部分の第２導電型の第２半導体層（ｐ埋込コレクタ層）もパイロット半導体素子（パイロットＩＧＢＴ）機能用コレクタとして活用させている。この接続部分はフィールド領域下にある。フィールド領域は電界を緩和し素子の耐圧を確保するために設けた第２導電型の第１半導体領域（ｐボディ領域）と第２導電型の第３半導体領域（ｐトレンチコレクタ）間の領域である。その幅は少なくとも第１導電型の第２半導体層（ｎドリフト層）の厚さに相当する距離以上にする必要があるので、第２導電型の第３半導体領域（ｐトレンチコレクタ）を設けない場合に比べて、その幅の第２導電型の第２半導体層（ｐ埋込コレクタ層）分だけ更に効果的にスナップバック現象を抑制できる。  
このように、第２導電型の第３半導体領域（ｐトレンチコレクタ）とフィールド領域の第２導電型の第２半導体層（ｐ埋込コレクタ層）の活用により、より効果的にスナップバック現象の抑制ができ、抑制効果を同じにする場合はその分スナップバック現象の抑制に要する面積をより縮小できる。このようにして、第３の課題を解決できる。
【００３３】
本発明によれば、この第２導電型の第３半導体領域（ｐトレンチコレクタ）の外周に接して第１導電型の第４半導体領域（ｎトレンチバッファー）を設ける場合は、より効果的にパイロットバイポーラ半導体素子部（パイロットＩＧＢＴ）として機能させることができる。
【００３４】
また本発明によれば、ワイドギャップ半導体を用いることにより、スナップバック現象を更に大幅に抑制できる。スナップバック現象におけるスナップバック電圧Ｖsbは、例えば逆導通ＩＧＢＴの場合は近似的にチャネル抵抗での電圧降下とドリフト抵抗での電圧降下とビルトイン電圧の和となるが、一般に耐圧が高くなるとドリフト層の抵抗での電圧降下が最も大きくなる。Ｓｉバイポーラ逆導通半導体素子に比べてワイドギャップバイポーラ逆導通半導体素子の場合は、このドリフト層の抵抗による電圧降下を著しく小さくできる。例えば４Ｈ-ＳｉＣバイポーラ逆導通半導体素子の場合は、同じ耐圧の素子の時はＳｉ素子に比べてドリフト層の抵抗を理論的には約１／１０００程度に大幅に低減できるのでＶsbを大幅に低減できる。ビルトイン電圧がＳｉバイポーラ逆導通半導体素子に比べて２．７Ｖであり約４倍大きくても、圧倒的に大幅にＶsbを低減でき急峻な電圧変化ｄＶsb／ｄｔを大幅に抑制できる。これは小面積でスナップバック現象を抑制できることを意味し従って、更に効果的に上記の第３の課題を解決できる。
また強度実現領域をＳｉ半導体で構成し特性実現領域を３Ｃ−ＳｉＣ半導体で構成した場合は、Ｓｉ半導体と３Ｃ−ＳｉＣ半導体との結晶格子間隔差が極めて少なくＳｉ半導体基板上に結晶品質の良い３Ｃ−ＳｉＣ半導体を容易に形成できるので、Ｖsbを小さくでき上記のように小面積でスナップバック現象を抑制できる。更に、Ｓｉ単結晶基板はＳｉＣ基板に比べて安価であるうえに、大口径化が容易にでき経済性に秀でている。また結晶が高品質であり高不純物濃度にしても結晶欠陥が少なく低抵抗率化が容易に実現でき、特性実現領域内素子の低損失化に大きく寄与する。従って、更に効果的に上記の第３の課題を解決できる。
【００３５】
また本発明によれば、第２導電型の第３半導体領域（ｐトレンチコレクタ）の外周に接して素子のおもて面付近のみにＳｉＯ２等の絶縁膜を設け、より内部深くに第１導電型の第４半導体領域（ｎトレンチバッファー）を設けることにより、リーク電流を小さくでき且つ耐圧に及ぼす素子おもて面の表面リーク電流や表面電界の悪影響を抑制でき素子内部の接合で決まる所定の高い耐圧を安定的に達成できる。
更に上記のスナップバック現象におけるＶsbの経時増大をおもて面付近に形成したＳｉＯ２等の絶縁膜により大幅に抑制できる。すなわち、ＳｉＯ２等の絶縁膜の存在によりと素子内部の第１導電型の第４半導体領域（ｎトレンチバッファー）との境界部付近で正孔注入がおこり、第１機能素子部分（ＩＧＢＴ部分）をオンを素子内部からスタートさせることができる。この結果、素子おもて面付近に存在する製作時の加工歪に起因して形成された積層欠陥の悪影響を免れることができるためＶsbの経時増大を抑制できものである。一方、おもて面付近にＳｉＯ２等の絶縁膜を設けても、内部における第１導電型の第４半導体領域（ｎトレンチバッファー）による電圧降下を活用できるのでスナップバック現象の抑制効果が大きく損なわれることはない。このように、絶縁膜と第１導電型の第４半導体領域（ｎトレンチバッファー）との境界位置を変えて、おもて面に近づけることによりスナップバック現象の抑制効果を大きくし、おもて面から遠ざけるにつれてスナップバック現象の経時変化を小さくするといったこともできる。
【００３６】
また本発明によれば、バイポーラ逆導通半導体素子が逆導通ＩＧＢＴの場合は、トレンチゲート構造にすることにより、定常動作時や過負荷時に更に低損失にできる。
【００３７】
また本発明によれば、バイポーラ逆導通半導体素子の第１導電型の第２半導体層（ドリフト層）をスーパージャンクション構造にすることにより、定常動作時の損失を更に大幅に低減できる。
【発明の効果】
【００３８】
以上のように、  本発明により、過負荷時の過負荷電流に相当する絶対最大定格電流を低損失で出力でき、定常動作時の（絶対最大定格電流／過負荷率Ｎ）に相当する定常動作電流を大幅に低損失で出力できるバイポーラ逆導通半導体素子を実現できる。また、製作時のウエーハ状態での作業や実装時のチップ状態における作業時の各種の応力に耐え損傷や破壊から免れることができる十分な機械強度と低損失性をともに有するバイポーラ逆導通半導体素子を実現できる。更に小さい面積でスナップバック現象を抑制したバイポーラ逆導通半導体素子を実現でき経済性を向上できる。
【図面の簡単な説明】
【００３９】
【図１】実施例１にかかる半導体素子の模式的断面図
【図２】実施例２にかかる半導体素子の模式的断面図
【図３】実施例３にかかる半導体素子の模式的断面図
【図４】実施例４にかかる半導体素子の模式的断面図
【図５】実施例４にかかる半導体素子の製作フロー説明図
【図６】実施例６にかかる半導体素子の模式的断面図
【図７】実施例７にかかる半導体素子の模式的断面図
【図８】実施例７にかかる半導体素子の模式的断面図
【図９】従来例１の高耐圧Ｓｉ逆導通ＩＧＢＴ素子の断面図
【図１０】従来例２の高耐圧Ｓｉ逆導通ＩＧＢＴ素子の断面図
【発明を実施するための形態】
【００４０】
以下に添付図面を参照して、この発明にかかる半導体素子の好適な実施の形態を詳細に説明する。図中の各層や各領域の厚さや長さは明細書中に記載の寸法に比例してはいない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味するが、図面の煩雑さを避け見やすくするために全部の層や領域に記載しているわけではない。また、ｎまたはｐに付す＋および−は、それぞれそれが付されていない層や領域に比べて高不純物濃度および低不純物濃度であることを意味する。図面中の層や領域を示す番号と矢印は同じ層や同じ領域の場合、各々代表して１個のみに記し他は省略してあり、且つ必ずしも特定のセルに集中させず複数のセルにわたって分散させて記入し、図面の煩雑さを避け見やすくしてある。
なお、以下の図面の説明に当たっては、紙面の左右の方向を水平方向、上下の方向を上下方向、紙面に直行する方向を垂直方向と呼ぶ。
【００４１】
（実施例１）  
図１は、本実施例１にかかる半導体素子を模式的に示す断面図である。図１に示す実施例１の半導体素子は、４層６方晶構造の炭化珪素（正規には４Ｈ−ＳｉＣと表記されるが以下では単にＳｉＣと記す）半導体を用いて作製された設計耐圧１．２ｋＶ級のプレーナゲート構造のＳｉＣ逆導通ＩＧＢＴ１００であり、定格出力電流は４０Ａ、絶対最大定格電流は９０Ａ級の素子である。従って過負荷率Ｎが２．２５であり、過負荷時には９０Ａの絶対最大定格電流を余裕をもって６０秒以上の連続通電ができるものである。
【００４２】
まず、本実施例の詳細構成を説明する。
図１には、ＳｉＣ逆導通ＩＧＢＴ１００の活性領域の一部のみを示す。ＳｉＣ逆導通ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体素子のオン時に電流が流れる領域であり、耐圧構造部とは、半導体素子を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する構造部である。
ＳｉＣ逆導通ＩＧＢＴ１００のチップサイズは８．８ｍｍｘ４．４ｍｍであり、活性領域は約８ｍｍｘ４ｍｍである。活性領域中の逆導通ＩＧＢＴセルはストライブ状であり、セルの幅は約１５ミクロンメートルである。活性領域を囲んでいる耐圧構造部の幅はダイシング部を含めて水平方向が約０．２ｍｍである。一方、紙面に垂直方向は０．４ｍｍであり、耐圧構造部との間に、セルの長手方向の端部ではコレクタ電極のワイヤボンディング用パッドが、また他方の端部ではエミッタ電極のワイヤボンディング用パッドが設けられている。活性領域内のセルは、１０個のセルごとにグループセルを構成しており、グループセルの両端にはｐトレンチコレクタ１１５が設けられている。図１には約１．３５個分のグループセルが示されており、右側のグループセルでは両端のトレンチコレクタと１０セル中４セルのみが示されており、中心付近の６セルは長方形の破線領域に設けられているが図が煩雑で且つ大きくなりすぎるのを避けるために割愛し図示していない。左側のグループセルでは３個半のセルのみを図示し他は割愛している。トレンチコレクタと最近接のセル間は１．２ｋVの耐圧を確保するために離しており、その距離は例えば１５ミクロンメートルであってもよく、表面電界緩和手段が設けられていてもよい。チップの厚さはおよそ３００μｍ付近である。
なお、本実施例の動作メカニズムの説明を容易にするために、図１には３本の電流ルートを矢印を付与した点線で示してある。
【００４３】
図１に示すように、本実施例のＳｉＣ逆導通ＩＧＢＴ１００においては、厚さ約２７０μｍのｎ＋ドレイン１０２が第２コレクタ電極１０１に裏面が接しており、そのおもて面にはｐ埋込コレクタ導電層１２０と第１の短絡領域１２１が設けられ、それらのおもて面には各々に対向してｐ埋込コレクタ層１０３とこの層を貫通する第２のｎ＋短絡部領域１０４が設けられている。これらの領域１０３と１０４のおもて面には、ｎバッファー層１０５が設けられている。ｐ埋込コレクタ導電層１２０の不純物濃度および厚さは、例えば、それぞれ１×１０２１ｃｍ−３および１５μｍであってもよく、抵抗率が約０．０２Ωｃｍである。また、ｐ埋込コレクタ領域１０３の不純物濃度および厚さは、例えば、それぞれ１×１０１８ｃｍ−３および１．５μｍであってもよい。ｐ埋込コレクタ導電層１２０を貫通するｎ＋短絡部の不純物濃度は１×１０２１ｃｍ−３であってもよく、ｐ埋込コレクタ層１０３を貫通するｎ＋短絡部１０４の不純物濃度は５×１０１９ｃｍ−３であってもよい。また、ｎバッファー層１０５の不純物濃度および厚さは、例えば、それぞれ３×１０１６ｃｍ−３および０．８μｍであってもよい。各セルにおいてｎ＋短絡部１０３はセルの中心付近に設けてもよく、その幅は８μｍであってもよい。ｎ＋短絡部間の距離、これはｐ埋込コレクタ層の幅に該当するが、この幅は７μｍであってもよい。   
【００４４】
ｎバッファー層１０５のおもて面には、ｎドリフト層１０６が設けられている。ｎドリフト層１０６は、ＳｉＣエピタキシャル層である。ｎドリフト層１０６の不純物濃度は、ｎバッファー層１０５の不純物濃度以下である。具体的には、ｎドリフト層１０６の不純物濃度および厚さは、例えば、各々１×１０１６ｃｍ−３および１３μｍであってもよい。
【００４５】
ｎドリフト層１０６の表面層には、ｐボディ領域１０７が選択的に複数設けられている。ｐボディ領域１０７の不純物濃度は、ｎドリフト層１０６の不純物濃度よりも高い。例えば、ｐボディ領域１０７の不純物濃度および素子のおもて面からの厚さは、それぞれ１×１０１８ｃｍ−３および０．６μｍであってもよい。隣り合うｐボディ領域１０７に挟まれたｎドリフト層１０６の幅は、例えば６ μｍであってもよい。  ｐボディ領域１０７は、例えばアルミニュームのイオン注入によって形成された層である。  
【００４６】
なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図１において半導体層を矩形状に図示している（以下、各図に示す逆導通ＩＧＢＴにおいても同様に、半導体層を矩形状に図示する）。
【００４７】
各ｐボディ領域１０７の表面層には、２個のｎ＋エミッタ領域１０８および２個のｐ−低濃度チャネル領域１０９やｐ＋コンタクト領域１１０が選択的に設けられている。ｎ＋エミッタ領域１０８およびｐ−低濃度チャネル領域１０９やｐ＋コンタク領域１１０は、イオン注入によって形成された半導体領域である。ｐ−低濃度チャネル領域１０９は、ｐボディ領域１０７の端部に設けられｎドリフト層１０６に接する。ｎ＋エミッタ領域１０８は、ｐ−低濃度チャネル領域１０９のｎドリフト層１０６に接する端部とは反対側の端部に接する。
【００４８】
ｎ＋エミッタ領域１０８の、ｐ−低濃度チャネル領域１０９に接していない側の端部は、ｐ＋コンタク領域１１０に接している。各ｐボディ領域１０７に設けられたｐ−低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８は、隣り合う他のｐボディ領域１０７のｐ−低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８と対称に配置されている。
【００４９】
ｐ−低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８はｐボディ領域１０７の表面層にそれぞれイオン注入によって形成される。ｐ−低濃度チャネル領域１０９の不純物濃度は、ｐボディ領域１０７の不純物濃度よりも低い。具体的には、ｐ−低濃度チャネル領域１０９の不純物濃度および厚さは、例えば、それぞれ３×１０１６ｃｍ−３および０．３μｍであってもよい。またチャネルの長さは１．０μｍであってもよい。
ｎ＋エミッタ領域１０８の不純物濃度および厚さは、例えば、それぞれ５×１０１９ｃｍ−３および０．３μｍであってもよく、水平方向の幅は、例えば２．５μｍであってもよい。
ｐ＋コンタク領域１１０の不純物濃度は、例えば１×１０１９ｃｍ−３であってもよい。
【００５０】
ｐ−低濃度チャネル領域１０９の表面には、ゲート絶縁膜１１１を介してゲート電極（制御電極）１１２が設けられている。ゲート絶縁膜１１１の厚さは約５００オングストロームであってもよい。エミッタ電極１１４は、ｎ＋エミッタ領域１０８に接するとともにｐ＋コンタクト層１１０にも接しており、ｐ＋コンタクト層１１０を介してｐボディ領域１０７に電気的に接している。また、エミッタ電極１１４はゲート電極１１２から層間絶縁膜１１３やゲート絶縁膜１１１により絶縁されている。エミッタ電極１１４と第１のコレクタ電極１１９との間には高耐圧・高耐熱レジン等の絶縁物（不図示）が設けられ相互に絶縁されている。この絶縁物はチップのおもて面全体を被覆し、各電極のワイヤボンディングが必要な個所のみ耐圧を損ねない状態で開口しボンディング用パットを設けていてもよい。
ｎ＋短絡部１０４は好ましくは、ｐボディ領域１０７に各々の水平方向のセンター位置がほぼ重なるように対向させてもよい。
【００５１】
セルは例えば１０個単位でグループ化されてグループセルを構成しており、各グループ間にはｐ＋トレンチコレクタ領域１１５が設けられている。ｐ＋トレンチコレクタ領域１１５の不純物濃度および厚さは、例えば１×１０２０ｃｍ−３および１６μｍであってもよく、幅が１５μｍであってもよい。ｐ＋トレンチコレクタ領域１１５からｎドレイン領域１０６への過度の正孔が注入されるのを抑制するために、ｎドレイン領域１０６とｐ＋トレンチコレクタ領域１１５の間にｎトレンチバッファー領域１１６を設けてもよい。ｎトレンチバッファー層１１６はｎバッファー層１０５と同じ不純物濃度および厚さ、すなわち３×１０１６ｃｍ―３および０．８μｍであってもよい。
隣り合うｐ＋トレンチコレクタ領域１１５の水平方向の中心間の複数セルをグループセル（図中に付記）と定義し、この中心間距離を以下ではグループセルの幅と呼ぶ。この幅内には、グループセルの両端のセルとこれらに対向する各ｐ＋トレンチコレクタ領域１１５間の距離、すなわち電界緩和用のフィールド領域の幅も含まれる。このフィールド領域の中間付近のおもて面には、おもて面と酸化膜等の表面保護膜１３０の界面状態が良好でないときに特に問題となるリーク電流の影響を抑制するためにｎチャネルストッパー１２２が設けられてもよい。
【００５２】
ｐ＋トレンチコレクタ領域１１５は少なくともｎドリフト層１０６およびｎバッファー層１０５を貫通してグループセル端部のｐ埋込コレクタ領域に接するように設けられている。このグループセル端部のｐ埋込コレクタは、端部のセルのｎ短絡領域１０４からｐ＋トレンチコレクタ領域１１５の水平方向の中心位置まで延在しており、端部のセル以外のセルのｐ埋込コレクタ１０３よりも幅が広い。以下ではｐ埋込端部コレクタ１１７と呼ぶ。ｐ＋トレンチコレクタ層１１５はできるだけ低抵抗であることが好ましい。ｎトレンチバッファー領域１１６はｎバッファー層１０５の不純物濃度および厚さと同じであってもよいが、例えばｐ＋トレンチコレクタ領域１１５からの過度の正孔の注入を抑制しターンオフ速度を短くするためにはより高濃度でより厚くしてもよい。一方、ｎバッファー層１０５内での電圧降下を大きくしてスナックバック現象を抑制するためにはより低濃度でより薄くしてもよい。すなわち、所望の正孔注入量と所望の電圧降下を考慮して設定されるのが好ましい。  
ｐ＋トレンチコレクタ領域１１５の主表面側の露出面には第１コレクタ電極１１９が設けられている。ｐ＋トレンチコレクタ領域１１５の露出面の幅は約１５μｍであってもよい。グループセルの幅は例えば約２００μｍである。
【００５３】
各グループセルのｐ埋込コレクタ層１０３は各グループセル内の両端のｐ＋トレンチコレクタ領域１１５に接続されている。またｎ＋短絡領域が貫通しているのでｐ埋込コレクタ層は平面形状がメッシュ状である。貫通しているｎ＋短絡領域の水平方向の幅は例えば８μｍと一定であるが、垂直方向の幅は７．５μｍであってもよい。このｎ＋短絡領域の垂直方向の幅を変えることによりｐ埋込コレクタ層１０３の抵抗を制御でき、例えばこの垂直方向の幅を小さくすることによりｐ埋込コレクタ層１０３の抵抗を小さくできる。
ｐ埋込コレクタ導電層１２０も同様にメッシュ状であり、本実施例ではその形状はｐ埋込コレクタ層１０３のメッシュ形状と同じである。しかし、異なってもよく、ｐ埋込コレクタ導電層１２０のｎ短絡領域の垂直方向の幅を独立に変えることにより同様にｐ埋込コレクタ導電層１２０の抵抗を制御できる。ｐ埋込コレクタ層の抵抗とｐ埋込コレクタ導電層の抵抗はｐ＋トレンチコレクタ領域１１５に並列接続されており、後者が高不純物濃度で厚いので前者に比べてコレクタ抵抗低減効果に関しては大きな影響を持つ。  
【００５４】
以下に、本実施例の動作とスナップバック現象抑制のメカニズムを説明する。
まず上記においてゲート電圧約２０Ｖを印加しコレクタ電極とエミッタ電極１１４間に順方向電圧を印加し増加してゆくと、全セルにおいて各セルごとに図１の点線ａ、ｂで模式的に示すルートも含んだ多数のルートでＭＯＳＦＥＴ電流が流れ、その総和が例えば定常動作電流として機能する。    
その際、各セルグループの両端のセルでは図１の点線ｃで模式的に示すルートでも、エミッタ電極１１４、エミッタ領域（ソース領域として機能）１０８、チャネル領域１０９、フィールド領域、ｎトレンチバッファー領域１１６、ｐ埋込端部コレクタ層１１７上のｎバッファー層１０５、ｎ短絡領域１０４と１２１、ｎドレイン層１０２、第２コレクタ電極１０１を経由して電子電流が流れる。この電子電流によりｎバッファー層内に電界降下が生じるが、短絡領域１０４から最も遠いｎトレンチバッファー１１６のおもて面付近で電界降下は最大となる。コレクタ電極とエミッタ電極間の印加電圧を増大してゆき、この電界降下が２．７Ｖのビルトイン電圧以上になるとこのおもて面付近で正孔の注入が起こりＩＧＢＴ部分が横型ＩＧＢＴとして機能しオンする。一旦このＩＧＢＴ部がオンすると導電率変調効果によりこのＩＧＢＴ部分の抵抗が大幅に低下し大きなバイポーラ電流（正孔電流と電子電流の合算電流）が流れる。この電流が拡がって端部のセル全体がオンしてより大きな電流が流れ、更に隣接するセルにおいてもこのより大きな電流の拡がり電流分によりｎバッファー層内の電圧降下が増大してｐ埋込コレクタ１０３から正孔の注入が生じ隣接セルがオンし更に大きな電流がながれる。この繰り返しで次々に隣接セルがオンしついには全体がオンする。このようにして、全グループセルがオンし、結局逆導通ＩＧＢＴ全体がオンし過負荷電流に該当する大きな電流が流れる。この間に要するターンオン時間は約数十ナノ秒の短い時間である。
【００５５】
本実施例特有のｐ＋トレンチコレクタ領域１１５を有しない場合は、図１のａやｂの電子電流のルートにより７μｍ幅のｐ埋込コレクタ１０３上の半分のバッファー層部分における電界降下によって、ｐ埋込コレクタ１０３の中央部付近から正孔の注入が生じＩＧＢＴ部がオンする。従って、電界効果が生じるバッファー層部分の長さは約３．５μｍと短いので電圧降下を生じるためのバッファー層内の抵抗が小さいので、ビルトイン電圧２．７Ｖの電界降下をｎバッファー層で生じるには極めて大きな電子電流が必要となる。逆導通ＩＧＢＴのスナップバック電圧Ｖsbは、ｎバッファー層内で正孔の注入が生じＩＧＢＴ部がオンする直前の電圧であるので次式で近似できる。
Ｖsb＝(チャネル抵抗での電圧降下)＋(ドリフト抵抗での電圧降下)＋(ビルトイン電圧)
１．２ｋＶ級の本実施例の場合はドリフト抵抗がより大きいので、ドリフト層での電圧降下が大きくなりＶsbも大きくなってしまう。この結果、スナップバック現象に起因するｄＩsb／ｄｔは例えば約４２４０Ａ／μｓ、ｄＶsb／ｄｔは約−７０Ｖ／μｓであり、回路に大きな悪影響を及ぼしてしまう。
【００５６】
一方、本実施例特有のｐ＋トレンチコレクタ領域１１５を設けた場合は、図１の点線ｃのルートにおけるｎバッファー部分での電圧降下が２．７Ｖになると正孔注入が生じる。本実施例におけるｎバッファー層の幅は、本来のパイロットＩＧＢＴのｐ＋埋込コレクタ上のｎバッファーの幅とフィールド領域下のｐ＋埋込コレクタの幅およびｎトレンチバッファー領域１１６の幅の総和から構成される。それぞれがいづれも約１５μｍなので総計約４５μｍである。上記のｐ＋トレンチコレクタ領域１１５を有しない場合に比べると約１３倍長く、従ってその分少ない電子電流でビルトイン電圧に到達する。このように電子電流が少ないのでＶsbは大幅に小さくなり、この結果スナップ現象を大幅に抑制できるものである。
上記の例ではｎトレンチバッファー層１１６の不純物濃度を３×１０１６ｃｍ―３、厚さを０．８μｍとｎバッファー層１０５と同一にしたが、変えることにより次の効果も発揮できる。すなわち、同じ厚さでその不純物濃度を高くすることにより、ｎトレンチバッファー層の抵抗値を低くしたり、ｐ＋トレンチコレクタ領域１１５からの正孔の注入を抑えたりしてスナップバック現象発生時の電流Ｉsbを大きくできる。また逆に低くすることによりＩsbを小さくできる。更に厚さを厚くすることによっても抵抗値や正孔注入を小さくしてIsbを大きくでき、逆に薄くすることによってＩsbを小さくもできる。Ｉsbは定常動作時の定格出力電流の上限値とみなせるので、従って定常動作の定格出力電流に合わせてＩsbをｎトレンチバッファー領域１１６の不純物濃度や厚さで所望の値に設定することが可能になる。
【００５７】
つぎに、図１に模式図を示すＳｉＣ逆導通ＩＧＢＴ１００の製造方法について、プロセスフローを中心に説明する。また、イオン打ち込み後のアニール工程やホトマスクとして用いたレジストの除去工程、洗浄工程などの通常付随する工程の記述は煩雑になるので削除し主要工程に注目して説明する。
まず、約２８０μｍ厚のオフアングルｎ＋高不純物濃度ＳｉＣ基板を用いて、おもて面にｐ埋込コレクタ導電層１２０の形成領域が露出するような開口部を有するレジストマスクを形成し、このレジストマスクをマスクとしてプラズマエッチングにより約１１μｍの深さのトレンチ溝を形成する。
ついで、０．０２Ωｃｍ程度の比抵抗を持つ高不純物濃度のｐ層をエピタキシャル成長で形成する。この成長には気相成長だけでなく液相エピタキシャル成長法などの各種の成長法を適用できる。その後、研磨によりｎ＋ＳｉＣ基板上のｐエピタキシャル層を削除し更に約１μｍの精密研磨を行い、深さ約１０μｍのｐ＋埋込コレクタ導電層１２０を形成する。この際、同時にｎ＋短絡部領域１２１も形成される。
【００５８】
ついで、１．５μｍ厚のｐ層をエピタキシャル成長で形成し、更にｎ＋短絡部領域１０４の形成領域となるｎ＋短絡部領域１２１が露出するような開口部を有するレジストマスクを形成し、このレジストマスクをマスクとして窒素のイオン打ち込みにより選択的にｎ＋短絡部領域１０４を形成する。この結果、ｐ埋込コレクタ導電層１２０上にｐ埋込コレクタ領域１０３とｐ埋込端部コレクタ領域１１７も同時に形成される。
【００５９】
その後ｎバッファー層１０５、ついでｎドリフト層１０６をエピタキシャル成長で順次形成する。つぎに、ｎドリフト層１０６の表面にｐ＋トレンチコレクタ領域１１５の形成領域が露出するような開口部を有するレジストマスクを形成し、このレジストマスクをマスクとしてプラズマエッチングによりｐ埋込端部コレクタ領域１１７に至るトレンチ溝を形成する。
【００６０】
ついでｎトレンチバッファー領域１１６を形成するためにトレンチ溝表面に選択的に窒素のイオン打ち込みを行い、続いてトレンチ溝底部表面のイオン打ち込み層のみを選択的に除去する。更にエピタキシャル成長によりトレンチ溝が十分埋まる厚さのｐ＋層を形成後、研磨によりトレンチ溝以外のｐ＋エピタキシャル層を除去しウエーハ表面を平滑にする。露出面の状況によっては仕上げ用精密研磨を施してもよい。これらの研磨工程を実施することによりｐ＋トレンチコレクタ領域１１５およびｎトレンチバッファー領域１１６が形成される。
【００６１】
つぎに、ｎドリフト層１０６の表面に、ｐボディ領域１０７の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎドリフト層１０６にｐ型不純物であるアルミニュームをイオン打ち込みする。このとき、後の工程においてｐボディ領域１０７の表面層にｐボディ領域１０７よりも不純物濃度が低いｐ−低濃度チャネル領域１０９を形成するために、ｐボディ領域１０７の、浅い部分の不純物濃度が深い部分の不純物濃度よりも低くなるようにイオン注入を多重に行うのが好ましい。
【００６２】
つぎに、ｐボディ領域１０７の表面にｐ＋コンタクト形成領域１１０が露出する開口部を有するレジストマスクを形成し、ｐ型不純物をイオン注入してｐ＋コンタクト領域１１０を形成する。
更に、ｐ−低濃度チャネル領域１０９の形成領域が露出する開口部を有するレジストマスクを形成し不純物イオンをイオン注入しｐ−低濃度チャネル領域１０９を形成する。
【００６３】
ｐ−低濃度チャネル領域１０９を形成するためのイオン注入では、ｐボディ領域１０７の表面層の不純物濃度がｐ−低濃度チャネル領域１０９の所望の不純物濃度よりも低い場合には、ｐ−低濃度チャネル領域１０９が所望の不純物濃度となるようにｐ型不純物濃度をイオン注入する。一方、ｐボディ領域１０７の表面層の不純物濃度がｐ−低濃度チャネル領域１０９の所望の不純物濃度よりも高い場合には、ｐ−低濃度チャネル領域１０９が所望の不純物濃度となるようにｎ型不純物濃度をイオン注入する。
つぎに、ｎ＋エミッタ領域１０８の形成領域が露出する開口部を有するレジストマスクを形成し、ｎ型不純物イオンをイオン注入しｎ＋エミッタ領域１０８を選択的に形成する。つぎに、表面にゲート絶縁膜１１１を形成し、更に多結晶シリコンのゲート電極１１２を選択的に形成する。つぎに、層間絶縁膜１１３を形成し、層間絶縁膜１１３でゲート電極１１２を覆う。
【００６４】
つぎに、フォトリソグラフィによって層間絶縁膜１１３およびゲート絶縁膜１１１を選択的に除去し、ｎ＋エミッタ領域１０８およびｐ＋コンタクト層形成領域１１０とエミッタ電極１１４とを接続するためのコンタクトホールとｐ＋トレンチコレクタと第１コレクタ電極１１９とを接続するためのコンタクトホールを形成する。つぎに、コンタクトホール内を含めておもて面に金属膜を形成し、更に裏面に第２コレクタ電極用の金属膜を形成する。ついで、表面の金属膜のフォトエッチングによってエミッタ電極１１４と第１コレクタ電極１０９を分離形成する。更にダイシングを行い、図１に模式図の一部を示す逆導通ＩＧＢＴ素子１００を完成する。
【００６５】
なお、上記の製造方法においては、ｐ埋込コレクタ導電層１２０をｎ＋高不純物濃度ＳｉＣ基板のトレンチ溝にエピタキシャル技術を用いて埋め込んで形成したが次の方法を用いてもよい。すなわち、ｎ＋高不純物濃度ＳｉＣ基板上に高濃度のｐ埋込コレクタ導電層１２０をエピタキシャル成長させたのちに、ＳｉＣ基板まで貫通するトレンチ溝を形成した後、エピタキシャル成長によりｎ＋高不純物濃度の成長層で埋込み、研磨を施してｎ＋短絡部領域１２１を形成する方法を用いてもよい。
また、上記の製造方法においてはｐ＋トレンチコレクタ領域１１５をエピタキシャルＳｉＣで埋め込んで形成したが種々の他の方法も適用できる。例えば、トレンチ溝の中にバッファー層などを形成後、高不純物濃度の多結晶Ｓｉを埋め込んで形成してもよい。この場合、トレンチ溝表面に２μｍから１０μｍ程度の厚さのＳｉＣエピタキシャル層を形成してから高不純物濃度の多結晶Ｓｉを埋め込んで形成する方法も、ｐ＋トレンチコレクタ領域１１５の結晶性を向上して正孔の注入を効率よくできるので効果的である。将来的には多結晶Ｓｉに代わって低融点金属やカーボン系の材料などで埋め込む方法も期待できる。
【００６６】
次に、前記の製造方法で作製する逆導通ＩＧＢＴ１００の特性について説明する。
前記の逆導通ＩＧＢＴ１００はＴＯ型の高耐圧パッケージに実装して動作試験に供した。すなわち、パッケージのダイボンディング用リードフレームに逆導通ＩＧＢＴチップの第２コレクタ電極１０１をはんだ付けし、更に逆導通ＩＧＢＴチップ上に設けた第１コレクタ電極を集約したコレクタパッドと上記のダイボンディング用リードフレームとを複数本のＡｌワイヤで結線し第１コレクタ電極１０１と第２コレクタ電極１１９を電気的に接続した。また、エミッタ電極１１４とエミッタリード端子を複数本のＡｌワイヤで結線するとともに、ゲート電極１１３を集約したチップ上のゲートパットとパッケージのゲートリードとを複数本のＡｌワイヤで結線した。ついで保護用の高耐熱レジンでチップとＡｌワイヤを完全に被覆して３端子の半導体装置にしたのち動作試験に供した。
なお特性やその測定の仕方の説明に当たっては、煩雑さを避けるために、接続されている第１コレクタ電極１１９と第２コレクタ電極１０１を総称して、単にコレクタ電極と記載する。
【００６７】
ゲート電圧を印加しない状態でパッケージのリード端子を介してエミッタ電極１１４とコレクタ電極の間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１．３４ｋＶである。また、なだれ降伏前のリーク電流は室温で３．２×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも４×１０−２Ａ／ｃｍ２以下と良好である。
【００６８】
ゲート電極１１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極１１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、２．２Ｖで所定の定常動作電流の約４０Ａを流すことができた。オン抵抗は約５５ｍΩであり低い。更に順方向電圧を増加するとスナップバック現象が現れＩＧＢＴ部がオンし、更に順方向電圧を増加すると２２５％の過負荷電流に相当する９０Ａを約３．２Ｖのオン電圧で流すことができ過負荷動作時の低損失を達成できた。
本実施例では、ＩＧＢＴ部がオンする前のＭＯＳＦＥＴ部のオン抵抗をＳｉＣ半導体を用いることにより著しく小さくし、定常動作時の著しい低損失を達成している。上記の著しく低い約５５ｍΩのオン抵抗はＳｉＣ−ＭＯＳＦＥＴと耐圧の理論的な相関関係から考慮しても妥当な低い値である。
また過負荷動作時にはＩＧＢＴ部をオンさせＳｉＣの導電率変調効果を活用して低損失にするとともに、ｐ埋込コレクタ導電層１２０を設け且つグループセル構成にしてｐ＋トレンチコレクタ領域１１５も設けることによってｐ埋込コレクタ領域１０３からコレクタ電極までの電流通路の抵抗を著しく小さくしている。これらにより、ＩＧＢＴ部のオン抵抗を小さでき大幅に低損失にし絶対最大定格電流容量を増大させ、過負荷動作時の大きな過負荷電流を低損失で達成している。このように本実施例の逆導通ＩＧＢＴは定常時と過負荷時のいづれにおいても低損失である一方、その厚さは約３００μｍであり、素子製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度を有している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離し低いオン抵抗と高い機械強度を両立させたことによる効果である。
スナップバック現象が現れＩＧＢＴ部がオンするまでの時間はおおよそ７５ナノ秒であり、ｄＩsb／ｄｔは約２８５Ａ／μｓ、ｄＶsb／ｄｔは約−１０．３Ｖ／μｓである。従って、回路動作に及ぼす影響は実用上まったく無視できるレベルでありスナップバック現象による悪影響は大幅に抑制できた。これは、本発明に特有のトレンチコレクタ構造と埋込端部コレクタ構造による効果であり、しかも単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できている。
このようにスナップバック現象を大幅に抑制できたのは、上記したようにパイロットＩＧＢＴに加えて、本実施例特有のｐ＋トレンチコレクタ領域こフィールド領域下のｐ＋埋込コレクタの活用によるものであり、単にパイロットＩＧＢＴを用いた従来構造に比べて素子面積も低減できている。  
【００６９】
以上のように、本実施例によれば、低オン抵抗で高い機械強度を有するとともに、過負荷動作時に低損失であるのみならず定常動作領域では特に著しく低損失であり、更に小面積でスナップバック現象を抑制できる逆導通ＩＧＢＴを実現できる。
【００７０】
（実施例２）  
本実施例は耐圧は１．２ｋＶ級、定格出力電流は２２Ａ、絶対最大定格電流は５０Ａ級の４Ｈ−ＳｉＣ逆導通ＩＧＢＴ半導体素子であり、チップサイズは８．８ｍｍｘ２．４ｍｍであり、活性領域は約８ｍｍｘ２ｍｍである。
【００７１】
図２は、実施例２にかかるＳｉＣ逆導通ＩＧＢＴ半導体素子を模式的に示す断面図である。実施例１の素子に比べて、セルの形状および構造はほぼ同じであるが、ｐ＋トレンチコレクタ領域２１５および第１コレクタ電極２１９とｎトレンチバッファー２１６をチップ両端のみに設けている点、ｐ埋込コレクタ導電層２２０の抵抗率を小さく且つ厚くしている点、パイロットＩＧＢＴに対応するｐ埋込コレクタの幅を長くしている点を除けば実施例１と大きな差異はない。
【００７２】
本実施例では、ｐ＋トレンチコレクタ領域２１５やｎトレンチバッファー２１６を素子内部に設けないで素子両端のみに設ける一方、ｐ埋込コレクタ導電層２２０を厚く低抵抗率にすることにより低オン抵抗と低損失化を達成している。
またｐ＋トレンチコレクタ領域２１５や第１コレクタ電極２１９およびｎトレンチバッファー２１６を素子内部に多数設けることはしないで、素子の両端部のみに設けることで良いので製作プロセスを簡略化できる。すなわち機能的には実装時に第１コレクタ電極２１９にワイヤボンディングできればよいので、ｐ＋トレンチコレクタ領２１５の幅を大きくでき加工しやすいとともに、必ずしも約１６μｍと厚くしなくともよく、場合によってはｐ＋トレンチコレクタ領域２１５を形成しないでｐ埋込コレクタ層２０３の露出させた端部に第１コレクタ電極２１９のみを直接形成してもよくｐ＋トレンチコレクタ領域２１５形成用のエピタキシャルプロセスが簡略化もしくは割愛できる。この場合、ｎトレンチバッファー２１６内での電圧降下が減少することになるが、パイロットＩＧＢＴ部の幅を大きくして電圧降下を増大し相殺している。
【００７３】
このように実施例１に比べて製作プロセスを大幅に簡略化できる。この簡略化した本実施例の製作プロセスのフローは  上記の[００５７]〜[００６４]に記載の実施例１の製作プロセスにおいて、[００６０]を除いて他を実施例１と同様に実施するものである。      
【００７４】
なお、プラズマエッチングによりｐ埋込コレクタ導電層２２０が露出するまでＳｉＣをエッチングする際に、ｐ埋込コレクタ層２０３は少しでも抵抗を低減するためには残存するのが好ましいが、約１．５μｍと薄いのでエッチング除去されてしまっても構わない。この場合は、電極２１９が素子端部のｐ埋込コレクタ導電層２２０上に直接設けられることになる。
【００７５】
つぎに、本実施例２にかかるＳｉＣ逆導通ＩＧＢＴの特性と特徴を説明する。
前記の逆導通ＩＧＢＴ２００はＴＯ型の高耐圧パッケージに実装して動作試験に供した。すなわち、パッケージのダイボンディング用リードフレームに逆導通ＩＧＢＴチップの第２コレクタ電極２０１をはんだ付けし、更に逆導通ＩＧＢＴチップ端部に設けた第１コレクタ電極と上記のダイボンディング用リードフレームとを複数本のＡｌワイヤで結線し第１コレクタ電極２１９と第２コレクタ電極２０１を電気的に接続した。また、エミッタ電極２１４とエミッタリード端子を複数本のＡｌワイヤで結線するとともに、ゲート電極２１３を集約したチップ上のゲートパットとパッケージのゲートリードとを複数本のＡｌワイヤで結線した。ついで保護用の高耐熱レジンでチップとＡｌワイヤを完全に被覆して３端子の半導体装置としたのち動作試験に供した。
なお特性やその測定の仕方の説明に当たっては、煩雑さを避けるために、接続されている第１コレクタ電極２１９と第２コレクタ電極２０１を総称して、単にコレクタ電極と記載する。
【００７６】
ゲート電圧を印加しない状態でエミッタ電極２１４とコレクタ電極間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１．３８ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．５×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも３×１０−２Ａ／ｃｍ２以下と良好である。
【００７７】
また、ゲート電極２１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極２１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、実施例１と同様に２．０Ｖの順方向電圧で所定の定常動作電流の約２２Ａを流すことができた。従ってオン抵抗は約９０ｍΩと低く著しい低損失を達成できた。更に順方向電圧を増加するとスナップ現象が現れＩＧＢＴ部がオンし、更に順方向電圧を増加すると約２３０％の過負荷電流に相当する５０Ａを約３．５Ｖのオン電圧で流すことができ、過負荷動作時の低損失を達成できた。過負荷率Ｎは約２．３であり従来に比べて十分高い。
【００７８】
なお、上記の著しく低い約９０ｍΩのオン抵抗は素子の活性化面積を考慮すると、１４．４ｍΩｃｍ２の特性オン抵抗に相当し、ＳｉＣ−ＭＯＳＦＥＴと耐圧の理論的な相関関係から考慮しても妥当な低い値である。一方逆導通ＩＧＢＴチップの厚さは約３００μｍであり製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度を有している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離し低いオン抵抗と高い機械強度を両立させたことによる効果である。
スナップ現象が現れＩＧＢＴ部がオンするまでの時間はおおよそ７５ナノ秒であり、ｄｄＩsb／ｄｔは約９２Ａ／μｓ、ｄＶsb／ｄｔは約―６．０Ｖ／μｓである。従って、回路動作に及ぼす影響は実用上無視できるレベルである。これは、本発明に特有のトレンチコレクタ構造と埋込端部コレクタ構造による効果であり、しかも単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できている。
なお、本実施例では図２に即して、両端のみにｐ＋トレンチコレクタ領域２１５および第１コレクタ電極２１９とｎトレンチバッファー２１６をチップ設けた例について説明したが、素子中央部に同様に設けた構造でも同等の効果が得られるものである。
【００７９】
以上のように、本実施例によれば、低オン抵抗で高い機械強度を有し、過負荷動作時に低損失であるのみならず定常動作領域では更に著しく低損失である逆導通ＩＧＢＴを実現できる。更に、実施例１に比べてその製作プロセスを大幅に簡略化できる。
【００８０】
（実施例３）          
本実施例は耐圧１．２ｋＶ級、定格出力電流は２０Ａ、絶対最大定格電流は５０Ａ級のヘテロ構造３Ｃ−ＳｉＣ逆導通ＩＧＢＴ半導体素子であり、チップサイズは８．８ｍｍｘ２．４ｍｍであり、活性領域は約８ｍｍｘ２ｍｍである。
【００８１】
図３は、実施例３にかかるヘテロ構造の３Ｃ−ＳｉＣ逆導通ＩＧＢＴ半導体素子を模式的に示す断面図である。セルの形状および構造は実施例２とほぼ同じである。上記の実施例２の半導体素子に比べて、ｎ＋ドレイン３０２およびｐ埋込コレクタ導電層３２１と第１の短絡領域３２０を厚さ２８０μｍのＳｉ単結晶基板を用いて形成し、その上に３Ｃ−ＳｉＣ逆導通ＩＧＢＴ半導体素子を形成している点が大きく異なる。
【００８２】
本実施例は他の実施例に比べて次の特徴を有する。まずＳｉ単結晶基板はＳｉＣ基板に比べて安価であるうえに、大口径化が容易にでき経済性に秀でている。更に、結晶が高品質であり高不純物濃度にしても結晶欠陥が少なく且つ低抵抗率化が容易に実現できる。また、３Ｃ−ＳｉＣは４Ｈ−ＳｉＣに比べてＳｉとの結晶格子間隔差が極めて少なく、Ｓｉ基板の上に結晶品質の良いエピタキシャル成長層を容易に形成できるので、高性能の半導体素子の製作が容易である。
【００８３】
この結果、Ｓｉ基板内に形成したｐ埋込コレクタ導電層３２０は不純物濃度を約１ｘ１０２１ｃｍ−３にした場合、抵抗率を０．０００５Ωｃｍ以下に大幅に低減でき、ＩＧＢＴの抵抗を低減し低損失化できる。また、Ｓｉ基板の上に結晶品質の良いエピタキシャル成長層を容易に形成でき、３Ｃ−ＳｉＣの電子移動度は高く９００ｃｍ２／Ｖ秒以上であり４Ｈ−ＳｉＣとほぼ同等の高性能のＭＯＳＦＥＴを容易に実現できる
【００８４】
つぎに、本３Ｃ−ＳｉＣ逆導通ＩＧＢＴ半導体素子の製作フローを説明する。まず、ｎ＋ドレイン３０２を構成する結晶面（１００）のＳｉ単結晶基板上にｐ埋込コレクタ導電層３２１を選択的に形成する。この際、自動的に第１の短絡領域３２０が形成される。その上に３Ｃ−ＳｉＣのｐ埋込コレクタ層３０３をヘテロエピタキシャル成長させ、この層を貫通する第２のｎ＋短絡部領域３０４をイオン打込みにより形成する。ついでｎバッファー層３０５、ｎドリフト層３０６を順次エピタキシャル成長により形成する。更にイオン打込みにより、ｎドリフト層３０６内に選択的にｐボディ領域３０７を形成し、ついでｐボディ領域３０７内に２個のｎ＋エミッタ領域３０８および２個のｐ−低濃度チャネル領域３０９、更にｐ＋コンタクト領域３１０を選択的に形成する。その後、ゲート絶縁膜３１１を形成し、これを介して多結晶Ｓｉからなるゲート電極３１２および層間絶縁膜３１３を設け、ついでエミッタ電極３１４と第１のコレクタ電極３１９更に裏面の第２コレクタ電極３０１を形成する。その後、ダイシングを行い逆導通ＩＧＢＴ素子３００を完成する。
【００８５】
つぎに、本実施例３にかかるＳｉＣ逆導通ＩＧＢＴの特性と特徴を説明する。逆導通ＩＧＢＴ３００は、前記の実施例２と同様にＴＯ型の高耐圧パッケージに実装して動作試験に供した。当然ながら、第１コレクタ電極１０１と第２コレクタ電極１１９は電気的に接続している。
ゲート電圧を印加しない状態でエミッタ電極３１４とコレクタ電極間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１．１７ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で２．５×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも３．８×１０−２Ａ／ｃｍ２以下と良好である。
【００８６】
また、ゲート電極３１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極３１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、実施例２と同様に２．１Ｖの順方向電圧で所定の定常動作電流の約２０Ａを流すことができ、約１０５ｍΩと極めて低いオン抵抗を実現し著しい低損失を達成できた。このように、１．２ｋＶ以上の耐圧と著しく低いオン電圧にも関わらず、逆導通ＩＧＢＴチップの厚さは約３００μｍであり製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度を有している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離することにより低いオン抵抗と高い機械強度を両立させたことによる効果である。
更に順方向電圧を増加するとスナップ現象が現れＩＧＢＴ部がオンするが、更に順方向電圧を増加すると２５０％の過負荷電流に相当する５０Ａを約３．０Ｖのオン電圧で流すことができ、過負荷動作時の低損失を達成できた。この２．５の過負荷率Ｎは従来に比べて十分高い値である。
スナップバック現象が現れＩＧＢＴ部がオンするまでの時間はおおよそ７５ナノ秒であり、ｄＩsb／ｄｔは約８９Ａ／μｓ、ｄＶsb／ｄｔは約−５．３Ｖ／μｓである。従って、回路動作に及ぼす影響は実用上まったく無視できるレベルでありスナップバック現象による悪影響は大幅に抑制できた。これは、本発明に特有の埋込端部コレクタ構造による効果であり、単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できている。
また、上記の低抵抗とスナップバック現象の抑制の達成にはＳｉ基板と３Ｃ−ＳｉＣを本発明の構造と組み合わせた効果の寄与も大きい。すなわち、Ｓｉ基板は現在のＳｉＣ基板に比べて結晶性が良く同不純物濃度で伝導性が優れているためｐ埋込コレクタ導電層に好適であり、その抵抗率を０．０００５Ωｃｍ以下に大幅に低減できている。
【００８７】
以上のように、本実施例によれば、高い機械強度で更なる低オン抵抗を有し、過負荷動作時に低損失であるのみならず、定常動作領域でも更に著しく低損失にでき、小面積でスナップバック現象とその経時劣化を抑制できる。
【００８８】
（実施例４）
実施例４にかかる半導体素子は、構成や構造を図示していないが、設計耐圧が６００Ｖ、定格出力電流は４０Ａ、絶対最大定格電流は１００Ａ級の素子であり過負荷率Ｎが２のＳｉ逆導通ＩＧＢＴである。上記の実施例２のＳｉＣ逆導通ＩＧＢＴに比べると、Ｓｉ半導体材料から構成されており半導体層や半導体領域の不純物濃度や厚さがＳｉの物性値に基づいて設定されている点、チップサイズが１２．８ｍｍｘ１２.４ｍｍと大きい点を除けば素子は実施例２とほぼ同じ構成である。
本実施例は、他の実施例に比べて電気特性実現領域と機械強度実現領域の全てをＳｉ半導体で構成しているので次の特徴がある。すなわち、Ｓｉ単結晶基板やＳｉ半導体素子製造プロセスはＳｉＣに比べて安価であるうえに、大口径化が容易にでき経済性に秀でている。更に、ＳｉＣよりも結晶が高品質であり高不純物濃度にしても結晶欠陥が少なく且つ低抵抗率化が容易に実現できるので、ｐ埋込コレクタ導電層の抵抗率を０．０００５Ωｃｍ以下に大幅に低減できるので本逆導通ＩＧＢＴの抵抗を低減できるとともにビルトイン電圧が約０．８ＶとＳｉＣの１／４なので大幅な低損失化を達成できる。
【００８９】
ドリフト層は不純物濃度が３ｘ１０１４ｃｍ−３、厚さが約６０μｍであり、ｐ埋込端部コレクタの幅は約２００μｍである。
本実施例になるＳｉ―ＩＧＢＴは室温での耐圧すなわちなだれ降伏を示す電圧は約６４０Ｖであった。また、ゲート電極に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、２．５Ｖで所定の定常動作に必要な定格出力電流の約４０Ａを流すことができた。オン抵抗は約６３ｍΩであり、特性オン抵抗は９１ｍΩｃｍ２である。この低い特性オン抵抗はＳｉ―ＭＯＳＦＥＴの耐圧と特性オン抵抗の理論的な相関関係から考慮しても適正な低い値である。一方逆導通ＩＧＢＴチップの厚さは約３００μｍであり製作時の加工歪に母材のＳｉウエーハが十分耐える高い機械強度を有している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離し低いオン抵抗と高い機械強度を両立させたことによる効果である。
【００９０】
更に順方向電圧を増加するとスナップ現象が現れてＩＧＢＴ部がオンしてオン電流が流れ始め、２５０％の過負荷電流に相当する絶対最大定格電流４０Ａを約１．９Ｖの低いオン電圧で流すことができ過負荷動作時の低損失を達成できた。
【００９１】
本実施例では、実施例２と同様にｐ＋トレンチコレクタ領域とｎドリフト層の間にｎトレンチバッファー領域を設けている。これにより、ｐ埋込コレクタ領域上のｎバッファー層の内部抵抗に加えて、素子の面に直交する長さ約６０μｍのｎトレンチバッファー領域における内部抵抗も活用することができ、比較的低い電流で０，７ＶのＳｉのビルトイン電圧に相当する電圧降下を達成してオンさせることができ、スナップバック現象におけるＶsbも低い値に抑制できている。従来例２のように素子の面に平行なｐ埋込コレクタ層の上のみにパイロットＩＧＢＴを形成する構造の場合はＷｐを約２６０μｍにしないと本実施例と同等のＶsbまで低減できない。本実施例では上記のように約２００μｍのｐ埋込端部コレクタの幅で同等のＶsbを達成しており、小面積でスナップバック現象の抑制を達成できている。
スナップバック現象が現れＩＧＢＴ部がオンするまでの時間はおおよそ９０ナノ秒であり、ｄＩsb／ｄｔは約６５７Ａ／μｓ、ｄＶsb／ｄｔは約−１２．５Ｖ／μｓである。上記の従来例２の構造から推測される値に比べて大幅に小さく、回路動作に及ぼす影響は実用上無視できるレベルでありスナップバック現象による悪影響は大幅に抑制できた。これは、本発明に特有の埋込端部コレクタ構造による効果と結晶性が良く同不純物濃度で伝導性が優れているＳｉでこの埋込端部コレクタを構成している効果によるものである。
【００９２】
以上のように本実施例によれば経済性に優れたＳｉ半導体を用いて、低オン抵抗で高い機械強度を有し、過負荷動作時には特に著しく低損失であるとともに、より小面積でスナップバック現象を抑制できるＳｉ逆導通ＩＧＢＴを実現できる
【００９３】
（実施例５）              
本実施例は実施例１と同様の、耐圧は１．２ｋＶ級、定格出力電流は４５Ａ、絶対最大定格電流は１３５Ａ級の素子であり過負荷率Ｎが３の高過負荷に対応できる素子である。図４は、実施例４にかかる４Ｈ−ＳｉＣ逆導通ＩＧＢＴ半導体素子を模式的に示す断面図であり、図１の実施例１の左側グループセルの３個半のセルとｐ＋トレンチコレクタ領域４１５の半分のみを図示し他は割愛し破線領域として示している。
上記の実施例１の半導体素子に比べて、ｎドリフト領域にスーパージャンクション構造を採用している点とｐ＋トレンチコレクタ領域４１５の形成にスーパージャンクション製作プロセスを兼用しているので不純物濃度が異なる点およびｎトレンチバッファー領域を設けていない点を除けば、実施例１とほぼ同じである。
【００９４】
本実施例は、上記の実施例１と同様に、低オン抵抗で高い機械強度を有し、過負荷動作時に低損失であるのみならず、スーパージャンクション構造を採用しているので同耐圧の実施例よりも定常動作領域では特に著しく低損失である。またスーパージャンクション構造製作プロセスを兼用しているのでｐ＋トレンチコレクタ領域４１５の製作プロセスを簡略化できる。
【００９５】
スーパージャンクションは公開特許公報：特開２００３−２７３３５５などで開示され実用化されており、その詳細説明は割愛するが、本実施例の理解に不可欠な主要点を以下に記述する。図４に示すように、実施例１のｎ−ドリフト層１０６に代わって、ｐ−カラム４２３とこのｐ−カラムによってｎ−ドリフト層が分断されて形成されたｎ−カラム４２４から形成された構造になっている。ｎ−ドリフト層該当部にｐ−カラム４２３を形成すると、その間のｎ−カラム４２４は自動的に形成される。従って、図４においてｐ−カラム４２３とｎ−カラム４２４は交互に設けられている。
【００９６】
実施例１の場合は主端子間に順方向電圧を印加すると、ｐボディ領域１０７とドリフト層１０６で構成するｐｎ接合が逆バイアスされドリフト層内に空乏層が拡がり電界が緩和されるが、ｐｎ接合付近に電界が局所的に集中し高くなってしまう。本実施例のスーパージャンクションの場合は、耐圧に相当する順方向電圧を印加すると、低不純物濃度のｐ−カラム４２３と低不純物濃度のｎ−カラム４２４で構成するｐｎ接合から空乏層が拡がり、両カラムが全て空乏化されるので電界の局所的な集中を防止できる。この結果、素子のオン抵抗と耐圧の相反関係を改善でき、同じ耐圧の場合でも実施例１のドリフト層の不純物濃度に比べてｐ−カラム４２３とｎ−カラム４２４の不純物濃度を大幅に増大でき大幅なオン抵抗の低減ができる。
このためにはｐ−カラム４２３とｎ−カラム４２４の不純物濃度と水平方向の幅（すなわち同極性のカラム間の距離）は、耐圧に相当する順方向電圧印加時には完全に空乏化してしまう値に設定することが必要となる。例えば両カラムの不純物濃度は７×１０１６ｃｍ−３、幅は２．５μｍであってもよい。カラムの縦方向の厚さは実施例１におけるｎバッファー層とｐボディ領域間の厚さと同じ１２μｍであってもよい。その他の各層の不純物濃度や寸法などはｐ＋トレンチコレクタ領域４１５を除けば実施例１と同じである。
【００９７】
つぎに本実施例の特徴であるｐ−カラム４２３とｐ＋トレンチコレクタ領域４１５の製作方法について図５と一部図４を用いてその製作フローを説明する。図５では主要点に注目した説明を行う都合上、ｐ＋トレンチコレクタ領域５１５(図４の４１５)とその左右に各１個のｐ−カラム５２３(図４の４２３)を有するｐボディ５０７(図４の４０７)を配置して模式化するとともに、下記に示すように複数の半導体層を一括して半導体層５５０として模式化してある。
【００９８】
ｎ−カラム５２４(図４の４２４)は〔００９５〕に記したように、ｐ−カラム５２３(図４の４２３)を形成するとこれによりｎ−ドリフト層が分断されて自動的に形成されるので、図５にはｎ−カラムの番号と矢印は記述しない。
まず図４におけるドレイン層４０２を構成する厚さが約２９０μｍの高濃度のｎ＋基板に、ｐ＋埋込コレクタ導電層４２０とｐ埋込コレクタ層４０３を形成する。これらは煩雑化を防ぐために、図５では一括して半導体層５５０として記してある。
つぎに半導体層５５０のおもて面にｎバッファー層５０５(図４の４０５)をエピタキシャル成長法で形成し、ついでｐ埋込端部コレクタ領域４１７に接続するｐ＋トレンチコレクタ領域部分５１５−０をアルミニュームのイオン打込みにより選択的に形成する。  
【００９９】
つぎに、ドリフト層を構成するｎ−半導体層５２５をエピタキシャル成長し、更にマスキング用の酸化膜５２６を形成し、更にｐ＋トレンチコレクタ領域部分５１５−０上の酸化膜を除去する。その後、レジスト膜５２７を形成すると図５ａの構成になる。
【０１００】
つぎに、ｐ＋トレンチコレクタ領域５１５(図４の４１５)とｐ−カラム５２３(図４の４２３)形成用のイオン打込みをするために、イオン打込み部のレジスト膜５２７を選択的に除去する。この結果、ｐ＋トレンチコレクタ領域該当部はＳｉＣが露出するが、ｐ−カラム５２３該当部は酸化膜が露出する。ついで高い打込みエネルギーでＡｌイオンのイオン打込みをすると図５ｂの構成になる。すなわち、ｐ＋トレンチコレクタ領域該当部５１５−１は露出しているので所定の高濃度のＡｌが注入されるが、ｐ−カラム該当部５２２−１には酸化膜でマスクされているので所定の低濃度のＡｌしか注入されない。
【０１０１】
この状態でレジスト膜を形成し、上記の〔００９９〕の工程を再度実施すると、ｐ＋トレンチコレクタ領域該当部５１５−２とｐ−カラム該当部５２３−２が形成され、図５ｃの構成になる。
このように上記の〔００９９〕の工程を複数回繰り返し、図５ｄに示すように所定の設計幅と厚さのｐ−カラム５２３を完成する。
【０１０２】
つぎに、上記のｎ−半導体層５２５と同じ不純物濃度をもつｎ−半導体層５０９をエピタキシャル成長し、上記の〔００９９〕の工程を再度実施しｐボディ領域５０７とｐ＋トレンチコレクタ領域該当部５１６(図４の４１５)を選択的に形成する。この際ｐボディ領域５０７(図４の４０７)が確実にｐ−カラム５２３(図４の４２３)と接触するように、ｎ−半導体層５０９の厚さはｐボディ領域５０７の厚さ以下にする必要がある。
ついで、ｐボディ領域５０７用のｐ＋コンタクト領域５１０とｐ＋トレンチコレクタ領域５１５用のｐ＋トレンチコンタクト領域５２５(図４の４２５)を選択的に形成しｐ＋トレンチコレクタ領域５１５(図４の４１５)を完成する。更にｎエミッタ領域５０８(図４の４０８)を選択的に形成し５ｅの構成にする。その後は実施例１と同様の製作フローを実施し、図４の素子を完成する。
【０１０３】
上記の完成素子チップを実施例１と同様にパッケーに実装し素子特性測定に供した。室温での耐圧すなわちなだれ降伏を示す電圧は約１．３４ｋＶである。また、なだれ降伏前のリーク電流は室温で２．８×１０−３Ａ／ｃｍ２と良好である。
【０１０４】
ゲート電極４１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極４１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、１．４Ｖの非常に低い電圧で所定の定常動作電流の約４５Ａを流すことができた。特性オン抵抗は約９．９６ｍΩｃｍ２であり著しく低く、大幅な低損失を達成できた。更に順方向電圧を増加するとスナップバック現象が現れＩＧＢＴ部がオンし、３００％の過負荷電流に相当する１３５Ａを約３．９Ｖのオン電圧で流すことができ過負荷動作時の低損失を達成できた。この過負荷率Ｎは３は従来に比べて格段に高い。
一方逆導通ＩＧＢＴチップの厚さは約３００μｍであり、素子製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度を有している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離し低いオン抵抗と高い機械強度を両立させたことによる効果である。
スナップバック現象が現れＩＧＢＴ部がオンするまでの時間はおおよそ９０ナノ秒であり、ｄＩsb／ｄｔは約９２Ａ／μｓ、ｄＶsb／ｄｔは約−２．７Ｖ／μｓである。従って、回路動作に及ぼす影響は実用上無視できるレベルでありスナップバック現象による悪影響は大幅に抑制できた。これは、本発明に特有の埋込端部コレクタ構造による効果であり、単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できている。
【０１０５】
以上のように、本実施例によれば、低オン抵抗で高い機械強度を有するとともに、過負荷動作時に低損失であり、特に定常動作領域では他の実施例に比較して著しく低損失である。また、トレンチコレクタ領域をカラムの製作プロセスで製作できるので製作を簡略にできる。
【０１０６】
（実施例６）        
本実施例は実施例１とほぼ同じ特性仕様の４Ｈ−ＳｉＣ逆導通ＩＧＢＴ半導体素子であり、耐圧は１．２ｋＶ級、定格出力電流は４０Ａ、絶対最大定格電流は９０Ａ級の素子である。
図６は、実施例６にかかるＳｉＣ逆導通ＩＧＢＴ半導体素子を模式的に示す断面図である。上記の実施例１の半導体素子に比べて、ｐ埋込コレクタ導電層を設けずｐ埋込コレクタ層６０３を厚く且つ高不純物濃度にしている点、ｐ＋トレンチコレクタ領域６１５とｎドリフト層６０６の間のおもて面近くにＳｉＯ２酸化膜６２３を設けその奥にはｎトレンチバッファー領域６１６を設けている点を除けば素子構造や素子形状は実施例１とほぼ同じである。
【０１０７】
本実施例は、上記の実施例１と同様に低オン抵抗で高い機械強度を有し、過負荷動作時に低損失であるのみならず定常動作領域では著しく低損失であるとともに、素子おもて面の積層欠陥に起因するＶsbの経時増大を大幅に抑制するに当たって、スナップバック現象の抑制効果をあまり損ねることのないように工夫している。また、ｐ＋埋込コレクタ導電層を設けないため素子の製作プロセスを大幅に簡略化できる。ｐ＋埋込コレクタ導電層を設けないため過負荷動作時の損失は少し増加するが、定常動作領域の著しい低損失は維持できる。
【０１０８】
本実施例ではｐ埋込コレクタ層６０３を厚く且つ高不純物濃度にしている。その値は例えば厚さが約６μｍ、不純物濃度が１×１０２０ｃｍ−３であってもよい。
またその製作方法は次のようなフローによるものであってもよい。すなわち、まず約２９０μｍ厚のオフアングルｎ＋高不純物濃度ＳｉＣ基板を用いて、おもて面に約１．０μｍ厚のｐ層をエピタキシャル成長で形成し、ついでレジスト膜で被覆しｎ＋短絡部領域６０４の形成領域となる箇所に開口部を形成し、更にこのレジスト膜をマスクとして窒素を高濃度高加速エネルギーでイオン打ち込みし選択的にｎ＋短絡部領域１０４を形成する。以上のエピタキシャル成長膜形成とｎ＋短絡部領域への選択的イオン打ち込みを複数回繰り返して所定の厚さのｐ埋込コレクタ層６０３とｎ＋短絡部領域６０４を形成する。
その後は｛００５９｝以降に記載の実施例１のプロセスフローに準じて製作するとよい。
【０１０９】
スナップバック現象の抑制効果をあまり損ねることなくＶsbの経時増大を大幅に抑制できる理由を以下に説明する。本実施例では、ＳｉＯ２酸化膜６１８をｐ＋トレンチコレクタ領域６１５とｎドリフト層６０６の間の素子おもて面に近い部分のみに設け、おもて面から離れた奥の部分にはｎトレンチバッファー領域６１６を設けている。このため、ゲート電極６１２に閾値電圧以上のゲート電圧を印加した状態でコレクタ電極とエミッタ電極６１４間に順方向電圧を印加すると、ＳｉＯ２酸化膜６１８とｎドリフト層６０９の間にｎ電荷蓄積層６２０が形成される。この結果、電子電流の通電ルートとして点線ｃで示すようなエミッタ電極６１４、エミッタ領域（ソース領域として機能）６０８、チャネル領域６０９、ｎ蓄積層６２０、ｎトレンチバッファー領域６１６、ｐ埋込端部コレクタ領域６１７上のｎバッファー層６０５、ｎ短絡領域６０４、ｎ＋ドレイン層６０２、第２コレクタ電極６０１のルートを確保できる。
従って、ｐ埋込端部コレクタ領域６１７上のｎバッファー層６０５内の電圧降下にｎトレンチバッファー領域６１６内の電圧降下が加算され、実施例１と異なりｎトレンチバッファー領域６１６とＳｉＯ２酸化膜６１８の接触部付近においてｎバッファー層内の電圧降下が最大となる。この付近の電界降下が、２．７Ｖのビルトイン電圧以上になるとこの部分のｐ＋トレンチコレクタ領域６１５から正孔の注入が起こりＩＧＢＴ部分がオンする。このように素子おもて面付近でなく素子内部でＩＧＢＴ部分をオンさせるので、素子おもて面の積層欠陥に起因するＶsbの経時増大を大幅に抑制できる。
上記の理由の説明に当たっては図６の中央のｐ＋トレンチコレクタ領域の右側のグループセルを用いて説明したが、実際には図６の中央の左側のグループセルのｐ＋トレンチコレクタ領域６１５の方が説明に用いた右側のグループセルのｐ＋トレンチコレクタ領域よりも長いので、左側のＩＧＢＴ部分から先にオンする。このように各グループセルの両端のｐ埋込端部コレクタ領域６１７の長さを変えてもスナップバック現象の抑制効果をあまり損ねることはない。なお、Ｖsbの経時増大の抑制のためにＳｉＯ２酸化膜６１８を設けたためにｎバッファー層が短くなるが、その分ｐ＋トレンチコレクタ領域６１５を長くすることにより相殺でき、スナップバック現象の抑制効果をあまり損ねることなくＶsbの経時増大の抑制効果を享受できる。
【０１１０】
以下に、本実施例６にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極６１４とコレクタ電極間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１．３５ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．５×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも２．５×１０−２Ａ／ｃｍ２以下と良好である。実施例１に比べて、耐圧が少し高く、リーク電流が小さくできている。
【０１１１】
ゲート電極６１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極６１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、実施例１と同様に２．２Ｖの低い順方向電圧で所定の定常動作電流の約４０Ａを流すことができた。従ってオン抵抗は約５５ｍΩと極めて低く著しい低損失を達成できた。また順方向電圧を増加するとスナップ現象が現れＩＧＢＴ部がオンし、更に順方向電圧を増加すると２２５％の過負荷電流に相当する９０Ａを約４．１Ｖのオン電圧で流すことができ過負荷動作時の低損失を達成できた。過負荷率Ｎは２．２５であり十分高い。
なお、上記の著しく低い約５５ｍΩのオン抵抗を達成する一方、逆導通ＩＧＢＴチップの厚さは約３００μｍであり製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度をも達成している。これは、本発明に特有の電気特性実現領域と機械強度実現領域を分離し低いオン抵抗と高い機械強度を両立させたことによる効果である。
スナップ現象におけるｄＩsb／ｄｔは約１００Ａ／μｓ、ｄＶsb／ｄｔは約−４．６Ｖ／μｓである。従って、回路動作に及ぼす影響は実用上無視できるレベルであり、実施例２に比べてスナップ現象は更に抑制できた。これは、本発明に特有のトレンチコレクタ構造と埋込端部コレクタ構造による効果であり、しかも単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できている。
【０１１２】
一方、Ｖsbの経時増大の抑制効果を調べた。まず４０Ａの定常動作状態と９０Ａの過負荷動作状態を交互に繰り返してスナップバック現象を１０００回繰り返す試験を実施した後に、室温に戻して９０Ａの過負荷動作時すなわちＩＧＢＴ動作時のオン電圧を測定した。その結果、実施例１ではオン電圧が０．５Ｖ以上増加する劣化素子が数％発生し中には１５Ｖ以上増加する素子も存在した。しかし、本実施例の場合は０．５Ｖ以上増加する劣化素子は１％以下にとどまっており、最大でも０．９Ｖの増加にとどまっていた。
本実施例でも実施例１と同様に、エミッタ電極６１４が覆っていない素子おもて面部分で、ドリフト領域をごく一部であるが観察できる。一般に素子に通電してエレクトロルミネッセンスを観察することにより積層欠陥を観察できる。そこで上記の本実施例の１％の劣化素子を観察した結果、上記の繰り返し試験前後でおもて面付近の積層欠陥の面積の拡大は観察されなかった。一方、実施例１の数％の劣化素子では大部分に、おもて面付近の積層欠陥の面積の拡大が観察された
【０１１３】
なお、本実施例ではｐ＋トレンチコレクタ領域６１５とｎドリフト層６０６の間のおもて面近くにＳｉＯ２酸化膜６１８を設け、その奥にはｎトレンチバッファー領域６１６を設けているが、ｐ＋トレンチコレクタ領域６１５とｎドリフト層６０６の間全体にｎトレンチバッファー領域６１６を設け、更にｎドリフト層６０６とこのｎトレンチバッファー領域６１６のおもて面近くのみにＳｉＯ２酸化膜６１８を設けても同等の効果を得ることができる。
【０１１４】
以上のように、本実施例によれば、低オン抵抗で高い機械強度を有し、過負荷動作時に低損失であるのみならず定常動作領域では特に著しく低損失であるとともに、Ｖsbの経時増大を抑制できるにも関わらずスナップバック現象がより抑制された逆導通ＩＧＢＴを実現できる。更に、製作プロセスを大幅に簡略化できる。
【０１１５】
（実施例７）  
本実施例はトレンチゲート型４Ｈ−ＳｉＣ逆導通ＩＧＢＴ半導体素子であり、耐圧は９００Ｖ級、定格出力電流は４５Ａ、絶対最大定格電流は１８０Ａ級の素子であり過負荷率Ｎが４の高過負荷に対応できる素子である。
図７は、実施例７にかかる半導体素子であるＳｉＣ逆導通ＩＧＢＴを模式的に示す断面図である。
上記の実施例６のＳｉＣ逆導通ＩＧＢＴに比べると、ゲートをトレンチゲートにしている点、これに伴いＪＦＥＴ部がなくなりセルサイズが小さくなっている点を除けば実施例６とほぼ同じ構造である。また、実施例６と同様にｐ埋込コレクタ層６０３を厚く且つ高不純物濃度にしている。
【０１１６】
本実施例でも、各セルグループの両端のセルでは図１の点線ｃに類似の電子電流のルートが維持されており、最端部のセルのエミッタ電極７１４、エミッタ領域（ソース領域として機能）７０８、チャネル領域７０９、トレンチゲートの周囲のｎ蓄積層、フィールド領域、ｎ蓄積層７２４、ｎトレンチバッファー領域７１６、ｐ埋込端部コレクタ領域７１７上のｎバッファー層７０５、ｎ短絡領域７０４、ｎドレイン層７０２、第２コレクタ電極７０１を経由して電子電流が流れる。この電子電流によりｎバッファー層内に電界降下が生じ、短絡領域７０４から最も遠いＳｉＯ２酸化膜７２３とｎトレンチバッファー領域７１６との境界のｐ＋トレンチコレクタ領域７１５付近で電界降下が最大となる。この電子電流が増大しこの電界降下が２．７Ｖのビルトイン電圧以上になるとこの境界付近で正孔の注入が起こりＩＧＢＴ部分がオンする。一旦ＩＧＢＴ部がオンすると電導度変調によりこの部分の抵抗が大幅に低下し大きなバイポーラ電流（正孔電流と電子電流の合算電流）が流れ、この電流が拡がって端部のセル全体がオンし大きなバイポーラ電流が流れる。更に隣接するセルにおいてもこの大きなバイポーラ電流の拡がり電流により電圧降下が増大しｐ埋込コレクタ７０３から正孔注入が生じこの隣接セルがオンする。この繰り返しによりついにはグループセル全体がオンし、結局逆導通ＩＧＢＴ全体がオンし過負荷電流に該当する大きな電流が流れる。
【０１１７】
なお、本実施例では上記の電子電流のルートにより最初にオンするＩＧＢＴ部分のオン電流は、ＳｉＯ２酸化膜７２３がより内部に存在するためにより素子内部を流れるので
素子おもて面の積層欠陥に起因するＶsbの経時増大を大幅に抑制できる。
また、トレンチゲートにした結果、セルの幅を約半分に縮小でき、単位面積当たりのセル数を倍増でき大幅な低損失化を達成できる。更に、ｐ＋埋込コレクタ導電層を設けないため素子の製作プロセスを大幅に簡略化できる。また、ｐ＋埋込コレクタ導電層を設けないため過負荷動作時の損失は幾分増加するが、ｐ埋込コレクタ７０３を例えば４。５μｍと厚くし且つ１×１０２０ｃｍ−３の高不純物濃度にして補償している。
【０１１８】
以下に、本実施例にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極７１４とコレクタ電極間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１．０３ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で３．８×１０−３Ａ／ｃｍ２以下である。
【０１１９】
ゲート電極７１２に閾値電圧以上のゲート電圧約２０Ｖを印加し、ついでコレクタ電極とエミッタ電極７１４間に順方向電圧を印加し増加してゆくとほぼ直線的にＭＯＳＦＥＴ部の通電電流が増加し、０．８４Ｖの著しく低い順方向電圧で所定の定常動作電流の約４５Ａを流すことができた。過負荷率Ｎは４．０であり格段に高い。オン抵抗は約１８．７ｍΩと極めて低く、定常動作での著しい低損失化を達成できた。これはトレンチゲート構造にし、且つｐ埋込コレクタ７０３を厚く高不純物濃度にした効果である。
更に順方向電圧を増加するとスナップ現象が現れＩＧＢＴ部がオンし、更に順方向電圧を増加すると４００％の過負荷電流に相当する１８０Ａを約３．２Ｖの低いオン電圧で流すことができ、過負荷動作の低損失も達成できた。一方逆導通ＩＧＢＴチップの厚さは約３００μｍと厚いので、製作時の加工歪に母材のＳｉＣウエーハが十分耐えることができる高い機械強度を有している。このように、電気特性実現領域と機械強度実現領域を分離した本発明に特有の構造により、低いオン抵抗と高い機械強度を両立させることができた。
なお、スナップバック現象におけるｄＩsb／ｄｔは約＋１０９Ａ／μｓ、ｄＶsb／ｄｔは約−１．９Ｖ／μｓであり、従来例に比べるといづれも大幅に低減できており、回路動作に及ぼす影響は実用上無視できるレベルである。このように、本発明に特有のｐ＋トレンチコレクタ構造とｐ埋込端部コレクタ構造によりスナップバック現象を著しく抑制でき、しかも単に従来例のパイロットＩＧＢＴを適用した場合に比べて小さい面積で実現できている。
【０１２０】
実施例６に比べてＳｉＯ２酸化膜７２３を長くしているのでその分ｎ＋トレンチバッファー領域７１６が短くなり、従って内部抵抗も小さくなりＩsb低減効果が減少するのでｄＩsb／ｄｔが少し大きくなっているが、実用上問題の無いレベルである。一方、Ｖsbの経時増大の抑制効果には改善傾向がみられ良好であった。
【０１２１】
以上のように、本実施例によれば、高い機械強度で更なる低オン抵抗を有し、過負荷動作時に低損失であるのみならず定常動作領域では格段に著しく低損失にでき、更に小面積でスナップバック現象とその経時劣化を抑制できる。  
【０１２２】
（実施例８）  
本実施例は４Ｈ−ＳｉＣ逆導通ＧＴＯサイリスタであり、耐圧２．４ｋＶ級、定格出力電流は４０Ａ、絶対最大定格電流は９０Ａ級の素子である。
図８は、実施例８にかかるＳｉＣ逆導通ＧＴＯサイリスタを模式的に示す断面図である。ＳｉＣ逆導通ＧＴＯ８００のチップサイズは８．８ｍｍｘ４．５ｍｍであり、活性領域は８．０ｍｍｘ４．１ｍｍであり、活性領域を囲んでいる耐圧構造部の幅はダイシング部を含めて素子の左右では０．２ｍｍ、上下では０．４ｍｍである。活性領域中の逆導通ＧＴＯセルはストライブ状であり、セルの幅は３６ミクロンメートルである。チップの厚さはおよそ３００μｍの厚さである。
【０１２３】
図８に示すように、ＳｉＣ逆導通ＧＴＯ６００において、第２アノード電極６０２に裏面が接する厚さ約２９０μｍのｎ＋コレクタ層６０２のおもて面には、ｐ埋込コレクタ導電層６２０と第１の短絡領域６２１が設けられ、それらのおもて面には各々に対向してｐ埋込コレクタ層６０３とこの層を貫通する第２のｎ＋短絡部領域６０４が設けられている。これらの層６０３と領域６０４のおもて面には、ｎバッファー層６０５が設けられている。ｎバッファー層１０５は、ＳｉＣエピタキシャル層である。ｐ埋込エミッタ領域８５３の不純物濃度および厚さは、例えば、それぞれ２．０×１０１８ｃｍ−３および２．５μｍであってもよい。ｎ＋短絡部６０４の不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ−３および２．５μｍであってもよい。また、ｎバッファー層６０５の不純物濃度および厚さは、例えば、それぞれ８×１０１５ｃｍ−３および１．０μｍであってもよい。セルの中のｐ埋込エミッタ層６０３はセルの中心付近に設けてもよく、その幅は１８μｍであってもよい。ｎ＋短絡部６０４の幅も１８μｍであってもよい。
【０１２４】
ｎバッファー層６０５のおもて面には、ｎドリフト層６０６が設けられている。ｎドリフト層６０６は、ＳｉＣエピタキシャル層である。ｎドリフト層６０６の不純物濃度は、および厚さは、例えば、それぞれ５×１０１５ｃｍ−３および２３μｍであってもよい。
【０１２５】
ｎドリフト層６０６のおもて面には、ｐベース領域６０７が設けられており、不純物濃度および厚さは、例えば、それぞれ４×１０１７ｃｍ−３および２．０μｍであってもよい。各ｐベース領域６０７のおもて面には、ｎ＋エミッタ領域６０８が選択的に複数設けられており、その不純物濃度および厚さは、例えば、それぞれ５×１０１８ｃｍ−３および１．０μｍであってもよく、水平方向の幅は、例えば２０μｍであってもよい。ｎ＋エミッタ領域６０８上にはエミッタ電極６０９が設けられている。
【０１２６】
ｎ＋エミッタ領域６０８の両側のｐベース領域６０７上にはゲート電極６１０が設けられている。図示していないが、ゲート電極６１０とｐベース領域６０７の良好なオーミックコンタクトを形成するためにゲート電極６１０直下のｐベース領域６０７のおもて面には８×１０１８ｃｍ−３の不純物濃度のコンタクト領域が設けられている。ｎ＋エミッタ領域６０８とｐ埋込エミッタ層６０３とは対抗するように設けてもよい。
【０１２７】
セルは実施例１と同様に複数個単位でグループ化され各グループ間にはｐ＋トレンチエミッタ領域６１５が設けられている。ｎドリフト領域６０６とｐ＋トレンチエミッタ領域６１５の間には素子のおもて面近くには深さ８μｍまで絶縁膜６１４を設けており、８μｍから約２３μｍに渡ってはｎトレンチバッファー層６１６を設けている。隣り合うｐ＋トレンチエミッタ領域６１５の水平方向の中心間の複数セルをグループセルと定義し、この中心間距離を以下ではグループセルの幅と呼ぶ。ｐ＋トレンチエミッタ領域６１５は少なくともｎドリフト層６０６およびｎバッファー層６０５を貫通してグループセル端部のｐ埋込端部エミッタ領域６１７に接するように設けられている。端部のｐ埋込エミッタは端部のセルのｎ短絡領域６０４からｐ＋トレンチエミッタ領域６１５の水平方向の中心まで延在しており、以下ではｐ埋込端部エミッタ６１７と呼ぶ。従って、ｐ埋込端部エミッタ６１７は端部セル以外のセルのｐ埋込エミッタ層６０３よりも幅が広い。ｐ＋トレンチエミッタ領域６１５はできるだけ低抵抗であることが好ましい。
ｐ＋トレンチエミッタ領域６１５の主表面側の露出面には第１アノード電極６０９が設けられている。第１アノード電極６１９は第２アノード電極６０１に外部で電気的に接続されている
【０１２８】
各グループのセル数は例えば１０個であってもよく、またｐ＋トレンチエミッタ領域６１５の露出面の幅は３０μｍであってもよい。グループセルの幅は４１０μｍであってもよい。図６には２個のグループセルの一部が記載されており、ｐ＋トレンチエミッタ領域６１５を挟んで左側に１０個中３．５個分のセルが、右側に１０個中約０．２個のセルがグループセルの端部すなわちフィールド領域も含めて記載されている。
【０１２９】
各グループの全セルのゲート電極６１０は、各ストライブ状セルの垂直方向の一方の端で隣接するセルのゲート電極６１０に相互に接続されている。また、各グループの全セルのカソード電極６０９は各ストライブ状セルの垂直方向の他方の端で隣接するセルのカソード電極６０９に相互に接続されている。また各セルのｐ埋込エミッタ層６０３は隣接するセルのｐ埋込エミッタ層６０３と接続されており、更に各グループの両端側のセルのｐ埋込エミッタ層６０３は隣接するｐ＋トレンチエミッタ領域６１５に接続されている。
【０１３０】
以下に、本実施例の動作とスナップバック現象抑制のメカニズムを説明する。
まず上記においてゲート電流約１Ａを印加しアノード電極とカソード電極６０９間に順方向電流を印加し増加してゆくと、全セルにおいて各セルごとに図１の点線ａ、ｂで模式的に示すルートを含む多数のルートでｎｐｎトランジスタ電流が流れ、その総和の電流が定常動作電流として機能する。    
その際、各セルグループの両端のセルでは図1の点線ｃで示すルートで、カソード電極６０９、ｎエミッタ領域６０８、ｐベース領域６０７、ｎ蓄積層６２４、ｎトレンチバッファー層６１６、ｐ埋込端部エミッタ領域６１７上のｎバッファー層６０５、ｎ短絡領域６０４、ｎ＋層コレクタ６０２、第２アノード電極６０１を経由して電子電流も流れる。この電子電流によりｎバッファー層内に電界降下が生じるが、短絡領域６０４から最も遠いｎトレンチバッファー層６１６と絶縁膜６１４の接触部付近で電界降下が最大となる。
アノード電極とカソード電極間の印加電圧を増加させてゆき、この電界降下が２．７Ｖのビルトイン電圧以上になるとこの部分のｐ＋トレンチエミッタ領域６１５から正孔の注入が起こり端部のＧＴＯセルがオンする。一旦端部のＧＴＯセルがオンすると導電率変調によりこの部分の抵抗が大幅に低下し大きなバイポーラ電流（正孔電流と電子電流の合算電流）が流れ、この電流が拡がって端部のセル全体がオンし、更に隣接するセルにおいてもこの大きなバイポーラ電流によりｐ埋込エミッタ層６０３上のｎバッファー層６０５内での電圧降下が増大し、ｐ埋込エミッタ層６０３から正孔の注入が生じ隣接セルがオンし、この繰り返しでグループセル全体がオンし、ついには逆導ＧＴＯ全体がオンし過負荷電流に該当する大きな電流が流れる。この間に要するターンオン時間は約２００ナノ秒程度の短い時間である。
【０１３１】
本実施例特有のｐ＋トレンチエミッタ領域６１５を有しない場合は、ｐ埋込エミッタ層６０３上の半分のバッファー層部分での電界降下によりｐ埋込エミッタ６０３の中央部から正孔の注入が生じＧＴＯ部がオンする。従って、電圧降下が生じるバッファー層部分の長さは９μｍと短いのでビルトイン電圧２．７Ｖの電圧降下を生じるには極めて大きな電子電流が必要となり、Ｖsbが大きくなってしまう。この結果、スナップバック現象に起因するｄＩsb／ｄｔやｄＶsb／ｄｔが大きくなり回路に大きな悪影響を及ぼしてしまう。
【０１３２】
一方、本実施例特有のｐ＋トレンチエミッタ領域６１５を設けた場合は、図１の点線ｃのルートにおけるｎトレンチバッファー領域６１６での電圧降下が加算されるので、電子電流をその分抑制できる。本実施例の場合はｎトレンチバッファー領域６１６とｐ埋込端部エミッタ６１７上のｎバッファー層との合計のｎバッファー層の長さは約５６μｍとなるため約６倍長いので、２．７Ｖの電圧降下に達するための電子電流は大幅に小さくて済むためＶｓｂは大幅に小さくなる。この結果、スナップバック現象を大幅に抑制できるものである。
また、実施例６の｛０１０９｝に記載のメカニズムと同様のメカニズムで、ｐベース領域６０７とｐ＋トレンチエミッタ領域６１５間のドレイン層６０６のおもて面の積層欠陥に起因するスナップバック現象の経時変化も大幅に抑制できる。
【０１３３】
つぎに、本実施例のＳｉＣ逆導通ＧＴＯの特性と特徴を説明する。
ゲート電流を印加しない状態でアノード電極とカソード電極６０９間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は２．５ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．１×１０−３Ａ／ｃｍ２以下と良好である。これらはｐトレンチコレクタ領域６１５とｎドリフト層６０６の間にＳｉＯ２酸化膜６１４を設けたことによる効果である
【０１３４】
また、ゲート電流約１Ａを印加し、ついでアノード電極とカソード電極６０９間の順方向電圧を増加してゆくとほぼ直線的にｎｐｎトランジスタ部の電流が増加し、２．４Ｖの順方向電圧で所定の定常動作電流の約４０Ａを流すことができた。バイポーラ従ってオン抵抗は約６０ｍΩと極めて低く著しい低損失を達成できた。更に順方向電圧を増加するとスナップバック現象が現れＧＴＯ部がオンし、更に順方向電圧を増加すると２２５％の過負荷電流に相当する９０Ａを約３．９Ｖのオン電圧で流すことができ、過負荷動作時の低損失を達成できた。過負荷率Ｎは２．２５であり従来に比べて十分高い。
なお、上記の約６０ｍΩの著しく低いオン抵抗にもかかわらず、逆導通ＧＴＯチップの厚さは約３００μｍであるため製作時の加工歪に母材のＳｉＣウエーハが十分耐える高い機械強度を有している。このように、電気特性実現領域と機械強度実現領域を分離した本発明に特有の構造により、低いオン抵抗と高い機械強度を両立させることができた。
スナップバック現象が現れＧＴＯ部がオンするまでの時間はおおよそ１００ナノ秒であるが、スナップバック現象にともなうｄＩsb／ｄｔは約＋１２６Ａ／μｓ、ｄＶsb／ｄｔは約−５．５Ｖ／μｓであり回路動作に及ぼす影響は実用上無視できるレベルである。このように、本発明に特有のトレンチコレクタ構造と埋込端部コレクタ構造によりスナップバック現象を著しく抑制でき、しかも単に従来例のパイロットＩＧＢＴのみを適用した場合に比べて小さい面積で実現できた。
【０１３５】
また、４０Ａの定常動作状態と９０Ａの過負荷動作状態を交互に繰り返してスナップバック現象を１０００回繰り返す試験を実施した後に、室温に戻して９０Ａの過負荷動作時すなわちＧＴＯがオンする際のＶsbを測定すると、実施例１ではオン電圧が０．７Ｖ以上増加する劣化素子が数％発生したが、本実施例の場合は１％以下にとどまる。
【０１３６】
以上のように、本実施例では第１および第２機能素子部がバイポーラ動作のみのＳｉＣ逆導通ＧＴＯにおいても上記の各実施例と同様に、低オン抵抗で高い機械強度を有し、過負荷動作時に低損失であるのみならず定常動作領域でも著しく低損失であるとともに、特にスナップバック現象の抑制効果をあまり損ねることなく素子おもて面の積層欠陥に起因するＶsbの経時増大を大幅に抑制でき信頼性も向上できる。
【０１３７】
以上、第１から第８の実施例に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えばセル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、耐圧１．２ｋＶ級の半導体素子に言及したが、更に低い耐圧の素子や高い耐圧の素子にも展開できるものである。耐圧が高い素子の場合、実施例で言及したチャネルストッパーの他に、ジャンクション・エクステンション・ターミネーション、フィールドプレートやＲＥＳＵＲＦ、フィールドリミッチング  リングなどの各種の電界緩和技術やスーパージャンクション技術等が適用できることは当業者には自明である。
また、セルの幅やｎ短絡部の幅やｐ埋込コレクタの幅も言及した値以外に、各種の素子仕様、例えば定常電流仕様値等によって種々の値を採用できることも当然のことである。主に、ｎ短絡部をセルの中心付近のｐボディ下に対向して設けたセル構造について言及したが、中心からずらした配置のセル構造等に応用展開できることも当然である。また、ｎ型逆導通ＳｉＣ−ＩＧＢＴに言及したが、極性の異なるｐ型逆導通ＳｉＣ−ＩＧＢＴにも同様に展開できることは自明である。また、プレーナゲート構造の逆導通ＳｉＣ−ＩＧＢＴについて言及したが、トレンチゲート構造やＶ溝型等の他のゲート構造の逆導通ＳｉＣ−ＩＧＢＴに展開できることも自明である。更に、ＳｉＣ逆導通ＩＧＢＴとＳｉＣ逆導通ＩＧＢＴについて言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いた逆導通ＩＧＢＴにも応用展開できるものである。また、逆導通ＩＧＢＴについて言及したが、他のバイポーラ逆導通半導体素子である逆導通ＧＴＯ、逆導通静電誘導サイリスタ、逆導通ＭＯＳサイリスタ、逆導通ＧＣＴ、逆導通ＭＣＴ（ＭＯＳコントロールサイリスタ）、逆導通ＥＳＴ（エミッタースイッチサイリスタ）などに応用展開できることは当業者には自明であり容易に推敲できるものである。
【産業上の利用可能性】
【０１３８】
本発明は家電品、自動車、太陽光発電、風力発電、電鉄用途の電源電圧が約２ｋＶ以下のインバータや各種電力変換装置に特に効果的に利用でき、大幅な低損失化や高過負荷耐量化ができる。当然ながら、２ｋＶ以上の電鉄用途や産業用途、電力事業用途のインバータや各種電力変換装置にも利用できる。
【符号の説明】
【０１３９】
１０１，２０１，３０１、４０１、６０１，７０１：第２コレクタ電極
１０２，２０２，３０２、４０２、６０２        ：ｎドレイン
１０３，２０３，３０３、４０３、６０３，７０３：ｐ埋込コレクタ層
１０４、２０４、３０４、４０４、６０４，７０４，８０４：第２ｎ＋短絡領域
１０５，２０５，３０５、４０５、６０５，７０５，８０５：ｎバッファー層
１０６，２０６、３０６、４０６、６０６，７０６、８０６：ｎ−ドリフト層
１０７，２０７，３０７、４０７、６０７，７０７：ｐボディ領域
１０８，２０８，３０８、４０８、６０８、７０８：ｎ＋エミッタ領域
１０９，２０９，３０９、４０９、６０９、      ：ｐ−チャネル領域
１１０，２１０，３１０、４１０、６１０，７１０：ｐ＋コンタクト領域
１１１、２１１，３１１、４１１、６１１，７１１：ゲート酸化膜
１１２，２１２，３１２、４１２、６１２，７１２：ゲート電極
１１３，２１３，３１３、４１３、６１３，７１３：層間絶縁膜
１１４，２１４，３１４、４１４、６１４，７１４：エミッタ電極
１１５，２１５，３１５、４１５、６１５，７１５：ｐ＋トレンチコレクタ領域
１１６，２１６，３１６、４１６、６１６，７１６，８１６：ｎトレンチバッファー領域
１１７，２１７，３１７、４１７、６１７，７１７：ｐ埋込端部コレクタ
１１９、２１９、３１９、４１９、６１９        ：第１コレクタ電極
１２０，２２０，３２０，４２０，６２０        ：ｐ埋込コレクタ導電層
１２１、２２１，３２１，４２１，６２１，８２１：第１ｎ＋短絡領域
１２２，２２２、３２２、４２２                ：ｎチャネルストッパー
４２３:ｐカラム、  ４２４：ｎカラム、   ４２５：ｐ＋トレンチコンタクト領域
６２３，７２３：ＳｉＯ２酸化膜等の絶縁膜、  ６２４，７２４：ｎ電荷蓄積層
７０１：第２アノード電極、７０２：ｎ＋コレクタ、７０３：ｐ埋込エミッタ領域、７０７：ｐベース領域、７１９：第１アノード電極、７２０：ｐ埋込エミッタ導電層
８０１：第２アノード電極  ８０２：ｎコレクタ層、８０３、ｐ埋込アノード層
８０４：ｐ埋込アノード導電層、８０７：ｐベース領域、８０８：ｎエミッタ領域
８０９：カソード電極、８１０：ゲート電極、８１１：表面保護酸化膜
８１５：ｐトレンチアノード領域、８１７：ｐ埋込端部エミッタ、８２３：酸化膜
８１９：第１エミッタ電極、８２０：ｐ埋込エミッタ導電層、８２４：ｎ蓄積層
【図１】
0006557925.tif 000002
【図２】
0006557925.tif 000003
【図３】
0006557925.tif 000004
【図４】
0006557925.tif 000005
【図５】
0006557925.tif 000006
【図６】
0006557925.tif 000007
【図７】
0006557925.tif 000008
【図８】
0006557925.tif 000009
【図９】
0006557925.tif 000010
【図１０】
0006557925.tif 000011