(57)【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
基板上にメモリセルを形成することであって、
前記基板の中に第１のソース領域及び第１のドレイン領域を形成することであって、前記基板の第１のチャネル領域が、前記第１のソース領域と前記第１のドレイン領域との間に配置される、前記基板の中に第１のソース領域及び第１のドレイン領域を形成することと、
前記第１のソース領域の上に、かつそこから絶縁される導電性消去ゲートを形成することと、
前記第１のチャネル領域の第１の部分の上に、かつそこから絶縁される導電性浮遊ゲートを形成することと、
前記浮遊ゲートの上に、かつそこから絶縁される導電性制御ゲートを形成することと、
前記第１のチャネル領域の第２の部分の上に、かつそこから絶縁される導電性ワード線ゲートを形成することと、によって基板上にメモリセルを形成することと、
前記基板上に第１の論理デバイスを形成することであって、
前記基板の中に第２のソース領域及び第２のドレイン領域を形成することであって、前記基板の第２のチャネル領域が、前記第２のソース領域と前記第２のドレイン領域との間に配置される、前記基板上に第１の論理デバイスを形成することと、
前記第２のチャネル領域の上に、かつそこから絶縁される導電性の第１の論理ゲートを形成することと、によって前記基板上に第１の論理デバイスを形成することと、
前記基板上に第２の論理デバイスを形成することであって、
前記基板の中に第３のソース領域及び第３のドレイン領域を形成することであって、前記基板の第３のチャネル領域が、前記第３のソース領域と前記第３のドレイン領域との間に配置される、前記基板上に第２の論理デバイスを形成することと、
前記第３のチャネル領域の上に、かつそこから絶縁される導電性の第２の論理ゲートを形成することと、によって前記基板上に第２の論理デバイスを形成することと、を含み、
前記導電性ワード線ゲートの前記形成、前記導電性の第１の論理ゲートの前記形成、及び前記導電性第２の論理ゲートの前記形成が、前記基板の上に導電性金属材料を形成することを含み、
前記導電性第２の論理ゲートが、前記基板の上に形成される第１の絶縁体によって及び前記基板の上に形成される第２の絶縁体によって前記第３のチャネル領域から絶縁され、
前記導電性第１の論理ゲートが、前記第１の絶縁体によってではなく、前記第２の絶縁体によって前記第２のチャネル領域から絶縁され、
前記導電性消去ゲートが、前記第２の絶縁体によってではなく、前記第１の絶縁体によって及び第３の絶縁体によって前記第１のソース領域から絶縁され、
前記導電性浮遊ゲートが、前記第２の絶縁体及び前記第３の絶縁体によってではなく、前記第１の絶縁体によって前記第１のチャネル領域の前記第１の部分から絶縁され、そして、
前記導電性ワード線ゲートが、前記第３の絶縁体によってではなく、前記第１の絶縁体によって及び前記第２の絶縁体によって前記第１のチャネル領域の前記第２の部分から絶縁される、ことを特徴とする方法。
【請求項２】
前記導電性消去ゲートの前記形成が、前記基板の上の前記導電性金属材料の前記形成を含む、請求項１に記載の方法。
【請求項３】
前記導電性金属材料の前記形成が、前記基板の上に前記金属材料を堆積させ、化学機械研磨過程を使用して前記堆積させた金属材料の一部分を除去することを含む、請求項１に記載の方法。
【請求項４】
前記第２の絶縁体が、二酸化ケイ素の第２の層及び高Ｋ材料の層である、請求項１に記載の方法。
【請求項５】
前記第１の絶縁体が、二酸化ケイ素の第１の層であり、前記第２の絶縁体が、二酸化ケイ素の第２の層及び高Ｋ材料の層であり、前記第３の絶縁体が、二酸化ケイ素の第３の層である、請求項１に記載の方法。
【請求項６】
半導体メモリデバイスであって、
半導体基板と、
メモリセルであって、
前記基板の中の第１のソース領域及び第１のドレイン領域であって、前記基板の第１のチャネル領域が、前記第１のソース領域と前記第１のドレイン領域との間に配置される、第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域の上に配置され、かつそこから絶縁される導電性消去ゲートと、
前記第１のチャネル領域の第１の部分の上に配置され、かつそこから絶縁される導電性浮遊ゲートと、
前記浮遊ゲートの上に配置され、かつそこから絶縁される導電性制御ゲートと、
前記第１のチャネル領域の第２の部分の上に配置され、かつそこから絶縁される導電性ワード線ゲートと、を備えるメモリセルと、
第１の論理デバイスであって、
前記基板の中の第２のソース領域及び第２のドレイン領域であって、前記基板の第２のチャネル領域が、前記第２のソース領域と前記第２のドレイン領域との間に配置される、第２のソース領域及び第２のドレイン領域と、
前記第２のチャネル領域の上に配置され、かつそこから絶縁される導電性の第１の論理ゲートと、を備える第１の論理デバイスと、
第２の論理デバイスであって、
前記基板の中の第３のソース領域及び第３のドレイン領域であって、前記基板の第３のチャネル領域が、前記第３のソース領域と前記第３のドレイン領域との間に配置される、第３のソース領域及び第３のドレイン領域と、
前記第３のチャネル領域の上に配置され、かつそこから絶縁される導電性の第２の論理ゲートと、を備える第２の論理デバイスと、を備え、
前記導電性ワード線ゲート、前記導電性第１の論理ゲート、及び前記導電性第２の論理ゲートがすべて、同じ導電性金属材料を含み、
前記導電性第２の論理ゲートが、前記基板の上に配置される第１の絶縁体によって、及び前記基板の上に配置される第２の絶縁体によって前記第３のチャネル領域から絶縁され、
前記導電性第１の論理ゲートが、前記第１の絶縁体によってではなく、前記第２の絶縁体によって前記第２のチャネル領域から絶縁され、
前記導電性消去ゲートが、前記第２の絶縁体によってではなく、前記第１の絶縁体によって及び第３の絶縁体によって前記第１のソース領域から絶縁され、
前記導電性浮遊ゲートが、前記第２の絶縁体及び第３の絶縁体によってではなく、前記第１の絶縁体によって前記第１のチャネル領域の前記第１の部分から絶縁され、そして、
前記導電性ワード線ゲートが、前記第３の絶縁体によってではなく、前記第１の絶縁体によって及び前記第２の絶縁体によって前記第１のチャネル領域の前記第２の部分から絶縁される、ことを特徴とする半導体メモリデバイス。
【請求項７】
前記導電性消去ゲートが、前記同じ導電性金属材料を含む、請求項６に記載のデバイス。
【請求項８】
前記第２の絶縁体が、二酸化ケイ素の第２の層及び高Ｋ材料の層である、請求項６に記載のデバイス。
【請求項９】
前記第１の絶縁体が、二酸化ケイ素の第１の層であり、前記第２の絶縁体が、二酸化ケイ素の第２の層であり、前記第３の絶縁体が、二酸化ケイ素の第３の層である、請求項６に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【０００２】
スプリットゲート型不揮発性メモリセルアレイは、周知である。米国特許第６，７４７，３１０号及び同第７，８６８，３７５号は、４つのゲート（浮遊ゲート、制御ゲート、消去ゲート、及び選択ゲート）を有する不揮発性メモリセルを開示している。導電性ゲートは、典型的には、導電性ポリシリコンで形成される。また、同じシリコンチップ上に論理デバイスを形成することも知られている。しかしながら、メモリセルを形成する際の処理工程は、その前に製作された論理デバイスに悪影響を与える場合があり、逆もまた同様である。更に、導電性ゲートを形成するために使用されるポリシリコン材料の導電性を考慮すると、デバイスの幾何学的形状が縮小し続けるにつれて、所望の性能を達成することが困難になる。最後に、最新の応用例は、同じチップ上に異なる動作閾値を有する論理デバイス（例えば、メモリセルを含むものと同じ半導体チップ上に高及び低電圧論理デバイス）を形成することによる利益を享受することができる。
【０００３】
論理トランジスタを、より小さい特徴サイズを有する高度なノードにスケーリングするときには、新しいゲート材料（下で論じられる高ｋ誘電体及び金属ゲートなど）が必要である。同じ基板上にメモリセル、低電圧論理デバイス、及び高電圧メモリデバイスを含み、また、十分な導電性の材料で作製されるゲートを伴う、改善されたメモリセルアレイ及び製作方法に対する必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００４】
上述した問題及び必要性は、基板上にメモリセル、第１の論理デバイス、及び第２の論理デバイスを形成することを含む、半導体デバイスを形成する方法によって対処される。メモリの形成は、基板の中に第１のソース領域及び第１のドレイン領域を形成することであって、基板の第１のチャネル領域が、第１のソース領域と第１のドレイン領域との間に配置される、基板の中に第１のソース領域及び第１のドレイン領域を形成することと、ソース領域の上に、かつそこから絶縁される導電性消去ゲートを形成することと、第１のチャネル領域の第１の部分の上に、かつそこから絶縁される導電性浮遊ゲートを形成することと、浮遊ゲートの上に、かつそこから絶縁される導電性制御ゲートを形成することと、第１のチャネル領域の第２の部分の上に、かつそこから絶縁されるワード線ゲートを形成することと、を含む。第１の論理デバイスの形成は、基板の中に第２のソース領域及び第２のドレイン領域を形成することであって、基板の第２のチャネル領域が、第２のソース領域と第２のドレイン領域との間に配置される、基板の中に第２のソース領域及び第２のドレイン領域を形成することと、第２のチャネル領域の上に、かつそこから絶縁される導電性の第１の論理ゲートを形成することと、を含む。第２の論理デバイスの形成は、基板の中に第３のソース領域及び第３のドレイン領域を形成することであって、基板の第３のチャネル領域が、第３のソース領域と第３のドレイン領域との間に配置される、基板の中に第３のソース領域及び第３のドレイン領域を形成することと、第３のチャネル領域の上に、かつそこから絶縁される導電性の第２の論理ゲートを形成することと、を含む。導電性ワード線ゲートの形成、導電性の第１の論理ゲートの形成、及び導電性の第２の論理ゲートの形成は、基板の上に導電性金属材料を形成することを含む。第２の論理ゲートは、基板の上に形成される第１の絶縁体によって、及び基板の上に形成される第２の絶縁体によって第３のチャネル領域から絶縁される。第１の論理ゲートは、第２の絶縁体によって第２のチャネル領域から絶縁され、第１の絶縁体によって絶縁されない。
【０００５】
半導体メモリデバイスは、半導体基板と、メモリセルと、第１の論理デバイスと、第２の論理デバイスと、を含む。メモリセルは、基板の中の第１のソース領域及び第１のドレイン領域であって、基板の第１のチャネル領域が、第１のソース領域と第１のドレイン領域との間に配置される、第１のソース領域及び第１のドレイン領域と、ソース領域の上に配置され、かつそこから絶縁される導電性消去ゲートと、第１のチャネル領域の第１の部分の上に配置され、かつそこから絶縁される導電性浮遊ゲートと、浮遊ゲートの上に配置され、かつそこから絶縁される導電性制御ゲートと、第１のチャネル領域の第２の部分の上に配置され、かつそこから絶縁されるワード線ゲートと、を含む。第１の論理デバイスは、基板の中の第２のソース領域及び第２のドレイン領域であって、基板の第２のチャネル領域が、第２のソース領域と第２のドレイン領域との間に配置される、第２のソース領域及び第２のドレイン領域と、第２のチャネル領域の上に配置され、かつそこから絶縁される導電性の第１の論理ゲートと、を含む。第２の論理デバイスは、基板の中の第３のソース領域及び第３のドレイン領域であって、基板の第３のチャネル領域が、第３のソース領域と第３のドレイン領域との間に配置される、第３のソース領域及び第３のドレイン領域と、第３のチャネル領域の上に配置され、かつそこから絶縁される導電性第２の論理ゲートと、を含む。導電性ワード線ゲート、導電性の第１の論理ゲート、及び導電性第２の論理ゲートはすべて、同じ導電性金属材料を含む。第２の論理ゲートは、基板の上に配置される第１の絶縁体によって、及び基板の上に配置される第２の絶縁体によって第３のチャネル領域から絶縁される。第１の論理ゲートは、第２の絶縁体によって第２のチャネル領域から絶縁され、第１の絶縁体によって絶縁されない。
【０００６】
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【０００７】
【図１Ａ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｂ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｃ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｄ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｅ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｆ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図１Ｇ】基板のメモリセル領域の中にメモリセルを形成する際の工程の順序を示す側断面図である。
【図２Ａ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｂ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｃ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｄ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｅ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｆ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図２Ｇ】基板の低電圧論理デバイス領域の中に低電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ａ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｂ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｃ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｄ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｅ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｆ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【図３Ｇ】基板の高電圧論理デバイス領域の中に高電圧論理デバイスを形成する際の工程の順序を示す側断面図である。
【発明を実施するための形態】
【０００８】
本発明は、同じ半導体基板上にメモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同時に形成する過程である。下で説明される過程は、基板１０の１つ以上のメモリセル領域（ＭＣ領域）２の中のメモリセル、基板１０の１つ以上の低電圧論理デバイス領域（ＬＶ領域）４の中の低電圧論理デバイス、及び基板１０の１つ以上の高電圧論理デバイス領域（ＨＶ領域）６の中の高電圧論理デバイスを形成することと、を含む。本過程は、ＭＣ領域の中の一対のメモリセル、ＬＶ領域の中の低電圧論理デバイス、及びＨＶ領域の中の高電圧論理デバイスを同時に形成することに関して説明される。しかしながら、各領域の中の多数のそのようなデバイスは、同時に形成される。
【０００９】
ＭＣ領域（複数可）２について図１Ａ〜１Ｇを参照し、ＬＶ領域（複数可）４について図２Ａ〜２Ｇを参照し、ＨＶ領域（複数可）６について図３Ａ〜３Ｇを参照すると、半導体メモリデバイスを作製する過程における工程の断面図が示される。本過程は、二酸化ケイ素（酸化物）１２の層をＰ型単結晶シリコンの基板１０の上に（例えば、堆積、成長、その他によって）形成することから始める。その後に、ポリシリコン（ポリ）の層を二酸化ケイ素の層１２の上に形成し、窒化シリコン（窒化物）の層をポリ層の上に形成する。次いで、フォトリソグラフィーを使用して、フォトレジスト（図示せず）を窒化物の上に堆積させ、マスクを使用して選択的に露出させ、選択的に除去して窒化物の一部分を露出させて、ポリシリコン層をパターン化し、続いて、窒化物及びポリシリコンをエッチングして、窒化物及びポリシリコンの露出させた部分を除去し、領域２、４、６の各々において、頂部に窒化物の層を伴うポリシリコンのブロック１４を残す。次いで、窒化物の堆積及び異方性エッチングによってポリブロック１４の側部に沿って窒化物スペーサを形成し、ポリブロック１４の側部及び頂部に窒化物１６を残す。次いで、ポリブロック１４に隣接する基板１０の部分にワード線（ＷＬ）Ｖｔインプラントを行うことができる。この時点でＬＶ領域４及びＨＶ領域６においてインプラントを行って、基板１０の中に、それぞれ、ソース領域１７ａ及びドレイン領域１７ｂを形成することができる。ＭＣ領域は、フォトレジストによってこのインプラントから保護することができる。結果として生じる構造は、図１Ａ、図２Ａ、及び図３Ａに示される。
【００１０】
この構造は、絶縁材料（例えば、層間誘電体−ＩＬＤ）１８によって覆い、続いて、エッチングストップとして窒化物１６を使用して化学機械研磨（ＣＭＰ）を行う。領域４及び６の中のポリブロック１４の上の窒化物１６は、窒化物エッチングを使用して除去する。領域２の中の窒化物１６は、フォトレジスト（図示せず）によってこの窒化物エッチングから保護することができる。次いで、ポリシリコンエッチングによって領域４及び６からポリブロック１４を除去し、トレンチ１９の底部に酸化物１２を露出させる。次いで、酸化物エッチングによって、酸化物１２を、領域４ではトレンチ１９の底部から除去するが、領域６では維持する。領域６の中の酸化物１２の露出させた部分は、フォトレジスト（図示せず）によって保護することができる。結果として生じる構造は、図１Ｂ、図２Ｂ、図３Ｂに示される。
【００１１】
次いで、領域２からＩＬＤ層１８を除去する。絶縁体層２０を、ＭＣ領域２では構造の上に、並びにＬＶ領域４及びＨＶ領域６ではトレンチ１９の中に形成する。好ましくは、絶縁体層２０は、第１の酸化物の層及び第２の高Ｋ材料の層（すなわち、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、その他などの酸化物を超える誘電率Ｋを有する）を含む。次いで、高Ｋキャップ層２２（例えば、ＴｉＮ）を、ＭＣ領域２では構造の上に、並びにＬＶ領域４及びＨＶ領域６ではトレンチ１９の中に形成する。結果として生じる構造は、図１Ｃ、図２Ｃ、図３Ｃに示される。
【００１２】
次に、フォトリソグラフィー過程を行い、ＭＣ領域２の中のポリブロック１４の中央部分を除いて、フォトレジストによって構造を覆う。一連のエッチングを行って、層２２、２０、及び１６、ポリブロック１４、並びに層１２の露出させた一部分を除去して、トレンチ２４を形成するが、該トレンチは、下方に延在し、基板１０を露出させる（ポリブロック１４を効果的に２つの個別のポリブロックに分割する）。インプラント過程を使用して、基板１０の露出させた部分の中に第１の（ソース）領域２６を形成する。酸化物層２８を、トレンチ２４の側壁に沿って（すなわち、ポリブロック１４の露出させた表面に沿って）、及びトレンチ２４の底部に沿って（すなわち、基板１０の露出させた表面に沿って）形成する。好ましくは、酸化物層２８は、酸化によって形成される。結果として生じる構造は、図１Ｄ、２Ｄ、３Ｄに示される。
【００１３】
金属材料の堆積及びＣＭＰを行い、該堆積は、トレンチ２４を金属材料のブロック３４で埋めて、ＭＣ領域２の中のポリブロック１４の他の側部に金属材料のブロック３６を形成する。この過程はまた、ＬＶ領域４の中のトレンチ１９を金属材料のブロック３８で埋めて、ＨＶ領域６の中のトレンチ１９を金属材料のブロック４０で埋める。次いで、金属ブロック３６を、フォトリソグラフィー及び金属エッチングを介してパターン化して、それらの横方向のサイズを低減させる。次いで、インプラントを行って、ＭＣ領域２の中の金属ブロック３６に隣接して基板１０の中にドレイン領域３２を形成する。次いで、絶縁体層３０を構造の上に形成し、続いて、ＣＭＰエッチングを行う（ポリブロック１４の上の層１６、２０、及び２２も除去する）。結果として生じる構造は、図１Ｅ、２Ｅ、３Ｅに示される。
【００１４】
窒化物層４２を構造の上に形成する。フォトレジスト層４４をＭＣ領域２の中の窒化物４２の上に形成し、フォトリソグラフィーを介してパターン化して、ポリブロック１４の上に配置されるトレンチ４６を形成する。酸化物の堆積を行って、トレンチ４６の底部に酸化物の層４８を形成する。金属の堆積及びＣＭＰエッチングバックを行って、トレンチ４６を金属材料のブロック５０で埋める。結果として生じる構造は、図１Ｆ、２Ｆ、３Ｆに示される。代替として、酸化物層４８（又はＯＮＯなどの類似する絶縁体層）を窒化物４２の上に形成し、金属材料の層を酸化物層４８上に形成し、そして、フォトリソグラフィー及び金属エッチングを介して該金属層をパターン化して、金属材料のブロック５０を形成することができる。
【００１５】
フォトレジスト４４を除去した後に、好ましくは堆積及びＣＭＰエッチングバックを通して、絶縁体層５２を形成する。フォトリソグラフィーパターン及びエッチングを行って、絶縁体層５２及び任意の他の層を通って延在するコンタクトトレンチを形成して、基板１０を露出させる。次いで、堆積及びＣＭＰエッチングバックを通してコンタクトトレンチを属材料で埋めて、ＭＣ領域２の中のドレイン領域３２と電気接触しているコンタクト５４、ＬＶ領域４の中のソース領域１７ａ／ドレイン領域１７ｂと電気接触しているコンタクト５６、及びＬＶ領域６の中のソース領域１７ａ／ドレイン領域１７ｂと電気接触しているコンタクト５８を形成する。結果として生じる構造は、図１Ｇ、２Ｇ、３Ｇに示される。
【００１６】
上で説明した方法は、共用処理を使用して、メモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同じ半導体基板上に同時に形成する。メモリセルは、共通ソース領域２６及び消去ゲート３４を共用して２つ１組で形成される。ソース領域２６及びドレイン領域３２は、周囲基板１０の導電型とは異なる導電型を有する。各メモリセルは、ソース領域２６とドレイン領域３６との間に続くチャネル領域６０の第１の部分を制御するための浮遊ゲート１４と、浮遊ゲート１４の上に配置され、かつそこから絶縁される制御ゲート５０と、チャネル領域６０の第２の部分を制御するための、基板の上に配置され、そこから絶縁されるワード線ゲート３６と、を更に含む。低電圧論理デバイスは、ソース領域１７ａとドレイン領域１７ｂとの間に続くチャネル領域６２と、絶縁体層２０及び高Ｋキャップ層２２の複合材によってチャネル領域６２の上に配置され、かつそこから絶縁されるゲート３８と、を含む。高電圧論理デバイスは、ソース領域１７ａとドレイン領域１７ｂとの間に続くチャネル領域６４と、絶縁体層２０及び高Ｋキャップ層２２の複合材によってチャネル領域６４の上に配置され、かつそこから絶縁されるゲート４０と、更に、酸化物層１２と、を含む。層１２によって提供される追加の絶縁体は、ＬＶ領域４の中の低電圧論理デバイスの破壊電圧と比較して、ＨＶ領域６の中の高電圧論理デバイスに対してより高い破壊電圧をもたらす。これらの同じ３つの絶縁体層は、基板１０からワード線ゲート３６を絶縁するために使用される。浮遊ゲート１４は、高電圧論理デバイスにおいて追加的に提供される同じ酸化物層１２によって基板から絶縁される。
【００１７】
上で説明した処理において、同じ金属形成工程は、消去ゲート３４及びメモリデバイスのためのワード線ゲート３６、低電圧論理デバイスのためのゲート３８、及び高電圧論理デバイスのためのゲート４０を同時に形成する。更に、同じ絶縁体層（１２、２０、２２）を使用して、基板１０から（メモリデバイスのための）ワード線ゲート３６及び（高電圧論理デバイスのための）ゲート４０を絶縁する。同じ金属ゲート形成処理を使用してメモリセル及び論理デバイスのゲートを同時に形成することによって、必要とされるフォトリソグラフィーマスクの数が低減され、また、必要とされる金属ゲート形成後の熱過程の量が低減され、したがって、望ましくないＥＯＴの増加及びＶｔドリフトが低減される。
【００１８】
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆるすべての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。例えば、消去ゲート３４は、金属材料の代わりにポリシリコンで形成することができる。更に、請求項及び明細書から明らかなように、すべての方法工程が例示又は特許請求される正確な順序で行われる必要はなく、むしろ任意の順序でメモリセル及び論理デバイスの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００１９】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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