(57)【特許請求の範囲】
【請求項１】
それぞれ第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとを含む複数のＳＲＡＭセルで構成されたメモリセルアレイと、
前記メモリセルアレイの第１のグランド線または電源電圧線に接続されたバイアス回路と、
を備え、
前記バイアス回路は、前記第１のＮＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＰＭＯＳトランジスタとを含み、
前記第１および第２のＮＭＯＳトランジスタと前記第１および第２のＰＭＯＳトランジスタとの拡散領域は、同じ半導体層に形成され、
前記バイアス回路は、１つ以上のセルを含み、
各セルは、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとを含み、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記２つのインバータを構成する前記４つのトランジスタと前記トランスファーゲートを構成する前記２つのトランジスタとのうちのいずれか１つ以上に該当し、
前記バイアス回路の前記１つ以上のセルは、第１のセルと第２のセルとを含み、
前記第１のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第１のＮＭＯＳトランジスタおよび２つの第１のＰＭＯＳトランジスタであり、
前記第１のセルの前記トランスファーゲートは、２つの第２のＮＭＯＳトランジスタを含み、
前記第２のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第３のＮＭＯＳトランジスタおよび２つの第２のＰＭＯＳトランジスタであり、
前記第２のセルの前記トランスファーゲートは、２つの第４のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートは、それぞれ前記第１のグランド線に接続され、
前記第１のＮＭＯＳトランジスタのソースと前記第１のＰＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとは、前記第１のグランド線とは異なる第２のグランド線に接続され、
前記第３のＮＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースと前記第４のＮＭＯＳトランジスタのソースとは、前記第１のグランド線に接続され、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記第１〜第４のＮＭＯＳトランジスタと前記第１および第２のＰＭＯＳトランジスタとのうちのいずれか１つ以上に該当する
ことを特徴とする半導体メモリ。
【請求項２】
それぞれ第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとを含む複数のＳＲＡＭセルで構成されたメモリセルアレイと、
前記メモリセルアレイの第１のグランド線または電源電圧線に接続されたバイアス回路と、
を備え、
前記バイアス回路は、前記第１のＮＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＰＭＯＳトランジスタとを含み、
前記第１および第２のＮＭＯＳトランジスタと前記第１および第２のＰＭＯＳトランジスタとの拡散領域は、同じ半導体層に形成され、
前記バイアス回路は、１つ以上のセルを含み、
各セルは、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとを含み、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記２つのインバータを構成する前記４つのトランジスタと前記トランスファーゲートを構成する前記２つのトランジスタとのうちのいずれか１つ以上に該当し、
前記バイアス回路の前記１つ以上のセルは、第１〜第４のセルを含み、
前記第１のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第１のＮＭＯＳトランジスタおよび２つの第１のＰＭＯＳトランジスタであり、
前記第１のセルの前記トランスファーゲートは、２つの第２のＮＭＯＳトランジスタを含み、
前記第２のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第３のＮＭＯＳトランジスタおよび２つの第２のＰＭＯＳトランジスタであり、
前記第２のセルの前記トランスファーゲートは、２つの第４のＮＭＯＳトランジスタを含み、
前記第３のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第５のＮＭＯＳトランジスタおよび２つの第３のＰＭＯＳトランジスタであり、
前記第３のセルの前記トランスファーゲートは、２つの第６のＮＭＯＳトランジスタを含み、
前記第４のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第７のＮＭＯＳトランジスタおよび２つの第４のＰＭＯＳトランジスタであり、
前記第４のセルの前記トランスファーゲートは、２つの第８のＮＭＯＳトランジスタを含み、
前記第１のセルにおいて、
前記第１のＮＭＯＳトランジスタのゲートおよび前記第１のＰＭＯＳトランジスタのゲートは、相互に接続され、
前記２つのインバータのうちの一方を構成する前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタそれぞれのソースと前記第２のＮＭＯＳトランジスタのソースとは前記第１のグランド線とは異なる第２のグランド線に接続され、
前記２つの第２のＮＭＯＳトランジスタのうち一方のゲートは、前記第２のグランド線に接続され、
前記第２のセルにおいて、
前記２つの第２のＰＭＯＳトランジスタそれぞれのバックゲートは、該第２のＰＭＯＳトランジスタのソースに接続され、
前記２つの第４のＮＭＯＳトランジスタのうち一方のゲートは、前記第１のグランド線に接続され、
前記第３のセルにおいて、
前記２つの第３のＰＭＯＳトランジスタのうち一方のバックゲートは、該第３のＰＭＯＳトランジスタのソースに接続され、
前記２つの第６のＮＭＯＳトランジスタのうち一方のゲートは、前記第１のグランド線に接続され、他方のゲートは、前記第２のグランド線に接続され、
前記第４のセルにおいて、
前記２つの第４のＰＭＯＳトランジスタのうち一方のバックゲートは、該第４のＰＭＯＳトランジスタのソースに接続され、
前記２つの第８のＮＭＯＳトランジスタのうち一方のゲートは、前記第１のグランド線に接続され、他方のゲートは、前記第２のグランド線に接続され、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記第１〜第８のＮＭＯＳトランジスタと前記第１〜第４のＰＭＯＳトランジスタとのうちのいずれか１つ以上に該当する
ことを特徴とする半導体メモリ。
【請求項３】
前記バイアス回路は、前記メモリセルアレイに対してカラム方向に配置されていることを特徴とする請求項１または２に記載の半導体メモリ。
【請求項４】
前記バイアス回路は、１つ以上のセルを含み、
前記セルは、前記ＳＲＡＭセルと共通のレイアウト構造を有する
ことを特徴とする請求項１または２に記載の半導体メモリ。
【請求項５】
前記バイアス回路のリーク電流は、以下の式（１）で表されることを特徴とする請求項１または２に記載の半導体メモリ。
【数１】
0006470205.tif 000003
【請求項６】
複数のＳＲＡＭセルを含むメモリセルアレイと、
前記メモリセルアレイのグランド線に接続されたリングオシレータと、
前記リングオシレータを構成する複数のインバータそれぞれの出力電圧に基づいて前記グランド線の電圧を増幅するチャージポンプ回路と、
を備え、
前記リングオシレータの電源電圧線は、前記メモリセルアレイの前記グランド線に接続され、
前記チャージポンプ回路の出力は、前記メモリセルアレイが形成された半導体基板に接続されている
ることを特徴とする半導体メモリ。
【請求項７】
前記リングオシレータの出力段に接続されたチャージポンプ回路をさらに備えることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
前記メモリセルアレイは、１つ以上のＰＭＯＳトランジスタを含み、
前記チャージポンプ回路の前記出力は、前記半導体基板における前記１つ以上のＰＭＯＳトランジスタのウエルに接続されている
請求項６に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
半導体記憶装置としてのＳＲＡＭ（Static Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）のような定期的なリフレッシュ動作を必要とせずにデータを記憶することが可能であるため、消費電力が極めて小さいという利点を有する。
【０００３】
ただし、定期的なリフレッシュ動作を行わないＳＲＡＭでは、スタンバイ時のリーク電流によってリテンション特性が低下してしまう場合がある。そこで従来では、セルアレイ内の電源電圧（ＶＤＤ）を下げることによってメモリセルのリーク電流を抑制していた。しかしながら、このような方法では、下げた状態のＶＤＤをプロセス条件や電源電圧やプロセス温度（以下、ＰＶＴ（Process/Voltage/Temperature）という）の変動に対して安定させることが困難であった。そのため、ＰＶＴ変動によってリテンション特性が低下する場合が存在した。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８４０６０３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、ＰＶＴ変動によるリテンション特性の低下を低減できる半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの実施形態によれば、半導体メモリは、それぞれ第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとを含む複数のＳＲＡＭセルで構成されたメモリセルアレイと、前記メモリセルアレイの第１のグランド線または電源電圧線に接続されたバイアス回路と、を備え、前記バイアス回路は、前記第１のＮＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと同一チャネル長および同一チャネル幅であってチャネル部分のドーパントおよびドーズ量が同じである第２のＰＭＯＳトランジスタとを含み、前記第１および第２のＮＭＯＳトランジスタと前記第１および第２のＰＭＯＳトランジスタとの拡散領域は、同じ半導体層に形成され、前記バイアス回路は、１つ以上のセルを含み、各セルは、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとを含み、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記２つのインバータを構成する前記４つのトランジスタと前記トランスファーゲートを構成する前記２つのＮＭＯＳトランジスタとのうちのいずれか１つ以上に該当し、前記バイアス回路の前記１つ以上のセルは、第１のセルと第２のセルとを含み、前記第１のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第１のＮＭＯＳトランジスタおよび２つの第１のＰＭＯＳトランジスタであり、前記第１のセルの前記トランスファーゲートは、２つの第２のＮＭＯＳトランジスタを含み、前記第２のセルの前記４つのトランジスタは、前記２つのインバータを構成する２つの第３のＮＭＯＳトランジスタおよび２つの第２のＰＭＯＳトランジスタであり、前記第２のセルの前記トランスファーゲートは、２つの第４のＮＭＯＳトランジスタを含み、前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートは、それぞれ前記第１のグランド線に接続され、前記第１のＮＭＯＳトランジスタのソースと前記第１のＰＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとは、前記第１のグランド線とは異なる第２のグランド線に接続され、前記第３のＮＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースと前記第４のＮＭＯＳトランジスタのソースとは、前記第１のグランド線に接続され、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、それぞれ前記第１〜第４のＮＭＯＳトランジスタと前記第１および第２のＰＭＯＳトランジスタとのうちのいずれか１つ以上に該当することを特徴とする。
【０００７】
また、他の１つの実施形態によれば、半導体メモリは、複数のＳＲＡＭセルを含むメモリセルアレイと、前記メモリセルアレイのグランド線に接続されたリングオシレータと、を備えることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】図１は、ＳＲＡＭの一般的なメモリセルで生じるリーク電流の例を説明するための図である。
【図２】図２は、実施形態１にかかる半導体メモリの概略構成例を示す模式図である。
【図３】図３は、実施形態１にかかる半導体メモリの具体的な構成例を示す模式図である。
【図４】図４は、図３に示すバイアス回路の拡大図である。
【図５】図５は、実施形態１にかかるセルのレイアウト例を示す概略図である。
【図６】図６は、実施形態１にかかる他のセルのレイアウト例を示す概略図である。
【図７】図７は、実施形態２にかかる半導体メモリの具体的な構成例を示す模式図である。
【図８】図８は、実施形態１および２による電位変動抑制効果のシミュレーション結果を示す図である。
【図９】図９は、実施形態３にかかるバイアス回路の概略構成例を示す回路図である。
【図１０】図１０は、実施形態３にかかるセルのレイアウト例を示す概略図である。
【図１１】図１１は、実施形態３にかかる他のセルのレイアウト例を示す概略図である。
【図１２】図１２は、実施形態３にかかるさらに他のセルのレイアウト例を示す概略図である。
【図１３】図１３は、実施形態３にかかるさらに他のセルのレイアウト例を示す概略図である。
【図１４】図１４は、実施形態４にかかる半導体メモリの具体的な構成例を示す模式図である。
【図１５】図１５は、実施形態４にかかるＰＭＯＳトランジスタ向けの基板バイアス生成回路の概略構成例を示す回路図である。
【図１６】図１６は、実施形態４にかかるＮＭＯＳトランジスタ向けの基板バイアス生成回路の概略構成例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体メモリを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
実施形態１
実施形態１では、まず、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルという）で生じるリーク電流の例を一般的なＳＲＡＭセル構造を用いて説明する。図１は、一般的なＳＲＡＭセルで生じるリーク電流の例を説明するための図である。なお、図１では、リテンション時のリーク電流抑制のためにＧＮＤを電気的に浮かせる場合を例示している。
【００１１】
図１に示すように、ＳＲＡＭセル１０は、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとで構成されている。ＳＲＡＭセル１０に対するビットは、交差接続する２つのインバータに格納される。
【００１２】
ＳＲＡＭセル１０のリーク電流には、主に、トランスファーゲートを構成するＮＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのリーク電流（１）と、インバータを構成するＰＭＯＳトランジスタのオフリーク電流（２）と、同じくインバータを構成するＮＭＯＳトランジスタのオフリーク電流（３）とが含まれる。これらのリーク電流は、電気的に浮いた状態のＧＮＤの電位を変化させる。その結果、２つのインバータに格納されたビットが変化してＳＲＡＭセル１０のリテンション特性が低下してしまう場合がある。
【００１３】
また、ＳＲＡＭセル１０に生じるリーク電流は、ＰＶＴの変動によって変化する。そのため、単純にＧＮＤまたはＶＤＤを電気的に浮かす方法では、ＰＶＴの変動に対してＧＮＤまたはＶＤＤの電位を安定させることが困難であり、結果的にリテンション特性が低下する恐れがある。
【００１４】
そこで実施形態１では、ＰＶＴが変動した場合でもＧＮＤまたはＶＤＤの電位を安定させることが可能な半導体メモリの一例を挙げる。図２は、実施形態１にかかる半導体メモリの概略構成例を示す模式図である。
【００１５】
図２に示すように、実施形態１にかかる半導体メモリ１は、２次元配列する複数のＳＲＡＭセルで構成されたメモリセルアレイ１０Ａに対して、それぞれサブスレッショルド領域で動作することでリーク電流（１）〜（３）を抑制する３種のトランジスタ１１〜１３が設けられた構造を有する。それぞれのトランジスタ１１〜１３の個数は１つとは限らず、メモリセルアレイ１０Ａで生じる各リーク電流（１）〜（３）の規模に応じてそれぞれ適宜設定されてよい。
【００１６】
ＰＭＯＳトランジスタ１１は、インバータを構成するＰＭＯＳトランジスタでのオフリーク電流（２）を抑制するためのトランジスタである。このＰＭＯＳトランジスタ１１は、メモリセルアレイ１０Ａ全体で生じたリーク電流（２）と同等のリーク電流を流すことで、ＧＮＤ電位を精度よく生成する。
【００１７】
ＮＭＯＳトランジスタ１２および１３のうち一方（これをＮＭＯＳトランジスタ１２とする）は、トランスファーゲートを構成するＮＭＯＳトランジスタでのリーク電流（１）を抑制するためのトランジスタであり、他方（これをＮＭＯＳトランジスタ１３とする）は、インバータを構成するＮＭＯＳトランジスタでのオフリーク電流（３）を抑制するためのトランジスタである。これらＮＭＯＳトランジスタ１２および１３は、それぞれメモリセルアレイ１０Ａ全体で生じたリーク電流（１）または（３）と同等のリーク電流を流すことで、ＧＮＤ電位を精度よく生成する。
【００１８】
メモリセルアレイ１０Ａで生じるリーク電流（１）〜（３）の合計量は、以下の式（１）によって表すことができる。そこで実施形態１では、式（１）で表される電流量が補償されるように、３種のトランジスタ１１〜１３それぞれの種類（ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ）やサイズ（ゲート幅Ｗおよびゲート長Ｌ）が調整される。なお、式（１）において、Ｉｄはリーク電流量であり、βは利得係数であり、ＶＧＳはゲート・ソース間電圧であり、ＶＴＨは閾値電圧であり、γは閾値電圧ＶＴＨのバックバイアス依存性係数であり、ＶＳＢはソース・バックゲート間電圧であり、ηはチャネル長変調効果係数であり、ＶＤＳはドレイン・ソース間電圧である。
【数１】
0006470205.tif 000002
【００１９】
つづいて、実施形態１にかかる半導体メモリのより具体的な構成例を以下に説明する。図３は、実施形態１にかかる半導体メモリのより具体的な構成例を示す模式図である。図３に示すように、実施形態１にかかる半導体メモリ１００は、２次元配列する複数のＳＲＡＭセル１０ａａ，１０ａｂ，…，１０ｂａ，１０ｂｂ，…で構成されたメモリセルアレイ１００Ａと、メモリセルアレイ１００Ａで生じるリーク電流を補償するバイアス回路１００Ｂとを含む。以下の説明では、各ＳＲＡＭセル１０ａａ，１０ａｂ，…，１０ｂａ，１０ｂｂ，…を区別しない場合、その符号を１０とする。
【００２０】
ＳＲＡＭセル１０は、一般的なＳＲＡＭセルであってよく、たとえば図１に例示したＳＲＡＭセル１０と同様の構造を有してよい。その場合、メモリセルアレイ１００Ａでは、図１を用いて説明したリーク電流（１）〜（３）が発生する。メモリセルアレイ１００ＡのＧＮＤ１は、仮想的な電源電圧ＶＤＤ２（第１のグランドに相当）としてバイアス回路１００Ｂに接続される。
【００２１】
バイアス回路１００Ｂについては、図４に示す拡大図を用いて説明する。図４に示すように、バイアス回路１００Ｂは、ＳＲＡＭセル１０と略同様の構造を備える２種のセル１０１および１０２を含む。それぞれのセル１０１および１０２の個数は１つとは限らず、メモリセルアレイ１００Ａで生じるリーク電流（１）〜（３）の規模に応じてそれぞれ適宜設定される。なお、メモリセルアレイ１００Ａで生じるリーク電流の規模は、上述の式（１）で与えられる電流量であるとする。
【００２２】
ＳＲＡＭセル１０と略同様の構造を備えるセル１０１は、交差接続する２つのインバータに含まれる２つのＰＭＯＳトランジスタ１１１および１１２と、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ１２１および１２２とを含む。ただし、セル１０１では、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ１２１および１２２のゲートそれぞれが、ワードラインではなくＶＤＤ２に、配線Ｍ１２１またはＭ１２２を介して接続される。また、セル１０１を構成する６つのトランジスタのうちの３つずつのソースがそれぞれ集合するノードＮ１およびＮ２が、それぞれ配線Ｍ１１１またはＭ１１２を介してＧＮＤ２（第２のグランド）に接続される。
【００２３】
同様に、ＳＲＡＭセル１０と略同様の構造を備えるセル１０２は、交差接続する２つのインバータに含まれる２つのＮＭＯＳトランジスタ１３３および１３４を含む。ただし、セル１０２では、トランスファーゲートを構成する２つのＮＭＯＳトランジスタのゲートそれぞれが、ワードラインではなくＶＤＤ２に、配線Ｍ１３１またはＭ１３２を介して接続される。また、セル１０２を構成する６つのトランジスタのうちの３つずつのソースがそれぞれ集合するノードＮ３およびＮ４が、それぞれ配線Ｍ１３３またはＭ１３４を介してＶＤＤ２に接続される。
【００２４】
セル１０１における２つのＰＭＯＳトランジスタ１１１および１１２は、メモリセルアレイ１００Ａ全体でのオフリーク電流（１）と同等のオフリーク電流（１１）を流すように動作する。それにより、オフリーク電流（２）が補償される。同じくセル１０１における２つのＮＭＯＳトランジスタ１２１および１２２は、メモリセルアレイ１００Ａ全体でのリーク電流（２）と同等のリーク電流（１２）を流すように動作する。
【００２５】
一方、セル１０２における２つのＮＭＯＳトランジスタ１３３および１３４は、メモリセルアレイ１００Ａ全体でのオフリーク電流（３）と同等のオフリーク電流（１３）を流すように動作する。
【００２６】
以上のような構成を有するバイアス回路１００Ｂをメモリセルアレイ１００ＡのＧＮＤ１に接続することで、メモリセルアレイ１００Ａ全体でのリーク電流（１）〜（３）と同等のリーク電流（１１）〜（１３）を流すことが可能となる。それにより、ＧＮＤ１の電位を安定させることができる。
【００２７】
また、メモリセルアレイ１００Ａ全体でのリーク電流（１）〜（３）は、ＰＶＴの変動に応じて変化するが、その場合、バイアス回路１００Ｂでのリーク電流（１１）〜（１３）もＰＶＴの変動に応じて同様に変化する。すなわち、メモリセルアレイ１００Ａ全体でのリーク電流（１）〜（３）の合計量ＩｄがＰＶＴの変動に応じて変化した場合でも、同等の電流量Ｉｄのリーク電流（１１）〜（１３）をバイアス回路１００Ｂを介して流すことが可能である。その結果、ＰＶＴの変動に対してもＧＮＤ１の電位を安定させることが可能となる。
【００２８】
図４に例示するセル１０１および１０２は、たとえば図３に示すように、メモリセルアレイ１００Ａに対してカラム方向に隣接配置することができる。また、セル１０１および１０２には、図１に例示したような一般的なＳＲＡＭセルのレイアウトを流用することが可能である。図５は、セル１０１のレイアウト例を示す概略図である。図６は、セル１０２のレイアウト例を示す概略図である。
【００２９】
図５に示すように、セル１０１は、一般的なＳＲＡＭセル（たとえば図１参照）のレイアウトと同様に、同じ半導体層に形成された拡散領域１４１〜１４４に、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとが形成された構造を有する。これら６つのトランジスタは、ＳＲＡＭセル１０を構成するトランジスタと同じ層に形成することができる。すなわち、ＳＲＡＭセル１０とセル１０１とは同じ下地層を有する。ただし、ＮＭＯＳトランジスタ１２１のゲートＭＧ１２１およびＮＭＯＳトランジスタ１２２のゲートＭＧ１２２は、ＶＤＤ２を形成する配線Ｍ１１またはＭ１２に配線Ｍ１２１またはＭ１２２を介して接続される。また、セル１０１の２つのインバータを構成する３つずつのトランジスタのソースが集合するノードＮ１およびＮ２となる配線Ｍ１４およびＭ１６は、ＧＮＤ２を形成する配線Ｍ１３またはＭ１５に配線Ｍ１１１またはＭ１１２を介して接続される。さらに、通常のＳＲＡＭセルが備えるトランスファーゲートのゲート（ＭＧ１２１およびＭＧ１２２に相当）とワード線との接続は削除されている。
【００３０】
一方、図６に示すように、セル１０２も同様に、同じ半導体層に形成された拡散領域１５１〜１５４に、交差接続する２つのインバータを構成する４つのトランジスタと、読み出しおよび書き込みのためのトランスファーゲートを構成する２つのトランジスタとが形成された構造を有する。これら６つのトランジスタは、セル１０１と同様に、ＳＲＡＭセル１０を構成するトランジスタと同じ層に形成することができる。すなわち、セル１０２もＳＲＡＭセル１０と同じ下地層を有する。ただし、トランスファーゲートを構成する２つのＮＭＯＳトランジスタのゲートＭＧ１３１およびＭＧ１３２それぞれは、ＶＤＤ２を形成する配線Ｍ２１またはＭ２２に配線Ｍ１３１またはＭ１３２を介して接続される。また、セル１０２の２つのインバータを構成する３つずつのトランジスタのソースが集合するノードＮ３およびＮ４となる配線Ｍ２４およびＭ２６は、ＶＤＤ２を形成する配線Ｍ２３またはＭ２５に配線Ｍ１３３またはＭ１３４を介して接続されている。さらに、通常のＳＲＡＭセルが備えるトランスファーゲートのゲート（ＭＧ１３１およびＭＧ１３２に相当）とワード線との接続は削除されている。
【００３１】
以上のような構造において、配線Ｍ１１１、Ｍ１１２、Ｍ１２１、Ｍ１２２、Ｍ１３１〜Ｍ１３４は、それぞれメタル配線であってよい。そのため、これらのメタル配線Ｍ１１１、Ｍ１１２、Ｍ１２１、Ｍ１２２、Ｍ１３１〜Ｍ１３４は、ＶＤＤ２やＧＮＤ２などの他のメタル配線（たとえば配線Ｍ１１〜Ｍ１６、Ｍ２１〜Ｍ２６等）と同じ層に同じ工程で形成することができる。すなわち、実施形態１にかかる半導体メモリ１００は、既存するＳＲＡＭセルのレイアウトや製造プロセスを流用して容易に製造することが可能である。そのため、レイアウト変更やプロセス追加等に伴うコスト増加を必要とせずに安価に製造することが可能である。
【００３２】
以上のように、実施形態１では、メモリセルアレイ１００Ａ全体で生じるリーク電流（１）〜（３）と同等のリーク電流（１１）〜（１３）をバイアス回路１００Ｂを介して流すことが可能であるため、ＧＮＤ１の電位を安定させることが可能となる。また、リーク電流（１）〜（３）がＰＶＴ変動に応じて変化した場合、バイアス回路１００Ｂでのリーク電流（１１）〜（１３）もＰＶＴ変動に応じて同様に変化するため、ＰＶＴ変動に対してもＧＮＤ１の電位を安定させることが可能である。さらに、実施形態１にかかる半導体メモリは、既存するＳＲＡＭセルのレイアウトや製造プロセスを流用して容易に製造することが可能であるため、レイアウト変更やプロセス追加等に伴うコスト増加を必要とせずに安価に製造することが可能である。
【００３３】
実施形態２
つづいて、実施形態２にかかる半導体メモリを、図面を参照して詳細に説明する。以下の説明において、実施形態１と同様の構成および動作は、同一の符号を付し、その重複する説明を省略する。
【００３４】
図７は、実施形態２にかかる半導体メモリの具体的な構成例を示す模式図である。図７に示すように、実施形態２にかかる半導体メモリ２００は、メモリセルアレイ１００Ａと、リングオシレータ２１０と、チャージポンプ回路２２０とを備える。メモリセルアレイ１００Ａは、実施形態１で例示したメモリセルアレイ１００Ａと同様であってよい。
【００３５】
リングオシレータ２１０は、たとえば直列接続された複数のインバータ２１１〜２１５で構成される。このリングオシレータ２１０は、ＧＮＤ１に接続されたスイッチトキャパシタと同様の機能を果たし得る。すなわち、リングオシレータ２１０は、ＧＮＤ１に生じた電位がある一定の値を超えると周期的な電圧信号を出力する。その結果、ＧＮＤ１に蓄積した電荷が消費されＧＮＤ１の電位が低下する。このように、リングオシレータ２１０は、ＧＮＤ１の電位がある一定値を超えた場合にはその電位を低下させるように作用するため、ＧＮＤ１の電位を安定させることができる。なお、図７ではリングオシレータ２１０の段数を５段としたが、これに限定されず、たとえばメモリセルアレイ１００Ａで生じるリーク電流の規模に応じて適宜設定されてよい。
【００３６】
リングオシレータ２１０で発生した電圧信号は、リングオシレータ２１０の出力段に接続されたチャージポンプ回路２２０で昇圧され、周辺回路へ供給されてもよい。それにより、周辺回路による電源電圧ＶＤＤの消費を低減することが可能となる。
【００３７】
以上のように、実施形態２では、スイッチトキャパシタと同様の機能を果たすリングオシレータ２１０がＧＮＤ１に接続されているため、実施形態１と同様に、ＧＮＤ１の電位を安定させることが可能となる。また、リングオシレータ２１０で発生した電圧信号をチャージポンプ回路２２０で昇圧して周辺回路の電力として利用することが可能となるため、周辺回路による電源電圧ＶＤＤの消費を低減することも可能となる。その他の構成、動作および効果は実施形態１と同様であるため、ここでは詳細な説明を省略する。なお、リングオシレータ２１０および／またはチャージポンプ回路２２０は、メモリセルアレイ１００Ａが形成された半導体基板と同一の基板に設けられていてもよいし、メモリセルアレイ１００Ａが形成された半導体基板とは別の基板に設けられてもよい。
【００３８】
ここで、実施形態１および２による電位変動抑制の効果を、図８に示すシミュレーション結果を参照して説明する。図８において、一点破線は実施形態１にかかるバイアス回路１００ＢをＧＮＤ１に接続した場合（ケース１）のＧＮＤ１の電位的な浮きを示し、破線は実施形態２にかかるリングオシレータ２１０をＧＮＤ１に接続した場合（ケース２）のＧＮＤ１の電位的な浮きを示し、実線は単にトランジスタで構成したダイオードをＧＮＤ１に接続した場合（ケース３）のＧＮＤ１の電位的な浮きを示している。
【００３９】
図８に示すように、単にトランジスタで構成したダイオードをＧＮＤ１に接続したケース３ではＰＶＴ変動に対してＧＮＤ１の電位的な浮きが比較的大きく変動しているのに対し、実施形態１のケース１ではＧＮＤ１の電位的な浮きがケース３の２．５分の１程度まで低減できている。また、実施形態２のケース２でもＧＮＤ１の電位的な浮きをケース３の１．７分の１程度まで低減できていることが分かる。
【００４０】
以上のように、実施形態１および２にかかる半導体メモリによれば、ＰＶＴ変動に対するＧＮＤ１の電位変動を抑制することが可能である。それにより、ＰＶＴ変動によるリテンション特性の低下を低減することが可能である。
【００４１】
実施形態３
つづいて、実施形態３にかかる半導体メモリを、図面を参照して詳細に説明する。以下の説明において、実施形態１または２と同様の構成および動作は、同一の符号を付し、その重複する説明を省略する。
【００４２】
実施形態３では、実施形態１にかかるバイアス回路の他の構成例を説明する。図９は、実施形態３にかかるバイアス回路の概略構成例を示す回路図である。なお、実施形態３にかかる半導体メモリの概略構成は、たとえば図３に例示した半導体メモリ１００においてバイアス回路１００Ｂを図９に示すバイアス回路３００に置き換えたものであってよい。
【００４３】
図９に示すように、バイアス回路３００は、それぞれＳＲＡＭセル１０と略同様の構造を備える４種のセル３１０〜３４０を含む。それぞれのセル３１０〜３４０の個数は１つとは限らず、メモリセルアレイ（たとえば図２に示すメモリセルアレイ１０Ａ）で生じるリーク電流（１）〜（３）の規模に応じてそれぞれ適宜設定される。なお、メモリセルアレイで生じるリーク電流の規模は、上述の式（１）で与えられる電流量であるとする。
【００４４】
まず、セル３１０の概略構成例を、図９に示す回路図および図１０に示すセルのレイアウト例を用いて説明する。図９および図１０に示すように、セル３１０は、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ３１１および３１４と、交差接続する２つのインバータを構成する２つずつのＮＭＯＳトランジスタ３１２および３１５ならびにＰＭＯＳトランジスタ３１３および３１６とを含む。２つのインバータを構成する合計４つのトランジスタ３１２、３１３、３１５および３１６のゲートは、たとえばメタル配線３１７によって相互に接続されている。また、一方のインバータを構成するトランジスタ３１５および３１６のソースとトランスファーゲートを構成するＮＭＯＳトランジスタ３１４のソースとが接続されたノードは、メタル配線３１８を介してＧＮＤ２に接続されている。さらに、ＮＭＯＳトランジスタ３１４のゲートはメタル配線３１９を介してＧＮＤ２に接続される。
【００４５】
つぎに、セル３２０の概略構成例を、図９に示す回路図および図１１に示すセルのレイアウト例を用いて説明する。図９および図１１に示すように、セル３２０は、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ３２１および３２４と、交差接続する２つのインバータを構成する２つずつのＮＭＯＳトランジスタ３２２および３２５ならびにＰＭＯＳトランジスタ３２３および３２６とを含む。ＰＭＯＳトランジスタ３２３のバックゲートは、インバータを構成するトランジスタ３２２および３２３のソースとトランスファーゲートを構成するＮＭＯＳトランジスタ３２１のソースとが接続されたノードにメタル配線３２７を介して接続される。同様に、ＰＭＯＳトランジスタ３２６のバックゲートは、インバータを構成するトランジスタ３２５および３２６のソースとトランスファーゲートを構成するＮＭＯＳトランジスタ３２４のソースとが接続されたノードにメタル配線３２８を介して接続される。また、ＮＭＯＳトランジスタ３２４のゲートはメタル配線３２９を介してＶＤＤ２に接続される。
【００４６】
つづいて、セル３３０の概略構成例を、図９に示す回路図および図１２に示すセルのレイアウト例を用いて説明する。図９および図１２に示すように、セル３３０は、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ３３１および３３４と、交差接続する２つのインバータを構成する２つずつのＮＭＯＳトランジスタ３３２および３３５ならびにＰＭＯＳトランジスタ３３３および３３６とを含む。トランスファーゲートを構成するＮＭＯＳトランジスタ３３１のゲートはメタル配線３３７を介してＶＤＤ２に接続される。ＰＭＯＳトランジスタ３３６のバックゲートは、インバータを構成するトランジスタ３３５および３３６のソースとトランスファーゲートを構成するＮＭＯＳトランジスタ３３４のソースとが接続されたノードにメタル配線３３８を介して接続される。また、ＮＭＯＳトランジスタ３３４のゲートはメタル配線３３９を介してＧＮＤ２に接続される。
【００４７】
さらに、セル３４０の概略構成例を、図９に示す回路図および図１３に示すセルのレイアウト例を用いて説明する。図９および図１３に示すように、セル３４０は、トランスファーゲートを構成する２つのＮＭＯＳトランジスタ３４１および３４４と、交差接続する２つのインバータを構成する２つずつのＮＭＯＳトランジスタ３４２および３４５ならびにＰＭＯＳトランジスタ３４３および３４６とを含む。トランスファーゲートを構成するＮＭＯＳトランジスタ３４１のゲートはメタル配線３４７を介してＧＮＤ２に接続される。一方、トランスファーゲートを構成するＮＭＯＳトランジスタ３４４のゲートはメタル配線３４９を介してＶＤＤ２に接続される。ＰＭＯＳトランジスタ３４３のバックゲートは、インバータを構成するトランジスタ３４２および３４３のソースとトランスファーゲートを構成するＮＭＯＳトランジスタ３４１のソースとが接続されたノードにメタル配線３４８を介して接続される。
【００４８】
以上のような構成を備えるバイアス回路３００では、メモリセルアレイ１００Ａ全体でのリーク電流（１）と同等のリーク電流（２１）がセル３３０および３４０に流れるように動作する。また、メモリセルアレイ１００Ａ全体でのリーク電流（２）と同等のリーク電流（２２）がセル３１０に流れるように動作する。さらに、メモリセルアレイ１００Ａ全体でのリーク電流（３）と同等のリーク電流（２３）がセル３２０に流れるように動作する。したがって、以上のような構成を有するバイアス回路３００をメモリセルアレイ１００ＡのＧＮＤ１に接続することで、メモリセルアレイ１００Ａ全体でのリーク電流（１）〜（３）と同等のリーク電流（２１）〜（２３）を流すことが可能となる。それにより、ＧＮＤ１の電位を安定させることができる。その他の構成、動作および効果は上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００４９】
実施形態４
つぎに、実施形態４にかかる半導体メモリを、図面を参照して詳細に説明する。上述した実施形態２では、メモリセルアレイ１００ＡのＧＮＤ１に生じた電位から生成した電圧信号を周辺回路の電力として供給する場合の構成を例示した。これに対し、実施形態４では、メモリセルアレイ１００ＡのＧＮＤ１に生じた電位から基板バイアス電圧を生成する場合について、例を挙げて説明する。なお、以下の説明において、実施形態１〜３のいずれかと同様の構成および動作は、同一の符号を付し、その重複する説明を省略する。
【００５０】
図１４は、実施形態４にかかる半導体メモリの具体的な構成例を示す模式図である。図１４に示すように、実施形態４にかかる半導体メモリ４００は、メモリセルアレイ１００Ａと、基板バイアス生成回路４０１とを備える。メモリセルアレイ１００Ａは、たとえば図７に例示した半導体メモリ２００におけるメモリセルアレイ１００Ａと同様であってよい。また、基板バイアス生成回路４０１は、メモリセルアレイ１００Ａが形成された半導体基板と同一の基板に設けられていてもよいし、メモリセルアレイ１００Ａが形成された半導体基板とは別の基板に設けられてもよい。
【００５１】
基板バイアス生成回路４０１は、メモリセルアレイ１００ＡのＧＮＤ１に接続され、このＧＮＤ１に生じた電位から基板バイアス電圧を生成する。ここで、図１４に例示した基板バイアス生成回路４０１は、ＰＭＯＳトランジスタ向けの基板バイアス生成回路である。そのため、基板バイアス生成回路４０１の出力は、メモリセルアレイ１００Ａにおける各ＰＭＯＳトランジスタのＮウエル（Ｎ−ＷＥＬＬ）に接続されている。図１５に、ＰＭＯＳトランジスタ向けの基板バイアス生成回路の概略構成例を示す。
【００５２】
図１５に示すように、ＰＭＯＳトランジスタ向けの基板バイアス生成回路４０１Ｐは、リングオシレータ４１０と、チャージポンプ回路４２０とを備える。
【００５３】
リングオシレータ４１０は、上述した実施形態２におけるリングオシレータ２１０と同様に、たとえば直列接続された複数のインバータ４１１〜４１５で構成され、ＧＮＤ１に接続されたスイッチトキャパシタと同様の機能を果たし得る。したがって、ＧＮＤ１に生じた電位がある一定の値を超えると、リングオシレータ４１０が発振してＧＮＤ１に蓄積した電荷が消費される。その結果、ＧＮＤ１の電位が低下するため、ＧＮＤ１の電位が安定する。なお、リングオシレータ４１０の段数は、たとえばメモリセルアレイ１００Ａで生じるリーク電流の規模に応じて適宜設定されてよい。
【００５４】
チャージポンプ回路４２０は、それぞれゲート−ドレイン間が接続された複数（図１５では５つ）のＮＭＯＳトランジスタＱ２１〜Ｑ２５が直列接続された構成を備える。それぞれのＮＭＯＳトランジスタＱ２１〜Ｑ２５は増幅段を構成する。増幅段を直列接続する各配線は分岐され、それぞれキャパシタＣ２１〜Ｃ２４を介して、インバータ４１１〜４１５を直列接続する配線に接続される。なお、チャージポンプ回路４２０の段数は、たとえばメモリセルアレイ１００Ａで生じるリーク電流の規模や必要な増幅率などに応じて適宜設定されてよい。
【００５５】
メモリセルアレイ１００Ａに接続されたＧＮＤ１、すなわち仮想的な電源電圧ＶＤＤ２は、リングオシレータ４１０の各インバータ４１１〜４１５と、チャージポンプ回路４２０における１段目のＮＭＯＳトランジスタＱ２１のゲートおよびドレインとにそれぞれ接続される。そこで、ＧＮＤ１に生じた電位がある一定の値を超えてリングオシレータ４１０が発振すると、各段のキャパシタＣ２１〜Ｃ２４がチャージされ、それにより、ＮＭＯＳトランジスタＱ２１〜Ｑ２５間を接続する各配線の電位が昇圧される。
【００５６】
一方、チャージポンプ回路４２０における各増幅段のＮＭＯＳトランジスタＱ２１〜Ｑ２４は、ＶＤＤ２または前の増幅段に接続する配線の電位を増幅して後の増幅段に接続する配線へ出力する。その結果、最終増幅段のＮＭＯＳトランジスタＱ２５からは、電源電圧ＶＤＤ１よりも高い電圧値まで昇圧された基板バイアス電圧Ｖ＿ｈｉｇｈが出力される。この基板バイアス電圧Ｖ＿ｈｉｇｈは、メモリセルアレイ１００Ａにおける各ＰＭＯＳトランジスタのＮウエル（Ｎ−ＷＥＬＬ）に印加される。
【００５７】
このように、チャージポンプ回路４２０で生成された基板バイアス電圧Ｖ＿ｈｉｇｈをメモリセルアレイ１００Ａにおける各ＰＭＯＳトランジスタのＮウエルに印加することで、各ＰＭＯＳトランジスタのＮウエルの電位を上昇することが可能となる。それにより、リテンション時のリーク電流をより低減することが可能となる。
【００５８】
なお、メモリセルアレイ１００ＡのＭＯＳトランジスタをトリプルウエル構造とした場合には、基板バイアス生成回路４０１Ｐで生成した基板バイアス電圧Ｖ＿ｈｉｇｈをメモリセルアレイ１００Ａにおける各ＮＭＯＳトランジスタのＮウエルに印加することも可能である。それにより、リテンション時のリーク電流をより低減することが可能となる。
【００５９】
また、図１５に示した基板バイアス生成回路４０１Ｐに代えて、または、基板バイアス生成回路４０１Ｐと共に、ＮＭＯＳトランジスタ向けの基板バイアス生成回路を、基板バイアス生成回路４０１として半導体メモリ４００に搭載することも可能である。図１６に、ＮＭＯＳトランジスタ向けの基板バイアス生成回路の概略構成例を示す。
【００６０】
図１６に示すように、ＮＭＯＳトランジスタ向けの基板バイアス生成回路４０１Ｎは、リングオシレータ４３０と、チャージポンプ回路４４０とを備える。
【００６１】
リングオシレータ４３０は、ＰＭＯＳトランジスタ向けの基板バイアス生成回路４０１Ｐにおけるリングオシレータ４１０と同様に、たとえば直列接続された複数のインバータ４３１〜４３５で構成され、ＧＮＤ１に接続されたスイッチトキャパシタと同様の機能を果たし得る。したがって、ＧＮＤ１に生じた電位がある一定の値を超えると、リングオシレータ４３０が発振してＧＮＤ１に蓄積した電荷が消費される。その結果、ＧＮＤ１の電位が低下するため、ＧＮＤ１の電位が安定する。なお、リングオシレータ４３０の段数は、たとえばメモリセルアレイ１００Ａで生じるリーク電流の規模に応じて適宜設定されてよい。
【００６２】
チャージポンプ回路４４０は、それぞれゲート−ドレイン間が接続された複数（図１６では５つ）のＰＭＯＳトランジスタＱ４１〜Ｑ４５が直列接続された構成を備える。ただし、各ＰＭＯＳトランジスタＱ４１〜Ｑ４５のゲート入力は、反転されている。それぞれのＰＭＯＳトランジスタＱ４１〜Ｑ４５は増幅段を構成する。増幅段を直列接続する配線は分岐され、それぞれキャパシタＣ４１〜Ｃ４４を介して、インバータ４３１〜４３５を直列接続する配線に接続される。なお、チャージポンプ回路４４０の段数は、リングオシレータ４３０と同様に、たとえばメモリセルアレイ１００Ａで生じるリーク電流の規模や必要な増幅率などに応じて適宜設定されてよい。
【００６３】
メモリセルアレイ１００Ａに接続されたＧＮＤ１、すなわち仮想的な電源電圧ＶＤＤ２は、リングオシレータ４３０の各インバータ４３１〜４３５に接続される。そこで、ＧＮＤ１に生じた電位がある一定の値を超えてリングオシレータ４３０が発振すると、各段のキャパシタＣ４１〜Ｃ４４がチャージされ、それにより、ＰＭＯＳトランジスタＱ４１〜Ｑ４５間を接続する配線の電位が昇圧される。
【００６４】
一方、チャージポンプ回路４４０における各増幅段のＰＭＯＳトランジスタＱ４１〜Ｑ４４は、接地電位または前の増幅段に接続する配線の電位を増幅して後の増幅段に接続する配線へ出力する。その結果、最終増幅段のＰＭＯＳトランジスタＱ４５からは、負電位の基板バイアス電圧Ｖ−が出力される。この基板バイアス電圧Ｖ−は、メモリセルアレイ１００Ａが形成された半導体基板に印加される。
【００６５】
このように、チャージポンプ回路４４０で生成された基板バイアス電圧Ｖ−をメモリセルアレイ１００Ａが形成された半導体基板に印加することで、各ＮＭＯＳトランジスタの実質的なしきい値電圧が大きくなるため、リテンション時のリーク電流をより低減することが可能となる。
【００６６】
以上で説明したように、リングオシレータ４１０／４３０およびチャージポンプ回路４２０／４４０からなる構成は、リテンション時のリーク電流をより低減するための基板バイアス電圧Ｖ＿ｈｉｇｈおよび／またはＶ−を生成する基板バイアス生成回路４０１として用いることも可能である。そのように構成された基板バイアス生成回路４０１は、リーク電流がある一定の値を超えた場合に自動的に動作するため、リングオシレータ４１０／４３０の発振によるＧＮＤ１の電位の安定化に加え、効果的なタイミングでリーク電流を低減できるという効果を奏することも可能である。
【００６７】
その他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１０Ａ，１００Ａ…メモリセルアレイ、１０…ＳＲＡＭセル、１１〜１３…トランジスタ、１，１００，２００，４００…半導体メモリ、１００Ｂ，３００…バイアス回路、１０１，１０２，３１０〜３４０…セル、１１１，１１２，３１３，３１６，３２３，３２６，３３３，３３６，３４３，３４６…ＰＭＯＳトランジスタ、１２１，１２２，１３３，１３４，３１１，３１２，３１４，３１５，３２１，３２２，３２４，３２５，３３１，３３２，３３４，３３５，３４１，３４２，３４４，３４５…ＮＭＯＳトランジスタ、１４１〜１４４，１５１〜１５４…拡散領域、Ｍ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ１１１，Ｍ１１２，Ｍ１２１，Ｍ１２２，Ｍ１３１〜Ｍ１３４…配線、ＭＧ１２１，ＭＧ１２２，ＭＧ１３１，ＭＧ１３２…ゲート、３１７〜３１９，３２７〜３２９，３３７〜３３９，３４７〜３４９…メタル配線、２１０，４１０，４３０…リングオシレータ、２２０，４２０，４４０…チャージポンプ回路、４０１，４０１Ｐ，４０１Ｎ…基板バイアス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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