(57)【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板に埋め込まれて形成され、１２５℃の条件下で使用され得る貫通電極であって、
前記半導体基板に接して形成された酸化シリコンを含む絶縁層と、
前記絶縁層の内側に形成された銅を含む導電性のコア層と、
前記コア層と前記絶縁層との間に形成され、前記半導体基板の一部からなる筒形状の半導体層と、
を有し、
前記貫通電極の径が、２μｍ〜１０μｍであり、
前記半導体基板の平面方向における前記半導体層の厚さが０．５μｍ〜５μｍである、
貫通電極。
【請求項２】
請求項１に記載の貫通電極を備える半導体装置。
【請求項３】
１２５℃の条件下で使用され得る貫通電極の製造方法であって、
シリコンを含む半導体基板に筒形状の溝部を形成する工程と、
前記溝部に酸化シリコンを含む絶縁層を埋め込む工程と、
前記絶縁層の内側にスルーホールを形成し、かつ、前記絶縁層とスルーホールとの間に前記半導体基板の一部からなる筒形状の半導体層を形成する工程と、
前記スルーホールに銅を含む導電性材料を埋め込み、コア層を形成する工程と、
を有し、
前記絶縁層、前記コア層及び前記半導体層を備える貫通電極の径が、２μｍ〜１０μｍであり、
前記半導体基板の平面方向における前記半導体層の厚さが０．５μｍ〜５μｍである、
貫通電極の製造方法。
【請求項４】
請求項３に記載の貫通電極の製造方法を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元集積回路に使用される貫通電極及びその製造方法、並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ポータブルでワイヤレスな電子機器に対する縮小化の要求は、次世代のマイクロエレクトロニクスに使用される集積回路の微細化及び密度化を促進してきた。電子デバイスを相互接続する手法として、現在注目を浴びているものが、３次元実装技術である。シリコン貫通電極（ＴＳＶ）等の貫通電極は、３次元実装を成し遂げるための技術の一つであり、ロジック、メモリ、センサ、アクチュエータ等の３次元に積層されたデバイスを電気的に接続するために使用される。
【０００３】
この貫通電極は、例えば円筒型とすることができる（例えば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】N. Khan, and S. Hassoun, "３次元集積回路のためのTSV の設計(Designing TSVs for 3D Integrated Circuits)." Springer New York, 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
貫通電極の形成は、３次元相互接続における熱機械的信頼性の課題を生じる。貫通電極は一般的には銅により充填される。銅の熱膨張率（17×10-6/oC）は、シリコンの熱膨張率（2.8×10-6/oC）の６倍である。銅からなる貫通電極とシリコン等からなる半導体基板との間の熱膨張率の大きな相違により、熱負荷がかかると大きな応力が誘起される。このような応力は、クラックの発生といった、様々な信頼性の問題を引き起こす。
【０００６】
また、半導体基板における応力は、薄いシリコンウェハ等の半導体基板に形成されるデバイスにとって、デバイス特性の変動やＫＯＺ（デバイス配置禁止領域：keep out zone）の形成につながる。このように、貫通電極の形成に伴う熱機械的信頼性の問題を解決する手法が望まれている。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、熱応力分布を最適化することができる新規な貫通電極及びその製造方法、並びに信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板に絶縁層を介して形成された貫通電極であって、導電性のコア層と、コア層と絶縁層との間に形成され、半導体基板と同じ材料を含む筒形状の半導体層を有する。
【０００９】
また、本発明は、このような貫通電極を備える半導体装置に関する。
【００１０】
さらに、本発明は、半導体基板に筒形状の溝部を形成する工程と、溝部に絶縁層を埋め込む工程と、絶縁層より内側にスルーホールを形成し、かつ、絶縁層とスルーホールとの間に半導体基板の一部からなる筒形状の半導体層を形成する工程と、スルーホールに導電性材料を埋め込み、コア層を形成する工程を有する貫通電極の製造方法に関する。
【００１１】
さらにまた、本発明は、上記貫通電極の製造方法を含む、半導体装置の製造方法に関する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。
【図２】本実施形態に係る貫通電極の構成を示す図であり、（ａ）は断面図、（ｂ）は（ａ）のＢ−Ｂ線における断面図である。
【図３】本実施形態に係る貫通電極の製造方法を示す工程断面図である。
【図４】本実施形態に係る貫通電極の製造方法を示す工程断面図である。
【図５】貫通電極付近のミーゼス応力を示す図であり、（ａ）は本発明での実施例、（ｂ）は従来構造での比較例の結果を示す。
【図６】径Ｄが５μｍの貫通電極における中心からの距離と熱応力（ミーゼス応力）のＦＥＭ解析結果を示す図である。
【図７】径Ｄが５μｍの貫通電極における中心からの距離と熱応力（径方向と軸方向応力）のＦＥＭ解析結果を示す図である。
【図８】径Ｄが２０μｍの貫通電極における中心からの距離と熱応力（ミーゼス応力）のＦＥＭ解析結果を示す図である。
【図９】本発明による熱応力の低減効果を示す貫通電極径Ｄと熱応力の関係図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形状のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１４】
図１は、本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。３次元積層デバイスは、インターポーザ２上に積層された複数の半導体チップ（半導体装置）１ａ〜１ｈを備える。半導体チップ１間には封止樹脂３が形成されている。なお、半導体チップ１ａ〜１ｈを特に区別する必要がない場合には、単に半導体チップ１と称する。各半導体チップ１ａ〜１ｈは、例えば、ロジック、メモリ、センサ、アクチュエータ等により構成される。各半導体チップ１ａ〜１ｈは、当該チップを貫通する貫通電極１１を複数備えており、上下の半導体チップ１ａ〜１ｈが電気的に接続される。一方の半導体チップ１の貫通電極１１と他方の半導体チップ１の貫通電極１１との間には、両者を電気的かつ機械的に接続するバンプ５が形成されている。また、インターポーザ２にも、バンプ４が形成されている。バンプ４，５の材料に限定はないが、例えば、Au, Cu、Ag, Niなど、あるいは、はんだ系材料のSn-Ag-Cu, Sn-Bi, Au-Sn, Sn-Pbなどにより構成される。
【００１５】
図１に示す例では、各半導体チップ１の中央部に貫通電極１１が密集して形成されており、貫通電極１１のアレイが形成されているが、これに限定はない。貫通電極１１は、半導体チップの周辺部に形成されていてもよい。
【００１６】
図２（ａ）は、半導体チップ１に形成される貫通電極１１の構造の一例の詳細を示す断面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ線における断面図である。図２の一例では、半導体基板１０には、シリコン貫通電極（ＴＳＶ）とすることができる貫通電極１１が形成されている。貫通電極１１は、導電性のコア層１２と、コア層１２の外周に形成された半導体層１３と、半導体層１３の外周に形成された絶縁層１４とを有する。絶縁層１４は、半導体基板１０の表面及び裏面にも形成されている。半導体基板１０の表面及び裏面において、コア層１２は絶縁層１４から露出している。
【００１７】
半導体基板１０は、ロジック、メモリ、センサ、又はアクチュエータ等を形成するための基盤となる基材である。半導体基板１０は、Ｓｉ基板に限定されず、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮ、ＣａＴｅ等の半導体基板であってもよい。また、半導体基板１０には、各種の不純物が導入されていてもよい。
【００１８】
貫通電極１１の径Ｄに限定はないが、例えば、２μｍ〜２５μｍである。また、貫通電極のピッチＰに限定はないが、例えば、径Ｄの２倍以上に設定される。複数の半導体チップ１間において信号の授受を担う貫通電極１１は、密集して形成されてもよく、この場合には、貫通電極１１の径及びピッチは小さくなる傾向にある。また、電源に接続される貫通電極１１の場合には、貫通電極１１の径及びピッチは大きくなる傾向にある。貫通電極１１の高さＨに限定はないが、例えば、２０μｍ〜２００μｍ程度である。
【００１９】
コア層１２は、貫通電極１１の導電性のコアとなる部位であり、電気抵抗の小さな金属材料、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成され、さらに好ましくは銅により構成される。コア層１２が銅を含む場合には、銅の拡散を抑制すべく、コア層１２の外周部にバリア層が設けられていてもよい。半導体基板平面方向におけるコア層１２の厚さ、すなわちコア層１２の径は、例えば０．５μｍ〜２０μｍである。
【００２０】
半導体層１３は、コア層１２の側面を被覆しており、コア層１２と絶縁層１４との間に形成された筒形状の層である。筒の断面形状は、真円、楕円、多角形のいずれでもよいが、真円が好ましい。半導体層１３は、半導体基板１０と同一の材料からなる。例えば、半導体基板１０がシリコン半導体基板の場合には、半導体層１３はシリコン層からなる。半導体基板平面方向における半導体層１３の厚さは、例えば０．５μｍ〜５μｍである。
【００２１】
絶縁層１４は、貫通電極１１を構成するコア層１２及び半導体層１３を、半導体基板１０から絶縁するためのものである。絶縁層１４の材料に限定はないが、例えば、酸化シリコン又は窒化シリコン又は樹脂やガラス複合材から成る。半導体基板平面方向における絶縁層１４の厚さは、例えば０．３μｍ〜２．０μｍである。
【００２２】
本実施形態に係る貫通電極は、半導体基板材料と同じ材料の半導体層１３を備えることにより、コア層１２と半導体層１３の界面、すなわち貫通電極の主たる導電材料と半導体基板材料の界面を貫通電極の内側に位置付けることができる。この結果、貫通電極の主たる導電材料と半導体基板材料の熱膨張率差が大きい場合であっても、この熱膨張率差に起因する熱応力を貫通電極の内部に留めることができ、貫通電極のエッジ又はその外側の半導体基板領域に作用する熱応力を軽減することができる。これにより、貫通電極の周辺に形成されるデバイス特性の変動を抑制することができ、また、デバイス禁止領域を小さくすることができる。この結果、本実施形態に係る貫通電極は、高密度の貫通電極のアレイを形成することができる。このように、本実施形態に係る貫通電極は、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができる。
【００２３】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、３次元実装に有用な半導体装置を提供することができる。
【００２４】
次に、本実施形態に係る貫通電極の製造方法について、図３及び図４を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後にビアを形成するビアラスト方式を一例に説明するが、ビアファースト方式、ビアミドル方式、ボンディング後ビア方式（via-after bonding）であってもよい。
【００２５】
図３（ａ）に示すように、例えばシリコンからなる半導体基板１０に、図示しないトランジスタなどの素子が形成され、トランジスタなどの素子による回路を形成するための配線層２０が形成されている。配線層２０は、配線２１及び絶縁層２２を備える。半導体基板１０の配線層２０側を支持半導体基板３０で支持し、配線層２０が形成されていない半導体基板１０の裏面側を研削して半導体基板を薄型化する。そして、半導体基板１０の絶縁層１４を形成すべき位置にリソグラフィ及びエッチングにより筒形状の溝１０ａを形成する。筒の断面形状は、真円、楕円、多角形のいずれでもよいが、真円が好ましい。溝１０ａは、半導体基板１０を貫通するように形成する。溝１０ａの形成では、半導体基板１０上にレジストパターンを形成し、レジストパターンをマスクとしたエッチングにより溝１０ａを形成し、その後レジストパターンを除去すればよい。
【００２６】
次に、図３（ｂ）に示すように、溝１０ａの内部を埋め込むように半導体基板１０上に絶縁層１４を形成する。例えば、液体樹脂材料を、減圧下で溝に充填し、固化させる。これにより、アスペクト比の高い溝１０ａの内部を隙間なく絶縁膜で充填することができる。
【００２７】
次に、図３（ｃ）に示すように、リソグラフィ及びエッチングにより、コア層１２を形成する部位における絶縁層１４に開口部１４ａを形成する。開口部１４ａの形成では、絶縁層１４上にレジストパターンを形成し、レジストパターンをマスクとしたエッチングにより開口部１４ａを形成すればよい。あるいは絶縁材料を感光性にする事により、現像による開口部形成も可能である。
【００２８】
次に、図３（ｄ）に示すように、開口部１４ａを形成する際に用いたレジストパターン（不図示）をマスクとして、開口部１４ａに露出した半導体基板１０をエッチングして、スルーホール１０ｂを形成する。これにより、絶縁層１４とスルーホール１０ｂとの間に半導体基板１０の一部からなる筒形状の半導体層１３が形成される。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C4F8など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。その後、レジストパターンを除去する。スルーホール１０ｂの断面形状は、真円、楕円、多角形のいずれでもよいが、真円が好ましい。
【００２９】
次に、図４（ｅ）に示すように、スルーホール１０ｂの内壁及び絶縁層１４上にバリア層１２ａを形成し、バリア層１２ａ上にシード層１２ｂを形成する。バリア層１２ａは、コア層１２として銅を用いる場合に必要な層であり、例えば、スパッタリング法又はＣＶＤ法により、Ｔｉ，ＴｉＮ，ＴａＮ，Ｔａのいずれかを形成する。シード層１２ｂの形成では、無電解めっき又はスパッタリング法により銅層を形成する。
【００３０】
次に、図４（ｆ）に示すように、シード層１２ｂ上に電気めっきにより銅を堆積させて、導電層１２ｃを形成する。続いて、図４（ｇ）に示すように、ＣＭＰ法により絶縁層１４上に堆積した導電層１２ｃ、シード層１２ｂ、バリア層１２ａを順に除去する。これにより、スルーホール１０ｂ内にバリア層１２ａ、シード層１２ｂ、導電層１２ｃからなるコア層１２が形成される。
【００３１】
もしくは、図４（ｅ'）に示すように、金属(溶融金属まはた金属ペーストなど)を減圧下で直接充填して、導電層１２ｃ’を形成してもよい。
【００３２】
以上のようにして、コア層１２、半導体層１３及び絶縁層１４を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００３３】
本実施形態に係る貫通電極の製造方法によれば、図３（ａ）に示す筒形状の溝１０ａの形成工程を追加することにより、コア層１２及び半導体層１３を備え、熱応力分布を最適化することが可能な貫通電極１１を簡易に形成することができる。
【００３４】
本実施形態に係る半導体装置における貫通電極の製造方法によれば、貫通電極の形成に伴う熱応力分布を最適化し、熱応力分布に起因するデバイス特性の変動を抑止した、信頼性の高い半導体装置を製造することができる。
【００３５】
次に、本実施形態の貫通電極の効果について、ＦＥＭ（Finite Element Method）の結果を参照して説明する。ＦＥＭは、貫通電極による応力状態及び信頼性を解析する上で一般に使用されている手法である。
【００３６】
（実施例の構造）
実施例では、半導体基板１０は単結晶シリコンとし、コア層１２は銅とし、半導体層１３はシリコン層とし、絶縁層１４は酸化シリコンとした。実施例の貫通電極１１の各種寸法は、表１に示す通りである。具体的には、貫通電極１１の径Ｄを５，１０，１５，２０μｍと変化させた。貫通電極１１のピッチＰは径Ｄの２倍に設定し、高さＨを４０μｍとし、絶縁層１４の厚さを０．５μｍとし、半導体層１３の厚さを１μｍとした。
【００３７】
【表１】
0006519785.tif 000002
【００３８】
（比較例の構造）
比較例として、従来構造として一般的な銅層と、銅層の側面を被覆する絶縁層からなる貫通電極を設定した。比較例の貫通電極の設計は、半導体層がない点を除き、表１に示す条件を採用した。
【００３９】
図５は、１２５℃における径Ｄが５μｍの貫通電極近辺の熱応力分布（等高線図）を示す図であり、（ａ）は実施例の結果、（ｂ）は比較例の結果を示す。実際の半導体デバイスにおいて熱負荷がかかっている状態を想定するため、温度を１２５℃に設定した。
【００４０】
実施例の構造は、貫通電極の中心から外側へ向かって、Ｃｕ／Ｓｉ／ＳｉＯ2／Ｓｉの層構造をなしている。この構造において、熱膨張率の差は、Ｃｕ／Ｓｉの界面において最大となる。このため、最大応力がＣｕ／Ｓｉの界面に存在している（図中、矢印参照）。ここで、デバイスの信頼性を確保するためには、貫通電極１１周辺の半導体基板１０における応力を小さくすることが非常に重要であることを強調しておく。実施例では、最大応力がＣｕ／Ｓｉの界面に存在しているが、貫通電極１１周辺の半導体基板１０における応力は比較例に比べて小さいことがわかる。比較例のように貫通電極１１の周辺の半導体基板に応力が分散しているのに比べて、実施例の構造の方がデバイスの信頼性の観点からは有利である。
【００４１】
図６及び図７は、径Ｄが５μｍの貫通電極の位置Ａにおける（図２（a）参照）、貫通電極１１の中心からの距離と熱応力のＦＥＭ解析結果を示す図である。位置Ａは、半導体基板１０の表面から０．５μｍに設定した。図６は貫通電極１１のミーゼス応力を示し、図７は貫通電極１１の径方向（半導体基板の平面方向）にかかる応力（径方向応力）と軸方向（貫通電極の高さＨ方向）における応力（軸方向応力）を示す。図６，７において、点線で示した「TSV edge」は貫通電極１１のエッジ位置、すなわち、絶縁層１４と半導体基板１０の界面の位置を示す。また、図６において、点線で示した「Cu/Si interface」は貫通電極１１のコア層１２と半導体層１３の界面の位置を示す。
【００４２】
図６に示すように、実施例の構造では、熱膨張率の差はＣｕ／Ｓｉの界面において最大となることから、貫通電極の内部であるＣｕ／Ｓｉ界面に応力が集中することがわかる。その反面、実施例の構造では、半導体層１３の外側の領域における応力が軽減している。実施例の構造は、貫通電極１１のエッジにおいて（TSV edge）３０ＭＰａより低い応力を示しており、これは、比較例の構造に比べて８０％の応力低減に相当する。図７に示す結果から、実施例の構造は、軸方向応力よりも径方向応力の低減に効果があることがわかる。
【００４３】
図８は、径Ｄが２０μｍの貫通電極の位置Ａにおける（図２（a）参照）、貫通電極１１の中心からの距離と熱応力（ミーゼス応力）のＦＥＭ解析結果を示す図である。図８に示すように、半導体層１３を設けることによる応力低減効果は、径Ｄが５μｍのとき（図６）と比べると減少するものの、比較例の構造に比べて３０％低減することができている。
【００４４】
図９は、貫通電極の径Ｄと熱応力の関係を示す図である。図９に示すように、貫通電極１１の径が小さくなるにつれて、実施例の構造はシリコン半導体基板における熱応力低減に関し顕著な効果を奏することがわかる。これは、半導体層１３の厚さを１μｍに固定していることから、貫通電極１１が小さくなるにつれてその影響が大きくなるからである。実施例の構造は、径Ｄを２０μｍから５μｍに変化させると、熱応力が１８０ＭＰａ程度から４０ＭＰａ程度へ減少する。比較例との関係でいえば、実施例の構造は、比較例に比べて、径Ｄが２０μの場合には３０％の熱応力低減効果を奏するのに対し、径Ｄが５μｍの場合には８０％の熱応力低減効果を奏する。
【００４５】
上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。本実施形態の効果を説明するために、ＦＥＭによる解析結果を用いたが、本実施形態は、ＦＥＭ解析を行うための具体的な条件（材料や膜厚や形）に限定されるものではない。
【符号の説明】
【００４６】
１ａ〜１ｈ…半導体チップ、２…インターポーザ、３…封止樹脂、４，５…バンプ、１０…半導体基板、１０ａ…溝、１０ｂ…スルーホール、１１…貫通電極、１２…コア層、１２ａ…バリア層、１２ｂ…シード層、１２ｃ…導電層、１３…半導体層、１４…絶縁層、１４ａ…開口部、２０…配線層、２１…配線、２２…絶縁層、３０…支持半導体基板。
【図１】
0006519785.tif 000003
【図２】
0006519785.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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