(57)【特許請求の範囲】
【請求項１】
第1のプルアップトランジスタ、第1のプルダウントランジスタ、および第1の記憶ノードを備える、第1のインバータと、
第2のプルアップトランジスタ、第2のプルダウントランジスタ、および第2の記憶ノードを備える、第2のインバータであって、前記第2の記憶ノードは、前記第1のプルアップトランジスタおよび前記第1のプルダウントランジスタのゲートに結合されている、第2のインバータと、
前記第1の記憶ノードに直接結合されたアクセストランジスタと、
前記第1の記憶ノードを前記第2のプルアップトランジスタおよび前記第2のプルダウントランジスタのゲートに選択的に結合させるように構成された、トランスミッションゲートであって、読出し動作の間、前記第1の記憶ノードを、前記第2のプルアップトランジスタおよび前記第2のプルダウントランジスタのゲートから選択的に切り離すように構成されるトランスミッションゲートと
を備え、
前記トランスミッションゲートが、並列に結合されたPMOSトランジスタおよびNMOSトランジスタを備え、
前記NMOSトランジスタが、書込みモードおよびスタンバイモードにおいてアクティブにされるように構成され、保持モードおよび読出しモードにおいて非アクティブにされるように構成される、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセル。
【請求項２】
前記PMOSトランジスタが、保持モードおよびスタンバイモードにおいてアクティブにされるように構成され、読出しモードおよび書込みモードにおいて非アクティブにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項３】
前記PMOSトランジスタのゲートが、前記アクセストランジスタのゲートに結合されたワード線に結合される、請求項1に記載の7T SRAMビットセル。
【請求項４】
前記NMOSトランジスタのゲートが、第1の書込みワード線に結合される、請求項1に記載の7T SRAMビットセル。
【請求項５】
前記アクセストランジスタが、ビット線を前記第1の記憶ノードに結合させるように構成され、前記アクセストランジスタが、読出しモードまたは書込みモードにおいてアクティブにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項６】
前記第1のプルダウントランジスタが、第2の書込みワード線に結合される、請求項5に記載の7T SRAMビットセル。
【請求項７】
前記7T SRAMビットセルが書込み動作のために選択されないとき、前記トランスミッションゲートがオフにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項８】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定位置データユニット、モバイル電話、およびコンピュータから成る群から選択されるデバイスに組み込まれる、請求項1に記載の7T SRAMビットセル。
【請求項９】
前記第2の記憶ノードが、前記第1のプルダウントランジスタおよび前記第1のプルアップトランジスタのゲートに直接結合される、請求項1に記載の7T SRAMビットセル。
【請求項１０】
前記トランスミッションゲートの第1の端子が、前記第1の記憶ノードに直接結合され、前記トランスミッションゲートの第2の端子が、前記第2のプルダウントランジスタおよび前記第2のプルアップトランジスタの前記ゲートに直接結合される、請求項1に記載の7T SRAMビットセル。
【請求項１１】
7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを動作させる方法であって、
読出し動作の間、第1のインバータの第1の記憶ノードを第2のインバータのゲートから選択的に切り離すステップであって、前記第2のインバータの第2の記憶ノードは、前記第1のインバータのゲートに結合されている、選択的に切り離すステップと、
前記第1の記憶ノードに記憶されたデータ値を、前記第1の記憶ノードに直接結合されたアクセストランジスタを通じて読み出すステップと
を含み、
前記選択的に切り離すステップが、並列に結合されたPMOSトランジスタおよびNMOSトランジスタから形成されるトランスミッションゲートを選択的に非アクティブにするステップを含み、
前記方法がさらに、
保持モードの間、前記PMOSトランジスタを、前記アクセストランジスタに結合されたワード線を通じてオンにし、かつ前記NMOSトランジスタを、第1のワード線を通じてオフにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、方法。
【請求項１２】
7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを動作させる方法であって、
読出し動作の間、第1のインバータの第1の記憶ノードを第2のインバータのゲートから選択的に切り離すステップであって、前記第2のインバータの第2の記憶ノードは、前記第1のインバータのゲートに結合されている、選択的に切り離すステップと、
前記第1の記憶ノードに記憶されたデータ値を、前記第1の記憶ノードに直接結合されたアクセストランジスタを通じて読み出すステップと
を含み、
前記方法が、さらに、
前記7T SRAMビットセルを備える複数の7T SRAMビットセルから成るロウに論理値の組合せを備えるデータパターンを書き込むために、第1の段階において、前記ロウ内の前記複数の7T SRAMビットセルに論理値「1」を書き込み、第2の段階において、前記ロウ内の前記複数の7T SRAMビットセルに、前記論理値の前記組合せを含む前記データパターンを書き込むステップをさらに含む、方法。
【請求項１３】
前記選択的に切り離すステップが、並列に結合されたPMOSトランジスタおよびNMOSトランジスタから形成されるトランスミッションゲートを選択的に非アクティブにするステップを含む、請求項12に記載の方法。
【請求項１４】
書込み動作の間、前記トランスミッションゲートの前記NMOSトランジスタを、第1の書込みワード線を通じてアクティブにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、請求項11または13に記載の方法。
【請求項１５】
前記アクセストランジスタに結合されたビット線から前記第1の記憶ノードに論理値「0」を書き込むために、前記アクセストランジスタを、ワード線を通じてイネーブルするステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記第1の記憶ノードに前記論理値「0」を書き込むためのブーストを行うように、前記第1のインバータの第1のプルダウントランジスタを、論理「0」に駆動された第2の書込みワード線に結合させるステップをさらに含む、請求項15に記載の方法。
【請求項１７】
前記アクセストランジスタに結合されたビット線から前記第1の記憶ノードに論理値「1」を書き込むために、前記アクセストランジスタを、ワード線を通じてイネーブルするステップをさらに含む、請求項14に記載の方法。
【請求項１８】
前記第1の記憶ノードに前記論理値「1」を書き込むためのブーストを行うように、前記第1のインバータの第1のプルダウントランジスタを、論理「1」に駆動された第2の書込みワード線に結合させるステップをさらに含む、請求項17に記載の方法。
【請求項１９】
スタンバイモードの間、前記PMOSトランジスタを、前記アクセストランジスタに結合されたワード線を通じてオンにし、かつ前記NMOSトランジスタを、第1のワード線を通じてオンにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、請求項11または13に記載の方法。
【請求項２０】
前記7T SRAMビットセルが書込み動作のために選択されないとき、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートから選択的に切り離すステップをさらに含む、請求項11または12に記載の方法。
【請求項２１】
7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルであって、
読出し動作の間、第1のインバータの第1の記憶ノードを前記7T SRAMビットセルの第2のインバータのゲートから選択的に切り離すための手段であって、前記第2のインバータの第2の記憶ノードは、前記第1のインバータのゲートに結合されている、選択的に切り離すための手段と、
前記第1の記憶ノードに直接結合されるアクセストランジスタを通じて前記第1の記憶ノードに記憶されたデータ値を読み出すための手段と
を備え、
前記選択的に切り離すための手段が、並列に結合されたPMOSトランジスタおよびNMOSトランジスタを備え、
前記NMOSトランジスタが、書込みモードおよびスタンバイモードにおいてアクティブにされるように構成され、保持モードおよび読出しモードにおいて非アクティブにされるように構成される、7T SRAMビットセル。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルに関係するシステムおよび方法を含む。例示的態様は、読出しディスターバンス(Read Disturbance)、および半選択問題の影響の受けやすさが低減され、ノイズマージンが改善された、7T SRAMビットセルに関する。
【背景技術】
【０００２】
メモリデバイスは、従来、データのビットをそれぞれが記憶するビットセルのアレイを含む。各データビットは、論理0(「0」)または論理1(「1」)を表すことができ、これは、ビットセルの状態に対応してよい。選択されたビットセルの読出し動作の間、低電圧レベルが論理「0」を表し、相対的により高い電圧レベルが論理「1」を表す。
【０００３】
図1は、従来の6トランジスタスタティックランダムアクセスメモリ(6T SRAM)ビットセル100を示す。ビットセル100は、1対の交差結合されたインバータを備え、交差結合された各インバータは、記憶ノードによって分離されたpチャネル金属酸化膜半導体(PMOS)プルアップトランジスタおよびnチャネル金属酸化膜(NMOS)プルダウントランジスタを備える。第1のインバータが、第1の論理値を記憶する第1の記憶ノード110を備える。第1の記憶ノード110は、第1のプルアップトランジスタ112と第1のプルダウントランジスタ114との間に配置される。第2のインバータが、第2の論理値を記憶する第2の記憶ノード120を備える。第2の記憶ノード120は、第2のプルアップトランジスタ122と第2のプルダウントランジスタ124との間に配置される。この1対のインバータが交差結合されると、第1の論理値が、第2の論理値とは反対または逆になる。
【０００４】
ビットセル100の読出し動作では、ビット線150とビット線160が両方とも予備充電される。次いで、ワード線170が、ビットセル100を選択するために高電圧状態に設定され、それにより、トランジスタ152および162がオンになる。6T SRAMビットセル100が論理「1」を記憶している場合、一般性を失うことなく、論理「1」が第1のインバータの第1の記憶ノード110のところに現れ、論理「0」が第2のインバータの第2の記憶ノード120のところに現れる。アクセストランジスタ152および162をオンにすることによって、ビット線150上の電圧は、プルアップトランジスタ112によって維持されるが、ビット線160上の電圧は、プルダウントランジスタ124によって放電される。センス増幅器(図示せず)を使用して、ビット線150およびビット線160上に現れる差電圧を増幅すると、論理値「1」が読み出される。一方、ビットセル100に論理「0」が記憶されている場合、論理「0」が第1の記憶ノード110のところに現れ、論理「1」が第2の記憶ノード120のところに現れる。ビットセル100の読出しは、ビット線150が放電され、ビット線160が高電圧に充電されたままになって、最終的に論理値「0」が読み出されることになるという意味で、上記のプロセスとは反対の結果になる。
【０００５】
ビットセル100の書込み動作では、論理「1」を書き込む場合、ビット線150が高電圧状態に駆動され、ビット線160が低電圧状態に駆動される。次いで、ワード線170が、ビットセル100を選択するために高電圧状態に設定され、それにより、アクセストランジスタ152および162がオンになる。ビット線150が高電圧状態にあるので、論理「1」が第1の記憶ノード110に書き込まれ、ビット線160が低電圧状態にあるので、論理「0」が第2の記憶ノード120に書き込まれる。論理「0」の書込みの場合には、ビット線160が高電圧状態に駆動され、ビット線150が低電圧状態に駆動されるという意味で、反対のプロセスが辿られる。
【０００６】
メモリデバイスが小型化するにつれて、その信頼性および性能が低下するという点で、問題が起きている。たとえば、スタティックノイズマージン(SNM)は、ビットセルの状態を意図せず反転させるおそれのある、(第1の記憶ノード110と第2の記憶ノード120との間で測定される)最小ノイズ電圧として定義される。読出しスタティックノイズマージン(RSNM)は、ビットセルの読出し動作の間にビットセルの状態を意図せず反転させるおそれのあるノイズ電圧量として定義される。ビットセルが小型化するにつれて、サイズ制約がビットセルのRSNMを低減させて、ビットセルが、たとえば温度変化またはプロセス変動から生じるノイズの影響をより受けやすくなるおそれがある。
【０００７】
図2は、従来の8トランジスタスタティックランダムアクセスメモリ(8T SRAM)ビットセル200を示す。ビットセル200では、ビットセル100などの従来の6T SRAMビットセルの記憶ノード110および120に類似したデータ記憶ノード210および220が、読出しビット線282から、デカップリングトランジスタ280および290を使用して切り離されている。読出しビット線282がデータ記憶ノード210および220から切り離されているので、読出し動作がビットセルの状態の意図しない反転を引き起こす可能性は、ずっと低い。したがって、ビットセル200のRSNMは、ビットセル200のアクティブな読出し/書込み動作が進行中でないときのノイズマージンに関係する、保持SNM(HSNM)以上である。しかしながら、ビットセル200は、2つの余分なデカップリングトランジスタ280および290から成るので、ビットセルの面積が増大する。
【０００８】
その上、読出しビット線282に加えて、ビットセル200は、ビットセル200に対する読出し動作に対してアクティブにされる読出しワード線272を含む。さらに、ビットセル200は、書込み動作用に、別個の書込みビット線250および260、ならびに別個の書込みワード線270を備える。書込みビット線250および260は、読出し動作の間にそれらが使用されないことを除いて、ビットセル100のビット線150および160に類似している。同様に、書込みワード線270も、読出し動作の間に書込みワード線270が使用されないことを除いて、ビットセル100のワード線170に類似している。
【０００９】
図2の8T SRAMのさらなる利点は、読出し動作と書込み動作に異なるトランジスタが使用されるということである。読出し動作と書込み動作に異なるトランジスタが使用されるので、それぞれのトランジスタを別々に最適化することができる。たとえば、書込みアクセストランジスタ252および262を強化することによって、書込み速度を改善することができる。しかしながら、書込みアクセストランジスタの強化は、ターゲットビットセルに対する書込み動作が、ターゲットビットセルだけでなくターゲットビットセルのロウ内の他のあらゆるセルにも影響を及ぼし得る、という問題を生み出すおそれがある。書込みワード線がメモリアレイのロウ方向に配設されている(すなわち、メモリアレイの所与のロウ内の各ビットセルがただ1本の書込みワード線を共有している)ので、書込み動作は、ロウ全体に影響を及ぼし得る。「半選択(Half-Selected)」問題として知られるこの問題は、図2に描かれたものなどの書込み速度が最適化された8T SRAMの信頼性を損なうおそれがある。
【００１０】
8T SRAMにおける半選択問題に対して提案された1つの解決策が、書込み動作に用いられるライトバック(Write-Back)方式である。ライトバック方式では、ロウ内のあらゆるビットセルが最初に読み出されて、記憶されている値が確認される。次いで、記憶されている値が、書き込まれるべきデータに基づいて修正され、この修正された値が、1つまたは複数のターゲットビットセルを含むすべてのビットセルに書き戻される。ライトバック方式は、1つまたは複数のターゲットビットセルを含むロウ内のあらゆるビットセルに対して書込み動作を実施することによって、ロウをターゲットビットセルと単に共有しているだけのビットセル内でディスターバンスを意図せず引き起こす、という問題を回避する。
【００１１】
しかしながら、ライトバック方式にはそれ自体の欠点がある。具体的には、書込みサイクルごとにロウ全体に対して読出し動作と書込み動作の両方が実施されるので、電力消費が増大する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、従来の手法の前述の欠点を回避しながらビットセルのノイズマージンおよびデータ安定性を改善することが、必要とされている。
【課題を解決するための手段】
【００１３】
例示的態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルに関係するシステムおよび方法を含む。具体的には、例示的態様は、読出しディスターバンス、および半選択問題の影響の受けやすさが低減され、ノイズマージンが改善された、7T SRAMビットセルに関する。
【００１４】
たとえば、一例示的態様は、第1のプルアップトランジスタ、第1のプルダウントランジスタ、および第1の記憶ノードを備える、第1のインバータと、第2のプルアップトランジスタ、第2のプルダウントランジスタ、および第2の記憶ノードを備える、第2のインバータであって、第2の記憶ノードは、第1のプルアップトランジスタおよび第1のプルダウントランジスタのゲートに結合されている、第2のインバータとを備える、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを対象とする。アクセストランジスタが、第1の記憶ノードに結合され、トランスミッションゲートが、第1の記憶ノードを第2のプルアップトランジスタおよび第2のプルダウントランジスタのゲートに選択的に結合させるように構成される。
【００１５】
別の例示的態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを動作させる方法であって、読出し動作の間、第1のインバータの第1の記憶ノードを第2のインバータのゲートから選択的に切り離すことであって、第2のインバータの第2の記憶ノードは、第1のインバータのゲートに結合されている、選択的に切り離すことと、第1の記憶ノードに記憶されたデータ値を、第1の記憶ノードに結合されたアクセストランジスタを通じて読み出すこととを含む、方法を対象とする。オプションの態様では、方法はさらに、書込み動作、スタンバイモード、および保持モードの間、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させることを含んでよい。
【００１６】
さらに別の例示的態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルと、読出し動作の間、第1のインバータの第1の記憶ノードを7T SRAMビットセルの第2のインバータのゲートから選択的に切り離すための手段であって、第2のインバータの第2の記憶ノードは、第1のインバータのゲートに結合されている、選択的に切り離すための手段と、第1の記憶ノードに記憶されたデータ値を読み出すための手段とを備える、システムを対象とする。オプションの態様では、システムはさらに、書込み動作、スタンバイモード、および保持モードの間、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させるための手段を含む。
【００１７】
添付の図面は、本発明の実施形態の説明の助けとなるように提示され、実施形態を限定するためではなく単に示すために提供されている。
【図面の簡単な説明】
【００１８】
【図１】従来の6T SRAMの概略図である。
【図２】従来の8T SRAMの概略図である。
【図３】一例示的態様によるメモリデバイスおよび制御デバイスの高レベル図である。
【図４】一例示的態様によるメモリデバイスの高レベル状態図である。
【図５】一例示的態様による7トランジスタスタティックランダムアクセスメモリ(7T SRAM)の回路図である。
【図６】一例示的態様による7T SRAMの制御動作の制御表である。
【図７】一例示的態様による、スタンバイモードにあるときの図5の7T SRAMを示す図である。
【図８】一例示的態様による、保持モードにあるときの図5の7T SRAMを示す図である。
【図９】一例示的態様による、読出しモードにあるときの図5の7T SRAMを示す図である。
【図１０】一例示的態様による、書込みモード、具体的には「0」を書き込むためのモードにあるときの、図5の7T SRAMを示す図である。
【図１１】一例示的態様による、書込みモード、具体的には「1」を書き込むためのモードにあるときの、図5の7T SRAMを示す図である。
【図１２】一例示的態様によるメモリデバイスを制御するための書込み手順を示す図である。
【図１３】一例示的7T SRAMビットセルを動作させるための手順を示す図である。
【図１４】本開示の態様による一例示的メモリデバイスを含むワイヤレスデバイスの高レベル図である。
【発明を実施するための形態】
【００１９】
本発明の態様は、本発明の特定の実施形態を対象とする以下の説明および関係する図面において開示される。本発明の範囲から逸脱することなく、代替実施形態が案出されてよい。加えて、本発明のよく知られた要素については、本発明の関連する詳細を曖昧にしないように、詳細に説明されず、または省略される。
【００２０】
「例示的」および/または「例」という語は、本明細書において、「例、実例、または例示としての役割を果たすこと」を意味するために使用される。本明細書において「例示的」および/または「例」として説明されるどんな実施形態も、他の実施形態に比べて好ましいまたは有利であると必ずしも解釈すべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられる特徴、利点、または動作モードを含むことを必要とするものではない。
【００２１】
本明細書において使用される専門用語は、特定の実施形態について説明するためのものにすぎず、本発明の実施形態を限定するものではない。本明細書で使用される単数形「1つの(a)」、「1つの(an)」、および「その(the)」は、文脈が別段明確に示さない限り、複数形も含むものとする。「備える(comprises)」、「備える(comprising)」、「含む(includes)」、および/または「含む(including)」という用語は、本明細書において使用されるとき、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらの群の存在または追加を妨げないことが、さらに理解されよう。
【００２２】
さらに、多くの実施形態について、たとえばコンピューティングデバイスの要素によって実施されるべき一連のアクションの点から説明される。本明細書において説明される様々なアクションは、特定の回路(たとえば特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されているプログラム命令によって、または両方の組合せによって、実施できることが認識されよう。加えて、本明細書において説明されるこれらの一連のアクションは、実行時に、関連付けられたプロセッサに本明細書において説明される機能を実施させる、対応するコンピュータ命令セットが中に記憶された、任意の形態のコンピュータ可読記憶媒体内で全体が具現化されるものと見なすことができる。したがって、本発明の様々な態様は、そのすべてが特許請求される主題の範囲に含まれることが企図された、いくつかの異なる形態で具現化されてよい。加えて、本明細書において説明される実施形態の各々について、任意のそのような実施形態の対応する形態が、本明細書において、たとえば、説明したアクションを実施する「ように構成された論理」と説明されることがある。
【００２３】
本開示では、信号VDDおよびVSSはそれぞれ、正の供給電圧および負の供給電圧/グランドに関係する電圧信号または電圧レベルである。いくつかの態様では、VDDと表される信号値は、「論理高レベル」または「論理1」を表現するために使用されることがある。同様に、VSSと表される信号値は、「論理低レベル」、「論理0」、「0」、または「グランド」を表現するために使用されることがある。一般に、信号VDDおよびVSSは、いかに言及されていようとも、それぞれ論理値「1」および「0」を表して互いに区別可能な、2つの信号について記述するために使用され得る。
【００２４】
先に説明した従来の6T SRAMビットセルに再度言及すると、これらの従来のビットセルは、メモリデバイスのサイズが低下するにつれて、低下する読出しスタティックノイズマージンを呈する。読出し動作を書込み動作から分離することによってこの問題に取り組もうとして8T SRAMを利用すると、2つの余分なトランジスタの使用が必要になる。その上、8T SRAMにおいて半選択問題を解決するためにライトバック方式を用いると、電力消費が増大する結果になる。
【００２５】
上記の欠点を克服するために、例示的態様では、例示的7T SRAM構造において、記憶セルへのアクセスにただ1本のビット線を利用し、かつ記憶セルを形成するインバータの交差結合を、トランスミッションゲートを介して制御することによって、半選択問題を回避することができる。被選択ロウ内の例示的7T SRAMセルのすべてのトランスミッションゲートを、読出し動作の間、オフにすることができる。これによりライトバック方式の必要性が回避され、ダイナミック電力消費を低減させることができる。その上、ビット線がただ1本しかないので、全体的なビット線リークが低下し、それによりスタンバイ電力消費が低減する。
【００２６】
図3は、一例示的態様によるメモリ320を読み出し、かつ/またはメモリ320に書き込むためのシステム300を一般に示す。システム300では、制御デバイス310がメモリ320にメモリ制御信号を送る。メモリ320は、ロウおよびカラムの形で配列されたビットセルのアレイを備える。メモリ制御信号は、読出しコマンド、書込みコマンド、ロウ、カラム、および/もしくはある特定のビットセルのうちの1つもしくは複数を特定するデータアドレス、ならびに/またはメモリ320の動作を制御する他の信号を備えてよい。
【００２７】
図4は、一実施形態によるメモリ320に属するビットセルの状態図400を一般に示す。ビットセルの状態は、制御デバイス310によって制御されてよい。スタンバイモード410の間のスタンバイ動作では、メモリ320は、スタンバイまたはスリープモードにあり、ビットセルは、アクティブに使用されていない。場合によっては、スタンバイモード410において、メモリ320全体が、特定の実装形態に基づいて一部または完全にパワーダウンされることがある。したがって、スタンバイモード410の間、スタティックメモリビットセルは、電力消費を最小限に抑えながら、その中に記憶されたデータを維持するように構成される。
【００２８】
保持モード420、読出しモード430、および書込みモード440などのアクティブモードでは、メモリ320は、スリープモードにない。メモリ320がアクティブであるとき、メモリ320に属するビットセルの各々は、読出しモード430(データがビットセルから読み出されている場合)、書込みモード440(データがビットセルに書き込まれている場合)、または保持モード420のいずれかにある。保持モード420では、ビットセルの状態が維持される。保持モード420は、メモリ320内の他のビットセルにおいて読出し/書込み動作が実施されているときに特定のビットセルについて保持モード420に入ってよい例示的な場合に、スリープモード410とは区別され得る。したがって、特定のビットセルについて、ビットセルの状態が保持モードの間維持される。読出しモード430では、ビットセル内のデータを得るための少なくとも1つの読出し動作が実施される。書込みモード440では、少なくとも1つのビットセルにデータ値が書き込まれる。
【００２９】
図5は、7トランジスタビットセル500の回路図を一般に示す。ビットセル500は、例示的態様では、7T SRAMビットセルとして構成される。メモリ320は、ビットセル500などのビットセルのアレイを備えてよい。ビットセル500は、第1のプルアップ(PMOS)トランジスタ512と第1のプルダウン(NMOS)トランジスタ514との間にある第1の記憶ノード510を備える第1のインバータと、第2のプルアップ(PMOS)トランジスタ522と第2のプルダウン(NMOS)トランジスタ524との間にある第2の記憶ノード520を備える第2のインバータとを備える。第1の記憶ノード510は、アクティブ(「オン」)または非アクティブ(「オフ」)にすることができるアクセストランジスタ552を介して、ビット線(BL)550に結合される。ビット線550は、アレイのカラム方向に配設されてよい。アクセストランジスタ552は、ゲートがワード線570に結合されたNMOSトランジスタでよい。
【００３０】
ビットセル500では、トランジスタ512および514のゲートは、互いにかつ第2の記憶ノード520に結合される。トランジスタ522および524のゲートは、互いに結合されるが、ビットセル100とは対照的に、トランジスタ522および524のゲートは、第1の記憶ノード510に直接結合されない。代わりに、522および524のゲートは第1の記憶ノード510から、図示のようにそのそれぞれの端子が互いの端子に結合されるように並列に配置されたPMOSトランジスタ542およびNMOSトランジスタ544を備えるトランスミッションゲート540によって、分離される。PMOSトランジスタ542とNMOSトランジスタ544の両方は、別々にアクティブ(「オン」)または非アクティブ(「オフ」)にすることができる。ゲートノード530が、トランスミッションゲート540を介して、第1の記憶ノード510に結合される。PMOSトランジスタ542のゲートが、アレイのロウ方向に配設されてよいワード線(WL)570に結合される。NMOSトランジスタ544のゲートが、アレイのカラム方向に配設されてよい第1の書込みワード線(WWL1)580に結合される。NMOSトランジスタ524は、グランドに結合されるが、NMOSトランジスタ514は、アレイのロウ方向に配設される第2の書込みワード線(WWL2)590に結合される。
【００３１】
図6は、状態図400に従ってメモリ320内の各ビットセル500を制御するために制御デバイス310によって使用されてよい、制御表600を一般に示す。制御デバイス310は、ビットセル500のビット線550、ワード線570、ならびに第1および第2の書込みワード線580および590を制御する。ワード線570、第1の書込みワード線580、および第2の書込みワード線590は、(下記で図7〜図11に関してさらに論じるように)制御表600に従って制御されてよい。
【００３２】
制御表600は、モード410、420、430、および440、ならびにワード線570、第1の書込みワード線580、および第2の書込みワード線590の、被選択および非選択のロウおよびカラムについての挙動を示す。メモリ320内の各ビットセル500に印加される信号を制御する制御デバイス310は、メモリ320内の各ビットセル500の挙動を制御する。具体的には、ワード線570、第1の書込みワード線580、および第2の書込みワード線590の各々が、表600に基づいて制御される。モードが選択された後、表600内にリストされている信号がそれぞれ、ワード線570、第1の書込みワード線580、および第2の書込みワード線590に印加される。
【００３３】
スタンバイモード410では、ワード線570および第2の書込みワード線590が、論理「0」に駆動されるとともに、第1の書込みワード線580が、論理「1」に駆動される。保持モード420では、ワード線570、第1の書込みワード線580、および第2の書込みワード線590の各々が、論理「0」に駆動される。
【００３４】
読出しモード430では、第1の書込みワード線580および第2の書込みワード線590が、論理「0」に駆動される。しかしながら、ワード線570に印加される信号は、ロウごとに異なる。読出し動作では、メモリ320のある特定のビットセルがターゲットになる。ある特定のビットセルは、それが配設されているロウおよびカラムによって特定される。ターゲットビットセルが関連付けられているロウは、「被選択」ロウであり、一方、残りのロウは「非選択」である。(制御デバイス310は、各ビットセルのビット線550に印加される信号を含む他の信号も制御するが、制御方式のこの態様は、制御表600には示されていない。)図6からわかるように、制御デバイス310は、被選択ロウ(すなわち、読出し動作のターゲットになっているビットセル500に関連付けられているロウ)を「1」に駆動し、各非選択ロウを「0」に駆動する。図5からわかるように、ワード線570に印加される信号は、アクセストランジスタ552およびトランスミッションゲート540のPMOSトランジスタ542の、それぞれのゲートに供給される。
【００３５】
書込みモード440では、ワード線570、第1の書込みワード線580、または第2の書込みワード線590に印加される信号は常に、信号が被選択ロウまたはカラムに印加されているか、それとも非選択ロウまたはカラムに印加されているかという関係になっている。具体的には、書込み動作のターゲットになっているビットセルのロウ(すなわち被選択ロウ)に関連付けられているワード線570は、「1」に駆動される。被選択ロウの第2の書込みワード線590は、書込み動作が論理「0」についてのものであるか、それとも論理「1」についてのものであるかに基づいて、それぞれ、「0」または「1」に駆動される。その上、書込み動作のターゲットになっているビットセルのカラム(すなわち被選択カラム)に関連付けられている第1の書込みワード線580も、「1」に駆動される。すべての非選択ロウおよびカラムは、「0」に駆動される。
【００３６】
図7は、スタンバイモード410にビットセル500を一般に示す。スタンバイモード410では、ワード線570が「0」に設定され、第1の書込みワード線580が「1」に設定され、第2の書込みワード線590が「0」に設定される。その結果、トランジスタ542と544の両方が、「オン」構成にあり、第1の記憶ノード510とゲートノード530との間で電流が自由に流れる。その結果、スタンバイモード410では、ビットセル500の動作が、6T SRAMビットセル100の動作に類似している。具体的には、インバータが交差結合される。第1の記憶ノード510をトランジスタPMOSトランジスタ522およびNMOSトランジスタ524のゲートに結合させ、第2の記憶ノード520をトランジスタ512および514のゲートに結合させることにより、第1の記憶ノード510および第2の記憶ノード520のところに記憶されたデータが確実に維持されるようになる。6トランジスタメモリビットセル100のスタンバイモードとは異なり、ビット線はただ1本しかない。したがって、ビット線リーク量が低減され、スタンバイモード410の間に、それほど電力が消費されない。
【００３７】
図8は、ビットセル500が保持モード420にあるときの図5の回路図を一般に示す。保持モード420では、ワード線570および第2の書込みワード線590が、ちょうどスタンバイモード410と同様に「0」に設定される。しかしながら、スタンバイモード410とは対照的に、第1の書込みワード線580も「0」に設定される。その結果、PMOSトランジスタ542は「オン」構成にあるが、NMOSトランジスタ544は「オフ」構成にある。図8の編成では、ビットセル500の状態は維持される。
【００３８】
図9は、ビットセル500が読出しモード430にあるときの図5の回路図を一般に示す。読出しモード430では、ワード線570が「1」に設定され、第1の書込みワード線580が「0」に設定される。その結果、両方のトランジスタ542および544が「オフ」構成にあり、それにより、第1の記憶ノード510がゲートノード530から切り離される。第1の記憶ノード510をゲートノード530から切り離すと、読出しディスターバンスの確率が低減する。特定の例では、ビットセル500が論理「0」を記憶しているとき、それは、第1の記憶ノード510が論理「0」の値を有し、第2の記憶ノード520が論理「1」の値を有していることを意味するが、ビット線550からNMOSトランジスタ514を通じて電圧が放電される読出し動作が、第1の記憶ノード510のところに電圧上昇を引き起こすことがある。この電圧の上昇の可能性は、アクセストランジスタ552およびNMOSトランジスタ514が、ビット線550のところの高電圧と第2の書込みワード線590のところの低電圧との間に置かれているときに発生し得る、分圧器効果(voltage divider effect)によって引き起こされる。しかしながら、第1の記憶ノード510のところの電圧上昇は、第1の記憶ノード510が522および524のゲートから切り離されているので、読出しディスターバンスを引き起こさない。したがって、6トランジスタメモリビットセル100を反転させるおそれのある第1の記憶ノード510のところの電圧の上昇は、第1の記憶ノード510が522および524のゲートから切り離されているので、ビットセル500を反転させない。
【００３９】
図10および図11は、ビットセル500が書込みモード440にあるときの図5の回路図を一般に示す。図10では、ビットセル500の第1の記憶ノード510にデータ値「0」を書き込むことができるように、ビット線550と第2の書込みワード線590が両方とも論理「0」に設定される。書込みモード440では、一般に、ワード線570と第1の書込みワード線580が両方とも「1」に設定される。その結果、アクセストランジスタ552が「オン」構成にある。その上、PMOSトランジスタ542が「オフ」構成にあり、NMOSトランジスタ544が「オン」構成にある。
【００４０】
したがって、図10では、電流は、ゲートノード530(ならびにPMOSトランジスタ522およびNMOSトランジスタ524のゲート)からNMOSトランジスタ544を介して第1の記憶ノード510へと、自由に通過することができ、電流は、第1の記憶ノード510からアクセストランジスタ552を介してビット線550へと、自由に通過することができる。その上、電流は、NMOSトランジスタ514が電流を通過させ始めると、第1の記憶ノード510から第2の書込みワード線590へと自由に通過する。その結果、第1の記憶ノード510のところに(論理「1」を表す)初期電圧がある場合、前述の書込み動作により、ビットセル500に論理「0」が書き込まれる。
【００４１】
図11は、ビットセル500が書込みモード440にあるときの図5の回路図を一般に示す。図11では、図10とは対照的に、論理「1」を表すデータをビットセル500の第1の記憶ノード510に書き込むことができるように、ビット線550と第2の書込みワード線590が両方とも論理「1」に設定される。書込みモード440では、一般に、ワード線570と第1の書込みワード線580が両方とも「1」に設定される。その結果、アクセストランジスタ552が「オン」構成にある。その上、PMOSトランジスタ542が「オフ」構成にあり、NMOSトランジスタ544が「オン」構成にある。
【００４２】
したがって、図11では、電流は、ビット線550からアクセストランジスタ552を介して第1の記憶ノード510へと、自由に通過することができ、電流は、第1の記憶ノード510からNMOSトランジスタ544を介してゲートノード530(ならびに522および524のゲート)へと、自由に通過することができる。その上、第2の書込みワード線590が論理「1」に設定されているので、電流は、アクセストランジスタ552を介して第1の記憶ノード510へと自由に通過することができる。その結果、前述の書込み動作により、ビットセル500に論理「1」が書き込まれる。
【００４３】
ロウおよびカラムを備えるビットセルのアレイでは、ロウごとに1本のワード線があり、カラムごとに1本のビット線がある。したがって、所与のロウ内のあらゆるビットセルが、ただ1本のワード線を共有し、所与のカラム内のあらゆるビットセルが、ただ1本のビット線を共有する。所与のロウ内の特定のビットセルが、書込み動作のターゲットになる、または書込み動作のために選択されるとき、選択されたビットセルに関連付けられているワード線は、「1」に設定される。したがって、ターゲットビットセルとロウを共有する各ビットセルのアクセストランジスタ(たとえば552)が、オンにされる。これが、書込み動作のために選択されないビットセルを含むロウ内のあらゆるビットセルが、そのそれぞれのビット線上に存在する電荷に晒される、いわゆる「半選択」問題の原因である。したがって、書込み動作のために選択されないビットセルにおいて、半選択問題が緩和されるべきである。
【００４４】
したがって、半選択問題を緩和させるための解決策について、図5のビットセル500を参照して説明する。ビットセル500が半選択される(すなわち、選択されたビットセルと同じロウ内にあるが、書込み動作のために選択されない)シナリオでは、ワード線570が「1」に設定される。その結果、アクセストランジスタ552がオンにされ、半選択されたビットセル500は、ビット線550上の電荷に晒される可能性がある。しかしながら、ワード線570は、PMOSトランジスタ542のゲートにも結合されているので、ワード線570上の論理「1」が、PMOSトランジスタ542をオフにする。その上、図6に示すように、第1の書込みワード線580が「0」に設定される。したがって、NMOSトランジスタ544もまた、オフにされる。PMOSトランジスタ542とNMOSトランジスタ544の両方がオフにされるので、ゲートノード530のところの電圧は、たとえ第1の記憶ノード510のところの電圧が半選択の結果として変動を被っても、ディスターブされない。したがって、トランジスタPMOSトランジスタ522およびNMOSトランジスタ524を備えるインバータ、ならびにビットセル500全体が、安定状態にとどまり、ビットセル500は、読出し動作の間、半選択問題から保護される。
【００４５】
図12は、メモリ320の動作を制御するための書込み手順1200を一般に示す。書込み手順1200は、制御デバイス310によって実施されてよい。制御デバイス310は、メモリ320に制御信号を送ることによって、書込み手順1200を実施する。図12の書込み手順1200は、アクセストランジスタ552の駆動強度が弱い場合、2段階で実現することができる。アクセストランジスタ552が弱いとき、選択されたビットセルに(たとえば図11に従って)「1」を書き込むことは、それにより、アクセストランジスタ552がビット線550から第1の記憶ノード510上に高電圧を通過させることが必要になるので、困難となり得る。一方、第1の記憶ノード510に(たとえば図10に従って)「0」を書き込むために、第1の記憶ノード510をドレインするほうが容易である。したがって、選択されたビットセルへの書込みは、2段階で達成され得る。
【００４６】
第1の段階1210では、被選択ロウ内のあらゆるビットセルに、論理「1」が書き込まれる。この段階の間、所与のロウのワード線570および第2の書込みワード線590は、(たとえば図11に示すように)「1」に駆動される。これにより、アクセストランジスタ552が、オンにされ、ビット線550から第1の記憶ノード510上に信号「1」を駆動して、第1の記憶ノード510を論理「1」に駆動することが可能になる。さらに、第2の書込みワード線590が「1」に駆動されるので、NMOSトランジスタ514を通じて第1の記憶ノード510に対して追加のブーストが行われる。たとえば、4つのビットセルから成るロウにデータパターン「1010」を書き込むには(たとえばビットセル[3]に「1」が書き込まれ、ビットセル[2]に「0」が書き込まれ、ビットセル[1]に「1」が書き込まれ、ビットセル[0]に「0」が書き込まれる、たとえばビットセル[3:0])、第1の段階1210は、ロウ内の4つのビットセルの各々に「1」を書き込む、すなわちビットセル[3:0]にパターン「1111」を書き込むことを含む。
【００４７】
第2の段階1220では、4つのビットセルから成るロウに、所望のデータパターン「1010」が書き込まれる。具体的には、図10に示すように、所与のロウのワード線570が「1」に駆動され、一方、所与のロウの第2の書込みワード線590が「0」に駆動される。値「0」が書き込まれることになっているビットセル[2]および[0]については、それらの対応するビット線550が、値「0」を伝達する。したがって、ビットセル[2]および[0]に「0」を書き込むために、それらの対応するアクセストランジスタ552が、オンにされ、それらの対応するビット線550からそれらの対応する第1の記憶ノード510上に「0」を駆動して、それぞれの第1の記憶ノード510のところに論理「0」を形成する。念を押しておくが、(「0」に駆動される)第2の書込みワード線590は、第1の記憶ノード510を、ビットセル[2]および[0]のNMOSトランジスタ514を通じて論理「0」にドレインするために提供されている。値「1」が書き込まれることになっている残りのビットセル[3]および[1]については、それらがビットセル[2]および[0]と同じロウ内にあるので、ワード線570が「1」であり、第2の書込みワード線590が「0」であるという、同じ組合せが保たれる。しかしながら、第2の段階1220では、ビットセル[3]および[1]には第1の段階1210からそれらにすでに「1」が記憶されているので、「1」の書込みが困難ではない。より詳細には、ビットセル[3]および[1]については、それらの対応するビット線550が、値「1」を伝達し、それらのアクセストランジスタ552が、オンにされて、ビット線550から対応する第1の記憶ノード510に「1」を駆動する。第2のワード線590からの特別なブーストは、この場合の「1」の書込みには必要にならない。したがって、複数の7T SRAMビットセルから成るロウに論理値「1」と論理値「0」との組合せを備えるデータパターンを書き込むために、第1の段階において、ロウ内の複数の7T SRAMビットセルに論理値「1」を書き込み、第2の段階において、ロウ内の複数の7T SRAMビットセルに、論理値「1」と論理値「0」との組合せを書き込む、2段階書込み動作を使用することができる。
【００４８】
したがって、例示的7T SRAMビットセルは、動作モードに基づいて第1の記憶ノード510およびゲートノード530を選択的に結合させ、または切り離すことのできる、トランスミッションゲート540の使用によって、読出しディスターバンスおよび半選択問題を緩和させるように構成され、またノイズマージンを改善するようにも構成される。第2のワード線590を通じてブーストを行うことによって、7T SRAMビットセルの書込み性も改善される。
【００４９】
したがって、態様は、本明細書において開示したプロセス、機能、および/またはアルゴリズムを実施するための様々な方法を含むことが理解されよう。たとえば、図13に示すように、一態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセル(たとえば500)を動作させる方法1300であって、読出し動作(たとえば図9)の間、(たとえばトランスミッションゲート540のNMOSトランジスタ544およびPMOSトランジスタ542をディスエーブルすることによって)、(たとえばトランジスタ512、514から形成される)第1のインバータの第1の記憶ノード(たとえば510)を、(たとえばトランジスタ522、524から形成される)第2のインバータの(たとえばゲートノード530のところの)ゲートから選択的に切り離すことであって、第2のインバータの第2の記憶ノード(たとえば520)は、第1のインバータのゲートに結合されている、選択的に切り離すこと-ブロック1302と、第1の記憶ノードに記憶されたデータ値を、第1の記憶ノードに結合されたアクセストランジスタ(たとえば552)を通じて読み出すこと-ブロック1304とを含む、方法を含むことができる。加えて、点線で示されるオプションの態様では、方法1300は、書込み動作の間(たとえばNMOSトランジスタ544をイネーブルすることによって、図10〜図11)、スタンバイモードの間(たとえばNMOSトランジスタ544およびPMOSトランジスタ542をイネーブルすることによって、図7)、ならびに保持モードの間(たとえばPMOSトランジスタ542をイネーブルすることによって、図8)、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させること-ブロック1306に関係するプロセスを包含してよい。
【００５０】
同様に、一例示的態様は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセル(たとえば500)を備えるシステムも含むことができる。システムは、(たとえばトランジスタ512、514から形成される)第1のインバータの第1の記憶ノード(たとえば510)を、(たとえばトランジスタ522、524から形成される)第2のインバータの(たとえばゲートノード530のところの)ゲートから選択的に切り離すための手段(たとえばトランスミッションゲート540の非アクティブにされたNMOSトランジスタ544およびPMOSトランジスタ542)であって、第2のインバータの第2の記憶ノード(たとえば520)は、第1のインバータのゲートに結合されている、選択的に切り離すための手段と、第1の記憶ノードに記憶されたデータ値を読み出すための手段(たとえばアクセストランジスタ552)とを含むことができる。その上、システムはさらに、書込み動作の間、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させるための手段(たとえばアクティブにされたNMOSトランジスタ544、図10〜図11)、スタンバイモードの間、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させるための手段(たとえばアクティブにされたNMOSトランジスタ544およびPMOSトランジスタ542、図7)、ならびに保持モードの間、第1のインバータの第1の記憶ノードを第2のインバータのゲートに選択的に結合させるための手段(たとえばアクティブにされたPMOSトランジスタ542、図8)を備えてよい。
【００５１】
図14を参照すると、例示的態様に従って構成されたマルチコアプロセッサを含むワイヤレスデバイスの特定の例示的な態様のブロック図が描かれており、全体的に1400と称される。デバイス1400は、図1の処理システム100を含んでよいプロセッサ1464を含む。図14は、プロセッサ1464およびディスプレイ1428に結合されている、ディスプレイコントローラ1426も示す。コーダ/デコーダ(CODEC)1434(たとえばオーディオおよび/または音声CODEC)を、プロセッサ1464に結合させることができる。(モデムを含んでよい)ワイヤレスコントローラ1440などの他の構成要素も、示されている。スピーカ1436およびマイクロホン1438を、CODEC1434に結合させることができる。図14は、ワイヤレスコントローラ1440をワイヤレスアンテナ1442に結合させることができることも示す。特定の一態様では、プロセッサ1464、ディスプレイコントローラ1426、メモリ1432、CODEC1434、およびワイヤレスコントローラ1440が、システムインパッケージまたはシステムオンチップデバイス1422内に含まれる。メモリ1432は、図5のSRAMビットセル500を備えてよい。それに加えてまたはその代わりに、プロセッサ1464は、SRAMビットセル500を備えるキャッシュやレジスタファイル(図示せず)などの、別のメモリ構造を含んでもよい。
【００５２】
特定の一態様では、入力デバイス1430および電源1444が、システムオンチップデバイス1422に結合される。その上、特定の一態様では、図14に示すように、ディスプレイ1428、入力デバイス1430、スピーカ1436、マイクロホン1438、ワイヤレスアンテナ1442、および電源1444が、システムオンチップデバイス1422の外部にある。しかしながら、ディスプレイ1428、入力デバイス1430、スピーカ1436、マイクロホン1438、ワイヤレスアンテナ1442、および電源1444の各々は、インターフェースやコントローラなどの、システムオンチップデバイス1422の構成要素に結合させることができる。
【００５３】
図14は、ワイヤレス通信デバイスを描いているが、プロセッサ1464およびメモリ1432は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、パーソナルデジタルアシスタント(PDA)、モバイル電話、固定位置データユニット、またはコンピュータなどのデバイスに組み込まれてもよいことに留意されたい。場合によっては、プロセッサ1464、メモリ1432が、ワイヤレスデバイス1400の、ビットセル500などの例示的ビットセルを含む1つまたは複数の構成要素とともに、少なくとも1つの半導体ダイに組み込まれてもよい。
【００５４】
情報および信号は、多様な異なる技術および技法のいずれかを使用して表されてよいことを、当業者なら理解するであろう。たとえば、上記の説明全体を通じて参照されることのあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。
【００５５】
さらに、本明細書において開示した実施形態に関連して説明した、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてよいことを、当業者なら理解するであろう。ハードウェアとソフトウェアのこの交換可能性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについては上記で、それらの機能の点から一般に説明してきた。そのような機能が、ハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、特定の適用例、およびシステム全体に課せられる設計制約によって決まる。当業者なら、説明した機能を、特定の適用例ごとに様々に実装し得るが、そのような実装形態の決定は、本発明の範囲からの逸脱を引き起こすものと解釈すべきではない。
【００５６】
本明細書において開示した実施形態に関連して説明した方法、シーケンス、および/またはアルゴリズムは、直接ハードウェアの形で、プロセッサによって実行されるソフトウェアモジュールの形で、またはその2つの組合せの形で、具現化されてよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られる任意の他の形態の記憶媒体内に存在してよい。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替手段として、記憶媒体は、プロセッサと一体を成してもよい。
【００５７】
したがって、本発明の一実施形態は、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを動作させるための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は示した例に限定されず、本明細書において説明した機能を実施するための任意の手段が、本発明の実施形態に含まれる。
【００５８】
前述の開示は、本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって定められる本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書において説明した本発明の実施形態による方法クレームに記載の機能、ステップ、および/またはアクションは、任意の特定の順序で実施されなくてもよい。さらに、本発明の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００５９】
300  システム
310  制御デバイス
320  メモリ
400  状態図
410  スタンバイモード、スリープモード
420  保持モード
430  読出しモード
440  書込みモード
500  7トランジスタビットセル、SRAMビットセル
510  第1の記憶ノード
512  第1のプルアップ(PMOS)トランジスタ
514  第1のプルダウン(NMOS)トランジスタ
520  第2の記憶ノード
522  第2のプルアップ(PMOS)トランジスタ
524  第2のプルダウン(NMOS)トランジスタ
530  ゲートノード
540  トランスミッションゲート
542  PMOSトランジスタ
544  NMOSトランジスタ
550  ビット線(BL)
552  アクセストランジスタ
570  ワード線(WL)
580  第1の書込みワード線(WWL1)
590  第2の書込みワード線(WWL2)
600  制御表
1400  ブロック図、ワイヤレスデバイス
1422  システムインパッケージまたはシステムオンチップデバイス
1426  ディスプレイコントローラ
1428  ディスプレイ
1432  メモリ
1434  コーダ/デコーダ(CODEC)
1436  スピーカ
1438  マイクロホン
1440  ワイヤレスコントローラ
1442  ワイヤレスアンテナ
1444  電源
1464  プロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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