(57)【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
シリコン基板の表面へ延在する絶縁材料によって互いに絶縁された、メモリ区域、ＬＶ区域、及びＨＶ区域を有し、かつ、第１の導電型を有する前記シリコン基板を提供し、
前記基板上かつ前記メモリ区域内に、間隔をおいて配置されたメモリ積層体の対を形成し、前記メモリ積層体は、それぞれ、
前記基板の上方に前記基板から絶縁された状態で堆積された浮遊ゲートと、
前記浮遊ゲートの上方に前記浮遊ゲートから絶縁された状態で堆積された制御ゲートとを含み、
前記基板の上方に前記基板から絶縁された状態で、かつ、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、前記メモリ積層体の対の上方に上方向に延在し、かつ前記メモリ積層体の対から絶縁された第１の導電層を形成し、
前記第１の導電層上の、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、第１の絶縁層を形成し、
前記ＬＶ区域内においては前記第１の絶縁層を保持しつつ、前記メモリ区域及び前記ＨＶ区域から前記第１の絶縁層を除去し、
導電材料の堆積を行うことにより、前記メモリ区域及び前記ＨＶ区域内における前記第１の導電層の厚化、並びに前記ＬＶ区域内における前記第１の絶縁層上への第２の導電層の形成を行い、
エッチングを行うことにより、前記メモリ区域及び前記ＨＶ区域内における前記第１の導電層の薄化、並びに前記ＬＶ区域内における前記第２の導電層の除去を行い、このとき、前記メモリ区域及び前記ＨＶ区域内の前記第１の導電層の上面が、前記ＬＶ区域内の前記第１の絶縁層の底面より高く、
前記ＬＶ区域から前記第１の絶縁層を除去し、
前記第１の導電層のパターニングを行うことにより、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、前記第１の導電層のブロックを形成し、このとき、前記ＬＶ区域内の前記第１の導電層のブロックの高さが、前記ＨＶ区域内の前記第１の導電層のブロックの高さよりも低い、方法。
【請求項２】
請求項１に記載の方法であって、更に、
第１の注入を行うことにより、前記基板の前記メモリ区域及び前記ＬＶ区域内に、前記第１の導電型とは異なる第２の導電型を有する領域を形成し、
第２の注入を行うことにより、前記基板の前記ＨＶ区域内に、前記第１の導電型とは異なる第２の導電型を有する領域を形成する、方法。
【請求項３】
請求項２に記載の方法であって、前記第２の注入の注入エネルギーが、前記第１の注入の注入エネルギーより高い、方法。
【請求項４】
請求項２に記載の方法であって、更に、
前記第２の注入の前に、前記基板の上方の前記メモリ区域及び前記ＬＶ区域内に、前記メモリ区域及び前記ＬＶ区域に対する前記第２の注入を阻止するフォトレジストを形成する、方法。
【請求項５】
請求項２に記載の方法であって、前記メモリ区域及び前記ＬＶ区域における第２の導電型の前記領域は、前記ＨＶ区域における第２の導電型の前記領域の絶縁破壊電圧より低い絶縁破壊電圧を有する、方法。
【請求項６】
請求項１に記載の方法であって、前記第１の導電層を薄化するためのエッチングを行うことは、化学的機械研磨エッチングを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルアレイに関する。
【０００２】
（関連出願）
本出願は、２０１５年１月２２日に出願された米国特許仮出願第６２／１０６，５３１号の利益を主張する。
【背景技術】
【０００３】
かかるセルのアレイとして分割ゲートメモリセルを形成することは、当該技術分野において周知である。例えば、米国特許第７，８６８，３７５号は、それぞれのメモリセルが浮遊ゲート、制御ゲート、選択ゲート、消去ゲートを含み、そのすべてがソース領域とドレイン領域との間に画定されたチャネル領域を有する基板上に形成されている、メモリセルのアレイを開示している。空間を効率的に使用するため、メモリセルは２つ１組で形成され、それぞれの組は共通のソース領域及び消去ゲートを共有する。
【０００４】
また、メモリセルのアレイとして同一のウェハダイ上に低電圧論理デバイス及び高電圧論理デバイスの両方を形成することも知られている。かかる論理デバイスは、それぞれにソース及びドレインを有するトランジスタと、ソースとドレインとの間のチャネル領域の導電性を制御するポリゲートと、を含み得る。従来の論理デバイスの形成では、まずポリゲートを形成し（好ましくは、同じポリ蒸着処理を使用して、メモリセルの消去ゲート及び選択ゲートを形成し、論理デバイスのポリゲートを形成する）、次いでＬＤＤ注入によりソース領域及びドレイン領域を形成し、それによって、ソース／ドレイン領域をポリゲートに対して自己整合させる。ポリゲートブロックにより、任意の注入物がゲートの下方にあるチャネル領域に到達するのを防止する。高電圧論理デバイスは、高電圧で作動するように設計されている。また、高電圧論理デバイスは、典型的には、高いＬＤＤ注入エネルギーを使用して作成されており、その結果、形成されたソース／ドレイン領域の絶縁破壊電圧が高くなる。
【０００５】
１つ問題は、デバイスジオメトリが縮小し続けることにより小型化されるにつれ、論理デバイスのポリゲートが薄くなり過ぎてＨＶ  ＬＤＤ注入物を効果的にブロックすることができなくなり、その結果、当該注入物が比較的薄いポリゲートを透過してチャネル領域に至ることがある（それにより、性能に悪影響を及ぼす）。従来の解決策は、ＨＶ  ＬＤＤ注入物の注入エネルギーを低下させてそのようなポリ層の透過を防止することである。しかし、注入エネルギーを低下させると、ゲートダイオードの絶縁破壊電圧が低くなる。それにより、高電圧トランジスタの動作電圧が制限されるので、望ましくない。
【発明の概要】
【課題を解決するための手段】
【０００６】
上述の問題及びニーズに、メモリデバイスを形成するための方法が対処する。この方法は、シリコン基板を提供し（前記基板は、基板の表面へ延在する絶縁材料によって互いに絶縁された、メモリ区域、ＬＶ区域、及びＨＶ区域を有し、かつ、第１の導電型を有する）、前記基板上かつ前記メモリ区域内に、間隔をおいて配置されたメモリ積層体の対を形成し、（前記メモリ積層体は、それぞれ、前記基板の上方に前記基板から絶縁された状態で堆積された浮遊ゲートと、前記浮遊ゲートの上方に前記浮遊ゲートから絶縁された状態で堆積された制御ゲートとを含む）、前記基板の上方に前記基板から絶縁された状態で、かつ、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、第１の導電層を形成し（前記第１の導電層は、前記メモリ積層体の対の上方に上方向に延在する）、前記第１の導電層上の、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、第１の絶縁層を形成し、前記ＬＶ区域内においては前記第１の絶縁層を保持しつつ、前記メモリ区域及び前記ＨＶ区域から前記第１の絶縁層を除去し、導電材料の堆積を行うことにより、前記メモリ区域及び前記ＨＶ区域内における前記第１の導電層の厚化、並びに前記ＬＶ区域内における前記第１の絶縁層上への第２の導電層の形成を行い、エッチングを行うことにより、前記メモリ区域及び前記ＨＶ区域内における前記第１の導電層の薄化、並びに前記ＬＶ区域内における前記第２の導電層の除去を行い（前記メモリ区域及び前記ＨＶ区域内の前記第１の導電層の上面が、前記ＬＶ区域内の前記第１の絶縁層の底面より高い）、前記ＬＶ区域から前記第１の絶縁層を除去し、前記第１の導電層のパターニングを行うことにより、前記メモリ区域、前記ＬＶ区域、及び前記ＨＶ区域内に、前記第１の導電層のブロックを形成する（前記ＬＶ区域内の前記第１の導電層のブロックの高さが、前記ＨＶ区域内の前記第１の導電層のブロックの高さよりも低い）。
【０００７】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付の図面を参照することにより明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｂ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｃ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｄ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｅ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｆ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｇ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｈ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｉ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｊ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｋ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｌ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｍ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｎ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｏ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図１Ｐ】本発明のメモリデバイスを形成する各工程を示す、垂直断面図である。
【図２Ａ】十分な厚さを有するＨＶゲートにより得られる望ましい注入を示すシミュレーションの垂直断面図である。
【図２Ｂ】厚さが十分でないＨＶゲートにより得られる望ましくない注入を示すシミュレーションの垂直断面図である。
【発明を実施するための形態】
【０００９】
本発明は、メモリセルアレイとして同一のウェハダイ上に低電圧論理デバイス及び高電圧論理デバイスを形成し、注入物が高電圧論理デバイスのポリゲートを透過しないようにしつつ、十分高い電圧での注入により高電圧論理デバイスを製造できる技術である。
【００１０】
図１Ａ〜図１Ｐを参照すると、同一のウェハ上にメモリセル及び低／高電圧論理デバイスを作成するプロセスの各工程の断面図が示されている。本プロセスは、Ｐ型単結晶シリコンの基板１０の上に、二酸化（酸化）シリコン１２の層を形成することから始まる。その後、図１Ａに示すように、二酸化シリコンの層１２の上に、ポリシリコン（又はアモルファスシリコン）の第１の層１４が形成される。ポリシリコンの第１の層１４は、その後、図１Ａのビューに対して垂直の方向にパターニングされる。
【００１１】
ポリシリコンの第１の層１４の上に、二酸化シリコン（又は、ＯＮＯ（酸化物、窒化物、酸化物）などの複合層）などの別の絶縁層１６が形成される。次に、酸化物層１６の上に、ポリシリコンの第２の層１８が形成される。ポリシリコンの第２の層１８の上に、別の絶縁層２０が形成される。これは、その後のドライエッチングにおいてハードマスクとして使用される。好ましい実施形態では、この層２０は窒化ケイ素２０ａ、二酸化シリコン２０ｂ、及び窒化ケイ素２０ｃを含む複合ＮＯＮ層である。この結果得られた構造を図１Ｂに示す。或いは、このハードマスクは、酸化シリコン２０ｂ及び窒化ケイ素２０ｃの複合層（窒化物２０ａを省略）であってもよい。或いは、このハードマスクは、厚い窒化ケイ素層２０ａのみで形成されたものであってもよい。
【００１２】
フォトレジスト材料（図示せず）が構造体上に塗布され、フォトレジスト材料の選択された部分を露出させるマスキング工程が行われる。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造体に対するエッチングが行われる。具体的には、ポリシリコンの第１の層１４が露出するまで、複合層２０、ポリシリコンの第２の層１８、及び絶縁層１６に対して異方性エッチングが行われる。この結果得られた構造体を図１Ｃに示す。２つの「積層体」（Ｓ１及びＳ２）のみが図示されているが、互いに分離したこのような「積層体」が多数存在することは明らかである。
【００１３】
構造体上に、二酸化シリコン２２が形成される。次いで、窒化ケイ素層２４が形成される。窒化ケイ素２４は、積層体Ｓ１及びＳ２のそれぞれに沿って、（二酸化シリコン２２及び窒化ケイ素２４の混合である）複合スペーサ２６を残すように異方性エッチングされる。スペーサの形成は、当該技術分野において既知である。当該形成においては、構造体の輪郭上に材料を堆積した後、異方性エッチング処理が行われる。その結果、当該材料は、構造体の水平面からは除去され、構造体の垂直配向面上においては（上面が丸みを帯びた状態で）大部分がそのまま残存する。この結果得られた構造体を図１Ｄに示す。
【００１４】
構造体の上方に酸化物の層が形成される。次いで、酸化物のスペーサ３０を残すように、積層体Ｓ１及びＳ２に沿って異方性エッチングが行われる。フォトレジスト２８が、積層体Ｓ１とＳ２との間の領域の上方、並びに交互配置された積層体Ｓ１及びＳ２の他の対同士の間の領域の上方に形成される。説明のために、対となる積層体Ｓ１とＳ２との間の領域を「内側領域」と呼び、内側領域の外側の領域（すなわち、隣接する積層体Ｓ１及びＳ２の対同士の間）を「外側領域」と呼ぶ。外側領域において露出しているスペーサ３０が、等方性エッチングによって除去される。この結果得られた構造体を図１Ｅに示す。
【００１５】
フォトレジスト２８が除去された後、内側領域及び外側領域の第１のポリシリコン１４の露出部分（exposed portions first polysilicon 14）が異方性エッチングされる。酸化物層１２の一部も、ポリオーバーエッチング中にエッチング（除去）される。好ましくは、基板１０の損傷を防止するために、残存酸化物の薄い層が基板１０上に滞留する。この結果得られた構造体を図１Ｆに示す。
【００１６】
構造体の上方に酸化物の層が形成され、次いで、積層体Ｓ１及びＳ２に沿って酸化物のスペーサ３１と、基板３４上に酸化物の層３３とを残すように、異方性エッチングが行われる。別の酸化物層が構造体上に形成され、スペーサ３１及び層３３が厚化される。次に、フォトレジスト材料３２が、積層体Ｓ１とＳ２との間の内側領域に開口部を残して形成され、マスキングされる。ここでも、図１Ｅと同様に、フォトレジストは、交互配置された積層体の他の対同士の間にある。この結果得られた構造体に対して（すなわち、基板１０の露出部分へ）イオン注入が行われ、そこでソース領域３４（すなわち、基板と導電型が異なる領域）が形成される。次に、積層体Ｓ１及びＳ２に隣接する酸化物スペーサ３１及び内側領域の酸化物層３３が、ウェットエッチングなどによって除去される。この結果得られた構造体を図１Ｇに示す。
【００１７】
積層体Ｓ１及びＳ２の外側領域のフォトレジスト材料３２が除去される。高温熱アニール工程を行うことにより、イオン注入物を活性化してソース接合部（すなわち、第１の、つまりソース領域３４）の形成を完了させる。その後、二酸化シリコン３６が、至る所に形成される。この構造体は、再度フォトレジスト材料３８によって覆われる。そして、積層体Ｓ１及びＳ２の外側領域を露出させ、かつ、積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料３８を残すように、マスキング工程を行う。酸化物異方性エッチングが行われ、次いで等方性ウェットエッチングが行われる。その結果、積層体Ｓ１及びＳ２の外側領域から酸化物３６及び酸化物３３が除去される。また、積層体Ｓ１及びＳ２の外側領域の酸化物スペーサ３１の厚さが低減されることもある。この結果得られた構造体を図１Ｈに示す。各積層体は、基板の上方に基板から絶縁された状態で配設された浮遊ゲート１４と、浮遊ゲート１４の上方に浮遊ゲートから絶縁された状態で形成された制御ゲート１８とを含む。（積層体Ｓ１とＳ２との間の）内側領域は、基板上に積層体Ｓ１及びＳ２の側壁に沿って形成されたトンネル酸化物３６を含む。
【００１８】
酸化物層が、基板の表面上に形成される（或いは、前に行われた酸化物エッチング後、酸化物３３の一部が残留している）。フォトレジスト３８の除去後、構造体の上方にポリシリコン層が形成され、次いで、ポリ層４２上にブロッキング酸化物層４４が形成される。この結果得られた構造体を図１Ｉに示す。図１Ｉは、メモリセル区域４６（すなわち、メモリセルが形成されるウェハの区域）と、ＬＶ（低電圧）論理デバイス区域４８（すなわち、低電圧論理デバイスが形成されるウェハダイの区域）と、ＨＶ（高電圧）論理デバイス区域５０（すなわち、高電圧論理デバイスが形成されるウェハダイの区域）とを示す拡張図である。区域４６、４８、５０は、ＳＴＩ絶縁領域５２（基板内に形成された絶縁埋め込みトレンチ）によって、互いに分離されている。
【００１９】
構造体の上方にフォトレジスト５４が形成され、フォトリソグラフィによってパターニングされ、フォトレジストエッチングが行われる。その結果、ＬＶ論理デバイス区域４８にのみフォトレジストが残る。次いで、酸化物エッチングが行われ、図１Ｊに示すように、メモリセル区域４６及び高電圧論理デバイス区域５０からブロッキング酸化物が除去される。フォトレジスト５４の除去後、構造体の上方にポリシリコンの第２の層５６が堆積される。それにより、図１Ｋに示すように、メモリセル区域４６及びＨＶ論理デバイス区域５０におけるポリ４２が厚化され、ＬＶ論理デバイス区域４８におけるブロッキング酸化物４４の上方にダミーポリ５６が得られる。
【００２０】
ポリＣＭＰ（化学的機械研磨）エッチングが行われ、図１Ｌに示すように、論理ポリ４２とダミーポリ５６とを組み合わせた部分の厚さが低減される。更にポリエッチングを行うことにより、メモリセル区域４６及びＨＶ論理デバイス区域５０におけるポリ４２の厚さが低減される。ただし、この厚さ（例えば、１０００Å以上）は、ＬＶ論理デバイス区域４８におけるブロッキング酸化物４４の下方にあるポリ４２の厚さより大きい。ブロッキング酸化物の上方のダミーポリ５６の全てが、このポリエッチングにより除去される。この結果得られた構造を図１Ｍに示す。
【００２１】
酸化物エッチングにより、ブロッキング酸化物４４が除去される。Ｎ＋ポリプレドープ注入（例えば、ヒ素又はリン）を行うことができる。図１Ｎに示すように、フォトレジスト５８を形成して、所望しない領域（例えば、Ｐタブ／Ｐウエルピックアップ）において注入物を阻止することができる。
【００２２】
フォトレジスト５８の除去後、構造体の上方に新しいフォトレジスト６０が形成され、フォトリソグラフィによってパターニングされ、フォトレジストエッチングが行われる。その結果、メモリセル区域４６、ＬＶ論理デバイス区域４８、及びＨＶ論理デバイス区域５０以外でフォトレジスト６０が除去される。その後、ポリエッチングにより、ポリ４２の露出部分が除去されてポリ４２がパターニングされる。その結果、メモリセル区域４６内には、それぞれメモリセルの選択ゲート及び消去ゲートとなるポリ４２ａ及び４２ｂのブロックが残る。また、ＬＶ論理デバイス区域４８内には、ＬＶ論理デバイスの導電ゲートとなるポリ４２ｃのブロックが残る。また、ＨＶ論理デバイス区域５０内には、ＨＶ論理デバイスの導電ゲートとなるポリ４２ｄのブロックが残る。図１Ｏに示すように、選択／消去ゲートポリブロック４２ａ／４２ｂ及びＨＶ論理デバイスゲートポリブロック４２ｄの厚さ（高さ）は、ＬＶ論理デバイスゲートポリブロック４２ｃよりも大きい。
【００２３】
フォトレジスト６０の除去後、かつ、任意でポリ再酸化処理の実施後、メモリセルＬＤＤ及びＬＶ論理デバイスＬＤＤ注入が行われる。これにより、メモリセル区域４６内にドレイン領域６２が形成され、ＬＶ論理デバイス区域４８内にソース／ドレイン領域６４／６６が形成される。次いで、メモリセル区域４６／ＬＶ論理デバイス区域４８の上方に、フォトレジスト６８が形成される。このとき、ＨＶ論理デバイス区域５０は露出したままである。ＨＶ論理デバイスＬＤＤ注入が行われ、ＨＶ論理デバイス区域５０内に高電圧ソース／ドレイン領域７０／７２が形成される。ＨＶ論理デバイス区域５０内の比較的厚いゲートポリ４２ｄにより、注入物が、ポリ４２ｄの下方にある下層チャネル領域を透過することが防止される。この結果得られた構造体を図１Ｐに示す。
【００２４】
シミュレーションから、ＨＶ論理デバイスポリゲートの厚みを増加させることにより、注入物がポリゲートを不所望に透過してチャネル領域に至ることが効果的に防止されることが分かる。図２Ｂに示すように、厚さ５００Åのポリゲート７４及びリン注入物を使用した場合、リンの一部がポリゲート７４を透過して、ポリゲート７４の下方のチャネル領域７６へ注入された（チャネル注入７８を参照）。しかし、図２Ａに示すように、厚さ１０００Åのポリゲート７５を使用した場合、注入エネルギーが同じであっても、注入物がチャネル領域７６へ到達することが効果的に阻止された。更に、ＬＶ論理デバイス区域におけるポリゲート及びメモリセルの選択ゲートを形成するのと同じポリ処理工程を使用して、ＨＶ論理デバイス区域において厚さが増したポリゲートが形成される。
【００２５】
本発明は、上述の、及び図示された実施例（複数可）に限定されるものではなく、添付の特許請求の範囲内のあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は請求項における用語を限定することを意図するものではなく、１つ又は複数の請求項が包含し得る１つ又は複数の特徴について言及しているにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと理解されるべきではない。更に、請求項及び明細書から明らかなように、全ての方法工程は、図示又は特許請求の範囲で示す順序のとおりに行われる必要はなく、メモリセルの対及び関連する論理デバイスが適切に形成されるような任意の順序で行われ得る。最後に、ある材料の単一層を、同じような又は同様の材料の複数層として形成することができる。逆もまた同様である。
【００２６】
本明細書で使用される、用語「〜の上方」及び「〜の上」はともに、「直接的に〜の上」（間に、中間の材料、要素、又は間隙が配設されていない）並びに「間接的に〜の上」（間に、中間の材料、要素、又は間隙が配設されている）を包括的に含むことに留意されたい。同様に、「隣接」という用語は、「直接的に隣接」（間に、中間の材料、要素、又は間隙が配設されていない）並びに「間接的に隣接」（間に、中間の材料、要素、又は間隙が配設されている）を含み、「取り付けられた」は、「直接的に取り付けられた」（間に、中間の材料、要素、又は間隙が配設されていない）並びに「間接的に取付けられた」（間に、中間の材料、要素、又は間隙が配設されている）を含み、「電気的に結合された」は、「直接的に電気的に結合された」（間に、要素同士を電気的に接続させる中間の材料又は要素が配設されていない）並びに「間接的に電気的に結合された」（間に、要素同士を電気的に接続させる中間の材料又は要素が配設されている）を含む。例えば、「基板の上方」に要素を形成することは、中間の材料／要素を介在させずに直接的に基板の上にその要素を形成することも、１つ又は複数の中間の材料／要素を介在させて間接的に基板の上にその要素を形成することも含み得る。
【図１Ａ】
0006470419.tif 000002
【図１Ｂ】
0006470419.tif 000003
【図１Ｃ】
0006470419.tif 000004
【図１Ｄ】
0006470419.tif 000005
【図１Ｅ】
0006470419.tif 000006
【図１Ｆ】
0006470419.tif 000007
【図１Ｇ】
0006470419.tif 000008
【図１Ｈ】
0006470419.tif 000009
【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
0006470419.tif 000013
【図１Ｍ】
0006470419.tif 000014
【図１Ｎ】
0006470419.tif 000015
【図１Ｏ】
0006470419.tif 000016
【図１Ｐ】
0006470419.tif 000017
【図２Ａ】
0006470419.tif 000018
【図２Ｂ】
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