(57)【特許請求の範囲】
【請求項１】
多相クロックを生成し出力するクロック生成回路であって、
所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、
環状に接続された複数のインバータ回路を有し、所定の遅延制御信号に基づいて所定の遅延時間が与えられた前記多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、
前記インジェクションクロックを第１の値で分周し、基準クロックとして出力する第１の分周回路と、
前記多相クロックのうちの少なくとも一のクロックを第２の値で分周し、比較クロックとして出力する第２の分周回路と、
前記基準クロックの周波数と前記比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器と、を備え、
前記リングオシレータは、
チューニングモードにおいて、前記所定の遅延制御信号に基づいて、自励発振しながら、前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整し、インジェクションロックモードにおいて、前記多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御する、ように構成される、
クロック生成回路。
【請求項２】
前記複数のインバータ回路のそれぞれは、前段のインバータ回路から出力される多相クロックのうちの一のクロックを受け、該一のクロックに対して前記所定の遅延制御信号に基づく前記所定の遅延時間を与えて、該所定の遅延時間を与えた一のクロックを次段のインバータ回路に出力する、請求項１記載のクロック生成回路。
【請求項３】
所定の制御信号を出力する制御回路をさらに備え、
前記制御回路から出力される前記所定の制御信号が前記インジェクションロックモードを示す場合、
前記周波数比較器は、前記比較の結果を記憶する、
請求項１記載のクロック生成回路。
【請求項４】
前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記複数のインバータ回路のそれぞれに流れる電流を制御する、請求項１記載のクロック生成回路。
【請求項５】
前記リングオシレータは、前記複数のインバータ回路のそれぞれの出力端子に接続される容量素子をさらに有し、
前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記容量素子の容量を制御する、
請求項１記載のクロック生成回路。
【請求項６】
所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、
環状に接続された複数のインバータ回路を有し、所定の遅延制御信号に基づいて所定の遅延時間が与えられた多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、
前記インジェクションクロック生成回路により生成された前記インジェクションクロックと前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する調整回路と、
前記リングオシレータにより生成された前記多相クロックを外部に出力する第１のモードによる動作又は前記調整回路により前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する第２のモードによる動作を選択的に制御する制御回路と、を備え、
前記第２のモードにおいて、前記所定の遅延制御信号に基づいて、前記リングオシレータが自励発振しながら、前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間が調整される、
クロック生成回路。
【請求項７】
前記調整回路は、前記インジェクションクロックに基づく基準クロックの周波数と、前記多相クロックのうちの少なくとも一のクロックに基づく比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器を含む、請求項６記載のクロック生成回路。
【請求項８】
前記調整回路は、
前記インジェクションクロックを第１の値で分周し、前記基準クロックとして出力する第１の分周回路と、
前記多相クロックのうちの少なくとも一のクロックを第２の値で分周し、前記比較クロックとして出力する第２の分周回路と、
をさらに含む、
請求項７記載のクロック生成回路。
【請求項９】
前記制御回路は、
前記第１のモードにおいて、前記インジェクションクロックを前記リングオシレータに出力するとともに、前記多相クロックを外部に出力するように制御し、
前記第２のモードにおいて、前記インジェクションクロックを前記調整回路に出力するとともに、前記多相クロックのうちの少なくとも一のクロックを前記調整回路に出力するように制御する、
請求項７記載のクロック生成回路。
【請求項１０】
前記制御回路は、前記第１のモードを選択する前に前記第２のモードを選択する、請求項９記載のクロック生成回路。
【請求項１１】
前記制御回路は、前記第２のモードにおいて、前記比較の結果が、前記比較クロックの周波数が前記基準クロックの周波数を超えることを示す場合、前記第１のモードを選択する、請求項１０記載のクロック生成回路。
【請求項１２】
環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する多相クロックの位相を調整する方法であって、
所定のシステムクロックに基づいてインジェクションクロックを生成することと、
チューニングモードにおいて、前記リングオシレータを自励発振させながら、前記複数のインバータ回路の所定の遅延時間を調整することと、
インジェクションロックモードにおいて、前記リングオシレータが出力する多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御することと、を含み、
前記複数のインバータ回路の所定の遅延時間を調整することは、
前記インジェクションクロックを第１の値で分周した基準クロックの周波数と、前記リングオシレータが出力する前記多相クロックのうちの少なくとも一のクロックを第２の値で分周した比較クロックの周波数とを比較することと、
前記比較の結果に基づく所定の遅延制御信号を前記リングオシレータに出力することと、
前記所定の遅延制御信号に基づいて前記複数のインバータ回路のそれぞれの前記所定の
遅延時間を決定することと、を含み、
前記比較クロックの周波数が前記基準クロックの周波数を超えるまで、前記比較すること、前記出力すること、及び前記決定することを繰り返す、
多相クロックの位相を調整する方法。
【請求項１３】
環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する所定の遅延時間が与えられた多相クロックの位相を調整する方法であって、
所定のシステムクロックに基づいてインジェクションクロックを生成することと、
前記インジェクションクロックと、前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータを自励発振させながら、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整することと、
前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整した後に、前記インジェクションクロックを前記リングオシレータに出力することと、
前記リングオシレータに出力された前記インジェクションクロックの周波数に基づいて、前記多相クロックの周波数を制御することと、
周波数を制御した前記多相クロックを外部に出力することと、
を含む、多相クロックの位相を調整する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路に関し、特に、多相クロックを出力するクロック生成回路に関する。
【背景技術】
【０００２】
従来より、多相クロックは、クロック間の位相差の精緻な調整が可能であることから、高速伝送路を有する半導体集積回路において広く使用されている。昨今のクロックの高速化に伴い、高速伝送路にフルレートの単相クロックを用いることの難度が増大していることから、多相クロックが担う役割は重要である。
【０００３】
多相クロックを生成する多相発振器の一つとして、リングオシレータが知られている。リングオシレータは、複数のインバータ回路が環状に接続されることによって構成される。リングオシレータは、各インバータ回路におけるクロックの遅延時間と、各インバータ回路を駆動する電源の駆動能力とに基づく周波数で発振し、各インバータ回路からそれぞれ位相の異なるクロックを出力する。かかるリングオシレータの発振周波数を制御する技術として、例えば、インジェクションクロックを用いる方法がある。これは、リングオシレータにインジェクションクロックを入力し、インバータ回路の出力の状態を強制的に遷移させることによって、該インジェクションクロックの周波数にリングオシレータの発振周波数を同期させるというものである。
【０００４】
例えば、下記特許文献１は、インジェクションロック機能によって、インジェクションクロックの周波数に発振周波数を同期させる電圧制御発振回路を開示する。該電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセルを備え、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御し、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。さらに、該電圧制御発振回路において、前記複数のユニットセルのそれぞれは、制御端子に前記外部電圧が与えられる可変負荷回路を有し、前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６１３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の回路は、出力する多相クロックの位相について制御乃至は調整を行った場合、それに伴って、その周波数も制御されていた。このため、上記従来の回路では、位相及び周波数を独立に調整することができず、とりわけ、多相クロックの位相を制御した場合であっても、その周波数を一定に保つことができなかった。
【０００７】
また、上記従来の回路は、複数のユニットセルの負荷抵抗値を制御することによって、多相クロックの位相及び周波数を制御していた。かかる負荷抵抗値の製造ばらつきは、多相クロックの位相及び周波数の制御に影響を与え、したがって、非常に高速で動作する半導体集積回路において精緻な制御を困難にしていた。
【０００８】
そこで、本発明は、多相クロックの位相及び周波数を独立に制御することができるクロック生成回路を提供することを目的とする。
【０００９】
より具体的には、本発明は、多相発振器が出力する多相クロックの位相のみの調整を行うことができるモードを有するクロック生成回路を提供することを目的とする。
【００１０】
また、本発明は、多相クロックの周波数を一定に保ちながら、多相クロックの位相を高精度で制御することができるクロック生成回路を提供することを目的とする。
【００１１】
さらに、本発明は、回路要素の製造ばらつきに影響されずに、多相クロックの位相を高精度で制御することができるクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１３】
すなわち、ある観点に従う本発明は、多相クロックを生成し出力するクロック生成回路であって、所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、環状に接続された複数のインバータ回路を有し、所定の遅延制御信号に基づいて所定の遅延時間が与えられた前記多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、前記インジェクションクロックを第１の値で分周し、基準クロックとして出力する第１の分周回路と、前記多相クロックのうちの少なくとも一のクロックを第２の値で分周し、比較クロックとして出力する第２の分周回路と、前記基準クロックの周波数と前記比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器と、を備え、前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記複数のインバータ回路のそれぞれの前記所定の遅延時間を調整するように構成される、クロック生成回路である。
【００１４】
ここで、前記複数のインバータ回路のそれぞれは、前段のインバータ回路から出力される多相クロックのうちの一のクロックを受け、該一のクロックに対して前記所定の遅延制御信号に基づく前記所定の遅延時間を与えて、該所定の遅延時間を与えた一のクロックを次段のインバータ回路に出力しても良い。
【００１５】
また、前記クロック生成回路は、所定の制御信号を出力する制御回路をさらに備え、前記制御回路から出力される前記所定の制御信号がインジェクションロックモードを示す場合、前記周波数比較器は、前記比較の結果を記憶し、前記リングオシレータは、前記多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御しても良い。
【００１６】
また、前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記複数のインバータ回路のそれぞれに流れる電流を制御しても良い。
【００１７】
また、前記リングオシレータは、前記複数のインバータ回路のそれぞれの出力端子に接続される容量素子をさらに有し、前記リングオシレータは、前記所定の遅延制御信号に基づいて、前記容量素子の容量を制御しても良い。
【００１８】
さらに、別の観点に従う本発明は、所定のシステムクロックに基づいてインジェクションクロックを生成するインジェクションクロック生成回路と、環状に接続された複数のインバータ回路を有し、所定の遅延時間が与えられた多相クロックのうちのそれぞれのクロックを前記複数のインバータ回路のそれぞれから出力するリングオシレータと、前記インジェクションクロック生成回路により生成された前記インジェクションクロックと前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する調整回路と、前記リングオシレータにより生成された前記多相クロックを外部に出力する第１のモードによる動作又は前記調整回路により前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整する第２のモードによる動作を選択的に制御する制御回路と、を備える、クロック生成回路である。
【００１９】
ここで、前記調整回路は、前記インジェクションクロックに基づく基準クロックの周波数と、前記多相クロックのうちの少なくとも一のクロックに基づく比較クロックの周波数とを比較し、該比較の結果に基づく前記所定の遅延制御信号を前記リングオシレータに出力する周波数比較器を含んでも良い。
【００２０】
さらに、前記調整回路は、前記インジェクションクロックを第１の値で分周し、前記基準クロックとして出力する第１の分周回路と、前記多相クロックのうちの少なくとも一のクロックを第２の値で分周し、前記比較クロックとして出力する第２の分周回路と、を含んでも良い。
【００２１】
また、前記制御回路は、前記第１のモードにおいて、前記インジェクションクロックを前記リングオシレータに出力するとともに、前記多相クロックを外部に出力するように制御し、前記第２のモードにおいて、前記インジェクションクロックを前記調整回路に出力するとともに、前記多相クロックのうちの少なくとも一のクロックを前記調整回路に出力するように制御しても良い。
【００２２】
さらに、前記制御回路は、前記第１のモードを選択する前に前記第２のモードを選択しても良い。
【００２３】
さらに、また、前記制御回路は、前記第２のモードによる動作を制御している間に、前記比較の結果が、前記比較クロックの周波数が前記基準クロックの周波数を超えることを示す場合、前記第１のモードを選択しても良い。
【００２４】
さらに、別の観点に従う本発明は、環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する多相クロックの位相を調整する方法であって、所定のシステムクロックに基づいてインジェクションクロックを生成することと、前記インジェクションクロックに基づいて前記複数のインバータ回路の所定の遅延時間を調整することと、前記リングオシレータが出力する多相クロックの周波数が前記インジェクションクロックの周波数と同じ周波数になるように、該多相クロックの周波数を制御することと、を含み、前記複数のインバータ回路の所定の遅延時間を調整することは、前記インジェクションクロックを第１の値で分周した基準クロックの周波数と、前記リングオシレータが出力する前記多相クロックのうちの少なくとも一のクロックを第２の値で分周した比較クロックの周波数とを比較することと、前記比較の結果に基づく所定の遅延制御信号を前記リングオシレータに出力することと、前記所定の遅延制御信号に基づいて前記複数のインバータ回路のそれぞれの前記所定の遅延時間を決定することと、を含み、前記比較クロックの周波数が前記基準クロックの周波数を超えるまで、前記比較すること、前記出力すること、及び前記決定することを繰り返す、多相クロックの位相を調整する方法である。
【００２５】
さらに、別の観点に従う本発明は、環状に接続された複数のインバータ回路を有するリングオシレータを有するクロック生成回路が出力する多相クロックの位相を調整する方法であって、所定のシステムクロックに基づいてインジェクションクロックを生成することと、前記インジェクションクロックと、前記リングオシレータにより生成された前記多相クロックのうちの少なくとも一のクロックとに基づいて、前記リングオシレータにおける前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整することと、前記複数のインバータ回路のそれぞれに与えられた前記所定の遅延時間を調整した後に、前記インジェクションクロックを前記リングオシレータに出力することと、前記リングオシレータに出力された前記インジェクションクロックの周波数に基づいて、前記多相クロックの周波数を制御することと、周波数を制御した前記多相クロックを外部に出力することと、を含む、多相クロックの位相を調整する方法である。
【発明の効果】
【００２６】
本発明によれば、クロック生成回路は、多相クロックの位相及び周波数を独立に制御することができるようになる。
【００２７】
より具体的には、本発明によれば、クロック生成回路は、多相発振器が出力する多相クロックの位相のみの調整を行うモードを有することができるようになる。
【００２８】
また、本発明によれば、クロック生成回路は、多相クロックの周波数を一定に保ちながら多相クロックの位相を高精度で制御することができるようになる。
【００２９】
また、本発明によれば、クロック生成回路は、製造ばらつきに影響されずに多相クロックの位相を高精度で制御することができるようになる。
【００３０】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。
【図２】本発明の一実施形態に係るクロック生成回路におけるインジェクションクロック生成回路の構成の一例を示す図である。
【図３】本発明の一実施形態に係るクロック生成回路におけるリングオシレータの構成の一例を示す図である。
【図４】本発明の一実施形態に係るリングオシレータの出力信号線の構成の一例を示す図である。
【図５】本発明の一実施形態におけるクロック生成回路のチューニングモードにおける動作の一例を示す図である。
【図６】本発明の一実施形態におけるクロック生成回路のインジェクションロックモードにおける動作の一例を示す図である。
【図７】本発明の一実施形態に係るクロック生成回路の動作を示すタイミングチャートである。
【図８】本発明の一実施形態に係るクロック生成回路のインジェクションロックモードでの動作を示すタイミングチャートである。
【図９】本発明の一実施形態に係るクロック生成回路の動作を概略的に示すためのフローチャートである。
【図１０】本発明の一実施形態に係るクロック生成回路の動作を概略的に示すためのフローチャートである。
【図１１】本発明の一実施形態に係るクロック生成回路における分周回路での分周数と、リングオシレータの一段分が有する遅延時間との関係を示す図である。
【図１２】本発明の一実施形態に係るクロック生成回路における分周回路での分周数と、多相クロックの位相との関係を示す図である。
【発明を実施するための形態】
【００３２】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００３３】
図１は、本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。同図に示すように、本実施形態に係るクロック生成回路１は、例えば、インジェクションクロック生成回路１０と、スイッチＳＷ１及びＳＷ２と、多相発振器（リングオシレータ）２０と、分周回路３０及び４０と、周波数比較器５０と、制御回路６０とを含んで構成される。
【００３４】
インジェクションクロック生成回路１０は、システムクロックＣＬＫに基づいて、２相のインジェクションクロックＩＪ＿ＣＬＫを生成する。具体的には、インジェクションクロック生成回路１０は、システムクロックＣＬＫに基づいて、２相のインジェクションクロックＩＪ＿ＣＬＫを生成し、スイッチＳＷ１を介して該クロックをリングオシレータ２０又は分周回路４０に出力する。
【００３５】
スイッチＳＷ１は、制御信号ＣＮＴに従って、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫの出力先を切り替える。具体的には、スイッチＳＷ１は、制御回路６０から出力される制御信号ＣＮＴの状態が“チューニングモード”である場合、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫをインジェクションクロックＩＪ＿ＣＬＫ’として、該クロックを分周回路４０に出力する。一方、スイッチＳＷ１は、制御回路６０から出力される制御信号ＣＮＴの状態が“インジェクションロックモード”である場合、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫをリングオシレータ２０に出力する。
【００３６】
リングオシレータ２０は、環状に接続されたｎ段（ただし、ｎは、偶数）のインバータ回路ＩＮＶ（図３を参照）を有し、該ｎ段のインバータ回路ＩＮＶのそれぞれから多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）を出力する。具体的には、リングオシレータ２０は、各段の一段分が有する遅延時間ｄを周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬによって制御し、該遅延時間ｄに従う位相を有する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）を生成し、該生成したクロックをスイッチＳＷ２に出力する。
【００３７】
また、リングオシレータ２０は、制御回路６０から出力される制御信号ＣＮＴに従って、インジェクションクロックＩＪ＿ＣＬＫによる多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数の制御のオン／オフを制御する。リングオシレータ２０は、制御信号ＣＮＴが“チューニングモード”を示す場合、インジェクションクロックＩＪ＿ＣＬＫによる制御を行わずに、周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬに従う遅延時間ｄに基づいて自励発振する。一方、リングオシレータ２０は、制御信号ＣＮＴが“インジェクションロックモード”を示す場合、インジェクションクロックＩＪ＿ＣＬＫによる制御を行い、インジェクションクロックＩＪ＿ＣＬＫの周期に多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数を制御する。
【００３８】
なお、本例では、多相発振器としてリングオシレータ２０を使用しているが、これに限られるものではなく、他の多相クロックを出力する回路であって良い。他の多相クロックを出力する回路を多相発振器として使用する場合、多相発振器は、周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬに従って多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の間の位相差を制御し、該位相差を制御した多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）を出力する。
【００３９】
スイッチＳＷ２は、制御信号ＣＮＴに従って、リングオシレータ２０から出力される多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の出力先を切り替える。具体的には、スイッチＳＷ２は、制御回路６０から出力される制御信号ＣＮＴの状態が“チューニングモード”である場合、リングオシレータ２０から出力される多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）のうちのクロックＯＣＬＫ（１）を分周回路３０に出力する。一方、スイッチＳＷ２は、制御回路６０から出力される制御信号ＣＮＴの状態が“インジェクションロックモード”である場合、リングオシレータ２０から出力される多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）を外部に出力する。なお、本例では、スイッチＳＷ２は、制御信号ＣＮＴの状態が“チューニングモード”である場合、クロックＯＣＬＫ（１）を分周回路３０に出力するが、これに限られるものではなく、任意のクロックＯＣＬＫを分周回路３０に出力しても良い。
【００４０】
分周回路３０は、リングオシレータ２０からスイッチＳＷ２を介して出力されるクロックＯＣＬＫ（１）を分周数Ｍで分周する。具体的には、分周回路３０は、クロックＯＣＬＫ（１）を分周数Ｍで分周し、該分周したクロックを比較クロックＣＯＭＰ＿ＣＬＫとして、周波数比較器５０に出力する。分周回路３０は、制御回路６０から出力される制御信号ＣＮＴの状態が“インジェクションロックモード”を示す場合、その動作を停止する。
【００４１】
分周回路４０は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫ’を分周数Ｎで分周する。具体的には、分周回路４０は、インジェクションクロックＩＪ＿ＣＬＫ’を分周数Ｎで分周し、該分周したクロックを基準クロックＲＥＦ＿ＣＬＫとして、周波数比較器５０に出力する。また、分周回路４０は、制御回路６０から出力される制御信号ＣＮＴの状態が“インジェクションロックモード”を示す場合、その動作を停止する。
【００４２】
周波数比較器５０は、比較クロックＣＯＭＰ＿ＣＬＫの周波数と、基準クロックＲＥＦＣＬＫの周波数とを比較して、該比較結果に従う遅延制御信号ＣＮＴ＿ＤＥＬを生成し、該信号をリングオシレータ２０に出力する。具体的には、周波数比較器５０は、分周回路３０から出力される比較クロックＣＯＭＰ＿ＣＬＫと、分周回路４０から出力される基準クロックＲＥＦ＿ＣＬＫとで、所定の期間をカウントする。ここで、所定の期間は、基準クロックＲＥＦ＿ＣＬＫの周波数と比較クロックＣＯＭＰ＿ＣＬＫの周波数との差を測定するために十分な長さの期間である。周波数比較器５０は、基準クロックＲＥＦ＿ＣＬＫのカウント値の方が比較クロックＣＯＭＰ＿ＣＬＫのカウント値よりも大きいと判断する場合、リングオシレータ２０のインバータ回路ＩＮＶの遅延を少なくするように遅延制御信号ＣＮＴ＿ＤＥＬを生成し、該信号をリングオシレータ２０に出力する。一方、周波数比較器５０は、基準クロックＲＥＦ＿ＣＬＫのカウント値の方が比較クロックＣＯＭＰ＿ＣＬＫのカウント値よりも大きくないと判断する場合、遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶し、該信号をリングオシレータ２０に出力するとともに、一致信号ＣＯＲを制御回路６０に出力する。周波数比較器５０は、制御回路６０から出力される制御信号ＣＮＴが“インジェクションロックモード”を示す場合、基準クロックＲＥＦ＿ＣＬＫ及び比較クロックＣＯＭＰ＿ＣＬＫのカウントを停止する。なお、分周回路３０及び４０と、周波数比較器５０とで、調整回路７０を構成する。
【００４３】
制御回路６０は、クロック生成回路１における各構成要素の動作を制御する。具体的には、制御回路６０は、“チューニングモード”及び“インジェクションロックモード”の２つの状態を取り得る制御信号ＣＮＴを生成し、該信号をリングオシレータ２０と、分周回路３０及び４０と、ＳＷ１及びＳＷ２と、周波数比較器５０とに出力する。一例では、制御回路６０は、外部から入力されるトリガ信号ＴＲＩＧを検出し、該トリガ信号に基づいて、制御信号ＣＮＴの状態を“チューニングモード”として、該信号をリングオシレータ２０と、分周回路３０及び４０と、ＳＷ１及びＳＷ２と、周波数比較器５０とにそれぞれ出力する。制御回路６０は、チューニングモードにおいて、周波数比較器５０から出力される一致信号ＣＯＲの状態を判断する。制御回路６０は、周波数比較器５０が遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶したことを一致信号ＣＯＲの状態が示す場合、制御信号ＣＮＴの状態を“インジェクションロックモード”に変更して、該信号をリングオシレータ２０と、分周回路３０及び４０と、ＳＷ１及びＳＷ２と、周波数比較器５０とに出力する。
【００４４】
以上のように構成されるクロック生成回路１は、比較クロックＣＯＭＰ＿ＣＬＫの周波数を基準クロックＲＥＦ＿ＣＬＫの周波数に調整し、リングオシレータ２０が有する一段分の遅延時間ｄを所望の時間に調整することによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相を制御する。そして、クロック生成回路は、リングオシレータ２０が出力する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数をインジェクションクロックＩＪ＿ＣＬＫの周期に制御する。これにより、クロック生成回路１は、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数を一定に保ちながら多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相を高精度で制御する。また、クロック生成回路１は、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相差を分周回路３０及び４０の分周数Ｎ及びＭの比で決定するため、製造ばらつきの影響を受けることなく、高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相を制御することができる。
【００４５】
図２は、本発明の一実施形態に係るクロック生成回路におけるインジェクションクロック生成回路の構成の一例を示す図である。同図に示すように、インジェクションクロック生成回路１０は、ＰＬＬ（Phase-Locked-Loop）１１と、電圧増幅器１２と、波形整形回路１３とを含んで構成される。
【００４６】
ＰＬＬ１１は、一般的な位相同期回路であり、システムクロックＣＬＫに基づいて、差動クロックＤＩＦ＿ＣＬＫを生成する。具体的には、ＰＬＬ１１は、システムクロックＣＬＫに基づいて、所望の周波数を有する差動クロックＤＩＦ＿ＣＬＫを生成し、該生成した差動クロックＤＩＦ＿ＣＬＫを電圧増幅器１２に出力する。なお、差動クロックＤＩＦ＿ＣＬＫの周波数は、インジェクションロックモード時の多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数となる。
【００４７】
電圧増幅器１２は、差動クロックＤＩＦ＿ＣＬＫの電圧を所望の電圧に増幅し、２相クロックＢＩＰ＿ＣＬＫとして出力する。具体的には、電圧増幅器１２は、ＰＬＬ１１から出力される差動クロックＤＩＦ＿ＣＬＫの電圧を所望の電圧に増幅して、２相クロックＢＩＰ＿ＣＬＫとして波形整形回路１３に出力する。なお、２相クロックＢＩＰ＿ＣＬＫの電圧は、インジェクションクロックＩＪ＿ＣＬＫの電圧となる。
【００４８】
波形整形回路１３は、２相クロックＢＩＰ＿ＣＬＫの波形を所望の波形に整形して、２相のインジェクションクロックＩＪ＿ＣＬＫとして出力する。具体的には、波形整形回路１３は、電圧増幅器１２から出力される２相クロックＢＩＰ＿ＣＬＫのデューティ比及びスキューを調整する。波形整形回路１３は、デューティ比及びスキューを調整した該クロックを２相のインジェクションクロックＩＪ＿ＣＬＫとして、リングオシレータ２０又は分周回路４０に出力する。
【００４９】
以上のように構成される、インジェクションクロック生成回路１０は、システムクロックＣＬＫに基づいて所望の電圧及び周波数を有する２相のインジェクションクロックＩＪ＿ＣＬＫを生成し、該生成したクロックをリングオシレータ２０又は分周回路４０に出力する。
【００５０】
図３は、本発明の一実施形態に係るクロック生成回路におけるリングオシレータの構成の一例を示す図である。同図に示すように、リングオシレータ２０は、トランジスタＴＲ１及びＴＲ２と、電流源Ｉ１乃至Ｉ３と、インバータ回路ＩＮＶ１乃至ＩＮＶ１６とを含んで構成される。
【００５１】
なお、同図において、インジェクションクロックＩＪ＿ＣＬＫの正側及び負側のクロックをそれぞれインジェクションクロックＩＪ＿ＣＬＫ（１）及びＩＪ＿ＣＬＫ（２）と定義する。また、同図において、インバータ回路ＩＮＶ１及びＩＮＶ８と、トランジスタＴＲ１とを接続するノードをノードａと定義し、インバータ回路ＩＮＶ４及びＩＮＶ５と、トランジスタＴＲ２とを接続するノードをノードｂと定義する。なお、本例においては、８相の多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）がインバータ回路ＩＮＶ１乃至ＩＮＶ８から出力されるが、これに限られるものではなく、任意の相の多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）が対応する任意の数のインバータ回路ＩＮＶ１乃至ＩＮＶｎから出力されても良い。
【００５２】
電流源Ｉ１は、例えばＭＯＳトランジスタである。電流源Ｉ１は、制御回路６０から出力される制御信号ＣＮＴに従ってトランジスタＴＲ１及びＴＲ２に所定の電流を供給する。具体的には、電流源Ｉ１は、制御信号ＣＮＴの状態が“チューニングモード”である場合、トランジスタＴＲ１及びＴＲ２への電流の供給を停止する。一方、電流源Ｉ１は、制御信号ＣＮＴの状態が“インジェクションロックモード”である場合、トランジスタＴＲ１及びＴＲ２に所定の電流を供給する。電流源Ｉ１は、その一端は、トランジスタＴＲ１及びＴＲ２のソースに接続され、その他端は接地線ＧＮＤに接続され、その制御端子は制御回路６０に接続される。
【００５３】
トランジスタＴＲ１は、例えば、Ｎ型ＭＯＳトランジスタである。トランジスタＴＲ１は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫ（１）に従って、ノードａの電位（すなわち状態）を制御する。トランジスタＴＲ１は、そのソースは、トランジスタＴＲ２のソースと、電流源Ｉ１とに接続され、そのドレインは、ノードａを介してインバータ回路ＩＮＶ１及びＩＮＶ１５の入力端子と、インバータ回路ＩＮＶ８及びＩＮＶ１６の出力端子とに接続され、そのゲートは、インジェクションクロック生成回路１０に接続される。
【００５４】
トランジスタＴＲ２は、例えば、Ｎ型ＭＯＳトランジスタである。トランジスタＴＲ２は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫ（２）に従って、ノードｂの電位（すなわち状態）を制御する。トランジスタＴＲ２は、そのソースは、トランジスタＴＲ１のソースと、電流源Ｉ１とに接続され、そのドレインは、ノードｂを介してインバータ回路ＩＮＶ５及びＩＮＶ１６の入力端子と、インバータ回路ＩＮＶ４及びＩＮＶ１５の出力端子とに接続され、そのゲートは、インジェクションクロック生成回路１０に接続される。
【００５５】
電流源Ｉ２は、例えばＭＯＳトランジスタである。電流源Ｉ２は、周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬに従って電流値を調整した電流をインバータ回路ＩＮＶ１乃至ＩＮＶ８に供給する。電流源Ｉ２は、その一端は電源線ＶＤＤに接続され、その他端は、インバータ回路ＩＮＶ１乃至ＩＮＶ８の電源端子Ｖｐに接続され、その制御端子は周波数比較器５０に接続される。
【００５６】
電流源Ｉ３は、例えばＭＯＳトランジスタである。電流源Ｉ３は、周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬに従って電流値を調整した電流をインバータ回路ＩＮＶ１乃至ＩＮＶ８から引き抜く。電流源Ｉ２は、その一端はインバータ回路ＩＮＶ１乃至ＩＮＶ８の接地端子Ｖｎに接続され、その他端は接地線ＧＮＤに接続され、その制御端子は周波数比較器５０に接続される。
【００５７】
インバータ回路ＩＮＶ１乃至ＩＮＶ８は、例えば、論理否定回路である。インバータ回路ＩＮＶ１乃至ＩＮＶ８は、前段のインバータ回路ＩＮＶからの出力を受け、該出力に対して論理否定を行い次段のインバータ回路ＩＮＶに出力するように、環状に接続される。
【００５８】
具体的には、インバータ回路ＩＮＶ１は、前段のインバータ回路ＩＮＶ８から出力されるクロックＯＣＬＫ（８）に対して論理否定を行い、電源端子Ｖｐを介して電流源Ｉ２から供給される電流と、接地端子Ｖｎを介して電流源Ｉ３から引き抜かれる電流とに従う遅延時間ｄを与え、該処理の結果をクロックＯＣＬＫ（１）として、次段のインバータ回路ＩＮＶ２と、後述するインバータ回路ＩＮＶ１０と、外部とに出力する。なお、インバータ回路ＩＮＶ２乃至ＩＮＶ８の動作については、インバータ回路ＩＮＶ１と同様であるため、その説明を省略する。
【００５９】
インバータ回路ＩＮＶ９乃至ＩＮＶ１６は、例えば、論理否定回路である。インバータ回路ＩＮＶ９乃至ＩＮＶ１６は、それぞれ、逆相となるインバータ回路ＩＮＶ１乃至ＩＮＶ８の対の出力信号線の間に設けられる。インバータ回路ＩＮＶ９乃至ＩＮＶ１６は、対の一方のインバータ回路ＩＮＶの出力に対して論理否定を行い、該論理否定の結果を対の他方のインバータ回路ＩＮＶの次段のインバータ回路ＩＮＶに出力することによって、対となるインバータ回路ＩＮＶ同士の出力のタイミングを同期させる。
【００６０】
具体的には、インバータ回路ＩＮＶ１０は、インバータ回路ＩＮＶ１から出力されるクロックＯＣＬＫ（１）に対して論理否定を行い、該論理否定の結果をインバータ回路ＩＮＶ１の対となるインバータ回路ＩＮＶ５の次段のインバータ回路ＩＮＶ６に出力する。また、インバータ回路ＩＮＶ９は、インバータ回路ＩＮＶ５から出力されるクロックＯＣＬＫ（５）に対して論理否定を行い、該論理否定の結果をインバータ回路ＩＮＶ５の対となるインバータ回路ＩＮＶ１の次段のインバータ回路ＩＮＶ２に出力する。これにより、インバータ回路ＩＮＶ１及びＩＮＶ５の出力のタイミングは同期される。なお、インバータ回路ＩＮＶ１１乃至ＩＮＶ１６の動作については、それぞれインバータ回路ＩＮＶ９及びＩＮＶ１０と同様であるため、その説明を省略する。
【００６１】
以上のように構成されるリングオシレータ２０は、インバータ回路ＩＮＶ１乃至ＩＮＶ８の環状構成によって多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を生成し、該クロックを出力する。また、リングオシレータ２０の各インバータ回路ＩＮＶは、自身に入力されるクロックＯＣＬＫに対して、論理否定を行い、遅延制御信号ＣＮＴ＿ＤＥＬに従う遅延時間ｄを与え、次段のインバータ回路ＩＮＶ及び外部に出力する。これにより、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の各クロックの位相は、遅延制御信号ＣＮＴ＿ＤＥＬによって決定される。また、リングオシレータ２０は、制御信号ＣＮＴに従って、インジェクションクロックＩＪ＿ＣＬＫによる多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の周波数の制御のオン／オフを制御する。
【００６２】
図４は、本発明の一実施形態に係るリングオシレータの出力信号線の構成の一例を示す図である。同図に示すように、本実施形態に係るリングオシレータ２０の出力信号線は、図３で説明した構成要素に加えて容量素子Ｃ１乃至Ｃ８をさらに含んで構成される。
【００６３】
容量素子Ｃ１乃至Ｃ８は、例えば、ＭＯＳキャパシタである。容量素子Ｃ１乃至Ｃ８は、それぞれインバータ回路ＩＮＶ１乃至ＩＮＶ８の各出力端子と、接地線ＧＮＤとの間に設けられ、インバータ回路ＩＮＶ１乃至ＩＮＶ８が出力する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）に対して遅延時間を与える。また、容量素子Ｃ１乃至Ｃ８は、周波数比較器５０から出力される遅延制御信号ＣＮＴ＿ＤＥＬに従って、その容量の値が制御される。
【００６４】
なお、リングオシレータ２０の一段分が有する遅延時間ｄの制御は、図３で説明したように、電流源Ｉ２及びＩ３の電流量を制御することによって達成されても良いし、図４で説明したように、各インバータ回路ＩＮＶ１乃至ＩＮＶ８の出力端子に接続される容量素子Ｃ１乃至Ｃ８の容量値を変更することによって達成されても良いし、両方を実施することによって達成されても良い。
【００６５】
［チューニングモードにおける動作の説明］
図５は、本発明の一実施形態におけるクロック生成回路のチューニングモードにおける動作の一例を示す図である。同図に示すように、制御回路６０は、チューニングモードの状態を示す制御信号ＣＮＴをリングオシレータ２０と、分周回路３０及び４０と、ＳＷ１及びＳＷ２と、周波数比較器５０とに出力する。
【００６６】
スイッチＳＷ１は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫをインジェクションクロックＩＪ＿ＣＬＫ’として、分周回路４０に出力する。これによって、リングオシレータ２０へのインジェクションクロックＩＪ＿ＣＬＫは、リングオシレータ２０へ供給されなくなる。
【００６７】
リングオシレータ２０は、インジェクションクロックＩＪ＿ＣＬＫによる多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の周波数の制御を停止する。リングオシレータ２０は、リングオシレータ２０の一段分が有する遅延時間ｄに基づいて、自励発振を開始する。
【００６８】
スイッチＳＷ２は、リングオシレータ２０から出力されるクロックＯＣＬＫ（１）を分周回路３０に出力する。これによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）は、外部に供給されなくなる。
【００６９】
分周回路３０は、リングオシレータ２０から出力されるクロックＯＣＬＫ（１）を分周数Ｍで分周し、該分周したクロックを比較クロックＣＯＭＰ＿ＣＬＫとして周波数比較器５０に出力する。
【００７０】
また、分周回路４０は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫ’を分周数Ｎで分周し、該分周したクロックを基準クロックＲＥＦ＿ＣＬＫとして周波数比較器５０に出力する。
【００７１】
周波数比較器５０は、比較クロックＣＯＭＰ＿ＣＬＫ及び基準クロックＲＥＦ＿ＣＬＫによる所定の期間のカウントを開始する。周波数比較器５０は比較クロックＣＯＭＰ＿ＣＬＫのカウント値が基準クロックＲＥＦ＿ＣＬＫのカウント値以上になるまで、リングオシレータ２０の一段分が有する遅延時間ｄを短くするように遅延制御信号ＣＮＴ＿ＤＥＬの状態を変更し、該変更した信号をリングオシレータ２０に出力することを繰り返す（図中の矢印ＡＲＷ１）。
【００７２】
そして、周波数比較器５０は、比較クロックＣＯＭＰ＿ＣＬＫのカウント値が基準クロックＲＥＦ＿ＣＬＫのカウント値以上であると判断する場合、遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶するとともに、一致信号ＣＯＲを制御回路６０に出力し、制御回路６０に“チューニングモード”での動作が終了したことを伝達する。これにより、リングオシレータ２０の一段分が有する遅延時間ｄが調整され、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の位相が調整される。
【００７３】
［インジェクションロックモードでの動作の説明］
図６は、本発明の一実施形態におけるクロック生成回路のインジェクションロックモードにおける動作の一例を示す図である。同図に示すように、制御回路６０は、周波数比較器５０から一致信号ＣＯＲが入力されると、インジェクションロックモードの状態を示す制御信号ＣＮＴをリングオシレータ２０と、分周回路３０及び４０と、ＳＷ１及びＳＷ２と、周波数比較器５０とに出力する。
【００７４】
スイッチＳＷ１は、インジェクションクロック生成回路１０から出力されるインジェクションクロックＩＪ＿ＣＬＫをリングオシレータ２０に出力する。これによって、分周回路４０へのインジェクションクロックＩＪ＿ＣＬＫ’は分周回路４０へ供給されなくなる。
【００７５】
スイッチＳＷ２は、リングオシレータ２０から出力される多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）を外部に出力する。これによって分周回路３０へのクロックＯＣＬＫ（１）は分周回路３０へ供給されなくなる。また、分周回路３０及び４０は、それぞれその動作を停止する。
【００７６】
周波数比較器５０は、比較クロックＣＯＭＰ＿ＣＬＫ及び基準クロックＲＥＦ＿ＣＬＫのカウント動作を停止するとともに、遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶する。
【００７７】
リングオシレータ２０は、インジェクションクロックＩＪ＿ＣＬＫによる多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の周波数の制御を開始する。これにより、リングオシレータ２０は、遅延制御信号ＣＮＴ＿ＤＥＬに従う位相を有し、インジェクションクロックＩＪ＿ＣＬＫに従う周波数で発振する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を生成し、該クロックを外部に出力する（図中の矢印ＡＲＷ２）。
【００７８】
図７は、本発明の一実施形態に係るクロック生成回路の動作を示すタイミングチャートである。同図において、インジェクションクロックＩＪ＿ＣＬＫ及びＩＪ＿ＣＬＫ’が交番するタイミングをそれぞれ時刻ｔ７０１乃至ｔ７１６と定義する。また、時刻ｔ７０１の後に最初にクロックＯＣＬＫ（３）が交番するタイミングを時刻ｔ７０１’と定義し、時刻ｔ７０８の後に最初にクロックＯＣＬＫ（３）が交番するタイミングを時刻ｔ７０８’と定義し、時刻ｔ７１２の後に最初にクロックＯＣＬＫ（３）が交番するタイミングを時刻ｔ７１２’と定義する。また、同図において、多相クロックＯＣＬＫは、８相であるものと仮定する。
【００７９】
時刻ｔ７０１乃至ｔ７０７で、制御回路６０は、制御信号ＣＮＴの状態を“チューニングモード”として出力する。これにより、スイッチＳＷ１は、インジェクションクロック生成回路から出力されるインジェクションクロックＩＪ＿ＣＬＫをインジェクションクロックＩＪ＿ＣＬＫ’として分周回路４０に出力する。したがって、分周回路３０及び４０は、それぞれ、クロックＯＣＬＫ（１）及びインジェクションクロックＩＪ＿ＣＬＫ’の分周を開始し、周波数比較器５０は、基準クロックＲＥＦ＿ＣＬＫ及び比較クロックＣＯＭＰ＿ＣＬＫのカウントの比較を開始する。時刻ｔ７０１乃至ｔ７０７では、基準クロックＲＥＦ＿ＣＬＫの周波数は、比較クロックＣＯＭＰ＿ＣＬＫの周波数よりも大きいため、周波数比較器５０は、リングオシレータ２０の一段分が有する遅延時間ｄが短くなるように、遅延制御信号ＣＮＴ＿ＤＥＬの値をカウントアップさせる。
【００８０】
また、制御信号ＣＮＴの状態“チューニングモード”に従って、リングオシレータ２０は、インジェクションクロックＩＪ＿ＣＬＫ（１）及びＩＪ＿ＣＬＫ（２）による周波数の制御を行わずに自励発振を開始する。リングオシレータ２０は、遅延制御信号ＣＮＴ＿ＤＥＬに従って、一段分が有する遅延時間ｄを制御し、自励発振するため、リングオシレータ２０は、時刻ｔ７０１乃至ｔ７０７で、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の周波数を徐々に上昇させていく。
【００８１】
時刻ｔ７０８乃至ｔ７１１で、制御回路６０は、未だ制御信号ＣＮＴの状態を“チューニングモード”として該信号を出力している。周波数比較器５０は、基準クロックＲＥＦ＿ＣＬＫ及び比較クロックＣＯＭＰ＿ＣＬＫの周波数を比較する。時刻ｔ７１０で、基準クロックＲＥＦ＿ＣＬＫの周波数は、比較クロックＣＯＭＰ＿ＣＬＫの周波数よりも小さくなるため、周波数比較器５０は、遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶するとともに、一致信号ＣＯＲを制御回路６０に出力し、チューニングモードでの動作が終了したことを制御回路６０に伝達する。また、リングオシレータ２０は、時刻ｔ７１０で、時刻ｔ７０８乃至ｔ７０８’の期間の位相差をそれぞれ有する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を出力する。
【００８２】
時刻ｔ７１２で、制御回路６０は、制御信号ＣＮＴの状態を“インジェクションロックモード”として該信号を出力する。これにより、スイッチＳＷ１は、その出力をリングオシレータ２０へと切り替える。周波数比較器５０は、そのカウントを停止するとともに、遅延制御信号ＣＮＴ＿ＤＥＬの状態を記憶する。また、分周回路３０及び４０はその動作を停止する。リングオシレータ２０は、時刻ｔ７１２乃至ｔ７１６で、時刻ｔ７０８乃至ｔ７０８’の期間に相当する遅延をそれぞれ有し、インジェクションクロックＩＪ＿ＣＬＫ（１）及びＩＪ＿ＣＬＫ（２）の周期を有する多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を出力する。
【００８３】
図８は、本発明の一実施形態に係るクロック生成回路のインジェクションロックモードでの動作を示すタイミングチャートである。同図において、多相クロックＯＣＬＫは、８相であるものと仮定する。また、同図において、クロックＯＣＬＫ（８）に対する位相差が０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°及び３６０°となるタイミングをそれぞれ時刻ｔ８０１乃至ｔ８０９と定義する。また、時刻ｔ８０２以降でクロックＯＣＬＫ（１）が最初に交番するタイミングを時刻ｔ８０２’と定義し、時刻ｔ８０３以降でクロックＯＣＬＫ（２）が最初に交番するタイミングを時刻ｔ８０３’と定義し、時刻ｔ８０４以降でクロックＯＣＬＫ（３）が最初に交番するタイミングを時刻ｔ８０４’と定義する。また、リングオシレータ２０の一段分は、遅延時間ｄを有するものと仮定し、インジェクションクロックＩＪ＿ＣＬＫは、周期Ｔを有するものと仮定する。
【００８４】
トランジスタＴＲ１は、インジェクションクロックＩＪ＿ＣＬＫ（１）に基づいて時刻ｔ８０１でクロックＯＣＬＫ（８）を立ち上げる。
【００８５】
インバータ回路ＩＮＶ１及びＩＮＶ９は、時刻ｔ８０１でクロックＯＣＬＫ（８）の立ち上がりを受け、該クロックに対して、論理否定を行い、所定の遅延時間ｄを与え、クロックＯＣＬＫ（５）の立ち上がりで、クロックＯＣＬＫ（１）として出力する。すなわち、インバータ回路ＩＮＶ１及びＩＮＶ９は、時刻ｔ８０１から遅延時間ｄが経過した時刻ｔ８０２’でクロックＯＣＬＫ（１）を立ち下げる。このようにして生成されたクロックＯＣＬＫ（１）は、クロックＯＣＬＫ（８）に対してＴ／８に加えて、分周数比に基づく遅延差分Δｔ（以後、遅延差分Δｔと表記）に相当する遅延を有する。ここで遅延差分Δｔは、遅延時間ｄから周期Ｔの１／８に相当する時間を差し引いた時間である。
【００８６】
インバータ回路ＩＮＶ２及びＩＮＶ１１は、時刻ｔ８０２’でクロックＯＣＬＫ（１）の立ち下がりを受け、該クロックに対して、論理否定を行い、所定の遅延時間ｄを与え、クロックＯＣＬＫ（６）の立ち下がりで、クロックＯＣＬＫ（２）として出力する。すなわち、インバータ回路ＩＮＶ２及びＩＮＶ１１は、時刻ｔ８０２’から遅延時間ｄが経過した時刻ｔ８０３’でクロックＯＣＬＫ（２）を立ち上げる。このようにして生成されたクロックＯＣＬＫ（２）は、クロックＯＣＬＫ（８）に対して２×Ｔ／８に加えて遅延差分Δｔ×２に相当する遅延を有する。
【００８７】
インバータ回路ＩＮＶ３及びＩＮＶ１３は、時刻ｔ８０３’でクロックＯＣＬＫ（２）の立ち上がりを受け、該クロックに対して、論理否定を行い、所定の遅延時間ｄを与え、クロックＯＣＬＫ（７）の立ち上がりで、クロックＯＣＬＫ（３）として出力する。すなわち、インバータ回路ＩＮＶ３及びＩＮＶ１３は、時刻ｔ８０３’から遅延時間ｄが経過した時刻ｔ８０４’でクロックＯＣＬＫ（３）を立ち下げる。このようにして生成されたクロックＯＣＬＫ（３）は、クロックＯＣＬＫ（８）に対して３×Ｔ／８に加えて遅延差分Δｔ×３に相当する遅延を有する。
【００８８】
インバータ回路ＩＮＶ４は、トランジスタＴＲ２の動作に基づいて時刻ｔ８０５でクロックＯＣＬＫ（４）を立ち上げる。なお、クロックＯＣＬＫ（５）乃至ＯＣＬＫ（８）はトランジスタＴＲ２の動作に基づいて、それぞれクロックＯＣＬＫ（１）乃至ＯＣＬＫ（４）と同様に交番するため、その状態の遷移に関しては、説明を省略する。
【００８９】
上述したように、クロック生成回路１は、チューニングモードでリングオシレータ２０の自励発振の周波数を調整することによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の各位相を所望の位相に調整する。そして、クロック生成回路１は、インジェクションロックモードで多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の周波数をインジェクションクロックＩＪ＿ＣＬＫの周期に調整することによって、該周波数を一定に保ったまま高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の位相を制御することができる。また、クロック生成回路１は、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の位相差を分周回路３０及び４０の分周数Ｍ及びＮの比で決定するため、製造ばらつきの影響を受けずに、高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の位相を制御することができる。また、クロック生成回路１は、リングオシレータ２０が出力する多相クロックの位相の制御を行うチューニングモードと、多相クロックの周波数の制御を行うインジェクションロックモードとの２つのモードを有し、該２つのモードを切り替えて制御することができるようになる。
【００９０】
図９は、本発明の一実施形態に係るクロック生成回路の動作を概略的に示すためのフローチャートである。同図に示すように、まず、クロック生成回路１は、インジェクションクロック生成回路１０でインジェクションクロックＩＪ＿ＣＬＫを生成する（Ｓ９０１）。次に、クロック生成回路１は、制御回路６０で、自身をチューニングモードに設定する（Ｓ９０２）。
【００９１】
クロック生成回路１は、分周回路３０及び４０を起動し（Ｓ９０３）、分周回路４０でインジェクションクロックＩＪ＿ＣＬＫ’を分周数Ｎで分周することによって、基準クロックＲＥＦ＿ＣＬＫを生成する（Ｓ９０４）。クロック生成回路１は、リングオシレータ２０を起動し（Ｓ９０５）、自励発振を開始するリングオシレータ２０から出力されるクロックＯＣＬＫ（１）を分周回路３０によって分周数Ｍで分周することによって、比較クロックＣＯＭＰ＿ＣＬＫを生成する（Ｓ９０６）。
【００９２】
クロック生成回路１は、周波数比較器５０によってリングオシレータ２０が出力するクロックＯＣＬＫ（１）の周波数を調整することによって、比較クロックＣＯＭＰ＿ＣＬＫの周波数を基準クロックＲＥＦ＿ＣＬＫの周波数に調整する（Ｓ９０７）。なお、ステップＳ９０７の処理の詳細は、図１０を参照して説明される。
【００９３】
クロック生成回路１は、自身をインジェクションロックモードに設定する（Ｓ９０８）。クロック生成回路１は、分周回路３０及び４０を停止するとともに、周波数比較器５０における基準クロックＲＥＦ＿ＣＬＫ及び比較クロックＣＯＭＰ＿ＣＬＫのカウントの比較を停止する（Ｓ９０９）。クロック生成回路１は、リングオシレータ２０にインジェクションクロックＩＪ＿ＣＬＫを入力し（Ｓ９１０）、リングオシレータ２０をインジェクションロックする（Ｓ９１１）。クロック生成回路１は、インジェクションクロックＩＪ＿ＣＬＫの周波数に制御された多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）をリングオシレータ２０から出力する。
【００９４】
図１０は、本発明の一実施形態に係るクロック生成回路の動作を概略的に示すためのフローチャートであり、図９におけるステップＳ９０７の処理の詳細を示している。まず、クロック生成回路１は、自身のモードがチューニングモードであるか否かを判断する（Ｓ１００１）。クロック生成回路１は、自身のモードがチューニングモードでないと判断する場合（Ｓ１００１のＮｏ）、比較クロックＣＯＭＰ＿ＣＬＫの周波数を基準クロックＲＥＦ＿ＣＬＫの周波数に調整する処理を終了する。一方、クロック生成回路１は、自身のモードがチューニングモードであると判断する場合（Ｓ１００１のＹｅｓ）、値ｓを０に初期化する（Ｓ１００２）。ここで、値ｓは、遅延制御信号ＣＮＴ＿ＤＥＬの状態を示す。
【００９５】
クロック生成回路１は、基準クロックＲＥＦ＿ＣＬＫで所定の期間をカウントする（Ｓ１００３）。次に、クロック生成回路１は、比較クロックＣＯＭＰ＿ＣＬＫで所定の期間をカウントする（Ｓ１００４）。そして、クロック生成回路１は、基準クロックＲＥＦ＿ＣＬＫのカウント値と、比較クロックＣＯＭＰ＿ＣＬＫのカウント値とを比較する（Ｓ１００５）。
【００９６】
クロック生成回路１は、基準クロックＲＥＦ＿ＣＬＫのカウント値が比較クロックＣＯＭＰ＿ＣＬＫのカウント値よりも大きいか否かを判断する（Ｓ１００６）。クロック生成回路１は、基準クロックＲＥＦ＿ＣＬＫのカウント値が比較クロックＣＯＭＰ＿ＣＬＫのカウント値よりも大きくないと判断する場合（Ｓ１００６のＮｏ）、比較クロックＣＯＭＰ＿ＣＬＫの周波数を基準クロックＲＥＦ＿ＣＬＫの周波数に調整する処理を終了する。一方、クロック生成回路１は、基準クロックＲＥＦ＿ＣＬＫのカウント値が比較クロックＣＯＭＰ＿ＣＬＫのカウント値よりも大きいと判断する場合（Ｓ１００６のＹｅｓ）、値ｓに１を加算する（Ｓ１００７）。
【００９７】
クロック生成回路１は、値ｓが値ｓ＿ｍａｘよりも大きいか否かを判断する（Ｓ１００８）。クロック生成回路１は、値ｓが値ｓ＿ｍａｘよりも大きくないと判断する場合（Ｓ１００８のＮｏ）、ステップＳ１００３の処理に戻る。一方、クロック生成回路１は、値ｓが値ｓ＿ｍａｘよりも大きいと判断する場合（Ｓ１００８のＹｅｓ）、比較クロックＣＯＭＰ＿ＣＬＫの周波数を基準クロックＲＥＦ＿ＣＬＫの周波数に調整する処理を終了する。ここで値ｓ＿ｍａｘは、リングオシレータ２０の一段分が有する遅延時間ｄが最小となるような遅延制御信号ＣＮＴ＿ＤＥＬの状態である。
【００９８】
上述したように、クロック生成回路１は、チューニングモードでリングオシレータ２０の自励発振の周波数を調整することによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の各位相を所望の位相に調整する。そして、クロック生成回路１は、インジェクションロックモードで多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数をインジェクションクロックＩＪ＿ＣＬＫの周波数に調整することによって、該周波数を一定に保ったまま高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相を制御することができる。また、クロック生成回路１は、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の周波数を分周回路３０及び４０の分周数Ｍ及びＮの比で決定するため、製造ばらつきの影響を受けずに、高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（ｎ）の位相を制御することができる。また、クロック生成回路１は、リングオシレータ２０が出力する多相クロックの位相の制御を行うチューニングモードと、多相クロックの周波数の制御を行うインジェクションロックモードとの２つのモードを有し、該２つのモードを切り替えて制御することができるようになる。
【００９９】
図１１は、本発明の一実施形態に係るクロック生成回路における分周回路での分周数と、リングオシレータの一段分が有する遅延時間との関係を示す図である。具体的には、同図（ａ）乃至（ｃ）は、それぞれ、分周回路４０での分周数を示す値Ｎが１０、５０及び１００である場合の、分周回路３０での分周数Ｍとリングオシレータ２０の一段分が有する遅延時間ｄの遅延差分Δｔとの関係を示す。なお、同図において、多相クロックＯＣＬＫは８相であるものと仮定し、インジェクションクロックＩＪ＿ＣＬＫの周波数は５．０ＧＨｚであるものとする。
【０１００】
同図（ａ）を参照して、分周数Ｍが分周数Ｎと同じ値（すなわち１０）である場合、リングオシレータ２０の一段分が有する遅延差分Δｔは０となり、遅延時間ｄは、インジェクションクロックＩＪ＿ＣＬＫの周期Ｔの１／８と同じ時間となる。すなわち、各インバータ回路ＩＮＶは、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の間の位相差がそれぞれインジェクションクロックＩＪ＿ＣＬＫの周期Ｔの１／８になるように該クロックを出力することが分かる。
【０１０１】
また、分周数Ｍが分周数Ｎより大きい場合、リングオシレータ２０の一段分が有する遅延差分Δｔは０より大きくなる。すなわち、各インバータ回路ＩＮＶは、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を周期Ｔの１／８に対してそれぞれ遅延差分Δｔの逓倍に相当する時間ずつ遅らせて出力することが分かる。
【０１０２】
また、分周数Ｍが分周数Ｎより小さい場合、リングオシレータ２０の一段分が有する遅延差分Δｔは０より小さくなる。すなわち、各インバータ回路ＩＮＶは、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）を周期Ｔの１／８に対して遅延差分Δｔの逓倍に相当する時間ずつ進ませて出力することが分かる。また、同図（ｂ）及び（ｃ）を参照して、分周数Ｎが大きい値である程、遅延差分Δｔをより細かく調整できることが分かる。
【０１０３】
上述したように、分周回路３０及び４０は、その分周数Ｍ及びＮによって、リングオシレータ２０の一段分が有する遅延時間ｄを決定する。その際、分周回路３０及び４０は、分周数Ｍ及びＮの比が１に近づくほど遅延差分Δｔを小さく調整し、分周数Ｍ及びＮが一致する場合、遅延差分Δｔを０とする。また、分周回路３０及び４０は、分周数Ｍ及びＮの値が大きい程、遅延差分Δｔを調整する精度を高くする。具体的には、分周回路３０及び４０は、以下の＜式１＞に従って遅延差分Δｔを決定する。
（遅延差分Δｔ）＝（Ｔ／８）×（１−Ｎ／Ｍ）      …＜式１＞
【０１０４】
インジェクションクロックＩＪ＿ＣＬＫの周波数が５ＧＨｚである場合、インジェクションクロックＩＪ＿ＣＬＫの周期が２００ｐｓとなるため、＜式１＞におけるＴ／８の値は２５ｐｓとなる。分周回路３０及び４０は、分周数Ｍが分周数Ｎよりも大きい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の間の位相差を２５ｐｓよりも大きく決定し（すなわち位相を遅らせる）、分周数Ｍが分周数Ｎよりも小さい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の間の位相差を２５ｐｓよりも小さく決定し（すなわち位相を進ませる）、分周数Ｍが分周数Ｎと等しい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（８）の間の位相差を２５ｐｓに決定する。
【０１０５】
図１２は、本発明の一実施形態に係るクロック生成回路における分周回路での分周数と、多相クロックの位相との関係を示す図である。具体的には、同図（ａ）乃至（ｃ）は、それぞれ、分周回路４０での分周数を示す値Ｎが１０、５０及び１００である場合の、分周回路３０での分周数Ｍと、クロックＯＣＬＫ（８）を０°とした場合のクロックＯＣＬＫ（２）の位相の基準（すなわち９０°）からの差異との関係を示す。なお、同図において多相クロックＯＣＬＫは、８相であるものと仮定し、インジェクションクロックＩＪ＿ＣＬＫの周波数は、５．０ＧＨｚであるものとする。
【０１０６】
同図（ａ）を参照して、分周数Ｍが分周数Ｎと同じ値（すなわち１０）である場合、クロックＯＣＬＫ（２）の位相の基準（すなわち９０°）からの差異は０°となる。すなわち、インバータ回路ＩＮＶ２は、クロックＯＣＬＫ（２）の位相を９０°になるように該クロックを出力することが分かる。
【０１０７】
また、分周数Ｍが分周数Ｎより大きい場合、クロックＯＣＬＫ（２）の位相の基準（すなわち９０°）からの差異は、０°より大きくなる。すなわち、クロックＯＣＬＫ（２）の位相は、９０°よりも遅れることが分かる。また、分周数Ｍが分周数Ｎより小さい場合、クロックＯＣＬＫ（２）の位相の基準（すなわち９０°）から差異は、０°より小さくなる。すなわち、クロックＯＣＬＫ（２）の位相は、９０°よりも進むことが分かる。また、同図（ｂ）及び（ｃ）を参照して、分周数Ｎが大きい値である程、クロックＯＣＬＫ（２）の位相をより細かく調整できることが分かる。
【０１０８】
上述したように、分周回路３０及び４０は、その分周数Ｍ及びＮによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の位相を決定する。分周回路３０及び４０は、分周数Ｍ及びＮの比が１に近づくほど位相が各クロックの基準（すなわち、本例では４５°、９０°、１３５°、２２５°、２７０°及び３１５°）に近づくように調整し、分周数Ｍ及びＮが一致する場合、該位相を該基準に調整する。また、分周回路３０及び４０は、分周数Ｍ及びＮの値が大きい程、各クロックの位相を調整する精度を高くする。分周回路３０及び４０は、例えば、以下の＜式２＞に従って多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の位相差を決定する。
（位相差）＝（３６０°／８）×（１−Ｎ／Ｍ）      …＜式２＞
【０１０９】
＜式２＞における３６０°／８の値は４５°となる。分周回路３０及び４０は、分周数Ｍが分周数Ｎよりも大きい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の間の位相差を４５°よりも大きく調整し（すなわち位相を遅らせる）、分周数Ｍが分周数Ｎよりも小さい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の間の位相差を４５°よりも小さく調整し（すなわち位相を進ませる）、分周数Ｍが分周数Ｎと等しい場合、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の間の位相差を４５°に調整する。
【０１１０】
上述したように、クロック生成回路１は、チューニングモードでリングオシレータ２０の自励発振の周波数を調整することによって、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の各位相を所望の位相に調整する。そして、クロック生成回路１は、インジェクションロックモードで多相クロックＯＣＬＫ（４）及びＯＣＬＫ（８）の周波数をインジェクションクロックＩＪ＿ＣＬＫの周波数に調整することによって、該周波数を一定に保ったまま高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の位相を制御することができる。また、クロック生成回路１は、多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の周波数を分周回路３０及び４０の分周数の比で決定するため、製造ばらつきの影響を受けずに、高精度で多相クロックＯＣＬＫ（１）乃至ＯＣＬＫ（３）、及びＯＣＬＫ（５）乃至ＯＣＬＫ（７）の位相を制御することができる。また、クロック生成回路１は、リングオシレータ２０が出力する多相クロックの位相の制御を行うチューニングモードと、多相クロックの周波数の制御を行うインジェクションロックモードとの２つのモードを有し、該２つのモードを切り替えて制御することができるようになる。
【０１１１】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１１２】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１１３】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１１４】
本発明は、半導体集積回路の分野に広く利用することができる。
【符号の説明】
【０１１５】
１…クロック生成回路
１０…インジェクションクロック生成回路
１１…ＰＬＬ
１２…電圧増幅器
１３…波形整形回路
２０…リングオシレータ
３０，４０…分周回路
５０…周波数比較器
６０…制御回路
７０…調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0006612500.tif 000010
【図１０】
0006612500.tif 000011
【図１１】
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【図１２】
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