(57)【特許請求の範囲】
【請求項１】
厚さ方向に対向する第１の主面及び第２の主面、長さ方向に対向する第１の側面及び第２の側面を有し、幅より厚さの大きいセラミック本体と、
前記第１の側面に配置され、前記第１の側面から前記第１及び第２の主面に伸びるバンド部を含み、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第１の外部電極と、
前記第２の側面に配置され、前記第２の側面から前記第１及び第２の主面に伸びるバンド部を含み、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第２の外部電極と、
前記セラミック本体内に配置され、前記第１の外部電極及び第２の外部電極とそれぞれ連結される第１の内部電極及び第２の内部電極と、
を含み、
前記第１及び第２の外部電極は、前記第１の主面及び第２の主面に隣接した領域の両方において、第１及び第２の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第１及び第２の外部電極の内部面から端部までの全体の領域にわたって境界面を含まず、積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、積層セラミックキャパシタ。
【請求項２】
前記第１の外部電極及び前記第２の外部電極の上部の最大厚さをａ、前記第１の外部電極及び前記第２の外部電極の下部の最大厚さをｂとしたとき、１．５≦ｂ／ａ≦４を満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１の内部電極及び第２の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１の内部電極及び第２の内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
複数のセラミックグリーンシートを設ける段階と
前記セラミックグリーンシートに内部電極パターンを形成する段階と、
前記セラミックグリーンシートを積層し焼成して、誘電体層及び内部電極が交互に配置され、厚さ方向に対向する第１の主面及び第２の主面、長さ方向に対向する第１の側面及び第２の側面を有するセラミック本体を形成する段階と、
前記セラミック本体の第１の主面に隣接した領域より前記セラミック本体の第２の主面に隣接した領域がさらに厚く形成されるように、前記セラミック本体の第１の側面及び第２の側面に第１及び第２の外部電極をそれぞれ形成する段階と、
を含む積層セラミックキャパシタの製造方法であって、
前記第１の外部電極は、前記第１の側面から前記第１及び第２の主面に伸びるバンド部を含み、
前記第２の外部電極は、前記第２の側面から前記第１及び第２の主面に伸びるバンド部を含み、
前記第１及び第２の外部電極は、前記第１の主面及び第２の主面に隣接した領域の両方において、第１及び第２の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第１及び第２の外部電極の内部面から端部までの全体の領域にわたって境界面を含まず、積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、積層セラミックキャパシタの製造方法。
【請求項６】
前記第１及び第２の外部電極を形成する段階は、前記セラミック本体の第１の側面及び第２の側面に外部電極ペーストを１次塗布し、外部電極ペーストが１次塗布された領域のうち前記第２の主面に隣接した領域に前記外部電極ペーストを２次塗布する段階を含む、請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項７】
前記第１及び第２の外部電極を形成する段階は、前記セラミック本体を外部電極ペーストにディッピング（ｄｉｐｐｉｎｇ）して行われる、請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項８】
前記第１及び第２の外部電極を形成する段階は、外部電極ペーストを前記セラミック本体に印刷して行われる、請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項９】
前記第１及び第２の外部電極の上部の最大厚さをａ、前記第１及び第２の外部電極の下部の最大厚さをｂとしたとき、１．５≦ｂ／ａ≦４を満たす、請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項１０】
上部に第１の電極パッド及び第２の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に実装された積層セラミックキャパシタと、
を含み、
前記積層セラミックキャパシタは、厚さ方向に対向する第１の主面及び第２の主面、長さ方向に対向する第１の側面及び第２の側面を有し、幅より厚さの大きいセラミック本体、前記第１の側面に配置され、前記第１の側面から前記第１及び第２の主面に伸びるバンド部を含み、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第１の外部電極、前記第２の側面に配置され、前記第２の側面から前記第１及び第２の主面に伸びるバンド部を含み、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第２の外部電極、及び前記セラミック本体内に配置され、前記第１の外部電極及び第２の外部電極とそれぞれ連結される第１の内部電極及び第２の内部電極を含み、
前記第１及び第２の外部電極は、前記第１の主面及び第２の主面に隣接した領域の両方において、第１及び第２の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第１及び第２の外部電極の内部面から端部までの全体の領域にわたって境界面を含まず、積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、積層セラミックキャパシタの実装基板。
【請求項１１】
前記積層セラミックキャパシタは、前記セラミック本体の第２の主面が前記印刷回路基板に隣接して対向するように実装される、請求項１０に記載の積層セラミックキャパシタの実装基板。
【請求項１２】
前記第１の外部電極及び前記第２の外部電極の上部の最大厚さをａ、前記第１の外部電極及び前記第２の外部電極の下部の最大厚さをｂとしたとき、１．５≦ｂ／ａ≦４を満たす、請求項１０に記載の積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタの実装基板に関する。
【背景技術】
【０００２】
積層セラミックキャパシタは、積層された複数の誘電体層と、一つの誘電体層を介して対向して配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
【０００３】
積層セラミックキャパシタは基板に実装されて用いられ、基板への実装時、回路基板上の実装パッドと外部電極はハンダを介して電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。
【０００４】
積層セラミックキャパシタを基板に実装したときに積層セラミックキャパシタが倒れたり整列されなかったりすると、実装不良が発生し、隣接した電子部品との接触によるショートが発生する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許１０‐０５８６９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタが実装された基板を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、幅より厚さの大きいセラミック本体と、上記セラミック本体内に配置された内部電極と、上記セラミック本体の外部面に配置される外部電極と、を含む積層セラミックキャパシタが提供される。
【０００８】
本発明の一実施形態による積層セラミックキャパシタは、セラミック本体の長さ方向の側面に配置された外部電極が、セラミック本体の実装面である下面に隣接した領域でさらに厚く形成されるため、積層セラミックキャパシタの実装安定性を向上させることができる。
【０００９】
本発明の一実施形態による積層セラミックキャパシタは、積層セラミックキャパシタの重心が上記セラミック本体の重心より下側に位置することができる。
【００１０】
本発明の他の実施形態によれば、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板が提供される。
【００１１】
上記積層セラミックキャパシタは、厚さ方向に対向する第１の主面及び第２の主面、長さ方向に対向する第１の側面及び第２の側面を有し、幅より厚さの大きいセラミック本体と、
前記第１の側面に配置され、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第１の外部電極と、
前記第２の側面に配置され、前記第１の主面に隣接した領域より前記第２の主面に隣接した領域が厚い第２の外部電極と、
前記セラミック本体内に配置され、前記第１の外部電極及び第２の外部電極とそれぞれ連結される第１の内部電極及び第２の内部電極と、  
を含み、
前記第１及び第２の外部電極は、前記第１の主面及び第２の主面に隣接した領域の両方において、第１及び第２の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第１及び第２の外部電極の内部面から端部までの全体の領域にわたって境界面を含まない。
【００１２】
上記積層セラミックキャパシタは、上記セラミック本体の下面が上記印刷回路基板に隣接して対向するように実装されることができる。
【発明の効果】
【００１３】
本発明の一実施形態によれば、基板への実装時のチップの倒れ現象が改善されて実装安定性に優れた積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及びその実装基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１のＡ-Ａ’線に沿う断面図である。
【図３】図１のＢ-Ｂ’線に沿う断面図である。
【図４】本発明の一実施形態による積層セラミックキャパシタの幅-厚さ方向の断面図であって、内部電極及び誘電体層の積層方向の変形例を示す図である。
【図５】本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法を示すフローチャートである。
【図６】本発明の一実施形態による積層セラミックキャパシタの実装基板を示す斜視図である。
【図７】図６のＣ-Ｃ’線に沿う断面図である。
【発明を実施するための形態】
【００１５】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００１６】
積層セラミックキャパシタ１００
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＡ-Ａ’線に沿う断面図である。
【００１７】
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、外部電極１３１、１３２と、を含む。
【００１８】
図１及び図２に示されているように、上記外部電極１３１、１３２は、上記セラミック本体１１０の外部面に配置され、且つその厚さがセラミック本体の厚さ方向において異なる。
【００１９】
例えば、上記外部電極１３１、１３２は、セラミック本体１１０の厚さ方向の一面に隣接した領域がセラミック本体の厚さ方向の他面に隣接した領域より厚く形成されることができる。
【００２０】
上記のようにセラミック本体の厚さ方向の一面に隣接した領域の外部電極１３１、１３２がさらに厚く形成される場合、セラミックキャパシタを基板に実装するときのチップの倒れ現象が改善されて実装安定性を確保することができる。
【００２１】
以下、本発明の一実施形態による積層セラミックキャパシタ１００をより詳細に説明する。
【００２２】
本発明の一実施形態によれば、図１及び図２に示されているＴ‐方向はセラミック本体１１０の厚さ方向、Ｌ‐方向はセラミック本体１１０の長さ方向、Ｗ‐方向はセラミック本体１１０の幅方向である。
【００２３】
また、本発明の積層セラミックキャパシタ１００は、基板への実装時、上記セラミック本体１１０の厚さ（Ｔ）方向が基板に垂直になるように配置されることができる。
【００２４】
図１及び図２を参照すると、上記セラミック本体１１０は、複数の誘電体層１１１を含み、長さ方向に対向する第１の側面１及び第２の側面２、幅方向に対向する第３の側面３及び第４の側面４、及び厚さ方向に対向する第１の主面５及び第２の主面６を有することができる。上記セラミック本体１１０は、その形状に特に制限はなく、図示のように完全な直線を有する六面体状ではないが、略六面体状であれば良い。
【００２５】
本発明の一実施形態によれば、上記第２の主面６は、上記積層セラミックキャパシタを印刷回路基板に実装するときに印刷回路基板に隣接して対向する実装面であれば良い。
【００２６】
上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。図２に示されているように、上記セラミック本体は、誘電体層１１１上に形成された内部電極１２１、１２２を含み、内部電極が形成された複数の誘電体層が積層されて形成されることができる。上記内部電極は、第１の内部電極１２１及び第２の内部電極１２２を含み、上記第１及び第２の内部電極１２１、１２２は少なくとも一つの誘電体層１１１を介して上記誘電体層上に交互に配置されることができる。
【００２７】
上記第１の内部電極１２１は上記セラミック本体の第１の側面１から露出し、上記第２の内部電極１２２は上記セラミック本体の第２の側面２から露出することができる。
【００２８】
また、上記セラミック本体１１０は、内部電極を外部衝撃から保護するために最外側の内部電極の外側に配置されたカバー層１１３、１１４を含むことができる。
【００２９】
本発明の一実施形態による積層セラミックキャパシタは、高容量具現のために上記セラミック本体１１０の幅（Ｗ）寸法より厚さ（Ｔ）寸法が大きい形態であることを特徴とする。
【００３０】
一般の積層セラミックキャパシタの場合、幅と厚さがほぼ同じサイズで製作されてきた。
【００３１】
しかしながら、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０の厚さ寸法の増加によって、基板への実装時に十分な空間確保が可能であり且つ高容量を具現することができる。
【００３２】
但し、本発明の一実施形態のようにセラミック本体１１０の厚さを幅より大きくする場合は、高容量確保が可能であるという長所があるが、積層セラミックキャパシタの重心が上昇することにより、テーピングポケット内でチップが傾き、ピックアップ（Ｐｉｃｋ‐ｕｐ）過程で上記チップを取り上げることができなくなったり、装着過程でチップの倒れ現象が発生する頻度が増加したりする可能性がある。
【００３３】
しかしながら、本発明の一実施形態により基板の実装面であるセラミック本体の第２の主面６に隣接した領域の外部電極１３１、１３２の厚さがセラミック本体の第１の主面５に隣接した領域の外部電極１３１、１３２の厚さより厚い形状を有する場合は、上述した問題を解決することができる。
【００３４】
本発明の一実施形態によれば、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタの容量設計に合わせて任意に変わっても良い。
【００３５】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されない。
【００３６】
上記カバー部１１３、１１４は、内部電極を含まないことを除いて誘電体層１１１と同じ材質及び構成を有することができる。上記カバー部は、単一の誘電体層又は二つ以上の誘電体層を積層して形成されたものであり、物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。
【００３７】
上記第１及び第２の内部電極１２１、１２２は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００３８】
一方、上記第１及び第２の内部電極１２１、１２２は、相違する極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００３９】
上記第１及び第２の内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成できれば特に制限されない。
【００４０】
上記セラミック本体１１０は、複数の誘電体層１１１及び内部電極１２１、１２２を積層した後に焼成して形成され、その形状、寸法及び誘電体層１１１の積層数に特に制限はない。
【００４１】
本発明の一実施形態による積層セラミックキャパシタは、高容量具現のために、上記セラミック本体１１０の幅と厚さをほぼ同じように設定したものではなく、幅（Ｗ）寸法より厚さ（Ｔ）寸法が大きい形態を有する。
【００４２】
本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０の厚さ寸法の増加によって、基板への実装時に実装面積を増加させなくても高容量を具現することができる。
【００４３】
本発明の一実施形態によれば、図２に示されているように、上記誘電体層１１１及び内部電極１２１、１２２は、セラミック本体の厚さ（Ｔ）方向に積層されることができる。
【００４４】
図２のように内部電極１２１、１２２を上記セラミック本体１１０の厚さ方向に積層してセラミック本体の厚さを増加させる場合、内部電極１２１、１２２の積層数を増加させることができる。これにより、印刷回路基板に積層セラミックキャパシタを実装するとき、印刷回路基板上で積層セラミックキャパシタが占める面積を増加させなくても容量を増加させることができる。
【００４５】
上記内部電極１２１、１２２がセラミック本体１１０の厚さ方向に積層された場合、上記第１及び第２の内部電極１２１、１２２は、上記セラミック本体の第１の主面５又は第２の主面６に水平に配置されることができる。例えば、積層セラミックキャパシタが印刷回路基板に実装されるとき、上記第１及び第２の内部電極１２１、１２２は、上記印刷回路基板と対向する面である第２の主面６（実装面）に水平に配置されることができる。
【００４６】
上記誘電体層１１１の積層数は、特に制限されないが、セラミック本体の厚さ方向に誘電体層及び内部電極が積層される場合は、例えば、５００層以上であれば良い。誘電体層がセラミック本体の厚さ方向に積層される場合、上記のように誘電体層１１１の積層数が５００層以上となるようにすることにより、上記セラミック本体の厚さ（Ｔ）が幅（Ｗ）より大きい高容量積層セラミックキャパシタを具現することができる。
【００４７】
本発明の一実施形態によれば、上記外部電極１３１、１３２は、上記第１の内部電極１２１と連結される第１の外部電極１３１と、第２の内部電極１２２と連結される第２の外部電極１３２と、を含むことができる。上記第１の外部電極１３１は、上記セラミック本体の第１の側面に配置され、上記セラミック本体の第１の側面から上記セラミック本体の第１及び第２の主面及び第３及び第４の側面に伸びるバンド部を含むことができる。
【００４８】
上記第２の外部電極１３２は、上記セラミック本体の第２の側面に配置され、上記セラミック本体の第２の側面から上記セラミック本体の第１及び第２の主面及び第３及び第４の側面に伸びるバンド部を含むことができる。
【００４９】
上記第１及び第２の外部電極１３１、１３２において上記第１の側面及び第２の側面に配置された領域は、セラミック本体の厚さ方向において一定でない厚さで形成されることができる。
【００５０】
上記第１の側面及び第２の側面のうち上記第２の主面に隣接した領域は、上記第１の主面に隣接した領域より外部電極が相対的に厚く形成される。
【００５１】
例えば、図２に示されているように、セラミック本体の第１の側面に配置された外部電極においてセラミック本体の第１の主面に隣接した領域の厚さをＷ１、セラミック本体の第２の主面に隣接した領域の厚さをＷ２としたとき、Ｗ１＜Ｗ２を満たすことができる。
【００５２】
本発明の一実施形態によれば、上記第１の外部電極１３１及び上記第２の外部電極１３２の上部の最大厚さをａ、上記第１の外部電極１３１及び上記第２の外部電極１３２の下部の最大厚さをｂとしたとき、１．５≦ｂ／ａ≦４を満たすことができる。
【００５３】
上記第１の外部電極１３１及び第２の外部電極１３２の上部の最大厚さは、上記セラミック本体の第１の側面１及び第２の側面２の上部に配置された第１の外部電極及び第２の外部電極の最大厚さであり、上記第１の外部電極１３１及び第２の外部電極１３２の下部の最大厚さは、上記セラミック本体の第１の側面１及び第２の側面２の下部に配置された第１の外部電極及び第２の外部電極の最大厚さである。
【００５４】
上記上部及び下部は、上記セラミック本体の厚さ方向の中心（セラミック本体の厚さの１／２地点）を基準に区分されることができる。上記セラミック本体の厚さ方向において、上記セラミック本体の厚さ方向の中心より上側の領域を上部、上記セラミック本体の厚さ方向の中心より下側の領域を下部と定義する。
【００５５】
上記ｂ／ａが１．５未満の場合は、外部電極の下部の厚さの増加による積層セラミックキャパシタの実装安定性改善効果がほぼなく、ｂ／ａが４より大きい場合は、外部電極の厚さの増加によって容量具現面積が減少するため、容量不良が発生する可能性がある。
【００５６】
図３は、図１のＢ-Ｂ’線に沿う断面図である。
【００５７】
図３に示されているように、本発明の一実施形態によれば、上記セラミック本体の第３の側面３及び第４の側面４に配置された外部電極のバンド部は、上記セラミック本体の第１の主面５に隣接した領域より第２の主面６に隣接した領域の方がさらに厚く形成されることができる。
【００５８】
本発明の一実施形態とは異なり、外部電極が上記セラミック本体の厚さ方向の中心部を基準に実質的に対称になる場合は、積層セラミックキャパシタの重心がセラミック本体の重心とほぼ同じ位置に形成される。しかしながら、本発明の一実施形態のようにセラミック本体の実装面に隣接した領域の外部電極を相対的に厚く形成する場合は、積層セラミックキャパシタの重心をセラミック本体の厚さ方向の下側に移動させることができるため、積層セラミックキャパシタを基板に実装するときに実装安定性を付与することができる。
【００５９】
上述したように、本発明の一実施形態によれば、上記外部電極が上記セラミック本体の厚さ方向の下部に偏って形成されることにより、積層セラミックキャパシタの重心がセラミック本体の重心より厚さ方向の下側に位置されることができるため、セラミックキャパシタを基板に実装するときのチップの倒れ現象が改善されて実装安定性を確保することができる。
【００６０】
図４は、本発明の一実施形態による積層セラミックキャパシタの幅-厚さ方向の断面図であって、内部電極１２１、１２２及び誘電体層１１１の積層方向の変形例を示す図である。図４に示されているように、上記内部電極１２１、１２２及び誘電体層１１１は、セラミック本体の幅（Ｗ）方向に積層されることができる。
【００６１】
図４の変形例において、厚さ（Ｔ）方向は、本発明の積層セラミックキャパシタ１００を基板に実装するときに基板に垂直な方向のことである。
【００６２】
図４のように内部電極１２１、１２２をセラミック本体１１０の幅方向に積層してセラミック本体１１０の厚さを増加させる場合、内部電極１２１、１２２の重なる面積を増加させることができるため、基板への実装時に積層セラミックキャパシタの占める面積が同じでも高容量を確保することができる。また、内部電極の積層数を大きく増加させずに重なり面積を増加させて高容量を確保することができるため、電流経路を減少させ、内部電極を厚さ方向に積層した形態に比べて等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉａｌ  Ｉｎｄｕｃｔａｎｃｅ）を減少させることができるという長所がある。
【００６３】
図４に示されているように、上記内部電極１２１、１２２がセラミック本体１１０の幅方向に積層された場合、第１及び第２の内部電極１２１、１２２は、上記セラミック本体の第１の主面５又は第２の主面６に垂直に配置されることができる。即ち、上記第１及び第２の内部電極１２１、１２２は、積層セラミックキャパシタを基板に実装するときに基板と対向する面である第２の主面６（実装面）に垂直に配置されることができる。
【００６４】
積層セラミックキャパシタの製造方法
図５は、本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法を示すフローチャートである。
【００６５】
図５を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法は、複数のセラミックグリーンシートを設ける段階（Ｓ１）と、上記セラミックグリーンシートに内部電極パターンを形成する段階（Ｓ２）と、セラミック本体を形成する段階（Ｓ３）と、外部電極を形成する段階（Ｓ４）と、を含むことができる。
【００６６】
上記複数のセラミックグリーンシートを設ける段階（Ｓ１）は、誘電体パウダーを含むスラリーをキャリアフィルム上に塗布し乾燥して行われることができる。
【００６７】
上記セラミックパウダーとしては、高誘電率を有する物質であれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、鉛複合ペロブスカイト系材料又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系材料等を用いることができ、好ましくは、チタン酸バリウム（ＢａＴｉＯ３）パウダーを用いることができる。上記セラミックグリーンシートを焼成したら、セラミック本体を構成する誘電体層となる。
【００６８】
上記内部電極パターンを形成する段階（Ｓ２）は、導電性金属を含む内部電極ペーストを上記セラミックグリーンシートに塗布して行われることができる。内部電極パターンの形成方法は、特に制限されない。上記内部電極ペーストは、導電性金属を含むことができる。上記導電性金属は、特に制限されないが、Ｎｉ、Ｃｕ、Ｐｄ又はこれらの合金であれば良い。
【００６９】
上記セラミックグリーンシート上に内部電極パターンを塗布する方法としては、特に制限されず、例えば、スクリーン印刷法又はグラビア印刷法のような印刷法を用いることができる。
【００７０】
上記セラミック本体を形成する段階（Ｓ３）は、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、カバー層の形成のために内部電極パターンが形成されていないセラミックグリーンシートを上部及び下部に積層してセラミック積層体を形成した後、上記セラミック積層体を焼成して行われることができる。
【００７１】
焼成工程の前に、上記積層体を圧着し、内部電極パターンの一端が切断面から交互に露出するように個別のチップ状に切断する工程をさらに含むことができる。
【００７２】
外部電極を形成する段階（Ｓ４）は、外部電極用ペーストをセラミック本体の外部面に塗布して行われることができる。上記外部電極用ペーストは、金属粉末、バインダー等を含み、必要に応じて、ガラスフリットを含むことができる。
【００７３】
上記外部電極用ペーストに含まれた金属粉末は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）又はこれらの合金であれば良いが、本発明はこれに限定されない。
【００７４】
上記ガラスフリットは、外部電極を緻密化するために含まれることができる。上記ガラスフリットは、特に制限されず、ＳｉＯ２系又はＢ２Ｏ３系ガラスを含んでも良く、ＳｉＯ２及びＢ２Ｏ３を全て含んでも良い。
【００７５】
上記外部電極用ペーストは、必要に応じて、粘度調節のための溶剤をさらに含むことができる。
【００７６】
上記外部電極用ペーストは上記セラミック本体の第１の側面及び第２の側面に塗布されて内部電極と電気的に連結されることができる。
【００７７】
上記外部電極用ペーストは、上記セラミック本体の第１の主面に隣接した領域の外部電極より上記セラミック本体の第２の主面に隣接した領域の外部電極がさらに厚く形成されるように、上記セラミック本体の第１の側面及び第２の側面に塗布されることができる。
【００７８】
上記外部電極用ペーストの塗布は、上記セラミック本体を外部電極用ペーストにディッピング（ｄｉｐｐｉｎｇ）するディッピング法又はスクリーン印刷等の方法により行われることができるが、これに限定されない。
【００７９】
例えば、上記セラミック本体の第１の側面及び第２の側面全体を上記外部電極用ペーストに１次でディッピングし、セラミック本体の下面に隣接した第１の側面及び第２の側面の一部の領域を上記外部電極用ペーストに２次でディッピングして、セラミック本体の下面に隣接した領域がさらに厚い外部電極を形成することができる。
【００８０】
上記外部電極を形成する段階（Ｓ５）は、セラミック本体に塗布された外部電極用ペーストを焼成して行われることができる。
【００８１】
積層セラミックキャパシタの実装基板２００
図６は本発明の一実施形態による積層セラミックキャパシタの実装基板２００を示す斜視図であり、図７は図６のＣ-Ｃ’線に沿う断面図である。
【００８２】
図６及び図７を参照すると、本発明の一実施形態による積層セラミック電子部品の実装基板２００は、積層セラミックキャパシタ１００と、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。
【００８３】
この際、積層セラミック電子部品１００は、第１及び第２の外部電極１３１、１３２がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ２３０によって印刷回路基板２１０と電気的に連結されることができる。
【００８４】
即ち、本実施形態によれば、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、厚さ方向に対向する第１の主面及び第２の主面、長さ方向に対向する第１の側面及び第２の側面を有し、幅より厚さの大きいセラミック本体、上記第１の側面に配置され、上記第１の主面に隣接した領域より上記第２の主面に隣接した領域が厚い第１の外部電極、上記第２の側面に配置され、上記第１の主面に隣接した領域より上記第２の主面に隣接した領域が厚い第２の外部電極、及び上記セラミック本体内に配置され、上記第１の外部電極及び第２の外部電極とそれぞれ連結される第１の内部電極及び第２の内部電極を含む積層セラミックキャパシタの実装基板２００が提供される。
【００８５】
上記積層セラミックキャパシタは、上記セラミック本体の第２の主面が上記印刷回路基板に隣接して対向するように実装されることができる。
【００８６】
上記積層セラミックキャパシタ１００は、セラミック本体１１０の外部面に形成されて上記第１及び第２の内部電極とそれぞれ連結される第１及び第２の外部電極を含み、上記セラミック本体の下面に隣接した領域の第１及び第２の外部電極１３１、１３２がさらに厚く形成されるため、基板への実装時の安定性が増加することができる。
【００８７】
なお、上記積層セラミックキャパシタの実装基板に関する内容のうち上述した積層セラミック電子部品と同じ内容は、説明の重複を避けるために省略する。
【００８８】
実験例
下記表１は、外部電極の上部の最大厚さ（ａ）と下部の最大厚さ（ｂ）の比（ｂ／ａ）による積層セラミックキャパシタの実装不良率及び容量不良率の結果を示すデータである。
【００８９】
下記表１の実験は、横×縦×厚さ寸法が約０．６ｍｍ×０．３ｍｍ×０．７ｍｍの積層セラミックキャパシタに対して行われた。本実験例において、カバー部の厚さは約０．１ｍｍ、内部電極の厚さは約０．８μｍ、誘電体層の厚さは約１．１μｍであった。
【００９０】
外部電極は、内部電極が引き出されたセラミック本体の第１の側面及び第２の側面に実質的に同一に形成し、外部電極の上部の最大厚さ（ａ）及び下部の最大厚さ（ｂ）は、下記表１に示されているように多様にした。
【００９１】
外部電極の上部の最大厚さ及び下部の最大厚さは、セラミック本体の厚さの１／２を基準に区分して測定した。
【００９２】
上記外部電極は、銅を含む導電性ペーストをセラミック本体に塗布した後に焼成して形成された。
【００９３】
下記表１において、積層セラミックキャパシタを基板に実装したときにチップが倒れたり整列されなかったりする場合を実装不良と判定し、定格容量の±１０％を外れる場合を容量不良と判定した。
【００９４】
【表１】
0006504722.tif 000002
＊：比較例
【００９５】
上記表１に示されているように、ｂ／ａが１．５未満のサンプル１〜３は実装不良が発生したのに対し、ｂ／ａが１．５以上のサンプル４〜１０は実装不良が発生しなかった。
【００９６】
また、ｂ／ａが４を超えるサンプル９及び１０は、容量不良率が顕著に増加した。サンプル９及び１０は、外部電極の占める体積が大きく、積層セラミックキャパシタの全サイズ規格を満たすためにセラミック本体のサイズを相対的に小さく設計しなければならないため、容量不良率が増加した。
【００９７】
表１を参照すると、ｂ／ａが１．５以上４以下のサンプル４〜８は、実装不良が発生せずに容量不良率が低い。
【００９８】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００９９】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２の内部電極
１３１、１３２  第１及び第２の外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２の電極パッド
２３０  ハンダ
【図１】
0006504722.tif 000003
【図２】
0006504722.tif 000004
【図３】
0006504722.tif 000005
【図４】
0006504722.tif 000006
【図５】
0006504722.tif 000007
【図６】
0006504722.tif 000008
【図７】
0006504722.tif 000009