(57)【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記主面の第１領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第１突出部と、
前記第１領域と異なる第２領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第２突出部と、
前記半導体基板の主面に形成され、平面視にて、前記第１突出部を囲む第１素子分離膜と、
前記半導体基板の主面に形成され、平面視にて、前記第２突出部を囲む第２素子分離膜と、
前記第１突出部上に、第１絶縁膜を介して配置され、前記第１方向に延在する第１ゲート電極と、
前記第２突出部上に、第２絶縁膜を介して配置され、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
を有し、
前記第１絶縁膜は、電荷蓄積層を含み、
前記第１ゲート電極が重なっている領域における、前記第１突出部の第１の幅は、前記第２ゲート電極が重なっている領域における、前記第２突出部の第２の幅よりも広く、
前記第１ゲート電極が重なっている領域において、前記第１素子分離膜から露出する前記第１突出部の第１の高さは、前記第２ゲート電極が重なっている領域において、前記第２素子分離膜から露出する前記第２突出部の第２の高さよりも高い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜との積層膜である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ゲート電極、前記第１絶縁膜、前記第１半導体領域、および、前記第２半導体領域は、第１のメモリセルを構成する、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、さらに、
前記第１突出部上に、第３絶縁膜を介して配置され、前記第１方向に延在する第３ゲート電極を有し、
前記第３ゲート電極が重なっている領域における、前記第１突出部の第３の幅は、前記第１の幅よりも広い、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第３ゲート電極が重なっている領域における、前記第１素子分離膜から露出する前記第１突出部の第３の高さは、前記第１の高さよりも高い、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１半導体領域および前記第２半導体領域は、前記第１ゲート電極および前記第３ゲート電極を挟むように配置されており、
前記第１ゲート電極、前記第１絶縁膜、前記第３ゲート電極、前記第３絶縁膜、前記第１半導体領域、および、前記第２半導体領域は、第２のメモリセルを構成する、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２ゲート電極、前記第２絶縁膜、前記第３半導体領域、および、前記第４半導体領域は、トランジスタを構成する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
そして、メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された制御ゲート電極（選択ゲート電極）と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成されたメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有している。
【０００４】
そして、特開２００６−４１３５４号公報（特許文献１）には、半導体基板の表面に凸型形状の活性領域を形成し、この凸型の活性領域を跨るように制御ゲート電極およびメモリゲート電極を配置したメモリセルが開示されている。
【０００５】
また、特表２０１３−５０４２２１号公報（特許文献２）には、フィン形状部材を跨るように配置されたワード線と、ワード線のすぐ近くに位置し、フィン形状部材の側面に容量結合する浮遊ゲートと、浮遊ゲートの上方に位置し、浮遊ゲートに容量結合する結合ゲートと、を有するＦｉｎ―ＦＥＴ型不揮発性メモリセルが開示されている。
【０００６】
また、米国特許出願公開第２０１４／００７７３０３号明細書（特許文献３）には、異なるフィン幅を有するフィン型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４１３５４号公報
【特許文献２】特表２０１３−５０４２２１号公報
【特許文献３】米国特許出願公開第２０１４／００７７３０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
フィン型の不揮発性メモリを有する半導体装置において、より一層の性能向上が望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、半導体基板の一部分であって、半導体基板の主面から突出して、第１方向に幅を有して第２方向に延在する突出部と、突出部上に、第１絶縁膜を介して配置され、第１方向に延在する第１ゲート電極と、突出部上に、第２絶縁膜を介して配置され、第１方向に延在する第２ゲート電極と、を有する。そして、第１絶縁膜よりも膜厚の厚い第２絶縁膜が介在して第２ゲート電極が配置された領域の突出部の幅は、第１絶縁膜が介在して第１ゲート電極が配置された領域の突出部の幅よりも狭い。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態である半導体装置（半導体チップ）のレイアウト構成例を示す図である。
【図２】一実施の形態である半導体装置の要部平面図である。
【図３】一実施の形態である半導体装置の要部断面図である。
【図４】一実施の形態である半導体装置の要部断面図である。
【図５】一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】メモリセルの等価回路図である。
【図２５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２６】変形例２における半導体装置の要部断面図である。
【図２７】変形例４における半導体装置の要部断面図である。
【図２８】変形例４における半導体装置の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１００、ＲＡＭ（Random  Access  Memory）２００、アナログ回路３００、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４００、フラッシュメモリ５００およびＩ／Ｏ（Input/Output）回路６００を有し、半導体装置を構成している。
【００１７】
ＣＰＵ（回路）１００は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００１８】
ＲＡＭ（回路）２００は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static  RAM）を用いる。
【００１９】
アナログ回路３００は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２０】
ＥＥＰＲＯＭ４００およびフラッシュメモリ５００は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４００およびフラッシュメモリ５００のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４００とフラッシュメモリ５００の相違点は、ＥＥＰＲＯＭ４００が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５００が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５００には、ＣＰＵ１００で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４００には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭ４００またはフラッシュメモリ５００は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等を有している。
【００２１】
Ｉ／Ｏ回路６００は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２２】
本実施の形態の半導体装置は、メモリセル形成領域とロジック回路形成領域とを有している。メモリセル形成領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されており、ロジック回路形成領域には、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、Ｉ／Ｏ回路６００、および、ＥＥＰＲＯＭ４００またはフラッシュメモリ５００のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等が形成されている。
【００２３】
＜半導体装置のデバイス構造＞
図２は、本実施の形態における半導体装置の要部平面図である。図２において、メモリセル部Ａには、メモリセルアレイの要部平面図を、ロジック部Ｂには、ロジック回路形成領域のロジック回路等を構成するトランジスタＴｒの要部平面図を示している。トランジスタＴｒとしては、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。図３は、本実施の形態における半導体装置の要部断面図である。図３では、メモリセル部Ａの３つの断面図と、ロジック部Ｂの２つの断面図を示している。メモリセル部Ａ１は、図２のＡ１−Ａ１´に沿う断面図、メモリセル部Ａ２は、図２のＡ２−Ａ２´に沿う断面図、メモリセル部Ａ３は、図２のＡ３−Ａ３´に沿う断面図、ロジック部Ｂ１は、図２のＢ１−Ｂ１´に沿う断面図、ロジック部Ｂ２は、図２のＢ２−Ｂ２´に沿う断面図である。図４は、本実施の形態における半導体装置の要部断面図である。図４では、メモリセル部Ａ２およびＡ３のフィンＦＡの形状、ならびに、ロジック部Ｂ２のフィンＦＢの形状を示している。
【００２４】
図２に示すように、メモリセル部Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板１の主面から選択的に突出した直方体の突出部（凸部）であり、フィンＦＡの下端部分は、半導体基板１の主面を覆う素子分離膜ＳＴＭで囲まれている。フィンＦＡは、半導体基板１の一部であり、半導体基板１の活性領域である。従って、平面視において、隣り合うフィンＦＡの間は、素子分離膜ＳＴＭで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴＭで囲まれている。フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。
【００２５】
複数のフィンＦＡ上には、Ｙ方向（Ｘ方向と直交する方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側にはドレイン領域ＭＤが、そして、メモリゲート電極側にはソース領域ＭＳが形成されている。ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、ソース領域ＭＳは、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。
【００２６】
Ｘ方向に隣接する２つのメモリセルＭＣにおいて、ドレイン領域ＭＤまたはソース領域ＭＳは共有されている。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤに対して、Ｘ方向に鏡面対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳに対して、Ｘ方向に鏡面対称となっている。
【００２７】
各フィンＦＡには、Ｘ方向に、複数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣのドレイン領域ＭＤは、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、Ｘ方向に延在する金属配線ＭＷからなるソース線ＳＬに接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する金属配線ＭＷからなるビット線ＢＬに接続されている。好適には、ソース線ＳＬには、ビット線ＢＬとは異なる層の金属配線を用いる。
【００２８】
また、ロジック部Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板１の活性領域であり、フィンＦＢの下端部分は、半導体基板１の主面を覆う素子分離膜ＳＴＬで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極ＧＥが配置され、ゲート電極ＧＥを挟むように、フィンＦＢにはドレイン領域ＬＤおよびソース領域ＬＳが形成されている。ドレイン領域ＬＤおよびソース領域ＬＳは、ｎ型の半導体領域である。トランジスタＴｒは、ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳを有する。ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳは、それぞれ、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、金属配線ＭＷに接続されている。フィンＦＢは、トランジスタＴｒを形成する為の活性領域である。
【００２９】
フィンＦＡおよびＦＢは、半導体基板１の主面１ａから、主面１ａに垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡおよびＦＢは、長辺方向に任意の長さ、短辺方向に任意の幅、高さ方向に任意の高さを有する。フィンＦＡおよびＦＢは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部がラウンドした形状も含まれる。また、平面視でフィンＦＡおよびＦＢが延在する方向が長辺方向であり、長辺方向に直交する方向が短辺方向である。つまり、長さは、幅よりも大きい。フィンＦＡおよびＦＢは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行パターンも含まれる。
【００３０】
次に、図３を用いてメモリセルＭＣおよびトランジスタＴｒの構造について説明する。
【００３１】
半導体基板１のメモリセル部Ａには、半導体基板１の突出部であるフィンＦＡが形成されている。フィンＦＡの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＭで囲まれている。つまり、フィンＦＡ間は、素子分離膜ＳＴＭで分離されている。フィンＦＡの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ１が形成されている。言い換えると、フィンＦＡは、ｐ型ウエルＰＷ１内に形成されている。
【００３２】
フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上には、ゲート絶縁膜ＧＩｔを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向において、制御ゲート電極ＣＧに隣り合う領域には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間には、ゲート絶縁膜ＧＩｍが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間は、ゲート絶縁膜ＧＩｍで電気的に分離されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間に、ゲート絶縁膜ＧＩｍ以外の絶縁膜を介在させて電気的に分離しても良い。
【００３３】
ここで、ゲート絶縁膜ＧＩｔは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は２ｎｍである。また、ゲート絶縁膜ＧＩｍは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる絶縁膜１０´と、絶縁膜１０´上に形成された絶縁膜１１´とからなる。絶縁膜１１´は、電荷蓄積部（電荷蓄積層）である窒化シリコン膜と、窒化シリコン膜の表面を覆う酸窒化シリコン膜との積層膜からなる。窒化シリコン膜は、７ｎｍの膜厚を有し、酸窒化シリコン膜は、９ｎｍの膜厚を有する。つまり、ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸窒化シリコン膜の積層構造を有し、その膜厚は、２０ｎｍとなり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔよりも厚い。ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の積層構造としても良い。
【００３４】
メモリセル部Ａ２に示すように、フィンＦＡの短辺方向において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｔを介して、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って延在しており、フィンＦＡを囲む素子分離膜ＳＴＭ上に延在している。同様に、メモリセル部Ａ３に示すように、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍを介して、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って延在しており、フィンＦＡを囲む素子分離膜ＳＴＭ上に延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの主面上にはシリサイド層ＳＣが形成されている。
【００３５】
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの外側に領域に設けられたソース領域ＭＳは、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１を有し、ドレイン領域ＭＤは、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２を有する。ソース領域ＭＳおよびドレイン領域ＭＤは、短辺方向および高さ方向において、素子分離膜ＳＴＭから露出したフィンＦＡの全域に形成されている。
【００３６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上には、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１が形成されており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＭＳ、および、ドレイン領域ＭＤを覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＭＳおよびドレイン領域ＭＤに電気的に接続されている。
【００３７】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。そして、長辺方向のドレイン領域ＭＤとソース領域ＭＳとの間の距離が、メモリセルＭＣのチャネル長に相当し、短辺方向における制御ゲート電極ＣＧまたはメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する領域が、メモリセルＭＣのチャネル幅に相当する。
【００３８】
半導体基板１のロジック部Ｂには、半導体基板１の突出部であるフィンＦＢが形成されている。フィンＦＢの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＬで囲まれている。つまり、フィンＦＢ間は、素子分離膜ＳＴＬで分離されている。フィンＦＢの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ２が形成されている。言い換えると、フィンＦＢは、ｐ型ウエルＰＷ２内に形成されている。
【００３９】
フィンＦＢの主面ＦＢａおよび側面ＦＢｓ上には、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介してゲート電極ＧＥが形成されている。ロジック部Ｂ２に示すように、フィンＦＢの短辺方向において、ゲート電極ＧＥは、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介して、フィンＦＢの主面ＦＢａおよび側面ＦＢｓに沿って延在しており、フィンＦＢを囲む素子分離膜ＳＴＬ上に延在している。ゲート電極ＧＥは、金属膜ＭＥ１およびＭＥ２の積層構造で構成されている。
【００４０】
また、ゲート電極ＧＥを挟むように、ゲート電極ＧＥの外側に領域に設けられたソース領域ＬＳおよびドレイン領域ＬＤは、ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３を有する。ソース領域ＬＳおよびドレイン領域ＬＤは、短辺方向および高さ方向において、素子分離膜ＳＴＬから露出したフィンＦＢの全域に形成されている。
【００４１】
後述するように、ゲート電極ＧＥの側壁上には、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥおよび層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。なお、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２間には、ゲート電極ＧＥを覆い隠すように絶縁膜１４が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＬＳおよびドレイン領域ＬＤに電気的に接続されている。
【００４２】
トランジスタＴｒは、ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳを有する。そして、長辺方向のドレイン領域ＬＤとソース領域ＬＳとの間の距離が、トランジスタＴｒのチャネル長に相当し、短辺方向におけるゲート電極ＧＥがフィンＦＢの主面ＦＢａおよび側面ＦＢｓと対向する領域が、トランジスタＴｒのチャネル幅に相当する。
【００４３】
なお、ｐ型ウエルＰＷ１およびＰＷ２は、図３にのみ示し、他の図面では省略する。
【００４４】
図４に示すように、メモリセル部Ａ２において、フィンＦＡの高さＨＣ１は、素子分離膜ＳＴＭの主面ＳＴＭａからフィンＦＡの主面ＦＡａまでの距離であり、フィンＦＡの幅ＷＣ１は、短辺方向におけるフィンＦＡの側壁ＦＡｓ間の距離である。メモリセル部Ａ３において、フィンＦＡの高さＨＭ１は、素子分離膜ＳＴＭの主面ＳＴＭａからフィンＦＡの主面ＦＡａまでの距離であり、フィンＦＡの幅ＷＭ１は、短辺方向におけるフィンＦＡの側壁ＦＡｓ間の距離である。ロジック部Ｂ２において、フィンＦＢの高さＨＬ１は、素子分離膜ＳＴＬの主面ＳＴＬａからフィンＦＢの主面ＦＢａまでの距離であり、フィンＦＢの幅ＷＬ１は、短辺方向におけるフィンＦＢの側壁ＦＢｓ間の距離である。
【００４５】
なお、フィンＦＡおよびＦＢの幅は、フィンＦＡおよびＦＢの延在方向に直交する断面において、フィンＦＡおよびＦＢの幅が最も広い（大きい）位置での幅を意味する。また、フィンＦＡおよびＦＢの高さは、素子分離膜ＳＴＭおよびＳＴＬの主面ＳＴＭａおよびＳＴＬａから、フィンＦＡおよびＦＢの最も高い位置までの距離とする。そして、素子分離膜ＳＴＭおよびＳＴＬの主面ＳＴＭａおよびＳＴＬａとは、フィンＦＡおよびＦＢと接する部分とする。
【００４６】
本実施の形態では、短辺方向におけるフィンＦＡおよびＦＢの幅を、次のように設定している。フィンの幅は、メモリセル部Ａ２のフィンＦＡの幅ＷＣ１、メモリセル部Ａ３のフィンＦＡの幅ＷＭ１、ロジック部Ｂ２のフィンＦＢの幅ＷＬ１の順に狭くなる（ＷＣ１＞ＷＭ１＞ＷＬ１）。
【００４７】
また、フィンＦＡおよびＦＢの高さを、次のように設定している。フィンの高さは、メモリセル部Ａ２のフィンＦＡの高さＨＣ１、メモリセル部Ａ３のフィンＦＡの高さＨＭ１、ロジック部Ｂ２のフィンＦＢの高さＨＬ１の順に低くなる（ＨＣ１＞ＨＭ１＞ＨＬ１）。
【００４８】
＜半導体装置の製造工程について＞
図５〜図２３は、本実施の形態の半導体装置の形成工程中の要部断面図である。
【００４９】
まず、メモリセル部ＡのフィンＦＡおよびロジック部ＢのフィンＦＢの製造工程について説明する。
【００５０】
図５は、フィンＦＡおよびＦＢを形成する領域を特定するためのマスク膜４の形成工程（ステップＳ１）を説明する図面である。
【００５１】
半導体基板１上に、絶縁膜２および３を堆積する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜２は、酸化シリコン膜からなり、その膜厚は、２〜１０ｎｍ程度である。絶縁膜３は、窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。次に、絶縁膜３上に、アモルファスシリコン膜を堆積した後、所望の形状にパターニングすることにより、アモルファスシリコン膜からなるマスク膜４を形成する。マスク膜４の膜厚は、２０〜２００ｎｍとする。マスク膜４の両端に、フィンＦＡまたはＦＢが形成されるため、マスク膜４の幅によって、隣り合うフィンＦＡの間隔、または、隣り合うフィンＦＢの間隔を決めることができる。
【００５２】
図６は、フィンＦＡおよびＦＢを形成するためのハードマスク膜５の形成工程（ステップＳ２）を説明する図面である。
【００５３】
マスク膜４の上面および側面を覆うように、半導体基板１上に、１０〜４０ｎｍの膜厚の酸化シリコン膜を堆積した後、酸化シリコン膜に異方性ドライエッチングを施すことにより、マスク膜４の側壁上にハードマスク膜５を形成する。ハードマスク膜５の幅は、１０〜４０ｎｍとなる。ハードマスク膜５を形成した後、マスク膜４を除去する。
【００５４】
図７は、ハードマスク膜５のスリミング工程（ステップＳ３）を説明する図面である。
【００５５】
半導体基板１の上に、メモリセル部Ａを覆い、ロジック部Ｂを露出するレジスト膜ＰＲ１を形成した後、ロジック部Ｂのハードマスク膜５にウェットエッチング処理を施し、ハードマスク膜５の幅を減少（縮小）させる。つまり、ロジック部Ｂに、メモリセル部Ａのハードマスク膜５の幅よりも狭いハードマスク膜５´を形成する。ハードマスク膜５´を形成した後に、レジストマスクＰＲ１を除去する。ここでは、ロジック部Ｂのハードマスク膜５を減少させたが、逆に、メモリセル部Ａを露出し、ロジック部Ｂを覆うレジスト膜を用いれば、メモリセル部Ａのハードマスク膜５を減少させることもできる。
【００５６】
図８は、フィンＦＡおよびＦＢの形成工程（ステップＳ４）を説明する図面である。
【００５７】
ハードマスク膜５および５´をマスクとして、絶縁膜３および２、ならびに、半導体基板１に異方性ドライエッチングを施し、平面視において、ハードマスク膜５および５´と等しい形状の絶縁膜３および２、ならびに、フィンＦＡおよびＦＢを形成する。なお、ハードマスク膜５および５´から露出した領域の半導体基板１を１００〜２５０ｎｍ掘り下げることで、半導体基板１の主面１ａからの高さ１００〜２５０ｎｍを有するフィンＦＡおよびＦＢが形成できる。もちろん、メモリセル部ＡのフィンＦＡの幅ＷＡは、ロジック部ＢのフィンＦＢの幅ＷＢよりも広い。ここで、フィンＦＡまたはＦＢの幅とは、前述の制御ゲート電極ＣＧまたはゲート電極ＧＥが交差する方向の長さのことである。フィンＦＡおよびＦＢを形成した後、ハードマスク膜５および５´を除去する。
【００５８】
次に、素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ５）を説明する。
【００５９】
半導体基板１の上に、フィンＦＡおよびＦＢ、ならびに、絶縁膜２および３を完全に埋めるように酸化シリコン膜等からなる絶縁膜を堆積し、この絶縁膜にＣＭＰ（Chemical Mechanical Polishing）処理を施し、絶縁膜３の主面を露出させる。こうして、図９に示すように、半導体基板１の主面１ａ上に均一な主面６ａを有する絶縁膜６を形成する。絶縁膜６を形成した後、絶縁膜３および２を除去する。
【００６０】
次に、図１０に示すように、絶縁膜６にエッチング処理を施し、絶縁膜６の主面６ａを高さ方向に後退（下降）させ、フィンＦＡおよびＦＢの側面の一部および主面を露出させる。こうして、ロジック部Ｂには、素子分離膜ＳＴＬが形成される。ここで、メモリセル部Ａとロジック部Ｂとで、絶縁膜６の後退量は等しいので、フィンＦＡおよびＦＢの露出高さは等しい。
【００６１】
次に、図１１に示すように、フィンＦＡおよびＦＢの高さ調整の工程を実施する。半導体基板１の上に、ロジック部Ｂを覆い、メモリセル部Ａを露出するレジスト膜ＰＲ２を形成し、レジスト膜ＰＲ２をマスクとして、メモリセル部Ａの絶縁膜６にエッチング処理を施し、メモリセル部Ａの絶縁膜６の主面をさらに後退（下降）させる。こうして、ロジック部Ｂの素子分離膜ＳＴＬの主面よりも低い主面を有する素子分離膜ＳＴＭをメモリセル部Ａに形成する。エッチング処理が完了した後、レジスト膜ＰＲ２を除去する。
【００６２】
この様にして、素子分離膜ＳＴＭから露出するフィンＦＡの高さＨＡが、素子分離膜ＳＴＬから露出するフィンＦＢの高さＨＢよりも高い構造を形成することができる。メモリセル部ＡのフィンＦＡの高さＨＡは、素子分離膜ＳＴＭの主面ＳＴＭａからフィンＦＡの主面ＦＡａまでの距離であり、ロジック部ＢのフィンＦＢの高さＨＢは、素子分離膜ＳＴＬの主面ＳＴＬａからフィンＦＢの主面ＦＢａまでの距離である。ここでは、メモリセル部Ａの絶縁膜６の主面を後退させたが、逆に、ロジック部Ｂを露出し、メモリセル部Ａを覆うレジスト膜を用いることによってロジック部Ｂの絶縁膜６を後退させ、フィンＦＢの高さＨＢをフィンＦＡの高さＨＡよりも高くすることも可能である。
【００６３】
次に、図１２〜図２３では、メモリセルＭＣおよびトランジスタＴｒの製造について説明する。図１２〜図２３には、図３と同様に、メモリセル部Ａ１、Ａ２、および、Ａ３、ならびに、ロジック部Ｂ１およびＢ２を示している。
【００６４】
図１２に示すように、メモリセル部Ａ１、Ａ２、および、Ａ３には、フィンＦＡが、ロジック部Ｂ１およびＢ２には、フィンＦＢが準備されている。フィンＦＡの幅ＷＡは、フィンＦＢの幅ＷＢより広く（ＷＡ＞ＷＢ）、フィンＦＡの高さＨＡは、フィンＦＢの高さＨＢよりも高い（ＨＡ＞ＨＢ）。
【００６５】
図１３は、絶縁膜７、導体膜８、および、絶縁膜９の形成工程（ステップＳ６）を示している。先ず、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓに絶縁膜７を形成する。絶縁膜７は、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓを熱酸化し、２ｎｍ程度の酸化シリコン膜を形成する。次に、絶縁膜７上に、フィンＦＡおよびＦＢの高さ以上の膜厚の導体膜８を堆積し、導体膜８にＣＭＰ処理を施すことにより、平坦な主面を有する導体膜８を形成する。次に、導体膜８の主面上に、絶縁膜９を堆積する。導体膜８は、ポリシリコン膜（シリコン膜）、絶縁膜９は、窒化シリコン膜からなる。なお、導体膜８のＣＭＰ工程では、フィンＦＡおよびＦＢの主面上に導体膜８が残っていることが肝要である。
【００６６】
図１４は、制御ゲート電極ＣＧの形成工程（ステップＳ７）を示している。絶縁膜９上に、レジスト膜ＰＲ３を選択的に形成する。レジスト膜ＰＲ３は、メモリセル部Ａにおいて、制御ゲート電極ＣＧの形成領域を覆い、それ以外の領域を露出するパターンを有する。さらに、レジスト膜ＰＲ３は、ロジック部Ｂを覆うパターンを有する。絶縁膜９および導体膜８にドライエッチング処理を施し、レジスト膜ＰＲ３から露出する領域の絶縁膜９および導体膜８を除去することにより、制御ゲート電極ＣＧを形成する。絶縁膜７は、ドライエッチング処理またはその後の洗浄工程で加工されることにより、制御ゲート電極ＣＧの下にゲート絶縁膜ＧＩｔが形成される。なお、メモリセル部Ａ３では、絶縁膜９、導体膜８、および、絶縁膜７が除去され、フィンＦＡの主面ＦＡａおよび側面ＦＡｓが露出する。なお、レジスト膜ＰＲ３は、絶縁膜９をパターニングした後、または、絶縁膜９および導体膜８をパターニングした後に除去する。
【００６７】
図１５は、絶縁膜１０および１１、ならびに、導体膜１２の形成工程（ステップＳ８）を示している。先ず、制御ゲート電極ＣＧから露出したフィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜１０および１１を順に形成する。絶縁膜１０は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した酸化シリコン膜であり、その膜厚は４ｎｍであり、ゲート絶縁膜ＧＩｔの膜厚よりも厚い。次に、絶縁膜１１は、窒化シリコン膜と、窒化シリコン膜上の酸窒化シリコン膜の積層膜からなり、窒化シリコン膜の膜厚を７ｎｍ、酸窒化シリコン膜の膜厚を９ｎｍとする。なお、絶縁膜１１は、下層のＨｆＳｉＯと上層のＡｌＯの積層膜としても良い。
【００６８】
次に、絶縁膜１１上に、制御ゲート電極ＣＧと絶縁膜９の積層体の高さ、および、メモリセル部Ａ３のフィンＦＡの高さ以上の膜厚の導体膜１２を堆積する。そして、この導体膜１２にＣＭＰ処理を施し、制御ゲート電極ＣＧの上の絶縁膜１１を露出させることにより、図１５に示すように、メモリセル部Ａの制御ゲート電極ＣＧから露出した領域に導体膜１２が選択的に形成される。ＣＭＰ処理後に、メモリセル部Ａ３では、フィンＦＡ上に導体膜１２が残っている。なお、導体膜１２は、ポリシリコン膜（シリコン膜）からなる。なお、ロジック部Ｂでは、導体膜１２は除去され、絶縁膜１１が露出している。
【００６９】
図１６は、導体膜１２のエッチバック工程（ステップＳ９）を示している。メモリセル部Ａの導体膜１２にエッチング処理を施し、導体膜１２の主面の高さを下げる。エッチバック工程後に、導体膜１２の主面は、例えば、制御ゲート電極ＣＧの主面とほぼ等しい高さを有する。
【００７０】
図１７は、メモリゲート電極ＭＧ形成工程（ステップＳ１０）を示している。制御ゲート電極ＣＧ上の絶縁膜９および１１の側壁上および導体膜１２上に窒化シリコン膜を堆積した後、異方性ドライエッチングを施すことにより、制御ゲート電極ＣＧ上の絶縁膜９および１１の側壁上にマスク膜１３を形成する。そして、マスク膜１３から露出した導体膜１２にエッチング処理を施して除去することにより、制御ゲート電極ＣＧの側壁上に絶縁膜１０および１１を介して、メモリゲート電極ＭＧおよびスペーサＳＰを形成する。なお、スペーサＳＰは、メモリゲート電極ＭＧと同様の構造であるが、後述の工程で除去されるため、メモリゲート電極ＭＧと異なる名称としている。
【００７１】
図１８は、スペーサＳＰ除去およびゲート絶縁膜ＧＩｍ形成工程（ステップＳ１１）を示している。先ず、メモリゲート電極ＭＧを覆い、スペーサＳＰを露出するレジスト膜（図示せず）を用いて、例えば、ウェットエッチング処理により、図１７に示すマスク膜１３およびスペーサＳＰを除去する。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜１１および１０を、例えば、ウェットエッチング処理によって除去して、メモリゲート電極ＭＧの下（つまり、メモリゲート電極ＭＧとフィンＦＡの間）に、選択的に絶縁膜１１´および１０´を残し、ゲート絶縁膜ＧＩｍを形成する。なお、ゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａとメモリゲート電極ＭＧ間だけなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間にも連続的に形成されている。また、図１８に示すようにゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って形成されている。
【００７２】
図１９は、ダミーゲートＤＧおよびｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３の形成工程（ステップＳ１２）を示している。先ず、ロジック部Ｂにおいて、絶縁膜９および導体膜８を、パターニングすることにより、ダミーゲートＤＧを形成する。ダミーゲートＤＧ上の絶縁膜９およびダミーゲートＤＧ下の絶縁膜７もダミーゲートＤＧと同一の平面パターンを有する。
【００７３】
次に、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、イオン注入法により、フィンＦＡおよびＦＢ内に導入することにより、フィンＦＡ内にｎ−型半導体領域ＥＸ１およびＥＸ２を、フィンＦＢ内にｎ−型半導体領域ＥＸ３を形成する。ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧと、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧと、一部重なる。
【００７４】
ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲートＤＧから露出したフィンＦＢの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧの両側に、ダミーゲートＤＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧと一部重なる。
【００７５】
図２０は、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷおよびｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３の形成工程（ステップＳ１３）を示している。フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａを覆うように、半導体基板１上に、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、メモリセル部Ａ１において、制御ゲート電極ＣＧおよび絶縁膜９の側壁上、および、メモリゲート電極ＭＧおよびマスク膜１３の側壁上にサイドウォールスペーサＳＷを形成する。また、ロジック部Ｂ１において、ダミーゲートＤＧおよび絶縁膜９の側壁上にサイドウォールスペーサＳＷを形成する。前述の異方性ドライエッチングによって、メモリセル部Ａ２およびＡ３、ならびに、ロジック部Ｂ２において、サイドウォールスペーサＳＷ形成用の絶縁膜は、除去され、絶縁膜９またはマスク膜１３が露出している。
【００７６】
次に、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、サイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いてフィンＦＡにイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１およびＳＤ２を形成する。また、同時に、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、ダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いてフィンＦＢにイオン注入法で導入することで、ダミーゲートＤＧを挟むようにｎ＋型半導体領域ＳＤ３を形成する。
【００７７】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリセルＭＣのソース領域ＭＳとして機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、メモリセルＭＣのドレイン領域ＭＤとして機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、ロジック部ＢのトランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤとして機能するｎ型の半導体領域が形成される。
【００７８】
図２１は、層間絶縁膜ＩＬ１の形成工程（ステップＳ１４）を示している。半導体基板１上に、層間絶縁膜ＩＬ１を形成（堆積）する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。次に、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨（研磨処理）する。図２１に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲートＤＧの各上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲートＤＧの上に形成されていた絶縁膜９およびマスク膜１３は、完全に除去される。もちろん、絶縁膜９およびマスク膜１３の側壁上に位置しているサイドウォールＳＷも一部除去される。
【００７９】
図２２は、ゲート電極ＧＥの形成工程（ステップＳ１５）を示している。先ず、図２１に示す露出したダミーゲートＤＧの除去工程を実施する。ダミーゲートＤＧを除去したことで、層間絶縁膜ＩＬ１には、溝ＴＲ１が形成される。溝ＴＲ１の底部（底面）は、絶縁膜７の上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲートＤＧの除去前までダミーゲートＤＧに接していた側面）により形成されている。
【００８０】
次に、図２２に示すように、半導体基板１上に、すなわち溝ＴＲ１の内部（底部および側壁上）の絶縁膜７上に、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２を順次堆積させる絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の形成工程を実施する。さらに、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２にＣＭＰ処理工程を実施する。こうして、溝ＴＲ１内に、選択的に、絶縁膜７からなるゲート絶縁膜ＧＩＬ、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の積層構造を形成する。ここで、絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。
【００８１】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。
【００８２】
例えば、金属膜ＭＥ１は、チタンアルミニウム（ＴｉＡｌ）膜とし、金属膜ＭＥ２は、アルミニウム（Ａｌ）膜とすることができる。また、金属膜ＭＥ１と金属膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させ、トランジスタＴｒの閾値電圧を調整しても良い。
【００８３】
絶縁膜ＨＫは、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板１のフィンＦＢとの間には、絶縁膜ＧＩＬと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下のゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫがトランジスタＴｒのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【００８４】
図２３は、シリサイド層ＳＣ形成工程（ステップＳ１６）を示している。先ず、半導体基板１上に所定のパターンを有する絶縁膜１４を形成する工程を実施する。絶縁膜１４は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜１４は、平面視において、ロジック部ＢのトランジスタＴｒのゲート電極ＧＥを覆い、メモリセル部Ａを露出するようなパターン（平面形状）を有している。
【００８５】
次に、半導体基板１上に金属膜を形成し、熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの主面上にシリサイド層ＳＣを形成する。シリサイド層ＳＣは、好ましくは、コバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜をウェットエッチングなどにより除去する。図２３にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。また、ゲート電極ＧＥ上にはシリサイド層は形成されない。
【００８６】
次に、図３を用いて、層間絶縁膜ＩＬ２、プラグ電極ＰＧ、金属配線ＭＷの形成工程（ステップＳ１７）を説明する。シリサイド層ＳＣ上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜ＩＬ２の形成後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨して、層間絶縁膜ＩＬ２の上面の平坦性を高める。
【００８７】
次に、層間絶縁膜ＩＬ１およびＩＬ２にコンタクトホール（開口部、貫通孔）ＣＴを形成する。コンタクトホールＣＴは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤの表面を露出している。
【００８８】
次に、コンタクトホールＣＴ内に、接続用の導電部材として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。プラグ電極ＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（タングステン膜）との積層構造となっている。プラグ電極ＰＧは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤに接触して、電気的に接続されている。
【００８９】
次に、層間絶縁膜ＩＬ２上に金属配線ＭＷを形成する。金属配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図３では、図面の簡略化のために、金属配線ＭＷは、バリア導体膜および主導体膜を一体化して示してある。また、プラグ電極ＰＧも同様である。
【００９０】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２５を参照して説明する。
【００９１】
図２４は、不揮発性メモリのメモリセルＭＣの等価回路図である。図２５は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２５の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図２４に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図２５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜１１´中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００９２】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図２５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜１１´中の窒化シリコン膜中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜１１´中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜１１´中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００９３】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜１１´中の窒化シリコン膜）に注入することにより消去を行う。例えば図２５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜１１´中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００９４】
読出し時には、例えば図２５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９５】
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
【００９６】
本実施の形態の半導体装置は、半導体基板１の主面１ａから、主面１ａに直交する方向に突出するフィンＦＡを有し、フィンＦＡは、Ｘ方向に延在し、Ｙ方向に幅を有する。更に、フィンＦＡと交差するように、制御ゲート電極ＣＧとメモリゲート電極ＭＧが、Ｙ方向に延在しており、フィンＦＡと制御ゲート電極ＣＧ間には、ゲート絶縁膜ＧＩｔが介在し、フィンＦＡとメモリゲート電極ＭＧ間には、ゲート絶縁膜ＧＩｍが介在している。そして、ゲート絶縁膜ＧＩｍの膜厚は、ゲート絶縁膜ＧＩｔの膜厚よりも厚いので、メモリゲート電極ＭＧが交差している領域（部分）のフィンＦＡの幅ＷＭ１は、制御ゲート電極ＣＧが交差している領域（部分）のフィンＦＡの幅ＷＣ１よりも狭くしている。ここで、ゲート絶縁膜ＧＩｔおよびＧＩｍの膜厚とは、酸化膜換算の膜厚を意味する。
【００９７】
比較的膜厚の厚いゲート絶縁膜ＧＩｍが介在するメモリゲート電極ＭＧが跨る部分のフィンＦＡの幅ＷＭ１を、比較的膜厚が薄いゲート絶縁膜ＧＩｔが介在する制御ゲート電極ＣＧが跨る部分のフィンの幅ＷＣ１よりも狭くした。この特徴により、メモリゲート電極ＭＧが重なる部分におけるフィンＦＡの短チャネル効果を充分に抑制することができ、メモリゲート電極ＭＧのゲート長（Ｘ方向の幅）を低減でき、メモリセルＭＣの小型化を実現出来る。また、閾値を低く設定できるため、高速動作および低消費電力が可能となる。
【００９８】
なお、一般的なＭＩＳＦＥＴにおける短チャネル効果とは、ゲート電極のゲート長が短くなることにより、ＭＩＳＦＥＴの閾値が低下し、サブスレッショルドリーク（オフ時の漏れ電流）が増加する現象である。
【００９９】
また、本実施の形態の半導体装置は、半導体基板１の主面１ａから、主面１ａに直交する方向に突出するフィンＦＡおよびＦＢを有し、フィンＦＡおよびＦＢは、Ｘ方向に延在し、Ｙ方向に幅を有する。更に、フィンＦＡと交差するように、メモリゲート電極ＭＧが、Ｙ方向に延在しており、フィンＦＡとメモリゲート電極ＭＧ間には、ゲート絶縁膜ＧＩｍが介在しており、フィンＦＢと交差するように、ゲート電極ＧＥが、Ｙ方向に延在しており、フィンＦＢとゲート電極ＧＥ間には、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫが介在している。そして、メモリゲート電極ＭＧが交差している部分のフィンＦＡの幅ＷＭ１は、ゲート電極ＧＥが交差している部分のフィンＦＢの幅ＷＬ１よりも広い。
【０１００】
メモリゲート電極ＭＧが跨る部分のフィンＦＡの幅ＷＭ１を広くしておくことで、ゲート絶縁膜ＧＩｍを構成する絶縁膜１０´を形成した後のフィンＦＡの幅ＷＭ１のバラツキを、フィンＦＡの幅ＷＭ１が狭かった場合に比べて、低減できるため、メモリセルＭＣの書込回数及び保持時間が増加する。また、電荷蓄積部を含むゲート絶縁膜ＧＩｍの面積が拡大することで、メモリセルＭＣの書込回数及び保持時間が増加する。
【０１０１】
また、ロジック部ＢのトランジスタＴｒを構成するフィンＦＢの幅ＷＬ１を狭くすることで、動作電圧（Ｖｄｄ＝０．９Ｖ）が、メモリセルＭＣの動作電圧（Ｖｄｄ＝１．５Ｖ）よりも低い場合であっても、充分に、トランジスタＴｒの短チャネル効果を抑制することができ、トランジスタＴｒのゲート長を低減でき、トランジスタＴｒの小型化を実現出来る。また、トランジスタＴｒの閾値を低く設定できるため、高速動作および低消費電力が可能となる。
【０１０２】
本実施の形態の半導体装置は、さらに、メモリゲート電極ＭＧが交差している部分のフィンＦＡの高さＨＭ１は、ゲート電極ＧＥが交差している部分のフィンＦＢの高さＨＬ１よりも高い。
【０１０３】
これにより、電荷蓄積部を含むゲート絶縁膜ＧＩｍの面積が拡大することで、メモリセルＭＣの書込回数及び保持時間が増加する。また、ロジック部ＢのトランジスタＴｒのフィンＦＢの高さＨＬ１が低いので、トランジスタＴｒに流れる電流量を低減でき、ロジック回路の消費電力を低減することができる。
【０１０４】
また、本実施の形態の半導体装置の製造方法によれば、熱酸化法によりフィンＦＡの主面ＦＡａおよび側面ＦＡｓにゲート絶縁膜ＧＩｔを形成した後に、制御ゲート電極ＣＧを形成し、熱酸化法によりフィンＦＡの主面ＦＡａおよび側面ＦＡｓにゲート絶縁膜ＧＩｍを構成する絶縁膜１０´を形成した後に、メモリゲート電極ＭＧを形成する。そして、ゲート絶縁膜ＧＩｍを構成する絶縁膜１０´の膜厚が、ゲート絶縁膜ＧＩｔの膜厚よりも厚いため、メモリゲート電極ＭＧが交差している部分のフィンＦＡの幅ＷＭ１を、制御ゲート電極ＣＧが交差している部分のフィンＦＡの幅ＷＣ１よりも狭くすることができる。
【０１０５】
このように、メモリゲート電極ＭＧが跨る部分のフィンＦＡの幅ＷＭ１を、制御ゲート電極ＣＧが跨る部分のフィンの幅ＷＣ１よりも狭くしたことにより、メモリゲート電極ＭＧが重なる部分におけるフィンＦＡの短チャネル効果を充分に抑制することができ、メモリゲート電極ＭＧのゲート長（Ｘ方向の幅）を低減でき、メモリセルＭＣの小型化を実現出来る。
【０１０６】
本実施の形態の半導体装置の製造方法において、フィンＦＡの主面ＦＡａおよび側面ＦＡｓにゲート絶縁膜ＧＩｔを形成する際に、メモリゲート電極ＭＧ形成領域にもゲート絶縁膜ＧＩｔを形成し、制御ゲート電極ＣＧを形成した後に、メモリゲート電極ＭＧ形成領域のゲート絶縁膜ＧＩｔを除去し、その後に、メモリゲート電極ＭＧ形成領域にゲート絶縁膜ＧＩｍを構成する絶縁膜１０´を熱酸化法で形成する。メモリゲート電極ＭＧ形成領域のフィンＦＡの幅ＷＭ１は、ほぼゲート絶縁膜ＧＩｔおよび絶縁膜１０´の膜厚の和に相当する分だけ狭くなるので、メモリゲート電極ＭＧ形成領域のフィンＦＡの幅ＷＭ１をより一層低減することができる。
【０１０７】
＜変形例１＞
変形例１は、上記実施の形態の変形例であり、メモリセル部Ａ３のフィンＦＡの高さＨＭ１´を、ロジック部Ｂ２のフィンＦＢの高さＨＬ１´よりも低くした点が異なる。その他の特徴は、上記実施の形態と同様である。つまり、フィンの高さは、メモリセル部Ａ２のフィンＦＡの高さＨＣ１、ロジック部Ｂ２のフィンＦＢの高さＨＬ１´、メモリセル部Ａ３のフィンＦＡの高さＨＭ１´の順に低くなる（ＨＣ１＞ＨＬ１´＞ＨＭ１´）。なお、フィンの幅は、メモリセル部Ａ２のフィンＦＡの幅ＷＣ１、メモリセル部Ａ３のフィンＦＡの幅ＷＭ１、ロジック部Ｂ２のフィンＦＢの幅ＷＬ１の順に狭くなり、上記実施の形態と同様である（ＷＣ１＞ＷＭ１＞ＷＬ１）。
【０１０８】
次に、変形例１の半導体装置の製造方法について説明する。変形例１の半導体装置の製造方法は、上記実施の形態の半導体装置の製造方法と同様であるが、「素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ５）」が異なる。変形例１では、図１１を用いて説明した、メモリセル部Ａの素子分離膜ＳＴＭの形成工程を実施しない。図１０を用いて説明したロジック部Ｂの素子分離膜ＳＴＬの形成工程で、ロジック部Ｂには素子分離膜ＳＴＬが形成され、メモリセル部Ａには素子分離膜ＳＴＭが形成される。つまり、フィンＦＡおよびＦＢの高さ調整をしないで、素子分離膜ＳＴＭから露出するフィンＦＡの高さＨＡと、素子分離膜ＳＴＬから露出するフィンＦＢの高さＨＢとを等しくしておく。つまり、フィンＦＡの幅ＷＡが、フィンＦＢの幅ＷＢよりも広く、フィンＦＡの高さＨＡが、フィンＦＢの高さＨＢと等しい半導体基板１を準備する（ＷＡ＞ＷＢ、ＨＡ＝ＨＢ）。そして、上記実施の形態の製造方法と同様にメモリセルＭＣおよびトランジスタＴｒを形成する。
【０１０９】
ゲート絶縁膜ＧＩｍを構成する絶縁膜１０´の膜厚が、ゲート絶縁膜ＧＩＬの膜厚よりも厚く、絶縁膜１０´およびゲート絶縁膜ＧＩＬが、熱酸化膜であるため、メモリゲート電極ＭＧが交差している部分のフィンＦＡの高さＨＭ１´を、ゲート電極ＧＥが交差している部分のフィンＦＢの高さＨＬ１´よりも低くすることができる。
【０１１０】
ロジック部Ｂ２のフィンＦＢの高さＨＬ１´を、高くしたことにより、ロジック部ＢのトランジスタＴｒの駆動能力を向上でき、ロジック回路の高速動作が可能となる。そして、メモリセル部Ａ３のフィンＦＡの高さＨＭ１´を低くしたことにより、メモリゲート電極ＭＧの形成工程における歩留りを向上させることができる。
【０１１１】
ここで、メモリゲート電極ＭＧの形成工程について、図２および図１７を用いて説明する。図１７に示すように、マスク膜１３を用いたエッチング処理により、マスク膜１３から露出した導体膜１２を除去する際、図２に示す、隣り合う２つのメモリゲートＭＧ間に存在する導体膜１２が除去される。導体膜１２を除去する前の、メモリゲートＭＧ間のＹ方向の断面図は、図１７のメモリセル部Ａ３の断面図と同様である（但し、マスク膜１３が存在しない）。つまり、フィンＦＡ上には、比較的薄い導体膜１２が存在し、フィンＦＡの外側の素子分離膜ＳＴＭ上には、フィンＦＡの高さ以上の、比較的厚い導体膜１２が存在している。導体膜１２のエッチング工程では、前述の薄い導体膜１２と厚い導体膜１２を除去するため、フィンＦＡの高さを低くすることで、エッチング工程の歩留りを向上することができる。
【０１１２】
＜変形例２＞
変形例２は、上記実施の形態の変形例である。
【０１１３】
図２６は、変形例２における半導体装置の要部断面図である。図２６では、メモリセル部Ａ２およびＡ３のフィンＦＡの形状、ならびに、ロジック部Ｂ２のフィンＦＢの形状を示している。メモリセル部Ａ３のフィンＦＡの幅ＷＭ２は、ロジック部Ｂ２のフィンＦＢの幅ＷＬ２よりも狭くし、かつ、メモリセル部Ａ３のフィンＦＡの高さＨＭ２を、ロジック部Ｂ２のフィンＦＢの高さＨＬ２よりも低くした点が異なる。したがって、フィンの幅は、メモリセル部Ａ２のフィンＦＡの幅ＷＣ２、ロジック部Ｂ２のフィンＦＢの幅ＷＬ２、メモリセル部Ａ３のフィンＦＡの幅ＷＭ２の順に狭くなる（ＷＣ２＞ＷＬ２＞ＷＭ２）。そして、フィンの高さは、メモリセル部Ａ２のフィンＦＡの高さＨＣ２、ロジック部Ｂ２のフィンＦＢの高さＨＬ２、メモリセル部Ａ３のフィンＦＡの高さＨＭ２の順に低くなる（ＨＣ２＞ＨＬ２＞ＨＭ２）。
【０１１４】
次に、変形例２の半導体装置の製造方法について説明する。変形例２の半導体装置の製造方法は、上記実施の形態の半導体装置の製造方法と同様であるが、「ハードマスク膜５のスリミング工程（ステップＳ３）」および「フィンＦＡおよびＦＢの高さ調整の工程」を実施しない。つまり、フィンＦＡの幅ＷＡが、フィンＦＢの幅ＷＢと等しく、フィンＦＡの高さＨＡが、フィンＦＢの高さＨＢと等しい半導体基板１を準備する（ＷＡ＝ＷＢ、ＨＡ＝ＨＢ）。そして、上記実施の形態の製造方法と同様にメモリセルＭＣおよびトランジスタＴｒを形成する。
【０１１５】
ゲート絶縁膜ＧＩｍを構成する絶縁膜１０´の膜厚が、ゲート絶縁膜ＧＩｔおよびＧＩＬの膜厚よりも厚く、絶縁膜１０´、ゲート絶縁膜ＧＩｔおよびＧＩＬが、熱酸化膜である。このため、メモリゲート電極ＭＧが交差している部分のフィンＦＡの幅ＷＭ２および高さＨＭ２を、制御ゲート電極ＣＧが交差している部分のフィンＦＡの幅ＷＣ２および高さＨＣ２ならびにゲート電極ＧＥが交差している部分のフィンＦＢの幅ＷＬ２および高さＨＬ２よりも小さくすることができる。
【０１１６】
メモリゲート電極ＭＧが交差している部分のフィンＦＡの幅ＷＭ２を狭くしたことにより、メモリゲート電極ＭＧが重なる部分におけるフィンＦＡの短チャネル効果を充分に抑制することができ、メモリゲート電極ＭＧのゲート長（Ｘ方向の幅）を低減でき、メモリセルＭＣの小型化を実現出来る。そして、ロジック部ＢのトランジスタＴｒを形成するフィンＦＢの幅ＷＬ２を広くしたことにより、例えば、閾値などの特性ばらつきを抑制できるとともに、駆動能力を向上することができる。
【０１１７】
ロジック部Ｂ２のフィンＦＢの高さＨＬ２を、高くしたことにより、ロジック部ＢのトランジスタＴｒの駆動能力を向上でき、ロジック回路の高速動作が可能となる。そして、
メモリセル部Ａ３のフィンＦＡの高さＨＭ２を低くしたことにより、メモリゲート電極ＭＧの形成工程における歩留りを向上させることができる。
【０１１８】
＜変形例３＞
変形例３は、変形例２の変形例である。メモリセル部Ａ３のフィンＦＡの高さＨＭ２´を、ロジック部Ｂ２のフィンＦＢの高さＨＬ２´よりも高くした点が異なる。その他の特徴は、変形例２と同様である。つまり、フィンの幅は、メモリセル部Ａ２のフィンＦＡの幅ＷＣ２、ロジック部Ｂ２のフィンＦＢの幅ＷＬ２、メモリセル部Ａ３のフィンＦＡの幅ＷＭ２の順に狭くなる（ＷＣ２＞ＷＬ２＞ＷＭ２）。そして、フィンの高さは、メモリセル部Ａ２のフィンＦＡの高さＨＣ２、メモリセル部Ａ３のフィンＦＡの高さＨＭ２´、ロジック部Ｂ２のフィンＦＢの高さＨＬ２´の順に低くなる（ＨＣ２＞ＨＭ２´＞ＨＬ２´）。
【０１１９】
次に、変形例３の半導体装置の製造方法について説明する。変形例３の半導体装置の製造方法は、変形例２の半導体装置の製造方法と同様であるが、「ハードマスク膜５のスリミング工程（ステップＳ３）」は実施せず、「フィンＦＡおよびＦＢの高さ調整の工程」を実施する。つまり、フィンＦＡの幅ＷＡが、フィンＦＢの幅ＷＢと等しく、フィンＦＡの高さＨＡが、フィンＦＢの高さＨＢより高い半導体基板１を準備する（ＷＡ＝ＷＢ、ＨＡ＞ＨＢ）。そして、上記変形例２と同様にメモリセルＭＣおよびトランジスタＴｒを形成する。
【０１２０】
メモリゲート電極ＭＧが交差している部分のフィンＦＡの高さＨＭ２´は、ゲート電極ＧＥが交差している部分のフィンＦＢの高さＨＬ２´よりも高いので、電荷蓄積部を含むゲート絶縁膜ＧＩｍの面積が拡大することで、メモリセルＭＣの書込回数及び保持時間が増加する。また、ロジック部ＢのトランジスタＴｒのフィンＦＢの高さＨＬ２´が低いので、ロジック回路の消費電力を低減することができる。
【０１２１】
＜変形例４＞
変形例４は、上記実施の形態の変形例である。上記実施の形態とは、メモリセルのゲート電極の構造が異なっている。上記実施の形態のメモリセルＭＣは、制御ゲート電極ＣＧとメモリゲート電極ＭＧを有していたが、変形例４のメモリセルＭＣ２は、メモリゲート電極ＭＧ２を有し、制御ゲート電極は有していない。メモリゲート電極ＭＧ２以外は、上記実施の形態と同様の符号を付している。
【０１２２】
図２７は、変形例４の半導体装置の要部断面図である。図２７では、メモリセル部Ａの２つの断面図と、ロジック部Ｂの２つの断面図を示している。図２８は、変形例４の半導体装置の要部断面図である。図２８では、メモリセル部Ａ３のフィンＦＡ形状およびロジック部Ｂ２のフィンＦＢ形状を示している。
【０１２３】
図２７に示すように、メモリセルＭＣ２は、フィンＦＡの主面ＦＡａと側面ＦＡｓ上に形成され、メモリゲート電極ＭＧ２、ゲート絶縁膜ＧＩｍ、ソース領域ＭＳ、および、ドレイン領域ＭＤを有している。ゲート絶縁膜ＧＩｍは、絶縁膜１０´および１１´の積層構造であり、絶縁膜１１´は、電荷蓄積部（電荷蓄積層）である窒化シリコン膜と、窒化シリコン膜の表面を覆う酸窒化シリコン膜との積層膜からなる。ゲート絶縁膜ＧＩｍの膜厚は、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫの膜厚の和よりも厚い。
【０１２４】
図２８に示すように、メモリセル部Ａ３のフィンＦＡの幅ＷＭ３は、ロジック部Ｂ２のフィンＦＢの幅ＷＬ３よりも広く、メモリセル部Ａ３のフィンＦＡの高さＨＭ３は、ロジック部Ｂ２のフィンＦＢの高さＨＬ３よりも高い（ＷＭ３＞ＷＬ３、ＨＭ３＞ＨＬ３）。
【０１２５】
メモリゲート電極ＭＧ２が跨る部分のフィンＦＡの幅ＷＭ３を広くしておくことで、ゲート絶縁膜ＧＩｍを構成する絶縁膜１０´を形成した後のフィンＦＡの幅ＷＭ３のバラツキを、フィンＦＡの幅ＷＭ３が狭かった場合に比べて、低減できるため、メモリセルＭＣ２の書込回数及び保持時間が増加する。また、電荷蓄積部を含むゲート絶縁膜ＧＩｍの面積が拡大することで、メモリセルＭＣ２の書込回数及び保持時間が増加する。
【０１２６】
ロジック部Ｂ２のトランジスタＴｒを構成するフィンＦＢの幅ＷＬ３を狭くすることで、動作電圧（Ｖｄｄ＝０．９Ｖ）が、メモリセルＭＣ２の動作電圧（Ｖｄｄ＝１．５Ｖ）よりも低い場合であっても、充分に、トランジスタＴｒの短チャネル効果を抑制することができ、トランジスタＴｒのゲート長を低減でき、トランジスタＴｒの小型化を実現出来る。また、トランジスタＴｒの閾値を低く設定できるため、高速動作および低消費電力が可能となる。
【０１２７】
＜変形例５＞
変形例５は、上記変形例４の変形例である。
【０１２８】
メモリセル部Ａ３のフィンＦＡの幅ＷＭ３´は、ロジック部Ｂ２のフィンＦＢの幅ＷＬ３´よりも狭い。また、メモリセル部Ａ３のフィンＦＡの高さＨＭ３´は、ロジック部Ｂ２のフィンＦＢの高さＨＬ３´よりも低い（ＷＭ３´＜ＷＬ３´、ＨＭ３´＜ＨＬ３´）。
【０１２９】
メモリゲート電極ＭＧ２が交差している部分のフィンＦＡの幅ＷＭ３´を狭くしたことにより、メモリゲート電極ＭＧ２が重なる部分におけるフィンＦＡの短チャネル効果を充分に抑制することができ、メモリゲート電極ＭＧ２のゲート長（Ｘ方向の幅）を低減でき、メモリセルＭＣ２の小型化を実現出来る。そして、ロジック部Ｂ２のトランジスタＴｒを形成するフィンＦＢの幅ＷＬ３´を広くしたことにより、例えば、閾値などの特性ばらつきを抑制できるとともに、駆動能力を向上することができる。
【０１３０】
ロジック部Ｂ２のフィンＦＢの高さＨＬ３´を、高くしたことにより、ロジック部ＢのトランジスタＴｒの駆動能力を向上でき、ロジック回路の高速動作が可能となる。そして、メモリセル部Ａ３のフィンＦＡの高さＨＭ３´を低くしたことにより、メモリゲート電極ＭＧ２の形成工程における歩留りを向上させることができる。
【０１３１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３２】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１３３】
［付記１］
主面を有する半導体基板と、
前記主面の第１領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第１突出部と、
前記第１領域と異なる第２領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第２突出部と、
前記第１突出部上に、第１絶縁膜を介して配置され、前記第１方向に延在する第１ゲート電極と、
前記第２突出部上に、第２絶縁膜を介して配置され、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
を有し、
前記第１絶縁膜は、電荷蓄積層を含み、
前記第１ゲート電極が重なっている領域における、前記第１突出部の第１の幅は、前記第２ゲート電極が重なっている領域における、前記第２突出部の第２の幅よりも狭い、半導体装置。
【０１３４】
［付記２］
付記１に記載の半導体装置において、さらに、
前記半導体基板の主面に形成され、平面視にて、前記第１突出部を囲む第１素子分離膜と、
前記半導体基板の主面に形成され、平面視にて、前記第２突出部を囲む第２素子分離膜と、
を有する、半導体装置。
【０１３５】
［付記３］
付記２に記載の半導体装置において、
前記第１ゲート電極が重なっている領域において、前記第１素子分離膜から露出する前記第１突出部の第１の高さは、前記第２ゲート電極が重なっている領域において、前記第２素子分離膜から露出する前記第２突出部の第２の高さよりも低い、半導体装置。
【０１３６】
［付記４］
主面を有する半導体基板と、
前記主面の第１領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第１突出部と、
前記第１領域と異なる第２領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第２突出部と、
前記半導体基板の主面上に形成され、平面視にて、前記第１突出部を囲む第１素子分離膜と、
前記半導体基板の主面上に形成され、平面視にて、前記第２突出部を囲む第２素子分離膜と、
前記第１突出部上に、第１絶縁膜を介して配置され、前記第１方向に延在する第１ゲート電極と、
前記第２突出部上に、第２絶縁膜を介して配置され、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
を有し、
前記第１絶縁膜は、電荷蓄積層を含み、
前記第１ゲート電極が重なっている領域において、前記第１素子分離膜から露出する前記第１突出部の第１の高さは、前記第２ゲート電極が重なっている領域において、前記第２素子分離膜から露出する前記第２突出部の第２の高さよりも高い、半導体装置。
【０１３７】
［付記５］
主面を有する半導体基板と、
前記主面の第１領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第１突出部と、
前記第１領域と異なる第２領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する第２突出部と、
前記半導体基板の主面上に形成され、平面視にて、前記第１突出部を囲む第１素子分離膜と、
前記半導体基板の主面上に形成され、平面視にて、前記第２突出部を囲む第２素子分離膜と、
前記第１突出部上に、第１絶縁膜を介して配置され、前記第１方向に延在する第１ゲート電極と、
前記第２突出部上に、第２絶縁膜を介して配置され、前記第１方向に延在する第２ゲート電極と、
前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
を有し、
前記第１絶縁膜は、電荷蓄積層を含み、
前記第１ゲート電極が重なっている領域において、前記第１素子分離膜から露出する前記第１突出部の第１の高さは、前記第２ゲート電極が重なっている領域において、前記第２素子分離膜から露出する前記第２突出部の第２の高さよりも低い、半導体装置。
【０１３８】
［付記６］
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の一部分であって、前記半導体基板の主面から突出し、前記主面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する突出部を形成する工程、
（ｃ）前記突出部の第１領域に第１熱酸化膜を形成する工程、
（ｄ）前記第１熱酸化膜上に第１ゲート電極を形成する工程、
（ｅ）前記突出部の前記第１領域と異なる第２領域に第２熱酸化膜を形成する工程、
（ｆ）前記第２熱酸化膜上に第２ゲート電極を形成する工程、
（ｇ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記突出部内に第１半導体領域および第２半導体領域を形成する工程、
を有し、
前記第２熱酸化膜の膜厚は、前記第１熱酸化膜の膜厚よりも厚い、半導体装置の製造方法。
【０１３９】
［付記７］
付記６に記載の半導体装置の製造方法において、
前記第１熱酸化膜は、前記第２領域にも形成され、前記第２領域に形成された前記第１熱酸化膜を除去した後に、前記（ｅ）工程を実施する、半導体装置の製造方法。
【符号の説明】
【０１４０】
Ａ、Ａ１、Ａ２、Ａ３  メモリセル部
Ｂ、Ｂ１、Ｂ２  ロジック部
ＢＬ  ビット線
ＣＧ  制御ゲート電極
ＣＨＰ  半導体チップ
ＣＴ  コンタクトホール
ＤＰ  ダミーパターン
ＤＧ  ダミーゲート
ＥＸ１、ＥＸ２、ＥＸ３  ｎ−型半導体領域
ＦＡ、ＦＢ  フィン
ＦＡａ、ＦＢａ  主面
ＦＡｓ、ＦＢｓ  側面
ＧＥ  ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＬ  ゲート絶縁膜
ＨＫ  絶縁膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＩＷ  中継配線
ＬＤ  ドレイン領域
ＬＳ  ソース領域
ＭＣ、ＭＣ２  メモリセル
ＭＤ  ドレイン領域
ＭＥ１、ＭＥ２  金属膜
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ＭＷ  金属配線
ＰＧ  プラグ電極
ＰＲ１、ＰＲ２、ＰＲ３  レジスト膜
ＰＷ１、ＰＷ２  ｐ型ウエル
ＳＣ  シリサイド層
ＳＤ１、ＳＤ２、ＳＤ３  ｎ＋型半導体領域
ＳＬ  ソース線
ＳＰ  スペーサ
ＳＴＭ、ＳＴＬ  素子分離膜
ＳＴＭａ、ＳＴＬａ  主面
ＳＷ  サイドウォールスペーサ（サイドウォール、側壁絶縁膜）
Ｔｒ  トランジスタ
ＴＲ１  溝
１  半導体基板
１ａ  主面
２、３、６、７、９、１０、１０´、１１、１１´、１４  絶縁膜
４、１３  マスク膜
５、５´  ハードマスク膜
８、１２  導体膜
１００  ＣＰＵ
２００  ＲＡＭ
３００  アナログ回路
４００  ＥＥＰＲＯＭ
５００  フラッシュメモリ
６００  Ｉ／Ｏ回路
【図１】
0006557095.tif 000002
【図２】
0006557095.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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