(57)【特許請求の範囲】
【請求項１】
基板の上に形成された入力光導波路と、
一方の側において前記入力光導波路が接続されているディテクタ部と、
前記ディテクタ部において、前記一方の側に対向する他方の側の端面に形成された反射膜と、
を有し、
前記ディテクタ部は、前記入力光導波路より入力された光を検出するものであって、
前記入力光導波路は、前記ディテクタ部の一方の側の中央部分に接続されており、
前記入力光導波路より前記ディテクタ部の一方の側に入力された光は、前記他方の側の端面に形成された前記反射膜により反射され、前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側に各々像を結像することを特徴とする光半導体素子。
【請求項２】
基板の上に形成された入力光導波路と、
一方の側において前記入力光導波路が接続されているディテクタ部と、
前記ディテクタ部において、前記一方の側に対向する他方の側の端面に形成された反射膜と、
を有し、
前記ディテクタ部は、前記入力光導波路より入力された光を検出するものであって、
前記入力光導波路より前記ディテクタ部の一方の側に入力された光は、前記他方の側の端面に形成された前記反射膜により反射され、
前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側には、一方の側の端面が形成されており、
前記ディテクタ部の一方の側の端面には、反射膜が形成されていることを特徴とする光半導体素子。
【請求項３】
前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側には、一方の側の端面が形成されており、
前記ディテクタ部の一方の側の端面には、反射膜が形成されていることを特徴とする請求項１に記載の光半導体素子。
【請求項４】
前記基板は、シリコンにより形成されており、
前記基板の上には、酸化シリコン膜が形成されており、
前記酸化シリコン膜の上に、前記入力光導波路及び前記ディテクタ部が形成されており、
前記入力光導波路は、シリコン層により形成されており、
前記ディテクタ部は、シリコン層と前記シリコン層の上にゲルマニウムを含む材料により形成された層が積層されたものにより形成されており、
前記入力光導波路は、前記ディテクタ部におけるシリコン層と接続されていることを特徴とする請求項１から３のいずれかに記載の光半導体素子。
【請求項５】
前記シリコン層には、第１の導電型の不純物元素がドープされた第１の導電型領域が形成されており、前記第１の導電型領域の上の一部に、前記ゲルマニウムを含む材料により形成された層が形成されており、
前記ゲルマニウムを含む材料により形成された層の上面には、前記ゲルマニウムを含む材料により形成された層に第２の導電型の不純物元素がドープされた第２の導電型領域が形成されており、
前記第２の導電型領域の上に、一方の電極が形成されており、
前記ディテクタ部は、前記第１の導電型領域の一部、前記ゲルマニウムを含む材料により形成された層、前記第２の導電型領域により形成されており、
前記第１の導電型領域の上において、前記ゲルマニウムを含む材料により形成された層が形成されていない領域には、他方の電極が形成されていることを特徴とする請求項４に記載の光半導体素子。
【請求項６】
前記反射膜は、誘電体多層膜、金属膜、誘電体と半導体により形成される多層膜のいずれかにより形成されていることを特徴とする請求項１から５のいずれかに記載の光半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体素子に関するものである。
【背景技術】
【０００２】
近年、安価で大規模集積が可能なシリコン電子回路製造技術を利用したシリコン基板上の光機能素子が注目を集めている。高性能サーバやスーパーコンピュータ等では要求される演算能力の増大に対し、ＣＰＵ（Central Processing Unit）のマルチコア化等により高性能化が図られている。一方、チップ間、ボード間の通信においては、高速化する演算能力に対して電気信号での通信は物理的な距離の問題から限界を迎えつつある。低損失かつ小型なシリコン細線導波路をベースとした大規模なシリコン基板上に形成される光通信素子、所謂、シリコンフォトニクスはこのような高速化する情報処理機器の通信容量不足の問題を解決する技術として期待されている。中でも通信用途として実用化されている波長多重（Wavelength Division Multiplexer：ＷＤＭ）技術のシリコンフォトニクスへの応用は伝送容量の高密度化や光ケーブルの削減の効果が見込まれ、広く研究開発が進められている。
【０００３】
シリコンフォトニクスを用いた光送受信機は、光送信機部は光源、光変調器等からなり、光受信機部は、フォトディテクタ等からなる。シリコンフォトニクスにおけるフォトディテクタとしては、例えば、非特許文献１、２に開示されているような導波路型のｐ−ｉ−ｎ型Ｇｅフォトダイオードからなるフォトディテクタがある。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】J. Fujikata et al., "Si Waveguide-Integrated Metal-Semiconductor-Metal and p-i-n-Type Ge Photodiodes Using Si-Capping Layer", Jpn. J. of App. Phys., 52, 04CG10-1-5, 2013.
【非特許文献２】T. Y. Liow et al., "Silicon Modulators and Germanium Photodetectors on SOI: Monolithic Integration, Compatibility, and Performance Optimization", IEEE J. of Selected Topics in Quantum Electoronics, Vol. 16, No. 1, 2010.
【非特許文献３】Lucas B. Soldano and Erik C. M. Pennings, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 13, NO. 4, APRIL 1995.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
光受信機部は、小型であることや通信の高速化が求められていることから、上述したような導波路型のフォトディテクタにおいても、小型化及び高速応答性が求められている。
【課題を解決するための手段】
【０００６】
本実施の形態の一観点によれば、基板の上に形成された入力光導波路と、一方の側において前記入力光導波路が接続されているディテクタ部と、前記ディテクタ部において、前記一方の側に対向する他方の側の端面に形成された反射膜と、を有し、前記ディテクタ部は、前記入力光導波路より入力された光を検出するものであって、前記入力光導波路は、前記ディテクタ部の一方の側の中央部分に接続されており、前記入力光導波路より前記ディテクタ部の一方の側に入力された光は、前記他方の側の端面に形成された前記反射膜により反射され、前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側に各々像を結像することを特徴とする。
【発明の効果】
【０００７】
開示の光半導体素子によれば、光半導体素子を小型化にすることができ、応答性を高速にすることができる。
【図面の簡単な説明】
【０００８】
【図１】光半導体素子の説明図
【図２】第１の実施の形態における光半導体素子の説明図
【図３】１×２型ＭＭＩ導波路の説明図
【図４】反射型ＭＭＩフォトディテクタの説明図
【図５】第１の実施の形態における光半導体素子の製造方法の工程図（１）
【図６】第１の実施の形態における光半導体素子の製造方法の工程図（２）
【図７】第１の実施の形態における光半導体素子の製造方法の工程図（３）
【図８】第１の実施の形態における光半導体素子の製造方法の工程図（４）
【図９】第１の実施の形態における光半導体素子の製造方法の工程図（５）
【図１０】第１の実施の形態における光半導体素子の製造方法の工程図（６）
【図１１】第１の実施の形態における光半導体素子の製造方法の工程図（７）
【図１２】第１の実施の形態における光半導体素子の製造方法の工程図（８）
【図１３】第１の実施の形態における光半導体素子の製造方法の工程図（９）
【図１４】第１の実施の形態における光半導体素子の製造方法の工程図（１０）
【図１５】第１の実施の形態における光半導体素子の製造方法の工程図（１１）
【図１６】第１の実施の形態における光半導体素子の製造方法の工程図（１２）
【図１７】第２の実施の形態における光半導体素子の説明図
【図１８】第２の実施の形態における光半導体素子の製造方法の工程図（１）
【図１９】第２の実施の形態における光半導体素子の製造方法の工程図（２）
【図２０】第２の実施の形態における光半導体素子の製造方法の工程図（３）
【図２１】第２の実施の形態における光半導体素子の製造方法の工程図（４）
【図２２】第２の実施の形態における光半導体素子の製造方法の工程図（５）
【図２３】第２の実施の形態における光半導体素子の製造方法の工程図（６）
【発明を実施するための形態】
【０００９】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１０】
〔第１の実施の形態〕
最初に、代表的な導波路型のｐ−ｉ−ｎ型Ｇｅフォトディテクタの構造について、図１に基づき説明する。尚、図１（ａ）はフォトディテクタの上面図であり、図１（ｂ）は図１（ａ）における一点鎖線１Ａ−１Ｂにおいて切断した断面図であり、図１（ｃ）は図１（ａ）における一点鎖線１Ｃ−１Ｄにおいて切断した断面図である。
【００１１】
このような導波路型のｐ−ｉ−ｎ型Ｇｅフォトディテクタは、１．５５μｍ帯の信号光に対し高い吸収係数を有することから、高感度なフォトディテクタとして期待されている。しかしながら、導波路型のフォトディテクタは、通常、信号光を十分吸収するためには、素子の長さがある程度必要となることから小型化が求められており、また、高速通信の要望等から高速応答性が求められている。
【００１２】
図１に示される構造のフォトディテクタは、ＳＯＩ（Silicon on Insulator）基板を用いて作製されている。ＳＯＩ基板は、Ｓｉ基板９１１の上に、ＢＯＸ層９１２、ｐ−−Ｓｉ層９２０が積層されている。フォトディテクタ部からｐ側電極９４２が形成される領域までのｐ−−Ｓｉ層９２０には、ｐ型となる不純物元素をドープすることによりｐ−Ｓｉ領域９２１が形成されている。ｐ−Ｓｉ領域９２１の上の中央部分には、ｉ−Ｇｅ層９３０が形成されており、ｉ−Ｇｅ層９３０の上部には、ｎ型となる不純物元素をドープすることによりｎ−Ｇｅ領域９３１が形成されている。ｎ−Ｇｅ領域９３１の上には、Ａｌによりｎ側電極９４１が形成されており、ｉ−Ｇｅ層９３０が形成されている領域の両側において露出しているｐ−Ｓｉ領域９２１の上には、Ａｌによりｐ側電極９４２が形成されている。また、ｎ側電極９４１及びｐ側電極９４２が形成されている部分を除き、ｐ−Ｓｉ領域９２１及びｉ−Ｇｅ層９３０等の上は、ＳｉＯ２により形成されたクラッド層９５０により覆われている。フォトディテクタ部は、ｐ−Ｓｉ領域９２１、ｉ−Ｇｅ層９３０、ｎ−Ｇｅ領域９３１により形成されており、フォトディテクタ部には、ｐ−−Ｓｉ層９２０を加工することにより形成された入力光導波路９６０が接続されている。入力光導波路９６０より入力された光は、フォトディテクタ部におけるｉ−Ｇｅ層９３０において吸収され検出される。
【００１３】
フォトディテクタ部におけるｉ−Ｇｅ層９３０及びｎ側電極９４１は、長手方向の長さが約３０μｍ、短手方向の長さが約１０μｍとなる略長方形となるように形成されている。入力光導波路９６０は、対向する短手方向の辺のうち、一方の辺の中央部分に接続されている。このような図１に示す構造の導波路型のフォトディテクタにおいては、前述したように、小型化及び高速応答性が求められている。
【００１４】
（光半導体素子）
次に、本実施の形態における光半導体素子である導波路型のフォトディテクタについて、図２に基づき説明する。尚、図２（ａ）は本実施の形態における光半導体素子の上面図であり、図２（ｂ）は図２（ａ）における一点鎖線２Ａ−２Ｂにおいて切断した断面図であり、図２（ｃ）は図２（ａ）における一点鎖線２Ｃ−２Ｄにおいて切断した断面図である。
【００１５】
本実施の形態における光半導体素子は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、Ｓｉ（シリコン）基板１１の上に、ＳｉＯ２（酸化シリコン）により形成されたＢＯＸ層１２、ｐ−−Ｓｉ層２０が積層されている。フォトディテクタ部からｐ側電極４２が形成される領域までのｐ−−Ｓｉ層２０には、ｐ型となる不純物元素をドープすることによりｐ−Ｓｉ領域２１が形成されている。ｐ−Ｓｉ領域２１の上の中央部分には、ｉ−Ｇｅ（ゲルマニウム）層３０が形成されており、ｉ−Ｇｅ層３０の上部にはｎ型となる不純物元素をドープすることによりｎ−Ｇｅ領域３１が形成されている。ｎ−Ｇｅ領域３１の上には、Ａｌによりｎ側電極４１が形成されており、ｉ−Ｇｅ層３０の両側において露出しているｐ−Ｓｉ領域２１の上には、Ａｌによりｐ側電極４２が形成されている。また、ｎ側電極４１及びｐ側電極４２が形成されている領域を除き、ｐ−−Ｓｉ層２０及びｉ−Ｇｅ層３０等は、ＳｉＯ２（酸化シリコン）により形成されたクラッド層５０により覆われている。
【００１６】
ディテクタ部におけるｉ−Ｇｅ層３０は、幅Ｗ、長さＬの略長方形の形状となるように形成されている。略長方形のｉ−Ｇｅ層３０における幅Ｗの対向する２辺のうち、一方の辺に対応するディテクタ部の一方の側３０ａには入力光導波路６０が接続されており、他方の辺に対応するディテクタ部の他方の側３０ｂには、端面７０が形成されている。また、ディテクタ部の他方の側３０ｂの端面７０には反射膜７１が形成されている。
【００１７】
入力光導波路６０は、ｐ−−Ｓｉ層２０を加工することにより形成されており、ディテクタ部の一方の側３０ａの中央部分において、ｉ−Ｇｅ層３０の下のｐ−−Ｓｉ層２０に接続されている。また、ディテクタ部の他方の側３０ｂにおいては、ｎ−Ｇｅ領域３１、ｉ−Ｇｅ層３０、ｐ−Ｓｉ領域２１、ｐ−−Ｓｉ層２０、ＢＯＸ層１２、Ｓｉ基板１１の一部をドライエッチング等により除去することにより端面７０が形成されている。本実施の形態においては、ディテクタ部の他方の側３０ｂに形成された端面７０を覆うように、誘電体多層膜を成膜することにより反射膜７１が形成されている。
【００１８】
従って、入力光導波路６０よりディテクタ部の一方の側３０ａに入射した光は、ｉ−Ｇｅ層３０において吸収されながら、ｉ−Ｇｅ層３０及びｐ−−Ｓｉ層２０を伝播し、ディテクタ部の他方の側３０ｂの端面７０における反射膜７１により反射される。反射膜７１により反射された光は、再びｉ−Ｇｅ層３０において吸収されながら、ｉ−Ｇｅ層３０及びｐ−−Ｓｉ層２０を伝播した後、ディテクタ部の一方の側３０ａにおいて、入力光導波路６０が接続されている領域とは、異なる領域において像を結像させる。具体的には、一方の側３０ａと他方の側３０ｂとの間の長さＬを所定の長さにすることにより、ディテクタ部の一方の側３０ａにおいて、入力光導波路６０が接続されている領域とは異なる領域において、反射膜７１により反射された光を結像させることができる。本実施の形態においては、ディテクタ部における一方の側３０ａと他方の側３０ｂとの間の長さＬは、反射膜７１により反射された光が、一方の側３０ａの入力光導波路６０が接続されている領域の両側の２カ所で像が結像するような長さで形成されている。
【００１９】
このように、反射膜７１により反射された光をディテクタ部の一方の側３０ａにおいて、入力光導波路６０が接続されている領域とは異なる領域に像を結像させることにより、入力光導波路６０に戻り光が入射することを防ぐことができる。入力光導波路６０に戻り光が入射すると、入力光導波路６０に接続されている光源がレーザ光源の場合には、光源におけるレーザ発振が不安定となり好ましくないからである。
【００２０】
次に、ディテクタ部の一方の側３０ａにおいて、入力光導波路６０が接続されている領域とは異なる領域において、反射膜７１により反射された光により像を結像させる方法について説明する。
【００２１】
図３は、上記の内容を説明するための１×２型ＭＭＩ（Ｍｕｌｔｉ−Ｍｏｄｅ  Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ：多モード干渉計）導波路の構造を示す。この１×２型ＭＭＩ導波路１１０には、一方の側１１０ａの中央部分に１つの入力光導波路１２０が接続されており、他方の側１１０ｂの両端近傍に２つの出力光導波路１３１、１３２が接続されている。１×２型ＭＭＩ導波路１１０においては、入力光導波路１２０より入力した信号光は、複数の伝播モードに分離され、モード間干渉により特定点で結像しながら１×２型ＭＭＩ導波路１１０内を伝播する。このため、他方の側１１０ｂにおいて２つの像の結像位置に出力光導波路１３１、１３２を形成することにより、１×２の分岐を得ることができる。即ち、２つの出力光導波路１３１、１３２は、一方の側１１０ａに接続されている入力光導波路１２０より入射して、１×２型ＭＭＩ導波路１１０内を伝播した光が、他方の側１１０ｂにおいて結像する２カ所の位置に各々形成されている。このように、１×２型ＭＭＩ導波路１１０は、１×２型ＭＭＩ導波路１１０の一方の側１１０ａから他方の側１１０ｂまでを所望の長さＬｍとすることにより得られる。これにより、１×２型ＭＭＩ導波路１１０の一方の側１１０ａの入力光導波路１２０より入射した光は、他方の側１１０ｂにおける出力光導波路１３１、１３２において、２つに分岐して出力される。
【００２２】
図４は、１×２型ＭＭＩ導波路を中央部分で切断し、反射膜を形成した構造のものである。具体的には、ＭＭＩ導波路部１１１の一方の側１１１ａの中央部分に入力光導波路１２０が接続されており、他方の側１１１ｂには反射膜１４０が形成されている。ＭＭＩ導波路部１１１における一方の側１１１ａから他方の側１１１ｂまでの長さは、Ｌｍ／２となるように形成されている。これにより、ＭＭＩ導波路部１１１の一方の側１１１ａに接続されている入力光導波路１２０より入射した光は、ＭＭＩ導波路部１１１を他方の側１１１ｂに向かって伝播し、他方の側１１１ｂに形成された反射膜１４０により反射される。反射膜１４０により反射された光は、一方の側１１１ａに向かって伝播し、一方の側１１１ａにおいて、入力光導波路１２０が接続されている領域の両側の２カ所において像が結像する。これは、ＭＭＩ導波路部１１１における一方の側１１１ａから他方の側１１１ｂまでの長さがＬｍ／２となるように形成されており、入力光導波路１２０より入射した光が反射膜１４０により反射され再び一方の側１１１ａに戻ってくるまでの光路長がＬｍとなるからである。このため、入力光導波路１２０よりＭＭＩ導波路部１１１に入射した光は、反射膜１４０により反射され、一方の側１１１ａにおいて、入力光導波路１２０が接続されている領域とは異なる領域において像が結像される。
【００２３】
本実施の形態における光半導体素子においては、入力光である信号光は、ｐ−−Ｓｉ層２０により形成された入力光導波路６０から、ディテクタ部が形成されている領域のｐ−−Ｓｉ層２０に入力し、複数の伝播モードに分離され、ｐ−−Ｓｉ層２０よりも屈折率の高いｉ−Ｇｅ層３０へエヴァネッセント結合して、ｉ−Ｇｅ層３０内を減衰しながら伝播する。
【００２４】
上述の通り、信号光は入力光導波路６０が接続されているディテクタ部の一方の側３０ａとは反対側の他方の側３０ｂに形成されている反射膜７１により反射される。よって、ＭＭＩ導波路においては、信号光は複数の伝播モードに分離され、互いに干渉しあい特定点で結像する。結像点は下記の数１に示す式で表される。尚、Ｎは結像する像の個数であり、ＬπはＭＭＩ導波路のビート長である。
【００２５】
【数１】
0006514904.tif 000002
【００２６】
また、ビート長Ｌπは下記の数２に示す式で表される。尚、ＷｅはＭＭＩ導波路の実効的な幅、ｎｒはＭＭＩ導波路の等価屈折率、λ０は信号光の真空中での波長である。
【００２７】
【数２】
0006514904.tif 000003
【００２８】
また、ＭＭＩ導波路の実効的な幅Ｗｅは下記の数３に示す式で表される。尚、ＷＭはＭＭＩ導波路の物理的な幅、ｎｃはクラッドの屈折率である。またσは信号光がＴＥ偏波のときは１、ＴＭ偏波のときは０である。
【００２９】
【数３】
0006514904.tif 000004
【００３０】
本実施の形態における光半導体素子は、上記のＭＭＩ導波路の考え方に基づく反射型ＭＭＩフォトディテクタである。本実施の形態における光半導体素子においては、光を検出するディテクタ部はＳＯＩ基板により形成されたｐ−−Ｓｉ層２０及びｉ−Ｇｅ層３０により形成されており、信号光の波長が１．５５μｍのときに、その等価屈折率が４．２２７となる。ｐ−−Ｓｉ層２０の下は、ＳｉＯ２によりＢＯＸ層１２が形成されており、ｐ−−Ｓｉ層２０及びｉ−Ｇｅ層３０等は、屈折率が１．４４４のＳｉＯ２により形成されたクラッド層５０により覆われている。従って、ＢＯＸ層１２及びクラッド層５０がクラッドとなっている。ディテクタ部において光を吸収するｉ−Ｇｅ層３０の幅Ｗを例えば６．０μｍとすると、ＭＭＩ導波路の実効幅Ｗｅは６．０１μｍとなり、ビート長Ｌπは、数２に示される式より、１３１．５５μｍとなる。このため、結像される像が２つになる位置は、数１に示される式より、入力光導波路６０から４９．３３μｍ離れた位置となる。
【００３１】
よって、光が入射するディテクタ部の一方の側３０ａにおいて、中央部分に接続された入力光導波路６０の左右に２つの像を結像させるためには、入力光導波路６０から、４９．３３μｍの半分となる２４．６６μｍ離れた位置に反射膜７１を形成すればよい。即ち、ディテクタ部となるｉ−Ｇｅ層３０の一方の側３０ａから他方の側３０ｂまでの長さＬが２４．６６μｍとなるように形成すればよい。
【００３２】
これにより、信号光は反射膜７１において反射され、ディテクタ部内をトータル４９．３３μｍ伝播し、入力光導波路６０が接続されているディテクタ部の一方の側３０ａにおいて、像を結像させることができる。この際、結像される像は、ディテクタ部の一方の側３０ａにおいて、中央から±ＭＭＩｅ／６の位置に各々結像される。
【００３３】
上記においては、結像される像が２つの場合について説明したが、例えば結像される像は４つとなるように形成してもよい。この場合、結像位置までの距離を短くすることができるため、光半導体素子を更に小型にできるという利点があるが、反射光による結像位置と入力光導波路６０の距離が短くなるため、入力光導波路６０に反射光が入射しやすくなる可能性がある。
【００３４】
本実施の形態においては、ディテクタ部の一方の側３０ａより入力した信号光はディテクタ部の他方の側３０ｂに形成された反射膜７１により反射されるため、ディテクタ部において実効的な伝播長を稼ぐことができ、十分な光吸収を得ることができる。また、反射膜７１により反射された光は、ディテクタ部の一方の側３０ａにおいて、入力光導波路６０が形成されている領域とは、異なる領域において結像されるため、入力光導波路６０に戻り光が入射することを防ぐことができる。
【００３５】
また、本実施の形態における光半導体素子においては、ｎ側電極４１の大きさをｉ−Ｇｅ層３０の大きさと略同じとした場合、幅Ｗが約６．０μｍ、長さＬが約２４．６６μｍとなり、ｎ側電極４１が形成される面積は、約１４８μｍ２となる。これに対し、図１に示される構造のｎ側電極９４１は、長手方向の長さが約３０μｍ、短手方向の長さが約１０μｍとなるように形成されているため、ｎ側電極９４１が形成される面積は、約３００μｍ２となる。よって、本実施の形態における光半導体素子は、図１に示されるフォトディテクタと比較して、ｎ側電極が形成される面積を１／２以下にすることができる。このように、ｎ側電極が形成される面積を狭くすることにより、容量を小さくすることができるため、応答性を高めることができ、高速応答に対応させることができる。
【００３６】
（光半導体素子の製造方法）
次に、本実施の形態における光半導体素子の製造方法について説明する。本実施の形態における光半導体素子は、図５に示すＳＯＩ基板１０を用いて作製する。このＳＯＩ基板１０は、Ｓｉ基板１１の上に、厚さが３．０μｍのＢＯＸ層１２、厚さが０．３μｍのｐ−−Ｓｉ層２０が順に積層されている。尚、図５（ａ）は、ＳＯＩ基板１０の上面図であり、図５（ｂ）は、図５（ａ）における一点鎖線５Ａ−５Ｂにおいて切断した断面図である。
【００３７】
次に、図６に示すように、ＳＯＩ基板１０におけるｐ−−Ｓｉ層２０により入力光導波路６０を形成するとともに、本実施の形態における光半導体素子が形成される領域のｐ−−Ｓｉ層２０を残す加工を行う。具体的には、ＳＯＩ基板１０のｐ−−Ｓｉ層２０の上に、フォトレジストを塗布し、ＥＢ露光装置により露光、現像を行うことにより、不図示のレジストパターンを形成する。不図示のレジストパターンは、入力光導波路６０が形成される領域及び本実施の形態における光半導体素子のｐ−−Ｓｉ層２０が形成される領域上に形成される。この後、ＩＣＰ（Inductively Coupled Plasma）ドライエッチングにより、レジストパターンの形成されていない領域のｐ−−Ｓｉ層２０を除去する。これにより、ｐ−−Ｓｉ層２０により入力光導波路６０を形成するとともに、本実施の形態における光半導体素子のｐ−−Ｓｉ層２０が形成される。この後、不図示のレジストパターンはＯ２アッシング等により除去する。尚、図６（ａ）は、この工程における上面図であり、図６（ｂ）は、図６（ａ）における一点鎖線６Ａ−６Ｂにおいて切断した断面図であり、図６（ｃ）は、図６（ａ）における一点鎖線６Ｃ−６Ｄにおいて切断した断面図である。
【００３８】
次に、図７に示すように、本実施の形態における光半導体素子のｐ−−Ｓｉ層２０の一部に、ホウ素（Ｂ：Boron）をイオン注入しｐ−Ｓｉ領域２１を形成する。ｐ−Ｓｉ領域２１は、本実施の形態における光半導体素子においてｉ−Ｇｅ層３０が形成される領域からｐ側電極４２が形成される領域までに形成される。具体的には、ｐ−−Ｓｉ層２０の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、ｐ−Ｓｉ領域２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、例えば、Ｂのイオン注入をドーズ量が６．０×１０１４ｃｍ−２、注入エネルギーが３０ｋｅＶの条件で行う。この後、Ｏ２アッシング等により不図示のレジストパターンを除去した後、アニール装置により、約１０００℃の温度で５秒間のアニール処理を行い、Ｂイオンを活性化させることにより、ｐ−Ｓｉ領域２１を形成する。本実施の形態においては、ｐ−Ｓｉ領域２１は、キャリア濃度が約１．０×１０１９ｃｍ−３となるように形成され、例えば、幅Ｗａが約２３．０μｍ、長さＬａが約３０．０μｍとなるように形成されている。尚、図７（ａ）は、この工程における上面図であり、図７（ｂ）は、図７（ａ）における一点鎖線７Ａ−７Ｂにおいて切断した断面図である。
【００３９】
次に、図８に示すように、ｉ−Ｇｅ層３０が形成される領域に開口部８１ａを有するＳｉＯ２マスク８１を形成する。具体的には、露出しているｐ−Ｓｉ領域２１、ｐ−−Ｓｉ層２０、ＢＯＸ層１２の上に、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）によりＳｉＯ２膜を成膜する。この後、成膜されたＳｉＯ２膜の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、ｉ−Ｇｅ層３０が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のＳｉＯ２膜をＩＣＰドライエッチングにより除去した後、Ｏ２アッシングにより不図示のレジストパターンを除去する。これより、ｉ−Ｇｅ層３０が形成される領域に開口部８１ａを有するＳｉＯ２マスク８１を形成する。このように形成されるＳｉＯ２マスク８１の開口部８１ａは、幅Ｗｂが約６．０μｍ、長さＬｂが約３０．０μｍである。尚、図８（ａ）は、この工程における上面図であり、図８（ｂ）は、図８（ａ）における一点鎖線８Ａ−８Ｂにおいて切断した断面図である。
【００４０】
次に、図９に示すように、ＳｉＯ２マスク８１の開口部８１ａにおいて露出しているｐ−Ｓｉ領域２１の上に、ＬＰ−ＣＶＤによりｉ−Ｇｅ層３０をエピタキシャル成長させる。具体的には、ＳｉＯ２マスク８１が形成されたＳＯＩ基板をＬＰ−ＣＶＤ装置の成長チャンバ内に設置し、ランプヒータにより、Ｈ２雰囲気下において９００℃の温度まで加熱した後、この温度を５分間保持することにより、表面に吸着しているＯ２を取り除く。この後、６５０℃の温度まで降温させた後、ＬＰ−ＣＶＤ装置の成長チャンバ内にＧｅＨ４を供給し、ＳｉＯ２マスク８１の開口部８１ａにおいて露出しているｐ−Ｓｉ領域２１の上にｉ−Ｇｅ層３０を成長させる。ｉ−Ｇｅ層３０の成長条件は、ＬＰ−ＣＶＤ装置の成長チャンバ内の圧力を１０Ｔｏｒｒ、ＧｅＨ４の供給量を２０ｃｃｍ、Ｈ２キャリアガスの供給量を１０ｃｃｍ、成長時間を３５分間として行う。この条件におけるｉ−Ｇｅ層３０の成長速度は、約３０ｎｍ／分であり、成膜されるｉ−Ｇｅ層３０の膜厚は、約１０００ｎｍとなる。尚、図９（ａ）は、この工程における上面図であり、図９（ｂ）は、図９（ａ）における一点鎖線９Ａ−９Ｂにおいて切断した断面図である。
【００４１】
次に、図１０に示すように、ｉ−Ｇｅ層３０の上部において、リン（Phosphorus：Ｐ）をイオン注入することにより、ｎ−Ｇｅ領域３１を形成する。具体的には、ｉ−Ｇｅ層３０が形成されたＳＯＩ基板をＬＰ−ＣＶＤ装置のチャンバ内より取り出し、ｉ−Ｇｅ層３０が形成されている側に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行う。これにより、ｎ−Ｇｅ領域３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、例えば、Ｐのイオン注入をドーズ量が６．０×１０１４ｃｍ−２、注入エネルギーが３０ｋｅＶの条件で行う。この後、Ｏ２アッシングにより不図示のレジストパターンを除去した後、アニール装置に設置し、約７００℃の温度で５秒間のアニール処理を行い、Ｐイオンを活性化させることにより、ｎ−Ｇｅ領域３１を形成する。本実施の形態においては、ｎ−Ｇｅ領域３１は、キャリア濃度が約１．０×１０１９ｃｍ−３となるように形成されており、例えば、幅Ｗｃが約５．０μｍ、長さＬｃが約３０．０μｍとなるように形成されている。尚、図１０（ａ）は、この工程における上面図であり、図１０（ｂ）は、図１０（ａ）における一点鎖線１０Ａ−１０Ｂにおいて切断した断面図である。
【００４２】
次に、図１１に示すように、ディテクタ部の反射面となる他方の側３０ｂの端面７０を形成するためのレジストパターン８２を形成する。具体的には、ｎ−Ｇｅ領域３１が形成されている面に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、入力光導波路６０及びディテクタ部が形成される領域の上に、不図示のレジストパターンを形成する。これにより、入力光導波路６０及び入力光導波路６０が接続されているディテクタ部の一方の側３０ａの端からの長さＬｄが約２４．６６μｍまでの領域の上に、レジストパターン８２が形成される。尚、図１１（ａ）は、この工程における上面図であり、図１１（ｂ）は、図１１（ａ）における一点鎖線１１Ａ−１１Ｂにおいて切断した断面図である。
【００４３】
次に、図１２に示すように、レジストパターン８２をマスクとして、ｎ−Ｇｅ領域３１、ｉ−Ｇｅ層３０、ｐ−Ｓｉ領域２１、ｐ−−Ｓｉ層２０、ＢＯＸ層１２、Ｓｉ基板１１の一部をドライエッチングにより除去することにより端面７０を形成する。このようにして、ディテクタ部の他方の側３０ｂにおいて端面７０が形成される。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図１２（ａ）は、この工程における上面図であり、図１２（ｂ）は、図１２（ａ）における一点鎖線１２Ａ−１２Ｂにおいて切断した断面図である。
【００４４】
次に、図１３に示すように、ＥＢ（electron beam）蒸着により誘電体多層膜を成膜することにより、反射膜７１ａを形成する。反射膜７１ａは、端面７０において、膜厚が２６８．３５ｎｍのＳｉＯ２膜と、膜厚が１１１．５１ｎｍのＳｉ膜とを交互に４ペア成膜することにより形成する。誘電体多層膜は、光の進行方向に対して上記膜厚となるように成膜する。尚、図１３（ａ）は、この工程における上面図であり、図１３（ｂ）は、図１３（ａ）における一点鎖線１３Ａ−１３Ｂにおいて切断した断面図である。
【００４５】
次に、図１４に示すように、端面７０及び端面７０の近傍以外の領域に形成されている反射膜７１ａを除去し、端面７０及び端面７０の近傍の領域にのみに反射膜７１を形成する。具体的には、反射膜７１ａが形成されている面に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、端面７０及び端面７０の近傍における反射膜７１が形成される領域の上に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の反射膜７１ａをＩＣＰドライエッチングにより除去することにより、端面７０及び端面７０の近傍の領域にのみに反射膜７１を形成する。このように形成される反射膜７１は、信号光となる波長が１．５５μｍの光に対し高い反射率を有している。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図１４（ａ）は、この工程における上面図であり、図１４（ｂ）は、図１４（ａ）における一点鎖線１４Ａ−１４Ｂにおいて切断した断面図である。
【００４６】
次に、図１５に示すように、ｉ−Ｇｅ層３０の側面及び上面、ｐ−Ｓｉ領域２１及びｐ−−Ｓｉ層２０の上面にクラッド層５０を形成し、更に、クラッド層５０にｎ側電極４１及びｐ側電極４２を形成するためのコンタクトホール５０ａ、５０ｂを形成する。具体的には、クラッド層５０は、プラズマＣＶＤにより膜厚が約１０００ｎｍのＳｉＯ２膜を成膜することにより形成する。この後、形成されたクラッド層５０の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、コンタクトホール５０ａ、５０ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるクラッド層５０をＩＣＰドライエッチングにより除去することにより、コンタクトホール５０ａ、５０ｂを形成する。このように形成されるコンタクトホール５０ａは、幅Ｗｅが約５．０μｍ、長さＬｅが約２４．０μｍの略長方形の形状となるように形成されており、底面においてｎ−Ｇｅ領域３１の表面が露出している。また、コンタクトホール５０ｂは、コンタクトホール５０ａの両側に、幅Ｗｆが約４．０μｍ、長さＬｅが約２４．０μｍの略長方形の形状となるように形成されており、底面において、ｐ−Ｓｉ領域２１の表面が露出している。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図１５（ａ）は、この工程における上面図であり、図１５（ｂ）は、図１５（ａ）における一点鎖線１５Ａ−１５Ｂにおいて切断した断面図である。
【００４７】
次に、図１６に示すように、コンタクトホール５０ａにｎ側電極４１、コンタクトホール５０ｂにｐ側電極４２を形成する。具体的には、コンタクトホール５０ａ、５０ｂが形成されているクラッド層５０の上に、スパッタリングにより、膜厚が約５００ｎｍのＡｌ膜を成膜する。この後、成膜されたＡｌ膜の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、ｎ側電極４１及びｐ側電極４２が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のＡｌ膜をドライエッチングにより除去することにより、ｎ側電極４１及びｐ側電極４２を形成する。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図１６（ａ）は、この工程における上面図であり、図１６（ｂ）は、図１６（ａ）における一点鎖線１６Ａ−１６Ｂにおいて切断した断面図であり、図１６（ｃ）は、図１６（ａ）における一点鎖線１６Ｃ−１６Ｄにおいて切断した断面図である。
【００４８】
以上の工程により、本実施の形態における光半導体素子を作製することができる。
【００４９】
尚、本実施の形態においては、基板としてＳＯＩ基板を用いた場合について説明したが、Ｓｉ基板の上に窒化物膜が成膜された基板を用いてもよい。また、フォトディテクタ部がＧｅにより形成されている場合について説明したが、Ｇｅ以外にも、ＳｉＧｅ等により形成してもよい。また、反射膜７１は、ＳｉＯ２とＳｉとにより形成される誘電体多層膜の場合について説明したが、他の誘電体材料を組み合わせた誘電体多層膜であってもよく、更には、光を反射する金属膜等であってもよい。また、基板、フォトディテクタ部、光導波路等は、ＩｎＰやＧａＡｓ等の材料により形成してもよい。また、ｎ側電極４１及びｐ側電極４２は、ＣｕやＡｕ等により形成してもよい。また、入力光導波路６０の幅やフォトディテクタ部の幅等についても、所望の特性を得ることができれば、自由に設計することができ、また、入力光導波路６０はテーパ構造となるように形成してもよい。
【００５０】
また、反射膜７１により反射された光による像の結像位置は、必ずしもディテクタ部の一方の側３０ａの端面ではなくともよく、入力光導波路６０に反射膜７１において反射された光が戻り光として入射しなければ、結像位置は多少ずれていてもよい。また、本実施の形態においては、ディテクタ部の一方の側３０ａにおいて反射光により結像される像が２つの場合について説明したが、結像される像は４つであってもよい。
【００５１】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における光半導体素子は、ディテクタ部の一方の側においても、入力光導波路の両側に反射膜を形成した構造の光半導体素子である。
【００５２】
図１７には、本実施の形態における光半導体素子の構造を示す。本実施の形態における光半導体素子は、ディテクタ部の一方の側３０ａにおいても、ｎ−Ｇｅ領域３１、ｉ−Ｇｅ層３０、ｐ−Ｓｉ領域２１、ｐ−−Ｓｉ層２０、ＢＯＸ層１２、Ｓｉ基板１１の一部をドライエッチング等により除去することにより端面１７０が形成されている。端面１７０は、入力光導波路６０が接続されている領域を除く領域に形成されており、形成された端面１７０を覆うように、誘電体多層膜を成膜することにより反射膜１７１が形成されている。尚、第１の実施の形態と同様に、ディテクタ部の他方の側３０ｂには端面７０が形成されており、端面７０を覆うように反射膜７１が形成されている。
【００５３】
本実施の形態においては、入力光導波路６０よりディテクタ部に一方の側３０ａに入射した光がディテクタ部の他方の側３０ｂにおける反射膜７１により反射され、減衰しきることなく一方の側３０ａに到達した場合であっても、反射膜１７１により反射される。このように反射膜１７１において反射した光はディテクタ部内に戻されるため、ｉ−Ｇｅ層３０における光の吸収を高めることができる。また、反射膜１７１が形成されていない場合には、反射膜７１において反射された反射光はディテクタ部の一方の側３０ａにおいて散乱等されるため迷光が発生したり、ノイズ等の原因となる場合がある。本実施の形態における光半導体素子は、ディテクタ部の一方の側３０ａに反射膜１７１が形成されているため、迷光の発生を防ぐことができ、また、ノイズを抑制することができる。
【００５４】
（光半導体素子の製造方法）
次に、本実施の形態における光半導体素子の製造方法について説明する。本実施の形態における光半導体素子の製造方法は、図５から図１０までの工程は、第１の実施の形態と同じであり、図１０以降の工程について、図１８から図２３に基づき説明する。
【００５５】
図１０に示す工程の後、図１８に示すように、ディテクタ部の反射面となる他方の側３０ｂの端面７０及び一方の側３０ａの端面１７０を形成するためのレジストパターン１８２を形成する。具体的には、ｎ−Ｇｅ領域３１が形成されている面に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、入力光導波路６０及びディテクタ部が形成される領域の上に、不図示のレジストパターンを形成する。これにより、入力光導波路６０及び入力光導波路６０が接続されている一方の側３０ａから他方の側３０ｂまでの長さＬｇが約２４．６６μｍの領域の上に、レジストパターン８２が形成される。尚、図１８（ａ）は、この工程における上面図であり、図１８（ｂ）は、図１８（ａ）における一点鎖線１８Ａ−１８Ｂにおいて切断した断面図である。
【００５６】
次に、図１９に示すように、レジストパターン１８２をマスクとして、ｎ−Ｇｅ領域３１、ｉ−Ｇｅ層３０、ｐ−Ｓｉ領域２１、ｐ−−Ｓｉ層２０、ＢＯＸ層１２、Ｓｉ基板１１の一部をドライエッチングにより除去することにより端面７０、１７０を形成する。これにより、ディテクタ部の他方の側３０ｂに端面７０が形成され、ディテクタ部の一方の側３０ａにおいて入力光導波路６０が接続されている領域を除く領域に端面７０が形成される。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図１９（ａ）は、この工程における上面図であり、図１９（ｂ）は、図１９（ａ）における一点鎖線１９Ａ−１９Ｂにおいて切断した断面図である。
【００５７】
次に、図２０に示すように、ＥＢ蒸着により誘電体多層膜を成膜することにより、反射膜１７１ａを形成する。反射膜１７１ａは、端面７０及び１７０において、膜厚が２６８．３５ｎｍのＳｉＯ２膜と、膜厚が１１１．５１ｎｍのＳｉ膜とを交互に４ペア成膜することにより形成する。尚、図２０（ａ）は、この工程における上面図であり、図２０（ｂ）は、図２０（ａ）における一点鎖線２０Ａ−２０Ｂにおいて切断した断面図である。
【００５８】
次に、図２１に示すように、端面７０及び端面７０の近傍と端面１７０及び端面１７０の近傍以外の領域に形成されている反射膜１７１ａを除去する。これにより、端面７０及び端面７０の近傍の領域に反射膜７１を形成し、端面１７０及び端面１７０の近傍の領域に反射膜１７１を形成する。具体的には、反射膜１７１ａが形成されている面に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行う。これにより、端面７０及び端面７０の近傍における反射膜７１が形成される領域と、端面１７０及び端面１７０の近傍における反射膜１７１が形成される領域の上に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の反射膜１７１ａをＩＣＰドライエッチングにより除去することにより、端面７０及び端面７０の近傍の領域に反射膜７１を形成し、端面１７０及び端面１７０の近傍の領域に反射膜１７１を形成する。尚、反射膜１７１は、ディテクタ部の一方の側３０ａにおいて入力光導波路６０が接続されている領域を除く領域に形成される。このように形成される反射膜７１及び１７１は、信号光となる波長が１．５５μｍの光に対し高い反射率を有している。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図２１（ａ）は、この工程における上面図であり、図２１（ｂ）は、図２１（ａ）における一点鎖線２１Ａ−２１Ｂにおいて切断した断面図である。
【００５９】
次に、図２２に示すように、ｉ−Ｇｅ層３０の側面及び上面、ｐ−Ｓｉ領域２１及びｐ−−Ｓｉ層２０の上面にクラッド層５０を形成し、更に、クラッド層５０にｎ側電極４１及びｐ側電極４２を形成するためのコンタクトホール５０ａ、５０ｂを形成する。具体的には、クラッド層５０は、プラズマＣＶＤにより膜厚が約１０００ｎｍのＳｉＯ２膜を成膜することにより形成する。この後、形成されたクラッド層５０の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、コンタクトホール５０ａ、５０ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるクラッド層５０をＩＣＰドライエッチングにより除去することにより、コンタクトホール５０ａ、５０ｂを形成する。このように形成されるコンタクトホール５０ａは、幅Ｗｅが約５．０μｍ、長さＬｅが約２４．０μｍの略長方形の形状となるように形成されており、底面においてｎ−Ｇｅ領域３１の表面が露出している。また、コンタクトホール５０ｂは、コンタクトホール５０ａの両側に、幅Ｗｆが約４．０μｍ、長さＬｅが約２４．０μｍの略長方形の形状となるように形成されており、底面において、ｐ−Ｓｉ領域２１の表面が露出している。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図２２（ａ）は、この工程における上面図であり、図２２（ｂ）は、図２２（ａ）における一点鎖線２２Ａ−２２Ｂにおいて切断した断面図である。
【００６０】
次に、図２３に示すように、コンタクトホール５０ａにｎ側電極４１、コンタクトホール５０ｂにｐ側電極４２を形成する。具体的には、コンタクトホール５０ａ、５０ｂが形成されているクラッド層５０の上に、スパッタリングにより、膜厚が約５００ｎｍのＡｌ膜を成膜する。この後、成膜されたＡｌ膜の上に、フォトレジストを塗布し、ｉ線露光装置により露光、現像を行うことにより、ｎ側電極４１及びｐ側電極４２が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のＡｌ膜をドライエッチングにより除去することにより、ｎ側電極４１及びｐ側電極４２を形成する。この後、Ｏ２アッシングにより不図示のレジストパターンを除去する。尚、図２３（ａ）は、この工程における上面図であり、図２３（ｂ）は、図２３（ａ）における一点鎖線２３Ａ−２３Ｂにおいて切断した断面図であり、図２３（ｃ）は、図２３（ａ）における一点鎖線２３Ｃ−２３Ｄにおいて切断した断面図である。
【００６１】
以上の工程により、本実施の形態における光半導体素子を作製することができる。
【００６２】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００６３】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００６４】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された入力光導波路と、
一方の側において前記入力光導波路が接続されているディテクタ部と、
前記ディテクタ部において、前記一方の側に対向する他方の側の端面に形成された反射膜と、
を有し、
前記ディテクタ部は、前記入力光導波路より入力された光を検出するものであって、
前記入力光導波路より前記ディテクタ部の一方の側に入力された光は、前記他方の側の端面に形成された前記反射膜により反射されることを特徴とする光半導体素子。
（付記２）
前記反射膜により反射された光は、前記一方の側において、前記入力光導波路と接続されている領域とは異なる領域に像を結像することを特徴とする付記１に記載の光半導体素子。
（付記３）
前記入力光導波路は、前記ディテクタ部の一方の側の中央部分に接続されており、
前記反射膜により反射された光は、前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側に、各々像を結像することを特徴とする付記２に記載の光半導体素子。
（付記４）
前記ディテクタ部の一方の側において、前記入力光導波路が接続されている領域の両側には、一方の側の端面が形成されており、
前記ディテクタ部の一方の側の端面には、反射膜が形成されていることを特徴とする付記１から３のいずれかに記載の光半導体素子。
（付記５）
前記基板は、シリコンにより形成されており、
前記基板の上には、酸化シリコン膜が形成されており、
前記酸化シリコン膜の上に、前記入力光導波路及び前記ディテクタ部が形成されており、
前記入力光導波路は、シリコン層により形成されており、
前記ディテクタ部は、シリコン層と前記シリコン層の上にゲルマニウムを含む材料により形成された層が積層されたものにより形成されており、
前記入力光導波路は、前記ディテクタ部におけるシリコン層と接続されていることを特徴とする付記１から４のいずれかに記載の光半導体素子。
（付記６）
前記端面は、前記ゲルマニウムを含む材料により形成された層をドライエッチングにより除去することにより形成されていることを特徴とする付記５に記載の光半導体素子。
（付記７）
前記シリコン層には、第１の導電型の不純物元素がドープされた第１の導電型領域が形成されており、前記第１の導電型領域の上の一部に、前記ゲルマニウムを含む材料により形成された層が形成されており、
前記ゲルマニウムを含む材料により形成された層の上面には、前記ゲルマニウムを含む材料により形成された層に第２の導電型の不純物元素がドープされた第２の導電型領域が形成されており、
前記第２の導電型領域の上に、一方の電極が形成されており、
前記ディテクタ部は、前記第１の導電型領域の一部、前記ゲルマニウムを含む材料により形成された層、前記第２の導電型領域により形成されており、
前記第１の導電型領域の上において、前記ゲルマニウムを含む材料により形成された層が形成されていない領域には、他方の電極が形成されていることを特徴とする付記５または６に記載の光半導体素子。
（付記８）
前記反射膜は、誘電体多層膜、金属膜、誘電体と半導体により形成される多層膜のいずれかにより形成されていることを特徴とする付記１から７のいずれかに記載の光半導体素子。
【符号の説明】
【００６５】
１０        ＳＯＩ基板
１１        Ｓｉ基板
１２        ＢＯＸ層
２０        ｐ−−Ｓｉ層
２１        ｐ−Ｓｉ領域
３０        ｉ−Ｇｅ層
３０ａ      ディテクタ部の一方の側
３０ｂ      ディテクタ部の他方の側
３１        ｎ−Ｇｅ領域
４１        ｎ側電極
４２        ｐ側電極
５０        クラッド層
６０        入力光導波路
７０        端面
７１        反射膜
【図１】
0006514904.tif 000005
【図２】
0006514904.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006514904.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0006514904.tif 000017
【図１４】
0006514904.tif 000018
【図１５】
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【図１６】
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【図１７】
0006514904.tif 000021
【図１８】
0006514904.tif 000022
【図１９】
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【図２０】
0006514904.tif 000024
【図２１】
0006514904.tif 000025
【図２２】
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【図２３】
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