(57)【特許請求の範囲】
【請求項１】
半導体基板上に被加工層を形成する工程と、
間隔を開けて配置された第１パターンおよび第２パターンを前記被加工層上に形成する工程と、
前記第１パターンおよび前記第２パターンを互いに向かい合う方向に屈曲させ、前記第１パターンおよび前記第２パターンの上部が接触したアーチパターンを形成する工程と、
前記アーチパターンをマスクとして前記被加工層をエッチングすることにより、前記アーチパターンの幅に対応した線幅を有するラインパターンを形成する工程と、を備え、
前記アーチパターンを形成する工程は、
前記第１パターンおよび前記第２パターンを帯電させる工程を備え、
前記第１パターンおよび前記第２パターンに働くクーロン力に基づいて前記第１パターンおよび前記第２パターンを互いに向かい合う方向に屈曲させる、
半導体装置の製造方法。
【請求項２】
前記第１パターンおよび前記第２パターンが等間隔で交互に配置された第１領域と、
前記第１パターンおよび前記第２パターンが非等間隔で交互に配置された第２領域とを備え、
前記第１領域では、前記第１パターンおよび前記第２パターンは屈曲せず、
前記第２領域では、前記第１パターンおよび前記第２パターンが屈曲することで前記アーチパターンが形成される請求項１に記載の半導体装置の製造方法。  
【請求項３】
前記第１領域では、前記第１パターンおよび前記第２パターンに基づいて前記被加工層に第１ラインパターンが形成され、
前記第２領域では、前記アーチパターンに基づいて前記被加工層に第２ラインパターンが形成され、
前記第２ラインパターンは前記第１ラインパターンよりも線幅が太い請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
リソグラフィーの解像限界以下のラインパターンを形成するため、側壁プロセスを用いる方法がある。この側壁プロセスでは、ライン幅が一定になり、異なるライン幅のラインパターンを形成する場合は再度パターニングを行う必要があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１７５０３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、リソグラフィーの解像限界以下のラインパターンと、それよりもライン幅が大きいラインパターンを一括して形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、半導体基板上に被加工層を形成する工程と、間隔を開けて配置された第１パターンおよび第２パターンを前記被加工層上に形成する工程と、前記第１パターンおよび前記第２パターンを互いに向かい合う方向に屈曲させ、前記第１パターンおよび前記第２パターンの上部が接触したアーチパターンを形成する工程と、前記アーチパターンをマスクとして前記被加工層をエッチングすることにより、前記アーチパターンの幅に対応した線幅を有するラインパターンを形成する工程と、を備え、前記アーチパターンを形成する工程は、前記第１パターンおよび前記第２パターンを帯電させる工程を備え、前記第１パターンおよび前記第２パターンに働くクーロン力に基づいて前記第１パターンおよび前記第２パターンを互いに向かい合う方向に屈曲させる。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｃ）および図３（ａ´）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜図５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
【図９】図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図１（ｃ）、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）および図３（ａ´）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、被加工層２、マスク層３、中間層４および芯材層５をベース層１上に順次成膜する。ベース層１および被加工層２は、半導体基板であってもよいし、シリコン酸化膜またはシリコン窒化膜などの絶縁体膜であってもよいし、アモルファスシリコンまたは多結晶シリコンなどの半導体膜であってもよいし、ＡｌまたはＣｕなどの金属膜であってもよい。マスク層３は、レジスト膜などの有機膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの絶縁体膜であってもよいし、アモルファスシリコンまたは多結晶シリコンなどの半導体膜であってもよい。中間層４は、シリコン酸化膜などの絶縁体膜などを用いることができ、不要ならば無くても良い。芯材層５は、レジスト膜などを用いることができる。
【０００９】
次に、図１（ｂ）に示すように、フォトリソグラフィ技術を用いることにより芯材層５をパターニングし、芯材パターン５Ａ、５Ｂを中間層４上に形成する。芯材パターン５Ａ、５Ｂは、ライン＆スペースとすることができる。この時、芯材パターン５Ｂの幅は芯材パターン５Ａの幅より太くすることができる。芯材パターン５Ａは領域Ｒ１、芯材パターン５Ｂは領域Ｒ２に配置することができる。領域Ｒ１に形成されるデバイスは、領域Ｒ２に形成されるデバイスよりも微細化することができる。例えば、領域Ｒ１には、ＮＡＮＤフラッシュメモリのメモリセルアレイ、領域Ｒ２には、メモリセルアレイの周辺回路を形成することができる。
【００１０】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン５Ａ、５Ｂが覆われるように側壁層６を中間層４上に成膜する。側壁層６は芯材層５よりもエッチングレートの低い材料を選択することができる。例えば、芯材層５がレジスト膜の場合、側壁層６はシリコン酸化膜などの無機膜を用いることができる。
【００１１】
次に、図２（ａ）に示すように、ＲＩＥなどの異方性エッチングにて芯材パターン５Ａ、５Ｂの表面が露出するまで側壁層６を薄膜化することにより、芯材パターン５Ａ、５Ｂの側壁に側壁パターン６Ａ、６Ｂをそれぞれ形成する。なお、側壁パターン６Ａ、６Ｂの線幅は、フォトリソグラフィの解像限界未満に設定することができる。
【００１２】
次に、図２（ｂ）に示すように、ドライエッチングやウェットエッチングなどの方法にて芯材パターン５Ａ、５Ｂをエッチングすることにより、側壁パターン６Ａ、６Ｂ間の芯材パターン５Ａ、５Ｂを除去する。
【００１３】
次に、図２（ｃ）に示すように、側壁パターン６Ａ、６Ｂをマスクとして中間層４およびマスク層３をエッチングすることにより、マスクパターン３Ａ、３Ｂを被加工層２上に形成する。
【００１４】
次に、図３（ａ）に示すように、マスクパターン３Ａ、３Ｂに電子線ＥＶを照射することにより、マスクパターン３Ａ、３Ｂに電荷ｅを帯電させる。この時、マスクパターン３Ａ、３Ｂ間には、電荷ｅに基づくクーロン力が発生する。ここで、マスクパターン３Ｂでは、狭い間隔Ｄ１と広い間隔Ｄ２が交互に設定される。そして、狭い間隔Ｄ１では広い間隔Ｄ２に比べてマスクパターン３Ｂ間に働く斥力が大きくなる。このため、マスクパターン３Ｂには、広い間隔Ｄ２の方向に折れ曲がる斥力ＦＥが発生する。なお、電子線ＥＶを全面に照射させるために、測長ＳＥＭ（ＣＤ−ＳＥＭ：Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）や断面ＳＥＭなどを用いることができる。
【００１５】
なお、図３（ａ´）に示すように、電子線ＥＶの照射経路の途中に遮蔽板ＭＫを配置し、斥力ＦＥの発生に寄与しないマスクパターン３Ａには電子線ＥＶが照射されないようにしてもよい。なお、電子線ＥＶを局所的に照射させるために、電子線描画装置などを用いるようにしてもよい。
【００１６】
この時、図３（ｂ）に示すように、マスクパターン３Ｂが広い間隔Ｄ２の方向に折れ曲がることで、間隔Ｄ２を隔てて対向するマスクパターン３Ｂの上部が接触し、アーチパターン３Ｃが被加工層２上に形成される。
【００１７】
次に、図３（ｃ）に示すように、マスクパターン３Ａおよびアーチパターン３Ｃをマスクとして被加工層２をエッチングすることにより、加工パターン２Ａ、２Ｃをベース層１上に形成する。この時、加工パターン２Ｃの線幅は加工パターン２Ａの線幅よりも太くすることができる。例えば、加工パターン２Ａの線幅はフォトリソグラフィの解像限界未満に設定することができる。加工パターン２Ｃの線幅はフォトリソグラフィの解像限界以上に設定することができる。
ここで、マスクパターン３Ａおよびアーチパターン３Ｃを被加工層２上に形成することにより、加工パターン２Ａ、２Ｃを形成するために、加工パターン２Ｃの線幅に対応したフォトリソグラフィを行う必要がなくなり、フォトリソグラフィの回数を減らすことができる。
【００１８】
（第２実施形態）
図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、犠牲層１３、中間層１４および芯材層１５をベース層１１上に順次成膜する。ベース層１１は、半導体基板であってもよいし、シリコン酸化膜またはシリコン窒化膜などの絶縁体膜であってもよいし、アモルファスシリコンまたは多結晶シリコンなどの半導体膜であってもよいし、ＡｌまたはＣｕなどの金属膜であってもよい。犠牲層１３は、レジスト膜などの有機膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの絶縁体膜であってもよいし、アモルファスシリコンまたは多結晶シリコンなどの半導体膜であってもよい。中間層１４は、シリコン酸化膜などの絶縁体膜などを用いることができ、不要ならば無くても良い。芯材層１５は、レジスト膜などを用いることができる。
【００１９】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いることにより芯材層１５をパターニングし、芯材パターン１５Ａを中間層１４上に形成する。芯材パターン１５Ａは、ライン＆スペースとすることができる。
【００２０】
次に、図４（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン１５Ａが覆われるように側壁層１６を中間層１４上に成膜する。側壁層１６は芯材層１５よりもエッチングレートの低い材料を選択することができる。例えば、芯材層１５がレジスト膜の場合、側壁層１６はシリコン酸化膜などの無機膜を用いることができる。
【００２１】
次に、図５（ａ）に示すように、ＲＩＥなどの異方性エッチングにて芯材パターン１５Ａの表面が露出するまで側壁層１６を薄膜化することにより、芯材パターン１５Ａの側壁に側壁パターン１６Ａを形成する。
【００２２】
次に、図５（ｂ）に示すように、ドライエッチングやウェットエッチングなどの方法にて芯材パターン１５Ａをエッチングすることにより、側壁パターン１６Ａ間の芯材パターン１５Ａを除去する。
【００２３】
次に、図５（ｃ）に示すように、側壁パターン１６Ａをマスクとして中間層１４および犠牲層１３をエッチングすることにより、鉛直パターン１３Ａをベース層１１上に形成する。
【００２４】
次に、図６（ａ）に示すように、鉛直パターン１３Ａに電子線ＥＶを照射することにより、鉛直パターン１３Ａに電荷ｅを帯電させる。この時、鉛直パターン１３Ａ間には、電荷ｅに基づくクーロン力が発生する。ここで、鉛直パターン１３Ａでは、狭い間隔Ｄ１と広い間隔Ｄ２が交互に設定される。そして、狭い間隔Ｄ１では広い間隔Ｄ２に比べて鉛直パターン１３Ａ間に働く斥力が大きくなる。このため、鉛直パターン１３Ａには、広い間隔Ｄ２の方向に折れ曲がる斥力ＦＥが発生する。
【００２５】
この時、図６（ｂ）に示すように、鉛直パターン１３Ａが広い間隔Ｄ２の方向に折れ曲がることで、間隔Ｄ２を隔てて対向する鉛直パターン１３Ａの上部が接触し、アーチパターン１３Ｃがベース層１１上に形成される。
【００２６】
次に、図６（ｃ）に示すように、ＣＶＤまたはスパッタなどの方法にてアーチパターン１３Ｃ全体が覆われるように導電体１７をベース層１１上に堆積する。導電体１７は、ＡｌまたはＣｕなどの金属膜であってもよいし、不純物が添加されたアモルファスシリコンまたは多結晶シリコンなどの半導体膜であってもよい。
【００２７】
次に、図７（ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法にてアーチパターン１３Ｃが露出するまで導電体１７を薄膜化する。この時、導電体１７が分断されることにより導電層１７Ａが形成される。この導電層１７Ａは配線や電極などに用いることができる。アーチパターン１３Ｃを露出させる場合、各アーチパターン１３Ｃの上部は繋がっていてもよいし、離れていてもよい。
【００２８】
次に、図７（ｂ）に示すように、ドライエッチングやウェットエッチングなどの方法にてアーチパターン１３Ｃをエッチングすることにより、導電層１７Ａ間のアーチパターン１３Ｃを除去する。この時、導電層１７Ａ間にはエアギャップ１８を設けることができる。
【００２９】
次に、図７（ｃ）に示すように、プラズマＣＶＤなどの方法にて絶縁層１９を導電層１７Ａ上に形成する。絶縁層１９は、例えば、シリコン酸化膜などを用いることができる。ここで、絶縁層１９でエアギャップ１８が消失しないようにすることができる。また、導電層１７Ａの上面の幅Ｗ２は下面の幅Ｗ１より大きくすることができる。また、ベース層１１に対する導電層１７Ａの上部の側面１７Ｂの傾斜角θ２は、下部の側面１７Ｂの傾斜角θ１よりも大きくすることができる。傾斜角θ２は、導電層１７Ａの下部から上部に向かって徐々に大きくすることができる。この時、導電層１７Ａの断面は漏斗状またはラッパ状またはベル状とすることができる。
ここで、導電層１７Ａ間にエアギャップ１８を形成することにより、導電層１７Ａ間の電気的な干渉を低減することができる。また、アーチパターン１３Ｃ間に導電体１７を埋め込むことにより、エアギャップ１８の形成にかかる工程数を減らすことができる。
【００３０】
なお、上述した実施形態では、アーチパターン３Ｃ、１３Ｃを形成するために、電子線ＥＶを照射する方法について示したが、本発明は電子線ＥＶを照射する方法に限定されることなく、３Ｄプリンタなどを用いるようにしてもよい。  
【００３１】
（第３実施形態）
図８は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
図８において、絶縁層２１にはコンタクトプラグ２２が埋め込まれている。コンタクトプラグ２２上には、下層配線２７が形成されている。下層配線２７間にはエアギャップ２８が設けられている。下層配線２７上には、エアギャップ２８が消失しないように絶縁層２９が形成されている。絶縁層２９には、コンタクトプラグ２３が下層配線２７上の位置に埋め込まれている。コンタクトプラグ２３上には、上層配線２４が形成されている。
【００３２】
この時、下層配線２７は、図７（ｃ）の導電層１７Ａと同様の断面形状をとることができる。エアギャップ２８は、図７（ｃ）のエアギャップ１８と同様の断面形状をとることができる。
ここで、下層配線２７の上面の幅を下面の幅より大きくすることにより、コンタクトプラグ２３の位置ずれが発生した場合においても、コンタクトプラグ２３が下層配線２７とオープンになるのを防止することができる。
【００３３】
（第４実施形態）
図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
図９において、絶縁層３１上には、下層配線２７Ａが形成されている。下層配線２７Ａ間にはエアギャップ２８Ａが設けられている。下層配線２７Ａ上には、エアギャップ２８Ａが消失しないように絶縁層２９Ａが形成されている。絶縁層２９Ａ上には、上層配線２７Ｂが形成されている。上層配線２７Ｂ間にはエアギャップ２８Ｂが設けられている。上層配線２７Ｂ上には、エアギャップ２８Ｂが消失しないように絶縁層２９Ｂが形成されている。
【００３４】
この時、各下層配線２７Ａ、２７Ｂは、図８の下層配線２７と同様の断面形状をとることができる。各エアギャップ２８Ａ、２８Ｂは、図８のエアギャップ２８と同様の断面形状をとることができる。
ここで、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）の工程を繰り返すことで、エアギャップ２８Ａ、２８Ｂの積層構造を形成することができる。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１  ベース層、２  被加工層、  ３  マスク層、３Ａ、３Ｂ  マスクパターン、３Ｃ  アーチパターン、４  中間層、５  芯材層、５Ａ、５Ｂ  芯材パターン、６  側壁層、６Ａ、６Ｂ  側壁パターン、２Ａ、２Ｃ  加工パターン
【図１】
0006473060.tif 000002
【図２】
0006473060.tif 000003
【図３】
0006473060.tif 000004
【図４】
0006473060.tif 000005
【図５】
0006473060.tif 000006
【図６】
0006473060.tif 000007
【図７】
0006473060.tif 000008
【図８】
0006473060.tif 000009
【図９】
0006473060.tif 000010