(57)【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成され２つ以上の薄膜電極及び１つ以上の薄膜誘電体を交互に積層してなる容量形成部と、前記薄膜電極と電気的に接続する中間電極と、前記容量形成部及び前記中間電極を封止する封止部材と、少なくとも前記封止部材の側面に形成された外部電極とを備え、
前記容量形成部には前記薄膜電極が１層おきに内面に露出するように凹部が形成され、
前記中間電極は、前記容量形成部の前記凹部内面において前記薄膜電極と接続するよう前記容量形成部の前記凹部内面から前記容量形成部の前記外部電極側の上面及び側面を経て前記支持基板の上面に亘って形成され且つ前記封止部材の側面において露出するよう形成され、
前記支持基板と前記容量形成部と前記中間電極と前記封止部材とからなる部分積層体が前記容量形成部の積層方向に複数段積み重ねられており、
前記外部電極は、複数段積み重ねられた前記部分積層体の側面において前記封止部材から露出する複数の前記中間電極と電気的に接続している
ことを特徴とする薄膜キャパシタ。
【請求項２】
前記中間電極は前記容量形成部において前記薄膜電極の露出部から前記容量形成部の上面に亘って形成されており、且つ、前記薄膜電極を透過的に厚み方向に重ね合わせてみた場合における前記薄膜電極の重なり合う領域には前記中間電極は形成されていない
ことを特徴とする請求項１記載の薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜製造プロセスにより支持基板上に薄膜電極と薄膜誘電体を交互に積層した容量形成部を有する薄膜キャパシタに関する。
【背景技術】
【０００２】
電子部品としてのキャパシタの低背化という観点から、近年、支持基板上に薄膜製造プロセスにより形成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量発生部を有する薄膜キャパシタが注目されてきている。このような薄膜キャパシタでは、高容量を得るために、容量発生部において多数の薄膜電極と薄膜誘電体とを積層化した構造が検討されている。
【０００３】
このような構造の薄膜キャパシタとしては、容量発生部を、下方（支持基板方向）から上方にむけて端部が段差となったピラミッド構造としたものが知られている。このピラミッド構造の容量発生部は、薄膜電極と薄膜誘電体を交互に一括して成膜した後に、上層からエッチング処理などにより加工したものである。しかし、このような構造では、薄膜電極の交差面積が減少してしまい、容量密度が低下するという問題があった。
【０００４】
このような問題を解決するために、薄膜電極のみをパターニング加工し、薄膜誘電体については加工を行わず、結果としてＭＬＣＣ（Multi-Layer Ceramic Capacitor）と同様な構造となる薄膜キャパシタが提案されている。
【０００５】
ＭＬＣＣと同様の構造で薄膜キャパシタを製造しようとする場合、各々の薄膜電極と外部電極とを確実に電気的に接続する手法が重要となる。この手法として従来、積層した薄膜電極の各々の端部をダイシングにより露出させ、外部電極と直接接続させたものが提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２１４５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ダイシングで露出させた薄膜電極及びその周辺の薄膜誘電体には、機械的なダメージが発生してしまい、顕著な特性劣化が発生することが問題となっている。構造破損に伴うショートの発生以外にも、薄膜電極と外部電極の電気的な接続が不確実となることによる容量抜けや、素子の信頼性にも大きなバラツキがあることが問題となっている。具体例として、５層積層構造のキャパシタでは、約４０％の頻度でショート不良が発生し、さらに約３０％の素子で容量抜けが発生した。また、同じ素子の高温バイアス試験を実施してみたところ、ワイブルプロットの傾きが小さく、素子間で信頼性のバラツキが大きいものとなっていた。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、高信頼性且つ高容量化を図ることができる薄膜キャパシタを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本願発明に係る薄膜キャパシタは、支持基板と、前記支持基板上に形成され２つ以上の薄膜電極及び１つ以上の薄膜誘電体を交互に積層してなる容量形成部と、前記薄膜電極と電気的に接続する中間電極と、前記容量形成部及び前記中間電極を封止する封止部材と、少なくとも前記封止部材の側面に形成された外部電極とを備え、前記容量形成部には前記薄膜電極が１層おきに内面に露出するように凹部が形成され、前記中間電極は、前記容量形成部の前記凹部内面において前記薄膜電極と接続するよう前記容量形成部の前記凹部内面から前記容量形成部の前記外部電極側の上面及び側面を経て前記支持基板の上面に亘って形成され且つ前記封止部材の側面において露出するよう形成され、前記支持基板と前記容量形成部と前記中間電極と前記封止部材とからなる部分積層体が前記容量形成部の積層方向に複数段積み重ねられており、前記外部電極は、複数段積み重ねられた前記部分積層体の側面において前記封止部材から露出する複数の前記中間電極と電気的に接続していることを特徴とする。
【００１１】
本発明によれば、外部電極は薄膜電極と直接接続するのではなく中間電極を介在して接続する。ここで容量形成部に薄膜電極を露出させる工程としては機械的なダイシングを採用する必要がない。このため、容量形成部に薄膜電極を露出させる工程において機械的なダメージを与えないようにすることができる。これにより高信頼性・高容量化を図ることができる。
【００１４】
さらに本発明の好適な態様の他の例としては、中間電極は容量形成部において薄膜電極露出部から容量形成部の上面に亘って形成されており、且つ、薄膜電極を透過的に厚み方向に重ね合わせてみた場合における薄膜電極の重なり合う領域には中間電極は形成されていないことを特徴とするもの挙げられる。
【発明の効果】
【００１５】
本発明によれば、容量形成部に薄膜電極を露出させる工程において機械的なダメージを与えないようにすることができるので、高信頼性・高容量化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態における薄膜キャパシタの断面図
【図２】第１の実施の形態における製造工程を説明する図
【図３】第１の実施の形態における製造工程を説明する図
【図４】第２の実施の形態における薄膜キャパシタの断面図
【図５】第２の実施の形態における製造工程を説明する図
【図６】第３の実施の形態における薄膜キャパシタの断面図
【図７】第３の実施の形態における製造工程を説明する図
【図８】第４の実施の形態における薄膜キャパシタの断面図
【図９】第５の実施の形態における薄膜キャパシタの断面図
【図１０】第５の実施の形態の他の例に係る薄膜キャパシタの断面図
【発明を実施するための形態】
【００１７】
（第１の実施の形態）
本発明の実施の形態に係る薄膜キャパシタについて図面を参照して説明する。図１は第１の実施の形態に係る薄膜キャパシタの断面図である。なお、本願での各図は、説明の便宜上模式的に表したものであり、正確な縮尺で記載されていない点に留意されたい。
【００１８】
薄膜キャパシタ１００は、図１に示すように、支持基板１１０と、支持基板１１０上に形成された薄膜電極層１２１と薄膜誘電体層１２２とを交互に積層してなる容量形成部１２０と、容量形成部１２０の上面に形成され最も上層の薄膜電極層１２１を保護する保護層１３０と、薄膜電極層１２１と電気的に接続する一対の中間電極１４０と、容量形成部１２０及び保護層１３０並びに中間電極１４０を封止する封止部材１５０と、それぞれ対応する中間電極１４０と電気的に接続する一対の外部電極１６０とを備えている。
【００１９】
支持基板１１０としては、例えば、石英，アルミナ，サファイア，ガラス等の絶縁性の無機材料からなる支持基板、又は、Ｓｉ等の導電性の無機材料からなる支持基板から形成してもよい。なお、支持基板１１０として導電性支持基板を用いる場合には、当該支持基板１１０上には絶縁層が形成されていることが好ましい。また支持基板１１０上には薄膜電極層１２１との接着性を向上させるために接着層が形成されていることが好ましい。あるいは、支持基板１１０としては、例えば樹脂フィルム等の有機材料からなるものを用いてもよい。ただし、薄いフィルムはハンドリングが困難であることから、樹脂フィルムをＳｉ等の平滑性の良い支持基板に仮接合させたものを用いてもよい。
【００２０】
２つ以上の薄膜電極層１２１及び１つ以上の薄膜誘電体層１２２による容量形成部１２０は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）と呼ばれる構造体である。
【００２１】
薄膜電極層１２１は、一層ごとに交互に異なるパターンで形成されており、一層おきにそれぞれ異なる中間電極１４０と電気的に接続されている。薄膜電極層１２１は、種々の導電性の材料を用いることができるが、例えばＣｕ、Ｎｉ、Ｐｔ、Ａｌ、Ｔｉ、Ｉｒ，Ｒｕ等の金属、或いはＲｕＯ２，ＩｒＯ２等の導電性を示す酸化物が用いられる。薄膜電極層１２１の成膜にはスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、蒸着、ＡＬＤ（Atomic Layer Deposition）等が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。
【００２２】
薄膜誘電体層１２２は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等の酸化物が望ましい。薄膜誘電体膜１２２の成膜手法も薄膜電極層１２１と同様の手法が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。
【００２３】
保護層１３０は、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ＢＳＴといった無機材料またはポリイミド等の有機樹脂を用いる。なお、保護層１３０は、単一材料のみを用いても良いが、２種類以上を組み合わせてもよい。
【００２４】
薄膜電極層１２１及び薄膜誘電体層１２２を積層してなる容量形成部１２０並びに容量形成部１２０の上面に形成された保護層１３０からなる積層体には、各中間電極１４０を形成するための凹部１４５が形成されている。凹部１４５は、その内面に薄膜誘電体層１２２が一層おきに露出する位置に形成されている。凹部１４５は、容量形成部１２０及び保護層１３０の外形を加工する工程と同時に加工される。該加工工程は、レジストでパターンを形成する工程、ＲＩＥ（Reactive Ion Etching）、イオンミリング等のドライプロセスを用いて積層体を除去する工程が含まれる。
【００２５】
中間電極１４０は、容量形成部１２０及び保護層１３０からなる積層体の上面及び側面から支持基板１１０上面に亘って形成されている。さらに中間電極１４０は、前記凹部１４５の内面にも形成されている。これにより薄膜電極層１２１は一層おきに電気的に接続される。ここで、中間電極１４０は、容量形成部１２０において薄膜電極層１２１の交差領域、すなわち、薄膜電極層１２１を透過的に厚み方向に重ね合わせてみた場合における薄膜電極層１２１の重なり合う領域には形成されていない点に留意されたい。中間電極１４０は、薄膜電極１２１と同じ種類の金属でも可能であるが、Ｔｉ、Ｎｉといったバリア性を有する金属を用いることが望ましい。中間電極１４０の形成手法は、薄膜電極層１２１と同様の手法が採用され、その手法は限定されない。
【００２６】
封止部材１５０は、容量形成部１２０及び保護層１３０からなる積層体並びに中間電極１４０を被覆し且つ上面が平坦となるように形成されている。ただし、封止部材１５０は、支持基板１１０上に形成されている中間電極１４０の一部は露出するように形成されている。封止部材１５０としては、ポリイミド等の樹脂が用いられる。封止部材１５０は、支持基板１１０で用いられた樹脂と同じ種類且つ厚さとすることが好ましいが、その種類は限定されない。該封止部材１５０は凹部１４５を充填する。したがって、封止部材１５０は、凹部１４５を埋めて表面が平坦になる程度の厚みで形成することが望ましい。
【００２７】
外部電極１６０は、例えば、Ｔｉ／Ｃｕ／Ｎｉ／Ｓｎといった数種類の材料をスパッタ、電子線蒸着、めっき等の手法を用いて成膜して形成する。この時、外部電極１６０は、支持基板１１０の上面に露出している中間電極１４０と電気的に接続されている。
【００２８】
次に本実施の形態における薄膜キャパシタ１００の製造方法について図２及び図３を参照して説明する。図２及び図３は薄膜キャパシタの製造工程を説明する図である。
【００２９】
まず、支持基板１１０を用意し（図２（ａ））、該支持基板１１０に、ＭＩＭ構造の容量形成部１２０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層１２１を支持基板１１０の全面に成膜する。（図２（ｂ））。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法を用いて、薄膜電極層１２１を所定の形状にパターンニングする（図２（ｃ））。次に、薄膜電極層１２１の上に、スパッタリング法等を使用して薄膜誘電体層１２２を形成する（図２（ｄ））。以上の工程を所定回数繰り返す。ただし、薄膜電極層１２１は一層おきにパターンが異なる。これにより、薄膜電極層１２１及び薄膜誘電体層１２２を積層してなる容量形成部１２０が形成される（図２（ｅ））。なお、容量形成部１２０の最上層は薄膜電極層１２１である。また、薄膜導体層１２１は所定形状にパターンニングされていることから、薄膜導体層１２１と薄膜誘電体層１２２を積層してなる容量形成部１２０は中心部から端部にいくにしたがって徐々に薄くなっている。
【００３０】
次に、容量形成部１２０の上面の全体に亘って、スパッタリング法等を使用して保護層１３０を形成する（図２（ｆ））。
【００３１】
次に、容量形成部１２０及び保護層１３０からなる積層体が所定の外形形状となり且つ所定位置に凹部１４５が形成されるように、容量形成部１２０及び保護層１３０の除去加工を行う（図３（ｇ））。この除去加工は、フォトリソグラフィ法等で所定のパターンのレジストを形成する工程と、ドライエッチング法で積層体を除去する工程が含まれる。ここでレジストにはテーパを形成しておくことが望ましい。この工程により、容量形成部１２０の側方では支持基板１１０の上面が露出するとともに、所定の位置に凹部１４５が形成される。なお、凹部１４５の底面は支持基板１１０の上面となっており、またレジストのテーパにより内面がテーパ形状となっている。さらに凹部１４５の内面には、薄膜電極層１２１が一層おきに露出する。
【００３２】
次に、容量形成部１２０及び保護層１３０からなる積層体の上面及び側面から支持基板１１０上面に亘って、スパッタリング法等を使用して中間電極１４０を形成する（図３（ｈ））。このとき中間電極１４０は、凹部１４５の内面にも形成される。
【００３３】
次に、容量形成部１２０及び保護層１３０からなる積層体及び中間電極１４０を封止するように封止部材１５０を形成する（図３（ｉ））。ここで封止部材１５０は、上面が平坦となり、容量形成部１２０の側方において支持基板１１０上の中間電極１４０が露出するように形成される。また、この工程において凹部１４５にも封止部材１５０が充填される。
【００３４】
次に、封止部材１５０の上面及び側面から支持基板１１０上の中間電極１４０に亘って、スパッタリング法等を使用して外部電極１６０を形成する（図３（ｊ））。
【００３５】
最後に、封止部材１５０の側方の所定の位置においてダイシングすることにより所定サイズの薄膜キャパシタ１００が得られる。
【００３６】
このような薄膜キャパシタ１００によれば、凹部１４５の形成領域、換言すれば、薄膜電極層１２１と中間電極１４０との接続領域と、部品サイズに加工するダイシング領域とが異なる領域となっている。したがって、凹部１４５の形成工程とダイシング工程とは別工程となるので、凹部１４５の形成工程では機械的なダイシング処理ではなく、ドライプロセス法等を採用することができる。一方、部品サイズに加工するダイシング工程では、薄膜誘電体層１２２を切削することがない。これにより機械的なダメージを軽減できるので高信頼性及び高容量化を図ることができる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る薄膜キャパシタについて図４を参照して説明する。図４は第２の実施の形態に係る薄膜キャパシタの断面図である。本実施の形態が第１の実施の形態と異なる点は外部電極と中間電極の接続形態にある。その他の構造については第１の実施の形態と同様なので、ここでは相違点のみを詳述する。
【００３８】
本実施の形態に係る薄膜キャパシタ２００は、支持基板２１０と、支持基板２１０上に形成された薄膜電極層２２１と薄膜誘電体層２２２とを交互に積層してなる容量形成部２２０と、容量形成部２２０の上面に形成され最も上層の薄膜電極層２２１を保護する保護層２３０と、薄膜電極層２２１と電気的に接続する一対の中間電極２４０と、容量形成部２２０及び保護層２３０並びに中間電極２４０を封止する封止部材２５０と、それぞれ対応する中間電極２４０と電気的に接続する一対の外部電極２６０とを備えている。
【００３９】
本実施の形態に係る薄膜キャパシタ２００では、第１の実施の形態とは異なり、中間電極２４０は封止部材２５０の側面にのみ露出し、封止部材２５０の側面において外部電極２６０と接続する。外部電極２６０は封止部材２５０の側面から該側面に隣接する上面及び下面の一部に亘って形成される。外部電極２６０の形成方法や材質としては任意のものを採用できる。例えば、従来のＭＬＣＣと同様に、封止部材２５０の側面にディップ法等で導電性ペーストを塗布し、所定の温度で焼成し、さらに表面にＣｕ、Ｎｉ、Ｓｎ等をメッキすることにより外部電極２６０を形成する方法がある。他の方法としては、例えば、Ｔｉ／Ｃｕ／Ｎｉ／Ｓｎといった数種類の材料をスパッタ、電子線蒸着、めっき等の手法を用いて成膜して形成する方法がある。
【００４０】
本実施の形態に係る薄膜キャパシタの製造方法について図５を参照して説明する。薄膜電極層２２１及び薄膜誘電体層２２２を交互に積層してなる容量形成部２２０、保護層２３０、凹部２４５、中間電極２４０を形成するまでの工程は、第１の実施の形態と同様である（図２（ａ）〜（ｆ）、図３（ｇ）〜（ｈ）参照）。
【００４１】
次に、容量形成部２２０及び保護層２３０からなる積層体及び中間電極２４０を封止するように封止部材２５０を形成する（図５（ｉ））。ここで封止部２５０は、上面全体が平坦となるように形成される。また、この工程において凹部２４５にも封止部材２５０が充填される。
【００４２】
次に、封止部材２５０の側面に中間電極２４０が露出するように所定の位置においてダイシングする（図５（ｊ））。
【００４３】
最後に、封止部材２５０の側面に中間電極２４０と電気的に接続するように外部電極２６０を形成し、薄膜キャパシタ２００が得られる。
【００４４】
本実施の形態に係る薄膜キャパシタ２００によっても第１の実施の形態と同様の効果を得ることができる。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態に係る薄膜キャパシタについて図６を参照して説明する。図６は第３の実施の形態に係る薄膜キャパシタの断面図である。本実施の形態が第１の実施の形態と異なる点は中間電極の薄膜電極層の接続形態にある。その他の構造については第１の実施の形態と同様なので、ここでは相違点のみを詳述する。
【００４６】
本実施の形態に係る薄膜キャパシタ３００は、支持基板３１０と、支持基板３１０上に形成された薄膜電極層３２１と薄膜誘電体層３２２とを交互に積層してなる容量形成部３２０と、容量形成部３２０の上面に形成され最も上層の薄膜電極層３２１を保護する保護層３３０と、薄膜電極層３２１と電気的に接続する一対の中間電極３４０と、容量形成部３２０及び保護層３３０並びに中間電極３４０を封止する封止部材３５０と、それぞれ対応する中間電極３４０と電気的に接続する一対の外部電極３６０とを備えている。
【００４７】
本実施の形態に係る薄膜キャパシタ３００では、第１の実施の形態とは異なり、薄膜電極層３２１と中間電極３４０とは容量形成部３２０の側面において接続する。したがって、第１の実施の形態とは異なり、容量形成部３２０及び保護層３３０からなる積層体には凹部は形成されていない。
【００４８】
本実施の形態に係る薄膜キャパシタの製造方法について図７を参照して説明する。薄膜電極層３２１及び薄膜誘電体層３２２を交互に積層してなる容量形成部３２０、保護層３３０を形成するまでの工程は、第１の実施の形態と同様である（図２（ａ）〜（ｆ）参照）。
【００４９】
次に、容量形成部３２０及び保護層３３０からなる積層体が所定の外形形状となるように、容量形成部３２０及び保護層３３０の除去加工を行う（図７（ｇ））。この除去加工は、フォトリソグラフィ法等で所定のパターンのレジストを形成する工程と、ドライエッチング法で積層体を除去する工程が含まれる。この工程により、容量形成部３２０の側方では支持基板３１０の上面が露出する。
【００５０】
次に、容量形成部３２０及び保護層３３０からなる積層体の上面及び側面から支持基板３１０上面に亘って、スパッタリング法等を使用して中間電極３４０を形成する（図７（ｈ））。
【００５１】
次に、容量形成部３２０及び保護層３３０からなる積層体及び中間電極３４０を封止するように封止部材３５０を形成する（図７（ｉ））。ここで封止部材３５０は、上面が平坦となり、容量形成部３２０の側方において支持基板３１０上の中間電極３４０が露出するように形成される。
【００５２】
次に、封止部材３５０の上面及び側面から支持基板３１０上の中間電極３４０に亘って、スパッタリング法等を使用して外部電極３６０を形成する（図７（ｊ））。
【００５３】
最後に、封止部材３５０の側方の所定の位置においてダイシングすることにより所定サイズの薄膜キャパシタ３００が得られる。
【００５４】
本実施の形態に係る薄膜キャパシタ３００によっても第１の実施の形態と同様の効果を得ることができる。
【００５５】
（第４の実施の形態）
本発明の第４の実施の形態に係る薄膜キャパシタについて図８を参照して説明する。図８は第４の実施の形態に係る薄膜キャパシタの断面図である。本実施の形態が第１の実施の形態と異なる点は外部電極と中間電極の接続形態と、中間電極の薄膜電極層の接続形態にある。すなわち、本実施の形態に係る薄膜キャパシタは、第１の実施の形態に対して第２の実施の形態及び第３の実施の形態の変形を適用したものとなる。その他の構造については第１の実施の形態と同様なので、ここでは相違点のみを詳述する。
【００５６】
本実施の形態に係る薄膜キャパシタ４００は、支持基板４１０と、支持基板４１０上に形成された薄膜電極層４２１と薄膜誘電体層４２２とを交互に積層してなる容量形成部４２０と、容量形成部４２０の上面に形成され最も上層の薄膜電極層４２１を保護する保護層４３０と、薄膜電極層４２１と電気的に接続する一対の中間電極４４０と、容量形成部４２０及び保護層４３０並びに中間電極４４０を封止する封止部材４５０と、それぞれ対応する中間電極４４０と電気的に接続する一対の外部電極４６０とを備えている。
【００５７】
本実施の形態に係る薄膜キャパシタ４００では、第１の実施の形態とは異なり、薄膜電極層４２１と中間電極４４０とは容量形成部４２０の側面において接続する。したがって、第１の実施の形態とは異なり、容量形成部４２０及び保護層４３０からなる積層体には凹部は形成されていない。
【００５８】
また、本実施の形態に係る薄膜キャパシタ４００では、第１の実施の形態とは異なり、中間電極４４０は封止部材４５０の側面にのみ露出し、封止部材４５０の側面において外部電極４６０と接続する。外部電極４６０は封止部材４５０の側面から該側面に隣接する上面及び下面の一部に亘って形成される。外部電極４６０の形成方法や材質としては任意のものを採用できる。例えば、従来のＭＬＣＣと同様に、封止部材４５０の側面にディップ法等で導電性ペーストを塗布し、所定の温度で焼成し、さらに表面にＣｕ、Ｎｉ、Ｓｎ等をメッキすることにより外部電極４６０を形成する方法がある。他の方法としては、例えば、Ｔｉ／Ｃｕ／Ｎｉ／Ｓｎといった数種類の材料をスパッタ、電子線蒸着、めっき等の手法を用いて成膜して形成する方法がある。  
【００５９】
本実施の形態に係る薄膜キャパシタ４００の製造方法は、上記第２及び第３の実施の形態に係る製造方法を組み合わせればよい。本実施の形態に係る薄膜キャパシタ３００によっても第１の実施の形態と同様の効果を得ることができる。
【００６０】
（第５の実施の形態）
本発明の第５の実施の形態に係る薄膜キャパシタについて図９及び図１０を参照して説明する。図９及び図１０は第５の実施の形態に係る薄膜キャパシタの断面図である。
【００６１】
本実施の形態に係る薄膜キャパシタ５００は、図９に示すように、第２の実施の形態に係る薄膜キャパシタにおける外部電極を除いた積層体５１１，５１２を、厚み方向に複数（図９では２つ）積み重ねたものである。外部電極５２０は、積層体５１１，５１２の側面、すなわち積層体５１１，５１２の封止部材の側面に露出する中間電極と接続する。
【００６２】
本実施の形態の他の例としての薄膜キャパシタ６００は、図１０に示すように、第４の実施の形態に係る薄膜キャパシタにおける外部電極を除いた積層体６１１，６１２を、厚み方向に複数（図１０では２つ）積み重ねたものである。外部電極６２０は、積層体６１１，６１２の側面、すなわち積層体６１１，６１２の封止部材の側面に露出する中間電極と接続する。
【００６３】
本発明では、薄膜電極層のパターニングをしながら薄膜電極層及び薄膜誘電体層を積層していることから、容量形成部の厚みは不均一となる。このため、容量形成部における内部応力等の関係から積層数には限界がある。一方、本実施の形態では、封止部材により封止された状態の積層体を複数積み重ねているので、高信頼性を維持しつつ高容量化を図ることができる。
【符号の説明】
【００６４】
１００，２００，３００，４００，５００，６００…薄膜キャパシタ、１１０，２１０，３１０，４１０…支持基板、１２０，２２０，３２０，４２０…容量形成部、１２１，２２１，３２１，４２１…薄膜電極層、１２２，２２２，３２２，４２２…薄膜誘電体層、１３０，２３０，３３０，４３０…保護層、１４０，２４０，３４０，４４０…中間電極、１５０，２５０，３５０，４５０…封止部材、１６０，２６０，３６０，４６０…外部電極
【図１】
0006454107.tif 000002
【図２】
0006454107.tif 000003
【図３】
0006454107.tif 000004
【図４】
0006454107.tif 000005
【図５】
0006454107.tif 000006
【図６】
0006454107.tif 000007
【図７】
0006454107.tif 000008
【図８】
0006454107.tif 000009
【図９】
0006454107.tif 000010
【図１０】
0006454107.tif 000011