(57)【特許請求の範囲】
【請求項１】
モノクロの表示データが書き込まれるメモリーセルアレイと、
前記メモリーセルアレイに前記表示データを書き込む書き込み回路と、
第１のモードと第２のモードのモード設定信号を受けて、前記モード設定信号に対応する読み出し動作により前記表示データを前記メモリーセルアレイから読み出す読み出し回路と、
を含み、
前記書き込み回路は、
複数の画素データユニットが入力され、同一の選択ワード線に接続される複数のメモリーセルに対して各画素データユニットを同時に書き込むことで前記複数の画素データユニットを書き込み、
前記モード設定信号により前記第１のモードが設定されたとき、表示パネルにおいてデータ線が同じで走査線が隣り合って並ぶ画素データで各第１画素データユニットが構成される複数の第１画素データユニットが前記メモリーセルアレイに記憶されており、前記読み出し回路は、前記複数の第１画素データユニットから走査線が同じ画素データを同時に選択して読み出し、
前記モード設定信号により前記第２のモードが設定されたとき、前記表示パネルにおいて走査線が同じでデータ線が隣り合って並ぶ画素データで各第２画素データユニットが構成される複数の第２画素データユニットが前記メモリーセルアレイに記憶されており、前記読み出し回路は、前記各第２画素データユニットを同時に選択して読み出すことを特徴とする記憶装置。
【請求項２】
請求項１において、
前記読み出し回路は、
前記モード設定信号により前記第１のモードが設定された場合には、前記複数の第１画素データユニットから走査線が同じ画素データを同時に選択する第１のビット線選択処理を行い、
前記モード設定信号により前記第２のモードが設定された場合には、前記各第２画素データユニットの画素データを同時に選択する第２のビット線選択処理を行うことを特徴とする記憶装置。
【請求項３】
請求項２において、
前記読み出し回路は、
カラムアドレスデコーダーと、
前記カラムアドレスデコーダーの出力信号と前記モード設定信号を受けて、前記第１のモード用の前記第１のビット線選択処理を行う第１のカラム選択回路と、
前記カラムアドレスデコーダーの前記出力信号と前記モード設定信号を受けて、前記第２のモード用の前記第２のビット線選択処理を行う第２のカラム選択回路と、
を含むことを特徴とする記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記読み出し回路は、
前記メモリーセルアレイからの読み出し信号を増幅する複数のセンスアンプ部を有し、
前記複数のセンスアンプ部の各センスアンプ部は、
前記第１のモード用の第１の出力線と、前記第２のモード用の第２の出力線と、を有することを特徴とする記憶装置。
【請求項５】
請求項４において、
前記読み出し回路は、
複数の前記第１の出力線からなる第１のバスと、
複数の前記第２の出力線からなる第２のバスと、
前記第１のモードにおいて前記第１のバスを選択し、前記第２のモードにおいて前記第２のバスを選択するセレクターと、
を含むことを特徴とする記憶装置。
【請求項６】
請求項１乃至５のいずれかに記載された記憶装置と、
前記記憶装置から読み出された前記表示データに基づいて前記表示パネルを駆動する駆動回路と、
を含むことを特徴とする表示ドライバー。
【請求項７】
請求項６に記載された表示ドライバーと、
前記表示パネルと、
を含むことを特徴とする電気光学装置。
【請求項８】
請求項１乃至５のいずれかに記載された記憶装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、表示ドライバー、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
表示データを記憶するＲＡＭ（記憶装置）を有する表示ドライバーでは、ＣＰＵ（処理部）から表示ドライバーに転送された表示データをＣＰＵ側ポートからＲＡＭに書き込み、そのＲＡＭに記憶された表示データをパネル側ポートから読み出して表示パネルを駆動する。
【０００３】
このようなＲＡＭ内蔵の表示ドライバーの例として、特許文献１には、２重マトリクスの液晶表示の際に、ＲＡＭから画素データを画素データ信号として取り出し、対応するセグメント電極毎に振り分け、当該セグメント電極にセグメント駆動電圧を印加する技術が開示されている。また、複数ポートを有するＲＡＭの例として、特許文献２には、マルチポートＳＲＡＭのメモリーセル構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４１２１７号公報
【特許文献２】特開２００８−２１１０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＲＡＭ内蔵の表示ドライバーでは、ＲＡＭへの表示データの書き込みモードとして、縦書きモードと横書きモードが用いられる。縦書きモードでは、データ線が同じで走査線が異なる複数画素の表示データがデータユニットとして表示ドライバーに入力され、そのデータユニットをＲＡＭに書き込む。横書きモードでは、走査線が同じでデータ線が異なる複数画素の表示データがデータユニットとして表示ドライバーに入力され、そのデータユニットをＲＡＭに書き込む。
【０００６】
このような異なる２つの書き込みモードに対応するためには、例えばＲＡＭに書き込む前に、ＲＡＭに入力される表示データの例えばシリアル／パラレル変換等を行う変換回路を、ＲＡＭの外部に設けなければならなかった。例えば、８ビット単位で表示データが書き込まれるＲＡＭの場合に、ＲＡＭに書き込む前に、８ビット×８回分の表示データを揃える必要がある。このため、ＲＡＭの動作クロックの８倍の周期のクロックが必要になるため、当該クロックを生成する回路が必要になったり、消費電流が増えるなどの問題が生じる。
【０００７】
また、縦書きモード用の第１のＲＡＭと、横書きモード用の第２のＲＡＭを設け、書き込みモードに応じてアクセスするＲＡＭを切り替える手法も考えられる。しかしながら、この手法では、２種類のＲＡＭを設ける必要があるため、ＲＡＭの占有面積が増大する。
【０００８】
本発明の幾つかの態様によれば、縦書き、横書きの各モードでのＲＡＭへのアクセスを、外部に表示データの変換回路等を設けることなく実現できる記憶装置、表示ドライバー、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、モノクロの表示データが書き込まれるメモリーセルアレイと、前記メモリーセルアレイに前記表示データを書き込む書き込み回路と、書き込まれた前記表示データを前記メモリーセルアレイから読み出す読み出し回路と、を含み、前記書き込み回路は、第１のモードでは、選択ワード線に接続される複数のメモリーセルに対して、表示パネルにおいてデータ線が同じで走査線が異なる画素データで各第１画素データユニットが構成される複数の第１画素データユニットを書き込み、第２のモードでは、選択ワード線に接続される複数のメモリーセルに対して、前記表示パネルにおいて走査線が同じでデータ線が異なる画素データで各第２画素データユニットが構成される複数の第２画素データユニットを書き込む記憶装置に関係する。
【００１０】
本発明の一態様によれば、第１のモードでは、表示パネルにおいてデータ線が同じで走査線が異なる画素データで構成される第１画素データユニットがメモリーセルアレイに書き込まれ、第２のモードでは、表示パネルにおいて走査線が同じでデータ線が異なる画素データで構成される第２画素データユニットがメモリーセルアレイに書き込まれる。これにより、表示データを変換することなく縦書きモードと横書きモードでのＲＡＭへの書き込みができ、縦書き、横書きの各モードでのＲＡＭへのアクセスを外部に表示データの変換回路等を設けることなく実現することが可能になる。
【００１１】
また本発明の一態様では、前記読み出し回路は、前記第１のモードでは、前記複数の第１画素データユニットから走査線が同じ画素データを選択して読み出してもよい。
【００１２】
このようにすれば、縦書きモードにおいて、データ線が同じ画素データで構成される第１画素データユニットが書き込まれたメモリーセルアレイから、走査線が同じ画素データを選択して読み出すことができる。即ち、このような読み出し動作を行うことによって、両モードにおいて表示データを変換することなくＲＡＭへの書き込み・ＲＡＭからの読み出しが可能となる。
【００１３】
また本発明の一態様では、前記読み出し回路は、前記第１のモードと前記第２のモードのモード設定信号を受けて、前記モード設定信号により前記第１のモードが設定された場合には、前記複数の第１画素データユニットから走査線が同じ画素データを選択する第１のビット線選択処理を行い、前記モード設定信号により前記第２のモードが設定された場合には、前記各第２画素データユニットの画素データを選択する第２のビット線選択処理を行ってもよい。
【００１４】
このようにすれば、各モードにおいて書き込まれた表示データの配列に応じたビット線選択処理で表示データを読み出すことができる。即ち、データ線が同じ画素データで構成される第１画素データユニットが書き込まれる縦書きモードでは、複数の第１画素データユニットから画素データを選択して読み出し、走査線が同じ画素データで構成される第２画素データユニットが書き込まれる横書きモードでは、その第２画素データユニットの画素データを選択して読み出すことができる。
【００１５】
また本発明の一態様では、前記読み出し回路は、カラムアドレスデコーダーと、前記カラムアドレスデコーダーの出力信号と前記モード設定信号を受けて、前記第１のモード用の前記第１のビット線選択処理を行う第１のカラム選択回路と、前記カラムアドレスデコーダーの前記出力信号と前記モード設定信号を受けて、前記第２のモード用の前記第２のビット線選択処理を行う第２のカラム選択回路と、を含んでもよい。
【００１６】
このようにすれば、モード設定信号により第１のモードが設定された場合に第１のカラム選択回路が第１のビット線選択処理を行い、モード設定信号により第２のモードが設定された場合に第２のカラム選択回路が第２のビット線選択処理を行うことができる。これにより、モード設定に応じた読み出し動作を実現できる。
【００１７】
また本発明の一態様では、前記読み出し回路は、前記メモリーセルアレイからの読み出し信号を増幅する複数のセンスアンプ部を有し、前記複数のセンスアンプ部の各センスアンプ部は、前記第１のモード用の第１の出力線と、前記第２のモード用の第２の出力線と、を有してもよい。
【００１８】
このようにすれば、縦書きモードにおいて第１の出力線に読み出し信号を出力し、横書きモードにおいて第２の出力線に読み出し信号を出力できる。このように各モード用の出力線をセンスアンプ部に設けることで、ビット線選択処理が異なる縦書きモードと横書きモードにおいてメモリーセルからの読み出しが可能となる。
【００１９】
また本発明の一態様では、前記読み出し回路は、複数の前記第１の出力線からなる第１のバスと、複数の前記第２の出力線からなる第２のバスと、前記第１のモードにおいて前記第１のバスを選択し、前記第２のモードにおいて前記第２のバスを選択するセレクターと、を含んでもよい。
【００２０】
このようにすれば、縦書きモードにおいて、第１の出力線に読み出し信号を出力し、その第１の出力線からなる第１のバスをセレクターにより選択し、第１の出力線の読み出し信号をＲＡＭ出力として出力できる。一方、横書きモードにおいて、第２の出力線に読み出し信号を出力し、その第２の出力線からなる第２のバスをセレクターにより選択し、第２の出力線の読み出し信号をＲＡＭ出力として出力できる。
【００２１】
また本発明の他の態様は、上記のいずれかに記載された記憶装置と、前記記憶装置から読み出された前記表示データに基づいて前記表示パネルを駆動する駆動回路と、を含む表示ドライバーに関係する。
【００２２】
また本発明の他の態様は、上記に記載された表示ドライバーと、前記表示パネルと、を含む電気光学装置に関係する。
【００２３】
また本発明の他の態様は、上記のいずれかに記載された記憶装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２４】
【図１】ドライバー、記憶装置の構成例。
【図２】表示パネルに表示される表示データの一例。
【図３】縦書きモードにおける書き込み動作の説明図。
【図４】縦書きモードにおけるメモリーセルアレイのセルと表示パネルの画素の対応を示す図。
【図５】横書きモードにおける書き込み動作の説明図。
【図６】横書きモードにおけるメモリーセルアレイのセルと表示パネルの画素の対応を示す図。
【図７】縦書きモードにおける読み出し動作の説明図。
【図８】横書きモードにおける読み出し動作の説明図。
【図９】ドライバーの詳細な構成例。
【図１０】読み出し回路の詳細な構成例。
【図１１】第１のカラム選択回路と第２のカラム選択回路とセンスアンプ群の接続構成例。
【図１２】センスアンプ部の詳細な構成例。
【図１３】電気光学装置、電子機器の構成例。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
１．ドライバー、記憶装置
図１に、本実施形態のドライバーと記憶装置の構成例を示す。ドライバー１００は、記憶装置１８０と、記憶装置１８０から読み出された表示データに基づいて表示パネル２００を駆動する駆動回路１４０と、を含む。記憶装置１８０は、モノクロの表示データが書き込まれるメモリーセルアレイ１２０と、メモリーセルアレイ１２０に表示データを書き込む書き込み回路１１０と、その書き込まれた表示データをメモリーセルアレイ１２０から読み出す読み出し回路１３０と、を含む。
【００２７】
以下に、記憶装置１８０が行う縦書きモード（第１のモード）及び横書きモード（第２のモード）におけるメモリーアクセスについて説明する。なお、表示パネル２００の画素数を１２０×３２０＝３８４００とし、メモリーセルアレイ１２０のセル数を６４×６００＝３８４００とするが、画素数とセル数は任意であってよい。
【００２８】
図２に、表示パネル２００に表示される表示データの一例を示す。表示パネル２００は、例えば液晶表示パネル（例えばアクティブマトリクス型）やＥＬ（Electro-Luminescence）表示パネル等である。図２では、縦方向に沿ってデータ線ＤＬ１〜ＤＬ１２０（ソース線）が配線されており、横方向に沿って走査線ＳＣ１〜ＳＣ３２０（ゲート線）が配線されており、データ線と走査線の各交点には画素が接続されている。例えば走査線ＳＣ１とデータ線ＤＬ１に接続される画素をＳＣ１／ＤＬ１と表すものとする。図２ではＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８の８×８画素の領域に文字“Ｆ”が表示されており、ハッチングされた画素が例えば表示データ“１”を表し、白の画素が例えば表示データ“０”を表す。表示データは、２値のモノクロ表示データである。
【００２９】
図３に、縦書きモードにおける書き込み動作の説明図を示す。図３では、表示パネルの８×８画素（ＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８）の領域を例にとって説明する。なお、メモリーセルアレイ１２０において例えばワード線ＷＬ１、ビット線ＢＬ１に接続されるセルをＷＬ１／ＢＬ１と表すものとする。
【００３０】
書き込み回路１１０には、外部の処理部４００（例えばＣＰＵ、表示コントローラー等）から表示データが転送され、書き込み回路１１０は、その表示データをメモリーセルアレイ１２０に書き込む。図３に示すように、表示パネル２００のＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８の表示データは、メモリーセルアレイ１２０のＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ６４の６４×１セルに書き込まれる。
【００３１】
縦書きモードでは、表示パネル２００の同一データ線の８画素が、メモリー書き込みにおける１つのデータユニットになっている。例えば、書き込み回路１１０は、データ線ＤＬ１のＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ１の表示データに対して、書き込みのカラムアドレス（ＣＰＵ側カラムアドレス）ＣＡＣ［２：０］＝ＬＬＬを選択する。このカラムアドレスをデコードしてビット線ＢＬ１〜ＢＬ８のライトバッファーを選択し、ＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８のセルへＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ１の表示データを書き込む。
【００３２】
図４に、縦書きモードにおけるメモリーセルアレイのセルと表示パネルの画素の対応を示す。メモリーセルアレイ１２０は、例えばＳＲＡＭ（Static Random Access Memory）等のＲＡＭで構成される。図４では、縦方向に沿ってワード線ＷＬ１〜ＷＬ６００が配線されており、横方向に沿ってビット線ＢＬ１〜ＢＬ６４が配線されており、ワード線とビット線の各交点にはメモリーセルが接続されている。１画素あたり１ビットのモノクロ表示データの場合、１つのメモリーセルに１画素の表示データが記憶される。
【００３３】
表示パネル２００の１画面分の表示データは、例えば次のようにしてメモリーセルアレイ１２０に書き込む。
【００３４】
まず、表示パネル２００のデータ線ＤＬ１のＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ１の表示データを、メモリーセルアレイ１２０のワード線ＷＬ１のＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８に書き込む。次に、データ線ＤＬ２のＳＣ１／ＤＬ２〜ＳＣ８／ＤＬ２の表示データを、ワード線ＷＬ１のＷＬ１／ＢＬ９〜ＷＬ１／ＢＬ１６に書き込む。これを繰り返し、データ線ＤＬ８のＳＣ１／ＤＬ８〜ＳＣ８／ＤＬ８の表示データを、ワード線ＷＬ１のＷＬ１／ＢＬ５７〜ＷＬ１／ＢＬ６４に書き込み、ワード線ＷＬ１への書き込みが終了する。
【００３５】
次に、ワード線ＷＬ２のセルに、同様にしてデータ線ＤＬ９〜ＤＬ１６の表示データを書き込む。即ち、ＳＣ１／ＤＬ９〜ＳＣ８／ＤＬ９、ＳＣ１／ＤＬ１０〜ＳＣ８／ＤＬ１０、・・・、ＳＣ１／ＤＬ１６〜ＳＣ８／ＤＬ１６の表示データを、ＷＬ２／ＢＬ１〜ＷＬ２／ＢＬ８、ＷＬ２／ＢＬ９〜ＷＬ２／ＢＬ１６、・・・、ＷＬ２／ＢＬ５７〜ＷＬ２／ＢＬ６４に書き込む。次に、これをワード線ＷＬ１５まで繰り返し、走査線ＳＣ１〜ＳＣ８の全ての画素の表示データを書き込む。
【００３６】
次に、同様にして走査線ＳＣ９〜ＳＣ１６の画素の表示データをワード線ＷＬ１６〜ＷＬ３０のセルに書き込む。これを繰り返して走査線ＳＣ３１３〜ＳＣ３２０の画素の表示データをワード線ＷＬ５８６〜ＷＬ６００のセルに書き込み、１画面分の表示データの書き込みを終了する。
【００３７】
図５に、横書きモードにおける書き込み動作の説明図を示す。図５では、表示パネルの８×８画素（ＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８）の領域を例にとって説明する。
【００３８】
横書きモードでは、表示パネル２００の同一走査線の８画素が、メモリー書き込みにおける１つのデータユニットになっている。例えば、書き込み回路１１０は、走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データに対して、書き込みのカラムアドレス（ＣＰＵ側カラムアドレス）ＣＡＣ［２：０］＝ＬＬＬを選択する。このカラムアドレスをデコードしてビット線ＢＬ１〜ＢＬ８のライトバッファーを選択し、ＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８のセルへＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを書き込む。
【００３９】
図６に、横書きモードにおけるメモリーセルアレイのセルと表示パネルの画素の対応を示す。表示パネル２００の１画面分の表示データは、例えば次のようにしてメモリーセルアレイ１２０に書き込む。
【００４０】
まず、表示パネル２００の走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを、メモリーセルアレイ１２０のワード線ＷＬ１のＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８に書き込む。次に、走査線ＳＣ１のＳＣ１／ＤＬ９〜ＳＣ１／ＤＬ１６の表示データを、ワード線ＷＬ２のＷＬ２／ＢＬ１〜ＷＬ２／ＢＬ８に書き込む。これを繰り返し、走査線ＳＣ１のＳＣ１／ＤＬ１１３〜ＳＣ１／ＤＬ１２０の表示データを、ワード線ＷＬ１５のＷＬ１５／ＢＬ１〜ＷＬ１５／ＢＬ８に書き込み、走査線ＳＣ１の表示データの書き込みが終了する。
【００４１】
次に、走査線ＳＣ２の表示データを、同様にしてビット線ＢＬ９〜ＢＬ１６に書き込む。即ち、ＳＣ２／ＤＬ１〜ＳＣ２／ＤＬ８、ＳＣ２／ＤＬ９〜ＳＣ２／ＤＬ１６、・・・、ＳＣ２／ＤＬ１１３〜ＳＣ２／ＤＬ１２０の表示データを、ＷＬ１／ＢＬ９〜ＷＬ１／ＢＬ１６、ＷＬ２／ＢＬ９〜ＷＬ２／ＢＬ１６、・・・、ＷＬ１５／ＢＬ９〜ＷＬ１５／ＢＬ１６に書き込む。次に、これを走査線ＳＣ８まで繰り返し、走査線ＳＣ１〜ＳＣ８の全ての画素の表示データを書き込む。
【００４２】
次に、同様にして走査線ＳＣ９〜ＳＣ１６の画素の表示データをワード線ＷＬ１６〜ＷＬ３０のセルに書き込む。これを繰り返して走査線ＳＣ３１３〜ＳＣ３２０の画素の表示データをワード線ＷＬ５８６〜ＷＬ６００のセルに書き込み、１画面分の表示データの書き込みを終了する。
【００４３】
さて、以上に説明したように、縦書きモードと横書きモードでは表示パネル２００の画素とメモリーセルアレイ１２０のセルの対応が異なっている。そのため、一方のモード用に設計された記憶装置が、もう一方のモードに対応するためには、データ変換が必要となる。
【００４４】
例えば横書きモードでメモリーアクセスを行う記憶装置を縦書きモードに対応させるためには、縦書きの表示データを横書きの表示データに変換してからメモリーセルアレイ１２０に書き込む必要がある。この場合、入力データは、図３のようにデータ線ＤＬ１の８ビット、データ線ＤＬ２の８ビット、というように縦（データ線）方向のデータユニットが順に入力される。一方、メモリーセルアレイ１２０への書き込みデータは、図５のように走査線ＳＣ１の８ビット、走査線ＳＣ２の８ビット、というように横（走査線）方向のデータユニットである。そのため、８つの縦方向のデータユニット（８×８画素）を一旦取り込み、そこから横方向のデータユニットを取り出してメモリーセルアレイ１２０へ書き込む必要がある。
【００４５】
この点、本実施形態によれば、書き込み回路１１０は、第１のモード（縦書きモード）では複数の第１画素データユニットを書き込む。各第１画素データユニットは、選択ワード線（例えばＷＬ１）に接続される複数のメモリーセル（例えばＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８）に対して、表示パネル２００においてデータ線が同じで走査線が異なる画素データ（ＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ１）で構成される。一方、第２のモード（横書きモード）では複数の第２画素データユニットを書き込む。各第２画素データユニットは、選択ワード線（例えばＷＬ１）に接続される複数のメモリーセル（例えばＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８）に対して、表示パネル２００において走査線が同じでデータ線が異なる画素データ（ＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８）で構成される。
【００４６】
ここで、第１画素データユニットは、縦書きモードにおいて１回の書き込み動作でメモリーセルアレイ１２０に書き込まれるデータユニットであり、図３や図４においてＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ１、ＳＣ１／ＤＬ２〜ＳＣ８／ＤＬ２、ＳＣ１／ＤＬ３〜ＳＣ８／ＤＬ３等が、それぞれ第１画素データユニットである。第２画素データユニットは、横書きモードにおいて１回の書き込み動作でメモリーセルアレイ１２０に書き込まれるデータユニットであり、図５や図６においてＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８、ＳＣ２／ＤＬ１〜ＳＣ２／ＤＬ８、ＳＣ３／ＤＬ１〜ＳＣ３／ＤＬ８等が、それぞれ第２画素データユニットである。
【００４７】
このように、本実施形態では縦書きモード、横書きモードのいずれにおいてもモード間のデータ変換を行うことなくメモリー書き込みが可能であり、両モードでのメモリーアクセスを可能にすると共に、データ変換回路を省略して回路を簡素化できる。より具体的には、メモリーセルアレイ１２０からの読み出しにおいて縦書きモードと横書きモードで読み出すセルを変える（カラムアドレスのデコードを変える）ことで、両モードでのメモリーアクセスを実現する。
【００４８】
以下、縦書きモード、横書きモードでの読み出し動作について説明する。図７に、縦書きモードにおける読み出し動作の説明図を示す。図７では、表示パネルの８×８画素（ＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８）の領域を例にとって説明する。
【００４９】
読み出し回路１３０は、メモリーセルアレイ１２０から表示データを順次に読み出し、その表示データを駆動回路１４０へ出力する。駆動回路１４０は、その表示データを駆動電圧にＤ／Ａ変換し、その駆動電圧で表示パネル２００の画素（データ線）を駆動する。
【００５０】
画素の駆動は走査線毎に行うので、メモリーセルアレイ１２０からは同一走査線の表示データを読み出す必要がある。縦書きモードでは、同一データ線の８画素を１つのデータユニットとしてメモリーセルアレイ１２０に書き込んでいるため、異なるデータユニットから表示データを読み出す。例えば、読み出し回路１３０は、読み出しのカラムアドレス（パネル側カラムアドレス）ＣＡＬ［２：０］＝ＬＬＬを選択する。このカラムアドレスをデコードしてビット線ＢＬ１、ＢＬ９、ＢＬ１７、・・・、ＢＬ５７のセンスアンプを選択し、ＷＬ１／ＢＬ１、ＷＬ１／ＢＬ９、ＷＬ１／ＢＬ１７、・・・、ＷＬ１／ＢＬ５７のセルから、走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを読み出す。
【００５１】
表示パネル２００の１画面分の表示データは、例えば次のようにしてメモリーセルアレイ１２０から読み出す。
【００５２】
まず、表示パネル２００の走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを、メモリーセルアレイ１２０のワード線ＷＬ１のＷＬ１／ＢＬ１、ＷＬ１／ＢＬ９、ＷＬ１／ＢＬ１７、・・・、ＷＬ１／ＢＬ５７のセルから読み出す。次に、同じ走査線ＳＣ１のＳＣ１／ＤＬ９〜ＳＣ１／ＤＬ１６の表示データを、ワード線ＷＬ２のＷＬ２／ＢＬ１、ＷＬ２／ＢＬ９、ＷＬ２／ＢＬ１７、・・・、ＷＬ２／ＢＬ５７のセルから読み出す。これを繰り返し、走査線ＳＣ１のＳＣ１／ＤＬ１１３〜ＳＣ１／ＤＬ１２０の表示データを、ワード線ＷＬ１５のＷＬ１５／ＢＬ１、ＷＬ１５／ＢＬ９、ＷＬ１５／ＢＬ１７、・・・、ＷＬ１５／ＢＬ５７のセルから読み出し、走査線ＳＣ１の表示データの読み出しが終了する。
【００５３】
次に、走査線ＳＣ２の表示データを、同様にしてワード線ＷＬ１〜ＷＬ１５のビット線ＢＬ２、ＢＬ１０、ＢＬ１８、・・・、ＢＬ５８のセルから読み出す。これを走査線ＳＣ８まで繰り返し、走査線ＳＣ１〜ＳＣ８の全ての画素の表示データを読み出す。
【００５４】
次に、同様にして走査線ＳＣ９〜ＳＣ１６の画素の表示データをワード線ＷＬ１６〜ＷＬ３０のセルから読み出す。これを繰り返して走査線ＳＣ３１３〜ＳＣ３２０の画素の表示データをワード線ＷＬ５８６〜ＷＬ６００のセルから読み出し、１画面分の表示データの読み出しを終了する。
【００５５】
図８に、横書きモードにおける読み出し動作の説明図を示す。図８では、表示パネルの８×８画素（ＳＣ１／ＤＬ１〜ＳＣ８／ＤＬ８）の領域を例にとって説明する。
【００５６】
横書きモードでは、同一走査線の８画素を１つのデータユニットとしてメモリーセルアレイ１２０に書き込んでいるため、そのデータユニットを表示データとして読み出す。例えば、読み出し回路１３０は、読み出しのカラムアドレス（パネル側カラムアドレス）ＣＡＬ［２：０］＝ＬＬＬを選択する。このカラムアドレスをデコードしてビット線ＢＬ１〜ＢＬ８のセンスアンプを選択し、ＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８のセルから、走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを読み出す。
【００５７】
図７の縦書きモードと比べると、ＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の画素データを読み出す際に、同じカラムアドレスＣＡＬ［２：０］＝ＬＬＬが指定されるが、それによって選択されるビット線が異なっている。このように、モードに応じてカラムアドレスのデコードを変えることで、両モードでのメモリーアクセスが実現される。また、同じ８画素の表示データに対して同じカラムアドレス（論理アドレス）が指定されるので、記憶装置１８０の外側から見れば両モードで同じロジックで動作し、記憶装置１８０の外側ではモードに依らず同じ制御でよい。
【００５８】
横書きモードにおいて、表示パネル２００の１画面分の表示データは、例えば次のようにしてメモリーセルアレイ１２０から読み出す。
【００５９】
まず、表示パネル２００の走査線ＳＣ１のＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８の表示データを、メモリーセルアレイ１２０のワード線ＷＬ１のＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８のセルから読み出す。次に、同じ走査線ＳＣ１のＳＣ１／ＤＬ９〜ＳＣ１／ＤＬ１６の表示データを、ワード線ＷＬ２のＷＬ２／ＢＬ１〜ＷＬ２／ＢＬ８のセルから読み出す。これを繰り返し、走査線ＳＣ１のＳＣ１／ＤＬ１１３〜ＳＣ１／ＤＬ１２０の表示データを、ワード線ＷＬ１５のＷＬ１５／ＢＬ１〜ＷＬ１５／ＢＬ８のセルから読み出し、走査線ＳＣ１の表示データの読み出しが終了する。
【００６０】
次に、走査線ＳＣ２の表示データを、同様にしてワード線ＷＬ１〜ＷＬ１５のビット線ＢＬ９〜ＢＬ１６のセルから読み出す。これを走査線ＳＣ８まで繰り返し、走査線ＳＣ１〜ＳＣ８の全ての画素の表示データを読み出す。
【００６１】
次に、同様にして走査線ＳＣ９〜ＳＣ１６の画素の表示データをワード線ＷＬ１６〜ＷＬ３０のセルから読み出す。これを繰り返して走査線ＳＣ３１３〜ＳＣ３２０の画素の表示データをワード線ＷＬ５８６〜ＷＬ６００のセルから読み出し、１画面分の表示データの読み出しを終了する。
【００６２】
以上の本実施形態によれば、読み出し回路１３０は、第１のモード（縦書きモード）では、複数の第１画素データユニットから走査線が同じ画素データ（例えば、ＷＬ１／ＢＬ１、ＷＬ１／ＢＬ９、ＷＬ１／ＢＬ１７、・・・、ＷＬ１／ＢＬ５７からＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８）を選択して読み出す。
【００６３】
このようにすれば、表示パネル２００の水平走査線を走査しながら表示駆動するための画素データを、縦書きモード（データ線が同じ画素データで構成される第１画素データユニット）で書き込まれたメモリーセルアレイ１２０から読み出すことができる。縦書きモードにおいて、このような読み出し手法を用いることで、縦書きモードと横書きモードのいずれにおいてもデータ変換が不要なメモリーアクセスを実現できる。
【００６４】
より具体的には、読み出し回路１３０は、第１のモードと第２のモードのモード設定信号を受ける。そして、モード設定信号により第１のモード（縦書きモード）が設定された場合には、複数の第１画素データユニットから走査線が同じ画素データを選択する第１のビット線選択処理を行う。一方、モード設定信号により第２のモード（横書きモード）が設定された場合には、各第２画素データユニットの画素データ（例えば、ＷＬ１／ＢＬ１〜ＷＬ１／ＢＬ８からＳＣ１／ＤＬ１〜ＳＣ１／ＤＬ８）を選択する第２のビット線選択処理を行う。
【００６５】
モード設定信号は、例えばドライバー１００のＩＣの端子から入力される（ピン設定）。或いは、処理部４００からドライバー１００の不図示のレジスター部にレジスター値として書き込まれてもよい。
【００６６】
このように、モード設定信号により縦書きモードと横書きモードが切り替えられ、それに応じたビット線選択処理でメモリーセルアレイ１２０から表示データを読み出すことで、各モードで書き込まれた（画素とセルの対応が異なる）表示データを、駆動順に合わせた同じ配列・順番で読み出すことが可能になる。
【００６７】
２．ドライバーの詳細構成
以下、上記で説明したメモリーアクセスを行う詳細構成を説明する。図９に、ドライバー１００の詳細な構成例を示す。ドライバー１００は、書き込み回路１１０、メモリーセルアレイ１２０、読み出し回路１３０、駆動回路１４０、制御回路１５０、リード・ライト制御回路１６０、ロウデコーダー１７０を含む。ドライバー１００は、例えば集積回路装置として構成される。
【００６８】
制御回路１５０は、外部の処理部４００との間のインターフェース処理や、ドライバー１００の各部の制御を行う。例えば、リード・ライト制御回路１６０への表示データの転送や、リード・ライト制御回路１６０により読み出された表示データの処理部４００への転送、書き込み回路１１０や読み出し回路１３０へのカラムアドレスの供給、読み出し回路１３０へのモード設定信号の供給、駆動タイミングの制御等を行う。
【００６９】
リード・ライト制御回路１６０は、メモリーセルアレイ１２０へのアクセスを制御する。例えば、書き込みタイミングと読み出しタイミングの制御や、ポート（ＣＰＵ側ポート、パネル側ポート）の制御、書き込みデータに応じたロウアドレスのロウデコーダー１７０への供給、読み出しデータに応じたロウアドレスのロウデコーダー１７０への供給等を行う。
【００７０】
ロウデコーダー１７０は、ロウアドレス（論理アドレス）をメモリーセルアレイ１２０のワード線のアドレス（物理アドレス）に変換するデコード処理を行う。図４のようなワード線が６００本の例では、ロウアドレスは１０ビットのデータで指定される。ＣＰＵ側ポートのアクセス時にはＣＰＵ側ポート用のロウアドレスが指定され、パネル側ポートのアクセス時にはパネル側ポート用のロウアドレスが指定される。
【００７１】
書き込み回路１１０は、ＣＰＵ側ライト・リード回路１１２、ＣＰＵ側カラムデコーダー１１４を含む。ＣＰＵ側カラムデコーダー１１４は、ＣＰＵ側のカラムアドレスＣＡＣ［２：０］（論理アドレス）をメモリーセルアレイ１２０のビット線のアドレス（物理アドレス）に対応付けるデコード処理を行う。ＣＰＵ側ライト・リード回路１１２は、ＣＰＵ側カラムデコーダー１１４により選択されたビット線へライトバッファーによるデータの書き込みを行う。また、選択されたビット線からセンスアンプによるデータの読み出しを行う。本実施形態では書き込み回路１１０と読んでいるが、この例では書き込み、読み出しの両方を行うことができる。
【００７２】
読み出し回路１３０は、パネル側リード回路１３２、パネル側カラムデコーダー１３４を含む。パネル側カラムデコーダー１３４は、パネル側のカラムアドレスＣＡＬ［２：０］（論理アドレス）をメモリーセルアレイ１２０のビット線のアドレス（物理アドレス）に変換するデコード処理を行う。パネル側リード回路１３２は、パネル側カラムデコーダー１３４により選択されたビット線からセンスアンプによるデータの読み出しを行う。このとき、縦書きモードと横書きモードでカラムアドレスとビット線の対応が異なる読み出し動作を行う。
【００７３】
駆動回路１４０は、データドライバー１４２（ソースドライバー）、ゲートドライバー１４４（走査ドライバー）を含む。データドライバー１４２は、例えば階調電圧生成回路、Ｄ／Ａ変換回路、アンプ回路（ソースアンプ）を含む。そして、Ｄ／Ａ変換回路は、階調電圧生成回路が生成した複数の電圧の中から、パネル側リード回路１３２により読み出された表示データに対応する電圧を選択する。アンプ回路は、その選択された電圧を増幅して表示パネル２００のデータ線を駆動する。ゲートドライバー１４４は、例えばバッファー回路（ゲートバッファー）を含む。そして、バッファー回路は、制御回路１５０からのタイミング制御に基づいて表示パネル２００のゲート線を駆動（選択）する。
【００７４】
３．読み出し回路
図１０に、読み出し回路１３０の詳細な構成例を示す。読み出し回路１３０は、セレクター１３１、カラムアドレスデコーダー１３３、センスアンプ群１３５、第１のカラム選択回路１３６（縦書き用カラム選択回路）、第２のカラム選択回路１３８（横書き用カラム選択回路）、第１のラッチ回路ＬＴＣＡ、第２のラッチ回路ＬＴＣＢを含む。図９のパネル側カラムデコーダー１３４には、カラムアドレスデコーダー１３３、第１のカラム選択回路１３６、第２のカラム選択回路１３８が対応し、図９のパネル側リード回路１３２には、センスアンプ群１３５、セレクター１３１、第１のラッチ回路ＬＴＣＡ、第２のラッチ回路ＬＴＣＢが対応する。
【００７５】
センスアンプ群１３５は、ビット線ＢＬ１〜ＢＬ６４に対応して設けられるセンスアンプ部ＳＡ１〜ＳＡ６４（複数のセンスアンプ部）を含む。各センスアンプ部は、対応するビット線に接続されるセルからの読み出し信号を増幅して、そのセルに保持されたデータを読み出す。
【００７６】
なお、ＣＰＵ側にはライトバッファー・センスアンプ群１１５が図９のＣＰＵ側ライト・リード回路１１２として設けられる。ライトバッファー・センスアンプ群１１５は、ビット線ＢＬ１〜ＢＬ６４に対応して設けられるライトバッファー・センスアンプ部ＷＳ１〜ＷＳ６４を含む。各ライトバッファー・センスアンプ部は、対応するビット線に接続されるセルへのデータ書き込みを行うライトバッファー部と、対応するビット線に接続されるセルからデータを読み出すセンスアンプ部と、を含む。
【００７７】
第１のカラム選択回路１３６は、カラムアドレスデコーダー１３３の出力信号ＳＥＬ１〜ＳＥＬ８とモード設定信号ＷＭＤを受けて、第１のモード（縦書きモード）用の第１のビット線選択処理を行う。第２のカラム選択回路１３８は、カラムアドレスデコーダー１３３の出力信号ＳＥＬ１〜ＳＥＬ８とモード設定信号ＷＭＤを受けて、第２のモード（横書きモード）用の第２のビット線選択処理を行う。
【００７８】
具体的には、カラムアドレスデコーダー１３３は、カラムアドレスＣＡＬ［２：０］に応じていずれか１つの信号がアクティブになる出力信号ＳＥＬ１〜ＳＥＬ８を出力する。即ち、ＣＡＬ［２：０］＝ＬＬＬが入力された場合、ＳＥＬ１のみアクティブ（第１論理レベル、例えばハイレベル）にして、ＳＥＬ２〜ＳＥＬ８を非アクティブ（第２論理レベル、例えばローレベル）にする。ＣＡＬ［２：０］＝ＬＬＨ、ＬＨＬ、・・・、ＨＨＨが入力された場合には、それぞれＳＥＬ２、ＳＥＬ３、・・・、ＳＥＬ８をアクティブにする。
【００７９】
この信号ＳＥＬ１〜ＳＥＬ８を用いて第１のカラム選択回路１３６と第２のカラム選択回路１３８がビット線（センスアンプ）を選択するが、その選択の違いによって第１のビット線選択処理と第２のビット線選択処理が実現される。
【００８０】
図１１に、第１のカラム選択回路１３６と第２のカラム選択回路１３８とセンスアンプ群１３５の接続構成例を示す。
【００８１】
第１のカラム選択回路１３６は、信号ＳＥＬ１〜ＳＥＬ８に基づいて信号ＡＳＥＬ１〜ＡＳＥＬ８を出力する。信号ＡＳＥＬ１の信号線は、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力スイッチ回路に接続されており、信号ＡＳＥＬ２の信号線は、センスアンプ部ＳＡ２、ＳＡ１０、ＳＡ１８、・・・、ＳＡ５８の出力スイッチ回路に接続されている。同様にして、信号ＡＳＥＬ８の信号線は、センスアンプ部ＳＡ８、ＳＡ１６、ＳＡ２４、・・・、ＳＡ６４の出力スイッチ回路に接続されている。
【００８２】
第１のカラム選択回路１３６は、モード設定信号ＷＭＤが第１のモードを指示する論理レベルである場合に、信号ＳＥＬ１〜ＳＥＬ８をクロック信号ＣＫで規定される期間（クロック信号ＣＫがアクティブの期間）において通過させ、信号ＡＳＥＬ１〜ＡＳＥＬ８として出力する。クロック信号ＣＫは、リード・ライト制御回路１６０から供給される信号であり、メモリーセルアレイ１２０からの読み出し期間においてアクティブになる信号である。
【００８３】
例えばＣＡＬ［２：０］＝ＬＬＬの場合、クロック信号ＣＫがアクティブの期間において信号ＡＳＥＬ１がアクティブになり、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力が選択され、ビット線ＢＬ１、ＢＬ９、ＢＬ１７、・・・、ＢＬ５７からの読み出しが行われる。
【００８４】
第２のカラム選択回路１３８は、信号ＳＥＬ１〜ＳＥＬ８に基づいて信号ＢＳＥＬ１〜ＢＳＥＬ８を出力する。信号ＢＳＥＬ１の信号線は、センスアンプ部ＳＡ１〜ＳＡ８の出力スイッチ回路に接続されており、信号ＢＳＥＬ２の信号線は、センスアンプ部ＳＡ９〜ＳＡ１６の出力スイッチ回路に接続されている。同様にして、信号ＢＳＥＬ８の信号線は、センスアンプ部ＳＡ５７〜ＳＡ６４の出力スイッチ回路に接続されている。
【００８５】
第２のカラム選択回路１３８は、モード設定信号ＷＭＤが第２のモードを指示する論理レベルである場合に、信号ＳＥＬ１〜ＳＥＬ８をクロック信号ＣＫで規定される期間（クロック信号ＣＫがアクティブの期間）において通過させ、信号ＢＳＥＬ１〜ＢＳＥＬ８として出力する。
【００８６】
例えばＣＡＬ［２：０］＝ＬＬＬの場合、クロック信号ＣＫがアクティブの期間において信号ＢＳＥＬ１がアクティブになり、センスアンプ部ＳＡ１〜ＳＡ８の出力が選択され、ビット線ＢＬ１〜ＢＬ８からの読み出しが行われる。
【００８７】
次に、センスアンプ群１３５とセレクター１３１について説明する。
【００８８】
図１０に示すように、センスアンプ部ＳＡ１〜ＳＡ６４の各センスアンプ部は、第１のモード（縦書きモード）用の第１の出力線と、第２のモード（横書きモード）用の第２の出力線と、を有する。
【００８９】
第１のバスＢＵＳＡは、センスアンプ部ＳＡ１〜ＳＡ６４の第１の出力線（複数の第１の出力線）から構成され、第２のバスＢＵＳＢは、センスアンプ部ＳＡ１〜ＳＡ６４の第２の出力線（複数の第２の出力線）から構成される。そして、セレクター１３１は、第１のモードにおいて第１のバスＢＵＳＡを選択し、第２のモードにおいて第２のバスＢＵＳＢを選択する。
【００９０】
第１の出力線は、第１のカラム選択回路１３６によって選択された場合に（縦書きモードにおいて）出力イネーブルとなる出力線であり、第１のバスＢＵＳＡには縦書きモードにおける読み出し信号ＱＡ１〜ＱＡ６４が出力される。具体的には、第１のバスＢＵＳＡは、縦書きモードにおける８ビットの読み出し信号に対応する第１〜第８の信号線で構成される。各信号線は、センスアンプ部ＳＡ１〜ＳＡ６４の第１の出力線（図１２のＮＱＡ）のうち、同一ビットに対応する第１の出力線が接続される。即ち、第１の信号線には、センスアンプ部ＳＡ１〜ＳＡ８の第１の出力線が接続され、第２の信号線には、センスアンプ部ＳＡ９〜ＳＡ１６の第１の出力線が接続される。同様にして、第８の信号線には、センスアンプ部ＳＡ５７〜ＳＡ６４の第１の出力線が接続される。例えば図１１において信号ＡＳＥＬ１がアクティブになった場合、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力が選択され、非選択のセンスアンプ部の出力はハイインピーダンス状態になる。その結果、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力である８個の読み出し信号ＱＡ１、ＱＡ９、ＱＡ１７、・・・、ＱＡ５７が、第１のバスＢＵＳＡの第１〜第８の信号線に出力される。例えば、第１のバスＢＵＳＡの第１の信号線には、センスアンプ部ＳＡ１〜ＳＡ８の出力が接続されるが、センスアンプ部ＳＡ２〜ＳＡ８の出力はハイインピーダンス状態になっており、センスアンプ部ＳＡ１（ビット線ＢＬ１）の読み出し信号ＱＡ１が出力される。
【００９１】
縦書きモードでは、信号ＢＳＥＬ１〜ＢＳＥＬ８は全て非アクティブとなり、センスアンプ部ＳＡ１〜ＳＡ６４の第２の出力線は全てハイインピーダンス状態になる。図１０のラッチ回路ＬＴＣＢはモード設定信号ＷＭＤに基づいてオンになっており、例えば横書きモードにおいて前回読み出された信号をラッチしている。ラッチ回路ＬＴＣＡは、モード設定信号ＷＭＤに基づいてオフ（ラッチデータを出力しない状態）になっている。
【００９２】
第２の出力線は、第２のカラム選択回路１３８によって選択された場合に（横書きモードにおいて）出力イネーブルとなる出力線であり、第２のバスＢＵＳＢには横書きモードにおける読み出し信号ＱＢ１〜ＱＢ６４が出力される。具体的には、第２のバスＢＵＳＢは、横書きモードにおける８ビットの読み出し信号に対応する第１〜第８の信号線で構成される。各信号線は、センスアンプ部ＳＡ１〜ＳＡ６４の第２の出力線（図１２のＮＱＢ）のうち、同一ビットに対応する第２の出力線が接続される。即ち、第１の信号線には、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の第２の出力線が接続され、第２の信号線には、センスアンプ部ＳＡ２、ＳＡ１０、ＳＡ１８、・・・、ＳＡ５８の第２の出力線が接続される。同様にして、第８の信号線には、センスアンプ部ＳＡ８、ＳＡ１６、ＳＡ２４、・・・、ＳＡ６４の第２の出力線が接続される。例えば図１１において信号ＢＳＥＬ１がアクティブになった場合、センスアンプ部ＳＡ１〜ＳＡ８の出力が選択され、非選択のセンスアンプ部の出力はハイインピーダンス状態になる。その結果、センスアンプ部ＳＡ１〜ＳＡ８の出力である８個の読み出し信号ＱＢ１〜ＱＢ８が、第２のバスＢＵＳＢの第１〜第８の信号線に出力される。例えば、第２のバスＢＵＳＢの第１の信号線には、センスアンプ部ＳＡ１、ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力が接続されるが、センスアンプ部ＳＡ９、ＳＡ１７、・・・、ＳＡ５７の出力はハイインピーダンス状態になっており、センスアンプ部ＳＡ１（ビット線ＢＬ１）の読み出し信号ＱＢ１が出力される。
【００９３】
横書きモードでは、信号ＡＳＥＬ１〜ＡＳＥＬ８は全て非アクティブとなり、センスアンプ部ＳＡ１〜ＳＡ６４の第１の出力線は全てハイインピーダンス状態になる。図１０のラッチ回路ＬＴＣＡはモード設定信号ＷＭＤに基づいてオンになっており、例えば縦書きモードにおいて前回読み出された信号をラッチしている。ラッチ回路ＬＴＣＢは、モード設定信号ＷＭＤに基づいてオフ（ラッチデータを出力しない状態）になっている。
【００９４】
セレクター１３１は、モード設定信号ＷＭＤに応じて、第１のバスＢＵＳＡの信号（縦書きモードの８ビットの読み出し信号）又は第２のバスＢＵＳＡの信号（横書きモードの８ビットの読み出し信号）を出力する。
【００９５】
図１１等で説明したように、縦書きモードと横書きモードでは、同じカラムアドレスＣＡＬ［２：０］に対して選択されるビット線が異なるため、第１、第２のカラム選択回路とセンスアンプ部ＳＡ１〜ＳＡ６４の接続が異なっている。本実施形態では、１つのセンスアンプ部に縦書きモード用と横書きモード用の２つの出力線を設けることで、この２つの接続関係を併存させ、両モードでの読み出しを実現できる。
【００９６】
４．センスアンプ部
図１２に、センスアンプ部の詳細な構成例を示す。センスアンプ部は、センスアンプＡＭＰ、インバーターＩＮ１〜ＩＮ３（論理反転回路）、論理反転入力のアンド回路ＡＮ１、ＡＮ２（論理積回路）、ナンド回路ＮＤ１、ＮＤ２（否定論理積回路）、Ｎ型トランジスターＮＴ１、ＮＴ２、Ｐ型トランジスターＰＴ１、ＰＴ２を含む。
【００９７】
センスアンプＡＭＰは、メモリーセルからの非反転の出力信号ＢＴと反転の出力信号ＸＢＴを増幅して確定させ、メモリーセルからデータを読み出す。インバーターＩＮ３は、信号ＸＢＴを論理反転させ、信号ＢＴと同じ論理の信号ＸＸＢＴを出力する。
【００９８】
信号ＡＳＥＬは、第１のカラム選択回路１３６から入力される信号（ＡＳＥＬ１〜ＡＳＥＬ８のいずれか）であり、信号ＢＳＥＬは、第２のカラム選択回路１３８から入力される信号（ＢＳＥＬ１〜ＢＳＥＬ８のいずれか）である。
【００９９】
まず、信号ＡＳＥＬがハイレベル（アクティブ）である場合、アンド回路ＡＮ１は信号ＢＴの論理反転を出力し、ナンド回路ＮＤ１は信号ＸＸＢＴの論理反転を出力する。信号ＢＴ（＝ＸＸＢＴ）がハイレベルの場合、アンド回路ＡＮ１とナンド回路ＮＤ１はローレベルを出力するので、Ｐ型トランジスターＰＴ１がオンになり、第１の出力線ＮＱＡの信号ＱＡはハイレベル（ＶＤＤ）となる。一方、信号ＢＴ（＝ＸＸＢＴ）がローレベルの場合、アンド回路ＡＮ１とナンド回路ＮＤ１はハイレベルを出力するので、Ｎ型トランジスターＮＴ１がオンになり、第１の出力線ＮＱＡの信号ＱＡはローレベル（ＶＳＳ）となる。
【０１００】
信号ＡＳＥＬがローレベル（非アクティブ）である場合、アンド回路ＡＮ１はローレベルを出力し、ナンド回路ＮＤ１はハイレベルを出力する。そのためＮ型トランジスターとＰ型トランジスターＰＴ１はオフになり、第１の出力線ＮＱＡはハイインピーダンス状態になる。
【０１０１】
信号ＢＳＥＬについても同様に、信号ＢＳＥＬがハイレベル（アクティブ）である場合には、第２の出力線ＮＱＢには信号ＢＴと同じ論理レベルの信号ＱＢが出力され、信号ＢＳＥＬがローレベル（非アクティブ）である場合には、第２の出力線ＮＱＢはハイインピーダンス状態になる。
【０１０２】
以上のようにして、縦書きモードでは第１のカラム選択回路１３６によって選択されたセンスアンプ部が第１の出力線ＮＱＡに読み出し信号を出力し、横書きモードでは第２のカラム選択回路１３８によって選択されたセンスアンプ部が第２の出力線ＮＱＢに読み出し信号を出力する。
【０１０３】
５．電気光学装置、電子機器
図１３に、本実施形態のドライバー１００を適用できる電気光学装置と電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。
【０１０４】
図１３に示す電子機器は、電気光学装置３５０、表示コントローラー３００（ホストコントローラー、第１処理部）、ＣＰＵ３１０（第２処理部）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０はドライバー１００、表示パネル２００を含む。
【０１０５】
表示パネル２００は例えばマトリックス型の液晶表示パネルである。或は、表示パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、表示パネル２００にフレキシブル基板が接続され、そのフレキシブル基板にドライバー１００（集積回路装置）が実装されることで、電気光学装置３５０が構成される。なお、ドライバー１００と表示パネル２００は電気光学装置３５０として構成されずに個々の部品として電子機器に組み込まれてもよい。例えば、表示パネル２００には配線引き出し用のフレキシブル基板が接続され、ドライバー１００は表示コントローラー３００等とともにリジッド基板に実装され、そのリジッド基板にフレキシブル基板を接続することで表示パネル２００が実装されてもよい。
【０１０６】
ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて表示パネル２００を駆動する。
【０１０７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また読み出し回路、書き込み回路、メモリーセルアレイ、記憶装置、ドライバー、電気光学装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０８】
１００  ドライバー、１１０  書き込み回路、１１２  ＣＰＵ側ライト・リード回路、
１１４  ＣＰＵ側カラムデコーダー、１１５  ライトバッファー・センスアンプ群、
１２０  メモリーセルアレイ、１３０  読み出し回路、１３１  セレクター、
１３２  パネル側リード回路、１３３  カラムアドレスデコーダー、
１３４  パネル側カラムデコーダー、１３５  センスアンプ群、
１３６  第１のカラム選択回路、１３８  第２のカラム選択回路、１４０  駆動回路、
１４２  データドライバー、１４４  ゲートドライバー、１５０  制御回路
１６０  リード・ライト制御回路、１７０  ロウデコーダー、１８０  記憶装置、
２００  表示パネル、３００  表示コントローラー、３１０  ＣＰＵ、
３２０  記憶部、３３０  ユーザーインターフェース部、
３４０  データインターフェース部、３５０  電気光学装置、４００  処理部、
ＢＬ１  ビット線、ＢＵＳＡ  第１のバス、ＢＵＳＢ  第２のバス、
ＤＬ１  データ線、ＮＱＡ  第１の出力線、ＮＱＢ  第２の出力線、
ＳＡ１  センスアンプ部、ＳＣ１  走査線、ＷＬ１  ワード線、
ＷＭＤ  モード設定信号、ＷＳ１  ライトバッファー・センスアンプ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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