(57)【特許請求の範囲】
【請求項１】
増幅トランジスタおよび行選択トランジスタを含む画素トランジスタが設けられる画素、および、前記画素トランジスタが設けられる画素以外の画素を含む複数の画素を有し、２次元に配列される単位画素セルを備え、
前記単位画素セルは、
前記複数の画素それぞれに設けられる光電変換素子と、
前記画素トランジスタが設けられる画素以外の画素に設けられ、前記光電変換素子の電荷蓄積領域と同一導電型である不純物がドープされて画素内に生じる電子の数を調整する調整領域とを有し、
前記調整領域は、
不純物濃度が、前記光電変換素子の電荷蓄積領域の不純物濃度より低いこと
を特徴とする固体撮像装置。 
【請求項２】
増幅トランジスタおよび行選択トランジスタを含む画素トランジスタが設けられる画素、および、前記画素トランジスタが設けられる画素以外の画素を含む複数の画素を有し、２次元に配列される単位画素セルを備え、
前記単位画素セルは、
前記複数の画素それぞれに設けられる光電変換素子と、
前記画素トランジスタが設けられる画素に設けられ、前記光電変換素子の電荷蓄積領域と逆導電型である不純物がドープされて画素内に生じる電子の数を調整する調整領域とを有し、
前記調整領域は、
不純物濃度が、前記光電変換素子の電荷蓄積領域の不純物濃度より低いこと
を特徴とする固体撮像装置。 
【請求項３】
増幅トランジスタおよび行選択トランジスタを含む画素トランジスタが設けられる画素、および、前記画素トランジスタが設けられる画素以外の画素を含む複数の画素を有し、２次元に配列される単位画素セルを形成すること、を含み、
前記単位画素セルには、
前記複数の画素それぞれに設けられる光電変換素子と、
前記画素トランジスタが設けられる画素以外の画素に設けられ、前記光電変換素子の電荷蓄積領域と同一導電型である不純物をドープして画素内に生じる電子の数を調整する調整領域と、を形成し、
前記調整領域は、
不純物濃度が、前記光電変換素子の電荷蓄積領域の不純物濃度より低くなるように形成されること
を特徴とする固体撮像装置の製造方法。
【請求項４】
増幅トランジスタおよび行選択トランジスタを含む画素トランジスタが設けられる画素、および、前記画素トランジスタが設けられる画素以外の画素を含む複数の画素を有し、２次元に配列される単位画素セルを形成すること、を含み、
前記単位画素セルには、
前記複数の画素それぞれに設けられる光電変換素子と、
前記画素トランジスタが設けられる画素に設けられ、前記光電変換素子の電荷蓄積領域と逆導電型である不純物をドープして画素内に生じる電子の数を調整する調整領域と、を形成し、
前記調整領域は、
不純物濃度が、前記光電変換素子の電荷蓄積領域の不純物濃度より低くなるように形成されること
を特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画素（以下、単に、「画素」と記載する）毎に入射光を信号電荷に光電変換して蓄積する光電変換素子と、光電変換された信号電荷を処理する画素トランジスタとを備える。また、近年の固体撮像装置は、複数の光電変換素子が画素トランジスタを共有することで、多画素化を可能としている。
【０００３】
かかる固体撮像装置は、一般に、２次元に配列される複数の単位画素セルを備える。各単位画素セルは、それぞれ複数個の画素を備え、各画素に設けられる光電変換素子が、いずれか一つの画素に設けられる画素トランジスタを共有することによって、多画素化を可能としている。
【０００４】
このように、単位画素セルは、画素トランジスタが設けられる画素と、画素トランジスタが設けられない画素とを備える。そして、画素トランジスタが設けられる画素と、画素トランジスタが設けられない画素とは、レイアウトが異なり、これに起因して検出される暗電流が異なる。
【０００５】
一般的には、画素トランジスタが設けられない画素は、画素トランジスタが設けられる画素よりも多くの暗電流が検出される傾向があり、撮像画像の画質を劣化させる原因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−０７４００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一つの実施形態は、撮像画像の画質の劣化を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、２次元に配列される単位画素セル内に調整領域を備える。調整領域は、単位画素セル内の複数の画素のうち、画素トランジスタが設けられる画素、または、画素トランジスタが設けられる画素以外の画素に設けられる。また、調整領域は、不純物がドープされて画素内に生じる電子の数を調整する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、第１の実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、第１の実施形態に係る単位画素セル内のレイアウトを示す説明図である。
【図４】図４は、第１の実施形態に係る単位画素セルの模式的な断面を示す説明図である。
【図５】図５は、第１の実施形態に係る固体撮像装置の製造工程を示す説明図である。
【図６】図６は、第２の実施形態に係る単位画素セル内のレイアウトを示す説明図である。
【図７】図７は、第２の実施形態に係る単位画素セルの模式的な断面を示す説明図である。
【図８】図８は、第３の実施形態に係る画素アレイを示す説明図である。
【図９】図９は、第３の実施形態に係る単位画素セルのレイアウトを示す説明図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１２】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１３】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１４】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１５】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１６】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、第１の実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１７】
ここでは、イメージセンサ２０は、入射光を光電変換する画素における入射光が入射する側の面に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、実施形態に係るイメージセンサ２０は、表面照射型ＣＭＯＳイメージセンサに限定するものではなく、裏面照射型ＣＭＯＳイメージセンサであってもよい。
【００１８】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。
【００１９】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３は、画素毎に光電変換素子を含む２画素を１セットとする単位画素セルが水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリクス状）に配列されている。
【００２０】
そして、単位画素セルは、各画素の光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて、各画素内の電荷蓄積領域に蓄積する。また、単位画素セルは、光電変換素子に蓄積された信号電荷を出力するなどの処理を行う画素トランジスタを備える。画素トランジスタは、単位画素セル内の２画素のいずれか一方に設けられ、２つの光電変換素子によって共有される。
【００２１】
そして、第１の実施形態に係る単位画素セルは、調整領域をさらに備える。調整領域は、入射光とは無関係に画素内に生じる電子の数（以下、単に電子と記載する場合がある）を調整することで、電子に起因する暗電流を画素間で略均等にする。
【００２２】
これにより、固体撮像装置１４は、画素間で検出される暗電流差を低減することができ、暗電流差に起因する撮像画像の輝度ムラや白傷などの画質の劣化を抑制することができる。なお、かかる調整領域については、図３以降を参照して後述する。
【００２３】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７およびラインメモリ２８に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の画素の中から信号電荷を読み出す画素を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２４】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２５】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における画素の行毎に信号処理回路２１へ出力する処理部である。
【００２６】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２７】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の画素が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各画素に蓄積された信号電荷に応じた画素信号を読み出すことによって撮像を行う。
【００２８】
次に、図３を参照して、第１の実施形態に係る単位画素セル内のレイアウトについて説明する。図３は、第１の実施形態に係る単位画素セルＣ内のレイアウトを示す説明図である。なお、図３は、単位画素セルＣ内に配置される各構成要素を模式的に示している。
【００２９】
図３に示すように、単位画素セルＣは、第１画素ＰＣ１および第２画素ＰＣ２が隣接して設けられる。第１画素ＰＣ１は、光電変換素子であるフォトダイオードＰ１を備え、第２画素ＰＣ２は、フォトダイオードＰ２を備える。
【００３０】
また、単位画素セルＣは、フォトダイオードＰ１およびフォトダイオードＰ２の間に、各フォトダイオードから転送された信号電荷を保持するフローティングディフュージョンＦを備える。フローティングディフュージョンＦは、フォトダイオードＰ１およびフォトダイオードＰ２によって共有される。
【００３１】
単位画素セルＣは、フォトダイオードＰ１とフローティングディフュージョンＦとの間に転送ゲートＴ１を、フォトダイオードＰ２とフローティングディフュージョンＦとの間に転送ゲートＴ２を備える。転送ゲートＴ１、Ｔ２は、所定の電圧が印加されると、フォトダイオードＰ１、Ｐ２に蓄積した信号電荷をフローティングディフュージョンＦへ転送する。
【００３２】
また、単位画素セルＣは、増幅トランジスタＡＭおよび行選択トランジスタＡＤなどの画素トランジスタを備える。画素トランジスタは、フォトダイオードＰ１およびフォトダイオードＰ２によって共有される。
【００３３】
リセットトランジスタＲは、ゲートＲｇがフローティングディフュージョンＦに隣接する領域上に設けられ、ゲートＲｇに所定の電圧が印加されると、フローティングディフュージョンＦの電位を初期電位にリセットする。ゲートＲｇと隣接するドレインＲｄは、第１画素ＰＣ１側に設けられる。
【００３４】
増幅トランジスタＡＭは、第２画素ＰＣ２内に設けられ、ゲートＡＭｇは、フローティングディフュージョンＦに接続されている。増幅トランジスタＡＭは、ゲートＡＭｇに所定の電圧が印加されると、フローティングディフュージョンＦから転送される信号電荷を増幅する。増幅トランジスタＡＭは、ソースＡＭｓ、ゲートＡＭｇおよびドレインＡＭｄを備える。
【００３５】
行選択トランジスタＡＤは、増幅トランジスタＡＭに隣接して設けられ、ゲートＡＤｇに所定の電圧が印加されると、増幅トランジスタＡＭによって出力された信号電荷を垂直信号線へ出力する。行選択トランジスタＡＤは、ソースＡＤｓ、ゲートＡＤｇおよびドレインＡＤｄを備え、ソースＡＤｓは、ドレインＡＭｄと隣接している。
【００３６】
また、単位画素セルＣ内の各素子が設けられる以外の領域には、素子分離領域Ｓ１、Ｓ２が設けられ、各素子を互いに電気的に分離する。素子分離領域Ｓ１、Ｓ２は、例えばＳＴＩ（Shallow  Trench  Isolation）領域である。ＳＴＩ領域は、形成されたトレンチ内に絶縁部材を埋め込むことで形成される。
【００３７】
一般に、ＳＴＩ領域は、トレンチを形成したことによって生じる結晶欠陥に起因して、入射光とは無関係な電子（以下、暗電子と記載する）が画素内に生じる。かかる暗電子は、フォトダイオードに蓄積され、画素トランジスタによって出力されると、いわゆる暗電流として検出される。
【００３８】
ここで、図３に示すように、画素トランジスタが設けられない第１画素ＰＣ１の素子分離領域Ｓ１は、画素トランジスタが設けられる第２画素ＰＣ２の素子分離領域Ｓ２より大きい。このため、第１画素ＰＣ１に生じる暗電子は、第２画素ＰＣ２に生じる暗電子より多くなり、撮像画像中に輝度ムラや白傷を発生させ、画質を劣化させる原因となる。
【００３９】
そこで、第１の実施形態に係る単位画素セルＣは、不純物がドープされて入射光とは無関係に画素内に生じる暗電子の数を調整する調整領域ＡＡを第１画素ＰＣ１内に備える。
【００４０】
調整領域ＡＡは、第１画素ＰＣ１および第２画素ＰＣ２の素子分離領域の面積が略同一になるような面積の領域である。なお、調整領域ＡＡは、素子分離領域Ｓ１によってフォトダイオードＰ１と電気的に分離され、画素トランジスタなどの信号電荷を処理するトランジスタが配置されない。
【００４１】
図３に示すように、調整領域ＡＡは、例えば、第１画素ＰＣ１と第２画素ＰＣ２との素子のレイアウトが略対称になるように配置することができる。具体的には、調整領域ＡＡは、リセットトランジスタＲを挟んで増幅トランジスタＡＭおよび行選択トランジスタＡＤに対向する第１画素ＰＣ１内に配置される。
【００４２】
また、調整領域ＡＡの面積は、例えば、増幅トランジスタＡＭおよび行選択トランジスタＡＤの面積とすることができる。そして、調整領域ＡＡにＮ型の不純物をドープすることで、第１画素ＰＣ１に生じる暗電子は少なくなり、第２画素ＰＣ２に生じる暗電子と略均等になる。
【００４３】
次に、図４を参照して調整領域ＡＡの断面および作用について説明する。図４は、第１の実施形態に係る単位画素セルＣの模式的な断面を示す説明図である。図４（ａ）は、図３におけるＡ−Ａ´線による第１画素ＰＣ１の模式的な断面を示す説明図である。図４（ｂ）は、図３におけるＢ−Ｂ´線による第２画素ＰＣ２の模式的な断面を示す説明図である。図４（ａ）および図４（ｂ）は、フォトダイオードＰ１、Ｐ２、素子分離領域Ｓ１、Ｓ２および調整領域ＡＡを選択的に示している。
【００４４】
図４（ａ）に示すように、画素トランジスタが設けられない第１画素ＰＣ１は、シリコン層３１上にＰ型の半導体層３２が積層される。Ｐ型の半導体層３２は、例えば、ボロン等のＰ型の不純物がドープされたシリコン層である。かかるＰ型の半導体層３２は、内部にフォトダイオードＰ１を備える。
【００４５】
フォトダイオードＰ１は、例えば、リン（Ｐ）等のＮ型の不純物がドープされたＮ型の電荷蓄積領域３３ａと、ボロン（Ｂ）等のＰ型の不純物がドープされたＰ型のＳｉ領域３４とのＰＮ接合によって設けられる。Ｎ型の電荷蓄積領域３３ａは、受光面（ここでは、上面）側から入射する光を光量に応じた信号電荷に光電変換して蓄積する領域である。
【００４６】
また、Ｐ型の半導体層３２には、フォトダイオードＰ１と隣接する素子分離領域Ｓ１が設けられる。素子分離領域Ｓ１は、ＳＴＩ領域であり、入射光とは無関係な暗電子ｅを発生することがある。かかる暗電子ｅは、電荷蓄積領域３３ａへ流入すると、暗電流の原因となる。
【００４７】
ここで、例えば、第１画素ＰＣ１の電荷蓄積領域３３ａに蓄積される暗電子ｅの数（例えば、５個）は、図４（ｂ）に示す第２画素ＰＣ２の電荷蓄積領域３３ｂに蓄積される暗電子ｅの数（例えば、３個）より多くなることがある。
【００４８】
そこで、画素トランジスタが設けられない第１画素ＰＣ１は、素子分離領域Ｓ１によって分離された位置に、電荷蓄積領域３３ａと同一導電型であるＮ型の不純物がドープされた調整領域ＡＡを備える。
【００４９】
図４（ａ）に示すように、Ｎ型の調整領域ＡＡは、所定の電圧が印加されると、入射光とは無関係に生じた暗電子ｅを排出するドレインとして機能する。
【００５０】
これにより、調整領域ＡＡは、電荷蓄積領域３３ａに暗電子ｅが流入するのを防止することができる。したがって、第１の実施形態に係る固体撮像装置１４は、例えば、第１画素ＰＣ１および第２画素ＰＣ２に蓄積される暗電子ｅの数が略均等（例えば、３個）になり、各画素で検出される暗電流差が低減され、撮像画像の画質の劣化を抑制することができる。
【００５１】
ここで、各画素間で検出される暗電流「差」は低減されるが、暗電流自体は検出されるため、上述した後段処理部１２は、検出された暗電流を除去する補正を行う。このとき、後段処理部１２は、画素間の暗電流差が低減されているため、全画素同じ補正の処理を行うことができる。
【００５２】
また、調整領域ＡＡにドープされるＮ型の不純物濃度は、電荷蓄積領域３３ａのＮ型の不純物濃度よりも低くする。これは、例えば、高濃度のＮ型の不純物をイオン注入すると、Ｐ型の半導体層３２は、イオン注入によるダメージによって結晶欠陥が発生し、暗電子ｅが過剰に発生してしまうためである。かかる場合、調整領域ＡＡは、画素間での暗電子ｅの数を均等にできなくなる。
【００５３】
次に、図５を参照して、実施形態に係る固体撮像装置１４の製造方法について説明する。図５（ａ）〜（ｃ）は、実施形態に係る固体撮像装置１４の製造工程を示す説明図である。
【００５４】
なお、実施形態に係る固体撮像装置１４の製造工程のなかで、各画素部分の製造工程以外は、一般的な固体撮像装置の製造工程と同様である。このため、ここでは、図４（ａ）に示す画素の一部の製造工程について説明し、その他の工程については、その説明を省略する。また、以下の説明では、図４に示す構成要素と同一の構成要素については、図４に示す符号と同一の符号を付することにより、その説明を省略する。
【００５５】
画素アレイ２３を製造する場合には、まず、図５に（a）で示すように、ノンドープのシリコン層３１上に、Ｐ型の半導体層３２を形成する。ここでは、例えば、シリコン基板の表面からシリコン基板の内部へボロンをイオン注入してアニール処理を行うことによって、シリコン基板の表面から、後に複数の画素（図３参照）を形成するＰ型の半導体層３２を形成する。
【００５６】
続いて、複数の画素を有する単位画素セルＣ（図３参照）内のＰ型の半導体層３２における後に各素子を形成する領域を分離する位置に対して、例えば、ＲＩＥ（Reactive  Ion  Etching）を行うことによって、トレンチを形成する。その後、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって、トレンチ内に酸化シリコンを堆積させて素子分離領域Ｓ１を形成する。
【００５７】
その後、図５（ｂ）に示すように、素子分離領域Ｓ１によって分離されたＰ型の半導体層３２の内部に、光電変換素子であるフォトダイオードＰ１の形成位置へリンをイオン注入してアニール処理を行うことによってＮ型の電荷蓄積領域３３ａを形成する。
【００５８】
そして、Ｎ型の電荷蓄積領域３３ａの受光面側（ここでは上面）に高濃度のボロンをイオン注入してアニール処理を行うことによってＰ型のＳｉ領域３４を形成する。Ｎ型の電荷蓄積領域３３ａおよびＰ型のＳｉ領域３４のＰＮ接合によりフォトダイオードＰ１が形成される。なお、フォトダイオードは、半導体層における複数の画素それぞれに形成される。
【００５９】
続いて、図５（ｃ）に示すように、フォトダイオードＰ１と素子分離領域Ｓ１を挟んで反対側に、リンをイオン注入してアニール処理を行うことによってＮ型の調整領域ＡＡを形成する。この時、調整領域ＡＡのＮ型の不純物濃度は、不純物のドーズ量を調整することで、Ｎ型の電荷蓄積領域３３ａの不純物濃度より低くなるようにする。これにより、図４（a）に示す画素トランジスタが設けられない第１画素ＰＣ１（図３参照）が完成する。
【００６０】
また、第２画素ＰＣ２（図を省略）には、後に画素トランジスタとなる領域に、ＣＶＤおよびドライエッチングによりゲートを形成する。続いて、リンをイオン注入することにより画素トランジスタの各ソースおよび各ドレインを形成する。
【００６１】
第１の実施形態によれば、固体撮像装置１４の単位画素セルＣは、画素トランジスタが設けられていない第１画素ＰＣ１に調整領域ＡＡを備える。調整領域ＡＡは、電荷蓄積領域３３ａと同一導電型であるＮ型の不純物がドープされ、入射光とは無関係に生じる暗電子を排出するドレインとして機能するため、蓄積する暗電子を平均化することができる。
【００６２】
これにより、固体撮像装置１４は、電荷蓄積領域３３ａに蓄積される暗電子を少なくすることができる。また、固体撮像装置１４は、暗電子の平均化により、検出される暗電流差が低減し、撮像画像の輝度ムラを低減することができる。
【００６３】
さらに、固体撮像装置１４は、暗電流差が低減されることにより、暗電流を除去する補正が簡易になることで、撮像画像の白傷などの画質の劣化を抑制することができる。
【００６４】
なお、第１の実施形態に係るＮ型の調整領域ＡＡは、第１画素ＰＣ１内で素子分離領域Ｓ１に囲まれ、独立して設けるようにしたが、これに限定されず、例えば、Ｎ型のドレインＲｄの領域を拡大し、拡大した領域を調整領域ＡＡとしてもよい。
【００６５】
かかる場合、調整領域ＡＡの形成方法は、拡大した領域を含むドレインＲｄに高濃度不純物をイオン注入した後、拡大した領域に調整領域ＡＡのための低濃度不純物をイオン注入してアニール処理を行うことによって形成する。
【００６６】
（第２の実施形態）
次に、図６および図７を参照して、第２の実施形態について説明する。図６は、第２の実施形態に係る単位画素セルＣのレイアウトを示す説明図である。なお、図６は、単位画素セルＣ内に配置される各構成要素を模式的に示している。
【００６７】
第１の実施形態では、第１画素ＰＣ１にＮ型の調整領域ＡＡを設けることで、暗電子を排出して調整した。一方、第２の実施形態は、第１の実施形態とは調整領域ＡＡが設けられる画素およびドープされる不純物の導電型が異なる。
【００６８】
図６に示すように、第２の実施形態に係る調整領域ＡＡは、第２画素ＰＣ２に設けられる。第２画素ＰＣ２は、信号電荷を処理する画素トランジスタが設けられる画素である。
【００６９】
そして、第２の実施形態に係る調整領域ＡＡは、画素トランジスタが設けられる第２画素ＰＣ２に電荷蓄積領域３３ｂと逆導電型であるＰ型の不純物がドープされる。これにより、調整領域ＡＡは、暗電子を電荷蓄積領域３３ｂへ供給する機能を備える。
【００７０】
次に、図７を参照して調整領域ＡＡの断面および作用について説明する。図７は、単位画素セルＣの模式的な断面を示す説明図である。
【００７１】
図７（ａ）は、図６におけるＡ−Ａ´線による第２画素ＰＣ２の模式的な断面を示す説明図、図７（ｂ）は、図６におけるＢ−Ｂ´線による第１画素ＰＣ１の模式的な断面を示す説明図である。
【００７２】
図７（ａ）に示すように、調整領域ＡＡは、フォトダイオードＰ２とは素子分離領域Ｓ２を挟んで反対側に位置し、Ｐ型の不純物がドープされる。ここで、調整領域ＡＡは、Ｐ型の不純物をイオン注入すると、Ｐ型の半導体層３２は、イオン注入によるダメージによって結晶欠陥が発生し、暗電子ｅが生じる。
【００７３】
そして、第２の実施形態に係る調整領域ＡＡは、かかる暗電子ｅを電荷蓄積領域３３ｂへ供給する。これにより、電荷蓄積領域３３ｂの暗電子ｅの数（例えば、５個）は、電荷蓄積領域３３ａの暗電子ｅの数（例えば、５個）と略均等になる。
【００７４】
しかしながら、電荷蓄積領域３３ｂに蓄積された暗電子ｅの数は、調整領域ＡＡから供給される暗電子ｅが含まれるため、画素間で検出される暗電流差はなくなるが、単位画素セルＣの暗電流量としては多くなる。この時、後段処理部１２は、暗電流を除去する補正を全画素同じ処理で行うことができるため、より簡易に補正を行うことができる。
【００７５】
次に、第２の実施形態に係る固体撮像装置１４の製造方法について説明する。第２の実施形態の製造方法の説明は、第１の実施形態と重複する部分については説明を省略することとし、調整領域ＡＡを設ける画素および不純物の導電型について説明する。
【００７６】
第２の実施形態に係る固体撮像装置１４の製造工程では、画素トランジスタが設けられる第２画素ＰＣ２に調整領域ＡＡを形成する。具体的には、調整領域ＡＡは、Ｐ型の半導体層３２の内部に、フォトダイオードＰ２とは素子分離領域Ｓ２を挟んで反対側の位置に、ボロンをイオン注入してアニール処理を行うことによってＰ型の不純物をドープする。
【００７７】
なお、調整領域ＡＡのＰ型の不純物濃度は、不純物のドーズ量を調整することで、Ｎ型の電荷蓄積領域３３ｂの不純物濃度より低くなるように調整する。これにより、図７（a）に示す第２画素ＰＣ２が完成する。
【００７８】
第２の実施形態によれば、固体撮像装置１４の単位画素セルＣは、画素トランジスタが設けられる第２画素ＰＣ２に調整領域ＡＡを備える。調整領域ＡＡは、電荷蓄積領域３３ｂと逆導電型であるＰ型の不純物がドープされ、入射光とは無関係に生じる暗電子ｅを供給することで、蓄積される暗電子ｅを平均化することができる。
【００７９】
したがって、第２の実施形態に係る固体撮像装置１４は、例えば、第１画素ＰＣ１および第２画素ＰＣ２に蓄積される暗電子ｅの数が略均等（例えば、５個）になり、各画素で検出される暗電流差が低減され、撮像画像の画質の劣化を抑制することができる。
【００８０】
（第３の実施形態）
次に、第３の実施形態に係る固体撮像装置１４について説明する。第１および第２の実施形態は、単位画素セルＣ内の画素間で暗電子ｅの数を調整するものであるが、第３の実施形態は、画素アレイ２３全体での暗電子ｅの数を調整するものである。以下、図８および図９を参照して第３の実施形態について詳述する。
【００８１】
図８は、第３の実施形態に係る画素アレイ２３を示す説明図である。図８に示すように、単位画素セルＣは、画素アレイ２３内に２次元に配列される。
【００８２】
ここで、画素アレイ２３の周縁部２３ｂの外側には、図示しないロジック回路を含む信号処理回路２１が配置される。かかるロジック回路は、上述したイメージセンサ２０から入力される画素信号に対して所定の信号処理を行う場合、発熱することがある。
【００８３】
このため、周縁部２３ｂの単位画素セルＣｂは、発熱の影響によって単位画素セルＣｂ内の電子が励起され、中央部２３ａの単位画素セルＣａに比べて暗電子ｅが多く発生することとなる。
【００８４】
つまり、画素アレイ２３全体で検出される暗電流は、中央部２３ａに比べ周縁部２３ｂで多くなる。その結果、出力される撮像画像は、中央部に比べ周縁部が明るくなり、画質が劣化することがある。
【００８５】
そこで、第３の実施形態に係る固体撮像装置１４は、中央部２３ａと周縁部２３ｂとで調整領域ＡＡの面積に差をつけることで暗電子ｅの数を調整する。
【００８６】
図９（ａ）は、画素アレイ２３の中央部２３ａに配列される単位画素セルＣａのレイアウトを示す説明図、図９（ｂ）は、画素アレイ２３の周縁部２３ｂに配列される単位画素セルＣｂのレイアウトを示す説明図である。なお、図９は、Ｎ型の調整領域ＡＡを第１画素ＰＣ１へ設ける場合について説明するが、これに限定されず、Ｐ型の調整領域ＡＡを第２画素ＰＣ２へ設けてもよい。
【００８７】
図９（ａ）および（ｂ）に示すように、周縁部２３ｂの単位画素セルＣｂの調整領域ＡＡｂの面積は、中央部２３ａの単位画素セルＣａの調整領域ＡＡａの面積に比べて大きくなる。
【００８８】
具体的には、単位画素セルＣａは、単位画素セルＣｂに比べ、調整領域ＡＡａが小さくなることで、素子分離領域Ｓａの面積は大きくなり、その結果、発生する暗電子ｅが多くなる。一方、単位画素セルＣｂは、単位画素セルＣａに比べ、調整領域ＡＡｂが大きくなることで、素子分離領域Ｓｂが小さくなり、その結果、発生する暗電子ｅが少なくなる。
【００８９】
したがって、第３の実施形態に係る画素アレイ２３は、中央部２３ａと周縁部２３ｂとで素子分離領域の面積を調整することで、撮像画像全体の暗電流差をなくすことができる。これにより、撮像画像の周縁部での画質の劣化を抑制することができる。
【００９０】
なお、第３の実施形態は、調整領域ＡＡの面積差によって暗電子ｅの数を調整したが、生じる暗電子ｅが中央部に比べ周縁部で少なければよく、例えば、調整領域の不純物濃度を調整してもよいし、設ける調整領域の数を調整してもよい。
【００９１】
また、第３の実施形態は、調整領域ＡＡｂの面積を調整領域ＡＡａの面積より大きくしたが、調整領域ＡＡｂの面積が調整領域ＡＡａの面積より小さくてもよい。かかる場合、各調整領域の不純物濃度や設ける調整領域の数を調整することで生じる暗電子ｅの数を調整する。
【００９２】
また、上述した各実施形態に係る固体撮像装置１４の単位画素セルＣは、２画素の構造としたが、これに限定されるものではなく、単位画素セルが３画素以上の構造であってもよい。
【００９３】
かかる場合、単位画素セルは、画素トランジスタが設けられる一つの画素と、画素トランジスタが設けられない複数の画素とで構成される。実施形態に係る調整領域ＡＡは、複数の画素にそれぞれ設けられることで、入射光とは無関係に生じる暗電子ｅの数を調整する。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
Ｃ，Ｃａ，Ｃｂ  単位画素セル、  ＡＡ，ＡＡａ，ＡＡｂ  調整領域、  Ｓ１，Ｓ２，Ｓａ，Ｓｂ  素子分離領域、  １４  固体撮像装置、  Ｐ１，Ｐ２  フォトダイオード、  ３３ａ，３３ｂ  電荷蓄積領域、  ２３  画素アレイ、  ２３ａ  中央部、  ２３ｂ  周縁部、  Ｒ  リセットトランジスタ、  ＡＭ  増幅トランジスタ、  ＡＤ  行選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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