(57)【特許請求の範囲】
【請求項１】
所定方向に互いに隣接する第１及び第２の薄膜トランジスタを備えた薄膜トランジスタ装置であって、
半導体層と、
前記所定方向に互いに離間され前記第１及び第２の薄膜トランジスタの一部をなす第１及び第２のゲート電極部、及び、これら第１及び第２のゲート電極部を互いに電気的に接続する導電部を備えたゲート電極と、
前記第１及び第２のゲート電極部間に位置し前記第１及び第２の薄膜トランジスタのそれぞれの一部をなす共用電極と、
前記第１及び第２のゲート電極部に対して前記共用電極とそれぞれ反対側に位置し前記第１及び第２の薄膜トランジスタの一部をなす第１及び第２の電極とを具備し、
前記半導体層は、
前記第１のゲート電極部と対向する第１のチャネル領域、及び、この第１のチャネル領域を前記所定方向に挟んで形成され、Ｎ型不純物がそれぞれドープされるとともに一方が前記共用電極と電気的に接続され他方が前記第１の電極と電気的に接続された対をなす第１のコンタクト領域を少なくとも有し、前記第１の薄膜トランジスタの一部をなす第１の半導体層部と、
前記第２のゲート電極部と対向する第２のチャネル領域、及び、この第２のチャネル領域を前記所定方向に挟んで形成され、Ｐ型不純物がそれぞれドープされるとともに一方が前記共用電極と電気的に接続され他方が前記第２の電極と電気的に接続された対をなす第２のコンタクト領域を少なくとも有し、前記第２の薄膜トランジスタの一部をなす第２の半導体層部とを備え、
一方の前記第１及び第２のコンタクト領域のそれぞれの一部が、前記所定方向に対して交差する交差方向に交互に隣接して配置され、前記交差方向に交互に隣接して配置される一方の前記第１及び第２のコンタクト領域の前記所定方向の幅が、前記共用電極が前記第１及び第２のコンタクト領域と接触する前記所定方向の幅よりも広く、
前記第１及び第２のコンタクト領域は、前記所定方向に沿って突出する第１及び第２の突出部を備え、
前記共用電極は、前記第１及び第２のコンタクト領域の第１及び第２の突出部と前記所定方向の幅が略等しく、かつ、前記第１及び第２の突出部に対し、これら第１及び第２の突出部の前記所定方向の略中央位置で接触している
ことを特徴とする薄膜トランジスタ装置。
【請求項２】
一方の前記第１及び第２のコンタクト領域は、
前記第１及び第２のチャネル領域とそれぞれ結合された帯状の第１及び第２の接合部を備え、
前記第１及び第２の突出部は、前記第１の接合部及び第２の接合部からそれぞれ突出し、前記交差方向に交互に配置されている
ことを特徴とする請求項１記載の薄膜トランジスタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、所定方向に互いに隣接する第１及び第２の薄膜トランジスタを備えた薄膜トランジスタ装置に関する。
【背景技術】
【０００２】
近年、例えば携帯電話やタブレットＰＣなどの携帯型端末の市場においては、筐体が同じサイズでも画面をより大きく、高精細にする要求があり、最外縁から画面表示エリア(アクティブエリア)までの距離を短くする、いわゆる狭額縁設計がなされている。したがって、このように額縁部の縮小が進む中で、この額縁部に配置される駆動回路は、より狭い領域に効率よく配置することが求められる。
【０００３】
上記の駆動回路には、例えばＮ型の薄膜トランジスタとＰ型の薄膜トランジスタとを隣接させて互いに相補的に接続する、いわゆるＣＭＯＳ回路が用いられ、低消費電力化に寄与している。このように、Ｎ型の薄膜トランジスタとＰ型の薄膜トランジスタとを近接配置する状況において、より面積効率が良好なレイアウトが必要となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２８４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、面積効率をより向上できる薄膜トランジスタ装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の薄膜トランジスタ装置は、所定方向に互いに隣接する第１及び第２の薄膜トランジスタを備えた薄膜トランジスタ装置である。この薄膜トランジスタ装置は、半導体層と、ゲート電極と、共用電極と、第１及び第２の電極とを有する。ゲート電極は、第１及び第２のゲート電極部、及び、導電部を備える。第１及び第２のゲート電極部は、所定方向に互いに離間され第１及び第２の薄膜トランジスタの一部をなす。導電部は、第１及び第２のゲート電極部を互いに電気的に接続する。共用電極は、第１及び第２のゲート電極部間に位置し第１及び第２の薄膜トランジスタのそれぞれの一部をなす。第１及び第２の電極は、第１及び第２のゲート電極部に対して共用電極とそれぞれ反対側に位置し第１及び第２の薄膜トランジスタの一部をなす。また、半導体層は、第１の半導体層部と、第２の半導体層部とを備える。第１の半導体層部は、第１のチャネル領域、及び、対をなす第１のコンタクト領域を少なくとも有し、第１の薄膜トランジスタの一部をなす。第１のチャネル領域は、第１のゲート電極部と対向する。対をなす第１のコンタクト領域は、第１のチャネル領域を所定方向に挟んで形成され、Ｎ型不純物がそれぞれドープされるとともに一方が共用電極と電気的に接続され他方が第１の電極と電気的に接続される。第２の半導体層部は、第２のチャネル領域、及び、対をなす第２のコンタクト領域を少なくとも有し、第２の薄膜トランジスタの一部をなす。第２のチャネル領域は、第２のゲート電極部と対向する。対をなす第２のコンタクト領域は、第２のチャネル領域を所定方向に挟んで形成され、Ｐ型不純物がそれぞれドープされるとともに一方が共用電極と電気的に接続され他方が第２の電極と電気的に接続される。そして、一方の第１及び第２のコンタクト領域のそれぞれの一部が、所定方向に対して交差する交差方向に交互に隣接して配置され、交差方向に交互に隣接して配置される一方の第１及び第２のコンタクト領域の所定方向の幅が、共用電極が第１及び第２のコンタクト領域と接触する所定方向の幅よりも広い。第１及び第２のコンタクト領域は、所定方向に沿って突出する第１及び第２の突出部を備える。共用電極は、第１及び第２のコンタクト領域の第１及び第２の突出部と所定方向の幅が略等しく、かつ、第１及び第２の突出部に対し、これら第１及び第２の突出部の所定方向の略中央位置で接触している。
【図面の簡単な説明】
【０００７】
【図１】一実施形態の薄膜トランジスタ装置を示し、(a)はその平面図、(b)は(a)のＩ−Ｉ断面図、(c)は(a)のII−II断面図である。
【図２】第１の従来例の薄膜トランジスタ装置を示し、(a)はその平面図、(b)は(a)のIII−III断面図である。
【図３】第２の従来例の薄膜トランジスタ装置を示し、(a)はその平面図、(b)は(a)のIV−IV断面図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態の構成を、図面を参照して説明する。
【０００９】
図１において、10は薄膜トランジスタ装置であり、この薄膜トランジスタ装置10は、例えば液晶表示装置や有機ＥＬ表示装置などの平面表示装置(ＦＰＤ)の画素電極などの駆動回路に用いられて表示領域(アクティブエリア)の外方の額縁部に配置されるものである。この薄膜トランジスタ装置10は、例えばＮチャネル型のトップゲート型薄膜トランジスタである第１の薄膜トランジスタ11と、Ｐチャネル型のトップゲート型薄膜トランジスタである第２の薄膜トランジスタ12とが所定方向(矢印Ａに示す図中の左右方向)に隣接して配置されて互いに相補的に接続された、ＣＭＯＳ回路を構成している。なお、以下、第１の薄膜トランジスタ11側を所定方向の一側(第１の方向側(図中の左側))、第２の薄膜トランジスタ12側を所定方向の他側(第１の方向と反対方向である第２の方向側(図中の右側))として説明する。
【００１０】
そして、この薄膜トランジスタ装置10は、例えばガラス基板などの図示しない絶縁基板を覆って形成されたアンダーコート層上に形成された半導体層15と、この半導体層15を覆ってアンダーコート層上(絶縁基板上)に形成された例えばシリコン酸化膜などのゲート絶縁膜16と、このゲート絶縁膜16上に形成されたゲート電極17と、このゲート電極17を覆ってゲート絶縁膜16上に形成された例えばシリコン窒化膜などの第１の層間絶縁膜18と、この第１の層間絶縁膜18上に形成されて半導体層15と電気的に接続された共用電極19、第１及び第２の電極20，21と、これら共用電極19、第１及び第２の電極20，21を覆って第１の層間絶縁膜18上に形成される例えばシリコン窒化膜などの第２の層間絶縁膜22とを備えている。
【００１１】
半導体層15は、ポリシリコン(ｐ−Ｓｉ)により四角形島状に形成されたポリシリコン膜であり、第１及び第２の薄膜トランジスタ11，12の一部をなす第１及び第２の半導体層部25，26を所定方向(矢印Ａ方向)に隣接して一体に備えている。
【００１２】
第１の半導体層部25は、第１のチャネル領域31と、この第１のチャネル領域31を所定方向(矢印Ａ方向)に挟んで位置する一方及び他方の(対をなす)第１のコンタクト領域32，33とを有している。
【００１３】
一方及び他方の第１のコンタクト領域32，33は、第１のチャネル領域31よりも相対的に高い濃度でＮ型不純物(例えばリンなど)がドープされた、一方及び他方の(第１の)高ドーズ領域とも呼び得るもので、第１のチャネル領域31に対して他側及び一側に位置している。本実施形態では、例えば一方の第１のコンタクト領域32が第１のソース領域として作用し、他方の第１のコンタクト領域33が第１のドレイン領域として作用するが、その逆でもよい。
【００１４】
一方の第１のコンタクト領域32は、所定方向(矢印Ａ方向)に対して交差(直交)する交差方向(矢印Ｂに示す図１(a)中の上下方向)に沿って長手状の第１の接合部35と、この第１の接合部35の他側(第２の薄膜トランジスタ12側)に突出する四角形状(略正方形状)の複数の第１の突出部36とを備えた、櫛歯状に形成されている。そして、この一方の第１のコンタクト領域32は、他側が第２の薄膜トランジスタ12の第２の半導体層部26の一側と隣接して接合されている。
【００１５】
第１の接合部35は、(第１の)チャネル接続部とも呼び得るもので、第１のチャネル領域31の他側に沿って形成され、この第１のチャネル領域31と接合されて電気的に接続されている。
【００１６】
第１の突出部36は、第１の接合部35に対して、交差方向(矢印Ｂ方向)に離間されて配置されている。これら第１の突出部36は、第１の接合部35よりも所定方向(矢印Ａ方向)の幅が大きく設定されている。
【００１７】
また、他方の第１のコンタクト領域33は、交差方向(矢印Ｂ方向)に沿って長手状に形成されている。この他方の第１のコンタクト領域33は、一方の第１のコンタクト領域32全体に対して、所定方向(矢印Ａ方向)の幅が小さいとともに、第１の接合部35に対して、所定方向(矢印Ａ方向)の幅が大きく形成されている。
【００１８】
一方、第２の半導体層部26は、第２のチャネル領域41と、この第２のチャネル領域41を所定方向(矢印Ａ方向)に挟んで位置する一方及び他方の(対をなす)第２のコンタクト領域42，43とを有している。
【００１９】
一方及び他方の第２のコンタクト領域42，43は、第２のチャネル領域41よりも相対的に高い濃度でＰ型不純物(例えばホウ素など)がドープされた、一方及び他方の(第２の)高ドーズ領域とも呼び得るもので、第２のチャネル領域41に対して一側及び他側に位置している。本実施形態では、例えば一方の第２のコンタクト領域42が第２のソース領域として作用し、他方の第２のコンタクト領域43が第２のドレイン領域として作用するが、その逆でもよい。
【００２０】
一方の第２のコンタクト領域42は、交差方向(矢印Ｂ方向)に沿って長手状の第２の接合部45と、この第２の接合部45の一側(第１の薄膜トランジスタ11側)に突出する四角形状(略正方形状)の複数の第２の突出部46とを備えた、櫛歯状に形成されている。そして、この一方の第２のコンタクト領域42は、一側が第１の薄膜トランジスタ11の第１のコンタクト領域32の他側と隣接して接合されている。
【００２１】
第２の接合部45は、(第２の)チャネル接続部とも呼び得るもので、第２のチャネル領域41の一側に沿って形成され、この第２のチャネル領域41と接合されて電気的に接続されている。
【００２２】
第２の突出部46は、第２の接合部45に対して、交差方向(矢印Ｂ方向)に離間されて配置され、第１の突出部36と交差方向(矢印Ｂ方向)に交互に配置されている。すなわち、一方の第１のコンタクト領域32と一方の第２のコンタクト領域42とは、互いに第１の突出部36と第２の突出部46とが噛み合うように配置されて互いに所定方向(矢印Ａ方向)に隣接して接合されている。さらに、これら第２の突出部46は、第２の接合部45よりも所定方向(矢印Ａ方向)の幅が大きく設定されている。
【００２３】
また、他方の第２のコンタクト領域43は、交差方向(矢印Ｂ方向)に沿って長手状に形成されている。この他方の第２のコンタクト領域43は、一方の第２のコンタクト領域42全体に対して、所定方向(矢印Ａ方向)の幅が小さいとともに、第２の接合部45に対して、所定方向(矢印Ａ方向)の幅が大きく形成され、他方の第１のコンタクト領域33と所定方向(矢印Ａ方向)の幅が略等しくなっている。
【００２４】
ゲート電極17は、第１及び第２の薄膜トランジスタ11，12のそれぞれの一部をなす(第１及び第２の薄膜トランジスタ11，12のそれぞれの一部として共用される)もので、例えばモリブデンタングステン(ＭｏＷ)などの、導電性を有する金属などの部材により成膜され、ゲート絶縁膜16を介して半導体層15(第１及び第２の半導体層部25，26)に対して電気的に絶縁されている。そして、このゲート電極17は、所定方向(矢印Ａ方向)に互いに離間された第１及び第２のゲート電極部51，52と、これら第１及び第２のゲート電極部51，52を互いに電気的に接続する導電部53とを一体に備えた平面視で逆Ｕ字状(Ｕ字状)の島状となっている。
【００２５】
第１及び第２のゲート電極部51，52は、それぞれ第１及び第２のチャネル領域31，41の上方にゲート絶縁膜16を介して対向して位置している。これら第１及び第２のゲート電極部51，52は、交差方向(矢印Ｂ方向)に沿って長手状となっており、所定方向(矢印Ａ方向)の幅が第１及び第２のチャネル領域31，41よりも小さく設定されているとともに、長手方向の両端部が半導体層15(第１及び第２の半導体層部25，26)に対して外方に延出している。
【００２６】
導電部53は、第１及び第２のゲート電極部51，52をそれぞれの長手方向の一端部間、すなわち半導体層15(第１及び第２の半導体層部25，26)の外方の位置で連結してこれら第１及び第２のゲート電極部51，52を電気的に接続している。
【００２７】
共用電極19は、例えば導電性を有する金属などの部材により成膜されており、第１及び第２の薄膜トランジスタ11，12のそれぞれの一部をなすとともに、これら第１及び第２の薄膜トランジスタ11，12を電気的に接続している。すなわち、第１及び第２の薄膜トランジスタ11，12は、ゲート電極17及び共用電極19の位置で互いに電気的に接続されている。したがって、本実施形態では、共用電極19は、第１及び第２の薄膜トランジスタ11，12の第１及び第２のソース電極として作用するため、第１及び第２の薄膜トランジスタ11，12は互いの第１及び第２のゲート電極及び第１及び第２のソース電極で互いに電気的に接続されていることとなるが、共用電極19を第１及び第２の薄膜トランジスタ11，12の第１及び第２のドレイン電極として作用するようにしてもよく、この場合には、第１及び第２の薄膜トランジスタ11，12は互いの第１及び第２のゲート電極及び第１及び第２のドレイン電極で互いに電気的に接続されていることとなる。また、この共用電極19は、第１及び第２のゲート電極部51，52間に位置し、ゲート絶縁膜16及び第１の層間絶縁膜18を介して一方の第１及び第２のコンタクト領域32，42(第１及び第２の突出部36，46)の上方に対向して交差方向(矢印Ｂ方向)に沿って長手状に形成されている。すなわち、この共用電極19は、第１及び第２の突出部36，46の隣接方向に沿って形成されており、これら第１及び第２の突出部36，46と交互に対向するようになっている。そして、この共用電極19は、下方に突出する共用コンタクト部55を一体に備えており、この共用コンタクト部55が、交差方向(矢印Ｂ方向)に沿って長手状に形成され、ゲート絶縁膜16及び第１の層間絶縁膜18に亘って設けられた共用コンタクトホール56を介して一方の第１及び第２のコンタクト領域32，42(第１及び第２の突出部36，46)と電気的に接続されている。このため、この共用電極19は、断面略Ｔ字状となっている。また、この共用電極19は、第１及び第２の突出部36，46と所定方向(矢印Ａ方向)の幅が略等しく設定されており、これら第１及び第２の突出部36，46に対して、所定方向(矢印Ａ方向)に突出することなくゲート絶縁膜16及び第１の層間絶縁膜18を介して正対するようになっている。
【００２８】
これら第１及び第２の電極20，21は、例えば導電性を有する金属などの部材により形成されており、第１及び第２のゲート電極部51，52に対して共用電極19とそれぞれ反対側に位置している。すなわち、これら第１及び第２の電極20，21と共用電極19との間に、第１及び第２のゲート電極部51，52(第１及び第２のチャネル領域31，41)が位置している。さらに、これら第１及び第２の電極20，21は、ゲート絶縁膜16及び第１の層間絶縁膜18を介して他方の第１及び第２のコンタクト領域33，43の上方に対向して交差方向(矢印Ｂ方向)に沿って長手状に形成されている。すなわち、これら第１及び第２の電極20，21は、それぞれ共用電極19に対して略平行に形成されている。そして、これら第１及び第２の電極20，21は、下方に突出する第１及び第２のコンタクト部61，62を一体に備えており、これら第１及び第２のコンタクト部61，62が、交差方向(矢印Ｂ方向)に沿って長手状に形成され、ゲート絶縁膜16及び第１の層間絶縁膜18に亘って設けられた第１及び第２のコンタクトホール64，65を介して他方の第１及び第２のコンタクト領域33，43と電気的に接続されている。このため、これら第１及び第２の電極20，21は、それぞれ断面略Ｔ字状となっている。また、これら第１及び第２の電極20，21は、共用電極19と所定方向(矢印Ａ方向)の幅が略等しく設定されている。なお、本実施形態では、これら第１及び第２の電極20，21は、例えば第１及び第２の薄膜トランジスタ11，12の第１及び第２のドレイン電極として作用するが、第１及び第２のソース電極として作用するようにしてもよい。したがって、共用電極19と、第１及び第２の電極20，21とは、いずれか一方がソース電極、他方がドレイン電極となるように設定されている。
【００２９】
次に、上記一実施形態の製造方法を説明する。
【００３０】
まず、絶縁基板上にアンダーコート層などを成膜するとともに、このアンダーコート層上にポリシリコン膜を成膜し、このポリシリコン膜をＰＥＰなどの所定のパターニング工程によって島状に形成する。
【００３１】
次いで、このポリシリコン膜を覆ってゲート絶縁膜16を成膜した後、このゲート絶縁膜16上に導電性を有する金属などの部材により成膜して、ＰＥＰなどの所定のパターニング工程によりゲート電極17を形成する。
【００３２】
さらに、所定のマスクを形成して基板全体にリン(Ｐ)やホウ素(Ｂ)ドーピングする工程を行うことで、ポリシリコン膜を、第１及び第２のチャネル領域31，41、及び、第１及び第２のコンタクト領域32，33，42，43を備える第１及び第２の半導体層部25，26を形成した半導体層15とする。この状態で、一方の第１及び第２のコンタクト領域32，42は、交差方向(矢印Ｂ方向)に互いに交互に隣接した第１及び第２の突出部36，46が形成される。
【００３３】
この後、所定の熱処理などを施し、さらにゲート電極17を覆って、プラズマＣＶＤ法などを用いた所定の成膜工程により第１の層間絶縁膜18を形成する。
【００３４】
さらに、この第１の層間絶縁膜18に対して、各コンタクトホール56，64，65を形成し、これらコンタクトホール56，64，65を覆って、共用電極19、第１及び第２の電極20，21を例えばスパッタ法などを用いて成膜する。
【００３５】
そして、これら共用電極19、第１及び第２の電極20，21を覆って、プラズマＣＶＤ法などを用いた所定の成膜工程により第２の層間絶縁膜22を形成する。
【００３６】
この後、必要に応じてコンタクトホールなどを形成して、共用電極19、第１及び第２の電極20，21を他の回路や配線、あるいは電極などと電気的に接続する。
【００３７】
このように、以上説明した一実施形態によれば、共用電極19と電気的に接続される半導体層15の第１の半導体層部25の一方の第１のコンタクト領域32と、共用電極19と電気的に接続される半導体層15の第２の半導体層部26の一方の第２のコンタクト領域42とのそれぞれの一部である第１及び第２の突出部36，46を所定方向(矢印Ａ方向)と交差する交差方向(矢印Ｂ)方向に交互に配置することで、一方の第１及び第２のコンタクト領域32，42を所定方向(矢印Ａ方向)に必要以上に広げることなく共用電極19と接続する領域を確保できる。したがって、共用電極19との接続の信頼性を損なうことなく、薄膜トランジスタ装置10の面積効率をより向上できる。
【００３８】
すなわち、一方の第１及び第２のコンタクト領域32，42を、第１及び第２の突出部36，46を間欠的に突出させる櫛歯状として互いに噛み合わせるように配置することで、一方の第１及び第２のコンタクト領域32，42のそれぞれの幅を互いに所定方向(矢印Ａ方向)に重ね合わせるように配置できる。したがって、共用電極19と一方の第１及び第２のコンタクト領域32，42とを確実に接続しつつ、図２(a)及び図２(b)に示すように一方の第１及び第２のコンタクト領域32，42を離間した構成、あるいは、図３(a)及び図３(b)示す特許文献１に記載された従来例のように一方の第１及び第２のコンタクト領域32，42を単に隣接させる構成よりも小スペースに配置できる。
【００３９】
特に、表示装置では近年高精細化が進んできて、薄膜トランジスタ装置10の所定方向(矢印Ａ方向)の幅寸法が画素ピッチと殆ど変わらなくなっているため、従来例と比較して、薄膜トランジスタ装置10の１つにつき１μｍ以下程度の回路幅の差しか生じなくても、全体としては数１００μｍ程と大きな寸法差となる。したがって、より狭い額縁部にも対応できる。
【００４０】
また、一方の第１及び第２のコンタクト領域32，42は、第１及び第２のチャネル領域31，41に対して、帯状に形成した第１及び第２の接合部35，45により接合することで、互いに極性が異なる第１及び第２の半導体層部25，26において、例えば第１及び第２の突出部36，46の先端側を直接第２及び第１のチャネル領域41，31に接合する場合と比較して、第１及び第２のチャネル領域31，41と、一方の第１及び第２のコンタクト領域32，42との接合面積を確保でき、第１及び第２の薄膜トランジスタ11，12の素子としての能力の低下をより確実に抑制できる。
【００４１】
この結果、従来のレイアウトと比較して、より狭い領域に、略同等の駆動能力を有する薄膜トランジスタ装置10を持つＣＭＯＳ回路を構成できる。
【００４２】
なお、上記一実施形態において、第１の半導体層部25(第２の半導体層部26)には、第１のチャネル領域31(第２のチャネル領域41)と一方及び他方の第１のコンタクト領域32，33(第２のコンタクト領域42，43)との間に、不純物濃度が一方及び他方の第１のコンタクト領域32，33(第２のコンタクト領域42，43)よりも相対的に低いＬＤＤ領域を設けてもよい。
【００４３】
本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
10    薄膜トランジスタ装置
11    第１の薄膜トランジスタ
12    第２の薄膜トランジスタ
15    半導体層
17    ゲート電極
19    共用電極
20    第１の電極
21    第２の電極
25    第１の半導体層部
26    第２の半導体層部
31    第１のチャネル領域
32，33    第１のコンタクト領域
35    第１の接合部
36    第１の突出部
41    第２のチャネル領域
42，43    第２のコンタクト領域
45    第２の接合部
46    第２の突出部
51    第１のゲート電極部
52    第２のゲート電極部
53    導電部
【図１】
0006497852.tif 000002
【図２】
0006497852.tif 000003
【図３】
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