(57)【特許請求の範囲】
【請求項１】
パッケージと、
前記パッケージに固定された入力端子と、
前記パッケージの中に設けられた入力プリマッチ基板と、
前記パッケージの中に設けられ、前記入力プリマッチ基板とは別の基板に形成された半導体素子と、
前記入力プリマッチ基板の上に形成された回路素子と、前記入力端子と前記回路素子を接続する第１ワイヤと、前記回路素子と前記半導体素子を接続する第２ワイヤとを有する整合回路と、
前記回路素子の一部として形成された第１ＭＩＭキャパシタと、
前記回路素子の一部として形成された発振を抑制する第１安定化回路と、
前記入力プリマッチ基板に形成された、前記第１ワイヤが接続された第１パットと、
前記第１パットと前記パッケージを接続する第２安定化回路と、を備え、
前記第１ＭＩＭキャパシタの下部電極は、前記入力プリマッチ基板に設けられたビアにより前記パッケージに接続され、
前記第１安定化回路は、
前記入力プリマッチ基板に形成され、上部電極を前記第１ＭＩＭキャパシタと共有する第２ＭＩＭキャパシタと、
前記入力プリマッチ基板に形成され、前記第２ＭＩＭキャパシタと並列に接続された第１抵抗と、を備え
前記第２安定化回路は、
前記入力プリマッチ基板に形成された第２抵抗と、
前記パッケージの中に設けられた外部容量と、
接続インダクタと、を備え、
前記第１ＭＩＭキャパシタを複数有し、
前記第１安定化回路を複数有し、
前記第１パットを複数有し、
前記入力プリマッチ基板に形成された、前記第１パットと前記第２抵抗をつなぐ複数の第１パターンを備え、前記複数の第１パターンの長さは均等であることを特徴とする半導体装置。
【請求項２】
前記第１安定化回路と前記第２安定化回路が発振を抑制する周波数が異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部容量を前記入力プリマッチ基板に形成したことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
複数の前記第１安定化回路を接続する第３抵抗を備えたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
複数の前記第１パットを接続する第４抵抗を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２安定化回路は、前記ビアを介して前記パッケージに接続されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第２安定化回路を複数備えたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記パッケージの中に設けられた出力プリマッチ基板と、
前記パッケージに固定された出力端子と、
前記半導体素子の出力と前記出力端子を接続する出力ワイヤと、
前記出力プリマッチ基板に形成された出力側回路素子と、
前記半導体素子の出力と前記出力側回路素子を接続する第３ワイヤと、を備え、
前記出力側回路素子は前記出力プリマッチ基板に形成された出力側ビアにより前記パッケージに接続されたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記入力プリマッチ基板に形成された容量を有する、高調波に対する整合回路である高調波回路を備え、
前記高調波回路は、前記半導体素子の入力と前記ビアを接続することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波の増幅などに用いられる半導体装置に関するものである。
【背景技術】
【０００２】
特許文献１には、ＦＥＴ（電界効果トランジスタ）に接続された入力整合回路が開示されている。この入力整合回路には、安定化回路を構成する並列抵抗が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１０３２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発振などの不安定動作を抑制するために、プリマッチ回路に安定化回路を設けることが好ましい。不安定動作を抑制でき、しかも小型化に好適な半導体装置を提供することが好ましい。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、不安定動作を抑制でき、しかも小型化に好適な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、該パッケージに固定された入力端子と、該パッケージの中に設けられた入力プリマッチ基板と、該パッケージの中に設けられ、該入力プリマッチ基板とは別の基板に形成された半導体素子と、該入力プリマッチ基板の上に形成された回路素子と、該入力端子と該回路素子を接続する第１ワイヤと、該回路素子と該半導体素子を接続する第２ワイヤとを有する整合回路と、該回路素子の一部として形成された第１ＭＩＭキャパシタと、該回路素子の一部として形成された発振を抑制する第１安定化回路と、該入力プリマッチ基板に形成された、該第１ワイヤが接続された第１パットと、該第１パットと該パッケージを接続する第２安定化回路と、を備え、該第１ＭＩＭキャパシタの下部電極は、該入力プリマッチ基板に設けられたビアにより該パッケージに接続され、該第１安定化回路は、該入力プリマッチ基板に形成され、上部電極を該第１ＭＩＭキャパシタと共有する第２ＭＩＭキャパシタと、該入力プリマッチ基板に形成され、該第２ＭＩＭキャパシタと並列に接続された第１抵抗と、を備え、該第２安定化回路は、該入力プリマッチ基板に形成された第２抵抗と、該パッケージの中に設けられた外部容量と、接続インダクタと、を備え、該第１ＭＩＭキャパシタを複数有し、該第１安定化回路を複数有し、該第１パットを複数有し、該入力プリマッチ基板に形成された、該第１パットと該第２抵抗をつなぐ複数の第１パターンを備え、該複数の第１パターンの長さは均等であることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ビアに接続されたシャント容量と、安定化回路とを入力プリマッチ基板に形成するので、不安定動作を抑制でき、しかも小型化に好適な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置の全体図である。
【図２】図１のＡ−Ａ´線における断面図である。
【図３】パッケージの内部を示す図である。
【図４】実施の形態１に係る半導体装置の等価回路図である。
【図５】実施の形態２に係る半導体装置の平面図である。
【図６】図５の半導体装置の等価回路図である。
【図７】実施の形態３に係る半導体装置の平面図である。
【図８】図７の半導体装置の等価回路図である。
【図９】実施の形態４に係る半導体装置の平面図である。
【図１０】図９の半導体装置の等価回路図である。
【図１１】実施の形態５に係る半導体装置の平面図である。
【図１２】図１１の半導体装置の等価回路図である。
【図１３】実施の形態６に係る半導体装置の平面図である。
【図１４】図１３の半導体装置の等価回路図である。
【図１５】実施の形態７に係る半導体装置の平面図である。
【図１６】図１５の半導体装置の等価回路図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の全体図である。この半導体装置は、入力端子１０と、パッケージ１２と、出力端子１４を備えている。入力端子１０と出力端子１４はパッケージ１２に固定されている。パッケージ１２の内部構成は外部からは見えないが、説明の便宜上破線で示している。パッケージ１２の中には入力プリマッチ基板Ｐ１が設けられている。また、パッケージ１２の中は、入力プリマッチ基板Ｐ１とは別の基板に形成された半導体素子Ｔ１が設けられている。半導体素子Ｔ１は例えばＧａＮなどで形成された電界効果トランジスタである。
【００１１】
入力端子１０と入力プリマッチ基板Ｐ１は第１ワイヤＷ１１、Ｗ１２、Ｗ１３、Ｗ１４で接続されている。入力プリマッチ基板Ｐ１と半導体素子Ｔ１は第２ワイヤＷ２１、Ｗ２２、Ｗ２３、Ｗ２４で接続されている。半導体素子Ｔ１と出力端子１４は出力ワイヤＷ３１、Ｗ３２、Ｗ３３、Ｗ３４で接続されている。
【００１２】
図２は、図１のＡ−Ａ´線における断面図である。パッケージ１２は、金属ベース部分１２ａ、側壁部分１２ｂ、及びふた部分１２ｃを備えている。
【００１３】
図３は、パッケージ１２の内部を示す図である。入力プリマッチ基板Ｐ１には回路素子２０が形成されている。回路素子２０、入力端子１０と回路素子２０（入力プリマッチ基板Ｐ１）を接続する第１ワイヤＷ１１、Ｗ１２、Ｗ１３、Ｗ１４、及び回路素子２０と半導体素子Ｔ１を接続する第２ワイヤＷ２１、Ｗ２２、Ｗ２３、Ｗ２４が整合回路を構成している。
【００１４】
回路素子２０は、第１ＭＩＭ（Metal Insulator Metal）キャパシタＣ２１を備えている。第１ＭＩＭキャパシタＣ２１は上部電極３０と下部電極３２とこれらの間の誘電体を備えている。上部電極３０は第１パット２２に接続されている。下部電極３２のうち上部電極３０と重なる部分については破線で示されている。下部電極３２は、入力プリマッチ基板Ｐ１に設けられたビアＧ１によりパッケージ１２に接続されている。ビアＧ１は、例えば、入力プリマッチ基板Ｐ１に貫通穴を形成し、その貫通穴をメタル材料で埋め込むことで形成する。このようなビアはバイアホールと呼ばれることもある。ビアＧ１はめっきで形成してもよい。第１ＭＩＭキャパシタＣ２１は、ビアＧ１に接続されることで、プリマッチ回路を構成するシャント容量となっている。
【００１５】
入力プリマッチ基板Ｐ１には第２ＭＩＭキャパシタＣ１１が形成されている。第２ＭＩＭキャパシタＣ１１は上部電極３０と下部電極３４とこれらの間の誘電体を備えている。第１ＭＩＭキャパシタＣ２１と第２ＭＩＭキャパシタＣ１１で共通の上部電極３０を使用する。第１抵抗Ｒ１１は、左側で上部電極３０に接し、右側で下部電極３４に接することで、第２ＭＩＭキャパシタＣ１１と並列に接続されている。第２ＭＩＭキャパシタＣ１１と第１抵抗Ｒ１１を第１安定化回路と称する。
【００１６】
下部電極３４はパット２４に接続されている。第２ワイヤＷ２１、Ｗ２２、Ｗ２３、Ｗ２４はパット２４と、半導体素子Ｔ１のゲートとを接続している。出力ワイヤＷ３１、Ｗ３２、Ｗ３３、Ｗ３４は半導体素子Ｔ１のドレインと出力端子１４を接続している。
【００１７】
図４は、本発明の実施の形態１に係る半導体装置の等価回路図である。容量Ｃ２１´は、回路素子２０とパッケージ１２との間の寄生容量である。 
【００１８】
本発明の実施の形態１に係る第１ＭＩＭキャパシタＣ２１は、ビアＧ１によりパッケージ１２（接地）に接続される。したがって、入力プリマッチ基板Ｐ１の上に容易にシャント容量（第１ＭＩＭキャパシタＣ２１）を形成できる。
【００１９】
第２ＭＩＭキャパシタＣ１１と第１抵抗Ｒ１１は第１安定化回路を構成する。半導体装置内を伝搬する信号の周波数が低くなるほど第２ＭＩＭキャパシタＣ１１を通る信号が減り、第１抵抗Ｒ１１を通る信号が増えるため損失が大きくなる。つまり、全体の回路が発振しづらく、安定となる。
【００２０】
第１ＭＩＭキャパシタＣ２１と第１安定化回路を同一基板に形成することでこれらを別々の基板に形成した場合と比べて半導体装置を小型化できる。また、第１ＭＩＭキャパシタＣ２１と第１安定化回路を同一基板に形成することで、第１ＭＩＭキャパシタＣ２１と第１安定化回路による寄生容量Ｃ２１´を整合回路の一部として活用できるので、整合回路の広帯域化と小型化が可能となる。
【００２１】
ところで、使用周波数帯に合わせて第１安定化回路の定数の最適化が必要である。本発明の実施の形態１では、第１安定化回路を半導体素子Ｔ１とは別基板である入力プリマッチ基板Ｐ１に形成した。そのため、使用周波数を変えるたびにその使用周波数に適した第１安定化回路を、半導体素子Ｔ１を交換することなく、設けることができる。つまり、周波数帯域の異なる半導体装置（増幅器）に対して同じ半導体素子Ｔ１を用いることができる。
【００２２】
第１ＭＩＭキャパシタＣ２１と第２ＭＩＭキャパシタＣ１１は、ＭＩＭ構造を有しているため、基板厚などの構造を変えることなく、容易に所望の容量値を得ることができる。
【００２３】
本発明の実施の形態１に係る半導体装置は、その特徴を失わない範囲で様々な変形が可能である。以下の実施の形態についても同様である。なお、以下の実施の形態に係る半導体装置については主として実施の形態１との相違点を中心に説明する。
【００２４】
実施の形態２．
図５は、実施の形態２に係る半導体装置の平面図である。第１パット２２は第１ワイヤＷ１１、Ｗ１２、Ｗ１３、Ｗ１４を接続するために、入力プリマッチ基板Ｐ１に形成されたパットである。第１パット２２には入力プリマッチ基板Ｐ１に形成された第２抵抗Ｒ２１が接続されている。第２抵抗Ｒ２１には接続インダクタ（ワイヤ）Ｗ４１を介して外部容量Ｃ３１が接続されている。
【００２５】
外部容量Ｃ３１はパッケージ１２の中に設けられている。外部容量Ｃ３１の上部電極が接続インダクタＷ４１に接続され、下部電極がパッケージ１２に接続されている。第２抵抗Ｒ２１、接続インダクタＷ４１及び外部容量Ｃ３１が第２安定化回路を構成している。第２安定化回路は、第１パット２２とパッケージ１２を接続する。
【００２６】
図６は、図５の半導体装置の等価回路図である。第２ＭＩＭキャパシタＣ１１と第１抵抗Ｒ１１を備える第１安定化回路に加えて、第２抵抗Ｒ２１、接続インダクタＷ４１及び外部容量Ｃ３１を備える第２安定化回路が設けられている。
【００２７】
本発明の実施の形態２に係る半導体装置は、第１安定化回路（Ｃ１１とＲ１１）と第２安定化回路（Ｒ２１、Ｗ４１、Ｃ３１）を備える。そのため、第１安定化回路の有効周波数と第２安定化回路の有効周波数が異なるように構成することで、広い帯域にわたって安定な半導体装置を得ることができる。
【００２８】
例えば、接続インダクタＷ４１と外部容量Ｃ３１で形成される回路は低い周波数で共振するように回路定数を設定する。共振周波数の付近では、外部容量Ｃ３１と接続インダクタＷ４１によるインピーダンスは小さくなり、第２抵抗Ｒ２１のみが有効となるため、低周波数帯での回路の安定化を図ることができる。
【００２９】
図５の構成よりもさらに半導体装置を小型化したい場合は、外部容量Ｃ３１を入力プリマッチ基板Ｐ１に形成することができる。
【００３０】
実施の形態３．
図７は、実施の形態３に係る半導体装置の平面図である。この半導体装置には、４つの第１ＭＩＭキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４が設けられている。第１ＭＩＭキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４はそれぞれが個別に、上部電極、誘電体及び下部電極を有している。
【００３１】
これらの４つの第１ＭＩＭキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４には、個別に第１安定化回路が接続されている。つまり、４つの第１安定化回路がある。具体的には、第１抵抗Ｒ１１と第２ＭＩＭキャパシタＣ１１を備える第１安定化回路と、第１抵抗Ｒ１２と第２ＭＩＭキャパシタＣ１２を備える第１安定化回路と、第１抵抗Ｒ１３と第２ＭＩＭキャパシタＣ１３を備える第１安定化回路と、第１抵抗Ｒ１４と第２ＭＩＭキャパシタＣ１４を備える第１安定化回路が設けられている。
【００３２】
このように、実施の形態３に係る半導体装置は、実施の形態２の第１ＭＩＭキャパシタと第１安定化回路を４分割したものに相当する。そして、４つの第１安定化回路は、第３抵抗Ｒ３１、Ｒ３２、Ｒ３３で接続されている。具体的には、第２ＭＩＭキャパシタＣ１１の下部電極と第２ＭＩＭキャパシタＣ１２の下部電極が第３抵抗Ｒ３１で接続されている。また、第２ＭＩＭキャパシタＣ１２の下部電極と第２ＭＩＭキャパシタＣ１３の下部電極が第３抵抗Ｒ３２で接続されている。また、第２ＭＩＭキャパシタＣ１３の下部電極と第２ＭＩＭキャパシタＣ１４の下部電極が第３抵抗Ｒ３３で接続されている。
【００３３】
図８は、図７の半導体装置の等価回路図である。図７、８から明らかなように、半導体素子Ｔ１の１つのセルに対して、１つの第１ＭＩＭキャパシタと１つの第１安定化回路が割り当てられている。
【００３４】
本発明の実施の形態３に係る半導体装置によれば、複数の第１ＭＩＭキャパシタと複数の第１安定化回路に信号が伝搬し、半導体素子Ｔ１内の各セルに対して均等に信号が分配される。よって、半導体素子Ｔ１の均一動作が可能となる。さらに、プリマッチ回路間には第３抵抗Ｒ３１、Ｒ３２、Ｒ３３を設けたので、セル間のアンバランスに起因する不安定性を抑制できる。
【００３５】
第１ＭＩＭキャパシタの数は複数であればよいので４つに限定されない。第１安定化回路の数も複数であればよいので４つに限定されない。第３抵抗Ｒ３１、Ｒ３２、Ｒ３３は省略してもよい。
【００３６】
実施の形態４．
図９は、実施の形態４に係る半導体装置の平面図である。この半導体装置は図７に示される実施の形態３の半導体装置と共通点が多いので、実施の形態３の半導体装置との相違点を中心に説明する。
【００３７】
第１パット２２は４つ設けられている。４つの第１パット２２は第４抵抗Ｒ４１、Ｒ４２、Ｒ４３で接続されている。４つの第１ＭＩＭキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４のそれぞれの上部電極に４つの第１パット２２が接続されている。
【００３８】
入力プリマッチ基板Ｐ１には、複数の第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４が形成されている。複数の第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４は、第１パット２２と第２抵抗Ｒ２１をつなぐ。複数の第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４の長さは均等である。また、第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４は入力プリマッチ基板Ｐ１上の一箇所で結合している。
【００３９】
図１０は、図９の半導体装置の等価回路図である。第２安定化回路は、第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４、第２抵抗Ｒ２１、接続インダクタＷ４１、及び外部容量Ｃ３１を備えている。
【００４０】
第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４の電気長を均等にしたので、４つのプリマッチ回路（第１ＭＩＭキャパシタ）から見込む第２安定化回路のインピーダンスが均一となる。よって、半導体装置を均一動作させることができる。また、第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４は入力プリマッチ基板Ｐ１上で１つに結合されているため、アセンブリばらつきの影響を小さく抑えることができる。すなわち、接続インダクタＷ４１の長さは、入力プリマッチ基板Ｐ１と外部容量Ｃ３１のアセンブリばらつきに応じて変動するものであるが、第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４についてはそのような変動はない。
【００４１】
第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４の長さをある程度長くすることで、接続インダクタＷ４１のワイヤ長を短くすることができる。したがって、実施の形態４の半導体装置は小型化に好適な半導体装置である。
【００４２】
さらに、第４抵抗Ｒ４１、Ｒ４２、Ｒ４３を設けたことで、半導体素子Ｔ１のセル間のアンバランスに起因する不安定性を抑制できる。しかしながら、不要な場合には第４抵抗４１、Ｒ４２、Ｒ４３は省略してもよい。
【００４３】
実施の形態５．
図１１は、実施の形態５に係る半導体装置の平面図である。この半導体装置は図９に示される実施の形態４の半導体装置との共通点が多いので、実施の形態４の半導体装置との相違点を中心に説明する。
【００４４】
実施の形態４の外部容量Ｃ３１に代えて外部容量Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４が設けられている。外部容量Ｃ４１の上部電極は第１パット２２に接続され、下部電極は第１パターンＷ５１に接続されている。同様に、外部容量Ｃ４２、Ｃ４３、Ｃ４４の上部電極は第１パット２２に接続され、下部電極は第１パターンＷ５２、Ｗ５３、Ｗ５４にそれぞれ接続されている。
【００４５】
接続インダクタＷ４１は、入力プリマッチ基板Ｐ１に設けられた配線パターンである。この接続インダクタＷ４１により第２抵抗Ｒ２１とビアＧ１が接続されている。
【００４６】
第２安定化回路は、外部容量Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４、第１パターンＷ５１、Ｗ５２、Ｗ５３、Ｗ５４、第２抵抗Ｒ２１、及び接続インダクタＷ４１を備えている。この第２安定化回路は、ビアＧ１を介してパッケージ１２に接続されている。なお、図１２は図１１の半導体装置の等価回路図である。
【００４７】
入力プリマッチ基板Ｐ１上に第２安定化回路の外部容量Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４を設けたので、接続インダクタを入力プリマッチ基板Ｐ１の外に伸ばし、入力プリマッチ基板Ｐ１の外にある容量に接続する必要がない。よって、実施形態４の半導体装置と比較して部品数を削減できる。また、アセンブリばらつきによる特性ばらつきを小さくすることができる。
【００４８】
実施の形態６．
図１３は、実施の形態６に係る半導体装置の平面図である。この半導体装置は、図７に示される実施の形態３の半導体装置との共通点が多いので、実施の形態３の半導体装置との相違点を中心に説明する。
【００４９】
パッケージの中に出力プリマッチ基板Ｐ２が設けられている。出力プリマッチ基板Ｐ２には第２パット４０が形成されている。さらに、出力プリマッチ基板Ｐ２には出力側回路素子が形成されている。出力側回路素子は４つの構造を備えている。１つの構造は、一端が第２パット４０に接続された配線Ｌ１１と、配線Ｌ１１の途中にある抵抗Ｒ６１と、配線Ｌ１１の他端に接続された容量Ｃ５１と、容量Ｃ５１に接続された出力側ビアＧ２を備えている。容量Ｃ５１は、配線Ｌ１１に接続された上部電極と、出力側ビアＧ２に接続された下部電極（斜線部分）と、これらの間の誘電体を備えるＭＩＭキャパシタである。出力側ビアＧ２は、容量Ｃ５１とパッケージを電気的に接続する部分である。
【００５０】
出力側回路素子の１つの構造について説明したが、他の３つの構造についても上記と同様の構造である。他の３つの構造は、それぞれ、配線Ｌ１２、Ｌ１３、Ｌ１４、抵抗Ｒ６２、Ｒ６３、Ｒ６４、容量Ｃ５２、Ｃ５３、Ｃ５４、及び出力側ビアを備えている。このように、出力側回路素子は出力プリマッチ基板Ｐ２に形成された出力側ビアＧ２によりパッケージ１２に接続されている。
【００５１】
半導体素子Ｔ１の出力（ドレイン）は第３ワイヤＷ６１、Ｗ６２、Ｗ６３、Ｗ６４により、第２パット４０と接続されている。また、半導体素子Ｔ１のドレインは、出力ワイヤＷ３１、Ｗ３２、Ｗ３３、Ｗ３４により、出力端子１４に接続されている。複数の第２パット４０間は抵抗Ｒ５１、Ｒ５２、Ｒ５３で接続されている。図１３の半導体装置の等価回路図を図１４に示す。
【００５２】
第３ワイヤＷ６１、Ｗ６２、Ｗ６３、Ｗ６４、配線Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、及び容量Ｃ５１、Ｃ５２、Ｃ５３、Ｃ５４の回路定数は、所望帯域（使用周波数帯域）よりも低周波数域で共振するように設定する。低周波数域においては抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４により損失が増大し、半導体装置が安定になる。したがって、ドレイン側起因の不安定性を抑制できる。また、第３ワイヤＷ６１、Ｗ６２、Ｗ６３、Ｗ６４、及び上述の出力側回路素子は、使用周波数においてはシャントのインダクタンスとして働くので、整合回路の一部として作用する。
【００５３】
実施の形態７．
図１５は、実施の形態７に係る半導体装置の平面図である。この半導体装置は、図７に示される実施の形態３の半導体装置との共通点が多いので、実施の形態３の半導体装置との相違点を中心に説明する。
【００５４】
入力プリマッチ基板Ｐ１に容量Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４が形成されている。容量Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４の上部電極はパット４２に接続されている。パット４２と半導体素子の入力がワイヤＷ７１、Ｗ７２、Ｗ７３、Ｗ７４で接続されている。容量Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４の下部電極（斜線部分）は、ビアＧ１に接続されている。
【００５５】
図１６は、図１５の半導体装置の等価回路図である。容量Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４とワイヤＷ７１、Ｗ７２、Ｗ７３、Ｗ７４が、高調波に対する整合回路である高調波回路を構成している。この高調波回路は、半導体素子Ｔ１の入力とビアＧ１を接続し、高調波に対するマッチング回路として機能する。図１５から明らかなように、この高調波回路は半導体素子Ｔ１のセル毎に形成されている。
【００５６】
上記の高調波回路と、第１ＭＩＭキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４と、第１、第２安定化回路を入力プリマッチ基板Ｐ１に一体的に形成することで、半導体装置の小型化を図ることができる。また、整合回路と高調波回路が一体化されているため、アセンブリばらつきによる影響を受けにくい構造となっている。
【００５７】
高調波回路と整合回路（回路素子２０等）を平面視で互い違いに配置することで、各トランジスタセル間のアイソレーションが大きくなる。よって、安定動作が見込める。なお、ここまでに説明した各実施の形態の半導体装置の特徴は適宜に組み合わせてもよい。
【符号の説明】
【００５８】
１０  入力端子、  １２  パッケージ、  １４  出力端子、  ２０  回路素子、  ３０  上部電極、  ３２,３４  下部電極、  Ｃ２１  第１ＭＩＭキャパシタ、  Ｒ１１  第１抵抗、  Ｐ１  入力プリマッチ基板、  Ｐ２  出力プリマッチ基板、  Ｔ１  半導体素子、  Ｇ１  ビア、  Ｒ２１  第２抵抗、  Ｗ４１  接続インダクタ、  Ｃ３１  外部容量、  Ｗ５１,Ｗ５２,Ｗ５３,Ｗ５４  第１パターン
【図１】
0006596841.tif 000002
【図２】
0006596841.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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