(57)【特許請求の範囲】
【請求項１】
集積回路であって、
頂部表面に半導体材料を含む基板と、
前記基板の前記頂部表面に配置される、シャロートレンチアイソレーション（ＳＴＩ）プロセスによって形成されるフィールド酸化物と、
前記フィールド酸化物の下の前記半導体材料に配置されるウェルレジスタと、
前記ウェルレジスタの端部に近接して前記フィールド酸化物を介して配置されるレジスタヘッドアクティブエリアと、
前記ウェルレジスタのためのエリアにおいて前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、１０％〜８０％の密度を有する、前記レジスタダミーアクティブエリアと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域であって、前記ウェルレジスタにおける平均ドーピング密度の少なくとも１０倍の平均ドーピング密度を有する、前記重くドープされたダミー拡散された領域を更に含む、集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの頂部表面上の金属シリサイド層を更に含む、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタ一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、集積回路。
【請求項７】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供することと、
前記基板の上に化学機械研磨（ＣＭＰ）ストップ層を形成することと、
前記ＣＭＰストップ層の上にＳＴＩマスクを形成することであって、前記ＳＴＩマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアが、ウェルレジスタのためのエリアにおけるレジスタヘッドアクティブエリアを含み、かつ、前記ウェルレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが１０％〜８０％の密度を有する、前記ＳＴＩマスクを形成することと、
前記基板に２５０ナノメートル〜５００ナノメートルの深さのＳＴＩトレンチを形成するために、前記ＳＴＩマスクにより露出されるエリアにおいて、前記ＣＭＰストップ層を取り除き、前記基板の前記半導体材料の一部を取り除くことと、
前記ＳＴＩトレンチ内と、前記アクティブエリアの上の前記ＣＭＰストップ層の上とに、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記ＳＴＩトレンチを充填する、前記トレンチ充填誘電性材料の層を形成することと、
ＣＭＰプロセスにより前記ＣＭＰストップ層まで下に前記トレンチ充填誘電性材料を平坦化することであって、前記ＣＭＰプロセスが、前記ＣＭＰストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、かつ、前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとから如何なる前記半導体材料も取り除かない、前記平坦化することと、
前記ＣＭＰストップ層の残りの部分を取り除くことであって、前記ＳＴＩトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記ＣＭＰストップ層の残りの部分を取り除くことと、
前記フィールド酸化物を介して、前記ウェルレジスタのための前記エリアにおける前記フィールド酸化物の下の前記基板の前記半導体材料内にウェルドーパントを注入することと、
前記ウェルレジスタを形成するために前記ウェルドーパントを活性化するようにウェルアニールプロセスにおいて前記基板を加熱することと、
前記レジスタヘッドアクティブエリアを介する前記ウェルレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記基板の上の前記レジスタダミーアクティブエリアに電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、方法。
【請求項９】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアを露出させるために、前記基板と前記フィールド酸化物との上にダミー領域注入マスクを形成することと、
前記ダミー領域注入マスクが適所に置かれる一方で、ソース／ドレインドーパントを前記レジスタダミーアクティブエリアに注入することと、
その後、前記ダミー領域注入マスクを取り除くことと、
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域を形成するために、前記ソース／ドレインドーパントを活性化するためにアニールオペレーションを実施することであって、前記重くドープされたダミー拡散された領域が、前記ウェルレジスタにおける平均ドーピング密度の少なくとも１０倍の平均ドーピング密度を有する、前記アニールオペレーションを実施することと、
を更に含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、方法。
【請求項１１】
請求項７に記載の方法であって、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの頂部表面上に耐火性金属の層を形成することと、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの前記頂部表面に金属シリサイドの層を形成するために前記基板を加熱することと、
その後、未反応の耐火性金属を前記耐火性金属の層から取り除くことと、
を更に含む、方法。
【請求項１２】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタの一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、方法。
【請求項１３】
集積回路であって、
頂部表面に半導体材料を含む基板と、
前記基板の前記頂部表面に配置される、ＳＴＩプロセスによって形成されるフィールド酸化物と、
前記フィールド酸化物の上に配置されるポリシリコンレジスタであって、ＣＭＰ平坦化されたポリシリコンの層から形成される、前記ポリシリコンレジスタと、
前記ポリシリコンレジスタのためのエリアにおける前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、１０％〜８０％の密度を有する、前記レジスタダミーアクティブエリアと、
含む、集積回路。
【請求項１４】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在しない、集積回路。
【請求項１５】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面で誘電体層によって前記ポリシリコンレジスタから分離される、集積回路。
【請求項１６】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、集積回路。
【請求項１７】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供することと、
前記基板の上にＣＭＰストップ層を形成することと、
前記ＣＭＰストップ層の上にＳＴＩマスクを形成することであって、前記ＳＴＩマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアがポリシリコンレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが１０％〜８０％の密度を有する、前記ＳＴＩマスクを形成することと、
前記基板に２５０ナノメートル〜５００ナノメートルの深さのＳＴＩトレンチを形成するために、前記ＳＴＩマスクにより露出されたエリアにおいて、前記ＣＭＰストップ層を取り除き、前記基板の前記半導体材料の一部を取り除くことと、
前記ＳＴＩトレンチ内と、前記アクティブエリアの上の前記ＣＭＰストップ層の上とに、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記ＳＴＩトレンチを充填する、前記トレンチ充填誘電性材料の層を形成することと、
ＣＭＰプロセスにより前記トレンチ充填誘電性材料を前記ＣＭＰストップ層まで下に平坦化することであって、前記ＣＭＰプロセスが、前記ＣＭＰストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、前記レジスタダミーアクティブエリアから如何なる前記半導体材料も取り除かない、前記平坦化することと、
前記ＣＭＰストップ層の残りの部分を取り除くことであって、前記ＳＴＩトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記ＣＭＰストップ層の残りの部分を取り除くことと、
前記フィールド酸化物と前記レジスタダミーアクティブエリアとの上にポリシリコンの層を形成することと、
ＣＭＰ平坦化されたポリシリコン層を形成するためにＣＭＰプロセスを用いてポリシリコンの前記層を平坦化することと、
前記ＣＭＰ平坦化されたポリシリコン層の上に、前記ポリシリコンレジスタを画定するポリシリコンエッチングマスクを形成することと、
前記ポリシリコンレジスタを形成するために前記ポリシリコンエッチングマスクの外側のエリアにおける前記ＣＭＰ平坦化されたポリシリコン層からポリシリコンを取り除くことと、
前記ポリシリコンレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記レジスタダミーアクティブエリアには前記基板の上に電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが前記ポリシリコンレジスタの下に延在しない、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面で誘電体層により前記ポリシリコンレジスタから分離される、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、更に特定して言えば、集積回路におけるレジスタに関連する。
【背景技術】
【０００２】
シャロートレンチアイソレーション（ＳＴＩ）プロセスによりつくられるフィールド酸化物を含む集積回路は、化学機械研磨（ＣＭＰ）プロセスを用いる酸化物平坦化工程を含む。ＣＭＰプロセスは、レジスタエリアなどの低アクティブエリア密度の大きなエリアをオーバーポリッシュし、これらのエリアにおいて予測不要な厚みプロファイルを備えた薄いフィールド酸化物を生成する。オーバーポリッシュされたフィールド酸化物の下につくられたウェルレジスタは、薄いフィールド酸化物を通過する一層多くの注入されたドーパントに起因して低い不規則な抵抗を有する。別のＣＭＰプロセスを用いてポリシリコンが平坦化されている、オーバーポリッシュされたフィールド酸化物上の多結晶シリコン（ポリシリコン）のレジスタは、高い不規則な厚みを有しがちであり、これにより、低い可変抵抗、及び抵抗の温度依存における望ましくない変動が生じる。
【発明の概要】
【０００３】
記載される例において、集積回路が、ＳＴＩフィールド酸化物を有するウェルレジスタと、ウェルレジスタにおけるレジスタダミーアクティブエリアとを含む。ＳＴＩマスクが形成され、これは、ウェルレジスタのためのエリアにおけるレジスタヘッドアクティブエリア及びレジスタダミーアクティブエリアを覆う。ＳＴＩトレンチが、ＳＴＩマスクにより露出されたエリアにおいてエッチングされ、トレンチ充填誘電性材料で充填される。トレンチ充填誘電性材料は、ＣＭＰプロセスによりアクティブエリアの上から取り除かれて、ＳＴＩトレンチにおいてＳＴＩフィールド酸化物が残される。その後、ウェルレジスタを形成するためにウェルレジスタエリアにおいて基板にドーパントが注入される。
【０００４】
他の例において、集積回路が、ポリシリコンレジスタのためのエリアにおけるＳＴＩフィールド酸化物においてレジスタダミーアクティブエリアを有するポリシリコンレジスタを含む。ポリシリコンの層が、フィールド酸化物の上に形成され、ＣＭＰプロセスにより平坦化される。ポリシリコンエッチングプロセスが、ポリシリコンレジスタを残して、ポリシリコンエッチングマスクにより露出されたエリアにおいてポリシリコンを取り除く。
【図面の簡単な説明】
【０００５】
【図１】ウェルレジスタを含む例示の集積回路の断面である。
【０００６】
【図２】ウェルレジスタを含む例示の集積回路の上面図である。
【図３】ウェルレジスタを含む例示の集積回路の上面図である。
【０００７】
【図４Ａ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｂ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｃ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｄ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｅ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｆ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｇ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｈ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｉ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｊ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｋ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【図４Ｌ】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【０００８】
【図５Ａ】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
【図５Ｂ】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
【図５Ｃ】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
【図５Ｄ】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
【０００９】
【図６Ａ】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
【図６Ｂ】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
【図６Ｃ】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
【００１０】
【図７】ポリシリコンレジスタを含む例示の集積回路を示す。
【図７Ａ】図７の集積回路の断面を示す。
【００１１】
【図８】ポリシリコンレジスタを含む例示の集積回路の上面図である。
【図９】ポリシリコンレジスタを含む例示の集積回路の上面図である。
【００１２】
【図１０Ａ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【図１０Ｂ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【図１０Ｃ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【図１０Ｄ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【図１０Ｅ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【図１０Ｆ】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【発明を実施するための形態】
【００１３】
図面は一定の縮尺で描いてはいない。図１は、ウェルレジスタを含む例示の集積回路の断面である。集積回路１００が基板１０２上に形成され、基板１０２は、基板１０２の頂部表面１０６まで延在する半導体材料１０４を含む。この例は、ｐ型半導体材料１０４について説明される。ＳＴＩプロセスによって形成されるフィールド酸化物１０８が、基板１０２の頂部表面１０６において配置される。ｎ型ウェルレジスタ１１０が、フィールド酸化物１０８の下の基板１０２の半導体材料１０４内に配置される。ウェルレジスタ１１０における例示の平均ドーピング密度は、１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３であり得る。レジスタヘッドアクティブエリア１１２が、ウェルレジスタ１１０の端部に近接してフィールド酸化物１０８を介して配置される。コンタクト１１４が、場合によって金属シリサイド（図１には示していない）の層を介して、レジスタヘッドアクティブエリア１１２への電気的接続を成すように形成される。フィールド酸化物１０８は、ウェルレジスタ１１０のためのエリアにおいてフィールド酸化物１０８を介してレジスタダミーアクティブエリア１１６が配置されるように、形成される。レジスタダミーアクティブエリア１１６には基板１０２の上に電気的接続がない。この例では、レジスタダミーアクティブエリアは複数の矩形として構成されて、各矩形が、ウェルレジスタの一つの側の付近からウェルレジスタの反対側の付近まで延在するようにする。レジスタダミーアクティブエリア１１６の密度は１０％〜８０％である。重くドープされたダミー拡散された領域１１８が、任意選択で、レジスタダミーアクティブエリア１１６に形成され得る。ダミー拡散された領域１１８における平均ドーピング密度は、ウェルレジスタ１１０における平均ドーピング密度の少なくとも１０倍である。この例では、ダミー拡散された領域１１８はｐ型であり、そのため、ダミー拡散された領域１１８は、ウェルレジスタ１１０とは反対の導電型を有する。重くドープされたレジスタヘッドコンタクト領域１２０が、ウェルレジスタ１１０と同じ導電型を有するレジスタヘッドアクティブエリア１１２において形成され得る。１０％〜８０％の密度でウェルレジスタ１１０のためのエリアにおいてレジスタダミーアクティブエリア１１６を形成することは、ＳＴＩプロセスの間のフィールド酸化物１０８のオーバーポリッシュを防止し得、フィールド酸化物の所望の厚みを有利に提供し、そのため、ウェルレジスタ１１０のための所望の抵抗を提供する。この例の一つのバージョンにおいて、レジスタダミーアクティブエリア１１６の密度は２０％〜５０％であり、所望の厚みに一層近いフィールド酸化物１０８の厚みを有利に提供する。更なるバージョンにおいて、レジスタダミーアクティブエリア１１６の密度は３０％〜３５％であり、フィールド酸化物１０８のための厚みの範囲を更に一層有利に狭める。レジスタダミーアクティブエリア１１６の横方向の寸法及び間隔を調節することによって、ウェルレジスタ１１０のインスタンスの抵抗が調整され得る。ドーパント及び導電型の適切な変化を施したこの例に従って、ｎ型基板においてｐ型ウェルレジスタが形成され得る。更に、ｐ型ウェルレジ��タの下の、埋め込み層又はディープウェルなどの、隔離ｎ型構造を形成することにより、ｐ型ウェルレジスタがｐ型基板に形成され得る。同様に、ｐ型隔離構造を用いてｎ型基板にｎ型ウェルレジスタが形成され得る。
【００１４】
図２及び図３は、ウェルレジスタを含む例示の集積回路の上面図である。図２を参照すると、集積回路２００が基板２０２上に形成され、基板２０２は、基板２０２の頂部表面２０６まで延在する半導体材料２０４を含む。ＳＴＩプロセスによって形成されるフィールド酸化物２０８が、基板２０２の頂部表面２０６において配置される。フィールド酸化物２０８の下の半導体材料２０４にウェルレジスタ２１０が配置される。レジスタヘッドアクティブエリア２１２が、ウェルレジスタ２１０の端部に近接してフィールド酸化物２０８を介して配置される。コンタクト２１４が、レジスタヘッドアクティブエリア２１２への電気的接続を成すように形成される。フィールド酸化物２０８は、レジスタダミーアクティブエリア２１６がウェルレジスタ２１０のためのエリアにおいてフィールド酸化物２０８を介して配置されるように形成される。この例では、レジスタダミーアクティブエリア２１６は、ウェルレジスタ２１０の抵抗に対する影響を最小化する一方で、フィールド酸化物２０８の所望の厚みを提供するためにレジスタダミーアクティブエリア２１６の所望の密度を維持するように構成され得る。任意選択の周囲ダミーアクティブエリア２２２が、ウェルレジスタ２１０のためのエリアの全ての側部で、及びその外側で、フィールド酸化物２０８を介して配置され得る。存在する場合、周囲ダミーアクティブエリア２２２は、ウェルレジスタ２１０の幅２２４内にある。周囲ダミーアクティブエリア２２２は、図２に示すように区分され得る。周囲ダミーアクティブエリア２２２をウェルレジスタ２１０の幅２２４内に形成することが、フィールド酸化物２０８の厚みのための一層タイトなプロセス範囲を有利に提供し得る。
【００１５】
図３を参照すると、集積回路３００が基板３０２上に形成され、基板３０２は、基板３０２の頂部表面３０６まで延在する半導体材料３０４を含む。ＳＴＩプロセスによって形成されるフィールド酸化物３０８が、基板３０２の頂部表面３０６において配置される。フィールド酸化物３０８の下の半導体材料３０４にウェルレジスタ３１０が配置される。レジスタヘッドアクティブエリア３１２が、ウェルレジスタ３１０の端部に近接してフィールド酸化物３０８を介して配置される。コンタクト３１４が、レジスタヘッドアクティブエリア３１２への電気的接続を成すように形成される。フィールド酸化物は、ウェルレジスタ３１０のためのエリアにおけるフィールド酸化物３０８を介してレジスタダミーアクティブエリア３１６が配置されるように、形成される。この例では、レジスタダミーアクティブエリア３１６は、ウェルレジスタ３１０の抵抗に対する一層大きな調整能力を提供するようにウェルレジスタ３１０における電流フローに平行に構成され得、一方で、フィールド酸化物３０８の所望の厚みを提供するためにレジスタダミーアクティブエリア３１６の所望の密度を維持する。任意選択の周囲ダミーアクティブエリア３２２が、ウェルレジスタ３１０のためのエリアを継続的に囲むフィールド酸化物３０８を介して配置され得る。存在する場合、周囲ダミーアクティブエリア３２２は、ウェルレジスタ３１０の幅３２４内にある。ウェルレジスタ３１０の幅３２４内にウェルレジスタ３１０を継続的に囲むように周囲ダミーアクティブエリア３２２を形成することが、フィールド酸化物３０８の厚みのための一層タイトなプロセス範囲を有利に提供し得る一方で、レジスタダミーアクティブエリア３１６の密度を低減する。レジスタダミーアクティブエリア３１６の密度を低減することは、ウェルレジスタ３１０の全体的なエリアを低減するために望ましい場合がある。
【００１６】
図４Ａ〜図４Ｌは、製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。図４Ａを参照すると、集積回路４００が基板４０２上に形成され、基板４０２は、基板４０２の頂部表面４０６まで延在する半導体材料４０４を含む。この例では、半導体材料４０４はｐ型である。５ナノメートル〜２５ナノメートルの厚みの二酸化シリコンのパッド酸化物層４２６が、テトラエトキシシラン（ＴＥＯＳ）としても知られているオルトけい酸テトラエチルを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスなどにより、半導体材料４０４におけるシリコンの熱酸化により又は堆積により、基板４０２の頂部表面４０６の上に形成される。５０ナノメートル〜２００ナノメートルの厚みのシリコン窒化物のＣＭＰストップ層４２８が、７００℃でのシラン又はジクロロシラン及びアンモニアを用いる低圧化学気相成長（ＬＰＣＶＤ）プロセスなどにより、パッド酸化物層４２６の上に形成される。ＳＴＩマスク４３０が、ウェルレジスタ４１０のためのエリアにおけるレジスタヘッドアクティブエリア４１２のためのエリア及びレジスタダミーアクティブエリア４１６のためのエリアを含み、集積回路４００におけるアクティブエリアのためのエリアを覆うようにＣＭＰストップ層４２８の上に形成される。ＳＴＩマスク４３０は、フォトリソグラフィプロセスを用いて形成されるフォトレジストを含み得、任意選択で、反射防止層及び／又はハードマスク層を含み得る。
【００１７】
図４Ｂを参照すると、ＳＴＩトレンチエッチングプロセスが、ＳＴＩマスク４３０により露出されたエリアにおいてＣＭＰストップ層４２８及びパッド酸化物層４２６を取り除き、ＳＴＩマスク４３０により露出されたエリアにおいて、ＳＴＩトレンチ４３２を２５０ナノメートル〜５００ナノメートルの深さ形成するために半導体材料４０４内へエッチングする。ＳＴＩマスク４３０はその後、アッシングプロセスなどにより取り除かれ、その後、硫酸及び過酸化水素の水溶性混合物を用いるウェット洗浄工程が続く。二酸化シリコンの層（図４Ｂには示していない）が、ＳＴＩマスク４３０が取り除かれた後、半導体材料４０４におけるシリコンの熱酸化によりＳＴＩトレンチ４３２の側壁上に形成され得る。
【００１８】
図４Ｃを参照すると、トレンチ充填誘電性材料４３４の層が、ＳＴＩトレンチ４３２内に、及び、レジスタヘッドアクティブエリア４１２のためのエリア及びレジスタダミーアクティブエリア４１６のためのエリアの上の、ＣＭＰストップ層４２８の上に形成される。トレンチ充填誘電性材料４３４は、ＳＴＩトレンチ４３２を充填する。トレンチ充填誘電性材料４３４は、主として二酸化シリコンを含み得、シリコン窒化物又はシリコンオキシナイトライドの層を含み得る。トレンチ充填誘電性材料４３４は、単一の層に又は幾つかの層に形成され得る。ブランケットエッチングプロセスが、ＣＭＰストップ層４２８の上のトレンチ充填誘電性材料４３４の厚みを低減するために幾つかの層の形成の間に実施され得る。トレンチ充填誘電性材料４３４は、４５０℃での、シラン及び酸素を用いる常圧化学気相成長（ＡＰＣＶＤ）プロセス、５００℃での、ジクロロシラン及び酸素を用いる準大気圧化学気相成長（ＳＡＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、又は、高アスペクト比プロセス（ＨＡＲＰ）としても知られているオゾンベースの熱化学気相成長（ＣＶＤ）プロセスなど、種々のプロセスにより形成され得る。トレンチ充填誘電性材料４３４はその後、窒素又は酸素雰囲気において少なくとも３０分間９００℃〜１１００℃での熱アニールを用いて濃密化され得る。
【００１９】
図４Ｄを参照すると、トレンチ充填誘電性材料４３４は、ＣＭＰパッド４３６により図４Ｄにおいて概略で示される、ＣＭＰプロセス４３６によってＣＭＰストップ層４２８まで下に平坦化される。レジスタヘッドアクティブエリア４１２及びレジスタダミーアクティブエリア４１６の上のトレンチ充填誘電性材料４３４は、ウェルレジスタ４１０のためのエリアにおけるトレンチ充填誘電性材料４３４のオーバーポリッシュを効果的に防止するためにＣＭＰパッド４３６に対する充分な抵抗を提供する。この例では、ウェルレジスタ４１０のためのエリアにおけるＣＭＰストップ層４２８の上の全てのトレンチ充填誘電性材料４３４がＣＭＰプロセス４３６により取り除かれ、如何なる半導体材料４０４もＣＭＰプロセス４３６によってレジスタヘッドアクティブエリア４１２及びレジスタダミーアクティブエリア４１６から取り除かれない。
【００２０】
図４Ｅを参照すると、集積回路４００のためのフィールド酸化物４０８を提供するためにＳＴＩトレンチ４３２におけるトレンチ充填誘電性材料４３４を残して、図４ＤのＣＭＰストップ層４２８の残りの部分が取り除かれる。また、図４Ｅに示すように、パッド酸化物層４２６は任意で取り除かれ得る。ＣＭＰストップ層４２８は、１５５℃のリン酸の水溶液により取り除かれ得る。パッド酸化物層４２６は、フッ化水素酸の希釈緩衝水溶液により取り除かれ得る。
【００２１】
図４Ｆを参照すると、５ナノメートル〜１５ナノメートルの厚みの、二酸化シリコンのパッド酸化物４３８の第２の層が、基板４０２の上に形成され得る。パッド酸化物４３８の第２の層は、ＰＥＣＶＤプロセスにより、図４Ｆに示すように、基板４０２及びフィールド酸化物４０８の上に二酸化シリコンのブランケット層を堆積することにより形成され得る。代替として、パッド酸化物４３８の第２の層は、基板４０２の頂部表面４０６における半導体材料４０４におけるシリコンの熱酸化により、レジスタヘッドアクティブエリア４１２及びレジスタダミーアクティブエリア４１６を含む集積回路４００のアクティブエリアの上に形成され得る。ウェル注入マスク４４０が、ウェルレジスタ４１０のためのエリアを露出させるために基板４０２及びフィールド酸化物４０８の上に形成される。ウェル注入マスク４４０は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタの下のｎ型ウェルなど、集積回路４００における他のｎ型ウェルのためのエリアを露出させ得、集積回路４００の製造コスト及び製造複雑性を有利に低減する。ｎ型ドーパント４４２（リンなど）が、基板１０２の半導体材料４０４におけるウェル注入された領域４４４を形成するためにウェル注入マスク４４０により露出されたエリアにおける基板４０２に注入される。ｎ型ドーパント４４２は、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量及び４００ｋｅＶ〜７００ｋｅＶのエネルギーで注入され得る。ウェル注入された領域４４４は、フィールド酸化物４０８の下に延在する。ウェル注入マスク４４０はその後、図４ＢのＳＴＩマスク４３０を参照して説明したように取り除かれる。
【００２２】
図４Ｇを参照すると、ウェルアニールプロセスが実施され、このプロセスは、ウェルレジスタ４１０を形成するために図４Ｆのウェル注入された領域４４４における注入されたｎ型ドーパント４４２を拡散及び活性化する。この例の一つのバージョンにおいて、ウェルアニールプロセスは、３０分〜２時間の８００℃〜９００℃でのファーネルアニールを含み得る。代替のバージョンにおいて、ウェルアニールは、２０秒〜６０秒間の１０２５℃〜１０６０℃での高速サーマルプロセッサアニールを含み得る。ウェルレジスタ４１０のシート抵抗が、１００オーム／平方〜１０００オーム／平方であり得る。
【００２３】
図４Ｈを参照すると、コンタクト注入マスク４４６が、レジスタヘッドアクティブエリア４１２を露出させるために集積回路４００の既存の頂部表面の上に形成される。この例では、コンタクト注入マスク４４６は、レジスタダミーアクティブエリア４１６を覆う。コンタクト注入マスク４４６はまた、集積回路４００のｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタにおけるｎチャネルソース／ドレイン（ＮＳＤ）領域のためのエリアを露出させ得、集積回路４００の製造コスト及び製造複雑性を有利に低減する。コンタクト注入された領域４５０を形成するために、ｎ型ドーパント４４８（リン及び／又は砒素など）がレジスタヘッドアクティブエリア４１２に注入され、コンタクト注入された領域４５０は、基板４０２の頂部表面４０６から１００ナノメートル〜３００ナノメートルの深さまで延在する。コンタクト注入された領域４５０は、フィールド酸化物４０８ほど深く延在しない。ｎ型ドーパント４４８は、１×１０１５ｃｍ−２〜５×１０１６ｃｍ−２のドーズ量及び３０ｋｅＶ〜８０ｋｅＶのエネルギーで注入され得る。コンタクト注入マスク４４６は、その後、図４ＢのＳＴＩマスク４３０を参照して説明したように取り除かれる。
【００２４】
図４Ｉを参照すると、レジスタダミーアクティブエリア４１６を露出させるために及びレジスタヘッドアクティブエリア４１２を覆うために、ダミー領域注入マスク４５２が、集積回路４００の既存の頂部表面の上に形成される。ダミー領域注入マスク４５２はまた、集積回路４００のＰＭＯＳトランジスタにおけるｐチャネルソース／ドレイン（ＰＳＤ）領域のためのエリアを露出させ得、集積回路４００の製造コスト及び製造複雑性を有利に低減する。ｐ型ドーパント４５４（ボロンなど）が、ダミー注入された領域４５６を形成するためにレジスタダミーアクティブエリア４１６に注入され、ダミー注入された領域４５６は、基板４０２の頂部表面４０６から１００ナノメートル〜３００ナノメートルの深さまで延在する。ダミー注入された領域４５６は、フィールド酸化物４０８ほど深く延在しない。ｐ型ドーパント４５４は、１×１０１５ｃｍ−２〜５×１０１６ｃｍ−２のドーズ量及び５ｋｅＶ〜１５ｋｅＶのエネルギーで注入され得る。ダミー領域注入マスク４５２はその後、図４ＢのＳＴＩマスク４３０を参照して説明したように取り除かれる。
【００２５】
図４Ｊを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア４１２においてｎ型レジスタヘッドコンタクト領域４２０を形成するためにコンタクト注入された領域４５０において図４Ｈの注入されたｎ型ドーパント４４８を活性化し、レジスタダミーアクティブエリア４１６においてｐ型ダミー拡散された領域４１８を形成するためにダミー注入された領域４５６における図４Ｉの注入されたｐ型ドーパント４５４を活性化する。アニールオペレーションは、１０秒〜３０秒間の９８５℃〜１０２５℃での高速サーマルプロセッサアニールを含み得る。ダミー拡散された領域４１８もレジスタヘッドコンタクト領域４２０も、フィールド酸化物４０８ほど深く延在しない。
【００２６】
図４Ｋを参照すると、誘電性材料（レジスタヘッドアクティブエリア４１２の及び場合によってはレジスタダミーアクティブエリア４１６上の、頂部表面４０６上の、図４Ｊのパッド酸化物４３８の第２の層など）が、フッ化水素酸の希釈緩衝水溶液などにより、及びその後続く、Ｓｉｃｏｎｉエッチなどの順次ドライエッチなどにより取り除かれる。耐火性金属４５８の層が、レジスタヘッドアクティブエリア４１２上に、及び場合によっては、露出される場合にレジスタダミーアクティブエリア４１６上に、形成される。例えば、耐火性金属４５８の層は、白金、チタン、コバルト、ニッケル、又はモリブデンを含み得、５ナノメートル〜５０ナノメートルの厚みであり得、任意選択でキャップ層を含み得る。耐火性金属４５８の層は、スパッタリングにより又は有機金属化学気相成長（ＭＯＣＶＤ）プロセスにより形成され得る。
【００２７】
図４Ｌを参照すると、図４Ｋの耐火性金属４５８の層における耐火性金属が基板４０２の頂部表面４０６におけるレジスタヘッドアクティブエリア４１２及びレジスタダミーアクティブエリア４１６におけるシリコンと反応するように、基板４０２が加熱されて、レジスタヘッドアクティブエリア４１２及びレジスタダミーアクティブエリア４１６の頂部において金属シリサイド層４６０が形成される。金属シリサイド層４６０を形成するために必要とされる温度は、耐火性金属４５８の層における特定の耐火性金属に依存する。その後、耐火性金属４５８の層における未反応の耐火性金属が、硫酸及び過酸化水素の混合を用いるウェットエッチングプロセスなどにより取り除かれる。金属シリサイド層４６０及びレジスタヘッドコンタクト領域４２０は、ウェルレジスタ４１０への低抵抗接続を有利に提供する。レジスタダミーアクティブエリア４１６上に金属シリサイド層４６０を形成することは、シリサイドブロック層を含まない製造シーケンスのための製造コスト及び製造複雑性を低減し得る。集積回路４００の製造が、金属シリサイド層４６０の上のプレメタル誘電体（ＰＭＤ）層の形成と、金属シリサイド層４６０及びレジスタヘッドコンタクト領域４２０を介するウェルレジスタ４１０への電気的接続を成すための、ＰＭＤ層を介するコンタクトの形成で継続される。
【００２８】
図５Ａ〜図５Ｄは、製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。図５Ａを参照すると、集積回路５００が基板５０２上に形成され、基板５０２は、基板５０２の頂部表面５０６まで延在する半導体材料５０４を含む。この例では、半導体材料５０４はｎ型である。フィールド酸化物５０８が、図４Ａ〜図４Ｅを参照して説明したように、基板５０２に形成される。集積回路５００は、レジスタヘッドアクティブエリア５１２及びレジスタダミーアクティブエリア５１６を含む。図４Ｆのパッド酸化物４３８の第２の層に対応するパッド酸化物５３８の層が、基板５０２の上に形成される。ｐ型ウェルレジスタ５１０が、注入されるドーパントを適切に変更して、図４Ｆ及び図４Ｇを参照して説明したように、フィールド酸化物５０８の下の半導体材料５０４に形成される。組み合わされたコンタクト／ダミー注入マスク５５２が、レジスタヘッドアクティブエリア５１２及びレジスタダミーアクティブエリア５１６を露出させるために集積回路５００の既存の頂部表面の上に形成される。組み合わされたコンタクト／ダミー注入マスク５５２はまた、集積回路５００におけるＰＭＯＳトランジスタにおいてＰＳＤ領域のためのエリアを露出させ得、集積回路５００の製造コスト及び製造複雑性を有利に低減する。ｐ型ドーパント５５４（ボロンなど）が、レジスタヘッドアクティブエリア５１２においてコンタクト注入された領域５５０を形成するために及びレジスタダミーアクティブエリア５１６においてダミー注入された領域５５６を形成するために、図４Ｉを参照して説明したように、レジスタヘッドアクティブエリア５１２及びレジスタダミーアクティブエリア５１６に注入される。コンタクト注入された領域５５０及びダミー注入された領域５５６は、図４Ｉのダミー注入された領域４５６に類似する特性を有し得る。組み合わされたコンタクト／ダミー注入マスク５５２はその後取り除かれる。
【００２９】
図５Ｂを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア５１２におけるｐ型レジスタヘッドコンタクト領域５２０を形成するためにコンタクト注入された領域５５０において、及びレジスタダミーアクティブエリア５１６におけるｐ型ダミー拡散された領域５１８を形成するためにダミー注入された領域５５６において、図５Ａの注入されたｐ型ドーパント５５４を活性化する。このアニールオペレーションは、図４Ｊを参照して説明したように実施され得る。
【００３０】
図５Ｃを参照すると、誘電性材料（シリコン窒化物及び／又は二酸化シリコンなど）のシリサイドブロック層５６２が、パッド酸化物５３８の層の上に形成される。エッチングマスクが、シリサイドブロック層５６２及びパッド酸化物５３８の層の上に形成され、エッチングマスクは、レジスタヘッドアクティブエリア５１２を露出させ、レジスタダミーアクティブエリア５１６を覆う。エッチングプロセスが、エッチングマスクにより露出されたエリアにおいてシリサイドブロック層５６２及びパッド酸化物５３８の層を取り除く。エッチングマスクはその後取り除かれる。レジスタヘッドアクティブエリア５１２は、図４Ｋを参照して説明したように洗浄され、一方で、レジスタダミーアクティブエリア５１６は、シリサイドブロック層５６２及びパッド酸化物５３８の層により覆われている。耐火性金属５５８の層が、集積回路５００の既存の頂部表面上に形成される。耐火性金属５５８の層は、レジスタヘッドアクティブエリア５１２上に形成され、シリサイドブロック層５６２及びパッド酸化物５３８の層によりレジスタダミーアクティブエリア５１６から分離される。耐火性金属５５８の層は、図４Ｋを参照して説明する組成及び厚みを有し得る。
【００３１】
図５Ｄを参照すると、図５Ｃの耐火性金属５５８の層における耐火性金属が、図４Ｌを参照して説明したように、基板５０２頂部表面５０６におけるレジスタヘッドアクティブエリア５１２におけるシリコンと反応するように基板５０２が加熱されて、レジスタヘッドアクティブエリア５１２の頂部において金属シリサイド層５６０が形成される。その後、耐火性金属５５８の層における未反応の耐火性金属が取り除かれる。集積回路５００の製造が、ＰＭＤ層の形成、及び金属シリサイド層５６０及びレジスタヘッドコンタクト領域５２０を介するウェルレジスタ５１０へのコンタクトの形成で継続される。金属シリサイドがレジスタダミーアクティブエリア５１６上に形成しないようにすることが、レジスタダミーアクティブエリア上の金属シリサイドを備えるインスタンスに比して、ウェルレジスタ５１０のインスタンスのためのより均一な抵抗値を有利に提供し得る。
【００３２】
図６Ａ〜図６Ｃは、製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。図６Ａを参照すると、集積回路６００が基板６０２上に形成され、基板６０２は、基板６０２の頂部表面６０６まで延在する半導体材料６０４を含む。この例では、半導体材料６０４はｐ型である。フィールド酸化物６０８が、図４Ａ〜図４Ｅを参照して説明したように、基板６０２に形成される。集積回路６００は、レジスタヘッドアクティブエリア６１２及びレジスタダミーアクティブエリア６１６を含む。図４Ｆのパッド酸化物６３８の第２の層に対応するパッド酸化物６３８の層が、基板６０２の上に形成される。ｎ型ウェルレジスタ６１０が、図４Ｆ及び図４Ｇを参照して説明したように、フィールド酸化物６０８の下の半導体材料６０４に形成される。コンタクト注入マスク６４６が、レジスタヘッドアクティブエリア６１２を露出させるために集積回路６００の既存の頂部表面の上に形成される。この例では、コンタクト注入マスク６４６は、レジスタダミーアクティブエリア６１６を覆う。コンタクト注入マスク６４６はまた、集積回路６００のＮＭＯＳトランジスタにおけるＮＳＤ領域のためのエリアを露出させ得る。ｎ型ドーパント６４８（リン及び／又は砒素など）が、図４Ｈを参照して説明したように、コンタクト注入された領域６５０を形成するためにレジスタヘッドアクティブエリア６１２に注入される。コンタクト注入マスク６４６はその後取り除かれる。
【００３３】
図６Ｂを参照すると、ＰＳＤマスク６５２が、レジスタヘッドアクティブエリア６１２及びレジスタダミーアクティブエリア６１６両方を覆うように、集積回路６００の既存の頂部表面の上に形成される。ＰＳＤマスク６５２は、集積回路６００のＰＭＯＳトランジスタにおけるＰＳＤ領域のためのエリアを露出させる。ｐ型ドーパント６５４（ボロンなど）が、ＰＳＤマスク６５２により露出されたエリアにおいて基板６０２に注入される。レジスタヘッドアクティブエリア６１２及びレジスタダミーアクティブエリア６１６には、実質的にｐ型ドーパント６５４がない。ＰＳＤマスク６５２はその後取り除かれる。レジスタダミーアクティブエリア６１６には実質的に、ウェルレジスタ６１０を形成する際に用いられるドーピング以外、ドーピングがない。
【００３４】
図６Ｃを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア６１２におけるｎ型レジスタヘッドコンタクト領域６２０を形成するためにコンタクト注入された領域６５０における図６Ａの注入されたｎ型ドーパント６４８を活性化する。シリサイドブロック層６６２が、図５Ｃを参照して説明したように、レジスタヘッドアクティブエリア６１２を露出させるために基板６０２の上のパッド酸化物６３８の層を用いて形成及びパターニングされ、レジスタダミーアクティブエリア６１６を覆う。金属シリサイド層６６０が、図５Ｃ及び図５Ｄを参照して説明したように、レジスタヘッドアクティブエリア６１２の頂部表面において形成される。レジスタダミーアクティブエリア６１６における余分のドーピングなしにウェルレジスタ６１０を形成することは、レジスタダミーアクティブエリアにおける余分のドーピングを備えたインスタンスに比して、ウェルレジスタ６１０のインスタンスのためのより均一な抵抗値を有利に提供し得る。
【００３５】
図７は、ポリシリコンレジスタを含む例示の集積回路を示す。集積回路７００が基板７０２上に形成され、基板７０２は、基板７０２の頂部表面７０６まで延在する半導体材料７０４を含む。ＳＴＩプロセスによって形成されるフィールド酸化物７０８が、基板７０２の頂部表面７０６において配置される。ポリシリコンレジスタ７１０が、フィールド酸化物７０８の上に配置される。ポリシリコンレジスタ７１０は、ＣＭＰプロセスにより平坦化されたポリシリコンの層から形成される。フィールド酸化物７０８は、ポリシリコンレジスタ７１０のためのエリアにおけるフィールド酸化物７０８を介してレジスタダミーアクティブエリア７１６が配置されるように、形成される。基板７０２の頂部表面７０６の上のレジスタダミーアクティブエリア７１６には電気的接続が成されない。レジスタダミーアクティブエリア７１６の密度は１０％〜８０％である。ポリシリコンレジスタ７１０のためのエリアにおいて１０％〜８０％の密度でレジスタダミーアクティブエリア７１６を形成することは、ＳＴＩプロセスの間のフィールド酸化物７０８のオーバーポリッシュを防止し得、ポリシリコンレジスタ７１０における平坦化されたポリシリコンの所望の厚みを有利に提供し、これにより、ポリシリコンレジスタ７１０のための所望の抵抗が提供される。この例の一つのバージョンにおいて、レジスタダミーアクティブエリア７１６の密度は２０％〜５０％であり、所望の厚みに一層近いフィールド酸化物７０８の厚みを有利に提供する。更なるバージョンにおいて、レジスタダミーアクティブエリア７１６の密度は２５％〜３０％であり、フィールド酸化物７０８のための厚みの範囲を更に一層有利に狭める。ポリシリコンレジスタ７１０への電気的接続を提供するために、コンタクト７１４が、ポリシリコンレジスタ７１０上に形成される。図７Ａは、レジスタダミーアクティブエリア７１６をより明確に示す、図７の集積回路の断面である。
【００３６】
図８及び図９は、ポリシリコンレジスタを含む例示の集積回路の上面図である。図８を参照すると、集積回路８００が基板８０２上に形成され、基板８０２は、基板８０２の頂部表面８０６まで延在する半導体材料８０４を含む。ＳＴＩプロセスによって形成されるフィールド酸化物８０８が、基板８０２の頂部表面８０６の基板８０２において配置される。ポリシリコンレジスタ８１０が、フィールド酸化物８０８の上のポリシリコンのＣＭＰ平坦化された層から形成される。コンタクト８１４が、ポリシリコンレジスタ８１０への電気的接続を成すように形成される。フィールド酸化物８０８は、ポリシリコンレジスタ８１０のためのエリアにおけるフィールド酸化物８０８を介してレジスタダミーアクティブエリア８１６が配置されるように、形成される。この例では、レジスタダミーアクティブエリア８１６はポリシリコンレジスタ８１０の下に延在せず、これにより、ポリシリコンレジスタ８１０上の静電性負荷が有利に低減され得る。任意選択の周囲ダミーアクティブエリア８２２が、ポリシリコンレジスタ８１０のためのエリアの周りに継続的にフィールド酸化物８０８を介して配置され得る。存在する場合、周囲ダミーアクティブエリア８２２は、ポリシリコンレジスタ８１０の幅８２４内にある。ポリシリコンレジスタ８１０の幅８２４内にポリシリコンレジスタ８１０を継続的に囲むように周囲ダミーアクティブエリア８２２を形成することが、フィールド酸化物８０８の厚みのための一層タイトなプロセス範囲を有利に提供し得、一方、レジスタダミーアクティブエリア８１６の密度を低減する。レジスタダミーアクティブエリア８１６の密度を低減することは、ポリシリコンレジスタ８１０の全体的なエリアを低減するために望ましい場合がある。
【００３７】
図９を参照すると、集積回路９００が基板９０２上に形成され、基板９０２は、基板９０２の頂部表面９０６まで延在する半導体材料９０４を含む。ＳＴＩプロセスによって形成されるフィールド酸化物９０８が、基板９０２の頂部表面９０６において配置される。ポリシリコンレジスタ９１０が、フィールド酸化物９０８の上にポリシリコンのＣＭＰ平坦化された層から形成される。コンタクト９１４が、ポリシリコンレジスタ９１０への電気的接続を成すように形成される。フィールド酸化物９０８は、ポリシリコンレジスタ９１０のためのエリアにおいてフィールド酸化物９０８を介してレジスタダミーアクティブエリア９１６が配置されるように、形成される。この例では、レジスタダミーアクティブエリア９１６はポリシリコンレジスタ９１０の下に延在し、これにより、レジスタダミーアクティブエリア９１６の密度が増大され得、フィールド酸化物９０８のオーバーポリッシュが有利に低減される。任意選択の周囲ダミーアクティブエリア９２２が、ポリシリコンレジスタ９１０のためのエリアの周りにフィールド酸化物９０８を介して配置され得る。周囲ダミーアクティブエリア９２２は、図９に示すように区分され得る。存在する場合、周囲ダミーアクティブエリア９２２は、ポリシリコンレジスタ９１０の幅９２４内にある。
【００３８】
図１０Ａ〜図１０Ｆは、製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。図１０Ａを参照すると、集積回路１０００が基板１００２上に形成され、基板１００２は、基板１００２の頂部表面１００６まで延在する半導体材料１００４を含む。この例では、半導体材料１００４はｐ型である。フィールド酸化物１００８が、図４Ａ〜４Ｅを参照して説明したように、基板１００２の頂部表面１００６においてＳＴＩプロセスにより形成される。フィールド酸化物１００８は、ポリシリコンレジスタ１０１０のためのエリアにおけるフィールド酸化物１００８を介してレジスタダミーアクティブエリア１０１６が配置されるように、形成される。レジスタダミーアクティブエリア１０１６の上に誘電体層１０６４が配置される。誘電体層１０６４は、集積回路のＮＭＯＳ及びＰＭＯＳトランジスタのゲート誘電体層と同時に形成され得る。誘電体層は、フィールド酸化物１００８の上に延在し得る。
【００３９】
図１０Ｂを参照すると、フィールド酸化物１００８及び誘電体層１０６４の上にポリシリコン１０６６の層が形成される。ポリシリコン１０６６の層は、５８０℃〜６５０℃でシランを熱分解することなどにより、コンフォーマルプロセスにより形成され得る。ポリシリコン１０６６の層は、シランと一緒に、ホスフィン、アルシン、又はボロン三塩化物などのドーパントガスを含むことによる形成の間、インサイチュド−ピングされ得る。代替として、ポリシリコン１０６６の層は、イオン注入による形成の後ドープされ得る。インサイチュドーピングは、ポリシリコン１０６６の層の厚みに関係なく、一定の平均ドーピング密度を生成し得る。イオン注入は、厚みに関係なく、ポリシリコン１０６６の層におけるドーパントの一定の総ドーズ量を生成し得る。
【００４０】
図１０Ｃを参照すると、図１０Ｂのポリシリコン１０６６の層は、ＣＭＰパッド１０６８により図１０Ｃにおいて概略で示されるＣＭＰプロセス１０６８によって平坦化されて、所望の厚みのＣＭＰ平坦化されたポリシリコン層１０７０が形成される。例えば、ＣＭＰプロセス１０６８は、ポリシリコン形成プロセスのコンフォーマル性に起因するポリシリコン１０６６の層から任意の表面トポロジーを取り除くために用いられ得る。ポリシリコンレジスタ１０１０のためのエリアにおいてレジスタダミーアクティブエリア１０１６を備えるフィールド酸化物１００８を形成することは、ＳＴＩプロセスの間のオーバーポリッシュを低減することによってフィールド酸化物１００８のための所望の厚みを提供し、これにより、ＣＭＰ平坦化されたポリシリコン層１０７０のための所望の厚みが有利に提供される。オーバーポリッシュされたフィールド酸化物は、一層薄いフィールド酸化物を生成し得、これはその後、望ましくなく一層厚いＣＭＰ平坦化されたポリシリコン層を生成し得る。
【００４１】
図１０Ｄを参照すると、ポリシリコンエッチングマスク１０７２が、ポリシリコンレジスタ１０１０を画定するためにＣＭＰ平坦化されたポリシリコン層１０７０の上に形成される。ポリシリコンエッチングマスク１０７２はまた、集積回路１０００におけるＮＭＯＳ及びＰＭＯＳトランジスタのゲートのためのエリアを覆い得る。ポリシリコンエッチングマスク１０７２は、シリコン窒化物又は非晶質炭素のハードマスク層１０７４、底部反射防止膜（ＢＡＲＣ）と称されるスピンコートされた有機材料の反射防止層１０７６、及び／又はフォトリソグラフィプロセスによって形成されるフォトレジスト層１０７８を含み得る。
【００４２】
図１０Ｅを参照すると、ポリシリコンエッチングプロセスが、ポリシリコンレジスタ１０１０を形成するためにポリシリコンエッチングマスク１０７２によって露出されたエリアにおいてＣＭＰ平坦化されたポリシリコン層１０７０からポリシリコンを取り除く。ポリシリコンエッチングプロセスの間、フォトレジスト層１０７８及び反射防止層１０７６の一部又は全てが取り除かれ得る。ポリシリコンエッチングマスク１０７２の如何なる残りの部分も、その後取り除かれる。
【００４３】
図１０Ｆを参照すると、ポリシリコンレジスタへの電気的接続を成すためにポリシリコンレジスタ１０１０上にコンタクト１０１４が形成される。金属シリサイド（図１０Ｆには示していない）が、ポリシリコンレジスタ１０１０への電気的接続を改善するために、コンタクト１０１４の下のポリシリコンレジスタ１０１０上のエリア上に形成され得る。
【００４４】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
0006600318.tif 000002
【図２】
0006600318.tif 000003
【図３】
0006600318.tif 000004
【図４Ａ】
0006600318.tif 000005
【図４Ｂ】
0006600318.tif 000006
【図４Ｃ】
0006600318.tif 000007
【図４Ｄ】
0006600318.tif 000008
【図４Ｅ】
0006600318.tif 000009
【図４Ｆ】
0006600318.tif 000010
【図４Ｇ】
0006600318.tif 000011
【図４Ｈ】
0006600318.tif 000012
【図４Ｉ】
0006600318.tif 000013
【図４Ｊ】
0006600318.tif 000014
【図４Ｋ】
0006600318.tif 000015
【図４Ｌ】
0006600318.tif 000016
【図５Ａ】
0006600318.tif 000017
【図５Ｂ】
0006600318.tif 000018
【図５Ｃ】
0006600318.tif 000019
【図５Ｄ】
0006600318.tif 000020
【図６Ａ】
0006600318.tif 000021
【図６Ｂ】
0006600318.tif 000022
【図６Ｃ】
0006600318.tif 000023
【図７】
0006600318.tif 000024
【図７Ａ】
0006600318.tif 000025
【図８】
0006600318.tif 000026
【図９】
0006600318.tif 000027
【図１０Ａ】
0006600318.tif 000028
【図１０Ｂ】
0006600318.tif 000029
【図１０Ｃ】
0006600318.tif 000030
【図１０Ｄ】
0006600318.tif 000031
【図１０Ｅ】
0006600318.tif 000032
【図１０Ｆ】
0006600318.tif 000033