(57)【特許請求の範囲】
【請求項１】
平均電流が０Ａでないパルス波形の電流が流れる１次巻線およびパルス波形の電流が流れる２次巻線を有するカレントトランスと、
前記カレントトランスの前記２次巻線にその両端が接続され前記カレントトランスの磁気をリセットするリセット抵抗と、
アノードが前記カレントトランスの前記２次巻線の一端と前記リセット抵抗との接続点に接続された整流用のダイオードと、
一端が前記ダイオードのカソードに接続され、他端が前記カレントトランスの前記２次巻線の他端と前記リセット抵抗との接続点に接続された検出抵抗と、
前記検出抵抗の両端電圧を用いて前記カレントトランスの１次側電流の値を演算する演算部とを備え、
前記演算部は、以下の式を用いて前記カレントトランスの１次側電流の値を演算することを特徴とする電流検出装置。
0006584726.tif 000022
ここで、Ｉｉｎは前記カレントトランスの１次側電流、Ｎｃｔは前記カレントトランスの前記１次巻線と前記２次巻線の巻き数比の逆数、Ｖｏは前記検出抵抗の両端電圧、Ｒｓは前記検出抵抗の抵抗値、Ｒｒｅは前記リセット抵抗の抵抗値、Ｄｏｎは前記パルス波形のオンデューティ比、Ｖｆは前記ダイオードの順電圧である。
【請求項２】
前記演算部は、電流に依存する関数を用いて前記ダイオードの順電圧である前記Ｖｆを演算することを特徴とする請求項１記載の電流検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、カレントトランスを用いて電流を検出する電流検出装置に関するものである。
【背景技術】
【０００２】
カレントトランスを用いた電流検出装置は、特許文献１の図３に示されるような回路構成のものが一般的である。上記回路構成の電流検出装置は、パルス波形のオンデューティが高くなるとオフデューティ時にカレントトランスの磁気を十分リセットできないことで２次側の検出電圧にマイナス側のオフセットが発生し、この検出電圧から演算されるカレントトランスの１次側電流値に誤差が生じる問題があった。そこで、上記特許文献１ではコンデンサを追加しオフデューティ時の電圧分をプラス側にオフセットすることで誤差が生じないよう対策をとっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１１９３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電流検出装置は、カレントトランスの２次側の検出電圧にマイナス側のオフセットが発生する。このマイナス側のオフセットをキャンセルするためにコンデンサを追加して電圧レベルを変化させると、コンデンサに並列接続される他回路にも電圧レベル変化の影響が及ぶという課題があった。【０００５】
この発明は、上記のような課題を解決するためになされたもので、カレントトランスの１次巻線に平均電流が０Ａでないパルス波形の電流が流れる電流検出装置において、ハードウェアを追加せずに、２次側に発生するオフセットに起因する１次側電流の演算誤差を補正することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る電流検出装置は、平均電流が０Ａでないパルス波形の電流が流れる２次巻線を有するカレントトランスと、カレントトランスの２次巻線にその両端が接続されカレントトランスの磁気をリセットするリセット抵抗と、アノードがカレントトランスの２次巻線の一端とリセット抵抗との接続点に接続された整流用のダイオードと、一端がダイオードのカソードに接続され、他端がカレントトランスの２次巻線の他端とリセット抵抗との接続点に接続された検出抵抗と、検出抵抗の両端電圧を用いてカレントトランスの１次側電流の値を演算する演算部とを備え、演算部は、以下の式を用いてカレントトランスの１次側電流の値を演算するものである。
0006584726.tif 000002
ここで、Ｉｉｎは前記カレントトランスの１次側電流、Ｎｃｔは前記カレントトランスの前記１次巻線と前記２次巻線の巻き数比の逆数、Ｖｏは前記検出抵抗の両端電圧、Ｒｓは前記検出抵抗の抵抗値、Ｒｒｅは前記リセット抵抗の抵抗値、Ｄｏｎは前記パルス波形のオンデューティ比、Ｖｆは前記ダイオードの順電圧である。
【発明の効果】
【０００７】
この発明によれば、パルス波形のオンデューティ期間とリセット抵抗の両端電圧との積およびパルス波形のオフデューティ期間とリセット抵抗の両端電圧との積が等しいこと、ならびに、カレントトランスの１次側電流の最大値と最小値の差分値およびカレントトランスの２次側電流の最大値と最小値の差分値の比がカレントトランスの１次巻線と２次巻線の巻き数比の逆数に比例することを加味して、カレントトランスの１次側電流の値を演算するようにしたので、ハードウェアを追加せずに、２次側に発生するオフセットに起因する１次側電流の演算誤差を補正することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る電流検出装置を適用したＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図２】この発明の実施の形態１に係る電流検出装置のカレントトランス周辺回路を示す図であり、図２Ａはオンデューティ時、図２Ｂはオフデューティ時の電流の流れを示す。
【図３】この発明の実施の形態１に係る電流検出装置のカレントトランス周辺回路の電圧波形であり、図３Ａはオンデューティ比が低い場合、図３Ｂはオンデューティ比が高い場合を示す。
【図４】この発明の実施の形態１に係る電流検出装置の動作例を示すフローチャートである。
【図５】図５Ａおよび図５Ｂは、この発明の実施の形態１に係る電流検出装置の演算部のハードウェア構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る電流検出装置１を適用したＤＣ／ＤＣコンバータ１０の構成例を示す回路図である。図２は、この発明の実施の形態１に係る電流検出装置１におけるカレントトランス２の周辺回路を示す図であり、図２Ａはオンデューティ時、図２Ｂはオフデューティ時の電流の流れを示す。実施の形態１において、ＤＣ／ＤＣコンバータ１０は、車両に搭載されたリチウムイオン電池２０に貯えられた電力を鉛電池２１に充電するための降圧ＤＣ／ＤＣコンバータである。電流検出装置１は、ＤＣ／ＤＣコンバータ１０の１次側電流を検出する。この電流検出装置１は、検出した１次側電流が閾値を超えた場合に異常と判定して、ＤＣ／ＤＣコンバータ１０を停止させ充電を中止させてもよい。
【００１０】
ＤＣ／ＤＣコンバータ１０は、ノイズフィルタ回路１１、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１２〜１５からなるフルブリッジ回路、トランス１６、整流回路１７および平滑回路１８を備える。ノイズフィルタ回路１１とフルブリッジ回路の上アームとの間には、電流検出装置１のカレントトランス２の１次巻線Ｎ１が接続される。フルブリッジ回路は、ＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１５を１組、およびＭＯＳＦＥＴ１３とＭＯＳＦＥＴ１４を１組として図示しない制御回路によりＭＯＳＦＥＴ１２，１５のオン、ＭＯＮＳＦＥＴ１２〜１５のオフ、ＭＯＳＦＥＴ１３，１４のオン、およびＭＯＳＦＥＴ１２〜１５のオフが繰り返されることにより、トランス１６に印加される電圧の正負を交互に切り替える。トランス１６に印加される正負の電圧に応じて、カレントトランス２の１次巻線Ｎ１にパルス波形の電流が流れる。
【００１１】
ＭＯＳＦＥＴ１２〜１５の駆動制御には、電流フィードバックによるＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御等が用いられる。以下では、オンデューティ期間は、ＭＯＳＦＥＴ１２，１５がオン動作しＭＯＳＦＥＴ１３，１４がオフ動作する期間、またはＭＯＳＦＥＴ１３，１４がオン動作しＭＯＳＦＥＴ１２，１５がオフ動作する期間とし、オフデューティ期間はＭＯＳＦＥＴ１２〜１５が全てオフ動作する期間とする。なお、ＤＣ／ＤＣコンバータ１０は、トランス１６の１次側にパルス電流を流す構成であればよいので、フルブリッジ回路の代わりにハーフブリッジ回路等を用いてもよい。また、スイッチング素子として、ＭＯＳＦＥＴの代わりにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等を用いてもよい。
【００１２】
電流検出装置１は、カレントトランス２を用いて、トランス１６の１次側を流れるパルス電流を検出する。この電流検出装置１は、リセット回路３を構成するリセット抵抗４および整流用のダイオード５と、電流検出用の検出抵抗６と、演算部８とを備える。リセット回路３は、オフデューティ期間にカレントトランス２の磁気をリセットする。実施の形態１はパルス波形の入力電流Ｉｉｎの平均電流を検出することを目的とするため、電流検出装置１は平滑用のフィルタ回路７を備え、フィルタ回路７で平均化された電圧を検出電圧Ｖｏとする。フィルタ回路７は、例えば、抵抗とコンデンサとで構成されるＲＣフィルタである。演算部８は、後述する図５Ａおよび図５Ｂに示されるＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）コンバータ３１を利用して検出電圧Ｖｏを検出し、この検出電圧Ｖｏを用いて入力電流Ｉｉｎの平均値を演算する。
【００１３】
リセット抵抗４の両端はカレントトランス２の２次巻線Ｎ２の両端に接続される。また、２次巻線Ｎ２の一端はグラウンド電位に接続される。ダイオード５のアノードは２次巻線Ｎ２の高電位側とリセット抵抗４との接続点に接続され、ダイオード５のカソードは検出抵抗６とフィルタ回路７との接続点に接続される。検出抵抗６の一端はダイオード５のアノードとフィルタ回路７との接続点に接続され、検出抵抗６の他端はカレントトランス２の２次巻線Ｎ２のグラウンド電位側とリセット抵抗４との接続点に接続される。
【００１４】
カレントトランス２の１次巻線Ｎ１に流れるパルス波形の１次側電流を入力電流Ｉｉｎとする。カレントトランス２の２次巻線Ｎ２に流れる平均電流が０Ａでないパルス波形の電流を２次側電流Ｉｃｔとし、２次側電流Ｉｃｔのうちのリセット抵抗４へ流れる電流を２次側電流Ｉｃｔ１とし、２次側電流Ｉｃｔのうちのダイオード５から検出抵抗６へ流れる電流を２次側電流Ｉｃｔ２とする。リセット抵抗４の両端電圧をリセット抵抗両端電圧Ｖｒｅとし、検出抵抗６の両端電圧を検出抵抗両端電圧Ｖｓとする。フィルタ回路７で平滑された後の検出抵抗両端電圧Ｖｓを検出電圧Ｖｏとする。また、ダイオード５の順電圧をダイオード順電圧Ｖｆとする。
【００１５】
ここで、図３に、この発明の実施の形態１に係る電流検出装置１におけるカレントトランス２の周辺回路の電圧波形を示す。図３Ａはオンデューティ比が低い場合の検出抵抗両端電圧Ｖｓおよびリセット抵抗両端電圧Ｖｒｅの波形、図３Ｂはオンデューティ比が高い場合の検出抵抗両端電圧Ｖｓおよびリセット抵抗両端電圧Ｖｒｅの波形である。また、実線はオフセットが発生している実際の波形であり、破線はオフセットが発生していない理想の波形である。
【００１６】
図３Ａのようにオンデューティ比が低い場合、オフデューティ期間、つまり磁気リセット期間が十分あるため、検出抵抗両端電圧Ｖｓおよびリセット抵抗両端電圧Ｖｒｅのオフセットによる影響は小さい。そのため、実際の波形が理想の波形に近い。一方、図３Ｂのようにオンデューティ比が高い場合、オフデューティ期間、つまり磁気リセット期間が不十分であるため、検出抵抗両端電圧Ｖｓおよびリセット抵抗両端電圧Ｖｒｅがオフセットされる。
【００１７】
カレントトランス２は、リセット抵抗両端電圧Ｖｒｅとオンデューティ期間との積であるＶＴ積Ａの面積と、リセット抵抗両端電圧Ｖｒｅとオフデューティ期間との積であるＶＴ積Ｂの面積とが等しくなるように動作する。つまり、リセット抵抗両端電圧Ｖｒｅがゼロであることを示す横軸が、ＶＴ積Ａの面積とＶＴ積Ｂの面積とが等しくなる位置に移動するといえる。リセット抵抗両端電圧Ｖｒｅの横軸が上下方向に移動すると、検出抵抗両端電圧Ｖｓおよび２次側電流Ｉｃｔも変動してオフセットが発生する。そのため、オンデューティ比が高い場合、オンデューティ比が低い場合に比べて、検出電圧Ｖｏがオフセット分高く検出される。
【００１８】
ここで、従来の入力電流Ｉｉｎの演算方法を例示する。
基本的にカレントトランス２は、１次巻線Ｎ１に流れる入力電流Ｉｉｎの巻き数比の逆数に相当する電流を、２次巻線Ｎ２に流す特性を持つ。そのため、従来は、Ｉｉｎ：Ｉｃｔ＝Ｎ２：Ｎ１の特性を加味した式（１）により、入力電流Ｉｉｎが算出される。なお、式（１）において、Ｒｓは検出抵抗６の抵抗値、Ｄｏｎはオンデューティ比である。
0006584726.tif 000003
【００１９】
上述のようにリセット抵抗両端電圧Ｖｒｅにオフセットが発生することにより、検出抵抗両端電圧Ｖｓおよび２次側電流Ｉｃｔにオフセットが発生し、従来の式（１）から求まる入力電流Ｉｉｎに誤差が生じる。そこで、実施の形態１では、式（１）に対して下記２条件を追加することにより、オフセットに起因する誤差を補正して精度よく入力電流Ｉｉｎを求める。
【００２０】
条件１．オンデューティ期間のＶＴ積Ａとオフデューティ期間のＶＴ積Ｂが等しいこと。つまり、ＶＴ積Ａ＝ＶＴ積Ｂであること。
条件２．カレントトランス２の１次側電流（つまり、入力電流Ｉｉｎ）の最大値および最小値の差分値（以下、「ｐ−ｐ値」と称する）と、２次側電流Ｉｃｔのｐ−ｐ値との比は、カレントトランス２の１次巻線Ｎ１と２次巻線Ｎ２との巻き数比の逆数に比例すること。つまり、Ｉｉｎ（ｐ−ｐ）：Ｉｃｔ（ｐ−ｐ）＝Ｎ２：Ｎ１であること。
条件１は、２次側電流Ｉｃｔのオフセットを推定するためのものである。条件２は、推定した２次側電流Ｉｃｔのオフセットから１次側の入力電流Ｉｉｎのオフセットを推定するためのものである。
【００２１】
次に、上記２条件を加味した入力電流Ｉｉｎの演算方法を説明する。
条件１は、式（２）により定義される。式（２）の左辺は、オンデューティ期間のＶＴ積Ａであり、式（２）の右辺は、オフデューティ期間のＶＴ積Ｂである。ｆｓｗはＭＯＳＦＥＴ１２〜１５のスイッチング周波数である。リセット抵抗両端電圧Ｖｒｅの最大値Ｖｒｅ（ｍａｘ）は、オンデューティ期間において検出抵抗両端電圧Ｖｓとダイオード順電圧Ｖｆの和となるため、式（３）で定義される。
なお、ここでのＶｒｅ（ｍａｘ）および以下に示すＶｒｅ（ｍｉｎ）は、図３Ａおよび図３Ｂに示されるリセット抵抗両端電圧Ｖｒｅの鋸波を面積の等しい矩形波に近似した場合の最大値および最小値とする。同様に、以下に示すＩｃｔ（ｍａｘ）およびＩｃｔ（ｍｉｎ）も、２次側電流Ｉｃｔを矩形波に近似した場合の最大値および最小値とする。
0006584726.tif 000004
0006584726.tif 000005
【００２２】
リセット抵抗両端電圧Ｖｒｅの最小値Ｖｒｅ（ｍｉｎ）を求める式（４）は、式（２）および式（３）から得られる。
0006584726.tif 000006
【００２３】
続いて、条件２に関わるカレントトランス２の２次側電流Ｉｃｔの最大値Ｉｃｔ（ｍａｘ）、最小値Ｉｃｔ（ｍｉｎ）、およびｐ−ｐ値Ｉｃｔ（ｐ−ｐ）を求める式を示す。
２次側電流Ｉｃｔの最大値Ｉｃｔ（ｍａｘ）は、オンデューティ時の電流であるため、式（５）で定義される。式（５）における２次側電流Ｉｃｔ１および２次側電流Ｉｃｔ２は、それぞれ、式（６）および式（７）で定義される。式（５）、式（６）および式（７）より、式（８）が得られる。なお、Ｒｒｅはリセット抵抗４の抵抗値であり、Ｒｓは検出抵抗６の抵抗値である。
0006584726.tif 000007
0006584726.tif 000008
0006584726.tif 000009
0006584726.tif 000010
【００２４】
また、２次側電流Ｉｃｔの最小値Ｉｃｔ（ｍｉｎ）は、オフデューティ時の電流であり、上式（５）で定義される。ただし、ダイオード５により２次側電流Ｉｃｔ２が検出抵抗６に流れないため、２次側電流Ｉｃｔ１のみ考える。よって、オフデューティ時の最小値Ｉｃｔ（ｍｉｎ）は、式（９）で定義される。式（９）および式（４）より、式（１０）が得られる。
0006584726.tif 000011
0006584726.tif 000012
【００２５】
２次側電流Ｉｃｔのｐ−ｐ値Ｉｃｔ（ｐ−ｐ）は、式（１１）で定義される。
0006584726.tif 000013
【００２６】
条件２は、式（１２）で定義される。式（１２）において、Ｎｃｔはカレントトランス２の１次巻線Ｎ１と２次巻線Ｎ２の巻き数比の逆数、つまりＮ２／Ｎ１である。また、カレントトランス２の１次側にオフセットはないため、入力電流Ｉｉｎの最小値は０Ａである。よって、入力電流Ｉｉｎのｐ−ｐ値は、入力電流Ｉｉｎの最大値と等しい。式（１２）を変形した式（１３）、および式（１１）より、式（１４）が得られる。
0006584726.tif 000014
0006584726.tif 000015
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【００２７】
式（１４）が整理され、補正係数αおよび補正係数βを含む式（１５）が得られる。
0006584726.tif 000017
【００２８】
式（１５）から求まる入力電流Ｉｉｎは、上記２条件が加味されているため、オフセットによる影響をキャンセルすることができる。これにより、ハードウェアを追加することなく、演算部８の演算式を式（１）から式（１５）に変更するだけで、電流検出精度が向上する。
【００２９】
次に、この発明の実施の形態１に係る電流検出装置１の動作例を説明する。図４は、この発明の実施の形態１に係る電流検出装置１の動作例を示すフローチャートである。ステップＳＴ１において、演算部８は、図示しないＡ／Ｄコンバータ３１から検出電圧Ｖｏを取得する。ステップＳＴ２において、演算部８は、図示しない制御回路からＭＯＳＦＥＴ１２〜１５を駆動するオンデューティ比Ｄｏｎを取得する。ステップＳＴ３において、演算部８は、取得したオンデューティ比Ｄｏｎを用いて式（１５）の補正係数α，βを計算する。ステップＳＴ４において、演算部８は、取得した検出電圧Ｖｏと計算した補正係数α，βを用いて、式（１５）から入力電流Ｉｉｎを求める。
【００３０】
ステップＳＴ５において、演算部８は、算出した入力電流Ｉｉｎと予め定められた閾値とを比較する。演算部８は、入力電流Ｉｉｎが閾値以内である場合（ステップＳＴ５“ＹＥＳ”）、ステップＳＴ１に戻り、入力電流Ｉｉｎが閾値以内でない場合（ステップＳＴ５“ＮＯ”）、ステップＳＴ６に進む。ステップＳＴ６において、演算部８は、図示しない制御回路に対して動作停止を指示する。制御回路は、演算部８から動作停止の指示を受け取った場合、ＭＯＳＦＥＴ１２〜１５の動作を停止させる。ステップＳＴ５およびステップＳＴ６の処理は、ＤＣ／ＤＣコンバータ１０、リチウムイオン電池２０および鉛電池２１のいずれかに異常が発生した場合のフェールセーフとして機能する。
【００３１】
次に、式（１５）において、ダイオード５のダイオード順電圧Ｖｆを電流に応じた可変パラメータとする例を説明する。
一般的なダイオードは、電流増加に伴い非線形的に順電圧が増加するという特性を有する。そのため、演算部８がダイオード５を流れる電流の増減によらずダイオード順電圧Ｖｆに固定値を使用して式（１５）を計算すると、入力電流Ｉｉｎが０Ａになるときに誤差が増大する。そこで、以下に説明するように、演算部８は、式（１５）のダイオード順電圧Ｖｆを、固定値から入力電流Ｉｉｎに依存する関数に置き換える。
【００３２】
式（１６）は、ダイオード５の順電流Ｉｆの近似式である。式（１６）において、Ｉｓは飽和電流、ｎは補正係数、ｋはボルツマン定数、Ｔは温度、ｑは電荷である。式（１６）におけるｑ／ｎｋＴをＡとおき、式（１７）に変形する。ここで、順電流Ｉｆは式（１８）から求めることができるため、式（１７）および式（１８）より、式（１９）が得られる。演算部８は、式（１９）の検出抵抗両端電圧Ｖｓに測定値を代入して計算することで、電流に応じたダイオード順電圧Ｖｆを求める。演算部８が、式（１５）のダイオード順電圧Ｖｆに式（１９）で求めた値を代入して式（１５）を計算することで、入力電流Ｉｉｎの検出精度はさらに向上する。
0006584726.tif 000018
0006584726.tif 000019
0006584726.tif 000020
0006584726.tif 000021
【００３３】
なお、実施の形態１に係る電流検出装置１は、ハードウェアによる電圧レベルの変更を行っていないため、ＤＣ／ＤＣコンバータ１０に影響を与えない。よって、電流検出装置１は、ＤＣ／ＤＣコンバータ１０の電流フィードバック用の制御回路との併用が可能である。
また、実施の形態１では電流検出装置１をＤＣ／ＤＣコンバータ１０の電流を検出する用途に使用したが、電流検出装置１の用途はこれに限定されるものではなく、平均電流が０Ａでないパルス波形の電流を検出する用途に使用可能である。
【００３４】
最後に、実施の形態１に係る電流検出装置１の演算部８のハードウェア構成例を説明する。図５Ａおよび図５Ｂは、この発明の実施の形態１に係る電流検出装置１の演算部８のハードウェア構成例を示す図である。電流検出装置１における演算部８は、処理回路により実現される。即ち、電流検出装置１は、演算部８を実現するための処理回路を備える。処理回路は、専用のハードウェアとしての処理回路３０であってもよいし、メモリ３３に格納されるプログラムを実行するプロセッサ３２であってもよい。
【００３５】
図５Ａに示されるように、処理回路が専用のハードウェアである場合、処理回路３０は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。処理回路３０は、Ａ／Ｄコンバータ３１と接続される。あるいは、処理回路３０はＡ／Ｄコンバータ３１を内蔵してもよい。
【００３６】
図５Ｂに示されるように、処理回路がプロセッサ３２である場合、演算部８の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ３３に格納される。プロセッサ３２は、メモリ３３に格納されたプログラムを読みだして実行することにより、演算部８の機能を実現する。即ち、電流検出装置１は、プロセッサ３２により実行されるときに、図４のフローチャートで示されるステップが結果的に実行されることになるプログラムを格納するためのメモリ３３を備える。また、このプログラムは、演算部８の手順または方法をコンピュータに実行させるものであるとも言える。
【００３７】
ここで、プロセッサ３２とは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、処理装置、演算装置、マイクロプロセッサ、またはマイクロコンピュータ等のことである。メモリ３３は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、またはフラッシュメモリ等の半導体メモリである。
プロセッサ３２およびメモリ３３は、Ａ／Ｄコンバータ３１と接続される。
【００３８】
以上のように、実施の形態１に係る電流検出装置１は、カレントトランス２と、リセット抵抗４と、ダイオード５と、検出抵抗６と、演算部８とを備える。演算部８は、オンデューティ期間のＶＴ積Ａとオフデューティ期間のＶＴ積Ｂが等しいこと、および、入力電流Ｉｉｎのｐ−ｐ値と２次側電流Ｉｃｔのｐ−ｐ値の比がカレントトランス２の１次巻線Ｎ１と２次巻線Ｎ２の巻き数比の逆数に比例することを加味した式（１５）を用いて、カレントトランス２の１次巻線Ｎ１に流れる入力電流Ｉｉｎを演算する。これにより、電流検出装置１は、ハードウェアを追加せずに、２次側に発生するオフセットに起因する入力電流Ｉｉｎの演算誤差を補正することができる。したがって、電流検出装置１による入力電流Ｉｉｎの検出精度が向上する。
また、ハードウェア追加による電圧レベル変化がないため、他回路への影響を考慮する必要がない。そのため、他回路の電圧レベル変化をキャンセルするためのハードウェアを追加する必要がない。よって、ＤＣ／ＤＣコンバータ１０に電流検出装置１を適用するにあたり部品点数が増加せず、実装面積も増大しない。
【００３９】
また、実施の形態１の演算部８は、電流に依存する式（１９）を用いてダイオード５のダイオード順電圧Ｖｆを演算する。これにより、ダイオード５の順電圧特性に起因する誤差を補正することができ、入力電流Ｉｉｎの検出精度がさらに向上する。
【００４０】
なお、本発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、または実施の形態の任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００４１】
この発明に係る電流検出装置１は、ハードウェア追加による電圧レベル変化がないので、電流フィードバック制御により動作するＤＣ／ＤＣコンバータなどに用いるのに適している。
【符号の説明】
【００４２】
１  電流検出装置、２  カレントトランス、３  リセット回路、４  リセット抵抗、５  ダイオード、６  検出抵抗、７  フィルタ回路、８  演算部、１０  ＤＣ／ＤＣコンバータ、１１  ノイズフィルタ回路、１２〜１５  ＭＯＳＦＥＴ、１６  トランス、１７  整流回路、１８  平滑回路、２０  リチウムイオン電池、２１  鉛電池、３０  処理回路、３１  Ａ／Ｄコンバータ、３２  プロセッサ、３３  メモリ、Ｉｉｎ  入力電流、Ｉｃｔ，Ｉｃｔ１，Ｉｃｔ２  ２次側電流、Ｎ１  １次巻線、Ｎ２  ２次巻線、Ｖｒｅ  リセット抵抗両端電圧、Ｖｓ  検出抵抗両端電圧、Ｖｏ  検出電圧、Ｖｆ  ダイオード順電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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