(57)【特許請求の範囲】
【請求項１】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上方に配置されたゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部と、
前記接続部と前記第１窒化物半導体層との間に形成された不純物領域と、
を有し、
前記第１窒化物半導体層は、ｐ型不純物を含有し、
前記不純物領域は、前記ｐ型不純物よりアクセプタ準位の深い不純物を有し、
前記基板は、第１領域と第２領域とを有し、
前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
前記第２領域は、前記第２窒化物半導体層中に形成された素子分離領域であり、
前記接続部は、前記素子分離領域を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記アクセプタ準位の深い不純物は、Ｚｎ、Ｃｄ、Ｂｅ、Ｃのうち、少なくとも１つを含む、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記不純物領域は、前記第１窒化物半導体層の表面部の全域に形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２窒化物半導体層上に形成された第３窒化物半導体層を有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さい、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１窒化物半導体層と前記第２窒化物半導体層との間に形成された第４窒化物半導体層を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さい、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記接続部上には、前記第１電極と電気的に接続される第１端子部が、配置されている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記貫通孔の底面が、前記不純物領域の表面または前記不純物領域の途中に位置する、半導体装置。
【請求項１０】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上方に配置されたゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部と、
前記接続部と前記第１窒化物半導体層との間に形成された不純物領域と、
を有し、
前記第１窒化物半導体層は、ｐ型不純物を含有し、
前記不純物領域は、前記ｐ型不純物よりアクセプタ準位の深い不純物を有し、
前記基板は、第１領域と第２領域とを有し、
前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
前記第２領域は、前記第２窒化物半導体層中に形成された素子分離領域であり、
前記接続部は、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記接続部上には、前記第１電極が、配置されている、半導体装置。
【請求項１２】
請求項４記載の半導体装置において、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝を有し、
前記ゲート電極は、前記溝内にゲート絶縁膜を介して配置されている、半導体装置。
【請求項１３】
請求項４記載の半導体装置において、
前記第３窒化物半導体層の上方に、第５窒化物半導体層を有し、
前記ゲート電極は、前記第３窒化物半導体層の上方に、前記第５窒化物半導体層を介して配置され、
前記第５窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きい、半導体装置。
【請求項１４】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上方に配置されたゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部と、
前記接続部と前記第１窒化物半導体層との間に形成された欠陥領域と、
を有し、
前記第１窒化物半導体層は、ｐ型不純物を含有する、半導体装置。
【請求項１５】
（ａ）基板の上方にｐ型不純物を含有する第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層の上方に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上方にゲート電極を形成する工程、
（ｄ）前記ゲート電極の両側の前記第２窒化物半導体層の上方に第１電極および第２電極を形成する工程、
（ｅ）前記第２窒化物半導体層または前記第２窒化物半導体層中に形成された素子分離領域を貫通し、前記第１窒化物半導体層まで到達する貫通孔を形成する工程、
（ｆ）前記貫通孔の下に、不純物領域を形成する工程、
（ｇ）前記貫通孔の内部に導電性膜を埋め込むことにより接続部を形成する工程、
を有し、
前記接続部は、前記第１電極と前記第１窒化物半導体層との間を接続し、
前記（ｆ）工程は、前記ｐ型不純物よりアクセプタ準位の深い不純物を、前記貫通孔の下に注入することにより、前記不純物領域を形成する工程である、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記アクセプタ準位の深い不純物は、Ｚｎ、Ｃｄ、Ｂｅ、Ｃのうち、少なくとも１つを含む、半導体装置の製造方法。
【請求項１７】
（ａ）基板の上方に、ｐ型不純物を含有する第１窒化物半導体層を形成する工程であって、前記第１窒化物半導体層の表面部の全域に不純物領域を形成する工程、
（ｂ）前記第１窒化物半導体層の上方に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上方にゲート電極を形成する工程、
（ｄ）前記ゲート電極の両側の前記第２窒化物半導体層の上方に第１電極および第２電極を形成する工程、
（ｅ）前記第２窒化物半導体層または前記第２窒化物半導体層中に形成された素子分離領域を貫通し、前記不純物領域まで到達する貫通孔を形成する工程、
（ｆ）前記貫通孔の内部に導電性膜を埋め込むことにより接続部を形成する工程、
を有し、
前記接続部は、前記第１電極と前記第１窒化物半導体層との間を接続し、
前記（ａ）工程は、前記ｐ型不純物を含有する第１層を形成した後、前記第１層上に、前記ｐ型不純物および前記ｐ型不純物よりアクセプタ準位の深い不純物を含有する第２層である前記不純物領域を形成する工程である、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記アクセプタ準位の深い不純物は、Ｚｎ、Ｃｄ、Ｂｅ、Ｃのうち、少なくとも１つを含む、半導体装置の製造方法。
【請求項１９】
（ａ）基板の上方にｐ型不純物を含有する第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層の上方に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上方にゲート電極を形成する工程、
（ｄ）前記ゲート電極の両側の前記第２窒化物半導体層の上方に第１電極および第２電極を形成する工程、
（ｅ）前記第２窒化物半導体層および前記第１窒化物半導体層をエッチングすることにより、前記第２窒化物半導体層または前記第２窒化物半導体層中に形成された素子分離領域を貫通し、前記第１窒化物半導体層まで到達する貫通孔を形成する工程、
（ｆ）前記貫通孔の内部に導電性膜を埋め込むことにより接続部を形成する工程、
を有し、
前記接続部は、前記第１電極と前記第１窒化物半導体層との間を接続し、
前記（ｅ）工程により、前記貫通孔の下の前記第１窒化物半導体層中に結晶欠陥が生じる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴは、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。
【０００３】
例えば、特許文献１（特開２０１０−１０９０８６号公報）には、ｐ−ＧａＮ層がコンタクトプラグを介してソース電極と電気的に接続されたノーマリーオフ型の窒化物半導体素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、基板の上方に形成された電位固定層およびチャネル層を有する。そして、チャネル層の上方に配置されたゲート電極と、ゲート電極の両側のチャネル層の上方にそれぞれ形成されたソース電極およびドレイン電極とを有する。そして、電位固定層まで到達する貫通孔の内部の接続部により、電位固定層とソース電極が接続され、貫通孔の下には、電位固定層が含有するｐ型不純物よりアクセプタ準位の深い不純物を有する不純物領域が配置されている。また、貫通孔の下には、欠陥領域を配してもよい。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、基板の上方に電位固定層、チャネル層およびゲート電極を形成する工程と、ゲート電極の両側のチャネル層の上方に、ソース電極およびドレイン電極を形成する工程とを有する。そして、チャネル層またはチャネル層中に形成された素子分離領域を貫通し、電位固定層まで到達する貫通孔を形成する工程と、貫通孔の下に、不純物領域を形成する工程と、貫通孔の内部に導電性膜を埋め込むことにより接続部を形成する工程とを有する。この接続部は、ソース電極と電位固定層との間を接続する。また、不純物領域を形成する工程は、電位固定層が含有するｐ型不純物よりアクセプタ準位の深い不純物を、貫通孔の下に注入することにより、不純物領域を形成する工程である。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の構成を模式的に示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２５】貫通孔の底部近傍のバンド構造および各種元素のアクセプタ準位を示す図である。
【図２６】実施の形態２の半導体装置の構成を模式的に示す断面図である。
【図２７】実施の形態２の半導体装置の構成を示す平面図である。
【図２８】実施の形態２の半導体装置の構成を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。
【図３２】実施の形態２の半導体装置の製造工程を示す断面図であって、図３１に続く製造工程を示す断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図であって、図３２に続く製造工程を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。
【図３５】実施の形態３の半導体装置の構成を模式的に示す断面図である。
【図３６】実施の形態３の半導体装置の構成を示す平面図である。
【図３７】実施の形態３の半導体装置の構成を示す断面図である。
【図３８】実施の形態３の半導体装置の構成を示す断面図である。
【図３９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態４の半導体装置の構成を模式的に示す断面図である。
【図４２】実施の形態４の半導体装置の構成を示す平面図である。
【図４３】実施の形態４の半導体装置の構成を示す断面図である。
【図４４】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態５の半導体装置の構成を模式的に示す断面図である。
【図４６】実施の形態５の半導体装置の構成を示す平面図である。
【図４７】実施の形態５の半導体装置の構成を示す断面図である。
【図４８】実施の形態５の半導体装置の構成を示す断面図である。
【図４９】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５０】実施の形態５の半導体装置の製造工程を示す断面図であって、図４９に続く製造工程を示す断面図である。
【図５１】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態５の半導体装置の製造工程を示す断面図であって、図５０に続く製造工程を示す断面図である。
【図５３】実施の形態５の半導体装置の製造工程を示す断面図であって、図５０に続く製造工程を示す断面図である。
【図５４】実施の形態５の半導体装置の製造工程を示す断面図であって、図５３に続く製造工程を示す断面図である。
【図５５】実施の形態５の半導体装置の製造工程を示す断面図であって、図５２に続く製造工程を示す断面図である。
【図５６】実施の形態６の半導体装置の構成を模式的に示す断面図である。
【図５７】実施の形態６の半導体装置の構成を示す平面図である。
【図５８】実施の形態６の半導体装置の構成を示す断面図である。
【図５９】実施の形態６の半導体装置の製造工程を示す断面図である。
【図６０】実施の形態６の半導体装置の製造工程を示す断面図であって、図５９に続く製造工程を示す断面図である。
【図６１】実施の形態６の半導体装置の製造工程を示す断面図であって、図６０に続く製造工程を示す断面図である。
【図６２】実施の形態６の半導体装置の製造工程を示す断面図であって、図６１に続く製造工程を示す断面図である。
【図６３】実施の形態６の半導体装置の製造工程を示す断面図であって、図６２に続く製造工程を示す断面図である。
【図６４】実施の形態７の応用例１の半導体装置の構成を模式的に示す断面図である。
【図６５】実施の形態７の応用例２の半導体装置の構成を模式的に示す断面図である。
【図６６】実施の形態７の応用例３の半導体装置の構成を模式的に示す断面図である。
【図６７】実施の形態７の応用例４の半導体装置の構成を模式的に示す断面図である。
【図６８】実施の形態７の応用例５の半導体装置の構成を模式的に示す断面図である。
【図６９】実施の形態７の応用例６の半導体装置の構成を模式的に示す断面図である。
【図７０】実施の形態７の応用例７の半導体装置の構成を示す平面図である。
【図７１】実施の形態７の応用例８の半導体装置の構成を示す断面図である。
【図７２】実施の形態７の応用例８の半導体装置の構成を示す断面図である。
【図７３】実施の形態７の応用例８の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００１９】
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【００２０】
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
【００２１】
本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【００２２】
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
【００２３】
上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なり、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム（あるいはアルミ）面成長の窒化物半導体材料でエピ形成するので、チャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガス（２ＤＥＧ）が形成されやすくなる。
【００２４】
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位である。
【００２５】
また、チャネル層ＣＨを、チャネル層ＣＨよりも電子親和力の小さい障壁層ＢＡおよびチャネル下地層ＵＣで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、動作速度の向上を図ることができる。また、チャネル下地層ＵＣがひっぱり歪を受けてひずんでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層ＵＣの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。
【００２６】
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、インパクトイオン化により生じたホールを引き抜くことができる。また、高電圧の印加に起因するアバランシェ降伏により、電子とホールが発生しても、ホールを引き抜くことが可能となる。そのためアバランシェ降伏が起きても素子が破壊し難くなり、高アバランシェ耐量を実現することができる。また、電位固定層のゲート近傍までソースの電位とすることができるため、バッファ層における電子やホールの授受の影響がチャネル層に及ばなくなり、閾値電位やオン抵抗などの特性の変動を低減することができる（固定電位効果）。
【００２７】
さらに、本実施の形態においては、接続部ＶＩＡの底部と接する不純物領域ＩＲを設けている。この不純物領域ＩＲは、電位固定層ＶＣに含まれるｐ型不純物よりもアクセプタ準位の深い不純物（元素、ドーパント）を有する。この電位固定層ＶＣに含まれるｐ型不純物よりもアクセプタ準位の深い不純物により、後述するホッピング伝導が生じ、接続部ＶＩＡと電位固定層ＶＣとのコンタクト抵抗を低減することができる。
【００２８】
このように、不純物領域ＩＲを設けることにより、電位固定層ＶＣ中のｐ型不純物濃度が低い場合であっても、接続部ＶＩＡと電位固定層ＶＣとのコンタクト抵抗を低減することができる。別の言い方をすれば、電位固定層ＶＣ中のｐ型不純物濃度を低くし、半導体装置の耐圧を確保しつつ、接続部ＶＩＡと電位固定層ＶＣとの良好なコンタクトを図ることができる。これにより、電位固定層ＶＣの電位固定効果が高まる。
【００２９】
図２〜図４を参照しながら、実施の形態１の半導体装置をさらに詳細に説明する。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３および図４は、本実施の形態の半導体装置の構成を示す断面図である。図３は、図２のＡ−Ａ断面に対応し、図４は、図２のＢ−Ｂ断面に対応する。
【００３０】
図２に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
【００３１】
ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている。このコンタクトホールＣ１Ｓの平面形状は、Ｙ方向に長辺を有する矩形状である。
【００３２】
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。１のソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
【００３３】
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図２においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００３４】
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００３５】
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図２においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。
【００３６】
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
【００３７】
そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜（ＣＦ１、ＣＦ２）が埋め込まれ、接続部ＶＩＡを構成している。後述するように、接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。そして、接続部ＶＩＡの下には、不純物領域ＩＲが配置されている。別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとの境界部の近傍には、不純物領域ＩＲが配置されている。また、別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとは、不純物領域ＩＲを介して接続されている。
【００３８】
図２および図３に示すように、本実施の形態のＭＩＳＦＥＴは、基板Ｓの活性領域ＡＣ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のキャップ層ＣＰ上であって、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の形成領域に形成されたソース電極ＳＥおよびドレイン電極ＤＥを有している。このソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
【００３９】
基板Ｓ上には、前述したように、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１が順に形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【００４０】
基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板（導電性基板）を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。中でも、シリコン基板上に、ＧａＮ層などの窒化物半導体層を形成する際には、その結晶性を向上させ、また、基板の歪み（内部応力）を緩和するため、後述するようにバッファ層ＢＵを用いることが多い。よって、後述する電荷の蓄積が生じやすいため、シリコン基板と窒化物半導体とを併用する場合に本実施の形態の半導体装置を用いて効果的である。
【００４１】
核生成層ＮＵＣは、バッファ層ＢＵなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。ＡｌＮ層の膜厚は２００ｎｍ程度である。基板Ｓの材料や、半導体装置の用途に応じて、核生成層ＮＵＣの材料や厚さを適宜選択することができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合や、バッファ層等の成膜条件によって不要な場合には、核生成層ＮＵＣを省略することができる。
【００４２】
バッファ層ＢＵは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Ｓの歪み（内部応力）を緩和することができ、基板Ｓに反りやクラックが発生することを抑制することができる。バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が２以上繰り返し配置されているものである。この超格子構造体には、炭素（Ｃ）がドープされている。例えば、ＧａＮ層の膜厚は２０ｎｍ程度、ＡｌＮ層の膜厚は５ｎｍ程度とし、これらの積層膜を８０周期堆積した超格子構造体を用いることができる。炭素濃度（ドープ量）は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度である。但し、半導体装置の用途に応じて、積層膜を構成する各膜の材料や厚さを適宜選択すればよい。また、バッファ層ＢＵとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜を形成してもよい。また、バッファ層ＢＵとして、超格子構造体を含まない単層膜などを用いることも可能である。
【００４３】
超格子構造体および上記単層膜の材料としては、ＡｌＮおよびＧａＮの他、ＩｎＮを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、ＡｌＮ／ＧａＮ膜の他、ＡｌＧａＮ／ＧａＮ膜を用いることができる。また、上記単層膜としては、例えば、ＡｌＧａＮ層やＩｎＡｌＮ層などを用いることができる。
【００４４】
また、上記においては、超格子構造体中に炭素がドープ（添加）されているが、他のドープ不純物を用いてよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄（Ｆｅ）などの遷移金属や、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）などを用いてもよい。半導体装置の用途に応じて、ドープ量や不純物元素を適宜選択すればよい。
【００４５】
電位固定層ＶＣとしては、例えば、ｐ型不純物をドープしたＡｌＧａＮ層を用いることができる。ＡｌＧａＮ層の他、ＧａＮ層、ＡｌＮ層やＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。
【００４６】
このように、電位固定層ＶＣは、ｐ型不純物がドープされており、導電性を有する。例えば、電位固定層ＶＣとして、ｐ型不純物であるＭｇが１×１０１８（１Ｅ１８）ｃｍ−３程度ドープされたＡｌＧａＮ層を用いることができる。電位固定層ＶＣの膜厚は、例えば２００ｎｍ程度である。
【００４７】
このように、導電性が生じる程度の量（例えば、本実施の形態の層構造では、ドープ量が活性化した不純物濃度として５×１０１６（５Ｅ１６）ｃｍ−３以上）の不純物をドープしていることが好ましい。ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。また、縦方向耐圧の観点から不純物のドープ量は、活性化した不純物濃度として１×１０１８（１Ｅ１８）ｃｍ−３以下が好ましい。例えば、本実施の形態の層構造において、縦方向耐圧として５００Ｖ以上を確保するためには、ドープ量が、活性化した不純物濃度として５×１０１７（５Ｅ１７）ｃｍ−３以下とすることが好ましい。
【００４８】
チャネル下地層ＵＣとしては、例えば、ＡｌＧａＮ層を用いることができる。このチャネル下地層ＵＣ中には、意図的な不純物のドープは行われていない。なお、不純物のドープにより深い準位が形成されると、閾値電位などの特性の変動をもたらす要因となる。よって、不純物（ｎ型不純物やｐ型不純物）のドープ量は、１×１０１６（１Ｅ１６）ｃｍ−３以下が好ましい。
【００４９】
また、ＡｌＧａＮ層の厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度である。チャネル下地層ＵＣとしては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。
【００５０】
また、本実施の形態においては、エピタキシャル成長により、チャネル下地層ＵＣの面内方向の格子定数が、その上層のチャネル層ＣＨや障壁層ＢＡに引き継がれる。例えば、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の大きい層、例えば、ＧａＮ層、ＩｎＸＧａ（１−Ｘ）Ｎ層（０≦Ｘ≦１）やＩｎＡｌＮ層などが形成された場合には、上層の層に圧縮ひずみが加わる。逆に、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の小さい層、例えば、高Ａｌ組成比であるＩｎＡｌＮ層などが形成された場合には、上層の層に引っ張りひずみが加わる。
【００５１】
チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮ層の他、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、チャネル層ＣＨの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
【００５２】
但し、チャネル層ＣＨは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、チャネル層ＣＨへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。
【００５３】
また、チャネル層ＣＨは、チャネル下地層ＵＣや障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。これらの層の格子定数が異なる場合、例えば本実施例のようにチャネル下地層ＵＣとしてＡｌＧａＮ層を、チャネル層ＣＨとしてＧａＮ層を用いた場合には、チャネル層ＣＨの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００５４】
障壁層ＢＡとしては、例えば、Ａｌ０．２Ｇａ０．８Ｎ層を用いることができる。また、Ａｌ０．２Ｇａ０．８Ｎ層の厚さは、例えば、３０ｎｍ程度である。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。Ａｌの組成比などを適宜調整してもよい。また、Ａｌの組成比の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層ＢＡの材料や厚さなどを適宜選択することができる。なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。但し、障壁層ＢＡ中の不純物のドープ量が多すぎると、後述するゲート電極ＧＥの近傍にいて、ドレイン電極ＤＥの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層ＢＡ中の不純物が、チャネル層ＣＨでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層ＢＡへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。また、ノンドープの障壁層ＢＡを用いる方がより好ましい。
【００５５】
また、チャネル層ＣＨとしてＧａＮ層を、障壁層ＢＡとして、ＡｌＧａＮ層を用いるように、格子定数が異なる場合には、障壁層ＢＡの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００５６】
また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、多層構造の障壁層ＢＡを用いた場合は、多層中に、チャネル層ＣＨよりも電子親和力が大きい層を含んでもよく、少なくとも１層以上がチャネル層ＣＨよりも電子親和力が小さい層であればよい。
【００５７】
キャップ層ＣＰとしては、例えば、ＧａＮ層を用いることができる。ＧａＮ層の厚さは、例えば、２ｎｍ程度である。また、キャップ層ＣＰとしては、ＧａＮ層の他、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶（例えば、ＡｌＧａＮ、ＩｎＡｌＮ）を用いてもよい。また、キャップ層ＣＰを省略してもよい。
【００５８】
また、キャップ層ＣＰは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いることが好ましい。また、キャップ層ＣＰとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
【００５９】
また、障壁層ＢＡとしてＡｌＧａＮ層を、キャップ層ＣＰとして、ＧａＮ層を用いるように、格子定数が異なる場合には、キャップ層ＣＰの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００６０】
絶縁膜ＩＦ１としては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、絶縁膜ＩＦ１の材料や厚さを適宜選択することができる。絶縁膜ＩＦ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、窒化シリコン膜（ＳｉＮ）の他、酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン膜、酸炭化シリコン（ＳｉＯＣ）膜、酸化アルミニウム（Ａｌ２Ｏ３、アルミナ）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。また、各種有機膜も、上記条件を満たす。さらに、これらの中でも、電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜を選択することが好ましい。
【００６１】
ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【００６２】
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜ＧＩの材料や厚さを適宜選択することができる。ゲート絶縁膜ＧＩとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ２）膜、窒化シリコン膜（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。このゲート絶縁膜ＧＩは、ゲート電極ＧＥに印加できる電圧や、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率、膜厚を考慮して設定することが好ましい。
【００６３】
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電性膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極ＧＥの材料や厚さを適宜選択することができる。
【００６４】
また、ゲート電極ＧＥとしては、下層の膜（例えば、ゲート絶縁膜ＧＩ）や上層の膜（例えば、層間絶縁膜ＩＬ１）と反応し難い材料を選択することが好ましい。
【００６５】
ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が配置されている。この層間絶縁膜ＩＬ１は、貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを有する。そして、貫通孔ＴＨの下には、不純物領域ＩＲが配置されている（図４）。
【００６６】
この層間絶縁膜ＩＬ１としては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、２０００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜ＩＬ１の材料や厚さを適宜選択することができる。層間絶縁膜ＩＬ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜ＩＬ１としては、接するゲート電極ＧＥと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。
【００６７】
貫通孔ＴＨおよびその外周部の層間絶縁膜ＩＬ１上には、導電性膜ＣＦ１および導電性膜ＣＦ２の積層膜が形成されている（図４参照）。ここでは、導電性膜ＣＦ１としてＮｉ膜が用いられている。Ｎｉ膜の厚さは、例えば、５０ｎｍ程度である。導電性膜ＣＦ２としてＡｌ膜が用いられている。Ａｌ膜の厚さは、例えば、５００ｎｍ程度である。貫通孔ＴＨ内の導電性膜ＣＦ１、ＣＦ２は接続部ＶＩＡとなる。この貫通孔ＴＨを構成する材料（ＣＦ１、ＣＦ２）としては、Ｎｉの他、Ｐｔ、Ａｕ、Ｓｎ、Ｚｎ、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物（例えば、ＴｉＮ）、また、これらの金属の酸化物（例えば、ＮｉＯ）などを用いることができる。また、これらの材料の積層膜（例えば、ＮｉＳｉ膜とＡｕ膜の積層膜）を用いてもよい。また、本発明者の検討によれば、接続部ＶＩＡと電位固定層ＶＣとを不純物領域ＩＲを介して接続した場合、貫通孔ＴＨ内の導電性膜ＣＦ１として、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）を用いることで、接続部ＶＩＡと電位固定層ＶＣとの接続抵抗が低く、好適であった。
【００６８】
コンタクトホールＣ１Ｓ、Ｃ１Ｄを含む層間絶縁膜ＩＬ１上には、導電性膜ＣＦ２が形成されている（図２、図３、図４参照）。ここでは、導電性膜としてＡｌ膜が用いられている。Ａｌ膜の厚さは、例えば、５００ｎｍ程度である。コンタクトホールＣ１Ｓ、Ｃ１Ｄ内の導電性膜ＣＦ２は、ソース電極ＳＥまたはドレイン電極ＤＥとなる。ソース電極ＳＥまたはドレイン電極ＤＥを構成する材料としては、Ａｌの他、Ｔｉ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物（例えば、ＴｉＮ）などを用いることができる。また、これらの材料の積層膜（例えば、ＴｉＮ膜とＡｌ膜の積層膜）を用いてもよい。
【００６９】
ソース電極ＳＥおよびドレイン電極ＤＥとしては、貫通孔ＴＨ内の導電性膜と同様の材料を用いてもよい。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底面の窒化物半導体層（キャップ層ＣＰ）と、オーミック接触する材料であればよい。特に、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底面の窒化物半導体層（キャップ層ＣＰ）またはこの層より下層の窒化物半導体層中に、ｎ型不純物がドープされている場合には、オーミック接触し易くなる。よって、ソース電極ＳＥおよびドレイン電極ＤＥとして、幅広い材料群からの選択が可能となる。
【００７０】
また、貫通孔ＴＨ、ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、接する層間絶縁膜ＩＬ１と反応し難い材料を選択することが好ましい。
【００７１】
貫通孔ＴＨの底面下の不純物領域ＩＲは、電位固定層ＶＣの一部の領域であって、電位固定層ＶＣに含まれるｐ型不純物よりもアクセプタ準位の深い不純物（元素、ドーパント）を有する領域である。不純物領域ＩＲは、例えば、貫通孔ＴＨの底面から露出した電位固定層ＶＣ中に、上記アクセプタ準位の深い不純物を注入することにより形成することができる。よって、アクセプタ準位の深い不純物の導入領域が、不純物領域ＩＲとなる。
【００７２】
図４には、貫通孔ＴＨの底面の全面に不純物領域ＩＲが形成されているが、貫通孔ＴＨの底面の一部にのみ不純物領域ＩＲを設けてもよい。また、不純物領域ＩＲの不純物が拡散し、貫通孔ＴＨの側壁の下方が不純物領域ＩＲで覆われていてもよい。言い換えれば、不純物領域ＩＲの形成領域が、貫通孔ＴＨの底面より大きくなってもよい。また、不純物領域ＩＲの不純物が、電位固定層ＶＣの下層のバッファ層ＢＵまで拡散していてもよい。
【００７３】
また、貫通孔ＴＨの底面は、不純物領域ＩＲの表面に位置していてもよいし、また、貫通孔ＴＨの底面が、不純物領域ＩＲの途中に位置していてもよい。
【００７４】
前述したように、ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、上記接続部ＶＩＡが配置され、接続部ＶＩＡの下には、導電性膜ＣＦ１を介して不純物領域ＩＲが配置されている（図４）。
【００７５】
このソース電極ＳＥおよびドレイン電極ＤＥ上の保護膜ＰＲＯとしては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。
【００７６】
［製法説明］
次いで、図５〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００７７】
図５に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
【００７８】
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
【００７９】
次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が１×１０１９（１Ｅ１９）ｃｍ−３程度となるように、炭素をドープする。
【００８０】
また、バッファ層ＢＵ上に、バッファ層ＢＵの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。
【００８１】
次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。
【００８２】
次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣを形成する。電位固定層ＶＣ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度とする。
【００８３】
次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、８０ｎｍ程度である。
【００８４】
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比を、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。
【００８５】
このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
【００８６】
次いで、障壁層ＢＡ上に、キャップ層ＣＰを形成する。例えば、障壁層ＢＡ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層ＣＰの膜厚は、例えば、２ｎｍ程度である。
【００８７】
次いで、図６および図７に示すように、キャップ層ＣＰ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
【００８８】
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ１を絶縁膜ＩＦ１上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、窒素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
【００８９】
例えば、窒素イオンを、絶縁膜ＩＦ１を介してチャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、５×１０１４（５Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底面は、チャネル層ＣＨの底面より下に位置し、かつ、電位固定層ＶＣの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。なお、素子分離領域ＩＳＯの底面は、後述する貫通孔ＴＨ（接続部ＶＩＡ）の底面より上に位置する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図８に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
【００９０】
次いで、図９〜図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ処理により、溝Ｔの形成領域のフォトレジスト膜（図示せず）を除去する。言い換えれば、絶縁膜ＩＦ１上に、溝Ｔの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このようにして、キャップ層ＣＰ上に、溝Ｔの形成領域に開口部を有する絶縁膜ＩＦ１を形成する。
【００９１】
次いで、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いる。この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図１０、図１１）。
【００９２】
次いで、図１２〜図１４に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
【００９３】
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜（窒化シリコン）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【００９４】
次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。
【００９５】
また、このエッチングの際、ゲート電極ＧＥを、一の方向（図１２中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
【００９６】
次いで、図１５および図１６に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＰＥＣＶＤ法などを用いて２０００ｎｍ程度堆積する。
【００９７】
次いで、図１７〜図２０に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に貫通孔ＴＨを形成する。貫通孔ＴＨは、ソースパッド形成領域に形成される。形成された貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。貫通孔ＴＨの底面から露出した電位固定層ＶＣ中に、不純物領域ＩＲを形成する。さらに、導電性膜ＣＦ１を成膜した後、フォトリソグラフィ技術およびエッチング技術を用いて、貫通孔ＴＨおよびその外周部以外の導電性膜ＣＦ１を除去する。
【００９８】
例えば、貫通孔形成領域に開口部を有するフォトレジスト膜ＰＲ１０を形成する。次いで、このフォトレジスト膜ＰＲ１０をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する。
【００９９】
前述したように、貫通孔ＴＨの底面は、電位固定層ＶＣ中であって、素子分離領域ＩＳＯの底面より下に位置するようにエッチングを行う（図１８）。
【０１００】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび電位固定層（ｐＧａＮ層）ＶＣの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。ここで、貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。
【０１０１】
次いで、フォトレジスト膜ＰＲ１０をマスクとして、電位固定層ＶＣに含まれるｐ型不純物（ここでは、Ｍｇ）よりもアクセプタ準位の深い不純物（ここでは、Ｃ（炭素））をイオン注入する。例えば、１５ＫｅＶの注入エネルギーで、１×１０１４（１Ｅ１４）ｃｍ−２のＣをイオン注入する。これにより、貫通孔ＴＨの底面下の電位固定層ＶＣ中に、不純物領域ＩＲを形成することができる。不純物領域ＩＲの不純物の好ましい濃度範囲は、１×１０１８（１Ｅ１８）ｃｍ−３以上２×１０１９（１Ｅ１９）ｃｍ−３以下である。その後、上記フォトレジスト膜ＰＲ１０を除去する。
【０１０２】
次いで、貫通孔ＴＨの内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１として、例えば、Ｎｉ膜を、マグネトロンスパッタ法により５０ｎｍ程度の膜厚で堆積する。次いで、貫通孔形成領域より一回り大きい開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜ＣＦ１をエッチングする。例えば、ＨＣｌを含んだ溶液によりウエットエッチングする。これにより、貫通孔ＴＨの側壁、底面およびその外周の層間絶縁膜ＩＬ１を覆う導電性膜ＣＦ１（貫通孔電極、貫通孔下地電極ともいう）を形成することができる（図１９、図２０）。その後、上記フォトレジスト膜（図示せず）を除去する。
【０１０３】
次いで、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。コンタクトホールＣ１Ｓ、Ｃ１Ｄは、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。
【０１０４】
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
【０１０５】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。ここで、上記工程において形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出する。
【０１０６】
次いで、図２２〜図２４に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する。また、ソースパッドＳＰの下に接続部ＶＩＡを形成する（図２３）。
【０１０７】
例えば、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内（導電性膜ＣＦ１上）を含む層間絶縁膜ＩＬ１上に導電性膜ＣＦ２を形成する。例えば、導電性膜ＣＦ２として、Ａｌ膜を、スパッタリング法などを用いて形成する。Ａｌ膜は、例えば、５００ｎｍ〜１０００ｎｍ程度の膜厚である。
【０１０８】
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜ＣＦ２をエッチングする。例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨに導電性膜ＣＦ１およびＣＦ２が埋め込まれた接続部ＶＩＡが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図２４に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。また、ソースパッドＳＰおよびドレインパッドＤＰの平面形状は、図２４に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。
【０１０９】
そして、ソースパッドＳＰ下には、貫通孔ＴＨが位置し、この貫通孔ＴＨの中には接続部ＶＩＡ（ＣＦ１、ＣＦ２）が位置する。そして、この接続部ＶＩＡの下、即ち、導電性膜ＣＦ１の下には不純物領域ＩＲが位置する。そして、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡおよび不純物領域ＩＲを介して電気的に接続される（図２３、図２４）。
【０１１０】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図３、図４参照）。
【０１１１】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１１２】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層ＶＣにより、この層より下層の層（例えば、バッファ層ＢＵなど）の電荷量が変化することによるポテンシャルの変化の影響がチャネル層ＣＨにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる（電位固定効果）。
【０１１３】
また、本実施の形態によれば、電位固定層ＶＣのうち貫通孔ＴＨの底面下に、深いアクセプタ準位を持つ不純物を添加し、不純物領域（ホッピング伝導領域ともいう）ＩＲを形成したので、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０１１４】
図２５は、貫通孔ＴＨの底部近傍のバンド構造および各種元素のアクセプタ準位を示す図である。ΦＭは、金属（例としてＮｉ）の仕事関数を示し、Ｅｃは、伝導帯のエネルギー順位を、Ｅｖは、価電子帯のエネルギー順位を、Ｅｆは、フェルミ順位を示す。また、Ｘは、ＧａＮの電子親和力を示す。
【０１１５】
ここで、図２５（ａ）に示すように、電位固定層ＶＣに含まれるｐ型不純物（ここでは、Ｍｇ）よりもアクセプタ準位の深い不純物（ここでは、Ｃ）が存在しない場合、ホールが高い障壁を超えなければならず、障壁を超える確率は指数関数的に低くなる。これに対し、図２５（ｂ）に示すように、電位固定層ＶＣに含まれるｐ型不純物（ここでは、Ｍｇ）よりもアクセプタ準位の深い不純物（ここでは、Ｃ）が存在する場合は、低い障壁を２段階で超えることとなり、障壁を超える確率は指数関数的に高まる。このため、直接Ｍｇ準位まで到達する確率よりも格段に高くなる。
【０１１６】
即ち、図２５（ｂ）に示すように、貫通孔ＴＨの底面近傍において、電位固定層ＶＣに含まれるｐ型不純物（ここでは、Ｍｇ）よりもアクセプタ準位の深い不純物（ここでは、Ｃ）が存在する場合、ホールに対する障壁高さがＭｇよりもＣの方が低いため、直接Ｍｇの不純物準位に到達するよりも高確率で近傍のＣの不純物準位にホールが到達する。さらに、Ｃの不純物準位に到達したホールは、Ｃの不純物準位から近傍のＭｇの不純物準位へ、電極から直接Ｍｇの不純物準位に到達するよりも高確率で到達できる。このように、２段階で障壁を超えることになるが、１回あたりの障壁を超える確率は指数関数的に高まるため、直接Ｍｇ準位まで到達する確率よりも格段に高くなる。このような不連続的な準位間を飛躍（ホッピング）することを利用した電気伝導をホッピング伝導ｈという。このように、アクセプタ準位の深い不純物の注入により、ホッピング伝導ｈが生じ、コンタクト抵抗の低減を図ることができる。
【０１１７】
図２５（ｃ）に、各種元素のアクセプタ準位を示す。図２５（ｃ）より、アクセプタ準位の深い不純物として、Ｚｎ（０．２１〜０．３４ｅＶ）、Ｈｇ（０．４１ｅＶ）、Ｃｄ（０．５５ｅＶ）、Ｂｅ（０．７ｅＶ）、Ｌｉ（０．７５ｅＶ）、Ｃ（０．８９ｅＶ）を用いることが好ましい。
【０１１８】
中でも、電位固定層ＶＣに含まれるｐ型不純物として、Ｍｇを用い、Ｍｇよりアクセプタ準位の深い不純物として、Ｚｎ（０．２１〜０．３４ｅＶ）、Ｃｄ（０．５５ｅＶ）、Ｂｅ（０．７ｅＶ）、Ｃ（０．８９ｅＶ）を用いることが好ましい。なお、図２５（ｃ）中、Ｇａ以外は不純物がＧａＮ結晶のＧａサイトに導入された場合、ＧａはＮサイトに導入された場合の値を示している。なお、Ｇａ（ｖａｃａｎｃｙ）は、ＧａＮからＧａが抜けた場合またはＮにダングリングボンドがある場合の値を示している。
【０１１９】
また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０１２０】
（実施の形態２）
実施の形態１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。
【０１２１】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１２２】
［構造説明］
図２６は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１２３】
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
【０１２４】
本実施の形態のＭＩＳＦＥＴは、実施の形態１と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【０１２５】
ここで、本実施の形態においては、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと電気的に接続される。また、本実施の形態においては、上記接続部ＶＩＡの下に、不純物領域ＩＲを設けている。この不純物領域ＩＲは、電位固定層ＶＣに含まれるｐ型不純物よりもアクセプタ準位の深い不純物（元素、ドーパント）を有する。
【０１２６】
このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１において詳細に説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる。
【０１２７】
また、接続部ＶＩＡの下に、不純物領域ＩＲを設けることで、実施の形態１において詳細に説明したように、不純物領域ＩＲ中のアクセプタ準位の深い不純物を介したホッピング伝導により、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０１２８】
図２７および図２８を参照しながら、実施の形態２の半導体装置をさらに説明する。図２７は、本実施の形態の半導体装置の構成を示す平面図である。図２８は、本実施の形態の半導体装置の構成を示す断面図である。図２８は、図２７のＡ−Ａ断面に対応する。なお、接続部ＶＩＡの構成以外は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
【０１２９】
図２７に示すように、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置され、また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、実施の形態１の場合と同様に、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
【０１３０】
実施の形態１の場合と同様に、ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰとの接続部となるコンタクトホールＣ１Ｄが配置されている。ソース電極ＳＥの下には、ソース電極ＳＥと電位固定層ＶＣとを電気的に接続する接続部ＶＩＡが配置されている。この接続部ＶＩＡは、貫通孔ＴＨの内部に配置され、その平面形状は、Ｙ方向に長辺を有する矩形状である。また、この接続部ＶＩＡの下には、不純物領域ＩＲが設けられている。この不純物領域ＩＲは、例えば、貫通孔ＴＨの底面から露出した電位固定層ＶＣ中に注入されたアクセプタ準位の深い不純物の導入領域よりなる。
【０１３１】
また、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下の貫通孔ＴＨとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、実施の形態１の場合と同様に、Ｙ方向に長辺を有する矩形状である。１つのソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下の貫通孔ＴＨの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
【０１３２】
実施の形態１と同様に、複数のドレイン電極ＤＥは、ドレインパッドＤＰにより接続され、複数のソース電極ＳＥは、ソースパッドＳＰにより接続される。そして、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
【０１３３】
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０１３４】
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０１３５】
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰのそれぞれの構成材料は、実施の形態１で説明したとおりである。また、接続部ＶＩＡの構成材料は、ソース電極ＳＥやドレイン電極ＤＥ等と同様である。
【０１３６】
［製法説明］
次いで、図２９〜図３４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２９〜図３４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３７】
図２９に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０１３８】
次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。
【０１３９】
次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１を順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、実施の形態１と同様にして、素子分離領域（ＩＳＯ）を形成する。
【０１４０】
次いで、図３０に示すように、実施の形態１と同様にして、絶縁膜ＩＦ１の溝Ｔ形成領域に開口部を形成し、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰ、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。なお、この際、素子分離領域（ＩＳＯ）に、ゲート線ＧＬ用の溝（ＧＬＴ）を形成する。
【０１４１】
次いで、図３１に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０１４２】
次いで、図３２に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。
【０１４３】
次いで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｄおよび貫通孔ＴＨを形成する（図３３）。
【０１４４】
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１のフォトレジスト膜（図示せず）を形成する。次いで、この第１のフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する（図３２）。次いで、第１のフォトレジスト膜を除去した後、コンタクトホールＣ１Ｄ内を含む層間絶縁膜ＩＬ１上に、コンタクトホールＣ１Ｓ上に開口部を有する第２のフォトレジスト膜ＰＲ１０を形成する。次いで、この第２のフォトレジスト膜ＰＲ１０をマスクとして、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する（図３３）。なお、貫通孔ＴＨの底面は、電位固定層ＶＣ中に位置するようにエッチングを行う。
【０１４５】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、キャップ層（ＧａＮ層）ＣＰ、障壁層（ＡｌＧａＮ層）ＢＡおよびチャネル層（ＧａＮ層）ＣＨ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび電位固定層（ｐＧａＮ層）ＶＣの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
【０１４６】
上記工程にて形成された貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。次いで、第２のフォトレジスト膜ＰＲ１０をマスクとして、電位固定層ＶＣに含まれるｐ型不純物（ここでは、Ｍｇ）よりもアクセプタ準位の深い不純物（ここでは、Ｚｎ）をイオン注入する。例えば、１５ＫｅＶの注入エネルギーで、１×１０１４（１Ｅ１４）１Ｅ１４ｃｍ−２のＺｎをイオン注入する。これにより、貫通孔ＴＨの底面下の電位固定層ＶＣ中に、不純物領域ＩＲを形成することができる。不純物領域ＩＲの形成領域は、貫通孔ＴＨの底面下の一部でもよいが、コンタクト抵抗の低減のためには、貫通孔ＴＨの底面全体にイオン注入することが好ましい。
【０１４７】
次いで、第２のフォトレジスト膜ＰＲ１０を除去する。ここで、上記工程において形成されたコンタクトホールＣ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは不純物領域ＩＲが露出する。
【０１４８】
なお、コンタクトホールＣ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではない。例えば、貫通孔ＴＨを形成し、その底面下に不純物領域ＩＲを形成した後に、コンタクトホールＣ１Ｄを形成してもよい。
【０１４９】
次いで、図３４に示すように、コンタクトホールＣ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッド（ＳＰ）、ドレインパッド（ＤＰ）および接続部ＶＩＡを形成する。
【０１５０】
例えば、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内（導電性膜ＣＦ１上）を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、Ａｌ膜を、スパッタリング法などを用いて形成する。Ａｌ膜は、例えば、５００ｎｍ〜１０００ｎｍ程度の膜厚である。
【０１５１】
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜をエッチングする。例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨに導電性膜が埋め込まれた接続部ＶＩＡが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。そして、この接続部ＶＩＡの下には不純物領域ＩＲが位置する。
【０１５２】
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッド（ＳＰ）およびドレインパッド（ＤＰ）上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する（図２８）。
【０１５３】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１５４】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層ＶＣにより、この層より下層の層（例えば、バッファ層ＢＵなど）の電荷量が変化することによるポテンシャルの変化の影響がチャネル層ＣＨにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
【０１５５】
また、本実施の形態によれば、電位固定層ＶＣのうち貫通孔ＴＨの底面に、深いアクセプタ準位を持つ不純物を添加し、不純物領域（ホッピング伝導領域ともいう）ＩＲを形成したので、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０１５６】
また、本実施の形態においては、接続部ＶＩＡを、電子が伝導する活性領域ＡＣ内に配置したので、より効果的に電位を固定することができる。
【０１５７】
（実施の形態３）
実施の形態１においては、接続部ＶＩＡの下に、ホッピング伝導領域として、深いアクセプタ準位を持つ不純物を注入した不純物領域ＩＲを設けたが、接続部ＶＩＡの下に、ホッピング伝導領域として、欠陥領域ＤＲを設けてもよい。
【０１５８】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１５９】
［構造説明］
図３５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１６０】
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層を用いることが好ましい。
【０１６１】
本実施の形態のＭＩＳＦＥＴは、実施の形態１と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
【０１６２】
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。
【０１６３】
また、本実施の形態においては、接続部ＶＩＡの底面と接する欠陥領域ＤＲを設けている。この欠陥領域ＤＲに含まれる欠陥によりホッピング伝導が生じ、接続部ＶＩＡと電位固定層ＶＣとのコンタクト抵抗を低減することができる。
【０１６４】
図３６〜図３８を参照しながら、実施の形態３の半導体装置をさらに詳細に説明する。図３６は、本実施の形態の半導体装置の構成を示す平面図である。図３７および図３８は、本実施の形態の半導体装置の構成を示す断面図である。図３７は、図３６のＡ−Ａ断面に対応し、図３８は、図３６のＢ−Ｂ断面に対応する。なお、接続部ＶＩＡの下のホッピング伝導領域の構成（不純物領域ＩＲに変えて、欠陥領域ＤＲを設ける）以外は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
【０１６５】
図３６に示す平面図は、ホッピング伝導領域の構成（不純物領域ＩＲに変えて、欠陥領域ＤＲを設ける）以外は、実施の形態１の場合と同様である。即ち、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
【０１６６】
ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。また、ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている（図３７）。
【０１６７】
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。１のソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
【０１６８】
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続され、複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。また、複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図３６においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。
【０１６９】
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている（図３８）。
【０１７０】
そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜（ＣＦ１、ＣＦ２）が埋め込まれ、接続部ＶＩＡを構成している。この接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。そして、接続部ＶＩＡの下には、欠陥領域ＤＲが配置されている。別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとの境界部の近傍には、欠陥領域ＤＲが配置されている。また、別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとは、欠陥領域ＤＲを介して接続されている。
【０１７１】
この欠陥領域ＤＲは、電位固定層ＶＣの一部の領域であって、例えば、貫通孔ＴＨの底面から露出した電位固定層ＶＣの表面に、エッチングダメージによる結晶欠陥を設けることにより形成することができる。この欠陥が導入された領域が、欠陥領域ＤＲとなる。
【０１７２】
ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
【０１７３】
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０１７４】
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０１７５】
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０１７６】
［製法説明］
次いで、図３９および図４０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３９および図４０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１７７】
まず、実施の形態１と同様にして、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。さらに、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。次いで、実施の形態１と同様にして、電位固定層ＶＣ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１を順次形成し、さらに、素子分離領域（ＩＳＯ）を形成する。次いで、実施の形態１と同様にして、溝Ｔ等を形成し、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。次いで、実施の形態１と同様にして、層間絶縁膜ＩＬ１を形成する（図５〜図１６参照）。
【０１７８】
次いで、図３９に示すように、貫通孔ＴＨを形成し、さらに、貫通孔ＴＨの底面から露出した電位固定層ＶＣ中に、欠陥領域ＤＲを形成する。そして、貫通孔ＴＨの側壁および底面に導電性膜（ＣＦ１）を形成する（図３８参照）。
【０１７９】
まず、層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有するフォトレジスト膜ＰＲ１０を形成する。次いで、このフォトレジスト膜ＰＲ１０をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する（図３９）。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する。
【０１８０】
前述したように、貫通孔ＴＨの底面は、電位固定層ＶＣ中であって、素子分離領域ＩＳＯの底面より下に位置するようにエッチングを行う。
【０１８１】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび電位固定層（ｐＧａＮ層）ＶＣの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。ここで、エッチング条件を調整することにより、貫通孔ＴＨの底面から露出した電位固定層ＶＣの表面部に結晶欠陥を導入することができる。結晶欠陥とは、結晶の配列および結合の乱れであり、結晶格子以外の原子の存在や結晶格子以外の結合、転位や空孔を含むものである。ここで、貫通孔ＴＨの底面近傍においては、他の領域、例えば、ゲート電極ＧＥの下方の電位固定層ＶＣより、結晶欠陥が多い。このような結晶欠陥を介しても、実施の形態１で説明したホッピング伝導が生じる。このような結晶欠陥は、例えば、高エネルギーまたは高バイアスでドライエッチングを行うなど、エッチング条件を調整することにより、電位固定層ＶＣの表面部に導入することができる。また、Ａｒなどの不活性ガスを用いたドライエッチングを利用し、貫通孔ＴＨの底面に不活性ガスによる物理的な衝撃を加えることにより、結晶欠陥を電位固定層ＶＣの表面部に導入することができる。
【０１８２】
次いで、フォトレジスト膜ＰＲ１０を除去し、貫通孔ＴＨの内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１として、例えば、Ｎｉ膜を、マグネトロンスパッタ法により５０ｎｍ程度の膜厚で堆積する。次いで、貫通孔形成領域より一回り大きい開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜ＣＦ１をエッチングする。例えば、ＨＣｌを含んだ溶液によりウエットエッチングする。これにより、貫通孔ＴＨの側壁、底面およびその外周の層間絶縁膜ＩＬ１を覆う導電性膜ＣＦ１（貫通孔電極、貫通孔下地電極ともいう）を形成することができる（図３８参照）。その後、上記フォトレジスト膜（図示せず）を除去する。
【０１８３】
次いで、図４０に示すように、実施の形態１と同様にして、層間絶縁膜ＩＬ１中のコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。ここで、上記工程において形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは導電性膜ＣＦ１が露出する。
【０１８４】
この後、実施の形態１と同様にして、導電性膜ＣＦ２を形成し、パターニングすることにより、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する。そして、ソースパッドＳＰ下には、貫通孔ＴＨが位置し、この貫通孔ＴＨの下には、欠陥領域ＤＲが位置する。そして、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡおよび欠陥領域ＤＲを介して電気的に接続される。
【０１８５】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、酸窒化シリコン（ＳｉＯＮ）膜を形成する（図３６〜図３８）。
【０１８６】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１８７】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０１８８】
また、本実施の形態によれば、貫通孔ＴＨの底面下に、欠陥領域（ホッピング伝導領域ともいう）ＤＲを形成したので、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０１８９】
また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０１９０】
（実施の形態４）
実施の形態３においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。
【０１９１】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１９２】
［構造説明］
図４１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置においては、接続部ＶＩＡの形成位置以外の構成は、実施の形態３の場合と同様であり、また、接続部ＶＩＡの下のホッピング伝導領域の構成（不純物領域ＩＲに変えて、欠陥領域ＤＲを設ける）以外は、実施の形態２の場合と同様である。
【０１９３】
図４１に示すように、本実施の形態においては、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと電気的に接続される。また、本実施の形態においては、上記接続部ＶＩＡの下に、欠陥領域ＤＲを設けている。
【０１９４】
このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１において詳細に説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる。
【０１９５】
また、接続部ＶＩＡの下に、欠陥領域ＤＲを設けることで、実施の形態１、２において詳細に説明したように、ホッピング伝導により、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０１９６】
図４２および図４３を参照しながら、実施の形態３の半導体装置をさらに詳細に説明する。図４２は、本実施の形態の半導体装置の構成を示す平面図である。図４３は、本実施の形態の半導体装置の構成を示す断面図であり、図４２のＡ−Ａ断面に対応する。なお、接続部ＶＩＡの下のホッピング伝導領域の構成（不純物領域ＩＲに変えて、欠陥領域ＤＲを設ける）以外は、実施の形態２の場合と同様である。
【０１９７】
図４２および図４３に示すように、ソース電極ＳＥの下には、貫通孔ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。この接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。そして、接続部ＶＩＡの下には、欠陥領域ＤＲが配置されている。別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとの境界部の近傍には、欠陥領域ＤＲが配置されている。また、別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとは、欠陥領域ＤＲを介して接続されている。
【０１９８】
この欠陥領域ＤＲは、電位固定層ＶＣの一部の領域であって、例えば、貫通孔ＴＨの底面から露出した電位固定層ＶＣの表面に、実施の形態３で説明したエッチングダメージを加えることによって形成することができる。
【０１９９】
［製法説明］
次いで、図４４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０２００】
まず、実施の形態２と同様にして、ゲート電極ＧＥおよびその上の層間絶縁膜ＩＬ１までの各構成部を形成する（図２９〜図３２）。ここまでの工程は、実施の形態２の場合と同様である。次いで、実施の形態２の場合と同様にして、層間絶縁膜ＩＬ１中のコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する（図３２）。
【０２０１】
次いで、図４４に示すように、貫通孔ＴＨを形成し、さらに、貫通孔ＴＨの底面から露出した電位固定層ＶＣ中に、欠陥領域ＤＲを形成する。
【０２０２】
まず、コンタクトホールＣ１Ｄ内を含む層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有するフォトレジスト膜ＰＲ１０を形成する。次いで、このフォトレジスト膜ＰＲ１０をマスクとして、実施の形態２の場合と同様にして、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する。
【０２０３】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部を、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。ここで、実施の形態３において説明したように、エッチング条件を調整することにより、貫通孔ＴＨの底面から露出した電位固定層ＶＣの表面部に結晶欠陥を導入することができる。
【０２０４】
次いで、フォトレジスト膜ＰＲ１０を除去する。ここで、上記工程において形成されたコンタクトホールＣ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは欠陥領域ＤＲが露出する。
【０２０５】
この後、実施の形態２と同様にして、接続部ＶＩＡ、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰを形成し、さらに、保護膜ＰＲＯを形成する（図４２、図４３）。
【０２０６】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０２０７】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０２０８】
また、本実施の形態によれば、貫通孔ＴＨの下に、欠陥領域（ホッピング伝導領域ともいう）ＤＲを形成したので、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２０９】
また、本実施の形態においては、接続部ＶＩＡを、電子が伝導する活性領域ＡＣ内に配置したので、より効果的に電位を固定することができる。
【０２１０】
（実施の形態５）
実施の形態１においては、接続部ＶＩＡの底面下にのみ、深いアクセプタ準位を持つ不純物を注入した不純物領域ＩＲを設けたが、電位固定層ＶＣの表面部の全領域に不純物領域（不純物層ともいう）ＩＲを設けてもよい。
【０２１１】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０２１２】
［構造説明］
図４５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
【０２１３】
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、不純物領域ＩＲ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。不純物領域ＩＲは、電位固定層ＶＣの表面部のアクセプタ準位の深い不純物の導入領域である。電位固定層（第１層）ＶＣと不純物領域（第２層）ＩＲを個別の層として扱ってもよいし、不純物領域ＩＲを、電位固定層ＶＣの一部として取り扱ってもよい。なお、不純物領域ＩＲの構成以外は、実施の形態１の場合と同様である。
【０２１４】
本実施の形態においても、実施の形態１の場合と同様に、接続部ＶＩＡの底面と接する不純物領域ＩＲ中のアクセプタ準位の深い不純物を介したホッピング伝導により、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２１５】
図４６〜図４８を参照しながら、実施の形態５の半導体装置をさらに詳細に説明する。図４６は、本実施の形態の半導体装置の構成を示す平面図である。図４７および図４８は、本実施の形態の半導体装置の構成を示す断面図である。図４７は、図４６のＡ−Ａ断面に対応し、図４８は、図４６のＢ−Ｂ断面に対応する。なお、接続部ＶＩＡの下の不純物領域ＩＲの構成以外は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
【０２１６】
図４６に示す平面図において、不純物領域ＩＲの形成領域以外は、実施の形態１（図２）の場合と同様である。即ち、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
【０２１７】
ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。また、ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている（図４７）。
【０２１８】
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。１のソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
【０２１９】
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続され、複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。また、複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図４６においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。
【０２２０】
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている（図４８）。
【０２２１】
そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜（ＣＦ１、ＣＦ２）が埋め込まれ、接続部ＶＩＡを構成している。この接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。そして、接続部ＶＩＡの下には、不純物領域ＩＲが配置されている。別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとの境界部の近傍には、不純物領域ＩＲが配置されている。また、別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとは、不純物領域ＩＲを介して接続されている。
【０２２２】
この不純物領域ＩＲは、例えば、電位固定層ＶＣの表面部の全域に渡って形成されている。この不純物領域ＩＲは、例えば、アクセプタ準位の深い不純物をドープしながら窒化物半導体層をヘテロエピタキシャル成長させることにより形成することができる。
【０２２３】
ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
【０２２４】
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２２５】
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２２６】
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２２７】
［製法説明］
次いで、図４９〜図５５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４９〜図５５は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０２２８】
まず、実施の形態１と同様にして、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する（図４９）。さらに、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。この際、途中で、マグネシウム（Ｍｇ）に加え、このｐ型不純物よりもアクセプタ準位の深い不純物（ここでは、Ｃ（炭素））をドープしながら窒化ガリウム層を堆積させる。これにより、電位固定層ＶＣ上に、不純物領域ＩＲが形成される。別の言い方をすれば、電位固定層ＶＣの表面部に、不純物領域ＩＲが形成される。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。また、不純物領域ＩＲ中のアクセプタ準位の深い不純物（ここでは、Ｃ（炭素））の濃度は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度とする。また、不純物領域ＩＲの厚さは、１００ｎｍ以下とする。
【０２２９】
次いで、実施の形態１と同様にして、不純物領域ＩＲ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰを順次形成する。
【０２３０】
この後、実施の形態１と同様にして、キャップ層ＣＰ上に、絶縁膜ＩＦ１を形成し、さらに、素子分離領域（ＩＳＯ）を形成した後、溝Ｔ等を形成し、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。次いで、実施の形態１と同様にして、層間絶縁膜ＩＬ１を形成する（図５０、図５１）。
【０２３１】
次いで、図５２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、貫通孔ＴＨを形成する。貫通孔ＴＨは、その下方の不純物領域ＩＲまで到達する。また、貫通孔ＴＨは、ソースパッド形成領域に形成される。
【０２３２】
例えば、層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有する第１のフォトレジスト膜（図示せず）を形成する。次いで、この第１のフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび不純物領域ＩＲの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通して不純物領域ＩＲの途中まで達する貫通孔ＴＨを形成する。
【０２３３】
前述したように、貫通孔ＴＨの底面は、不純物領域ＩＲ中であって、素子分離領域ＩＳＯの底面より下に位置するようにエッチングを行う。
【０２３４】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび不純物領域（Ｃを含むｐＡｌＧａＮ層）ＩＲの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
【０２３５】
次いで、上記フォトレジスト膜を除去し、貫通孔ＴＨの内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１として、例えば、Ｎｉ膜を、マグネトロンスパッタ法により５０ｎｍ程度の膜厚で堆積する。次いで、貫通孔形成領域より一回り大きい開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜ＣＦ１をエッチングする。例えば、ＨＣｌを含んだ溶液によりウエットエッチングする。これにより、貫通孔ＴＨの側壁、底面およびその外周の層間絶縁膜ＩＬ１を覆う導電性膜ＣＦ１（貫通孔電極、貫通孔下地電極ともいう）を形成することができる。その後、上記フォトレジスト膜（図示せず）を除去する。
【０２３６】
次いで、図５３に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
【０２３７】
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第２のフォトレジスト膜（図示せず）を形成する。次いで、この第２のフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。ここで、上記工程において形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは導電性膜ＣＦ１が露出する。
【０２３８】
なお、コンタクトホールＣ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではない。
【０２３９】
次いで、図５４、図５５に示すように、実施の形態１と同様にして、導電性膜ＣＦ２を形成し、パターニングすることにより、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、また、接続部ＶＩＡを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する。これらは、実施の形態１と同様に、導電性膜ＣＦ２を形成し、パターニングすることにより形成することができる。このように、ソースパッドＳＰ下には、貫通孔ＴＨが位置し、この貫通孔ＴＨの底面下には、不純物領域ＩＲが位置する。そして、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡおよび不純物領域ＩＲを介して電気的に接続される。
【０２４０】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。例えば、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、酸窒化シリコン（ＳｉＯＮ）膜を形成する（図４６〜図４８）。
【０２４１】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０２４２】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０２４３】
また、本実施の形態によれば、不純物領域（不純物層）ＩＲに到達する貫通孔ＴＨを形成したので、貫通孔ＴＨの底面下に不純物領域ＩＲが配置され、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２４４】
また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０２４５】
（実施の形態６）
実施の形態５においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。
【０２４６】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０２４７】
［構造説明］
図５６は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置においては、接続部ＶＩＡの形成位置以外の構成は、実施の形態５の場合と同様である。
【０２４８】
図５６に示すように、本実施の形態においては、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通し、その下方の不純物領域ＩＲまで到達する接続部（ビアともいう）ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと電気的に接続される。この不純物領域ＩＲは、電位固定層ＶＣの表面部の全域に渡って形成されている。上記接続部ＶＩＡは、不純物領域ＩＲを介して電位固定層ＶＣと接続される。
【０２４９】
このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１において詳細に説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる。
【０２５０】
また、接続部ＶＩＡの下に、不純物領域ＩＲを設けることで、実施の形態２において詳細に説明したように、ホッピング伝導により、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２５１】
図５７および図５８を参照しながら、実施の形態６の半導体装置をさらに詳細に説明する。図５７は、本実施の形態の半導体装置の構成を示す平面図である。図５８は、本実施の形態の半導体装置の構成を示す断面図である。なお、接続部ＶＩＡの形成位置以外は、実施の形態５の場合と同様である。
【０２５２】
図５７および図５８に示すように、ソース電極ＳＥの下には、貫通孔ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。この接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。そして、接続部ＶＩＡの下には、不純物領域ＩＲが配置されている。別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとの境界部の近傍には、不純物領域ＩＲが配置されている。また、別の言い方をすれば、接続部ＶＩＡと電位固定層ＶＣとは、不純物領域ＩＲを介して接続されている。
【０２５３】
この不純物領域ＩＲは、例えば、電位固定層ＶＣの表面部の全域に渡って形成されている。この不純物領域ＩＲは、例えば、アクセプタ準位の深い不純物をドープしながら窒化物半導体層をヘテロエピタキシャル成長させることにより形成することができる。
【０２５４】
ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが配置されている。
【０２５５】
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２５６】
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２５７】
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２５８】
［製法説明］
次いで、図５９〜図６３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５９〜図６３は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０２５９】
まず、実施の形態１と同様にして、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する（図５９）。さらに、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。この際、途中で、マグネシウム（Ｍｇ）に加え、このｐ型不純物よりもアクセプタ準位の深い不純物（ここでは、Ｃ（炭素））をドープしながら窒化ガリウム層を堆積させる。これにより、電位固定層ＶＣ上に、不純物領域ＩＲが形成される。別の言い方をすれば、電位固定層ＶＣの表面部に、不純物領域ＩＲが形成される。堆積膜中のＭｇ濃度を、例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度とする。また、不純物領域ＩＲ中のアクセプタ準位の深い不純物（ここでは、Ｃ（炭素））の濃度は、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。また、不純物領域ＩＲの厚さは、２００ｎｍ以下とする。
【０２６０】
次いで、実施の形態１と同様にして、不純物領域ＩＲ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰ、絶縁膜ＩＦ１を順次形成する。
【０２６１】
この後、実施の形態１と同様にして、キャップ層ＣＰ上に、絶縁膜ＩＦ１を形成し、さらに、素子分離領域（ＩＳＯ）を形成した後、溝Ｔ等を形成し、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する（図６０）。
【０２６２】
次いで、図６１に示すように、実施の形態１、２と同様にして、層間絶縁膜ＩＬ１を形成下後、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。さらに、貫通孔ＴＨを形成する。貫通孔ＴＨは、その下方の不純物領域ＩＲまで到達する（図６２）。
【０２６３】
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１のフォトレジスト膜（図示せず）を形成する。次いで、この第１のフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する（図６１）。
【０２６４】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。
【０２６５】
次いで、第１のフォトレジスト膜（図示せず）を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有する第２のフォトレジスト膜（図示せず）を形成する。次いで、この第２のフォトレジスト膜をマスクとして、実施の形態２の場合と同様にして、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよび不純物領域ＩＲの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣを貫通して不純物領域ＩＲの途中まで達する貫通孔ＴＨを形成する。貫通孔ＴＨの底面は、不純物領域ＩＲ中に位置するようにエッチングを行う。
【０２６６】
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよび不純物領域ＩＲの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
【０２６７】
上記工程にて形成された貫通孔ＴＨの底面からは不純物領域ＩＲが露出する。次いで、第２のフォトレジスト膜（図示せず）を除去する。ここで、上記工程において形成されたコンタクトホールＣ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは不純物領域ＩＲが露出する。
【０２６８】
なお、コンタクトホールＣ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではない。例えば、不純物領域ＩＲまで到達する貫通孔ＴＨを形成した後に、コンタクトホールＣ１Ｄを形成してもよい。
【０２６９】
次いで、図６３に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、接続部ＶＩＡを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する。これらは、実施の形態２と同様にして形成することができる。このソースパッドＳＰ下には、貫通孔ＴＨが位置し、この貫通孔ＴＨの下には、不純物領域ＩＲが位置する。そして、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡおよび不純物領域ＩＲを介して電気的に接続される。
【０２７０】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。例えば、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、酸窒化シリコン（ＳｉＯＮ）膜を形成する（図５７、図５８）。
【０２７１】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０２７２】
このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０２７３】
また、本実施の形態によれば、不純物領域（不純物層）ＩＲに到達する貫通孔ＴＨを形成したので、貫通孔ＴＨの底面下に不純物領域ＩＲが配置され、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。特に、ドレイン耐圧を向上させるため、電位固定層ＶＣのｐ型不純物濃度を比較的低濃度（例えば、１×１０１８（１Ｅ１８）ｃｍ−３程度）とした場合でも、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２７４】
また、本実施の形態においては、接続部ＶＩＡを、電子が伝導する活性領域ＡＣ内に配置したので、より効果的に電位を固定することができる。
【０２７５】
（実施の形態７）
実施の形態１〜６においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合型の半導体装置を用いてもよい。本実施の形態の以下の応用例１〜応用例６の半導体装置においては、ゲート電極部の構成以外は、上記実施の形態１〜６の場合と同様である。
【０２７６】
（応用例１）
図６４は、本実施の形態の応用例１の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。
【０２７７】
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。
【０２７８】
本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。このゲート接合層ＪＬには、ｐ型不純物が添加されている。また、ゲート接合層ＪＬとゲート電極ＧＥとは、正孔に対してオーミック接続していることが好ましい。
【０２７９】
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート接合層ＪＬの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【０２８０】
ゲート接合層ＪＬとしては、例えば、ＧａＮ層を用いることができる。また、ＧａＮ層の厚さは、目標の特性に合わせて所望の厚さとすることができるが、例えば、５０ｎｍ程度である。ゲート接合層ＪＬの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。なお、ゲート接合層ＪＬとしては、ｐ型不純物が添加されていることが好ましい。ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
【０２８１】
また、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
【０２８２】
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。また、本実施の形態においては、上記接続部ＶＩＡの下に不純物領域ＩＲを設けている。
【０２８３】
このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。
【０２８４】
また、貫通孔ＴＨの底面下に、不純物領域ＩＲを形成することにより、接続部ＶＩＡと電位固定層ＶＣと間の良好なコンタクトを実現することができる。
【０２８５】
また、貫通孔ＴＨ内の接続部ＶＩＡを、素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。
【０２８６】
このように、本応用例においても、実施の形態1等と同様の効果を奏する。
【０２８７】
（応用例２）
図６５は、本実施の形態の応用例２の半導体装置の構成を模式的に示す断面図である。
【０２８８】
上記応用例１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、図６５に示すように、ソース電極ＳＥの下に接続部ＶＩＡを設け、この接続部ＶＩＡの下に不純物領域ＩＲを設ける。本応用例においても、実施の形態２等と同様の効果を奏する。
【０２８９】
（応用例３）
図６６は、本実施の形態の応用例３の半導体装置の構成を模式的に示す断面図である。
【０２９０】
上記応用例１においては、接続部ＶＩＡの下に、ホッピング伝導領域として、深いアクセプタ準位を持つ不純物を注入した不純物領域ＩＲを設けたが、接続部ＶＩＡの下に、ホッピング伝導領域として、欠陥領域ＤＲを設けてもよい。本応用例においても、実施の形態３等と同様の効果を奏する。
【０２９１】
（応用例４）
図６７は、本実施の形態の応用例４の半導体装置の構成を模式的に示す断面図である。
【０２９２】
上記応用例２においては、接続部ＶＩＡの下に、ホッピング伝導領域として、深いアクセプタ準位を持つ不純物を注入した不純物領域ＩＲを設けたが、接続部ＶＩＡの下に、ホッピング伝導領域として、欠陥領域ＤＲを設けてもよい。本応用例においても、実施の形態４等と同様の効果を奏する。
【０２９３】
（応用例５）
図６８は、本実施の形態の応用例５の半導体装置の構成を模式的に示す断面図である。
【０２９４】
上記応用例１においては、接続部ＶＩＡの底面にのみ、深いアクセプタ準位を持つ不純物を注入した不純物領域ＩＲを設けたが、電位固定層ＶＣの表面部の全領域に不純物領域ＩＲを設けてもよい。本応用例においても、実施の形態５等と同様の効果を奏する。
【０２９５】
（応用例６）
図６９は、本実施の形態の応用例６の半導体装置の構成を模式的に示す断面図である。
【０２９６】
上記応用例５においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設け、この接続部ＶＩＡの下に不純物領域ＩＲを設ける。本応用例においても、実施の形態６等と同様の効果を奏する。
【０２９７】
上記応用例１〜６に示す半導体装置は、ゲート接合層ＪＬの構成が異なるものの、実施の形態１等の半導体装置と同様の製造工程で形成することができる。
【０２９８】
（応用例７）
図７０は、本実施の形態の応用例７の半導体装置の構成を示す平面図である。
【０２９９】
実施の形態１においては、ソースパッドＳＰの下に、１つの貫通孔（接続部ＶＩＡ）ＴＨを配置したが、ソースパッドＳＰの下に、複数の貫通孔（接続部ＶＩＡ）ＴＨを配置してもよい。
【０３００】
例えば、図７０に示すように、ソースパッドＳＰの下において、所定の間隔を置いて、複数の貫通孔（接続部ＶＩＡ）ＴＨを形成してもよい。
【０３０１】
（応用例８）
図７１〜図７３は、本実施の形態の応用例８の半導体装置の構成を示す断面図である。
【０３０２】
実施の形態１、３および５においては、接続部ＶＩＡを導電性膜ＣＦ１とＣＦ２の積層膜で構成し、ソース電極ＳＥおよびドレイン電極ＤＥ等を導電性膜ＣＦ２の単層膜で構成したが、接続部ＶＩＡとソース電極ＳＥおよびドレイン電極ＤＥ等の膜構成は適宜変更可能である。
【０３０３】
例えば、接続部ＶＩＡとソース電極ＳＥ等の膜構成を同じとしてもよい。例えば、接続部ＶＩＡとソース電極ＳＥ等を導電性膜ＣＦ１とＣＦ２の積層膜で構成してもよい(図７１）。また、接続部ＶＩＡとソース電極ＳＥ等を単層膜で構成してもよい（図７２）。
【０３０４】
また、ソース電極ＳＥ等を接続部ＶＩＡとは異なる積層膜（例えば、Ａｌ／ＴｉＮ）としてもよい。この場合、接続部ＶＩＡは、導電性膜ＣＦ１とＣＦ２とＣＦ３の３層の膜の積層膜（例えば、Ａｌ／ＴｉＮ／Ｎｉ）となる（図７３）。
【０３０５】
このように、接続部ＶＩＡとソース電極ＳＥ等の膜構成は適宜変更可能であり、接続部ＶＩＡとソース電極ＳＥ等を同じ材料で構成する場合は、エッチング工程を省略することができ、工程の短縮化を図ることができる。また、接続部ＶＩＡとソース電極ＳＥ等を異なる材料で構成する場合は、それぞれについて最適な材料を選択することができる。
【０３０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３０７】
ＡＣ  活性領域
ＢＡ  障壁層
ＢＵ  バッファ層
Ｃ１Ｄ  コンタクトホール
Ｃ１Ｓ  コンタクトホール
ＣＦ１  導電性膜
ＣＦ２  導電性膜
ＣＦ３  導電性膜
ＣＨ  チャネル層
ＣＰ  キャップ層
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＤＲ  欠陥領域
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＬＴ  溝
ｈ  ホッピング伝導
ＩＦ１  絶縁膜
ＩＬ１  層間絶縁膜
ＩＲ  不純物領域
ＩＳＯ  素子分離領域
ＪＬ  ゲート接合層
ＮＵＣ  核生成層
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ１０  フォトレジスト膜
ＰＲＯ  保護膜
Ｓ  基板
ＳＥ  ソース電極
ＳＰ  ソースパッド
Ｔ  溝
ＴＨ  貫通孔
ＵＣ  チャネル下地層
ＶＣ  電位固定層
ＶＩＡ  接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0006462456.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0006462456.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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