(57)【特許請求の範囲】
【請求項１】
金属により形成されたベースと、
セラミックスにより形成された絶縁基板、前記絶縁基板の上面に設けられた上部電極、および前記絶縁基板の下面に設けられた下部電極を有するキャパシタと、を具備し、
前記上部電極および前記下部電極は、矩形の角部が欠如した形状を有するとともに、前記下部電極はロウ付けにより前記ベースと接合される電子装置。
【請求項２】
前記上部電極は前記下部電極より厚い請求項１に記載の電子装置。
【請求項３】
前記絶縁基板の上面における前記上部電極の形状は、前記絶縁基板の下面における前記下部電極の形状と同一である請求項１または２に記載の電子装置。
【請求項４】
前記絶縁基板はチタン酸バリウムにより形成され、
前記下部電極および前記上部電極は金を含み、
前記ベースは銅を含む請求項１から３のいずれか一項に記載の電子装置。
【請求項５】
前記下部電極は直線状の辺を備え、前記辺には切り込みが設けられている請求項１から４のいずれか一項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は電子装置に関する。
【０００２】
電子装置では、例えばキャパシタなどとして機能する電子部品をベースに実装する。電子部品は、絶縁基板と、実装のための下部電極とを備える。下部電極はベタ電極であり、金属のベースの表面にロウ材を用いて接合する。これにより電子部品をベースに固定する（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２０８６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ロウ材による接合の工程では、電子装置をロウ材の融点以上の温度まで加熱する。このとき、ベースと電子部品の絶縁基板との熱膨張係数の違いに起因して、電子部品の絶縁基板に応力が加わる。こうした応力により、電子部品の絶縁基板にクラックが発生してしまう。
【０００５】
本願発明は、上記課題に鑑み、電子部品の絶縁基板のクラックを抑制することが可能な電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、金属により形成されたベースと、セラミックスにより形成された絶縁基板、前記絶縁基板の上面に設けられた上部電極、および前記絶縁基板の下面に設けられた下部電極を有するキャパシタと、を具備し、前記上部電極および前記下部電極は、矩形の角部が欠如した形状を有するとともに、前記下部電極はロウ付けにより前記ベースと接合される電子装置である。
【発明の効果】
【０００７】
上記発明によれば、電子部品の絶縁基板のクラックを抑制することが可能な電子装置を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは実施例１に係る電子装置を例示する平面図である。
【図１Ｂ】図１Ｂは図１Ａの線Ａ−Ａに沿った断面図である。
【図２Ａ】図２Ａは実施例１に係るチップを例示する下面図である。
【図２Ｂ】図２Ｂは実施例１に係るチップを例示する上面図である。
【図２Ｃ】図２Ｃは図２Ａおよび図２Ｂの線Ｂ−Ｂに沿った断面図である。
【図３】図３は図２Ａの円Ｃ１で囲んだ部分を拡大した図である。
【図４Ａ】図４Ａは比較例に係るチップを例示する下面図である。
【図４Ｂ】図４Ｂは図４Ａの線Ｃ−Ｃに沿った断面図である。
【図５Ａ】図５Ａは比較例に係るチップの絶縁基板における応力のシミュレーション結果を示す図である。
【図５Ｂ】図５Ｂは実施例１に係るチップの絶縁基板における応力のシミュレーション結果を示す図である。
【図６】図６は温度サイクル試験の結果を示す図である。
【図７Ａ】図７Ａは実施例１の変形例に係るチップを例示する下面図である。
【図７Ｂ】図７Ｂはチップを例示する上面図である。
【図７Ｃ】図７Ｃは図７Ａおよび図７Ｂの線Ｄ−Ｄに沿った断面図である。
【図８Ａ】図８Ａは実施例２に係るチップを例示する下面図である。
【図８Ｂ】図８Ｂは図８Ａの円Ｃ３で囲んだ部分を拡大した図である。
【図９】図９は実施例２に係るチップの絶縁基板における応力のシミュレーション結果を示す図である。
【図１０】図１０は実施例３に係るチップを例示する下面図である。
【図１１Ａ】図１１Ａは実施例４に係るチップを例示する下面図である。
【図１１Ｂ】図１１Ｂは実施例４に係るチップを例示する上面図である。
【図１１Ｃ】図１１Ｃは図１１Ａおよび図１１Ｂの線Ｅ−Ｅに沿った断面図である。
【図１２Ａ】図１２Ａは実施例５に係るチップを例示する下面図である。
【図１２Ｂ】図１２Ｂは図１２Ａの線Ｆ−Ｆに沿った断面図である。
【図１３Ａ】図１３Ａはチップを例示する下面図である。
【図１３Ｂ】図１３Ｂはチップを例示する上面図である。
【図１３Ｃ】図１３Ｃは図１３Ａおよび図１３Ｂの線Ｇ−Ｇに沿った断面図である。
【発明を実施するための形態】
【０００９】
本発明の一形態は、（１）金属により形成されたベースと、セラミックスにより形成された絶縁基板、前記絶縁基板の上面に設けられた上部電極、および前記絶縁基板の下面に設けられた下部電極を有するキャパシタと、を具備し、前記上部電極および前記下部電極は、矩形の角部が欠如した形状を有するとともに、前記下部電極はロウ付けにより前記ベースと接合される電子装置である。これにより、絶縁基板における応力の集中が抑制され、絶縁基板のクラックを抑制することができる。
（２）前記上部電極は前記下部電極より厚いことが好ましい。ともに金属で形成されたベースおよび上部電極が絶縁基板を上下から挟むため、絶縁基板における応力の集中が緩和され、クラックを効果的に抑制することができる。
（３）前記絶縁基板の上面における前記上部電極の形状は、前記絶縁基板の下面における前記下部電極の形状と同一であることが好ましい。これにより、絶縁基板、下部電極および上部電極で平行平板キャパシタを形成し、所望のキャパシタンスを得ることができる。
（４）前記絶縁基板はチタン酸バリウムにより形成され、前記下部電極および前記上部電極は金を含み、前記ベースは銅を含むことが好ましい。これにより、ベースと絶縁基板とで熱膨張係数に違いがある場合でも、クラックを抑制することができる。またキャパシタンスを大きくすることができる。
（５）前記下部電極は直線状の辺を備え、前記辺には切り込みが設けられていることが好ましい。これにより絶縁基板の辺における応力の集中を抑制し、クラックを抑制することができる。
【００１０】
本発明の実施例について説明する。
【実施例１】
【００１１】
図１Ａは実施例１に係る半導体装置１００を例示する平面図である。図１Ｂは図１Ａの線Ａ−Ａに沿った断面図である。図１Ａおよび図１Ｂに示すように、半導体装置１００（電子装置）は、ベース１０、枠体１２、チップ１４、１６、２０および２２、半導体チップ１８、ならびに２つのフィードスルー３０を備える。Ｘ方向は２つのフィードスルー３０が並ぶ方向である。Ｙ方向は、枠体１２の壁のうちフィードスルー３０の設けられる壁が延伸する方向である。Ｚ方向はＸＹ平面の法線方向である。
【００１２】
図１Ｂに示すようにベース１０は例えば、−Ｚ側から順に銅（Ｃｕ）層１０ａ、モリブデン（Ｍｏ）層１０ｂ、Ｃｕ層１０ｃを積層したものである。ベース１０は他の金属により形成されてもよい。図１Ａに示すように、ベース１０の±Ｙ側の側面には凹部１１が設けられている。凹部１１に例えばネジをはめ込むことで、ベース１０を基板に実装する。
【００１３】
ベース１０、枠体１２、リッド１３およびフィードスルー３０はパッケージを構成する。パッケージに収納される電子部品は、例えばチップ１４、１６、２０および２２、半導体チップ１８である。これらの電子部品は、例えば金および錫（Ａｕ−Ｓｎ）の合金により形成されたロウ材１５により、ベース１０のＣｕ層１０ｃの上面に設けられる。枠体１２は、リング状の部材であり、例えばコバールなどの金属により形成されている。リッド１３はコバールなどの金属により形成されている。図１Ａに示すように、枠体１２は、ＸＹ平面内において、チップ１４、１６、２０および２２、半導体チップ１８を囲む。ベース１０、枠体１２およびリッド１３により、チップ１４、１６、２０および２２、半導体チップ１８は気密封止される。
【００１４】
図１Ａに示すように、枠体１２のＸ方向において対向する２つの壁には開口部１２ａが設けられており、２つの開口部１２ａのそれぞれにフィードスルー３０が挿入されている。フィードスルー３０は、ボディ３２および３４、配線パターン３６を備える。図１Ａに示すように、ボディ３２は、突出部３２ａを有するＴ字形状の部材である。突出部３２ａは、開口部１２ａのＹ方向の両側において枠体１２の外壁に沿って突出する。配線パターン３６は、ボディ３２の上面に設けられ、Ｘ方向に伸びている。ボディ３２および３４は例えばセラミックス等の絶縁体により形成され、配線パターン３６は例えばＡｕなどの金属により形成されている。ボディ３２および３４の表面に不図示の金属層が設けられている。フィードスルー３０とベース１０および枠体１２の内壁との間には例えばロウ材が充填され、フィードスルー３０はロウ材によりベース１０および枠体１２に固定されている。
【００１５】
図１Ａに示すように、フィードスルー３０の配線パターン３６とチップ１４、チップ１４とチップ１６、チップ１６と半導体チップ１８、半導体チップ１８とチップ２０、チップ２０とチップ２２、チップ２２と配線パターン３６とは、それぞれボンディングワイヤ２４により電気的に接続されている。ボンディングワイヤ２４は例えばＡｕなどの金属により形成されている。
【００１６】
半導体チップ１８は基板、および基板上に設けられた窒化物半導体層を含む。窒化物半導体層には例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が形成されている。例えば、基板は炭化シリコン（ＳｉＣ）、ＦＥＴのチャネル層は窒化ガリウム（ＧａＮ）、電子供給層は窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。後述するように、チップ１４および２２は例えば伝送線路を含み、チップ１６および２０は例えばキャパシタを含む。
【００１７】
２つのリード４０の一方（入力端子）から配線パターン３６に、例えば高周波（Radio Frequency：ＲＦ）信号が入力され、２つのリード４０のうち他方（出力端子）からＲＦ信号が出力される。またリード４０には、半導体チップ１８のＦＥＴのバイアス電圧が入力される。フィードスルー３０は伝送線路として機能し、ＲＦ信号がフィードスルー３０の配線パターン３６を流れる。ＲＦ信号の周波数において、チップ１４および１６、ならびにチップ２０および２２は、フィードスルー３０と半導体チップ１８との間のインピーダンスを整合する整合回路として機能する。半導体装置１００は例えばＲＦ信号を増幅する増幅器として機能する。
【００１８】
図２Ａは実施例１に係るチップ１６を例示する下面図である。図２Ｂは実施例１に係るチップ１６を例示する上面図である。図２Ｃは図２Ａおよび図２Ｂの線Ｂ−Ｂに沿った断面図である。図３は図２Ａの円Ｃ１で囲んだ部分を拡大した図である。チップ２０はチップ１６と同じ構成を有する。チップ１４および２２については図１３Ａ〜図１３Ｃにおいて後述する。
【００１９】
図２Ａから図２Ｃに示すように、チップ１６は絶縁基板５０、下部電極５２および上部電極５４を備える。図２Ａおよび図２Ｃに示すように絶縁基板５０の下面に下部電極５２が設けられ、図２Ｂおよび図２Ｃに示すように絶縁基板５０の上面に上部電極５４（金属層）が設けられている。絶縁基板５０、下部電極５２および上部電極５４はキャパシタを形成する。下部電極５２は、図１Ｂに示したロウ材１５によりベース１０の上面に接合される。下部電極５２およびベース１０は基準電位（例えばグランド電位）を有する。上部電極５４には図１Ａおよび図１Ｂに示したボンディングワイヤ２４が電気的に接続される。絶縁基板５０は、例えば厚さ０．２ｍｍのチタン酸バリウム（ＢａＴｉＯ３）などのセラミックスにより形成された矩形の基板である。絶縁基板５０のＸ方向の長さＬ１は例えば２．５ｍｍ以下、Ｙ方向の長さＬ２は例えば３．５ｍｍ以下である。
【００２０】
下部電極５２および上部電極５４は、矩形の角部が直線状に欠如した（カットされた）形状を有するベタ電極である。図２Ａに示すように、下部電極５２には、Ｘ方向に延伸する一辺とＹ方向に延伸する一辺とを接続する直線部５１が形成されている。４つの直線部５１は、矩形の四隅に対応する位置に設けられている。図３に示す直線部５１のＸ方向の長さＬ３およびＹ方向の長さＬ４は、ともに例えば０．０５ｍｍ以上、０．１ｍｍ以下である。Ｘ方向およびＹ方向における絶縁基板５０の端部から下部電極５２の端部までの距離Ｄ１は例えば０．１ｍｍ以下である。上部電極５４の絶縁基板５０の上面における形状は、下部電極５２の絶縁基板５０の下面における形状と同一である。図２Ｂに示すように、上部電極５４には、直線部５３が形成されている。このように、下部電極５２および上部電極５４のＸＹ平面内の形状は八角形である。下部電極５２および上部電極５４は例えばＡｕなどの金属により形成されている。下部電極５２の厚さは例えば２μｍであり、上部電極５４の厚さは例えば４μｍである。チップ２０はチップ１４と同じ構成を有する。
【００２１】
次に比較例について説明する。図４Ａは比較例に係るチップ１６Ｒを例示する下面図である。図４Ｂは図４Ａの線Ｃ−Ｃに沿った断面図である。図４Ａおよび図４Ｂに示すように、下部電極５２は絶縁基板５０と同一の形状を有し、絶縁基板５０の下面全体に設けられている。上部電極５４は絶縁基板５０の上面全体に設けられている。下部電極５２に直線部５１は形成されておらず、上部電極５４に直線部５３は形成されていない。
【００２２】
チップ１６および１６Ｒなどの電子部品は、ロウ材１５によりベース１０の上面に接合される。ロウ材１５は、例えばＳｎ組成比が２２％のＡｕ−Ｓｎ合金などの金属により形成されている。接合の際、ベース１０および電子部品をロウ材１５の融点（例えば３２０℃）以上の温度まで加熱し、その後に常温まで冷却することでロウ材１５を固化する。接着剤による接着に比べ、ロウ材１５による接合では温度が高い。ベース１０は２つのＣｕ層１０ａおよび１０ｃを含むため、ベース１０の熱膨張係数はＣｕの熱膨張係数である１６．７×１０−６／Ｋにほぼ等しい。一方、絶縁基板５０を形成するＢａＴｉＯ３の熱膨張係数は３４．０×１０−６／Ｋである。このようにベース１０と絶縁基板５０とで熱膨張係数に違いがあるため、温度変化に伴い絶縁基板５０に応力が発生する。また、絶縁基板５０は絶縁体で形成されているため、金属に比べて脆い。さらに、ロウ材１５は接着剤に比べ固く、チップ１６および１６Ｒをベース１０に強固に接合する。したがって絶縁基板５０に応力が集中すると、絶縁基板５０にクラックが発生する恐れがある。特に、絶縁基板５０の材料としてＢａＴｉＯ３など比誘電率の高い材料を用いると、絶縁基板５０がより脆くなる。実施例１によれば、下部電極５２に直線部５１を形成することで、応力の集中を抑制し、絶縁基板５０のクラックを抑制することができる。
【００２３】
実施例１および比較例において、ロウ材１５を用いてチップ１６および１６Ｒをベース１０に実装する工程における絶縁基板５０の応力のシミュレーションを行った。シミュレーションの条件は以下のものである。
ベース１０のＣｕ層１０ａの厚さ：３ｍｍ
Ｃｕ層１０ｃの厚さ：１ｍｍ
Ｍｏ層１０ｂの厚さ：２ｍｍ
絶縁基板５０の材料：ＢａＴｉＯ３
絶縁基板５０の長さＬ１：２．５ｍｍ
絶縁基板５０の長さＬ２：３．５ｍｍ
絶縁基板５０の厚さ：０．２ｍｍ
下部電極５２および上部電極５４の材料：Ａｕ
下部電極５２の厚さ：２μｍ
上部電極５４の厚さ：４μｍ
距離Ｄ１：２ｍｍ
直線部５１および５３の長さＬ３、Ｌ４：１ｍｍ
ロウ材１５の材料：Ａｕ−Ｓｎ合金（Ｓｎ組成比２２％）
ベース１０とチップとの接合温度：３２０℃
シミュレーションした温度：３３０℃
【００２４】
図５Ａは比較例に係るチップ１６Ｒの絶縁基板５０における応力のシミュレーション結果を示す図である。図５Ｂは実施例１に係るチップ１６の絶縁基板５０における応力のシミュレーション結果を示す図である。図５Ａおよび図５Ｂにおいては絶縁基板５０の下部電極５２が設けられる面が上を向いている。図５Ａおよび図５Ｂに斜線で示した領域８０は応力が２Ｐａ以上の領域である。
【００２５】
図５Ａに示すように、比較例においては領域８０が絶縁基板５０の角部、および絶縁基板５０の辺の中央部などに分布した。つまり、角部および辺の中央部など狭い部分に応力が集中する。このため、円Ｃ２で囲んだ部分のように応力の高い部分と低い部分との境界において、絶縁基板５０にクラックが発生する。クラックによりチップ１６Ｒのキャパシタとしての機能が損なわれる。またクラックにより生じる絶縁基板５０の破片がパッケージ内に飛散し、半導体チップ１８に接触することで、半導体チップ１８を破壊することもある。
【００２６】
図５Ｂに示すように、比較例に比べ、実施例１においては領域８０が広い。具体的には、領域８０が絶縁基板５０の角部から辺にかけて広がっている。このように、下部電極５２に直線部５１が形成されていることにより、応力が絶縁基板５０に広く分散し、応力の集中が抑制される。また実施例１によれば、図５Ａの円Ｃ２の領域のような応力が急激に変化する部分も生じにくい。このため絶縁基板５０のクラックが抑制される。クラック抑制により、絶縁基板５０の破片による半導体チップ１８などのダメージも抑制される。このため半導体装置１００の信頼性が向上する。
【００２７】
チップ１６に温度サイクル試験を行った。温度サイクル試験では、チップ１６の実装されたベース１０を、凹部１１にネジを係合することで、Ｃｕで形成された実装基板に固定した。そして−６５〜１７５℃の温度変化を１００サイクル繰り返した。絶縁基板５０、下部電極５２および上部電極５４の材料および寸法は、図５Ｂに示したシミュレーションで用いたものと同じである。
【００２８】
図６は温度サイクル試験の結果を示す図である。縦軸は図２Ａに示した長さＬ１、横軸は長さＬ２を表す。白丸はクラックの発生しなかったサンプルの結果（クラックなし）を表し、黒丸はクラックの発生したサンプルの結果（クラックあり）を表す。Ｌ１＞２．５ｍｍかつＬ２＞３．５ｍｍのサイズの絶縁基板５０を用いると、実施例１の構成でもクラックが発生した。一方、図６中に点線で示した範囲、つまりＬ１≦２．５ｍｍかつＬ２≦３．５ｍｍの範囲において、実施例１の構成により、絶縁基板５０のクラックを抑制することができた。
【００２９】
実施例１においては上部電極５４に直線部５３が形成されている。このため、ロウ材１５による接合の際に、絶縁基板５０の上面側においても応力の集中が効果的に抑制され、クラックが抑制される。この結果、チップ１６の絶縁基板５０、下部電極５２および上部電極５４がキャパシタとして有効に機能する。
【００３０】
図２Ａおよび図２Ｂに示したように、絶縁基板５０の上面における上部電極５４の形状は、絶縁基板５０の下面における下部電極５２の形状と同じである。これにより、絶縁基板５０、下部電極５２および上部電極５４により平行平板キャパシタを形成し、所望のキャパシタンスを得ることができる。上部電極５４の形状は、例えば製造誤差の範囲内で下部電極５２の形状と同一であればよい。
【００３１】
直線部５１の長さＬ３およびＬ４は０．０５〜０．１ｍｍであることが好ましい。Ｌ３およびＬ４が０．０５ｍｍ未満の場合、直線部５１による応力集中の緩和の効果は小さく、応力が絶縁基板５０の角部に集中してしまう。Ｌ３およびＬ４を大きくすることで応力集中の緩和をすることができる。しかし、下部電極５２および上部電極５４のＸＹ平面内の面積が小さくなり、キャパシタンスが小さくなってしまう。長さＬ３およびＬ４を０．０５〜０．１ｍｍとすることで、応力の集中を抑制することができ、かつ大きなキャパシタンスを得ることができる。また下部電極５２を大きな面積を有するベタ電極とすることにより、チップ１６とベース１０との密着性を高めることができる。Ｌ３はＬ４と等しくてもよいし、異なってもよい。
【００３２】
下部電極５２の端部と絶縁基板５０の端部との距離Ｄ１が大きい場合、応力の集中が抑制される。例えばＤ１が０．２ｍｍ以上の場合、直線部を設けなくても、応力の集中が抑制され、クラックを抑制することができる。しかし下部電極５２のＸＹ平面内の面積が小さくなり、キャパシタンスが小さくなってしまう。このため、距離Ｄ１を０．１ｍｍ以下にすることが好ましい。これにより下部電極５２のＸＹ平面内の面積を大きくし、キャパシタンスを大きくすることができる。また、下部電極５２に直線部５１を形成することで、応力の集中を抑制し、クラックを抑制することができる。絶縁基板５０の上面においても、上部電極５４の端部と絶縁基板５０の端部との距離を０．１ｍｍ以下とすることが好ましい。キャパシタンスを大きくするため、Ｄ１は例えば０．０８ｍｍ以下、０．０５ｍｍ以下などとしてもよい。
【００３３】
上部電極５４の厚さは例えば４μｍであり、下部電極５２の厚さ（例えば２μｍ）より大きい。ともに金属で形成されたベース１０および上部電極５４が絶縁基板５０を上下から挟むため、絶縁基板５０における応力の集中が緩和され、クラックが効果的に抑制される。下部電極５２はロウ材１５と共晶を形成するため、厚くすることが難しい。したがって、下部電極５２の厚さは上部電極５４より小さくし、例えば２μｍ程度とする。上部電極５４と下部電極５２とで厚さの比は２：１でもよいし、例えば３：１などでもよい。
【００３４】
チップ１６のキャパシタンスを高めるため、絶縁基板５０はＢａＴｉＯ３のような比誘電率の高い絶縁体で形成する。このような絶縁基板５０は金属と比較して脆く、応力の集中によりクラックが発生しやすい。ベース１０は２つのＣｕ層１０ａおよび１０ｃを含むため、ベース１０の熱膨張率は１６．７×１０−６／Ｋに近くなる。絶縁基板５０の材料であるＢａＴｉＯ３の熱膨張係数は３４．０×１０−６／Ｋである。ベース１０と絶縁基板５０とで熱膨張係数に違いがあるため、温度の上昇に伴い大きな応力が発生する。下部電極５２に直線部５１が形成され、上部電極５４に直線部５３が形成されていることにより応力の集中を抑制し、絶縁基板５０のクラックを抑制することができる。また、比誘電率の高いＢａＴｉＯ３で絶縁基板５０を形成し、キャパシタンスを大きくすることができる。クラックを抑制することができるため、絶縁基板５０の材料の選択肢が多くなる。例えば比誘電率などに応じて材料を選択することができ、絶縁基板５０をＢａＴｉＯ３以外の絶縁体により形成してもよい。
【００３５】
下部電極５２および上部電極５４は例えば絶縁基板５０に近い方からチタン（Ｔｉ）層、パラジウム（Ｐｄ）層、Ａｕ層を積層し、さらにＡｕメッキ層を設けた電極でもよい。また下部電極５２および上部電極５４は上記以外の金属により形成されてもよい。ベース１０は図１Ｂに示したようにＣｕ層１０ａおよび１０ｃ、Ｍｏ層１０ｂの積層体としたが、他の構成を有してもよい。ベース１０がＣｕで形成された上面を含むことで、当該上面に電子部品が接合される。またベース１０は他の金属により形成されてもよい。ロウ材１５は、Ａｕ−Ｓｎ合金以外に、例えば半田および銀（Ａｇ）などの金属により形成されてもよい。
【００３６】
図７Ａは実施例１の変形例に係るチップ１６ａを例示する下面図である。図７Ｂはチップ１６ａを例示する上面図である。図７Ｃは図７Ａおよび図７Ｂの線Ｄ−Ｄに沿った断面図である。図７Ａから図７Ｃに示すように、Ｘ方向およびＹ方向において、下部電極５２および上部電極５４の端部と絶縁基板５０の端部とが一致している。下部電極５２および上部電極５４の面積が大きくなるため、より大きなキャパシタンスを得ることができる。また、下部電極５２は直線部５１を有し、上部電極５４は直線部５３を有する。このため絶縁基板５０における応力の集中を抑制し、クラックを抑制することができる。
【実施例２】
【００３７】
実施例２は下部電極５２および上部電極５４に曲線部を形成した例である。図８Ａは実施例２に係るチップ１６ｂを例示する下面図である。図８Ｂは図８Ａの円Ｃ３で囲んだ部分を拡大した図である。チップ１６ｂは、図１Ａおよび図１Ｂに示したベース１０の上面に搭載される。実施例１と同じ構成については説明を省略する。
【００３８】
図８Ａおよび図８Ｂに示すように、下部電極５２は、矩形の角部が曲線状にカットされた形状を有するベタ電極である。下部電極５２には、外側に凸の曲線部５５が形成されている。曲線部５５は半径Ｒ１の円弧状であり、半径Ｒ１は例えば０．５ｍｍである。Ｘ方向およびＹ方向における絶縁基板５０の端部から下部電極５２の端部までの距離Ｄ１は例えば０．１ｍｍ以下である。上部電極５４の絶縁基板５０の上面における形状は、下部電極５２の絶縁基板５０の下面における形状と同一である。下部電極５２および上部電極５４の形状は丸い角部を有する四角形である
【００３９】
実施例２において、チップ１６ｂをベース１０に実装する際の絶縁基板５０の応力のシミュレーションを行った。シミュレーションの条件は実施例１と同様とし、また曲線部５５の半径Ｒ１は０．５ｍｍとした。
【００４０】
図９は実施例２に係るチップ１６ｂの絶縁基板５０における応力のシミュレーション結果を示す図である。図９に示すように、実施例２においては領域８０が絶縁基板５０の２つの辺に沿って広がっている。このように実施例２によれば、実施例１に比較して、応力がより広く分散するため、絶縁基板５０のクラックが効果的に抑制される。半径Ｒ１は０．５ｍｍ以下または０．５ｍｍ以上でもよい。また曲線部５５は例えば楕円弧など、円弧以外の曲線でもよい。
【実施例３】
【００４１】
実施例３は下部電極５２および上部電極５４の辺に切り込みを形成した例である。図１０は実施例３に係るチップ１６ｃを例示する下面図である。チップ１６ｃは、図１Ａおよび図１Ｂに示したベース１０の上面に搭載される。実施例１と同じ構成については説明を省略する。
【００４２】
図１０に示すように、下部電極５２は、矩形の角部が直線状にカットされ、かつ辺に切り込みが形成された形状を有するベタ電極である。下部電極５２には直線部５１が形成されている。下部電極５２の四つの辺それぞれの中央部に切り込み５７が形成されている。切り込み５７のＸ方向の長さＬ５は例えば２ｍｍ、Ｙ方向の長さＬ６は例えば３ｍｍである。実施例３における直線部５１の長さは実施例１における長さと同じである。上部電極５４の絶縁基板５０の上面における形状は、下部電極５２の絶縁基板５０の下面における形状と同一である。
【００４３】
図５Ａに示したように、絶縁基板５０の角部および辺の中央部には応力が集中しやすい。実施例３によれば、下部電極５２に直線部５１を設け、辺に切り込み５７を設けるため、絶縁基板５０の角部および辺の中央部における応力の集中を効果的に抑制することができる。したがって実施例１に比べ、さらに効果的に絶縁基板５０のクラックを抑制することができる。
【００４４】
切り込み５７は辺の中央部以外に形成されてもよい。ただし、前述のように、応力の集中を効果的に抑制するためには、辺の中央部に切り込み５７を形成することが好ましい。切り込み５７は、下部電極５２の４つの辺のうち少なくとも一対の辺、つまり対向する二辺に設けられていればよい。また一辺に２つ以上の切り込み５７を設けてもよい。これにより応力の集中を効果的に抑制することができる。図８Ａに示した曲線部５５を下部電極５２に設け、さらに辺に切り込み５７を設けてもよい。実施例２および３において、図７Ａおよび図７Ｂのように、下部電極５２の端部を絶縁基板５０の端部と一致させてもよい。
【実施例４】
【００４５】
実施例４はチップに複数のキャパシタが形成されている例である。実施例４に係るチップ１６ｄは、実施例１の図１Ａおよび図１Ｂに示したベース１０の上面に搭載される。図１１Ａは実施例４に係るチップ１６ｄを例示する下面図である。図１１Ｂは実施例４に係るチップ１６ｄを例示する上面図である。図１１Ｃは図１１Ａおよび図１１Ｂの線Ｅ−Ｅに沿った断面図である。実施例１と同じ構成については説明を省略する。
【００４６】
図１１Ａおよび図１１Ｂに示すように、チップ１６ｄの絶縁基板５０はＹ方向に長い矩形の形状を有する。絶縁基板５０の長さＬ７は例えば２．５ｍｍ以下、Ｌ８は例えば３．５ｍｍ以下である。図１１Ａに示すように、下部電極５２はＹ方向に長いベタ電極であり、直線部５１を有する。下部電極５２はロウ材１５によりベース１０の上面に接合される。図１１Ｂおよび図１１Ｃに示すように、絶縁基板５０の上面に４つの上部電極６０が設けられている。図１１Ｂに示すように上部電極６０のそれぞれは、矩形の角部がカットされた形状を有するベタ電極であり、直線部６１が形成されている。４つの上部電極６０のそれぞれに図１Ａおよび図１Ｂに示したボンディングワイヤ２４が電気的に接続される。
【００４７】
実施例４によれば、下部電極５２に直線部５１を形成し、かつ４つの上部電極６０それぞれに直線部６１を形成するため、応力の集中が効果的に抑制され、絶縁基板５０のクラックが効果的に抑制される。下部電極５２および４つの上部電極６０に曲線部を設けてもよいし、少なくとも一対の辺に切り込みを形成してもよい。上部電極６０は３つ以下でもよいし、５つ以上でもよい。
【実施例５】
【００４８】
実施例５はチップに複数のキャパシタが形成されている例である。実施例５に係るチップ１６ｅは、実施例１の図１Ａおよび図１Ｂに示したベース１０の上面に搭載される。図１２Ａは実施例５に係るチップ１６ｅを例示する下面図である。図１２Ｂは図１２Ａの線Ｆ−Ｆに沿った断面図である。実施例１および４と同じ構成については説明を省略する。チップ１６ｅの上面は実施例４の図１１Ｂと同じ構成であるため説明を省略する。
【００４９】
図１２Ａおよび図１２Ｂに示すように、チップ１６ｅの絶縁基板５０の下面に４つの下部電極６２が設けられている。図１２Ａに示すように、４つの下部電極６２それぞれに直線部６３が形成されている。４つの下部電極６２はロウ材１５によりベース１０の上面に接合される。上部電極６０の絶縁基板５０の上面における形状は、下部電極６２の絶縁基板５０の下面における形状と同一である。
【００５０】
実施例５によれば、４つの上部電極６０および４つの下部電極６２それぞれに直線部を形成するため、応力の集中が効果的に抑制され、絶縁基板５０のクラックが効果的に抑制される。また、上部電極６０および下部電極６２に曲線部を設けてもよいし、少なくとも一対の辺に切り込みを形成してもよい。上部電極６０および下部電極６２は、それぞれ３つ以下でもよいし、５つ以上でもよい。
【００５１】
次にチップ１４について説明する。チップ１４は、実施例１の図１Ａおよび図１Ｂに示したベース１０の上面に搭載される。図１３Ａはチップ１４を例示する下面図である。図１３Ｂはチップ１４を例示する上面図である。図１３Ｃは図１３Ａおよび図１３Ｂの線Ｇ−Ｇに沿った断面図である。チップ２２はチップ１４と同じ構成を有する。
【００５２】
図１３Ａから図１３Ｃに示すように、チップ１４は絶縁基板７０、下部電極７２および金属層７４を備える。図１３Ａおよび図１３Ｃに示すように絶縁基板７０の下面に下部電極７２が設けられている。図１３Ｂおよび図１３Ｃに示すように絶縁基板７０の上面に金属層７４が設けられている。絶縁基板７０、下部電極７２および金属層７４は、ＲＦ信号を伝送する伝送線路を形成する。絶縁基板７０は、例えば厚さ０．２ｍｍの酸化アルミニウム（Ａｌ２Ｏ３）などの絶縁体により形成されている。下部電極７２および金属層７４は例えばＡｕなどの金属により形成されている。下部電極７２はベタ電極であり、ロウ材１５によりベース１０の上面に接合される。金属層７４は配線パターンであり、図１Ａおよび図１Ｂに示したボンディングワイヤ２４が電気的に接続され、ＲＦ信号などの電気信号を分配または結合する。下部電極７２には、例えば実施例４の直線部５１と同じ長さの直線部７１が形成されている。このため、絶縁基板７０における応力の集中が抑制され、クラックが抑制される。
【００５３】
下部電極７２に曲線部を設けてもよいし、少なくとも一対の辺に切り込みを形成してもよい。また、半導体チップ１８の下部電極も実施例１〜５のいずれかと同様の形状とすることができる。これにより、半導体チップ１８のクラックを抑制することができる。
【００５４】
実施例１の図１Ａおよび図１Ｂに示した半導体装置１００に実施例４に係るチップ１６ｄまたは実施例５に係るチップ１６ｅ、チップ１４および２２を適用する。チップにより整合回路を形成することができる。図１３Ｂに示した金属層７４の＋Ｘ側端部を、図１Ａおよび図１Ｂに示したフィードスルー３０の配線パターン３６とボンディングワイヤ２４で電気的に接続する。金属層７４の−Ｘ側の４つの端部を、図１１Ｂおよび図１２Ａに示した上部電極６０とボンディングワイヤ２４で電気的に接続する。また半導体チップ１８のＦＥＴの電極を上部電極６０とボンディングワイヤ２４で電気的に接続する。各電子部品の下部電極はベース１０の上面に接合され、基準電位を有する。ＲＦ信号の周波数において、チップ１４および１６、ならびにチップ２０および２２は、フィードスルー３０と半導体チップ１８との間のインピーダンスを整合する整合回路として機能する。
【００５５】
チップ１４、１６、２０および２２、ならびに半導体チップ１８をベース１０に実装する際、ベース１０を例えばロウ材１５の融点である３２０℃以上まで加熱する。チップ１４および２２の実装、チップ１６および２０の実装、ならびに半導体チップ１８の実装のために、熱処理は３回行われる。チップ１４および２２の絶縁基板は例えばＡｌ２Ｏ３で形成されているため、高い耐熱性を有する。一方、チップ１６および２０の絶縁基板は例えばＢａＴｉＯ３で形成されているため、耐熱性がチップ１４および２２より低い。また半導体チップ１８は熱により劣化する可能性がある。そこで、チップ１４および２２を最初に実装し、次にチップ１６および２０を実装し，最後に半導体チップ１８を実装する。これにより、チップ１４および２２は３回加熱され、チップ１６および２０は２回加熱され、半導体チップ１８は１回のみ加熱されることになる。この結果、チップ１４、１６、２０および２２、ならびに半導体チップ１８の熱によるダメージを抑制することができる。
【００５６】
チップ１６および２０は絶縁基板にＢａＴｉＯ３を用いたキャパシタとしたが、絶縁基板には例えばＡｌ２Ｏ３などの絶縁体を用いてもよい。チップ１４および２２は絶縁基板にＡｌ２Ｏ３を用いた伝送線路としたが、絶縁基板には例えばＢａＴｉＯ３などの絶縁体を用いてもよい。また、チップ１４、１６、２０および２２は、キャパシタおよび伝送線路以外に、例えばインダクタなどを含んでもよい。
【００５７】
実施例１〜５において、半導体チップ１８は基板、および基板上に設けられた半導体層を含む。基板はＳｉＣ、シリコン（Ｓｉ）、サファイア、ＧａＮなどにより形成される。半導体層には、例えば窒化物半導体を含むＦＥＴなどが形成されている。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えばＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。半導体チップ１８には、窒化物半導体以外に、例えば砒素系半導体などの化合物半導体を用いてもよい。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。この場合、半導体チップ１８の基板をＧａＡｓで形成してもよい。また半導体チップ１８にはＦＥＴ以外のトランジスタなどが形成されていてもよい。半導体装置は例えば増幅器として機能するが、他の機能を有してもよい。
【００５８】
電子装置に含まれるチップは３つ以下でもよいし、５つ以上でもよい。半導体チップ１８は２つ以上でもよい。また実施例１〜５では半導体装置を例としたが、半導体チップ１８を含まない電子装置にも実施例１〜５は適用可能である。
【００５９】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６０】
１０                                  ベース
１１                                  凹部
１２                                  枠体
１２ａ                                開口部
１３                                  リッド
１４、１６、１６ａ、１６ｂ、１６ｃ、
１６ｄ、１６ｅ、２０、２２                チップ
１５                                  ロウ材
１８                                  半導体チップ
２４                                  ボンディングワイヤ
３０                                  フィードスルー
３２、３４                            ボディ
３２ａ                                突出部
３６                                  配線パターン
４０                                  リード
５０、７０                            絶縁基板
５１、５３、６１、６３、７１          直線部
５２、６２、７２                      下部電極
５５                                  曲線部
５４、６０                            上部電極
５７                                  切り込み
７４                                  金属層
８０                                  領域
１００                                半導体装置
【図１Ａ】
0006584928.tif 000002
【図１Ｂ】
0006584928.tif 000003
【図２Ａ】
0006584928.tif 000004
【図２Ｂ】
0006584928.tif 000005
【図２Ｃ】
0006584928.tif 000006
【図３】
0006584928.tif 000007
【図４Ａ】
0006584928.tif 000008
【図４Ｂ】
0006584928.tif 000009
【図５Ａ】
0006584928.tif 000010
【図５Ｂ】
0006584928.tif 000011
【図６】
0006584928.tif 000012
【図７Ａ】
0006584928.tif 000013
【図７Ｂ】
0006584928.tif 000014
【図７Ｃ】
0006584928.tif 000015
【図８Ａ】
0006584928.tif 000016
【図８Ｂ】
0006584928.tif 000017
【図９】
0006584928.tif 000018
【図１０】
0006584928.tif 000019
【図１１Ａ】
0006584928.tif 000020
【図１１Ｂ】
0006584928.tif 000021
【図１１Ｃ】
0006584928.tif 000022
【図１２Ａ】
0006584928.tif 000023
【図１２Ｂ】
0006584928.tif 000024
【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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