(57)【特許請求の範囲】
【請求項１】
入力されたＢｉｎ値の回数の下位ビットをカウントする第１の下位ビットカウンタ及び第２の下位ビットカウンタと、
前記第１の下位ビットカウンタ及び前記第２の下位ビットカウンタの桁上げ信号が入力されるとともに、入力された前記Ｂｉｎ値の回数の上位ビットをカウントする上位ビットカウンタと、
１サイクル分の動作において、前記第１の下位ビットカウンタと前記第２の下位ビットカウンタとによるカウント動作を切替え、前記第１の下位ビットカウンタと前記上位ビットカウンタによるカウント動作中に、前記上位ビットカウンタのカウント値と前記第２の下位ビットカウンタのカウント値の読み出しを実行し、前記第２の下位ビットカウンタと前記上位ビットカウンタによるカウント動作中に、前記上位ビットカウンタのカウント値と前記第１の下位ビットカウンタのカウント値の読み出しを実行する制御回路と、を備えるヒストグラムカウンタ。
【請求項２】
前記第１の下位ビットカウンタ及び前記第２の下位ビットカウンタは、前記上位ビットカウンタの前記カウント値の読み出し及びリセットに要する時間の間にカウントされる前記Ｂｉｎ値の最大カウント値をカウント可能なビット数を有する
請求項１に記載のヒストグラムカウンタ。
【請求項３】
前記第１の下位ビットカウンタは、第１の記憶回路により構成され、
前記第２の下位ビットカウンタは、第２の記憶回路により構成され、
前記上位ビットカウンタは、第３の記憶回路により構成される
請求項１又は２に記載のヒストグラムカウンタ。
【請求項４】
前記第１の下位ビットカウンタ、前記第２の下位ビットカウンタ、及び前記上位ビットカウンタは、ＲＡＭにより構成される
請求項１乃至請求項３のいずれか１項に記載のヒストグラムカウンタ。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のヒストグラムカウンタを備える
放射線検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ヒストグラムカウンタ及び放射線検出回路に関する。
【背景技術】
【０００２】
放射線検出装置やガスクロマトグラフなどにおいて、ヒストグラムを生成するために、ヒストグラムカウンタが利用されている。ヒストグラムカウンタに、カウント動作を実行できないカウント動作不可期間がある場合、この期間に発生したイベントをカウントできないため、ヒストグラムの精度が劣化する。
【０００３】
従来、カウント動作不可期間のないヒストグラムカウンタとして、２つの独立したカウンタを備えるものが提案されている。このヒストグラムカウンタでは、１サイクルごとに、カウント動作を実行するカウンタと、カウント値の読み出しを実行するカウンタと、を入れ替えることにより、カウント動作不可期間をなくしている。しかしながら、このヒストグラムカウンタは、大容量の記憶回路により構成されるカウンタを２つ備えるため、回路面積が大きいという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２１７１１８号公報
【非特許文献】
【０００５】
【非特許文献１】Phase Digitizing ： A New Method for Capturing and analyzing Spread Spectrum Signals, Hewlett Packard Journal, P33, February 28, 1989.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタ及び放射線検出回路を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係るヒストグラムカウンタは、第１の下位ビットカウンタと、第２の下位ビットカウンタと、上位ビットカウンタと、制御回路と、を備える。第１の下位ビットカウンタは、入力されたＢｉｎ値の回数の下位ビットをカウントする。第２の下位ビットカウンタは、入力されたＢｉｎ値の回数の下位ビットをカウントする。上位ビットカウンタは、入力されたＢｉｎ値の回数の上位ビットをカウントする。制御回路は、第１の下位ビットカウンタ、第２の下位ビットカウンタ、及び上位ビットカウンタの、カウント動作の制御及びカウント値の読み出しを実行する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るヒストグラムカウンタの一例を示す図。
【図２】図１のヒストグラムカウンタの動作状態の遷移を示す状態遷移図。
【図３】図１のヒストグラムカウンタの動作の具体例を示すタイミングチャート。
【図４】ヒストグラムカウンタの従来例１を示す図。
【図５】ヒストグラムカウンタの従来例２を示す図。
【図６】ヒストグラムカウンタの従来例３を示す図。
【図７】第１実施形態に係るヒストグラムカウンタと、従来例１〜３に係るヒストグラムカウンタと、の比較結果を示す図。
【図８】第２実施形態に係るヒストグラムカウンタの一例を示す図。
【図９】第３実施形態に係る放射線検出装置の一例を示す図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態に係るヒストグラムカウンタについて、図１〜図７を参照して説明する。本実施形態では、後述する下位ビットカウンタ及び上位ビットカウンタが、それぞれ独立した記憶回路により構成される場合を例に説明する。
【００１１】
図１は、本実施形態に係るヒストグラムカウンタの一例を示す図である。図１のヒストグラムカウンタは、制御回路１と、下位ビットカウンタ２Ａ，２Ｂと、マルチプレクサ３と、上位ビットカウンタ４と、マルチプレクサ５と、を備える。
【００１２】
制御回路１は、外部装置から、読み出しトリガと、カウントトリガと、Ｂｉｎ値と、を入力され、読み出し値を出力する。
【００１３】
読み出しトリガは、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４によりカウントされたカウント値の読み出しを指示するトリガであり、所定の時間間隔で入力される。以下、読み出しトリガが入力される時間間隔をサイクル期間という。
【００１４】
Ｂｉｎ値は、ヒストグラムカウンタによるカウントの対象となる値である。制御回路１には、予め設定された範囲（例えば、０〜２５５）に含まれる任意のＢｉｎ値が、任意のタイミングで入力される。ヒストグラムカウンタは、サイクル期間の間に各Ｂｉｎ値が入力された回数をカウントする。
【００１５】
カウントトリガは、入力されたＢｉｎ値のカウントを指示するトリガである。カウントトリガは，任意のＢｉｎ値が入力された際に併せて入力される。
【００１６】
読み出し値は、サイクル期間の間にカウントされた各Ｂｉｎ値のカウント値のことである。本実施形態では、各Ｂｉｎ値のカウント値は、下位ビットと、上位ビットと、に分けてカウントされる。各Ｂｉｎ値の読み出し値は、各Ｂｉｎ値の下位ビットのカウント値と、各Ｂｉｎ値の上位ビットのカウント値と、に基づいて計算される。
【００１７】
制御回路１は、入力された読み出しトリガ、Ｂｉｎ値、及びカウントトリガに応じて、下位ビットカウンタ２Ａ，２Ｂ、マルチプレクサ３、上位ビットカウンタ４、及びマルチプレクサ５を制御する。具体的には、制御回路１は、制御信号により、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４の動作を制御する。また、制御回路１は、切替信号により、マルチプレクサ３，５の出力信号の切替を制御する。制御回路１による制御は、制御回路１が、制御シーケンスを実行することにより実現される。制御回路１による制御について、詳しくは後述する。
【００１８】
制御回路１は、汎用目的プロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理回路（ＰＬＤ）、専用集積回路、及びこれらの組合せを用いて構成することができる。プロセッサとして、例えば、中央処理装置（CPU）、マイクロプロセッサ、デジタル信号プロセッサ（DSP）、コントローラ、マイクロコントローラ、状態マシン、特定用途向け集積回路等も含まれてよい。
【００１９】
下位ビットカウンタ２Ａ（第１の下位ビットカウンタ）は、制御回路１に入力されたＢｉｎ値の回数の下位ビットをカウントし、カウント値を記憶する。下位ビットカウンタ２Ａは、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第１の記憶回路）により構成される。
【００２０】
下位ビットカウンタ２Ａは、Ｂｉｎ値のカウント値の下位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、各Ｂｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致する。したがって、Ｂｉｎ値が０〜２５５の場合、２５６個のＢｉｎ値用カウンタが設けられる。
【００２１】
また、Ｂｉｎ値用カウンタは、複数のＢｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致しない。例えば、Ｂｉｎ値用カウンタが、４つのＢｉｎ値に対して１つ設けられ、Ｂｉｎ値が０〜２５５の場合、６４個のＢｉｎ値用カウンタが設けられる。
【００２２】
以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の下位ビットに相当する。
【００２３】
各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をｎとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の下位ビットのカウント値）は０〜２ｎ−１となる。ＢｉｎＸ値カウンタは、カウント値が２ｎ−１を超えると、桁上げ信号を出力し、カウント値をリセットする。桁上げ信号は、マルチプレクサ３を介して、上位ビットカウンタ４に入力される。
【００２４】
下位ビットカウンタ２Ｂ（第２の下位ビットカウンタ）は、制御回路１に入力されたＢｉｎ値の回数の下位ビットをカウントし、カウント値を記憶する。下位ビットカウンタ２Ｂは、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第２の記憶回路）により構成される。
【００２５】
下位ビットカウンタ２Ｂは、Ｂｉｎ値のカウント値の下位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、各Ｂｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致する。したがって、Ｂｉｎ値が０〜２５５の場合、２５６個のＢｉｎ値用カウンタが設けられる。
【００２６】
また、Ｂｉｎ値用カウンタは、複数のＢｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致しない。例えば、Ｂｉｎ値用カウンタが、４つのＢｉｎ値に対して１つ設けられ、Ｂｉｎ値が０〜２５５の場合、６４個のＢｉｎ値用カウンタが設けられる。
【００２７】
以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の下位ビットに相当する。
【００２８】
各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をｎとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の下位ビットのカウント値）は０〜２ｎ−１となる。ＢｉｎＸ値カウンタは、カウント値が２ｎ−１を超えると、桁上げ信号を出力し、カウント値をリセットする。桁上げ信号は、マルチプレクサ３を介して、上位ビットカウンタ４に入力される。
【００２９】
マルチプレクサ３は、下位ビットカウンタ２Ａ，２Ｂから桁上げ信号を入力される。マルチプレクサ３は、入力された２つの桁上げ信号のうち、一方の桁上げ信号を選択的に出力する。マルチプレクサ３が出力した桁上げ信号は、上位ビットカウンタ４に入力される。マルチプレクサ３の出力信号（桁上げ信号）の切替は、制御回路１により制御される。
【００３０】
上位ビットカウンタ４は、Ｂｉｎ値のカウント値の上位ビットをカウントする。上位ビットカウンタ４は、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第３の記憶回路）により構成される。
【００３１】
上位ビットカウンタ４は、Ｂｉｎ値のカウント値の上位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、下位ビットカウンタ２Ａ，２Ｂと同様に、各Ｂｉｎ値に対して１つ設けられてもよいし、複数のＢｉｎ値に対して１つ設けられてもよい。
【００３２】
以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の上位ビットに相当する。
【００３３】
各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をＮとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の上位ビットのカウント値）は０〜２Ｎ−１となる。上位ビットカウンタ４のＢｉｎ値用カウンタは、マルチプレクサ３から桁上げ信号を入力される度に、カウント値が１大きくなる。
【００３４】
制御回路１は、各Ｂｉｎ値の下位ビットのカウント値と、各Ｂｉｎ値の上位ビットのカウント値の２ｎ倍と、の合計値を、各Ｂｉｎ値の読み出し値として出力する。
【００３５】
マルチプレクサ５は、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４からカウント値を入力される。マルチプレクサ５は、入力された３つのカウント値のうち、１つのカウント値を選択的に出力する。マルチプレクサ３が出力したカウント値は、制御回路１に入力される。マルチプレクサ５の出力信号（カウント値）の切替は、制御回路１により制御される。
【００３６】
次に、図１のヒストグラムカウンタの動作について説明する。図２は、図１のヒストグラムカウンタの動作状態の遷移を示す状態遷移図である。
【００３７】
状態Ｓ１は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第１のカウント動作）を実行している状態である。
【００３８】
状態Ｓ１では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作可能な状態に制御され、下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ｂのカウント値を出力する状態に制御される。状態Ｓ１において、下位ビットカウンタ２Ｂのカウント値は０である。マルチプレクサ５は、出力信号を停止された状態に制御されてもよい。
【００３９】
制御回路１に読み出しトリガが入力されると、ヒストグラムカウンタの動作状態は、状態Ｓ１から状態Ｓ２に遷移する。
【００４０】
状態Ｓ２は、ヒストグラムカウンタが、下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第２のカウント動作）を実行し、上位ビットカウンタ４（上位）のカウント値の読み出しを実行している状態である。
【００４１】
状態Ｓ２では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作不能な状態に制御され、下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、上位ビットカウンタ４のカウント値を出力する状態に制御される。
【００４２】
上位ビットカウンタ４のカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、上位ビットカウンタ４のカウント値は、制御回路１により読み出される。制御回路１は、入力された上位ビットカウンタ４のカウント値を一時的に記憶する。
【００４３】
上位ビットカウンタ４のカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ２から状態Ｓ３に遷移する。
【００４４】
状態Ｓ３は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第３のカウント動作）を実行し、下位ビットカウンタ２Ａ（下位Ａ）のカウント値の読み出しを実行している状態である。上位ビットカウンタ４は、カウント値の読み出しが完了すると、カウント値をリセットし、カウント動作を開始する。
【００４５】
状態Ｓ３では、制御信号により、下位ビットカウンタ２Ａは、カウント動作不能な状態に制御され、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ａのカウント値を出力する状態に制御される。
【００４６】
下位ビットカウンタ２Ａのカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、下位ビットカウンタ２Ａのカウント値は、制御回路１により読み出される。制御回路１は、入力された下位ビットカウンタ２Ａのカウント値を一時的に記憶する。そして、制御回路１は、下位ビットカウンタ２Ａのカウント値と、上位ビットカウンタ４のカウント値の２ｎ倍と、を合計した値を、前回のサイクルの読み出し値として出力する。
【００４７】
下位ビットカウンタ２Ａのカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ３から状態Ｓ４に遷移する。
【００４８】
状態Ｓ４は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第３のカウント動作）を実行している状態である。状態Ｓ４は、状態Ｓ１に対応する動作状態である。
【００４９】
状態Ｓ４では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御され、下位ビットカウンタ２Ａは、カウント動作不能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ａのカウント値を出力する状態に制御される。状態Ｓ４において、下位ビットカウンタ２Ａのカウント値は０である。マルチプレクサ５は、出力信号を停止された状態に制御されてもよい。
【００５０】
制御回路１に読み出しトリガが入力されると、ヒストグラムカウンタの動作状態は、状態Ｓ４から状態Ｓ５に遷移する。
【００５１】
状態Ｓ５は、ヒストグラムカウンタが、下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第４のカウント動作）を実行し、上位ビットカウンタ４（上位）のカウント値の読み出しを実行している状態である。状態Ｓ５は、状態Ｓ２に対応する動作状態である。
【００５２】
状態Ｓ５では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御され、下位ビットカウンタ２Ａは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、上位ビットカウンタ４のカウント値を出力する状態に制御される。
【００５３】
上位ビットカウンタ４のカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、上位ビットカウンタ４のカウント値は、制御回路１により読み出される。制御回路１は、入力された上位ビットカウンタ４のカウント値を一時的に記憶する。
【００５４】
上位ビットカウンタ４のカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ５から状態Ｓ６に遷移する。
【００５５】
状態Ｓ６は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第１のカウント動作）を実行し、下位ビットカウンタ２Ｂ（下位Ｂ）のカウント値の読み出しを実行している状態である。上位ビットカウンタ４は、カウント値の読み出しが完了すると、カウント値をリセットし、カウント動作を開始する。状態Ｓ６は、状態Ｓ３に対応する動作状態である。
【００５６】
状態Ｓ６では、制御信号により、下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御され、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ｂのカウント値を出力する状態に制御される。
【００５７】
下位ビットカウンタ２Ｂのカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、下位ビットカウンタ２Ｂのカウント値は、制御回路１により読み出される。制御回路１は、入力された下位ビットカウンタ２Ｂのカウント値を一時的に記憶する。そして、制御回路１は、下位ビットカウンタ２Ｂのカウント値と、上位ビットカウンタ４のカウント値の２ｎ倍と、を合計した値を、前回のサイクルの読み出し値として出力する。
【００５８】
下位ビットカウンタ２Ｂのカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ６から状態Ｓ１に遷移する。
【００５９】
ヒストグラムカウンタは、以上説明した状態Ｓ１〜Ｓ６の動作状態を繰り返しながら動作する。状態Ｓ２〜Ｓ４及び状態Ｓ５〜Ｓ１が、それぞれヒストグラムカウンタの１サイクル分の動作に相当する。
【００６０】
図３は、図１のヒストグラムカウンタの動作の具体例を示すタイミングチャートである。図３の例では、３つのサイクル１〜３のタイミングチャートが示されている。また、図３の例では、読み出しトリガ及びカウントトリガの入力は、読み出しトリガ及びカウントトリガの立ち上がりにそれぞれ相当する。また、図３の例では、一例として、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４の４ビットのＢｉｎ１用カウンタのカウント値が示されている。
【００６１】
まず、サイクル１について説明する。サイクル１は、制御回路１に１つ目の読み出しトリガが入力されてから、２つ目の読み出しトリガが入力されるまでの期間である。
【００６２】
制御回路１は、１つ目の読み出しトリガが入力されると、サイクル１を開始し、下位ビットカウンタ２Ａにカウント動作を開始させる。すなわち、制御回路１は、下位ビットカウンタ２Ａを、カウント動作可能な状態に制御する。また、制御回路１は、下位ビットカウンタ２Ｂにカウント値を保持させ、上位ビットカウンタ４のカウント値の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ５に相当する。
【００６３】
上位ビットカウンタ４のカウント値の読み出しが完了すると、制御回路１は、読み出した上位ビットのカウント値を一時記憶し、上位ビットカウンタ４のカウント値をリセットし、上位ビットカウンタ４にカウント動作を開始させ、下位ビットカウンタ２Ｂのカウント値の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ６に相当する。
【００６４】
以上のことからわかるように、下位ビットカウンタ２Ａは、制御回路１が上位ビットカウンタ４のカウント値の読み出し及びリセットを実行している間、単独でＢｉｎ値をカウントする必要がある。下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタのビット数が小さいと、この期間にカウント値の繰り上げが発生する。しかしながら、上位ビットカウンタ４は、カウント値の読み出し中であるため、繰り上げ信号に応じてカウント値を繰り上げることができない。この結果、カウント値の繰り上げが上位ビットのカウント値に反映されず、ヒストグラムの精度が劣化する。
【００６５】
このため、下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタは、上位ビットカウンタ４のカウント値の読み出し及びリセットに要する時間ｔの間にカウントされるＢｉｎ値の最大カウント値をカウント可能なビット数を有するのが好ましい。例えば、時間ｔの間に、あるＢｉｔ値が最大で１０回入力される、すなわち、最大カウント値が１０である場合、各Ｂｉｎ値用カウンタのビット数を、４ビット以上とすればよい。最大カウント値は、実験やシミュレーションにより求めればよい。
【００６６】
下位ビットカウンタ２Ｂのカウント値の読み出しが完了すると、制御回路１は、読み出した下位ビットのカウント値を一時記憶し、一時記憶した上位ビット及び下位ビットのカウント値に基づいて、読み出し値を計算し、計算した読み出し値を、サイクル１の前のサイクル（図示省略）の読み出し値として出力する。読み出し値の計算方法は、上述の通りである。
【００６７】
また、制御回路１は、下位ビットカウンタ２Ｂのカウント値をリセットし、下位ビットカウンタ２Ｂの動作を停止させる。すなわち、制御回路１は、下位ビットカウンタ２Ｂを、カウント動作不能な状態に制御する。このときのヒストグラムカウンタの動作状態は、状態Ｓ１に相当する。
【００６８】
以降、２つ目の読み出しトリガが入力されるまで、状態Ｓ１が継続される。すなわち、ヒストグラムカウンタは、下位ビットカウンタ２Ａ及び上位ビットカウンタ４によるカウント動作を継続する。
【００６９】
図３の例では、サイクル１において、制御回路１に、Ｂｉｎ値１，２，１，５が順に入力されており、それぞれのＢｉｎ値に対応するカウントトリガが入力されている。制御回路１は、Ｂｉｎ値１に対応するカウントトリガが入力されると、下位ビットカウンタ２ＡのＢｉｎ１用カウンタにカウントトリガを入力する。Ｂｉｎ１用カウンタは、制御回路１からカウントトリガを入力される度に、保持しているカウント値を１大きくする。結果として、サイクル１の終了時において、Ｂｉｎ１用カウンタのカウント値は、２となる。
【００７０】
本実施形態では、下位ビットカウンタ２Ａは、独立した記憶回路により構成されている。このため、上記のように、下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタのカウント値の更新は、下位ビットカウンタ２Ａが行う。
【００７１】
次に、サイクル２について説明する。サイクル２は、制御回路１に２つ目の読み出しトリガが入力されてから、３つ目の読み出しトリガが入力されるまでの期間である。
【００７２】
制御回路１は、２つ目の読み出しトリガが入力されると、サイクル２を開始し、下位ビットカウンタ２Ｂにカウント動作を開始させる。すなわち、制御回路１は、下位ビットカウンタ２Ｂを、カウント動作可能な状態に制御する。また、制御回路１は、下位ビットカウンタ２Ａにカウント値（２）を保持させ、上位ビットカウンタ４のカウント値（０）の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ２に相当する。
【００７３】
上位ビットカウンタ４のカウント値の読み出しが完了すると、制御回路１は、読み出した上位ビットのカウント値を一時記憶し、上位ビットカウンタ４のカウント値をリセットし、上位ビットカウンタ４にカウント動作を開始させ、下位ビットカウンタ２Ａのカウント値（２）の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ３に相当する。
【００７４】
以上のことからわかるように、下位ビットカウンタ２Ｂは、制御回路１が上位ビットカウンタ４のカウント値の読み出し及びリセットを実行している間、単独でＢｉｎ値をカウントする必要がある。したがって、下位ビットカウンタ２Ｂの各Ｂｉｎ値用カウンタは、下位ビットカウンタ２Ａと同様に、上位ビットカウンタ４のカウント値の読み出し及びリセットに要する時間ｔの間にカウントされるＢｉｎ値の最大カウント値をカウント可能なビット数を有するのが好ましい。
【００７５】
下位ビットカウンタ２Ａのカウント値（２）の読み出しが完了すると、制御回路１は、読み出した下位ビットのカウント値を一時記憶し、一時記憶した上位ビット及び下位ビットのカウント値に基づいて、読み出し値を計算し、計算した読み出し値を、サイクル１の読み出し値として出力する。読み出し値の計算方法は、上述の通りである。
【００７６】
また、制御回路１は、下位ビットカウンタ２Ａのカウント値をリセットし、下位ビットカウンタ２Ａの動作を停止させる。すなわち、制御回路１は、下位ビットカウンタ２Ａを、カウント動作不能な状態に制御する。このときのヒストグラムカウンタの動作状態は、状態Ｓ４に相当する。
【００７７】
以降、３つ目の読み出しトリガが入力されるまで、状態Ｓ４が継続される。すなわち、ヒストグラムカウンタは、下位ビットカウンタ２Ｂ及び上位ビットカウンタ４によるカウント動作を継続する。
【００７８】
図３の例では、サイクル２において、制御回路１に、Ｂｉｎ値１８，１，５３が順に入力されており、それぞれのＢｉｎ値に対応するカウントトリガが入力されている。制御回路１は、Ｂｉｎ値１に対応するカウントトリガが入力されると、下位ビットカウンタ２ＢのＢｉｎ１用カウンタにカウントトリガを入力する。Ｂｉｎ１用カウンタは、制御回路１からカウントトリガを入力される度に、保持しているカウント値を１大きくする。結果として、サイクル１の終了時において、Ｂｉｎ１用カウンタのカウント値は、１となる。
【００７９】
本実施形態では、下位ビットカウンタ２Ｂは、独立した記憶回路により構成されている。このため、上記のように、下位ビットカウンタ２Ｂの各Ｂｉｎ値用カウンタのカウント値の更新は、下位ビットカウンタ２Ｂが行う。
【００８０】
次に、サイクル３について説明する。サイクル３は、制御回路１に３つ目の読み出しトリガが入力されてから、４つ目の読み出しトリガ（図示省略）が入力されるまでの期間である。サイクル３におけるヒストグラムカウンタの動作は、サイクル１と略同様である。サイクル３では、カウント値の繰り上げについて説明する。
【００８１】
図３の例では、サイクル３の途中で、下位ビットカウンタ２ＡのＢｉｎ１用カウンタのカウント値が１５になっており、その後、制御回路１にＢｉｎ値１に対応するカウントトリガが入力されている。このカウントトリガを入力された制御回路１は、下位ビットカウンタ２ＡのＢｉｎ１用カウンタにカウントトリガを入力する。
【００８２】
しかしながら、下位ビットカウンタ２ＡのＢｉｎ１用カウンタは、４ビットであるため、カウント値を１５より大きくすることができない。この場合、下位ビットカウンタ２Ａは、Ｂｉｎ１用カウンタが保持しているカウント値（１５）をリセットし、上位ビットカウンタ４のＢｉｎ１用カウンタに対する繰り上げ信号を出力する。
【００８３】
上述の通り、状態Ｓ１では、マルチプレクサ３は、下位ビットカウンタ２Ａの出力信号を出力するように制御されているため、下位ビットカウンタ２Ａが出力した繰り上げ信号は、上位ビットカウンタ４に入力される。
【００８４】
繰り上げ信号を入力された上位ビットカウンタ４は、Ｂｉｎ１用カウンタが保持しているカウント値（０）を１大きくする。結果として、上位ビットカウンタ４のＢｉｎ１用カウンタのカウント値は、１となる。
【００８５】
本実施形態では、上位ビットカウンタ４は、独立した記憶回路により構成されている。このため、上記のように、上位ビットカウンタ４の各Ｂｉｎ値用カウンタのカウント値の更新は、上位ビットカウンタ４が行う。
【００８６】
以上説明した通り、本実施形態に係るヒストグラムカウンタは、状態Ｓ１〜状態Ｓ６を繰り返しながら、Ｂｉｎ値のカウントを行う。いずれの状態であっても、ヒストグラムカウンタは、下位ビットカウンタ２Ａ又は下位ビットカウンタ２Ｂにより、Ｂｉｎ値のカウント動作を実行するため、カウント動作を実行できないカウント動作不可期間が生じない。したがって、本実施形態に係るヒストグラムカウンタは、精度良くヒストグラムを生成することができる。
【００８７】
また、本実施形態に係るヒストグラムカウンタは、２つの下位ビットカウンタ２Ａ，２Ｂを備えるものの、上位ビットカウンタ４は１つしか備えない。このため、本実施形態における下位ビットカウンタ２Ａ（又は下位ビットカウンタ２Ｂ）及び上位ビットカウンタ４に相当する全ビットのカウンタ、を２つ備える従来のヒストグラムカウンタに比べて、本実施形態に係るヒストグラムカウンタは、回路面積が小さい。
【００８８】
したがって、本実施形態によれば、カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタを実現することができる。
【００８９】
ここで、図４〜図６は、従来のヒストグラムカウンタの例を示す図である。
【００９０】
図４は、ヒストグラムカウンタの従来例１を示す図である。図４の従来例１は、制御回路と、全ビットのカウンタと、を備える。このカウンタは、各Ｂｉｎ値に対応するＢｉｎ値用カウンタを備え、本実施形態における下位ビットカウンタ２Ａ（又は下位ビットカウンタ２Ｂ）及び上位ビットカウンタ４に相当する。従来例１では、カウンタが分割されていないため、カウンタは、カウント値を読み出されている間、Ｂｉｎ値をカウントすることができない。したがって、従来例１は、カウンタの読み出し期間が、カウント動作不可期間となる。
【００９１】
図５は、ヒストグラムカウンタの従来例２を示す図である。図５の従来例２は、制御回路と、下位ビットカウンタと、上位ビットカウンタと、マルチプレクサと、を備える。従来例２では、カウント値の読み出しは、下位ビットカウンタ、上位ビットカウンタの順で行われる。従来例２は、図１のヒストグラムカウンタと異なり、下位ビットカウンタを１つしか備えない。このため、下位ビットカウンタの読み出し期間がカウント動作不可期間となる。カウンタを分割したことにより、従来例２は、従来例１に比べてカウント動作不可期間が短いものの、カウント動作不可期間は依然として存在する。
【００９２】
図６は、ヒストグラムカウンタの従来例３を示す図である。図６の従来例３は、制御回路と、２つの全ビットのカウンタと、マルチプレクサと、を備える。従来例３では、１サイクルごとに、カウント動作を実行するカウンタと、カウント値の読み出しを実行するカウンタと、が入れ替えられため、カウント動作不可期間が生じない。しかしながら、全ビットのカウンタを２つ備えるため、回路面積が大きい。
【００９３】
図７は、本実施形態に係るヒストグラムカウンタと、従来例１〜３に係るヒストグラムカウンタと、の比較結果を示す図である。比較条件は、カウントレートが１００Ｍｃｐｓ（サイクル期間が１０ｎｓ）、Ｂｉｎ数（Ｂｉｎ値の数）が２５６、読み出し速度が１２８０Ｍｂｐｓ、各Ｂｉｎ値用カウンタの全ビット数が８ビット、１Ｂｉｎ（１つのＢｉｎ値）への偏重が２０％、計測期間が１２．８μｓ（１２８０サイクル）である。本実施形態及び従来例２に係るヒストグラムカウンタの下位ビットカウンタ及び上位ビットカウンタは、それぞれ４ビットである。また、回路面積は、制御回路を除外して比較している。これは、ヒストグラムカウンタの回路面積において、カウンタの回路面積が支配的なためである。
【００９４】
上記の比較条件で実験した結果、図７に示すように、従来例１〜３及び第１実施形態に係るヒストグラムカウンタのカウント動作不可期間は、それぞれ１．６μｓ，０．２μｓ，０μｓ，０μｓとなった。
【００９５】
従来例１のカウント動作不可期間は、計測期間の約１３％に相当する。このことから、従来例１により生成されるヒストグラムの精度は低いことがわかる。また、従来例２のカウント動作不可期間は、計測期間の約１．６％に相当する。このことから、従来例２により生成されるヒストグラムは、従来例１より精度が高いものの、従来例３及び第１実施形態に比べて精度が低いことがわかる。
【００９６】
一方、従来例１〜３及び第１実施形態に係るヒストグラムカウンタの回路面積の比率は、１：１：２：１．５である。このことから、第１実施形態の回路面積は、従来例３の回路面積に比べて２５％小さいことがわかる。これは、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４がそれぞれ４ビットのためである。下位ビットカウンタ２Ａ，２Ｂのビット数が小さくなる（上位ビットカウンタ４のビット数が大きくなる）ほど、本実施形態による回路面積の削減効果は大きくなる。
【００９７】
（第２実施形態）
第２実施形態に係るヒストグラムカウンタについて、図８を参照して説明する。本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４が、１つのＲＡＭ（Random Access Memory）により構成される場合を例に説明する。
【００９８】
図８は、本実施形態に係るヒストグラムカウンタの一例を示す図である。図１のヒストグラムカウンタは、制御回路１と、下位ビットカウンタ２Ａ，２Ｂと、上位ビットカウンタ４と、を備える。制御回路１の構成は、第１実施形態と同様である。以下、第１実施形態との相違点を中心に説明する。
【００９９】
本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４は、ＲＡＭ６により構成される。ＲＡＭ６は、例えば、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）、ＭＲＡＭ（Magneto resistive RAM）、又はＰＲＡＭ（Phase change RAM）であり、少なくとも２つのポートを有する。
【０１００】
より詳細には、本実施形態では、ＲＡＭ６の一部の記憶領域が、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４として利用される。
【０１０１】
下位ビットカウンタ２Ａとして、例えば、下位ビットカウンタ２Ａのビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。
【０１０２】
また、下位ビットカウンタ２Ｂとして、例えば、下位ビットカウンタ２Ｂのビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。
【０１０３】
また、上位ビットカウンタ４として、例えば、上位ビットカウンタ４のビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。
【０１０４】
本実施形態では、第１実施形態におけるマルチプレクサ３，５の機能も、制御回路１により実現される。また、本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４は、いずれもカウント値を更新できない。そこで、カウント値の更新は、制御回路１により実行される。
【０１０５】
具体的には、制御回路１は、Ｂｉｎ値に対応するカウントトリガを入力されると、そのＢｉｎ値のカウント値の下位ビットに対応するＲＡＭ６の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）からカウント値を読み出し、読み出したカウント値を１大きくして更新し、更新したカウント値を元の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）に書き込む。
【０１０６】
制御回路１は、読み出したカウント値が、下位ビットカウンタ２Ａ，２Ｂがカウント可能な最大値であった場合、カウント値をリセットして元の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）に書き込むとともに、そのＢｉｎ値のカウント値の上位ビットに対応するＲＡＭ６の記憶領域（上位ビットカウンタ４）からカウント値を読み出し、読み出したカウント値を１大きくして更新し、更新したカウント値を元の記憶領域（上位ビットカウンタ４）に書き込む。
【０１０７】
以上の処理は、制御回路１が制御シーケンスを実行することにより実現される。これにより、本実施形態の構成であっても、第１実施形態と同様に、カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタを実現することができる。
【０１０８】
また、本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４が、ＲＡＭ６により構成される。ＲＡＭ６は、記憶回路が高密度に集積されたものであるため、本実施形態によれば、独立した記憶回路を利用する第１実施形態に比べて、回路面積をさらに小さくすることができる。
【０１０９】
（第３実施形態）
第３実施形態に係る放射線検出装置について、図９を参照して説明する。本実施形態に係る放射線検出装置は、第１実施形態又は第２実施形態に係るヒストグラムカウンタを備える。
【０１１０】
図９は、本実施形態に係る放射線検出装置の一例を示す図である。図９の放射線検出装置１００は、放射線検出器１０１と、放射線検出回路１０２と、を備える。
【０１１１】
放射線検出器１０１は、シンチレータと、光電子増倍管と、により構成される。シンチレータは、入射した放射線のエネルギーに応じた電荷信号を出力する。光電子増倍管は、シンチレータが出力した電荷信号を増幅し、電流信号に変換して出力する。光電子増倍管が出力した電流信号が、放射線検出器１０１の出力信号となる。放射線検出器１０１が放射線を検出すると、出力信号はパルスとなる。
【０１１２】
なお、放射線検出器１０１は、増幅回路、フィルタ、電流信号である出力信号を電圧信号に変換する電流電圧変換回路などを備えてもよい。また、これらの回路が放射線検出回路１０２に設けられてもよい。
【０１１３】
放射線検出回路１０２は、放射線検出器１０１の出力信号に所定の信号処理を実行し、放射線検出器１０１に入射した放射線のエネルギーヒストグラムを出力する。放射線検出器１０１の出力信号が、放射線検出回路１０２の入力信号となる。放射線検出回路１０２は、例えば、放射線検出装置用のＡＳＩＣ（Application Specific Integrated Circuit）として構成される。
【０１１４】
放射線検出回路１０２は、パルス検出回路１０３と、ＡＤ（Analog-to-Digital）変換器と、制御回路１０５と、ヒストグラムカウンタ１０６と、を備える。
【０１１５】
パルス検出回路１０３は、入力信号に含まれるパルスを検出する。すなわち、パルス検出回路１０３は、放射線検出器１０１に放射線が入射したことを検出する。パルス検出回路１０３は、パルスを検出すると検出信号を出力する。検出信号は、制御回路１０５に入力される。
【０１１６】
ＡＤ変換器１０４は、制御回路１０５から開始信号を入力されると、入力信号をＡＤ変換し、入力信号をＡＤ変換したＡＤ変換値（デジタル値）を出力する。このＡＤ変換値は、放射線検出器１０１に入射した放射線のエネルギーに応じたＢｉｎ値に相当する。
【０１１７】
また、ＡＤ変換器１０４は、ＡＤ変換が完了すると、カウントトリガを出力する。ＡＤ変換器１０４が出力したＢｉｎ値及びカウントトリガは、ヒストグラムカウンタ１０６に入力される。なお、ＡＤ変換器１０４として、パイプラインＡＤ変換器、ΔΣＡＤ変換器、フラッシュＡＤ変換器、逐次比較ＡＤ変換器など、任意のＡＤ変換器を利用できる。
【０１１８】
制御回路１０５は、プロセッサにより構成され、放射線検出回路１０２の動作を制御する。制御回路１０５は、パルス検出回路１０３から検出信号を入力されると、開始信号を出力する。この開始信号は、ＡＤ変換器１０４に入力される。また、制御回路１０５は、ヒストグラムカウンタ１０６に読み出しトリガを入力する。制御回路１０５は、外部から読み出しトリガを入力されてもよいし、外部から入力されたクロックなどに基づいて、読み出しトリガを生成し、ヒストグラムカウンタ１０６に入力してもよい。
【０１１９】
ヒストグラムカウンタ１０６は、第１実施形態又は第２実施形態に係るヒストグラムカウンタである。ＡＤ変換器１０４が出力したＢｉｎ値及びカウントトリガと、制御回路１０５が出力した読み出しトリガと、はヒストグラムカウンタ１０６の制御回路１に入力される。
【０１２０】
上述の通り、制御回路１は、入力されたＢｉｎ値、カウントトリガ、及び読み出しトリガに応じて、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４などを制御し、Ｂｉｎ値のカウント値をカウントし、読み出し値を出力する。この読み出し値は、放射線検出器１０１が検出した放射線のエネルギーヒストグラムに相当する。
【０１２１】
以上説明した通り、本実施形態に係る放射線検出装置１００は、ヒストグラムカウンタ１０６により放射線のエネルギーヒストグラムを生成する。ヒストグラムカウンタ１０６はカウント動作不可期間がないため、放射線検出装置１００は、放射線のエネルギーヒストグラムを精度よく生成することができる。
【０１２２】
また、本実施形態に係る放射線検出回路１０２は、ヒストグラムカウンタ１０６を備えるため、回路面積を小型化することができる。一般に、放射線検出回路１０２の回路面積において、ヒストグラムカウンタの回路面積が支配的であるため、本実施形態のより、回路面積の効果的に削減することができる。
【０１２３】
なお、本実施形態では、ヒストグラムカウンタ１０６を放射線検出回路１０２に適用する場合について説明したが、ヒストグラムカウンタ１０６は、ガスクロマトグラフを構成するガス検出回路に適用することも可能である。この場合、ガス検出回路は、例えば、ＡＳＩＣとして構成される。これにより、ガス検出回路を小型化し、エネルギーヒストグラムの精度を向上させることができる。
【０１２４】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１２５】
１：制御回路、２Ａ，２Ｂ：下位ビットカウンタ、３：マルチプレクサ、４：上位ビットカウンタ、５：マルチプレクサ、６：ＲＡＭ、１００：放射線検出装置、１０１：放射線検出器、１０２：放射線検出回路、１０３：パルス検出回路、１０４：ＡＤ変換器、１０５：制御回路、１０６：ヒストグラムカウンタ
【図１】
0006482032.tif 000002
【図２】
0006482032.tif 000003
【図３】
0006482032.tif 000004
【図４】
0006482032.tif 000005
【図５】
0006482032.tif 000006
【図６】
0006482032.tif 000007
【図７】
0006482032.tif 000008
【図８】
0006482032.tif 000009
【図９】
0006482032.tif 000010