(57)【特許請求の範囲】
【請求項１】
第１導電型の第１主電極領域と、
前記第１主電極領域の上面に対して垂直な側壁面を互いに対向して前記第１主電極領域上に離間して配置された、前記第１主電極領域と禁制帯幅の等しい半導体からなる複数のキャリア走行領域と、
前記側壁面をヘテロ接合界面として前記キャリア走行領域に接した前記キャリア走行領域よりも禁制帯幅の広い半導体からなるキャリア供給領域と、
前記複数のキャリア走行領域の頂部で、前記キャリア供給領域に接した第２主電極と、
前記キャリア供給領域の主面の一部を介して前記キャリア走行領域の電位を制御する制御電極と、
前記第１主電極領域の裏面に配置された第１主電極と、
を備え、
前記キャリア供給領域が前記複数のキャリア走行領域のそれぞれの頂部の一部にまで延長され、
前記ヘテロ接合界面が前記第１主電極領域の頂部上面に平行な面上にまで延長され、
前記制御電極が前記複数のキャリア走行領域の頂部の上面上に位置する前記キャリア供給領域上に配置され、
前記制御電極の裏面側に、前記キャリア走行領域の互いに対向する垂直な側壁面に挟まれる深さまで下側に突出する凸部が設けられていることを特徴とする半導体装置。
【請求項２】
前記第１主電極領域が、
第１の導電型の基板領域と、
前記基板領域上に前記キャリア走行領域に接するように配置され、前記キャリア走行領域と等しい禁制帯幅を有し、前記基板領域とは異なる材料からなる第１の導電型のバッファ領域と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１主電極領域と、
前記第１主電極領域の上面に対して垂直な側壁面を互いに対向して前記第１主電極領域上に離間して配置された、前記第１主電極領域と禁制帯幅の等しい半導体からなる複数のキャリア走行領域と、
前記側壁面をヘテロ接合界面として前記キャリア走行領域に接した前記キャリア走行領域よりも禁制帯幅の広い半導体からなるキャリア供給領域と、
前記複数のキャリア走行領域の頂部で、前記キャリア供給領域に接した第２主電極と、
前記キャリア供給領域の主面の一部を介して前記キャリア走行領域の電位を制御する制御電極と、
前記第１主電極領域の裏面に配置された第１主電極と、
を備え、
前記キャリア供給領域が前記複数のキャリア走行領域のそれぞれの頂部の一部にまで延長され、
前記ヘテロ接合界面が前記第１主電極領域の頂部上面に平行な面上にまで延長され、
前記第１主電極領域が、
第１の導電型の基板領域と、
前記基板領域上の一部に前記キャリア走行領域に接するように配置され、前記キャリア走行領域と等しい禁制帯幅を有し、前記基板領域とは異なる材料からなる第１の導電型のバッファ領域とを備え、
前記基板領域上の前記バッファ領域が配置されていない部分が前記キャリア走行領域と接することを特徴とする半導体装置。
【請求項４】
前記制御電極が第２導電型で前記キャリア供給領域よりも禁制帯幅の狭い半導体からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記制御電極が前記キャリア供給領域に絶縁膜を介して接することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記キャリア走行領域の前記側壁面が平面パターンとしてみた場合に曲面又は折れ面をなすことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記基板領域がシリコンからなることを特徴とする請求項２又は３に記載の半導体装置。
【請求項８】
前記キャリア走行領域が窒化ガリウムからなることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型の第１主電極領域上に前記第１主電極領域と禁制帯幅の等しいキャリア走行領域を形成する工程と、
前記キャリア走行領域に前記第１主電極領域の上面まで到達するＵ溝を形成する工程と、
前記第１主電極領域の上面に対して垂直な前記Ｕ溝の側壁面上に、当該側壁面をヘテロ接合界面として前記キャリア走行領域に接するように前記キャリア走行領域よりも禁制帯幅の広いキャリア供給領域を形成する工程と、
前記キャリア供給領域の主面の一部を介して前記キャリア走行領域の電位を制御する制御電極を形成する工程と、
前記キャリア走行領域の頂部で前記キャリア供給領域に接するように第２主電極を形成する工程と、
前記第１主電極領域の裏面に第１主電極を形成する工程と、
を含み、
前記キャリア供給領域が前記Ｕ溝で分離された複数のキャリア走行領域のそれぞれの頂部の一部にまで延長され、
前記ヘテロ接合界面が前記第１主電極領域の頂部上面に平行な面上にまで延長され、
前記制御電極が前記複数のキャリア走行領域の頂部の上面上に位置する前記キャリア供給領域上に形成され、
前記制御電極の裏面側に、前記キャリア走行領域の互いに対向する垂直な側壁面に挟まれる深さまで下側に突出する凸部が形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）の一つとして、従来、下地層上に窒化ガリウム（ＧａＮ）からなる電子走行層と、窒化ガリウムアルミニウム（ＡｌｘＧａ１−ｘＮ）からなる電子供給層とを順次積層し、電子走行層と電子供給層とがヘテロ接合をなすヘテロ接合型ＦＥＴが知られている。電子供給層上には、ソース電極及びドレイン電極がオーミック接合を形成するようにそれぞれ配置され、ゲート電極がショットキー接合を形成するように配置される（特許文献１参照）。
【０００３】
このようなヘテロ接合型ＦＥＴによれば、電子走行層と電子供給層とのヘテロ接合界面に形成される２次元電子ガス（２ＤＥＧ）が高濃度であり且つ電子移動度も高いので、高電子移動度トランジスタ（ＨＥＭＴ）として良好な特性を示す。
【０００４】
しかしながら、上述した従来のＨＥＭＴにおいては、特に高電圧及び大電流の用途において、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２０６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記問題点を鑑み、本発明は、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１主電極領域と、第１主電極領域の上面に対して垂直な側壁面を互いに対向して第１主電極領域上に離間して配置された、第１主電極領域と禁制帯幅の等しい半導体からなる複数のキャリア走行領域と、側壁面をヘテロ接合界面としてキャリア走行領域に接したキャリア走行領域よりも禁制帯幅の広い半導体からなるキャリア供給領域と、複数のキャリア走行領域の頂部でキャリア供給領域に接した第２主電極と、キャリア供給領域の主面の一部を介してキャリア走行領域の電位を制御する制御電極とを備えることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の態様によれば、第１導電型の第１主電極領域上に第１主電極領域と禁制帯幅の等しいキャリア走行領域を形成する工程と、キャリア走行領域に第１主電極領域の上面まで到達するＵ溝を形成する工程と、第１主電極領域の上面に対して垂直なＵ溝の側壁面上に、キャリア走行領域よりも禁制帯幅の広いキャリア供給領域を形成してヘテロ接合を形成する工程と、キャリア供給領域の主面の一部を介してキャリア走行領域の電位を制御する制御電極を形成する工程と、キャリア走行領域の頂部に、キャリア供給領域に接するように第２主電極を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、本発明の第１の実施形態に係る半導体装置の概略を説明するための模式的な断面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ方向から見た第１の実施形態に係る半導体装置の模式的な水平断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための模式的な工程断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための模式的な工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図３に引き続く模式的な工程断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図４に引き続く模式的な工程断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図５に引き続く模式的な工程断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図６に引き続く模式的な工程断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図７に引き続く模式的な工程断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の概略を説明するための図８に引き続く模式的な工程断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の概略を説明するための模式的な工程断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の概略を説明するための図１１に引き続く模式的な工程断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の概略を説明するための図１２に引き続く模式的な工程断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の概略を説明するための図１３に引き続く模式的な工程断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の概略を説明するための図１４に引き続く模式的な工程断面図である。
【図１６】本発明の第２の実施形態の変形例に係る半導体装置の模式的な断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の模式的な断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の概略を説明するための模式的な工程断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の概略を説明するための図１８に引き続く模式的な工程断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の概略を説明するための図１９に引き続く模式的な工程断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の概略を説明するための図２０に引き続く模式的な工程断面図である。
【図２２】本発明の第４の実施形態に係る半導体装置の模式的な断面図である。
【図２３】本発明の第４の実施形態に係る半導体装置の製造方法の概略を説明するための模式的な工程断面図である。
【図２４】本発明の第４の実施形態に係る半導体装置の製造方法の概略を説明するための図２３に引き続く模式的な工程断面図である。
【図２５】本発明の第４の実施形態に係る半導体装置の製造方法の概略を説明するための図２４に引き続く模式的な工程断面図である。
【図２６】本発明の第４の実施形態に係る半導体装置の製造方法の概略を説明するための図２５に引き続く模式的な工程断面図である。
【図２７】本発明の第４の実施形態に係る半導体装置の製造方法の概略を説明するための図２６に引き続く模式的な工程断面図である。
【図２８】本発明のその他の実施形態に係る半導体装置の一例を説明するための模式的な水平断面図である。
【図２９】本発明のその他の実施形態に係る半導体装置の他の一例を説明するための模式的な水平断面図である。
【図３０】本発明のその他の実施形態に係る半導体装置の更に他の一例を説明するための模式的な水平断面図である。
【図３１】本発明のその他の実施形態に係る半導体装置の更に他の一例を説明するための模式的な水平断面図である。
【図３２】第１の比較例に係る半導体装置の断面図である。
【図３３】第２の比較例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
更に、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、ゲート電極等の構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１３】
また、本発明において「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。このため、以下の第１〜第４の実施形態に係る半導体装置では、第１導電型がｎ型、第２導電型がｐ型のｎチャネル型ＨＥＭＴの場合について主に説明するが、導電型の選択の問題に過ぎない。逆に、第１導電型をｐ型、第２導電型をｎ型とするｐチャネル型ＨＥＭＴ等の場合であっても、以下の説明における極性を逆にすることで、同様に本発明の技術的思想や効果が適用可能であり、以下の説明に用いた導電型の選択に限定される必要はない。
【００１４】
また、本発明において、「２次元キャリアガス」、「キャリア供給領域」及び「キャリア走行領域」とは、以下において主に説明するｎチャネル型ＨＥＭＴの場合にはそれぞれ、「２次元電子ガス（２ＤＥＧ）」、「電子供給領域」及び「電子走行領域」となるが、逆にｐチャネル型ＨＥＭＴの場合にはそれぞれ、「２次元正孔ガス（２ＤＨＧ）」、「正孔供給領域」及び「正孔走行領域」となる。
【００１５】
なお、本明細書において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。ここで、「裏面」とは、図示した断面図上の表現の問題であって、「上」「下」の選択の場合と同様に、具体的な半導体装置の方位を変えれば、その称呼や定義は変わり得ることは勿論である。
【００１６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１（ａ）に示すように、第１導電型（ｎ型）の第１主電極領域（ドレイン領域）１１と、ドレイン領域１１の上面に対して垂直な側壁面を互いに対向してドレイン領域１１上に離間して配置された、ドレイン領域１１と禁制帯幅の等しい半導体からなる複数のキャリア走行領域（電子走行領域）３ａ，３ｂと、電子走行領域３ａ，３ｂの側壁面をヘテロ接合界面として電子走行領域３ａ，３ｂに接した電子走行領域３ａ，３ｂよりも禁制帯幅の広い半導体からなるキャリア供給領域（電子供給領域）４ａ，４ｂと、複数の電子走行領域３ａ，３ｂの頂部で、電子供給領域４ａ，４ｂに接した第２主電極（ソース電極）９と、電子供給領域４ａ，４ｂの主面の一部を介して電子走行領域３ａ，３ｂの電位を制御する制御電極（ゲート電極）８と、ドレイン領域１１の裏面に配置された第１主電極（ドレイン電極）１２とを備える縦型の半導体装置である。
【００１７】
電子走行領域３ａ，３ｂは、図１（ａ）の断面図上では互いに異なる領域のように示されているが、特定の断面図上の表現であって、実際には紙面の奥又は手前で連続した一体の領域でもよい。また、電子供給領域４ａ，４ｂも同様に、図１（ａ）の断面図上では互いに異なる領域のように示されているが、特定の断面図上の表現であって、実際には紙面の奥又は手前で連続した一体の領域でもよい。
【００１８】
ドレイン領域１１は、ｎ＋型（ｎ型で高不純物密度の領域を「ｎ＋型」と表示する。）のシリコン（Ｓｉ）等からなる半導体基板（基板領域）１と、半導体基板１上に電子走行領域３ａ，３ｂに接して配置されたバッファ領域２とを備える２層構造である。バッファ領域２は、例えばｎ型ＧａＮ等の、電子走行領域３ａ，３ｂと等しい禁制帯幅を有し、半導体基板１よりも低不純物密度の半導体基板１とは異なる材料からなる。バッファ領域２の上には電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂがバッファ領域２に端部を接してバッファ領域２の主面に垂直となる主面（側壁面）を有して配置されている。
【００１９】
電子走行領域３ａ，３ｂは、例えば不純物を意図的に添加していないＧａＮからなり、電子供給領域４ａ，４ｂは、例えば不純物を意図的に添加していない組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮからなる。電子供給領域４ａ，４ｂは、互いの主面を対向して離間して配置されている。
【００２０】
ゲート電極８は、電子供給領域４ａ，４ｂの主面間に挟まれて配置されている。ゲート電極８は、例えばｐ型ＧａＮ等の、第２導電型（ｐ型）で電子供給領域４ａ，４ｂよりも禁制帯幅の狭い半導体からなる。ｐ型のＧａＮからなるゲート電極８と、不純物を意図的に添加していないＡｌｘＧａ１−ｘＮからなる電子供給領域４ａ，４ｂとによりヘテロ接合が形成される。
【００２１】
なお、図示を省略するが、ゲート電極８には、上面側から絶縁膜７ｂを貫通する貫通電極がゲート取り出しプラグとして電気的に接続され、トランジスタの動作時には上面に設けられたゲート表面配線から貫通電極を介してゲート電極８にゲート電圧が印加される。
【００２２】
ゲート電極８とドレイン領域１１との間には、例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）からなる絶縁膜７ａが配置されている。ゲート電極８とソース電極９の間には、例えばＳｉ３Ｎ４膜からなる絶縁膜７ｂが配置されている。ソース電極９は、複数の電子供給領域４ａ，４ｂの頂部に接している。
【００２３】
第１の実施形態に係る半導体装置は、電子走行領域３ａ，３ｂがドレイン領域１１の上面に対して垂直な側壁面を互いに対向して離間して配置しているので、電子走行領域３ａと電子供給領域４ａとがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４ｂとがなすヘテロ接合界面は、それぞれドレイン領域１１の上面に対して垂直方向に形成される。電子走行領域３ａと電子供給領域４ａとがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４ｂとがなすヘテロ接合界面のそれぞれの一端（下端）はドレイン領域１１に接し、他端（上端）はソース電極９に接している。
【００２４】
第１の実施形態に係る半導体装置の動作時には、電子走行領域３ａと電子供給領域４ａとがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４ｂとがなすヘテロ接合界面には、仕事関数差によるバンド曲がりによって２次元電子ガス層６ａ，６ｂがドレイン領域１１の上面に対して垂直方向にそれぞれ形成される。
【００２５】
図１（ｂ）は、図１（ａ）に示した第１の実施形態に係る半導体装置のＡ−Ａ方向からみた水平断面図を示す。なお、図１（ｂ）に示すＢ−Ｂ方向からみた縦方向の断面図が図１（ａ）に対応する。図１（ｂ）に示すように平面的なレイアウトとしてみた場合、ゲート電極８は例えば直線状のパターンを有して図１（ｂ）の紙面の上下方向に延伸し、ゲート電極８を挟む電子供給領域４ａ，４ｂも直線状のパターンを有して延伸する。ゲート電極８及び電子供給領域４ａ，４ｂを挟む電子走行領域３ａ，３ｂの側壁面は、電子供給領域４ａ，４ｂの直線状のパターンに沿った連続した平面となる。なお、第１の実施形態に係る半導体装置の平面レイアウトは図１（ｂ）に示したものに特に限定されない。
【００２６】
＜第１の実施形態の半導体装置の動作＞
第１の実施形態に係る半導体装置のターン・オンとターン・オフの動作については、ソース電極９の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、縦型のＨＥＭＴとして機能する。
【００２７】
不純物を意図的に添加していないＡｌｘＧａ１−ｘＮ層及びＧａＮ層をそれぞれｉ層のＡｌｘＧａ１−ｘＮ層及びＧａＮ層と考えると、ゲート電極８とバッファ領域２との間には、ヘテロｐｉｎ接合が形成される。そして、ゲート電極８とソース電極９との間の電圧を所定の閾値電圧以上の順バイアスにすると、ゲート電極８から電子供給領域４ａ，４ｂを介して電子走行領域３ａ，３ｂに広がるヘテロｐｉｎ接合の空乏層が消滅し、電子供給領域４ａ，４ｂと電子走行領域３ａ，３ｂとがなすヘテロ接合界面に２次元電子ガス層６ａ，６ｂが形成されて導通状態となる。導通状態では、電子がソース電極９から２次元電子ガス層６ａ，６ｂを介してドレイン電極１２へ、縦方向（ドレイン領域１１の上面に対して垂直方向）に走行する。したがって、一般的な横型のＨＥＭＴと比較して、電極部分の電流密度が低減され、エレクトロマイグレーション（電極の断線）が発生することを抑制でき、信頼性が向上する。
【００２８】
一方、ゲート電圧を下げてゲート電極８とソース電極９との間の電圧を所定の閾値電圧未満にすると、ゲート電極８から電子供給領域４ａ，４ｂを介してｉ層の電子走行領域３ａ，３ｂに空乏層が広がり、２次元電子ガス層６ａ，６ｂが消滅して遮断状態に遷移し、電流経路が遮断される。遮断状態への遷移に際しては、ドレイン−ソース間に高電圧が瞬間的に印加され、ゲート電極８からドレイン領域１１に向かってヘテロｐｉｎ接合の空乏層が広がる。この空乏層の幅はゲート電極８とドレイン領域１１の距離に依存し、高耐圧を得るためにはゲート電極８とドレイン領域１１の距離、即ちヘテロｐｉｎ接合のｉ層となる電子走行領域３ａ，３ｂを厚くすればよい。即ち、素子の面積を横方向に増大させずに、縦方向に電子走行領域３ａ，３ｂを厚くすればよいため、面積効率がよく、大電流化及び高集積化を実現可能となる。
【００２９】
＜第１の比較例＞
ここで、図３２を用いて、第１の比較例に係る半導体装置を説明する。第１の比較例に係る半導体装置は、下地層１０１上に、ＧａＮからなる電子走行層１０２と、ＡｌｘＧａ１−ｘＮからなる電子供給層１０３とが順次に積層され、電子走行層１０２と電子供給層１０３とによりヘテロ接合をなす横型のＨＥＭＴである。電子供給層１０３上には、ソース電極１０５及びドレイン電極１０６がオーミック接合を形成するようにそれぞれ配置され、金属のゲート電極１０４がショットキー接合を形成するように配置されている。第１の比較例に係る半導体装置は、電子走行層１０２と電子供給層１０３に不純物が注入されて形成された素子分離領域１０８により他の素子と分離される。電子供給層１０３上には、表面保護膜１０７が形成されている。
【００３０】
第１の比較例に係る半導体装置によれば、電子走行層１０２と電子供給層１０３とがなすヘテロ接合界面に形成される２ＤＥＧが高濃度であり且つ電子移動度も高いので、横型のＨＥＭＴとして良好な特性を示す。
【００３１】
第１の比較例に係る半導体装置を動作させる際に、オフ時にドレイン電極１０６に高電圧を印加すると、電子走行層１０２と電子供給層１０３とがなすヘテロ接合界面に空乏層が広がり、この空乏層の幅で耐圧を確保する。空乏層は、ゲート電極１０４のドレイン電極１０６に近いエッジから広がるので、電界はゲート電極１０４のドレイン電極１０６に近いエッジの一点に集中的にかかる。したがって、耐圧が低下し、リーク電流も増大する。
【００３２】
また、高耐圧を得るためには、ゲート電極１０４とドレイン電極１０６の距離を長くする必要がある。しかしながら、ゲート電極１０４とドレイン電極１０６の距離を長くすると面積が大きくなり、特に大電流用途ではトランジスタが多数配列されるため、大面積が必要となる。
【００３３】
また、上述したようにドレイン電圧が大きい時にゲート電極１０４のドレイン電極１０６に近いエッジに電界集中が起こることにより、ゲート電極１０４直下の電子供給層１０３に電荷が蓄積される。この蓄積された電荷によって、トランジスタのオン抵抗増加及び耐圧低下等の不具合（電流コラプス現象）が引き起こされる。
【００３４】
＜第２の比較例＞
次に、図３３を用いて、第２の比較例に係る半導体装置を説明する。第２の比較例に係る半導体装置は、支持基板２０１と、支持基板２０１上に配置された、角柱状又は角錐台状の、オン状態のときに軸方向に電流が流れる半導体部２０３と、半導体部２０３の周囲に、第１絶縁層２０９、制御電極層２０６及び第２絶縁層２１０が、半導体部２０３の軸方向に沿って順に積層された周辺部とを備える縦型のＨＥＭＴである。半導体部２０３は、角柱状又は角錐台状の電子走行部２０４と、電子走行部２０４の側面上に形成された電子供給部２０５とを備える。
【００３５】
電子走行部２０４及び電子供給部２０５上にはドレイン電極２０７が形成されている。支持基板２０１の裏面にはソース電極２０８が配置されている。制御電極層２０６上には、制御用パターン電極２１１及び貫通電極２１２が配置されている。
【００３６】
第２の比較例に係る半導体装置によれば、縦型のＨＥＭＴであるので、素子の小型化及び高集積化を達成することはできる。しかしながら、第１の比較例と同様に、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生は抑制できていない。また、制御電極層２０６を第１絶縁層２０９及び第２絶縁層２１０中に埋め込んでいるため、製造時に工数がかかる。また、支持基板２０１上に絶縁膜マスク２０２が形成されているため、電子走行部２０４の下部の絶縁膜マスク２０２に接する側面には２次元電子ガス層を形成することができず、非常に高抵抗の領域となり、トランジスタのオン抵抗の増加が考えられる。
【００３７】
＜第１の実施形態の半導体装置の効果＞
一方、第１の実施形態に係る半導体装置によれば、電子走行領域３ａ，３ｂの垂直な側壁面をヘテロ接合界面として電子走行領域３ａ，３ｂに接するように電子供給領域４ａ，４ｂを配置することにより、縦方向（ドレイン領域１１の上面に対して垂直方向）に２次元電子ガス層６ａ，６ｂを形成することができる。そして、電子走行領域３ａ，３ｂと電子供給領域４ａ，４ｂとのそれぞれのヘテロ接合界面の一端（下端）がドレイン領域１１に接し、ヘテロ接合界面の他端（上端）がソース電極９に接するので、半導体装置の動作時には電子を２次元電子ガス層６ａ，６ｂを通じて縦方向に走行させることができ、低抵抗化を図ることができる。
【００３８】
また、ゲート電極８を、電子供給領域４ａ，４ｂの主面間に挟むことができるので、面積をとらずに高集積化を実現可能となる。また、必要とする耐圧に応じて電子走行領域３ａ，３ｂの厚さを設定することによりゲート電極８とドレイン領域１１の距離を調整できるので、素子の高集積化を図ることができる。また、ソース電極９やドレイン電極１２をそれぞれ対向する異なる主面に配置された面電極とすることもできるため、実装しやすく、配線抵抗の影響が低く、エレクトロマイグレーションも改善できる効果もある。更に、一方の主面にソース電極とドレイン電極の両方を配置する横型のＨＥＭＴより、一つのトランジスタに対して電極の面積の割合が大きいため、熱の低減効果もある。
【００３９】
また、ドレイン領域１１が半導体基板１と半導体基板１上に配置されたバッファ領域２とを有することにより、バッファ領域２を利用して半導体基板１と電子走行領域３ａ，３ｂとの格子定数の差を調整可能になる。したがって、高品質な電子走行領域３ａ，３ｂを形成でき、結晶欠陥による耐圧低下を防止することができる。
【００４０】
また、ゲート電極８がｐ型で電子走行領域３ａ，３ｂよりも禁制帯幅の狭い半導体（例えばｐ型ＧａＮ）からなるヘテロ接合ゲート型ＨＥＭＴの構造の場合、トランジスタのオン時に、ソース電極９が基準電位として、ゲート電極８に正バイアスを印加するときに、ゲート電極８、絶縁膜７ｂ及びソース電極９によりＭＯＳキャパシタが形成される。ゲート電極８と絶縁膜７ｂの界面には蓄積層が形成されて、高濃度のｐ型領域が形成できる。この高濃度のｐ型領域によってゲート電極８下部の電子走行領域３ａ，３ｂに形成する空乏層が深くなり、ショットキーゲート型ＨＥＭＴよりゲートの閾値電圧を高める効果がある。これによって、ＨＥＭＴの耐ノイズ性が良好となる。また、高濃度のｐ型領域により、ゲート電極８の抵抗成分も低減でき、スイッチング損失の低減に繋がる。
【００４１】
また、ドレイン領域１１の半導体基板１がＳｉからなる場合には低抵抗となり且つ安価である。また、ドレイン領域１１の半導体基板１がＳｉからなり、半導体基板１上のバッファ領域２がＧａＮからなる場合には、ｎ型Ｓｉとｎ型ＧａＮの仕事関数は同程度であり、オーミック接合を形成するので、トランジスタのオン時には低抵抗となる。また、ドレイン領域１１がＳｉからなる半導体基板１の単層構造であり、ドレイン領域１１に接する電子走行領域３ａ，３ｂがＧａＮからなる場合にも同様に、ｎ型Ｓｉとｎ型ＧａＮの仕事関数は同程度であり、オーミック接合を形成するので、トランジスタのオン時には低抵抗となる。
【００４２】
また、電子走行領域３ａ，３ｂがＧａＮからなる場合にはバンドギャップが大きく、絶縁破壊電界強度が高い。更には、電子供給領域４ａ，４ｂとのヘテロ接合界面に２次元電子ガス層６ａ，６ｂを形成できるため、低抵抗化及び高耐圧化を実現可能となる。
【００４３】
＜第１の実施形態の半導体装置の製造方法＞
次に、図２〜図９を用いて、第１の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４４】
（a）先ず、有機金属化学気相成長（ＭＯＣＶＤ）法等を用いて、ｎ＋型Ｓｉからなる半導体基板１上にｎ型ＧａＮからなるバッファ領域２を形成する。具体的には、ｎ型Ｓｉからなる半導体基板１をＭＯＣＶＤ装置内に導入し、半導体基板１を所定温度（例えば６００℃）に昇温する。温度が安定したら、半導体基板１を回転させ、キャリアガスの水素（Ｈ２）と共に原料となるアンモニア（ＮＨ３）ガスとトリメチルガリウム（ＴＭＧ）を所定の流量で半導体基板１の表面に導入することにより、半導体基板１上にｎ型のＧａＮ層をバッファ領域２として成長させる。ＧａＮ層の膜厚は５０ｎｍ程度である。一般にＧａＮ結晶では窒素（Ｎ）の空孔がｎ型のキャリアの起源となるので、ｎ型のドーピングガスを用いなくても１０１８ｃｍ−３〜１０１９ｃｍ−３のキャリア濃度のｎ型のＧａＮ層が形成できる。しかしながら必要に応じてシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）、ゲルマン（ＧｅＨ４）等をドーピングガスとして用いてもよい。この結果、半導体基板１及びバッファ領域２からなる２層構造のドレイン領域１１が形成される。
【００４５】
（b）次に、図２に示すように、バッファ領域２を形成した手順と同じ方法により、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、ドレイン領域１１上に、ドレイン領域１１と禁制帯幅の等しい電子走行領域３として、例えば不純物密度５×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度のノンドープのＧａＮ層を形成する。電子走行領域３の膜厚は例えば５μｍであり、要求される耐圧等に応じて適宜設計可能である。
【００４６】
（c）次に、熱ＣＶＤ法やプラズマＣＶＤ法を用いて、電子走行領域３上にシリコン酸化膜（ＳｉＯ２膜）を形成する。ＳｉＯ２膜の厚さは、数μｍが好ましい。次に、スピンナー等を用いてＳｉＯ２膜上にフォトレジスト膜を塗布し、このフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、ＳｉＯ２膜をパターニングする。その後、フォトレジスト膜を酸素（Ｏ２）プラズマ等で除去する。パターニングされたＳｉＯ２膜をマスク材１０として用いて、ドライエッチング等により、ドライエッチング等により、図３に示すように、電子走行領域３を貫通してドレイン領域１１の上面に到達するＵ溝５を形成する。この結果、Ｕ溝５の垂直な側壁を側壁面として互いに対向して離間して配置された電子走行領域３ａ，３ｂが形成される。
【００４７】
（d）次に、バッファ領域２を形成した手順と同じ方法により、トリメチルアルミニウム（ＴＭＡ）、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、不純物密度５×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度であり、Ａｌの組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮ層を数ｎｍ〜十数ｎｍ程度で形成する。そして、マスクを使用しない指向性ドライエッチング等により、マスク材１０の上面側のＡｌｘＧａ１−ｘＮ層を全面的に除去する。この結果、図４に示すように、電子走行領域３ａ，３ｂの垂直な側壁面（Ｕ溝５の側壁面）上に、電子走行領域３ａ，３ｂよりも禁制帯幅の広いＡｌｘＧａ１−ｘＮからなる電子供給領域４ａ，４ｂが形成される。即ち、電子供給領域４ａと電子走行領域３ａとがなすヘテロ接合及び電子供給領域４ｂと電子走行領域３ｂがなすヘテロ接合が形成される。Ｕ溝５の上部においては、電子供給領域４ａ，４ｂはマスク材１０の開口部側の端部の上に形成されている。
【００４８】
（e）次に、減圧ＣＶＤ（ＬＰＣＶＤ）法により全面的にＳｉ３Ｎ４膜を成膜する。この際、Ｓｉ３Ｎ４膜の膜厚を電子供給領域４ａ，４ｂの間隔の１／２以上とすることにより、電子供給領域４ａ，４ｂで挟まれたＵ溝５の空間にＳｉ３Ｎ４膜を埋め込むことができる。引き続き、マスクを使用しない指向性ドライエッチング等により、Ｕ溝５の中央部及び上部のＳｉ３Ｎ４膜を選択的に除去する。この結果、図５に示すように、電子供給領域４ａ，４ｂで挟まれたＵ溝５の底部のドレイン領域１１上に絶縁膜（Ｓｉ３Ｎ４膜）７ａが残留する。
【００４９】
（f）次に、バッファ領域２を形成した手順と同じ方法により、ＭＯＣＶＤ法等を用いて、ｐ型のＧａＮ層を成膜する。この際、ＧａＮ層の膜厚を電子供給領域４ａ，４ｂの間隔の１／２以上とすることにより、電子供給領域４ａ，４ｂで挟まれたＵ溝５の空間にＧａＮ層を埋め込むことができる。また、ＧａＮ層の堆積中に、ビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）、ビスメチルシクロペンタディエニルマグネシウム（ＭＣｐ２Ｍｇ）等のマグネシウム（Ｍｇ）を含むガスを投入することにより、図６に示すように、不純物密度１０１８〜２×１０２０ｃｍ−３程度のｐ型ＧａＮからなるゲート電極８をＵ溝５の内部に埋め込むことができる。なお、ｐ型ＧａＮ層は、ＭＯＣＶＤ後に窒素（Ｎ２）ガス中のアニールをすることが好ましい。更に、ノンドープのＧａＮ層を堆積後にＭｇイオンを注入し、９００〜１０００℃で加熱して活性化することでも形成可能であるが、Ｍｇイオンの加速電圧を高くする必要がある。その後、ドライエッチング等により、図７に示すようにｐ型ＧａＮ層がＵ溝５の底部側に所定の厚さで残るようにエッチバックすることにより、絶縁膜７ａ上に電子供給領域４ａ，４ｂで挟まれるようにゲート電極８を形成する。
【００５０】
（g）次に、ＬＰＣＶＤ法によりチップ全面に絶縁膜（Ｓｉ３Ｎ４膜）を成膜する。この際、Ｓｉ３Ｎ４膜の膜厚を電子供給領域４ａ，４ｂの間隔の１／２以上とすることにより、電子供給領域４ａ，４ｂで挟まれたＵ溝５の空間にＳｉ３Ｎ４膜を埋め込むことができる。引き続き、マスクを使用しない指向性ドライエッチング等により、Ｕ溝５の上部のＳｉ３Ｎ４膜の一部が選択的に除去されるまでエッチバックする。この結果、図８に示すように、ゲート電極８上に電子供給領域４ａ，４ｂに挟まれるように絶縁膜（Ｓｉ３Ｎ４膜）７ｂが形成され、絶縁膜７ｂの上部に低いＵ溝が発生する。
【００５１】
（h）次に、フッ酸を用いたウェットエッチング等により、マスク材１０としてのＳｉＯ２膜を除去する。その後、超音波洗浄を行うことにより、電子供給領域４ａ，４ｂのマスク材１０の内壁に堆積されていた部分を図９に示すように機械的に除去する。必要に応じて、化学的機械研磨（ＣＭＰ）により平坦化してもよく、ＣＭＰによってマスク材１０の内壁の部分の電子供給領域４ａ，４ｂを除去してもよい。
【００５２】
（i）次に、全面にフォトレジスト膜を塗布し、フォトリソグラフィー法によりゲート電極８に到達する貫通電極形成用マスクをパターニングする。このマスクを用いてドライエッチングすることにより、ゲート電極８の上の絶縁膜７ｂの一部を選択的に除去し、絶縁膜７ｂにゲート電極８に到達する貫通孔を開孔する。この貫通孔に蒸着法、スパッタ法又はＣＶＤ法等によりタングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属を堆積し、ＣＭＰにより高融点金属を貫通孔に埋め込み、ゲート電極取り出しプラグを形成する。更に、ＬＰＣＶＤ法等により全面に絶縁膜を堆積する。引き続き、絶縁膜上にフォトレジスト膜を塗布し、フォトリソグラフィー法によりコンタクトホール形成用マスクをパターニングする。このマスクを用いたドライエッチングにより絶縁膜の一部を選択的に除去して、ゲート電極８と、電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂとに導通するためのコンタクトホールをそれぞれ開孔する。なお、ゲート電極８、電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂがＧａＮ系半導体からなり高抵抗であるため、絶縁膜の堆積工程と、その後のコンタクトホールの開孔工程は省略することもできる。
【００５３】
（j）次に、蒸着法、スパッタ法又はＣＶＤ法等により、電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂに接するように金属膜を堆積する。この金属膜の上にフォトレジスト膜を塗布して、フォトリソグラフィー技術によりフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いたエッチングにより金属膜の一部を選択的に除去して、ソース電極９及びゲート表面配線を形成する。一方、蒸着法、スパッタ法又はＣＶＤ法等により、ドレイン領域１１の裏面にドレイン電極１２を堆積する。ソース電極９及びドレイン電極１２は、チタン（Ｔｉ）やアルミニウム（Ａｌ）を単層で堆積してもよく、Ｔｉ及びＡｌ等を積層した積層構造としても構わない。以上の工程を経て、図１に示した半導体装置が完成する。
【００５４】
第１の実施形態に係る半導体装置の製造方法によれば、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置を容易に実現可能となる。
【００５５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図１０に示すように、ｎ型のドレイン領域１１と、ドレイン領域１１の上面に対して垂直な側壁面をドレイン領域１１上に互いに対向して離間して配置された、ドレイン領域１１と禁制帯幅の等しい半導体からなる複数の電子走行領域３ａ，３ｂと、電子走行領域３ａ，３ｂの側壁面をヘテロ接合界面として電子走行領域３ａ，３ｂに接した電子走行領域３ａ，３ｂよりも禁制帯幅の広い半導体からなる電子供給領域４と、複数の電子走行領域３ａ，３ｂの頂部で電子供給領域４に接したソース電極９と、電子供給領域４の主面の一部を介して電子走行領域３ａ，３ｂの電位を制御するゲート電極８と、ドレイン領域１１の裏面に配置されたドレイン電極１２とを備える縦型の半導体装置である。
【００５６】
ドレイン領域１１は、ｎ＋型Ｓｉ等からなる半導体基板（基板領域）１と、半導体基板１上に電子走行領域３ａ，３ｂに接して配置されたバッファ領域２とを備える２層構造である。バッファ領域２は、例えばｎ型のＧａＮ等の、電子走行領域３ａ，３ｂと等しい禁制帯幅を有し、半導体基板１とは異なる材料からなる。バッファ領域２の上には電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂがバッファ領域２に端部を接してバッファ領域２の主面に垂直となる主面（側壁面）を有して配置されている。
【００５７】
電子走行領域３ａ，３ｂは、例えば不純物を意図的に添加していないＧａＮからなり、電子供給領域４は、例えば不純物を意図的に添加していない組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮからなる。電子供給領域４は、電子走行領域３ａ，３ｂの側壁面に挟まれ、且つ電子走行領域３ａ，３ｂの頂部の一部にまで延長されている。
【００５８】
ゲート電極８は、電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されている。ゲート電極８は、例えばｐ型で電子供給領域４よりも禁制帯幅の狭い半導体（例えばＧａＮ）からなる。ｐ型のＧａＮからなるゲート電極８と、不純物を意図的に添加していないＡｌｘＧａ１−ｘＮからなる電子供給領域４とによりヘテロ接合が形成される。
【００５９】
ゲート電極８とソース電極９との間には、例えば、Ｓｉ３Ｎ４膜からなる絶縁膜７及びＳｉＯ２膜からなる絶縁膜１０が配置されている。ソース電極９は、電子走行領域３ａ，３ｂの頂部上にまで延長された電子供給領域４の端部に接している。
【００６０】
第２の実施形態に係る半導体装置は、電子走行領域３ａ，３ｂがドレイン領域１１の上面に対して垂直な側壁面を互いに対向して離間して配置しているので、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面は、それぞれドレイン領域１１の上面に対して垂直方向に形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。即ち、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれは、電子走行領域３ａ，３ｂの頂部上面に平行な面上にまで延長される。電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれの一端（下端）はドレイン領域１１に接し、他端（延長された端部）はソース電極９に接している。
【００６１】
第２の実施形態に係る半導体装置の動作時には、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面には、仕事関数差によるバンド曲がりによって２次元電子ガス層６ａ，６ｂがドレイン領域１１の上面に対して垂直方向にそれぞれ形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。
【００６２】
第２の実施の形態に係る半導体装置の平面レイアウトは、図１（ｂ）に示した平面レイアウトのゲート電極８及び電子供給領域４ａ，４ｂの直線状のパターンを、電子供給領域４の直線状のパターンに置き換えればよい。第２の実施形態に係る半導体装置の他の構成は、第１の実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【００６３】
＜第２の実施形態の半導体装置の動作＞
次に、図１０に示す構成の半導体装置のターン・オンとターン・オフの動作については、ソース電極９の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、縦型のＨＥＭＴとして機能する。
【００６４】
不純物を意図的に添加していないＡｌｘＧａ１−ｘＮ層及びＧａＮ層をそれぞれｉ層のＡｌｘＧａ１−ｘＮ層及びＧａＮ層と考えると、ゲート電極８とバッファ領域２の間には、ヘテロｐｉｎ接合が形成される。そして、ゲート電極８とソース電極９との間の電圧を所定の閾値電圧以上の順バイアスにするとゲート電極８から電子供給領域４を介して電子走行領域３ａ，３ｂに広がるヘテロｐｉｎ接合の空乏層が消滅し、電子供給領域４と電子走行領域３ａ，３ｂとがなすヘテロ接合界面に２次元電子ガス層６ａ，６ｂが形成されて導通状態となる。導通状態では、電子がソース電極９から２次元電子ガス層６ａ，６ｂを通ってドレイン電極１２へ、横方向及び縦方向に走行する。したがって、横型のＨＥＭＴよりも電極部分の電流密度が低減され、エレクトロマイグレーション（電極の断線）が発生するのを抑制でき、信頼性が向上する。
【００６５】
また、ゲート電極８、絶縁膜７，１０及びソース電極９によりＭＯＳキャパシタが形成され、ソース電極９の電位を基準としてゲート電極８に正電圧を印加した場合、ゲート電極８と絶縁膜７，１０との界面には蓄積層が形成されて、高濃度のｐ型領域が形成される。この高濃度のｐ型領域によってゲート電極８下部の電子走行領域３ａ，３ｂに形成されるヘテロｐｉｎ接合の空乏層が深くなり、この空乏層を消滅させて２次元電子ガス層６ａ，６ｂを導通させるためにはより高電圧が必要になる。したがって、トランジスタの閾値電圧を高める効果があり、耐ノイズ性を向上させることができる。また、高濃度のｐ型領域により、ゲート電極８の抵抗成分も低減することができる。したがって、トランジスタのオン・オフ時に発生するＲＣ遅延を低減することができ、スイッチング損失の低減に繋がる。
【００６６】
一方、ゲート電圧を下げてゲート電極８とソース電極９間の電圧を所定の閾値電圧未満にすると、ゲート電極８から電子供給領域４を介して電子走行領域３ａ，３ｂに空乏層が広がり、２次元電子ガス層６ａ，６ｂが消滅し、トランジスタが遮断状態となり、電流経路が遮断される。この際、ドレイン−ソース間に高電圧が瞬間的に印加されて、ゲート電極８からドレイン領域１１に向かってヘテロｐｉｎ接合の空乏層が広がる。この空乏層の幅はゲート電極８とドレイン領域１１の距離に依存するので、高耐圧を求める場合はゲート電極８とドレイン領域１１の距離、即ちヘテロｐｉｎ接合のｉ層となる電子走行領域３ａ，３ｂを厚く成膜すればよい。したがって、素子の横方向の面積を増大させずに高耐圧が得られるため、面積効率がよく、大電流化及び高集積化を実現可能となる。
【００６７】
また、ゲート電極８が、電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されているので、ドレイン電極１２に高電圧を印加するときに、ゲート電極８の電子供給領域４に接する全面から、ドレイン電極１２に向かって空乏層を広げ、耐圧を確保する。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層を広げる場合よりも電界集中が緩和され、耐圧向上とリーク電流低減の効果を奏する。また、比較例１に係る横型のＨＥＭＴのようなゲートエッジの電界集中がないため、電流コラプス現象を抑制・改善する効果も得られる。
【００６８】
＜第２の実施形態の半導体装置の効果＞
以上説明したように、第２の実施形態に係る半導体装置によれば、第１の実施形態と同様に、電子走行領域３ａ，３ｂの垂直な側壁面をヘテロ接合面として電子走行領域３ａ，３ｂに接するように電子供給領域４を配置することにより、主として縦方向（ドレイン領域１１の上面に対して垂直方向）に２次元電子ガス層６ａ，６ｂを形成することができる。そして、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面の一端がドレイン領域１１に接し、ヘテロ接合界面の他端がソース電極９に接するので、半導体装置の動作時には電子を２次元電子ガス層６ａ，６ｂを通じて主として縦方向に走行させることができ、低抵抗化を図ることができる。
【００６９】
また、ゲート電極８を電子走行領域３ａ，３ｂの近傍に配置することができるので、面積をとらずに高集積化を実現可能となる。また、必要とする耐圧に応じて電子走行領域３ａ，３ｂの厚さを設定することによりゲート電極８とドレイン領域１１の距離を調整できるので、素子の高集積化を図ることができる。また、ソース電極９及びドレイン電極１２をそれぞれ対向する異なる主面に配置された面電極とすることもできるため、実装しやすく、配線抵抗の影響が低く、エレクトロマイグレーションも改善できる効果もある。更に、一方の主面にソース電極とドレイン電極の両方を配置する横型のＨＥＭＴより、一つのトランジスタに対して電極の面積の割合が大きいため、熱の低減効果もある。
【００７０】
また、ドレイン領域１１が半導体基板１と半導体基板１上に配置されたバッファ領域２を有することにより、バッファ領域２を利用して半導体基板１と電子走行領域３ａ，３ｂとの格子定数の差を調整可能になる。したがって、高品質な電子走行領域３ａ，３ｂを形成でき、結晶欠陥による耐圧低下を防止することができる。
【００７１】
また、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面の少なくとも一部がドレイン領域１１の上面に平行となることで、２次元電子ガス層６ａ，６ｂが縦方向（ドレイン領域１１の上面に対して垂直方向）に形成されるとともに横方向（ドレイン領域１１の上面に平行な方向）にも形成される。ゲート電極８は、横方向部分の２次元電子ガス層６ａ，６ｂの電荷濃度を制御できる。更に、ゲート電極８の下面からドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げることで、高耐圧を確保することができる。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層が広がる構造よりも電界集中が緩和され、耐圧向上とリーク電流低減の効果を奏する。
【００７２】
また、ゲート電極８が電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されているので、ドレイン電極１２に高電圧を印加するときに、ゲート電極８の電子供給領域４に接する全面から、ドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げ、耐圧を確保する。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層を広げる場合よりも電界集中が緩和され、耐圧向上とリーク電流低減の効果及び電流コラプス現象を抑制する効果を奏することができる。
【００７３】
また、ゲート電極８がｐ型で電子走行領域３ａ，３ｂよりも禁制帯幅の狭い半導体（例えばｐ型ＧａＮ）からなるヘテロ接合ゲート型ＨＥＭＴの構造の場合、トランジスタのオン時に、ソース電極９が基準電位として、ゲート電極８に正バイアスを印加するときに、ゲート電極８、絶縁膜７及びソース電極９によりＭＯＳキャパシタが形成される。ゲート電極８と絶縁膜７の界面には蓄積層が形成されて、高濃度のｐ型領域が形成できる。この高濃度のｐ型領域によってゲート電極８下部の電子走行領域３ａ，３ｂに形成されるヘテロｐｉｎ接合の空乏層が深くなり、ショットキーゲート型ＨＥＭＴよりゲートの閾値電圧を高める効果がある。これによって、ＨＥＭＴの耐ノイズ性が良好となる。また、高濃度のｐ型領域により、ゲート電極８の抵抗成分も低減でき、スイッチング損失の低減に繋がる。
【００７４】
また、ドレイン領域１１の半導体基板１がＳｉからなる場合には低抵抗となり且つ安価である。更に、半導体基板１上のバッファ領域２又は電子走行領域３ａ，３ｂがＧａＮからなる場合には、ｎ型Ｓｉとｎ型ＧａＮの仕事関数は同程度であり、オーミック接合を形成するので、トランジスタのオン時には低抵抗となる。また、電子走行領域３ａ，３ｂがＧａＮからなる場合にはバンドギャップが大きく、絶縁破壊電界強度が高い。更には、電子供給領域４とのヘテロ接合界面に２次元電子ガス層６ａ，６ｂを形成できるため、低抵抗化及び高耐圧化を実現可能となる。
【００７５】
＜第２の実施形態の半導体装置の製造方法＞
次に、図１１〜図１５を用いて、第２の実施形態に係る半導体装置の製造方法の一例を説明する。
【００７６】
（a）先ず、第１の実施の形態の図２〜図３に示した手順と同様の手順で、電子走行領域３にＵ溝５を形成することにより垂直な側壁面を互いに対向して配置した電子走行領域３ａ，３ｂを形成する。その後、バッファ領域２を形成する手順と同様に、ＴＭＡ、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等により、Ｕ溝５を埋めるようにＡｌの組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮ層を形成する。この際、Ｕ溝５が完全に埋まるように、ＡｌｘＧａ１−ｘＮ層の膜厚をＵ溝５の幅の１／２以上とすることが好適である。引き続き、マスクを使用しない指向性ドライエッチング等により、ＡｌｘＧａ１−ｘＮ層を全面的にエッチバックすることにより、図１１に示すようにＡｌｘＧａ１−ｘＮ層からなる電子供給領域４が形成される。この際、電子供給領域４を電子走行領域３ａ，３ｂの頂部に数ｎｍ〜十数ｎｍの厚さで残留させる。
【００７７】
（b）次に、バッファ領域２を形成する手順と同様に、ＭＯＣＶＤ法等により、ｐ型のＧａＮ層を成膜する。膜厚は特に性能に影響しないが一般的には数百ｎｍが好適である。この際、ＧａＮ層の堆積中にＣｐ２Ｍｇ、ＭＣｐ２Ｍｇ等のＭｇを含むガスを投入することにより、図１２に示すように、不純物密度１０１８〜２×１０２０ｃｍ−３程度のｐ型ＧａＮからなるゲート電極８を形成することができる。なお、ｐ型ＧａＮ層は、ＭＯＣＶＤ後にＮ２ガス中のアニールをすることが好ましい。更に、ノンドープのＧａＮ層を堆積後にＭｇイオンを注入し、９００〜１０００℃で加熱して活性化することでも形成可能であるが、Ｍｇイオンの加速電圧を高くする必要がある。
【００７８】
（c）次に、熱ＣＶＤ法やプラズマＣＶＤ法等により、ゲート電極８上にＳｉＯ２膜を形成する。ＳｉＯ２膜の厚さとしては数μｍが好ましい。そして、スピンナー等を用いてＳｉＯ２膜上にフォトレジスト膜を塗布し、このフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチング等により、ＳｉＯ２膜をパターニングする。その後、フォトレジスト膜をＯ２プラズマ等で除去する。そして、パターニングされたＳｉＯ２膜をマスク材１０として用いて、ドライエッチング等により、図１３に示すようにゲート電極８の一部を選択的に除去することにより、電子走行領域３ａ，３ｂの頂部の電子供給領域４を露出させる。
【００７９】
（d）次に、図１４に示すように、ＬＰＣＶＤ法等により、電子供給領域４、ゲート電極８、マスク材１０を覆うように絶縁膜（Ｓｉ３Ｎ４膜）７を数百ｎｍ程度の膜厚で成膜する。引き続き、ドライエッチング等により、図１５に示すように、電子走行領域３ａ，３ｂの一部が露出するまで絶縁膜７及び電子供給領域４の一部をエッチバックする。この際、マスク材１０上の絶縁膜７も除去されるが、マスク材１０はＳｉＯ２膜であるため、除去されずに残存する。
【００８０】
（e）その後、蒸着法、スパッタ法又はＣＶＤ法等により、電子走行領域３ａ，３ｂの頂部及び電子走行領域３ａ，３ｂの頂部の一部にまで延長された電子供給領域４の端部に接するように金属膜を堆積する。この金属膜の上にフォトレジスト膜を塗布して、フォトリソグラフィー技術によりフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いたエッチングにより金属膜の一部を選択的に除去して、ソース電極９を形成する。一方、蒸着法、スパッタ法又はＣＶＤ法等により、ドレイン領域１１の裏面にドレイン電極１２を堆積する。この結果、図１０に示した半導体装置が完成する。
【００８１】
第２の実施形態に係る半導体装置の製造方法によれば、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置を容易に実現可能となる。
【００８２】
＜第２の実施形態の変形例＞
第２の実施形態の変形例に係る半導体装置は、図１６に示すように、電子供給領域４上に配置されたゲート電極８の裏面に、電子走行領域３ａ，３ｂの互いに対向する垂直な側壁面に挟まれる深さまで下側に突出する凸部８ａが設けられている点が、図１０に示した第２の実施形態に係る半導体装置の構成と異なる。
【００８３】
図１０に示した第２の実施形態に係る半導体装置では、電子走行領域３ａ，３ｂの垂直な側壁面及び上面がなす角部では、電子走行領域３ａ，３ｂの頂部に接する電子供給領域４と、電子走行領域３ａ，３ｂの垂直な側壁面に接する電子供給領域４との両方から受けるバンド曲がりが、角部以外の他の箇所より大きくなる。したがって、電子走行領域３ａ，３ｂの角部は、電子濃度が相対的に高くなり、ゲート電極８の電界を受けにくくなる。
【００８４】
これに対して、第２の実施形態の変形例に係る半導体装置によれば、図１６に示すように、ゲート電極８の裏面に設けられた凸部８ａが電子走行領域３ａ，３ｂに挟まれる深さまで突出することにより、電子走行領域３ａ，３ｂの角部において、電子走行領域３ａ，３ｂの頂部上方のゲート電極８から縦方向に電界を受けることに加えて、凸部８ａから横方向に電界を受ける。このため、電子走行領域３ａ，３ｂの角部で発生する空乏層が角部以外の領域よりも深くなり、角部の電荷集中を改善できる。
【００８５】
第２の実施形態の変形例に係る半導体装置を製造する際には、図１１に示すように電子供給領域４を形成した後、ドライエッチング等により電子供給領域４の一部を除去して凸部８ａに対応する凹部を形成してから、電子供給領域４の凹部を埋めて凸部８ａを形成するようにゲート電極８を成膜すればよい。
【００８６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図１７に示すように、ｎ型のドレイン領域１１と、ドレイン領域１１の上面に対して垂直な側壁面をドレイン領域１１上に互いに対向して離間して配置された、ドレイン領域１１と禁制帯幅の等しい半導体からなる複数の電子走行領域３ａ，３ｂと、電子走行領域３ａ，３ｂの側壁面をヘテロ接合界面として電子走行領域３ａ，３ｂに接した電子走行領域３ａ，３ｂよりも禁制帯幅の広い半導体からなる電子供給領域４と、複数の電子走行領域３ａ，３ｂの頂部で電子供給領域４に接したソース電極９と、電子供給領域４の主面の一部を介して電子走行領域３ａ，３ｂの電位を制御するゲート電極８と、ドレイン領域１１の裏面に配置されたドレイン電極１２とを備える縦型の半導体装置である。
【００８７】
ドレイン領域１１は、ｎ＋型Ｓｉ等からなる半導体基板（基板領域）１と、半導体基板１上に電子走行領域３ａ，３ｂに接して配置されたバッファ領域２とを備える２層構造である。バッファ領域２は、例えばｎ型のＧａＮ等の、電子走行領域３ａ，３ｂと等しい禁制帯幅を有し、半導体基板１とは異なる材料からなる。バッファ領域２の上には電子走行領域３ａ，３ｂ及び電子供給領域４ａ，４ｂがバッファ領域２に端部を接してバッファ領域２の主面に垂直となる主面（側壁面）を有して配置されている。
【００８８】
電子走行領域３ａ，３ｂは、例えば不純物を意図的に添加していないＧａＮからなり、電子供給領域４は、例えば不純物を意図的に添加していない組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮからなる。電子供給領域４は、電子走行領域３ａ，３ｂの側壁面に挟まれ、且つ電子走行領域３ａ，３ｂの頂部の一部にまで延長されている。
【００８９】
ゲート電極８は、電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に、Ｓｉ３Ｎ４膜等からなるゲート絶縁膜７ｘを介して配置されており、絶縁ゲート型構造となる。ゲート電極８は、例えばｐ型で電子供給領域４よりも禁制帯幅の狭い半導体（例えばＧａＮ）からなる。
【００９０】
ゲート電極８とソース電極９との間には、例えば、Ｓｉ３Ｎ４膜からなる絶縁膜７及びＳｉＯ２膜からなる絶縁膜１０が配置されている。ソース電極９は、電子走行領域３ａ，３ｂの頂部上にまで延長された電子供給領域４の端部に接している。
【００９１】
第３の実施形態に係る半導体装置は、電子走行領域３ａ，３ｂがドレイン領域１１の上面に対して垂直な側壁面を互いに対向して離間して配置しているので、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面は、それぞれドレイン領域１１の上面に対して垂直方向に形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。即ち、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれは、電子走行領域３ａ，３ｂの頂部上面に平行な面上にまで延長される。電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれの一端（下端）はドレイン領域１１に接し、他端（延長された端部）はソース電極９に接している。
【００９２】
第３の実施形態に係る半導体装置の動作時には、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面には、仕事関数差によるバンド曲がりによって２次元電子ガス層６ａ，６ｂがドレイン領域１１の上面に対して垂直方向にそれぞれ形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。
【００９３】
第３の実施の形態に係る半導体装置の平面レイアウトは、図１（ｂ）に示した平面レイアウトのゲート電極８及び電子供給領域４ａ，４ｂの直線状のパターンを、電子供給領域４の直線状のパターンに置き換えればよい。第３の実施形態に係る半導体装置の他の構成は、第１及び第２の実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【００９４】
＜第３の実施形態の半導体装置の動作＞
次に、第３の実施形態に係る半導体装置の動作は、第２の実施形態に係る半導体の動作と基本的には同様である。第２の実施形態に係る半導体の動作と相違する点としては、ゲート電極８と電子供給領域４との間にゲート絶縁膜（Ｓｉ３Ｎ４膜）７ｘを配置していることにより、オン動作時には、第２の実施形態に係る半導体装置のようにゲート電極８が電子供給領域４と直接接する場合と比較して、ゲート電圧を高く印加してもリーク電流が小さいため、大電流動作を実現できる。
【００９５】
一方、オフ動作時には、ゲート電極８と電子供給領域４の間にゲート絶縁膜（Ｓｉ３Ｎ４膜）７ｘが配置されているので、ゲート電極８とドレイン領域１１間の耐圧の一部はゲート絶縁膜７ｘが分担する。したがって、ゲート絶縁膜７ｘを配置しない場合と比較して耐圧を向上させることができる。
【００９６】
＜第３の実施形態の半導体装置の効果＞
以上説明したように、第３の実施形態に係る半導体装置によれば、第１及び第２の実施形態と同様に、電子走行領域３ａ，３ｂの垂直な側壁面をヘテロ接合面として電子走行領域３ａ，３ｂに接するように電子供給領域４を配置することにより、主として縦方向（ドレイン領域１１の上面に対して垂直方向）に２次元電子ガス層６ａ，６ｂを形成することができる。そして、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面の一端がドレイン領域１１に接し、ヘテロ接合界面の他端がソース電極９に接するので、半導体装置の動作時には電子を２次元電子ガス層６ａ，６ｂを通じて主として縦方向に走行させることができ、低抵抗化を図ることができる。
【００９７】
また、ゲート電極８を電子走行領域３ａ，３ｂの周辺に配置することができるので、面積をとらずに高集積化を実現可能となる。また、必要とする耐圧に応じて電子走行領域３ａ，３ｂの厚さを設定することによりゲート電極８とドレイン領域１１の距離を調整できるので、素子の高集積化を図ることができる。また、ソース電極９及びドレイン電極１２をそれぞれ対向する異なる主面に配置された面電極とすることもできるため、実装しやすく、配線抵抗の影響が低く、エレクトロマイグレーションも改善できる効果もある。更に、一方の主面にソース電極とドレイン電極の両方を配置する横型のＨＥＭＴより、一つのトランジスタに対して電極の面積の割合が大きいため、熱の低減効果もある。
【００９８】
また、ドレイン領域１１が半導体基板１と半導体基板１上に配置されたバッファ領域２を有することにより、バッファ領域２を利用して半導体基板１と電子走行領域３ａ，３ｂとの格子定数の差を調整可能になる。したがって、高品質な電子走行領域３ａ，３ｂを形成でき、結晶欠陥による耐圧低下を防止することができる。
【００９９】
また、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面が電子走行領域３ａ，３ｂの頂部上面に平行な面上にまで延長されることで、２次元電子ガス層６ａ，６ｂが縦方向（ドレイン領域１１の上面に対して垂直方向）だけでなく、横方向（ドレイン領域１１の上面に平行な方向）にも形成される。ゲート電極８は、横方向に形成された２次元電子ガス層６ａ，６ｂの電荷濃度を制御できる。更に、ゲート電極８の下面からドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げることで、高耐圧を確保することができる。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層が広がる構造よりも、電界集中が緩和され、耐圧向上とリーク電流低減の効果を奏する。
【０１００】
また、ゲート電極８が電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されているので、ドレイン領域１１に高電圧を印加するときに、ゲート電極８の電子供給領域４に接する全面から、ドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げ、耐圧を確保する。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層を広げる場合よりも電界集中が緩和され、耐圧向上とリーク電流低減の効果及び電流コラプス現象を抑制する効果を奏することができる。
【０１０１】
また、ゲート電極８がｐ型で電子走行領域３ａ，３ｂよりも禁制帯幅の狭い半導体（例えばｐ型ＧａＮ）からなる場合、トランジスタのオン時に、ソース電極９が基準電位として、ゲート電極８に正バイアスを印加するときに、ゲート電極８、絶縁膜７，１０及びソース電極９によりＭＯＳキャパシタが形成される。ゲート電極８と絶縁膜７ｂの界面には蓄積層が形成されて、高濃度のｐ型領域が形成できる。この高濃度のｐ型領域によってゲート電極８下部の電子走行領域３ａ，３ｂに形成する空乏層が深くなり、ショットキーゲート型ＨＥＭＴよりゲートの閾値電圧を高める効果がある。これによって、ＨＥＭＴの耐ノイズ性が良好となる。また、高濃度のｐ型領域により、ゲート電極８の抵抗成分も低減でき、スイッチング損失の低減に繋がる。
【０１０２】
また、ゲート電極８がゲート絶縁膜７ｘを介して電子供給領域４に接するので、高いゲート電圧を印加でき、オン抵抗を低減することができる。また、縦型のＨＥＭＴは一般の横型のＨＥＭＴとは異なり、オン動作時にゲート電界と同じ方向で電流が流れるため、ゲートのリーク電流が大きいと考えられる。そこで、ゲート絶縁膜７ｘを設けることにより、リーク電流を低減することができる。
【０１０３】
また、ドレイン領域１１の半導体基板１がＳｉからなる場合には低抵抗となり且つ安価である。また、半導体基板１上のバッファ領域２又は電子走行領域３ａ，３ｂがＧａＮからなる場合には、ｎ型Ｓｉとｎ型ＧａＮの仕事関数は同程度であり、オーミック接合を形成するので、トランジスタのオン時には低抵抗となる。また、電子走行領域３ａ，３ｂがＧａＮからなる場合にはバンドギャップが大きく、絶縁破壊電界強度が高い。更には、電子供給領域４とのヘテロ接合界面に２次元電子ガス層６ａ，６ｂを形成できるため、低抵抗化及び高耐圧化を実現可能となる。
【０１０４】
＜第３の実施形態の半導体装置の製造方法＞
次に、図１７〜図２１を用いて、第３の実施形態に係る半導体装置の製造方法の一例を説明する。
【０１０５】
（a）第２の実施形態と同様の手順で、図１１に示した電子供給領域４を形成する。次に、図１８に示すように、ＬＰＣＶＤ法等により、電子供給領域４上にゲート絶縁膜（Ｓｉ３Ｎ４膜）７ｘを数十ｎｍ程度の膜厚で成膜する。
【０１０６】
（b）次に、バッファ領域２を形成する手順と同様に、ＭＯＣＶＤ法等により、ゲート絶縁膜（Ｓｉ３Ｎ４膜）７ｘ上にｐ型のＧａＮ層を成膜する。膜厚は特に性能に影響しないが一般的には数百ｎｍが好適である。この際、ＧａＮ層の堆積中に、Ｃｐ２Ｍｇ、ＭＣｐ２Ｍｇ等のＭｇを含むガスを投入することにより、不純物密度１０１８〜２×１０２０ｃｍ−３程度のｐ型ＧａＮからなるゲート電極８を形成することができる。なお、ｐ型ＧａＮ層は、ＭＯＣＶＤ後、Ｎ２ガス中のアニールをすることが好ましい。更に、ノンドープのＧａＮ層を堆積後にＭｇイオンを注入し、９００〜１０００℃で加熱して活性化することでも形成可能であるが、Ｍｇイオンの加速電圧を高くする必要がある。
【０１０７】
（c）次に、熱ＣＶＤ法やプラズマＣＶＤ法を用いて、ゲート電極８上に、ＳｉＯ２膜を数μｍ程度の厚さで形成する。次に、スピンナー等を用いてＳｉＯ２膜上にフォトレジスト膜を塗布し、このフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチング等により、ＳｉＯ２膜をパターニングする。その後、フォトレジスト膜をＯ２プラズマ等で除去する。そして、パターニングされたＳｉＯ２膜をマスク材１０として用いて、ドライエッチング等により、図１９に示すようにゲート絶縁膜７ｘの上面が露出するまでゲート電極８の一部を選択的に除去する。
【０１０８】
（d）次に、図２０に示すように、ＬＰＣＶＤ法等により、電子供給領域４、ゲート電極８及びマスク材１０を覆うように、絶縁膜（Ｓｉ３Ｎ４膜）７を数百ｎｍ程度の厚さで成膜する。引き続き、図２１に示すように、熱リン酸を用いたウェットエッチング等により、電子走行領域３ａ，３ｂの頂部上のゲート絶縁膜７ｘ及び電子供給領域４を除去し、電子走行領域３ａ，３ｂの頂部と、電子走行領域３ａ，３ｂの頂部の一部にまで延長された電子供給領域４の端部を露出させる。この際、マスク材１０上の絶縁膜（Ｓｉ３Ｎ４膜）７も除去されるが、マスク材１０はＳｉＯ２膜であるため除去されずに残存する。
【０１０９】
（e）その後、図１７に示すように、蒸着法、スパッタ法又はＣＶＤ法等により、電子走行領域３ａ，３ｂの頂部及び電子走行領域３ａ，３ｂの頂部の一部にまで延長された電子供給領域４の端部に接するように金属膜を堆積する。この金属膜の上にフォトレジスト膜を塗布して、フォトリソグラフィー技術によりフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いたエッチングにより金属膜の一部を選択的に除去して、ソース電極９を形成する。一方、蒸着法、スパッタ法又はＣＶＤ法等により、ドレイン領域１１の裏面にドレイン電極１２を堆積する。この結果、図１６に示した半導体装置が完成する。
【０１１０】
第３の実施形態に係る半導体装置の製造方法によれば、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置を容易に実現可能となる。
【０１１１】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置は、図２２に示すように、ｎ型のドレイン領域１１と、ドレイン領域１１の上面に対して垂直な側壁面をドレイン領域１１上に互いに対向して離間して配置された、ドレイン領域１１と禁制帯幅の等しい半導体からなる複数の電子走行領域３ａ，３ｂと、電子走行領域３ａ，３ｂの側壁面をヘテロ接合界面として電子走行領域３ａ，３ｂに接した電子走行領域３ａ，３ｂよりも禁制帯幅の広い半導体からなる電子供給領域４と、複数の電子走行領域３ａ，３ｂの頂部で電子供給領域４に接したソース電極９と、電子供給領域４の主面の一部を介して電子走行領域３ａ，３ｂの電位を制御するゲート電極８と、ドレイン領域１１の裏面に配置されたドレイン電極１２とを備える縦型の半導体装置である。
【０１１２】
ドレイン領域１１は、ｎ＋型Ｓｉからなる半導体基板（基板領域）１と半導体基板１上に配置されたｎ型ＧａＮからなるバッファ領域２とを備える２層構造である。第４の実施形態においては、バッファ領域２が、半導体基板１上の一部に配置されている点が、第１〜第３の実施形態と異なる。このため、バッファ領域２の側面及び上面が電子供給領域４に接する。また、半導体基板１上のバッファ領域２が配置されていない部分は、電子供給領域４及び電子走行領域３ａ，３ｂの端部と接する。
【０１１３】
電子走行領域３ａ，３ｂは、例えば不純物を意図的に添加していないＧａＮからなり、電子供給領域４は、例えば不純物を意図的に添加していない組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮからなる。電子供給領域４は、電子走行領域３ａ，３ｂの側壁面に挟まれ、且つ電子走行領域３ａ，３ｂの頂部の一部にまで延長されている。
【０１１４】
電子供給領域４全体としての形状は、第２及び第３の実施形態と同様であるが、第４の実施形態においては、電子供給領域４は、バッファ領域２の上面に接する第１の電子供給領域４ａと、電子走行領域３ａ，３ｂの垂直な側壁面及びバッファ領域２の側面に接する第２及び第３の電子供給領域４ｂ，４ｃと、第１〜第３の電子供給領域４ａ，４ｂ，４ｃ上に配置された第４の電子供給領域４ｄとが順次形成されることで構成されている。
【０１１５】
ゲート電極８は、電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されている。ゲート電極８は、例えばｐ型で電子供給領域４よりも禁制帯幅の狭い半導体（例えばＧａＮ）からなる。ｐ型のＧａＮからなるゲート電極８と、不純物を意図的に添加していないＡｌｘＧａ１−ｘＮからなる電子供給領域４とによりヘテロ接合が形成される。
【０１１６】
ゲート電極８とソース電極９との間には、例えば、Ｓｉ３Ｎ４膜からなる絶縁膜７及びＳｉＯ２膜からなる絶縁膜１０が配置されている。ソース電極９は、電子走行領域３ａ，３ｂの頂部上にまで延長された電子供給領域４の端部に接している。
【０１１７】
第４の実施形態に係る半導体装置は、電子走行領域３ａ，３ｂがドレイン領域１１の上面に対して垂直な側壁面を互いに対向して離間して配置しているので、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面は、それぞれドレイン領域１１の上面に対して垂直方向に形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。即ち、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれの一部は、電子走行領域３ａ，３ｂの頂部上面（ドレイン領域１１の上面）に平行な面を有する。電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面のそれぞれの一端（下端）はドレイン領域１１に接し、他端（延長された端部）はソース電極９に接している。
【０１１８】
第４の実施形態に係る半導体装置の動作時には、電子走行領域３ａと電子供給領域４とがなすヘテロ接合界面及び電子走行領域３ｂと電子供給領域４とがなすヘテロ接合界面には、仕事関数差によるバンド曲がりによって２次元電子ガス層６ａ，６ｂがドレイン領域１１の上面に対して垂直方向にそれぞれ形成されるとともに、ドレイン領域１１の上面に平行な方向にも形成される。
【０１１９】
第４の実施の形態に係る半導体装置の平面レイアウトは、図１（ｂ）に示した平面レイアウトのゲート電極８及び電子供給領域４ａ，４ｂの直線状のパターンを、電子供給領域４の直線状のパターンに置き換えればよい。第４の実施形態に係る半導体装置の他の構成は、第２の実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【０１２０】
＜第４の実施形態の半導体装置の動作＞
第４の実施形態に係る半導体装置の動作は、第２の実施形態に係る半導体装置の動作と基本的には同様である。第２の実施形態に係る半導体装置の動作との相違点としては、半導体基板１のバッファ領域２が配置されていない部分が、電子供給領域４及び電子走行領域３ａ，３ｂと直接接しており、オン動作時に流れる電流がバッファ領域２を通る必要がないため、バッファ領域２の抵抗成分がなくなり、オン抵抗を低減することができる。
【０１２１】
＜第４の実施形態の半導体装置の効果＞
以上説明したように、第４の実施形態に係る半導体装置によれば、第１〜第３の実施形態と同様に、電子走行領域３ａ，３ｂの垂直な側壁面をヘテロ接合面として電子走行領域３ａ，３ｂに接するように電子供給領域４を配置することにより、縦方向（ドレイン領域１１の上面に対して垂直方向）に２次元電子ガス層６ａ，６ｂを形成することができる。そして、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面の一端がドレイン領域１１に接し、ヘテロ接合界面の他端がソース電極９に接するので、半導体装置の動作時には電子を２次元電子ガス層６ａ，６ｂを通じて主として縦方向に走行させることができ、低抵抗化を図ることができる。
【０１２２】
また、ゲート電極８を電子走行領域３ａ，３ｂの周辺に配置することができるので、面積をとらずに高集積化を実現可能となる。また、必要とする耐圧に応じて電子走行領域３ａ，３ｂの厚さを設定することによりゲート電極８とドレイン領域１１の距離を調整できるので、素子の高集積化を図ることができる。また、ソース電極９及びドレイン電極１２をそれぞれ対向する異なる主面に配置された面電極とすることもできるため、実装しやすく、配線抵抗の影響が低く、エレクトロマイグレーションも改善できる効果もある。更に、一方の主面にソース電極とドレイン電極の両方を配置する横型のＨＥＭＴより、一つのトランジスタに対して電極の面積の割合が大きいため、熱の低減効果もある。
【０１２３】
また、ドレイン領域１１が半導体基板１と、半導体基板１上の一部に配置されたバッファ領域２を有することにより、バッファ領域２を利用して半導体基板１と電子走行領域３ａ，３ｂとの格子定数の差を調整可能になる。したがって、高品質な電子走行領域３ａ，３ｂを形成でき、結晶欠陥による耐圧低下を防止することができる。
【０１２４】
また、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面が電子走行領域３ａ，３ｂの頂部上面に平行な面上にまで延長されることで、電子走行領域３ａ，３ｂと電子供給領域４とがなすヘテロ接合界面で発生する２次元電子ガスは縦方向（ドレイン領域１１の上面に対して垂直方向）だけでなく、横方向（ドレイン領域１１の上面に平行な方向）にも形成される。ゲート電極８は、横方向に形成される２次元電子ガス層６ａ，６ｂの電荷濃度を制御できる。更に、ゲート電極８の下面からドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げることで、高耐圧を確保することができる。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層が広がる構造よりも、電界集中が緩和され、耐圧向上とリーク電流低減の効果を奏する。
【０１２５】
また、ゲート電極８が電子走行領域３ａ，３ｂの頂部の上面上に位置する電子供給領域４上に配置されているので、ドレイン領域１１に高電圧を印加するときに、ゲート電極８の電子供給領域４に接する全面から、ドレイン電極１２に向かってヘテロｐｉｎ接合の空乏層を広げ、耐圧を確保する。したがって、比較例１に係る横型のＨＥＭＴのようにゲートエッジから空乏層を広げる場合よりも電界集中が緩和され、耐圧向上とリーク電流低減の効果及び電流コラプス現象を抑制する効果を奏することができる。
【０１２６】
また、ゲート電極８がｐ型で電子走行領域３ａ，３ｂよりも禁制帯幅の狭い半導体（例えばｐ型ＧａＮ）からなるヘテロ接合ゲート型ＨＥＭＴの構造の場合、トランジスタのオン時に、ソース電極９が基準電位として、ゲート電極８に正バイアスを印加するときに、ゲート電極８、絶縁膜７ｂ及びソース電極９によりＭＯＳキャパシタが形成される。ゲート電極８と絶縁膜７ｂの界面には蓄積層が形成されて、高濃度のｐ型領域が形成できる。この高濃度のｐ型領域によってゲート電極８下部の電子走行領域３ａ，３ｂに形成されるヘテロｐｉｎ接合の空乏層が深くなり、ショットキーゲート型ＨＥＭＴよりゲートの閾値電圧を高める効果がある。これによって、ＨＥＭＴの耐ノイズ性が良好となる。また、高濃度のｐ型領域により、ゲート電極８の抵抗成分も低減でき、スイッチング損失の低減に繋がる。
【０１２７】
また、半導体基板１の上面のバッファ領域２が配置されていない部分が電子走行領域３ａ，３ｂと接することにより、バッファ領域２の抵抗分を低減でき、トランジスタのオン抵抗を低減することができる。
【０１２８】
また、ドレイン領域１１の半導体基板１がＳｉからなる場合には低抵抗となり且つ安価である。また、半導体基板１上のバッファ領域２又は電子走行領域３ａ，３ｂがＧａＮからなる場合には、ｎ型Ｓｉとｎ型ＧａＮの仕事関数は同程度であり、オーミック接合を形成するので、トランジスタのオン時には低抵抗となる。また、電子走行領域３ａ，３ｂがＧａＮからなる場合にはバンドギャップが大きく、絶縁破壊電界強度が高い。更には、電子供給領域４とのヘテロ接合界面に２次元電子ガス層６ａ，６ｂを形成できるため、低抵抗化及び高耐圧化を実現可能となる。
【０１２９】
＜第４の実施形態の半導体装置の製造方法＞
次に、図２３〜図２７を用いて、第４の実施形態に係る半導体装置の製造方法の一例を説明する。
【０１３０】
（a）先ず、第１の実施形態と同様の手順で、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、半導体基板１上にバッファ領域２を形成する。次に、バッファ領域２を形成する手順と同様に、ＴＭＡ、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、図２３に示すように、バッファ領域２上にＡｌの組成ｘ＝０．２〜０．５程度のＡｌｘＧａ１−ｘＮ層からなる第１の電子供給領域４ａを５０ｎｍ程度の膜厚で成膜する。
【０１３１】
（b）次に、熱ＣＶＤ法やプラズマＣＶＤ法等により、第１の電子供給領域４ａ上にＳｉＯ２膜を数μｍ程度の厚さで形成する。引き続き、スピンナー等を用いてＳｉＯ２膜上にフォトレジスト膜を塗布し、このフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチング等により、ＳｉＯ２膜をパターニングする。その後、フォトレジスト膜をＯ２プラズマ等で除去する。そして、パターニングされたＳｉＯ２膜をマスク材１３として用いて、ドライエッチング等により、図２４に示すように、半導体基板１が露出するように第１の電子供給領域４ａ及びバッファ領域２の一部を選択的に除去する。マスク材１３はフッ酸を用いたウェットエッチング等により除去される。
【０１３２】
（c）引き続き、図２５に示すように、ＴＭＡ、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、第１の電子供給領域４ａ及びバッファ領域２を覆うように、ＡｌｘＧａ１−ｘＮ層４を５０ｎｍ程度の膜厚で成膜する。そして、図２６に示すように、ＡｌｘＧａ１−ｘＮ層４を５０ｎｍ程度エッチバックして、バッファ領域２の両側面に第２及び第３の電子供給領域４ｂ，４ｃをそれぞれ形成するとともに、半導体基板１を露出させる。
【０１３３】
（d）次に、第２の実施形態に係る半導体装置の製造方法の図１１に示した工程と同様に、ＴＭＡ、ＴＭＧ、ＮＨ３ガス等によるＭＯＣＶＤ法等を用いて、Ｕ溝５を埋めるようにＡｌｘＧａ１−ｘＮ層からなる第４の電子供給領域４ｄを堆積した後、第４の電子供給領域４ｄをエッチバックして、電子走行領域３ａ，３ｂの頂部に数ｎｍ〜十数ｎｍの厚さで残留させる。以降は、第２の実施形態に係る半導体装置の製造方法の図１２〜図１５に示した工程と同様であるので、重複した説明を省略する。
【０１３４】
第４の実施形態に係る半導体装置の製造方法によれば、素子の小型化及び高集積化を図りつつ、耐圧の低下、リーク電流の増大及び電流コラプス現象の発生を防止することができる半導体装置を容易に実現可能となる。
【０１３５】
（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１３６】
例えば、第１〜第４の実施形態に係る半導体装置の平面レイアウトとしては、図１（ｂ）に示したものに限定されない。図２８〜図３１は、図１（ｂ）のＢ−Ｂ方向から見た場合に対応する平面レイアウトの変形例をそれぞれ示す。例えば、図２８に示すように、ゲート電極８が折れ曲がるように紙面の上下方向に延伸しており、ゲート電極８を挟む電子走行領域３ａ，３ｂの側壁面が折れ面を有していてもよい。電子供給領域４ａ，４ｂは電子走行領域３ａ，３ｂの側壁面に沿って形成されるため、電子供給領域４ａ，４ｂも折れ面を有する。ここで、電子走行領域３ａ，３ｂの折れ曲がった部分は角部になり、角部をなす二つの面から電子供給領域４の仕事関数差によるバンド曲がりを受け、角部以外の領域よりもバンドの曲りが大きい。したがって、２次元電子ガス層６ａ，６ｂの電子濃度が高くなり、低抵抗となる。
【０１３７】
また、図２９に示すように、ゲート電極８が曲線部分を有して延伸しており、電子走行領域３ａ，３ｂの側壁面が曲面を有していてもよい。また、図３０に示すように、電子走行領域３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，３ｉ，…及び電子供給領域４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，…が正方形等の矩形パターンで区画されるようにゲート電極８が折れ面を有して延伸していてもよい。電子走行領域３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，３ｉ，…と電子供給領域４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，…とのヘテロ接合界面には２次元電子ガス層６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ，…が形成される。
【０１３８】
また、図３１に示すように、電子走行領域３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，３ｉ，…及び電子供給領域４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，…が六角形パターンで区画されるようにゲート電極８が折れ面を有して延伸していてもよい。電子走行領域３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，３ｉ，…と電子供給領域４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，…とのヘテロ接合界面には２次元電子ガス層６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ，…が形成される。
【０１３９】
図２８〜図３１に示すように、電子走行領域３ａ，３ｂの側壁面が平面パターンとして見た場合に曲面又は折れ面を有することにより、曲面又は折れ面の角部（コーナー部）をなす２つの面から電子供給領域４によるバンド曲がりを受けることになるため、角部（コーナー部）以外の場所より高い電子濃度となり、トランジスタがオン動作時に低抵抗となる。なお、図２８〜図３１に示したレイアウトは、図２８〜図３１に示したゲート電極８及び電子供給領域４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，…のパターンを有するマスクを用いて、電子走行領域３の一部を選択的に除去してＵ溝５を形成することにより実現できる。
【０１４０】
また、第１〜第４の実施形態に係る半導体装置として、ＧａＮ／ＡｌｘＧａ１−ｘＮのヘテロ接合を用いたＧａＮ系ＨＥＭＴを一例として説明したが、ＧａＮ系ＨＥＭＴ以外の半導体装置であってもよい。例えば、ＧａＡｓ基板を用いてＧａＡｓ／ＡｌｘＧａ１−ｘＡｓ等のヘテロ接合を形成するＧａＡｓ系ＨＥＭＴであってもよく、ＩｎＰ基板を用いてＩｎｘＡｌ１−ｘＡｓ／ＩｎｙＧａ１−ｙＡｓ等のヘテロ接合を形成するＩｎＰ系ＨＥＭＴであってもよく、ＳｉｘＧｅ１−ｘ／Ｓｉのヘテロ接合を用いたＳｉＧｅ系ＨＥＭＴであってもよい。
【０１４１】
また、第１〜第４の実施形態においては、半導体基板１としてＳｉ基板を用いた場合を説明したが、Ｓｉ基板の代わりに炭化珪素（ＳｉＣ）基板やサファイヤ基板を用い、その上にバッファ領域２又は電子走行領域３ａ，３ｂを形成してもよい。また、ゲート電極８に接する絶縁膜７ａ，７ｂとしてＳｉ３Ｎ４膜を説明したが、ＳｉＯ２膜を用いてもよい。また、電子走行領域３ａ，３ｂの垂直な側壁は、ドレイン領域１１の上面に対して厳密に垂直である場合の他、ドレイン領域１１の上面に対して斜め方向に延伸するものも包含するものとする。
【０１４２】
また、第１〜第４の実施形態の説明において、便宜上、ゲート電極８がｐ型ドープド・ポリシリコン膜である場合について例示的に説明したが、ゲート電極８はｎ型ドープド・ポリシリコン膜で構成してもよい。また、ゲート電極８は低抵抗の導電性材料であれば、他の半導体材料で構成してもよい。例えば、ｐ型又はｎ型不純物を添加した多結晶ＳｉＣ、多結晶シリコンゲルマニウム（ＳｉＧｅ）等でもよい。更に、ゲート電極８にはＡｌ、銅（Ｃｕ）、金（Ａｕ）、Ａｌ合金の合金材料、高融点金属、高融点金属のシリサイド等を用いることが可能で、ポリサイド等の高融点金属のシリサイド層と多結晶半導体層の複合構造をゲート電極８に用いてもよい。
【０１４３】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１４４】
１…半導体基板（基板領域）
２…バッファ領域
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，３ｉ…キャリア走行領域（電子走行領域）
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ…キャリア供給領域（電子供給領域）
５…溝
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ…２次元キャリアガス層（２次元電子ガス層）
７，７ａ，７ｂ…絶縁膜
７ｘ…ゲート絶縁膜
８…制御電極（ゲート電極）
８ａ…凸部
９…第２主電極（ソース電極）
１０，１３…マスク材
１１…第１主電極領域（ドレイン領域）
１２…第１主電極（ドレイン電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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