(57)【特許請求の範囲】
【請求項１】
第１種半導体である第１導電型の半導体基板内に形成された第１種半導体の第２導電型からなる第１の半導体領域と、
前記第１の半導体領域に接合するように前記半導体基板の表面部分に形成された第１種半導体の第１導電型からなる第２の半導体領域と、
前記第２の半導体領域と接合するように形成される第２種半導体を用いた光電変換膜とを備え、
前記光電変換膜は、生成された光電荷が前記半導体基板側に移動するようにエネルギーバンドが傾斜されて形成され、
前記光電荷が第１の半導体領域と第２の半導体領域との接合部に注入されたとき、その接合部において電荷増倍が生じるように、前記半導体基板の不純濃度プロファイルが形成されていることを特徴とする撮像素子。
【請求項２】
前記第１の半導体領域の不純物濃度がおよそ１０17／ｃｍ3程度、厚さがおよそ５００ｎｍであり、
前記第２の半導体領域の不純物濃度がおよそ１０18／ｃｍ3、厚さが３０〜５０ｎｍであり、
前記第１の半導体領域をリセットする電圧が少なくとも５Ｖ以上であることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記光電変換膜を覆うように形成される第１導電型の半導体領域をさらに備えることを特徴とする請求項１乃至２のいずれかに記載の撮像素子。
【請求項４】
前記光電変換膜が、前記半導体基板から前記光電変換膜の表面側に向けて、第２導電型、真性半導体型、第１導電型の順に導電性領域を形成していることを特徴とする請求項１乃至３のいずれかに記載の撮像素子。
【請求項５】
前記第１種半導体がシリコン半導体、前記第２種半導体がカルコパイライト系化合物半導体であり、
前記第１導電型がｐ型、第２導電型がｎ型であることを特徴とする請求項１乃至４のいずれかに記載の撮像素子。
【請求項６】
請求項１乃至５のいずれに記載の撮像素子を備えた撮像装置であって、
前記撮像素子を、撮像センサ、測光センサ、測距センサのうち少なくとも測距センサとして備えていることを特徴とする撮像装置。
【請求項７】
前記撮像素子を駆動する撮像素子駆動部を備え、
前記撮像素子駆動部が、光電変換期間中、前記第１の半導体領域に蓄積された電荷を、前記第１の半導体領域と隣接して形成される第２導電型の第３の半導体領域へ間欠的に転送することを特徴とする請求項６に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関し、特に、カルコパイライト系化合物半導体の光電変換膜を用いた撮像素子に関する。
【背景技術】
【０００２】
従来、カルコパイライト系化合物半導体（以下、ＣＩＧＳ系化合物半導体という）を光電変換膜に用いた撮像素子が知られている（特許文献１参照）。ＣＩＧＳ系化合物半導体は光吸収係数が高く、高いエネルギー変換効率によって光電変換する。ＣＩＧＳ系化合物半導体の光電変換膜（以下。ＣＩＧＳ系光電変換膜という）を電極で挟むことにより、インパクトイオン化（アバランシェ増倍）による高感度化を実現する。
【０００３】
一方、完全電荷転送型のＣＩＧＳ系光電変換膜を備えた撮像素子では、シリコン基板に直接ＣＩＧＳ系光電変換膜を積層する構成を採用し、ＣＩＧＳ系化合物半導体とシリコン半導体との間の伝導帯の電子親和力の差によって、アバランシェ増倍を生じさせる（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５９８７２号公報
【特許文献２】特開２０１１−１９９０５７号公報（段落［０３０１］〜［０３２０］、図３１、３２参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、比較的容易にアバランシェ増倍を実現させることが可能であるが、完全電荷転送ができないため、相関二重サンプリング（ＣＤＳ）によるリセットノイズ除去ができず、ＳＮ比が低下してしまう。一方、特許文献２では、完全電荷転送型においてアバランシェ増倍を実現可能と謳っているが、現実的にアバランシェ増倍を生じさせることが困難である。
【０００６】
したがって、カルコパイライト系化合物半導体を光電変換膜として半導体基板に積層させた構造をもつ完全電荷転送型撮像素子においても、効果的にアバランシェ増倍を実現させることが求められる。
【課題を解決するための手段】
【０００７】
本発明の撮像素子は、撮像装置などに適用可能な積層型撮像素子であって、第１種半導体の第１導電型の半導体基板内に形成された第１種半導体の第２導電型からなる第１の半導体領域と、第１の半導体領域に接合するように半導体基板の表面部分に形成された第１種半導体の第１導電型からなる第２の半導体領域と、第２の半導体領域と接合するように形成される第２種半導体を用いた光電変換膜とを備える。
【０００８】
例えば、第１種半導体はシリコン半導体、第２種半導体はカルコパイライト系化合物半導体として構成することが可能であり、第１導電型をｐ型、第２導電型をｎ型とすることができる。第１導電型がｐ型半導体であれば、ｎ型の第１半導体領域とｐ型の第２の半導体領域となる。導電型が逆の場合、半導体領域も逆の導電型となる。
【０００９】
本発明では、光電変換膜は、光生成された光電荷が光電変換膜から半導体基板へ移動するように、エネルギーバンドが傾斜化されている。例えばｐ型半導体基板の場合、半導体基板から光電変換膜の表面側に向けて、ｎ型、ｉ型、ｐ型の導電性領域を順に形成すればよい。ｎ型半導体基板の場合、ｐ型、ｉ型、ｎ型とすればよい。
【００１０】
さらに本発明では、第１の半導体領域と第２の半導体領域との接合部に光電荷が注入されたとき、その接合部において電荷増倍が生じるように、半導体基板の不純濃度プロファイルが形成されている。例えば、第１半導体領域の不純物濃度がおよそ１０17／ｃｍ3程度、厚さがおよそ５００ｎｍ、第２半導体領域の不純物濃度がおよそ１０18／ｃｍ3、厚さが３０〜５０ｎｍに設定し第１半導体領域をリセットする電圧を少なくとも５Ｖ以上に設定すればよい。
【００１１】
光電変換膜と第１の半導体領域との間に、その接合部分がｐｎ接合によって電荷増倍領域を形成する第２の半導体領域を基板表面側に設けることで、ＣＩＧＳ系化合物半導体を光電変換膜として積層させる撮像素子において、アバランシェ増倍を実現することができる。
【００１２】
光電変換膜と第２の半導体領域との接合部分において暗電流発生を抑制するため、光電変換膜を覆うように形成される第１導電型の導電性領域をさらに形成してもよい。
【００１３】
電荷蓄積期間において第１半導体領域の電界の強さを維持するため、撮像装置に備えられた撮像素子駆動部が、光電変換期間中、第１の半導体領域に蓄積された電荷を、第１半導体領域と隣接して形成される第２導電型の第３の半導体領域へ間欠的に転送すればよい。
【発明の効果】
【００１４】
本発明によれば、高感度性能を備えた撮像素子を実現し、撮像装置などに装備することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態であるデジタルカメラのブロック図である。
【図２】本実施形態の撮像センサおよび測光センサに使用される撮像素子の概略構成図である。
【図３】本実施形態の測距センサに使用される撮像素子の概略的構成図である。
【図４】本実施形態の撮像素子における任意の画素部分の概略的断面図である。
【図５】図４に示した画素の等価回路図である。
【図６】図４のＸ１−Ｘ２方向に沿った定常状態でのエネルギーバンドを概略的に示した図である。
【図７】光が入射して生成された光電荷が蓄積される過程におけるＸ１−Ｘ２方向に沿ったエネルギーバンドおよび内部電界を概略的に示した図である。
【図８】ＣＩＧＳ光電変換膜を直接シリコン基板に積層させたヘテロ接合におけるエネルギーバンドを概略的に示した図である。
【図９】本実施形態の撮像素子に対する駆動タイミングチャートを示した図である。
【図１０】図９とは別の駆動タイミングチャートを示した図である。
【図１１】第２の実施形態における撮像素子の概略的断面図である。
【図１２】第３の実施形態における撮像素子の概略的断面図である。
【図１３】第４の実施形態における撮像素子の概略的断面図である。
【図１４】第５の実施形態における撮像素子の概略的断面図である。
【図１５】第６の実施形態における撮像素子の概略的断面図である。
【発明を実施するための形態】
【００１６】
以下では、図面を参照して本実施形態であるデジタルカメラについて説明する。図１は、第１の実施形態であるデジタルカメラのブロック図である。
【００１７】
デジタルカメラ１０は、ここでは一眼レフタイプのデジタルカメラとして構成されており、カメラ本体３０と、カメラ本体３０に着脱自在な交換レンズ２０とを備える。カメラＣＰＵを含むシステムコントロール回路４０は、レリーズボタン、モード選択ダイヤル（いずれも図示せず）などに対する入力操作に従い、レンズ制御回路５６、画像処理回路３４などに制御信号を出力し、露出制御、記録動作、再生表示動作などカメラ全体の動作制御を行う。カメラ動作制御のプログラムは、ＲＯＭ５５などの記録媒体に記憶されている。
【００１８】
撮影モードにおいて、撮影光学系２２を通った光は、可動ミラー３３によって図示しないファインダへ導かれる。ユーザはファインダを通じて被写体を視認することができる。操作スイッチ群５２によってレリーズボタンの半押しが検出されると、位相差方式に従った焦点調節が実行される。可動ミラー３３に取り付けられたハーフミラー３１によって被写体光が測距センサ３７に入射し、測距センサ３７からの輝度信号に基づいてデフォーカス量が算出される。
【００１９】
レンズＣＰＵ２８は、カメラ本体３０レンズ制御回路５６からの指令に基づきレンズ駆動機構２６を制御し、レンズ駆動機構２６は、レンズＣＰＵ２８からの制御信号に従って撮影光学系２２のフォーカシングレンズを光軸方向に沿って移動させる。また、レリーズボタン半押しに従い、ファインダ内に設けられた測光センサ３８が被写体の明るさを検出し、システムコントロール回路４０は露出値（シャッタスピード、絞り値、感度など）を算出する。
【００２０】
レリーズボタンが全押しされると、レンズ制御回路５６は、可動ミラー３３（ハーフミラー３１も含む）を光路から退避させるとともに、シャッタ３５、絞り２４などを駆動し、露出制御する。これにより、撮影光学系２２を通った被写体からの光が撮像センサ３２に結像し、被写体像が撮像センサ３２に形成される。撮像センサ３２は、ここでは（Ｍ×Ｎ）の画素配列をさせた２次元単板式のＣＭＯＳ型イメージセンサによって構成されている。また、原色カラーモザイクフィルタアレイがオンチップで設けられている。
【００２１】
撮像センサ駆動回路３６が撮像センサ３２を駆動することにより、１フレーム分の画素信号が撮像センサ３２から読み出される。読み出された画素信号は、ＡＦＥ回路（図示せず）などを経由して画像処理回路３４に送られる。画像処理回路３４は、読み出された１フレーム分の画素信号に対して色補間処理、ガンマ補正処理、ホワイトバランス調整などを施し、静止画像データを生成する。静止画像データは、圧縮あるいは非圧縮状態で着脱自在な画像メモリ（メモリカードなど）５４に記録される。再生モードが設定されると、記録画像が表示器５０に再生表示される。
【００２２】
図２は、撮像センサ３２の概略構成図である。
【００２３】
撮像センサ３２では、シリコン基板７０にマトリクス配列させた複数の画素Ｐから成る有効画素領域ＰＡを形成し、その周囲には、垂直駆動回路３２Ａ、制御回路３２Ｂ、カラム信号処理回路３２Ｃ、水平駆動回路３２Ｄ、出力回路３２Ｅが設けられている。また、各画素Ｐには、光電変換部とともに、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタなど複数の画素トランジスタ（ここでは図示せず）が設けられている。
【００２４】
制御回路３２Ｂは、垂直駆動回路３２Ａ、カラム信号処理回路３２Ｃ、水平駆動回路３２Ｄへクロック信号あるいは制御信号を出力する。垂直駆動回路３２Ａは、水平制御線ＨＬを通じて各画素Ｐを行単位で順次垂直方向に選択読み出し操作し、各画素Ｐの信号電荷に基づく画素信号を、垂直信号線ＶＬを通じてカラム信号処理回路３２Ｃへ供給する。画素列ごとに配置されたカラム信号処理回路３２Ｃは、オプティカルブラック領域（図示せず）の画素から送られてくる画素信号によってノイズ除去や信号増幅処理などを行う。水平駆動回路３２Ｄは、画素信号を出力回路３２Ｅへ送り、出力処理された画素信号が撮像センサ３２から読み出される。測光センサ３８においても、同様の構成が採用されている。
【００２５】
図３は、測距センサの概略的構成図である。シリコン基板７０には、基準画素配列ＳＰと参照画素配列ＴＰとが相対するように配置されている。測距センサ３７はラインセンサの形態をしており、撮影光学系２２から瞳分割された光学像を、同一ライン上に配置される基準画素列ＳＰと参照画素列ＴＰに結像して受光し、それらの画素信号の位相ずれからレンズの焦点ずれ量（デフォーカス量）を算出して焦点検出が行なわれる。垂直駆動回路３２Ａなどのトランジスタ回路の構成および動作は、撮像センサ３２、測光センサ３８と実質的に同じである。
【００２６】
図４は、測距センサ３７における任意の画素部分の概略的断面図である。図５は、図４に示した画素の等価回路図である。ここでは、１つの画素部分を示している。
【００２７】
測距センサ３７は、シリコン基板７０に光電変換膜（光導電膜）を積層した積層型撮像素子として構成されており、ここではｐ型のシリコン基板７０に基づいて画素Ｐが形成されている。シリコン基板７０は、光電変換膜を中心とする画素領域、すなわち光電変換膜を通る光の同一光路上に沿って不純物濃度プロファイルをもつ。
【００２８】
具体的には、シリコン基板７０に対し、不純物がドーピングされたｎ型ウェル（以下、第１蓄積層という）７４が、画素領域に従って形成されている。ｎ型ウェル７４の表面上には、ｐ型ウェル（以下、基板表面層という）７６が形成される。基板表面層７６の上には、ＣＩＧＳ系光電変換膜６０が積層配置されている。
【００２９】
第１蓄積層７４、基板表面層７６は、不純物イオンの注入（ドーピング）によって形成することができる。例えば、Ｐ（リン）などのイオンをｐ型シリコン基板７０に対して最初に打ち込み、その上でＢ（ホウ素）などを打ち込むことによって形成される。イオン注入以外の方法によっても、このような積層構造で表される不純物濃度プロファイルを形成することが可能である。
【００３０】
ＣＩＧＳ系光電変換膜６０は、従来知られた成膜方法で形成可能である。ここでは、可視光全域に感度をもつ組成（ＣｕＧａ0.52Ｉｎ0.48Ｓ2）から成るＣＩＧＳ系化合物半導体を格子整合させた状態でエピタキシャル成長させて形成する。このとき、シリコン基板７０側から光電変換膜側に向けてｎ型、ｉ型、ｐ型の順に半導体型（導電性）が連続的に変化するように膜を形成する。ｎ型導電性は、１２族元素（例えば亜鉛（Ｚｎ））をドーピングすることによって得ることができる。ｐ型導電性は、Ｃｕと１３族元素（Ｇａ、Ｉｎ）との比を１以下にすることによって得られる。ｉ型導電性は何もドーピングせずに得られる。
【００３１】
ＣＩＧＳ系光電変換膜６０の表面上には、不純物ドーピングなどによってＣＩＧＳ系のｐ＋型ウェル（以下、ｐ＋ＣＩＧＳ層という）６２が形成されている。ｐ＋ＣＩＧＳ層６２は、シリコン基板７０へ電源供給するための接続部であるウェルコンタクト７５とともに、ＧＮＤ電位に接続されている。
【００３２】
このような不純物濃度プロファイルを有する画素Ｐが、各画素領域において構成されている。画素Ｐの各層における不純物濃度および厚さは、例えば以下のように定めることができる。この場合、リセット電源電圧ＶDDRは第１蓄積層７４が空乏化する電圧に相当し、５〜１０Ｖ程度にすることができる。
ｐ＋ＣＩＧＳ層６２：不純物濃度１０19〜１０20／ｃｍ3程度、厚さ１０〜３０ｎｍ程度
光電変換膜６０：厚さ３００〜５００ｎｍ程度
基板表面層７６：不純物濃度１０18／ｃｍ3程度、厚さ３０〜５０ｎｍ程度
第１蓄積層７４：不純物濃度１０17／ｃｍ3程度、厚さ５００ｎｍ程度
シリコン基板７０：不純物濃度１０17／ｃｍ3程度
【００３３】
シリコン基板７０には、第１蓄積層７４に隣接して第２蓄積層７７が形成されている。第２蓄積層７７上方には、第２蓄積層７７で電荷保持中に入射光が混入して不要電荷が生成されるのを防止する遮光膜７８が形成されている。また、第１蓄積層７４に隣接してアンチブルーミングゲート（ＡＢＧ）７９が形成されており、ＣＩＧＳ系光電変換膜６０で生成された光電荷が第１蓄積層７４から溢れないようにＡＢＧ７９を通じて過剰な光電荷を排除する。
【００３４】
画素Ｐに入射した光によって光電荷がＣＩＧＳ系光電変換膜６０において生成されると、生成された光電荷は基板表面層７６に転送させる。基板表面層７６と第１蓄積層７４との接合部分はｐｎ接合となり、基板表面層７６の接合部分には電荷増倍となる領域（以下では、電荷増倍領域という）７６Ａが形成される。電荷増倍領域７６Ａにおいてアバランシェ増倍された光電荷は、第１蓄積層７４に蓄積される。蓄積された光電荷は、ストレージゲート（ＳＧ）７１を通じて第２蓄積層７７に転送される。
【００３５】
ここで、シリコン半導体における電荷増倍（アバランシェ増倍）は殆ど電子によって行われることが知られており、信号電荷（光電荷）としては電子を用いるのが好ましい。すなわち、第１蓄積層７４の導電型がｎ型になるような構成するのが好ましい。また、アバランシェ増倍過程における増倍率の揺らぎによる雑音（過剰雑音）は、電子または正孔のどちらか一方のキャリアで増倍される場合は比較的小さく抑えられることが知られており、シリコン半導体領域での電荷増倍（アバランシェ増倍）は、過剰雑音を抑える上でも好ましい。
【００３６】
さらに、光電荷はフローティングディフュージョンゲート（ＦＧ）７３を通じてフローティングディフュージョン（ＦＤ）８０に転送され、画素アンプ（ＡＭＰ）および選択スイッチ（ＳＥＬ）８２を経由して測距センサ３７から読み出される。信号読み出し後、ＦＤ８０に転送された電荷はリセットゲート（ＲＧ）８３を通じてリセット電源電圧ＶDDRに排出される。図５では、図４に示した画素の等価回路図を示している。リセット電源電圧ＶDDRと画素アンプ電源電圧ＶDDAは同じ値でもよく、あるいは、リセット電源電圧ＶDDRのみ比較的高い電圧に設定してもよい。
【００３７】
図４、５では、測距センサ３７の画素の構成を示しているが、撮像センサ３２、測光センサ３８についても同様に構成されている。なお、カルコパイライト系材料の組成を調整することにより、シリコンの格子定数ａ（５．４３１Å）の条件下でバンドキャップを任意に設定することができることから、上述した赤色光に応じた光電変換膜とともに、緑色光に応じた光電変換膜、青色に応じた光電変換膜を形成し、それらをベイヤー配列方式などに従って配置することで、カラーフィルタアレイを用いない構造の撮像素子にすることもできる。
【００３８】
以下では、図６〜８を用いて、ＣＩＧＳ系光電変換膜において生成された光電荷に対するアバランシェ増倍について説明する。
【００３９】
図６は、図４のＸ１−Ｘ２方向に沿った定常状態でのエネルギーバンドを概略的に示した図である。なお、シリコン基板７０とｐ＋ＣＩＧＳ層６２はＧＮＤレベルに接続されている。
【００４０】
図６に示すように、ＣＩＧＳ系光電変換膜６０では不純物濃度を徐々に変化させたプロファイルを形成しているため、エネルギーバンドが傾斜している。そして、シリコン基板７０の基板表面層（ｐウェル）７６とＣＩＧＳ系光電変換膜６０との界面（ｐｎ接合部）には、電子親和力差によるポテンシャル障壁（バンドシフト）ＤＤが生じる。
【００４１】
電子親和力は、伝導帯ＣＢから真空準位までのエネルギーを示し、２つの物質の電子親和力に差がある場合、接合後にバンドシフトＤＤが生じる。（ＣｕＧａ0.52Ｉｎ0.48Ｓ2）はＣｕＩｎＳ2（電子親和力４．７ｅＶ）とＣｕＧａＳ2（電子親和力４．１ｅＶ）の混晶であってＩｎとＧａの組成比が約１：１であることから、その電子親和力は約４．４ｅＶとなる。シリコンの電子親和力が４．０５ｅＶであることから、ＣＩＧＳ系光電変換膜６０と基板表面領域７６とを接合した場合、伝導帯ＣＢには０．３５ｅＶのバンドシフトＤＤが生じる。
【００４２】
図７は、リセット状態（ＡＢＧ＝ＯＮ）から蓄積状態（ＡＢＧ＝ＯＦＦ）に切り替えた状態で、光が入射して生成された光電荷が蓄積される過程におけるＸ１−Ｘ２方向に沿ったエネルギーバンドおよび内部電界を概略的に示した図である。
【００４３】
光が入射すると、ＣＩＧＳ系光電変換膜６０において光電子正孔対が生成される。正孔はエネルギーバンド傾斜に従い、ｐ＋ＣＩＧＳ層６２を通じてＧＮＤに排出される。一方、電子はエネルギーバンド傾斜に従ってシリコン界面側に移動する。ＣＩＧＳ系化合物半導体とシリコンＳｉの電子親和力差による障壁は、上述したように０．３５ｅＶ程度存在するが、上述したようにｐ型の基板表面層７６の層を薄くすることで（５０ｎｍ以下）、トンネル効果により電子がＣＩＧＳ光電変換膜６０から基板表面層７６への注入（移動）が可能となる。
【００４４】
図４を用いて説明したように、基板表面層７６の不純物濃度が１０18／ｃｍ3程度、厚さ３０〜５０ｎｍ程度であって、第１蓄積層７４の不純物濃度が１０17／ｃｍ3程度、厚さ５００ｎｍ程度となるように、不純物濃度プロファイルが形成されている。これによって、リセット電源電圧ＶDDRが５〜６Ｖ程度で第１蓄積層７４は完全空乏化することができ、ｐｎ接合部分の電荷増倍領域７６Ａの電界は、電荷増倍を生じさせる５×１０5Ｖ／ｃｍ程度にすることができる。よって、基板表面層７６から電荷増倍領域７６Ａへ移動した電子に対してアバランシェ増倍を起こすことができる。
【００４５】
図８は、ヘテロ接合によってＣＩＧＳ系光電変換膜６０を直接シリコン基板７０に積層させたときのエネルギーバンドを概略的に示した図である。ただし、ＣＩＧＳ系化合物半導体の不純物濃度は一定とし、ＣＩＧＳ系化合物半導体とシリコンＳｉのフェルミレベルＥFは同じとしている。図６で説明した通り、ＣｕＧａ0.52Ｉｎ0.48Ｓ2の電子親和力は４．４ｅＶで、一方、シリコンの電子親和力は４．０５ｅＶであるので、それらを接合した場合、図８の右側に示すように、伝導帯に０．３５ｅＶのバンドオフセットが生じる。
【００４６】
ここで、エネルギー差によってアバランシェ増倍を起こそうとした場合、通常、エネルギーバンドギャップの約３倍のエネルギー差が必要とされると言われている。したがって、シリコンＳｉにおける価電子帯ＶＢと伝導帯ＣＢとの差が１．１２ｅＶであることから、３．３６ｅＶのエネルギー差が必要となる。しかしながら、ＣＩＧＳ系化合物半導体とシリコン半導体の伝導帯ＣＢのエネルギー差は０．３５ｅＶであり、しかもシリコン側のエネルギーが高いことから、このＣＩＧＳ系光電変換膜６０とシリコンを単に積層した構造のままではアバランシェ増倍を生じさせることは困難である。
【００４７】
そこで、本実施形態では、光電荷を生成するＣＩＧＳ系光電変換膜６０と生成した光電荷を蓄積するｎ型の第１蓄積層７４との間に、ｐ型の基板表面層７６を形成している。そして、上記不純物濃度プロファイルをもつことにより、第１蓄積層７４と基板表面層７６とのｐｎ接合部において、高電界が印加される電荷増倍領域７６Ａが形成される。そして、適切なリセット電源電圧ＶDDRを設定することにより、光電荷を電荷増倍領域７６Ａでアバランシェ増倍させることが可能となる。
【００４８】
以上のような半導体構造を持つ画素を配列させた測距センサ３７により、高感度な焦点検出を行うことができる。ＡＦ調整では、比較的短時間で被写体までの距離を検出しなければならず、撮像センサ３２よりも高感度性能が要求される。測距センサ３７においては感度向上のために画素加算を行うと、分解能が低下して焦点検出精度が低下するために好ましくない。また、図３に示すようにライン直交方向に拡張して高感度化を行う手法は一般的ではあるが、これを拡張しすぎると測距ラインが太くなって測距位置が不明確になる。本実施形態の高感度性能をもつ測距センサ３７を用いることで、焦点検出精度を高めることができる。
【００４９】
なお、撮像センサ３２、測光センサ３８においても、上記半導体構造をもつ画素を配列させることが可能である。特に、測光処理では、撮像センサとは異なり長時間露光を行うことは許されず、短時間でシャッタスピードなどの露出値を算出する必要がある。本実施形態の高感度性能の測光センサ３８を用いることにより、適正な被写体の明るさを短時間で検出することが可能となる。
【００５０】
図９は、イメージセンサなどに対する駆動タイミングチャートを示した図である。
【００５１】
φＳＨＲ、φＳＨＳは、画素列ごとにカラム信号処理回路内に設けられている図示しないＣＤＳ回路のリセット信号サンプリングパルス、光信号サンプリングパルスをそれぞれ表す。ｔ１〜ｔ２を経過した後のストレージゲート７１へのφＳＧパルス信号までが、光電変換時間（積分時間）を表す。ｔ３〜ｔ４は、対象となる行の画素読み出しまでの待機時間を示す。ｔ４〜ｔ６は、ＣＤＳ動作期間を示す。
【００５２】
図１０は、図９とは別の駆動タイミングチャートを示した図である。ここでは、ストレージゲート７１に対するφＳＧパルス信号が、ｔ１〜ｔ３の期間において所定間隔で規則的に出力されている。通常、第１蓄積層７４に電荷が蓄積されていくと、第１蓄積層７４の電位が下がり、電荷増倍領域７６Ａの電界が弱くなる。しかしながら、光電変換期間においてφＳＧパルス信号を出力することで間欠的に第１蓄積層７４の電荷を第２蓄積層７７に転送することにより、電荷増倍領域７６Ａの電界が弱くなるのを防ぐことができる。
【００５３】
次に、図１１を用いて第２の実施形態について説明する。第２の実施形態では、透明電極がｐ＋ＣＩＧＳ層の上に設けられる。それ以外の構成については、実質的に第１の実施形態と同じである。
【００５４】
図１１は、第２の実施形態における測距センサ３７’の概略的断面図である。ここでは、ｐ＋ＣＩＧＳ層６２の上面に透明電極（例えば、ＩＴＯ、ＡＺＯなど）が設けられている。このような導電性の優れた透明電極を設けることにより、画素領域全体の電位分布を比較的均一に保つことができ、感度が均一化する。
【００５５】
次に、図１２を用いて、第３の実施形態について説明する。第３の実施形態では、逆バイアス電圧をかける。それ以外の構成については、第１の実施形態と同じである。
【００５６】
図１２は、第３の実施形態における測距センサ３７”の概略的断面図である。ここでは、ｐ＋ＣＩＧＳ層６２とＧＮＤとの間に逆バイアス電圧ＶRをかける電源部７２が設けられる。これにより、ＣＩＧＳ系光電変換膜６０内の電界が強くなり、電荷走行速度が増加する。その結果、第１蓄積層７４への電荷転送時間を短縮することができ、動作速度が向上する。
【００５７】
次に、図１３を用いて、第４の実施形態について説明する。第４の実施形態では、光電変換膜の一部を延ばして遮光膜を形成する。それ以外の構成については、第１の実施形態と同じである。
【００５８】
図１３は、第４の実施形態における測距センサ１３７の概略的断面図である。ここでは、ｐ＋ＣＩＧＳ層１６２が画素領域全体およびその周辺にまで渡って延びている。また、同じように延びるＣＩＧＳ膜がその下面に接合して形成されている。このように光吸収率が高い膜を形成することで、第２蓄積層７７の上部に専用遮光幕を設ける必要がなくなる。また、光電変換領域が広がるため、外部量子効率の向上、すなわち感度の向上を図ることができる。
【００５９】
次に、図１４を用いて、第５の実施形態について説明する。第５の実施形態では、裏面照射型の撮像センサを構成する。それ以外の構成については、第１の実施形態と同じである。
【００６０】
図１４は、第５の実施形態における測距センサ２３７の概略的断面図である。第２蓄積層７７、およびフローティングゲート部７３などの画素周辺回路などが、ＣＩＧＳ系光電変換膜６０とは反対側に絶縁層２７５を挟んで配置されている。これによって、画素の光電変換領域を拡大することが可能となり、外部量子効率の向上、すなわち感度の向上を図ることができる。また、ＣＩＧＳ系光電変換膜６０が第２蓄積層７７の上方（光入射側）にあるため、遮光膜として機能する。
【００６１】
次に。図１５を用いて第６の実施形態について説明する。第６の実施形態では、ＣＩＧＳ系光電変換膜をシリコン基板に埋め込む。それ以外の構成については、第１の実施形態と同じである。
【００６２】
図１５は、第６の実施形態における測距センサ３３７の概略的断面図である。ただし、光電変換膜付近のみ図示している。ここでは、ＣＩＧＳ系光電変換膜６０の上面および側面を覆うように、ｐ＋ＣＩＧＳ層６２’が設けられている。ＣＩＧＳ系光電変換膜６０とシリコン基板７０との界面付近でｐｎ接合が表面に現れると、表面準位を介して暗電流が増加する恐れがあるが、ｐ＋ＣＩＧＳ層６２’でＣＩＧＳ系光電変換膜６０を埋め込むことで、暗電流を低減することができる。
【００６３】
なお、第１〜第６の実施形態については、それぞれ選択的に任意の組合せで実施形態を構成することも可能である。また、シリコン基板をｎ型にすることもできる。この場合、第１蓄積層をｐ型、基板表面層をｎ型とし、ＣＩＧＳ系光電変換膜を、基板側からｐ型、ｉ型、ｎ型の順にしてエネルギーバンドを傾斜化させればよい。また、カラコパイライト系化合物半導体であれば、上記以外の組成によって光電変換膜を形成してもよい。いずれにおいても、電荷増倍が生じるような不純物濃度プロファイルを形成すればよい。さらに、光電変換膜を形成するための材料としては、例えば、GaAs / InPや、CuInGaS / CuInGaSe / AgInGaSe2、FeS2 / Cu2S / SnS2 / BaSi2、GaP、InGaPなどを用いることができる。
【００６４】
本実施形態では一眼レフ型カメラに上記画素構造の撮像センサ、測光センサ、測距センサを設けているが、それらの少なくともいずれかであってもよい。また、一眼レフ型カメラ以外のカメラ、あるいはその他の撮像装置においても適用可能である。
【符号の説明】
【００６５】
１０  デジタルカメラ（撮像装置）
３２  撮像センサ（撮像素子）
３７  測距センサ（撮像素子）
３８  測光センサ
６０  ＣＩＧＳ系光電変換膜（光電変換膜、第２種半導体）
６２  ｐ＋ＣＩＧＳ層
７０  シリコン基板（第１種半導体、半導体基板）
７４  第１蓄積層（第１の半導体領域）
７６  基板表面層（第２の半導体領域）
７６Ａ  電荷増倍領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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