(57)【特許請求の範囲】
【請求項１】
（ａ）炭化ケイ素を含むｎ型の基板を用意する工程、
（ｂ）前記基板の主面上に、炭化ケイ素を含み、ドリフト層を有するｎ型の半導体層を形成する工程、
（ｃ）素子領域の前記半導体層の上面にｐ型の第１半導体領域を形成する工程、
（ｄ）前記素子領域の前記半導体層の上面にｎ型の不純物を注入することで、ｎ型のソース領域を形成する工程、
（ｅ）前記素子領域の周囲のターミネーション領域の前記半導体層の上面にｐ型の不純物を注入することで、ｐ型の第２半導体領域を形成する工程、
（ｆ）前記（ｄ）工程および前記（ｅ）工程の後、前記第１半導体領域の直上に絶縁膜を介してゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２半導体領域の上面に第１シリサイド層を形成する工程、
を有し、
前記（ｅ）工程は、
（ｅ１）前記半導体層の上面よりも深い領域に不純物を注入する工程を行うことにより、第３半導体領域を形成する工程、
（ｅ２）前記半導体層の上面に不純物を注入する工程を行うことにより、第４半導体領域を形成する工程、
を含み、
前記第３半導体領域および前記第４半導体領域により、前記第２半導体領域が構成され、
前記（ｅ１）工程の不純物注入は、前記（ｅ２）工程の不純物注入および前記（ｄ）工程の不純物注入よりも高い温度環境で行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３半導体領域は、結晶半導体領域であり、第４半導体領域は、非結晶半導体領域である、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
（ｃ１）前記（ｆ）工程の前に、前記ターミネーション領域の前記半導体層の上面にｐ型の第５半導体領域を形成する工程をさらに有し、
第５半導体領域の深さは、前記第２半導体領域の深さよりも深く、
前記第５半導体領域と前記半導体層とは、第１ｐｎダイオードを構成する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１シリサイド層と、前記第１半導体領域の上面に接し、前記第１半導体領域および前記ソース領域を電気的に接続する第２シリサイド層とを形成し、
前記基板、前記ソース領域および前記ゲート電極は、電界効果トランジスタを構成し、
前記第１半導体領域と前記半導体層とは、第２ｐｎダイオードを構成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法、パワーモジュール、電力変換装置、自動車並びに鉄道車両に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子はＳｉ半導体素子を超える性能が期待されている。
【０００３】
ＳｉＣの上記の利点に着目し、整流素子としてはショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などの研究開発が進められている。また、スイッチング素子としては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの研究開発が進められている。
【０００４】
非特許文献１には、ＳｉＣのｐｎ接合に通電することで、通電時間の経過と共に順方向電圧が増大することが記載されている。非特許文献２には、順方向電圧増大の原因となるＢＰＤ（Basal Plane Dislocation、基底面転位）を、ＴＥＤ（Threading Edge Dislocation、貫通らせん転位）へ変換する効率を高めることが記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Skowronski and S. Ha, “Degradation of hexagonal silicon-carbide-based bipolar devices” Journal of Applied Physics 99, 011101 (2006)
【非特許文献２】Z.Zhang and T.S.Sudarshan, “Basal plane dislocation-free epitaxy of silicon carbide”, Appl. Phys. Lett. 87, 151913 (2005)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＣ基板に形成したＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の内蔵ダイオードに順方向電流を流すと、ＢＰＤの発生箇所でホールが再結合し、その再結合エネルギーにより基板内の結晶にずれが生じる。この結晶のずれにより、基板内に積層欠陥が発生する。この場合、当該積層欠陥において基板中を流れるキャリアが捕獲されるため、素子抵抗が増加する。すなわち、通電時間の経過と共に、ＭＯＳＦＥＴのソース・ドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態による半導体装置は、ＳｉＣ基板のターミネーション領域に設けたｐ型半導体領域を、ＭＯＳＦＥＴのソース領域を形成する際のイオン注入工程よりも高温のイオン注入工程により形成するものである。
【発明の効果】
【００１０】
代表的な実施の形態によれば、ＳｉＣ素子における抵抗値の増大を抑制することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、自動車および鉄道車両の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１のＡ−Ａ線およびＢ−Ｂ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の平面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程において行う多段注入の条件を示す表である。
【図１５】本発明の実施の形態１である半導体装置の断面図である。
【図１６】エピタキシャル層に生じる欠陥について説明するための、エピタキシャル層の概略図である。
【図１７】エピタキシャル層に生じる欠陥について説明するための、半導体基板およびエピタキシャル層の断面図である。
【図１８】イオン注入の温度と接続抵抗の関係を示すグラフである。
【図１９】本発明の実施の形態１の変形例である半導体装置の平面図である。
【図２０】本発明の実施の形態２の電力変換装置の回路図である。
【図２１】本発明の実施の形態３の電気自動車の構成を示す概略図である。
【図２２】本発明の実施の形態３の昇圧コンバータを示す回路図である。
【図２３】本発明の実施の形態４である鉄道車両におけるコンバータおよびインバータを示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
【００１３】
符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１４】
（実施の形態１）
＜半導体装置の構成＞
以下、本実施の形態の半導体装置である半導体チップの構造について、図１〜図３および図１５を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面図である。図２は、図１のＡ−Ａ線およびＢ−Ｂ線における断面図である。図３は、本実施の形態の半導体装置である半導体チップの平面図であって、図１に示す複数の素子が形成される領域よりも上層のパッドの形成層を示すものである。図１５は、図１のＡ−Ａ線における断面図である。
【００１５】
図１に示すように、半導体チップ６０は半導体基板の主面（上面）側に形成されたドリフト層を含む半導体層であるエピタキシャル層６４を半導体基板上に有している。図１では、主にエピタキシャル層６４の上面を示しており、エピタキシャル層６４上のゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図１には、エピタキシャル層６４の上面と、当該上面に形成された各種の半導体領域およびシリサイド層のみを示している。
【００１６】
図２の左側には、図１のＡ−Ａ線の断面図であって、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを含む半導体チップ６０（図１参照）の端部のターミネーション領域１Ａの構造を示している。つまり、図２の左側の断面図は、半導体チップ６０の周縁部における断面を示すものである。また、図２の右側には、図１のＢ−Ｂ線の断面図であって、ＳｉＣＭＯＳＦＥＴを含む半導体チップ６０の中心部の素子領域１Ｂの構造を示している。つまり、図２の右側の断面図は、半導体チップ６０における活性領域の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。
【００１７】
図１に示すように、本実施の形態のＳｉＣ半導体装置は、セル構造からなる複数のＭＯＳＦＥＴが搭載された半導体チップ６０を有する。これらのＭＯＳＦＥＴを構成するゲート電極（図示しない）およびソース領域８１への電位の供給に用いられる各パッドが、図３に示されている。図３に示すように、半導体チップ６０の上面には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッド６１が形成されている。ゲートパッド６１は、上記ＭＯＳＦＥＴを構成するゲート電極９２（図２参照）に電気的に接続されている。また、半導体チップ６０に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド６２に接続されている。つまり、１個のソースパッド６２が、複数のソース領域に電気的に接続されている。
【００１８】
図１に示す半導体チップ６０の中央部の素子領域（アクティブ領域）６５には、ＭＯＳＦＥＴの最小単位構造となるユニットセル７０が複数個配置されている。各ユニットセル７０のゲート電極（図示しない）には、図３に示すゲートパッド６１に印加されるゲート電圧が、ゲートパッド６１を通じて供給される。なお、図３に示すゲートパッド６１の位置並びに個数、またはソースパッド６２の形状などは、多種多様なものがあり得るが、本実施の形態の半導体装置の効果に影響を及ぼすものではない。
【００１９】
図１に示すように、半導体チップ６０は平面視において矩形の形状を有している。つまり、半導体チップ６０の外周は、平行な２辺と、それらの２辺に対して直交する２辺とを含む４辺で構成されている。平面視において、半導体チップ６０の中央部には素子領域６５が存在し、素子領域６５の周囲を取り囲むように周縁領域６６およびターミネーション領域６７が存在する。つまり、平面視において、半導体チップ６０を構成する半導体基板上のエピタキシャル層６４の上面の中央部から、エピタキシャル層６４の上面の端部に向かって、順に素子領域６５、周縁領域６６およびターミネーション領域６７が存在する。
【００２０】
なお、図２を用いて後述するように、ターミネーション領域６７は、周縁領域６６およびＪＴＥ（Junction Termination Extension）領域８５を含む領域である。周縁領域６６は、ターミネーション領域６７に形成されたＪＴＥ領域８５に電位を供給するための給電部である。
【００２１】
図１に示す周縁領域６６は半導体チップ６０の周縁部近傍に形成されており、平面視において矩形の環状構造を有している。つまり周縁領域６６は、矩形の半導体チップ６０の各辺に沿って延在する枠状の構成を有している。ターミネーション領域６７は半導体チップ６０の終端部の一部を構成している。このため、ターミネーション領域６７は周縁領域６６と同様に、矩形の半導体チップ６０の各辺に沿って延在する環状構造を有している。
【００２２】
周縁領域６６に囲まれた領域である素子領域６５には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数配置されている。ユニットセル７０は、ＭＯＳＦＥＴの最小単位構造である。エピタキシャル層６４の上面において、複数のユニットセル７０は互いに離間している。平面視において、それぞれのユニットセル７０内には、第１コンタクト領域８２を中心として、その周囲にソース領域８１およびウェル領域８０が順に配置されている。つまり、平面視において、第１コンタクト領域８２の外側を囲むようにソース領域８１が形成され、さらにソース領域８１の外側を囲むようにウェル領域８０が形成されている。平面視において、第１コンタクト領域８２、ソース領域８１およびウェル領域８０はいずれも矩形の構造を有している。
【００２３】
第１コンタクト領域８２およびソース領域８１は互いに隣接しており、第１コンタクト領域８２およびソース領域８１の境界上を跨がるように、第１コンタクト領域８２およびソース領域８１の上面に第１シリサイド層９５が形成されている。第１シリサイド層９５は平面視において矩形構造を有し、ソース領域８１の上面の一部および第１コンタクト領域８２の上面を覆うように配置されている。半導体装置の構成を分かりやすくするため、図１では、第１シリサイド層９５が形成されている領域にハッチングを付している。
【００２４】
平面視において、第１コンタクト領域８２の全体は、第１シリサイド層９５の端部より内側に位置している。つまり、第１コンタクト領域８２の上面は全て、平面視において第１シリサイド層９５と重なっており、第１シリサイド層９５の面積は第１コンタクト領域８２の面積より大きい。第１シリサイド層９５の面積は例えば５μｍ２である。
【００２５】
ここでは、ユニットセル７０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル７０の形状は長方形または多角形などでもよい。また、図１ではユニットセル７０を５個のみ示しているが、実際には素子領域６５内において、より多数のユニットセル７０が配置されている。
【００２６】
また、ここでは複数のユニットセル７０を、半導体チップ６０の端部の平行する２辺に平行な第１方向に並べて配置し、また、そのようにして設けた列を、第１方向に直交する方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル７０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル７０を配置してもよい。つまり、複数のユニットセル７０はマトリクス状に配置されていてもよい。
【００２７】
また、周縁領域６６内のエピタキシャル層６４の上面には、ＪＴＥ領域８５および第２コンタクト領域８３が形成されている。第２コンタクト領域８３は、ＪＴＥ領域８５の上面に形成されている。ここでいう周縁領域６６は、平面視において第２コンタクト領域８３と重なる領域を指す。つまり、周縁領域６６のレイアウトは、第２コンタクト領域８３の形成領域により規定されている。
【００２８】
第２コンタクト領域８３および第２シリサイド層９８は、周縁領域６６の延在方向に沿う方向に延在し、平面視において環状に形成されている。第２コンタクト領域８３の上面の一部は、第２シリサイド層９８に覆われている。ここでは、平面視における第２コンタクト領域８３の両端の上面は、半導体チップ６０の端部側および中央側において第２シリサイド層９８から露出している。半導体装置の構成を分かりやすくするため、図１では、第２シリサイド層９８が形成されている領域にハッチングを付している。
【００２９】
図２に示すように、本実施の形態の半導体チップ６０（図１参照）は、ｎ＋型の六方晶系半導体基板であるＳｉＣ基板６３を有しており、ＳｉＣ基板６３上に、ＳｉＣ基板６３よりも不純物濃度が低いＳｉＣからなるｎ−型のドリフト層を含むエピタキシャル層（半導体層）６４が形成されている。素子領域１Ｂにおいて、エピタキシャル層６４の上面には、複数のｎチャネル型のＭＯＳＦＥＴセル構造が形成されている。なお、本願では、ＳｉＣ基板６３およびエピタキシャル層６４をまとめて基板と呼ぶ場合がある。当該基板は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。
【００３０】
また、半導体チップ６０（図１参照）の主面の反対側の裏面側には、上記ＭＯＳＦＥＴのドレイン配線用電極９０が形成されている。具体的には、ＳｉＣ基板６３の裏面には、ｎ＋型の半導体領域であるドレイン領域８４が形成されており、ドレイン領域８４の底面に接して、第３シリサイド層１００が形成されている。つまり、ＳｉＣ基板６３の裏面は第３シリサイド層１００に覆われている。第３シリサイド層１００の底面、つまりＳｉＣ基板６３側と逆側の面は、ドレイン配線用電極９０により覆われている。
【００３１】
素子領域１Ｂでは、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域であるウェル領域８０が複数形成されている。ウェル領域８０は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。各ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｎ＋型の半導体領域であるソース領域８１が形成されている。ソース領域８１は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））が導入された半導体領域である。ソース領域８１のｎ型不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
【００３２】
また、各ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｐ＋型の半導体領域である第１コンタクト領域８２が形成されている。第１コンタクト領域８２はウェル領域の電位を固定するために設けられた領域であり、ソース領域８１とほぼ同様の深さを有している。第１コンタクト領域８２は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。図２に示すように、第１コンタクト領域８２は、隣接するソース領域８１により両側から挟まれるように配置されている。また、第１コンタクト領域８２の底部、並びにソース領域８１の底部および側面は、ウェル領域８０に覆われている。
【００３３】
エピタキシャル層６４の上面には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数形成されており、ユニットセル７０同士は互いに離間している。隣り合うユニットセル７０同士の間のエピタキシャル層６４上には、ゲート絶縁膜９１を介してゲート電極９２が形成されており、ゲート絶縁膜９１の端部の上面、ゲート電極９２の側壁および上面は、層間絶縁膜９３により覆われている。各ゲート電極９２を覆う層間絶縁膜９３同士の間の開口部において、第１コンタクト領域８２およびソース領域８１は、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３に覆われていない。つまり、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３はユニットセル７０の上面に達する開口部を有しており、当該開口部の底部では、第１コンタクト領域８２およびソース領域８１が露出している。
【００３４】
素子領域１Ｂにおける層間絶縁膜９３の開口部６８、つまりコンタクトホール内の底部で露出するソース領域８１の一部および第１コンタクト領域８２のそれぞれの表面上には、第１シリサイド層９５が形成されている。ソース領域８１の一部および第１コンタクト領域８２に接する第１シリサイド層９５上の開口部６８には、コンタクトプラグ９４が埋め込まれている。複数の開口部６８に埋め込まれた複数のコンタクトプラグ９４のそれぞれは、層間絶縁膜９３に形成されたソース配線用電極９６と一体となっている。ソース配線用電極９６は、ソースパッド６２（図３参照）に電気的に接続されている。ここでは、後述のパッシベーション膜９９から露出するソース配線用電極９６の上面自体がソースパッド６２を構成している。
【００３５】
ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５を介して、コンタクトプラグ９４に対しオーミック性を有するように電気的に接続されている。よって、ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５、コンタクトプラグ９４、およびソース配線用電極９６などの導電体を介して、ソースパッド６２に接続されている。同様に、ゲート電極９２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極９２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド６１（図３参照）に電気的に接続されている。
【００３６】
ターミネーション領域１Ａにおいて、層間絶縁膜９３およびソース配線用電極９６はパッシベーション膜９９により覆われている。これに対し、素子領域１Ｂのソース配線用電極９６の上面はパッシベーション膜９９から露出している。素子領域１Ｂの一部の領域であって、図示していない領域において、ゲート電極９２に接続されたゲート配線用電極の上面は、パッシベーション膜９９から露出しており、ゲートパッド６１（図３参照）を構成している。
【００３７】
本実施の形態の半導体チップに形成されたＭＯＳＦＥＴは、少なくともゲート電極９２と、ソース領域８１と、ドレイン領域８４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極９２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ型の半導体領域であるウェル領域８０内の上部に形成される。つまり、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極９０から流れて、エピタキシャル層６４内であってゲート絶縁膜９１の近傍の領域を通り、エピタキシャル層６４の上面近傍のウェル領域８０内であってゲート電極９２の直下の領域を通って、ソース領域８１へ流れる。
【００３８】
ターミネーション領域１Ａには、エピタキシャル層６４の上面から所定の深さで、ｐ＋型の半導体領域である第２コンタクト領域８３が形成されている。また、ターミネーション領域１Ａには、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域であるＪＴＥ領域８５が形成されている。第２コンタクト領域８３およびＪＴＥ領域８５は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。
【００３９】
ＪＴＥ領域８５は第２コンタクト領域８３よりも深く形成されており、第２コンタクト領域８３はＪＴＥ領域８５内に形成されている。つまり、第２コンタクト領域８３の底面および側壁は、ＪＴＥ領域８５に覆われている。すなわち、周縁領域６６内のエピタキシャル層６４の上面には、ＪＴＥ領域８５と、ＪＴＥ領域８５よりも形成深さが浅い第２コンタクト領域８３が形成されている。つまり、第２コンタクト領域８３は、ＪＴＥ領域８５の上面に形成されている。
【００４０】
第２コンタクト領域８３はターミネーション領域の電位固定のために形成された領域であり、また、ＪＴＥ領域８５に電位を供給するための領域である。つまり、第２コンタクト領域８３を介してＪＴＥ領域８５に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型の半導体領域を複数有するＦＬＲ（Field Limiting Ring）構造などであってもよい。
【００４１】
第２コンタクト領域８３は、結晶半導体領域８７と、結晶半導体領域８７上の非結晶半導体領域８６とにより構成されている。結晶半導体領域８７は結晶状態のｐ＋型半導体領域であり、非結晶半導体領域８６はアモルファス状態のｐ＋型半導体領域である。
【００４２】
ターミネーション領域１Ａにおいて、第２コンタクト領域８３の上面の一部を除く他の領域の周縁部側のエピタキシャル層６４上には、絶縁膜８９を介して層間絶縁膜９３が形成されている。ターミネーション領域１Ａにおいて層間絶縁膜９３および絶縁膜８９は開口部６９を有しており、開口部６９の底部では、第２コンタクト領域８３の上面の一部が、層間絶縁膜９３および絶縁膜８９から露出している。なお、第２コンタクト領域８３の不純物濃度と、第１コンタクト領域８２の不純物濃度とが等しくない場合および等しい場合のいずれにおいても、それぞれの領域の不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
【００４３】
ターミネーション領域１Ａにおいて、層間絶縁膜９３の開口部６９にはコンタクトプラグ９７が埋め込まれており、開口部６９の底面には第２シリサイド層９８が形成されている。つまり、開口部６９の底部において、第２コンタクト領域８３の上面の一部は第２シリサイド層９８を介してコンタクトプラグ９７に接続されている。第２コンタクト領域８３は、第２シリサイド層９８を介してコンタクトプラグ９７に対しオーミック性を有するように電気的に接続されている。
【００４４】
第２コンタクト領域８３の上面の一部は、第２シリサイド層９８に覆われている。つまり、平面視において、第２コンタクト領域８３の上面の一部は第２シリサイド層９８と重なっており、第２コンタクト領域８３の上面の他の一部は第２シリサイド層９８と重なっていない。平面視において第２コンタクト領域８３と第２シリサイド層９８とが重ならない領域、つまり、周縁領域６６（図１参照）において、第２シリサイド層９８と隣接する第２コンタクト領域８３の上面には、非結晶半導体領域８６が形成されている。
【００４５】
第２シリサイド層９８の底部は、エピタキシャル層６４の最上面よりも深い位置、つまり、エピタキシャル層６４の最上面よりもエピタキシャル層６４の底面側に近い位置に達している。
【００４６】
ここでは、第２シリサイド層９８の底部が、非結晶半導体領域８６の底部よりも深い箇所に位置している。したがって、第２シリサイド層９８の底部は、第２コンタクト領域８３を構成する結晶半導体領域８７の上面に接している。このため、第２シリサイド層９８の直下では、エピタキシャル層６４の上面に結晶半導体領域８７が形成されている。また、基板の上面に沿う方向において第２シリサイド層９８に隣接する領域では、結晶半導体領域８７は、エピタキシャル層６４の上面に形成されておらず、結晶半導体領域８７の直上のエピタキシャル層６４の上面には非結晶半導体領域８６が形成されている。ただし、図１５に示すように、第２シリサイド層９８の底面と結晶半導体領域８７との間に非結晶半導体領域８６が介在していてもよい。
【００４７】
コンタクトプラグ９７は層間絶縁膜９３上のソース配線用電極９６と一体となっている。また、ターミネーション領域１Ａおよび素子領域１Ｂのコンタクトプラグ９４、９７およびソース配線用電極９６は一体になっており、一の金属膜からなる。したがって、第２コンタクト領域８３は、第２シリサイド層９８、コンタクトプラグ９７およびソース配線用電極９６を介して、ソースパッド６２（図３参照）に電気的に接続されている。
【００４８】
周縁領域６６（図１参照）では、第２シリサイド層９８を介してコンタクトプラグ９７と第２コンタクト領域８３とが接しているため、コンタクトプラグ９７と第２コンタクト領域８３との間で良好なオーミック特性を得ることができる。このように、第１コンタクト領域８２と、第１コンタクト領域８２の直上のコンタクトプラグ９４との間には第１シリサイド層９５が介在しており、第２コンタクト領域８３と、第２コンタクト層８３の直上のコンタクトプラグ９７との間には第２シリサイド層９８が介在している。
【００４９】
＜半導体装置の製造方法＞
本実施の形態における半導体装置の製造方法について、図４〜図１４を用いて工程順に説明する。図４〜図１３は本実施の形態の半導体装置の製造工程を説明する断面図である。図１４は、本実施の形態の半導体装置の製造工程において行う多段注入の条件を示す表である。図４〜図１３では、図の左側に半導体装置の周縁領域であるターミネーション領域１Ａの断面を示し、図の右側にＭＯＳＦＥＴが形成される素子領域１Ｂの断面を示す。
【００５０】
まず、図４に示すように、ｎ＋型のＳｉＣ基板６３を準備する。ＳｉＣ基板６３にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３である。ＳｉＣ基板６３の主面は例えば｛０００１｝面である。
【００５１】
次に、ＳｉＣ基板６３の主面上に、エピタキシャル成長法によりＳｉＣのｎ−型の半導体層であるエピタキシャル層６４を形成する。エピタキシャル層６４には、ＳｉＣ基板６３の不純物濃度よりも低いｎ型不純物（例えば窒素（Ｎ））が導入されている。エピタキシャル層６４の不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層６４の厚さは例えば３〜８０μｍである。
【００５２】
次に、図５に示すように、エピタキシャル層６４の上面上に、マスク１０を形成する。マスク１０はターミネーション領域１Ａのエピタキシャル層６４の上面の一部を露出する膜である。マスク１０の厚さは、例えば０．５〜５．０μｍ程度である。マスク１０の材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。
【００５３】
次に、上部にマスク１０が形成されたエピタキシャル層６４の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。当該イオン注入は、室温の環境で行う。つまり、イオン注入工程において用いるイオン注入装置内の温度、および、基板の温度が室温である状態でイオン注入を行う。なお、本願でいう室温とは、２００℃以下であって、例えば２７℃程度の温度を指す。
【００５４】
これにより、ターミネーション領域１Ａのエピタキシャル層６４の上面に、結晶状態のｐ型の半導体領域であるＪＴＥ領域８５を形成する。ＪＴＥ領域８５のエピタキシャル層６４の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ＪＴＥ領域８５の不純物濃度は、例えば１×１０１６〜５×１０１９ｃｍ−３である。
【００５５】
次に、図６に示すように、マスク１０を除去した後、エピタキシャル層６４の上面上に、マスク１１を形成する。マスク１１は素子領域１Ｂのエピタキシャル層６４の上面の複数の箇所を露出する膜である。マスク１１の厚さは、例えば１．０〜５．０μｍ程度である。マスク１１の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００５６】
次に、上部にマスク１１が形成されたエピタキシャル層６４の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。当該イオン注入は、室温で行う。これにより、素子領域１Ｂのエピタキシャル層６４の上面に、ｐ型の半導体領域であるウェル領域８０を複数形成する。ウェル領域８０のエピタキシャル層６４の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ウェル領域８０の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。
【００５７】
次に、図７に示すように、マスク１１を除去した後、エピタキシャル層６４の上面上に、マスク１２を形成する。マスク１２の厚さは、例えば０．５〜２．０μｍ程度である。マスク１２の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００５８】
次に、上部にマスク１２が形成されたエピタキシャル層６４に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、エピタキシャル層６４の上面に、ｎ＋型の半導体領域であるソース領域８１を複数形成する。当該イオン注入は、室温で行う。当該イオン注入でのドーズ量は、１×１０１４〜２×１０１６ｃｍ−２である。具体的には、当該ドーズ量は、１×１０１５〜２×１０１５ｃｍ−２となることが考えられる。また、ソース領域８１のｎ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。具体的には、当該濃度は１×１０２０ｃｍ−３となることが考えられる。
【００５９】
また、当該イオン注入は、複数回のイオン注入工程により行う。つまり、ソース領域８１は多段注入により形成する。このように多段注入を行うのは、Ｓｉ基板に打ち込んだ不純物に比べ、ＳｉＣ基板に打ち込んだ不純物は、後に拡散（活性化）のために熱処理を行っても拡散しにくいためである。当該多段注入では、不純物イオンの打ち込みを、図１４の右側の表に示すように、例えば計４回行う。すなわち、ソース領域８１の形成工程では、図１４の右側の表に示すように、打ち込みエネルギーをそれぞれ１２０ｋｅＶ、９０ｋｅＶ、５０ｋｅＶおよび３０ｋｅＶとする４回のイオン注入を順に行う。
【００６０】
つまり、多段注入では、最初に最も高いエネルギー条件での打ち込みを行い、徐々にエネルギーを下げた条件での打ち込みを行う。打ち込みエネルギーが大きいイオン注入の方が、不純物イオンがより深い領域に打ち込まれる。したがって、ここでは、エピタキシャル層６４の上面から深い領域から浅い領域に順に不純物イオンの打ち分けを行う。
【００６１】
１２０ｋｅＶのエネルギーで打ち込む際のドーズ量は２×１０１４ｃｍ−２であり、９０ｋｅＶのエネルギーで打ち込む際のドーズ量は５×１０１４ｃｍ−２であり、５０ｋｅＶのエネルギーで打ち込む際のドーズ量は５×１０１４ｃｍ−２であり、３０ｋｅＶのエネルギーで打ち込む際のドーズ量は３×１０１４ｃｍ−２である。よって、この多段注入により打ち込まれる単位面積当たりの不純物数は、例えば、合計で１．５×１０１４ｃｍ−２である。
【００６２】
多段注入における上記複数回のイオン注入のそれぞれは、いずれも室温で行う。なお、ソース領域８１の形成工程では、多段注入ではなく１回のみのイオン注入でソース領域８１を形成しても構わない。各ソース領域８１は、ウェル領域８０の平面視における中央部に形成する。各ソース領域８１のエピタキシャル層６４の上面からの深さは、例えば０．０５〜１．０μｍ程度である。
【００６３】
次に、図８に示すように、マスク１２を除去した後、エピタキシャル層６４の上面上に、マスク１３を形成する。マスク１３の厚さは、例えば０．５〜２．０μｍ程度である。マスク１３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００６４】
次に、上部にマスク１３が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面にｐ＋型の半導体領域である第１コンタクト領域８２を複数形成し、ターミネーション領域１Ａのエピタキシャル層６４の上面にｐ＋型の半導体領域である第２コンタクト領域８３を形成する。各第１コンタクト領域８２は、各ソース領域８１の平面視における中央部に形成する。第２コンタクト領域８３は、ＪＴＥ領域８５の上面に形成する。第１コンタクト領域８２および第２コンタクト領域８３の、エピタキシャル層６４の上面からの深さは、例えば０．０５〜２．０μｍ程度である。
【００６５】
第１コンタクト領域８２および第２コンタクト領域８３を形成するために行う当該イオン注入でのドーズ量は、１×１０１４〜２×１０１６ｃｍ−２である。具体的には、当該ドーズ量は、１×１０１５〜２×１０１５ｃｍ−２となることが考えられる。第１コンタクト領域８２および第２コンタクト領域８３のｐ型不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。具体的には、当該濃度は１×１０２０ｃｍ−３となることが考えられる。
【００６６】
また、当該イオン注入は、複数回のイオン注入工程を含む。つまり、第１コンタクト領域８２および第２コンタクト領域８３は多段注入により形成する。当該多段注入では、不純物イオンの打ち込みを、図１４の左側の表に示すように、例えば計４回行う。すなわち、第１コンタクト領域８２および第２コンタクト領域８３の形成工程では、打ち込みエネルギーをそれぞれ２００ｋｅＶ、１００ｋｅＶ、７０ｋｅＶおよび３０ｋｅＶとする４回のイオン注入を順に行う。つまり、多段注入では、最初に最も高いエネルギー条件での打ち込みを行い、徐々にエネルギーを下げた条件での打ち込みを行う。打ち込みエネルギーが大きいイオン注入の方が、不純物イオンがより深い領域に打ち込まれる。つまり、エピタキシャル層６４の上面から深い領域から浅い領域に順に不純物イオンの打ち分けを行う。
【００６７】
２００ｋｅＶのエネルギーで打ち込む際のドーズ量は７×１０１４ｃｍ−２であり、１００ｋｅＶのエネルギーで打ち込む際のドーズ量は６×１０１４ｃｍ−２であり、７０ｋｅＶのエネルギーで打ち込む際のドーズ量は３×１０１４ｃｍ−２であり、３０ｋｅＶのエネルギーで打ち込む際のドーズ量は１×１０１４ｃｍ−２である。よって、この多段注入により打ち込まれる単位面積当たりの不純物数は、例えば、合計で１．７×１０１５ｃｍ−２である。ここで、イオン注入を行う際の温度は、第１コンタクト領域８２および第２コンタクト領域８３を形成するために行う多段注入における上記複数回のイオン注入の全てにおいて同じではない。すなわち、基板の深い領域に対して行うイオン注入を、基板の浅い領域に対して行うイオン注入よりも高い温度で行う。
【００６８】
多段注入工程では、最も深い領域に対して行うイオン注入での温度が、最も浅い領域に対して行うイオン注入での温度よりも高ければよい。したがって、所定の深さに対して行う注入工程での温度が、その注入工程よりも１段浅い領域または１段深い領域に対して行う注入工程での温度と同じでもよい。言い換えれば、多段注入工程のうち、第１注入工程の温度は、第１注入工程よりも低いエネルギー条件で行う第２注入工程の温度以上である。多段注入で行う複数のイオン注入のうち、いくつかの注入工程を同じ温度で行えば、イオン注入装置内の設定温度を変更する工程を省略することができ、昇温または降温に要する時間を低減することができるため、半導体装置の製造コストを低減することができる。
【００６９】
具体的には、図１４の左側の表に示す４種類の条件のイオン注入を行う場合、２００ｋｅＶ、１００ｋｅＶおよび７０ｋｅＶのエネルギーで行うイオン注入を２５０〜５００℃で行い、３０ｋｅＶのエネルギーで行うイオン注入を室温で行う。具体的には、例えば、２００ｋｅＶ、１００ｋｅＶおよび７０ｋｅＶのエネルギーで行うイオン注入を３５０℃で行い、３０ｋｅＶのエネルギーで行うイオン注入を２７℃で行うことが考えられる。すなわち、５０ｋｅＶ以上のエネルギーで行うイオン注入を２５０〜５００℃で行い、５０ｋｅＶ未満のエネルギーで行うイオン注入を室温で行う。なお、２００ｋｅＶおよび１００ｋｅＶのエネルギーで行うイオン注入を２５０〜５００℃で行い、７０ｋｅＶおよび３０ｋｅＶのエネルギーで行うイオン注入を室温で行ってもよい。つまり、１００ｋｅＶ以上のエネルギーで行うイオン注入を２５０〜５００℃で行い、１００ｋｅＶ未満のエネルギーで行うイオン注入を室温で行う。
【００７０】
図８に示すように、上記のようにして、２５０〜５００℃の高温でのイオン注入によりｐ型不純物が打ち込まれた第２コンタクト領域８３内の深い領域には結晶半導体領域８７が形成され、室温でのイオン注入によりｐ型不純物が打ち込まれた第２コンタクト領域８３内の浅い領域には非結晶半導体領域８６が形成される。これは、高温環境におけるイオン注入を行った場合に形成される半導体領域は結晶性がよくなり、低温環境におけるイオン注入を行った場合に形成される半導体領域は結晶性が悪くなるためである。つまり、非結晶半導体領域８６は、結晶半導体領域８７よりも結晶性が悪い。
【００７１】
また、５０ｋｅＶ未満のエネルギーで行うイオン注入を室温で行う場合に比べ、１００ｋｅＶ未満のエネルギーで行うイオン注入を室温で行う場合の方が、形成される非結晶半導体領域８６の深さが大きくなる。ここで室温でのイオン注入を行うことで非結晶半導体領域８６を形成している目的は、第２シリサイド層９８（図１２参照）が形成されなくなることを防ぎ、第２コンタクト領域８３とコンタクトプラグとの接続特性を向上させることにある。
【００７２】
第１コンタクト領域８２も第２コンタクト領域８３と同様に結晶半導体領域８７および非結晶半導体領域８６により構成されている。ただし、図９以降の各図では、第１コンタクト領域８２内の結晶半導体領域および非結晶半導体領域の図示による区別を省略する。
【００７３】
上記のようにイオン注入により１×１０２０ｃｍ−３程度の高濃度で形成されるｐ型半導体領域は、特に室温でのイオン注入で形成された場合に非結晶状態になりやすいが、ここでは多段注入のうち、深い領域に対するイオン注入を高温で行っているため、第２コンタクト領域８３のうち、上面から５０〜１００ｎｍよりも深い領域を結晶状態で形成することができる。ＪＴＥ領域８５は第２コンタクト領域８３よりも低い不純物濃度で形成されているため、室温でのイオン注入により形成された半導体領域であるが、結晶化している。
【００７４】
なお、ここでは第１コンタクト領域８２および第２コンタクト領域８３の両方を同じ注入工程により形成する製造方法について説明したが、第１コンタクト領域８２および第２コンタクト領域８３はそれぞれ別の工程で形成してもよい。その場合、第２コンタクト領域８３は上記のように高温の注入工程を含む多段注入により形成し、第１コンタクト領域８２は室温のイオン注入のみにより形成する。
【００７５】
次に、図９に示すように、マスク１３を除去した後エピタキシャル層６４の上面上に、保護膜となるマスク１４を形成する。その後、ＳｉＣ基板６３の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板６３の裏面にｎ＋型の半導体領域であるドレイン領域８４を形成する。ドレイン領域８４の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。ドレイン領域８４の、ＳｉＣ基板６３の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。
【００７６】
次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層６４の上面およびＳｉＣ基板６３裏面のそれぞれを覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素膜を堆積する。炭素膜の厚さは、例えば０．０３〜０．０５μｍ程度である。その後、１５００度以上の温度で、２〜３分程度の熱処理を施す。これにより、エピタキシャル層６４の上面と、ＳｉＣ基板６３の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素膜を例えばプラズマ処理により除去する。
【００７７】
次に、図１０に示すように、エピタキシャル層６４の上面上に、絶縁膜８９およびｎ型の多結晶Ｓｉ膜を順に形成した後、多結晶Ｓｉ膜上にマスク１５を形成する。絶縁膜８９および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク１５は、エピタキシャル層６４の上面において隣り合う第１コンタクト領域８２同士の間に形成する。続いて、マスク１５を用いたドライエッチング法により、多結晶Ｓｉ膜を加工することで、多結晶Ｓｉ膜からなるゲート電極９２を形成する。絶縁膜８９の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極９２の厚さは、例えば、０．２〜０．５μｍ程度である。
【００７８】
次に、図１１に示すように、マスク１５を除去した後、エピタキシャル層６４の上面上に、ゲート電極９２および絶縁膜８９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜９３を形成する。その後、マスク１６を用いて、層間絶縁膜９３および絶縁膜８９をドライエッチング法により加工することで、エピタキシャル層６４の上面を露出させる。これにより、素子領域１Ｂにおいて、絶縁膜８９からなるゲート絶縁膜９１をゲート電極９２および層間絶縁膜９３の直下に形成する。上記エッチング工程により、素子領域１Ｂの層間絶縁膜９３には、ソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面が露出する開口部６８が形成され、ターミネーション領域１Ａの層間絶縁膜９３には、底部に第２コンタクト領域８３の上面の一部が露出する開口部６９が形成される。
【００７９】
ターミネーション領域１Ａの絶縁膜８９および層間絶縁膜９３からなる積層膜を貫通する開口部６９は、第２コンタクト領域８３の直上に形成されている。つまり、非結晶半導体領域８６の上面は開口部６９の直下において当該積層膜から露出しており、結晶半導体領域８７は当該積層膜から露出していない。エピタキシャル層６４の上面（基板の上面）に沿う方向であって、環状の平面形状を有する第２コンタクト領域８３の延在方向に対して直交する方向、つまり図１１の断面に沿う横方向において、第２コンタクト領域８３の両端の上面は当該積層膜に覆われたままであり、露出していない。つまり、開口部６９は、第２コンタクト領域８３の延在方向に対して直交する方向における第２コンタクト領域８３の中央部のみを露出している。
【００８０】
以上により、ＭＯＳＦＥＴの最小単位構造であるユニットセル７０が複数形成される。図１２に示す複数のユニットセル７０のそれぞれは、互いに隣接するウェル領域８０、ソース領域８１および第１コンタクト領域８２と、当該ウェル領域８０の直上にゲート絶縁膜９１を介して形成されたゲート電極９２とを有している。
【００８１】
次に、図１２に示すように、マスク１６を除去した後、素子領域１Ｂの開口部６８の底部と、ターミネーション領域１Ａの開口部６９の底面とに、それぞれ第１シリサイド層９５と第２シリサイド層９８とを形成する。第１シリサイド層９５と第２シリサイド層９８とを形成する際には、まず、露出しているエピタキシャル層６４の上面を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、素子領域１Ｂの開口部６８の底面とターミネーション領域１Ａの開口部６９の底面において、第１金属膜とエピタキシャル層６４とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなる第１シリサイド層９５および第２シリサイド層９８をそれぞれ形成する。
【００８２】
ターミネーション領域１Ａの開口部６９の底部では、第２コンタクト領域８３の上面の一部と第１金属膜とが反応して第２シリサイド層９８が形成される。当該反応により、開口部６９の直下の第２コンタクト領域８３の一部、つまり、非結晶半導体領域８６の一部は第２シリサイド層９８に置き換わる。したがって、第２シリサイド層９８の底面は、エピタキシャル層６４の最上面よりも深い位置に達して形成される。第２シリサイド層９８は、例えばエピタキシャル層６４の最上面から５０〜１００ｎｍの深さに亘って形成される。例えば非結晶半導体領域８６の厚さが１００ｎｍであり、当該厚さの全部が第１金属膜と反応した場合、厚さ方向における非結晶半導体領域８６は全て第２シリサイド層９８に置き換わるため、第２シリサイド層９８の下面と結晶半導体領域８７の上面とが接する。
【００８３】
ただし、図１５に示すように、例えば非結晶半導体領域８６の厚さが１００ｎｍであり、第１金属膜と反応するエピタキシャル層６４の上面の厚さが１００ｎｍ未満である場合、形成された第２シリサイド層９８と結晶半導体領域８７との間には非結晶半導体領域８６が残る。なお、第２シリサイド層９８は盛り上がるように形成されるため、第２シリサイド層９８の上面の位置は、エピタキシャル層６４の最上面よりも高い。また、第１金属膜と反応するのは開口部６９の底部において露出する第２コンタクト領域８３の上面のみであるため、開口部６９の横において絶縁膜８９および層間絶縁膜９３に覆われた第２コンタクト領域８３の上面には第２シリサイド層９８が殆ど形成されない。つまり、開口部６９に隣接する層間絶縁膜９３の直下において、エピタキシャル層６４の上面には非結晶半導体領域８６が残る。
【００８４】
次に、図１３に示すように、第１シリサイド層９５に達する開口部６８、第２シリサイド層９８に達する開口部６９、およびゲート電極９２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜９３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ９４、９７、ソース配線用電極９６およびゲート配線用電極（図示しない）を形成する。
【００８５】
ここで、ソース配線用電極９６またはゲート配線用電極は層間絶縁膜９３上の上記積層膜からなり、コンタクトプラグ９４は開口部６８内の上記積層膜からなり、コンタクトプラグ９７は開口部６９内の上記積層膜からなる。ソース配線用電極９６は第１シリサイド層９５および第２シリサイド層９８を介して第１コンタクト領域８２および第２コンタクト領域８３に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極９２と電気的に接続されている。
【００８６】
次に、ＳｉＯ２膜またはポリイミド膜をからなる絶縁膜をゲート配線用電極およびソース配線用電極９６を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜９９を形成する。ここでは、パッシベーション膜９９はターミネーション領域１Ａを覆い、素子領域１Ｂにおいて開口している。
【００８７】
次に、ＳｉＣ基板６３の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板６３とを反応させて、第３シリサイド層１００を形成する。第３シリサイド層１００は、ドレイン領域８４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、第３シリサイド層１００の底面を覆うように、ドレイン配線用電極９０を形成する。ドレイン配線用電極９０は、第３シリサイド層１００側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。その後、ＳｉＣ基板６３をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図１、図２および図３に示すＳｉＣＭＯＳＦＥＴを含む本実施の形態の半導体チップ６０が完成する。
【００８８】
＜本実施の形態の効果＞
本実施の形態において、第１コンタクト領域８２に電位を供給する場合には、ＭＯＳＦＥＴの内蔵ダイオード（内蔵ｐｎダイオード）のｐｎ接合にｐｎ電流が流れる。また、第２コンタクト領域８３に電位を供給する場合には、ターミネーション領域１Ａの内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えばｐ＋型の第１コンタクト領域８２に接続しているｐ型のウェル領域８０と、ｎ−型のエピタキシャル層６４との間のｐｎ接合部分を指す。また、ここでいうターミネーション領域１Ａの内蔵ダイオードとは、例えばｐ＋型の第２コンタクト領域８３に接続しているｐ型のＪＴＥ領域８５と、ｎ−型のエピタキシャル層６４との間のｐｎ接合部分を指す。本願ではエピタキシャル層６４を含む基板内のｐｎ接続に流れる電流をｐｎ電流と呼ぶ。
【００８９】
次に、本実施の形態による半導体装置の効果について、図１６、図１７および図１８を用いて説明する。図１６は半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図１６の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図１６ではＳｉＣ半導体基板（ウェハ）の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図１６の左側に示す楕円はエピタキシャル層であり、その下の半導体基板の図示は省略している。図１７はエピタキシャル層に生じる各種の欠陥を説明するために用いる、半導体基板およびエピタキシャル層の断面図である。図１７には半導体基板およびその上のエピタキシャル層の断面を示している。図１７では、基板などに生じる欠陥の構成を分かりやすくするため、ハッチングを省略している。
【００９０】
ＳｉＣ半導体基板上にエピタキシャル層を形成する半導体装置では、図１６に示すように、ＳｉＣのエピタキシャル成長の方法として、結晶軸を｛０００１｝基底面から＜１１−２０＞方向に数度傾けた面上でステップフロー成長を用いる。そのため、ＳｉＣの結晶中に存在し、積層欠陥成長の核となる基底面転位（Basal Plane Dislocation：ＢＰＤ）は、エピタキシャル成長したエピタキシャル層（ドリフト層）中において、｛０００１｝基底面に沿って伝播する。
【００９１】
エピタキシャル層６４の結晶中のＢＰＤは、基板側（図示しない）の基点Ｎ１から、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとの２本に別れる。ここで、エピタキシャル層６４内のｐｎ接合への通電によって注入された電子と正孔とがＢＰＤにおいて再結合すると、放出されたエネルギーにより、Ｓｉコアを有するショックレー型部分転位ＳＩＴが、｛０００１｝基底面に沿ってショックレー型積層欠陥を広げる方向に動く。上記の２本のショックレー型部分転位に挟まれた箇所に、ショックレー型積層欠陥と呼ばれる面欠陥が発生する。
【００９２】
図１６に示すように、ショックレー型積層欠陥ＳＤは、エピタキシャル層６４の底面、つまりエピタキシャル層６４の当該基板側の面からドリフト層を突き抜けて、エピタキシャル層６４の上面にまで達する。ここでは図を分かりやすくするため、面欠陥であるショックレー型積層欠陥ＳＤにハッチングを付している。図１６の右側の平面図に示すように、平面視において、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとなす角は６０度である。
【００９３】
ＳｉＣパワー素子は、電流がドリフト層表面からＳｉＣ基板の裏面に向けて流れる縦型素子であるため、電流経路は｛０００１｝基底面に対してほぼ垂直となる。ショックレー型積層欠陥ＳＤは、＜０００１＞方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥ＳＤは正常な領域よりも高抵抗となる。よって、電流はショックレー型積層欠陥ＳＤを避けて流れるため、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。
【００９４】
素子製造に使用される４Ｈ−ＳｉＣの結晶中に存在する線欠陥には、上記ＢＰＤの他に、貫通らせん転位（ＴＳＤ：Threading Screw Dislocation）および貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図１７に示す。図１７では、ＢＰＤを実線で示し、ＴＳＤを破線で示し、ＴＥＤを点線で示している。また、図１７には、エピタキシャル層６４の上面に形成したｐ＋型半導体領域８８を示している。
【００９５】
また、ＢＰＤには２つの種類がある。すなわち、基板内に元々存在しているＢＰＤと、半導体装置の製造工程（ｐ型不純物注入工程）により作り出されるＢＰＤとがある。基板内に元々存在しているＢＰＤは、図１７に実線で示すように、ＳｉＣ基板６３に多数存在し、エピタキシャル成長中にその殆どがＴＥＤに変換されてエピタキシャル層６４に伝播する。なお、一部のＢＰＤは、エピタキシャル層６４内へ伝搬し得る。ＴＥＤおよびＴＳＤは、ＳｉＣ基板６３の主面に対して垂直な方向に伝搬する転位であり、半導体装置の素子抵抗および順方向電圧の増大の原因となることが殆ど無い。また、ＴＥＤおよびＴＳＤは、積層欠陥への拡張性がない転位である。したがって、ＴＥＤおよびＴＳＤはＢＰＤに比べ、半導体装置の特性に対し悪影響を殆ど与えない。
【００９６】
２種類のＢＰＤのうち、半導体装置の製造工程（ｐ型不純物注入工程）により作り出されるＢＰＤは、例えば以下のような場合に発生する。すなわち、図１７に示すように、エピタキシャル層６４の上面に対してｐ型不純物を打ち込み、例えば１×１０２０ｃｍ−３程度の高い不純物濃度を有するｐ＋型半導体領域８８をエピタキシャル層６４の上面に形成した場合に、当該注入工程に起因して、ｐ＋型半導体領域８８の端部にＢＰＤが発生する。
【００９７】
当該ＢＰＤの発生は、基板表面にｐ型不純物を打ち込んだ場合であって、かつ、当該不純物の濃度が高い場合に起こりやすい。つまり、打ち込む不純物がｎ型不純物である場合にはＢＰＤは発生しにくい。ただし、打ち込む不純物がｎ型不純物である場合であっても、その濃度が非常に高い場合には、ＢＰＤが発生することが考えられる。また、打ち込むｐ型不純物の濃度が、例えば１×１０１８ｃｍ−３未満の場合は、ＢＰＤが発生しにくい。また、ＢＰＤは、ｐ型不純物を打ち込む領域の面積が大きい場合に発生しやすい。したがって、半導体チップのターミネーション領域に、給電のためのコンタクト領域として高濃度のｐ＋型半導体領域８８を形成した場合、ＢＰＤが発生しやすくなる問題が生じる。
【００９８】
ＳｉＣ基板のターミネーション領域に内蔵ダイオードが形成されている場合、当該内蔵ダイオードに順方向電流（ｐｎ電流）を流すと、例えばｐ＋型半導体領域８８の端部に生じたＢＰＤにおいてホールが再結合し、その再結合エネルギーにより基板内の結晶にずれが生じる。この結晶のずれにより、基板内にショックレー型積層欠陥ＳＤ（図１６参照）が発生する。
【００９９】
すなわち、ＢＰＤは図１６に示すショックレー型部分転位ＳＩＴに相当し、エピタキシャル層６４内では、エピタキシャル層６４の上面に生じたＢＰＤがエピタキシャル層６４の底面に向かって直線状に伝搬すると共に、ショックレー型積層欠陥ＳＤが平面的に拡がる。このとき、ｐ＋型半導体領域８８の端部に生じたＢＰＤは、ｐｎ電流が流れることで、エピタキシャル層６４の上面から、エピタキシャル層６４とＳｉＣ基板６３との界面に向かって斜め方向に徐々に拡大し（図１７参照）、これに伴い、ショックレー型積層欠陥ＳＤの面積も拡がる。このように、製造工程において基板上面にＢＰＤが生じると、その後ｐｎ電流を流すことで、通電時間と共にショックレー型積層欠陥ＳＤが拡大する。
【０１００】
積層欠陥を有する半導体チップにおいてｐｎ電流を流すと、基板中を流れるキャリアが当該積層欠陥において捕獲されるため、当該内蔵ダイオードの素子抵抗が増加する。また、ターミネーション領域に発生したＢＰＤに起因して生じる積層欠陥は、半導体チップの中央部に達して拡がるため、素子領域のＭＯＳＦＥＴの素子抵抗も増大する。すなわち、通電時間の経過と共に、ＭＯＳＦＥＴにおいても、ソース・ドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。
【０１０１】
高耐圧用のｐｎダイオードまたはＩＧＢＴなどでは、導通損失低減のためにｐｎ接合に通電する必要がある。また、トランジスタとダイオードをＳｉＣ化したオールＳｉＣパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させる必要があるため、ＳｉＣ素子の素子抵抗増大が問題となる。なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード（例えばショットキーバリアダイオード）の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを当該トランジスタを含むチップに混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
【０１０２】
素子抵抗が増大すれば、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなる。つまり、素子抵抗の増大は、半導体装置の省電力化を妨げることに繋がる。また、上記の素子抵抗（基板抵抗）の増大は、ＳｉＣ半導体基板内のｐｎ接合に大きな電流を流す程顕著となるため、素子抵抗は半導体装置の通電時間の経過と共に増大する。すなわち、通電劣化が起こる。したがって、半導体チップにおいて局所的に大きなｐｎ電流が流れると、半導体装置の特性を長期に亘って維持することができない問題が生じる。そこで、本発明者らは、基板に対するｐ型不純物注入の際にＢＰＤが発生することを防ぐ方法を検討し、実験により、２５０〜５００℃の高温環境で当該不純物注入を行うことで、ＢＰＤの発生を防ぐことができること見出した。
【０１０３】
すなわち、図８を用いて説明したｐ型不純物イオンの注入工程の多段注入を全て室温で行った場合には、エピタキシャル層６４の上面の第２コンタクト領域８３の端部近傍においてＢＰＤが発生することが確認された。また、そのような製造方法により形成した半導体チップにおいて、ｐｎ電流を流すことで、積層欠陥が多数発生することが確認された。なお、ＢＰＤまたは積層欠陥の有無の検査は、ＰＬ（Photoluminescence）イメージング法を用いて行うことができる。
【０１０４】
さらに本発明者らは、ラマン分光法を用いた検査を行うことで、上記ｐ型不純物の注入領域と非注入領域との境界において、大きな圧縮応力が生じていることを見出した。イオン注入工程では、不純物のドーズ量に応じた格子間原子および格子空孔が基板内に生じるが、その殆どが活性化のための熱処理により再結合して消滅する。しかし、ドーズ量が大きい場合、ドーズ量に応じて格子間原子および格子空孔が残留する。残留した格子間原子および格子空孔は、当該熱処理において膨張・収縮する。これによりイオン注入境界において上記応力が生じ、当該応力の発生により結晶が歪むことで、ＢＰＤが形成される。
【０１０５】
これに対し、本発明者らは第２コンタクト領域８３を形成するためのｐ型不純物イオンの注入工程を３５０℃の高温で行ったところ、ＢＰＤの発生および積層欠陥の発生は確認されなかった。また、高温でｐ型不純物注入を行った半導体装置に対し、本発明者らがラマン分光法を用いた検査を行ったところ、ｐ型不純物注入領域の境界における応力値は、上記のように室温でｐ型不純物注入を行った場合に比べ大きく低減していることが分かった。ＢＰＤが発生しなかった理由は、高温注入により、ｐ型不純物注入領域の境界における応力が低減したためと考えられる。高温でのｐ型不純物注入を行った場合に基板内に生じる応力が低減した理由は、室温で注入を行う場合に比べ、高温で注入を行う場合には基板内に発生する格子間原子および格子空孔の数が少ないことにあると考えられる。
【０１０６】
また、本発明者らは、室温でのｐ型不純物注入により第２コンタクト領域８３を形成した半導体チップと、高温でのｐ型不純物注入により第２コンタクト領域８３を形成した半導体チップとに対し、１時間の通電試験を行った。その結果、室温注入を行ったチップではＭＯＳＦＥＴのオン電圧が１４％増加したことから、通電によりダイオード特性、および、ドレイン電流とドレイン電圧の関係を示すＩｄＶｄ特性が劣化することを確認した。これに対し、高温注入を行ったチップにおいて、ＭＯＳＦＥＴのオン電圧、ダイオード特性およびＩｄＶｄ特性のそれぞれは、通電の前後を通じて変化がなかった。このことから、本発明者らは、高温でのｐ型不純物注入を行うことで、積層欠陥の発生を防ぎ、半導体装置の通電劣化の発生を防ぐことが可能であることを見出した。
【０１０７】
ＢＰＤおよび積層欠陥の発生を防ぐため、上記のように高温でｐ型不純物注入を行う場合に、半導体装置の製造工程におけるその他のイオン注入工程も、同じく高温で行うことが考えられる。つまり、例えば図５に示すＪＴＥ領域８５の形成工程、図６に示すウェル領域８０の形成工程、および図７に示すソース領域８１の形成工程において行うイオン注入を、２５０〜５００℃の高温環境で行うことが考えられる。しかし、それらの複数のイオン注入工程を高温で行うために昇温・降温を行うと、昇温のためのエネルギー消費を要し、昇温・降温を行う間の待機時間が発生するため、製造コストが増大する問題が生じる。
【０１０８】
そこで、本実施の形態では、第２コンタクト領域８３を形成する工程では高温注入を行うのに対し、高温環境下でのイオン注入を要しない打ち込み工程では、室温でのイオン注入を行うこととしている。すなわち、例えば図５に示すＪＴＥ領域８５の形成工程、図６に示すウェル領域８０の形成工程、および図７に示すソース領域８１の形成工程を、室温でのイオン注入により行っている。これにより、高温注入を行う工程を第２コンタクト領域８３の形成工程に限り、昇温・降温を行う工程を減らすことで、半導体装置の製造コストの増大を防ぐことを可能としている。
【０１０９】
図５、図６を用いて説明した注入工程は、第２コンタクト領域８３の形成工程に比べてドーズ量が小さいため、室温で注入を行ってもＢＰＤは生じない。図７を用いて説明した注入工程は、ｎ型不純物の注入工程であるため、室温で注入を行ってもＢＰＤは生じない。したがって、上記のように第２コンタクト領域８３を形成する際の注入工程のみを高温で行い、他の注入工程を室温で行っても、ＢＰＤおよび積層欠陥の発生を防ぐことができる。
【０１１０】
また、発明者らは実験により、高温で第２コンタクト領域８３を形成するイオン注入工程を、１回または複数回のイオン注入により行う場合において、それらのイオン注入を全て高温の環境下で行うと、第２コンタクト領域８３と、その上に形成するコンタクトプラグとの間の接続抵抗が増大することを発見した。
【０１１１】
図１８は、イオン注入の温度と接続抵抗の関係を示すグラフである。図１８の横軸は注入温度を示し、縦軸は接続抵抗を示している。図１８に示すように、不純物注入の温度が上がる程、ソースパッドと電気的に接続されたコンタクトプラグと第２コンタクト領域８３との接続抵抗が増大している。これは、イオン注入を行う温度が高い程、不純物が打ち込まれた箇所の基板の結晶性が高くなり、イオン注入を行う温度が低い程、不純物が打ち込まれた箇所の基板の結晶性が悪くなることに起因する。
【０１１２】
すなわち、高温注入により形成された結晶半導体領域は、第２コンタクト領域８３の形成後に行うシリサイド化工程（図１２参照）において金属膜と反応しにくいため、第２コンタクト領域８３の上面には、コンタクトプラグを基板に対してオーミックに接続させるためのシリサイド層が形成されにくい。これに対し、低温注入により形成された非結晶半導体領域は、第２コンタクト領域８３の形成後に行うシリサイド化工程（図１２参照）において金属膜と反応しやすいため、第２コンタクト領域８３の上面には、シリサイド層が形成される。
【０１１３】
そこで、本実施の形態では、第２コンタクト領域８３を形成するために行う多段注入工程において、基板表面から深い領域に対する注入は高温で行い、基板表面に対する注入は室温で行っている。これにより、第２コンタクト領域８３のうち、エピタキシャル層６４の上面を含む浅い領域に非結晶半導体領域８６を形成している。つまり、シリサイド化工程において金属膜と反応しやすい非結晶半導体領域８６をエピタキシャル層６４の上面に形成することで、図１３に示す第２シリサイド層９８が形成されない事態が生じることを防いでいる。これにより、コンタクトプラグ９７が第２シリサイド層９８を介して第２コンタクト領域８３にオーミックに接続されるため、接続抵抗が増大することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【０１１４】
ここでは、第２コンタクト領域８３を形成する際に、エピタキシャル層６４の上面から深い部分に高温注入により結晶半導体領域８７を形成することで、積層欠陥の発生に起因する素子抵抗の増大を防ぎ、かつ、エピタキシャル層６４の上面に室温注入により非結晶半導体領域８６を形成することで、接続抵抗の増大を防いでいる。図１〜３に示す半導体装置では、ターミネーション領域１Ａの第２コンタクト領域８３を、エピタキシャル層６４の上面に形成された非結晶半導体領域８６と、非結晶半導体領域８６よりも深い領域のエピタキシャル層６４内に形成された結晶半導体領域８７とにより構成している。これにより、上記のように、積層欠陥の発生に起因する素子抵抗の増大を防ぎ、かつ、コンタクトプラグ９７と第２コンタクト領域８３との間の接続抵抗の増大を防いでいる。
【０１１５】
＜変形例＞
以下に、図１９を用いて本実施の形態の半導体装置の変形例について説明する。図１９は、本実施の形態の半導体装置の変形例である半導体チップの平面図である。
【０１１６】
図１９に示すように、平面視において、第２コンタクト領域８３、ＪＴＥ領域８５、第２シリサイド層９８、周縁領域６６、ターミネーション領域６７は、円形の環状構造を有している。図示はしていないが、第２コンタクト領域８３に第２シリサイド層９８を介して電気的に接続されたコンタクトプラグ９７も、平面視において円形の環状構造を有している。その他の構造は、図１〜図３を用いて説明した半導体チップと同様である。つまり、図１９に示すターミネーション領域６７の直径方向におけるターミネーション領域６７の断面構造は、図２の左に示す断面構造と同様である。本変形例のような平面レイアウトであっても、図１〜図１５を用いて説明した半導体装置およびその製造方法と同様の効果を得ることができる。
【０１１７】
（実施の形態２）
本実施の形態２では、前記実施の形態１のＳｉＣパワー素子を備えた電力変換装置について説明する。図２０は、本実施の形態の電力変換装置（インバータ）の回路図である。図２０に示すように、本実施の形態のインバータは、パワーモジュール４０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）４０４を複数有する。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＩＳＦＥＴ４０４が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子（ＳｉＣパワーＭＩＳＦＥＴ４０４）が設けられている。
【０１１８】
電源電圧Ｖｃｃは、端子４０５を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子４０９を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続されている。また、負荷４０１は、端子４０６〜４０８のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のソース電極に接続され、端子４０６〜４０８のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＩＳＦＥＴ４０４のドレイン電極に接続されている。
【０１１９】
また、個々のＳｉＣパワーＭＩＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータは、制御回路４０３でパワーモジュール４０２を構成するＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【０１２０】
ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態１において説明した半導体チップ６０（図１参照）に形成されたＭＯＳＦＥＴを用いている。図２０に示すように、ＳｉＣパワーＭＩＳＦＥＴ４０４内には、上記ＭＯＳＦＥＴに含まれる内蔵ｐｎダイオードが形成されている。内蔵ｐｎダイオードとは、例えば図２に示すｐ＋型の第１コンタクト領域８２に接続しているｐ型のウェル領域８０と、ｎ−型のエピタキシャル層６４との間のｐｎ接合部分、または、ｐ＋型の第２コンタクト領域８３に接続しているｐ型のＪＴＥ領域８５と、ｎ−型のエピタキシャル層６４との間のｐｎ接合部分を指す。
【０１２１】
すなわち、内蔵ｐｎダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図２０に示す各単層において、内蔵ｐｎダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。このときの内蔵ｐｎダイオードの機能について以下に説明する。
【０１２２】
内蔵ｐｎダイオードは、負荷４０１がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷４０１にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子であるＭＯＳＦＥＴとは逆方向に負荷電流が流れるモードがある。このとき、ＭＯＳＦＥＴ単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、ＭＯＳＦＥＴに逆並列に内蔵ｐｎダイオードを接続する必要がある。
【０１２３】
すなわち、パワーモジュール４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＭＯＳＦＥＴをＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＭＯＳＦＥＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＭＯＳＦＥＴに逆方向に内蔵ｐｎダイオードを接続する。つまり、内蔵ｐｎダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
【０１２４】
ＭＯＳＦＥＴおよびダイオードによりパワーモジュール４０２を構成する場合に、ＭＯＳＦＥＴが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、ＭＯＳＦＥＴを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール４０２およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、ＭＯＳＦＥＴに接続するショットキーバリアダイオードなどを、当該ＭＯＳＦＥＴが形成された半導体チップに混載する場合にも、パワーモジュール４０２およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。
【０１２５】
これに対し本実施の形態では、パワーモジュール４０２において、ＭＯＳＦＥＴおよび内蔵ｐｎダイオードに、前記実施の形態１にて示した半導体装置である半導体チップを用いている。つまり、図２に示すＭＯＳＦＥＴおよびこれに逆並列に接続された内蔵ｐｎダイオードは、１個の半導体チップに設けられている。ＢＰＤを含む半導体チップでは内蔵ｐｎダイオードにｐｎ電流を流すと通電劣化が起こる問題があるが、前記実施の形態１において説明した半導体装置は、内蔵ダイオードおよび周縁領域にｐｎ電流を流した場合に、抵抗値の増大を抑えることができるものである。
【０１２６】
このように、前記実施の形態１の半導体装置をＭＯＳＦＥＴに用いるパワーモジュール４０２およびインバータでは、ＭＯＳＦＥＴの内蔵ｐｎダイオードのｐｎ接合を通電させ使用することが可能であるため、当該内蔵ダイオードを還流ダイオードとして用いることができる。これにより、余計なダイオード素子を取り除くことができる。つまり、前記実施の形態１において説明した半導体装置である半導体チップを構成するＭＯＳＦＥＴの内蔵ダイオードを、図２０に示す内蔵ｐｎダイオードとして用いることができるため、ＭＯＳＦＥＴを含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール４０２を含むインバータからなる電力変換装置について、通電劣化による高抵抗化を防ぎつつ、小型化、軽量化および低コスト化を実現することができる。
【０１２７】
また、電力変換装置は、３相モータシステムに用いることができる。図２０に示した負荷４０１は３相モータであり、インバータに、前記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
【０１２８】
（実施の形態３）
前記実施の形態２で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図２１および図２２を用いて説明する。図２１は、本実施の形態の電気自動車の構成を示す概略図である。図２２は、本実施の形態の昇圧コンバータの回路図である。
【０１２９】
図２１に示すように、本実施の形態の電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態２において説明したインバータを用いる。
【０１３０】
昇圧コンバータ５０８は図２２に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前記実施の形態２で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、前記実施の形態２と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置である、インバータ５０４および昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により駆動輪（車輪）５０１ａ、５０１ｂを駆動する。
【０１３１】
図２１の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
【０１３２】
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態２の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前記実施の形態２の３相モータシステムを用いることができる。これにより、電気自動車のインバータ５０４および昇圧コンバータ５０８の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。
【０１３３】
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【０１３４】
（実施の形態４）
前記実施の形態２の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両を図２３を用いて説明する。図２３は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
【０１３５】
図２３に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。本実施の形態では、前記実施の形態２のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図２３では、前記実施の形態２で説明した制御回路の図示を省略している。また、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
【０１３６】
本実施の形態によれば、コンバータ６０７に、前記実施の形態２の電力変換装置を用いることができる。つまり、電力変換装置から負荷６０１に電力を供給することで、鉄道車両の車輪ＷＨを駆動することができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、前記実施の形態２の３相モータシステムを用いることができる。これにより、鉄道車両のインバータ６０２、コンバータ６０７の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。
【０１３７】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１３８】
１Ａ    ターミネーション領域
６３    ＳｉＣ基板
６４    エピタキシャル層
８１    ソース領域
８３    第２コンタクト領域
９２    ゲート電極
９８    第２シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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