(57)【特許請求の範囲】
【請求項１】
３次元回路情報記憶装置の情報を用いて３次元回路の製造を実施する製造装置であって、
前記３次元回路情報記憶装置は、回路を構成するインスタンスの３次元配置情報を記憶するインスタンス配置情報記憶手段と、前記インスタンスの端子と配線との接続方法に関する接続情報を記憶するインスタンス接続情報記憶手段とを備え、
前記インスタンスが表向きにセットされる第１領域、及び前記インスタンスが裏向きにセットされる第２領域を有するインスタンスセット領域と、
前記インスタンス接続情報記憶手段に記憶された前記接続情報に基づいて、前記インスタンスが表向きに配置されるか裏向きに配置されるかを判定する表裏判定手段と、
前記表裏判定手段の判定結果に基づいて、前記インスタンスを第１領域又は第２領域のいずれかの領域から取得して配置するインスタンス配置制御手段とを備えることを特徴とする製造装置。
【請求項２】
請求項１に記載の製造装置において、
前記インスタンス接続情報記憶手段が、前記インスタンスの端子と前記配線との接続方法として、半田付け、めっき又はワイヤボンディングのいずれかの接続情報を記憶することを特徴とする製造装置。
【請求項３】
請求項２に記載の製造装置において、
前記接続情報の内容に応じて、当該接続方法を行うための前記３次元配置情報に基づく制約条件情報を記憶する制約条件情報記憶手段を備えることを特徴とする製造装置。
【請求項４】
回路を構成するインスタンスの３次元配置情報を記憶するインスタンス配置情報記憶手段、
前記インスタンスの端子と配線との接続方法に関する接続情報を記憶するインスタンス接続情報記憶手段、
前記インスタンス接続情報記憶手段に記憶された前記接続情報に基づいて、前記インスタンスが表向きに配置されるか裏向きに配置されるかを判定する表裏判定手段、
前記表裏判定手段の判定結果に基づいて、前記インスタンスを当該インスタンスが表向きにセットされる第１領域又は当該インスタンスが裏向きにセットされる第２領域のいずれかの領域から取得して配置するインスタンス配置制御手段としてコンピュータを機能させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元の回路情報を記憶する３次元回路情報記憶装置等に関する。
【背景技術】
【０００２】
３次元の回路情報を管理する技術として、例えば特許文献１、２に示す技術が開示されている。特許文献１に示す技術は、回路を構成する各要素の情報を記憶する回路情報記憶部２２と、空間内の任意の位置に仮想の光源を設定する光源情報設定部２３と、任意の複数の要素について、設定した光源からの光により生じる要素間の陰影状態を検出する陰影状態検出部２４と、任意の複数の要素間の関連情報を演算する関連情報演算部２５と、陰影状態に関する情報、及び関連情報を、複数の要素間の陰影情報として記憶する陰影情報記憶部２６と、回路情報記憶部２２、及び陰影情報記憶部２６が記憶する情報の表示を制御する表示制御部２７とを備えるものである。
【０００３】
特許文献２に示す技術は、底面積及び高さが仮想的に設定されたビア及びチップ含む回路記憶する回路情報記憶部２１、回路要素を配置する配置部２２、ビアがチップと配線により接続されている場合、ビアの上方にチップと接続している配線路の経路長に応じた高さで、仮想の点光源を配置する放熱体光源配置部２４、チップの上方に消費電力に応じた高さで仮想の点光源を配置する発熱体光源配置部２７、ビアが放熱する熱量及びチップが発熱する熱量を、点光源から照射された光による陰影として形成する陰影生成部２５、ビアの陰影領域及びチップの陰影領域において、それぞれが重なっている重畳領域と、チップの陰影領域との差分が最小となるようにビア及び／又はチップの配置を変更する配置変更部２９、形成陰影を表示する表示制御部２６を備えるものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２８７１１号公報
【特許文献２】特開２０１２−１９０２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、２に示す技術は、いずれも３次元回路情報に関するものであり、高さ方向の情報（光源とそれによる陰影の情報）を利用することで、回路を形成する要素を管理するものであるが、製造工程などで重要な情報である、例えば回路を構成する要素と配線との接続方法などの情報は管理されておらず、３次元回路情報の管理としては不十分であるという課題を有する。
【０００６】
本発明は、３次元の回路情報を記憶する際に、インスタンスの端子と配線との接続方法の情報を記憶することで、製造工程を効率よく実施することを可能とする３次元回路情報記憶装置及び製造装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る３次元回路情報記憶装置は、回路を構成するインスタンスの３次元配置情報を記憶するインスタンス配置情報記憶手段と、前記インスタンスの端子と配線との接続方法に関する接続情報を記憶するインスタンス接続情報記憶手段とを備えるものである。
【０００８】
このように、本発明に係る３次元回路情報記憶装置においては、インスタンスの３次元配置情報と接続方法に関する接続情報とを記憶するため、設計工程の段階で接続方法を確認することができると共に、以降の製造工程において接続情報にしたがって効率よく処理を行うことができるという効果を奏する。
【０００９】
本発明に係る３次元回路情報記憶装置は、前記インスタンス接続情報記憶手段が、前記インスタンスの端子と前記配線との接続方法として、半田付け、めっき又はワイヤボンディングのいずれかの接続情報を記憶するものである。
【００１０】
このように、本発明に係る３次元回路情報記憶装置においては、インスタンスの端子と配線との接続方法として半田付け、めっき又はワイヤボンディングのいずれかの接続情報を記憶するため、インスタンスと配線との接続方法を具体的に確認することができ、以降の製造工程に役立てることができるという効果を奏する。
【００１１】
本発明に係る３次元回路情報記憶装置は、前記接続情報の内容に応じて、当該接続方法を行うための前記３次元配置情報に基づく制約条件情報を記憶する制約条件情報記憶手段を備えるものである。
【００１２】
このように、本発明に係る３次元回路情報記憶装置においては、接続情報の内容に応じて、当該接続方法を行うための制約条件情報を記憶するため、インスタンスと配線の接続を事前にシミュレーションして、正確な設計を行うことができるという効果を奏する。
【００１３】
本発明に係る製造装置は、前記いずれかに記載の３次元回路情報記憶装置の情報を用いて３次元回路の製造を実施する製造装置であって、前記インスタンスが表向きにセットされる第１領域と、前記インスタンスが裏向きにセットされる第２領域とを有するインスタンスセット領域を有し、前記インスタンス接続情報記憶手段に記憶された前記接続情報に基づいて、前記インスタンスが表向きに配置されるか裏向きに配置されるかを判定する表裏判定手段と、前記表裏判定手段の判定結果に基づいて、前記インスタンスを第１領域又は第２領域のいずれかの領域から取得して配置するインスタンス配置制御手段とを備えるものである。
【００１４】
このように、本発明に係る製造装置においては、インスタンス接続情報記憶手段に記憶された接続情報に基づいて、インスタンスが表向きに配置されるか裏向きに配置されるかを判定し、その判定結果に基づいて、インスタンスが表向きにセットされている第１領域又は裏向きにセットされている第２領域のいずれかの領域から取得してインスタンスを配置制御するため、製造工程におけるインスタンスの配置について、表裏の間違いを防止することができると共に、製造者の負担を減らして作業効率を上げることができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る３次元回路情報記憶装置のハードウェア構成図である。
【図２】第１の実施形態に係る３次元回路情報記憶装置のデータ構造の一例を示す第１の図である。
【図３】定義体の一例として抵抗部品を示す図である。
【図４】第１の実施形態に係る３次元回路情報記憶装置のデータ構造の一例を示す第２の図である。
【図５】半田付けの場合の制約条件の一例を示す図である。
【図６】めっきの場合の制約条件の一例を示す図である。
【図７】ＬＳＩをワイヤボンディングで接続する場合の制約条件の一例を示す図である。
【図８】ＬＳＩを半田付け又はめっきで接続する場合の制約条件の一例を示す図である。
【図９】第２の実施形態に係る３次元回路情報記憶装置及び製造装置の構成を示す機能ブロック図である。
【図１０】セットされた抵抗部品を演算部の演算結果に基づいて配置する処理を示す図である。
【図１１】第２の実施形態に係る製造装置の動作を示すフローチャートである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を説明する。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００１７】
（本発明の第１の実施形態）
本実施形態に係る３次元回路情報記憶装置について、図１ないし図８を用いて説明する。本実施形態に係る３次元回路情報記憶装置は、回路を構成する部品やチップ等のインスタンスの３次元配置情報を記憶すると共に、当該インスタンスの端子と配線との接続方法に関する接続情報を記憶するものである。接続情報としては、例えば、インスタンスの端子と配線との接続方法が半田付け、めっき、ワイヤボンディングのいずれの方法であるかが記憶される。また、各接続方法についての制約条件等も記憶される。
【００１８】
図１は、本実施形態に係る３次元回路情報記憶装置のハードウェア構成図である。３次元回路情報記憶装置１は、ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、ハードディスク（ＨＤとする）１４、通信Ｉ／Ｆ１５、及び入出力Ｉ／Ｆ１６を備える。ＲＯＭ１３やＨＤ１４には、オペレーティングシステム、プログラム、３次元回路情報等が格納されており、必要に応じてプログラムがＲＡＭ１２に読み出され、ＣＰＵ１１により実行される。
【００１９】
通信Ｉ／Ｆ１５は、装置間の通信を行うためのインタフェースである。入出力Ｉ／Ｆ１６は、タッチパネル、キーボード、マウス等の入力機器からの入力を受け付けたり、プリンタや画面等にデータを出力するためのインタフェースである。この入出力Ｉ／Ｆ１６は、必要に応じて光磁気ディスク、フロッピー(登録商標)ディスク、ＣＤ−Ｒ、ＤＶＤ−Ｒ等のリムーバブルディスク等に対応したドライブを接続することができる。各処理部はバスを介して接続され、情報のやり取りを行う。なお、上記ハードウェアの構成はあくまで一例であり、必要に応じて変更可能である。
【００２０】
図２は、本実施形態に係る３次元回路情報記憶装置のデータ構造の一例を示す図である。本実施形態において、３次元回路情報はツリーのデータ構造で格納されており、大きく分けて、接続関係を示す情報が格納されている第１記憶部２１と、端子や配線のレイアウト情報を格納する第２記憶部２２とを有する。
【００２１】
第１記憶部２１は、外部に接続するための端子の名称、３次元位置等を格納するポート部２１１と、配線の名称、３次元位置等を格納するネット部２１２と、部品（例えば、抵抗、コンデンサ、ＬＳＩ等を含む）等のインスタンスの名称や３次元位置、接続情報等を格納するインスタンス部２１３（インスタンス配置情報部２１５及びインスタンス接続情報部２１６を含む）と、配置しているインスタンスが持っているポート（インスタンスが当該インスタンスの外部に接続するための端子）の名称、３次元位置等を格納するポートインスタンス部２１４とを有する。ポート部２１１とネット部２１２との間、及び、ネット部２１２とポートインスタンス部２１４との間には接続関係があり、双方向のポインタにより接続関係が対応付けられている。
【００２２】
第２記憶部２２は、第１記憶部２１に格納されている情報のレイアウト情報が記憶されており、ポート部２１１の情報に対応付けてポートのレイアウト情報を記憶する端子図形情報部２２１と、ネット部２１２の情報に対応付けて配線のレイアウト情報を記憶する配線図形・ＶＩＡ情報部２２２とを有する。
【００２３】
定義体２３は、図２のデータ構造で定義されている他の部品の定義情報である。インスタンス部２１３、インスタンス配置情報部２１５及びインスタンス接続情報部２１６は、定義体２３で定義されている他の部品の配置情報及び接続に関する情報が格納されている。すなわち、例えば、部品Ａが図２のデータ構造にて定義されており、この部品Ａを基板上に複数配置する場合、基板上に配置された時点で、その夫々の配置ごとにインスタンス部２１３、インスタンス配置情報部２１５及びインスタンス接続情報部２１６に部品Ａの配置情報及び接続に関する情報が保持される。つまり、１つの部品Ａの定義情報に対して、複数のインスタンス情報が存在することとなり、各インスタンス情報は定義体２３を参照できるようになっている。
【００２４】
図３は、定義体の一例として抵抗部品を示す図である。図３（Ａ）は、抵抗部品の斜視図、図３（Ｂ）は抵抗部品の平面図、図３（Ｃ）は抵抗部品の接続図の一例を示している。図３（Ａ）に示すように、抵抗部品３１は、抵抗体３２と当該抵抗体３２の両端部を覆うように形成されている端子部３３ａ，３３ｂとからなる。抵抗部品３１の上面側における端子部３３ａ，３３ｂの露出部分（非接続領域３５ａ，３５ｂ）と、抵抗部品３１の下面側における端子部３３ａ，３３ｂの露出部分（接続領域３４ａ，３４ｂ）とは表面積が異なる大きさとなっており、通常、非接続領域３５ａ，３５ｂに比べて、接続領域３４ａ，３４ｂが大きくなっている。すなわち、配線と接触して電気的に接続される部分は、大きい表面積を有する接続領域３４ａ，３４ｂとなる。これらの情報は定義体２３に定義情報として格納されている。なお、以降の説明において、接続領域３４ａ，３４ｂ側の面を表面とし、非接続領域３５ａ，３５ｂ側の面を裏面とする。
【００２５】
図３（Ｃ）は、抵抗部品の接続に関する情報が示されており、配線３６と接続領域３４ａとが接触して接続されている。このように配置された抵抗部品の配置情報、接続に関する情報は１つの抵抗部品に共通するものではないため、ネット情報、インスタンス情報、ポートインスタンス情報として個々に記憶される。本実施形態においては、接続に関する情報として接続方法が記憶される。接続方法としては、例えば、半田付け、めっき等の情報が記憶されており、定義体が抵抗部品ではなくＬＳＩのような場合には、ワイヤボンディング、半田付け、めっき等の情報が記憶される。これらの情報が記憶されることで、後述するように、製造工程において接続情報を有効活用して製造効率を上げることが可能となる。製造工程における活用については、詳細を後述する。また、プロセス設計者が製造フローを作成する際にも役立てることが可能となる。
【００２６】
なお、本実施形態に係る３次元回路情報記憶装置においては、図４に示すように、インスタンス接続情報部２１６の接続情報に応じた制約条件情報を記憶する制約条件情報部２４を備えるようにしてもよい。制約条件について具体的に説明する。図５は、半田付けの場合の制約条件の一例を示す図である。図５（Ａ）は制約条件を満たす場合の上面投影図であり、図５（Ｂ）は制約条件を満たさない場合の上面投影図である。図５に示すように、形成されている配線３６ａ，３６ｂ上に半田ペーストが塗布され、その上に抵抗部品３１が載置される。このとき、半田ペーストに直接接触するのは接続領域３４ａ，３４ｂである必要があるため、接続領域３４ａ，３４ｂが下面側となるようにマウントされる（このマウント処理については詳細を後述する）。
【００２７】
抵抗部品３１と配線３６とを半田付けにより確実に接続するためには、半田付けをするための領域を確保する必要がある。すなわち、配線３６の接続部分と抵抗部品３１の接続領域３４ａとの重複部分の大きさＳ１が、少なくとも抵抗部品３１の接続領域３４ａの大きさｓｔ１の１／ｘ以上（ｘは利用者により任意に設定可能とする）確保する必要があるといった制約条件が制約条件情報部２４に記憶される。
【００２８】
また、図６は、めっきの場合の制約条件の一例を示す図である。図６（Ａ）は制約条件を満たす場合の側断面図であり、図６（Ｂ）は制約条件を満たさない場合の側断面図である。図６に示すように、接続領域３４ａ，３４ｂが上面側となるように抵抗部品３１が載置され、接続領域３４ａ，３４ｂと上層（Ｌａｙｅｒ２）の配線３６ａ，３６ｂとがビア５１ａ，５１ｂで接続されている。このように、抵抗部品３１と上層の配線３６とをビアを介してめっきで接続するには、テーパ状に形成されたビア孔におけるビアの径と高さの関係を考慮する必要がある。すなわち、図６（Ａ）に示すように、ビア５１ａ，５１ｂの径の大きさｒ１は、孔穿け時のテーパの角度を考慮して抵抗部品３１の最上部から上層の配線３６までの高さＨ１に応じた設定をする必要があり、少なくともｒ１がＨ１のｘ倍以上（ｘは利用者により任意に設定可能とする）にするといった制約条件が制約条件情報部２４に記憶される。
【００２９】
さらに、図７は、ＬＳＩをワイヤボンディングで接続する場合の制約条件の一例を示す図である。図７（Ａ）は制約条件を満たす場合の側断面図であり、図７（Ｂ）は制約条件を満たさない場合の側断面図である。図７に示すように、パッド７１が上面側となるようにＬＳＩ７０が載置され、配線３６とパッド７１とがワイヤボンディングで接続されている。配線３６とパッド７１をワイヤボンディングで接続する際には、ワイヤボンディングが可能な高さを確保する必要がある。すなわち、ワイヤボンディングによる接続を可能とするために、ＬＳＩ７０の最上部から上層（Ｌａｙｅｒ２）までの高さＨ２よりＬＳＩ７０の最上部からワイヤボンディングの最上点までの高さＨ３を低く設定するといった制約条件が制約条件情報部２４に記憶される。
【００３０】
さらにまた、図８は、ＬＳＩを半田付け又はめっきで接続する場合の制約条件の一例を示す図である。ＬＳＩの場合は上記のようにワイヤボンディングによる接続以外に幾つかの接続方法があるが、ここでは半田付けとめっきについての制約条件を説明する。図８（Ａ）は半田付けの場合の側断面図であり、図８（Ｂ）はめっきの場合の側断面図である。図８（Ａ）の半田付けの場合は、半田を溶かした際のセルフアライメント効果があるため多少の位置ずれは許容される。一方、図８（Ｂ）のめっきの場合は、正確な配置決めが要求される。すなわち、半田付けの場合は、マウンタによるマウント速度を高速にすることができるが、めっきの場合は、マウンタによるマウント速度を低速にして正確性を重視する必要がある。このように、ＬＳＩの接続方法の違いによりマウンタの動作速度に制約が課せられ、この制約条件が制約条件情報部２４に記憶される。
【００３１】
なお、ワイヤボンディングに関しては、カメラ認識による位置決めが行われるため、マウント処理については多少の位置ずれが許容される。すなわち、マウンタを高速で動作せることができる。
【００３２】
このように、制約条件情報部２４に接続方法ごとの制約条件情報を記憶することで、制約条件を満たした高品質な設計を行うことが可能となる。
【００３３】
なお、上述した各制約条件はあくまで一例であり、配置するインスタンスの種類やその接続方法に応じて夫々に対応する制約条件情報が記憶されるものである。また、制約条件情報の内容は、予め利用者により固定値として設定されてもよいし、インスタンスのサイズ、配置情報等に基づいて、リアルタイムに演算により求められるようにしてもよい。例えば、レイヤの厚み、インスタンスのサイズ（高さ）、要求される導電率等の情報に基づいて、最低限必要なビアの径のサイズを求めるといった演算が可能である。
【００３４】
以上のように、本実施形態に係る３次元回路情報記憶装置によれば、インスタンスの３次元配置情報と接続方法に関する接続情報とを記憶するため、設計工程の段階で接続方法を確認することができると共に、以降の製造工程において接続情報にしたがって効率よく処理を行うことが可能となる。また、接続情報の内容に応じて、接続を行うための制約条件情報を記憶するため、インスタンスと配線の接続を事前にシミュレーションして、正確な設計を行うことができる。
【００３５】
（本発明の第２の実施形態）
本実施形態に係る製造装置について、図９ないし図１１を用いて説明する。本実施形態に係る製造装置は、第１の実施形態に係る３次元回路情報記憶装置を用いたものであり、部品が表向きにセットされる表セット領域と、裏向きにセットされる裏セット領域とを有し、３次元回路情報記憶装置に記憶されている接続情報に基づいて、部品が表向きに配置されるか裏向きに配置されるかを判定し、その判定結果に基づいて、部品を表セット領域又は裏セット領域のいずれかの領域から取得して配置制御するものである。
【００３６】
図９は、３次元回路情報記憶装置及び製造装置の構成を示す機能ブロック図である。３次元回路情報記憶装置１は、第１の実施形態において説明した３次元回路情報を記憶する回路情報記憶部８３と、３次元回路情報である配置情報や接続情報等の入力情報８１を入力すると共に、回路情報記憶部８３に記憶されている３次元回路情報を製造装置８４に出力する入出力部８２とを備える。製造装置８４は、３次元回路情報記憶装置１からの情報を入力する情報入力部８５と、入力された情報に基づいて部品を配置する際の表裏判定を演算する演算部８６と、演算結果に基づいて動作部８８の動作を制御する動作制御部８７とを備える。
【００３７】
なお、入出力部８２から出力される情報は、製造装置８４の種類に応じて、当該製造装置８４が直接読み込むことが可能な場合は情報をそのまま出力し、直接読み込むことが不可能な場合は製造装置８４が読み込み可能な情報に変換されるようにしてもよい。
【００３８】
製造装置８４に入力される３次元回路情報には、図２におけるインスタンス接続情報部２１６の接続情報が含まれている。接続情報は、上述したように、半田付け、めっき、ワイヤボンディング等の情報が記憶されており、情報入力部８５に入力される。演算部８６は、入力された接続情報に基づいて、部品を表向きに配置するか裏向きに配置するかを演算する。
【００３９】
図１０は、セットされた抵抗部品を演算部の演算結果に基づいて配置する処理を示す図である。図１０（Ａ）は裏向きにセットされた抵抗部品を半田付けで配線に接続する場合であり、図１０（Ｂ）は表向きにセットされた抵抗部品をビアを介してめっきで配線に接続する場合を示す。図１０（Ａ）において、インスタンスが抵抗部品で接続情報が半田付けであれば、抵抗部品の接触領域３４ａ，３４ｂを下向きに（裏面を上向きにして）配置する。図１０（Ｂ）において、インスンタスが抵抗部品で接続情報がめっきであれば、抵抗部品の接触領域３４ａ，３４ｂを上向きに（表面を上向きにして）配置する。
【００４０】
図１０（Ａ）において、製造装置８４は３次元回路情報記憶装置１からの接続情報として半田付けの情報を取得し、図１０（Ｂ）において、製造装置８４は３次元回路情報記憶装置１からの接続情報としてめっきの情報を取得する。製造装置８４は、抵抗部品が予め裏向きに収容されているリール９１がセットされた裏セット領域と、抵抗部品が予め表向きに収容されているリール９２がセットされた表セット領域とを有しており、図１０（Ａ）のように半田付けにより接続を行う場合は、動作制御部８７が裏セット領域のリール９１から部品を取得し、そのままの状態で配置する。一方、図１０（Ｂ）のようにめっきにより接続を行う場合は、動作制御部８７が表セット領域のリール９２から部品を取得し、そのままの状態で配置する。
【００４１】
配置するインスタンスがＬＳＩの場合も抵抗部品の場合と同様である。具体的には、接続情報がワイヤボンディングやめっきであれば、ＬＳＩのパッドが上向き（パッド側を表面とすると、表面が上向き）になるように配置する必要があるため、ＬＳＩが表向きにセットされているパレットからＬＳＩを取得し、そのままの状態で配置する。一方、接続情報が半田付けであれば、ＬＳＩのバンプ側が下向き（バンプ側を表面とすると、表面が下向き）になるように配置する必要があるため、ＬＳＩが裏向きにセットされているパレットからＬＳＩを取得し、そのままの状態で配置する。なお、接続情報が半田付けである場合は、上述したように、高精度な位置決めが要求されるため、制約条件情報に基づいてマウンタの動作速度を遅くするといった制御を行うようにしてもよい。
【００４２】
すなわち、３次元回路情報記憶装置１から取得した接続情報（又は、必要な場合は制約条件情報）に応じて、動作制御部８７が例えばアーム等の動作部８８を動作制御することで、配置するインスタンスの表裏面を判定し、正確且つ効率よく配置を行うことが可能となる。
【００４３】
次に、本実施形態に係る製造装置の動作について説明する。図１１は、本実施形態に係る製造装置の動作を示すフローチャートである。図１１において、まず、情報入力部８５が３次元回路情報記憶装置１から接続情報を取得する（Ｓ１）。演算部８６が、取得した接続情報に基づいて、配置するインスタンスの表裏を判定する（Ｓ２）。この判定処理は、上述したように、インスタンスの種類とその接続方法に基づいて行われる。具体的には、例えば、抵抗部品で半田付けの場合は配線との接続領域が下向き（裏面が上向き）となり、抵抗部品でめっきの場合は配線との接続領域が上向き（表面が上向き）となるように判定される。また、ＬＳＩでワイヤボンディング又はめっきの場合はＬＳＩのパッド側が上向き（表面が上向き）となり、ＬＳＩで半田付けの場合はＬＳＩのバンプ側が下向き（裏面が上向き）となるように判定される。動作制御部８７は、表面側を上向きに配置する場合は、動作部８８の動作を制御して表セット領域の部品（予め表面側が前面に収容されている部品）を掴んで取得し、そのまま配置する（Ｓ３）。一方、裏面側を上向きに配置する場合は、動作部８８の動作を制御して裏セット領域の部品（予め裏面側が前面に収容されている部品）を掴んで取得し、そのまま配置する（Ｓ４）。全ての部品について上記の配置処理が完了するまで継続して行われ、全ての部品の配置処理が完了したら処理を終了する。
【符号の説明】
【００４４】
１  ３次元回路情報記憶装置
１１  ＣＰＵ
１２  ＲＡＭ
１３  ＲＯＭ
１４  ＨＤ
１５  通信Ｉ／Ｆ
１６  入出力Ｉ／Ｆ
２１  第１記憶部
２１１  ポート部
２１２  ネット部
２１３  インスタンス部
２１４  ポートインスタンス部
２１５  インスタンス配置情報部
２１６  インスタンス接続情報部
２２  第２記憶部
２２１  端子図形情報部
２２２  配線図形・ＶＩＡ情報部
２３  定義体
２４  制約条件情報部
３１  抵抗部品
３２  抵抗体
３３ａ，３３ｂ  端子部
３４ａ，３４ｂ  接続領域
３５ａ，３５ｂ  非接続領域
３６（３６ａ，３６ｂ）  配線
５１ａ，５１ｂ  ビア
７０  チップ
７１  パッド
８１  入力情報
８２  入出力部
８３  回路情報記憶部
８４  製造装置
８５  情報入力部
８６  演算部
８７  動作制御部
８８  動作部
９１，９２  リール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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