(57)【特許請求の範囲】
【請求項１】
出力電圧を出力する出力端子と、
前記出力電圧が入力される第１の電源と、基準電圧発生回路からの基準電圧が入力される第２の電源とを含み、前記出力電圧及び前記基準電圧を比較した比較結果を出力する差動部と、
前記差動部の出力が入力される制御端子、駆動電源に接続されたドレイン端子、及び前記出力端子に接続されたソース端子を有する駆動用トランジスタであるＤＭＯＳトランジスタと、定電圧が入力される制御端子、前記ＤＭＯＳトランジスタのソース端子及び前記出力端子に接続されたドレイン端子、並びに接地されたソース端子を有する負荷トランジスタと、を含むソースフォロア回路と、
を備えた半導体装置。
【請求項２】
前記差動部は、前記出力電圧が入力されるソース端子、並びに、互いに接続された制御端子及びドレイン端子を有する第１のトランジスタと、前記基準電圧が入力されるソース端子、前記第１のトランジスタの制御端子に接続された制御端子、及び前記ＤＭＯＳトランジスタの制御端子に接続されたドレイン端子を有する第２のトランジスタと、前記第１のトランジスタのドレイン端子と接続されたドレイン端子、前記定電圧が入力される制御端子、及び接地されたソース端子を有する第３のトランジスタと、前記第２のトランジスタのドレイン端子と接続されたドレイン端子、前記定電圧が入力される制御端子、及び接地されたソース端子を有する第４のトランジスタと、を含む
請求項１記載の半導体装置。
【請求項３】
前記基準電圧は、前記ＤＭＯＳトランジスタのドレイン端子に接続された前記駆動電源が供給する電圧より低い電圧である
請求項２記載の半導体装置。
【請求項４】
前記基準電圧の電圧値が１Ｖ未満に設定された
請求項２又は請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記第１のトランジスタ及び前記第２のトランジスタは、同じ動作特性を有する
請求項２〜請求項４の何れか１項に記載の半導体装置。
【請求項６】
前記第３のトランジスタ及び前記第４のトランジスタは、同じ動作特性を有する
請求項２〜請求項５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
入力インピーダンスが高く、出力インピーダンスが低いソースフォロアをバッファ段及び出力段に用いた場合、ソースフォロアに流れる電流を抑制すると共に、ソースフォロアを介してより多くの負荷を駆動することができる。従って、ソースフォロアを多段に接続して、例えば固体撮像素子の出力回路に用いる場合がある。（例えば特許文献１、及び特許文献２参照）。
【０００３】
そして、特許文献１及び特許文献２では、出力回路の出力段に含まれるソースフォロアに供給する電圧を、出力段の前段に接続されたソースフォロアに供給する電圧よりも低くすることで、出力回路の消費電力を抑制する手法を示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−７８０９６号公報
【特許文献２】特開２００７−１９６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、ソースフォロアは、上述したインピーダンス特性を有するため、レギュレータに用いられる場合もある。
【０００６】
レギュレータは、フィードバックした出力電圧をレギュレータの差動部に入力し、差動部で基準電圧と比較することで電圧の変動が予め定めた範囲内に収まるように制御して、より安定した電圧を出力する電源である。
【０００７】
しかしながら、差動部のゲインが小さい場合、または差動部のゲインが小さくなる周波数領域では、差動部に供給される電源電圧のノイズ、及び電源電圧の変動の影響を受け、レギュレータの出力電圧が予め定めた範囲を超えて変動してしまう場合があることが知られている。
【０００８】
こうした現象が発生した場合、特に、より低い電圧を出力するレギュレータほど、出力電圧に対する電圧の変動が大きくなってしまい、問題になることがある。
【０００９】
本発明は、上述した課題を解決するために提案されたものであり、供給される電源電圧の変動の影響を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、出力電圧を出力する出力端子と、前記出力電圧が入力される第１の電源と、基準電圧発生回路からの基準電圧が入力される第２の電源とを含み、前記出力電圧及び前記基準電圧を比較した比較結果を出力する差動部と、前記差動部の出力が入力される制御端子、駆動電源に接続されたドレイン端子、及び前記出力端子に接続されたソース端子を有する駆動用トランジスタであるＤＭＯＳトランジスタと、定電圧が入力される制御端子、前記ＤＭＯＳトランジスタのソース端子及び前記出力端子に接続されたドレイン端子、並びに接地されたソース端子を有する負荷トランジスタと、を含むソースフォロア回路と、を備える。
【発明の効果】
【００１１】
供給される電源電圧の変動の影響を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るレギュレータの一例を示す回路図である。
【図２】電源電圧を変動させた際の第１実施形態に係るレギュレータの各部電圧波形を示すシミュレーション結果の一例を示す図である。
【図３】第２実施形態に係るレギュレータの一例を示す回路図である。
【図４】電源電圧を変動させた際の第２実施形態に係るレギュレータの各部電圧波形を示すシミュレーション結果の一例を示す図である。
【図５】第２実施形態に係るレギュレータの変形例を示す回路図である。
【図６】従来のレギュレータの一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して開示の技術の実施形態の一例を詳細に説明する。なお、機能が同じ働きを担う構成要素には、全図面を通して同じ符号を付与し、重複する説明を適宜省略する場合がある。
【００１４】
（第１実施形態）
まず、図６に、従来のレギュレータ１００の一例を示す。レギュレータ１００は、例えば差動部１１、及びソースフォロア回路１２を含む。
【００１５】
そして、差動部１１は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を含む一般的な入力差動段を備え、例えばｐ型のＭＯＳＦＥＴであるＦＥＴ２０及びＦＥＴ２１、並びに、ｎ型のＭＯＳＦＥＴであるＦＥＴ２２、ＦＥＴ２３、及びＦＥＴ２４を含む。
【００１６】
差動部１１では、ＦＥＴ２０及びＦＥＴ２１のソース端子が電源電圧Ｖｄｄに接続され、ＦＥＴ２０及びＦＥＴ２１のゲート端子が互いに接続される。また、ＦＥＴ２０のゲート端子とドレイン端子とが互いに接続されると共に、ＦＥＴ２０のドレイン端子が、更にＦＥＴ２２のドレイン端子と接続される。
【００１７】
一方、ＦＥＴ２１のドレイン端子はＦＥＴ２３のドレイン端子と接続され、ＦＥＴ２２及びＦＥＴ２３のソース端子が互いに接続される。そして、ＦＥＴ２２及びＦＥＴ２３のソース端子がＦＥＴ２４のドレイン端子と接続され、ＦＥＴ２４のソース端子が接地電位Ｖｓｓに接続される。
【００１８】
このように接続される差動部１１のＦＥＴ２２のゲート端子には、例えばレギュレータ１００の後述する出力端子から出力される出力電圧Ｖｌが入力され、ＦＥＴ２３のゲート端子には、例えば、基準電圧Ｖｄが入力される。一方、ＦＥＴ２４のゲート端子には、図示しない予め定めた電圧を発生する定電圧発生回路から供給される電圧Ｖａが入力される。
【００１９】
そして、差動部１１では、ＦＥＴ２４は定電流源として動作し、出力電圧Ｖｌと基準電圧Ｖｄとを比較し、出力電圧Ｖｌと基準電圧Ｖｄとの差分に応じた電圧Ｖｂが、点Ｂから後段のソースフォロア回路１２に出力される。
【００２０】
ソースフォロア回路１２は、例えばｐ型のＭＯＳＦＥＴであるＦＥＴ２５と、ｎ型のＭＯＳＦＥＴであるＦＥＴ２６と、を含む。
【００２１】
ＦＥＴ２５のソース端子は、ＦＥＴ２０及びＦＥＴ２１と同様に電源電圧Ｖｄｄに接続される。また、ＦＥＴ２６のドレイン端子はＦＥＴ２５のドレイン端子に接続され、ＦＥＴ２６のソース端子は接地電位Ｖｓｓに接続される。更にＦＥＴ２６のゲート端子には、電圧Ｖａが入力され、ＦＥＴ２６は定電流源として動作する。
【００２２】
一方、ＦＥＴ２５のゲート端子は、差動部１１の点Ｂ、即ちＦＥＴ２１のドレイン端子に接続され、ＦＥＴ２５のゲート端子に出力電圧Ｖｌと基準電圧Ｖｄとの差分に応じた電圧Ｖｂが入力されると、ＦＥＴ２５のソースドレイン間を流れる電流が変化して、ＦＥＴ２５のドレイン端子から出力される出力電圧Ｖｌが基準電圧Ｖｄに近づくように制御される。
【００２３】
しかし、図６に示す従来のレギュレータ１００の場合、差動部１１のゲインが小さい（例えば２０ｄＢ以下）場合、または差動部１１のゲインが小さくなる周波数領域では、電源電圧Ｖｄｄのノイズ、及び電源電圧Ｖｄｄの変動の影響を受け、レギュレータ１００の出力電圧Ｖｌが、基準電圧Ｖｄに基づいて設定した予め定めた範囲を超えて変動してしまう場合がある。
【００２４】
従って、以下では、供給される電源電圧Ｖｄｄが変動する場合であっても、出力電圧Ｖｌの変動を抑制するレギュレータについて説明する。
【００２５】
図１は、第１実施形態に係るレギュレータ５０の一例を示す。レギュレータ５０は、例えば差動部３、及びソースフォロア回路４を含む。
【００２６】
差動部３は、ＭＯＳＦＥＴを含む入力差動段を備え、例えばｐ型のＭＯＳＦＥＴであるＦＥＴ１及びＦＥＴ２、並びに、ｎ型のＭＯＳＦＥＴであるＦＥＴ３及びＦＥＴ４を含む。
【００２７】
差動部３では、ＦＥＴ１のソース端子にレギュレータ５０の出力電圧Ｖｌがフィードバックされて入力されると共に、ＦＥＴ１のゲート端子及びドレイン端子が互いに接続され、ダイオード接続の形態をとる。また、ＦＥＴ２のソース端子には、基準電圧発生回路１から供給される基準電圧Ｖｄが入力されると共に、ＦＥＴ２のゲート端子はＦＥＴ１のゲート端子と接続される。
【００２８】
一方、ＦＥＴ３のドレイン端子はＦＥＴ１のドレイン端子に接続されると共に、ＦＥＴ４のドレイン端子はＦＥＴ２のドレイン端子に接続され、ＦＥＴ３及びＦＥＴ４の各々のソース端子は接地される。また、ＦＥＴ３及びＦＥＴ４の各々のゲート端子には、予め定めた電圧を発生する定電圧発生回路２から供給される電圧Ｖａが入力されることで、ＦＥＴ３及びＦＥＴ４は定電流源として各々動作する。
【００２９】
このように接続することで、差動部３は、カレントミラーの考え方に従ってＦＥＴ１のゲート端子に印加される電圧、即ちＦＥＴ１のバイアス電圧をＦＥＴ２のゲート端子に移し、出力電圧Ｖｌと、基準電圧Ｖｄとを比較する。
【００３０】
一方、ソースフォロア回路４は、例えばｎ型のＤＭＯＳＦＥＴ(Diffused Metal Oxide Semiconductor Field Effect Transistor)であるＦＥＴ５と、ｎ型のＭＯＳＦＥＴであるＦＥＴ６と、を含む。なお、ＤＭＯＳＦＥＴは、パワー用ＭＯＳＦＥＴとも言われ、例えば一般的な信号制御用ＭＯＳＦＥＴと比較して、ソースドレイン間により大きい電流を流すことができる。また、ＤＭＯＳＦＥＴは、信号制御用ＭＯＳＦＥＴと比較して、オン抵抗が小さく、約１ＭＨｚ以上の高速スイッチングも可能なＭＯＳＦＥＴである。
【００３１】
ＦＥＴ５のドレイン端子はレギュレータ５０を駆動する電源電圧Ｖｄｄに接続される。また、ＦＥＴ５のソース端子はレギュレータ５０から出力電圧Ｖｌを出力する出力端子Ｑに接続されると共に、更にソース端子が接地されたＦＥＴ６のドレイン端子に接続される。
【００３２】
ＦＥＴ５のゲート端子は、差動部３の地点ｄｇ、即ちＦＥＴ２のドレイン端子と、ＦＥＴ４のドレイン端子と、を接続する接続線に接続される。また、ＦＥＴ６のゲート端子に、定電圧発生回路２から供給される電圧Ｖａが入力されることで、ＦＥＴ６は定電流源として動作する。
【００３３】
更に、出力端子Ｑは、差動部３に含まれるＦＥＴ１のソース端子に接続されると共に、負荷Ｒ１に接続され、レギュレータ５０から負荷Ｒ１に出力電圧Ｖｌを供給する。
【００３４】
次に、レギュレータ５０の動作について説明する。
【００３５】
既に述べたように、ＦＥＴ１のゲートドレイン間はダイオード接続されると共に、ＦＥＴ２のゲート端子に接続される。従って、ＦＥＴ１による電圧降下（閾値電圧）をｐＶＴ、地点ｐｇにおける電圧、即ちＦＥＴ１のバイアス電圧をＶｐｇとすれば、バイアス電圧Ｖｐｇは（１）式によって表される。
【００３６】
（数１）
Ｖｌ−ｐＶＴ＝Ｖｐｇ  ・・・（１）
【００３７】
従って、（１）式で示される電圧Ｖｐｇが、ＦＥＴ２のゲート端子にも印加されることになる。
【００３８】
なお、同じｐ型のＭＯＳＦＥＴであっても、閾値電圧ｐＶＴは、ＭＯＳＦＥＴのソースドレイン間を流れる電流の大きさで変化する。ＦＥＴ３及びＦＥＴ４は定電流源として動作するため、仮にＦＥＴ３のソースドレイン間を流れる電流の大きさと、ＦＥＴ４のソースドレイン間を流れる電流の大きさと、が同じであれば、ＦＥＴ１及びＦＥＴ２の閾値電圧ｐＶＴも同じになる。
【００３９】
一方、レギュレータ５０によって出力される出力電圧Ｖｌが基準電圧Ｖｄより低い場合、出力電圧Ｖｌが基準電圧Ｖｄと同じ電圧になっている場合と比較して、電圧Ｖｐｇが低下する。従って、この場合には（２）式が成立する。
【００４０】
（数２）
Ｖｄ−Ｖｐｇ＞ｐＶＴ・・・（２）
【００４１】
（２）式によれば、出力電圧Ｖｌが基準電圧Ｖｄより低くなるに従って、電圧Ｖｐｇが低下するため、ＦＥＴ２のゲートソース間電圧が上昇することがわかる。ＦＥＴ２のソースドレイン間を流れる電流の大きさは、ＦＥＴ２のソース端子における電圧（ソース電圧）と、ＦＥＴ２のバイアス電圧と、の電圧差に依存する。従って、出力電圧Ｖｌが基準電圧Ｖｄより低くなるに従って、ＦＥＴ２のソースドレイン間を流れる電流が増加し、地点ｄｇにおける電圧、即ちＦＥＴ５のゲート端子に入力される電圧が上昇する。なお、以降では、ＦＥＴ５のゲート端子に入力される電圧をＦＥＴ５のバイアス電圧Ｖｄｇという。
【００４２】
即ち、出力電圧Ｖｌが基準電圧Ｖｄより低くなるに従って、ＦＥＴ５のバイアス電圧Ｖｄｇが上昇するため、出力端子Ｑから出力される出力電圧Ｖｌが上昇する。
【００４３】
逆に、レギュレータ５０によって出力される出力電圧Ｖｌが基準電圧Ｖｄより高い場合、出力電圧Ｖｌが基準電圧Ｖｄと同じ電圧になっている場合と比較して、電圧Ｖｐｇが上昇する。従って、この場合には（３）式が成立する。
【００４４】
（数３）
Ｖｄ−Ｖｐｇ＜ｐＶＴ・・・（３）
【００４５】
（３）式によれば、出力電圧Ｖｌが基準電圧Ｖｄより高くなるに従って、電圧Ｖｐｇが上昇するため、ＦＥＴ２のゲートソース間電圧が低下することがわかる。従って、出力電圧Ｖｌが基準電圧Ｖｄより高くなるに従って、ＦＥＴ２のソースドレイン間を流れる電流が減少し、ＦＥＴ５のバイアス電圧Ｖｄｇが低下する。
【００４６】
即ち、出力電圧Ｖｌが基準電圧Ｖｄより高くなるに従って、ＦＥＴ５のバイアス電圧Ｖｄｇが低下するため、出力端子Ｑから出力される出力電圧Ｖｌが低下する。
【００４７】
以上のレギュレータ５０の動作により、出力電圧Ｖｌの変動に応じて、出力電圧Ｖｌが基準電圧Ｖｄに近づくように制御される。
【００４８】
なお、差動部３において、出力電圧Ｖｌと基準電圧Ｖｄとの差分を表すＦＥＴ５のバイアス電圧Ｖｄｇの精度を向上するためには、ＦＥＴ１とＦＥＴ２とで、互いにできるだけ同じ動作特性を有するＭＯＳＦＥＴを使用することが好ましい。更に、ＦＥＴ３とＦＥＴ４とでも、互いにできるだけ同じ動作特性を有するＭＯＳＦＥＴを使用することが好ましい。ここで、動作特性とは、ＭＯＳＦＥＴの閾値電圧、及び、印加電圧に対する電流の大きさを示す電圧電流特性等のＭＯＳＦＥＴの動作に関する特性をいう。
【００４９】
第１実施形態に係るレギュレータ５０では、差動部３に含まれるＦＥＴ１のソース端子に出力電圧Ｖｌが供給されると共に、ＦＥＴ２のソース端子に基準電圧Ｖｄが供給される。従って、レギュレータ５０では、図６に示すレギュレータ１００の差動部１１のように、ＦＥＴ１及びＦＥＴ２の各々のソース端子に電源電圧Ｖｄｄが供給されないことから、電源電圧Ｖｄｄが変動する場合であっても、差動部１１におけるＦＥＴ２５のバイアス電圧Ｖｂの変動量に比べて、差動部３におけるＦＥＴ５のバイアス電圧Ｖｄｇの変動量が抑制される。即ち、レギュレータ１００に比べて、レギュレータ５０の出力電圧Ｖｌの変動が抑制されることになる。
【００５０】
また、電源電圧ＶｄｄはＦＥＴ５のドレイン端子から供給されるが、ＤＭＯＳＦＥＴの動作特性上、ソースドレイン間を流れる電流の大きさは、主にゲートソース間電圧に応じて決定される。従って、ＦＥＴ５のドレイン端子に供給される電源電圧Ｖｄｄが変動しても、ソースドレイン間を流れる電流の変動が抑制される。即ち、電源電圧Ｖｄｄが変動する場合であっても、レギュレータ５０の出力電圧Ｖｌの変動を抑制することができる。
【００５１】
このようにレギュレータ５０は、図６に示す従来のレギュレータ１００に比べて、電源電圧変動除去比(ＰＳＲＲ：Power Supply Rejection Ratio)の大きいレギュレータであると言うことができる。
【００５２】
また、レギュレータ５０は、出力電圧Ｖｌに対してフィードバック制御を実行しているため、開ループ制御に比べて動作の安定性が問題になる場合がある。しかし、レギュレータ５０は、出力段をソースフォロア回路４としているため、例えばＦＥＴ５のゲートソース間にコンデンサを挿入するといった対応で位相補償が実現でき、比較的容易に動作の安定性を確保することができる。
【００５３】
なお、ソースフォロア回路４におけるＦＥＴ５のバイアス電圧Ｖｄｇと、出力電圧Ｖｌと、の関係は（４）式で表される。
【００５４】
（数４）
Ｖｄｇ−Ｖｔ＝Ｖｌ・・・（４）
【００５５】
ここで、ＶｔはＦＥＴ５の閾値電圧を示す。一般的な信号制御用ＭＯＳＦＥＴの閾値電圧は約０．７Ｖであるが、ＦＥＴ５は、いわゆる電力制御用に用いられるＤＭＯＳＦＥＴであり、ＤＭＯＳＦＥＴの閾値電圧は約−０．５Ｖである。
【００５６】
例えば、出力電圧Ｖｌを１Ｖにする際、ＦＥＴ５にＦＥＴ６のような信号制御用ＭＯＳＦＥＴを用いた場合、（４）式から“Ｖｄｇ−０．７＝Ｖｌ”となるため、ＦＥＴ５のバイアス電圧Ｖｄｇとして１．７Ｖ必要となる。
【００５７】
一方、ＦＥＴ５にＤＭＯＳＦＥＴを用いた場合、（４）式から“Ｖｄｇ＋０．５＝Ｖｌ”となるため、ＦＥＴ５のバイアス電圧は０．５Ｖでよいことになる。
【００５８】
このようにレギュレータ５０のソースフォロア回路４は、図６に示すレギュレータ１００のソースフォロア回路１２に比べて、低い電圧での動作が可能となる。従って、基準電圧Ｖｄを電源電圧Ｖｄｄより低く設定し、例えば従来のレギュレータ１００では動作することが困難であった電源電圧Ｖｄｄ＝０．８Ｖ、基準電圧Ｖｄ＝０．７Ｖといった電圧条件であっても、レギュレータ５０は動作することができる。特に、例えば１Ｖ未満の低い電圧で駆動する水晶発振回路に電源を供給する場合であっても、レギュレータ５０であれば、電源電圧Ｖｄｄ＝０．９Ｖ、基準電圧Ｖｄ＝０．６Ｖ、出力電圧Ｖｌ＝０．６Ｖで１μＡの電流を供給することができる。
【００５９】
図２に、電源電圧Ｖｄｄを変動させた際のレギュレータ５０における出力電圧Ｖｌ、基準電圧Ｖｄ、ＦＥＴ１のバイアス電圧Ｖｐｇ、及びＦＥＴ５のバイアス電圧Ｖｄｇの変化を示すシミュレーション結果を示す。
【００６０】
図２（１）はＦＥＴ５のバイアス電圧Ｖｄｇ、図２（２）はＦＥＴ１のバイアス電圧Ｖｐｇ、図２（３）は電源電圧Ｖｄｄ、及び図２（４）は出力電圧Ｖｌと基準電圧Ｖｄとの波形を示す。なお、図２（４）において、波形３０が出力電圧Ｖｌを示し、波形４０が基準電圧Ｖｄを示している。
【００６１】
図２に示すように、基準電圧Ｖｄを約２Ｖに固定した上で、電源電圧Ｖｄｄを約４．０Ｖと約２．０Ｖとに交互に繰り返し変動させた場合であっても、電源電圧Ｖｄｄと比較して、レギュレータ５０の出力電圧Ｖｌの変動が抑制されていることがわかる。
【００６２】
（第２実施形態）
図６に示す従来のレギュレータ１００において、ＦＥＴ２５のソースドレイン間に流れる電流を増加させ、より多くの負荷を駆動するためには、ＦＥＴ２５にＭＯＳＦＥＴを複数接続し、出力マルチ数を大きく必要がある。
【００６３】
しかし、ＭＯＳＦＥＴのゲートドレイン間、及びゲートソース間には寄生容量が存在し、これらの寄生容量の和がＭＯＳＦＥＴの入力容量となり、差動部１１に作用する。従って、図６に示したソースフォロア回路１２の出力マルチ数を大きくするに従って、差動部１１への負荷容量が増加することになる。特に、ＭＯＳＦＥＴのゲートドレイン間の寄生容量は、ミラー効果により電圧増幅率倍されて差動部１１に作用する。即ち、ソースフォロア回路１２の出力マルチ数が大きくなるに従って、レギュレータ１００の安定性の度合いを表す位相余裕が悪化する傾向が見られるようになる。従って、電源電圧Ｖｄｄの変動に伴い、出力電圧Ｖｌも変動する場合がある。
【００６４】
一方、図３は、第２実施形態に係るレギュレータ５１の一例を示す図である。レギュレータ５１は、差動部１１と、レギュレータ５１の出力部であるソースフォロア回路１２と、の間にバッファ部１３が挿入される。
【００６５】
バッファ部１３は、例えばｎ型のＤＭＯＳＦＥＴであるＦＥＴ７と、ｎ型のＭＯＳＦＥＴであるＦＥＴ８と、を含む。
【００６６】
ＦＥＴ７のドレイン端子は電源電圧Ｖｄｄに接続され、ＦＥＴ７のゲート端子は、差動部１１の地点ｄｇ、即ちＦＥＴ２１のドレイン端子と、ＦＥＴ２３のドレイン端子と、を接続する接続線に接続される。
【００６７】
また、ＦＥＴ７のソース端子はＦＥＴ８のドレイン端子と接続されると共に、ＦＥＴ７のソース端子と、ＦＥＴ８のドレイン端子と、を接続する接続線上の地点ｐｇで、ソースフォロア回路１２のＦＥＴ２５のゲート端子と接続される。
【００６８】
更に、ＦＥＴ８のソース端子は接地電位Ｖｓｓに接続されると共に、ＦＥＴ８のゲート端子には、図示しない予め定めた電圧を発生する定電圧発生回路から供給される電圧Ｖａが入力され、ＦＥＴ８は定電流源として動作する。
【００６９】
なお、ＦＥＴ７に例えばｎ型のＭＯＳＦＥＴを用いた場合、ＦＥＴ２５のゲート電圧に入力される電圧、即ちＦＥＴ２５のバイアス電圧Ｖｐｇが電源電圧Ｖｄｄまで上昇せずに、ＦＥＴ２５をオフできない状況が発生する場合があることから、ＦＥＴ７にＤＭＯＳＦＥＴを用いている。
【００７０】
レギュレータ５１では、出力電圧Ｖｌが基準電圧Ｖｄより低くなるに従って、地点ｄｇにおける電圧、即ちＦＥＴ７のゲート端子に入力されるバイアス電圧Ｖｄｇが低下するため、地点ｐｇにおける電圧、即ちＦＥＴ２５のバイアス電圧Ｖｐｇも低下する。従って、ＦＥＴ２５のドレイン端子から取り出される出力電圧Ｖｌは上昇することになる。
【００７１】
一方、出力電圧Ｖｌが基準電圧Ｖｄより高くなるに従って、ＦＥＴ７のバイアス電圧Ｖｄｇが上昇するため、ＦＥＴ２５のバイアス電圧Ｖｐｇも上昇する。従って、ＦＥＴ２５のドレイン端子から取り出される出力電圧Ｖｌは低下することになる。
【００７２】
以上のレギュレータ５１の動作により、出力電圧Ｖｌの変動に応じて、出力電圧Ｖｌが基準電圧Ｖｄに近づくように制御される。
【００７３】
なお、既に述べたように、ＤＭＯＳＦＥＴの閾値電圧は約−０．５Ｖである。従って、例えばＦＥＴ７のバイアス電圧Ｖｄｇが０Ｖになっても、ＦＥＴ２５のバイアス電圧Ｖｐｇは０Ｖに低下せずに約０．５Ｖの電圧が印加されることになり、ＦＥＴ２５をオンしきれない場合が考えられる。この場合、例えば閾値電圧を０Ｖに設定したＤＭＯＳＦＥＴをＦＥＴ７として使用すれば、ＦＥＴ２５をオンしきれない状態を回避することができる。
【００７４】
図４は、電源電圧Ｖｄｄを変動させた際の、各種レギュレータの出力電圧の変化を示すシミュレーション結果である。
【００７５】
図４（１）は電源電圧Ｖｄｄ、図４（２）は、図６に示す従来のレギュレータ１００の出力電圧Ｖｌ、図４（３）は、第２実施形態に係るレギュレータ５１の出力電圧Ｖｌ、及び図４（４）は、第２実施形態に係るレギュレータ５１のＦＥＴ７を、ＤＭＯＳＦＥＴではなく、ｐ型のＭＯＳＦＥＴに置き換えた場合の出力電圧Ｖｌの波形を示す。
【００７６】
図４に示すように、電源電圧Ｖｄｄを約４．０Ｖと約２．０Ｖとに交互に繰り返し変動させた場合であっても、図４（３）の出力電圧Ｖｌは、図４（２）の出力電圧Ｖｌ及び図４（４）の出力電圧Ｖｌと比べて変動が抑制され、ＰＳＲＲ及び位相余裕共に良好な波形を示していることがわかる。これは、バッファ部１３にＤＭＯＳＦＥＴを使用したソースフォロア回路を適用したことによる。なお、レギュレータ５１のＦＥＴ２５の出力マルチ数を大きくしても、同様の傾向を示す。
【００７７】
一方、図４（２）の出力電圧Ｖｌの場合、第２実施形態に係るレギュレータ５１より位相余裕が少ないため、電圧が変動するリンギングが認められる。
【００７８】
また、図４（４）の出力電圧Ｖｌの場合、第２実施形態に係るレギュレータ５１よりＰＳＲＲが小さいため、電源電圧Ｖｄｄが約２．０Ｖから約４．０Ｖに立ち上がるタイミングで、電圧が上昇している。これは、ｐ型のＭＯＳＦＥＴであるＦＥＴ７が定電流源として動作し、電源電圧Ｖｄｄが変動しても、電源電圧Ｖｄｄの変動に応じた、ＦＥＴ７のソースドレイン間を流れる電流を流しきれなくなるため、ＦＥＴ２５のゲート電圧Ｖｐｇが上昇するためである。
【００７９】
このように第２実施形態に係るレギュレータ５１では、差動部１１と、ソースフォロア回路１２と、の間にバッファ部１３を設けると共に、バッファ部１３に、ＤＭＯＳＦＥＴを用いたソースフォロアを適用した。従って、電源電圧Ｖｄｄが変動する場合であっても、従来のレギュレータ１００に比べて、レギュレータ５１の出力電圧Ｖｌの変動が抑制される。
【００８０】
なお、図５に示すレギュレータ５２のように、差動部１１と、バッファ部１３と、の間に、ＦＥＴ９及びＦＥＴ１０にｐ型のＭＯＳＦＥＴを用いたソースフォロア回路を更に挿入してもよい。
【００８１】
具体的には、ｐ型のＭＯＳＦＥＴであるＦＥＴ９のゲート端子と、ＦＥＴ２１のゲート端子及びドレイン端子と、を接続すると共に、ＦＥＴ９のソース端子は電源電圧Ｖｄｄ、ＦＥＴ９のドレイン端子は、ｎ型のＭＯＳＦＥＴであるＦＥＴ１１のドレイン端子と接続する。
【００８２】
また、ｐ型のＭＯＳＦＥＴであるＦＥＴ１０のゲート端子と、ＦＥＴ２０のゲート端子及びドレイン端子と、を接続すると共に、ＦＥＴ１０のソース端子は電源電圧Ｖｄｄ、ＦＥＴ１０のドレイン端子は、ｎ型のＭＯＳＦＥＴであるＦＥＴ１２のドレイン端子と接続する。
【００８３】
更に、ＦＥＴ１１及びＦＥＴ１２のソース端子を接地電位Ｖｓｓに各々接続すると共に、ＦＥＴ１１及びＦＥＴ１２のゲート端子を、ＦＥＴ１１のドレイン端子に各々接続し、ＦＥＴ１０のドレイン端子と、ＦＥＴ１２のドレイン端子と、を接続する接続線上の地点ｄｇで、バッファ部１３のＦＥＴ７のゲート端子と接続する。
【００８４】
この場合、図３に示したＦＥＴ７のバイアス電圧Ｖｄｇに比べて、ＦＥＴ７のバイアス電圧Ｖｄｇを低下させることができる。従って、ＦＥＴ７のバイアス電圧Ｖｄｇを、より０Ｖに近づけることができるため、レギュレータ５１と比較して、電流負荷特性を向上させることができる。
【００８５】
なお、図５において、Ｉｓ１及びＩｓ２は電流源、Ｃ１はコンデンサ、ＦＥＴ１３はｐ型のＭＯＳＦＥＴ、並びにＦＥＴ１４及びＦＥＴ１５はｎ型のＭＯＳＦＥＴを表す。
【００８６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記の各実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記の各実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【符号の説明】
【００８７】
１・・・基準電圧発生回路、２・・・定電圧発生回路、３・・・差動部、４・・・ソースフォロア回路、１１・・・差動部、１２・・・ソースフォロア回路、１３・・・バッファ部、５０、５１、５２、１００・・・レギュレータ、Ｖｄ・・・基準電圧、Ｖｄｄ・・・電源電圧、Ｖｌ・・・出力電圧、Ｖｓｓ・・・接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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