(57)【特許請求の範囲】
【請求項１】
画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素のそれぞれは、
基板上に配設されたゲート電極と、
少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられ、少なくともインジウムを含む酸化物半導体で構成された半導体膜と、
少なくとも前記半導体膜上を覆うチャネル保護膜と、
前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタと、
前記ゲート電極から延在するゲート配線と、
前記ゲート配線に直交するように、前記ソース電極から延在するソース配線と、
前記ドレイン電極に電気的に接続される画素電極と、
前記基板上に配設された補助容量配線と、を備え、
前記ソース電極および前記ドレイン電極は、前記半導体膜側に配設された透明導電膜と、該透明導電膜上に配設された金属膜とを含む積層膜で構成され、
前記画素電極は前記透明導電膜が延在して構成され、
前記ゲート絶縁膜は、少なくとも窒化シリコン膜を含み、
前記チャネル保護膜は、少なくとも酸化シリコン膜を含んで前記ゲート絶縁膜上を覆い、
前記ゲート絶縁膜および前記チャネル保護膜は、
前記画素電極の形成領域のうち、平面視で前記補助容量配線と前記画素電極とが重畳する領域においては、前記補助容量配線と前記画素電極との間に挟まれて設けられ、前記補助容量配線と前記画素電極とが重畳しない領域においては設けられず、前記重畳しない領域では、前記画素電極は前記基板に直接接して配設される、薄膜トランジスタ基板。
【請求項２】
前記画素が複数マトリックス状に配列された表示領域の外側の非表示領域は、
前記基板上が前記ゲート絶縁膜および前記チャネル保護膜で覆われていない領域を有する、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記画素は、
少なくとも前記薄膜トランジスタを覆うように形成され、窒化シリコン膜と酸化シリコン膜の積層膜で構成される絶縁膜を備え、
前記画素電極は、
前記ゲート配線と前記ソース配線とで規定される画素領域に延在する前記透明導電膜で構成され、
前記画素電極上には前記絶縁膜の開口部が設けられる、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記補助容量配線は、
前記チャネル保護膜および前記ゲート絶縁膜を貫通して前記補助容量配線に達するコンタクトホールを介して、前記ソース電極と同じ層に、前記ソース電極と同じ材料で構成されるブリッジ配線に接続され、
前記ブリッジ配線は、前記絶縁膜で覆われる、請求項３記載の薄膜トランジスタ基板。
【請求項５】
前記画素は、
前記薄膜トランジスタおよび前記画素電極を覆うように形成された絶縁膜と、
前記絶縁膜を介して前記画素電極に対向する位置に、スリット開口部を有して設けられた透明な共通電極と、を備え、
前記画素電極は、
前記ゲート配線と前記ソース配線とで規定される画素領域に延在する前記透明導電膜で構成される、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項６】
前記透明導電膜は、少なくともすずを含む導電膜で構成される、請求項１から請求項５の何れか１項に記載の薄膜トランジスタ基板。
【請求項７】
前記ソース電極および前記ドレイン電極は、
前記チャネル保護膜を貫通するように設けられたコンタクトホールを介して前記半導体膜に電気的に接続される、請求項１から請求項５の何れか１項に記載の薄膜トランジスタ基板。
【請求項８】
請求項１から請求項４の何れか１項に記載の薄膜トランジスタ基板と、
該薄膜トランジスタ基板に対向して配置される対向基板と、
前記薄膜トランジスタと対向基板との間に挟持された液晶層と、を備え、
前記画素電極が前記液晶層に電圧を印加する、液晶表示装置。
【請求項９】
請求項５記載の薄膜トランジスタ基板と、
該薄膜トランジスタ基板に対向して配置される対向基板と、
前記薄膜トランジスタと対向基板との間に挟持された液晶層と、を備え、
前記画素電極と、前記共通電極との間で生じる電界で前記液晶層を駆動する、液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置を構成する薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（「液晶表示装置（Liquid  Crystal  Display）：以下「ＬＣＤ」と呼称）等の電気光学装置に利用される。
【０００３】
ＴＦＴ等の半導体装置は、低消費電力および薄型であるという特徴がある。従って、このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に置き換わってフラットパネルディスプレイへの応用がなされるようになった。
【０００４】
液晶を用いたフラットパネルディスプレイ用のＬＣＤでは、一般にＴＦＴ基板と対向基板との間に液晶層が挟持されており、ＴＦＴ基板上にはＴＦＴがアレイ状に配列形成されている。このようなＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられ、さらに一方の基板側にはバックライトが設けられている。このような構造によって良好なカラー表示が得られる。
【０００５】
ＬＣＤ用ＴＦＴ基板の構造の代表的なものが、例えば特許文献１の図１に開示されている。ボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴと電気的に接続された画素電極が最上層に形成される構造で、５回のフォトリソグラフィープロセス（写真製版工程）を用いて製造することができる。
【０００６】
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子においては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層として用いられている。さらに、近年では、酸化物半導体を活性層（チャネル層）に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。
【０００７】
酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化すず（ＳｎＯ２）などを添加した材料が主に用いられている。この技術は、例えば特許文献２、３、４および非特許文献１等に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２６８３５３号公報
【特許文献２】特開２００５−７７８２２号公報
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】特開２０１０−２０６１８７号公報
【非特許文献】
【０００９】
【非特許文献１】Ｋｅｎｊｉ  Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ  ２００４年，第４３２巻，第４８８頁〜第４９２頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
このような液晶表示装置用のＴＦＴ基板のスイッチング素子において、上記のチャネル層にＺｎ−Ｏ系やＩｎ−Ｇａ−Ｚｎ−Ｏ系のような酸化物半導体膜を用いた場合、公知のスパッタリング法や真空蒸着法を用いてＴＦＴのソース電極やドレイン電極に用いられる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）を酸化物半導体膜の上に直接形成すると、酸化物半導体膜の表面には構造や組成比が乱れたダメージ層が形成される。また、界面反応により酸化物半導体膜では金属膜との還元反応が起こり、界面近傍のチャネル表面には酸素が欠乏した酸化物半導体層が生成される。このような酸素が欠乏した酸化物半導体層は、キャリア密度が増加して抵抗率が低下する。
【００１１】
そのため、電極の形成に用いた金属膜をエッチングなどで除去するバックチャネルエッチ型のＴＦＴでは、金属膜を除去したバックチャネルの表面に、酸素が欠乏した低抵抗化領域が残されることとなり、ＴＦＴのオフ電流が増大し、表示ムラやクロストークのような表示不良を招くという問題がある。また、構造や組成比が乱れたダメージ層がバックチャネル表面に残っていると、閾値が大きくシフトするなどのＴＦＴ特性の劣化が生じ、表示不良を招くという問題がある。
【００１２】
前者の問題に対しては、酸素が欠乏して低抵抗化した酸化物半導体のバックチャネル表面に、イオン注入法や酸素プラズマ照射、酸素雰囲気中での熱処理などの表面処理を行い、酸素を注入して高抵抗化する方法があり、また、後者の問題に対しては、組成比や構造の乱れを緩和させる方法がある。しかしながら、これらの方法では、改善の効果が充分に得られない場合があることや、新たな工程が発生するために製造コストの上昇を招くといった問題がある。
【００１３】
また、チャネル層とソース電極およびドレイン電極との界面近傍で、酸化物半導体膜中に酸素欠乏により発生する電子キャリア濃度が高い状態となっている場合は、電極端部に電界集中が生じやすい。例えばゲート電極に深い負のバイアスが印加された場合、ドレイン電極側端部に電界が集中し、オフ電流が増大して良好なＴＦＴ特性が得られないという問題もある。
【００１４】
さらに、ドレイン電極が金属で形成されるため、液晶表示装置の画素領域では画素電極となる透明導電膜と電気的に接続するための領域が必要となり、液晶表示装置の画素開口率を低下させてしまう。画素開口率の低下は酸化物半導体だけでなく、アモルファスシリコンを活性層に用いたＴＦＴなどでも課題である。
【００１５】
特に耐酸性が低いＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の場合は、金属膜をエッチングする際に一緒に除去されてしまう。そのため、前述の酸素欠乏による低抵抗化の問題を解決すると共に、金属膜をエッチングする酸性薬品に暴露させないように、バックチャネル表面に相当する領域を、酸化シリコン膜または窒化シリコン膜により被覆してから金属膜を形成するエッチングストッパ型構造、またはバックチャネル表面に相当する領域を、感光性樹脂膜で被覆して金属膜を形成し樹脂膜を除去するリフトオフ法などが実施されている。これらの構造や手法は、バックチャネル表面にダメージ層がなく、ＴＦＴ特性の劣化がないが、絶縁膜や感光性樹脂膜でエッチングストッパ膜（チャネル保護膜ともいう）を形成するために製造コストの上昇を招くといった問題がある。
【００１６】
また、酸化物半導体のゲート絶縁膜は、前述の酸素欠乏による低抵抗化の問題を解決すると共に、ゲート絶縁膜の耐圧を維持するために、酸化シリコン膜と窒化シリコン膜の積層構造とし、酸化物半導体と窒化シリコン膜が直接接しないように構成されている。この構造では、光学特性の異なる酸化シリコン膜と窒化シリコン膜が混在するため、光が透過する領域では干渉効果により光の減衰が生じて透過率が低下するといった問題がある。
【００１７】
また、ＴＦＴのチャネル長がエッチングストッパ膜の幅で決定するため、バックチャネルエッチ型よりもＴＦＴのサイズが大きくなる問題がある。さらに、バックチャネルエッチ型のＴＦＴと同様に、ドレイン電極が金属で形成される場合、画素電極となる透明導電膜と電気的に接続するための領域が必要であり、液晶表示装置の画素開口率を低下させるという課題がある。
【００１８】
また、半導体層と金属膜とのコンタクト抵抗を低減するため、半導体層と金属膜との間に透明導電膜を設け、ドレイン電極は透明導電膜のみで形成し、画素電極を兼ねる構造が開示されている。この構造は、透明導電膜単層でドレイン電極と画素電極を兼ねるため、ドレイン電極と画素電極の接続領域による開口率低下はないが、一般的に透明導電膜は抵抗値が高く、かつ厚さが１００ｎｍ以下と薄いため、エッチングストッパ膜の段差等での断線もしくは抵抗の増大を生じ、表示不良を生じるといった懸念がある。
【００１９】
本発明は、上記のような問題を解決するためになされたものであり、ＴＦＴのサイズを小型化して画素開口率を向上させるＴＦＴ基板を低コストで提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る薄膜トランジスタ基板は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素のそれぞれは、基板上に配設されたゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられ、少なくともインジウムを含む酸化物半導体で構成された半導体膜と、少なくとも前記半導体膜上を覆うチャネル保護膜と、前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタと、前記ゲート電極から延在するゲート配線と、前記ゲート配線に直交するように、前記ソース電極から延在するソース配線と、前記ドレイン電極に電気的に接続される画素電極と、前記基板上に配設された補助容量配線と、を備え、前記ソース電極および前記ドレイン電極は、前記半導体膜側に配設された透明導電膜と、該透明導電膜上に配設された金属膜とを含む積層膜で構成され、前記画素電極は前記透明導電膜が延在して構成され、前記ゲート絶縁膜は、少なくとも窒化シリコン膜を含み、前記チャネル保護膜は、少なくとも酸化シリコン膜を含んで前記ゲート絶縁膜上を覆い、前記ゲート絶縁膜および前記チャネル保護膜は、前記画素電極の形成領域のうち、平面視で前記補助容量配線と前記画素電極とが重畳する領域においては、前記補助容量配線と前記画素電極との間に挟まれて設けられ、前記補助容量配線と前記画素電極とが重畳しない領域においては設けられず、前記重畳しない領域では、前記画素電極は前記基板に直接接して配設される。
【発明の効果】
【００２１】
本発明に係る薄膜トランジスタ基板によれば、ソース電極およびドレイン電極を構成する金属膜が半導体膜を覆うので、光照射による半導体膜の劣化が低減される。
【図面の簡単な説明】
【００２２】
【図１】ＴＦＴ基板の全体構成を模式的に説明する平面図である。
【図２】本発明に係る実施の形態１のＴＦＴ基板の画素の平面構成を示す図である。
【図３】本発明に係る実施の形態１のＴＦＴ基板の画素の断面構成を示す図である。
【図４】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図５】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態２のＴＦＴ基板の画素の平面構成を示す図である。
【図１１】本発明に係る実施の形態２のＴＦＴ基板の画素の断面構成を示す図である。
【図１２】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１６】本発明に係る実施の形態３のＴＦＴ基板の画素の平面構成を示す図である。
【図１７】本発明に係る実施の形態３のＴＦＴ基板の画素の断面構成を示す図である。
【図１８】本発明に係る実施の形態４のＴＦＴ基板の画素の平面構成を示す図である。
【図１９】本発明に係る実施の形態４のＴＦＴ基板の画素の断面構成を示す図である。
【発明を実施するための形態】
【００２３】
＜実施の形態１＞
本実施の形態に係るＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。なお、ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。
【００２４】
＜ＴＦＴ基板の全体構成＞
まず、図１を用いてＴＦＴ基板の全体構成について説明する。図１は、ＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００２５】
図１に示すＴＦＴ基板２００は、画素ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００２６】
表示領域２０２には、複数のゲート配線（走査信号線）１０１、複数の補助容量配線１０３および複数のソース配線（表示信号線）１０４が配設され、複数のゲート配線１０１は互いに平行に配設され、複数のソース配線１０４は、複数のゲート配線１０１と直交して交差するように互いに平行に配設されている。図１では、ゲート配線１０１が横方向（Ｘ方向）に延在するように配設され、ソース配線１０４が縦方向（Ｙ方向）に延在するように配設されている。
【００２７】
そして、隣接する２本のゲート配線１０１および隣接する２本のソース配線１０４に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００２８】
図１では、一部の画素２０４について、その構成を拡大して示しており、画素２０４内には、少なくとも１つの画素ＴＦＴ２０１が配設されている。画素ＴＦＴ２０１はソース配線１０４とゲート配線１０１の交差点近傍に配置され、画素ＴＦＴ２０１のゲート電極がゲート配線１０１に接続され、画素ＴＦＴ２０１のソース電極がソース配線１０４に接続され、画素ＴＦＴ２０１のドレイン電極は画素電極８に接続されている。また、画素電極８には補助容量２０９が接続され、複数のゲート配線１０１のそれぞれと平行に設けられた補助容量配線１０３が、補助容量電極を兼ねている。
【００２９】
ゲート配線１０１と補助容量配線２１０とは交互に配設され、補助容量配線２１０とソース配線１０４とは、互いに直交して交差するように配設されている。
【００３０】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線１０１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線１０１は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００３１】
ソース配線１０４も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線１０４は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００３２】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３３】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０１に供給する。このゲート信号によって、ゲート配線１０１が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線１０４に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００３４】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００３５】
また、補助容量配線１０３は、後に平面図を用いて説明するように画素電極８と平面視的に重複（重畳）するように構成され、画素電極８を一方の電極とし、補助容量配線１０３の一部を他方の電極として補助容量２０９を形成する。なお、画素電極８と重畳した部分の補助容量配線１０３を補助容量電極と呼称する。全ての補助容量配線１０３は表示領域外で電気的に結束し、例えば表示信号駆動回路２０６から共通電位が供給される。
【００３６】
画素ＴＦＴ２０１は、画素電極８に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線１０１から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート配線１０１に所定の電圧が印加され、画素ＴＦＴ２０１がＯＮすると、ソース配線１０４から電流が流れるようになる。これにより、ソース配線１０４から、画素ＴＦＴ２０１のドレイン電極に接続された画素電極８に表示電圧が印加され、画素電極８と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。画素電極８と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（図示せず）が形成される。なお、In-Plane-Switching方式およびＦＦＳ（Fringe-Field-Switching）方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板２００側に配置される。
【００３７】
これらの液晶容量と補助容量２０９によって画素電極８に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が形成されていても良い。
【００３８】
また、ＴＦＴ基板２００には図示されない対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成されている。
【００３９】
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板２００および対向基板の外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの視認側とは反対側には、バックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００の外側に配置される。
【００４０】
なお、本実施の形態に係る画素ＴＦＴ２０１の電気特性は、従来のＴＦＴと同等であり、スイッチ素子として良好な特性を有している。ここでいう同等とは、同じチャネル幅、チャネル長に換算した場合に同等であることを示す。
【００４１】
＜液晶表示装置の動作＞
画素電極８と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。
【００４２】
具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００４３】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、液晶表示装置に所望の画像を表示することができる。
【００４４】
＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、実施の形態１のＴＦＴ基板、より具体的にはＴＮ（Twisted-Nematic）方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図２は、図１に示した画素２０４の平面構成を示す平面図であり、図３は、図２におけるＸ−Ｘ線での断面構成(表示領域部の断面構成)、Ｙ−Ｙ線での断面構成（非表示領域部の断面構成）を示す断面図である。なお、以下においてＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【００４５】
図２に示すように、その一部がゲート電極２を構成するゲート配線１０１がＸ方向に延在するように配設され、また、同様にＸ方向に延在し、その一部が補助容量電極を構成する補助容量配線１０３がゲート配線１０１に平行してＸ方向に延在するように配設されている。また、その一部がソース電極４を構成するソース配線１０４がＹ方向に延在するように配設され、平面視的に、ゲート配線１０１および補助容量配線１０３に交差している。
【００４６】
そして、隣接する２本のゲート配線１０１および隣接する２本のソース配線１０４に囲まれた画素領域において画素電極８が設けられており、画素電極８はドレイン電極５と一体となっている。
【００４７】
画素領域において、補助容量配線１０３は、Ｙ方向に分岐した２つの分岐配線９を有している。分岐配線９は、画素領域のソース配線１０４側の２つの端縁部に該当する部分に設けられ、補助容量配線１０３と分岐配線９とで平面視形状がコの字状（square U-shape）となるように配設されている。そして、補助容量配線１０３に画素電極８が重畳されている領域の補助容量配線１０３が補助容量電極となる。
【００４８】
また、非表示領域においては、平面視的に、ゲート配線１０１および補助容量配線１０３に交差するようにブリッジ配線１０５が配設され、その一部が補助容量配線１０３の端部に電気的に接続されている。
【００４９】
また、非表示領域において、ゲート配線１０１の端部には第１のコンタクトホール１３を介してゲート端子パッド２４が電気的に接続され、ソース配線１０４の端部には第１のコンタクトホール１３を介してソース端子パッド２６が電気的に接続され、ブリッジ配線１０５の端部には第１のコンタクトホール１３を介して補助容量端子パッド２５が電気的に接続されている。また、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６は、それぞれゲート端子部コンタクトホール２１、補助容量端子コンタクトホール２２およびソース端子部コンタクトホール２３を介して外部と電気的に接続することができる。
【００５０】
図３に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設されて配線および電極を構成している。
【００５１】
すなわち、ゲート電極２およびゲート配線１０１および補助容量配線１０３は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、ＡｕおよびＡｇの単層膜またはこれらの何れかを主成分とする合金膜、または上記単層膜の積層膜、上記単層膜と上記合金膜との積層膜によって構成されている。
【００５２】
そして、これらを覆うように絶縁膜１１が配設されている。なお、絶縁膜１１は、画素ＴＦＴ２０１の部分ではゲート絶縁膜として機能するのでゲート絶縁膜１１と呼称する場合もある。ゲート絶縁膜１１は、窒化シリコン、酸化シリコンを積層した絶縁膜により形成されている。
【００５３】
画素ＴＦＴ２０１の形成領域では、ゲート絶縁膜１１を介してゲート電極２に対面するように半導体膜３が設けられている。ここでは、半導体膜３は平面視でゲート配線１０１と重なるようゲート絶縁膜１１の上に形成され、ゲート電極２よりも外側にはみ出さず、全体がゲート電極２の内側に入るように構成されており、この半導体膜３と重複する領域のゲート配線１０１がゲート電極２となる。
【００５４】
半導体膜３は、例えば、酸化物半導体、窒化物半導体等により形成されている。ここでは、半導体膜３が酸化物半導体で形成されている場合について説明をする。ここでいう酸化物半導体とは、例えば、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ２Ｏ３）、および酸化すず（ＳｎＯ２）を添加したＩｎ―Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体、または、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体などを示す。
【００５５】
酸化物半導体は、酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できる。
【００５６】
図３の表示領域部に示されるように、半導体膜３上には、導電膜で構成されるソース電極４およびドレイン電極５が間隔を開けて配設され、ソース電極４とドレイン電極５との間の半導体膜３の表面内にチャネル領域が形成される構成となっている。そして、半導体膜３のソース電極４とドレイン電極５とが接する領域の間、すなわちチャネル領域が形成される半導体膜３の上部にはチャネル保護膜１２が形成されている。このため、画素ＴＦＴ２０１は、エッチングストッパ型の画素ＴＦＴであると言うことができる。
【００５７】
より具体的には、ゲート電極２、ゲート配線１０１および補助容量配線１０３は、ゲート絶縁膜１１に覆われ、ゲート絶縁膜１１および半導体膜３はチャネル保護膜１２に覆われており、チャネル保護膜１２を貫通するように設けられた第１のコンタクトホール１３内にソース電極４とドレイン電極５とが埋め込まれることで、半導体膜３にソース電極４とドレイン電極５とが電気的に接続される構成となっている。
【００５８】
なお、チャネル保護膜１２は、窒化シリコン、酸化シリコン等の絶縁膜、またはこれらの積層膜により構成されており、ソース電極４およびドレイン電極５の形成に際してのエッチングから半導体膜３を保護することができる。
【００５９】
ソース電極４は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、ソース配線１０４（図２）に接続されている。
【００６０】
すなわち、ソース電極４およびソース配線１０４およびドレイン電極５は、下層側（半導体膜３側）となる下部透明導電膜６と、上層側となる上部金属膜７との積層膜で構成される。
【００６１】
下部透明導電膜６は、例えば、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｓｉ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｓｎ−Ｏなどの金属酸化物を含む材料によって形成され、上部金属膜７は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、ＡｕおよびＡｇの単層膜またはこれらの何れかを主成分とする合金膜、または上記単層膜の積層膜、上記単層膜と上記合金膜との積層膜によって構成されている。
【００６２】
ソース配線１０４は、チャネル保護膜１２上に形成され、基板１上においてゲート配線１０１と交差する方向に直線的に延在するように配設され、ソース配線１０４とゲート配線１０１との交差部において分岐した部分がゲート配線１０１の上方に延在してソース電極４となっている。
【００６３】
ドレイン電極５は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、画素電極８（図２）に接続されている。
【００６４】
すなわち、ドレイン電極５も下部透明導電膜６と上部金属膜７との積層膜で構成され、ドレイン電極５の下部透明導電膜６が、半導体膜３上からさらに延在して画素電極８を形成している。
【００６５】
次に、図３の非表示領域部を参照して、ブリッジ配線１０５および補助容量端子パッド２５の断面構成について説明する。
【００６６】
ブリッジ配線１０５は、補助容量配線１０３の端部において補助容量配線１０３と平面視的に交差するが、当該部分ではチャネル保護膜１２および絶縁膜１１を貫通して補助容量配線１０３に達する第１のコンタクトホール１３が設けられ、第１のコンタクトホール１３内にブリッジ配線１０５が埋め込まれることで、補助容量配線１０３とブリッジ配線１０５とが電気的に接続されることとなる。
【００６７】
なお、ブリッジ配線１０５は、ソース配線１０４と同様に下部透明導電膜６と上部金属膜７との積層膜で構成されている。
【００６８】
ブリッジ配線１０５は、チャネル保護膜１２および絶縁膜１１で覆われたゲート配線１０１の上方を乗り越えて延在し、非表示領域部に設けられた補助容量配線１０３の上方に達するように設けられる。当該部分ではチャネル保護膜１２および絶縁膜１１を貫通して補助容量配線１０３に達する第１のコンタクトホール１３が設けられ、第１のコンタクトホール１３内にブリッジ配線１０５が埋め込まれることで、補助容量配線１０３とブリッジ配線１０５とが電気的に接続されることとなる。
【００６９】
そして、補助容量配線１０３の端部においては、チャネル保護膜１２および絶縁膜１１を貫通して補助容量配線１０３に達する第１のコンタクトホール１３が設けられ、第１のコンタクトホール１３内に補助容量端子パッド２５が埋め込まれることで、補助容量配線１０３と補助容量端子パッド２５とが電気的に接続されることとなる。
【００７０】
また、図３に示されるように、半導体膜３上のチャネル保護膜１２、ソース電極４およびドレイン電極５、また、ソース配線１０４、ブリッジ配線１０５および画素電極８の外周部を覆うように保護絶縁膜１４が設けられている。
【００７１】
保護絶縁膜１４は、窒化シリコン、酸化シリコン等の絶縁膜、またはこれらの積層膜により構成されており、薄膜トランジスタ基板を保護することができる。
【００７２】
このように、保護絶縁膜１４は画素電極８の外周部を覆っているが、液晶に電界を印加する領域は覆っていない。また、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６の上部も保護絶縁膜１４に覆われておらず、外部との電気的な接続が可能となっている。
【００７３】
また、画素電極８は、平面視で補助容量配線１０３と重畳しており、ゲート絶縁膜１１、チャネル保護膜１２を介して補助容量２０９（図１）が形成される。
【００７４】
＜特徴的な構成＞
以上説明したように、本発明に係る実施の形態１のＴＦＴ基板においては、ソース電極４およびドレイン電極５が、透明導電膜と金属膜との積層膜で構成され、半導体膜３上を覆うように形成されているため、半導体膜３に入射する光を遮光でき、光照射による半導体膜３の劣化が低減されＴＦＴの信頼性を向上することができる。
【００７５】
また、ドレイン電極５の下部透明導電膜６を画素領域に延在させることで画素電極８とするので、画素領域で遮光部となる領域が少なく、画素開口率が向上する。
【００７６】
チャネル保護膜１２の開口部となる第１のコンタクトホール１３は、下部透明導電膜６と上部金属膜７との積層膜で覆われているので、被覆性の悪い下部透明導電膜６のみでは断線する場合であっても断線を防ぐことができ、良好な電気特性が得られる。
【００７７】
半導体膜３と上部金属膜７とは直接には接しないため、半導体膜３のダメージがなく良好な電気特性が得られる。
【００７８】
また、チャネル保護膜１２は、半導体膜３上では、ソース電極４およびドレイン電極５が埋め込まれる第１のコンタクトホール１３以外の部分には残るように構成しているので、ゲート絶縁膜１１を構成する窒化シリコン膜からの脱離ガス（水素や水）の影響を抑制することができ、半導体膜３の還元反応を抑制して、ＴＦＴの信頼性が向上する。
【００７９】
また、非表示領域において、ゲート配線１０１を乗り越えるように形成されたブリッジ配線１０５が、ソース配線１０４と同じく下部透明導電膜６と上部金属膜７との積層膜で構成されている。このため、低抵抗であり、ブリッジ配線１０５を細線化することができる。
【００８０】
また、ブリッジ配線１０５は保護絶縁膜１４に覆われており、液晶には直接に接しないので、ブリッジ配線１０５の電位が液晶に印加されるのを抑制することができ、表示領域の最外周部での表示不良が低減する。
【００８１】
＜製造方法＞
次に、本発明に係る実施の形態１のＴＦＴ基板の製造方法について、製造工程を順に示す断面図である図４〜図９を用いて説明する。なお、図４〜図９は、図３に示す断面図に対応する断面図であり、図３は最終工程を示す断面図に相当する。
【００８２】
まず、ガラス等の透明性絶縁基板である基板１上全面に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、ＡｕおよびＡｇの単層膜またはこれらの何れかを主成分とする合金膜、または上記単層膜の積層膜、上記単層膜と上記合金膜との積層膜を、例えば、スパッタ法、蒸着法などを用いて形成する。本実施の形態では、スパッタ法でＭｏ合金膜を２００ｎｍの厚さに形成した。
【００８３】
その後、Ｍｏ合金膜上にレジスト材を塗布して、塗布したレジスト材をフォトマスクを用いて露光し、レジスト材を感光させる。次に、感光させたレジスト材を現像して、レジスト材をパターニングすることでレジストパターンを得る。以後、これらのレジストパターンを形成する一連の工程を写真製版（フォトリソグラフィー）と呼称する。
【００８４】
その後、このレジストパターンをマスクとしてＭｏ合金膜をエッチングし、フォトレジストパターンを除去することで、図５に示すようにゲート電極２、ゲート配線１０１、補助容量配線１０３（補助容量電極を含む）がパターニングされる。以後、このようなレジストパターンを用いたパターニング工程を微細加工技術と呼称する。
【００８５】
次に、図５に示す工程において、ゲート電極２、ゲート配線１０１および補助容量配線１０３を覆うように、基板１上全面にゲート絶縁膜１１を形成する。ゲート絶縁膜１１は、窒化シリコン、酸化シリコンまたはこれらの積層膜を、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて形成する。
【００８６】
なお、ゲート絶縁膜１１は、ピンホール等の膜欠陥発生による短絡を防止するため、複数回に分けて形成することが好ましい。本実施の形態では、プラズマＣＶＤ法を用いて窒化シリコン膜を２００ｎｍの厚さで形成し、その上層に酸化シリコン膜を１００ｎｍの厚さで形成したので、ピンホール等の膜欠陥の発生を抑制できる。
【００８７】
次に、ゲート絶縁膜１１上全面に、半導体膜３となる酸化物半導体膜を、例えば、スパッタ法、蒸着法、ミストＣＶＤ法、塗布法などを用いて形成する。本実施の形態では、スパッタ法を用いてＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体（Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４）の膜を４０ｎｍの厚さで形成した。
【００８８】
その後、当該酸化物半導体膜を写真製版および微細加工技術によりパターニングすることで、ゲート電極２上に島状に形成された半導体膜３を得る（図６）。
【００８９】
半導体膜３に用いたＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体は、シュウ酸などのカルボン酸を含むエッチング薬液に可溶でエッチング加工が可能である。また、Ａｌ系、Ｍｏ系、Ａｇ系およびＣｕ系の電極材料として一般的に用いられるエッチング薬液として公知であるリン酸を含む薬液、例えばリン酸（Phosphoric acid）と硝酸（Acetic acid）と酢酸（Nitric acid）の混酸（以下「ＰＡＮ」と呼称）に対しても溶解する。そのため、上述した電極材料で構成されるソース電極４等を形成する前に半導体膜３を保護する必要がある。
【００９０】
そこで、半導体膜３が形成されたゲート絶縁膜１１上全面に、チャネル保護膜１２となる絶縁膜として、窒化シリコン膜または酸化シリコン膜を、例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて形成する。本実施の形態では、プラズマＣＶＤ法で酸化シリコン膜を１００ｎｍの厚さで形成した。
【００９１】
その後、当該酸化シリコン膜を写真製版および微細加工技術によりパターニングすることで、半導体膜３のソース電極４およびドレイン電極５が接する領域上の酸化シリコン膜を開口して第１のコンタクトホール１３となったチャネル保護膜１２を得る（図７）。
【００９２】
このとき、非表示領域においても、補助容量配線１０３上においてブリッジ配線１０５と接続する領域上のチャネル保護膜１２およびゲート絶縁膜１１を貫通する第１のコンタクトホール１３、および、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６がそれぞれ接する、ゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上のチャネル保護膜１２およびゲート絶縁膜１１を貫通する第１のコンタクトホール１３を設ける。
【００９３】
次に、チャネル保護膜１２およびゲート絶縁膜１１が形成された基板１上全面を覆うように、下部透明導電膜６となる導電膜を、例えば、スパッタ法、蒸着法など用いて形成する。当該導電膜には、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｓｉ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｓｎ−Ｏなどの金属酸化物を含んでいる。
【００９４】
次に、導電膜上全面に、上部金属膜７となる金属膜を、例えば、スパッタ法、蒸着法などを用いて形成する。当該金属膜は、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、ＡｕおよびＡｇの単層膜またはこれらの何れかを主成分とする合金膜、または上記単層膜の積層膜、上記単層膜と上記合金膜との積層膜で構成される。
【００９５】
本実施の形態では、スパッタ法を用いてＩｎ−Ｚｎ−Ｓｎ−Ｏ膜を５０ｎｍの厚さで形成した後、スパッタ法を用いてＭｏ合金膜を５０ｎｍ、Ａｌ合金膜を２００ｎｍの厚さで形成して積層膜とした。
【００９６】
その後、当該積層膜を写真製版および微細加工技術によりパターニングすることで、ソース電極４、ソース配線１０４、ドレイン電極５およびブリッジ配線１０５を得ると共に、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６がそれぞれ形成されるゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上にも上記積層膜が形成される（図８）。このとき、画素電極８となる領域上では上部金属膜７が残った状態である。
【００９７】
続いて、上部金属膜７を写真製版および微細加工技術によりパターニングすることで、画素電極８となる領域上と、ゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上の上部金属膜７を除去する。この場合、エッチング液としてＰＡＮを用いるが、下部透明導電膜６はＰＡＮによるエッチング耐性を有しているので、レジストで覆われない画素電極８となる領域上と、ゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上の上部金属膜７のみが除去され、これらの領域では下部透明導電膜６が残る（図９）。これにより、画素電極８、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６が形成される。
【００９８】
その後、基板１上全面に、保護絶縁膜１４となる絶縁膜として、例えば、ＣＶＤ法などを用いて、窒化シリコン膜、酸化シリコン膜、または、これらの積層膜を形成する。本実施の形態では、プラズマＣＶＤ法を用いて酸化シリコン膜を１００ｎｍの厚さで形成した後、窒化シリコン膜を２００ｎｍの厚さで形成して積層膜とした。
【００９９】
続いて、当該積層膜を写真製版および微細加工技術によりパターニングすることで、画素電極８上およびゲート端子パッド２４上、補助容量端子パッド２５上およびソース端子パッド２６上の保護絶縁膜１４を除去することで、図３に示した断面構成を得ることができる。
【０１００】
ここで、画素電極８、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６の電気抵抗が高い場合には、これらの形成後もしくは保護絶縁膜１４の開口後に、水素プラズマ処理、水素雰囲気アニールなどの還元処理を行っても良い。金属酸化物は、酸素が還元されることにより、キャリア濃度が上昇して良好な接続抵抗を得ることができる。
【０１０１】
このようにして完成したＴＦＴ基板２００の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を用いてＴＦＴ基板２００と対向基板とを一定の間隙を保って貼り合せた後、真空注入法等を用いて、液晶注入口から液晶を注入する。そして、液晶注入口を封止することで液晶セルを得る。その後、液晶セルの両面に偏光板を貼り付けて、駆動回路を接続し、バックライトユニットを取り付けることで、液晶表示装置が完成する。
【０１０２】
以上説明した実施の形態１のＴＦＴ基板の製造方法によれば、エッチングストッパ型ＴＦＴの製造工程に、工程を追加することなく、画素開口率の高い液晶表示装置を製造することができる。
【０１０３】
また、実施の形態１のＴＦＴ基板の製造方法によれば、チャネル保護膜１２は、第１のコンタクトホール１３により開口されている部分以外はチャネル保護膜１２を残すように構成されているので、ゲート絶縁膜１１の表面がエッチングされず、かつチャネル保護膜１２で覆われるため、脱離ガスを抑制することができ、チャネル保護膜をチャネル領域のみに残していた従来のＴＦＴに比べてＴＦＴの特性劣化を抑制できる。
【０１０４】
また、ソース電極４およびドレイン電極５を半導体膜３に電気的に接続するための第１のコンタクトホール１３は、半導体膜３の上面のみを露出させるように形成されており、半導体膜３の側面の電界が緩和されてＴＦＴの特性劣化が抑制される。
【０１０５】
さらに、補助容量配線１０３とブリッジ配線１０５とを第１のコンタクトホール１３を介して電気的に接続するので、ブリッジ配線１０５にソース配線１０４と同じ低抵抗な材質を用いることができると共に、ブリッジ配線１０５を保護絶縁膜１４で覆うことができる。
【０１０６】
なお、実施の形態１のＴＦＴ基板の製造方法においては、ソース電極４、ソース配線１０４、ドレイン電極５、ブリッジ配線１０５、画素電極８、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６を形成するために２回の写真製版および微細加工技術を用いる方法を示した。
【０１０７】
しかしながら、この方法に限ったものではなく、公知のハーフトーン技術などを用いることで製造工程数を削減することが可能である。例えば、ハーフトーン技術を用いることで、ソース電極４、ソース配線１０４、ドレイン電極５、ブリッジ配線１０５、画素電極８、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６の形成を１回の写真製版と１回の微細加工技術で行うことができ、工程数を削減し製造コストを抑えることができる。
【０１０８】
なお、本実施の形態においては、半導体膜３の形成にＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた例を示したが、例えば画素電極８に用いているＰＡＮによるエッチング耐性のある透明導電膜を酸化物半導体として用いることができる。
【０１０９】
また、半導体膜３としては非晶質の酸化物半導体を用いても良いが、結晶性の酸化物半導体も用いることができる。また酸化物半導体に限らず、窒化物半導体などを用いることができる。
【０１１０】
＜実施の形態２＞
以上説明した実施の形態１では、本発明をＴＮ方式のＬＣＤ用のＴＦＴ基板に適用した構成について説明したが、実施の形態２では、本発明をＦＦＳ方式のＬＣＤ用のＴＦＴ基板に適用した構成について説明する。なお、図１を用いて説明したＴＦＴ基板の全体構成については、実施の形態１と同じであり説明を省略する。
【０１１１】
ＦＦＳ方式の液晶表示装置は、電極間絶縁膜を介して対向する電極を有しており、電極間絶縁膜を挟んで上層側に配置される電極にはスリット開口部が設けられている。そして、スリット開口部を有する上層側の電極と、下層側の電極との間に電圧を与え、発生するフリンジ電界によって、液晶層の偏向制御を行う。
【０１１２】
スリット開口部を有する電極に表示電圧を印加する場合は、スリット開口部を有する電極を画素電極と呼称し、下層側の電極にはコモン電圧を印加して共通電極と呼称する。逆に、スリット開口部を有する電極にコモン電圧を印加する場合は、スリット開口部を有する電極を共通電極と呼称し、下層側の電極には表示電圧を印加して画素電極と呼称する。
【０１１３】
共通電極は、補助容量電極を兼ねており、画素電極と共通電極の重畳領域で補助容量２０９が形成される。
【０１１４】
本実施の形態では、スリット開口部を有する電極を共通電極、下層側の電極を画素電極とした場合について説明する。
【０１１５】
＜ＴＦＴ基板の画素の構成＞
図１０および図１１を参照して、実施の形態２のＴＦＴ基板、より具体的にはＦＦＳ方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１０は、図１に示した画素２０４の平面構成を示す平面図であり、図１１は、図１０におけるＸ−Ｘ線での断面構成(表示領域部の断面構成)、Ｙ−Ｙ線での断面構成（非表示領域部の断面構成）を示す断面図である。
【０１１６】
図１０に示すように、その一部がゲート電極２を構成するゲート配線１０１がＸ方向に延在するように配設され、また、共通電極１７に接続される補助容量配線１０３がゲート配線１０１に平行してＸ方向に延在するように画素領域のほぼ中央に配設されている。また、その一部がソース電極４を構成するソース配線１０４がＹ方向に延在するように配設され、平面視的に、ゲート配線１０１および補助容量配線１０３に交差している。
【０１１７】
そして、隣接する２本のゲート配線１０１および隣接する２本のソース配線１０４に囲まれた画素領域において画素電極８が設けられており、画素電極８はドレイン電極５と一体となっている。
【０１１８】
画素領域において、補助容量配線１０３は第１のコンタクトホール１３および第２のコンタクトホール１５を介して、最上層の共通電極１７に電気的に接続されている。
【０１１９】
共通電極１７は、表示領域全体を覆うように設けられ、画素電極８に対向する領域に、複数のスリット開口部ＯＰが設けられている。スリット開口部ＯＰは、Ｘ方向が長手方向となってゲート配線１０１に平行するように配列されているが、スリット開口部ＯＰの平面視形状および配列はこれに限定されるものではない。
【０１２０】
また、補助容量配線１０３と共通電極１７とを電気的に接続する領域では画素電極８は設けられていないが、画素電極８とは電気的に分離された上部金属膜７および下部透明導電膜６が第１のコンタクトホール１３に埋め込まれるように設けられ、その上部に設けられた第２のコンタクトホール１５には共通電極１７が埋め込まれている。
【０１２１】
また、非表示領域においては、平面視的に、ゲート配線１０１および補助容量配線１０３に交差するようにブリッジ配線１０５が配設され、その一部が補助容量配線１０３の端部に第１のコンタクトホール１３を介して電気的に接続され、当該部分の上部に設けられた第２のコンタクトホール１５には上部共通端子パッド２０が設けられている。
【０１２２】
また、非表示領域において、ゲート配線１０１の端部には第１のコンタクトホール１３を介してゲート端子パッド２４が電気的に接続され、ゲート端子パッド２４には第２のコンタクトホール１５を介して上部ゲート端子パッド３４が電気的に接続されている。また、ソース配線１０４の端部には第１のコンタクトホール１３を介してソース端子パッド２６が電気的に接続され、ソース端子パッド２６には第２のコンタクトホール１５を介して上部ソース端子パッド３６が電気的に接続されている。また、ブリッジ配線１０５の端部には第１のコンタクトホール１３を介して補助容量端子パッド２５が電気的に接続され、補助容量端子パッド２５には第２のコンタクトホール１５を介して上部補助容量端子パッド３５が電気的に接続されている。また、上部ゲート端子パッド３４、上部補助容量端子パッド３５および上部ソース端子パッド３６は、それぞれゲート端子部コンタクトホール２１、補助容量端子コンタクトホール２２およびソース端子部コンタクトホール２３を介して外部と電気的に接続することができる。
【０１２３】
図１１に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１上に形成されるが、基本的にはソース電極４、ドレイン電極５および画素電極８以下の断面構成は図３を用いて説明した実施の形態１と同じであるので、以下においてはこれらより上の構成について説明する。
【０１２４】
図１１に示すように、半導体膜３上のチャネル保護膜１２、ソース電極４、ドレイン電極５、画素電極８およびブリッジ配線１０５を覆うように電極間絶縁膜１６が設けられている。
【０１２５】
電極間絶縁膜１６は、窒化シリコン、酸化シリコン等の絶縁膜、またはこれらの積層膜で構成されており、ソース電極４、ドレイン電極５、画素電極８およびブリッジ配線１０５を形成した基板１上全面を覆うように上記絶縁膜を形成した後、当該絶縁膜をパターニングすることで電極間絶縁膜１６が得られ、当該パターニングにより第２のコンタクトホール１５が形成される。
【０１２６】
第２のコンタクトホール１５は、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６の上方の電極間絶縁膜１６を貫通するように設けられると共に、補助容量配線１０３の端部とブリッジ配線１０５とが平面視的に交差する部分のブリッジ配線１０５の上方の電極間絶縁膜１６を貫通するように設けられている。
【０１２７】
そして、表示領域の電極間絶縁膜１６上全体を覆うように、ＩＴＯ（ＩｎＳｎＯ）膜、ＩＺＯ（ＩｎＺｎＯ）膜等の透明導電膜で構成される共通電極１７が設けられると共に、非表示領域においては共通電極１７と同じ透明導電膜が第２のコンタクトホール１５に埋め込まれて、上部ゲート端子パッド３４、上部補助容量端子パッド３５および上部ソース端子パッド３６が形成される。なお、画素ＴＦＴ２０１の上方には共通電極１７は設けられない。
【０１２８】
＜特徴的な構成＞
以上説明したように、本発明に係る実施の形態２のＴＦＴ基板においては、ソース電極４およびドレイン電極５が、透明導電膜と金属膜との積層膜で構成され、半導体膜３上を覆うように形成されているため、半導体膜３に入射する光を遮光でき、ＴＦＴの信頼性を向上することができる。
【０１２９】
また、ドレイン電極５の下部透明導電膜６を画素領域に延在させることで画素電極８とするので、画素領域で遮光部となる領域が少なく、画素開口率が向上する。
【０１３０】
このように、本発明に係るＴＦＴ基板は、ＴＮ方式のＬＣＤだけでなくＦＦＳ方式のＬＣＤにも適用でき、何れの場合も画素開口率を向上する効果が得られる。
【０１３１】
また、チャネル保護膜１２を設けることにより半導体膜３の還元反応を抑制する効果、ブリッジ配線１０５を、ソース配線１０４と同じく下部透明導電膜６と上部金属膜７との積層膜で構成することにより細線化する効果は実施の形態１と同様である。
【０１３２】
＜製造方法＞
次に、本発明に係る実施の形態２のＴＦＴ基板の製造方法について、製造工程を順に示す断面図である図１２〜図１５を用いて説明する。なお、図１２〜図１５は、図１１に示す断面図に対応する断面図であり、図１１は最終工程を示す断面図に相当する。なお、半導体膜３を形成するまでの工程は、図４〜図６を用いて説明した工程と同様であるので説明は省略する。
【０１３３】
ゲート絶縁膜１１上に半導体膜３を形成した後、ゲート絶縁膜１１上全面に、チャネル保護膜１２となる絶縁膜として、窒化シリコン膜または酸化シリコン膜を、例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて形成する。本実施の形態では、プラズマＣＶＤ法で酸化シリコン膜を１００ｎｍの厚さで形成した。
【０１３４】
その後、当該酸化シリコン膜を写真製版および微細加工技術によりパターニングすることで、半導体膜３のソース電極４およびドレイン電極５が接する領域上の酸化シリコン膜を開口して第１のコンタクトホール１３となったチャネル保護膜１２を得る（図１２）。
【０１３５】
このとき、非表示領域においても、補助容量配線１０３上においてブリッジ配線１０５と接続する領域上のチャネル保護膜１２およびゲート絶縁膜１１を貫通する第１のコンタクトホール１３、および、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６がそれぞれ接する、ゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上のチャネル保護膜１２およびゲート絶縁膜１１を貫通する第１のコンタクトホール１３を設ける。
【０１３６】
次に、チャネル保護膜１２およびゲート絶縁膜１１が形成された基板１上全面を覆うように、下部透明導電膜６となる導電膜を、例えば、スパッタ法、蒸着法など用いて形成する。
【０１３７】
次に、導電膜上全面に、上部金属膜７となる金属膜を、例えば、スパッタ法、蒸着法などを用いて形成する。
【０１３８】
本実施の形態では、スパッタ法を用いてＩｎ−Ｚｎ−Ｓｎ−Ｏ膜を５０ｎｍの厚さで形成した後、スパッタ法を用いてＭｏ合金膜を５０ｎｍ、Ａｌ合金膜を２００ｎｍの厚さで形成して積層膜とした。
【０１３９】
その後、当該積層膜を写真製版および微細加工技術によりパターニングすることで、ソース電極４、ソース配線１０４、ドレイン電極５およびブリッジ配線１０５を得ると共に、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６がそれぞれ形成されるゲート配線１０１、補助容量配線１０３およびソース配線１０４の端部領域上にも上記積層膜が形成される（図１３）。このとき、画素電極８となる領域上では上部金属膜７が残った状態である。
【０１４０】
続いて、上部金属膜７を写真製版および微細加工技術によりパターニングすることで、画素電極８となる領域上の上部金属膜７を除去する。この場合、エッチング液としてＰＡＮを用いるが、下部透明導電膜６はＰＡＮによるエッチング耐性を有しているので、レジストで覆われない画素電極８となる領域上の上部金属膜７のみが除去され、下部透明導電膜６が残る（図１４）。これにより、画素電極８、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６が形成される。なお、ゲート端子パッド２４、補助容量端子パッド２５およびソース端子パッド２６は、上部金属膜７を有した構成となっている。
【０１４１】
その後、基板１上全面に、電極間絶縁膜１６となる絶縁膜として、例えば、ＣＶＤ法などを用いて、窒化シリコン膜、酸化シリコン膜、または、これらの積層膜を形成する。本実施の形態では、プラズマＣＶＤ法を用いて酸化シリコン膜を１００ｎｍの厚さで形成した後、窒化シリコン膜を３００ｎｍの厚さで形成して積層膜とした。
【０１４２】
続いて、当該積層膜を写真製版および微細加工技術によりパターニングすることで、画素電極８上、ゲート端子パッド２４上、補助容量端子パッド２５上、ソース端子パッド２６上および平面視的に補助容量配線１０３とブリッジ配線１０５とが交差する部分の上の電極間絶縁膜１６を除去して第２のコンタクトホール１５を形成することで、図１５に示した断面構成を得る。
【０１４３】
本実施の形態では、第２のコンタクトホール１５の直径は７μｍとした。なお、額縁領域２０３（図１）では、走査信号駆動回路２０５（図１）または表示信号駆動回路２０６（図１）と接続するための端子は、ゲート配線１０１またはソース配線１０４と同じ層構造によって形成される。
【０１４４】
続いて、基板１全面に共通電極１７となる透明導電膜として、スパッタ法などを用いて、ＩＴＯ膜またはＩＺＯ膜を形成する。本実施の形態では、スパッタ法を用いてＩＺＯ膜を８０ｎｍの厚さで形成した。
【０１４５】
その後、当該ＩＺＯ膜を写真製版および微細加工技術によりパターニングすることで、共通電極１７が形成される。このとき、非表示領域の第２のコンタクトホール１５に埋め込まれたＩＺＯ膜もパターニングされ、上部ゲート端子パッド３４、上部補助容量端子パッド３５、上部ソース端子パッド３６および上部共通端子パッド２０が形成され、図１１に示した断面構成を得ることができる。
【０１４６】
このようにして完成したＴＦＴ基板２００の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を用いてＴＦＴ基板２００と対向基板とを一定の間隙を保って貼り合せた後、真空注入法等を用いて、液晶注入口から液晶を注入する。そして、液晶注入口を封止することで液晶セルを得る。その後、液晶セルの両面に偏光板を貼り付けて、駆動回路を接続し、バックライトユニットを取り付けることで、液晶表示装置が完成する。
【０１４７】
以上説明した実施の形態２のＴＦＴ基板の製造方法によれば、エッチングストッパ型ＴＦＴの製造工程に、工程を追加することなく、画素開口率の高いＦＦＳ方式の液晶表示装置を製造することができる。
【０１４８】
なお、以上説明した実施の形態２では、スリット開口部を有する電極を共通電極とした構成を示したが、スリット開口部を有する電極を画素電極としても良い。その場合は、ドレイン電極５が図１０における上層の共通電極１７に接続されるように構成すれば良い。この構成においても画素開口率が向上するという効果は同じである。
【０１４９】
＜実施の形態３＞
次に、図１６および図１７を参照して、実施の形態３のＴＦＴ基板、より具体的にはＴＮ方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１６は、図１に示した画素２０４の平面構成を示す平面図であり、図１７は、図１６におけるＸ−Ｘ線での断面構成(表示領域部の断面構成)を示す断面図である。
【０１５０】
＜ＴＦＴ基板の画素の構成＞
図１６に示すように、実施の形態３に係るＴＦＴ基板の平面構成は、図２を用いて説明した実施の形態１のＴＦＴ基板の平面構成と基本的には同じであるが、図１６において実線で囲まれた領域ＲＲにおいては、その断面構成が実施の形態１のＴＦＴ基板の断面構成とは異なっている。
【０１５１】
すなわち、図１７に示されるように、表示領域においては、半導体膜３、ゲート配線１０１（図示されず）および補助容量配線１０３をゲート絶縁膜１１およびチャネル保護膜１２が覆っているが、平面視で補助容量配線１０３と画素電極８とが重畳しない領域の基板１上はゲート絶縁膜１１およびチャネル保護膜１２で覆われていない。図１６においては画素領域のうちゲート絶縁膜１１およびチャネル保護膜１２が形成されていない領域を領域ＲＲとして実線で囲んで示している。
【０１５２】
なお、チャネル保護膜１２を貫通するように設けられた第１のコンタクトホール１３内にソース電極４とドレイン電極５とが埋め込まれることで、半導体膜３にソース電極４とドレイン電極５とが電気的に接続される構成となっている点は実施の形態１のＴＦＴ基板と同じである。
【０１５３】
ソース電極４は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、ソース配線１０４（図２）に接続されている。
【０１５４】
すなわち、ソース電極４およびソース配線１０４およびドレイン電極５は、下層側となる下部透明導電膜６と、上層側となる上部金属膜７との積層膜で構成される。
【０１５５】
ソース配線１０４は、チャネル保護膜１２上に形成され、基板１上においてゲート配線１０１と交差する方向に直線的に延在するように配設され、ソース配線１０４とゲート配線１０１との交差部において分岐した部分がゲート配線１０１の上方に延在してソース電極４となっている。
【０１５６】
ドレイン電極５は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、画素電極８に接続されている。
【０１５７】
すなわち、ドレイン電極５も下部透明導電膜６と上部金属膜７との積層膜で構成され、ドレイン電極５の下部透明導電膜６が、半導体膜３上からさらに延在して画素電極８を形成している。なお、画素電極８は、平面視でゲート配線１０１、補助容量配線１０３と重畳しない領域において基板１上に下部透明導電膜６が直接接して形成される。
【０１５８】
このように、実施の形態３に係るＴＦＴ基板は、画素電極８が形成される領域において、平面視でゲート配線１０１、補助容量配線１０３と重畳しない領域ではチャネル保護膜１２とゲート絶縁膜１１が除去され、画素電極８が基板１上に直接接するように構成されている。このため、ゲート絶縁膜１１とチャネル保護膜１２の面積が最小限となり、脱離ガス、特に水素と水の総量を削減することができ、半導体膜３が還元されることを抑制して、薄膜トランジスタの信頼性を向上することができる。
【０１５９】
また、画素電極８の下層に、酸化シリコン膜、窒化シリコン膜およびその積層膜がないため、これらの絶縁膜および積層膜による干渉効果、光吸収が低減される。すなわち、画素電極８の光透過率を向上することができ、結果的に画素開口率を向上させることと同義となる。
【０１６０】
なお、以上説明した実施の形態においては、表示領域において、平面視で補助容量配線１０３と画素電極８とが重畳しない領域の基板１上はゲート絶縁膜１１およびチャネル保護膜１２で覆われていない構成を示したが、非表示領域においてもゲート絶縁膜１１およびチャネル保護膜１２で覆われていない領域を設けても良い。
【０１６１】
＜製造方法＞
次に、本発明に係る実施の形態３のＴＦＴ基板の製造方法について説明する。実施の形態３のＴＦＴ基板は、図７を用いて説明した実施の形態１のＴＦＴ基板の製造方法において、チャネル保護膜１２に第１のコンタクトホール１３を形成する際に、ゲート電極２、ゲート配線１０１、補助容量配線１０３を覆う領域以外のチャネル保護膜１２およびゲート絶縁膜１１を除去する。このような構成は、写真製版のマスクパターンを変更することで実現できる。その他の工程は、図４〜図９を用いて説明した実施の形態１のＴＦＴ基板の製造方法と同一であるので、説明は省略する。
【０１６２】
以上説明した実施の形態３のＴＦＴ基板の製造方法によれば、エッチングストッパ型ＴＦＴの製造工程に、工程を追加することなく、容易に、かつ安価に、信頼性の高い薄膜トランジスタと、画素開口率の高いＴＮ方式の液晶表示装置を製造することができる。
【０１６３】
＜実施の形態４＞
次に、図１８および図１９を参照して、実施の形態４のＴＦＴ基板、より具体的にはＦＦＳ方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１８は、図１に示した画素２０４の平面構成を示す平面図であり、図１９は、図１８におけるＸ−Ｘ線での断面構成(表示領域部の断面構成)を示す断面図である。
【０１６４】
＜ＴＦＴ基板の画素の構成＞
図１８に示すように、実施の形態４に係るＴＦＴ基板の平面構成は、図１０を用いて説明した実施の形態２のＴＦＴ基板の平面構成と基本的には同じであるが、図１８において実線で囲まれた領域ＲＲにおいては、その断面構成が実施の形態２のＴＦＴ基板の断面構成とは異なっている。
【０１６５】
すなわち、図１９に示されるように、表示領域においては、半導体膜３、ゲート配線１０１（図示されず）および補助容量配線１０３をゲート絶縁膜１１およびチャネル保護膜１２が覆っているが、平面視で補助容量配線１０３と画素電極８とが重畳しない領域の基板１上はゲート絶縁膜１１およびチャネル保護膜１２で覆われていない。図１８においては画素領域のうちゲート絶縁膜１１およびチャネル保護膜１２が形成されていない領域を領域ＲＲとして実線で囲んで示している。
【０１６６】
なお、チャネル保護膜１２を貫通するように設けられた第１のコンタクトホール１３内にソース電極４とドレイン電極５とが埋め込まれることで、半導体膜３にソース電極４とドレイン電極５とが電気的に接続される構成となっている点は実施の形態１のＴＦＴ基板と同じである。
【０１６７】
ソース電極４は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、ソース配線１０４（図２）に接続されている。
【０１６８】
すなわち、ソース電極４およびソース配線１０４およびドレイン電極５は、下層側となる下部透明導電膜６と、上層側となる上部金属膜７との積層膜で構成される。
【０１６９】
ソース配線１０４は、チャネル保護膜１２上に形成され、基板１上においてゲート配線１０１と交差する方向に直線的に延在するように配設され、ソース配線１０４とゲート配線１０１との交差部において分岐した部分がゲート配線１０１の上方に延在してソース電極４となっている。
【０１７０】
ドレイン電極５は、チャネル保護膜１２を貫通して半導体膜３に接すると共に、チャネル保護膜１２上においてチャネル領域の外側に延在するように形成され、画素電極８に接続されている。
【０１７１】
すなわち、ドレイン電極５も下部透明導電膜６と上部金属膜７との積層膜で構成され、ドレイン電極５の下部透明導電膜６が、半導体膜３上からさらに延在して画素電極８を形成している。なお、画素電極８は、平面視でゲート配線１０１、補助容量配線１０３と重畳しない領域において基板１上に下部透明導電膜６が直接接して形成される。
【０１７２】
このように、実施の形態４に係るＴＦＴ基板は、画素電極８が形成される領域において、平面視でゲート配線１０１、補助容量配線１０３と重畳しない領域ではチャネル保護膜１２とゲート絶縁膜１１が除去され、画素電極８が基板１上に直接接するように構成されている。このため、ゲート絶縁膜１１とチャネル保護膜１２の面積が最小限となり、脱離ガス、特に水素と水の総量を削減することができ、半導体膜３が還元されることを抑制して、薄膜トランジスタの信頼性を向上することができる。
【０１７３】
また、画素電極８の下層に、酸化シリコン膜、窒化シリコン膜およびその積層膜がないため、これらの絶縁膜および積層膜による干渉効果、光吸収が低減される。すなわち、画素電極８の光透過率を向上することができ、結果的に画素開口率を向上させることと同義となる。
【０１７４】
なお、以上説明した実施の形態においては、表示領域において、平面視で補助容量配線１０３と画素電極８とが重畳しない領域の基板１上はゲート絶縁膜１１およびチャネル保護膜１２で覆われていない構成を示したが、非表示領域においてもゲート絶縁膜１１およびチャネル保護膜１２で覆われていない領域を設けても良い。
【０１７５】
＜製造方法＞
次に、本発明に係る実施の形態４のＴＦＴ基板の製造方法について説明する。実施の形態４のＴＦＴ基板は、図２を用いて説明した実施の形態２のＴＦＴ基板の製造方法において、チャネル保護膜１２に第１のコンタクトホール１３を形成する際に、ゲート電極２、ゲート配線１０１、補助容量配線１０３を覆う領域以外のチャネル保護膜１２およびゲート絶縁膜１１を除去する。このような構成は、写真製版のマスクパターンを変更することで実現できる。その他の工程は、図１２〜図１５を用いて説明した実施の形態２のＴＦＴ基板の製造方法と同一であるので、説明は省略する。
【０１７６】
以上説明した実施の形態４のＴＦＴ基板の製造方法によれば、エッチングストッパ型ＴＦＴの製造工程に、工程を追加することなく、容易に、かつ安価に、信頼性の高い薄膜トランジスタと、画素開口率の高いＦＦＳ方式の液晶表示装置を製造することができる。
【０１７７】
＜変形例＞
以上説明した実施の形態１〜４のＴＦＴにおいては、ソース電極４およびドレイン電極５を半導体膜３に電気的に接続するために第１のコンタクトホール１３を用いた構成を説明した。しかしながら、この構成に限ったものではなく、ソース電極４およびドレイン電極５を半導体膜３に直接電気的に接続することも可能である。
【０１７８】
例えば、チャネル保護膜１２を半導体層３上であってソース電極４とドレイン電極５との間のみ形成する構成も可能である。その場合、チャネル保護膜１２のエッチングによりゲート絶縁膜１１の酸化シリコン膜が除去されないように、酸化シリコン膜の膜厚を厚く形成すれば良い。
【０１７９】
これにより、ゲート絶縁膜１１を構成する窒化シリコン膜からの脱離ガス（水素や水）の影響を抑制することができ、半導体膜３の還元反応を抑制して、ＴＦＴの信頼性が向上する。
【０１８０】
＜他の適用例＞
以上説明した本発明に係る実施の形態１〜４のＴＦＴ基板は、透過型の液晶表示装置に適用されるものとして説明を行ったが、ＴＦＴをアクティブスイッチ素子に用いる表示機器、例えば、有機ＥＬ（Electro Luminescence）表示装置、電子ペーパーなどに適用することも可能である。特に開口率が求められるボトムエミッション型の有機ＥＬ表示装置に適用することにより、明るく鮮明な表示が可能となる。
【０１８１】
以上説明した本発明に係る実施の形態１、３のＴＦＴ基板は、ＴＮ方式の液晶表示装置に適用され、実施の形態２、４のＴＦＴ基板は、ＦＦＳ方式の液晶表示装置に適用されるものとして説明を行ったが、その他の表示方式の液晶表示装置にも適用することが可能である。
【０１８２】
例えば、ＶＡ（vertical alignment）方式、In-Plane-Switching方式などの液晶表示装置への適用が可能であり、何れの方式に適用する場合でも画素開口率が向上する効果を得ることができる。
【０１８３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１８４】
１  基板、２  ゲート電極、３  半導体膜、４  ソース電極、５  ドレイン電極、６  下部透明導電膜、７  上部金属膜、８  画素電極、１１  ゲート絶縁膜、１２  チャネル保護膜、１３  第１のコンタクトホール、１４  保護絶縁膜、１６  電極間絶縁膜、１０１  ゲート配線、１０３  補助容量配線、１０４  ソース配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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