(57)【特許請求の範囲】
【請求項１】
抵抗変化素子を含むメモリセルと、
前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値未満である第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準値以上である第２の抵抗状態とするために前記第１の書込みパルスと逆極性の第２の書込みパルスを印加する第２の書込み処理と、を行うことが可能な制御回路と、を有し、
前記制御回路は、前記第１の書込み処理において、前記メモリセルに対して前記第１の書込みパルスを印加する前に、前記第１の書込みパルスと同極性で、前記第１の書込みパルスよりパルス幅が短い第１のパルスと、前記第２の書込みパルスと同極性の第２のパルスと、をこの順で印加し、さらに、
前記第１の書込み処理の後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出す読取りパルスを印加し、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して前記第２のパルスを印加した上で再度前記第１の書込みパルスを印加し、その後再度前記読取りパルスを印加して前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理を行う、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記第１の書込み処理において、前記メモリセルに対して前記第１の書込みパルスを印加する前に、前記第１のパルスと前記第２のパルスのセットを複数回印加する、半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記第１のパルスの電圧は、前記第１の書込みパルスの電圧以上である、半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理を、前記抵抗変化素子が前記第１の抵抗状態となるまで、もしくは予め設定された所定の上限回数に達するまで繰り返す、半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記第２の書込み処理において、前記メモリセルに対して前記第２の書込みパルスを印加した後、次に前記第１の書込み処理が行われるまでの間に、前記第２の書込みパルスと同極性で、前記第２の書込みパルスより電圧が小さい第３のパルスを印加する、半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
前記抵抗変化素子を形成する抵抗変化層を挟む２つの電極のうち、前記第１の書込み処理を行う際に正電圧が印加される側の電極を構成する第１の金属層は、前記抵抗変化層を形成する材料よりも酸素と反応しやすい特性を有する金属を含んで形成されている、半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記抵抗変化素子を形成する抵抗変化層を挟む２つの電極のうち、前記第２の書込み処理を行う際に正電圧が印加される側の電極を構成する第２の金属層は、所定の貴金属を含んで形成されている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特に、抵抗変化素子を用いた半導体記憶装置に適用可能な技術である。
【背景技術】
【０００２】
不揮発性メモリの一つに、抵抗変化素子における低抵抗状態（Ｏｎ状態）と高抵抗状態（Ｏｆｆ状態）との抵抗値の違いを利用した抵抗変化型メモリ（ＲｅＲＡＭ）がある。
【０００３】
ＲｅＲＡＭにおける書込み動作の安定性や信頼性、メモリ保持特性などを向上させる技術として、例えば、特許文献１（特許第４８３８３９９号公報）には、第１電圧のパルスが印加されると第１抵抗状態から第２抵抗状態へと変化し、第１電圧とは極性が異なる第２電圧のパルスが印加されると第２抵抗状態から第１抵抗状態へと変化する特性を有する抵抗変化型素子に対して、第１抵抗状態から第２抵抗状態に変化させるときに、少なくとも、第１電圧のパルスと、第２電圧よりも電圧の絶対値が小さく、かつ、第２電圧と極性が等しい第３電圧のパルスと、第１電圧のパルスとを、この順で印加する手法が記載されている。
【０００４】
また、特許文献２（特許第５２５０７２６号公報）には、抵抗変化型素子を第１抵抗状態から第２抵抗状態に変化させるためのステップとして、弱書込みステップと、それに続く通常書込みステップとを含み、弱書込みステップでは、抵抗変化型素子に対して第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって第２抵抗状態にした後に、第２電圧と同極性で絶対値が第２電圧および第３電圧よりも小さい第４電圧のパルスを印加することによって第１抵抗状態と第２抵抗状態の間の抵抗値をもつ中間抵抗状態に遷移させ、通常書き込みステップでは、抵抗変化型素子に対して第１電圧のパルスを少なくとも１回印加することによって中間抵抗状態から第２抵抗状態に遷移させる手法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４８３８３９９号公報
【特許文献２】特許第５２５０７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＲｅＲＡＭにおける性能向上のためにメモリウィンドウ（Ｏｎ状態の抵抗値であるＯｎ抵抗とＯｆｆ状態の抵抗値であるＯｆｆ抵抗との比）を広げるには、Ｏｆｆ状態とする書込み（Ｏｆｆ書込み）の際の条件を強くして（例えば、Ｏｆｆ書込みの際に印加するパルス電圧の振幅を大きくする、パルス幅を長くする、パルス電流を大きくする、等）、Ｏｆｆ抵抗を高抵抗化することが有効である。しかしながら、Ｏｆｆ書込みの条件を過度に強くした場合、その後にＯｎ状態に遷移させたときのＯｎ状態の保持特性が劣化する傾向がある。すなわち、メモリウィンドウの確保と、Ｏｎ状態の保持特性にはトレードオフの関係が存在する。
【０００７】
この点、例えば、特許文献１に記載された技術では、書込み後の抵抗の安定性を高め、ベリファイ（Ｖｅｒｉｆｙ）成功率を向上させることを目的として、１回目の第１電圧のパルスに重ねて２回目の第１電圧のパルスを印加する前に、これとは逆極性の第３電圧のパルスを印加している。一方で、この場合に書込み後の保持特性を考慮すると、第１電圧のパルスを長くする必要性が生じ、その結果、長いパルスを重ねて印加することになるため、書込み時間や書込みエネルギーが増大し得るという課題を有する。
【０００８】
また、例えば、特許文献２に記載された技術では、弱書込みステップにおいて印加する第３電圧のパルスと、通常書込みステップにおいて印加する同極性の第１電圧のパルスとにおいて、消費電力低減の観点から、第３電圧の絶対値を第１電圧よりも小さくすることが主に想定されている。この場合、例えば、低抵抗化（Ｏｎ書込み）の際に、低抵抗状態（抵抗変化素子において導電性のフィラメントがつながった状態）となる確率・程度が低下することで、保持不良の修復機能が低下し、十分な効果が得られない場合があるという課題を有する。
【０００９】
すなわち、本願の課題は半導体記憶装置の信頼性を向上させることにある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態による半導体記憶装置は、抵抗変化素子を含むメモリセルと、前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値未満である第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準値以上である第２の抵抗状態とするために前記第１の書込みパルスと逆極性の第２の書込みパルスを印加する第２の書込み処理と、を行うことが可能な制御回路と、を有するものである。前記制御回路は、前記第１の書込み処理において、前記メモリセルに対して前記第１の書込みパルスを印加する前に、前記第１の書込みパルスと同極性で、前記第１の書込みパルスよりパルス幅が短い第１のパルスと、前記第２の書込みパルスと同極性の第２のパルスと、をこの順で印加する。
【発明の効果】
【００１１】
上記一実施の形態によれば、半導体記憶装置の信頼性を向上させることができる。特に、抵抗変化素子からなる半導体記憶装置において、メモリウィンドウを確保しつつ、Ｏｎ状態の保持特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】バイポーラ型ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。
【図２】メモリセルの構成例について概要を示した図である。
【図３】ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【図４】メモリセルをＯｎ状態とする書込みおよびＯｆｆ状態とする書込みを行う際のそれぞれの通常の印加電圧の波形例を示した図である。
【図５】本発明の実施の形態１におけるメモリセルをＯｎ状態とする書込みおよびＯｆｆ状態とする書込みを行う際のそれぞれの印加電圧の波形例を示した図である。
【図６】本発明の実施の形態１における書込みおよび読込みのシーケンスの具体例を示した図である。
【図７】本発明の実施の形態１におけるＯｎ書込み方式による場合と従来方式による場合のＯｎ抵抗とＯｆｆ抵抗の分布状況の例を示した図である。
【図８】本発明の実施の形態１におけるＯｎ書込み方式による場合と従来方式による場合のＯｎ状態の保持特性の例を示した図である。
【図９】本発明の実施の形態１におけるＯｎ書込み方式において試行パルスと主パルスのパルス幅を変化させた場合のＯｎ状態の保持特性の例を示した図である。
【図１０】本発明の実施の形態２におけるＯｎ書込み方式において試行パルスの電圧を変化させた場合のＯｎ状態の保持特性の例を示した図である。
【図１１】本発明の実施の形態２における抵抗変化素子の動作および効果の例について概要を示した図である。
【図１２】（ａ）、（ｂ）は、本発明の実施の形態２における試行パルスの条件を変えた場合の抵抗変化素子の動作および効果の例について概要を示した図である。
【図１３】本発明の実施の形態３におけるＯｎ書込み方式のシーケンスと試行パルスおよびリセットパルスの繰り返し回数を変化させた場合のＯｎ状態の保持特性の例を示した図である。
【図１４】本発明の実施の形態４におけるＯｎ書込み方式のシーケンスの例を示した図である。
【図１５】本発明の実施の形態５におけるＯｎ書込みおよびＯｆｆ書込みを行う際のそれぞれの印加電圧の波形例を示した図である。
【図１６】本発明の実施の形態６における抵抗変化素子の構造および動作の例について概要を示した図である。
【図１７】クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。
【図１８】クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
上述したように、ＲｅＲＡＭに対する書込みにおいて、メモリウィンドウの確保と、Ｏｎ状態の保持特性にはトレードオフの関係が存在する。ここで、本願の発明者らは、Ｏｎ書込みの際に、最初に短時間のＯｎパルスを印加した後、Ｏｆｆ書込みの際のパルスと同極性（すなわち、Ｏｎパルスとは逆極性）で、絶対値の小さいパルスを印加し、その後、より長時間のＯｎパルスを印加するシーケンスをとることで、メモリウィンドウを確保しつつ、Ｏｎ状態の保持特性を改善できることを見出した。
【００１５】
そこで、以下に示す実施の形態では、抵抗変化素子を不揮発記憶素子として用いる抵抗変化型メモリ、特に、低抵抗化書込み（Ｏｎ書込み）と高抵抗化書込み（Ｏｆｆ書込み）で極性の異なるパルスを印加するバイポーラ型ＲｅＲＡＭに対するＯｎ書込みの際に、上記のシーケンスをとることで、メモリウィンドウを確保しつつ、Ｏｎ状態の保持特性を改善して、ＲｅＲＡＭの性能を向上させる。
【００１６】
（実施の形態１）
図１は、バイポーラ型ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。抵抗変化素子ＶＲは、抵抗変化層ＶＲＬが金属層Ｍ１と金属層Ｍ２とによって挟まれている構成を有し、金属層Ｍ１と金属層Ｍ２がそれぞれ第１の電極と第２の電極を成している。金属層Ｍ１を基準に金属層Ｍ２に正の電圧を印加することで抵抗変化層ＶＲＬを低抵抗状態（Ｏｎ状態）に変化させ、金属層Ｍ２を基準に金属層Ｍ１に正の電圧を印加することで抵抗変化層ＶＲＬを高抵抗状態（Ｏｆｆ状態）にそれぞれ変化させることができる。Ｏｎ状態とＯｆｆ状態をそれぞれ０と１または１と０に対応させることで、１ビットの情報を記憶する。
【００１７】
抵抗変化層ＶＲＬは、例えば、金属酸化物（例えば、タンタル酸化物、チタン酸化物、ジルコニウム酸化物、またはハフニウム酸化物）により形成されている。この場合、抵抗変化層ＶＲＬは、単層膜であってもよいし、積層膜であってもよい。抵抗変化層ＶＲＬが積層膜である場合、抵抗変化層ＶＲＬは、例えば、元素の種類の組み合わせが互いに異なる積層膜であってもよいし、元素の種類の組み合わせが互いに同一の積層膜であってもよい。この場合、積層膜の各層の酸素組成比が互いに異なる。なお、抵抗変化層ＶＲＬの膜厚は、例えば、１．５ｎｍ以上３０ｎｍ以下である。金属層Ｍ１および金属層Ｍ２は、それぞれ、例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、または白金などにより形成されている。
【００１８】
図２は、ＲｅＲＡＭにおけるメモリセルの構成例について概要を示した図である。メモリセルＭＣは、図１に示した抵抗変化素子ＶＲと、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタからなる選択トランジスタＴＲとを組み合わせて構成することができる。選択トランジスタＴＲは、ビット線ＢＬとプレート線ＰＬの間の電位差を抵抗変化素子ＶＲに印加するか遮断するかを制御する選択トランジスタである。
【００１９】
抵抗変化素子ＶＲは、一方の端子がプレート線ＰＬに、他方の端子が選択トランジスタＴＲを介してビット線ＢＬにそれぞれ接続され、また、選択トランジスタＴＲのゲートはワード線ＷＬに接続されている。ビット線ＢＬの電位とプレート線ＰＬの電位のいずれを他方より高電位とするかによって、抵抗変化素子ＶＲに印加する電圧の極性を切り替えることができる。
【００２０】
金属層Ｍ１と金属層Ｍ２のいずれをビット線ＢＬに接続するかは特に限定されないが、以下では、金属層Ｍ１がビット線ＢＬと接続されているものとして説明する。また、選択トランジスタＴＲは、Ｎチャネル型もしくはＰチャネル型のいずれであるかは限定されないが、以下では、ゲートに正電圧を印加することでソースとドレインとが導通するＮチャネル型であるものとして説明する。なお、Ｐチャネル型の場合は、ゲートに負電圧を印加することでソースとドレインとが導通する。
【００２１】
図３は、ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図２に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図３に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００２２】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３およびプレート線ＰＬ０〜ＰＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、およびプレート線ＰＬ０〜ＰＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。同様に、プレート線ＰＬ０〜ＰＬ３は図中の上方にて図示しないプレート線制御回路に接続される。
【００２３】
各制御回路は、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬに適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線ＢＬまたはプレート線ＰＬに流れる電流を検知して、所望のメモリセルＭＣが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００２４】
例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１とプレート線ＰＬ１を高電位とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１とビット線ＢＬ１を高電位とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３と、全てのプレート線ＰＬ０〜ＰＬ３をゼロ電位とすればよい。
【００２５】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ワード線ＷＬ１とプレート線ＰＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位とし、ワード線ＷＬ１を高電位とする。そして、プレート線ＰＬ１に書込み時より十分低い電圧を印加して、ビット線ＢＬ１またはプレート線ＰＬ１に流れる電流を検出すればよい。
【００２６】
以上の動作において、ワード線ＷＬ１以外に接続されたメモリセルＭＣでは、選択トランジスタＴＲが非導通となって抵抗変化素子ＶＲに電圧は印加されない。また、ビット線ＢＬ１およびプレート線ＰＬ１以外に接続されたメモリセルＭＣでは、ビット線ＢＬ０、ＢＬ２、ＢＬ３とプレート線ＰＬ０、ＰＬ２、ＰＬ３とが同電位となるため抵抗変化素子ＶＲに電圧は印加されない。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しにおいても同様の手法で書込みや読出しが可能である。
【００２７】
図４は、メモリセルＭＣをＯｎ状態とする書込みおよびＯｆｆ状態とする書込みを行う際のそれぞれの通常の印加電圧の波形例を示した図である。図２に示したメモリセルＭＣの抵抗変化素子ＶＲを低抵抗状態（Ｏｎ状態）とするためには、抵抗変化素子ＶＲのプレート線ＰＬ側にビット線ＢＬ側より高い電圧を印加するが、通常は図４の左側に示すようにパルス状に１回印加する。そのためには、例えば、プレート線ＰＬ側の電位をビット線ＢＬの電位より高い状態とした上で（図４の例では、ＰＬ側をＶｏｎ、ＢＬ側をゼロ電位としている）、所定の期間、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させればよい。もしくは、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させた状態で、プレート線ＰＬとビット線ＢＬとの間にプレート線ＰＬ側を正電位とするパルス電圧を印加すればよい。
【００２８】
逆に、抵抗変化素子ＶＲを高抵抗状態（Ｏｆｆ状態）とするためには、抵抗変化素子ＶＲのビット線ＢＬ側にプレート線ＰＬ側より高い電圧を図４の右側に示すようにパルス状に１回印加する（上記のＯｎ状態とするパルスとは印加する電圧が逆極性であることから、逆方向のパルスとして示す）。そのためには、例えば、ビット線ＢＬ側の電位をプレート線ＰＬの電位より高い状態とした上で（図４の例では、ビット線ＢＬ側をＶｏｆｆ、プレート線ＰＬ側をゼロ電位としている）、所定の期間、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させればよい。もしくは、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させた状態で、ビット線ＢＬとプレート線ＰＬとの間にビット線ＢＬ側を正電位とするパルス電圧を印加すればよい。
【００２９】
図５は、実施の形態１におけるメモリセルＭＣをＯｎ状態とする書込みおよびＯｆｆ状態とする書込みを行う際のそれぞれの印加電圧の波形例を示した図である。図５の例において、右側のＯｆｆ書込みの印加波形の例は、図４に示した通常のものと同じである。なお、図５の例では、Ｏｆｆ書込みの際の通常の印加電圧をＶｏｆｆ１とし、印加時間をＴｏｆｆ１とすることを示している。
【００３０】
左側のＯｎ書込みの印加波形の例では、図４に示したものと異なり、通常のＯｎ書込みパルス（以下では「Ｍａｉｎ  ｐｕｌｓｅ」、「主パルス」などと記載する場合がある）を印加する前に、主パルスと同極性で、かつパルス幅が短いＯｎパルス（以下では「Ｔｒｉａｌ  ｐｕｌｓｅ」、「試行パルス」などと記載する場合がある）を印加し、さらにその後、Ｏｎパルスとは逆極性のパルス（以下では「Ｒｅｃｏｖｅｒｙ  ｐｕｌｓｅ」、「リセットパルス」などと記載する場合がある）を印加するシーケンスをとる。
【００３１】
ここで、図中の試行パルスの印加時間（パルス幅）Ｔｏｎ２は、主パルスにおける印加時間Ｔｏｎ１よりも短いものとする。すなわち、Ｔｏｎ２＜Ｔｏｎ１の関係を有する。また、試行パルスの印加電圧Ｖｏｎ２は、主パルスにおける印加電圧Ｖｏｎ１と同じかこれより大きいものとする。すなわち、｜Ｖｏｎ２｜≧｜Ｖｏｎ１｜の関係を有する。さらに、リセットパルスの印加時間Ｔｏｆｆ２は、右側の図の通常のＯｆｆ書込みパルスにおける印加時間Ｔｏｆｆ１よりも短いものとする。すなわち、Ｔｏｆｆ２＜Ｔｏｆｆ１の関係を有する。また、リセットパルスの印加電圧Ｖｏｆｆ２は、通常のＯｆｆ書込みパルスにおける印加電圧Ｖｏｆｆ１よりも小さいものとする。すなわち、｜Ｖｏｆｆ２｜＜｜Ｖｏｆｆ１｜の関係を有する。
【００３２】
図６は、実施の形態１における書込みおよび読込みのシーケンスの具体例を示した図である。ここでは、Ｏｎ書込みのシーケンスにおいて、２．５Ｖ／２ｕｓの主パルス（Ｍａｉｎ  ｐｕｌｓｅ）を印加する前に、まず、主パルスと同極性で、パルス幅が１００ｎｓと短い試行パルス（Ｔｒｉａｌ  ｐｕｌｓｅ）を印加し、さらに主パルスとは逆極性の１．５Ｖ／２０ｎｓのリセットパルス（Ｒｅｃｏｖｅｒｙ  ｐｕｌｓｅ）を印加していることを示している。また、Ｏｆｆ書込みパルスは２．５Ｖ／１００ｎｓであり、読込み（Ｒｅａｄ）パルスの印加電圧は０．５Ｖであることを示している。
【００３３】
図７は、本実施の形態におけるＯｎ書込み方式による場合と従来方式による場合のＯｎ抵抗とＯｆｆ抵抗の分布状況の例を示した図である。ここでは、図６に示したＯｎ書込みシーケンスと、従来方式による主パルスのみ印加するＯｎ書込みのそれぞれについて、２Ｍｂメモリセルアレイで評価したＯｎ抵抗値とＯｆｆ抵抗値の累積度数分布を示している。図示するように、本実施の形態におけるＯｎ書込みシーケンスをとった場合でも、従来方式の場合と概ね同様の抵抗分布が得られている。すなわち、同程度のメモリウィンドウ（Ｏｎ抵抗とＯｆｆ抵抗の比）が得られている。
【００３４】
図８は、本実施の形態におけるＯｎ書込み方式による場合と従来方式による場合のＯｎ状態の保持特性の例を示した図である。ここでは、図６に示したＯｎ書込みシーケンスと、従来方式による主パルスのみ印加するＯｎ書込みのそれぞれについて、２Ｍｂメモリセルアレイで評価したＯｎ状態の２００℃における保持不良の時間依存性を示している。なお、Ｏｎ抵抗が３０ｋΩを超えたビットを保持不良ビットとしている。図８からは、本実施の形態におけるＯｎ書込み方式により、Ｏｎ状態の保持特性が向上することが分かる。すなわち、図７の内容も併せて考慮すると、本実施の形態によるＯｎ書込み方式により、メモリウィンドウに影響を及ぼすことなくＯｎ状態の保持特性が向上することが分かる。
【００３５】
図９は、本実施の形態におけるＯｎ書込み方式において試行パルスと主パルスのパルス幅を変化させた場合のＯｎ状態の保持特性の例を示した図である。ここでは、上段の図に示したようなＯｎ書込みシーケンスにおいて、試行パルス（Ｔｒｉａｌ  ｐｕｌｓｅ）の幅（Ｔｐｌ１）と、主パルス（Ｍａｉｎ  ｐｕｌｓｅ）の幅（Ｔｐｌ２）の和（Ｔｐｌ１＋Ｔｐｌ２）を変化させたときの、２Ｍｂメモリセルアレイで評価したＯｎ状態の２００℃における保持不良ビット率を下段のグラフに示している。なお、上述した図８の場合と同様に、Ｏｎ抵抗が３０ｋΩを超えたビットを保持不良ビットとしている。
【００３６】
図９では、主パルスの幅であるＴｐｌ２を０．５ｕｓ、１．０ｕｓ、２．０ｕｓの３種類とし、それぞれに対して試行パルスの幅であるＴｐｌ１を変化させたときの保持不良ビット率のＴｐｌ１依存性を示している。また、リファレンス（ｒｅｆ．）として主パルスのみを単独で印加した場合のパルス幅（Ｔｐｌ２）に対する保持不良ビット率も併せて示している。
【００３７】
図９からは、Ｔｐｌ２依存性について、主パルスを０．５ｕｓまで短くするとＯｎ状態の保持不良ビット率は増加するが、Ｔｐｌ２が１．０ｕｓ程度までは、短時間化してもＯｎ状態の保持不良ビット率は増加しないことが分かる。また、Ｔｐｌ２が１．０ｕｓ程度までであれば、保持不良ビット率のＴｐｌ１依存性は小さく（Ｔｐｌ１が変化しても保持不良ビット率はあまり変化しない）、Ｔｐｌ１を１０ｎｓまで短くすることができることが分かる。
【００３８】
これを従来方式のリファレンス（ｒｅｆ．）と比較すると、リファレンスではＴｐｌ２を短くすると保持不良ビット率が増大する（例えば、１．５ｕｓまで短くすると０．０１を超えてしまう）。これに対し、本実施の形態のＯｎ書込み方式では、主パルスのＴｐｌ２を１ｕｓまで短くしても、Ｏｎ状態の保持不良ビット率を０．００２〜０．００３程度に低く抑えることができる。すなわち、単一の主パルス（Ｏｎ書込みパルス）を印加する従来方式に比べて短いパルス幅で保持不良ビット率を低減させることができ、Ｏｎ書込み時に要するエネルギーを低減させることができる。
【００３９】
以上に示したように、実施の形態１のＲｅＲＡＭによれば、上述したようなＯｎ書込みのシーケンスをとることで、メモリウィンドウに影響を及ぼすことなくＯｎ状態の保持特性を向上させることができる。また、単一の主パルス（Ｏｎ書込みパルス）を印加する従来方式に比べてＯｎ書込み時に要するエネルギーを低減させる、すなわち低消費電力でのＯｎ書込みを可能とすることができる。
【００４０】
（実施の形態２）
本実施の形態では、上記の実施の形態１のＲｅＲＡＭにおけるＯｎ書込みシーケンスにおいて、試行パルス（Ｔｒｉａｌ  ｐｕｌｓｅ）の印加電圧（Ｖｐｌ１）を好適化する。図１０は、本実施の形態におけるＯｎ書込み方式において試行パルスの電圧を変化させた場合のＯｎ状態の保持特性の例を示した図である。ここでは、試行パルスの幅であるＴｐｌ１を２０ｎｓ、１００ｎｓの２種類とし、それぞれに対して試行パルスの電圧（Ｖｐｌ１）を１．８Ｖ、２．２Ｖ、２．５Ｖと変化させたときの、２Ｍｂメモリセルアレイで評価したＯｎ状態の２００℃における保持不良ビット率のＶｐｌ１依存性を示している。なお、上述した図８、図９の場合と同様に、Ｏｎ抵抗が３０ｋΩを超えたビットを保持不良ビットとしている。
【００４１】
図１０に示すように、Ｔｐｌ１が２０ｎｓの場合も１００ｎｓの場合も、Ｖｐｌ１の値が高いほどＯｎ状態の保持不良ビット率が低下し、保持特性が向上していることが分かる。よって、試行パルスは、上述の実施の形態１で示したように主パルスよりも幅が短い（短時間である）ことが望ましいのに加えて、高電圧であることが望ましい。
【００４２】
これまでに示したように、本実施の形態のＯｎ書込みシーケンスでは、主パルスよりも前に試行パルスとリセットパルスを加えることでＯｎ状態の保持特性が向上していることから、このようなパルスシーケンスにはＯｎ状態の保持不良を抑制する効果があることは明確である。そこで、以下では、試行パルスが高電圧であることが望ましい理由について考察を加える。
【００４３】
図１１は、実施の形態２における抵抗変化素子ＶＲの動作および効果の例について概要を示した図である。図中では、図１に示したような抵抗変化素子ＶＲの構造において、上から順に、試行パルス→リセットパルス→主パルスを印加した場合の、抵抗変化層ＶＲＬ中に形成される導電性フィラメントＦＩの状態の例を示している。
【００４４】
導電性フィラメントＦＩは、酸素が欠損した欠陥（酸素空孔（Ｖｏ））が高密度に集合した状態によって形成される。導電性フィラメントＦＩが金属層Ｍ１と金属層Ｍ２とを連結する状態（例えば、図１１の上段もしくは下段の図等）になると抵抗変化素子ＶＲは低抵抗状態（Ｏｎ状態）となる。一方、導電性フィラメントＦＩが金属層Ｍ１と金属層Ｍ２とを完全には連結しない（間にギャップが存在する）状態（例えば、図１１の中段の図等）になると抵抗変化素子ＶＲは高抵抗状態となる。
【００４５】
従来方式のように、Ｏｎ書込みにおいて通常の主パルスを１回印加するのみでは、導電性フィラメントＦＩが例えば図１１の上段の図のように細い、もしくは酸素空孔の密度が低い状態となり、Ｏｎ状態の保持特性が悪い状態（保持不良）となる場合がある。
【００４６】
このような場合において、本実施の形態では、試行パルスの印加によって図１１の上段の図にように導電性フィラメントＦＩが繋がった直後の状態に対して、いったん逆極性のリセットパルスを加えて高抵抗状態を形成する。これにより、その後主パルスを印加した際に、高抵抗化部（導電性フィラメントＦＩのギャップ部分）に主パルスによる電界が集中的に印加されることになり、その結果、図１１の下段の図に示すように、径が太い、もしくは酸素空孔の密度が高い導電性フィラメントＦＩが形成されるものと考えられる。そして、この良い状態（高密度）で形成された導電性フィラメントＦＩによりＯｎ状態の保持特性が向上するものと考えられる。
【００４７】
図１２は、試行パルスの条件を変えた場合の抵抗変化素子ＶＲの動作および効果の例について概要を示した図である。図１２（ａ）は、試行パルスのパルス幅を長くした場合の例を示している。この場合、図１２（ａ）の上段の図に示すように、Ｏｎ状態での保持不良となりやすい悪い状態（低密度）で形成された導電性フィラメントＦＩであっても、試行パルスのパルス幅を長くして長時間印加することで導電性フィラメントＦＩが横方向（すなわち、金属層Ｍ１と金属層Ｍ２が相対する方向に対して直交する方向）に成長する。
【００４８】
これにより、その後にリセットパルスを印加しても、図１２（ａ）の中段の図に示すように、導電性フィラメントＦＩが完全には切れずに残存した状態となりやすい。この場合、その後に主パルスを印加しても高抵抗化部に十分な電界が発生せず、結果として図１２（ａ）の下段の図に示すように、細いもしくは低密度の導電性フィラメントＦＩが形成され易くなるものと考えられる。
【００４９】
一方、図１２（ｂ）は、試行パルスの電圧を低くした場合の例を示している。この場合、図１２（ｂ）の上段の図に示すように、試行パルスの印加後に導電性フィラメントＦＩが繋がった状態となる確率が低下する。すなわち、試行パルスの印加後も導電性フィラメントＦＩが繋がらない高抵抗状態（Ｏｆｆ状態）のビットが多数存在することになる。
【００５０】
本実施の形態のＯｎ書込みのシーケンスは、導電性フィラメントＦＩが繋がった直後の状態に対してリセットパルスを印加することで、導電性フィラメントＦＩに電流を流し、そのジュール熱による酸素と酸素空孔との反応により導電性フィラメントＦＩを切断していったん高抵抗状態を形成することが要点であると考えられる。そうすると、図１２（ｂ）の上段の図に示すように、導電性フィラメントＦＩが繋がっていない状態でリセットパルスを印加しても、電流が流れないことから電界が生じることによる効果のみにとどまり、図１２（ｂ）の中段の図に示すように上段の図の状態から導電性フィラメントＦＩはあまり変化せず、図１１に示したようにいったん高抵抗状態にリセットすることによる効果を得ることができない。
【００５１】
したがって、その後に主パルスを印加しても、図１２（ｂ）の下段の図に示すように、細いもしくは低密度の導電性フィラメントＦＩが形成される確率が高くなるものと考えられる。以上より、本実施の形態のＯｎ書込みシーケンスにおいて、試行パルスとしては、主パルスよりもパルス幅が短い（短時間である）ことが望ましく、また、主パルスよりも高電圧であることが望ましいと考えられる。
【００５２】
以上に示したように、実施の形態２のＲｅＲＡＭによれば、上述したようなＯｎ書込みのシーケンスにおいて、主パルスに比べて試行パルスのパルス幅を短くし、また、高電圧とする。これにより、試行パルス印加後の導電性フィラメントＦＩの拡大（横方向への広がり）を抑制し、また、導電性フィラメントＦＩの接続確率を向上させ、Ｏｎ状態の保持不良となる要因を効果的に修復可能とすることで保持特性をさらに向上させることができる。
【００５３】
（実施の形態３）
図１３は、実施の形態３におけるＯｎ書込み方式のシーケンスと、試行パルスおよびリセットパルスの繰り返し回数を変化させた場合のＯｎ状態の保持特性の例を示した図である。図１３の上段の図に示すように、本実施の形態では、実施の形態１、２において示したＯｎ書込みシーケンスの変形例として、Ｏｎ書込みの際に試行パルスとリセットパルスのセットをｎ回（ｎ≧２）繰り返して印加し、その後に主パルスを印加するものとしている。
【００５４】
図１３の下段の図では、上記のシーケンスにおいて試行パルスとリセットパルスのセットを印加する際の繰り返し回数を変化させた場合の、Ｏｎ状態の２００℃における保持不良率の繰り返し回数依存性を示している。これによれば、試行パルスとリセットパルスのセットを印加する際の繰り返し回数が増えるに従って、Ｏｎ状態の保持不良率が低減することが分かる。
【００５５】
以上に示したように、実施の形態３のＲｅＲＡＭによれば、実施の形態１、２に示したようなＯｎ書込みのシーケンスにおいて、試行パルスとリセットパルスのセットを複数回繰り返し印加することで、さらにＯｎ状態の保持特性を向上させることができる。
【００５６】
（実施の形態４）
図１４は、実施の形態４におけるＯｎ書込み方式のシーケンスの例を示した図である。本実施の形態では、実施の形態１〜３に示したようなＯｎ書込みシーケンスに対して、いわゆるベリファイ（Ｖｅｒｉｆｙ）書込みを組み合わせる。すなわち、実施の形態１〜３に示したようなＯｎ書込みシーケンスによりＯｎ書込みを行った後に、読取り（Ｒｅａｄ）パルスを印加して正しく書き込まれたか否かをチェックし、書込みが成功していないビット（十分に低抵抗化しなかったビット）に対して追加書込みを行うことで、書込み成功率を向上させる。
【００５７】
ベリファイを実施する際のシーケンスは特に限定されず、各種のベリファイ方式を適宜用いることができる。例えば、図示しないが、読取りパルスを印加して書込み状況を検証した後に、実施の形態１〜３に示したようなＯｎ書込みシーケンス、すなわち試行パルスとリセットパルスのセットをｎ回（ｎ≧１）印加し、その後に主パルスを印加するシーケンスによって追加書込みを行う上書きベリファイを、書込みが成功するか所定の回数に達するまで繰り返し行うようにすることができる。もしくは、図１４の上段の図に示すように、読取りパルスを印加して書込み状況を検証した後に、主パルスのみを印加して追加書込みを行う上書きベリファイや、図１４の下段の図に示すように、リセットパルスと主パルスのセットを印加する「揺さぶり」ベリファイを繰り返し行うようにしてもよい。
【００５８】
以上に示したように、実施の形態４のＲｅＲＡＭによれば、実施の形態１〜３に示したようなＯｎ書込みシーケンスにベリファイ書込みを組み合わせることで、Ｏｎ書込みの成功率を向上させることができる。図１４の上段の図に示したような主パルスのみの上書きベリファイに比べて、図１４の下段の図に示したようなリセットパルスと主パルスによる「揺さぶり」ベリファイとすることで、導電性フィラメントＦＩのリセット効果によるＯｎ状態の安定化により、保持特性の改善効果をより一層期待することができる。
【００５９】
（実施の形態５）
図１５は、実施の形態５におけるＯｎ書込みおよびＯｆｆ書込みを行う際のそれぞれの印加電圧の波形例を示した図である。図１５の例において、左側のＯｎ書込みのシーケンスの例は、実施の形態１の図５に示したものと同様である。一方で、本実施の形態では、右側のＯｆｆ書込みにおいて、図５に示した通常のＯｆｆ書込みパルスを印加した後に、さらにＯｆｆ状態安定化パルスを印加する。ここで、Ｏｆｆ状態安定化パルスの印加電圧Ｖｏｆｆ３は、通常のＯｆｆ書込みパルスにおける印加電圧Ｖｏｆｆ１よりも小さいものとする。すなわち、｜Ｖｏｆｆ３｜＜｜Ｖｏｆｆ１｜の関係を有する。
【００６０】
通常のＯｆｆ書込みパルスの印加後にＯｆｆ状態安定化パルス（弱Ｏｆｆパルス）を印加することで、書き込み後のＯｆｆ状態が安定する。安定化したＯｆｆ状態に対して実施の形態１〜４に示したようなＯｎ書込みシーケンスを行うことで、Ｏｎ書込みを効果的に行うことができ、Ｏｎ状態の保持特性を向上させることができる。なお、Ｏｆｆ状態安定化パルスは、図１５に示したように、通常のＯｆｆ書込みパルスを印加した直後に印加してもよいし、通常のＯｆｆ書込みパルスの印加の後、次に実施の形態１〜４に示したようなＯｎ書込みシーケンスを行う直前に印加してもよい。
【００６１】
以上に示したように、実施の形態５のＲｅＲＡＭによれば、Ｏｆｆ書込みの後、次のＯｎ書込みがされるまでの間にＯｆｆ状態安定化パルスを印加することで、安定化したＯｆｆ状態を形成する。この安定化したＯｆｆ状態に対して上述の実施の形態１〜４に示したようなＯｎ書込みシーケンスを行うことで、Ｏｎ書込みを効果的に行うことができ、Ｏｎ状態の保持特性を向上させることができる。
【００６２】
（実施の形態６）
本実施の形態では、上述の実施の形態１〜５において示したようなＯｎ書込みのシーケンスを適用する際により大きな効果を得ることができる抵抗変化素子ＶＲの素子構造の例を示す。実施の形態１〜５において示したようなＯｎ書込み方式は、Ｏｎ状態での安定性を高める書込み技術に関するものである。したがって、Ｏｎ状態が不安定化し易い構造、換言すれば、Ｏｎ状態よりも相対的にＯｆｆ状態の方が安定化し易い構造を有する抵抗変化素子ＶＲに対して適用した場合に顕著な効果を得ることができる。
【００６３】
図１６は、実施の形態６における抵抗変化素子ＶＲの構造および動作の例について概要を示した図である。図１６の左側の図では、Ｏｎ書込み、すなわち、ビット線ＢＬ側の電極（金属層Ｍ１）の電位Ｖｂｌをゼロとし、プレート線側の電極（金属層Ｍ２）に正電圧Ｖｐｌを印加したときの抵抗変化素子ＶＲの状況について示している。
【００６４】
Ｏｎ状態が不安定化し易い構造となる要因としては、例えば、抵抗変化素子ＶＲの初期抵抗が低く、電極間で電流が漏洩し易い（“leaky”な）状態である場合が考えられる。なお、本実施の形態では、初期抵抗が「低い」とは、ＲｅＲＡＭのディメンジョンにも依存するが、例えば、抵抗変化層ＶＲＬの抵抗率が１ｅ６Ω・ｃｍ以下を指すものとする。この場合に実施の形態１〜５において示したようなＯｎ書込み方式を適用することで顕著な効果を得ることができる。
【００６５】
初期抵抗が低い場合、電流の導通経路（パス）を形成するフォーミング時およびＯｎ書込み時に、図１６の左側上段の図に示すように、電流パス（図中では矢印で示す）が複数存在してしまうことから、導電性フィラメントＦＩを形成すべき箇所に十分な電流が供給されずに、酸素空孔Ｖｏ（図中の白丸）の密度が低い導電性フィラメントＦＩが形成され易い状態となる。
【００６６】
抵抗変化素子ＶＲの初期抵抗が低い場合として、例えば、フォーミング前の初期状態において、抵抗変化層ＶＲＬ中に酸素空孔Ｖｏが予め導入されている場合が考えられる。具体的には、例えば、金属層Ｍ２（すなわち、Ｏｎ書込み時に正電圧が印加される側の電極）に、抵抗変化層ＶＲＬから酸素を引き抜く効果のある金属が含まれる構造である場合が挙げられる。金属層Ｍ２が抵抗変化層ＶＲＬから酸素を引き抜く効果を有するか否かは、金属層Ｍ２に用いられる材料と、抵抗変化層ＶＲＬの材料の物性によって決定される。すなわち、金属層Ｍ２に用いられる材料の方が抵抗変化層ＶＲＬの材料より酸素と反応し易い特性を有する場合には、金属層Ｍ２が抵抗変化層ＶＲＬから酸素を引き抜く効果を有することになる。
【００６７】
一方、図１６の右側の図では、Ｏｆｆ書込み、すなわち、プレート線ＰＬ側の電極（金属層Ｍ２）の電位Ｖｐｌをゼロとし、ビット線側の電極（金属層Ｍ１）に正電圧Ｖｂｌを印加したときの抵抗変化素子ＶＲの状況について示している。
【００６８】
Ｏｆｆ状態の方が安定化しやすい構造としては、具体的には、例えば、金属層Ｍ１（すなわち、Ｏｆｆ書込み時に正電圧が印加される側の電極）を形成する材料が、ルテニウムや白金、金、イリジウムなどの酸素と反応しない貴金属である場合が挙げられる。このような構造の場合、Ｏｆｆ書込みを行うと、抵抗変化層ＶＲＬの金属層Ｍ１との界面付近に酸素Ｏ（図中の黒丸）が蓄積され易くなる。この状態からＯｎ書込みを行った場合、これらの酸素Ｏと導電性フィラメントＦＩ中の酸素空孔Ｖｏとが反応して酸素空孔Ｖｏが消滅してしまい、導電性フィラメントＦＩが細いもしくは低密度となり易く、Ｏｎ状態が不安定化する要因となるものと考えられる。したがって、このような構造を有する場合にも、実施の形態１〜５において示したようなＯｎ書込み方式を適用することで顕著な効果を得ることができる。
【００６９】
以上に示したように、実施の形態６のＲｅＲＡＭによれば、Ｏｎ状態が不安定化し易い構造、換言すれば、Ｏｎ状態よりも相対的にＯｆｆ状態の方が安定化し易い構造を有する抵抗変化素子ＶＲに対して実施の形態１〜５に示したようなＯｎ書込み方式を適用することで、Ｏｎ状態を安定化させる効果をより顕著に得ることができる。
【００７０】
（実施の形態７）
上述した実施の形態１〜６では、図２に示したように、１ビットの情報を格納するメモリセルＭＣが１個の抵抗変化素子ＶＲと１個の選択トランジスタＴＲからなる構成を例として説明したが、各実施の形態で説明した手法は、いわゆるクロスポイント型の構成のＲｅＲＡＭにも適用することができる。
【００７１】
図１７は、クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。図示するように、抵抗変化素子ＶＲは、スイッチを介さずにワード線ＷＬおよびビット線ＢＬと接続されている。なお、抵抗変化素子ＶＲと直列に非線形抵抗素子ＮＬＲが接続されていることが望ましい。抵抗変化素子ＶＲにおける金属層Ｍ１と金属層Ｍ２のうち、いずれをビット線ＢＬに接続するかは特に限定されないが、以下では、金属層Ｍ１がビット線ＢＬと接続されているものとして説明する。
【００７２】
図１８は、クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図１７に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図１８に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００７３】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、およびビット線ＢＬ０〜ＢＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。
【００７４】
各制御回路は、ビット線、ワード線に適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線またはワード線に流れる電流を検知して、所望のメモリセルが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００７５】
例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１を高電位とし、ビット線ＢＬ１をゼロ電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１をゼロ電位とし、ビット線ＢＬ１を高電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。
【００７６】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ビット線ＢＬ１をゼロ電位とし、それ以外のビット線ＢＬ０、ＢＬ２、ＢＬ３、および全てのワード線ＷＬ０〜ＷＬ３を高電位（ただし書込み時より十分低い）として、ワード線ＷＬ１に流れる電流を検出すればよい。
【００７７】
以上の動作により、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセルＭＣにのみ両端に高電位が印加され、それ以外のメモリセルＭＣでは高電位の１／２もしくはゼロ電位が印加される。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しを行う場合も同様である。
【００７８】
なお、図１７に示したメモリセルＭＣ中の非線形抵抗素子ＮＬＲは、両端の電位差が小さいときは高抵抗、電位差が大きい時は低抵抗となる特性を有する。従って、図１８において点線の円で囲ったメモリセルＭＣとビット線ＢＬ１もしくはワード線ＷＬ１を共有する他のメモリセルＭＣ、すなわち、高電位の１／２の電圧が印加される可能性があるメモリセルＭＣにおいて、抵抗変化素子ＶＲにかかる電圧を低減し、誤書込みや誤読出しを防止する機能を有する。
【００７９】
以上に説明したようなクロスポイント型ＲｅＲＡＭであっても上述の実施の形態１〜６で示した手法を適用することができ、所定のメモリセルＭＣにおいて、Ｏｎ書込みの際に、最初に短時間のＯｎパルスを印加した後、Ｏｆｆ書込みの際のパルスと同極性（すなわち、Ｏｎパルスとは逆極性）で、絶対値の小さいパルスを印加し、その後、より長時間のＯｎパルスを印加するシーケンスをとることで、メモリウィンドウを確保しつつ、Ｏｎ状態の保持特性を向上させることができる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８１】
ＶＲ  抵抗変化素子
Ｍ１、Ｍ２  金属層
ＶＲＬ  抵抗変化層
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ  ビット線
ＰＬ  プレート線
ＴＲ  選択トランジスタ
ＭＣＡ  メモリセルアレイ
ＦＩ  導電性フィラメント
ＮＬＲ  非線形抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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