(57)【特許請求の範囲】
【請求項１】
Ｎ（Ｎ：３以上の整数）値の振幅変調信号の判定帰還型等化回路であって、
前記振幅変調信号を（Ｎ−１）個のレベルをそれぞれシフトし、（Ｎ−１）個のレベルシフト信号を生成する（Ｎ−１）個のレベル変換回路と、
前記（Ｎ−１）個のレベルシフト信号のそれぞれに、１データサイクル前の受信データがＮ値のいずれかであるのかに対応したＮ種類の判定帰還型等化処理を行い、Ｎ個の等化補正信号を（Ｎ−１）組生成する（Ｎ−１）×Ｎ個の判定帰還型等化補正回路と、
各組の前記Ｎ個の等化補正信号の基準電圧との比較を行う（Ｎ−１）×Ｎ個の比較回路と、
各組の前記Ｎ個の比較回路の比較結果をラッチする（Ｎ−１）×Ｎ個の第１ラッチ回路と、
各組の前記Ｎ個の比較回路の比較結果の１個を選択する（Ｎ−１）個の選択回路と、
前記（Ｎ−１）個の選択回路の出力をラッチする（Ｎ−１）個の第２ラッチ回路と、
前記（Ｎ−１）個の第２ラッチ回路の出力をデコードしてＮ値の出力を決定するデコーダと、を有し、
前記（Ｎ−１）個の選択回路のそれぞれは、前記（Ｎ−１）個の第２ラッチ回路の出力を直接受け取って接続が制御され、各組の前記Ｎ個の等化補正信号の１つを選択することを特徴とする判定帰還型等化回路。
【請求項２】
前記Ｎは、２k（ｋは２または３）である請求項１に記載の判定帰還型等化回路。
【請求項３】
前記選択回路は、ｋ段の選択段を有し、
ｉ段目の選択段は、２k-i個の２：１選択回路を有する請求項２に記載の判定帰還型等化回路。
【請求項４】
Ｎ（Ｎ：３以上の整数）値の振幅変調信号の判定帰還型等化回路であって、
前記Ｎ値の振幅変調信号のデータ変化周期のＭ（２以上の整数）倍の周期の分周クロックを前記データ変化周期ずつシフトしたＭ個の取り込みクロックの変化エッジで、前記Ｎ値の振幅変調信号を取り込むＭ個の判定帰還型等化回路を有し、
前記Ｍ個の判定帰還型等化回路のぞれぞれは、
前記振幅変調信号を（Ｎ−１）個のレベルをそれぞれシフトし、（Ｎ−１）個のレベルシフト信号を生成する（Ｎ−１）個のレベル変換回路と、
前記（Ｎ−１）個のレベルシフト信号のそれぞれに、１データサイクル前の受信データがＮ値のいずれかであるのかに対応したＮ種類の判定帰還型等化処理を行い、Ｎ個の等化補正信号を（Ｎ−１）組生成する（Ｎ−１）×Ｎ個の判定帰還型等化補正回路と、
各組の前記Ｎ個の等化補正信号の基準電圧との比較を行う（Ｎ−１）×Ｎ個の比較回路と、
各組の前記Ｎ個の比較回路の比較結果をラッチする（Ｎ−１）×Ｎ個の第１ラッチ回路と、
各組の前記Ｎ個の比較回路の比較結果の１個を選択する（Ｎ−１）個の選択回路と、
前記（Ｎ−１）個の選択回路の出力をラッチする（Ｎ−１）個の第２ラッチ回路と、
前記（Ｎ−１）個の第２ラッチ回路の出力をデコードしてＮ値の出力を決定するデコーダと、を有し、
前記（Ｎ−１）個の選択回路のそれぞれは、前記（Ｎ−１）個の第２ラッチ回路の出力を直接受け取って接続が制御され、各組の前記Ｎ個の等化補正信号の１つを選択することを特徴とする判定帰還型等化回路。
【請求項５】
前記Ｎは、２k（ｋは２または３）である請求項４に記載の判定帰還型等化回路。
【請求項６】
前記Ｍ個の判定帰還型等化回路のＭ組の前記（Ｎ−１）個のレベル変換回路および前記（Ｎ−１）×Ｎ個の判定帰還等化補正回路は、共通化されている請求項４または５に記載の判定帰還型等化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還型等化回路に関する。
【背景技術】
【０００２】
近年、サーバーやコンピュータなどの情報処理システムを構成するＣＰＵなどの部品の性能、特にバンド幅は大きく向上している。そのため、情報処理システム全体の総バンド幅の向上のためには、ＣＰＵなどのチップ間およびチップ内の複数の素子や回路ブロック間のデータ送受信を行う送受信回路の高速化が必要となる。また、ボード間や筐体間のデータ送受信を行う送受信回路についても高速化が必要となる。高速なデータの通信を行う送受信回路においては、通信路において発生するデータ信号の劣化を補償すべく、信号等化回路(イコライザ)が用いられる。
【０００３】
イコライザの一つにspeculative型判定帰還型等化回路(Decision Feedback Equalizer : DFE)がある。判定帰還型等化器は、コンパレータで判定される前のデータ信号に、過去のデータにより発生する符号間干渉(Inter-Symbol Interference: ISI)による信号の劣化分だけオフセット電圧を与えることにより、ＩＳＩによる信号の劣化を補償する。ＤＦＥにおいては、データ信号を毎ビット補償する必要があるため、コンパレータの判定結果を選択する選択回路(MUX)は、データの１ビット幅の時間(1 unit interval: 1UI)毎に信号を選択する必要がある。従って、選択回路(MUX)を制御するための信号経路の遅延時間は、データの１ＵＩの時間よりも小さくする必要がある。
【０００４】
speculative型の判定帰還型等化回路は、あらかじめ信号に、データがとり得る値の種類だけオフセット電圧を与え、データが決定された時点で、決定したデータに対応するオフセット電圧を与えた信号を選択する。これにより、無駄な処理が発生するが、データが決定されてからオフセット電圧を与えるのに比べてオフセット電圧を与える処理に要する時間が短縮できる。
【０００５】
単位時間当たりのデータ伝送量を増加させるため、多値変調のデータ伝送方式が使用される。多値変調のデータ伝送方式の場合のspeculative型判定帰還型等化回路の構成として、デコーダを利用した方法が知られている。例えば、伝送方式がパルス振幅変調(Pulse Amplitude Modulation : PAM)による４値変調（ＰＡＭ４）の場合、ＭＵＸが４つの入力信号から１つの信号を選択するためには、データの上位ビットの０／１と下位ビットの０／１がわかればよい。そのため、ＭＵＸは２つの制御信号で制御される。ここで、ＰＡＭ４においては４値の振幅情報を判定するためにコンパレータが３つ必要となることから、ＰＡＭ４向けのＤＦＥではＭＵＸが３つ必要となる。そこで、ＭＵＸが出力する３つの信号からＭＵＸを制御する２つの信号を作るためのデコーダを使用する。
【０００６】
しかしながら、２値変調によるspeculative型ＤＦＥでは必要なかったデコーダが追加されるため、ＭＵＸを制御するための信号経路の遅延時間がデコーダの遅延時間分だけ増加する。その結果、ＤＦＥの動作速度が遅くなり、データレートをより高くすることが困難となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−０３９２６７号公報
【特許文献２】国際公開第２００９／１１３４６２号
【特許文献３】特開２０１１−２４４２８４号公報
【非特許文献】
【０００８】
【非特許文献１】"A 4PAM/2PAM COAXIAL CABLE RECEIVER ANALOG FRONT-END TARGETING 40G B/S IN 90-NM CMOS", Peter Park, A thesis submitted in conformity with the requirements for the degree of Master of Applied Science Graduate Department of Electrical and Computer Engineering, University of Toronto
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態によれば、多値変調のデータ伝送方式で伝送された高データレートのデータ信号を受信するspeculative型ＤＦＥが開示される。
【課題を解決するための手段】
【００１０】
第１の態様の判定帰還型等化回路は、Ｎ（Ｎ：２以上の整数）値の振幅変調信号の判定帰還型等化回路である。第１の態様の判定帰還型等化回路は、（Ｎ−１）個のレベル変換回路と、（Ｎ−１）×Ｎ個の判定帰還型等化補正回路と、（Ｎ−１）×Ｎ個の比較回路と、（Ｎ−１）×Ｎ個の第１ラッチ回路と、（Ｎ−１）個の選択回路と、（Ｎ−１）個の第２ラッチ回路と、デコーダと、を有する。レベル変換回路は、振幅変調信号を（Ｎ−１）個のレベルをそれぞれシフトし、（Ｎ−１）個のレベルシフト信号を生成する。（Ｎ−１）×Ｎ個の判定帰還型等化補正回路は、（Ｎ−１）個のレベルシフト信号のそれぞれに、１データサイクル前の受信データがＮ値のいずれかであるのかに対応したＮ種類の判定帰還型等化処理を行い、Ｎ個の等化補正信号を（Ｎ−１）組生成する。（Ｎ−１）×Ｎ個の比較回路は、各組のＮ個の等化補正信号の基準電圧との比較を行う。（Ｎ−１）×Ｎ個の第１ラッチ回路は、各組のＮ個の比較回路の比較結果をラッチする。（Ｎ−１）個の選択回路は、各組のＮ個の比較回路の比較結果の１個を選択する。（Ｎ−１）個の第２ラッチ回路は、（Ｎ−１）個の選択回路の出力をラッチする。デコーダは、（Ｎ−１）個の第２ラッチ回路の出力をデコードしてＮ値の出力を決定する。（Ｎ−１）個の選択回路のそれぞれは、（Ｎ−１）個の第２ラッチ回路の出力に応じて、各組のＮ個の等化補正信号の１つを選択する。
【００１１】
第２の態様のインターリーブ判定帰還型等化回路は、Ｎ（Ｎ：２以上の整数）値の振幅変調信号の判定帰還型等化回路である。第２の態様の判定帰還型等化回路は、Ｎ値の振幅変調信号のデータ変化周期のＭ（２以上の整数）倍の周期の分周クロックをデータ変化周期ずつシフトしたＭ個の取り込みクロックの変化エッジで、Ｎ値の振幅変調信号を取り込むＭ個の判定帰還型等化回路を有する。Ｍ個の判定帰還型等化回路のぞれぞれは、（Ｎ−１）個のレベル変換回路と、（Ｎ−１）×Ｎ個の判定帰還型等化補正回路と、（Ｎ−１）×Ｎ個の比較回路と、（Ｎ−１）×Ｎ個の第１ラッチ回路と、（Ｎ−１）個の選択回路と、（Ｎ−１）個の第２ラッチ回路と、デコーダと、を有する。レベル変換回路は、振幅変調信号を（Ｎ−１）個のレベルをそれぞれシフトし、（Ｎ−１）個のレベルシフト信号を生成する。（Ｎ−１）×Ｎ個の判定帰還等型化補正回路は、（Ｎ−１）個のレベルシフト信号のそれぞれに、１データサイクル前の受信データがＮ値のいずれかであるのかに対応したＮ種類の判定帰還型等化処理を行い、Ｎ個の等化補正信号を（Ｎ−１）組生成する。（Ｎ−１）×Ｎ個の比較回路は、各組のＮ個の等化補正信号の基準電圧との比較を行う。（Ｎ−１）×Ｎ個の第１ラッチ回路は、各組のＮ個の比較回路の比較結果をラッチする。（Ｎ−１）個の選択回路は、各組のＮ個の比較回路の比較結果の１個を選択する。（Ｎ−１）個の第２ラッチ回路は、（Ｎ−１）個の選択回路の出力をラッチする。デコーダは、（Ｎ−１）個の第２ラッチ回路の出力をデコードしてＮ値の出力を決定する。（Ｎ−１）個の選択回路のそれぞれは、（Ｎ−１）個の第２ラッチ回路の出力に応じて、各組のＮ個の等化補正信号の１つを選択する。
【発明の効果】
【００１２】
実施形態によれば、多値変調のデータ伝送方式で伝送されたデータ信号を受信するspeculative型ＤＦＥの受信データレートが、向上する。
【図面の簡単な説明】
【００１３】
【図１】図１は、チップ間、チップ内などに設けられる通信システムの構成例を示す図である。
【図２】図２は、ＤＦＥにおける、ＣＤＲにより再生された受信クロックと、ＡＭＰからの受信データ信号の位相関係を示すタイムチャートである。
【図３】図３は、２値変調の場合のspeculative型判定帰還型等化回路の構成例を示す図である。
【図４】図４は、図３のＤＦＥの動作を説明する図であり、（Ａ）が１ビット前のデータが“１”の場合の信号経路を、（Ｂ）が１ビット前のデータが“０”の場合の信号経路を示す。
【図５】図５は、図３のspeculative型ＤＦＥにおける遅延を説明する図である。
【図６】図６は、多値変調の場合のspeculative型判定帰還型等化回路（ＤＦＥ）の構成例を示す図である。
【図７】図７は、図３の２値変調のspeculative型ＤＦＥと、図６の４値変調のspeculative型ＤＦＥにおけるＭＵＸでの遅延を比較する図であり、（Ａ）が図３の２値変調用回路の場合を、（Ｂ）が図６の４値変調用回路の場合を示す。
【図８】図８は、第１実施形態の４値振幅変調データを受信するspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図９】図９は、第１実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の選択回路（ＭＵＸ）を具体化した構成例を示す図である。
【図１０】図１０は、図９に示す選択回路（ＭＵＸ）の具体的な構成、および入力である受信データ信号の値とデコーダに入力するデータ値の関係を示す図であり、（Ａ）がＭＵＸの構成を、（Ｂ）が受信データ信号の値とデコーダに入力するデータ値の関係を示す。
【図１１】図１１は、１ＵＩ前の受信データ信号の値が３の時の図９のＤＦＥにおける信号経路を示す図である。
【図１２】図１２は、１ＵＩ前の受信データ信号の値が２の時の図９のＤＦＥにおける信号経路を示す図である。
【図１３】図１３は、１ＵＩ前の受信データ信号の値が１の時の図９のＤＦＥにおける信号経路を示す図である。
【図１４】図１４は、１ＵＩ前の受信データ信号の値が０の時の図９のＤＦＥにおける信号経路を示す図である。
【図１５】図１５は、図９の第１実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成において、一部の要素をまとめて簡略化して示した図である。
【図１６】図１６は、第２実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図１７】図１７は、第２実施形態における受信データ信号と受信クロックとの関係を示すタイムチャートである。
【図１８】図１８は、第２実施形態における受信データ信号の値と２個のデコーダに入力するデータ値の関係を示す図である。
【図１９】図１９は、第３実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図２０】図２０は、第４実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図２１】図２１は、第５実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図２２】図２２は、第５実施形態における受信データ信号の値と２個のデコーダに入力するデータ値の関係を示す図である。
【図２３】図２３は、第５実施形態のＤＦＥの構成を簡略化せずに示す図である。
【図２４】図２４は、図２３の１個のデータ判定／選択回路の詳細な回路構成を示す図である。
【図２５】図２５は、第５実施形態における選択回路（ＭＵＸ）の構成例を示す図である。
【図２６】図２６は、第６実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【図２７】図２７は、第６実施形態における受信データ信号の値ｎと、それに対応するデコーダのビット数およびｌｏｇ2（ｎ）の関係を示す図である。
【図２８】図２８は、実施形態のＤＦＥを適用した送受信回路を有する通信システムの構成例を示す図である。
【発明を実施するための形態】
【００１４】
実施形態のspeculative型判定帰還型等化回路(Decision Feedback Equalizer : DFE)を説明する前に、一般的なspeculative型ＤＦＥについて説明する。
【００１５】
図１は、チップ間、チップ内などに設けられる通信システムの構成例を示す図である。
通信システムは、送信回路１０と、伝送経路１５と、受信回路２０と、を有する。送信回路１０は、例えば、送信データをパラレル−シリアル変換した後、送信クロックに同期して伝送経路１５に出力する。データ信号の変化周期を１ＵＩ(1 Unit Interval: 1UI)と称する。受信回路２０は、伝送経路１５から伝送されたデータ信号を取り込む。
【００１６】
受信回路２０は、伝送経路１５から入力するデータ信号を増幅するプリアンプ(AMP)２１と、判定帰還型等化回路（ＤＦＥ）２２と、クロックデータ再生 (Clock Data Recovery: CDR)回路２３と、受信データ処理部２４と、を有する。ＤＦＥ２２は、内部にコンパレータ（比較回路）を有し、コンパレータで判定される前のデータ信号に、過去のデータにより発生するＩＳＩによる信号の劣化分だけオフセット電圧を与えることで、ＩＳＩによる信号の劣化を補償する回路である。ＣＤＲ回路２３は、ＤＦＥ２２の出力する受信データの変化エッジから、送信クロックを再生する回路である。受信データ処理部２４は、ＤＦＥ２２の出力する受信データを処理する内部回路である。受信データをシリアル−パラレル変換するデマルチプレクサは、ＤＦＥ２２に設けられるが、受信データ処理部２４に設けられる場合もある。ここでは、ＤＦＥ２２の出力段に設けられるものとして説明する。
【００１７】
図２は、ＤＦＥ２２における、ＣＤＲ２３により再生された受信クロックＣＬＫと、ＡＭＰ２１からの受信データ信号の位相関係を示すタイムチャートである。
図２は、受信データ信号が、受信クロックＣＬＫの１周期で変化するフルレートと呼ばれる例であり、受信データ信号の変化周期、すなわちＣＬＫの１周期が１ＵＩに相当する。
【００１８】
図３は、２値変調の場合のspeculative型判定帰還型等化回路(Decision Feedback Equalizer : DFE)の構成例を示す図である。
【００１９】
ＤＦＥは、２個の加算回路３１Ａおよび３１Ｂと、２個のコンパレータ（比較回路）３２Ａおよび３２Ｂと、２個のラッチ回路（ＦＦ）３３Ａおよび３３Ｂと、選択回路（ＭＵＸ）３４と、ラッチ回路３５と、を有する。加算回路３１Ａは、受信データ信号にオフセット電圧V1を加え、加算回路３１Ｂは、受信データ信号にオフセット電圧-V1を加える。コンパレータ３２Ａは、加算回路３１Ａの出力するオフセット電圧V1を加えた受信データ信号を基準電圧と比較して、判定結果“０”または“１”を出力する。コンパレータ３２Ｂは、加算回路３１Ｂの出力するオフセット電圧-V1を加えた受信データ信号を基準電圧と比較して、判定結果“０”または“１”を出力する。ラッチ回路３３Ａは、コンパレータ３２Ａの出力を受信クロックＣＬＫの立ち上りに同期してラッチする（取り込む）。ラッチ回路３３Ｂは、コンパレータ３２Ｂの出力を受信クロックＣＬＫの立ち上りに同期してラッチする。選択回路（ＭＵＸ）３４は、ラッチ回路３５の出力に応じて、ラッチ回路３３Ａとラッチ回路３３Ｂの出力の一方を選択する。ラッチ回路３５は、選択回路３４の出力を受信クロックＣＬＫの立ち上りに同期してラッチする。
【００２０】
図３に示すように、ラッチ回路３３Ａおよび３３Ｂと、ラッチ回路３５は、受信クロックＣＬＫの立ち上りに同期して入力をラッチするので、ラッチ回路３５の出力は、ラッチ回路３３Ａおよび３３Ｂの出力の一方を１ＵＩ遅延させた、すなわち１ビット（ｂｉｔ）前のデータである。
【００２１】
図４は、図３のＤＦＥの動作を説明する図であり、（Ａ）が１ビット前のデータが“１”の場合の信号経路を、（Ｂ）が１ビット前のデータが“０”の場合の信号経路を示す。
【００２２】
図４の（Ａ）に示す経路では、加算回路３１Ａが、受信データ信号にオフセット電圧V1を加え、すなわち１Ｕｉ前の受信データが“１”であった場合を仮定してオフセット電圧を加えている。コンパレータ３２Ａは、加算回路３１Ａの出力を判定し、ラッチ回路３３Ａは、コンパレータ３２Ａの出力を受信クロックＣＬＫの立ち上りに同期してラッチし、次のＣＬＫの立ち上りまで保持する。一方、図４の（Ｂ）に示す経路では、加算回路３１Ｂが、受信データ信号にオフセット電圧-V1を加え、すなわち１ＵＩ前の受信データが“０”であった場合を仮定してオフセット電圧を加えている。コンパレータ３２Ｂは、加算回路３１Ｂの出力を判定し、ラッチ回路３３Ｂは、コンパレータ３２Ｂの出力を受信クロックＣＬＫの立ち上りに同期してラッチし、次のＣＬＫの立ち上りまで保持する。このように、図４の（Ａ）と（Ｂ）の２つの経路は、１ＵＩ前の受信データが“１”と“０”のいずれであっても良いように、２通りの場合の判定結果を保持している。
【００２３】
ラッチ回路３５は、ラッチ回路３３Ａおよび３３Ｂが保持する受信データに対して１ＵＩ前の受信データを保持している。したがって、選択回路３４が、ラッチ回路３５の出力に応じて、図４の（Ａ）と（Ｂ）の２つの経路の出力の一方を選択すれば、１ＵＩ前の受信データ値に応じてオフセット電圧を補正した上での正しい判定結果が得られる。
【００２４】
図５は、図３のspeculative型ＤＦＥにおける遅延を説明する図である。
上記のように、speculative型ＤＦＥは、１ＵＩ前の受信データがとり得る値の種類（図３および図４では２種類）に応じて２つの経路を設けるため回路規模が大きくなる。しかし、１ＵＩ前の受信データ値が確定してから、オフセット電圧を補正した上での判定結果が得られるまでの時間を短くできる。ＤＦＥにおいては、受信データ信号を毎ビット補償する必要があるため、２つの判定結果を選択する選択回路（ＭＵＸ）３４は、１ＵＩ内にデータを選択する必要がある。従って、選択回路（ＭＵＸ）３４を制御するための信号経路の遅延時間は、１ＵＩよりも小さくする必要がある。図５に示すように、図３のspeculative型ＤＦＥの遅延は、ＣＬＫの立ち上りから、それに応じてラッチ回路３５の出力が変化し、選択回路（ＭＵＸ）３４での選択が行われ、ラッチ回路３５の入力に到達するまでの時間であり、遅延を小さくできる。
【００２５】
例えば、speculative型でない場合、加算回路およびコンパレータを１組設け、コンパレータの出力をラッチ回路３５に入力するように形成し、ラッチ回路３５の出力に応じてV1と-V1のいずれかを選択して加算回路に加える。この場合、ラッチ回路３５の出力変化、V1と-V1の選択時間、加算回路の出力変化、およびコンパレータの出力変化の合計時間が遅延となり、遅延が大きくなる。そのため、１ＵＩ前の受信データに応じたオフセット電圧が加えられて判定された結果がラッチ回路３５に到着する前に、ラッチ回路３５がラッチを行うことになり、正しいＤＦＥ処理が行えないという問題が生じる。この問題は、データレートが高速化するほど大きくなる。そのため、高速の受信回路では、図３に示すようなspeculative型ＤＦＥが使用される。
【００２６】
前述のように、単位時間当たりのデータ伝送量を増加させるため、多値変調のデータ伝送方式が使用される。多値変調のデータ伝送方式の場合のspeculative型判定帰還型等化回路の構成として、デコーダを利用した方法が知られている。
【００２７】
図６は、多値変調の場合のspeculative型判定帰還型等化回路（ＤＦＥ）の構成例を示す図である。
図６のＤＦＥは、パルス振幅変調(Pulse Amplitude Modulation: PAM)による４値変調(PAM4)のデータを受信する。４値変調のデータ信号は、“０”から“３”の４レベルのデータ値をとり、“０”か“１”の判定は、Vc-Vrのシフト電圧を印加して行い、“１”か“２”の判定は、Vcのシフト電圧を印加して行い、“２”か“３”の判定は、Vc+Vrのシフト電圧を印加して行う。
【００２８】
このＤＦＥは、レベル変換回路４０と、３組の判定帰還型等化補正回路５１Ａ−５１Ｃと、３×４個のコンパレータ５２ＡＡ−５２ＣＤと、３×４個の第１ラッチ回路５３ＡＡ−５３ＣＤと、３個の選択回路（ＭＵＸ）５４Ａ−５４Ｃと、を有する。このＤＦＥは、さらに３個の第２ラッチ回路５５Ａ−５５Ｃと、デコーダ５６と、を有する。
【００２９】
レベル変換回路４０は、第１から第３レベル変換回路４１Ａ−４１Ｃを有し、第１から第３レベル変換回路４１Ａ−４１Ｃはそれぞれ加算回路を有する。第１レベル変換４１Ａは、受信データ信号（入力）に-Vrのシフト電圧を加えて第１シフト信号を生成する。第２レベル変換回路４１Ｂは、受信データ信号に0Vのシフト電圧を加えて、すなわち電圧を加えず、第２シフト信号を生成する。第３レベル変換回路４１Ｃは、受信データ信号に-Vrのシフト電圧を加えて第３シフト信号を生成する。
【００３０】
第１判定帰還型等化補正回路５１Ａは、４個の加算回路５１ＡＡ−５１ＡＤを有する。加算回路５１ＡＡ−５１ＡＤは、第１レベル変換回路４１Ａの出力に、+V1, +V2,-V2,-V1のオフセット電圧をそれぞれ加える判定帰還等化処理を行い、４つの等化補正信号を生成する。第２判定帰還型等化補正回路５１Ｂおよび第３判定帰還型等化補正回路５１Ｃは、第１判定帰還型等化補正回路５１Ａと同様の構成を有する。第２判定帰還型等化補正回路５１Ｂは第２レベル変換回路４１Ｂの出力に対して判定帰還等化処理を行い、第３判定帰還型等化補正回路５１Ｃは第３レベル変換回路４１Ｃの出力に対して判定帰還等化処理を行う。
【００３１】
４個のコンパレータ５２ＡＡ−５２ＡＤは、４個の加算回路５１ＡＡ−５１ＡＤの出力を基準電圧と比較して、大きければ“１”を、小さければ“０”を出力する。４個のコンパレータ５２ＢＡ−５２ＢＤおよび４個のコンパレータ５２ＣＡ−５２ＣＤは、４個の加算回路５１ＢＡ−５１ＢＤおよび４個の加算回路５１ＣＡ−５１ＣＤの出力を基準電圧と比較する。
【００３２】
４個の第１ラッチ回路５３ＡＡ−５３ＡＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＡＡ−５２ＡＤの出力をラッチして保持する。４個の第２ラッチ回路５３ＢＡ−５３ＢＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＢＡ−５２ＢＤの出力をラッチして保持する。４個の第２ラッチ回路５３ＣＡ−５３ＣＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＣＡ−５２ＣＤの出力をラッチして保持する。
【００３３】
ＭＵＸ５４Ａは、デコーダ５６の出力に応じて、４個の第１ラッチ回路５３ＡＡ−５３ＡＤの出力を選択する。具体的には、ＭＵＸ５４Ａは、デコーダ５６の出力する１ＵＩ前の受信データの値が“３”の時には、第１ラッチ回路５３ＡＡの出力をラッチする。以下同様に、ＭＵＸ５４Ａは、１Ｕｉ前の受信データの値が“２”、“１”、“０”の時には、第１ラッチ回路５３ＡＢ、第１ラッチ回路５３ＡＣ、第１ラッチ回路５３ＡＤの出力をラッチする。同様に、ＭＵＸ５４Ｂおよび５４Ｃは、デコーダ５６の出力に応じて、第２ラッチ回路５３ＢＡ−５３ＢＤおよび第３ラッチ回路５３ＣＡ−５３ＣＤの出力を選択する。
【００３４】
３個の第２ラッチ回路５５Ａ−５５Ｃは、ＣＬＫの立ち上りで、ＭＵＸ５４Ａ−５４Ｃの出力をラッチして保持する。
デコーダ５６は、第２ラッチ回路５５Ａ−５５Ｃの出力から、４値（２ビット）の出力データを決定し、出力データを生成する。
【００３５】
図６に示すように、振幅変調（ＰＡＭ）による４値変調（ＰＡＭ４）の場合、ＭＵＸ５４Ａ−５４Ｃがそれぞれ４つの入力信号から１つの信号を選択するためには、データの上位ビットの０／１と下位ビットの０／１が判明すればよい。そのため、ＭＵＸ５４Ａ−５４Ｃのそれぞれは、２つの制御信号で制御される。ここで、ＰＡＭ４においては、４値の振幅情報を判定するために３つのシフト信号を生成することから、ＰＡＭ４向けのＤＦＥではＭＵＸが３つ必要となる。そこで、ＭＵＸが出力する３つの信号からＭＵＸを制御する２つの信号を作るためのデコーダ５６を使用する。
【００３６】
図７は、図３の２値変調のspeculative型ＤＦＥと、図６の４値変調のspeculative型ＤＦＥにおけるＭＵＸでの遅延を比較する図であり、（Ａ）が図３の２値変調用回路の場合を、（Ｂ）が図６の４値変調用回路の場合を示す。
【００３７】
図７の（Ａ）に示すように、２値変調用回路の場合は、ラッチ回路３５の出力データがＭＵＸ３４における選択信号としてそのまま利用可能である。これに対して、図７の（Ｂ）に示す４値変調用回路の場合は、３個のラッチ回路５５Ａ−５５Ｃの３つの出力をデコードするために、２値変調用回路では必要なかったデコーダ５６が追加される。そのため、ＭＵＸ５４Ａ−５４Ｃを制御するための信号経路の遅延時間がデコーダの遅延時間分だけ増加してしまう。その結果、ＤＦＥの動作速度が遅くなり、データレートをより高くすることが困難となる。
【００３８】
以下に説明する実施形態の等化回路は、多値振幅変調データを受信するspeculative型判定帰還型等化回路（ＤＦＥ）であり、ＤＦＥを形成するＭＵＸを制御するための経路の遅延時間を減少させることにより、高データレートに適用可能である。
【００３９】
図８は、第１実施形態の４値振幅変調データを受信するspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【００４０】
図８に示すように、第１実施形態のＤＦＥは、３個のレベル変換回路４１Ａ−４１Ｃと、３×４個の加算回路５１ＡＡ−５１ＣＤと、３×４個のコンパレータ５２ＡＡ−５２ＣＤと、３×４個の第１ラッチ回路５３ＡＡ−５３ＣＤと、を有する。第１実施形態のＤＦＥは、さらに、３個の選択回路（ＭＵＸ）５４Ａ−５４Ｃと、３個の第２ラッチ回路５５Ａ−５５Ｃと、デコーダ５６と、を有する。３×４個の加算回路５１ＡＡ−５１ＣＤは、３組の判定帰還型等化補正回路を形成する。以上のＤＦＥの構成は、図６のＤＦＥの構成と同じであるが、第１実施形態のＤＦＥは、３個の第２ラッチ回路５５Ａ−５５Ｃの出力が、３個の選択回路（ＭＵＸ）５４Ａ−５４Ｃの選択信号として使用されることが、図６のＤＦＥと異なる。
【００４１】
第１実施形態のＤＦＥは、３個の選択回路（ＭＵＸ）５４Ａ−５４Ｃの制御を、デコーダ５６の出力信号を使用せずに、３個の第２ラッチ回路５５Ａ−５５Ｃの出力信号で行う。これにより、３個の選択回路（ＭＵＸ）５４Ａ−５４Ｃを制御するための信号経路の遅延時間が、デコーダ５６による遅延時間分だけ短くなることから、ＤＦＥをより高速動作させることが可能となり、伝送方式が多値変調の場合でも高データレートを実現することが可能となる。
【００４２】
図９は、第１実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の選択回路（ＭＵＸ）を具体化した構成例を示す図である。
図１０は、図９に示す選択回路（ＭＵＸ）の具体的な構成、および入力である受信データ信号の値とデコーダに入力するデータ値の関係を示す図であり、（Ａ）がＭＵＸの構成を、（Ｂ）が受信データ信号の値とデコーダに入力するデータ値の関係を示す。
【００４３】
受信データ信号の値（レベル）は、０から３の４値のいずれかをとるが、その値に応じて、ラッチ回路５５Ａ−５５Ｃの出力Ｓ１−Ｓ３は、図１０の（Ｂ）に示すようになる。すなわち、入力データが３の時にはＳ１＝１、Ｓ２＝１、Ｓ３＝１である。入力データが２の時にはＳ１＝０、Ｓ２＝１、Ｓ３＝１である。入力データが１の時にはＳ１＝０、Ｓ２＝０、Ｓ３＝１である。入力データが０の時にはＳ１＝０、Ｓ２＝０、Ｓ３＝０である。
【００４４】
図１０の（Ａ）に示すように、選択回路（ＭＵＸ）５４１Ａ−５４３Ａ、５４１Ｂ−５４３Ｂおよび５４１Ｃ−５４３Ｃは、同じ構成を有し、それぞれ２個の選択スイッチＳＷ１およびＳＷ２を有する。ＳＷ１は、制御信号ＣＳが１でオン（導通）し、０でオフ（遮断）する。ＳＷ２は、制御信号ＣＳが０でオン（導通）し、１でオフ（遮断）する。言い換えれば、ＳＷ１とＳＷ２は、一方がオンの時に他方がオフする。したがって、選択回路（ＭＵＸ）は、ＣＳが１の時に入力Ｉ１を選択して出力Ｏ１として出力し、ＣＳが０の時に入力Ｉ２を選択して出力Ｏ１として出力する。
【００４５】
図９に示すように、選択回路（ＭＵＸ）５４Ａは、選択回路（ＭＵＸ）５４１Ａおよび５４２Ａを含む第１段と、選択回路（ＭＵＸ）５４３Ａを含む第２段と、を有する。ＭＵＸ５４１Ａは、ラッチ回路５５Ａの出力Ｓ１を制御信号として、Ｓ１＝１の時にラッチ回路５３ＡＡの出力を選択し、Ｓ１＝０の時にラッチ回路５３ＡＢの出力を選択する。ＭＵＸ５４２Ａは、ラッチ回路５５Ｃの出力Ｓ３を制御信号として、Ｓ３＝１の時にラッチ回路５３ＡＣの出力を選択し、Ｓ３＝０の時にラッチ回路５３ＡＤの出力を選択する。ＭＵＸ５４３Ａは、ラッチ回路５５Ｂの出力Ｓ２を制御信号として、Ｓ２＝１の時にＭＵＸ５４１Ａの出力を選択し、Ｓ２＝０の時にＭＵＸ５４２Ａの出力を選択する。
【００４６】
選択回路（ＭＵＸ）５４Ｂおよび５４Ｃも、ＭＵＸ５４Ａと同様の構成を有し、入力する制御信号が異なる以外同様の動作を行うので説明は省略する。
【００４７】
第１ラッチ回路５３ＡＡ−５３ＣＤおよび第２ラッチ回路５５Ａ−５５Ｃは、すべてＣＬＫの立ち上りに同期してラッチ動作を行う。
【００４８】
図１１は、１ＵＩ前の受信データ信号の値が３の時の図９のＤＦＥにおける信号経路を示す図である。
図１２は、１ＵＩ前の受信データ信号の値が２の時の図９のＤＦＥにおける信号経路を示す図である。
【００４９】
図１３は、１ＵＩ前の受信データ信号の値が１の時の図９のＤＦＥにおける信号経路を示す図である。
図１４は、１ＵＩ前の受信データ信号の値が０の時の図９のＤＦＥにおける信号経路を示す図である。
【００５０】
１ＵＩ前の受信データ信号の値が３の時、すなわちラッチ回路５５Ａ−５５Ｃの出力Ｓ１−Ｓ３がすべて１の時、図１１において破線で示す３つの信号経路が選択される。第１の経路は、入力した受信データ信号が、レベル変換回路４１Ａおよび５１ＡＡと、コンパレータ５２ＡＡと、ラッチ回路５３ＡＡと、ＭＵＸ５４１Ａおよび５４３Ａと、を経て、ラッチ回路５５Ａに入力する経路である。第２の経路は、入力した受信データ信号が、レベル変換回路４１Ｂおよび５１ＢＡと、コンパレータ５２ＢＡと、ラッチ回路５３ＢＡと、ＭＵＸ５４１Ｂおよび５４３Ｂと、を経て、ラッチ回路５５Ｂに入力する経路である。第３の経路は、入力した受信データ信号が、レベル変換回路４１Ｃおよび５１ＣＡと、コンパレータ５２ＣＡと、ラッチ回路５３ＣＡと、ＭＵＸ５４１Ｃおよび５４３Ｃと、を経て、ラッチ回路５５Ｃに入力する経路である。これにより、受信データ信号がとり得るレベル（３から０）に応じた３種のシフトを行ったシフト信号について、さらに１ＵＩ前の受信データ信号の値が３の時のＤＦＥ処理を行った３つのデータが、ラッチ回路５５Ａ−５５Ｃの入力に準備された状態になる。したがって、次のＣＬＫの立ち上りで、ＤＦＥ処理が終了した受信データをただちにラッチできる状態になっている。
【００５１】
１ＵＩ前の受信データ信号の値が２の時、すなわちラッチ回路５５Ａの出力Ｓ１が０で、ラッチ回路５５Ｂおよび５５Ｃの出力Ｓ２およびＳ３が１の時、図１２において破線で示す３つの信号経路が選択される。１ＵＩ前の受信データ信号の値が１の時、すなわちラッチ回路５５Ａおよび５５Ｂの出力Ｓ１およびＳ２が０で、ラッチ回路５５Ｃの出力Ｓ３が１の時、図１３において破線で示す３つの信号経路が選択される。さらに、１ＵＩ前の受信データ信号の値が０の時、すなわちラッチ回路５５Ａ−５５Ｃの出力Ｓ１−Ｓ３がすべて０の時、図１４において破線で示す３つの信号経路が選択される。これらの経路選択の説明は、図１１の説明と類似しているので、省略する。
【００５２】
以上説明したように、第１実施形態では、デコーダ５６の出力信号を用いなくても選択回路（ＭＵＸ）は所望の動作を行うことができる。その結果、ＭＵＸを制御するための信号経路の遅延時間がデコーダによる遅延時間分だけ短くなるため、ＤＦＥをより高速動作させることが可能となり、高データレートを実現することが可能となる。
【００５３】
図１５は、図９の第１実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成において、一部の要素をまとめて簡略化して示した図である。
【００５４】
図１５において、レベル変換回路群４１はレベル変換回路４１Ａ−４１Ｃを含む。加算回路群５１Ａは、加算回路５１ＡＡ、５１ＢＡおよび５１ＣＡを含む。加算回路群５１Ｂは、加算回路５１ＡＢ、５１ＢＢおよび５１ＣＢを含む。加算回路群５１Ｃは、加算回路５１ＡＣ、５１ＢＣおよび５１ＣＣを含む。加算回路群５１Ｄは、加算回路５１ＡＤ、５１ＢＤおよび５１ＣＤを含む。
【００５５】
コンパレータ群５２Ａは、コンパレータ５２ＡＡ、５２ＢＡおよび５２ＣＡを含む。コンパレータ群５２Ｂは、コンパレータ５２ＡＢ、５２ＢＢおよび５２ＣＢを含む。コンパレータ群５２Ｃは、コンパレータ５２ＡＣ、５２ＢＣおよび５２ＣＣを含む。コンパレータ群５２Ｄは、コンパレータ５２ＡＤ、５２ＢＤおよび５２ＣＤを含む。
【００５６】
ラッチ回路群５３Ａは、ラッチ回路５３ＡＡ、５３ＢＡおよび５３ＣＡを含む。ラッチ回路群５３Ｂは、ラッチ回路５３ＡＢ、５３ＢＢおよび５３ＣＢを含む。ラッチ回路群５３Ｃは、ラッチ回路５３ＡＣ、５３ＢＣおよび５３ＣＣを含む。ラッチ回路群５３Ｄは、ラッチ回路５３ＡＤ、５３ＢＤおよび５３ＣＤを含む。
【００５７】
選択回路（ＭＵＸ）群５４は、選択回路（ＭＵＸ）５４Ａ、５４Ｂおよび５４Ｃを含む。ラッチ回路群５５は、ラッチ回路５５Ａ、５５Ｂおよび５５Ｃを含む。
以下、図１５の図面表示を使用して説明する。
【００５８】
図１６は、第２実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。図１６は、第２実施形態のＤＦＥを、図１５の簡略化した型式で示している。
図１７は、第２実施形態における受信データ信号と受信クロックとの関係を示すタイムチャートである。
図１８は、第２実施形態における受信データ信号の値と２個のデコーダに入力するデータ値の関係を示す図である。
【００５９】
図１７に示すように、受信データ信号（Ｄａｔａ）の１ＵＩは、受信クロックＣＬＫの１周期に等しい。ここでは、受信クロックＣＬＫを基準クロックとも称する。ＣＬＫ１およびＣＬＫ２は、ＣＬＫを２分周したクロックで、反転した信号である。受信データ信号（Ｄａｔａ）は、奇数番目のデータＤＡ０，ＤＡ１，…と、偶数番目のデータＤＢ０，ＤＢ１，…とが、交互に配置されるインターリーブ動作で送信されたデータ信号である。ＣＬＫ１は奇数番目のデータＤＡ０，ＤＡ１，…の変化エッジの中間位相で立ち上り、ＣＬＫ２は偶数番目のデータＤＢ０，ＤＢ１，…の変化エッジの中間位相で立ち上る。第２実施形態では、受信データ信号（Ｄａｔａ）は、第１実施形態と同様に４値を取り得る。
【００６０】
奇数番目のデータおよび偶数番目のデータの値０から３に対して、２個のデコーダ５６Ｘおよび５６Ｙに入力するラッチ回路群５５Ｘの出力値Ｓ１Ｘ−Ｓ３ＸおよびＳ１Ｙ−Ｓ３Ｙは、図１８に示すようになる。すなわち、並列である点を除けば、第１実施形態の場合と同じである。
【００６１】
第２実施形態のＤＦＥは、第１実施形態のＤＦＥを２個並列に設け、２個のＤＦＥの入力は共通で、一方にクロックＣＬＫ１を、他方にＣＬＫ２を供給する。２個のＤＦＥの動作は、第１実施形態と同じなので、詳しい説明は省略する。
【００６２】
第２実施形態では、２並列のインターリーブ動作をさせた場合でも、ＭＵＸの制御にデコーダの出力信号を用いなくてもよいため、ＤＦＥをより高速動作させることが可能となり、高データレートを実現することが可能となる。
【００６３】
図１９は、第３実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
【００６４】
第３実施形態のＤＦＥは、第２実施形態のＤＦＥにおいて、レベル変換回路群４１Ｘと４１Ｙを共通化し、加算回路群５１ＡＸ−５１ＤＸと５１ＡＹ−５１ＤＹを共通化したものである。共通化することにより部品点数を削減でき、回路規模を小さくできる。
【００６５】
第２および第３実施形態のＤＦＥは、２つのデータを交互に配置するインターリーブ動作で送信したデータを受信したが、より多くのデータをインターリーブ動作で送信することも可能である。
【００６６】
図２０は、第４実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
第４実施形態のＤＦＥは、４つのデータをインターリーブ動作で送信したデータを受信する。第４実施形態のＤＦＥは、４個のＤＦＥ６０Ａ−６０Ｄを並列に設け、４個のＤＦＥの入力は共通で、それぞれにＣＬＫ１−ＣＬＫ４を供給する。ＤＦＥ６０Ａ−６０Ｄは、第１実施形態のＤＦＥと同じ構成を有する。ＣＬＫ１−ＣＬＫ４は、受信データ信号の１ＵＩを１周期とする基準クロックＣＬＫを４分周したクロックで、位相がπ／２、すなわち１ＵＩずつずれている。ＤＦＥ６０Ａ−６０Ｄの２ビット出力ＤＡ−ＤＤは、インターリーブして変化する。４個のＤＦＥの動作は、第１実施形態と同じなので、詳しい説明は省略する。
【００６７】
第４実施形態では、４並列のインターリーブ動作をさせた場合でも、ＭＵＸの制御にデコーダの出力信号を用いなくてもよいため、ＤＦＥをより高速動作させることが可能となり、高データレートを実現することが可能となる。
【００６８】
第１から第４実施形態では、受信データ信号は、４値のパルス振幅変調（ＰＡＭ４）が行われているとしたが、それ以上の状態値のパルス振幅変調にも適用可能である。
【００６９】
図２１は、第５実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
図２２は、第５実施形態における受信データ信号の値と２個のデコーダに入力するデータ値の関係を示す図である。
【００７０】
第５実施形態のＤＦＥは、８値のパルス振幅変調（ＰＡＭ８）が行われたデータ信号を受信する。レベル変換回路群は、７つのシフト信号を生成するように、７個のレベル変換回路を有する。レベル変換回路群の出力は、８のデータ値に対応して８グループに分けられ、各グループは、加算回路群、コンパレータ群およびラッチ回路群を有し、各群は７つのシフト信号に対応して７個の子回路を有する。選択回路（ＭＵＸ）５４は、７×８個のラッチ回路の出力から、ラッチ回路群５５の出力に応じて、７個のデータＳ１−Ｓ７を選択する。このデータＳ１−Ｓ７は、ＣＬＫの立ち上りに同期してラッチ回路群５５にラッチされて保持される。デコーダ５６は、図２２の表にしたがって、データＳ１−Ｓ７から受信データの値を０から７の間のいずれかに決定する。
【００７１】
図２３は、第５実施形態のＤＦＥの構成を簡略化せずに示す図である。
図２４は、図２３の１個のデータ判定／選択回路の詳細な回路構成を示す図である。
【００７２】
図２３の各データ判定／選択回路は、初段の加算回路群で生成した７つのシフト信号のそれぞれについて、１ＵＩ前の８種類のデータ値、具体的には第２ラッチ回路群の出力Ｓ１−Ｓ８に応じたＤＦＥ処理を行う。
【００７３】
図２４に示すように、各データ判定／選択回路は、８個の加算回路と、８個のコンパレータと、８個の第１ラッチ回路と、７個の２：１選択回路（ＭＵＸ）を含む選択回路（ＭＵＸ）と、を有する。第５実施形態のＤＦＥは、受信データ信号が８値振幅変調されており、７つのシフト信号を生成し、８値に応じたＤＦＥ処理を行うが、基本的な動作は第１実施形態と同じであり、詳しい説明は省略する。
【００７４】
図２５は、第５実施形態における選択回路（ＭＵＸ）の構成例を示す図である。
図２５の（Ａ）は、図２４に示した第５実施形態における選択回路（ＭＵＸ）の構成例を示す。この例では、７個の２：１選択回路（ＭＵＸ）を、１段目に４個、２段目に２個、３段目に１個配置している。したがって、選択回路（ＭＵＸ）への入力が出力されるまでには、３段の２：１選択回路（ＭＵＸ）による遅延の合計分の遅延が発生する。
【００７５】
図２５の（Ｂ）は、図２５の（Ａ）の構成で１段目と２段目を４：１選択回路（ＭＵＸ）に置き換えた例を示す。図２５の（Ｃ）は、図２５の（Ａ）の構成で２段目と３段目を４：１選択回路（ＭＵＸ）に置き換えた例を示す。４：１選択回路（ＭＵＸ）を使用することにより、２：１選択回路（ＭＵＸ）を３個使用する場合に比べて回路規模が大きくなるが、遅延を小さくできる。
【００７６】
以上説明したように、第５実施形態では、データ信号のレベルが８つになった場合でも、選択回路（ＭＵＸ）の制御にデコーダの出力信号を用いなくてもよいため、ＤＦＥをより高速動作させることが可能となり、高データレートを実現することが可能となる。
【００７７】
図２６は、第６実施形態のspeculative型判定帰還型等化回路（ＤＦＥ）の構成を示す図である。
図２７は、第６実施形態における受信データ信号の値ｎと、それに対応するデコーダのビット数およびｌｏｇ2（ｎ）の関係を示す図である。
【００７８】
第６実施形態のＤＦＥは、ｎ値の振幅変調を行ったデータ信号を受信する。図８のＤＦＥは、第６実施形態においてｎ＝４とした場合に相当し、図２１のＤＦＥは、第６実施形態においてｎ＝８とした場合に相当する。
【００７９】
振幅変調のレベル数ｎの場合に必要なデコーダの出力のビット数は、ｌｏｇ2（ｎ）で表される。ビット数は、整数であるから、ｌｏｇ2（ｎ）の値の少数は切り上げた値になる。
【００８０】
以上、第１から第６実施形態を説明した。次に、実施形態のＤＦＥを送受信回路に適用した例を説明する。
【００８１】
図２８は、実施形態のＤＦＥを適用した送受信回路を有する通信システムの構成例を示す図である。
【００８２】
図２８の通信システムは、第１回路１００と、伝送経路２００と、第２回路３００と、を有する。第１回路１００と第２回路３００の間では、伝送経路２００を介して、相互に通信が行われる。
【００８３】
第１回路１００は、データ処理部１０１と、伝送経路２００を介して第２回路３００との間でデータを送受信するＳＥＲ／ＤＥＳ回路１０２と、を有する。ＳＥＲ／ＤＥＳ回路１０２は、データを送信する場合には、データ処理部１０１からパラレルデータを受けて、パラレルデータをシリアルデータに変換して送信する。また、ＳＥＲ／ＤＥＳ回路１０２は、データを受信する場合には、受信したシリアルデータをパラレルデータに変換して、データ処理部１０１に出力する。
【００８４】
実施形態のＤＦＥを適用した場合には、ＳＥＲ／ＤＥＳ回路１０２は、多値振幅変調するので、その分シリアルデータのビット数が少なくなる。例えば、８ビットのパラレルデータを送信する場合、８ビットのパラレルデータを、２ビットパラレル×４ビットシリアルに変換し、４値（２ビット）の振幅変調を行って４ビットデータをシリアル送信する。
【００８５】
第２回路１００は、データ処理部３０２と、伝送経路２００を介して第１回路１００との間でデータを送受信するＳＥＲ／ＤＥＳ回路３０１と、を有する。第２回路３００のＳＥＲ／ＤＥＳ回路３０１は、第１回路１００のＳＥＲ／ＤＥＳ回路１０２と同じ回路で実現できる。ここでは、第２回路３００のＳＥＲ／ＤＥＳ回路３０１を例として詳細を説明する。
【００８６】
ＳＥＲ／ＤＥＳ回路３０１は、受信回路３１０と、送信回路３２０と、を有する。受信回路３１０は、図１に示したように、プリアンプ２１と、speculative型判定帰還型等化回路（ＤＦＥ）２２と、ＣＤＲ２３と、を有する。図２８の例では、受信回路３１０は、デマルチプレクサ（ＤＥＭＵＸ）２５を有する。ＤＥＭＵＸ２５は、ＤＦＥ２２が出力するシリアルデータをパラレルデータに変換し、データ処理部３０２に出力する。例えば、上記のように、受信するデータが、８ビットのパラレルデータを、２ビットパラレル×４ビットシリアルに変換し、４値（２ビット）の振幅変調を行って送信されたデータ信号である場合を考える。この場合、ＤＦＥ２２は、４値（２ビット）振幅変調の受信データ信号から２ビット受信データを生成し、ＤＥＭＵＸ２５は、２ビット受信データを４回受信し、それから８ビットパラレルデータを生成し、データ処理部３０２に出力する。
【００８７】
送信回路３２０は、マルチプレクサ（ＭＵＸ）３２１と、多値振幅パルス生成部３２２と、ドライバ３２３と、を有する。ＭＵＸ３２１は、データ処理部３０２から送信するパラレルデータを受け、２ビットパラレル×４ビットシリアルに変換する。多値振幅パルス生成部３２２は、２ビットパラレルのデータに応じて４値（２ビット）振幅変調に対応する振幅パルスを生成し、ドライバ３２３に出力する。ドライバ３２３は、４値（２ビット）振幅変調されたデータ信号を、伝送経路２００に出力する。
【００８８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８９】
４１Ａ−４１Ｃ    レベル変換回路
５１ＡＡ−５１ＣＤ    加算回路
５２ＡＡ−５２ＣＤ    コンパレータ
５３ＡＡ−５３ＣＤ    第１ラッチ回路
５４Ａ−５４Ｃ    選択回路（ＭＵＸ）
５５Ａ−５５Ｃ    第２ラッチ回路
５６    デコーダ５６
【図１】
0006497069.tif 000002
【図２】
0006497069.tif 000003
【図３】
0006497069.tif 000004
【図４】
0006497069.tif 000005
【図５】
0006497069.tif 000006
【図６】
0006497069.tif 000007
【図７】
0006497069.tif 000008
【図８】
0006497069.tif 000009
【図９】
0006497069.tif 000010
【図１０】
0006497069.tif 000011
【図１１】
0006497069.tif 000012
【図１２】
0006497069.tif 000013
【図１３】
0006497069.tif 000014
【図１４】
0006497069.tif 000015
【図１５】
0006497069.tif 000016
【図１６】
0006497069.tif 000017
【図１７】
0006497069.tif 000018
【図１８】
0006497069.tif 000019
【図１９】
0006497069.tif 000020
【図２０】
0006497069.tif 000021
【図２１】
0006497069.tif 000022
【図２２】
0006497069.tif 000023
【図２３】
0006497069.tif 000024
【図２４】
0006497069.tif 000025
【図２５】
0006497069.tif 000026
【図２６】
0006497069.tif 000027
【図２７】
0006497069.tif 000028
【図２８】
0006497069.tif 000029