(57)【特許請求の範囲】
【請求項１】
パワートランジスタと容量素子とが形成されたアクティブ領域と、
前記アクティブ領域と離間して形成されたドレインパッドと、
を有する半導体チップを備える、半導体装置であって、
前記パワートランジスタは、
前記半導体チップの厚さ方向において、互いに離間して配置されたソース電極およびドレイン電極と、
前記ドレイン電極と前記ソース電極との間を流れる電流のオン／オフを制御するゲート電極と、
を有し、
前記容量素子は、
下部電極である前記ソース電極と、
前記ソース電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成され、かつ、前記ドレインパッドを介して、前記ドレイン電極と電気的に接続され、かつ、前記ドレインパッドと一体的に形成された上部電極と、
を有し、
平面視において、前記ソース電極と前記上部電極とは重なる部分を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ドレインパッドは、前記容量絶縁膜上に形成され、
前記ドレインパッドと前記ドレイン電極とは、ワイヤを介して電気的に接続されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
平面視において、前記上部電極は、前記ソース電極に内包される、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記パワートランジスタと前記容量素子とは、前記半導体チップの厚さ方向に積層配置されている、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記パワートランジスタは、
半導体基板と、
前記半導体基板の裏面に形成された前記ドレイン電極と、
前記半導体基板の表面上に形成されたドリフト層と、
前記ドリフト層上に形成されたチャネル層と、
前記チャネル層を貫通して前記ドリフト層に達するトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極と、
前記トレンチに接し、かつ、前記チャネル層の表面に形成されたソース領域と、
前記ソース領域と電気的に接続された前記ソース電極と、
を有する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ソース電極は、前記ソース領域上から前記ゲート電極上にわたって形成され、
前記ソース電極と前記ゲート電極との間に絶縁膜が介在する、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
チップ搭載部と、
前記チップ搭載部上に搭載された前記半導体チップと、
を有し、
前記半導体チップの裏面には、前記ドレイン電極が形成され、
前記半導体チップの表面には、前記ゲート電極と電気的に接続されたゲートパッドと前記ソース電極と前記上部電極とが形成され、
平面視において、前記半導体チップの表面には、前記上部電極が露出している上部電極露出領域と、前記ソース電極が露出しているソース電極露出領域とが形成され、かつ、前記ゲートパッドが露出している、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記チップ搭載部と連結されたドレインリードと、
前記チップ搭載部と離間して配置されたソースリードと、
前記チップ搭載部と離間して配置されたゲートリードと、
を有する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ソース電極露出領域と前記ソースリードとは第１導電性部材で接続され、
前記ゲートパッドと前記ゲートリードとは第２導電性部材で接続され、
前記上部電極露出領域と前記チップ搭載部とは第３導電性部材で接続されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ソース電極露出領域と前記ソースリードとは複数の第１導電性部材で接続され、
前記上部電極露出領域と前記チップ搭載部とは複数の第３導電性部材で接続されている、半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記ソース電極露出領域と前記ソースリードとは第１導電性部材で接続され、
前記ゲートパッドと前記ゲートリードとは第２導電性部材で接続され、
前記半導体チップの表面には、前記上部電極と電気的に接続された前記ドレインパッドが露出し、
前記ドレインパッドと前記チップ搭載部とは第３導電性部材で接続されている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体チップの表面には、前記上部電極と電気的に接続された前記ドレインパッドが複数存在する、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記容量絶縁膜の膜厚は、５０ｎｍ以上２５０ｎｍ以下である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、パワートランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−１８６６３４号公報（特許文献１）には、接合ＦＥＴ（Junction Field Effect Transistor）のソース電極とドレイン電極との間にキャパシタを接続することにより、高周波のノイズ成分をキャパシタにバイパスさせる技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１８６６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、特許文献１に記載された技術では、特許文献１の図２に示すように、平面視において、接合ＦＥＴが形成されている領域とは別領域にキャパシタが形成されている。このため、接合ＦＥＴおよびキャパシタが形成される半導体チップの平面サイズが大きくなることが問題点として顕在化することが考えられる。
【０００５】
本発明の目的は、半導体装置のサイズを増加させることなく、半導体装置の性能向上を図ることができる技術を提供することにある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置は、パワートランジスタとパワートランジスタの第１電極と第２電極との間に電気的に接続された容量素子とを備え、平面視において、少なくとも、容量素子とパワートランジスタとは部分的に重なるように配置されている。
【０００８】
また、一実施の形態における半導体装置の製造方法は、容量素子の下部電極にもなるパワートランジスタのソース電極を形成する工程と、ソース電極上に容量素子の容量絶縁膜を形成する工程と、容量絶縁膜上に容量素子の上部電極を形成する工程とを有する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体チップの面積サイズを増加させることなく、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、一般的なパワートランジスタを示す回路記号であり、（ｂ）は、実施の形態１における半導体装置の回路構成を示す図である。
【図２】実施の形態１における半導体チップの平面構成を示す図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】実施の形態１における半導体装置の実装構成を示す平面図である。
【図５】図４のＡ−Ａ線で切断した断面図である。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】変形例１における半導体装置の実装構成を示す平面図である。
【図１５】変形例２における半導体装置の実装構成を示す平面図である。
【図１６】変形例３における半導体装置の実装構成を示す平面図である。
【図１７】実施の形態２におけるＩＧＢＴのデバイス構造を示す断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
＜半導体装置の回路構成＞
まず、本実施の形態１における半導体装置の回路構成について説明する。図１（ａ）は、一般的なパワートランジスタ（電界効果トランジスタ）を示す回路記号である。図１（ａ）において、パワートランジスタＱ１は、互いに離間して配置されたソースＳとドレインＤとを有し、ドレインＤとソースＳとの間を流れる電流のオン／オフ制御をゲートＧで行なうように構成されている。すなわち、ソースＳとドレインＤとの間に電位差を生じさせた状態で、ゲートＧにしきい値電圧以上のゲート電圧を印加すると、ゲートＧの直下領域に反転層からなるチャネルが形成され、このチャネルを介して、ドレインＤとソースＳとの間に電流が流れる。一方、ゲートＧにしきい値電圧未満のゲート電圧を印加する場合、反転層からなるチャネルが消滅するため、ドレインＤとソースＳとの間に電流は流れなくなる。このようにして、ゲートＧに印加するゲート電圧によって、ドレインＤとソースＳとの間を流れる電流のオン／オフ制御を行なうことができる。
【００１７】
このように構成されている一般的なパワートランジスタＱ１においては、例えば、ドレインＤからパワートランジスタＱ１に高周波ノイズが入力されると、パワートランジスタＱ１に存在する寄生抵抗によって、パワートランジスタＱ１から雑音が発生するおそれがある。したがって、半導体装置の性能向上を図るためには、高周波ノイズに起因するパワートランジスタＱ１からの雑音の発生を抑制する必要がある。
【００１８】
そこで、本実施の形態１における半導体装置では、以下に示す回路構成を採用している。具体的に、図１（ｂ）は、本実施の形態１における半導体装置の回路構成を示す図である。図１（ｂ）に示すように、本実施の形態１における半導体装置では、パワートランジスタＱ１と並列に容量素子（キャパシタ）ＣＡＰが接続されている。つまり、パワートランジスタＱ１のドレインＤとソースＳとの間に容量素子ＣＡＰが接続されている。
【００１９】
これにより、本実施の形態１における半導体装置によれば、高周波ノイズに起因するパワートランジスタＱ１からの雑音の発生を抑制することができる。なぜなら、例えば、パワートランジスタＱ１のドレインＤから入力する高周波ノイズは、パワートランジスタＱ１を通らず、容量素子ＣＡＰを通って、ソースＳから出力されるからである。すなわち、高周波ノイズに対して、容量素子ＣＡＰのインピーダンスは小さくなることから、高周波ノイズは、寄生抵抗によってインピーダンスが大きいパワートランジスタＱ１よりも、インピーダンスの小さな容量素子ＣＡＰを流れるのである。この結果、本実施の形態１における半導体装置によれば、高周波ノイズに起因するパワートランジスタＱ１からの雑音の発生を抑制することができる。さらには、本実施の形態１における回路構成によれば、パワートランジスタＱ１のスイッチング時の電圧変動によるノイズを容量素子ＣＡＰで平滑化することができる利点も有する。このことから、図１（ｂ）に示す回路構成によれば、パワートランジスタＱ１を含む半導体装置の性能向上を図ることができる。したがって、本実施の形態１では、パワートランジスタＱ１を含む半導体装置の性能向上を図る観点から、図１（ｂ）に示す回路構成を採用している。以下では、図１（ｂ）に示す回路構成を具現化した半導体装置のデバイス構造について説明する。
【００２０】
＜半導体装置のデバイス構造＞
図２は、本実施の形態１における半導体チップＣＨＰの平面構成を示す図である。図２において、本実施の形態１における半導体チップＣＨＰは、例えば、矩形形状をしており、中央部に形成されているアクティブ領域（活性領域）にパワートランジスタと容量素子が形成されている。具体的に、図２に示すように、アクティブ領域内には、複数のゲート電極ＧＥが互いに並行するように形成されており、複数のゲート電極ＧＥのそれぞれは、例えば、ｙ方向に延在するように配置されている。つまり、個々のゲート電極ＧＥは、単位トランジスタの構成要素となっており、複数の単位トランジスタを並列接続することにより、パワートランジスタが形成されることになる。すなわち、パワートランジスタは、複数の単位トランジスタから構成されていることになる。
【００２１】
そして、図２に示すように、複数のゲート電極ＧＥ上にわたって、パワートランジスタのソース電極ＳＥが形成されており、さらに、本実施の形態１では、このソース電極ＳＥと部分的に重なるように容量素子の上部電極ＵＥが形成されている。特に、図２では、複数のゲート電極ＧＥが形成されているアクティブ領域全体にわたって、パワートランジスタのソース電極ＳＥが形成され、平面視において、このソース電極ＳＥに内包されるように容量素子の上部電極ＵＥが形成されている。言い換えれば、パワートランジスタのソース電極ＳＥの平面積は、容量素子の上部電極ＵＥの平面積よりも大きくなっている。
【００２２】
次に、図２に示すように、アクティブ領域から離れた角部には、ドレインパッドＤＰが形成されており、アクティブ領域に形成された容量素子の上部電極ＵＥは、ドレインパッドＤＰと電気的に接続されている。さらに、ドレインパッドＤＰが形成された角部と対角に位置する角部には、ゲートパッドＧＰが形成されている。このゲートパッドＧＰは、図２では、図示を省略しているが、アクティブ領域に形成されている複数のゲート電極ＧＥと電気的に接続されている。以上のようにして、本実施の形態１における半導体チップＣＨＰが平面構成されていることになる。
【００２３】
続いて、図３は、図２のＡ−Ａ線で切断した断面図である。図３において、本実施の形態１における半導体チップＣＨＰは、パワートランジスタと、パワートランジスタと電気的に接続された容量素子ＣＡＰとが、半導体チップＣＨＰの厚さ方向に積層されている。
【００２４】
そして、パワートランジスタは、半導体チップＣＨＰの厚さ方向において、互いに離間して配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ドレイン電極ＤＥとソース電極ＳＥとの間を流れる電流のオン／オフを制御するゲート電極ＧＥとを有する。一方、容量素子ＣＡＰは、下部電極として機能するソース電極ＳＥと、ソース電極ＳＥ上に形成された容量絶縁膜ＣＩＬと、容量絶縁膜ＣＩＬ上に形成され、かつ、ドレイン電極ＤＥと電気的に接続された上部電極ＵＥとを有する。
【００２５】
具体的に、本実施の形態１における半導体チップＣＨＰは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる半導体基板１Ｓ上にドリフト層ＥＰ（エピタキシャル層）が形成されている。このドリフト層ＥＰは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この半導体基板１Ｓとドリフト層ＥＰによって、パワートランジスタのドレイン領域が構成されることになる。
【００２６】
次に、ドリフト層ＥＰの表面には、チャネル領域ＣＨが形成されており、さらに、このチャネル層ＣＨを貫通してドリフト層ＥＰに達するトレンチＴＲが形成されている。このとき、チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されている。そして、トレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、ゲート絶縁膜ＧＯＸを介してトレンチＴＲを埋め込むようにゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。さらに、トレンチＴＲに接するチャネル層ＣＨの表面にソース領域ＳＲが形成されており、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。また、ゲート電極ＧＥの上面を覆うように、例えば、酸化シリコン膜からなる絶縁膜ＩＬ１が形成されている。
【００２７】
ソース領域ＳＲと隣接するチャネル層ＣＨの表面には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００２８】
続いて、図３に示すように、ソース領域ＳＲおよびボディコンタクト領域ＢＣ上には、ソース領域ＳＲおよびボディコンタクト領域ＢＣに接するように、例えば、アルミニウム膜からなるソース電極ＳＥが形成されている。これにより、ソース領域ＳＲとボディコンタクト領域ＢＣとは、ソース電極ＳＥによって電気的に接続されることになる。このとき、ボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。したがって、ソース領域ＳＲをエミッタ領域とし、チャネル層ＣＨをベース領域とし、かつ、ドリフト層ＥＰをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル層ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができるのである。
【００２９】
ここで、ソース電極ＳＥは、ソース領域ＳＲおよびボディコンタクト領域ＢＣ上からゲート電極ＧＥ上にわたって形成され、ソース電極ＳＥとゲート電極ＧＥとの間に絶縁膜ＩＬ１が介在している。これにより、絶縁膜ＩＬ１によって、ソース電極ＳＥとゲート電極ＧＥとは、電気的に絶縁されることになる。
【００３０】
一方、半導体基板１Ｓの裏面には、ドレイン電極ＤＥが形成されている。これにより、半導体基板１Ｓとドリフト層ＥＰによって形成されるパワートランジスタのドレイン領域がドレイン電極ＤＥと電気的に接続されることになる。以上のようにして、本実施の形態１における半導体チップＣＨＰにパワートランジスタが形成されている。そして、本実施の形態１における半導体チップＣＨＰには、半導体チップＣＨＰの厚さ方向において、パワートランジスタ上に容量素子ＣＡＰが積層配置されている。
【００３１】
具体的には、図３に示すように、パワートランジスタのソース電極ＳＥ上に容量絶縁膜ＣＩＬが形成されており、この容量絶縁膜ＣＩＬ上に上部電極ＵＥが形成されている。容量絶縁膜ＣＩＬの膜厚は、例えば、５０ｎｍ以上２５０ｎｍ以下である。
【００３２】
この結果、本実施の形態１における半導体チップＣＨＰには、ソース電極ＳＥを下部電極とし、かつ、下部電極上に形成された容量絶縁膜ＣＩＬと、容量絶縁膜ＣＩＬ上に形成された上部電極ＵＥからなる容量素子ＣＡＰが形成されていることになる。すなわち、本実施の形態１における半導体チップＣＨＰでは、ソース電極ＳＥを下部電極として兼用する容量素子ＣＡＰがパワートランジスタの上部に形成されていることになる。つまり、本実施の形態１における半導体チップＣＨＰでは、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの下部電極とを兼用した構成を採用しながら、半導体チップＣＨＰの厚さ方向に、パワートランジスタと容量素子ＣＡＰとが積層配置されていることになる。
【００３３】
そして、容量素子ＣＡＰの上部電極ＵＥがパワートランジスタのドレイン電極ＤＥと電気的に接続されていることから、本実施の形態１における半導体チップＣＨＰには、図１（ｂ）の回路構成を具現化したデバイス構造（パワートランジスタＱ１と容量素子ＣＡＰ）が形成されていることがわかる。
【００３４】
＜半導体装置の実装構成＞
続いて、本実施の形態１における半導体装置の実装構成について説明する。図４は、本実施の形態１における半導体装置ＰＫＧ１の実装構成を示す平面図である。
【００３５】
図４において、本実施の形態１における半導体装置ＰＫＧ１は、チップ搭載部ＴＡＢを有し、このチップ搭載部ＴＡＢ上に、図２および図３で説明した構造を有する半導体チップＣＨＰが搭載されている。このとき、半導体チップＣＨＰの裏面に形成されているドレイン電極がチップ搭載部ＴＡＢに接触するように、チップ搭載部ＴＡＢ上に半導体チップＣＨＰが搭載される。ここで、半導体チップＣＨＰの裏面にドレイン電極が形成されている一方、半導体チップＣＨＰの表面には、複数のゲート電極と電気的に接続されたゲートパッドＧＰとソース電極ＳＥと上部電極ＵＥとが形成されている。このことから、本実施の形態１における半導体装置ＰＫＧ１では、平面視において、半導体チップＣＨＰの表面に、上部電極ＵＥが露出している上部電極露出領域と、ソース電極ＳＥが露出しているソース電極露出領域とが形成され、かつ、ゲートパッドＧＰが露出していることになる。
【００３６】
次に、図４に示すように、チップ搭載部ＴＡＢには、ドレインリードＤＬが連結されているとともに、本実施の形態１における半導体装置ＰＫＧ１は、チップ搭載部ＴＡＢと離間し、かつ、ドレインリードＤＬを離間して挟むように配置されたゲートリードＧＬとソースリードＳＬとを有している。
【００３７】
そして、ソース電極露出領域（ソース電極ＳＥ）とソースリードＳＬとは、例えば、金線からなるワイヤＷ１で接続され、ゲートパッドＧＰとゲートリードＧＬとは、例えば、金線からなるワイヤＷ２で接続されている。一方、半導体チップＣＨＰの表面には、上部電極ＵＥと電気的に接続されたドレインパッドＤＰが露出しており、このドレインパッドＤＰとチップ搭載部ＴＡＢとは、例えば、金線からなるワイヤＷ３で接続されている。
【００３８】
具体的に、図５は、図４のＡ−Ａ線で切断した断面図である。図５に示すように、パワートランジスタが形成された領域（アクティブ領域）の外側においては、半導体基板１Ｓ上に容量絶縁膜ＣＩＬが形成されている。そして、パワートランジスタの上方に形成された容量素子の上部電極ＵＥは、例えば、容量絶縁膜ＣＩＬの上部に形成された配線によって、アクティブ領域の外側の容量絶縁膜ＣＩＬ上に配置されたドレインパッドＤＰと接続されている。このドレインパッドＤＰは、チップ搭載部ＴＡＢの上面とワイヤＷ３で接続されていることがわかる。したがって、容量素子の上部電極ＵＥは、ドレインパッドＤＰおよびワイヤＷ３を介して、チップ搭載部ＴＡＢと電気的に接続されていることになる。さらに、チップ搭載部ＴＡＢとドレイン電極ＤＥが接触していることを考慮すると、容量素子の上部電極ＵＥは、半導体チップの裏面に形成されたドレイン電極ＤＥと電気的に接続されていることがわかる。以上のようにして、本実施の形態１における半導体装置ＰＫＧ１が実装構成されていることになる。
【００３９】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図２に示すように、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの上部電極ＵＥとが重なる部分を有する点にある。言い換えれば、本実施の形態１における第１特徴点は、例えば、図３に示すように、パワートランジスタのソース電極ＳＥ上に、容量絶縁膜ＣＩＬを介して、容量素子ＣＡＰの上部電極ＵＥが形成されている点にある。つまり、本実施の形態１における第１特徴点は、半導体チップＣＨＰの厚さ方向にパワートランジスタと容量素子ＣＡＰとが積層配置されている点にある。
【００４０】
これにより、本実施の形態１によれば、半導体チップＣＨＰの平面サイズの増大を抑制しながら、パワートランジスタと電気的に接続される容量素子ＣＡＰを追加することができる。例えば、パワートランジスタと平面的に並ぶように容量素子を配置する場合には、半導体チップの平面サイズが大きくなってしまう。特に、高周波ノイズを容量素子にバイパスしやすくする観点からは、できるだけ容量素子の静電容量を大きくして、高周波ノイズに対するインピーダンスを小さくすることが望ましい。すなわち、高周波ノイズに起因するパワートランジスタからの雑音の発生を抑制するためには、パワートランジスタと並列接続される容量素子の静電容量を大きくすることが望ましいのである。
【００４１】
ところが、例えば、容量素子の静電容量は、電極間の対向面積に比例することから、容量素子の静電容量を大きくするためには、容量素子の平面サイズを大きくする必要がある。したがって、パワートランジスタと平面的に並ぶように容量素子を配置する構成を前提として、容量素子の静電容量を大きくする場合には、半導体チップの平面サイズが大幅に大きくなってしまうのである。この場合、半導体チップの小型化を図ることが困難になる。さらには、半導体チップの平面サイズが大きくなると、半導体チップを搭載して封止するパッケージ（半導体装置）のサイズも大きくなる。その上、平面サイズの大きな半導体チップを搭載して封止する新たなパッケージを設計開発する必要があり、半導体装置の製造コストの上昇を招くことにもなる。
【００４２】
これに対し、本実施の形態１では、例えば、図３に示すように、半導体チップＣＨＰの厚さ方向にパワートランジスタと容量素子ＣＡＰとを積層配置している。この結果、本実施の形態１によれば、パワートランジスタと電気的に接続される容量素子ＣＡＰを追加しながらも、半導体チップＣＨＰの平面サイズの増大を抑制することができるのである。なぜなら、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの上部電極ＵＥとを重なるように配置することにより、パワートランジスタと容量素子ＣＡＰとを合わせた平面サイズは、パワートランジスタと平面的に並ぶように容量素子を配置する場合の平面サイズに比べて大幅に低減されるからである。特に、図２に示すように、平面視において、パワートランジスタのソース電極ＳＥに内包されるように、容量素子ＣＡＰの上部電極ＵＥを配置することにより、パワートランジスタと容量素子ＣＡＰとを合わせた平面サイズをパワートランジスタ単体の平面サイズとほぼ同等とすることができる。
【００４３】
さらには、本実施の形態１のように、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの上部電極ＵＥとを重なるように配置する構成では、パワートランジスタと容量素子ＣＡＰとを合わせた平面サイズの増大を抑制しながらも、容量素子ＣＡＰの静電容量を大きくすることが容易となる。例えば、パワートランジスタのソース電極ＳＥの面積を「Ｓ１」とし、容量素子ＣＡＰの上部電極ＵＥの面積を「Ｓ２（＜Ｓ１）」とする場合、本実施の形態１における第１特徴点によれば、パワートランジスタと容量素子ＣＡＰとを合わせた平面サイズを「Ｓ１」に保持しながら、容量素子ＣＡＰの平面サイズ（電極間対向面積）を「Ｓ２」とすることができる。一方、パワートランジスタと平面的に並ぶように容量素子を配置すると、容量素子ＣＡＰの平面サイズ（電極間対向面積）を「Ｓ２」とするためには、パワートランジスタと容量素子とを合わせた平面サイズを「Ｓ１＋Ｓ２」にする必要がある。このことから、本実施の形態１における第１特徴点によれば、容量素子ＣＡＰの静電容量を大きくしながらも、パワートランジスタと容量素子ＣＡＰとを合わせた平面サイズの増加を効果的に抑制できることがわかる。
【００４４】
したがって、本実施の形態１における第１特徴点によれば、容量素子ＣＡＰを追加しながらも、半導体チップの小型化を図ることができることがわかる。この結果、本実施の形態１における第１特徴点によれば、半導体チップを搭載して封止するパッケージ（半導体装置）のサイズの増大も抑制することができることになる。このことは、容量素子ＣＡＰを追加した半導体チップＣＨＰを搭載して封止するパッケージとして、容量素子ＣＡＰを追加する前のパッケージをそのまま流用しやすくなることを意味する。このことから、本実施の形態１における第１特徴点によれば、容量素子ＣＡＰを追加した半導体チップＣＨＰに対応する新たなパッケージを設計開発する必要がなくなり、これによって、半導体装置の製造コストの上昇を抑制することができることになる。
【００４５】
次に、本実施の形態１における第２特徴点は、例えば、図３に示すように、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの下部電極ＢＥが同一の構成要素である点である。言い換えれば、本実施の形態１における第２特徴点は、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの下部電極ＢＥとが兼用され、パワートランジスタのソース電極ＳＥが、そのまま容量素子ＣＡＰの下部電極ＢＥとして機能する点にある。
【００４６】
これにより、パワートランジスタのソース電極と容量素子の下部電極とを別々の構成要素から構成する場合よりも、半導体装置の構成要素を簡素化することができる。特に、パワートランジスタのソース電極と容量素子の下部電極とを別々の構成要素から構成する例として、ソース電極上に絶縁膜を介して下部電極を形成し、絶縁膜を貫通するプラグによってソース電極と下部電極とを電気的に接続することが考えられる。しかしながら、この構成例では、ソース電極と下部電極とを接続する構造が複雑化する。さらには、ソース電極と下部電極との電気的な接続が絶縁膜を貫通するプラグで行なわれることになり、寄生抵抗の増加も招きやすい。
【００４７】
ここで、そもそも、パワートランジスタに存在する寄生抵抗に高周波ノイズが流れることによって、パワートランジスタからの雑音の発生を抑制することを目的として、高周波ノイズのバイパス経路として機能する容量素子を設けている。
【００４８】
ところが、ソース電極と下部電極との間の寄生抵抗が生じるということは、高周波ノイズのバイパス経路での寄生抵抗が大きくなることを意味し、この結果、たとえ、高周波ノイズがバイパス経路を流れたとしても、バイパス経路に存在する寄生抵抗によって、新たな雑音の発生を招くことになる。さらには、バイパス経路に寄生抵抗が生じるということは、バイパス経路のインピーダンスが増加することを意味し、この結果、バイパス経路に高周波ノイズが流れにくくなることにもなる。つまり、パワートランジスタに存在する寄生抵抗に高周波ノイズが流れることによって、パワートランジスタからの雑音の発生を抑制するために、高周波ノイズのバイパス経路として機能する容量素子を設けたとしても、バイパス経路に生じる新たな寄生抵抗によって、バイパス経路のインピーダンスが増加すると、バイパス経路に高周波ノイズが流れにくくなるのである。さらには、たとえ、バイパス経路に高周波ノイズが流れたとしても、バイパス経路に存在する新たな寄生抵抗によって、新たな雑音の発生を招くおそれもある。したがって、上述した構成例では、パワートランジスタに存在する寄生抵抗に高周波ノイズが流れることによって生じるパワートランジスタからの雑音を抑制することを目的として、高周波ノイズのバイパス経路として機能する容量素子を設けるという技術的意義を充分に発揮することが困難になる。
【００４９】
これに対し、本実施の形態１における第２特徴点によれば、上述した構成例と異なり、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの下部電極ＢＥとが兼用され、パワートランジスタのソース電極ＳＥが、そのまま容量素子ＣＡＰの下部電極ＢＥとして機能するように構成されている。このため、本実施の形態１における第２特徴点によれば、ソース電極ＳＥと下部電極ＢＥとが一体化されているため、ソース電極ＳＥと下部電極ＢＥとの間の寄生抵抗を低減することができる。したがって、本実施の形態１における第２特徴点によれば、ソース電極ＳＥと下部電極ＢＥとの間の寄生抵抗に起因するバイパス経路でのインピーダンスの増加を抑制することができる。このことから、本実施の形態１における第２特徴点によれば、パワートランジスタに存在する寄生抵抗に高周波ノイズが流れることによって生じるパワートランジスタからの雑音を抑制するために、高周波ノイズのバイパス経路として機能する容量素子を設けるという技術的意義を充分に発揮することができるのである。
【００５０】
さらには、本実施の形態１における第２特徴点によれば、パワートランジスタのソース電極ＳＥと容量素子ＣＡＰの下部電極ＢＥとが同一の構成要素から構成されているため、ソース電極と下部電極とを別々の構成要素から構成する場合に比べて、半導体チップＣＨＰの厚さの増大を抑制することができる。
【００５１】
続いて、本実施の形態１における第３特徴点は、例えば、図２に示すように、パワートランジスタおよび容量素子が形成されているアクティブ領域の外側にドレインパッドＤＰが配置され、このドレインパッドＤＰと同層に形成されている上部電極ＵＥとが電気的に接続されている点にある。そして、本実施の形態１における第３特徴点は、さらに、例えば、図５に示すように、ドレインパッドＤＰとチップ搭載部ＴＡＢとがワイヤＷ３で接続されている点にある。これにより、図５に示すように、容量素子の上部電極ＵＥは、ドレインパッドＤＰ→ワイヤＷ３→チップ搭載部ＴＡＢを介して、ドレイン電極ＤＥと電気的に接続されることになる。
【００５２】
ここで、本実施の形態１における第３特徴点によれば、例えば、図５に示すように、パワートランジスタおよび容量素子が形成されているアクティブ領域の外側に配置されているドレインパッドＤＰにワイヤＷ３が接続されている。この結果、ワイヤＷ３をドレインパッドＤＰに接続するボンディング工程での衝撃が、パワートランジスタおよび容量素子に加わることを抑制することができ、これによって、半導体装置の信頼性を向上することができる。すなわち、本実施の形態１における第３特徴点によれば、図５に示すように、半導体基板１Ｓ上に厚く形成された容量絶縁膜ＣＩＬ上にドレインパッドＤＰが形成されており、ドレインパッドＤＰの下層にパワートランジスタおよび容量素子は形成されていない。このことから、本実施の形態１における第３特徴点によれば、アクティブ領域に形成されているパワートランジスタおよび容量素子にダメージを与えることなく、ドレインパッドＤＰにワイヤＷ３を接続することができる。これにより、本実施の形態１における第３特徴点によれば、半導体装置の信頼性低下を招くことなく、容量素子の上部電極ＵＥとパワートランジスタのドレイン電極ＤＥとを電気的に接続することができる。
【００５３】
以上のことから、本実施の形態１における半導体装置は、上述した第１特徴点と第２特徴点と第３特徴点とを備えることにより、半導体チップＣＨＰの厚さ方向にパワートランジスタと容量素子ＣＡＰとを積層配置しながら、パワートランジスタのドレイン電極ＤＥとソース電極ＳＥとの間に容量素子ＣＡＰが接続された回路構成（図１（ｂ）参照）を実現することができる。そして、本実施の形態１における半導体装置によれば、容量素子を追加したとしても、半導体装置の小型化を犠牲にすることなく、半導体装置の性能向上を図ることができる。言い換えれば、本実施の形態１によれば、平面サイズの増大を抑制しながら、低雑音の半導体装置を提供することができるという優れた効果が得られる。
【００５４】
＜半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００５５】
まず、図６に示すように、例えば、シリコンを主成分とし、主面側にドリフト層ＥＰとドリフト層ＥＰ上に形成されたチャネル層ＣＨとを有する半導体基板１Ｓを用意する。このとき、ドリフト層ＥＰは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体層から形成されている。また、チャネル層ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入したｐ型半導体層から形成されている。なお、半導体基板１Ｓには、少なくとも、トレンチゲート型パワーＭＯＳＦＥＴが形成されるパワー半導体素子形成領域を有しているが、パワー半導体素子形成領域の他に、例えば、温度検知ダイオードなどが形成される領域を有している場合もある。以下では、特に、トレンチゲート型パワーＭＯＳＦＥＴが形成されるパワー半導体素子形成領域に着目して、本実施の形態１における半導体装置の製造方法について説明することにする。
【００５６】
ここで、本明細書で、「主成分」とは、部材（基材や層や膜）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「シリコンを主成分とする半導体基板１Ｓ」とは、半導体基板１Ｓの材料がシリコン（Ｓｉ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、半導体基板１Ｓが基本的にシリコンから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【００５７】
また、図６において、半導体基板１Ｓとドリフト層ＥＰとチャネル層ＣＨとを分けて図示しているが、本明細書では、ドリフト層ＥＰおよびチャネル層ＣＨを形成した半導体基板１Ｓを一体的に「半導体基板」という場合もある。すなわち、本明細書で「半導体基板」という場合には、ドリフト層ＥＰおよびチャネル層ＣＨを形成する基材を示す場合と、ドリフト層ＥＰを形成した基材全体を示す場合の両方の概念で使用することがある。
【００５８】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、チャネル層ＣＨを貫通してドリフト層ＥＰに達するトレンチＴＲを形成する。そして、図８に示すように、トレンチＴＲのそれぞれの内壁にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することができる。高誘電率膜としては、例えば、酸化ハフニウム膜などを挙げることができる。その後、ゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部を埋め込むようにゲート電極ＧＥを形成する。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
【００５９】
続いて、図９に示すように、チャネル層ＣＨの表面に、例えば、イオン注入法を使用して、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、トレンチＴＲに接するソース領域ＳＲを形成する。
【００６０】
次に、半導体基板１Ｓ主面側にレジスト膜を塗布した後、露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ボディコンタクト領域ＢＣを形成する領域だけを開口する開口部が形成されるように行なわれる。そして、パターニングしたレジスト膜をマスクに使用したイオン注入法により、例えば、ボロン（Ｂ）などのｐ型不純物を開口部から露出するソース領域ＳＲの一部領域に導入する。この結果、図９に示すように、ｐ型半導体領域からなるボディコンタクト領域ＢＣを形成することができる。
【００６１】
次に、パターニングしたレジスト膜を除去した後、図１０に示すように、トレンチＴＲを形成した半導体基板１Ｓの主面側に絶縁膜ＩＬ１を形成する。この絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。そして、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＬ１をパターニングする。絶縁膜ＩＬ１のパターニングは、ゲート電極ＧＥが埋め込まれたトレンチＴＲの上部を覆い、かつ、ソース領域ＳＲおよびボディコンタクト領域ＢＣを露出するように行なわれる。
【００６２】
その後、図１２に示すように、露出したソース領域ＳＲ上および露出したボディコンタクト領域ＢＣ上を含む絶縁膜ＩＬ１上にアルミニウム膜を形成する。このアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜をパターニングすることにより、ソース電極ＳＥを形成する。
【００６３】
続いて、図１３に示すように、ソース電極ＳＥ上に容量絶縁膜ＣＩＬを形成し、この容量絶縁膜ＣＩＬ上にアルミニウム膜を形成する。このとき、容量絶縁膜ＣＩＬは、例えば、酸化シリコン膜や窒化シリコン膜やこれらの積層膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。また、アルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。
【００６４】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜をパターニングして、上部電極ＵＥを形成する。その後、露出する容量絶縁膜ＣＩＬを除去する。このようにして、ソース電極ＳＥを下部電極とし、かつ、容量絶縁膜ＣＩＬと上部電極ＵＥとを有する容量素子を形成することができる。その後、図３に示すように、半導体基板１Ｓの裏面にドレイン電極ＤＥを形成する。
【００６５】
以上のようにして、パワートランジスタと容量素子の積層構造からなる本実施の形態１における半導体装置を製造することができる。
【００６６】
なお、本実施の形態１では、ソース電極ＳＥおよび上部電極ＵＥをアルミニウム膜から形成する例について説明したが、これに限らず、例えば、ＡｌＳｉ膜やＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜、または、タングステン膜やタングステン合金膜からソース電極ＳＥおよび上部電極ＵＥを形成することもできる。
【００６７】
また、本実施の形態１では上部電極ＵＥをアルミニウム膜のパターニングにより形成する例について説明したが、これに限らず、例えば、再配線技術を使用することにより、上部電極ＵＥを形成することもできる。すなわち、ポリイミド膜に開口部を形成し、開口部の内部にメッキ法を使用して銅膜を形成することにより、銅膜からなる上部電極ＵＥを形成することもできる。この場合、上部電極ＵＥを形成する際に、エッチング技術を使用しないことから、上部電極ＵＥへのエッチングダメージを抑制することができる。この結果、再配線技術によれば、信頼性の高い上部電極ＵＥを形成できる利点が得られる。
【００６８】
＜変形例１＞
次に、本変形例１における半導体装置ＰＫＧ２の実装構成について説明する。図１４は、本変形例１における半導体装置ＰＫＧ２の実装構成を示す平面図である。図１４において、本変形例１では、上部電極ＵＥ（上部電極露出領域）とチップ搭載部ＴＡＢとが、ワイヤＷ３で直接接続されている。これにより、本変形例１によれば、半導体チップＣＨＰの表面にドレインパッドを設ける必要がなくなる分だけ、半導体チップＣＨＰの平面サイズを縮小することができる。つまり、本変形例１における半導体装置ＰＫＧ２の実装構成によれば、半導体装置ＰＫＧ２の小型化を推進することができる。
【００６９】
さらに、本変形例１における半導体装置ＰＫＧ２では、図１４に示すように、ソース電極ＳＥとソースリードＳＬとが複数のワイヤＷ１で接続されているだけでなく、上部電極ＵＥとチップ搭載部ＴＡＢも複数のワイヤＷ３で接続されている。この結果、本変形例１によれば、パワートランジスタと並列接続される容量素子での電荷の移動を容易に行なうことができ、これによって、高周波ノイズのバイパス経路としての容量素子の機能を充分に発揮することができる。また、上部電極ＵＥとチップ搭載部ＴＡＢとを複数のワイヤＷ３で接続することにより、バイパス経路における寄生抵抗および寄生インダクタンスを低減することもできる。これにより、本変形例１における半導体装置ＰＫＧ２によれば、ドレイン電極と上部電極ＵＥとの間の寄生抵抗および寄生インダクタンスに起因するバイパス経路でのインピーダンスの増加を抑制することができる。このことから、本変形例１によれば、バイパス経路に存在する寄生抵抗に高周波ノイズが流れることに起因する雑音の発生、および、バイパス経路に存在する寄生インダクタンスに起因する高周波ノイズのバイパス経路への流入阻害の発生をともに抑制することができる。この結果、本変形例１によれば、高周波ノイズのバイパス経路として機能する容量素子を設けるという技術的意義を充分に発揮することができる。
【００７０】
＜変形例２＞
続いて、本変形例２における半導体装置ＰＫＧ３の実装構成について説明する。図１５は、本変形例２における半導体装置ＰＫＧ３の実装構成を示す平面図である。図１５において、本変形例２では、半導体チップＣＨＰの平面サイズの増加を抑制しながら、容量素子の上部電極ＵＥの平面積をできるだけ増加する思想が具現化されている。具体的には、図１５に示すように、ソース電極ＳＥのうち、複数のワイヤＷ１と接続する領域を除いて、その他の部分を覆うように、上部電極ＵＥの平面積を大きくしている。例えば、図１５に示すように、上部電極ＵＥの一部に平面的な凹凸形状を形成することにより、ソース電極ＳＥに複数のワイヤＷ１と接続する領域を確保しながら、ソース電極ＳＥの平面積に近づくように、上部電極ＵＥの平面積をできるだけ大きくすることができる。
【００７１】
これにより、本変形例２によれば、ソース電極ＳＥと上部電極ＵＥとの対向面積を大きくすることができる。この結果、本変形例２によれば、バイパス経路に設けられた容量素子の静電容量を大きくすることができる。このことは、バイパス経路を高周波ノイズに対して低いインピーダンスの状態にすることができ、これによって、本変形例２によれば、容量素子が高周波ノイズのバイパス経路として機能するという技術的意義を充分に発揮させることができる。
【００７２】
＜変形例３＞
次に、本変形例３における半導体装置ＰＫＧ４の実装構成について説明する。図１６は、本変形例３における半導体装置ＰＫＧ４の実装構成を示す平面図である。図１６において、本変形例３では、半導体チップＣＨＰの表面にドレインパッドＤＰ１およびドレインパッドＤＰ２が形成されており、ドレインパッドＤＰ１およびドレインパッドＤＰ２のそれぞれは、上部電極ＵＥと電気的に接続されている。
【００７３】
これにより、本変形例３においても、変形例１と同様に、ドレイン電極と上部電極ＵＥとの間の寄生抵抗および寄生インダクタンスに起因するバイパス経路でのインピーダンスの増加を抑制することができる。このことから、本変形例３においても、バイパス経路に存在する寄生抵抗に高周波ノイズが流れることに起因する雑音の発生、および、バイパス経路に存在する寄生インダクタンスに起因する高周波ノイズのバイパス経路への流入阻害の発生をともに抑制することができる。この結果、本変形例３によっても、高周波ノイズのバイパス経路として機能する容量素子を設けるという技術的意義を充分に発揮することができる。特に、本変形例３では、パワートランジスタおよび容量素子が形成されているアクティブ領域の外側にドレインパッドＤＰ１およびドレインパッドＤＰ２を設け、ドレインパッドＤＰ１およびドレインパッドＤＰ２のそれぞれと上部電極ＵＥとを接続する構成を採用している。このため、本変形例３によれば、ワイヤＷ３をドレインパッドＤＰ１およびドレインパッドＤＰ２のそれぞれに接続するボンディング工程での衝撃が、パワートランジスタおよび容量素子に加わることを抑制しながら、高周波ノイズのバイパス経路として機能する容量素子を設けるという技術的意義を充分に発揮することができる。
【００７４】
（実施の形態２）
前記実施の形態１では、パワートランジスタの一例として、パワーＭＯＳＦＥＴを例に挙げて説明したが、前記実施の形態１における技術的思想は、これに限らず、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）にも適用することができる。
【００７５】
＜ＩＧＢＴのデバイス構造＞
まず、ＩＧＢＴのデバイス構造について説明する。図１７は、本実施の形態２におけるＩＧＢＴのデバイス構造を示す断面図である。図１７において、ＩＧＢＴは、半導体チップＣＨＰの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッド）を有し、このコレクタ電極ＣＥ上に半導体基板１Ｓ（ここでは、ｐ型半導体基板）が形成されている。半導体基板１Ｓ上にはｐ型半導体層ＰＬが形成され、このｐ型半導体層ＰＬ上にドリフト層ＥＰが形成されている。そして、ドリフト層ＥＰ上にはチャネル層ＣＨが形成され、このチャネル層ＣＨを貫通し、ドリフト層ＥＰに達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してｎ＋型半導体領域からなるエミッタ領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。そして、エミッタ領域ＥＲに隣接するチャネル層ＣＨの表面には、ボディコンタクト領域ＢＣが形成されている。
【００７６】
続いて、図１７に示すように、エミッタ領域ＥＲおよびボディコンタクト領域ＢＣ上には、エミッタ領域ＥＲおよびボディコンタクト領域ＢＣに接するように、例えば、アルミニウム膜からなるエミッタ電極ＥＥが形成されている。これにより、エミッタ領域ＥＲとボディコンタクト領域ＢＣとは、エミッタ電極ＥＥによって電気的に接続される。つまり、本実施の形態２においても、図１７に示すように、エミッタ電極ＥＥは、エミッタ領域ＥＲおよびボディコンタクト領域ＢＣ上からゲート電極ＧＥ上にわたって形成され、エミッタ電極ＥＥとゲート電極ＧＥとの間に絶縁膜ＩＬ１が介在している。これにより、絶縁膜ＩＬ１によって、エミッタ電極ＥＥとゲート電極ＧＥとは、電気的に絶縁される。
【００７７】
このように構成されているＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
【００７８】
なお、図１７においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
【００７９】
＜ＩＧＢＴの動作＞
次に、本実施の形態２におけるＩＧＢＴの動作について説明する。まず、ＩＧＢＴがターンオンする動作について説明する。図１７において、ゲート電極ＧＥと、エミッタ領域ＥＲとの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域であるｐ型半導体層ＰＬとドリフト層ＥＰとの間が順バイアスされ、ｐ型半導体層ＰＬからドリフト層ＥＰへ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がドリフト層ＥＰに集まる。この結果、ドリフト層ＥＰの抵抗低下が起こり（伝導度変調）、ＩＧＢＴはオン状態となる。
【００８０】
オン電圧には、ｐ型半導体層ＰＬとドリフト層ＥＰとの接合電圧が加わるが、ドリフト層ＥＰの抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴの方が低オン電圧となる。したがって、ＩＧＢＴは、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴにおいては、高耐圧化を図るために、ドリフト層ＥＰの厚さを厚くしても、ＩＧＢＴのオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴによれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
【００８１】
続いて、ＩＧＢＴがターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域ＥＲとの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ型半導体層ＰＬからドリフト層ＥＰへの正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴはオフ状態となる。このようにしてＩＧＢＴをオン／オフ動作させることができる。
【００８２】
＜実施の形態２の特徴＞
以上のようにして、本実施の形態２における半導体チップにパワートランジスタの一例であるＩＧＢＴが形成されている。そして、本実施の形態２においても、半導体チップの厚さ方向において、ＩＧＢＴ上に容量素子ＣＡＰが積層配置されている。
【００８３】
具体的には、図１７に示すように、ＩＧＢＴのエミッタ電極ＥＥ上に容量絶縁膜ＣＩＬが形成されており、この容量絶縁膜ＣＩＬ上に上部電極ＵＥが形成されている。
【００８４】
この結果、本実施の形態２における半導体チップＣＨＰには、エミッタ電極ＥＥを下部電極とし、かつ、下部電極上に形成された容量絶縁膜ＣＩＬと、容量絶縁膜ＣＩＬ上に形成された上部電極ＵＥからなる容量素子ＣＡＰが形成されていることになる。すなわち、本実施の形態２における半導体チップＣＨＰでも、エミッタ電極ＥＥを下部電極として兼用する容量素子ＣＡＰがＩＧＢＴの上部に形成されていることになる。つまり、本実施の形態２における半導体チップＣＨＰでは、ＩＧＢＴのエミッタ電極ＥＥと容量素子ＣＡＰの下部電極とを兼用した構成を採用しながら、半導体チップＣＨＰの厚さ方向に、ＩＧＢＴと容量素子ＣＡＰとが積層配置されていることになる。
【００８５】
そして、容量素子ＣＡＰの上部電極ＵＥがＩＧＢＴのコレクタ電極ＣＥと電気的に接続されていることから、本実施の形態２における半導体チップＣＨＰには、図１（ｂ）の回路構成を具現化したデバイス構造（ＩＧＢＴと容量素子ＣＡＰ）が形成されている。
【００８６】
以上のことから、本実施の形態２においても、前記実施の形態１と同様に上述した第１特徴点と第２特徴点と第３特徴点とを有することになる。この結果、本実施の形態２においても、半導体チップＣＨＰの厚さ方向にＩＧＢＴと容量素子ＣＡＰとを積層配置しながら、ＩＧＢＴのコレクタ電極ＣＥとエミッタ電極ＥＥとの間に容量素子ＣＡＰが接続された回路構成を実現することができる。そして、本実施の形態２における半導体装置によれば、容量素子を追加したとしても、半導体装置の小型化を犠牲にすることなく、半導体装置の性能向上を図ることができる。すなわち、本実施の形態２によれば、平面サイズの増大を抑制しながら、低雑音の半導体装置を提供することができるという顕著な効果を得ることができる。
【００８７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８８】
前記実施の形態では、パワートランジスタとして、パワーＭＯＳＦＥＴとＩＧＢＴとを例に挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、半導体チップの厚さ方向に電流を流す、いわゆる縦型デバイスに幅広く適用することができる。例えば、ゲート電極から延びる空乏層の幅を制御することにより電流のオン／オフを制御する接合ＦＥＴにも適用することができる。
【００８９】
また、前記実施の形態では、シリコン（Ｓｉ）を主材料とするパワートランジスタについて説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）に代表されるシリコンよりもバンドギャップの大きな材料（ワイドバンドギャップ材料）を主材料とするパワートランジスタにも適用することができる。ただし、窒化ガリウム（ＧａＮ）を主材料とするパワートランジスタでは、チャネル層（電子走行層）（例えば、ＧａＮ）と電子供給層（例えば、ＡｌＧａＮ）との界面に生じる井戸型ポテンシャルに局在する２次元電子ガス（２ＤＥＧ）を使用する横型デバイスが主流である。このため、縦型デバイスに適用される前記実施の形態における技術的思想は、特に、シリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）を主材料とする縦型デバイスに適用して特に有効である。
【符号の説明】
【００９０】
ＣＡＰ  容量素子
ＣＨＰ  半導体チップ
ＣＩＬ  容量絶縁膜
ＤＥ  ドレイン電極
ＧＥ  ゲート電極
Ｑ１  パワートランジスタ
ＳＥ  ソース電極
ＵＥ  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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