(57)【特許請求の範囲】
【請求項１】
パラレル伝送モードとシリアル伝送モードを有する固体撮像装置であって、
画素アレイと、
前記画素アレイから読み出された複数のアナログ信号の各々を複数のディジタル信号に変換して出力するＡＤ変換部と、
第１および第２の出力端子と、
前記パラレル伝送モード時に活性化され、前記複数のディジタル信号に基づいて、第１および第２のシングルエンド信号を前記第１および第２の出力端子にそれぞれ出力するシングルエンドドライバと、
前記シリアル伝送モード時に活性化され、前記複数のディジタル信号に基づいて、差動信号を構成する正信号および負信号をそれぞれ前記第１および第２の出力端子に出力する差動ドライバとを備える、固体撮像装置。
【請求項２】
前記第１および第２のシングルエンド信号の各々はＣＭＯＳ（ComplementaryMetalOxideSemiconductor）インターフェース規格の信号であり、
前記差動信号を構成する前記正信号および前記負信号の各々はＳｕｂＬＶＤＳ（LowVoltageDifferentialSignal）規格の信号であり、
さらに、前記パラレル伝送モード時に前記複数のディジタル信号の各々の電圧レベルを変更して対応のシングルエンドドライバに与えるレベルシフタと、
前記シリアル伝送モード時に前記ＡＤ変換部から並列に出力された前記複数のディジタル信号を受け、受けた前記複数のディジタル信号を前記差動ドライバに直列に与えるシリアライザとを備える、請求項１に記載の固体撮像装置。
【請求項３】
前記シリアライザは、基準電圧および第１の電圧によって駆動され、前記複数のディジタル信号を出力するための第１および第２の出力ノードを含み、前記パラレル伝送モード時には前記第１および第２の出力ノードをともに前記第１の電圧に固定し、前記シリアル伝送モード時には前記複数のディジタル信号の論理に応じて前記第１および第２の出力ノードのうちのいずれか一方の出力ノードを前記第１の電圧にするとともに他方の出力ノードを前記基準電圧にし、
前記差動ドライバは、前記基準電圧と前記第１の電圧よりも高い第２の電圧とによって駆動されて前記シリアル伝送モード時に活性化され、前記第１および第２の出力ノードがそれぞれ前記基準電圧および前記第１の電圧であるか、それぞれ前記第１の電圧および前記基準電圧であるかに応じて、前記第１および第２の出力端子のうちのいずれか一方の出力端子に前記第１の電圧よりも低い第３の電圧を与えるとともに他方の出力端子に前記第３の電圧と前記基準電圧の間の第４の電圧を与え、
前記シングルエンドドライバは、前記基準電圧と前記第２の電圧とによって駆動されて前記パラレル伝送モード時に活性化され、前記複数のディジタル信号の論理に応じて前記第１および第２の出力端子の各々を前記基準電圧または前記第２の電圧にする、請求項２に記載の固体撮像装置。
【請求項４】
前記差動ドライバは、第１および第２のスイッチと第１〜第４のＰチャネルＭＯＳトランジスタとを含み、
前記第１および第２のＰチャネルＭＯＳトランジスタのソースはそれぞれ前記第１のスイッチの一方端子および他方端子に接続され、それらのゲートはそれぞれ前記第１および第２の出力ノードに接続され、それらのドレインはそれぞれ前記第２および第１の出力端子に接続され、
前記第３および第４のＰチャネルＭＯＳトランジスタのソースはそれぞれ前記第２および第１の出力端子に接続され、それらのゲートはそれぞれ前記第２および第１の出力ノードに接続され、それらのドレインはそれぞれ前記第２のスイッチの一方端子および他方端子に接続され、
前記第１および第２のスイッチの各々は、前記パラレル伝送モード時において少なくとも前記第１の出力端子の電圧と前記第２の出力端子の電圧とが異なる場合に非導通になり、前記シリアル伝送モード時に導通する、請求項３に記載の固体撮像装置。
【請求項５】
さらに、前記パラレル伝送モード時は前記第１〜第４のＰチャネルＭＯＳトランジスタのバックゲートに前記第２の電圧を与え、前記シリアル伝送モード時は前記第１〜第４のＰチャネルＭＯＳトランジスタのバックゲートに前記第３の電圧を与えるバックゲート制御部を備える、請求項４に記載の固体撮像装置。
【請求項６】
前記差動ドライバは、
さらに、前記シリアル伝送モード時に活性化され、前記第１および第２のＰチャネルＭＯＳトランジスタのソースの各々に出力電流を供給する出力電流生成部と、
前記シリアル伝送モード時に活性化され、前記第１および第２の出力端子のコモン電圧が予め定められた電圧になるように前記第３および第４のＰチャネルＭＯＳトランジスタのドレインの電圧を制御する出力コモン電圧制御部とを含む、請求項５に記載の固体撮像装置。
【請求項７】
前記画素アレイおよび前記ＡＤ変換部は厚膜トランジスタで構成され、
シリアライザは薄膜トランジスタで構成され、
前記複数のシングルエンドドライバの各々は厚膜トランジスタで構成され、
第１〜第４のＰチャネルＭＯＳトランジスタは薄膜トランジスタで構成されている、請求項１に記載の固体撮像装置。
【請求項８】
制御装置から出力される制御信号に基づいて、前記シリアル伝送モードと前記パラレル伝送モードとが切り換えられる、請求項１に記載の固体撮像装置。
【請求項９】
各々が入射光をアナログ信号に変換する複数の画素を含む画素アレイと、
前記画素アレイから読み出された複数のアナログ信号の各々を複数のデータ信号に変換して並列に出力するＡＤ変換部とを備え、
前記複数のデータ信号は、各々がｍ個（ただし、ｍは２以上の整数である）のデータ信号を含む複数のデータグループに分割され、
さらに、各データグループに対応して設けられたｍ個の出力端子と、
各データグループの各出力端子に対応して設けられてシングルエンド伝送モード時に活性化され、対応のデータ信号をシングルエンド信号として対応の出力端子に出力するシングルエンドドライバと、
各データグループに対応して設けられ、ＳｕｂＬＶＤＳ（LowVoltageDifferentialSignal）モード時に前記ＡＤ変換部から並列に出力される対応のｍ個のデータ信号を１つずつ直列に出力するシリアライザと、
各データグループの前記ｍ個の出力端子のうちの第１および第２の出力端子に対応して設けられて前記ＳｕｂＬＶＤＳモード時に活性化され、前記シリアライザから出力される各データ信号をＳｕｂＬＶＤＳ規格の差動信号として前記第１および第２の出力端子に出力する差動ドライバとを備える、固体撮像装置。
【請求項１０】
前記シリアライザは、基準電圧および第１の電圧によって駆動され、前記ｍ個のデータ信号を直列に出力するための第１および第２の出力ノードを含み、前記シングルエンド伝送モード時には前記第１および第２の出力ノードをともに前記第１の電圧に固定し、前記ＳｕｂＬＶＤＳモード時には出力データ信号の論理に応じて前記第１および第２の出力ノードのうちのいずれか一方の出力ノードを前記第１の電圧にするとともに他方の出力ノードを前記基準電圧にし、
前記差動ドライバは、前記基準電圧と前記第１の電圧よりも高い第２の電圧とによって駆動されて前記ＳｕｂＬＶＤＳモード時に活性化され、前記第１および第２の出力ノードがそれぞれ前記基準電圧および前記第１の電圧であるか、それぞれ前記第１の電圧および前記基準電圧であるかに応じて、前記第１および第２の出力端子のうちのいずれか一方の出力端子に前記第１の電圧よりも低い第３の電圧を与えるとともに他方の出力端子に前記第３の電圧と前記基準電圧の間の第４の電圧を与え、
前記シングルエンドドライバは、前記基準電圧と前記第２の電圧とによって駆動されて前記シングルエンド伝送モード時に活性化され、対応のデータ信号の論理に応じて対応の出力端子を前記基準電圧または前記第２の電圧にする、請求項９に記載の固体撮像装置。
【請求項１１】
前記差動ドライバは、第１および第２のスイッチと第１〜第４のＰチャネルＭＯＳトランジスタとを含み、
前記第１および第２のＰチャネルＭＯＳトランジスタのソースはそれぞれ前記第１のスイッチの一方端子および他方端子に接続され、それらのゲートはそれぞれ前記第１および第２の出力ノードに接続され、それらのドレインはそれぞれ前記第２および第１の出力端子に接続され、
前記第３および第４のＰチャネルＭＯＳトランジスタのソースはそれぞれ前記第２および第１の出力端子に接続され、それらのゲートはそれぞれ前記第２および第１の出力ノードに接続され、それらのドレインはそれぞれ前記第２のスイッチの一方端子および他方端子に接続され、
前記第１および第２のスイッチの各々は、前記シングルエンド伝送モード時において少なくとも前記第１の出力端子の電圧と前記第２の出力端子の電圧とが異なる場合に非導通になり、前記ＳｕｂＬＶＤＳモード時に導通する、請求項１０に記載の固体撮像装置。
【請求項１２】
さらに、前記シングルエンド伝送モード時は前記第１〜第４のＰチャネルＭＯＳトランジスタのバックゲートに前記第２の電圧を与え、前記ＳｕｂＬＶＤＳモード時は前記第１〜第４のＰチャネルＭＯＳトランジスタのバックゲートに前記第３の電圧を与えるバックゲート制御部を備える、請求項１１に記載の固体撮像装置。
【請求項１３】
前記差動ドライバは、
さらに、前記ＳｕｂＬＶＤＳモード時に活性化され、前記第１および第２のＰチャネルＭＯＳトランジスタのソースの各々に出力電流を供給する出力電流生成部と、
前記ＳｕｂＬＶＤＳモード時に活性化され、前記第１および第２の出力端子のコモン電圧が予め定められた電圧になるように前記第３および第４のＰチャネルＭＯＳトランジスタのドレインの電圧を制御する出力コモン電圧制御部とを含む、請求項１１に記載の固体撮像装置。
【請求項１４】
前記画素アレイおよび前記ＡＤ変換部は厚膜トランジスタで構成され、
前記シリアライザは薄膜トランジスタで構成され、
前記シングルエンドドライバは厚膜トランジスタで構成され、
第１〜第４のＰチャネルＭＯＳトランジスタは薄膜トランジスタで構成されている、請求項９に記載の固体撮像装置。
【請求項１５】
固体撮像装置から画像処理装置への画像データ伝送方法であって、
（ａ）前記固体撮像装置において、画素アレイからアナログ画像データ信号を読み出す工程と、
（ｂ）前記固体撮像装置において、前記アナログ画像データ信号をディジタル画像データ信号に変換する工程と、
（ｃ１）前記固体撮像装置において、パラレル伝送モード時には、前記ディジタル画像データ信号をシングルエンド信号として第１および第２の出力端子から出力する工程と、
（ｃ２）前記固体撮像装置において、シリアル伝送モード時には、前記ディジタル画像データ信号を差動信号として前記第１および第２の出力端子から出力する工程と、
（ｄ）前記画像処理装置において、前記固体撮像装置の前記第１および第２の出力端子から出力された前記ディジタル画像データ信号を入力する工程とを含む、画像データ伝送方法。
【請求項１６】
前記固体撮像装置は、制御信号に基づいて、前記シリアル伝送モードと前記パラレル伝送モードとを切り換える、請求項１５に記載の画像データ伝送方法。
【請求項１７】
前記固体撮像装置は、内部に設定された伝送モード選択レジスタの値に基づいて、前記シリアル伝送モードと前記パラレル伝送モードとを切り換える、請求項１５に記載の画像データ伝送方法。
【請求項１８】
レンズと、
前記レンズを介して入力された画像をディジタル信号に変換する固体撮像装置と、
前記ディジタル信号の信号処理を行なう画像処理装置と、
前記固体撮像装置および前記画像処理装置を制御する制御装置を含むカメラシステムであって、
前記固体撮像装置は、
パラレル伝送モードとシリアル伝送モードを有し、
前記レンズから入射された光を複数のアナログ信号に変換する画素アレイと、
前記画素アレイから読み出された複数のアナログ信号の各々を複数のディジタル信号に変換して出力するＡＤ変換部と、
第１および第２の出力端子と、
前記パラレル伝送モード時に活性化され、前記複数のディジタル信号に基づいて第１および第２のシングルエンド信号を第１および第２の出力端子にそれぞれ出力するシングルエンドドライバと、
前記シリアル伝送モード時に活性化され、前記複数のディジタル信号に基づいて一対の差動信号を前記第１および第２の出力端子にそれぞれ出力する差動ドライバとを有し、
前記画像処理装置は、
前記固体撮像装置の第１および第２の出力端子とそれぞれ電気的に接続された第１および第２の入力端子を有する、カメラシステム。
【請求項１９】
前記固体撮像装置は、前記制御装置から出力される制御信号に基づいて、前記シリアル伝送モードと前記パラレル伝送モードとを切り換える、請求項１８に記載のカメラシステム。
【請求項２０】
前記固体撮像装置は、内部に設定された伝送モード選択レジスタの値に基づいて、前記シリアル伝送モードと前記パラレル伝送モードとを切り換える、請求項１８に記載のカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置、画像データ伝送方法、およびカメラシステムに関する。
【背景技術】
【０００２】
監視カメラ等の技術分野においては、固体撮像装置（一例としてＣＭＯＳイメージセンサ）と画像処理エンジンの通信用に、シリアル伝送モードやパラレル伝送モードといった異なる方式のデータ伝送モードが存在している。撮像素子を含む半導体装置は、これらの異なったデータ伝送モードに対応する必要がある。
【０００３】
特許文献１には、シングルエンド型および差分型を統合した信号通信インターフェースが開示されている。
【０００４】
特許文献２には、シングルエンド伝送および差動伝送の切り替えが可能なインタフェース回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３５３０３５号公報
【特許文献２】特開２００９−１１１７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は、パラレル伝送モードとシリアル伝送モードといった異なるデータ伝送モードにおいて、画像データ出力端子を共通化した固体撮像装置について検討を行なった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、パラレル伝送モード時に複数のディジタル信号に基づいて第１および第２のシングルエンド信号を第１および第２の出力端子にそれぞれ出力するシングルエンドドライバと、パラレル伝送モード時に複数のディジタル信号に基づいて、差動信号を構成する正信号と負信号をそれぞれ第１および第２の出力端子に出力する差動ドライバとが設けられる。
【発明の効果】
【０００９】
一実施の形態によれば、差動信号によるデータ伝送速度を速くすることができる。
【図面の簡単な説明】
【００１０】
【図１】本願の実施の形態１によるカメラシステムの全体構成を示すブロック図である。
【図２】図１に示したＣＭＯＳイメージセンサの構成を示すブロック図である。
【図３】図２に示した画素アレイおよびコラム回路の構成を示すブロック図である。
【図４】図３に示した画素ＰＸの構成を示す回路図である。
【図５】図４に示した画素ＰＸの信号読出時の動作を示すタイミングチャートである。
【図６】図２に示した画素アレイの要部を示す回路図である。
【図７】図６に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。
【図８】図３に示したＡＤＣおよびＰＧＡの構成を示す回路ブロック図である。
【図９】図８に示したＡＤＣおよびＰＧＡによる画素信号の読み出し動作を示すタイミングチャートである。
【図１０】図９で示した読み出し動作をさらに詳細に示すタイミングチャートである。
【図１１】図１に示したＣＭＯＳイメージセンサとシングルエンド伝送方式の画像処理エンジンの要部を示す回路ブロック図である。
【図１２】図１に示したＣＭＯＳイメージセンサとＳｕｂＬＶＤＳ方式の画像処理エンジンの要部を示す回路ブロック図である。
【図１３】図１２に示したコアロジック部およびドライバの構成を示す回路ブロック図である。
【図１４】薄膜トランジスタと厚膜トランジスタの構成を示す図である。
【図１５】図１３に示したコアロジック部およびドライバの要部を示す回路ブロック図である。
【図１６】図１５に示したドライバの出力端子の電圧などの変化状態を示す図である。
【図１７】図１５に示したスイッチの必要性を説明するための回路ブロック図である。
【図１８】図１５に示したバックゲート制御部の必要性を説明するための回路ブロック図である。
【図１９】実施の形態１の変更例を示す回路ブロック図である。
【図２０】実施の形態１の比較例を示す回路ブロック図である。
【図２１】本願の実施の形態２によるＣＭＯＳイメージセンサのドライバの要部を示す回路図である。
【図２２】実施の形態２の変更例を示す回路図である。
【図２３】実施の形態２の他の変更例を示す回路図である。
【図２４】実施の形態２のさらに他の変更例を示す回路図である。
【図２５】実施の形態２のさらに他の変更例を示す回路図である。
【図２６】本願の実施の形態３によるＣＭＯＳイメージセンサの要部を示す回路ブロック図である。
【図２７】図２６に示したＣＭＯＳイメージセンサのパラレル伝送モード時の動作を示すタイミングチャートである。
【図２８】図２６に示したＣＭＯＳイメージセンサのシリアル伝送モード時の動作を示すタイミングチャートである。
【図２９】実施の形態３の比較例を示す回路ブロック図である。
【発明を実施するための形態】
【００１１】
[実施の形態１]
図１は、実施の形態１によるカメラシステムの全体構成を示すブロック図である。図１において、カメラシステムは、レンズ１、アクチュエータ２、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ３、画像処理エンジン７、および制御装置９を備える。レンズ１は、撮影範囲を広げたり、狭くしたり、被写体に焦点を合わすために用いられる。アクチュエータ２は、制御装置９によって制御され、レンズ１を動かす駆動部を含む。固体撮像装置にはＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等が存在するが、本実施例においてはＣＭＯＳイメージセンサを例にとって説明する。
【００１２】
ＣＭＯＳイメージセンサ３は、制御装置９によって制御され、撮影した画像を示す電気信号を画像処理エンジン７に出力する。ＣＭＯＳイメージセンサ３は、電気信号をＣＭＯＳインターフェース規格のシングルエンド信号として画像処理エンジン７に出力するパラレル伝送モードと、電気信号をＳｕｂＬＶＤＳ規格の差動信号として画像処理エンジン７に出力するシリアル伝送モードとを有する。ＣＭＯＳイメージセンサ３は、固体撮像装置を構成する。ＳｕｂＬＶＤＳ規格は、ＬＶＤＳ規格よりもデータ伝送速度が速い規格である。
【００１３】
ＣＭＯＳイメージセンサ３は、光電変換部４、ＡＤ変換部５、コアロジック部６、ｎ個（ただし、ｎは２以上の整数である）のドライバＤＲ１〜ＤＲｎ、および２ｎ個の出力端子ＴＯ１〜ＴＯ２ｎを含む。光電変換部４は、複数行複数列に配置された複数の画素を含む。各画素は、入射光をアナログ信号に変換する。アナログ信号は、入射光強度に応じたレベルの電圧を有する。光電変換部４は、複数の画素で生成された複数のアナログ信号をＡＤ変換部５に順次出力する。
【００１４】
ＡＤ変換部５は、光電変換部４から出力される複数のアナログ信号の各々の電圧を複数のデータ信号（ディジタル信号）に変換する。複数のデータ信号は、２ｎ個ずつｍ個（ただし、ｍは１以上、ｎ以下の整数）のグループに分割されている。ＡＤ変換部５は、ｍ×２ｎ個のデータ信号を並列に出力する。なお、図１においては、ｍ＝ｎの場合が記載されている。
【００１５】
コアロジック部６は、外部端子からの制御信号等に基づいて伝送モード設定レジスタに格納される設定値に従って、ＣＭＯＳイメージセンサ３から画像処理エンジン７に出力する電気信号の伝送方法を、パラレル伝送モードとシリアル伝送モードの２つの伝送モードから選択することができる。また、これら伝送モードは、ＣＭＯＳイメージセンサ３内のＲＯＭ等、その他の記憶手段に格納された設定値に従って選択する構成とすることもできる。
【００１６】
コアロジック部６は、パラレル伝送モード時には、ＡＤ変換部５から並列に出力されるｍグループのデータ信号を１グループ分ずつｎ個のドライバＤＲ１〜ＤＲｎに並列に与える。各グループの２ｎ個のデータ信号は、ｎ個のドライバＤＲ１〜ＤＲｎに２個ずつ並列に与えられる。コアロジック部６は、シリアル伝送モード時には、ＡＤ変換部５から並列に出力されるｍグループのデータ信号をそれぞれｍ個のドライバＤＲ１〜ＤＲｍに与える。各グループの２ｎ個のデータ信号は、対応するドライバＤＲに直列に与えられる。
【００１７】
パラレル伝送モードでは、１グループの２ｎ個のデータ信号が基準クロック信号の１周期間に伝送され、ｍグループの２ｎ個のデータ信号は基準クロック信号のｍ周期間に伝送される。シリアル伝送モードでは、ｍグループの２ｎ個のデータ信号が基準クロック信号の１周期間に伝送される。したがって、シリアル伝送モードにおけるデータ伝送速度は、パラレル伝送モードにおけるデータ伝送速度のｍ倍になる。
【００１８】
各ドライバＤＲは、パラレル伝送モード時は、コアロジック部６から並列に与えらた２つのデータ信号のうちの一方のデータ信号をＣＭＯＳインターフェース規格のシングルエンド信号として対応する２つの出力端子ＴＯのうちの一方の出力端子ＴＯに出力するとともに、他方のデータ信号をＣＭＯＳインターフェース規格のシングルエンド信号として他方の出力端子ＴＯに出力する。各ドライバＤＲは、シリアル伝送モード時は、コアロジック部６から直列に与えられた２ｎ個のデータ信号の各々をＳｕｂＬＶＤＳ規格の差動信号として対応する２つの出力端子ＴＯに出力する。
【００１９】
画像処理エンジン７は、２ｎ個の入力端子ＴＩ１〜ＴＩ２ｎ、ｎ個のレシーバＲＶ１〜ＲＶｎ、およびデジタル信号処理部８を含む。入力端子ＴＩ１〜ＴＩ２ｎは、それぞれ出力端子ＴＯ１〜ＴＯ２ｎに接続される。レシーバＲＶ１〜ＲＶｎは、ＣＭＯＳイメージセンサ３から入力端子ＴＩ１〜ＴＩ２ｎを介して与えられた２ｎ個のデータ信号を受信してデジタル信号処理部８に与える。画像処理エンジン７がシングルエンド伝送方式を採用している場合は、ＣＭＯＳイメージセンサ３はパラレル伝送モードに設定される。画像処理エンジン７がＳｕｂＬＶＤＳ方式を採用している場合は、ＣＭＯＳイメージセンサ３はシリアル伝送モードに設定される。
【００２０】
デジタル信号処理部８は、レシーバＲＶ１〜ＲＶｎからの２ｎ個のデータ信号に色処理、補正処理などの種々の処理を施し、さらに、モニタ(図示せず)に画像を表示させるためのエンコード（たとえばＮＴＳＣ方式への信号変換）を施してモニタに与える。モニタには、撮影された被写体の画像が表示される。制御装置９は、たとえばマイクロコンピュータで構成され、カメラシステム全体を制御する。シリアル伝送モードではパラレル伝送モードよりも高速にデータ信号を伝送することができ、フレームレートを大きくすることができる。
【００２１】
（ＣＭＯＳイメージセンサの動作説明）
図２は、ＣＭＯＳイメージセンサ３の要部を示すブロック図である。図２において、ＣＭＯＳイメージセンサ３は、画素アレイ１１と、画素の列ごとに配置されたコラムＡＤＣ１２およびＰＧＡ（Programmable Gain Amplifier）１６と、ＣＭＯＳイメージセンサ３の全体的な制御および画素アレイ１１の行方向の選択処理を行なう制御回路／ロウデコーダ１３と、コラムＡＤＣ１２から出力されるデジタル信号を水平方向に転送するスキャナ１４と、スキャナ１４によって転送されたデジタル信号をチップ外部に出力するＩＯ（Input Output）部１５とを含む。画素アレイ１１は図１の光電変換部４に対応し、コラムＡＤＣ１２はＡＤ変換部５に対応し、ＩＯ部１５はコアロジック部６、ドライバＤＲ１〜ＤＲｎ、および出力端子ＴＯ１〜ＴＯ２ｎを含む。
【００２２】
このＣＭＯＳイメージセンサ３の幅は４０ｍｍ程度であり、そのうち３６ｍｍの幅に水平方向の６０００個の画素が配置されている。またＣＭＯＳイメージセンサ３の高さは３０ｍｍ程度であり、そのうち２３．９ｍｍの高さに垂直方向の４０００個の画素が配置されている。
【００２３】
コラムＡＤＣ１２は、画素アレイ１１の上下に配置されており、２列の画素の幅に１つのコラムＡＤＣ１２が配置される構成となっている。したがって、コラムＡＤＣ１２は、画素アレイ１１を挟んで上下に各３０００個が配置される。
【００２４】
このコラムＡＤＣ１２およびＰＧＡ１６の横幅は画素ピッチの２倍であるため、１０〜２０μｍ程度の幅となる。また、コラムＡＤＣ１２とＰＧＡ１６との高さの和は２ｍｍ程度であるため、非常に細長い形状となってしまう。この制約のもとでコラムＡＤＣ１２を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。
【００２５】
図３は、図２に示すＣＭＯＳイメージセンサ３の画素アレイ１１およびコラム回路の部分を拡大した図である。画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けられており、各コラム回路は、ＡＤＣ１２と、ＰＧＡ（Programmable Gain Amplifier）１６と、データラッチ／転送回路１７とを含む。
【００２６】
ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。ＡＤＣ１２は、ＰＧＡ１６から受けたアナログ信号を複数のデータ信号に変換してデータラッチ／転送回路１７に出力する。データラッチ／転送回路１７は、行方向の画素出力のデジタル値を順次シフトし、３０００画素分のデータ信号を外部に出力する。なお、画素アレイ１１の上部にも同様の回路が配置される。
【００２７】
図４は、図３に示した画素ＰＸの構成を示す回路図である。画素ＰＸは、光信号を電気信号に変換するフォトダイオード２３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード２３によって生成された電気信号を伝達する転送トランジスタ２２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン２７を所定の電圧レベルにリセットするリセットトランジスタ２１とを含む。
【００２８】
さらに、フローティングディフュージョン２７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ２４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ２４により伝達された信号を垂直読出線２８上に伝達する行選択トランジスタ２５とを含む。トランジスタ２１，２２，２４，２５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳイメージセンサの画素である。
【００２９】
図５は、図４に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。以下、図５を参照して、図４に示す画素ＰＸの信号読出動作について説明する。
【００３０】
期間ＰＴ１において、リセット制御信号ＲＸがハイレベル（以下、「Ｈ」レベルと称す。）の状態で、転送制御信号ＴＸが「Ｈ」レベルに設定される。リセットトランジスタ２１および転送トランジスタ２２がともにオン状態となり、フォトダイオード２３により変換された電気信号が初期化される。すなわち、フォトダイオード２３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。
【００３１】
転送制御信号ＴＸがロウレベル（以下、「Ｌ」レベルと称す。）となり、転送トランジスタ２２がオフ状態となると、フォトダイオード２３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸは「Ｈ」レベルを維持し、リセットトランジスタ２１はオン状態を維持する。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン２７は、電源電圧ＶＤＤから、このリセットトランジスタ２１のしきい値電圧分低い電圧レベルに維持される。
【００３２】
次いで、まず行選択信号ＳＬが「Ｈ」レベルとなり、行選択トランジスタ２５がオンし、ソースフォロアトランジスタ２４によるソースフォロア動作により、このフローティングディフュージョン２７上の電位に応じた電位の信号が垂直読出線２８上に伝達される。この後、画素読出期間ＰＴ５が開始される。
【００３３】
画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸが「Ｌ」レベルとなり、リセットトランジスタ２１がオフ状態となる。フローティングディフュージョン２７上の信号電位に応じた信号が、垂直読出線２８上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報のサンプリングに相当する。
【００３４】
次いで、期間ＰＴ３において、転送制御信号ＴＸが「Ｈ」レベルとなり、転送トランジスタ２２がオンし、フォトダイオード２３により光電変換されて蓄積された電荷が、フローティングディフュージョン２７へ伝達される。これに応じて、垂直読出線２８の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸが「Ｌ」レベルとなると、垂直読出線２８上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。これは、後述する画素の明状態の情報のサンプリングに相当する。
【００３５】
次いで、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。
【００３６】
１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード２３により生成された電気信号を読出す。
【００３７】
画素ＰＸの信号の読出が完了すると、次いで行選択信号ＳＬが「Ｌ」レベルとなり、行選択トランジスタ２５がオフ状態となる。
【００３８】
画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード２３においては、光信号を電気信号に変換して、信号電荷を生成する。
【００３９】
図４に示すように、画素ＰＸは、フォトダイオード２３と、ＮチャネルＭＯＳトランジスタで構成されており、垂直読出線２８上には、行選択トランジスタ２５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ２５および垂直読出線２８の選択順序はランダムに設定することができる。
【００４０】
図６は、画素アレイ１１の要部の構成を示す回路図である。図６においては、第Ｎ行から第（Ｎ＋３）行および第Ｍ列から第（Ｍ＋３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図４に示す画素ＰＸと同一の構成を有する。
【００４１】
画素ＰＸが行列状に配列されており、各行毎に、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。各列毎に垂直読出線２８が配置される。
【００４２】
図７は、図６に示す画素アレイ１１のデータ読出時の動作を示すタイミングチャートである。以下、図７を参照して、図６に示す画素アレイ１１の画素信号読出動作について説明する。
【００４３】
時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］が「Ｈ」レベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ+１］は「Ｈ」レベルであり、リセットトランジスタ２１はオン状態にある。時刻Ｔ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード２３の蓄積電荷の放出が行なわれ、これに応じて、これらの第Ｎ行および第（Ｎ+１）行において、図４に示すフローティングディフュージョン２７が、所定の初期電圧レベルにリセットされる。
【００４４】
所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］が「Ｈ」レベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ２５がオン状態となり、対応の垂直読出線２８にソースフォロアトランジスタ２４が結合される。
【００４５】
次いで、リセット制御信号ＲＸ［Ｎ］が「Ｌ」レベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ２１がオフ状態となり、フローティングディフュージョン２７がリセット電位レベルに維持される。
【００４６】
時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］が「Ｈ」レベルとなり、第Ｎ行の画素において転送トランジスタ２２がオン状態となり、フォトダイオード２３により生成された信号電荷が、フローティングディフュージョン２７に伝達される。このとき、行選択信号ＳＬ［Ｎ］が「Ｈ」レベルであり、各垂直読出線２８に、このフローティングディフュージョン２７の電位に従って画素信号が読出される。
【００４７】
この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］が「Ｈ」レベルとなり、再びフローティングディフュージョン２７が、初期電圧レベルにリセットトランジスタ２１を介して充電される。
【００４８】
時刻Ｔ６において、行選択信号ＳＬ［Ｎ］が「Ｌ」レベルとなり、行選択トランジスタ２５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。
【００４９】
次いで、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］が「Ｈ」レベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタ２４が、対応の垂直読出線２８に結合される。
【００５０】
次いで時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］が「Ｌ」レベルとなり、フローティングディフュージョン２７に対する追加動作が完了する。
【００５１】
時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］が「Ｈ」レベルとなり、フォトダイオード２３の生成した信号電荷に従ってフローティングディフュージョン２７の電位が変化し、この電位に従って画素信号が垂直読出線２８上に読出される。
【００５２】
時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］が「Ｌ」レベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次ＰＧＡ１６に出力される。
【００５３】
図８は、ＡＤＣ１２およびＰＧＡ１６の構成を示す回路ブロック図である。ＰＧＡ１６は、差動増幅器２９と、スイッチ３０と、コンデンサＣ１と、可変コンデンサＣ２とを含む。差動増幅器２９の正側入力端子（＋端子）にはリファレンス電圧ｐｇａｒｅｆが与えられ、負側入力端子（−端子）にはコンデンサＣ１を介して画素入力信号が与えられる。差動増幅器２９の出力端子は、負帰還用の可変コンデンサＣ２およびスイッチ３０に接続されると共に、ＡＤＣ１２内のスイッチ３１に接続される。また、可変コンデンサＣ２によってＰＧＡ１６のゲインを変更可能である。
【００５４】
ＡＤＣ１２は、スイッチ３１〜３４，５１〜５３と、比較器３５と、ＰチャネルＭＯＳトランジスタ３６，３７と、ＮチャネルＭＯＳトランジスタ３８，５４〜６２と、保持回路３９，６９と、ＮＡＮＤ回路６３，６６と、フリップフロップ（ＦＦ）６４，６７と、加算器６５と、グレイ−バイナリ変換器６８と、コンデンサＣ３，Ｃ４，Ｃ４０〜Ｃ４６とを含む。
【００５５】
比較器３５の正側入力端子（＋端子）には、ＰＧＡ１６からの増幅された画素信号がスイッチ３１，３２を介して与えられる。また、比較器３５の負側入力端子（−端子）には、比較器３５の出力端子がスイッチ３４を介して接続されると共に、画素の暗状態の情報を保持するコンデンサＣ３が接続される。
【００５６】
ＦＦ６４は、図示しない３ビットカウンタの出力値を保持するものであり、比較器３５の正側入力電圧と負側入力電圧とが一致し、ｃｏａｒｓｅラッチ信号ｃｒｓ＿ｌａｔが「Ｈ」レベルに変化するときにカウンタの出力値ｃｎｔｍ＜１３：１１＞を保持して加算器６５に出力する。この３ビットのカウンタの出力値は、ＡＤ変換後のデジタル値の上位３ビットに相当し、バイナリコードである。なお、図示しない３ビットカウンタは図２に示す制御回路／ロウデコーダ１３内に設けられる。
【００５７】
ＦＦ６７は、図示しない１２ビットカウンタの出力値を保持するものであり、比較器３５の正側入力電圧と負側入力電圧とが一致し、ｒａｍｐ＿ｏｎ信号が「Ｈ」レベルのときにカウンタの出力値ｃｎｔｌ＜１１：０＞を保持して出力する。この１２ビットのカウンタの出力値は１ビットのオーバレンジを含んでおり、ＡＤ変換後のデジタル値の下位１１ビットに相当し、グレイコードである。なお、図示しない１２ビットカウンタは図２に示す制御回路／ロウデコーダ１３内に設けられる。
【００５８】
グレイ−バイナリ変換器６８は、ＦＦ６７から出力される１２ビットのグレイコードをバイナリコードＱｌ＜１１：０＞に変換して、加算器６５に出力する。
【００５９】
加算器６５は、ＦＦ６４から出力される３ビットのＱｍ＜１３：１１＞と、ＦＦ６７から出力される１２ビットのＱｌ＜１１：０＞とを加算し、スキャナ１４に出力する。
【００６０】
コンデンサＣ４，Ｃ４０〜Ｃ４６は等しい電気容量を有しており、ｖｃｍと容量結合されている。これらのコンデンサに接続されるスイッチ５１〜５３を順次切替えることにより、コンデンサＣ４，Ｃ４０〜Ｃ４６の対極をＶｒｔからＶｒｂに順次切替えて、ｖｃｍの電位が８つのレンジのどこに属するかを判定する。また、トランジスタ５４〜６２は、スイッチ５１，５２の切替えを制御するものであるが、動作の詳細については後述する。
【００６１】
なお、図８に示すφｓｐｌ、φｔｓｗ、φａｄｃ＿ａｚ、ｃｍｐｅ、ｃｍｐｅ＿ｎ、ｃｍｐ＿ｒｓｔ、φｓｗｒｐ、φｓｗｒｎ、φｓｗｄａ、ｓｒｃｎｔ０〜ｓｒｃｎｔ６、ｖｒｅｆｐ、ｖｒｅｆｎ、ｖｒａｍｐ、ｃｒｓ＿ｒｓｔ、ｃｒｓ＿ｌａｔ、ｒａｍｐ＿ｏｎ、ｒｓｔ＿ｎなどの信号は、図２に示す制御回路／ロウデコーダ１３によって生成される信号であり、上下各３０００個のコラムＡＤＣ１２に共通に与えられる。
【００６２】
図９は、図８に示すＡＤＣ１２およびＰＧＡ１６による画素信号の読み出し動作を説明するためのタイミングチャートである。この読み出し動作は、サンプル＆ホールド、ＡＤ変換およびデータ出力の３ステージによって構成され、ｉ行の画素情報の読み出し動作を示している。また、ＡＤ変換ステージは、粗いＡＤ変換ステージと細かいＡＤ変換ステージの２段階に分けられる。粗いＡＤ変換ステージでは低分解能のＡＤ変換が行われ、細かいＡＤ変換ステージでは高分解能のＡＤ変換が行われる。
【００６３】
まず、時刻Ｔ１においてサンプル＆ホールドステージが開始され、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌが「Ｈ」レベルになると、スイッチ３１，３２，３４がオン状態になる。このとき、ノードｖｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【００６４】
そして、時刻Ｔ２において、再度ｓｐｌ信号が「Ｈ」レベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｖｃｍに電位としてサンプリングされて保持される。このとき、ｖｆ＿ｅｎ信号およびｃｍｐｅ信号が「Ｌ」レベルとなる。ｖｆ＿ｅｎ信号は、比較器３５をオペアンプとして動作させるか、コンパレータとして動作させるかを選択するための信号であり、ｖｆ＿ｅｎ信号が「Ｈ」レベルのときにオペアンプとして動作させ、「Ｌ」レベルのときにコンパレータとして動作させる。また、ｃｍｐｅ信号は、「Ｈ」レベルのときに比較器３５の出力をイネーブルとする信号である。
【００６５】
時刻Ｔ３において、φｔｓｗ信号が「Ｌ」レベルから「Ｈ」レベルに変化し、スイッチ３３をオン状態にすることによりＰＧＡ１６の出力を初期化する。そして、時刻Ｔ４において、ｒｓｔ＿ｎ信号が「Ｌ」レベルになると、ＦＦ６４，６７がクリアされる。
【００６６】
そして、時刻Ｔ５において、粗いＡＤ変換ステージが開始され、φｓｗｒｐ信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に、φｓｗｒｎ信号が「Ｌ」レベルから「Ｈ」レベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオン状態からオフ状態に変化すると共にスイッチ５２がオフ状態からオン状態に変化する。その結果、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位が（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００６７】
また、ｃｒｓ＿ｒｓｔ信号が「Ｈ」レベルから「Ｌ」レベルに変化するが、保持回路６９のそれぞれの右側端子が「Ｌ」レベルを保持し、左側端子が「Ｈ」レベルを保持しており、コンデンサＣ４０〜４６の夫々に接続されるトランジスタ５１がオン状態を維持し、トランジスタ５２がオフ状態を維持する。
【００６８】
時刻Ｔ５以降、上位３ビットカウンタの出力ｃｎｔｍ［１３：１１］の変化に同期して、ｃｒｓ＿ｌａｔ信号、ｃｍｐｅ信号およびｃｍｐｅ＿ｎ信号のそれぞれに８パルスが出力される。
【００６９】
時刻Ｔ６において、ｓｒｃｎｔ０信号が「Ｌ」レベルから「Ｈ」レベルに変化すると、トランジスタ５４がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４０に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ｖｃｍと容量結合されたコンデンサＣ４０の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化し、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００７０】
時刻Ｔ７において、さらにｓｒｃｎｔ１信号が「Ｌ」レベルから「Ｈ」レベルに変化すると、トランジスタ５５がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４１に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ｖｃｍと容量結合されたコンデンサＣ４１の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化し、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００７１】
時刻Ｔ８〜Ｔ１２において同様の動作が行なわれ、ｖｃｍの電位を（Ｖｒｔ−Ｖｒｂ）／８ずつ下降させる。そして、ｖｃｍの電位がｖｄｒｋの電位よりも低くなると、比較器３５は「Ｌ」レベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。ＦＦ６４は、ＮＡＮＤ回路６３から出力される信号の立ち上がりで３ビットカウンタの出力ｃｎｔｍ＜１３：１１＞の値を保持する。
【００７２】
時刻Ｔ１３において、φｓｗｒｐ信号が「Ｌ」レベルから「Ｈ」レベルに変化すると共に、φｓｗｒｎ信号が「Ｈ」レベルから「Ｌ」レベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオフ状態からオン状態に変化すると共にスイッチ５２がオン状態からオフ状態に変化する。その結果、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｎ（１．０Ｖ）からｖｒｅｆｐ（２．０Ｖ）に変化する。
【００７３】
時刻Ｔ１４において、細かいＡＤ変換ステージが開始されると、ｃｍｐ＿ｒｓｔ信号が「Ｈ」レベルになり、保持回路３９がｃｍｐ信号を「Ｈ」レベルにする。そして、時刻Ｔ１５において、ｃｍｐ＿ｒｓｔ信号を「Ｌ」レベルにし、ｃｍｐｅ信号を「Ｈ」レベルにする。そして、時刻Ｔ１６において、ｃｍｐｅ＿ｎ信号を「Ｌ」レベルにし、ｒａｍｐ＿ｏｎ信号を「Ｈ」レベルにする。
【００７４】
図１０は、図９のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。まず、時刻Ｔ１において、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌが「Ｈ」レベルになると、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【００７５】
時刻Ｔ２において、再度ｓｐｌ信号が「Ｈ」レベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｖｃｍに電位としてサンプリングされて保持される。図１０においては、画素の暗状態の電位をＶａ、画素の明状態の電位をＶｂとしている。
【００７６】
時刻Ｔ３において、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位が（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットカウンタの出力値ｃｎｔｍ＜１３：１１＞は、“０”となっている。
【００７７】
時刻Ｔ４において、ｖｃｍと容量結合されたコンデンサＣ４０の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットカウンタの出力値ｃｎｔｍ＜１３：１１＞は、“１”となっている。
【００７８】
時刻Ｔ５〜Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降したときに、ｖｃｍの電位Ｖｂがｖｄｒｋの電位Ｖａよりも低くなり、保持回路３９がｃｍｐ（Ｖｃｍｐ）信号に「Ｌ」レベルを出力する。このとき、３ビットカウンタの出力ｃｎｔｍ［１３：１１］の値“１１１”が、ＡＤ変換後のデジタル値の上位３ビットとして決定される。すなわち、この画素情報のデジタル値が、１４３３６（＝２０４８×７）≦画素情報≦１６３８３（＝２０４８×８−１）であることを示している。
【００７９】
また、時刻Ｔ１０以降において、細かいＡＤ変換ステージが実施され、画素情報が上記範囲のいずれにあるかが判定される。時刻Ｔ１１において、φｓｗｄａを「Ｈ」レベルにしてスイッチ５３をオン状態にすると共に、コンデンサＣ４の対極電位であるｖｒａｍｐを、Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）×（２５６／２０４８）まで引き上げる。このとき、制御回路／ロウデコーダ１３内に設けられた１２ビットカウンタが１０進数換算で“０”からカウントアップを開始する。
【００８０】
それ以降、Ｖｒａｍｐの電位をＶｒｂ−（Ｖｒｔ−Ｖｒｂ）×（２５６／２０４８）ま
でスロープ状に引き下げる。コンデンサＣ４の対極電位の下降終了時点で、１２ビットカウンタの値が１０進数換算で“２５５９”となる。
【００８１】
これにより、ｖｃｍの電位が、粗いＡＤ変換ステージ終了時点よりも（Ｖｒｔ−Ｖｒｂ）×｛１＋（２５６／２０４８）｝×（１／８）だけ引き上げられる。そして、ｖｃｍの電位がスロープ状に下降し、粗いＡＤ変換ステージ終了時点よりも（Ｖｒｔ−Ｖｒｂ）×｛１−（２５６／２０４８）｝×（１／８）だけ引き下げられた状態に達する。
【００８２】
ノードｖｃｍの電位がｖｄｒｋの電位よりも低くなると、比較器３５は「Ｌ」レベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。
【００８３】
ＦＦ６７は、ＮＡＮＤ回路６６から出力される信号の立ち上がりで１２ビットカウンタの出力ｃｎｔｌ［１１：０］の値を保持する。図１０においては、ＦＦ６７によって１０進数換算で“１２０２”が保持される。グレイ−バイナリ変換器６８は、ＦＦ６７から出力されるグレイコードを受け、バイナリコードＱｌ＜１１：０＞に変換して加算器６５に出力する。
【００８４】
粗いＡＤ変換ステージにおいてデジタル値の上位３ビットが確定し、細かいＡＤ変換ステージにおいて１ビットのオーバレンジを含むデジタル値の下位１２ビットが確定する。図１０においては、１０進数換算でそれぞれ“１４３３６”および“１２０２”であるので、加算器６５は、Ｄ＜１３：０＞＝Ｑｍ＜１３：１１＞＋Ｑｌ＜１１：０＞−２５６を演算することにより、１０進数換算で“１５２８２”を出力する。
【００８５】
図１に戻って、画像処理エンジン７には、シングルエンド伝送方式のものと、ＳｕｂＬＶＤＳ方式のものの２種類が存在している。ＣＭＯＳイメージセンサ３は、シングルエンド伝送方式とＳｕｂＬＶＤＳ方式のいずれの方式にも対応可能に構成されている。シングルエンド伝送方式の画像処理エンジン７が使用される場合は、ＣＭＯＳイメージセンサ３はパラレル伝送モードに設定される。ＳｕｂＬＶＤＳ方式の画像処理エンジン７が使用される場合は、ＣＭＯＳイメージセンサ３はシリアル伝送モードに設定される。
【００８６】
（出力ドライバ部の説明）
図１１は、ＣＭＯＳイメージセンサ３のドライバＤＲ１〜ＤＲｎと、シングルエンド伝送方式のレシーバＲＶ１〜ＲＶｎの構成を示す回路ブロック図である。図１１において、各ドライバＤＲは、シングルエンドドライバ７１，７２と、差動ドライバ７３を備える。
【００８７】
シングルエンドドライバ７１，７２の各々には制御信号φＳが与えられ、差動ドライバ７３には制御信号φＤが与えられている。パラレル伝送モード時は、制御信号φＳが活性化レベルの「Ｈ」レベルにされてシングルエンドドライバ７１，７２の各々が活性化されるとともに、制御信号φＤが非活性化レベルの「Ｌ」レベルにされて差動ドライバ７３が非活性化される。活性化されたシングルエンドドライバ７１，７２の各々は、コアロジック部６から与えられたデータ信号をＣＭＯＳインターフェース規格のシングルエンド信号として対応の出力端子ＴＯに出力する。
【００８８】
シリアル伝送モード時は、制御信号φＳが非活性化レベルの「Ｌ」レベルにされてシングルエンドドライバ７１，７２の各々が非活性化されるとともに、制御信号φＤが活性化レベルの「Ｈ」レベルにされて差動ドライバ７３が活性化される。活性化された差動ドライバ７３は、コアロジック部６から与えられたデータ信号をＳｕｂＬＶＤＳ規格の差動信号として対応の２つの出力端子ＴＯに出力する。
【００８９】
また、シングルエンド方式のレシーバＲＶ１〜ＲＶｎの各々は、２つのバッファ７４，７５を備える。バッファ７４は、対応のシングルエンドドライバ７１から与えられたデータ信号をデジタル信号処理部８に伝達させる。バッファ７５は、対応のシングルエンドドライバ７２から与えられたデータ信号をデジタル信号処理部８に伝達させる。
【００９０】
図１１では、画像処理エンジン７がシングルエンド伝送方式であるので、ＣＭＯＳイメージセンサ３はパラレル伝送モードに設定され、シングルエンドドライバ７１，７２が活性化されるとともに差動ドライバ７３が非活性化される。コアロジック部６は、データ信号Ｄ１〜Ｄ２ｎをｎ組のシングルエンドドライバ７１，７２に並列に出力する。
【００９１】
ドライバＤＲ１〜ＤＲｎのシングルエンドドライバ７１，７２は、データ信号Ｄ１〜Ｄ２ｎをそれぞれ出力端子ＴＯ１〜ＴＯ２ｎに伝達させる。出力端子ＴＯに与えられたデータ信号Ｄは、シングルエンド信号とされている。出力端子ＴＯ１〜ＴＯ２ｎに伝達されたデータ信号Ｄ１〜Ｄ２ｎは、さらに、入力端子ＴＩ１〜ＴＩ２ｎを介してレシーバＲＶ１〜ＲＶｎのバッファ７４，７５に伝達される。レシーバＲＶ１〜ＲＶｎのバッファ７４，７５は、それぞれデータ信号Ｄ１〜Ｄ２ｎをデジタル信号処理部８に伝達させる。
【００９２】
図１２は、ＣＭＯＳイメージセンサ３のドライバＤＲ１〜ＤＲｎと、ＳｕｂＬＶＤＳ伝送方式のレシーバＲＶ１〜ＲＶｎの構成を示す回路ブロック図であって、図１１と対比される図である。図１２において、ＳｕｂＬＶＤＳ方式のレシーバＲＶ１〜ＲＶｎの各々は、終端抵抗素子７６および比較器７７を含む。終端抵抗素子７６は、対応する２つの入力端子ＴＩ間に接続される。終端抵抗素子７６の抵抗値は、たとえば１００Ωである。比較器７７の２つの入力端子は、それぞれ対応する２つの入力端子ＴＩに接続される。比較器７７は、２つの入力端子の電圧の高低を比較し、比較結果を示すデータ信号をデジタル信号処理部８に与える。
【００９３】
図１２では、画像処理エンジン７がＳｕｂＬＶＤＳ方式であるので、ＣＭＯＳイメージセンサ３はシリアル伝送モードに設定され、シングルエンドドライバ７１，７２が非活性化されるとともに差動ドライバ７３が活性化される。コアロジック部６は、各差動ドライバ７３にデータ信号Ｄ１〜Ｄ２ｎを直列に与える。
【００９４】
各差動ドライバ７３は、コアロジック部６から直列に与えられるデータ信号Ｄ１〜Ｄ２ｎの各々を差動信号として対応する２つの出力端子ＴＯ間に出力する。つまり、並列の２ｎ個のデータ信号Ｄ１〜Ｄ２ｎはコアロジック部６によって直列の２ｎ個のデータ信号Ｄ１〜Ｄ２ｎに変換され、対応する差動ドライバ７３に直列の２ｎ個のデータ信号Ｄ１〜Ｄ２ｎが与えられる。直列の２ｎ個のデータ信号Ｄ１〜Ｄ２ｎは差動ドライバ７３によって直列の２ｎ個の差動信号に変換され、直列の２ｎ個の差動信号は対応する２つの出力端子ＴＯに順次出力される。差動信号を出力するための２つの出力端子ＴＯはデータレーンとも呼ばれる。
【００９５】
２つの出力端子ＴＯに直列に与えられる２ｎ個の差動信号は、さらに、２つの入力端子ＴＩを介してレシーバＲＶの比較器７７に伝達される。レシーバＲＶの比較器７７は、直列に与えられる２ｎ個の差動信号の各々をデータ信号に変換してデジタル信号処理部８に与える。
【００９６】
パラレル伝送モードでは、各出力端子ＴＯを０Ｖまたは１．８Ｖにすることによってデータ信号を伝達するのに対し、シリアル伝送モードでは、２つの出力端子ＴＯのうちのいずれか一方の出力端子ＴＯを１．０Ｖにするとともに他方の出力端子ＴＯを０．８Ｖにする。したがって、シリアル伝送モードでは、出力端子ＴＯの電圧を０．２Ｖ（＝１．０Ｖ−０．８Ｖ）変化させるだけなので、出力端子ＴＯの電圧を１．８Ｖ（＝１．８Ｖ−０Ｖ）変化させるパラレル伝送方式よりも高速度でデータ信号を伝送することができる。
【００９７】
図１３は、コアロジック部６およびドライバＤＲの構成をより詳細に示す回路ブロック図である。図１３において、コアロジック部６は、データ分岐部８０、制御部８１、ｍ個のシリアライザＳＲ１〜ＳＲｍを含む。データ分岐部８０は、パラレル伝送モード時は、ＡＤ変換部５から並列に与えられたｍ×２ｎ個のデータ信号を２ｎ個ずつｍ回に分けて２ｎ個の出力端子ＴＯ１〜ＴＯ２ｎに与える。データ分岐部８０は、シリアル伝送モード時は、ＡＤ変換部５から並列に与えられたｍ×２ｎ個のデータ信号を２ｎ個ずつｍ個のシリアライザＳＲ１〜ＳＲｍに与える。
【００９８】
シリアライザＳＲ１〜ＳＲｍは、それぞれドライバＤＲ１〜ＤＲｍの差動ドライバ７３に対応して設けられている。各シリアライザＳＲは、シリアル伝送モード時にデータ分岐部８０から並列に与えられた２ｎ個のデータ信号Ｄを１個ずつ直列に対応の差動ドライバ７３に出力する。なお、図１３においては、ｍ＝ｎの場合が記載されている。
【００９９】
各シリアライザＳＲは、２つの出力ノードＮ１，Ｎ２を含み、０Ｖの接地電圧（基準電圧）と１．５Ｖの電源電圧（第１の電圧）によって駆動される。各シリアライザＳＲは、パラレル伝送モード時は出力ノードＮ１，Ｎ２をともに１．５Ｖに固定し、シリアル伝送モード時は出力データ信号の論理に応じて出力ノードＮ１，Ｎ２のいずれか一方のノードを１．５Ｖにし、他方のノードを０Ｖにする。
【０１００】
制御部８１は、制御装置９からの制御信号ＣＮＴに従って、光電変換部４、ＡＤ変換部５、データ分岐部８０、およびドライバＤＲ１〜ＤＲｎを制御する。シリアル伝送モード時におけるデータ伝送速度はパラレル伝送モード時におけるデータ伝送速度よりも速くなるので、シリアル伝送モード時におけるフレームレートはパラレル伝送モード時におけるフレームレートよりも速くなる。
【０１０１】
光電変換部４およびＡＤ変換部５の各々は、主に厚膜ＭＯＳトランジスタで構成され、０Ｖの接地電圧（基準電圧）と３．３Ｖの電源電圧によって駆動される。コアロジック部６は、高速に動作する必要があるので、主に薄膜ＭＯＳトランジスタで構成され、０Ｖの接地電圧と１．５Ｖの電源電圧によって駆動される。ドライバＤＲ１〜ＤＲｎは、主に厚膜ＭＯＳトランジスタで構成され、０Ｖの接地電圧と１．８Ｖの電源電圧（第２の電圧）によって駆動される。
【０１０２】
（ＭＯＳトランジスタのゲート膜厚と耐圧）
図１４（ａ）（ｂ）はそれぞれ薄膜ＰチャネルＭＯＳトランジスタのシンボルおよび構成を示し、図１４（ｃ）（ｄ）はそれぞれ厚膜ＰチャネルＭＯＳトランジスタのシンボルおよび構成を示している。また、図１４（ｅ）（ｆ）はそれぞれ薄膜ＮチャネルＭＯＳトランジスタのシンボルおよび構成を示し、図１４（ｇ）（ｈ）はそれぞれ厚膜ＮチャネルＭＯＳトランジスタのシンボルおよび構成を示している。
【０１０３】
図１４（ａ）〜（ｄ）に示すように、ＰチャネルＭＯＳトランジスタは、シリコン基板９０の表面にＮ型ウェル９１を形成し、Ｎ型ウェル９１の表面にゲート絶縁膜９２およびゲート電極９３を積層し、Ｎ型ウェル９１の表面においてゲート絶縁膜９２の両側にそれぞれＰ＋型不純物拡散領域９４，９５を形成したものである。ゲート電極９３、Ｐ＋型不純物拡散領域９４，９５、およびＮ型ウェル９１は、それぞれＰチャネルＭＯＳトランジスタのゲート、ソース、ドレイン、およびバックゲートとされる。
【０１０４】
薄膜ＰチャネルＭＯＳトランジスタのゲート絶縁膜９２の厚さおよび幅は、それぞれ厚膜ＰチャネルＭＯＳトランジスタのゲート絶縁膜９２の厚さおよび幅よりも小さい。このため、薄膜ＰチャネルＭＯＳトランジスタは厚膜ＰチャネルＭＯＳトランジスタよりも低電圧で高速に動作するが、薄膜ＰチャネルＭＯＳトランジスタの耐圧は厚膜ＰチャネルＭＯＳトランジスタの耐圧よりも小さい。
【０１０５】
なお、ＰチャネルＭＯＳトランジスタのシンボルにおいては、矢印が付された部分がソースである。また、薄膜ＰチャネルＭＯＳトランジスタではゲートの部分が細線で示され、厚膜ＰチャネルＭＯＳトランジスタではゲートの部分が太線で示される。
【０１０６】
また図１４（ｅ）〜（ｈ）に示すように、ＮチャネルＭＯＳトランジスタは、シリコン基板１００の表面にＰ型ウェル１０１を形成し、Ｐ型ウェル１０１の表面にゲート絶縁膜１０２およびゲート電極１０３を積層し、Ｐ型ウェル１０１の表面においてゲート絶縁膜１０２の両側にそれぞれＮ＋型不純物拡散領域１０４，１０５を形成したものである。ゲート電極１０３、Ｐ＋型不純物拡散領域１０４．１０５、およびＰ型ウェル１０１は、それぞれＮチャネルＭＯＳトランジスタのゲート、ソース、ドレイン、およびバックゲートとされる。
【０１０７】
薄膜ＮチャネルＭＯＳトランジスタのゲート絶縁膜１０２の厚さおよび幅は、それぞれ厚膜ＮチャネルＭＯＳトランジスタのゲート絶縁膜１０２の厚さおよび幅よりも小さい。このため、薄膜ＮチャネルＭＯＳトランジスタは厚膜ＮチャネルＭＯＳトランジスタよりも低電圧で高速に動作するが、薄膜ＮチャネルＭＯＳトランジスタの耐圧は厚膜ＮチャネルＭＯＳトランジスタの耐圧よりも小さい。
【０１０８】
なお、ＮチャネルＭＯＳトランジスタのシンボルにおいては、矢印が付された部分がソースである。また、薄膜ＮチャネルＭＯＳトランジスタではゲートの部分が細線で示され、厚膜ＮチャネルＭＯＳトランジスタではゲートの部分が太線で示される。
【０１０９】
図１３に戻って、ドライバＤＲ１は、上記ドライバ７１〜７３の他、レベルシフタ８２，８３を含む。コアロジック部６は、０Ｖの接地電圧と１．５Ｖの電源電圧によって駆動されるので、その出力データ信号は０Ｖまたは１．５Ｖとなる。
【０１１０】
レベルシフタ８２は、データ分岐部８０の出力データ信号の振幅を１．５Ｖから１．８Ｖにレベルシフトさせてシングルエンドドライバ７１に与える。シングルエンドドライバ７１は、０Ｖの接地電圧と１．８Ｖの電源電圧によって駆動され、レベルシフタ８２の出力データ信号をシングルエンド信号として出力端子ＴＯ１に出力する。
【０１１１】
レベルシフタ８３は、データ分岐部８０の出力データ信号の振幅を１．５Ｖから１．８Ｖにレベルシフトさせてシングルエンドドライバ７２に与える。シングルエンドドライバ７２は、０Ｖの接地電圧と１．８Ｖの電源電圧によって駆動され、レベルシフタ８３の出力データ信号をシングルエンド信号として出力端子ＴＯ２に出力する。
【０１１２】
たとえば、出力すべきデータ信号が「Ｈ」レベル（１）である場合は、出力端子ＴＯが「Ｈ」レベル（１．８Ｖ）にされ、出力すべきデータ信号が「Ｌ」レベル（０）である場合は、出力端子ＴＯが「Ｌ」レベル（０Ｖ）にされる。
【０１１３】
差動ドライバ７３は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、スイッチＳ１，Ｓ２、出力電流生成部８５、出力コモン電圧制御部８６、およびバックゲート制御部８７を含む。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の各々は、高速に動作する必要があるので、薄膜ＭＯＳトランジスタで構成されている。
【０１１４】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースはそれぞれスイッチＳ１の一方端子および他方端子に接続され、それらのゲートはそれぞれ対応するシリアライザＳＲ１の出力ノードＮ１，Ｎ２に接続され、それらのドレインはそれぞれ対応する出力端子ＴＯ２，ＴＯ１に接続されている。
【０１１５】
ＰチャネルＭＯＳトランジスタＰ３，Ｐ４のソースはそれぞれ対応する出力端子ＴＯ１，ＴＯ２に接続され、それらのゲートはそれぞれ対応するシリアライザＳＲ１の出力ノードＮ２，Ｎ１に接続され、それらのドレインはそれぞれスイッチＳ２の一方端子および他方端子に接続されている。
【０１１６】
出力電流生成部８５は、シリアル伝送モード時に活性化され、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースの各々に出力電流を供給する。出力コモン電圧制御部８６は、シリアル伝送モード時に活性化され、出力端子ＴＯ１，ＴＯ２のコモン電圧が予め定められた電圧になるようにＰチャネルＭＯＳトランジスタＰ３，Ｐ４のドレインの電圧を制御する。
【０１１７】
スイッチＳ１，Ｓ２は、パラレル伝送モード時において少なくとも出力端子ＴＯ１の電圧と出力端子ＴＯ２の電圧とが異なる場合にオフし、シリアル伝送モード時にオンする。出力端子ＴＯ１の電圧と出力端子ＴＯ２の電圧とが異なる場合とは、出力端子ＴＯ１，ＴＯ２のいずれか一方の出力端子が１．８Ｖとなり、他方の出力端子が０Ｖとなる場合である。
【０１１８】
また、バックゲート制御部８７は、パラレル伝送モード時はＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲートに１．８Ｖの電源電圧（第２の電圧）を与え、シリアル伝送モード時はＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲートに１．０Ｖ（第３の電圧）を与える。
【０１１９】
次に、この差動ドライバ７３の動作について説明する。パラレル伝送モード時は、差動ドライバ７３は非活性化される。すなわち、出力電流生成部８５が非活性化されてトランジスタＰ１，Ｐ２に対する出力電流の供給を停止する。出力コモン電圧制御部８６が非活性化されてトランジスタＰ３，Ｐ４のドレイン電圧の制御を停止する。
【０１２０】
また、スイッチＳ１がオフにされてＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースが電気的に切り離されるとともに、スイッチＳ２がオフにされてＰチャネルＭＯＳトランジスタＰ３，Ｐ４のドレインが電気的に切り離される。バックゲート制御部８７によってＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲート電圧が１．８Ｖに設定される。スイッチＳ１，Ｓ２およびバックゲート制御部８７は、差動ドライバ７３において貫通電流が流れることを防止するために設けられている。スイッチＳ１，Ｓ２およびバックゲート制御部８７については、後で詳細に説明する。また、シリアライザＳＲ１の出力ノードＮ１，Ｎ２がともに１．５Ｖに固定される。
【０１２１】
これにより、パラレル伝送モード時に出力端子ＴＯ１，ＴＯ２に与えられる差動ドライバ７３の影響は最小限に抑制され、出力端子ＴＯはシングルエンドドライバ７１によって１．８Ｖまたは０Ｖに駆動される。
【０１２２】
シリアル伝送モード時は、シングルエンドドライバ７１，７２が非活性化されてシングルエンドドライバ７１，７２の各々の出力ノードがフローティング状態にされ、差動ドライバ７３が活性化される。
【０１２３】
すなわち、出力電流生成部８５が活性化されて出力電流生成部８５からＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースの各々に出力電流が供給される。出力コモン電圧制御部８６が活性化されて出力端子ＴＯ１，ＴＯ２のコモン電圧が所定電圧になるようにＰチャネルＭＯＳトランジスタＰ３，Ｐ４のドレインの電圧が制御される。また、スイッチＳ１がオンにされてＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソース同士が電気的に接続されるとともに、スイッチＳ２がオンにされてＰチャネルＭＯＳトランジスタＰ３，Ｐ４のドレイン同士が電気的に接続される。また、バックゲート制御部８７によってＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲート電圧が１．０Ｖに設定される。
【０１２４】
この状態でシリアライザＳＲ１の出力ノードＮ１，Ｎ２がそれぞれ１．５Ｖ（第１の電圧）および０Ｖ（基準電圧）にされると、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３の抵抗値がＰチャネルＭＯＳトランジスタＰ１，Ｐ４の抵抗値よりも小さくなり、出力端子ＴＯ１，ＴＯ２がそれぞれ１．０Ｖ（第３の電圧）および０．８Ｖ（第４の電圧）にされる。
【０１２５】
また、シリアライザＳＲ１の出力ノードＮ１，Ｎ２がそれぞれ０Ｖおよび１．５Ｖにされると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ４の抵抗値がＰチャネルＭＯＳトランジスタＰ２，Ｐ３の抵抗値よりも小さくなり、出力端子ＴＯ１，ＴＯ２がそれぞれ０．８Ｖおよび１．０Ｖにされる。
【０１２６】
次に、スイッチＳ１，Ｓ２の必要性について説明する。図１４（ａ）（ｂ）で示したように、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の各々では、ソース（Ｐ＋型不純物拡散領域９４）とバックゲート（Ｎ型ウェル９１）の間に寄生ダイオードが存在し、ドレイン（Ｐ＋型不純物拡散領域９５）とバックゲート（Ｎ型ウェル９１）の間に寄生ダイオードが存在する。
【０１２７】
（出力ドライバの動作時の説明）
図１５は、ドライバＤＲ１のＰチャネルＭＯＳトランジスタＰ１〜Ｐ４に含まれる寄生ダイオードのうちのスイッチＳ１，Ｓ２と関連する寄生ダイオード１１１〜１１４を示す回路ブロック図である。図１５において、寄生ダイオード１１１，１１２のアノードはそれぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインに接続され、それらのカソードはそれぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２のバックゲートに接続されている。寄生ダイオード１１３，１１４のアノードはそれぞれＰチャネルＭＯＳトランジスタＰ３，Ｐ４のソースに接続され、それらのカソードはそれぞれＰチャネルＭＯＳトランジスタＰ３，Ｐ４のバックゲートに接続されている。
【０１２８】
図１６は、図１５に示した回路の状態を示す図である。図１６において、Ｎｏ．１およびＮｏ．２の欄には、それぞれデータ分岐部８０の出力ノードＮ１１，Ｎ１２の電圧が示されている。出力ノードＮ１１，Ｎ１２は、それぞれドライバＤＲ１のレベルシフタ８２，８３に接続されている。パラレル伝送モードでは、出力ノードＮ１１，Ｎ１２の各々は個別に０Ｖまたは１．５Ｖにされる。出力ノードＮ１１，Ｎ１２の電圧は、ともに０Ｖにされる場合（これを状態Ａとする）と、それぞれ０Ｖおよび１．５Ｖにされる場合（これを状態Ｂとする）と、それぞれ１．５Ｖおよび０Ｖにされる場合（これを状態Ｃとする）と、ともに１．５Ｖにされる場合（これを状態Ｄとする）とがある。シリアル伝送モードでは、出力ノードＮ１１，Ｎ１２はともに０Ｖに固定される。
【０１２９】
Ｎｏ３およびＮｏ．４の欄には、それぞれシリアライザＳＲ１の出力ノードＮ１，Ｎ２の電圧が示されている。パラレル伝送モードでは、出力ノードＮ１，Ｎ２の電圧はともに１．５Ｖに固定される。シリアル伝送モードでは、出力ノードＮ１，Ｎ２のうちのいずれか一方のノードは０Ｖにされ、他方のノードは１．５Ｖにされる。出力ノードＮ１，Ｎ２の電圧は、それぞれ０Ｖおよび１．５Ｖにされる場合（これを状態Ｅとする）と、それぞれ１．５Ｖおよび０Ｖにされる場合（これを状態Ｆとする）とがある。
【０１３０】
Ｎｏ．５およびＮｏ．６の欄には、それぞれ出力端子ＴＯ１，ＴＯ２の電圧が示されている。出力端子ＴＯ１，ＴＯ２の電圧は、状態Ａではともに０Ｖとなり、状態Ｂではそれぞれ０Ｖおよび１．８Ｖとなり、状態Ｃではそれぞれ１．８Ｖおよび０Ｖとなり、状態Ｄではともに１．８Ｖとなり、状態Ｅではそれぞれ０．８Ｖおよび１．０Ｖとなり、状態Ｆではそれぞれ１．０Ｖおよび０．８Ｖとなる。
【０１３１】
Ｎｏ．７〜Ｎｏ．１０には、それぞれＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のオン／オフ状態が示されている。パラレル伝送モードでは、シリアライザＳＲ１の出力ノードＮ１，Ｎ２はともに１．５Ｖに固定され、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のゲートはともに１．５Ｖに固定される。出力端子ＴＯ１，ＴＯ２がともに０Ｖとなる状態Ａでは、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４はともにオフする。
【０１３２】
出力端子ＴＯ１，ＴＯ２がそれぞれ０Ｖおよび１．８Ｖとなる状態Ｂでは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ３がともにオンし、ＰチャネルＭＯＳトランジスタＰ２，Ｐ４がともにオフする。このとき、もしスイッチＳ１，Ｓ２がオンされていると、出力端子ＴＯ２に印加された１．８Ｖの電圧がトランジスタＰ１およびスイッチＳ１を介してトランジスタＰ２のソースに印加され、トランジスタＰ２のゲート電圧（１．５Ｖ）がソース電圧（１．８Ｖ）よりも低くなってトランジスタＰ２もオンする。このため、１．８Ｖの出力端子ＴＯ２からトランジスタＰ１、スイッチＳ１、およびトランジスタＰ２を介して０Ｖの出力端子ＴＯ１に貫通電流が流れ、ＣＭＯＳイメージセンサ３が故障してしまう。
【０１３３】
また、出力端子ＴＯ２に印加された１．８Ｖの電圧がトランジスタＰ３およびスイッチＳ２を介してトランジスタＰ４のドレインに印加され、トランジスタＰ４のゲート電圧（１．５Ｖ）がドレイン電圧（１．８Ｖ）よりも低くなってトランジスタＰ４もオンする。このため、１．８Ｖの出力端子ＴＯ２からトランジスタＰ３、スイッチＳ２、およびトランジスタＰ４を介して０Ｖの出力端子ＴＯ１に貫通電流が流れ、ＣＭＯＳイメージセンサ３が故障してしまう。このため、本実施の形態１では、状態ＢではスイッチＳ１，Ｓ２をオフさせることにより、出力端子ＴＯ２から差動ドライバ７３を介して出力端子ＴＯ１に貫通電流が流れることを防止している。
【０１３４】
図１７では、状態ＢにおいてスイッチＳ１，Ｓ２がオフされている場合が示されている。状態Ｂでは、出力端子ＴＯ２が１．８ＶにされてトランジスタＰ１，Ｐ３がオンするが、スイッチＳ１，Ｓ２がオフされているので、出力端子ＴＯ２から出力端子ＴＯ１に貫通電流が流れることはない。
【０１３５】
図１６に戻って、出力端子ＴＯ１，ＴＯ２がそれぞれ１．８Ｖおよび０Ｖとなる状態Ｃでは、ＰチャネルＭＯＳトランジスタＰ２，Ｐ４がともにオンし、ＰチャネルＭＯＳトランジスタＰ１，Ｐ３がともにオフする。このとき、もしスイッチＳ１，Ｓ２がオンされていると、出力端子ＴＯ１に印加された１．８Ｖの電圧がトランジスタＰ２およびスイッチＳ１を介してトランジスタＰ１のソースに印加され、トランジスタＰ１のゲート電圧（１．５Ｖ）がソース電圧（１．８Ｖ）よりも低くなってトランジスタＰ１もオンする。このため、１．８Ｖの出力端子ＴＯ１からトランジスタＰ２、スイッチＳ１、およびトランジスタＰ１を介して０Ｖの出力端子ＴＯ２に貫通電流が流れ、ＣＭＯＳイメージセンサ３が故障してしまう。
【０１３６】
また、出力端子ＴＯ１に印加された１．８Ｖの電圧がトランジスタＰ４およびスイッチＳ２を介してトランジスタＰ３のドレインに印加され、トランジスタＰ３のゲート電圧（１．５Ｖ）がドレイン電圧（１．８Ｖ）よりも低くなってトランジスタＰ３もオンする。このため、１．８Ｖの出力端子ＴＯ１からトランジスタＰ４、スイッチＳ２、およびトランジスタＰ３を介して０Ｖの出力端子ＴＯ２に貫通電流が流れ、ＣＭＯＳイメージセンサ３が故障してしまう。このため、本実施の形態１では、状態ＣではスイッチＳ１，Ｓ２をオフさせることにより、出力端子ＴＯ１から差動ドライバ７３を介して出力端子ＴＯ２に貫通電流が流れることを防止している。
【０１３７】
出力端子ＴＯ１，ＴＯ２がともに１．８Ｖとなる状態Ｃでは、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４がともにオンする。しかし、出力端子ＴＯ１の電圧と出力端子ＴＯ２の電圧が同じであるので、出力端子ＴＯ１，ＴＯ２間に貫通電流が流れることはない。
【０１３８】
以上より、状態Ｂ，Ｃでは、出力端子ＴＯ１，ＴＯ２間に貫通電流が流れることを防止するため、スイッチＳ１，Ｓ２を必ずオフさせる必要がある。状態Ａ，Ｄでは、出力端子ＴＯ１，ＴＯ２間に貫通電流が流れることがないので、スイッチＳ１，Ｓ２をオフさせてもオンさせてもよい。パラレル伝送モード時では常時スイッチＳ１，Ｓ２をオフさせてもよいし、状態Ｂ，ＣではスイッチＳ１，Ｓ２をオフさせ、状態Ａ，ＤではスイッチＳ１，Ｓ２をオンさせてもよい。
【０１３９】
シリアル伝送モードでは、状態Ｅ，ＦによらずスイッチＳ１，Ｓ２をオンさせて差動ドライバ７３を活性化させる。状態Ｅでは、トランジスタＰ３，Ｐ４がオンするとともにトランジスタＰ１，Ｐ２がオフする。状態Ｆでは、トランジスタＰ１，Ｐ２がオンするとともにトランジスタＰ３，Ｐ４がオフする。
【０１４０】
図１６に戻って、Ｎｏ．１１には、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲート電圧ＶＢＧ、すなわちバックゲート制御部８７の出力電圧ＶＢＧが示されている。パラレル伝送モードの状態Ａ〜Ｄでは、バックゲート電圧ＶＢＧは１．８Ｖに設定される。これは、状態Ｂ，Ｃ，Ｄにおいて出力端子ＴＯ１またはＴＯ２が１．８Ｖにされた場合に、トランジスタＰ１〜Ｐ４の寄生ダイオード１１１〜１１４がオンするのを防止するためである。
【０１４１】
図１７では、状態Ｂにおいてバックゲート電圧ＶＢＧが１．８Ｖに設定された場合が示されている。状態Ｂでは、出力端子ＴＯ２に１．８Ｖが印加されている。もし、出力端子ＴＯ２の電圧（１．８Ｖ）とバックゲート電圧ＶＢＧの差が寄生ダイオード１１１，１１３のしきい値電圧よりも大きい場合は、寄生ダイオード１１１，１１３がオンし、出力端子ＴＯ２から寄生ダイオード１１１，１１３を介してバックゲート制御部８７に貫通電流が流れてしまう。本実施の形態１では、状態Ｂでは、バックゲート電圧ＶＢＧを１．８Ｖに設定するので、寄生ダイオード１１１，１１３がオフ状態に維持され、出力端子ＴＯ２から寄生ダイオード１１１，１１３を介してバックゲート制御部８７に貫通電流が流れることはない。
【０１４２】
図１６のＮｏ．１１に戻って、シリアル伝送モードではＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲート電圧ＶＢＧは１．０Ｖに設定される。これは、状態Ｅ，Ｆにおいて出力端子ＴＯ１またはＴＯ２が１．０Ｖにされた場合に、トランジスタＰ１〜Ｐ４の寄生ダイオード１１１〜１１４がオンするのを防止するためである。
【０１４３】
図１８では、状態Ｅにおいてバックゲート電圧ＶＢＧが１．０Ｖに設定された場合が示されている。状態Ｅでは、出力端子ＴＯ２に１．０Ｖが印加されている。もし、出力端子ＴＯ２の電圧（１．０Ｖ）とバックゲート電圧ＶＢＧの差が寄生ダイオード１１１，１１３のしきい値電圧よりも大きい場合は、寄生ダイオード１１１，１１３がオンし、出力端子ＴＯ２から寄生ダイオード１１１，１１３を介してバックゲート制御部８７に貫通電流が流れてしまう。本実施の形態１では、状態Ｅでは、バックゲート電圧ＶＢＧを１．０Ｖに設定するので、寄生ダイオード１１１，１１３がオフ状態に維持され、出力端子ＴＯ２から寄生ダイオード１１１，１１３を介してバックゲート制御部８７に貫通電流が流れることはない。
【０１４４】
また、状態Ｅ，Ｆでは、バックゲート電圧ＶＢＧを１．８Ｖに設定せずに１．０Ｖに設定するので、薄膜ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のゲート絶縁膜９２に大きな電圧が印加されて経年破壊されるのを防止することができる。すなわち、状態Ｅでは薄膜ＰチャネルＭＯＳトランジスタＰ１，Ｐ４のゲート（ノードＮ１）に０Ｖが印加されるので、バックゲート電圧ＶＢＧを１．８Ｖに固定すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ４のゲート絶縁膜９２が経年破壊される恐れがある。同様に、状態Ｆでは薄膜ＰチャネルＭＯＳトランジスタＰ２，Ｐ３のゲート（ノードＮ２）に０Ｖが印加されるので、バックゲート電圧ＶＢＧを１．８Ｖにすると、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３のゲート絶縁膜９２が経年破壊される恐れがある。しかし、本実施の形態１では、薄膜ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のゲート絶縁膜９２に印加される電圧を小さく維持し、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のゲート絶縁膜９２が経年破壊されるのを防止することができる。
【０１４５】
また、図１６のＮｏ．１６には、バックゲート電圧ＶＢＧとノードＮ１の電圧Ｖ１との差（ＶＢＧ−Ｖ１）が０．３Ｖ〜１．０Ｖの範囲内に収められることが示されている。図１６のＮｏ．１７には、バックゲート電圧ＶＢＧとノードＮ２の電圧Ｖ２との差（ＶＢＧ−Ｖ２）が０．３Ｖ〜１．０Ｖの範囲内に収められることが示されている。したがって、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の各々のゲート絶縁膜９２に印加される電圧ＶＢＧ−Ｖ１またはＶＢＧ−Ｖ２をゲート耐圧（１．５Ｖ）以下に収めることができる。また、バックゲート電圧ＶＢＧを１．０Ｖにすることにより、バックバイアス効果によってＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のしきい値電圧を下げて差動ドライバ７３の動作速度を速くすることができる。
【０１４６】
以上のように、本実施の形態１では、パラレル伝送モードとシリアル伝送モードを設け、シリアライザＳＲを１．５Ｖで駆動し、ドライバ７１〜７３を１．８Ｖで駆動し、シリアル伝送モード時はＳｕｂＬＶＤＳ規格の差動信号を出力する。したがって、パラレル伝送モードとシリアル伝送モードといった異なるデータ伝送モードにおいて、画像データ出力端子を共通化した固体撮像装置を実現することができる。また、差動信号による高速なデータ伝送速度を実現することができる。
【０１４７】
また、状態Ｂ，ＣにおいてスイッチＳ１，Ｓ２をオフさせるので、差動ドライバ７３に貫通電流が流れるのを防止することができる。
【０１４８】
また、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４のバックゲート電圧ＶＢＧをパラレル伝送モード時に１．８Ｖにし、シリアル伝送モード時に１．０Ｖにするので、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の寄生ダイオード１１１〜１１４がオンするのを防止することができる。また、シリアル伝送モード時に１．０Ｖにするので、バックバイアス効果によって差動ドライバ７３の動作速度を速めることができる。
【０１４９】
図１９は、実施の形態１の変更例を示す回路ブロック図であって、図１５と対比される図である。図１９を参照して、この変更例では、スイッチＳ１が２つのスイッチＳ１ａ，Ｓ１ｂに分割され、スイッチＳ２が２つのスイッチＳ２ａ，Ｓ２ｂに分割される。スイッチＳ１ａは出力電流生成部８５とトランジスタＰ１のソースの間に接続され、スイッチＳ１ｂは出力電流生成部８５とトランジスタＰ２のソースの間に接続される。スイッチＳ２ａはトランジスタＰ３のドレインと出力コモン電圧制御部８６の間に接続され、スイッチＳ２ｂはトランジスタＰ４のドレインと出力コモン電圧制御部８６の間に接続される。
【０１５０】
スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂは、スイッチＳ１，Ｓ２と同じタイミングでオン／オフされ、パラレル伝送モード時において少なくとも状態Ｂ，Ｃでオフされ、シリアル伝送モード時にオンされる。この変更例でも、実施の形態１と同じ効果が得られる。
【０１５１】
図２０は、実施の形態１の比較例を示す回路ブロック図であって、図１９と対比される図である。図２０を参照して、この比較例では、スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂが除去され、スイッチＳ１１，Ｓ１２が追加されている。出力電流生成部８５とトランジスタＰ１，Ｐ２のソースとの間は短絡され、トランジスタＰ３，Ｐ４のドレインと出力コモン電圧制御部８６との間は短絡されている。
【０１５２】
スイッチＳ１１は出力端子ＴＯ１とトランジスタＰ２のドレインとの間に接続され、スイッチＳ１２は出力端子ＴＯ２とトランジスタＰ１のドレインとの間に接続される。スイッチＳ１１，Ｓ１２は、スイッチＳ１，Ｓ２と同じタイミングでオン／オフされ、パラレル伝送モード時において少なくとも状態Ｂ，Ｃでオフされ、シリアル伝送モード時にオンされる。
【０１５３】
この比較例でも、実施の形態１と同様に状態Ｂ，Ｃにおいて貫通電流が流れることを防止できるが、スイッチＳ１１，Ｓ１２の抵抗値および寄生容量値によって差動ドライバ７３の出力信号が遅延されるという問題がある。
【０１５４】
[実施の形態２]
図２１は、本願の実施の形態２によるＣＭＯＳイメージセンサ３のドライバＤＲ１の要部を示す回路図であって、図１５と対比される図である。図２１において、シングルエンドドライバ７１は、厚膜ＰチャネルＭＯＳトランジスタＰ１１および厚膜ＮチャネルＭＯＳトランジスタＱ１１を含む。シングルエンドドライバ７１は、トランジスタＰ１１，Ｑ１１を含むのでＣＭＯＳドライバとも呼ばれ、ＣＭＯＳインターフェース規格のシングルエンド信号を出力する。トランジスタＰ１１のソースは電源電圧ＶＤＤ（１．８Ｖ）のラインに接続され、そのゲートは内部データ信号φ１ｎを受け、そのドレインは出力端子ＴＯ１に接続される。トランジスタＱ１１のドレインは出力端子ＴＯ１に接続され、そのゲートは内部データ信号φ１ｐを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）のラインに接続される。
【０１５５】
パラレル伝送モード時において、内部データ信号φ１ｎ，φ１ｐがともに「Ｈ」レベルにされると、トランジスタＰ１１がオフするとともにトランジスタＱ１１がオンし、出力端子ＴＯ１は「Ｌ」レベル（０Ｖ）にされる。内部データ信号φ１ｎ，φ１ｐがともに「Ｌ」レベルにされると、トランジスタＰ１１がオンするとともにトランジスタＱ１１がオフし、出力端子ＴＯ１は「Ｈ」レベル（１．８Ｖ）にされる。
【０１５６】
シリアル伝送モード時では、内部データ信号φ１ｎ，φ１ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、トランジスタＰ１１，Ｑ１１がともにオフしてシングルエンドドライバ７１の出力ノード（トランジスタＰ１１，Ｑ１１のドレイン）はハイインピーダンス状態にされる。
【０１５７】
シングルエンドドライバ７２は、厚膜ＰチャネルＭＯＳトランジスタＰ１２および厚膜ＮチャネルＭＯＳトランジスタＱ１２を含む。トランジスタＰ１２のソースは電源電圧ＶＤＤ（１．８Ｖ）のラインに接続され、そのゲートは内部データ信号φ２ｎを受け、そのドレインは出力端子ＴＯ２に接続される。トランジスタＱ１２のドレインは出力端子ＴＯ２に接続され、そのゲートは内部データ信号φ２ｐを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）のラインに接続される。
【０１５８】
パラレル伝送モード時において、内部データ信号φ２ｎ，φ２ｐがともに「Ｈ」レベルにされると、トランジスタＰ１２がオフするとともにトランジスタＱ１２がオンし、出力端子ＴＯ２は「Ｌ」レベル（０Ｖ）にされる。内部データ信号φ２ｎ，φ２ｐがともに「Ｌ」レベルにされると、トランジスタＰ１２がオンするとともにトランジスタＱ１２がオフし、出力端子ＴＯ２は「Ｈ」レベル（１．８Ｖ）にされる。
【０１５９】
シリアル伝送モード時では、内部データ信号φ２ｎ，φ２ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、トランジスタＰ１２，Ｑ１２がともにオフしてシングルエンドドライバ７２の出力ノード（トランジスタＰ１２，Ｑ１２のドレイン）はハイインピーダンス状態にされる。
【０１６０】
なお、パラレル伝送モードにおいてシングルエンドドライバ７１と７２は、それぞれ独立に動作する。また、図２１では、シングルエンドドライバ７１，７２の各々において最終出力段のインバータのみが記載されている。
【０１６１】
差動ドライバ７３は、定電流源１２０〜１２２、薄膜ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、厚膜ＰチャネルＭＯＳトランジスタＰ５、厚膜ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４，Ｑ８、薄膜ＮチャネルＭＯＳトランジスタＱ５〜Ｑ７、および抵抗素子１２３，１２４を含む。トランジスタＰ１〜Ｐ４は、実施の形態１で説明した通りである。差動ドライバ７３は、ＳｕｂＬＶＤＳドライバとも呼ばれ、ＳｕｂＬＶＤＳ規格の差動信号を出力する。
【０１６２】
定電流源１２０およびトランジスタＱ２，Ｑ５は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。定電流源１２１およびトランジスタＰ１，Ｐ３，Ｑ３，Ｑ６は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。定電流源１２２およびトランジスタＰ２，Ｐ４，Ｑ４，Ｑ７は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。
【０１６３】
定電流源１２０〜１２２は、出力電流生成部８５を構成する。定電流源１２０〜１２２は、たとえば、複数の厚膜ＰチャネルＭＯＳトランジスタを用いたカレントミラー回路で構成される。この場合、パラレル伝送モード時に厚膜ＰチャネルＭＯＳトランジスタのゲートを電源電圧ＶＤＤに固定することにより、出力電流生成部８５を非活性化させて定電流の出力を停止させることができる。シリアル伝送モード時は、定電流源１２１，１２２の出力電流が差動ドライバ７３の出力電流となる。
【０１６４】
トランジスタＰ５はスイッチＳ１を構成する。トランジスタＰ５のソースおよびドレインはそれぞれトランジスタＰ１，Ｐ２のソースに接続され、そのゲートは信号ＯＥｂを受ける。トランジスタＱ１はスイッチＳ２を構成する。トランジスタＱ１のドレインおよびソースはそれぞれトランジスタＰ３，Ｐ４のドレインに接続され、そのゲートは信号ＯＥｃを受ける。
【０１６５】
パラレル伝送モード時において少なくとも状態Ｂ，Ｃでは信号ＯＥｂ，ＯＥｃはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、トランジスタＰ５，Ｑ１はともにオフされる。これにより、出力端子ＴＯ１，ＴＯ２の一方の出力端子から差動ドライバ７３を介して他方の出力端子に貫通電流が流れるのを防止することができる。
【０１６６】
シリアル伝送モードでは、信号ＯＥｂ，ＯＥｃはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、トランジスタＰ５，Ｑ１はともにオンする。これにより、トランジスタＰ１，Ｐ２のソースが同電位に維持されるとともに、トランジスタＰ３，Ｐ４のドレインが同電位に維持される。
【０１６７】
トランジスタＱ２〜Ｑ８および抵抗素子１２３，１２４は、出力コモン電圧制御部８６を構成する。トランジスタＱ２〜Ｑ４のゲートは、ともにトランジスタＱ２のドレインに接続される。トランジスタＱ５のゲートは、参照電圧ＶＲを受ける。トランジスタＱ３，Ｑ４のソースは、互いに接続されている。抵抗素子１２３，１２４は、出力端子ＴＯ１，ＴＯ２間に直列接続されている。ノードＮ１２３は、トランジスタＱ６，Ｑ７のゲートに接続される。トランジスタＱ８は、ノードＮ１２３と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号ＯＥｅを受ける。
【０１６８】
パラレル伝送モード時は、トランジスタＱ２〜Ｑ４のゲートが接地電圧ＶＳＳにされてトランジスタＱ２〜Ｑ４がオフされる。また、信号ＯＥｅは「Ｈ」レベルにされてトランジスタＱ８がオンし、ノードＮ１２３は接地電圧ＶＳＳ（０Ｖ）に固定される。これにより、トランジスタＱ６，Ｑ７のゲート電圧が０Ｖに固定され、トランジスタＱ６，Ｑ７のゲートに耐圧を超える電圧が印加されることが防止される。出力端子ＴＯ１，ＴＯ２から接地電圧ＶＳＳのラインに大きな電流が漏れることを防止するため、抵抗素子１２３，１２４として高い抵抗値を有する素子が使用される。
【０１６９】
シリアル伝送モード時は、信号ＯＥｅは「Ｌ」レベルにされてトランジスタＱ８がオフされ、抵抗素子１２３，１２４間のノードＮ１２３には出力端子ＴＯ１，ＴＯ２の中間電圧（出力コモン電圧）が現れる。トランジスタＱ３〜Ｑ７は、出力コモン電圧をトランジスタＱ５のゲートに印加された参照電圧ＶＲに保持するコモンモードフィードバック回路を構成している。トランジスタＱ２〜Ｑ４を飽和領域で動作させるとともに、トランジスタＱ５〜Ｑ７を線形領域で動作させる。なお、トランジスタＱ６，Ｑ７のドレインを接続せずに分離してもよい。
【０１７０】
バックゲート制御部８７は、演算増幅器１２５および抵抗素子１２６，１２７を含む。演算増幅器１２５の非反転入力端子（＋端子）は参照電圧ＶＲ２を受け、その出力端子はトランジスタＰ１〜Ｐ４のバックゲートに接続される。抵抗素子１２６，１２７は、演算増幅器１２５の出力端子と接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子１２６，１２７の間のノードは演算増幅器１２５の反転入力端子（−端子）に接続される。演算増幅器１２５は、信号ＯＥａによって制御される。
【０１７１】
パラレル伝送モード時は、信号ＯＥａが「Ｌ」レベルにされ、演算増幅器１２５は電源電圧ＶＤＤ（１．８Ｖ）を出力する。これにより、トランジスタＰ１〜Ｐ４のバックゲートは１．８Ｖに固定され、トランジスタＰ１〜Ｐ４の寄生トランジスタ１１１〜１１４がオフ状態に固定される。
【０１７２】
シリアル伝送モード時は、出力信号ＯＥａが「Ｈ」レベルにされ、演算増幅器１２５は、ノードＮ１２６の電圧が参照電圧ＶＲ２に一致するように出力電流を制御する。これにより、トランジスタＰ１〜Ｐ４のバックゲートは１．０Ｖに固定され、トランジスタＰ１〜Ｐ４の寄生トランジスタ１１１〜１１４がオフ状態に固定される。また、トランジスタＰ１〜Ｐ４の経年破壊が防止され、差動ドライバ７３の動作速度が高速化される。
【０１７３】
なお、レジスタなどを用いた外部制御により、抵抗素子１２６，１２７の各々の抵抗値を変化可能な構成にしてもよい。
【０１７４】
次に、シリアル伝送モード時における差動ドライバ７３の動作についてより詳細に説明する。シリアル伝送モード時において、トランジスタＰ１，Ｐ４がオンするとともにトランジスタＰ２，Ｐ３がオフすると、出力端子ＴＯ２から図１２の終端抵抗素子７６を介して出力端子ＴＯ１に電流が流れる。逆に、トランジスタＰ２，Ｐ３がオンするとともにトランジスタＰ１，Ｐ４がオフすると、出力端子ＴＯ１から図１２の終端抵抗素子７６を介して出力端子ＴＯ２に電流が流れる。この電流の向きが出力データ信号の論理となるので、差動ドライバ７３はノードＮ１，Ｎ２に与えられた電圧を電流に変換する回路とも言える。差動ドライバ７３は、出力信号の振幅および出力コモン電圧を安定させる必要があるので、アナログ的な回路要素を多く含む。
【０１７５】
ここでは、説明を簡略化するため、定電流源１２０〜１２２の各々の出力電流を１ｍＡとし、参照電圧ＶＲを０．９Ｖとし、図１２の終端抵抗素子７６の抵抗値を１００Ωとする。また、トランジスタＱ２〜Ｑ４は同じサイズであり、トランジスタＱ５〜Ｑ７は同じサイズであるものとする。この条件では、差動ドライバ７３の出力信号の振幅は２００ｍＶとなり、出力コモン電圧は０．９Ｖとなる。
【０１７６】
すなわち、シリアル伝送モードでは、トランジスタＰ５，Ｑ１がオン状態に固定される。このため、トランジスタＰ１，Ｐ４がオンし、トランジスタＰ２，Ｐ３がオフしたとき、定電流源１２１，１２２の出力電流の和である２ｍＡの電流は、出力端子ＴＯ２から終端抵抗素子７６を介して出力端子ＴＯ１に至る経路で流れる。逆に、トランジスタＰ２，Ｐ３がオンし、トランジスタＰ１，Ｐ４がオフしたとき、定電流源１２１，１２２の出力電流の和である２ｍＡの電流は、出力端子ＴＯ１から終端抵抗素子７６を介して出力端子ＴＯ２に至る経路で流れる。この電流の向きが差動ドライバ７３の出力データ信号の論理となる。出力電流が２ｍＡで終端抵抗素子７６の抵抗値が１００Ωであることから、出力端子ＴＯ１，ＴＯ２間の電圧、すなわち信号振幅は２００ｍＶとなる。
【０１７７】
また、出力コモン電圧は抵抗素子１２３，１２４によって分圧されてトランジスタＱ６，Ｑ７のゲートに与えられる。出力コモン電圧が大きくなると、トランジスタＱ３，Ｑ４に流れる電流が増加し、出力端子ＴＯ１，ＴＯ２の電圧が低下し、出力コモン電圧が低下する。逆に、出力コモン電圧が小さくなると、トランジスタＱ３，Ｑ４に流れる電流が減少し、出力端子ＴＯ１，ＴＯ２の電圧が上昇し、出力コモン電圧が上昇する。したがって、このループは負帰還と言える。
【０１７８】
定電流源１２０の出力電流は１ｍＡであるので、トランジスタＱ２，Ｑ５には１ｍＡの電流が流れる。定電流源１２１，１２２の出力電流の和が２ｍＡであり、トランジスタＱ３，Ｑ４のサイズは同じであり、トランジスタＱ６，Ｑ７のサイズは同じであるので、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ７の各々にも１ｍＡの電流が流れる。
【０１７９】
トランジスタＱ２〜Ｑ４のゲートが共通接続され、トランジスタＱ２〜Ｑ４に同じ値の電流が流れるので、トランジスタＱ２〜Ｑ４のソースは同電位となる。トランジスタＱ２〜Ｑ４のソースはトランジスタＱ５〜Ｑ７のドレインであり、トランジスタＱ５〜Ｑ７に同じ値の電流が流れる。トランジスタＱ５〜Ｑ７のソースはともに接地電圧ＶＳＳのラインに接続されているので、トランジスタＱ５〜Ｑ７のゲートが同電位でなければ、この出力コモン電圧制御部８６は安定状態にはならない。したがって、出力コモン電圧はトランジスタＱ５のゲートと同電位ＶＲで安定し、０．９Ｖとなる。
【０１８０】
以上より、差動ドライバ７３の出力信号の振幅は２００ｍＶとなり、出力コモン電圧は０．９Ｖとなる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【０１８１】
なお、本実施の形態２では、定電流源１２０〜１２２の出力電流は等しいとしたが、これに限るものではなく、たとえば、定電流源１２０の出力電流を定電流源１２１の出力電流の半分にしてもよい。ただし、この場合は、トランジスタＱ２のサイズをトランジスタＱ３，Ｑ４の各々のサイズの半分とし、トランジスタＱ５のサイズをトランジスタＱ６，Ｑ７の各々のサイズの半分とする必要がある。
【０１８２】
図２２は、実施の形態２の変更例となるドライバＤＲ１の要部を示す回路図であって、図２１と対比される図である。図２２を参照して、このドライバＤＲ１が図２１のドライバＤＲ１と異なる点は、差動ドライバ７３が差動ドライバ１３０で置換されている点である。差動ドライバ１３０は、差動ドライバ７３の定電流源１２０およびトランジスタＱ２，Ｑ５〜Ｑ７を演算増幅器１３１で置換したものである。
【０１８３】
トランジスタＱ３，Ｑ４のソースは、接地電圧ＶＳＳのラインに直接接続される。演算増幅器１３１の非反転入力端子（＋端子）は参照電圧ＶＲを受け、その反転入力端子（−端子）はノードＮ１２３に接続され、その出力端子はトランジスタＱ３，Ｑ４のゲートに接続される。演算増幅器１３１は、信号ＯＥａによって制御される。
【０１８４】
パラレル伝送モード時は、信号ＯＥａが「Ｌ」レベルにされ、演算増幅器１３１は接地電圧ＶＳＳ（０Ｖ）を出力する。これにより、トランジスタＱ３，Ｑ４がオフ状態に固定される。
【０１８５】
シリアル伝送モード時は、出力信号ＯＥａが「Ｈ」レベルにされ、演算増幅器１３１は、ノードＮ１２３の電圧が参照電圧ＶＲに一致するようにトランジスタＱ３，Ｑ４のゲート電圧を制御する。これにより、出力コモン電圧は参照電圧ＶＲに固定される。この変更例でも、実施の形態２と同じ効果が得られる。
【０１８６】
図２３は、実施の形態２の他の変更例となるドライバＤＲ１の要部を示す回路図であって、図２１と対比される図である。図２３を参照して、このドライバＤＲ１が図２１のドライバＤＲ１と異なる点は、差動ドライバ７３が差動ドライバ１３５で置換されている点である。差動ドライバ１３５は、差動ドライバ７３に薄膜ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４を追加したものである。
【０１８７】
抵抗素子１２３およびトランジスタＰ１３は、出力端子ＴＯ１とノードＮ１２３の間に直列接続される。抵抗素子１２４およびトランジスタＰ１４は、出力端子ＴＯ２とノードＮ１２３の間に直列接続される。トランジスタＰ１３，Ｐ１４のゲートは信号ＯＥｄを受け、それらのバックゲートはバックゲート制御部８７の出力電圧ＶＢＧを受ける。
【０１８８】
パラレル伝送モード時は、信号ＯＥｄが「Ｈ」レベル（１．５Ｖ）にされ、トランジスタＰ１３，Ｐ１４がオフされる。これにより、パラレル伝送モード時に抵抗素子１２３，１２４に流れる電流が低減化される。
【０１８９】
シリアル伝送モード時は、出力信号ＯＥｄが「Ｌ」レベル（０Ｖ）にされ、トランジスタＰ１３，Ｐ１４がオンし、ノードＮ１２３の電圧が参照電圧ＶＲにされる。この変更例でも、実施の形態２と同じ効果が得られる他、消費電流を低減化することができる。
【０１９０】
図２４は、実施の形態２のさらに他の変更例となるドライバＤＲ１の要部を示す回路図であって、図２１と対比される図である。図２４を参照して、このドライバＤＲ１が図２１のドライバＤＲ１と異なる点は、差動ドライバ７３が差動ドライバ１４０で置換されている点である。差動ドライバ１４０は、差動ドライバ７３の抵抗素子１２３，１２４およびトランジスタＱ８を除去し、薄膜ＮチャネルＭＯＳトランジスタＱ５〜Ｑ７をそれぞれ厚膜ＮチャネルＭＯＳトランジスタＱ５Ａ〜Ｑ７Ａで置換したものである。トランジスタＱ６Ａ，Ｑ７Ａのゲートは、それぞれ出力端子ＴＯ２，ＴＯ１に接続される。
【０１９１】
パラレル伝送モード時は、定電流源１２０〜１２２が非活性化され、トランジスタＱ２〜Ｑ４がオフされ、差動ドライバ１４０が非活性化される。
【０１９２】
シリアル伝送モード時は、定電流源１２０〜１２２が活性化され、トランジスタＱ２〜Ｑ４がオンされ、差動ドライバ１４０が活性化される。トランジスタＱ６Ａ，Ｑ７Ａのゲート電圧の平均、すなわち出力コモン電圧が参照電圧ＶＲになるように負帰還動作が行われる。
【０１９３】
すなわち、出力コモン電圧が大きくなると、トランジスタＱ６Ａ，Ｑ７Ａ，Ｑ３，Ｑ４に流れる電流が増加し、出力端子ＴＯ１，ＴＯ２の電圧が低下し、出力コモン電圧が低下する。逆に、出力コモン電圧が小さくなると、トランジスタＱ６Ａ，Ｑ７Ａ，Ｑ３，Ｑ４に流れる電流が減少し、出力端子ＴＯ１，ＴＯ２の電圧が上昇し、出力コモン電圧が上昇する。したがって、このループは負帰還と言える。
【０１９４】
この変更例では、実施の形態２と同じ効果が得られる他、出力端子ＴＯ１，ＴＯ２から抵抗素子１２３，１２４を介して流出する電流を削減することができる。
【０１９５】
図２５は、実施の形態２のさらに他の変更例となるドライバＤＲ１の要部を示す回路図であって、図２１と対比される図である。図２５を参照して、このドライバＤＲ１が図２１のドライバＤＲ１と異なる点は、差動ドライバ７３が差動ドライバ１４５で置換されている点である。差動ドライバ１４５は、差動ドライバ７３の厚膜ＰチャネルＭＯＳトランジスタＰ５を厚膜ＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２で置換し、厚膜ＮチャネルＭＯＳトランジスタＱ１を厚膜ＰチャネルＭＯＳトランジスタＰ２３，Ｐ２４で置換し、バックゲート制御部８７除去し、厚膜ＰチャネルＭＯＳトランジスタＰ２５を追加したものである。
【０１９６】
トランジスタＰ２１，Ｐ２２のソースはそれぞれ定電流原１２１，１２２の出力ノードに接続され、それらのゲートはともに信号ＯＥｂを受け、それらのドレインはそれぞれトランジスタＰ１，Ｐ２のソースに接続される。トランジスタＰ２１，Ｐ２２のソースは、ともにトランジスタＰ１〜Ｐ４のバックゲートに接続される。
【０１９７】
トランジスタＰ２３，Ｐ２４のソースはそれぞれトランジスタＰ３，Ｐ４のドレインに接続され、それらのゲートはともに信号ＯＥｆを受け、それらのドレインはそれぞれトランジスタＱ３，Ｑ４のドレインに接続される。トランジスタＰ２３，Ｐ２４のドレインは互いに接続される。
【０１９８】
トランジスタＰ２５のソースは電源電圧ＶＤＤのラインに接続され、そのゲートは信号ＯＥｅを受け、そのドレインはトランジスタＰ１〜Ｐ４のバックゲートに接続される。
【０１９９】
パラレル伝送モード時は、定電流源１２０〜１２２が非活性化され、トランジスタＱ２〜Ｑ４がオフされ、差動ドライバ１４５が非活性化される。シングエルエンド伝送モード時において少なくとも状態Ｂ，Ｃでは信号ＯＥｂ，ＯＥｆはともに「Ｈ」レベルにされ、トランジスタＰ２１〜Ｐ２４はともにオフされる。これにより、出力端子ＴＯ１，ＴＯ２の一方の出力端子から差動ドライバ７３を介して他方の出力端子に貫通電流が流れるのを防止することができる。また、信号ＯＥｅが「Ｌ」レベルにされてトランジスタＰ２５がオンし、トランジスタＰ１〜Ｐ４のバックゲートに１．８Ｖが印加される。
【０２００】
シリアル伝送モード時は、定電流源１２０〜１２２が活性化され、トランジスタＱ２〜Ｑ４がオンされ、差動ドライバ１４５が活性化される。信号ＯＥｂ，ＯＥｆはともに「Ｌ」レベルにされ、トランジスタＰ２１〜Ｐ２４はともにオンされる。トランジスタＰ２１，Ｐ２２のソースに発生する自己バイアス電圧がトランジスタＰ１〜Ｐ４のバックゲートに印加される。
【０２０１】
他の構成および動作は、実施の形態２と同じであるので、その説明は繰り返さない。この変更例では、実施の形態２と同じ効果が得られる他、演算増幅器１２５を削除したので、回路面積を小さくすることができる。ただし、トランジスタＰ１〜Ｐ４のバックゲート電圧を自由に調整することができないので、バックバイアス効果によって差動ドライバ１４５の動作速度を速めることはできない。
【０２０２】
なお、トランジスタＰ２３，Ｐ２４を図２２のトランジスタＱ１と置換してもよい。
[実施の形態３]
図２６は、本願の実施の形態３によるＣＭＯＳイメージセンサの要部を示す回路ブロック図である。図２６において、このＣＭＯＳイメージセンサは、ＡＤ変換部１５０、データバスＢ１〜Ｂ５、コアロジック１５３、ドライバＤＲ１〜ＤＲ６、および出力端子ＴＯ１〜ＴＯ１２を含む。このＣＭＯＳイメージセンサの全体構成は実施の形態１のＣＭＯＳイメージセンサ３と同様である。図１で示した光電変換部４の図示は省略されている。コアロジック１５３は直流電源電圧（１．５Ｖ）および接地電圧（０Ｖ）によって駆動され、ドライバＤＲ１〜ＤＲ６は直流電源電圧（１．８Ｖ）および接地電圧（０Ｖ）によって駆動される。
【０２０３】
光電変換部４(図示せず)は、実施の形態１で示した通り、画素アレイ１１を備え、画素アレイ１１は複数行複数列に配列された複数の画素ＰＸを含む。各画素ＰＸは、入射光をアナログ信号に変換する。アナログ信号は、入射光強度に応じたレベルの電圧を有する。
【０２０４】
ＡＤ変換部１５０は、複数組のコラムＡＤＣ１２およびデータラッチ１５１と、レジスタ１５２とを含む。複数のコラムＡＤＣ１２は、実施の形態１で示した通り、それぞれ画素アレイ１１の複数列に対応して設けられている。各コラムＡＤＣ１２は、対応する列の選択された行の画素ＰＸから読み出されたアナログ信号を複数のデータ信号に変換する。データラッチ１５１は、対応のコラムＡＤＣ１２の出力データを保持および出力する第１のモードと、出力ノードをハイインピーダンス状態にする第２のモードとを有し、第１および第２のモードは切り替え可能になっている。
【０２０５】
複数組のコラムＡＤＣ１２およびデータラッチ１５１は、４つのＡＤＣグループＧ１〜Ｇ４に等分割されている。ＡＤＣグループＧ１に属する複数のデータラッチ１５１は、データバスＢ１の一方端に１２ビットのデータ信号Ｄ１〜Ｄ１２を出力する。ＡＤＣグループＧ２に属する複数のデータラッチ１５１は、データバスＢ２の一方端に１２ビットのデータ信号Ｄ１〜Ｄ１２を出力する。ＡＤＣグループＧ３に属する複数のデータラッチ１５１は、データバスＢ４の一方端に１２ビットのデータ信号Ｄ１〜Ｄ１２を出力する。ＡＤＣグループＧ４に属する複数のデータラッチ１５１は、データバスＢ５の一方端に１２ビットのデータ信号Ｄ１〜Ｄ１２を出力する。
【０２０６】
レジスタ１５２には、予め定められた１２ビットのデータ信号Ｄ１〜Ｄ１２が格納されている。レジスタ１５２は、それらのデータ信号Ｄ１〜Ｄ１２をデータバスＢ３の一方端に出力する。
【０２０７】
コアロジック部１５３は、１２個のセレクタＳＥ１〜ＳＥ１２と、５個のシリアライザＳＲ１〜ＳＲ５とを含む。セレクタＳＥ１は、データバスＢ１，Ｂ２，Ｂ４，Ｂ５に接続され、パラレル伝送モード時にＡＤＣグループＧ１〜Ｇ４の各々から並列に出力されるデータ信号Ｄ１〜Ｄ１２のうちの下位１ビット目（最下位ビット）のデータ信号Ｄ１を受ける。セレクタＳＥ１は、クロック信号ＣＬＫ１，ＣＬＫ２に同期して動作し、ＡＤＣグループＧ１〜Ｇ４から受けた４つのデータ信号Ｄ１を一定時間ずつ順次出力する。
【０２０８】
すなわち、クロック信号ＣＬＫ１，ＣＬＫ２の各々は、「Ｌ」レベル（０）と「Ｈ」レベル（１）を交互に繰り返す信号である。クロック信号ＣＬＫ２の周期はクロック信号ＣＬＫ１の周期の２倍である。クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルは、００，１０，０１，１１と一定周期（クロック信号ＣＬＫ２の周期）で変化する。セレクタＳＥ１は、クロック信号ＣＬＫ１，ＣＬＫ２に同期して動作し、ＡＤＣグループＧ１〜Ｇ４から受けた４つのデータ信号Ｄ１を一定時間（クロック信号ＣＬＫ１の半周期）ずつ順次出力する。
【０２０９】
セレクタＳＥ２は、データバスＢ１，Ｂ２，Ｂ４，Ｂ５に接続され、パラレル伝送モード時にＡＤＣグループＧ１〜Ｇ４の各々から並列に出力されるデータ信号Ｄ１〜Ｄ１２のうちの下位２ビット目のデータ信号Ｄ２を受ける。セレクタＳＥ２は、クロック信号ＣＬＫ１，ＣＬＫ２に同期して動作し、ＡＤＣグループＧ１〜Ｇ４から受けた４つのデータ信号Ｄ２を一定時間ずつ順次出力する。
【０２１０】
以下同様であり、セレクタＳＥ１２は、データバスＢ１，Ｂ２，Ｂ４，Ｂ５に接続され、パラレル伝送モード時にＡＤＣグループＧ１〜Ｇ４の各々から並列に出力されるデータ信号Ｄ１〜Ｄ１２のうちの下位１２ビット目（最上位ビット）のデータ信号Ｄ１２を受ける。セレクタＳＥ１２は、クロック信号ＣＬＫ１，ＣＬＫ２に同期して動作し、ＡＤＣグループＧ１〜Ｇ４から受けた４つのデータ信号Ｄ１２を一定時間ずつ順次出力する。セレクタＳＥ１〜ＳＥ１２から出力されるデータ信号をそれぞれＤ１Ａ〜Ｄ１２Ａとする。
【０２１１】
シリアライザＳＲ１は、データバスＢ１の他方端に接続され、シリアル伝送モード時にＡＤＣグループＧ１から並列に出力されるデータ信号Ｄ１〜Ｄ１２を一定時間（クロック信号ＣＬＫ１の半周期）内に直列に出力する。シリアライザＳＲ２は、データバスＢ２の他方端に接続され、シリアル伝送モード時にＡＤＣグループＧ２から並列に出力されるデータ信号Ｄ１〜Ｄ１２を一定時間内に直列に出力する。シリアライザＳＲ３は、データバスＢ３の他方端に接続され、シリアル伝送モード時にレジスタ１５２から並列に出力されるデータ信号Ｄ１〜Ｄ１２を一定時間内に直列に出力する。
【０２１２】
シリアライザＳＲ４は、データバスＢ４の他方端に接続され、シリアル伝送モード時にＡＤＣグループＧ３から並列に出力されるデータ信号Ｄ１〜Ｄ１２を一定時間内に直列に出力する。シリアライザＳＲ５は、データバスＢ５の他方端に接続され、シリアル伝送モード時にＡＤＣグループＧ４から並列に出力されるデータ信号Ｄ１〜Ｄ１２を一定時間内に直列に出力する。なお、シリアライザＳＲ１〜ＳＲ５の各々の出力信号の「Ｈ」レベルは１．５Ｖであり、その「Ｌ」レベルは０Ｖである。
【０２１３】
ドライバＤＲ１〜ＤＲ５の各々は、シングルエンドドライバ７１，７２および差動ドライバ７３を含む。ドライバＤＲ６は、シングルエンドドライバ７１，７２を含む。ドライバＤＲ１〜ＤＲ６のシングルエンドドライバ７１，７２は、パラレル伝送モード時に活性化され、セレクタＳＥ１〜ＳＥ１２から与えられたデータ信号Ｄ１Ａ〜Ｄ１２Ａを１２個のＣＭＯＳインターフェース規格のシングルエンド信号として出力端子ＴＯ１〜ＴＯ１２に並列に出力する。なお、シングルエンド信号の「Ｈ」レベルは１．８Ｖであり、その「Ｌ」レベルは０Ｖである。
【０２１４】
ドライバＤＲ１の差動ドライバ７３は、シリアル伝送モード時に活性化され、対応するシリアライザＳＲ１から与えられたデータ信号Ｄ１〜Ｄ１２を１２個のＳｕｂＬＶＤＳ規格の差動信号として対応の出力端子ＴＯ１，ＴＯ２に直列に出力する。ドライバＤＲ２の差動ドライバ７３は、シリアル伝送モード時に活性化され、対応するシリアライザＳＲ２から与えられたデータ信号Ｄ１〜Ｄ１２を１２個のＳｕｂＬＶＤＳ規格の差動信号として対応の出力端子ＴＯ３，ＴＯ４に直列に出力する。
【０２１５】
以下同様であり、ドライバＤＲ５の差動ドライバ７３は、シリアル伝送モード時に活性化され、対応するシリアライザＳＲ５から与えられたデータ信号Ｄ１〜Ｄ１２を１２個のＳｕｂＬＶＤＳ規格の差動信号として対応の出力端子ＴＯ９，ＴＯ１０に直列に出力する。なお、差動信号は対応の２つの出力端子ＴＯにそれぞれ与えられる２つの信号を含み、データ信号Ｄの論理レベルに応じて、２つの信号のうちの一方の信号は「Ｈ」レベル（１．０Ｖ）にされ、他方の信号は「Ｌ」レベル（０．８Ｖ）にされる。
【０２１６】
図２７は、パラレル伝送モード時におけるＣＭＯＳイメージセンサの動作を示すタイミングチャートである。図２７において、クロック信号ＣＬＫ１は一定周期で交互に「Ｌ」レベル（０）および「Ｈ」レベル（１）になり、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１の２倍の周期で交互に「Ｌ」レベルおよび「Ｈ」レベルになる。クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルは、００，１０，０１，１１と順次変化する。
【０２１７】
図２７では、クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルは、時刻Ｔ１〜Ｔ４でそれぞれ００，１０，０１，１１と変化し、さらに時刻Ｔ５〜Ｔ８でそれぞれ００，１０，０１，１１と変化している。時刻Ｔ１〜Ｔ５の期間では、ＡＤＣグループＧ１〜Ｇ４からデータバスＢ１，Ｂ２，Ｂ３，Ｂ４にそれぞれデータＤ１ａ〜Ｄ４ａが与えられる。データＤ１ａ〜Ｄ４ａの各々は、データ信号Ｄ１〜Ｄ１２を含む。時刻Ｔ５〜Ｔ９の期間では、ＡＤＣグループＧ１〜Ｇ４からデータバスＢ１，Ｂ２，Ｂ３，Ｂ４にそれぞれデータＤ１ｂ〜Ｄ４ｂが与えられる。データＤ１ｂ〜Ｄ４ｂの各々は、データ信号Ｄ１〜Ｄ１２を含む。
【０２１８】
クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルが００となる期間Ｔ１〜Ｔ２では、セレクタＳＥ１〜ＳＥ１２によってデータバスＢ１のデータ信号Ｄ１〜Ｄ１２（データＤ１ａ）が選択され、選択されたデータ信号Ｄ１〜Ｄ１２（データＤ１ａ）がデータ信号Ｄ１Ａ〜Ｄ１２Ａとなる。
【０２１９】
クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルが１０となる期間Ｔ２〜Ｔ３では、セレクタＳＥ１〜ＳＥ１２によってデータバスＢ２のデータ信号Ｄ１〜Ｄ１２（データＤ２ａ）が選択され、選択されたデータ信号Ｄ１〜Ｄ１２（データＤ２ａ）がデータ信号Ｄ１Ａ〜Ｄ１２Ａとなる。
【０２２０】
クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルが０１となる期間Ｔ３〜Ｔ４では、セレクタＳＥ１〜ＳＥ１２によってデータバスＢ４のデータ信号Ｄ１〜Ｄ１２（データＤ３ａ）が選択され、選択されたデータ信号Ｄ１〜Ｄ１２（データＤ３ａ）がデータ信号Ｄ１Ａ〜Ｄ１２Ａとなる。
【０２２１】
クロック信号ＣＬＫ１，ＣＬＫ２の論理レベルが１１となる期間Ｔ４〜Ｔ５では、セレクタＳＥ１〜ＳＥ１２によってデータバスＢ５のデータ信号Ｄ１〜Ｄ１２（データＤ４ａ）が選択され、選択されたデータ信号Ｄ１〜Ｄ１２（データＤ４ａ）がデータ信号Ｄ１Ａ〜Ｄ１２Ａとなる。
【０２２２】
すなわち、ＡＤＣグループＧ１〜Ｇ４からデータバスＢ１，Ｂ２，Ｂ４，Ｂ５にクロック信号ＣＬＫ２の１周期間（時刻Ｔ１〜Ｔ５）だけデータＤ１ａ〜Ｄ４ａが出力され、セレクタＳＥ１〜ＳＥ１２によってクロック信号ＣＬＫ１の半周期ずつデータＤ１ａ〜Ｄ４ａが順次選択される。データＤ１ａ〜Ｄ４ａの各々は、ドライバＤＲ１〜ＤＲ６のシングルエンドドライバ７１，７２によって１２個のシングルエンド信号に変換されて出力端子ＴＯ１〜ＴＯ１２に並列に出力される。
【０２２３】
図２８（ａ）はシリアル伝送モード時におけるＣＭＯＳイメージセンサの動作を示すタイミングチャートであり、図２８（ｂ）はパラレル伝送モード時におけるＣＭＯＳイメージセンサの動作を示すタイミングチャートである。パラレル伝送モードについては図２７で説明したが、シリアル伝送モードと比較するために図２８（ｂ）を示している。
【０２２４】
図２８（ａ）において、シリアル伝送モードでは、ＡＤＣグループＧ１からデータバスＢ１にデータＤ１ａ，Ｄ１ｂ，Ｄ１ｃ，…が一定時間（クロック信号ＣＬＫ１の半周期）ずつ順次出力され、ＡＤＣグループＧ２からデータバスＢ２にデータＤ２ａ，Ｄ２ｂ，Ｄ２ｃ，…が一定時間ずつ順次出力される。また、ＡＤＣグループＧ３からデータバスＢ４にデータＤ３ａ，Ｄ３ｂ，Ｄ３ｃ，…が一定時間ずつ順次出力され、ＡＤＣグループＧ４からデータバスＢ５にデータＤ４ａ，Ｄ４ｂ，Ｄ４ｃ，…が一定時間ずつ順次出力される。
【０２２５】
すなわち、時刻Ｔ１〜Ｔ２の期間ではデータバスＢ１，Ｂ２，Ｂ４，Ｂ５にデータＤ１ａ〜Ｄ４ａが与えられる。データＤ１ａ〜Ｄ４ａの各々は、並列のデータ信号Ｄ１〜Ｄ１２を含む。データバスＢ１の並列のデータ信号Ｄ１〜Ｄ１２は、時刻Ｔ１〜Ｔ２の期間内にシリアライザＳＲ１によって直列のデータ信号Ｄ１〜Ｄ１２に変換され、各データ信号ＤはドライバＤＲ１の差動ドライバ７３によって差動信号に変換されて出力端子ＴＯ１，ＴＯ２に与えられる。
【０２２６】
データバスＢ２の並列のデータ信号Ｄ１〜Ｄ１２は、時刻Ｔ１〜Ｔ２の期間内にシリアライザＳＲ２によって直列のデータ信号Ｄ１〜Ｄ１２に変換され、各データ信号ＤはドライバＤＲ２の差動ドライバ７３によって差動信号に変換されて出力端子ＴＯ３，ＴＯ４に与えられる。
【０２２７】
データバスＢ４の並列のデータ信号Ｄ１〜Ｄ１２は、時刻Ｔ１〜Ｔ２の期間内にシリアライザＳＲ４によって直列のデータ信号Ｄ１〜Ｄ１２に変換され、各データ信号ＤはドライバＤＲ４の差動ドライバ７３によって差動信号に変換されて出力端子ＴＯ７，ＴＯ８に与えられる。
【０２２８】
データバスＢ５の並列のデータ信号Ｄ１〜Ｄ１２は、時刻Ｔ１〜Ｔ２の期間内にシリアライザＳＲ５によって直列のデータ信号Ｄ１〜Ｄ１２に変換され、各データ信号ＤはドライバＤＲ５の差動ドライバ７３によって差動信号に変換されて出力端子ＴＯ９，ＴＯ１０に与えられる。
【０２２９】
図２８（ａ）（ｂ）を参照して、シリアル伝送モードでは、ＡＤＣグループＧ１〜Ｇ４の出力データＤ１ａ〜Ｄ４ａが時刻Ｔ１〜Ｔ２の期間（クロック信号ＣＬＫ１の半周期）に外部に出力される。これに対してパラレル伝送モードでは、ＡＤＣグループＧ１〜Ｇ４の出力データＤ１ａ〜Ｄ４ａが時刻Ｔ１〜Ｔ５の期間（クロック信号ＣＬＫ１の２周期）に外部に出力される。したがって、シリアル伝送モードのデータ伝送速度は、パラレル伝送モードのデータ伝送速度の４倍になる。
【０２３０】
なお、レジスタ１５２から並列に出力されるデータ信号Ｄ１〜Ｄ１２は、たとえば、０１０１０１０１０１０１に固定されている。シリアライザＳＲ３は、レジスタ１５２の出力データ信号Ｄ１〜Ｄ１２をクロック信号ＣＬＫ１の半周期内に直列に変換する。シリアライザＳＲ３の出力データ信号Ｄ１〜Ｄ１２の各々は、ドライバＤＲ３の差動ドライバ７３によって差動信号に変換されて出力端子ＴＯ５，ＴＯ６に出力される。出力端子ＴＯ５，ＴＯ６に出力される信号は、画像処理エンジン７においてソースシンクロナス用のクロック信号として使用される。
【０２３１】
図２９は、実施の形態３の比較例となるＣＭＯＳイメージセンサの要部を示す回路ブロック図であって、図２６と対比される図である。図２９において、このＣＭＯＳイメージセンサは、光電変換部(図示せず)、ＡＤ変換部１５５、データバスＢ１、コアロジック１６０、ドライバＤＲＡ１〜ＤＲＡ６、および出力端子ＴＯ１〜ＴＯ１２を含む。コアロジック１５５およびドライバＤＲＡ１〜ＤＲＡ６は、ともに直流電源電圧（３．３Ｖ）および接地電圧（０Ｖ）によって駆動される。
【０２３２】
ＡＤ変換部１５５は、複数組のコラムＡＤＣ１２およびデータラッチ１５１を含む。コラムＡＤＣ１２およびデータラッチ１５１の各々は図２６で説明した通りである。ＡＤ変換部１５０では、複数組のコラムＡＤＣ１２およびデータラッチ１５１は複数のＡＤＣグループに分割されていない。ＡＤ変換部１５５は、クロック信号ＣＬＫに同期して動作し、データバスＢ１の一方端に１２ビットのデータ信号Ｄ１〜Ｄ１２を出力する。
【０２３３】
コアロジック部１６０は、１２個のフリップフロップＦ１〜Ｆ１２と、６個のマルチプレクサＭ１〜Ｍ６とを含む。フリップフロップＦ１〜Ｆ１２のデータ入力端子は、データバスＢ１の他方端に接続され、それぞれデータ信号Ｄ１〜Ｄ１２を受ける。フリップフロップＦ１〜Ｆ１２は、クロック信号ＣＬＫの立ち上がりエッジに応答してデータ信号Ｄ１〜Ｄ１２を取り込み、取り込んだデータ信号Ｄ１〜Ｄ１２を保持および出力する。フリップフロップＦ１〜Ｆ１２の出力データ信号Ｄ１〜Ｄ１２は、クロック信号ＣＬＫの１周期毎に変化する。
【０２３４】
マルチプレクサＭ１〜Ｍ６の各々は、第１入力ノード、第２入力ノード、および出力ノードを含む。マルチプレクサＭ１〜Ｍ６の第１入力ノードはそれぞれフリップフロップＦ１，Ｆ３，Ｆ５，Ｆ７，Ｆ９，Ｆ１１の出力データ信号Ｄ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を受ける。マルチプレクサＭ１〜Ｍ６の第２入力ノードはそれぞれフリップフロップＦ２，Ｆ４，Ｆ６，Ｆ８，Ｆ１０，Ｆ１２の出力データ信号Ｄ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２を受ける。
【０２３５】
マルチプレクサＭ１〜Ｍ６の各々は、クロック信号ＣＬＫが「Ｈ」レベルの期間は第１入力ノードおよび出力ノード間を接続し、クロック信号ＣＬＫが「Ｌ」レベルの期間は第１入力ノードおよび出力ノード間を接続する。したがって、マルチプレクサＭ１〜Ｍ６は、クロック信号ＣＬＫが「Ｈ」レベルの期間はデータ信号Ｄ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を出力し、クロック信号ＣＬＫが「Ｌ」レベルの期間はデータ信号Ｄ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２を出力する。マルチプレクサＭ１〜Ｍ６の各々の出力データ信号の「Ｈ」レベルは３．３Ｖであり、その「Ｌ」レベルは０Ｖである。
【０２３６】
ドライバＤＲＡ１〜ＤＲＡ６の各々は、シングルエンドドライバ１６１，１６２と差動ドライバ１６３とを含む。ドライバＤＲＡ〜ＤＲＡ６のシングルエンドドライバ１６１，１６２は、シングルエンド伝送モード時に活性化され、それぞれフリップフロップＦ１〜Ｆ１２の出力データ信号Ｄ１〜Ｄ１２を１２個のシングルエンド信号に変換して出力端子ＴＯ１〜ＴＯ１２に並列に出力する。シングルエンド信号の「Ｈ」レベルは３．３Ｖであり、その「Ｌ」レベルは０Ｖである。
【０２３７】
ドライバＤＲＡ１の差動ドライバ１６３は、差動伝送モード時に活性化され、マルチプレクサＭ１の出力データ信号をＬＶＤＳ規格の差動信号に変換して出力端子ＴＯ１，ＴＯ２に出力する。差動ドライバ１６３は、マルチプレクサＭ１の出力データ信号Ｄ１の論理レベルに応じて、出力端子ＴＯ１，ＴＯ２のいずれか一方の出力端子を「Ｈ」レベル（１．４２５Ｖ）にするとともに、他方の出力端子を「Ｌ」レベル（１．０７５Ｖ）にする。
【０２３８】
ドライバＤＲＡ２の差動ドライバ１６３は、差動伝送モード時に活性化され、マルチプレクサＭ２の出力データ信号をＬＶＤＳ規格の差動信号に変換して出力端子ＴＯ３，ＴＯ４に出力する。以下同様であり、ドライバＤＲＡ６の差動ドライバ１６３は、差動伝送モード時に活性化され、マルチプレクサＭ６の出力データ信号をＬＶＤＳ規格の差動信号に変換して出力端子ＴＯ１１，ＴＯ１２に出力する。
【０２３９】
したがって、このＣＭＯＳイメージセンサでは、シングルエンド伝送モード時は、クロック信号ＣＬＫの１周期間だけ１２個のデータ信号Ｄ１〜Ｄ１２を１２個のシングルエンド信号として出力端子ＴＯ１〜ＴＯ１２に並列に出力する。また、差動伝送モード時は、クロック信号ＣＬＫの前半の半周期間だけ奇数番の６個のデータ信号を６個の差動信号として出力端子ＴＯ１〜ＴＯ１２に並列に出力し、クロック信号ＣＬＫの後半の半周期間だけ偶数番の６個のデータ信号を６個の差動信号として出力端子ＴＯ１〜ＴＯ１２に並列に出力する。したがって、このＣＭＯＳイメージセンサでは、差動伝送モードのデータ伝送速度はシングルエンド伝送モードのデータ伝送速度と同じであり、実施の形態３のシリアル伝送モードのデータ伝送速度よりも遅い。この比較例のＣＭＯＳイメージセンサは、たとえば特許文献１に開示されている。
【０２４０】
ところで、この比較例では、差動ドライバ１６３の入力データ信号の「Ｈ」レベルは３．３Ｖであり、その「Ｌ」レベルは０Ｖである。また、差動ドライバ１６３は、２つの出力ノードにそれぞれ「Ｈ」レベル（１．４２５Ｖ）および「Ｌ」レベル（１．０７５Ｖ）を出力するか、それぞれ「Ｌ」レベル（０Ｖ）と「Ｈ」レベル（１．４２５Ｖ）を出力する。したがって、差動ドライバ１６３の入出力電位差は１．８７５Ｖ／−１．０７５Ｖとなる。１．８７５Ｖ＞｜−１．０７５Ｖ｜であるので、ＰチャネルＭＯＳトランジスタよりもＮチャネルＭＯＳトランジスタの方がオンさせ易く、１．８７５Ｖという電位差は厚膜ＮチャネルＭＯＳトランジスタをオンさせるのに十分な電圧である。
【０２４１】
ここで、比較例のＣＭＯＳイメージセンサと比べて、データ伝送速度が速く、かつ低消費電力のＣＭＯＳイメージセンサを開発することを考える。まず、ＡＤ変換部１５０の複数組のコラムＡＤＣ１２およびデータラッチ１５１を複数のＡＤＣグループＧに分割し、各ＡＤＣグループＧに対応してデータバスＢを設け、マルチプレクサＭを１２：１のシリアライザＳＲに置き換える。
【０２４２】
その結果、シリアライザＳＲの動作周波数が速いので消費電力の増加を招くが、コアロジックの直流電源電圧を３．３Ｖから１．５Ｖに下げ、高速動作向きの薄膜ＭＯＳトランジスタを使用して低消費電力化を図る。また、差動ドライバの消費電力も下げるため、直流電源電圧を３．３Ｖから１．８Ｖに下げ、差動ドライバの出力信号レベルを「Ｈ」レベルが１．０Ｖで「Ｌ」レベルが０．８ＶのＳｕｂＬＶＤＳレベルに変更する。これにより、図２６で示したＣＭＯＳイメージセンサが実現される。
【０２４３】
図２６の差動ドライバ７３の入力データ信号の「Ｈ」レベルは１．５Ｖであり、その「Ｌ」レベルは０Ｖである。また、差動ドライバ７３の２つの出力ノードのうちのいずれか一方の出力ノードは「Ｈ」レベル（１．０Ｖ）にされ、他方の出力ノードは「Ｌ」レベル（０Ｖ）にされる。したがって、差動ドライバ７３の入出力電位差は０．５Ｖ／−０．８Ｖとなる。０．５Ｖ＜｜−０．８Ｖ｜であるので、ＮチャネルＭＯＳトランジスタよりもＰチャネルＭＯＳトランジスタの方がオンさせ易いが、−０．８Ｖという電位差は厚膜ＰチャネルＭＯＳトランジスタをオンさせるには不十分である。そこで、差動ドライバ７３では、図１３で示したように薄膜ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４を使用している。
【０２４４】
なお、比較例では、直流電源電圧が３．３Ｖと高いので、厚膜ＰチャネルＭＯＳトランジスタの代わりにしきい値電圧の低い薄膜ＰチャネルＭＯＳトランジスタを使用することができない。
【０２４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２４６】
１  レンズ、２  アクチュエータ、３  ＣＭＯＳイメージセンサ、４  光電変換部、５，１５０，１５５  ＡＤ変換部、６  コアロジック部、７  画像処理エンジン、８  デジタル信号処理部、９  制御装置、１２  ＡＤＣ、ＤＲ，ＤＲＡ  ドライバ、ＴＯ  出力端子、ＴＩ  入力端子、ＲＶ  レシーバ、ＰＸ  画素、２１  リセットトランジスタ、２２  転送トランジスタ、２３  フォトダイオード、２４  ソースフォロアトランジスタ、２５  行選択トランジスタ、２７  フローティングディフュージョン、２８  垂直読出線、２９  差動増幅器、３０〜３４，５１〜５３，Ｓ  スイッチ、３５，７７  比較器、３６，３７，Ｐ  ＰチャネルＭＯＳトランジスタ、３８，５４〜６２，Ｑ  ＮチャネルＭＯＳトランジスタ、３９，６９  保持回路、６３，６６  ＮＡＮＤ回路、６４，６７  ＦＦ、６５  加算器、６８  グレイ−バイナリ変換器、Ｃ  コンデンサ、７１，７２，１６１，１６２  シングルエンドドライバ、７３，１３０，１３５，１４０，１４５，１６３  差動ドライバ、７４，７５  バッファ、７６  終端抵抗素子、８０  データ分岐部、８１  制御部、ＳＲ  シリアライザ、８２，８３  レベルシフタ、８５  出力電流生成部、８６  出力コモン電圧制御部、８７  バックゲート制御部、９０，１００  シリコン基板、９１  Ｎ型ウェル、９２，１０２  ゲート絶縁膜、９３，１０３  ゲート電極、９４，９５  Ｐ＋型不純物拡散領域、１０１  Ｐ型ウェル、１０４，１０５  Ｎ＋型不純物拡散領域、１１１〜１１４  寄生ダイオード、１２０〜１２２  定電流源、１２３，１２４，１２６，１２７  抵抗素子、１２５，１３１  演算増幅器、１５１  データラッチ、Ｂ  データバス、ＳＥ  セレクタ、Ｆ  フリップフロップ、Ｍ  マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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