(57)【特許請求の範囲】
【請求項１】
直流電源の第１の出力端子にゲート以外の第１の端子が接続される電界効果トランジスタ（ＦＥＴ）と、
前記ＦＥＴのゲート以外の第２の端子に入力端が接続される微分回路と、
前記直流電源の第１の出力端子に入力端が接続される遅延回路と、
前記遅延回路の出力端と前記ＦＥＴのゲートと前記微分回路の出力端に接続され前記微分回路の出力端の電圧に比例した電圧を他の２端子間に出力する電圧源とを備え、
前記直流電源投入後、前記ＦＥＴの第1の端子とゲート間の電位差が前記ＦＥＴのゲート閾値を超えた以降、前記直流電源の電源を切るまで、前記ＦＥＴの第１の端子とゲートの間の電位差が前記ゲート閾値を超える様に設定され、
前記ＦＥＴの前記第２の端子と前記直流電源の第２の出力端子を出力とすることを特徴とする電源回路。
【請求項２】
前記遅延回路は、
前記ＦＥＴの前記第１の端子とゲートの間に並列接続される第１のキャパシタおよび第１の抵抗器と、
前記ＦＥＴのゲートと前記直流電源の第２の出力端子の間に接続される第２の抵抗器とを備えることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記電圧源は、
前記ＦＥＴのゲートに一端が接続される第３の抵抗器と、
コレクタが前記第３の抵抗器の他端と接続され、エミッタが前記直流電源の第２の出力端子に接続され、ベースが前記微分回路の出力端に接続されるバイポーラトランジスタとを備えることを特徴とする請求項１または請求項２に記載の電源回路。
【請求項４】
前記微分回路は、
前記微分回路の入力端に一端が接続される第２のキャパシタと、
前記第２のキャパシタの他端と前記直流電源の第２の出力端子の間に接続される第４の抵抗器とを備え、
前記第２のキャパシタと前記第４の抵抗器の接続点を前記微分回路の出力端とすることを特徴とする請求項１乃至請求項３のいずれかに記載の電源回路。
【請求項５】
前記電圧源は、
前記ＦＥＴのゲートに一端が接続される第３の抵抗器と、
コレクタが前記第３の抵抗器の他端と接続され、エミッタが前記直流電源の第２の出力端子に接続され、ベースが前記微分回路の出力端に接続されるバイポーラトランジスタとを備え、
前記微分回路は、
前記微分回路の入力端に一端が接続される第２のキャパシタと、
前記第２のキャパシタの他端と前記直流電源の第２の出力端子の間に接続される第４の抵抗器と、
前記ＦＥＴの前記第２の端子と前記バイポーラトランジスタのベース間に前記第１のキャパシタと直列に接続される第５の抵抗器とを備え、
前記第２のキャパシタと前記第４の抵抗器の接続点を前記微分回路の出力端とすることを特徴とする請求項２に記載の電源回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載の前記電源回路と前記直流電源とを備えることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路および電源装置に関するものである。
【背景技術】
【０００２】
直流電源が負荷に対して、単純なスイッチで電圧を印加すると、スイッチ投入直後に容量成分などの負荷条件次第では急激な電流が流れ、直流電源が停止したり故障に至る場合がある。そこで、スイッチ投入後に、出力電圧および出力電流が徐々に上昇するソフトスタート回路が用いられている。
【０００３】
非特許文献１では図６に示すように、直流電源の出力と負荷の途中に電界効果トランジスタ（Field effect transistor；以下ＦＥＴ）を配して、スイッチ投入後に出力電圧および出力電流が徐々に上昇するソフトスタート回路が示されている。
【０００４】
図６に示される回路において、スイッチ投入後、ＦＥＴのゲート・ソース間のキャパシタが充電されるにつれ、ゲート・ソース間の電位差が大きくなり、ゲート・ソース間の電位差がゲート閾値電圧に達して、ＦＥＴにドレイン・ソース間に電流が流れ始める。ＦＥＴがゲート閾値電圧を超えてドレイン・ソース間に電流が流れることを、本明細書ではＦＥＴが導通する、と表現する場合がある。
【０００５】
ＦＥＴが導通するとドレインの電圧が上昇する。ＦＥＴのゲート・ドレイン間には構造上、容量成分があるため、ドレイン電圧が上昇するとゲート・ドレイン間の容量に電荷が完全に蓄積されていない間は、ゲート・ドレイン間に電流が流れて、ゲート・ドレイン間の電位差が小さくなる。
【０００６】
そして、ゲート・ドレイン間の電位差が小さくなるため、ゲート電圧が上昇する。そのため、ゲート・ソース間の電位差も小さくなり、その結果ゲート・ソース間の電位差がゲート閾値電圧を下回り、ＦＥＴは非導通となる。
【０００７】
非導通となったＦＥＴは、再びゲート・ソース間の電位差が大きくなり、ゲート・ソース間の電位差がゲート閾値電圧に達して、再度ＦＥＴが導通する。
【０００８】
ＦＥＴのゲート・ドレイン間の容量に電荷が完全に蓄積されるまで、ＦＥＴは上記の様に導通、非導通を繰り返すため、負荷を装荷した出力電圧は、オン、オフを繰り返してしまう。この様子を示したグラフが図７である。
【０００９】
図７で横軸は時間、縦軸は電圧を示し、Vsg1はＦＥＴのゲート・ソース間電位差、Voutは出力電圧（＝負荷の入力電圧）を示している。また、t0はスイッチ投入時刻、t1はVsg1が最初にゲート閾値電圧Vgtに達して導通する時刻、t2はＦＥＴのゲート・ドレイン間の容量に一定量の電荷が蓄積されて、Vsg1がVgt以下に下がらなくなった時刻を示す。
【００１０】
時刻t1から時刻t2の間、負荷に対する出力電圧が図のようにオン、オフを繰り返すと、負荷側に接続される装置（ＣＰＵやメモリ等の装置）の動作閾値によっては、装置が非常に短時間にオン、オフを繰り返して誤動作する場合がある。
【００１１】
そこで、通常はＦＥＴのゲート・ソース間のキャパシタを大容量のものとすることで、図８に示す様にゲート・ソース間の電位差の変化を緩やかにして、ＦＥＴのドレインの電圧上昇を緩やかに行う。（図８に示す、t1およびt2は図７のt1およびt2の時刻に対応する。）すると、ＦＥＴのゲート・ドレイン間の容量は、ほぼ満充電の状態を維持しつつドレインの電圧が上昇するので、ゲート・ドレイン間の容量に電流が流れず、ゲート・ドレイン間の電位差は小さくならない。
【００１２】
その結果、図８の時刻t0にスイッチが投入されてから、Vsg1がゲート閾値電圧Vgtとなる時刻t1'の間、Vsg1は滑らかに上昇して出力電圧Voutはオン・オフを繰り返さずに滑らかに増加する。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】D.Mattingly, "Increasing Reliability of SMD Tantalum Capacitors in Low Impedance Capacitors" Figure 14, AVX technical information, www.avxcorp.com (http://www.avx.com/docs/techinfo/rel_ti.pdf)
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、関連技術である図６に示す回路において、ＦＥＴのゲート・ソース間のキャパシタを大容量にすることで、ゲート・ソース間の電位差の変動を抑える方法では、キャパシタを一定の容量以下にすることが出来ない。そのため、ソフトスタートは一定時間以下に短くすることが出来なかった。そこで、関連技術の様なゲート・ソース間のキャパシタの容量に大きく依存する方法とは異なる方法によって、ソフトスタートの短時間化を実現することが望ましい。
【００１５】
本発明の電源回路は、図６に示される回路においてＦＥＴのゲート・ソース間のキャパシタを大容量とする場合と比べて、短時間にソフトスタートを実現することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明の電源回路は、直流電源の正極にソースが接続される電界効果トランジスタ（ＦＥＴ）と、前記ＦＥＴのドレインに入力端が接続される微分回路と、前記直流電源の正極に入力端が接続される遅延回路と、前記遅延回路の出力端と前記ＦＥＴのゲートと前記微分回路の出力端に接続され前記微分回路の出力端の電圧に比例した電圧を他の２端子間に出力する電圧源とを備え、前記直流電源投入後、前記ＦＥＴのソースとゲート間の電位差が前記ＦＥＴのゲート閾値を超えた以降、前記直流電源の電源を切るまで、前記ＦＥＴのソースとゲートの間の電位差が前記ゲート閾値を超える様に設定され、前記ＦＥＴの前記ドレインと前記直流電源の負極を出力とする。
【発明の効果】
【００１７】
本発明によれば、電源回路は、ＦＥＴのゲート・ソース間のキャパシタを大容量とする場合と比べて、短時間にソフトスタートを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】第1の実施形態の構成例を示す図である。
【図２】第１の実施形態の動作を説明する図である。
【図３】第１の実施形態の動作を説明する図である。
【図４】第２の実施形態の構成例を示す図である。
【図５】第２の実施形態の動作を説明する図である。
【図６】関連技術の構成例を示す図である。
【図７】関連技術の動作を説明する図である。
【図８】関連技術の動作を説明する図である。
【図９】第３の実施形態の構成例を示す図である。
【発明を実施するための形態】
【００１９】
［第１の実施形態］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
［構成の説明］
図１に第１の実施形態の構成を示す。
【００２０】
図１において直流電源である電源１１の正極１２と電界効果トランジスタ（ＦＥＴ）１６のソースとが接続され、ＦＥＴ１６のソースとゲートとの間にキャパシタ１４と抵抗１５が並列接続される。そして、ＦＥＴ１６のゲートと電源１１の負極１３との間に、抵抗１７とスイッチ１８が直列接続される。
【００２１】
また、ＦＥＴ１６のゲートとバイポーラトランジスタ（以下、トランジスタ）２０のコレクタとの間に抵抗１９が接続され、更にトランジスタ２０のエミッタは電源１１の負極１３と接続される。更に、ＦＥＴ１６のドレインは負荷２３の正極２４とキャパシタ２１の一端に接続され、キャパシタ２１の他端はトランジスタ２０のベースと抵抗２２の一端と接続されて、抵抗２２の他端は電源１３の負極２５に接続される。
【００２２】
そして、電源１１の負極１３、負荷２３の負極２５は互いに接続され、アース電位となる。
【００２３】
尚、負荷２３には内部抵抗２７および内部容量２８が存在する。
【００２４】
また、スイッチ１８は、外部の起動制御信号を受けて動作するように、ダイオードやトランジスタでスイッチを実現しても良い。
［動作の説明］
次に、本実施形態の動作について、図２および図３を参照して詳細に説明する。
【００２５】
まず、電源１１の出力電圧Vinは定電圧であるとする。
【００２６】
時刻T0でスイッチ１８が導通すると、キャパシタ１４の容量と、抵抗１５および抵抗１７の抵抗値で決まる充電時定数に従って、図２に示す電流Ir1r2が流れてキャパシタ１４が充電される。キャパシタ１４の充電電圧は、ＦＥＴ１６のゲート−ソース間電位差Vsg1と等しく、図３に示す様に時刻T0から時間の経過につれ、キャパシタ１４が充電されるので、Vsg1は次第に大きくなる。
【００２７】
やがて、ＦＥＴ１６のゲート・ソース間電位差は、ＦＥＴ１６が導通し始める電圧（ゲート閾値電圧；Vgt）に達し、この時刻をT1とする。時刻T1からＦＥＴ１６のドレイン・ソース間に電流Id1が流れ始めて、出力電圧Voutが発生する。
【００２８】
この時、出力電圧Voutの増加傾きに比例して、キャパシタ２１に充電電流が流れ、この充電電流の殆どはトランジスタ２０のベース電流Ib2として流れる。また、トランジスタ２０のコレクタ電流Ic2は、ベース電流Ib2の値にトランジスタ２０の電流増幅率を乗じた値であり、Ic2は抵抗１９を経由してアースに流れる。
【００２９】
図２で時刻T1から時刻T2の間、出力電圧Voutの傾きが大きくなると、トランジスタ２０のベース電流Ib2、コレクタ電流Ic2は増加していくため、Ir1r2が増える。その結果、抵抗１５の両端の電位、すなわちＦＥＴ１６のゲート・ソース間電位差Vsg1は高くなり、図３のVsg1に示す曲線となる。時刻T1から時刻T2の間のＦＥＴ１６のゲート・ソース間電位差Vsg1の値は、ＦＥＴ１６のゲート閾値電圧Vgtより高くなるので、時刻T1で導通し始めたＦＥＴ１６は時刻T2までの間、導通状態が維持される。
【００３０】
そして、時刻T2を過ぎると出力電圧Voutの増加傾きは、ほぼ一定の最大傾きとなり、Ib2、Ic2も最大となって、ＦＥＴ１６のゲート・ソース間電位差Vsg1も最大となる。
【００３１】
その後、時刻T3に達してキャパシタ１４がほぼ満充電状態に近づくにつれ、ＦＥＴ１６のゲート・ソース間電位差Vsg1の増加が鈍くなり、出力電圧Voutの増加傾きも小さくなってくる。そのため、キャパシタ２１への充電電流に由来するIb2が減少し、トランジスタ２０のコレクタ電流Ic2も減少して、Ic2は時刻T4でゼロとなる。
【００３２】
時刻T4でトランジスタ２０のコレクタ電流Ic2がゼロになる為、電流Ir1r2の時間的変化はキャパシタ１４、抵抗１５、抵抗１７の充電時定数で決まる値となる。そして、キャパシタ２１は入力電圧Vinを抵抗１５と抵抗１７で分圧した抵抗１５の両端の電圧値である、Vin×R15／(R15+R17)まで充電される。ここで、R15、R17はそれぞれ抵抗１５、抵抗１７の抵抗値を示す。そして、時刻T4以降はＦＥＴ１６のドレイン・ソース間電流Id1は一定となるので、負荷に対する出力Voutは安定した一定電圧となる。
【００３３】
次に本実施形態の電源回路の各部品の定数の決定方法を述べる。
【００３４】
抵抗１５および抵抗１７は、最終的に電源回路の３０の出力電圧が安定状態になった時に、ＦＥＴ１６のゲート閾値電圧Vgtの電圧より充分に高く、かつＦＥＴ１６の耐圧以下となるように抵抗分圧を設定する。また、キャパシタ１４の値は電源回路３０の出力電圧の上昇時間を決定するので、所望の時間となる様にキャパシタ１４の値を設定する。
【００３５】
更に、キャパシタ２１と抵抗２２の値は、トランジスタ２０のベース電流Ib2が充分に流れてON状態になる様に設定する。
【００３６】
以上述べた様に、本実施形態に示す電源回路１０は、スイッチ投入後にVsg1がVgtを超えると、トランジスタ２０がON状態になる。そして、電源回路１０はＦＥＴ１６のドレイン電圧上昇に伴うゲート電圧の上昇要素を打ち消し、かつキャパシタ１４の充電電圧を高める方向に作用する。そのため、スイッチ投入後Vsg1が一旦Vgtを超えると、Vsg1は常にVgtを超えるので、ＦＥＴ１６が導通、非導通を繰返すことはない。
【００３７】
従って、キャパシタ１４は小容量であっても出力電圧は滑らかに増加するので、関連技術である図６に示される回路の場合のようにキャパシタ１４は大容量である必要はない。また、キャパシタ１４が大容量から小容量になることで、キャパシタ１４の充電時間は短時間になるため、ＦＥＴ１６が完全に導通するまでの時間も短時間となる。
【００３８】
以上のようにして、本実施形態の電源回路はＦＥＴのゲート・ソース間のキャパシタを大容量とする場合と比べて、短時間にソフトスタートを実現することができる。
［第２の実施形態］
次に、第２の実施の形態について図面を参照して詳細に説明する。
［構成の説明］
図４に第２の実施形態の構成を示す。
【００３９】
図１に示す第１の実施形態で示した電源回路１０の構成では、ＦＥＴ１６のドレインとトランジスタ２０のベースの間にはキャパシタ２１が接続されていた。しかし、第２の実施形態で示す電源回路３０の構成では、ＦＥＴ１６のドレインとトランジスタ２０のベースの間に、キャパシタ２１と抵抗２６が直列に接続されることが異なる。
［動作の説明］
次に、第２の実施形態の動作について図５を用いて説明する。
【００４０】
第１の実施形態の説明で用いた図２に示す電源回路１０において、トランジスタ２０のベース電流Ib2の値は、次のように決定される。即ち、Ib2はキャパシタ１４が充電されることでＦＥＴ１６のゲート・ソース間電位差Vsg1が増加し、ドレイン電圧（即ち出力電圧Vout）の増加の傾きに比例している。
【００４１】
ところが、第２の実施形態に示す電源回路３０では、キャパシタ１４が充電されることによる出力電力Voutの時間に対する電圧増加傾きだけでなく、抵抗２６の値もトランジスタ２０のベース電流Ib2の値を決定する。
【００４２】
抵抗２６を挿入することで、抵抗挿入前に比べてIb2は小さくなるので、トランジスタ２０のコレクタ電流Ic2も小さくなる。そして、図３に示した時刻T1から時刻T3の間における、ＦＥＴ１６のゲート・ソース間電位差Vsg1の上昇は緩やかになる。その結果、出力電力Voutの電圧は、抵抗２６の値を増加する前と比べて緩やかに上昇するので、T1からT3までの時間は抵抗挿入前より長くなる。
【００４３】
当然ながら、抵抗２６の値を変化することにより、出力電力Voutの電圧の上昇時間を変化させることが可能となる。
【００４４】
以上の様にして、第２の実施形態に示す電源回路３０は、第１の実施形態に示す電源回路１０に比べて、ソフトスタートに要する時間について、より細かい設定を可能とする。
［第３の実施形態］
次に、第３の実施の形態について図９を参照して説明する。
【００４５】
本実施形態の電源回路４０は、直流電源４１の正極４２にゲート４６以外のソース４５が接続される電界効果トランジスタ４４（ＦＥＴ４４）を備える。そして、電源回路４０は、前記ＦＥＴ４４のゲート４６以外のドレイン４７に入力端５２が接続される微分回路５１と、前記直流電源４１の正極４２に入力端４９が接続される遅延回路４８とを備える。
【００４６】
また、電源回路４０は、前記遅延回路４８の出力端５０と前記ＦＥＴのゲート４６と前記微分回路５１の出力端５３に接続され前記微分回路５１の出力端５３の電圧に比例した電圧を他の２端子間に出力する電圧源５４とを備える。
【００４７】
更に、電源回路４０は前記直流電源４１の投入後、前記ＦＥＴ４４のソース４５とゲート４６の間の電位差が前記ＦＥＴ４４のゲート閾値を超えた以降、前記直流電源４１の電源を切るまで次のように設定される。すなわち、前記ＦＥＴ４４のソース４５とゲート４６の間の電位差が前記ゲート閾値を超える様に設定される。
【００４８】
そして、電源回路４０は、前記ＦＥＴ４４の前記ドレイン４７と前記直流電源４１の負極４３を出力とする。
【００４９】
以上のようにして、本実施形態の電源回路は、ＦＥＴのソース・ゲート間のキャパシタを大容量とする場合と比べて、短時間にソフトスタートを実現することができる。
【００５０】
以上、本発明の好適な実施形態を説明したが、上記実施形態に限定されるものではなく、次のように拡張または変形できる。
【００５１】
第１、第２、または第３の実施形態に示した電源回路を一体の装置として電源装置としても良い。
【００５２】
また、第１、第２、または第３の実施形態に示した電源回路と直流電源と組合わせて一体の電源装置としても良い。
【符号の説明】
【００５３】
１０  電源回路
１１  電源
１２  正極
１３  負極
１４  キャパシタ
１５  抵抗
１６  ＦＥＴ
１７  抵抗
１８  スイッチ
１９  抵抗
２０  トランジスタ
２１  キャパシタ
２２  抵抗
２３  負荷
２４  正極
２５  負極
２６  抵抗
２７  内部抵抗
２８  内部容量
３０  電源回路
４０  電源回路
４１  直流電源
４２  正極
４３  負極
４４  ＦＥＴ
４５  ソース
４６  ゲート
４７  ドレイン
４８  遅延回路
４９  入力端
５０  出力端
５１  微分回路
５２  入力端
５３  出力端
５４  電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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