(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成され、一方向に延在する第１配線を含む配線と、
前記配線に対して、前記主表面から離れる方向に距離を隔てて形成されたヒューズと、
前記第１配線と前記ヒューズとにそれぞれ接触して、前記第１配線と前記ヒューズとを電気的に接続する第１コンタクトプラグを含むコンタクトプラグと、
前記半導体基板を覆うように形成され、前記第１コンタクトプラグとは距離を隔てられる態様で前記第１配線を覆い第１ボロンを含有する第１層間絶縁膜を含む層間絶縁膜と
を備え、
前記配線は、前記一方向に延在する第２配線を含み、
前記第１配線および前記第２配線は、前記第１配線の端部と前記第２配線の端部とが前記一方向に距離を隔てて対向するように配置され、
前記コンタクトプラグは、前記第２配線と前記ヒューズとにそれぞれ接触して、前記第２配線と前記ヒューズとを電気的に接続する第２コンタクトプラグを含み、
前記第１層間絶縁膜は、前記第２コンタクトプラグとは距離を隔てられる態様で、前記第２配線を覆うように形成されるとともに、前記第１配線の前記端部と前記第２配線の前記端部との間に位置する領域に形成され、
前記第１配線の前記端部と前記第２配線の前記端部との間に位置する領域に形成された前記第１層間絶縁膜の部分は、前記第１コンタクトプラグおよび前記第２コンタクトプラグのそれぞれと距離を隔てられている、半導体装置。
【請求項２】
前記層間絶縁膜は、前記第１層間絶縁膜と前記ヒューズとの間に形成された、第２ボロンを含有する第２層間絶縁膜を含み、
前記第１層間絶縁膜が含有する前記第１ボロンの濃度は、前記第２層間絶縁膜が含有する前記第２ボロンの濃度よりも高く設定された、請求項１記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面に複数のメモリセルが形成され、
前記第１層間絶縁膜は、複数の前記メモリセルを覆うように形成され、
前記配線は、前記第１配線として、複数の前記メモリセルのうち、一のメモリセルに電気的に接続されたビット線を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記メモリセルは、スタティック・ランダム・アクセスメモリセルを含む、請求項３記載の半導体装置。
【請求項５】
前記第１層間絶縁膜の端面を覆うように側壁絶縁膜が形成された、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成され、一方向に延在する第１配線を含む配線と、
前記配線に対して、前記主表面から離れる方向に距離を隔てて形成されたヒューズと、
前記第１配線と前記ヒューズとにそれぞれ接触して、前記第１配線と前記ヒューズとを電気的に接続する第１コンタクトプラグを含むコンタクトプラグと、
前記半導体基板を覆うように形成され、前記第１配線を覆いボロンを含有する第１層間絶縁膜を含む層間絶縁膜と
を有し、
前記第１層間絶縁膜は、
第１膜厚をもって前記第１配線を覆う第１部分と
前記第１膜厚よりも薄い第２膜厚をもって前記第１配線を覆う第２部分と
を備え、
前記第１コンタクトプラグは、前記第２部分を貫通する態様で前記第１配線に接触している、半導体装置。
【請求項７】
前記半導体基板の前記主表面に複数のメモリセルが形成され、
前記第１層間絶縁膜は、複数の前記メモリセルを覆うように形成され、
前記配線は、前記第１配線として、複数の前記メモリセルのうち、一のメモリセルに電気的に接続されたビット線を含む、請求項６記載の半導体装置。
【請求項８】
前記メモリセルは、スタティック・ランダム・アクセスメモリセルを含む、請求項７記載の半導体装置。
【請求項９】
前記第１層間絶縁膜の端面を覆うように側壁絶縁膜が形成された、請求項６〜８のいずれかに記載の半導体装置。
【請求項１０】
半導体基板の主表面上に、一方向に延在する第１配線を含む配線を形成する工程と、
前記半導体基板を覆うように、第１ボロンを含有する第１層間絶縁膜を形成する工程を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記第１配線に接触する第１コンタクトプラグを含むコンタクトプラグを形成する工程と、
前記層間絶縁膜の表面に、前記第１コンタクトプラグに接触するヒューズを形成する工程と
を有し、
前記第１層間絶縁膜を形成する工程は、前記第１層間絶縁膜が前記第１コンタクトプラグから距離を隔てられる態様で、前記第１コンタクトプラグが前記第１配線に接触する箇所を含む領域に位置する前記第１層間絶縁膜の部分を除去する工程を備えた、半導体装置の製造方法。
【請求項１１】
前記配線を形成する工程は、前記一方向に延在する第２配線を、前記第１配線の端部と前記第２配線の端部とが前記一方向に距離を隔てて対向する態様で、前記第１配線とともに形成する工程を含み、
前記コンタクトプラグを形成する工程は、前記層間絶縁膜を貫通して前記第２配線に接触する第２コンタクトプラグを形成する工程を含み、
前記ヒューズを形成する工程は、前記ヒューズの一端側に前記第１コンタクトプラグが接触し、前記ヒューズの他端側に前記第２コンタクトプラグが接触する態様で、前記ヒューズを形成する工程を含み、
前記第１層間絶縁膜を形成する工程は、
前記第１層間絶縁膜が前記第２コンタクトプラグから距離を隔てられる態様で、前記第２コンタクトプラグが前記第２配線に接触する箇所を含む領域に位置する前記第１層間絶縁膜の部分を除去する工程と、
前記第１配線の前記端部と前記第２配線の前記端部との間に位置する前記第１層間絶縁膜の部分を残す工程と
を含む、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記配線を形成する工程は、前記一方向に延在する第２配線を、前記第１配線の端部と前記第２配線の端部とが前記一方向に距離を隔てて対向する態様で、前記第１配線とともに形成する工程を含み、
前記コンタクトプラグを形成する工程は、前記層間絶縁膜を貫通して前記第２配線に接触する第２コンタクトプラグを形成する工程を含み、
前記ヒューズを形成する工程は、前記ヒューズの一端側に前記第１コンタクトプラグが接触し、前記ヒューズの他端側に前記第２コンタクトプラグが接触する態様で、前記ヒューズを形成する工程を含み、
前記第１層間絶縁膜を形成する工程は、
前記第１層間絶縁膜が前記第２コンタクトプラグから距離を隔てられる態様で、前記第２コンタクトプラグが前記第２配線に接触する箇所を含む領域に位置する前記第１層間絶縁膜の部分を除去する工程と、
前記第１配線の前記端部と前記第２配線の前記端部との間に位置する前記第１層間絶縁膜の部分を除去する工程と
を含む、請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の前記主表面に、複数のメモリセルを形成する工程を備え、
前記第１層間絶縁膜を形成する工程は、複数の前記メモリセルを覆うように、前記第１層間絶縁膜を形成する工程を含み、
前記配線を形成する工程は、前記第１配線として、複数の前記メモリセルのうち、一のメモリセルに電気的に接続されるビット線を形成する工程を含む、請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、メモリセルとヒューズとを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体メモリの一種にＳＲＡＭ（Static Random Access Memory）がある。１つのＳＲＡＭメモリセルは、２個のアクセストランジスタ、２個のドライブトランジスタおよび２個のロードトランジスタによって構成される。そのＳＲＡＭには、微細化に対応するために、６個のトランジスタのうち、２個のロードトランジスタについて、薄膜トランジスタを適用したＳＲＡＭがあり、このＳＲＡＭはアドバンストＳＲＡＭと称されている。
【０００３】
アドバンストＳＲＡＭでは、アクセストランジスタおよびドライブトランジスタを覆うように下層の層間絶縁膜が形成され、その下層の層間絶縁膜の上に、ビット線等が形成されている。そのビット線等を覆うように、上層の層間絶縁膜が形成されている。上層の層間絶縁膜中に薄膜トランジスタのロードトランジスタおよびキャパシタが形成されている。その上層の層間絶縁膜の上に、メモリセル間を電気的に接続する配線およびメモリセルと周辺回路とを電気的に接続する配線を含む、所定の配線が形成されている。この所定の配線は、たとえば、アルミニウム等から形成されている。
【０００４】
また、アドバンストＳＲＡＭ等のメモリセルでは、不良と判定されたメモリセルを正常なメモリセルに切り換えるために、ヒューズが設けられている。このヒューズは、メモリセル部の周囲に配置されたヒューズ部に形成されている。ヒューズは、上記の所定の配線の一つとして形成されており、メモリセル等から延在するビット線に電気的に接続されている。
【０００５】
このため、ヒューズ部では、ヒューズとビット線とが、上層の層間絶縁膜および下層の層間絶縁膜を貫通するコンタクトプラグを介して電気的に接続されることになる。正常なメモリセルへの切り換えは、特定のヒューズにレーザ光を照射し、そのヒューズを完全に溶断することによって行われる。この種のヒューズは、特に、ＬＴ（Laser Trimming）ヒューズと称されている。
【０００６】
さらに、アドバンストＳＲＡＭ等のメモリセルでは、不良と判定されたメモリセルを正常なメモリセルに切り換える他に、電源等についても、ヒューズを適用した切り換えが行われる。なお、ヒューズを備えた半導体装置を開示した特許文献としては、たとえば、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３２９１６号公報
【特許文献２】特開２０００−２９４６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
アドバンストＳＲＡＭ等のメモリセルを備えた半導体装置では、微細化に対応するために、ヒューズの長さを短くしてヒューズ部の占有面積を削減することが求められている。また、微細化するメモリセルのビット線間等を確実に埋め込むために、下層の層間絶縁膜として、ボロン（Ｂ）等を含有するＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glass）膜を形成する必要がある。
【０００９】
上述したように、不良と判定されたメモリセルを正常なメモリセルに切り換えるために、特定のヒューズがレーザ光によって完全に溶断されることになる。現象的には、レーザ光を照射することによって、ヒューズは蒸発してなくなる。このとき、比較的長さが短いヒューズでは、ヒューズに加えて、ヒューズとビット線とを繋ぐコンタクトプラグも同時に蒸発することがある。このため、コンタクトプラグの蒸発の仕方によっては、コンタクトプラグが形成されていたコンタクトホールの側壁に、ＢＰＴＥＯＳ膜が露出することがある。
【００１０】
一方、メモリセルを備えた半導体装置では、信頼性評価の一つとして、ＨＡＳＴ（Highly Accelerated temperature and humidity Stress Test）と称される環境試験が行われる。この環境試験では、半導体装置は高温多湿の環境に晒される。このとき、コンタクトホールの側壁にＢＰＴＥＯＳ膜が露出した半導体装置では、ＢＰＴＥＯＳ膜中のボロンと水分とが反応して、ＢＰＴＥＯＳ膜が膨張し、クラックが生じたり、剥離が生じることが、発明者らによって確認された。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態に係る半導体装置は、半導体基板と配線とヒューズとコンタクトプラグと層間絶縁膜とを備えている。配線は、半導体基板の主表面上に形成されており、一方向に延在する第１配線を含んでいる。ヒューズは、配線に対して、主表面から離れる方向に距離を隔てて形成されている。コンタクトプラグは、第１配線とヒューズとにそれぞれ接触して、第１配線とヒューズとを電気的に接続する第１コンタクトプラグを含んでいる。層間絶縁膜は、半導体基板を覆うように形成されており、第１コンタクトプラグとは距離を隔てられる態様で第１配線を覆い第１ボロンを含有する第１層間絶縁膜を含んでいる。配線は、一方向に延在する第２配線を含む。第１配線および第２配線は、第１配線の端部と第２配線の端部とが一方向に距離を隔てて対向するように配置されている。コンタクトプラグは、第２配線とヒューズとにそれぞれ接触して、第２配線とヒューズとを電気的に接続する第２コンタクトプラグを含む。第１層間絶縁膜は、第２コンタクトプラグとは距離を隔てられる態様で、第２配線を覆うように形成されるとともに、第１配線の端部と第２配線の端部との間に位置する領域に形成されている。第１配線の端部と第２配線の端部との間に位置する領域に形成された第１層間絶縁膜の部分は、第１コンタクトプラグおよび第２コンタクトプラグのそれぞれと距離を隔てられている。
【００１３】
他の実施の形態に係る半導体装置は、半導体基板と配線とヒューズとコンタクトプラグと層間絶縁膜とを有している。配線は、半導体基板の主表面上に形成されており、一方向に延在する第１配線を含んでいる。ヒューズは、配線に対して、主表面から離れる方向に距離を隔てて形成されている。コンタクトプラグは、第１配線とヒューズとにそれぞれ接触して、第１配線とヒューズとを電気的に接続する第１コンタクトプラグを含んでいる。層間絶縁膜は、半導体基板を覆うように形成されており、第１配線を覆いボロンを含有する第１層間絶縁膜を含んでいる。その第１層間絶縁膜は、第１膜厚をもって第１配線を覆う第１部分と、第１膜厚よりも薄い第２膜厚をもって第１配線を覆う第２部分とを備えている。第１コンタクトプラグは、第２部分を貫通する態様で第１配線に接触している。
【００１４】
さらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、一方向に延在する第１配線を含む配線を形成する。半導体基板を覆うように、第１ボロンを含有する第１層間絶縁膜を形成する工程を含む層間絶縁膜を形成する。層間絶縁膜を貫通して第１配線に接触する第１コンタクトプラグを含むコンタクトプラグを形成する。層間絶縁膜の表面に、第１コンタクトプラグに接触するヒューズを形成する。第１層間絶縁膜を形成する工程は、第１層間絶縁膜が第１コンタクトプラグから距離を隔てられる態様で、第１コンタクトプラグが第１配線に接触する箇所を含む領域に位置する第１層間絶縁膜の部分を除去する工程を備えている。
【発明の効果】
【００１５】
一実施の形態に係る半導体装置によれば、クラックまたは剥離等を抑制することができる。
【００１６】
他の実施の形態に係る半導体装置によれば、クラックまたは剥離等を抑制することができる。
【００１７】
さらに他の実施の形態に係る半導体装置の製造方法によれば、クラックまたは剥離等が抑制される半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】各実施の形態に係る半導体装置におけるアドバンストＳＲＡＭメモリセルの等価回路を示す図である。
【図２】各実施の形態に係る半導体装置において、アドバンストＳＲＡＭメモリセルが形成されたメモリセル部等と、ヒューズが形成されたヒューズ部の配置パターンの一例を示す平面図である。
【図３】実施の形態１の第１例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図４】実施の形態１の第１例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図５】同実施の形態において、第１例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図６】同実施の形態において、図５に示す工程における、ヒューズ部の断面図である。
【図７】同実施の形態において、図５および図６に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図８】同実施の形態において、図７に示す工程における、ヒューズ部の断面図である。
【図９】同実施の形態において、図７および図８に示す工程の後に行われる工程を示す、ヒューズ部の平面図である。
【図１０】同実施の形態において、図９に示す断面線Ｘ−Ｘにおける、ヒューズ部の断面図である。
【図１１】同実施の形態において、図９および図１０に示す工程の後に行われる工程を示す、ヒューズ部の断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す、ヒューズ部の断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す、ヒューズ部の断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図１５】同実施の形態において、図１４に示す工程における、ヒューズ部の断面図である。
【図１６】同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図１７】同実施の形態において、図１６に示す工程における、ヒューズ部の平面図である。
【図１８】同実施の形態において、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける、ヒューズ部の断面図である。
【図１９】同実施の形態において、図１６〜図１８に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図２０】同実施の形態において、図１９に示す工程における、ヒューズ部の断面図である。
【図２１】同実施の形態において、図１９および図２０に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図２２】同実施の形態において、図２１に示す工程における、ヒューズ部の平面図である。
【図２３】同実施の形態において、図２２示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける、ヒューズ部の断面図である。
【図２４】同実施の形態において、図２１〜図２３に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図２５】同実施の形態において、図２４に示す工程における、ヒューズ部の断面図である。
【図２６】同実施の形態において、図２４および図２５に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図２７】同実施の形態において、図２６に示す工程における、ヒューズ部の断面図である。
【図２８】同実施の形態において、図２６および図２７に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図２９】同実施の形態において、図２８に示す工程における、ヒューズ部の断面図である。
【図３０】同実施の形態において、図２８および図２９に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図３１】同実施の形態において、図３０に示す工程における、ヒューズ部の断面図である。
【図３２】比較例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図３３】図３２に示す工程における、ヒューズ部の断面図である。
【図３４】図３２および図３３に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図３５】図３４に示す工程における、ヒューズ部の断面図である。
【図３６】図３４および図３５に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図３７】図３６に示す工程における、ヒューズ部の断面図である。
【図３８】比較例に係る半導体装置の問題点を説明するための、ヒューズ部の断面図である。
【図３９】同実施の形態において、作用効果を説明するための、ヒューズ部の断面図である。
【図４０】同実施の形態において、ＨＡＳＴ不良とＢＰＴＥＯＳ膜のボロン濃度との関係を示す図である。
【図４１】同実施の形態において、ＨＡＳＴ不良とＢＰＴＥＯＳ膜の膜厚との関係を示す図である。
【図４２】同実施の形態において、ビット線とヒューズとを電気的に接続するコンタクトプラグの一態様を示す部分平面図である。
【図４３】同実施の形態において、ビット線とヒューズとを電気的に接続するコンタクトプラグの他の態様を示す部分平面図である。
【図４４】同実施の形態において、第２例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図４５】同実施の形態において、第２例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図４６】同実施の形態において、第２例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図４７】同実施の形態において、図４６に示す工程における、ヒューズ部の断面図である。
【図４８】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図４９】同実施の形態において、図４８に示す工程における、ヒューズ部の断面図である。
【図５０】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す、ヒューズ部の断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図５２】同実施の形態において、図５１に示す工程における、ヒューズ部の断面図である。
【図５３】同実施の形態において、図５１および図５２に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図５４】同実施の形態において、図５３に示す工程における、ヒューズ部の断面図である。
【図５５】同実施の形態において、図５３および図５４に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図５６】同実施の形態において、図５５に示す工程における、ヒューズ部の断面図である。
【図５７】同実施の形態において、図５５および図５６に示す工程の後に行われる工程を示す、メモリセル部および周辺回路部の断面図である。
【図５８】実施の形態２の第１例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図５９】実施の形態２の第１例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図６０】同実施の形態において、第１例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図６１】同実施の形態において、図６０に示す工程における、ヒューズ部の断面図である。
【図６２】同実施の形態において、第２例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図６３】同実施の形態において、第２例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図６４】同実施の形態において、第２例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図６５】同実施の形態において、図６４に示す工程における、ヒューズ部の断面図である。
【図６６】実施の形態３の第１例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図６７】実施の形態３の第１例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図６８】同実施の形態において、第１例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図６９】同実施の形態において、図６８に示す工程における、ヒューズ部の断面図である。
【図７０】同実施の形態において、第２例に係る半導体装置におけるメモリセル部および周辺回路部の構造を示す断面図である。
【図７１】同実施の形態において、第２例に係る半導体装置におけるヒューズ部の構造を示す断面図である。
【図７２】同実施の形態において、第２例に係る半導体装置の製造方法の一工程を示す、メモリセル部および周辺回路部の断面図である。
【図７３】同実施の形態において、図７２に示す工程における、ヒューズ部の断面図である。
【発明を実施するための形態】
【００１９】
各実施の形態では、メモリセルの一例として、アドバンストＳＲＡＭを備えた半導体装置について説明する。そこで、はじめに、ＳＲＡＭメモリセルの回路について説明する。
【００２０】
図１に示すように、アドバンストＳＲＡＭメモリセルＳＭＣは、ビット線ＢＬ、／ＢＬと、ワード線ＷＬと、１対のアクセストランジスタＡＴＲ１、ＡＴＲ２と、１対のドライブトランジスタＤＴＲ１、ＤＴＲ２と、１対のロードトランジスタＬＴＲ１、ＬＴＲ２と、１対のキャパシタＣ１、Ｃ２とを備えている。アドバンストＳＲＡＭメモリセルでは、ロードトランジスタＬＴＲ１、ＬＴＲ２として、ｐチャネル型の薄膜トランジスタ（ＴＦＴ）が適用される。他のドライブトランジスタＤＴＲ、ＤＴＲ２およびアクセストランジスタＡＴＲ１、ＡＴＲ２については、それぞれｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用される。
【００２１】
ドライブトランジスタＤＴＲ１とロードトランジスタＬＴＲ１とによって、一のインバータが構成される。また、ドライブトランジスタＤＴＲ２とロードトランジスタＬＴＲ２とによって、他のインバータが構成される。一のインバータと他のインバータとにより、フリップフロップ回路が構成されて、情報としての電荷を所定の周期で元に戻すリフレッシュと称される処理が不要になる。また、その情報としての電荷がキャパシタＣ１、Ｃ２によって保持されて、いわゆるソフトエラーを防止することができる。
【００２２】
ドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ゲート電極とキャパシタＣ１の一方電極とは、アクセストランジスタＡＴＲ２のソースと電気的に接続されている。アクセストランジスタＡＴＲ２のソースはドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ドレインと電気的に接続されており、これらが接続された領域は一の記憶ノードとして機能する。
【００２３】
ドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ゲート電極とキャパシタＣ２の一方電極とは、アクセストランジスタＡＴＲ１のソースと電気的に接続されている。アクセストランジスタＡＴＲ１のソースはドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ドレインと電気的に接続されており、これらが接続された領域は他の記憶ノードとして機能する。
【００２４】
ドライブトランジスタＤＴＲ１、ＤＴＲ２の各ソースはＧＮＤ電位に電気的に接続されている。ロードトランジスタＬＴＲ１、ＬＴＲ２の各ソースは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。キャパシタＣ１、Ｃ２の各々の他方電極は、電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線ＢＬ、／ＢＬのうち、ビット線ＢＬは、アクセストランジスタＡＴＲ１のドレインと電気的に接続され、ビット線／ＢＬは、アクセストランジスタＡＴＲ２のドレインと電気的に接続されている。
【００２５】
次に、ＳＲＡＭメモリセルを備えた半導体装置の平面パターンの一例について説明する。図２に示すように、半導体装置では、一つのチップに、ＳＲＡＭメモリセルＳＭＣがそれぞれ形成された４つのメモリセル部ＭＲが、互いに距離を隔てて配置されている。メモリセル部ＭＲの周囲に、ヒューズ部ＦＲが配置されている。そのヒューズ部ＦＲには、不良と判定されたメモリセルを正常なメモリセルに切り換えるためのヒューズ（ＬＴヒューズ）、または、電源等を切り換えるためのヒューズ等、機能に応じたヒューズＦＵＳが形成されている。ここでは、ヒューズＦＵＳとして、ＬＴヒューズを対象とする。
【００２６】
以下、各実施の形態において、メモリセル部ＭＲ等とヒューズ部ＦＲの構造について、具体的に説明する。なお、ヒューズ部ＦＲのヒューズの参照符号については、「ＢＬ」で代表させる。
【００２７】
実施の形態１
（第１例）
まず、図３に、メモリセル部ＭＲと周辺回路部ＰＲを含む構造を示す。図３に示すように、半導体基板ＳＵＢの主表面では、素子分離絶縁膜ＳＩによって、互いに電気的に分離された、ＳＲＡＭメモリセルが形成されるメモリセル部ＭＲと、周辺回路が形成される周辺回路部ＰＲとが規定されている。メモリセル部ＭＲには、たとえば、ｐウェルＰＷＬが形成されている。ｐウェルＰＷＬには、ソース／ドレイン領域ＳＤをそれぞれ含む、ＳＲＡＭメモリセルＳＭＣのドライブトランジスタＤＴＲ、ＤＴＲ２およびアクセストランジスタＡＴＲ１、ＡＴＲ２が形成されている。一方、周辺回路部ＰＲには、たとえば、ｎウェルＮＷＬが形成されている。ｎウェルＮＷＬには、ソース／ドレイン領域ＳＤを含む、周辺回路用のトランジスタＰＴＲが形成されている。
【００２８】
ＳＲＡＭメモリセルのドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２および周辺回路用のトランジスタＰＴＲを覆うように、層間絶縁膜ＵＤＺ１および層間絶縁膜ＵＤＺ２等が形成されている。層間絶縁膜ＵＤＺ１、ＵＤＺ２等として、たとえば、不純物が添加されていないシリコン酸化膜が形成されている。その層間絶縁膜ＵＤＺ２の表面に、ビット線ＢＬ等が形成されている。そのビット線ＢＬ等を覆うように、シリコン窒化膜ＳＮ１が形成されている。ビット線ＢＬ等とアクセストランジスタＡＴＲ１、ＡＴＲ２とは、ポリシリコンプラグＢＳおよびコンタクト導電層ＣＴＣを介して電気的に接続されている。
【００２９】
ビット線ＢＬ等を覆うように、層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ３が形成されている。層間絶縁膜ＢＰＺＨとして、ボロンを添加したＢＰＴＥＯＳ膜が形成されている。また、層間絶縁膜ＵＤＺ３として、たとえば、不純物が添加されていないＴＥＯＳ膜が形成されている。層間絶縁膜ＵＤＺ３の表面に、ローカル配線２Ｇが形成されている。ローカル配線２Ｇは、ポリシリコンプラグＳＣ、ＢＳを介して、ドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２と電気的に接続されている。ポリシリコンプラグＳＣは、層間絶縁膜ＵＤＺ３、層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ２等を貫通するコンタクトホールＣＨ内に、シリコン窒化膜ＳＮ２を介在させて形成されている。
【００３０】
ローカル配線２Ｇを覆うように、層間絶縁膜ＵＤＺ４、層間絶縁膜ＵＤＺ５および層間絶縁膜ＵＤＺ６が形成されている。層間絶縁膜ＵＤＺ４〜ＵＤＺ６として、たとえば、不純物が添加されていないシリコン酸化膜がそれぞれ形成されている。その層間絶縁膜ＵＤＺ４〜ＵＤＺ６中に、ロードトランジスタＬＴＲとしての薄膜トランジスタが形成されている。ロードトランジスタＬＴＲ（ゲート）は、ポリシリコンプラグＤＢを介して、ローカル配線２Ｇに電気的に接続されている。
【００３１】
層間絶縁膜ＵＤＺ６を覆うように、層間絶縁膜ＵＤＺ７、層間絶縁膜ＢＰＺＬ、層間絶縁膜ＵＤＺ８および層間絶縁膜ＵＤＺ９が形成されている。層間絶縁膜ＵＤＺ７〜ＵＤＺ９として、たとえば、不純物が添加されていないシリコン酸化膜がそれぞれ形成されている。層間絶縁膜ＢＰＺＬとして、ボロンを添加したＢＰＴＥＯＳ膜が形成されている。その層間絶縁膜ＵＤＺ７、ＢＰＺＬ、ＵＤＺ８、ＵＤＺ９中に、キャパシタＣＡＰが形成されている。キャパシタＣＡＰは、ポリシリコンプラグＤＢＵを介して、ロードトランジスタＬＴＲ（ゲート）に電気的に接続されている。
【００３２】
層間絶縁膜ＵＤＺ９の表面に、バリアメタルを含むアルミニウム膜の第１配線ＭＬ１が形成されている。その第１配線ＭＬ１のうち、一の第１配線ＭＬ１が導電性プラグＭＣＴを介してキャパシタＣＡＰに電気的に接続され、他の第１配線ＭＬ１が導電性プラグＭＣＴを介して周辺回路部ＰＲのトランジスタＰＴＲ等に電気的に接続されている。
【００３３】
その第１配線ＭＬ１を覆うように、層間絶縁膜ＵＤＺ１０、層間絶縁膜ＵＤＺ１１および層間絶縁膜ＵＤＺ１２が形成されている。層間絶縁膜ＵＤＺ１０として、たとえば、ＨＤＰ（High Density Plasma）法によって、不純物が添加されていないシリコン酸化膜が形成されている。層間絶縁膜ＵＤＺ１１、ＵＤＺ１２として、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、不純物が添加されていないシリコン酸化膜がそれぞれ形成されている。
【００３４】
その層間絶縁膜ＵＤＺ１２の表面に、バリアメタルを含むアルミニウム膜の第２配線ＭＬ２が形成されている。第２配線ＭＬ２のうち、一の第２配線ＭＬ２が、導電性プラグＭＣＴを介して所定の第１配線ＭＬ１に電気的に接続されている。その第２配線ＭＬ２を覆うように、層間絶縁膜ＵＤＺ１３および層間絶縁膜ＵＤＺ１４が形成されている。層間絶縁膜ＵＤＺ１３として、たとえば、ＨＤＰ法によって、不純物が添加されていないシリコン酸化膜が形成されている。層間絶縁膜ＵＤＺ１４として、たとえば、プラズマＣＶＤ法によって、シリコン窒化膜が形成されている。
【００３５】
層間絶縁膜ＵＤＺ１４を覆うように、ポリイミド膜ＰＩＤが形成されている。そのポリイミド膜ＰＩＤおよび層間絶縁膜ＵＤＺ１４を貫通して、パッド（第２配線ＭＬ２の一部）を露出するパッド開口部ＰＫＰが形成されている。
【００３６】
次に、図４に、ヒューズ部ＦＲの構造を示す。なお、メモリセル部ＭＲ等と同一部材については同一符号を付し、必要である場合を除きその詳しい説明を繰り返さないこととする。図４に示すように、ヒューズ部ＦＲでは、層間絶縁膜ＵＤＺ２の表面に、それぞれ一方向に延在するビット線ＢＬとビット線ＢＬとが形成されている。一方のビット線ＢＬと他方のビット線ＢＬとは、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部とが一方向に距離を隔てて対向するように、配置されている。ヒューズ部ＦＲでは、このようなそれぞれ一方向に延在するビット線ＢＬとビット線ＢＬとの対が、一方向とほぼ直交する方向に互いに間隔を隔てて、複数配置されている（図９参照）。
【００３７】
そのビット線ＢＬを覆うように層間絶縁膜ＢＰＺＨ、ＵＤＺ３が形成されている。特に、この層間絶縁膜ＢＰＺＨ、ＵＤＺ３は、後述するコンタクトプラグＣＰＧとは距離を隔てられる態様でビット線ＢＬを覆っている。また、一方のビット線ＢＬと他方のビット線ＢＬとの間に位置する領域には、層間絶縁膜ＢＰＺＨの一部が残されている。残された層間絶縁膜ＢＰＺＨの部分は、コンタクトプラグＣＰＧとは距離を隔てられている。その層間絶縁膜ＢＰＺＨ、ＵＤＺ３等を覆うように、層間絶縁膜ＵＤＺ４、ＵＤＺ５、ＵＤＺ６、ＵＤＺ７、ＢＰＺＬ、ＵＤＺ８、ＵＤＺ９が形成されている。
【００３８】
層間絶縁膜ＵＤＺ４、ＵＤＺ５、ＵＤＺ６、ＵＤＺ７、ＢＰＺＬ、ＵＤＺ８、ＵＤＺ９を貫通して、一方のビット線ＢＬの端部に接触するコンタクトプラグＣＰＧと、他方のビット線ＢＬの端部に接触するコンタクトプラグＣＰＧとが形成されている。層間絶縁膜ＵＤＺ９の表面に、ヒューズＦＵＳが形成されている。ヒューズＦＵＳは、第１配線ＭＬ１の一部として、バリアメタルを含むアルミニウム膜から形成されている。ヒューズＦＵＳの一端側は、一方のコンタクトプラグＣＰＧに接触し、他端側は他方のコンタクトプラグＣＰＧに接触している。こうして、ヒューズＦＵＳの一端側は、一方のビット線ＢＬに電気的に接続され、ヒューズＦＵＳの他端側は、他方のビット線ＢＬに電気的に接続されている。
【００３９】
ヒューズＦＵＳを覆うように、層間絶縁膜ＵＤＺ１０が形成されている。その層間絶縁膜ＵＤＺ１０を覆うように、層間絶縁膜ＵＤＺ１１、ＵＤＺ１２、ＵＤＺ１３が形成されている。層間絶縁膜ＵＤＺ１３、ＵＤＺ１２、ＵＤＺ１１を貫通して、層間絶縁膜ＵＤＺ１０に達するヒューズ開口部ＦＫＰが形成されている。そのヒューズ開口部ＦＫＰの側壁には、層間絶縁膜ＵＤＺ１４が側壁絶縁膜として形成されている。
【００４０】
このように、第１例に係る半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧから距離を隔てられる態様でビット線ＢＬを覆うように形成されている。また、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域に残された層間絶縁膜ＢＰＺＨの一部は、それぞれのコンタクトプラグＣＰＧから距離を隔てられている。
【００４１】
次に、上述した第１例に係る半導体装置の製造方法について説明する。ここでは、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇが形成された後、そのローカル配線２Ｇを覆う層間絶縁膜ＵＤＺ４を形成する前に行う場合について説明する。
【００４２】
まず、図５および図６に示すように、素子分離絶縁膜ＳＩによってメモリセル部ＭＲおよび周辺回路部ＰＲ等が規定される。次に、メモリセル部ＭＲに、それぞれソース／ドレイン領域ＳＤを含むドライブトランジスタＤＴＲ１、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２が形成され、周辺回路部ＰＲに、周辺回路用のトランジスタＰＴＲが形成される。
【００４３】
次に、メモリセル部ＭＲでは、ドライブトランジスタＤＴＲ１、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２を覆い、周辺回路部ＰＲではトランジスタＰＴＲを覆い、ヒューズ部ＦＲでは、半導体基板ＳＵＢを覆うように、層間絶縁膜ＵＤＺ１が形成される。次に、メモリセル部ＭＲでは、層間絶縁膜ＵＤＺ１を貫通してソース／ドレイン領域ＳＤに電気的に接続されるポリシリコンプラグＢＳが形成される。
【００４４】
次に、層間絶縁膜ＵＤＺ１等を覆うように、層間絶縁膜ＵＤＺ２が順次形成される。次に、メモリセル部ＭＲでは、層間絶縁膜ＵＤＺ２を貫通してポリシリコンプラグＢＳに電気的に接続されるコンタクト導電層ＣＴＣが形成される。
【００４５】
次に、メモリセル部ＭＲおよび周辺回路部ＰＲでは、層間絶縁膜ＵＤＺ２の表面に、アクセストランジスタＡＴＲ１、ＡＴＲ２に電気的に接続されるビット線ＢＬ等が形成される。ヒューズ部ＦＲでは、層間絶縁膜ＵＤＺ２の表面に、メモリセル等にそれぞれ電気的に接続され、それぞれ一方向に延在するビット線ＢＬとビット線ＢＬとが形成される。一方のビット線ＢＬと他方のビット線ＢＬとは、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部とが一方向に距離を隔てて対向するように形成される。
【００４６】
次に、図７および図８に示すように、メモリセル部ＭＲ、周辺回路部ＰＲおよびヒューズ部ＦＲでは、ビット線ＢＬ等を覆うように、層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ３が順次形成される。層間絶縁膜ＢＰＺＨとして、ボロンが添加されたＢＰＴＥＯＳ膜が形成される。層間絶縁膜ＢＰＺＨのボロン濃度（約３．２ｗｔ％程度）は、後述する層間絶縁膜ＢＰＺＬのボロン濃度（約２．３ｗｔ％程度）よりも高く設定されている。層間絶縁膜ＵＤＺ３として、不純物が添加されていないＴＥＯＳ膜が形成される。
【００４７】
次に、メモリセル部ＭＲでは、層間絶縁膜ＵＤＺ３、ＢＰＺＨ、ＵＤＺ２等を貫通してポリシリコンプラグＢＳを露出するコンタクトホールＣＨが形成される。次に、そのコンタクトホールＣＨの側壁にシリコン窒化膜ＳＮ２が形成された後、コンタクトホールＣＨを埋め込むように、ポリシリコン膜（図示せず）が形成される。次に、そのポリシリコン膜に、所定の写真製版処理とエッチング処理を行うことにより、ポリシリコンプラグＳＣおよびローカル配線２Ｇが形成される。
【００４８】
次に、図９および図１０に示すように、所定の写真製版処理を行うことにより、ヒューズ部ＦＲに位置する層間絶縁膜ＵＤＺ３の部分を露出し、メモリセル部等（図示せず）を覆うフォトレジストパターンＰＲ１が形成される。特に、フォトレジストパターンＰＲ１は、コンタクトプラグＣＰＧ（図１８参照）がビット線ＢＬに接触する箇所を含む領域を覆わないように形成される。具体的には、フォトレジストパターンＰＲ１は、ビット線ＢＬの端部からその箇所を超えて所定の距離Ｌ（延在方向）までの間に位置するビット線ＢＬの部分を覆わないように形成される。
【００４９】
次に、図１１に示すように、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチング処理を行うことにより、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に、厚さＴＨ１の層間絶縁膜ＢＰＺＨの部分を残して、層間絶縁膜ＵＤＺ３の部分および層間絶縁膜ＢＰＺＨの部分が除去される。
【００５０】
これにより、フォトレジストパターンＰＲ１によって覆われていないビット線ＢＬの部分を覆うシリコン窒化膜ＳＮ１が露出する。ビット線ＢＬを覆う層間絶縁膜ＢＰＺＨの部分は、コンタクトプラグＣＰＧ（図１８参照）から距離を隔てられることになる。また、残された層間絶縁膜ＢＰＺＨの上面は、シリコン窒化膜ＳＮ１（またはビット線ＢＬ）の上面よりも低くなり、ビット線ＢＬ間に残された層間絶縁膜ＢＰＺＨの部分は、コンタクトプラグＣＰＧ（図１８参照）から距離を隔てられることになる。その後、図１２に示すように、フォトレジストパターンＰＲ１が除去される。
【００５１】
次に、図１３に示すように、ヒューズ部ＦＲを覆うとともに、メモリセル部等（図示せず）を覆うように、層間絶縁膜ＵＤＺ４が形成される。次に、その層間絶縁膜ＵＤＺ４に、化学的機械研磨処理を行うことにより、図１４および図１５に示すように、層間絶縁膜ＵＤＺ４が平坦化される。
【００５２】
次に、層間絶縁膜ＵＤＺ４を覆うように、層間絶縁膜ＵＤＺ５および層間絶縁膜ＵＤＺ６が順次形成される。その間に、メモリセル部ＭＲでは、ロードトランジスタＬＴＲとしての薄膜トランジスタが形成される（図１６参照）。次に、層間絶縁膜ＵＤＺ６を覆うように、層間絶縁膜ＵＤＺ８、層間絶縁膜ＢＰＺＬ、層間絶縁膜ＵＤＺ８および層間絶縁膜ＵＤＺ９が順次形成される。特に、層間絶縁膜ＢＰＺＬとして、ボロンが添加されたＢＰＴＥＯＳ膜が形成される。層間絶縁膜ＢＰＺＬのボロン濃度（約２．３ｗｔ％程度）は、層間絶縁膜ＢＰＺＨのボロン濃度（約３．２ｗｔ％程度）よりも低く設定されている。層間絶縁膜ＵＤＺ８、ＢＰＺＬ、ＵＤＺ８、ＵＤＺ９を形成する間に、メモリセル部ＭＲでは、キャパシタＣＡＰが形成される（図１６参照）。
【００５３】
次に、層間絶縁膜ＵＤＺ９、ＵＤＺ８、ＢＰＺＬ、ＵＤＺ７、ＵＤＺ６、ＵＤＺ５、ＵＤＺ４に所定のエッチング処理を行う。これにより、メモリセル部ＭＲでは、層間絶縁膜ＵＤＺ２の表面に形成された配線を露出するコンタクトホールＭＣＴＨが形成される（図１６参照）。ヒューズ部ＦＲでは、ビット線ＢＬを露出するコンタクトホールＣＰＧＨが形成される（図１８参照）。
【００５４】
次に、図１６、図１７および図１８に示すように、メモリセル部ＭＲでは、コンタクトホールＭＣＴＨ内に導電性プラグＭＣＴが形成され、ヒューズ部ＦＲでは、ビット線ＢＬに接触するコンタクトプラグＣＰＧが形成される。このとき、層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧがビット線ＢＬに接触する箇所を含む領域を覆わないように形成されていることで、コンタクトプラグＣＰＧと層間絶縁膜ＢＰＺＨとは距離を隔てられることになる。ボロンが添加された層間絶縁膜ＢＰＺＨとコンタクトプラグＣＰＧとの間には、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が位置することになる。
【００５５】
次に、図１９および図２０に示すように、層間絶縁膜ＵＤＺ９を覆うように、たとえば、スパッタ法によって、バリアメタルを含むアルミニウム膜ＡＬＢ１が形成される。次に、図２１、図２２および図２３に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、フォトレジストパターンＰＲ２をエッチングマスクとして、アルミニウム膜ＡＬＢ１にエッチング処理を行うことにより、メモリセル部および周辺回路部ＰＲでは、第１配線ＭＬ１が形成される。ヒューズ部ＦＲでは、ヒューズＦＵＳが形成される。ヒューズＦＵＳの一端側は、一方のコンタクトプラグＣＧＰに接触し、ヒューズＦＵＳの他端側は、他方のコンタクトプラグＣＰＧに接触する。その後、フォトレジストパターンＰＲ２が除去される。
【００５６】
次に、図２４および図２５に示すように、第１配線ＭＬ１およびヒューズＦＵＳを覆うように、ＨＤＰ法によって層間絶縁膜ＵＤ１０が形成される。次に、層間絶縁膜ＵＤＺ１０を覆うように、プラズマＣＶＤ法によって層間絶縁膜ＵＤＺ１１が形成される。次に、層間絶縁膜ＵＤＺ１１に化学的機械研磨処理を行うことにより、層間絶縁膜ＵＤＺ１１が平坦化される。次に、層間絶縁膜ＵＤＺ１１等を覆うように、プラズマＣＶＤ法によって層間絶縁膜ＵＤＺ１２が形成される。
【００５７】
次に、スパッタ法によって、バリアメタルを含むアルミニウム膜（図示せず）が形成される。そのアルミニウム膜に所定の写真製版処理とエッチング処理を行うことによって、メモリセル部ＭＲおよび周辺回路部ＰＲでは、第２配線ＭＬが形成される。第２配線ＭＬは、パッド（電極）を含む。次に、第２配線ＭＬ等を覆うように、ＨＤＰ法によって、層間絶縁膜ＵＤＺ１３が形成される。
【００５８】
次に、図２６および図２７に示すように、層間絶縁膜ＵＤＺ１３に所定の写真製版処理とエッチング処理を行うことによって、周辺回路部ＰＲでは、第２配線ＭＬ２の一部として形成されたパッドの部分を露出する、開口部ＰＫが形成される。ヒューズ部ＦＲでは、ヒューズＦＵＳの直上に所定の膜厚の層間絶縁膜ＵＤＺ１０等を残して、開口部ＦＫが形成される。
【００５９】
次に、図２８および図２９に示すように、開口部ＰＫおよび開口部ＦＫの表面等を覆うように、プラズマＣＶＤ法によって、シリコン窒化膜の層間絶縁膜ＵＤＺ１４が形成される。次に、図３０および図３１に示すように、層間絶縁膜ＵＤＺ１４を覆うように、ポリイミド膜ＰＩＤが形成される。
【００６０】
次に、ポリイミド膜ＰＩＤに所定の写真製版処理とエッチング処理を行うことによって、周辺回路部ＰＲでは、パッドの部分を露出するパッド開口部ＰＫＰが形成される（図３参照）。ヒューズ部ＦＲでは、ヒューズＦＵＳの直上に、たとえば、約２５０ｎｍ程度の層間絶縁膜ＵＤＺ１０等を残して、ヒューズ開口部ＦＫＰが形成される（図４参照）。こうして、ＳＲＡＭメモリセルを備えた半導体装置の主要部分が完成する。
【００６１】
第１例に係る半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、形成されているか、または、その一部が残されている。これにより、コンタクトホールＣＰＧＨの側壁に層間絶縁膜ＢＰＺＨが露出することはなく、ボロンと水分とが反応することに起因する問題を回避することができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００６２】
比較例に係る半導体装置では、説明を簡略化すために、第１例に係る半導体装置と同一部材には同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【００６３】
まず、図５および図６に示す工程と同様の工程を経た後、図３２および図３３に示すように、ビット線ＢＬ等を覆うように、ボロンが添加された層間絶縁膜ＢＰＺＨが形成され、その層間絶縁膜ＢＰＺＨを覆うように、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ３が形成される。
【００６４】
次に、図３４および図３５に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＣＰＲが形成される。そのフォトレジストパターンＣＰＲをエッチングマスクとして、層間絶縁膜ＵＤＺ３、ＢＰＺＨ等にエッチング処理を行うことによって、メモリセル部ＭＲでは、コンタクトホールＣＨが形成される。コンタクトホールＣＨが形成された後、フォトレジストパターンＣＰＲが除去される。
【００６５】
次に、図７および図８に示す工程と同様の工程を経て、メモリセル部ＭＲにローカル配線２Ｇが形成される（図３６参照）。次に、図３６および図３７に示すように、ローカル配線２Ｇ等を覆うように層間絶縁膜ＵＤＺ４が形成され、さらに、層間絶縁膜ＵＤＺ５〜ＵＤＺ９が順次積層される。その間に、メモリセル部ＭＲでは、ロードトランジスタＬＴＲ、およびキャパシタＣＡＰが形成される。これまでの工程において、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨの部分に対して、エッチング処理等の加工が施されることはない。
【００６６】
次に、所定の写真製版処理およびエッチング処理を行うことによって、周辺回路部ＰＲでは、コンタクトホールＭＣＴＨが形成される。ヒューズ部ＦＲでは、ビット線ＢＬを露出するコンタクトホールＣＰＧＨが形成される。このとき、コンタクトホールＣＰＧＨは、ボロンが添加された層間絶縁膜ＢＰＺＨを貫通して形成されることになる。次に、コンタクトホールＭＣＴＨ内に導電性プラグＭＣＴが形成され、コンタクトホールＣＰＧＨ内にコンタクトプラグＣＰＧが形成される。
【００６７】
その後、図１９および図２０に示す工程から図３０および図３１に示す工程と同様の工程を経た後、パッド開口部ＰＫＰおよびヒューズ開口部ＦＫＰが形成されて、比較例に係る半導体装置の主要部分が完成する。
【００６８】
比較例に係る半導体装置において、不良と判定されたメモリセルを正常なメモリセルに切り換えるために、特定のヒューズＦＵＳをレーザ光によって完全に溶断しようとすると、ヒューズＦＵＳは蒸発してなくなる。このとき、比較的長さ（およそ４〜５μｍ程度）が短いヒューズＦＵＳでは、ヒューズＦＵＳに接触しているコンタクトプラグＣＰＧも同時に蒸発することがある。
【００６９】
比較例に係る半導体装置では、コンタクトプラグＣＰＧは、ボロンが添加された層間絶縁膜ＢＰＺＨを貫通して形成されたコンタクトホールＣＰＧＨ内に形成されている。このため、コンタクトプラグＣＰＧが蒸発してしまうと、コンタクトホールＣＰＧＨの側壁に、その層間絶縁膜ＢＰＺＨ（ＢＰＴＥＯＳ膜）が露出することになる。
【００７０】
そのような半導体装置に対して、環境試験（ＨＡＳＴ）が行われると、半導体装置は高温多湿の環境に晒される。そうすると、図３８（点線枠Ｐ内）に示すように、水分（Ｈ２Ｏ）と、コンタクトホールＣＰＧＨの側壁に露出した層間絶縁膜ＢＰＺＨに含まれるボロンとが反応することによって、層間絶縁膜ＢＰＺＨが膨張し、クラックが生じたり、剥離が生じることが、発明者らによって確認された（ＨＡＳＴ不良）。
【００７１】
比較例に対して、実施の形態１の第１例に係る半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、ビット線ＢＬを覆うように形成されている。また、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域に残された層間絶縁膜ＢＰＺＨの部分は、一方と他方との双方のコンタクトプラグＣＰＧから距離を隔てられている。
【００７２】
このため、図３９に示すように、長さ約４〜５μｍ程度のヒューズＦＵＳを溶断することによって、ヒューズＦＵＳとともにコンタクトプラグＣＰＧが蒸発してしまったとしても、コンタクトホールＣＰＧＨの側壁には、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が露出し、ボロンが添加された層間絶縁膜ＢＰＺＨが露出することはない（点線枠Ｅ内）。
【００７３】
これにより、環境試験において、水分（Ｈ２Ｏ）とボロンとが反応するのを阻止することができ、水分とボロンとの反応によって層間絶縁膜ＢＰＺＨが膨張することに起因するクラックまたは剥離等（ＨＡＳＴ不良）を確実に防止できることが、今回、発明者らによって確認された。
【００７４】
さらに、発明者らは、ボロンが添加された層間絶縁膜について種々の評価を行い、ボロン濃度とＨＡＳＴ不良との関係と、層間絶縁膜の膜厚とＨＡＳＴ不良との関係について、それぞれ知見を得た。
【００７５】
まず、ボロン濃度とＨＡＳＴ不良との関係について説明する。比較例に係る半導体装置では、コンタクトホールＣＰＧＨは、ボロンが添加された層間絶縁膜として、層間絶縁膜ＢＰＺＨの他に、層間絶縁膜ＢＰＺＬも貫通するように形成されている。ところが、環境試験では、層間絶縁膜ＢＰＺＨが露出している部分においてＨＡＳＴ不良が確認されたものの、層間絶縁膜ＢＰＺＬが露出している部分では、ＨＡＳＴ不良が発生していないことが、発明者らによって確認された。層間絶縁膜ＢＰＺＨのボロン濃度は、約３．２ｗｔ％であるのに対して、層間絶縁膜ＢＰＺＬのボロン濃度は、約２．３ｗｔ％である。
【００７６】
そこで、発明者らは、ＨＡＳＴ不良の、層間絶縁膜に添加されているボロン濃度の依存性について評価を行った。その結果を、図４０に示す。図４０に示すように、層間絶縁膜に添加されているボロン濃度が２．５ｗｔ％程度以下であれば、ＨＡＳＴ不良は発生しないことがわかった。
【００７７】
次に、層間絶縁膜の膜厚とＨＡＳＴ不良との関係について説明する。コンタクトホールＣＰＧＨの側壁に露出する層間絶縁膜ＢＰＺＨの膜厚は、層間絶縁膜ＢＰＺＬの膜厚よりも薄く設定されている。
【００７８】
そこで、発明者らは、ＨＡＳＴ不良の、層間絶縁膜の膜厚（ビット線上）の依存性について評価を行った。なお、ボロン濃度を約３．２ｗｔ％とした。その結果を、図４１に示す。図４１に示すように、層間絶縁膜の膜厚が０の場合、すなわち、層間絶縁膜ＢＰＺＨがコンタクトホールＣＰＧＨの側壁に露出していない場合には、ＨＡＳＴ不良は発生しておらず、層間絶縁膜の膜厚が厚くなるにしたがって、ＨＡＳＴ不良は増えていくことがわかった。
【００７９】
この評価結果によれば、仮に、コンタクトホールの側壁にボロンが添加された層間絶縁膜が露出したとしても、その層間絶縁膜の膜厚が薄いほど、ＨＡＳＴ不良を抑える効果が得られると考えられる。この知見に基づいた半導体装置については、実施の形態３において説明する。
【００８０】
なお、上述した第１例に係る半導体装置では、ヒューズＦＵＳとビット線ＢＬとを電気的に接続するコンタクトプラグＣＰＧとして、図４２に示すように、一つのコンタクトプラグを例に挙げて説明した。コンタクトプラグＣＰＧの数としては、一つに限られるものではなく、たとえば、図４３に示すように、二つのコンタクトプラグを形成してもよい。
【００８１】
（第２例）
第１例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇが形成された後、そのローカル配線２Ｇを覆う層間絶縁膜ＵＤＺ４を形成する前に行う場合について説明した。ここでは、製造方法のバリエーションの一つとして、その一連の工程を、ローカル配線２Ｇを形成する前に行う場合について説明する。
【００８２】
第２例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇが形成される前に行うことで、ヒューズ部ＦＲには、側壁絶縁膜が付加的に形成されることになる。図４４および図４５に示すように、半導体装置のヒューズ部ＦＲでは、残された層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ３の端面を覆うように、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成されている。また、ビット線ＢＬを覆うシリコン窒化膜ＳＮ１の上端部の部分にも、シリコン窒化膜ＳＮ２が形成されている。
【００８３】
後述するように、このシリコン窒化膜ＳＮ２は、メモリセル部ＭＲに位置するコンタクトホールＣＨの側壁を覆うシリコン窒化膜ＳＮ２を形成する際のシリコン窒化膜と同じ膜から形成されている。なお、これ以外の構成については、図３および図４に示す半導体装置（実施の形態１の第１例）と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８４】
次に、第２例に係る半導体装置の製造方法について説明する。まず、図５および図６に示す工程と同様の工程を経て、図４６および図４７に示すように、メモリセル部ＭＲおよび周辺回路部ＰＲでは、アクセストランジスタＡＴＲ１、ＡＴＲ２に電気的に接続されるビット配線ＢＬ等が形成される。ヒューズ部ＦＲでは、メモリセル等にそれぞれ電気的に接続され、それぞれ一方向に延在するビット線ＢＬとビット線ＢＬとが形成される。
【００８５】
次に、図４８および図４９に示すように、ビット線ＢＬ等を覆うように、ボロンが添加された層間絶縁膜ＢＰＺＨが形成される。次に、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ３が形成される。
【００８６】
次に、所定の写真製版処理を行うことにより、ヒューズ部ＦＲに位置する層間絶縁膜ＵＤＺ３の部分を露出し、メモリセル部等を覆うフォトレジストパターン（図示せず）が形成される。このフォトレジストパターンは、図１０に示すフォトレジストパターンＰＲ１と同様に、コンタクトプラグＣＰＧ（図４５参照）がビット線ＢＬに接触する箇所を含む領域を覆わないように形成される。
【００８７】
次に、そのフォトレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、図５０に示すように、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に、所定の厚さの層間絶縁膜ＢＰＺＨの部分を残して、層間絶縁膜ＵＤＺ３の部分および層間絶縁膜ＢＰＺＨの部分が除去される。
【００８８】
次に、図５１および図５２に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ３が形成される。次に、そのフォトレジストパターンＰＲ３をエッチングマスクとして、層間絶縁膜ＵＤＺ５、ＵＤＺ４等にエッチング処理を行うことにより、メモリセル部ＭＲにコンタクトホールＣＨが形成される。その後、そのフォトレジストパターンＰＲ３が除去される。
【００８９】
次に、図５３および図５４に示すように、メモリセル部ＭＲのコンタクトホールＣＨの側壁およびヒューズ部ＦＲの残された層間絶縁膜ＢＰＺＨ等を覆うように、シリコン窒化膜ＳＮ２が形成される。次に、図５５および図５６に示すように、シリコン窒化膜ＳＮ２の全面に異方性エッチング処理（全面エッチバック処理）を行う。
【００９０】
これにより、メモリセル部ＭＲでは、コンタクトホールＣＨ内に、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成される。また、ヒューズ部ＦＲでは、ビット線ＢＬを覆う層間絶縁膜ＢＰＺＨ、ＵＤＺ３の端面に、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成される。また、ビット線ＢＬを覆うシリコン窒化膜ＳＮ１の上端部に、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成される。
【００９１】
次に、図７に示す工程と同様にして、図５７に示すように、メモリセル部ＭＲでは、ポリシリコンプラグＳＣおよびローカル配線２Ｇが形成される。その後、図１３に示す工程〜図３０および図３１に示す工程と同様の工程を経た後、周辺回路部ＰＲではパッド開口部ＰＫＰを形成し、ヒューズ部ＦＲではヒューズ開口部ＦＫＰを形成することで、図４４および図４５に示す半導体装置の主要部分が完成する。
【００９２】
第２例に係る半導体装置では、第１例に係る半導体装置と同様に、半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、ビット線ＢＬを覆うように形成されている。また、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域に残された層間絶縁膜ＢＰＺＨの部分は、一方と他方との双方のコンタクトプラグＣＰＧから距離を隔てられている。
【００９３】
このため、ヒューズＦＵＳを溶断することによって、ヒューズＦＵＳとともにコンタクトプラグＣＰＧが蒸発してしまったとしても、コンタクトホールＣＰＧＨの側壁には、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が露出し、ボロンが添加された層間絶縁膜ＢＰＺＨが露出することはない（図３９参照）。
【００９４】
これにより、環境試験において、水分（Ｈ２Ｏ）とボロンとが反応するのを阻止することができ、水分とボロンとの反応によって層間絶縁膜ＢＰＺＨが膨張することに起因するクラックまたは剥離等（ＨＡＳＴ不良）を確実に防止することができる。
【００９５】
実施の形態２
実施の形態１では、ヒューズ部ＦＲに位置する一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に、層間絶縁膜ＢＰＺＨが残される場合について説明した。ここでは、その層間絶縁膜ＢＰＺＨが残されない場合について説明する。
【００９６】
（第１例）
第１例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを除去する一連の工程を、ローカル配線２Ｇが形成された後、そのローカル配線２Ｇを覆う層間絶縁膜ＵＤＺ４を形成する前に行う場合について説明する。
【００９７】
図５８および図５９に示すように、半導体装置のヒューズ部ＦＲでは、まず、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、ビット線ＢＬを覆うように形成されている。そして、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域には、層間絶縁膜ＢＰＺＨは残されておらず、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が形成されている。なお、これ以外の構成については、図３および図４に示す半導体装置（実施の形態１の第１例）と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９８】
次に、第１例に係る半導体装置の製造方法について説明する。まず、図５および図６に示す工程〜図１０に示す工程と同様の工程を経て、図６０および図６１に示すように、フォトレジストパターンＰＲ１が形成される。次に、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチング処理を行う。このとき、一方のビット線ＢＬと他方のビット線ＢＬとの間に位置する層間絶縁膜ＢＰＺＨが、残されないように、ほぼ完全に除去される。その後、フォトレジストパターンＰＲ１が除去される。
【００９９】
次に、図１３および図１５に示す工程と同様の工程を経て、ボロンが添加された層間絶縁膜ＢＰＺＨが除去された、一方のビット線ＢＬと他方のビット線ＢＬとの間に位置する領域等を覆うように、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が形成される（図５９参照）。その後、図１６および図１８に示す工程〜図３０および図３１に示す工程と同様の工程を経て、図５８および図５９に示す半導体装置が製造される。
【０１００】
第１例に係る半導体装置では、半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、ビット線ＢＬを覆うように形成されている。また、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域に、ボロンが添加された層間絶縁膜ＢＰＺＨは残されておらず、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が形成されている。
【０１０１】
このため、ヒューズＦＵＳを溶断することによって、ヒューズＦＵＳとともにコンタクトプラグＣＰＧが蒸発してしまったとしても、コンタクトホールＣＰＧＨの側壁には、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が露出し、ボロンが添加された層間絶縁膜ＢＰＺＨが露出するのを確実に阻止することができる（図３９参照）。これにより、環境試験において、水分（Ｈ２Ｏ）とボロンとの反応をさらに抑制することができ、クラックまたは剥離等（ＨＡＳＴ不良）を、より確実に防止することができる。
【０１０２】
（第２例）
第２例では、製造方法のバリエーションの一つとして、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを除去する一連の工程を、ローカル配線２Ｇを形成する前に行う場合について説明する。
【０１０３】
第２例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを除去する一連の工程を、ローカル配線２Ｇが形成される前に行うことで、ヒューズ部ＦＲには、側壁絶縁膜が付加的に形成されることになる。図６２および図６３に示すように、半導体装置のヒューズ部ＦＲでは、残された層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ３の端面を覆うように、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成されている。また、ビット線ＢＬを覆うシリコン窒化膜ＳＮ１の端面にも、その端面を覆うように、シリコン窒化膜ＳＮ２が形成されている。
【０１０４】
このシリコン窒化膜ＳＮ２は、メモリセル部ＭＲに位置するコンタクトホールＣＨの側壁を覆うシリコン窒化膜ＳＮ２を形成する際のシリコン窒化膜と同じ膜から形成されている。なお、これ以外の構成については、図５８および図５９に示す半導体装置（実施の形態２の第１例）と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１０５】
次に、第２例に係る半導体装置の製造方法について説明する。図４６および図４７に示す工程〜図４８および図４９に示す工程と同様の工程を経た後、図６４および図６５に示すように、所定の写真製版処理を行うことにより、ヒューズ部ＦＲに位置する層間絶縁膜ＵＤＺ３の部分を露出し、メモリセル部ＭＲ等を覆うフォトレジストパターンＰＲ４が形成される。このフォトレジストパターンＰＲ４は、図１０に示すフォトレジストパターンＰＲ１と同様に、コンタクトプラグＣＰＧ（図６３参照）がビット線ＢＬに接触する箇所を含む領域を覆わないように形成される。
【０１０６】
次に、そのフォトレジストパターンＰＲ４をエッチングマスクとしてエッチング処理を行う。このとき、一方のビット線ＢＬと他方のビット線ＢＬとの間に位置する層間絶縁膜ＢＰＺＨが、残されないように、ほぼ完全に除去される。その後、フォトレジストパターンＰＲ４が除去される。次に、図５１および図５２に示す工程〜図５７に示す工程と同様の工程を経て、さらに、図１４および図１５に示す工程〜図３０および図３１に示す工程と同様の工程を経て、図６２および図６３に示す半導体装置が製造される。
【０１０７】
第２例に係る半導体装置では、第１例に係る半導体装置と同様に、半導体装置のヒューズ部ＦＲでは、ボロンが添加された層間絶縁膜ＢＰＺＨは、コンタクトプラグＣＰＧとは距離を隔てられる態様で、ビット線ＢＬを覆うように形成されている。また、一方のビット線ＢＬの端部と他方のビット線ＢＬの端部との間に位置する領域に、ボロンが添加された層間絶縁膜ＢＰＺＨは残されておらず、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が形成されている。
【０１０８】
このため、ヒューズＦＵＳを溶断することによって、ヒューズＦＵＳとともにコンタクトプラグＣＰＧが蒸発してしまったとしても、コンタクトホールＣＰＧＨの側壁には、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が露出し、ボロンが添加された層間絶縁膜ＢＰＺＨが露出するのを確実に阻止することができる（図３９参照）。これにより、環境試験において、水分（Ｈ２Ｏ）とボロンとの反応をさらに抑制することができ、クラックまたは剥離等（ＨＡＳＴ不良）を、より確実に防止することができる。
【０１０９】
実施の形態３
実施の形態１、２では、ビット線ＢＬを覆う層間絶縁膜ＢＰＺＨが、コンタクトプラグから距離を隔てられている場合について説明した。ここでは、ビット線ＢＬを覆う層間絶縁膜ＢＰＺＨに対して、相対的に膜厚の薄い部分を形成し、その薄い部分にコンタクトプラグを貫通させた場合について説明する。
【０１１０】
（第１例）
第１例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇが形成された後、そのローカル配線２Ｇを覆う層間絶縁膜ＵＤＺ４を形成する前に行う場合について説明する。
【０１１１】
図６６および図６７に示すように、半導体装置のヒューズ部ＦＲでは、ビット線ＢＬを覆うボロンが添加された層間絶縁膜ＢＰＺＨに、相対的に膜厚の薄い部分（膜厚ＴＨ２）と厚い部分（膜厚ＴＨ３）とが形成されている。コンタクトプラグＣＰＧは、その薄い部分を貫通してビット線ＢＬに接続されている。
【０１１２】
なお、これ以外の構成については、図３および図４に示す半導体装置（実施の形態１の第１例）と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１１３】
次に、第１例に係る半導体装置の製造方法について説明する。まず、図５および図６に示す工程〜図１０に示す工程と同様の工程を経て、図６８および図６９に示すように、フォトレジストパターンＰＲ１が形成される。次に、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチング処理を行う。このとき、露出した層間絶縁膜ＢＰＺＨの部分の膜厚ＴＨ２が、フォトレジストパターンＰＲ１によって覆われた層間絶縁膜ＢＰＺＨの部分の膜厚ＴＨ３よりも薄くなるように、露出した層間絶縁膜ＢＰＺＨの部分が除去される。その後、フォトレジストパターンＰＲ１が除去される。
【０１１４】
次に、図１３および図１５に示す工程と同様の工程を経て、ボロン等の不純物が添加されていない層間絶縁膜ＵＤＺ４が形成される（図６６、図６７参照）。その後、図１６および図１８に示す工程〜図３０および図３１に示す工程と同様の工程を経て、図６６および図６７に示す半導体装置が製造される。
【０１１５】
第１例に係る半導体装置のヒューズ部では、層間絶縁膜ＢＰＺＨに、部分的にエッチング処理を行うことによって、当初の膜厚ＴＨ３よりも薄い膜厚ＴＨ２をもってビット線ＢＬを覆う部分が形成されている。コンタクトプラグＣＰＧは、その薄い部分を貫通してビット線ＢＬに接続されている。
【０１１６】
実施の形態１において説明したように、発明者らは、ＨＡＳＴ不良の、層間絶縁膜の膜厚（ビット線上）の依存性について評価を行い、図４１に示すように、ボロンが添加された層間絶縁膜の膜厚が薄くなるにしたがって、ＨＡＳＴ不良は減っていくという知見を得た。
【０１１７】
ここで、第１例に係る半導体装置と比較例に係る半導体装置（図３６および図３７参照）とで、コンタクトプラグＣＰＧが貫通する層間絶縁膜ＢＰＺＨの膜厚を比較する。比較例に係る半導体装置では、層間絶縁膜のＢＰＺＨの膜厚は膜厚ＴＨ３であるのに対して、第１例に係る半導体装置では、エッチング処理を行うことで、膜厚ＴＨ２は膜厚ＴＨ３よりも薄くなる。これにより、第１例に係る半導体装置では、比較例に係る半導体装置と比べると、ＨＡＳＴ不良を抑えることができると考えられる。
【０１１８】
また、コンタクトプラグＣＰＧが接触する箇所を含む領域に、ＨＡＳＴ不良を抑制し得る範囲内で層間絶縁膜ＢＰＺＨが残されていてもよいことから、層間絶縁膜ＢＰＺＨにエッチング処理を行う際のプロセスの制御を容易にすることができる。
【０１１９】
（第２例）
第２例では、製造方法のバリエーションの一つとして、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇを形成する前に行う場合について説明する。
【０１２０】
第２例では、ヒューズ部ＦＲに位置する層間絶縁膜ＢＰＺＨを部分的に除去する一連の工程を、ローカル配線２Ｇが形成される前に行うことで、ヒューズ部ＦＲには、側壁絶縁膜が付加的に形成されることになる。図７０および図７１に示すように、半導体装置のヒューズ部ＦＲでは、残された層間絶縁膜ＢＰＺＨおよび層間絶縁膜ＵＤＺ３の端面を覆うように、シリコン窒化膜ＳＮ２が側壁絶縁膜として形成されている。
【０１２１】
このシリコン窒化膜ＳＮ２は、メモリセル部ＭＲに位置するコンタクトホールＣＨの側壁を覆うシリコン窒化膜ＳＮ２を形成する際のシリコン窒化膜と同じ膜から形成されている。なお、これ以外の構成については、図６６および図６７に示す半導体装置（実施の形態３の第１例）と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１２２】
次に、第２例に係る半導体装置の製造方法について説明する。図４６および図４７に示す工程〜図４７および図４９に示す工程と同様の工程を経た後、図７２および図７３に示すように、所定の写真製版処理を行うことにより、ヒューズ部ＦＲに位置する層間絶縁膜ＵＤＺ３の部分を露出し、メモリセル部ＭＲ等を覆うフォトレジストパターンＰＲ４が形成される。このフォトレジストパターンＰＲ４は、図１０に示すフォトレジストパターンＰＲ１と同様に、コンタクトプラグＣＰＧ（図７１参照）がビット線ＢＬに接触する箇所を含む領域を覆わないように形成される。
【０１２３】
次に、そのフォトレジストパターンＰＲ４をエッチングマスクとしてエッチング処理を行う。このとき、露出した層間絶縁膜ＢＰＺＨの部分の膜厚ＴＨ２が、フォトレジストパターンＰＲ４によって覆われた層間絶縁膜ＢＰＺＨの部分の膜厚ＴＨ３よりも薄くなるように、露出した層間絶縁膜ＢＰＺＨの部分が除去される。その後、フォトレジストパターンＰＲ４が除去される。
【０１２４】
次に、図５１および図５２に示す工程〜図５７に示す工程と同様の工程を経て、さらに、図１４および図１５に示す工程〜図３０および図３１に示す工程と同様の工程を経て、図６２および図６３に示す半導体装置が製造される。
【０１２５】
第２例に係る半導体装置のヒューズ部では、第１例に係る半導体装置と同様に、層間絶縁膜ＢＰＺＨに、部分的にエッチング処理を行うことによって、当初の膜厚ＴＨ３よりも薄い膜厚ＴＨ２をもってビット線ＢＬを覆う部分が形成されている。コンタクトプラグＣＰＧは、その薄い部分を貫通してビット線ＢＬに接続されている。
【０１２６】
これにより、第１例に係る半導体装置について説明したのと同様に、比較例に係る半導体装置と比べると、ＨＡＳＴ不良を抑えることができると考えられる。また、コンタクトプラグＣＰＧが接触する箇所を含む領域に、ＨＡＳＴ不良を抑制し得る範囲内で層間絶縁膜ＢＰＺＨが残されていてもよいことから、層間絶縁膜ＢＰＺＨにエッチング処理を行う際のプロセスの制御を容易にすることができる。
【０１２７】
なお、各実施の形態における第２例に係る半導体装置では、層間絶縁膜ＢＰＺＨの端面を覆うように側壁絶縁膜が形成されることで、層間絶縁膜ＢＰＺＨ中のボロンが層間絶縁膜ＵＤＺ４へ拡散するのを確実に阻止することができる。
【０１２８】
また、各実施の形態に係る半導体装置では、メモリセルとして、ＳＲＡＭメモリセルを例に挙げて説明したが、たとえば、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリセルを備えた半導体装置についても適用することができる。また、ヒューズとしては、ＬＴヒューズを対象として説明したが、電源等を切り換えるヒューズについても、適用することができる。さらに、メモリセルに限られず、ボロンが添加された層間絶縁膜が配線間に埋め込まれる構造を備えた半導体装置にも適用することができる。
【０１２９】
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３１】
上述した実施の形態３は、以下の態様を含む。
（付記１）
半導体基板の主表面上に、一方向に延在する第１配線を含む配線を形成する工程と、
前記半導体基板を覆うように、第１ボロンを含有する第１層間絶縁膜を形成する工程を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記第１配線に接触する第１コンタクトプラグを含むコンタクトプラグを形成する工程と、
前記層間絶縁膜の表面に、前記第１コンタクトプラグに接触するヒューズを形成する工程と
を有し、
前記第１層間絶縁膜を形成する工程は、
前記第１層間絶縁膜を、第１膜厚をもって前記第１配線を覆うように形成する工程と、
前記第１コンタクトプラグが前記第１配線に接触する箇所を含む領域に位置する前記第１層間絶縁膜の部分を除去することにより、前記第１膜厚よりも薄い前記第２膜厚をもって前記第１配線を覆う部分を形成する工程と
を備え、
前記コンタクトプラグを形成する工程は、前記第２膜厚をもって前記第１配線を覆う前記第１層間絶縁膜の部分を貫通させて、前記第１コンタクトプラグを形成する工程を含む。
（付記２）
付記１に記載の半導体装置の製造方法であって、
前記半導体基板の前記主表面に、複数のメモリセルを形成する工程を備え、
前記第１層間絶縁膜を形成する工程は、複数の前記メモリセルを覆うように、前記第１層間絶縁膜を形成する工程を含み、
前記配線を形成する工程は、前記第１配線として、複数の前記メモリセルのうち、一のメモリセルに電気的に接続されるビット線を形成する工程を含む。
【符号の説明】
【０１３２】
ＳＵＢ  半導体基板、ＳＩ  素子分離絶縁膜、ＭＲ  メモリセル部、ＳＭＣ  ＳＲＡＭメモリセル、ＰＲ  周辺回路部、ＦＲ  ヒューズ部、ＦＵＳ  ヒューズ、ＤＴＲ１  ドライブトランジスタ、ＤＴＲ２  ドライブトランジスタ、ＡＴＲ１  アクセストランジスタ、ＡＴＲ２  アクセストランジスタ、ＳＤ  ソース／ドレイン領域、ＮＷＬ  ｎウェル、ＰＷＬ  ｐウェル、ＰＴＲ  トランジスタ、ＳＤ  ソース／ドレイン領域、ＵＤＺ１、ＵＤＺ２、ＵＤＺ３、ＵＤＺ４、ＵＤＺ５、ＵＤＺ６、ＵＤＺ７、ＵＤＺ８、ＵＤＺ９、ＵＤＺ１０、ＵＤＺ１１、ＵＤＺ１２、ＵＤＺ１３、ＵＤＺ１４  層間絶縁膜、ＢＳ  ポリシリコンプラグ、ＣＴＣ  コンタクト導電層、ＢＬ、／ＢＬ  ビット線、ＳＮ１、ＳＮ２  シリコン窒化膜、ＢＰＺＨ、ＢＰＺＬ  ＢＰＴＥＯＳ膜、ＳＣＨ  コンタクトホール、ＳＣ  ポリシリコンプラグ、２Ｇ  ローカル配線、ＤＢ、ＤＢＵ  ポリシリコンプラグ、ＬＴＲ  ロードトランジスタ、ＣＡＰ  キャパシタ、ＭＣＴＨ  コンタクトホール、ＭＣＴ  導電性プラグ、ＣＰＧＨ  コンタクトホール、ＣＰＧ  コンタクトプラグ、ＭＬ１  第１配線、ＭＬ２  第２配線、ＦＵＳ  ヒューズ、ＰＩＤ  ポリイミド膜、ＰＫＰ  パッド開口部、ＦＫＰ  ヒューズ開口部、ＴＨ１、ＴＨ２、ＴＨ３  厚さ、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４  フォトレジストパターン、ＡＬＢ１、ＡＬＢ２  アルミニウム膜、ＰＫ、ＦＫ  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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