(57)【特許請求の範囲】
【請求項１】
メディアアクセス制御層から入力されたパケットを外部装置へ送信する物理層と、
前記物理層に対してパケットの送信の許可又は不許可を指示する許可部と、
前記入力されたパケットの前記物理層による送信を監視し、前記物理層から送信された長さが所定のパケット長より短い予め決められた長さに達した場合、前記入力されたパケットの送信の不許可を前記許可部に指示し、前記物理層にエラーパケットを生成させ送信させる生成部と
を備えたことを特徴とするエラーパケット生成装置。
【請求項２】
前記生成部は、前記入力されたパケットが前記所定のパケット長よりも短い場合、当該入力されたパケットをパディングしない、請求項１に記載のエラーパケット生成装置。
【請求項３】
前記メディアアクセス制御層へ入力されたパケットが前記所定のパケット長よりも短い場合、当該入力されたパケットをパディングして前記所定のパケット長を有する正常なパケットに修正して前記物理層へ出力する修正部をさらに備えたことを特徴とする請求項１に記載のエラーパケット生成装置。
【請求項４】
前記メディアアクセス制御層と前記物理層とはGigabit  Media  Independent  Interface（ＧＭＩＩ）を用いて接続されていることを特徴とする請求項１〜３のいずれか一つに記載のエラーパケット生成装置。
【請求項５】
メディアアクセス制御層から物理層へパケットを入力し、
前記入力されたパケットの外部装置への送信を前記物理層に開始させ、
前記入力されたパケットの前記物理層による送信を監視し、前記物理層から送信された長さが所定のパケット長より短い予め決められた長さに達した場合、前記入力されたパケットの送信を不許可にし、前記物理層にエラーパケットを生成させ送信させる
ことを特徴とするエラーパケット生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラーパケット生成装置及びエラーパケット生成方法に関する。
【背景技術】
【０００２】
近年、様々な業務活動の中における情報システムの重要度はますます高まってきている。そのため、情報システムの信頼性を評価するシステム評価も重要となる。システム評価においては、様々な角度から情報システムの評価を行うことが望まれる。
【０００３】
そのようなシステム評価の一つとして、ＬＡＮ（Local  Area  Network）インタフェースでエラーパケットが発生した場合にシステムがどのような振る舞いをするかの検証がある。このような検証では、疑似的にエラーパケットを発生させ、発生させたエラーパケットをネットワーク及び情報通信機器に送信することで、エラーパケット発生時の通信システムの動作を検証することがある。
【０００４】
そこで、エラーパケットを発生させる方法の一つに、ＬＡＮ伝送路の中継部でエラーパケットを発生させる方法がある。例えば、ＬＡＮで接続される２つの情報通信機器のＬＡＮインタフェース間に、データを中継するエラーパケット生成装置を配置する。このエラーパケット生成装置は、ＭＡＣ（Media  Access  Control）インタフェースを利用したハードウェアとして実現される。エラーパケット生成装置は、ＭＡＣ層にパケットを通過させるために、ＭＡＣ副層の役割であるプリアンブルの付加やＩＦＧ（Inter  Frame  Gap）挿入などの機能を有する。これらの機能は、半導体に埋め込まれた既製品で実現することができる。このような特定の機能が埋め込まれた半導体は、ＩＰ（Intellectual  Property）コアと呼ばれる場合がある。これらの機能が埋め込まれた半導体を用いることで、エラーパケット生成装置は、イーサネット（登録商標）の規格に容易に適合させることができる。
【０００５】
さらに、情報通信機器では、データ処理を行うＩＰコアとイーサネットとをつなぐために、イーサネットの規格であるＭＩＩ（Media  Independent  Interface）やＧＭＩＩ（Gigabit  Media  Independent  Interface）といったインタフェースを用いる。近年では、イーサネットとの接続にＧＭＩＩが用いられることが増えてきている。
【０００６】
ここで、エラーパケットの一つとしてショートパケットがある。イーサネットでは、送信するパケットのサイズが最小で６４バイト（５１２ビット）として定めされている。ショートパケットとは、このイーサネット規格の６４バイト未満のデータ長を有するパケットである。
【０００７】
ここで、ＭＡＣ副層における処理を行うＩＰコアには、ショートパケットの入力を受けた場合に、パッドを挿入してデータ長を６４ビットにそろえる機能が備わっているものが多い。そのため、ショートパケットを送信するためにＭＡＣ層から６４バイト未満のパケットをＭＡＣ副層に入力しても、ＭＡＣ副層ではパッドが挿入され、パケットは６４バイトに揃えられてしまう。
【０００８】
なお、ショートパケットを用いてネットワークシステムの異常診断を行う従来技術がある。また、パッドの挿入を停止することでショートパケットを生成する従来技術がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２９９６９６号公報
【特許文献２】特開２０００−２６１４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＭＡＣ副層の機能を備え且つＧＭＩＩインタフェースを有する既成のＩＰコアには、パッドの挿入を無効にする機能は備わっていない。そのため、既成のＩＰコアを用いた場合、パッドの挿入を無効にしてショートパケットを生成することは困難である。また、ＭＡＣ副層の機能を備え且つＧＭＩＩインタフェースを有するＩＰコアに、パッドの挿入を無効にする機能を備えさせるためには、半導体の開発から行わなければならず、費用及び工程の煩雑さの面からショートパケットを容易に生成することは困難である。
【００１１】
開示の技術は、上記に鑑みてなされたものであって、ショートパケットを容易に生成するエラーパケット生成装置及びエラーパケット生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願の開示するエラーパケット生成装置及びエラーパケット生成方法は、一つの態様において、物理層は、メディアアクセス制御層から入力されたパケットを外部装置へ送信する。許可部は、前記物理層に対してパケットの送信の許可又は不許可を指示する。生成部は、前記入力されたパケットの前記物理層による送信を監視し、前記物理層から送信された長さが所定のパケット長より短い予め決められた長さに達した場合、前記入力されたパケットの送信の不許可を前記許可部に指示し、前記物理層にエラーパケットを生成させ送信させる。
【発明の効果】
【００１３】
本願の開示するエラーパケット生成装置及びエラーパケット生成方法の一つの態様によれば、ショートパケットを容易に生成することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施例に係るエラーパケット生成装置を配置した情報通信システムの構成図である。
【図２】図２は、実施例に係るエラーパケット生成装置のブロック図である。
【図３】図３は、ショートパケット生成回路の一例を表す回路ブロック図である。
【図４】図４は、送信パケットの遷移を説明するための図である。
【図５】図５は、プロトコル通信の各層におけるパケットの状態を説明するための図である。
【図６Ａ】図６Ａは、ＭＡＣ層処理部へ入力される信号を表す図である。
【図６Ｂ】図６Ｂは、ショートパケットの生成を行わない場合のＰＨＹ層処理部からの出力信号を表す図である。
【図６Ｃ】図６Ｃは、ショートパケットの生成を行った場合のＰＨＹ層処理部からの出力信号を表す図である。
【図７】図７は、実施例に係るエラーパケット生成装置のエラーパケットの生成処理のフローチャートである。
【発明を実施するための形態】
【００１５】
以下に、本願の開示するエラーパケット生成装置及びエラーパケット生成方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示するエラーパケット生成装置及びエラーパケット生成方法が限定されるものではない。
【実施例】
【００１６】
図１は、実施例に係るエラーパケット生成装置を配置した情報通信システムの構成図である。図１に示すように、本実施例に係る情報通信システムは、エラーパケット生成装置１、情報処理装置２及び３、並びに制御ＰＣ（Personal  Computer）４を有する。
【００１７】
情報処理装置２は、例えば、ルータ又はスイッチである。また、情報処理装置３は、サーバ又はスイッチである。ただし、情報処理装置２及び３は、一例であり、データの送受信をイーサネットを介して行う装置であれば、他のものでもよい。情報処理部２及び３は、パケットをエラーパケット生成装置１を介して他方の装置へ送信する。また、情報処理部２及び３は、他方の装置から送信されたパケットをエラーパケット生成装置１を介して受信する。
【００１８】
制御ＰＣ４は、例えばＵＳＢ（Universal  Serial  Bus）ポートなどを介してエラーパケット生成装置１と接続される。
【００１９】
エラーパケット生成装置１は、情報処理装置２及び３とイーサネットで接続される。すなわち、エラーパケット生成装置１は、イーサネット上で情報処理装置２及び３間のデータの送受信を中継する。このように、エラーパケット生成装置１は、２つの情報処理装置の間に挿入される。エラーパケット生成装置１は、情報処理装置２又は３から受信した受信パケットをショートパケットに変換して、他方の装置へ送信する。
【００２０】
次に、図２を参照して、エラーパケット生成装置１についてさらに詳細に説明する。図２は、実施例に係るエラーパケット生成装置のブロック図である。図２に示すように、本実施例に係るエラーパケット生成装置１は、制御ＰＣインタフェース１０１、統括制御部１０２、ネットワーク層処理部１０３、ＭＡＣ層処理部１０４、ＰＨＹ（Physical）層処理部１０６を有する。さらに、エラーパケット生成装置１は、ＳＯＦ（Start  Of  Flame）検出部１０７、クロックカウント部１０８、イネーブル信号制御部１０９、ネットワーク層処理部１１０、ＭＡＣ層処理部１１１及びＰＨＹ層処理部１１３を有する。
【００２１】
そして、ＭＡＣ層処理部１０４とＰＨＹ層処理部１０６とは、ＧＭＩＩインタフェース１０５を接続インタフェースとする。また、ＭＡＣ層処理部１１１とＰＨＹ層処理部１１３とは、ＧＭＩＩインタフェース１０５を接続インタフェースとする。
【００２２】
制御ＰＣ４は、操作者からの指示により、ショートパケットの生成の開始を指示する起動指示、ショートパケットの生成の停止を指示する停止指示及び生成するショートパケットのデータ長の指示を統括制御部１０２へ出力する。以下では、操作者により指定された生成するショートパケットのデータ長を「指定長」という場合がある。
【００２３】
制御ＰＣインタフェース１０１は、制御ＰＣ４との接続のためのインタフェースである。制御ＰＣインタフェース１０１は、起動指示、停止指示及び指定長の情報を制御ＰＣ４から受信する。そして、制御ＰＣインタフェース１０１は、受信した起動指示、停止指示及び指定長の情報を統括制御部１０２へ出力する。制御ＰＣインタフェース１０１は、ＡＳＩＣ（Application  Specific  Integrated  Circuit）やＦＰＧＡ（Field  Programmable  Gate  Array）などの集積回路で実現される。
【００２４】
統括制御部１０２は、起動指示の入力を制御ＰＣインタフェース１０１から受けると、ＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９を起動させる。また、統括制御部１０２は、停止指示の入力を制御ＰＣインタフェース１０１から受けると、ＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９の動作を停止させる。統括制御部１０２は、ＡＳＩＣやＦＰＧＡなどの集積回路で実現される。
【００２５】
ＰＨＹ層処理部１０６及び１１３は、接続先が異なるだけで同じ機能を有している。そこで、ＰＨＹ層処理部１０６を例に説明する。
【００２６】
ＰＨＹ層処理部１０６は、情報処理装置２との間の物理コネクションの確立、維持及び解放のための処理を行う。ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を用いてＭＡＣ層処理部１０４に接続する。そして、ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を介してＭＡＣ層処理部１０４との間で信号の送受信を行う。
【００２７】
具体的には、ＰＨＹ層処理部１０６は、電気又は光などの物理規格を満足する信号である受信パケットを情報処理装置２から受信する。そして、ＰＨＹ層処理部１０６は、受信パケットを変換してＧＭＩＩの電気規格を満足する信号に変換する。その後、ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を介して受信イネーブル信号及び受信クロックをＭＡＣ層処理部１０４へ出力する。さらに、ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を介して、ＧＭＩＩの電気規格を満足するように変換した受信パケットをＭＡＣ層処理部１０４に送信する。
【００２８】
また、ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を介して送信クロックをＭＡＣ層処理部１０４へ出力する。その後、ＰＨＹ層処理部１０６は、送信クロックに基づいて送信されたＧＭＩＩの電気規格を満たす信号である送信パケットの入力を、ＧＭＩＩインタフェース１０５を介してＭＡＣ層処理部１０４から受ける。また、ＰＨＹ層処理部１０６は、ＧＭＩＩインタフェース１０５を介して送信イネーブル信号の入力をＭＡＣ層処理部１０４から受ける。
【００２９】
そして、ＰＨＹ層処理部１０６は、送信パケットを受信したタイミングで送信イネーブル信号を受信している場合、そのタイミングで受信した送信パケットを電気又は光などの物理規格を満足する信号に変換する。その後、ＰＨＹ層処理部１０６は、物理規格を満足するように変換した送信パケットを情報処理装置２へ送信する。これに対して、送信パケットを受信したタイミングで送信イネーブル信号を受信していない場合、ＰＨＹ層処理部１０６は、そのタイミングで受信した送信パケットを破棄する。ＰＨＹ層処理部１０６は、ＬＳＩ（Large  Scale  Integration）などの集積回路により実現される。このＰＨＹ層処理部１０６が、「送信部」の一例にあたる。
【００３０】
ＧＭＩＩインタフェース１０５及び１１２は、同じ機能を有する。そこで、以下では、ＧＭＩＩインタフェース１０５を例に説明する。ＧＭＩＩインタフェース１０５は、ＭＡＣ層処理部１０４とＰＨＹ層処理部１０６とを結ぶインタフェースである。
【００３１】
ＧＭＩＩインタフェース１０５は、受信イネーブル信号の入力をＰＨＹ層処理部１０６から受ける。そして、ＧＭＩＩインタフェース１０５は、受信した受信イネーブル信号をＭＡＣ層処理部１０４へ送信する。また、ＧＭＩＩインタフェース１０５は、受信パケットの入力をＰＨＹ層処理部１０６から受ける。そして、ＧＭＩＩインタフェース１０５は、受信した受信パケットをＭＡＣ層処理部１０４へ送信する。さらに、ＧＭＩＩインタフェース１０５は、受信クロックの入力をＰＨＹ層処理部１０６から受ける。そして、ＧＭＩＩインタフェース１０５は、受信した受信クロックをＭＡＣ層処理部１０４へ送信する。
【００３２】
また、ＧＭＩＩインタフェース１０５は、送信クロックの入力をＰＨＹ層処理部１０６から受ける。そして、ＧＭＩＩインタフェース１０５は、送信クロックをＭＡＣ層処理部１０４へ出力する。
【００３３】
そして、ＧＭＩＩインタフェース１０５は、送信イネーブル信号の入力をＭＡＣ層処理部１０４から受ける。また、ＧＭＩＩインタフェース１０５は、送信イネーブル信号の送信許可又は停止の制御をイネーブル信号制御部１０９から受ける。送信イネーブル信号の送信許可をイネーブル信号制御部１０９から受けた場合、ＧＭＩＩインタフェース１０５は、送信イネーブル信号をＰＨＹ層処理部１０６へ出力する。また、送信イネーブル信号の停止の制御をイネーブル信号制御部１０９から受けた場合、ＧＭＩＩインタフェース１０５は、受信した送信イネーブル信号を破棄する。
【００３４】
また、ＧＭＩＩインタフェース１０５は、送信クロックに基づいて送信された、送信パケットの入力をＭＡＣ層処理部１０４から受ける。そして、ＧＭＩＩインタフェース１０５は、受信した送信パケットをＰＨＹ層処理部１０６へ出力する。このＧＭＩＩインタフェース１０５が、「許可部」の一例にあたる。
【００３５】
ＭＡＣ層処理部１０４及び１１１は、同じ機能を有している。そこで、以下では、ＭＡＣ層処理部１０４を例に説明する。ＭＡＣ層処理部１０４は、ＧＭＩＩインタフェース１０５を用いてＰＨＹ層処理部１０６に接続する。
【００３６】
ＭＡＣ層処理部１０４は、ＧＭＩＩインタフェース１０５を介して受信イネーブル信号の入力をＰＨＹ層処理部１０６から受ける。さらに、ＭＡＣ層処理部１０４は、ＧＭＩＩインタフェース１０５を介して受信クロックの入力をＰＨＹ層処理部１０６から受ける。
【００３７】
そして、ＭＡＣ層処理部１０４は、受信イネーブル信号を受信した場合、受信クロックを用いて、ＧＭＩＩインタフェース１０５を介してＰＨＹ層処理部１０６から送信された受信パケットを受信する。その後、ＭＡＣ層処理部１０４は、受信パケットのビット列を分解してプリアンブル及びＳＦＤ（Start  Frame  Delimiter）を含む制御情報を削除する。その後、ＭＡＣ層処理部１０４は、ヘッダ及びデータをネットワーク層処理部１０３へ送信する。
【００３８】
また、ＭＡＣ層処理部１０４は、ＳＯＦ（Start  Of  Frame）、ヘッダ、データ及びＥＯＦ（End  Of  Frame）の入力をネットワーク層処理部１０３から受ける。そして、ＭＡＣ層処理部１０４は、受信したＳＯＦ、ヘッダ、データ及びＥＯＦにプリアンブル及びＳＦＤを付加する。さらに、ＭＡＣ層処理部１０４は、ＩＦＧ（Inter  Frame  Gap）の挿入などを行い送信パケットを生成する。この時、データがイーサネットで規定されたデータ長の下限である６４バイト未満の場合、ＭＡＣ層処理部１０４は、受信したデータに空のデータを付加するといったパディングを行い、データを６４バイトのデータ長に修正する。そして、ＭＡＣ層処理部１０４は、ＧＭＩＩインタフェース１０５を介して、生成した送信パケットをＰＨＹ層処理部１０６へ送信する。ＭＡＣ層処理部１０４は、ＩＰコアにより実現される。このＭＡＣ層処理部１０４が、「データ修正部」の一例にあたる。６４バイトは、下限データ長の一例である。
【００３９】
ネットワーク層処理部１０３は、ヘッダ及びデータの入力をＭＡＣ層処理部１０４から受ける。そして、ネットワーク層処理部１０３は、データの伝送経路選択やパケットの品質制御を行う。その後、ネットワーク層処理部１０３により処理が施された情報処理装置２からの信号は、ネットワーク層処理部１１０、ＭＡＣ層処理部１１１、ＧＭＩＩインタフェース１１２及びＰＨＹ層処理部１１３を介して情報処理装置３へ送信される。
【００４０】
また、ネットワーク層処理部１０３は、情報処理装置３が送出した信号を、ネットワーク層処理部１１０、ＭＡＣ層処理部１１１、ＧＭＩＩインタフェース１１２及びＰＨＹ層処理部１１３を介して受信する。そして、ネットワーク層処理部１０３は、情報処理装置２へデータを送信するため、データの伝送経路選択やパケットの品質制御を行った後、ヘッダ及びデータをＭＡＣ層処理部１０４へ送信する。ネットワーク層処理部１０３は、ＡＳＩＣやＦＰＧＡなどの集積回路で実現される。
【００４１】
次に、ＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９について説明する。ＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９は、いずれも情報処理装置２又は３へ送られる信号に対しての処理を行う。そこで、以下では、ネットワーク層処理部１０３、ＭＡＣ層処理部１０４、ＧＭＩＩインタフェース１０５及びＰＨＹ層処理部１０６に対する処理におけるＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９の動作について説明する。ただし、ネットワーク層処理部１１０、ＭＡＣ層処理部１１１、ＧＭＩＩインタフェース１１２及びＰＨＹ層処理部１１３に対しても、ＳＯＦ検出部１０７、クロックカウント部１０８及びイネーブル信号制御部１０９は、同様に動作する。
【００４２】
ＳＯＦ検出部１０７は、統括制御部１０２から起動命令を受けると、ネットワーク層処理部１０３からＭＡＣ層処理部１０４へ送信される信号の監視を開始する。そして、ＳＯＦ検出部１０７は、統括制御部１０２からＭＡＣ層処理部１０４へＳＯＦが送信されたことを検出すると、クロックカウント部１０８にＳＯＦの検出を通知する。
【００４３】
また、ＳＯＦ検出部１０７は、統括制御部１０２から停止命令を受けると、ネットワーク層処理部１０３からＭＡＣ層処理部１０４へ送信される信号の監視を停止する。ＳＯＦ検出部１０７は、ＡＳＩＣやＦＰＧＡなどの集積回路で実現される。
【００４４】
クロックカウント部１０８は、クロックをカウントするクロックカウンタを有している。クロックカウント部１０８は、統括制御部１０２から起動命令を受けると、起動した後自己が有するクロックカウンタを０にセットする。さらに、クロックカウント１０８は、指定長を統括制御部１０２から取得する。
【００４５】
クロックカウント部１０８は、送信クロックの入力をＭＡＣ層処理部１０４から受ける。その後、ＳＯＦ検出部１０７からＳＯＦの検出の通知を受けると、１クロック毎にクロックカウンタを１つインクリメントしてクロックのカウントを開始する。そして、クロックカウンタが指定長に達すると、イネーブル信号の停止をイネーブル信号制御部１０９に指示する。
【００４６】
また、クロックカウント部１０８は、統括制御部１０２から停止命令を受けると、動作を停止する。クロックカウント部１０８は、ＡＳＩＣやＦＰＧＡなどの集積回路で実現される。
【００４７】
イネーブル信号制御部１０９は、統括制御部１０２から起動命令を受けると、起動した後、ＧＭＩＩインタフェース１０５に対してイネーブル信号の送信を許可する。その後、イネーブル信号制御部１０９は、イネーブル信号の停止の指示をクロックカウント部１０８から受信すると、ＧＭＩＩインタフェース１０５によるイネーブル信号の送信を停止させる。その後、ＭＡＣ層処理部１０４からＰＨＹ層処理部１０６への送信パケットの送信が終了した後、イネーブル信号制御部１０９は、ＧＭＩＩインタフェース１０５に対してイネーブル信号の送信を許可する。
【００４８】
また、イネーブル信号制御部１０９は、統括制御部１０２から停止命令を受けると、動作を停止する。このイネーブル信号制御部１０９が、「異常信号生成部」の一例にあたる。
【００４９】
次に、図３を参照して、ショートパケット生成回路の一例について説明する。図３は、ショートパケット生成回路の一例を表す回路ブロック図である。図３では、通信プロトコルの階層を用いて送信パケットの移動を表している。ＭＡＣ層１１及びＭＡＣ副層１２は、ＭＡＣ層処理部１０４による処理が行われる階層である。また、ＰＨＹ層１３は、ＰＨＹ層処理部１０６による処理が行われる階層である。
【００５０】
ＭＡＣ層１１には、上位層からクロック（ｃｌｏｃｋ）、データ（ｄａｔａ）、ＳＯＦ、ＥＯＦ、ソース側準備完了信号（ｓｃｒ＿ｒｄｙ：source_ready）、デスティネーション側準備完了信号（ｄｓｔ＿ｒｄｙ：destination_ready）が入力される。
【００５１】
ＭＡＣ層１１は、ソース側準備完了信号及びデスティネーション側準備完了信号を受信することで、データの転送を開始する。
【００５２】
ＭＡＣ層１１及びＭＡＣ副層１２において、受信したデータに対するプリアンブル及びＳＦＤの付加が行われる。さらに、ＭＡＣ副層１２において、受信したデータに対するパディングが行われる。これにより、６４バイト未満のデータは、６４バイトに揃えられる。
【００５３】
ＭＡＣ副層１２とＰＨＹ層１３とは、ＧＭＩＩを用いて接続される。ＰＨＹ層１３からＭＡＣ副層１２へ、送信クロック（ｔｘｃｌｋ：transmit  clock）が送信される。そして、送信クロックを用いて、送信イネーブル信号（ｔｘｅｎ：transmit  enable）及び送信パケット（ｔｘｄ：transmit  data）がＭＡＣ副層１２から送信される。
【００５４】
ここで、図３では、イネーブル信号制御部１０９はＡＮＤ回路１５０で構成されている。ここでは、イネーブル信号制御部１０９をＡＮＤ回路１５０として説明する。ＡＮＤ回路１５０は、クロックカウント部１０８がクロックのカウントをしている間は、クロックカウント部１０８からＨｉｇｈの信号の入力を受ける。この場合、ＡＮＤ回路１５０は、入力された送信イネーブル信号をそのままＰＨＹ層１３へ出力する。
【００５５】
次に、クロックカウント部１０８がイネーブル信号の停止を指示した場合、ＡＮＤ回路１５０は、クロックカウント部１０８からＬｏｗの信号の入力を受ける。この場合、ＡＮＤ回路１５０は、送信イネーブル信号の出力を停止する。
【００５６】
ＰＨＹ層１３には、ＭＡＣ副層１２から６４バイト以上の送信パケットが入力される。しかし、ＰＨＹ層１３は、送信パケットの受信中に送信イネーブル信号が停止される。その場合、送信イネーブル信号の入力が停止されると、ＰＨＹ層１３からの送信パケットの出力は停止する。すなわち、ＰＨＹ層１３から出力される送信パケット（ＴＸ：Transmit）は、６４バイト未満のデータ長となりショートパケットとなる。
【００５７】
次に、図４を参照して、データの通常送信時及びショートパケット作成時の送信パケットの遷移をまとめて説明する。図４は、送信パケットの遷移を説明するための図である。ここでも、通信プロトコルの階層を用いて送信パケットの移動を表している。
【００５８】
例えば、パケット１４が６４バイト以上のデータ長を有するパケットの場合を説明する。パケット１４は、ＭＡＣ層１１及びＭＡＣ副層１２でプリアンブル及びＳＦＤが付加される。そして、処理が施されたパケットは、ＭＡＣ副層１２からＧＭＩＩインタフェース１０５を介してＰＨＹ層１３へ送られる。そして、６４バイト以上のデータ長を有するパケット１５がＰＨＹ層１３から出力される。
【００５９】
次に、パケット１４が６４バイト未満のデータ長を有するパケットの場合を説明する。例えば、本実施例に係るエラーパケットの生成方法を用いない場合を考える。パケット１４は、ＭＡＣ層１１及びＭＡＣ副層１２でプリアンブル及びＳＦＤが付加される。さらに、パケット１４は、ＭＡＣ副層１２でパディングの処理を受けて、６４バイトのデータ長に修正される。そして、６４バイトのデータ長となったパケットは、ＰＨＹ層１３に送られる。その後、６４バイトのデータ長を有するパケット１５がＰＨＹ層１３から出力される。この場合、パケット１５は、イーサネットの規格内のパケットである。
【００６０】
これに対して、本実施例に係るエラーパケットの生成方法を用いた場合を考える。パケット１４は、ＭＡＣ層１１及びＭＡＣ副層１２でプリアンブル及びＳＦＤが付加される。さらに、パケット１４は、６４バイト未満であればＭＡＣ副層１２でパディングの処理を受けて、６４バイトのデータ長に修正される。そして、６４バイトのデータ長となったパケットが、ＭＡＣ副層１２からＧＭＩＩインタフェース１０５を用いて出力される。しかし、ＧＭＩＩインタフェース１０５は、送信パケットのうち指定長のデータが出力された時点で、送信イネーブル信号を停止する。これにより、送信パケットのうち指定長のデータ長を有するパケットとしてパケット１５がＰＨＹ層１３から出力される。パケット１５のデータ長は６４ビットより短い。すなわち、ＰＨＹ層１３からイーサネット規格外のショートパケットが出力される。
【００６１】
次に、図５を参照して、プロトコル通信の各層におけるパケットの状態をまとめて説明する。図５は、プロトコル通信の各層におけるパケットの状態を説明するための図である。
【００６２】
ネットワーク層からＭＡＣ層に向けては、ＳＯＦ２０１、ヘッダ及びデータを含むデータ部２０２及びＥＯＦ２０３を有するパケットが送信される。
【００６３】
そして、ＭＡＣ層及びＭＡＣ副層において、パケットに対してプリアンブル２０４及びＳＦＤ２０５が付加される。さらに、データ部２０２のデータ長が６４バイト未満の場合、ＭＡＣ副層において、データ部２０２に対してパディングが行われる。そして、６４ビット以上のデータ部２０２を有するパケットがＰＨＹ層に送信される。
【００６４】
その後、本実施例に係るエラーパケットの生成方法を用いなければ、ＰＨＹ層に入力されたパケットは物理変換を受けた後に情報処理装置２に向けて出力される。すなわち、イーサネット規格内のパケットが出力される。
【００６５】
これに対して、本実施例に係るエラーパケット生成方法を用いた場合、ＰＨＹ層に入力された後にパケットのうち指定長分の信号のみが情報処理装置２に向けて出力される。すなわち、本実施例に係るエラーパケット生成装置１は、イーサネット規格外のパケットを出力することができる。
【００６６】
次に、図６Ａ〜Ｃを参照して、ＰＨＹ層処理部１０６から出力される信号について説明する。図６Ａは、ＭＡＣ層処理部へ入力される信号を表す図である。図６Ａの最上段の波形は、ネットワーク層処理部１０３からＭＡＣ層処理部１０４へ入力されるクロックを表している。その下の段の波形は、ネットワーク層処理部１０３からＭＡＣ層処理部１０４へ入力されるデータを表している。その下の段の波形はＭＡＣ層処理部１０４へのＳＯＦの入力波形である。最下段の波形はＭＡＣ層処理部１０４へのＥＯＦの入力波形である。
【００６７】
また、図６Ｂは、ショートパケットの生成を行わない場合のＰＨＹ層処理部からの出力信号を表す図である。図６Ｂの最上段の波形は、ＭＡＣ層処理部１０４に入力される送信クロックを表している。その下の段の波形は、ＭＡＣ層処理部１０４から出力される送信イネーブル信号を表している。その下の段の波形は、ＭＡＣ層処理部１０４から出力されるデータを表している。最下段の波形はＰＨＹ層処理部１０６から出力されるパケットを表している。
【００６８】
また、図６Ｃは、ショートパケットの生成を行った場合のＰＨＹ層処理部からの出力信号を表す図である。図６Ｃの最上段の波形は、ＭＡＣ層処理部１０４に入力される送信クロックを表している。その下の段の波形は、ＭＡＣ層処理部１０４から出力される送信イネーブル信号を表している。その下の段の波形は、ＭＡＣ層処理部１０４から出力されるデータを表している。最下段の波形はＰＨＹ層処理部１０６から出力されるパケットを表している。
【００６９】
図６Ａに示すように、ＭＡＣ層処理部１０４は、ＳＯＦを受信した後にデータ３０１を受信し、最後にＥＯＦを受信する。ここで、ＭＡＣ層処理部１０４が受信したデータ３０１は、図６Ａに示すようにヘッダ及びデータを合わせて６４バイトのサイズを有する。
【００７０】
ＭＡＣ層処理部１０４は、１バイトのＳＯＦ、６バイトのプリアンブル、１バイトのＳＦＤ及び１バイトのＥＯＦを受信したデータ３０１に付加し、６４バイト長のパケットを生成する。そして、ＭＡＣ層処理部１０４は、生成したパケットをＧＭＩＩインタフェース１０５を介してＰＨＹ層処理部１０６へ送信する。
【００７１】
次に、図６Ｂを参照して、図６Ａで示す信号がＭＡＣ層処理部１０４に入力されたときの、ショートパケットの生成を行わない場合のＰＨＹ層処理部１０６からの出力信号について説明する。ショートパケットの生成を行わない場合、ＰＨＹ層処理部１０６は、パケットの最初から最後まで送信イネーブル信号を受信する。すなわち、ＰＨＹ層処理部１０６は、タイミング３２１で送信イネーブル信号の受信を開始し、その後、ＳＯＦ、プリアンブル及びＳＦＤに続いてデータ３０２を出力する。この場合、ＰＨＹ層処理部１０６は、パケットの最初から最後まで送信イネーブル信号を受信するので、ＭＡＣ層処理部１０４が受信したデータ３０１と同じ６４バイトのデータ３０２を出力する。そして、ＰＨＹ層処理部１０６は、タイミング３２２で送信イネーブル信号の入力を受けなくなる。その後、ＰＨＹ層処理部１０６は、送信イネーブル信号の入力が停止した直後の１クロックでＥＯＦ３２３を出力し、パケットの出力を完了する。
【００７２】
次に、図６Ｃを参照して、図６Ａで示す信号がＭＡＣ層処理部１０４に入力されたときの、ショートパケットの生成が行われた場合のＰＨＹ層処理部１０６からの出力信号について説明する。ここでは、１４バイトのショートパケットの作成が指示された場合で説明する。ＰＨＹ層処理部１０６は、タイミング３３１で送信イネーブル信号の受信を開始し、その後、ＳＯＦ、プリアンブル及びＳＦＤに続いてデータ３０３を出力する。この場合、１３バイト分のデータが出力されたタイミング３３２で、ＰＨＹ層処理部１０６は、送信イネーブル信号の入力を受けなくなる。その後、ＰＨＹ層処理部１０６は、送信イネーブル信号の入力が停止した直後の１クロックで１バイト分のデータ３３３を出力し、パケットの出力を完了する。この場合、データ３０３は、図６Ｃに示すように１４バイトしかない。すなわち、ＰＨＹ層処理部１０６は、イーサネットの規格外の１４バイトのショートパケットを出力する。
【００７３】
次に、図７を参照して、本実施例に係るエラーパケット生成装置１のエラーパケットの生成処理の流れについて説明する。図７は、実施例に係るエラーパケット生成装置のエラーパケットの生成処理のフローチャートである。
【００７４】
ＳＯＦ検出部１０７は、ネットワーク層処理部１０３からＭＡＣ層処理部１０４へ送信される信号からＳＯＦを検出する（ステップＳ１）。ＳＯＦ検出部１０７は、ＳＯＦを検出すると、ＳＯＦの検出をクロックカウント部１０８に通知する。
【００７５】
クロックカウント部１０８は、ＳＯＦ検出部１０７からのＳＯＦの検出の通知を受けて、クロック数のカウントを開始する（ステップＳ２）。
【００７６】
クロックカウント部１０８は、ＭＡＣ層処理部１０４からＰＨＹ層処理部１０６へ送信されたデータ長が指定長と一致したか否かを判定する（ステップＳ３）。カウントが指定長と一致していない場合（ステップＳ３：否定）、クロックカウント部１０８は、カウントが指定長と一致するまで待機する。
【００７７】
これに対して、カウントが指定長と一致した場合（ステップＳ３：肯定）、クロックカウント部１０８は、送信イネーブル信号の停止をイネーブル信号制御部１０９に指示する。イネーブル信号制御部１０９は、送信イネーブル信号の停止の指示を受けて、ＧＭＩＩインタフェース１０５から出力される送信イネーブル信号をＯＦＦにして、送信イネーブル信号の送信を停止させる（ステップＳ４）。
【００７８】
以上に説明したように、本実施例に係るエラーパケット生成装置は、ＭＡＣ層の機能を有する既成のＩＰコアを結ぶＧＭＩＩインタフェースにおける送信イネーブル信号を停止することでショートパケットを生成する。すなわち、単にＧＭＩＩインタフェースの送信イネーブル信号を停止するだけなので、ＭＡＣ層の機能を有するＩＰコアに手を加えることなくショートパケットの生成が行え、簡素な回路設計でショートパケットの生成が可能となり、容易にショートパケットを生成することができる。また、ＭＡＣ層以上の上位階層において短いパケットを生成しなくてもよいため、回路設計の複雑化を避けることができる。
【符号の説明】
【００７９】
１  エラーパケット生成装置
２，３  情報処理装置
４  制御ＰＣ
１０１  制御ＰＣインタフェース
１０２  統括制御部
１０３，１１０  ネットワーク層処理部
１０４，１１１  ＭＡＣ層処理部
１０５，１１２  ＧＭＩＩインタフェース
１０６，１１３  ＰＨＹ層処理部
１０７  ＳＯＦ検出部
１０８  クロックカウント部
１０９  イネーブル信号制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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