(57)【特許請求の範囲】
【請求項１】
半導体基体の上部に設けられた拡散抵抗領域と、前記半導体基体及び前記拡散抵抗領域から絶縁膜を介して絶縁分離された薄膜抵抗層とが、交互に直列接続され、かつ交互に並列配置された抵抗素子を備え、
前記薄膜抵抗層と前記拡散抵抗領域とは、中継配線を介して電気的に接続され、
前記抵抗素子は、渦巻状に周回していることを特徴とする半導体装置。
【請求項２】
前記抵抗素子は、前記薄膜抵抗層と前記拡散抵抗領域とが周回ごとに入れ替わる構成になっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜抵抗層は、前記半導体基体の上面上に前記絶縁膜を介して設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基体は上面に溝を有し、
前記薄膜抵抗層は、前記溝の内部に前記絶縁膜を介して設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体基体の上部に設けられ、前記拡散抵抗領域とは反対導電型で構成されたウエル領域を更に備え、
前記拡散抵抗領域は、前記ウエル領域の内部に設けられていることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記半導体基体の上部に設けられた第１主電極領域と、前記半導体基体の上部に設けられた第２主電極領域と、前記抵抗素子と対向するようにして前記半導体基体の上部に設けられ、前記拡散抵抗領域とは反対導電型で構成されたドリフト領域とを有する能動素子を更に備え、
前記拡散抵抗領域は、前記ドリフト領域の内部に設けられていることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項７】
前記能動素子は、前記第１主電極領域と前記第２主電極領域との間となる前記抵抗素子のパターンの外側において前記半導体基体の上面上にゲート絶縁膜を介して設けられた制御電極を更に有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体基体の上面上に設けられた第１主電極端子と、
前記上面上において前記第１主電極端子を囲む位置に前記第１主電極端子から離間して設けられた第２主電極端子と、
を更に備え、
前記抵抗素子は、前記第１主電極端子を取り囲むようにして渦巻状に周回していることを特徴とする請求項５又は請求項６に記載の半導体装置。
【請求項９】
前記抵抗素子は、一端側が前記第１主電極端子に接続され、他端側が前記第２主電極端子に接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
基準電位が印加されるグランド端子と、
前記第１主電極領域にレベルシフト抵抗を介して接続され、前記基準電位とは異なる第１電位が印加される第１端子と、
前記基準電位及び前記第１電位とは異なる第２電位が印加される第２端子と、
を更に備え、
前記抵抗素子の一端側は前記第２端子に接続され、
前記抵抗素子の他端側及び前記第２主電極領域はグランド端子にそれぞれ接続されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項１１】
基準電位が印加されるグランド端子と、
前記第１主電極領域にレベルシフト抵抗を介して接続され、前記基準電位とは異なる第１電位が印加される第１端子と、
前記基準電位及び前記第１電位とは異なる第２電位が印加される第２端子と、
を更に備え、
前記抵抗素子の一端側は前記第１端子に接続され、
前記抵抗素子の他端側及び前記第２主電極領域はグランド端子にそれぞれ接続されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高抵抗の抵抗素子を備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴなどのパワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイ）や液晶パネルなどのＦＰＤ（フラットパネルディスプレイ）の電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。
この種のパワーデバイスの駆動及び制御には高耐圧ＩＣが用いられている。近年ではＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ１００Ｖ、２００Ｖの民生用電源からＡＣ４００Ｖの産業用電源などに用いられる１００Ｖから１２００Ｖまでの耐圧クラスの高耐圧ＩＣ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が実用化されている。
【０００３】
高耐圧ＩＣにおいては、耐圧を担う箇所の耐圧構造部に、高抵抗性ポリシリコン薄膜で形成された抵抗素子を容量性フィールドプレート（ＭＦＦＰ）や抵抗性フィールドプレート（ＲＦＰ）として備えている場合が多い。この容量性フィールドプレートや抵抗性フィールドプレートは、半導体表面の空乏層における電界集中を緩和させる働きを持つため、高い耐圧を安定的に確保することができる。
【０００４】
このようなフィールドプレートにおいては様々な構造のものが報告されている。例えば、特許文献１には、抵抗性フィールドプレートを薄膜抵抗層で形成するのではなく、半導体層表面の拡散領域を利用して抵抗性フィールドプレートを形成したフィールドプレート構造が開示されている。また、特許文献２には、半導体層に渦巻状の溝を設け、この渦巻状の溝に絶縁膜を介して薄膜抵抗層からなる抵抗性フィールドプレートを埋め込んだフィールドプレート構造が開示されている。また、特許文献３には、同心円状のメタル層とそれらを接続する薄膜抵抗層とで抵抗性フィールドプレートを形成した２層フィールドプレート構造が開示されている。
【０００５】
ところで、高耐圧ＩＣの耐圧構造部に抵抗性フィールドプレートを設けた場合、半導体層表面の空乏層に対する電位の強制力が強く、容量性フィールドプレートと比較して信頼性は高いが、高電圧を印加した際のリーク電流は数μＡから数十μＡとなり容量性フィールドプレートと比較して大きい。このリーク電流が大きいことは、高耐圧ＩＣにおいて高電圧端子からグランド端子へのリーク電流が大きいことを意味し、ＩＣの消費電力が大きくなってしまう。したがって、高耐圧構造部に抵抗性フィールドプレートを用いる場合には、リーク電流を小さくすることが求められる。
【０００６】
リーク電流を小さくするためには、単純に抵抗性フィールドプレートの巻き数を増やし、実効長を長くして総抵抗値を大きくすればよい。しかしながら、従来の抵抗性フィールドプレートは巻き数に応じて平面サイズが大型化し、これに伴い半導体チップ、すなわち高耐圧ＩＣも大型化するので、１枚の半導体ウエハから取得できるチップ取得率が低下し、コストアップになる。
そこで、本発明者らは、従来の抵抗性フィールドプレートが薄膜抵抗層や拡散抵抗領域のみで構成されていることに着目し、本発明をなした。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−３３２１７３号公報
【特許文献２】特開２０１３−１８７２４０号公報
【特許文献３】特開２００３−８００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、半導体装置の大型化を抑制しつつ、抵抗素子の高抵抗化を図ることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の一態様に係る半導体装置は、半導体基体の上部に設けられた拡散抵抗領域と、半導体基体及び拡散抵抗領域から絶縁膜を介して絶縁分離された薄膜抵抗層とが、交互に直列接続され、かつ交互に並列配置された抵抗素子を備える。
本発明の上記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【発明の効果】
【００１０】
本発明によれば、半導体装置の大型化を抑制しつつ、抵抗素子の高抵抗化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図２】図１の点線で囲んだ領域を拡大した拡大平面図である。
【図３】図１のIIａ−IIａ線に沿った断面構造を示す要部断面図である。
【図４】図２のIIｂ−IIｂ線に沿った断面構造を示す要部断面図である。
【図５】図２のIIｃ−IIｃ線に沿った断面構造を示す要部断面図である。
【図６】図２のIIｄ−IIｄ線に沿った断面構造を示す要部断面図である。
【図７】図２のIIｅ−IIｅ線に沿った断面構造を示す要部断面図である。
【図８】図２のIIｆ−IIｆ線に沿った断面構造を示す要部断面図である。
【図９】図２のIIｇ−IIｇ線に沿った断面構造を示す要部断面図である。
【図１０】図２のIIｈ−IIｈ線に沿った断面構造を示す要部断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図１２】図１１の点線で囲んだ領域を拡大した拡大平面図である。
【図１３】図１１のIIIａ−IIIａ線に沿った断面構造を示す要部断面図である。
【図１４】図１２のIIIｂ−IIIｂ線に沿った断面構造を示す要部断面図である。
【図１５】図１２のIIIｈ−IIIｈ線に沿った断面構造を示す要部断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図１７】図１６の点線で囲んだ領域を拡大した拡大平面図である。
【図１８】図１６のIVａ−IVａ線に沿った断面構造を示す要部断面図である。
【図１９】図１７のIVｂ−IVｂ線に沿った断面構造を示す要部断面図である。
【図２０】図１７のIVｈ−IVｈ線に沿った断面構造を示す要部断面図である。
【図２１】本発明の第４の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図２２】図２１の点線で囲んだ領域を拡大した拡大平面図である。
【図２３】図２１のＶａ−Ｖａ線に沿った断面構造を示す要部断面図である。
【図２４】図２２のＶｂ−Ｖｂ線に沿った断面構造を示す要部断面図である。
【図２５】図２２のＶｈ−Ｖｈ線に沿った断面構造を示す要部断面図である。
【図２６】本発明の第５の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図２７】図２６の点線で囲んだ領域を拡大した拡大平面図である。
【図２８】図２６のVIａ−VIａ線に沿った断面構造を示す要部断面図である。
【図２９】図２７のVIｂ−VIｂ線に沿った断面構造を示す要部断面図である。
【図３０】図２７のVIｈ−VIｈ線に沿った断面構造を示す要部断面図である。
【図３１】本発明の第６の実施形態に係る半導体装置の概略構成を示す回路図である。
【図３２】本発明の第６の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図３３】図３２の点線で囲んだ領域を拡大した拡大平面図である。
【図３４】図３２のVIIａ−VIIａ線に沿った断面構造を示す要部断面図である。
【図３５】図３２のVIIａａ−VIIａａ線に沿った断面構造を示す要部断面図である。
【図３６】図３３のVIIｂ−VIIｂ線に沿った断面構造を示す要部断面図である。
【図３７】図３３のVIIｈ−VIIｈ線に沿った断面構造を示す要部断面図である。
【図３８】本発明の第６の実施形態に係る半導体装置の変形例を示す回路図である。
【図３９】本発明の第６の実施形態に係る半導体装置の変形例を示す要部断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の第１乃至第６の実施形態に係る半導体装置を説明する。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域のいずれか一方となる領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）或いはダイオードにおいてはアノード領域又はカソード領域のいずれか一方となる領域を意味する。「第２主電極領域」とは、ＦＥＴ、ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯ、或いはダイオードにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。以下の第１乃至第６の実施形態では、高耐圧能動素子として高耐圧ＭＯＳＦＥＴ、高耐圧ダイオードを例示的に説明するが、高耐圧ＭＯＳＦＥＴや高耐圧ダイオードに限定されないことは勿論である。
また、「主電極端子」とは、第１主電極領域又は第２主電極領域の何れか一方と接続される電極端子を意味する。より具体的には上記の「一方と接続される電極端子」を「第１主電極端子」として定義すれば、「他方と接続される電極端子」は「第２主電極端子」となる。
【００１４】
以下の第１乃至第６の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋および−は、＋および−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。更に、以下の説明において「上面」「下面」などの「上」「下」の定義は、図示し
た断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１５】
なお、以下の第１乃至第６の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第１乃至第６の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第６の実施形態の記載に限定されるものではない。
【００１６】
（第１の実施形態）
図３に示すように、本発明の第１の実施形態に係る半導体装置３０Ａは、半導体基体１と、この半導体基体１の上面側に抵抗性フィールドプレートとして設けられた抵抗素子１８とを備えている。半導体基体１は、例えば単結晶シリコンからなる第１導電型（ｐ−型）の半導体基板で形成されている。
また、第１の実施形態に係る半導体装置３０Ａは、半導体基体１の上部に設けられた第２導電型（ｎ型）のウエル領域２を備えている。また、第１の実施形態に係る半導体装置３０Ａは、半導体基体１の上面に設けられたフィールド絶縁膜１４と、このフィールド絶縁膜１４上に設けられた層間絶縁膜１５と、この層間絶縁膜１５上に設けられた層間絶縁膜２０とを備えている。また、第１の実施形態に係る半導体装置３０Ａは、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０を介して設けられた第１主電極端子２１及び第２主電極端子２２を備えている。
【００１７】
図１に示すように、第１主電極端子２１及び第２主電極端子２２は、半導体基体１の上面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状に延伸するリング状平面パターンで構成されている。第２主電極端子２２は、半導体基体１の上面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置されている。
フィールド絶縁膜１４は、例えば選択酸化法による二酸化シリコン（ＳｉＯ２）膜で形成されている。フィールド絶縁膜１４は、図５に示す開口部１４ｄ、図６に示す開口部１４ｅ、図７に示す開口部１４ｈ、図８に示す開口部１４ｉ、図９に示す開口部１４ｍ及び図１０に示す開口部１４ｂを有している。層間絶縁膜１５及び層間絶縁膜２０の各々は、例えば化学的気相堆積（ＣＶＤ）法によるＳｉＯ２膜で形成されている。第１主電極端子２１及び第２主電極端子２２の各々は、例えばアルミニウム（Ａｌ）膜、又はアルミニウム・シリコン（Ａｌ−Ｓｉ），アルミニウム・銅（Ａｌ−Ｃｕ），アルミニウム・銅・シリコン（Ａｌ−Ｃｕ−Ｓｉ）などのアルミニウム合金膜で形成されている。
【００１８】
図３に示すように、層間絶縁膜２０上には、第１主電極端子２１及び第２主電極端子２２を覆うようにして保護膜２４が設けられている。この保護膜２４は、例えばポリイミド系の絶縁樹脂膜で形成されている。
図１乃至図３に示すように、抵抗素子１８は、半導体基体１の上面に垂直な方向から見たときに第１主電極端子２１と第２主電極端子２２との間となる投影領域１Ｂに配置されている。抵抗素子１８は、図１乃至図３に示す本数に限定されるものではないが、例えば３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と、３本の第１導電型（ｐ型）の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが１本ずつ交互に連続して直列接続された構成になっている。
【００１９】
拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２は、図３に示すように、半導体基体１の上部に設けられている。第１の実施形態において、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２は、半導体基体１の上部に設けられたウエル領域２の内部に配置されている。ウエル領域２は、少なくとも投影領域１Ｂに配置されており、第１の実施形態では第１主電
極端子２１及び第２主電極端子２２の各々の直下にも配置されている。このウエル領域２は、投影領域１Ｂにおいて耐圧を担う耐圧構造部を構成している。
薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２は、図３に示すように、半導体基体１の上面上において、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜として例えばフィールド絶縁膜１４及び層間絶縁膜１５を介在して絶縁分離されている。すなわち、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とは、互いに異なる層に構成されている。
【００２０】
図１に示すように、抵抗素子１８は、投影領域１Ｂにおいて、第１主電極端子２１を取り囲むように渦巻状に連続して周回する平面パターンで構成されている。また、抵抗素子１８は、３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と３本の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが周回ごとに１本ずつ入れ替わる構成になっている。すなわち、抵抗素子１８は、第１主電極端子２１側から第２主電極端子２２側に向かって、３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と３本の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが１本ずつ交互に並列配置された平面パターンで構成されている。第１の実施形態では、第１主電極端子２１側から数えて薄膜抵抗層１６ｊが最初に位置し、拡散抵抗領域１７ｊ＋２が最後に位置する直列接続及び並列配置になっているので、薄膜抵抗層１６ｊが１周目の周回軌道上に位置し、拡散抵抗領域１７ｊが２周目の周回軌道上に位置し、以降、薄膜抵抗層１６ｊ＋１，１６ｊ＋２及び拡散抵抗領域１７ｊ＋１，１７ｊ＋２の各々が３周目から６周目の周回軌道上に１本ずつ交互にそれぞれ位置している。３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２、及び３本の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の各々は、この平面パターンに限定されないが、中央部の回路形成領域１Ａを取り囲むようにして各々の周回軌道上を個別に延伸している。
【００２１】
なお、第１の実施形態では、第１主電極端子２１側から数えて薄膜抵抗層１６ｊが最初に位置し、拡散抵抗領域１７ｊ＋２が最後に位置する直列接続及び並列配置になっているが、最初に拡散抵抗領域１７ｊが位置し、最後に薄膜抵抗層１６ｊ＋２が位置しても構わない。また、第１の実施形態では、薄膜抵抗層と拡散抵抗領域とを同じ本数にしているが、薄膜抵抗層、拡散抵抗領域のうちの何れか一方の本数を他方よりも１本多くしても構わない。この場合、最初と最後に薄膜抵抗層又は拡散抵抗領域が配置される。
【００２２】
図２に示すように、１周目の薄膜抵抗層１６ｊの一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図２及び図４に示すように、１周目の薄膜抵抗層１６ｊの一端側には、第１主電極端子２１の一部と重畳するように１周目の周回軌道上から引き出された引出し部１６ａが設けられている。この引出し部１６ａのコンタクト部には、図２及び図４に示すように、層間絶縁膜２０を貫通するコンタクト孔２０ａを通して第１主電極端子２１の一部が電気的にかつ金属学的に接続されている。
図２及び図５に示すように、１周目の薄膜抵抗層１６ｊの他端側には、層間絶縁膜２０を貫通するコンタクト孔２０ｃを通して第１中継配線２３ｊの一端側が電気的にかつ金属学的に接続されている。第１中継配線２３ｊは、例えば第１主電極端子２１と同一層に形成されている。
【００２３】
図２に示すように、２周目の拡散抵抗領域１７ｊの一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図５に示すように、２周目の拡散抵抗領域１７ｊの一端側の内部には、フィールド絶縁膜１４の開口部１４ｄにおいて、第１導電型（ｐ＋型）のオーミックコンタクト領域１９ｊが選択的に設けられている。このオーミックコンタクト領域１９ｊには、図２及び図５に示すように、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｄを通して第１中継配線２３ｊの他端側が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００２４】
図６に示すように、２周目の拡散抵抗領域１７ｊの他端側の内部には、フィールド絶縁膜１４の開口部１４ｅにおいて、ｐ＋型のオーミックコンタクト領域１９ｋが選択的に設けられている。このオーミックコンタクト領域１９ｋには、図２及び図６に示すように、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｅを通して第２中継配線２３ｊ＋１の一端側が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。第２中継配線２３ｊ＋１は、例えば第１主電極端子２１と同一層に形成されている。
【００２５】
図２に示すように、３周目の薄膜抵抗層１６ｊ＋１の一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図２及び図６に示すように、３周目の薄膜抵抗層１６ｊ＋１の一端側には、層間絶縁膜２０を貫通するコンタクト孔２０ｆを通して第２中継配線２３ｊ＋１の他端側が電気的にかつ金属学的に接続されている。
図７に示すように、３周目の薄膜抵抗層１６ｊ＋１の他端側には、層間絶縁膜２０を貫通するコンタクト孔２０ｇを通して第３中継配線２３ｊ＋２の一端側が電気的にかつ金属学的に接続されている。第３中継配線２３ｊ＋２は、例えば第１主電極端子２１と同一層に形成されている。
【００２６】
図２に示すように、４周目の拡散抵抗領域１７ｊ＋１の一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図７に示すように、４周目の拡散抵抗領域１７ｊ＋１の一端側の内部には、フィールド絶縁膜１４の開口部１４ｈにおいて、ｐ＋型のオーミックコンタクト領域１９ｊ＋１が選択的に設けられている。このオーミックコンタクト領域１９ｊ＋１には、図２及び図７に示すように、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｈを通して第３中継配線２３ｊ＋２の他端側が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００２７】
図８に示すように、４周目の拡散抵抗領域１７ｊ＋１の他端側の内部には、フィールド絶縁膜１４の開口部１４ｉにおいて、ｐ＋型のオーミックコンタクト領域１９ｋ＋１が選択的に設けられている。このオーミックコンタクト領域１９ｋ＋１には、図２及び図８に示すように、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｉを通して第４中継配線２３ｊ＋３の一端側が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。第４中継配線２３ｊ＋３は、例えば第１主電極端子２１と同一層に形成されている。
【００２８】
図２に示すように、５周目の薄膜抵抗層１６ｊ＋２の一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図８に示すように、５周目の薄膜抵抗層１６ｊ＋２の一端側には、層間絶縁膜２０を貫通するコンタクト孔２０ｊを通して第４中継配線２３ｊ＋３の他端側が電気的にかつ金属学的接続されている。
図２及び図９に示すように、５周目の薄膜抵抗層１６ｊ＋２の他端側には、層間絶縁膜２０を貫通するコンタクト孔２０ｋを通して第５中継配線２３ｊ＋４の一端側が電気的にかつ金属学的に接続されている。第５中継配線２３ｊ＋４は、例えば第１主電極端子２１と同一層に形成されている。
【００２９】
図２に示すように、６周目の拡散抵抗領域１７ｊ＋２の一端側と他端側は、同一周回軌道上で所定の間隔を空けて互いに向かい合うように配置されている。図９に示すように、６周目の拡散抵抗領域１７ｊ＋２の一端側の内部には、フィールド絶縁膜１４の開口部１４ｍにおいて、ｐ＋型のオーミックコンタクト領域１９ｊ＋２が選択的に設けられている。このオーミックコンタクト領域１９ｊ＋２には、図２及び図９に示すように、層間絶縁
膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｍを通して第５中継配線２３ｊ＋４の他端側が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００３０】
図２及び図１０に示すように、６周目の拡散抵抗領域１７ｊ＋２の他端側には、第２主電極端子２２の一部と重畳するように６周目の周回軌道上から引き出された引出し部１７ｂが設けられている。この引出し部１７ｂの内部には、図１０に示すように、フィールド絶縁膜１４の開口部１４ｂにおいて、ｐ＋型のオーミックコンタクト領域１９ｋ＋２が選択的に設けられている。このオーミックコンタクト領域１９ｋ＋２には、図２及び図１０に示すように、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｂを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２は、ドリフト領域２Ａよりも高い不純物濃度で形成されている。オーミックコンタクト領域１９ｊ，１９ｋ，１９ｊ＋１，１９ｋ＋１，１９ｊ＋２，１９ｋ＋２は、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２よりも高い不純物濃度で形成されている。
【００３１】
３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２及び３本の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の各々は、何れも０．６μｍ〜２．０μｍ程度の幅で形成されている。また、異なる周回軌道上において、隣り合う薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の間の間隔、及び、隣り合う拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の間の間隔は、何れも０．６μｍ〜２．０μｍ程度で形成されている。また、同一の周回軌道上において、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の互いに向かい合う一端側と他端側との間の間隔、及び、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の互いに向かい合う一端側と他端側との間の間隔は、何れも０．６μｍ〜２．０μｍ程度で形成されている。
【００３２】
薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２は、例えば不純物イオンが注入された多結晶シリコン膜（ドープドポリシリコン膜）で形成されている。不純物イオンとしては例えばボロン（Ｂ）イオンや二フッ化ボロン（ＢＦ２）イオンなどが用いられ、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の表面濃度が例えば１×１０１７／ｃｍ３〜１×１０２０／ｃｍ３となるようにドープされている。この場合の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２は、シート抵抗値が例えば約２ｋΩ／□程度となる。薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２は、フォトリソグラフィ技術を用いてドープドポリシリコン膜を所定のパターンにパターンニングすることで容易に形成することができるとともに、各周回軌道上での各々の総抵抗値をおよそ等しくすることができる。
【００３３】
拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２は、例えばフォトリソグラフィ技術によるフォトレジストマスクを用いてｐ型を呈する不純物イオン（例えばＢイオンやＢＦ２イオン）をウエル領域２の上部に注入し、その後、注入された不純物イオンを活性化させる熱処理を施すことで容易に形成することができるとともに、各周回軌道上での各々の総抵抗値をおよそ等しくすることができる。３本の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の各々は、不純物イオンのドーズ量や拡散時間を調整することで、３本の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の各々の総抵抗値とおよそ等しくなるように形成することができる。
【００３４】
第１の実施形態に係る半導体装置３０Ａは、上述したように、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、この半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介在して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８を備えている。この抵抗素
子１８は、図３に示すように、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが異なる層に構成されていることから、初列から最終列までの総配列幅（薄膜抵抗層１６ｊから拡散抵抗領域１７ｊ＋２までの幅）を一定とした場合、薄膜抵抗層や拡散抵抗領域のみで構成した従来の抵抗素子と比較して、およそ２倍に実効長が長くなり、図４に示すように第１主電極端子２１が接続された一端側から図１０に示すように第２主電極端子２２が接続された他端側までの総抵抗値が大きくなるので、半導体装置３０Ａの大型化を抑制しつつ、抵抗素子１８の高抵抗化を図ることができる。
【００３５】
また、この抵抗素子１８は、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜（フィールド絶縁膜１４及び層間絶縁膜１５）を介して絶縁分離されていることから、半導体基体１の上面に垂直な方向から見たときに、図１乃至図３に示すように、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とを隙間なく敷き詰めた平面パターンとすることができるので、隙間を空けて配列する場合と比較して、より多くの拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２，……及び薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２，……を配列することができる。この結果、半導体装置３０Ａの大型化を抑制しつつ、抵抗素子１８の高抵抗化を更に図ることができる。
また、この抵抗素子１８は、図示していないが、半導体基体１の上面に垂直な方向から見たとき、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とを各々の一部が重なるように配列することもでき、また、各々が離間するように配列することもできるので、引き回し自由度を高めることができる。
【００３６】
第１の実施形態に係る半導体装置３０Ａにおいて、抵抗素子１８は、半導体基体１の上面に垂直な方向から見たとき、図２及び図５に示すように、１周目の周回軌道上に位置する薄膜抵抗層１６ｊの他端側と２周目の周回軌道上に位置する拡散抵抗領域１７ｊの一端側とが配列方向（投影領域１Ｂの幅方向）において隣り合うように配置されている。そして、薄膜抵抗層１６ｊの一端側と拡散抵抗領域１７ｊの他端側とが第１中継配線２３ｊを介して電気的に接続されている。そして、以降、同様に、図２及び図６に示すように２周目の周回軌道上に位置する拡散抵抗領域１７ｊの他端側と３周目の周回軌道上に位置する薄膜抵抗層１６ｊ＋１の一端側とが、図２及び図７に示すように３周目の周回軌道上に位置する薄膜抵抗層１６ｊ＋１の他端側と４周目の周回軌道上に位置する拡散抵抗領域１７ｊ＋１の一端側とが、図２及び図８に示すように４周目の周回軌道上に位置する拡散抵抗領域１７ｊ＋１の他端側と５周目の周回軌道上に位置する薄膜抵抗層１６ｊ＋２の一端側とが、図２及び図９に示すように５周目の周回軌道上に位置する薄膜抵抗層１６ｊ＋２の他端側と６周目の周回軌道上に位置する拡散抵抗領域１７ｊ＋２の一端側とが、配列方向においてそれぞれ隣り合うように配置されている。そして、これらの他端側と一端側においても同様に第２中継配線２３ｊ＋１、第３中継配線２３ｊ＋２、第４中継配線２３ｊ＋３、第５中継配線，２３ｊ＋４を介してそれぞれ電気的に接続されている。すなわち、抵抗素子１８は、前段の周回軌道上に位置する薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と、後段の周回軌道上に位置する拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが配列方向において隣り合うように配置され、前段の周回軌道上に位置する薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と後段の周回軌道上に位置する拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）を介してそれぞれ電気的に接続されている。したがって、抵抗素子１８は、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが異なる層に構成されていても、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とを交互に直列接続することができるとともに、渦巻状に連続して周回する平面パターンを構成することができる。
【００３７】
また、前段の周回軌道上に位置する薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と、後段の周回軌道上に位置する拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側との接続を最短距離で行うことができるので、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との接続部における抵抗の増加を抑制することができるとともに、一端側から他端側までの抵抗値の均一化を図ることができる。
【００３８】
第１の実施形態に係る半導体装置３０Ａは、図３に示すように、投影領域１Ｂにおいて耐圧構造部を構成するウエル領域２と対向するようにして抵抗素子１８が設けられている。そして、抵抗素子１８は、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２がウエル領域２の内部に設けられている。したがって、図３を参照して説明すると、第２主電極端子２２及びｐ−型の半導体基体１に第１基準電位（例えば０Ｖ）、第１主電極端子２１及びｎ型のウエル領域２に第１基準電位よりも高い第２基準電位（例えば１２００Ｖ）がそれぞれ印加され、ｐ−型の半導体基体１とｎ型のウエル領域２との間及びｎ型のウエル領域２とｐ型の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との間にそれぞれ逆バイアスが印加されると、半導体基体１とウエル領域２との間のｐｎ接合界面部及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とウエル領域２との間のｐｎ接合界面部からそれぞれ空乏層が広がり、この２つの空乏層が繋がることで電界を緩和し高耐圧化を達成している。すなわち、抵抗素子１８は、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２がウエル領域２の内部に設けられているので、疑似的なダブルリサーフ構造を構成することができる。
【００３９】
特に、抵抗素子１８が渦巻状の平面パターンで構成されていることから、抵抗素子１８を流れる電流により、抵抗素子１８内にほぼ均等な電位勾配が得られ、基体側の電位が渦巻状の抵抗素子１８の電位とほぼ等しくなるので、安定した耐圧を得ることができる。
抵抗素子１８は、半導体基体１の上面に垂直な方向から見たとき、図１乃至図３に示すように、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との間に隙間（目空き領域）が生じないように敷き詰めて配置されている。したがって、抵抗素子１８をフィールドプレートとして用いることにより、抵抗性フィールドプレートの総抵抗値を増加させ、表面電荷の影響を限りなく小さくすることができる。
【００４０】
ここで、高耐圧ＩＣの耐圧構造部に抵抗性フィールドプレートを用いる場合には、高耐圧ＩＣのスタンバイ時の消費電力を小さくするため、抵抗性フィールドプレートの総抵抗値を大きくし、リーク電流を小さくすることが求められる。リーク電流を小さくするためには、単純に抵抗性フィールドプレートの巻き数を増やし、実効長を長くして総抵抗値を大きくすればよいが、従来の抵抗性フィールドプレートは巻き数に応じて平面サイズが大きくなり大型化する。この抵抗性フィールドプレートの大型化は、半導体チップの大型化、すなわち半導体装置の大型化を意味する。
【００４１】
これに対し、第１の実施形態に係る抵抗素子１８は、上述したように、総合配列幅を一定とした場合、薄膜抵抗層や拡散抵抗領域のみで構成した従来の抵抗素子と比較して、およそ２倍に実効長が長くなり、総抵抗値が大きくなるので、第１主電極端子２１に第２主電極端子２２よりも高い電位を印加した場合のリーク電流を低減することができる。したがって、第１の実施形態に係る半導体装置３０Ａによれば、半導体装置３０Ａ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００４２】
抵抗素子１８をフィールドプレートとして用いた場合、図３に示すように、半導体基体１（ウエル領域２）及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２を絶縁分離する絶縁膜としてのフィールド絶縁膜１４及び
層間絶縁膜１５の膜厚ｄ［ｎｍ］は、
第１主電極端子２１−第２主電極端子２２間の印加可能電圧Ｖmax［Ｖ］
抵抗性フィールドプレートの総抵抗値Ｒall［Ω］
最外周薄膜抵抗層の総抵抗値Ｒ１［Ω］
最外周拡散抵抗領域の総抵抗値Ｒ２［Ω］
絶縁膜の膜厚ｄ［ｎｍ］の絶縁破壊強度Ｘ［Ｖ／ｎｍ］
としたとき、不等式
Ｘ・ｄ・10^(-9)＞（Ｖmax／Ｒall）・max（Ｒ１，Ｒ２）  ……（１）
（max（Ｒ１，Ｒ２）にはＲ１，Ｒ２のうち大きい方の値を代入する）
を満たすような値にする必要がある。
【００４３】
なお、上記の式（１）から求まる必要絶縁膜厚が１００［ｎｍ］以下である場合、層間絶縁膜１５の膜厚をおよそ１００［ｎｍ］とすることで膜厚が厚いフィールド絶縁膜１４を一部省いてもよい。フィールド絶縁膜１４を省く場合、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２をマスクにして不純物イオンを注入することにより、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２に対して自己整合で拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２を選択的に形成することができる。
【００４４】
絶縁膜の膜厚ｄ［ｎｍ］を例示的に示すと、第１主電極端子２１−第２主電極端子２２間の印加可能電圧Ｖmax［Ｖ］を１６００Ｖ、抵抗性フィールドプレートの総抵抗値Ｒall［Ω］を６００ＭΩ、最外周の薄膜抵抗層１６ｊ＋２の総抵抗値Ｒ１［Ω］を９ＭΩ、最外周の拡散抵抗領域１７ｊ＋２の総抵抗値Ｒ２［Ω］を７ＭΩ、絶縁膜として酸化膜を用いた場合の絶縁破壊強度Ｘ［Ｖ／ｍ］を３ＭＶ／cmとしたとき、絶縁膜の膜厚ｄは８０［ｎｍ］となり、後述する第５実施形態の図２３に示すフィールド絶縁膜３４のように、膜厚の厚いフィールド絶縁膜１４を一部省略することができる。
【００４５】
抵抗性フィールドプレートの幅が途中で狭くて抵抗が大きい箇所があると、その付近の電界強度が最大になる可能性があるため、抵抗素子１８の幅は一定とすることが好ましい。第１の実施形態に係る半導体装置３０Ａでは、抵抗素子１８の薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との接続部における抵抗の増加が抑制されているので、この接続部での電界集中を抑制することができる。
【００４６】
以上説明したように、第１の実施形態に係る半導体装置３０Ａによれば、半導体装置３０Ａ自身の大型化を抑制しつつ、抵抗素子１８の高抵抗化を図ることができる。
また、第１の実施形態に係る半導体装置３０Ａによれば、半導体装置３０Ａ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００４７】
（第２の実施形態）
第２の実施形態では、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴを備えた半導体装置について説明する。
図１３に示すように、本発明の第２の実施形態に係る半導体装置３０Ｂは、半導体基体１と、この半導体基体１の上面側に抵抗性フィールドプレートとして設けられた抵抗素子１８と、半導体基体１の上面上に順次設けられたフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０とを備えている。また、第２の実施形態に係る半導体装置３０Ｂは、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０を介して設けられた第１主電極端子２１及び第２主電極端子２２を備えている。また、第２の実施形態に係る半導体装置３０Ｂは、高耐圧能動素子としてのプレーナゲート型の高耐圧ＭＯＳＦＥＴ２６を備えている。
【００４８】
図１１に示すように、第１主電極端子２１及び第２主電極端子２２は、半導体基体１の
上面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状に延伸するリング状平面パターンで構成されている。第２主電極端子２２は、半導体基体１の上面上において、第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置されている。
フィールド絶縁膜１４は、図１３に示すように開口部１４ｘ及び開口部１４ｙを有している。また、フィールド絶縁膜１４は、第２の実施形態では図示を省略しているが、第１の実施形態の図５乃至図９を参照すると、第１の実施形態と同様に、図５に示す開口部１４ｄと、図６に示す開口部１４ｅと、図７に示す開口部１４ｈと、図８に示す開口部１４ｉと、図９に示す開口部１４ｍとを有している。
【００４９】
図１１乃至図１３に示すように、フィールドプレートである抵抗素子１８は、半導体基体１の上面に垂直方向から見たときに第１主電極端子２１と第２主電極端子２２との間となる投影領域１Ｂに配置されている。抵抗素子１８は、第１の実施形態と同様の構成になっている。すなわち、抵抗素子１８は、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが１本ずつ交互に直列接続された構成になっている。また、抵抗素子１８は、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが１本ずつ交互に並列配置された構成になっている。また、抵抗素子１８は、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）を介してそれぞれ電気的に接続された構成になっている。また、抵抗素子１８は、投影領域１Ｂにおいて、第１主電極端子２１を取り囲むように渦巻状に周回する平面パターンで構成されている。
【００５０】
また、図１２及び図１４に示すように、抵抗素子１８は、１周目の薄膜抵抗層１６ｊの一端側に第１主電極端子２１の一部と重畳するように１周目の周回軌道上から引き出された引出し部１６ａを有している。この引出し部１６ａのコンタクト部には、層間絶縁膜２０を貫通するコンタクト孔２０ａを通して第１主電極端子２１の一部が電気的にかつ機械的に接続されている。
【００５１】
また、図１２及び図１５に示すように、抵抗素子１８は、６周目の拡散抵抗領域１７ｊ＋２の他端側に第２主電極端子２２の一部と重畳するように６周目の周回軌道上から引き出された引出し部１７ｂを有している。この引出し部１７ｂの内部には、フィールド絶縁膜１４の開口部１４ｂにおいて、ｐ＋型のオーミックコンタクト領域１９ｋ＋２が選択的に設けられている。このオーミックコンタクト領域１９ｋ＋２には、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｂを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００５２】
図１３に示すように、高耐圧ＭＯＳＦＥＴ２６は、半導体基体１の上部に構成されている。高耐圧ＭＯＳＦＥＴ２６は、主に、第２導電型（ｎ−型）のドリフト領域２Ａと、第１導電型（ｐ型）のチャネル形成領域５と、ゲート絶縁膜８と、ゲート電極９と、ドレイン領域としての第２導電型（ｎ＋型）の第１主電極領域１１と、ソース領域としての第２導電型（ｎ＋型）の第２主電極領域１２と、第１導電型（ｐ型）のピックアップ領域１３とを有している。
【００５３】
図１３から分かるように、ドリフト領域２Ａは、投影領域１Ｂにおいて、抵抗素子１８と対向するようにして半導体基体１の上部に設けられている。半導体基体１の上部には、ドリフト領域２Ａの第１主電極端子２１側（内側）に第２導電型（ｎ型）のウエル領域３、ドリフト領域２Ａの第２主電極端子２２側（外側）に第１導電型（ｐ型）のウエル領域４がそれぞれドリフト領域２Ａと接するようにして設けられている。
【００５４】
ウエル領域３は第１主電極端子２１の延伸方向に沿って設けられ、ウエル領域４は第２主電極端子２２の延伸方向に沿って設けられている。そして、ドリフト領域２Ａも、ウエル領域３とウエル領域４との間において、これらのウエル領域３及びウエル領域４の延伸方向に沿って設けられている。
ドリフト領域２Ａは、高耐圧ＭＯＳＦＥＴ２６の耐圧領域、すなわち耐圧を担う耐圧構造部を構成している。
【００５５】
チャネル形成領域５は、半導体基体１の上部であってドリフト領域２Ａ及びウエル領域４の各々の上部に亘って設けられたベース領域である。
第１主電極領域（ドレイン領域）１１は、フィールド絶縁膜１４の開口部１４ｘの内部に位置するウエル領域３の上部に配置されている。第１主電極領域１１は、半導体基体１の上部に垂直な方向から見た平面図では第１主電極端子２１と重畳する位置に配置されている。
なお、第２の実施形態では、図１３に示すように、ウエル領域３の上部に第１主電極領域１１を配置しているが、第１主電極領域１１はドリフト領域２Ａの上部に配置してもよい。また、第１主電極領域１１は、ウエル領域３及びドリフト領域２Ａの各々の上部に亘って配置してもよい。
【００５６】
第２主電極領域（ソース領域）１２及びピックアップ領域１３は、平面パターン上でフィールド絶縁膜１４の開口部１４ｙの内部に位置するチャネル形成領域（ベース領域）５の上部に配置されている。第２主電極領域１２及びピックアップ領域１３は、半導体基体１の上面に垂直な方向から見たとき、第２主電極端子２２と重畳する位置に配置されている。
【００５７】
ゲート絶縁膜８は、半導体基体１の上面に設けられている。ゲート絶縁膜８は、フィールド絶縁膜１４の開口部１４ｙの内部において、ドリフト領域２Ａ及びチャネル形成領域５の各々の上部に配置されている。ゲート絶縁膜８は、例えば熱酸化法により半導体基体１の上面を熱酸化して作製されたＳｉＯ２膜で形成されている。ＳｉＯ２膜には熱酸化法で形成する熱酸化膜やＣＶＤ法で形成する堆積酸化膜があるが、高耐圧が要求される高耐圧ＭＯＳＦＥＴ２６においては緻密に優れた熱酸化膜をゲート絶縁膜８として用いることが好ましい。第２の実施形態では、高耐圧トランジスタとしてゲート絶縁膜８がＳｉＯ２膜からなる高耐圧ＭＯＳＦＥＴ２６を用いた場合で説明しているが、高耐圧トランジスタとしては、ゲート絶縁膜が窒化シリコン膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で成形された高耐圧ＭＩＳＦＥＴでも構わない。
【００５８】
ゲート電極９は、図１４に示すように、チャネル形成領域５上にゲート絶縁膜８を介在して設けられている。ゲート電極９は、チャネル形成領域５の上方、及びチャネル形成領域５の近傍のドリフト領域２Ａの上方においてゲート絶縁膜８上に設けられ、一部が第１主電極領域１１の方向に向かってフィールド絶縁膜１４上に乗り上がるようにして配置されている。ゲート電極９は、例えば不純物が添加された低比抵抗の多結晶シリコン膜（ドープドポリシリコン膜）で形成されている。ゲート電極９の上は、層間絶縁膜１５及び層間絶縁膜２０で覆われている。
平面図の図示を省略しているが、第１主電極領域１１は、図１１に示した第１主電極端子２１の平面パターンに沿ってウエル領域３の上部に設けられている。同様に、チャネル形成領域５、ゲート絶縁膜８、ゲート電極９及びピックアップ領域１３の各々は、平面図として第２主電極端子２２の平面パターンに沿って設けられている。
【００５９】
図１３に示すように、第１主電極領域１１には、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｘを通して第１主電極端子２１の一部が低いオーミック接触抵
抗をなすように電気的にかつ金属学的に接続されている。また、第２主電極領域１２及びピックアップ領域１３には、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｙを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。すなわち、第２の実施形態に係る半導体装置３０Ｂでは、図１３及び図１４から分かるように抵抗素子１８の一端側が第１主電極端子２１を介して高耐圧ＭＯＳＦＥＴ２６の第１主電極領域１１と電気的に接続され、図１３及び図１５から分かるように抵抗素子１８の他端側が第２主電極端子２２を介して高耐圧ＭＯＳＦＥＴ２６の第２主電極領域１２と電気的に接続されている。
【００６０】
第２主電極端子２２は、詳細に図示していないが、半導体基体１と電気的に接続されている。すなわち、半導体基体１は、第２主電極端子２２に印加された電位に電位固定される。
第２の実施形態に係る半導体装置３０Ｂにおいて、高耐圧ＭＯＳＦＥＴ２６は、図１３を参照して説明すると、ゲート電極９の直下のチャネル形成領域５の表面に、ゲート電極９に印加される電圧によって表面ポテンシャルが制御されてチャネルが形成される。このゲート電極９の直下のチャネル及びドリフト領域２Ａを通して第２主電極領域（ソース領域）１２から第１主電極領域（ドレイン領域）１１にキャリアが移動する。
【００６１】
また、第２の実施形態に係る半導体装置３０Ｂは、図１３に示すように、投影領域１Ｂにおいて耐圧構造部を構成するドリフト領域２Ａと対向して設けられた抵抗素子１８を備えている。そして、抵抗素子１８は、拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２がドリフト領域２Ａの内部に設けられている。したがって、第２主電極端子２２に第１基準電位（例えば０Ｖ）、第１主電極端子２１に第１基準電圧よりも高い第２基準電位（例えば２００Ｖ）がそれぞれ印加され、第２主電極領域（ソース領域）１２と第１主電極領域（ドレイン領域）１１との間に逆バイアスが印加されると、ｐ−型の半導体基体１とｎ−型のドリフト領域２Ａとの間のｐｎ接合界面部、及びｎ−型のドリフト領域２Ａとｐ型の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との間のｐｎ接合界面部にそれぞれバランスよく空乏層が広がり、この２つの空乏層が繋がることで電界を緩和し高耐圧化を達成している。すなわち、第２の実施形態においても、疑似的なダブルリサーフ構造になっている。
【００６２】
特に、高耐圧ＭＯＳＦＥＴ２６のｎ−型のドリフト領域２Ａ上には、抵抗性フィールドプレートとしての渦巻状の抵抗素子１８が配置されていることから、第２主電極領域（ソース領域）１２と第１主電極領域（ドレイン領域）１１との間で逆バイアスが印加されている際には、抵抗素子１８を流れる電流により、抵抗素子１８内にほぼ均等な電位勾配が得られ基体側の電位が渦巻状の抵抗素子１８の電位とほぼ等しくなるので、安定した耐圧を得ることができる。
【００６３】
図１１乃至１３に示すように、第２の実施形態に係る半導体装置３０Ｂは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８を備えている。したがって、第２の実施形態に係る半導体装置３０Ｂにおいても、上述した第１の実施形態に係る半導体装置３０Ａと同様に、半導体装置３０Ｂ自身の大型化を抑制しつつ、抵抗素子１８の高抵抗化を図ることができる。また、第２の実施形態に係る半導体装置３０Ｂにおいても、述した第１の実施形態に係る半導体装置３０Ａと同様に、半導体装置３０Ｂ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００６４】
また、図１３に示すように、第２の実施形態に係る半導体装置３０Ｂは、フィールドプ
レート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴ２６を備えている。そして、高耐圧ＭＯＳＦＥＴ２６のドリフト領域２Ａは、抵抗素子１８と対向するようにして半導体基体１上部に設けられている。そして、抵抗素子１８の拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２はドリフト領域２Ａの内部に設けられている。したがって、第２の実施形態に係る半導体装置３０Ｂにおいても、耐圧構造部における電界を緩和し高耐圧化を図ることができる。また、疑似的なダブルリサーフ構造を構成することができる。
【００６５】
（第３の実施形態）
上述した第２の実施形態に係る半導体装置３０Ｂでは、図１３に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴ２６を備えた場合について説明した。これに対し、本発明の第３の実施形態に係る半導体装置３０Ｃでは、図１８に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ダイオード２７を備えている。
【００６６】
図１８に示すように、本発明の第３の実施形態に係る半導体装置３０Ｃは、半導体基体１と、この半導体基体１の上面側に抵抗性フィールドプレートとして設けられた抵抗素子１８と、半導体基体１の上面上に順次設けられたフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０とを備えている。また、第３の実施形態に係る半導体装置３０Ｃは、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０を介して設けられた第１主電極端子２１及び第２主電極端子２２を備えている。また、第３の実施形態に係る半導体装置３０Ｃは、高耐圧能動素子としての高耐圧ダイオード２７を備えている。
【００６７】
図１６に示すように、第１主電極端子２１及び第２主電極端子２２は、半導体基体１の上面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状に延伸するリング状平面パターンで構成されている。第２主電極端子２２は、半導体基体１の上面上において、第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置されている。
フィールド絶縁膜１４は、図１８に示すように開口部１４ｘ及び開口部１４ｙを有している。また、フィールド絶縁膜１４は、第３の実施形態でも図示を省略しているが、第１の実施形態の図５乃至図９を参照すると、第１の実施形態と同様に、図５に示す開口部１４ｄと、図６に示す開口部１４ｅと、図７に示す開口部１４ｈと、図８に示す開口部１４ｉと、図９に示す開口部１４ｍとを有している。
【００６８】
図１６乃至図１８に示すように、フィールドプレートである抵抗素子１８は、半導体基体１の上面に垂直方向から見たときに第１主電極端子２１と第２主電極端子２２との間となる投影領域１Ｂに配置されている。抵抗素子１８は、第１及び第２の実施形態と同様の構成になっている。すなわち、抵抗素子１８は、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが１本ずつ交互に直列接続された構成になっている。また、抵抗素子１８は、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが１本ずつ交互に並列配置された構成になっている。また、抵抗素子１８は、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）を介してそれぞれ電気的に接続された構成になっている。また、抵抗素子１８は、投影領域１Ｂにおいて、第１主電極端子２１を取り囲むように渦巻状に周回する平面パターンで構成されている。
【００６９】
また、図１７及び図１９に示すように、抵抗素子１８は、１周目の薄膜抵抗層１６ｊの一端側に第１主電極端子２１の一部と重畳するように１周目の周回軌道上から引き出され
た引出し部１６ａを有している。この引出し部１６ａのコンタクト部には、層間絶縁膜２０を貫通するコンタクト孔２０ａを通して第１主電極端子２１の一部が電気的にかつ機械的に接続されている。
【００７０】
また、図１７及び図２０に示すように、抵抗素子１８は、６周目の拡散抵抗領域１７ｊ＋２の他端側に第２主電極端子２２の一部と重畳するように６周目の周回軌道上から引き出された引出し部１７ｂを有している。この引出し部１７ｂの内部には、フィールド絶縁膜１４の開口部１４ｂにおいて、ｐ＋型のオーミックコンタクト領域１９ｋ＋２が選択的に設けられている。このオーミックコンタクト領域１９ｋ＋２には、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｂを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００７１】
図１８に示すように、高耐圧ダイオード２７は、半導体基体１の上部に構成されている。高耐圧ダイオード２７は、フィールド絶縁膜１４の開口部１４ｘの内部において、ｎ型のウエル領域３（又はドリフト領域２Ａ）の上部に配置されたカソード領域としての第２導電型（ｎ＋型）の第１主電極領域１１ａと、フィールド絶縁膜１４の開口部１４ｙの内部において、ｐ型のウエル領域４の上部に配置されたアノード領域としての第１導電型（ｐ＋型）の第２主電極領域１３ａとを有している。第１主電極領域１１ａは上述した第１の実施形態に係る第１主電極領域１１と同様に第１主電極端子２１の平面パターンに沿って環状に延伸する構成になっている。第２主電極領域１３ａは上述した第１の実施形態に係るピックアップ領域１３と同様に第２主電極端子２２の平面パターンに沿って環状に延伸する構成になっている。
【００７２】
図１８に示すように、第１主電極領域１１ａには、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｘを通して第１主電極端子２１の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。また、第２主電極領域１３ａには、層間絶縁膜２０及び層間絶縁膜１５を貫通するコンタクト孔２０ｙを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。すなわち、第３の実施形態に係る半導体装置３０Ｃでは、図１８及び図１９から分かるように抵抗素子１８の一端側が第１主電極端子２１を介して高耐圧ダイオード２７の第１主電極領域１１ａと電気的に接続され、図１８及び図２０から分かるように抵抗素子１８の他端側が第２主電極端子２２を介して高耐圧ダイオード２７の第２主電極領域１２と電気的に接続されている。
【００７３】
図１６乃至図１８に示すように、第３の実施形態に係る半導体装置３０Ｃは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８を備えている。したがって、第３の実施形態に係る半導体装置３０Ｃにおいても、上述した第１及び第２の実施形態に係る半導体装置３０Ａ，３０Ｂと同様に、半導体装置３０Ｃ自身の大型化を抑制しつつ、抵抗素子１８の高抵抗化を図ることができる。また、第３の実施形態に係る半導体装置３０Ｃにおいても、述した第１及び第２の実施形態に係る半導体装置３０Ａ，３０Ｂと同様に、半導体装置３０Ｃ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００７４】
また、図１８に示すように、第３の実施形態に係る半導体装置３０Ｃは、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ダイオード２７を備えている。そして、高耐圧ダイオード２７のドリフト領域２Ａは、抵抗素子１８と対向するようにして半導体基体１上部に設けられている。そして、抵抗素子１８の拡散抵抗領域１７ｊ，１７ｊ
＋１，１７ｊ＋２はドリフト領域２Ａの内部に設けられている。したがって、第３の実施形態に係る半導体装置３０Ｃにおいても、耐圧構造部における電界を緩和し高耐圧化を図ることができる。また、疑似的なダブルリサーフ構造を構成することができる。
【００７５】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置３０Ｄは、上述した第２の実施形態に係る半導体装置３０Ｂとほぼ同様の構成になっているが、抵抗性フィールドプレートとしての抵抗素子の構成が若干異なっている。
図２３に示すように、本発明の第４の実施形態に係る半導体装置３０Ｄは、半導体基体１と、この半導体基体１の上面側に抵抗性フィールドプレートとして設けられた抵抗素子１８Ａと、半導体基体１の上面上に順次設けられたフィールド絶縁膜３４、層間絶縁膜３５及び層間絶縁膜２０とを備えている。また、第４の実施形態に係る半導体装置３０Ｄは、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜３４及び層間絶縁膜２０を介して設けられた第１主電極端子２１及び第２主電極端子２２を備えている。また、第４の実施形態に係る半導体装置３０Ｄは、高耐圧能動素子としてのプレーナゲート型の高耐圧ＭＯＳＦＥＴ２６を備えている。
【００７６】
図２１に示すように、第１主電極端子２１及び第２主電極端子２２は、半導体基体１の上面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状に延伸するリング状平面パターンで構成されている。第２主電極端子２２は、半導体基体１の上面上において、第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置されている。
フィールド絶縁膜３４は、図２３に示すように、開口部３４ｗ、開口部３４ｘ及び開口部３４ｙを有している。このフィールド絶縁膜３４は、第１乃至第３の実施形態に係るフィールド絶縁膜１４と同様に、例えば選択酸化法によるＳｉＯ２膜で形成されている。開口部３４ｗは、半導体基体１の上面に垂直な方向から見たときに第１主電極端子２１と第２主電極端子２２との間となる投影領域１Ｂに設けられている。開口部３４ｗは、投影領域１Ｂにおいて、抵抗素子１８の延伸方向に沿って設けられている。層間絶縁膜３５は、第１乃至第３の実施形態に係るフィールド絶縁膜１４と同様に、例えばＣＶＤ法によるＳｉＯ２膜で形成されている。
【００７７】
図２１乃至図２３に示すように、フィールドプレートである抵抗素子１８Ａは、投影領域１Ｂに配置されている。抵抗素子１８Ａは、基本的に第１及び第２の実施形態に係る抵抗素子１８Ａと同様の構成になっているが、図２３に示すように、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体１に設けられた溝３１の内部に層間絶縁膜３５を介して埋め込まれるように配置されている。この抵抗素子１８Ａは、上述した第１乃至第３の実施形態に係る抵抗素子１８とは異なり、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とを各々の高さがおよそ揃うように同一平面内に配置した構成になっている。
【００７８】
図２１乃至図２３に示すように、抵抗素子１８Ａは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１の溝３１の内部に層間絶縁膜３５を介して配置され、かつ半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜として層間絶縁膜３５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、１本ずつ交互に直列接続された構成になっている。また、抵抗素子１８Ａは、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２とが１本ずつ交互に並列配置された構成になっている。また、抵抗素子１８Ａは、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）を介してそれぞれ電気的に接続された構成になっている。また、抵抗素子１８Ａは、投影領域１Ｂにおいて、第１主電極端子２１を取り囲むように渦巻
状に周回する平面パターンで構成されている。
【００７９】
また、図２２及び図２４に示すように、抵抗素子１８Ａは、１周目の薄膜抵抗層１６ｊの一端側に第１主電極端子２１の一部と重畳するように１周目の周回軌道上から引き出された引出し部１６ｃを有している。この引出し部１６ｃのコンタクト部には、層間絶縁膜２０を貫通するコンタクト孔２０ｎを通して第１主電極端子２１の一部が電気的にかつ金属学的に接続されている。
【００８０】
また、図２２及び図２５に示すように、抵抗素子１８Ａは、６周目の拡散抵抗領域１７ｊ＋２の他端側に第２主電極端子２２の一部と重畳するように６周目の周回軌道上から引き出された引出し部１７ｄを有している。この引出し部１７ｄの内部には、ｐ＋型のオーミックコンタクト領域１９ｋ＋２が選択的に設けられている。このオーミックコンタクト領域１９ｋ＋２には、層間絶縁膜２０を貫通するコンタクト孔２０ｐを通して第２主電極端子２２の一部が低いオーミック接触抵抗をなすように電気的にかつ金属学的に接続されている。
【００８１】
また、抵抗素子１８Ａは、詳細に図示していないが、図２２を参照して説明すると、第１乃至第３の実施形態に係る抵抗素子１８と同様に、前段の周回軌道上に位置する薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と、後段の周回軌道上に位置する拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが配列方向において隣り合うように配置され、前段の周回軌道上に位置する薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２の他端側と後段の周回軌道上に位置する拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２の一端側とが中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）を介してそれぞれ電気的に接続されている。薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と中継配線（２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４）との接続は、図示していないが、層間絶縁膜２０を貫通するコンタクト孔を通して行われている。
【００８２】
第４の実施形態に係る半導体装置３０Ｄでは、第２の実施形態に係る半導体装置３０Ｂと同様に、図２３及び図２４から分かるように抵抗素子１８Ａの一端側が第１主電極端子２１を介して高耐圧ＭＯＳＦＥＴ２６の第１主電極領域１１と電気的に接続され、図２３及び図２５から分かるように抵抗素子１８Ａの他端側が第２主電極端子２２を介して高耐圧ＭＯＳＦＥＴ２６の第２主電極領域１２及びピックアップ領域１３と電気的に接続されている。
【００８３】
図２１乃至図２３に示すように、第４の実施形態に係る半導体装置３０Ｄは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜として層間絶縁膜３５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８Ａを備えている。したがって、第４の実施形態に係る半導体装置３０Ｄにおいても、上述した第１乃至第３の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃと同様に、半導体装置３０Ｄ自身の大型化を抑制しつつ、抵抗素子１８Ａの高抵抗化を図ることができる。また、第４の実施形態に係る半導体装置３０Ｄにおいても、述した第１乃至第３の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃと同様に、半導体装置３０Ｄ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００８４】
また、図２３に示すように、第４の実施形態に係る半導体装置３０Ｄは、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴ２６を備えている。そして、高耐圧ＭＯＳＦＥＴ２６のドリフト領域２Ａは、抵抗素子１８Ａと対向するように
して半導体基体１上部に設けられている。そして、抵抗素子１８Ａの拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２はドリフト領域２Ａの内部に設けられている。したがって、第４の実施形態に係る半導体装置３０Ｄにおいても、耐圧構造部における電界を緩和し高耐圧化を図ることができる。また、疑似的なダブルリサーフ構造を構成することができる。
【００８５】
また、第４の実施形態に係る半導体装置３０Ｄにおいて、抵抗素子１８Ａは、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との高さがおよそ揃うように、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体１の溝３１の内部に層間絶縁膜３５を介して配置されている。したがって、第４の実施形態に係る半導体装置３０Ｄによれば、抵抗素子１８Ａのフィールドプレート効果による等電位線の分布がより均一になるため、上述した抵抗素子１８を備えた第１乃至第３の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃと比較して耐圧を更に向上させることができる。
【００８６】
（第５の実施形態）
上述した第４の実施形態に係る半導体装置３０Ｄは、図２３に示すように、フィールドプレート効果が適用される高耐圧素子として高耐圧ＭＯＳＦＥＴを備えた場合について説明した。これに対し、本発明の第５の実施形態に係る半導体装置３０Ｅは、図２８に示すように、フィールドプレート効果が適用される高耐圧素子として高耐圧ダイオード２７を備えている。
【００８７】
図２８に示すように、第５の実施形態に係る半導体装置３０Ｅは、半導体基体１と、この半導体基体１の上面側に抵抗性フィールドプレートとして設けられた抵抗素子１８Ａと、半導体基体１の上面上に順次設けられたフィールド絶縁膜３４、層間絶縁膜３５及び層間絶縁膜２０とを備えている。また、第５の実施形態に係る半導体装置３０Ｅは、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜３４、層間絶縁膜３５及び層間絶縁膜２０を介して設けられた第１主電極端子２１及び第２主電極端子２２を備えている。また、第５の実施形態に係る半導体装置３０Ｅは、高耐圧能動素子としての高耐圧ダイオード２７を備えている。抵抗性フィールドプレートである抵抗素子１８Ａは、図２６乃至図３０に示すように、上述した第４の実施形態に係る抵抗素子１８Ａと同様の構成になっている。
【００８８】
第５の実施形態に係る半導体装置３０Ｅでは、第３の実施形態に係る半導体装置３０Ｃと同様に、図２８及び図２９から分かるように抵抗素子１８Ａの一端側が第１主電極端子２１を介して高耐圧ダイオード２７の第１主電極領域１１ａと電気的に接続され、図２８及び図３０から分かるように抵抗素子１８Ａの他端側が第２主電極端子２２を介して高耐圧ＭＯＳＦＥＴ２６の第２主電極領域１３ａと電気的に接続されている。
【００８９】
図２６乃至図２８に示すように、第５の実施形態に係る半導体装置３０Ｅは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜として層間絶縁膜３５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８Ａを備えている。したがって、第５の実施形態に係る半導体装置３０Ｅにおいても、上述した第１乃至第４の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと同様に、半導体装置３０Ｅ自身の大型化を抑制しつつ、抵抗素子１８Ａの高抵抗化を図ることができる。また、第５の実施形態に係る半導体装置３０Ｅにおいても、述した第１乃至第４の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと同様に、半導体装置３０Ｅ自身の大型化を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
【００９０】
また、図２９に示すように、第５の実施形態に係る半導体装置３０Ｅは、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ダイオード２７を備えている。そして、高耐圧ダイオード２７のドリフト領域２Ａは、抵抗素子１８Ａと対向するようにして半導体基体１上部に設けられている。そして、抵抗素子１８Ａの拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２はドリフト領域２Ａの内部に設けられている。したがって、第５の実施形態に係る半導体装置３０Ｅにおいても、耐圧構造部における電界を緩和し高耐圧化を図ることができる。また、疑似的なダブルリサーフ構造を構成することができる。
【００９１】
また、第５の実施形態に係る半導体装置３０Ｄにおいて、抵抗素子１８Ａは、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２と拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２との高さがおよそ揃うように、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体１の溝３１の内部に層間絶縁膜３５を介して配置されている。したがって、第５の実施形態に係る半導体装置３０Ｅにおいても、抵抗素子１８Ａのフィールドプレート効果による等電位線の分布がより均一になるため、上述した抵抗素子１８を備えた第１乃至第３の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃと比較して耐圧を更に向上させることができる。
【００９２】
（第６の実施形態）
上述した第１乃至第５の実施形態に係る半導体装置３０Ａ乃至３０Ｅでは、抵抗性フィールドプレートである抵抗素子の一端側が高耐圧ＭＯＳＦＥＴ又は高耐圧ダイオードの第１主電極領域１１，１１ａと電気的に接続された場合について説明した。これに対し、本発明の第６の実施形態に係る半導体装置３０Ｆでは、抵抗素子１８Ｂの一端側がＶＳ端子と電気的に接続された場合について説明する。
【００９３】
図３１に示すように、本発明の第６の実施形態に係る半導体装置３０Ｆは、制御回路４１、ハイサイド駆動回路４３、ローサイド駆動回路（図示せず）、レベルシフタとしての高耐圧ＭＯＳＦＥＴ２６、高耐圧ＭＯＳＦＥＴ２６に並列に逆接続された高耐圧ダイオード２７、及び抵抗性フィールドプレートとしての抵抗素子１８Ｂなどを備えた高耐圧ＩＣである。また、第６の実施形態に係る半導体装置３０Ｆは、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部６０を駆動する高耐圧ＩＣである。この第６の実施形態に係る半導体装置３０Ｆは、入力端子５１から入力された信号に応じて、電力変換部６０を構成するスイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子５２から出力する。
【００９４】
図３１に示すように、電力変換部６０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続してハーフブリッジ回路を構成している。高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は例えばＩＧＢＴなどの能動素子で構成されている。高圧側及び低圧側スイッチング素子Ｓ１，Ｓ２の各々には、還流ダイオードＦＷＤ１，ＦＷＤ２が並列に逆接続されている。
【００９５】
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＨＶと、この主電源ＨＶの負極側であるグランド（ＧＮＤ）電位との間に直列で接続されている。第２電位としてのＶＳ電位が印加される第２端子としてのＶＳ端子５３は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点６１に接続される。この接続点６１は、電力変換用ブリッジ回路の一相分である電力変換部６０の出力点である。接続点６１とＧＮＤ電位との間には、低圧側スイッチング素子Ｓ２が接続される。接続点６１には負荷６７として例えばモータなどが接続される。
【００９６】
半導体装置３０Ｆの動作中、ＶＳ端子５３に印加されるＶＳ電位は、ハイサイド回路を構成する高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補にオン・オ
フされることによって、主電源ＨＶの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。
【００９７】
ハイサイド駆動回路４３は、ゲート駆動回路４４、レベルシフト抵抗４４Ａなどを備えている。ゲート駆動回路４４は、能動素子である第１導電型チャネルの第１電界効果トランジスタとして例えばｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）４５と、能動素子である第２導電型チャネルの第２電界効果トランジスタとして例えばｎチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）４６とが相補うように直列に接続されたＣＭＯＳ回路で構成されている。具体的には、ｐＭＯＳ４５のソースはＶＢ端子５４に接続され、ｐＭＯＳ４５のドレインはｎＭＯＳ４６のドレインに接続されている。ｎＭＯＳ４６のソースはＶＳ端子５３に接続されている。
【００９８】
ゲート駆動回路４４は、ＶＳ端子５３に印加されるＶＳ電位を基準電位とし、第１端子としてのＶＢ端子５４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト抵抗４４Ａの電圧降下の信号を元に出力端子５２から駆動信号を出力して高圧側スイッチング素子Ｓ１を駆動する。
制御回路４１は、ＧＮＤ（グランド）端子５６に印加されるＧＮＤ電位を基準電位とし、ＶＣＣ端子５５に印加されるＶＣＣ電位を電源電位として動作し、高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。ＧＮＤ電位は共通電位である。
【００９９】
高耐圧ＭＯＳＦＥＴ２６は、制御回路４１によって生成されたローサイドレベルのオン・オフ信号を、ハイサイドレベルのオン・オフ信号に変換する。高耐圧ＭＯＳＦＥＴ２６は、ドレインがレベルシフト抵抗に接続され、ソースがＧＮＤ端子５６に接続されている。抵抗素子１８は、一端側がＶＳ端子５３に接続され、他端側がＧＮＤ端子５６に接続されている。
【０１００】
第６の実施形態に係る半導体装置３０Ｆでは、高圧側スイッチング素子Ｓ１を駆動する場合、制御回路４１によって高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、高耐圧ＭＯＳＦＥＴ２６によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路４３に入力される。
制御回路４１からハイサイド駆動回路４３に入力されたオン・オフ信号は、ゲート駆動回路４４を介して高圧側スイッチング素子Ｓ１のゲートに入力される。高圧側スイッチング素子Ｓ１は、制御回路４１からのオン・オフ信号に基づいてオン・オフされる。
【０１０１】
ＶＣＣ端子５５とＶＢ端子５４との間には外付け素子としてのブートストラップダイオード６５が接続される。また、ＶＢ端子５４とＶＳ端子５３との間には外付け素子としてのブートストラップコンデンサ６６が接続される。これらのブートストラップダイオード６５及びブートストラップコンデンサ６６は、高圧側スイッチング素子Ｓ１の駆動電源を生成する。
【０１０２】
ＶＢ電位は半導体装置３０Ｆに印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ６６でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点（出力ノード部）６１の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
【０１０３】
第６の実施形態に係る半導体装置３０Ｆは、図３４に示すように、半導体基体１と、半導体基体１の上面上に絶縁膜として例えばフィールド絶縁膜１４、層間絶縁膜１５及び層間絶縁膜２０を介して設けられた第１主電極端子２１Ａ及び第２主電極端子２２を備えている。
図３２に示すように、第１主電極端子２１Ａ及び第２主電極端子２２は、半導体基体１の上面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状に延伸するリング状平面パターンで構成されている。第２主電極端子２２は、半導体基体１の上面上において、第１主電極端子２１Ａを囲む位置に第１主電極端子２１Ａから離間して配置されている。第１主電極端子２１Ａは、上述した第１主電極端子２１と基本的に同様の構成になっているが、図３２及び図３３に示すように、同一周回軌道上において一端側と他端側とが互いに向かい合うように切欠き部２１Ａ１が設けられたリング状平面パターンで構成されている。
【０１０４】
図３２乃至図３４に示すように、抵抗性フィールドプレートである抵抗素子１８Ｂは、半導体基体１の上面側において、投影領域１Ｂに配置されている。抵抗素子１８Ｂは、上述した抵抗素子１８と基本的に同様の構成になっているが、１周目の薄膜抵抗層１６ｊの一端側の構成が異なっている。すなわち、図３３及び図３６に示すように、１周目の薄膜抵抗層１６ｊの一端側には、第１主電極端子２１Ａの切欠き部２１Ａ１を横切るようにして１周目の周回軌道上から回路形成領域１Ａ側に引き出された引出し部１６ｃが設けられている。この引出し部１６ｃのコンタクト部には、図３６に示すように、層間絶縁膜２０を貫通するコンタクト孔２０ｒを通して配線２３Ａの一部が電気的にかつ金属学的に接続されている。配線２３Ａは、例えば第１主電極端子２１Ａと同一層に形成され、保護膜２４で覆われている。この他の構成は、図３２乃至３７に示すように、上述した抵抗素子１８と同様の構成になっているので、ここでの説明は省略する。
【０１０５】
図３４に示すように、高耐圧ＭＯＳＦＥＴ２６は、半導体基体１の上部に構成されている。高耐圧ＭＯＳＦＥＴ２６は、主に、ｎ−型のドリフト領域２Ａと、ｐ型のチャネル形成領域５と、ゲート絶縁膜８と、ゲート電極９と、ドレイン領域としてのｎ＋型の第１主電極領域１１と、ソース領域としてのｎ＋型の第２主電極領域１２と、ｐ型のピックアップ領域１３とを有している。図３４から分かるように、ドリフト領域２Ａは、投影領域１Ｂにおいて、抵抗素子１８と対向するようにして半導体基体１の上部に設けられている。第１主電極領域１１はｎ型のウエル領域３の上部に設けられ、第２主電極領域１２及びピックアップ領域１３はｐ型のチャネル形成領域５の上部に設けられている。
【０１０６】
図３５に示すように、高耐圧ダイオード２７は、半導体基体１の上部に構成されている。高耐圧ダイオード２７は、主に、ｎ−型のドリフト領域２Ａと、カソード領域としてのｎ＋型の第１主電極領域１１ａと、アノード領域としてのｐ＋型の第２主電極領域１３ａとを有している。第１主電極領域１１ａはｎ型のウエル領域３の上部に設けられ、第２主電極領域１３ａはｐ型のウエル領域４の上部に設けられている。
【０１０７】
高耐圧ＭＯＳＦＥＴ２６は、半導体基体１の上面に垂直な方向から見たとき、図１に示すように、一点鎖線で囲まれた領域１Ｃの内部に選択的に構成されている。そして、高耐圧ダイオード２７は、領域１Ｃを除いて回路形成領域１Ａを周回するリング状平面パターンで構成されている。すなわち、第６の実施形態に係る半導体装置３０Ｆは、回路形成領域１Ａを取り囲む高耐圧分離領域に高耐圧ＭＯＳＦＥＴ２６及び高耐圧ダイオード２７の２つの高耐圧能動素子を備えている。
なお、ハイサイド駆動回路４３は、高耐圧素子形成領域で囲まれた回路形成領域１Ａの内部に構成されている。また、制御回路４１は、半導体基体１において、高耐圧形成領域の外側の周辺領域に構成されている。
【０１０８】
図３４及び図３５に示すように、第２主電極領域１２、ピックアップ領域１３及び第２
主電極領域１３ａの各々は、第２主電極端子２２と電気的に接続されている。そして、この第２主電極端子２２は、図３１から分かるように、ＧＮＤ端子５６と電気的に接続されている。また、この第２主電極領域１２は、図示していないが、半導体基体１と電気的に接続されている。したがって、高耐圧ＭＯＳＦＥＴ２６の第２主電極領域１２及びドリフト領域２Ａの各々と、高耐圧ダイオード２７の第２主電極領域１３ａ及びドリフト領域２Ａと、半導体基体１の各々は、ＧＮＤ電位が印加されるＧＮＤ端子５６と電気的に接続されている。
【０１０９】
図３４及び図３５に示すように、第１主電極領域１１及び第１主電極領域１１ａの各々は、第１主電極端子２１Ａと電気的に接続されている。そして、この第１主電極端子２１Ａは、図３１から分かるように、レベルシフト抵抗４４Ａを介してＶＢ端子５４と電気的に接続されている。したがって、高耐圧ＭＯＳＦＥＴ２６の第１主電極領域１１と、高耐圧ダイオード２７の第１主電極領域１１ａの各々は、ＧＮＤ電位とは異なる第１電位としてのＶＢ電位が印加される第１端子としてのＶＢ端子５４にレベルシフト抵抗４４Ａを介して電気的に接続されている。
【０１１０】
図３６に示すように、配線２３Ａは、抵抗素子１８Ｂの一端側と電気的に接続されている。また、図３７に示すように、第２主電極端子２２は、抵抗素子１８Ｂの他端側と電気的に接続されている。したがって、抵抗素子１８Ｂの一端側は、ＧＮＤ電位及びＶＢ電位とは異なる第２電位としてのＶＳ電位が印加される第２端子としてのＶＳ端子５３に電気的に接続されている。また、抵抗素子１８Ｂの他端側は、ＧＮＤ端子５６と電気的に接続されている。
【０１１１】
図３１乃至図３５に示すように、第６の実施形態に係る半導体装置３０Ｆは、半導体基体１の上部に設けられた拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２と、半導体基体１及び拡散抵抗領域１７ｊ，１７ｊ＋１，１７ｊ＋２から絶縁膜としてフィールド絶縁膜１４及び層間絶縁膜１５を介して絶縁分離された薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２とが、交互に直列接続され、かつ交互に並列配置された抵抗素子１８Ｂを備えている。したがって、第６の実施形態に係る半導体装置３０Ｆにおいても、上述した第１乃至第５の実施形態に係る半導体装置３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅと同様に、半導体装置３０Ｆ自身の大型化を抑制しつつ、抵抗素子１８Ｂの高抵抗化を図ることができる。
【０１１２】
第６の実施形態に係る半導体装置３０Ｆでは、第１主電極端子２１Ａと第２主電極端子２２との間に高電位が印加されていると、スタンバイ時でも抵抗性フィールドプレートである抵抗素子１８Ａにリーク電流が流れる。しかしながら、第６の実施形態に係る半導体装置３０Ｆにおいても、上述した第１乃至第５の実施形態に係る半導体装置と同様に、抵抗素子１８Ｂの高抵抗化が図られているので、半導体装置３０Ｆ自身の大型化抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
なお、第６の実施形態に係る半導体装置３０Ｆでは、抵抗素子１８Ｂの一端側をＶＳ端子５３に電気的に接続した場合について説明したが、抵抗素子１８Ｂの一端側は、図３８及び図３９から分かるように、ＶＢ端子５４に電気的に接続してもよい。この場合においても、第６の実施形態に係る半導体装置３０Ｆと同様の効果が得られる。
【０１１３】
以上、本発明を上記実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、第６の実施形態に係る半導体装置３０Ｆでは、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体１の上面上に設けられた抵抗素子１８Ｂを備えた場合について説明したが、本発明はこれに限定されるものではなく、上述した第４及び第５の実施形態に係る半導体装置のように、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２が半導体基体の
溝３１の内部に設けられた抵抗素子１８Ａを備えてもよい。
【０１１４】
また、第１乃至第６の実施形態に係る半導体装置では、半導体基体１として単結晶シリコンからなる半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板や、半導体基板にエピタキシャル層を設けた半導体基体や、半導体基板に絶縁層を介して半導体層を設けた所謂ＳＯＩ構造の半導体基体を用いた半導体装置に適用することができる。
【０１１５】
また、第１乃至第６の実施形態に係る半導体装置では、薄膜抵抗層１６ｊ，１６ｊ＋１，１６ｊ＋２として多結晶シリコン膜を用いた場合について説明しが、本発明はこれに限定されるものではなく、例えばアモルファス膜を用いた半導体装置に適用することができる。
以上のように、本発明に係る半導体装置は、半導体装置の大型化を抑制しつつ、抵抗素子の高抵抗化を図ることができ、スイッチング素子を駆動する高耐圧ＩＣなどの半導体装置に有用である。
【符号の説明】
【０１１６】
１…ｐ−型の半導体基体
２…ｎ型のウエル領域
２Ａ…ｎ−型のドリフト領域
３…ｎ型のウエル領域
４…ｐ型のウエル領域
５…ｐ型のチャネル形成領域
７…ゲート絶縁膜
８…ゲート電極
１１…ｎ＋型の第１主電極領域（ドレイン領域）
１１ａ…ｎ＋型の第１主電極領域（カソード領域）
１２…ｎ＋型の第２主電極領域（ソース領域）
１３…ｐ＋型のピックアップ領域
１３ａ…ｐ＋型の第２主電極領域（アノード領域）
１４…フィールド絶縁膜
１５…層間絶縁膜
１６ｊ、１６ｊ＋１、１６ｊ＋２…薄膜抵抗層
１７ｊ，１７ｊ＋１，１７ｊ＋２…ｐ型の拡散抵抗領域
１８，１８Ａ，１８Ｂ…抵抗素子
１９ｊ，１９ｊ＋１，１９ｊ＋２，１９ｋ，１９ｋ＋１，１９ｋ＋２…ｐ＋型のコンタクト領域
２０…層間絶縁膜
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｊ，２０ｋ，２０ｍ，２０ｎ，２０ｐ，２０ｘ，２０ｙ…コンタクト孔
２１，２１Ａ…第１主電極端子
２１Ａ１…切欠き部
２２…第２主電極端子
２３ｊ，２３ｊ＋１，２３ｊ＋２，２３ｊ＋３，２３ｊ＋４…中継配線
２３Ａ…配線
２４…保護膜
２６…高耐圧ＭＯＳＦＥＴ
２７…ダイオード
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ…半導体装置
３１…溝
３４…フィールド絶縁膜
３５…層間絶縁膜
４１…制御回路、４３…ハイサイド駆動回路、４４…ゲート駆動回路、レベルシフト抵抗
４５…ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）
４６…ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）
５１…入力端子、５２…出力端子、５３…ＶＳ端子、５４…ＶＢ端子、５５…Ｖｃｃ端子、５６…ＧＮＤ端子
６０…電力変換部、６１…接点、６５…ブートストラップダイオード、６６…ブートストラップコンデンサ、５７…負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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