(57)【特許請求の範囲】
【請求項１】
互いに並列に接続された複数の電圧駆動形半導体スイッチング素子からなるスイッチング素子群を駆動するために前記スイッチング素子群のゲートに共通して接続されるゲート駆動回路であって、
前記スイッチング素子群をターンオンさせる第１のスイッチと、前記第１のスイッチに直列に接続されて前記スイッチング素子群をターンオフさせる第２のスイッチと、前記第１のスイッチを流れる電流を制限する第１の電流制限用抵抗と、前記第２のスイッチを流れる電流を制限する第２の電流制限用抵抗と、前記第１のスイッチ及び前記第２のスイッチの駆動電源としての少なくとも第１の直流電源と、を備えたゲート駆動回路において、
前記第１のスイッチに対するオン指令信号によりオンして前記スイッチング素子群をターンオンさせる第３のスイッチと、
前記第２のスイッチに対するオフ指令信号によりオフして前記スイッチング素子群をターンオフさせる第４のスイッチと、
前記第３のスイッチ及び前記第４のスイッチの駆動電源として、前記第３のスイッチと前記第４のスイッチとを含む直列回路の両端に接続され、かつ、前記第１の直流電源より電圧値が低い第２の直流電源と、
を備え、
オン状態の前記第３のスイッチを介して前記第２の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスを、オン状態の前記第１のスイッチを介して前記第１の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスよりも低くしたことを特徴とする半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１に記載した半導体スイッチング素子のゲート駆動回路において、
前記第２の直流電源の電圧値を、前記スイッチング素子群のゲートしきい値電圧のうちの最大値にほぼ等しくしたことを特徴とする半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１または２に記載した半導体スイッチング素子のゲート駆動回路において、
前記第４のスイッチをオンさせるタイミングを、前記第２のスイッチをオンさせるタイミングより遅くするためのオフ遅延回路を備えたことを特徴とする半導体スイッチング素子のゲート駆動回路。
【請求項４】
請求項１〜３の何れか１項に記載した半導体スイッチング素子のゲート駆動回路において、
前記第２の直流電源を、前記第１の直流電源の両端に接続された抵抗とツェナーダイオードとの直列回路と、前記ツェナーダイオードに並列に接続されたコンデンサとにより構成し、前記コンデンサの両端電圧を前記第２の直流電源の電圧値として用いることを特徴とする半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に使用される電圧駆動形の半導体スイッチング素子のゲート駆動回路に関するものである。
【背景技術】
【０００２】
図４は、電圧駆動形の半導体スイッチング素子を用いたインバータの主回路構成図である。
図４において、１は直流電源、２は電圧駆動形の半導体スイッチング素子２ａ〜２ｆからなる三相のインバータ部、３ａ，３ｂはゲート駆動回路、４は制御回路、Ｓａ，Ｓｂは制御回路４からゲート駆動回路３ａ，３ｂにそれぞれ与えられる制御信号、Ｍは負荷としてのモータである。
【０００３】
なお、直流電源１は、交流電源電圧を整流する整流回路と電解コンデンサとによって置き換えても良い。また、図４では、ゲート駆動回路３ａ，３ｂ及び制御信号Ｓａ，Ｓｂが一相分のスイッチング素子２ａ，２ｂについて示されているが、他のスイッチング素子２ｃ〜２ｆにも同様に設けられている。
電圧駆動形のスイッチング素子２ａ〜２ｆとしては、図示するＭＯＳＦＥＴの他にＩＧＢＴが使用されることもあり、その場合には、ＩＧＢＴ本体に還流ダイオードが逆並列接続される。
【０００４】
ゲート駆動回路３ａ，３ｂの構成は何れも同一であるため、ここでは、スイッチング素子２ａを駆動するゲート駆動回路３ａの構成例について説明する。
図５は、第１の従来技術としてのゲート駆動回路３ａ１を示している。図５において、３１は制御信号Ｓａが入力されるフォトカプラ等からなる駆動部、３２は回路駆動用の直流電源（その電圧値をＶＢとする）、３３は駆動部３１に一端が接続されたベース抵抗、３４，３５はベース抵抗３３の他端に各ベースが接続されたトーテムポール出力形のトランジスタ、３６，３７はトランジスタ３４，３５にそれぞれ直列に接続された電流制限用の抵抗である。
【０００５】
ここで、主回路のスイッチング素子２ａをターンオンさせるためのトランジスタ３４はＮＰＮ形、スイッチング素子２ａをターンオフさせるためのトランジスタ３５はＰＮＰ形であり、これらのトランジスタ３４，３５は、駆動部３１からベース抵抗３３を介して入力される信号Ｓ１がベースに加わることによって相補的に動作する。
この回路の電源としては、直流電源３２の代わりに、トランジスタ３４，３５に対応させて正負の電源が設けられる場合もある。
【０００６】
図５の動作を詳細に説明すると、信号Ｓ１が「Ｈｉｇｈ」レベルの時はトランジスタ３４がオンして直流電源３２からスイッチング素子２ａのゲートに電流が流れ込み、ゲート・ソース間電圧ＶＧＳがゲートしきい値電圧（以下、単にしきい値電圧ともいう）Ｖｔｈを超えるとスイッチング素子２ａがオンする。一方、信号Ｓ１が「Ｌｏｗ」レベルの時はトランジスタ３５がオンすることで、スイッチング素子２ａのゲートに蓄積している電荷が放電する方向に電流が流れるため、スイッチング素子２ａがオフする。
なお、ベース抵抗３３及び電流制限用の抵抗３６，３７の抵抗値を調整することにより、スイッチング素子２ａのスイッチング時における波形を制御してサージ電圧の抑制等が行われる。
図５に示したようなゲート駆動回路は、例えば特許文献１に記載されている。
【０００７】
次に、図６は第２の従来技術としてのゲート駆動回路３ａ２を示している。このゲート駆動回路３ａ２は、図５の回路にトランジスタ３８等からなるアクティブミラークランプ回路を追加したものである。
【０００８】
図６において、ターンオフ用のトランジスタ３５がオンしてスイッチング素子２ａがオフしているときに、図４の対向アームのスイッチング素子２ｂがターンオンすることによりスイッチング素子２ａの寄生ダイオードが逆回復すると大きなｄｖ／ｄｔが発生し、寄生容量Ｃを介して、電流ｉ（＝Ｃ・ｄｖ／ｄｔ）がスイッチング素子２ａのゲートに流れ込む。これにより、スイッチング素子２ａのゲート電位が上昇していき、ゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈを超えるとスイッチング素子２ａがターンオンして上下アームが短絡することとなり、最悪の場合にはスイッチング素子２ａ，２ｂが破壊されるおそれがある。
【０００９】
このため、図６に示す如く、スイッチング素子２ａのゲート・ソース間にトランジスタ３８を接続し、スイッチング素子２ａのオフ時にはトランジスタ３８を強制的にオンすることにより、スイッチング素子２ａのゲート・ソース間を低インピーダンスにしてターンオンを防止している。トランジスタ３８をオンさせる制御動作としては、駆動部３１ａが、信号線３９を介してスイッチング素子２ａのゲート・ソース間電圧ＶＧＳを検出し、この電圧ＶＧＳがしきい値電圧Ｖｔｈに達する前に強制オン信号Ｓ２を出力してトランジスタ３８のベースに与える。
図６のようなアクティブミラークランプ回路を備えたゲート駆動回路は、例えば特許文献２に記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−１２９３７８号公報（段落［０００５］、図８等）
【特許文献２】特開２００６−２９６１１９号公報（段落［０００８］、図２等）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
さて、一般にシステムの大容量化を図るために、インバータ等の各アームのスイッチング素子を複数、並列に接続して使用することがある。
図７は、互いに並列に接続されたスイッチング素子２ａ，２ａ’を図５と同一のゲート駆動回路３ａ１により駆動する場合の構成図である。この図７において、ｉ１，ｉ２はそれぞれスイッチング素子２ａ，２ａ’のドレイン電流を示す。
【００１２】
図７において、スイッチング素子２ａ，２ａ’のしきい値電圧Ｖｔｈに特性上のばらつきがあると、これらのスイッチング素子２ａ，２ａ’のスイッチングタイミングにずれが生じる。すなわち、図８に示すように、上昇していくゲート・ソース間電圧ＶＧＳに対して低いしきい値電圧Ｖｔｈ１を有する素子は時刻ｔ１にてターンオンし、高いしきい値電圧Ｖｔｈ２を有する素子は時刻ｔ２にてターンオンすることになり、ｔ１，ｔ２間にずれ時間Δｔが生じる。これにより、早くターンオンした素子には、ずれ時間Δｔに大きな電流が流れてスイッチング損失が集中する。
【００１３】
図９，図１０は、スイッチング素子２ａ，２ａ’のドレイン電流ｉ１，ｉ２を示す波形図であり、図９はしきい値電圧Ｖｔｈ１，Ｖｔｈ２の差（言い換えればターンオン時刻ｔ１，ｔ２の差）が小さい場合、図１０はＶｔｈ１，Ｖｔｈ２の差が大きい場合である。これらの図から明らかなように、ずれ時間Δｔが大きいほど電流ｉ１，ｉ２のアンバランスは顕著になる。
【００１４】
また、図１１は、スイッチング素子２ａ，２ａ’の対向アームに２個のスイッチング素子が互いに並列接続されており、これらのしきい値電圧Ｖｔｈ１，Ｖｔｈ２の差が大きい場合の、対向アーム側の２個のスイッチング素子の各ダイオード（スイッチング素子がＭＯＳＦＥＴである場合は寄生ダイオード）の逆回復時における電流ｉ１ｄ，ｉ２ｄの波形図である。
スイッチング素子２ａ，２ａ’のしきい値電圧Ｖｔｈ１，Ｖｔｈ２の差が大きいと、仮にダイオード側の特性が等しくても、配線構造的な要因によって電流のアンバランスが少なからず発生し、結果として、図１１に示すように対向アーム側のダイオードにも電流ｉ１ｄ，ｉ２ｄのアンバランスが発生する。
【００１５】
このため、スイッチング素子のゲートしきい値電圧のばらつきを考慮した損失設計、温度設計を行う必要があり、必然的に、上記のばらつきがない場合、つまり各スイッチング素子の特性が一致する場合と比較して設計作業が冗長化せざるを得ない。また、各スイッチング素子の特性を個別に管理すれば設計の冗長化は緩和されるが、特性の個別管理に要する費用がかさむため、その分のコスト上昇は避けられない。
【００１６】
一方、図７に示した回路においても、ゲート駆動回路に前述したアクティブミラークランプ回路を備えれば、スイッチング素子２ａ，２ａ’の不要なターンオンを防ぐことが可能であるが、ゲート駆動回路の規模が大きくなると共に、アクティブミラークランプ回路の制御回路やその制御機能を備えた専用のＩＣが必要になり、これらもコスト上昇の原因となっていた。
更に、アクティブミラークランプ回路を設けたとしても、しきい値電圧Ｖｔｈ１，Ｖｔｈ２のばらつきによる電流アンバランスは未解決のままである。
【００１７】
そこで、本発明の解決課題は、互いに並列に接続された複数の半導体スイッチング素子を駆動する場合に、ゲートしきい値電圧のばらつきに起因する電流アンバランスを抑制すると共に、回路規模を増大させることなく、対向アームがターンオンした際の上下アームの短絡を防止可能としたゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、請求項１に係る発明は、互いに並列に接続された複数の電圧駆動形半導体スイッチング素子からなるスイッチング素子群を駆動するために前記スイッチング素子群のゲートに共通して接続されるゲート駆動回路であって、
前記スイッチング素子群をターンオンさせる第１のスイッチと、前記第１のスイッチに直列に接続されて前記スイッチング素子群をターンオフさせる第２のスイッチと、前記第１のスイッチを流れる電流を制限する第１の電流制限用抵抗と、前記第２のスイッチを流れる電流を制限する第２の電流制限用抵抗と、前記第１のスイッチ及び前記第２のスイッチの駆動電源としての少なくとも第１の直流電源と、を備えたゲート駆動回路において、
前記第１のスイッチに対するオン指令信号によりオンして前記スイッチング素子群をターンオンさせる第３のスイッチと、
前記第２のスイッチに対するオフ指令信号によりオフして前記スイッチング素子群をターンオフさせる第４のスイッチと、
前記第３のスイッチ及び前記第４のスイッチの駆動電源として、前記第３のスイッチと前記第４のスイッチとを含む直列回路の両端に接続され、かつ、前記第１の直流電源より電圧値が低い第２の直流電源と、
オン状態の前記第３のスイッチを介して前記第２の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスを、オン状態の前記第１のスイッチを介して前記第１の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスよりも低くしたものである。
【００１９】
請求項２に係る発明は、請求項１に記載した半導体スイッチング素子のゲート駆動回路において、前記第２の直流電源の電圧値を、前記スイッチング素子群のゲートしきい値電圧のうちの最大値にほぼ等しくしたものである。
【００２０】
請求項３に係る発明は、請求項１または２に記載した半導体スイッチング素子のゲート駆動回路において、前記第４のスイッチをオンさせるタイミングを、前記第２のスイッチをオンさせるタイミングより遅くするためのオフ遅延回路を備えたものである。
【００２１】
請求項４に係る発明は、請求項１〜３の何れか１項に記載した半導体スイッチング素子のゲート駆動回路において、前記第２の直流電源を、前記第１の直流電源の両端に接続された抵抗とツェナーダイオードとの直列回路と、前記ツェナーダイオードに並列に接続されたコンデンサとにより構成し、前記コンデンサの両端電圧を前記第２の直流電源の電圧値として用いるものである。
【発明の効果】
【００２２】
本発明のゲート駆動回路によれば、互いに並列に接続された複数の半導体スイッチング素子を駆動する場合において、ゲートしきい値電圧のばらつきに起因する電流アンバランスを抑制する機能と、対向アームのスイッチング素子がターンオンする際のダイオードの逆回復現象に伴う上下アーム短絡を防止する機能とを、同時に果たすことができる。
これにより、設計の冗長化や各スイッチング素子の特性の個別管理を解消し、また、回路規模の増大を回避してコストの低減を図ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態を示す回路構成図である。
【図２】図１における第２の直流電源の他の構成図である。
【図３】図１における主回路スイッチング素子のゲート・ソース間電圧を示す波形図である。
【図４】電圧駆動形半導体スイッチング素子を用いたインバータの主回路構成図である。
【図５】ゲート駆動回路の第１の従来技術を示す構成図である。
【図６】ゲート駆動回路の第２の従来技術を示す構成図である。
【図７】並列接続された２個のスイッチング素子を図５のゲート駆動回路により駆動する場合の構成図である。
【図８】図７における主回路スイッチング素子のゲート・ソース間電圧を示す波形図である。
【図９】並列接続された２個のスイッチング素子のゲートしきい値電圧のばらつきが小さい場合の電流波形図である。
【図１０】並列接続された２個のスイッチング素子のゲートしきい値電圧のばらつきが大きい場合の電流波形図である。
【図１１】並列接続された２個のスイッチング素子のゲートしきい値電圧のばらつきが大きい場合の、対向アーム側ダイオードの逆回復時の電流波形図である。
【発明を実施するための形態】
【００２４】
以下、図に沿って本発明の実施形態を説明する。
図１は、本実施形態に係るゲート駆動回路３０を、駆動対象の半導体スイッチング素子２ａ，２ａ’と共に示した構成図である。この実施形態では、前述した図７と同様に、インバータ等の一つのアームに２個のスイッチング素子２ａ，２ａ’が互いに並列に接続されており、これらのスイッチング素子２ａ，２ａ’をゲート駆動回路３０が駆動する場合を想定している。
【００２５】
図１において、図７と同一の部分には同一の参照符号を付してあり、以下では、図７と異なる部分を中心に説明する。
図１のゲート駆動回路３０では、図７のゲート駆動回路３ａ１に対して、新たにオフ遅延回路４１、ダイオード４２，４４、トーテムポール出力形のＮＰＮ形トランジスタ４３及びＰＮＰ形トランジスタ４５、並びに直流電源４６が追加されている。すなわち、トランジスタ３４，３５の共通接続されたベースとトランジスタ４３，４５の共通接続されたベースとの間に、オフ遅延回路４１とダイオード４２との並列回路が接続され、トランジスタ４３，４５のエミッタ間にダイオード４４が接続されると共に、トランジスタ４３，４５のコレクタ間に直流電源４６が接続されている。そして、トランジスタ４５のエミッタはトランジスタ３４，３５のエミッタと共に、スイッチング素子２ａ，２ａ’のゲートに接続されている。
なお、ダイオード４４は、トランジスタ３４，４３が同時にオンしている場合に、トランジスタ４３に逆電圧が印加されるのを防止するためのものである。
【００２６】
ここで、直流電源４６の電圧ＶＢ２は、直流電源３２の電圧ＶＢ１より低い値とし（ＶＢ２＜ＶＢ１）、主回路のスイッチング素子２ａ，２ａ’のゲートしきい値電圧Ｖｔｈ１，Ｖｔｈ２の最大値（大きい方の値）程度にすることが望ましい。直流電源４６は、入力側の直流電源３２と別個独立に構成しても良いし、図２に示すように、直流電源３２に抵抗４６ａとツェナーダイオード４６ｂとを直列に接続し、ツェナーダイオード４６ｂに並列に接続したコンデンサ４６ｃの両端から電圧ＶＢ２を得ても良い。
【００２７】
なお、直流電源３２，４６は請求項における第１，第２の直流電源にそれぞれ相当し、トランジスタ３４，３５，４３，４５は第１〜第４のスイッチにそれぞれ相当する。第１の直流電源は、図示する直流電源３２のように正側電源だけでなく、トランジスタ３４，３５に対応させて正側電源及び負側電源を設けても良い。
上記構成において、主回路のスイッチング素子２ａ，２ａ’はＩＧＢＴでも良く、その並列接続数は３以上でも良い。また、第１〜第４のスイッチは、バイポーラトランジスタに限らずＦＥＴを使用しても良い。
更に、抵抗３６，３７の接続位置は、トランジスタ３４，３５のエミッタ側でも良い。
【００２８】
次に、本実施形態の動作を説明する。
スイッチング素子２ａ，２ａ’のターンオン時には、制御信号Ｓａに基づいて駆動部３１から出力されるターンオン指令信号Ｓ１がベース抵抗３３を介してターンオン用のトランジスタ３４のベースに加わる。同時に、ターンオン指令信号Ｓ１は、ベース抵抗３３、ダイオード４２を介してターンオン用のトランジスタ４３のベースに加わる。これにより、トランジスタ３４，４３がオンする。
【００２９】
この時、トランジスタ４３側には、その出力電流経路にトランジスタ３４側の抵抗３６のような電流制限用の抵抗が存在せず、出力電流経路が低インピーダンスであるため、直流電源４６の電圧ＶＢ２により、トランジスタ４３及びダイオード４４を介した電流がスイッチング素子２ａ，２ａ’のゲート側に急速に流れる。
その後、スイッチング素子２ａ，２ａ’のゲート・ソース間電圧ＶＧＳが電圧ＶＢ２に達した時点以降は、直流電源３２から電流制限用の抵抗３６、トランジスタ３４を介した電流がスイッチング素子２ａ，２ａ’のゲート側に流れ、ゲート電位が最終的に確立する。
【００３０】
従って、スイッチング素子２ａ，２ａ’のゲートしきい値電圧Ｖｔｈ１，Ｖｔｈ２にばらつきがあったとしても、ゲート・ソース間電圧ＶＧＳは、図３に示す如くＶＢ２に達するまでは急峻なｄｖ／ｄｔで立ち上がる。このため、ゲート・ソース間電圧ＶＧＳが立ち上がってから各しきい値電圧Ｖｔｈ１，Ｖｔｈ２に達するまでの時刻ｔ１，ｔ２は短く、両者のずれ時間Δｔは非常に短くなる。
なお、上記のずれ時間Δｔに、トランジスタ４３に過大な電流が流れるのを防止するため、トランジスタ４３のエミッタ側またはコレクタ側に、電流制限用の抵抗を直列に接続しても良い。
【００３１】
この実施形態によれば、スイッチング素子２ａ，２ａ’のターンオン時における電流や損失のアンバランスが解消され、両者のターンオン時のドレイン電流波形は、しきい値電圧Ｖｔｈの差が小さい場合の図９のような波形となる。このようにスイッチング素子２ａ，２ａ’の電流波形がほぼ等しくなることで、スイッチング素子２ａ，２ａ’に対向するアームのダイオードを流れる電流波形もほぼ同様になるため、図１１に示したようなダイオード側の電流や損失のアンバランスも解消されるようになる。
【００３２】
スイッチング素子２ａ，２ａ’のターンオフ時には、駆動部３１からのターンオフ指令信号Ｓ１により、トランジスタ３５，４５がオンする。その際、トランジスタ４５側のベースにはオフ遅延回路４１が接続されているため、入力側のトランジスタ３５の方がトランジスタ４５より早くオンする。
これにより、スイッチング素子２ａ，２ａ’のゲートの充電電荷は、トランジスタ３５及び抵抗３７を介して徐々に放電され、その後にトランジスタ４５がオンする。
【００３３】
ここで、オフ遅延回路４１は、スイッチング素子２ａ，２ａ’のターンオフ時におけるゲート抵抗を抵抗３７によって確保しつつ、ターンオフ完了時に対向アームのターンオンにより生じ得るスイッチング素子２ａ，２ａ’の誤オン動作を、専用のＩＣ等を用いずに防止する機能を果たしている。このオフ遅延回路４１は、トランジスタ４５のオン動作をトランジスタ３５より遅らせることができれば良いため、例えばＲＣ時定数回路等により構成して所定の遅延時間を持たせれば良い。
【００３４】
スイッチング素子２ａ，２ａ’がターンオフする過渡現象以外の、スイッチング素子２ａ，２ａ’の通常のオフ状態では、トランジスタ４５をオン状態にすることにより、スイッチング素子２ａ，２ａ’のゲート・ソース間は、ほぼゼロインピーダンスで短絡されている。従って、スイッチング素子２ａ，２ａ’の対向アームのスイッチング素子がターンオンし、自アームの還流ダイオード（または寄生ダイオード）が逆回復した時に大きなｄｖ／ｄｔが発生しても、スイッチング素子２ａ，２ａ’のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈ１，Ｖｔｈ２を超えることはなく、これらの誤オンによる上下アームの短絡を防止することが可能になる。
【００３５】
以上説明したように、本実施形態によれば、直流電源４６及びトランジスタ４３，４５等からなる回路を従来のゲート駆動回路に追加するだけで、主回路スイッチング素子のゲートしきい値電圧のばらつきによる電流アンバランスの抑制機能と、対向アームがターンオンした際の上下アームの短絡防止機能とを果たすことができる。
【産業上の利用可能性】
【００３６】
本発明に係るゲート駆動回路は、互いに並列に接続された複数の電圧駆動型半導体スイッチング素子を駆動する用途であれば、インバータ、コンバータ、チョッパ等、各種の電力変換装置に適用可能である。
【符号の説明】
【００３７】
１：直流電源
２ａ，２ａ’，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ：半導体スイッチング素子
４：制御回路
３０：ゲート駆動回路
３１：駆動部
３２，４６：直流電源
３３：ベース抵抗
３４，３５，４３，４５：トランジスタ
３６，３７：抵抗
４１：オフ遅延回路
４２，４４：ダイオード
４６ａ：抵抗
４６ｂ：ツェナーダイオード
４６ｃ：コンデンサ
Ｍ：モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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