(57)【特許請求の範囲】
【請求項１】
入力されたクロック信号を遅延して出力する遅延素子と、制御電圧に応じて前記遅延素子がクロック信号を遅延する遅延時間を制御する遅延制御素子と、前記制御電圧の変化量に対する前記遅延時間の変化量の割合を調整する遅延感度調整部とをそれぞれ有し且つ直列接続された複数の遅延回路を有する電圧制御型遅延ラインと、
前記複数の遅延回路の何れかの出力信号の位相と、前記クロック信号の位相とを比較し、前記比較結果に基づいて前記出力信号の位相と前記クロック信号の位相とが一致するような前記制御電圧を生成し、前記遅延制御素子に出力する制御電圧生成部と、を有し、
前記遅延感度調整部は、前記遅延時間の変化量の割合を調整する遅延感度調整信号に応じて前記遅延素子に流れる電流を調整し、
前記遅延感度調整部は、前記遅延感度調整信号によりオンオフされるスイッチング素子と、前記スイッチング素子がオフされたときに前記遅延制御素子に流れていた電流の一部が、前記スイッチング素子がオンされたときに流れる負荷素子とを有し、
前記遅延感度調整部は、重み付けされた抵抗値をそれぞれが有する複数のスイッチング素子及び負荷素子を有する、
ことを特徴とする電子部品。
【請求項２】
クロック信号を遅延するＤＬＬ回路と、前記ＤＬＬ回路で遅延されたクロック信号によりデータ信号をラッチし、出力するラッチ回路とを有する第１回路と、
前記ラッチ回路が出力したデータ信号が入力される第２回路と、有する情報処理装置であって、
前記ＤＬＬ回路は、
入力されたクロック信号を遅延して出力する遅延素子と、制御電圧に応じて前記遅延素子がクロック信号を遅延する遅延時間を制御する遅延制御素子と、前記制御電圧の変化量に対する前記遅延時間の変化量の割合を調整する遅延感度調整部とをそれぞれ有し且つ直列接続された複数の遅延回路を有する電圧制御型遅延ラインと、
前記複数の遅延回路の何れかの出力信号の位相と、前記クロック信号の位相とを比較し、前記比較結果に基づいて前記出力信号の位相と前記クロック信号の位相とが一致するような前記制御電圧を生成し、前記遅延制御素子に出力する制御電圧生成部と、を有し、
前記遅延感度調整部は、前記遅延時間の変化量の割合を調整する遅延感度調整信号に応じて前記遅延素子に流れる電流を調整し、
前記遅延感度調整部は、前記遅延感度調整信号によりオンオフされるスイッチング素子と、前記スイッチング素子がオフされたときに前記遅延制御素子に流れていた電流の一部が、前記スイッチング素子がオンされたときに流れる負荷素子とを有し、
前記遅延感度調整部は、重み付けされた抵抗値をそれぞれが有する複数のスイッチング素子及び負荷素子を有する、
ことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品及び情報処理装置に関する。
【背景技術】
【０００２】
半導体装置等の電子部品において、所望の遅延を得るためにＤＬＬ（Delay Locked Loop）回路が使用されている。例えば、ＤＬＬ回路を使用してクロック信号を所望の位相にシフトするように遅延した信号によりラッチしたデータ信号を選択的に出力することにより、高速なシリアルデータ出力が可能になる。ＤＬＬ回路の一方式であるデジタルＤＬＬ回路は、遅延素子が直列に複数接続されたディレイラインを有し、ディレイラインにおける遅延素子の段数を調整することにより遅延量を調整する。
【０００３】
また、差動入力トランジスタと、アナログ制御トランジスタ部と、デジタル制御トランジスタ部とを有する遅延素子をディレイラインに配置することにより、ディレイラインの遅延素子の遅延時間をアナログ制御電圧により調整することが知られる。差動入力トランジスタは差動入力クロック信号が印加される。アナログ制御トランジスタ部は電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節する。デジタル制御トランジスタ部は、アナログ制御トランジスタ部と差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９７１４０号公報
【特許文献２】特表平７−５０２３９４号公報
【特許文献３】特開２０１３−４６２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
数Ｇｂｐｓ程度の低速伝送システムから数十Ｇｂｐｓ程度の高速伝送システムまで広範な周波数で動作可能な位相同期回路が望まれている。広範な周波数で動作可能な位相同期回路では、ＶＣＯ（Voltage Controlled Oscillator）の遅延時間を制御する制御電圧の変化量に対するＶＣＯの遅延時間の変化量の割合である遅延感度とジッタ特性との関係が問題になるおそれがある。すなわち、低速伝送時に十分な遅延感度を実現しようとすると、高速伝送時にジッタ特性が悪くなるおそれがある。また、高速伝送時に良好なジッタ特性を有するようにすると、低速伝送時に十分な遅延感度が実現されないおそれがある。
【０００６】
一実施形態では、低速伝送時に十分な遅延感度を有し且つ高速伝送時に良好なジッタ特性を有する遅延回路を有する電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００７】
１つの態様の電子部品は、直列接続された複数の遅延回路を有する電圧制御型遅延ラインと、制御電圧生成部とを有する。遅延回路は、入力されたクロック信号を遅延して出力する遅延素子と、制御電圧に応じて遅延素子がクロック信号を遅延する遅延時間を制御する遅延制御素子と、制御電圧の変化量に対する遅延時間の変化量の割合を調整する遅延感度調整部とを有する。制御電圧生成部は、複数の遅延回路の何れかの出力信号の位相と、クロック信号の位相とを比較し、比較結果に基づいて出力信号の位相とクロック信号の位相とが一致するような制御電圧を生成し、遅延制御素子に出力する。遅延感度調整部は、遅延時間の変化量の割合を調整する遅延感度調整信号に応じて遅延素子に流れる電流を調整する。遅延感度調整部は、遅延感度調整信号によりオンオフされるスイッチング素子と、スイッチング素子がオフされたときに遅延制御素子に流れていた電流の一部が、スイッチング素子がオンされたときに流れる負荷素子とを有する。遅延感度調整部は、重み付けされた抵抗値をそれぞれが有する複数のスイッチング素子及び負荷素子を有する。
【発明の効果】
【０００８】
実施形態では、低速伝送時に十分な遅延感度を有し且つ高速伝送時に良好なジッタ特性を有する遅延回路を有する電子部品を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る情報処理装置の回路ブロック図である。
【図２】図１に示すＣＰＵの動作を示すタイミングチャートである。
【図３】図２に示すＤＬＬ回路の内部回路ブロック図である。
【図４】図３に示す遅延回路の内部回路ブロック図である。
【図５】（ａ）は遅延感度調整部を有しない遅延回路の内部回路ブロック図であり、（ｂ）は（ａ）に示す遅延回路の制御電圧と遅延時間との関係を示す図であり、（ｃ）は（ａ）に示す遅延回路の周波数と遅延感度との関係を示す図である。
【図６】オンするスイッチング素子の数を変化させたときの図４に示す遅延回路の制御電圧と遅延時間との関係を示す図である。
【図７】図４に示す遅延回路の周波数と遅延感度との関係を示す図である。
【図８】実施形態に係る他の遅延回路の内部回路ブロック図である。
【発明を実施するための形態】
【００１０】
以下図面を参照して、電子部品及び情報処理装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００１１】
図１は、実施形態に係る情報処理装置の回路ブロック図である。
【００１２】
情報処理装置１は、第１ＣＰＵ（Central Processing Unit）１０と、第２ＣＰＵ２０とを有する。第１ＣＰＵ１０は、ＤＬＬ回路１１と、第１フリップフロップ１２１〜第４フリップフロップ１２４とを有する。ＤＬＬ回路１１は、入力されたクロック信号ＣＬＫを遅延させて、９０度ずつ位相が異なる４つの出力信号ＯＵＴ１〜ＯＵＴ４を生成し、第１フリップフロップ１２１〜第４フリップフロップ１２４のそれぞれのクロック端子に出力する。第１フリップフロップ１２１〜第４フリップフロップ１２４の出力端子は、マルチプレクサを介して接続される。第１フリップフロップ１２１〜第４フリップフロップ１２４のそれぞれは、データ端子に入力された入力データ信号ＤＡＴＡをＤＬＬ回路１１の出力信号ＯＵＴ１〜ＯＵＴ４でそれぞれラッチし、出力データ信号ＤＡＴＡ１〜ＤＡＴＡ４として出力する。
【００１３】
図２は、第１ＣＰＵ１０の動作を示すタイミングチャートである。
【００１４】
第１フリップフロップ１２１は、入力されたデータ信号ＤＡＴＡをクロック信号ＣＬＫの位相が９０度シフトするように遅延された第１出力信号ＯＵＴ１でラッチして第１出力データ信号ＤＡＴＡ１を出力する。第２フリップフロップ１２２は、入力されたデータ信号ＤＡＴＡをクロック信号ＣＬＫの位相が１８０度シフトするように遅延された第２出力信号ＯＵＴ２でラッチして第２出力データ信号ＤＡＴＡ２を出力する。第３フリップフロップ１２３は、入力されたデータ信号ＤＡＴＡをクロック信号ＣＬＫの位相が２７０度シフトするように遅延された第３出力信号ＯＵＴ３でラッチして第３出力データ信号ＤＡＴＡ３を出力する。第４フリップフロップ１２４は、入力されたデータ信号ＤＡＴＡをクロック信号ＣＬＫの位相が３６０度シフトするように遅延された第４出力信号ＯＵＴ４でラッチして第４出力データ信号ＤＡＴＡ４を出力する。第１フリップフロップ１２１〜第４フリップフロップ１２４の出力端子はマルチプレクサを介して接続されるので、第１ＣＰＵ１０から第２ＣＰＵ２０に第１出力データ信号ＤＡＴＡ１〜第４出力データ信号ＤＡＴＡ４はそれぞれ選択的に出力される。
【００１５】
図３は、ＤＬＬ回路１１の内部回路ブロック図である。
【００１６】
ＤＬＬ回路１１は、電圧制御型遅延ライン３１と、位相比較器３２と、チャージポンプ３３と、容量３４とを有する。電圧制御型遅延ライン３１は、互いに直列接続されたＣＭＬ（Current Mode Logic）であり且つ同一の構成を有する第１遅延回路４１〜第４遅延回路４４を有する。電圧制御型遅延ライン３１は、クロック信号ＣＬＫが入力され、位相が９０度ずつ相違する出力信号ＯＵＴ１〜ＯＵＴ４を生成し、出力する。位相比較器３２は、入力されるクロック信号ＣＬＫと、クロック信号ＣＬＫの位相を３６０度シフトするように遅延された第４出力信号ＯＵＴ４とを比較し、比較結果をチャージポンプ３３に出力する。チャージポンプ３３は、位相比較器３２から入力された比較結果に基づいて、容量３４の電荷を充放電する。容量３４の端子間電圧は、第１遅延回路４１〜第４遅延回路４４のそれぞれに制御電圧Ｖｃｎｔとしてフィードバックされる。遅延感度調整信号ＳＷｃｎｔ［ｎ：０］は、制御電圧Ｖｃｎｔの変化量に対する第１遅延回路４１〜第４遅延回路４４のそれぞれの遅延時間の変化量の割合である遅延感度を調整する信号である。位相比較器３２、チャージポンプ３３及び容量３４は、制御電圧を生成し、遅延制御素子５５に出力する制御電圧生成部を形成する。すなわち、制御電圧生成部は、第４遅延回路４４の出力信号の位相と、クロック信号の位相とを比較し、比較結果に基づいて出力信号の位相とクロック信号の位相とが一致するような制御電圧を生成し、遅延制御素子５５に出力する。
【００１７】
ＤＬＬ回路１１では、クロック信号は、クロック信号の位相とクロック信号の位相を３６０度シフトするように遅延された第４出力信号ＯＵＴ４の位相が一致するようにフィードバック制御される。また、電圧制御型遅延ライン３１の第１遅延回路４１〜第４遅延回路４４は、同一の構成を有し且つ同一の制御電圧Ｖｃｎｔにより制御される。クロック信号ＣＬＫの位相と出力信号ＯＵＴ４の位相が一致し且つ第１遅延回路４１〜第４遅延回路４４の遅延時間は同一であるので、第１遅延回路４１〜第４遅延回路４４の出力信号ＯＵＴ１〜ＯＵＴ４は互いに位相が９０度ずつシフトした信号になる。
【００１８】
図４は、第１遅延回路４１の内部回路ブロック図である。
【００１９】
第１遅延回路４１は、第１遅延素子５１と、第２遅延素子５２と、第１抵抗素子５３と、第２抵抗素子５４と、遅延制御素子５５と、遅延感度調整部５６とを有する。
【００２０】
第１遅延素子５１及び第２遅延素子５２のそれぞれは、ｎＭＯＳトランジスタである。第１遅延素子５１及び第２遅延素子５２のゲートには、クロック信号ＣＬＫから生成され且つ互い反転した入力信号ＩＮ＿Ｐ及びＩＮ＿Ｎが入力され、入力信号ＩＮ＿Ｐ及びＩＮ＿Ｎを遅延した出力信号ＯＵＴ＿Ｐ及びＯＵＴ＿Ｎがドレインから出力される。第１遅延素子５１及び第２遅延素子５２のソースは、遅延制御素子５５及び遅延感度調整部５６に接続される。
【００２１】
第１抵抗素子５３は、一端が電源電圧に接続され、他端が第１遅延素子５１のドレインに接続される。第２抵抗素子５４は、一端が電源電圧に接続され、他端が第２遅延素子５２のドレインに接続される。
【００２２】
遅延制御素子５５は、テールトランジスタとも称されるｎＭＯＳトランジスタであり、ゲートには容量３４の端子間電圧に対応する制御電圧Ｖｃｎｔが印加される。遅延制御素子５５は、制御電圧Ｖｃｎｔに応じて第１遅延素子５１及び第２遅延素子５２の遅延時間を制御する。遅延制御素子５５のソースは接地され、遅延制御素子５５のドレインは第１遅延素子５１及び第２遅延素子５２のドレインに接続される。
【００２３】
遅延感度調整部５６は、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎと、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎのそれぞれに直列接続された第１負荷素子６２１〜第Ｎ負荷素子６２Ｎとを有する。第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎのそれぞれは、遅延感度調整信号ＳＷｃｎｔ［ｎ：０］に応じて第１遅延素子５１及び第２遅延素子５２と第１負荷素子６２１〜第Ｎ負荷素子６２Ｎのそれぞれとの間の接続をオンオフする。遅延感度調整信号ＳＷｃｎｔ［ｎ：０］は、情報処理装置１の電源がオンした後の初期化時に不図示の制御回路により所定の値に設定される。第１負荷素子６２１〜第Ｎ負荷素子６２Ｎのそれぞれは、ゲートがプルアップされ、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎのそれぞれを介して流れる電流を流す抵抗素子として機能する。
【００２４】
図５（ａ）は遅延感度調整部５６を有しない遅延回路の内部回路ブロック図であり、図５（ｂ）は図５（ａ）に示す遅延回路の制御電圧と遅延時間との関係を示す図であり、図５（ｃ）は図５（ａ）に示す遅延回路の周波数と遅延感度との関係を示す図である。図５（ｂ）において、横軸は制御電圧Ｖｃｎｔを示し、縦軸は図５（ａ）に示す遅延回路の遅延時間を示す。図５（ｂ）において、Ａ１〜Ａ４のそれぞれは、図５（ａ）に示す遅延回路の遅延範囲を示す。Ａ１は一番低い周波数で遅延回路を駆動するときの遅延範囲を示し、Ａ４は一番高い周波数で遅延回路を駆動するときの遅延範囲を示す。図５（ｃ）において、横軸は図５（ａ）に示す遅延回路の動作周波数を示し、縦軸は図５（ｂ）においてΔｄｅｌａｙ／ΔＶで示される遅延感度を示す。図５（ｃ）において、実線は図５（ａ）に示す遅延回路の周波数と遅延感度との関係を示し、破線は遅延回路のジッタ特性により決定される目標とする遅延感度の例を示す。
【００２５】
遅延回路７１は、遅延感度調整部５６を有しないことが第１遅延回路４１〜第４遅延回路４４のそれぞれと相違する。遅延回路７１は、遅延制御素子５５のゲートに入力される制御電圧Ｖｃｎｔが大きくなるほど、第１遅延素子５１及び第２遅延素子５２のドレイン電流が大きくなるので、遅延時間は小さくなる。すなわち、クロック信号ＣＬＫの周波数が比較的低い場合は、制御電圧Ｖｃｎｔが比較的小さい値となり、クロック信号ＣＬＫの周波数が比較的高い場合は、制御電圧Ｖｃｎｔが比較的大きい値となる。また、制御電圧Ｖｃｎｔが大きくなるほど、Δｄｅｌａｙ／ΔＶで示される遅延感度は小さくなる。しかしながら、クロック信号ＣＬＫの周波数が高くなるほど、良好なジッタ特性が望まれるため、遅延感度をより小さくすることが望まれる。遅延感度が大きい場合、制御電圧Ｖｃｎｔがノイズ等で変動したときに、遅延回路の遅延時間が大きく変動するので遅延回路のジッタ特性は比較的悪くなる。
【００２６】
遅延感度調整部５６は、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎの何れかをオンすることにより、遅延制御素子５５のドレイン電流を減らすことにより、制御電圧Ｖｃｎｔの変化量に対する遅延時間の変化量の割合を小さくする。すなわち、遅延感度調整部５６は、遅延制御素子５５のドレイン電流を調整することにより、第１遅延回路４１〜第４遅延回路４４の遅延感度を調整する。
【００２７】
図６は、オンするスイッチング素子の数を変化させたときの第１遅延回路４１の制御電圧と遅延時間との関係を示す図である。図６において、横軸は制御電圧Ｖｃｎｔを示し、縦軸は第１遅延回路４１の遅延時間を示す。図６において、矢印Ａで示される曲線はスイッチング素子の全てがオフしているときの第１遅延回路４１の遅延時間を示し、矢印Ｂで示される曲線は第１スイッチング素子６１１のみがオンしているときの第１遅延回路４１の遅延時間を示す。矢印Ｃで示される曲線は第１スイッチング素子６１１及び第２スイッチング素子６１２がオンしているときの第１遅延回路４１の遅延時間を示し、矢印Ｄで示される曲線はスイッチング素子が全てオンしているときの第１遅延回路４１の遅延時間を示す。
【００２８】
オンするスイッチング素子の数を増やすことにより、遅延制御素子５５を介さずに流れる電流が増加し、制御電圧Ｖｃｎｔの変化量に対する第１遅延回路４１の遅延時間の変化量の割合である遅延感度は小さくなる。
【００２９】
制御電圧Ｖｃｎｔが小さく、第１遅延回路４１の遅延時間が大きいときは、破線円１で示されるように、全てのスイッチング素子がオフするような遅延感度調整信号ＳＷｃｎｔ［ｎ：０］を第１遅延回路４１に入力する。第１遅延回路４１において、全てのスイッチング素子をオフすることにより、第１遅延素子５１及び第２遅延素子５２のドレイン電流は全て遅延制御素子５５を介して流れることになる。遅延制御素子５５を介して流れる電流が大きくなると、第１遅延回路４１の遅延感度が大きくなるので、第１遅延回路に入力されるクロック信号ＣＬＫの周波数が低いときには、全てのスイッチング素子をオフすることにより遅延感度が大きくなる。
【００３０】
制御電圧Ｖｃｎｔが中間電圧のときは、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎの何れかをオンすることにより、第１遅延回路４１が所望の遅延感度を有するように調整する。一例では、破線円２で示すように、ＳＷｃｎｔ［１：０］の２つをオンするような遅延感度調整信号ＳＷｃｎｔ［ｎ：０］を第１遅延回路４１に入力する。第１遅延回路４１では、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎの何れかをオンすることにより、遅延制御素子５５を介して流れる電流が小さくなる。遅延制御素子５５を介して流れる電流が小さくなることで、第１遅延素子の遅延感度を調整することができる。オンするスイッチング素子の数は、遅延感度に応じて設定可能である。
【００３１】
制御電圧Ｖｃｎｔが大きく、第１遅延回路４１の遅延時間が小さいときは、破線円３で示されるように、全てのスイッチング素子がオンするような遅延感度調整信号ＳＷｃｎｔ［ｎ：０］を第１遅延回路４１に入力する。第１遅延回路４１において、全てのスイッチング素子をオンすることにより、遅延制御素子５５を介して流れる電流を小さくすることができる。遅延制御素子５５を介して流れる電流が小さくなるので、制御電圧Ｖｃｎｔの変化量に対する第１遅延回路の遅延時間の変化量の割合である遅延感度は小さくなる。遅延制御素子５５を介して流れる電流が小さくなると、第１遅延回路４１の遅延感度が小さくなるので、第１遅延回路に入力されるクロック信号ＣＬＫの周波数が高いときには、全てのスイッチング素子をオンすることにより遅延感度が小さくなる。
【００３２】
図７は、第１遅延回路４１の周波数と遅延感度との関係を示す図である。図７において、横軸は第１遅延回路４１の動作周波数を示し、縦軸は第１遅延回路４１の遅延感度を示す。図７において、実線は第１遅延回路４１の周波数と遅延感度との関係を示し、破線は第１遅延回路４１のジッタ特性により決定される目標とする遅延感度の例を示す。図７において、矢印Ａで示される曲線はスイッチング素子の全てがオフしているときの第１遅延回路４１の遅延感度を示し、矢印Ｂで示される曲線は第１スイッチング素子６１１のみがオンしているときの第１遅延回路４１の遅延感度を示す。矢印Ｃで示される曲線は第１スイッチング素子６１１及び第２スイッチング素子６１２がオンしているときの第１遅延回路４１の遅延感度を示し、矢印Ｄで示される曲線はスイッチング素子が全てオンしているときの第１遅延回路４１の遅延感度を示す。
【００３３】
制御電圧Ｖｃｎｔが大きく第１遅延回路４１の遅延時間が小さいときに、遅延制御素子５５を介して流れる電流を小さくして遅延感度を小さくすることにより、クロック信号ＣＬＫの周波数が高いときに所望のジッタ特性を有することができる。図７に示す例では、矢印Ｅで示す領域において、第１スイッチング素子６１１のみがオンしたときの第１遅延回路４１の遅延感度は、目標とする遅延感度を充足している。
【００３４】
実施形態に係る電子部品は、クロック信号ＣＬＫを遅延して出力する遅延素子と、制御電圧に応じて遅延素子がクロック信号を遅延する遅延時間を制御する遅延制御素子と、制御電圧の変化量に対する遅延時間の変化量の割合を調整する遅延感度調整部とを有する。遅延感度調整部が制御電圧の変化量に対する遅延時間の変化量の割合である遅延感度を調整するので、実施形態に係る電子部品の遅延回路は、低速伝送時に十分な遅延感度を有し且つ高速伝送時に良好なジッタ特性を有することができる。
【００３５】
また、実施形態に係る電子部品では、遅延感度調整部は、制御電圧の変化量に対する遅延時間の変化量の割合を調整する遅延感度調整信号に応じて遅延制御素子に流れる電流を調整する。実施形態に係る電子部品の遅延感度調整部が遅延感度調整信号に応じて遅延制御素子に流れる電流を調整することにより、入力されたクロック信号の周波数に応じて遅延回路の遅延感度を調整することができる。
【００３６】
また、実施形態に係る電子部品の遅延感度調整部は、遅延感度調整信号によりオンオフされるスイッチング素子と、スイッチング素子がオフされたときに遅延制御素子に流れていた電流の一部が、スイッチング素子がオンされたときに流れる負荷素子とを有する。実施形態に係る電子部品の遅延感度調整部がスッチング素子及び負荷素子により、遅延制御素子に流れる電流を調整するので、遅延感度調整部は簡単な構成とすることができる。
【００３７】
実施形態に係る情報処理装置は、第１ＣＰＵ１０と、第２ＣＰＵ２０とを有するが、実施形態に係る遅延回路は、ＣＰＵと周辺チップとの間の通信、又は周辺チップ間の通信にも使用できる。また、実施形態に係る遅延回路は、ＰＬＬ（phase locked loop）回路に使用してもよい。
【００３８】
実施形態に係る電子部品では、遅延感度調整信号ＳＷｃｎｔ［ｎ：０］は情報処理装置１の電源がオンした後の初期化時に設定されるが、情報処理装置１の動作中に動的に設定可能なようにしてもよい。
【００３９】
また、第１遅延回路４１〜第４遅延回路４４の遅延部は、第１遅延素子５１及び第２遅延素子５２を有するＣＭＬであるが、実施形態に係る遅延回路の遅延部は、他の遅延素子により形成されてもよい。
【００４０】
図８は、実施形態に係る他の遅延回路の内部回路ブロック図である。
【００４１】
遅延回路８１は、第１遅延素子５１、第２遅延素子５２第１抵抗素子５３及び第２抵抗素子５４の代わりに、第１トランジスタ５７〜第３トランジスタ５９を有することが第１遅延回路４１と相違する。第１トランジスタ５７はｎＭＯＳトランジスタであり、第２トランジスタ５８はｐＭＯＳトランジスタであり、第１トランジスタ５７及び第２トランジスタ５８は入力信号ＩＮを反転出力信号ＯＵＴとして反転出力する反転回路を形成する。第３トランジスタは、ｐＭＯＳトランジスタであり、ゲートに入力される立上遅延時間制御電圧ＶｃｎｔＰに応じて、第１トランジスタ５７及び第２トランジスタ５８により形成される反転回路の立ち上がり遅延時間を制御する。遅延制御素子５５は、ゲートに入力される立下遅延時間制御電圧ＶｃｎｔＮに応じて、第１トランジスタ５７及び第２トランジスタ５８により形成される反転回路の立ち下がり遅延時間を制御する。遅延感度調整部５６は、遅延制御素子５５のドレイン電流を調整することにより、第１トランジスタ５７及び第２トランジスタ５８により形成される反転回路の遅延感度を調整する。
【００４２】
また、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎ及び第１負荷素子６２１〜第Ｎ負荷素子６２Ｎのそれぞれは、重み付けされた抵抗値を有してもよい。例えば、Ｎ＝３であり、第１スイッチング素子６１１〜第３スイッチング素子６１３のそれぞれの抵抗値が４：２：１となるように形成すると共に、第１負荷素子６２１〜第Ｎ負荷素子６２Ｎのそれぞれの抵抗値が４：２：１となるように形成してもよい。遅延感度調整部５６が重み付けされた抵抗値をそれぞれが有する複数のスイッチング素子及び負荷素子を有することにより、実施形態に係る電子部品の遅延回路は、遅延感度の微調整が可能な回路構成になる。
【００４３】
また、実施形態に係る電子部品では、ゲートがプルアップされた第１負荷素子６２１〜第Ｎ負荷素子６２Ｎを負荷素子として使用するが、ポリシリコン層等により形成される抵抗素子を負荷素子として使用してもよい。また、第１スイッチング素子６１１〜第Ｎスイッチング素子６１Ｎのそれぞれを負荷素子としても機能するトランジスタで形成することにより、第１負荷素子６２１〜第Ｎ負荷素子６２Ｎを省略してもよい。
【符号の説明】
【００４４】
１    情報処理装置
１０    第１ＣＰＵ(第１回路)
２０    第２ＣＰＵ(第２回路)
１１    ＤＬＬ回路（電子部品）
１２１〜１２４    フリップフロップ（ラッチ回路）
３１    電圧制御型遅延ライン
３２    位相比較器
３３    チャージポンプ
３４    容量
４１〜４４、７１、８１    遅延回路
５１、５２    遅延素子
５３、５４    抵抗
５５    遅延制御素子
５６    遅延感度調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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