(57)【特許請求の範囲】
【請求項１】
互いに反転する２つのパルス信号を生成して出力する制御回路と、
前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する二次側ドライバと、
前記２つのパルス信号の論理和を出力する論理回路と、
前記論理回路の出力信号を入力し、所定時間だけ遅延させて出力する信号遅延回路と、
前記２つの同期整流ＦＥＴにより生成される出力電圧を降圧して前記二次側ドライバの電源電圧を生成する二次側ドライバ用電源回路と、を備え、
前記二次側ドライバは、前記信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止し、
前記二次側ドライバ用電源回路は、前記信号遅延回路の出力信号がローレベルからハイレベルになるタイミングで前記二次側ドライバの電源電圧のソフトスタート制御を開始する、同期整流ＦＥＴ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流ＦＥＴを駆動する回路に関する。
【背景技術】
【０００２】
安定した電力を供給するための安定化電源は、一般的にシリーズレギュレータとスイッチングレギュレータとに大別される。シリーズレギュレータは、回路面積が小さく低価格であるものの、発熱するため電力消費が多くなる。一方、スイッチングレギュレータは、電力変換効率が高く発熱量も少ない反面、負荷電流が小さくなるとスイッチングによる損失が増加するためかえって効率が低下する。
【０００３】
上述のようなシリーズレギュレータとスイッチングレギュレータとの双方のデメリットを補完する方法として、シリーズレギュレータとスイッチングレギュレータとを併用する電源装置が公知である（例えば、特許文献１参照）。すなわちシリーズレギュレータとスイッチングレギュレータとの併用により、負荷電流が小さいときはシリーズレギュレータで電力を安定化させ、負荷電流が大きくなるとスイッチングレギュレータに切り替えて電力を安定化させることで変換効率を最大化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１２８０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで安定化電源を停止させたときに、安定化電源の出力側に接続される電子機器のコンデンサに電荷が残ることがあり、安定化電源を停止させているにも関わらず出力電圧が高まるプリバイアス状態となる場合がある。このようなプリバイアス状態では、安定化電源を再起動するときに、安定化電源の出力電圧が不安定になることがある。特に同期整流ＦＥＴを駆動するための二次側ドライバの電源を安定化電源の出力電圧により供給している絶縁型ＤＣ‐ＤＣコンバータの場合は、出力電圧の不安定化に伴って同期整流ＦＥＴの二次側ドライバの動作も不安定になる虞がある。そして例えば、安定化電源の再起動時に二次側ドライバの起動電圧が不定領域でチャタリングを起こすと、それによって同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過して同期整流ＦＥＴが破損する虞が生じる。
【０００６】
このような課題は、例えば上述の特許文献１に開示された従来技術のように、シリーズレギュレータとスイッチングレギュレータとを組み合わせることにより、出力電圧が安定化するまではシリーズレギュレータで駆動するようにすれば生じない。しかしながらシリーズレギュレータとスイッチングレギュレータとを組み合わせた安定化電源は、多くの場合、大幅な製造コストの上昇を招来することになってしまう。
【０００７】
そこでシリーズレギュレータを使わずに安定化電源の再起動時に同期整流ＦＥＴ駆動回路のチャタリングが発生することを抑制するための手段として、安定化電源の再起動時から一定の期間は同期整流ＦＥＴ駆動回路を停止させる方法が考えられる。この方法によれば安定化電源は、再起動後において出力電圧が安定化するまでの期間はダイオード整流によって駆動し、出力電圧が安定化した後に同期整流に切り替えて動作することができる。それによって同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減することができる。
【０００８】
しかしながら同期整流ＦＥＴ駆動回路の起動を遅延させる方法は、ダイオード整流から同期整流に切り替わるタイミングに出力電圧が低下することがある。特に安定化電源の出力側に接続される電子機器の負荷コンデンサ容量が大きく多量の残留電荷がある場合には、ＯＮ状態になった同期整流ＦＥＴを介して残留電荷がＧＮＤに向かって逆流することにより、出力電圧が大幅に低下することがある。このような出力電圧の低下は、制御回路のソフトスタートにより軽減できることもある。ところが絶縁型の安定化電源は、制御回路が設けられた一次側のスペースが制限されることが少なくないため、一次側にソフトスタート制御のための新たな回路を構成することができない虞が生ずる。
【０００９】
本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、絶縁型の安定化電源において、一次側に回路を追加することなく、ダイオード整流から同期整流に切り替わる時の出力電圧の低下を抑制する同期整流ＦＥＴ駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
＜本発明の第１の態様＞
本発明の第１の態様は、互いに反転する２つのパルス信号を生成して出力する制御回路と、前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する二次側ドライバと、前記２つのパルス信号の論理和を出力する論理回路と、前記論理回路の出力信号を入力し、所定時間だけ遅延させて出力する信号遅延回路と、前記２つの同期整流ＦＥＴにより生成される出力電圧を降圧して前記二次側ドライバの電源電圧を生成する二次側ドライバ用電源回路と、を備え、前記二次側ドライバは、前記信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止し、前記二次側ドライバ用電源回路は、前記信号遅延回路の出力信号がローレベルからハイレベルになるタイミングで前記二次側ドライバの電源電圧のソフトスタート制御を開始する、同期整流ＦＥＴ駆動回路である。
【００１１】
制御回路は、同期整流ＦＥＴ駆動回路の起動時に、互いに反転する２つのパルス信号を生成して二次側ドライバに出力する。また論理回路は、２つのパルス信号の論理和を計算し信号遅延回路へ出力する。信号遅延回路は、論理回路の出力信号を入力してから所定時間だけ遅延させてハイレベル信号を出力する。二次側ドライバ用電源回路は、２つの同期整流ＦＥＴにより生成される出力電圧を降圧して二次側ドライバの電源電圧を生成する。そして二次側ドライバ用電源回路は、信号遅延回路の出力信号がローレベルからハイレベルに変化するタイミングで、二次側ドライバの電源電圧のソフトスタート制御を開始する。
【００１２】
このような構成であることによって本発明の第１の態様は、起動時に制御回路から二次側ドライバへパルス信号が出力されても、起動直後は二次側ドライバの電源電圧が入力されておらず、２つの同期整流ＦＥＴを駆動しない。したがって同期整流ＦＥＴ駆動回路の起動時に二次側ドライバのチャタリングが発生することを抑制することができる。また２つの同期整流ＦＥＴにより生成される出力電圧が安定しダイオード整流から同期整流に切り替わるタイミングでは、二次側ドライバの電源電圧はソフトスタートで立ち上がる。それによってダイオード整流から同期整流に切り替わるタイミングで出力電圧の低下が生ずることを抑制することができる。したがって絶縁型の安定化電源において、一次側に新たな回路を追加することなく、ダイオード整流から同期整流に切り替わるタイミングで出力電圧の低下が生ずることを抑制することができる。
【００１３】
これにより本発明の第１の態様によれば、絶縁型の安定化電源において、一次側に回路を追加することなく、ダイオード整流から同期整流に切り替わる時の出力電圧の低下を抑制する同期整流ＦＥＴ駆動回路を提供することができるという作用効果が得られる。
【発明の効果】
【００１４】
本発明によれば、絶縁型の安定化電源において、一次側に回路を追加することなく、ダイオード整流から同期整流に切り替わる時の出力電圧の低下を抑制する同期整流ＦＥＴ駆動回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータの回路図である。
【図２】本発明に係る信号遅延回路及びドロッパー回路の回路図である。
【図３】本発明に係る絶縁型ＤＣ‐ＤＣコンバータの各部の出力タイミングを示すタイミングチャートである。
【図４】従来技術の絶縁型ＤＣ‐ＤＣコンバータの出力波形である。
【図５】本発明に係る絶縁型ＤＣ‐ＤＣコンバータの出力波形である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
尚、本発明は、以下説明する実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。
図１は、本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータ１の回路図である。
【００１７】
絶縁型ＤＣ‐ＤＣコンバータ１は、インバータ回路１０、同期整流回路２０、絶縁トランスＴ、一次側ドライバ３１、二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、信号遅延回路３６、「二次側ドライバ用電源回路」としてのドロッパー回路３７、エラーアンプ３８及びアイソレータ３９を備える。そして本発明に係る「同期整流ＦＥＴ駆動回路」は、これらのうち二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、信号遅延回路３６、ドロッパー回路３７により構成される。
【００１８】
インバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。尚、本発明においてインバータ回路１０は、フルブリッジ方式に限定されるものではなく、例えばハーフブリッジ、フライバック、フォーワード等、他の方式のインバータ回路であってもよい。
【００１９】
電界効果トランジスタＱ１１〜Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。
【００２０】
電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相となるようにＯＮ／ＯＦＦされる。一次側ドライバ３１は、公知のマイコン制御回路である制御回路３４によって制御される。インバータ回路１０で発生した交流電流は、絶縁トランスＴを介して同期整流回路２０へ流れる。
【００２１】
同期整流回路２０は、第１スイッチＱ１、第２スイッチＱ２、コイルＬ２、コンデンサＣ２１を含む。
【００２２】
第１スイッチＱ１及び第２スイッチＱ２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ１は、絶縁トランスＴの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２は、絶縁トランスＴの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ１のゲート及び第２スイッチＱ２のゲートは、二次側ドライバ３２に接続されている。コイルＬ２は、絶縁トランスＴの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。
【００２３】
第１スイッチＱ１及び第２スイッチＱ２は、二次側ドライバ３２が出力する駆動信号、すなわちゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には第１スイッチＱ１と第２スイッチＱ２は、交互にＯＮ／ＯＦＦするように制御される。二次側ドライバ３２は、アイソレータ３３を介して制御回路３４に接続されており、制御回路３４によって制御される。アイソレータ３３は、一次側に設けられた制御回路３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。
【００２４】
制御回路３４は、互いに反転する２つのパルス信号からなるＰＷＭ（ＰＷＭ：Pulse Width Modulation）信号を生成して出力する。ただし２つのＰＷＭ信号は、同時にＯＮになる状態が生じないように僅かなデッドタイムが形成されている。そしてこの信号により、先述のように一次側ドライバ３１はインバータ回路１０を制御し、二次側ドライバ３２は同期整流回路２０を制御する。このほか制御回路３４は、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを定電圧に制御するための基準電圧Ｖｒｅｆを入力する端子（図示せず）を備える。
【００２５】
論理回路３５は、２つの入力信号の論理和を計算して出力するＯＲゲートであり、入力端がアイソレータ３３を介して制御回路３４と接続され、出力端が信号遅延回路３６と接続される。
【００２６】
信号遅延回路３６は、詳細を後述するように、入力信号を所定時間だけ遅延させて出力する遅延回路であり、入力端が論理回路３５に接続され、出力端がドロッパー回路３７に接続される。ここで信号遅延回路３６が遅延させる所定時間は、絶縁型ＤＣ‐ＤＣコンバータ１の仕様によって定められる。これは例えば絶縁型ＤＣ‐ＤＣコンバータ１の出力側に接続される電子機器に対して絶縁型ＤＣ‐ＤＣコンバータ１が想定する負荷コンデンサ容量の許容範囲に基づいて設定される。すなわち負荷コンデンサ容量が許容範囲のうち最大値である場合に、絶縁型ＤＣ‐ＤＣコンバータ１の起動時における出力Ｖｏｕｔが安定水準まで回復するための時間が最長となるため、この時間を信号遅延回路３６で遅延させるよう設定される。
【００２７】
ドロッパー回路３７は、詳細を後述するように、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを降圧して二次側ドライバ３２の電源電圧を生成する回路であり、信号遅延回路３６の出力信号がローレベルからハイレベルに変化したタイミングで二次側ドライバ３２の電源電圧のソフトスタート制御を開始する。ここで本実施例では「二次側ドライバ用電源回路」の一例としてドロッパー回路３７を用いた構成を例示しているが、「二次側ドライバ用電源回路」は、ドロッパー回路に限定されるものではなく種々の変更が可能である。
【００２８】
エラーアンプ３８は、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを検出し制御回路３４にフィードバックさせる負帰還回路である。この負帰還回路により制御回路３４は、出力Ｖｏｕｔを監視しながら一次側ドライバ３１及び二次側ドライバ３２のデューティ比を制御して出力Ｖｏｕｔを安定化させる。尚、エラーアンプ３８は、従来技術と同様に、出力Ｖｏｕｔの検出に必要な基準電圧が入力されるほか、負帰還回路における位相補償機能を備える。
【００２９】
アイソレータ３９は、二次側に設けられたエラーアンプ３８と一次側に設けられた制御回路３４との接続を直流的に絶縁する。
【００３０】
次に、信号遅延回路３６及びドロッパー回路３７の詳細について図２を参照しながら説明する。図２は、本発明に係る信号遅延回路３６及びドロッパー回路３７の回路図である。
【００３１】
信号遅延回路３６は、ボルテージディテクタ３６１、２つの抵抗Ｒ１及びＲ２、２つのコンデンサＣ３及びＣ４を備える。論理回路３５の出力信号は、２つの抵抗Ｒ１及びＲ２によって分圧され、またコンデンサＣ３によって平滑化されてボルテージディテクタ３６１のＳＥＮＳＥ端子に入力される。ボルテージディテクタ３６１は、遅延機能を有する電圧検出回路であり、入力された論理信号を遅延させてＯＵＴ端子から出力する。コンデンサＣ４は、ボルテージディテクタ３６１のＣＤ端子と接地ラインとの間に接続されている。ボルテージディテクタ３６１による信号遅延時間は、コンデンサＣ４の容量を調整することによって変更が可能である。
【００３２】
ドロッパー回路３７は、２つのトランジスタＴｒ１及びＴｒ２、５つの抵抗Ｒ３〜Ｒ７、電界効果トランジスタＱ３、ツェナーダイオードＤ１、コンデンサＣ５を備える。
【００３３】
電界効果トランジスタＱ３は、ドレインが絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔに接続され、ゲートがツェナーダイオードＤ１のカソードに接続されている。ツェナーダイオードＤ１は、アノードが接地ラインに接続されている。抵抗Ｒ５は、ツェナーダイオードＤ１に流れる電流を制限する抵抗であり、一端が出力Ｖｏｕｔに接続され、他端がツェナーダイオードＤ１のカソードに接続されている。そして電界効果トランジスタＱ３のゲートには、出力Ｖｏｕｔの電圧がツェナーダイオードＤ１によって所定電圧以下に降圧されて印加される。このため電界効果トランジスタＱ３、ツェナーダイオードＤ１、及び抵抗Ｒ５により構成される回路は、降圧型レギュレータとして機能し、出力Ｖｏｕｔを所定の電圧に降圧して電界効果トランジスタＱ３のソースに出力する。
【００３４】
トランジスタＴｒ１は、本実施例ではＰＮＰ型のバイポーラトランジスタであり、エミッタが電界効果トランジスタＱ３のソースに接続され、コレクタが二次側ドライバ３２のＶＣＣ端子に接続され、ベースが抵抗Ｒ３を介してトランジスタＴｒ２のコレクタに接続されている。抵抗Ｒ４は、トランジスタＴｒ１のエミッタとベースとの間に接続されている。抵抗Ｒ６は、一端が二次側ドライバ３２のＶＣＣ端子に接続され、他端がトランジスタＴｒ２のベースに接続されている。抵抗Ｒ７は、一端がトランジスタＴｒ２のベースに接続され、他端が接地ラインに接続されている。トランジスタＴｒ２は、本実施例ではＮＰＮ型のバイポーラトランジスタであり、ベースがボルテージディテクタ３６１のＯＵＴ端子に接続され、エミッタが接地ラインに接続されている。そしてトランジスタＴｒ２は、抵抗Ｒ６及び抵抗Ｒ７によりベース電圧が調整されることでＯＮ／ＯＦＦの動作が可能になる。
【００３５】
ボルテージディテクタ３６１のＯＵＴ端子からハイレベル信号が出力されると、トランジスタＴｒ２は、ＯＦＦからＯＮに切り替わり、またこれに伴ってトランジスタＴｒ１をＯＦＦからＯＮに切り替える。これにより電界効果トランジスタＱ３のソースに出力された電圧は、トランジスタＴｒ１を介して二次側ドライバ３２の電源電圧としてＶＣＣ端子へ出力される。
【００３６】
コンデンサＣ５は、一端が二次側ドライバ３２のＶＣＣ端子に接続され、他端が接地ラインに接続されている。このためコンデンサＣ５は、二次側ドライバ３２のＶＣＣ端子の電圧を安定化させるためのバイパスコンデンサとして機能する。またトランジスタＴｒ１を介して二次側ドライバ３２に出力される電源電圧は、その立ち上げ時においてコンデンサＣ５の時定数によりソフトスタート制御されることになる。
【００３７】
ここで二次側ドライバ３２は、絶縁型ＤＣ‐ＤＣコンバータ１を停止させても電源電圧ＶＣＣが所定の動作電圧を下回るまでは動作が可能な状態である。二次側ドライバ３２が動作可能な状態でプリバイアス状態の絶縁型ＤＣ‐ＤＣコンバータ１を再起動すると、二次側ドライバ３２は、動作が不安定になりチャタリングを起こす虞がある。そのためコンデンサＣ５の容量は、充電状態においても電圧が二次側ドライバ３２の動作電圧以下になるように設定される。またこのようにコンデンサＣ５の容量を低く設定することにより、二次側ドライバ３２は、絶縁型ＤＣ‐ＤＣコンバータ１を停止した後に電源電圧ＶＣＣが速やかに放電される。尚、二次側ドライバ３２のＶＣＣ端子の安定化及びソフトスタート制御よりも電源電圧ＶＣＣの速やかな放電を優先したい場合には、コンデンサＣ５に替えて放電抵抗を接続することも可能である。
【００３８】
つづいて絶縁型ＤＣ‐ＤＣコンバータ１の各部の動作について図３を参照しながらさらに詳細に説明する。図３は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の各部の出力タイミングを示すタイミングチャートである。
【００３９】
図３において、時刻ｔ１までの間は絶縁型ＤＣ‐ＤＣコンバータ１が動作している状態（定格の直流電圧を出力している状態）である。時刻ｔ１において絶縁型ＤＣ‐ＤＣコンバータ１を停止させると、制御回路３４が停止する。このため論理回路３５の出力信号は、時刻ｔ１においてハイレベルからローレベルに切り替わる。信号遅延回路３６は、リセットされ、それによって時刻ｔ１において出力信号がハイレベルからローレベルに切り替わる。また出力Ｖｏｕｔは、絶縁型ＤＣ‐ＤＣコンバータ１に接続された電子機器の負荷コンデンサ容量が大きい場合には、時刻ｔ１の時点から緩やかに電圧が低下していく。
【００４０】
時刻ｔ２において、出力Ｖｏｕｔが所定の値を下回ると、ドロッパー回路３７の電界効果トランジスタＱ３のソース電圧が低下し始める。そして二次側ドライバ３２は、電源電圧が閾値を下回る時刻ｔ３の時点において動作を停止し、その後の時刻ｔ４において電源電圧が０ボルトになる。
【００４１】
時刻ｔ５において絶縁型ＤＣ‐ＤＣコンバータ１を再起動させると、制御回路３４は、再び動作を開始して２つのＰＷＭ信号の出力を再開する。このため論理回路３５の出力信号は、時刻ｔ５の時点でローレベルからハイレベルに変化する。ただしこの時点では二次側ドライバ３２の電源電圧は０ボルトであるため同期整流は行なわれず、第１スイッチＱ１及び第２スイッチＱ２のボディダイオードによるダイオード整流で絶縁型ＤＣ‐ＤＣコンバータ１が動作を再開することになる。そして時刻ｔ５の時点から出力Ｖｏｕｔ及びそれに伴う電界効果トランジスタＱ３のソース電圧が回復していく。
【００４２】
信号遅延回路３６は、時刻ｔ５から所定の遅延時間が経過する時刻ｔ６において、出力信号がローレベルからハイレベルに変化する。ドロッパー回路３７は、信号遅延回路３６からハイレベル信号が入力される時点から、コンデンサＣ５の時定数に応じて二次側ドライバ３２の電源電圧を０ボルトから先述のようにソフトスタートで出力する。これにより二次側ドライバ３２は、第１スイッチＱ１及び第２スイッチＱ２のＯＮ／ＯＦＦ制御を再開する。したがって絶縁型ＤＣ‐ＤＣコンバータ１は、時刻ｔ６の時点でダイオード整流から同期整流に切り替わり、また同期整流がソフトスタートで開始される。
【００４３】
つづいて本発明の効果について図４及び図５を参照しながら説明する。
【００４４】
図４は、従来技術の絶縁型ＤＣ‐ＤＣコンバータの出力波形である。
ここで従来技術の絶縁型ＤＣ‐ＤＣコンバータは、論理回路３５、信号遅延回路３６、ドロッパー回路３７が設けられていない以外は図１に図示した絶縁型ＤＣ‐ＤＣコンバータ１と同じ構成である。また従来技術の絶縁型ＤＣ‐ＤＣコンバータにおいて、二次側ドライバ３２は、絶縁型ＤＣ‐ＤＣコンバータの動作中は常に第１スイッチＱ１及び第２スイッチＱ２へ駆動信号を出力する。
図４に示す２つの波形は、従来技術の絶縁型ＤＣ‐ＤＣコンバータの停止時から再起動した後までの出力Ｖｏｕｔと第１スイッチＱ１及び第２スイッチＱ２のドレイン‐ソース間電圧Ｖｄｓとを示す。従来技術の絶縁型ＤＣ‐ＤＣコンバータの停止時において出力Ｖｏｕｔの波形は、出力側に接続された電子機器の負荷コンデンサに電荷が残っていることにより、ある程度の大きさの電圧を示すことになる。この状態で従来技術の絶縁型ＤＣ‐ＤＣコンバータを再起動すると、出力Ｖｏｕｔは、電圧が一旦低下した後、出力側の負荷コンデンサ容量に応じて徐々に回復していく。一方、ドレイン‐ソース間電圧Ｖｄｓは、再起動時に電圧が急激に増大している。このドレイン‐ソース間電圧Ｖｄｓが本実施例のＦＥＴの定格電圧である１００Ｖを超過する可能性があり、その場合には、第１スイッチＱ１及び第２スイッチＱ２が破損する虞がある。
【００４５】
図５は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力波形である。
図５に示す２つの波形は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の停止時から再起動した後までの出力Ｖｏｕｔと、第１スイッチＱ１及び第２スイッチＱ２のドレイン‐ソース間電圧Ｖｄｓとを示す。本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の第１スイッチＱ１及び第２スイッチＱ２のＦＥＴにおけるドレイン‐ソース間電圧Ｖｄｓは、絶縁型ＤＣ‐ＤＣコンバータ１の再起動時において急激に増大することはなく、ＦＥＴの定格電圧以下に抑えられている。また出力Ｖｏｕｔの波形は、絶縁型ＤＣ‐ＤＣコンバータ１の再起動時に電圧がほとんど低下せず、また所定の遅延時間が経過してダイオード整流から同期整流に切り替わるタイミングにおいても電圧がほとんど低下しない。そして本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔは、その後所定の出力電圧まで速やかに回復している。
【００４６】
上記説明したように本発明に係る同期整流ＦＥＴ駆動回路は、制御回路３４の起動後に出力される互いに反転する２つのＰＷＭ信号を論理回路３５で直ちに確実に検知し、信号遅延回路３６により出力Ｖｏｕｔが安定するまで二次側ドライバ３２への電源電圧の供給を停止する。そして出力Ｖｏｕｔが安定してダイオード整流から同期整流に切り替わる時点で、ドロッパー回路３７が二次側ドライバ３２の電源電圧のソフトスタート制御を開始する。ここで論理回路３５、信号遅延回路３６、ドロッパー回路３７は、いずれも絶縁型ＤＣ‐ＤＣコンバータ１の二次側に備えられる。したがって本発明によれば、絶縁型の安定化電源において、一次側に回路を追加することなく、ダイオード整流から同期整流に切り替わる時の出力電圧の低下を抑制する同期整流ＦＥＴ駆動回路を提供することができる。
【符号の説明】
【００４７】
１  絶縁型ＤＣ‐ＤＣコンバータ
１０  インバータ回路
２０  同期整流回路
３１  一次側ドライバ
３２  二次側ドライバ
３３、３９  アイソレータ
３４  制御回路
３５  論理回路
３６  信号遅延回路
３７  ドロッパー回路
３８  エラーアンプ
３６１  ボルテージディテクタ
Ｃ１１、Ｃ２１、Ｃ３〜Ｃ５  コンデンサ
Ｌ１、Ｌ２  コイル
Ｑ１１〜Ｑ１４、Ｑ３  電界効果トランジスタ
Ｔｒ１、Ｔｒ２  トランジスタ
Ｑ１  第１スイッチ
Ｑ２  第２スイッチ
Ｒ１〜Ｒ７  抵抗
Ｄ１  ツェナーダイオード
【図１】
0006566565.tif 000002
【図２】
0006566565.tif 000003
【図３】
0006566565.tif 000004
【図４】
0006566565.tif 000005
【図５】
0006566565.tif 000006