(57)【特許請求の範囲】
【請求項１】
被検定信号を生成する被検定信号生成部と、
モードの切り替えのタイミングに基づくタイミング信号に基づいて、前記被検定信号のパルス幅を検出して、前記パルス幅の情報であるパルス幅情報を出力する検出部と、
前記パルス幅情報を記憶する記憶部と、
前記タイミング信号と前記パルス幅情報に基づいて検定イネーブル信号を生成する信号生成部と、
前記検定イネーブル信号が入力され、前記タイミング信号を前記検出部および前記信号生成部に出力する制御部と、
を含む、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記検出部は、第１の前記タイミング信号に基づいて前記パルス幅情報を出力する、半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
前記検出部は、
直列に接続された複数の遅延回路を含み、
それぞれの前記遅延回路の出力信号に基づいて、前記パルス幅を検出する、半導体集積回路。
【請求項４】
請求項１ないし３のいずれか１項に記載の半導体集積回路において、
前記パルス幅情報に基づいて、前記被検定信号からノイズを除去して出力するノイズキャンセル部をさらに含む、半導体集積回路。
【請求項５】
請求項１ないし４のいずれか１項に記載の半導体集積回路において、
前記モードは、Ｈブリッジ回路の動作モードである、半導体集積回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の半導体集積回路を含む、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電子機器等に関する。
【背景技術】
【０００２】
特定のタイミングで大きなノイズが発生することが分かっている回路がある。例えば、
Ｈブリッジ回路を駆動するモータードライバー回路などでは、Ｈブリッジ回路の動作モー
ドの切り替えタイミングにおいて大きなノイズが発生する。このノイズは、他の回路の誤
動作の要因となり得る。
【０００３】
一方、特許文献１には、遅延回路を用いて周期の短いノイズを除去するノイズ除去装置
が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６６５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
遅延回路を用いてノイズを除去する場合には、マージンを取って遅延時間を長めに設計
する必要がある。しかし、遅延時間の期間中においては正しい信号も得られない不感時間
となるので、遅延時間が長すぎることも好ましくない。
【０００６】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様
によれば、特定のタイミングで発生するノイズの影響を抑制できる、半導体集積回路およ
び電子機器等を提供することができる。
【課題を解決するための手段】
【０００７】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態
様または適用例として実現することが可能である。
【０００８】
［適用例１］
本適用例に係る半導体集積回路は、
モードの切り替えのタイミングに基づくタイミング信号に基づいて、被検定信号のパル
ス幅を検出して、前記パルス幅の情報であるパルス幅情報を出力する検出部と、
前記パルス幅情報を記憶する記憶部と、
前記タイミング信号と前記パルス幅情報に基づいて検定イネーブル信号を生成する信号
生成部と、
を含む、半導体集積回路である。
【０００９】
本適用例によれば、検出されたパルス幅に基づいて検定イネーブル信号を生成するので
、不感時間を最適化しつつ特定のタイミングで発生するノイズに基づく信号を除去できる
。したがって、特定のタイミングで発生するノイズの影響を抑制できる半導体集積回路を
実現できる。
【００１０】
［適用例２］
上述の半導体集積回路において、
前記検出部は、第１の前記タイミング信号に基づいて前記パルス幅情報を出力してもよ
い。
【００１１】
特定のタイミングで発生するノイズのパルス幅は、１回目のタイミングと２回目以降の
タイミングとでは大きく変化しないことが多い。したがって、本適用例によれば、第１の
タイミング信号に基づくパルス幅情報を２回目以降でも利用することで、処理を減らしつ
つ特定のタイミングで発生するノイズの影響を抑制できる半導体集積回路を実現できる。
【００１２】
［適用例３］
上述の半導体集積回路において、
前記検出部は、
直列に接続された複数の遅延回路を含み、
それぞれの前記遅延回路の出力信号に基づいて、前記パルス幅を検出してもよい。
【００１３】
本適用例によれば、簡易な構成でパルス幅を検出できる。
【００１４】
［適用例４］
上述の半導体集積回路において、
前記パルス幅情報に基づいて、前記被検定信号からノイズを除去して出力するノイズキ
ャンセル部をさらに含んでもよい。
【００１５】
本適用例によれば、特定のタイミングで発生するノイズのパルス幅が分かっているので
、特定のタイミングで発生するノイズを容易に除去できる。
【００１６】
［適用例５］
上述の半導体集積回路において、
前記モードは、Ｈブリッジ回路の動作モードであってもよい。
【００１７】
Ｈブリッジ回路の動作モードの切り替えタイミングでは、ノイズが発生しやすい。本適
用例によれば、Ｈブリッジ回路の動作モードの切り替えタイミングで発生するノイズの影
響を抑制できる半導体集積回路を実現できる。
【００１８】
［適用例６］
本適用例に係る電子機器は、
上述の半導体集積回路を含む、電子機器である。
【００１９】
本適用例によれば、特定のタイミングで発生するノイズの影響を抑制できる半導体集積
回路を含んでいるので、特定のタイミングで発生するノイズの影響を抑制できる電子機器
を実現できる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態に係る半導体集積回路１の回路構成例を示す回路図である。
【図２】本実施形態に係る半導体集積回路１の要部の具体的な回路構成例を示す回路図である。
【図３】本実施形態に係る半導体集積回路１の動作例を示すフローチャートである。
【図４】Ｈブリッジ回路８０の動作モードを示す表である。
【図５】レジスター２１の値、パルス幅（相対値）およびセレクター４１の出力信号の対応関係を示す表である。
【図６】本実施形態の半導体集積回路１が適用された電子機器３００の構成例を示す機能ブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説
明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載され
た本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発
明の必須構成要件であるとは限らない。
【００２２】
１．回路構成例
図１は、本実施形態に係る半導体集積回路１の回路構成例を示す回路図である。図２は
、本実施形態に係る半導体集積回路１の要部の具体的な回路構成例を示す回路図である。
図１に示される例では、半導体集積回路１は、モーター１００を駆動するモーター駆動回
路として構成されている。
【００２３】
後述されるように、本実施形態に係る半導体集積回路１は、モードの切り替えのタイミ
ングに基づくタイミング信号に基づいて、被検定信号のパルス幅を検出して、パルス幅の
情報であるパルス幅情報を出力する検出部１０と、パルス幅情報を記憶する記憶部２０と
、タイミング信号とパルス幅情報に基づいて検定イネーブル信号ＤＥを生成する信号生成
部３０と、を含んで構成されている。また、半導体集積回路１は、パルス幅情報に基づい
て、被検定信号からノイズを除去して出力するノイズキャンセル部４０をさらに含んでも
よい。
【００２４】
図１に示される例では、半導体集積回路１は、被検定信号生成部５０、制御部６０、プ
リドライバー７０、Ｈブリッジ回路８０、ＤＡＣ（digital to analog converter）９１
およびコンパレーター９２を含んで構成されている。
【００２５】
Ｈブリッジ回路８０は、制御部６０からのＰＷＭ（pulse width modulation）信号に基
づいて外付けのモーター１００（直流モーター）を駆動する。具体的には、Ｈブリッジ回
路８０はＨブリッジに構成されたトランジスターＱ１〜Ｑ４（スイッチ素子）とダイオー
ドＤ１〜Ｄ４とを含む。例えば、トランジスターＱ１、Ｑ２はＰ型であり、トランジスタ
ーＱ３、Ｑ４はＮ型である。或は、トランジスターＱ１〜Ｑ４は全てＮ型であってもよい
。
【００２６】
トランジスターＱ１およびダイオードＤ１は、電源電圧ＶＣＣのノードと、モーター１
００の一端が接続される端子ＯＵＴ１との間に設けられる。トランジスターＱ２およびダ
イオードＤ２は、電源電圧ＶＣＣのノードと、モーター１００の他端が接続される端子Ｏ
ＵＴ２との間に設けられる。トランジスターＱ３およびダイオードＤ３は、端子ＯＵＴ１
と、一端にグランド電圧が供給されるセンス抵抗Ｒの他端に接続される端子ＲＮＦとの間
に設けられる。トランジスターＱ４およびダイオードＤ４は、端子ＯＵＴ２と端子ＲＮＦ
との間に接続される。
【００２７】
ＤＡＣ９１は、チョッピング電流を検出するための基準電圧ＶＲを生成する。ＤＡＣ９
１は、端子ＩＮからの入力データに基づいて基準電圧ＶＲを生成してコンパレーター９２
に出力する。
【００２８】
コンパレーター９２は、モーター１００を駆動する電流がチョッピング電流（閾値）に
達したか否かの検出を行う。具体的には、コンパレーター９２は、端子ＲＮＦを介して入
力されるセンス抵抗Ｒの一端の電圧ＶＳと基準電圧ＶＲとを比較する。そして、電圧ＶＳ
が基準電圧ＶＲに達したことを検出すると、その検出信号を出力信号ＣＯとして制御部６
０へ出力する。
【００２９】
制御部６０は、Ｈブリッジ回路８０のチョッピング動作を制御する。チョッピング動作
とは、トランジスターＱ１〜Ｑ４のオン・オフ制御により、モーター１００を駆動する電
流のチャージ・ディケイを制御する動作である。具体的には、制御部６０は、コンパレー
ター９２からの出力信号ＣＯに基づいて、モーター１００を駆動する電流が一定となるよ
うにＰＷＭ信号のパルス幅を制御する。そして、そのＰＷＭ信号からトランジスターＱ１
〜Ｑ４のオン・オフ制御信号を生成し、生成したオン・オフ制御信号をプリドライバー７
０へ出力する。また、制御部６０は、Ｈブリッジ回路８０の動作モードの切り替えタイミ
ングに基づくタイミング信号を、検出部１０および信号生成部３０に出力する。また、制
御部６０は、記憶部２０にリセット信号を出力する。
【００３０】
プリドライバー７０は、バッファーアンプ７１〜７４を含む。バッファーアンプ７１〜
７４は、制御部６０からのオン・オフ制御信号をバッファリングし、それぞれ駆動信号Ｇ
１〜Ｇ４としてトランジスターＱ１〜Ｑ４のゲートへ出力する。
【００３１】
被検定信号生成部５０は、被検定信号を生成する。本実施形態においては、被検定信号
生成部５０は、電源電圧ＶＣＣを監視し、被検定信号として、電源電圧ＶＣＣが基準値以
下となった場合にハイレベルの信号を出力し、電源電圧ＶＣＣが基準値を上回っている場
合にローレベルの信号を出力する。
【００３２】
検出部１０は、制御部６０が出力するタイミング信号に基づいて、被検定信号のパルス
幅を検出して、パルス幅の情報であるパルス幅情報を出力する。本実施形態においては、
図２に示されるように、検出部１０は、遅延回路１１〜１４、ＮＡＮＤゲート１５〜１８
およびデコーダー１９を含んで構成されている。
【００３３】
図２に示されるように、遅延回路１１〜１４は、直列に接続されている。遅延回路１１
には、被検定信号が入力される。ＮＡＮＤゲート１５は、被検定信号と遅延回路１１の出
力信号とのＮＡＮＤをデコーダー１９に出力する。ＮＡＮＤゲート１６は、被検定信号と
遅延回路１２の出力信号とのＮＡＮＤをデコーダー１９に出力する。ＮＡＮＤゲート１７
は、被検定信号と遅延回路１３の出力信号とのＮＡＮＤをデコーダー１９に出力する。Ｎ
ＡＮＤゲート１８は、被検定信号と遅延回路１４の出力信号とのＮＡＮＤをデコーダー１
９に出力する。
【００３４】
デコーダー１９は、ＮＡＮＤゲート１５〜１８の出力信号に基づいて、被検定信号のパ
ルス幅を検出する。デコーダー１９は、検出したパルス幅の情報であるパルス幅情報を記
憶部２０に出力する。デコーダー１９の動作の具体例については、「２．動作例」の項で
詳述される。
【００３５】
記憶部２０は、検出部１０のデコーダー１９が出力するパルス幅情報を記憶する。図２
に示される例では、記憶部２０は、レジスター２１を含んで構成されている。
【００３６】
信号生成部３０は、制御部６０が出力するタイミング信号と記憶部２０に記憶されてい
るパルス幅情報に基づいて検定イネーブル信号ＤＥを生成する。信号生成部３０は、検定
イネーブル信号ＤＥとして、不感時間においてはローレベルの信号を出力し、通常時には
ハイレベルの信号を生成する。信号生成部３０は、検定イネーブル信号ＤＥを制御部６０
に出力する。
【００３７】
ノイズキャンセル部４０は、記憶部２０に記憶されているパルス幅情報に基づいて、被
検定信号からノイズを除去して出力する。図２に示される例では、ノイズキャンセル部４
０は、セレクター４１を含んで構成されている。セレクター４１は、ＮＡＮＤゲート１５
の出力信号Ｓ１、ＮＡＮＤゲート１６の出力信号Ｓ２、ＮＡＮＤゲート１７の出力信号Ｓ
３およびＮＡＮＤゲート１８の出力信号Ｓ４のうち１つを選択して、制御部６０にリセッ
ト信号として出力する。セレクター４１の動作の具体例については、「２．動作例」の項
で詳述される。
【００３８】
２．動作例
図３は、本実施形態に係る半導体集積回路１の動作例を示すフローチャートである。
【００３９】
まず、制御部６０が所定のモード切り替えを行う（ステップＳ１００）。本実施形態に
おけるモードは、Ｈブリッジ回路８０の動作モードである。制御部６０は、タイミング信
号を検出部１０のデコーダー１９と信号生成部３０に出力する。
【００４０】
図４は、Ｈブリッジ回路８０の動作モードを示す表である。図４には、各動作モードに
おけるトランジスターＱ１〜Ｑ４のオン・オフ状態が示されている。図４に示されるよう
に、本実施形態においては、Ｈブリッジ回路８０は動作モードとして、チャージモード、
ファーストディケイモードおよびスローディケイモードの３つのモードを有している。本
実施形態においては、制御部６０は、チャージモード、ファーストディケイモードおよび
スローディケイモードの順に、Ｈブリッジ回路８０の動作モードを切り替える。
【００４１】
チャージモードではトランジスターＱ１およびトランジスターＱ４がオン状態、トラン
ジスターＱ２およびトランジスターＱ３がオフ状態である。ファーストディケイモードで
はトランジスターＱ１およびトランジスターＱ４がオフ状態、トランジスターＱ２および
トランジスターＱ３がオン状態である。スローディケイモードではトランジスターＱ１お
よびトランジスターＱ２がオフ状態、トランジスターＱ３およびトランジスターＱ４がオ
ン状態である。
【００４２】
理想的な動作においては、トランジスターＱ１およびトランジスターＱ３を貫通する貫
通電流や、トランジスターＱ２およびトランジスターＱ４を貫通する貫通電流は流れない
はずである。しかし、現実の回路ではトランジスターＱ１〜Ｑ４のオン・オフ動作の切り
替わりタイミングのズレ等により、貫通電流が流れる可能性がある。特に、チャージモー
ドに切り替わるタイミングとファーストディケイモードに切り替わるタイミングでは、大
きな貫通電流が流れる可能性がある。貫通電流が流れると、センス抵抗Ｒにも一時的に大
きな電流が流れるので、これに起因する誤制御が行われる可能性がある。そのため、本実
施形態においては、後述される処理によって、後述される処理によって、検定イネーブル
信号ＤＥを立ち下げて不感時間を設けることによって、誤制御の可能性を低減する。
【００４３】
また、大きな貫通電流が流れると、電源電位やグラウンド電位が変動してしまうので、
被検定信号に大きなノイズが入り込み、ノイズに起因する誤パルスが生じる可能性がある
。そのため、本実施形態においては、後述される処理によって、誤パルスを除去すること
によって、誤検定の可能性を低減する。
【００４４】
本実施形態においては、所定のモード切り替えは、大きな貫通電流が流れる可能性があ
る、チャージモードへの切り替えとファーストディケイモードへの切り替えである。また
、最初のモード切り替えはチャージモードへの切り替えであるので、ステップＳ１００に
おける所定のモード切り替えは、チャージモードへの切り替えである。
【００４５】
図３に戻り、ステップＳ１００の後に、制御部６０は、レジスター２１をリセットする
（ステップＳ１０２）。
【００４６】
図５は、レジスター２１の値、パルス幅（相対値）およびセレクター４１の出力信号の
対応関係を示す表である。レジスター２１は、リセットされると、値が００となり、パル
ス幅として４を示すパルス幅情報となる。本実施形態においては、パルス幅の４は、最も
長いパルス幅を示す。したがって、信号生成部３０は、最も長い不感時間を有する検定イ
ネーブル信号ＤＥを制御部６０に出力する。
【００４７】
ステップＳ１０２の後に、検出部１０は、被検定信号のパルス幅を検出する（ステップ
Ｓ１０４）。ステップＳ１０４の後に、検出部１０は、レジスター２１に値を設定する（
ステップＳ１０６）。
【００４８】
図２に示されるように、被検定信号と、遅延回路１１〜１４の出力信号とのＮＡＮＤが
デコーダー１９に出力される。デコーダー１９は、ＮＡＮＤゲート１８からパルスが出力
されず、ＮＡＮＤゲート１５〜１７からパルスが出力された場合には、レジスター２１に
値として００を出力する。デコーダー１９は、ＮＡＮＤゲート１７〜１８からパルスが出
力されず、ＮＡＮＤゲート１５〜１６からパルスが出力された場合には、レジスター２１
に値として０１を出力する。デコーダー１９は、ＮＡＮＤゲート１６〜１８からパルスが
出力されず、ＮＡＮＤゲート１５からパルスが出力された場合には、レジスター２１に値
として１０を出力する。デコーダー１９は、ＮＡＮＤゲート１５〜１８からパルスが出力
されなかった場合には、レジスター２１に値として１１を出力する。
【００４９】
図５におけるパルス幅の４は、遅延回路１１〜１４の遅延時間に相当する。図５におけ
るパルス幅の３は、遅延回路１１〜１３の遅延時間に相当する。図５におけるパルス幅の
２は、遅延回路１１〜１２の遅延時間に相当する。図５におけるパルス幅の１は、遅延回
路１１の遅延時間に相当する。したがって、デコーダー１９は、４つの遅延時間の中から
、被検定信号のパルスを除去できる遅延時間であって、最も短い遅延時間を選択する。
【００５０】
ステップＳ１０６の後に、信号生成部３０は、制御部６０が出力するタイミング信号に
基づいて、レジスター２１の値を読み出す（ステップＳ１０８）。ステップＳ１０８の後
に、信号生成部３０は、レジスター２１の値（パルス幅情報）に基づいて検定イネーブル
信号ＤＥを所定の時間だけ立ち下げる（ステップＳ１１０）。制御部６０は、検定イネー
ブル信号ＤＥがローレベルの期間ではコンパレーター９２の出力信号ＣＯを無視して制御
を行う。
【００５１】
本実施形態によれば、検出されたパルス幅に基づいて検定イネーブル信号ＤＥを生成す
るので、不感時間を最適化しつつ特定のタイミング（本実施形態においては、Ｈブリッジ
回路８０の動作モードの切り替えにタイミング）で発生するノイズに基づく信号を除去で
きる。したがって、特定のタイミングで発生するノイズの影響を抑制できる半導体集積回
路１を実現できる。
【００５２】
ステップＳ１１０の後に、制御部６０が所定のモード切り替えを行う（ステップＳ１１
２）。ステップＳ１１２の後には、ステップＳ１０８以降を繰り返す。
【００５３】
図３に示されるように、本実施形態においては、検出部１０は、第１のタイミング信号
に基づいてパルス幅情報を出力し、２回目以降のタイミング信号ではパルス幅情報を出力
しない。信号生成部３０は、既にレジスター２１に書き込まれている値に基づいて検定イ
ネーブル信号ＤＥを生成する。
【００５４】
特定のタイミングで発生するノイズのパルス幅は、１回目のタイミングと２回目以降の
タイミングとでは大きく変化しないことが多い。したがって、本実施形態によれば、第１
のタイミング信号に基づくパルス幅情報を２回目以降でも利用することで、処理を減らし
つつ特定のタイミングで発生するノイズの影響を抑制できる半導体集積回路１を実現でき
る。
【００５５】
本実施形態においては、図２に示されるように、検出部１０は、直列に接続された複数
の遅延回路１１〜１４を含み、それぞれの遅延回路１１〜１４の出力信号に基づいて、パ
ルス幅を検出している。したがって、本実施形態によれば、簡易な構成でパルス幅を検出
できる。
【００５６】
図２および図５に示されるように、ノイズキャンセル部４０のセレクター４１は、レジ
スター２１に記憶されている値（パルス幅情報）に基づいて、出力信号Ｓ１〜Ｓ４の中か
ら１つを選択して制御部６０に出力する。本実施形態においては、特定のタイミング（モ
ード切り替えのタイミング）で発生する誤パルスが含まれない信号を出力信号Ｓ１〜Ｓ４
の中から１つを選択して制御部６０に出力する。
【００５７】
本実施形態によれば、特定のタイミングで発生するノイズのパルス幅が分かっているの
で、特定のタイミングで発生するノイズを容易に除去できる。
【００５８】
図６は、本実施形態の半導体集積回路１が適用された電子機器３００の構成例を示す機
能ブロック図である。本実施形態に係る電子機器３００は、モーター駆動装置として機能
する半導体集積回路１、処理部３１０、記憶部３２０、操作部３３０、入出力部３４０、
これらの各部を接続するバス３５０、および、モーター１００を含む。以下では、電子機
器３００として、モーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説
明するが、本発明はこれに限定されず、種々の電子機器に適用可能である。
【００５９】
入出力部３４０は例えばＵＳＢ（Universal Serial Bus）コネクターや無線ＬＡＮ（Lo
cal Area Network）等のインターフェースで構成され、画像データや文書データが入力さ
れる。入力されたデータは、例えばＤＲＡＭ（Dynamic Random Access Memory）等の内部
記憶装置である記憶部３２０に記憶される。操作部３３０により印刷指示を受け付けると
、処理部３１０は、記憶部３２０に記憶されたデータの印刷動作を開始する。処理部３１
０は、データの印刷レイアウトに合わせて半導体集積回路１に指示を送り、半導体集積回
路１は、その指示に基づいてモーター１００を回転させ、ヘッドの移動や紙送りを行う。
【００６０】
本実施形態によれば、特定のタイミングで発生するノイズの影響を抑制できる半導体集
積回路１を含んでいるので、特定のタイミングで発生するノイズの影響を抑制できる電子
機器３００を実現できる。
【００６１】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態ある
いは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実
施することが可能である。
【００６２】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および
結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実
施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実
施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することが
できる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成
を含む。
【符号の説明】
【００６３】
１…半導体集積回路、１０…検出部、１１〜１４…遅延回路、１５〜１８…ＮＡＮＤゲー
ト、１９…デコーダー、２０…記憶部、２１…レジスター、３０…信号生成部、４０…ノ
イズキャンセル部、４１…セレクター、５０…被検定信号生成部、６０…制御部、７０…
プリドライバー、７１〜７４…バッファーアンプ、８０…Ｈブリッジ回路、９１…ＤＡＣ
、９２…コンパレーター、１００…モーター、３００…電子機器、３１０…処理部、３２
０…記憶部、３３０…操作部、３４０…入出力部、Ｄ１〜Ｄ４…ダイオード、Ｑ１〜Ｑ４
…トランジスター、Ｒ…センス抵抗、ＩＮ，ＯＵＴ１，ＯＵＴ２，ＲＮＦ…端子
【図１】
0006492607.tif 000002
【図２】
0006492607.tif 000003
【図３】
0006492607.tif 000004
【図４】
0006492607.tif 000005
【図５】
0006492607.tif 000006
【図６】
0006492607.tif 000007