(57)【特許請求の範囲】
【請求項１】
ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記ｐ型単結晶シリコン基板と前記ｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得る第１工程と、
前記ｐｎ接合シリコンウェーハに熱処理を施して、前記活性化処理により前記ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させる第２工程と、
を有することを特徴とするｐｎ接合シリコンウェーハの製造方法。
【請求項２】
前記第１工程に先立ち、前記ｐ型単結晶シリコン基板の片面に、前記ｎ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｐ型単結晶シリコン基板の主表面に代えて、前記ｎ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、請求項１に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項３】
前記第１工程に先立ち、前記ｎ型単結晶シリコン基板の片面に、前記ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｐ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｎ型単結晶シリコン基板の主表面に代えて、前記ｐ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、請求項１に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項４】
前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板が転位クラスターおよびＣＯＰを含まないシリコンウェーハである、請求項１〜３のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項５】
前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の面方位が同じである、請求項１〜４のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項６】
前記熱処理をＮ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下行うこととする、請求項１〜５のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項７】
前記熱処理をマイクロ波アニール処理とする、請求項１〜６のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。
【請求項８】
前記熱処理の後、前記ｐｎ接合シリコンウェーハを構成する前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の少なくとも一方を研削および研磨する工程をさらに有する、請求項１〜７のいずれか一項に記載のｐｎ接合シリコンウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎ接合シリコンウェーハの製造方法に関する。
【背景技術】
【０００２】
縦型構造のパワーデバイスを作製するために用いられるｐｎ接合シリコンウェーハについては、例えば特許文献１に記載されているように支持基板の上に支持基板とは反対の導電型を有するエピタキシャル層を化学蒸着法（ＣＶＤ法）等によりエピタキシャル成長させて、ｐｎ接合シリコンウェーハを形成する方法が用いられていた。この際、高耐圧動作を実現するためには百μｍ以上のエピタキシャル層を堆積する必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、本発明者の検討によれば、上記の方法では百μｍ以上の層厚のエピタキシャル層を形成するのに長時間かかってしまうため、ウェーハが熱応力に耐えることができずスリップや転位が発生したり、支持基板中のドーパントがエピタキシャル層へ拡散するという問題が生じることがわかった。
【０００５】
そこで、上記問題を回避するためにエピタキシャル成長によらず、真空常温下でｐ型基板とｎ型基板とを貼り合わせてｐｎ接合シリコンウェーハを形成することを考えた。貼り合わせの方法として、ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、上記両方の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを貼り合わせて、ｐｎ接合シリコンウェーハを得る方法を検討した。しかしながら、上記の貼り合わせ方法では、両基板の主表面にイオンビームまたは中性原子ビームを照射し、両基板の主表面を活性化面として貼り合わせることから、この活性化処理に起因してｐｎ接合シリコンウェーハの貼合せ界面近傍において結晶性が乱れた変質層が生じ、ｐｎ接合間にリーク電流が発生してしまいデバイス特性を悪化させるという問題が生じることがわかった。
【０００６】
そこで本発明は、上記課題に鑑み、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、上記課題を解決すべく鋭意検討したところ、活性化処理に起因して生じた変質層における結晶性の乱れは、熱処理によりｎ型単結晶シリコン基板およびｐ型単結晶シリコン基板が本来有する結晶性に回復することができるとの認識に至り、本発明を完成した。
【０００８】
本発明は、上記知見に基づいて完成されたものであり、その要旨構成は以下のとおりである。
（１）ｐ型単結晶シリコン基板の主表面とｎ型単結晶シリコン基板の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、前記両方の主表面を活性化面とした後に、引き続き真空常温下で前記両方の活性化面を接触させることで、前記ｐ型単結晶シリコン基板と前記ｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得る第１工程と、
前記ｐｎ接合シリコンウェーハに熱処理を施して、前記活性化処理により前記ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させる第２工程と、
を有することを特徴とするｐｎ接合シリコンウェーハの製造方法。
【０００９】
なお、以下、本発明における第１工程での貼合せ方法を「真空常温接合法」と称する。
【００１０】
（２）前記第１工程に先立ち、前記ｐ型単結晶シリコン基板の片面に、前記ｎ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｐ型単結晶シリコン基板の主表面に代えて、前記ｎ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、上記（１）に記載のｐｎ接合シリコンウェーハの製造方法。
【００１１】
（３）前記第１工程に先立ち、前記ｎ型単結晶シリコン基板の片面に、前記ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｐ型シリコンエピタキシャル層を形成する工程を有し、
前記活性化処理では、前記ｎ型単結晶シリコン基板の主表面に代えて、前記ｐ型シリコンエピタキシャル層の表面に活性化処理をして、当該表面を活性化面とする、上記（１）に記載のｐｎ接合シリコンウェーハの製造方法。
【００１２】
（４）前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板が転位クラスターおよびＣＯＰを含まないシリコンウェーハである、上記（１）〜（３）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。
【００１３】
（５）前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の面方位が同じである、上記（１）〜（４）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。
【００１４】
（６）前記熱処理をＮ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下行うこととする、上記（１）〜（５）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。
【００１５】
（７）前記熱処理をマイクロ波アニール処理とする、上記（１）〜（６）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。
【００１６】
（８）前記熱処理の後、前記ｐｎ接合シリコンウェーハを構成する前記ｐ型単結晶シリコン基板および前記ｎ型単結晶シリコン基板の少なくとも一方を研削および研磨する工程をさらに有する、上記（１）〜（７）のいずれか一つに記載のｐｎ接合シリコンウェーハの製造方法。
【発明の効果】
【００１７】
本発明によれば、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態によるｐｎ接合シリコンウェーハの製造方法を説明する模式断面図である。
【図２】本発明の第２の実施形態によるｐｎ接合シリコンウェーハの製造方法を説明する模式断面図である。
【図３】本発明の一実施形態において、真空常温接合を行う際に用いる装置の模式断面図である。
【図４】固液界面における温度勾配に対する引き上げ速度の比と単結晶シリコンインゴットの縦断面における欠陥分布を示す図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
図１を参照して、本発明の第１の実施形態を説明する。
【００２０】
（第１工程：真空常温接合法による貼り合わせ）
まず、真空常温接合法による貼り合わせ方法を説明する。真空常温接合法によるｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板の貼り合わせは、両基板を加熱することなく常温で貼り合わせる方法である。本発明の第１の実施形態では、ｐ型単結晶シリコン基板１０の主表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、上記両方の主表面を活性化面とする。これにより、活性化面には、シリコンが本来持っているダングリングボンド（結合の手）が現れる。そのため、引き続き真空常温下で上記両方の活性化面を接触させることで、瞬時に接合力が働き、上記活性化面を貼合せ面としてｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが強固に接合され、一体化する。これによりｐｎ接合シリコンウェーハが得られる。
【００２１】
活性化処理の方法としては、プラズマ雰囲気でイオン化した元素を基板表面へ加速させる方法と、イオンビーム装置から加速したイオン化した元素を基板表面へ加速させる方法が挙げられる。
【００２２】
この方法を実現する装置の一形態を、図３を参照して説明する。真空常温接合装置５０は、プラズマチャンバー５１と、ガス導入口５２と、真空ポンプ５３と、パルス電圧印加装置５４と、ウェーハ固定台５５Ａ，５５Ｂと、を有する。
【００２３】
まず、プラズマチャンバー５１内のウェーハ固定台５５Ａ，５５Ｂにそれぞれｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０を載置、固定する。次に、真空ポンプ５３によりプラズマチャンバー５１内を減圧し、ついで、ガス導入口５２からプラズマチャンバー５１内に原料ガスを導入する。続いて、パルス電圧印加装置５４によりウェーハ固定台５５Ａ，５５Ｂ（およびｐ型単結晶シリコン基板１０，ｎ型単結晶シリコン基板２０）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンをｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に向けて加速、照射することができる。
【００２４】
照射する元素は、Ａｒ、Ｎｅ、Ｘｅ、Ｈ、ＨｅおよびＳｉから選択される少なくとも一種とすることが好ましい。
【００２５】
プラズマチャンバー５１内のチャンバー圧力は１×１０−５Ｐａ以下とすることが好ましい。さもないと、基板表面へスパッタされた元素が再付着し、ダングリングボンドの形成率が低下するおそれがあるためである。
【００２６】
ここで、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に印加するパルス電圧は、基板表面に対する照射元素の加速エネルギーが１００ｅＶ以上５ｋｅＶ以下となるように設定する。当該加速エネルギーが１００ｅＶ未満の場合には、照射した元素が基板表面へ堆積していき、基板表面へのダングリングボンドを形成できなくなる。一方、当該加速エネルギーが５ｋｅＶを超えると、照射した元素が基板内部へ注入していき、基板表面へのダングリングボンドを形成できなくなる。
【００２７】
パルス電圧の周波数は、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。ここで、１０Ｈｚ以上とすることにより、イオン照射ばらつきを吸収でき、イオン照射量が安定する。また、１０ｋＨｚ以下とすることにより、グロー放電によるプラズマ形成が安定する。
【００２８】
パルス電圧のパルス幅は、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上とすることにより、安定してイオンをｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に照射できる。また、１０ｍ秒以下とすることにより、グロー放電によるプラズマ形成が安定する。
【００２９】
ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０は加熱されないため、その温度は常温（通常、３０℃〜９０℃）となる。
【００３０】
本発明では、上記真空常温接合法によって上記活性化面を貼合せ面として、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを一体化させることにより、以下の作用効果が得られる。真空常温接合法では、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを一体化させた時に、すなわちｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを貼合せた時に両基板が加熱されない。このため、ｐ型単結晶シリコン基板１０中のドーパントがｎ型単結晶シリコン基板２０側に拡散したり、また、ｎ型単結晶シリコン基板２０中のドーパントがｐ型単結晶シリコン基板１０側に拡散したりすることが抑制される。また、従来技術のように支持基板上にエピタキシャル層を長時間かけて成長させてｐｎ接合を形成する方法と異なり、瞬時に両基板を強固に接合できるため、スリップおよび転位の発生を防止することができる。
【００３１】
（第２工程：熱処理による再結晶化）
図１を参照して、第１工程における活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍にはｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０が本来有する結晶性が乱れた変質層１２，１４が生じているため、ｐｎ接合シリコンウェーハに熱処理を施して、この変質層１２，１４を再結晶化させる。これにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層１２，１４の結晶性が、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０が本来有する結晶性に回復されるため、ｐｎ接合間のリーク電流が抑制される。
【００３２】
ここで、第１工程における活性化処理は、ｐ型単結晶シリコン基板１０の主表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下で１００ｅＶ以上５ｋｅＶ以下の低エネルギーのイオンビームまたは中性原子ビームの照射する活性化処理をして、上記両方の主表面を活性化面とし、活性化面の表面に接合のためのダングリングボンドを形成するための処理である。従って、結果として生じるｐｎ接合シリコンウェーハの貼合せ界面近傍の変質層１２，１４は極薄い層であり、その層厚は各々２ｎｍ以下である。そのため、上記再結晶化のための熱処理は、Ｎ２、ＡｒおよびＨ２から選択される少なくとも一種が含まれる雰囲気中で、２００℃以上１３００℃以下の温度領域で３０分以上２時間以下とすることが好ましい。例えば、１０００℃以上の温度領域で１〜２時間行うような一般的な外部ヒーター源を用いて加熱する熱処理（抵抗加熱処理、例えばファーネス炉による熱処理）では、昇温・降温の時間が数十分かかってしまい、その間に基板中のドーパントが拡散するという問題が生じ、デバイス特性に影響を及ぼすからである。基板中のドーパントの拡散濃度をより低下させる観点からは、上記熱処理を昇温・降温速度が速いことを特徴とするマイクロ波アニール処理とすることが好ましい。マイクロ波アニール処理では、広義のマイクロ波と呼ばれる周波数３００ＭＨｚ以上３ＴＨｚ以下の電磁波をｐｎ接合シリコンウェーハに照射して、ｐｎ接合シリコンウェーハを効率よく加熱する。これにより、活性化処理に起因して生じた変質層１２，１４における結晶性の乱れを回復することができる。なお、この熱処理は、「マイクロ波アニール処理」または「マイクロ波加熱処理」と呼ばれるが、本明細書においては「マイクロ波アニール処理」と称する。
【００３３】
本工程は、市販のマイクロ波アニール装置を用いて行うことができる。本工程では、電磁波をｐｎ接合シリコンウェーハに１０分以上１時間以下照射することにより、ｐｎ接合シリコンウェーハを５０℃以上１３００℃以下の温度に加熱することができる。また、マイクロ波アニール処理では、ｐｎ接合シリコンウェーハを急速に昇降温させることが可能であり、昇降温レートは、５０℃／ｍｉｎ以上２００℃／ｍｉｎ以下とすることが好ましい。５０℃／ｍｉｎ以上とすることにより、昇降温中に基板中のドーパントが拡散するおそれがなくなる。また、２００℃／ｍｉｎ以下とすることにより、昇降温中にウェーハにかかる熱応力を抑制することができるので、スリップや転位が発生しない。また、照射する電磁波の周波数は、例えば、３００ＭＨｚ以上３００ＧＨｚ以下とすることができ、照射する電磁波の出力は、例えば５００Ｗ以上４ｋＷ以下とすることができる。
【００３４】
（ｐｎ接合シリコンウェーハの研削および研磨）
第２工程の後、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の少なくとも一方を研削および研磨する工程をさらに有してもよい。これにより、所望の厚さのｐｎ接合シリコンウェーハ１００を得ることができる。なお、上記研削および研磨する工程では、公知または任意の研削および研磨法を好適に用いることができ、具体的には平面研削および鏡面研磨法が挙げられる。
【００３５】
（第２の実施形態）
図２を参照して、本発明の第２の実施形態を説明する。
【００３６】
（ｎ型シリコンエピタキシャル層の形成）
本発明の第２の実施形態では、まず、ｐ型単結晶シリコン基板１０の片面に、ｎ型単結晶シリコン基板２０のドーパント濃度よりも高いドーパント濃度をもつ、厚さ５０μｍ以下のｎ型シリコンエピタキシャル層１８を形成する。
【００３７】
ここで、ｎ型シリコンエピタキシャル層の形成には、公知または任意の方法を好適に用いることができ、具体的には後述する枚葉式エピタキシャル成長装置を用いることができる。
【００３８】
（第１工程：真空常温接合法による貼り合わせ）
続いて、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面に、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面とを活性化面とする。これにより、活性化面には、シリコンが本来持っているダングリングボンド（結合の手）が現れる。そのため、引き続き真空常温下で上記両方の活性化面を接触させることで、瞬時に接合力が働き、活性化面を貼合せ面として、ｎ型シリコンエピタキシャル層１８の表面とｎ型単結晶シリコン基板２０の主表面とが強固に接合され、結果として、ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが一体化する。これによりｐｎ接合シリコンウェーハが得られる。
【００３９】
なお、活性化処理の方法には、第１の実施形態にて説明した方法と同様の方法を用いることができる。
【００４０】
（第２工程：熱処理による再結晶化）
図２を参照して、第１工程における活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍にはｎ型シリコンエピタキシャル層１８およびｎ型単結晶シリコン基板２０が本来有する結晶性が乱れた変質層１４，１６が生じているため、ｐｎ接合シリコンウェーハに熱処理を施して、この変質層１４，１６を再結晶化させる。これにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層１４，１６の結晶性が、ｎ型シリコンエピタキシャル層１８およびｎ型単結晶シリコン基板２０が本来有する結晶性に回復されるため、ｐｎ接合間のリーク電流が抑制される。
【００４１】
ここで、再結晶化のための熱処理には、第１の実施形態にて説明した熱処理と同様の方法を用いることができる。
【００４２】
（ｐｎ接合シリコンウェーハの研削および研磨）
第２工程の後、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の少なくとも一方を研削および研磨する工程をさらに有してもよい。これにより、所望の厚さのｐｎ接合シリコンウェーハ２００を得ることができる。なお、上記研削および研磨する工程では、第１の実施形態にて説明した方法と同様の方法を用いることができる。
【００４３】
このように第２の実施形態では、第１工程に先立ち、ｐ型単結晶シリコン基板１０の片面に、ｎ型シリコンエピタキシャル層１８を形成しておくことで、ｐｎ接合界面と貼合せ界面とをずらすことができる。以下では、このようにｐｎ接合界面と貼合せ界面とをずらし、さらに、ｎ型シリコンエピタキシャル層１８のドーパント濃度をｎ型単結晶シリコン基板２０のドーパント濃度よりも高濃度とする技術的意義を説明する。
【００４４】
縦型構造のパワーデバイスは、ｐｎ接合シリコンウェーハを作製した後に、ｐｎ接合シリコンウェーハに電極を設ける等のデバイス形成工程を経て作製される。このデバイス形成工程には、窒素または酸素雰囲気中で、７００℃以上１３００℃以下、１０分以上２０時間以下の熱処理工程が含まれる。また、デバイス作動時、縦型構造のパワーデバイスを構成するｐｎ接合シリコンウェーハには、５００Ｖ以上１５００Ｖ以下の高電圧がかかる。
【００４５】
ここで、ｐｎ接合界面には、キャリアがほとんど存在しない空乏層と呼ばれる領域が存在する。この空乏層領域は、電圧がかかるとデバイスの縦方向に広がる性質を有する。また、ｐｎ接合シリコンウェーハの貼合せ界面には、ｐｎ接合シリコンウェーハを作製した直後には顕在化していないが、上記デバイス形成工程における熱処理によって顕在化する微小欠陥が存在する。このような微小欠陥が存在する領域と空乏層領域とが重複すると、逆リーク電流が生じ、結果として、ダイオードのスイッチング特性等のデバイス特性に影響を及ぼす。
【００４６】
そこで、ｐｎ接合界面と貼合せ界面とをずらすことにより、微小欠陥が存在する領域と空乏層領域との重複を抑制することができる。さらに、ｎ型シリコンエピタキシャル層のドーパント濃度をｎ型単結晶シリコン基板のドーパント濃度よりも高濃度とすることにより、デバイス作動時に高電圧がかかっても、空乏層領域の縦方向の広がりを抑制することができるため、微小欠陥が存在する領域と空乏層領域との重複を抑制することができる。これにより逆リーク電流を抑制できるため、ダイオードのスイッチング特性等のデバイス特性がより向上する。
【００４７】
なお、ｎ型シリコンエピタキシャル層１８の厚さは５０μｍ以下とする。厚さが５０μｍを超えると、ｎ型シリコンエピタキシャル層１８の形成に長時間かかってしまうため、ウェーハが熱応力に耐えることができず、スリップや転位が発生したり、ｐ型単結晶シリコン基板１０中のドーパントがｎ型シリコンエピタキシャル層１８へ拡散するという問題が生じる。また、ｎ型単結晶シリコン基板２０のドーパント濃度は、８．４×１０１２ａｔｏｍｓ／ｃｍ３以上９．０×１０１４ａｔｏｍｓ／ｃｍ３以下とすることが好ましく、ｎ型シリコンエピタキシャル層１８のドーパント濃度は、ｎ型単結晶シリコン基板２０のドーパント濃度の１０倍以上１０００倍以下とすることが好ましい。１０倍以上とすることで、上述した空乏層領域の縦方向の広がりを抑制することができる。また、１０００倍以下とすることで、デバイス特性に影響を及ぼす電界集中を抑制することができる。
【００４８】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態では、ｐ型単結晶シリコン基板はそのままとし、ｎ型単結晶シリコン基板の片面に、ｐ型単結晶シリコン基板のドーパント濃度よりも高いドーパント濃度をもつ、ｐ型シリコンエピタキシャル層を形成する以外は、第２の実施形態と同様である。
【００４９】
（ｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板）
以下では、本発明の第１〜第３の実施形態において用いることのできるｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０について説明する。
【００５０】
ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０としては、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。ここで、所望の厚さのｐｎ接合シリコンウェーハ１００，２００を縦型構造のパワーデバイスに用いる場合、デバイス形成領域の縦方向のいずれの領域においても欠陥が存在すると、欠陥を介してｐｎ接合間でリーク電流が発生してしまうので、デバイス特性に影響を及ぼす。従って、より良好なデバイス特性を得る観点からは、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０を転位クラスターおよび空孔凝集欠陥（ＣＯＰ：Crystal Originated Particle）を含まないシリコンウェーハとすることが好ましい。以下では、図４を参照して、転位クラスターおよびＣＯＰを含まないシリコンウェーハの製造方法を説明する。
【００５１】
シリコンウェーハの素材である単結晶シリコンインゴットの製造方法として代表的なものの１つとして、ＣＺ法を挙げることができる。このＣＺ法による単結晶シリコンインゴットの製造では、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより、種結晶の下方に単結晶シリコンインゴットが育成される。
【００５２】
こうして育成された単結晶シリコンインゴットには、デバイス作製工程で問題となる様々の種類のＧｒｏｗｎ−ｉｎ欠陥が生じることが知られている。その代表的なものは、低速な引き上げ条件での育成により格子間シリコンが優勢な領域（以下、「Ｉ領域」ともいう）に発生する転位クラスター、および高速な引き上げ条件での育成により空孔が優勢な領域（以下、「Ｖ領域」ともいう）に発生するＣＯＰである。また、Ｉ領域とＶ領域との境界付近には酸化誘起積層欠陥（ＯＳＦ：Oxidation induced Stacking Fault）と呼ばれるリング状に分布する欠陥が存在する。
【００５３】
育成された単結晶シリコンインゴットにおけるこれらの欠陥の分布は、２つの要因、すなわち、結晶の引き上げ速度Ｖと固液界面の温度勾配Ｇに依存することが知られている。図４は、固液界面における温度勾配Ｇに対する引き上げ速度Ｖの比Ｖ／Ｇと単結晶シリコンインゴットを構成する結晶領域との関係を示す図である。この図に示すように、単結晶シリコンインゴットは、Ｖ／Ｇが大きい場合には、ＣＯＰが検出される結晶領域であるＣＯＰ発生領域６１に支配され、Ｖ／Ｇが小さくなると、特定の酸化熱処理を施すとリング状のＯＳＦ領域として顕在化するＯＳＦ潜在核領域６２が形成され、このＯＳＦ領域６２ではＣＯＰは検出されない。また、高速引き上げ条件で育成した単結晶シリコンインゴットから採取されたシリコンウェーハは、ウェーハの多くをＣＯＰ発生領域６１が占めるため、結晶径方向のほぼ全域に亘ってＣＯＰが発生することになる。
【００５４】
また、ＯＳＦ潜在核領域６２の内側には、酸素の析出が起きやすくＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（１）領域」ともいう）６３が形成される。
【００５５】
Ｖ／Ｇを小さくしていくと、ＯＳＦ潜在核領域６２の外側には、酸素析出物が存在しＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（２）領域」ともいう）６４が形成される。
【００５６】
引き続き、Ｖ／Ｇを小さくしていくと、酸素の析出が起きにくくＣＯＰが検出されない結晶領域である酸素析出抑制領域（以下、「Ｐｉ領域」ともいう）６５が形成され、転位クラスターが検出される結晶領域である転位クラスター領域６６が形成される。
【００５７】
引き上げ速度に応じてこのような欠陥分布を示す単結晶シリコンインゴットから採取されるシリコンウェーハにおいて、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域は、一般的には欠陥のない無欠陥領域と見なされる結晶領域であり、これらの結晶領域からなる単結晶シリコンインゴットから採取されるシリコンウェーハは、転位クラスターおよびＣＯＰを含まないシリコンウェーハとなる。そこで、本発明においては、ＣＯＰ発生領域６１および転位クラスター領域６６以外の結晶領域、すなわち、ＯＳＦ潜在核領域６２、Ｐｖ（１）領域６３、Ｐｖ（２）領域６４、および酸素析出抑制領域（Ｐｉ領域）６５の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットから採取されるシリコンウェーハを、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０として使用する。
【００５８】
ここで、本発明における「ＣＯＰを含まないシリコンウェーハ」とは、以下に説明する観察評価により、ＣＯＰが検出されないシリコンウェーハを意味するものとする。すなわち、まず、ＣＺ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、ＳＣ−１洗浄（すなわち、アンモニア水と過酸化水素水と超純水とを１：１：１５で混合した混合液による洗浄）を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてＫＬＡ−Ｔｅｎｃｈｏｒ社製：Ｓｕｒｆｓｃａｎ  ＳＰ−２を用いて観察評価し、表面ピットと推定される輝点欠陥（ＬＰＤ：Light Point Defect）を特定する。その際、観察モードはＯｂｌｉｑｕｅモード（斜め入射モード）とし、表面ピットの推定は、Ｗｉｄｅ  Ｎａｒｒｏｗチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたＬＰＤに対して、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いて、ＣＯＰか否かを評価する。この観察評価により、ＣＯＰが観察されないシリコンウェーハを「ＣＯＰを含まないシリコンウェーハ」とする。
【００５９】
一方、転位クラスターは、過剰な格子間シリコンの凝集体として形成されるサイズの大きな（１０μｍ程度）の欠陥（転位ループ）であり、セコエッチングなどのエッチング処理を施したり、Ｃｕデコレーションして顕在化させることにより、目視レベルで転位クラスターの有無を簡単に確認することができる。転位クラスターを含むシリコンウェーハを採用した場合には、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０に転位クラスターを起点とする欠陥（積層欠陥など）が多量に発生してしまうため、欠陥を介してｐｎ接合間でリーク電流が発生し、デバイス特性に影響を及ぼす。
【００６０】
上記単結晶シリコンインゴットを育成する際に、酸素濃度が高すぎる場合には、酸素析出物に起因する欠陥が発生しやすく、ＯＳＦ潜在核領域６２を含む結晶領域のウェーハの場合、この欠陥のため活性化処理の際にダングリングボンドをうまく形成することができない場合がある。これを抑制するためには、酸素濃度を低くすることが有効であり、具体的には，酸素濃度が６×１０１７ａｔｏｍｓ／ｃｍ３以下（ASTM F121-1979）とすることが好ましい。また、デバイスを熱処理する際における熱応力耐性の観点からは、１×１０１６ａｔｏｍｓ／ｃｍ３以上とすることが好ましい。
【００６１】
また、ｐ型単結晶シリコン基板１０およびｎ型単結晶シリコン基板２０の面方位は同じであることが好ましい。具体的には、結晶方位＜１００＞や＜１１０＞が挙げられる。ｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０との面方位が異なる場合、真空常温接合法によりｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とを貼り合わせることはできるものの、その後の熱処理の際にｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板１０とｎ型単結晶シリコン基板２０とが互いにずれることにより、ｐｎ接合シリコンウェーハの貼合せ界面近傍に微小欠陥が生じてしまい、この微小欠陥を起因とするリーク電流が生じるためデバイス特性に影響するからである。
【実施例】
【００６２】
（発明例１）
図４中のＣＯＰ発生領域６１および転位クラスター領域６６を含まないようにＶ／Ｇの値を公知の方法で制御して、転位クラスターおよびＣＯＰを含まないシリコンウェーハを切り出し、ｐ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるボロンの濃度が４．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が４．０×１０１７ａｔｏｍｓ／ｃｍ３である転位クラスターおよびＣＯＰを含まないシリコンウェーハを用意した。また、同様に転位クラスターおよびＣＯＰを含まないシリコンウェーハを切り出し、ｎ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるリンの濃度が１．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が５．０×１０１７ａｔｏｍｓ／ｃｍ３である転位クラスターおよびＣＯＰを含まないシリコンウェーハを用意した。
【００６３】
続いて、２５℃、１×１０−５Ｐａ未満の真空チャンバー内にＡｒを流してプラズマを発生させ、ｐ型単結晶シリコン基板の主表面およびｎ型単結晶シリコン基板の主表面に、加速電圧６００ｅＶにてＡｒイオンを照射して、上記両方の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを貼り合わせて、ｐｎ接合シリコンウェーハを得た。なお、この活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍には、層厚が１ｎｍである変質層が生じていた。
【００６４】
続いて、上記活性化処理によりｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を市販のマイクロ波アニール装置を用いて熱処理を施すことにより再結晶化させた。条件は窒素雰囲気中で、電磁波の周波数を２４５０ＭＨｚ、電磁波の出力を１．７ｋＷ、温度を１０００℃、時間を１５分、昇降温レートを１００℃／ｍｉｎとした。
【００６５】
続いて、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板を研削および研磨し、ｐ型単結晶シリコン基板の厚さが１００μｍであり、ｎ型単結晶シリコン基板の厚さが６２５μｍであり、厚さが７２５μｍのｐｎ接合シリコンウェーハを得た。
【００６６】
（発明例２）
まず、発明例１に用いたｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板と同様のシリコンウェーハを用意した。
【００６７】
続いて、ｐ型単結晶シリコン基板を枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして１１５０℃でＣＶＤ法により、ｐ型単結晶シリコン基板の片面にｎ型シリコンエピタキシャル層（厚さ：１１μｍ、ドーパント：リン、ドーパント濃度：７．８×１０１６ａｔｏｍｓ／ｃｍ３）をエピタキシャル成長させた。
【００６８】
続いて、発明例１と同様の方法で、ｎ型シリコンエピタキシャル層の表面およびｎ型単結晶シリコン基板の主表面を活性化面とした後に、引き続き真空常温下で上記両方の活性化面を接触させることで、上記活性化面を貼合せ面として、ｐ型単結晶シリコン基板とｎ型単結晶シリコン基板とを一体化させて、ｐｎ接合シリコンウェーハを得た。なお、この活性化処理により、ｐｎ接合シリコンウェーハの貼合せ界面近傍には、層厚が１ｎｍである変質層が生じていた。
【００６９】
続いて、発明例１と同様の方法で、上記活性化処理によりｐｎ接合シリコンウェーハの貼合せ界面近傍に生じた変質層を再結晶化させた。
【００７０】
続いて、ｐｎ接合シリコンウェーハを構成するｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板を研削および研磨し、ｐ型単結晶シリコン基板の厚さが１００μｍであり、ｎ型シリコンエピタキシャル層の厚さが１１μｍであり、ｎ型単結晶シリコン基板の厚みが６１４μｍであり、厚さが７２５μｍのｐｎ接合シリコンウェーハを得た。
【００７１】
（比較例１）
ｐ型単結晶シリコン基板およびｎ型単結晶シリコン基板の両貼合せ面の界面近傍に生じた変質層を再結晶化させなかった以外は、発明例１と同様の製造方法でｐｎ接合シリコンウェーハを得た。
【００７２】
（比較例２）
発明例１と同様にｎ型単結晶シリコン基板として、結晶方位＜１００＞、直径２００ｍｍ、ドーパントであるリン濃度が１．４×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度（ASTM F121-1979）が５．０×１０１７ａｔｏｍｓ／ｃｍ３であるシリコンウェーハを用意した。なお、ｎ型単結晶シリコン基板の厚さは６２５μｍとした。
【００７３】
続いて、ｎ型単結晶シリコン基板を枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして１１５０℃でＣＶＤ法により、ｎ型単結晶シリコン基板上にｐ型のシリコンエピタキシャル層（厚さ：１００μｍ、ドーパント：ボロン、ドーパント濃度：４．４×１０１４ａｔｏｍｓ／ｃｍ３）をエピタキシャル成長させ、ｐｎ接合シリコンウェーハを得た。
【００７４】
（評価方法）
各発明例および比較例において、以下の評価を行った。
【００７５】
＜スリップおよび転位の発生の有無（ＸＲＴ評価）＞
各発明例および比較例において、ＸＲＴ（X-Ray Diffraction Topography）法により、シリコンウェーハ端から発生するスリップやシリコンウェーハ固定ピンから伸展する転位の有無を評価した。評価結果を表１に示す。
【００７６】
＜リンの濃度分布（ＳＩＭＳ測定）＞
各発明例および比較例において、ｎ型領域からｐ型領域に拡散してきたリンの濃度を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）により測定した。ｐｎ接合部から貼合せ基板側へ１μｍ深い位置におけるリン濃度が８．０×１０１３ａｔｏｍｓ／ｃｍ３以下ならば、デバイス特性に影響を与えない。測定結果を表１に示す。
【００７７】
＜ＣＬ評価＞
各発明例および比較例において、所望の厚さのｐｎ接合シリコンウェーハを作製した後、デバイス形成工程における熱処理に相当する熱処理を施した。ここで、デバイス形成工程に相当する熱処理は、窒素雰囲気中で、１１００℃、１５時間とした。このような熱処理を施すことにより、所望の厚さのｐｎ接合シリコンウェーハを作製した時には顕在化していないが、デバイス形成工程における熱処理により顕在化する微小欠陥の有無を正確に評価することができる。その後、各発明例および比較例において、ｐｎ接合シリコンウェーハをへき開した後に、ｐｎ接合面が残る状態で表面側から研削し、さらに斜め研磨をし、ｐｎ接合面における結晶性をＣＬ法により評価した。Ｄ線が検出されない、すなわち欠陥が検出されない場合は、ｐｎ接合領域に転位が存在しないため、ｐｎ接合間のリーク電流を抑制することができている。評価結果を表１に示す。
【００７８】
＜ダイオード特性の評価（ＩＶ測定）＞
各発明例および比較例において、上述のデバイス形成工程における熱処理に相当する熱処理を施した後に、ｐｎ接合シリコンウェーハの主表面にＩＶ測定用の電極を形成した。その後、発明例１，２および比較例１では、ｐｎ接合シリコンウェーハの主表面のうちｐ型単結晶シリコン基板側の主表面における電圧を０Ｖとして、ｐｎ接合シリコンウェーハの主表面のうちｎ型単結晶シリコン基板側の主表面に５００Ｖの電圧を印加して、ＩＶ測定を行った。比較例２では、ｐｎ接合シリコンウェーハの主表面のうちｐ型シリコンエピタキシャル層の主表面における電圧を０Ｖとして、ｐｎ接合シリコンウェーハの主表面のうちｎ型単結晶シリコン基板側の主表面に５００Ｖの電圧を印加して、ＩＶ測定を行った。なお、５００Ｖは、デバイス作動時にｐｎ接合シリコンウェーハにかかる電圧（逆バイアス）に相当する。このとき、逆バイアス方向の電流値が１．０×１０−７Ａ／ｃｍ２未満ならば、逆リーク電流を抑制することができており、ダイオード特性が優れていると評価できる。測定結果を表１に示す。
【００７９】
【表１】
0006597493.tif 000002
【産業上の利用可能性】
【００８０】
本発明によれば、スリップおよび転位の発生がなく、ドーパントの拡散を抑制し、さらには、ｐｎ接合間のリーク電流を抑制することのできるｐｎ接合シリコンウェーハの製造方法を提供することができる。
【符号の説明】
【００８１】
１０  ｐ型単結晶シリコン基板
１２  ｐ型単結晶シリコン基板に生じた変質層
１４  ｎ型単結晶シリコン基板に生じた変質層
１６  ｎ型シリコンエピタキシャル層に生じた変質層
１８  ｎ型シリコンエピタキシャル層
２０  ｎ型単結晶シリコン基板
１００，２００  所望の厚さのｐｎ接合シリコンウェーハ
５０  真空常温接合装置
５１  プラズマチャンバー
５２  ガス導入口
５３  真空ポンプ
５４  パルス電圧印加装置
５５Ａ，５５Ｂ  ウェーハ固定台
６１  ＣＯＰ発生領域
６２  ＯＳＦ潜在核領域
６３  酸素析出促進領域（Ｐｖ（１）領域）
６４  酸素析出促進領域（Ｐｖ（２）領域）
６５  酸素析出抑制領域（Ｐｉ領域）
６６  転位クラスター領域
【図１】
0006597493.tif 000003
【図２】
0006597493.tif 000004
【図３】
0006597493.tif 000005
【図４】
0006597493.tif 000006