(57)【特許請求の範囲】
【請求項１】
複数の不揮発性記憶素子が形成され、前記各不揮発性記憶素子が強誘電体キャパシタを含んでいる半導体装置であって、
半導体基板上に形成されかつ前記強誘電体キャパシタが形成されている第１層間絶縁膜と、
平面視において前記不揮発性記憶素子の周囲に配置されかつ前記第１層間絶縁膜上に形成された複数の強誘電体ダミーキャパシタと、
前記強誘電体キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１層間絶縁膜の表面を覆う水素バリア膜と、
前記水素バリア膜上に形成された第２層間絶縁膜と、
平面視において、前記複数の不揮発性記憶素子を取り囲むように配置されたガードリングとを含み、
前記ガードリングは、
前記第２層間絶縁膜上に形成された平面視環状のグランドラインおよび電源ラインと、
前記第２層間絶縁膜に埋設され、前記グランドラインに電気的に接続される複数のグランド用ビアプラグと、
前記第２層間絶縁膜に埋設され、前記電源ラインに電気的に接続される複数の電源用ビアプラグとを含み、
前記各グランド用ビアプラグは、前記第２層間絶縁膜および前記水素バリア膜を貫通するグランド用ビアホール内に、当該グランド用ビアホールの内面に形成されたバリアメタルを介して埋設されており、
前記各電源用ビアプラグは、前記第２層間絶縁膜および前記水素バリア膜を貫通する電源用ビアホール内に、当該電源用ビアホールの内面に形成されたバリアメタルを介して埋設されている、半導体装置。
【請求項２】
前記半導体装置は、前記複数の不揮発性記憶素子が形成されたコア領域と、平面視において前記コア領域を取り囲むように配置された前記ガードリングと、前記コア領域と前記ガードリングとの間の隙間領域とを含んでおり、
前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタを含む、請求項１に記載の半導体装置。
【請求項３】
前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において格子状に配置されている、請求項２に記載の半導体装置。
【請求項４】
前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において千鳥状に配置されている、請求項２に記載の半導体装置。
【請求項５】
前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置は、前記複数の不揮発性記憶素子が形成されたコア領域と、平面視において前記コア領域を取り囲むように配置された前記ガードリングと、前記コア領域と前記ガードリングとの間の隙間領域とを含んでおり、
前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む、請求項１に記載の半導体装置。
【請求項７】
前記強誘電体キャパシタおよび前記強誘電体ダミーキャパシタは、前記第１層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記不揮発性記憶素子は、揮発性記憶部と、前記強誘電体キャパシタを有しかつ前記揮発性記憶部のデータを保持するための不揮発性記憶部とを含む不揮発性ロジックセルである、請求項１〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体キャパシタを含む不揮発性記憶素子を備えた半導体装置に関する。
【背景技術】
【０００２】
強誘電体のヒステリシスを利用してデータを記憶する不揮発性メモリおよび不揮発性ロジックが知られている。この種の不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）がある。強誘電体メモリは、複数のメモリセルを含んでいる。メモリセルは、たとえば、下記特許文献１に開示されているように、電界効果トランジスタと強誘電体キャパシタとから構成されている。強誘電体メモリのメモリセルは、強誘電体キャパシタを含む不揮発性記憶素子の一例である。
【０００３】
不揮発性ロジックは、下記特許文献２に開示されているように、複数の不揮発性ロジックセル（不揮発性記憶ゲート）と、これらの不揮発性ロジックセルを制御する制御回路とを含む。各不揮発性ロジックセルは、揮発性記憶部と、揮発性記憶部のデータを保持するための不揮発性記憶部とを含む。揮発性記憶部は、たとえば、フリップフロップからなる。不揮発性記憶部は、たとえば、複数の強誘電体キャパシタと、各強誘電体キャパシタに対応して設けられた電界効果トランジスタとを含む。不揮発性ロジックセルは、強誘電体キャパシタを含む不揮発性記憶素子の一例である。制御回路は、たとえば、電源遮断時には、揮発性記憶部から不揮発性記憶部にデータを退避させる。一方、電源投入時には、制御回路は、不揮発性記憶部から揮発性記憶部にデータを復帰させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１０３４２６号公報
【特許文献２】特開２００９−２０６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述した強誘電体メモリまたは不揮発性ロジックに用いられている強誘電体キャパシタは、たとえば、半導体基板上に形成された第１の層間絶縁膜上に形成される。強誘電体キャパシタは、下部電極、強誘電体膜および上部電極を第１の層間絶縁膜上にこの順に積層した構造を有している。強誘電体膜は、水素によって還元されると、強誘電体特性が劣化するため、強誘電体キャパシタの特性が劣化する。そこで、強誘電体膜の水素還元による特性劣化を防止するために、第１の層間絶縁膜上および強誘電体キャパシタの表面は、通常、水素バリア膜で覆われる。水素バリア膜上には、第２の層間絶縁膜が形成される。強誘電体キャパシタの表面は、水素バリア膜で覆われているので、第２の層間絶縁膜の成膜手法として、水素を用いるＣＶＤ法が採用されたとしても、強誘電体膜の水素還元を防止することができる。
【０００６】
強誘電体キャパシタの表面を水素バリア膜で覆っても、その後の半導体装置の製造工程において、強誘電体キャパシタの特性が劣化することが判明した。本願発明者らは、この原因を追究した結果、この原因がビアホール内へのバリアメタルの形成工程にあることを特定した。
すなわち、第２の層間絶縁膜には、第２の層間絶縁膜および水素バリア膜を貫通する各種のビアホールが形成される。これらのビアホールの内面（側面および底面）には、バリアメタルが形成される。そして、ビアホール内には、バリアメタルを介してプラグが埋設される。ビアホール内にバリアメタルを形成する際には、まず、バリアメタル材料膜が第２の層間絶縁膜上およびビアホール内面に形成される。その後、バリアメタル材料膜のバリア性を高めるために、バリアメタル材料膜に対して水素を用いた改質処理が行われる。バリアメタル材料膜の改質処理に使用される水素は、ビアホール、第１の層間絶縁膜および強誘電体キャパシタの下部電極を通って、強誘電体キャパシタの強誘電体膜に侵入する。これにより、強誘電体キャパシタの強誘電体膜が水素還元され、強誘電体キャパシタの特性が劣化する。
【０００７】
この発明の目的は、強誘電体キャパシタの特性劣化を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明の一実施形態は、強誘電体キャパシタを含む不揮発性記憶素子を備えた半導体装置であって、前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタを含む半導体装置を提供する。
この構成によれば、半導体装置の製造工程において発生または使用される水素を、不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタによって吸収することができる。これにより、強誘電体キャパシタの特性劣化を抑制できる。
【０００９】
この発明の一実施形態では、前記半導体装置は、複数の前記不揮発性記憶素子が形成されたコア領域と、平面視において前記コア領域を取り囲むように配置され、複数のビアプラグを含むガードリングと、前記コア領域と前記ガードリングとの間の隙間領域とを含んでいる。そして、前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタを含む。
【００１０】
ガードリングは複数のビアプラグを含んでいる。ビアプラグを製造するには、まず、ビアホールが形成された後、ビアホール内面にバリアメタルが成膜される。この後、バリアメタルに対して水素を用いた改質処理が施される。そして、ビアホール内にバリアメタルを介してビアプラグが埋め込まれる。バリアメタルを改質処理するときに、水素が使用される。
【００１１】
この構成では、隙間領域内に形成された複数の強誘電体ダミーキャパシタによって、バリアメタルの改質処理時に使用される水素を効率よく吸収することができる。これにより、強誘電体キャパシタの特性劣化をより効果的に抑制できる。
この発明の一実施形態では、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において格子状に配置されている。
【００１２】
この発明の一実施形態では、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において千鳥状に配置されている。
この発明の一実施形態では、前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む。
【００１３】
この発明の一実施形態では、前記半導体装置は、半導体基板および前記半導体基板上に形成された第１の層間絶縁膜を含んでいる。また、前記強誘電体キャパシタおよび前記強誘電体ダミーキャパシタは、前記第１の層間絶縁膜上に形成されている。そして、前記強誘電体キャパシタおよび前記強誘電体ダミーキャパシタは、前記第１の層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを含んでいる。
【００１４】
この発明の一実施形態では、前記強誘電体キャパシタ、前記強誘電体ダミーキャパシタおよび前記第１の層間絶縁膜の表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２の層間絶縁膜とをさらに含む。
この発明の一実施形態では、前記ガードリングは、前記第２の層間絶縁膜上に形成された平面視環状のグランドラインおよび電源ラインと、前記第２の層間絶縁膜に埋設され、前記グランドラインに電気的に接続される複数のグランド用プラグと、前記第２の層間絶縁膜に埋設され、前記電源ラインに電気的に接続される複数の電源用プラグとを含む。前記各グランド用プラグは、前記第２の層間絶縁膜および前記水素バリア膜を貫通するグランド用ホール内に、当該グランド用ホールの内面に形成されたバリアメタルを介して埋設されている。前記各電源用プラグは、前記第２の層間絶縁膜および前記水素バリア膜を貫通する電源用ホール内に、当該電源用ホールの内面に形成されたバリアメタルを介して埋設されている。
【００１５】
この発明の一実施形態では、前記不揮発性記憶素子は、揮発性記憶部と、前記強誘電体キャパシタを有しかつ前記揮発性記憶部のデータを保持するための不揮発性記憶部とを含む不揮発性ロジックセルである。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。
【図２】図２は、図１の一部を拡大して示す部分拡大平面図である。
【図３】図３は、図２のＡ部を拡大して示す部分拡大平面図である。
【図４】図４は、不揮発性ロジックの電気的構成を示すブロック図である。
【図５】図５は、図３のＢ部を拡大して示す平面図である。
【図６】図６は、図５のVI−VI線に沿う模式的な断面図である。
【図７】図７は、図５のVII−VII線に沿う模式的な断面図である。
【図８Ａ】図８Ａは、主として不揮発性ロジックセル、その周囲に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図６に対応する断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す模式的な断面図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す模式的な断面図である。
【図８Ｄ】図８Ｄは、図８Ｃの次の工程を示す模式的な断面図である。
【図８Ｅ】図８Ｅは、図８Ｄの次の工程を示す模式的な断面図である。
【図８Ｆ】図８Ｆは、図８Ｅの次の工程を示す模式的な断面図である。
【図８Ｇ】図８Ｇは、図８Ｆの次の工程を示す模式的な断面図である。
【図８Ｈ】図８Ｈは、図８Ｇの次の工程を示す模式的な断面図である。
【図８Ｉ】図８Ｉは、図８Ｈの次の工程を示す模式的な断面図である。
【図８Ｊ】図８Ｊは、図８Ｉの次の工程を示す模式的な断面図である。
【図８Ｋ】図８Ｋは、図８Ｊの次の工程を示す模式的な断面図である。
【図８Ｌ】図８Ｌは、図８Ｋの次の工程を示す模式的な断面図である。
【図８Ｍ】図８Ｍは、図８Ｌの次の工程を示す模式的な断面図である。
【図８Ｎ】図８Ｎは、図８Ｍの次の工程を示す模式的な断面図である。
【図８Ｏ】図８Ｏは、図８Ｎの次の工程を示す模式的な断面図である。
【図８Ｐ】図８Ｐは、図８Ｏの次の工程を示す模式的な断面図である。
【図８Ｑ】図８Ｑは、図８Ｐの次の工程を示す模式的な断面図である。
【図９Ａ】図９Ａは、主としてスクライブ領域および隙間領域に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図７に対応する断面図である。
【図９Ｂ】図９Ｂは、図９Ａの次の工程を示す模式的な断面図である。
【図９Ｃ】図９Ｃは、図９Ｂの次の工程を示す模式的な断面図である。
【図９Ｄ】図９Ｄは、図９Ｃの次の工程を示す模式的な断面図である。
【図９Ｅ】図９Ｅは、図９Ｄの次の工程を示す模式的な断面図である。
【図９Ｆ】図９Ｆは、図９Ｅの次の工程を示す模式的な断面図である。
【図９Ｇ】図９Ｇは、図９Ｆの次の工程を示す模式的な断面図である。
【図９Ｈ】図９Ｈは、図９Ｇの次の工程を示す模式的な断面図である。
【図９Ｉ】図９Ｉは、図９Ｈの次の工程を示す模式的な断面図である。
【図９Ｊ】図９Ｊは、図９Ｉの次の工程を示す模式的な断面図である。
【図９Ｋ】図９Ｋは、図９Ｊの次の工程を示す模式的な断面図である。
【図９Ｌ】図９Ｌは、図９Ｋの次の工程を示す模式的な断面図である。
【図９Ｍ】図９Ｍは、図９Ｌの次の工程を示す模式的な断面図である。
【図１０】図１０は、隙間領域に形成される第３ダミーキャパシタの他の配置例およびスクライブ領域に形成される第４ダミーキャパシタの他の配置例を示す平面図であり、図５に対応する平面図である。
【発明を実施するための形態】
【００１７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。半導体ウエハ１は、複数の機能素子領域２と、各機能素子領域２を取り囲むように形成されたスクライブ領域３とを有している。図１に示す平面視において、各機能素子領域２は、矩形状である。図１に示す平面視において、各機能素子領域２は、縦方向および横方向に間隔を置いて行列状に整列して配置されている。隣接する機能素子領域２の間の部分がスクライブ領域３である。半導体ウエハ１は、スクライブ領域３に沿ってダイシングブレードにより切断される。これにより、機能素子領域２を含む半導体装置（チップ）４が切り出される。半導体装置４は、周縁部にスクライブ領域３を有し、スクライブ領域３に囲まれた中央領域に機能素子領域２を有することになる。
【００１８】
図２は、図１の一部を拡大して示す部分拡大平面図である。
機能素子領域２には、半導体装置４の機能を担う、機能素子が形成される。この実施形態では、機能素子領域２は、パワートランジスタ領域１１、アナログ回路領域１２、不揮発性ロジック領域１３、ロジック領域１４、ＳＲＡＭ領域１５、ＣＰＵ領域１６、ＲＯＭ領域１７等を含んでいる。パワートランジスタ領域１１内に、パワートランジスタが形成されている。アナログ回路領域１２内に、アナログ回路が形成されている。不揮発性ロジック領域１３内に、不揮発性ロジックが形成されている。ロジック領域１４内に、論理回路が形成されている。ＳＲＡＭ領域１５内に、ＳＲＡＭが形成されている。ＣＰＵ領域１６内に、ＣＰＵが形成されている。ＲＯＭ領域１７内に、ＲＯＭが形成されている。ロジック領域１４内に不揮発性ロジック領域１３が包含されていてもよい。
【００１９】
図３は、図２のＡ部を拡大して示す部分拡大平面図である。
不揮発性ロジック領域１３は、不揮発性ロジックが形成される平面視矩形状のコア領域１３Ａと、コア領域１３Ａを取り囲むように形成された平面視矩形環状のガードリング１３Ｂと、コア領域１３Ａとガードリング１３Ｂとの間の平面視矩形環状の領域（以下、「隙間領域１３Ｃ」という。）とを含む。ガードリング１３Ｂは、不揮発性ロジック領域１３の周縁部を巡るように形成されている。
【００２０】
図４は、不揮発性ロジックの電気的構成を示すブロック図である。
不揮発性ロジックは、複数の不揮発性ロジックセル（不揮発性記憶素子）２１と、これらの不揮発性ロジックセル２１を制御する制御回路２２とを含む。この実施形態では、各不揮発性ロジックセル２１は、揮発性記憶部２３と、揮発性記憶部２３のデータ（状態）を記憶するための不揮発性記憶部２４とを含む。揮発性記憶部２３は、この実施形態では、フリップフロップからなる。不揮発性記憶部２４は、この実施形態では、複数（たとえば４個）の強誘電体キャパシタと、各強誘電体キャパシタに対応して設けられたＭＯＳ型電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)とを含む。制御回路２２は、たとえば、電源遮断時には、揮発性記憶部２３から不揮発性記憶部２４にデータを退避させる。一方、電源投入時には、不揮発性記憶部２４から揮発性記憶部２３にデータを復帰させる。不揮発性ロジックセル２１は、本願発明の不揮発性記憶素子の一例である。このような不揮発性ロジックセル２１としては、特開２００９−２０６９４２号公報に開示されている不揮発性記憶ゲートを用いることができる。
【００２１】
図５は、図３のＢ部を拡大して示す平面図である。
コア領域１３Ａには、複数の不揮発性ロジックセル２１が形成されている。複数の不揮発性ロジックセル２１は、平面視において、縦方向および横方向に間隔をおいて、略マトリクス状に配置されている。不揮発性ロジックセル２１は、揮発性記憶部２３としてのフリップフロップ（図示略）と、不揮発性記憶部２４に含まれる強誘電体キャパシタ２５（図６参照）およびＭＯＳＦＥＴ２６（図６参照）とを含んでいる。
【００２２】
平面視において、コア領域１３Ａにおける不揮発性ロジックセル２１の内方には、強誘電体ダミーキャパシタ３１（図６参照。以下、「第１ダミーキャパシタ３１」という。）が形成されている。また、平面視において、コア領域１３Ａにおける不揮発性ロジックセル２１の外方には、複数の強誘電体ダミーキャパシタ３２（以下、「第２ダミーキャパシタ３２」という。）が形成されている。また、平面視において、隙間領域１３Ｃには、複数の強誘電体ダミーキャパシタ３３（以下、「第３ダミーキャパシタ３３」という。）が形成されている。第３ダミーキャパシタ３３は、平面視において、ガードリング１３Ｂに沿って格子状に形成されている。
【００２３】
半導体ウエハ１のスクライブ領域３の全域に、複数の強誘電体ダミーキャパシタ３４（以下、「第４ダミーキャパシタ３４」という。）が形成されている。第４ダミーキャパシタ３４は、平面視において、機能素子領域２の辺に沿って格子状に形成されている。
ガードリング１３Ｂは、平面視においても環状に形成されたグランドライン９５（図６参照）およびそれに電気的に接続されたプラグ８３，６３（図６参照）と、グランドライン９５を取り囲むように配置された電源ライン９６（図６参照）およびそれに電気的に接続されたプラグ８４，６４（図６参照）とを含んでいる。
【００２４】
図６は、図５のVI−VI線に沿う模式的な断面図である。つまり、図６は、不揮発性ロジック領域１３におけるガードリング１３Ｂと隙間領域１３Ｃと１つの不揮発性ロジックセル２１とを含む領域の模式的な断面図である。図７は、図５のVII−VII線に沿う模式的な断面図である。つまり、図７は、不揮発性ロジック領域１３とスクライブ領域３との境界部付近の模式的な断面図である。
【００２５】
半導体ウエハ１は、半導体基板４０を備えている。半導体基板４０は、たとえば、Ｓｉ（シリコン）基板である。ＭＯＳＦＥＴ２６は、半導体基板４０上に形成されている。半導体基板４０の表層部には、素子分離領域４１によって電気的に素子分離された活性領域が形成されている。活性領域内には、ｎ＋型のドレイン領域４２およびソース領域４３が配置されている。ドレイン領域４２およびソース領域４３において、それらが互いに対向する側の縁部領域には、ｎ−型高抵抗領域４４が配置されている。
【００２６】
半導体基板４０上には、ドレイン領域４２とソース領域４３との間のチャネル領域に対向して、ゲート絶縁膜４５が配置されている。ゲート絶縁膜は、たとえば、ＳｉＯ２からなる。ゲート絶縁膜４５上にはゲート電極４６が配置されている。ゲート電極４６は、たとえば、ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。ゲート電極４６の周囲には、サイドウォール４７が配置されている。サイドウォール４７によって、ゲート絶縁膜４５およびゲート電極４６の側面の全周が覆われている。サイドウォール４７は、たとえば、ＳｉＮまたはＳｉＯ２からなる。なお、図６には現れていないが、コア領域１３Ａにおいて、半導体基板４０上には、揮発性記憶部２３としてのフリップフロップを構成する機能素子が形成されている。
【００２７】
ガードリング１３Ｂが配置されるべき領域において、半導体基板４０の表層部には、隙間領域１３Ｃを取り囲むように形成された平面視矩形環状のｐ型拡散領域４８と、ｐ型拡散領域４８を取り囲むように形成された平面視矩形環状のｎ型拡散領域４９とが形成されている。
半導体基板４０上には、第１層間絶縁膜５０が形成されている。第１層間絶縁膜５０は、たとえば、ＳｉＯ２からなる。
【００２８】
強誘電体キャパシタ２５は、第１層間絶縁膜５０上において、平面視で少なくともその一部がドレイン領域４２と重なる位置に形成されている。強誘電体キャパシタ２５は、下部電極５１、強誘電体膜５２および上部電極５３を第１層間絶縁膜５０上にこの順に積層した構造を有している。言い換えれば、強誘電体キャパシタ２５は、下部電極５１とこれに対向する上部電極５３との間に強誘電体膜５２を介在させた積層構造を有している。強誘電体キャパシタ２５は、この実施形態では、メサ形状（断面視台形状）に形成されている。
【００２９】
下部電極５１は、Ｉｒなどの貴金属を含む導電材料からなる。強誘電体膜５２は、ＰＺＴからなる。上部電極５３は、Ｉｒを含む導電材料からなる電極下層５４と、この電極下層５４上に積層されたＴｉＮからなる電極上層５５とを備えている。より具体的には、電極下層５４は、ＩｒＯ２（酸化イリジウム）膜、Ｉｒ膜、ＩｒＯ２膜およびＩｒ膜を強誘電体膜５２上にこの順に積層した構造を有している。Ｉｒ膜は、水素バリア性を有している。
【００３０】
第１ダミーキャパシタ３１は、不揮発性ロジックセル２１内において、第１層間絶縁膜５０上に形成されている。第２ダミーキャパシタ３２は、コア領域１３Ａ内の不揮発性ロジックセル２１の外方において、第１層間絶縁膜５０上に形成されている。第３ダミーキャパシタ３３は、隙間領域１３Ｃ内において、第１層間絶縁膜５０上に形成されている。図７を参照して、第４ダミーキャパシタ３４は、スクライブ領域３内において、第１層間絶縁膜５０上に形成されている。これらのダミーキャパシタ３１，３２，３３，３４の層構造は、強誘電体キャパシタ２５と層構造と同じである。つまり、これらのダミーキャパシタ３１，３２，３３，３４は、下部電極５１、強誘電体膜５２および上部電極５３を第１層間絶縁膜５０上にこの順に積層した構造を有している。ただし、ダミーキャパシタ３１，３２，３３，３４の下部電極５１および上部電極５３は、コンタクトプラグ、ビアフラグ、配線等の配線部材に電気的に接続されていない。つまり、ダミーキャパシタ３１，３２，３３，３４は、電気的に絶縁されたキャパシタである。これらのダミーキャパシタ３１，３２，３３，３４は、メサ形状に形成されている。
【００３１】
強誘電体キャパシタ２５、ダミーキャパシタ３１，３２，３３，３４および第１層間絶縁膜５０の各表面は、強誘電体膜５２の水素還元による特性劣化を防止するための水素バリア膜５６により被覆されている。水素バリア膜５６は、たとえば、Ａｌ２Ｏ３からなる。
水素バリア膜５６上には、第２層間絶縁膜５７が積層されている。第２層間絶縁膜５７は、たとえば、ＳｉＯ２からなる。
【００３２】
第１層間絶縁膜５０には、ドレイン領域４２および強誘電体キャパシタ２５の下部電極５１に電気的に接続される第１コンタクトプラグ６１と、ソース領域６に電気的に接続される第２コンタクトプラグ６２と、ｐ型拡散領域４８に電気的に接続される複数の第３コンタクトプラグ６３と、ｎ型拡散領域４９に電気的に接続される複数の第４コンタクトプラグ６４とが埋設されている。第３コンタクトプラグ６３は、平面視矩形環状のｐ型拡散領域４８の幅方向および長さ方向（周方向）に間隔をおいて複数個設けられている。同様に、第４コンタクトプラグ６４は、平面視矩形環状のｎ型拡散領域４９の幅方向および長さ方向（周方向）に間隔をおいて複数個設けられている。
【００３３】
ドレイン領域４２と強誘電体キャパシタ２５の下部電極５１との間には、第１層間絶縁膜５０を貫通する第１コンタクトホール６５が形成されている。第１コンタクトホール６５の側面およびドレイン領域４２の第１コンタクトホール６５に臨む部分上には、バリアメタル６６が形成されている。バリアメタル６６は、たとえば、ＴｉＮからなる。第１コンタクトプラグ６１は、バリアメタル６６を介して、第１コンタクトホール６５に埋設されている。第１コンタクトプラグ６１は、たとえば、Ｗ（タングステン）からなる。
【００３４】
ソース領域４３の上方には、第１層間絶縁膜５０を貫通する第２コンタクトホール６７が形成されている。第２コンタクトホール６７の側面およびソース領域４３の第２コンタクトホール６７に臨む部分上には、バリアメタル６８が形成されている。バリアメタル６８は、バリアメタル６６と同じ材料からなる。第２コンタクトプラグ６２は、バリアメタル６８を介して、第２コンタクトホール６７に埋設されている。第２コンタクトプラグ６２は、第１コンタクトプラグ６１と同じ材料からなる。
【００３５】
ｐ型拡散領域４８の上方には、第１層間絶縁膜５０を貫通する複数の第３コンタクトホール６９が形成されている。第３コンタクトホール６９の側面およびｐ型拡散領域４８の第３コンタクトホール６９に臨む部分上には、バリアメタル７０が形成されている。バリアメタル７０は、バリアメタル６６と同じ材料からなる。第３コンタクトプラグ６３は、バリアメタル７０を介して、第３コンタクトホール６９に埋設されている。第３コンタクトプラグ６３は、第１コンタクトプラグ６１と同じ材料からなる。
【００３６】
ｎ型拡散領域４９の上方には、第１層間絶縁膜５０を貫通する複数の第４コンタクトホール７１が形成されている。第４コンタクトホール７１の側面およびｎ型拡散領域４９の第４コンタクトホール７１に臨む部分上には、バリアメタル７２が形成されている。バリアメタル７２は、バリアメタル６６と同じ材料からなる。第４コンタクトプラグ６４は、バリアメタル７２を介して、第４コンタクトホール７１に埋設されている。第４コンタクトプラグ６４は、第１コンタクトプラグ６１と同じ材料からなる。
【００３７】
第２層間絶縁膜５７には、強誘電体キャパシタ２５の上部電極５３と電気的に接続される第１ビアプラグ８１と、第２コンタクトプラグ６２と電気的に接続される第２ビアプラグ８２と、第３コンタクトプラグ６３と電気的に接続される第３ビアプラグ８３と、第４コンタクトプラグ６４と電気的に接続される第４ビアプラグ８４とが埋設されている。
具体的には、強誘電体キャパシタ２５の上部電極５３の上方には、第１ビアホール８５が形成されている。第１ビアホール８５は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、強誘電体キャパシタ２５の上部電極５３の電極上層５５の途中部に達している。第１ビアホール８５の側面および電極上層５５の第１ビアホール８５に臨む部分上には、バリアメタル８６が形成されている。バリアメタル８６は、たとえば、ＴｉＮからなる。第１ビアプラグ８１は、バリアメタル８６を介して、第１ビアホール８５に埋設されている。第１ビアプラグ８１は、たとえば、Ｗ（タングステン）からなる。
【００３８】
第２コンタクトプラグ６２の上方には、第２ビアホール８７が形成されている。第２ビアホール８７は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第２コンタクトプラグ６２に達している。第２ビアホール８７の側面および第２コンタクトプラグ６２の第２ビアホール８７に臨む部分上には、バリアメタル８８が形成されている。バリアメタル８８は、バリアメタル８６と同じ材料からなる。第２ビアプラグ８２は、バリアメタル８８を介して、第２ビアホール８７に埋設されている。第２ビアプラグ８２は、第１ビアプラグ８１と同じ材料からなる。
【００３９】
第３コンタクトプラグ６３の上方には、第３ビアホール８９が形成されている。第３ビアホール８９は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第３コンタクトプラグ６３に達している。第３ビアホール８９の側面および第３コンタクトプラグ６３の第３ビアホール８９に臨む部分上には、バリアメタル９０が形成されている。バリアメタル９０は、バリアメタル８６と同じ材料からなる。第３ビアプラグ８３は、バリアメタル９０を介して、第３ビアホール８９に埋設されている。第３ビアプラグ８３は、第１ビアプラグ８１と同じ材料からなる。
【００４０】
第４コンタクトプラグ６４の上方には、第４ビアホール９１が形成されている。第４ビアホール９１は、第２層間絶縁膜５７を貫通し、水素バリア膜５６をさらに貫通して、第４コンタクトプラグ６４に達している。第４ビアホール９１の側面および第４コンタクトプラグ６４の第４ビアホール９１に臨む部分上には、バリアメタル９２が形成されている。バリアメタル９２は、バリアメタル８６と同じ材料からなる。第４ビアプラグ８４は、バリアメタル９２を介して、第４ビアホール９１に埋設されている。第４ビアプラグ８４は、第１ビアプラグ８１と同じ材料からなる。
【００４１】
第２層間絶縁膜５７上には、第１ビアプラグ８１に電気的に接続される第１配線９３と、第２ビアプラグ８２に電気的に接続される第２配線９４と、第３ビアプラグ８３に電気的に接続されるグランドライン９５と、第４ビアプラグ８４に電気的に接続される電源ライン９６とが形成されている。第２層間絶縁膜５７上には、配線９３，９４とグランドライン９５と電源ライン９６とを覆う、第３層間絶縁膜９７が形成されている。第３層間絶縁膜９７は、たとえば、ＳｉＯ２からなる。
【００４２】
第３層間絶縁膜９７には、第１配線９３に電気的に接続される第５ビアプラグ９８と、第２配線９４に電気的に接続される第６ビアプラグ９９とが埋設されている。
具体的には、第１配線９３の上方には、第５ビアホール１００が形成されている。第５ビアホール１００は、第３層間絶縁膜９７を貫通して、第１配線９３に達している。第５ビアホール１００の側面および第１配線９３の第５ビアホール１００に臨む部分上には、バリアメタル１０１が形成されている。バリアメタル１０１は、たとえば、ＴｉＮからなる。第５ビアプラグ９８は、バリアメタル１０１を介して、第５ビアホール１００に埋設されている。第５ビアプラグ９８は、たとえば、Ｗ（タングステン）からなる。
【００４３】
第２配線９４の上方には、第６ビアホール１０２が形成されている。第６ビアホール１０２は、第３層間絶縁膜９７を貫通して、第２配線９４に達している。第６ビアホール１０２の側面および第２配線９４の第６ビアホール１０２に臨む部分上には、バリアメタル１０３が形成されている。バリアメタル１０３は、バリアメタル１０１と同じ材料からなる。第６ビアプラグ９９は、バリアメタル１０３を介して、第６ビアホール１０２に埋設されている。第６ビアプラグ９９は、第５ビアプラグ９８と同じ材料からなる。
【００４４】
第３層間絶縁膜９７上には、第５ビアプラグ９８に電気的に接続される第３配線１０４と、第６ビアプラグ９９に電気的に接続される第４配線１０５とが形成されている。
第２層間絶縁膜５７上に配線が通っている箇所の下方位置には、ダミーキャバシタを形成しない方が好ましい。この理由は、配線下にダミーキャパシタを形成すると、その部分に寄生キャパシタが形成され、当該配線を通過する信号の伝達が遅れる可能性があるからである。
【００４５】
図８Ａ〜図８Ｑは、主として不揮発性ロジックセル、その周囲に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図６に対応する断面図である。図９Ａ〜図９Ｍは、主としてスクライブ領域および隙間領域に形成されるダミーキャパシタおよびガードリングの製造工程の一例を説明するための断面図であり、図７に対応する断面図である。
【００４６】
図８Ａおよび図９Ａに示すように、公知の手法により、半導体基板４０に、ＭＯＳＦＥＴ２６、ｐ型拡散領域４８、ｎ型拡散領域４９および揮発性記憶部（フリップフロップ）２３を構成する機能素子（図示略）が形成される。ＭＯＳＦＥＴ２６は、素子分離領域４１、ドレイン領域４２、ソース領域４３、ｎ−型高抵抗領域４４、ゲート絶縁膜４５、ゲート電極４６およびサイドウォール４７を含んでいる。この後、半導体基板４０上に第１層間絶縁膜５０が形成される。そして、第１層間絶縁膜５０に、第１〜第４コンタクトホール６５，６７,６９，７１、バリアメタル６６，６８，７０，７２および第１〜第４コンタクトプラグ６１〜６４が形成される。
【００４７】
この後、図８Ｂおよび図９Ｂに示すように、スパッタ法により、第１層間絶縁膜５０上に、強誘電体キャパシタ２５およびダミーキャバシタ３１〜３４の下部電極５１の材料からなる下部電極材料膜２０１が成膜される。さらに、ＭＯＣＶＤ法により、下部電極材料膜２０１上に、強誘電体膜５２の材料であるＰＺＴからなるＰＺＴ膜２０２が成膜される。
【００４８】
次に、図８Ｃおよび図９Ｃに示すように、スパッタ法により、ＰＺＴ膜２０２上に、上部電極５３の電極下層５４の材料からなる積層膜２０３（ＩｒＯ２膜、Ｉｒ膜、ＩｒＯ２膜およびＩｒ膜）が成膜される。続いて、スパッタ法により、積層膜２０３上に、上部電極５３の電極上層５５の材料であるＴｉＮからなるＴｉＮ膜２０４が成膜される。ＴｉＮ膜２０４成膜後に、たとえば、ＣＭＰ法により、ＴｉＮ膜２０４の表面を平坦化してもよい。
【００４９】
この後、図８Ｄおよび図９Ｄに示すように、フォトグラフィによって電極上層５５のパターンのレジストマスクが形成され、このレジストマスクをマスクとしてＴｉＮ膜２０４がエッチングされることにより、所定パターンの電極上層５５が形成される。
そして、電極上層５５をマスクとするエッチングにより、積層膜２０３、ＰＺＴ膜２０２および下部電極材料膜２０１における電極上層５５から露出する部分が順に除去される。このとき、適当なタイミングで反応ガス（エッチャント）を切り換えることにより、積層膜２０３、ＰＺＴ膜２０２および下部電極材料膜２０１が連続的にエッチングされる。この結果、図８Ｅおよび図９Ｅに示すように、下部電極材料膜２０１、ＰＺＴ膜２０２および積層膜２０３がそれぞれ下部電極５１、強誘電体膜５２および電極下層５４にパターニングされ、下部電極５１、強誘電体膜５２、電極下層５４および電極上層５５からなる強誘電体キャパシタ２５および第１〜第４のダミーキャパシタ３１〜３４が得られる。
【００５０】
その後、図８Ｆおよび図９Ｆに示すように、スパッタ法により、第１層間絶縁膜５０、強誘電体キャパシタ２５およびダミーキャパシタ３１〜３４上に、水素バリア膜５６が成膜される。
次に、図８Ｇおよび図９Ｇに示すように、ＣＶＤ法により、水素バリア膜５６上に、第２層間絶縁膜５７が成膜される。強誘電体キャパシタ２５およびダミーキャパシタ３１〜３４の表面が水素バリア膜５６で覆われているので、第２層間絶縁膜５７の成膜手法として、水素を用いるＣＶＤ法が採用されたとしても、強誘電体膜５２の水素還元を防止することができる。
【００５１】
次に、図８Ｈおよび図９Ｈに示すように、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜５７に第１ビアホール８５、第２ビアホール８７、第３ビアホール８９および第４ビアホール９１が形成される。
この後、図８Ｉおよび図９Ｉ示すように、スパッタ法により、第２層間絶縁膜５７上に、バリアメタル８６，８８，９０，９２の材料からなるバリアメタル材料膜２０５が成膜される。このバリアメタル材料膜２０５は、第１ビアホール８５、第２ビアホール８７、第３ビアホール８９および第４ビアホール９１の内面（側面および底面）にも成膜される。バリアメタル材料膜２０５の成膜後に、バリアメタル材料膜２０５のバリア性を高めるために、バリアメタル材料膜２０５に対して水素を用いた改質処理が行われる。
【００５２】
この改質処理には、水素（水素プラズマ）が使用される。改質処理に使用される水素は、図８Ｉおよび図９Ｉに破線で示すように、第１〜第４ビアホール８５，８７，８９，９１および第１層間絶縁膜５０を通って、ダミーキャパシタ３１〜３４内の強誘電体膜５２によって吸収される。このため、第１〜第４ビアホール８５，８７，８９，９１および第１層間絶縁膜５０を通って、強誘電体キャパシタ２５内の強誘電体膜５２に侵入する水素量を低減できる。これにより、強誘電体キャパシタ２５の特性劣化を抑制できる。
【００５３】
この実施形態では、平面視において、不揮発性ロジック領域１３内において、不揮発性ロジックセル２１の周囲にも、ダミーキャパシタ３２，３３が設けられているので、平面視において不揮発性ロジック領域１３内のみにダミーキャパシタが設けられている場合に比べて、より多くの水素をダミーキャパシタによって吸収することができる。これにより、強誘電体キャパシタ２５の特性劣化を効果的に抑制できる。
【００５４】
また、この実施形態では、スクライブ領域３にも、ダミーキャパシタ３４が設けられているので、さらに多くの水素をダミーキャパシタによって吸収することができる。これにより、強誘電体キャパシタ２５の特性劣化をより効果的に抑制できる。
特に、グランドライン３５および電源ライン３６を有するガードリング１３Ｂには、多数のビアホール８９，９１が形成されているので、これらのビアホール８９，９１の内面のバリアメタル材料膜２０５の改質処理時には、多くの水素がこれらのビアホール８９，９１を通って第１層間絶縁膜５０内に侵入する。この実施形態では、ガードリング１３Ｂの内側の隙間領域１３Ｃにも、多数のダミーキャパシタ３３が形成されている。このため、ビアホール８９，９１を通って第１層間絶縁膜５０内に侵入した水素を、これらのダミーキャパシタ３３によって効率よく吸収することができる。これにより、強誘電体キャパシタ２５の特性劣化をより効果的に抑制できる。
【００５５】
バリアメタル材料膜２０５の改質処理が完了すると、図８Ｊおよび図９Ｊに示すように、ＣＶＤ法により、バリアメタル材料膜２０５上に、第１〜第４ビアプラグ８１〜８４の材料からなる堆積層２０６が積層される。そして、ＣＭＰ法により、その堆積層２０６およびバリアメタル材料膜２０５が研磨される。この研磨は、バリアメタル材料膜２０５および堆積層２０６における第１〜第４ビアプラグ８１〜８４の外方に形成されている不要部分が除去されて、第１〜第４ビアプラグ８１〜８４の内方に残される堆積層２０６の表面が第２層間絶縁膜５７の表面（上面）と面一になるまで続けられる。その結果、図８Ｋおよび図９Ｋに示すように、第１ビアホール８５にバリアメタル８６を介して埋設された第１ビアプラグ８１および第２ビアホール８７にバリアメタル８８を介して埋設された第２ビアプラグ８２が形成される。また、第３ビアホール８９にバリアメタル９０を介して埋設された第３ビアプラグ８３および第４ビアホール９１にバリアメタル９２を介して埋設された第４ビアプラグ８４が形成される。
【００５６】
次に、図８Ｌおよび図９Ｌに示すように、第２層間絶縁膜５７上に導電材料からなる配線膜が形成される。配線膜は、たとえば、チタン層と、アルミニウム層と、チタン層との積層膜からなる。この後、フォトリソグラフィおよびエッチングにより、配線膜がパターニングされることにより、第１配線９３、第２配線９４、グランドライン９５、電源ライン９６等の配線が同時に形成される。
【００５７】
次に、図８Ｍおよび図９Ｍに示すように、ＣＶＤ法により、第２層間絶縁膜５７上ならびに第１配線９３、第２配線９４、グランドライン９５および電源ライン９６上に、第３層間絶縁膜９７が成膜される。
次に、図８Ｎに示すように、フォトリソグラフィおよびエッチングにより、第３層間絶縁膜９７に第５ビアホール１００および第６ビアホール１０２が形成される。
【００５８】
この後、図８Ｏに示すように、スパッタ法により、第３層間絶縁膜９７上に、バリアメタル１０１，１０３の材料からなるバリアメタル材料膜２０７が成膜される。このバリアメタル材料膜２０７は、第５ビアホール１００および第６ビアホール１０２の内面（側面および底面）にも成膜される。バリアメタル材料膜２０７の成膜後に、バリアメタル材料膜２０７のバリア性を高めるために、バリアメタル材料膜２０７に対して水素を用いた改質処理が行われる。
【００５９】
この改質処理にも水素（水素プラズマ）が使用される。改質処理に使用される水素は、第５ビアホール１００および第６ビアホール１０２、第３層間絶縁膜９７および第２層間絶縁膜５７を通って、ダミーキャパシタ３１〜３４内の強誘電体膜５２によって吸収される。このため、強誘電体キャパシタ２５内の強誘電体膜５２に侵入する水素量を低減できる。これにより、強誘電体キャパシタ２５の特性劣化を抑制できる。
【００６０】
バリアメタル材料膜２０７の改質処理が完了すると、ＣＶＤ法により、バリアメタル材料膜２０７上に、第５ビアプラグ９８および第６ビアプラグ９９の材料からなる堆積層が積層される。そして、ＣＭＰ法により、その堆積層およびバリアメタル材料膜２０７が研磨される。この研磨は、バリアメタル材料膜２０７および堆積層における第５ビアプラグ９８および第６ビアプラグ９９外に形成されている不要部分が除去されて、第５ビアプラグ９８および第６ビアプラグ９９内に残される堆積層の表面が第３層間絶縁膜９７の表面（上面）と面一になるまで続けられる。その結果、図８Ｐに示すように、第５ビアホール１００にバリアメタル１０１を介して埋設された第５ビアプラグ９８および第６ビアホール１０２にバリアメタル１０３を介して埋設された第６ビアプラグ９９が形成される。
【００６１】
次に、図８Ｑに示すように、第３層間絶縁膜９７上に導電材料からなる配線膜が形成される。配線膜は、たとえば、チタン層と、アルミニウム層と、チタン層との積層膜からなる。この後、フォトリソグラフィおよびエッチングにより、配線膜がパターニングされることにより、第３配線１０４、第４配線１０５等の配線が同時に形成される。このようにして、不揮発性ロジック、ガードリング１３Ｂ、ダミーキャパシタ３１〜３４等が製造される。
【００６２】
以上のような工程等を経て、図１に示すような半導体ウエハ１が製造されると、半導体ウエハ１のスクライブ領域３がダイシングブレードによって切断されることにより、機能素子領域２を含む個々の半導体装置４が切り出される。このようにして切り出された個々の半導体装置４は、その周縁部にスクライブ領域３を有し、スクライブ領域３に囲まれた中央領域に機能素子領域２を有する。前述の実施形態では、スクライブ領域３の全域に第４ダミーキャパシタ３４が形成されているので、半導体装置４の周縁部には、スクライブ領域３に形成された第４ダミーキャパシタ３４が残ることになる。
【００６３】
前述の実施形態では、半導体装置４の製造過程、特に、ビアホール（主として第１〜第４ビアホール８５，８７，８９，９１）内へのバリアメタル６６，６８，７０，７２の成膜後の改質処理において、水素（水素プラズマ）が使用される。特に、ガードリング１３Ｂは、グランドライン３５および電源ライン３６を備えているため、多数のビアホール８９，９１を含んでいる。このため、これらのビアホール８９，９１の内面のバリアメタル材料膜の改質処理時には、多くの水素がこれらのビアホール８９，９１を通って第１層間絶縁膜５０内に侵入する。
【００６４】
前述の実施形態では、不揮発性ロジック領域１３内において、不揮発性ロジックセル２１の周囲にも、複数の第２および第３ダミーキャパシタ３２，３３が設けられている。これにより、ビアホール８５，８７，８９，９１内へのバリアメタル６６，６８，７０，７２の成膜後の改質処理に使用される水素を、第２および第３ダミーキャパシタ３２，３３に吸収させることができる。これにより、強誘電体キャパシタ２５内の強誘電体膜５２が水素還元されるのを抑制できるから、強誘電体キャパシタ２５の特性劣化を抑制できる。
【００６５】
また、この実施形態では、ガードリング１３Ｂの内側の隙間領域１３Ｃに、複数の第３ダミーキャパシタ３３が形成されている。このため、ガードリング１３Ｂのビアホール８９，９１内面のバリアメタル材料膜の改質処理時に、ビアホール８９，９１を通って第１層間絶縁膜５０内に侵入した水素を、これらのダミーキャパシタ３３によって効率よく吸収することができる。これにより、強誘電体キャパシタ２５の特性劣化をより効果的に抑制できる。
【００６６】
また、この実施形態では、スクライブ領域３にも、複数の第４ダミーキャパシタ３４が設けられているので、さらに多くの水素を第４ダミーキャパシタ３４によって吸収することができる。これにより、強誘電体キャパシタ２５の特性劣化をより効果的に抑制できる。
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。前述の実施形態では、隙間領域１３Ｃに形成された第３ダミーキャパシタ３３は平面視で格子状に形成されているが、図１０に示すように、第３ダミーキャパシタ３３は、平面視で千鳥状に形成されてもよい。また、前述の実施形態では、スクライブ領域３に形成されている第４ダミーキャパシタ３４は平面視で格子状に形成されているが、図１０に示すように、第４ダミーキャパシタ３４は、平面視で千鳥状に形成されてもよい。図１０は、図５に対応する平面図である。
【００６７】
また、前述の実施形態では、平面視において、不揮発性ロジックセル２１の内部に第１ダミーキャパシタ３４が形成されているが、第１ダミーキャパシタ３４は形成されていなくてもよい。
また、前述の実施形態では、スクライブ領域３に第４ダミーキャパシタ３４が形成されているが、第４ダミーキャパシタ３４は形成されていなくてもよい。
【００６８】
前述の実施形態では、不揮発性ロジックを有する半導体装置に、本願発明を適用した場合について説明したが、本願発明は強誘電体メモリ（ＦｅＲＡＭ）を有する半導体装置にも適用することができる。強誘電体メモリは、複数のメモリセルを含んでいる。各メモリセルは、たとえば、特開２０１４−１０３４２６号公報に開示されているように、電界効果トランジスタと強誘電体キャパシタとから構成されている。この場合には、強誘電体メモリのメモリセルが、本願発明の不揮発性記憶素子の一例となる。
【００６９】
強誘電体メモリを有する半導体装置に本願発明を適用する場合、前記実施形態における不揮発性ロジック領域１３を、強誘電体メモリ領域に置き換えるとともに、前記実施形態におけるコア領域１３Ａを、複数の強誘電体メモリセルが形成されるコア領域に置き換えることが可能である。この場合、強誘電体メモリ領域に、前記実施形態と同様なガードリング１３ｂと隙間領域１３Ｃとが設けられてもよい。
【００７０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７１】
１  半導体ウエハ
２  機能素子領域
３  スクライブ領域
４  半導体装置
１３  不揮発性ロジック領域
１３Ａ  コア領域
１３Ｂ  ガードリング
１３Ｃ  隙間領域
２１  不揮発性ロジックセル（不揮発性記憶素子）
２２  制御回路
２３  揮発性記憶部
２４  不揮発性記憶部
２５  強誘電体キャパシタ
２６  ＭＯＳＦＥＴ
３１  第１ダミーキャパシタ
３２  第２ダミーキャパシタ
３３  第３ダミーキャパシタ
３４  第４ダミーキャパシタ
４０  半導体基板
４２  ドレイン領域
４３  ソース領域
４４  ｎ−型高抵抗領域
４５  ゲート絶縁膜
４６  ゲート電極
４７  サイドウォール
４８  ｐ型拡散領域
４９  ｎ型拡散領域
５０  第１層間絶縁膜
５１  下部電極
５２  強誘電体膜
５３  上部電極
５４  電極下層
５５  電極上層
５６  水素バリア膜
５７  第２層間絶縁膜
６１〜６４  第１〜第４コンタクトプラグ
６５  第１コンタクトホール
６６  バリアメタル
６７  第２コンタクトホール
６８  バリアメタル
６９  第３コンタクトホール
７０  バリアメタル
７１  第４コンタクトホール
７２  バリアメタル
８１〜８４  第１〜第４ビアプラグ
８５  第１ビアホール
８６  バリアメタル
８７  第２ビアホール
８８  バリアメタル
８９  第３ビアホール
９０  バリアメタル
９１  第４ビアホール
９２  バリアメタル
９３  第１配線
９４  第２配線
９５  グランドライン
９６  電源ライン
９７  第３層間絶縁膜
９８  第５ビアプラグ
９９  第６ビアプラグ
１００  第５ビアホール
１０１  バリアメタル
１０２  第６ビアホール
１０３  バリアメタル
１０４  第３配線
１０５  第４配線
【図１】
0006617394.tif 000002
【図２】
0006617394.tif 000003
【図３】
0006617394.tif 000004
【図４】
0006617394.tif 000005
【図５】
0006617394.tif 000006
【図６】
0006617394.tif 000007
【図７】
0006617394.tif 000008
【図８Ａ】
0006617394.tif 000009
【図８Ｂ】
0006617394.tif 000010
【図８Ｃ】
0006617394.tif 000011
【図８Ｄ】
0006617394.tif 000012
【図８Ｅ】
0006617394.tif 000013
【図８Ｆ】
0006617394.tif 000014
【図８Ｇ】
0006617394.tif 000015
【図８Ｈ】
0006617394.tif 000016
【図８Ｉ】
0006617394.tif 000017
【図８Ｊ】
0006617394.tif 000018
【図８Ｋ】
0006617394.tif 000019
【図８Ｌ】
0006617394.tif 000020
【図８Ｍ】
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【図８Ｎ】
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【図８Ｏ】
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【図８Ｐ】
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【図８Ｑ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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【図９Ｍ】
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【図１０】
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