(57)【特許請求の範囲】
【請求項１】
入力信号であるベースバンド信号からＩＱ信号を生成し、前記ＩＱ信号を振幅信号と位相信号とに変換する振幅位相変換手段と、
前記位相信号からパルス位相信号を生成するパルス位相信号生成手段と、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調手段と、
予め設定された領域分割に基づいて前記位相信号を振り分け、前記振り分けに対応する遅延量を表す制御信号を出力する位相振り分け手段と、
前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替手段と、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合手段と、
を有するデルタシグマ変調器。
【請求項２】
前記遅延切替手段は、
前記パルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、前記パルス位相信号がＬｏｗのときとなるように前記パルス振幅信号を遅延する、
請求項１記載のデルタシグマ変調器。 
【請求項３】
前記位相振り分け手段は、
前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを判定し、
判定結果に応じた前記制御信号を出力する、
請求項１または２記載のデルタシグマ変調器。 
【請求項４】
前記遅延切替手段は、
前記制御信号に応じて、前記パルス振幅信号に、前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを表すＮとｋとを用いて表される遅延量ｋ/（Ｎｆｃ）（ｆｃはキャリア周波数）（ｋは０からＮ−１までの整数）の遅延をする、請求項１から３の内の１項記載のデルタシグマ変調器。 
【請求項５】
前記遅延をした前記パルス振幅信号の遅延量が、前記制御信号に依らずに一定となる遅延を、前記制御信号に応じて前記振幅信号に施す、遅延量調整手段を有する、請求項１から４の内の１項記載のデルタシグマ変調器。 
【請求項６】
前記デルタシグマ変調手段の出力と前記遅延切替手段の出力とのデューティ比の差を検知し、前記デューティ比の差をスケーリングして前記デルタシグマ変調手段の演算に加算するデューティ差検出手段を有する、
請求項１から４の内の１項記載のデルタシグマ変調器。 
【請求項７】
入力信号であるベースバンド信号からＩＱ信号を生成し、
前記ＩＱ信号を振幅信号と位相信号とに変換し、
前記位相信号からパルス位相信号を生成し、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、
予め設定された領域分割に基づいて前記位相信号を振り分け、
前記振り分けに対応する遅延量を表す制御信号を出力し、
前記制御信号に基づいて前記パルス振幅信号を遅延し、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する、
デルタシグマ変調方法。 
【請求項８】
信号生成器とデルタシグマ変調器と増幅器とバンドパスフィルタと、を有し、
前記信号生成器は、入力信号であるベースバンド信号を生成し、
前記デルタシグマ変調器は、
前記ベースバンド信号からＩＱ信号を生成するデジタルベースバンド手段と、
前記ＩＱ信号を振幅信号と位相信号とに変換する振幅位相変換手段と、
前記位相信号からパルス位相信号を生成するパルス位相信号生成手段と、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調手段と、
予め設定された領域分割に基づいて前記位相信号を振り分け、前記振り分けに対応する遅延量を表す制御信号を出力する位相振り分け手段と、
前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替手段と、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合手段と、を有し、
前記増幅器は、前記パルス列を増幅し、
前記バンドパスフィルタは、前記増幅された前記パルス列を通すことによって増幅された前記入力信号を復元した出力信号を生成する、
送信装置。 
【請求項９】
入力信号であるベースバンド信号からＩＱ信号を生成し、
前記ＩＱ信号を振幅信号と位相信号とに変換し、
前記位相信号からパルス位相信号を生成し、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、
予め設定された領域分割に基づいて前記位相信号を振り分け、前記振り分けに対応する遅延量を表す制御信号を出力し、
前記制御信号に基づいて前記パルス振幅信号を遅延し、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力し、
前記パルス列を増幅し、
前記増幅された前記パルス列をバンドパスフィルタに通すことによって増幅された前記入力信号を復元した出力信号を生成して送信する、
送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル送信技術に関し、特に、信号をデルタシグマ変調して送信する技術に関する。
【背景技術】
【０００２】
携帯電話システムや無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）機器等の通信・放送機器で用いられる送信機には、送信電力の大きさに依存することなく送信波形を高精度で維持しつつ、低消費電力で動作することが求められる。近年、高い電力効率が期待される送信機として、デルタシグマ変調器とＤ級増幅器とを組み合わせたデジタル送信機が注目されている。このデジタル送信機は、図１０に示すように、ベースバンド信号生成器、デルタシグマ変調器、Ｄ級増幅器、バンドパスフィルタ、アンテナを備えている。【０００３】
ベースバンド信号生成器で生成された入力信号は、デルタシグマ変調器でデルタシグマ変調されて２値のパルス列に量子化される。生成された２値のパルス列は、Ｄ級増幅器においてパルス列のパターンを保ったまま増幅される。さらに、バンドパスフィルタを通ることによって、増幅された状態の入力信号が復元される。デジタル送信機の中で電力の大半を占めるＤ級増幅器は、寄生素子によって生じる電力ロスがなければ、理論上１００％の電力変換効率が得られることから、送信機全体としての高効率化が期待される。【０００４】
デジタル送信機におけるデルタシグマ変調器の変調方式としては、エンベロープデルタシグマ変調、ローパスデルタシグマ変調、バンドパスデルタシグマ変調があり、それぞれの構成例は、特許文献１、非特許文献１、非特許文献２に開示されている。【０００５】
図１１に、特許文献１に開示されたエンベロープデルタシグマ変調器の構成を示す。デジタルベースバンドにおいて、ベースバンド信号生成器（図示省略）で生成された入力信号のＩ成分とＱ成分を生成する。そのＩ成分とＱ成分を振幅位相変換部において振幅成分ｒと位相成分θとに変換する。位相成分θを元にして、パルス位相信号生成部において、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）のパルス位相信号を生成する。デルタシグマ変調部において、前記パルス位相信号をクロックとして、振幅成分ｒのデルタシグマ変調を行い、パルス振幅信号を生成する。最後に、パルス位相信号とパルス振幅信号を掛け合わせることによって、パルス変調信号のパルス列を生成して出力する。【０００６】
エンベロープデルタシグマ変調方式の利点は、デジタルアンプにおいてゼロカレントスイッチングが成立することである。図１２は、ゼロカレントスイッチングの原理を説明する図である。図１２のＤ級増幅器は、図１０のＤ級増幅器に対応しており、デルタシグマ変調器で生成したパルスの電圧を増幅して出力する。このとき、出力電圧（ＶＯＵＴ）と出力電流（ＩＯＵＴ）を見てみると、出力電圧が切り替わる点では出力電流が常に０になっている。【０００７】
出力電圧がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈと切り替わる過程で大きな出力電流が生じると、Ｄ級増幅器のスイッチ素子においてＩＶオーバーラップが生じて、Ｄ級増幅器で電力ロスを生じる可能性がある。エンベロープデルタシグマ変調方式の場合は、パルス列の位相とパルス列に含まれる所望周波数の位相が常に一致しているため、パルス列の電圧切り替わりのタイミングで常に出力電流が０となる。その結果、ＩＶオーバーラップによる電力ロスが生じないため、Ｄ級増幅器のさらなる高効率増幅が実現される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５３６０２３２号公報
【非特許文献】
【０００９】
【非特許文献１】Ａｎｔｏｉｎｅ  Ｆｒａｐｐｅ，“Ａｎ  Ａｌｌ−Ｄｉｇｉｔａｌ  ＲＦ  Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｏｒ  Ｕｓｉｎｇ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｍｏｄｕｌａｔｏｒｓ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４４，ＮＯ．１０，ｐｐ．２７２２−２７３２，２００９．
【非特許文献２】Ｔ．Ｍａｅｈａｔａ，Ｓ．Ｋａｍｅｄａ，ａｎｄ  Ｎ．Ｓｕｅｍａｔｓｕ，“Ｈｉｇｈ  ＡＣＬＲ  １−ｂｉｔ  Ｄｉｒｅｃｔ  Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｖｅｒｔｅｒ  Ｕｓｉｎｇ  Ｓｙｍｍｅｔｒｉｃ  Ｗａｖｅｆｏｒｍ，”Ｐｒｏｃ．４２ｎｄ  Ｅｕｒｏｐｅａｎ  Ｍｉｃｒｏｗａｖｅ  Ｃｏｎｆ．，ｐｐ．１０５１−１０５４，Ｎｏｖ．２０１２．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
エンベロープデルタシグマ変調方式におけるデルタシグマ変調部の動作クロックは、パルス位相信号であり位相成分を含んでいることから非定常である。この非定常なクロックを用いてのデルタシグマ変調部の設計では、非定常であるが故の例外ケースに対応する必要があるために、高度な専用設計が必要となる。その結果、設計コストが高くなるという問題があった。【００１１】
一方で、デルタシグマ変調部は、原理的にはパルス位相信号をクロックとして用いなくても、一定クロックを用いて、ハードウェア記述言語を用いたデジタル回路設計によって簡易的に実現することができる。図１３はこれを説明する図である。特許文献１に開示された図１１のデルタシグマ変調器と、図１３のデルタシグマ変調器との違いは、図１３のデルタシグマ変調器ではデルタシグマ変調部を一定クロックで動作させている点である。デルタシグマ変調器で生成されたパルス出力は、Ｄ級増幅器で増幅されて、バンドパスフィルタを通過することで、図１１のデルタシグマ変調器と同様、所望の出力信号が得られる。【００１２】
しかしながら、図１３で生成されるパルス振幅信号は、パルス位相信号とは同期していない。そのため、両者を混合して出力パルス列を生成すると、パルス位相信号のスイッチタイミングとはずれたタイミングでＨｉｇｈの値をとり、結果としてＨｉｇｈの値を取る区間が短い細パルスを生成してしまう場合が数多く生じる（図１３右参照）。この細パルスがＬｏｗからＨｉｇｈに切り替わるタイミングは、Ｄ級増幅器における出力電流が０になるタイミングとずれている。そのため、デルタシグマ変調部を単純に一定クロックで動作させた場合、増幅器においてゼロカレントスイッチング特性が失われ、電力効率が低下する。これを解決する方法は、特許文献１には開示も示唆もされていない。【００１３】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現することで、電力効率が高くかつ設計コストが低い送信装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によるデルタシグマ変調器は、位相信号からパルス位相信号を生成するパルス位相信号生成部と、振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部と、前記位相信号に基づいて制御信号を出力する位相振り分け部と、前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部と、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部と、を有する。【００１５】
本発明によるデルタシグマ変調方法は、位相信号からパルス位相信号を生成し、振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、前記位相信号に基づいて前記パルス振幅信号を遅延し、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する。【００１６】
本発明による送信装置は、信号生成器とデルタシグマ変調器と増幅器とバンドパスフィルタと、を有し、前記信号生成器は、入力信号であるベースバンド信号を生成し、前記デルタシグマ変調器は、前記ベースバンド信号からＩＱ信号を生成するデジタルベースバンド部と、前記ＩＱ信号を振幅信号と位相信号とに変換する振幅位相変換部と、前記位相信号からパルス位相信号を生成するパルス位相信号生成部と、前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部と、前記位相信号に基づいて制御信号を出力する位相振り分け部と、前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部と、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部と、を有し、前記増幅器は、前記パルス列を増幅し、前記バンドパスフィルタは、前記増幅された前記パルス列を通すことによって増幅された前記入力信号を復元した出力信号を生成する。【００１７】
本発明による送信方法は、入力信号であるベースバンド信号からＩＱ信号を生成し、前記ＩＱ信号を振幅信号と位相信号とに変換し、前記位相信号からパルス位相信号を生成し、前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、前記位相信号に基づいて前記パルス振幅信号を遅延し、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力し、前記パルス列を増幅し、前記増幅された前記パルス列をバンドパスフィルタに通すことによって増幅された前記入力信号を復元した出力信号を生成して送信する。
【発明の効果】
【００１８】
本発明によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態のデルタシグマ変調器の構成を示すブロック図である。
【図２】本発明の第２の実施形態の送信装置の構成を示すブロック図である。
【図３】本発明の第３の実施形態の送信装置の構成を示すブロック図である。
【図４】本発明の第３の実施形態のデルタシグマ変調器の機能を説明する図である。
【図５】本発明の第４の実施形態のデルタシグマ変調器の構成を示すブロック図である。
【図６】本発明の第５の実施形態のデルタシグマ変調器の構成を示すブロック図である。
【図７】本発明の第５の実施形態のデルタシグマ変調器の機能を説明する図である。
【図８】本発明の第６の実施形態のデルタシグマ変調器の構成を示すブロック図である。
【図９】本発明の第６の実施形態のデルタシグマ変調器の構成の一部を示すブロック図である。
【図１０】デルタシグマ変調器とＤ級増幅器とを組み合わせたデジタル送信機の構成を示すブロック図である。
【図１１】特許文献１に開示されたエンベロープデルタシグマ変調器の構成を示すブロック図である。
【図１２】エンベロープデルタシグマ変調方式によるＤ級増幅器におけるゼロカレントスイッチングを説明する図である。
【図１３】一定クロックでデルタシグマ変調するデルタシグマ変調器の動作を説明する図である。
【発明を実施するための形態】
【００２０】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態のデルタシグマ変換器の構成を示すブロック図である。本実施形態のデルタシグマ変換器１は、位相信号からパルス位相信号を生成するパルス位相信号生成部１１と、振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部１２とを有する。さらに、前記位相信号に基づいて制御信号を出力する位相振り分け部１３と、前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部１４とを有する。さらに、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部１５を有する。
【００２１】
なお、図１中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００２２】
本実施形態のデルタシグマ変換方法は、位相信号からパルス位相信号を生成し、振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成する。さらに、前記位相信号に基づいて前記パルス振幅信号を遅延し、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する。
【００２３】
本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
（第２の実施形態）
図２は、本発明の第２の実施形態の送信装置の構成を示すブロック図である。本実施形態の送信装置２は、信号生成器６とデルタシグマ変調器３と増幅器４とバンドパスフィルタ５とを有する。前記信号生成器６は、入力信号であるベースバンド信号を生成する。
【００２４】
前記デルタシグマ変調器３は、前記ベースバンド信号からＩＱ信号を生成するデジタルベースバンド部３１と、前記ＩＱ信号を振幅信号と位相信号とに変換する振幅位相変換部３２とを有する。さらに、前記位相信号からパルス位相信号を生成するパルス位相信号生成部３３と、前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部３４とを有する。さらに、前記位相信号に基づいて制御信号を出力する位相振り分け部３６と、前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部３５とを有する。さらに、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部３７を有する。
【００２５】
前記増幅器４は、前記パルス列を増幅し、前記バンドパスフィルタ５は、前記増幅された前記パルス列を通すことによって増幅された前記入力信号を復元した出力信号を生成する。
【００２６】
なお、図２中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００２７】
本実施形態の送信方法は、入力信号であるベースバンド信号からＩＱ信号を生成し、前記ＩＱ信号を振幅信号と位相信号とに変換する。さらに、前記位相信号からパルス位相信号を生成し、前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成する。さらに、前記位相信号に基づいて前記パルス振幅信号を遅延し、前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する。さらに、前記パルス列を増幅器で増幅し、前記増幅された前記パルス列をバンドパスフィルタに通すことによって増幅された前記入力信号を復元した出力信号を生成する。
【００２８】
本実施形態によれば、位相振り分け部３６からの制御信号に基いて遅延切替部３５がパルス振幅信号を遅延することで、パルス振幅信号とパルス位相信号とを同期させ、細パルスの生成を回避できる。これにより、増幅器におけるゼロカレントスイッチング特性が保たれる。よって、本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
（第３の実施形態）
図３は、本発明の第３の実施形態の送信装置の構成を示すブロック図である。本実施形態の送信装置１０は、デジタルベースバンド１０１と振幅位相変換部１０２とパルス位相信号生成部１０３とデルタシグマ変調部１０４と遅延切替部１０５と位相振り分け部１０６と混合部１０７とを有するデルタシグマ変調器１００を有する。さらに、ドライバアンプ１０８とＤ級増幅器１０９とバンドパスフィルタ１１０と負荷１１１とを有する。
【００２９】
デルタシグマ変調器１００において、デジタルベースバンド１０１は、信号生成器（図示省略）で生成された入力信号であるベースバンド信号から、直交無線信号であるＩＱ信号を生成する。
【００３０】
振幅位相変換部１０２は、前記ＩＱ信号から振幅信号rと位相信号θとを分割抽出する。振幅信号ｒは、クロック周波数を一定とするデルタシグマ変調部１０４に供給され、位相信号θは、パルス位相信号生成部１０３および位相振り分け部１０６に供給される。
【００３１】
パルス位相信号生成部１０３は、アップコンバータ１０３ａとコンパレータ１０３ｂとを備えている。アップコンバータ１０３ａは、供給された位相信号θをキャリア周波数ｆｃでミキシングすることによって、ＲＦ位相信号にアップコンバートして出力する。ＲＦ位相信号は、コンパレータ１０３ｂにおいて、閾値０以上の値をＨｉｇｈ、閾値０未満の値をＬｏｗとする。これにより、位相信号θが０°から１８０°の場合にＨｉｇｈとなり、位相信号θが１８０°から３６０°の場合にはＬｏｗとなるパルス位相信号が生成され、混合部１０７へ供給される。
【００３２】
なお、パルス位相信号生成部１０３は、上記構成に限定されず、ＡＤＰＬＬ（Ａｌｌ  Ｄｉｇｉｔａｌ  Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）などを用いて、アップコンバートおよび位相付加の回路のすべてをデジタル化して実現することも可能である。
【００３３】
デルタシグマ変調部１０４は、外部から与えられた一定クロックの下に、振幅信号ｒをパルス波形のパルス振幅信号に変換する。
【００３４】
遅延切替部１０５は、前記パルス振幅信号に、位相振り分け部１０６から供給される制御信号に基づいた遅延量を付加し、パルス振幅信号を混合部１０７へ供給する。
【００３５】
位相振り分け部１０６は、供給された位相信号θの値が、予め指定された領域分割のどの領域に含まれるかを判定し、判定結果を制御信号として遅延切替部１０５に供給する。
【００３６】
混合部１０７は、パルス位相信号とパルス振幅信号とを掛け合わせることによって、パルス変調信号のパルス列を生成して出力する。混合部１０７は、パルス振幅信号がＬｏｗの場合はローレベルを出力し、パルス振幅信号がＨｉｇｈの場合にはパルス位相信号と等しいレベルを出力する。なお、混合部１０７は、ＡＮＤ回路などの論理素子によって実現される。
【００３７】
遅延切替部１０５で切り替える遅延量は、混合部１０７に入力されるパルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、パルス位相信号がＬｏｗのタイミングで生じるように調整される。すなわち、パルス位相信号がＨｉｇｈになるタイミングは、位相信号θの値によって予め予測可能である。よって、位相信号θの値に基づいて、位相振り分け部１０６がパルス位相信号のＬｏｗのタイミングを予め予測することで、遅延切替部１０５は、予測結果に応じた遅延量をパルス振幅信号に付加することが可能となる。
【００３８】
図４は、デルタシグマ変調器１００における、位相振り分け部１０６と遅延切替部１０５との機能を説明する図である。位相振り分け部１０６は、位相信号θに基づいて、パルス位相信号がＬｏｗ（０）のタイミングを予め予測する。この予測結果が制御信号として遅延切替部１０５に送られる。遅延切替部１０５は、予測結果に基づいた遅延量をパルス振幅信号列に付加する。これにより、一定クロックでのデルタシグマ変調の際の細パルス（図１３参照）の生成を回避することができ、Ｄ級増幅器におけるゼロカレントスイッチング特性が保たれる。
【００３９】
ドライバアンプ１０８は、デルタシグマ変調器１１からのパルス変調信号のパルス列を受けると、パルス変調信号のパルス列とその相補信号とをＤ級増幅器１０９に入力する。
【００４０】
Ｄ級増幅器１０９は、電源１０９ｃとスイッチ素子１０９ａとスイッチ素子１０９ｂとを、接地（ＧＮＤ）の間に直列接続することで構成される。スイッチ素子１０９ａ、１０９ｂはＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタまたはバイポーラトランジスタを用いて実現できる。スイッチ素子１０９ａ、１０９ｂには、混合部１０７の出力信号及びその相補信号がドライバアンプ１０８を介して入力される。Ｄ級増幅器１０９の出力信号は、スイッチ素子に入力されたパルス波形と同一のパルス電圧信号が増幅されて出力される。
【００４１】
バンドパスフィルタ１１０は、Ｄ級増幅器１０９から出力されるパルス電圧信号に含まれる所望のＲＦ信号のみを選択して通過させる。これにより、増幅された状態の入力信号が復元される。バンドパスフィルタ１１０の後段には負荷１１１であるアンテナが接続され、これによりＲＦ信号が再生される。
【００４２】
以上のデルタシグマ変調器１００の構成と動作により、Ｄ級増幅器１０９のゼロカレントスイッチングが実現される。なお、上記構成のうち、ドライバアンプ１０８をＤ級増幅器１０９の一部として解釈することも可能であり、本実施形態はその構成も含む。
【００４３】
また、上記構成の中で、デルタシグマ変調部１０４と遅延切替部１０５の処理時間の合計が、パルス位相信号生成部１０３の処理時間と大きく異なる場合、混合部１０７においてパルス振幅信号とパルス位相信号の同期が取れなくなり、信号歪が発生してしまう。そこで、デルタシグマ変調部１０４と遅延切替部１０５の合計処理時間の方が大きい場合、パルス位相信号生成部１０３の入力手前もしくは出力直後で信号を遅延させることで同期を取ることができる。逆に、パルス位相信号生成部１０３の処理時間の方が大きい場合、デルタシグマ変調部１０４または遅延切替部１０５の、入力手前もしくは出力直後で信号を遅延させることで同期を取ることができる。なお、上記の遅延調整は、本発明の全ての実施形態に適用できる。
【００４４】
なお、図３および図４中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００４５】
以上のように本実施形態によれば、位相振り分け部１０６からの制御信号に基いて遅延切替部１０５がパルス振幅信号を遅延することで、パルス振幅信号とパルス位相信号とを同期させ、細パルスの生成を回避できる。これにより、増幅器におけるゼロカレントスイッチング特性が保たれる。よって、本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
（第４の実施形態）
本発明の第４の実施形態の送信装置の構成は、図３のデルタシグマ変調器１００を、図５のデルタシグマ変調器２００とした構成である。デルタシグマ変調器２００の遅延切替部２０５と位相振り分け部２０６は、デルタシグマ変調器１００の遅延切替部１０５と位相振り分け部１０６の具体的な構成例を示す。
【００４６】
図５は、本実施形態のデルタシグマ変調器の構成を示すブロック図である。図５のデルタシグマ変調器２００は、デジタルベースバンド２０１、振幅位相変換部２０２、パルス位相信号生成部２０３、デルタシグマ変調部２０４、遅延切替部２０５、位相振り分け部２０６、混合部２０７を有する。なお、デジタルベースバンド２０１と振幅位相変換部２０２とパルス位相信号生成部２０３と混合部２０７は、各々、図３のデジタルベースバンド１０１と振幅位相変換部１０２とパルス位相信号生成部１０３と混合部１０７と同じであるため、動作説明は省略する。
【００４７】
デルタシグマ変調部２０４は、供給される振幅信号ｒを、キャリア周波数ｆｃと同じスイッチ周波数ｆｃのクロックでデルタシグマ変調を行い、パルス振幅信号を生成し、遅延切替部２０５に供給する。
【００４８】
位相振り分け部２０６は、制御信号の値を、入力される位相信号θの値が０°から９０°の場合は「０」、９０°から１８０°の場合は「１」、１８０°から２７０°の場合は「２」、２７０°から３６０°の場合は「３」とし、前記制御信号を遅延切替部２０５に出力する。
【００４９】
遅延切替部２０５は、ディレイ２０５ａ、ディレイ２０５ｂ、ディレイ２０５ｃと、出力切替部２０５ｄとを備えている。ディレイ２０５ａ、ディレイ２０５ｂ、ディレイ２０５ｃの遅延量は、それぞれ、キャリア周波数ｆｃの周期の１／４倍（１／(４ｆｃ)）と設定されている。これらのディレイは、直列に配置され、そのノードを抽出することによって、デルタシグマ変調部２０４から出力されたパルス振幅信号列と比べて、０、１／(４ｆｃ)、１／(２ｆｃ)、３／（４ｆｃ）だけ遅延した４種類の信号列が生成される。これら４種類の信号列は、それぞれ出力切替部２０５ｄに入力される。
【００５０】
出力切替部２０５ｄは、入力された４種類の信号列（遅延量０、１／(４ｆｃ)、１／(２ｆｃ)、３／（４ｆｃ））に、制御信号と対応した値０、１、２、３をそれぞれ対応づける。その上で、制御信号に基づいて、４種類の入力信号列から１種類だけ選んで出力信号列として出力する。
【００５１】
なお、上記構成において、デルタシグマ変調のクロック周波数は、キャリア周波数ｆｃを分周したクロック（クロック周波数ｆｃ／Ｎ（Ｎは正の整数））に変更されたとしても、他のブロックに影響を与えず、このような構成も本実施形態に含まれる。
【００５２】
また、本実施形態において、位相振り分け部２０６は０°から９０°、９０°から１８０°、１８０°から２７０°、２７０°から３６０°の領域の４分割としていたが、分割数は４に限定されず、任意の複数分割が可能である。また、分割数の変更に伴い遅延切替部２０５の構成も、ディレイの段数と遅延量の変更によって、任意に拡張可能である。以下に、任意の分割構成を示す。
【００５３】
分割数をＮ分割とした場合、位相振り分け部２０６においてＮ個の領域分割を３６０×ｋ/Ｎ°から３６０×（ｋ＋１）/Ｎ°（ｋは０からＮ−１までの整数）と設定する。また、位相振り分け部２０６に入力される位相値の含まれる領域区分が、３６０×ｍ/Ｎ°（ｍは０以上の整数）から３６０×（ｍ＋１）/Ｎ°であった場合、制御信号の値として「ｍ」を出力する。
【００５４】
遅延切替部２０５において、構成要素であるディレイは、段数をＮ−１段、遅延量はそれぞれ１／(Ｎｆｃ)と設定されて、直列に配置される。これにより、ディレイの段数を指定することで、遅延量ｋ／（Ｎｆｃ）（ｋは０からＮ−１までの整数）のＮ種類の信号列が生成される。これらの信号列は、出力切替部２０５ｄに入力される。出力切替部２０５ｄは、ディレイの段数として０からＮ−１をそれぞれ入力信号に割り当て、制御信号の値「ｍ」と一致するディレイの段数の信号列を出力する。
【００５５】
なお、位相振り分け部２０６の領域分割は、上記領域分割の範囲に限定されず、例えばオフセットを含んだ領域分割（Ｍ＋３６０×ｋ/Ｎ°からＭ＋３６０×（ｋ＋１）/Ｎ°、Ｍはオフセット値）とすることも可能であり、このような構成も本実施形態に含まれる。
【００５６】
また、領域分割の間隔に関しても、等間隔の分割には限定されない。位相振り分け部２０６を不等間隔の領域分割とした場合、遅延切替部２０５のディレイの遅延量をこれに対応させた不等間隔とすることで、ゼロカレントスイッチ特性を保ったデルタシグマ変調器の構成が可能であり、このような構成も本実施形態に含まれる。
【００５７】
なお、図５中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００５８】
以上のように本実施形態によれば、位相振り分け部２０６からの制御信号に基いて遅延切替部２０５がパルス振幅信号を遅延することで、パルス振幅信号とパルス位相信号とを同期させ、細パルスの生成を回避できる。これにより、増幅器におけるゼロカレントスイッチング特性が保たれる。よって、本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
（第５の実施形態）
本発明の第５の実施形態の送信装置の構成は、図３のデルタシグマ変調器１００を、図６のデルタシグマ変調器３００で置き換えた構成である。デルタシグマ変調器３００は、デルタシグマ変調器１００において、遅延切替部１０５がパルス振幅信号に付加する遅延量を動的に変化させることにより生じるパルス振幅信号の誤差を補正する機能を有する。
【００５９】
図６は、本実施形態のデルタシグマ変調器の構成を示すブロック図である。図６のデルタシグマ変調器３００は、デジタルベースバンド３０１、振幅位相変換部３０２、パルス位相信号生成部３０３、デルタシグマ変調部３０４、遅延切替部３０５、位相振り分け部３０６、混合部３０７、デューティ差検知部３０８を有する。なお、デジタルベースバンド３０１と振幅位相変換部３０２とは、各々、図３のデジタルベースバンド１０１と振幅位相変換部１０２と同じである。また、パルス位相信号生成部３０３と遅延切替部３０５と位相振り分け部３０６と混合部３０７とは、各々、図３のパルス位相信号生成部１０３と遅延切替部１０５と位相振り分け部１０６と混合部１０７と同じである。よって、これらの図３の構成要素と同じである構成要素の動作説明は省略する。
【００６０】
デルタシグマ変調器３００は、遅延切替部３０５がパルス振幅信号に付加する遅延量を動的に変化させることにより生じる、パルス振幅信号の誤差を補正するためのデューティ差検知部３０８を有する。
【００６１】
振幅信号の値をｒ（ｔ）、位相信号の値をθ（ｔ）、デルタシグマ変調部３０４の出力パルスをｒｐ（ｔ）、遅延切替部３０５における遅延量をτ（θ）とした時、遅延切替部３０５で生じる誤差ｅ（ｔ）は、
ｅ（ｔ）＝ｒｐ（ｔ）−ｒｐ（ｔ+τ（θ））
で与えられる。この時、誤差の周波数成分の内、ベースバンド帯だけ抽出した誤差ｅｂ（ｔ）は、
ｅｂ（ｔ）＝ｒ（ｔ）−ｒ（ｔ＋τ（θ））
となる。
【００６２】
上記ベースバンド帯の誤差が、遅延切替部３０５で生じる誤差の主要因である。これらを補正する方法として、遅延後の信号のベースバンド帯の成分が、遅延前の信号のベースバンド帯の成分と比べて、どの程度ずれているかをモニタしてフィードバックする方法が挙げられる。また、パルス信号に含まれるベースバンド帯の成分は、パルスのデューティ比から算出できることから、遅延切替部３０５の入力パルスと出力パルスのデューティ比とその差を検知することによって、ベースバンド帯の誤差ｅｂ（ｔ）を算出することが可能である。
【００６３】
デューティ差検知部３０８は、デルタシグマ変調部３０４の出力信号列と遅延切替部３０５の出力信号列を入力として、一定時間間隔における両者のＨｉｇｈの値を取る時間の差を算出する。さらに、予め決められた値（αとする）でスケーリングして出力し、デルタシグマ変調部３０４に入力する。
【００６４】
例えば、デューティ差を測定する時間間隔をＴとして、その間にＨｉｇｈ値を取る時間の差（デルタシグマ変調部３０４出力の時間−遅延切替部３０５出力の時間）をＴｄとする。この時、デューティ差検知部３０８の出力値は、スケーリング値αと測定時間Ｔの逆数を掛けて、αＴｄ/Ｔとなる。なお、スケーリング値αは、事前に装置全体のシミュレーションを行うことで、歪特性が最も良くなる値に選んでおく。
【００６５】
図７は、デューティ差検知部３０８で算出した値を、デルタシグマ変調部３０４にどのようにフィードバックするかを説明する図である。このデルタシグマ変調部３０４の次数は１次であり、デューティ差検知部３０８の出力値は、振幅信号ｒと並列に一定時間間隔でデルタシグマ変調の演算部に入力されることによって、パルス振幅信号列の生成にフィードバックされる。これにより、遅延切替部３０５で生じるベースバンド帯の誤差を、デルタシグマ変調部３０４で補正することができる。
【００６６】
なお、デルタシグマ変調部３０４の次数は１次に限定されず、２次以上のデルタシグマ変調においても、同様にフィードバックによる歪補正が可能である。
【００６７】
なお、図６および図７中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００６８】
本実施形態によれば、位相振り分け部３０６からの制御信号に基いて遅延切替部３０５がパルス振幅信号を遅延することで、パルス振幅信号とパルス位相信号とを同期させ、細パルスの生成を回避できる。これにより、増幅器におけるゼロカレントスイッチング特性が保たれる。よって、本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
（第６の実施形態）
本発明の第６の実施形態の送信装置の構成は、図３のデルタシグマ変調器１００を、図８のデルタシグマ変調器４００で置き換えた構成である。デルタシグマ変調器４００は、デルタシグマ変調器１００において、遅延切替部１０５がパルス振幅信号に付加する遅延量を動的に変化させることにより生じるパルス振幅信号の誤差を補正する機能を有する。デルタシグマ変調器４００は、図６のデルタシグマ変調器３００とは別の方法によってこの機能を実現する。
【００６９】
図８は、本実施形態のデルタシグマ変調器の構成を示すブロック図である。図８のデルタシグマ変調器４００は、デジタルベースバンド４０１、振幅位相変換部４０２、パルス位相信号生成部４０３、デルタシグマ変調部４０４、遅延切替部４０５、位相振り分け部４０６、混合部４０７、遅延量調整部４０８、ディレイ４０９を有する。なお、デジタルベースバンド４０１と振幅位相変換部４０２とは、各々、図３のデジタルベースバンド１０１と振幅位相変換部１０２と同じである。また、パルス位相信号生成部４０３、デルタシグマ変調部４０４、遅延切替部４０５、位相振り分け部４０６、混合部４０７は各々、パルス位相信号生成部１０３、デルタシグマ変調部１０４、遅延切替部１０５、位相振り分け部１０６、混合部１０７と同じである。よって、これらの図３の構成要素と同じである構成要素の動作説明は省略する。
【００７０】
デルタシグマ変調器４００は、遅延切替部４０５がパルス振幅信号に付加する遅延量を動的に変化させることにより生じる、パルス振幅信号の誤差を補正するための遅延量調整部４０８とディレイ４０９とを有する。
【００７１】
振幅信号の値をｒ（ｔ）、位相信号の値をθ（ｔ）、デルタシグマ変調部４０４の出力パルスをｒｐ（ｔ）、遅延切替部４０５における遅延量をτ（θ）とする。この時、τ（θ）＋τ’（θ）がθの値に依らず一定になるような、位相信号の値に依存したτ’（θ）を作成する遅延量調整部４０８を、デルタシグマ変調部４０４の入力直前に配置する。
【００７２】
これにより、デルタシグマ変調部４０４の出力パルスｒｐ（ｔ）に含まれるベースバンド帯の成分がｒ（ｔ＋τ’（θ））、遅延切替部４０５を通過した後のベースバンド帯の成分がｒ（ｔ＋τ’（θ）＋τ（θ））となる。パルス振幅信号列に含まれるベースバンド帯の成分は、振幅信号ｒ（ｔ）に群遅延τ’（θ）＋τ（θ）を作用させた値となるので、位相信号との同期を取ることによって、出力パルス信号において歪は生じない。
【００７３】
遅延量調整部４０８は、遅延切替部４０５と同様、入力される信号を制御信号に基づいて遅延量を切り替えて出力する。この際に入力される信号は振幅信号ｒであり、遅延量調整部４０８で遅延を付加した上で、デルタシグマ変調部４０４に出力される。さらに遅延量調整部４０８で付加される遅延量は、遅延切替部４０５での遅延量との合計値が一定になるように設定される。
【００７４】
ディレイ４０９は、位相振り分け部４０６の制御信号を遅延させて、遅延切替部４０５に出力する。遅延量は、デルタシグマ変調部４０４で生じる遅延量と同じ値に設定される。
【００７５】
以上により、遅延切替部４０５で付加される信号の位相変化に同期した遅延量の変化が、遅延量調整部４０８の遅延量の変化によって打ち消され、パルス振幅信号で生じる遅延量変化起因の誤差がなくなり、信号歪が抑制される。
【００７６】
図９は、遅延切替部４０５が図５の構成（遅延切替部２０５）と同様にディレイ４０５ａ、ディレイ４０５ｂ、ディレイ４０５ｃと出力切替部４０５ｄを備える場合の、遅延量調整部４０８の構成例を示す。
【００７７】
遅延量調整部４０８は、遅延切替部４０５と同様に、ディレイ４０８ａ、ディレイ４０８ｂ、ディレイ４０８ｃと出力切替部４０８ｄを備える。各ディレイの遅延量も同様に１/（４ｆｃ）と設定されたうえで、遅延量０、１/（４ｆｃ）、１/（２ｆｃ）、３/（４ｆｃ）の４種類の振幅信号ｒが出力切替部４０８ｄに入力される。その上で、出力切替部４０８ｄは、それぞれ対応するノードに３、２、１、０と、遅延切替部４０５の出力切替部４０５ｄと逆の制御信号を割り当てる。
【００７８】
この時、例えば、位相振り分け部４０６において制御信号０が出力された場合、振幅信号が遅延量調整部４０８において３/（４ｆｃ）だけ遅延し、デルタシグマ変調した後、遅延切替部４０５において、１/（４ｆｃ）遅延する。これにより、遅延調整部４０８と遅延切替部４０５の遅延合計量が１/ｆｃとなる。他の制御信号の場合も遅延合計量は１/ｆｃと一定になることから、振幅信号からみたパルス振幅信号の遅延量は、１/ｆｃ＋デルタシグマ変調で生じる遅延量であり、位相変化に依らず一定であることから、信号歪を生じない。
【００７９】
なお、第３の実施形態同様、遅延切替部４０５と位相振り分け部４０６と遅延調整部４０８は、位相の４分割に限定されず、さまざまな分割に拡張可能である。
【００８０】
なお、図８および図９中の矢印の向きは一例を示すものであり、ブロック間の信号の向きを限定するものではない。
【００８１】
本実施形態によれば、位相振り分け部４０６からの制御信号に基いて遅延切替部４０５がパルス振幅信号を遅延することで、パルス振幅信号とパルス位相信号とを同期させ、細パルスの生成を回避できる。これにより、増幅器におけるゼロカレントスイッチング特性が保たれる。よって、本実施形態によれば、増幅器におけるゼロカレントスイッチング特性を保つデルタシグマ変調を一定クロックで実現できることで、電力効率が高くかつ設計コストが低い送信装置が提供される。
【００８２】
本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００８３】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００８４】
付記
（付記１）
位相信号からパルス位相信号を生成するパルス位相信号生成部と、
振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部と、
前記位相信号に基づいて制御信号を出力する位相振り分け部と、
前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部と、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部と、を有するデルタシグマ変調器。
（付記２）
前記遅延切替部は、前記パルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、前記パルス位相信号がＬｏｗのときとなるように前記パルス振幅信号を遅延する、付記１記載のデルタシグマ変調器。
（付記３）
前記位相振り分け部は、前記位相信号を予め設定された領域分割に基づいて振り分け、前記振り分けに基づいて前記制御信号を出力する、付記１または２記載のデルタシグマ変調器。
（付記４）
前記位相振り分け部は、前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを判定し、判定結果に応じた前記制御信号を出力する、付記１から３の内の１項記載のデルタシグマ変調器。
（付記５）
前記遅延切替部は、前記制御信号に応じて、前記パルス振幅信号に、遅延量ｋ/（Ｎｆｃ）（ｆｃはキャリア周波数）（ｋは０からＮ−１までの整数）の遅延をする、付記１から４の内の１項記載のデルタシグマ変調器。
（付記６）
前記遅延をした前記パルス振幅信号の遅延量が、前記制御信号に依らずに一定となる遅延を、前記制御信号に応じて前記振幅信号に施す、遅延量調整部を有する、付記１から５の内の１項記載のデルタシグマ変調器。
（付記７）
前記遅延量調整部を、前記振幅位相変換部と前記デルタシグマ変調部の間に設けている、付記６記載のデルタシグマ変調器。
（付記８）
前記デルタシグマ変調部の出力と前記遅延切替部の出力とのデューティ比の差を検知し、前記デューティ比の差をスケーリングして前記デルタシグマ変調部の演算に加算するデューティ差検出部を有する、付記１から５の内の１項記載のデルタシグマ変調器。
（付記９）
前記パルス位相信号生成部はミキサとコンパレータを有し、前記位相信号は、前記ミキサでキャリア周波数ｆｃにアップコンバートされた後、前記コンパレータでＬｏｗとＨｉｇｈの２値信号に変換されて、前記パルス位相信号として出力される、付記１から８の内の１項記載のデルタシグマ変調器。
（付記１０）
前記デルタシグマ変調部の前記一定クロックの周波数はキャリア周波数ｆｃもしくはその分周値である、付記１から９の内の１項記載のデルタシグマ変調器。
（付記１１）
位相信号からパルス位相信号を生成し、
振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、
前記位相信号に基づいて前記パルス振幅信号を遅延し、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する、デルタシグマ変調方法。
（付記１２）
前記位相信号に基づいて制御信号を出力し、前記制御信号に基づいて前記パルス振幅信号を遅延する、付記１１記載のデルタシグマ変調方法。
（付記１３）
前記パルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、前記パルス位相信号がＬｏｗのときとなるように前記パルス振幅信号を遅延する、付記１１または１２記載のデルタシグマ変調方法。
（付記１４）
前記位相信号を予め設定された領域分割に基づいて振り分け、前記振り分けに基づいて前記制御信号を出力する、付記１２または１３記載のデルタシグマ変調方法。
（付記１５）
前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを判定し、判定結果に応じた前記制御信号を出力する、付記１２から１４の内の１項記載のデルタシグマ変調方法。
（付記１６）
前記制御信号に応じて、前記パルス振幅信号に、遅延量ｋ/（Ｎｆｃ）（ｆｃはキャリア周波数）（ｋは０からＮ−１までの整数）の遅延をする、付記１２から１５の内の１項記載のデルタシグマ変調方法。
（付記１７）
前記遅延をした前記パルス振幅信号の遅延量が、前記制御信号に依らずに一定となる遅延を、前記制御信号に応じて前記振幅信号に施す、付記１２から１６の内の１項記載のデルタシグマ変調方法。
（付記１８）
前記パルス振幅信号と、前記制御信号に基づいて遅延させた前記パルス振幅信号との、デューティ比の差を検知し、前記デューティ比の差をスケーリングして前記デルタシグマ変調の演算に加算する、付記１２から１６の内の１項記載のデルタシグマ変調方法。
（付記１９）
前記位相信号を、キャリア周波数ｆｃにアップコンバートした後に、ＬｏｗとＨｉｇｈの２値信号に変換して、前記パルス位相信号として出力する、付記１１から１８の内の１項記載のデルタシグマ変調方法。
（付記２０）
前記デルタシグマ変調の前記一定クロックの周波数はキャリア周波数ｆｃもしくはその分周値である、付記１１から１９の内の１項記載のデルタシグマ変調方法。
（付記２１）
信号生成器とデルタシグマ変調器と増幅器とバンドパスフィルタと、を有し、
前記信号生成器は、入力信号であるベースバンド信号を生成し、
前記デルタシグマ変調器は、
前記ベースバンド信号からＩＱ信号を生成するデジタルベースバンド部と、
前記ＩＱ信号を振幅信号と位相信号とに変換する振幅位相変換部と、
前記位相信号からパルス位相信号を生成するパルス位相信号生成部と、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成するデルタシグマ変調部と、
前記位相信号に基づいて制御信号を出力する位相振り分け部と、
前記制御信号に基づいて前記パルス振幅信号を遅延する遅延切替部と、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力する混合部と、を有し、
前記増幅器は、前記パルス列を増幅し、
前記バンドパスフィルタは、前記増幅された前記パルス列を通すことによって増幅された前記入力信号を復元した出力信号を生成する、送信装置。
（付記２２）
前記増幅器はＤ級増幅器である、付記２１記載の送信装置。
（付記２３）
前記遅延切替部は、前記パルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、前記パルス位相信号がＬｏｗのときとなるように前記パルス振幅信号を遅延する、付記２１または２２記載の送信装置。
（付記２４）
前記位相振り分け部は、前記位相信号を予め設定された領域分割に基づいて振り分け、前記振り分けに基づいて前記制御信号を出力する、付記２１から２３の内の１項記載の送信装置。
（付記２５）
前記位相振り分け部は、前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを判定し、判定結果に応じた前記制御信号を出力する、付記２１から２４の内の１項記載の送信装置。
（付記２６）
前記遅延切替部は、前記制御信号に応じて、前記パルス振幅信号に、遅延量ｋ/（Ｎｆｃ）（ｆｃはキャリア周波数）（ｋは０からＮ−１までの整数）の遅延をする、付記２１から２５の内の１項記載の送信装置。
（付記２７）
前記遅延をした前記パルス振幅信号の遅延量が、前記制御信号に依らずに一定となる遅延を、前記制御信号に応じて前記振幅信号に施す、遅延量調整部を有する、付記２１から２６の内の１項記載の送信装置。
（付記２８）
前記遅延量調整部を、前記振幅位相変換部と前記デルタシグマ変調部の間に設けている、付記２７記載の送信装置。
（付記２９）
前記デルタシグマ変調部の出力と前記遅延切替部の出力とのデューティ比の差を検知し、前記デューティ比の差をスケーリングして前記デルタシグマ変調部の演算に加算するデューティ差検出部を有する、付記２１から２６の内の１項記載の送信装置。
（付記３０）
前記パルス位相信号生成部はミキサとコンパレータを有し、前記位相信号は、前記ミキサでキャリア周波数ｆｃにアップコンバートされた後、前記コンパレータでＬｏｗとＨｉｇｈの２値信号に変換されて、前記パルス位相信号として出力される、付記２１から２９の内の１項記載の送信装置。
（付記３１）
前記デルタシグマ変調部の前記一定クロックの周波数はキャリア周波数ｆｃもしくはその分周値である、付記２１から３０の内の１項記載の送信装置。
（付記３２）
入力信号であるベースバンド信号からＩＱ信号を生成し、
前記ＩＱ信号を振幅信号と位相信号とに変換し、
前記位相信号からパルス位相信号を生成し、
前記振幅信号を一定クロックでデルタシグマ変調したパルス振幅信号を生成し、
前記位相信号に基づいて前記パルス振幅信号を遅延し、
前記遅延された前記パルス振幅信号と前記パルス位相信号とを掛け合わせたパルス列を出力し、
前記パルス列を増幅し、
前記増幅された前記パルス列をバンドパスフィルタに通すことによって増幅された前記入力信号を復元した出力信号を生成して送信する、送信方法。
（付記３３）
前記位相信号に基づいて制御信号を出力し、前記制御信号に基づいて前記パルス振幅信号を遅延する、付記３２記載の送信方法。
（付記３４）
前記パルス列をＤ級増幅器で増幅する、付記３２または３３記載の送信方法。
（付記３５）
前記パルス振幅信号がＬｏｗからＨｉｇｈに変わるタイミングが、前記パルス位相信号がＬｏｗのときとなるように前記パルス振幅信号を遅延する、付記３２から３４の内の１項記載の送信方法。
（付記３６）
前記位相信号を予め設定された領域分割に基づいて振り分け、前記振り分けに基づいて前記制御信号を出力する、付記３３から３５の内の１項記載の送信方法。
（付記３７）
前記位相信号の値がＮ分割（Ｎは正の整数）された領域ｋ×３６０/Ｎ°から（ｋ＋１）×３６０/Ｎ°（ｋは０からＮ−１までの整数）の何れの領域に含まれるかを判定し、判定結果に応じた前記制御信号を出力する、付記３３から３６の内の１項記載の送信方法。
（付記３８）
前記制御信号に応じて、前記パルス振幅信号に、遅延量ｋ/（Ｎｆｃ）（ｆｃはキャリア周波数）（ｋは０からＮ−１までの整数）の遅延をする、付記３３から３７の内の１項記載の送信方法。
（付記３９）
前記遅延をした前記パルス振幅信号の遅延量が、前記制御信号に依らずに一定となる遅延を、前記制御信号に応じて前記振幅信号に施す、付記３３から３８の内の１項記載の送信方法。
（付記４０）
前記パルス振幅信号と、前記制御信号に基づいて遅延させた前記パルス振幅信号との、デューティ比の差を検知し、前記デューティ比の差をスケーリングして前記デルタシグマ変調の演算に加算する、付記３３から３８の内の１項記載の送信方法。
（付記４１）
前記位相信号を、キャリア周波数ｆｃにアップコンバートした後に、ＬｏｗとＨｉｇｈの２値信号に変換して、前記パルス位相信号として出力する、付記３２から４０の内の１項記載の送信方法。
（付記４２）
前記デルタシグマ変調の前記一定クロックの周波数はキャリア周波数ｆｃもしくはその分周値である、付記３２から４１の内の１項記載の送信方法。
【００８５】
この出願は、２０１４年１２月５日に出願された日本出願特願２０１４−２４７１６４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００８６】
本発明は、デジタル送信機、特に、デジタル信号をデルタシグマ変調して送信する送信機への利用が可能である。
【符号の説明】
【００８７】
１、３、１００、２００、３００、４００    デルタシグマ変調器
２、１０    送信装置
４    増幅器
５、１１０    バンドパスフィルタ
６    信号生成器
１１、３３、１０３、２０３、３０３、４０３    パルス位相信号生成部
１２、３４、１０４、２０４、３０４、４０４    デルタシグマ変調部
１４、３５、１０５、２０５、３０５、４０５    遅延切替部
１３、３６、１０６、２０６、３０６、４０６    位相振り分け部
１５、３７、１０７、２０７、３０７、４０７    混合部
３１    デジタルベースバンド部
３２、１０２、２０２、３０２、４０２    振幅位相変換部
１０３ａ    アップコンバータ
１０３ｂ    コンパレータ
１０８    ドライバアンプ
１０９    Ｄ級増幅器
１０９ａ、１０９ｂ    スイッチ素子
１０９ｃ    電源
１１１    負荷
２０５ａ、２０５ｂ、２０５ｃ、４０５ａ、４０５ｂ、４０５ｃ、４０８ａ、４０８ｂ、４０８ｃ    ディレイ
２０５ｄ、４０５ｄ、４０８ｄ    出力切替部
３０８    デューティ差検知部
４０８    遅延量調整部
４０９    ディレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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