(57)【特許請求の範囲】
【請求項１】
複数の半導体モジュールにより電力変換回路が構成されたマルチレベル電力変換装置であって、
正極回路に設けられた第１のコンデンサと、
前記第１のコンデンサと直列に接続され、負極回路に設けられた第２のコンデンサと、
前記正極回路から交流回路に電流が流れる第１のスイッチング素子及び前記第１のスイッチング素子と逆並列に接続された第１のダイオードにより構成された第１の電気回路と、
前記第１のコンデンサ及び前記第２のコンデンサにより構成されたコンデンサ回路と前記交流回路とを接続する電気経路を形成し、第２のスイッチング素子及び前記第２のスイッチング素子と直列に接続された第２のダイオードにより構成された第２の電気回路と、
前記コンデンサ回路と前記交流回路とを接続し、前記第２の電気回路と逆方向に電流が流れる電気経路を形成し、第３のスイッチング素子及び前記第３のスイッチング素子と直列に接続された第３のダイオードにより構成された第３の電気回路と、
前記交流回路から前記負極回路に電流が流れる第４のスイッチング素子及び前記第４のスイッチング素子と逆並列に接続された第４のダイオードにより構成された第４の電気回路と、
前記交流回路を構成するラミネート化された交流ブスと、
前記交流ブスと積層され、前記コンデンサ回路を構成するラミネート化されたコンデンサブスと、
前記交流ブス及び前記コンデンサブスと積層され、前記正極回路を構成するラミネート化された正極ブスと、
前記交流ブス及び前記コンデンサブスと積層され、前記負極回路を構成するラミネート化された負極ブスとを備え、
複数の半導体モジュールは、前記第１の電気回路及び前記第４の電気回路が、それぞれ前記第２の電気回路又は前記第３の電気回路のいずれ一方と転流ループのインダクタンスが小さくなるように隣接して、配置されたこと
を特徴とするマルチレベル電力変換装置。
【請求項２】
前記正極ブスは、前記負極ブスと重ならずに、前記交流ブス及び前記コンデンサブスと積層されたこと
を特徴とする請求項１に記載のマルチレベル電力変換装置。
【請求項３】
前記複数の半導体モジュールは、
前記第１の電気回路が構成された第１の半導体モジュールと、
前記第２の電気回路が構成された第２の半導体モジュールと、
前記第３の電気回路が構成された第３の半導体モジュールと、
前記第４の電気回路が構成された第４の半導体モジュールとを含み、
前記第１の半導体モジュール及び前記第４の半導体モジュールは、それぞれ前記第２の半導体モジュール又は前記第３の半導体モジュールのいずれか一方と隣接するように配置されたこと
を特徴とする請求項１に記載のマルチレベル電力変換装置。
【請求項４】
前記電力変換回路は、直流電力を交流電力に変換するインバータ動作をし、
前記第２の電気回路は、前記コンデンサ回路から前記交流回路に電流が流れるように構成され、
前記第１の半導体モジュールは、前記第２の半導体モジュールと隣接するように配置され、
前記第４の半導体モジュールは、前記第３の半導体モジュールと隣接するように配置されたこと
を特徴とする請求項３に記載のマルチレベル電力変換装置。
【請求項５】
前記電力変換回路は、交流電力を直流電力に変換するコンバータ動作をし、
前記第２の電気回路は、前記コンデンサ回路から前記交流回路に電流が流れるように構成され、
前記第１の半導体モジュールは、前記第３の半導体モジュールと隣接するように配置され、
前記第４の半導体モジュールは、前記第２の半導体モジュールと隣接するように配置されたこと
を特徴とする請求項３に記載のマルチレベル電力変換装置。
【請求項６】
前記複数の半導体モジュールは、
前記第１の電気回路及び前記第２の電気回路が構成された第１の半導体モジュールと、
前記第３の電気回路及び前記第４の電気回路が構成された第２の半導体モジュールとを含むこと
を特徴とする請求項１に記載のマルチレベル電力変換装置。
【請求項７】
前記電力変換回路は、直流電力を交流電力に変換するインバータ動作をし、
前記第２の電気回路は、前記コンデンサ回路から前記交流回路に電流が流れるように構成されたこと
を特徴とする請求項６に記載のマルチレベル電力変換装置。
【請求項８】
前記電力変換回路は、交流電力を直流電力に変換するコンバータ動作をし、
前記第２の電気回路は、前記交流回路から前記コンデンサ回路に電流が流れるように構成されたこと
を特徴とする請求項６に記載のマルチレベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル電力変換装置に関する。
【背景技術】
【０００２】
一般に、スイッチング素子などの半導体モジュールにより、マルチレベル電力変換装置を構成することが知られている。【０００３】
例えば、電力変換回路の回路インダクタンスを抑え、また保守性を向上させるとともに、製造コストを低減するように構成した３レベル電力変換装置が開示されている（特許文献１参照）。【０００４】
しかしながら、半導体モジュールを用いて、マルチレベル電力変換装置を構成する場合、電力変換回路の配線部分の長さは、物理上の制限により、自由度が少ない。このため、スイッチング素子のオフ時に発生する転流ループのインダクタンスが大きくなると、サージ電圧が大きくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−３６５０９号
【発明の概要】
【０００６】
本発明の目的は、半導体モジュールにより構成され、スイッチング素子のオフ時のサージ電圧が抑制されるマルチレベル電力変換装置を提供することにある。
【０００７】
本発明の観点に従ったマルチレベル電力変換装置は、複数の半導体モジュールにより電力変換回路が構成されたマルチレベル電力変換装置であって、正極回路に設けられた第１のコンデンサと、前記第１のコンデンサと直列に接続され、負極回路に設けられた第２のコンデンサと、前記正極回路から交流回路に電流が流れる第１のスイッチング素子及び前記第１のスイッチング素子と逆並列に接続された第１のダイオードにより構成された第１の電気回路と、前記第１のコンデンサ及び前記第２のコンデンサにより構成されたコンデンサ回路と前記交流回路とを接続する電気経路を形成し、第２のスイッチング素子及び前記第２のスイッチング素子と直列に接続された第２のダイオードにより構成された第２の電気回路と、前記コンデンサ回路と前記交流回路とを接続し、前記第２の電気回路と逆方向に電流が流れる電気経路を形成し、第３のスイッチング素子及び前記第３のスイッチング素子と直列に接続された第３のダイオードにより構成された第３の電気回路と、前記交流回路から前記負極回路に電流が流れる第４のスイッチング素子及び前記第４のスイッチング素子と逆並列に接続された第４のダイオードにより構成された第４の電気回路と、前記交流回路を構成するラミネート化された交流ブスと、前記交流ブスと積層され、前記コンデンサ回路を構成するラミネート化されたコンデンサブスと、前記交流ブス及び前記コンデンサブスと積層され、前記正極回路を構成するラミネート化された正極ブスと、前記交流ブス及び前記コンデンサブスと積層され、前記負極回路を構成するラミネート化された負極ブスとを備え、複数の半導体モジュールは、前記第１の電気回路及び前記第４の電気回路が、それぞれ前記第２の電気回路又は前記第３の電気回路のいずれ一方と転流ループのインダクタンスが小さくなるように隣接して、配置される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１の実施形態に係る３レベル電力変換装置の構成を示す構成図である。
【図２】図２は、第１の実施形態に係る３レベル電力変換装置の電力変換回路の構成を示す回路図である。
【図３】図３は、第１の実施形態の変形例に係る第２の半導体モジュール及び第３の半導体モジュールの電気回路の構成を示す回路図である。
【図４】図４は、第１の実施形態に係る各半導体モジュールがそれぞれラミネートブスに接続された状態を示す側面図である。
【図５】図５は、本発明の第２の実施形態に係る３レベル電力変換装置の構成を示す構成図である。
【図６】図６は、第２の実施形態に係る３レベル電力変換装置の電力変換回路の構成を示す回路図である。
【図７】図７は、本発明の第３の実施形態に係る３レベル電力変換装置の構成を示す構成図である。
【図８】図８は、第３の実施形態に係る３レベル電力変換装置の電力変換回路の構成を示す回路図である。
【図９】図９は、第３の実施形態の変形例に係る第７の半導体モジュール及び第８の半導体モジュールの電気回路の構成を示す回路図である。
【図１０】図１０は、第４の実施形態に係る３レベル電力変換装置の構成を示す構成図である。
【図１１】図１１は、第４の実施形態に係る３レベル電力変換装置の電力変換回路の構成を示す回路図である。
【図１２】図１２は、第４の実施形態の変形例に係る第９の半導体モジュール及び第１０の半導体モジュールの電気回路の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る３レベル電力変換装置２０の構成を示す構成図である。図２は、本実施形態に係る３レベル電力変換装置２０の電力変換回路の構成を示す回路図である。なお、図面における同一部分には同一符号を付してその詳しい説明を省略し、異なる部分について主に述べる。
【００１０】
３レベル電力変換装置２０は、中性点スイッチ方式の３レベル（マルチ）レベルインバータである。ここでは、電力変換回路の三相のうち一相分の構成について説明するが、全ての相は同様に構成されているものとする。また、主に直流電力を交流電力に逆変換するものとして説明するが、交流電力を直流電力に順変換してもよい。さらに、電力変換回路は、三相でもよいし、単相でもよい。また、３レベル電力変換装置２０は、本実施形態と同様の構成であれば、３より多いレベルの電力変換装置でもよい。
【００１１】
３レベル電力変換装置２０は、４つの半導体モジュール１，２，３，４、２つのコンデンサ５，６、及び４つのラミネートブスＬ１，Ｌ２，Ｌ３，Ｌ４を備える。
【００１２】
ラミネートブスＬ１〜Ｌ４は、ラミネート化（薄板形状化）された導体である。交流ブスＬ１は、電力変換回路の交流回路を構成し、交流端子を備える。コンデンサブスＬ２は、２つのコンデンサ５，６と接続され、電力変換回路のコンデンサ回路を構成する。正極ブスＬ３は、電力変換回路の正極回路を構成し、正極端子を備える。負極ブスＬ４は、電力変換回路の負極回路を構成し、負極端子を備える。
【００１３】
ラミネートブスＬ１〜Ｌ４は、直方形の平板形状である。交流ブスＬ１とコンデンサブスＬ２は、ほぼ同形状である。正極ブスＬ３及び負極ブスＬ４は、交流ブスＬ１又はコンデンサブスＬ２をほぼ半分にした形状である。半導体モジュール１〜４及びコンデンサ５，６が実装される側を上側とすると、交流ブスＬ１、コンデンサブスＬ２、正極ブスＬ３又は負極ブスＬ４の順に、上から順番に積層される。正極ブスＬ３と負極ブスＬ４は、重ならずに横に並んで隣接するように配置される。したがって、積層されたラミネートブスＬ１〜Ｌ４を側面から見ると、正極ブスＬ３と負極ブスＬ４は１つの層に収まる。このため、ラミネートブスＬ１〜Ｌ４は、全部で３層になる。各ラミネートブスＬ１〜Ｌ４の間は、絶縁されている。なお、積層されるラミネートブスＬ１〜Ｌ４の順番は、どのように入れ替えてもよい。
【００１４】
第１の半導体モジュール１は、スイッチング素子１１及びダイオード１２を備える。ダイオード１２は、スイッチング素子１１と逆並列に接続される。具体的には、スイッチング素子１１のコレクタ（入力側）とダイオード１２のカソードが接続され、スイッチング素子１１のエミッタ（出力側）とダイオード１２のアノードが接続される。ダイオード１２のカソードは、正極ブスＬ３に接続される。ダイオード１２のアノードは、交流ブスＬ１に接続される。ここでは、特に言及しない限り、スイッチング素子１１は、ＩＧＢＴ(insulated gate bipolar transistor)を想定して説明するが、ＭＯＳＦＥＴ(metal oxide semiconductor field-effect transistor)等の他の種類のスイッチング素子でもよい。また、他のスイッチング素子も、スイッチング素子１１と同様に、ＩＧＢＴを想定して説明するが、他の種類のスイッチング素子でもよい。
【００１５】
第２の半導体モジュール２は、スイッチング素子２１及びダイオード２２を備える。スイッチング素子２１に逆並列に接続されるダイオードが、さらに設けられてもよい。スイッチング素子２１は、流れる電流の向きがダイオード２２と同方向の向きで、ダイオード２２から電流が入力されるように直列に接続される。具体的には、スイッチング素子２１のコレクタ（入力側）とダイオード２２のカソードが接続される。ダイオード２２のアノードは、コンデンサブスＬ２に接続される。スイッチング素子２１のエミッタ（出力側）は、交流ブスＬ１に接続される。これにより、第２の半導体モジュール２の電気回路には、コンデンサ回路から交流回路に流れる電流経路が形成される。スイッチング素子２１とダイオード２２を接続する配線に接続された端子Ｔｍは、第２の半導体モジュール２の外側に露出している。この端子Ｔｍは、第３の半導体モジュール３の端子Ｔｍと接続される。
【００１６】
第３の半導体モジュール３は、スイッチング素子３１及びダイオード３２を備える。スイッチング素子３１に逆並列に接続されるダイオードが、さらに設けられてもよい。スイッチング素子３１は、流れる電流の向きがダイオード３２と同方向の向きで、ダイオード３２から電流が入力されるように直列に接続される。具体的には、スイッチング素子３１のコレクタ（入力側）とダイオード３２のカソードが接続される。ダイオード３２のアノードは、交流ブスＬ１に接続される。これにより、第３の半導体モジュール３の電気回路には、交流回路からコンデンサ回路に流れる電流経路が形成される。即ち、第３の半導体モジュール３の電気回路は、第２の半導体モジュール２の電気回路と逆方向に電流が流れる。スイッチング素子３１のエミッタ（出力側）は、コンデンサブスＬ２に接続される。スイッチング素子３１とダイオード３２を接続する配線に接続された端子Ｔｍは、第３の半導体モジュール３の外側に露出している。この端子Ｔｍは、第２の半導体モジュール２の端子Ｔｍと接続される。
【００１７】
第４の半導体モジュール４は、スイッチング素子４１及びダイオード４２を備える。ダイオード４２は、スイッチング素子４１と逆並列に接続される。具体的には、スイッチング素子４１のコレクタ（入力側）とダイオード４２のカソードが接続され、スイッチング素子４１のエミッタ（出力側）とダイオード４２のアノードが接続される。ダイオード４２のカソードは、交流ブスＬ１に接続される。ダイオード４２のアノードは、負極ブスＬ４に接続される。
【００１８】
なお、第２の半導体モジュール２及び第３の半導体モジュール３は、それぞれ図３に示す本実施形態の変形例に係る第２の半導体モジュール２ａ及び第３の半導体モジュール３ａに置き換えてもよい。図３に示す第２の半導体モジュール２ａのスイッチング素子２１ａとダイオード２２ａの構成は、図２に示す第２の半導体モジュール２において、スイッチング素子２１とダイオード２２の位置を入れ替えたものである。図３に示す第３の半導体モジュール３ａのスイッチング素子３１ａとダイオード３２ａの構成は、図２に示す第３の半導体モジュール３において、スイッチング素子３１とダイオード３２の位置を入れ替えたものである。
【００１９】
コンデンサ５，６は、円筒形状である。コンデンサ５は、正極回路に設けられる正極側のコンデンサである。コンデンサ６は、負極回路に設けられる負極側のコンデンサである。コンデンサ５，６は、コンデンサブスＬ２により、直列に接続される。各コンデンサ５，６は、１つのコンデンサで構成されてもよいし、複数の単位コンデンサで構成されてもよい。
【００２０】
次に、４つの半導体モジュール１〜４及び２つのコンデンサ５，６の実装方法について説明する。
【００２１】
半導体モジュール１〜４及びコンデンサ５，６は、最上層にある交流ブスＬ１の表面に配置される。第１の半導体モジュール１、第２の半導体モジュール２、第３の半導体モジュール３、第４の半導体モジュール４の順に、横一列に配置される。コンデンサ５，６は、半導体モジュール１〜４とは別の列に横に並べて配置される。半導体モジュール１及びコンデンサ５は、正極ブスＬ３に接続される素子であるため、正極ブスＬ３の上に位置するように配置される。半導体モジュール４及びコンデンサ６は、負極ブスＬ４に接続される素子であるため、負極ブスＬ４の上に位置するように配置される。
【００２２】
図４は、各半導体モジュール１〜４がそれぞれラミネートブスＬ１〜Ｌ４に接続された状態を示す側面断面図である。
【００２３】
第１の半導体モジュール１は、交流ブスＬ１と正極ブスＬ３に配線される。交流ブスＬ１は、最上層にある。第１の半導体モジュール１の交流端子は、第１の半導体モジュール１の下にある交流ブスＬ１の表面で接続される。正極ブスＬ３は、最下層にある。第１の半導体モジュール１の正極端子は、交流ブスＬ１及びコンデンサブスＬ２を突き通して、正極ブスＬ３に達したところで接続される。このため、交流ブスＬ１及びコンデンサブスＬ２には、それぞれ第１の半導体モジュール１の正極端子を通すための穴が重なるように設けられる。これらの穴には、第１の半導体モジュール１の正極端子が接触しても短絡しないように、絶縁処理が施される。
【００２４】
同様に、他の半導体モジュール２〜４の端子を通すために必要な穴も、交流ブスＬ１又はコンデンサブスＬ２に設けられる。他の半導体モジュール２〜４も、第１の半導体モジュール１と同様に配線される。これにより、第２の半導体モジュール２及び第３の半導体モジュール３は、交流ブスＬ１とコンデンサブスＬ２に配線される。また、第４の半導体モジュール４は、交流ブスＬ１と負極ブスＬ４に配線される。さらに、第２の半導体モジュール２及び第３の半導体モジュール３は、互いに端子Ｔｍで接続される。
【００２５】
コンデンサ５，６についても、半導体モジュール１〜４と同様に、交流ブスＬ１及びコンデンサブスＬ２に端子を通すために必要な穴が設けられ、正極ブスＬ３又は負極ブスＬ４とコンデンサブスＬ２に配線される。
【００２６】
ゼロ又は正極の交流電圧の期間中に、正極の電流が流れる回路のインダクタンスが小さくなるように、半導体モジュール１〜４を配置する。これにより、各半導体モジュール１〜４のスイッチング素子１１，２１，３１，４１のターンオフ時の転流ループのインダクタンスが小さくなる。この転流ループを流れる電流は、第１の半導体モジュール１の交流側から出た電流が第２の半導体モジュール２から入る経路と、第３の半導体モジュール３の交流側から出た電流が第４の半導体モジュール４に入る経路を流れる。
【００２７】
したがって、第１の半導体モジュール１と第２の半導体モジュール２との間の経路のインダクタンスが小さくなるように、第１の半導体モジュール１は、第２の半導体モジュール２と隣接して配置される。また、第３の半導体モジュール３と第４の半導体モジュール４との間の経路のインダクタンスが小さくなるように、第３の半導体モジュール３は、第４の半導体モジュール４と隣接して配置される。なお、ここでは、第１の半導体モジュール１と第２の半導体モジュール２は、横に隣接するように配置したが、縦に隣接するように配置してもよい。第３の半導体モジュール１と第４の半導体モジュール２についても同様に、縦に隣接するように配置してもよい。
【００２８】
本実施形態によれば、順変換よりも主に逆変換を行う３レベル電力変換回路を４つの半導体モジュール１〜４で構成し、第１の半導体モジュール１と第２の半導体モジュール２を隣接して配置し、第３の半導体モジュール３と第４の半導体モジュール４を隣接して配置することで、スイッチング素子１１〜４１のターンオフ時の転流ループのインダクタンスを小さくすることができる。これにより、スイッチング素子１１〜４１のオフ時のサージ電圧を抑制することができる。なお、この３レベル電力変換回路は、順変換を行わずに、逆変換のみを行う回路でもよい。
【００２９】
正極ブスＬ３と負極ブスＬ４を重ねずに横に並べることで、正極ブスＬ３と負極ブスＬ４との間のインダクタンスを大きくすることができる。また、正極ブスＬ３に接続される素子１１，１２と負極ブスＬ４に接続される素子４１，４２とをそれぞれ別々の半導体モジュール１，４にし、半導体モジュール１，４をそれぞれが接続される極性のブスＬ３，Ｌ４の上に位置するように配置する。これにより、逆側の転流ループのインダクタンスが大きくなり、不要な転流動作を抑制することができる。
【００３０】
また、正極ブスＬ３と負極ブスＬ４を重ねずに横に並べることで、正極ブスＬ３と負極ブスＬ４を１層分に収めることができる。これにより、３レベル電力変換装置を小型化でき、製造コストを低減することができる。
【００３１】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る３レベル電力変換装置２０Ａの構成を示す構成図である。図６は、本実施形態に係る３レベル電力変換装置２０Ａの電力変換回路の構成を示す回路図である。
【００３２】
３レベル電力変換装置２０Ａは、第１の実施形態に係る３レベル電力変換装置２０において、第２の半導体モジュール２と第３の半導体モジュール３との位置を入れ替えたものである。即ち、第１の半導体モジュール１と第３の半導体モジュール３を隣接して配置し、第２の半導体モジュール２と第４の半導体モジュール４を隣接して配置したものである。３レベル電力変換装置２０Ａは、主に順変換を行う。その他の点は、第１の実施形態と同様である。
【００３３】
なお、第１の実施形態と同様に、第２の半導体モジュール２及び第３の半導体モジュール３は、それぞれ図３に示す第２の半導体モジュール２ａ及び第３の半導体モジュール３ａに置き換えてもよい。
【００３４】
本実施形態によれば、逆変換よりも主に順変換を行う３レベル電力変換回路を４つの半導体モジュール１〜４で構成し、第１の半導体モジュール１と第３の半導体モジュール３を隣接して配置し、第２の半導体モジュール２と第４の半導体モジュール４を隣接して配置することで、第１の実施形態と同様の作用効果を得ることができる。なお、この３レベル電力変換回路は、逆変換を行わずに、順変換のみを行う回路でもよい。
【００３５】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る３レベル電力変換装置２０Ｂの構成を示す構成図である。図８は、本実施形態に係る３レベル電力変換装置２０Ｂの電力変換回路の構成を示す回路図である。
【００３６】
３レベル電力変換装置２０Ｂは、第１の実施形態に係る３レベル電力変換装置２０において、第１の半導体モジュール１及び第２の半導体モジュール２の代わりに、第７の半導体モジュール７を設け、第３の半導体モジュール３及び第４の半導体モジュール４の代わりに、第８の半導体モジュール８を設けたものである。その他の点は、第１の実施形態と同様である。
【００３７】
第７の半導体モジュール７は、第１の実施形態に係る第１の半導体モジュール１及び第２の半導体モジュール２を１つの半導体モジュールにしたものである。具体的には、第７の半導体モジュール７は、スイッチング素子１１、ダイオード１２、スイッチング素子２１、及び、ダイオード２２を備える。スイッチング素子１１のエミッタは、スイッチング素子２１のエミッタと接続される。これにより、スイッチング素子１１及びダイオード１２で構成される電気回路と、スイッチング素子２１及びダイオード２２で構成される電気回路との間の配線インダクタンスが小さくなる。その他の点は、第１の実施形態に係る第１の半導体モジュール１及び第２の半導体モジュール２の構成と同じである。
【００３８】
第８の半導体モジュール８は、第３の半導体モジュール３と第４の半導体モジュール４を１つの半導体モジュールにしたものである。具体的には、第８の半導体モジュール８は、スイッチング素子３１、ダイオード３２、スイッチング素子４１、及び、ダイオード４２を備える。ダイオード３２のアノードは、スイッチング素子４１のコレクタと接続される。これにより、スイッチング素子３１及びダイオード３２で構成される電気回路と、スイッチング素子４１及びダイオード４２で構成される電気回路との間の配線インダクタンスが小さくなる。その他の点は、第３の半導体モジュール３及び第４の半導体モジュール４の構成と同じである。
【００３９】
なお、第７の半導体モジュール７及び第８の半導体モジュール８は、それぞれ図９に示す本実施形態の変形例に係る第７の半導体モジュール７ａ及び第８の半導体モジュール８ａに置き換えてもよい。図９に示す第７の半導体モジュール７ａのスイッチング素子２１ａとダイオード２２ａの構成は、図３に示す第２の半導体モジュール２ａの構成と同じである。図９に示す第８の半導体モジュール８ａのスイッチング素子３１ａとダイオード３２ａの構成は、図３に示す第３の半導体モジュール３ａの構成と同じである。
【００４０】
本実施形態によれば、第１の実施形態と同様の作用効果を得ることができる。
【００４１】
また、第７の半導体モジュール７及び第８の半導体モジュール８を用いることで、各半導体モジュール７，８をどのような位置に配置しても、スイッチング素子１１〜４１のターンオフ時の転流ループのインダクタンスを小さくすることができる。これにより、スイッチング素子１１〜４１のオフ時のサージ電圧を抑制することができる。
【００４２】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る３レベル電力変換装置２０Ｃの構成を示す構成図である。図１１は、本実施形態に係る３レベル電力変換装置２０Ｃの電力変換回路の構成を示す回路図である。
【００４３】
３レベル電力変換装置２０Ｃは、第２の実施形態に係る３レベル電力変換装置２０Ａにおいて、第１の半導体モジュール１及び第３の半導体モジュール３の代わりに、第９の半導体モジュール９を設け、第２の半導体モジュール２及び第４の半導体モジュール４の代わりに、第１０の半導体モジュール１０を設けたものである。その他の点は、第２の実施形態と同様である。
【００４４】
第９の半導体モジュール９は、第２の実施形態に係る第１の半導体モジュール１及び第３の半導体モジュール３を１つの半導体モジュールにしたものである。具体的には、第９の半導体モジュール９は、スイッチング素子１１、ダイオード１２、スイッチング素子３１、及び、ダイオード３２を備える。スイッチング素子１１のエミッタは、ダイオード３２のアノードと接続される。これにより、スイッチング素子１１及びダイオード１２で構成される電気回路と、スイッチング素子３１及びダイオード３２で構成される電気回路との間の配線インダクタンスが小さくなる。その他の点は、第２の実施形態に係る第１の半導体モジュール１及び第３の半導体モジュール３の構成と同じである。
【００４５】
第１０の半導体モジュール１０は、第２の半導体モジュール２と第４の半導体モジュール４を１つの半導体モジュールにしたものである。具体的には、第１０の半導体モジュール１０は、スイッチング素子２１、ダイオード２２、スイッチング素子４１、及び、ダイオード４２を備える。スイッチング素子２１のエミッタは、スイッチング素子４１のコレクタと接続される。これにより、スイッチング素子２１及びダイオード２２で構成される電気回路と、スイッチング素子４１及びダイオード４２で構成される電気回路との間の配線インダクタンスが小さくなる。その他の点は、第２の実施形態に係る第２の半導体モジュール２及び第４の半導体モジュール４の構成と同じである。
【００４６】
なお、第９の半導体モジュール９及び第１０の半導体モジュール１０は、それぞれ図１２に示す本実施形態の変形例に係る第９の半導体モジュール９ａ及び第１０の半導体モジュール１０ａに置き換えてもよい。図１２に示す第９の半導体モジュール９ａのスイッチング素子３１ａとダイオード３２ａの構成は、図３に示す第３の半導体モジュール３ａの構成と同じである。図１２に示す第１０の半導体モジュール１０ａのスイッチング素子２１ａとダイオード２２ａの構成は、図３に示す第２の半導体モジュール２ａの構成と同じである。
【００４７】
本実施形態によれば、第２の実施形態と同様の作用効果を得ることができる。
【００４８】
また、第９の半導体モジュール９及び第１０の半導体モジュール１０を用いることで、各半導体モジュール９，１０をどのような位置に配置しても、スイッチング素子１１〜４１のターンオフ時の転流ループのインダクタンスを小さくすることができる。これにより、スイッチング素子１１〜４１のオフ時のサージ電圧を抑制することができる。
【００４９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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