(57)【特許請求の範囲】
【請求項１】
セグメント化されたバイポーラトランジスタであって、
半導体表面を有する基板と、
前記半導体表面におけるｐベースであって、少なくとも１つのｐベースフィンガーと、ベース金属／シリサイドスタックとを含み、前記ベース金属／シリサイドスタックが、前記ｐベースフィンガーの前記半導体表面上のベースシリサイド層と前記ベースシリサイド層上のベース金属ラインとを含む、前記ｐベースと、
前記半導体表面における前記ｐベースの下のｎ＋埋め込み層と、
コレクタであって、前記半導体表面から前記ｎ＋埋め込み層まで延在する前記ｐベースの横のｎ＋シンカー拡散と、コレクタフィンガーと、コレクタ金属／シリサイドスタックとを含み、前記コレクタ金属／シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のコレクタシリサイド層と前記コレクタシリサイド層上のコレクタ金属ラインとを含む、前記コレクタと、
前記ｐベースの一部内のｎ＋エミッタであって、少なくとも１つのエミッタフィンガーと、前記エミッタフィンガーに対応して形成されるエミッタ金属／シリサイドスタックとを含み、前記エミッタ金属／シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のエミッタシリサイド層と前記エミッタシリサイド層上のエミッタ金属ラインとを含む、前記ｎ＋エミッタと、
を含み、
前記エミッタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタシリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタシリサイド層における、コレクタギャップを含む、バイポーラトランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ラインと前記エミッタシリサイド層との両方を介する、トランジスタ。
【請求項３】
請求項２に記載のトランジスタであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ラインと前記コレクタシリサイド層との両方にある、トランジスタ。
【請求項４】
請求項１に記載のトランジスタであって、
複数の付加的なベースフィンガーと複数の付加的なエミッタフィンガーとを更に含み、前記複数のエミッタフィンガーが前記複数のベースフィンガーと互いに組み合わされる、トランジスタ。
【請求項５】
請求項１に記載のトランジスタであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、トランジスタ。
【請求項６】
請求項５に記載のトランジスタであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、トランジスタ。
【請求項７】
請求項１に記載のトランジスタであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、トランジスタ。
【請求項８】
請求項１に記載のトランジスタであって、
前記半導体表面がシリコンを含む、トランジスタ。
【請求項９】
請求項１に記載のトランジスタであって、
前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、トランジスタ。
【請求項１０】
集積回路（ＩＣ）であって、
半導体表面を有する基板と、
或る機能性を実現して実施するように構成される前記半導体表面を用いて形成され、少なくとも第１の端子と接地端子とを含む複数の端子を有する、機能性回路要素と、
前記半導体表面に形成される前記ＩＣのための静電放電（ＥＳＤ）保護デバイスとして構成される少なくとも１つのセグメント化されたバイポーラトランジスタと、
を含み、
前記セグメント化されたバイポーラトランジスタが、
前記半導体表面におけるｐベースであって、少なくとも１つのｐベースフィンガーとベース金属／シリサイドスタックとを含み、前記ベース金属／シリサイドスタックが、前記ｐベースフィンガーの前記半導体表面上のベースシリサイド層と前記ベースシリサイド層上のベース金属ラインとを含む、前記ｐベースと、
前記半導体表面における前記ｐベースの下のｎ＋埋め込み層と、
コレクタであって、前記半導体表面から前記ｎ＋埋め込み層まで延在する前記ｐベースの横のｎ＋シンカー拡散と、コレクタフィンガーと、コレクタ金属／シリサイドスタックとを含み、前記コレクタ金属／シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のコレクタシリサイド層と前記コレクタシリサイド層上のコレクタ金属ラインとを含む、前記コレクタと、
前記ｐベースの一部内のｎ＋エミッタであって、少なくとも１つのエミッタフィンガーと、前記エミッタフィンガーに対応して形成されるエミッタ金属／シリサイドスタックとを含み、前記エミッタ金属／シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のエミッタシリサイド層と前記エミッタシリサイド層上のエミッタ金属ラインとを含む、前記ｎ＋エミッタと、
を含み、
前記エミッタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタシリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタシリサイド層における、コレクタギャップを含む、ＩＣ。
【請求項１１】
請求項１０に記載のＩＣであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ラインと前記エミッタシリサイド層との両方を介する、ＩＣ。
【請求項１２】
請求項１１に記載のＩＣであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ラインと前記コレクタシリサイド層との両方にある、ＩＣ。
【請求項１３】
請求項１１に記載のＩＣであって、
複数の付加的なベースフィンガーと複数の付加的なエミッタフィンガーとを更に含み、前記複数のエミッタフィンガーが前記複数のベースフィンガーと互いに組み合わされる、ＩＣ。
【請求項１４】
請求項１０に記載のＩＣであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、ＩＣ。
【請求項１５】
請求項１４に記載のＩＣであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、ＩＣ。
【請求項１６】
請求項１０に記載のＩＣであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、ＩＣ。
【請求項１７】
請求項１０に記載のＩＣであって、
前記半導体表面がシリコンを含む、ＩＣ。
【請求項１８】
請求項１０に記載のＩＣであって、
前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して半導体デバイス構造に関し、更に特定して言えば、トランジスタの静電放電耐性（tolerance）を引き上げるための構造を有する垂直バイポーラトランジスタに関連する。
【背景技術】
【０００２】
バイポーラ接合トランジスタは、エミッタベース接合及びコレクタベース接合を含む、一対のＰＮ接合によって形成される能動半導体デバイスである。ＮＰＮバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を提供するｎ型材料の２つの領域間にベース領域を提供するｐ−型材料の薄い領域を有する。ＰＮＰバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を構成するｐ−型材料の２つの領域間にベース領域を提供するｎ型材料の薄い領域を有する。コレクタ領域及びエミッタ領域間の電流フローを生成する電荷キャリアの動きは、エミッタベース接合への印加電圧によって制御される。
【０００３】
他のデバイスの静電放電（ＥＳＤ）保護のため、従来の垂直ＮＰＮバイポーラデバイスは、典型的に、基板の頂部表面（例えば、頂部シリコン表面）に戻るＥＳＤストライク誘導電流を搬送するため低抵抗経路を提供するために各デバイスストライプ（又はフィンガー）においてコレクタとしてのｎ＋シンカー拡散と共にｎ＋埋め込み層（ＮＢＬ）を含む。ＢｉＣＭＯＳ技術は、通常、ＥＳＤ保護回路要素のための電流リターン経路を形成するために、コレクタとしてのＮＢＬとディープｎ＋シンカー拡散とを備えた垂直ＮＰＮトランジスタを用いる。
【発明の概要】
【０００４】
静電放電（ＥＳＤ）保護回路要素が、電流リターン経路を形成するために、コレクタとしてのｎ＋埋め込み層（ＮＢＬ）とディープｎ＋シンカー拡散とを備えた垂直ＮＰＮトランジスタデバイスを含む。このようなＥＳＤ回路要素は、短い（例えば、１００ｎｓ）伝送ラインパルス（ＴＬＰ）パルスに対してＥＳＤ事象の間良好な電流処理性能を示す。しかし、一層長いＴＬＰパルス長さ（例えば、５００ｎｓ）では、ＥＳＤ誘導電流フローは、垂直ＮＰＮデバイスのトランジスタにおけるフィラメント形成につながり、そのため、デバイスは、比較的低い電流で熱欠陥を経験し得る。また、フィラメンテーション（filamentation）なしにより大量の電流が導通され得る短いＴＬＰパルスでも、ＮＰＮトランジスタの電圧は電流レベルの関数として上下し、そのため、デバイスは粗悪な電圧クランプとなる。このようなデバイスは、オートモーティブ用途のためなどシステムレベルＥＳＤ保護のための一層長いＥＳＤパルスに対してスケーリング可能ではない（例えば、５００ｎｓ）。
【０００５】
記載される例において、「セグメント化された」垂直ＮＰＮバイポーラトランジスタは、付加された抵抗を横向きの電流フロー経路に導入することによって、横方向の導通経路の幾つかを防止することによりＥＳＤ事象の間の電流フローのフィラメンテーションを防止する助けとなる。本明細書において用いられるようにセグメント化とは、全体的なデバイスが、単一又は複数の端子フィンガーを有する単一のＮＰＮトランジスタを含み得るか、又は各々が単一又は複数の端子フィンガーを有するＮＰＮフィンガーのアレイを含み得るかに関係なく、エミッタ又はコレクタなどの所与のトランジスタ端子フィンガー（又はストライプ）のシリサイドスタック（金属／シリサイドスタック）上の金属を、複数のセグメントに「分けること」又は「カッティングすること」を指す。
【図面の簡単な説明】
【０００６】
【図１Ａ】例示の一実施例に従った、エミッタフィンガー上の金属／シリサイドスタックの金属ライン及びシリサイド層両方における結果のギャップを備えた削除部（cut）を有する例示の単一フィンガーセグメント化ＮＰＮバイポーラトランジスタのコンタクトにおける概略断面図である。
【０００７】
【図１Ｂ】例示の一実施例に従った、エミッタフィンガーの一つの上の金属／シリサイドスタックの金属ライン及びシリサイド層を介する結果のギャップを備えた削除部と、コレクタストラップ上の金属ライン及びシリサイド層を介するギャップを形成するための一対の削除部とを有する例示のマルチフィンガーセグメント化垂直ＮＰＮバイポーラトランジスタのコンタクトにおける概略断面図である。
【０００８】
【図２Ａ】ＥＳＤストライクに続く電流フィラメンテーションを示す従来のバイポーラトランジスタアレイの概略である。
【０００９】
【図２Ｂ】例示の一実施例に従った、任意選択のエミッタ減衰（degeneration）抵抗器（Ｒ２として図示される）を備え、ＥＳＤストライクの間アレイを介する横方向電流フローの経路における付加された抵抗（Ｒ１として示される）を提供するためにシリサイド層及び金属削除部をブロックすることから付加された抵抗を備えた、図２Ａにおけるトランジスタアレイの概略である。
【００１０】
【図３】例示の一実施例に従った、開示されるセグメント化バイポーラトランジスタがＩＣの一つ又は複数の端子を保護するために組み込まれる、ＥＳＤ保護された集積回路（ＩＣ）の高レベル表現を図示する。
【００１１】
【図４Ａ】リファレンス／制御として用いられる１００ｎｓ及び５００ｎｓＴＬＰパルス幅での２つの直列接続された既知の垂直ＮＰＮバイポーラトランジスタトランジスタのためのＥＳＤ性能を示す。
【００１２】
【図４Ｂ】例示の一実施例に従った、１００ｎｓＴＬＰパルス幅での２つの直列接続された開示されるセグメント化ＮＰＮバイポーラトランジスタトランジスタのためのＥＳＤ性能を示す。
【００１３】
【図４Ｃ】例示の一実施例に従った、５００ｎｓＴＬＰパルス幅での２つの直列接続された開示されるセグメント化ＮＰＮバイポーラトランジスタトランジスタのためのＥＳＤ性能を示す。
【発明を実施するための形態】
【００１４】
図１Ａは、例示の一実施例に従った、エミッタ１５０上の金属／シリサイドスタックの金属ライン及びシリサイド層両方における結果のギャップ１５０ｃを備えたｎ＋エミッタ１５０（後述では、エミッタ１５０）における削除部を有する例示の単一フィンガーセグメント化ＮＰＮバイポーラトランジスタ（トランジスタ１００）のコンタクトにおける概略断面図である。ギャップ１５０ｃは、シリサイド層セグメント１５９ａ上の金属ラインセグメント１７０ａを含む第１のエミッタ金属／シリサイドスタックセグメント１５０ａを、シリサイド層セグメント１５９ｂ上の金属ラインセグメント１７０ｂを含む、エミッタ１５０に接する第２のエミッタ金属／シリサイドスタックセグメント１５０ｂから分割（分離）する。金属ラインは、接尾辞で修飾されない限り、本明細書において概して金属ライン又は金属ライン１７０と称する。
【００１５】
各図は、基板１０５上の半導体表面１０６上のそれぞれのドープされた領域に対して図１Ａに示されるものなど、各金属／シリサイドスタックに対してプラグ金属（例えば、Ｗ）１５７で充填される誘電体層１６７を介する単一のコンタクトのみを示すが、各金属／シリサイドスタックは概して複数のこのようなコンタクトを有する。また、単一のギャップ１５０ｃを図１Ａに示すが、複数のギャップが可能であり、エミッタフィンガー、ベースフィンガー、及びコレクタフィンガーの金属／シリサイドスタックの一つ又は複数において、開示されるギャップがあり得る。
【００１６】
ドープされたシリコン又はその他の半導体（全てが電気的に並列である）の直上の金属／シリサイドスタックの開示されるセグメンテーションは、削除部によりつくられるギャップ領域における抵抗を増大するために金属ライン１７０及び切断された金属の下のシリサイド層１５９の少なくとも一方を取り除くことに関与する。金属ライン１７０を切断し、金属／シリサイドスタックにおける切断された金属の下のシリサイド層１５９を残すことは、開示されるセグメント化の「弱い」形式である。というのは、シリサイド層がまだかなり低い抵抗経路を提供するためである。これに較べ、（例えば、シリサイドブロック（ＳｉＢＬＫ）を用いて）金属ライン及び下にあるシリサイド層１５９両方を切断することは、セグメント化の比較的「強い」形式である。というのは、シリサイド層１５９がその上の金属ライン１７０と共に切断されるとき、概してずっと高い電気抵抗であるシリサイド層１５９の下のドープされたシリコン又はその他の半導体にＥＳＤ誘導電流が流れるように強いられるためである。
【００１７】
トランジスタ１００は単一のフィンガートランジスタの一例であり、これは、マルチフィンガートランジスタ（後述の図１Ｂ参照）、及び各トランジスタが複数のフィンガーを有し得る直列接続されたトランジスタ（後述の図２Ｂ参照）を提供するマルチトランジスタアレイよりも基本的なトランジスタ配置である。トランジスタ１００は、半導体表面１０６を有するｐ−基板として示される基板１０５を含み、基板１０５は、シリコン、シリコンゲルマニウム、又はその他の半導体材料を含み得る。一つの特定の配置は、シリコンを含む基板１０５上のシリコン／ゲルマニウム（ＳｉＧｅ）を含む半導体表面１０６である。参照符号１０６ａはｐ−半導体表面１０６の頂部（頂部半導体表面１０６ａ）を表す。
【００１８】
トランジスタ１００は、ｎ＋ＢＬ（ＮＢＬ）１２６に結合するｎ＋シンカー拡散１１５を含み、これは、トランジスタ１００がＥＳＤ保護デバイス（後述の図３参照）として用いられるときＥＳＤ誘導電流を通すための低抵抗経路を提供する。ｎ＋シンカー拡散１１５及びＮＢＬ１２６は概してリンを含むが、Ａｓ又はＳｂなどの他のｎドーパントも含み得る。
【００１９】
トランジスタ１００は、ｐ−ベースフィンガー１４０、及びｐ−ベースフィンガー１４０に形成されるｎ＋エミッタ１５０を含む。単一のエミッタフィンガーが示されているが、開示されるバイポーラトランジスタは複数のエミッタフィンガーを有し得る。ｐ−ベースフィンガー１４０はｐ＋ベースコンタクト１４７を有する。エミッタ１５０は、リン、砒素、又はアンチモンを含み得る。ＮＢＬ１２６は、ｐ−ベースフィンガー１４０の下にある。第２のエミッタ金属／シリサイドスタックセグメント１５０ｂは、エミッタ１５０に接し、第１のエミッタ金属／シリサイドスタックセグメント１５０ａ（シリサイド層セグメント１５９ａ上の金属ラインセグメント１７０ａを含む）は、ギャップ１５０ｃにより第１のエミッタ金属／シリサイドスタックセグメント１５０ａから分離される。
【００２０】
誘電体層１６７は、半導体表面１０６ａの頂部上のそれぞれのコンタクトに横方向を含む。誘電体層１６７を介するコンタクトは、ｐ−半導体表面１０６及び基板１０５に接するためのｐ＋領域１４６へのコンタクト、ｐ−ベースフィンガー１４０に接するためのｐ＋ベースコンタクト１４７へのコンタクト、エミッタ１５０へのコンタクト、及びｎ＋シンカー拡散１１５へのコンタクトを含む。
【００２１】
ギャップ１５０ｃのエリアの上のシリサイド層１５９の選択的不在は、ＳｉＢＬＫプロセスを用いて提供され得る。このプロセスは、堆積されたシリサイド層が半導体表面に接しないようにするために、或る層（典型的に、誘電体層）を残すことに関与する。金属ライン１７０におけるギャップが、適切な金属マスクにより、付加的なフォトマスク工程なしに、概してコンタクト及びＳｉＢＬＫマスクに対する変更と共に、提供され得る。ギャップ１５０ｃの上に金属ライン１７０及びその下のシリサイド層１５９がないことにより、（保護されている回路から受信される）ＥＳＤ誘導電流が、ギャップ１５０ｃの長さにわたってエミッタ１５０の表面内に入れられ、これにより、第１のエミッタ金属／シリサイドスタックセグメント１５０ａ及び第２のエミッタ金属／シリサイドスタックセグメント１５０ｂに比して有意な直列抵抗が付加され得る。
【００２２】
幾つかの設計において、マルチフィンガー単一トランジスタはまた、複数のトランジスタフィンガーを有するよう又はマルチフィンガーであるように説明され得る。本明細書において用いられるように「マルチフィンガー」という名称は、デバイスの、ベース、エミッタ、及び任意選択でコレクタ拡散の構成を指す。マルチフィンガーデバイスは概して、複数のベース拡散フィンガー（又はストライプ）と互いに組み合わされた複数のエミッタ拡散フィンガー（又はストライプ）を含む。マルチフィンガー配置は、デバイスの電流搬送能力を改善する。他のＥＳＤ保護回路設計において、動作電圧を増大させるためトランジスタのスタックが直列に配線される。これらのトランジスタ変形の全てが、開示されるセグメント化から利点を得ることができる。
【００２３】
図１Ｂは、例示の一実施例に従った、例示のマルチフィンガーセグメント化垂直ＮＰＮバイポーラトランジスタ１８０（トランジスタ１８０）のコンタクトにおける概略断面図であり、トランジスタ１８０は、３つのエミッタフィンガー１５０ｄ、１５０ｅ、及び１５０ｆの一つであるエミッタフィンガー１５０ｄ上の金属／シリサイドスタックの金属ライン１７０及びシリサイド層１５９を介する結果のギャップを備えた削除部と、コレクタストラップ上の金属ライン及びシリサイド層を介するギャップ１１５ｉ１及び１１５ｉ２を形成するための一対の削除部とを有する。図１Ｂのマルチフィンガー構造は、トランジスタ１８０の電流処理能力を増大させるために用いられる。
【００２４】
第１のエミッタ金属／シリサイドスタックセグメントは、金属ラインセグメント１７０ｄ１及びシリサイドセグメント１５９ｄ１を含み、第２のエミッタ金属／シリサイドスタックセグメントは、金属ライン及びシリサイドを介するギャップ１５０ｄ３により分離される、金属ラインセグメント１７０ｄ２及びシリサイドセグメント１５９ｄ２を含む。半導体表面１０６におけるベースフィンガーが、１４８ａ、１４８ｂ、１４８ｃ、及び１４８ｄとして示されている。ｎ＋シンカー拡散１１５の表面の上のコレクタストラップは、ギャップ１１５ｉ１及び１１５ｉ２によって、シリサイドセグメント１５９ｈ上の金属ラインセグメント１７０ｈを含む第１のコレクタストラップ金属／シリサイドスタックセグメントと、シリサイドセグメント１５９ｇ上の金属ラインセグメント１７０ｇを含む第２のコレクタストラップ金属／シリサイドスタックセグメントとに切断される。
【００２５】
図１Ｂのマルチフィンガー構造を実現するため、エミッタ（Ｅ）又はベース（Ｂ）がデバイスの中心に配置され得、ベース又はエミッタの対称的配置が、Ｃ／ＢＥ／ＢＥ．．．ＢＥ／Ｂ／Ｃとして表されるフォーメーションで、中央のエミッタ又はベースの両側に提供され、ここで、Ｃは、ｎ＋シンカー拡散１１５表面を有するコレクタであり、各Ｂは隣のＥにより用いられる。Ｃは構造の両端及び２次元の構造の周囲辺りで形成され、ここで、２つのコレクタは、頂部半導体表面１０６ａの上のマルチフィンガー構造及びコレクタストラップの下に形成されるＮＢＬ１２６へのｎ＋シンカー拡散１１５によって互いに接続される。
【００２６】
図１Ａ及び図１Ｂ両方において簡潔にするために単一のＮＰＮバイポーラデバイスとして図示されるが、典型的な実際のＥＳＤ保護用途は、開示されるバイポーラトランジスタのアレイを用い得、これにより、単一の大きなエリアバイポーラトランジスタの代わりに、一層高い降伏電圧能力を提供するために直列接続トランジスタが提供される。
【００２７】
図２Ａは、雷電圧として示されるＥＳＤストライクに続く電流フィラメンテーションを示す従来のバイポーラトランジスタアレイ２００の概略である。電流の全てが、トランジスタの第１のローにおいて単一トランジスタ２１０を介して、トランジスタの第２のローにおいて単一トランジスタ２２０を接地へ流れ、その結果、この電流フローの経路におけるトランジスタ２１０及び２２０の有意な加熱につながる。
【００２８】
図２Ｂは、例示の一実施例に従った、ＥＳＤストライクの間アレイを介する横方向電流フローの経路における付加された抵抗（Ｒ１として示される）を提供するために、ブロックされたシリサイドの上のブロックするシリサイド及び金属削除部からの付加された抵抗を有する開示されるセグメント化トランジスタアレイ２５０を提供するように改変された、図２Ａにおけるトランジスタアレイの概略であり、Ｒ２として示される任意選択のエミッタ減衰抵抗器を備える。エミッタ減衰抵抗器Ｒ２は、能動エリア２５５（トレンチ隔離又はフィールド誘電体などの誘電体層の上にある代わりに）の領域を備えたコンタクトにおいて示され、そこに、図示されるトランジスタも形成される。一例において、エミッタ減衰抵抗器Ｒ２は、ｎ＋ドープされたポリシリコン抵抗器を含む。ＥＳＤストライクに起因する電流は、ＥＳＤストライクを受信するノード（トランジスタの頂部ローにおけるトランジスタのコレクタ）と接地との間の開示されるセグメント化トランジスタの直列接続されたペアを介する４つの経路の各々を介して実質的に等しく分布される。
【００２９】
エミッタ減衰抵抗器がポリシリコンを含む、実施された幾つかのＥＳＤ耐性実験において、トレンチ隔離の上に形成されたポリシリコン抵抗器は、ポリシリコンエミッタ減衰抵抗器の直接的に下に能動エリア（シリコン）を有する別の状況の同じデバイスより前にフェイルした。能動エリア２５５（図２Ｂにおいて図示するような）の直上にポリシリコン（又はその他のものであり得る）エミッタ減衰抵抗器を形成することで、恐らくは、ＥＳＤパルスを導通することから起こる加熱を低減するために「ヒートシンク」として機能する能動エリアに起因して、トランジスタが一層ロバストになった。
【００３０】
エミッタと直列にエミッタ抵抗器を付加することにより、フィラメンテーションリスクを低減するために負のフィードバックがトランジスタに提供される。抵抗器Ｒ１に対する開示されるギャップは、セグメント化されたトランジスタにおける電流フローに少なくとも実質的に並列に向けられる。本明細書において用いられるように、実質的に並列とは、別の状況では、隣り合う金属／シリサイドスタックセグメント間にあり得る、金属及び／又はシリサイド材料における横方向電流導通をギャップが防止し得ることを意味する。
【００３１】
図３は、例示の一実施例に従った、ＩＣの一つ又は複数の端子を保護するために、開示されるセグメント化バイポーラトランジスタ１００（ＥＳＤ保護デバイスとして機能する）が組み込まれる、ＩＣ３００の構造の高レベル表現を図示する。図３においてそれぞれのセグメント化バイポーラトランジスタ１００の頂部において示される「Ｔ」は、適切なトリガー回路により提供される入力を表す。
【００３２】
ＩＣ３００は機能性回路要素３２４を含み、機能性回路要素３２４は、デジタルＩＣ（例えば、デジタルシグナルプロセッサ）又はアナログＩＣ（例えば、増幅器又は電力コンバータ）のものなど、ＩＣ３００の所望の機能性を実現及び実施する集積回路要素である。ＩＣ３００により提供される機能性回路要素の能力は、シンプルなデバイスから複雑なデバイスまでわたるなど、変化し得る。機能性回路要素３２４内に含まれる特定の機能性は、説明される例には重要ではない。
【００３３】
ＩＣ３００はまた多数の外部端子を含み、これらを用いて、機能性回路要素３２４はその機能を実施する。それらの外部端子の幾つかを図３に図示する。端子の数及びそれらの機能もまた広く変化し得る。図３の例示のＩＣ３００において、図示される２つの端子は、共通入力及び出力端子（Ｉ／Ｏ）として機能し、これらを用いて機能性回路要素３２４は、当業界で周知のように、入ってくる信号を受け取ることができ、出力を生成することができる。図３はまた、ＩＣのための専用の入力端子ＩＮ、及び専用の出力端子ＯＵＴを示す。端子ＩＮ及びＯＵＴもまた、機能性回路要素３２４に接続される。電力供給端子ＶＤＤは、この例では正の電力供給電圧を受信し、一方、システム接地など、リファレンス電圧を受信するために接地端子ＶＳＳが提供される。図示していないが、ＥＳＤ保護デバイス１００に接続される接地が、抵抗性結合されるか又は共に短絡されるなど、ＶＳＳに結合される。
【００３４】
ＩＣ３００は、その端子の各々に接続される、開示されるセグメント化バイポーラトランジスタ１００のインスタンスを含む。各セグメント化バイポーラトランジスタ１００は、機能性回路要素３２４と並列に対応する端子に接続される。セグメント化バイポーラトランジスタ１００はまた、機能性回路要素３２４と並列に、電力供給及びリファレンス電圧端子ＶＤＤ、ＶＳＳに接続される。しかし、幾つかの応用例において、保護されているデバイスの幾つかのピンは、ダイオード保護された電力供給ピンなど、自己保護され得る。ピンはまた、ＥＳＤストライク（人体モデル（ＨＢＭ）、デバイス帯電モデル（ＣＤＭ）、及びＩＥＣなど）の異なるレベルに対して保護され得る。
【００３５】
少なくとも一つの例において、図４Ａは、１００ｎｓ及び５００ｎｓＴＬＰパルス幅（基線リファレンス／制御として用いられる）での２つの直列接続された既知の垂直ＮＰＮバイポーラトランジスタのためのＥＳＤ性能を示す。図４Ａの既知のＮＰＮバイポーラトランジスタは、短い（１００ｎｓ）ＴＬＰパルスに対する比較的良好な電流処理性能を示すが、一層長いパルス長さ（図示される５００ｎｓなど）では１アンペア未満で欠陥が生じ、この場合、フィラメントの様に誘導された電流フローがデバイスに熱欠陥を起こし得る。比較的大量の電流が欠陥なしに導通され得る、１００ｎｓＴＬＰパルスの場合でも、既知の垂直ＮＰＮバイポーラトランジスタの電圧は、電流の関数として上下し、そのため、このデバイスは信頼性の高い電圧クランプではなく、また、システムレベルＥＳＤテストのための一層長いパルスに対してスケーリング可能でもない。
【００３６】
図４Ｂ及び図４Ｃは、例示の一実施例に従った、それぞれ、１００ｎｓ及び５００ｎｓＴＬＰパルス幅での２つの直列接続された開示されるセグメント化ＮＰＮバイポーラトランジスタトランジスタのためのＥＳＤ性能を示す。開示されるセグメント化ＮＰＮバイポーラトランジスタは、エミッタにおけるセグメント化と約０．４４オームの抵抗を有するｎ＋ポリシリコンエミッタ減衰抵抗器とを含む。図４Ｃの例において、開示されるセグメント化ＮＰＮバイポーラトランジスタは、既知のリファレンス（これは上述のように１アンペア未満で欠陥が生じる）よりも、５００ｎｓＴＬＰロバスト性を約一桁改善する。一方、クランプ挙動は幾分非理想（幾らかの電圧変動）のままであり、開示されるセグメント化ＮＰＮバイポーラトランジスタは、一層高い性能システムレベルＥＳＤテストのための良好な候補となり得る。
【００３７】
記載される例の利点には、新たなフォトマスク処理工程を利用しない実装が含まれる。一つの用途において、既存のＢｉＣＭＯＳデバイスが、より一層厳しいＥＳＤパルステストをサポートするようにマスク変更のみにより改変され得る。オートモーティブ、及びシステムレベルＥＳＤテスト要件を備えたその他の高電圧用途では、開示されるセグメント化バイポーラトランジスタは、より低コストでより高性能の解決策を可能にすることが期待される。
【００３８】
記載される例は、種々の異なるデバイス及び関連製品を形成するために種々のアッセンブリフローに統合され得る半導体ダイを形成する際に有用である。半導体ダイは、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電ライン、導電ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００３９】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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