(57)【特許請求の範囲】
【請求項１】
入力コードに応じた抵抗値に設定される出力抵抗を有し、入力信号に応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第１の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第１の電圧より低い第２の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含み、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定され、
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
送信回路。
【請求項２】
前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
請求項１に記載の送信回路。
【請求項３】
正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
請求項２に記載の送信回路。
【請求項４】
前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
請求項１から請求項３のいずれか１項に記載の送信回路。
【請求項５】
前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む請求項４に記載の送信回路。
【請求項６】
処理を実行し、前記処理の結果をパラレルデータとして出力する処理回路と、
前記処理回路から出力されたパラレルデータをシリアルデータに変換して出力する変換回路と、
前記変換回路から出力されたシリアルデータに応じた出力信号を外部に送信する送信回路と、を含む集積回路であって、
前記送信回路は、
入力コードに応じた抵抗値に設定される出力抵抗を有し、前記シリアルデータに応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第１の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第１の電圧よりも低い第２の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含み、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定され、
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、送信回路および半導体集積回路に関する。
【背景技術】
【０００２】
相補の電圧を伝送線路へ出力するドライバ回路と、ドライバ回路に動作電圧として供給する電圧により、ドライバ回路から伝送線路へ出力する相補の電圧の振幅を調整する第１の電圧源と、を備える信号伝送回路を含む半導体装置が知られている。上記のドライバ回路は、一対のトランジスタの一方が飽和領域で動作され、他方が三極管領域で動作されることで所定のインピーダンスが生じる複数のトランジスタスイッチによる相補型のインバータを含む。トランジスタスイッチの各々が相補の信号に基づいて駆動されることで、相補の電圧を伝送線路へ出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速インターフェース回路は、例えば、半導体チップ間でのデジタルデータの送受信に用いられる回路であり、一般的には受信部と送信部とを含んでいる。送信部の機能は、例えば３２ビットのパラレルデータをシリアルデータに変換し、別チップの受信部にシリアルデータを送り出すことである。
【０００５】
通常、送信回路の出力振幅は規格で定められており、例えば９００〜１０００ｍＶとなるように調整される。また、送信回路の出力インピーダンスは、伝送線路の特性インピーダンスと整合させることが好ましく、送信回路の出力インピーダンスの抵抗値も規格で定められている。
【０００６】
送信回路の出力振幅および出力インピーダンスを所望の大きさにするために、送信回路は複数の抵抗素子を含んで構成され得る。例えば、送信回路は、Ｃ−ＭＯＳ（Complementary MOS）インバータ回路等を含んで構成されるドライバに備えられた出力抵抗と、高電位ラインと出力端子との間に設けられた高電位側抵抗と、低電位ラインと出力端子との間に設けられた低電位側抵抗と、を含み得る。高電位側抵抗および低電位側抵抗は、送信回路の出力振幅を所望の大きさに調整するために用いられる。この構成によれば、送信回路の出力インピーダンスの抵抗値は、出力抵抗、高電位側抵抗および低電位側抵抗の合成抵抗の抵抗値として与えられ、送信回路の出力振幅は、出力抵抗と高電位側抵抗および低電位側抵抗との比で定まる。
【０００７】
半導体で構成される出力抵抗、高電位側抵抗および低電位側抵抗の各々の抵抗値は、ＰＶＴ（Process, supply Voltage, Temperature）によって変動する。出力抵抗、高電位側抵抗および低電位側抵抗の抵抗値が変動すると、送信回路の出力振幅の大きさおよび出力インピーダンスの抵抗値が規格から外れてしまうおそれがある。送信回路の抵抗値変動に伴う出力振幅および出力インピーダンスの変動を抑制する方法として、出力抵抗、高電位側抵抗および低電位側抵抗の各々を可変抵抗で構成する方法が考えられる。しかしながら、この場合、回路面積が膨大となり、送信回路の出力端子に接続される配線の数および長さが増加する。その結果、出力端子に接続される寄生抵抗や寄生容量が増大し、高周波で出力振幅が小さくなるおそれがある。
【０００８】
回路面積の増大を回避するべく、出力抵抗、高電位側抵抗および低電位側抵抗のうち、出力抵抗のみを可変抵抗で構成する方法が考えられる。この方法によれば、ＰＶＴによる抵抗値変動に応じて出力抵抗の抵抗値を調整することにより送信回路の出力インピーダンスを所望の値に設定することができる。しかしながら、高電位側抵抗および低電位側抵抗の抵抗値は調整することができないので、出力振幅の大きさが規格から外れてしまうおそれがある。すなわち、出力抵抗を可変抵抗で構成し、高電位側抵抗および低電位側抵抗を固定抵抗で構成した場合には、出力インピーダンスと出力振幅の双方の規格を同時に満たすことが困難となる場合がある。
【０００９】
開示の技術は、送信回路において、回路面積の増大を抑制しつつ抵抗値変動に伴う出力振幅および出力インピーダンスの変動を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
開示の技術に係る送信回路は、入力コードに応じた抵抗値に設定される出力抵抗を有し、入力信号に応じた出力信号を出力端子に出力するドライバを含む。前記送信回路は、前記出力端子と第１の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、前記出力端子と前記第１の電圧より低い第２の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、を含む。前記送信回路は、前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源を含む。前記送信回路は、前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源を含む。前記送信回路は、前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチを含む。前記送信回路は、前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチを含み、前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定され、前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される。
【発明の効果】
【００１１】
開示の技術は、送信回路において、回路面積の増大を抑制しつつ抵抗値変動に伴う出力振幅および出力インピーダンスの変動を抑制する、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】開示の技術の実施形態に係る送信回路を含む半導体集積回路の構成を示すブロック図である。
【図２】第１の比較例に係る送信回路の構成を示す回路図である。
【図３】第１の比較例に係る送信回路の構成を示すモデル図である。
【図４】第２の比較例に係る送信回路の構成を示すモデル図である。
【図５】第３の比較例に係る送信回路の構成を示すモデル図である。
【図６】第４の比較例に係る送信回路の構成を示すモデル図である。
【図７】開示の技術の実施形態に係る送信回路の構成を示す回路図である。
【図８】開示の技術の実施形態に係る送信回路の構成を示すモデル図である。
【図９】開示の技術の実施形態に係る出力抵抗を構成する可変抵抗回路の構成の一例を示す図である。
【図１０】開示の技術の実施形態に係るコード生成回路の構成の一例を示す図である。
【図１１】開示の技術の実施形態に係る高電位側電流源および低電位側電流源の構成の一例を示す図である。
【図１２】開示の技術の実施形態に係る送信回路のモデル図である。
【図１３】開示の技術の実施形態に係る送信回路のモデル図である。
【図１４Ａ】開示の技術の実施形態に係る送信回路のモデル図である。
【図１４Ｂ】開示の技術の実施形態に係る送信回路のモデル図である。
【図１４Ｃ】開示の技術の実施形態に係る送信回路のモデル図である。
【図１５】開示の技術の実施形態に係る信回路および比較例に係る送信回路において、高電位側抵抗および低電位側抵抗の抵抗値が変動した場合の出力振幅の変動を計算によって求めた結果を示す表である。
【図１６】開示の技術の実施形態に係るＳＳＴドライバの構成の一例を示す図である。
【図１７】開示の技術の実施形態に係るＳＳＴドライバの構成の一例を示す図である。
【図１８】開示の技術の実施形態に係るＳＳＴドライバの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１４】
図１は、開示の技術の実施形態に係る送信回路１４を含む半導体集積回路１０の構成を示すブロック図である。半導体集積回路１０は、半導体チップ上に形成された集積回路であり、伝送線路２１および２２を介して接続された他の半導体集積回路１０Ａとの間で、デジタルデータの送受信を行う機能を有する。半導体集積回路１０は、演算処理回路１１、送信部１２および受信部１５を含んでいる。送信部１２は、パラレル−シリアル変換回路１３と送信回路１４とを含んでいる。受信部１５は、シリアル−パラレル変換回路１６と受信回路１７とを含んでいる。
【００１５】
演算処理回路１１は、所定の演算処理を行う論理回路を含んでおり、演算処理結果を例えば３２ビットのパラレルデータとして出力し、パラレル−シリアル変換回路１３に供給する。パラレル−シリアル変換回路１３は、演算処理回路１１から出力されたパラレルデータをシリアルデータに変換して出力し、送信回路１４に供給する。送信回路１４は、パラレル−シリアル変換回路１３から出力されたシリアルデータに応じた論理レベルを有する出力信号を伝送線路２１に送出する。送信回路１４から出力された出力信号は、伝送線路２１を介して半導体集積回路１０Ａに供給される。
【００１６】
一方、半導体集積回路１０Ａから出力される出力信号は、伝送線路２２を介して半導体集積回路１０に供給される。半導体集積回路１０Ａの出力信号は、半導体集積回路１０の受信回路１７で受信され、シリアル−パラレル変換回路１６で例えば３２ビットのパラレルデータに変換された後、演算処理回路１１に供給される。半導体集積回路１０の送信部１２および受信部１５は、いわゆるＳｅｒＤｅｓ（serializer/deserializer）を構成する。
【００１７】
なお、半導体集積回路１０Ａは、半導体集積回路１０と同様の構成を有する。すなわち、半導体集積回路１０Ａは、半導体集積回路１０の出力信号を受信する受信部１５Ａと、演算処理回路１１Ａによる演算結果を伝送線路２２を介して半導体集積回路１０に供給する送信部１２Ａを含む。受信部１５Ａは、受信回路１７Ａおよびシリアル−パラレル変換回路１６Ａを含み、送信部１２Ａはパラレル−シリアル変換回路１３Ａおよび送信回路１４Ａを含む。
【００１８】
半導体集積回路１０および１０Ａは、同一のプリント基板上に搭載されていてもよいし、異なるプリント基板上に搭載されていてもよい。また、半導体集積回路１０および１０Ａは、互いに異なる機器に搭載されていてもよい。例えば、半導体集積回路１０は、ルータに搭載され、半導体集積回路１０Ａはサーバに搭載されていてもよい。
【００１９】
ここで、開示の技術の実施形態に係る送信回路について説明する前に比較例に係る送信回路について説明する。
【００２０】
図２は、第１の比較例に係る送信回路１４Ａの構成を示す回路図である。なお、図１では、図面の煩雑性を回避する観点から、半導体集積回路１０と１０Ａとの間のデータ伝送を、シングルエンド方式で行う場合の構成が示されているが、図２においては、差動伝送方式を適用した場合の構成が示されている。また、図２においては、受信回路１７Ａも併せて示されている。
【００２１】
送信回路１４Ａは、差動伝送方式によるデータ伝送を実現する正相側のＳＳＴ（Source-Series Terminated）ドライバ３０および逆相側のＳＳＴドライバ４０を含む。正相側のＳＳＴドライバ３０は、高電位ライン３０１と低電位ライン３０２との間で直列接続されたＰ−ＭＯＳトランジスタ３３およびＮ−ＭＯＳトランジスタ３４を備えたインバータ回路を含む。すなわち、Ｐ−ＭＯＳトランジスタ３３のソースは電源電圧ＶＤＤが供給される高電位ライン３０１に接続され、Ｐ−ＭＯＳトランジスタ３３のドレインはＮ−ＭＯＳトランジスタ３４のドレインに接続されている。Ｎ−ＭＯＳトランジスタ３４のソースは、基準電圧（０Ｖ）が供給される低電位ライン３０２に接続されている。Ｐ−ＭＯＳトランジスタ３３およびＮ−ＭＯＳトランジスタ３４のゲートは、共通の入力端子３１に接続されている。ＳＳＴドライバ３０は、Ｐ−ＭＯＳトランジスタ３３とＮ−ＭＯＳトランジスタ３４との接続点と出力端子３２との間に設けられた出力抵抗３５を有する。出力端子３２は、伝送線路２１ａを介して受信回路１７Ａの正相側の入力端子に接続される。
【００２２】
逆相側のＳＳＴドライバ４０は、正相側のＳＳＴドライバ３０と同一の構成を有する。すなわち、ＳＳＴドライバ４０は、入力端子４１、出力端子４２、Ｐ−ＭＯＳトランジスタ４３、Ｎ−ＭＯＳトランジスタ４４および出力抵抗４５を含む。出力端子４２は、伝送線路２１ｂを介して受信回路１７Ａの逆相側の入力端子に接続される。
【００２３】
正相側のＳＳＴドライバ３０の入力端子３１および逆相側のＳＳＴドライバ４０の入力端子４１には、論理が互いに反転関係にある入力信号が入力される。従って、ＳＳＴドライバ３０の出力端子３２およびＳＳＴドライバ４０の出力端子４２からは、論理が互いに反転関係にある差動信号が出力され、この差動信号が伝送線路２１ａおよび２１ｂを介して受信回路１７Ａに供給される。
【００２４】
受信回路１７Ａは、伝送線路２１ａに一端が接続された入力抵抗５１と、一端が入力抵抗５１に接続され、他端が伝送線路２１ｂに接続された入力抵抗５２を含んでいる。入力抵抗５１および５２は、送信回路１４の負荷とみなすことができる。
【００２５】
ＳＳＴドライバ３０および４０の出力抵抗３５および４５は、それぞれ、伝送線路２１ａおよび２１ｂの特性インビーダンスに整合する抵抗値（例えば５０Ω）に設定される。受信回路１７Ａの入力抵抗５１および５２も、それぞれ、伝送線路２１ａおよび２１ｂの特性インビーダンスに整合する抵抗値（例えば５０Ω）に設定される。
【００２６】
図３は、図２に示す送信回路１４Ａを簡略化して示したモデル図である。図２に示す正相側のＳＳＴドライバ３０を構成するＰ−ＭＯＳトランジスタ３３およびＮ−ＭＯＳトランジスタ３４は、図３において、相補的にオンオフするスイッチとして表されている。以下において、Ｐ−ＭＯＳトランジスタ３３およびＮ−ＭＯＳトランジスタ３４を、それぞれ、スイッチ３３およびスイッチ３４とも称する。同様に、図２に示す逆相側のＳＳＴドライバ４０を構成するＰ−ＭＯＳトランジスタ４３およびＮ−ＭＯＳトランジスタ４４は、図３において、相補的にオンオフするスイッチとして表されている。以下において、Ｐ−ＭＯＳトランジスタ４３およびＮ−ＭＯＳトランジスタ４４を、それぞれ、スイッチ４３およびスイッチ４４とも称する。
【００２７】
送信回路１４Ａにおいて、正相側のＳＳＴドライバ３０の出力インピーダンスは出力抵抗３５によって定まり、逆相側のＳＳＴドライバ４０の出力インピーダンスは出力抵抗４５によって定まる。また、出力端子３２および４２から出力される出力信号のpeak-to-peak振幅（以下、出力振幅という）は、片側でＶＤＤ／２、差動でＶＤＤとなる。すなわち、送信回路１４Ａの出力振幅は電源電圧ＶＤＤによって定まる。
【００２８】
図４は、第２の比較例に係る送信回路１４Ｂを、図３と同様の形式で示した図である。図４において、第１の比較例に係る送信回路１４Ａと同一または対応する構成要素には同一の参照符号を付与し、重複する説明は省略する。
【００２９】
第２の比較例に係る送信回路１４Ｂは、第１の比較例に係る送信回路１４Ａよりも出力振幅を小さくしたい場合に適用し得る構成を有する。すなわち、送信回路１４Ｂは、出力振幅を調整するための高電位側抵抗３７Ｈおよび４７Ｈと、低電位側抵抗３７Ｌおよび４７Ｌと、を更に含む。高電位側抵抗３７Ｈは、高電位ライン３０１とＳＳＴドライバ３０の出力端子３２との間に設けられ、低電位側抵抗３７Ｌは、低電位ライン３０２とＳＳＴドライバ３０の出力端子３２との間に設けられている。同様に、高電位側抵抗４７Ｈは、高電位ライン３０１とＳＳＴドライバ４０の出力端子４２との間に設けられ、低電位側抵抗４７Ｌは、低電位ライン３０２とＳＳＴドライバ４０の出力端子４２との間に設けられている。このように、出力端子３２、４２に、それぞれ、高電位側抵抗３７Ｈ、４７Ｈを接続するとともに、低電位側抵抗３７Ｌ、４７Ｌを接続することで、送信回路１４Ｂの出力振幅は、第１の比較例に係る送信回路１４Ａよりも小さくなる。すなわち、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌは、出力振幅を減衰させる機能を有する。各抵抗３７Ｈ、３７Ｌ、４７Ｈおよび４７Ｌの抵抗値は、互いに同じであってもよい。
【００３０】
送信回路１４Ｂにおいて、ＳＳＴドライバ３０の出力インピーダンスの抵抗値は、出力抵抗３５、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌを相互に並列接続した合成抵抗の抵抗値に相当する値となる。例えば、ＳＳＴドライバ３０の出力インピーダンスを５０Ωに設定する場合には、出力抵抗３５、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌを相互に並列接続した合成抵抗の抵抗値が５０Ωとなるように各抵抗の抵抗値が設定される。同様に、ＳＳＴドライバ４０の出力インピーダンスを５０Ωに設定する場合には、出力抵抗４５、高電位側抵抗４７Ｈおよび低電位側抵抗４７Ｌを相互に並列接続した合成抵抗の抵抗値が５０Ωとなるように各抵抗の抵抗値が設定される。
【００３１】
しかしながら、半導体によって構成される出力抵抗３５、４５、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌは、ＰＶＴよってその抵抗値が変動する。従って、送信回路１４Ｂでは、ＰＶＴによって各抵抗の抵抗値が変動すると、出力振幅の大きさおよび出力インピーダンスの抵抗値の一方または双方が、規格から外れてしまうおそれがある。
【００３２】
図５は、第３の比較例に係る送信回路１４Ｃを、図３および図４と同様の形式で示した図である。図５において、第１の比較例に係る送信回路１４Ａおよび第２の比較例に係る１４Ｂと同一または対応する構成要素には同一の参照符号を付与し、重複する説明は省略する。
【００３３】
第３の比較例に係る送信回路１４Ｃは、出力抵抗３５、４５、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌが、それぞれ、可変抵抗で構成されている点が第２の比較例に係る送信回路１４Ｂと異なる。送信回路１４Ｃによれば、出力抵抗３５、４５、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値がＰＶＴによって変動した場合でも各抵抗の抵抗値を調整することができる。従って、抵抗値変動に伴う出力振幅および出力インピーダンスの変動を抑制できる。
【００３４】
しかしながら、出力抵抗３５、４５、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの各々を、複数の抵抗素子とスイッチとを含む例えば図９に示すような可変抵抗回路で構成した場合には、回路面積が膨大となる。また、出力端子３２、４２に接続される配線の数や長さが増大する。その結果、出力端子３２、４２に接続される寄生抵抗や寄生容量が増大し、高周波で出力振幅が小さくなるおそれがある。
【００３５】
図６は、第４の比較例に係る送信回路１４Ｄを、図３〜図５と同様の形式で示した図である。図６において、第１〜第３の比較例に係る送信回路１４Ａ、１４Ｂおよび１４Ｃと同一または対応する構成要素には同一の参照符号を付与し、重複する説明は省略する。
【００３６】
第４の比較例に係る送信回路１４Ｄは、出力抵抗３５、４５が可変抵抗で構成され、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌとが固定抵抗で構成されている点が第３の比較例に係る送信回路１４Ｃと異なる。送信回路１４Ｄによれば、出力端子３２、４２に接続される配線の数を、送信回路１４Ｃよりも減らすことが可能となるので、出力端子３２、４２に接続される寄生抵抗や寄生容量を送信回路１４Ｃよりも小さくすることができる。
【００３７】
送信回路１４Ｄによれば、出力抵抗３５、４５、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７ＬがＰＶＴによって変動した場合でも、出力抵抗３５、４５の抵抗値を調整することで、出力インピーダンスを規格範囲内に収めることが可能である。しかしながら、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値は、調整することができないので、出力振幅の大きさが規格から外れてしまうおそれがある。
【００３８】
例えば、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌの抵抗値がともに２００Ωである場合において、ＳＳＴドライバ３０の出力インピーダンスを５０Ωに設定する場合には、出力抵抗３５の抵抗値が１００Ωとなるように調整される。ここで、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌの抵抗値がＰＶＴによって例えば１５０Ωに変動した場合には、出力抵抗３５の抵抗値が１５０Ωとなるように調整することで、ＳＳＴドライバ３０の出力インピーダンスを５０Ωにすることができる。前者の場合（高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌの抵抗値がともに２００Ωである場合）と後者の場合（高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌの抵抗値がともに１５０Ωである場合）とでは、出力抵抗３５の抵抗値と、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌの抵抗値との比率が異なるので、出力振幅が異なることとなる。具体的には、前者の場合は、後者の場合よりも出力振幅が大きくなる。
【００３９】
このように、送信回路１４Ｄでは、各抵抗の抵抗値がＰＶＴによって変動した場合に、出力インピーダンスの抵抗値が規格範囲内となるように調整できたとしても、出力振幅の大きさが規格から外れてしまうおそれがある。すなわち、第４の比較例に係る送信回路１４Ｄでは、出力インピーダンスの規格と出力振幅の規格との双方を同時に満たすことが困難となるおそれがある。
【００４０】
図７は、開示の技術の実施形態に係る送信回路１４の構成を示す回路図である。図７において、第１〜第４の比較例に係る送信回路１４Ａ、１４Ｂ、１４Ｃおよび１４Ｄと同一または対応する構成要素には同一の参照符号を付与し、重複する説明は省略する。
【００４１】
送信回路１４は、第４の比較例に係る送信回路１４Ｄと同様、正相側のＳＳＴドライバ３０の出力抵抗３５および逆相側のＳＳＴドライバ４０の出力抵抗４５が可変抵抗で構成されている。また、送信回路１４は、第４の比較例に係る送信回路１４Ｄと同様、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌが固定抵抗で構成されている。
【００４２】
送信回路１４は、正相側に、高電位ライン３０１と出力端子３２との間に設けられた高電位側電流源３８Ｈおよび高電位側スイッチ３９Ｈと、低電位ライン３０２と出力端子３２との間に設けられた低電位側電流源３８Ｌおよび低電位側スイッチ３９Ｌと、を含む。送信回路１４は、逆相側に、高電位ライン３０１と出力端子４２との間に設けられた高電位側電流源４８Ｈおよび高電位側スイッチ４９Ｈと、低電位ライン３０２と出力端子４２との間に設けられた低電位側電流源４８Ｌおよび低電位側スイッチ４９Ｌと、を含む。なお、高電位側電流源３８Ｈと高電位側スイッチ３９との位置関係は、逆であってもよい。高電位側電流源４８Ｈと高電位側スイッチ４９Ｈ、低電位側電流源３８Ｌと低電位側スイッチ３９Ｌ、低電位側電流源４８Ｌと低電位側スイッチ４９Ｌについても同様である。
【００４３】
図８は、送信回路１４を、図３〜図６と同様の形式で示した図である。送信回路１４において、出力抵抗３５、４５は、可変抵抗回路で構成されており、送信回路１４の内部または外部に設けられたコード生成回路２００から供給される抵抗値設定コードＴＣによって出力抵抗３５、４５の抵抗値が設定される。なお、出力抵抗３５、４５の抵抗値は、互いに同じ値に設定され得る。
【００４４】
図９は、出力抵抗３５、４５を構成する可変抵抗回路の構成の一例を示す図である。出力抵抗３５、４５は、複数の抵抗素子８０、８１、８２、８３および８４を有する。抵抗素子８０、８１、８２、８３および８４の一端は、それぞれ、スイッチ９０、９１、９２、９３および９４を介して共通接続ライン９５に接続されている。抵抗素子８０、８１、８２、８３および８４の他端は共通接続ライン９６に接続されている。
【００４５】
抵抗素子８０、８１、８２、８３および８４は、互いに異なる抵抗値を有する。本実施形態において、抵抗素子８４の抵抗値はＲＬＳＢとされ、抵抗素子８３の抵抗値は２ＲＬＳＢとされ、抵抗素子８２の抵抗値は４ＲＬＳＢとされ、抵抗素子８１の抵抗値は８ＲＬＳＢとされ、抵抗素子８０の抵抗値は１６ＲＬＳＢとされている。抵抗素子８０〜８４の各々は、単一の抵抗素子で構成されていてもよいし、所定の抵抗値を有する複数の単位抵抗素子を含んで構成されていてもよい。
【００４６】
スイッチ９０、９１、９２、９３および９４は、それぞれ、コード生成回路２００から供給される５ビットの抵抗値設定コードＴＣのうち、対応するビットの値に基づいてオンオフする。すなわち、スイッチ９０は、抵抗値設定コードＴＣの最下位ビットＴＣ＜０＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ９１は、抵抗値設定コードＴＣの第２ビットＴＣ＜１＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ９２は、抵抗値設定コードＴＣの第３ビットＴＣ＜２＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ９３は、抵抗値設定コードＴＣの第４ビットＴＣ＜３＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ９４は、抵抗値設定コードＴＣの最上位ビットＴＣ＜４＞の値が“０”のときオフ状態となり“１”のときオン状態となる。
【００４７】
スイッチ９０、９１、９２、９３および９４のうち、オン状態とすべきスイッチを抵抗値設定コードＴＣによって選択することで、出力抵抗３５、４５の抵抗値を所望の値に設定することができる。上記の構成を有する可変抵抗回路によれば、出力抵抗３５、４５の抵抗値は、抵抗値設定コードＴＣの値に対して反比例する。
【００４８】
なお、出力抵抗３５、４５を構成する可変抵抗回路における抵抗素子の数および抵抗値設定コードＴＣのビット数は、適宜増減することが可能である。可変抵抗回路における抵抗素子の数および抵抗値設定コードＴＣのビット数を増やすことで、出力抵抗３５、４５の抵抗値の調整範囲を広くすることができ、また、抵抗値の調整分解能を高めることができる。また、本実施形態に係る可変抵抗回路は、並列接続される抵抗素子の組み合わせを変化させることで抵抗値を変化させる構成を有するが、可変抵抗回路は、直列接続される抵抗素子の組み合わせを変化させることで抵抗値を変化させるように構成されていてもよい。
【００４９】
高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌは、送信回路１４の内部または外部に設けられた反転コード生成回路２１０から供給される反転コードＴＣＸに応じた大きさの電流を出力する回路である。反転コードＴＣＸは、コード生成回路２００によって生成される抵抗値設定コードＴＣの各ビットの値を反転させたコードである。なお、本実施形態では、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流は、互いに同じ大きさに設定されるものとする。
【００５０】
図１０は、コード生成回路２００の構成の一例を示す図である。コード生成回路２００は、複製抵抗２０１、基準抵抗２０２、複製抵抗２０１に所定の大きさの電流を供給する電流源２０３および基準抵抗２０２に所定の大きさの電流を供給する電流源２０４を有する。また、コード生成回路２００は、複製抵抗２０１に接続された反転入力端子と、基準抵抗２０２に接続された非反転入力端子と、を有するコンパレータ２０５と、コンパレータ２０５の出力端子に接続された探索部２０６と、を有する。
【００５１】
複製抵抗２０１は、例えばＳＳＴドライバ３０の出力抵抗３５、高電位側抵抗３７Ｈおよび低電位側抵抗３７Ｌを複製したものをＳＳＴドライバ３０と同様の接続状態となるように構成した抵抗である。複製抵抗２０１における出力抵抗３５に対応する部分は、図９に示す可変抵抗回路で構成されており、例えば、その一端が低電位ライン３０２／電流源２０３に接続されている。
【００５２】
基準抵抗２０２は、例えば、送信回路１４における出力インピーダンスの規格の中心値（例えば５０Ω）に相当する抵抗値を有する抵抗器である。基準抵抗２０２は、半導体集積回路１０とは別体として構成されていてもよく、半導体集積回路１０が搭載されるプリント基板上に搭載されていてもよい。基準抵抗２０２は、例えば金属皮膜抵抗等の温度係数が比較的小さい抵抗器であることが好ましい。
【００５３】
以下に、コード生成回路２００が抵抗値設定コードＴＣを生成する手順について説明する。コード生成回路２００による抵抗値設定コードＴＣの生成は、例えば、半導体集積回路１０の電源投入後に実行されるキャリブレーションにおいて行われる。半導体集積回路１０に電源が投入されると、探索部２０６は、複製抵抗２０１に抵抗値設定コードＴＣの初期値を供給することより複製抵抗２０１の抵抗値を初期値である最大値に設定する。その後、電流源２０３および２０４から互いに大きさの等しい電流が出力され、複製抵抗２０１および基準抵抗２０２に供給される。
【００５４】
コンパレータ２０５は、反転入力端子に入力される複製抵抗２０１の端子電圧の大きさと、非反転入力端子に入力される基準抵抗２０２の端子電圧の大きさを比較する。コンパレータ２０５は、複製抵抗２０１の端子電圧が基準抵抗２０２の端子電圧よりも小さい場合にはハイレベルの出力信号を出力端子から出力し、逆の場合にはローレベルの出力信号を出力端子から出力する。すなわち、コンパレータ２０５によって複製抵抗２０１の抵抗値と基準抵抗２０２の抵抗値が比較される。コンパレータ２０５による比較結果は、探索部２０６に供給される。
【００５５】
探索部２０６は、抵抗値設定コードＴＣの値を順次増加させ、複製抵抗２０１の抵抗値を順次小さくすることにより、コンパレータ２０５の出力がローレベルからハイレベルに切り替わる点を探索する。これにより、探索部２０６は、複製抵抗２０１の抵抗値が基準抵抗２０２の抵抗値と最も近くなる抵抗値設定コードＴＣを導出する。なお、コンパレータ２０５の出力がローレベルからハイレベルに切り替わる点を探索する際に公知のバイナリーサーチ法を用いてもよい。探索部２０６は、導出した抵抗値設定コードＴＣを、出力抵抗３５、４５を構成する可変抵抗回路（図９参照）に供給する。これより、ＳＳＴドライバ３０、４０の出力インピーダンスの抵抗値は、基準抵抗２０２の抵抗値と略同じ値に調整される。
【００５６】
また、探索部２０６は、導出した抵抗値設定コードＴＣを反転コード生成回路２１０に供給する。反転コード生成回路２１０は、コード生成回路２００から供給された抵抗値設定コードＴＣの各ビットの値を反転させた反転コードＴＣＸを生成し、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌに供給する。
【００５７】
図１１は、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの構成の一例を示す図である。高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌは、所謂カレントミラー回路を含んで構成されており、基準電流Ｉｒｅｆを生成する基準電流源７３と、基準電流源７３に接続されたＰ−ＭＯＳトランジスタ６５を含む。Ｐ−ＭＯＳトランジスタ６５は、ソースが高電位ライン３０１に接続され、ドレインが基準電流源７３に接続されている。Ｐ−ＭＯＳトランジスタ６５のゲートは、自身のドレインに接続されるとともに、スイッチ７４、７５、７６、７７および７８の一端に接続されている。スイッチ７４、７５、７６、７７および７８の他端は、それぞれ、対応するＰ−ＭＯＳトランジスタ６０、６１、６２、６３および６４のゲートに接続されている。Ｐ−ＭＯＳトランジスタ６０、６１、６２、６３および６４は、それぞれ、ソースが高電位ライン３０１に接続され、ドレインがノードｎ１に接続されている。
【００５８】
本実施形態において、Ｐ−ＭＯＳトランジスタ６０のゲート幅はＷとされ、Ｐ−ＭＯＳトランジスタ６１のゲート幅は２Ｗとされている。また、Ｐ−ＭＯＳトランジスタ６２のゲート幅は４Ｗとされ、Ｐ−ＭＯＳトランジスタ６３のゲート幅は８Ｗとされ、Ｐ−ＭＯＳトランジスタ６４のゲート幅は１６Ｗとされている。すなわち、Ｐ−ＭＯＳトランジスタ６１は、Ｐ−ＭＯＳトランジスタ６０の２倍の大きさの電流を出力し、Ｐ−ＭＯＳトランジスタ６２は、Ｐ−ＭＯＳトランジスタ６０の４倍の大きさの電流を出力する。Ｐ−ＭＯＳトランジスタ６３は、Ｐ−ＭＯＳトランジスタ６０の８倍の大きさの電流を出力し、Ｐ−ＭＯＳトランジスタ６４は、Ｐ−ＭＯＳトランジスタ６０の１６倍の大きさの電流を出力する。
【００５９】
Ｎ−ＭＯＳトランジスタ６６は、ドレインがノードｎ１に接続され、ソースが低電位ライン３０２に接続され、ゲートが自身のドレイン（すなわちノードｎ１）に接続されるとともにＮ−ＭＯＳトランジスタ６７および７０のゲートに接続されている。Ｎ−ＭＯＳトランジスタ６７は、ソースが低電位ライン３０２に接続され、ドレインがＰ−ＭＯＳトランジスタ６８のドレインに接続されている。Ｐ−ＭＯＳトランジスタ６８は、ソースが高電位ライン３０１に接続され、ゲートが自身のドレインに接続されるとともにＰ−ＭＯＳトランジスタ６９のゲートに接続されている。
【００６０】
Ｐ−ＭＯＳトランジスタ６９のソースは高電位ライン３０１に接続されている。Ｐ−ＭＯＳトランジスタ６９のドレイン７１は、高電位側電流源３８Ｈ、４８Ｈの出力端子に相当する。Ｎ−ＭＯＳトランジスタ７０のソースは低電位ライン３０２に接続されている。Ｎ−ＭＯＳトランジスタ７０のドレイン７２は、低電位側電流源３８Ｌおよび４８Ｌの出力端子に相当する。
【００６１】
スイッチ７４、７５、７６、７７および７８は、それぞれ、反転コード生成回路２１０から供給される５ビットの反転コードＴＣＸのうち、対応するビットの値に基づいてオンオフする。すなわち、スイッチ７４は、反転コードＴＣＸの最下位ビットＴＣＸ＜０＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ７５は、反転コードＴＣＸの第２ビットＴＣＸ＜１＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ７６は、反転コードＴＣＸの第３ビットＴＣＸ＜２＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ７７は、反転コードＴＣＸの第４ビットＴＣＸ＜３＞の値が“０”のときオフ状態となり“１”のときオン状態となる。スイッチ７８は、反転コードＴＣＸの最上位ビットＴＣＸ＜４＞の値が“０”のときオフ状態となり“１”のときオン状態となる。
【００６２】
スイッチ７４、７５、７６、７７および７８が選択的にオン状態となることにより、Ｐ−ＭＯＳトランジスタ６０、６１、６２、６３および６４が選択的にオン状態となる。Ｐ−ＭＯＳトランジスタ６０、６１、６２、６３および６４のうち、オン状態とされたＰ−ＭＯＳトランジスタの各々から出力された電流は、ノードｎ１上で合流し、Ｎ−ＭＯＳトランジスタ６６に流れる。Ｐ−ＭＯＳトランジスタ６９およびＮ−ＭＯＳトランジスタ７０は、Ｎ−ＭＯＳトランジスタ６６に流れる電流Ｉａと同じ大きさの電流を出力する。
【００６３】
高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌを上記のように構成することで、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさは、反転コードＴＣＸの値に対して比例する。換言すれば、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさは、抵抗値設定コードＴＣの値に対して負の相関を有する。図１１に示す回路構成によれば、各電流源３８Ｈ、３８Ｌ、４８Ｈ、４８Ｌの出力電流の大きさを定める回路部分である基準電流源７３、Ｐ−ＭＯＳトランジスタ６５、スイッチ７４〜７８およびＰ−ＭＯＳトランジスタ６０〜６４が、各電流源で共有される。これにより、各電流源３８Ｈ、３８Ｌ、４８Ｈ、４８Ｌが、それぞれ、上記の回路部分を備える場合と比較して、回路規模を小さくすることができる。
【００６４】
高電位側スイッチ３９Ｈ、４９Ｈおよび低電位側スイッチ３９Ｌ、４９Ｌは、ＳＳＴドライバ３０のスイッチ３３、３４およびＳＳＴドライバ４０のスイッチ４３、４４のオンオフに連動してオンオフする。すなわち、図８に示すように、ＳＳＴドライバ３０のスイッチ３３がオン状態となる場合（このとき、スイッチ３４および４３はオフ状態、スイッチ４４はオン状態となり、ＳＳＴドライバ３０からハイレベルの出力信号が出力され、ＳＳＴドライバ４０からローレベルの出力信号が出力される）、高電位側スイッチ３９Ｈおよび低電位側スイッチ４９Ｌはオン状態、低電位側スイッチ３９Ｌおよび高電位側スイッチ４９Ｈはオフ状態となるように制御される。一方、ＳＳＴドライバ３０のスイッチ３３がオフ状態となる場合（このとき、スイッチ３４および４３はオン状態、スイッチ４４はオフ状態となり、ＳＳＴドライバ３０からローレベルの出力信号が出力され、ＳＳＴドライバ４０からハイレベルの出力信号が出力される）、高電位側スイッチ３９Ｈおよび低電位側スイッチ４９Ｌはオフ状態、低電位側スイッチ３９Ｌおよび高電位側スイッチ４９Ｈはオン状態となるように制御される。
【００６５】
図８に示すように、スイッチ３３、３９Ｈ、４４および４９Ｌがオン状態となり、スイッチ３４、３９Ｌ、４３および４９Ｈがオフ状態となる場合には、高電位側電流源３８Ｈから出力された電流は低電位側抵抗３７Ｌおよび受信回路の入力抵抗５１、５２に流れ込む。また、この場合、低電位側電流源４８Ｌは、高電位ライン３０１から高電位側抵抗４７Ｈを経由して流れる電流及び入力抵抗５１、５２を流れる電流を低電位ライン３０２に引き込む。一方、図８に示す状態に対して論理が反転した状態となる場合（すなわち、スイッチ３３、３９Ｈ、４４および４９Ｌがオフ状態となり、スイッチ３４、３９Ｌ、４３および４９Ｈがオン状態となる場合）には、高電位側電流源４８Ｈから出力された電流は低電位側抵抗４７Ｌおよび入力抵抗５１、５２に流れ込む。また、この場合、低電位側電流源３８Ｌは、高電位ライン３０１から高電位側抵抗３７Ｈを経由して流れる電流及び入力抵抗５１、５２を流れる電流を低電位ライン３０２に引き込む。
【００６６】
上記のように高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌによって電流供給を行うことで、電流供給がない場合と比較して、送信回路１４の出力振幅を大きくすることができる。高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌによる出力振幅の増大作用は、これらの電流源の出力電流が大きくなる程大きくなる。
【００６７】
以下において、本実施形態に係る送信回路１４の作用について説明する。コード生成回路２００は、電源投入後に実行されるキャリブレーションにおいて、抵抗値設定コードＴＣを導出し、導出した抵抗値設定コードＴＣを出力抵抗３５、４５に供給する。これにより、ＳＳＴドライバ３０および４０の出力インピーダンスが所定値（例えば５０Ω）となるように出力抵抗３５および４５の抵抗値が調整される。
【００６８】
ＰＶＴによって変動する高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値が小さくなる程、抵抗値設定コードＴＣの値は小さくなり、出力抵抗３５および４５の抵抗値は大きくなる。比較例に係る送信回路１４Ｄによれば、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値が小さくなる程、出力振幅は小さくなる。一方、本実施形態に係る送信回路１４では、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流は、抵抗値設定コードＴＣの値が小さくなる程、大きくなるので、これらの電流源による出力振幅の増大作用が大きくなる。
【００６９】
このように、本実施形態に係る送信回路１４によれば、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値が小さくなる程（すなわち、抵抗値設定コードＴＣに応じて設定される出力抵抗３５、４５の抵抗値が大きくなる程）、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌによる出力振幅の増大作用が大きくなる。従って、ＰＶＴによる抵抗値変動に伴う出力振幅の変動が、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌによって補償される。抵抗値設定コードＴＣに応じて設定される出力抵抗３５、４５の抵抗値が大きくなる程、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの電流値を大きくすることで、抵抗値変動に伴う出力振幅の変動を補償する効果を得ることができる。本実施形態に係る送信回路１４においては、抵抗値設定コードＴＣの各ビットの値を反転させた反転コードＴＣＸの値に比例する大きさの電流を、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌに出力させることで、補償効果を得ている。本実施形態に係る送信回路１４によれば、出力振幅の変動を補償する機能を有さない比較例に係る送信回路１４Ｄと比較して出力振幅の変動幅を小さくすることができる。
【００７０】
高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌを有さない、第４の比較例に係る送信回路１４Ｄ（図６参照）における出力振幅Ａは、下記の（１）式で表される。なお、出力振幅Ａは、正相側の出力端子３２に生ずる出力電圧ＶＯＵＴＰと、逆相側の出力端子４２に生ずる出力電圧ＶＯＵＴＮとの差（ＶＯＵＴＰ−ＶＯＵＴＮ）である差動電圧のpeak-to-peak値をいうものとする。
A=VDD×50Ω×tc/RLSB=VDD×tc/（tc+ka）  ・・・（１）
ここで、ｔｃは１０進数で表現された抵抗値設定コードＴＣの値である。出力抵抗３５、４５の抵抗値は、ｔｃに対して反比例する。ＲＬＳＢは、出力抵抗３５、４５を構成する可変抵抗回路における抵抗素子８０〜８４（図９参照）のうち、最小の抵抗値を有する抵抗素子８４の抵抗値であり、ＰＶＴによって±２０％程度変動する。ｋａは、ＰＶＴによって変動しない定数である。ここで、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値をＲａとした場合に下記の（２）式が成立するものとする。
Ra=（2／ka）×RLSB  ・・・（２）
また、ＳＳＴドライバ３０、４０の出力インピーダンスおよび受信回路１７Ａの入力抵抗５１、５２は、それぞれ、５０Ωに調整されるものとする。
【００７１】
（１）式に示されるように、比較例に係る送信回路１４Ｄの出力振幅Ａは、ｔｃと正の相関を持つ。ｋａ≫ｔｃの場合には、出力振幅Ａは、ｔｃに略比例する。すなわち、比較例に係る送信回路１４Ｄによれば、抵抗値設定コードＴＣの値に応じて出力振幅が増減するので、抵抗値設定コードＴＣの値によっては、出力振幅の大きさが規格から外れてしまう場合がある。
【００７２】
一方、開示の技術の実施形態に係る送信回路１４における出力振幅Ａは、下記の（３）式で表される。
A=VDD×tc/（tc+ka）+IO×100Ω×tcx  ・・・  （３）
ここで、Ｉ０は、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌを構成するＰ−ＭＯＳトランジスタ６０〜６４（図１１参照）のうち、ゲート幅の最も小さいＰ−ＭＯＳトランジスタ６０から出力される電流の値である。ｔｃｘは１０進数で表現された反転コードＴＣＸの値である。
【００７３】
（３）式の右辺の第１項は、ｔｃに対して正の相関を持つ。一方、（３）式の右辺の第２項は、ｔｃに対して負の相関を持つ。このように、本実施形態に係る送信回路１４は、出力振幅Ａが抵抗値設定コードＴＣの値ｔｃに対して正の相関を示す要素と負の相関を示す要素とを有するので、これらが相殺するように作用する。従って、抵抗値設定コードＴＣの値ｔｃに応じて変動する出力振幅の変動幅を、比較例に係る送信回路１４Ｄよりも小さくすることができる。
【００７４】
以下に、（３）式の導出過程について説明する。図１２は、送信回路１４を簡略化したモデル図である。図１２に示すモデルにおいて、受信回路１７Ａの入力抵抗５１、５２の抵抗値をそれぞれ５０Ω、出力抵抗３５、４５の抵抗値をそれぞれＲｔ、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌおよび４７Ｌの抵抗値をそれぞれＲａとする。また、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流をそれぞれＩｓとする。なお、図１２に示すモデルにおいてインダクタの抵抗および電流源の飽和は無視している。
【００７５】
送信回路１４は、差動回路であり、正相側と逆相側が対称であるので、図１３に示すように半回路で考えることができる。差動中点の電圧は常にＶＤＤ／２である。図１３に示すモデルにおいて、出力端子３２に生ずる出力電圧ＶＯを求める。
【００７６】
出力電圧ＶＯを求める際、各抵抗のアドミッタンスを用いると計算が容易となる。出力抵抗３５のアドミッタンスをＧt、高電位側抵抗３７Ｈおよび低電位側抵抗３７ＬのアドミッタンスをＧａ、抵抗値５０Ωの入力抵抗５１のアドミッタンスをＧ５０とすると、Ｇｔ、Ｇａ、Ｇ５０について下記の（４）〜（６）式が成立する。
Gt=1/Rt  ・・・（４）
Ga=1/Ra  ・・・（５）
G50=20mS  ・・・（６）
【００７７】
出力電圧ＶＯは、重ね合わせの定理を用いて算出することが可能である。すなわち、図１４Ａ、図１４Ｂおよび図１４Ｃに示す各状態において出力端子３２に生ずる出力電圧ＶＯ１、ＶＯ２およびＶＯ３を求め、これらを合算することで、出力電圧ＶＯを求めることが可能である。
【００７８】
図１４Ａは、電源電圧ＶＤＤによって出力端子３２に生ずる出力電圧ＶＯ１を算出する場合のモデル図である。このモデルでは、高電位側電流源３８Ｈを開放状態とし、差動中点を低電位ライン３０２に短絡する。出力電圧ＶＯ１は、下記の（７）式によって表される。
VO1=VDD(Gt+Ga)/(Gt+2Ga+G50）  ・・・（７）
【００７９】
図１４Ｂは、差動中点に生ずる電圧ＶＤＤ／２によって出力端子３２に生ずる出力電圧ＶＯ２を算出する場合のモデル図である。このモデルでは、高電位側電流源３８Ｈを開放状態とし、出力抵抗３５および高電位側抵抗３７Ｈの一端を低電位ライン３０２に短絡する。出力電圧ＶＯ２は、下記の（８）式によって表される。
VO2=VDD×G50/{2×(Gt+2Ga+G50)}  ・・・（８）
【００８０】
図１４Ｃは、高電位側電流源３８Ｈから出力される電流Ｉｓによって出力端子３２に生ずる出力電圧ＶＯ３を算出する場合のモデル図である。このモデルでは、出力抵抗３５および高電位側抵抗３７Ｈの一端と、差動中点とを低電位ライン３０２に短絡する。出力電圧ＶＯ３は、下記の（９）式によって表される。
VO3=Is（Gt+2Ga+G50）  ・・・（９）
【００８１】
出力電圧Ｖｏは、下記の（１０）式によって表される。
VO=VO1+VO2+VO3＝VDD/2+VDD/2×Gt/(Gt+2Ga+G50)+Is(Gt+2Ga+G50)  ・・・（１０）
出力インピーダンスが５０Ωに調整されると仮定すると、下記の（１１）式が成立する。
Gt+2Ga=G50=20mS  ・・・（１１）
この場合、（１０）式から下記の（１２）式が導かれる。
VO-VDD/2=VDD/4×Gt/20mS+Is×25Ω  ・・・（１２）
【００８２】
送信回路１４の出力振幅Ａは、下記の（１３）式によって表される。
A=4×(VO-VDD/2)=VDD×Gt/20mS+Is×100Ω  ・・・（１３）
【００８３】
ここで、ＧｔおよびＧａを下記の（１４）式および（１５）式のように定義する。
Gt=1/Rt=tc/RLSB  ・・・（１４）
Ga=1/Ra=1/{(2/Ka)×RLSB｝  ・・・（１５）
（１１）式、（１４）式および（１５）式に基づいて（１３）式を変形すると、下記の（１６）式が導かれる。
A=VDD×tc/(tc+ka)+Is×100Ω  ・・・（１６）
（１６）式は、（３）式と一致する。
【００８４】
図１５は、本実施形態に係る送信回路１４と、比較例に係る送信回路１４Ｄ（図６参照）とのそれぞれについて、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値が変動した場合の出力振幅の変動を計算によって求めた結果を示す表である。ここでは、（３）式におけるＶＤＤを１Ｖ、ＩＯを１００μＡ、Ｋａを２とした。また、ＳＳＴドライバ３０、４０の出力インピーダンスをそれぞれ５０Ωに調整する場合について計算を行った。高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値Ｒａおよび出力抵抗３５、４５を構成する抵抗素子８４の抵抗値ＲＬＳＢが１０００Ωを中心として±３０％変動した場合について計算を行った。なお、出力抵抗３５、４５を構成する他の抵抗素子８０〜８４の抵抗値も±３０％変動するものとする。
【００８５】
図１５に示すように、比較例に係る送信回路１４Ｄでは、抵抗値設定コードＴＣの値ｔｃの増加に伴って出力振幅が大きくなり、出力振幅の変動幅は６６ｍＶ（０．８５７Ｖ〜０．９２３Ｖ）となった。一方、本実施形態に係る送信回路１４では、出力振幅の変動幅は１３ｍＶ（０．９５２Ｖ〜０．９６５Ｖ）となった。このように、本実施形態に係る送信回路１４によれば、抵抗値変動に伴う出力振幅の変動を、比較例に係る送信回路１４Ｄよりも小さくすることができる。
【００８６】
以上の説明から明らかなように、開示の技術の実施形態に係る送信回路１４の出力振幅は、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌによって所望の大きさに調整される。また、出力抵抗３５、４５が可変抵抗で構成され、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値がＰＶＴによって変動した場合でも、出力インピーダンスの抵抗値が所定値となるように出力抵抗３５、４５の抵抗値が調整される。高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさは抵抗値設定コードＴＣの関数とされる。より具体的には、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさは、抵抗値設定コードＴＣの値を反転させた反転コードＴＣＸの値に比例にする。すなわち、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさは、抵抗値設定コードＴＣに応じて設定される出力抵抗３５、４５の抵抗値が大きくなる程大きくなるように設定される。これにより、ＰＶＴによる高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌの抵抗値変動に伴う出力振幅の変動が、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌによって補償される。送信回路１４においては、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌは、固定抵抗で構成されているので、これらの抵抗を可変抵抗で構成した第３の比較例に係る送信回路１４Ｃ（図５参照）と比較して回路面積を小さくすることができる。このように、開示の技術の実施形態に係る送信回路１４によれば、回路面積の増大を抑制しつつ抵抗値変動に伴う出力振幅および出力インピーダンスの変動を抑制することが可能となる。
【００８７】
また、本実施形態に係る送信回路１４によれば、出力振幅の変動を補償する高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさを、反転コードＴＣＸで設定しているので、簡便な構成でありながら、実使用上十分な補償効果を得ることができる。このような、方式によれば、第３の比較例に係る送信回路１４Ｃ（図５参照）のように、抵抗値の調整を２次元で行う場合と比較して処理が容易となる。
【００８８】
なお、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさを、反転コードＴＣＸによらず設定することも可能である。例えば、出力電流Ｉｓの大きさが下記の（１７）式を満たすように高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌを構成してもよい。
Is=-tc/(tc+ka)×IO+C  ・・・（１７）
ここでＣは定数である。高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流の大きさを、（１７）式に従って設定することで、出力振幅の変動を完全に補償することができる。
【００８９】
また、本実施形態では、コード生成回路２００が抵抗値設定コードＴＣを生成する場合を例示したが、この態様に限定されるものではない。例えば、ウエハ検査時において送信回路１４の出力インピーダンスまたはこれに相当する複製抵抗の抵抗値を測定し、測定結果に応じて算出された抵抗値設定コードＴＣを半導体集積回路１０内のレジスタに書き込むようにしてもよい。この場合、出力抵抗３５、４５の抵抗値は、上記レジスタに書き込まれた抵抗値設定コードＴＣに基づいて設定される。
【００９０】
また、本実施形態では、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌを１セットのみ備える構成を例示したがこの態様に限定されるものではない。送信回路１４は、高電位側抵抗３７Ｈ、４７Ｈおよび低電位側抵抗３７Ｌ、４７Ｌからなる抵抗セットを複数備え、所望の抵抗セットを適宜選択し得るように構成されていてもよい。抵抗セット間で抵抗値を互いに異ならせることにより、抵抗セットの選択により出力振幅の大きさを切り替えることが可能となる。
【００９１】
また、本実施形態では、差動伝送方式でデータを送信する送信回路に開示の技術を適用する場合を例示したが、シングルエンド方式でデータを送信する送信回路に開示の技術を適用することも可能である。
【００９２】
また、本実施形態では、出力抵抗３５、４５の抵抗値は、抵抗値設定コードＴＣの値に対して反比例するものとされているが、この態様に限定されるものではない。出力抵抗３５、４５の抵抗値は、抵抗値設定コードＴＣの値に対して正の相関を有していてもよく、例えば、抵抗値設定コードＴＣの値に対して比例していてもよい。この場合、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの電流値が、抵抗値設定コードＴＣの値に対して正の相関を有するように各電流源の電流値が設定される。例えば、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの電流値が、抵抗値設定コードＴＣの値に対して比例していてもよい。すなわち、抵抗値設定コードＴＣによって設定される出力抵抗３５、４５の抵抗値が大きくなる程、高電位側電流源３８Ｈ、４８Ｈおよび低電位側電流源３８Ｌ、４８Ｌの出力電流を大きくすることで、出力振幅の変動を補償する効果を得ることができる。
【００９３】
また、本実施形態では、出力抵抗３５、４５を可変抵抗回路（図９参照）で構成し、抵抗素子８０〜８４の組み合わせによって抵抗値を変化させる場合について例示したが、この態様に限定されるものではない。
【００９４】
図１６は、出力抵抗３５を可変抵抗回路で構成しない場合におけるＳＳＴドライバ３０の構成の一例を示す図である。図１６に示すように、ＳＳＴドライバ３０は、複数のドライバユニット１００を含んで構成されていてもよい。ドライバユニット１００の各々は、直列接続された４つのトランジスタ（Ｐ−ＭＯＳトランジスタ１１０、１１１およびＮ−ＭＯＳトランジスタ１１２、１１３）と、単位出力抵抗１１４と、を有する。
【００９５】
Ｐ−ＭＯＳトランジスタ１１０は、ソースが高電位ライン３０１に接続され、ドレインがＰ−ＭＯＳトランジスタ１１１のソースに接続され、ゲートがＮＯＴゲート１２０の出力端子に接続されている。Ｐ−ＭＯＳトランジスタ１１１は、ドレインがＮ−ＭＯＳトランジスタ１１２のドレインに接続されるとともに単位出力抵抗１１４を介して出力端子３２に接続されている。Ｐ−ＭＯＳトランジスタ１１１のゲートは、Ｎ−ＭＯＳトランジスタ１１２のゲートともに入力端子３１に接続されている。Ｎ−ＭＯＳトランジスタ１１２のソースは、Ｎ−ＭＯＳトランジスタ１１３のドレインに接続されている。Ｎ−ＭＯＳトランジスタ１１３は、ソースが低電位ライン３０２に接続され、ゲートがＮＯＴゲート１２０の入力端子に接続されるとともに、抵抗値設定コードＴＣが入力されるコード入力端子１３０に接続されている。
【００９６】
ＳＳＴドライバ３０は、単一のドライバユニット１００で構成される単一ユニット１４０Ａと、並列接続された複数のドライバユニット１００で構成される並列ユニット１４０Ｂおよび１４０Ｃとを有する。本実施形態において、並列ユニット１４０Ｂは並列接続された２つのドライバユニット１００を含み、並列ユニット１４０Ｃは並列接続された４つのドライバユニット１００を含む。
【００９７】
単一ユニット１４０Ａ、並列ユニット１４０Ｂおよび１４０Ｃにおいて、Ｐ−ＭＯＳトランジスタ１１１およびＮ−ＭＯＳトランジスタ１１２のゲートが共通の入力端子３１に接続され、単位出力抵抗１１４の一端が共通の出力端子３２に接続されている。一方、単一ユニット１４０Ａ、並列ユニット１４０Ｂおよび１４０Ｃには、それぞれ、独立したコード入力端子１３０が接続されている。単一ユニット１４０Ａには、コード入力端子１３０を介して抵抗値設定コードＴＣの第１ビットＴＣ＜０＞が入力される。並列ユニット１４０Ｂには、コード入力端子１３０を介して抵抗値設定コードＴＣの第２ビットＴＣ＜１＞が入力される。並列ユニット１４０Ｃには、コード入力端子１３０を介して抵抗値設定コードＴＣの第３ビットＴＣ＜２＞が入力される。なお、図１６においては、抵抗値設定コードＴＣが３ビットである場合の構成が例示されているが、抵抗値設定コードＴＣのビット数が３ビットよりも大きい場合には、ビット数に応じて並列ユニットを増設すればよい。
【００９８】
各ユニット１４０Ａ、１４０Ｂ、１４０Ｃは、コード入力端子１３０を介して供給される抵抗値設定コードＴＣの対応するビットの値が“１”のときＰ−ＭＯＳトランジスタ１１０およびＮ−ＭＯＳトランジスタ１１３がオン状態となり機能が有効となる。一方、各ユニット１４０Ａ、１４０Ｂ、１４０Ｃは、コード入力端子１３０を介して供給される抵抗値設定コードＴＣの対応するビットの値が“０”のときＰ−ＭＯＳトランジスタ１１０およびＮ−ＭＯＳトランジスタ１１３がオフ状態となり機能が無効となる。
【００９９】
このように、抵抗値設定コードＴＣによって単一ユニット１４０Ａ、並列ユニット１４０Ｂおよび１４０Ｃの有効および無効を設定することで、ＳＳＴドライバ３０において相互に並列接続されるドライバユニット１００の数を変化させることができる。これにより、ＳＳＴドライバ３０の出力インピーダンスを抵抗値設定コードＴＣによって設定することが可能となる。図１６に示す構成によれば、ＳＳＴドライバ３０の出力インピーダンスの抵抗値は、抵抗値設定コードＴＣの値に対して反比例する。なお、逆相側のＳＳＴドライバ４０も、ＳＳＴドライバ３０と同様に構成される。
【０１００】
図１７および図１８は、ドライバユニットの他の構成を示す図である。図１７および図１８に示すドライバユニット１００Ａおよび１００Ｂにおいて、図１６に示すドライバユニット１００と同一または対応する構成要素には同一の参照符号を付与し、重複する説明を省略する。
【０１０１】
図１７に示すように、ドライバユニット１００Ａは、Ｐ−ＭＯＳトランジスタ１１０とＰ−ＭＯＳトランジスタ１１１との間に単位出力抵抗１１４Ｈを有し、Ｎ−ＭＯＳトランジスタ１１２とＮ−ＭＯＳトランジスタ１１３との間に単位出力抵抗１１４Ｌを有する。
【０１０２】
一方、図１８に示すように、ドライバユニット１００Ｂは、高電位ライン３０１と低電位ライン３０２との間で直列接続されたＰ−ＭＯＳトランジスタ１１１とＮ−ＭＯＳトランジスタ１１２とを含む。Ｐ−ＭＯＳトランジスタ１１１のゲートは、ＯＲゲート１５１の出力端子に接続され、Ｎ−ＭＯＳトランジスタ１１２のゲートは、ＡＮＤゲート１５２の出力端子に接続されている。Ｐ−ＭＯＳトランジスタ１１１およびＮ−ＭＯＳトランジスタ１１２の接続点は、単位出力抵抗１１４を介して出力端子３２に接続されている。入力端子３１は、ＯＲゲート１５１の一方の入力端子に接続されるとともにＡＮＤゲート１５２の一方の入力端子に接続されている。コード入力端子１３０は、ＯＲゲート１５１の他方の入力端子にＮＯＴゲート１５０を介して接続されるとともにＡＮＤゲート１５２の他方の入力端子に接続されている。
【０１０３】
ドライバユニット１００Ａおよび１００Ｂは、図１６に示すドライバユニット１００と同様に機能する。図１６に示すドライバユニット１００を、ドライバユニット１００Ａまたはドライバユニット１００Ｂに置き換えてＳＳＴドライバ３０および４０を構成することが可能である。
【０１０４】
なお、送信回路１４は、開示の技術における送信回路の一例である。ＳＳＴドライバ３０および４０は、開示の技術におけるドライバの一例である。出力抵抗３５および４５は、開示の技術における出力抵抗の一例である。出力端子３２および４２は開示の技術における出力端子の一例である。高電位側抵抗３７Ｈおよび４７Ｈは開示の技術における高電位側抵抗の一例である。低電位側抵抗３７Ｌおよび４７Ｌは開示の技術における低電位側抵抗の一例である。高電位側電流源３８Ｈおよび４８Ｈは、開示の技術における高電位側電流源の一例である。低電位側電流源３８Ｌおよび４８Ｌは、開示の技術における低電位側電流源の一例である。高電位側スイッチ３９Ｈおよび４９Ｈは、開示の技術における高電位側スイッチの一例である。低電位側スイッチ３９Ｌおよび４９Ｌは、開示の技術における低電位側スイッチの一例である。抵抗値設定コードＴＣは、開示の技術における入力コードの一例である。反転コードＴＣＸは開示の技術における反転コードの一例である。コード生成回路２００は、開示の技術におけるコード生成回路の一例である。反転コード生成回路２１０は、開示の技術における反転コード生成回路の一例である。半導体集積回路１０は、開示の技術における半導体集積回路の一例である。演算処理回路１１は、開示の技術における処理回路の一例である。パラレル−シリアル変換回路１３は、開示の技術における変換回路の一例である。
【０１０５】
以上の実施形態に関し、更に以下の付記を開示する。
【０１０６】
（付記１）
入力コードに応じた抵抗値に設定される出力抵抗を有し、入力信号に応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第１の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第１の電圧より低い第２の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含む
送信回路。
【０１０７】
（付記２）
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定される
付記１に記載の送信回路。
【０１０８】
（付記３）
前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
付記１または付記２に記載の送信回路。
【０１０９】
（付記４）
正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
付記３に記載の送信回路。
【０１１０】
（付記５）
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
付記１から付記４のいずれか１つに記載の送信回路。
【０１１１】
（付記６）
前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
付記１から付記５のいずれか１項に記載の送信回路。
【０１１２】
（付記７）
前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む付記６に記載の送信回路。
【０１１３】
（付記８）
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタを含む
付記１から付記７のいずれか１つに記載の送信回路。
【０１１４】
（付記９）
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタと、前記一対のトランジスタに接続された単位出力抵抗と、を各々が有する複数のドライバユニットを含み、
前記複数のドライバユニットのうち、相互に並列接続されるドライバユニットの数が前記入力コードに応じて設定される
付記１から付記８のいずれか１つに記載の送信回路。
【０１１５】
（付記１０）
前記コード生成回路は、
前記出力抵抗の複製を含み、入力コードに応じた抵抗値に設定される複製抵抗と、
所定の抵抗値を有する基準抵抗と、
前記複製抵抗の抵抗値が前記基準抵抗の抵抗値に近似する入力コードを探索する探索部と、
を含む付記７に記載の送信回路。
【０１１６】
（付記１１）
処理を実行し、前記処理の結果をパラレルデータとして出力する処理回路と、
前記処理回路から出力されたパラレルデータをシリアルデータに変換して出力する変換回路と、
前記変換回路から出力されたシリアルデータに応じた出力信号を外部に送信する送信回路と、
を含む半導体集積回路であって、
前記送信回路は、
入力コードに応じた抵抗値に設定される出力抵抗を有し、前記シリアルデータに応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第１の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第１の電圧よりも低い第２の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含む
半導体集積回路。
【０１１７】
（付記１２）
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定される
付記１１に記載の半導体集積回路。
【０１１８】
（付記１３）
前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
付記１１または付記１２に記載の半導体集積回路。
【０１１９】
（付記１４）
正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
付記１３に記載の半導体集積回路。
【０１２０】
（付記１５）
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
付記１１から付記１４のいずれか１つに記載の半導体集積回路。
【０１２１】
（付記１６）
前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
付記１１から付記１５のいずれか１つに記載の半導体集積回路。
【０１２２】
（付記１７）
前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む付記１６に記載の半導体集積回路。
【０１２３】
（付記１８）
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタを含む
付記１１から付記１７のいずれか１つに記載の半導体集積回路。
【０１２４】
（付記１９）
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタと、前記一対のトランジスタに接続された単位出力抵抗と、を各々が有する複数のドライバユニットを含み、
前記複数のドライバユニットのうち、相互に並列接続されるドライバユニットの数が前記入力コードに応じて設定される
付記１１から付記１８のいずれか１つに記載の半導体集積回路。
【０１２５】
（付記２０）
前記コード生成回路は、
前記出力抵抗の複製を含み、入力コードに応じた抵抗値に設定される複製抵抗と、
所定の抵抗値を有する基準抵抗と、
前記複製抵抗の抵抗値が前記基準抵抗の抵抗値に近似する入力コードを探索する探索部と、
を含む付記１７に記載の半導体集積回路。
【符号の説明】
【０１２６】
１０  半導体集積回路
１１  演算処理回路
１３  パラレル−シリアル変換回路
１４  送信回路
３０、４０  ＳＳＴドライバ
３１、４１  入力端子
３２、４２  出力端子
３５、４５  出力抵抗
３７Ｈ、４７Ｈ  高電位側抵抗
３７Ｌ、４７Ｌ  低電位側抵抗
３８Ｈ、４８Ｈ  高電位側電流源
３８Ｌ、４８Ｌ  低電位側電流源
３９Ｈ、４９Ｈ  高電位側電流源
３９Ｌ、４９Ｌ  低電位側電流源
１００、１００Ａ、１００Ｂ  ドライバユニット
２００  コード生成回路
２１０  反転コード生成回路
【図１】
0006464638.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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