(57)【特許請求の範囲】
【請求項１】
交流電圧が供給される第１のラインと第２のラインに接続され、前記交流電圧の位相が零度となるタイミングを検知し、検知信号を出力するゼロクロス検知回路であって、
前記検知信号を出力する出力回路と、
前記出力回路に直列に接続され、供給される前記交流電圧に応じて駆動するスイッチング素子と、
前記スイッチング素子を駆動するための電界効果トランジスタであってボディダイオードを備えた電界効果トランジスタと、
前記出力回路及び前記スイッチング素子に並列に接続された回路であって、直列に接続されたダイオードとコンデンサとを備え、供給される前記交流電圧から前記スイッチング素子を駆動するための所定の直流電圧を生成する生成回路と、
前記生成回路に並列に接続され、前記生成回路により生成される前記所定の直流電圧を所定の電圧値に制限するためのツェナーダイオードと、を有し、
前記出力回路及び前記スイッチング素子は、前記生成回路のコンデンサと並列に接続されており、
前記電界効果トランジスタと前記ツェナーダイオードは直列に接続されており、
前記電界効果トランジスタのソース端子は、第１の抵抗に接続され、前記電界効果トランジスタのゲート端子は、前記コンデンサに接続され、前記電界効果トランジスタのドレイン端子は、前記スイッチング素子の制御端子及び前記ツェナーダイオードのカソード端子に接続され、前記ツェナーダイオードのアノード端子は、前記第２のラインに接続されており、
前記出力回路は、前記スイッチング素子のオン又はオフに応じて、ハイレベル又はローレベルの前記検知信号を出力することを特徴とするゼロクロス検知回路。
【請求項２】
前記第１のラインと前記第２のラインの少なくとも一方のラインと、前記電界効果トランジスタとの接続を遮断するスイッチ手段を備えることを特徴とする請求項１に記載のゼロクロス検知回路。
【請求項３】
前記スイッチ手段は、リレー、トランジスタ、電界効果トランジスタ、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項２に記載のゼロクロス検知回路。
【請求項４】
前記第１の抵抗は、一端を前記スイッチ手段に接続され、他端を前記電界効果トランジスタ及び前記生成回路に接続されていることを特徴とする請求項２又は３に記載のゼロクロス検知回路。
【請求項５】
交流電源から所定の直流電圧を生成する電源装置であって、
請求項２乃至４のいずれか１項に記載のゼロクロス検知回路を有することを特徴とする電源装置。
【請求項６】
前記電源装置は、制御部を有し、
前記制御部は、前記スイッチ手段をオン又はオフすることにより、前記ゼロクロス検知回路への電力供給又は遮断を行うことを特徴とする請求項５に記載の電源装置。
【請求項７】
記録材に画像形成を行う画像形成手段と、
前記画像形成手段を制御するコントローラと、
請求項５に記載の電源装置と、
を備え、
前記コントローラは、前記スイッチ手段をオン又はオフすることにより、前記ゼロクロス検知回路への電力供給又は遮断を行うことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電圧の電圧位相が零度となるタイミングを検知するゼロクロス検知回路、ゼロクロス検知回路を備えた電源装置、及び画像形成装置に関する。
【背景技術】
【０００２】
従来、入力される交流電源の電圧位相が零度となるタイミングを検知するために、ゼロクロス検知回路が使用されている。図５は、従来のゼロクロス検知回路２００を含む電源装置の回路構成を示す回路図である。電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも高い場合には、ゼロクロス検知信号ＺＥＲＯＸはハイ（Ｈｉｇｈ）レベルとなる。一方、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも低い場合には、ゼロクロス検知信号ＺＥＲＯＸは、ロー（Ｌｏｗ）レベルとなる。ゼロクロス検知回路２００の回路動作により、ゼロクロス検知信号ＺＥＲＯＸの出力パルスの立ち上がり、立ち下がりタイミングは、入力される交流電圧の位相が零度となるゼロクロスタイミングに同期する。
【０００３】
ところで、一般に端子雑音対策として、ダイオードＤ２〜Ｄ５により構成される全波整流回路の低電圧出力側の端子ＶＬ、又は高電圧出力側の端子ＶＨとＧＮＤとの間に、数１０００ｐＦ程度のコンデンサＣ３（いわゆる「Ｙコンデンサ」）が設けられる。これにより、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より低いにもかかわらず、トランジスタＱ１がオン状態となり、ゼロクロス検知信号ＺＥＲＯＸがハイレベルのままとなる。その結果、入力される交流電圧の位相が零度となったにもかかわらず、ゼロクロス検知信号ＺＥＲＯＸが立ち下がらず、入力される交流電圧のゼロクロスタイミングと同期しないという課題が生じる。
【０００４】
そこで、この課題を解決するため、例えば特許文献１には、図６（ａ）に示すスイッチング電源回路１０１及びゼロクロス検知回路２０１が開示されている。図６（ａ）の回路では、ゼロクロス検知回路２０１は、図５のように低電圧出力側の端子ＶＬには接続せず、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２の間に接続されている。その結果、ダイオードＤ４によって逆バイアスされるため、コンデンサＣ３には電流は流れない。従って、トランジスタＱ１のベース端子−エミッタ端子間に電流は流れないため、ゼロクロス検知信号ＺＥＲＯＸの立ち上がり、立ち下がりのタイミングがゼロクロスタイミングと同期することになる。更に、例えば特許文献１には、上述した課題を解決するため、図６（ｂ）に示すスイッチング電源回路１０２及びゼロクロス検知回路２０２が開示されている。図６（ｂ）では、電圧ラインＬＩＮＥ１から供給される交流電圧をダイオードＤ１とコンデンサＣ１で半波整流し、平滑して直流電圧Ｖｃｃが生成されている。これにより、ゼロクロス検知信号ＺＥＲＯＸは、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より高い場合にはハイレベルとなり、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より低い場合には、ローレベルとなる。なお、上述した図５、図６の回路図の詳細な説明は後述する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した図６（ａ）では、ゼロクロス検知回路２０１を動作させるための電圧を生成するために、トランスＴ１に補助巻線Ｔ１ｈを設ける必要があり、そのため、コストが増大するという課題がある。また、図６（ｂ）のゼロクロス検知回路２０２では、ダイオードＤ１やダイオードＤ７のアノード端子には、逆バイアス時に、交流電源の電圧がそのまま印加される。そのため、逆耐圧の高いダイオードを用いる必要があり、コストが増大するという課題がある。更に、図６（ａ）、（ｂ）では、トランジスタＱ１がオン状態のときは、コンデンサＣ１に蓄積された電荷が消費され、一方、トランジスタＱ１がオフ状態のときには、フォトカプラＰＣ１がオン状態となるため、コンデンサＣ１に蓄積された電荷が消費される。そのため、トランジスタＱ１のオン・オフ状態に関係なく、コンデンサＣ１には十分な容量を有するコンデンサを用いる必要があり、部品のサイズが大きくなったり、コストが増大したりするという課題がある。
【０００７】
本発明はこのような状況のもとでなされたもので、安価な回路構成で、ゼロクロス検知を精度よく行うことを目的とする。
【課題を解決するための手段】
【０００８】
前述の課題を解決するために、本発明は、以下の構成を備える。
【０００９】
（１）交流電圧が供給される第１のラインと第２のラインに接続され、前記交流電圧の位相が零度となるタイミングを検知し、検知信号を出力するゼロクロス検知回路であって、前記検知信号を出力する出力回路と、前記出力回路に直列に接続され、供給される前記交流電圧に応じて駆動するスイッチング素子と、前記スイッチング素子を駆動するための電界効果トランジスタであってボディダイオードを備えた電界効果トランジスタと、前記出力回路及び前記スイッチング素子に並列に接続された回路であって、直列に接続されたダイオードとコンデンサとを備え、供給される前記交流電圧から前記スイッチング素子を駆動するための所定の直流電圧を生成する生成回路と、前記生成回路に並列に接続され、前記生成回路により生成される前記所定の直流電圧を所定の電圧値に制限するためのツェナーダイオードと、を有し、前記出力回路及び前記スイッチング素子は、前記生成回路のコンデンサと並列に接続されており、前記電界効果トランジスタと前記ツェナーダイオードは直列に接続されており、前記電界効果トランジスタのソース端子は、第１の抵抗に接続され、前記電界効果トランジスタのゲート端子は、前記コンデンサに接続され、前記電界効果トランジスタのドレイン端子は、前記スイッチング素子の制御端子及び前記ツェナーダイオードのカソード端子に接続され、前記ツェナーダイオードのアノード端子は、前記第２のラインに接続されており、前記出力回路は、前記スイッチング素子のオン又はオフに応じて、ハイレベル又はローレベルの前記検知信号を出力することを特徴とするゼロクロス検知回路。
（２）交流電源から所定の直流電圧を生成する電源装置であって、請求項２乃至４のいずれか１項に記載のゼロクロス検知回路を有することを特徴とする電源装置。
（３）記録材に画像形成を行う画像形成手段と、前記画像形成手段を制御するコントローラと、請求項５に記載の電源装置と、を備え、前記コントローラは、前記スイッチ手段をオン又はオフすることにより、前記ゼロクロス検知回路への電力供給又は遮断を行うことを特徴とする画像形成装置。
【発明の効果】
【００１２】
本発明によれば、安価な回路構成で、ゼロクロス検知を精度よく行うことができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１のゼロクロス検知回路を含む回路構成を示す図
【図２】実施例１のゼロクロス検知回路の各部の電圧・電流波形を示す図
【図３】実施例２のゼロクロス検知回路を含む回路構成を示す図
【図４】実施例３の画像形成装置の模式図
【図５】従来例のゼロクロス検知回路を含む回路構成を示す図
【図６】従来例のゼロクロス検知回路を含む回路構成を示す図
【発明を実施するための形態】
【００１４】
まず、後述する実施例のゼロクロス検知回路との比較のために、従来のゼロクロス検知回路の構成及び動作について、図を参照して説明する。
【００１５】
［従来のゼロクロス検知回路の構成と動作］
図５は、従来のゼロクロス検知回路を含む電源装置の回路構成を示す回路図である。図５において、スイッチング電源回路１００は、ダイオードＤ２、Ｄ３、Ｄ４、Ｄ５、Ｄ７、コンデンサＣ２、Ｃ３、Ｃ４、ＰＷＭモジュールＵ１、電界効果トランジスタ（以下、ＦＥＴという）Ｑ２、抵抗Ｒ４、トランスＴ１から構成される。また、トランスＴ１は、一次巻線Ｔ１ｐ、二次巻線Ｔ１ｓ、補助巻線Ｔ１ｈを有している。スイッチング電源回路１００は、交流電源から交流電圧が入力される電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２、及びグランド電位ＧＮＤを有している。一般に、電圧ラインＬＩＮＥ１及び電圧ラインＬＩＮＥ２から入力される交流電圧は、グランド電位ＧＮＤを電圧振幅の中心とし、各々１８０°の位相差を持つ正弦波電圧である。
【００１６】
ダイオードＤ２、Ｄ３、Ｄ４、Ｄ５から構成されるダイオードブリッジは、電圧ラインＬＩＮＥ１−電圧ラインＬＩＮＥ２間の交流電圧を全波整流する。コンデンサＣ２は、ダイオードブリッジから出力された全波整流電圧を平滑し、平滑された電圧はトランスＴ１の一次巻線Ｔ１ｐを介して、ＦＥＴ  Ｑ２のドレイン端子に入力される。ＦＥＴ  Ｑ２のスイッチング制御を行うＰＷＭモジュールＵ１は、抵抗Ｒ６とツェナーダイオードＺＤ１を介して入力される電圧により起動され、ＦＥＴ  Ｑ２をスイッチングする。これにより、トランスＴ１の二次巻線Ｔ１ｓ及び補助巻線Ｔ１ｈにパルス電圧が誘起される。
【００１７】
二次巻線Ｔ１ｓに誘起されたパルス電圧は、ダイオードＤ７によって整流され、コンデンサＣ４によって平滑化され、直流電圧である出力電圧Ｖｏｕｔが出力される。一方、トランスＴ１の補助巻線Ｔ１ｈに誘起されたパルス電圧は、ダイオードＤ６及びコンデンサＣ１によって整流、平滑化されて、直流電圧Ｖｃｃが生成され、生成された直流電圧Ｖｃｃは、ＰＷＭモジュールＵ１に供給される。ＰＷＭモジュールＵ１は、直流電圧Ｖｃｃが供給されると、上述した抵抗Ｒ６、ツェナーダイオードＺＤ１を介して入力される電圧の使用を中止し、以後は、直流電圧Ｖｃｃを用いて、制御動作を継続する。
【００１８】
次に、ゼロクロス検知回路２００は、ダイオードＤ１、Ｄ６、抵抗Ｒ１、Ｒ２、Ｒ３、トランジスタＱ１、フォトカプラＰＣ１、コンデンサＣ１から構成される。ダイオードＤ１には、交流電源の一方の電圧ラインＬＩＮＥ１から交流電圧が入力される。トランジスタＱ１のエミッタ端子は、ダイオードＤ２、Ｄ３、Ｄ４、Ｄ５で構成される全波整流回路の低電圧出力側の端子ＶＬに接続されている。
【００１９】
電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも高い場合には、電圧ラインＬＩＮＥ１→ダイオードＤ１→抵抗Ｒ１→トランジスタＱ１のベース端子→トランジスタＱ１のエミッタ端子→ダイオードＤ４→電圧ラインＬＩＮＥ２に電流が流れる。すると、トランジスタＱ１はオン状態となり、フォトカプラＰＣ１内のＬＥＤの端子間の電位差がほぼ０Ｖとなり、ＬＥＤは非導通状態となって、フォトカプラＰＣ１内のフォトトランジスタはオフ状態となる。フォトカプラＰＣ１内のフォトトランジスタのコレクタ端子は、抵抗Ｒ５を介して出力電圧Ｖｏｕｔにプルアップされているため、ゼロクロス検知信号ＺＥＲＯＸはハイ（Ｈｉｇｈ）レベルとなる。
【００２０】
一方、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも低い場合には、電圧ラインＬＩＮＥ２→ダイオードＤ４→抵抗Ｒ２→抵抗Ｒ１→ダイオードＤ１→電圧ラインＬＩＮＥ１の経路で、ダイオードＤ４とダイオードＤ１が逆バイアスされる。そのため、トランジスタＱ１のベース端子−エミッタ端子間には電流は流れず、トランジスタＱ１はオフ状態となる。すると、フォトカプラＰＣ１内のＬＥＤのアノード端子に抵抗Ｒ３を介して直流電圧Ｖｃｃが印加され、ＬＥＤは導通状態となって発光し、これにより、フォトカプラＰＣ１内のフォトトランジスタがオン状態となる。その結果、ゼロクロス検知信号ＺＥＲＯＸは、ロー（Ｌｏｗ）レベルとなる。このように、ゼロクロス検知回路２００の回路動作により、ゼロクロス検知信号ＺＥＲＯＸの出力パルスの立ち上がり、立ち下がりは、入力される交流電圧の位相が零度となるタイミング（以下、ゼロクロスタイミングという）に同期する。
【００２１】
ところで、一般に端子雑音対策として、ダイオードＤ２〜Ｄ５により構成される全波整流回路の低電圧出力側の端子ＶＬ、又は高電圧出力側の端子ＶＨとＧＮＤとの間に、数１０００ｐＦ程度のコンデンサ（いわゆる「Ｙコンデンサ」）が設けられる。図５において、全波整流回路の低電圧出力側の端子ＶＬに接続されているコンデンサＣ３が、Ｙコンデンサに相当する。コンデンサＣ３を設けることにより、ゼロクロス検知回路２００の出力信号ＺＥＲＯＸに影響を及ぼすことが知られている。具体的には電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より低い場合でも、電圧ラインＬＩＮＥ１→ダイオードＤ１→抵抗Ｒ１→トランジスタＱ１のベース端子→トランジスタＱ１のエミッタ端子→コンデンサＣ３→ＧＮＤの経路で、電流が流れる。これにより、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より低いにもかかわらず、トランジスタＱ１がオン状態となり、ゼロクロス検知信号ＺＥＲＯＸがハイレベルのままとなる。その結果、入力される交流電圧の位相が零度となったにもかかわらず、ゼロクロス検知信号ＺＥＲＯＸが立ち下がらず、入力される交流電圧のゼロクロスタイミングと同期しないという課題が生じる。
【００２２】
［課題への対策を行ったゼロクロス検知回路（その１）］
図６（ａ）は、上述したゼロクロス検知信号ＺＥＲＯＸが交流電圧のゼロクロスタイミングと同期しないという課題を解決する、スイッチング電源回路１０１及びゼロクロス検知回路２０１の回路構成である。図６（ａ）と図５の回路構成の違いは、図６（ａ）では、ゼロクロス検知回路２０１を低電圧出力側の端子ＶＬに接続せず、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２の間に接続している点である。なお、図６（ａ）では、図５と同じ回路構成については、同じ符号を付し、説明を省略する。電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも低い場合でも、ゼロクロス検知回路２０１が電圧ラインＬＩＮＥ２に接続されているため、ダイオードＤ４によって逆バイアスされる。そのため、図５の回路でＺＥＲＯＸ信号がゼロクロスタイミングと同期しない要因となったコンデンサＣ３には、電流は流れない。従って、トランジスタＱ１のベース端子−エミッタ端子間に電流は流れず、ゼロクロス検知信号ＺＥＲＯＸの立ち上がり、立ち下がりのタイミングがゼロクロスタイミングと同期することになる。
【００２３】
［課題への対策を行ったゼロクロス検知回路（その２）］
また、図６（ｂ）は、上述した課題を解決するための、図６（ａ）とは異なるスイッチング電源回路１０２及びゼロクロス検知回路２０２の回路構成である。図６（ａ）と図６（ｂ）の回路構成の違いは、次のとおりである。即ち、図６（ａ）に示す回路では、トランスＴ１の補助巻線Ｔ１ｈに誘起された電圧より直流電圧Ｖｃｃを生成している。一方、図６（ｂ）に示す回路では、電圧ラインＬＩＮＥ１から供給される交流電圧をダイオードＤ１とコンデンサＣ１で半波整流し、平滑することにより、直流電圧Ｖｃｃを生成している点が、図６（ａ）の回路構成と異なる点である。なお、図６（ｂ）では、図５、図６（ａ）と同じ回路構成については、同じ符号を付し、説明を省略する。電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧より高い場合には、電圧ラインＬＩＮＥ１→ダイオードＤ１→抵抗Ｒ１→コンデンサＣ１の経路に電流が流れて直流電圧Ｖｃｃが生成される。そして、生成された直流電圧Ｖｃｃは、抵抗Ｒ７を介してトランジスタＱ１とフォトカプラＰＣ１へ供給される。また、電圧ラインＬＩＮＥ１→ダイオードＤ７→抵抗Ｒ２→抵抗Ｒ３→電圧ラインＬＩＮＥ２の経路にも電流が流れる。すると、抵抗Ｒ３の端子間の電圧降下により、トランジスタＱ１のベース端子からエミッタ端子に電流が流れ、トランジスタＱ１はオン状態となる。その結果、フォトカプラＰＣ１内のＬＥＤは非導通状態となって、フォトカプラＰＣ１内のフォトトランジスタはオフ状態となる。フォトカプラＰＣ１内のフォトトランジスタのコレクタ端子は、抵抗Ｒ５を介して出力電圧Ｖｏｕｔにプルアップされているため、ゼロクロス検知信号ＺＥＲＯＸはハイ（Ｈｉｇｈ）レベルとなる。
【００２４】
また、電圧ラインＬＩＮＥ１の電位が電圧ラインＬＩＮＥ２の電圧より低い場合には、ダイオードＤ１とダイオードＤ７は逆バイアスされる。これにより、電圧ラインＬＩＮＥ２→抵抗Ｒ３→抵抗Ｒ２→ダイオードＤ７と、電圧ラインＬＩＮＥ２→コンデンサＣ１→抵抗Ｒ１→ダイオードＤ１の経路に電流は流れず、電力消費を抑制することができる。
【００２５】
以上説明したように、図６（ａ）、（ｂ）の回路構成では、それぞれ、ゼロクロス検知回路２０１、２０２は、低電圧出力側の端子ＶＬに接続せず、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２との間に接続する。これにより、図５のように、トランジスタＱ１のベース端子からコンデンサＣ３を介してＧＮＤに電流が流れ込むことがなくなる。その結果、図６（ａ）のゼロクロス検知回路２０１と図６（ｂ）のゼロクロス検知回路２０２では、図５のゼロクロス検知回路２００のように、ゼロクロス検知信号ＺＥＲＯＸが交流電圧のゼロクロスタイミングと同期しないことはなくなる。しかしながら、図６（ａ）、（ｂ）に示す回路構成には、前述した課題を有している。
【実施例１】
【００２６】
［スイッチング電源回路の構成］
図１は、実施例１の電源装置の構成を示す回路図であり、スイッチング電源回路１０３と、ゼロクロス検知回路２０３から構成されている。図１のスイッチング電源回路１０３は、ダイオードＤ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、コンデンサＣ２、Ｃ３、Ｃ４、Ｃ５、ＰＷＭモジュールＵ１、ＦＥＴ  Ｑ２、抵抗Ｒ５、トランスＴ１から構成される。また、トランスＴ１は、一次巻線Ｔ１ｐ、二次巻線Ｔ１ｓ、補助巻線Ｔ１ｈを有している。スイッチング電源回路１０３は、第１のラインである電圧ラインＬＩＮＥ１、第２のラインである電圧ラインＬＩＮＥ２、グランド電位ＧＮＤを有している。一般に、電圧ラインＬＩＮＥ１、ＬＩＮＥ２には、グランド電位ＧＮＤを電圧振幅の中心として、それぞれ１８０°の位相差を持つ正弦波電圧が入力（供給）される。
【００２７】
ダイオードＤ２、Ｄ３、Ｄ４、Ｄ５から構成されるダイオードブリッジは、電圧ラインＬＩＮＥ１−電圧ラインＬＩＮＥ２間の交流電圧を全波整流する。コンデンサＣ２は、ダイオードブリッジから出力された全波整流電圧を平滑し、平滑された電圧はトランスＴ１の一次巻線Ｔ１ｐを介して、ＦＥＴ  Ｑ２のドレイン端子に入力される。ＦＥＴ  Ｑ２のスイッチング制御を行うＰＷＭモジュールＵ１は、抵抗Ｒ６とツェナーダイオードＺＤ２を介して入力される電圧により起動され、ＦＥＴ  Ｑ２をスイッチングする。これにより、トランスＴ１の二次巻線Ｔ１ｓ及び補助巻線Ｔ１ｈにパルス電圧が誘起される。
【００２８】
二次巻線Ｔ１ｓに誘起されたパルス電圧は、ダイオードＤ６によって整流され、コンデンサＣ４によって平滑化され、出力電圧Ｖｏｕｔが出力される。一方、トランスＴ１の補助巻線Ｔ１ｈに誘起されたパルス電圧は、ダイオードＤ７及びコンデンサＣ５によって整流平滑化されて、直流電圧Ｖｓｓが生成され、直流電圧Ｖｓｓは、ＰＷＭモジュールＵ１に供給される。ＰＷＭモジュールＵ１は、直流電圧Ｖｓｓが供給されると、上述した抵抗Ｒ６、ツェナーダイオードＺＤ２を介して入力される電圧の使用を中止し、以後、直流電圧Ｖｓｓを用いて、制御動作を継続する。
【００２９】
［ゼロクロス検知回路の構成］
図１に示すゼロクロス検知回路２０３は、ダイオードＤ１、ツェナーダイオードＺＤ１、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、スイッチング素子であるｎチャネル型のＦＥＴ  Ｑ１、出力回路であるフォトカプラＰＣ１、コンデンサＣ１から構成されている。生成手段であるダイオードＤ１、コンデンサＣ１で構成される整流平滑回路は、抵抗Ｒ１を介して電圧ラインＬＩＮＥ１から入力された交流電圧をダイオードＤ１が半波整流し、コンデンサＣ１によって平滑され、所定の電圧である直流電圧Ｖｃｃが生成される。ダイオードＤ１と電圧ラインＬＩＮＥ１との間に設けられた第１の抵抗である抵抗Ｒ１は、ダイオードＤ１、コンデンサＣ１ヘの電流を制限する電流制限抵抗である。また、直列接続された抵抗Ｒ１、ダイオードＤ１、コンデンサＣ１と並列に、ＦＥＴ  Ｑ１の駆動を制御する制御手段として機能する、直列接続された抵抗Ｒ２、Ｒ３が、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２の間に接続されている。また、制限手段であるツェナーダイオードＺＤ１のカソード端子は、一端が電圧ラインＬＩＮＥ１側に接続された抵抗Ｒ１の他端とダイオードＤ１のアノード端子とに接続されている。また、ツェナーダイオードＺＤ１のアノード端子は、電圧ラインＬＩＮＥ２と接続されている。
【００３０】
出力手段であるフォトカプラＰＣ１及びＦＥＴ  Ｑ１と、抵抗Ｒ４とは直列に接続され、コンデンサＣ１の端子間に並列に接続されている。抵抗Ｒ４の一端はコンデンサＣ１と接続され、抵抗Ｒ４の他端はフォトカプラＰＣ１のＬＥＤのアノード端子と接続されている。フォトカプラＰＣ１のＬＥＤのカソード端子は、ＦＥＴ  Ｑ１のドレイン端子（Ｄ）と接続され、ＦＥＴ  Ｑ１のソース端子（Ｓ）は、コンデンサＣ１と接続されている。また、ＦＥＴ  Ｑ１の制御端子であるゲート端子（Ｇ）は、抵抗Ｒ２と抵抗Ｒ３との接続点と接続されている。フォトカプラＰＣ１のフォトトランジスタのコレクタ端子は、ゼロクロス検知信号ＺＥＲＯＸを出力する端子と接続されると共に、抵抗Ｒ７を介して出力電圧Ｖｏｕｔにプルアップ接続されている。また、フォトカプラＰＣ１のフォトトランジスタのエミッタ端子は、ＧＮＤに接続（地絡）されている。
【００３１】
［リレー回路］
図１に示すスイッチ手段である電磁リレーＲＬ１（以下、リレーＲＬ１ともいう）は、電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２との間に配置され、ゼロクロス検知回路２０３を使用しないときの消費電力を削減するために設けられている。ゼロクロス検知を行う必要がないときには、リレーＲＬ１をオープン状態にすることにより、電圧ラインＬＩＮＥ１からゼロクロス検知回路２０３への電力供給が遮断され、ゼロクロス検知回路２０３における電力消費がカットされる。なお、本実施例では、リレーＲＬ１はゼロクロス検知回路２０３と電圧ラインＬＩＮＥ１との間に設けられているが、これに限定されるものではない。例えば、リレーＲＬ１をゼロクロス検知回路２０３と電圧ラインＬＩＮＥ２との間に設けてもよいし、ゼロクロス検知回路２０３と電圧ラインＬＩＮＥ１及び電圧ラインＬＩＮＥ２との２箇所の間に設けてもよい。
【００３２】
スイッチングレギュレータであるスイッチング電源回路１０３の出力電圧ＶｏｕｔとＧＮＤの間にはＣＰＵが接続され、スイッチング電源回路１０３から電力供給されている。ＣＰＵは、スイッチング電源回路１０３を内蔵する電源装置を備えた、後述する画像形成装置のコントローラを指すが、例えば電源装置が有するＣＰＵでもよい。ＣＰＵとリレーＲＬ１は信号線を介して接続されており、ＣＰＵはリレーＲＬ１のコイルにリレーを駆動する駆動信号ＲＬＤを出力する。ＣＰＵが出力する駆動信号ＲＬＤがハイレベルの場合には、リレーＲＬ１の接点はオン（クローズ状態）し、電圧ラインＬＩＮＥ１とゼロクロス検知回路２０３の抵抗Ｒ１、Ｒ２とが接続される。一方、ＣＰＵが出力する駆動信号ＲＬＤがローレベルの場合には、リレーＲＬ１の接点はオフ（オープン状態）し、電圧ラインＬＩＮＥ１とゼロクロス検知回路２０３の抵抗Ｒ１、Ｒ２との接続が遮断される。
【００３３】
ＣＰＵは、例えば画像形成装置の待機時や、省電力モード時など、ゼロクロス検知が必要ない場合には、駆動信号ＲＬＤをローレベルにして、リレーＲＬ１の接点をオフにし、電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２との接続を遮断する。その結果、電圧ラインＬＩＮＥ１からゼロクロス検知回路２０３へ電流が流れなくなるため、ゼロクロス検知回路２０３の電力消費が零となる。一方、例えば画像形成装置のプリント動作時や、電源オンした際のイニシャル処理時などゼロクロス検知が必要な場合には、ＣＰＵは駆動信号ＲＬＤをハイレベルにして、リレーＲＬ１の接点をオンにする。その結果、電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２とが接続され、ゼロクロス検知回路２０３は、交流電圧波形のゼロクロスタイミングと同期したゼロクロス検知信号ＺＥＲＯＸを出力する。
【００３４】
本実施例のゼロクロス検知回路２０３の回路構成は、次のような特徴を有する。即ち、１つ目の特徴は、ゼロクロス検知信号ＺＥＲＯＸを生成するフォトカプラＰＣ１を駆動するための直流電圧ＶｃｃをダイオードＤ１、コンデンサＣ１から構成される整流平滑回路で生成していることである。２つ目の特徴は、フォトカプラＰＣ１とＦＥＴ  Ｑ１が直列に接続されていることである。３つ目の特徴は、直列に接続されたダイオードＤ１とコンデンサＣ１と並列に、ツェナーダイオードＺＤ１が接続されていることである。４つ目の特徴は、電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２との間にリレーＲＬ１が配置されていることである。
【００３５】
［ゼロクロス検知回路の動作］
次に、本実施例のゼロクロス検知回路２０３の動作について、図１、図２を用いて説明する。図２は、ゼロクロス検知回路２０３における電圧、電流波形を示した図である。図２において、（ａ）は、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２との間に印加される交流電圧の波形（正弦波波形）を示しており、（ｂ）はダイオードＤ１、コンデンサＣ１により生成される直流電圧Ｖｃｃの電圧波形を示している。（ｃ）は、コンデンサＣ１に流れる電流波形を示しており、（ｄ）は、フォトカプラＰＣ１のＬＥＤに流れる電流波形を示している。また、（ｅ）は、ダイオードＤ１のカソード端子の電圧を基準にしたアノード端子の電圧を示す電圧波形を示している。（ｅ）において、時間軸よりも上側（図中、＋側）は、アノード端子側の電圧がカソード端子側よりも高いことを示し、時間軸よりも下側（図中、−側）は、アノード端子側の電圧がカソード端子側よりも低い逆バイアスの状態であることを示している。なお、図２の横軸は時間（Ｔｉｍｅ）を示している。
【００３６】
図１において、リレーＲＬ１の接点がオンし、電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２が接続された状態で、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも高い場合には、ゼロクロス検知回路２０３は、次のように動作する。即ち、電圧ラインＬＩＮＥ１→リレーＲＬ１→抵抗Ｒ１→ダイオードＤ１→コンデンサＣ１→電圧ラインＬＩＮＥ２の経路に電流が流れ、ダイオードＤ１により整流された電圧がコンデンサＣ１に充電され、直流電圧Ｖｃｃが生成される（図２（ｂ）、（ｃ））。このとき、ダイオードＤ１は導通状態であり、ダイオードＤ１のアノード端子の電圧は、カソード端子の電圧よりも、ダイオードＤ１の順方向電圧Ｖｆ１だけ高い（図２（ｅ））。また、もう１つの電流経路である電圧ラインＬＩＮＥ１→抵抗Ｒ２→抵抗Ｒ３→電圧ラインＬＩＮＥ２にも電流が流れ、抵抗Ｒ３の端子間の電圧降下により、ＦＥＴ  Ｑ１のソース端子（Ｓ）とゲート端子（Ｇ）間に電位差が生じる。そのため、ＦＥＴ  Ｑ１はオンし、フォトカプラＰＣ１内のＬＥＤのアノード端子に抵抗Ｒ４を介して直流電圧Ｖｃｃが印加され、ＬＥＤが導通状態となり、ＬＥＤに電流（図２（ｄ）のＰＣ１  ＬＥＤ電流）が流れて発光する。その結果、フォトカプラＰＣ１内のフォトトランジスタがオンし、ゼロクロス検知信号ＺＥＲＯＸはローレベルとなる。
【００３７】
一方、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも低い場合には、次の２つの電流経路で、電圧ラインＬＩＮＥ２から電圧ラインＬＩＮＥ１へ電流が流れる。即ち、１つ目の電流経路は、電圧ラインＬＩＮＥ２→抵抗Ｒ３→抵抗Ｒ２→リレーＲＬ１→電圧ラインＬＩＮＥ１であり、２つ目の電流経路は、電圧ラインＬＩＮＥ２→ツェナーダイオードＺＤ１→抵抗Ｒ１→リレーＲＬ１→電圧ラインＬＩＮＥ１である。このとき、ＦＥＴ  Ｑ１のゲート端子（Ｇ）に印加される電圧は、抵抗Ｒ３による電圧降下により、ソース端子（Ｓ）に印加される電圧よりも低くなるため、ＦＥＴ  Ｑ１はオフする。これにより、フォトカプラＰＣ１内のＬＥＤには電流は流れず非導通状態となり、ＬＥＤは発光しない。その結果、フォトカプラＰＣ１内のフォトトランジスタはオフし、ゼロクロス検知信号ＺＥＲＯＸはハイレベルとなる。
【００３８】
このとき、抵抗Ｒ１のツェナーダイオードＺＤ１のカソード端子に接続された端子には、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２との電位差から、ツェナーダイオードＺＤ１の順方向電圧Ｖｆ２を減じた残電位差Ｖｍが印加される（図２（ａ））。また、ダイオードＤ１とコンデンサＣ１は、ツェナーダイオードＺＤ１と並列に接続されている。ダイオードＤ１のアノード端子には、電圧ラインＬＩＮＥ２から入力される電圧からツェナーダイオードＺＤ１の順方向電圧Ｖｆ２だけ低い電圧が印加される。一方、ダイオードＤ１のカソード端子には、電圧ラインＬＩＮＥ２から入力される電圧に、コンデンサＣ１に充電された電圧（電圧Ｖｃｃ）だけ高い電圧が印加される。その結果、図２（ｅ）に示すように、ダイオードＤ１のアノード端子は、カソード端子に比べて、コンデンサＣ１で平滑された直流電圧ＶｃｃとツェナーダイオードＺＤ１の順方向電圧Ｖｆ２を加算した電圧で逆バイアスされることになる。これにより、ダイオードＤ１は非導通状態となる。
【００３９】
また、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２の間に設計仕様よりも高い過電圧が電圧ラインＬＩＮＥ１に発生した（印加された）場合には、電圧ラインＬＩＮＥ１→抵抗Ｒ１→ツェナーダイオードＺＤ１→電圧ラインＬＩＮＥ２の経路で、電流が流れる。ところが、ツェナーダイオードＺＤ１のツェナー電圧値により、直流電圧Ｖｃｃをクランプさせるので、コンデンサＣ１には、高い電圧が印加されることはない。
【００４０】
以上説明したように、直流電圧Ｖｃｃは、電圧ラインＬＩＮＥ１から抵抗Ｒ１を介して供給される交流電圧をダイオードＤ１とコンデンサＣ１により半波整流、平滑して生成されている。従って、トランスＴ１の補助巻線Ｔ１ｈから直流電圧Ｖｃｃを供給する必要がない。また、フォトカプラＰＣ１とＦＥＴ  Ｑ１を直列に接続することにより、ＦＥＴ  Ｑ１がオフ状態のときには、フォトカプラＰＣ１のＬＥＤは非導通状態となり、電流は流れない。即ち、前述した従来例では、ＦＥＴ  Ｑ１とフォトカプラＰＣ１が並列接続されているため、ＦＥＴ  Ｑ１がオン時もオフ時もコンデンサＣ１の電荷が使用される。一方、本実施例では、ＦＥＴ  Ｑ１がオン状態の場合だけ、コンデンサＣ１に充電された電荷が使用されるため、コンデンサＣ１の容量は、ＦＥＴ  Ｑ１とフォトカプラＰＣ１が並列に接続されている従来の場合（図６）と比べて、低減することができる。
【００４１】
更に、ツェナーダイオードＺＤ１は、整流平滑回路を構成するダイオードＤ１とコンデンサＣ１と並列に接続されている。そのため、電圧ラインＬＩＮＥ１の電位が電圧ラインＬＩＮＥ２の電位よりも低い場合には、抵抗Ｒ１には、次のような電圧が印加される。即ち、抵抗Ｒ１のツェナーダイオードＺＤ１側の端子には、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２間の電位差から、ツェナーダイオードＺＤ１の順方向電圧Ｖｆ２だけ低い残電位差Ｖｍが、抵抗Ｒ１に印加される（図２（ａ））。このとき、ダイオードＤ１とコンデンサＣ１はツェナーダイオードＺＤ１と並列に接続されている。そのため、ダイオードＤ１のカソード端子には、アノード端子と比べて、ツェナーダイオードＺＤ１の順方向電圧Ｖｆ２とコンデンサＣ１で平滑された直流電圧Ｖｃｃを加えた電圧だけ高い電圧が印加された逆バイアス状態となる（図２（ｅ））。従って、ダイオードＤ１は、電圧ラインＬＩＮＥ１との間に電流制限用の抵抗Ｒ１が配置されているため、ダイオードＤ１に印加される逆バイアス電圧値が抑制される。そのため、ダイオードＤ１の逆耐圧は、ツェナーダイオードＺＤ１の順方向電圧Ｖｆ２とコンデンサＣ１で平滑された直流電圧Ｖｃｃを加えた電圧値以上であればよい。
【００４２】
また、電圧ラインＬＩＮＥ１にコンデンサＣ１の耐圧を超える過電圧が印加された場合には、コンデンサＣ１に影響を及ぼす可能性がある。そのため、使用するツェナーダイオードＺＤ１には、コンデンサＣ１の耐圧値に応じたツェナー電圧を有するツェナーダイオードを選択する。これにより、過電圧が印加された場合には、電圧ラインＬＩＮＥ１→抵抗Ｒ１→ツェナーダイオードＺＤ１→電圧ラインＬＩＮＥ２の経路で電流が流れ、直流電圧ＶｃｃをツェナーダイオードＺＤ１のツェナー電圧値でクランプさせる。その結果、コンデンサＣ１を過電圧から保護することができる。
【００４３】
電圧ラインＬＩＮＥ１と抵抗Ｒ１、Ｒ２の間に配置されたリレーＲＬ１は、ＣＰＵからのリレー駆動信号ＲＬＤに応じて、リレーＲＬ１の接点をオン又はオフする。例えば、画像形成装置の待機時や、省電力モード時には、ゼロクロス検知信号に応じた制御が不要となるため、ＣＰＵからの駆動信号ＲＬＤによりリレーＲＬ１の接点はオフ状態に設定される。その結果、電圧ラインＬＩＮＥ１からゼロクロス検知回路２０３には電流が流れなくなるので、ゼロクロス検知回路２０３の電力消費も零となる。このように、ゼロクロス検知が必要ない場合には、リレーＲＬ１の接点をオフすることで電力消費をカットすることができる。
【００４４】
以上説明したように、本実施例によれば、安価な回路構成で、ゼロクロス検知を精度よく行うことができる。本実施例では、トランスのサイズ、コンデンサの容量、ダイオード逆耐圧を大きくする必要がないため、回路サイズを増大することなく、安価な回路構成を行うことができる。これにより、ゼロクロス信号の出力の誤動作を防ぎ、入力される交流電圧における過電圧発生時にも、コンデンサＣ１を保護することができる。
【実施例２】
【００４５】
実施例１では、コンデンサＣ１に印加される電圧を抑制するために、ツェナーダイオードＺＤ１を設け、ＦＥＴ  Ｑ１のゲート端子（Ｇ）とソース端子（Ｓ）間に電位差を発生させてＦＥＴ  Ｑ１をオン状態にするために、分圧抵抗Ｒ２、Ｒ３を設けている。実施例２では、ツェナーダイオードＺＤ１、分圧抵抗Ｒ２、Ｒ３の代わりに、新たにＦＥＴ  Ｑ３とツェナーダイオードＺＤ３を設け、電位差の発生と電圧抑制を行う。
【００４６】
［ゼロクロス検知回路の構成］
図３は、本実施例の電源装置の構成を示す回路図であり、スイッチング電源回路１０３と、ゼロクロス検知回路２０４から構成されている。なお、スイッチング電源回路１０３は、図１のスイッチング電源回路１０３の構成と同じであり、図３では、同一の符号を付し、説明を省略する。
【００４７】
図３に示すゼロクロス検知回路２０４は、ダイオードＤ１、ツェナーダイオードＺＤ３、抵抗Ｒ１、Ｒ４、ｎチャネル型のＦＥＴ  Ｑ１、ＦＥＴ  Ｑ３、フォトカプラＰＣ１、コンデンサＣ１から構成されている。図３のゼロクロス検知回路２０４では、図１のゼロクロス検知回路２０３と比べて、抵抗Ｒ２、Ｒ３、ツェナーダイオードＺＤ１が削除され、ｎチャネル型のＦＥＴ  Ｑ３とツェナーダイオードＺＤ３が追加されている。図３において、ＦＥＴ  Ｑ３のソース端子（Ｓ）は、抵抗Ｒ１とダイオードＤ１のアノード端子との接続点に接続され、ゲート端子（Ｇ）は、コンデンサＣ１の直流電圧Ｖｃｃ側に接続されている。更に、ＦＥＴ  Ｑ３のドレイン端子（Ｄ）は、ツェナーダイオードＺＤ３のカソード端子に接続されている。ツェナーダイオードＺＤ３のアノード端子は、コンデンサＣ１のＦＥＴ  Ｑ３のゲート端子（Ｇ）が接続されている端子とは反対側の端子、電圧ラインＬＩＮＥ２、及びＦＥＴ  Ｑ１のソース端子（Ｓ）と接続されている。また、実施例１の図１では、電位差発生素子として分圧抵抗Ｒ２、Ｒ３を電圧ラインＬＩＮＥ１、ＬＩＮＥ２との間に接続していた。本実施例では、実施例１の図１の抵抗Ｒ２は、ＦＥＴ  Ｑ３のボディダイオードＱ３ＢＤｉに相当し、抵抗Ｒ３は、ツェナーダイオードＺＤ３に相当する。
【００４８】
［ゼロクロス検知回路の動作］
本実施例の特徴は、ＦＥＴ  Ｑ３とツェナーダイオードＺＤ３により、電位差発生と電圧抑制を行うことにある。実施例１では、ＦＥＴ  Ｑ１のゲート端子（Ｇ）とソース端子（Ｓ）間の電位差は、抵抗Ｒ３の端子間電圧によって発生させていたが、本実施例では、ツェナーダイオードＺＤ３のツェナー電圧により発生させている。
【００４９】
電圧ラインＬＩＮＥ１の電位が電圧ラインＬＩＮＥ２の電位よりも高い場合には、電圧ラインＬＩＮＥ１→リレーＲＬ１→抵抗Ｒ１→ボディダイオードＱ３ＢＤｉ→ツェナーダイオードＺＤ３→電圧ラインＬＩＮＥ２の経路で、電流が流れる。このとき、ＦＥＴ  Ｑ１のゲート端子（Ｇ）とソース端子（Ｓ）との間には、ツェナーダイオードＺＤ３のツェナー電圧分の電位差が生じるため、ＦＥＴ  Ｑ１はオンする。なお、ＦＥＴ  Ｑ３では、ゲート端子（Ｇ）に印加される電圧がソース端子（Ｓ）に印加される電圧よりも低いため、ＦＥＴ  Ｑ３はオンしない。
【００５０】
図３において、リレーＲＬ１の接点がオンし、電圧ラインＬＩＮＥ１と抵抗Ｒ１が接続された状態で、電圧ラインＬＩＮＥ１の電圧が電圧ラインＬＩＮＥ２の電圧よりも高い場合には、ゼロクロス検知回路２０４は、次のように動作する。即ち、電圧ラインＬＩＮＥ１→リレーＲＬ１→抵抗Ｒ１→ダイオードＤ１→コンデンサＣ１→電圧ラインＬＩＮＥ２の経路に電流が流れ、ダイオードＤ１により整流された電圧がコンデンサＣ１に充電され、直流電圧Ｖｃｃが生成される。このとき、ダイオードＤ１は導通状態であり、ダイオードＤ１のアノード端子の電圧は、カソード端子の電圧よりも、ダイオードＤ１の順方向電圧Ｖｆ１だけ高い。また、もう１つの電流経路である電圧ラインＬＩＮＥ１→リレーＲＬ１→抵抗Ｒ１→ボディダイオードＱ３ＢＤｉ→ツェナーダイオードＺＤ３→電圧ラインＬＩＮＥ２の経路で、電流が流れる。このとき、ＦＥＴ  Ｑ１のゲート端子（Ｇ）とソース端子（Ｓ）との間には、ツェナーダイオードＺＤ３のツェナー電圧分の電位差が生じるため、ＦＥＴ  Ｑ１はオンする。ＦＥＴ  Ｑ１がオンすることにより、フォトカプラＰＣ１内のＬＥＤのアノード端子に抵抗Ｒ４を介して直流電圧Ｖｃｃが印加され、ＬＥＤが導通状態となり、ＬＥＤに電流が流れて発光する。その結果、フォトカプラＰＣ１内のフォトトランジスタがオンし、ゼロクロス検知信号ＺＥＲＯＸはローレベルとなる。なお、ＦＥＴ  Ｑ３では、ゲート端子（Ｇ）に印加される電圧がソース端子（Ｓ）に印加される電圧よりも低いため、ＦＥＴ  Ｑ３はオンしない。
【００５１】
一方、電圧ラインＬＩＮＥ１の電位が電圧ラインＬＩＮＥ２の電位よりも低い場合には、次の経路で電流が流れる。即ち、電圧ラインＬＩＮＥ２→ツェナーダイオードＺＤ３→ＦＥＴ  Ｑ３のドレイン端子→ＦＥＴ  Ｑ３のソース端子→抵抗Ｒ１→リレーＲＬ１→電圧ラインＬＩＮＥ１の経路で電流が流れる。その結果、ＦＥＴ  Ｑ３のゲート端子（Ｇ）が接続されているコンデンサＣ１の高電位側の端子の電位は、抵抗Ｒ１が接続されているＦＥＴ  Ｑ３のソース端子（Ｓ）の電位よりも高くなるため、ＦＥＴ  Ｑ３はオンする。
【００５２】
このとき、抵抗Ｒ１には，電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２との間の電位差から、ツェナーダイオードＺＤ３の順方向電圧Ｖｆ３とＦＥＴ  Ｑ３のオン電圧Ｖｏｎを加算した電圧値（＝Ｖｆ３＋Ｖｏｎ）を減じた残電位差Ｖｍが印加される。また、直列に接続されたツェナーダイオードＺＤ３とＦＥＴ  Ｑ３と、直列に接続されたダイオードＤ１とコンデンサＣ１とは、並列に接続されている。ダイオードＤ１のアノード端子には、電圧ラインＬＩＮＥ２から入力される電圧から、ツェナーダイオードＺＤ３の順方向電圧Ｖｆ３とＦＥＴ  Ｑ３のオン電圧Ｖｏｎを減算した電圧が印加される。一方、ダイオードＤ１のカソード端子には、電圧ラインＬＩＮＥ２から入力される電圧に、コンデンサＣ１に充電された電圧（電圧Ｖｃｃ）だけ高い電圧が印加される。その結果、ダイオードＤ１のアノード端子は、カソード端子に比べて、コンデンサＣ１で平滑された直流電圧Ｖｃｃと、ツェナーダイオードＺＤ３の順方向電圧Ｖｆ３と、ＦＥＴ  Ｑ３のオン電圧Ｖｏｎを加算した電圧で逆バイアスされることになる。
【００５３】
また、電圧ラインＬＩＮＥ１と電圧ラインＬＩＮＥ２の間に設計仕様よりも高い過電圧が電圧ラインＬＩＮＥ１に発生した（印加された）場合、次の経路で電流が流れる。即ち、電圧ラインＬＩＮＥ１→抵抗Ｒ１→ボディダイオードＱ３ＢＤｉ→ツェナーダイオードＺＤ３→電圧ラインＬＩＮＥ２の経路で電流が流れる。これにより、直流電圧Ｖｃｃは、ツェナーダイオードＺＤ３のツェナー電圧値に、ボディダイオードＱ３ＢＤｉの順方向電圧値を加算した電圧値でクランプされる。従って、ダイオードＤ１の逆耐圧は、ツェナーダイオードＺＤ３のツェナー電圧値とボディダイオードＱ３ＢＤｉの順方向電圧値を加えた電圧値以上であればよく、その結果、コンデンサＣ１は過電圧が印加されることはない。
【００５４】
以上説明したように、本実施例によれば、安価な回路構成で、ゼロクロス検知を精度よく行うことができる。本実施例においても実施例１と同様に、トランスのサイズ、コンデンサの容量、ダイオードの逆耐圧を大きくする必要がない。そのため、回路サイズも増大することなく、安価に回路構成を行うことができる。更に、上述した実施例１、２は、図１、３に示した回路構成に限定されない。即ち、回路の構成や使用する素子の置き換えは可能であり、例えば、スイッチング素子は、ｎｐｎ型、又はｐｎｐ型のトランジスタやｐチャネル型のＦＥＴ等、適切なスイッチング素子でもよい。また、ゼロクロス検知回路への電力供給を遮断する構成としてリレーＲＬ１を用いたが、例えばトランジスタ、ＦＥＴ、サイリスタ、トライアック（双方向サイリスタ）等に置き換えてもよい。
【実施例３】
【００５５】
実施例１、２で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。
【００５６】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図４に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ５００は、静電潜像が形成される像担持体としての感光ドラム５１１、感光ドラム５１１を一様に帯電する帯電部５１７（帯電手段）、感光ドラム５１１に形成された静電潜像をトナーで現像する現像部５１２（現像手段）を備えている。そして、感光ドラム５１１に現像されたトナー像をカセット５１６から供給された記録材としてのシート（不図示）に転写部５１８（転写手段）によって転写して、シートに転写したトナー像を定着器５１４で定着してトレイ５１５に排出する。この感光ドラム５１１、帯電部５１７、現像部５１２、転写部５１８が画像形成部である。また、レーザビームプリンタ５００は、実施例１、２で説明した電源装置５５０を備えている。なお、実施例１、２の電源装置５５０を適用可能な画像形成装置は、図４に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム５１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００５７】
レーザビームプリンタ５００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ５２０を備えており、実施例１の図１、実施例２の図３に示すＣＰＵはコントローラ５２０に該当する。実施例１、２に記載の電源装置５５０は、感光ドラム５１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に出力電圧（例えばＤＣ２４Ｖ）の電力を供給する。また、実施例１、２に記載の電源装置５５０からの出力電圧を、降圧コンバータ回路を介して降圧し、例えばコントローラ５２０にＤＣ３．３Ｖ等の電力を供給する。また、コントローラ５２０は、実施例１、２の電源装置に対して、レーザビームプリンタ５００の動作状態に応じて、ゼロクロス検知信号を出力するように、リレーＲＬ１のオン・オフを制御する駆動信号ＲＬＤを出力する。例えば、コントローラ５２０は、画像形成時には、ゼロクロス検知回路からゼロクロス検知信号を出力させるため、リレーＲＬ１にハイレベルの駆動信号ＲＬＤを出力し、リレーＲＬ１をオンし、ゼロクロス検知回路に電力供給を行う。一方、画像形成時よりも消費電力を低減させた待機状態時には、ゼロクロス検知が必要ないため、コントローラ５２０は、リレーＲＬ１にローレベルの駆動信号ＲＬＤを出力して、リレーＲＬ１をオフし、ゼロクロス検知回路への電力供給を遮断させる。これにより、画像形成装置の動作状態に応じて、ゼロクロス検知回路の消費電力を削減することができる。
【００５８】
以上説明したように、本実施例によれば、安価な回路構成で、ゼロクロス検知を精度よく行うことができる。
【符号の説明】
【００５９】
Ｃ１                      コンデンサ
Ｄ１                      ダイオード
ＬＩＮＥ１、ＬＩＮＥ２    電圧ライン
ＰＣ１                    フォトカプラ
Ｑ１                      ＦＥＴ
Ｒ２、Ｒ３                抵抗
ＺＤ１                    ツェナーダイオード
【図１】
0006566688.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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