(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面側に形成された、第１導電型の第１半導体領域と、
前記第１半導体領域の内部に形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第１半導体領域のうち平面視において前記第２半導体領域よりも第１の側に位置する第１部分上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１半導体領域のうち前記第２半導体領域よりも前記主面側に位置する第２部分に形成された、前記第２導電型の第３半導体領域と、
前記第１半導体領域のうち前記第２半導体領域と前記第３半導体領域との間に位置する第３部分に形成された、前記第１導電型の第４半導体領域と、
前記第１半導体領域のうち平面視において前記第１ゲート電極を挟んで前記第２半導体領域と反対側に位置する第４部分に形成された、前記第２導電型の第５半導体領域と、
を有し、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記第４半導体領域とにより、第１フォトダイオードが形成され、
前記第１ゲート電極と前記第５半導体領域とにより、前記第１フォトダイオードで生成された電荷を転送する第１転送トランジスタが形成され、
前記第２半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第３半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記第４半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第１半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記第１ゲート電極は、前記第１半導体領域のうち平面視において前記第２半導体領域よりも第１方向における前記第１の側に位置する前記第１部分上に、前記第１ゲート絶縁膜を介して形成され、
前記第４半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第１半導体領域のうち、前記主面に垂直な第２方向において前記第１ゲート電極と対向し、かつ、前記第１方向において前記第４半導体領域と対向する第５部分における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度よりも低い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３半導体領域の厚さは、前記第２半導体領域の厚さよりも薄く、
前記第４半導体領域の厚さは、前記第３半導体領域の厚さよりも薄い、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第４半導体領域は、前記第２導電型の第１不純物を含有し、
前記第１半導体領域は、前記第４半導体領域における前記第１不純物の濃度よりも低い濃度で前記第１不純物を含有するか、または、前記第１不純物を含有しない、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２半導体領域は、平面視において前記第３半導体領域に内包されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２半導体領域は、前記第３半導体領域のうち前記第１の側の第６部分と対向する、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１ゲート電極は、前記第１半導体領域のうち平面視において前記第２半導体領域よりも第３方向における前記第１の側に位置する前記第１部分上に、前記第１ゲート絶縁膜を介して形成され、
前記第２半導体領域は、前記第３半導体領域のうち前記第３方向における中央部と対向する、半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記第２半導体領域は、前記第３半導体領域のうち前記第１の側と反対側の第７部分と対向する、半導体装置。
【請求項８】
請求項４記載の半導体装置において、
前記第１半導体領域の内部に、平面視において互いに間隔を空けて形成された、複数の前記第２半導体領域と、
前記第１半導体領域のうち前記第３半導体領域と前記複数の第２半導体領域の各々との間にそれぞれ位置する複数の前記第３部分の各々にそれぞれ形成された、複数の前記第４半導体領域と、
を有し、
前記第３半導体領域は、前記第１半導体領域のうち前記複数の第２半導体領域よりも前記主面側に位置する前記第２部分に形成され、
前記複数の第２半導体領域は、平面視において前記第３半導体領域に内包されている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１半導体領域は、前記半導体基板の前記主面側の第１領域に形成され、
前記半導体装置は、さらに、
前記半導体基板の前記主面側の第２領域に形成された、前記第１導電型の第６半導体領域と、
前記第６半導体領域の内部に形成された、前記第２導電型の第７半導体領域と、
前記第６半導体領域のうち平面視において前記第７半導体領域よりも第２の側に位置する第８部分上に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第６半導体領域のうち前記第７半導体領域よりも前記主面側に位置する第９部分に形成された、前記第２導電型の第８半導体領域と、
前記第６半導体領域のうち前記第７半導体領域と前記第８半導体領域との間に位置する第１０部分に形成された、前記第１導電型の第９半導体領域と、
前記第６半導体領域のうち平面視において前記第２ゲート電極を挟んで前記第７半導体領域と反対側に位置する第１１部分に形成された、前記第２導電型の第１０半導体領域と、
を有し、
前記第６半導体領域と前記第７半導体領域と前記第８半導体領域と前記第９半導体領域とにより、第２フォトダイオードが形成され、
前記第２ゲート電極と前記第１０半導体領域とにより、前記第２フォトダイオードで生成された電荷を転送する第２転送トランジスタが形成され、
前記第１フォトダイオードは、第１入射光を受光して電荷に変換し、
前記第２フォトダイオードは、前記第１入射光の波長よりも短い波長の第２入射光を受光して電荷に変換し、
前記第７半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第８半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記第９半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第６半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記第７半導体領域の厚さは、前記第２半導体領域の厚さよりも薄い、半導体装置。
【請求項１０】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面側に、第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域の内部に、前記第１導電型と異なる第２導電型の第２半導体領域を形成する工程、
（ｄ）前記第１半導体領域のうち平面視において前記第２半導体領域よりも第１の側に位置する第１部分上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｅ）前記第１半導体領域のうち前記第２半導体領域よりも前記主面側に位置する第２部分に、前記第２導電型の第３半導体領域を形成し、前記第１半導体領域のうち前記第２半導体領域と前記第３半導体領域との間に位置する第３部分に、前記第１導電型の第４半導体領域を形成する工程、
（ｆ）前記第１半導体領域のうち平面視において前記ゲート電極を挟んで前記第２半導体領域と反対側に位置する第４部分に、前記第２導電型の第５半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記第４半導体領域とにより、フォトダイオードが形成され、
前記ゲート電極と前記第５半導体領域とにより、前記フォトダイオードで生成された電荷を転送する転送トランジスタが形成され、
前記第２半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第３半導体領域における、前記第２導電型の不純物濃度から前記第１導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記第４半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第１半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度よりも低く、
前記（ｄ）工程では、前記第１半導体領域のうち平面視において前記第２半導体領域よりも第１方向における前記第１の側に位置する前記第１部分上に、前記ゲート絶縁膜を介して前記ゲート電極を形成し、
前記第４半導体領域における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度は、前記第１半導体領域のうち、前記主面に垂直な第２方向において前記ゲート電極と対向し、かつ、前記第１方向において前記第４半導体領域と対向する第６部分における、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を差し引いた正味の不純物濃度よりも低い、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第３半導体領域の厚さは、前記第２半導体領域の厚さよりも薄く、
前記第４半導体領域の厚さは、前記第３半導体領域の厚さよりも薄い、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の前記主面側に前記第１導電型の第１不純物をイオン注入することにより、前記第１半導体領域を形成し、
前記（ｃ）工程では、前記第１半導体領域の内部の第５部分に前記第２導電型の第２不純物をイオン注入することにより、前記第２半導体領域を形成し、
前記（ｅ）工程では、前記第２部分に前記第２導電型の第３不純物をイオン注入することにより、前記第３半導体領域を形成し、
前記（ｂ）工程で、前記第３部分に前記第１不純物をイオン注入し、前記（ｃ）工程で、前記第５部分に前記第２不純物をイオン注入する注入量よりも少ない注入量で前記第３部分に前記第２不純物をイオン注入し、前記（ｅ）工程で、前記第２部分に前記第３不純物をイオン注入する注入量よりも少ない注入量で前記第３部分に前記第３不純物をイオン注入することにより、前記第３部分に前記第４半導体領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第２部分に前記第３不純物をイオン注入する工程、
（ｅ２）前記第３部分に前記第１導電型の第４不純物をイオン注入する工程、
を含み、
前記（ｂ）工程で、前記第３部分に前記第１不純物をイオン注入し、前記（ｃ）工程で、前記第５部分に前記第２不純物をイオン注入する注入量よりも少ない注入量で前記第３部分に前記第２不純物をイオン注入し、前記（ｅ１）工程で、前記第２部分に前記第３不純物をイオン注入する注入量よりも少ない注入量で前記第３部分に前記第３不純物をイオン注入し、前記（ｅ２）工程で、前記第３部分に前記第４不純物をイオン注入することにより、前記第３部分に前記第４半導体領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
デジタルカメラなどに用いられる固体撮像素子（以下、単に撮像素子とも称する）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、マトリクス状に配列され、光をそれぞれ検出する複数の画素を有している。また、これらの複数の画素の各々の内部には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。
【０００３】
米国特許第５９６５８７５号明細書（特許文献１）には、アクティブ画素セルイメージングアレイにおいて、Ｐ型シリコン基板上にＮ型領域を形成し、Ｎ型領域の上にＰ型領域を形成し、Ｐ型領域の上に、さらにＮ型領域を形成する技術が開示されている。特開２００７−１８０５３９号公報（特許文献２）には、ＣＭＯＳイメージセンサにおいて、青色フォトダイオード領域と、青色フォトダイオード領域と一定のギャップを有し、青色フォトダイオード領域より深く形成される赤色フォトダイオード領域とが含まれる技術が開示されている。特開２００８−３００８３５号公報（特許文献３）には、垂直型ＣＭＯＳイメージセンサにおいて、複数のフォトダイオードが基板内の所定の深さに垂直に形成された技術が開示されている。
【０００４】
特開２００８−９１８４０号公報（特許文献４）には、フォトダイオードと、フォトダイオードによって得られた電荷を読み出すトランジスタと、を有する画素が、複数配列されて撮像領域を構成する固体撮像装置において、フォトダイオードおよびトランジスタと分離された、独立第１導電型領域が設けられた技術が開示されている。特表２００９−５１０７７７号公報（特許文献５）には、イメージセンサにおいて、画像領域全体に及ぶ第１導電型の第１の層、および、第２導電型の第２の層を有し、第１の層は基板と第２の層との間にあり、複数の光検出器は第１の層に隣接するように第２の層に配置された技術が開示されている。特開２００８−３００８２６号公報（特許文献６）には、多重ウェルＣＭＯＳイメージセンサにおいて、基板の所定の領域で垂直に形成された複数のフォトダイオードを有する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５９６５８７５号明細書
【特許文献２】特開２００７−１８０５３９号公報
【特許文献３】特開２００８−３００８３５号公報
【特許文献４】特開２００８−９１８４０号公報
【特許文献５】特表２００９−５１０７７７号公報
【特許文献６】特開２００８−３００８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなＣＭＯＳイメージセンサを備えた半導体装置におけるフォトダイオードとして、ｐ型ウェルのうち、半導体基板の主面に近い、すなわち浅い部分から、半導体基板の主面から遠く離れた部分、すなわち深い部分まで形成されたｎ型半導体領域を有するものが考えられる。これにより、ｐ型ウェルのうち主面から遠く離れた部分に入射光が入射される場合でも、フォトダイオードで入射光が吸収されて光電変換により電子が発生する効率、いわゆる内部量子効率を増加させることができる。しかし、ｐ型ウェルのうち主面から遠く離れた部分に入射光が入射される場合、電荷転送効率を増加させることができず、光電変換素子を備えた半導体装置の性能が低下する。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、第１導電型の第１半導体領域の内部に形成された、第２導電型の第２半導体領域と、第２半導体領域よりも半導体基板の主面側に形成された第２導電型の第３半導体領域と、第２半導体領域と第３半導体領域との間に形成された第１導電型の第４半導体領域と、を有する。第１半導体領域と第２半導体領域と第３半導体領域と第４半導体領域とにより、フォトダイオードが形成されている。第２半導体領域における正味の不純物濃度は、第３半導体領域における正味の不純物濃度よりも低く、第４半導体領域における正味の不純物濃度は、第１半導体領域における正味の不純物濃度よりも低い。
【０００９】
また、他の実施の形態によれば、半導体装置の製造方法において、第１導電型の第１半導体領域の内部に、第２導電型の第２半導体領域を形成する工程と、第２半導体領域よりも半導体基板の主面側に第２導電型の第３半導体領域を形成し、第２半導体領域と第３半導体領域との間に第１導電型の第４半導体領域を形成する工程と、を有する。第１半導体領域と第２半導体領域と第３半導体領域と第４半導体領域とにより、フォトダイオードが形成される。第２半導体領域における正味の不純物濃度は、第３半導体領域における正味の不純物濃度よりも低く、第４半導体領域における正味の不純物濃度は、第１半導体領域における正味の不純物濃度よりも低い。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の構成を示す平面図である。
【図４】実施の形態１の半導体装置の構成を示す平面図である。
【図５】実施の形態１の半導体装置の構成を示す断面図である。
【図６】実施の形態１の半導体装置の構成を示す断面図である。
【図７】比較例の半導体装置の構成を示す断面図である。
【図８】比較例の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を説明するための図である。
【図９】比較例の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を説明するための図である。
【図１０】実施の形態１の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を説明するための図である。
【図１１】実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を説明するための図である。
【図１２】実施の形態１の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を説明するための図である。
【図１３】実施の形態１の変形例の半導体装置の構成を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を説明するための図である。
【図２６】実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を説明するための図である。
【図２７】実施の形態２の半導体装置の構成を示す平面図である。
【図２８】実施の形態２の第１変形例の半導体装置の構成を示す平面図である。
【図２９】実施の形態２の第２変形例の半導体装置の構成を示す平面図である。
【図３０】実施の形態２の第３変形例の半導体装置の構成を示す平面図である。
【図３１】実施の形態２の第４変形例の半導体装置の構成を示す平面図である。
【図３２】実施の形態２の第５変形例の半導体装置の構成を示す平面図である。
【図３３】実施の形態２の第６変形例の半導体装置の構成を示す平面図である。
【図３４】実施の形態２の第７変形例の半導体装置の構成を示す平面図である。
【図３５】実施の形態２の第８変形例の半導体装置の構成を示す平面図である。
【図３６】実施の形態３の半導体装置の構成を示す断面図である。
【図３７】実施の形態４の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１８】
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、ＣＭＯＳイメージセンサを備えている例について説明する。
【００２０】
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状に配置された４行４列の１６個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【００２１】
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態１の半導体装置は、画素ＰＵがアレイ状に複数配置された画素アレイを有する。
【００２２】
各画素ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
【００２３】
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
【００２４】
画素ＰＵは、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとを備えている。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態として、種々の変形例を用いることが可能である。そして、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
【００２５】
なお、図１に示す例では、２行２列の４個の画素ＰＵをそれぞれ含む複数の画素群がアレイ状に配置されており、複数の画素群の各々は、１個の赤（Ｒ）の画素ＰＵ、２個の緑（Ｇ）の画素ＰＵ、および、１個の青（Ｂ）の画素ＰＵを含む。このように１個の赤（Ｒ）の画素ＰＵ、２個の緑（Ｇ）の画素ＰＵ、および、１個の青（Ｂ）の画素ＰＵを含む４個の画素ＰＵが２行２列に配列されたものを、ベイヤ（Bayer）配列と称する。
【００２６】
図２に示す回路例においては、画素ＰＵにおいて、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。そして、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
【００２７】
フォトダイオードＰＤは、光電変換により電荷を生成する。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。増幅トランジスタＡＭＩは、転送トランジスタＴＸにより転送された電荷に応じて信号を増幅する。選択トランジスタＳＥＬは、フォトダイオードＰＤおよび転送トランジスタＴＸが含まれた画素ＰＵを選択する。言い換えれば、選択トランジスタＳＥＬは、増幅トランジスタＡＭＩを選択する。リセットトランジスタＲＳＴは、フォトダイオードＰＤの電荷を消去する。
【００２８】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
【００２９】
この後、例えば、カメラなどの電子機器の例えばメカニカルシャッターなどのシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。言い換えれば、フォトダイオードＰＤは、入射光を受光して電荷に変換する。
【００３０】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの信号、すなわち電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この信号の値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの信号、すなわち電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
【００３１】
図３は、実施の形態１の半導体装置の構成を示す平面図である。
【００３２】
図３に示すように、本実施の形態１の半導体装置の画素ＰＵは、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位ＧＮＤ（図２参照）と接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有する。
【００３３】
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１およびＰｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
【００３４】
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置されている。また、平面視において、ゲート電極Ｇｔの両側のうちの他方には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域、すなわち半導体領域で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
【００３５】
なお、本願明細書では、平面視において、とは、半導体基板１Ｓの主面１ａ（後述する図５参照）に垂直な方向から視た場合を意味する。
【００３６】
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
【００３７】
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、接地電位ＧＮＤ（図２参照）と接続される。よって、活性領域ＡｃＧは、半導体基板のウェル領域に、接地電位ＧＮＤを印加するための給電領域である。
【００３８】
上記プラグＰｒ１、プラグＰｒ２、プラグＰｇ、プラグＰｆｄ、プラグＰａおよびプラグＰｓを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓのそれぞれの上のプラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。これにより、図１に示す回路を構成することができる。
【００３９】
なお、画素領域１Ａ（図１参照）の周辺には、周辺回路領域（図示は省略）が設けられていてもよく、周辺回路領域には、ロジックトランジスタが配置されていてもよい。ロジックトランジスタは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成されている。周辺回路領域では、活性領域に、ゲート電極が配置され、ゲート電極の両側であって、当該活性領域の内部には、ソース・ドレイン領域が形成されている。また、ソース・ドレイン領域上には、プラグが配置されている。
【００４０】
＜画素領域の素子構造＞
次いで、画素領域の素子構造を説明する。図４は、実施の形態１の半導体装置の構成を示す平面図である。図５および図６は、実施の形態１の半導体装置の構成を示す断面図である。図５および図６は、図４のＡ−Ａ断面に対応している。なお、図４および図５は、画素領域１Ａ（図１参照）の素子構造を、図示している（以下の半導体装置の構成を示す断面図においても同様）。また、図６では、図５のうち、フォトダイオードＰＤおよび転送トランジスタＴＸよりも上方の部分、および、ｐ型ウェルＰＷ１よりも下方の部分の図示を省略している。
【００４１】
図５および図６に示すように、本実施の形態１の半導体装置は、半導体基板１Ｓと、半導体基板１Ｓの主面１ａ側の一部の領域である画素領域１Ａに形成された半導体領域である活性領域ＡｃＴＰと、を有する。活性領域ＡｃＴＰには、画素ＰＵが形成されている。すなわち、本実施の形態１の半導体装置は、画素ＰＵを有する。画素ＰＵは、光電変換素子としてのフォトダイオードＰＤを有する。
【００４２】
また、画素ＰＵは、ｐ型ウェルＰＷ１と、ｎ−型半導体領域ＮＷ１と、ゲート電極Ｇｔと、ｎ型半導体領域ＮＷ２と、ｐ−型半導体領域ＰＷ２と、ｎ型の高濃度半導体領域ＮＲと、を有する。
【００４３】
図５および図６に示すように、半導体基板１Ｓの主面１ａ側の一部の領域である画素領域１Ａの活性領域ＡｃＴＰには、ｐ型ウェルＰＷ１、ｎ−型半導体領域ＮＷ１、ｐ−型半導体領域ＰＷ２およびｎ型半導体領域ＮＷ２を含むフォトダイオードＰＤと、転送トランジスタＴＸとが形成されている。なお、図５および図６では図示を省略するが、画素領域１Ａの活性領域には、図２を用いて説明した、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴが形成されていてもよい。また、図５および図６では図示は省略するが、半導体基板１Ｓの主面１ａ側の他の領域である周辺回路領域の活性領域には、ロジックトランジスタとしてのトランジスタが形成されていてもよい。
【００４４】
半導体基板１Ｓは、例えばリン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物（ドナー）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＩＲが配置されている。このように、素子分離領域ＩＲで囲まれた半導体基板１Ｓの露出領域が、活性領域ＡｃＴＰ等の活性領域となる。
【００４５】
画素領域１Ａの活性領域ＡｃＴＰには、例えばホウ素（Ｂ）などのｐ型の不純物が導入された半導体領域としてのｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１は、半導体基板１Ｓの主面１ａ側に形成、すなわち配置されている。ｐ型ウェルＰＷ１の導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型とは反対の導電型である。
【００４６】
なお、導電型がｐ型であるとは、その半導体における多数キャリアが正孔であることを意味し、導電型がｎ型であるとは、その半導体における多数キャリアが電子であることを意味する。
【００４７】
ｐ型ウェルＰＷ１の内部の部分ＰＴＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ−型半導体領域ＮＷ１が、主面１ａから離れて形成されている。すなわち、ｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１に内包されている。ｎ−型半導体領域ＮＷ１の導電型はｎ型である。
【００４８】
ｐ型ウェルＰＷ１のうち平面視においてｎ−型半導体領域ＮＷ１よりも第１の側（図５中右側）に位置する部分ＰＴ１（図６参照）上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔが形成、すなわち配置されている。また、部分ＰＴ１は、ｐ型ウェルＰＷ１のうち平面視においてｎ−型半導体領域ＮＷ１よりもゲート電極Ｇｔのゲート長方向における第１の側（図５中右側）に位置する。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜からなり、ゲート電極Ｇｔは、例えば多結晶シリコン膜（ポリシリコン膜）からなる。
【００４９】
ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１よりも主面１ａ側に位置する部分ＰＴ２には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体領域ＮＷ２が形成されている。すなわち、ｎ型半導体領域ＮＷ２は、ｐ型ウェルＰＷ１に内包され、かつ、ｎ−型半導体領域ＮＷ１よりも主面１ａ側に配置されている。ｎ型半導体領域ＮＷ２の導電型はｎ型である。
【００５０】
ｎ−型半導体領域ＮＷ１における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度は、ｎ型半導体領域ＮＷ２における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度よりも低い。これにより、ｎ−型半導体領域ＮＷ１を容易に空乏化させることができる。
【００５１】
具体的には、ｎ−型半導体領域ＮＷ１における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。また、ｎ型半導体領域ＮＷ２における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とすることができる。
【００５２】
ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に位置する部分ＰＴ３には、ｐ−型半導体領域ＰＷ２が形成されている。すなわち、ｐ−型半導体領域ＰＷ２は、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に配置されている。ｐ−型半導体領域ＰＷ２の導電型はｐ型である。ｐ−型半導体領域ＰＷ２の主面１ａ側と反対側は、ｎ−型半導体領域ＮＷ１と接触し、ｐ−型半導体領域ＰＷ２の主面１ａ側は、ｎ型半導体領域ＮＷ２と接触している。
【００５３】
ｐ−型半導体領域ＰＷ２における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度は、ｐ型ウェルＰＷ１における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度よりも低い。これにより、ｐ型ウェルＰＷ１を空乏化しにくくし、ｐ−型半導体領域ＰＷ２を空乏化しやすくすることができる。また、前述したように、ｎ−型半導体領域ＮＷ１における正味の不純物濃度がｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低いため、深さ方向において、ｐ−型半導体領域ＰＷ２からｎ−型半導体領域ＮＷ１にかけて連続的に空乏化させることができる。
【００５４】
具体的には、ｐ型ウェルＰＷ１における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とすることができる。また、ｐ−型半導体領域ＰＷ２における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。
【００５５】
ｐ型ウェルＰＷ１のうち平面視においてゲート電極Ｇｔを挟んでｎ−型半導体領域ＮＷ１と反対側に位置する部分ＰＴ４（図６参照）には、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の高濃度半導体領域ＮＲが形成、すなわち配置されている。好適には、ｎ型の高濃度半導体領域ＮＲは、部分ＰＴ４の上層部に形成、すなわち配置されている。ｎ型の高濃度半導体領域ＮＲにおけるｎ型の不純物濃度は、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度よりも高い。
【００５６】
ｐ型ウェルＰＷ１と、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｐ−型半導体領域ＰＷ２とにより、フォトダイオードＰＤが形成されている。フォトダイオードＰＤは、ｐ型ウェルＰＷ１のうち、ゲート電極Ｇｔよりも第１の側と反対側（図５中左側）に位置する部分ＰＴＰ（図６参照）に、形成されている。
【００５７】
また、ゲート電極Ｇｔと、ｎ型の高濃度半導体領域ＮＲとにより、フォトダイオードＰＤで生成された電荷を転送する転送トランジスタＴＸが形成されている。すなわち、ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極である。また、ｎ型の高濃度半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域であり、電荷蓄積部または浮遊拡散層としての機能を有するフローティングディフュージョンＦＤとしての半導体領域でもある。
【００５８】
すなわち、本実施の形態１の半導体装置では、画素ＰＵは、ｐ型ウェルＰＷ１と、ゲート電極Ｇｔと、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｐ−型半導体領域ＰＷ２と、ｎ型の高濃度半導体領域ＮＲと、を有する。
【００５９】
ｎ型半導体領域ＮＷ２の主面１ａ側には、ｐ＋型半導体領域ＰＲが形成されていてもよい。ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ウェルＰＷ１のうちｐ＋型半導体領域ＰＲが形成された部分以外の部分におけるｐ型の不純物濃度よりも高い。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷ２の表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。
【００６０】
このとき、ｐ型ウェルＰＷ１と、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｐ−型半導体領域ＰＷ２と、ｐ＋型半導体領域ＰＲとにより、フォトダイオードＰＤが形成されている。また、ｐ型ウェルＰＷ１のうち、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｐ−型半導体領域ＰＷ２と、ｐ＋型半導体領域ＰＲと、が形成された部分が、部分ＰＴＰである。
【００６１】
なお、図示は省略するが、画素領域１Ａには、画素ＰＵを囲むように、ｐ＋型半導体領域が形成されていてもよい。ｐ＋型半導体領域は、ｐ型ウェルＰＷ１のうち、例えば素子分離領域ＩＲ下に位置する部分に形成することができる。ｐ＋型半導体領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ１のうちｐ＋型半導体領域が形成された部分以外の部分におけるｐ型の不純物濃度よりも高い。これにより、ある画素ＰＵに入射光が入射されて光電変換により発生した電荷が、その画素ＰＵと隣り合う別の画素ＰＵの転送トランジスタＴＸにより転送されること、すなわち隣り合う画素ＰＵ同士のクロストークを抑制することができる。
【００６２】
フォトダイオードＰＤの表面、すなわちｎ型半導体領域ＮＷ２およびｐ＋型半導体領域ＰＲの各々の表面には、例えば、窒化シリコン膜や酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。このオフセットスペーサＯＳは、半導体基板１Ｓの表面特性、すなわち界面特性を良好に保つために形成される。このオフセットスペーサＯＳ上には、酸化シリコン膜からなる反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷ２およびｐ＋型半導体領域ＰＲの各々の上に、オフセットスペーサＯＳを介して形成されている。反射防止膜ＡＲＦおよびオフセットスペーサＯＳの一部（端部）は、ゲート電極Ｇｔ上に乗り上げている。
【００６３】
また、ゲート電極Ｇｔのｎ型の高濃度半導体領域ＮＲ側、すなわちゲート電極ＧｔのフォトダイオードＰＤ側と反対側の側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷＳが形成されている。
【００６４】
図５に示すように、画素領域１Ａでは、ゲート電極Ｇｔおよび反射防止膜ＡＲＦ上を含めて半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して、フローティングディフュージョンＦＤとしてのｎ型の高濃度半導体領域ＮＲに達するプラグＰｆｄが形成されている。すなわち、画素領域１Ａでは、半導体基板１Ｓの主面１ａ上に、反射防止膜ＡＲＦおよびオフセットスペーサＯＳを介してフォトダイオードＰＤを覆うように、層間絶縁膜ＩＬ１が形成されている。
【００６５】
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜からなる。そして、層間絶縁膜ＩＬ１には、コンタクトホールＣＨｔが形成されている。コンタクトホールＣＨｔには、例えば、チタン膜およびチタン膜上に形成された窒化チタン膜からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜からなる主導体膜とが、埋め込まれている。これにより、プラグＰｆｄが形成されている。
【００６６】
なお、図５および図６に表れないプラグも層間絶縁膜ＩＬ１中に形成されている。また、図５および図６には表れないが、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩも、ｐ型ウェルＰＷ１上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウェルＰＷ１中に形成されたソース・ドレイン領域を有する（図２参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図２参照）。
【００６７】
そして、画素領域１Ａで、層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば炭素含有酸化ケイ素（ＳｉＯＣ）膜を挙げることができる。また、配線Ｍ１は、例えば銅（Ｃｕ）配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム（Ａｌ）配線から形成することもできる。
【００６８】
配線Ｍ１が形成された層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３内に配線Ｍ２が形成されている。また、配線Ｍ２が形成された層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４内に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３により、配線層が形成されている。
【００６９】
画素領域１Ａでは、配線Ｍ１〜Ｍ３は、フォトダイオードＰＤと平面的に重ならないように形成されている。これは、フォトダイオードＰＤに入射される光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００７０】
画素領域１Ａで、層間絶縁膜ＩＬ４上には、カラーフィルタ層ＣＦが形成されている。カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。なお、カラーフィルタ層ＣＦと層間絶縁膜ＩＬ４との間に、例えば酸化シリコン膜からなる透過膜ＴＦ１が形成されていてもよい。
【００７１】
さらに、画素領域１Ａで、カラーフィルタ層ＣＦ上には、フォトダイオードＰＤと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬが取り付けられている。
【００７２】
図５において、光が画素ＰＵに照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。
【００７３】
フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷ２に蓄積される。なお、生成された電子は、ｎ−型半導体領域ＮＷ１にも蓄積されるが、その詳細は、後述する図１２を用いて説明する。
【００７４】
そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極Ｇｔに、しきい値電圧以上の電圧を印加する。すると、ｐ型ウェルＰＷ１のうち、ゲート電極Ｇｔ下の部分に、チャネル領域が形成され、転送トランジスタＴＸのソース領域であるｎ型半導体領域ＮＷ２と、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷ２に蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。
【００７５】
＜深さ方向のポテンシャルエネルギーの分布について＞
次いで、フォトダイオード中の深さ方向のポテンシャルエネルギーの分布について、比較例の半導体装置を参照しながら説明する。図７は、比較例の半導体装置の構成を示す断面図である。図７では、図６と同様に、フォトダイオードＰＤおよび転送トランジスタＴＸよりも上方の部分、および、ｐ型ウェルＰＷ１よりも下方の部分の図示を省略している。
【００７６】
なお、本願明細書において、深さ方向とは、半導体基板１Ｓの主面１ａに垂直な方向を意味する。
【００７７】
図８は、比較例の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を説明するための図である。図９は、比較例の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を説明するための図である。図８は、図７に示した断面図に加え、比較例の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を模式的に表すグラフを示している。図９は、図７に示した断面図に加え、比較例の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を模式的に表すグラフを示している。なお、図９の模式的なグラフに示すポテンシャルエネルギーの分布は、伝導帯のエネルギー分布を意味する。また、図９では、フォトダイオードＰＤのうちｎ型半導体領域ＮＷ２およびｎ−型半導体領域ＮＷ１の一部におけるポテンシャルエネルギーの分布を示している。
【００７８】
図７に示すように、比較例の半導体装置は、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２との間に、ｐ−型半導体領域ＰＷ２（図６参照）が形成されていない点で、実施の形態１の半導体装置と異なる。すなわち、比較例の半導体装置では、画素ＰＵは、ｐ型ウェルＰＷ１と、ゲート電極Ｇｔと、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２と、ｎ型の高濃度半導体領域ＮＲと、を有するが、ｐ−型半導体領域ＰＷ２（図６参照）を有しない。したがって、ｎ−型半導体領域ＮＷ１は、ｎ型半導体領域ＮＷ２と接触している。また、ｐ型ウェルＰＷ１と、ｎ−型半導体領域ＮＷ１と、ｎ型半導体領域ＮＷ２とにより、フォトダイオードＰＤが形成されている。それ以外の点については、比較例の半導体装置は、実施の形態１の半導体装置と同様である。
【００７９】
図７に示すように、比較例の半導体装置では、ｎ−型半導体領域ＮＷ１は、ｎ型半導体領域ＮＷ２下、すなわちｎ型半導体領域ＮＷ２を挟んで主面１ａと反対側に形成されている。すなわち、比較例の半導体装置では、実施の形態１の半導体装置と同様ではあるが、ｎ−型半導体領域ＮＷ１が形成されていない場合に比べ、フォトダイオードＰＤが、ｐ型ウェルＰＷ１のうち半導体基板１Ｓの主面１ａから深い位置まで形成されている。
【００８０】
赤（Ｒ）、緑（Ｇ）および青（Ｂ）の各々の入射光のうち、赤（Ｒ）の入射光が半導体基板１Ｓの主面１ａから深さ方向に到達する距離は、赤（Ｒ）の入射光の波長よりも短い波長を有する緑（Ｇ）の入射光が半導体基板１Ｓの主面１ａから深さ方向に到達する距離よりも長い。また、緑（Ｇ）の入射光が半導体基板１Ｓの主面１ａから深さ方向に到達する距離は、緑（Ｇ）の入射光の波長よりも短い波長を有する青（Ｂ）の入射光が半導体基板１Ｓの主面１ａから深さ方向に到達する距離よりも長い。そのため、特に、赤（Ｒ）の画素ＰＵにおいては、ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射光が入射されるため、ｎ型半導体領域ＮＷ２下にｎ−型半導体領域ＮＷ１を形成することにより、フォトダイオードＰＤに入射光が吸収されて光電変換により電子が発生する効率、いわゆる内部量子効率を増加させることができる。
【００８１】
ところが、ｎ型半導体領域ＮＷ２下にｎ−型半導体領域ＮＷ１が形成されている場合、ｎ型半導体領域ＮＷ２下にｎ−型半導体領域ＮＷ１が形成されない場合に比べ、フォトダイオードＰＤで発生する電荷としての電子のうち転送トランジスタＴＸで転送される効率、すなわち電荷転送効率が減少しやすい。これは、画素ＰＵにおいて、ＭＯＳ（Metal-Oxide-Semiconductor）構造を有する転送トランジスタＴＸがフォトダイオードＰＤで発生した電荷を転送するものであるためである。すなわち、ゲート電極Ｇｔに電圧を印加することにより転送トランジスタＴＸを流れる電流量が制御される部分が、ｐ型ウェルＰＷ１のうちゲート電極Ｇｔ近傍に限られているためである。そのため、電荷転送効率を増加させるためには、フォトダイオードＰＤが、ｐ型ウェルＰＷ１のうち半導体基板１Ｓの主面１ａに近い部分にしか形成されないことが望ましい。
【００８２】
ここで、入射光の波長が長くても内部量子効率を確保しつつ電荷転送効率を増加させるため、ｎ−型半導体領域ＮＷ１における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度を、ｎ型半導体領域ＮＷ２における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度よりも低くすることが考えられる。図８の模式的なグラフに示すように、比較例の半導体装置では、ｎ−型半導体領域ＮＷ１における正味の不純物濃度は、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低い。なお、図８の模式的なグラフでは、ｐ＋型半導体領域ＰＲにおける正味の不純物濃度が、ｐ型ウェルＰＷ１における正味の不純物濃度よりも高いことを示している。
【００８３】
なお、本願明細書では、２つの半導体領域における不純物濃度を比較する場合、当該２つの半導体領域の各々における深さ方向での不純物濃度の平均値同士を比較することができる。あるいは、２つの半導体領域の各々における深さ方向での不純物濃度の最大値同士の大小関係が、当該２つの半導体領域の各々における深さ方向での不純物濃度の平均値同士の大小関係と同一の大小関係である場合には、当該２つの半導体領域の各々における深さ方向での不純物濃度の最大値同士を比較することができる。
【００８４】
ところが、ｎ−型半導体領域ＮＷ１における正味の不純物濃度が、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低く、かつ、ｎ−型半導体領域ＮＷ１がｎ型半導体領域ＮＷ２に接触している場合、ｎ型半導体領域ＮＷ２における深さ方向のポテンシャルエネルギーの分布が、ｎ−型半導体領域ＮＷ１が形成されない場合に比べて変調される。そして、図９の模式的なグラフに示すように、比較例の半導体装置では、ポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１が、ｎ−型半導体領域ＮＷ１が形成されない場合に比べ、ｎ型半導体領域ＮＷ２の深さ方向の中心位置ＤＰ２よりも深くなる。そして、ポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１は、ｎ−型半導体領域ＮＷ１が形成されない場合に比べ、ｎ−型半導体領域ＮＷ１に近づく。また、深さ位置ＤＰ１におけるポテンシャルエネルギーが、ｎ−型半導体領域ＮＷ１が形成されない場合に比べ、低くなる。そのため、比較例の半導体装置では、ｎ−型半導体領域ＮＷ１が形成されない場合に比べ、ｎ型半導体領域ＮＷ２からフローティングディフュージョンＦＤへの電荷転送効率が減少する。
【００８５】
すなわち、比較例の半導体装置は、ｐ型ウェルＰＷ１の内部に形成されたｎ−型半導体領域ＮＷ１と、ｎ−型半導体領域ＮＷ１よりも主面１ａ側に形成されたｎ型半導体領域ＮＷ２と、を有するが、ｎ型半導体領域ＮＷ２とｎ−型半導体領域ＮＷ１との間にｐ−型半導体領域ＰＷ２（図６参照）が形成されていない。言い換えれば、比較例の半導体装置では、フォトダイオードＰＤが、ｐ型ウェルＰＷ１と、ｐ型ウェルＰＷ１の内部に形成されたｎ型半導体領域ＮＷ２と、ｎ型半導体領域ＮＷ２の下に形成されたｎ−型半導体領域ＮＷ１と、を有するが、ｎ型半導体領域ＮＷ２とｎ−型半導体領域ＮＷ１との間にｐ−型半導体領域ＰＷ２が形成されていない。また、前述したように、ｎ−型半導体領域ＮＷ１における正味の不純物濃度は、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低い。
【００８６】
このような比較例の半導体装置では、深さ方向のポテンシャルエネルギーの分布が変調され、ポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１が、ｎ型半導体領域ＮＷ２の深さ方向の中心位置ＤＰ２よりも深くなる。そのため、比較例の半導体装置では、ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射光が入射される場合、内部量子効率を確保しつつ電荷転送効率を増加させることができず、光電変換素子を備えた半導体装置の性能が低下する。
【００８７】
ここで、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２とがｐ型ウェルＰＷ１により分断され、ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間の部分における正味の不純物濃度が、ｐ型ウェルＰＷ１のうちそれ以外の部分における正味の不純物濃度と略等しい場合を考える。このような場合、深さ方向のポテンシャルエネルギーの分布は、ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間の部分にポテンシャル障壁を有し、そのポテンシャル障壁の高さは高い。そのため、転送トランジスタＴＸのゲート電極Ｇｔに正の電圧を印加した場合でも、ｎ−型半導体領域ＮＷ１中の電荷をｎ型半導体領域ＮＷ２中まで移動させることができず、ｎ−型半導体領域ＮＷ１中に電荷が残ることになる。
【００８８】
あるいは、入射光がカラーフィルタ層を透過して検出感度が低下することを防止するため、単一画素内で、互いに異なる波長を有する入射光が吸収されて光電変換により電荷を発生させる複数のフォトダイオードが深さ方向に積層される場合を考える。このような場合、ｐ型ウェルのうち半導体基板の主面から遠く離れた部分に入射光が入射される際の内部量子効率を増加させることはできる。しかし、このような場合、ある波長を有する入射光が、その画素内に積層された複数のフォトダイオードの各々で電荷を発生させ、混色が発生することにより、実効的な検出感度が減少する。
【００８９】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置は、ｐ型ウェルＰＷ１の内部に形成されたｎ−型半導体領域ＮＷ１と、ｎ−型半導体領域ＮＷ１よりも主面１ａ側に形成されたｎ型半導体領域ＮＷ２と、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に形成されたｐ−型半導体領域ＰＷ２と、を有する。言い換えれば、本実施の形態１の半導体装置では、フォトダイオードＰＤが、ｐ型ウェルＰＷ１の内部に形成されたｎ−型半導体領域ＮＷ１と、ｎ−型半導体領域ＮＷ１よりも主面１ａ側に形成されたｎ型半導体領域ＮＷ２と、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に形成されたｐ−型半導体領域ＰＷ２と、を有する。ｎ−型半導体領域ＮＷ１における正味の不純物濃度は、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低く、ｐ−型半導体領域ＰＷ２における正味の不純物濃度は、ｐ型ウェルＰＷ１における正味の不純物濃度よりも低い。
【００９０】
図１０は、実施の形態１の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を説明するための図である。図１１は、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を説明するための図である。図１２は、実施の形態１の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を説明するための図である。図１０は、図６に示した断面図に加え、実施の形態１の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を模式的に表すグラフを示している。図１１は、図６に示した断面図に加え、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を模式的に表すグラフを示している。図１２は、図６に示した断面図に加え、実施の形態１の半導体装置のフォトダイオード中の深さ方向のポテンシャルエネルギーの分布を模式的に表すグラフを示している。なお、図１２の模式的なグラフに示すポテンシャルエネルギーの分布は、伝導帯のエネルギー分布を意味する。また、図１２では、フォトダイオードＰＤのうちｎ型半導体領域ＮＷ２およびｎ−型半導体領域ＮＷ１の一部におけるポテンシャルエネルギーの分布を示している。
【００９１】
図６に示すように、本実施の形態１の半導体装置では、ｎ−型半導体領域ＮＷ１は、ｎ型半導体領域ＮＷ２下、すなわちｎ型半導体領域ＮＷ２を挟んで主面１ａと反対側に形成されている。すなわち、本実施の形態１の半導体装置では、比較例の半導体装置と同様ではあるが、ｎ−型半導体領域ＮＷ１が形成されていない場合に比べ、フォトダイオードＰＤが、ｐ型ウェルＰＷ１のうち半導体基板１Ｓの主面１ａから深い位置まで形成されている。
【００９２】
そのため、特に、赤（Ｒ）の画素ＰＵにおいては、ｎ型半導体領域ＮＷ２下にｎ−型半導体領域ＮＷ１を形成することにより、フォトダイオードＰＤに入射光が入射されて光電変換により電子が発生する効率、いわゆる内部量子効率を増加させることができる。
【００９３】
図１０の模式的なグラフに示すように、本実施の形態１の半導体装置では、ｎ−型半導体領域ＮＷ１における正味の不純物濃度は、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低い。これは、入射光の波長が長い場合でも、内部量子効率を増加させるためのものである。
【００９４】
図１１の模式的なグラフに示すように、ｎ型半導体領域ＮＷ２におけるｐ型の不純物濃度をＣｐ１とし、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度をＣｎ１とし、図１０の模式的なグラフに示すように、ｎ型半導体領域ＮＷ２における正味の不純物濃度をＣｎｅｔ１とする。このとき、Ｃｎｅｔ１は、下記式（１）
Ｃｎｅｔ１＝｜Ｃｐ１−Ｃｎ１｜＝Ｃｎ１−Ｃｐ１        （１）
で表される。
【００９５】
また、図１１の模式的なグラフに示すように、ｐ−型半導体領域ＰＷ２におけるｐ型の不純物濃度をＣｐ２とし、ｐ−型半導体領域ＰＷ２におけるｎ型の不純物濃度をＣｎ２とし、図１０の模式的なグラフに示すように、ｐ−型半導体領域ＰＷ２における正味の不純物濃度をＣｎｅｔ２とする。このとき、Ｃｎｅｔ２は、下記式（２）
Ｃｎｅｔ２＝｜Ｃｐ２−Ｃｎ２｜＝Ｃｐ２−Ｃｎ２        （２）
で表される。
【００９６】
なお、ｐ−型半導体領域ＰＷ２における不純物濃度として、ゲート電極Ｇｔのゲート長方向におけるｐ−型半導体領域ＰＷ２の中央に位置し、かつ、深さ方向におけるｐ−型半導体領域ＰＷ２の中央に位置する位置ＰＳＴ１における不純物濃度を用いることができる。
【００９７】
また、図１１の模式的なグラフに示すように、ｎ−型半導体領域ＮＷ１におけるｐ型の不純物濃度をＣｐ３とし、ｎ−型半導体領域ＮＷ１におけるｎ型の不純物濃度をＣｎ３とし、図１０の模式的なグラフに示すように、ｎ−型半導体領域ＮＷ１における正味の不純物濃度をＣｎｅｔ３とする。このとき、Ｃｎｅｔ３は、下記式（３）
Ｃｎｅｔ３＝｜Ｃｐ３−Ｃｎ３｜＝Ｃｎ３−Ｃｐ３        （３）
で表される。
【００９８】
また、図１１の模式的なグラフに示すように、ｐ型ウェルＰＷ１におけるｐ型の不純物濃度をＣｐ４とし、ｐ型ウェルＰＷ１におけるｎ型の不純物濃度をＣｎ４とし、図１０の模式的なグラフに示すように、ｐ型ウェルＰＷ１における正味の不純物濃度をＣｎｅｔ４とする。このとき、Ｃｎｅｔ４は、下記式（４）
Ｃｎｅｔ４＝｜Ｃｐ４−Ｃｎ４｜＝Ｃｐ４−Ｃｎ４        （４）
で表される。
【００９９】
なお、ｐ型ウェルＰＷ１における不純物濃度とは、ｐ型ウェルＰＷ１のうち、ｎ−型半導体領域ＮＷ１、ｎ型半導体領域ＮＷ２、ｐ−型半導体領域ＰＷ２、ｎ型の高濃度半導体領域ＮＲおよびｐ＋型半導体領域Ｐのいずれからも十分離れた部分における不純物濃度である。このようなｐ型ウェルＰＷ１における不純物濃度として、図１０および図１１の模式的なグラフに示すように、ｐ型ウェルＰＷ１のうち、ｎ−型半導体領域ＮＷ１を挟んでｎ型半導体領域ＮＷ２と反対側に位置する部分における不純物濃度を用いることができる。
【０１００】
あるいは、ｐ型ウェルＰＷ１における不純物濃度として、好適には、ｐ型ウェルＰＷ１のうち、主面１ａに垂直な方向においてゲート電極Ｇｔ下に位置、すなわちゲート電極Ｇｔと対向し、かつ、ゲート電極Ｇｔのゲート長方向においてｐ−型半導体領域ＰＷ２と対向する部分ＰＴＦにおける不純物濃度を用いることができる。さらに好適には、ｐ型ウェルＰＷ１における不純物濃度として、ゲート電極Ｇｔのゲート長方向において、ゲート長方向におけるゲート電極Ｇｔの中央位置と同じ位置に配置され、かつ、深さ方向において、位置ＰＳＴ１と同じ位置に配置された位置ＰＳＴ２における不純物濃度を用いることができる。
【０１０１】
図１１の模式的なグラフに示すように、ｎ型半導体領域ＮＷ２におけるｐ型の不純物濃度Ｃｐ１、ｐ−型半導体領域ＰＷ２におけるｐ型の不純物濃度Ｃｐ２、ｎ−型半導体領域ＮＷ１におけるｐ型の不純物濃度Ｃｐ３、および、ｐ型ウェルＰＷ１におけるｐ型の不純物濃度Ｃｐ４は、略等しい。一方、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度Ｃｎ１、ｐ−型半導体領域ＰＷ２におけるｎ型の不純物濃度Ｃｎ２、ｎ−型半導体領域ＮＷ１におけるｎ型の不純物濃度Ｃｎ３、および、ｐ型ウェルＰＷ１におけるｎ型の不純物濃度Ｃｎ４は、Ｃｎ４＜Ｃｎ２＜Ｃｎ３＜Ｃｎ１の関係を有する。また、ｐ型の不純物濃度Ｃｐ１、Ｃｐ２、Ｃｐ３およびＣｐ４、ならびに、ｎ型の不純物濃度Ｃｎ１、Ｃｎ２、Ｃｎ３およびＣｎ４は、Ｃｐ１＜Ｃｎ１、Ｃｎ２＜Ｃｐ２、Ｃｐ３＜Ｃｎ３、Ｃｎ４＜Ｃｐ４の関係を有する。
【０１０２】
そのため、上記式（１）および上記式（３）を用いると、図１０の模式的なグラフに示すように、ｎ型半導体領域ＮＷ２における正味の不純物濃度Ｃｎｅｔ１、および、ｎ−型半導体領域ＮＷ１における正味の不純物濃度Ｃｎｅｔ３は、Ｃｎｅｔ３＜Ｃｎｅｔ１の関係を有する。また、上記式（２）および上記式（４）を用いると、図１０の模式的なグラフに示すように、ｐ−型半導体領域ＰＷ２における正味の不純物濃度Ｃｎｅｔ２、および、ｐ型ウェルＰＷ１における正味の不純物濃度Ｃｎｅｔ４は、Ｃｎｅｔ２＜Ｃｎｅｔ４の関係を有する。なお、図１１の模式的なグラフでは、ｐ＋型半導体領域ＰＲにおける正味の不純物濃度が、ｐ型ウェルＰＷ１における正味の不純物濃度よりも高いことを示している。
【０１０３】
本実施の形態１の半導体装置では、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間にｐ−型半導体領域ＰＷ２が形成され、ｎ−型半導体領域ＮＷ１がｎ型半導体領域ＮＷ２に接触していない。このような場合、図１２の模式的なグラフに示すように、深さ方向のポテンシャルエネルギーの分布は、ｐ−型半導体領域ＰＷ２にポテンシャル障壁としての山部ＭＰ１を有する。
【０１０４】
前述したように、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２とがｐ型ウェルＰＷ１により分断される場合、深さ方向のポテンシャルエネルギーの分布は、ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間の部分に大きなポテンシャル障壁を有する。このような場合、転送トランジスタＴＸのゲート電極Ｇｔに正の電圧を印加した場合でも、ｎ−型半導体領域ＮＷ１中の電荷をｎ型半導体領域ＮＷ２中まで移動させることができない。
【０１０５】
しかし、本実施の形態１の半導体装置では、ｐ−型半導体領域ＰＷ２における正味の不純物濃度は、ｐ型ウェルＰＷ１における正味の不純物濃度よりも低い。このような場合、深さ方向のポテンシャルエネルギーの分布は、ｐ−型半導体領域ＰＷ２にポテンシャル障壁としての山部ＭＰ１を有するものの、その山部ＭＰ１におけるポテンシャル障壁の高さは、ｐ−型半導体領域ＰＷ２における正味の不純物濃度がｐ型ウェルＰＷ１における正味の不純物濃度と略等しい場合に比べて低い。また、図１２の模式的なグラフにおいて、ｎ−型半導体領域ＮＷ１の上部において、主面１ａに近い位置ほどポテンシャルエネルギーが低くなっていることからも分かるように、ｎ−型半導体領域ＮＷ１は空乏化している。また、ｎ型半導体領域ＮＷ２でポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１におけるポテンシャルエネルギーは、ｎ−型半導体領域ＮＷ１でポテンシャルエネルギーが最も低くなる深さ位置ＤＰ３におけるポテンシャルエネルギーよりも低い。
【０１０６】
このように、本実施の形態１の半導体装置では、山部ＭＰ１におけるポテンシャル障壁がそれほど高くないので、ｎ−型半導体領域ＮＷ１中の電子をｎ型半導体領域ＮＷ２中まで容易に移動させることができる。したがって、図１２の模式的なグラフに示すように、ｎ−型半導体領域ＮＷ１中で光電変換された電子ＥＬのうち、大部分は、深さ位置ＤＰ１に配置されたポテンシャルエネルギーの分布の谷部ＶＰ１に蓄積される。一方、ｎ−型半導体領域ＮＷ１中で光電変換された電子ＥＬのうち、残りの一部は、ｎ−型半導体領域ＮＷ１のうちｐ−型半導体領域ＰＷ２側の部分に配置されたポテンシャルエネルギーの分布の谷部ＶＰ２に蓄積される。
【０１０７】
そして、転送トランジスタＴＸのゲート電極Ｇｔに正の電圧を印加した場合、ポテンシャルエネルギーは全体的に低くなり、ポテンシャルエネルギーの分布の谷部ＶＰ２、および、ポテンシャル障壁としての山部ＭＰ１が消滅して、ポテンシャルエネルギーの分布の谷部ＶＰ１だけが残る。このとき、ｎ型半導体領域ＮＷ２中の電子ＥＬはフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤに電子が転送されて空いた谷部ＶＰ１に、ｎ−型半導体領域ＮＷ１から電子ＥＬが移動し、ｎ−型半導体領域ＮＷ１に移動した電子ＥＬがフローティングディフュージョンＦＤに転送される。
【０１０８】
また、図１２の模式的なグラフに示すように、本実施の形態１の半導体装置では、比較例の半導体装置よりも、深さ方向のポテンシャルエネルギーの分布が、ｎ−型半導体領域ＮＷ１が形成されない場合に比べて変調されにくくなる。また、ポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１と、ｎ型半導体領域ＮＷ２の深さ方向の中心位置ＤＰ２との距離が、比較例の半導体装置に比べて短くなる。そして、ポテンシャルエネルギーが最も低くなる深さ位置ＤＰ１が、ｎ−型半導体領域ＮＷ１が形成されない場合に比べ、ｎ−型半導体領域ＮＷ１側に近づく距離は、比較例の半導体装置に比べて、短くなる。また、深さ位置ＤＰ１におけるポテンシャルエネルギーが、ｎ−型半導体領域ＮＷ１が形成されない場合よりも低くなる量は、比較例の半導体装置よりも少なくなる。そのため、本実施の形態１の半導体装置では、比較例の半導体装置に比べ、ｎ型半導体領域ＮＷ２からフローティングディフュージョンＦＤへの電荷転送効率が増加する。
【０１０９】
このように、本実施の形態１の半導体装置では、ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射光が入射される場合でも、内部量子効率を確保しつつ電荷転送効率を増加させることができるので、光電変換素子を備えた半導体装置の性能を向上させることができる。
【０１１０】
なお、ｐ−型半導体領域ＰＷ２における正味の不純物濃度がｐ型ウェルＰＷ１における正味の不純物濃度と略等しい場合に比べて、山部ＭＰ１におけるポテンシャル障壁の高さを低くするためには、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に、ｐ−型半導体領域ＰＷ２に代え、イントリンシック状態の半導体領域が形成されていてもよい。イントリンシック状態とは、実効的なキャリア濃度が１×１０１５ｃｍ−３未満の状態を意味し、例えばｐ型の不純物濃度とｎ型の不純物濃度との差である正味の不純物濃度が１×１０１５ｃｍ−３未満の状態を意味する。
【０１１１】
ｎ型半導体領域ＮＷ２の深さ方向の厚さを厚さＴＨ１とし、ｐ−型半導体領域ＰＷ２の深さ方向の厚さを厚さＴＨ２とし、ｎ−型半導体領域ＮＷ１の深さ方向の厚さを厚さＴＨ３とする。このとき、好適には、ｎ型半導体領域ＮＷ２の厚さＴＨ１は、ｎ−型半導体領域ＮＷ１の厚さＴＨ３よりも薄く、ｐ−型半導体領域ＰＷ２の厚さＴＨ２は、ｎ型半導体領域ＮＷ２の厚さＴＨ１よりも薄い。
【０１１２】
具体的には、厚さＴＨ１を、例えば０．１〜０．３μｍ程度とし、厚さＴＨ２を、例えば０．０５〜０．０１５μｍ程度とし、厚さＴＨ３を、例えば１．５〜３μｍ程度とすることができる。
【０１１３】
ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射光が入射される場合でも内部量子効率を確保するという観点、すなわち赤（Ｒ）色の入射光が入射される場合でも内部量子効率を確保するという観点から、厚さＴＨ１、ＴＨ２およびＴＨ３のうち、ｎ−型半導体領域ＮＷ１の厚さＴＨ３が最も厚くなることが好ましい。また、ｐ型ウェルＰＷ１のうち主面１ａに近い部分に入射光が入射される場合でも内部量子効率を確保するという観点、すなわち青（Ｂ）色の入射光が入射される場合でも内部量子効率を確保するという観点から、ｎ型半導体領域ＮＷ２の厚さＴＨ１も厚さＴＨ３ほどではないが、ある程度厚くなることが好ましい。
【０１１４】
一方、ｎ型半導体領域ＮＷ２とｎ−型半導体領域ＮＷ１との間に、それほど高くないポテンシャル障壁を形成することによって、ｎ型半導体領域ＮＷ２におけるポテンシャルエネルギーが変調されることを防止するという観点から、厚さＴＨ１、ＴＨ２およびＴＨ３のうち、ｐ−型半導体領域ＰＷ２の厚さＴＨ２が最も薄くなることが好ましい。そのため、厚さＴＨ１、ＴＨ２およびＴＨ３は、前述したＴＨ２＜ＴＨ１＜ＴＨ３の関係を有することが好ましい。
【０１１５】
好適には、ｐ−型半導体領域ＰＷ２は、ｎ型の不純物を含有し、ｐ型ウェルＰＷ１は、ｐ−型半導体領域ＰＷ２におけるｎ型の不純物の濃度よりも低い濃度でｎ型の不純物を含有するか、または、ｎ型の不純物を含有しない。ｐ−型半導体領域ＰＷ２が、ｐ型の不純物とｎ型の不純物とを含有することにより、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度を極めて小さくすることができる。そのため、ｐ−型半導体領域ＰＷ２における正味の不純物濃度が極めて低い値になるように、精度よく制御することができる。
【０１１６】
好適には、ｐ−型半導体領域ＰＷ２は、ｐ型ウェルＰＷ１と接触している。これにより、ｐ−型半導体領域のうちｐ型ウェルＰＷ１と接触している部分の近傍では、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２とがｐ−型半導体領域により完全に分断される。そのため、ｎ−型半導体領域ＮＷ１中の電荷をｎ型半導体領域ＮＷ２中まで容易に移動させる効果が、より大きくなる。
【０１１７】
好適には、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２は、平面視において、ｎ型半導体領域ＮＷ２のうちゲート電極Ｇｔ側の部分と対向する。これにより、平面視において、ｎ−型半導体領域ＮＷ１がゲート電極Ｇｔに近づくため、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率が増加する。
【０１１８】
上記特許文献１〜上記特許文献３に記載された技術では、単一の光電変換素子中に、複数のフォトダイオードが深さ方向に積層され、深さ方向において、互いに離れて配置された２つのｎ型半導体領域の間にｐ型半導体領域が形成されている。しかし、上記特許文献１〜上記特許文献３には、ｎ型半導体領域と、その下方に形成されたｎ−型半導体領域と、の間に形成されたｐ−型半導体領域における正味の不純物濃度が、ｐ型ウェルにおける正味の不純物濃度よりも低いことは記載されていない。
【０１１９】
また、上記特許文献４に記載された技術では、フォトダイオードと分離された独立第１導電型領域がフォトダイオードよりも深い位置に設けられている。しかし、上記特許文献４に記載された技術では、独立第１導電型領域は、独立第１導電型領域に付与される電位の選定による、所望の特性改善を可能とするためのものであり、フォトダイオードＰＤの内部量子効率に影響を及ぼすものではない。また、上記特許文献４には、ｎ型半導体領域と、その下方に形成されたｎ−型半導体領域と、の間に形成されたｐ−型半導体領域における正味の不純物濃度が、ｐ型ウェルにおける正味の不純物濃度よりも低いことは記載されていない。
【０１２０】
上記特許文献５に記載された技術では、ｎ型である一導電型の第１の層が画像領域全体に及び、ｐ型である一導電型の第２の層が第１の層に縦方向で隣接するように配置されている。しかし、上記特許文献５には、ｎ型半導体領域と、その下方に形成されたｎ−型半導体領域と、の間に形成されたｐ−型半導体領域における正味の不純物濃度が、ｐ型ウェルにおける正味の不純物濃度よりも低いことは記載されていない。
【０１２１】
上記特許文献６に記載された技術では、フォトダイオード領域には、基板の表面から５個のｐ型ドーピング層と４個のｎ型ドーピング層とが交互に形成され、電子と正孔の分離が行われる。そのため、上記特許文献６に記載された技術では、フォトダイオードの外周に、４個のｎ型ドーピング層と連通され、電子の移動経路となるｎ＋ウォールを形成する必要があるが、ｎ＋ウォールの幅が深さ方向の途中の位置で狭くなると、フォトダイオード領域のうち、その途中の位置よりも深い部分から電荷を移動させることができない。また、上記特許文献６には、ｎ型半導体領域と、その下方に形成されたｎ−型半導体領域と、の間に形成されたｐ−型半導体領域における正味の不純物濃度が、ｐ型ウェルにおける正味の不純物濃度よりも低いことは記載されていない。
【０１２２】
＜実施の形態１の変形例＞
図１３は、実施の形態１の変形例の半導体装置の構成を示す平面図である。
【０１２３】
図１３に示すように、本変形例の半導体装置では、ｎ−型半導体領域ＮＷ１が、平面視において、ｎ型半導体領域ＮＷ２のうち、ゲート電極Ｇｔのゲート長方向における中央部と対向する。これにより、画素ＰＵに入射された入射光のうち、ｎ−型半導体領域ＮＷ１に入射される割合が増加する。そのため、実施の形態１に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率は弱まるものの、ｐ型ウェルＰＷ１のうち半導体基板１Ｓの主面１ａ（図５参照）から遠く離れた部分に入射光が入射される場合でも、内部量子効率を増加させることができる。
【０１２４】
＜半導体装置の製造方法＞
次いで、本実施の形態１の半導体装置の製造方法について説明する。図１４は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１５〜図２４は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図１５〜図２４の各断面図は、図４のＡ−Ａ断面に対応している。
【０１２５】
図２５および図２６は、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を説明するための図である。図２５および図２６は、図６に示した断面図に加え、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布を模式的に表すグラフを示している。
【０１２６】
まず、図１５に示すように、半導体基板１Ｓを用意する（図１４のステップＳ１）。このステップＳ１では、半導体基板１Ｓとして、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を含有したｎ型の単結晶シリコン基板を準備する。
【０１２７】
次いで、図１５に示すように、半導体基板１Ｓに素子分離領域ＩＲを形成する。素子分離領域ＩＲは、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、窒化シリコン（ＳｉＮ）膜をマスクとして半導体基板１Ｓをエッチングすることにより、半導体基板１Ｓのうち、活性領域ＡｃＴＰ等の活性領域となる領域に、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン（ＳｉＯ２）膜などの絶縁膜を埋め込むことにより、素子分離領域ＩＲを形成する。このような素子分離方法をＳＴＩ（Shallow Trench Isolation）法という。この素子分離領域ＩＲにより活性領域ＡｃＴＰ等の活性領域が区画、すなわち形成される。活性領域ＡｃＴＰは、半導体基板１Ｓの主面１ａ側の画素領域１Ａに形成される。
【０１２８】
なお、ＳＴＩ法に代えてＬＯＣＯＳ（Local oxidation of silicon）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材からなる素子分離領域を形成する。
【０１２９】
また、図示は省略するが、半導体基板１Ｓのうち、活性領域ＡｃＴＰ等の活性領域となる領域に、分離溝を形成した後、酸化シリコン（ＳｉＯ２）膜などの絶縁膜を埋め込む前に、分離溝の底部に露出した部分に、例えばホウ素（Ｂ）などのｐ型の不純物を導入してもよい。これにより、後述する図１６を用いて説明するｐ型ウェルＰＷ１のうち、素子分離領域ＩＲ下部分で、暗電流の発生を抑制することができる。
【０１３０】
次いで、図１６に示すように、ｐ型ウェルＰＷ１を形成する（図１４のステップＳ２）。このステップＳ２では、フォトリソグラフィ技術およびイオン注入法を使用することにより、画素領域１Ａの活性領域ＡｃＴＰ内で、半導体基板１Ｓの主面１ａ側に、例えばホウ素（Ｂ）などのｐ型の不純物イオンＩＭ１を注入する。これにより、画素領域１Ａで、半導体基板１Ｓの主面１ａ側に半導体領域としてのｐ型ウェルＰＷ１を形成する。ｐ型ウェルＰＷ１の導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型の反対の導電型である。
【０１３１】
前述したように、ｐ型ウェルＰＷ１における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とすることができる。そして、このような正味の不純物濃度を有するｐ型ウェルＰＷ１を形成するために、ステップＳ２において、ｐ型の不純物としての例えばホウ素（Ｂ）をイオン注入する際の注入条件として、注入エネルギーを例えば５５０ｋｅＶ〜２．５ＭｅＶ程度とし、ドーズ量を例えば５×１０１１〜５×１０１２ｃｍ−２程度とすることができる。また、例えば注入エネルギーを階段状に減少させながら複数のステップに分けてイオン注入することができ、これにより、ｐ型ウェルＰＷ１のうち、主面１ａから遠い、すなわち深い部分から、主面１ａに近い、すなわち浅い部分まで、不純物濃度を精度よく制御しながら、順次不純物をイオン注入することができる。
【０１３２】
このステップＳ２では、ｐ型の不純物イオンＩＭ１を注入してｐ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｐ型の不純物を活性化させることができる。
【０１３３】
次いで、図１７に示すように、ｎ−型半導体領域ＮＷ１を形成する（図１４のステップＳ３）。このステップＳ３では、画素領域１Ａで、ｐ型ウェルＰＷ１の内部の部分ＰＴＷに、ｎ−型半導体領域ＮＷ１を、イオン注入法により主面１ａから離れて形成する。
【０１３４】
例えば、半導体基板１Ｓ上にフォトレジスト膜（レジスト膜）Ｒ１を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ１をパターニングする。
【０１３５】
具体的には、ｐ型ウェルＰＷ１上に、フォトレジスト膜Ｒ１を形成する。そして、フォトレジスト膜Ｒ１のうちｐ型ウェルＰＷ１の部分ＰＴＰ上に位置する部分を除去し、フォトレジスト膜Ｒ１を貫通して部分ＰＴＰに達する開口部ＯＰ１を形成する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴＰが露出するように、フォトレジスト膜Ｒ１をパターニングする。このとき、ｐ型ウェルＰＷ１のうち部分ＰＴＰ以外の部分は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ１により覆われている。
【０１３６】
そして、フォトレジスト膜Ｒ１をマスクとして、ｐ型ウェルＰＷ１の部分ＰＴＰに、例えばリン（Ｐ）などのｎ型の不純物イオンＩＭ２を注入する。これにより、ｐ型ウェルＰＷ１の部分ＰＴＰの内部の部分ＰＴＷに、ｎ−型半導体領域ＮＷ１が形成される。その後、フォトレジスト膜Ｒ１を除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。
【０１３７】
ｎ−型半導体領域ＮＷ１における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。また、ステップＳ３において、ｎ型の不純物としての例えばリン（Ｐ）をイオン注入する際の注入条件として、注入エネルギーを例えば３００ｋｅＶ〜２ＭｅＶ程度とし、ドーズ量を例えば８×１０１１〜１．５×１０１２ｃｍ−２程度とすることができる。
【０１３８】
このステップＳ３では、ｎ型の不純物イオンＩＭ２を注入してｎ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｎ型の不純物を活性化させることができる。
【０１３９】
なお、例えば、ステップＳ３を行った後、ステップＳ４を行う前に、フォトレジスト膜をマスクとして、画素ＰＵ（図５参照）の周りに、例えばホウ素（Ｂ）などのｐ型の不純物を導入してもよい。
【０１４０】
また、例えば、ステップＳ３を行った後、ステップＳ４を行う前に、ｐ型ウェルＰＷ１のうち主面１ａ側の浅い部分に、例えばホウ素（Ｂ）などのｐ型の不純物を導入してもよい。このような場合において、ｐ型の不純物としての例えばホウ素（Ｂ）をイオン注入する際の注入エネルギーを、ステップＳ２における注入エネルギーよりも低い注入エネルギーとすることができる。具体的には、注入エネルギーを例えば１０〜２５０ｋｅＶ程度とし、ドーズ量を例えば５×１０１１〜２×１０１２ｃｍ−２程度とすることができる。また、例えば注入エネルギーを階段状に減少させながら複数のステップに分けてイオン注入することができ、これにより、ｐ型ウェルＰＷ１のうち、主面１ａから遠い側から、主面１ａに近い側まで、不純物濃度を精度よく制御しながら、順次不純物をイオン注入することができる。なお、この浅い部分にｐ型の不純物を導入する工程は、ステップＳ２を行う際に行ってもよい。
【０１４１】
次いで、図１８に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極Ｇｔを形成する（図１４のステップＳ４）。このステップＳ４では、画素領域１Ａで、ｐ型ウェルＰＷ１のうち平面視においてｎ−型半導体領域ＮＷ１よりも第１の側（図１８中右側）に位置する部分ＰＴ１上に、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔを形成する。また、部分ＰＴ１は、ｐ型ウェルＰＷ１のうち平面視においてｎ−型半導体領域ＮＷ１よりもゲート電極Ｇｔのゲート長方向における第１の側（図１８中右側）に位置する。
【０１４２】
このステップＳ４では、まず、半導体基板１Ｓを熱酸化することにより、ｐ型ウェルＰＷ１の主面１ａ上に、酸化シリコン膜からなる絶縁膜ＧＩ１を形成する。
【０１４３】
絶縁膜ＧＩ１として、窒化シリコン膜や酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。また、酸化ハフニウム（ＨｆＯ２）膜に酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【０１４４】
このステップＳ４では、次に、絶縁膜ＧＩ１上に、導電膜ＣＮＤとして、例えば多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。
【０１４５】
このステップＳ４では、次に、導電膜ＣＮＤおよび絶縁膜ＧＩ１をパターニングする。具体的には、導電膜ＣＮＤ上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、ゲート電極Ｇｔの形成予定領域にフォトレジスト膜を残存させる。次に、このレジスト膜をマスクとして、導電膜ＣＮＤおよび絶縁膜ＧＩ１をエッチングする。これにより、ｐ型ウェルＰＷ１の部分ＰＴ１上に、絶縁膜ＧＩ１を含むゲート絶縁膜ＧＯＸを介して、導電膜ＣＮＤを含むゲート電極Ｇｔを形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。
【０１４６】
この際、周辺回路領域に形成されるロジックトランジスタとしてのトランジスタのゲート電極を半導体基板１Ｓ上にゲート絶縁膜を介して形成してもよい。あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを形成してもよい。
【０１４７】
次いで、図１９に示すように、ｎ型半導体領域ＮＷ２およびｐ−型半導体領域ＰＷ２を形成する（図１４のステップＳ５）。このステップＳ５では、画素領域１Ａで、ｐ型ウェルＰＷ１のうちｎ−型半導体領域ＮＷ１よりも半導体基板１Ｓの主面１ａ側に位置する部分ＰＴ２に、ｎ型半導体領域ＮＷ２を形成する。
【０１４８】
例えば、半導体基板１Ｓ上にフォトレジスト膜（レジスト膜）Ｒ２を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ２をパターニングする。
【０１４９】
具体的には、ｐ型ウェルＰＷ１上に、フォトレジスト膜Ｒ２を形成する。そして、フォトレジスト膜Ｒ２のうちｐ型ウェルＰＷ１の部分ＰＴＰ上に位置する部分を除去し、フォトレジスト膜Ｒ２を貫通して部分ＰＴＰに達する開口部ＯＰ２を形成する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴＰが露出するように、フォトレジスト膜Ｒ２をパターニングする。このとき、ｐ型ウェルＰＷ１のうち部分ＰＴＰ以外の部分は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ２により覆われている。
【０１５０】
そして、フォトレジスト膜Ｒ２をマスクとして、ｐ型ウェルＰＷ１の部分ＰＴＰに、例えばヒ素（Ａｓ）などのｎ型の不純物イオンＩＭ３を注入する。これにより、ｐ型ウェルＰＷ１の部分ＰＴＰの内部の部分ＰＴ２に、ｎ型半導体領域ＮＷ２が形成され、部分ＰＴＰのうちｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に位置する部分ＰＴ３に、ｐ−型半導体領域ＰＷ２が形成される。その後、フォトレジスト膜Ｒ２を除去する。
【０１５１】
なお、好適には、ｎ−型半導体領域ＮＷ１が平面視において開口部ＯＰ２に内包されるように、開口部ＯＰ２を形成する。これにより、ｎ−型半導体領域ＮＷ１がｎ型半導体領域ＮＷ２に内包されるように、ｎ型半導体領域ＮＷ２を形成することができる。
【０１５２】
ｎ型半導体領域ＮＷ２における、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１６〜１×１０１７ｃｍ−３程度とし、ｐ−型半導体領域ＰＷ２における、ｐ型の不純物濃度からｎ型の不純物濃度を差し引いた正味の不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３程度とすることができる。また、ステップＳ５において、ｎ型の不純物としての例えばヒ素（Ａｓ）をイオン注入する際の注入条件として、注入エネルギーを例えば１００〜２００ｋｅＶ程度とし、ドーズ量を例えば１×１０１２〜１×１０１３ｃｍ−２程度とすることができる。
【０１５３】
なお、前述したように、ｎ−型半導体領域ＮＷ１における正味の不純物濃度は、ｎ型半導体領域ＮＷ２における正味の不純物濃度よりも低く、ｐ−型半導体領域ＰＷ２における正味の不純物濃度は、ｐ型ウェルＰＷ１における正味の不純物濃度よりも低い。ｐ型ウェルＰＷ１における不純物濃度として、好適には、ｐ型ウェルＰＷ１のうち、主面１ａに垂直な方向においてゲート電極Ｇｔ下に位置、すなわちゲート電極Ｇｔと対向し、かつ、ゲート電極Ｇｔのゲート長方向においてｐ−型半導体領域ＰＷ２と対向する部分ＰＴＦ（例えば図１０参照）における不純物濃度を用いることができる。
【０１５４】
このステップＳ５では、ｎ型の不純物ＩＭ３イオンを注入してｎ型の不純物を導入した後、例えば１０００℃程度の高温で活性化アニールを行って、イオン注入により導入されたｎ型の不純物を活性化させることができる。
【０１５５】
ステップＳ３およびステップＳ５を行うことにより、図１９に示すように、ｐ型ウェルＰＷ１の内部に、ｎ−型半導体領域ＮＷ１、ｐ−型半導体領域ＰＷ２およびｎ型半導体領域ＮＷ２が形成される。これらのｐ型ウェルＰＷ１、ｎ−型半導体領域ＮＷ１、ｐ−型半導体領域ＰＷ２およびｎ型半導体領域ＮＷ２により、フォトダイオードＰＤが形成される。
【０１５６】
好適には、ステップＳ２で、部分ＰＴ３にｐ型の不純物をイオン注入し、ステップＳ３で、部分ＰＴＷにｎ型の不純物をイオン注入する注入量よりも少ない注入量で部分ＰＴ３にｎ型の不純物をイオン注入し、ステップＳ５で、部分ＰＴ２にｎ型の不純物をイオン注入する注入量よりも少ない注入量で部分ＰＴ３にｎ型の不純物をイオン注入する。これにより、部分ＰＴ３にｐ−型半導体領域ＰＷ２を形成する。
【０１５７】
図１１に示したように、部分ＰＴ３におけるｎ型の不純物濃度の濃度分布は、部分ＰＴＷにイオン注入されたｎ型の不純物濃度の濃度分布の裾の部分となり、部分ＰＴ２にイオン注入されたｎ型の不純物濃度の濃度分布の裾の部分となる。
【０１５８】
したがって、ステップＳ３で部分ＰＴＷにｎ型の不純物をイオン注入する際のｎ型の不純物濃度の濃度分布と、ステップＳ５で部分ＰＴ２にｎ型の不純物をイオン注入する際のｎ型の不純物濃度の濃度分布とを調整することにより、ｐ−型半導体領域ＰＷ２におけるｎ型の不純物濃度を調整することができる。
【０１５９】
なお、ｎ型半導体領域ＮＷ２の一部は、転送トランジスタのゲート電極Ｇｔと平面視において重なってもよい。ｎ型半導体領域ＮＷ２の一部が転送トランジスタのゲート電極Ｇｔと平面視において重なることにより、ｎ型半導体領域ＮＷ２を転送トランジスタのソース領域としても機能させることができる。
【０１６０】
なお、ステップＳ５は、部分ＰＴ２にｎ型の不純物をイオン注入する工程と、部分ＰＴ３にｐ型の不純物をイオン注入する工程と、を含んでもよい。このとき、ステップＳ２で、部分ＰＴ３にｐ型の不純物をイオン注入し、ステップＳ３で、部分ＰＴＷにｎ型の不純物をイオン注入する注入量よりも少ない注入量で部分ＰＴ３にｎ型の不純物をイオン注入してもよい。また、ステップＳ５のうち、部分ＰＴ２にｐ型の不純物をイオン注入する工程で、部分ＰＴ２にｎ型の不純物をイオン注入する注入量よりも少ない注入量で部分ＰＴ３にｎ型の不純物をイオン注入してもよい。また、ステップＳ５のうち、部分ＰＴ３にｐ型の不純物をイオン注入する工程を行ってもよい。そして、このようなイオン注入を行うことにより、部分ＰＴ３にｐ−型半導体領域ＰＷ２を形成してもよい。
【０１６１】
このような場合、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布は、図２５に示すような分布を有するものの、実施の形態１の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を、図１０に示した分布と同様にすることができる。したがって、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に、ｐ型ウェルＰＷ１における正味の不純物濃度よりも少ない正味の不純物濃度を有するｐ−型半導体領域ＰＷ２を容易に形成することができる。
【０１６２】
なお、ステップＳ５のうち、部分ＰＴ３にｐ型の不純物をイオン注入する工程を、ステップＳ３を行った後、ステップＳ４を行う前に、ｐ型ウェルＰＷ１のうち主面１ａ側の浅い部分にｐ型の不純物を導入する工程を行う際に、行ってもよい。
【０１６３】
あるいは、ステップＳ２で、部分ＰＴ３にｐ型の不純物をイオン注入せず、ステップＳ３で、部分ＰＴ３にｎ型の不純物をイオン注入せず、ステップＳ５のうち、部分ＰＴ２にｎ型の不純物をイオン注入する工程で、部分ＰＴ３にｎ型の不純物をイオン注入しなくてもよい。また、ステップＳ５のうち、部分ＰＴ３にｐ型の不純物をイオン注入する工程を行ってもよい。そして、このようなイオン注入を行うことにより、部分ＰＴ３にｐ−型半導体領域ＰＷ２を形成してもよい。
【０１６４】
このような場合、実施の形態１の半導体装置のフォトダイオード中の深さ方向のｐ型およびｎ型の不純物濃度の分布は、図２６に示すような分布を有するものの、実施の形態１の半導体装置のフォトダイオード中の深さ方向の正味の不純物濃度の分布を、図１０に示した分布と同様にすることができる。したがって、ｎ−型半導体領域ＮＷ１とｎ型半導体領域ＮＷ２との間に、ｐ型ウェルＰＷ１における正味の不純物濃度よりも少ない正味の不純物濃度を有するｐ−型半導体領域ＰＷ２を容易に形成することができる。
【０１６５】
次いで、図２０に示すように、ｐ＋型半導体領域ＰＲを形成する（図１４のステップＳ６）。このステップＳ６では、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、画素領域１Ａにおいて、ｎ型半導体領域ＮＷ２の主面１ａ側に、例えばホウ素（Ｂ）などのｐ型の不純物イオンをイオン注入する。これにより、図２０に示すように、ｎ型半導体領域ＮＷ２の主面１ａ側に、ｐ＋型半導体領域ＰＲを形成する。
【０１６６】
ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度を、例えば１×１０１８〜１×１０１９ｃｍ−３程度とすることができる。また、ステップＳ６において、ｐ型の不純物としての例えばホウ素（Ｂ）をイオン注入する際の注入条件として、注入エネルギーを例えば５ｋｅＶ以下とし、ドーズ量を例えば１×１０１２〜２×１０１３ｃｍ−２程度とすることができる。なお、イオンを注入する方向を、主面１ａに垂直な方向に対して例えば２０〜３０°傾斜させることにより、平面視において、ｐ＋型半導体領域ＰＲをゲート電極Ｇｔから離すことができる。また、例えば傾斜角を階段状に増加させながら複数のステップに分けてイオン注入することができ、これにより、ｐ＋型半導体領域ＰＲを位置精度よくゲート電極Ｇｔから離すことができる。
【０１６７】
なお、図示は省略するが、例えばステップＳ６を行った後、ステップＳ７を行う前に、周辺回路領域に形成されるトランジスタの閾値電圧を調整するため、周辺回路領域に形成されたウェル領域のうちゲート電極を挟んで両側の部分に、エクステンション領域、すなわちｎ型の低濃度半導体領域を、ゲート電極に整合して形成してもよい。また、周辺回路領域に形成されたウェル領域に、周辺回路領域に形成されるトランジスタの短チャネル効果を防止または抑制するため、周辺回路領域に形成されたウェル領域のうちゲート電極を挟んで両側の部分に、低濃度半導体領域を取り囲むように、ハロー領域を形成してもよい。
【０１６８】
あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々のエクステンション領域、すなわちｎ型の低濃度半導体領域を、それぞれのトランジスタのゲート電極に整合して形成してもよい。また、ｐ型ウェルＰＷ１の部分ＰＴ４（後述する図２２参照）に、ｎ型の低濃度半導体領域を、ゲート電極Ｇｔに整合して形成してもよい。
【０１６９】
なお、ｐ＋型半導体領域ＰＲが形成された状態では、図２０に示すように、ｎ型半導体領域ＮＷ２の厚さＴＨ１は、ｎ−型半導体領域ＮＷ１の厚さＴＨ３よりも薄く、ｐ−型半導体領域ＰＷ２の厚さＴＨ２は、ｎ型半導体領域ＮＷ２の厚さＴＨ１よりも薄い。
【０１７０】
次いで、図２１に示すように、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷＳを形成する（図１４のステップＳ７）。
【０１７１】
このステップＳ７では、まず、ゲート電極Ｇｔを覆うようにオフセットスペーサＯＳを形成する。オフセットスペーサＯＳは、例えば酸化シリコン膜からなる。
【０１７２】
このステップＳ７では、次に、半導体基板１Ｓの主面１ａ上に、ゲート電極ＧｔおよびオフセットスペーサＯＳを覆うように、絶縁膜ＺＭ１を形成する。この絶縁膜ＺＭ１は、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷＳ形成用の絶縁膜とを兼ねている。絶縁膜ＺＭ１は、例えば窒化シリコン膜からなる。
【０１７３】
このステップＳ７では、次に、反射防止膜ＡＲＦを形成する領域の絶縁膜ＺＭ１上に、フォトレジストパターン（図示は省略）を形成する。ゲート電極Ｇｔよりもソース側に配置されたｎ型半導体領域ＮＷ２およびｐ＋型半導体領域ＰＲは、この図示しないフォトレジストパターンにより覆われる。一方、ｐ型ウェルＰＷ１のうち平面視においてゲート電極Ｇｔよりもドレイン側に位置する部分ＰＴ４は、この図示しないフォトレジストパターンから露出する。
【０１７４】
このステップＳ７では、次に、この図示しないフォトレジストパターンをマスク（エッチングマスク）として用いて、絶縁膜ＺＭ１をＲＩＥ（Reactive Ion Etching）法などの異方性ドライエッチングによりエッチバックする。このとき、ゲート電極Ｇｔの側壁上に絶縁膜ＺＭ１を残すことにより、サイドウォールスペーサＳＷＳを形成し、この図示しないフォトレジストパターンの下に絶縁膜ＺＭ１を残すことにより、反射防止膜ＡＲＦを形成する。異方性ドライエッチングの後、フォトレジストパターンは除去される。
【０１７５】
反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷ２およびｐ＋型半導体領域ＰＲの各々の上に、オフセットスペーサＯＳを介して形成され、反射防止膜ＡＲＦおよびオフセットスペーサＯＳの一部（端部）は、ゲート電極Ｇｔ上に乗り上げる。そのため、ゲート電極Ｇｔの両側壁上のうち、ゲート電極Ｇｔのソース側、すなわちフォトダイオードＰＤ側の側壁は、オフセットスペーサＯＳを介して反射防止膜ＡＲＦで覆われる。
【０１７６】
一方、ゲート電極Ｇｔの両側壁上のうち、ドレイン側、すなわちフローティングディフュージョンＦＤが形成される側の側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷＳが形成される。
【０１７７】
なお、ステップＳ７を行う際に、周辺回路領域に形成されるトランジスタのゲート電極の両側壁上に、オフセットスペーサを介してサイドウォールスペーサを形成してもよい。あるいは、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々のゲート電極の両側壁上に、オフセットスペーサを介してサイドウォールスペーサを形成してもよい。
【０１７８】
次いで、図２２に示すように、ｎ型の高濃度半導体領域ＮＲを形成する（図１４のステップＳ８）。
【０１７９】
このステップＳ８では、画素領域１Ａにおいて、ｐ型ウェルＰＷ１のうちゲート電極Ｇｔよりもドレイン側、すなわちゲート電極Ｇｔを挟んでフォトダイオードＰＤと反対側（図２２中右側）に位置する部分ＰＴ４に、例えば、反射防止膜ＡＲＦおよびゲート電極Ｇｔをマスクとして、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンをイオン注入する。これにより、ｐ型ウェルＰＷ１のうちゲート電極Ｇｔを挟んでｎ−型半導体領域ＮＷ１と反対側に位置する部分ＰＴ４に、ｎ型の高濃度半導体領域ＮＲを形成する。このｎ型の高濃度半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域でもあり、フォトダイオードＰＤのフローティングディフュージョンＦＤとなる半導体領域でもある。ｎ型の高濃度半導体領域ＮＲにおけるｎ型の不純物濃度は、ｎ型半導体領域ＮＷ２におけるｎ型の不純物濃度よりも高い。
【０１８０】
ｎ型の不純物としての例えばリン（Ｐ）およびヒ素（Ａｓ）をイオン注入する際の注入条件として、注入エネルギーを例えば６０ｋｅＶ以下程度とし、ドーズ量を例えば１×１０１３〜３×１０１５ｃｍ−２程度とすることができる。また、例えば注入エネルギーを階段状に減少させ、かつ、イオン注入するｎ型の不純物の種類をリンからヒ素に変更しながら複数のステップに分けてイオン注入することができ、これにより、ｐ型ウェルＰＷ１のうち、主面１ａから遠い側から、主面１ａに近い側まで、不純物濃度を精度よく制御しながら、順次不純物をイオン注入することができる。
【０１８１】
前述したように、ｐ型ウェルＰＷ１の部分ＰＴ４に、ｎ型の低濃度半導体領域を、ゲート電極Ｇｔに整合して形成していた場合には、ｎ型の低濃度半導体領域とｎ型の高濃度半導体領域ＮＲとにより、ＬＤＤ（Lightly Doped Drain）構造を有するフローティングディフュージョンＦＤが形成される。
【０１８２】
以上の工程により、半導体基板１Ｓの主面１ａ側の画素領域１Ａに、フォトダイオードＰＤおよび転送トランジスタＴＸが形成される。ゲート電極Ｇｔとｎ型の高濃度半導体領域ＮＲとにより、転送トランジスタＴＸが形成される。
【０１８３】
なお、図示は省略するが、このステップＳ８を行う際に、周辺回路領域に形成されたウェル領域に、ｎ型の高濃度半導体領域を、ゲート電極の側壁上に形成されたサイドウォールスペーサに整合して形成してもよい。そして、ｎ型の低濃度半導体領域とｎ型の高濃度半導体領域とにより、ＬＤＤ構造を有するソース・ドレイン領域を形成してもよい。これにより、周辺回路領域で、トランジスタが形成される。
【０１８４】
あるいは、このステップＳ８を行う際に、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各々に含まれるｎ型の高濃度半導体領域を、それぞれのトランジスタのゲート電極の側壁上に形成されたサイドウォールスペーサに整合して形成してもよい。そして、ｎ型の低濃度半導体領域とｎ型の高濃度半導体領域とにより、ＬＤＤ構造を有するソース・ドレイン領域を形成してもよい。これにより、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される。
【０１８５】
なお、ステップＳ８を行った後、ステップＳ９を行う前に、周辺回路領域で、ｎ型の高濃度半導体領域およびゲート電極の各々の上に、シリサイド層を形成してもよい。あるいは、フローティングディフュージョンＦＤ上にもシリサイド層を形成してもよい。
【０１８６】
次いで、図２３に示すように、層間絶縁膜ＩＬ１、コンタクトホールＣＨｔおよびプラグＰｆｄを形成する（図１４のステップＳ９）。
【０１８７】
このステップＳ９では、まず、画素領域１Ａで、半導体基板１Ｓの表面上に、オフセットスペーサＯＳ、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷＳを介して、フォトダイオードＰＤおよび転送トランジスタＴＸを覆うように、層間絶縁膜ＩＬ１を形成する。
【０１８８】
例えば、半導体基板１Ｓ上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて平坦化する。
【０１８９】
図示は省略するが、この際、周辺回路領域で、半導体基板１Ｓの主面１ａ上に、トランジスタを覆うように、層間絶縁膜を形成してもよい。また、この際、画素領域１Ａで、半導体基板１Ｓの主面１ａ上に、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩを覆うように、層間絶縁膜を形成してもよい。
【０１９０】
このステップＳ９では、次に、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールＣＨｔを形成する。フローティングディフュージョンＦＤおよび転送トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通してｎ型の高濃度半導体領域ＮＲに達するコンタクトホールＣＨｔを形成する。
【０１９１】
図示は省略するが、この際、周辺回路領域で、トランジスタのゲート電極およびソース・ドレイン領域の各々の上に、コンタクトホールが形成されてもよい。また、画素領域１Ａで、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各々の上に、コンタクトホールが形成されてもよい。あるいは、画素領域１Ａで、転送トランジスタＴＸのゲート電極Ｇｔ上に、コンタクトホールが形成されてもよい。
【０１９２】
このステップＳ９では、次に、コンタクトホールＣＨｔの底面および側面を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜およびチタン膜上の窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
【０１９３】
そして、コンタクトホールＣＨｔを埋め込むように、半導体基板１Ｓの主面１ａの全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰｆｄを形成することができる。
【０１９４】
図示は省略するが、この際、周辺回路領域で、トランジスタのゲート電極およびソース・ドレイン領域の各々の上に、プラグが形成されてもよい。また、画素領域１Ａで、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各々の上に、プラグが形成されてもよい。あるいは、画素領域１Ａで、転送トランジスタＴＸのゲート電極Ｇｔ上に、プラグが形成されてもよい。
【０１９５】
次いで、図２４に示すように、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する（図１４のステップＳ１０）。
【０１９６】
このステップＳ１０では、まず、画素領域１Ａで、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜とその上部の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次に、これらの積層膜をパターニングすることにより、配線溝を形成する。
【０１９７】
このステップＳ１０では、次に、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次に、バリア膜上にシード膜（図示は省略）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次に、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。なお、図２４では、バリア膜、シード膜および銅膜を含む配線Ｍ１を、一体的に示している。
【０１９８】
このステップＳ１０では、次に、層間絶縁膜ＩＬ２および配線Ｍ１の形成と同様に、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。
【０１９９】
次いで、図５に示すように、カラーフィルタ層ＣＦおよびマイクロレンズＭＬを形成する（図１４のステップＳ１１）。
【０２００】
このステップＳ１１では、まず、画素領域１Ａで、層間絶縁膜ＩＬ４上に、カラーフィルタ層ＣＦを形成する。カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。なお、カラーフィルタ層ＣＦと層間絶縁膜ＩＬ４との間に、例えば酸化シリコン膜からなる透過膜ＴＦ１を形成してもよい。
【０２０１】
このステップＳ１１では、次に、カラーフィルタ層ＣＦ上に、フォトダイオードＰＤと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。
【０２０２】
以上の工程により、本実施の形態１の半導体装置を製造することができる。
【０２０３】
（実施の形態２）
実施の形態２では、実施の形態１の半導体装置において、さらに、ｎ−型半導体領域ＮＷ１の平面配置が変更された各種の例について説明する。
【０２０４】
本実施の形態２の半導体装置の構成については、ｎ−型半導体領域ＮＷ１の平面配置、すなわちフォトダイオードＰＤの平面配置を除いて、図１〜図３、図５および図６を用いて説明した実施の形態１の半導体装置の構成と同様にすることができるため、その説明を省略する。
【０２０５】
＜フォトダイオードの平面配置＞
図２７は、実施の形態２の半導体装置の構成を示す平面図である。
【０２０６】
図２７に示すように、本実施の形態２の半導体装置では、ｎ−型半導体領域ＮＷ１は、平面視においてｎ型半導体領域ＮＷ２に内包されている。すなわち、ｎ型半導体領域ＮＷ２は、部分ＰＮＷ１と、平面視において部分ＰＮＷ１と隣り合う部分ＰＮＷ２と、を含み、ｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１のうち、部分ＰＮＷ１下の部分に形成され、かつ、部分ＰＮＷ２下の部分には形成されていない。
【０２０７】
例えば図１４のステップＳ３を行って、ｎ−型半導体領域ＮＷ１をイオン注入法により形成する際に、ｐ型ウェルＰＷ１の部分ＰＴＰ（図６参照）に、点欠陥が発生するか、または、イオン注入装置からの微量の汚染物質がイオン注入される。このような点欠陥または汚染物質により、暗電流および白点が増加する。暗電流とは、光を照射していない状態でも電流が流れる現象をいい、この暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生し、表示される画像の劣化を引き起こすことになる。
【０２０８】
一方、本実施の形態２の半導体装置では、ｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１のうち、ｎ型半導体領域ＮＷ２の部分ＰＮＷ２下の部分には形成されていない。そのため、ｐ型ウェルＰＷ１のうち、ｎ型半導体領域ＮＷ２の部分ＰＮＷ２下の部分では、内部量子効率を増加させることができないものの、暗電流および白点が増加することを防止または抑制することができる。
【０２０９】
実施の形態１の半導体装置でも、図４に示したように、ｎ−型半導体領域ＮＷ１が、平面視においてｎ型半導体領域ＮＷ２に内包されている。しかし、本実施の形態２では、１個のｎ−型半導体領域ＮＷ１の面積は、ｎ型半導体領域ＮＷ２の面積に比べて極めて小さい。後述する図３５と比較すると分かりやすいが、図２７に示す例では、１個のｎ−型半導体領域ＮＷ１の面積は、ｎ型半導体領域ＮＷ２の面積の例えば９分の１よりも小さい。このように、ｎ−型半導体領域ＮＷ１、すなわちｎ型半導体領域ＮＷ２の部分ＰＮＷ１が小さな面積を有することにより、ｎ型半導体領域ＮＷ２の部分ＰＮＷ２の面積が大きくなるため、暗電流および白点が増加することを防止または抑制する効果が大きくなる。
【０２１０】
また、図２７に示す例では、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２は、平面視において、ｎ型半導体領域ＮＷ２のうちゲート電極Ｇｔ側の部分ＰＴ６と対向する。これにより、平面視において、ｎ−型半導体領域ＮＷ１がゲート電極Ｇｔに近づくため、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率が増加する。
【０２１１】
＜実施の形態２の第１変形例＞
図２８は、実施の形態２の第１変形例の半導体装置の構成を示す平面図である。
【０２１２】
図２８に示すように、本第１変形例の半導体装置では、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２は、平面視において、ｎ型半導体領域ＮＷ２のうち、ゲート電極Ｇｔのゲート長方向における中央部と対向する。これにより、画素ＰＵに入射された入射光のうち、ｎ−型半導体領域ＮＷ１に入射される割合が増加する。そのため、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率は弱まるものの、ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射光が入射される場合でも、内部量子効率を増加させることができる。
【０２１３】
＜実施の形態２の第２変形例＞
図２９は、実施の形態２の第２変形例の半導体装置の構成を示す平面図である。
【０２１４】
図２９に示すように、本第２変形例の半導体装置では、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２は、平面視において、ｎ型半導体領域ＮＷ２のうちゲート電極Ｇｔ側と反対側の部分ＰＴ７と対向する。
【０２１５】
ｎ−型半導体領域ＮＷ１を通り主面１ａ（図６参照）に平行な平面内におけるポテンシャルエネルギーの分布は、ｐ型ウェルＰＷ１を山部とし、ｎ−型半導体領域ＮＷ１を谷部とする分布を有する。そのため、あるｎ−型半導体領域ＮＷ１は、そのｎ−型半導体領域ＮＷ１が含まれるフォトダイオードＰＤと隣り合う別のフォトダイオードＰＤで発生した電荷を引き寄せる。このような場合、隣り合う画素ＰＵ同士のクロストークが発生するおそれがある。
【０２１６】
一方、本第２変形例のように、ｎ−型半導体領域ＮＷ１が、平面視において、ｎ型半導体領域ＮＷ２のうちゲート電極Ｇｔ側と反対側の部分と対向するように配置された場合、そのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合うフォトダイオードＰＤに引き寄せられる電荷を引き戻すことができる。よって、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率は弱まるものの、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２１７】
＜実施の形態２の第３変形例＞
図３０は、実施の形態２の第３変形例の半導体装置の構成を示す平面図である。
【０２１８】
図３０に示すように、本第３変形例の半導体装置は、複数のｎ−型半導体領域ＮＷ１と、複数のｐ−型半導体領域ＰＷ２と、を有する。複数のｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１の内部に、平面視において互いに間隔を空けて形成されている。複数のｐ−型半導体領域ＰＷ２は、ｐ型ウェルＰＷ１のうち、ｎ型半導体領域ＮＷ２と複数のｎ−型半導体領域ＮＷ１の各々との間にそれぞれ位置する複数の部分ＰＴ３（図６参照）の各々にそれぞれ形成されている。ｎ型半導体領域ＮＷ２は、ｐ型ウェルＰＷ１のうち複数のｎ−型半導体領域ＮＷ１よりも主面１ａ（図６参照）側に位置する部分ＰＴ２（図６参照）に形成されている。複数のｎ−型半導体領域ＮＷ１は、平面視においてｎ型半導体領域ＮＷ２に内包されている。
【０２１９】
複数のｎ−型半導体領域ＮＷ１を通り主面１ａに平行な平面内におけるポテンシャルエネルギーの分布は、ｐ型ウェルＰＷ１を山部とし、複数のｎ−型半導体領域ＮＷ１の各々を谷部とする分布を有する。そのため、ｐ型ウェルＰＷ１のうち、隣り合う２つのｎ−型半導体領域ＮＷ１により挟まれた部分で光電変換により発生した電荷は、それらの２つのｎ−型半導体領域ＮＷ１のいずれかに流れ込んだ後、深さ方向のポテンシャルエネルギーの傾斜に沿ってｎ型半導体領域ＮＷ２に移動することができる。
【０２２０】
図３０に示す例では、本第３変形例の半導体装置は、２つのｎ−型半導体領域ＮＷ１と、２つのｐ−型半導体領域ＰＷ２と、を有する。２つのｎ−型半導体領域ＮＷ１は、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側の部分ＰＴ６のうち、ゲート電極Ｇｔのゲート幅方向において両端に位置する２つの部分ＰＴ６１のそれぞれと対向する。これにより、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率を増加させることができ、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２２１】
＜実施の形態２の第４変形例＞
図３１は、実施の形態２の第４変形例の半導体装置の構成を示す平面図である。
【０２２２】
図３１に示すように、本第４変形例の半導体装置も、実施の形態１の第３変形例の半導体装置と同様に、２つのｎ−型半導体領域ＮＷ１と、２つのｐ−型半導体領域ＰＷ２と、を有する。
【０２２３】
一方、本第４変形例の半導体装置では、実施の形態１の第３変形例の半導体装置と異なり、２つのｎ−型半導体領域ＮＷ１は、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側と反対側の部分ＰＴ７のうち、ゲート電極Ｇｔのゲート幅方向において両端に位置する２つの部分ＰＴ７１のそれぞれと対向する。これにより、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷の電荷転送効率は弱まるものの、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間、および、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２２４】
＜実施の形態２の第５変形例＞
図３２は、実施の形態２の第５変形例の半導体装置の構成を示す平面図である。
【０２２５】
図３２に示すように、本第５変形例の半導体装置は、３つのｎ−型半導体領域ＮＷ１と、３つのｐ−型半導体領域ＰＷ２と、を有する。
【０２２６】
本第５変形例の半導体装置は、実施の形態２の第２変形例の半導体装置（図２９参照）に含まれる１つのｎ−型半導体領域ＮＷ１に加え、実施の形態２の第３変形例の半導体装置（図３０参照）に含まれる２つのｎ−型半導体領域ＮＷ１を有する。したがって、本第５変形例では、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷の電荷転送効率を増加させることができ、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間、および、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２２７】
＜実施の形態２の第６変形例＞
図３３は、実施の形態２の第６変形例の半導体装置の構成を示す平面図である。
【０２２８】
図３３に示すように、本第６変形例の半導体装置は、３つのｎ−型半導体領域ＮＷ１と、３つのｐ−型半導体領域ＰＷ２と、を有する。
【０２２９】
本第６変形例の半導体装置は、実施の形態２の半導体装置（図２７参照）に含まれる１つのｎ−型半導体領域ＮＷ１に加え、実施の形態２の第４変形例の半導体装置（図３１参照）に含まれる２つのｎ−型半導体領域ＮＷ１を有する。したがって、本第６変形例では、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷の電荷転送効率は同程度であるものの、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間、および、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２３０】
なお、本第６変形例では、１つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側の部分ＰＴ６と対向し、２つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側と反対側の部分ＰＴ７と対向する。一方、実施の形態２の第５変形例（図３２参照）では、２つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側の部分ＰＴ６と対向し、１つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側と反対側の部分ＰＴ７と対向する。
【０２３１】
したがって、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率は、実施の形態２の第５変形例の半導体装置の方が、本第６変形例の半導体装置よりも大きい。また、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間のクロストークを抑制する効果は、本第６変形例の半導体装置の方が、実施の形態２の第５変形例の半導体装置よりも大きい。
【０２３２】
＜実施の形態２の第７変形例＞
図３４は、実施の形態２の第７変形例の半導体装置の構成を示す平面図である。
【０２３３】
図３４に示すように、本第７変形例の半導体装置は、４つのｎ−型半導体領域ＮＷ１と、４つのｐ−型半導体領域ＰＷ２と、を有する。４つのｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１の内部に、平面視において互いに間隔を空けて形成されている。また、４つのｐ−型半導体領域ＰＷ２は、ｐ型ウェルＰＷ１のうちｎ型半導体領域ＮＷ２と複数のｎ−型半導体領域ＮＷ１の各々との間にそれぞれ位置する４つの部分ＰＴ３の各々に、それぞれ形成されている。ｎ型半導体領域ＮＷ２は、ｐ型ウェルＰＷ１のうち４つのｎ−型半導体領域ＮＷ１よりも主面１ａ（図６参照）側に位置する部分ＰＴ２（図６参照）に形成され、４つのｎ−型半導体領域ＮＷ１の各々は、平面視においてｎ型半導体領域ＮＷ２に内包されている。
【０２３４】
本第７変形例の半導体装置は、実施の形態２の第３変形例の半導体装置（図３０参照）に含まれる２つのｎ−型半導体領域ＮＷ１に加え、実施の形態２の第４変形例の半導体装置（図３１参照）に含まれる２つのｎ−型半導体領域ＮＷ１を有する。したがって、本第７変形例では、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷の電荷転送効率を増加させることができ、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間、および、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２３５】
また、ｎ−型半導体領域ＮＷ１で発生した電荷をフローティングディフュージョンＦＤへ転送する際の電荷転送効率は、本第７変形例の半導体装置の方が、実施の形態２の第６変形例の半導体装置よりも大きい。また、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間のクロストークを抑制する効果は、本第７変形例の半導体装置の方が、実施の形態２の第５変形例の半導体装置よりも大きい。
【０２３６】
＜実施の形態２の第８変形例＞
図３５は、実施の形態２の第８変形例の半導体装置の構成を示す平面図である。
【０２３７】
図３５に示すように、本第８変形例の半導体装置は、実施の形態２の第３変形例で説明したのと同様に、複数のｎ−型半導体領域ＮＷ１と、複数のｐ−型半導体領域ＰＷ２と、を有する。
【０２３８】
一方、図３５に示すように、本第８変形例の半導体装置では、実施の形態２の第３変形例の半導体装置とは異なり、複数のｎ−型半導体領域ＮＷ１は、ゲート電極Ｇｔのゲート長方向およびゲート幅方向にマトリクス状に配列されている。すなわち、複数のｎ−型半導体領域ＮＷ１は、ｐ型ウェルＰＷ１の内部に、平面視において互いに間隔を空けて形成されている。また、複数のｐ−型半導体領域ＰＷ２は、ｐ型ウェルＰＷ１のうちｎ型半導体領域ＮＷ２と複数のｎ−型半導体領域ＮＷ１の各々との間にそれぞれ位置する複数の部分ＰＴ３の各々に、それぞれ形成されている。ｎ型半導体領域ＮＷ２は、ｐ型ウェルＰＷ１のうち複数のｎ−型半導体領域ＮＷ１よりも主面１ａ（図６参照）側に位置する部分ＰＴ２（図６参照）に形成され、複数のｎ−型半導体領域ＮＷ１の各々は、平面視においてｎ型半導体領域ＮＷ２に内包されている。
【０２３９】
これにより、実施の形態２に比べ、ｎ−型半導体領域ＮＷ１で発生した電荷の電荷転送効率を増加させることができる。また、実施の形態２に比べ、ｎ型半導体領域ＮＷ２の面積に対する、複数のｎ−型半導体領域ＮＷ１の各々の面積の合計の割合が大きくなるので、内部量子効率を増加させることができる。また、例えば３つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側の部分ＰＴ６と対向し、例えば３つのｎ−型半導体領域ＮＷ１が、ｎ型半導体領域ＮＷ２のゲート電極Ｇｔ側と反対側の部分ＰＴ７と対向する。これにより、ｎ型半導体領域ＮＷ２を挟んでゲート電極Ｇｔと反対側で隣り合う画素ＰＵとの間、および、ゲート電極Ｇｔのゲート幅方向でｎ型半導体領域ＮＷ２と隣り合う画素ＰＵとの間のクロストークを抑制することができる。
【０２４０】
（実施の形態３）
実施の形態１では、入射光がｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射される場合でも、内部量子効率を確保しつつ電荷転送効率を増加させることができるような１つの画素ＰＵが形成されている例について説明した。一方、実施の形態３では、入射光がｐ型ウェルＰＷ１のうち主面１ａから近い部分に入射される場合の波長も含め、互いに異なる波長を有する３色の入射光がそれぞれ入射される３つの画素ＰＵが形成されている例について説明する。
【０２４１】
本実施の形態３の半導体装置に含まれる３個の画素ＰＵ１、ＰＵ２およびＰＵ３の各々の構成については、フォトダイオードＰＤ１、ＰＤ２およびＰＤ３およびカラーフィルタ層ＣＦ１、ＣＦ２およびＣＦ３を除いて、実施の形態１の半導体装置に含まれる画素ＰＵの構成と同様にすることができるため、その説明を省略する。
【０２４２】
＜画素領域の素子構造＞
図３６は、実施の形態３の半導体装置の構成を示す断面図である。
【０２４３】
図３６に示すように、本実施の形態３の半導体装置は、実施の形態１の半導体装置と同様に、半導体基板１Ｓと、半導体基板１Ｓの主面１ａ側の画素領域１Ａのうち、領域１１Ａ、１２Ａおよび１３Ａに形成された半導体領域である活性領域ＡｃＴＰと、を有する。活性領域ＡｃＴＰには、画素ＰＵが３個形成されている。すなわち、本実施の形態３の半導体装置は、３つの画素ＰＵとして、画素ＰＵ１、ＰＵ２およびＰＵ３を有する。画素ＰＵ１は、領域１１Ａに形成され、画素ＰＵ２は、領域１２Ａに形成され、画素ＰＵ３は、領域１３Ａに形成されている。
【０２４４】
画素ＰＵ２に入射される入射光の波長は、画素ＰＵ１に入射される入射光の波長よりも短く、画素ＰＵ３に入射される入射光の波長は、画素ＰＵ２に入射される入射光の波長よりも短い。そのため、画素ＰＵ１には例えば赤（Ｒ）色の入射光が入射され、画素ＰＵ２には例えば緑（Ｇ）色の入射光が入射され、画素ＰＵ３には例えば青（Ｂ）色の入射光が入射される。
【０２４５】
画素ＰＵ１は、フォトダイオードＰＤとしてのＰＤ１と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ１と、を有する。画素ＰＵ２は、フォトダイオードＰＤとしてのＰＤ２と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ２と、を有する。画素ＰＵ３は、フォトダイオードＰＤとしてのＰＤ３と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ３と、を有する。カラーフィルタ層ＣＦ１は、例えば赤（Ｒ）色の光を透過させ、カラーフィルタ層ＣＦ２は、例え緑（Ｇ）色の光を透過させ、カラーフィルタ層ＣＦ３は、例えば青（Ｂ）色の光を透過させる。
【０２４６】
フォトダイオードＰＤ１は、例えば赤（Ｒ）色の入射光を受光して電荷に変換し、フォトダイオードＰＤ２は、例えば緑（Ｇ）色の入射光を受光して電荷に変換し、フォトダイオードＰＤ３は、例えば青（Ｂ）色の入射光を受光して電荷に変換する。
【０２４７】
画素ＰＵ１は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１１と、ｎ−型半導体領域ＮＷ１としてのｎ−型半導体領域ＮＷ１１と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ１と、を有する。また、画素ＰＵ１は、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２１と、ｐ−型半導体領域ＰＷ２としてのｐ−型半導体領域ＰＷ２１と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ１と、を有する。
【０２４８】
ｐ型ウェルＰＷ１１は、半導体基板１Ｓの主面１ａ側の領域１１Ａに形成されている。ｎ−型半導体領域ＮＷ１１は、ｐ型ウェルＰＷ１１の内部の部分ＰＴＷとしての部分ＰＴＷ１に形成されている。ゲート電極Ｇｔ１は、ｐ型ウェルＰＷ１１のうち平面視においてｎ−型半導体領域ＮＷ１１よりもゲート長方向における第１の側（図３６中右側）に位置する部分ＰＴ１としての部分ＰＴ１１上に、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ１を介して形成されている。ｎ型半導体領域ＮＷ２１は、ｐ型ウェルＰＷ１１のうちｎ−型半導体領域ＮＷ１１よりも主面１ａ側に位置する部分ＰＴ２としての部分ＰＴ２１に形成されている。ｐ−型半導体領域ＰＷ２１は、ｐ型ウェルＰＷ１１のうちｎ−型半導体領域ＮＷ１１とｎ型半導体領域ＮＷ２１との間に位置する部分ＰＴ３としての部分ＰＴ３１に形成されている。ｎ型の高濃度半導体領域ＮＲ１は、ｐ型ウェルＰＷ１１のうち平面視においてゲート電極Ｇｔ１を挟んでｎ−型半導体領域ＮＷ１１と反対側に位置する部分ＰＴ４としての部分ＰＴ４１に形成されている。
【０２４９】
ｐ型ウェルＰＷ１１と、ｎ−型半導体領域ＮＷ１１と、ｎ型半導体領域ＮＷ２１と、ｐ−型半導体領域ＰＷ２１とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ１が形成されている。ゲート電極Ｇｔ１とｎ型の高濃度半導体領域ＮＲ１とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ１が形成されている。
【０２５０】
本実施の形態３における画素ＰＵ１は、実施の形態１における画素ＰＵと同様にすることができる。これにより、画素ＰＵ１に入射される例えば赤（Ｒ）色の入射光が、ｐ型ウェルＰＷ１のうち主面１ａから遠く離れた部分に入射される場合でも、内部量子効率を確保しつつ電荷転送効率を増加させることができる。
【０２５１】
また、画素ＰＵ２は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１２と、ｎ−型半導体領域ＮＷ１としてのｎ−型半導体領域ＮＷ１２と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ２と、を有する。また、画素ＰＵ２は、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２２と、ｐ−型半導体領域ＰＷ２としてのｐ−型半導体領域ＰＷ２２と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ２と、を有する。
【０２５２】
ｐ型ウェルＰＷ１２は、半導体基板１Ｓの主面１ａ側の領域１２Ａに形成されている。ｐ型ウェルＰＷ１２は、ｐ型ウェルＰＷ１１と同層に形成されている。ｎ−型半導体領域ＮＷ１２は、ｐ型ウェルＰＷ１２の内部の部分ＰＴＷとしての部分ＰＴＷ２に、主面１ａから離れて形成されている。ゲート電極Ｇｔ２は、ｐ型ウェルＰＷ１２のうち平面視においてｎ−型半導体領域ＮＷ１２よりもゲート長方向における第２の側（図３６中右側）に位置する部分ＰＴ１としての部分ＰＴ１２上に、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ２を介して形成されている。ｎ型半導体領域ＮＷ２２は、ｐ型ウェルＰＷ１２のうちｎ−型半導体領域ＮＷ１２よりも主面１ａ側に位置する部分ＰＴ２としての部分ＰＴ２２に形成されている。ｐ−型半導体領域ＰＷ２２は、ｐ型ウェルＰＷ１２のうちｎ−型半導体領域ＮＷ１２とｎ型半導体領域ＮＷ２２との間に位置する部分ＰＴ３としての部分ＰＴ３２に形成されている。ｎ型の高濃度半導体領域ＮＲ２は、ｐ型ウェルＰＷ１２のうち平面視においてゲート電極Ｇｔ２を挟んでｎ−型半導体領域ＮＷ１２と反対側に位置する部分ＰＴ４としての部分ＰＴ４２に形成されている。
【０２５３】
ｐ型ウェルＰＷ１２と、ｎ−型半導体領域ＮＷ１２と、ｎ型半導体領域ＮＷ２２と、ｐ−型半導体領域ＰＷ２２とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ２が形成されている。ゲート電極Ｇｔ２とｎ型の高濃度半導体領域ＮＲ２とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ２が形成されている。
【０２５４】
ｎ−型半導体領域ＮＷ１２における正味の不純物濃度は、ｎ型半導体領域ＮＷ２２における正味の不純物濃度よりも低く、ｐ−型半導体領域ＰＷ２２における正味の不純物濃度は、ｐ型ウェルＰＷ１２における正味の不純物濃度よりも低い。
【０２５５】
画素ＰＵ１におけるｎ−型半導体領域ＮＷ１１の深さ方向の厚さＴＨ３を、厚さＴＨ３１とし、画素ＰＵ２におけるｎ−型半導体領域ＮＷ１２の深さ方向の厚さＴＨ３を、厚さＴＨ３２とする。このとき、厚さＴＨ３２は、厚さＴＨ３１よりも薄い。このような場合でも、画素ＰＵ２に入射される入射光の波長が、画素ＰＵ１に入射される入射光の波長よりも短く、画素ＰＵ２に入射される入射光が、画素ＰＵ１に入射される入射光よりもｐ型ウェルＰＷ１のうち主面１ａに近い部分に入射される場合には、内部量子効率を確保しつつ電荷転送効率を増加させることができる。
【０２５６】
具体的には、厚さＴＨ３１を例えば３μｍ程度とし、厚さＴＨ３２を例えば１．５μｍ程度とすることができる。
【０２５７】
一方、画素ＰＵ３は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１３と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ３と、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２３と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ３と、を有する。そして、画素ＰＵ３では、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２を有しない。
【０２５８】
ｐ型ウェルＰＷ１３は、半導体基板１Ｓの主面１ａ側の領域１３Ａに形成されている。ｐ型ウェルＰＷ１３は、ｐ型ウェルＰＷ１１と同層に形成されている。ｎ型半導体領域ＮＷ２３は、ｐ型ウェルＰＷ１３の上層部としての部分ＰＴ２３に形成されている。ゲート電極Ｇｔ２は、ｐ型ウェルＰＷ１３のうち平面視においてｎ型半導体領域ＮＷ２３よりもゲート長方向における第３の側（図３６中右側）に位置する部分ＰＴ１としての部分ＰＴ１３上に、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ３を介して形成されている。ｎ型の高濃度半導体領域ＮＲ３は、ｐ型ウェルＰＷ１３のうち平面視においてゲート電極Ｇｔ３を挟んでｎ型半導体領域ＮＷ２３と反対側に位置する部分ＰＴ４としての部分ＰＴ４３に形成されている。
【０２５９】
ｐ型ウェルＰＷ１３と、ｎ型半導体領域ＮＷ２３とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ３が形成されている。ゲート電極Ｇｔ３とｎ型の高濃度半導体領域ＮＲ３とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ３が形成されている。
【０２６０】
画素ＰＵ３は、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２を有しない。このような場合でも、画素ＰＵ３に入射される入射光の波長が、画素ＰＵ２に入射される入射光の波長よりも短く、画素ＰＵ３に入射される入射光が、画素ＰＵ２に入射される入射光よりもｐ型ウェルＰＷ１のうち主面１ａに近い部分に入射される場合には、内部量子効率を確保しつつ電荷転送効率を増加させることができる。そして、画素ＰＵ２で厚さＴＨ３２を薄くし、画素ＰＵ３でｎ−型半導体領域ＮＷ１を形成しないことにより、暗電流および白点が増加することを防止または抑制することができる。
【０２６１】
すなわち、本実施の形態３では、画素ＰＵに入射される光の波長に応じて、内部量子効率を最適化しつつ電荷転送効率を増加させ、かつ、暗電流および白点を低減することができる。
【０２６２】
＜半導体装置の製造方法＞
本実施の形態３の半導体装置の製造方法では、図１４のステップＳ３と同様の工程を行う際に、領域１１Ａでは、ｎ−型半導体領域ＮＷ１１を形成し、領域１２Ａでは、ｎ−型半導体領域ＮＷ１２を形成するが、領域１３Ａでは、ｎ−型半導体領域ＮＷ１を形成しない。また、ｎ−型半導体領域ＮＷ１２の深さ方向の厚さＴＨ３２は、ｎ−型半導体領域ＮＷ１１の深さ方向の厚さＴＨ３１よりも薄い。
【０２６３】
また、本実施の形態３の半導体装置の製造方法では、図１４のステップＳ５と同様の工程を行う際に、領域１１Ａでは、ｐ−型半導体領域ＰＷ２１を形成し、領域１２Ａでは、ｐ−型半導体領域ＰＷ２２を形成するが、領域１３Ａでは、ｐ−型半導体領域ＰＷ２を形成しない。
【０２６４】
それ以外の点については、本実施の形態３の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法と同様にすることができる。
【０２６５】
（実施の形態４）
実施の形態３では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、実施の形態４では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
【０２６６】
例えば、表面照射型のイメージセンサでは、マイクロレンズに入射した光は、層間絶縁膜を透過してフォトダイオードに照射される。層間絶縁膜のうちフォトダイオードの上方に位置する部分には、配線層は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
【０２６７】
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。
【０２６８】
＜画素領域の素子構造＞
図３７は、実施の形態４の半導体装置の構成を示す断面図である。
【０２６９】
図３７に示すように、本実施の形態４の半導体装置において、半導体基板１ＳにフォトダイオードＰＤと転送用トランジスタＴＸとが形成され、かつ、半導体基板１Ｓよりも主面１ａ側（図３７中下側）に層間絶縁膜ＩＬ１〜ＩＬ４および配線Ｍ１〜Ｍ３が形成されている点は、実施の形態３と同様である。そして、さらに、本実施の形態４では、層間絶縁膜ＩＬ４よりも下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦよりも下層に支持基板ＳＳが配置されている。
【０２７０】
また、本実施の形態４では、半導体基板１Ｓの厚さが、実施の形態１に比べて薄くなっており、かつ、半導体基板１Ｓの裏面（図３７中上面）に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にカラーフィルタ層ＣＦを介してマイクロレンズＭＬが搭載されている。したがって、本実施の形態４では、実施の形態３と異なり、フォトダイオードＰＤよりも主面１ａ側に、反射防止膜ＡＲＦが形成されていなくてもよい。図３７に示す例では、ゲート電極ＧｔのフォトダイオードＰＤ側の側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷＳが形成されている。
【０２７１】
このように構成されている画素領域１Ａにおいて、マイクロレンズＭＬに光が入射されると、マイクロレンズＭＬに入射された光は、反射防止膜ＡＲＦを介して半導体基板１Ｓの裏面に到達する。そして、半導体基板１Ｓの裏面に到達した光は、半導体基板１Ｓの内部に入り込み、フォトダイオードＰＤに照射される。
【０２７２】
図３７に示すように、本実施の形態４の半導体装置は、実施の形態１の半導体装置と同様に、半導体基板１Ｓと、半導体基板１Ｓの主面１ａ側の画素領域１Ａのうち、領域１１Ａ、１２Ａおよび１３Ａに形成された半導体領域である活性領域ＡｃＴＰと、を有する。活性領域ＡｃＴＰには、画素ＰＵが３個形成されている。すなわち、本実施の形態４の半導体装置も、実施の形態３の半導体装置と同様に、３つの画素ＰＵとして、画素ＰＵ１、ＰＵ２およびＰＵ３を有する。画素ＰＵ１は、領域１１Ａに形成され、画素ＰＵ２は、領域１２Ａに形成され、画素ＰＵ３は、領域１３Ａに形成されている。
【０２７３】
本実施の形態４でも、実施の形態３と同様に、画素ＰＵ２に入射される入射光の波長は、画素ＰＵ１に入射される入射光の波長よりも短く、画素ＰＵ３に入射される入射光の波長は、画素ＰＵ２に入射される入射光の波長よりも短い。そのため、画素ＰＵ１には例えば赤（Ｒ）色の入射光が入射され、画素ＰＵ２には例えば緑（Ｇ）色の入射光が入射され、画素ＰＵ３には例えば青（Ｂ）色の入射光が入射される。
【０２７４】
画素ＰＵ１は、フォトダイオードＰＤとしてのＰＤ１と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ１と、を有する。画素ＰＵ２は、フォトダイオードＰＤとしてのＰＤ２と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ２と、を有する。画素ＰＵ３は、フォトダイオードＰＤとしてのＰＤ３と、カラーフィルタ層ＣＦとしてのカラーフィルタ層ＣＦ３と、を有する。カラーフィルタ層ＣＦ１は、例えば赤（Ｒ）色の光を透過させ、カラーフィルタ層ＣＦ２は、例えば緑（Ｇ）色の光を透過させ、カラーフィルタ層ＣＦ３は、例えば青（Ｂ）色の光を透過させる。
【０２７５】
フォトダイオードＰＤ１は、例えば赤（Ｒ）色の入射光を受光して電荷に変換し、フォトダイオードＰＤ２は、例えば緑（Ｇ）色の入射光を受光して電荷に変換し、フォトダイオードＰＤ３は、例えば青（Ｂ）色の入射光を受光して電荷に変換する。
【０２７６】
本実施の形態４では、実施の形態３と異なり、画素ＰＵ３は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１３と、ｎ−型半導体領域ＮＷ１としてのｎ−型半導体領域ＮＷ１３と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ３と、を有する。また、画素ＰＵ３は、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２３と、ｐ−型半導体領域ＰＷ２としてのｐ−型半導体領域ＰＷ２３と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ３と、を有する。
【０２７７】
ｐ型ウェルＰＷ１３は、半導体基板１Ｓの主面１ａ側の領域１３Ａに形成されている。ｎ−型半導体領域ＮＷ１３は、ｐ型ウェルＰＷ１３の内部の部分ＰＴＷとしての部分ＰＴＷ３に形成されている。ゲート電極Ｇｔ３は、ｐ型ウェルＰＷ１３のうち平面視においてｎ−型半導体領域ＮＷ１３よりもゲート長方向における第４の側（図３７中左側）に位置する部分ＰＴ１としての部分ＰＴ１３の主面１ａに、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ３を介して形成されている。ｎ型半導体領域ＮＷ２３は、ｐ型ウェルＰＷ１３のうちｎ−型半導体領域ＮＷ１３よりも主面１ａ側に位置する部分ＰＴ２としての部分ＰＴ２３に形成されている。ｐ−型半導体領域ＰＷ２３は、ｐ型ウェルＰＷ１３のうちｎ−型半導体領域ＮＷ１３とｎ型半導体領域ＮＷ２３との間に位置する部分ＰＴ３としての部分ＰＴ３３に形成されている。ｎ型の高濃度半導体領域ＮＲ３は、ｐ型ウェルＰＷ１３のうち平面視においてゲート電極Ｇｔ３を挟んでｎ−型半導体領域ＮＷ１３と反対側に位置する部分ＰＴ４としての部分ＰＴ４３に形成されている。
【０２７８】
ｐ型ウェルＰＷ１３と、ｎ−型半導体領域ＮＷ１３と、ｎ型半導体領域ＮＷ２３と、ｐ−型半導体領域ＰＷ２３とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ３が形成されている。ゲート電極Ｇｔ３とｎ型の高濃度半導体領域ＮＲ３とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ３が形成されている。
【０２７９】
本実施の形態４におけるフォトダイオードＰＤ３は、実施の形態３におけるフォトダイオードＰＤ１と同様、すなわち実施の形態１におけるフォトダイオードＰＤと同様にすることができる。ここで、画素ＰＵ３に、例えば青（Ｂ）色の入射光が入射されるときは、画素ＰＵ３に入射された青色の入射光は、ｐ型ウェルＰＷ１３のうち主面１ａから遠く離れた部分、すなわちｐ型ウェルＰＷ１３のうち図３７中上側の部分に入射される。しかし、本実施の形態４におけるフォトダイオードＰＤ３を、実施の形態１におけるフォトダイオードＰＤと同様にすることにより、画素ＰＵ３に入射される例えば青（Ｂ）色の入射光が、ｐ型ウェルＰＷ１３のうち主面１ａから遠く離れた部分に入射される場合でも、内部量子効率を確保しつつ電荷転送効率を増加させることができる。
【０２８０】
また、画素ＰＵ２は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１２と、ｎ−型半導体領域ＮＷ１としてのｎ−型半導体領域ＮＷ１２と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ２と、を有する。また、画素ＰＵ２は、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２２と、ｐ−型半導体領域ＰＷ２としてのｐ−型半導体領域ＰＷ２２と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ２と、を有する。
【０２８１】
ｐ型ウェルＰＷ１２は、半導体基板１Ｓの主面１ａ側の領域１２Ａに形成されている。ｐ型ウェルＰＷ１２は、ｐ型ウェルＰＷ１３と同層に形成されている。ｎ−型半導体領域ＮＷ１２は、ｐ型ウェルＰＷ１２の内部の部分ＰＴＷとしての部分ＰＴＷ２に、主面１ａから離れて形成されている。ゲート電極Ｇｔ２は、ｐ型ウェルＰＷ１２のうち平面視においてｎ−型半導体領域ＮＷ１２よりもゲート長方向における第５の側（図３７中左側）に位置する部分ＰＴ１としての部分ＰＴ１２の主面１ａに、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ２を介して形成されている。ｎ型半導体領域ＮＷ２２は、ｐ型ウェルＰＷ１２のうちｎ−型半導体領域ＮＷ１２よりも主面１ａ側に位置する部分ＰＴ２としての部分ＰＴ２２に形成されている。ｐ−型半導体領域ＰＷ２２は、ｐ型ウェルＰＷ１２のうちｎ−型半導体領域ＮＷ１２とｎ型半導体領域ＮＷ２２との間に位置する部分ＰＴ３としての部分ＰＴ３２に形成されている。ｎ型の高濃度半導体領域ＮＲ２は、ｐ型ウェルＰＷ１２のうち平面視においてゲート電極Ｇｔ２を挟んでｎ−型半導体領域ＮＷ１２と反対側に位置する部分ＰＴ４としての部分ＰＴ４２に形成されている。
【０２８２】
ｐ型ウェルＰＷ１２と、ｎ−型半導体領域ＮＷ１２と、ｎ型半導体領域ＮＷ２２と、ｐ−型半導体領域ＰＷ２２とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ２が形成されている。ゲート電極Ｇｔ２とｎ型の高濃度半導体領域ＮＲ２とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ２が形成されている。
【０２８３】
ｎ−型半導体領域ＮＷ１２における正味の不純物濃度は、ｎ型半導体領域ＮＷ２２における正味の不純物濃度よりも低く、ｐ−型半導体領域ＰＷ２２における正味の不純物濃度は、ｐ型ウェルＰＷ１２における正味の不純物濃度よりも低い。
【０２８４】
画素ＰＵ３におけるｎ−型半導体領域ＮＷ１３の深さ方向の厚さＴＨ３を、厚さＴＨ３３とし、画素ＰＵ２におけるｎ−型半導体領域ＮＷ１２の深さ方向の厚さＴＨ３を、厚さＴＨ３２とする。このとき、厚さＴＨ３２は、厚さＴＨ３３よりも薄い。このような場合でも、画素ＰＵ２に入射される例えば緑（Ｇ）色の入射光の波長が、画素ＰＵ３に入射される例えば青（Ｂ）色の入射光の波長よりも長く、画素ＰＵ２に入射される入射光が、画素ＰＵ３に入射される入射光よりもｐ型ウェルＰＷ１のうち主面１ａに近い部分に入射される場合には、内部量子効率を確保しつつ電荷転送効率を増加させることができる。
【０２８５】
具体的には、厚さＴＨ３３を例えば３μｍ程度とし、厚さＴＨ３２を例えば１．５μｍ程度とすることができる。
【０２８６】
一方、本実施の形態４では、実施の形態３と異なり、画素ＰＵ１は、ｐ型ウェルＰＷ１の一部であるｐ型ウェルＰＷ１１と、ゲート電極Ｇｔとしてのゲート電極Ｇｔ１と、ｎ型半導体領域ＮＷ２としてのｎ型半導体領域ＮＷ２１と、ｎ型の高濃度半導体領域ＮＲとしてのｎ型の高濃度半導体領域ＮＲ１と、を有する。そして、画素ＰＵ１では、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２を有しない。
【０２８７】
ｐ型ウェルＰＷ１１は、半導体基板１Ｓの主面１ａ側の領域１１Ａに形成されている。ｐ型ウェルＰＷ１１は、ｐ型ウェルＰＷ１３と同層に形成されている。ｎ型半導体領域ＮＷ２１は、ｐ型ウェルＰＷ１１の主面１ａ側の部分ＰＴ２１に形成されている。ゲート電極Ｇｔ１は、ｐ型ウェルＰＷ１１のうち平面視においてｎ型半導体領域ＮＷ２１よりもゲート長方向における第６の側（図３７中左側）に位置する部分ＰＴ１としての部分ＰＴ１１の主面１ａに、ゲート絶縁膜ＧＯＸとしてのゲート絶縁膜ＧＯＸ１を介して形成されている。ｎ型の高濃度半導体領域ＮＲ１は、ｐ型ウェルＰＷ１１のうち平面視においてゲート電極Ｇｔ１を挟んでｎ型半導体領域ＮＷ２１と反対側に位置する部分ＰＴ４としての部分ＰＴ４１に形成されている。
【０２８８】
ｐ型ウェルＰＷ１１と、ｎ型半導体領域ＮＷ２１とにより、フォトダイオードＰＤとしてのフォトダイオードＰＤ１が形成されている。ゲート電極Ｇｔ１とｎ型の高濃度半導体領域ＮＲ１とにより、転送トランジスタＴＸとしての転送トランジスタＴＸ１が形成されている。
【０２８９】
画素ＰＵ１は、ｎ−型半導体領域ＮＷ１およびｐ−型半導体領域ＰＷ２を有しない。このような場合でも、画素ＰＵ１に入射される入射光の波長が、画素ＰＵ２に入射される入射光の波長よりも長く、画素ＰＵ１に入射される入射光が、画素ＰＵ２に入射される入射光よりもｐ型ウェルＰＷ１のうち主面１ａに近い部分に入射される場合には、内部量子効率を確保しつつ電荷転送効率を増加させることができる。そして、画素ＰＵ２で厚さＴＨ３２を薄くし、画素ＰＵ１でｎ−型半導体領域ＮＷ１を形成しないことにより、暗電流および白点が増加することを防止または抑制することができる。
【０２９０】
すなわち、本実施の形態４でも、実施の形態３と同様に、画素ＰＵに入射される光の波長に応じて、内部量子効率を最適化しつつ電荷転送効率を増加させ、かつ、暗電流および白点を低減することができる。
【０２９１】
＜半導体装置の製造方法＞
本実施の形態４の半導体装置の製造方法では、まず、図１４のステップＳ１〜ステップＳ６と同様の工程を行う。
【０２９２】
このうち、図１４のステップＳ３と同様の工程を行う際に、領域１３Ａでは、ｎ−型半導体領域ＮＷ１３を形成し、領域１２Ａでは、ｎ−型半導体領域ＮＷ１２を形成するが、領域１１Ａでは、ｎ−型半導体領域ＮＷ１を形成しない。また、ｎ−型半導体領域ＮＷ１２の深さ方向の厚さＴＨ３２は、ｎ−型半導体領域ＮＷ１３の深さ方向の厚さＴＨ３３よりも薄い。
【０２９３】
また、図１４のステップＳ５と同様の工程を行う際に、領域１３Ａでは、ｐ−型半導体領域ＰＷ２３を形成し、領域１２Ａでは、ｐ−型半導体領域ＰＷ２２を形成するが、領域１１Ａでは、ｐ−型半導体領域ＰＷ２を形成しない。
【０２９４】
それ以外の点については、図１４のステップＳ１〜ステップＳ６と同様の工程を、実施の形態１の半導体装置の製造方法で説明した通りに行うことができる。
【０２９５】
次いで、図３７に示すように、画素領域１Ａで、サイドウォールスペーサＳＷＳを形成する（図１４のステップＳ７）。このステップＳ７では、ゲート電極ＧｔのフォトダイオードＰＤ側と反対側の側壁上、および、ゲート電極ＧｔのフォトダイオードＰＤ側の側壁上に、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷＳを形成する。
【０２９６】
次いで、図１４のステップＳ８と同様の工程を行って、図３７に示すように、ｎ型の高濃度半導体領域ＮＲを形成する。次いで、図１４のステップＳ９と同様の工程を行って、図３７に示すように、層間絶縁膜ＩＬ１、コンタクトホールＣＨｔおよびプラグＰｆｄを形成する。次いで、図１４のステップＳ１０と同様の工程を行って、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。
【０２９７】
次いで、図３７に示すように、配線Ｍ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板１Ｓの裏面が上を向いた状態で支持基板ＳＳに固定される。そして、図３７に示すように、上を向いた半導体基板１Ｓの裏面を研削する。これにより、半導体基板１Ｓの厚さを薄くすることができる。
【０２９８】
次いで、図３７に示すように、半導体基板１Ｓの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓの上面側を向いている裏面に、ホウ素（Ｂ）などのｐ型の不純物を導入し、半導体基板１Ｓと反射防止膜ＡＲＦとの間にｐ＋型半導体領域を形成してもよい。
【０２９９】
次いで、図１４のステップＳ１１と同様の工程を行って、図３７に示すように、反射防止膜ＡＲＦ上に、カラーフィルタ層ＣＦおよびマイクロレンズＭＬを形成する。以上のようにして、本実施の形態４の半導体装置を製造することができる。
【０３００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３０１】
１Ａ  画素領域
１ａ  主面
１Ｓ  半導体基板
１１Ａ、１２Ａ、１３Ａ  領域
１０２  垂直走査回路
１０３  列回路
１０４  出力アンプ
１０５  水平走査回路
ＡｃＡＳ、ＡｃＧ、ＡｃＲ、ＡｃＴＰ  活性領域
ＡＭＩ  増幅トランジスタ
ＡＲＦ  反射防止膜
ＣＦ、ＣＦ１〜ＣＦ３  カラーフィルタ層
ＣＨｔ  コンタクトホール
ＣＮＤ  導電膜
Ｃｎ１〜Ｃｎ４  ｎ型の不純物濃度
Ｃｎｅｔ１〜Ｃｎｅｔ４  正味の不純物濃度
Ｃｐ１〜Ｃｐ４  ｐ型の不純物濃度
ＤＰ１、ＤＰ３  深さ位置
ＤＰ２  中心位置
ＥＬ  電子
ＦＤ  フローティングディフュージョン
Ｇａ、Ｇｒ、Ｇｓ、Ｇｔ、Ｇｔ１〜Ｇｔ３  ゲート電極
ＧＩ１  絶縁膜
ＧＮＤ  接地電位
ＧＯＸ、ＧＯＸ１〜ＧＯＸ３  ゲート絶縁膜
ＩＬ１〜ＩＬ４  層間絶縁膜
ＩＭ１〜ＩＭ３  不純物イオン
ＩＲ  素子分離領域
ＬＲＳＴ  リセット線
ＬＴＸ  転送線
Ｍ１〜Ｍ３  配線
ＭＬ  マイクロレンズ
ＭＰ１  山部
ｎ１  ノード
ＮＲ、ＮＲ１〜ＮＲ３  ｎ型の高濃度半導体領域
ＮＷ１、ＮＷ１１〜ＮＷ１３  ｎ−型半導体領域
ＮＷ２、ＮＷ２１〜ＮＷ２３  ｎ型半導体領域
ＯＬ  出力線
ＯＰ１、ＯＰ２  開口部
ＯＳ  オフセットスペーサ
ＯＸＦ  密着膜
Ｐａ、Ｐａｇ、Ｐｆｄ、Ｐｇ  プラグ
ＰＤ、ＰＤ１〜ＰＤ３  フォトダイオード
ＰＮＷ１、ＰＮＷ２  部分
ＰＲ  ｐ＋型半導体領域
Ｐｒ１、Ｐｒ２、Ｐｒｇ、Ｐｓ、Ｐｓｇ、Ｐｔｇ  プラグ
ＰＳＴ１、ＰＳＴ２  位置
ＰＴ１、ＰＴ１１〜ＰＴ１３、ＰＴ２、ＰＴ２１〜ＰＴ２３  部分
ＰＴ３、ＰＴ３１〜ＰＴ３３、ＰＴ４、ＰＴ４１〜ＰＴ４３  部分
ＰＴ６、ＰＴ６１、ＰＴ７、ＰＴ７１  部分
ＰＴＦ、ＰＴＰ、ＰＴＷ、ＰＴＷ１〜ＰＴＷ３  部分
ＰＵ、ＰＵ１〜ＰＵＴ３  画素
ＰＷ１、ＰＷ１１〜ＰＷ１３  ｐ型ウェル
ＰＷ２、ＰＷ２１〜ＰＷ２３  ｐ−型半導体領域
Ｒ１、Ｒ２  フォトレジスト膜
ＲＳＴ  リセットトランジスタ
ＳＥＬ  選択トランジスタ
ＳＬ  選択線
ＳＳ  支持基板
Ｓｗ  スイッチ
ＳＷＳ  サイドウォールスペーサ
ＴＦ１  透過膜
ＴＨ１、ＴＨ２、ＴＨ３、ＴＨ３１、ＴＨ３２、ＴＨ３３  厚さ
ＴＸ、ＴＸ１〜ＴＸ３  転送トランジスタ
ＶＤＤ  電源電位
ＶＰ１、ＶＰ２  谷部
ＺＭ１  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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