(57)【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータを備える電源装置であって、
前記ＤＣ／ＤＣコンバータは、
第１のスイッチング素子と第２のスイッチング素子とを直列接続し、第３のスイッチング素子と第４のスイッチング素子とを直列接続し、当該４つのスイッチング素子をブリッジ接続したフルブリッジ回路と、
前記フルブリッジ回路が直接的又は間接的に接続される一次側コイルと、前記一次側コイルと絶縁された二次側コイルとを有するトランスと、
第５のスイッチング素子と、第６のスイッチング素子とを有し、当該２つのスイッチング素子が前記二次側コイルに接続された同期整流回路と、
前記フルブリッジ回路と、前記同期整流回路とが有するスイッチング素子のオン・オフを制御する制御部と
を備え、
前記制御部は、
前記一次側コイルの第１端に接続される前記第１のスイッチング素子及び前記第２のスイッチング素子を所定の固定のデューティにより制御するとともに、前記一次側コイルの第２端に接続される前記第３のスイッチング素子及び第４のスイッチング素子をパルス幅変調により制御し、
前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態において、前記第３のスイッチング素子がオフする直前の少なくとも所定の第１の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にし、前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態において、前記第４のスイッチング素子がオフする直前の少なくとも所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にする
ことを特徴とする電源装置。
【請求項２】
前記制御部は、
前記第５のスイッチング素子のオフ状態の期間が、前記第４のスイッチング素子がオン状態である期間のうちの一部期間を含むように、前記第５のスイッチング素子をオフさせるとともに、前記第４のスイッチング素子がオフする前記所定の第２の期間前に、前記第５のスイッチング素子をオンさせ、
前記第６のスイッチング素子のオフ状態の期間が、前記第３のスイッチング素子がオン状態である期間のうちの一部期間を含むように、前記第６のスイッチング素子をオフさせるとともに、前記第３のスイッチング素子がオフする前記所定の第１の期間前に、前記第６のスイッチング素子をオンさせる
ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記制御部は、少なくとも軽負荷時に、前記所定の第１の期間及び前記所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にする
ことを特徴とする請求項１又は請求項２に記載の電源装置。
【請求項４】
前記制御部は、
前記第５のスイッチング素子がオンするタイミングより前記所定の第２の期間遅れて第４のスイッチング素子がオフするように、第４のスイッチング素子の制御信号を遅延させるとともに、前記第６のスイッチング素子がオンするタイミングより前記所定の第１の期間遅れて第３のスイッチング素子がオフするように、第３のスイッチング素子の制御信号を遅延させる遅延調整部を備える
ことを特徴とする請求項１から請求項３のいずれか一項に記載の電源装置。
【請求項５】
前記所定の第１の期間及び前記所定の第２の期間は、前記フルブリッジ回路が有する前記スイッチング素子の寄生容量に充電された電荷を引き抜ける電流が発生するように定められている
ことを特徴とする請求項１から請求項４のいずれか一項に記載の電源装置。
【請求項６】
ＤＣ／ＤＣコンバータを備える電源装置の電源制御方法であって、
前記ＤＣ／ＤＣコンバータは、
第１のスイッチング素子と第２のスイッチング素子とを直列接続し、第３のスイッチング素子と第４のスイッチング素子とを直列接続し、当該４つのスイッチング素子をブリッジ接続したフルブリッジ回路と、
前記フルブリッジ回路が直接的又は間接的に接続される一次側コイルと、前記一次側コイルと絶縁された二次側コイルとを有するトランスと、
第５のスイッチング素子と、第６のスイッチング素子とを有し、当該２つのスイッチング素子が前記二次側コイルに接続された同期整流回路と、
前記フルブリッジ回路と、前記同期整流回路とが有するスイッチング素子のオン・オフを制御する制御部と
を備え、
前記制御部が、
前記一次側コイルの第１端に接続される前記第１のスイッチング素子及び前記第２のスイッチング素子を所定の固定のデューティにより制御するとともに、前記一次側コイルの第２端に接続される前記第３のスイッチング素子及び第４のスイッチング素子をパルス幅変調により制御し、
前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態において、前記第３のスイッチング素子がオフする前の少なくとも所定の第１の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にし、前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態において、前記第４のスイッチング素子がオフする直前の少なくとも所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にする
ことを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、及び電源制御方法に関する。
【背景技術】
【０００２】
近年、高効率化のために、トランスの二次側を同期整流するＤＣ／ＤＣコンバータを備える電源装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１４９６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した電源装置では、フルブリッジ方式のＤＣ／ＤＣコンバータ（以下、フルブリッジコンバータという）を備え、一次側のスイッチング素子をＺＶＳ（Zero Voltage Switching）動作させる。しかしながら、上述した電源装置では、軽負荷時に、ＺＶＳ動作がされずに、一次側のスイッチング素子に過大な電流（貫通電流）が流れる場合があった。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、軽負荷時において一次側のスイッチング素子に過大な電流（貫通電流）が流れることを防止することができる電源装置、及び電源制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明の一態様は、ＤＣ／ＤＣコンバータを備える電源装置であって、前記ＤＣ／ＤＣコンバータは、第１のスイッチング素子と第２のスイッチング素子とを直列接続し、第３のスイッチング素子と第４のスイッチング素子とを直列接続し、当該４つのスイッチング素子をブリッジ接続したフルブリッジ回路と、前記フルブリッジ回路が直接的又は間接的に接続される一次側コイルと、前記一次側コイルと絶縁された二次側コイルとを有するトランスと、第５のスイッチング素子と、第６のスイッチング素子とを有し、当該２つのスイッチング素子が前記二次側コイルに接続された同期整流回路と、前記フルブリッジ回路と、前記同期整流回路とが有するスイッチング素子のオン・オフを制御する制御部とを備え、前記制御部は、前記一次側コイルの第１端に接続される前記第１のスイッチング素子及び前記第２のスイッチング素子を所定の固定のデューティにより制御するとともに、前記一次側コイルの第２端に接続される前記第３のスイッチング素子及び第４のスイッチング素子をパルス幅変調により制御し、前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態において、前記第３のスイッチング素子がオフする直前の少なくとも所定の第１の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にし、前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態において、前記第４のスイッチング素子がオフする直前の少なくとも所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にすることを特徴とする電源装置である。
【０００７】
また、本発明の一態様は、上記の電源装置において、前記制御部は、前記第５のスイッチング素子のオフ状態の期間が、前記第４のスイッチング素子がオン状態である期間のうちの一部期間を含むように、前記第５のスイッチング素子をオフさせるとともに、前記第４のスイッチング素子がオフする前記所定の第２の期間前に、前記第５のスイッチング素子をオンさせ、前記第６のスイッチング素子のオフ状態の期間が、前記第３のスイッチング素子がオン状態である期間のうちの一部期間を含むように、前記第６のスイッチング素子をオフさせるとともに、前記第３のスイッチング素子がオフする前記所定の第１の期間前に、前記第６のスイッチング素子をオンさせることを特徴とする。
【０００８】
また、本発明の一態様は、上記の電源装置において、前記制御部は、少なくとも軽負荷時に、前記所定の第１の期間及び前記所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にすることを特徴とする。
【０００９】
また、本発明の一態様は、上記の電源装置において、前記制御部は、前記第５のスイッチング素子がオンするタイミングより前記所定の第２の期間遅れて第４のスイッチング素子がオフするように、第４のスイッチング素子の制御信号を遅延させるとともに、前記第６のスイッチング素子がオンするタイミングより前記所定の第１の期間遅れて第３のスイッチング素子がオフするように、第３のスイッチング素子の制御信号を遅延させる遅延調整部を備えることを特徴とする。
【００１０】
また、本発明の一態様は、上記の電源装置において、前記所定の第１の期間及び前記所定の第２の期間は、前記フルブリッジ回路が有する前記スイッチング素子の寄生容量に充電された電荷を引き抜ける電流が発生するように定められていることを特徴とする。
【００１１】
また、本発明の一態様は、ＤＣ／ＤＣコンバータを備える電源装置の電源制御方法であって、前記ＤＣ／ＤＣコンバータは、第１のスイッチング素子と第２のスイッチング素子とを直列接続し、第３のスイッチング素子と第４のスイッチング素子とを直列接続し、当該４つのスイッチング素子をブリッジ接続したフルブリッジ回路と、前記フルブリッジ回路が直接的又は間接的に接続される一次側コイルと、前記一次側コイルと絶縁された二次側コイルとを有するトランスと、第５のスイッチング素子と、第６のスイッチング素子とを有し、当該２つのスイッチング素子が前記二次側コイルに接続された同期整流回路と、前記フルブリッジ回路と、前記同期整流回路とが有するスイッチング素子のオン・オフを制御する制御部とを備え、前記制御部が、前記一次側コイルの第１端に接続される前記第１のスイッチング素子及び前記第２のスイッチング素子を所定の固定のデューティにより制御するとともに、前記一次側コイルの第２端に接続される前記第３のスイッチング素子及び第４のスイッチング素子をパルス幅変調により制御し、前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態において、前記第３のスイッチング素子がオフする直前の少なくとも所定の第１の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にし、前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態において、前記第４のスイッチング素子がオフする直前の少なくとも所定の第２の期間、前記第５のスイッチング素子及び前記第６のスイッチング素子をオン状態にすることを特徴とする電源制御方法である。
【発明の効果】
【００１２】
本発明によれば、二次側を所定の期間短絡させることで、一次側に回生電流を増加させることができ、軽負荷時であっても一次側のスイッチング素子の寄生容量に充電された電荷を放電することができ、ＺＶＳ動作させることができる。よって、軽負荷時において、スイッチング素子に過大な電流が流れることを防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態による電源装置の一例を示すブロック図である。
【図２】本実施形態によるＤＣ／ＤＣコンバータの制御の一例を示すタイムチャートである。
【図３】本実施形態による制御部の一例を示すブロック図である。
【図４】図３に示す制御部による制御の一例を示すタイムチャートである。
【図５】従来の電源装置の軽負荷時の動作を示すタイムチャートである。
【図６】本実施形態による電源装置の軽負荷時の動作の一例を示すタイムチャートである。
【図７】本実施形態による別の一例の遅延調整部を示すブロック図である。
【図８】本実施形態による三相制御の電源装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態による電源装置について図面を参照して説明する。
図１は、本実施形態による電源装置１の一例を示すブロック図である。
【００１５】
この図に示すように、電源装置１は、ＤＣ／ＤＣコンバータ１０を備えている。また、ＤＣ／ＤＣコンバータ１０は、電圧検出部１２と、制御部１３と、フルブリッジ回路２０と、ドライバ部４０と、平滑コンデンサ（Ｃｉ、Ｃｏ）と、トランスＴＬ１と、共振コンデンサＣ５と、直列リアクトルＬ１と、ダイオード（Ｄ５、Ｄ６）と、同期整流回路３０と、チョークコイルＬ２とを備えている。
【００１６】
平滑コンデンサＣｉは、入力の電源線ＶＩ（第１の電源線）と、電源線ＧＮＤ１（第２の電源線）との間に接続され、入力電圧を平滑化する。
フルブリッジ回路２０は、スイッチング素子Ｑ１〜Ｑ４と、寄生容量Ｃ１〜Ｃ４と、ボディダイオードＤ１〜Ｄ４とを備えている。すなわち、フルブリッジ回路２０は、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ４を有し、当該４つのスイッチング素子Ｑ１〜Ｑ４をブリッジ接続して構成されている。具体的に、フルブリッジ回路２０は、例えば、スイッチング素子Ｑ１とスイッチング素子Ｑ２とを直列接続し、スイッチング素子Ｑ３とスイッチング素子Ｑ４とを直列接続し、当該４つのスイッチング素子Ｑ１〜Ｑ４をブリッジ接続して構成されている。
【００１７】
スイッチング素子Ｑ１（第１のスイッチング素子の一例）は、ドレイン端子が電源線ＶＩに、ソース端子がノードＮ１に、ゲート端子が駆動信号Ｇ１の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ１は、電源線ＶＩと、共振コンデンサＣ５を介して後述する一次側コイルＴＬ１１の第１端との間に接続されている。また、スイッチング素子Ｑ１は、ドレイン端子−ソース端子間に、寄生容量Ｃ１及びボディダイオードＤ１を有している。
【００１８】
スイッチング素子Ｑ２（第２のスイッチング素子の一例）は、ドレイン端子がノードＮ１に、ソース端子が電源線ＧＮＤ１に、ゲート端子が駆動信号Ｇ２の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ２は、電源線ＧＮＤ１と、後述する一次側コイルＴＬ１１の第１端との間に接続されている。また、スイッチング素子Ｑ２は、共振コンデンサＣ５を介して、後述する一次側コイルＴＬ１１の第１端との間に接続されている。また、スイッチング素子Ｑ２は、ドレイン端子−ソース端子間に、寄生容量Ｃ２及びボディダイオードＤ２を有している。
【００１９】
スイッチング素子Ｑ３（第３のスイッチング素子の一例）は、ドレイン端子が電源線ＶＩに、ソース端子がノードＮ２に、ゲート端子が駆動信号Ｇ３の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ３は、電源線ＶＩと、直列リアクトルＬ１を介して後述する一次側コイルＴＬ１１の第２端（ノードＮ３）との間に接続されている。また、スイッチング素子Ｑ３は、ドレイン端子−ソース端子間に、寄生容量Ｃ３及びボディダイオードＤ３を有している。
【００２０】
スイッチング素子Ｑ４（第４のスイッチング素子の一例）は、ドレイン端子がノードＮ２に、ソース端子が電源線ＧＮＤ１に、ゲート端子が駆動信号Ｇ４の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ４は、電源線ＧＮＤ１と、直列リアクトルＬ１を介して後述する一次側コイルＴＬ１１の第２端（ノードＮ３）との間に接続されている。また、スイッチング素子Ｑ４は、ドレイン端子−ソース端子間に、寄生容量Ｃ４及びボディダイオードＤ４を有している。
なお、駆動信号Ｇ１〜Ｇ４は、スイッチング素子Ｑ１〜Ｑ４を制御する制御信号である。
【００２１】
トランスＴＬ１は、一次側コイルＴＬ１１と、センタタップ付きの二次側コイル（ＴＬ１２、ＴＬ１３）とを有し、一次側コイルＴＬ１１に供給された電力を変換して二次側コイル（ＴＬ１２、ＴＬ１３）に出力する。トランスＴＬ１は、例えば、フルブリッジ回路２０が直接的又は間接的に接続される一次側コイルＴＬ１１と、一次側コイルＴＬ１１と絶縁された二次側コイル（ＴＬ１２、ＴＬ１３）とを有している。
【００２２】
一次側コイルＴＬ１１は、フルブリッジ回路２０に接続される。一次側コイルＴＬ１１は、例えば、第１端が、共振コンデンサＣ５を介してスイッチング素子Ｑ１及びスイッチング素子Ｑ２に接続されている。すなわち、一次側コイルＴＬ１１の第１端は、共振コンデンサＣ５を介してノードＮ１に接続されている。また、一次側コイルＴＬ１１の第２端が、ノードＮ３に接続され、直列リアクトルＬ１を介してスイッチング素子Ｑ３及びスイッチング素子Ｑ４に接続されている。すなわち、一次側コイルＴＬ１１の第２端は、直列リアクトルＬ１を介してノードＮ２に接続されている。
【００２３】
なお、本実施形態では、一例として、一次側コイルＴＬ１１は、共振コンデンサＣ５を介して間接的にフルブリッジ回路２０に接続される例を説明するが、共振コンデンサＣ５を介さずに、直接的にフルブリッジ回路２０に接続されるようにしてもよい。
直列リアクトルＬ１は、一次側コイルＴＬ１１と直列に接続され、寄生容量Ｃ１〜Ｃ４、及び配線容量との共振により、スイッチング素子Ｑ１〜Ｑ４のＺＶＳ（Zero Voltage Switching）動作を実現する。
【００２４】
二次側コイル（ＴＬ１２、ＴＬ１３）は、一次側コイルＴＬ１１と絶縁されており、二次側コイルＴＬ１３の第１端がノードＮ４に、第２端が二次側コイルＴＬ１２の第１端にそれぞれ接続され、二次側コイルＴＬ１２の第２端がノードＮ５に接続されている。また、二次側コイル（ＴＬ１２、ＴＬ１３）は、センタタップ（二次側コイルＴＬ１３の第２端及び二次側コイルＴＬ１２の第１端）を有し、センタタップがノードＮ６に接続されている。なお、センタタップは、チョークコイルＬ２に接続されている。また、二次側コイル（ＴＬ１２、ＴＬ１３）は、後述する同期整流回路３０に接続されている。
【００２５】
ダイオードＤ５は、アノード端子が一次側コイルＴＬ１１の第１端であるノードＮ３に接続され、カソード端子が電源線ＶＩに接続されている。ダイオードＤ５は、クランプダイオードとして機能する。
ダイオードＤ６は、アノード端子が電源線ＧＮＤ１に接続され、カソード端子が一次側コイルＴＬ１１の第１端であるノードＮ３に接続されている。ダイオードＤ５は、クランプダイオードとして機能する。
【００２６】
同期整流回路３０は、スイッチング素子（Ｑ５、Ｑ６）と、寄生容量（Ｃ６、Ｃ７）と、ボディダイオード（Ｄ７、Ｄ８）とを備えている。すなわち、同期整流回路３０は、スイッチング素子Ｑ５と、スイッチング素子Ｑ６とを有し、当該２つのスイッチング素子（Ｑ５、Ｑ６）が二次側コイル（ＴＬ１２、ＴＬ１３）に接続されて構成されている。
【００２７】
スイッチング素子Ｑ５（第５のスイッチング素子の一例）は、ドレイン端子が二次側コイルＴＬ１３の第１端であるノードＮ４に、ソース端子が出力の電源線ＧＮＤ２に、ゲート端子が駆動信号Ｇ５の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ５は、電源線ＧＮＤ２と、二次側コイルＴＬ１３の第１端（ノードＮ４）との間に接続されている。また、スイッチング素子Ｑ５は、ドレイン端子−ソース端子間に、寄生容量Ｃ６及びボディダイオードＤ７を有している。
【００２８】
スイッチング素子Ｑ６（第６のスイッチング素子の一例）は、ドレイン端子が二次側コイルＴＬ１２の第２端であるノードＮ５に、ソース端子が出力の電源線ＧＮＤ２に、ゲート端子が駆動信号Ｇ６の信号線に、それぞれ接続されている。すなわち、スイッチング素子Ｑ６は、電源線ＧＮＤ２と、二次側コイルＴＬ１２の第２端（ノードＮ５）との間に接続されている。また、スイッチング素子Ｑ６は、ドレイン端子−ソース端子間に、寄生容量Ｃ７及びボディダイオードＤ８を有している。
なお、駆動信号Ｇ５は、スイッチング素子Ｑ５を制御する制御信号であり、駆動信号Ｇ６は、スイッチング素子Ｑ６を制御する制御信号である。
【００２９】
チョークコイルＬ２は、二次側コイル（ＴＬ１２、ＴＬ１３）のセンタタップに接続されたノードＮ６に第１端が接続され、第２端が出力の電源線ＶＯに接続されている。チョークコイルＬ２は、後述する平滑コンデンサＣｏとともに、ＤＣ／ＤＣコンバータ１０が出力する直流電力の平滑化に利用される。
【００３０】
平滑コンデンサＣｏは、出力の電源線ＶＯと、電源線ＧＮＤ２との間に接続され、出力電圧を平滑化する。
ここで、負荷ＲＬは、ＤＣ／ＤＣコンバータ１０が出力する直流電力を消費する負荷を示している。
電圧検出部１２は、ＤＣ／ＤＣコンバータ１０の出力電圧を、基準電圧Ｖｒｅｆと比較するためにレベル変換して、信号Ｖｏを制御部１３に出力する。
【００３１】
制御部１３は、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などを含むプロセッサであり、フルブリッジ回路２０と、同期整流回路３０とが有するスイッチング素子Ｑ１〜Ｑ６のオン・オフを制御する。すなわち、制御部１３は、フルブリッジ回路２０が有するスイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ４と、同期整流回路３０が有するスイッチング素子Ｑ５及びスイッチング素子Ｑ６とをＯＮ（オン）状態（導通状態）及びＯＦＦ（オフ）状態（非導通状態）を制御する。
【００３２】
また、制御部１３は、例えば、一次側コイルＴＬ１１の第１端に接続されるスイッチング素子Ｑ１及びスイッチング素子Ｑ２を所定のデューティ（所定の固定のデューティ）により制御するとともに、一次側コイルＴＬ１１の第２端に接続されるスイッチング素子Ｑ３及びスイッチング素子Ｑ４をＰＷＭ（パルス幅変調）により制御する。制御部１３は、基準電圧Ｖｒｅｆと、電圧検出部１２が出力するフィードバック電圧信号である信号Ｖｏとに基づいて、スイッチング素子Ｑ３及びスイッチング素子Ｑ４のＯＮ状態のパルス幅を変更する。
また、制御部１３は、例えば、スイッチング素子Ｑ３又はスイッチング素子Ｑ４がＯＦＦする直前の少なくとも所定の期間（例えば、後述する期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６をＯＮ状態にする制御を行う。ここで、制御部１３は、少なくとも軽負荷時に、所定の期間（期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６をＯＮ状態にする。
【００３３】
具体的に、制御部１３は、スイッチング素子Ｑ５のＯＦＦ状態（オフ状態）の期間が、スイッチング素子Ｑ４がＯＮ状態（オン状態）である期間のうちの一部期間を含むように、スイッチング素子Ｑ５をＯＦＦ状態にする（オフさせる）とともに、スイッチング素子Ｑ４がＯＦＦする所定の期間（期間Δｔ）前に、スイッチング素子Ｑ５をＯＮ状態にする（オンさせる）。また、制御部１３は、スイッチング素子Ｑ６のＯＦＦ状態の期間が、スイッチング素子Ｑ３がＯＮ状態である期間のうちの一部期間を含むように、スイッチング素子Ｑ６をＯＦＦ状態にする（オフさせる）とともに、スイッチング素子Ｑ３がＯＦＦする所定の期間（期間Δｔ）前に、スイッチング素子Ｑ６をＯＮ状態にする（オンさせる）。
【００３４】
このように、制御部１３は、スイッチング素子Ｑ３又はスイッチング素子Ｑ４をＯＦＦする直前の所定の期間、スイッチング素子Ｑ５及びスイッチング素子Ｑ６の両方をＯＮ状態にして、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させる。制御部１３は、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させることで、一次側コイルＴＬ１１に流れる回生電流を一時的に増大させる。ここで、所定の期間（期間Δｔ）は、フルブリッジ回路２０が有するスイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を引き抜ける電流が発生するように定められている。
【００３５】
ドライバ部４０は、制御部１３から出力されたスイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４、スイッチング素子Ｑ５、及びスイッチング素子Ｑ６の制御用の信号を、各スイッチング素子の駆動用の電圧に変換して、各スイッチング素子のゲート端子に供給する。すなわち、ドライバ部４０は、制御部１３が生成した制御用の信号に基づいて、駆動信号Ｇ１〜Ｇ６を出力する。なお、制御部１３及びドライバ部４０により生成する駆動信号Ｇ１〜Ｇ６の詳細については、図２を参照して後述する。
また、ドライバ部４０は、例えば、ドライバ４１〜４６を備えている。なお、本実施形態のＤＣ／ＤＣコンバータ１０は、トランスＴＬ１で絶縁しているため、制御部１３又はドライバ部４０で絶縁する必要がある。
【００３６】
ドライバ４１は、制御部１３から出力されたスイッチング素子Ｑ１の制御信号に基づいて、スイッチング素子Ｑ１を駆動する駆動信号Ｇ１をスイッチング素子Ｑ１のゲート信号に供給する。
ドライバ４２は、制御部１３から出力されたスイッチング素子Ｑ２の制御信号に基づいて、スイッチング素子Ｑ２を駆動する駆動信号Ｇ２をスイッチング素子Ｑ２のゲート信号に供給する。
ドライバ４３は、制御部１３から出力されたスイッチング素子Ｑ３の制御信号に基づいて、スイッチング素子Ｑ３を駆動する駆動信号Ｇ３をスイッチング素子Ｑ３のゲート信号に供給する。
【００３７】
ドライバ４４は、制御部１３から出力されたスイッチング素子Ｑ４の制御信号に基づいて、スイッチング素子Ｑ４を駆動する駆動信号Ｇ４をスイッチング素子Ｑ４のゲート信号に供給する。
ドライバ４５は、制御部１３から出力されたスイッチング素子Ｑ５の制御信号に基づいて、スイッチング素子Ｑ５を駆動する駆動信号Ｇ５をスイッチング素子Ｑ５のゲート信号に供給する。
ドライバ４６は、制御部１３から出力されたスイッチング素子Ｑ６の制御信号に基づいて、スイッチング素子Ｑ６を駆動する駆動信号Ｇ６をスイッチング素子Ｑ６のゲート信号に供給する。
【００３８】
ここで、図２を参照して、本実施形態によるＤＣ／ＤＣコンバータ１０の制御（駆動信号Ｇ１〜Ｇ６）について説明する。
図２は、本実施形態によるＤＣ／ＤＣコンバータ１０の制御の一例を示すタイムチャートである。
この図において、波形Ｗ１〜Ｗ６の各波形は、上から順に、駆動信号Ｇ１〜Ｇ６の電圧波形を示している。また、この図において、横軸は時間を示し、縦軸は論理レベルを示している。
【００３９】
時刻Ｔ１において、制御部１３は、まず、スイッチング素子Ｑ１の駆動信号Ｇ１、及びスイッチング素子Ｑ４の駆動信号Ｇ４をＨ（Ｈｉｇｈ：ハイ）状態にし、スイッチング素子Ｑ５の駆動信号Ｇ５をＬ（Ｌｏｗ：ロウ）状態にする。なお、時刻Ｔ１において、制御部１３は、スイッチング素子Ｑ２の駆動信号Ｇ２、及びスイッチング素子Ｑ３の駆動信号Ｇ３を予めＬ状態にしており、スイッチング素子Ｑ６の駆動信号Ｇ６を予めＨ状態にしている。
【００４０】
これにより、スイッチング素子Ｑ１、スイッチング素子Ｑ４、及びスイッチング素子Ｑ６がＯＮ状態になり、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ５がＯＦＦ状態になる。その結果、電源線ＶＩからスイッチング素子Ｑ１、共振コンデンサＣ５、一次側コイルＴＬ１１、直列リアクトルＬ１、及びスイッチング素子Ｑ４の経路により電流が流れる。これにより、一次側コイルＴＬ１１から二次側コイルＴＬ１２に電力が発生する。また、二次側コイルＴＬ１２に接続されている同期整流回路３０では、スイッチング素子Ｑ６を介してこの電力を整流し、チョークコイルＬ２及び平滑コンデンサＣｏを介して、平滑化された直流電圧を電源線ＶＯに出力する。
また、制御部１３は、電圧検出部１２が検出した出力信号Ｖｏと、基準電圧Ｖｒｅｆとが一致するように、駆動信号Ｇ４のパルス幅（Ｈ状態の期間ＤＴ２）を決定し、スイッチング素子Ｑ４のＯＮ状態を維持する。また、制御部１３は、スイッチング素子Ｑ１のＯＮ状態の期間（ターンオン期間）が所定のデューティ（所定の固定のデューティ）になるようにスイッチング素子Ｑ１のＯＮ状態を維持する。
【００４１】
次に、時刻Ｔ２において、制御部１３は、駆動信号Ｇ５をＨ状態にして、スイッチング素子Ｑ５をＯＮ状態にする。ここで、制御部１３は、駆動信号Ｇ４をＬ状態にする直前の期間Δｔ前に、駆動信号Ｇ５をＨ状態する。この期間Δｔの間、スイッチング素子Ｑ５と、スイッチング素子Ｑ６との両方が、ＯＮ状態となり、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させる。その結果、一次側コイルＴＬ１１に流れる回生電流が一時的に増大する。
【００４２】
次に、時刻Ｔ３において、制御部１３は、駆動信号Ｇ４をＬ状態にして、スイッチング素子Ｑ４をＯＦＦ状態にする。このスイッチング素子Ｑ４のＯＮ状態の期間ＤＴ２は、出力信号Ｖｏ及び負荷ＲＬの消費電流により変化する。すなわち、制御部１３は、ＰＷＭ（パルス幅変調）により、スイッチング素子Ｑ４のＯＮ状態の期間ＤＴ２を制御する。
【００４３】
また、時刻Ｔ４において、スイッチング素子Ｑ１のＯＮ状態の期間が所定のデューティに達し、制御部１３は、駆動信号Ｇ１をＬ状態にして、スイッチング素子Ｑ１をＯＦＦ状態にする。ここで、所定のデューティとは、例えば、期間ＴＴ１におけるＯＮ状態の期間ＤＴ１の割合（例えば、４０％など）であり、予め定められた１周期（期間ＴＴ１）当たりの導通時間（期間ＤＴ１）の比率（ＤＴ１／ＴＴ１×１００）を示す時比率である。
【００４４】
次に、時刻Ｔ５において、制御部１３は、まず、スイッチング素子Ｑ２の駆動信号Ｇ２、及びスイッチング素子Ｑ３の駆動信号Ｇ３をＨ状態にし、スイッチング素子Ｑ６の駆動信号Ｇ６をＬ状態にする。
これにより、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ５がＯＮ状態になり、スイッチング素子Ｑ１、スイッチング素子Ｑ４、及びスイッチング素子Ｑ６がＯＦＦ状態になる。その結果、電源線ＶＩからスイッチング素子Ｑ３、直列リアクトルＬ１、一次側コイルＴＬ１１、共振コンデンサＣ５、及びスイッチング素子Ｑ２の経路により電流が流れる。これにより、一次側コイルＴＬ１１から二次側コイルＴＬ１２に電力が発生する。また、二次側コイルＴＬ１３に接続されている同期整流回路３０では、スイッチング素子Ｑ５を介してこの電力を整流し、チョークコイルＬ２及び平滑コンデンサＣｏを介して、平滑化された直流電圧を電源線ＶＯに出力する。
【００４５】
また、制御部１３は、電圧検出部１２が検出した出力信号Ｖｏと、基準電圧Ｖｒｅｆとが一致するように、駆動信号Ｇ３のパルス幅（Ｈ状態の期間ＤＴ４）を決定し、スイッチング素子Ｑ３のＯＮ状態を維持する。また、制御部１３は、スイッチング素子Ｑ２のＯＮ状態の期間（ターンオン期間）が所定のデューティ（所定の固定のデューティ）になるようにスイッチング素子Ｑ２のＯＮ状態を維持する。
【００４６】
次に、時刻Ｔ６において、制御部１３は、駆動信号Ｇ６をＨ状態にして、スイッチング素子Ｑ６をＯＮ状態にする。ここで、制御部１３は、駆動信号Ｇ３をＬ状態にする直前の期間Δｔ前に、駆動信号Ｇ６をＨ状態する。この期間Δｔの間、スイッチング素子Ｑ５と、スイッチング素子Ｑ６との両方が、ＯＮ状態となり、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させる。その結果、一次側コイルＴＬ１１に流れる回生電流が一時的に増大する。
【００４７】
次に、時刻Ｔ７において、制御部１３は、駆動信号Ｇ３をＬ状態にして、スイッチング素子Ｑ３をＯＦＦ状態にする。このスイッチング素子Ｑ３のＯＮ状態の期間ＤＴ４は、出力信号Ｖｏ及び負荷ＲＬの消費電流により変化する。すなわち、制御部１３は、ＰＷＭ（パルス幅変調）により、スイッチング素子Ｑ３のＯＮ状態の期間ＤＴ２を制御する。
また、時刻Ｔ８において、スイッチング素子Ｑ２のＯＮ状態の期間が所定のデューティに達し、制御部１３は、駆動信号Ｇ２をＬ状態にして、スイッチング素子Ｑ２をＯＦＦ状態にする。
【００４８】
続く、時刻Ｔ９〜時刻Ｔ１７までの処理は、上述した時刻Ｔ１〜時刻Ｔ９までの処理と同様であるので、ここではその説明を省略する。
【００４９】
次に、図面を参照して、本実施形態による制御部１３の構成及び動作について説明する。
図３は、本実施形態による制御部１３の一例を示すブロック図である。
なお、本実施形態では、制御部１３が、遅延調整部５０を備え、遅延調整部５０により、駆動信号Ｇ１〜Ｇ６の信号遅延を調整する一例を説明する。
【００５０】
図３に示すように、制御部１３は、制御信号生成部１３０と、インバータ回路（１３１、１３２）と、遅延調整部５０とを備えている。
制御信号生成部１３０は、駆動信号Ｇ１〜Ｇ６を制御するための各種制御信号を生成する。制御信号生成部１３０は、例えば、内部で基準となる所定の周波数のキャリア信号を生成し、当該キャリア信号に基づいて、各種制御信号Ｓ１〜Ｓ４を生成する。
【００５１】
制御信号生成部１３０は、例えば、駆動信号Ｇ１を生成するための信号Ｓ１、及び駆動信号Ｇ２を生成するための信号Ｓ２を生成する。ここで、信号Ｓ１、及び信号Ｓ２は、所定のデューティの信号である。
また、制御信号生成部１３０は、例えば、駆動信号Ｇ３及び駆動信号Ｇ６を生成するための信号Ｓ３と、駆動信号Ｇ４及び駆動信号Ｇ５を生成するための信号Ｓ４を生成する。なお、信号Ｓ３、及び信号Ｓ４は、ＰＷＭによりパルス幅が制御された信号である。制御信号生成部１３０は、例えば、基準電圧Ｖｒｅｆと、フィードバック電圧信号である信号Ｖｏとに基づいて、ＰＷＭのパルス幅を変更した信号Ｓ３、及び信号Ｓ４を生成する。制御信号生成部１３０は、例えば、ＰＩＤ（Proportional-Integral-Derivative）制御に基づいて、信号Ｓ３、及び信号Ｓ４のパルス幅を変更する。ここで、制御信号生成部１３０は、負荷ＲＬが重い（大きい）場合に、信号Ｓ３、及び信号Ｓ４のパルス幅を長くし、負荷ＲＬが軽い（小さい）場合（軽負荷時）に、信号Ｓ３、及び信号Ｓ４のパルス幅を短くする。
【００５２】
インバータ回路１３１は、例えば、論理反転回路であり、信号Ｓ４を入力信号として、信号Ｓ４を論理反転した信号Ｓ５をドライバ４５に出力する。ドライバ４５は、信号Ｓ５に基づいて、駆動信号Ｇ５を出力する。
インバータ回路１３２は、例えば、論理反転回路であり、信号Ｓ３を入力信号として、信号Ｓ３を論理反転した信号Ｓ６をドライバ４６に出力する。ドライバ４６は、信号Ｓ６に基づいて、駆動信号Ｇ６を出力する。
【００５３】
遅延調整部５０は、スイッチング素子Ｑ５がＯＮするタイミングより期間Δｔ遅れてスイッチング素子Ｑ４がＯＦＦするように、スイッチング素子Ｑ４の駆動信号Ｇ４を遅延させる。すなわち、遅延調整部５０は、信号Ｓ４を期間Δｔだけ遅延させた信号Ｓ４２を生成し、当該信号Ｓ４２をドライバ４４に出力する。ドライバ４４は、信号Ｓ４２に基づいて、駆動信号Ｇ４を出力する。
また、遅延調整部５０は、スイッチング素子Ｑ６がＯＮするタイミングより期間Δｔ遅れてスイッチング素子Ｑ３がＯＦＦするように、スイッチング素子Ｑ３の駆動信号Ｇ３を遅延させる。すなわち、遅延調整部５０は、信号Ｓ３を期間Δｔだけ遅延させた信号Ｓ３２を生成し、当該信号Ｓ３２をドライバ４３に出力する。ドライバ４３は、信号Ｓ３２に基づいて、駆動信号Ｇ３を出力する。
【００５４】
また、遅延調整部５０は、スイッチング素子Ｑ１がＯＮするタイミングを駆動信号Ｇ４と同様に期間Δｔ遅れるように、駆動信号Ｇ１を遅延させる。すなわち、遅延調整部５０は、信号Ｓ１を期間Δｔだけ遅延させた信号Ｓ１２を生成し、当該信号Ｓ１２をドライバ４１に出力する。ドライバ４１は、信号Ｓ１２に基づいて、駆動信号Ｇ１を出力する。
また、遅延調整部５０は、スイッチング素子Ｑ２がＯＮするタイミングを駆動信号Ｇ３と同様に期間Δｔ遅れるように、駆動信号Ｇ２を遅延させる。すなわち、遅延調整部５０は、信号Ｓ２を期間Δｔだけ遅延させた信号Ｓ２２を生成し、当該信号Ｓ２２をドライバ４２に出力する。ドライバ４２は、信号Ｓ２２に基づいて、駆動信号Ｇ２を出力する。
【００５５】
また、遅延調整部５０は、バッファ回路（５１１、５１４、５２１、５２４、５３１、５３４、５４１、５４４）と、抵抗（５１２、５２２、５３２、５４２）と、コンデンサ（５１３、５２３、５３３、５４３）とを備えている。
【００５６】
バッファ回路５１１は、入力端子が信号Ｓ１の信号線に、出力端子が抵抗５１２の第１端にそれぞれ接続され、入力されたＳ１と同相の信号を出力する。
抵抗５１２は、第１端がバッファ回路５１１の出力端子に、第２端がノードＮ７にそれぞれ接続されている。また、コンデンサ５１３は、第１端がノードＮ７に、第２端が電源線ＧＮＤ１にそれぞれ接続されている。なお、抵抗５１２及びコンデンサ５１３は、ＲＣ回路を構成している。
バッファ回路５１４は、入力端子がノードＮ７に、出力端子がドライバ４１の入力端子にそれぞれ接続され、信号Ｓ１２を出力する。
このように、バッファ回路（５１１、５１４）と、抵抗５１２と、コンデンサ５１３とは、信号Ｓ１を期間Δｔ遅延させた信号Ｓ１２を出力する遅延回路を構成している。ここで、遅延値である期間Δｔは、抵抗５１２と抵抗値と、コンデンサ５１３の静電容量値との時定数により定められている。
【００５７】
バッファ回路５２１は、入力端子が信号Ｓ２の信号線に、出力端子が抵抗５２２の第１端にそれぞれ接続され、入力されたＳ２と同相の信号を出力する。
抵抗５２２は、第１端がバッファ回路５２１の出力端子に、第２端がノードＮ８にそれぞれ接続されている。また、コンデンサ５２３は、第１端がノードＮ８に、第２端が電源線ＧＮＤ１にそれぞれ接続されている。なお、抵抗５２２及びコンデンサ５２３は、ＲＣ回路を構成している。
バッファ回路５２４は、入力端子がノードＮ８に、出力端子がドライバ４２の入力端子にそれぞれ接続され、信号Ｓ２２を出力する。
このように、バッファ回路（５２１、５２４）と、抵抗５２２と、コンデンサ５２３とは、信号Ｓ２を期間Δｔ遅延させた信号Ｓ２２を出力する遅延回路を構成している。
【００５８】
バッファ回路５３１は、入力端子が信号Ｓ３の信号線に、出力端子が抵抗５３２の第１端にそれぞれ接続され、入力されたＳ３と同相の信号を出力する。
抵抗５３２は、第１端がバッファ回路５３１の出力端子に、第２端がノードＮ９にそれぞれ接続されている。また、コンデンサ５３３は、第１端がノードＮ９に、第２端が電源線ＧＮＤ１にそれぞれ接続されている。なお、抵抗５３２及びコンデンサ５３３は、ＲＣ回路を構成している。
バッファ回路５３４は、入力端子がノードＮ９に、出力端子がドライバ４３の入力端子にそれぞれ接続され、信号Ｓ３２を出力する。
このように、バッファ回路（５３１、５３４）と、抵抗５３２と、コンデンサ５３３とは、信号Ｓ３を期間Δｔ遅延させた信号Ｓ３２を出力する遅延回路を構成している。
【００５９】
バッファ回路５４１は、入力端子が信号Ｓ４の信号線に、出力端子が抵抗５４２の第１端にそれぞれ接続され、入力されたＳ４と同相の信号を出力する。
抵抗５４２は、第１端がバッファ回路５４１の出力端子に、第２端がノードＮ１０にそれぞれ接続されている。また、コンデンサ５４３は、第１端がノードＮ１０に、第２端が電源線ＧＮＤ１にそれぞれ接続されている。なお、抵抗５４２及びコンデンサ５４３は、ＲＣ回路を構成している。
バッファ回路５４４は、入力端子がノードＮ１０に、出力端子がドライバ４４の入力端子にそれぞれ接続され、信号Ｓ４２を出力する。
このように、バッファ回路（５４１、５４４）と、抵抗５４２と、コンデンサ５４３とは、信号Ｓ４を期間Δｔ遅延させた信号Ｓ４２を出力する遅延回路を構成している。
【００６０】
次に、図４を参照して、上述した制御部１３の動作について説明する。
図４は、図３に示す制御部１３による制御の一例を示すタイムチャートである。
この図において、波形Ｗ１１〜Ｗ２２の各信号は、上から順に、信号Ｓ１〜Ｓ６、駆動信号Ｇ１〜Ｇ６を示している。なお、駆動信号Ｇ１〜Ｇ４のそれぞれの波形は、上から順に、信号Ｓ１２、信号Ｓ２２、信号Ｓ３２、信号Ｓ４２と同様の波形となる。
また、この図において、横軸は時間を示し、縦軸は、論理レベルを示している。
【００６１】
まず、初期状態において、制御部１３の制御信号生成部１３０は、信号Ｓ１〜Ｓ４をＬ状態にしており、ドライバ部４０は、駆動信号Ｇ１〜Ｇ4をＬ状態、駆動信号Ｇ５及び駆動信号Ｇ６をＨ状態にしているものとする。
【００６２】
次に、時刻Ｔ２１において、制御信号生成部１３０が、信号Ｓ１及び信号Ｓ４をＨ状態にする（波形Ｗ１１及び波形Ｗ１４参照）。また、インバータ回路１３１が、信号Ｓ４に基づいて、信号Ｓ５をＬ状態にする（波形Ｗ１５参照）。その結果、ドライバ４５は、信号Ｓ５に基づいて、駆動信号Ｇ５をＬ状態にする。
【００６３】
次に、時刻Ｔ２２において、遅延調整部５０が、信号Ｓ１及び信号Ｓ４に基づいて、期間Δｔ遅延した信号Ｓ１２及び信号Ｓ４２をＨ状態にする（波形Ｗ１７及び波形Ｗ２０参照）。ここで、バッファ回路（５１１、５１４）、抵抗５１２、及びコンデンサ５１３は、信号Ｓ１を期間Δｔ遅延させて、信号Ｓ１２をＨ状態にする。また、バッファ回路（５４１、５４４）、抵抗５４２、及びコンデンサ５４３は、信号Ｓ４を期間Δｔ遅延させて、信号Ｓ４２をＨ状態にする。その結果、ドライバ４１は、信号Ｓ１２に基づいて、駆動信号Ｇ１をＨ状態にし、ドライバ４４は、信号Ｓ４２に基づいて、駆動信号Ｇ４をＨ状態にする。
【００６４】
次に、時刻Ｔ２３において、制御信号生成部１３０が、ＰＷＭにより信号Ｓ４をＬ状態にする（波形Ｗ１４参照）。これにより、インバータ回路１３１が、信号Ｓ４に基づいて、信号Ｓ５をＨ状態にする（波形Ｗ１５参照）。その結果、ドライバ４５は、信号Ｓ５に基づいて、駆動信号Ｇ５をＨ状態にする。
【００６５】
次に、時刻Ｔ２４において、遅延調整部５０が、信号Ｓ４に基づいて、期間Δｔ遅延した信号Ｓ４２をＬ状態にする（波形Ｗ２０参照）。ここで、バッファ回路（５４１、５４４）、抵抗５４２、及びコンデンサ５４３は、信号Ｓ４を期間Δｔ遅延させて、信号Ｓ４２をＬ状態にする。その結果、ドライバ４４は、信号Ｓ４２に基づいて、駆動信号Ｇ４をＬ状態にする。
このように、制御部１３は、駆動信号Ｇ４をＬ状態にする（スイッチング素子Ｑ４をＯＦＦする）前の期間Δｔの間、駆動信号Ｇ５及び駆動信号Ｇ６がＨ状態にする。その結果、時刻Ｔ２３から時刻Ｔ２４の期間Δｔの間、スイッチング素子Ｑ４、スイッチング素子Ｑ５、及びスイッチング素子Ｑ６が、すべてＯＮ状態になる。
【００６６】
次に、時刻Ｔ２５において、制御信号生成部１３０が、固定のデューティにより信号Ｓ１をＬ状態にする（波形Ｗ１１参照）。
次に、時刻Ｔ２６において、遅延調整部５０が、信号Ｓ１に基づいて、期間Δｔ遅延した信号Ｓ１２をＬ状態にする（波形Ｗ１７参照）。ここで、バッファ回路（５１１、５１４）、抵抗５１２、及びコンデンサ５１３は、信号Ｓ１を期間Δｔ遅延させて、信号Ｓ１２をＬ状態にする。その結果、ドライバ４１は、信号Ｓ１２に基づいて、駆動信号Ｇ１をＬ状態にする。
【００６７】
次に、時刻Ｔ２７において、制御信号生成部１３０が、信号Ｓ２及び信号Ｓ３をＨ状態にする（波形Ｗ１２及び波形Ｗ１３参照）。また、インバータ回路１３２が、信号Ｓ３に基づいて、信号Ｓ６をＬ状態にする（波形Ｗ１６参照）。その結果、ドライバ４６は、信号Ｓ６に基づいて、駆動信号Ｇ６をＬ状態にする。
【００６８】
次に、時刻Ｔ２８において、遅延調整部５０が、信号Ｓ２及び信号Ｓ３に基づいて、期間Δｔ遅延した信号Ｓ２２及び信号Ｓ３２をＨ状態にする（波形Ｗ１８及び波形Ｗ１９参照）。ここで、バッファ回路（５２１、５２４）、抵抗５２２、及びコンデンサ５２３は、信号Ｓ２を期間Δｔ遅延させて、信号Ｓ２２をＨ状態にする。また、バッファ回路（５３１、５３４）、抵抗５３２、及びコンデンサ５３３は、信号Ｓ３を期間Δｔ遅延させて、信号Ｓ３２をＨ状態にする。その結果、ドライバ４２は、信号Ｓ２２に基づいて、駆動信号Ｇ２をＨ状態にし、ドライバ４３は、信号Ｓ４３に基づいて、駆動信号Ｇ３をＨ状態にする。
【００６９】
次に、時刻Ｔ２９において、制御信号生成部１３０が、ＰＷＭにより信号Ｓ３をＬ状態にする（波形Ｗ１３参照）。これにより、インバータ回路１３２が、信号Ｓ３に基づいて、信号Ｓ６をＨ状態にする（波形Ｗ１６参照）。その結果、ドライバ４６は、信号Ｓ６に基づいて、駆動信号Ｇ６をＨ状態にする。
【００７０】
次に、時刻Ｔ３０において、遅延調整部５０が、信号Ｓ３に基づいて、期間Δｔ遅延した信号Ｓ３２をＬ状態にする（波形Ｗ１９参照）。ここで、バッファ回路（５３１、５３４）、抵抗５３２、及びコンデンサ５３３は、信号Ｓ３を期間Δｔ遅延させて、信号Ｓ３２をＬ状態にする。その結果、ドライバ４３は、信号Ｓ３２に基づいて、駆動信号Ｇ３をＬ状態にする。
このように、制御部１３は、駆動信号Ｇ３をＬ状態にする（スイッチング素子Ｑ３をＯＦＦする）前の期間Δｔの間、駆動信号Ｇ５及び駆動信号Ｇ６がＨ状態にする。その結果、時刻Ｔ２９から時刻Ｔ３０の期間Δｔの間、スイッチング素子Ｑ３、スイッチング素子Ｑ５、及びスイッチング素子Ｑ６が、すべてＯＮ状態になる。
【００７１】
次に、時刻Ｔ３１において、制御信号生成部１３０が、固定のデューティにより信号Ｓ２をＬ状態にする（波形Ｗ１２参照）。
次に、時刻Ｔ３２において、遅延調整部５０が、信号Ｓ２に基づいて、期間Δｔ遅延した信号Ｓ２２をＬ状態にする（波形Ｗ１８参照）。ここで、バッファ回路（５２１、５２４）、抵抗５２２、及びコンデンサ５２３は、信号Ｓ２を期間Δｔ遅延させて、信号Ｓ２２をＬ状態にする。その結果、ドライバ４２は、信号Ｓ２２に基づいて、駆動信号Ｇ２をＬ状態にする。
【００７２】
このように、制御部１３は、ＲＣ回路を含む遅延調整部５０を備え、遅延調整部５０により遅延信号を生成することにより、図４に示すような駆動信号Ｇ１〜Ｇ６を生成する。
【００７３】
次に、図５及び図６を参照して、本実施形態による電源装置１の軽負荷時の動作について説明する。
ここではまず、比較のために、従来の電源装置の軽負荷時の動作について、図５を参照して説明する。
【００７４】
図５は、従来の電源装置の軽負荷時の動作を示すタイムチャートである。
この図において、波形Ｗ３１〜Ｗ３８の各信号は、上から順に、駆動信号Ｇ１〜Ｇ６、スイッチング素子Ｑ２のドレイン−ソース間の電圧Ｖｄｓ、及びスイッチング素子Ｑ２のドレイン−ソース間の電流Ｉｄｓを示している。なお、電圧Ｖｄｓの波形Ｗ３７、及び電流Ｉｄｓの波形Ｗ３８は、シミュレーション波形である。
また、この図において、横軸は時間を示し、縦軸は、駆動信号Ｇ１〜Ｇ６が論理レベルを示し、電圧Ｖｄｓが電圧を示し、電流Ｉｄｓが電流を示している。また、初期状態において、駆動信号Ｇ１、駆動信号Ｇ４及び駆動信号Ｇ６がＨ状態であり、駆動信号Ｇ２〜Ｇ４がＬ状態である。
【００７５】
図５に示すように、従来の電源装置では、時刻Ｔ４１において、駆動信号Ｇ１がＬ状態にされ、時刻Ｔ４２において、駆動信号Ｇ２及び駆動信号Ｇ３がＨ状態にされるとともに、駆動信号Ｇ６がＬ状態にされる。また、時刻Ｔ４３において、駆動信号Ｇ３がＰＷＭによりＬ状態にされ、時刻Ｔ４４において、駆動信号Ｇ６がＨ状態にされる。そして、時刻Ｔ４５において、駆動信号Ｇ２がＬ状態にされ、時刻Ｔ４６において、駆動信号Ｇ１及び駆動信号Ｇ４がＨ状態にされるとともに、駆動信号Ｇ５がＬ状態にされる。
【００７６】
このような制御が行われる従来の電源装置では、軽負荷時に、時刻Ｔ４１から時刻Ｔ４２、及び時刻Ｔ４５から時刻Ｔ４６に示の波形Ｗ３７に示すように、ＺＶＳ動作がされずにスイッチング素子Ｑ２及びスイッチング素子Ｑ３（スイッチング素子Ｑ１及びスイッチング素子Ｑ４）がＯＮ状態にされる。そのため、時刻Ｔ４２及び時刻Ｔ４６において、波形Ｗ３８に示すように、過大な電流である貫通電流がスイッチング素子Ｑ２に流れる。これは、軽負荷時のため、例えば、スイッチング素子Ｑ２に流れる電流Ｉ１が少ないため、スイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を引き抜けずに、ＺＶＳ動作がされないことが主な原因である。なお、スイッチング素子Ｑ１〜Ｑ４が、例えば、スーパージャンクション構造のＦＥＴ（Field effect transistor：電界効果トランジスタ）の場合、電圧Ｖｄｓが低い程、寄生容量が大きくなる傾向にあり、軽負荷時に、貫通電流が流れる問題が顕著に現れる。
【００７７】
これに対して、本実施形態による電源装置１では、図６に示すように、貫通電流が発生しない。
図６は、本実施形態による電源装置１の軽負荷時の動作の一例を示すタイムチャートである。
この図において、波形Ｗ４１〜Ｗ４８の各信号は、上から順に、駆動信号Ｇ１〜Ｇ６、スイッチング素子Ｑ２のドレイン−ソース間の電圧Ｖｄｓ、及びスイッチング素子Ｑ２のドレイン−ソース間の電流Ｉｄｓを示している。なお、電圧Ｖｄｓの波形Ｗ４７、及び電流Ｉｄｓの波形Ｗ４８は、シミュレーション波形である。
また、この図において、横軸は時間を示し、縦軸は、駆動信号Ｇ１〜Ｇ６が論理レベルを示し、電圧Ｖｄｓが電圧を示し、電流Ｉｄｓが電流を示している。また、初期状態において、駆動信号Ｇ１、駆動信号Ｇ４及び駆動信号Ｇ６がＨ状態であり、駆動信号Ｇ２〜Ｇ４がＬ状態である。
【００７８】
図６に示すように、本実施形態による電源装置１は、時刻Ｔ５１において、駆動信号Ｇ１をＬ状態にし、時刻Ｔ５２において、駆動信号Ｇ２及び駆動信号Ｇ３をＨ状態にするとともに、駆動信号Ｇ６をＬ状態にする。また、時刻Ｔ５３において、電源装置１は、駆動信号Ｇ６をＨ状態にし、時刻Ｔ５４において、駆動信号Ｇ３をＰＷＭによりＬ状態にする。
【００７９】
ここで、時刻Ｔ５３から時刻Ｔ５４の期間Δｔ、電源装置１は、駆動信号Ｇ５及び駆動信号Ｇ６がＨ状態にして、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させる。これにより回生電流が増大し、波形Ｗ４８に示すように、スイッチング素子Ｑ２の電流Ｉｄｓに、電流Ｉ２が流れる。この電流Ｉ２は、図５に示す従来の電源装置の場合の電流Ｉ１よりも大きい。また、期間Δｔは、この電流Ｉ２により、スイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を引き抜けるように定めされている。
【００８０】
また、時刻Ｔ５５において、電源装置１は、駆動信号Ｇ２をＬ状態にし、時刻Ｔ５６において、駆動信号Ｇ１及び駆動信号Ｇ４をＨ状態にするとともに、駆動信号Ｇ５をＬ状態にする。ここでは、スイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷が引き抜かれて、ＺＶＳ動作が可能になるので、電源装置１では、時刻Ｔ５６において、貫通電流がスイッチング素子Ｑ２に流れない。また、時刻Ｔ５２においても、同様に、ＺＶＳ動作が可能になるので、電源装置１では、貫通電流がスイッチング素子Ｑ２に流れない。
【００８１】
なお、図６に示す動作は、他のスイッチング素子（Ｑ１、Ｑ３、Ｑ４）についても同様であり、このように、電源装置１は、軽負荷時に、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００８２】
以上説明したように、本実施形態による電源装置１は、ＤＣ／ＤＣコンバータ１０を備え、当該ＤＣ／ＤＣコンバータ１０は、フルブリッジ回路２０と、トランスＴＬ１と、同期整流回路３０と、フルブリッジ回路２０と、同期整流回路３０とが有するスイッチング素子Ｑ１〜Ｑ６のオン・オフを制御する制御部１３とを備えている。フルブリッジ回路２０は、スイッチング素子Ｑ１（第１のスイッチング素子）とスイッチング素子Ｑ２（第２のスイッチング素子）とを直列接続し、スイッチング素子Ｑ３（第３のスイッチング素子）とスイッチング素子Ｑ４（第４のスイッチング素子）とを直列接続し、当該４つのスイッチング素子をブリッジ接続した構成である。トランスＴＬ１は、フルブリッジ回路２０が直接的又は間接的に接続される一次側コイルＴＬ１１と、一次側コイルＴＬ１１と絶縁された二次側コイル（ＴＬ１２、ＴＬ１３）とを有する。同期整流回路３０は、スイッチング素子Ｑ５（第５のスイッチング素子）と、スイッチング素子Ｑ６（第６のスイッチング素子）とを有し、当該２つのスイッチング素子が二次側コイル（ＴＬ１２、ＴＬ１３）に接続された構成である。そして、制御部１３は、一次側コイルＴＬ１１の第１端に接続されるスイッチング素子Ｑ１及びスイッチング素子Ｑ２を所定の固定のデューティにより制御するとともに、一次側コイルＴＬ１１の第２端に接続されるスイッチング素子Ｑ３及びスイッチング素子Ｑ４をパルス幅変調により制御する。また、制御部１３は、スイッチング素子Ｑ３又はスイッチング素子Ｑ４がＯＦＦ（オフ）する直前の少なくとも所定の期間（例えば、期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６をＯＮ状態（オン状態）にする。
【００８３】
これにより、本実施形態による電源装置１は、上記の所定の期間、スイッチング素子Ｑ５及びスイッチング素子Ｑ６の両方をＯＮ状態にすることで、二次側コイル（ＴＬ１２、ＴＬ１３）の両端（ノードＮ４及びノードＮ５）を短絡させることで、一次側コイルＴＬ１１に流れる回生電流を一時的に増大させる。そのため、本実施形態による電源装置１は、軽負荷時においても一次側のスイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を放電することができ、ＺＶＳ動作が可能になる。よって、本実施形態による電源装置１は、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００８４】
また、本実施形態では、制御部１３は、スイッチング素子Ｑ５のＯＦＦ状態の期間（例えば、図２の時刻Ｔ１から時刻Ｔ２の期間）が、スイッチング素子Ｑ４がＯＮ状態である期間（例えば、図２の期間ＤＴ２）のうちの一部期間を含むように、スイッチング素子Ｑ５をＯＦＦさせるとともに、スイッチング素子Ｑ４がＯＦＦする所定の期間（期間Δｔ）前に、スイッチング素子Ｑ５をＯＮさせる。すなわち、制御部１３は、スイッチング素子Ｑ５をＯＮさせた後の所定の期間（期間Δｔ）後に、スイッチング素子Ｑ４がＯＦＦさせる。また、制御部１３は、スイッチング素子Ｑ６のＯＦＦ状態の期間（例えば、図２の時刻Ｔ５から時刻Ｔ６の期間）が、スイッチング素子Ｑ３がＯＮ状態である期間（例えば、図２の期間ＤＴ４）のうちの一部期間を含むように、スイッチング素子Ｑ６をＯＦＦさせるとともに、スイッチング素子Ｑ３がＯＦＦする所定の期間（期間Δｔ）前に、スイッチング素子Ｑ６をＯＮさせる。すなわち、制御部１３は、スイッチング素子Ｑ６をＯＮさせた後の所定の期間（期間Δｔ）後に、スイッチング素子Ｑ３がＯＦＦさせる。
これにより、本実施形態による電源装置１は、簡易な手法により、所定の期間（期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６の両方をＯＮ状態にすることができる。
【００８５】
また、本実施形態では、制御部１３は、少なくとも軽負荷時に、所定の期間（期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６をオン状態にする。
これにより、本実施形態による電源装置１は、軽負荷時において、確実にＺＶＳ動作が可能になり、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
なお、本実施形態では、制御部１３は、軽負荷時と、軽負荷時よりも負荷が大きい通常負荷時とで、同一の制御を行っている。すなわち、本実施形態による電源装置１は、軽負荷時と通常負荷時とで制御を変更することなしに、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００８６】
また、本実施形態では、制御部１３は、遅延調整部５０を備えている。遅延調整部５０は、スイッチング素子Ｑ５がＯＮするタイミングより所定の期間（期間Δｔ）遅れてスイッチング素子Ｑ４がＯＦＦするように、スイッチング素子Ｑ４の制御信号（駆動信号Ｇ４）を遅延させる。また、遅延調整部５０は、スイッチング素子Ｑ６がＯＮするタイミングより所定の期間（期間Δｔ）遅れてスイッチング素子Ｑ３がＯＦＦするように、スイッチング素子Ｑ３の制御信号（駆動信号Ｇ３）を遅延させる。
これにより、本実施形態による電源装置１は、遅延調整部５０を備えるという簡易な構成により、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００８７】
また、本実施形態では、所定の期間（期間Δｔ）は、フルブリッジ回路２０が有するスイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を引き抜ける電流（回生電流）が発生するように定められている。
これにより、本実施形態による電源装置１は、軽負荷時において、一次側のスイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を適切に放電することができ、ＺＶＳ動作が可能になる。
【００８８】
また、本実施形態による電源制御方法は、ＤＣ／ＤＣコンバータ１０を備える電源装置１の電源制御方法である。この電源制御方法では、制御部１３が、一次側コイルＴＬ１１の第１端に接続されるスイッチング素子Ｑ１及びスイッチング素子Ｑ２を所定の固定のデューティにより制御するとともに、一次側コイルＴＬ１１の第２端に接続されるスイッチング素子Ｑ３及びスイッチング素子Ｑ４をＰＷＭ（パルス幅変調）により制御する。そして、制御部１３が、スイッチング素子Ｑ３又はスイッチング素子Ｑ４がオフする前の少なくとも所定の期間（例えば、期間Δｔ）、スイッチング素子Ｑ５及びスイッチング素子Ｑ６をＯＮ状態にする。
これにより、本実施形態による電源制御方法は、軽負荷時においても一次側のスイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃ１〜Ｃ４に充電された電荷を放電することができ、ＺＶＳ動作が可能になる。よって、本実施形態による電源制御方法は、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００８９】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の実施形態において、制御部１３は、軽負荷時と、通常負荷時とで同一の制御を行う例を説明したが、軽負荷時と、通常負荷時とで異なる制御を切り替えて行うようにしてもよい。この場合、例えば、図３において、軽負荷時に、信号Ｓ１２〜Ｓ４２に基づいて駆動信号Ｇ１〜Ｇ４を出力し、通常負荷時に、遅延調整部５０により遅延される前の信号Ｓ１〜Ｓ４に基づいて駆動信号Ｇ１〜Ｇ４を出力するように、切り替えて制御してもよい。
このように、制御部１３が、軽負荷時と、通常負荷時とで異なる制御を切り替えて行うことで、電源装置１は、通常負荷時の変換効率を高めつつ、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。
【００９０】
また、上記の実施形態において、一例として、図３に示す遅延調整部５０を説明したが、これに限定されるものではない。例えば、制御部１３は、図７に示すような遅延調整部５０ａを備えるようにしてもよい。
図７は、本実施形態による別の一例の遅延調整部５０ａを示すブロック図である。
図７において、図３に示す構成と同一の構成については同一の符号を付し、その説明を省略する。この図に示す例では、遅延調整部５０ａは、バッファ回路（５１１、５１４、５２１、５２４、５３１、５３４、５４１、５４４）と、抵抗（５１２、５２２、５３２、５４２）と、コンデンサ（５１３、５２３、５３３、５４３）と、ＯＲ（オア）回路（５１５、５２５、５３５、５４５）とを備えている。
【００９１】
ＯＲ回路５１５は、論理和回路であり、信号Ｓ１と、バッファ回路５１４の出力信号とを論理和した信号Ｓ１２を出力する。ＯＲ回路５１５は、立ち上がりのタイミンが信号Ｓ１と同様で、立ち下がりのタイミングのみ信号Ｓ１から期間Δｔ遅延した信号Ｓ１２を出力する。
ＯＲ回路５２５は、論理和回路であり、信号Ｓ２と、バッファ回路５２４の出力信号とを論理和した信号Ｓ２２を出力する。ＯＲ回路５２５は、立ち上がりのタイミンが信号Ｓ２と同様で、立ち下がりのタイミングのみ信号Ｓ２から期間Δｔ遅延した信号Ｓ２２を出力する。
【００９２】
ＯＲ回路５３５は、論理和回路であり、信号Ｓ３と、バッファ回路５３４の出力信号とを論理和した信号Ｓ３２を出力する。ＯＲ回路５３５は、立ち上がりのタイミンが信号Ｓ３と同様で、立ち下がりのタイミングのみ信号Ｓ３から期間Δｔ遅延した信号Ｓ３２を出力する。
ＯＲ回路５４５は、論理和回路であり、信号Ｓ４と、バッファ回路５４４の出力信号とを論理和した信号Ｓ４２を出力する。ＯＲ回路５４５は、立ち上がりのタイミンが信号Ｓ４と同様で、立ち下がりのタイミングのみ信号Ｓ４から期間Δｔ遅延した信号Ｓ４２を出力する。
このように、制御部１３が、遅延調整部５０ａを備えることにより、上述した図２に示す制御を実行することが可能になる。
なお、上述した図７に示す例では、遅延調整部５０ａは、信号Ｓ１及び信号Ｓ２の立ち下がりタイミングを期間Δｔだけ遅延させる例を説明したが、これに限定されるものではない。遅延調整部５０ａは、例えば、信号Ｓ１及び信号Ｓ２を直接ドライバ部４０に出力し、信号Ｓ３及び信号Ｓ４の立ち下がりタイミングのみ期間Δｔだけ遅延させるようにしてもよい。この場合も、制御部１３は、上述した図２に示す制御と同様の制御を実行することが可能になる。
【００９３】
また、上記の実施形態において、制御部１３は、ＰＷＭによりスイッチング素子Ｑ３及びスイッチング素子Ｑ４を制御する例を説明したが、カレント制御モードのＰＷＭによりスイッチング素子Ｑ３及びスイッチング素子Ｑ４を制御するようにしてもよい。また、本発明に係る電源装置は、例えば、図８に示すように、三相の制御の電源装置１ａであってもよい。
【００９４】
図８は、本実施形態による三相制御の電源装置１ａの一例を示すブロック図である。
この図に示す電源装置１ａは、三相交流電源（Ｒ、Ｓ、Ｔ）から所定の直流電圧を出力する。電源装置１は、ＰＦＣ（Power Factor Correction：力率改善）部２−１〜２−３と、ＤＣ／ＤＣコンバータ１０−１〜１０−３とを備えている。
ＰＦＣ部２−１は、Ｕ相用のＰＦＣ回路であり、ＰＦＣ部２−２は、Ｖ相用のＰＦＣ回路であり、ＰＦＣ部２−３は、Ｗ相用のＰＦＣ回路である。なお、この図において、ＰＦＣ部２−１〜２−３は、同一の構成であり、例えば、力率改善回路である。ＰＦＣ部２−１〜２−３は、高周波電流成分を除去して、入力された交流電力を直流電力に変換して出力する。
【００９５】
ＤＣ／ＤＣコンバータ１０−１〜１０−３は、上述したＤＣ／ＤＣコンバータ１０と同一の構成である。ＤＣ／ＤＣコンバータ１０−１は、ＰＦＣ部２−１から供給されるＵ相から変換した直流電力を、所定の直流電圧に変換して出力する。また、ＤＣ／ＤＣコンバータ１０−２は、ＰＦＣ部２−２から供給されるＶ相から変換した直流電力を、所定の直流電圧に変換して出力する。また、ＤＣ／ＤＣコンバータ１０−３は、ＰＦＣ部２−３から供給されるＷ相から変換した直流電力を、所定の直流電圧に変換して出力する。
なお、電源装置１ａは、ＰＦＣ部２−１〜２−３、及びＤＣ／ＤＣコンバータ１０−１〜１０−３を備えることにより、高変換効率の電源装置を実現できるとともに、軽負荷時において、スイッチング素子Ｑ１〜Ｑ４に過大な電流（貫通電流）が流れることを防止することができる。さらに、ＤＣ／ＤＣコンバータ１０−１〜１０−３に、カレント制御モードによるＰＷＭを適用することにより、電源装置１ａは、各相電流のバランスが取れるため、電源の変換効率をさらに向上させることができる。
【００９６】
また、上記の実施形態において、一例として、ＤＣ／ＤＣコンバータ１０は、直列リアクトルＬ１、共振コンデンサＣ５、及びダイオード（Ｄ５、Ｄ６）を備える構成を説明したが、これに限定されるものではない。ＤＣ／ＤＣコンバータ１０は、例えば、直列リアクトルＬ１、共振コンデンサＣ５、及びダイオード（Ｄ５、Ｄ６）の一部又は全部を備えない構成であってもよい。
【００９７】
また、トランスＴＬ１は、センタタップ付きの二次側コイル（ＴＬ１２、ＴＬ１３）を備える例を説明したが、センタタップを有さないものであってもよい。
また、同期整流回路３０は、両波整流回路である例を説明したが、これに限定されるものではなく、フルブリッジなどの全波整流回路であってもよい。
また、上記の実施形態において、制御部１３は、スイッチング素子Ｑ１及びスイッチング素子Ｑ２を４０％の固定のデューティにより制御する例を説明したが、これに限定されるものではなく、他のデューティにより制御するようにしてもよい。
【００９８】
また、上記の実施形態において、制御信号生成部１３０は、ＰＩＤ制御に基づいて、ＰＷＭにより制御する例を説明したが、これに限定されるものではなく、他の制御方式によりＰＷＭにより制御するようにしてもよい。
また、上記の実施形態において、遅延調整部５０（５０ａ）は、図３（図７）に示す回路構成に限定されるものではなく、他の回路構成により実現されてもよい。
【００９９】
また、上記の実施形態において、制御部１３の各部の処理は、ＩＣ（Integrated Circuit）などの専用のハードウェアで実現してもよいし、ソフトウェア処理によって実現されてもよい。
【０１００】
上述の電源装置１（１ａ）は内部に、コンピュータシステムを有している。そして、上述した制御部１３の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
【符号の説明】
【０１０１】
１、１ａ  電源装置
２、２−１、２−２、２−３  ＰＦＣ部
１０、１０−１、１０−２、１０−３  ＤＣ／ＤＣコンバータ
１２  電圧検出部
１３  制御部
２０  フルブリッジ回路
３０  同期整流回路
４０  ドライバ部
４１、４２、４３、４４、４５、４６  ドライバ
５０、５０ａ  遅延調整部
１３０  制御信号生成部
１３１、１３２  インバータ回路
５１１、５１４、５２１、５２４、５３１、５３４、５４１、５４４  バッファ回路
５１２、５２２、５３２、５４２  抵抗
５１３、５２３、５３３、５４３  コンデンサ
５１５、５２５、５３５、５４５  ＯＲ回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ６、Ｃ７  寄生容量
Ｃ５  共振コンデンサ
Ｃｉ、Ｃｏ  平滑コンデンサ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ７、Ｄ８  ボディダイオード
Ｄ５、Ｄ６  ダイオード
Ｌ１  直列リアクトル
Ｌ２  チョークコイル
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６  スイッチング素子
ＴＬ１  トランス
ＴＬ１１  一次側コイル
ＴＬ１２、ＴＬ１３  二次側コイル
ＲＬ  負荷
【図１】
0006507030.tif 000002
【図２】
0006507030.tif 000003
【図３】
0006507030.tif 000004
【図４】
0006507030.tif 000005
【図５】
0006507030.tif 000006
【図６】
0006507030.tif 000007
【図７】
0006507030.tif 000008
【図８】
0006507030.tif 000009