(57)【特許請求の範囲】
【請求項１】
インターポーザ基板の頂面上に配置された１つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、少なくとも第１の電荷誘引構造と第２の電荷誘引構造とを含み、
前記複数の電荷誘引構造は、前記インターポーザ基板に結合されてスタックドダイを提供することになる少なくとも１つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記インターポーザ基板内で１つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板はさらに複数の電荷放散構造を含み、
前記複数の電荷放散構造は、ｐ型二重ウェル構造およびｎ型二重ウェル構造を含み、
前記ｐ型二重ウェル構造は、導電線を介して前記ｎ型二重ウェル構造に結合されて仮想接地を提供する、装置。
【請求項２】
前記ｐ型二重ウェル構造は、高ドープ領域である第１の領域を含む、請求項１に記載の装置。
【請求項３】
前記ｎ型二重ウェル構造は、高ドープ領域である第２の領域を含む、請求項２に記載の装置。
【請求項４】
前記第１の電荷誘引構造を前記複数の基板貫通ビアの第１の部分に結合する接地バスと、
前記第２の電荷誘引構造を前記複数の基板貫通ビアの第２の部分に結合する供給バスとをさらに備える、請求項２または３に記載の装置。
【請求項５】
前記インターポーザに結合されて前記スタックドダイを提供する前記少なくとも１つの集積回路ダイをさらに備え、
前記第１の電荷誘引構造の第１の破壊電圧は、前記少なくとも１つの集積回路ダイの第１のｐ−ｎ接合の第２の破壊電圧よりも低く、
前記第２の電荷誘引構造の第３の破壊電圧は、前記少なくとも１つの集積回路ダイの第
２のｐ−ｎ接合の第４の破壊電圧よりも低い、請求項３または４に記載の装置。
【請求項６】
前記インターポーザは、前記スタックドダイの形成中にその場で前記インターポーザを接地するために前記インターポーザの表側面上に接地パッドを含み、
前記複数の電荷誘引構造の前記第１の電荷誘引構造および前記第２の電荷誘引構造は、前記インターポーザ基板の前記頂面上または前記頂面に近接して位置決めされ、
前記頂面は、前記インターポーザの裏側面の反対側にある、請求項３〜５のうちいずれか１項に記載の装置。
【請求項７】
インターポーザ基板の頂面上に配置された１つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、ｐドープウェルに形成された高ドープｎ型領域またはｎドープウェルに形成された高ドープｐ型領域のいずれかを含み、
前記複数の電荷誘引構造は、前記インターポーザに結合されてスタックドダイを提供することになる少なくとも１つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記基板内で１つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板に形成された第１のウェルと、
前記第１のウェルに重なって、隣接して、または少なくとも近接して、前記インターポーザ基板に形成された第２のウェルとをさらに備え、
前記第２のウェルは、前記第１のウェルに関して反極性の種類であり、さらに、
前記第１のウェルおよび前記第２のウェル上に形成された誘電体層と、
そこから前記誘電体層を介して前記第１のウェルに電荷を伝えるために形成された第１の接点と、
そこから前記誘電体層を介して前記第２のウェルに電荷を伝えるために形成された第２の接点とを備え、
前記第１のウェル、前記誘電体層、および前記第１の接点は共に、前記複数の電荷誘引構造のうち第１の電荷誘引構造を提供して第１の荷電粒子を誘引し、
前記第２のウェル、前記誘電体層、および前記第２の接点は共に、前記複数の電荷誘引構造のうち第２の電荷誘引構造を提供して第２の荷電粒子を誘引する、装置。
【請求項８】
前記第１の接点と前記第２の接点との間に形成されたシリサイドブロックをさらに備え、
前記第１の接点および前記第２の接点は、第１の導電層および第２の導電層で形成され、
前記第１の導電層は前記誘電体層上にあり、
前記第２の導電層は前記第１の導電層上にあり、
前記第２の導電層は、互いに離間された第１のパッドおよび第２のパッドとして形成され、
前記第１の導電層は、前記シリサイドブロックによって、前記第１のパッドに関連付けられた第１の部分と、前記第２のパッドに関連付けられた第２の部分とに分割される、請求項７に記載の装置。
【請求項９】
インターポーザ基板の頂面上に配置された１つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、ｐドープウェルに形成された高ドープｎ型領域またはｎドープウェルに形成された高ドープｐ型領域のいずれかを含み、
前記複数の電荷誘引構造は、前記インターポーザに結合されてスタックドダイを提供することになる少なくとも１つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記基板内で１つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板に形成されたウェルと、
前記ウェルに形成された第１の領域と、
前記インターポーザ基板に形成された第２の領域とをさらに備え、
前記第２の領域の第１の部分は前記ウェルに延在し、前記第２の領域の第２の部分は前記ウェルに延在せず、さらに、
そこから前記第１の領域に電荷を伝えるために形成された第１の接点と、
そこから前記第２の領域に電荷を伝えるために形成された第２の接点とを備え、
前記第２の領域の前記第２の部分および前記第２の接点は共に、第１の電荷誘引構造を提供して第１の荷電粒子を誘引し、
前記ウェル、前記第１の領域、前記第２の領域の前記第１の部分、および前記第１の接点は共に、第２の電荷誘引構造を提供して第２の荷電粒子を誘引する、装置。
【請求項１０】
前記第１の電荷誘引構造を前記複数の導体の第１の部分に結合する接地バスと、
前記第２の電荷誘引構造を前記複数の導体の第２の部分に結合する供給バスとをさらに備える、請求項１、７、９のうちいずれか１項に記載の装置。
【請求項１１】
前記インターポーザに結合されて前記スタックドダイを提供する前記少なくとも１つの集積回路ダイをさらに備え、
前記第１の電荷誘引構造の第１の破壊電圧は、前記少なくとも１つの集積回路ダイの第１のｐ−ｎ接合の第２の破壊電圧よりも低く、
前記第２の電荷誘引構造の第３の破壊電圧は、前記少なくとも１つの集積回路ダイの第２のｐ−ｎ接合の第４の破壊電圧よりも低い、請求項１、７、９のうちいずれか１項に記載の装置。
【請求項１２】
前記インターポーザは、前記スタックドダイの形成中にその場で前記インターポーザを接地するために前記インターポーザの表側面上に接地パッドを含み、
前記複数の電荷誘引構造の前記第１の電荷誘引構造および前記第２の電荷誘引構造は、前記インターポーザ基板の前記頂面上にまたは前記頂面に近接して位置決めされ、
前記頂面は、前記インターポーザの裏側面の反対側にある、請求項１１に記載の装置。
【請求項１３】
インターポーザを形成するための方法であって、
複数の基板貫通ビアおよび複数の受動的電荷誘引構造を基板に形成することとを含み、前記電荷誘引構造は、ｐドープウェルに形成された高ドープｎ型領域またはｎドープウェルに形成された高ドープｐ型領域のいずれかを含み、電荷誘引構造は減結合キャパシタとして機能し、さらに、
前記複数の基板貫通ビアから前記複数の電荷誘引構造に荷電粒子を伝えるために、前記複数の基板貫通ビアの一部分を前記基板内で１つ以上の導体層を介して前記複数の電荷誘引構造に結合することと、
複数の電荷放散構造を前記基板に形成することとを含み、
前記複数の電荷放散構造は、ｐ型二重ウェル構造およびｎ型二重ウェル構造を含み、
前記ｐ型二重ウェル構造は、導電線を介して前記ｎ型二重ウェル構造に結合されて仮想接地を提供する、方法。
【請求項１４】
少なくとも１つの集積回路ダイを前記インターポーザに結合してスタックドダイを提供することをさらに含み、
前記複数の電荷誘引構造は、前記少なくとも１つの集積回路ダイのｐ−ｎ接合を保護するためのものであり、
前記インターポーザは受動的インターポーザである、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
以下の説明は集積回路デバイス（ＩＣ）に関する。より特定的には、以下の説明は、スタックドダイアセンブリタイプのＩＣのための電荷損傷保護を有するインターポーザに関する。
【背景技術】
【０００２】
背景
集積回路は段々と「密に」なっている。すなわち、より多くのロジック特徴が所与のサイズのＩＣにおいて実現されている。あいにく、単一のダイＩＣ上にすべての部品を有することが難しくなっている。幸い、複数のダイを積層してスタックドダイＩＣ（スタックドダイ）を提供し得る。そのようなスタックドダイは、比較可能な単一のダイＩＣを形成しようと試みることに比べて、他の利点の中でもとりわけ、電力消費の低下、漏れ電流の減少、性能の向上、および／またはＩＣ寸法の小型化を可能にし得る。しかしながら、１つ以上の集積回路ダイをインターポーザに取付けてスタックドダイを形成することにより、そのような１つ以上の集積回路ダイに付随する損傷のリスクがある。それらは単一のダイＩＣの形成には存在しない。これらの損傷リスクは、スタックドダイの歩留りおよび／または信頼性を低下させ得る。
【０００３】
故に、そのような損傷のリスクの１つ以上を軽減してスタックドダイの歩留りおよび／または信頼性を上昇させることが望ましく、かつ有用である。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
装置は概してインターポーザに関する。そのような装置において、インターポーザは複数の導体および複数の電荷誘引構造を有する。複数の電荷誘引構造は、インターポーザに結合されてスタックドダイを提供することになる少なくとも１つの集積回路ダイを保護するためのものである。複数の導体は複数の基板貫通ビアを含む。
【０００５】
方法は概してインターポーザの形成に関する。そのような方法において、インターポーザのための基板が得られる。複数の基板貫通ビアおよび複数の電荷誘引構造が基板に形成される。複数の基板貫通ビアから複数の電荷誘引構造に荷電粒子を伝えるために、複数の基板貫通ビアの一部分が複数の電荷誘引構造に結合される。
【０００６】
以下の詳細な説明および請求項の考察から他の実施形態が認識されるであろう。
図面の簡単な説明
添付の図面は例示的な装置および／または方法を示す。しかしながら、請求項の範囲を限定するように添付の図面をとらえるべきではなく、それらは説明および理解のためのみのものである。
【図面の簡単な説明】
【０００７】
【図１】例示的な列状のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャを示す簡略化ブロック図である。
【図２−１】スタックドダイを形成するための例示的なプロセスフローをウェハスケールまたはチップスケール製造アセンブリを用いて側断面視から示すブロック図である。
【図２−２】スタックドダイを形成するための例示的なプロセスフローをウェハスケールまたはチップスケール製造アセンブリを用いて側断面視から示すブロック図である。
【図２−３】スタックドダイを形成するための例示的なプロセスフローをウェハスケールまたはチップスケール製造アセンブリを用いて側断面視から示すブロック図である。
【図３−１】例示的なインターポーザウェハを頂面視から図示するブロック図である。
【図３−２】例示的なインターポーザウェハを底面視から図示するブロック図である。
【図４−１】図２−１〜図２−３のスタックドダイの断面図の例示的な部分を示すブロック図である。
【図４−２】図３のインターポーザウェハであり得るインターポーザの断面図の例示的な部分を示すブロック図である。
【図５】図２−１〜図２−３のアセンブリのインシチュー法保持のための例示的なツールステージまたはウェハ保持チャックの側断面図を示すブロック図である。
【図６】例示的なインターポーザまたはその部分の側断面図を示すブロック図である。
【図７】例示的なインターポーザまたはその部分の側断面図を示すブロック図である。
【図８】例示的なインターポーザまたはその部分の側断面図を示すブロック図である。
【図９】図６のインターポーザの形成に対応する例示的なプロセスフローを示すフローチャートである。
【図１０】図７のインターポーザの形成に対応する例示的なプロセスフローを示すフローチャートである。
【図１１】図８のインターポーザの形成に対応する例示的なプロセスフローを示すフローチャートである。
【図１２】別の例示的なインターポーザまたはその部分の側断面図を示すブロック図である。
【図１３】図１２のインターポーザの例示的な回路を示すブロック／回路図である。
【発明を実施するための形態】
【０００８】
詳細な説明
以下の説明では、本明細書に記載される具体的な例のより完全な説明を与えるために、数多くの具体的な詳細を述べる。しかしながら、当業者には、以下に与える具体的な詳細のすべてがなくても１つ以上の他の例および／またはこれらの例の変形例を実施し得ることが明らかであるべきである。他の事例では、本明細書の例の説明を曖昧にしないために周知の特徴を詳細に説明していない。図示の容易のため、同じ項目を指すのに異なる図で同じ参照符号を用いているが、代替的な例では項目が異なることがある。
【０００９】
いくつかの図で図示する例を説明する前に、さらなる理解のために概論が示される。
近年、スタックドダイを形成するために複数のダイがパッケージングされている。そのようなスタックドダイは、１つ以上の集積回路ダイが結合されているインターポーザダイ（インターポーザ）を含む。そのようなインターポーザを費用効率の高いやり方で作製するために、そのようなインターポーザは受動的ダイとして作製されてきた。一般に、受動的ダイは、能動素子を有さないダイである。あいにく、受動的ダイとしてのそのようなインターポーザは、ＥＳＤ保護および／または電荷保護を有していないことがあり、かつ／またはアンテナルールを適用することによって設計されていないことがあり、そのような受動的ダイにＥＳＤ保護を追加することは、そのようなインターポーザの形成に相当なコストを追加し得る。さらに、そのようなインターポーザは、たとえばプラズマ放電などの実質的なイオン電荷を用いた処理と、取扱いによるＥＳＤとにさらされ得る。そのようなインタポーザは荷電粒子を収集し得ることから、それに結合されると集積回路ダイへの放電源となり得る。露出した集積回路ダイは、そのピンのすべてが保護されていないことがあり、かつ／またはそのような放電の１つ以上に対して十分に保護されていないことがあり、したがってそのような集積回路ダイは、そのような集積回路ダイへのインタポーザ表面電荷のそのような放電によって破損され得る。
【００１０】
そのような損傷を軽減するために、１つ以上の電荷誘引構造を有するインタポーザを以下に説明する。そのような電荷誘引構造は、そのようなインタポーザに保護を提供し得るとともに、そのようなインタポーザ上に「スタックされた」１つ以上の集積回路ダイに保護を提供する。これらの電荷誘引構造は、従来の意味でのトランジスタおよびダイオードの能動部品ではなく、したがってそのようなインタポーザは、費用効率の高いやり方でそのような電荷誘引構造を有して製造され得る。たとえば、そのような電荷誘引構造は大きな特徴であってもよく、したがってそれらの製造のために最新技術のリソグラフィを伴わなくてもよい。さらに、そのようなインタポーザ上には能動素子がないことから、そのような電荷誘引構造は、より軽減された移動制御および他のプロセスパラメータによって形成され得る。また、能動回路を含んでいないことから、サーマルバジェットが受動的インタポーザにとって全く問題とならないことがある。
【００１１】
以上の概略的な理解を念頭に置いて、インターポーザのための様々な実施形態およびその形成を以下に全般的に説明する。
【００１２】
上述の例のうち１つ以上は特定の種類のＩＣを用いて本明細書で説明されるため、そのようなＩＣの詳細な説明を以下に与える。しかしながら、他の種類のＩＣが本明細書中に記載の技術のうち１つ以上から恩恵を受けることがあることを理解すべきである。
【００１３】
プログラマブルロジックデバイス（ＰＬＤ）は、特定された論理機能を実行するようにプログラム可能な周知の種類の集積回路である。ＰＬＤの一種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（ＩＯＢ）、コンフィギュラブルロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。本明細書中で用いるように、「含む」および「含んでいる」は、限定されるのではなく、含むことを意味する。
【００１４】
各々のプログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両者を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（ＰＩＰ）によって相互接続された異なる長さの多数のインターコネクト配線を含む。プログラマブルロジックは、たとえば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を用いてユーザ設計のロジックを実現する。
【００１５】
プログラマブルインターコネクトおよびプログラマブルロジックは典型的に、プログラマブル素子がどのように構成されるかを規定する内部構成メモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは外部デバイスによりメモリから（たとえば外部ＰＲＯＭから）読み出されたりＦＰＧＡに書き込まれたりし得る。そうして、個別のメモリセルの集合的な状態がＦＰＧＡの機能を決める。
【００１６】
別の種類のＰＬＤはコンプレックスプログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、共に接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイロジック（ＰＡＬ）デバイスで用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは典型的に不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリ内のチップ上に記憶され、次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００１７】
これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）、またはいずれの他の種類のメモリセルにも記憶可能である。
【００１８】
他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を用いる他のやり方で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語はこれらの例示的なデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスも包含する。たとえば、１つの種類のＰＬＤは、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００１９】
以上注記したように、高度なＦＰＧＡは、アレイにいくつかの異なる種類のプログラマブルロジックブロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、コンフィギュラブルロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック１０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を図示する。いくつかのＦＰＧＡは専用プロセッサブロック（ＰＲＯＣ）１１０も含む。
【００２０】
いくつかのＦＰＧＡにおいて、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ）１１１を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子１１１は、図１の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。
【００２１】
たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ）１１１と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。典型的に、タイルに含まれるインターコネクト素子の数はタイルの高さに依存する。図示される実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）を用いることも可能である。ＤＳＰタイル１０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト素子１１１の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック素子１１５の領域に閉じ込められていない。
【００２２】
図示される実施形態では、（図１に示される）ダイの中央近くの水平方向領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。この水平方向領域または列から延在する鉛直方向列１０９はＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。
【００２３】
図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的な列状構造を分断する付加的なロジックブロックを含む。付加的なロジックブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。
【００２４】
図１は唯一の例示的なＦＰＧＡアーキテクチャを図示することを意図していることに注目されたい。たとえば、１行の中のロジックブロックの数、行の相対的な幅、行の数および順番、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック実現例は純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの１つよりも多くの隣接する行は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体的なサイズと共に変化する。
【００２５】
以下の説明はＦＰＧＡまたは他のＳｏＣを提供するためのスタックドダイに関するものであるが、以下の説明は、ＦＰＧＡ、ＳｏＣｓ、またはいずれかの特定の種類のスタックドダイに限定されない。むしろ以下の説明は、以下の説明から明らかになるであろう理由によりインターポーザを有するいずれのスタックドダイアセンブリにも該当する。
【００２６】
図２−１〜図２−３は、複数のダイまたはスタックドダイＩＣ（スタックドダイ）２００を形成するための例示的なプロセスフローをウェハスケールまたはチップスケール製造アセンブリ（アセンブリ）２５０を用いて側断面視から示すそれぞれのブロック図である。図２−１において、アセンブリ２５０は、１つ以上の集積回路ダイ２０２が取付けられたキャリヤ２０１を有する。集積回路ダイ２０２は、複数のマイクロバンプ２０４によってインターポーザ２０３に結合され得る。集積回路ダイ２０２は、ＦＰＧＡダイ、電源ダイ、メモリダイ、光インターフェイスダイ、および／またはグラフィックスプロセッサダイのうち１つ以上、またはいずれかの他の種類の集積回路ダイを含み得る。そのような集積回路ダイ２０２のうち１つ以上は、追加的に以下に詳細に記載されるように、インターポーザ２０３からの表面電荷放電による損傷に弱い場合がある。
【００２７】
追加的に以下に詳細に記載されるように、インターポーザ２０３は依然としてインターポーザウェハの一部であり得る。換言すると、インターポーザウェハはこの接合部においてダイシングされていてもよいし、されていなくてもよい。これは一般に、チップオンウェハフローすなわちＣｏＷフローと称される。任意に、インターポーザ２０３はこの接合部においてインターポーザウェハからダイシングされていてもよく、集積回路ダイのうち１つ以上がそれに取付けられていてもよい。これは一般に、チップオンチップフローすなわちＣｏＣフローと称される。そのようなフローのどちらにおいても、集積回路ダイどうしの間にアンダーフィルが注入されてもよく、成形化合物を用いて、集積回路ダイ２０２どうしを互いに効果的にバインドしてもよい。しかしながら、そのようなアンダーフィルおよび成形化合物は、限定のためではなく明瞭性の目的のために、本明細書には図示されない。さらに、ＣｏＷフローまたはＣｏＣフローのいずれが用いられてもよいが、限定のためではなく明瞭性の目的のために、ＣｏＷフローが用いられることが想定されるものとする。
【００２８】
インターポーザ２０３は、基板貫通ビア（ＴＳＶ）２０８を含み得る。シリコン基板については、ＴＳＶがシリコン貫通ビアと称されることもある。限定のためではなく明瞭性の目的のために、シリコン基板が用いられると想定されるものとする。しかしながら、他の事例では、別の種類の材料または材料の組合せが半導体基板として用いられてもよい。特に、限定のためではなく明瞭性の目的のために、そのようなシリコン基板は低ｐ型（Ｐ−）ドープ基板であることが想定されるものとする。しかしながら、他の事例ではｎ型ドープ基板が用いられてもよい。しかしながら、ｎ型基板の使用は、以下の説明から理解され得るように、十分に低い破壊電圧をもたらすためにドーピング構造および／またはレイアウトに影響を及ぼし得る。
【００２９】
ＴＳＶ２０８の一部分は、集積回路ダイ２０２のうち１つ以上との電気通信のためにマイクロバンプ２０４の一部分に結合され得る。限定のためではなく明瞭性の目的のために、ＴＳＶ２０８は、マイクロバンプ２０４に直接結合されるものとして図２−１〜図２−３に図示される。しかしながら、追加的に以下に詳細に記載されるように、１つ以上のマイクロバンプ２０４へのこの結合のためのインターコネクトを設けるために、１つ以上の導体層および／または１つ以上のビア導体層をインターポーザ２０３内に形成してもよい。これらのインターコネクトは、１つ以上の接地バスおよび１つ以上の電力バスを含み得る。限定のためではなく明瞭性の目的のために、単一の接地バスおよび単一の電力バスについて追加的に以下に詳細に記載する。
【００３０】
この接合部において、インターポーザ２０３の底面２０９（裏側面）、すなわちインターポーザウェハの裏側面は図示されるように上方に面し、インターポーザ２０３の頂面２１１（表側面）、すなわちインターポーザウェハの表側面は図示されるように下方に面している。これらの線に沿って、図３−１および図３−２は、インターポーザウェハ（ウェハ）３００をそれぞれ頂面視および底面視から図示するそれぞれのブロック図である。ウェハ３００は、複数のインターポーザ２０３を含み得る。図３−１には、ウェハ３００の表側面２１１が図示される。裏側面２０９の電荷蓄積をインターポーザ２０３に関して以下に概説するが、表側面２１１上の電荷２０５および／または２０６とともに図３−１に図示されるように、インターポーザウェハ３００上での表側面２１１の電荷蓄積が生じ得る。
【００３１】
図３−２には、ウェハ３００の裏側面２０９が図示される。裏側面２０９上の電荷２０５および／または２０６とともに図３−２に図示されるように、インターポーザウェハ３００上での裏側面２０９電荷蓄積が生じ得る。
【００３２】
スタックドシリコンインターコネクトテクノロジーすなわちＳＳＩＴと称されることがあるスタックドダイ２００の製造中、インターポーザまたはインターポーザウェハは、荷電粒子、電子、および他の形態のエネルギ（電荷）にさらされる。これらの電荷は、陽電荷および／または負電荷を含み得る。そのような電荷は、荷電粒子および電子への他の可能な露出源のなかでも、限定はしないがプラズマ強化化学蒸着（ＰＥＣＶＤ）のプラズマへの露出、プラズマエッチ（ドライエッチ）のプラズマへの露出、および／または取扱いによる静電放電を含む多くの可能な源のうちのいずれかから生じ得る。
【００３３】
図２−１〜図２−３、図３−１、および図３−２を同時に参照して、陽電荷２０５および負電荷２０６として全体的に示されるような電荷は、インターポーザ２０３の裏側面２０９および表側面２１１に集まり得る。この接合部においてマイクロバンプ２０４がカプセル化され得るため、静電放電または他の放電への露出は、そのような製造におけるこの点でのそのようなカプセル化の外側からであり得る。これらの電荷２０５および／または２０６は、集積回路ダイ２０２のうち１つ以上に形成されるトランジスタおよび他のデバイスの、そのような裏側面２０９と、ソースドレイン接合、すなわちより一般的にはｐ−ｎまたはｎ−ｐ接合（「ｐ−ｎ」は、特に明記しない限りｐ−ｎ接合およびｎ−ｐ接合のいずれかまたは両方を指すために交換可能に用いられる）との間の電位差２０７をもたらし得る。
【００３４】
この点において、インターポーザ２０３は「受動的」インターポーザと称されるものであると想定される。従来の集積回路ダイでは、金属およびゲート寸法の面積比を限定するアンテナルールによってトランジスタをプラズマ損傷から保護することができる。さらに、従来の集積回路ダイは、静電放電（ＥＳＤ）保護回路を有し得る。しかしながら、スタックドダイについては、インターポーザ形成の費用を下げるため、インターポーザは受動部品のみを有し得る。たとえば、受動的インターポーザは、マイクロバンプ、金属インターコネクト、ＴＳＶ、アンダーバンプ金属被覆（ＵＭＢ）、およびＣ４ボールのみを有し得る。これらの受動部品は、抵抗−容量（ＲＣ）遅延を減少させるために大きな幅、長さ、および／または高さを有し得る。さらに、インターポーザの高密度金属レイアウトによって、高いアンテナ比が著しいリスクとなり得る。
【００３５】
これらの線に沿って、電荷２０５および／または２０６に集積回路ダイ２０２のｐ−ｎ接合への導電経路が与えられた場合、そのような電荷は著しい損傷を引起こすことがあり、それに関連付けられた装置をその後早期に故障させるかまたは動作不能にすることがある。これらの線に沿って、図４−１は、図２−１〜図２−３のスタックドダイ２００の断面図の例示的な部分４００を示すブロック図である。
【００３６】
図４−１では、ＴＳＶ２０８は、先述したシリコンＰ−基板であり得るインターポーザ２０３の基板５６０に形成され得る。インターポーザ２０３の、銅で形成されることがあり、１つ以上のバリア層４０２および誘電体層４０１を有し得るＴＳＶ２０８は導電層に結合され得る。この例では、導電層４５１がＴＳＶ２０８に結合される。金属層であり得る導電層４５１は、たとえば導電性ビア層４５４を介して、たとえば金属層であり得る導電層４５２に結合され得る。金属層４５２は、導電性ビア層４５５に結合され得る。ビア層４５４および４５５は両方とも金属ビア層であり得る。金属層４５１および４５２、ならびにビア層４５４および４５５は、すべて銅ベースの導電層である。
【００３７】
金属ビア層４５５は、マイクロバンプ２０４を介して集積回路ダイ２０２の金属層４１１に結合され得る。金属層４１１は、ビア層４１５および４１６などの１つ以上の金属ビア層を介して、たとえば金属層４１２および４１３などの１つ以上の他の金属層にそれぞれ結合され得る。ビア層４１７などの別のビア層を用いて、金属層４１３を金属層４１４に結合し得る。金属層４１４は、トランジスタ４１８のゲートスタック、ソース領域、ドレイン領域、および／またはボディ領域に結合され得る。集積回路ダイ２０２の基板４１９は、ソースおよびドレイン領域４２２を含む複数のｐ−ｎ接合４２１がその中に形成され得る。
【００３８】
加えて、そのような電荷は表側面２１１上に蓄積することがあり、したがってインターポーザウェハ３００またはインターポーザ２０３のテスト中に、１つ以上の頂部集積回路ダイのマイクロバンプ取付けに先立って、テスト中に適切に接地されなければインターポーザ２０３への損傷があり得る。これらの線に沿って、図４−２を参照して、インターポーザウェハ３００のものであり得る別のインターポーザ２０３の断面図の例示的な部分４５０を示すブロック図が示される。
【００３９】
インターポーザ２０３の部分４５０は、以下の相違点を除いて図４−１のものと同じである。部分４５０は、そのような金属層の対向する側でそれぞれ層４５５および４５６に結合された金属層４５３を追加的に含む。ビア層４５６は、導電層４５３を導電層４５７に結合する。導電層４５７は表側面２１１のパッド４５８に結合され得る。パッド４５８はプローブパッドであり得る。導電層４５７およびビア層４５６、ならびにパッド４５８はすべて、たとえばアルミ層などの金属ベースの層であり得る。マイクロバンプ２０４は、図示されていないが、たとえば先述したように部分４５０に同様に結合され得る。
【００４０】
ＴＳＶ２０８が誘電体層４０１により基板５６０から効果的に電気的に浮動しているかまたは分離されているため、プロービングまたは他のテスト中のインターポーザ２０３またはインターポーザウェハ３００の適切な接地が困難となり得る。これらの線に沿って、表側面２１１上に電荷蓄積があり得、そのような電荷蓄積は、金属ワイヤを介して頂部ダイ上のトランジスタに伝えられた場合、損傷を引起こし得る。すなわち場合によっては、すでに極めて小さいトランジスタの細い接合部に対して損傷または信頼性リスクを引起こす。
【００４１】
図２−１〜図２−３、図３−１、および図３−２を追加的に参照して、図２−２では、インターポーザ２０３またはインターポーザウェハ３００は、ＴＳＶ２０８の底部部分への露出を経たものとして図示される。導電性ＴＳＶ２０８が露出した状態では、電荷２０５および／または２０６は、集積回路ダイ２０２のうち１つ以上の、１つ以上のｐ−ｎ接合への導電経路すなわち放電経路を有する。この放電経路は、そのような集積回路ダイ２０２の１つ以上のデバイスの初期故障または動作不能を引起こし得る。限定のためではなく明瞭性の目的のために、ＴＳＶ２０８が露出された後で起こるいずれかのプラズマ照射が集積回路ダイ２０２のうち１つ以上においてトランジスタ４１８を充電する可能性があり、激しいプラズマ放電損傷をもたらし得る。この電荷蓄積はいくつかの事例では非常に高くなり得るため、トランジスタは、熱的「バーンアウト」およびエレクトロマイグレーションの結果としてそれぞれソースドレインパンチスルーおよび／またはシリサイド損失を被る。
【００４２】
これらの線に沿って、ＴＳＶ２０８が最初に露出され、場合によっては後の処理により他の電荷に露出された後、ＴＳＶ２０８が裏側面２０９の電荷２０５および／または２０６に露出される。たとえば、ＴＳＶ２０８の露出した部分どうしの間の凹部２１２が充填され得、ＴＳＶ２０８は、電荷への露出を伴うＰＥＣＶＤ動作または他の動作によって覆われることがあり、集積回路ダイ２０２のうち１つ以上がさらに損傷され得る。図２−３を参照して、充填層２１３が凹部２１２を充填し、ＴＳＶまたはＴＳＶ突起の上においてたとえば窒化物層などの誘電体層のＣＭＰ除去が引続くことがあり、ＵＢＭによるパッド２１４の生成およびＣ４プロセスによるＣ４ボール２１５の形成が引続く。パッド２１４およびボール２１５の形成は各々、ＴＳＶ２０８の電荷への露出をさらに伴うことがあり、集積回路ダイ２０２のうち１つ以上がさらに損傷され得る。
【００４３】
図５は、製造中のアセンブリ２５０のインシチュー法保持のための例示的なツールステージまたはウェハ保持チャック（チャック）５０１の側断面図を示すブロック図である。チャック５０１は接地５０４に結合され得る。チャック５０１は、１つ以上のバネ、クリップ、ピン、または他の機械的接点５０２を有してもよいし取付けられていてもよい。
【００４４】
インターポーザ２０３の表側面２１１は、摩擦のための１つ以上の接地パッド５０３、またはそのような１つ以上の対応する機械的接点５０２との他の機械的接点を有し得る。そのような接点５０２およびチャック５０１は、したがって、本明細書中で先述したような理由により、インターポーザ２０３を接地５０４に結合して、表面電荷に放電経路を提供し得る。インターポーザ２０３の表側面２１１上の接地パッド５０３は、インターポーザ２０３が、その場で接地される、すなわちスタックドダイ２００の形成中に一般的に接地されるために使用され得る。
【００４５】
接地パッド５０３はＶｓｓパッドであってもよいし、ウェハレベル接地のためにインターポーザウェハ３００上のＶｓｓに相互接続された「ダミーの」パッドであってもよい。そのような外部接地は、ＣｏＷプロセスフローまたは基板上ＣｏＷ（ＣｏＷｏＳ）プロセスフロー中に蓄積する電荷を放散するのに役立ち得る。
【００４６】
上記の説明に留意して、スタックドダイアセンブリの集積回路ダイ２０２のうち１つ以上を保護するために、追加的に以下に詳細に記載されるように、インターポーザ２０３に形成された電荷誘引構造が１つ以上の集積回路ダイ２０２のための電荷保護に提供される。追加的に以下に詳細に記載されるように、インターポーザ２０３は、スタックドダイ２００の集積回路ダイ２０２のたとえばトランジスタを保護するなどのために電荷保護構造を有し得る。
【００４７】
図６〜図８は、スタックドダイまたはダイのスタック（スタックドダイ）２００の形成のための、ダイシングされたインターポーザ２０３、またはインターポーザウェハ３００のインターポーザ２０３であり得る例示的なインターポーザ６００〜８００またはそれらの部分のそれぞれの側断面図をそれぞれ示すブロック図である。これらの線に沿って、限定はしないが受動的インターポーザを含むインターポーザは、明瞭性の目的のために本明細書中ではそのように言及されないが、ダイと考えられ得る。
【００４８】
インターポーザ６００〜８００の各々は、複数の導体および複数の電荷誘引構造を含み得る。そのような電荷誘引構造は、そのようなインターポーザのうちのいずれかにそれぞれ結合されてスタックドダイ２００を提供することになる少なくとも１つの集積回路ダイを保護するためのものである。そのような複数の導体はＴＳＶ２０８を含む。
【００４９】
図６を参照して、インターポーザ６００に、またはより特定的にはインターポーザ６００の基板５６０に、ウェル６１５が形成される。ウェル６１５はｐ型ウェル（Ｐウェル）であり得る。この例については基板５６０がｐ型基板であるため、Ｐウェル６１５の形成は任意である。しかしながら、限定のためではなく明瞭性の目的のために、Ｐウェル６１５が形成されると想定されるものとする。さらに、反極性の基板が用いられる例では、追加的に以下に詳細に記載されるように、Ｎウェル６１６の形成は同様に任意であろう。
【００５０】
領域６１３がＰウェル６１５に形成され得る。領域６１３は、高ドープｎ型領域（Ｎ＋領域）であり得る。そのような接点からＮ＋領域６１３に電荷を伝えるために接点６０９が形成され得る。接点６０９は、たとえばＮｉＳｉ、ＣｏＳｉ、またはいくつかの他の金属シリサイドなどのシリサイド領域の形成によって形成されて接触抵抗を減少させることがあり、たとえばタングステン（Ｗ）または他の金属などのコンタクト層または金属キャップ６１１の堆積が引続き得る。しかしながら、一般に単一層の、二層の、または三層以上の電気接点が用いられてもよい。
【００５１】
任意のＰウェル６１５、Ｎ＋領域６１３、および接点６０９は共に電荷誘引構造６１０をもたらし得る。明瞭性の目的のために単一の事例の電荷誘引構造６１０のみが図６に図示されるが、複数の電荷誘引構造６１０が基板５６０に形成され得ると理解されるべきである。これらの線に沿って、各電荷誘引構造６１０および本明細書に後記される電荷誘引構造の各々は、基板５６０の頂面５６１またはその付近に形成される。頂面５６１は、インターポーザ６００の裏側面２０９の反対側にある。
【００５２】
接点６０９は、導電層６０４で形成された接地バス６０２に結合され得る。接点６０９は、ビア層６０５を介して接地バス６０２と結合され得る。ビア層６０５はさらに、接地バス６０２を１つ以上のＴＳＶ２０８に結合し得る。この例では、導電層６０３および６０４ならびにビア層６０５および６０６は銅ベースの層である。しかしながら、これは単に、接点６０９が接地バス６０２にどのように結合され得るかの例であり、したがって他の構成の金属層および／またはビア層が用いられてもよい。
【００５３】
したがって、複数の電荷誘引構造６１０が１つ以上の接地バス６０２とそれに関連付けられた１つ以上のＴＳＶ２０８とに結合されて、そのような電荷誘引構造に荷電粒子を誘引し得る。Ｎ＋領域６１３が用いられることから、そのような荷電粒子は概ね裏側面２０９から得られる陽電荷２０５になることになる。したがって、インターポーザ６００の裏側面２０９がたとえばＣＭＰなどによってＴＳＶ２０８の露出した底部端までエッチングおよび／または裏面研磨されると、そのような表面上の陽電荷は、そのようなＴＳＶ２０８を介して１つ以上の接地バス６０２を介して１つ以上の電荷誘引構造６１０に伝えられ得る。これらの線に沿って、電荷誘引構造６１０および本明細書中で後述する電荷誘引構造のすべてに荷電粒子が到達するまでの距離は、１つ以上の集積回路ダイ２０２のシリサイドおよびｐ−ｎ接合に到達するまでの距離よりもはるかに短くてもよい。そのようなインターポーザ電荷誘引構造への距離がそのように短いだけでなく、そのような電荷誘引構造は、１つ以上の頂部ダイ上のトランジスタよりも低い破壊電圧も有する。したがって、電荷誘引構造６１０は、そのような電荷のうち、１つ以上の集積回路ダイ２０２における目的地に到着する残りがたとえあるにしても何らかの著しい損傷を引起こすには不十分となり得るように十分な陽電荷２０５を誘引する可能性がより高くなり得る。
【００５４】
図６を続けて参照して、インターポーザ６００に、またはより特定的にはインターポーザ６００の基板５６０にウェル６１６が形成される。ウェル６１６は、ｎ型ウェル（Ｎウェル）であり得、Ｐウェル６１５から離間され得る。領域６１４がＮウェル６１６に形成され得る。領域６１４は高ドープｐ型領域（Ｐ＋領域）であり得る。接点６０７が、そのような接点からＰ＋領域６１４に電荷を伝えるために形成され得る。接点６０７は、たとえばＮｉＳｉまたはいくつかの他のシリサイドなどのシリサイド領域の形成によって形成されて接触抵抗を減少させることがあり、たとえばＷまたは他の金属などの金属キャップ６１１の堆積が引続く。しかしながら、一般に単一層の、二層の、または三層以上の電気接点が用いられてもよい。接点６０７は、接点６０７がシリサイド化領域６１２よりも多くのｐ型シリサイド化領域６０８を有してもよく、ｎ型に関して逆も真である以外は、接点６０９と同様である。
【００５５】
Ｎウェル６１６、Ｐ＋領域６１４、および接点６０７は共に電荷誘引構造６２０を提供し得る。明瞭性の目的のために単一の事例の電荷誘引構造６２０のみが図６に図示されるが、複数の電荷誘引構造６２０が基板５６０に形成され得ると理解されるべきである。各電荷誘引構造６２０および本明細書に後述される電荷誘引構造の各々は、基板５６０の頂面５６１またはその付近に形成される。
【００５６】
接点６０７は、たとえば導電層６０３で形成されるＶｄｄ電圧供給バスであり得る供給バス６０１に結合され得る。接点６０７は、ビア層６０５、導電層６０４、および別のビア層６０６を介して供給バス６０１に結合され得る。これは単に、接点６０７が供給バス６０１にどのように結合され得るかの例であり、他の構成が可能である。ビア層６０５および６０６ならびに導体層６０４は、供給バス６０１を１つ以上のＴＳＶ２０８にさらに結合し得る。
【００５７】
したがって、複数の電荷誘引構造６２０が、１つ以上の接地バス６０１とそれに関連付けられた１つ以上のＴＳＶ２０８とに結合されて、そのような電荷誘引構造に荷電粒子を誘引し得る。Ｐ＋領域６１４が用いられることから、そのような荷電粒子は概ね裏側面２０９から得られる陽電荷２０５になることになる。したがって、インターポーザ６００の裏側面２０９がたとえばＣＭＰなどによってＴＳＶ２０８の露出した底部端までエッチングおよび／または裏面研磨されると、そのような表面上の陽電荷は、そのようなＴＳＶ２０８を介して１つ以上の供給バス６０１を介して１つ以上の電荷誘引構造６２０に伝えられ得る。電荷誘引構造６２０および本明細書で後述する電荷誘引構造のすべてに荷電粒子が到達するまでの距離は、１つ以上の集積回路ダイ２０２のシリサイドおよびｐ−ｎ接合に到達するまでの距離よりもはるかに短くてもよい。したがって、電荷誘引構造６２０は、そのような電荷の残りのうち、１つ以上の集積回路ダイ２０２における目的地に到着するものがたとえあるにしても何らかの著しい損傷を引起こすには不十分となり得るように十分な負電荷２０６を誘引する可能性がより高くなり得る。
【００５８】
電荷誘引構造６１０の破壊電圧は、少なくとも１つの集積回路ダイ２０２のソースドレインｐ−ｎ接合の破壊電圧よりも低くてもよい。同様に、電荷誘引構造６２０の破壊電圧は、少なくとも１つの集積回路ダイ２０２の他のソースドレインｐ−ｎ接合の別の破壊電圧よりも低くてもよい。異なる破壊電圧と、異なる種類の電荷、つまり陽電荷および負電荷に対してそれぞれ異なる磁化率とを有するものとして、たとえばＮＭＯＳおよびＰＭＯＳタイプのトランジスタが区別され得る。
【００５９】
しかしながら、一般に、電荷誘引構造６１０および６２０は逆方向バイアスダイオードと見なされ得る。電荷誘引構造６１０および６２０は、従来の意味では実際に作動するダイオードではなく、したがってインターポーザ６００は依然として受動的インターポーザである。しかしながら、たとえば電荷誘引構造６１０および６２０などの電荷誘引構造を有することにより、破壊電圧が１つ以上の集積回路ダイまたは「頂部ダイ」２００のソースドレイン接合のそれよりも低い状態では、そのような１つ以上の集積回路ダイ２０２のトランジスタのそのようなソースドレイン接合前にそのような電荷誘引構造が故障し得る。さらに、そのような電荷誘引構造６１０および６２０は、従来のｐ−ｎ接合ダイオードとは対照的に減結合キャパシタとして作用することがあり、したがって速度に影響しないことがあり、すなわち高周波回路に追加的な負荷を加えなくてもよく、Ｖｄｄ電源を安定化させるのに役立ち得る。さらに、電荷誘引構造６１０および６２０は可逆的であり、非破壊である。
【００６０】
図１２は、別の例示的なインターポーザまたはその部分６００の側断面図を示すブロック図である。図１２は図６と同様であり、したがって概ね明瞭性の目的のために相違点のみを説明する。
【００６１】
ダイシングされたインターポーザ２０３、またはスタックドダイ２００の形成のためのインターポーザウェハ３００のインターポーザ２０３のこの例では、インターポーザ２０３は受動的インターポーザであり得る。
【００６２】
図１２を参照して、ウェル６１５とともに形成され得るウェル１２１５が、インターポーザ６００に、またはより特定的にはインターポーザ６００の基板５６０に形成される。ウェル１２１５は、ウェル６１５のようにＰウェルであり得る。この例については基板５６０がｐ型基板であるため、Ｐウェル１２１５の形成は任意である。しかしながら、限定のためではなく明瞭性の目的のために、Ｐウェル１２１５が形成されると想定されるものとする。
【００６３】
図６を続けて参照して、ウェル６１６とともに形成され得るウェル１２１６が、インターポーザ６００に、またはより特定的にはインターポーザ６００の基板５６０に形成される。ウェル１２１６はＮウェルであり得、Ｐウェル１２１５から離間され得る。この例では、ＴＳＶ２０８がウェル１２１５と１２１６との間に配置される。そのようなＴＳＶ２０８は、たとえばＩ／Ｏ用であり得る。
【００６４】
領域６１４とともに形成され得る領域１２１４がＰウェル１２１５に形成され得る。領域１２１４はＰ＋領域であり得る。接点６０７が、そのような接点からＰ＋領域１２１４に電荷を伝えるために形成され得る。接点６０７は導電線１２１０に結合され得る。導電層６０４の導電線１２１０は、ビア層６０５が設けられたビアを介して接点６０７に結合され得る。導電線１２１０は、効果的にダミーラインであり得る。
【００６５】
領域６１３とともに形成され得る領域１２１３がＮウェル１２１６に形成され得る。領域１２１３はＮ＋領域であり得る。接点６０９が、そのような接点からＮ＋領域１２１３に電荷を伝えるために形成され得る。接点６０９は、ビア層６０５が設けられたビアを介して接点１２１０に結合され得る。
【００６６】
Ｐウェル１２１５、Ｐ＋領域１２１４、および接点６０７は共に電荷放散構造１２１１を提供し得る。明瞭性の目的のために単一の事例の電荷誘引構造１２１１のみが図１２に図示されるが、複数の電荷放散構造１２１１が基板５６０に形成され得ると理解されるべきである。これらの線に沿って、各電荷誘引構造１２１１および本明細書に記載される電荷誘引構造の各々は、基板５６０の頂面５６１またはその付近に形成され得る。
【００６７】
この例では、接地バス６０２および供給バス６０１は、導電層６０４とビア層６０５および６０６とを介して、電荷誘引構造６２０および電荷誘引構造６１０にそれぞれ結合される。
【００６８】
したがって、複数の電荷放散構造１２１１が１つ以上のダミーの導電線１２１０に結合され得る。電荷放散構造１２１１は、放散された電荷が本明細書に記載される電荷誘引構造によって誘引されるのを助けるために用いられてもよい。これらの線に沿って、追加的に以下に詳細に記載されるように、反極性を有する電荷放散構造が用いられてもよい。
【００６９】
Ｎウェル１２１６、Ｎ＋領域１２１３および接点６０９は共に電荷放散構造１２１２をもたらし得る。明瞭性の目的のために単一の事例の電荷放散構造１２１２のみが図１２に図示されるが、複数の電荷放散構造１２１２が基板５６０に形成され得ると理解されるべきである。各電荷放散構造１２１２は、基板５６０の頂面５６１またはその付近に形成され得る。
【００７０】
したがって、複数の電荷放散構造１２１１および１２１２が１つ以上のダミーの導電線１２１０を介して互いに結合され得る。電荷放散構造１２１１および１２１２は、電荷放散構造１２１１および１２１２の各々が２重ウェル構造であり得、そのようなそれぞれの構造のウェルが同じ極性であることを除けば、電荷誘引構造６１０および６２０に関して概ね本明細書に記載されるように形成され得る。したがって、電荷放散構造はｐ型２重ウェル構造およびｎ型２重ウェル構造を備えてもよく、ｐ型２重ウェル構造１２１１は、追加的に以下に詳細に記載されるように、導電線１２１０を介してｎ型２重ウェル構造１２１２に結合されて、仮想接地をもたらす。
【００７１】
図１３は、図１２のインターポーザ２０３の例示的な回路１３００を示すブロック／回路図である。この例では、電荷誘引構造６１０および６２０はダイオードとして図示される。マイクロバンプ２０４が、ＴＳＶ２０８への結合を含み得る接地バス６０２に結合され得る。ダイオード６１０の入力は接地バス６０２に結合され得る。ダイオード６１０の出力は、基板５６０を介してそれぞれの電荷放散構造１２１１および１２１２に結合され得る。この例では、電荷放散構造１２１１および１２１２は全体的にノードとして示される。これらのノードは、仮想接地１２１０、すなわちダミーの導電線１２１０に結合され得る。ダイオード６２０の入力はそのようなノードに結合され得、ダイオード６２０の出力は供給バス６０１に結合され得る。供給バス６０１は、別のＴＳＶ２０８への結合を含み得る別のマイクロバンプ２０４に結合され得る。したがって、電荷誘引構造によって誘引された電荷は、基板５６０からそのような仮想接地１２１０に、より容易に放散され得る。電荷放散構造１２１１および１２１２を参照して電荷誘引構造６１０および６２０を説明したが、図８を参照して説明した電荷誘引構造が同様に用いられてもよい。
【００７２】
図７を参照して、ウェル７１５が基板５６０に形成される。この例では基板５６０はｐ型であることから、ウェル７１５はＰウェルであり得る。しかしながら、別の構成では反極性が用いられてもよい。ウェル７１５とは極性が反対のウェル７１６が、Ｐウェル７１５に重なって、隣接して、または少なくとも近接して、基板５６０に形成される。換言すると、一番最後の構成に関して、いくつかの事例のウェル７１５および７１６はわずかに離間されてもよい。先述した理由により荷電粒子の誘引を高めるためには浅いウェルが望ましい場合があるため、ウェル７１５および７１６は、ウェル６１５および６１６のように、低パワー注入を用いて形成されてもよい。
【００７３】
誘電体層７０９がウェル７１５および７１６の上または上方に形成され得る。そのような誘電体層は、そのようなウェルの境界を越えて延在し得る。この例では、誘電体層７０９は薄膜酸化物層である。そのような薄膜酸化物層は、急速な熱酸化または他の酸化プロセスによって成長され得る。任意に、そのような誘電体層は堆積されてもよい。薄膜誘電体層７０９を有することにより、集積回路ダイ２０２のうち１つ以上のｐ−ｎ接合よりも低い破壊電圧が電荷誘引構造７１０および７２０について得られ得る。極めて薄い酸化物の破壊電圧は極めて低い可能性があることから、そのような薄膜酸化物層は、たとえばプラズマ電荷保護ヒューズとして効果的に用いられ得る。しかしながら、一旦「飛ぶ」と、そのような薄膜酸化物はその後の保護を提供しない。したがって、下記のような漏れ電流ブロックが付加されて、万一そのような薄膜酸化物が「飛んだ」場合に電源への漏れ経路を遮断し得る。
【００７４】
誘電体層７０９の上または上方には導電層７０７が形成され得る。この例では、導電層７０９は多結晶シリコン（ポリ）の堆積によって形成され得る。そのような薄膜誘電体層７０９がＶｄｄ側の、すなわち電荷誘引構造７２０に関する放電により破損した場合に漏れ電流が供給バス６０１を通ってＰウェル７１５に伝わるのを防ぐために、窒化物または何らかの他の誘電体層の堆積などによるシリサイドブロック層（シリサイドブロック）７０８が、それぞれの接点７２２を提供するためにシリサイド化に先立って形成されることになるキャッピング金属層６１１の間の導電層７０７上に形成され得る。これらの線に沿って、シリサイドブロック７０８がその下に位置するポリ層７０７は、ＮｉまたはＣｏなどのキャッピング金属層６１１の、ポリ層７０７によるシリサイド化中に全くまたはほとんどシリサイド化されないことがある。たとえばＮｉまたはＣｏまたは他の金属などの導電層６１１が堆積され、エッチングされてもよく、たとえばＮｉＳｉまたはＣｏＳｉなどのシリサイドを形成するためのアニーリングが引続く。ポリ層７０７の抵抗は、十分な漏れ電流遮断をもたらすように十分に高くなければならない。換言すると、効果的な導電層７０７は、シリサイドブロック７０８によって、電荷誘引構造７１０の接点パッド６１１に関連付けられた第１の部分と、電荷誘引構造７２０に関連付けられた接点パッド６１１に関連付けられた第２の部分とに分割される。したがって、導電層７０７および６１１は、電荷誘引構造７１０および７２０にそれぞれの接点７２２を提供するために用いられてもよい。しかしながら、一般に単一層の、二層の、または三層以上の電気接点が用いられてもよい。
【００７５】
接点７２２が、電荷をそこから誘電体層７０９を介して電荷誘引構造７１０および７２０のウェル７１５および７１６にそれぞれ伝えることを可能にする。したがって、Ｐウェル７１５、誘電体層７０９の一部分、および接点７２２は共に電荷誘引構造７１０を提供する。明瞭さのために単一の事例の電荷誘引構造７１０のみが図示されるが、インターポーザ７００は、荷電粒子を誘引するために複数の電荷誘引構造７１０を含み得る。同様に、Ｎウェル７１６、誘電体層７０９の別の部分、および別の接点７２２は共に電荷誘引構造７２０を提供する。明瞭さのために単一の事例の電荷誘引構造７２０のみが図示されるが、インターポーザ７００は、荷電粒子を誘引するために複数の電荷誘引構造７２０を含み得る。
【００７６】
明瞭性の目的のために繰り返さないが先述したように、接地バス６０２は、電荷誘引構造７１０の金属キャップ６１１に結合され得る。同様に、供給バス６０１は、明瞭性の目的のために繰り返さないが先述したように、電荷誘引構造７２０のキャッピング層６１１に結合され得る。電荷誘引構造７１０および７２０の破壊電圧は、たとえばＮＭＯＳおよびＰＭＯＳトランジスタのソースドレイン接合などの、１つ以上の集積回路ダイ２０２のｐ−ｎ接合の破壊電圧よりも低い。
【００７７】
ウェル７１５および７１６は効果的に電荷を放散するに過ぎず、したがってインターポーザ７００は受動的インターポーザと考えられ得る。しかしながら、この構成では、Ｐウェル７１５は、ＴＳＶ２０８の底部端が露出された後で裏側面２０９から陽電荷２０５を誘引し、Ｎウェル７１６は、ＴＳＶ２０８の底部端が露出された後で裏側面２０９から負電荷２０６を誘引する。したがって、電荷誘引構造７１０および７２０は、そのような粒子の残りのうち、１つ以上の集積回路ダイ２０２における目的地に到着するものがたとえあるにしても何らかの著しい損傷を引起こすには不十分となり得るように十分な荷電粒子を誘引する可能性がより高くなり得る。
【００７８】
図８を参照して、ウェル８１６が、インターポーザ６００に、またはより特定的にはインターポーザ６００の基板５６０に形成される。ウェル８１６はｎ型ウェル（Ｎウェル）であり得る。さらに、反極性の基板が用いられる例では、Ｐウェルの形成が用いられてもよい。
【００７９】
領域８１３がインターポーザ５６０に形成され得る。領域８１３は高ドープｎ型領域（Ｎ＋領域）であり得る。任意に、しきい値電圧調整注入（Ｖｔ注入）が、Ｎ＋領域８１３を形成するのに用いられるＮ＋注入に引続き得る。明瞭性の目的のために本明細書中では繰り返さないが領域６１３に関して先述したように、接点６０９がそのような接点からＮ＋領域８１３に電荷を伝えるために形成され得る。したがって、複数の電荷誘引構造８１０が、１つ以上の接地バス６０２とそれに関連付けられた１つ以上のＴＳＶ２０８に結合されて、そのような電荷誘引構造に荷電粒子を誘引し得る。Ｎ＋領域６１３が用いられることから、そのような荷電粒子は概ね裏側面２０９上で露出した陽電荷２０５になることになる。
【００８０】
図８を続けて参照して、領域８１４がＮウェル８１６に形成され得る。領域８１４は高ドープｐ型領域（Ｐ＋領域）であり得る。任意に、Ｖｔ注入は、Ｐ＋領域８１４を形成してそのような領域をもたらすのに用いられるＰ＋注入に引続き得る。明瞭性の目的のために本明細書中では繰り返さないが領域６１３に関して先述したように、接点６０７がそのような接点からＰ＋領域８１４に電荷を伝えるために形成され得る。したがって、複数の電荷誘引構造８２０が、１つ以上の供給バス６０１とそれに関連付けられた１つ以上のＴＳＶ２０８とに結合され、そのような電荷誘引構造に荷電粒子を誘引し得る。Ｐ＋領域８１４が用いられることから、そのような荷電粒子は概ね裏側面２０９上で露出したＴＳＶ２０８からの負電荷２０６になることになる。
【００８１】
図８の電荷誘引構造８１０の拡大図を特に参照して、領域８１３の部分８４５はウェル８１６に延在し、領域８１３の残りまたは他の部分８４６はウェル８１６には延在しない。限定のためではなく明瞭性の目的のために、部分８４５は、破壊電圧が十分に低下されるように、ウェル８１６に関するシリサイド接点６１２の近位エッジ８４４からウェル８１６に十分な距離であり得る。換言すると、領域８１３のこの部分的な拡張部をウェル８１６内に有することは、電荷誘引構造８２０の破壊電圧を低下させ得る。加えて、同じシリサイド層であるシリサイド接点６１２および６０８を形成するために用いられるシリサイド層は、接触抵抗の減少により破壊電圧をさらに低下させ得る。
【００８２】
領域８１３の部分８４６および接点６０９は共に、荷電粒子を誘引するための電荷誘引構造８１０を提供し、ウェル８１６、領域８１４、領域８１３の部分８４５、および接点６０７は共に、荷電粒子を誘引するための電荷誘引構造８２０を提供する。明瞭性の目的のために単一の事例の電荷誘引構造８１０のみが図８に図示されるが、複数の電荷誘引構造８１０および／または８２０が基板５６０に形成され得ると理解されるべきである。電荷誘引構造８１０および８２０の各々は、基板５６０の頂面５６１またはその付近に形成されて、そのような構造に到達するために電荷２０５および２０６が進む距離を縮める。
【００８３】
インターポーザ８００の裏側面２０９がたとえばＣＭＰなどによってＴＳＶ２０８の露出した底部端までエッチングおよび／または裏面研磨されると、そのような表面上の荷電粒子は、そのようなＴＳＶ２０８を介して１つ以上の接地バス６０１および６０２を介して１つ以上の電荷誘引構造８２０および８１０にそれぞれ伝えられ得る。これらの線に沿って、荷電粒子が電荷誘引構造８１０および８２０に到達するまでの距離は、１つ以上の集積回路ダイ２０２のシリサイドおよびｐ−ｎ接合に到達するまでの距離よりもはるかに短くてもよい。さらに、電荷誘引構造８１０および８２０は、１つ以上の集積回路ダイ２０２のトランジスタよりも低い破壊電圧を有する。したがって、電荷誘引構造８１０および８２０は、そのような粒子の残りのうち、１つ以上の集積回路ダイ２０２における目的地に到着するものがたとえあるにしても何らかの著しい損傷を引起こすには不十分となり得るように十分な荷電粒子を誘引する可能性がより高くなり得る。
【００８４】
電荷誘引構造８１０の破壊電圧は、少なくとも１つの集積回路ダイ２０２のソースドレインｐ−ｎ接合の破壊電圧よりも低くてもよい。同様に、電荷誘引構造８２０の破壊電圧は、少なくとも１つの集積回路ダイ２０２の他のソースドレインｐ−ｎ接合の別の破壊電圧よりも低くてもよい。異なる破壊電圧と、異なる種類の電荷、つまり陽電荷および負電荷に対してそれぞれ異なる磁化率とを有するものとして、たとえばＮＭＯＳおよびＰＭＯＳタイプのトランジスタが区別され得る。電荷誘引構造８１０および８２０は荷電粒子の放散のためのものであるため、インターポーザ８００は受動的インターポーザと考えられ得る。
【００８５】
図６〜図８を参照して、ウェルおよび／または領域を形成するのに用いられる注入の各々は低電圧注入であり得る。そのようなウェルおよび／または領域は、電荷誘引構造６１０，６２０，７１０，７２０，８１０，および８２０の低い破壊電圧を促進するために浅くてもよいためである。さらに、電荷誘引構造６１０，６２０，７１０，７２０，８１０，および８２０は、集積回路トランジスタのような小さな構造ではない。たとえば、電荷誘引構造６１０，６２０，７１０，７２０，８１０，および８２０は、少なくとも１ミクロンより大きくてもよく、少なくとも幅２ミクロン以上であってもよい。
【００８６】
図９〜図１１は、インターポーザ６００，７００，および８００の形成に対応する例示的なプロセスフロー９００，１０００，および１１００を示すそれぞれのフローチャートである。明瞭さのために、プロセスフロー９００，１０００，および１１００の各々は、ＴＳＶホールをエッチングすることとたとえばその中での酸化または堆積による誘電体層の形成とを含み得る９０１においてＴＳＶホール形成の従来の動作からスタートし、先行する従来の動作は図示されない。さらに、明瞭さのために、プロセスフロー９００，１０００，および１１００の各々は、たとえばバリア層堆積、銅めっき、および銅ＣＭＰなどの９０６におけるＴＳＶ形成の従来の動作で終了し、後続の従来の動作は図示されない。ＴＳＶ酸化物がＣＶＤまたは湿式酸化によって形成される場合、９０１および９０６における動作を９０６において組合せてもよい。
【００８７】
図６および図９を参照して、９０１の後、９０２において、ウェル６１６の注入のためのパターンの形成、ウェル６１６の注入、ウェル６１５の注入のためのパターンの任意の形成、およびウェル６１５の任意の注入が行なわれ得る。９０３において、領域６１４の注入のためのパターンの形成、領域６１４の注入、領域６１３の注入のためのパターンの形成、および領域６１３の注入が行なわれ得る。９０４において、ローカルインターコネクト６１２のためのパターンの形成、金属層６１２の堆積、ならびに領域６１３および６１４の各々のシリコンの一部分による金属層６１２のシリサイド化が行なわれ得る。シリサイド化は急速熱アニール（ＲＴＡ）によって行なわれ得る。任意に、９０５において、金属キャップ６１１のためのパターンの形成、導電層６１１の堆積、および金属エッチングが行なわれ、ローカルインターコネクトを形成し得る。金属キャップ６１１はローカルインターコネクトまたは接点の形成において省略され得るため、９０５における動作は任意であり得る。９０４または任意に９０５における動作後、従来の処理が９０６において引続き得る。動作９１０、すなわち９０２〜９０４および任意に９０５のための動作は、ＣｏＷｏＳプロセスフロー９００に関するものであり得る。
【００８８】
図７および図１０を参照して、９０１の後、１００２において、ウェル７１５の注入のためのパターンの形成、ウェル７１５の注入、ウェル７１６の注入のためのパターンの形成、およびウェル７１６の注入が行なわれ得る。１００３において、薄膜誘電体層７０９の堆積または成長のためのパターンの形成、および薄膜誘電体層の堆積または成長が行なわれ得る。１００４において、ポリ層のためのパターンの形成およびポリ層の堆積が行なわれ、導電層７０７が設けられ得る。さらに、１００５において、窒化物または他の誘電体などのシリサイドブロック層の堆積、そのようなシリサイドブロック層７０８のパターニング、およびそのような誘電体層のエッチングが行なわれ、シリサイドブロック７０８が設けられ得る。１００５の後、１００６において、ＮｉまたはＣｏまたはシリサイド化のための他の金属などの金属蒸着、金属エッチング、および急速熱アニール（ＲＴＡ）などによるシリサイド化が行なわれ得る。任意に、１００６の後、９０５において、金属キャップ６１１を形成して、先述したようなローカルインターコネクトまたは接点が設けられ得る。１００６または任意に９０５における動作の後、従来の処理が９０６において引続き得る。動作１０１０、すなわち１００２〜１００６および９０５のための動作は、ＣｏＷｏＳプロセスフロー１０００に関するものであり得る。
【００８９】
図８および図１１を参照して、９０１の後、１１０２において、ウェル８１６の注入のためのパターンの形成、およびウェル８１６の注入が行なわれ得る。１１０２の後、９０３において、領域８１４の注入のためのパターンの形成、領域８１４の注入、領域８１３の注入のためのパターンの形成、および領域８１３の注入が行なわれ得る。９０４において、金属層６１２の堆積のためのパターンの形成、金属層６１２の堆積、ならびに領域８１３および８１４の各々のシリコンの一部分による金属層６１２のシリサイド化が行なわれ得る。任意に９０５において、先述したように金属キャップ６１１の形成が行なわれ得る。９０５における動作の後、９０６において従来の処理が引続き得る。動作１１１０、すなわち１１０２、９０３および９０４、ならびに任意に９０５のための動作は、ＣｏＷｏＳプロセスフロー１１００に関するものであり得る。
【００９０】
以上、例示的な装置および／または方法を説明したが、後続の請求項およびその均等物が定めるその範囲から逸脱することなく、本明細書に記載される１つ以上の局面に係る他のおよびさらなる例を工夫してもよい。工程を列挙する請求項は工程の任意の順序を暗示するものではない。登録商標はそれらのそれぞれの所有者の財産である。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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