(57)【特許請求の範囲】
【請求項１】
半導体基板の表面上に埋め込み絶縁膜を介在させて半導体層が形成された基板を用意する工程と、
前記基板に、第１素子形成領域および第１モニタ領域を含む複数の領域を規定する工程と、
前記第１素子形成領域に位置する前記半導体層に第１ゲート電極を形成する工程を含む、複数のゲート電極を形成する工程と、
前記第１素子形成領域では、前記半導体層の表面と前記第１ゲート電極の側壁面とをそれぞれ覆うとともに、前記第１モニタ領域では、前記基板を覆う、第１絶縁膜を含む積層絶縁膜を形成する工程と、
前記第１素子形成領域に位置する前記積層絶縁膜を露出し、前記第１モニタ領域に位置する前記積層絶縁膜を覆う第１マスク材を形成する工程と、
前記第１マスク材をエッチングマスクとして前記積層絶縁膜にエッチング処理を施すことにより、前記第１素子形成領域では、前記第１ゲート電極の前記側壁面および前記半導体層を覆うように、前記第１絶縁膜からなるオフセットスペーサ膜を含む第１サイドウォール絶縁膜を形成するとともに、前記第１モニタ領域では、前記積層絶縁膜を残す工程を含む、前記積層絶縁膜に第１加工を施す工程と、
前記第１マスク材を除去した後、前記第１素子形成領域に位置する露出した前記半導体層の表面にエピタキシャル成長法によって、せり上げエピタキシャル層を形成する工程と、
前記第１素子形成領域では、前記第１サイドウォール絶縁膜のうち、前記オフセットスペーサ膜以外の膜を除去するとともに、前記第１モニタ領域では、前記積層絶縁膜のうち、前記第１絶縁膜以外の膜を除去する工程を含む、前記積層絶縁膜に第２加工を施す工程と、
前記第１モニタ領域に位置する前記第１絶縁膜の膜厚を測定する工程と、
前記膜厚に基づいて、エクステンション領域を形成するための注入条件を設定する工程と、
設定された前記注入条件に基づいて不純物を注入することにより、前記第１素子形成領域に位置する前記半導体層に前記エクステンション領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記注入条件を設定する工程では、
測定された前記第１絶縁膜の膜厚が、許容膜厚の最大値と最小値との間にある第１膜厚か、前記最小値よりも薄い第２膜厚か、前記最大値よりも厚い第３膜厚かを判定し、
前記第１絶縁膜の膜厚が、前記第１膜厚の場合には、第１注入エネルギと、第１ドーズ量とが設定され、
前記第１絶縁膜の膜厚が、前記第２膜厚の場合には、前記第１注入エネルギよりも低い第２注入エネルギと、前記第１ドーズ量よりも少ない第２ドーズ量とが設定され、
前記第１絶縁膜の膜厚が、前記第３膜厚の場合には、前記第１注入エネルギよりも高い第３注入エネルギと、前記第１ドーズ量より多い第３ドーズ量とが設定される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の領域を規定する工程は、前記第１モニタ領域を前記半導体層に規定する工程を含み、
前記積層絶縁膜を形成する工程は、前記第１モニタ領域に位置する前記半導体層を覆うように前記積層絶縁膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記複数の領域を規定する工程は、前記第１モニタ領域を前記半導体基板に規定する工程を含み、
前記積層絶縁膜を形成する工程は、前記第１モニタ領域に位置する前記半導体基板を覆うように前記積層絶縁膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項５】
前記複数の領域を規定する工程は、前記半導体基板に第２素子形成領域を規定する工程を含み、
前記複数のゲート電極を形成する工程は、前記第２素子形成領域に位置する前記半導体基板に第２ゲート電極を形成する工程を含み、
前記積層絶縁膜を形成する工程は、前記第２素子形成領域では、前記半導体基板の表面と前記第２ゲート電極の側壁面とをそれぞれ覆うように形成する工程を含み、
前記第１マスク材を形成する工程は、前記第２素子形成領域に位置する前記積層絶縁膜を覆うように形成する工程を含み、
前記せり上げエピタキシャル層を形成する工程と、前記積層絶縁膜に前記第２加工を施す工程との間に、
前記第１素子形成領域では、前記第１サイドウォール絶縁膜および前記第１ゲート電極を覆い、前記第１モニタ領域では、前記積層絶縁膜を覆う第２マスク材を形成する工程と、
前記第２マスク材をエッチングマスクとして前記積層絶縁膜にエッチング処理を施すことにより、前記第２ゲート電極の側壁面に第２サイドウォール絶縁膜を形成する工程と
を含み、
前記積層絶縁膜に前記第２加工を施す工程は、前記第２素子形成領域では、前記積層絶縁膜のうち、前記第１絶縁膜以外の膜を少なくとも除去する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項６】
前記エクステンション領域を形成した後、
前記第１ゲート電極を挟んで前記第１素子形成領域に位置する前記せり上げエピタキシャル層に、一対の第１不純物領域を形成する工程と、
前記第２ゲート電極を挟んで前記第２素子形成領域に位置する前記半導体基板に、一対の第２不純物領域を形成する工程と、
前記一対の第１不純物領域の表面、前記第１ゲート電極の表面、前記一対の第２不純物領域の表面および前記第２ゲート電極の表面に、金属シリサイド膜を形成する工程と、
前記金属シリサイド膜を覆うように、コンタクト層間絶縁膜を形成する工程と、
前記コンタクト層間絶縁膜上に、多層配線構造を形成する工程と
を備えた、請求項５記載の半導体装置の製造方法。
【請求項７】
前記積層絶縁膜を形成する工程は、前記第１絶縁膜として、第１シリコン窒化膜、第１シリコン酸化膜および第２シリコン酸化膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項８】
前記積層絶縁膜を形成する工程は、前記第１絶縁膜以外の膜として、第２シリコン窒化膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板および前記半導体基板の表面上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板と、
前記半導体層に規定された、第１素子形成領域、第２素子形成領域および第１モニタ領域を含む複数の領域と、
前記第１素子形成領域に形成された、第１ゲート電極、第１エクステンション領域および第１不純物領域を含む第１トランジスタと、
前記第２素子形成領域に形成された、第２ゲート電極、第２エクステンション領域および第２不純物領域を含む第２トランジスタと、
前記第１ゲート電極の側壁面および前記第１エクステンション領域を覆うように形成されたオフセットスペーサ膜と、
前記第１トランジスタを覆うように形成された層間絶縁膜と
を備え、
前記第１素子形成領域では、前記オフセットスペーサ膜は、前記第１ゲート電極の側壁面の表面および前記第１エクステンション領域の表面に接するように形成された第１絶縁膜第１部を含み、
前記第１モニタ領域では、前記半導体層の表面に接するように第１絶縁膜第２部が形成された、半導体装置。
【請求項１０】
前記複数の領域は、前記半導体基板に規定された第２モニタ領域を含み、
前記第１素子形成領域では、前記第１ゲート電極の表面および前記第１不純物領域の表面に、前記第２素子形成領域では、前記第２ゲート電極の表面および前記第２不純物領域の表面に、前記第２モニタ領域では、前記半導体基板の表面に、それぞれ金属シリサイド膜が形成された、請求項９記載の半導体装置。
【請求項１１】
前記第１モニタ領域および前記第２モニタ領域は、前記第１素子形成領域および前記第２素子形成領域が配置されたチップ形成領域に配置された、請求項１０記載の半導体装置。
【請求項１２】
前記第１モニタ領域および前記第２モニタ領域は、前記第１素子形成領域および前記第２素子形成領域が配置されたチップ形成領域の外側のダイシングラインに配置された、請求項１０記載の半導体装置。
【請求項１３】
前記第１絶縁膜第１部および前記第１絶縁膜第２部は、シリコン窒化膜を含む、請求項９記載の半導体装置。
【請求項１４】
半導体基板および前記半導体基板の表面上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板と、
前記半導体層に規定された第１素子形成領域および前記半導体基板に規定された第１モニタ領域を含む複数の領域と、
前記第１素子形成領域に形成された、第１ゲート電極、エクステンション領域および第１不純物領域を含む第１トランジスタと、
前記第１ゲート電極の側壁面および前記エクステンション領域を覆うように形成されたオフセットスペーサ膜と、
前記第１トランジスタを覆うように形成された層間絶縁膜と
を備え、
前記第１素子形成領域では、前記オフセットスペーサ膜は、前記第１ゲート電極の側壁面の表面および前記エクステンション領域の表面に接するように形成された第１絶縁膜第１部を含み、
前記第１モニタ領域では、前記半導体基板の表面に接するように第１絶縁膜第２部が形成された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、たとえば、ＳＯＩ基板を用いて、ＳＯＩ領域に電界効果型トランジスタを形成する半導体装置の製造方法と半導体装置とに好適に利用できるものである。
【背景技術】
【０００２】
低消費電力デバイスに適用する半導体装置の開発が進められている。このような半導体装置では、ＳＯＩ基板が用いられている。そのＳＯＩ基板のシリコン層に、電界効果型トランジスタ形成される。この種の電界効果型トランジスタは、ＳＯＴＢ（Silicon on Thin Buried Oxide）ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field effect transistor）と呼ばれている。この明細書では、この電界効果型トランジスタを「ＳＯＴＢトランジスタ」と記す。ＳＯＴＢトランジスタを開示した特許文献の例として、特許文献１および特許文献２がある。
【０００３】
ＳＯＴＢトランジスタでは、ゲート電極の直下のチャネルが形成される領域の微視的または局所的な不純物濃度のばらつき（ローカルばらつき）を小さくすることが求められる。低消費電力デバイスを、低電圧および低リーク電流をもって安定的に動作させるには、このローカルばらつきに加えて、グローバルばらつきも低減する必要がある。グローバルばらつきとは、チップ間のばらつき（プロセス）、あるいは、ロット間のばらつき（プロセス）をいう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−３８８７８号公報
【特許文献２】特開２０１３−２１９１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者は、ＳＯＴＢトランジスタのプロセスばらつきに伴うトランジスタ特性を評価した。その結果、オフセットスペーサ膜の膜厚のばらつきによるトランジスタ特性の変動が比較的大きいことが判明した。
【０００６】
オフセットスペーサ膜は、ゲート電極の側壁面等に形成される絶縁膜である。オフセットスペーサ膜およびゲート電極を注入マスクとして、シリコン層に不純物を注入することによって、ＳＯＴＢトランジスタのエクステンション領域が形成される。
【０００７】
オフセットスペーサ膜の膜厚は、モニタ領域に形成されるオフセットスペーサ膜となる絶縁膜の膜厚によって管理されている。オフセットスペーサ膜となる絶縁膜の膜厚は、モニタ領域に形成された直後に測定される。モニタ領域は、バルク領域に配置されている。そのモニタ領域では、オフセットスペーサ膜となる絶縁膜が形成された後、エクステンション注入が行われるまでの間に行われる処理（工程）によって、絶縁膜の膜厚が変動してしまう。
【０００８】
このため、エクステンション注入を行う時点では、当初の絶縁膜の膜厚とは異なる膜厚になってしまうことがある。すなわち、モニタ領域に形成された絶縁膜の膜厚と、実際のオフセットスペーサ膜の膜厚とに差が生じてしまい、実際のオフセットスペーサ膜の膜厚に対して、測定される膜厚がばらつくことになる。
【０００９】
オフセットスペーサ膜の膜厚として測定される膜厚がばらつくと、エクステンション領域とゲート電極とのオーバラップ長とエクステンション領域の抵抗値とがばらついてしまう。その結果、ＳＯＴＢトランジスタの特性（電流特性等）がばらつくことになる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の表面上に埋め込み絶縁膜を介在させて半導体層が形成された基板に、第１素子形成領域および第１モニタ領域を含む複数の領域を規定する。第１素子形成領域に位置する半導体層に第１ゲート電極を形成する工程を含む、複数のゲート電極を形成する。第１素子形成領域では、半導体層の表面と第１ゲート電極の側壁面とをそれぞれ覆うとともに、第１モニタ領域では、基板を覆う、第１絶縁膜を含む積層絶縁膜を形成する。第１素子形成領域に位置する積層絶縁膜を露出し、第１モニタ領域に位置する積層絶縁膜を覆う第１マスク材を形成する。第１マスク材をエッチングマスクとして積層絶縁膜にエッチング処理を施すことにより、第１素子形成領域では、第１ゲート電極の側壁面および半導体層を覆うように、第１絶縁膜からなるオフセットスペーサ膜を含む第１サイドウォール絶縁膜を形成するとともに、第１モニタ領域では、積層絶縁膜を残す工程を含む、積層絶縁膜に第１加工を施す。第１マスク材を除去した後、第１素子形成領域に位置する露出した半導体層の表面にエピタキシャル成長法によって、せり上げエピタキシャル層を形成する。第１素子形成領域では、第１サイドウォール絶縁膜のうち、オフセットスペーサ膜以外の膜を除去するとともに、第１モニタ領域では、積層絶縁膜のうち、第１絶縁膜以外の膜を除去する工程を含む、積層絶縁膜に第２加工を施す。第１モニタ領域に位置する第１絶縁膜の膜厚を測定する。膜厚に基づいて、エクステンション領域を形成するための注入条件を設定する。設定された注入条件に基づいて不純物を注入することにより、第１素子形成領域に位置する半導体層にエクステンション領域を形成する。
【００１２】
他の実施の形態に係る半導体装置は、基板と複数の領域と第１トランジスタと第２トランジスタとオフセットスペーサ膜と層間絶縁膜とを備えている。基板は、半導体基板および半導体基板の表面上に埋め込み絶縁膜を介在させて形成された半導体層を有する。複数の領域は、半導体層に規定された第１素子形成領域、第２素子形成領域および第１モニタ領域を含む。第１トランジスタは、第１素子形成領域に形成された、第１ゲート電極、第１エクステンション領域および第１不純物領域を含む。第２トランジスタは、第２素子形成領域に形成された、第２ゲート電極、第２エクステンション領域および第２不純物領域を含む。オフセットスペーサ膜は、第１ゲート電極の側壁面および第１エクステンション領域を覆うように形成されている。層間絶縁膜は、第１トランジスタを覆うように形成されている。第１素子形成領域では、オフセットスペーサ膜は、第１ゲート電極の側壁面の表面および第１エクステンション領域の表面に接するように形成された第１絶縁膜第１部を含む。第１モニタ領域では、半導体層の表面に接するように第１絶縁膜第２部が形成されている。
【００１３】
さらに他の実施の形態に係る半導体装置は、基板と複数の領域と第１トランジスタとオフセットスペーサ膜と層間絶縁膜とを備えている。基板は、半導体基板および半導体基板の表面上に埋め込み絶縁膜を介在させて形成された半導体層を有する。複数の領域は、半導体層に規定された第１素子形成領域および半導体基板に規定された第１モニタ領域を含む。第１トランジスタは、第１素子形成領域に形成された、第１ゲート電極、エクステンション領域および第１不純物領域を含む。オフセットスペーサ膜は、第１ゲート電極の側壁面およびエクステンション領域を覆うように形成されている。層間絶縁膜は、第１トランジスタを覆うように形成されている。第１素子形成領域では、オフセットスペーサ膜は、第１ゲート電極の側壁面の表面およびエクステンション領域の表面に接するように形成された第１絶縁膜第１部を含む。第１モニタ領域では、半導体基板の表面に接するように第１絶縁膜第２部が形成されている。
【発明の効果】
【００１４】
一実施の形態に係る半導体装置の製造方法によれば、第１ゲート電極およびエクステンション領域を有するトランジスタの特性のばらつきを抑制することができる。
【００１５】
他の実施の形態に係る半導体装置によれば、第１トランジスタの特性のばらつきを抑制することができる。
【００１６】
さらに他の実施の形態に係る半導体装置によれば、第１トランジスタの特性のばらつきを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に係る、ＳＯＩ基板における半導体装置の配置の一例を示す平面図である。
【図２】同実施の形態において、図１に示す太線枠内のチップとしての半導体装置におけるレイアウトの一例を示す平面図である。
【図３】同実施の形態において、半導体装置の断面図である。
【図４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】比較例に係る半導体装置の断面図である。
【図２４】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、注入条件の設定方法のフローチャートを示す図である。
【図２８】同実施の形態において、注入エネルギの設定方法を説明するための、比較例を含む図である。
【図２９】同実施の形態において、ドーズ量の設定方法を説明するための、比較例を含む図である。
【図３０】同実施の形態において、一変形例に係る、ＳＯＩ基板における半導体装置の配置の他の例を示す平面図である。
【図３１】同実施の形態において、図３０に示す太線枠内のチップとしての半導体装置とその周辺のレイアウトの一例を示す平面図である。
【図３２】同実施の形態において、他の変形例に係る半導体装置の製造方法の一工程を示す部分断面図である。
【図３３】同実施の形態にいて、他の変形例に係る半導体装置の部分断面図である。
【発明を実施するための形態】
【００１８】
実施の形態に係る、ＳＯＩ基板を用いた、ＳＯＴＢトランジスタを備えた半導体装置の一例について説明する。
【００１９】
図１に、ＳＯＩ基板ＳＵＢに形成されるチップ（半導体装置）の配置パターンの一例を示す。図１に示す複数のチップのうち、一つのチップ（太線枠）における平面レイアウトパターンの一例を、図２に示す。図１および図２に示すように、半導体装置ＳＤでは、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとが規定されている。ＳＯＩ領域ＳＬＲは、ＳＯＩ基板ＳＵＢのシリコン層が残された領域である。バルク領域ＢＵＲは、ＳＯＩ基板のシリコン層と埋め込み酸化膜とが除去されたシリコン基板の領域である。
【００２０】
ＳＯＩ領域ＳＬＲには、ＳＯＩ素子が形成される領域の一つとして、たとえば、コアトランジスタ形成領域ＳＳＲが配置されている。コアトランジスタ形成領域ＳＳＲには、たとえば、ＳＯＴＢトランジスタが形成されている。また、ＳＯＩ領域ＳＬＲには、ＳＯＩモニタ領域ＳＭＲとオフセットモニタ領域ＧＭＲとが配置されている。
【００２１】
後述するように、ＳＯＩモニタ領域ＳＭＲに形成される、たとえば、シリコンのエピタキシャル成長層の膜厚が、ＳＯＴＢトランジスタＳＴＲ（図３参照）のせり上げエピタキシャル成長層の膜厚として管理される。オフセットモニタ領域ＧＭＲに形成されるオフセットスペーサ膜となる絶縁膜の膜厚が、ＳＯＴＢトランジスタＳＴＲ（図３参照）のゲート電極の側壁面等に形成されるオフセットスペーサ膜の膜厚として管理される。
【００２２】
一方、バルク領域ＢＵＲには、バルク素子が形成される領域の一つとして、たとえば、バルクトランジスタ形成領域ＢＳＲが配置されている。バルクトランジスタ形成領域ＢＳＲには、たとえば、バルクトランジスタＢＴＲ（図３参照）が形成されている。また、バルク領域ＢＵＲには、バルクモニタ領域ＢＭＲが配置されている。後述するように、バルクモニタ領域ＢＭＲに形成される、たとえば、シリコン酸化膜の膜厚が、バルクトランジスタＢＴＲ（図３参照）のゲート酸化膜の膜厚として管理される。
【００２３】
次に、半導体装置ＳＤにおけるＳＯＩ領域ＳＬＲおよびバルク領域ＢＵＲの構造の一例について、より詳しく説明する。
【００２４】
図３に示すように、ＳＯＩ領域ＳＬＲのうち、コアトランジスタ形成領域ＳＳＲには、ＳＯＴＢトランジスタＳＴＲが形成されている。シリコン層ＳＬの上にゲート酸化膜ＳＧＯを介在させてゲート電極ＳＧＥが形成されている。
【００２５】
ゲート電極ＳＧＥの側壁面およびシリコン層ＳＬの表面を覆うように、シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１、シリコン酸化膜ＳＯ２およびシリコン窒化膜ＳＮが形成されている。後述するように、これらの絶縁膜のうち、シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２がオフセットスペーサ膜ＯＳＳ（図１４参照）となる。
【００２６】
ゲート電極ＳＧＥを挟んで、一方の側と他方の側とに、エクステンション領域ＳＥＴＲおよびソース・ドレイン領域ＳＳＤＲが形成されている。エクステンション領域ＳＥＴＲは、シリコン窒化膜ＳＮ１（オフセットスペーサ膜の一部）の直下に位置するシリコン層ＳＬに形成されている。ソース・ドレイン領域ＳＳＤＲは、せり上げエピタキシャル層ＥＥＬ（図１２参照）に形成されている。ゲート電極ＳＧＥの表面およびソース・ドレイン領域ＳＳＤＲの表面のそれぞれに、金属シリサイド膜ＭＳＦが形成されている。
【００２７】
バルク領域ＢＵＲのうち、バルクトランジスタ形成領域ＢＳＲには、バルクトランジスタＢＴＲが形成されている。シリコン基板ＳＳＵＢの上にゲート酸化膜ＢＧＯを介在させてゲート電極ＢＧＥが形成されている。ゲート電極ＢＧＥの側壁面およびシリコン基板ＳＳＵＢの表面を覆うように、シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１、シリコン酸化膜ＳＯ２およびシリコン窒化膜ＳＮが形成されている。
【００２８】
ゲート電極ＢＧＥを挟んで、一方の側と他方の側とに、エクステンション領域ＢＥＴＲおよびソース・ドレイン領域ＢＳＤＲが形成されている。エクステンション領域ＢＥＴＲおよびソース・ドレイン領域ＢＳＤＲは、シリコン基板ＳＳＵＢに形成されている。ゲート電極ＢＧＥの表面およびソース・ドレイン領域ＢＳＤＲの表面のそれぞれに、金属シリサイド膜ＭＳＦが形成されている。
【００２９】
ＳＯＩ領域ＳＬＲのうち、ＳＯＩモニタ領域ＳＭＲには、せり上げエピタキシャル層ＥＥＬの表面に金属シリサイド膜ＭＳＦが形成されている。また、オフセットモニタ領域ＧＭＲには、オフセットスペーサ膜となる絶縁膜の一部が残されている。シリコン層ＳＬの表面に接するようにシリコン窒化膜ＳＮ１が形成されている。そのシリコン窒化膜ＳＮ１に接するようにシリコン酸化膜ＳＯ１が形成されている。なお、オフセットモニタ領域ＧＭＲでは、金属シリサイド膜は形成されていない。バルク領域ＢＵＲのうち、バルクモニタ領域ＢＭＲには、シリコン基板ＳＳＵＢの表面に金属シリサイド膜ＭＳＦが形成されている。
【００３０】
半導体装置ＳＤでは、ＳＯＴＢトランジスタＳＴＲおよびバルクトランジスタＢＴＲを覆うように、シリコン窒化膜ＣＥＳＬが形成されている。そのシリコン窒化膜ＣＥＳＬを覆うように、コンタクト層間絶縁膜ＣＩＬが形成されている。コアトランジスタ形成領域ＳＳＲには、コンタクト層間絶縁膜ＣＩＬを貫通して金属シリサイド膜ＭＳＦに達するコンタクトプラグＳＣＰが形成されている。一方、バルクトランジスタ形成領域ＢＳＲには、コンタクト層間絶縁膜ＣＩＬを貫通して金属シリサイド膜ＭＳＦに達するコンタクトプラグＢＣＰが形成されている。
【００３１】
コンタクト層間絶縁膜ＣＩＬを覆うように配線層間絶縁膜ＷＩＬが形成されている。配線層間絶縁膜ＷＩＬの配線溝に配線ＭＬが形成されている。コアトランジスタ形成領域ＳＳＲでは、一の配線ＭＬが、コンタクトプラグＳＣＰを介して一方のソース・ドレイン領域ＳＳＤＲに電気的に接続されている。他の配線ＭＬが、コンタクトプラグＳＣＰを介して他方のソース・ドレイン領域ＳＳＤＲに電気的に接続されている。さらに他の配線ＭＬが、コンタクトプラグＳＣＰを介してゲート電極ＳＧＥに電気的に接続されている。バルクトランジスタ形成領域ＢＳＲでは、配線ＭＬが、コンタクトプラグＢＣＰを介してゲート電極ＢＧＥに電気的に接続されている。
【００３２】
さらに、その配線ＭＬ上に、多層配線ＭＬＳおよび多層層間絶縁膜ＭＩＬを含む多層配線構造が必要に応じて形成されている。ＳＯＴＢトランジスタを備えた半導体装置は、上記のように構成される。
【００３３】
次に、上述したＳＯＴＢトランジスタを備えた半導体装置の製造方法の一例について説明する。
【００３４】
まず、図４に示すように、ＳＯＩ基板ＳＵＢを準備する。ＳＯＩ基板ＳＵＢでは、シリコン基板ＳＳＵＢの上に埋め込み酸化膜ＢＯＬを介在させて、シリコン層ＳＬが形成されている。次に、ＳＯＩ基板ＳＵＢにおける所定の領域にトレンチ（図示せず）が形成される。次に、図５に示すように、トレンチ内に、トレンチ分離絶縁膜ＴＩＬを形成することによって、トレンチ分離領域ＴＩＲが形成される。トレンチ分離領域ＴＩＲによって、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとが規定されることになる。
【００３５】
次に、図６に示すように、所定の写真製版処理を施すことにより、バルク領域ＢＵＲとなる領域を露出し、ＳＯＩ領域ＳＬＲとなる領域を覆うレジストパターンＰＲ１が形成される。次に、図７に示すように、レジストパターンＰＲ１をエッチングマスクとしてエッチング処理を施すことによって、露出したシリコン層ＳＬおよび埋め込み酸化膜ＢＯＬが除去される。これにより、シリコン基板ＳＳＵＢが露出して、バルク領域ＢＵＲが形成される。その後、図８に示すように、レジストパターンＰＲ１を除去することによって、シリコン層ＳＬが露出し、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとが形成（規定）される。
【００３６】
次に、熱処理を施すことにより、シリコン層ＳＬおよびシリコン基板ＳＳＵＢの表面にシリコン酸化膜（図示せず）が形成される。このとき、バルクモニタ領域ＢＭＲに形成されるシリコン酸化膜の膜厚が、ゲート酸化膜の膜厚として管理される。次に、そのシリコン酸化膜を覆うように、ポリシリコン膜（図示せず）が形成される。次に、そのポリシリコン膜を覆うように、ハードマスクとなるシリコン窒化膜（図示せず）が形成される。
【００３７】
次に、所定の写真製版処理およびエッチング処理をシリコン窒化膜に施すことにより、ゲート電極をパターニングするためのハードマスクＳＨＭ、ＢＨＭ（図９参照）が形成される。次に、図９に示すように、ハードマスクＳＨＭ、ＢＨＭをエッチングマスクとして、ポリシリコン膜にエッチング処理が施される。これにより、コアトランジスタ形成領域ＳＳＲでは、シリコン層ＳＬの上にゲート酸化膜ＳＧＯを介在させてゲート電極ＳＧＥが形成される。バルクトランジスタ形成領域ＢＳＲでは、シリコン基板ＳＳＵＢの上にゲート酸化膜ＢＧＯを介在させてゲート電極ＢＧＥが形成される。
【００３８】
次に、図１０に示すように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極ＳＧＥ、ＢＧＥ等を覆うように、シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１、シリコン酸化膜ＳＯ２およびシリコン窒化膜ＳＮ２が、積層絶縁膜として順次形成される。シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２は、オフセットスペーサ膜となる絶縁膜である。
【００３９】
次に、所定の写真製版処理を施すことにより、バルクトランジスタ形成領域ＢＳＲ、オフセットモニタ領域ＧＭＲおよびバルクモニタ領域ＢＭＲを覆い、コアトランジスタ形成領域ＳＳＲおよびＳＯＩモニタ領域ＳＭＲを露出するレジストパターンＰＲ２（図１１参照）が形成される。次に、図１１に示すように、そのレジストパターンＰＲ２をエッチングマスクとして、露出したシリコン窒化膜ＳＮ２、シリコン酸化膜ＳＯ２、シリコン酸化膜ＳＯ１およびシリコン窒化膜ＳＮ１にエッチング処理が施される。
【００４０】
これにより、コアトランジスタ形成領域ＳＳＲでは、ゲート電極ＳＧＥの側壁面に、シリコン窒化膜ＳＮ２、シリコン酸化膜ＳＯ２、シリコン酸化膜ＳＯ１およびシリコン窒化膜ＳＮ１からなるサイドウォール絶縁膜ＳＳＷ１が形成される。サイドウォール絶縁膜ＳＳＷ１は、シリコン窒化膜ＳＮ２、シリコン酸化膜ＳＯ２およびシリコン酸化膜ＳＯ１からなるオフセットスペーサ膜を含む。ＳＯＩモニタ領域ＳＭＲでは、シリコン層ＳＬの表面が露出する。その後、レジストパターンＰＲ２が除去される。
【００４１】
次に、図１２に示すように、エピタキシャル成長法によって、コアトランジスタ形成領域ＳＳＲでは、露出したシリコン層ＳＬの表面にせり上げエピタキシャル層ＥＥＬが形成される。また、ＳＯＩモニタ領域ＳＭＲでは、露出したシリコン層ＳＬの表面にせり上げエピタキシャル層ＥＥＬが形成される。せり上げエピタキシャル層ＥＥＬの膜厚は、ＳＯＩモニタ領域ＳＭＲに形成されるエピタキシャル層の膜厚によって管理される。
【００４２】
次に、所定の写真製版処理を施すことにより、コアトランジスタ形成領域ＳＳＲ、ＳＯＩモニタ領域ＳＭＲおよびオフセットモニタ領域ＧＭＲを覆い、バルクトランジスタ形成領域ＢＳＲおよびバルクモニタ領域ＢＭＲを露出するレジストパターンＰＲ３（図１３参照）が形成される。
【００４３】
次に、図１３に示すように、そのレジストパターンＰＲ３をエッチングマスクとして、露出したシリコン窒化膜ＳＮ２とシリコン酸化膜ＳＯ２にエッチング処理が施される。これにより、バルクトランジスタ形成領域ＢＳＲでは、ゲート電極ＢＧＥの側壁面にサイドウォール絶縁膜ＢＳＷ１が形成される。このとき、シリコン層ＳＬの表面上に位置するシリコン酸化膜ＳＯ１およびシリコン窒化膜ＳＮ１は残される。また、バルクモニタ領域ＢＭＲにおいても、シリコン酸化膜ＳＯ１およびシリコン窒化膜ＳＮ１が残される。その後、レジストパターンＰＲ３が除去される。
【００４４】
次に、図１４に示すように、所定のエッチング処理を施すことにより、シリコン窒化膜ＳＮ２が除去される。これにより、コアトランジスタ形成領域ＳＳＲでは、オフセットスペーサ膜ＯＳＳが露出する。また、オフセットモニタ領域ＧＭＲでは、オフセットスペーサ膜ＯＳＳと同じ膜からなるシリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２が残される。
【００４５】
次に、オフセットモニタ領域ＧＭＲに残されたシリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２からなる絶縁膜の膜厚が測定される。この膜厚が、オフセットスペーサ膜ＯＳＳの膜厚として管理される。測定された膜厚と、基準とされる膜厚（最大値と最小値）とを比較することによって、次の工程において行われるエクステンション注入の注入条件が設定される。この注入条件の設定方法については、後で詳細に説明する。
【００４６】
次に、図１５に示すように、所定の写真製版処理を施すことにより、バルクトランジスタ形成領域ＢＳＲを覆い、コアトランジスタ形成領域ＳＳＲ等を露出するレジストパターンＰＲ４が形成される。次に、レジストパターンＰＲ４を注入マスクとして、設定された注入条件に基づいて、エクステンション注入が行われる。すなわち、あらかじめ設定された注入エネルギおよびドーズ量をもって、不純物を注入することにより、不純物がオフセットスペーサ膜ＯＳＳを通り抜けて、所望のエクステンション領域ＳＥＴＲがコアトランジスタ形成領域ＳＳＲのシリコン層ＳＬに形成される。その後、レジストパターンＰＲ４が除去される。
【００４７】
次に、バルクトランジスタ形成領域ＢＳＲに、エクステンション領域ＢＥＴＲ（図１６参照）が形成される。次に、ゲート電極ＳＧＥ、ＢＧＥおよびオフセットスペーサ膜ＯＳＳ等を覆うように、シリコン窒化膜（図示せず）が形成される。次に、図１６に示すように、シリコン窒化膜に異方性エッチング処理を施すことにより、コアトランジスタ形成領域ＳＳＲでは、ゲート電極ＳＧＥの側壁面に、シリコン窒化膜ＳＮを含むサイドウォール絶縁膜ＳＳＷ２が形成される。バルクトランジスタ形成領域ＢＳＲでは、ゲート電極ＢＧＥの側壁面に、シリコン窒化膜ＳＮを含むサイドウォール絶縁膜ＢＳＷ２が形成される。
【００４８】
次に、所定の写真製版処理を施すことにより、バルクトランジスタ形成領域ＢＳＲを覆い、コアトランジスタ形成領域ＳＳＲを露出するレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、コアトランジスタ形成領域ＳＳＲに不純物が注入される。その後、そのレジストパターンが除去される。
【００４９】
次に、所定の写真製版処理を施すことにより、バルクトランジスタ形成領域ＢＳＲを露出し、コアトランジスタ形成領域ＳＳＲを覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、バルクトランジスタ形成領域ＢＳＲに不純物が注入される。その後、そのレジストパターンが除去される。
【００５０】
これにより、図１７に示すように、コアトランジスタ形成領域ＳＳＲでは、せり上げエピタキシャル層ＥＥＬ等にソース・ドレイン領域ＳＳＤＲが形成される。バルクトランジスタ形成領域ＢＳＲでは、シリコン基板ＳＳＵＢにソース・ドレイン領域ＢＳＤＲが形成される。
【００５１】
次に、金属シリサイド膜が形成されるのを阻止するシリサイドプロテクション膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を施すことにより、図１８に示すように、コアトランジスタ形成領域ＳＳＲのせり上げエピタキシャル層およびバルク領域ＢＵＲのシリコン基板ＳＳＵＢの表面が露出される。このとき、オフセットモニタ領域ＧＭＲでは、シリコン層ＳＬの表面上に残されたシリコン酸化膜ＳＯ１の膜厚が減少する。バルクモニタ領域ＢＭＲでは、シリコン基板ＳＳＵＢの表面が露出する。
【００５２】
次に、図１９に示すように、サリサイド（SALICIDE:Self-Aligned siLICIDE）プロセスにより、たとえば、コバルトシリサイド膜等の金属シリサイド膜ＭＳＦが形成される。コアトランジスタ形成領域ＳＳＲでは、露出しているソース・ドレイン領域ＳＳＤＲ（せり上げエピタキシャル層ＥＥＬ）の表面およびゲート電極ＳＧＥの表面に、金属シリサイド膜ＭＳＦが形成される。
【００５３】
バルクトランジスタ形成領域ＢＳＲでは、露出しているソース・ドレイン領域ＢＳＤＲおよびゲート電極ＢＧＥの表面に、金属シリサイド膜ＭＳＦが形成される。ＳＯＩモニタ領域ＳＭＲでは、露出しているせり上げエピタキシャル層ＥＥＬの表面に金属シリサイド膜ＭＳＦが形成される。バルクモニタ領域ＢＭＲでは、露出しているシリコン基板ＳＳＵＢの表面に金属シリサイド膜ＭＳＦが形成される。
【００５４】
次に、図２０に示すように、金属シリサイド膜ＭＳＦを覆うように、シリコン窒化膜ＣＥＳＬが形成される。次に、シリコン窒化膜ＣＥＳＬを覆うように、たとえば、シリコン酸化膜等のコンタクト層間絶縁膜ＣＩＬが形成される。次に、所定の写真製版処理およびエッチング処理を施すことにより、金属シリサイド膜ＭＳＦを露出するコンタクトホール（図示せず）が形成される。
【００５５】
次に、そのコンタクトホール内にコンタクトプラグＳＣＰ、ＢＣＰ（図２１参照）が形成される。図２１に示すように、コアトランジスタ形成領域ＳＳＲでは、金属シリサイド膜ＭＳＦに接触するコンタクトプラグＳＣＰが形成される。バルクトランジスタ形成領域ＢＳＲでは、金属シリサイド膜ＭＳＦに接触するコンタクトプラグＢＣＰが形成される。
【００５６】
次に、図２２に示すように、コンタクト層間絶縁膜ＣＩＬを覆うように、配線層間絶縁膜ＷＩＬが形成される。次に、その配線層間絶縁膜ＷＩＬに、たとえば、ダマシン法によって、配線ＭＬが形成される。コアトランジスタ形成領域ＳＳＲでは、コンタクトプラグＳＣＰに接触する配線ＭＬが形成される。バルクトランジスタ形成領域ＢＳＲでは、コンタクトプラグＢＣＰに接触する配線ＭＬが形成される。その後、必要に応じて、多層配線ＭＬＳおよび多層層間絶縁膜ＭＩＬを含む多層配線構造が形成されて、図３に示す半導体装置の主要部分が完成する。
【００５７】
上述した半導体装置では、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚が、コアトランジスタ形成領域ＳＳＲのオフセットスペーサ膜ＯＳＳの膜厚として管理される。これにより、エクステンション注入のばらつきを抑制することができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００５８】
図２３に、比較例に係る半導体装置ＳＤを示す。図２３に示すように、比較例に係る半導体装置ＳＤでは、膜厚モニタ領域として、ＳＯＩモニタ領域ＳＭＲとバルクモニタ領域ＢＭＲとが形成されている。比較例に係る半導体装置ＳＤでは、オフセットモニタ領域が形成されていない点を除けば、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５９】
比較例に係る半導体装置では、ＳＯＩモニタ領域ＳＭＲに形成されるエピタキシャル層の膜厚が、ＳＯＴＢトランジスタＳＴＲのせり上げエピタキシャル層ＥＥＬの膜厚として管理される。バルクモニタ領域ＢＭＲに形成されるシリコン酸化膜の膜厚が、バルクトランジスタのゲート酸化膜の膜厚として管理される。さらに、バルクモニタ領域ＢＭＲに形成されるオフセットスペーサ膜となる絶縁膜の膜厚が、ＳＯＴＢトランジスタＳＴＲのオフセットスペーサ膜の膜厚として管理される。
【００６０】
次に、比較例に係る半導体装置ＳＤの製造方法について説明する。まず、図４〜図１０に示す工程と同様の工程を経て、図２４に示すように、バルクモニタ領域ＢＭＲに、オフセットスペーサ膜となる絶縁膜（シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２）と、シリコン窒化膜ＳＮ２とが形成される。次に、図１１〜図１３に示す工程と同様の工程を経て、図２５に示すように、バルクトランジスタ形成領域ＢＳＲでは、サイドウォール絶縁膜ＢＳＷ１が形成される。
【００６１】
このとき、バルクモニタ領域ＢＭＲでは、シリコン窒化膜ＳＮ２およびシリコン酸化膜ＳＯ２等が除去される。このため、バルクモニタ領域ＢＭＲに残された絶縁膜の膜厚は、ＳＯＴＢトランジスタＳＴＲのオフセットスペーサ膜の膜厚とは異なる膜厚になってしまう。すなわち、比較例に係る半導体装置では、バルクモニタ領域ＢＭＲでは、オフセットスペーサ膜となる絶縁膜が形成された後の製造工程によって、その絶縁膜の膜厚が変動することになる。
【００６２】
次に、図２６に示すように、残されたシリコン窒化膜ＳＮ２を除去することによって、コアトランジスタ形成領域ＳＳＲでは、オフセットスペーサ膜ＯＳＳが露出する。次に、バルクモニタ領域ＢＭＲに残された絶縁膜（シリコン窒化膜ＳＮ１およびシリコン酸化膜ＳＯ１）の膜厚が測定される。測定された膜厚と、基準とされる膜厚とを比較することによって、エクステンション注入の注入条件が設定されて、エクステンション領域が形成される。その後、図１６〜図２２に示す工程と同様の工程を経て、図２３に示す比較例に係る半導体装置の主要部分が完成する。
【００６３】
比較例に係る半導体装置では、エクステンション注入の注入条件は、バルクモニタ領域ＢＭＲに残された絶縁膜（シリコン窒化膜ＳＮ１およびシリコン酸化膜ＳＯ１）の膜厚によって管理される。しかしながら、バルクモニタ領域ＢＭＲでは、オフセットスペーサ膜となる絶縁膜が形成された後、エクステンション注入の直前の工程（絶縁膜の膜厚を測定する工程）までの製造工程によって、その絶縁膜の膜厚が変動することになる。上述したように、たとえば、ゲート電極ＢＧＥの側壁面にサイドウォール絶縁膜ＢＳＷ１を形成する際に、バルクモニタ領域ＢＭＲに残された絶縁膜の一部がエッチングされることになる。
【００６４】
このため、測定された絶縁膜の膜厚が、コアトランジスタ形成領域ＳＳＲに実際に形成されているオフセットスペーサ膜ＯＳＳの膜厚と対応しなくなる。そうすると、エクステンション注入の注入条件が、所定の注入条件からずれてしまい、所望のエクステンション領域ＳＥＴＲを形成することができなくなる。
【００６５】
ここで、オフセットスペーサ膜ＯＳＳのうち、ゲート電極ＳＧＥの側壁面に位置する部分（オフセット部）は、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとの平面視的な重なり長さに影響を与える。また、オフセットスペーサ膜ＯＳＳのうち、シリコン層ＳＬの表面に位置する部分（スルー部）は、エクステンション領域ＳＥＴＲの不純物濃度（抵抗）に影響を与える。
【００６６】
比較例に係る半導体装置に対して、実施の形態に係る半導体装置では、オフセットモニタ領域ＧＭＲが形成される。オフセットモニタ領域ＧＭＲでは、オフセットスペーサ膜となる絶縁膜（シリコン窒化膜ＳＮ１およびシリコン酸化膜ＳＯ１、ＳＯ２）が形成される工程（図１０）から、エクステンション注入を行う直前までの工程（図１４）において、その絶縁膜がエッチングされる等の製造工程（プロセス）の影響を受けることはない。たとえば、ゲート電極ＢＧＥの側壁面にサイドウォール絶縁膜ＢＳＷ１を形成する際には、オフセットモニタ領域ＧＭＲに形成された絶縁膜を覆うように、レジストパターンＰＲ３が形成されており、絶縁膜がエッチングされることはない。
【００６７】
このため、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚は、コアトランジスタ形成領域ＳＳＲのオフセットスペーサ膜ＯＳＳの膜厚とほぼ同じ膜厚になる。これにより、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚を、オフセットスペーサ膜ＯＳＳの膜厚（オフセット部の膜厚、スルー部の膜厚）として管理することできる。そのオフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚を測定し、測定された膜厚に基づいて、エクステンション注入の注入条件が設定される。なお、オフセット部の膜厚とスルー部の膜厚とは、同じ膜厚として扱う。
【００６８】
次に、そのエクステンション注入の注入条件の設定フローについて説明する。図２７に示すように、ステップＳ１では、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚（オフセット部の膜厚Ｌ、スルー部の膜厚Ｔ）が測定される。次に、ステップＳ２では、測定された膜厚（Ｌ、Ｔ）の値が基準膜厚の許容範囲内にあるか否かが判断される。ここで、測定された膜厚（Ｌ、Ｔ）の値が基準膜厚の許容範囲内にある場合には、ステップＳ３において、注入エネルギとして基準の注入エネルギ（基準値）が設定され、ドーズ量として基準のドーズ量（基準値）が設定される。
【００６９】
一方、測定された膜厚（Ｌ、Ｔ）の値が基準膜厚（最小膜厚値）よりも薄い場合には、ステップＳ４において、注入エネルギとして基準値よりも低い注入エネルギが設定され、ドーズ量として基準値よりも低いドーズ量が設定される。他方、測定された膜厚（Ｌ、Ｔ）の値が基準膜厚（最大膜厚値）よりも厚い場合には、ステップＳ５において、注入エネルギとして基準値よりも高い注入エネルギが設定され、ドーズ量として基準値よりも高いドーズ量が設定される。
【００７０】
次に、ステップＳ６では、設定された注入条件のもとで不純物の注入が行われて、シリコン層ＳＬにエクステンション領域ＳＥＴＲが形成されることになる。なお、この注入条件の設定方法は、ＡＰＣ（Auto Process Control）と称される。
【００７１】
次に、注入エネルギの設定方法について、さらに詳しく説明する。まず、実際のオフセットスペーサ膜ＯＳＳの膜厚（Ｌ、Ｔ）が許容範囲内であり、基準値の注入エネルギのもとで形成されたエクステンション領域ＳＥＴＲについて説明する。この場合、図２８の上段に示すように、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長を長さＬＬ（基準値）とする。
【００７２】
次に、比較例の一例として、たとえば、測定された膜厚が許容範囲内にあると判定されたものの、実際にゲート電極ＳＧＥの側壁面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が、最小膜厚値よりも薄い場合（Ｌ−ΔＬ、Ｔ−ΔＴ）について説明する。
【００７３】
この場合には、オフセット部の実際の膜厚（Ｌ−ΔＬ）が最小膜厚値よりも薄いにもかかわらず、基準値の注入エネルギーをもってエクステンション領域ＳＥＴＲが形成されることになる。このため、図２８の中段の左側に示すように、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長は、基準値（ＬＬ）よりも長くなる。
【００７４】
次に、比較例の他の例として、たとえば、測定された膜厚が許容範囲内にあると判定されたものの、実際にゲート電極ＳＧＥの側壁面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が、最大膜厚値よりも厚い場合（Ｌ＋ΔＬ、Ｔ＋ΔＴ）について説明する。
【００７５】
この場合には、オフセット部の実際の膜厚（Ｌ＋ΔＬ）が最大膜厚値よりも厚いにもかかわらず、基準値の注入エネルギーをもってエクステンション領域ＳＥＴＲが形成されることになる。このため、図２８の中段の右側に示すように、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長は、基準値（ＬＬ）よりも短くなる。
【００７６】
比較例に対して、実施の形態では、コアトランジスタ形成領域ＳＳＲのオフセットスペーサ膜ＯＳＳと同じ膜からなる絶縁膜がオフセットモニタ領域ＧＭＲに形成されて、その絶縁膜の膜厚が測定される。
【００７７】
これにより、測定された膜厚が最小膜厚値よりも薄いと判定された場合（Ｌ−ΔＬ、Ｔ−ΔＴ）には、実際にゲート電極ＳＧＥの側壁面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が最小膜厚値よりも薄いと判断される。この場合には、注入エネルギを基準値よりも低い値に設定する。基準値よりも低い注入エネルギをもってエクステンション領域ＳＥＴＲを形成することで、図２８の下段の左側に示すように、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長を、基準値の長さ（ＬＬ）にすることができる。
【００７８】
一方、測定された膜厚が最大膜厚値よりも厚いと判定された場合（Ｌ＋ΔＬ、Ｔ＋ΔＴ）には、実際にゲート電極ＳＧＥの側壁面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が最大膜厚値よりも厚いと判断される。この場合には、注入エネルギを基準値よりも高い値に設定する。基準値よりも高い注入エネルギをもってエクステンション領域ＳＥＴＲを形成することで、図２８の下段の右側に示すように、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長を、基準値の長さ（ＬＬ）にすることができる。
【００７９】
このようにして、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長を、基準値とされる長さ（ＬＬ）に合せることで、ＳＯＴＢトランジスタの特性のばらつきを抑えることができる。
【００８０】
次に、ドーズ量の設定方法について、さらに詳しく説明する。まず、実際のオフセットスペーサ膜ＯＳＳの膜厚（Ｌ、Ｔ）が許容範囲内であり、基準値のドーズ量のもとで形成されたエクステンション領域ＳＥＴＲについて説明する。この場合、図２９の上段に示すように、エクステンション領域ＳＥＴＲの抵抗値をＲ（基準値）とする。
【００８１】
次に、比較例の一例として、たとえば、測定された膜厚が許容範囲内にあると判定されたものの、実際にシリコン層ＳＬの表面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が、最小膜厚値よりも薄い場合（Ｌ−ΔＬ、Ｔ−ΔＴ）について説明する。
【００８２】
この場合には、スルー部の実際の膜厚（Ｔ−ΔＴ）が最小膜厚値よりも薄いにもかかわらず、基準値のドーズ量をもってエクステンション領域ＳＥＴＲが形成されることになる。このため、図２９の中段の左側に示すように、エクステンション領域ＳＥＴＲの不純物濃度が高くなって、エクステンション領域ＳＥＴＲの抵抗値（Ｒ−ΔＲ）は、基準値（Ｒ）よりも低くなる。
【００８３】
次に、比較例の他の例として、たとえば、測定された膜厚が許容範囲内にあると判定されたものの、実際にシリコン層ＳＬの表面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が、最大膜厚値よりも厚い場合（Ｌ＋ΔＬ、Ｔ＋ΔＴ）について説明する。
【００８４】
この場合には、スルー部の実際の膜厚（Ｔ＋ΔＴ）が最大膜厚値よりも厚いにもかかわらず、基準値のドーズ量をもってエクステンション領域ＳＥＴＲが形成されることになる。このため、図２９の中段の右側に示すように、エクステンション領域ＳＥＴＲの不純物濃度が低くなって、エクステンション領域ＳＥＴＲの抵抗値（Ｒ＋ΔＲ）は、基準値（Ｒ）よりも高くなる。
【００８５】
比較例に対して、実施の形態では、コアトランジスタ形成領域ＳＳＲのオフセットスペーサ膜ＯＳＳと同じ膜からなる絶縁膜がオフセットモニタ領域ＧＭＲに形成されて、その絶縁膜の膜厚が測定される。
【００８６】
これにより、測定された膜厚が最小膜厚値よりも薄いと判定された場合（Ｌ−ΔＬ、Ｔ−ΔＴ）には、実際にシリコン層ＳＬの表面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が最小膜厚値よりも薄いと判断される。この場合には、ドーズ量を基準値よりも低い値に設定する。基準値よりも低いドーズ量をもってエクステンション領域ＳＥＴＲを形成することで、図２９の下段の左側に示すように、エクステンション領域ＳＥＴＲの抵抗値を、基準値の抵抗値（Ｒ）にすることができる。
【００８７】
一方、測定された膜厚が最大膜厚値よりも厚いと判定された場合（Ｌ＋ΔＬ、Ｔ＋ΔＴ）には、実際にシリコン層の表面等に形成されたオフセットスペーサ膜ＯＳＳの膜厚が最大膜厚値よりも厚いと判断される。この場合には、ドーズ量を基準値よりも高い値に設定する。基準値よりも高いドーズ量をもってエクステンション領域ＳＥＴＲを形成することで、図２９の下段の右側に示すように、エクステンション領域ＳＥＴＲの抵抗値を、基準値の抵抗値（Ｒ）にすることができる。
【００８８】
このようにして、エクステンション領域ＳＥＴＲの抵抗値を、基準値とされる抵抗値（Ｒ）に合せることで、ＳＯＴＢトランジスタの特性のばらつきを抑えることができる。
【００８９】
上述した注入条件の設定方法では、オフセットモニタ領域ＧＭＲに形成された、オフセットスペーサ膜ＯＳＳと同じ膜からなる絶縁膜（シリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２）の膜厚と、実際にゲート電極ＳＧＥの側壁面およびシリコン層ＳＬの表面に形成されたオフセットスペーサ膜ＯＳＳの膜厚との差がほとんどなくなる。
【００９０】
このため、実際のオフセットスペーサ膜の膜厚に対して、測定される膜厚のばらつきが抑えられることになり、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚を測定することで、実際にゲート電極ＳＧＥの側壁面およびシリコン層ＳＬの表面に形成されたオフセットスペーサ膜ＯＳＳの膜厚を知ることができる。これにより、測定された膜厚に応じて、注入エネルギとドーズ量とを、所望のエクステンション領域が形成される条件に設定することができる。
【００９１】
その結果、エクステンション領域ＳＥＴＲとゲート電極ＳＧＥとのオーバラップ長を、基準値とされる長さ（ＬＬ）に合せることができるとともに、エクステンション領域ＳＥＴＲの抵抗値を、基準値とされる抵抗値（Ｒ）に合せることができ、ＳＯＴＢトランジスタの特性のばらつきを抑えることができる。
【００９２】
なお、上述した実施の形態では、ＳＯＩモニタ領域ＳＭＲ、オフセットモニタ領域ＧＭＲおよびバルクモニタ領域ＢＭＲが、チップ内に配置されている場合を例に挙げて説明した（図１および図２参照）。
【００９３】
半導体装置としては、このような配置の他に、たとえば、図３０および図３１に示すように、ＳＯＩモニタ領域ＳＭＲ、オフセットモニタ領域ＧＭＲおよびバルクモニタ領域ＢＭＲを、たとえば、ダイシングラインＤＬＲに配置させてもよい。そのような配置の場合にも、オフセットモニタ領域ＧＭＲに形成された絶縁膜の膜厚を測定することで、膜厚に応じた所望の注入条件（注入エネルギ、ドーズ量）を設定することができる。
【００９４】
また、上述した実施の形態では、オフセットモニタ領域ＧＭＲがＳＯＩ領域ＳＬＲに配置されている場合を例に挙げて説明した。半導体装置としては、バルク領域ＢＵＲにオフセットモニタ領域ＧＭＲを配置させてもよい。
【００９５】
そのような場合には、図１４に示す工程と同様の工程において、図３２に示すように、オフセットモニタ領域ＧＭＲに位置するシリコン基板ＳＳＵＢの表面に接するように形成されたシリコン窒化膜ＳＮ１、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の膜厚を測定することで、実際にゲート電極ＳＧＥの側壁面等に形成されたオフセットスペーサ膜ＯＳＳ（図１４参照）の膜厚を知ることができる。
【００９６】
これにより、測定された膜厚値に応じて、注入エネルギとドーズ量とを、所望のエクステンション領域が形成される条件に設定することができる。その結果、ＳＯＴＢトランジスタの特性のばらつきを抑えることができる。
【００９７】
また、この場合、図３３に示すように、完成した半導体装置のバルク領域ＢＵＲのオフセットモニタ領域ＧＭＲでは、シリコン基板ＳＳＵＢの表面に接するシリコン窒化膜ＳＮ１等が少なくとも残されている構造になる。
【００９８】
なお、実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１００】
ＳＤ  半導体装置、ＳＬＲ  ＳＯＩ領域、ＳＳＲ  トランジスタ形成領域、ＳＴＲ  ＳＯＴＢトランジスタ、ＢＵＲ  バルク領域、ＢＳＲ  バルクトランジスタ形成領域、ＢＴＲ  バルクトランジスタ、ＳＭＲ  ＳＯＩモニタ領域、ＧＭＲ  オフセットモニタ領域、ＢＭＲ  バルクモニタ領域、ＳＵＢ  ＳＯＩ基板、ＳＳＵＢ  シリコン基板、ＢＯＬ  埋め込み酸化膜、ＳＬ  シリコン層、ＴＩＬ  トレンチ分離絶縁膜、ＴＩＲ  トレンチ分離領域、ＳＧＥ  ゲート電極、ＳＨＭ  ハードマスク、ＳＧＯ  ゲート酸化膜、ＢＧＥ  ゲート電極、ＢＨＭ  ハードマスク、ＢＧＯ  ゲート酸化膜、ＳＮ１  シリコン窒化膜、ＳＯ１  シリコン酸化膜、ＳＯ２  シリコン酸化膜、ＳＮ２  シリコン窒化膜、ＳＮ  シリコン窒化膜、ＳＳＷ１、ＳＳＷ２、ＢＳＷ１、ＢＳＷ２  サイドウォール絶縁膜、ＯＳＳ  オフセットスペーサ膜、ＥＥＬ  せり上げエピタキシャル層、ＳＥＴＲ、ＢＥＴＲ  エクステンション領域、ＳＳＤＲ、ＢＳＤＲ  ソース・ドレイン領域、ＭＳＦ  金属シリサイド膜、ＣＥＳＬ  シリコン窒化膜、ＣＩＬ  コンタクト層間絶縁膜、ＳＣＰ、ＢＣＰ  コンタクトプラグ、ＷＩＬ  配線層間絶縁膜、ＭＬ  配線、ＭＬＳ  多層配線、ＭＩＬ  多層層間絶縁膜、ＤＬＲ  スクライブライン、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４  フォトレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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