(57)【特許請求の範囲】
【請求項１】
複数の画素が配置された表示領域を有する一対の基板と、
前記一対の基板の間にある光学素子層と、
前記画素に配置された画素電極と、
デジタル信号が供給される複数の信号線と、
前記信号線に接続されるスイッチング素子と、
前記スイッチング素子を制御する走査信号が供給される複数の走査線と、
前記表示領域の周囲の周辺領域に配置され、前記複数の信号線の各々に前記デジタル信号を供給する第１ドライバユニットと、
前記周辺領域に配置され、前記複数の走査線の各々に前記走査信号を供給する第２ドライバユニットと、
を備え、
前記第１ドライバユニットは、複数の第１回路ユニットを備え、
前記複数の第１回路ユニットの各々には対応する前記信号線が接続されており、
前記第１回路ユニットは、第１回路と、第２回路と、前記第１回路及び前記第２回路を接続する第１接続線と、を含み、
前記走査線は、前記表示領域において第１方向に延び、
前記第１回路及び前記第２回路は、前記第１方向に交差する第２方向に並び、前記第１方向において互いにずれて配置されている、
表示装置。
【請求項２】
前記第１回路は、第１シフトレジスタを含み、
前記第２回路は、前記信号線に供給するデジタル信号を記憶する第１ラッチ回路を含む、
請求項１に記載の表示装置。
【請求項３】
平面視において、前記第１回路と前記第２回路の間に、前記第１接続線と交差して前記走査線が延在している、
請求項１又は２に記載の表示装置。
【請求項４】
前記画素に配置され前記デジタル信号を記憶するメモリと、
前記複数の画素の前記メモリに記憶させる前記デジタル信号を示すデータが順次供給されるデータバスと、をさらに備え、
平面視において、前記第１回路と前記第２回路の間に、前記第１接続線と交差して前記データバスがさらに延在している、
請求項３に記載の表示装置。
【請求項５】
前記第１回路ユニットは、第３回路と、前記第１回路又は前記第２回路と前記第３回路とを接続する第２接続線と、をさらに含み、
前記第１回路、前記第２回路、及び前記第３回路は、前記第２方向に並び、前記第１方向において互いにずれて配置されている、
請求項１に記載の表示装置。
【請求項６】
前記第１回路は、第１シフトレジスタを含み、
前記第２回路は、前記信号線に供給するデジタル信号を記憶する第１ラッチ回路を含み、
前記第３回路は、前記第１ラッチ回路から出力される前記デジタル信号を記憶する第２ラッチ回路を含む、
請求項５に記載の表示装置。
【請求項７】
前記第３回路は、第１バッファ回路と、前記第２ラッチ回路と前記第１バッファ回路を接続する第３接続線と、をさらに備え、
前記第１バッファ回路は、前記第２ラッチ回路が記憶する前記デジタル信号を前記信号線に供給する、
請求項６に記載の表示装置。
【請求項８】
前記第２ドライバユニットは、複数の第２回路ユニットを備え、
前記複数の第２回路ユニットの各々には対応する前記走査線が接続されており、
前記第２回路ユニットは、第４回路と、第５回路と、前記第４回路及び前記第５回路を接続する第４接続線と、を含み、
前記信号線は、前記表示領域において前記第２方向に延び、
前記第４回路及び前記第５回路は、前記第２方向において互いにずれて配置されている、
請求項１乃至７のうちいずれか１項に記載の表示装置。
【請求項９】
前記信号線と前記第１回路ユニットとを接続する引き出し線をさらに備え、
前記信号線は、前記表示領域において前記第２方向に延び、
前記引き出し線は、前記周辺領域において前記第１方向及び前記第２方向の双方と交わる方向に延びている、
請求項１乃至８のうちいずれか１項に記載の表示装置。
【請求項１０】
前記画素に配置され前記デジタル信号を記憶するメモリと、
画像の表示信号が供給される第１配線と、
画像の非表示信号が供給される第２配線と、
前記表示信号及び前記非表示信号のうち、前記メモリに記憶された前記デジタル信号に対応する一方を前記画素電極に供給する選択制御回路と、
をさらに備え、
前記第１配線及び前記第２配線の少なくとも一方は、前記表示領域と前記第１ドライバユニットの間に延在するとともに、平面視において前記引き出し線と交差している、
請求項９に記載の表示装置。
【請求項１１】
前記第２ドライバユニットは、複数の第２回路ユニットを備え、
前記周辺領域は、前記第１回路ユニットと前記第２回路ユニットが形成された第１領域と、前記第２回路ユニットが形成され前記第１回路ユニットが形成されていない第２領域と、を有し、
前記第１領域における、前記第２回路ユニットと前記表示領域の間の距離は、第１距離であり、
前記第２領域における、前記第２回路ユニットと前記表示領域との間の距離は、第２距離であり、
前記第２距離は、前記第１距離よりも小さい、
請求項１乃至１０のうちいずれか１項に記載の表示装置。
【請求項１２】
画像を表示しないダミー画素をさらに備え、
１つの前記第１回路ユニットは、前記複数の信号線に接続され、各信号線に接続される前記ダミー画素の数は異なっている、
請求項１乃至１１のうちいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
表示領域において画素ごとにメモリが配置された液晶表示装置などの表示装置が知られている。この種の表示装置は、表示させる画像に応じたデジタル信号を各メモリに書き込むとともに、各画素の駆動電位を各メモリに記憶されたデジタル信号に対応する電位に設定することにより、表示領域に画像を表示する。このように、メモリに記憶されたデジタル信号に基づいて画素を駆動する方式は、例えば、デジタルモード或いはデジタル駆動方式などと呼ばれる。
【０００３】
表示装置においては、表示領域の周囲の周辺領域を極力小さくすること（狭額縁化）が望まれている。デジタルモードの表示装置においては、メモリを制御するための各種の配線や回路を周辺領域に配置する必要がある。そのため、狭額縁化を達成するためには、周辺領域における回路レイアウトを工夫する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２２６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の一態様における目的は、狭額縁化が可能なデジタルモードの表示装置を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態に係る表示装置は、一対の基板と、光学素子層と、画素電極と、複数の信号線と、スイッチング素子と、複数の走査線と、第１ドライバユニットと、第２ドライバユニットと、を備える。上記一対の基板は、複数の画素が配置された表示領域を有する。上記光学素子層は、上記一対の基板の間に配置されている。上記画素電極は、上記画素に配置されている。上記信号線は、デジタル信号が供給される。上記スイッチング素子は、上記信号線に接続される。上記走査線は、上記スイッチング素子を制御する走査信号が供給される。上記第１ドライバユニットは、上記表示領域の周囲の周辺領域に配置され、上記複数の信号線の各々に上記デジタル信号を供給する。上記第２ドライバユニットは、上記周辺領域に配置され、上記複数の走査線の各々に上記走査信号を供給する。上記第１ドライバユニットは、複数の第１回路ユニットを備え、上記複数の第１回路ユニットの各々には対応する前記信号線が接続されている。さらに、上記第１回路ユニットは、第１回路と、第２回路と、上記第１回路及び上記第２回路を接続する第１接続線と、を含む。上記走査線は、前記表示領域において第１方向に延びている。そして、上記第１回路及び上記第２回路は、上記第１方向に交差する第２方向に並び、上記第１方向において互いにずれて配置されている。
【図面の簡単な説明】
【０００７】
【図１】図１は、一実施形態に係る表示装置の全体構成の一例を示す図である。
【図２】図２は、上記表示装置の回路構成の一例を示す図である。
【図３】図３は、上記表示装置が備える副画素の等価回路の一例を示す図である。
【図４】図４は、上記表示装置の記憶期間における動作の一例を示すタイミングチャートである。
【図５】図５は、上記表示装置の表示期間における動作の一例を示すタイミングチャートである。
【図６】図６は、上記表示装置が備える第１回路ユニットの概略的な構成を示す図である。
【図７】図７は、上記表示装置が備える第２回路ユニットの概略的な構成を示す図である。
【図８】図８は、周辺領域に含まれる第１領域において、上記表示装置が備える第１及び第２ドライバユニットに適用し得る回路レイアウトの一例を示す図である。
【図９】図９は、第１領域において、上記第１及び第２ドライバユニットに適用し得る回路レイアウトの他の例を示す図である。
【図１０】図１０は、周辺領域に含まれる第２領域において、上記第２ドライバユニットに適用し得る回路レイアウトの一例を示す図である。
【図１１】図１１は、第１領域に適用し得る回路レイアウトの具体例を示す図である。
【図１２】図１２は、図１１の第１回路ユニットを拡大して示す図である。
【図１３】図１３は、図１１の第２回路ユニットを拡大して示す図である。
【発明を実施するための形態】
【０００８】
一実施形態につき、図面を参照しながら説明する。  
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【０００９】
本実施形態においては、表示装置の一例として、上述のデジタルモードの機能を備えた液晶表示装置を開示する。ただし、本実施形態は、他種の表示装置に対する、本実施形態にて開示される個々の技術的思想の適用を妨げるものではない。他種の表示装置としては、有機エレクトロルミネッセンス（有機ＥＬ）表示装置などの自発光型の表示装置、或いは電気泳動素子等を有する電子ペーパ型の表示装置などが想定される。
【００１０】
先ず、図１乃至図５を用いて、表示装置の基本的な構成及び動作について述べる。  
図１は、表示装置１の概略構成の一例を示す平面図である。表示装置１は、第１基板ＳＵＢ１と、第２基板ＳＵＢ２とを備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、互いに対向した状態で貼り合わされている。第１基板ＳＵＢ１と第２基板ＳＵＢ２の間には、液晶層（後述する液晶層ＬＣ）が封入されている。この液晶層は、光学素子層の一例である。その他の光学素子層としては、上述のような有機ＥＬ素子、電気泳動素子、及び、ＭＥＭＳ（Micro Electro Mechanical Systems）シャッタ素子が挙げられる。
【００１１】
表示装置１は、表示領域ＤＡと、表示領域ＤＡを囲う周辺領域ＳＡとを有している。表示領域ＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する領域のうち、画像が表示される領域に相当する。表示領域ＤＡには画素ＰＸが配置されている。具体的には、表示領域ＤＡには、多数の画素ＰＸが第１方向Ｘ及び第２方向Ｙに沿ってマトリクス状に配列されている。第１方向Ｘ及び第２方向Ｙは、例えば互いに直交する。周辺領域ＳＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する領域のうち、表示領域ＤＡの外側の領域に相当する。
【００１２】
図１の例において、表示領域ＤＡは正円形状である。但し、表示領域ＤＡは、楕円形状、多角形状、或いは少なくとも一部に曲線状の輪郭を含む形状など、他の形状であっても良い。また、図１の例においては、第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び周辺領域ＳＡも正円形である。但し、これら第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び周辺領域ＳＡに関しても、表示領域ＤＡと同様に他の形状であっても良い。
【００１３】
表示装置１は、制御装置２と、第１ドライバユニット３と、第２ドライバユニット４とをさらに備えている。制御装置２は、例えば第１基板ＳＵＢ１に実装された集積回路であり、外部から入力される画像データに基づき画像表示に必要な各種の信号を出力する信号供給源として機能する。なお、制御装置２は、第１基板ＳＵＢ１や第２基板ＳＵＢ２に実装されずに、フレキシブル配線基板などを介してこれら基板に接続されても良い。
【００１４】
第１ドライバユニット３及び第２ドライバユニット４は、周辺領域ＳＡにおいて、例えば第１基板ＳＵＢ１に形成されている。図１の例において、第１ドライバユニット３は、表示領域ＤＡの下方の縁部（制御装置２側の縁部）に沿う円弧形状を有している。また、第２ドライバユニット４は、表示領域ＤＡの左方の縁部に沿う円弧形状を有している。第１ドライバユニット３は、水平ドライバ、信号線駆動回路、或いはソースドライバなどと言い換えることもできる。第２ドライバユニット４は、垂直ドライバ、走査線駆動回路、或いはゲートドライバなどと言い換えることもできる。
【００１５】
周辺領域ＳＡは、例えば第２基板ＳＵＢ２に形成された遮光層により遮光されている。このような遮光層を設けることで、周辺領域ＳＡからの光漏れや、周辺領域ＳＡに形成された回路及び配線による光の反射を防ぐことができる。
【００１６】
第１ドライバユニット３は、複数の第１回路ユニット３０を備えている。第２ドライバユニット４は、複数の第２回路ユニット４０を備えている。  
周辺領域ＳＡは、第１領域Ａ１と、第２領域Ａ２とを有している。第１領域Ａ１においては、第２ドライバユニット４と表示領域ＤＡの間に第１ドライバユニット３の一部（少なくとも１つの第１回路ユニット３０）が位置している。一方で、第２領域Ａ２においては、第２ドライバユニット４と表示領域ＤＡの間に第１ドライバユニット３が位置していない。他の観点から言えば、第１領域Ａ１には第１回路ユニット３０と第２回路ユニット４０の双方が形成されており、第２領域Ａ２には第２回路ユニット４０が形成され、第１回路ユニット３０が形成されていない。
【００１７】
図２は、表示装置１の概略的な回路構成を示す図である。ここでは、図示の簡略化のために、表示領域ＤＡを矩形状とし、各ドライバユニット３，４を直線状としている。本実施形態において、画素ＰＸは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素ＳＰを含む。以下、赤色、緑色、青色の副画素ＳＰを、それぞれ副画素ＳＰＲ，ＳＰＧ，ＳＰＢと呼ぶ。なお、本開示においては、副画素ＳＰを単に“画素”と呼ぶこともある。
【００１８】
図２の例においては、１つの画素ＰＸに含まれる副画素ＳＰＲ，ＳＰＧ，ＳＰＢが第１方向Ｘに並んでいる。但し、画素ＰＸのレイアウトは図２の例に限定されない。例えば、画素ＰＸは、白色（Ｗ）などの他の色の副画素ＳＰをさらに含んでも良い。また、１つの画素ＰＸに含まれる副画素ＳＰのうちの少なくとも一部が第２方向Ｙに並んでも良い。また、画素ＰＸは、同一の色に対応する複数の副画素ＳＰを含んでも良い。
【００１９】
表示装置１は、複数の信号線Ｓと、複数の走査線ＧＤとを備えている。各信号線Ｓ及び各走査線ＧＤは、第１基板ＳＵＢ１に形成されている。各信号線Ｓは、それぞれ対応する第１回路ユニット３０に接続されている。各走査線ＧＤは、それぞれ対応する第２回路ユニット４０に接続されている。各信号線Ｓは、第２方向Ｙに沿って表示領域ＤＡに延出し、第１方向Ｘに並んでいる。各走査線ＧＤは、第１方向Ｘに沿って表示領域ＤＡに延出し、第２方向Ｙに並んでいる。
【００２０】
副画素ＳＰの各々は、第１基板ＳＵＢ１に形成されたメモリ１０及び画素電極ＰＥを備えている。メモリ１０は、信号線Ｓを介して供給されるデジタル信号を記憶する。画素電極ＰＥは、第２基板ＳＵＢ２に形成された共通電極ＣＥと対向している。共通電極ＣＥは、第１基板ＳＵＢ１に形成されても良い。画素電極ＰＥ及び共通電極ＣＥは、例えばインジウム・ティン・オキサイド（ＩＴＯ）などの透明導電材料で形成することができる。共通電極ＣＥは、複数の副画素ＳＰに亘って形成されており、共通電極線ＬＣＭを介して制御装置２が備える交流駆動回路２０に接続されている。
【００２１】
表示装置１は、各副画素ＳＰに対向するカラーフィルタを備えている。これらのカラーフィルタは、対向する副画素ＳＰの表示色に対応する色を有しており、例えば第２基板ＳＵＢ２に形成されている。
【００２２】
表示装置１は、例えば反射型の表示装置とすることができる。この場合においては、表示領域ＤＡに外光を反射する反射層を形成し、この反射層により反射された光を利用して画像を表示する。第２基板ＳＵＢ２の外面側にフロントライトを設け、このフロントライトからの光を利用して画像を表示しても良い。
【００２３】
また、表示装置１は、透過型の表示装置とすることができる。この場合においては、第１基板ＳＵＢ１の裏面側にバックライトを設け、このバックライトからの光を利用して画像を表示する。表示装置１は、反射型と透過型の双方の機能を有しても良い。
【００２４】
図３は、副画素ＳＰの等価回路の一例を示す図である。各副画素ＳＰの各々には、上記画素電極ＰＥと、上記メモリ１０と、選択制御回路１１と、記憶制御回路１２とが配置されている。
【００２５】
選択制御回路１１は、入力端が第１駆動線ＤＬ１に接続されたスイッチング素子Ｑ１と、入力端が第２駆動線ＤＬ２に接続されたスイッチング素子Ｑ２とを備えている。第１駆動線ＤＬ１には、例えば制御装置２から画像の表示信号である第１駆動信号ｘＦＲＰが供給される。第２駆動線ＤＬ２には、交流駆動回路２０から画像の非表示信号である第２駆動信号ＦＲＰが供給される。
【００２６】
さらに、選択制御回路１１は、スイッチング素子Ｑ１，Ｑ２の出力端と画素電極ＰＥとを接続する選択信号線１２ａを備えている。
【００２７】
図３においては、交流駆動回路２０から延出した配線が第２駆動線ＤＬ２及び共通電極線ＬＣＭに分岐している。すなわち、この例では、各信号ＦＲＰ，ＶＣＯＭが同電位である。
【００２８】
メモリ１０は、スイッチング素子Ｑ３〜Ｑ６を備えている。スイッチング素子Ｑ３，Ｑ５の入力端には、第１電源線ＬＰ１が接続されている。第１電源線ＬＰ１には、第２回路ユニット４０から電源電圧ＶＲＡＭが供給される。スイッチング素子Ｑ４，Ｑ６の入力端には、電圧ＶＳＳが供給される第２電源線ＬＰ２が接続されている。スイッチング素子Ｑ３，Ｑ４は出力端がスイッチング素子Ｑ２の制御端に接続された第１インバータを構成し、スイッチング素子Ｑ５，Ｑ６は出力端がスイッチング素子Ｑ１の制御端に接続された第２インバータを構成する。これらインバータは逆方向に並列接続されており、スイッチング素子Ｑ１，Ｑ２のいずれか一方を選択的にオンする。
【００２９】
第１回路ユニット３０は、信号線Ｓにデジタル信号ＳＩＧを供給する。記憶制御回路１２は、信号線Ｓに供給されるデジタル信号ＳＩＧをメモリ１０に記憶させる回路であって、スイッチング素子Ｑ７を備えている。スイッチング素子Ｑ７の入力端は信号線Ｓに接続され、出力端はスイッチング素子Ｑ３，Ｑ４の制御端に接続されている。スイッチング素子Ｑ７の制御端には、走査線ＧＤが接続されている。走査線ＧＤには、第２回路ユニット４０から走査信号ＧＡＴＥＤが供給される。
【００３０】
スイッチング素子Ｑ１〜Ｑ７は、例えばいずれも薄膜トランジスタであって、第１基板ＳＵＢ１に形成されている。第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源線ＬＰ１、第２電源線ＬＰ２、走査線ＧＤも第１基板ＳＵＢ１に形成されており、第１方向Ｘに並ぶ複数の副画素ＳＰに接続されている。
【００３１】
以上のような構成の表示装置１は、デジタルモードで各副画素ＳＰを駆動することができる。デジタルモードは、メモリ１０が記憶するデジタル信号に基づき副画素ＳＰの輝度を単純にオンオフのモノクロで制御する方式である。以下の説明では、表示装置１がノーマリブラックモードであって、メモリ１０がＨレベル（高電位レベル）に設定されているときに副画素ＳＰがオン（白表示）され、メモリ１０がＬレベル（低電位レベル）に設定されているときに副画素ＳＰがオフ（黒表示）される場合を想定する。
【００３２】
デジタルモードにおいては、信号線Ｓに供給されたデジタル信号ＳＩＧをメモリ１０に記憶させる記憶期間と、第１駆動信号ｘＦＲＰ及び第２駆動信号ＦＲＰのうちメモリ１０に記憶されたデジタル信号（Ｈレベル又はＬレベル）に対応する一方を選択的に画素電極ＰＥに供給する表示期間とが繰り返される。
【００３３】
以下の説明においては、表示領域ＤＡにおいて第１方向Ｘに並ぶ一群の副画素ＳＰを、水平ラインと呼ぶ。記憶期間においては、走査線ＧＤに走査パルスが順次供給されるとともに、走査パルスが供給された走査線ＧＤに対応する水平ラインのデジタル信号ＳＩＧが各信号線Ｓに順次供給される。これにより、水平ラインごとに、画像データに応じたデジタル信号ＳＩＧがメモリ１０に順次書き込まれていく。
【００３４】
図４は、表示装置１の記憶期間における動作の一例を示すタイミングチャートである。このタイミングチャートにおいては、図３に示した１つの副画素ＳＰに着目して、デジタル信号ＳＩＧ、画素電極ＰＥの画素電位ＰＩＸ、共通信号ＶＣＯＭ、走査信号ＧＡＴＥＤ、電源電圧ＶＲＡＭ、メモリ１０に記憶されるメモリ電位ＲＡＭの変化を示している。
【００３５】
以下の説明においては、一水平ラインに対してデジタル信号ＳＩＧを書き込むための期間を、水平期間ＴＨと定義する。水平期間ＴＨにおいて、信号線Ｓのデジタル信号ＳＩＧは、メモリ１０に書き込むべき電位に設定される。ここでは、Ｈレベルである電圧ＶＤＤが白表示に対応し、Ｌレベルである電圧ＶＳＳが黒表示に対応するものとする。第１電源線ＬＰ１の電源電圧ＶＲＡＭは、ＶＤＤ２からＶＤＤ１に立ち下げられる。その後、走査線ＧＤの走査信号ＧＡＴＥＤがＶＳＳ２からＶＤＤ２に立ち上げられると、スイッチング素子Ｑ７がオンし、メモリ１０が信号線Ｓに接続される。このとき、図中に矢印で示したように、信号線Ｓに供給されたデジタル信号ＳＩＧのレベルがメモリ１０に書き込まれる。図４においては、Ｈレベルがメモリ１０に書き込まれる場合を例示している。
【００３６】
その後、走査信号ＧＡＴＥＤをＶＳＳ２に立ち下げることでスイッチング素子Ｑ７がオフされ、電源電圧ＶＲＡＭがスイッチング素子Ｑ１，Ｑ２をオンにする電圧であるＶＤＤ２に立ち上げられる。この際、メモリ１０の電圧もＶＤＤ１からＶＤＤ２に立ち上げられる。これにより、メモリ１０は第１電源線ＬＰ１とスイッチング素子Ｑ１を接続し、電源電圧ＶＲＡＭによりスイッチング素子Ｑ１をオンにする。一方で、メモリ１０は第２電源線ＬＰ２とスイッチング素子Ｑ２を接続し、電圧ＶＳＳによりスイッチング素子Ｑ２をオフにする。スイッチング素子Ｑ１がオンになったことで、選択信号線１２ａに第１駆動線ＤＬ１の第１駆動信号ｘＦＲＰが供給される。
【００３７】
仮に、メモリ１０に供給される電位が黒表示に相当するＬレベルであれば、メモリ１０は第２電源線ＬＰ２とスイッチング素子Ｑ１を接続し、電圧ＶＳＳによりスイッチング素子Ｑ１をオフにする。一方で、メモリ１０は第１電源線ＬＰ１とスイッチング素子Ｑ２を接続し、電源電圧ＶＲＡＭによりスイッチング素子Ｑ２をオンにする。スイッチング素子Ｑ２がオンになったことで、選択信号線１２ａに第２駆動線ＤＬ２の第２駆動信号ＦＲＰが供給される。つまり、メモリ１０は、記憶した電圧によって、スイッチング素子Ｑ１，Ｑ２のいずれかを排他的にオンにし、第１駆動線ＤＬ１及び第２駆動線ＤＬ２のいずれか一方を選択信号線１２ａの接続先として選択する。
【００３８】
図５は、表示装置１の表示期間における動作の一例を示すタイミングチャートである。このタイミングチャートにおいては、図４の場合と同じく１つの副画素ＳＰに着目している。なお、図４及び図５の例では、画素電極ＰＥ及び共通電極ＣＥの間の電位の極性を、表示領域ＤＡに配置された全ての副画素ＳＰでフレーム期間ＴＦごとに周期的に反転させるフレーム反転制御を用いたケースを示している。１フレームを構成する各水平ラインのメモリ１０の書き換えは、例えば１つのフレーム期間ＴＦの間に実行される。すなわち、図４に示した一連の水平期間ＴＨは、１つのフレーム期間ＴＦに含まれるもので、信号ＶＣＯＭが一定である。一方で、図５に示すように、表示期間は複数のフレーム期間ＴＦで構成されており、フレーム期間ＴＦごとに各信号ＶＣＯＭ，ＦＲＰの電位がＶＳＳとＶＤＤの間で変化している。第１駆動信号ｘＦＲＰは第２駆動信号ＦＲＰと逆相の交流信号であり、フレーム期間ＴＦごとに電圧ＶＤＤ，ＶＳＳの間で変化する。
【００３９】
表示期間においては、メモリ１０によりスイッチング素子Ｑ１がオンされている場合には第１駆動線ＤＬ１が画素電極ＰＥに接続され、メモリ１０によりスイッチング素子Ｑ２がオンされている場合には第２駆動線ＤＬ２が画素電極ＰＥに接続される。図５においては、第１駆動線ＤＬ１が画素電極ＰＥに接続されたことにより、画素電位ＰＩＸが第１駆動信号ｘＦＲＰに設定される場合を例示している。この場合には、画素電極ＰＥと共通電極ＣＥとの間に電位差が生じ、副画素ＳＰが白表示となる。一方で、第２駆動線ＤＬ２が画素電極ＰＥに接続された場合には、画素電極ＰＥと共通電極ＣＥとの間に電位差が生じず、副画素ＳＰが黒表示となる。  
以上の動作により、各副画素ＳＰが白表示又は黒表示となり、表示領域ＤＡに画像が表示される。
【００４０】
続いて、図６及び図７を用いて、第１回路ユニット３０及び第２回路ユニット４０について説明する。  
図６は、第１回路ユニット３０の概略的な構成を示す図である。この図に示す第１回路ユニット３０は、赤色に対応する２つの副画素ＳＰＲ１，ＳＰＲ２、緑色に対応する２つの副画素ＳＰＧ１，ＳＰＧ２、青色に対応する２つの副画素ＳＰＢ１，ＳＰＢ２の各々にデジタル信号ＳＩＧを供給するものである。例えば、副画素ＳＰＲ１，ＳＰＧ１，ＳＰＢ１は１つの画素ＰＸに含まれ、副画素ＳＰＲ２，ＳＰＧ２，ＳＰＢ２はこの画素ＰＸと第１方向Ｘに隣り合う他の画素ＰＸに含まれる。
【００４１】
第１回路ユニット３０は、第１シフトレジスタ３１と、第１ラッチ回路３２と、第２ラッチ回路３３と、第１バッファ回路３４とを備えている。第１ラッチ回路３２は、メモリ素子ＭＡ１〜ＭＡ６を備えている。第２ラッチ回路３３は、メモリ素子ＭＢ１〜ＭＢ６を備えている。第１バッファ回路３４は、バッファ素子ＢＡ１〜ＢＡ６を備えている。
【００４２】
第１シフトレジスタ３１と第１ラッチ回路３２は、２本の第１接続線ＣＬ１によって接続されている。メモリ素子ＭＡ１〜ＭＡ６は、それぞれ第２接続線ＣＬ２を介してメモリ素子ＭＢ１〜ＭＢ６に接続されている。メモリ素子ＭＢ１〜ＭＢ６は、それぞれ第３接続線ＣＬ３を介してバッファ素子ＢＡ１〜ＢＡ６に接続されている。各バッファ素子ＢＡ１〜ＢＡ６には、それぞれ副画素ＳＰＲ１，ＳＰＧ１，ＳＰＢ１，ＳＰＲ２，ＳＰＧ２，ＳＰＢ２に延びる信号線Ｓが接続されている。
【００４３】
第１シフトレジスタ３１、第１ラッチ回路３２、第２ラッチ回路３３、及び第１バッファ回路３４は、電圧ＶＤＤ１，ＶＳＳを駆動電源として動作する。第１シフトレジスタ３１は、リセット信号ｘＲＳＴが入力すると、出力ＯＵＴ，ｘＯＵＴをオフ電位にクリアする。第１シフトレジスタ３１は、クロックＨＣＫが入力すると、前段の第１回路ユニット３０の第１シフトレジスタ３１（以下、前段レジスタと呼ぶ）の出力データＤＩを取り込み、この出力データＤＩをラッチする。このとき、前段レジスタの出力データＤＩがＨレベルであれば、第１シフトレジスタ３１の出力ＯＵＴはＨレベルとなり、出力ｘＯＵＴはＬレベルとなる。逆に、前段レジスタの出力データがＬレベルであれば、第１シフトレジスタ３１の出力ＯＵＴはＬレベルとなり、出力ｘＯＵＴはＨレベルとなる。
【００４４】
第１シフトレジスタ３１の出力ＯＵＴは、次段の第１回路ユニット３０の第１シフトレジスタ３１に出力される。さらに、第１シフトレジスタ３１の出力ＯＵＴとｘＯＵＴは、ラッチパルスとして、メモリ素子ＭＡ１〜ＭＡ６に供給される。
【００４５】
図６の例においては、第１シフトレジスタ３１と第１ラッチ回路３２の間にデータバスＤＢＬが延在している。データバスＤＢＬは、第１ラッチ回路３２と第２ラッチ回路３３の間に延びても良い。データバスＤＢＬは、映像データＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２が供給される６本の配線を含む。映像データＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２は、それぞれ副画素ＳＰＲ１，ＳＰＧ１，ＳＰＢ１，ＳＰＲ２，ＳＰＧ２，ＳＰＢ２に供給するデジタル信号ＳＩＧを表すデータである。
【００４６】
第１シフトレジスタ３１にＨレベルの出力データＤＩが入力したとき、例えばデータバスＤＢＬに供給された映像データＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２がメモリ素子ＭＡ１〜ＭＡ６にラッチされる。
【００４７】
メモリ素子ＭＢ１〜ＭＢ６には、タイミングパルスＤｓ，ｘＤｓが入力される。タイミングパルスＤｓ，ｘＤｓにより、メモリ素子ＭＢ１〜ＭＢ６は、メモリ素子ＭＡ１〜ＭＡ６にラッチされた映像データを同時にラッチする。このようにして第１ラッチ回路３２から第２ラッチ回路３３に映像データが転送されるタイミングは、例えば全ての第１回路ユニット３０で同じである。これにより、第１方向Ｘに並ぶ各副画素ＳＰ（水平ライン）の映像データが各第１回路ユニット３０の第２ラッチ回路３３に揃う。
【００４８】
バッファ素子ＢＡ１〜ＢＡ６は、それぞれメモリ素子ＭＢ１〜ＭＢ６がラッチした映像データに対応するデジタル信号ＳＩＧを信号線Ｓに出力する。これにより、各第１回路ユニット３０の第２ラッチ回路３３でラッチされた映像データに応じたデジタル信号ＳＩＧが各信号線Ｓに一斉に供給され、各副画素ＳＰのメモリ１０へのデータ書き込みが行われる。このようにデジタル信号ＳＩＧが供給されている間に、第１ラッチ回路３２では次の水平ラインの映像データＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２がラッチされる。
【００４９】
以上の構成によると、１つの第１回路ユニット３０により２つの画素ＰＸの映像データを処理することができる。そのため、第１ドライバユニット３の駆動周波数を低減することができる。また、第２ラッチ回路３３の映像データが信号線Ｓに供給されている間に第１ラッチ回路３２にて次の水平ラインの映像データをラッチできるので、処理効率を高めることができる。
【００５０】
なお、第１回路ユニット３０は、ラッチ回路を１つのみ含む構成であっても良い。また、第１回路ユニット３０は、１つの画素ＰＸに含まれる副画素ＳＰに対してのみデジタル信号ＳＩＧを供給する構成であっても良いし、３つ以上の画素ＰＸに含まれる副画素ＳＰに対してデジタル信号ＳＩＧを供給する構成であっても良い。
【００５１】
図７は、第２回路ユニット４０の概略的な構成を示す図である。第２回路ユニット４０は、第２シフトレジスタ４１と、２つの第２バッファ回路４２Ａ，４２Ｂと、電源回路４３とを備えている。第２シフトレジスタ４１と、第２バッファ回路４２Ａ，４２Ｂ及び電源回路４３とは、第４接続線ＣＬ４で接続されている。
【００５２】
第２シフトレジスタ４１及び第２バッファ回路４２Ａ，４２Ｂは、電圧ＶＤＤ２，ＶＳＳを駆動電源として動作する。電源回路４３は、電圧ＶＤＤ１，ＶＤＤ２を駆動電源として動作する。第２シフトレジスタ４１は、リセット信号ｘＲＳＴが入力すると出力ＯＵＴ，ｘＯＵＴを例えばオフ電位にクリアする。第２シフトレジスタ４１は、クロックＶＣＫが入力すると、前段の第２回路ユニット４０の第２シフトレジスタ４１（以下、前段レジスタと呼ぶ）の出力データＤＩを取り込み、この出力データＤＩをラッチする。例えば、前段レジスタの出力データＤＩがＨレベルであれば、第２シフトレジスタ４１の出力ＯＵＴはＨレベルとなり、出力ｘＯＵＴはＬレベルとなる。一方、前段レジスタの出力データＤＩがＬレベルであれば、第２シフトレジスタ４１の出力ＯＵＴはＬレベルとなり、出力ｘＯＵＴはＨレベルとなる。
【００５３】
第２シフトレジスタ４１の出力ＯＵＴ，ｘＯＵＴは、第２バッファ回路４２Ａ，４２Ｂに供給されるとともに、次段の第２回路ユニット４０の第２シフトレジスタ４１に出力される。また、出力ＯＵＴ，ｘＯＵＴは、電源回路４３に供給される。電源回路４３は、出力ＯＵＴ，ｘＯＵＴの状態に応じて、上述の電源電圧ＶＲＡＭをＨレベル又はＬレベルに設定する。
【００５４】
第２バッファ回路４２Ａには、イネーブル信号ｘＥＮＢ１が供給される。第２バッファ回路４２Ｂには、イネーブル信号ｘＥＮＢ２が供給される。第２バッファ回路４２Ａは、例えば出力ＯＵＴがＨレベルで出力ｘＯＵＴがＬレベルであり、かつイネーブル信号ｘＥＮＢ１が入力されたことに応じて、第２バッファ回路４２Ａに接続された走査線ＧＤにＨレベルの走査信号ＧＡＴＥＤを供給する。第２バッファ回路４２Ｂは、例えば出力ＯＵＴがＨレベルで出力ｘＯＵＴがＬレベルであり、かつイネーブル信号ｘＥＮＢ２が供給されたことに応じて、第２バッファ回路４２Ｂに接続された走査線ＧＤにＨレベルの走査信号ＧＡＴＥＤを供給する。Ｈレベルの走査信号ＧＡＴＥＤが供給された走査線ＧＤに接続された副画素ＳＰにおいては、スイッチング素子Ｑ７がオンされる。したがって、これら副画素ＳＰでは、信号線Ｓに供給されたデジタル信号ＳＩＧをメモリ１０に書き込むことができる。
【００５５】
以上のような構成の第２回路ユニット４０では、１段の第２シフトレジスタ４１が駆動用のデータをラッチした場合、２本の走査線ＧＤをイネーブル信号ｘＥＮＢ１，ｘＥＮＢ２により順番に駆動することができる。つまり、それぞれの走査線ＧＤごとに第２シフトレジスタ４１を用意する必要がなく、第２シフトレジスタ４１の駆動周波数を緩和することができる。
【００５６】
一般的な表示装置においては、表示領域ＤＡが第１方向Ｘに沿う辺部と、第２方向Ｙに沿う辺部とを有する矩形状である。この場合、第１ドライバユニット３を第１方向Ｘに沿って直線状に配置し、第２ドライバユニット４を第２方向Ｙに沿って直線状に配置することが通常である。各ドライバユニット３，４が表示領域ＤＡに沿っているので、全長に亘って各ドライバユニット３，４と表示領域ＤＡとを近接させることができる。
【００５７】
これに対し、図１のように表示領域ＤＡが円形である場合において、各ドライバユニット３，４を直線状に配置すると、表示領域ＤＡと各ドライバユニット３，４との間に無駄なスペースが生じる。そこで、本実施形態では、図１に示すように各ドライバユニット３，４を表示領域ＤＡに沿う円弧状としている。さらに、第１領域Ａ１のように、第１ドライバユニット３の少なくとも一部を第２ドライバユニット４と表示領域ＤＡの間に配置することで、周辺領域ＳＡにおける無駄なスペースの発生を防ぎ、狭額縁化を図っている。
【００５８】
但し、第１領域Ａ１においては、第２ドライバユニット４から表示領域ＤＡに延出する走査線ＧＤなどの配線を、第１ドライバユニット３の領域に通す必要がある。また、各ドライバユニット３，４を円弧状にすると、これらドライバユニット内の配線を適宜に曲げる必要がある。これらに鑑み、各ドライバユニット３，４の回路レイアウトを効率化する必要がある。
【００５９】
図８は、各ドライバユニット３，４に適用し得る回路レイアウトの一例を示す図である。この図においては、第１領域Ａ１の近傍における周辺領域ＳＡ及び表示領域ＤＡの概略的な構成を示している。
【００６０】
第１ドライバユニット３は、表示領域ＤＡに沿って円弧状に並ぶ複数の第１回路ユニット３０を備えている。図８においては、１つの第１回路ユニット３０に１本の信号線Ｓが接続されているが、より多くの信号線Ｓ（例えば図６のように６本の信号線Ｓ）が接続されても良い。
【００６１】
第２ドライバユニット４は、第１ドライバユニット３及び表示領域ＤＡに沿って円弧状に並ぶ複数の第２回路ユニット４０を備えている。図８においては、１つの第２回路ユニット４０に１本の走査線ＧＤが接続されているが、より多くの走査線ＧＤ（例えば図７のように２本の走査線ＧＤ）が接続されても良い。
【００６２】
第１回路ユニット３０は、２つの回路に分けられている。以下の説明においては、これら２つの回路のうちの一方を水平回路Ｈ１と呼び、他方を水平回路Ｈ２と呼ぶ。例えば、図６に示した第１シフトレジスタ３１、第１ラッチ回路３２、第２ラッチ回路３３、及び第１バッファ回路３４のうちの少なくとも１つを水平回路Ｈ１が含み、水平回路Ｈ２が残りを含む。また、例えば水平回路Ｈ１がメモリ素子ＭＡ１〜ＭＡ３を含み、水平回路Ｈ２がメモリ素子ＭＡ４〜ＭＡ６を含むなど、より細分化された単位の回路素子で水平回路Ｈ１，Ｈ２が定義されても良い。その他、第１回路ユニット３０の分け方は任意であり、第１回路ユニット３０の構成に応じて種々の態様を適用できる。さらに、第１回路ユニット３０は、３つ以上の水平回路に分けられても良い。
【００６３】
図８の例においては、水平回路Ｈ１，Ｈ２が第２方向Ｙに直線状に並んでいる。さらに、水平回路Ｈ１，Ｈ２の間に、第１方向Ｘに延びる走査線ＧＤが延在している。水平回路Ｈ１，Ｈ２は、走査線ＧＤとは異なる層に設けられた接続線によって、互いに電気的に接続されている。
【００６４】
第１回路ユニット３０を複数の水平回路に分けない場合には、第１回路ユニット３０を回避するように走査線ＧＤを屈曲させる必要がある。そのため、走査線ＧＤを引き回すためのスペースが第１回路ユニット３０の周囲に必要となる。これに対し、図８の例では、第１回路ユニット３０を屈曲させずに走査線ＧＤを表示領域ＤＡに向けて延ばすことができる。したがって、走査線ＧＤのためのスペースを最小限に止めることができるので、周辺領域ＳＡのレイアウトを効率化できる。
【００６５】
図９は、各ドライバユニット３，４に適用し得る回路レイアウトの他の例を示す図である。この図の例においては、さらに、第２回路ユニット４０が２つの回路に分けられている。以下の説明においては、これら２つの回路のうちの一方を垂直回路Ｖ１と呼び、他方を垂直回路Ｖ２と呼ぶ。垂直回路Ｖ１，Ｖ２は、１又は複数の接続線によって互いに電気的に接続されている。
【００６６】
例えば、図７に示した第２シフトレジスタ４１、第２バッファ回路４２Ａ，４２Ｂ、及び電源回路４３のうちの少なくとも１つを垂直回路Ｖ１が含み、垂直回路Ｖ２が残りを含む。その他、第２回路ユニット４０の分け方は任意であり、第２回路ユニット４０の構成に応じて種々の態様を適用できる。第２回路ユニット４０は、３つ以上の垂直回路に分けられても良い。
【００６７】
図９の例において、水平回路Ｈ１，Ｈ２は、図８の場合と同じく第２方向Ｙに並んでいる。但し、水平回路Ｈ１，Ｈ２は、第１方向Ｘにおいて、互いにずれて配置されている。具体的には、水平回路Ｈ２が水平回路Ｈ１よりも図中の左方向（表示領域ＤＡから離れる方向）にずれている。ここで、２つの回路が「第１方向Ｘにおいて互いにずれる」とは、例えば、一方の回路の第１方向Ｘにおける中心と、他方の回路の第１方向Ｘにおける中心とを結ぶ線分が、第２方向Ｙと平行でないことを意味する。
【００６８】
このように水平回路Ｈ１，Ｈ２をずらすことで、周辺領域ＳＡのレイアウトをさらに効率化できる。例えば、図８の例においては第１回路ユニット３０の周囲に領域５０のようなスペースが生じ得るが、図９の例ではこの領域を有効に活用して第１回路ユニット３０をレイアウトできる。
【００６９】
垂直回路Ｖ１，Ｖ２は、第１方向Ｘに並んでいる。さらに、垂直回路Ｖ１，Ｖ２は、第２方向Ｙにおいて、互いにずれて配置されている。具体的には、垂直回路Ｖ１が垂直回路Ｖ２よりも図中の下方向にずれている。ここで、２つの回路が「第２方向Ｙにおいて互いにずれる」とは、例えば、一方の回路の第２方向Ｙにおける中心と、他方の回路の第２方向Ｙにおける中心とを結ぶ線分が、第１方向Ｘと平行でないことを意味する。
【００７０】
続いて、第２領域Ａ２における回路レイアウトについて説明する。図１０は、第２領域Ａ２において、第２ドライバユニット４に適用し得る回路レイアウトの一例を示す図である。この第２ドライバユニット４は、図８の第２ドライバユニット４に対応する。すなわち、第２回路ユニット４０が複数の垂直回路に分かれていない。但し、第２回路ユニット４０は、図９と同様に複数の垂直回路に分かれていても良い。例えば、図９のように第１領域Ａ１においては第２回路ユニット４０を垂直回路Ｖ１，Ｖ２に分けた場合であっても、第２領域Ａ２においては第２回路ユニット４０を分けないようにしても良い。
【００７１】
第２領域Ａ２では、第２ドライバユニット４と表示領域ＤＡの間に第１ドライバユニット３が存在しない。そのため、図１及び図１０より、第２ドライバユニット４を表示領域ＤＡに近づけることができる。例えば、第１領域Ａ１における第２回路ユニット４０と表示領域ＤＡの間の距離を第１距離とし、第２領域Ａ２における第２回路ユニット４０と表示領域ＤＡの間の距離を第２距離とする。この場合、第２距離は、前記第１距離よりも小さくすることができる。
【００７２】
ここで、第１領域Ａ１に適用し得る回路レイアウトの具体例につき、図１１を用いて説明する。この図においては、第１領域Ａ１（周辺領域ＳＡ）に加え、表示領域ＤＡに配列された副画素ＳＰの一部も示している。
【００７３】
図１１においては、４つの第１回路ユニット３０と、３つの第２回路ユニット４０とを示している。第１回路ユニット３０と表示領域ＤＡの間には、第１駆動信号ｘＦＲＰが供給される第１配線ＷＬ１と、第２駆動信号ＦＲＰが供給される第２配線ＷＬ２とが延在している。第１配線ＷＬ１には、例えば図３に示した第１駆動線ＤＬ１が接続される。第２配線ＷＬ２には、例えば図３に示した第２駆動線ＤＬ２が接続される。図１１の例では、第１回路ユニット３０と表示領域ＤＡの間に、電圧ＶＳＳが供給される第３配線ＷＬ３と、電圧ＶＤＤ１が供給される第４配線ＷＬ４とがさらに延在している。これら配線ＷＬ３，ＷＬ４の電圧ＶＳＳ，ＶＤＤ１も副画素ＳＰに供給され、メモリ１０の駆動に用いられる。配線ＷＬ１〜ＷＬ４は、表示領域ＤＡに沿って屈曲している。図１１においては、配線ＷＬ１〜ＷＬ４は階段状に屈曲しており、１つの段に対応する第１回路ユニット３０の数が同数ではない。具体的には、図１１の中央に位置する配線ＷＬ１〜ＷＬ４の段に、対応する第１回路ユニット３０の数は２つである（ＨＵ１とＨＵ２）。一方で、その段に隣り合う段に対応する第１回路ユニット３０の数は、１つである。各段に対応する第１回路ユニット３０の数を異ならせることで、スペースの効率化を実現している。
【００７４】
周辺領域ＳＡには、共通信号ＶＣＯＭが供給されたガードリング６０が、例えば周辺領域ＳＡの外周縁に沿って環状に配置されている。ガードリング６０は、外部から供給される静電気などが周辺領域ＳＡの各回路に影響することを防ぐ役割を担う。各回路ユニット３０，４０は、ガードリング６０と表示領域ＤＡの間に配置されている。
【００７５】
第１配線ＷＬ１と表示領域ＤＡの間には、表示領域ＤＡの輪郭に沿って、ダミー画素ＤＳＰが配置されている。ダミー画素ＤＳＰは、例えば平面視において副画素ＳＰと同じ形状であり、副画素ＳＰと同じピッチで配列されている。例えば、ダミー画素ＤＳＰは、画素電極ＰＥやゲート回路１１を備えているが、少なくともメモリ１０を備えていない。ダミー画素ＤＳＰの画素電極ＰＥには常に非表示信号である第２駆動信号ＦＲＰが供給される。すなわち、ダミー画素ＤＳＰは、常に黒表示であって、画像を表示しない画素である。
【００７６】
１つの第１回路ユニット３０によって駆動される画素列（信号線）は複数存在し、図１１において６つである。この６本の信号線Ｓにおいて、各信号線Ｓに接続されたダミー画素ＤＳＰの数は異なっている。また隣り合う第１回路ユニット３０を比較した場合、各信号線Ｓに接続される平均のダミー画素ＤＳＰの数は異なっている。具体的には、図１１において、第１回路ユニット３０に相当するＨＵ１に、対応する信号線Ｓに接続された、第１領域Ａ１の平均ダミー画素ＤＳＰの数は１．６個（８／５）である。一方で、第１回路ユニット３０に相当するＨＵ２に、対応する信号線Ｓに接続された、第１領域Ａ１の平均ダミー画素ＤＳＰの数は０．６個（３／５）である。表示領域ＤＡの縁全体においては、ダミー画素ＤＳＰは、不規則に配置され、第１配線Ｗ１と表示領域ＤＡの間のスペースを埋めている。
【００７７】
図１２は、図１１の第１回路ユニット３０を拡大して示す図である。また、図１３は、図１１の第２回路ユニット４０を拡大して示す図である。図１２に示す第１回路ユニット３０は、水平回路Ｈ１（第１回路）と、水平回路Ｈ２（第２回路）と、水平回路Ｈ３（第３回路）とを備えている。水平回路Ｈ１は、第１シフトレジスタ３１を含む。水平回路Ｈ２は、第１ラッチ回路３２を含む。水平回路Ｈ３は、第２ラッチ回路３３と第１バッファ回路３４を含む。水平回路Ｈ１，Ｈ２は上述の第１接続線ＣＬ１で接続され、水平回路Ｈ２，Ｈ３は上述の第２接続線ＣＬ２で接続されている。また、水平回路Ｈ３において、第２ラッチ回路３３と第１バッファ回路３４は、上述の第３接続線ＣＬ３で接続されている。
【００７８】
水平回路Ｈ１には、電圧ＶＳＳ，ＶＤＤ１、クロックＨＣＫ、及びリセット信号ｘＲＳＴを第１シフトレジスタ３１に供給する配線が接続されている。水平回路Ｈ２には、電圧ＶＳＳ，ＶＤＤ１を第１ラッチ回路３２に供給する配線が接続されている。水平回路Ｈ３には、電圧ＶＳＳ，ＶＤＤ１及びタイミングパルスＤｓ，ｘＤｓを第２ラッチ回路３３及び第１バッファ回路３４に供給する配線が接続されている。図１１及び図１２においては、簡略化のために、水平回路Ｈ１〜Ｈ３に接続される複数の配線を適宜１本の線分で表している。
【００７９】
図１３に示す第２回路ユニット４０は、垂直回路Ｖ１（第４回路）と、垂直回路Ｖ２（第５回路）とを備えている。垂直回路Ｖ１は、第２シフトレジスタ４１を含む。垂直回路Ｖ２は、第２バッファ回路４２Ａ，４２Ｂと電源回路４３を含む。垂直回路Ｖ１，Ｖ２は、上述の第４接続線ＣＬ４で接続されている。第２バッファ回路４２Ａ，４２Ｂには、それぞれ走査線ＧＤが接続され、電源回路４３には、電源電圧ＶＲＡＭを供給する第１電源線ＬＰ１が接続されている。
【００８０】
垂直回路Ｖ１には、電圧ＶＳＳ，ＶＤＤ２、クロックＶＣＫ、及びリセット信号ｘＲＳＴを第２シフトレジスタ４１に供給する配線が接続されている。垂直回路Ｖ２には、電圧ＶＳＳ，ＶＤＤ１，ＶＤＤ２及びイネーブル信号ＥＮＢ１，ＥＮＢ２を第２バッファ回路４２Ａ，４２Ｂ及び電源回路４３に供給する配線が接続されている。図１１及び図１３においては、簡略化のために、垂直回路Ｖ１，Ｖ２に接続される複数の配線を適宜１本の線分で表している。
【００８１】
図１２に示すように、水平回路Ｈ１，Ｈ２の間には、第２回路ユニット４０に接続された２本の走査線ＧＤ（第１走査線）及び第１電源線ＬＰ１が第１方向Ｘに延在している。水平回路Ｈ２，Ｈ３の間には、他の第２回路ユニット４０に接続された２本の走査線ＧＤ（第２走査線）及び第１電源線ＬＰ１が第１方向Ｘに延在している。水平回路Ｈ３と第４配線ＷＬ４の間には、さらに他の第２回路ユニット４０に接続された２本の走査線ＧＤ及び第１電源線ＬＰ１が第１方向Ｘに延在している。さらに、水平回路Ｈ１，Ｈ２の間には、データバスＤＢＬが第１方向Ｘに延在している。
【００８２】
水平回路Ｈ１，Ｈ２の間に延在する走査線ＧＤ、第１電源線ＬＰ１、及びデータバスＤＢＬは、平面視において、第１接続線ＣＬ１と交差している。水平回路Ｈ２，Ｈ３の間に延在する走査線ＧＤ及び第１電源線ＬＰ１は、平面視において、第２接続線ＣＬ２と交差している。
【００８３】
図１２の例において、信号線Ｓと第１バッファ回路３４は、第１バッファ回路３４に接続された引き出し線Ｓａを介して接続されている。水平回路Ｈ３と第４配線ＷＬ４の間に延在する走査線ＧＤ及び第１電源線ＬＰ１は、平面視において、引き出し線Ｓａと交差している。さらに、各配線ＷＬ１〜ＷＬ４も、平面視において、引き出し線Ｓａと交差している。
【００８４】
水平回路Ｈ１〜Ｈ３は、第２方向Ｙに並んでいる。さらに、水平回路Ｈ１〜Ｈ３は、第１方向Ｘにおいて、互いにずれている。具体的には、水平回路Ｈ２は水平回路Ｈ３より図中の左方向に位置し、水平回路Ｈ１は水平回路Ｈ２よりさらに左方向に位置している。このように水平回路Ｈ１〜Ｈ３をずらすことにより生じる領域で、各配線が第１方向Ｘから第２方向Ｙに屈曲している。
【００８５】
図１２の例において、信号線Ｓと、水平回路Ｈ３（第１バッファ回路３４）の位置は、第１方向Ｘにおいてずれている。引き出し線Ｓａは、第１方向Ｘ及び第２方向Ｙの双方と交わる方向に傾いて延びている。このように、信号線Ｓと、水平回路Ｈ３の位置とをずらすことで、周辺領域ＳＡにおける回路レイアウトの自由度が一層高まる。すなわち、第１回路ユニット３０は、必ずしも接続先の信号線Ｓの延長線上に配置する必要がない。また、図１２の例においては、第２接続線ＣＬ２も第１方向Ｘ及び第２方向Ｙの双方と交わる方向に傾いて延びている。引き出し線Ｓａや第２接続線ＣＬ２のように配線を傾ければ、これら配線を第１方向Ｘ及び第２方向Ｙに沿って屈曲させる場合に比べ、これら配線の長さを短くすることができる。これにより、周辺領域ＳＡのスペースを一層有効に活用することができる。
【００８６】
図１３の例において、垂直回路Ｖ１，Ｖ２は、第１方向Ｘに並ぶとともに、第２方向Ｙにおいて互いにずれている。このように垂直回路Ｖ１，Ｖ２をずらすことにより生じる領域で、各配線が第１方向Ｘから第２方向Ｙに屈曲している。
【００８７】
なお、図１１乃至図１３に示した各配線は、例えば第１基板ＳＵＢ１の第１層及び第２層に、金属材料やＩＴＯなどの導電材料で形成されている。第１層と第２層の間には、絶縁層が配置されている。図１１乃至図１３において交差している２本の配線は、一方が第１層に形成され、他方が第２層に形成されている。したがって、これら配線は電気的に接続されていない。
【００８８】
例えば、走査線ＧＤ及び第１電源線ＬＰ１は、第１層に形成されている。また、信号線Ｓ、各配線ＷＬ１〜ＷＬ４、及びデータバスＤＢＬなどの他の配線は、第２層に形成されている。例えば第１接続線ＣＬ１は、第１層に形成された走査線ＧＤ及び第１電源線ＬＰ１と、第２層に形成されたデータバスＤＢＬとを回避する必要がある。このような場合、第１接続線ＣＬ１のうち、走査線ＧＤ及び第１電源線ＬＰ１と交差する部分は第２層に形成し、データバスＤＢＬと交差する部分は第１層に形成し、これら２つの部分を絶縁層に設けたコンタクトホールにて接続すれば良い。  
なお、第１層及び第２層の２層だけでなく、より多くの層を第１基板ＳＵＢ１に設け、これらの層に分散して各配線を形成しても良い。
【００８９】
引き出し線Ｓａは、水平回路Ｈ３と第４配線ＷＬ４の間に延在する走査線ＧＤ及び第１電源線ＬＰ１と交差する第１部分Ｓａ１と、各配線ＷＬ１〜ＷＬ４と交差する第２部分Ｓａ２とを有している。第１部分Ｓａ１は、水平回路Ｈ３から、走査線ＧＤ及び第４配線ＷＬ４の間のコンタクト位置まで延びている。第２部分Ｓａ２は、上記コンタクト位置から信号線Ｓまで延びている。第１部分Ｓａ１は、第１層に形成された走査線ＧＤ及び第１電源線ＬＰ１を回避すべく、第２層に形成されている。第２部分Ｓａ２は、第２層に形成された各配線ＷＬ１〜ＷＬ４を回避すべく、第１層に形成されている。第１部分Ｓａ１及び第２部分Ｓａ２は、上記コンタクト位置にて接続されている。
【００９０】
図１２から分かるように、仮に引き出し線Ｓａが第２方向Ｙと平行に延びてその先にある信号線Ｓと接続される構成を採用した場合、引き出し線Ｓａは、走査線ＧＤ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とが交差する領域を通ることになる。走査線ＧＤ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とは、互いに電気的な接触を回避すべく、異なる層に形成されている。したがって、この領域にさらに引き出し線Ｓａを通すためには、引き出し線Ｓａを形成するための新たな層が必要となる。これに対し、図１２のように引き出し線Ｓａを傾斜させて、走査線ＧＤ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とが交差する領域を回避すれば、新たな層を設ける必要がない。
【００９１】
以上説明した本実施形態のように、第１ドライバユニット３の少なくとも一部を第２ドライバユニット４と表示領域ＤＡの間に配置することで、周辺領域ＳＡにおける無駄なスペースの発生を防ぎ、狭額縁化を図ることができる。
【００９２】
さらに、第１回路ユニット３０を複数の水平回路に分け、各水平回路の間に走査線ＧＤやデータバスＤＢＬなどを通すことで、周辺領域ＳＡの回路レイアウトを効率化することができる。
【００９３】
また、各水平回路をずらして配置することで、周辺領域ＳＡの回路レイアウトを一層効率化することができる。第２回路ユニット４０を複数の垂直回路に分け、これら垂直回路をずらして配置することでも、同様の効果を得ることができる。  
これらの他にも、本実施形態からは、既述の種々の効果を得ることができる。
【００９４】
本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９５】
例えば、上記実施形態では、デジタルモードの表示装置を開示した。しかしながら、上記実施形態における周辺領域ＳＡの回路レイアウトは、信号線Ｓを介して画素電極ＰＥにアナログの映像信号を供給し、多諧調の表示画像を得るアナログモードの表示装置にも適用できる。さらに、上記実施形態における周辺領域ＳＡの回路レイアウトは、デジタルモード及びアナログモードの双方の機能を備えた表示装置に適用することもできる。
【００９６】
また、図６及び図７に開示した各回路ユニット３０，４０の構成や、図１１乃至図１３に開示した周辺領域ＳＡの回路レイアウトは一例にすぎない。これらの図に示した回路素子や配線は適宜に減らすこともできるし、新たな回路素子や配線を加えることもできる。
【符号の説明】
【００９７】
１…表示装置、３…第１ドライバユニット、４…第２ドライバユニット、１０…メモリ、３０…第１回路ユニット、４０…第２回路ユニット、ＤＡ…表示領域、ＳＡ…周辺領域、ＰＸ…画素、Ａ１…第１領域、Ａ２…第２領域、Ｓ…信号線、ＧＤ…走査線、Ｈ１〜Ｈ３…水平回路、Ｖ１，Ｖ２…垂直回路、ＤＳＰ…ダミー画素、Ｓａ…引き出し線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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