(57)【特許請求の範囲】
【請求項１】
入力信号に対して、第１のフィルタリング処理を行って第１の出力信号を生成する第１のフィルタと、
前記第１のフィルタの第１の時定数とは異なる第２の時定数を有し、前記第１の出力信号に対して、第２のフィルタリング処理を行って第２の出力信号を生成する第２のフィルタと、
前記第１の出力信号と第１の閾値電圧との比較に基づいて、第１のレベル信号を出力する第１の比較回路と、
前記第２の出力信号と第２の閾値電圧との比較に基づいて、第２のレベル信号を出力する第２の比較回路と、
前記第１のレベル信号と前記第２のレベル信号との論理積演算を行う論理積回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１のフィルタの前記第１の時定数は、前記第２のフィルタの前記第２の時定数よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の比較回路は、第１のヒステリシスコンパレータであり、前記第２の比較回路は、第２のヒステリシスコンパレータであって、
前記第１のヒステリシスコンパレータの第１の負側入力端子に前記第１の出力信号が入力し、前記第２のヒステリシスコンパレータの第２の負側入力端子に前記第２の出力信号が入力し、
前記第１のヒステリシスコンパレータの第１の正側入力端子に入力する第１の高電位レベル閾値電圧は、前記第２のヒステリシスコンパレータの第２の正側入力端子に入力する第２の高電位レベル閾値電圧よりも大きく、
前記第１のヒステリシスコンパレータの第１の正側入力端子に入力する第１の低電位レベル閾値電圧は、前記第２のヒステリシスコンパレータの第２の正側入力端子に入力する第２の低電位レベル閾値電圧よりも大きい、
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
直列に接続された第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子または前記第２のスイッチング素子と並列に接続された共振リアクトルおよび共振コンデンサの直列回路と、前記第１のスイッチング素子および前記第２のスイッチング素子を交互にオン／オフ制御する制御回路とを備えた電流共振型のスイッチング電源装置において、
直列に接続された前記共振リアクトルおよび前記共振コンデンサを流れる共振電流を分流し、分流された電流を第１の電圧信号に変換して出力する分流回路と、
負荷検出回路と、を備え、
前記負荷検出回路は、
前記第１の電圧信号およびＧＮＤレベルの第２の電圧信号を切り替えて第３の電圧信号を生成する切替回路と、
前記第３の電圧信号に対して、第１のフィルタリング処理を行って第１の出力信号を生成する第１のフィルタと、前記第１のフィルタの第１の時定数とは異なる第２の時定数を有し、前記第１の出力信号に対して、第２のフィルタリング処理を行って第２の出力信号を生成する第２のフィルタと、前記第１の出力信号と第１の閾値電圧との比較に基づいて、第１のレベル信号を出力する第１の比較回路と、前記第２の出力信号と第２の閾値電圧との比較に基づいて、第２のレベル信号を出力する第２の比較回路と、前記第１のレベル信号と前記第２のレベル信号との論理積演算を行ってバースト制御信号を生成する論理積回路と、を含むバースト制御信号生成回路と、
を有することを特徴とするスイッチング電源装置。
【請求項５】
前記第１のフィルタの前記第１の時定数は、前記第２のフィルタの前記第２の時定数よりも小さいことを特徴とする請求項４記載のスイッチング電源装置。
【請求項６】
前記第１の比較回路は、第１のヒステリシスコンパレータであり、前記第２の比較回路は、第２のヒステリシスコンパレータであって、
前記第１のヒステリシスコンパレータの第１の負側入力端子に前記第１の出力信号が入力し、前記第２のヒステリシスコンパレータの第２の負側入力端子に前記第２の出力信号が入力し、
前記第１のヒステリシスコンパレータの第１の正側入力端子に入力する第１の高電位レベル閾値電圧は、前記第２のヒステリシスコンパレータの第２の正側入力端子に入力する第２の高電位レベル閾値電圧よりも大きく、
前記第１のヒステリシスコンパレータの第１の正側入力端子に入力する第１の低電位レベル閾値電圧は、前記第２のヒステリシスコンパレータの第２の正側入力端子に入力する第２の低電位レベル閾値電圧よりも大きい、
ことを特徴とする請求項４記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置およびスイッチング電源装置に関する。
【背景技術】
【０００２】
電流共振型のＤＣ−ＤＣスイッチングコンバータは、高効率化・薄型化に適しているため、テレビなどの電源アダプタに広く採用されている。このようなスイッチングコンバータを備えたスイッチング電源装置は、出力電圧を一定に制御する他、軽負荷時の効率を改善するために、自動バースト制御が実施されている。
【０００３】
自動バースト制御とは、負荷が重いかまたは軽いかを表す負荷状態を検出し、負荷が軽くなると、通常動作（ノーマル動作）からスイッチングを一時休止するバースト動作に切替え、負荷が重くなるとバースト動作から通常動作に戻る制御方式である。
【０００４】
従来技術として、ハイサイドのスイッチング素子またはローサイドのスイッチング素子のオン期間に同期して共振回路に流れる電流の負荷成分を検出する技術が提案されている（特許文献１）。
【０００５】
また、出力電圧検出回路の検出信号のレベルに基づき、軽負荷時には、直流電源に対して直列に接続された第１のスイッチング素子または第２のスイッチング素子のどちらか一方のオン幅を非軽負荷時よりも短縮する技術が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１７０２１８号公報
【特許文献２】特開２００６−２０４０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来のスイッチング電源装置の回路構成では、負荷が急変した場合に（軽負荷から重負荷への急変時）、すみやかにバースト動作が解除されず、出力電圧に大きなアンダーシュートが生じてしまうという問題があった。アンダーシュートが大きいと、不要な電磁放射ノイズが大きくなったり、最悪の場合、素子が破壊されたりするおそれがある。
【０００８】
本発明はこのような点に鑑みてなされたものであり、負荷急変からバースト動作解除までに要する時間の短縮化を図った半導体装置およびスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記の課題を解決するために、１つの案では、半導体装置が提供される。半導体装置は、第１のフィルタ、第２のフィルタ、第１の比較回路、第２の比較回路および論理積回路を有する。
【００１０】
第１のフィルタは、入力信号に対して、第１のフィルタリング処理を行って第１の出力信号を生成する。第２のフィルタは、第１のフィルタの第１の時定数とは異なる第２の時定数を有し、第１の出力信号に対して、第２のフィルタリング処理を行って第２の出力信号を生成する。第１の比較回路は、第１の出力信号と第１の閾値電圧との比較に基づいて、第１のレベル信号を出力する。第２の比較回路は、第２の出力信号と第２の閾値電圧との比較に基づいて、第２のレベル信号を出力する。論理積回路は、第１のレベル信号と第２のレベル信号との論理積演算を行う。
【００１１】
さらに、１つの案では、スイッチング電源装置が提供される。スイッチング電源装置は、直列に接続された第１のスイッチング素子および第２のスイッチング素子と、第１のスイッチング素子または第２のスイッチング素子と並列に接続された共振リアクトルおよび共振コンデンサの直列回路と、第１のスイッチング素子および第２のスイッチング素子を交互にオン／オフ制御する制御回路とを備える。
【００１２】
このスイッチング電源装置は、直列に接続された共振リアクトルおよび共振コンデンサを流れる共振電流を分流し、分流された電流を第１の電圧信号に変換して出力する分流回路と、負荷検出回路と、を備え、負荷検出回路は、第１の電圧信号およびＧＮＤレベルの第２の電圧信号を切り替えて第３の電圧信号を生成する切替回路と、第３の電圧信号を入力信号として、上記の半導体装置に基づく機能と同様の機能を実行するバースト制御信号生成回路とを含む。
【発明の効果】
【００１３】
負荷急変からバースト動作解除までに要する時間の短縮化が可能になる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）半導体装置の構成例を示す図である。（ｂ）は半導体装置の具体的な回路構成例を示す図である。
【図２】スイッチング電源装置の構成例を示す図である。
【図３】制御ＩＣの構成例を示す図である。
【図４】負荷検出回路の構成例を示す図である。
【図５】通常動作時のタイミングチャートを示す図である。
【図６】バースト動作時のタイミングチャートを示す図である。
【図７】自動バースト制御信号生成回路の構成例を示す図である。
【図８】出力電圧にアンダーシュートが生じる場合のタイミングチャートを示す図である。
【図９】本発明の自動バースト制御信号生成回路の構成例を示す図である。
【図１０】出力電圧のアンダーシュートが改善された場合のタイミングチャートを示す図である。
【図１１】変形例のスイッチング電源装置を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。また、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いて説明することがある。
【００１６】
図１（ａ）は半導体装置の構成例を示す図である。半導体装置１は、フィルタ１ａ（第１のフィルタ）、フィルタ１ｂ（第２のフィルタ）、比較回路１ｃ（第１の比較回路）、比較回路１ｄ（第２の比較回路）および論理積回路１ｅを有する。
【００１７】
フィルタ１ａは、入力信号ｖ０に対して、第１のフィルタリング処理を行って出力信号ｖ１（第１の出力信号）を生成する。フィルタ１ｂは、フィルタ１ａの第１の時定数とは異なる第２の時定数を有し、出力信号ｖ１に対して、第２のフィルタリング処理を行って出力信号ｖ２（第２の出力信号）を生成する。
【００１８】
比較回路１ｃは、出力信号ｖ１と閾値電圧Ｖｒｅｆ１（第１の閾値電圧）との比較に基づいて、レベル信号Ｌｖ１（第１のレベル信号）を出力する。比較回路１ｄは、出力信号ｖ２と閾値電圧Ｖｒｅｆ２（第２の閾値電圧）との比較に基づいて、レベル信号Ｌｖ２（第２のレベル信号）を出力する。論理積回路１ｅは、レベル信号Ｌｖ１と、レベル信号Ｌｖ２との論理積演算を行う。
【００１９】
図１（ｂ）は半導体装置の具体的な回路構成例を示す図である。半導体装置１−１は、ヒステリシスコンパレータｃｏｍｐ１、ｃｏｍｐ２、抵抗Ｒａ、Ｒｂ、コンデンサＣａ、Ｃｂおよび論理積回路１ｅを備える。
【００２０】
抵抗ＲａとコンデンサＣａによってフィルタ１ａが構成され、抵抗ＲｂとコンデンサＣｂによってフィルタ１ｂが構成されている。また、ヒステリシスコンパレータｃｏｍｐ１は、比較回路１ｃに対応し、ヒステリシスコンパレータｃｏｍｐ２は、比較回路１ｄに対応する。
【００２１】
抵抗Ｒａの一端は、入力端子に接続し、抵抗Ｒａの他端は、コンデンサＣａの一端、ヒステリシスコンパレータｃｏｍｐ１の負側入力端子および抵抗Ｒｂの一端に接続する。抵抗Ｒｂの他端は、コンデンサＣｂの一端と、ヒステリシスコンパレータｃｏｍｐ２の負側入力端子と接続する。コンデンサＣａ、Ｃｂの各他端は、グランド（以下、ＧＮＤと表記）に接続する。
【００２２】
ヒステリシスコンパレータｃｏｍｐ１の正側入力端子には、閾値電圧Ｖｒｅｆ１が入力し、ヒステリシスコンパレータｃｏｍｐ２の正側入力端子には、閾値電圧Ｖｒｅｆ２が入力する。ヒステリシスコンパレータｃｏｍｐ１の出力端子と、ヒステリシスコンパレータｃｏｍｐ２の出力端子は、論理積回路１ｅの入力端に接続し、論理積回路１ｅの出力端は、出力端子に接続する。
【００２３】
次に上記の半導体装置が適用されるスイッチング電源装置について説明する。図２はスイッチング電源装置の構成例を示す図である。スイッチング電源装置１０において、入力端子１０ｐ、１０ｎに入力コンデンサＣ１が接続されており、例えば、力率改善回路によって生成された高圧で一定の直流入力電圧Ｖｉを受けている。
【００２４】
入力端子１０ｐ、１０ｎには、ハイサイドのスイッチング素子Ｑ１（第１のスイッチング素子）とローサイドのスイッチング素子Ｑ２（第２のスイッチング素子）との直列回路が接続され、ハーフブリッジ回路を構成している。スイッチング素子Ｑ１、Ｑ２は、図示の例では、ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用している。
【００２５】
スイッチング素子Ｑ１、Ｑ２の共通の接続点は、トランスＴ１（共振リアクトル）の一次巻線Ｐ１の一端に接続され、一次巻線Ｐ１の他端は、共振コンデンサＣ５を介してＧＮＤに接続されている。
【００２６】
ここで、トランスＴ１の一次巻線Ｐ１と二次巻線Ｓ１、Ｓ２の間にあるリーケージインダクタンス成分および共振コンデンサＣ５は、共振回路を構成している。なお、リーケージインダクタンスを用いず、共振コンデンサＣ５にトランスＴ１を構成するインダクタンスとは別のインダクタンスを直列に接続して、当該インダクタンスを共振回路の共振リアクタンスとするようにしてもよい。
【００２７】
トランスＴ１の二次巻線Ｓ１の一端は、ダイオードＤ３のアノード端子に接続され、二次巻線Ｓ２の一端は、ダイオードＤ４のアノード端子に接続されている。ダイオードＤ３、Ｄ４のカソード端子は、出力コンデンサＣ６の正極端子および出力端子１１ｐに接続されている。
【００２８】
出力コンデンサＣ６の負極端子は、二次巻線Ｓ１、Ｓ２の共通の接続点および出力端子１１ｎに接続されている。二次巻線Ｓ１、Ｓ２、ダイオードＤ３、Ｄ４および出力コンデンサＣ６は、二次巻線Ｓ１、Ｓ２に生起された交流電圧を整流・平滑して直流電圧に変換する回路を構成し、スイッチング電源装置の出力回路を構成している。
【００２９】
出力コンデンサＣ６の正極端子は、抵抗Ｒ８を介してフォトカプラＰＣ１の発光ダイオードのアノード端子に接続され、発光ダイオードのカソード端子は、シャントレギュレータＳＲ１のカソード端子に接続されている。
【００３０】
発光ダイオードのアノード端子およびカソード端子には、抵抗Ｒ６が並列に接続されている。シャントレギュレータＳＲ１のアノード端子は、出力端子１１ｎに接続されている。
【００３１】
シャントレギュレータＳＲ１は、出力コンデンサＣ６の正極端子と負極端子との間に直列接続された抵抗Ｒ９、Ｒ１０の接続点に接続されたリファレンス端子を有している。
シャントレギュレータＳＲ１は、リファレンス端子とカソード端子との間に、抵抗Ｒ７およびコンデンサＣ７の直列回路が接続されている。このシャントレギュレータＳＲ１は、出力電圧Ｖｏ（出力コンデンサＣ６の両端電圧）を分圧した電位と内蔵の基準電圧の差に応じた電流を発光ダイオードに流すものである。
【００３２】
フォトカプラＰＣ１のフォトトランジスタは、そのコレクタ端子が制御ＩＣ２０（制御回路）のＦＢ端子に接続され、エミッタ端子がＧＮＤに接続され、コレクタ端子およびエミッタ端子には、コンデンサＣ２が並列に接続されている。
【００３３】
制御ＩＣ２０は、入力コンデンサＣ１の正極端子に接続されたＶＨ端子、ＧＮＤに接続されたＧＮＤ端子を有している。制御ＩＣ２０は、また、抵抗Ｒ１を介してスイッチング素子Ｑ１のゲート端子に接続されたＨＯ端子、抵抗Ｒ２を介してスイッチング素子Ｑ２のゲート端子に接続されたＬＯ端子、さらには、ＶＢ端子、ＶＳ端子、ＣＡ端子、ＩＳ端子およびＶＣＣ端子を有している。
【００３４】
ＶＢ端子とＶＳ端子との間には、コンデンサＣ４が接続され、ＶＳ端子は、スイッチング素子Ｑ１、Ｑ２の共通の接続点に接続されている。ＣＡ端子には、コンデンサＣｃａの一端が接続され、コンデンサＣｃａの他端は、ＧＮＤに接続されている。ＩＳ端子は、共振コンデンサＣ５に並列に接続されたコンデンサＣｓおよび抵抗Ｒｓの直列回路の共通接続点に接続されている。
【００３５】
ＶＣＣ端子は、コンデンサＣ３の正極端子に接続され、コンデンサＣ３の負極端子はＧＮＤに接続されている。ＶＣＣ端子は、また、ダイオードＤ２のアノード端子に接続され、このダイオードＤ２のカソード端子はＶＢ端子に接続されている。
【００３６】
なお、ＶＣＣ端子は、図面を簡単にするために図示はしないが、トランスＴ１が備える補助巻線にダイオードを介して接続され、このスイッチング電源装置が起動した後は、その補助巻線に生起された電圧を制御ＩＣ２０の電源として利用している。
【００３７】
ここで、共振コンデンサＣ５に並列に接続されたコンデンサＣｓおよび抵抗Ｒｓの直列回路は、共振電流を分流する分流回路であり、この分流回路で分流された電流は、電流検出用の抵抗Ｒｓにより電圧信号に変換されて制御ＩＣ２０のＩＳ端子に入力される。
【００３８】
共振コンデンサＣ５およびコンデンサＣｓに流れる共振電流は、実質的に同一の波形を有し、その最大振幅は、共振コンデンサＣ５およびコンデンサＣｓの容量比で決まる。コンデンサＣｓの容量を共振コンデンサＣ５の容量よりも小さくすると、極めて小さな電流が電流検出用の抵抗Ｒｓに流れるだけであって、電流検出のための消費電力を無視できる程度に小さくすることができる。
【００３９】
図３は制御ＩＣの構成例を示す図である。制御ＩＣ２０は、起動回路２１、発振回路２２、制御回路２３、ハイサイドドライブ回路２４、ローサイドドライブ回路２５および負荷検出回路２６を含む。
【００４０】
起動回路２１の入力端子は、ＶＨ端子に接続され、起動回路２１の出力端子は、ＶＣＣ端子に接続されている。ＦＢ端子には、発振回路２２の入力端子が接続され、発振回路２２の出力端子は、制御回路２３に接続されている。なお、ＦＢ端子は図示しない抵抗を介して図示しない基準電圧にプルアップされている。
【００４１】
制御回路２３のハイサイド出力端子は、ハイサイドドライブ回路２４の入力端子に接続され、制御回路２３のローサイド出力端子は、ローサイドドライブ回路２５の入力端子に接続されている。
【００４２】
ハイサイドドライブ回路２４の出力端子は、ＨＯ端子に接続され、ローサイドドライブ回路２５の出力端子は、ＬＯ端子に接続されている。ハイサイドドライブ回路２４は、ハイサイドの電源用のＶＢ端子およびハイサイドの基準電位となるＶＳ端子に接続されている。
【００４３】
ＶＳ端子は、制御回路２３に接続されて信号ＶＳを供給するようにしている。ＣＡ端子は、制御回路２３および負荷検出回路２６に接続されている。負荷検出回路２６は、ＩＳ端子に接続され、さらに、制御回路２３から信号ｓｗ＿ｃｔｒｌを受けるように接続されている。
【００４４】
図４は負荷検出回路の構成例を示す図である。負荷検出回路２６は、直列に接続されたスイッチｓｗ１、ｓｗ２を有し、スイッチｓｗ１の一方の端子は、制御回路２３のＩＳ端子に接続され、スイッチｓｗ２の一方の端子は、制御回路２３のＧＮＤ端子に接続されている。
【００４５】
ＩＳ端子は、コンデンサＣｓおよび抵抗Ｒｓを含む分流回路２８に接続され、共振電流を電圧信号に変換した信号ＩＳを入力する。スイッチｓｗ１、ｓｗ２の共通の接続点であるポイントＡは、抵抗Ｒｆを介して制御回路２３のＣＡ端子に接続されている。
【００４６】
ＣＡ端子には、コンデンサＣｃａが接続されており、抵抗ＲｆおよびコンデンサＣｃａを含む平均化回路２９がポイントＡの電圧信号Ａを平均化している。スイッチｓｗ１は、その制御端子が制御回路２３から信号ｓｗ＿ｃｔｒｌを受けるｓｗ＿ｃｔｒｌ端子に接続され、スイッチｓｗ２は、その制御端子がインバータ回路２７を介してｓｗ＿ｃｔｒｌ端子に接続されている。
【００４７】
ここで、スイッチｓｗ１、ｓｗ２およびインバータ回路２７は、切替回路３０を構成し、信号ＩＳなどを利用して入力電流に比例した電圧信号ＡをポイントＡに生成する。
次にスイッチング電源装置１０の動作について説明する。制御ＩＣ２０がスイッチング制御を開始する前では、直流入力電圧Ｖｉを受ける制御ＩＣ２０の起動回路２１が起動電流をコンデンサＣ３に供給してコンデンサＣ３を充電することにより、電圧ＶＣＣをＶＣＣ端子およびローサイドドライブ回路２５に供給する。制御ＩＣ２０がスイッチング制御を開始したら、電圧ＶＣＣは、トランスＴ１が備える補助巻線から供給される。
【００４８】
制御ＩＣ２０は、トランスＴ１の二次巻線Ｓ１、Ｓ２の側における出力回路の出力電圧Ｖｏに基づいて出力電圧Ｖｏが所定の値に保持されるようにスイッチング素子Ｑ１およびスイッチング素子Ｑ２を交互にオン／オフさせるように制御する。そのために、シャントレギュレータＳＲ１は、出力電圧Ｖｏを検出して所定の値からの誤差に相当する電流を出力し、その誤差電流は、フォトカプラＰＣ１により制御ＩＣ２０のＦＢ端子に帰還される。
【００４９】
制御ＩＣ２０では、ＦＢ端子の信号ＦＢに応じて発振回路２２が発振周波数を調整し、制御回路２３がスイッチング素子Ｑ１、Ｑ２を交互にオン／オフさせる信号をハイサイドドライブ回路２４およびローサイドドライブ回路２５に供給する。
【００５０】
これにより、スイッチング素子Ｑ１、Ｑ２がオン／オフ制御されて、共振コンデンサＣ５への充放電期間が変化され、トランスＴ１の二次側に誘導される電力量が調整され、出力電圧Ｖｏが所定の値に制御される。
【００５１】
ここで、スイッチング素子Ｑ１がオンのときに直流入力電圧Ｖｉから供給される電流は、共振コンデンサＣ５およびコンデンサＣｓに流れる電流に等しい。一方、スイッチング素子Ｑ１がオフしているときは当然直流入力電圧Ｖｉから供給される電流はゼロである。しかし、このときも共振コンデンサＣ５およびコンデンサＣｓには共振電流が流れているので、この期間はこの共振電流を入力電流として検出してはならず、正しい入力電流、すなわちゼロを検出するようにしなければならない。
【００５２】
負荷検出回路２６では、まず、分流回路２８によって共振電流が検出される。この分流による検出は、共振電流本体の流れる経路に電流検出用の抵抗を挿入する必要がなく、損失がほとんど発生しないために、高効率動作を可能にしている。分流回路２８によって検出された共振電流は、抵抗Ｒｓによって電圧の信号ＩＳに変換され、ＩＳ端子に入力される。
【００５３】
この信号ＩＳは、切替回路３０に入力される。切替回路３０は、また、ＧＮＤレベルの信号も入力されており、スイッチング素子Ｑ１がオフしているときも入力電流に比例した電圧信号Ａが得られるようにしている。
【００５４】
この切替回路３０は、制御回路２３からの信号ｓｗ＿ｃｔｒｌによって信号の切り替え制御をしている。信号ｓｗ＿ｃｔｒｌは、本実施の形態では、制御回路２３において、ハイサイドの基準電位となる信号ＶＳに基づいて生成される。
【００５５】
図５は通常動作時のタイミングチャートを示す図である。信号ＶＳは、スイッチング素子Ｑ１のオン／オフ周期と同じ周期を有している。なお、スイッチング素子Ｑ１を駆動する信号ＨＯは、デッドタイムの分だけ、信号ＶＳよりも遅く立ち上がり、信号ＶＳよりも早く立ち下がっている。
【００５６】
制御回路２３は、この信号ＶＳを信号ｓｗ＿ｃｔｒｌとして切替回路３０に供給している。信号ＶＳは、その立ち上がりから立ち下がりまでの間、ハイ（Ｈ）レベルとなり、立ち下がりから立ち上がりまでの間は、ロー（Ｌ）レベルとなる。
【００５７】
切替回路３０は、信号ｓｗ＿ｃｔｒｌが立ち上がりから立ち下がりまでのＨレベルの間、スイッチｓｗ１をオンにし、このとき、スイッチｓｗ２は、インバータ回路２７によって信号ｓｗ＿ｃｔｒｌの論理が反転されるので、オフである。また、信号ｓｗ＿ｃｔｒｌが立ち下がりから立ち上がりまでのＬレベルの間、スイッチｓｗ１は、オフ制御され、スイッチｓｗ２は、オン制御される。
【００５８】
これにより、信号ｓｗ＿ｃｔｒｌがＨレベルの間、ポイントＡには、信号ＩＳ、すなわち、入力電流であるハイサイドのスイッチング素子Ｑ１を流れる電流Ｉ＿Ｑ１に比例した電圧（第１の電圧信号）が印加される。
【００５９】
一方、信号ｓｗ＿ｃｔｒｌがＬレベルのときは、スイッチｓｗ１がオフ、スイッチｓｗ２がオンになるので、切替回路３０には、入力電流がゼロであることを示すＧＮＤレベルの信号（第２の電圧信号）が印加されることになる。
【００６０】
これにより、ポイントＡは、ＧＮＤレベルの電圧信号Ａ（第３の電圧信号）に切り替えられる。信号ｓｗ＿ｃｔｒｌで切り替えられたポイントＡの電圧信号Ａ（第３の電圧信号）は、平均化回路２９によって平均化され、ＣＡ端子には、入力電流の平均値に比例した電圧信号ＶＣＡが生成される。
【００６１】
以上のように、負荷検出回路２６は、ハイサイドのスイッチング素子Ｑ１がオンしたときに流れる電流Ｉ＿Ｑ１に比例した第１の信号と、スイッチング素子Ｑ１がオフしたときの入力電流ゼロを示すＧＮＤレベルの第２の信号とを平均化回路２９で平均化している。
【００６２】
平均化回路２９による平均化にスイッチング素子Ｑ１がオフしたときのＧＮＤレベルを追加したことにより、スイッチング電源装置の入力電流の平均値、すなわち、スイッチング電源装置の負荷状態を正確に検出することができるようになる。
【００６３】
このようにして検出された入力電流の平均値は、負荷状態を表す信号としてＣＡ端子から制御回路２３に供給される。制御回路２３では、電圧信号ＶＣＡを受けて、例えば、軽い負荷状態であると認識した場合、バースト動作に切り替えるなどの判断などに利用される。
【００６４】
図６はバースト動作時のタイミングチャートを示す図である。スイッチング電源装置がバースト動作をしているときには、ポイントＡは、バースト動作の間、強制的にＧＮＤレベルになる。したがって、負荷検出回路２６は、バースト動作の間のＧＮＤレベルをも考慮してスイッチング電源装置の入力電流の平均値を検出していることになるので、このスイッチング電源装置は、バースト制御に対応したものとなる。
【００６５】
次に本発明が解決すべき課題について説明する。図７は自動バースト制御信号生成回路の構成例を示す図である。図７に示す回路は、負荷急変時（軽負荷から重負荷への急変時）に、出力電圧のアンダーシュートが大きくなってしまう回路構成を示している。
【００６６】
自動バースト制御信号生成回路４０は、ヒステリシスコンパレータｃｏｍｐ２を含み、ヒステリシスコンパレータｃｏｍｐ２の負側入力端子は、ＣＡ端子に接続し、ヒステリシスコンパレータｃｏｍｐ２の正側入力端子は、基準電圧Ｖｒｅｆ２Ｈ／Ｖｒｅｆ２Ｌが印加される。
【００６７】
自動バースト制御信号生成回路４０は、入力電流の平均値に比例した電圧信号ＶＣＡを利用して、自動バースト制御信号（Burst signal）ｓ０を生成する。電圧信号ＶＣＡが基準電圧Ｖｒｅｆ２Ｌより小さい場合、および電圧信号ＶＣＡが基準電圧Ｖｒｅｆ２Ｌより小さい値から基準電圧Ｖｒｅｆ２Ｈへ到達するまでの間は、自動バースト制御信号ｓ０は、Ｈレベルになり、バースト動作となる。
【００６８】
また、電圧信号ＶＣＡが基準電圧Ｖｒｅｆ２Ｈより大きい場合、および電圧信号ＶＣＡが基準電圧Ｖｒｅｆ２Ｈより大きい値から基準電圧Ｖｒｅｆ２Ｌへ到達するまでの間は、自動バースト制御信号ｓ０は、Ｌレベルになり、通常動作となる。
【００６９】
図８は出力電圧にアンダーシュートが生じる場合のタイミングチャートを示す図である。スイッチング電源装置の出力電圧Ｖｏ、出力電流Ｉｏおよび電圧信号ＶＣＡの変化を示している。
【００７０】
平均化回路２９内のコンデンサＣｃａおよび抵抗Ｒｆから構成されるフィルタの時定数は大きく設定されている（安定的な電圧信号ＶＣＡを作るため、コンデンサＣｃａおよび抵抗Ｒｆから構成されるフィルタの時定数は、例えば、１０ｍｓに設定されている）。このために、負荷急変からバースト動作解除までに要する時間が長く、負荷が急に重くなってもバースト動作がすぐに解除されない。このため、電圧信号ＶＣＡが、バースト動作が解除する電圧に達するまでの間、出力電圧Ｖｏのアンダーシュートが大きくなってしまう。
【００７１】
このように、図７に示すような自動バースト制御信号生成回路４０では、負荷急変からバースト動作解除までに要する時間が長く、このため負荷急変時には、出力電圧Ｖｏのアンダーシュートが大きくなるという問題がある。
【００７２】
次に負荷急変からバースト動作解除までに要する時間を短縮化して、出力電圧のアンダーシュートを低減する本発明の自動バースト制御信号生成回路について説明する。
図９は本発明の自動バースト制御信号生成回路の構成例を示す図である。自動バースト制御信号生成回路４０ａは、ヒステリシスコンパレータｃｏｍｐ１、ｃｏｍｐ２、論理積回路１ｅ、抵抗Ｒｆ、ＲａおよびコンデンサＣｃａ、Ｃａを含む。なお、抵抗Ｒｆは、図１に示す抵抗Ｒｂに対応し、コンデンサＣｃａは、図１に示すコンデンサＣｂに対応する。自動バースト制御信号生成回路４０ａは、図７に示した自動バースト制御信号生成回路４０に対して、新たに、ヒステリシスコンパレータｃｏｍｐ１、論理積回路１ｅ、抵抗ＲａおよびコンデンサＣａが追加されているものである。
【００７３】
追加素子の接続関係において、抵抗Ｒａの一端は、ポイントＡに接続し、抵抗Ｒａの他端は、コンデンサＣａの一端、ヒステリシスコンパレータｃｏｍｐ１の負側入力端子および抵抗Ｒｆの一端に接続する。コンデンサＣａの他端はＧＮＤに接続し、ヒステリシスコンパレータｃｏｍｐ１の正側入力端子には、基準電圧Ｖｒｅｆ１Ｈ／Ｖｒｅｆ１Ｌが入力される。
【００７４】
また、ヒステリシスコンパレータｃｏｍｐ１の出力端子と、ヒステリシスコンパレータｃｏｍｐ２の出力端子は、論理積回路１ｅの入力端に接続し、論理積回路１ｅの出力端からは、自動バースト制御信号（Burst signal）ｓ０が出力される。
【００７５】
図１０は出力電圧のアンダーシュートが改善された場合のタイミングチャートを示す図である。スイッチング電源装置の出力電圧Ｖｏ、出力電流Ｉｏ、電圧信号ＶＣＡおよびポイントＣＡｓの電圧信号ＶＣＡｓの変化を示している。
【００７６】
自動バースト制御信号生成回路４０ａでは、コンデンサＣｃａおよび抵抗Ｒｆから構成されるフィルタの時定数よりも小さな時定数を持つ、コンデンサＣａおよび抵抗Ｒａから構成されるフィルタを追加することで、負荷変動を速やかに検出する。このフィルタの時定数は例えば、１００μｓ（例えば、抵抗Ｒａ＝１ＭΩ、コンデンサＣａ＝１００ｐＦ）とする。
【００７７】
なお、ヒステリシスコンパレータｃｏｍｐ１の基準電圧Ｖｒｅｆ１Ｈ／Ｖｒｅｆ１Ｌと、ヒステリシスコンパレータｃｏｍｐ２の基準電圧Ｖｒｅｆ２Ｈ／Ｖｒｅｆ２Ｌとの関係は、Ｖｒｅｆ２Ｈ＞Ｖｒｅｆ１Ｈ、Ｖｒｅｆ２Ｌ＞Ｖｒｅｆ１Ｌになる。
【００７８】
ここで、図７に示す回路では、時定数が大きなフィルタから自動バースト制御信号ｓ０を生成していた。これに対して、本発明では、図９に示すように、元々の時定数が大きなフィルタに対して、時定数の小さなフィルタを付加し、２つのフィルタの出力信号の論理積をとって自動バースト制御信号ｓ０を生成する構成とした。
【００７９】
このような、図９に示す自動バースト制御信号生成回路４０ａの回路構成にすることで、負荷急変からバースト動作解除までに要する時間の短縮化が可能になる。よって、負荷が急に重くなった場合においても、すみやかにバースト動作が解除できるので、出力電圧のアンダーシュートを低減することが可能になる。
【００８０】
次にスイッチング電源装置の変形例について説明する。図１１は変形例のスイッチング電源装置を示す回路図である。なお、図１１において、図２および図９に示した構成要素と同じまたは均等の構成要素については、同じ符号を付して詳細な説明は適宜省略する。
【００８１】
信号ｓｗ＿ｃｔｒｌは、スイッチｓｗ１の制御端子に印加され、インバータ回路２７を介してスイッチｓｗ２の制御端子に印加される。スイッチｓｗ１の一方の端子およびスイッチｓｗ２の一方の端子は、レベルシフト回路３１を介して制御ＩＣ２０のＩＳ端子およびＧＮＤ端子にそれぞれ接続されている。
【００８２】
このレベルシフト回路３１は、直列接続された抵抗Ｒｓ１、Ｒｓ２を有し、抵抗Ｒｓ１の一端は電源のＶＤＤ端子に接続され、抵抗Ｒｓ２の他端はＩＳ端子に接続され、抵抗Ｒｓ１、Ｒｓ２の共通の接続点は、切替回路３０のスイッチｓｗ１に接続されている。また、レベルシフト回路３１は、直列接続された抵抗Ｒ１１、Ｒ１２を有し、抵抗Ｒ１１の一端は電源のＶＤＤ端子に接続され、抵抗Ｒ１２の他端はＧＮＤ端子に接続され、抵抗Ｒ１１、Ｒ１２の共通の接続点は、切替回路３０のスイッチｓｗ２に接続されている。
【００８３】
レベルシフト回路３１は、分流された電流Ｉｓを表す信号ＩＳおよびＧＮＤレベルをそれぞれプラス側にレベルシフトする機能を有している。すなわち、共振リアクトルおよび共振コンデンサＣ５による共振回路が共振することによって制御ＩＣ２０のＩＳ端子に印加される信号ＩＳは、ＧＮＤレベルを基準にプラスおよびマイナス方向に振幅が振れている。
【００８４】
レベルシフト回路３１は、そのマイナス方向の振れの分だけ、ＩＳ端子およびＧＮＤ端子の電位をプラス側にレベルシフトさせるものである。これにより、ＩＳ端子およびＧＮＤ端子の端子間電圧を±Ｖｉｓ／２とした場合、切替回路３０のスイッチｓｗ１、ｓｗ２に入力される信号ＩＳの振幅は、±Ｖｉｓ／２から＋Ｖｉｓにシフトされることになる。つまり、スイッチｓｗ１、ｓｗ２には、マイナスの電位が印加されることがなくなる。
【００８５】
切替回路３０のスイッチｓｗ１、ｓｗ２の共通接続点は、抵抗Ｒｆ１の一端に接続され、抵抗Ｒｆ１の他端は、コンデンサＣｆ１の一端および増幅器（オペアンプ）Ａｍｐ１の非反転入力に接続されている。コンデンサＣｆ１の他端は、ＧＮＤ（ＧＮＤ端子）に接続されている。
【００８６】
ここで、抵抗Ｒｆ１およびコンデンサＣｆ１は、制御ＩＣ２０の中に形成されるため、時定数の小さなフィルタを構成し、切替回路３０の出力電圧を平均化するというよりは、切替回路３０のスイッチｓｗ１、ｓｗ２によるノイズを低減する機能を有する。
【００８７】
増幅器Ａｍｐ１は、その反転入力と出力とを接続してボルテージフォロアを構成している。一方、切替回路３０のスイッチｓｗ２とレベルシフト回路３１の共通接続点は、増幅器（オペアンプ）Ａｍｐ２の非反転入力に接続されている。この増幅器Ａｍｐ２は、その反転入力と出力とを接続してボルテージフォロアを構成している。
【００８８】
増幅器Ａｍｐ１の出力は、抵抗Ｒａ１１の一端に接続され、抵抗Ｒａ１１の他端は、抵抗Ｒａ１２の一端と増幅器（オペアンプ）Ａｍｐ３の非反転入力とに接続されている。抵抗Ｒａ１２の他端は、ＧＮＤに接続されている。また、増幅器Ａｍｐ２の出力は、抵抗Ｒａ２１の一端に接続され、抵抗Ｒａ２１の他端は、増幅器Ａｍｐ３の反転入力に接続されている。増幅器Ａｍｐ３の反転入力は、抵抗Ｒａ２２を介して増幅器Ａｍｐ３の出力に接続されている。これにより、増幅器Ａｍｐ３は、増幅器Ａｍｐ１の出力電圧と増幅器Ａｍｐ２の出力電圧との電位差を増幅する差動増幅回路を構成している。ここで、増幅器Ａｍｐ１の出力電圧をＶＡ、増幅器Ａｍｐ２の出力電圧をＶＢ、Ｒａ１１＝Ｒａ２１、Ｒａ１２＝Ｒａ２２とすると、この差動増幅回路の出力電圧ＶＣは、ＶＣ＝（ＶＡ−ＶＢ）・Ｋ
となる。ただし、Ｋは増幅率であって、Ｋ＝Ｒａ１２／Ｒａ１１＝Ｒａ２２／Ｒａ２１である。
【００８９】
増幅器Ａｍｐ３の出力は、増幅器（オペアンプ）Ａｍｐ４の非反転入力およびヒステリシスコンパレータｃｏｍｐ１の負側入力端子に接続されている。増幅器Ａｍｐ４は、その反転入力と出力とを接続してボルテージフォロアを構成している。増幅器Ａｍｐ４の出力は、抵抗Ｒｆ２を介して制御ＩＣ２０のＣＡ端子に接続されている。
【００９０】
また、ＣＡ端子には、ヒステリシスコンパレータｃｏｍｐ２の負側入力端子が接続され、さらに信号ＩＳの第１の信号およびＧＮＤレベルの第２の信号を合成した信号を平均化するコンデンサＣｃａの一端が接続され、コンデンサＣｃａの他端は、ＧＮＤに接続されている。この制御ＩＣ２０に外付けで接続されたコンデンサＣｃａには、また、抵抗Ｒｃａが並列に接続されている。
【００９１】
このような構成において、信号ＩＳおよびＧＮＤレベルは、レベルシフト回路３１によってそれぞれレベルシフトされる。これらの信号は、レベルシフトされたまま切替回路３０を通過した後、差動増幅回路でレベルシフトがキャンセルされ、抵抗Ｒｆ２およびコンデンサＣｃａにより平均化される。差動増幅回路は、また、増幅器Ａｍｐ１、Ａｍｐ２の出力電圧の電位差（ＶＡ−ＶＢ）を増幅することができるので、レベルの小さな信号ＩＳに基づく信号を大きくすることができ、これによって負荷状態の検出を容易にしている。
【００９２】
また、このスイッチング電源装置は、図９、図１０に示した自動バースト制御信号生成機能を実現するので、負荷急変からバースト動作解除までに要する時間の短縮化が可能になり、出力電圧のアンダーシュートを低減することが可能になる。
【００９３】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
【符号の説明】
【００９４】
１、１−１  半導体装置
１ａ  第１のフィルタ
１ｂ  第２のフィルタ
１ｃ  第１の比較回路
１ｄ  第２の比較回路
１ｅ  論理積回路
ｖ０  入力信号
ｖ１  第１の出力信号
ｖ２  第２の出力信号
Ｌｖ１  第１のレベル信号
Ｌｖ２  第２のレベル信号
Ｖｒｅｆ１  第１の閾値電圧
Ｖｒｅｆ２  第２の閾値電圧
Ｒａ、Ｒｂ  抵抗
Ｃａ、Ｃｂ  コンデンサ
ｃｏｍｐ１、ｃｏｍｐ２  ヒステリシスコンパレータ
【図１】
0006607049.tif 000002
【図２】
0006607049.tif 000003
【図３】
0006607049.tif 000004
【図４】
0006607049.tif 000005
【図５】
0006607049.tif 000006
【図６】
0006607049.tif 000007
【図７】
0006607049.tif 000008
【図８】
0006607049.tif 000009
【図９】
0006607049.tif 000010
【図１０】
0006607049.tif 000011
【図１１】
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