(57)【特許請求の範囲】
【請求項１】
それぞれが第１方向に並ぶ複数のＩ／Ｏセルを備えた、２列以上のＩ／Ｏセル列と、
複数の外部接続パッドと、
前記２列以上のＩ／Ｏセル列にそれぞれ含まれた、電源電位を供給するためのＩ／Ｏセル、または、接地電位を供給するためのＩ／Ｏセルである第１Ｉ／Ｏセルを、互いに接続する電源共有配線とを備え、
前記電源共有配線によって互いに接続された前記第１Ｉ／Ｏセルは、前記第１方向において重なりを有する位置に配置されており、
前記電源共有配線は、前記第１方向と垂直をなす第２方向に延びる配線であり、かつ、前記複数の外部接続パッドのうち、前記第１方向において最も近い位置にある第１パッドに接続されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１Ｉ／Ｏセルは、前記第１方向において、同一サイズであり、かつ、同じ位置に配置されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記２列以上のＩ／Ｏセル列のうちの少なくとも１列は、当該半導体集積回路装置の周辺部全体に、環状に、配置されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記電源共有配線は、前記複数の外部接続パッドのうち、前記第１パッドを含む２以上のパッドに接続されている
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記電源共有配線は、平面視において、前記第１パッドと重なりを有している
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、コア領域とＩ／Ｏ領域とが形成された半導体集積回路装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（Ｉ／Ｏセル）を一重に並べて配置すると、Ｉ／Ｏセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。【０００３】
特許文献１では、Ｉ／Ｏセルを周囲に多重に配置した半導体集積回路の構成が開示されている。この構成によって、Ｉ／Ｏセルによって半導体集積回路の面積が律束されることを回避している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２１９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されたようなＩ／Ｏセルを多重に配置した構成では、Ｉ／Ｏセル列のそれぞれにおいてリング状の電源配線が設けられており、この電源配線に外部接続パッドから電源が供給される。このため、Ｉ／Ｏセル列のそれぞれについて、十分な電源供給能力およびＥＳＤ(Electrostatic discharge)保護能力を保証する必要がある。このことは、各Ｉ／Ｏセル列において電源供給用Ｉ／Ｏセルを増やすことによって対処可能であるが、この場合には、半導体集積回路の面積がさらに増加してしまうという問題が起こる。【０００６】
本開示は、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセルに対する電源供給能力およびＥＳＤ保護能力を十分に確保可能な構成を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様では、半導体集積回路装置は、それぞれが第１方向に並ぶ複数のＩ／Ｏセルを備えた、２列以上のＩ／Ｏセル列と、複数の外部接続パッドと、前記２列以上のＩ／Ｏセル列にそれぞれ含まれた、電源電位を供給するためのＩ／Ｏセル、または、接地電位を供給するためのＩ／Ｏセルである第１Ｉ／Ｏセルを、互いに接続する電源共有配線とを備え、前記電源共有配線によって互いに接続された前記第１Ｉ／Ｏセルは、前記第１方向において重なりを有する位置に配置されており、  前記電源共有配線は、前記第１方向と垂直をなす第２方向に延びる配線であり、かつ、前記複数の外部接続パッドのうち、前記第１方向において最も近い位置にある第１パッドに接続されている。【０００８】
この態様によると、半導体集積回路装置は、２列以上のＩ／Ｏセル列を備えており、各Ｉ／Ｏセル列において、電源電位または接地電位を供給するための第１Ｉ／Ｏセルが、電源共有配線によって互いに接続されている。電源共有配線によって互いに接続された各第１Ｉ／Ｏセルは、Ｉ／Ｏセルが並ぶ第１方向において互いに重なりを有する位置に配置されており、電源共有配線は、第１方向と垂直をなす第２方向に延び、かつ、第１方向において最も近い位置にある第１パッドに接続されている。これにより、Ｉ／Ｏセル列はそれぞれ、他のＩ／Ｏセル列から電源供給を受けたり、他のＩ／Ｏセル列のＥＳＤ保護機能を活用したりすることが可能になる。このため、各Ｉ／Ｏセル列について、回路を増やすことなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、電源共有配線の配線抵抗を小さく抑えることができる。【０００９】
本開示の他の態様では、半導体集積回路装置は、第１方向に並ぶ複数のＩ／Ｏセルを備えた第１および第２Ｉ／Ｏセル列と、前記第１Ｉ／Ｏセル列と前記第２Ｉ／Ｏセル列との間に配置された内部論理回路を備え、当該半導体集積回路装置において、前記第１Ｉ／Ｏセル列は前記内部論理回路よりも内側にあり、前記第２Ｉ／Ｏセル列は前記内部論理回路よりも外側にあり、前記第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、前記第１方向と垂直をなす第２方向において分かれた高電源電圧領域と低電源電圧領域とを含み、かつ、前記低電源電圧領域が前記内部論理回路側にあるように配置されており、前記第１Ｉ／Ｏセル列は、信号を入出力するためのＩ／Ｏセルであり、前記低電源電圧領域に信号端子を有する第１Ｉ／Ｏセルを少なくとも１つ含み、前記第１Ｉ／Ｏセルが有する前記信号端子は、前記内部論理回路と信号配線によって接続されている。【００１０】
この態様によると、第１Ｉ／Ｏセル列と第２Ｉ／Ｏセル列との間に内部論理回路が配置されており、第１Ｉ／Ｏセル列は内部論理回路よりも内側にあり、第２Ｉ／Ｏセル列は内部論理回路よりも外側にある。第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、セルが並ぶ第１方向と垂直をなす第２方向において高電源電圧領域と低電源電圧領域とに分かれており、かつ、低電源電圧領域が内部論理回路側にあるように配置されている。これにより、半導体集積回路装置の内側にある第１Ｉ／Ｏセル列と、内部論理回路とを接続する信号配線の長さを短くすることができる。したがって、信号伝達の高速化や低消費電力化が可能になる。
【発明の効果】
【００１１】
本開示に係る半導体集積回路装置によると、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能である。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図
【図２】第１実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図
【図３】第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を参照して説明する。
【００１４】
（第１実施形態）
図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、２列のＩ／Ｏセル列１０Ａ，１０Ｂが設けられている。図１では図示を簡略化しているが、Ｉ／Ｏセル列１０Ａ，１０Ｂにはそれぞれ、インターフェイス回路を構成する複数のＩ／Ｏセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
【００１５】
図２は本実施形態に係る半導体集積回路装置１のＩ／Ｏ領域３の構成例を示す図であり、図１の部分Ｘの拡大図に相当する。なお、図２では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。図２において、２列のＩ／Ｏセル列１０Ａ，１０Ｂは、それぞれ、第１方向に相当する図面横方向（半導体集積回路装置１の外辺に沿う方向）に並ぶ複数のＩ／Ｏセル１０を備えている。そして、Ｉ／Ｏセル列１０Ａ，１０Ｂの上層に、複数の外部接続パッド２０が配置されている。なお、本実施形態に係る半導体集積回路装置は２種類の電源電位が与えられるものであり、外部接続パッド２０は、第１電源電位（ＶＤＤ１）が供給されるパッド２１ａ，２１ｂと、第２電源電位（ＶＤＤ２）が供給されるパッド２２と、接地電位（ＶＳＳ）が供給されるパッド２３とを含む。ＶＤＤ１は例えば３．３Ｖ、ＶＤＤ２は例えば１．８Ｖである。各外部接続パッド２０は、半導体集積回路装置１の外部と接続される。
【００１６】
Ｉ／Ｏセル列１０Ａは、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ、および、ＶＳＳ供給用のＩ／Ｏセル１３Ａを含む。同様に、Ｉ／Ｏセル列１０Ｂは、ＶＤＤ１供給用のＩ／Ｏセル１１Ｂ、ＶＤＤ２供給用のＩ／Ｏセル１２Ｂ、および、ＶＳＳ供給用のＩ／Ｏセル１３Ｂを含む。これら電源電位や接地電位を供給するためのＩ／Ｏセル１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、それぞれ、ＭＯＳトランジスタやダイオード等で構成されるＥＳＤ保護回路を有している。その他のＩ／Ｏセル１０は、主に信号用である。
【００１７】
ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂ（図２で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。同様に、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂ（図２で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。また、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂ（図２で同種のハッチを付している）は、図面横方向において、サイズは異なるが、重なりを有する位置に配置されている。
【００１８】
そして、図２の構成は、第１Ｉ／ＯセルとしてのＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂを互いに接続する電源共有配線３１と、第１Ｉ／ＯセルとしてのＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂを互いに接続する電源共有配線３２と、第１Ｉ／ＯセルとしてのＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂを互いに接続する電源共有配線３３とを備えている。電源共有配線３１，３２，３３はいずれも、第１方向と垂直をなす第２方向に相当する図面縦方向に延びる配線である。電源共有配線３１は、ＶＤＤ１が供給されるパッド２１ａ，２１ｂと接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１１Ａ，１１Ｂと接続されている。第１パッドとしてのパッド２１ａ，２１ｂは、外部接続パッド２０のうち、図面横方向において電源共有配線３１に最も近いパッドである。図２では、電源共有配線３１は、平面視において、パッド２１ａ，２１ｂと重なりを有している。電源共有配線３２は、ＶＤＤ２が供給されるパッド２２と接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１２Ａ，１２Ｂと接続されている。パッド２２は、外部接続パッド２０のうち、図面横方向において電源共有配線３２に最も近いパッドである。電源共有配線３３は、ＶＳＳが供給されるパッド２３と接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１３Ａ，１３Ｂと接続されている。パッド２３は、外部接続パッド２０のうち、図面横方向において電源共有配線３３に最も近いパッドである。図２において、各外部接続パッド２０と電源共有配線３１，３２，３３は同一配線層に構成されているが、これらは異なる配線層に構成されていてもよい。その場合には、各外部接続パッド２０と電源共有配線３１，３２，３３とは、配線、ヴィア等によって接続される。
【００１９】
図２の構成によると、２列のＩ／Ｏセル列１０Ａ，１０Ｂにおいて、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂが電源共有配線３１によって互いに接続されており、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂが電源共有配線３２によって互いに接続されており、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂが電源共有配線３３によって互いに接続されている。このため、Ｉ／Ｏセル列１０Ａ，１０Ｂはそれぞれ、他方の列から電源供給を受けたり、他方の列のＥＳＤ保護機能を活用したりすることが可能になる。したがって、各Ｉ／Ｏセル列１０Ａ，１０ＢについてＩ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。
【００２０】
また、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂ、および、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂは、図面横方向において位置がそろっている。また、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂは、図面横方向において重なりを有する位置に配置されている。このため、電源共有配線３１，３２，３３として、図面縦方向に延びる配線を配置できる。さらに、電源共有配線３１，３２，３３はそれぞれ、図面横方向において最も近いパッド２１ａ，２１ｂ，２２，２３に接続されている。これにより、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、電源共有配線の配線抵抗を小さく抑えることができる。なお、この効果を得るためには、互いに接続されるＩ／Ｏセルの位置が図面横方向において一致している必要はなく、図面横方向において重なりを持って並んでいればよい。
【００２１】
また、１個のパッド２２に２個のＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂが接続されており、また、１個のパッド２３に２個のＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂが接続されている。これにより、電源供給用に用いるパッド数を減らすことができる。一方、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂのように、複数のパッド２１ａ，２１ｂに接続されていてもかまわない。接続されるパッド数を増やすことによって、パッケージでのインダクタンスやインピーダンス低減を図ることができる。なお、電源共有配線に接続されるパッドの個数が、この電源共有配線で互いに接続されるＩ／Ｏセルの個数より少なければ、パッド数削減の効果が得られる。
【００２２】
また、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂを接続する電源共有配線３１のように、平面視において、パッド２１ａ，２１ｂと重なりを有していてもかまわない。これにより、配線リソースの増加をさらに抑えることができる。
【００２３】
また、図２の構成では、２種類の電源電位ＶＤＤ１，ＶＤＤ２と接地電位ＶＳＳとが供給される半導体集積回路装置において、ＶＤＤ１，ＶＤＤ２，ＶＳＳそれぞれに関して本実施形態の構成を適用するものとしたが、これに限られるものではない。例えば、電源電位ＶＤＤ１のみに本実施形態の構成を適用してもよい。あるいは、１種類の電源電位と１種類の接地電位とが供給される半導体集積回路装置において、電源電位および接地電位の一方または両方に本実施形態の構成を適用してもよい。
【００２４】
また、図２の構成では、２列のＩ／Ｏセル列１０Ａ，１０Ｂが配置されているものとしたが、これに限られるものではない。例えば、３列以上のＩ／Ｏセル列について、本実施形態の構成を適用してもよいし、３列以上のＩ／Ｏセル列において、全列ではなく、２列以上の一部のＩ／Ｏセル列に本実施形態の構成を適用してもかまわない。
【００２５】
また、Ｉ／Ｏセル列１０Ａ，１０Ｂは、半導体集積回路装置１の周辺部を環状に囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、Ｉ／Ｏセル列１０Ａ，１０Ｂの全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。
【００２６】
（第２実施形態）
図３は第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域３の構成例を示す図であり、図１の部分Ｘの拡大図に相当する。なお、図３では、Ｉ／Ｏセルの内部構成や、実施形態のポイントとなるもの以外の信号配線や信号端子等については図示を省略している。図３において、図１の２列のＩ／Ｏセル列１０Ａ，１０Ｂに代えて、２列のＩ／Ｏセル列１５Ａ，１５Ｂが設けられている。Ｉ／Ｏセル列１５Ａ，１５Ｂは、それぞれ、第１方向に相当する図面横方向に並ぶ複数のＩ／Ｏセル１５を備えている。そして、Ｉ／Ｏセル列１５ＡとＩ／Ｏセル列１５Ｂとの間に、内部論理回路４０が配置されている。この内部論理回路４０は、コア領域２に含まれるべき内部論理回路の一部が、Ｉ／Ｏセル列１５Ａ，１５Ｂ間の領域に配置されたものである。図３の半導体集積回路装置において、第１Ｉ／Ｏセル列としてのＩ／Ｏセル列１５Ｂは、内部論理回路４０よりも内側にあり、第２Ｉ／Ｏセル列としてのＩ／Ｏセル列１５Ａは、内部論理回路４０よりも外側にある。なお、半導体集積回路装置には外部接続パッドが配置されているが、図３では図示を省略している。
【００２７】
Ｉ／Ｏセル列１５Ａは、電源電位（ＶＤＤ）供給用のＩ／Ｏセル１６Ａおよび接地電位（ＶＳＳ）供給用のＩ／Ｏセル１７Ａを含み、Ｉ／Ｏセル列１５Ｂは、ＶＤＤ供給用のＩ／Ｏセル１６ＢおよびＶＳＳ供給用のＩ／Ｏセル１７Ｂを含む。これら電源電位や接地電位を供給するためのＩ／Ｏセル１６Ａ，１６Ｂ，１７Ａ，１７Ｂは、それぞれ、ＭＯＳトランジスタやダイオード等で構成されるＥＳＤ保護回路を有している。その他のＩ／Ｏセル１５は主に信号用であり、例えば、Ｉ／Ｏセル列１５Ａは信号用Ｉ／Ｏセル１８ａを含み、Ｉ／Ｏセル列１５Ｂは信号用Ｉ／Ｏセル１８ｂ，１８ｃを含む。信号用Ｉ／Ｏセル１８ａ，１８ｂ，１８ｃはそれぞれ、信号端子４１ａ，４１ｂ，４１ｃを有しており、信号端子４１ａ，４１ｂ，４１ｃはそれぞれ、信号配線４３，４４，４５によって内部論理回路４０と接続されている。
【００２８】
ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂ（図３で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。同様に、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂ（図３で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。そして、図３の構成は、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂを互いに接続する電源供給配線３５と、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂを互いに接続する電源供給配線３６とを備えている。電源供給配線３５，３６はいずれも、第１方向と垂直をなす第２方向に相当する図面縦方向に延びる配線であり、さらに図示しない配線、ヴィア等によって、対応するＩ／Ｏセルと接続されている。
【００２９】
図３の構成はさらに次のような特徴を有している。Ｉ／Ｏセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。そして、図３の各Ｉ／Ｏセルは、図面縦方向において、高電源電圧領域（図３において「Ｈ」と示す部分）と、低電源電圧領域（図３において「Ｌ」と示す部分）とに分かれている。信号用Ｉ／Ｏセル１８ａ，１８ｂ，１８ｃの内部論理回路４０への信号端子４１ａ，４１ｂ，４１ｃは、低電源電圧領域に設けられている。ここで、通常は、主として外部との入出力に用いられる高電源電圧領域は半導体集積回路装置外側に、主として内部コア領域との入出力に用いられる低電源電圧領域は半導体集積回路装置内側になるように、Ｉ／Ｏセルが配置される。これに対して図３の構成では、Ｉ／Ｏセル列１５Ｂは、高電源電圧領域が半導体集積回路装置内側に、低電源電圧領域が半導体集積回路装置外側になるように配置されている。すなわち、Ｉ／Ｏセル列１５Ａ，１５Ｂはいずれも、低電源電圧領域が内部論理回路４０側にあるように配置されている。
【００３０】
図３の構成によると、２列のＩ／Ｏセル列１５Ａ，１５Ｂにおいて、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂが電源共有配線３５によって互いに接続されており、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂが電源共有配線３６によって互いに接続されている。このため、Ｉ／Ｏセル列１５Ａ，１５Ｂはそれぞれ、他方の列から電源供給を受けたり、他方の列のＥＳＤ保護機能を活用したりすることが可能になる。したがって、各Ｉ／Ｏセル列１５Ａ，１５ＢについてＩ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。
【００３１】
また、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂ、および、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂは、図面横方向において位置がそろっている。このため、電源共有配線３５，３６として図面縦方向に延びる配線を配置できる。これにより、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、配線抵抗を小さく抑えることができる。なお、この効果を得るためには、互いに接続されるＩ／Ｏセルの位置が図面横方向において一致している必要はなく、図面横方向において重なりを持って並んでいればよい。
【００３２】
さらに、Ｉ／Ｏセル列１５Ａ，１５Ｂは、各Ｉ／Ｏセル１５の低電源電圧領域が内部論理回路４０側にあるように配置されている。これにより、半導体集積回路装置の内側にあるＩ／Ｏセル列１５Ｂにおける第１Ｉ／Ｏセルとしての信号用Ｉ／Ｏセル１８ｂ，１８ｃと、内部論理回路４０とを接続する信号配線４４，４５の長さを短くすることができる。したがって、信号伝達の高速化や低消費電力化が可能になる。また、Ｉ／Ｏセル列１５Ａに関しても、第２Ｉ／Ｏセルとしての信号用Ｉ／Ｏセル１８ａと内部論理回路４０とを接続する信号配線４３の長さを短くすることができる。
【００３３】
なお、本実施形態の構成において、Ｉ／Ｏセル列１５Ｂと内部論理回路４０とを接続する信号配線は、少なくとも１本あればよい。また、Ｉ／Ｏセル列１５Ａと内部論理回路４０とを接続する信号配線は、なくてもかまわない。
【産業上の利用可能性】
【００３４】
本開示によると、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能なので、例えば、入出力信号数が多い大規模ＬＳＩの小型化に有用である。
【符号の説明】
【００３５】
１  半導体集積回路装置
１０  Ｉ／Ｏセル
１０Ａ，１０Ｂ  Ｉ／Ｏセル列
１１Ａ，１１Ｂ  ＶＤＤ１供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１２Ａ，１２Ｂ  ＶＤＤ２供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１３Ａ，１３Ｂ  ＶＳＳ供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１５  Ｉ／Ｏセル
１５Ａ  Ｉ／Ｏセル列（第２Ｉ／Ｏセル列）
１５Ｂ  Ｉ／Ｏセル列（第１Ｉ／Ｏセル列）
１６Ａ，１６Ｂ  ＶＤＤ供給用Ｉ／Ｏセル
１７Ａ，１７Ｂ  ＶＳＳ供給用Ｉ／Ｏセル
１８ａ  信号用Ｉ／Ｏセル（第２Ｉ／Ｏセル）
１８ｂ，１８ｃ  信号用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
２０  外部接続パッド
２１ａ，２１ｂ  ＶＤＤ１供給用パッド（第１パッド）
２２  ＶＤＤ２供給用パッド（第１パッド）
２３  ＶＳＳ供給用パッド（第１パッド）
３１，３２，３３，３５，３６  電源共有配線
４０  内部論理回路
４１ａ，４１ｂ，４１ｃ  信号端子
４３，４４，４５  信号配線
【図１】
0006597628.tif 000002
【図２】
0006597628.tif 000003
【図３】
0006597628.tif 000004