(57)【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板に形成され、前記主面の第１方向に延在する第１導電型の第１半導体領域と、
前記第１半導体領域に接続され、前記第１方向に延在するように、前記半導体基板上に配置された第１配線と、
前記第１半導体領域内に形成され、前記第１方向と直交する第２方向において、前記第１配線を挟むように配置された第１活性領域および第２活性領域と、
前記主面上に形成され、前記第１活性領域および前記第２活性領域の各々と交差するように、前記第２方向に延在するゲート電極層と、
前記第１導電型とは反対の導電型である第２導電型を有し、前記第１活性領域内であって、前記ゲート電極層を挟むように配置された一対の第２半導体領域と、
前記第２導電型を有し、前記第２活性領域内であって、前記ゲート電極層を挟むように配置された一対の第３半導体領域と、
を有し、
前記ゲート電極層は、前記第１活性領域との交差部に、前記第２導電型の第１ゲート電極を有し、前記第２活性領域との交差部に、前記第２導電型の第２ゲート電極を有し、かつ、前記第１ゲート電極と前記第２ゲート電極との間にノンドープ領域を有し、
前記第１ゲート電極の上面は、第１シリサイド層と接しており、
前記第２ゲート電極の上面は、第２シリサイド層と接しており、
前記ノンドープ領域の上面は、窒化シリコン膜と接している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極は、前記第２導電型の第１多結晶シリコン膜からなり、前記第２ゲート電極は、前記第２導電型の第２多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第１多結晶シリコン膜のシート抵抗の１０００倍以上であり、かつ、前記第２多結晶シリコン膜のシート抵抗の１０００倍以上である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
さらに、
前記第１半導体領域内であって、前記第１活性領域と前記第２活性領域との間に第３活性領域を有し、
前記第３活性領域内には、前記第１導電型の第４半導体領域が形成され、前記第４半導体領域は、前記第１配線に電気的に接続されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
さらに、
前記第１半導体領域内であって、前記第１方向において、前記第１活性領域および前記第２活性領域とは、異なる位置に配置された第４活性領域を有し、
前記第４活性領域内には、前記第１導電型の第５半導体領域が形成され、前記第５半導体領域は、前記第１配線に電気的に接続されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１活性領域および前記第２活性領域は、前記主面に形成された、絶縁膜からなる素子分離膜で囲まれている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１ゲート電極および前記一対の第２半導体領域は、前記第２導電型の第１ＭＩＳＦＥＴを構成し、
前記第２ゲート電極および前記一対の第３半導体領域は、前記第２導電型の第２ＭＩＳＦＥＴを構成する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２半導体領域は、前記第１半導体領域上に、第１絶縁膜を介して形成された第１半導体層に形成されており、
前記第３半導体領域は、前記第１半導体領域上に、第２絶縁膜を介して形成された第２半導体層に形成されている、半導体装置。
【請求項９】
主面を有する半導体基板と、
前記半導体基板に形成され、前記主面の第１方向に延在する第１導電型の第１半導体領域と、
前記主面の前記第１方向に延在し、前記第１方向と直交する第２方向において、前記第１半導体領域を挟むように、前記第１半導体領域に隣接して配置され、前記第１導電型とは反対の導電型である第２導電型の第２半導体領域および第３半導体領域と、
前記第１半導体領域に接続され、前記第１方向に延在するように、前記半導体基板上に配置された第１配線と、
前記第１半導体領域内に形成され、前記第２方向において、前記第１配線を挟むように配置された第１活性領域および第２活性領域と、
前記第２半導体領域内に形成された第３活性領域、および、前記第３半導体領域内に形成された第４活性領域と、
前記主面上に形成され、前記第１活性領域、前記第２活性領域、前記第３活性領域、および、前記第４活性領域と交差するように、前記第２方向に延在するゲート電極層と、
前記第２導電型を有し、前記第１活性領域内であって、前記ゲート電極層を挟むように配置された一対の第４半導体領域と、
前記第２導電型を有し、前記第２活性領域内であって、前記ゲート電極層を挟むように配置された一対の第５半導体領域と、
前記第１導電型を有し、前記第３活性領域内であって、前記ゲート電極層を挟むように配置された一対の第６半導体領域と、
前記第１導電型を有し、前記第４活性領域内であって、前記ゲート電極層を挟むように配置された一対の第７半導体領域と、
を有し、
前記ゲート電極層は、前記第１活性領域との交差部に、前記第２導電型の第１ゲート電極を有し、前記第２活性領域との交差部に、前記第２導電型の第２ゲート電極を有し、前記第３活性領域との交差部に、前記第１導電型の第３ゲート電極を有し、前記第４活性領域との交差部に、前記第１導電型の第４ゲート電極を有し、かつ、前記第１ゲート電極と前記第２ゲート電極との間にノンドープ領域を有し、
前記第１ゲート電極と、前記第３ゲート電極とは互いに接しており、
前記第１ゲート電極および前記第３ゲート電極のそれぞれの上面には、第１シリサイド層が形成されており、
前記第２ゲート電極と、前記第４ゲート電極とは互いに接しており、
前記第２ゲート電極および前記第４ゲート電極のそれぞれの上面には、第２シリサイド層が形成されており、
前記ノンドープ領域の上面には、窒化シリコン膜が形成されており、
前記窒化シリコン膜は、前記第１シリサイド層と前記第２シリサイド層との間に介在している、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１ゲート電極は、前記第２導電型の第１多結晶シリコン膜からなり、
前記第２ゲート電極は、前記第２導電型の第２多結晶シリコン膜からなり、
前記第３ゲート電極は、前記第１導電型の第３多結晶シリコン膜からなり、
前記第４ゲート電極は、前記第１導電型の第４多結晶シリコン膜からなり、
前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記アモルファスシリコン膜は、前記第１多結晶シリコン膜と前記第２多結晶シリコン膜に接している、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
さらに、
前記第１シリサイド層に接続された第２配線と、
前記第２シリサイド層に接続された第３配線と、
を有する、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
さらに、
前記第１半導体領域内であって、前記第１活性領域と前記第２活性領域との間に第５活性領域を有し、
前記第５活性領域内には、前記第１導電型の第８半導体領域が形成され、前記第８半導体領域は、前記第１配線に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、多段に配置された回路セルを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−６７７９９号公報（特許文献１）の図１には、論理回路を形成するための回路セルが開示されている。回路セルは、図中の横方向において、平行に延在する電源電位ＶＤＤを供給する配線４Ｖと、基準電位ＧＮＤを供給する配線４Ｇとを有しており、配線４Ｖおよび４Ｇの間には、複数のｎチャネル型ＭＩＳＦＥＴおよび複数のｐチャネル型ＭＩＳＦＥＴが配列されている。そして、図中の縦方向には、回路セルが多段に配置された構造となっている。なお、配線４Ｖおよび４Ｇに直交する方向における回路セルの幅は、回路セルの高さと呼ばれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６７７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の高機能化に伴い、半導体装置に組み込まれる論理回路の数が益々増加しており、論理回路を構成するための回路セルの段数が著しく増加する傾向にある。従って、半導体装置の小型化を実現するためには、回路セルの高さを低減する技術が求められている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、主面を有する半導体基板と、主面の第１方向に延在する第１導電型の第１半導体領域と、第１半導体領域に接続され、第１方向に延在するように、半導体基板上に配置された第１配線と、第１半導体領域内に形成され、第１方向と直交する第２方向において、第１配線の両側に配置された第１活性領域および第２活性領域と、を有する。さらに、半導体装置は、主面上に形成され、第１活性領域および第２活性領域と交差するように、第２方向に延在するゲート電極層と、第１導電型とは反対の導電型である第２導電型を有し、第１活性領域内であって、ゲート電極層の両側に形成された一対の第２半導体領域と、第２導電型を有し、第２活性領域内であって、ゲート電極層の両側に形成された一対の第３半導体領域と、を有する。そして、ゲート電極層は、第１活性領域との交差部に、第２導電型の第１ゲート電極、第２活性領域との交差部に、第２導電型の第２ゲート電極、および、第１ゲート電極と第２ゲート電極との間にノンドープ領域、を有する。
【発明の効果】
【０００７】
一実施の形態によれば、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置の要部平面図である。
【図２】実施の形態１に係る半導体装置の要部断面図である。
【図３】実施の形態１に係る半導体装置の要部断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図２０】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図２２】実施の形態１に係る半導体装置の製造工程を示す要部断面図である。
【図２３】検討例である半導体装置の要部平面図である。
【図２４】実施の形態１の効果を説明する要部平面図である。
【図２５】変形例１に係る半導体装置の要部平面図である。
【図２６】変形例２に係る半導体装置の要部平面図である。
【図２７】実施の形態２に係るＳＲＡＭのメモリセルを示す等価回路図である。
【図２８】実施の形態２に係るＳＲＡＭの複数のメモリセルを示す平面レイアウト図である。
【図２９】図２８のＥ−Ｅ線に沿う断面図である。
【図３０】図２８のＦ−Ｆ線に沿う断面図である。
【図３１】ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴの断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１２】
（実施の形態１）
本実施の形態の半導体装置は、入出力回路と内部回路とを有し、半導体装置の外部から入力された信号は、入出力回路を介して内部回路で処理され、入出力回路を介して外部へ出力される。内部回路は、例えば、ＣＰＵ等の論理回路を有しており、論理回路は、回路セルにより構成されている。入出力回路の動作電圧は、例えば、３．３Ｖであるが、半導体装置の低消費電力化のため、内部回路の動作電圧は、例えば、０．４Ｖとなっている。
【００１３】
また、内部回路は、薄膜ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）および薄膜ｐ型ＭＩＳＦＥＴを用いて構成され、入出力回路は、バルクｎ型ＭＩＳＦＥＴおよびバルクｐ型ＭＩＳＦＥＴを用いて構成されている。薄膜ＭＩＳＦＥＴは、ＦＤ−ＳＯＩ（Fully-Depleted Silicon on Insulator：完全空乏型ＳＯＩ）と呼ばれる構造であり、より具体的には、ＳＯＴＢ(Silicon on thin buried oxide)と呼ばれる構造であり、低電圧動作を可能としている。
【００１４】
薄膜ＭＩＳＦＥＴは、シリコンからなる半導体基板の表面に、埋め込み絶縁層を介して選択的に形成された半導体層に形成されている。一方、バルクＭＩＳＦＥＴは、半導体基板の表面に形成されている。
【００１５】
＜半導体装置の構造＞
図１は、実施の形態１に係る半導体装置の要部平面図である。図２および図３は、実施の形態１に係る半導体装置の要部断面図である。図１は、回路セルの一部を示す平面図であり、Ｘ方向に延在する回路セルは、Ｙ方向に２段配置されている。図２は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１（図１のＡ−Ａ断面）の断面図、ｐ型タップＰＴＡＰ（図１のＢ−Ｂ断面）の断面図、ｐ型ウエル給電ＰＷＣＮＴ（図１のＣ−Ｃ断面）の断面図、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの断面図である。図３は、図１のＤ−Ｄ断面であり、薄膜ｐ型ＭＩＳＦＥＴＱｐ１、薄膜ｎ型ＭＩＳＦＥＴＱｎ１、ｐ型タップＰＴＡＰ、薄膜ｎ型ＭＩＳＦＥＴＱｎ２、および、薄膜ｐ型ＭＩＳＦＥＴＱｐ２の断面図である。
【００１６】
図１の上側に位置する第１回路セルは、Ｘ方向に延在する電源電位配線ＶＤＤおよび基準電位配線ＶＳＳを有し、電源電位配線ＶＤＤと基準電位配線ＶＳＳとの間に、ＰＭＯＳ形成領域ＰＭＯＳ１およびＮＭＯＳ形成領域ＮＭＯＳ１を有する。ＰＭＯＳ形成領域ＰＭＯＳ１には、複数の薄膜ｐ型ＭＩＳＦＥＴＱｐ１が、ＮＭＯＳ形成領域ＮＭＯＳ１には、複数の薄膜ｎ型ＭＩＳＦＥＴＱｎ１が、それぞれ、Ｘ方向に沿って配置されている。ここで、Ｘ方向とＹ方向は、互いに直交する方向である。
【００１７】
薄膜ｐ型ＭＩＳＦＥＴＱｐ１は、矩形状の活性領域ＡＣＴＰ１内に形成され、Ｙ方向に延在するゲート電極ＧＰ１と、Ｘ方向においてゲート電極ＧＰ１の両端に形成されたソース領域およびドレイン領域とを有する。ソース領域およびドレイン領域は、プラグ電極ＰＧを介して、図示しない金属配線に接続されている。活性領域ＡＣＴＰ１の下には、ｎ型ウエル層ＮＷが配置されている。
【００１８】
薄膜ｎ型ＭＩＳＦＥＴＱｎ１も同様に、矩形状の活性領域ＡＣＴＮ１内に形成され、Ｙ方向に延在するゲート電極ＧＮ１と、Ｘ方向においてゲート電極ＧＮ１の両端に形成されたソース領域およびドレイン領域とを有する。ソース領域およびドレイン領域は、プラグ電極ＰＧを介して、図示しない金属配線に接続されている。活性領域ＡＣＴＮ１の下には、ｐ型ウエル層ＰＷが配置されている。
【００１９】
ゲート電極ＧＰ１およびＧＮ１は、Ｙ方向に延在するゲート電極層ＧＬで一体形成されており、活性領域ＡＣＴＰ１およびＡＣＴＮ１の間の領域で、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。
【００２０】
電源電位配線ＶＤＤおよび基準電位配線ＶＳＳならびに金属配線ＭＷは、アルミニウムを主成分とするアルミニウム配線、または、銅を主成分とする銅配線からなる。図１に示すように、電源電位配線ＶＤＤの下には、ｎ型タップＮＴＡＰおよびｎ型ウエル給電ＮＷＣＮＴが配置されている。ｎ型タップＮＴＡＰの活性領域ＡＣＴＮＴおよびｎ型ウエル給電ＮＷＣＮＴの活性領域ＡＣＴＮＷには、ｎ型半導体領域が形成されており、ｎ型半導体領域は、ｎ型ウエル層ＮＷ内に形成され、ｎ型ウエル層ＮＷに接触している。つまり、ｎ型ウエル層ＮＷは、ｎ型半導体領域およびプラグ電極ＰＧを介して電源電位配線ＶＤＤに接続されており、ｎ型ウエル層ＮＷには、電源電位配線ＶＤＤから電源電位が供給されている。
【００２１】
また、基準電位配線ＶＳＳの場合も同様に、その下には、ｐ型タップＰＴＡＰおよびｐ型ウエル給電ＰＷＣＮＴが配置されている。ｐ型タップＰＴＡＰの活性領域ＡＣＴＰＴおよびｐ型ウエル給電ＰＷＣＮＴの活性領域ＡＣＴＰＷには、ｐ型半導体領域が形成されており、ｐ型半導体領域は、ｐ型ウエル層ＰＷ内に形成され、ｐ型ウエル層ＰＷに接触している。つまり、ｐ型ウエル層ＰＷは、ｐ型半導体領域およびプラグ電極ＰＧを介して基準電位配線ＶＳＳに接続されており、ｐ型ウエル層ＰＷには、基準電位配線ＶＳＳから基準電位が供給されている。
【００２２】
ｎ型ウエル給電ＮＷＣＮＴおよびｐ型ウエル給電ＰＷＣＮＴは、Ｙ方向において、活性領域ＡＣＴＰ１またはＡＣＴＮ１と重ならない領域に配置されている。言い換えると、ｎ型ウエル給電ＮＷＣＮＴは、２つの活性領域ＡＣＴＰ１間に配置されている。また、ｐ型ウエル給電ＰＷＣＮＴは、２つの活性領域ＡＣＴＮ１間に配置されている。
【００２３】
Ｘ方向に延在する回路セルは、Ｙ方向に多段に配置されているが、図１に示すように、上記の第１回路セルに隣接する第２回路セルは、基準電位配線ＶＳＳに対して第１回路セルを線対称配置したものである。つまり、第１回路セルのＮＭＯＳ形成領域ＮＭＯＳ１と第２回路セルのＮＭＯＳ形成領域ＮＭＯＳ２とを、単一のｐ型ウエル層ＰＷ内に配置できるため、Ｙ方向の回路セルの高さ（幅）を低減することができる。同様にして、電源電位配線ＶＤＤに対して第２回路セルを線対称配置すれば、第３回路セルを形成でき、同様の操作を繰り返せば、第ｎ回路セルを形成できる。
【００２４】
第１回路セルと同様に、第２回路セルは、ＰＭＯＳ形成領域ＰＭＯＳ２およびＮＭＯＳ形成領域ＮＭＯＳ２を有し、ＰＭＯＳ形成領域ＰＭＯＳ２には、複数の薄膜ｐ型ＭＩＳＦＥＴＱｐ２が、ＮＭＯＳ形成領域ＮＭＯＳ２には、複数の薄膜ｎ型ＭＩＳＦＥＴＱｎ２が、それぞれ、Ｘ方向に沿って配置されている。薄膜ｐ型ＭＩＳＦＥＴＱｐ２は、矩形状の活性領域ＡＣＴＰ２内に形成され、Ｙ方向に延在するゲート電極ＧＰ２と、その両端に形成されたソース領域およびドレイン領域とを有する。薄膜ｎ型ＭＩＳＦＥＴＱｎ２も同様に、矩形状の活性領域ＡＣＴＮ２内に形成され、Ｙ方向に延在するゲート電極ＧＮ２と、その両端に形成されたソース領域およびドレイン領域とを有する。その他は、第１回路セルにおいて説明したものと同様である。
【００２５】
第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２および活性領域ＡＣＴＮ２は、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１および活性領域ＡＣＴＮ１が形成されたｐ型ウエル層ＰＷ内に形成されている。つまり、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１および活性領域ＡＣＴＮ１、ならびに、第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２および活性領域ＡＣＴＮ２は、単一のｐ型ウエル層ＰＷ内に形成されている。そして、Ｙ方向において、活性領域ＡＣＴＮ１およびＡＣＴＮ２の間には、基準電位配線ＶＳＳがＸ方向に延在し、基準電位配線ＶＳＳから上記単一のｐ型ウエル層ＰＷに基準電位が給電される。第１回路セルと第２回路セルで、基準電位配線ＶＳＳは共用されている。
【００２６】
本実施の形態１の特徴は、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１と第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２とが、ゲート電極層ＧＬで一体形成されている点である。言い換えると、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１と薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２とが一体構造となっている。ただし、ゲート電極層ＧＬは、ゲート電極ＧＮ１とゲート電極ＧＮ２との間に、ノンドープ領域ＧＩ有しており、ゲート電極ＧＮ１およびＧＮ２は、このノンドープ領域ＧＩによって電気的には絶縁（分離）されている。ゲート電極層ＧＬは、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１と第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２の間において、Ｘ方向に延在する基準電位配線ＶＳＳと交差してＹ方向に延在しており、ノンドープ領域ＧＩは、基準電位配線ＶＳＳと重なる位置に配置されている。
【００２７】
また、第１回路セルの薄膜ｐ型ＭＩＳＦＥＴＱｐ１のゲート電極ＧＰ１および薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１、ならびに、第２回路セルの薄膜ｐ型ＭＩＳＦＥＴＱｐ２のゲート電極ＧＰ２および薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２は、ゲート電極層ＧＬで一体形成されている。ただし、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１と薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２間は、上記のように電気的に絶縁（分離）されている。
【００２８】
次に、図２を用いて、第１回路セルを構成する薄膜ｎ型ＭＩＳＦＥＴＱｎ１の構造を説明する。第２回路セルを構成する薄膜ｎ型ＭＩＳＦＥＴＱｎ２も同様の構造である。
【００２９】
薄膜ｎ型ＭＩＳＦＥＴＱｎ１は、例えば、シリコンからなるｐ型の半導体基板１上に埋め込み絶縁膜ＢＯＸを介して形成された半導体層ＳＭに形成されている。また、薄膜ｎ型ＭＩＳＦＥＴＱｎ１は、半導体層ＳＭの表面の活性領域ＡＣＴＮ１の内部に形成されており、活性領域ＡＣＴＮ１は、素子分離膜ＳＴＩで囲まれている。素子分離膜ＳＴＩは、活性領域ＡＣＴＮ１を規定している。埋め込み絶縁膜ＢＯＸは、例えば、１０ｎｍ程度の膜厚を有する酸化シリコン膜からなり、半導体層ＳＭを半導体基板１から絶縁分離している。半導体層ＳＭは、例えば、１０〜１５ｎｍ程度の膜厚を有するシリコン膜によって形成されている。図２において、半導体層ＳＭのうち、ゲート電極ＧＮ１の下部に位置する領域は薄膜ｎ型ＭＩＳＦＥＴＱｎ１のチャネル領域を構成しており、不純物が導入されていない。半導体層ＳＭのうち、ＮＭおよびＮＨで示した領域にはｎ型の不純物が導入されている。
【００３０】
半導体層ＳＭ上には、ゲート絶縁膜２を介して、ｎ型のゲート電極ＧＮ１が形成されている。ゲート絶縁膜２は、酸化シリコン膜、酸窒化シリコン膜、または、ｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜、等で構成され、ゲート電極ＧＮ１は、ｎ型不純物が導入された多結晶シリコン膜（ポリシリコン膜）からなる。
【００３１】
薄膜ｎ型ＭＩＳＦＥＴＱｎ１のチャネル長方向（図２の横方向）に、ゲート電極ＧＮ１は、対向する側壁を有しており、側壁上には、窒化シリコン膜からなるオフセットスペーサＯＳ１が形成され、ゲート電極ＧＮ１の側壁全体を覆っている。そして、オフセットスペーサＯＳ１上には、酸化シリコン膜からなる絶縁膜５および窒化シリコン膜からなる側壁絶縁膜ＳＷ３が形成されている。絶縁膜５および側壁絶縁膜ＳＷ３は、オフセットスペーサＯＳ１を介してゲート電極ＧＮ１の側壁全体を覆っている。
【００３２】
チャネル長方向において、ゲート電極ＧＮ１を挟むように、ゲート電極ＧＮ１の両側に、それぞれ、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨが形成されており、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のソース領域またはドレイン領域となっている。つまり、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨが、前述のｎ型半導体領域に相当している。ｎ型高濃度半導体領域ＮＨのｎ型不純物濃度は、ｎ型低濃度半導体領域ＮＭのｎ型不純物濃度よりも高濃度であり、ｎ型高濃度半導体領域ＮＨは、ｎ型低濃度半導体領域ＮＭよりもゲート電極ＧＮ１から離れて配置されている。ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、埋め込み絶縁膜ＢＯＸに接している。なお、ｎ型高濃度半導体領域ＮＨは、半導体層ＳＭと、半導体層ＳＭ上にシリコンを選択成長させたエピ層ＥＰとに跨って形成されているので、ｎ型高濃度半導体領域ＮＨの上面（シリサイド層ＳＩＬとの界面）は、半導体層ＳＭの上面（ゲート絶縁膜２との界面）よりも高くなっている。
【００３３】
ゲート電極ＧＮ１およびｎ型高濃度半導体領域ＮＨの表面（上面）にはシリサイド層ＳＩＬが形成され、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のソース領域、ドレイン領域およびゲート電極ＧＮ１の低抵抗化が図られている。薄膜ｎ型ＭＩＳＦＥＴＱｎ１のソース領域およびドレイン領域は、導電体であるプラグ電極ＰＧを介して導電体である金属配線ＭＷに接続されている。プラグ電極ＰＧは、薄膜ｎ型ＭＩＳＦＥＴＱｎ１を覆う層間絶縁膜ＩＬ内に設けられている。
【００３４】
図１にも示すように、薄膜ｎ型ＭＩＳＦＥＴＱｎ１は、半導体基板１の表面に形成されたｐ型ウエル層ＰＷ内に形成されている。つまり、薄膜ｎ型ＭＩＳＦＥＴＱｎ１が形成される活性領域ＡＣＴＮ１の下には、活性領域ＡＣＴＮ１の全域にわたってｐ型ウエル層ＰＷが形成されている。
【００３５】
薄膜ｐ型ＭＩＳＦＥＴＱｐ１は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１と同様の構造となっているが、ゲート電極、半導体層、低濃度半導体領域、高濃度半導体領域、および、ウエル層の導電型が反対となる。
【００３６】
次に、ｐ型タップＰＴＡＰは、半導体基板１の表面の活性領域ＡＣＴＰＴ内に形成されている。ｐ型タップＰＴＡＰおよび活性領域ＡＣＴＰＴは、薄膜ｎ型ＭＩＳＦＥＴＱｎ１と同一のｐ型ウエル層ＰＷ内に形成されている。ｐ型ウエル層ＰＷの表面には、ゲート絶縁膜２を介して、ノンドープ領域ＧＩが形成されており、ノンドープ領域ＧＩの上面は、窒化シリコン膜からなるキャップ絶縁膜４で覆われている。ノンドープ領域ＧＩの側壁上には、薄膜ｎ型ＭＩＳＦＥＴＱｎ１と同様の、オフセットスペーサＯＳ１、絶縁膜５、および、側壁絶縁膜ＳＷ３が順に形成されている。ノンドープ領域ＧＩを挟むように、ノンドープ領域ＧＩの両端の半導体基板１（ｐ型ウエル領域ＰＷ）の表面には、ｐ型高濃度半導体領域ＰＨが形成されている。ｐ型高濃度半導体領域ＰＨの表面には、シリサイド層ＳＩＬが形成され、シリサイド層ＳＩＬは、プラグ電極ＰＧを介して、基準電位配線ＶＳＳに接続されている。つまり、ｐ型タップＰＴＡＰでは、基準電位配線ＶＳＳに印加される基準電位が、プラグ電極ＰＧ、シリサイド層ＳＩＬ、および、ｐ型高濃度半導体領域ＰＨを介してｐ型ウエル層ＰＷに印加されている。
【００３７】
なお、ノンドープ領域ＧＩの上面はキャップ絶縁膜４で覆われているため、シリサイド層ＳＩＬは形成されていない。また、ノンドープ領域ＧＩには、ｐ型またはｎ型の不純物はイオン注入（導入）されておらず、アモルファスシリコン膜となっている。
【００３８】
次に、ｐ型ウエル給電ＰＷＣＮＴは、半導体基板１の表面の活性領域ＡＣＴＰＷ内に形成されている。ｐ型ウエル給電ＰＷＣＮＴは、ｐ型ウエル層ＰＷ内に形成されており、活性領域ＡＣＴＰＷ内には、ｐ型高濃度半導体領域ＰＨが形成されている。さらに、ｐ型高濃度半導体領域ＰＨの上面には、シリサイド層ＳＩＬが形成され、シリサイド層ＳＩＬは、プラグ電極ＰＧを介して、基準電位配線ＶＳＳに接続されている。つまり、ｐ型ウエル給電ＰＷＣＮＴでは、基準電位配線ＶＳＳに印加される基準電位が、プラグ電極ＰＧ、シリサイド層ＳＩＬ、および、ｐ型高濃度半導体領域ＰＨを介してｐ型ウエル層ＰＷに印加されている。ｐ型ウエル給電ＰＷＣＮＴおよび活性領域ＡＣＴＰＷは、薄膜ｎ型ＭＩＳＦＥＴＱｎ１と同一のｐ型ウエル層ＰＷ内に形成されている。
【００３９】
次に、バルクｐ型ＭＩＳＦＥＴＱｐｂの構造を説明する。バルクｐ型ＭＩＳＦＥＴＱｐｂは、半導体層ＳＭの表面の活性領域ＡＣＴＰＢの内部に形成されており、活性領域ＡＣＴＰＢは、ｎ型ウエル層ＮＷ内に形成され、素子分離膜ＳＴＩで囲まれている。素子分離膜ＳＴＩは、活性領域ＡＣＴＰＢを規定している。
【００４０】
半導体基板１（ｎ型ウエル層ＮＷ）上には、ゲート絶縁膜２を介して、ｐ型のゲート電極ＧＰＢが形成されている。ゲート絶縁膜２は、酸化シリコン膜、酸窒化シリコン膜、または、ｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜、等で構成されるが、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜２とは、異なる膜厚、異なる材料を用いて形成しても良い。例えば、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜２よりも、酸化膜換算の膜厚が厚くなるように、バルクｐ型ＭＩＳＦＥＴＱｐｂのゲート絶縁膜２を形成することも出来る。ゲート電極ＧＰＢは、多結晶シリコン膜（ポリシリコン膜）からなり、ｐ型不純物が導入されている。
【００４１】
バルクｐ型ＭＩＳＦＥＴＱｐｂのチャネル長方向（図２の横方向）に、ゲート電極ＧＰＢは、対向する側壁を有しており、側壁上には、オフセットスペーサＯＳ１、絶縁膜５および側壁絶縁膜ＳＷ３が形成されている。
【００４２】
チャネル長方向において、ゲート電極ＧＰＢを挟むように、ゲート電極ＧＰＢの両側に、それぞれ、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨが形成されており、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨは、バルクｐ型ＭＩＳＦＥＴＱｐｂのソース領域またはドレイン領域となっている。ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨが、前述のｐ型半導体領域に相当している。ｐ型高濃度半導体領域ＰＨのｐ型不純物濃度は、ｐ型低濃度半導体領域ＰＭのｐ型不純物濃度よりも高濃度であり、ｐ型高濃度半導体領域ＰＨは、ｐ型低濃度半導体領域ＰＭよりもゲート電極ＧＰＢから離れて配置されている。
【００４３】
ゲート電極ＧＰＢおよびｐ型高濃度半導体領域ＰＨの表面（上面）にはシリサイ層ＳＩＬが形成され、バルクｐ型ＭＩＳＦＥＴＱｐｂのソース領域、ドレイン領域およびゲート電極ＧＰＢの低抵抗化が図られている。バルクｐ型ＭＩＳＦＥＴＱｐｂのソース領域およびドレイン領域は、導電体であるプラグ電極ＰＧを介して導電体である金属配線ＭＷに接続されている。プラグ電極ＰＧは、バルクｐ型ＭＩＳＦＥＴＱｐｂを覆う層間絶縁膜ＩＬ内に設けられている。
【００４４】
なお、バルクｎ型ＭＩＳＦＥＴは、バルクｐ型ＭＩＳＦＥＴＱｐｂと同様の構造をしているので、上記バルクｐ型ＭＩＳＦＥＴＱｐｂの説明において、ｐ型をｎ型に置き換えることで、バルクｎ型ＭＩＳＦＥＴの構造説明となる。
【００４５】
図３は、図１のＤ−Ｄ断面であり、薄膜ｐ型ＭＩＳＦＥＴＱｐ１、薄膜ｎ型ＭＩＳＦＥＴＱｎ１、薄膜ｎ型ＭＩＳＦＥＴＱｎ２、および、薄膜ｐ型ＭＩＳＦＥＴＱｐ２、のチャネル幅方向（チャネル長方向に直交する方向）の断面構造を示している。
【００４６】
図３の横方向には、活性領域ＡＣＴＰ１、ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＮ２、及びＡＣＴＰ２が順に配置されており、それぞれの活性領域は、素子分離膜ＳＴＩで挟まれている。活性領域ＡＣＴＰ１、ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＮ２、及びＡＣＴＰ２、ならびに素子分離膜ＳＴＩ上には、ゲート電極層ＧＬが連続して延在している。そして、ゲート電極層ＧＬには、薄膜ｐ型ＭＩＳＦＥＴＱｐ１のゲート電極ＧＰ１、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１、ｐ型タップＰＴＡＰのノンドープ領域ＧＩ、薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２、および、薄膜ｐ型ＭＩＳＦＥＴＱｐ２のゲート電極ＧＰ２が形成されている。つまり、薄膜ｐ型ＭＩＳＦＥＴＱｐ１のゲート電極ＧＰ１、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１、ｐ型タップＰＴＡＰのノンドープ領域ＧＩ、薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２、および、薄膜ｐ型ＭＩＳＦＥＴＱｐ２のゲート電極ＧＰ２は、ゲート電極層ＧＬで一体形成され、一体構造（物理的に繋がった構造）となっている。
【００４７】
ｐ型のゲート電極ＧＰ１は、活性領域ＡＣＴＰ１およびその両側の素子分離膜ＳＴＩの上に延在し、ｎ型のゲート電極ＧＮ１は、活性領域ＡＣＴＮ１およびその両側の素子分離膜ＳＴＩの上に延在し、ゲート電極ＧＰ１およびゲート電極ＧＮ１は、隣接して接続されて（接触して）いる。ゲート電極ＧＰ１およびゲート電極ＧＮ１の上面には、連続的にシリサイド層ＳＩＬが形成されており、シリサイド層ＳＩＬは、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。ゲート電極ＧＰ１は、ｐ型不純物が導入されたｐ型半導体（ｐ型多結晶シリコン層）であり、ゲート電極ＧＮ１は、ｎ型不純物が導入されたｎ型半導体層（ｎ型多結晶シリコン層）であるが、両者は、シリサイド層ＳＩＬにより電気的に短絡している。
【００４８】
また、ｎ型のゲート電極ＧＮ２は、活性領域ＡＣＴＮ２およびその両側の素子分離膜ＳＴＩの上に延在し、ｐ型のゲート電極ＧＰ２は、活性領域ＡＣＴＰ２およびその両側の素子分離膜ＳＴＩの上に延在し、ゲート電極ＧＮ２およびゲート電極ＧＰ２は、隣接して接続されて（接触して）いる。ゲート電極ＧＮ２は、ｎ型不純物が導入されたｎ型半導体層（ｎ型多結晶シリコン層）であり、ゲート電極ＧＰ２は、ｐ型不純物が導入されたｐ型半導体層（ｐ型多結晶シリコン層）であるが、両者の上面には、連続的にシリサイド層ＳＩＬが形成されており、シリサイド層ＳＩＬは、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。上記と同様に、ゲート電極ＧＮ２およびゲート電極ＧＰ２も電気的に短絡している。
【００４９】
また、ノンドープ領域ＧＩは、活性領域ＡＣＴＰＴおよびその両側の素子分離膜ＳＴＩの上に延在し、ゲート電極ＧＮ１およびゲート電極ＧＮ２と物理的に接続されて（接触して）いる。しかしながら、ノンドープ領域ＧＩは、ｐ型不純物またはｎ型不純物を含有しない真性半導体であり、ノンドープ領域ＧＩは、アモルファスシリコン膜からなる。さらに、ノンドープ領域ＧＩの上面は、キャップ絶縁膜４で覆われており、シリサイド層ＳＩＬは形成されていない。よって、ｎ型のゲート電極ＧＮ１とｎ型のゲート電極ＧＮ２とは、ノンドープ領域ＧＩで電気的に絶縁されており、ゲート電極ＧＮ１およびＧＮ２間のリーク電流は、ノンドープ領域ＧＩにより防止することができる。因みに、アモルファスシリコン膜からなるノンドープ領域ＧＩのシート抵抗は、１，０００ＫΩ／□以上であり、ｎ型の多結晶シリコン膜からなるゲート電極ＧＮ１およびＧＮ２のシート抵抗は、１３０Ω／□、ｐ型の多結晶シリコン膜からなるゲート電極ＧＰ１およびＧＰ２のシート抵抗は、３３０Ω／□である。ノンドープ領域ＧＩのシート抵抗は、ゲート電極ＧＮ１およびＧＰ１のシート抵抗の１０００倍以上であり、ゲート電極ＧＮ１およびＧＮ２間のリーク電流を防止、低減するのに十分な高抵抗であり、ゲート電極ＧＮ１およびＧＮ２間が電気的に絶縁されていると言える。
【００５０】
＜半導体装置の製造方法＞
図４から図２２は、実施の形態１に係る半導体装置の製造工程を示す要部断面図である。図４〜図８、図１０、図１１、図１３、図１５、図１７、図１９、および図２１は、図２に対応する半導体装置の製造工程中の要部断面図を、図９、図１２、図１４、図１６、図１８、図２０、および図２２は、図３に対応する半導体装置の製造工程中の要部断面図である。図２３は、検討例である半導体装置の要部平面図であり、図２４は、実施の形態１の効果を説明する要部平面図である。
【００５１】
半導体装置の製造方法は、図４に示すように、半導体基板１を準備する工程を有する。ｐ型の半導体基板１の表面には、ｐ型ウエル層ＰＷ、ｎ型ウエル層ＮＷ、および、素子分離膜ＳＴＩが形成されている。そして、半導体基板１は、素子分離膜ＳＴＩによって規定された活性領域ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＰＷおよびＡＣＴＰＢを有し、活性領域ＡＣＴＮ１には、半導体基板１の主面上に埋め込み絶縁膜ＢＯＸを介して半導体層ＳＭが選択的に形成されている。すなわち、活性領域ＡＣＴＰＴ、ＡＣＴＰＷおよびＡＣＴＰＢの埋め込み絶縁膜ＢＯＸと半導体層ＳＭは、選択的に除去されている。さらに、活性領域ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＰＷは、単一のｐ型ウエル層ＰＷ内に形成されており、活性領域ＡＣＴＰＢは、ｎ型ウエル層ＮＷ内に形成されている。
【００５２】
素子分離膜ＳＴＩは、酸化シリコン膜または窒化シリコン膜と酸化シリコン膜の積層構造等の絶縁膜で構成されている。ｐ型ウエル層ＰＷまたはｎ型ウエル層ＮＷは、半導体基板１内にｐ型不純物が注入された半導体領域またはｎ型不純物が注入された半導体領域である。
【００５３】
次に、図５に示すように、ゲート絶縁膜２およびシリコン膜３の形成工程を実施する。活性領域ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＰＷおよびＡＣＴＰＢにおいて、半導体層ＳＭおよび半導体基板１の主面に、ゲート絶縁膜２を形成する。ゲート絶縁膜２は、酸化シリコン膜、酸窒化シリコン膜、または、ｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜からなる。活性領域ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＰＷおよびＡＣＴＰＢにおいて、異なる膜厚、異なる膜質としても良い。次に、半導体基板１上にシリコン膜３を形成する。つまり、ゲート絶縁膜２上および素子分離膜ＳＴＩ上に、シリコン膜３を、ＣＶＤ（Chemical Vapor Deposition）法等により堆積させる。堆積されたシリコン膜３には、不純物は含まれておらず、アモルファスシリコン膜からなる真性半導体であり、その抵抗は、１，０００ＫΩ／□以上である。
【００５４】
次に、図５に示すように、シリコン膜３に不純物を導入する工程を実施する。まず、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を覆い、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域を露出するフォトレジスト層ＰＲ１を形成し、フォトレジスト層ＰＲ１をマスクとしてイオン注入工程を実施する。そして、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域のシリコン膜３に、リン（Ｐ）などのｎ型不純物を導入し、ｎ型半導体とする。次に、フォトレジスト層ＰＲ１を除去した後、薄膜ｎ型ＭＩＳＦＥＴＱｎ１、ｐ型タップＰＴＡＰ、および、ｐ型ウエル給電ＰＷＣＮＴの形成領域を覆い、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を露出するフォトレジスト膜ＰＲ２をマスクとして、バルクｐ型ＭＩＳＦＥＴＱｐｂ形成領域のシリコン膜３にホウ素（Ｂ）等のｐ型不純物を導入し、ｐ型半導体とする。その後、フォトレジスト層ＰＲ２を除去する。
【００５５】
次に、図６に示すように、キャップ絶縁膜４の形成工程を実施する。シリコン膜３上に、例えば、低圧ＣＶＤ法により窒化シリコン膜からなるキャップ絶縁膜４を堆積させる。
【００５６】
次に、図７に示すように、ゲートパターニング工程を実施する。フォトレジスト膜（図示せず）をマスクとして、シリコン膜３およびキャップ絶縁膜４の積層膜に、ドライエッチングを施すことにより、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域にゲート電極ＧＮ１を、ｐ型タップＰＴＡＰの形成領域にノンドープ領域ＧＩを、そして、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域に、ゲート電極ＧＰＢを形成する。キャップ絶縁膜４は、シリコン膜３をドライエッチングで加工する際のハードマスクとして用いており、ゲート電極ＧＮ１およびＧＰＢ、ならびに、ノンドープ領域ＧＩの加工精度を向上することができる。具体的には、ゲート電極ＧＮ１およびＧＰＢ、ならびに、ノンドープ領域ＧＩの肩部の丸まり、細線化等を防止することができる。また、後述するように、キャップ絶縁膜４は、ノンドープ領域ＧＩに、不純物がイオン注入されるのを阻止する役割、および、ノンドープ領域ＧＩの上面にシリサイド層が形成されるのを防止する役割がある。そのため、ゲートパターニング工程後に、ゲート電極ＧＮ１、ノンドープ領域ＧＩ、および、ゲート電極ＧＰＢの上には、充分な膜厚のキャップ絶縁膜４が残っていることが肝要である。
【００５７】
図７では、ゲート電極ＧＮ１、ノンドープ領域ＧＩ、および、ゲート電極ＧＰＢの下にのみゲート絶縁膜２が残る例を示しているが、半導体基板１上および半導体層ＳＭ上にもゲート絶縁膜２を残しても良い。
【００５８】
次に、図７に示すように、オフセットスペーサＯＳ１の形成工程を実施する。ゲートパターニング工程の後、半導体基板１上に窒化シリコン膜を堆積させ、この窒化シリコン膜に異方性ドライエッチングを施すことにより、ゲート電極ＧＮ１、ノンドープ領域ＧＩ、および、ゲート電極ＧＰＢ、の側壁上に、窒化シリコン膜からなるオフセットスペーサＯＳ１を選択的に形成する。
【００５９】
さらに、図７に示すように、ｐ型低濃度半導体領域ＰＭの形成工程を実施する。バルクｐ型ＭＩＳＦＥＴＱｐｂ形成領域を露出し、それ以外の領域を覆うフォトレジスト層（図示せず）をマスクとして、ホウ素等のｐ型不純物をイオン注入することにより、ゲート電極ＧＰＢの両側の半導体基板１の主面にｐ型低濃度半導体領域ＰＭを形成する。イオン注入は、ゲート電極ＧＰＢおよびオフセットスペーサＯＳ１に対して、自己整合的に実施されるため、ゲート電極ＧＰＢに対するｐ型低濃度半導体領域ＰＭの重なり幅を低減することができる。また、ゲート電極ＧＰＢは、キャップ絶縁膜４で覆われているため、ゲート電極ＧＰＢ中には、ｐ型不純物は導入されない。
【００６０】
次に、図８に示すように、側壁絶縁膜ＳＷ１の形成工程を実施する。先ず、半導体基板１上に、酸化シリコン膜からなる絶縁膜５および窒化シリコン膜からなる絶縁膜６を、低圧ＣＶＤ法またはプラズマＣＶＤ法により堆積させる。次に、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域を露出し、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を覆うフォトレジスト層ＰＲ３をマスクとして、異方性ドライエッチングを実施することにより、ゲート電極ＧＮ１の側壁上に、オフセットスペーサＯＳ１を介して、絶縁膜５および６の積層構造からなる側壁絶縁膜ＳＷ１を選択的に形成する。つまり、図８に示すように、ゲート電極ＧＮ１上、素子分離膜ＳＴＩ上、および、ゲート電極ＧＮ１および側壁絶縁膜ＳＷ１から露出した半導体層ＳＭ上、の絶縁膜５および６は、除去される。
【００６１】
図９は、側壁絶縁膜ＳＷ１の形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。フォトレジスト層ＰＲ３は、ｐ型タップＰＴＡＰの形成領域を覆っているので、この領域の絶縁膜５および６は残存するが、ゲート電極ＧＰ１、ＧＮ１、ＧＮ２およびＧＰ２上の絶縁膜５および６は除去されて、キャップ絶縁膜４が露出する。そして、属壁絶縁膜ＳＷ１を形成した後、フォトレジスト層ＰＲ３を除去する。
【００６２】
次に、図１０に示すように、エピ層ＥＰの形成工程を実施する。薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域において、ゲート電極ＧＮ１、オフセットスペーサＯＳ１および側壁絶縁膜ＳＷ１から露出した半導体層ＳＭの表面に、シリコンをエピタキシャル成長させエピ層ＥＰを形成する。エピタキシャル成長工程において、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域は、絶縁膜６で覆われているため、エピ層ＥＰは形成されない。次に、エピ層ＥＰの上面に、熱酸化法を用いて、酸化シリコン膜からなる絶縁膜７を形成する。この絶縁膜７は、後述の、絶縁膜６を除去する際にエピ層ＥＰの上面を保護するためのエッチングストッパとして機能する。
【００６３】
次に、図１１に示すように、側壁絶縁膜ＳＷ２の形成工程を実施する。まず、半導体基板１上に、薄膜ｎ型ＭＩＳＦＥＴＱｎ１、ｐ型タップＰＴＡＰ、および、ｐ型ウエル給電ＰＷＣＮＴの形成領域を覆い、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を露出するフォトレジスト層ＰＲ４を形成する。そして、フォトレジスト層ＰＲ４をマスクとして、半導体基板１に異方性ドライエッチングを施すことで、ゲート電極ＧＰＢの側壁上に、オフセットスペーサＯＳ１を介して、絶縁膜５および６の積層構造からなる側壁絶縁膜ＳＷ２を選択的に形成する。つまり、図１１に示すように、ゲート電極ＧＰＢ上、素子分離膜ＳＴＩ上、および、ゲート電極ＧＰＢおよび側壁絶縁膜ＳＷ２から露出した半導体基板１上、の絶縁膜５および６は、除去される。
【００６４】
図１２は、側壁絶縁膜ＳＷ２の形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。フォトレジスト層ＰＲ４は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２、ならびに、ｐ型タップＰＴＡＰの形成領域を覆っているので、ｐ型タップＰＴＡＰの形成領域の絶縁膜５および６は、除去されずに残る。側壁絶縁膜ＳＷ２を形成した後に、フォトレジスト層ＰＲ４を除去する。
【００６５】
次に、絶縁膜６の除去工程を実施する。絶縁膜６は、窒化シリコン膜で構成されているため、例えば、酸化シリコン膜に対してエッチング選択比が確保できる条件でウェットエッチングを実施する。つまり、窒化シリコン膜をエッチング除去する際に、酸化シリコン膜がエッチングストッパとして機能する条件でウェットエッチングを実施するものである。図１１に示されていた、ゲート電極ＧＮ１およびＧＰＢ上のキャップ４、側壁絶縁膜ＳＷ１およびＳＷ２を構成する絶縁膜６、および、ｐ型タップＰＴＡＰ、および、ｐ型ウエル給電ＰＷＣＮＴの形成領域の絶縁膜６が除去される。そして、図１３に示すように、ゲート電極ＧＮ１およびＧＰＢの上面が露出する。また、側壁絶縁膜ＳＷ１およびＳＷ２を構成する、酸化シリコン膜からなる絶縁膜５が露出する。さらに、ｐ型ウエル給電ＰＷＣＮＴの形成領域の、酸化シリコン膜からなる絶縁膜５が露出する。
【００６６】
図１４は、絶縁膜６の除去工程におけるゲート電極層ＧＬの延在方向の断面図を示している。図１２に示されていた、ゲート電極ＧＰ１、ＧＮ１、ＧＮ２、および、ＧＰ２上のキャップ絶縁膜４、ならびに、側壁絶縁膜ＳＷ１を構成する絶縁膜６が除去される。ｐ型タップＰＴＡＰの形成領域では、絶縁膜６は除去されるが、絶縁膜５、および、絶縁膜５で覆われたキャップ絶縁膜４、が残る。
【００６７】
次に、図１５に示すように、ｎ型低濃度半導体領域ＮＭの形成工程を実施する。まず、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を覆い、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域を露出するフォトレジスト層ＰＲ５を形成し、フォトレジスト層ＰＲ５をマスクとしてイオン注入工程を実施する。イオン注入工程では、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物をイオン注入し、エピ層ＥＰの表面、および、ゲート電極ＧＮ１とエピ層ＥＰの間の半導体層ＳＭの表面に、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のｎ型低濃度半導体領域ＮＭを形成する。この時、ゲート電極ＧＮ１にも、ｎ型不純物が導入される。
【００６８】
図１６は、ｎ型低濃度半導体領域ＮＭの形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。フォトレジスト層ＰＲ５は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２の形成領域を露出しているので、ゲート電極ＧＮ１およびＧＮ２にｎ型不純物がイオン注入される。一方、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２の形成領域、および、ｐ型タップＰＴＡＰの形成領域は、フォトレジスト層ＰＲ５で覆われているので、ゲート電極ＧＰ１およびＧＰ２、ならびに、ノンドープ領域ＧＩには、ｎ型不純物はイオン注入されない。
【００６９】
同様に、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２のｐ型低濃度半導体領域を形成する際には、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２の形成領域、および、ｐ型タップＰＴＡＰの形成領域を露出し、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２の形成領域を覆うフォトレジスト層（図示せず）を、ｐ型不純物（例えば、ホウ素（Ｂ））のイオン注入マスクとして用いる。従って、ｐ型不純物は、ゲート電極ＧＰ１およびＧＰ２に注入され、フォトレジスト層で覆われたゲート電極ＧＮ１およびＧＮ２には、注入されない。ノンドープ領域ＧＩは、フォトレジスト層で覆われていないが、キャップ絶縁膜４で覆われているため、ｐ型不純物は注入されない。なお、ｐ型不純物およびｎ型不純物のイオン注入後には、注入された不純物を活性化する為に、半導体基板１に熱処理が施される。
【００７０】
次に、図１７に示すように、側壁絶縁膜ＳＷ３の形成工程を実施する。まず、半導体基板１上に、窒化シリコン膜からなる絶縁膜を、低圧ＣＶＤ法またはプラズマＣＶＤ法で堆積し、次に、異方性ドライエッチングを実施することにより、側壁絶縁膜ＳＷ３を形成する。側壁絶縁膜ＳＷ３は、ゲート電極ＧＮ１およびＧＰＢ、ならびに、ノンドープ領域ＧＩの側壁上に、オフセットスペーサＯＳ１および絶縁膜５を介して形成される。異方性ドライエッチングを実施した後、ゲート電極ＧＮ１およびＧＰＢ、ならびに、ノンドープ領域ＧＩの上には、窒化シリコン膜からなる絶縁膜は残っていない。言い換えると、ゲート電極ＧＮ１およびＧＰＢの上面は露出しており、ノンドープ領域ＧＩの上には絶縁膜５が露出している。ノンドープ領域ＧＩ上に位置する窒化シリコン膜からなるキャップ絶縁膜４は、酸化シリコン膜からなる絶縁膜５で覆われている。従って、側壁絶縁膜ＳＷ３を形成する際の異方性ドライエッチングで、オーバーエッチングをしても、酸化シリコン膜からなる絶縁膜５がエッチングストッパとして機能するため、窒化シリコン膜からなるキャップ絶縁膜４がエッチングされて、薄膜化すること、または、消失することを防止できる。
【００７１】
図１８は、側壁絶縁膜ＳＷ３の形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。ゲート電極層ＧＬの延在方向の端部に、オフセットスペーサＯＳ１および絶縁膜５を介して側壁絶縁膜ＳＷ３が形成される。ゲート電極ＧＰ１、ＧＮ１、ＧＮ２、および、ＧＰ２は露出しており、ノンドープ領域ＧＩは、絶縁膜４および５で覆われている。
【００７２】
次に、図１９に示すようにｎ型高濃度半導体領域ＮＨの形成工程を実施する。まず、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を覆い、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域を露出するフォトレジスト層ＰＲ６を形成し、フォトレジスト層ＰＲ６をマスクとしてイオン注入工程を実施する。イオン注入工程では、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物をイオン注入し、エピ層ＥＰ、および、半導体層ＳＭにｎ型高濃度半導体領域ＮＨを形成する。この時、ゲート電極ＧＮ１にも、ｎ型不純物が導入される。フォトレジスト層ＰＲ６で覆われているゲート電極ＧＰＢおよびノンドープ領域ＧＩには、ｎ型不純物は導入されない。イオン注入工程が終了したら、フォトレジスト層ＰＲ６を除去する。
【００７３】
次に、図１９に示すようにｐ型高濃度半導体領域ＰＨの形成工程を実施する。ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域を露出し、薄膜ｎ型ＭＩＳＦＥＴＱｎ１の形成領域を覆うフォトレジスト層ＰＲ７を形成し、フォトレジスト層ＰＲ７をマスクとしてイオン注入工程を実施する。イオン注入工程では、ホウ素（Ｂ）等のｐ型不純物をイオン注入し、ｐ型タップＰＴＡＰ、ｐ型ウエル給電ＰＷＣＮＴ、および、バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域にｐ型高濃度半導体領域ＰＨを形成する。
【００７４】
バルクｐ型ＭＩＳＦＥＴＱｐｂの形成領域では、ゲート電極ＧＰＢの両端の半導体基板１（ｎ型ウエル層ＮＷ）の主面にｐ型高濃度半導体領域ＰＨが形成される。ｐ型不純物は、ゲート電極ＧＰＢにも導入される。ｐ型タップＰＴＡＰの形成領域では、ノンドープ領域ＧＩの両端の半導体基板１（ｐ型ウエル層ＰＷ）の主面にｐ型高濃度半導体領域ＰＨが形成される。ノンドープ領域ＧＩの上面は、窒化シリコン膜からなるキャップ絶縁膜４で覆われているため、ｐ型高濃度半導体領域ＰＨを形成する際に、ｐ型不純物がノンドープ領域ＧＩに注入されるのを防止することができる。また、ｐ型ウエル給電ＰＷＣＮＴの形成領域にも、半導体基板１（ｐ型ウエル層ＰＷ）の主面にｐ型高濃度半導体領域ＰＨが形成される。なお、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２のｐ型高濃度半導体領域ＰＨは、バルクｐ型ＭＩＳＦＥＴＱｐｂのｐ型高濃度半導体領域ＰＨ形成工程と同時に形成される。
【００７５】
図２０は、ｎ型高濃度半導体領域ＮＨおよびｐ型高濃度半導体領域ＰＨの形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。ｎ型高濃度半導体領域ＮＨを形成する際のフォトレジスト層ＰＲ６は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２の形成領域を露出しているので、ゲート電極ＧＮ１およびＧＮ２にｎ型不純物がイオン注入される。一方、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２の形成領域、および、ｐ型タップＰＴＡＰの形成領域は、フォトレジスト層ＰＲ６で覆われているので、ゲート電極ＧＰ１およびＧＰ２、ならびに、ノンドープ領域ＧＩには、ｎ型不純物はイオン注入されない。
【００７６】
ｐ型高濃度半導体領域ＰＨを形成する際のフォトレジスト層ＰＲ７は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２の形成領域を覆っているので、ゲート電極ＧＮ１およびＧＮ２には、ｐ型不純物はイオン注入されない。一方、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２の形成領域は、フォトレジスト層ＰＲ７で覆われていないので、ゲート電極ＧＰ１およびＧＰ２には、ｐ型不純物がイオン注入される。ノンドープ領域ＧＩは、フォトレジスト層ＰＲ７で覆われていないが、キャップ絶縁膜４で覆われているため、ｐ型不純物はイオン注入されない。なお、ｐ型不純物およびｎ型不純物のイオン注入後には、注入された不純物を活性化する為に、半導体基板１に熱処理が施される。
【００７７】
次に、図２１に示すように、シリサイド層ＳＩＬの形成工程を実施する。先ず、半導体基板１の主面に露出している酸化シリコン膜を除去する。つまり、図１９に示した、ｎ型高濃度半導体領域ＮＨの表面の絶縁膜７およびｐ型高濃度半導体領域ＰＨ上の絶縁膜５、ならびに、ノンドープ領域ＧＩ上の絶縁膜５を、ウェットエッチング法で除去する。ノンドープ領域ＧＩの上面は、窒化シリコン膜からなるキャップ絶縁膜４で覆われているため、絶縁膜５が除去された後にも、ノンドープ領域ＧＩの上面が露出することはない。
【００７８】
次に、露出した高濃度半導体領域ＮＨおよびｐ型高濃度半導体領域ＰＨの表面、ゲート電極ＧＮ１およびＧＰＢの表面にシリサイド層ＳＩＬを形成する。シリサイド層ＳＩＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。ただし、ノンドープ領域ＧＩの上面は、キャップ絶縁膜４で覆われているため、シリサイド層ＳＩＬは形成されない。
【００７９】
図２２は、シリサイド層ＳＩＬの形成工程におけるゲート電極層ＧＬの延在方向の断面図を示している。隣接して配置されたゲート電極ＧＰ１およびＧＮ１の上面には、連続的にシリサイド層ＳＩＬが形成されている。同様に、隣接して配置されたゲート電極ＧＰ２およびＧＮ２の上面には、連続的にシリサイド層ＳＩＬが形成されている。ただし、ノンドープ領域ＧＩの上面は、キャップ絶縁膜４で覆われており、シリサイド層ＳＩＬは形成されていない。つまり、ゲート電極ＧＰ１およびＧＮ１上のシリサイド層ＳＩＬと、ゲート電極ＧＰ２およびＧＮ２上のシリサイド層ＳＩＬとは、キャップ絶縁膜４で分離されており、電気的に独立にできる。なお、シリサイド層ＳＩＬの形成の前に、ノンドープ領域ＧＩ上に選択的に酸化シリコン膜等の絶縁膜を形成しても良い。この場合、キャップ絶縁膜４だけの場合と比較して、より確実にシリサイド層ＳＩＬの形成を防止することができる。
【００８０】
次に、図２および図３に示すように、プラグ電極ＰＧの形成工程を実施する。先ず、半導体基板１上に、複数の開口を有する層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜、窒化シリコン膜、または、窒化シリコン膜と窒化シリコン膜上に形成された酸化シリコン膜との積層膜等の絶縁膜（無機絶縁膜）からなる。酸化シリコン膜および窒化シリコン膜は、低圧ＣＶＤ法またはプラズマＣＶＤ法を用いて、半導体基板１上に堆積させる。層間絶縁膜ＩＬの開口は、ｎ型高濃度半導体領域ＮＨ、ｐ型高濃度半導体領域ＰＨ、および、ゲート電極ＧＮ１、ＧＰ１、ＧＮ２、および、ＧＰ２の表面に形成されたシリサイド層ＳＩＬの上面（表面）を一部露出している。そして、層間絶縁膜ＩＬの開口内に、金属膜からなるプラグ電極ＰＧを形成する。プラグ電極ＰＧは、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア膜と、タングステン（Ｗ）との積層構造となっている。シリサイド層ＳＩＬの表面および開口の側壁にバリア膜が形成され、バリア膜上にタングステン膜が形成されている。
【００８１】
次に、金属配線ＭＷ、電源電位配線ＶＤＤ、および、基準電位配線ＶＳＳの形成工程を実施する。プラグ電極ＰＧに接触するように、層間絶縁膜ＩＬ上に、所望のパターンを有する金属配線ＭＷ、電源電位配線ＶＤＤ、および、基準電位配線ＶＳＳを形成する。金属配線ＭＷ、電源電位配線ＶＤＤ、および、基準電位配線ＶＳＳは、アルミニウム（Ａｌ）膜または銅（Ｃｕ）膜を主体とする金属膜であるが、微量の不純物を含んでも良い。例えば、銅、シリコンを含有するアルミニウム膜、またはパラジウムを含有する銅膜等も含まれる。
【００８２】
以上、説明したように、ゲート電極ＧＰ１、ＧＮ１、ＧＮ２、ＧＰ２、および、ＧＰＢは、アモルファスシリコン膜からなるシリコン膜３に、ｐ型不純物またはｎ型不純物が注入された後、ｐ型またはｎ型の低濃度半導体領域ＰＭまたはＮＭ、または、ｐ型またはｎ型の高濃度半導体領域ＰＨまたはＮＨの形成工程で熱処理が施されるため、多結晶シリコン膜となる。一方、ノンドープ領域ＧＩには、ｐ型不純物またはｎ型不純物が注入されないため、アモルファスシリコン膜のままとなっている。
【００８３】
＜半導体装置およびその製造方法の特徴＞
本実施の形態１によれば、以下の特徴を奏することができる。
【００８４】
まず、回路セルの高さを低減し、半導体装置の小型化を実現出来る。ここで、回路セルの高さを、図１を用いて説明する。回路セルの高さは、Ｙ方向における、電源電位配線ＶＤＤの中心から基準電位配線ＶＳＳの中心までの距離とする。
【００８５】
図２３は、実施の形態１の検討例であるが、図１の第１回路セルに対応する回路セルの平面図であるが、１つの薄膜ｐ型ＭＩＳＦＥＴＱｐ１と、１つの薄膜ｎ型ＭＩＳＦＥＴＱｎ１とを示している。薄膜ｐ型ＭＩＳＦＥＴＱｐ１が形成される活性領域ＡＣＴＰ１および薄膜ｎ型ＭＩＳＦＥＴＱｎ１が形成される活性領域ＡＣＴＮ１は、互いに平行にＸ方向に延在している。そして、活性領域ＡＣＴＰ１およびＡＣＴＮ１と交差するように、その一部がゲート電極ＧＰ１およびＧＮ１となるゲート電極層ＧＬ３が、Ｙ方向に延在して配置されている。図１の回路セル１とは異なり、ゲート電極層ＧＬ３は、回路セルの内部で終端している。つまり、ゲート電極層ＧＬ３は、電源電位配線ＶＤＤ（又は、活性領域ＡＣＴＮＴ）および基準電位配線ＶＳＳ（又は、活性領域ＡＣＴＰＴ）と交差せず、ゲート電極層ＧＬ３は、電源電位配線ＶＤＤ（又は、活性領域ＡＣＴＮＴ）および基準電位配線ＶＳＳ（又は、活性領域ＡＣＴＰＴ）の内側の領域で終端している。また、図２３では、ゲート電極層ＧＬ３の周囲に、側壁絶縁膜ＳＷ４を示しているが、側壁絶縁膜ＳＷ４は、図２のオフセットスペーサＯＳ１、絶縁膜５、および、側壁絶縁膜ＳＷ３に対応している。図１の第１回路セルと同様の構成には、同様の符号を付している。
【００８６】
本願発明者の検討によれば、ゲート電極層ＧＬ３は、活性領域ＡＣＴＰ１およびＡＣＴＮ１から、充分な距離（長さ）だけ突出している必要があることが分かった。これは、ゲート電極層ＧＬ３を、フォトリソグラフィ技術およびエッチング技術によりパターニングすると、図２３に破線で示すように、ゲート電極層ＧＬ３が短くなること、および、突出部の角部が落ちて丸くなること、が判明した。つまり、突出距離（Ｄ１）が短いと、ゲート電極層ＧＬ３の端部が、図２３に破線で示した形状となり、薄膜ｐ型ＭＩＳＦＥＴＱｐ１および薄膜ｎ型ＭＩＳＦＥＴＱｎ１の閾値変動を引き起こすことが明らかになった。
【００８７】
また、活性領域ＡＣＴＰＴおよびＡＣＴＮＴを、ゲート電極層ＧＬ３の端部から、充分に離間する必要があることが分かった。例えば、活性領域ＡＣＴＮＴには、ｎ型タップＮＴＡＰを形成する為に、ｎ型不純物がイオン注入されるが、ゲート電極層ＧＬ３の端部と活性領域ＡＣＴＮＴの離間距離（Ｄ２）が小さくなると、側壁絶縁膜ＳＷ４が、活性領域ＡＣＴＮＴと重なってしまい、ｎ型不純物がイオン注入されない領域が発生して、ｎ型タップＮＴＡＰの抵抗値が変動する為である。
【００８８】
つまり、上記のように、充分な突出距離（Ｄ１）および離間距離（Ｄ２）を確保する必要が有るため、回路セルの高さが高くなっている。
【００８９】
図２４は、本実施の形態１の効果を説明する平面図である。図２４に示すように、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１と第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２のゲート電極ＧＮ２とが、ゲート電極層ＧＬで一体形成されている。そして、ゲート電極層ＧＬは、第１回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ１と第２回路セルの薄膜ｎ型ＭＩＳＦＥＴＱｎ２の間において、Ｘ方向に延在する活性領域ＡＣＴＰＴ（または、基準電位配線ＶＳＳ）と交差してＹ方向に延在している。つまり、ゲート電極層ＧＬは、活性領域ＡＣＴＮ１およびＡＣＴＮ２と、活性領域ＡＣＴＰＴとの間に、端部を有さないので、上記の突出距離（Ｄ１）および離間距離（Ｄ２）を確保する必要がないため、第１回路セルの高さを低減することが可能となる。因みに、図２４に示す、活性領域ＡＣＴＮ１またはＡＣＴＮ２と活性領域ＡＣＴＰＴの間隔（Ｄ３）は、素子分離膜ＳＴＩの最小寸法とすることができる。図２４に示すように、活性領域ＡＣＴＰ１と活性領域ＡＣＴＮＴの間隔（Ｄ４）が、上記の突出距離（Ｄ１）と離間距離（Ｄ２）の和に相当している（Ｄ４＝Ｄ１＋Ｄ２）。従って、活性領域ＡＣＴＮ１またはＡＣＴＮ２と活性領域ＡＣＴＰＴとの間隔（Ｄ３）は、活性領域ＡＣＴＰ１と活性領域ＡＣＴＮＴの間隔（Ｄ４）よりも小さくできる（Ｄ３＜Ｄ４（＝Ｄ１＋Ｄ２））。本実施の形態の場合、具体的には、Ｄ１＝０．１１μｍ、Ｄ２＝０．０４μｍ、Ｄ３＝０．１２μｍ、Ｄ４＝０．１５μｍとなり、Ｙ方向の第１回路セルおよび第２回路セルの各々において、シュリンク率（Ｄ３／Ｄ４）を８０％とすることができた（Ｄ３／Ｄ４＝８０％）。
【００９０】
また、薄膜ｎ型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＮ１をドライエッチング法で加工する際のハードマスクであるキャップ絶縁膜４を、ノンドープ領域ＧＩ上に残した状態で、ｐ型高濃度半導体領域ＰＨを形成する為のイオン注入工程およびシリサイド層ＳＩＬの形成工程を実施する。ノンドープ領域ＧＩが、キャップ絶縁膜４で覆われているため、ノンドープ領域ＧＩに、ｐ型不純物がイオン注入されることがなく、イオン注入工程後に、ノンドープ領域ＧＩを、アモルファスシリコン膜からなる真性半導体の状態に維持することができる。また、ノンドープ領域ＧＩが、キャップ絶縁膜４で覆われた状態で、シリサイド層ＳＩＬの形成工程を実施する為、ノンドープ領域ＧＩにシリサイド層ＳＩＬが形成されることはなく、シリサイド層ＳＩＬの形成工程後に、ノンドープ領域ＧＩを高抵抗に維持することができる。
【００９１】
なお、上記実施の形態１では、薄膜ｎ型ＭＩＳＦＥＴおよび薄膜ｐ型ＭＩＳＦＥＴとして、ＳＯＴＢを例に説明したが、ＦＤ−ＳＯＩまたはＰＤ−ＳＯＩ（Partially-Depleted Silicon on Insulator：部分空乏型ＳＯＩ）でも良い。また、バルク型のｐ型ＭＩＳＦＥＴとバルク型のｎ型ＭＩＳＦＥＴで、回路セルを構成しても良い。さらに、Ｉ／Ｏトランジスタ等と同様の構造を有するバルク型の高耐圧ｐ型ＭＩＳＦＥＴとバルク型の高耐圧ｎ型ＭＩＳＦＥＴで、回路セルを構成しても良い。
【００９２】
また、電源電位配線ＶＤＤの下に、ｎ型タップＮＴＡＰおよびｎ型ウエル給電ＮＷＣＮＴを配置して、ｎ型ウエルＮＷに給電し、基準電位配線ＶＳＳの下に、ｐ型タップＰＴＡＰおよびｐ型ウエル給電ＰＷＣＮＴを配置して、ｐ型ウエルＰＷに給電する例を説明したが、ｎ型ウエル給電ＮＷＣＮＴおよびｐ型ウエル給電ＰＷＣＮＴを省略することもできる。
【００９３】
ｎ型ウエル給電ＮＷＣＮＴおよびｐ型ウエル給電ＰＷＣＮＴを省略すると、Ｘ方向に隣接する活性領域ＡＣＴＮ１の間隔、および、Ｘ方向に隣接する活性領域ＡＣＴＰ１の間隔を小さくできるため、回路セルのＸ方向の長さを低減することができる。
【００９４】
＜変形例１＞
変形例１は、上記実施の形態１のｐ型タップＰＴＡＰおよびｎ型タップＮＴＡＰを省略した例である。図２５は、変形例１に係る半導体装置の要部平面図である。上記実施の形態１と同様の構成には、同様の符号を付している。
【００９５】
基準電位配線ＶＳＳの下には、複数のｐ型ウエル給電ＰＷＣＮＴが、Ｘ方向に所定の間隔で配置されている。ただし、ｐ型ウエル給電ＰＷＣＮＴが形成される活性領域ＡＣＴＰＷは、活性領域ＡＣＴＮ１およびＡＣＴＮ２とは、Ｘ方向およびＹ方向において重ならない。つまり、活性領域ＡＣＴＰＷを、Ｙ方向に平行移動しても、活性領域ＡＣＴＮ１およびＡＣＴＮ２とは重なることはなく、素子分離膜ＳＴＩにのみ重なる。従って、ｐ型ウエル給電ＰＷＣＮＴを配置した領域において、Ｘ方向に隣接する活性領域ＡＣＴＮ１の間隔（Ｗ１）は、活性領域ＡＣＴＰＷのＸ方向の幅（Ｗ２）よりも大きくなっている。ｐ型ウエル給電ＰＷＣＮＴが配置されていない領域においては、Ｘ方向に隣接する活性領域ＡＣＴＮ１の間隔は、上記のＷ１よりも狭い。Ｘ方向に隣接する活性領域ＡＣＴＮ２の間隔も同様である。
【００９６】
このような配置とすることで、Ｙ方向において、隣接する活性領域ＡＣＴＮ１とＡＣＴＮ２の間隔を近づけることが出来、回路セルの高さを低減することが可能となる。
【００９７】
また、ｎ型ウエル給電ＮＷＣＮＴの活性領域ＡＣＴＮＷと、活性領域ＡＣＴＰ１およびＡＣＴＰ２の関係も、上記の活性領域ＡＣＴＰＷと活性領域ＡＣＴＮ１およびＡＣＴＮ２との関係と同様である。
【００９８】
＜変形例２＞
変形例２は、上記実施の形態１に第３回路セルを追加した例である。図２６は、変形例２に係る半導体装置の要部平面図である。第３回路セルは、第１回路セルおよび第２回路セルと同様に、Ｘ方向に延在する電源電位配線ＶＤＤおよび基準電位配線ＶＳＳを有し、電源電位配線ＶＤＤと基準電位配線ＶＳＳとの間に、ＰＭＯＳ形成領域ＰＭＯＳ３およびＮＭＯＳ形成領域ＮＭＯＳ３を有する。ＰＭＯＳ形成領域ＰＭＯＳ３には、複数の薄膜ｐ型ＭＩＳＦＥＴＱｐ３が、ＮＭＯＳ形成領域ＮＭＯＳ３には、複数の薄膜ｎ型ＭＩＳＦＥＴＱｎ３が、それぞれ、Ｘ方向に沿って配置されている。薄膜ｐ型ＭＩＳＦＥＴＱｐ３は、薄膜ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２と同様の構造であり、ゲート電極ＧＰ３および活性領域ＡＣＴＰ３を有し、複数の薄膜ｎ型ＭＩＳＦＥＴＱｎ３は、薄膜ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２と同様の構造であり、ゲート電極ＧＮ３および活性領域ＡＣＴＮ３を有する。
【００９９】
変形例２では、図２６に示すように、Ｙ方向に、活性領域ＡＣＴＰ１、ＡＣＴＮ１、ＡＣＴＰＴ、ＡＣＴＮ２、ＡＣＴＰ２、ＡＣＴＮＴ、ＡＣＴＰ３、および、ＡＣＴＮ３が順に配置されており、各々の活性領域と交差して、ゲート電極層ＧＬが、Ｙ方向に延在している。ゲート電極層ＧＬには、順に、ｐ型のゲート電極ＧＰ１、ｎ型のゲート電極ＧＮ１、ノンドープ領域ＧＩ、ｎ型のゲート電極ＧＮ２、ｐ型のゲート電極ＧＰ２、ノンドープ領域ＧＩ、ｐ型のゲート電極ＧＰ３、および、ｎ型のゲート電極ＧＮ３が形成されている。
【０１００】
ｐ型のゲート電極ＧＰ１およびｎ型のゲート電極ＧＮ１は、ゲート電極ＧＰ１およびＧＮ１の上面に形成されたシリサイド層ＳＩＬで電気的に短絡されており、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。ｎ型のゲート電極ＧＮ２およびｐ型のゲート電極ＧＰ２は、ゲート電極ＧＮ２およびＧＰ２の上面に形成されたシリサイド層ＳＩＬで電気的に短絡されており、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。ｐ型のゲート電極ＧＰ３およびｎ型のゲート電極ＧＮ３は、ゲート電極ＧＰ３およびＧＮ３の上面に形成されたシリサイド層ＳＩＬで電気的に短絡されており、プラグ電極ＰＧを介して金属配線ＭＷに接続されている。そして、ゲート電極ＧＮ１およびＧＮ２の間に配置されたノンドープ領域ＧＩは、ゲート電極ＧＮ１およびＧＮ２を互いに電気的に分離している。さらに、ゲート電極ＧＰ２およびＧＰ３の間に配置されたノンドープ領域ＧＩは、ゲート電極ＧＰ２およびＧＰ３を互いに電気的に分離している。そして、ゲート電極層ＧＬは、基準電位配線ＶＳＳおよび電源電位配線ＶＤＤと交差して延在しており、２つのノンドープ領域ＧＩは、基準電位配線ＶＳＳおよび電源電位配線ＶＤＤと重なる位置に配置されている。
【０１０１】
このように、３段の回路セルのゲート電極ＧＰ１、ＧＮ１、ＧＮ２、ＧＰ２、ＧＰ３、および、ＧＮ３をゲート電極層ＧＬで一体に形成したことで、各回路セルの高さを低減できる。
【０１０２】
（実施の形態２）
実施の形態２は、上記実施の形態１における、電気的に独立のゲート電極を一体形成する考え方をＳＲＡＭメモリセルに適用した例である。図２７は、実施の形態２に係るＳＲＡＭのメモリセルを示す等価回路図である。図２８は、実施の形態２に係るＳＲＡＭの複数のメモリセルを示す平面レイアウト図である。図２９は、図２８のＥ−Ｅ線に沿う断面図である。図３０は、図２８のＦ−Ｆ線に沿う断面図である。図３１は、メモリセルを構成するＭＩＳＦＥＴの断面図である。
【０１０３】
まず、ＳＲＡＭを構成する隣接する２個のメモリセルの等価回路について説明する。図２７に示すように、メモリセルＭＣ１は、一対の相補性データ線であるデータ線ＤＬ１およびデータ線ＤＬ２、つまり一対のビット線と、ワード線ＷＬ１との交差部に配置され、駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含んでいる。つまり、ＳＲＡＭのメモリセルＭＣ１は一対の駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＩＳＦＥＴＱＬ１、ＱＬ２および一対の転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２により構成されている。駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２および転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２はｎチャネル型ＭＩＳＦＥＴにより構成され、負荷用ＭＩＳＦＥＴＱＬ１、ＱＬ２はｐチャネル型ＭＩＳＦＥＴにより構成されている。
【０１０４】
メモリセルＭＣ１を構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱＤ１および負荷用ＭＩＳＦＥＴＱＬ１は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱＤ２および負荷用ＭＩＳＦＥＴＱＬ２は、ＣＭＩＳインバータＩＮＶ２を構成している。これら一対のＣＭＩＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子である蓄積ノードＡ、Ｂは、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子である蓄積ノードＡは、転送用ＭＩＳＦＥＴＱＴ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子である蓄積ノードＢは、転送用ＭＩＳＦＥＴＱＴ２のソース・ドレイン領域の一方に接続されている。
【０１０５】
さらに、転送用ＭＩＳＦＥＴＱＴ１のソース・ドレイン領域の他方はデータ線ＤＬ１に接続され、転送用ＭＩＳＦＥＴＱＴ２のソース・ドレイン領域の他方はデータ線ＤＬ２に接続されている。また、フリップフロップ回路の一端、つまり負荷用ＭＩＳＦＥＴＱＬ１、ＱＬ２の各ソース領域は電源電圧Ｖｄｄに接続され、他端、つまり駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２の各ソース領域は基準電圧Ｖｓｓに接続されている。負荷用ＭＩＳＦＥＴＱＬ１のドレインと駆動用ＭＩＳＦＥＴＱＤ１のドレインとは、例えば、蓄積ノードＡに接続され、負荷用ＭＩＳＦＥＴＱＬ１のゲートと駆動用ＭＩＳＦＥＴＱＤ１のゲートとが、蓄積ノードＢに接続されている。そして、負荷用ＭＩＳＦＥＴＱＬ２のドレインと駆動用ＭＩＳＦＥＴＱＤ２のドレインとは、例えば、蓄積ノードＢに接続され、負荷用ＭＩＳＦＥＴＱＬ２のゲートと駆動用ＭＩＳＦＥＴＱＤ２のゲートとが、蓄積ノードＡに接続されている。
【０１０６】
メモリセルＭＣ２は、一対の相補性データ線であるデータ線ＤＬ３およびデータ線ＤＬ４、つまり一対のビット線と、ワード線ＷＬ１との交差部に配置され、駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含んでいる。メモリセルＭＣ２は、一対の駆動用ＭＩＳＦＥＴＱＤ３、ＱＤ４、一対の負荷用ＭＩＳＦＥＴＱＬ３、ＱＬ４および一対の転送用ＭＩＳＦＥＴＱＴ３、ＱＴ４により構成されている。メモリセルＭＣ２は、メモリセルＭＣ１と同様の構造であり、その説明は、上記のメモリセルＭＣ１の説明をもって代える。
【０１０７】
図２８は、マトリックス状に配置された複数のメモリセルの平面レイアウトを示しており、メモリセルＭＣ１を中心に、Ｘ方向およびＹ方向に計９個のメモリセルを示している。なお、図を分り易くするため、ここではマトリクス状に並ぶ各メモリセルＭＣの境界を二点鎖線により区切って示している。メモリセルＭＣ２は、メモリセルＭＣ１との境界の二点鎖線を軸として右側に線対称配置されている。このように、ｙ方向またはｘ方向において隣り合うメモリセル同士は、当該二点鎖線を軸として線対称なレイアウトを有している。
【０１０８】
半導体層ＳＭは、素子分離膜ＳＴＩにより複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２に区画されている。つまり、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２の周囲は素子分離膜ＳＴＩにより囲まれている。ｙ方向に延在する複数の活性領域ＡＮ１、ＡＰ１、ＡＰ２、および、ＡＮ２は、ｘ方向に並んで配置されている。さらに、ゲート電極層ＧＬ１およびＧＬ２がＸ方向に延在して、Ｙ方向に配置されている。
【０１０９】
そして、メモリセルＭＣ１について説明すると、ゲート電極層ＧＬ１と活性領域ＡＮ１の交差部に駆動用ＭＩＳＦＥＴＱＤ１、ゲート電極層ＧＬ１と活性領域ＡＰ１の交差部に負荷用ＭＩＳＦＥＴＱＬ１、および、ゲート電極層ＧＬ１と活性領域ＡＮ２の交差部に転送用ＭＩＳＦＥＴＱＴ２が配置されている。また、ゲート電極層ＧＬ２と活性領域ＡＰ１の交差部に転送用ＭＩＳＦＥＴＱＴ１、ゲート電極層ＧＬ２と活性領域ＡＰ２の交差部に負荷用ＭＩＳＦＥＴＱＬ２、および、ゲート電極層ＧＬ２と活性領域ＡＮ２の交差部に駆動用ＭＩＳＦＥＴＱＤ２が配置されている。
【０１１０】
次に、メモリセルＭＣ２について説明すると、ゲート電極層ＧＬ１と活性領域ＡＮ３の交差部に転送用ＭＩＳＦＥＴＱＴ３、ゲート電極層ＧＬ１と活性領域ＡＰ４の交差部に負荷用ＭＩＳＦＥＴＱＬ４、および、ゲート電極層ＧＬ１と活性領域ＡＮ４の交差部に駆動用ＭＩＳＦＥＴＱＤ４が配置されている。また、ゲート電極層ＧＬ２と活性領域ＡＮ３の交差部に駆動用ＭＩＳＦＥＴＱＤ３、ゲート電極層ＧＬ２と活性領域ＡＰ３の交差部に負荷用ＭＩＳＦＥＴＱＬ３、および、ゲート電極層ＧＬ２と活性領域ＡＮ４の交差部に転送用ＭＩＳＦＥＴＱＴ４が配置されている。
【０１１１】
なお、図２８には、データ線ＤＬ１、ＤＬ２、ＤＬ３、および、ＤＬ４、ならびに、ワード線ＷＬ１は、図示していないが、データ線ＤＬ１、ＤＬ２、ＤＬ３、および、ＤＬ４は、Ｙ方向に、ワード線ＷＬ１は、Ｘ方向に延在する。
【０１１２】
図２９に示すように、活性領域ＡＮ１、ＡＰ１、および、ＡＮ２は、順に、ｐ型ウエル層ＰＷ、ｎ型ウエル層ＮＷ、および、ｐ型ウエル層ＰＷに形成されている。そして、ゲート電極層ＧＬ１は、活性領域ＡＮ１、ＡＰ１、および、ＡＮ２、ならびに、素子分離膜ＳＴＩ上に連続的に延在している。ゲート電極層ＧＬ１には、順に、駆動用ＭＩＳＦＥＴＱＤ１のゲート電極ＧＮＤ１、負荷用ＭＩＳＦＥＴＱＬ１のゲート電極ＧＰＬ１、ノンドープ領域ＧＩ、および、転送用ＭＩＳＦＥＴＱＴ２のゲート電極ＧＮＴ２が形成されている。ゲート電極ＧＮＤ１およびＧＮＴ２は、多結晶シリコン膜からなるｎ型半導体であり、ゲート電極ＧＰＬ１は、多結晶シリコン膜からなるｐ型半導体であり、ノンドープ領域ＧＩは、アモルファスシリコン膜からなる真性半導体である。ノンドープ領域ＧＩは、その全体が、素子分離膜ＳＴＩ上に配置されている。ゲート電極ＧＮＤ１およびＧＰＬ１は、その上面に連続的に形成されたシリサイド層ＳＩＬで、電気的に短絡されている。ゲート電極ＧＮＴ２の上面にもシリサイド層ＳＩＬが形成されている。ノンドープ領域ＧＩの上面にはシリサイド層ＳＩＬは形成されておらず、上面全体がキャップ絶縁膜４で覆われている。つまり、ゲート電極ＧＰＬ１とゲート電極ＧＮＴ２間は、真性半導体からなるノンドープ領域ＧＩで電気的に分離されている。前述のように、ｐ型の多結晶シリコン膜からなるゲート電極ＧＰＬ１のシート抵抗は、３３０Ω／□であり、ｎ型の多結晶シリコン膜からなるゲート電極ＧＮＴ２のシート抵抗は、１３０Ω／□であり、アモルファスシリコン膜からなるノンドープ領域ＧＩのシート抵抗は、１，０００ＫΩ／□以上であるので、ゲート電極ＧＰＬ１とゲート電極ＧＮＴ２との間は、ノンドープ領域ＧＩで、電気的に絶縁されている。
【０１１３】
また、メモリセルＭＣ１において、負荷用ＭＩＳＦＥＴＱＬ１のゲート電極ＧＰＬ１、および、転送用ＭＩＳＦＥＴＱＴ２のゲート電極ＧＮＴ２が、多結晶シリコン膜からなるゲート電極層ＧＬ１で一体形成されており、ゲート電極ＧＰＬ１とゲート電極ＧＮＴ２との間は、ノンドープ領域ＧＩで電気的に分離されていると言うこともできる。さらに、図２８に示すゲート電極層ＧＬ２に着目すると、上記と同様にして、メモリセルＭＣ１において、負荷用ＭＩＳＦＥＴＱＬ２のゲート電極、および、転送用ＭＩＳＦＥＴＱＴ１のゲート電極が、多結晶シリコン膜からなるゲート電極層ＧＬ２で一体形成されており、負荷用ＭＩＳＦＥＴＱＬ２のゲート電極と転送用ＭＩＳＦＥＴＱＴ１のゲート電極との間は、ノンドープ領域ＧＩで電気的に分離されていると言うこともできる。
【０１１４】
図３０に示すように、ゲート電極層ＧＬ２は、活性領域ＡＮ２およびＡＮ３、ならびに、素子分離膜ＳＴＩ上に連続的に延在している。そして、ゲート電極層ＧＬ２には、順に、駆動用ＭＩＳＦＥＴＱＤ２のゲート電極ＧＮＤ２、ノンドープ領域ＧＩ、および、駆動用ＭＩＳＦＥＴＱＤ３のゲート電極ＧＮＤ３が形成されている。ゲート電極ＧＮＤ２およびＧＮＤ３は、ｎ型半導体であり、その上面には、それぞれシリサイド層ＳＩＬが形成されている。ノンドープ領域ＧＩは、真性半導体であり、ゲート電極ＧＮＤ２をゲート電極ＧＮＤ３から電気的に分離している。また、ノンドープ領域ＧＩの上面は、キャップ絶縁膜４で全体を覆われており、シリサイド層ＳＩＬは形成されていない。ノンドープ領域ＧＩは、その全体が、素子分離膜ＳＴＩ上に配置されている。
【０１１５】
つまり、メモリセルＭＣ１の駆動用ＭＩＳＦＥＴＱＤ２のゲート電極ＧＮＤ２、および、メモリセルＭＣ２の駆動用ＭＩＳＦＥＴＱＤ３のゲート電極ＧＮＤ３が、多結晶シリコン膜からなるゲート電極層ＧＬ２で一体形成されており、ゲート電極ＧＮＤ２とゲート電極ＧＮＤ３との間は、ノンドープ領域ＧＩで電気的に分離されている。
【０１１６】
図３１は、ＳＲＡＭのメモリセルを構成する、ｎ型の駆動用ＭＩＳＦＥＴおよびｎ型の転送用ＭＩＳＦＥＴ、ならびに、ｐ型の負荷用ＭＩＳＦＥＴの断面図を示している。図３１では、駆動用ＭＩＳＦＥＴＱＤ１および転送用ＭＩＳＦＥＴＱＴ１、ならびに、負荷用ＭＩＳＦＥＴＱＬ１を代表として示している。
【０１１７】
駆動用ＭＩＳＦＥＴＱＤ１および転送用ＭＩＳＦＥＴＱＴ１は、実施の形態１で説明した薄膜ｎ型ＭＩＳＦＥＴＱｎ１と同様の構造である。負荷用ＭＩＳＦＥＴＱＬ１は、実施の形態１で説明した薄膜ｐ型ＭＩＳＦＥＴＱｐ１と同様の構造である。
【０１１８】
本実施の形態２によれば、メモリセルＭＣ１において、負荷用ＭＩＳＦＥＴＱＬ１のゲート電極ＧＰＬ１、および、転送用ＭＩＳＦＥＴＱＴ２のゲート電極ＧＮＴ２が、ゲート電極層ＧＬ１で一体形成されており、ゲート電極ＧＰＬ１とゲート電極ＧＮＴ２との間は、ノンドープ領域ＧＩで電気的に分離されている。そのため、ゲート電極ＧＰＬ１とゲート電極ＧＮＴ２とを、別体の多結晶シリコン層で形成した場合に比べ、メモリセルＭＣ１のワード線方向のセルサイズを縮小することが出来る。
【０１１９】
また、隣接するメモリセルＭＣ１およびＭＣ２を構成する、駆動用ＭＩＳＦＥＴＱＤ２のゲート電極ＧＮＤ２および駆動用ＭＩＳＦＥＴＱＤ３のゲート電極ＧＮＤ３を、ゲート電極層ＧＬ２で一体形成することで、隣接するメモリセルＭＣ１およびＭＣ２の間隔を縮小することができ、メモリセルアレイの縮小を実現出来る。
【０１２０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２１】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１２２】
〔付記１〕
（ａ）その主面に第１領域および第２領域を有し、前記第１領域には、前記主面上に第１絶縁膜を介して半導体層が形成された半導体基板を準備する工程、
（ｂ）前記半導体層上および前記半導体基板上に、順に、第１シリコン膜および第１窒化シリコン膜を堆積する工程、
（ｃ）前記第１シリコン膜および前記第１窒化シリコン膜をパターニングして、前記第１領域に第１シリコン片と第１窒化シリコン片からなる第１積層構造体を、前記第２領域に第２シリコン片と第２窒化シリコン片からなる第２積層構造体を形成する工程、
（ｄ）前記第１積層構造体および前記第２積層構造体を覆うように、順に、第１酸化シリコン膜および第２窒化シリコン膜を堆積する工程、
（ｅ）前記第２領域を第１マスク膜で覆った状態で、前記第１領域の前記第２窒化シリコン膜および前記第１酸化シリコン膜に異方性ドライエッチングを施し、前記第１積層構造体の側壁上に前記第１酸化シリコン膜と前記第２窒化シリコン膜からなる第１側壁絶縁膜を形成する工程、
（ｆ）前記第２領域を前記第２窒化シリコン膜で覆った状態で、前記第１領域の前記半導体層の表面にエピタキシャル成長法により第２シリコン膜を形成する工程、
（ｇ）前記第１領域において、前記第１窒化シリコン片および前記第１側壁絶縁膜を構成する第２窒化シリコン膜を、前記第２領域において、前記第１酸化シリコン膜を覆う第２窒化シリコン膜を、除去する工程、
（ｈ）前記第１シリコン片および前記第２積層構造体を覆うように、第３窒化シリコン膜を堆積した後、前記第３窒化シリコン膜に異方性ドライエッチングを施し、前記第１領域において、前記第１シリコン片の側壁上に、前記第１酸化シリコン膜を介して前記第３窒化シリコン膜からなる第２側壁絶縁膜を、前記第２領域において、前記第２シリコン片の側壁上に、前記第１酸化シリコン膜を介して前記第３窒化シリコン膜からなる第３側壁絶縁膜を形成する工程、
（ｉ）前記第２シリコン片が、前記第２窒化シリコン片で覆われた状態で、前記第２領域に、第１導電型の第１不純物をイオン注入し、前記半導体基板の前記主面に前記第１導電型の第１半導体領域を形成する工程、
を有し、
前記（ｉ）工程において、前記第２窒化シリコン片は、前記イオン注入の際のマスクとして機能し、前記第２シリコン片には、前記第１不純物が注入されない、半導体装置の製造方法。
【０１２３】
〔付記２〕
付記１に記載の半導体装置の製造方法であって、
前記（ｉ）工程の後に、さらに、
（ｊ）前記第２シリコン片が前記第２窒化シリコン片で覆われた状態で、前記第２領域において、前記第１半導体領域の表面にシリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【０１２４】
〔付記３〕
付記１に記載の半導体装置の製造方法であって、
さらに、
（ｋ）前記第１領域において、前記第１シリコン片および前記第２シリコン膜に、前記第１導電型と反対の導電型である第２導電型の第２不純物をイオン注入する工程、
（ｌ）前記第２不純物を活性化する為に、前記第１シリコン片および前記第２シリコン膜に熱処理を施す工程、
を有する、半導体装置の製造方法。
【０１２５】
〔付記４〕
付記３に記載の半導体装置の製造方法であって、
前記（ｌ）工程の後、前記第１シリコン膜は、多結晶シリコン膜であり、前記第２シリコン片は、アモルファスシリコン膜である、半導体装置の製造方法。
【０１２６】
〔付記５〕
第１の方向に沿って延びる第１及び第２のビット線と、
前記第１の方向と直交する第２の方向に沿って延びるワード線と、
前記第１及び第２のビット線と、前記ワード線に接続するメモリセルと、
を有し、
前記メモリセルは、
第１ドレイン、第１ソース、および、第１ゲートを有し、前記第１ドレインが第１蓄積ノードに接続され、前記第１ゲートが第２蓄積ノードに接続される第１導電型の第１負荷用ＭＩＳＦＥＴと、
第２ドレイン、第２ソース、および、第２ゲートを有し、前記第２ゲートが前記第２蓄積ノードに接続される前記第１導電型と反対の導電型である第２導電型の第１駆動用ＭＩＳＦＥＴと、
第３ドレイン、第３ソース、および、第３ゲートを有し、前記第３ゲートが第１蓄積ノードに接続される前記第１導電型の第２負荷用ＭＩＳＦＥＴと、
第４ドレイン、第４ソース、および、第４ゲートを有し、前記第４ゲートが前記第１蓄積ノードに接続される前記第２導電型の第２駆動用ＭＩＳＦＥＴと、
第５ゲートを有し、前記第５ゲートが前記ワード線に電気的に接続され、前記第１のビット線と前記第１蓄積ノードとの間を電気的に接続する前記第２導電型の第１転送用ＭＩＳＦＥＴと、
第６ゲートを有し、前記第６ゲートが前記ワード線に電気的に接続され、前記第２のビット線と前記第２蓄積ノードとの間を電気的に接続する前記第２導電型の第２転送用ＭＩＳＦＥＴと、を有し、
前記第１導電型の前記第１ゲートと、前記第２導電型の前記第６ゲートとは、ゲート電極層で一体に形成され、前記第１ゲートと、前記第６ゲートとの間には、ノンドープ領域が介在している、半導体装置。
【０１２７】
〔付記６〕
付記５に記載の半導体装置であって、
前記第１ゲートは、前記第１導電型の第１多結晶シリコン膜からなり、前記第６ゲートは、前記第２導電型の第２多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
【０１２８】
〔付記７〕
付記６に記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第１多結晶シリコン膜のシート抵抗の１０００倍以上であり、かつ、前記第２多結晶シリコン膜のシート抵抗の１０００倍以上である、半導体装置。
【０１２９】
〔付記８〕
付記６に記載の半導体装置において、
前記第１多結晶シリコン膜の上面は、第１シリサイド層と接しており、前記第２多結晶シリコン膜の上面は、第２シリサイド層と接しており、前記アモルファスシリコン膜の上面は、窒化シリコン膜と接している、半導体装置。
【０１３０】
〔付記９〕
第１の方向に沿って延びる第１、第２、第３及び第４のビット線と、
前記第１の方向と直交する第２の方向に沿って延びるワード線と、
前記第１及び第２のビット線と、前記ワード線に接続する第１メモリセルと、
前記第３及び第４のビット線と、前記ワード線に接続する第２メモリセルと、
を有し、
前記第１メモリセルは、
第１ドレイン、第１ソース、および、第１ゲートを有し、前記第１ドレインが第１蓄積ノードに接続され、前記第１ゲートが第２蓄積ノードに接続される第１導電型の第１負荷用ＭＩＳＦＥＴと、
第２ドレイン、第２ソース、および、第２ゲートを有し、前記第２ゲートが前記第２蓄積ノードに接続される前記第１導電型と反対の導電型である第２導電型の第１駆動用ＭＩＳＦＥＴと、
第３ドレイン、第３ソース、および、第３ゲートを有し、前記第３ゲートが第１蓄積ノードに接続される前記第１導電型の第２負荷用ＭＩＳＦＥＴと、
第４ドレイン、第４ソース、および、第４ゲートを有し、前記第４ゲートが前記第１蓄積ノードに接続される前記第２導電型の第２駆動用ＭＩＳＦＥＴと、
第５ゲートを有し、前記第５ゲートが前記ワード線に電気的に接続され、前記第１のビット線と前記第１蓄積ノードとの間を電気的に接続する前記第２導電型の第１転送用ＭＩＳＦＥＴと、
第６ゲートを有し、前記第６ゲートが前記ワード線に電気的に接続され、前記第２のビット線と前記第２蓄積ノードとの間を電気的に接続する前記第２導電型の第２転送用ＭＩＳＦＥＴと、を有し、
前記第２メモリセルは、
第７ドレイン、第７ソース、および、第７ゲートを有し、前記第７ドレインが第３蓄積ノードに接続され、前記第７ゲートが第４蓄積ノードに接続される第１導電型の第３負荷用ＭＩＳＦＥＴと、
第８ドレイン、第８ソース、および、第８ゲートを有し、前記第８ゲートが前記第４蓄積ノードに接続される前記第１導電型と反対の導電型である第２導電型の第３駆動用ＭＩＳＦＥＴと、
第９ドレイン、第９ソース、および、第９ゲートを有し、前記第９ゲートが第３蓄積ノードに接続される前記第１導電型の第４負荷用ＭＩＳＦＥＴと、
第１０ドレイン、第１０ソース、および、第１０ゲートを有し、前記第１０ゲートが前記第３蓄積ノードに接続される前記第２導電型の第４駆動用ＭＩＳＦＥＴと、
第１１ゲートを有し、前記第１１ゲートが前記ワード線に電気的に接続され、前記第３のビット線と前記第３蓄積ノードとの間を電気的に接続する前記第２導電型の第３転送用ＭＩＳＦＥＴと、
第１２ゲートを有し、前記第１２ゲートが前記ワード線に電気的に接続され、前記第４のビット線と前記第４蓄積ノードとの間を電気的に接続する前記第２導電型の第４転送用ＭＩＳＦＥＴと、を有し、
前記第１メモリセルと、前記第２メモリセルは、前記ワード線の延在方向において、隣接し、
前記第２駆動用ＭＩＳＦＥＴの前記第４ゲートと、前記第３駆動用ＭＩＳＦＥＴの前記第８ゲートとは、ゲート電極層で一体に形成され、前記第４ゲートと、前記第８ゲートとの間には、ノンドープ領域が介在している、半導体装置。
【０１３１】
〔付記１０〕
付記９に記載の半導体装置であって、
前記第４ゲートは、前記第２導電型の第１多結晶シリコン膜からなり、前記第８ゲートは、前記第２導電型の第２多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
【０１３２】
〔付記１１〕
付記１０に記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第１多結晶シリコン膜のシート抵抗の１０００倍以上であり、かつ、前記第２多結晶シリコン膜のシート抵抗の１０００倍以上である、半導体装置。
【０１３３】
〔付記１２〕
付記１０に記載の半導体装置において、
前記第１多結晶シリコン膜の上面は、第１シリサイド層と接しており、前記第２多結晶シリコン膜の上面は、第２シリサイド層と接しており、前記アモルファスシリコン膜の上面は、窒化シリコン膜と接している、半導体装置。
【符号の説明】
【０１３４】
ＡＣＴＮ１、ＡＣＴＮ２、ＡＣＴＰ１、ＡＣＴＰ２、ＡＣＴＰＴ、ＡＣＴＮＴ、ＡＣＴＰＷ、ＡＣＴＮＷ、ＡＣＴＰＢ、ＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４、ＡＰ１、ＡＰ２、ＡＰ３、ＡＰ４  活性領域
ＢＯＸ  埋め込み絶縁層
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４  データ線
ＥＰ  エピ層
ＧＩ  ノンドープ領域
ＧＮ１、ＧＮ２、ＧＮＤ１、ＧＮＤ２、ＧＮＤ３、ＧＮＴ２、ＧＰ１、ＧＰ２、ＧＰＢ、ＧＰＬ１  ゲート電極
ＧＬ、ＧＬ１、ＧＬ２、ＧＬ３  ゲート電極層
ＩＬ  層間絶縁膜
ＭＣ１、ＭＣ２  メモリセル
ＭＷ  金属配線
ＮＭ  ｎ型低濃度半導体領域
ＮＨ  ｎ型高濃度半導体領域
ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ３  ＮＭＯＳ形成領域
ＮＴＡＰ  ｎ型タップ
ＮＷ  ｎ型ウエル層
ＮＷＣＮＴ  ｎ型ウエル給電
ＯＳ１  オフセットスペーサ
ＰＭ  ｐ型低濃度半導体領域
ＰＧ  プラグ電極
ＰＨ  ｐ型高濃度半導体領域
ＰＭＯＳ１、ＰＭＯＳ２、ＰＭＯＳ３  ＰＭＯＳ形成領域
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７  フォトレジスト層
ＰＴＡＰ  ｐ型タップ
ＰＷ  ｐ型ウエル層
ＰＷＣＮＴ  ｐ型ウエル給電
ＱＤ１、ＱＤ２、ＱＤ３、ＱＤ４  駆動用ＭＩＳＦＥＴ
ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４  負荷用ＭＩＳＦＥＴ
Ｑｎ１、Ｑｎ２  薄膜ｎ型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  薄膜ｐ型ＭＩＳＦＥＴ
Ｑｐｂ  バルクｐ型ＭＩＳＦＥＴ
ＱＴ１、ＱＴ２、ＱＴ３、ＱＴ４  転送用ＭＩＳＦＥＴ
ＳＩＬ  シリサイド層
ＳＭ  半導体層
ＳＴＩ  素子分離膜
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４  側壁絶縁膜
ＶＤＤ  電源電位配線
ＶＳＳ  基準電位配線
ＷＬ１  ワード線
１  半導体基板
２  ゲート絶縁膜
３  シリコン膜
４  キャップ絶縁膜
５、６、７  絶縁膜
【図１】
0006573792.tif 000002
【図２】
0006573792.tif 000003
【図３】
0006573792.tif 000004
【図４】
0006573792.tif 000005
【図５】
0006573792.tif 000006
【図６】
0006573792.tif 000007
【図７】
0006573792.tif 000008
【図８】
0006573792.tif 000009
【図９】
0006573792.tif 000010
【図１０】
0006573792.tif 000011
【図１１】
0006573792.tif 000012
【図１２】
0006573792.tif 000013
【図１３】
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【図１４】
0006573792.tif 000015
【図１５】
0006573792.tif 000016
【図１６】
0006573792.tif 000017
【図１７】
0006573792.tif 000018
【図１８】
0006573792.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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