(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の方向に沿って形成され、分離領域によって互いに分離されており、トランジスタのドレイン領域またはソース領域となる複数の拡散層と、
前記複数の拡散層にまたがるように前記第１の方向に沿って形成された、前記トランジスタのゲート電極と、
前記分離領域上に、前記複数の拡散層のそれぞれを前記第１の方向で挟むように形成され、前記分離領域上で前記ゲート電極と電気的に一端が接続され、他端に電気的に接続されるゲート配線から供給されるゲート信号を前記ゲート電極に供給する複数のゲート引き出し配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記複数の拡散層のそれぞれの上に形成されたドレイン電極と、前記ドレイン電極とビアを介して接続されたドレイン配線との間に流れる電流の向きは、前記第１の方向に対して直交する第２の方向である、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極は、前記第１の方向に１列に形成された複数の前記ビアを介して、前記ドレイン配線に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の拡散層のそれぞれの上に形成されたドレイン電極と、
前記ドレイン電極と電気的に接続されたドレイン配線と、
前記第１の方向に対して直交する第２の方向に伝搬する信号を分配し、前記ゲート配線または前記ドレイン配線の、前記第１の方向の位置が異なる複数の箇所に供給する配線と、
をさらに有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ミリ波帯、サブミリ波帯、ＴＨｚ帯といった高周波領域で動作する装置が提案されている。たとえば、ミリ波帯を利用した車載レーダや第５世代モバイル通信システム用の機器、ＴＨｚ帯を利用したイメージング装置などが提案されている。
【０００３】
一方、従来のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで製造される半導体装置として、ゲート長方向にトランジスタが複数配置され、マルチフィンガ構造でゲート電極が配置されるものがある。なお、ＣＭＯＳプロセスで製造されるトランジスタのゲート、ドレイン及びソースには、寄生抵抗や寄生容量が生じる。寄生抵抗や寄生容量のうちゲート抵抗とドレイン容量、ドレイン抵抗を低減することで、トランジスタの最大動作周波数が伸びる。ゲート抵抗とドレイン容量はトランジスタに接続される配線電極パタンに依存する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開２００７／０７２８４４号
【特許文献２】特開２００７−１５８１３９号公報
【特許文献３】特表平９−５０５６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、マルチフィンガ構造の従来の半導体装置では、信頼性やレイアウト上の観点から、ゲート抵抗やドレイン容量を十分低減できず、トランジスタの最大動作周波数を上げることが難しいという問題があった。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、半導体基板上に第１の方向に沿って形成され、分離領域によって互いに分離されており、トランジスタのドレイン領域またはソース領域となる複数の拡散層と、前記複数の拡散層にまたがるように前記第１の方向に沿って形成された、前記トランジスタのゲート電極と、前記分離領域上に、前記複数の拡散層のそれぞれを前記第１の方向で挟むように形成され、前記分離領域上で前記ゲート電極と電気的に接続され、前記ゲート電極にゲート信号を供給する複数のゲート引き出し配線と、を有する半導体装置が提供される。
【発明の効果】
【０００７】
開示の半導体装置によれば、トランジスタの最大動作周波数を高められる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の半導体装置の一例を示す平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】図１のＢ−Ｂ線における断面図である。
【図４】トランジスタの等価回路の一例を示す図である。
【図５】マルチフィンガ構造の半導体装置の一例を示す平面図である。
【図６】ドレイン電極とドレイン配線のコンタクトの様子を示す平面図である。
【図７】本実施の形態の半導体装置におけるソース電極とソース配線とのコンタクト及びドレイン電極とドレイン配線とのコンタクトの様子を示す平面図である。
【図８】本実施の形態の半導体装置を適用したときのトランジスタの利得と入力信号の周波数との一例の関係を示す図である。
【図９】第２の実施の形態の半導体装置の一例を示す平面図である。
【図１０】フェーズドアレイ装置の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す平面図である。また、図２は、図１のＡ−Ａ線における断面図である。また、図３は、図１のＢ−Ｂ線における断面図である。なお、図１〜図３では、多層配線の各配線間の絶縁層などについては図示が省略されている。
【００１０】
なお、以下では、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を含む半導体装置１を例にして説明する。ｎチャネル型ＭＯＳＦＥＴの代わりにｐチャネル型ＭＯＳＦＥＴを形成する場合は、拡散層に含まれる不純物の導電型などを適宜変更すればよい。
【００１１】
半導体装置１は、半導体基板１１（図２、図３参照）上に第１の方向（以下Ｙ方向という）に沿って形成され、分離領域２ａ，２ｂ，２ｃによって間隔ｄで互いに分離された、複数の拡散層３ａ，３ｂ，３ｃ，３ｄを有する。なお、図１の例では拡散層３ａ〜３ｄの数は、４つであるが、２つまたは３つ、もしくは５つ以上であってもよい。
【００１２】
半導体基板１１は、たとえば、ｐ型のＳｉ（シリコン）基板である。分離領域２ａ〜２ｃは、半導体基板１１に埋め込められた絶縁体層１２で形成される。絶縁体層１２は、たとえば、ＳｉＯ2（酸化シリコン）である。なお、図２、図３に示すように、半導体基板１１には、たとえば、ディープＮウェル１１ａ及びＰウェル１１ｂが形成されている。
【００１３】
拡散層３ａ〜３ｄのそれぞれは、ｎ型不純物をイオン注入することで形成されたドレイン領域及びソース領域（ｎ+領域）に分かれている。たとえば、拡散層３ｂは、図３に示すようにゲート電極４を挟んで、ソース領域３ｂ１とドレイン領域３ｂ２に分かれている。なお、ゲート電極４の下にはゲート酸化膜４ａが形成されている。
【００１４】
半導体装置１は、さらに、複数の拡散層３ａ〜３ｄにまたがるようにＹ方向に沿って形成されたゲート電極４を有する。ゲート電極４は、拡散層３ａ〜３ｄを用いて形成されたトランジスタのゲート電極となり、たとえば、ポリシリコンで形成される。
【００１５】
また、半導体装置１は、拡散層３ａ〜３ｄ上に形成されたソース電極５ａ，５ｂ，５ｃ，５ｄと、ドレイン電極６ａ，６ｂ，６ｃ，６ｄを有している。図１の例では、ゲート電極４を挟んで、左側に配置されるものをソース電極５ａ〜５ｄ、右側に配置されるものをドレイン電極６ａ〜６ｄとしているが、反対であってもよい。
【００１６】
さらに、半導体装置１は、分離領域２ａ〜２ｃ上に、拡散層３ａ〜３ｄのそれぞれをＹ方向で挟むように形成され、分離領域２ａ〜２ｃ上でゲート電極４と電気的に接続する複数のゲート引き出し配線７ａ，７ｂ，７ｃ，７ｄ，７ｅを有している。
【００１７】
ゲート引き出し配線７ａ〜７ｅは、ゲート電極４にゲート信号を供給する。ゲート引き出し配線７ａ〜７ｅは、たとえば、銅で形成される。また、ゲート電極４とゲート引き出し配線７ａ〜７ｅは、ビアを介して接続されている。ビアは、導電体であり、たとえば、タングステンを用いて形成されている。
【００１８】
図２には、ゲート電極４にビア１３ａを介してゲート引き出し配線７ｂが接続されている様子が示されている。
なお、ゲート引き出し配線７ａ〜７ｅは、複数の配線層とビアを介してゲート電極４に接続されていてもよい。
【００１９】
また、半導体装置１は、ソース配線８、ドレイン配線９、ゲート配線１０を有している。ソース配線８、ドレイン配線９、ゲート配線１０は、たとえば、銅で形成される。
ソース配線８とドレイン配線９とは、Ｘ方向に所定の間隔をあけて並置されている。ソース配線８は、ソース電極５ａ〜５ｄと電気的に接続されている。ドレイン配線９は、ドレイン電極６ａ〜６ｄと電気的に接続されている。
【００２０】
なお、ソース配線８とソース電極５ａ〜５ｄは、ビアを介して接続されている。ドレイン配線９とドレイン電極６ａ〜６ｄもビアを介して接続されている。
図３には、ソース領域３ｂ１にビア１３ｃを介して接続されたソース電極５ｂが、さらにビア１３ｄを介してソース配線８に接続されている様子が示されている。また、ドレイン領域３ｂ２にビア１３ｅを介して接続されたドレイン電極６ｂが、さらにビア１３ｆを介してドレイン配線９に接続されている様子が示されている。
【００２１】
なお、図３には、ゲート電圧（閾値以上の値）及びドレイン電圧を印加したときの、電流の流れる方向が矢印で示されている。ゲート電極４（ゲート酸化膜４ａ）の下の矢印は、チャネルに流れる電流の方向を示している。
【００２２】
なお、ソース配線８は、複数の配線層とビアを介してソース電極５ａ〜５ｄに接続されていてもよい。ドレイン配線９についても同様である。
ゲート配線１０は、ゲート引き出し配線７ａ〜７ｅと電気的に接続されている。なお、ゲート配線１０とゲート引き出し配線７ａ〜７ｅとはビアを介して接続されている。図２には、ゲート配線１０とゲート引き出し配線７ｂとがビア１３ｂを介して接続されている様子が示されている。
【００２３】
ところで、上記のような半導体装置１の拡散層３ａ〜３ｄのそれぞれにおいて形成されるトランジスタは、以下のような等価回路で表される。
図４は、トランジスタの等価回路の一例を示す図である。
【００２４】
図４には、ＣＭＯＳトランジスタの設計で用いられるＢＳＩＭ（Berkeley Short-channel IGFET Model）４モデルに基づく等価回路が示されている。
トランジスタＴｒ１に生じる寄生抵抗や寄生容量として、ゲート抵抗Ｒｇ、ゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間抵抗Ｒｇｓ、ゲート−ソース間容量Ｃｇｓがある。さらに、ドレイン容量（ソース−ドレイン間の寄生容量）Ｃｄｓ，ドレイン抵抗（ソース−ドレイン間の寄生抵抗）Ｒｄｓ、バックゲート−ソース間抵抗Ｒｂｓがある。
【００２５】
トランジスタＴｒ１の高周波利得を伸ばす（最大動作周波数を伸ばすことに相当）には、ゲート抵抗Ｒｇと、ドレイン容量Ｃｄｓとドレイン抵抗Ｒｄｓを小さくすればよい。
以下、本実施の形態の半導体装置１による効果を説明するために、マルチフィンガ構造の半導体装置を比較例として示す。
【００２６】
（比較例）
図５は、マルチフィンガ構造の半導体装置の一例を示す平面図である。また、図６は、ドレイン電極とドレイン配線のコンタクトの様子を示す平面図である。
【００２７】
半導体装置２０は、Ｘ方向に複数形成された拡散層２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅと、拡散層２１ａ〜２１ｅのそれぞれの上にＹ方向に沿って形成されたゲート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅを有している。
【００２８】
また、半導体装置２０は、拡散層２１ａ〜２１ｅに形成されたソース電極２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅと、ドレイン電極２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅを有している。
【００２９】
ソース電極２３ａ，２３ｂは、ソース配線２５ａに電気的に接続され、ソース電極２３ｃ，２３ｄは、ソース配線２５ｂに電気的に接続され、ソース電極２３ｅは、ソース配線２５ｃに電気的に接続されている。また、ソース配線２５ａ〜２５ｃは、ソース配線２６に電気的に接続されている。
【００３０】
ドレイン電極２４ａは、ドレイン配線２７ａに電気的に接続され、ドレイン電極２４ｂ，２４ｃは、ドレイン配線２７ｂに電気的に接続され、ドレイン電極２４ｄ，２４ｅは、ドレイン配線２７ｃに電気的に接続されている。また、ドレイン配線２７ａ〜２７ｃは、ドレイン配線２８に電気的に接続されている。
【００３１】
たとえば、図６に示すように、ドレイン配線２７ｂは、４列のビア３０によって、ドレイン電極２４ｂ，２４ｃに接続されている。
図５に示すようなマルチフィンガ構造の半導体装置２０では、ゲート電極２２ａ〜２２ｅは、紙面下側の端部で、上層配線であるゲート配線２９と接続されている。この場合、ゲート電極２２ａ〜２２ｅのＹ方向の長さ分のゲート抵抗が生じる。
【００３２】
また、ドレイン電極２４ａ〜２４ｅから図示しないビアを介してドレイン配線２７ａ〜２７ｃに流れ込む電子は、図５の矢印のように、上層のドレイン配線２８側に移動する。これによって、ドレイン配線２８とドレイン配線２７ａ〜２７ｃの接続部分では電流密度が高くなる。そのため、ドレイン配線２７ａ〜２７ｃの幅ｗ１，ｗ２，ｗ３は、長期信頼性を考慮すると、十分に大きくしておくことが望ましい。
【００３３】
しかし、幅ｗ１〜ｗ３が大きくなると、ドレイン配線２７ａ〜２７ｃとドレイン電極２４ａ〜２４ｅとのコンタクトのために、拡散層２１ａ〜２１ｅのＸ方向の幅も大きくなり、ドレイン容量が増加する。
【００３４】
これに対して、図１〜図３に示したような半導体装置１では、拡散層３ａ〜３ｄにまたがるように形成されたゲート電極４には、拡散層３ａ〜３ｄのそれぞれをＹ方向で挟むように形成されるゲート引き出し配線７ａ〜７ｅが電気的に接続されている。これにより、ゲート電極４において、ゲート引き出し配線７ａ〜７ｅで挟まれた部分の長さに対応したゲート抵抗が、等価的に半減する。
【００３５】
また、図１〜図３に示したような半導体装置１では、ゲート電極４の直下に形成されるチャネルに流れる電流の向きと、ドレイン電極６ａ〜６ｄから引き出される電子によってドレイン配線９に流れる電流の向きは、同方向（Ｘ方向）である。言い換えると、ゲート電極４のゲート幅方向（Ｙ方向）と、ドレイン電極６ａ〜６ｄとビアを介して接続されたドレイン配線９との間に流れる電流の向きは、直交している。
【００３６】
このような構成とすることで、図５に示した半導体装置２０のようにドレイン配線２７ａ〜２７ｃでの電流密度を考慮しなくてもよくなり、ドレイン電極６ａ〜６ｄとドレイン配線９とのコンタクトも少なくて済む。
【００３７】
図７は、本実施の形態の半導体装置におけるソース電極とソース配線とのコンタクト及びドレイン電極とドレイン配線とのコンタクトの様子を示す平面図である。
図７には、ソース電極５ｃとソース配線８とのコンタクト及びドレイン電極６ｃとドレイン配線９とのコンタクトの一例の様子が示されている。ソース電極５ｃは、Ｙ方向に１列のビア１４ａによってソース配線８に接続されている。ドレイン電極６ｃは、Ｙ方向に１列のビア１４ｂによってドレイン配線９に接続されている。
【００３８】
ソース電極５ａ，５ｂ，５ｄとソース配線８とのコンタクト及びドレイン電極６ａ，６ｂ，６ｄとドレイン配線９とのコンタクトも上記と同様である。
これによって、拡散層３ａ〜３ｄのＸ方向の長さを小さくできるため、拡散層３ａ〜３ｄとＰウェル１１ｂ間の接合容量に基づくドレイン容量を小さくできる。このため、高周波の信号がドレイン電極６ａ〜６ｄから、半導体基板１１側に漏れて損失が発生することが抑制される。
【００３９】
以上のように、本実施の形態の半導体装置１によれば、ゲート抵抗とドレイン容量を小さくできるため、トランジスタの高周波帯での利得を大きくすることができる。言い換えると、トランジスタの最大動作周波数を高められる。
【００４０】
トランジスタの高周波帯での利得を大きくする方法として、電子が通過する半導体材料そのものを高移動度素材（たとえば、ＧａＡｓなどのIII−V属半導体）に変えることが考えられる。しかし、本実施の形態の半導体装置１では、図１に示すようなレイアウトとするだけで高周波帯での利得を大きくすることができるので、製造コストを抑えることができる。
【００４１】
図８は、本実施の形態の半導体装置を適用したときのトランジスタの利得と入力信号の周波数との一例の関係を示す図である。横軸は、入力信号（ゲート信号）の周波数（単位はＧＨｚ）を示し、縦軸は、トランジスタの利得（単位はｄＢ）を示している。
【００４２】
波形４０は、図１に示した本実施の形態の半導体装置１を用いた場合の、周波数とトランジスタの利得との関係の測定結果を示している。一方、波形４１は、図６に示したようなマルチフィンガ構造の半導体装置２０を用いた場合の、周波数とトランジスタの利得との関係の測定結果を示している。
【００４３】
半導体装置２０では、波形４１のように、周波数が高くなるにつれてトランジスタの利得が小さくなる。これに対して、本実施の形態の半導体装置１を用いた場合には、周波数が高くなっても、波形４０のようにトランジスタの利得の低下が少ない。たとえば、３２０ＧＨｚ付近では、半導体装置２０よりも約９ｄＢ（８倍）利得の改善がみられる。
【００４４】
（第２の実施の形態）
図９は、第２の実施の形態の半導体装置の一例を示す平面図である。
半導体装置５０は、第１の実施の形態の半導体装置１と同様の配置及び接続となっている、拡散層５１ａ〜５１ｊ、ゲート電極５２、ソース電極５３ａ〜５３ｊ、ドレイン電極５４ａ〜５４ｊ、ゲート引き出し配線５５ａ〜５５ｋを有している。
【００４５】
また、半導体装置５０は、ソース電極５３ａ〜５３ｊが電気的に接続されるソース配線５６、ドレイン電極５４ａ〜５４ｊが電気的に接続されるドレイン配線５７、ゲート引き出し配線５５ａ〜５５ｋが電気的に接続されるゲート配線５８を有している。図９の例では、拡散層５１ａ〜５１ｊのそれぞれに対応して１つのトランジスタが形成されているとすると、１０個のトランジスタがＹ方向に配置されている。
【００４６】
さらに、半導体装置５０は、Ｘ方向に伝搬するドレイン信号を分配して、ドレイン配線５７の、Ｙ方向の位置が異なる複数の箇所に供給する配線５９を有している。図９の例では、横Ｖ字型の配線５９がＹ方向の位置が異なる２箇所でドレイン配線５７に電気的に接続されている。
【００４７】
また、半導体装置５０は、Ｘ方向に伝搬するゲート信号を分配して、ゲート配線５８の、Ｙ方向の位置が異なる複数の箇所に供給する配線６０を有している。図９の例では、横Ｖ字型の配線６０がＹ方向の位置が異なる２箇所でゲート配線５８に電気的に接続されている。
【００４８】
配線５９，６０は、たとえば、多層配線のうち最上層の配線として形成される。
なお、Ｘ方向に伝搬するドレイン信号またはゲート信号を、３つ以上に分配して、ドレイン配線５７やゲート配線５８のＹ方向の位置が異なる３箇所以上に供給するような配線を用いてもよい。
【００４９】
図１に示したような半導体装置１では、トランジスタ数が増えていくとＹ方向の長さが増加する。Ｘ方向に伝搬するドレイン信号やゲート信号を各トランジスタに分配する際に、信号経路にばらつきが生じ、トランジスタ間でドレイン信号やゲート信号の位相のばらつきが生じる可能性がある。
【００５０】
そこで、図９に示すような配線５９，６０を設けることで、Ｙ方向に多く配置されるトランジスタのそれぞれに供給されるドレイン信号やゲート信号の信号経路の長さのばらつきを抑えられる。これにより、トランジスタのそれぞれに供給されるドレイン信号やゲート信号の位相のばらつきを抑制できる。
【００５１】
なお、上記の例では、ソース配線５６は、接地されるものとしており、横Ｖ字型の配線は接続されていないが、たとえば、ｐチャネル型ＭＯＳＦＥＴを形成する場合などには、ソース配線５６にも上記のような横Ｖ字型の配線を接続するようにしてもよい。
【００５２】
ところで、図１、図９に示したような半導体装置１，５０は、たとえば、以下のようなフェーズドアレイ装置に適用可能である。
（適用例）
図１０は、フェーズドアレイ装置の一例を示す図である。
【００５３】
フェーズドアレイ装置７０は、入力信号ＩＮの位相を調整する移相器７１ａ１，７１ａ２，…，７１ａｎと、移相器７１ａ１〜７１ａｎの出力信号を増幅する増幅器７２ａ１，７２ａ２，…，７２ａｎと、アンテナ７３ａ１，７３ａ２，…，７３ａｎを有している。
【００５４】
このようなフェーズドアレイ装置７０では、アンテナ７３ａ１〜７３ａｎから位相の異なる電波を出力することで、一方向に電波を送信する。このようなフェーズドアレイ装置７０は、今後、車載レーダや第５世代モバイル通信システム用の機器に適用されることが予想される。
【００５５】
図１、図９に示したような半導体装置１，５０は、たとえば、上記のような、フェーズドアレイ装置７０の増幅器７２ａ１〜７２ａｎに用いられる。半導体装置１，５０によれば、トランジスタの高周波帯での利得を大きくすることができるため、高周波領域で動作する車載レーダや第５世代モバイル通信システム用の機器などに適用可能となることが期待できる。
【００５６】
さらには、より高周波領域（ＴＨｚ帯）を利用したイメージング装置などへの適用も期待できる。
以上、実施の形態に基づき、本発明の半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００５７】
１  半導体装置
２ａ〜２ｃ  分離領域
３ａ〜３ｄ  拡散層
４  ゲート電極
５ａ〜５ｄ  ソース電極
６ａ〜６ｄ  ドレイン電極
７ａ〜７ｅ  ゲート引き出し配線
８  ソース配線
９  ドレイン配線
１０  ゲート配線
【図１】
0006617590.tif 000002
【図２】
0006617590.tif 000003
【図３】
0006617590.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006617590.tif 000009
【図９】
0006617590.tif 000010
【図１０】
0006617590.tif 000011