(57)【特許請求の範囲】
【請求項１】
ＪＭＲＡＭメモリセルであって、
データ書き込み動作中に供給される書き込み電流に応答して第１の二値状態および第２の二値状態のうちの一方を記憶し、記憶されたデジタル状態に基づいて超伝導相を提供するように構成されたフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）と、
前記データ書き込み動作中に方向性バイアス電流を供給して、前記第１の二値状態に対応する予め設定された方向に前記ＰＨＭＪＪの超伝導相を提供するように構成された方向性書き込み要素と、
前記ＰＨＭＪＪの超伝導相に基づく臨界電流を有し、読み出し動作中に供給される読み出し電流に応答して記憶されたデジタル状態に対応する出力を供給するように構成された少なくとも１つのジョセフソン接合と、を備えるＪＭＲＡＭメモリセル。
【請求項２】
前記方向性書き込み要素は、
データ書き込み動作中の読み出し電流に応答して、前記読み出し電流を少なくとも一つの変圧器の一次巻線から二次巻線に誘導的に結合し、前記ＰＨＭＪＪを流れる前記方向性バイアス電流を供給するように構成された少なくとも１つの変圧器として構成されている、請求項１に記載のＪＭＲＡＭメモリセル。
【請求項３】
前記方向性書き込み要素は、
前記書き込み電流が供給されるビット書き込み線およびワード書き込み線のうちの一方に結合される一次巻線と、前記ＰＨＭＪＪと直列に結合された二次巻線と、を含む少なくとも１つの変圧器として構成され、
前記少なくとも１つの変圧器は、
データ書き込み動作中に書き込み電流に応答して、前記方向性バイアス電流を前記ＰＨＭＪＪに供給するために前記ＰＨＭＪＪを流れる書き込み電流を誘導的に結合するように構成されている、請求項１に記載のＪＭＲＡＭメモリセル。
【請求項４】
前記超伝導相の予め設定された方向は、読み出し動作中の読み出し電流の方向に対する前記ＰＨＭＪＪの正のπ状態に対応する、請求項１に記載のＪＭＲＡＭメモリセル。
【請求項５】
前記ＰＨＭＪＪは、第１の二値状態を記憶することに応答して超伝導相を生成するように構成され、
前記読み出し電流は、前記ＰＨＭＪＪの超伝導相を介して生成された超電流と合成され、少なくとも１つのジョセフソン接合をトリガーして、ＪＭＲＡＭメモリセルの出力に第１の大きさの電圧を提供し、電圧の第１の大きさは、第１の二値状態を示す、請求項１に記載のＪＭＲＡＭメモリセル。
【請求項６】
前記ＰＨＭＪＪは、前記第１の二値状態および第２の二値状態のうちの他方を記憶することに応答してゼロ超伝導相を生成するように構成され、
前記ＰＨＭＪＪの合成された読み出し電流及び超伝導相は、
第１の二値状態及び第２の二値状態のうちの他方を示す第２の大きさの電圧が出力に供給されないように、前記少なくとも１つのジョセフソン接合をトリガーしない、請求項５に記載のＪＭＲＡＭメモリセル。
【請求項７】
前記少なくとも１つのジョセフソン接合は、一対のジョセフソン接合として構成され、
前記第１の二値状態を記憶する前記ＰＨＭＪＪに応答して、前記複数の読み出し電流が、前記一対のジョセフソン接合を振動的な方式でトリガーして第１の大きさの電圧を出力に供給する、請求項５に記載のＪＭＲＡＭメモリセル。
【請求項８】
請求項１に記載のＪＭＲＡＭメモリセルを含む複数のＪＭＲＡＭメモリセルのアレイを含むジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムであって、
前記複数のＪＭＲＡＭメモリセルのアレイは、複数の行及び複数の列で構成され、
前記書き込み電流は、前記複数のＪＭＲＡＭメモリセルのアレイの行に関連したワード書き込み線に供給されたワード書き込み電流であり、
第２の書き込み電流は、ビット書き込み電流として前記複数のＪＭＲＡＭメモリセルのアレイのビット書込み線に供給され、
前記読み出し電流は、前記複数のＪＭＲＡＭメモリセルのアレイの行に関連したワード読み出し線に供給されたワード読み出し電流であり、
第２の読み出し電流は、ビット読み出し電流としてビット読み出し線に供給される、ジョセフソン磁気ランダムアクセスメモリ。
【請求項９】
任意のＪＭＲＡＭメモリセルに関連したワード書き込み線およびビット書き込み線の各々は、前記ＰＨＭＪＪに磁気的に結合され、
前記ワード書き込み電流が、前記書き込み動作中に複数の行のうちの任意の行の各ＪＭＲＡＭメモリセルを介してワード書き込み線に供給され、
前記ビット書き込み線は、前記複数の列のうちの対応する列にそれぞれ関連した複数のビット書き込み線を含む、請求項８に記載のジョセフソン磁気ランダムアクセスメモリ。
【請求項１０】
前記ビット読み出し線は、前記複数の列のうちの対応する列にそれぞれ関連した複数のビット読み出し線を含み、
対応する複数のビット読み出し電流の各々は、データ読み出し動作中にワード読み出し電流が供給されたことに応答して選択された前記複数の行のうちの任意の行における対応する複数のＪＭＲＡＭメモリセルの各々に関連した前記少なくとも１つのジョセフソンに提供されて、前記複数のビット読み出し線の複数の行の任意の行における各ＰＨＭＪＪの記憶されたデジタル状態の指示を提供する、請求項８に記載のジョセフソン磁気ランダムアクセスメモリ。
【請求項１１】
データ書き込み動作中にジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム内のＪＭＲＡＭメモリセルにデジタル状態を書き込むための方法であって、
ワード書き込み線にワード書き込み電流を生成して、複数のＪＭＲＡＭメモリセルのアレイの複数の行のうちの対応する行を選択することであって、各ＪＭＲＡＭメモリセルは、ワード書き込み線およびビット書き込み線に磁気的に結合されたフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含み、第１の二値状態および第２の二値状態のうちの一方に対応するデジタル状態を記憶するように構成されている、前記選択すること、
前記複数のＪＭＲＡＭメモリセルのアレイの複数の列の各々に関連したビット書き込み線にビット書き込み電流を生成することであって、前記ＰＨＭＪＪのデジタル状態は、前記ワード書き込み電流および前記ビット書き込み電流に応答して設定される、前記生成すること、
前記ＰＨＭＪＪのデジタル状態を前記第１の二値状態に設定するために前記データ書き込み動作中に前記ＰＨＭＪＪを流れる方向性バイアス電流を生成すること、を備え、
前記方向性バイアス電流は、第１の二値状態に対応する前記ＰＨＭＪＪの超伝導相を提供する、方法。
【請求項１２】
前記方向性バイアス電流を生成することは、
少なくとも１つの変圧器を用いて方向性バイアス電流を生成することを含む、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つの変圧器を用いて方向性バイアス電流を生成することは、
前記少なくとも１つの変圧器の一次巻線に流れる読み出し電流を供給することを含み、
前記一次巻線は、前記少なくとも１つの変圧器の二次巻線に誘導的に結合され、
前記二次巻線は、前記少なくとも１つの変圧器が前記データ書き込み動作中の読み出し電流に応答して、前記ＰＨＭＪＪを流れる方向性バイアス電流を誘導するようにＰＨＭＪＪに結合される、請求項１２に記載の方法。
【請求項１４】
前記少なくとも１つの変圧器を流れる方向性バイアス電流を生成することは、
前記少なくとも１つの変圧器の一次巻線を流れる前記ワード書き込み電流及び前記ビット書き込み電流のうちの１つを供給することを含み、
前記一次巻線は、前記少なくとも１つの変圧器の二次巻線に誘導的に結合され、
前記二次巻線は、前記少なくとも１つの変圧器が、データ書き込み動作中にワード書き込み電流およびビット書き込み電流のうちの対応する書き込み電流に応答して、前記ＰＨＭＪＪを流れる方向性バイアス電流を誘導するように、前記ＰＨＭＪＪと直列に配置されている、請求項１２に記載の方法。
【請求項１５】
前記方向性バイアス電流を生成することは、
前記方向性バイアス電流を生成して、前記ＰＨＭＪＪを正のπ状態に設定することを含み、
前記超伝導相で生成された超電流は、複数のＪＭＲＡＭメモリセルのアレイの複数の行に関連したワード読み出し電流のうちの少なくとも１つと、複数のＪＭＲＡＭのアレイの複数の列に関連したビット読み出し電流のうちの少なくとも１つとに実質的に付加されて、当該ＪＭＲＡＭメモリセルに関連した少なくとも１つのジョセフソン接合をトリガーして、データ読み出し動作中に前記ＰＨＭＪＪの第１の二値状態を示す、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して量子及び古典的デジタル超伝導回路に関し、特に超伝導フェーズ制御ヒステリシス磁気ジョセフソン接合ＪＭＲＡＭメモリセルに関する。
【背景技術】
【０００２】
超伝導デジタル技術は、前例のない高速、低電力損失、および低動作温度から恩恵を受けるコンピューティングリソースおよび／または通信リソースを提供してきた。数十年の間、超伝導デジタル技術は、論理回路に比べて適切な容量および速度を備えたランダムアクセスメモリ（ＲＡＭ）を欠いてきた。このことは、電気通信および信号インテリジェンスにおける超伝導技術の現在の用途を工業化することに対する主な障害となっており、特にハイエンドな量子コンピューティングへの妨げとなり得る。超伝導メモリに対して現在検討されている概念は全て、超伝導誘導ループにおける磁束量子の量子化に基づいてきた。そのようなメモリは、十分な歩留まりのファウンドリ工程を考慮すれば高速レジスタファイルに容易に適合させることができるが、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を決して達成することができない、というのも、それらのメモリは基本的に誘導ループの大きさによって制限されているからである。メモリコアがＣＭＯＳ技術を実装し、ビット線検出をジョセフソン素子を用いて実施するという、１つのハイブリッドメモリ解決策が提案されている。しかしながら、そのような構成は、名目上のみ標準のＣＭＯＳよりもより高い性能が得られ、極低温の環境に対して比較的高い電力損失を欠点として有する。
【発明の概要】
【課題を解決するための手段】
【０００３】
一実施形態は、JMRAMメモリセルシステムを説明する。このシステムは、データ書き込み動作中に供給される書き込み電流に応答して第1の二値状態および第2の二値状態のうちの一方を記憶し、記憶されたデジタル状態に基づいて超電導相を提供するフェーズヒステリシス磁気ジョセフソン接合（PHMJJ）を含む。このシステムはまた、第1の二値状態に対応する所定の方向にPHMJJの超伝導相を提供するために、データ書き込み動作中に方向性バイアス電流を提供するように構成された方向性書き込み素子を含む。このシステムはさらに、PHMJJの超伝導相に基づく臨界電流を有する少なくとも1つのジョセフソン接合を含み、読み出し動作中に供給される読み出し電流に応答して、記憶されたデジタル状態に対応する出力を提供するように構成される。
【０００４】
本発明の別の側面は、データ書き込み動作中にJMRAMシステム内のJMRAMメモリセルにデジタル状態を書き込むための方法を含む。この方法は、複数のJMRAMメモリセルのアレイの複数の行のそれぞれ1つを選択するためにワード書き込み線にワード書き込み電流を生成することを含む。複数のJMRAMメモリセルの各々は、ワード書き込み線およびビット書き込み線に磁気的に結合され、第1の二値状態および第2の二値状態のうちの一方に対応するデジタル状態を記憶するように構成されるPHMJJを備える。この方法はまた、複数のJMRAMメモリセルのアレイの複数の列のそれぞれに関連したビット書き込み線にビット書き込み電流を生成することを含み、PHMJJのデジタル状態は、ワード書き込み電流およびビット書き込み電流に応答して設定される。この方法はさらに、PHMJJを流れる方向性バイアス電流を所定の方向に生成することを含み、方向性バイアス電流は、第1の二値状態に対応する所定の方向にPHMJJの超伝導相を提供する。
【０００５】
本発明の別の側面は、JMRAMメモリのアレイを含む。メモリのアレイは、複数のＪＭＲＡＭメモリセルを含む。複数のＪＭＲＡＭメモリセルの各々は、ＰＨＭＪＪと、第１の二値状態に対応する正のπ状態にＰＨＭＪＪを設定するために、データ書き込み動作中に方向性バイアス電流を提供するように構成された方向性書き込み要素と、少なくとも１つのジョセフソン接合と、を含む。またメモリのアレイは、データ書込み動作中に複数のＪＭＲＡＭメモリセルの任意の行を選択する対応したワード書き込み電流を流すようにそれぞれ構成された複数のワード書き込み線を含む。またメモリのアレイは、第１の二値状態および第２の二値状態のうちの一方に対応するデジタル状態を、複数のＪＭＲＡＭメモリセルのうちの任意の行の各ＪＭＲＡＭメモリセルに関連したＰＨＭＪＪに書き込むように、対応するビット書き込み電流を流すようにそれぞれ構成された複数のビット書き込み線であって、ＰＨＭＪＪは、複数のワード書き込み線のうちの対応するワード書き込み線および複数のビット書き込み線のうちの対応するビット書き込み線に磁気的に結合されている、複数のビット書き込み線を含む。またメモリのアレイは、データ読み出し動作中に複数のＪＭＲＡＭメモリセルの任意の行を選択する対応したワード読み出し電流を流すようにそれぞれ構成された複数のワード読み取り線を含む。またメモリのアレイは、データ読み出し動作中に任意の列の複数のＪＭＲＡＭメモリセルの各々を流れる対応するビット読み出し電流を流すようにそれぞれ構成された複数のビット読み出し線を含む。少なくとも１つのジョセフソン接合は、ワード読み出し電流、ビット読み出し電流、およびＰＨＭＪＪによって提供される超伝導相に応答して、データ読み出し動作中に記憶されたデジタル状態の指示を提供する。
【図面の簡単な説明】
【０００６】
【図１】ＪＭＲＡＭメモリセルの例を示した図である。
【図２】ＪＭＲＡＭメモリセル回路の例を示した図である。
【図３】タイミング図の例を示した図である。
【図４】ＪＭＲＡＭメモリセルの読み出し図の例を示した図である。
【図５】ＪＭＲＡＭメモリセルの読み出し図の別例を示した図である。
【図６】ＪＭＲＡＭメモリセル回路の別例を示した図である。
【図７】ジョセフソン磁気ランダムアクセスメモリ（JMRAM : Josephson magnetic random access memory）システムの例を示した図である。
【図８】ＪＭＲＡＭシステムの別例を示した図である。
【図９】書き込み動作中にデジタル状態をＪＭＲＡＭシステムのＪＭＲＡＭメモリセルに書き込むための方法の例を示した図である。
【発明を実施するための形態】
【０００７】
本発明は、概して、量子および古典的デジタル超伝導回路に関し、具体的には超伝導フェーズ制御ヒステリシス磁気ジョセフソン接合ＪＭＲＡＭメモリセルに関する。ＪＭＲＡＭシステムは、複数のＪＭＲＡＭメモリセルのアレイを実装することができ、その各々が、関連したバリア中の強磁性材料を含むものとして構成することができるフェーズヒステリシス磁気ジョセフソン接合（phase hysteretic magnetic Josephson junction : PHMJJ）を含む。一例として、ＰＨＭＪＪは、このＰＨＭＪＪに記憶されたデジタル状態に基づいて超伝導相を生成するように構成されたゼロ状態とπ状態との間で切り替え可能な接合として構成され得る。複数のＪＭＲＡＭメモリセルの各々は、少なくとも１つのジョセフソン接合（例えば、ＰＨＭＪＪと並列なジョセフソン接合の対）を含み得る。ＰＨＭＪＪは、ＰＨＭＪＪに関連したワード書き込み電流およびビット書き込み電流に応答して、第１の二値状態（例えば、論理「１」）または第２の二値状態（例えば、論理「０」）のうちの１つに対応するデジタル状態を記憶するように構成され得る。例えば、第１の二値状態は、超伝導相が提供される正のπ状態に対応し得る。一例として、ワード書き込み電流およびビット書き込み電流は各々、専用のワード書き込み線およびビット書き込み線に提供され、互いに関連した対応する電流の流れの方向に基づいてＰＨＭＪＪの論理状態を設定することができる。さらに、ＰＨＭＪＪが望ましくない負のπ状態に設定されるのを防止するために、ＰＨＭＪＪは、データ書き込み動作中にＰＨＭＪＪを流れる方向性バイアス電流（directional bias current）を生成するように構成された方向性書き込み要素（directional write element）を含み得る。したがって、ＰＨＭＪＪは、所定の方向に超伝導相を提供するために正のπ状態にされ得る。
【０００８】
加えて、アレイの各ＪＭＲＡＭメモリセルのＰＨＭＪＪは、ワード読み出し電流およびビット読み出し電流に応答して、記憶されたデジタル状態の指示を提供することができる。したがって、超伝導相は、アレイの行のＪＭＲＡＭメモリセルの各々の少なくとも１つのジョセフソン接合に関連した臨界電流（critical current）を低下させることができる。これにより、ワード読み出し電流およびビット読み出し電流は、第１の二値状態を記憶するＰＨＭＪＪに基づいて、（１つまたは複数の）ジョセフソン接合をトリガーして関連したビット読み出し線の電圧を変化するように供給され、第２の二値状態に対応するデジタル状態を記憶するＰＨＭＪＪに基づいて、トリガーしないように供給され得る。したがって、ビット読み出し線は、ＰＨＭＪＪのデジタル状態が二進論理（binary logic）の「１」状態または二進論理の「０」状態に対応するかどうかに基づいて（例えば、非ゼロ振幅とゼロ振幅との間で）変化する大きさを有する電圧を有し得る。本明細書で説明するように、複数のジョセフソン接合に関する「トリガー（trigger）」という用語は、ジョセフソン接合を流れる電流が臨界電流を超えることに応答して離散的な電圧パルスを生成する現象を述べている。
【０００９】
図１は、ＪＭＲＡＭメモリセル１０の一例を示す。一例として、ＪＭＲＡＭメモリセル１０は、本明細書でより詳細に説明するように、行および列としてアレイ状に配置された複数のＪＭＲＡＭメモリセルのうちの１つに対応し得る。ＪＭＲＡＭメモリセル１０は、ＪＭＲＡＭメモリセル１０をそれぞれ通るワード書き込み線ＷＬＷおよびワード読み出し線ＷＬＲを含む。ワード書き込み線ＷＬＷは、データ書き込み中にワード書き込み電流ＩＷＷを流し、ワード読み出し線ＷＬＲは、データ読み出し中にワード読み出し電流ＩＷＲを流す。一例として、ワード書き込み電流ＩＷＷは、アレイ内の複数のＪＭＲＡＭメモリセルの行に関連したワード書き込み電流に対応し、ワード読み出し電流ＩＷＲは、アレイ内の複数のＪＭＲＡＭメモリセルの列に関連したワード読み出し電流に対応し得る。例えば、ワード書き込み線およびワード読み出し線ＷＬＷ，ＷＬＲは、同様に、ＪＭＲＡＭメモリセル１０の両側の任意の行における隣接する複数のＪＭＲＡＭメモリセルに結合され得る。したがって、ワード読み出し電流ＩＷＷおよびワード書き込み電流ＩＷＲは、データ書き込み動作およびデータ読み出し動作の各々において、ＪＭＲＡＭメモリセル１０を含む行内の複数のＪＭＲＡＭメモリセルシステムのすべてを通って流れる。
【００１０】
同様に、ＪＭＲＡＭメモリセル１０は、ＪＭＲＡＭメモリセル１０をそれぞれ通るビット書き込み線ＢＬＷおよびビット読み出し線ＢＬＲを含む。ビット書き込み線ＢＬＷは、データ書き込み動作中にビット書き込み電流ＩＢＷを流し、ビット読み出し線ＢＬＲは、ビット読み出し電流ＩＢＲを流す。一例として、ビット読み出し電流ＩＢＲは、ビット読み出し線ＢＬＲに、データ読み出し動作中だけではなく、実質的に常に供給され得る。例えば、ビット書き込み電流ＩＢＷは、アレイ内の複数のＪＭＲＡＭメモリセルの列に関連するビット書き込み電流と対応し、ビット読み出し電流ＩＢＲは、アレイ内の複数のＪＭＲＡＭメモリセルの列に関連したビット読み出し電流に対応し得る。同様に、ビット書き込み線およびビット読み出し線ＢＬＷ，ＢＬＲも、ＪＭＲＡＭメモリセル１０の上下の任意の列における隣接するＪＭＲＡＭメモリセルと結合され得る。したがって、ビット書き込み電流およびビット読み出し電流ＩＢＷ，ＩＢＲは、データ書き込み動作およびデータ読み出し動作のそれぞれの間、ＪＭＲＡＭメモリセル１０を含む列内の複数のＪＭＲＡＭメモリセルシステムのすべてを通って流れる。
【００１１】
ＪＭＲＡＭメモリセル１０はまた、第１の二値状態（例えば、論理「１」）または第２の二値状態（例えば、論理「０」）のうちの１つに対応するデジタル状態を記憶するように構成されたフェーズヒステリシス磁気ジョセフソン接合（phase hysteretic magnetic Josephson junction : PHMJJ）１２を含む。一例として、ＰＨＭＪＪ１２は、切り替え可能なπ接合（switchable π-junction）として構成される関連した複数のバリア中に強磁性材料を含み得る。ＰＨＭＪＪ１２は、ニオブ（Ｎｂ）などの超伝導材料の複数の外側層（outer layers）と、強磁性材料の１つまたは複数の内部薄膜層とを含み得る。一例として、強磁性材料の薄膜層は、実質的に固定された磁界を有する１つまたは複数の「硬い（ｈａｒｄ）」強磁性層と、直交電流（orthogonal electrical currents）によって局所的に生成される磁界の結果として変更され得る１つまたは複数の「軟らかい（soft）」強磁性層とを含み得る。さらに、ＰＨＭＪＪ１２は、超伝導層および／または強磁性層と交互に配置された、酸化物層などの１つまたは複数の追加の層を含み得る。さらに本明細書でより詳細に説明するように、ＪＭＲＡＭメモリセル１０は、データ読み出し動作中に、ワード読み出し電流およびビット読み出し電流ＩＷＲおよびＩＢＲの各々に応答してトリガーされて、ＰＨＭＪＪ１２が第１の状態にあることを示し、トリガーされないでＰＨＭＪＪ１２が第２の状態にあることを示す少なくとも１つのジョセフソン接合１４を含み得る。
【００１２】
直交電流によって局所的に発生する磁界に応答して、ＰＨＭＪＪ１２は、ＰＨＭＪＪ１２が超伝導相を生成するπ状態に設定され得る。本明細書に記載されるように、「超伝導相（superconducting phase）」は、ＰＨＭＪＪ１２を通る任意の超伝導ループにおいて自発超電流（spontaneous supercurrent）を生成し、その超電流は、インダクタンス項で除された超伝導磁束量子（superconductor flux quantum）の約半分に等しい大きさを有する。本明細書でより詳細に説明するように、超電流は、ＰＨＭＪＪ１２のデジタル状態を示すために、ワード読み出し電流およびビット読み出し電流ＩＷＲ，ＩＢＲの各々と組み合わせることができる。
【００１３】
ＰＨＭＪＪを具体化する複数のメモリセルでは、ＰＨＭＪＪの状態が、所定の論理状態（例えば、論理「１」の状態）に設定されると、超伝導相の方向、つまりＰＨＭＪＪが正のπ状態または負のπ状態であるかどうかは、（例えば、バイアス電流として対応するビット読み出し電流を実質的に一定に印加することに基づいて）予測不能である。さらに、正のπ状態では、関連した（複数の）ジョセフソン接合の閾値電流に対するデータ読み出し動作中のワード読み出し電流およびビット読み出し電流の各々の振幅に関して比較的大きなマージンが達成され得る。しかしながら、負のπ状態では、関連したＰＨＭＪＪは、関連した（複数の）ジョセフソン接合の閾値電流と比較して、データ読み出し動作中のワード読み出し電流およびビット読み出し電流の各々の振幅に関して比較的小さなマージンを示す。したがって、負のπ状態では、マージンが小さいほど、データ読み出し動作中にＰＨＭＪＪを具体化する任意のメモリセルの信頼性が低下し、その結果、デジタル状態を読み出す際に予測不能となる可能性がある。
【００１４】
ＰＨＭＪＪ１２が第１の二値状態を記憶するデータ書き込み動作における正のπ状態のＰＨＭＪＪ１２の予測可能な設定を提供するために、ＪＭＲＡＭメモリセル１０は、方向性書き込み要素（directional write element）１６を含む。方向性書き込み素子１６は、データ書き込み動作中にＰＨＭＪＪ１２を通る方向性バイアス電流を生成して、ＰＨＭＪＪ１２を第１の二値状態に対応する正のπ状態に設定するように構成される。例えば、方向性書き込み要素１６は、データ書き込み動作中にワード読み出し電流ＩＷＲおよびワード書き込み電流ＩＷＷの一方に基づいてＰＨＭＪＪ１２を流れる方向性バイアス電流を生成するように構成された変圧器（transformer）として構成され得る。したがって、ＰＨＭＪＪ１２がデータ書込み動作中に第１の二値状態を記憶する場合、比較的大きなマージンが、ＪＭＲＡＭメモリセル１０からデジタル状態を読み出すための（１つまたは複数の）ジョセフソン接合１４の閾値電流に対するデータ読み出し動作中のワード読み出し電流およびビット読み出し電流ＩＷＲ，ＩＢＲの各々の振幅に関して達成されるように、ＰＨＭＪＪ１２は、一貫して正のπ状態に設定され得る。
【００１５】
図２は、ＪＭＲＡＭメモリセル回路５０の一例を示す。一例として、ＪＭＲＡＭメモリセル回路５０は、本明細書でより詳細に説明されるように、複数の行および複数の列としてアレイ状に構成された複数のＪＭＲＡＭメモリセルのうちの１つに対応し得る。ＪＭＲＡＭメモリセル回路５０は、図１の例のＪＭＲＡＭメモリセル１０に対応し得る。
【００１６】
ＪＭＲＡＭメモリセル回路５０は、ＪＭＲＡＭメモリセル回路５０をそれぞれ通るワード書き込み線ＷＬＷおよびワード読み出し線ＷＬＲを含む。ワード書き込み線ＷＬＷは、データ書き込み動作中にワード書き込み電流ＩＷＷを流し、ワード読み出し線ＷＬＲは、データ読出動作中にワード読み出し電流ＩＷＲを流す。一例として、ワード書き込み電流ＩＷＷは、アレイ内の複数のＪＭＲＡＭメモリセルの行に関連したワード書き込み電流に対応し、ワード読み出し電流ＩＷＲは、アレイ内の複数のＪＭＲＡＭメモリセルに関連したワード読み出し電流に対応し得る。例えば、ワード書き込み線およびワード読み出し線ＷＬＷ，ＷＬＲは、同様に、ＪＭＲＡＭメモリセル回路５０の両側の任意の行における隣接するＪＭＲＡＭメモリセルに結合され得る。したがって、ワード読み出し電流およびワード書き込み電流ＩＷＷ，ＩＷＲは、ＪＭＲＡＭメモリセル回路５０を含む行内の複数のＪＭＲＡＭメモリセルシステムのすべてを、データ書き込み動作およびデータ読み出し動作の各々において流れる。
【００１７】
同様に、ＪＭＲＡＭメモリセル回路５０は、ＪＭＲＡＭメモリセル回路５０をそれぞれ通るビット書き込み線ＢＬＷおよびビット読み出し線ＢＬＲを含む。ビット書き込み線ＢＬＷは、データ書き込み動作中にビット書き込み電流ＩＢＷを流し、ビット読み出し線ＢＬＲは、データ読み出し動作中にビット読み出し電流ＩＢＲを流す。一例として、ビット書き込み電流ＩＢＷは、アレイ内のＪＭＲＡＭメモリセルの列に関連したビット書き込み電流に対応し、ビット読み出し電流ＩＢＲは、アレイ内のＪＭＲＡＭメモリセルの列に関連したビット読み出し電流に対応し得る。同様な構成により、ビット書き込み線およびビット読み出し線ＢＬＷ，ＢＬＲも同様に、ＪＭＲＡＭメモリセル回路５０の上下の任意の列の隣接する複数のＪＭＲＡＭメモリセルに結合され得る。したがって、ビット読み出し電流およびビット書き込み電流ＩＢＷ，ＩＢＲは、ＪＭＲＡＭメモリセル回路５０を含む列内の複数のＪＭＲＡＭメモリセルシステムのすべてを、データ書き込み動作およびデータ読み出し動作の各々において流れる。
【００１８】
ＪＭＲＡＭメモリセル回路５０はまた、第１の二進状態（例えば、論理「１」）または第２の二値状態（例えば、論理「０」）のうちの１つに対応するデジタル状態を記憶するように構成されたＰＨＭＪＪ５２を含み、前述した図１の例においてＰＨＭＪＪ１２と実質的に同様に構成され得る。図２の例では、ワード書き込み線ＷＬＷおよびビット書き込み線ＢＬＷは、ＰＨＭＪＪ５２に磁気的に結合されているように示されているので、ワード書き込み電流ＩＷＷおよびビット書き込み電流ＩＢＷによって局所的に生成される磁界の結果として、ＰＨＭＪＪ５２の１つまたは複数の強磁性層の磁界配向が変更され得る。したがって、ＰＨＭＪＪ５２の構成に基づいて、ワード書き込み電流ＩＷＷおよびビット読み出し電流ＩＢＷは、データ書込み動作中の電流の流れの対応する方向に基づいて、ＰＨＭＪＪ５２の磁気電流状態（magneto-current state）を使用して、ＰＨＭＪＪ５２のデジタル状態を第１の二値状態または第２の二値状態に設定するための磁界を生成することができる。データ書込み動作中の電流の流れのそれぞれの方向に基づいて、ＰＨＭＪＪ５２の電流状態を制御する。ワード書き込み電流ＩＷＷおよびビット書き込み電流ＩＢＷの現在の方向、持続時間、および／または振幅に基づいて、ＰＨＭＪＪ５２のデジタル状態を書き込む様々な方法を実施することができる。本明細書でより詳細に説明するように、データ書き込み動作に応答して、ＰＨＭＪＪ５２は、第１の二値状態に対応する安定なπ状態（例えば、正の超伝導相となる正のπ状態）に関連付けられるか、または第２の二値状態に対応する安定したゼロ状態（例えば、ゼロ超伝導相）に関連付けられる超伝導相を有し得る。
【００１９】
さらに、ＪＭＲＡＭメモリセル回路５０は、第１のジョセフソン接合５４および第２のジョセフソン接合５６を含む。ジョセフソン接合５４，５６は、ＰＨＭＪＪ５２に対してループ状に構成され、ノード５８においてビット読み出し線ＢＬＲに結合される。本明細書でさらに詳細に説明するように、ジョセフソン接合５４，５６は、ＰＨＭＪＪ５２の記憶されたデジタル状態を示すデータ読み出し動作を具体化し得る。例えば、ジョセフソン接合５４，５６は、ワード読み取り電流およびビット読み取り電流ＩＷＲ，ＩＢＲの各々、およびＰＨＭＪＪ５２に関連した超伝導相の所定の方向に応答して、データ読み出し動作中にトリガーされてＰＨＭＪＪ５２が第１の二値状態にあることを示すか、またはトリガーされないでＰＨＭＪＪ５２が第２の二値状態にあることを示し得る。
【００２０】
図２の例では、ＪＭＲＡＭメモリセル回路５０は、ワード読み出し電流ＩＷＲが流れるワード線ＷＬＲに一次巻線Ｌ１を含む変換器６０を含む。変換器６０はまた、一次巻線Ｌ１に誘導的に結合され且つＰＨＭＪＪ５２と並列に配置される二次巻線Ｌ２を含む。一例として、変換器６０は、図１の例の方向性書き込み要素１６に対応し得る。例えば、第１の論理状態（例えば、論理「１」）がＰＨＭＪＪ５２に書き込まれるデータ書き込み動作において、ワード読み出し電流ＩＷＲは、ワード読み出し線ＷＬＲに提供され、したがって一次巻線Ｌ１を介して供給され、二次巻線Ｌ２を介して供給される電流ＩＴを誘導する。電流ＩＴの第１の部分が方向性バイアス電流ＩＤとしてＰＨＭＪＪ５２を流れ、第２の部分が電流ＩＴ−ＩＤとしてジョセフソン接合５４，５６を流れるように、電流ＩＴが分離され得る。電流ＩＴは、本明細書に記載のデータ書き込み動作において、電流ＩＴ−ＩＤを用いてジョセフソン接合５４，５６をトリガーするのを避けるように設定された所定の振幅を有し得る。したがって、ワード書き込み電流ＩＷＷとビット書き込み電流ＩＢＷとの磁気的結合は、ＰＨＭＪＪ５２の磁気状態を設定し、方向性バイアス電流ＩＤは、ＰＨＭＪＪ５２を同時にバイアスして、ＰＨＭＪＪ５２の位相の方向を所定の方向にさせる。その結果、方向性バイアス電流ＩＤに応答して、ＰＨＭＪＪ５２が正のπ状態に設定され得る。
【００２１】
方向性バイアス電流ＩＤを生成させるためのデータ書き込み動作において供給されるワード読み出し電流ＩＷＲに加えて、ワード読み出し電流ＩＷＲはデータ読み出し動作中にワード読み出し線ＷＬＲに供給されてジョセフソン接合５４，５６をバイアスしてＰＨＭＪＪ５２のデジタル状態を読み出す。本明細書で説明するように、ジョセフソン接合５４，５６に供給されるワード読み出し電流ＩＷＲは、図２の例に記載されているように、ジョセフソン接合５４，５６に直接的にまたは誘導的に供給されるワード読み出し電流ＩＷＲと呼称され得る。図２の例では、ビット読み出し線ＢＬＲは、２次巻線Ｌ２とジョセフソン接合５４との間のノード６２に接続され、ビット読み出し電流ＩＢＲは、ノード５においてＪＭＲＡＭメモリセル回路５０に入る。ビット読み出し線ＢＬＲは、ビット読み出し電流ＩＢＲがノード５８からＪＭＲＡＭメモリセル回路５０を出力されるように、ジョセフソン接合５４，５６の間のＪＭＲＡＭメモリセル回路５０の出力に対応するノード５８にも結合される。
【００２２】
ＰＨＭＪＪ５２のデジタル状態は、ワード読み出し電流ＩＷＲおよびビット読み出し電流ＩＢＲに応答して、ＪＭＲＡＭメモリセル回路５０から読み出される。具体的には、ワード読み出し電流ＩＷＲがワード読み出し線ＷＬＲに供給され、関連したメモリ・アレイ内の複数のＪＭＲＡＭメモリセルの行を選択することができる。一例として、ワード読み出し電流ＩＷＲは、トランス６０の一次巻線Ｌ１に電流パルスとして流れる。したがって、ワード読み出し電流ＩＷＲの電流パルスは、ＰＨＭＪＪ５２およびジョセフソン接合５４，５６に誘導的に供給され、ビット読み出し電流ＩＢＲは、ノード６２に供給される。したがって、ワード読み出し電流ＩＷＲの電流の流れの方向に基づいて、ビット読み出し電流ＩＢＲに、二次巻線Ｌ２を介して電流ＩＷＲによって誘導される電流が加算される。ＰＨＭＪＪ５２の記憶された二値デジタル状態は、ＰＨＭＪＪ５２によってもたらすことができる超伝導相に基づいてジョセフソン接合５４，５６をトリガーするのに必要な臨界電流を決定し得る。
【００２３】
たとえば、ＰＨＭＪＪ５２がゼロ状態にあり、したがって第２の二値状態（例えば、論理「０」）を記憶する場合、ＰＨＭＪＪ５２は、超伝導相を提供していない実質的に最小のジョセフソンエネルギー基底状態（Josephson energy ground state）にある。したがって、ジョセフソン接合５４，５６に供給されるビット読み出し電流ＩＢＲおよびワード読み出し電流ＩＷＲの加算された大きさは、ジョセフソン接合５４，５６をトリガーするのに十分ではない。このため、読み出し線ＢＬＲの電圧は、実質的に低減された大きさ（例えば、ゼロボルト）のままとなり、第２の二値状態を示すことができる。しかしながら、別例として、ＰＨＭＪＪ５２が正のπ−状態にあり、したがって第１の二値状態（例えば、論理「１」）を記憶する場合、そのゼロ相（zero-phase）の実施的に最大のジョセフソンエネルギーから実質的に最小のジョセフソンエネルギーまで緩和しているＰＨＭＪＪ５２は、ビット読み出し電流ＩＢＲおよびワード読み出し電流ＩＷＲの大きさに（本明細書では電流Ｉπとして示される）超電流を加算する正のπ状態によって決定される所定の方向の超伝導相を提供する。したがって、ジョセフソン接合５４，５６に供給されるような超伝導相、ビット読み出し電流ＩＢＲおよびワード読み出し電流ＩＷＲの寄与によって、ジョセフソン接合５４，５６が十分にトリガーされ得る。このため、ジョセフソン接合５４および５６は、ビット読み出し線ＢＬＲの電圧を増大させて第１の二値状態を示すように振動的な方式で（oscillatory manner）トリガーすることができる。
【００２４】
図３は、タイミング図１００の例を示す。タイミング図１００は、図２の例では、第１の二値状態（例えば、論理「１」）がＰＨＭＪＪ５２に書き込まれるデータ書き込み動作に対応し得る。したがって、以下の図３の例の記載において図２の例を参照されたい。図３の例で説明されるデータ書き込み動作は、トグル書き込み動作（toggle write operation）として提供される。しかしながら、第１の二値状態をＰＨＭＪＪ５２に書き込むために、他のタイプの書き込み動作でデータ書き込み動作を具体化できることを理解されたい。さらに、複数の信号の振幅は、任意の値で示され、任意の時間における複数の信号の各信号について相対値を提供するだけでなく、互いに対して基準化されることを意図していない。
【００２５】
時刻Ｔ０より前に、ビット読み出し電流ＩＢＲがビット読み出し線ＢＬＲに所定の振幅で供給され得る。一例として、ビット読み出し電流ＩＢＲは、ＪＭＲＡＭメモリセル回路５０を通ってほぼ一定に供給され得る。時刻Ｔ０において、ワード読み出し電流ＩＷＲが、ワード読み出しＷＬＲに印加され得る。これに応答して、トランス６０の誘導結合に基づいて、読み出しバイアス電流（例えば、電流ＩＴ）が生成されて二次巻線Ｌ２を流れ、これにより、ＰＨＭＪＪ５２を介して方向性バイアス電流ＩＤが供給される。したがって、ＪＭＲＡＭメモリセル回路５０は、ＰＨＭＪＪ５２内に（例えば、センスアンプを介して）記憶されたデジタル状態を決定するために、データ書き込み動作の前に、ひいては、ＪＭＲＡＭメモリセル回路５０において、トグルデータ書き込み動作のために、データ読み出し動作において読み出される。一例として、関連するセンスアンプは、ＰＨＭＪＪ５２が第２の二値状態を記憶していると決定し、従って、第２の二値状態から第１の二値状態にデジタル状態を変更する必要がある。時刻Ｔ１において、ワード読み出し電流ＩＷＲ、ひいては電流ＩＴよびその結果の方向性バイアス電流ＩＤが非活性化されて、データ読み出し動作が停止される。
【００２６】
時刻Ｔ２において、データ書き込み動作が開始される。ワード書き込み線ＷＬＷに書き込み電流ＩＷＷが供給され、ワード書き込み線ＷＬＷとＰＨＭＪＪ５２の磁気結合に基づいて、ＰＨＭＪＪ５２に対して半選択磁界（half-select magnetic field）を提供する。一例として、行内の複数のＪＭＲＡＭメモリセルの１つであるＪＭＲＡＭメモリセル回路５０を用いて、ＪＭＲＡＭメモリセルのアレイのすべての行を選択するためにワード書き込み電流ＩＷＷが供給され得る。また、ワード読み出し線ＷＬＲにワード読み出し電流ＩＷＲが供給される。これに応答して、変圧器６０の誘導結合に基づいて、電流ＩＴの一部として方向性バイアス電流ＩＤが同様に生成されて二次巻線Ｌ２に流れる。したがって、方向性バイアス電流ＩＤは、ＰＨＭＪＪ５２を介して所定の方向に供給されて、ＰＨＭＪＪ５２を正のπ状態に設定させる。一例として、ワード読み出し電流ＩＷＲは、ジョセフソン接合５４，５６のトリガーを防止するために、方向性バイアス電流ＩＤの振幅が十分に小さくなるように、所定の振幅で供給され得る。
【００２７】
時刻Ｔ３において、ビット書き込み線ＢＬＷにビットライト電流ＩＢＷが供給される。したがって、ビット書き込み電流ＩＢＷは、ビット書き込み線ＢＬＷとＰＨＭＪＪ５２との磁気的結合に基づいて、ＰＨＭＪＪ５２に対して半選択磁界を提供し得る。その結果、時刻Ｔ３から、ＰＨＭＪＪ５２は、ワード書き込み電流ＩＷＷおよびビット書き込み電流ＩＢＷによって供給される磁界の結果として、ＰＨＭＪＪ５２の複数の磁気配向ソフト強磁性層（magnetic orientation soft ferromagnetic layer）が変更されるように、全選択磁界を提供し得る。したがって、ＰＨＭＪＪ５２のデジタル状態は、第２の二値状態から第１の二値状態へ、つまりゼロ安定状態（例えば、基底状態）からπ状態に変更され得る。さらに、方向性バイアス電流ＩＤがＰＨＭＪＪ５２を介して所定の方向に供給されるので、ＰＨＭＪＪ５２が正のπ状態に切り替えられて、ＰＨＭＪＪ５２の超伝導相は、ビット読み出し電流ＩＢＲおよびワード読み出し電流ＩＷＲの電流方向に対して所定の方向に提供される。
【００２８】
時刻Ｔ４において、ワード書き込み電流ＩＷＷが非活性化される。したがって、書き込み線ＷＬＷとＰＨＭＪＪ５２との磁気結合に基づいてＰＨＭＪＪ５２に供給される磁界は、非活性化される。その結果、ビット書き込み線ＢＬＷとＰＨＭＪＪ５２の磁気結合に基づいて、ビット書き込み電流ＩＢＷを介してＰＨＭＪＪ５２に半選択磁界が提供される。時刻Ｔ５において、ビット書き込み電流ＩＢＷは非活性化され、したがってＰＨＭＪＪ５２に提供される磁界を完全に停止させる。さらに、ワード読み出し電流ＩＷＲも同様に非活性化され、したがって、変圧器６０を介したワード読み出し電流ＩＷＲの誘導結合に基づいて方向性バイアス電流ＩＤも非活性化される。このため、データ書込み動作が終了し、ＰＨＭＪＪ５２は、ビット読み出し電流ＩＢＲおよびワード読み出し電流ＩＷＲの電流方向に対して所定の方向に超伝導相を提供するために、正のπ状態を有することに基づいて第１の二値状態を記憶する。
【００２９】
図４は、ＪＭＲＡＭメモリセル回路５０の読み出しの図１５０の例を示す。ＪＭＲＡＭメモリセル回路５０は、ビット書き込み線ＢＬＷおよびワード書き込み線ＷＬＷを排除した図４の例において示されている。図４の例では、ＰＨＭＪＪ５２はゼロ状態にあり、したがって、第２の二値状態（例えば、論理「０」）を記憶する。その結果、図４の例では、ＰＨＭＪＪ５２は大きさがゼロの超伝導相（すなわち、超伝導相無し）を提供する。
【００３０】
ワード読み出し電流ＩＷＲは、（例えば、電流パルスとして）変圧器６０の一次巻線Ｌ１を通って流れ、二次巻線Ｌ２において生成される読み出し電流ＩＲを用いてＰＨＭＪＪ５２およびジョセフソン接合５４，５６に誘導的に供給される。また、ビット読み出し電流ＩＢＲは、ノード６２においてＪＭＲＡＭメモリセル回路５０に供給される。したがって、２次巻線Ｌ２を介してワード読み出し電流ＩＷＲによって誘導された読み出し電流ＩＲは、ワード読み出し電流ＩＷＲの電流の流れの方向に基づいて、ビット読み出し電流ＩＢＲの一部分に加算される。図４の例では、誘導されたワード読み出し電流ＩＷＲおよびビット読み出し電流ＩＢＲの一部が結合されて、ＰＨＭＪＪ５２および２次巻線Ｌ２を通って流れる第１の電流ループＩ１と、ジョセフソン接合５４，５６および二次巻線Ｌ２を通って流れる第２の電流ループＩ２を提供する。ＰＨＭＪＪ５２がいかなる超伝導相も提供しないので、誘導されたワード読み出し電流ＩＷＲおよびビット読み出し電流ＩＢＲの両方の一部がＰＨＭＪＪ５２（すなわち、図４の例では電流ループＩ１）を通って流れる。したがって、ＰＨＭＪＪ５２を流れる誘導されたワード読み出し電流ＩＷＲおよびビット読み出し電流ＩＢＲの両方のうちのこの一部が、ジョセフソン接合５４および５６を通って流れるセンス電流として電流ループＩ２の一部のみを残して、ジョセフソン接合５４および５６を通る流れから分流される。したがって、電流ループＩ２は、ジョセフソン接合５４，５６の臨界電流よりも小さい大きさを有し、ジョセフソン接合５４，５６をトリガーするには不十分である。このため、ビット読み出し線ＢＬＲで測定される電圧は、実質的により小さい大きさ（例えば、ゼロボルト）を維持し、ＰＨＭＪＪ５２に記憶されている第２の二値状態を示す。
【００３１】
図５は、ＪＭＲＡＭメモリセル回路５０の読み出しの図２００の別例を示す。図４の例で先に説明したのと同様に、ＪＭＲＡＭメモリセル回路５０が簡潔さのため、ビット書き込み線ＢＬＷおよびワード読み出し線ＷＬＷを排除して、図５の例で示されている。図５の例では、ＰＨＭＪＪ５２は、正のπ状態にあり、したがって、第１の二値状態（例えば、論理「１」）を記憶している。その結果、図５の例では、ＰＨＭＪＪ５２は、データ書き込み動作中に方向性バイアス電流ＩＤの印加に基づいて所定の方向に供給される電流Ｉπとして図示される超伝導相を提供する。
【００３２】
前述と同様に、読み出し電流ＩＲは、ワード読み出し電流ＩＷＲの電流の流れの方向に基づいて、ビット読み出し電流ＩＢＲの一部分に加算される。しかしながら、ＰＨＭＪＪ５２が正のπ状態であり、したがって電流Ｉπによって示される超伝導相を生成するので、結合された読み出し電流ＩＲおよびビット読み出し電流ＩＢＲは、ＰＨＭＪＪ５２を通って流れることが抑制される。したがって、結合された読み出し電流ＩＲとビット読み出し電流ＩＢＲの一部分の実質的に全てが、ジョセフソン接合５４，５６を通って流れる。図５の例では、読み出し電流ＩＲ、ビット読み出し電流ＩＢＲ、および超伝導相電流Ｉπが結合されて、ＰＨＭＪＪ５２およびジョセフソン接合５４，５６を通って流れる第１の電流ループＩ３と、ジョセフソン接合５４，５６および二次巻線Ｌ２を通って流れる第２の電流ループＩ４を提供する。一例として、第１電流ループＩ３は、超伝導電流ループとしてＰＨＭＪＪ５２およびジョセフソン接合５４，５６を通って流れる電流Ｉπに対応し、第２電流ループＩ４は、読み出し電流ＩＲおよびビット読み出し電流ＩＢＲの和に対応し得る。第１および第２の電流ループＩ３およびＩ４は結合されてジョセフソン接合５４および５６を通って流れるため、結合された第１および第２の電流ループＩ３およびＩ４はジョセフソン接合５６の臨界電流よりも大きな大きさを有し、これにより、ジョセフソン接合５６をトリガーするのに十分になる。呼応して、ジョセフソン接合５６は、ビット読み出し線ＢＬＲに電圧パルスを生成するようにトリガーすることができる。したがって、ジョセフソン接合５６をトリガーすることにより、ジョセフソン接合５４をトリガーすることができ、これにより、ジョセフソン接合５４，５６間を振動的な方式で連続的にトリガーし続けてビット読み出し線ＢＬＲ上に複数の電圧パルスを実質的に維持することができる。したがって、ビット読み出し線ＢＬＲの複数の電圧パルスによって提供される実質的に増加した電圧は、ＰＨＭＪＪ５２に記憶される第１の二値状態を示すことができる。
【００３３】
ＪＭＲＡＭメモリセル回路５０は、図２〜５の例に限定されるものではないことを理解されるべきである。一例として、ＪＭＲＡＭメモリセル回路５０は、ワード線ＷＬＲ，ＷＬＷおよびビット線ＢＬＲ，ＢＬＷの互いに対する配置およびＰＨＭＪＪ５２に対する配置が変更できるように、図式的に示されている。たとえば、ワード書き込み線ＷＬＷおよびビット書き込み線ＢＬＷの構成は、ワード書き込み電流ＩＷＷおよびビット書き込み電流ＩＢＷの電流方向が、ＰＨＭＪＪ５２にデジタル状態を記憶するように反対向きにすることができる。さらに、ＪＭＲＡＭメモリセル回路５０は、ＰＨＭＪＪ５２と並列にジョセフソン接合５４，５６の対を具体化することに限定されず、その代わりに、様々の他の機構として構成され得る追加のジョセフソン接合または単一のジョセフソン接合を具体化することができる。したがって、ＪＭＲＡＭメモリセル回路５０は様々な方法で構成され得る。
【００３４】
図６は、ＪＭＲＡＭメモリセル回路２５０の一例を示す。一例として、ＪＭＲＡＭメモリセル回路２５０は、本明細書でより詳細に説明するように、複数の行および複数の列としてアレイで構成された複数のＪＭＲＡＭメモリセルのうちの１つに対応し得る。ＪＭＲＡＭメモリセル回路２５０は、図１の例のＪＭＲＡＭメモリセル１０に対応し得る。
【００３５】
ＪＭＲＡＭメモリセル回路２５０は、図２の例におけるＪＭＲＡＭメモリセル回路５０と実質的に同様に構成され得る。ＪＭＲＡＭメモリセル回路２５０は、ＪＭＲＡＭメモリセル回路２５０をそれぞれ通るワード書き込み線ＷＬＷおよびワード読み出し線ＷＬＲを含む。ワード書き込み線ＷＬＷは、データ書き込み動作中にワード書き込み電流ＩＷＷを流し、ワード読み出し線ＷＬＲは、データ読み出し動作中にワード読み出し電流ＩＷＲを流す。同様に、ＪＭＲＡＭメモリセル回路２５０は、ＪＭＲＡＭメモリセル回路２５０をそれぞれ通るビット書き込み線ＢＬＷおよびビット読み出し線ＢＬＲを含む。ビット書き込み線ＢＬＷは、データ書き込み動作中にビット書き込み電流ＩＢＷを流し、ビット読み出し線ＢＬＲは、データ読み出し動作中にビット読み出し電流ＩＢＲを流す。ＪＭＲＡＭメモリセル回路２５０はまた、第１の二値状態（例えば、論理「１」）または第２の二値状態（例えば、論理「０」）のうちの１つに対応するデジタル状態を記憶するように構成されたＰＨＭＪＪ２５２を含む。図６の例では、ワード書き込み線ＷＬＷおよびビット書き込み線ＢＬＷは、前述と同様に、ＰＨＭＪＪ２５２に磁気的に結合されていることが示されている。したがって、ＰＨＭＪＪ２５２の構成に基づいて、ワード書き込み電流ＩＷＷおよびビット書き込み電流ＩＢＷは、磁界を生成して、データ書き込み動作中の対応する電流の流れの方向に基づく等のＰＨＭＪＪ２５２の磁気電流状態（magneto-current states）を用いてＰＨＭＪＪ２５２のデジタル状態を第１の二値状態または第２の二値状態に設定し得る。
【００３６】
さらに、ＪＭＲＡＭメモリセル回路２５０は、第１のジョセフソン接合２５４および第２のジョセフソン接合２５６を含む。ジョセフソン接合２５４，２５６は、ＰＨＭＪＪ２５２に対してループ状に構成され、ノード２５８においてビット読み出し線ＢＬＲに接続されている。例えば、ジョセフソン接合２５４，２５６は、ワード読み取り電流およびビット読み取り電流ＩＷＲ，ＩＢＲの各々およびＰＨＭＪＪ２５２に関連した超伝導相の所定の方向に応答して、データ読み取り動作中にトリガーされてＰＨＭＪＪ２５２が第１の二値状態にあることを示すか、またはトリガーされないでＰＨＭＪＪ２５２が第２の二値状態にあることを示し得る。
【００３７】
図６の例では、ＪＭＲＡＭメモリセル回路２５０は、ワード読み出し電流ＩＷＲが流れるワード線ＷＬＲ上の一次巻線Ｌ１を含む第１の変圧器２６０を含む。第１の変圧器２６０はまた、一次巻線Ｌ１に誘導的に結合され且つＰＨＭＪＪ２５２と並列に配置された二次巻線Ｌ２を含む。このように、第１の変圧器２６０は、図４および図５の例で前述したのと同様に、データ読み出し動作中に読み出し電流ＩＲを供給することができる。さらに、ＪＭＲＡＭメモリセル回路２５０は、ワード書き込み電流ＩＷＷが流れるワード線ＷＬＷの一次巻線Ｌ３を含む第２の変圧器２６２を含む。第２の変圧器２６２はまた、一次巻線Ｌ３に誘導結合され且つＰＨＭＪＪ２５２と直列に配置される二次巻線Ｌ４を含む。一例として、第２の変圧器２６２は、図１の例における方向性書き込み要素１６に対応し得る。図６の例は、第２の変圧器２６２がワード書き込み線ＷＬＷの１次巻線Ｌ３を通ってワード書き込み電流ＩＷＷが流れるように構成されていることを示しているが、第２の変圧器２６２が代替的に配置できることは理解されるべきである。例えば、その代わりに、第２の変圧器２６２は、ビット書き込み電流ＩＢＷがビット書き込み線ＢＬＷ上の１次巻線Ｌ３を通って流れるように構成され得る。
【００３８】
例えば、第１の論理状態（例えば、論理「１」）がＰＨＭＪＪ２５２に書き込まれるデータ書き込み動作において、ワード書き込み電流ＩＷＷは、ワード書き込み線ＷＬＷに提供され、したがって一次巻線Ｌ３を通って二次巻線Ｌ４を介して供給される方向性バイアス電流ＩＤを誘導する。別の例として、前述したように代わりに、一次巻線Ｌ３はビット書き込み線ＢＬＷに配置され、これにより、ビット書き込み電流ＩＢＷが一次巻線Ｌ３を介して供給されて、２次巻線Ｌ４を介して方向性バイアス電流ＩＤを誘導し得る。方向性バイアス電流ＩＤは、本明細書に記載されたデータ書込み動作中にジョセフソン接合２５４，２５６をトリガーするのを防止するように設定された所定の振幅を有し得る。
【００３９】
このように、方向性バイアス電流ＩＤは、ＰＨＭＪＪ２５２を所定の方向に流れることができる。一例として、方向性バイアス電流ＩＤは、実質的にデータ書込み動作全体の間に、つまり、（例えば、図３の例とは反対に）ＰＨＭＪＪ２５２がπ状態に遷移する時間にＰＨＭＪＪ２５２を介して供給される。したがって、ワード書き込み電流ＩＷＷとビット書き込み電流ＩＢＷとの磁気的結合は、ＰＨＭＪＪ２５２の磁気状態を設定することができ、一方、方向性バイアス電流ＩＤは、ＰＨＭＪＪ２５２を同時にバイアスして、ＰＨＭＪＪ２５２の磁束の方向を所定の方向にさせる。その結果、方向性バイアス電流ＩＤに応じてＰＨＭＪＪ２５２を正のπ状態に設定させることができる。したがって、ＪＭＲＡＭメモリセル回路２５０は、データ読み出し動作中に、図４および図５の例で前述したように実質的に同様の方法で読み出され得る。
【００４０】
図７は、ジョセフソン磁気ランダムアクセスメモリ（Josephson magnetic random access memory : JMRAM）システム３００の一例を示す。ＪＭＲＡＭシステム３００は、様々なコンピューティング用途におけるメモリ構造として具体化され得る。
【００４１】
ＪＭＲＡＭシステム３００は、図７の例において示されている。具体的には、複数のＪＭＲＡＭメモリセル３０２は、ＷＯＲＤ１からＷＯＲＤＹとして示されるデータワードにそれぞれ対応する複数の行３０４に配置され、ここで、Ｙは１より大きい整数である。複数の行３０４の各々は、複数の行３０４にわたってＸ個の列３０６を形成する１組のＪＭＲＡＭメモリセル３０２を含み、ＷＯＲＤ１の複数のＪＭＲＡＭメモリセル３０２が図７の例においてＣ１からＣＸとして示されており、ここで、Ｘは１より大きな整数である。したがって、ＪＭＲＡＭシステム３００のアレイにおける各ＪＭＲＡＭメモリセル３０２は、行３０４および列３０６によって個別にアドレス指定され得る。
【００４２】
図７の例では、複数の行３０４の各々は、ＷＬＷ１およびＷＬＲ１からＷＬＷＹおよびＷＬＲＹとしてそれぞれ示される関連したワード書き込み線３０８およびワード読み出し線３１０を有するものとして示されている。ワード書き込み線３０８およびワード読み出し線３１０は、ＪＭＲＡＭシステム３００の各行３０４の複数のＪＭＲＡＭメモリセル３０２の各々に誘導的および／または磁気的に結合され得る。さらに、複数のＪＭＲＡＭメモリセル３０２の各々は、ＢＬＷ１およびＢＬＲ１からＢＬＷＸおよびＢＬＲＸとしてそれぞれ示される関連するビット書き込み線３１２およびビット読み出し線３１４を有するものとして示されている。ビット書き込み線３１２およびビット読み出し線３１４は、ＪＭＲＡＭシステム３００の各行３０４内の対応する番号付けされたＪＭＲＡＭメモリセル３０２にそれぞれ結合され、その結果、各列３０６内の複数のＪＭＲＡＭメモリセル３０２がビット書き込み線３１２とビット読み出し線３１４に対して直列に配置される。図７の例は、複数のワード書き込み線３０８と複数のワード読み出し線３１０と複数のビット書き込み線３１２と複数のビット読み出し線３１４とが、対応する行と列の他の隣接する複数のＪＭＲＡＭメモリセルと直列に配置されているが、複数のワード書き込み線３０８と複数のワード読取り線３１０と複数のビット書き込み線３１２と複数のビット読み取り線３１４とが、代わりに各ＪＭＲＡＭメモリセル３０２に対して専用にされ得る。
【００４３】
複数のＪＭＲＡＭメモリセル３０２の各々は、単一ビットのデータを記憶するように構成される。具体的には、各ＪＭＲＡＭメモリセル３０２は、第１の二値状態（例えば、論理「１」）または第２の二値状態（例えば、論理「０」）に対応するデジタル状態を記憶するように構成され得る少なくとも１つのＰＨＭＪＪを含み得る。デジタル状態は、対応するワード書き込み線３０８に供給されるワード書き込み電流および対応するビット書き込み線３１２に供給されるビット書き込み電流に応答して設定され得る。さらに、複数のＪＭＲＡＭメモリセル３０２の各々は、対応するＰＨＭＪＪを通って流れる方向性バイアス電流を生成して、ＰＨＭＪＪを第１の二値状態で正のπ−状態に設定するように構成され得る変圧器等の方向性書き込み要素を含み得る。一例として、複数のＪＭＲＡＭメモリセル３０２の各々は、図２の例におけるＪＭＲＡＭメモリセル回路５０または図６の例におけるＪＭＲＡＭメモリセル回路２５０と実質的に同様に構成され得る。
【００４４】
同様に、各ＪＭＲＡＭメモリセル３０２に記憶されたそれぞれのデジタル状態は、複数の行３０４の任意の行を選択するために対応するワード読み出し線３１０に供給されたワード読み出し電流と、対応するビット読み出し線３１４に供給されたビット読み出し電流とに基づいて、複数のＪＭＲＡＭメモリセル３０２から読み出すことができる。具体的には、複数の列３０６の各々のビット読み出し線３１４は、センスレジスタ３１６に接続され、センスレジスタ３１６は、それぞれのビット読み出し線３１４を測定して、データ読み出し動作においてワード読み出し電流およびビット読み出し電流に応答して、関連した行３０４の各ＪＭＲＡＭメモリセル３０２のデジタル状態が第１の二進状態または第２の二進状態に対応するかどうかを決定するように構成される。一例として、センスレジスタ３１６は、本明細書でより詳細に説明するように、ビット読み出し線３１４に関連した電圧または電流を測定し得る。
【００４５】
図８は、ＪＭＲＡＭシステム３５０の別例を示す。ＪＭＲＡＭシステム３５０は、図７の例のＪＭＲＡＭシステム３５０と同様に構成され得る。したがって、図８の例の以下の説明において、図７の例が参照される。具体的には、図８の例は、ＪＭＲＡＭシステム３５０からデータが読み出されるデータ読み出し動作を示す。
【００４６】
ＪＭＲＡＭシステム３５０は、図８の例において、複数のＪＭＲＡＭメモリセルのアレイとして構成されるものとして示されている。具体的には、複数のＪＭＲＡＭメモリセル３５２は、データＷＯＲＤ１〜Ｙにそれぞれ対応する複数の行３５４に配置され、ここで、Ｙは１より大きい整数である。各行３５４は、複数の行３５４にわたってＸ個の列３５６を形成する１組のＪＭＲＡＭメモリセル３５２を含み、ここで、Ｘは１より大きい整数である。図８の例では、示された複数のＪＭＲＡＭメモリセル３５２の各々は、Ｃ１＿１からＣＸ＿Ｙまでの列及び行によって指定される。
【００４７】
図８の例では、ＪＭＲＡＭメモリセルＣ１＿１およびＣＸ＿１に対応する複数のＪＭＲＡＭメモリセル３５２がより詳細に示されている。具体的には、図７の例のＪＭＲＡＭメモリセル回路５０と同様に、ＪＭＲＡＭメモリセルＣ１＿１およびＣＸ＿１は、一次巻線Ｌ１＿１およびＬ１＿Ｘをそれぞれ含み且つ二次巻線Ｌ２＿１およびＬ２＿Ｘをそれぞれ含む複数の変圧器を含む。ＪＭＲＡＭメモリセルＣ１＿１およびＣＸ＿１は、各々、一対のジョセフソン接合３６０，３６２と並列のＰＨＭＪＪ３５８を含む。ＪＭＲＡＭメモリセルＣ１＿１およびＣＸ＿１は、図７の例に示すように、ワード書き込み線およびビット書き込み線を含むが、図８の例では簡潔にするために省略されることを理解されたい。さらに、ＪＭＲＡＭメモリセルＣ１＿１およびＣＸ＿１は、示された複数の変圧器またはワード書き込み線に関連した一次巻線およびＰＨＭＪＪ３５８と直列に配置された二次巻線を有する別個の変圧器である方向性書き込み要素も含み得る。
【００４８】
ＪＭＲＡＭシステム３５０はまた、ＷＬＲ１として示され、したがって、ＪＭＲＡＭメモリセルＣＸ＿１およびＣ１＿１の一次巻線Ｌ１＿ＸおよびＬ１＿１をそれぞれ通る１番目の行３５４に対応するワード読み出し線３６４を含む。ＪＭＲＡＭシステム３５０はまた、ＢＬＲＸおよびＢＬＲ１として示され、したがって、Ｘ番目および１番目の列３５６にそれぞれ対応する複数のビット読み出し線３６６を含む。複数のビット読み出し線３６６は、複数のＰＨＭＪＪ３５８に結合されるように示されている。図８の例は、ワード読み出し線ＷＬＲ１およびビット読み出し線ＢＬＲＸおよびＢＬＲ１のみを示しているが、ＪＭＲＡＭシステム３５０はまた、各行３５４に対する追加の複数のワード読み出し線３６４および各列３５６に対する追加の複数のビット読み出し線３６６を含むことが理解されるべきである。
【００４９】
ワード読み出し線ＷＬＲ１はワード読み出し電流パルスＩＷＲを流して、このＩＷＲがＪＭＲＡＭメモリセルＣＸ＿１およびＣ１＿１を含む１番目の行３５４を通って、読み出しのために１番目の行３５４を選択する。その結果、ワード読み出し電流ＩＷＲは、それぞれの一次巻線Ｌ１＿１およびＬ１＿Ｘから、それぞれの二次巻線Ｌ２＿１およびＬ２＿Ｘへの電流パルスを誘導する。また、ビット読み出し線ＢＬＲＸ，ＢＬＲ１は、ビット読み出し電流ＩＢＲ＿Ｘ，ＩＢＲ＿１を流して、ＪＭＲＡＭメモリセルＣＸ＿１，Ｃ１＿１を含むＸ番目の列３５６及び１番目の列３５６をそれぞれ通る。ジョセフソン接合３６０，３６２を通るワード読み出し電流ＩＷＲおよびビット読み出し電流ＩＢＲ＿Ｘ，ＩＢＲ＿１の集合電流は、それぞれセンス電流ＩＳ＿ＸおよびＩＳ＿１としてＪＭＲＡＭメモリセルＣＸ＿１およびＣ１＿１内で集合的に示されている。
【００５０】
図８の例では、ＪＭＲＡＭメモリセルＣＸ＿１に関連したＰＨＭＪＪ３５８は、二値論理の「１」状態（’１’）を記憶するものとして示され、ＪＭＲＡＭメモリセルＣ１＿１に関連したＰＨＭＪＪ３５８は、二値論理の「０」状態（’０’）を記憶するものとして示されている。ＪＭＲＡＭメモリセルＣＸ＿１，Ｃ１＿１のデジタル状態は、１番目の行３５４の残りのＪＭＲＡＭメモリセル３５２と同様に、以前に実行されたデータ書き込み動作において設定され得る。図７の例で上述したのと同様に、複数のＰＨＭＪＪ３５８は、超伝導相を提供することができ、複数のＰＨＭＪＪ３５８が二値論理の「１」状態または二値論理の「０」状態を記憶するかどうかに応じて、ジョセフソン接合３６０および３６２の臨界電流に影響を及ぼす。これにより、正のπ状態に設定され、したがって二値論理の「１」状態を記憶することにより、図５の例で示されるのと同様に、ＪＭＲＡＭメモリセルＣＸ＿１に関連したＰＨＭＪＪ３５８は、ジョセフソン接合部３６０および３６２を流れるセンス電流ＩＳ＿Ｘに加算される超電流を生成する超伝導相を提供することができる。しかしながら、二値論理の「０」状態を記憶することによって、ＪＭＲＡＭメモリセルＣ１＿１に関連したＰＨＭＪＪ３５８は、ゼロの超伝導相を提供することができ、その結果、ジョセフソン接合３６０および３６２を流れるセンス電流ＩＳ＿１は、図４の例で示されたのと同様に、ワード読み出し電流ＩＷＲとビット読み出し電流ＩＢＲ＿１の加算された大きさの一部分に基づいている。
【００５１】
ＪＭＲＡＭメモリセルＣＸ＿１およびＣ１＿１のジョセフソン接合３６０および３６２の臨界電流に対する、それぞれのＰＨＭＪＪ３５８の超伝導相に応答したセンス電流ＩＳ＿ＸおよびＩＳ＿１の対応する大きさに基づいて、ＪＭＲＡＭメモリセルＣＸ＿１のジョセフソン接合３６０，３６２はトリガーし、ＪＭＲＡＭメモリセルＣ１＿１のジョセフソン接合３６０，３６２はトリガーしない。データ読み出し動作中に、図７の例におけるセンスレジスタ２６などのセンスレジスタ（図示せず）は、ビット読み出し線ＢＬＲＸに関連した電圧ＶＸと、ビット読み出し線ＢＬＲ１に関連した電圧Ｖ１とを関しすることができる。たとえば、センスレジスタは、差分電圧検出を実行するためなど、電圧ＶＸ，Ｖ１を閾値と比較することができる。
【００５２】
トリガーする際、ジョセフソン接合３６０，３６２は、電圧ＶＸが電圧Ｖ１よりも大きい大きさを有するように、電圧パルスを供給することができる。したがって、図８の例では、閾値の大きさ等に対して、より大きな大きさの電圧ＶＸおよびより小さな大きさの電圧Ｖ１は、ＪＭＲＡＭメモリセルＣＸ＿１が二値論理の「１」状態を記憶し、ＪＭＲＡＭメモリセルＣ１＿１が二値  論理の「０」状態を記憶することを示すことができる。別例として、ビット読み出し線ＢＬＲの超伝導性に基づいて、関連したセンスレジスタは、ビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１の大きさを測定して、それぞれのＪＭＲＡＭメモリセルＣＸ＿１およびＣ１＿１のデジタル状態を判定するように構成され得る。図８の例はＸ番目および１番目の列３５６に焦点を当てているものの、複数のビット読み出し電流が、これらの間のすべての列３５６に対して供給され、その結果、それぞれのビット読み出し線３６６の関連した電圧が、同様の方法で監視され得る。したがって、１番目の行３５４に関連したデータワード全体が、データ読み出し動作中に同時に読み出される。このように、図８の例で説明したように、データ読み出し動作中に、任意の行３５４内のＪＭＲＡＭメモリセル３５２を読み出すことができる。
【００５３】
上記で説明した構造的及び機能的特徴を考慮して、本発明の様々な態様に従う方法が、図９を参照して、より良く理解されるであろう。説明を簡単にするために、図９の方法は順次に実行されるものとして示され説明されているが、本発明によれば、いくつかの態様が、本明細書に示され説明された態様から異なる順序でおよび／または他の態様と同時に起こり得るので、本発明は図示された順序に限定されないことが理解されるべきである。さらに、図示された特徴の全てが、本発明の一態様による方法を実施するために必要とされるのではないことがありえる。
【００５４】
図９は、データ書き込み動作中にＪＭＲＡＭシステム（例えば、ＪＭＲＡＭメモリシステム３００）内のＪＭＲＡＭメモリセル（例えば、ＪＭＲＡＭメモリセル１０）にデジタル状態を書き込むための方法４００の一例を示す。４０２において、ワード書き込み電流（例えば、ワード書き込み電流ＩＷＷ）が、複数のＪＭＲＡＭメモリセルのアレイの複数の行（例えば、複数の行３０４）のうちの対応する１つを選択するためにワード書き込み線（例えば、ワード書き込み線ＷＬＷ）に生成される。各ＪＭＲＡＭメモリセルは、ワード書き込み線及びビット書き込み線（例えば、ビット書き込み線ＢＬＷ）に磁気的に結合されたＰＨＭＪＪ（例えば、ＰＨＭＪＪ１２）を含み、第１の二値状態（例えば、論理「１」）および第２の二値状態（例えば、論理「０」）のうちの１つに対応するデジタル状態を記憶するように構成される。４０４において、ビット書き込み電流（例えば、ビット書き込み電流ＩＢＷ）が、複数のＪＭＲＡＭメモリセルのアレイの複数の列（例えば、複数の列３０６）のそれぞれに関連したビット書き込み線に生成される。ＰＨＭＪＪのデジタル状態は、ワード書き込み電流およびビット書き込み電流に応答して設定され得る。４０６において、第１の二値状態のＰＨＭＪＪのデジタル状態を設定するために、データ書き込み動作中に方向性バイアス電流（例えば、方向性バイアス電流ＩＤ）がＰＨＭＪＪを流れる所定の方向に生成される。方向性バイアス電流は、第１の二値状態に対応するＰＨＭＪＪの超伝導相（例えば、電流Ｉπ）を提供することができる。
【００５５】
上記で説明された事項は、本発明の例である。当然のことながら、本発明を説明するために構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるそのような変更、修正、および変形をすべて包含するように意図されている。
以下に、上記各実施形態から把握できる技術思想を記載する。
（付記１）
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイシステムであって、
複数のＪＭＲＡＭメモリセルであって、前記複数のＪＭＲＡＭメモリセルの各々は、
フェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）と、
第１の二値状態に対応する正のπ状態に前記ＰＨＭＪＪを設定するために、データ書き込み動作中に方向性バイアス電流を提供するように構成された方向性書き込み要素と、
少なくとも１つのジョセフソン接合と、を含む、前記複数のＪＭＲＡＭメモリセルと、
各々、データ書込み動作中に前記複数のＪＭＲＡＭメモリセルの任意の行を選択する対応したワード書き込み電流を流すように構成された複数のワード書き込み線と、
各々、第１の二値状態および第２の二値状態のうちの一方に対応するデジタル状態を、複数のＪＭＲＡＭメモリセルのうちの任意の行の各ＪＭＲＡＭメモリセルに関連したＰＨＭＪＪに書き込むように、対応するビット書き込み電流を流すように構成された複数のビット書き込み線であって、前記ＰＨＭＪＪは、前記複数のワード書き込み線のうちの対応するワード書き込み線および前記複数のビット書き込み線のうちの対応するビット書き込み線に磁気的に結合されている、前記複数のビット書き込み線と、
各々、データ読み出し動作中に複数のＪＭＲＡＭメモリセルの任意の行を選択する対応したワード読み出し電流を流すように構成された複数のワード読み取り線と、
各々、データ読み出し動作中に任意の列の前記複数のＪＭＲＡＭメモリセルの各々を流れる対応するビット読み出し電流を流すように構成された複数のビット読み出し線と、を備え、
前記少なくとも１つのジョセフソン接合は、
前記ワード読み出し電流、前記ビット読み出し電流、および前記ＰＨＭＪＪによって提供される超伝導相に応答して、データ読み出し動作中に記憶されたデジタル状態の指示を提供する、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイシステム。
（付記２）
前記複数のＪＭＲＡＭメモリセルの各々における方向性書き込み要素は、
データ書き込み動作中の読み出し電流に応答して前記ＰＨＭＪＪを流れる方向性バイアス電流を供給するために、前記読み出し電流を前記少なくとも１つの変圧器の一次巻線から二次巻線に誘導的に結合するように構成された少なくとも１つの変圧器として構成されている、付記１に記載のシステム。
（付記３）
前記複数のＪＭＲＡＭメモリセルの各々における方向性書き込み要素は、
前記複数のワード書き込み線の対応するワード書き込み線に結合された一次巻線と、
前記ＰＨＭＪＪに直列に結合された二次巻線と、を含み、
前記少なくとも１つの変圧器は、
データ書き込み動作中のワード書き込み電流に応答して前記ＰＨＭＪＪを流れる方向性バイアス電流を供給するために、対応するワード書き込み電流を前記ＰＨＭＪＪに誘導的に結合するように構成されている、付記１に記載のＪＭＲＡＭアレイシステム。
（付記４）
前記複数のＪＭＲＡＭメモリセルのうちの対応するＪＭＲＡＭメモリセルに関連した超伝導相で生成された超電流は、前記複数のワード読み出し電流の対応するワード読み出し電流と前記複数のビット読み出し電流の対応するビット読み出し電流とに実質的に付加されて、データ読み出し動作中に前記ＰＨＭＪＪの第１の二値状態を示すために前記複数のＪＭＲＡＭメモリセルの対応するＪＭＲＡＭメモリセルに関連した少なくとも１つのジョセフソン接合をトリガーする、付記１に記載のＪＭＲＡＭアレイシステム。
（付記５）
前記データ読み出し動作中に、任意の行の複数のＪＭＲＡＭメモリセルのそれぞれに関連した電圧を監視するように構成されたセンスレジスタをさらに備え、
前記センスレジスタは、
前記複数のＪＭＲＡＭメモリセルのうちの対応するＪＭＲＡＭメモリセルの少なくとも１つのジョセフソン接合のトリガーを検出して、前記ビット読み出し電流が供給される関連したビット読み出し線に第１の大きさを有する電圧を提供するように構成され、前記第１の大きさの電圧は、第１の二値状態を示す、付記４に記載のＪＭＲＡＭアレイシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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