(57)【特許請求の範囲】
【請求項１】
薄膜回路の製造のための方法において、その方法は、
（ａ）アウトプットを有する少なくとも一つの論理ゲート回路を含む薄膜回路を取得するステップであって、少なくとも一つの論理ゲート回路は、複数のドライブトランジスタ及び複数のロード素子を含み、少なくとも一つのロード素子がアウトプットに電気的に接続される、
薄膜回路を取得するステップと、
（ｂ）一連の予め決定された電圧パターンを複数のドライブトランジスタに順次供給するステップであって、
電圧パターンは、個々のドライブトランジスタのゲート及びソースの間に個々に印加される一連の電圧を含む、
順次供給するステップと、
（ｃ）一連の予め決定された電圧パターンと対応する、少なくとも一つの論理ゲート回路の一連のアウトプット電圧値を測定するステップと、
（ｄ）一連のアウトプット電圧値を一連の個々の予め決定された参照アウトプット電圧値と比較するステップと、
（ｅ）アウトプット電圧値が、個々の予め決定された参照アウトプット電圧値と整合しない場合に、アウトプットに電気的に接続されるロード素子の数を増加又は減少させるステップと、並びに
（ｆ）（ｂ）から（ｅ）のステップを、一連のアウトプット電圧値が、一連の予め決定された参照アウトプット電圧値に整合するまで繰り返すステップと、
を含む方法。
【請求項２】
複数のドライブトランジスタの予め決定された部分が、少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるドレインを有する、請求項１に記載の方法。
【請求項３】
複数のロード素子はロードトランジスタであって、少なくとも一つのロードトランジスタがアウトプットに電気的に接続されるソースを有する、請求項１及び２のいずれか一に記載の方法。
【請求項４】
薄膜回路が複数の論理ゲート回路を含む、請求項１から３のいずれか一に記載の方法。
【請求項５】
複数の論理ゲート回路はライトワンスリードメニーメモリの一部であり、
一連の予め決定された電圧パターンを複数のドライブトランジスタに順次供給するステップは、複数のドライブトランジスタの一つのみとそれに続く複数のドライブトランジスタのそれぞれを順次オンに切り替えるステップを含み、及び一連のアウトプット電圧値を測定するステップは、メモリに格納されたデータを読み出すステップを含む、
請求項４に記載の方法。
【請求項６】
ライトワンスリードメニーメモリはインストラクションジェネレータ回路の一部であり、
ライトワンスリードメニーメモリは汎用マイクロプロセッサへのインストラクションを格納する、
請求項５に記載の方法。
【請求項７】
ライトワンスリードメニーメモリはＲＦＩＤ回路のカスタマイズされたコードジェネレータの一部であり、ライトワンスリードメニーメモリは識別コードを格納し、
一連の予め決定された電圧パターンを複数のドライブトランジスタに供給するステップは、ＲＦＩＤ回路に電源供給することによって開始され、及び
一連のアウトプット電圧値を測定するステップは、識別コードを読み出すステップを含む、
請求項５に記載の方法。
【請求項８】
薄膜回路を取得するステップの後、且つ一連の予め決定された電圧パターンを供給するステップの前に、
プルアップ電流を少なくとも一つの論理ゲート回路のプルダウン電流と整合させるために要求されるロード素子の数を統計的データに基づいて推定するステップと、
少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を、推定されるロード素子の数に合わせるステップをさらに含む、
請求項１から７のいずれか一に記載の方法。
【請求項９】
前記の統計的データが、トランジスタ閾値電圧、トランジスタ閾値電圧スプレッド、キャリア移動度、キャリア移動度スプレッド、ゲート容量、ゲート容量スプレッド、ゲート幅、ゲート幅スプレッド、ゲート長、及びゲート長スプレッドから選択されるパラメータの測定
を含む、請求項８に記載の方法。
【請求項１０】
少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を増加又は減少させるステップが、一つの更なるロード素子を少なくとも一つの論理ゲート回路のアウトプットに接続するステップを含む、
請求項１から９のいずれか一に記載の方法。
【請求項１１】
一つの更なるロード素子を少なくとも一つの論理ゲート回路のアウトプットに接続するステップが、ロード素子及びアウトプットの間に電気的な接続をプリンティングするステップ
を含む、請求項１０に記載の方法。
【請求項１２】
プリンティングするステップが、電気伝導性のある材料をインクジェットプリンティングするステップを含む、請求項１１に記載の方法。
【請求項１３】
少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を増加又は減少させるステップが、一つのロード素子を少なくとも一つの論理ゲート回路のアウトプットから断線するステップを含む、請求項１から９のいずれか一に記載の方法。
【請求項１４】
一つのロード素子をアウトプットから断線するステップが、ロード素子及びアウトプットの間の電気的な接続を、レーザーカッティングによって遮断するステップ
を含む、請求項１３に記載の方法。
【請求項１５】
ロード素子は、ｎタイプデプレッションロード薄膜トランジスタ、ｎタイプエンハンスメントロード薄膜トランジスタ、ｐタイプデプレッションロード薄膜トランジスタ、ｐタイプエンハンスメントロード薄膜トランジスタ及び抵抗器から選択される、
請求項１から１４のいずれか一に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の技術は、回路製造後に、有機半導体を基礎とした回路又は金属酸化膜半導体を基礎とした回路などの薄膜電子回路をカスタマイズするための方法に関する。本開示の技術は、汎用、多目的薄膜電子回路を、製造後に特定目的の薄膜電子回路に変換する方法に関する。
【背景技術】
【０００２】
本開示の技術は、トランジスタ製造後に、有機半導体を基礎とした論理ゲート回路又は金属酸化膜半導体を基礎とした論理ゲート回路などの複数の薄膜トランジスタを含む薄膜論理ゲート回路をカスタマイズ又は修正する方法に関する。特に、本開示の技術は、トランジスタ製造後に、そのような論理ゲート回路のプルダウン回路とプルアップ回路を整合する方法に関する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００６／０１９０９１７
【０００４】
【非特許文献１】Ｈｉｒｏｓｈｉ  Ｆｕｋｅｔａ  ｅｔ  ａｌ．，「１μｍ−Ｔｈｉｃｋｎｅｓｓ  ６４−Ｃｈａｎｎｅｌ  Ｓｕｒｆａｃｅ  Ｅｌｅｃｔｒｏｍｙｏｇｒａｍ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｓｈｅｅｔ  ｗｉｔｈ  ２Ｖ  Ｏｒｇａｎｉｃ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｐｒｏｓｔｈｅｔｉｃ  Ｈａｎｄ  Ｃｏｎｔｒｏｌ」，ＩＳＳＣＣ，２０１３
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プリンティングは、例えばロールトゥロールプリンティングを用いて、低コストの薄膜電子回路を実現する技術として提案されてきた。分解能が低く、それ故に回路が大きく及び生産量がとても少ないことが、このアプローチの欠点である。結果として、計画された低コストは実現できなかった。
【０００６】
低コストかつ大量生産のボリュームで提供され得る薄膜電子回路への要求がある。
【０００７】
特許文献１には、電子デバイスが予め設けられた基板上にカスタムプリントされた回路基板を製造するプロセスが説明されている。ユーザは、予め設けられた電子デバイス並びに／又はカスタム設計され及び直接プリントされたデバイスを基に、一つ又はそれ以上の特定の電子機能を実行するための設計ツールを用いて、カスタムプリントされた回路基板を設計する。そのとき、カスタムプリントされた回路基板は、予め設けられたデバイスの間の一つの又はそれ以上の導電性パスの直接プリントによって作成される。電子デバイスが予め設けられた基板が大量生産のボリュームで製造され得ることは、このアプローチの利点であり、このことによりコスト削減がもたらされ得る。
【０００８】
有機回路及び金属酸化膜半導体回路などの薄膜回路では、トランジスタ製造プロセスが例えばキャリア移動度又はトランジスタの閾値電圧における大きな広がりなどの技術パラメータの大きな広がりにつながり得ることは知られている。非特許文献１では、トランジスタにおける有機アンプアレーの不整合削減のための方法が提案されている。Ｎ並列トランジスタの２つのグループを用いる、製造後の選択及び接続の方法が提案されている。最初、それぞれのトランジスタのＩＶ特性が測定され、２Ｎ測定が要求される。続いて、これらの特性を考慮して、トランジスタは、不整合を最小化する計算を基にＮトランジスタのそれぞれのグループから選択される。選択されたトランジスタは、インクジェットプリントされた相互接続で接続される。すべてのトランジスタの特性が測定される必要があることが、このアプローチの欠点である。
【課題を解決するための手段】
【０００９】
ある発明の態様は、回路製造後の、有機半導体を基礎とした回路又は金属酸化膜半導体を基礎とした回路などの、薄膜電子回路をカスタマイズする方法に関する。ある発明の態様は、製造後の汎用、多目的薄膜電子回路を特定目的の薄膜電子回路に変更する方法に関する。
【００１０】
ある発明の態様は、有機半導体を基礎とした論理ゲート回路又は金属酸化膜半導体を基礎とした論理ゲート回路などの薄膜論理ゲート回路を、トランジスタ製造後に修正する方法に関する。ある発明の態様は、そのような論理ゲート回路のプルアップ電流とプルダウン電流をトランジスタ製造後に整合する方法に関する。当業者は、論理ゲート回路のプルアップ電流とプルダウン電流によって意味するものを理解している。
【００１１】
本開示による薄膜回路の製造方法は、
（ａ）アウトプットを有する少なくとも一つの論理ゲート回路を含む薄膜回路を取得するステップであって、少なくとも一つの論理ゲート回路は、複数のドライブトランジスタ及び複数のロード素子を含み、少なくとも一つのロード素子がアウトプットに電気的に接続される、
薄膜回路を取得するステップと、
（ｂ）一連の予め決定された電圧パターン（テストパターン）を複数のドライブトランジスタに順次供給するステップであって、
電圧パターンは、個々のドライブトランジスタのゲート及びソースの間に個々に印加される一連の電圧を含む、
順次供給するステップと、
（ｃ）一連の予め決定された電圧パターンと対応する、少なくとも一つの論理ゲート回路の一連のアウトプット電圧値を測定するステップと、
（ｄ）一連のアウトプット電圧値を一連の個々の予め決定された参照アウトプット電圧値と比較するステップと、
（ｅ）アウトプット電圧値が、個々の予め決定された参照アウトプット電圧値と整合しない場合に、アウトプットに電気的に接続されるロード素子の数を適用させるステップと、並びに、
（ｆ）（ｂ）から（ｅ）のステップを、一連のアウトプット電圧値が、一連の予め決定された参照アウトプット電圧値に整合するまで繰り返すステップと、
を含む製造方法である。
【００１２】
例えば、測定されたアウトプット電圧値及び個々の予め決定された参照アウトプット電圧値の間の整合は、両方が同じ論理レベルに対応する（又はそのように解釈される）ことを意味し得る。例えば、両方は論理値１と解釈され又は両方は論理値０と解釈される。よって整合しないことは、両方は異なる論理レベルと解釈されることを意味する。
【００１３】
予め決定された参照アウトプット電圧値は、論理ゲート回路が正しく動作しており、一連の予め決定された電圧パターン（テストパターン）が与えられるときに予期されるアウトプット電圧値と対応する。それ故、一連のアウトプット電圧値が一連の予め決定された参照アウトプット電圧値と整合するときは、前記論理ゲート回路は適切に動作し、終了する。
【００１４】
本開示の実施形態において、複数のドライブトランジスタの予め決定された部分（サブセット）が、少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるドレインを有する。残りのドライブトランジスタはアウトプットから電気的に断線される（電気的に接続されない）。すべてのドライブトランジスタはアウトプットに電気的に接続されるドレインを有し得る、又は複数のドライブトランジスタから予め決定されたセレクションは、アウトプットに電気的に接続されるドレインを有し得る、又は複数のドライブトランジスタはアウトプットに電気的に接続されるドレインを有さないこともある。
【００１５】
予め決定された（予期される、予想される）薄膜回路の機能性が、技術パラメータ及び／又はトランジスタパラメータにおける変動及び潜在的な大きな広がりに関わらず、薄膜トランジスタ製造後に回路を適応することで、取得され得ることが、本開示の方法の利点である。薄膜トランジスタ製造後に回路を適用することは、各トランジスタの特性を個別に測定する必要無しに、回路の機能性の特性評価を行うことに基づくことが、本開示の方法の利点である。回路の機能性は、印加される一連の予め決定された電圧パターンに対する一連のアウトプット電圧値を測定することによって、特性評価される。
【００１６】
本開示の方法において、アウトプットに電気的に接続されるロード素子の数を適用するステップは、望ましくは、単体の更なるロード素子をアウトプットに電気的に接続するステップ又は単体のロード素子をアウトプットから電気的に断線するステップを含む。そのような実施形態において、アウトプットに接続されるロード素子の数は、一連のアウトプット電圧値が一連の予め決定された参照電圧値と整合するまで、一つずつ適用される。一つずつ適用することにより、過剰に多くのロード素子を接続する又は切り離すリスクを避け得る。
【００１７】
本開示の方法において、複数のロード素子は、そのアウトプットに電気的に接続されるソースを有する少なくとも一つのロードトランジスタを含むロードトランジスタであってもよい。
【００１８】
薄膜回路は、複数の論理ゲート回路を含み得る。
【００１９】
例えば、複数の論理ゲート回路は、ライトワンスリードメニーメモリの一部であってもよい。複数のドライブトランジスタのゲート及びソースの間に一連の予め決定された電圧パターンを順次供給するステップは、複数のドライブトランジスタの一つのみとそれに続く複数のドライブトランジスタのそれぞれを順次オンに切り替えるステップを含み得る。ひいては、一連のアウトプット電圧値を測定するステップは、メモリに格納されたデータを読み出すステップを含み得る。
【００２０】
ライトワンスリードメニーメモリは、例えばインストラクションジェネレータ回路の一部であってもよく、その場合、ライトワンスリードメニーメモリは、汎用マイクロプロセッサへのインストラクションを格納する。
【００２１】
ライトワンスリードメニーメモリは、例えばＲＦＩＤ回路のカスタマイズされたコードジェネレータの一部であってもよく、その場合、ライトワンスリードメニーメモリは、識別コードを格納する。一連の予め決定された電圧パターンを複数のドライブトランジスタのゲート及びソースの間に供給するステップは、ＲＦＩＤ回路に電源供給することによって開始され得る。その後、一連のアウトプット電圧値を測定するステップは、識別コードを読み出すステップを含み得る。
【００２２】
本開示の方法は、薄膜回路を取得するステップの後、且つ一連の予め決定された電圧パターンを供給するステップの前に、プルアップ電流を少なくとも一つの論理ゲート回路のプルダウン電流と整合することが要求されるロード素子の数を統計的データに基づいて推定するステップ及び少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を、アウトプットに接続されるロード素子の推定される数に適用するステップを更に含み得る。
【００２３】
統計的データは例えば、トランジスタ閾値電圧、トランジスタ閾値電圧スプレッド、キャリア移動度、キャリア移動度スプレッド、ゲート容量、ゲート容量スプレッド、ゲート幅、ゲート幅スプレッド、ゲート長及びゲート長スプレッドから選択されるパラメータの測定を含み得る。これらのデータは例えば、薄膜トランジスタの製造の間又は直後に測定され得る。
【００２４】
本開示の実施形態において、少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を適用するステップは、更なるロード素子を少なくとも一つの論理ゲート回路のアウトプットに接続するステップを含み得る。更なるロード素子をアウトプットに接続するステップは、例えば電気伝導性のある材料をインクジェットプリンティングするステップなどの、ロード素子及びアウトプットの間に電気的な接続をプリンティングするステップを含み得る。
【００２５】
本開示の実施形態において、少なくとも一つの論理ゲート回路のアウトプットに電気的に接続されるロード素子の数を適用するステップは、例えばロード素子及びアウトプットの間にレーザープロセシング（例えば、レーザーカッティング）を用いて、電気的な接続を遮断するステップによって、少なくとも一つの論理ゲート回路のアウトプットからロード素子を断線するステップを含み得る。
【００２６】
本開示の実施形態において、ロード素子は、例えばｎタイプデプレッションロード薄膜トランジスタ、ｎタイプエンハンスメントロード薄膜トランジスタ、ｐタイプデプレッションロード薄膜トランジスタ、ｐタイプエンハンスメントロード薄膜トランジスタ及び抵抗から選択され得るが、本開示はそれらに限定されない。
【００２７】
本開示は、薄膜電子回路の製造後構成のための方法を提供し、その方法は複数の電子デバイス及び複数の電気的な接続を含む多目的薄膜電子回路を製造するステップ並びに、その後に多目的回路を、少なくとも一つの更なる電気的な接続を確立することによって及び／又は少なくとも一つの電気的な接続を除去することによって、予想される／想定される／要求される回路パフォーマンスを伴う予め決定された特定目的薄膜回路に変換するステップと、を含む。
【００２８】
本開示の実施形態において、汎用回路は、例えば冗長の電子インプットデバイス及び／又は冗長の電子アウトプットデバイスなどの、冗長な電子素子を含み得る。
【００２９】
本開示の実施形態において、多目的薄膜回路を予め決定された特定目的薄膜回路へ変換することは、比較的に安価な装置、材料及びプロセスを用いて実施されるのが好ましい。例えば、少なくとも一つの更なる電気的な接続を確立することは、金属を含むインクのプリント（例えばインクジェットプリンティング）によって実施され得る。例えば、少なくとも一つの電気的な接続を除去することは、レーザー（レーザーカッティング）によって実施され得る。しかしながら、本開示はそれらに限定されず、その他の適切な方法が、電気的な接続を確立すること及び／又は除去することに用いられ得る。
【００３０】
本開示の方法は、回路パフォーマンスを最適化すること及び大きいパラメータの広がりによる生産量損失を削減することに有利に用いられ得る。そのことが、大きなデバイスパラメータの広がりに関して高められたロバスト性をもたらし得ることが、本開示の方法の利点である。
【００３１】
薄膜トランジスタの大量の製造の為のウェル構造確立技術が、大きなボリュームで及び高い生産量で薄膜回路を製造するのに使用され得ること、並びに薄膜電子回路の同時のカスタマイゼーションが達成されることが、本開示の方法の利点である。低コスト製造が、非常に大きな生産ボリューム、それぞれ個別機能又は特定目的の回路のボリュームより大きなボリュームのために、達成され得ることが、本アプローチの利点である。
【００３２】
製品定義（カスタマイゼーション、特定目的の薄膜回路の実現）が、例えば金属を含むインクの局所的なインクジェットプリンティングなどの安価な方法を用いる製造プロセスの後の段階でされ得ることが、本開示の実施形態の利点である。
【００３３】
様々な発明の態様のいくつかの目的及び利点を、上述にて記載した。もちろん、すべてのそのような目的又は利点は、本開示の特定の実施形態のいずれかに従って達成され得るわけではないことは理解されるべきである。従って、例えば当業者は、本明細書に教示され又は提案され得るような他の目的又は利点を必ずしも達成することを伴わずに本明細書に教示されるような、一つの利点又は複数の利点を達成する又は最適化するように、本開示が具体化され又は実行され得ることを認識するだろう。さらに、この概要は単なる一例であり、本開示の範囲を制限することを意図されていないことは理解されるべきである。本開示は、添付図と併せて読む際に、構成及び操作の方法の両方を、それに関する特徴及び利点と共に、以下の詳細な説明の参照によってよく理解され得るということが理解されるべきである。
【図面の簡単な説明】
【００３４】
【図１（ａ）】図１（ａ）は、Ｐ２ＲＯＭインストラクションジェネレータチップのブロック図及びユニポーラｎタイププリンタブルＷＯＲＭメモリの拡大図を示す。
【図１（ｂ）】図１（ｂ）は、本開示の方法に係る、１６個のセレクトトランジスタの列の拡大図、及び例えば導電性インクのインクジェットプリンティング（ＩＪＰ）によって、ＮＯＲゲートのための５つのロードトランジスタを追加することが可能であることを示す。
【図２】図２（ａ）は、単独のデプレッションロードのロードトランジスタを伴う１６ビットＮＯＲゲートに関するＶｏｕｔ対Ｖｉｎシミュレーションカーブを示す。図２（ｂ）は、マルチプルロードトランジスタを伴う１６ビットＮＯＲゲートに関するＶｏｕｔ対Ｖｉｎシミュレーションカーブを示す。
【図３】図３（ａ）は、通常の溶液プロセス酸化物ｎタイプトランジスタのアウトプット特性を示す。図３（ｂ）は、通常の蒸着プロセスペンタセンｐタイプトランジスタのアウトプット特性を示す。図３（ｃ）は、異なる供給電圧におけるハイブリッド相補型技術の変換特性を示す。
【図４】図４は、本開示の方法に係る、回路製造後にプリントされる接続を伴うＰ２ＲＯＭインストラクションジェネレータの詳細レイアウトを示す。
【図５】図５は、ランニングアベレージャアルゴリズムを実行するための、（本開示に従って、製造後のプリントをされた）構成時のＰ２ＲＯＭインストラクションジェネレータの測定された信号を示す。
【図６】図６は、ランニングアベレージャアルゴリズムを実行している間にＰ２ＲＯＭ及びプロセッサコアチップの両方を測定した信号を示す。図の上部のパルスは、「アウトプットレジスタに格納する」コマンドに対応する。
【図７】図７は、ＲＦＩＤトランスポンダーチップの６４ビットコードジェネレータのブロック図を概略示す。
【００３５】
異なる図の中で、同じ参照記号は同じ又は類似の要素を参照する。
【発明を実施するための形態】
【００３６】
以下の詳細な説明において、多数の具体的な詳細は、本開示及びそれがどのように具体的な実施形態にて実施され得るかの完全な理解を提供するために設けられる。しかしながら、本開示はこれらの具体的な詳細無しで実施され得ることは理解されるであろう。その他の例において、よく知られた方法、手順及びテクニックは、本開示を不明瞭にすることがないように、詳細に記載していない。本開示は、特定の実施形態に関して及びいくつかの図を参照して説明されるが、本開示はそれらに限定されない。本明細書に含まれる及び説明される図は、概略図であり、本開示の範囲を限定しない。図中においていくつかの素子のサイズは、例示の目的のために、誇張されていることもありひいてはスケールに従って描かれないこともあることも留意すべきである。
【００３７】
本開示は、特定の実施形態に関して及びいくつかの図を参照して説明されるが、本開示はそれらに限定されず請求項によってのみ限定される。描かれる図は、概略図に過ぎず非限定的である。図において、素子のいくつかのサイズは、例示の目的のために、誇張されていることがありスケールに従って描かれていないこともある。寸法及び相対的な寸法は、本開示の実施に対する実際の減寸と必ずしも対応しない。
【００３８】
さらに、明細書及び請求項中の上部、底部、上側、下側などの用語は、説明の目的で用いられ、必ずしも相対位置を説明するために用いられない。そのように用いられる用語は、適宜の条件下で置き換え可能であること、及び本明細書に記載される本開示の実施形態は、本明細書に記載され又は図示されるよりも他の配置で動作可能であることは理解されるべきである。
【００３９】
本開示の文脈において「製造後」又は「回路製造後」は、薄膜トランジスタなどの薄膜半導体デバイスの製造後を意味する。
【００４０】
本開示の文脈において「ライトワンスリードメニーメモリ」は、製造後に情報が書き込まれ、一度書き込まれるとその情報はそれ以上修正されずメモリは何度も読み出すことができるメモリを意味する。情報の書き込みは、単独の書き込み工程で成される必要はない。いくつかの連続する書き込み工程でも成され得る。
【００４１】
本開示は例えば有機半導体を基礎とした薄膜電子回路又は金属酸化膜半導体を基礎とした薄膜電子回路などの、薄膜電子回路の製造後構成のための方法を提供するが、本開示はそれらに制限されない。本開示に係る方法は、複数の電子デバイスと、例えば電子デバイス間の複数の電気的な接続とを含む多目的薄膜電子回路を製造するステップと、その後少なくとも一つの更なる電気的な接続を確立することにより、及び／又は、少なくとも一つの電気的な接続を除去することにより、多目的回路を予め定められた特定目的の薄膜回路に変換するステップと、を含む。本開示の実施形態において、汎用回路は、例えば冗長の電子インプットデバイス及び／又は冗長の電子アウトプットデバイスなどの、冗長の電子素子を含み得る。
【００４２】
本開示は、トランジスタ製造後に、有機半導体を基礎とした論理ゲート回路又は金属酸化膜半導体を基礎とした論理ゲート回路などの、薄膜論理ゲート回路をカスタマイズするための方法を提供する。特に、本開示は、回路製造後に、そのような論理ゲート回路のプルダウン電流とプルアップ電流を整合するための方法を備える。
【００４３】
本開示に係る方法は、いくつかの特定の例の文脈にてさらに記述されており、ユニポーラＮＯＲゲートにおけるロードトランジスタの数とドライブトランジスタの数の比率を管理する可能性が示される。その方法は汎用チップセットのための製品化されたインストラクションジェネレータの例に対して例示されているが、本開示はそれらに限定されない。その方法は、例えばＲＦＩＤシステムのためのカスタマイズされたコードジェネレータなどの、他の利用例のためにも用いられ得るが、本開示はそれらに限定されない。本開示の方法は、他の構成において及び他の利用例のために用いられ得る。
【００４４】
図１（ａ）は、Ｐ２ＲＯＭ（Ｐｒｉｎｔ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ（プリント  プログラマブル  リード  オンリー  メモリ））インストラクションジェネレータチップ１００のブロック図及びユニポーラｎタイププリンタブルＷＯＲＭ（Ｗｒｉｔｅ  Ｏｎｃｅ  Ｒｅａｄ  Ｍａｎｙ（ライト  ワンス  リード  メニー））メモリ２００の拡大図を示す。メモリ２００は、それぞれのデータライン３００，３０１に対して、ロードトランジスタ（Ｏｐｃ（０），Ｏｐｃ（１），．．．）を含む固定のプルアップネットワーク２１０及びプログラマブルプルダウンネットワーク２２０を含む。示される例において、プルアップネットワークは、ゼロＶＧＳロードが接続されたｎタイプトランジスタに基づく。しかしながら、別途のアプローチでは、例えば、レジスタロード、ダイオードが接続されたｎタイプトランジスタ又はｐタイプトランジスタなどの、他のロードが用いられてもよい。ｐタイプ実装及び相補型実装も可能である。
【００４５】
メモリ２００にプログラミングすること（すなわち、メモリへデータ書き込むこと）は、予め決定されたセレクトトランジスタ（Ｓｅｌ０，Ｓｅｌ１）にセレクトトランジスタ及びデータライン３００，３０１の間の電気的接続を提供すること並びに他のセレクトトランジスタをデータラインから断線しておくことによって成され得る。電気的な接続を提供することは、電気伝導性のある材料を予め決定されたセレクトトランジスタ及びデータラインの間にインクジェットプリンティングすることで成され得る。電気伝導性のある材料をプリンティングすることは、例えば図１（ａ）の「ＩＪＰ」とラベルが付された領域内に成され得る。
【００４６】
（図に示されない）他のもうひとつのアプローチでは、すべてのセレクトトランジスタは製造後にデータラインに接続されてもよく、メモリは、例えばレーザーパターニングによって、予め決定された接続を除去すること（すなわち、予め決定されたセレクトトランジスタを断線すること）でプログラムされてもよい。
【００４７】
図１（ｂ）は、ユニポーラＮＯＲゲート１０におけるドライブトランジスタ若しくはセレクトトランジスタの数に対するロードトランジスタ（Ｏｐｃ）の数の比率が、回路製造後に本開示に係る方法を用いて適応され得る例を図示する。図１（ｂ）において、ＮＯＲゲート１０の一般的な回路レイアウトを示す。示される例にて具体的に言うと、セレクトトランジスタＳｅｌ０，．．．Ｓｅｌ１５は、例えば、最初は（ＮＯＲゲート１０のアウトプットに対応する）データライン３００から電気的に断線され得、予め決定されたこれらのトランジスタの数は、回路製造後に、電気伝導性のある材料４０を、例えばインクジェットプリンティングなどの、例えば局所的なプリントティングによって、電気的に回路に（データライン３００に）接続され得る。もしＮＯＲゲート１０が（図１（ａ）のような）メモリの一部であれば、予め決定されたセレクトトランジスタ又はドライブトランジスタのアウトプットへの接続は、メモリをプログラミングすることに、すなわちメモリにデータを書き込むことに対応する。（図１（ｂ）に「ｉｎｋ  ｊｅｔ  ｐｒｉｎｔｉｎｇ（インク  ジェット  プリンティング）」を意味する「ＩＪＰ」によって示される）局所的なプリントは、電子表面上に電極の平面構造を有する範囲にて成されるのが望ましい。導電材料が備わらない場合は、セレクトトランジスタは電気的に断線されたままとなる。
【００４８】
本開示に係る方法において、同様のインクジェットプリンティング工程はロードトランジスタＯｐｃの少なくとも一部に適用され得る。接続されるドライブトランジスタ（セレクトトランジスタ）に対する接続されるロードトランジスタの比率は、ＮＯＲゲートのパフォーマンスを決定する。図１（ｂ）に示すように、本開示の実施形態においてプルアップネットワークは固定されず、それぞれのデータライン３００に複数のロードトランジスタ（Ｏｐｃ）が（例示においては６つのロードトランジスタまで）、設けられている。トランジスタ製造後には、（図１（ｂ）に示すように）一つのロードトランジスタのみ又はロードトランジスタの限られた数が、データライン３００に接続される。本開示の方法において、更なるロードトランジスタは、例えばインクジェットプリンティングによって、データライン３００に接続され得る。
【００４９】
別の実施形態において、セレクトトランジスタ及び／又はロードトランジスタは、最初に電気的に回路に接続され得、これらのトランジスタの予め決定された数は、例えばレーザーカッティングなどの金属配線を切断する方法によって断線され得る。他の実施形態においては、トランジスタの一部は最初に電気的に回路に接続され得、トランジスタの別の一つの一部は最初に断線され得る。
【００５０】
接続されるドライブトランジスタに対する接続されるロードトランジスタの比率は、本開示に係る方法を用いて、回路製造後に専用のトランジスタを接続すること及び／又は断線することにより変更され得る。
【００５１】
本開示の方法において、アクティブなロード（プルアップネットワーク）は固定されず、トランジスタ製造後に適応され又は修正され得る。そのような製造後の修正は、回路の機能上、前記技術の変動（及びセレクトトランジスタにおける対応するパラメータ変動）の影響を大いに減らし得る。技術における変動は、例えばトランジスタのリーク電流に影響を与え、それ故にこれらの変動は、プルダウンがアクティブでないとき（すなわち、ドライブトランジスタがオフのとき）に、メモリのデータライン３００のプルダウン電流に影響する。そのような製造後の修正は、プルダウンがアクティブでないときにアウトプットが十分に速くプルアップされ得るように、例えば、プルアップ電流をプルダウン電流と整合することを目的とし得るものである。
【００５２】
セレクトトランジスタ（Ｓｅｌ０，Ｓｅｌ１，．．．）のパラメータの変動及び（アプリケーション、例えば、メモリ内の特定のコードにより例えば決定される）アウトプットラインに接続するセレクトトランジスタの数は、両方とも、メモリデータビットラインのプルダウン電流に影響する。これらの影響の結果として、アクティブなプルダウン電流は、前もって（すなわち、回路の設計の段階にて）知られておらず、それ故に回路の設計段階においてプルアップ電流はプルダウン電流と簡単に整合され得ない。本開示に従う方法を用いて、回路設計後及びトランジスタ製造後に、ロードトランジスタの数を変更することによって、プルアップ電流はプルダウン電流と整合され得る。
【００５３】
図２は、ＮＯＲゲートのロード／ドライブ比率を制御することの重要度を示すシミュレーションカーブを示す。図２（ａ）は、１個から１６個のインプット（１個から１６個のセレクトトランジスタ）に対して、単独のデプレッションロードのロードトランジスタを伴う１６ビットＮＯＲゲートに関するＶｏｕｔ対Ｖｉｎシミュレーションカーブ（変換特性）を示す。図２（ｂ）は、１６個のインプット及び複数（１個から６個）のロードトランジスタを伴う１６ビットＮＯＲゲートに関するＶｏｕｔ対Ｖｉｎシミュレーションカーブ（変換特性）を示す。１６インプットＮＯＲゲートに対して、ただ一つのデプレッションロードのロードトランジスタにより、ＮＯＲゲートは１２インプットがオンの状態から機能性を失う（図２（ａ））。図２（ｂ）は、更なる（１個から６個の）ロード薄膜トランジスタが設けられるときに生じることを明らかにする。電圧変換カーブは１６個のインプットを補償し、このことにより回路はより安定する。
【００５４】
本開示の方法において、論理ゲート回路のプルアップ電流は、回路の機能性の測定に基づいて並びに／又は技術及び設計の特性に基づいて、トランジスタの製造後に、プルダウン電流と整合する。プルアップ電流のプルダウン電流に対する整合は、データライン（論理ゲートのアウトプット）に、要求される数のロードトランジスタを、（例えば、インクジェットプリンティングによって）接続又は（例えば、レーザーカッティングによって）断線することによって成される。
【００５５】
本開示に係る方法において、薄膜回路が製造され、その薄膜回路はアウトプットを有する少なくとも一つの論理ゲート回路を含む。少なくとも一つの論理ゲート回路は、ドレインが電気的にアウトプットへ接続するドレインを有することも有さないこともある複数のドライブトランジスタを含み、さらに複数のロード素子を含む。少なくとも一つのロード素子は、論理ゲートのアウトプットに電気的に接続される。残りの（すなわち、未接続の）ロード素子は、冗長のロード素子であり、論理ゲート回路の予め決定されたパフォーマンス（予め決定された機能性）を取得するために必要であれば、論理ゲートのアウトプットに接続され得る。
【００５６】
本開示の方法において、例えば薄膜回路の機能性をチェックする為に、一連の予め決定された電圧パターン（インプット電圧パターン）は複数のドライブトランジスタに供給される、すなわち電圧パターンは複数のドライブトランジスタのゲート及びソースの間に印加される。一連の予め決定された電圧パターンは、複数のドライブトランジスタのための単独のインプット電圧の組み合わせを含み得る、又は複数のドライブトランジスタのための一連のインプット電圧の組み合わせを含み得る。
【００５７】
次に、一連の予め決定された電圧パターンと対応する一連のアウトプット電圧値は、少なくとも一つの論理ゲート回路のために測定され、測定された一連のアウトプット電圧値は、一連の予め決定された参照アウトプット電圧値と（すなわち、回路の要求される機能性に基づいて予期されるアウトプット電圧値と）比較される。
【００５８】
測定される一連のアウトプット電圧値が、一連の予め決定された参照アウトプット電圧値と対応する（すなわち、整合する）場合は、更なる動作は採られない。測定される一連のアウトプット電圧値が、一連の予め決定された参照アウトプット電圧値と異なる（すなわち、整合しない）場合は、アウトプットに電気的に接続されるロード素子の数は適応される、すなわち、増やされる又は減らされる。
【００５９】
単独のロード素子は、更にアウトプットに接続される、又はアウトプットから断線される。この適用される回路構成により、一連の予め決定された電圧パターンを提供するステップ、一連のアウトプット電圧値を測定するステップ及び一連の測定されたアウトプット電圧値を予期されるアウトプット電圧値と比較するステップが繰り返される。その後、再度、本比較の結果によって、単独のロード素子は、更に接続又は断線され得る。これらのステップは、一連の測定されるアウトプット電圧値が、予め決定されたアウトプット電圧値に対応する（すなわち、整合する）まで、すなわち、回路の要求された機能性が取得されるまで、繰り返される。
【００６０】
例えば、もし論理ゲート回路がデータビットを含むメモリの一部であるならば、インクジェットプリンティングによってトランジスタ製造プロセス後にデータビットが最初にメモリにプリントされ、このことにより、予め決定されたドライブトランジスタをアウトプットに接続し得る。次に、本開示の方法に従って、一連の予め決定された電圧パターンは印加され、一連のアウトプット電圧値は測定される。このことは、メモリに格納されたデータを読み出すことと対応する。例えばｈｉｇｈ値（論理値１）が予期された場合に、例えば（ｌｏｗとして測定された）論理値０として読み出され得るビットがあるかもしれない。これは、アウトプットにて、ｈｉｇｈ値を得るには十分なプルアップ電流を提供していないアクティブロードのためであるかもしれない。この場合は、更なるロードトランジスタは、ｈｉｇｈアウトプットが取得されるまでデータラインに（例えば、インクジェットプリンティングによって）接続される。
【００６１】
インクジェットプリンティングを基礎とした実装に代わるものとして、トランジスタ製造後にすべてのデータビットがレーザーパターニング、例えば、レーザーカッティングによってメモリに入力され得る。その後、本開示の方法に従って、すべてのメモリビットは読み出されて照合される。ｌｏｗ値（論理値０）が予期された場合に、（ｈｉｇｈとして測定された）論理値１として読み出され得るビットがあるかもしれない。これはあまりに多くのプルアップ電流を提供するアクティブロードのためであるかもしれない。そのとき、ロードトランジスタとデータラインの間の接続は、要求されるｌｏｗアウトプットが取得されるまで、レーザーパターニングによって除去され得る。
【００６２】
本開示の実施形態において、回路の製造後、並びに一連の予め決定された電圧パターンを印加すること及び一連のアウトプット電圧値を測定することによってその機能性を測定する前に、プルアップ電流をプルダウン電流で整合することに必要とされる、ロードトランジスタの要求される数は、統計的データに基づいて推定され得、この推定される数のロードトランジスタは、その機能性を試験する前に、論理ゲート回路のアウトプットに接続され得る。考慮され得る統計的データは、例えば、トランジスタ閾値電圧、トランジスタ閾値電圧スプレッド、キャリア移動度、キャリア移動度スプレッド、ゲート容量、ゲート容量スプレッド、ゲート幅、ゲート幅スプレッド、ゲート長及びゲート長スプレッド（から選択されるパラメータの測定）であるが、本開示はそれらに限定されない。
【００６３】
本アプローチにおいて、薄膜回路の製造プロセスの後又は間に、技術的パラメータ及びそれらの局所的な変動が測定される。これらの測定される値及びメモリの要求されるデータの情報（すなわち、接続されるドライブトランジスタの数）に基づいて、非アクティブのプルダウン電流、すなわち、ドライブトランジスタがＯＦＦのときのプルダウン電流が計算される。この非アクティブのプルダウン電流から、整合するプルアップ電流が導出され得る。その後、整合するプルアップトランジスタ構成は、インクジェットプリンティング又はレーザーパターニングを用いて実現される。次に、論理ゲート回路のプルアップトランジスタ構成は、前述のようなその機能性の評価に基づいてさらに適応され得る。
【００６４】
前述の説明は、ユニポーラｎタイプＴＦＴ技術に関する。しかしながら、本開示はそれらに制限されず、本開示の方法は、例えばユニポーラｐタイプＴＦＴ技術の場合にも利用され得る。その場合は、プルアップ接続及びプルダウン接続は、ユニポーラｎタイプＴＦＴ技術の場合と対比させて相互に交換される。
【００６５】
本開示の実施形態において、特定のレイアウトは、局所的な（インクジェット）プリントによって電気的な接続を確立するために使用され得る。（図１（ｂ）に概略示される）櫛形電極２０の平面構造が用いられることが好ましい。これは領域の効率的な利用を可能にする。櫛形電極２０は、好ましくは非導通の層又は表面に設けられる。任意に、ウェル構造３０は、例えばネガティブフォトレジストの層などの誘電体材料の層を提供すること、及び局所的に予め決定された領域の誘電体材料の層を除去すること、それによってウェル構造３０を予め決定された領域に形成することによって、形成され得る。これは、導電性材料、例えば、導電性インクが、プリントされるべき表面がインクをはじく実施形態にて特に都合がよい。予め決定された領域のウェル構造３０の存在は、電気伝導性のあるインクをその領域内に制限することを促進する。図１（ｂ）は、電気的に導電性のあるインクを提供する前及び電気的に導電性のあるインクを提供した後における、ウェル構造３０及び櫛形電極２０の拡大図も示す。示される例では、ウェル構造３０のパターンは四角形状を有し、及び電気伝導性のあるインク４０は円形状を有する。しかしながら、本開示はそれらに限定されず、他の適切な形状が用いられ得る。図１（ｂ）で示される例では、導電性インクパターンはウェル構造の一部を満たしているに過ぎない。しかしながら、それは、ウェル構造のより小さな又は大きな部分も満たし得、例えば、それは、ウェル構造３０を完全に満たし得る。
【００６６】
本開示の方法は、プロセス変動（例えば、ＶＴの違い）のための製造後の補償又はゲート電圧変動のための製造後の補償のために使用され得るのであり、これら変動はリークを増加しうるものである。
【００６７】
本開示の方法は、前述のようなユニポーラデプレッションロードＮＯＲsに制限されない。例えばエンハンスメントロードＮＯＲs（又はダイオードロード）にも使用され得る。結局のところは、ＶＴの変動に対してより強固にするために、両ロードトランジスタを備え得る。本開示の方法は、抵抗ロード、又は相補型技術の観点から、擬似ｐＭＯＳ又は擬似ｎＭＯＳロードを加える又は除去するためにも使用され得る。
【００６８】
８ビット薄膜マイクロプロセッサは、ハイブリッド酸化物有機相補型薄膜技術を用いて製造されたものであり、本開示の方法に従ってインクジェットプリンティングによって製造後に構成されたメモリを含む。ｎタイプトランジスタは、溶液プロセスｎタイプ金属酸化膜半導体を基礎としており、ｐタイプトランジスタは有機半導体を用いる。ユニポーラ論理ゲートを利用する以前のものと対比して、ｎタイプ半導体の、より高い移動性及び相補型論理の使用は、５０倍より大きいスピードの向上を可能とする。それは、設計にロバスト性も加えるのであり、より複雑で完全なスタンダードセルライブラリを可能にした。マイクロプロセッサは、プロセッサコアチップ及びインストラクションジェネレータの二つの部分から成る。インストラクションは、本開示の方法に係る製造後のインクジェットプリンティング工程によってフォーマットされるライトワンスリードメニー（ＷＯＲＭ）メモリに格納される。このメモリは更にプリントプログラマブルリードオンリーメモリ（Ｐ２ＲＯＭ）と呼ばれる。全体のプロセスは、プラスチックホイール基板と相性のよい温度すなわち２５０℃以下で行われた。
【００６９】
ハイブリッド有機／酸化物相補型トランジスタの通常のアウトプット特性は、図３に示される。図３（ａ）は、通常の溶液プロセス酸化物ｎタイプトランジスタのアウトプット特性を示し、図３（ｂ）は、通常の蒸着ペンタセンｐタイプトランジスタのアウトプット特性を示す。複合設計のための本技術の利用は、すでに双方向ＲＦＩＤタグにて実績があり、フレキシブル基板において実績がある。論理ゲートに対するｐｎトランジスタ比率は、３：１となるように選択されており、それによって酸化物ｎ−ＴＦＴに対する最小デバイスサイズは５０／５μｍ／μｍに等しく、有機ｐ−ＴＦＴに対する最小デバイスサイズは１５０／５μｍ／μｍに等しい。通常のインバータ特性は、図３（ｃ）に示される。回路の実現は、ボトムゲート  トップＳ／Ｄコンタクトの酸化膜ｎ−ＴＦＴ及びボトムＳ／Ｄコンタクト  トップゲートの有機ｐ−ＴＦＴに基づくのであり、Ｓｉ／ＳｉＯ２基板上に製造される。
【００７０】
薄膜マイクロプロセッサは、プロセッサコアチップ、及び汎用インストラクションジェネレータ又はＰ２ＲＯＭの、２つの独立したチップに分かれる。Ｐ２ＲＯＭチップは、本開示に係る導電性インクのインクジェットプリンティングを用いることによって構成されるワンタイムプログラマブルＲＯＭメモリであり、本例では導電性インクは銀を含む。このアプローチを用いて、汎用インストラクションジェネレータは、特定目的インストラクションジェネレータに変換される。汎用インストラクションジェネレータのブロック図は、図１（ａ）に描かれる。それは、４ビットプログラムカウンタ（ＰＣ）、それぞれのインストラクションラインを瞬時に選択する４−１６デコーダ、プリンタブル（設定可能な）ＷＯＲＭメモリ及びクロックサイクル毎にマイクロプロセッサを駆動する次のオペコード（オペレーションコード）により更新される９ビットレジスタから成る。それぞれのプリントされた接続は、論理値１をもたらし、一方でプリントされない接続は論理値０をもたらす。プリンタブルＷＯＲＭメモリは、ドライブ及びロードトランジスタの間の比率１：１０で、ユニポーラｎ−ＴＦＴ  ＮＯＲとして設計される。ドライブトランジスタは、１４０／５μｍ／μｍのサイズを有し、一方でロードトランジスタは１４００／５μｍ／μｍのサイズを有する。複数のセレクトトランジスタが接続され及び要求される場合に対して良好なＮＯＲ特性を保証するために、図１（ｂ）に図示されるように、最大５個のより多くのロードトランジスタはインクジェットプリンティングによっても追加され得る。
【００７１】
図４は、ハイブリッド相補型部及びユニポーラｎ−ＴＦＴ部に分けられる、Ｐ２ＲＯＭインストラクションジェネレータチップのレイアウトを示す。Ｐ２ＲＯＭチップを評価するために、ランニングアベレージャアルゴリズム（ＯＵＴｎｅｗ＝０．５ｒｏｕｎｄ（ｉｎ＋ｏｕｔｏｌｄ））を実行するインストラクションがプリントされた。最初の１２ラインは、ランニングアベレージャアルゴリズムのためにプリントされた。インストラクションジェネレータの他の４ラインはプリントされず、それゆえＮＯＯＰ（オペレーション無し）コマンドをもたらす。インストラクションは、アウトプットレジスタ内に値を格納する前にアルゴリズムを２回稼働する。ＬＳＲインストラクションがアウトプットレジスタへの格納後にのみ実行されるため、アウトプットコードは６ビットインプットより１ビット高精度な７ビットコードである。図５は、１０Ｖの供給電圧及び６５０Ｈｚの最大クロック周波数におけるＰ２ＲＯＭチップの正確な動作を描く。それは、ランニングアベレージャアルゴリズムを実行するために、レジスタセレクトビットと、プロセッサコアチップを駆動するオペレーションコードとを、生成する。インストラクションの順序は、図５にも詳細示される。
【００７２】
最後に、プロセッサコア及びＰ２ＲＯＭチップが接続された。図６は、両チップが５００Ｈｚのクロック周波数で接続されている際の測定された結果を示す。インプットが０から７（１６進数）に切り替わる際に、アウトプットは７、Ｃ及びＥの間で平均化し、並びにＥ（１６進数）において一定にとどまる。
【００７３】
図７は、ＲＦＩＤトランスポンダーチップの６４ビットコードジェネレータ５０のブロック図の例を示す。６４ビットコードジェネレータ５０は、クロックジェネレータ５１、３ビットバイナリカウンタ５２、８：１マルチプレクサ５３、８ビットラインセレクトブロック５４、カスタマイズされた識別コードを格納する６４ビットＷＯＲＭメモリ５５及びアウトプットレジスタ５６を含む。識別コードは、例えば前述のようなインクジェットプリンティング又はレーザーカットによって、回路製造後に、例えばメモリに書き込まれ得る。トランスポンダーチップが給電されると、クロック信号６０はクロックジェネレータ５１によって生成される。クロック信号６０は、アウトプットレジスタ５６、３ビットバイナリカウンタ５２及び８ビットラインセレクトブロック５４にクロックを与えるのに用いられる。８ビットラインセレクトブロック５４は、内部３ビットバイナリカウンタ及び３〜８デコーダを有する。このブロックは、そのコードを含むメモリ５５の８ビットの一行を選択する（これは、例えば対応するドライブトランジスタをオンに切り替えることで成される）。３ビットバイナリカウンタ５２は、８：１マルチプレクサ５３を駆動し、該８：１マルチプレクサ５３はメモリ５５の８ビットの列を選択する。選択された行及び選択された列の交差におけるデータビットは、８：１マルチプレクサ５３を介してアウトプットレジスタ５６に転送され、該アウトプットレジスタ５６は、クロック信号の立ち上がりエッジに本ビットを（図７に示していない）モジュレーショントランジスタに送信する。３ビットバイナリカウンタ５２の３ビットは、行のすべての８ビットがアウトプットレジスタに転送された後に、新しい行を選択するための８ビットラインセレクトブロック５４内でも用いられる。本方法で、識別のすべてのビットは、回路に電源供給された上で読み出される。
【００７４】
本開示の方法は、メモリ５５の薄膜論理ゲート回路を修正するために用いられ得る。メモリ５５のそれぞれの列は、図１（ｂ）に示すような、例えばＮＯＲゲート回路１０を含む得、そこでは、それぞれのセレクトトランジスタ（ドライブトランジスタ）がメモリマトリクスの異なる行に対応する。回路の製造後及びメモリ内への識別コード書き込み後に、順次行を選択すること（すなわち、ＮＯＲゲート回路１０の単独のセレクトトランジスタとそれに続く複数のセレクトトランジスタのそれぞれを順次オンに切り替えること）、及びそれぞれのＮＯＲゲート回路１０のための、すなわちメモリマトリクスのそれぞれの列のための、アウトプット電圧値を測定することによって、メモリは前述のように読み出される。それぞれのアウトプット電圧値は、論理レベル、すなわち論理値１又は論理値０として解釈される。もしメモリから読み出されたビット（論理レベル）が識別コードの予期された又は予想されたビット（予期された論理レベル）と対応しなければ、更なるロード素子は、対応するＮＯＲゲート回路１０に接続され得る、又はロード素子は、対応するＮＯＲゲート回路１０から切り離され得る。
【００７５】
本開示のある特徴若しくは形態を記載する際の特定の用語の使用は、その用語が関連する本開示の特徴若しくは形態の任意の特定の特性を含むべく限定されるように、その用語が本明細書で再定義されているということを意味すると、解釈されるべきではないことに、留意すべきである。
【００７６】
上述の詳細な説明は、種々の実施形態に適用されるものとして本発明の新規の特徴を示し、記載し指摘したが、デバイス若しくは処理の形式及び詳細における種々の割愛、置換および変更は、本発明から乖離することなく、当業者により為され得ることが、理解されるであろう。
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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