(57)【特許請求の範囲】
【請求項１】
絶縁基板上に、複数のゲート配線と、複数のソース配線と、該ゲート配線およびソース配線の各交点付近に形成され、ゲート電極が前記ゲート配線に接続され、ソース電極が前記ソース配線に接続され、ドレイン電極が画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイであって、
複数のソース配線が、それぞれ所定の列に配置された前記画素に接続され、
複数のゲート配線の少なくとも一部が、それぞれ所定の行の連続する一定数の前記画素からなる画素群と、前記所定の行に隣接する行の前記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有し、
前記画素がＭ列×Ｎ行に配置され、
ｉ個の前記ソース配線に共通のソース信号が接続され、前記共通のソース信号が接続された画素には異なるゲート配線が接続されることにより、必要なソース信号の数がＭ／ｉ、必要なゲート信号の数がＮ×ｉである（ただし、ｉは２以上の整数）、薄膜トランジスタアレイ。
【請求項２】
前記一定数をｋとした時、ｋは１以上、Ｍ／（ｉ×Ｎ）以下である、請求項１に記載の薄膜トランジスタアレイ。
【請求項３】
前記画素の配置は等ピッチである、請求項１または２に記載の薄膜トランジスタアレイ。
【請求項４】
前記ソース電極と前記ドレイン電極との間に形成された半導体パターンと、少なくとも前記半導体パターン、前記ソース電極及び前記ソース配線を覆い、前記画素電極上に開口を有する絶縁膜とをさらに有し、前記半導体パターンが前記ソース配線に平行なストライプ状であり、同じ列に並んだ複数の前記画素で共通になっている、請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項５】
さらに前記開口を介して前記画素電極に接続された上部画素電極を有する、請求項４に記載の薄膜トランジスタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイとその製造方法に関する。
【背景技術】
【０００２】
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が製造され、液晶ディスプレイなどに応用されている。ＴＦＴはスイッチの役割を果たしており、ゲート配線に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線に与えられた信号電圧をドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、画素電極／ゲート絶縁膜／キャパシタ電極によって構成される蓄積キャパシタに保持される。（ＴＦＴアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ）。ただしここでキャパシタ電極は必須ではなく、表示媒体（ここでは液晶）のキャパシタンスを蓄積キャパシタとして使用することも可能である。
【０００３】
近年、有機半導体や酸化物半導体が登場し、２００℃以下の低温でＴＦＴを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってＴＦＴを形成することにより、安価で大面積なディスプレイが期待されている。
【０００４】
ところで、ディスプレイの縦横の画素数が大きく異なる場合、ソースドライバまたはゲートドライバの一方が大量に必要となり、他方は少数の出力しか使用されず、コストアップになるという問題があった。一般的には縦配線と横配線とのうち多い方をソース配線にするため、ソースドライバが大量に必要となり、ゲートドライバが少数の出力しか使用されない。例えば画素数が１２００×１００の場合、出力数４００のソースドライバと出力数３００のゲートドライバを使おうとすると、３個のソースドライバと、１個のゲートドライバが必要である。
【０００５】
このような問題を解決する方法として、２個のソース配線に共通のソース信号が接続され、共通のソース信号が接続されたトランジスタには異なるゲート配線が接続されることにより、必要なソース信号の数を半分にし、必要なゲート信号の数を２倍にすることが可能である（特許文献１）。しかし、特許文献１では、ゲート配線ピッチが画素ピッチの半分になり、１画素内に２本のゲート配線を通す必要がある。
【０００６】
それを解消する方法として、表示部の対向する両辺からゲート配線を接続する方法がある（図１０）。ただし、図１０では、ゲート配線およびソース配線を示しており、交点に存在するトランジスタおよび画素電極の表記を省略している。ゲート配線を、画素部の左半分には左から、右半分には右から配線しているので、１画素に２本のゲート配線を通す必要がなく、１画素に１本のゲート配線を通せばよい。
【０００７】
しかし、これらの方法では、ソース信号数を半分にするだけであり、さらに減らすことはできなかった。例えば画素数が１２００×１００の場合、出力数４００のソースドライバと出力数３００のゲートドライバを使おうとすると、２個のソースドライバと、１個のゲートドライバが必要である。
【０００８】
このように、縦横の画素数が大きく異なる場合に、ソースドライバおよびゲートドライバを効率的に組み合わせて用いることが困難であった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平４−３６０１２７公報。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、係る従来技術の状況に鑑みてなされたもので、ソース配線及びゲート配線の一方の必要信号数を半分よりも小さくする薄膜トランジスタアレイを提供することを課題とする。また、それに適した製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するための本発明の一局面は、絶縁基板上に、複数のゲート配線と、複数のソース配線と、該ゲート配線およびソース配線の各交点付近に形成され、ゲート電極がゲート配線に接続され、ソース電極がソース配線に接続され、ドレイン電極が画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイであって、複数のソース配線がそれぞれ所定の列に配置された画素に接続され、複数のゲート配線の少なくとも一部がそれぞれ所定の行の連続する一定数の画素からなる画素群と、その行に隣接する行の上記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有し、画素がＭ列×Ｎ行に配置され、ｉ個のソース配線に共通のソース信号が接続され、共通のソース信号が接続された画素には異なるゲート配線が接続されることにより、必要なソース信号の数がＭ／ｉ、必要なゲート信号の数がＮ×ｉである（ただし、ｉは２以上の整数）ことを特徴とする薄膜トランジスタアレイである。
【００１３】
また、上記一定数をｋとした時、ｋは１以上、Ｍ／（ｉ×Ｎ）以下であってもよい。
【００１４】
また、画素の配置は等ピッチであってもよい。
【００１５】
また、ソース電極とドレイン電極との間に形成された半導体パターンと、少なくとも半導体パターン、ソース電極及びソース配線を覆い、画素電極上に開口を有する絶縁膜とをさらに有し、半導体パターンがソース配線に平行なストライプ状であり、同じ列に並んだ複数の画素で共通になっていてもよい。
【００１６】
また、さらに開口を介して画素電極に接続された上部画素電極を有してもよい。
【発明の効果】
【００１９】
以上の説明から理解できるように、本発明には、以下の効果がある。１つには、必要なソース信号数を減らすことができる薄膜トランジスタアレイを提供できる。もう１つには、印刷によって薄膜トランジスタアレイを容易に製造できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る薄膜トランジスタアレイを示す平面図
【図２】薄膜トランジスタアレイを駆動するための画像データの一例を示す図
【図３】本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
【図４】本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
【図５】本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
【図６】本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
【図７】画像表示装置の一例を示す断面図
【図８】従来技術に係る薄膜トランジスタアレイを示す平面図
【図９】従来技術に係る薄膜トランジスタアレイを駆動するための画像データの一例を示す図
【図１０】従来技術に係る薄膜トランジスタアレイを示す平面図
【図１１】従来技術に係る薄膜トランジスタアレイを駆動するための画像データの一例を示す図
【図１２】従来技術の課題を示す薄膜トランジスタアレイを示す平面図
【図１３】従来技術の課題を示す薄膜トランジスタアレイを駆動するための画像データの一例を示す図
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、以下に図面を参照して詳細に説明する。なお、以下に参照する図面では、説明を判り易くするために縮尺は正確には描かれていない。また、「行」は各図の紙面左右方向に並ぶ画素３０の一群をいい、「列」は紙面上下方向に並ぶ画素３０の一群をいう。
【００２２】
図１に、本発明の一実施形態に係る薄膜トランジスタアレイ２０を示す平面図を示し、図３、４に、薄膜トランジスタアレイ２０の製造工程を示し、図５、６に、４画素分を拡大して製造工程を示す平面図を示す。薄膜トランジスタアレイ２０は、図１および図３〜図６に示すように、ゲート電極２と、ソース電極４と、ドレイン電極５と、ドレイン電極５に接続された画素電極７とを備えた画素３０を絶縁基板１上にマトリクス状に複数配列し、複数のゲート配線Ｇ及び複数のソース配線Ｓにより接続した薄膜トランジスタアレイ２０であり、ソース配線は、それぞれ同じ列に配置した画素３０に接続され、ゲート配線の一部は、所定の行に並んで配置された一定数の画素３０からなる画素群３０’と、所定の行に隣接する行において画素群３０’の行方向に隣接する他の画素群３０’とに接続される部分を有する。ここで、ソース配線Ｓはソースドライバに接続され、ゲート配線Ｇはゲートドライバに接続されている。画素の配列をＭ列×Ｎ行の長方形とすると、ｉ個のソース配線Ｓに共通のソース信号が接続され、共通のソース信号Ｓが接続された画素３０には異なるゲート配線Ｇが接続されることにより、必要なソース信号の数がＭ／ｉ、必要なゲート信号の数がＮ×ｉとなる（ただし、ｉは２以上の整数）。図１では、Ｍ＝２４、Ｎ＝４、ｉ＝３である。ここでＭやＮは、図がわかり易いように、小さい値にしている。ただし、図１では、ゲート配線Ｇおよびソース配線Ｓのみを示しており、交点に存在する画素電極７等の表記を省略している。
【００２３】
なお、図１、図３〜図６で、ゲート配線Ｇは右下がりにずれる形状になっているが、右上がりでもよい。また、右側からゲート配線Ｇに給電を行っているが、左側からでもよい。
【００２４】
ここで従来技術について説明する。図８、９には、従来技術に係る薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数２４×４ドットの場合、従来の基本構成では、図８のようにソース出力２４本、ゲート出力４本が用いられる。画像データは、図９のような２４×４ドットである。
【００２５】
図１０、１１には、従来技術に係る他の薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数２４×４ドットの場合、従来のソース配線を半分にする構成では、図１０のようにソース出力１２本、ゲート出力８本が用いられる。画像データは、図１１のような１２×８ドットである。
【００２６】
図１２、１３には、従来技術の課題を示す薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数２４×４ドットの場合で、従来の方法の単純な延長でソース配線を３分の１にしようとすると、図１２のようにソース出力８本、ゲート出力１２本にできそうに思われるが、中央部のゲート配線群を引き入れるための領域が必要になり、図１２では左から３分の２の部分に非表示部が生じてしまい、使い物にならない。ちなみに画像データは、図１３のような８×１２ドットになる。
【００２７】
以上のような従来技術や従来技術の延長に対して、図１に示す薄膜トランジスタアレイ２０では、ソース配線Ｓが同列の画素３０に接続され、ゲート配線Ｇが基本的には行に平行でありながら一定の画素数ごとに１行ずつずれるように接続されることによって、ゲート配線Ｇを１本ずつ表示領域から出すことができる。図３〜図６に示すように、ゲート配線Ｇやキャパシタ配線Ｃを１行だけずらすことにより、隣接画素間に入れ込む縦方向のゲート配線Ｇとキャパシタ配線Ｃが、１画素分即ち各１本ずつだけなので、それらをキャパシタ電極Ｃとゲート電極Ｇとの間に入れ込むことが可能である。そのため、図１２のような非表示領域が生じることがなく、画素３０を等ピッチに保ったままでソース配線数をｉ分の１に減らすことができる（ただし、ｉは２以上の整数）。なお、ｉが２の場合、図１０の方法でも非表示領域が生じることはないが、それ以外の利点が存在する。即ち図１０の方法では、表示部の左右両方にゲート配線群が必要なため、表示部の左右に額縁（表示部の周りに必要な非表示部）が大きくなるという問題がある。しかし、薄膜トランジスタアレイ２０では左右の一方（図１では左側）からのゲート給電が不要であり、当該一方の額縁を小さくすることができる。
【００２８】
さて、ここで画素群３０’の一定の画素数をｋとした時、ｋはＭ／（ｉ×Ｎ）以下であることが望ましい。そうすれば１本のゲート配線Ｇが表示エリア内で重なるソース配線ＳがＭ／ｉ本以下になるので、Ｍ／ｉ本の出力数をカバーするソースドライバを使用することができる。例えばＭ＝２４、Ｎ＝４、ｉ＝３の場合、ｋは２以下であるから、ゲート配線Ｇが２画素ごとに行を変えるようにすればよい。ソース出力数８、ゲート出力数１２で駆動することができる。また、例えばＭ＝１２００、Ｎ＝１００、ｉ＝３の場合、Ｍ／ｉ＝４００、Ｎ×３＝３００となり、出力数４００のソースドライバと出力数３００のゲートドライバを使うなら、１個のソースドライバと、１個のゲートドライバでよい。この場合ｋは４以下であり、ゲート配線は４列ごとに１行ずれることでよい。
【００２９】
なお、ｋは整数でなくてもよい。例えばＭ＝１６００、Ｎ＝７５、ｉ＝４の場合、Ｍ／ｉ＝４００、Ｎ×ｉ＝３００、ｋ＝１６／３＝５．３３・・・となり、例えばゲート配線Ｇは（５列で１行、５列で１行、６列で１行）とずれるのを繰り返すことで、平均で１６／３列ごとに１行ずれることになるが、これでもよい。即ち、わかり易いように「一定の画素数ｋ」と記載しているが、必ずしも完全に一定である必要はなく、平均がｋ以下であればよい。
【００３０】
また、ｋは１以上であることが望ましい。ｋが１未満の場合、ゲート配線Ｇが２行ずつずれる部分が生じるので、隣接画素間に入れ込む縦方向のゲート配線Ｇとキャパシタ配線Ｇが、２画素分即ち各２本ずつになってしまい、それらをキャパシタ電極１０とゲート電極２との間に入れ込むことが困難である。
【００３１】
ところで図１の薄膜トランジスタアレイ２０では、ゲート配線Ｇが少し複雑な分、駆動画像データに調整が必要である。即ち、ゲート配線Ｇがずれた分、画像データをずらす必要がある。図１の薄膜トランジスタアレイ２０の場合、図２のような画像を用いればよい。図９の画像を図２のように加工することは容易である。
【００３２】
図３〜図６について説明する。これらは、図１に示す薄膜トランジスタアレイ２０の、より具体的な例である。
【００３３】
図３、４は、図１の表示部のうち右１１列を、製造工程順に示したものである。図５、６は、さらに拡大した４画素分を、製造工程順に示したものである。薄膜トランジスタアレイ２０は、ゲート電極２と同層にキャパシタ電極１０を有する構造であるが、この構造に限定するものではなく、キャパシタ電極１０を有しない構造や、ゲート電極２とは別の層にキャパシタ電極１０を有する構造であってもよい。図３の（ａ）は、絶縁基板１上に、ゲート配線Ｇ２〜Ｇ１０（以下、まとめてゲート配線Ｇという）およびそれに接続されたゲート電極２、キャパシタ配線Ｃおよびそれに接続されたキャパシタ電極１０を形成した状態を示している。図５の（ａ）は、絶縁基板１上に、ゲート配線Ｇおよびそれに接続されたゲート電極２、キャパシタ配線Ｃおよびそれに接続されたキャパシタ電極１０を形成した状態を示している。
【００３４】
図３の（ｂ）は、図３の（ａ）に示す状態の上にゲート絶縁膜３を全面に形成し、さらにソース配線Ｓ１〜Ｓ８（以下、まとめてソース配線Ｓという）およびそれに接続されたソース電極４（ただしこの例のトランジスタでは、ソース配線Ｓがソース電極４を兼ねている）、ドレイン電極５および画素電極７を形成した状態を示している。図５の（ｂ）は、図５の（ａ）に示す絶縁基板１、ゲート配線Ｇ、ゲート電極２、キャパシタ配線Ｃおよびキャパシタ電極１０の上にゲート絶縁膜３を全面に形成し、さらにソース配線Ｓおよびそれに接続されたソース電極４（ただしこの例のトランジスタでは、ソース配線Ｓがソース電極４を兼ねている）、ドレイン電極５および画素電極７を形成した状態を示している。
【００３５】
図３の（ｃ）および図５の（ｃ）は、ソース電極４及びドレイン電極５の間に、半導体パターン６を形成した状態を示している。半導体パターン６はソース配線Ｓに平行なストライプ状に、同じ列に並んだ複数の画素３０上に形成されている。ただし、このストライプ形状は、半導体パターン６の形成を容易にするための構造である。半導体パターン６は、各画素ごとに独立していてもよい。
【００３６】
図４の（ｄ）および図６の（ｄ）は、半導体パターン６の上に、保護層６’を形成した状態を示している。ただし保護層６’は、後述する絶縁膜８が半導体パターン６に悪影響を与えるのを防ぐためのものであり、悪影響がない場合には不要である。
【００３７】
図４の（ｅ）および図６の（ｅ）は、保護層６’、ソース電極４、ドレイン電極５の上に、絶縁膜８を形成した状態を示している。絶縁膜８は、少なくとも半導体パターン６、ソース電極４、ソース配線Ｓ、画素電極７を覆い、画素電極７上に開口を有する。絶縁膜８は、ソース配線Ｓやソース電極４が表示に影響するのを避けるためのものであり、少なくともソース配線Ｓとソース電極４とを覆っている必要がある。
【００３８】
図４の（ｆ）および図６の（ｆ）は、絶縁膜８の上に、上部画素電極９を形成した状態を示している。上部画素電極９は、絶縁膜８の開口を介して画素電極７に接続されている。この上部画素電極９が、後述する画像表示装置において、表示媒体の色を変えるための画素電極２１として作用する。ただし上部画素電極９は省略することができる。その場合、絶縁膜８の開口内の画素電極７が、表示媒体１３の色を変えるための画素電極２１として作用する。
【００３９】
絶縁基板１としては、ガラスなどの無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。ゲート電極２、ゲート配線Ｇ、キャパシタ電極１０、キャパシタ配線Ｃとしては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。ソース電極４、ソース配線Ｓ、ドレイン電極５、画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、オフセット印刷が好適である。オフセット印刷には、反転オフセット印刷や、グラビアオフセット印刷が含まれる。半導体６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法が好適である。保護層６’としては、フッ素系樹脂、ポリビニルアルコール等が好適である。製法としては、溶液をスクリーン印刷、インクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法が好適である。絶縁膜８としては、エポキシ、アクリル等の樹脂や、フォトレジスト等を用いることができる。製法としては、フォトリソでもよいが、スクリーン印刷やグラビアオフセット印刷が好適である。上部画素電極９としては、ＡｇペーストやＣペースト等が好適である。製法としては、スクリーン印刷やグラビアオフセット印刷を用いることができる。
【００４０】
図７は、薄膜トランジスタアレイ２０を用いた画像表示装置を示す説明図である。図３〜図４や図５〜図６のようにして作製した薄膜トランジスタアレイ２０と、別基板１１上に形成した対向電極１２との間に表示媒体１３をはさむことで、画像表示装置となる。表示媒体１３は、薄膜トランジスタアレイ２０の画素電極２１と別基板１１上の対向電極１２との間の電界によって表示状態が変わり、画像を表示できる。この画素電極２１は、上述の上部画素電極９がある構造では上部画素電極９であり、上部画素電極９を有しない構造の場合は絶縁膜８の開口内の画素電極７である。
【００４１】
別基板１１としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。対向電極１２としては、ＩＴＯ、ＩＺＯ、ポリアニリン、ＰＥＤＯＴ：ＰＳＳ等の透明電極が好適である。表示媒体１３としては、液晶、フォトクロミック媒体、電気泳動体などが好適である。液晶では、ポリマー分散液晶が好適である。電気泳動体では、帯電させた２色の粒子を液体中に分散させたカプセルや、帯電させた１色の粒子を着色液中に分散させたものや、帯電させた２色の粒子を気体とともに閉じ込めたものなどが好適である。
【実施例】
【００４２】
（実施例１）
本発明の実施例１について、図５、６を用いて説明する。図６の（ｅ）に示す薄膜トランジスタアレイ２０を、図５の（ａ）〜（ｃ）、図６の（ｄ）〜（ｅ）に示した工程によって作製した。ただし、画素数は１２００×１００である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線Ｇ、キャパシタ電極１０、キャパシタ配線Ｃを形成した（図５の（ａ））。この時、ゲート配線Ｇおよびキャパシタ配線Ｃは、４列ごとに１行ずれる形状とした。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線Ｓ、ドレイン電極５、画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図５の（ｂ））。
【００４３】
さらに、ポリチオフェン溶液を凸版印刷、１００℃焼成することにより半導体層６を形成した（図５の（ｃ））。次に、フッ素樹脂をスクリーン印刷、１００℃焼成することで保護層６’を形成した（図６の（ｄ））。
【００４４】
そして、エポキシ樹脂をスクリーン印刷、１００℃焼成することで、画素電極７上に開口を有する絶縁膜８を形成した（図６の（ｅ））。
【００４５】
こうして作製した薄膜トランジスタアレイ２０に、別基板１１であるＰＥＴ上に対向電極１２としてＩＴＯを付け、表示媒体１３としてポリマー分散液晶を塗布したものを貼合せて画像表示装置とした（図７）。ソースドライバ数を１２００列の３分の１である４００個に、ゲートドライバ数を１００行の３倍である３００個にして、画像表示できた。
【００４６】
（実施例２）
本発明の実施例２について、図５、６を用いて説明する。図６の（ｆ）に示す薄膜トランジスタアレイを、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）の工程によって作製した。ただし、画素数は１６００×７５である。まず初めに、絶縁基板１であるＰＥＮ上に、ゲート電極２、ゲート配線Ｇ、キャパシタ電極１０、キャパシタ配線Ｃとして、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図５の（ａ））。この時、ゲート配線Ｇおよびキャパシタ配線Ｃは、（５列で１行、５列で１行、６列で１行）のずれを繰り返す形状とした。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線Ｓ、ドレイン電極５、画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図５の（ｂ））。
【００４７】
さらに、ポリチオフェン溶液を凸版印刷、１００℃焼成することにより半導体層６を形成した（図５の（ｃ））。次に、フッ素樹脂をスクリーン印刷、１００℃焼成することで保護層６’を形成した（図６の（ｄ））。
【００４８】
そして、エポキシ樹脂をスクリーン印刷、１００℃焼成することで、画素電極７上に開口を有する絶縁膜８を形成した（図６の（ｅ））。さらにＡｇペーストをスクリーン印刷、１００℃焼成することで、上部画素電極９を形成した（図６の（ｆ））。
【００４９】
こうして作製した薄膜トランジスタアレイ２０に、別基板１１であるＰＥＴ上に対向電極１２としてＩＴＯを付け、表示媒体１３としてポリマー分散液晶を塗布したものを貼合せて画像表示装置とした（図７）。ソースドライバ数を１６００列の４分の１である４００個に、ゲートドライバ数を７５行の４倍である３００個にして、画像表示できた。
【００５０】
以上説明したように、本発明によれば、薄膜トランジスタアレイの必要なソース信号数をｉ分の１にし、必要なゲート信号数をｉ倍（ｉは２以上）にすることができ、例えば縦横の画素数が大きく異なる場合に、ソースドライバおよびゲートドライバの各必要信号数を調整し、これらを効率的に組み合わせて用いることができる。また、印刷を用いて薄膜トランジスタアレイを容易に製造でき、安価な画像表示装置を提供できる。また、ソース配線とゲート配線とを入れ替えて構成してもよい。
【産業上の利用可能性】
【００５１】
本発明の薄膜トランジスタアレイは、液晶、フォトクロミック媒体、電気泳動体など様々な表示媒体に適用可能である。特に縦横の画素数が大きく異なる場合に有用である。また、印刷法での製造に有用である。
【符号の説明】
【００５２】
１    絶縁基板
２    ゲート電極
Ｇ（Ｇ１〜Ｇ１２）    ゲート配線
３    ゲート絶縁膜
４    ソース電極
Ｓ（Ｓ１〜Ｓ２４）    ソース配線
５    ドレイン電極
６    半導体層
６’  保護層
７    画素電極
８    絶縁膜
９    上部画素電極
１０    キャパシタ電極
Ｃ    キャパシタ配線
１１    別基板
１２    対向電極
１３    表示媒体
２０    薄膜トランジスタアレイ
２１    画素電極
３０    画素
３０’    画素群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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