(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型スイッチング素子の製造方法であって、
半導体基板に、第１導電型の第１半導体領域と、前記第１半導体領域の少なくとも一部上に配置されている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部上に配置されている第１導電型の第２半導体領域の積層構造を形成する積層構造形成工程と、
前記半導体基板の表面を平面視したときに第１方向において第１幅を有する第１部分と前記第１方向において前記第１幅よりも広い第２幅を有する第２部分を有し、前記第１部分が前記表面から前記第２半導体領域と前記ボディ領域を貫通して前記第１半導体領域に達し、前記第２部分が前記表面から前記ボディ領域を貫通して前記第１半導体領域に達するゲートトレンチを形成するゲートトレンチ形成工程と、
前記ゲートトレンチの底面に露出する範囲に第２導電型の底部領域を形成する底部領域形成工程と、
前記表面において前記第１方向と直交する軸周りに前記表面に立てた法線に対して傾斜した照射角度で第２導電型不純物を照射することによって、前記第１部分の前記第１方向の端部を画定する第１側面と前記第２部分の前記第１方向の端部を画定する第２側面に前記第２導電型不純物を注入する斜め注入工程であって、前記第１幅、前記第２幅、及び、前記照射角度が、前記第１側面では前記第２半導体領域の下端の位置よりも下側の深さ範囲への前記第２導電型不純物の注入が抑制され、前記第２側面では前記第２半導体領域の下端の位置よりも下側の深さ範囲に前記第２導電型不純物が注入されるように設定されており、前記第２側面への前記第２導電型不純物の注入によって前記ボディ領域と前記底部領域を接続する第２導電型の接続領域が形成される斜め注入工程と、
前記ゲートトレンチ内に、ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を形成するゲート電極形成工程、
を有し、
前記接続領域が、前記半導体基板を平面視したときに前記第２半導体領域が存在しない範囲に形成される製造方法。
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域の少なくとも一部上に配置されている第２導電型のボディ領域と、
前記ボディ領域の少なくとも一部上に配置されている第１導電型の第２半導体領域と、
半導体基板の表面を平面視したときに第１方向において第１幅を有する第１部分と前記第１方向において前記第１幅よりも広い第２幅を有する第２部分を有し、前記第１部分が前記表面から前記第２半導体領域と前記ボディ領域を貫通して前記第１半導体領域に達し、前記第２部分が前記表面から前記ボディ領域を貫通して前記第１半導体領域に達するゲートトレンチと、
前記ゲートトレンチの底面に露出する範囲に配置されている第２導電型の底部領域と、
前記第２部分の前記第１方向の端部を画定する側面に露出する範囲に配置されており、前記ボディ領域と前記底部領域を接続している第２導電型の接続領域と、
前記ゲートトレンチ内に配置されており、ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
を有し、
前記第１部分の前記第１方向の端部を画定する側面に露出する範囲における前記ボディ領域の第２導電型不純物濃度が、前記接続領域の上部で前記第２部分の前記第１方向の端部を画定する前記側面に露出する範囲における前記ボディ領域の第２導電型不純物濃度よりも低く、
前記接続領域が、前記半導体基板を平面視したときに前記第２半導体領域が存在しない範囲に形成されている絶縁ゲート型スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、絶縁ゲート型スイッチング素子とその製造方法に関する。なお、本明細書において、絶縁ゲート型スイッチング素子は、半導体基板から絶縁されたゲート電極を有するスイッチング素子を意味する。絶縁ゲート型スイッチング素子には、例えば、ＭＯＳＦＥＴやＩＧＢＴが含まれる。
【背景技術】
【０００２】
特許文献１に開示のＭＯＳＦＥＴは、ｎ型のドリフト領域、ｐ型のボディ領域及びｎ型のソース領域の積層構造を備えている。半導体基板の表面に、ソース領域とボディ領域を貫通してドリフト領域に達するゲートトレンチが形成されている。ゲートトレンチは、半導体基板の表面において直線状に伸びている。ゲートトレンチの底面に露出する範囲に、ｐ型の底部領域が形成されている。ゲートトレンチ内に、ゲート絶縁層によって半導体基板から絶縁されているゲート電極が配置されている。ゲートトレンチの長手方向の端部に配置されている側面（以下、長手方向側面という）に露出する範囲に、ボディ領域と底部領域を接続するｐ型の接続領域が配置されている。ゲートトレンチの短手方向の端部に配置されている側面（以下、短手方向側面という）では、ボディ領域と底部領域の間にドリフト領域が存在しており、接続領域が配置されていない。
【０００３】
ゲート電極の電位をゲート閾値以上まで上昇させると、ボディ領域にチャネルが形成されて、ＭＯＳＦＥＴがオンする。ゲート電極の電位をゲート閾値未満に低下させると、ボディ領域からチャネルが消失して、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域からドリフト領域内に空乏層が伸びる。さらに、接続領域によって底部領域がボディ領域と接続されているので、底部領域の電位はボディ領域の電位と略等しい。このため、ＭＯＳＦＥＴがオフすると、底部領域からもドリフト領域内に空乏層が伸びる。底部領域によって、ゲートトレンチの底部周辺への空乏層の伸展が促進される。このため、このＭＯＳＦＥＴでは、ゲートトレンチの底部周辺において電界を緩和することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１１８９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の接続領域は、ゲートトレンチの長手方向側面にｐ型不純物を注入することによって形成される。ここでは、ゲートトレンチの短手方向に平行な軸周りに傾斜した照射角度でｐ型不純物を照射することによって、ゲートトレンチの長手方向側面にｐ型不純物が注入する。この工程では、ｐ型不純物の照射方向とゲートトレンチの短手方向側面とが平行となる関係に半導体基板を設置して、ゲートトレンチの短手方向側面へのｐ型不純物の注入を抑制する。しかしながら、ｐ型不純物の照射方向と短手方向側面とが平行となるように半導体基板を正確に設置することが困難であること、及び、ｐ型不純物の照射方向にばらつきが生じること等の理由により、ゲートトレンチの短手方向側面全体に所定量のｐ型不純物が注入される。ゲートトレンチの短手方向側面に露出する範囲のボディ領域にｐ型不純物が注入されると、その範囲内でボディ領域のｐ型不純物濃度が増加してゲート閾値（ボディ領域にチャネルを形成するために必要なゲート電位）が変化する。このため、特許文献１の技術では、ＭＯＳＦＥＴの量産時にゲート閾値のばらつきが大きいという問題があった。したがって、本明細書では、接続領域を有する絶縁ゲート型スイッチング素子において、ゲート閾値のばらつきを抑制する技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する絶縁ゲート型スイッチング素子の製造方法は、積層構造形成工程と、ゲートトレンチ形成工程と、底部領域形成工程と、斜め注入工程と、ゲート電極形成工程を有する。前記積層構造形成工程では、半導体基板に、第１導電型の第１半導体領域と、前記第１半導体領域の少なくとも一部上に配置されている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部上に配置されている第１導電型の第２半導体領域の積層構造を形成する。前記ゲートトレンチ形成工程では、前記半導体基板の表面を平面視したときに第１方向において第１幅を有する第１部分と前記第１方向において前記第１幅よりも広い第２幅を有する第２部分を有し、前記第１部分が前記表面から前記第２半導体領域と前記ボディ領域を貫通して前記第１半導体領域に達し、前記第２部分が前記表面から前記ボディ領域を貫通して前記第１半導体領域に達するゲートトレンチを形成する。前記底部領域形成工程では、前記ゲートトレンチの底面に露出する範囲に第２導電型の底部領域を形成する。前記斜め注入工程では、前記表面において前記第１方向と直交する軸周りに前記表面に立てた法線に対して傾斜した照射角度で第２導電型不純物を照射することによって、前記第１部分の前記第１方向の端部を画定する第１側面と前記第２部分の前記第１方向の端部を画定する第２側面に前記第２導電型不純物を注入する。前記第１幅、前記第２幅、及び、前記照射角度が、前記第１側面では前記第２半導体領域の下端の位置よりも下側の深さ範囲への前記第２導電型不純物の注入が抑制され、前記第２側面では前記第２半導体領域の下端の位置よりも下側の深さ範囲に前記第２導電型不純物が注入されるように設定されている。前記斜め注入工程では、前記第２側面への前記第２導電型不純物の注入によって前記ボディ領域と前記底部領域を接続する第２導電型の接続領域が形成される。前記ゲート電極形成工程では、前記ゲートトレンチ内に、ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を形成する。
【０００７】
なお、上述した第１導電型と第２導電型の一方がｎ型を意味し、他方がｐ型を意味する。
【０００８】
また、第２部分は、少なくともボディ領域を貫通していればよい。ボディ領域上に第２半導体領域が存在する部分に第２部分を形成する場合には、第２部分が第２半導体領域とボディ領域を貫通してもよい。
【０００９】
また、積層構造形成工程では、必ずしも第１半導体領域とボディ領域と第２半導体領域の全てを形成する必要はない。例えば、第１半導体領域に相当する第１導電型の半導体基板を準備し、その半導体基板にボディ領域と第２半導体領域を形成することで、積層構造を形成してもよい。また、積層構造形成工程の途中で他の工程を実施してもよい。例えば、第１半導体領域上にボディ領域を形成した後にゲートトレンチ形成工程を実施し、ゲートトレンチ形成工程の後で不純物注入等によって第２半導体領域を形成してもよい。また、前記ゲートトレンチ形成工程を前記積層構造形成工程より先に実施してもよい。前記ゲートトレンチ形成工程を前記積層構造形成工程の途中または前記積層構造形成工程より先に実施する場合には、「前記第１部分が前記表面から前記第２半導体領域と前記ボディ領域を貫通して前記第１半導体領域に達する」という構造は、前記積層構造形成工程を実施した段階で得られる。また、底部領域形成工程と斜め注入工程は、ゲートトレンチ形成工程より後であってゲート電極形成工程より前であれば、いつ行ってもよい。また、積層構造形成工程、底部領域形成工程及び斜め注入工程の実施順序は、適宜変更することができる。前記接続領域が「前記ボディ領域と前記底部領域を接続する」という構造は、積層構造形成工程、底部領域形成工程及び斜め注入工程の全てを実施した段階で得られればよい。なお、斜め注入工程を第２半導体領域を形成するよりも前に実施する場合には、斜め注入工程を実施する段階では第２半導体領域がまだ形成されていない。この場合、斜めイオン注入工程における「前記第２半導体領域の下端の位置」は、斜めイオン注入工程よりも後に形成される第２半導体領域の下端の位置を意味する。また、ゲート電極形成工程は、底部領域形成工程及び斜め注入工程よりも後の任意のタイミングで実施することができる。ゲート電極形成工程が、積層構造形成工程より前に実施されてもよい。
【００１０】
上述した製造方法について、図１６を参照しつつ、以下に説明する。なお、図１６は、斜め注入工程の説明のために一例として示されたものであり、本明細書に開示の製造方法は図１６の構成に限定されるものではない。例えば、図１６では、第１半導体領域１６１、ボディ領域１６３、第２半導体領域１６２及び底部領域１６４が示されているが、これらの領域を形成する前に斜め注入工程が実施される場合もある。
【００１１】
この製造方法では、ゲートトレンチが、第１方向における幅が狭い第１部分と第１方向における幅が広い第２部分を有している。斜め注入工程では、第１方向と直交する軸周りに傾斜した照射角度で第２導電型不純物を照射する。したがって、第２導電型不純物が、第１部分の第１方向の端部を画定する第１側面と、第２部分の第１方向の端部を画定する第２側面に注入される。例えば、図１６では、ゲートトレンチが、第１方向１５０における幅が狭い第１部分１１０と、第１方向１５０における幅が広い第２部分１２０を有している。参照番号１３０に示す傾斜した照射角度によって第２導電型不純物が照射されると、第１部分１１０の第１方向１５０の端部を画定する第１側面１１２と第２部分１２０の第１方向１５０の端部を画定する第２側面１２２に第２導電型不純物が注入される。斜め注入工程で、各側面に第２導電型不純物が注入される深さ範囲は、第１方向におけるゲートトレンチの幅によって異なる。
【００１２】
幅が狭い第１部分では、第１側面のうちの深い範囲（すなわち、第２半導体領域の下端の位置よりも下側の深さ範囲）への第２導電型不純物の注入が抑制される。したがって、この製造方法では、第１側面に露出する範囲のボディ領域で第２導電型不純物濃度が増加することを抑制することが可能である。このため、絶縁ゲート型スイッチング素子のゲート閾値のばらつきを抑制することができる。例えば、図１６では、第１側面１１２の反対側の半導体層１４０等の陰になることで、第１側面１１２のうちの深い範囲への第２導電型不純物の注入が抑制される。このため、第１側面１１２のうちの第２半導体領域１６２の下端の位置１６２ａよりも下側の深さ範囲への第２導電型不純物の注入が抑制される。つまり、ボディ領域１６３の深さ範囲への第２導電型不純物の注入が抑制される。これにより、絶縁ゲート型スイッチング素子のゲート閾値のばらつきを抑制することができる。
【００１３】
他方、幅が広い第２部分では、第２側面のうちの深い範囲（すなわち、第２半導体領域の下端の位置よりも下側の深さ範囲）まで第２導電型不純物が注入される。これによって、ボディ領域と底部領域を接続する第２導電型の接続領域を形成することができる。例えば、図１６では、第２部分１２０の第２側面１２２のうちの深い範囲（トレンチの底面近傍の範囲）まで第２導電型不純物が注入される。したがって、第２側面１２２では、第２半導体領域１６２の下端の位置１６２ａよりも下側の深さ範囲に第２導電型不純物が注入される。これによって、第２側面１２２に露出する範囲に、ボディ領域１６３と底部領域１６４を接続する第２導電型の接続領域１６５を形成することができる。接続領域１６５によってボディ領域１６３と底部領域１６４が接続されるので、ゲートトレンチ近傍での電界の集中を抑制することができる。
【００１４】
以上に説明したように、この製造方法によれば、接続領域を有する絶縁ゲート型スイッチング素子を製造することが可能であるとともに、量産時にゲート閾値のばらつきを抑制することができる。
【００１５】
また、本明細書は、新たな絶縁ゲート型スイッチング素子を提供する。この絶縁ゲート型スイッチング素子は、第１半導体領域と、ボディ領域と、第２半導体領域と、ゲートトレンチと、底部領域と、接続領域と、ゲート電極を有している。前記第１半導体領域は第１導電型の領域である。前記ボディ領域は、前記第１半導体領域の少なくとも一部上に配置されている第２導電型の領域である。前記第２半導体領域は、前記ボディ領域の少なくとも一部上に配置されている第１導電型の領域である。前記ゲートトレンチは、半導体基板の表面を平面視したときに第１方向において第１幅を有する第１部分と前記第１方向において前記第１幅よりも広い第２幅を有する第２部分を有している。前記第１部分が、前記表面から前記第２半導体領域と前記ボディ領域を貫通して前記第１半導体領域に達している。前記第２部分が、前記表面から前記ボディ領域を貫通して前記第１半導体領域に達している。前記底部領域は、前記ゲートトレンチの底面に露出する範囲に配置されている第２導電型の領域である。前記接続領域は、前記第２部分の前記第１方向の端部を画定する側面に露出する範囲に配置されており、前記ボディ領域と前記底部領域を接続している第２導電型の領域である。前記ゲート電極は、前記ゲートトレンチ内に配置されており、ゲート絶縁層によって前記半導体基板から絶縁されている。前記第１部分の前記第１方向の端部を画定する側面に露出する範囲における前記ボディ領域の第２導電型不純物濃度が、前記接続領域の上部で前記第２部分の前記第１方向の端部を画定する前記側面に露出する範囲における前記ボディ領域の第２導電型不純物濃度よりも低い。
【００１６】
この絶縁ゲート型スイッチング素子によれば、接続領域によって底部領域とボディ領域が接続されているので、ゲートトレンチ近傍での電界の集中を抑制することができる。また、この構造によれば、第１部分の側面に露出する範囲におけるボディ領域の第２導電型不純物濃度が低いので、この濃度にばらつきが生じ難い。したがって、ゲート閾値が安定する。
【図面の簡単な説明】
【００１７】
【図１】実施形態のＭＯＳＦＥＴ１０の平面図（上部電極１４と層間絶縁膜３９を省略した図）。
【図２】図１のＩＩ−ＩＩ線における縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における縦断面図。
【図４】ＭＯＳＦＥＴ１０の製造工程の説明図。
【図５】ＭＯＳＦＥＴ１０の製造工程の説明図。
【図６】ＭＯＳＦＥＴ１０の製造工程の説明図（図２に対応する縦断面図）。
【図７】ＭＯＳＦＥＴ１０の製造工程の説明図（図３に対応する縦断面図）。
【図８】ＭＯＳＦＥＴ１０の製造工程の説明図（図２に対応する縦断面図）。
【図９】ＭＯＳＦＥＴ１０の製造工程の説明図（図３に対応する縦断面図）。
【図１０】ＭＯＳＦＥＴ１０の製造工程の説明図（図２に対応する縦断面図）。
【図１１】ＭＯＳＦＥＴ１０の製造工程の説明図（図３に対応する縦断面図）。
【図１２】変形例のＭＯＳＦＥＴの平面図。
【図１３】変形例のＭＯＳＦＥＴの平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線における縦断面図。
【図１５】変形例の製造方法の説明図。
【図１６】本明細書が開示する製造方法の一例を示す説明図。
【発明を実施するための形態】
【００１８】
図２、３に示すように、実施形態のＭＯＳＦＥＴ１０は、半導体基板１２と、上部電極１４と、下部電極１６を有している。半導体基板１２は、ＳｉＣによって構成されている。上部電極１４は、半導体基板１２の上面１２ａを覆っている。下部電極１６は、半導体基板１２の下面１２ｂを覆っている。なお、本明細書では、半導体基板１２の厚み方向をｚ方向といい、ｚ方向に直交する一方向（上面１２ａに平行な一方向）をｘ方向といい、ｚ方向及びｘ方向に直交する方向をｙ方向という。
【００１９】
図１に示すように、半導体基板１２の内部には、半導体基板１２の上面１２ａに露出するようにソース領域２６とボディコンタクト領域２４ａが配置されている。以下では、半導体基板１２の上面１２ａを平面視したときにソース領域２６及びボディコンタクト領域２４ａが存在する範囲を素子範囲６０といい、素子範囲６０の外側を外部範囲６２という。素子範囲６０に、スイッチングを行うための構造が形成されている。
【００２０】
図２、３に示すように、半導体基板１２は、ドレイン層２０、ドリフト層２２、ボディ層２４及び上述したソース領域２６を有している。
【００２１】
図２、３に示すように、ドレイン層２０は、素子範囲６０から外部範囲６２に跨って配置されている。ドレイン層２０は、ｎ型不純物濃度が高いｎ型領域である。ドレイン層２０は、半導体基板１２の下面１２ｂの全域に露出している。ドレイン層２０は、下部電極１６に接している。
【００２２】
図２、３に示すように、ドリフト層２２は、素子範囲６０から外部範囲６２に跨って配置されている。ドリフト層２２は、ドレイン層２０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト層２２は、ドレイン層２０上に配置されている。ドリフト層２２は、ドレイン層２０に接している。
【００２３】
図２、３に示すように、ボディ層２４は、ドリフト層２２上に配置されている。ボディ層２４は、ｐ型領域である。ボディ層２４は、複数のボディコンタクト領域２４ａと低濃度ボディ層２４ｂを有している。
【００２４】
低濃度ボディ層２４ｂは、ｐ型不純物濃度が低いｐ型領域である。図２、３に示すように、低濃度ボディ層２４ｂは、素子範囲６０から外部範囲６２に跨って配置されている。低濃度ボディ層２４ｂは、ドリフト層２２上に配置されており、ドリフト層２２に接している。図１、３に示すように、低濃度ボディ層２４ｂは、外部範囲６２において半導体基板１２の上面１２ａに露出している。
【００２５】
図１、２に示すように、各ボディコンタクト領域２４ａは、素子範囲６０内において低濃度ボディ層２４ｂの一部の上部に配置されている。各ボディコンタクト領域２４ａは、低濃度ボディ層２４ｂよりもｐ型不純物濃度が高いｐ型領域である。各ボディコンタクト領域２４ａは、低濃度ボディ層２４ｂに接している。各ボディコンタクト領域２４ａは、半導体基板１２の上面１２ａに露出している。各ボディコンタクト領域２４ａは、上部電極１４に接している。図１に示すように、各ボディコンタクト領域２４ａは、ｘ方向に長く伸びるストライプ状に形成されている。
【００２６】
図１、２に示すように、各ソース領域２６は、素子範囲６０内において低濃度ボディ層２４ｂの一部の上部に配置されている。各ソース領域２６は、ドリフト層２２よりもｎ型不純物濃度が高いｎ型領域である。各ソース領域２６は、素子範囲６０内のボディコンタクト領域２４ａが存在しない位置（ボディコンタクト領域２４ａに隣接する位置）で低濃度ボディ層２４ｂ上に配置されている。各ソース領域２６は、低濃度ボディ層２４ｂとボディコンタクト領域２４ａに接している。各ソース領域２６は、半導体基板１２の上面１２ａに露出している。各ソース領域２６は、上部電極１４に接している。図１に示すように、各ソース領域２６は、ボディコンタクト領域２４ａに沿ってｘ方向に長く伸びるストライプ状に形成されている。
【００２７】
図１に示すように、半導体基板１２の上面１２ａには、複数のゲートトレンチ３０が配置されている。なお、図１では、図の見易さのため、ゲートトレンチ３０をハッチングにより示している。各ゲートトレンチ３０は、上面１２ａにおいてｘ方向に長く伸びる第１部分３１と、上面１２ａにおいてｙ方向に長く伸びる第２部分３２を有している。すなわち、各ゲートトレンチ３０は、上面１２ａにおいてＬ字状に延びている。第１部分３１の大部分は素子範囲６０内に位置しており、第１部分３１の両端部が素子範囲６０から外部範囲６２に突出している。第２部分３２は、第１部分３１の一方の端部からｙ方向に伸びている。第２部分３２の全体が、外部範囲６２内に位置している。ｙ方向に沿ってゲートトレンチ３０の幅を測定した場合に、第２部分３２の幅Ｗ２は、第１部分３１の幅Ｗ１よりも広い。図２、３に示すように、第１部分３１と第２部分３２は、共に略同じ深さを有している。
【００２８】
図１、２に示すように、各第１部分３１は、素子範囲６０内において、ソース領域２６に隣接するとともにボディコンタクト領域２４ａから離れた位置に配置されている。ｚ方向において、各第１部分３１は、ソース領域２６と低濃度ボディ層２４ｂを貫通してドリフト層２２に達している。したがって、底部近傍の範囲で、第１部分３１の両側面にドリフト層２２が露出している。ドリフト層２２の上側の範囲で、第１部分３１の両側面に低濃度ボディ層２４ｂが露出している。低濃度ボディ層２４ｂの上側の範囲で、第１部分３１の両側面にソース領域２６が露出している。
【００２９】
図１、３に示すように、各第２部分３２は、外部範囲６２内に置いて、低濃度ボディ層２４ｂに隣接する位置に配置されている。ｚ方向において、各第２部分３２は、低濃度ボディ層２４ｂを貫通してドリフト層２２に達している。したがって、上面１２ａ近傍の範囲で第２部分３２の両側面に低濃度ボディ層２４ｂが露出している。
【００３０】
図２、３に示すように、ゲートトレンチ３０内（すなわち、第１部分３１及び第２部分３２内）には、底部絶縁層３４、ゲート絶縁膜３６及びゲート電極３８が配置されている。底部絶縁層３４は、ゲートトレンチ３０の底部近傍に配置された厚い絶縁層である。底部絶縁層３４よりも上側のゲートトレンチ３０の側面は、ゲート絶縁膜３６（絶縁体の薄膜）に覆われている。素子範囲６０内で、ソース領域２６、低濃度ボディ層２４ｂ及びドリフト層２２が、ゲート絶縁膜３６に接している。底部絶縁層３４の上側のゲートトレンチ３０内には、ゲート電極３８が配置されている。ゲート電極３８は、底部絶縁層３４及びゲート絶縁膜３６によって、半導体基板１２から絶縁されている。また、ゲート電極３８の上面は、層間絶縁膜３９によって覆われている。ゲート電極３８は、層間絶縁膜３９によって上部電極１４から絶縁されている。
【００３１】
半導体基板１２は、複数の底部領域４０と、複数の接続領域４２をさらに有している。
【００３２】
底部領域４０は、ｐ型領域である。図２、３に示すように、各底部領域４０は、ゲートトレンチ３０の底面に露出する範囲に形成されている。各底部領域４０は、対応するゲートトレンチ３０の底面に沿って伸びている。各底部領域４０は、対応するゲートトレンチ３０の底面全域（すなわち、第１部分３１の底面全域と第２部分３２の底面全域）に露出している。各底部領域４０は、ドリフト層２２によって互いから分離されている。また、各底部領域４０は、接続領域４２が形成されている範囲を除いて、ドリフト層２２によって低濃度ボディ層２４ｂから分離されている。
【００３３】
接続領域４２は、ｐ型領域である。図１、３に示すように、各接続領域４２は、ゲートトレンチ３０の第２部分３２の一方の側面３２ａ（ｙ方向の一端を画定する側面）に露出する範囲に形成されている。各接続領域４２は、対応する第２部分３２の側面３２ａに沿って伸びている。各接続領域４２の上端は低濃度ボディ層２４ｂに接続されている。各接続領域４２の下端は対応する底部領域４０に接続されている。接続領域４２によって、低濃度ボディ層２４ｂと底部領域４０が互いに接続されている。第２部分３２の他方の側面（側面３２ａの反対側の側面）には、接続領域４２が形成されておらず、底部近傍の範囲でドリフト層２２が露出している。
【００３４】
なお、接続領域４２の上側で側面３２ａに露出している範囲の低濃度ボディ層２４ｂ（すなわち、低濃度ボディ層２４ｂの側面３２ａ近傍の部分）のｐ型不純物濃度は、第１部分３１の側面近傍における低濃度ボディ層２４ｂのｐ型不純物濃度よりも高い。これは、後述するように、接続領域４２を形成するための斜め注入工程において、第２部分３２の側面３２ａの全域にｐ型不純物が注入されるためである。
【００３５】
下部電極１６の電位が上部電極１４の電位よりも高い場合のＭＯＳＦＥＴ１０の動作について説明する。ゲート電極３８にゲート閾値以上の電位を印加すると、ゲート絶縁膜３６近傍の範囲の低濃度ボディ層２４ｂにチャネル（反転層）が形成される。チャネルによって、ソース領域２６とドリフト層２２が接続される。すると、上部電極１４から、ソース領域２６、チャネル、ドリフト層２２及びドレイン層２０を経由して下部電極１６に電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンして電流が流れる。なお、外部範囲６２にはソース領域２６が形成されていないので、外部範囲６２には主電流は流れない。
【００３６】
ゲート電極３８の電位をゲート閾値未満に低下させると、チャネルが消失してＭＯＳＦＥＴ１０がオフする。すると、低濃度ボディ層２４ｂとドリフト層２２の界面のｐｎ接合に逆電圧が印加されるため、低濃度ボディ層２４ｂからドリフト層２２内に空乏層が広がる。また、各底部領域４０は接続領域４２によって低濃度ボディ層２４ｂに接続されているので、各底部領域４０の電位は低濃度ボディ層２４ｂの電位と略等しい。このため、各底部領域４０とドリフト層２２の界面のｐｎ接合にも逆電圧が印加される。したがって、各底部領域４０からドリフト層２２内にも空乏層が広がる。このように、低濃度ボディ層２４ｂと底部領域４０から広がる空乏層によって、ドリフト層２２の略全域が空乏化される。したがって、オフ状態のＭＯＳＦＥＴ１０が高い電圧を保持することができる。また、上記のように各底部領域４０からドリフト層２２内に空乏層が広がることで、ゲートトレンチ３０の底部の周辺に迅速に空乏層が広がる。これによって、ゲートトレンチ３０の底部近傍に高い電界が生じることが抑制される。したがって、このＭＯＳＦＥＴ１０は、高い耐電圧特性を有している。
【００３７】
上述したように、ＭＯＳＦＥＴ１０では、ゲートトレンチ３０の第１部分３１の側面近傍の低濃度ボディ層２４ｂのｐ型不純物濃度が低い。このため、当該箇所の低濃度ボディ層２４ｂにチャネルが形成され易く、ＭＯＳＦＥＴ１０のゲート閾値が低い。また、当該箇所の低濃度ボディ層２４ｂのｐ型不純物濃度が低いので、そのｐ型不純物濃度にばらつきが生じ難い。したがって、ＭＯＳＦＥＴ１０のゲート閾値にばらつきが生じ難い。
【００３８】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。上述したドレイン層２０と略同じｎ型不純物濃度を有するＳｉＣ基板（加工前の半導体基板１２）を準備する。まず、図４に示すように、エピタキシャル成長によって、ドレイン層２０上にドリフト層２２を形成する。次に、図４に示すように、エピタキシャル成長によって、ドリフト層２２上に低濃度ボディ層２４ｂを形成する。
【００３９】
次に、図５に示すように、イオン注入によって、低濃度ボディ層２４ｂ上に配置されるように、ソース領域２６とボディコンタクト領域２４ａを形成する。図１に示すように、ソース領域２６とボディコンタクト領域２４ａは、半導体基板１２の上面１２ａの一部の範囲（素子範囲６０）内に形成する。したがって、外部範囲６２では、図４に示すように、低濃度ボディ層２４ｂが上面１２ａに露出している状態が維持される。
【００４０】
次に、図６、７に示すように、半導体基板１２の上面１２ａにレジスト５０を形成し、レジスト５０に開口部５２を形成する。開口部５２は、ゲートトレンチ３０を形成すべき範囲に形成する。次に、レジスト５０を介して半導体基板１２の上面１２ａをエッチングして、ゲートトレンチ３０を形成する。なお、レジスト５０に代えて、酸化膜に開口部を設けたものをマスクとして使用してもよい。
【００４１】
次に、図８、９に示すように、レジスト５０を介して半導体基板１２に向けてｐ型不純物を照射する。ここでは、ｐ型不純物の照射方向が上面１２ａに対して垂直となるように照射角度を設定する。レジスト５０によってｐ型不純物の上面１２ａへの注入が防止される。開口部５２を通過したｐ型不純物が、ゲートトレンチ３０の底面に注入される。これによって、各ゲートトレンチ３０の底面に露出する範囲に底部領域４０が形成される。なお、ゲートトレンチ３０の側面と底面に予め厚みが薄い酸化膜を形成しておき、酸化膜を貫通して底面にｐ型不純物を注入してもよい。このように酸化膜を設けると、酸化膜によってゲートトレンチ３０の側面へのｐ型不純物の注入を抑制することができる。
【００４２】
次に、図１０、１１に示すように、レジスト５０を介して半導体基板１２に向けて斜めにｐ型不純物を照射する（斜め注入工程）。ここでは、ｐ型不純物の照射方向が上面１２ａに立てた法線１３に対してｘ方向に平行な軸周りに傾斜するように（すなわち、法線１３と照射方向の間に傾斜角度θが設けられるように）照射角度を設定する。レジスト５０によってｐ型不純物の上面１２ａへの注入が防止される。また、開口部５２を通過したｐ型不純物が、ゲートトレンチ３０のｙ方向の端部を画定する一方の側面３１ａ、３２ａに注入される。すなわち、図１０に示すように、第１部分３１では、ｙ方向の一方の側面３１ａにｐ型不純物が注入される。また、図１１に示すように、第２部分３２では、ｙ方向の一方の側面３２ａにｐ型不純物が注入される。このとき、各側面３１ａ、３２ａにｐ型不純物が注入される深さ範囲は、ｙ方向におけるゲートトレンチ３０の幅によって異なる。
【００４３】
第１部分３１では、ｙ方向の幅Ｗ１が第２部分３２のｙ方向の幅Ｗ２よりも狭いので、側面３１ａの反対側のレジスト５０や半導体層の陰になることで、側面３１ａの深い位置へのｐ型不純物の注入が抑制される。したがって、第１部分３１では、側面３１ａの浅い位置にｐ型不純物が注入される。第１部分３１では、Ｄ１＝Ｗ１／ｔａｎθの関係を満たす距離Ｄ１が、Ｄｓ＞Ｄ１の関係を満たすように、幅Ｗ１が設定されている。図１０に示すように、距離Ｄ１は、レジスト５０の上面から、側面３１ａにｐ型不純物が注入される範囲の下端の位置までのｚ方向の距離と略一致する。図１０に示すように、距離Ｄｓは、レジスト５０の上面から、ソース領域２６の下端の位置までのｚ方向の距離を表している。Ｄｓ＞Ｄ１が満たされることで、側面３１ａにおいて、ソース領域２６の下端の位置よりも下側の深さ範囲にｐ型不純物が注入されることが抑制される。すなわち、側面３１ａでは、低濃度ボディ層２４ｂが露出している深さ範囲へのｐ型不純物の注入が抑制される。
【００４４】
第２部分３２では、ｙ方向の幅Ｗ２が第１部分３１のｙ方向の幅Ｗ１よりも広いので、側面３２ａにｐ型不純物が注入される深さ範囲が広い。第２部分３２では、Ｄ２＝Ｗ２／ｔａｎθの関係を満たす距離Ｄ２が、Ｄｓ＜Ｄ２の関係を満たすように、幅Ｗ２が設定されている。距離Ｄ２は、レジスト５０の上面から、側面３２ａにｐ型不純物が注入される範囲の下端の位置までのｚ方向の距離と略一致する。Ｄｓ＜Ｄ２の関係が満たされることで、側面３２ａにおいて、ソース領域２６の下端の位置よりも下側の深さ範囲にｐ型不純物が注入される。また、図１１の距離Ｄｂは、レジスト５０の上面から、側面３２ａに露出している範囲のボディ層２４の下端の位置までのｚ方向の距離を表している。第２部分３２では、Ｄｂ＜Ｄ２の関係が満たされるように、幅Ｗ２が設定されている。このため、第２部分３２の側面３２ａでは、低濃度ボディ層２４ｂの下端の位置よりも下側の深さ範囲（すなわち、ドリフト層２２が露出している深さ範囲）にｐ型不純物が注入される。これによって、側面３２ａに露出している範囲のドリフト層２２がｐ型化し、ｐ型の接続領域４２が形成される。接続領域４２によって、低濃度ボディ層２４ｂと底部領域４０が接続される。なお、第２部分３２では、上述した距離Ｄ２が、レジスト５０の上面からゲートトレンチ３０の底面までのｚ方向の距離Ｄｔ（図１１参照）よりも大きくなるように設定されていることが好ましい。このように距離Ｄ２を設定することで、側面３２ａの深さ方向の全域にｐ型不純物を注入することができる。したがって、接続領域４２が底部領域４０に接続され易くなる。
【００４５】
以上に説明したように、斜め注入工程では、傾斜角度θ、幅Ｗ１及び幅Ｗ２が、Ｄｓ＞Ｄ１及びＤｓ＜Ｄ２の両方の関係を満たすように設定されている。これによって、第１部分３１では低濃度ボディ層２４ｂへのｐ型不純物の注入を抑制しながら、第２部分３２に接続領域４２を形成することが可能とされている。
【００４６】
次に、半導体基板１２を熱処理することで、半導体基板１２に注入された不純物を活性化させる。
【００４７】
次に、図２、３に示すように、底部絶縁層３４、ゲート絶縁膜３６及びゲート電極３８をゲートトレンチ３０内に形成する。次に、層間絶縁膜３９を形成し、層間絶縁膜３９を覆うように上部電極１４をさらに形成する。次に、半導体基板１２の下面１２ｂに下部電極１６を形成する。以上の工程によって、図１〜３に示すＭＯＳＦＥＴ１０が完成する。
【００４８】
上述した実施形態の斜め注入工程によれば、ゲートトレンチ３０の第１部分３１の側面３１ａにおいて、低濃度ボディ層２４ｂの深さ範囲にｐ型不純物が注入されることを抑制することができる。側面３１ａ近傍の低濃度ボディ層２４ｂはチャネルが形成される領域であるので、この部分の低濃度ボディ層２４ｂにｐ型不純物が注入されるとＭＯＳＦＥＴ１０のゲート閾値が高くなる。実施形態の製造方法によれば、この部分の低濃度ボディ層２４ｂへのｐ型不純物の注入を抑制できるので、ゲート閾値の上昇を抑制できる。したがって、この方法によれば、ＭＯＳＦＥＴ１０のゲート閾値のばらつきを抑制することができる。また、この部分の低濃度ボディ層２４ｂのｐ型不純物濃度は、ＭＯＳＦＥＴのオン抵抗にも影響する。したがって、上述した斜め注入工程によれば、オン抵抗のばらつきも抑制することができる。また、この製造方法によれば、従来の製造方法に対して工程を追加することなく側面３１ａ近傍の低濃度ボディ層２４ｂへのｐ型不純物の注入を抑制することができる。したがって、この方法によれば、効率的にＭＯＳＦＥＴ１０を製造することができる。
【００４９】
なお、実施形態の製造方法では、図１０に示すように、斜め注入工程において、ソース領域２６の深さ範囲内で第１部分３１の側面３１ａにｐ型不純物が注入される。しかしながら、ソース領域２６にｐ型不純物が注入されてもＭＯＳＦＥＴ１０の特性にほとんど影響はない。
【００５０】
また、実施形態の製造方法では、図１１に示すように、斜め注入工程において、低濃度ボディ層２４ｂの深さ範囲内で第２部分３２の側面３２ａにｐ型不純物が注入される。しかしながら、接続領域４２の上部の低濃度ボディ層２４ｂは電流経路とならないので、この部分の低濃度ボディ層２４ｂにｐ型不純物が注入されても、ＭＯＳＦＥＴ１０の特性にほとんど影響はない。
【００５１】
なお、図１２に示すように、第１部分３１のｘ方向の両端部に第２部分３２が設けられていてもよい。
【００５２】
また、図１３に示すように、２つの第１部分３１を接続するように第２部分３２が設けられていてもよい。また、図１３に示すように、素子範囲６０内に接続領域４２が設けられていても、特に問題はない。この場合、図１４に示すように、ソース領域２６と低濃度ボディ層２４ｂを貫通するようにゲートトレンチ３０の第２部分３２が形成される。接続領域４２は、第２部分３２のｙ方向の一方の側面３２ａに沿って形成される。接続領域４２は、ソース領域２６の下部に形成される。このように、ソース領域２６の下部に接続領域４２を形成しても、低濃度ボディ層２４ｂと底部領域４０とを接続することができる。但し、図１３に示すようにソース領域２６の下部に接続領域４２を形成すると、素子範囲６０内の電流経路が少なくなる。したがって、接続領域４２がソース領域２６が配置されていない範囲（例えば、外部範囲６２）に形成されている方がより好ましい。
【００５３】
また、上述した実施形態では、ソース領域２６及びボディコンタクト領域２４ａを形成してからゲートトレンチ３０を形成した。しかしながら、ソース領域２６及びボディコンタクト領域２４ａを、ゲート電極３８を形成した後に形成してもよい。この場合、図１５に示すように、斜め注入工程の実施時にソース領域２６が存在していない。この場合、第１部分３１の側面３１ａでは、後で形成されるソース領域２６の下端の位置（図１５の位置５６）よりも上側にｐ型不純物が注入されるようにすることで、チャネルが形成される領域へのｐ型不純物の注入を抑制することができる。
【００５４】
また、上述した実施形態では、低濃度ボディ層２４ｂをエピタキシャル成長によって形成した。しかしながら、低濃度ボディ層２４ｂをｐ型不純物のイオン注入によって形成してもよい。この場合、低濃度ボディ層２４ｂを、ゲート電極３８を形成した後に形成してもよい。
【００５５】
また、上述した実施形態では、底部領域４０へのｐ型不純物の注入工程を実施してから、斜め注入工程を実施した。しかしながら、これらの工程の実施順序を逆にしてもよい。
【００５６】
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、本明細書に開示の技術を他の絶縁ゲート型スイッチング素子（例えば、ｐチャネル型のＭＯＳＦＥＴ、ＩＧＢＴ等）に適用してもよい。
【００５７】
上述した実施形態の構成要素と請求項の構成要素との関係を説明する。実施形態のドリフト層２２は、請求項の第１半導体領域の一例である。実施形態のソース領域２６は、請求項の第２半導体領域の一例である。実施形態のｙ方向は、請求項の第１方向の一例である。実施形態のｘ方向に平行な軸（斜め注入工程における注入方向の傾斜軸）は、請求項の半導体基板の表面において第１方向と直交する軸の一例である。実施形態の側面３１ａは、請求項の第１側面の一例である。実施形態の側面３２ａは、請求項の第２側面の一例である。
【００５８】
なお、上述した実施形態においては、接続領域が、半導体基板を平面視したときに第２半導体領域が存在しない範囲（例えば、外部範囲）に形成されることが好ましい。この構成によれば、絶縁ゲート型スイッチング素子の電流経路を減らすことなく接続領域を形成することができる。
【００５９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６０】
１０      ：ＭＯＳＦＥＴ
１２      ：半導体基板
１４      ：上部電極
１６      ：下部電極
２０      ：ドレイン層
２２      ：ドリフト層
２４      ：ボディ層
２６      ：ソース領域
３０      ：ゲートトレンチ
３１      ：第１部分
３２      ：第２部分
３４      ：底部絶縁層
３６      ：ゲート絶縁膜
３８      ：ゲート電極
３９      ：層間絶縁膜
４０      ：底部領域
４２      ：接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006571467.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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