(57)【特許請求の範囲】
【請求項１】
第１の入力電圧と第２の入力電圧の差分を増幅する差動増幅回路であって、
前記第１及び第２の入力電圧の差分を増幅し、第１の出力電圧と第２の出力電圧の差として出力する第１の増幅回路と、
前記第１の出力電圧が反転入力端子に入力され、前記第２の出力電圧が非反転入力端子に入力され、前記第１の増幅回路の出力電圧の差をさらに増幅する第２の増幅回路と、
直列接続された第１の出力トランジスタと第２の出力トランジスタと、を有し、
前記第１の出力トランジスタは、ゲートに前記第１の出力電圧が入力され、ソースが第２の電源端子に接続され、ドレインが出力端子に接続され、
前記第２の出力トランジスタは、ゲートに前記第２の増幅回路の出力電圧が入力され、ソースが前記出力端子に接続され、ドレインが第１の電源端子に接続され、
ていることを特徴とする差動増幅回路。
【請求項２】
前記第２の出力トランジスタのドレインは、スイッチとして機能するトランジスタを介して前記第１の電源端子に接続されることを特徴とする、請求項１に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力電圧の差分を増幅する差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路は、様々な電子機器で幅広く使用されている。特に、負帰還を掛けることで、高精度なアナログ信号処理が可能となり、今日の電子機器の発展に不可欠の技術となっている。
差動増幅回路の機能は、２つの入力電圧の差分を増幅することであるが、電池駆動のモバイル電子機器に代表されるように、低消費電流化と小型軽量化が常に求められている。
【０００３】
図３に、従来の差動増幅回路を示す。従来の差動増幅回路は、２つの入力端子ＩＰ及びＩＮの電圧差を増幅する１段目の増幅回路１と、増幅回路１の出力端子ＯＰ及びＯＮの電圧差を増幅する２段目の増幅回路２及び６と、増幅回路２の出力ＧＨよってゲートを制御されるＰ型ＭＯＳトランジスタの出力トランジスタ７と、増幅回路６の出力ＧＬによって制御されるＮ型ＭＯＳトランジスタの出力トランジスタ３とからなる。
【０００４】
上述したような差動増幅回路は、出力トランジスタ３及び７を設けることで出力端子ＯＵＴの低いインピーダンスを実現し、２段目の増幅回路２及び６を設けることで、出力トランジスタ３及び７が動作するバイアス設定を容易にしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０３−２７４９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の差動増幅回路は、増幅回路を３つ備えているため、消費電流が多くなり、回路面積が大きくなることが欠点であった。
【０００７】
本発明は、以上のような課題を解決するために考案されたものであり、低消費電流で回路面積の小さい差動増幅回路を実現するものである。
【課題を解決するための手段】
【０００８】
従来の課題を解決するために、本発明の差動増幅回路は以下のような構成とした。
２段の増幅回路と直列接続された２段の出力トランジスタを有し、２つの出力トランジスタうち一方の制御を１段目の増幅回路の出力により行い、他方を２段目の増幅回路の出力で制御されるドレイン接地回路（ソースフォロア）として構成した。
【発明の効果】
【０００９】
本発明の差動増幅回路によれば、出力トランジスタ２つのうち一方の制御を１段目の増幅回路の出力により行うことで増幅回路が１つ削減され、低い出力インピーダンスと、出力トランジスタが動作するバイアス設定の容易性を損なうことなく、消費電流と回路面積を削減することが出来るという効果がある。
【００１０】
さらに、２段目の増幅回路の出力で制御される出力トランジスタをドレイン接地回路とすることで電圧増幅利得を抑え、負帰還を掛けて使用するときに必要となる位相補償回路を削減することが出来るという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の差動増幅回路の回路図である。
【図２】本実施形態の差動増幅回路の他の例を示す回路図である。
【図３】従来の差動増幅回路の回路図である。
【発明を実施するための形態】
【００１２】
図１は、本実施形態の差動増幅回路の回路図である。
本実施形態の差動増幅回路は、増幅回路１と、増幅回路２と、Ｎ型ＭＯＳトランジスタの出力トランジスタ３及び４とを備えている。
【００１３】
増幅回路１は、二つの入力端子に差動増幅回路の入力端子ＩＰ及びＩＮが接続され、二つの入力端子の電圧差を増幅した電圧を出力端子ＯＰと出力端子ＯＮの電圧差として出力する。増幅回路２は、二つの入力端子に増幅回路１の出力端子ＯＰ及びＯＮが接続され、出力端子ＯＰと出力端子ＯＮの電圧差を増幅した電圧を出力端子ＧＨに出力する。出力トランジスタ３は、ゲートに増幅回路１の出力端子ＯＮが接続され、ソースはグラウンドに接続され、ドレインは出力端子ＯＵＴに接続されている。出力トランジスタ４は、ゲートに増幅回路２の出力端子ＧＨが接続され、ドレインは電源端子に接続され、ソースは出力端子ＯＵＴに接続されている。
上述した図１の回路は、入力端子ＩＰ及びＩＮの電圧差を増幅した電圧を出力端子ＯＵＴに出力する差動増幅回路を構成している。
【００１４】
次に、本実施形態の差動増幅回路の動作について説明する。
差動増幅回路の入力端子ＩＰとＩＮの電圧差が正の場合、増幅回路１の出力端子ＯＰと出力端子ＯＮとの電位差も正となり、出力端子ＯＰの電圧は電源電圧に近づき、出力端子ＯＮの電圧はグラウンド電圧に近づく。そして、出力トランジスタ３は、ゲート電圧が小さくなるので、電流駆動能力は小さくなる。出力端子ＯＰと出力端子ＯＮの電位差が正の場合、増幅回路２の出力端子ＧＨの電圧は電源電圧に近づく。そして、出力トランジスタ４は、ゲート電圧が大きくなるので、電流駆動能力は大きくなる。従って、差動増幅回路は、出力端子ＯＵＴに入力端子ＩＰとＩＮの電圧差に応じた高い電圧を出力する。
【００１５】
差動増幅回路の入力端子ＩＰとＩＮの電圧差が負の場合、増幅回路１の出力端子ＯＰと出力端子ＯＮとの電位差も負となり、出力端子ＯＰの電圧はグラウンド電圧に近づき、出力端子ＯＮの電圧は電源電圧に近づく。そして、出力トランジスタ３は、ゲート電圧が大きくなるので、電流駆動能力は大きくなる。出力端子ＯＰと出力端子ＯＮの電位差が負の場合、増幅回路２の出力端子ＧＨの電圧はグラウンド電圧に近づく。そして、出力トランジスタ４は、ゲート電圧が小さくなるので、電流駆動能力は小さくなる。従って、差動増幅回路は、出力端子ＯＵＴに入力端子ＩＰとＩＮの電圧差に応じた低い電圧を出力する。
【００１６】
ここで、増幅回路１の出力端子ＯＰと出力端子ＯＮの電圧差は、入力端子ＩＰと入力端子ＩＮの電圧差に対し増幅回路１の差動利得倍になる。また、出力端子ＯＮの電圧の変化は、入力端子ＩＰと入力端子ＩＮの電圧差に対し、増幅回路１の単相利得倍になる。増幅回路２の出力端子ＧＨの電圧の変化は、増幅回路１の出力端子ＯＰと出力端子ＯＮの電圧差に対し、増幅回路２の利得倍になる。さらに、出力トランジスタ３は、ソース接地増幅回路を構成しており、増幅回路１の出力端子ＯＮの電圧の変化に対し、増幅作用を備えている。
なお、増幅回路１の出力端子ＯＰと出力端子ＯＮの電圧の変化量の絶対値は、必ずしも同等である必要はなく、出力端子ＯＰの電圧の変化量はゼロでも構わない。
【００１７】
以上説明したように、図１の回路は、入力端子ＩＰと入力端子ＩＮの電圧差を増幅した電圧を出力端子ＯＵＴに出力する、差動増幅回路として機能する。
上述したように、本実施形態の差動増幅回路は、出力トランジスタ３のゲートを増幅回路１の出力端子ＯＮに接続する構成としたので、増幅回路が１つ削減され、従来技術に比較して消費電流と回路面積を削減することが可能となった。
【００１８】
さらに、増幅回路２の出力端子ＧＨがゲートに接続される出力トランジスタ４をドレイン接地回路とし、出力トランジスタ４の利得を抑えたので、従来技術に比較して負帰還を掛けて使用するときに必要となる位相補償回路を削減することが可能となった。なお、負帰還回路や位相補償回路は、同業者には一般に広く知られており図示していない。
【００１９】
図２は、本実施形態の差動増幅回路の他の例を示す回路図である。図２の差動増幅回路は、図１の差動増幅回路に対し、新たにＰＭＯＳトランジスタ５を備えている。
ＰＭＯＳトランジスタ５は、ゲートに制御信号端子ＥＮＢが接続され、ソースは電源に接続され、ドレインは出力トランジスタ４のドレインに接続されている。
ＰＭＯＳトランジスタ５は、制御信号端子ＥＮＢがグラウンド電圧のときオン状態となり、制御信号端子ＥＮＢが電源電圧のときオフ状態になる、スイッチとして機能する。
【００２０】
差動増幅回路は、増幅回路２の出力端子ＧＨがグラウンド電圧になり、出力トランジスタ４がオフ状態の場合は、出力トランジスタ４にオフリークと呼ばれるリーク電流が流れる場合がある。これは、出力端子ＯＵＴの出力電圧をより電源電圧に近づけるため、出力トランジスタ４の閾値電圧を低くした場合により顕著になる。
【００２１】
本実施形態の差動増幅回路では、出力トランジスタ４にリーク電流が流れる状況下において、制御信号ＥＮＢを電源電圧としＰＭＯＳトランジスタ５をオフ状態にすることでリーク電流を抑制することができる。
なお、通常、ＰＭＯＳトランジスタ５のサイズは、オン状態では十分オン抵抗が小さく、オフ状態では十分リーク電流が小さくなるようにサイズを設定することが容易である。
【００２２】
以上説明したように、本実施形態の差動増幅回路は、出力トランジスタ４を、スイッチとして機能するＰＭＯＳトランジスタ５を介して電源と接続する構成としたので、出力トランジスタ４がオフ状態のときのリーク電流を抑え、消費電流を削減することが可能となった。
【００２３】
なお、本実施形態の差動増幅回路では、出力トランジスタ４をＰＭＯＳトランジスタとして増幅回路１の出力と接続し、出力トランジスタ３をＰＭＯＳトランジスタとして増幅回路２の出力と接続し、スイッチとして機能するトランジスタ５をＮＭＯＳトランジスタとして出力トランジスタ３とグラウンドとの間に備えても、同様の効果が得られることは明らかである。
【符号の説明】
【００２４】
１、２  増幅回路
３、４  Ｎ型ＭＯＳトランジスタ
５  Ｐ型ＭＯＳトランジスタ
【図１】
0006571518.tif 000002
【図２】
0006571518.tif 000003
【図３】
0006571518.tif 000004