(57)【特許請求の範囲】
【請求項１】
アクティブピクセルの行および列のマトリクスを備えた、ゼロ電位（Ｖｓｓ）の第１の電源端子と正の電位（Ｖｄｄ）の第２の電源端子との間で電力供給される、画像センサ内で画像を撮像するための方法であって、前記画像センサ中の各ピクセルは、前記ゼロ電位の能動半導体層内部に形成されたフォトダイオード（ＰＨ）と、光によって生成された電荷を前記フォトダイオードから電荷蓄積ノード（ＮＤ）へ転送するための転送ゲート（Ｔ１）と、前記フォトダイオードの電位をリセットするためのリセットゲート（Ｔ５）と、を含み、前記方法が、全てのピクセルによる電荷積分時間（Ｔｉ）の開始時間前に、ピクセルの前記リセットゲートが全て、パルスリセット制御信号（ＧＲ）によって同時に活性化されるグローバルなリセットステップと、前記電荷積分時間後に前記フォトダイオードから対応する電荷蓄積ノードへ前記電荷を転送するために、ピクセルの前記転送ゲートが全て、パルス転送制御信号（ＴＲＡ）によって同時に活性化されるグローバルな転送ステップとを含むピクセルのグローバルな露光モードを備え、前記全てのピクセルにおける前記転送ゲートおよび前記リセットゲートは、前記電荷積分時間（Ｔｉ）の大部分の間、電荷ポンプ（ＰＣＨ）による負の電位（ＶＮＥＧ）にとどまり、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）のフォームは、立ち上がりエッジと立ち下がりエッジとを備え、
前記立ち上がりエッジは、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が、前記電荷ポンプによって供給される前記負の電位（ＶＮＥＧ）から前記第１の電源端子によって供給される前記ゼロ電位へ移行する第１の立ち上がり段階と、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が前記ゼロ電位にとどまる有限の持続時間の段階と、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が前記ゼロ電位から前記正の電位へ移行するさらなる立ち上がり段階とを連続的に有し、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）は、パルス持続時間の間、前記正の電位にとどまり、
前記立ち下がりエッジは、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が、前記正の電位から前記第１の電源端子によって供給される前記ゼロ電位へ移行する第１の立ち下がり段階と、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が前記ゼロ電位にとどまる有限の持続時間の段階と、前記パルスリセット制御信号（ＧＲ）および前記パルス転送制御信号（ＴＲＡ）が前記ゼロ電位から前記電荷ポンプによって供給される前記負の電位に戻るさらなる立ち下がり段階とを連続的に有することを特徴とする、方法。
【請求項２】
前記電荷積分時間の間、負の電圧を維持するために動作する前記電荷ポンプが、前記パルスリセット制御信号（ＧＲ）または前記パルス転送制御信号（ＴＲＡ）のパルスの終了時に使用される少なくとも１つの補助電荷ポンプによって支援されることを特徴とする、請求項１に記載の画像を撮像するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブピクセルを有する電子画像センサに関する。
【背景技術】
【０００２】
これらのセンサは、各ピクセル中に受光素子および複数のトランジスタを有する、行および列になっているピクセルのアレイを使用する。
【０００３】
ピクセルの１つの有利な構成は、図１に示すような構成であり、これは、
−  自己バイアス（または「ピン止め」）フォトダイオードＰＨと、
−  コンデンサと等価である、電荷蓄積ノードＮＤと、
−  蓄積ノードからフォトダイオードを分離するための、または逆に、フォトダイオードから蓄積ノードへの電荷の転送を、この転送の後に蓄積ノードの電位を測定するために可能にするための、転送トランジスタＴ１と、
−  電荷を読み出すための、電圧フォロアモードに設定されたトランジスタＴ２であって、蓄積ノードの電位がトランジスタのソースに転送されることを可能にするために、トランジスタのゲートが蓄積ノードに接続されている、トランジスタＴ２と、
−  蓄積ノードをリセットするためのトランジスタＴ３であって、フォトダイオードから到来する電荷が存在する状態およびフォトダイオードから到来する電荷が存在しない状態での蓄積ノードの電位の差動測定のために、蓄積ノードの電位が基準電位を測定するための基準値に設定されることを可能にする、トランジスタＴ３と、
−  ピクセル選択トランジスタＴ４であって、行アドレス指定導体ＳＥＬによって制御され、読み出しトランジスタＴ２のソースの電位が列導体ＣＯＬに転送されることを可能にし、行導体ＳＥＬがピクセルの同じ行の全てのピクセルで共通であり、列導体ＣＯＬがピクセルの同じ列の全てのピクセルで共通である、ピクセル選択トランジスタＴ４と、
−  最後に、任意選択的に、次の２つの機能のうちの１方および／または他方を有することができる、追加のトランジスタＴ５であって、２つの機能とはすなわち、照明があまりにも強すぎる場合にはフォトダイオード中の過剰な電荷をアンチブルーミング・ドレインに向けて排出することと、さもなければ、フォトダイオードが新規の積分期間の開始に先立ち空の電位を回復するために、蓄積された電荷をドレインに向かって完全に空にすることにより、フォトダイオードの電位をリセットすることであり、トランジスタＴ５は任意選択であり、全てのピクセルに共通な積分時間の開始を定義することを可能にする、トランジスタＴ５と、を備える。
【０００４】
用語「トランジスタ」は、図１の図などの電気回路図に関して理解を容易にするために使用されることに、留意されたい。しかしながら、ピクセルの物理的な構成において、これらのトランジスタは必ずしも、ピクセルの他の構成要素から独立して、ソース領域、ドレイン領域、ドレインからソースを分離するチャネル領域、およびチャネル上部の絶縁ゲートを有する、従来の方式で形成されていない。ピクセルの実際の物理的な構成では、特定のトランジスタは実際には、制御電位を適用することができる絶縁ゲートによって、実質的に形成される。したがって、たとえば、転送トランジスタＴ１は、基板から分離された転送ゲートによって形成され、フォトダイオードＰＨと電荷蓄積ノードを形成しているＮ＋型の拡散との間に位置している領域上に存在し、トランジスタＴ１のソースはフォトダイオードであり、トランジスタのドレインは電荷蓄積ノードである。同様に、トランジスタＴ５は絶縁ゲートを使用して、一方の側はフォトダイオード（トランジスタのソースを形成する）に隣接して、他方の側は電荷排出ドレイン（トランジスタのドレインを形成する）に隣接して形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術のセンサでは、一般的に暗電流と呼ばれるもの、換言すると、照明が存在しないときには電荷も存在しないことにつながるべきであるのに、照明が存在しないときでさえ漂遊電荷の流れが存在することが示される。これらの漂遊電荷は、信号／雑音比を低減し、低照明状態が測定される場合に特に有害である。
【０００６】
暗電流の一部は、フォトダイオードを隣接するフォトダイオードから絶縁するためにそのフォトダイオードを取り囲む絶縁酸化シリコンと、フォトダイオードの領域Ｎとの間の界面の欠陥に起因する。この絶縁酸化物は、一般的に（「シャロウ・トレンチ・アイソレーション」（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）に対する）頭字語ＳＴＩで知られ、表面のトレンチ内部に含まれており、この表面のトレンチは、リセット動作の間に電荷をフォトダイオードから空にするために確保される必要があり得る通路（トランジスタＴ５）を除いて、蓄積ノードへフォトダイオードから電荷を転送するために確保される必要がある通路（トランジスタＴ１）を別として、フォトダイオード全体を取り囲む。界面欠陥は電子を捕捉し、これらの電子は続いて解放され、フォトダイオードから蓄積ノードへ電荷が転送される瞬間に、蓄積ノードに向けて引き寄せられる。この理由のために、これらの電子は実際には照明から生じたものではない漂遊電荷であるが、これらの電子は照明から得られる有用な電荷として見なされるであろう。
【０００７】
この効果を可能な限り抑制するために、（Ｎ型の）フォトダイオード領域と絶縁体が充填されたトレンチとの間にＰ型の領域を挿入するというアイデアが、既に提案されている。このＰ領域は、フォトダイオードが形成されるＰ型のシリコンの活性層と接触している。このＰ領域は、フォトダイオードのＮ領域を取り囲み、フォトダイオードのＮ領域が分離トレンチと直接的に接触するのを防止する。このＰ領域は、漂遊電荷を中和するように分離トレンチと反応する、不活性化層として作用する。しかしながら、工業的工程においては、このＰ領域が存在する場合、転送トランジスタＴ１のまたはトランジスタＴ５のゲート（多結晶シリコンで作製されている）の下にＰ型の領域を配置することは不可能である。その理由は、Ｐ型の注入は実際にはゲートを形成した後に実行されなくてはならないこと、また、したがって、ゲートの下にＰ型の不純物を注入することが不可能であることである。しかしながら、酸化シリコンから作製される分離トレンチは、ゲートの下に延在し、他の場所同様この場所でＰ領域によってそれらを不活性化することが好ましいであろう。
【０００８】
結果として、トランジスタＴ１およびＴ５のゲートの下の半導体領域は、酸化シリコンに直接的に接触したままであり、上文に提示されたものの原理上、有害な暗電流を生成する可能性がある。
【０００９】
転送トランジスタＴ１のゲートは、光生成電荷の積分の間、ゼロ電位の代わりに、わずかに負の電位（約−０．７ボルト）に維持されることができる。この電圧は、正孔が引き寄せられてゲートの下に蓄積されることを可能にする。酸化物／シリコンの界面に捕捉された電子は、次いで、これらの移動性の正孔と再結合して消滅し、したがって、フォトダイオードから蓄積ノードへ電荷が転送される間に、望ましくない電子が蓄積ノードに向かって進む危険性を排除する。
【００１０】
しかしながら、集積回路が０ボルトと３から５ボルトの正の電圧との間で電力供給されるのに対して、この負の電圧を生成するために、電荷ポンプを使用しなくてはならない。電荷ポンプは５０％未満、時には更には３０％未満の、低効率を有する。したがって、電荷ポンプは、電荷ポンプが供給しなくてはならない電流よりもはるかに多くの電流を消費する。
【００１１】
「グローバルシャッター」モードと呼ばれるセンサの動作の１つのモードにおいては、換言するとグローバルな露光時間を伴うと、転送段階はセンサの全ピクセルについて同時になる。ピクセルアレイの全ての転送ゲートは、フォトダイオードから蓄積ノードへ電荷を転送するために同時に活性化される。２００万ピクセルを有するセンサについて、転送パルスが終了する瞬間に−０．７ボルトの電位に戻るための電荷ポンプにおける電流要求は８０ミリアンペアを超えることがあり、これは、遷移があまりにも急激にならないように、制御パルス立ち下がり時間が少なくとも３００ナノ秒に強制されるという条件付きでのことである。並列に接続された全ての転送ゲートの等価な容量を放電するために電荷ポンプによって供給される８０ミリアンペアは、電荷ポンプの低効率のせいで、２５０ミリアンペアの全体的な電流消費に相当することがあり得る。
【課題を解決するための手段】
【００１２】
転送ゲートの高状態から低状態への切り替えまたはその逆の瞬間に非常に高い電流要求という困難を生みだすことなく、暗電流の問題を解決するために、本発明のアイデアは、低状態へのこの切替を３つの別々の段階に分けて実行することであり、この３つの別々の段階とは、正の電圧からゼロ（センサの１つの電源端子の電位）への推移、次いでゼロにおける安定化、次いで、ゼロから電荷ポンプによって供給される負の電圧への推移、である。転送パルスの間に転送ゲートに蓄積された電荷の大部分は、それから第１に、電荷ポンプではなくゼロボルト（接地）の電源端子に放電する。電荷ポンプは、転送トランジスタのゲートの０ボルトからわずかに負の電圧（たとえば−０．７ボルト）への推移のみを提供する。
【００１３】
その結果として、本発明は、アクティブピクセルの行および列のマトリクスを備えた、ゼロ電位の第１の電源端子と正の電源電位の第２の電源端子との間で電力供給された画像センサにおいて画像を撮像するための方法を提供し、この画像センサ中の各ピクセルは、ゼロ基準電位の能動半導体層内部に形成されたフォトダイオードと、光によって生成された電荷をフォトダイオードから電荷蓄積ノードへ転送するための電荷転送ゲートと、任意選択的に、フォトダイオードの電位をリセットするためのゲートと、を含み、この方法はマトリクスの全ピクセルのフォトダイオードから対応する蓄積ノードへの電荷のグローバル転送のためのステップと、任意選択的に全てのフォトダイオードをリセットするためのステップとを含み、以下を特徴とする、すなわち、電荷積分時間の大部分の間、負の電位が電荷ポンプによって転送ゲートおよび／またはリセットゲートに印加され、転送時間窓の間、全てのピクセルに共通な転送またはリセット制御信号をそれが受け取り、この転送またはリセット制御信号は、少なくとも、この信号が負の電位から正の転送電位へ移行する第１の段階と、この信号が正の転送電位から第１の電源端子によって供給されるゼロ電位へ移行する第２の段階と、この信号がゼロ電位のままである有限の持続時間である第３の段階と、この信号がゼロ電位から電荷ポンプによって供給される負の電位に戻る第４の段階と、を連続的に含むことを特徴とする。
【００１４】
電荷ポンプは、積分時間の間、負の電位を維持するために使用されるが、この段階において高い電流要求を受けない。電荷ポンプは、第２および第３の段階の間は使用されない。次いで、電荷ポンプは転送制御信号の終了時に電位をゼロから負の電位へ駆動するために使用されるが、そのとき、電位差は、第１の段階の正の電位と最終的な負の電位との間に存在する差よりも低くなる。容量放電に起因する電流要求は、それに応じて低減される。電流要求の利得は、電圧のこれら２つの差の比率になる。
【００１５】
たとえば、正の電位が３．３ボルトであり、負の電位が−０．７ボルトである。電流消費の利得は、比率４ボルト／０．７ボルトであり、約５．７になる。
【００１６】
正の電位からゼロ電位への推移は電荷ポンプによって実行されないが、容量放電電流はゼロ電位の電源端子へと直接的に流れる。したがって、電荷ポンプの低効率は、この段階において問題にならない。
【００１７】
一実施形態では、転送パルス（またはリセットパルス）の立ち下がりエッジのみが、第１の電源端子によって直接的に供給されるゼロ電位を通しての推移のための段階を経験する。
【００１８】
別の実施形態では、対称性の理由から、転送パルスの立ち上がりエッジに同じ形状が与えられ、この形状は、電荷ポンプによって供給される負の電位から第１の電源端子によって供給されるゼロ電位までの立ち上がり段階と、この電位における有限の持続時間である段階と、ゼロ電位から電荷の転送をもたらす正の電位への立ち上がり段階と、を備える。
【００１９】
転送ゲートに負の電圧を印加することを想定しているセンサが、次の刊行物に記載されている。米国特許出願２００８２９６６３０号明細書、米国特許出願第８，１６３  ５９１号明細書、米国特許出願第２００９／０２１９４１８号明細書、ならびに、Ｂｏｎｇｋｉ  Ｍｈｅｅｎ、Ｙｏｕｎｇ−Ｊｏｏ  Ｓｏｎｇ、およびＡｌｂｅｒｔ  Ｊ．Ｐ．Ｔｈｅｕｗｉｓｓｅｎ著、Ｎｅｇａｔｉｖｅ  Ｏｆｆｓｅｔ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ  ＣＭＯＳ  Ｉｍａｇｅ  Ｐｉｘｅｌｓ  ｆｏｒ  Ｉｎｃｒｅａｓｅｄ  Ｗｅｌｌ  Ｃａｐａｃｉｔｙ  ａｎｄ  Ｓｕｐｐｒｅｓｓｅｄ  Ｄａｒｋ  Ｃｕｒｒｅｎｔ。
【００２０】
本発明の他の特徴および利点が、以下に続いており添付の図面を参照して提示される詳細な説明を読むことで、明らかになるであろう。
【図面の簡単な説明】
【００２１】
【図１】既に説明した、５つのトランジスタを有する従来のピクセルの電気回路図を示す。
【図２】ピクセルの一般的な動作のタイミング図を示す。
【図３】本発明のフォトダイオードのための転送またはリセット制御パルスに従った、１つの可能な形状の例を示す。
【図４】本発明に従った、フォトダイオードのための転送またはリセット制御パルスの理論的な形状を示す。
【図５】電荷ポンプの回復時間を考慮に入れた、制御パルスの実際の形状を示す。
【図６】本発明に従った、センサの動作のタイミング図を示す。
【図７】転送またはリセット信号を生成するための回路を示す。
【図８】図７の回路において使用される信号を示す。
【発明を実施するための形態】
【００２２】
図２は、第５のトランジスタを積分期間（「グローバルシャッター」モードと呼ばれるモードで動作）の開始をトリガするために使用した、５つのトランジスタを有するピクセルの従来の動作のタイミング図を示す。「グローバルシャッター」モードにおける動作はトランジスタＴ５が存在しないときにも可能であろうが、積分時間は調節可能ではなくなり、積分時間は期間ＦＲと等しくなるであろう。
【００２３】
動作は、フレーム期間ＦＲを伴って周期的である。フレームは、トランジスタＴ５が設けられたとき、全てのピクセルについて同時に、トランジスタＴ５のゲートに印加されたリセットパルスＧＲで開始する。このパルスは、フォトダイオードにおいて光によって積分されてきた電荷を空にする。パルスＧＲの終わりは、全てのピクセルに共通して、積分時間Ｔｉの開始を示す。この時間の終わりは、転送トランジスタＴ１のゲートに印加された転送パルスＴＲＡの終わりによって定義されるであろう。グローバルシャッターモードにおいては全てのピクセルに共通なこのパルスは、積分された電荷をフォトダイオードから蓄積ノードＮＤへ転送する。
【００２４】
積分時間の間、パルスＴＲＡの前に、蓄積ノードに含まれている可能性のある電荷を空にするために、リセット電位レベル（線ＲＳＴ）がトランジスタＴ３のゲートに印加される。この信号は、転送パルスに先立って、必然的に中断される。
【００２５】
積分時間Ｔｉの後で、ピクセルは行毎に読み出され、各行が読み出されるときを定義するために、選択信号（線ＳＥＬ）が連続的に各行に印加される。この信号は、図２では１行のみについて示されている。この信号は、トランジスタＴ４のゲートに印加される。読み出しが、ピクセルの各列の下部に位置し、それぞれの列導体ＣＯＬに接続されている、図示していない読み出し回路内で実行される。読み出し回路は、転送パルスＴＲＡの後の列導体の有用な電位レベルとリセット後の電位レベルとをそれぞれサンプリングするために使用されるパルスｓｈｓおよびｓｈｒによって制御されるサンプリング回路を特に含む。測定は、各期間における２つのサンプルの間の差によって行われる。
【００２６】
所与の行に対する、この行に印加されるパルス信号ＳＥＬによって定義される読出し段階は、サンプリングパルスｓｈｓの生成と、関心対象の行のピクセルの蓄積ノードをリセットするためのトランジスタＴ３のゲート上でのパルスｒｓｔの生成と、サンプリングパルスｓｈｒの生成と、を連続的に含む。サンプリングされた信号の差は、アナログ−デジタル変換器（図示せず）によって変換される。
【００２７】
従来技術では、転送信号ＴＲＡと、必要な場合にはフォトダイオードをリセットするための信号ＧＲとは、全てのピクセルに共通であり、通常は、フォトダイオードが形成される能動半導体層の電位であるゼロボルトの基準電圧から開始するパルスである。これらのパルスは、短時間の間正の値を取り、これらのパルスはフォトダイオードに蓄積された電荷を空にすることを可能にする。
【００２８】
次いで、転送制御またはリセット制御信号が図３Ａに示されるゼロから正の転送電位へ向かう矩形形状を有し、この正の転送電位は、センサが２つの電源端子Ｖｓｓ（ゼロ）とＶｄｄ（正）の間で電力供給されるとき、Ｖｄｄであり得る。Ｖｄｄは典型的には３．３ボルトである。
【００２９】
上記で説明してきたように、積分段階の間制御信号がわずかに負の電圧（たとえば−０．７ボルト）に保持される場合、かつ、立ち上がりエッジおよび立ち下がりエッジがあまりに高い電流要求を防止するために最小限の持続時間を有するように強制される場合、パルスの形状は、図３Ｂの形状であり得る。エッジの最小持続時間はたとえば３００ナノ秒であり、信号ＴＲＡまたはＧＲの全持続時間はおよそ１マイクロ秒であり得る。
【００３０】
本発明に従うと、図４Ａに示されるように、転送またはリセット制御信号のプロファイルには異なる形状が与えられ、この異なる形状は、この信号がその高い正のレベルにある瞬間とこの信号がその低い負のレベルに戻る瞬間との間に、電源ゼロ電位を通じた有限の持続時間のための信号の推移を加える。したがって、転送またはリセット制御信号は、少なくとも、信号が負の電位から正の転送電位へ移行する（かつ好ましくは数百ナノ秒の期間、そこにとどまっている）第１の段階と、信号が正の転送電位から第１の電源端子によって供給されるゼロ電位へ移行する第２の段階と、信号がゼロ電位のままである有限の持続時間である第３の段階と、信号がゼロ電位から電荷ポンプによって供給される負の電位に戻る第４の段階と、に分解することができる。
【００３１】
信号がゼロ電位のままである期間は短い期間であることができる。この期間は、マトリクスの全てのトランジスタのゲート容量をゼロまで放電することを可能にするために十分でなければならず、約百ナノ秒で十分であろう。
【００３２】
任意選択的に、対称性および信号の構造の簡略化の理由から、図４Ｂに示されるように、信号がその低い負のレベルにある瞬間と信号がその高い正のレベルに届く瞬間との間の、有限の持続時間の電源ゼロ電位を通じた推移が、第１の段階の間にも加えられる。
【００３３】
正の電位までの累進的な上り勾配が、電流要求を制限するために、第１の段階において好ましくは（しかし必ずしも必要ではなく）設けられ、同様に、第２の段階において、正の電位からの累進的な下り勾配が、好ましくは設けられる。立ち上がりエッジおよび立ち下がりエッジは、このとき、１００ナノ秒から４００ナノ秒の間、続くことができる。同様の下りまたは上り勾配が、任意選択的に、第４の段階（ゼロから−０．７ボルトに立ち下がる）、および負の電位からゼロ電位への立ち上がり中に、設けられることができる。
【００３４】
リセットトランジスタＴ５が設けられ、かつ、このトランジスタが積分時間の開始を定義するために活性化される場合、図４Ａおよび図４Ｂに示された制御信号の形状は、転送制御信号ＴＲＡに対して、およびリセット制御信号ＧＲに対して、使用することができる。これらの形状は、これら２つの信号のうちの１方のみに対して使用することもでき、他方は、電源ゼロ電位に保持するための段階を含まない。図４Ａおよび図４Ｂに図示された信号形状は、説明を簡単にするために示された理論上の形状である。実際の形状は、より通常は、電荷ポンプによって生成される電圧（たとえば、理論的には−０．７ボルト）は、電荷ポンプがオンにされたときから始まってその公称値に戻るのに一定の時間を要するという事実のおかげで、以下に説明するように、図５Ａおよび図５Ｂにおいて示される形状になる。
【００３５】
図６は、センサの動作の一般的なタイミング図を示す。タイミング図は図２のものと同様であり、説明も同じであり、違いは次の点である、すなわち、ここでは、信号ＴＲＡおよびＧＲ（またはこの２つのうちの少なくとも１つ）の低い電位は、電荷積分時間の間、負であることと、転送制御信号の形状とリセット信号の形状とは、少なくとも正の電位から低い負の電位に向かう立ち下がりについて、図４Ａおよび図４Ｂを参照して説明した、ゼロ電位の有限（ゼロ以外）の持続時間の平坦部を含むことである。転送（またはリセット）制御信号の持続時間は、１ミリ秒程度とすることができる。
【００３６】
図６の図では、転送制御信号の低い電位は電荷積分期間の全体に渡り負であり、電荷読み出しの間（換言すると、連続的な行の選択のための信号ＳＥＬの間）低い状態のままであることに、留意されたい。しかしながら、点線によって示されるように、転送制御信号は、読出し段階の間、ゼロ電位にリセットされることができる。電荷ポンプは読み出しの間は必要とされていないので、ポンプの高周波切替からのスプリアス信号に関連した、干渉ノイズが蓄積ノード上に導入されない。図２のように図６では、単一の行について、選択信号ｓｅｌおよび読み出し信号ｓｈｓ、ｒｓｔ、ｓｈｒのみが示されており、これらの信号は、様々な行の選択および読み出しを実行するために、連続的に繰り返される。
【００３７】
図７は、センサのピクセルの同一行の全てのピクセルの転送トランジスタＴ１のゲートを接続する行制御回路を示す。この回路は、ピクセルの１つの行のリセットトランジスタＴ５のゲートを接続する行の制御についても同じであろう。各制御回路は、基本的に、電力増幅器ＡＭＰおよび関連した電圧選択部を備える。増幅器ＡＭＰは、典型的に５０から１００マイクロアンペアの最大電流となる、行の全てのトランジスタのゲート容量のための電荷電流を供給することが可能である。増幅器の出力電流が制限されているという事実は、行のゲートに印加される信号についての上り勾配を定義する。たとえば、１００マイクロアンペアに制限された電流は、行容量が６ピコファラドである場合、約２５０ナノ秒の立ち上がりまたは立ち下がり時間を定義する。
【００３８】
増幅器ＡＭＰは、センサの一般的な正の電源端子によって直接的に供給される電圧Ｖｄｄ（たとえば、３．３ボルト）であり得る高電圧ＶＨＩと、電圧選択部ＶＬＯＳＥＬによって供給される低電圧ＶＬＯとの間で、電力供給される。
【００３９】
電圧選択部は、ゼロ電位の一般的な電源端子によって供給される低電源電位Ｖｓｓと、電荷ポンプＰＣＨによって供給される負の電位ＶＮＥＧの両方を受け取る。電圧選択部の出力において、電圧選択部がその制御入力ｄ＿ＶＬＯで受け取る論理信号に応じて、電圧選択部は電位ＶｓｓおよびＶＮＥＧの一方または他方を供給する。したがって、増幅器は、２つの電源端子によってＶｄｄとＶｓｓの間で、またはＶｄｄとＶＮＥＧの間で、したがって正の電源端子と電荷ポンプの出力の間で、それぞれ、信号ｄ＿ＶＬＯの高状態または低状態にしたがって、電力供給される。電荷ポンプは、制御回路の各々がピクセルのそれぞれの行に割り当てられている場合、これらの全ての制御回路で共通である。
【００４０】
増幅器ＡＭＰは更にその入力上で論理制御パルスｄ＿ＴＲＡを受け取り、この論理制御パルスｄ＿ＴＲＡは、シーケンサー（図示せず）によって供給され、センサの動作のために様々な周期的な信号を確立する。信号ｄ＿ＴＲＡは、積分時間の終了時に転送するための命令を表す。この信号の値は、積分時間全体の間、低論理レベル０になる。この信号は、図４Ａおよび図４Ｂで示された転送信号の全持続時間の間のみ、高論理レベル１に移行する。ｄ＿ＴＲＡが低レベルであるとき、増幅器はその出力において、電圧ＶＬＯ、換言すると、ＶｓｓかＶＮＥＧのいずれかを供給する。ｄ＿ＴＲＡが高レベルであるとき、増幅器はその出力において、電圧ＶＨＩ、換言すると、Ｖｄｄを供給する。
【００４１】
同じ説明が、信号ＧＲに対しても適用可能である。
【００４２】
シーケンサーは更に、電圧選択部ＶＬＯＳＥＬを制御するように意図された論理信号ｄ＿ＶＬＯを供給する。信号ｄ＿ＶＬＯが低レベルであるとき、電圧選択部は増幅器に−０．７ボルトの負の電圧ＶＮＥＧを供給する。ｄ＿ＶＬＯが高いとき、選択部はＶｓｓを供給する。
【００４３】
図８は制御信号ｄ＿ＶＬＯおよびｄ＿ＴＲＡ、ならびにこれらに起因する転送制御信号ＴＲＡを示す。
【００４４】
ｄ＿ＶＬＯおよびｄ＿ＴＲＡが低レベルであるとき、電荷ポンプは増幅器にＶＮＥＧを供給し、増幅器はゲートの行にＶＮＥＧを供給する。これは、積分時間Ｔｉ全体についての場合である。
【００４５】
ｄ＿ＶＬＯが高レベルに移行すると、増幅器はセンサの低電源端子から電圧Ｖｓｓを受け取る。増幅器はその出力にＶｓｓを供給する。
【００４６】
ｄ＿ＴＲＡが続いて高論理レベルに移行すると、増幅器の出力ＴＲＡは、増幅器の出力で供給することができる可能な最大電流によって定義された、非ゼロの立ち上がり時間で、Ｖｄｄに移行する。ＴＲＡはその後、信号ｄ＿ＴＲＡの持続時間の間、Ｖｄｄのままになる。ＴＲＡは、増幅器の入力において吸収することができる可能な最大電流によって定義された非ゼロの立ち下がり時間で、信号ｄ＿ＴＲＡの終了時にレベルＶｓｓまで下がる。最後に、信号ＴＲＡは信号ｄ＿ＶＬＯの終了時に負の電圧ＶＮＥＧに徐々に戻ることが分かる。このゆっくりとした戻りは、電圧ＶＮＥＧが電荷ポンプによって供給されるという事実に起因する。電荷ポンプは全ての増幅器を介してセンサの行の全てのゲートによって充電されるので、電荷ポンプは、電荷ポンプに要求される公称の負の電圧に徐々に達する電圧を供給する。
【００４７】
負の電圧を公称値、たとえば−０．７ボルト、へ戻すことを加速させることが望まれる場合、電圧ＶＮＥＧが制限値を超えた絶対値に低下した場合にのみ動作させられる電荷ポンプＰＣＨと並列に、１つまたは複数の他の電荷ポンプを設けることができる。主の電荷ポンプＰＣＨは積分時間の間中−０．７ボルトのレベルを保持し、他のポンプは信号ｄ＿ＶＬＯの終了時のみ動作する。電荷ポンプの出力は、並列に接続される。集合の出力に並列に配置された電圧調整器は、主電荷ポンプの出力電圧を設定値と比較する。差があまりにも大きい場合、調整器は補助電荷ポンプを動作させるための信号を供給する。
【００４８】
図７および図８を参照して信号ＴＲＡに関して述べてきた全ての点は、リセット信号ＧＲにも当てはまる。積分時間の間にトランジスタＴ５がアンチブルーミング機能を提供しなくてはならない場合、この時間の間そのゲートに印加される負の電圧のために、転送トランジスタのゲートの下に同じ瞬間に生成される電位障壁よりもわずかに低い電位障壁を半導体中に加えることが、望ましい。これは、トランジスタＴ５の閾値電圧がトランジスタＴ１の閾値電圧よりも低くなるように備えることによって達成される。これは、これら２つのトランジスタについて、異なるチャネルドーピングまたは異なるゲート酸化物の厚さを有することにより、得ることができる。また、それは、積分段階の間トランジスタＴ５のゲートに印加される負の電圧が、トランジスタＴ１のゲートに印加される電圧よりわずかに高くなる（より小さな負である）ように備えることもできる。しかしながら、またそれは、トランジスタＴ５がアンチブルーミングトランジスタとして使用されず、補助アンチブルーミング手段が設けられる場合であることもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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