(57)【特許請求の範囲】
【請求項１】
色毎に一方向に配列された複数の画素を有し、前記各画素で蓄積された電荷を前記各画素で電圧に変換する光電変換部と、
前記各画素で変換された前記各電圧のアナログ信号出力を、前記一方向の各位置にある前記各色の画素からなる画素群毎に色毎に並列に順次に処理する複数のアナログ処理部と、
前記各画素群のアナログ信号出力に対して前記各アナログ処理部が処理を開始する前の予備動作に必要な信号を前記各アナログ処理部に供給する信号供給部と、
を有することを特徴とする光電変換素子。
【請求項２】
前記信号供給部は、
前記画素と同様に構成されたダミー画素を備え、
前記アナログ処理部は、
前記予備動作に必要な信号である前記ダミー画素が出力するアナログ信号を処理することにより前記予備動作を実行すること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
前記信号供給部は、
前記予備動作に必要な信号として前記画素が出力するアナログ信号に相当するダミー信号を前記アナログ処理部に対して供給し、
前記アナログ処理部は、
前記ダミー信号を処理することにより前記予備動作を実行すること
を特徴とする請求項１に記載の光電変換素子。
【請求項４】
前記信号供給部は、
前記アナログ処理部に前記予備動作に必要な信号として制御信号を前記アナログ処理部に対して供給し、
前記アナログ処理部は、
前記制御信号に基づく前記予備動作を実行すること
を特徴とする請求項１に記載の光電変換素子。
【請求項５】
前記信号供給部は、
前記アナログ処理部にダミー負荷電流を流すダミー負荷を備え、
前記アナログ処理部は、
前記信号供給部により前記ダミー負荷電流が流されることにより前記予備動作を実行すること
を特徴とする請求項１に記載の光電変換素子。
【請求項６】
前記アナログ処理部は、
アナログ信号を増幅させる増幅部、及びアナログ信号をデジタル信号に変換するＡ／Ｄ変換部の少なくともいずれかを有すること
を特徴とする請求項１乃至５のいずれか１項に記載の光電変換素子。
【請求項７】
前記予備動作は、
１つの前記画素が出力するアナログ信号を前記アナログ処理部が処理する１画素相当の処理動作に対応すること
を特徴とする請求項１乃至６のいずれか１項に記載の光電変換素子。
【請求項８】
前記アナログ処理部は、
前記画素群が出力するアナログ信号に対して処理を開始する直前に、前記予備動作を実行すること
を特徴とする請求項１乃至７のいずれか１項に記載の光電変換素子。
【請求項９】
前記アナログ処理部は、
前記画素群が出力するアナログ信号に対して処理を行う期間以外の期間には、前記予備動作を継続すること
を特徴とする請求項１、３、４および５のいずれか１項に記載の光電変換素子。
【請求項１０】
請求項１乃至９のいずれか１項に記載の光電変換素子を有すること
を特徴とする画像読取装置。
【請求項１１】
請求項１０に記載の画像読取装置と、
前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【請求項１２】
色毎に一方向に配列された複数の画素を有し、前記各画素で蓄積された電荷を前記各画素で電圧に変換する工程と、
複数のアナログ処理部に対して予備動作に必要な信号を供給する工程と、
前記複数のアナログ処理部の前記予備動作後に、前記複数のアナログ処理部において、前記各画素で変換された前記各電圧のアナログ信号出力を前記一方向の各位置にある前記各色の画素からなる画素群毎に色毎に並列に順次に処理する工程と、
を含む信号制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置、画像形成装置及び信号制御方法に関する。
【背景技術】
【０００２】
スキャナなどの画像読取装置は、原稿からの反射光を光電変換し、光電変換したアナログ画像信号に対して増幅やＡ／Ｄ変換等の処理を行う。光電変換素子は、従来ＣＣＤが主に使われていたが、近年の低電力化要求により、ＣＭＯＳリニアセンサが注目されている。ＣＭＯＳリニアセンサは、入射光をフォトダイオード（ＰＤ）で光電変換する点がＣＣＤと同じだが、ＣＣＤが電荷をシフトレジスタで転送した後に電荷検出部で電荷−電圧変換するのに対し、画素付近で電荷−電圧変換して後段に出力する点が異なる。また、ＣＭＯＳリニアセンサは、ＣＭＯＳプロセスで製造できるためロジック回路を内蔵でき、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）やＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）を内蔵することも可能である。
【０００３】
また、近年では、複数画素（例えばＲｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの３画素）を１つの画素群（カラム）として、カラム毎にＰＧＡやＡＤＣ等のアナログ処理回路を構成して並列処理を行い、各アナログ処理回路はカラム内の複数の画素から読み出されたアナログ画像信号に順次（例えばＲｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの順に）アナログ処理を行うことにより、駆動高速化を図るカラム方式が既に知られている。
【０００４】
また、特許文献１には、単位画素の列（カラム）を備え、ノイズ成分を用いて検出された画素信号を行毎に補正するノイズ補正回路を備えた固体撮像装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来のカラム方式のＣＭＯＳリニアセンサでは、カラム内の最初にアナログ信号処理を行う先頭画素（例えばＲｅｄ画素）と、それ以外の後続画素（例えばＧｒｅｅｎ及びＢｌｕｅ画素）とでは、直前の動作状態が異なるため、画素間（色間）に特性差が生じて画質の劣化（色付き／偽色）を引き起こすという問題があった。
【０００６】
また、ＰＧＡやＡＤＣには、電源／ＧＮＤ／基準電圧の供給がなされ、動作を行うとこれらに負荷変動やスイッチングノイズが発生する。このとき先頭画素と後続画素で直前の動作状態が異なるため、この負荷変動やスイッチングノイズも異なるものとなり、ＰＧＡでは画素間（色間）でのゲイン誤差、ＡＤＣでは画素間（色間）での変換誤差となる。これらの特性差に線形性があれば後段で画像信号を補正することも比較的容易であり問題とはならないが、特性差が画素信号レベルによって異なる、カラムによって異なる、といった複合的な特性となると後段での補正は容易ではない。そのため画質が劣化する（色間で特性が揃わず、色付き／偽色が発生する）、又は専用の補正回路を設けることによってチップサイズやコストの増大を招くという問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、複数の画素からなる画素群が出力するアナログ信号を画素毎に順次に処理するアナログ処理部による画質の劣化を、専用の補正回路などを設けることなく、容易に抑制することができる光電変換素子、画像読取装置、画像形成装置及び信号制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、色毎に一方向に配列された複数の画素を有し、前記各画素で蓄積された電荷を前記各画素で電圧に変換する光電変換部と、前記各画素で変換された前記各電圧のアナログ信号出力を、前記一方向の各位置にある前記各色の画素からなる画素群毎に色毎に並列に順次に処理する複数のアナログ処理部と、前記各画素群のアナログ信号出力に対して前記各アナログ処理部が処理を開始する前の予備動作に必要な信号を前記各アナログ処理部に供給する信号供給部と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の画素からなる画素群が出力するアナログ信号を画素毎に順次に処理するアナログ処理部による画質の劣化を、専用の補正回路などを設けることなく、容易に抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態にかかる光電変換素子及びその周辺を示す図である。
【図２】図２は、光電変換素子における光電変換部及びアナログ処理部の詳細を示す図である。
【図３】図３は、ＰＧＡの詳細を示す図である。
【図４】図４は、光電変換素子の第１動作を示す図である。
【図５】図５は、光電変換素子の第１変形例における光電変換部、アナログ処理部及びその周辺の詳細を示す図である。
【図６】図６は、光電変換素子の第１変形例の第１動作を示す図である。
【図７】図７は、光電変換素子の第１変形例の第２動作を示す図である。
【図８】図８は、光電変換素子の第２変形例における光電変換部、アナログ処理部及びその周辺の詳細を示す図である。
【図９】図９は、光電変換素子の第２変形例の第１動作を示す図である。
【図１０】図１０は、光電変換素子の第２変形例の第２動作を示す図である。
【図１１】図１１は、光電変換素子の第３変形例の動作を示す図である。
【図１２】図１２は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、実施形態にかかる光電変換素子について説明する。図１は、実施形態にかかる光電変換素子１０及びその周辺を示す図である。光電変換素子１０は、例えば光電変換部１２、信号処理部１４、制御部（タイミング制御部）１６及びパラレルシリアル変換部（ＰＳ）１８を有するＣＭＯＳリニアセンサであり、ＣＰＵ１１の制御に応じて動作する。
【００１２】
光電変換部１２は、Ｒ，Ｇ，Ｂの色毎にそれぞれ一方向に配列されたｎ個の画素（フォトダイオードを含む）１２０，１２２，１２４を有する。また、光電変換素子１０は、Ｒ，Ｇ，Ｂの３つの色の光をそれぞれ受光する画素１２０，１２２，１２４が１つのカラム（画素群）に含まれ、カラム毎に光電変換した信号を出力するように構成されている。各画素１２０，１２２，１２４は、それぞれ原稿からの反射光を光電変換し、画素毎のアナログ画像信号として出力する。
【００１３】
信号処理部１４は、ｎ個のＰＧＡ（Programmable  Gain  Amplifier：増幅部）１４０、ｎ個のＡ／Ｄ変換部（ＡＤＣ）１４２、及びｎ個のＣＤＳ部（Ｄ−ＣＤＳ：デジタルＣＤＳ）１４４を有し、光電変換部１２がカラム毎に出力するアナログ信号を増幅して、デジタル信号に変換し、相関二重サンプリング（ＣＤＳ）による補正を行って出力する。
【００１４】
ここで、ＰＧＡ１４０は、カラム毎に設けられ、Ａ／Ｄ変換部１４２のダイナミックレンジに合わせてアナログ画像信号を増幅する。Ａ／Ｄ変換部１４２は、ＰＧＡ１４０が出力したアナログ信号をデジタル信号に変換し、ＣＤＳ部１４４に対して出力する。以下、画素群が出力するアナログ信号を画素毎に順次に処理するＰＧＡ１４０及びＡ／Ｄ変換部１４２をアナログ処理部と記すことがある。アナログ処理部は、後述する予備動作を行った後に、画素群が出力するアナログ信号を画素毎に順次に処理する。
【００１５】
ＣＤＳ部１４４は、Ａ／Ｄ変換部１４２から入力されたデジタル信号が示す光電変換部１２のリセットレベル（光によらず出力される基準レベル）と、各画素（画素１２０，１２２，１２４）に蓄積された信号レベルとの差分を算出して出力するＣＤＳ処理を行う。パラレルシリアル変換部１８は、複数のカラムで並列に処理され出力されたデジタル信号をシリアライズして後段に出力する。また、制御部１６は、光電変換素子１０を構成する各部を駆動するために必要な各信号を生成し、出力する。また、制御部１６は、例えば光電変換素子１０が一括露光を行うように動作タイミングを制御する。
【００１６】
なお、図１に示した例では、複数の信号を並列に処理するカラム構成のＣＭＯＳリニアセンサを例としてあげているが、処理系統は１系統でもよい。また、Ｒ，Ｇ，Ｂの３画素に対し、１つのＰＧＡ１４０、Ａ／Ｄ変換部１４２及びＣＤＳ部１４４を設けた３画素１カラムの構成を例として示しているが、この限りではなく、奇数画素及び偶数画素のＲ，Ｇ，Ｂを含む６画素１カラム等でもよい。さらに、光電変換素子１０は、Ａ／Ｄ変換されたデジタルデータに対して、ＣＤＳを行う構成を例としているが、ＰＧＡ１４０が増幅させたリセットレベルのアナログ信号及び信号レベルのアナログ信号を用いて、画素毎に相関二重サンプリングを行ってもよい。
【００１７】
図２は、光電変換素子１０における光電変換部１２及びアナログ処理部（ＰＧＡ１４０及びＡ／Ｄ変換部１４２）の詳細を示す図である。図２に示すように、光電変換素子１０は、主走査方向にｎ個の画素が配列され、副走査方向にはＲｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの色毎に計３ラインが配列されている。ここでは、簡略化のために、制御信号線等は省略されている。
【００１８】
光電変換素子１０は、全ての画素が共通の露光時間で電荷を蓄積して電圧に変換し、スイッチ素子を介してアナログメモリ（コンデンサ）に画素信号を保持する。複数の画素（Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの３画素）は、１つのカラムを構成し、スイッチ素子を介して共通のＰＧＡ１４０に接続され、読み出された信号が時分割でＲｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの順にＰＧＡ１４０に入力される。ＰＧＡ１４０に入力された信号は、基準電圧Ｖｒｅｆａを基準にして増幅され、後段でＰＧＡ１４０と同じくカラム毎に設けられたＡ／Ｄ変換部１４２によって上側基準電圧Ｖｒｅｆｐ及び下側基準電圧Ｖｒｅｆｎを基準にしてデジタル信号に変換される。
【００１９】
図３は、ＰＧＡ１４０の詳細を示す図である。ＣＭＯＳセンサ等のＭＯＳ集積回路では、精度の高い抵抗器を構成することが難しいため、ＭＯＳ−ＦＥＴを使用したスイッチによってコンデンサの接続を切替えることにより抵抗器と等価な動作をするスイッチトキャパシタ回路が多く用いられる。
【００２０】
図３（ａ）は、ＰＧＡ１４０の基本構成を示している。ＰＧＡ１４０は、図３（ａ）に示すように、オペアンプ、２つのコンデンサ、３つのスイッチを有する。ＰＧＡ１４０は、入力電圧Ｖｉｎが画素信号、基準電圧Ｖｒｅｆａが増幅の基準となる電圧であり、ＶｉｎとＶｒｅｆａの差をコンデンサの容量比で増幅して、出力電圧Ｖｏｕｔに出力する。なお、ここでは簡略化のために、オペアンプの電源やスイッチの制御信号線は省略している。
【００２１】
以下、図３（ｂ），（ｃ）を用いて、ＰＧＡ１４０の詳細な増幅動作を説明する。ＰＧＡ１４０は、まずＳＷ１とＳＷ３がｏｎにされ、ＳＷ２がｏｆｆにされる。このときのＰＧＡ１４０の等価回路が図３（ｂ）である。オペアンプのイマージナリーショートによりＣ１の右端の電圧はＶｒｅｆａであるため、Ｃ１の両端に印加される電圧はＶｉｎ−Ｖｒｅｆａとなる。充電される電荷はＣ１×（Ｖｉｎ−Ｖｒｅｆａ）である。なお、Ｃ２（図示せず）は両端の電圧がゼロであるため電荷もゼロである。
【００２２】
次に、ＰＧＡ１４０は、ＳＷ１とＳＷ３がｏｆｆにされ、ＳＷ２がｏｎにされる。このときのＰＧＡ１４０の等価回路が図３（ｃ）である。Ｃ１の左端の電圧がＶｒｅｆａとなり両端に印加される電圧はゼロとなるため、Ｃ１に充電されていた電荷Ｃ１×（Ｖｉｎ−Ｖｒｅｆａ）は放電される。オペアンプの入力インピーダンスは無限大と近似できるので、Ｃ１から放電された電荷はＣ１と直列に接続されたＣ２に充電される。オペアンプのイマージナリーショートによりＣ２の左端の電圧はＶｒｅｆａであるため、Ｃ２の電荷はＣ２×（Ｖｏｕｔ−Ｖｒｅｆａ）である。Ｃ１から放電された電荷Ｃ１×（Ｖｉｎ−Ｖｒｅｆａ）とＣ２に充電される電荷Ｃ２×（Ｖｏｕｔ−Ｖｒｅｆａ）が等しいため、出力電圧はＶｏｕｔ＝Ｃ１／Ｃ２×（Ｖｉｎ−Ｖｒｅｆａ）＋Ｖｒｅｆａとなる。すなわち、画素信号Ｖｉｎと基準電圧Ｖｒｅｆａの差を容量比Ｃ１／Ｃ２で増幅し、オフセットＶｒｅｆａが加算されて出力される。
【００２３】
ここで、負荷変動やスイッチングノイズによりＶｒｅｆａが変動した場合は、ＰＧＡ１４０のゲインが変動することになる。特に画素間（色間）でＶｒｅｆａの変動が異なる場合、線形性があれば後段で画像信号を補正することも比較的容易であり問題とはならないが、画素信号レベルが異なればＶｒｅｆａからコンデンサに供給される電流も異なり負荷変動も異なる他、カラムによっても特性差が異なるといった複合的な特性となるため後段での補正は容易ではない。そのためＶｒｅｆａの画素間（色間）の特性差は極力抑えることが重要である。
【００２４】
Ａ／Ｄ変換部１４２についても、オペアンプとスイッチトキャパシタ回路で構成できる点はＰＧＡと同様であり、負荷変動やスイッチングノイズの影響を受ける点も同様である。Ａ／Ｄ変換部１４２の上側基準電圧Ｖｒｅｆｐや下側基準電圧Ｖｒｅｆｎの変動は、変換誤差に直結するため、ＰＧＡ１４０と同様に後段での補正が困難なＶｒｅｆｐ及びＶｒｅｆｎの画素間（色間）の特性差は極力抑えることが重要である。
【００２５】
図４は、光電変換素子１０の第１動作を示す図である。なお、図４では、ある１つのカラムについて、アナログ処理部（ＰＧＡ１４０及びＡ／Ｄ変換部１４２）の動作タイミングが示されている。Ｖｒｅｆａ／ｐ／ｎは、上述したＰＧＡ１４０の基準電圧Ｖｒｅｆａと、Ａ／Ｄ変換部１４２の上側基準電圧Ｖｒｅｆｐ及び下側基準電圧Ｖｒｅｆｎを、まとめて表している。
【００２６】
光電変換素子１０は、まず画素から出力された画素信号がＰＧＡ１４０に順次入力される。光電変換素子１０は、上述したようにＲ，Ｇ，Ｂの３つの画素が１つのカラムを構成しており、Ｒ，Ｇ，Ｂの順に処理を行う。ＰＧＡ１４０は、非増幅期間には動作を停止しており、増幅期間になると動作を開始する。ＰＧＡ１４０が動作を開始するとき、Ｖｒｅｆａから供給する電流が急激に増加することになり、負荷変動としてＶｒｅｆａの電圧降下が発生する。これは、ＰＧＡ１４０のゲインが変動することを意味する。
【００２７】
つまり、光電変換素子１０は、図４に示した第１動作を行う場合、最初にＰＧＡ１４０に入力されるＲｅｄ画像信号では、電流が急激に流れ始めるためこのＶｒｅｆａ低下の影響を大きく受け、その後のＧｒｅｅｎやＢｌｕｅ画像信号では影響が小さい。そのため色間に特性差が生じることとなり、画質の劣化につながる。
【００２８】
さらに、光電変換素子１０は、第１動作では図３に示したスイッチの切替動作によって発生するスイッチングノイズもＶｒｅｆａ変動の要因となる。つまり、Ｒｅｄ画像信号を増幅・Ａ／Ｄ変換する場合のスイッチングノイズがＶｒｅｆａを変動させ、次のＧｒｅｅｎ画像信号を増幅・Ａ／Ｄ変換するタイミングまで影響する。Ｇｒｅｅｎ画像信号を増幅・Ａ／Ｄ変換する場合のスイッチングノイズも同様にＢｌｕｅ画像信号を増幅・Ａ／Ｄ変換するタイミングまでＶｒｅｆａの変動を引き起こす。
【００２９】
しかし、最初のＲｅｄ画像信号を増幅・Ａ／Ｄ変換する場合はその前段タイミングでスイッチングノイズが発生していないため、スイッチングノイズによる影響が比較的少ない。スイッチングノイズによるＶｒｅｆａ変動が少ないこと自体は好ましいことであるが、それによってＲｅｄとそれ以外の色とでＶｒｅｆａ変動が異なることにより、これも色間の特性差として画質の劣化につながる。
【００３０】
図５は、光電変換素子１０の第１変形例における光電変換部１２、アナログ処理部（ＰＧＡ１４０及びＡ／Ｄ変換部１４２）及びその周辺の詳細を示す図である。光電変換素子１０の第１変形例は、ＶｒｅｆａとＧＮＤ間にダミー負荷抵抗２０（Ｒｄｍｙａ）がスイッチ２１を介して接続されている。ダミー負荷抵抗の抵抗値Ｒｄｍｙａは、Ｖｒｅｆａが全ＰＧＡ１４０に供給する電流と、ダミー負荷抵抗に流れる電流とが等しくなるように設定されている。具体的には、Ｖｒｅｆａが全ＰＧＡ１４０に供給する電流をＩａとすれば、Ｒｄｍｙａ＝Ｖｒｅｆａ／Ｉａと設定されている。
【００３１】
同様に、Ａ／Ｄ変換部１４２の基準電圧ＶｒｅｆｐとＶｒｅｆｎについても、それぞれダミー負荷抵抗２２（Ｒｄｍｙｐ）及びダミー負荷抵抗２４（Ｒｄｍｙｎ）が、それぞれスイッチ２３，２５を介して設けられている。抵抗値の設定方法もＰＧＡと同様である。
【００３２】
図６は、光電変換素子１０の第１変形例の第１動作を示す図である。 光電変換素子１０の第１変形例は、第１動作では、増幅期間前の非増幅期間（ＰＧＡ１４０が動作していない期間）には、スイッチ２１がｏｎにされてダミー負荷がＶｒｅｆａに接続され、ダミー負荷電流を流す。 また、光電変換素子１０の第１変形例は、増幅期間（ＰＧＡ１４０が動作している期間）には、スイッチ２１がｏｆｆにされる。
【００３３】
光電変換素子１０の第１変形例は、Ａ／Ｄ変換部１４２に関しても同様に、Ａ／Ｄ期間前の非Ａ／Ｄ期間（Ａ／Ｄ変換部１４２が動作していない期間）にはスイッチ２３，２５がｏｎにされ、Ａ／Ｄ期間（Ａ／Ｄ変換部１４２が動作している期間）にはスイッチ２３，２５がｏｆｆにされる。 その結果、光電変換素子１０の第１変形例の第１動作では、ＰＧＡ１４０やＡ／Ｄ変換部１４２の動作の有無によらず、Ｖｒｅｆａ／ｐ／ｎに流れる電流値は一定となりＶｒｅｆａ／ｐ／ｎの負荷変動が低減され、色間の特性差が軽減されて画質劣化を抑制できる。一方で、光電変換素子１０の第１変形例の第１動作では、増幅期間後、又は、Ａ／Ｄ期間後の期間もダミー負荷電流が流れるため、消費電力が増大するという副作用がある。また、スイッチングノイズの影響が色間で異なるという課題は残る。
【００３４】
なお、光電変換素子１０の第１変形例の第１動作では、ダミー負荷電流を流す動作が予備動作となっている。また、光電変換素子１０の第１変形例では、例えばダミー負荷抵抗２０，２２，２４、スイッチ２１，２３，２５及び制御部１６などが、アナログ処理部に対して予備動作に必要な信号を供給する信号供給部となっている。また、光電変換素子１０の第１変形例は、予備動作に必要な信号が外部から供給されてもよい。
【００３５】
図７は、光電変換素子１０の第１変形例の第２動作を示す図である。光電変換素子１０の第１変形例は、第２動作では、Ｒｅｄ画素信号が入力される直前（増幅期間が始まる直前）の一定期間、スイッチ２１がｏｎにされてダミー負荷２０がＶｒｅｆａに接続され、ダミー負荷電流を流す。ＰＧＡ１４０には、スイッチ２１がｏｆｆにされるタイミングでＲｅｄ画素信号が入力される。ダミー負荷電流が流れ始める瞬間は負荷変動としてＶｒｅｆａの電圧降下が発生するが画素信号への影響はない。このように、光電変換素子１０の第１変形例は、第２動作では、Ｒｅｄ画素信号が入力される直前の負荷状態を他の画素に近づけることができ、負荷変動を抑制して色間の特性差を軽減できる。さらに、光電変換素子１０の第１変形例は、第２動作では、消費電力を第１動作に比べて抑えることができる。一方で、スイッチングノイズの影響が色間で異なるという課題は残る。
【００３６】
図８は、光電変換素子１０の第２変形例における光電変換部１２、アナログ処理部（ＰＧＡ１４０及びＡ／Ｄ変換部１４２）及びその周辺の詳細を示す図である。光電変換素子１０の第２変形例は、１つのＰＧＡ１４０に対してＲ，Ｇ，Ｂの各画素からのアナログ信号の他に、ダミー信号（Ｖｄｍｙ）が入力可能にされている。ダミー信号（Ｖｄｍｙ）は、例えば制御部１６が出力する。光電変換素子１０の第２変形例は、ダミー信号をＰＧＡ１４０に対して入力するために、Ｒ，Ｇ，Ｂの各画素と同様に、ＰＧＡ１４０との接続切替用のスイッチ２６がカラム毎に設けられている。
【００３７】
光電変換素子１０の第２変形例は、全カラムに共通のダミー信号が供給されるように構成されているが、複数のダミー信号が供給されるように構成されてもよい。また、ダミー信号は、画素出力同等の信号をＰＧＡ１４０に入力できることが望ましいが、ＰＧＡ１４０や後段の処理に支障がない範囲であればよく、信号電圧が可変であっても一定であってもよい。
【００３８】
図９は、光電変換素子１０の第２変形例の第１動作を示す図である。光電変換素子１０の第２変形例は、第１動作において、スイッチングノイズによるＶｒｅｆａ変動が最初の画素（Ｒｅｄ）とそれ以外の画素（Ｇｒｅｅｎ，Ｂｌｕｅ）とで異なるという問題を解決するため、非増幅期間・非Ａ／Ｄ期間には常にダミー画素信号をＰＧＡ１４０に入力し、アナログ処理部の動作（スイッチング動作を含む）を常に実行する。
【００３９】
これにより、光電変換素子１０の第２変形例は、第１動作において、アナログ処理部でのスイッチングノイズが常に発生するため、Ｒ，Ｇ，Ｂでスイッチングノイズの影響が異なることが解消され、Ｖｒｅｆａ／ｐ／ｎ変動が同等となって色間の特性差は軽減される。また、光電変換素子１０の第２変形例は、第１動作において、アナログ処理部が動作を開始するときの負荷変動によるＶｒｅｆａ／ｐ／ｎ変動についても、アナログ処理部が常に増幅・Ａ／Ｄ動作を実行するために負荷変動が発生せず、色間の特性差を軽減できる。一方で、アナログ処理部が常に動作するため、消費電力が増大するという副作用がある。
【００４０】
図１０は、光電変換素子１０の第２変形例の第２動作を示す図である。光電変換素子１０の第２変形例は、第２動作において、スイッチングノイズによるＶｒｅｆａ変動が最初の画素（Ｒｅｄ）とそれ以外の画素（Ｇｒｅｅｎ，Ｂｌｕｅ）とで異なるという問題を解決するため、Ｒｅｄ画素信号が入力される直前（増幅期間が始まる直前）にダミー画素信号をＰＧＡ１４０に入力し、増幅・Ａ／Ｄ変換動作（スイッチング動作を含む）を実行する。これにより、光電変換素子１０の第２変形例は、第２動作において、スイッチングノイズについても負荷変動についても、Ｒ，Ｇ，Ｂで画素信号が入力される直前の状態が共通化され、Ｖｒｅｆａ／ｐ／ｎ変動の条件が等しくなるので、色間の特性差を軽減できる。さらに、光電変換素子１０の第２変形例は、第２動作において、消費電力についても第１動作に比べて抑えることができる。
【００４１】
図１１は、光電変換素子１０の第３変形例の動作を示す図である。光電変換素子１０の第３変形例は、ＲＧＢの各画素と同様に構成されたｎ個のダミー画素（図示せず）が出力するアナログ信号（ダミー画像データ）を、ＲＧＢの各画素がアナログ信号を出力する前に、アナログ処理部が処理を行う。すなわち、光電変換素子１０の第３変形例は、増幅期間の直前にＲＧＢの各画素のアナログメモリが有効な画素信号を保持している状態で、アナログ処理部が無効な画素信号を増幅・Ａ／Ｄ変換し、その後にＲＧＢの各画素のアナログ信号の増幅・Ａ／Ｄ変換を行う。
【００４２】
光電変換素子１０の第３変形例では、ダミー画像データをアナログ処理部が処理する動作が予備動作となっている。ここでは、例えばｎ個のダミー画素（図示せず）及び制御部１６などが、アナログ処理部に対して予備動作に必要な信号を供給する信号供給部となっている。
【００４３】
なお、ダミー画像データは、ダミー画素が出力するアナログ信号に限定されず、カラム内の適当な１画素（図１１ではＲｅｄ画素）がアナログメモリに画素信号を保持する前の無効な画素信号であってもよいし、制御部１６が出力する代用の信号（画素が出力するアナログ信号に相当するダミー信号）であってもよい。
【００４４】
また、光電変換素子１０は、制御部１６がアナログ処理部に所定の動作を行わせる制御信号を、アナログ処理部に対して供給する信号供給部として構成され、アナログ処理部が制御信号に応じて予備動作を実行するように構成されてもよい。つまり、ダミー画素を備えない光電変換素子１０（図１等参照）であっても、色間の特性差を軽減することができる。また、上述した予備動作は、例えば、１つの画素が出力するアナログ信号をアナログ処理部が処理する１画素相当の処理動作、１画素相当の処理動作の一部の動作、又は１画素相当の処理動作を１画素相当の処理動作よりも短時間で行う動作のいずれかに対応する。また、１画素相当の処理動作の一部の動作は、例えば、１画素相当の処理動作の開始時の動作、１画素相当の処理動作における負荷変動が飽和するまでの動作、及び動作状態を切替えるスイッチを切替える動作の少なくともいずれかを含む。つまり、光電変換素子１０は、スイッチングノイズを予備動作で生じさせるように構成されてもよい。
【００４５】
次に、実施形態にかかる光電変換素子１０（変形例であってもよい）を備えた画像読取装置及び画像形成装置について説明する。図１２は、光電変換素子１０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００４６】
画像読取装置６０は、例えば光電変換素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、例えば制御部１６が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数の受光素子（ＰＤ）が電荷を発生させて蓄積を開始する。そして、光電変換素子１０は、パラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。
【００４７】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。
【００４８】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ１１を有する。ＣＰＵ１１は、図示しないメモリなどに記憶されたプログラムを実行し、光電変換素子１０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ１１又は制御部１６などは、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
【００４９】
光電変換素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【００５０】
以上、実施形態について説明したが、それらの各部の具体的な構成、処理の内容等は、実施形態で説明したものに限るものではない。また、以上説明した実施形態の構成は、相互に矛盾しない限り任意に組み合わせて実施可能であることは勿論である。
【符号の説明】
【００５１】
１０  光電変換素子
１１  ＣＰＵ
１２  光電変換部
１４  信号処理部
１６  制御部
１８  パラレルシリアル変換部
２０，２２，２４  ダミー負荷抵抗
２１，２３，２５，２６  スイッチ
５０  画像形成装置
６０  画像読取装置
７０  画像形成部
１２０，１２２，１２４  画素
１４０  ＰＧＡ
１４２  Ａ／Ｄ変換部
１４４  ＣＤＳ部
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特開２０１１−０２９７９３号公報
【図１】
0006451104.tif 000002
【図２】
0006451104.tif 000003
【図３】
0006451104.tif 000004
【図４】
0006451104.tif 000005
【図５】
0006451104.tif 000006
【図６】
0006451104.tif 000007
【図７】
0006451104.tif 000008
【図８】
0006451104.tif 000009
【図９】
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【図１０】
0006451104.tif 000011
【図１１】
0006451104.tif 000012
【図１２】
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