(57)【特許請求の範囲】
【請求項１】
消去およびプログラム可能な不揮発性メモリであって、
選択ゲートと、第１のドープ領域と、第２のドープ領域とを含み、前記選択ゲートがワード線に接続され、前記第１のドープ領域がソース線に接続される第１のトランジスタと、
第２のドープ領域と、第３のドープ領域と、フローティングゲートとを含み、前記第３のドープ領域がビット線に接続される第２のトランジスタと、
消去線に接続される消去ゲート領域であって、前記フローティングゲートが前記消去ゲート領域上に延在し、前記消去ゲート領域の近くに位置する消去ゲート領域と、
前記フローティングゲート上に配置される金属層であって、前記ビット線と前記フローティングゲートとの間に形成され、ビアを介して前記ビット線に接続される金属層とを備える、消去およびプログラム可能な不揮発性メモリ。
【請求項２】
前記第１のトランジスタおよび前記第２のトランジスタはｎ型トランジスタであり、前記第１のドープ領域、前記第２のドープ領域および前記第３ドープ領域はｎ型ドープ領域である、請求項１に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項３】
前記第１のトランジスタおよび前記第２のトランジスタはｐウェル領域内に構成され、前記ｐウェルはｐ型基板内に形成される、請求項２に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項４】
前記第１のトランジスタおよび前記第２のトランジスタがｐウェル領域内に構成され、さらに前記ｐウェルおよびｐ型基板の間に深いｎウェル領域を含む、請求項２に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタはｐウェル領域内に構成され、プログラムサイクル中に、第１の電圧が前記ｐウェル領域および前記ソース線に供給され、プログラム電圧が前記ビット線および前記消去線に供給され、オン電圧がワード線に供給されることで、複数の電子が前記フローティングゲートに注入される、請求項２に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項６】
前記第１のトランジスタおよび前記第２のトランジスタはｐウェル領域内に構成され、消去サイクル中に、第１の電圧が前記ｐウェル領域、前記ソース線および前記ビット線に供給され、消去電圧が前記消去線に供給され、オフ電圧が前記ワード線に供給されることで、複数の電子が前記フローティングゲートから放出される、請求項２に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項７】
前記第１のトランジスタおよび前記第２のトランジスタはｐウェル領域内に構成され、読み出しサイクル中に、第１の電圧が前記ｐウェル領域、前記ソース線および前記消去線に供給され、読み出し電圧が前記ビット線に供給され、オン電圧が前記ワード線に供給されることで、読み出し電流が前記ソース線に流れる、請求項２に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項８】
前記フローティングゲートの第１の部分が、前記消去ゲート領域の上に重なって配置され、前記フローティングゲートの第２の部分が、前記第２のトランジスタのチャネル領域の上に重なって配置され、前記第２の部分の面積に対する前記第１の部分の面積の比が、１／４〜２／３の範囲にある、請求項１に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項９】
前記金属層の面積が、前記フローティングゲートの面積よりも大きい、請求項１に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項１０】
選択トランジスタと、フローティングゲートトランジスタと、第１のキャパシタと、第２のキャパシタと、金属層とを備える、消去およびプログラム可能な不揮発性メモリであって、
前記選択トランジスタのゲート端子がワード線に接続され、前記選択トランジスタの第１のドレイン／ソース端子がソース線に接続され、
前記フローティングゲートトランジスタの第１のドレイン／ソース端子が前記選択トランジスタの第２のドレイン／ソース端子に接続され、前記フローティングゲートトランジスタの第２のドレイン／ソース端子がビット線に接続され、前記フローティングゲートトランジスタはフローティングゲートを含み、
前記第１のキャパシタが前記フローティングゲートと消去線との間に接続され、
前記金属層と前記フローティングゲートとは協同して前記第２のキャパシタとして形成され、前記ビット線は、ビアを介して前記金属層と接続される、
消去およびプログラム可能な不揮発性メモリ。
【請求項１１】
前記選択トランジスタおよび前記フローティングゲートトランジスタがｎ型トランジスタであり、前記選択トランジスタおよび前記フローティングゲートトランジスタがｐウェル領域内に構成される、請求項１０に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項１２】
プログラムサイクル中に、第１の電圧が前記ｐウェル領域および前記ソース線に供給され、プログラム電圧が前記ビット線および前記消去線に供給され、オン電圧が前記ワード線に供給されることで、複数のホットキャリアが前記フローティングゲートに注入される、請求項１１に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項１３】
消去サイクル中に、第１の電圧が前記ｐウェル領域、前記ソース線および前記ビット線に供給され、消去電圧が前記消去線に供給され、オフ電圧が前記ワード線に供給されることで、複数の電子が前記フローティングゲートから放出される、請求項１１に記載の消去およびプログラム可能な不揮発性メモリ。
【請求項１４】
読み出しサイクル中に、第１の電圧が前記ｐウェル領域、前記ソース線および前記消去線に供給され、読み出し電圧が前記ビット線に供給され、オン電圧がワード線に供給されることで、読み出し電流が前記ソース線に流れる、請求項１１に記載の消去およびプログラム可能な不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、消去およびプログラム可能な不揮発性メモリに関する。
【背景技術】
【０００２】
図１Ａ〜１Ｄは、従来の消去およびプログラム可能な不揮発性メモリの構造および等価回路を概略的に示す。従来の消去およびプログラム可能な不揮発性メモリは、米国特許第８，９４１，１６７号に開示されている。図１Ａは、従来の消去およびプログラム可能な不揮発性メモリの概略平面図である。図１Ｂは、図１Ａの従来の消去およびプログラム可能な不揮発性メモリの第１の方向（ａ１−ａ２）の概略的な断面図である。図１Ｃは、図１Ａの消去およびプログラム可能な不揮発性メモリの第２の方向（ｂ１−ｂ２）の概略的な断面図である。図１Ｄは、従来の消去およびプログラム可能な不揮発性メモリの概略的な等価回路図である。
【０００３】
図１Ａおよび図１Ｂに示すように、消去およびプログラム可能な不揮発性メモリは、２つの直列に接続されたｐ型トランジスタを含む。これらの２つのｐ型トランジスタは、ｎウェル領域（ＮＷ）に構成されている。３つのｐ型ドープ領域３１，３２および３３は、ｎウェル領域（ＮＷ）内に形成される。さらに、２つのポリシリコンゲート３４および３６が、３つのｐ型ドープ領域３１，３２および３３の間の領域にまたがっている。
【０００４】
第１のｐ型トランジスタは選択トランジスタとして用いられ、第１のｐ型トランジスタのポリシリコンゲート３４（選択ゲートともいう）は選択ゲート電圧ＶSGに接続される。ｐ型ドープ領域３１は、ソース線電圧ＶSLに接続されている。ｐ型ドープ領域３２は、第１のｐ型トランジスタのｐ型ドープドレイン領域と第２のｐ型トランジスタのｐ型ドープ領域との組み合わせである。第２のｐ型トランジスタはフローティングゲートトランジスタである。ポリシリコンゲート３６（フローティングゲートともいう）は、第２のｐ型トランジスタの上に配置される。ｐ型ドープ領域３３は、ビット線電圧ＶBLに接続されている。また、ｎウェル領域（ＮＷ）は、ｎウェル電圧ＶNWに接続されている。
【０００５】
図１Ａおよび図１Ｃに示すように、消去およびプログラム可能な不揮発性メモリはさらに、ｎ型トランジスタを備える。ｎ型トランジスタは、フローティングゲート３６と消去ゲート領域３５とで構成されている。ｎ型トランジスタは、ｐウェル領域（ＰＷ）内に構成されている。ｎ型ドープ領域３８がｐウェル領域（ＰＷ）内に形成されている。すなわち、消去ゲート領域３５は、ｐウェル領域（ＰＷ）およびｎ型ドープ領域３８を含む。
【０００６】
図１Ａに示すように、フローティングゲート３６は、外部に延在し、消去ゲート領域３５の近くに位置する。したがって、フローティングゲート３６は、ｎ型トランジスタのゲート端子でもある。さらに、ｎ型ドープ領域３８は、ｎ型ドープソース領域とｎ型ドープドレイン領域との組み合わせと見なすことができる。ｎ型ドープ領域３８は、消去線電圧ＶELに接続されている。また、ｐウェル領域（ＰＷ）は、ｐウェル電圧ＶPWに接続されている。図１Ｃに示すように、消去ゲート領域３５とｎウェル領域（ＮＷ）とは、浅いトレンチ分離（ＳＴＩ）構造３９によって互いに分離されている。
【０００７】
従来の消去およびプログラム可能な不揮発性メモリの動作原理を以下に説明する。
【０００８】
プログラムサイクル中に、適切な電圧が、対応する端子に供給される。電子（例えばホットキャリア）がフローティングゲートトランジスタに対応するチャネル領域を通過する場合、ホットキャリアはフローティングゲート３６に注入され、フローティングゲート３６に蓄積される。これにより、プログラム動作が完了する。
【０００９】
消去サイクル中、適切な電圧が、対応する端子に供給される。フローティングゲートに蓄積された電子はフローティングゲート３６から除去され、ｎ型ドープ領域３８を通って不揮発性メモリから放出される。このため、消去状態の後、フローティングゲート３６には電子は蓄積されない。
【００１０】
読み出しサイクルでは、適切な電圧が、対応する端子に供給される。電子がフローティングゲート３６に蓄積されているかどうかに応じて、異なった大きさの読み出し電流ＩRが得られる。すなわち、読み出し状態では、読み出し電流ＩRに応じて不揮発性メモリの蓄積状態を実現することができる。
【００１１】
上述したように、従来の消去およびプログラム可能な不揮発性メモリはツインウェル構造を有するので、従来の消去およびプログラム可能な不揮発性メモリの全体的なサイズは大きい。プログラムサイクル中、電子（例えば、ホットキャリア）は、チャネルホットエレクトロン注入（ＣＨＥ）効果に従って、フローティングゲート３６に注入され、フローティングゲート３６に蓄積される。
【発明の概要】
【００１２】
本発明は、新規の構造を有する消去およびプログラム可能な不揮発性メモリを提供する。消去およびプログラム可能な不揮発性メモリは、ｎ型トランジスタを備える。さらに、消去およびプログラム可能な不揮発性メモリは、フローティングゲート上のプログラム支援金属層を備えている。プログラムサイクル中、バイアス電圧がプログラム支援金属層に供給される。その結果、フローティングゲートに注入される電子（ホットキャリアなど）の数が増加し、プログラミング性能が効果的に高められる。
【００１３】
本発明の実施形態は、消去およびプログラム可能な不揮発性メモリを提供する。消去およびプログラム可能な不揮発性メモリは、第１のトランジスタ、第２のトランジスタ、消去ゲート領域および金属層を備える。第１のトランジスタは、選択ゲート、第１のドープ領域および第２のドープ領域を含む。選択ゲートはワード線に接続されている。第１のドープ領域はソース線に接続される。第２のトランジスタは、第２のドープ領域、第３のドープ領域およびフローティングゲートを含む。第３のドープ領域は、ビット線に接続されている。消去ゲート領域は、消去線に接続されている。フローティングゲートは、消去ゲート領域の上に延在し、消去ゲート領域の近くに位置する。金属層は、フローティングゲート上に配置され、ビット線に接続される。
【００１４】
本発明の別の実施形態は、消去およびプログラム可能な不揮発性メモリを提供する。消去およびプログラム可能な不揮発性メモリは、選択トランジスタ、フローティングゲートトランジスタ、第１のキャパシタおよび第２のキャパシタを備える。選択トランジスタのゲート端子はワード線に接続されている。選択トランジスタの第１ドレイン／ソース端子は、ソース線に接続されている。フローティングゲートトランジスタの第１のドレイン／ソース端子は、選択トランジスタの第２のドレイン／ソース端子に接続される。フローティングゲートトランジスタの第２ドレイン／ソース端子はビット線に接続され、フローティングゲートトランジスタはフローティングゲートを含む。第１のキャパシタは、フローティングゲートと消去線との間に接続される。第２のキャパシタは、フローティングゲートとビット線との間に接続される。
【００１５】
本発明の多くの目的、特徴および利点は、添付の図面と併せて、以下の本発明の実施形態の詳細な説明を読むことによって容易に明らかになるであろう。しかしながら、本明細書で使用される図面は、説明のためのものであり、限定的であると見なされるべきではない。
【図面の簡単な説明】
【００１６】
本発明の上記目的および利点は、以下の詳細な説明および添付の図面を検討した後、当業者にはより容易に明らかになるであろう。
【００１７】
【図１Ａ】図１Ａ（従来技術）は、従来の消去およびプログラム可能な不揮発性メモリの構造および等価回路を概略的に示す図である。
【図１Ｂ】図１Ｂ（従来技術）は、従来の消去およびプログラム可能な不揮発性メモリの構造および等価回路を概略的に示す図である。
【図１Ｃ】図１Ｃ（従来技術）は、従来の消去およびプログラム可能な不揮発性メモリの構造および等価回路を概略的に示す図である。
【図１Ｄ】図１Ｄ（従来技術）は、従来の消去およびプログラム可能な不揮発性メモリの構造および等価回路を概略的に示す図である。
【００１８】
【図２Ａ】図２Ａは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【図２Ｅ】図２Ｄは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【図２Ｆ】図２Ｄは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。
【００１９】
【図２Ｇ】図２Ｇは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリの等価回路を概略的に示す図である。
【００２０】
【図２Ｈ】図２Ｈは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリに対して様々な動作を実行するための関連する電圧信号を概略的に示す図である。
【００２１】
【図３】図３は、本発明の第２の実施形態による消去およびプログラム可能な不揮発性メモリを示す概略斜視図である。
【好ましい実施形態の詳細な説明】
【００２２】
図２Ａ〜２Ｈを参照されたい。図２Ａ〜図２Ｆは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリを製造するプロセスを概略的に示す図である。図２Ｇは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリの等価回路を概略的に示す図である。図２Ｈは、本発明の第１の実施形態による消去およびプログラム可能な不揮発性メモリに対して様々な動作を実行するための関連する電圧信号を概略的に示す図である。簡潔にするために、消去およびプログラム可能な不揮発性メモリの２つのメモリセルのみを以下に説明する。
【００２３】
図２Ａに示すように、複数の分離構造とウェル領域が形成されている。分離構造４２がｐ型基板（ｐ−ｓｕｂ）の表面に形成された後、第１の領域Ａおよび第２の領域Ｂが分離構造４２によって画定される。一実施形態では、分離構造４２は、浅いトレンチ分離（ＳＴＩ）構造である。続く工程では、第１の領域Ａに２つの直列に接続されたｎ型トランジスタが形成され、第２の領域Ｂに２つの消去ゲート領域が形成される。次に、第２の領域Ｂが覆われ、ｐウェル領域（ＰＷ）は、第１の領域Ａに対応するｐ型基板の表面下に形成される。
【００２４】
図２Ｂに示すように、複数のゲート構造および複数のドープ領域が形成される。まず、ｐ型基板の表面に２つのゲート酸化物層４４，４６を形成する。次に、２つのポリシリコンゲートＦＧおよびＳＧが、２つのゲート酸化物層４４および４６上にそれぞれ形成される。これにより、２つのゲート構造が形成される。
【００２５】
第１の領域Ａは、２つのゲート構造によって３つのサブ領域に分割される。２つのゲート構造の第１のゲート構造は、第２の領域Ｂまで拡張される。第１のゲート構造のポリシリコンゲートＦＧは、フローティングゲート（ＦＧ）である。２つのゲート構造の第２ゲート構造のポリシリコンゲートＳＧはセレクトゲート（ＳＧ）である。また、セレクトゲートはワード線として用いられる。
【００２６】
ｐ型基板にドープ領域を形成するプロセスにおいて、２つのゲート構造がドーピングマスクとして使用される。その結果、２つのゲート構造によって覆われていない第１の領域Ａの３つのサブ領域に３つのｎ型ドープ領域（ｎ＋）が形成され、第１のゲート構造によって覆われていない第２の領域Ｂにｎ型ドープ領域（ｎ＋）が形成される。
【００２７】
第１領域では、セレクトゲートＳＧとセレクトゲートＳＧとの両側の２つのｎ型ドープ領域（ｎ＋）は、協同して選択トランジスタとして形成され、フローティングゲートＦＧとフローティングゲートＦＧの両側の２つのｎ型ドープ領域（ｎ＋）は、協同してフローティングゲートトランジスタとして形成されている。フローティングゲートトランジスタおよび選択トランジスタは、ｐウェル領域（ＰＷ）に構成されたｎ型トランジスタである。また、フローティングゲートトランジスタと選択トランジスタとは、直列に接続されている。
【００２８】
第２の領域Ｂにおけるｎ型ドープ領域（ｎ＋）は、消去ゲート領域である。フローティングゲートＦＧは、消去ゲート領域まで延在している。また、消去ゲート領域とフローティングゲートＦＧとは、協同してトンネルキャパシタとして形成されている。
【００２９】
図２Ｂに示すように、フローティングゲートＦＧの第１の部分Ａ１は第２の領域Ｂの上に重なって配置され、フローティングゲートＦＧの第２の部分Ａ２は第１の領域Ａの上に重なって配置される。好ましくは、第１の部分Ａ１の面積と第２の部分Ａ２の面積との比（すなわち、Ａ１／Ａ２）は、１／４〜２／３の範囲内にある。Ａ１／Ａ２が３／７である場合、性能は最適化される。また、フローティングゲートＦＧの第２の部分Ａ２は、フローティングゲートトランジスタのチャネル領域である。
【００３０】
第１の方向に沿って金属層を形成するプロセスを図２Ｃに示す。第１の方向はＸ軸方向である。図２Ｃに示すように、ｐ型基板の表面の上に第１方向に沿ってソース線ＳＬを形成する。また、ソース線ＳＬは、ビアを介して選択トランジスタの対応するｎ型ドープ領域（ｎ＋）に接続されている。
【００３１】
また、フローティングゲートＦＧの上に金属島が形成されている。金属島は、プログラム支援金属層（ＰＡＭ）として使用される。プログラム支援金属層ＰＡＭは、ビアを介してフローティングゲートトランジスタの対応するｎ型ドープ領域（ｎ＋）に接続される。さらに、プログラム支援金属層ＰＡＭとフローティングゲートＦＧとの間には、層間絶縁膜（ＩＬＤ）層（図示せず）が配置されている。すなわち、プログラム支援金属層ＰＡＭはフローティングゲートＦＧと接触していない。プログラム支援金属層ＰＡＭおよびフローティングゲートＦＧは、協同してプログラム支援キャパシタとして形成される。
【００３２】
この実施形態では、プログラム支援金属層ＰＡＭの面積は、フローティングゲートＦＧの面積よりも大きい。さらに、フローティングゲートＦＧ全体がプログラム支援金属層ＰＡＭによって覆われている。
【００３３】
図２Ｄは、図２Ｃの構造の断面模式図であり、第２の方向の線ａ−ｂに沿っている。第２の方向はＹ軸方向である。図２Ｄに示すように、プログラム支援金属層ＰＡＭは、フローティングゲートＦＧの上に配置され、ソース線ＳＬは、対応するビアを介して選択トランジスタの対応するｎ型ドープ領域（ｎ＋）に接続される。
【００３４】
第２の方向に沿って金属層を形成するプロセスを図２Ｅに示す。図２Ｅに示すように、第２の方向に沿って２本のビット線ＢＬ１、ＢＬ２が形成されている。ビット線ＢＬ１およびＢＬ２の各々は、対応するビアを介して対応するプログラム支援金属層ＰＡＭと接続され、フローティングゲートトランジスタの対応するｎ型ドープ領域（ｎ＋）と接触する。
【００３５】
また、第２の方向に沿って２本の消去線ＥＬ１、ＥＬ２が形成されている。各消去線ＥＬ１、ＥＬ２は、対応するビアを介して第２の領域Ｂの対応するｎ型ドープ領域（ｎ＋）に接続されている。すなわち、各消去線ＥＬ１、ＥＬ２は、対応する消去ゲート領域に接続されている。
【００３６】
図２Ｆは、図２Ｅの構造を示す図であり、第２の方向の線ｃ−ｄの断面模式図である。図２Ｆに示すように、ビット線ＢＬ１は対応するビアを介して対応するプログラム支援金属層ＰＡＭに接続され、フローティングゲートトランジスタの対応するｎ型ドープ領域（ｎ＋）と接触する。
【００３７】
本発明の別の実施形態では、ｐウェル領域（ＰＷ）は、第２の領域Ｂにおけるｎ型ドープ領域（ｎ＋）を包含するように延びてもよいことに留意されたい。すなわち、フローティングゲートトランジスタ、選択トランジスタおよび消去ゲート領域は、全てｐウェル領域（ＰＷ）内に構成される。この場合、１つのタイプのウェル内に構成されたメモリセルのレイアウトは、ファンドリーウェルエンクロージャのルールによって制限されないので、メモリセルの面積はより小さくなり得る。
【００３８】
消去およびプログラム可能な不揮発性メモリの等価回路を図２Ｇに示す。消去およびプログラム可能な不揮発性メモリは、２つのメモリセル、セル１およびセル２を含む。メモリセルのセル１とセル２は同じ構成であるので、メモリセルのセル１についてのみ以下に説明する。
【００３９】
メモリセルのセル１は、選択トランジスタＭｓと、フローティングゲートトランジスタＭｆと、トンネルキャパシタＣｔと、プログラム支援キャパシタＣｐとを含む。選択トランジスタＭｓの第１ドレイン／ソース端子は、ソース線ＳＬに接続されている。選択トランジスタＭｓのセレクトゲートＳＧは、ワード線ＷＬに接続されている。フローティングゲートトランジスタＭｆの第１ドレイン／ソース端子は、選択トランジスタＭｓの第２ドレイン／ソース端子に接続されている。フローティングゲートトランジスタＭｆの第２ドレイン／ソース端子は、ビット線ＢＬ１に接続されている。トンネルキャパシタＣｔは、消去線ＥＬ１とフローティングゲートトランジスタＭｆのフローティングゲートＦＧとの間に接続されている。プログラム支援キャパシタＣｐは、ビット線ＢＬ１とフローティングゲートトランジスタＭｆのフローティングゲートＦＧとの間に接続される。
【００４０】
プログラムされた状態、消去された状態および読み出された状態での消去およびプログラム可能な不揮発性メモリに印加されるバイアス電圧が、図２Ｈの表に列挙されている。
【００４１】
プログラムされた状態（ＰＧＭ）では、接地電圧（０Ｖ）がｐウェル領域ＰＷおよびソース線ＳＬに供給され、プログラム電圧ＶＰＰがビット線ＢＬおよび消去線ＥＬに供給され、オン電圧Ｖｏｎがワード線ＷＬに供給される。一実施形態では、プログラム電圧ＶＰＰは約７．５Ｖであり、オン電圧Ｖｏｎは約１Ｖである。
【００４２】
選択トランジスタＭｓがオンになると、メモリセルによってプログラム電流が生成される。プログラム電流は、フローティングゲートトランジスタＭｆおよび選択トランジスタＭｓを通って、ビット線ＢＬからソース線ＳＬの方向に流れる。上述したように、プログラム電圧ＶＰＰは、ビット線ＢＬおよび消去線ＥＬに供給される。電子（例えばホットキャリア）がフローティングゲートトランジスタＭｆのチャネル領域を流れるとき、ホットキャリアは、ＣＨＥ効果に従ってフローティングゲートＦＧに注入され、フローティングゲートＦＧに蓄積される。これにより、メモリセルのプログラム動作が完了する。
【００４３】
消去状態（ＥＲＳ）では、接地電圧（０Ｖ）がｐウェル領域ＰＷ、ソース線ＳＬおよびビット線ＢＬに供給され、消去電圧ＶＥＥが消去線ＥＬに供給され、オフ電圧Ｖｏｆｆがワード線ＷＬに供給される。一実施形態では、消去電圧ＶＥＥは約１２Ｖであり、オフ電圧Ｖｏｆｆは約０Ｖである。
【００４４】
これにより、選択トランジスタＭｓをオフにする。ファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果（略してＦＮトンネル効果）によれば、フローティングゲートＦＧ内の電子がフローティングゲートＦＧから放出される。さらに、電子は、トンネルキャパシタＣｔを通って消去線ＥＬに送られ、消去線ＥＬを通って消去およびプログラム可能な不揮発性メモリから放出される。したがって、消去状態では、フローティングゲートＦＧには電子は蓄積されない。
【００４５】
読み出し状態では、接地電圧（０Ｖ）がｐウェル領域ＰＷ、ソース線ＳＬおよび消去線ＥＬに供給され、読み出し電圧Ｖｒｅａｄがビット線ＢＬに供給され、オン電圧Ｖｏｎがワード線ＷＬに供給される。一実施形態では、読み出し電圧Ｖｒｅａｄは約１Ｖである。
【００４６】
選択トランジスタＭｓをオンにすると、メモリセルにより読み出し電流が発生する。読み出し電流は、フローティングゲートトランジスタＭｆおよび選択トランジスタＭｓを通って、ビット線ＢＬからソース線ＳＬ方向に流れる。消去およびプログラム可能な不揮発性メモリの蓄積状態は、読み出し電流の大きさに応じて実現することができる。
【００４７】
図３は、本発明の第２の実施形態による消去およびプログラム可能な不揮発性メモリを示す概略斜視図である。図２Ｅの構造と比較して、この実施形態の消去およびプログラム可能な不揮発性メモリはさらに、深いｎウェル領域（ＤＮＷ）を含む。したがって、本実施形態の消去およびプログラム可能な不揮発性メモリの構造は、ここでは重複して説明されていない。この実施形態では、選択トランジスタおよびフローティングゲートトランジスタは、ｐウェル領域ＰＷに構成されている。また、深いｎウェル領域ＤＮＷは、ｐウェル領域ＰＷとｐ型基板（ｐ−ｓｕｂ）との間に配置されている。
【００４８】
本発明の別の実施形態では、ｐウェル領域（ＰＷ）は、第２の領域Ｂにおけるｎ型ドープ領域（ｎ＋）を包含するように延びてもよいことに留意されたい。すなわち、フローティングゲートトランジスタ、選択トランジスタおよび消去ゲート領域は、全てｐウェル領域（ＰＷ）内に構成される。この場合、１つのタイプのウェル内に構成されたメモリセルのレイアウトは、ファンドリーウェルエンクロージャのルールによって制限されないので、メモリセルの面積はより小さくなり得る。
【００４９】
以上の説明から、本発明は、新規の構造を有する消去およびプログラム可能な不揮発性メモリを提供する。メモリセルの選択トランジスタおよびフローティングゲートトランジスタはｎ型トランジスタである。ｎ型トランジスタを含むメモリセルは、ｎ型トランジスタがｐ型トランジスタよりも高い移動度を有するため、ｐ型トランジスタを含むメモリセルより良いマージンを有する。さらに、メモリセルはプログラム支援金属層を備えている。プログラム支援金属層とフローティングゲートとは、協同してプログラム支援キャパシタとして形成される。プログラムサイクル中、バイアス電圧がプログラム支援金属層に供給される。その結果、フローティングゲートに注入される電子（ホットキャリアなど）の数が増加し、プログラミング性能が効果的に高められる。
【００５０】
本発明は、現在最も実用的で好ましい実施形態と考えられているものの観点から説明されているが、本発明は開示された実施形態に限定される必要はないことを理解されたい。逆に、最も広い解釈に従う添付の特許請求の範囲の趣旨および範囲内に含まれる様々な修正および類似の構成を包含し、そのような修正および類似の構造を全て包含することを意図する。
【図１Ａ】
0006530777.tif 000002
【図１Ｂ】
0006530777.tif 000003
【図１Ｃ】
0006530777.tif 000004
【図１Ｄ】
0006530777.tif 000005
【図２Ａ】
0006530777.tif 000006
【図２Ｂ】
0006530777.tif 000007
【図２Ｃ】
0006530777.tif 000008
【図２Ｄ】
0006530777.tif 000009
【図２Ｅ】
0006530777.tif 000010
【図２Ｆ】
0006530777.tif 000011
【図２Ｇ】
0006530777.tif 000012
【図２Ｈ】
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【図３】
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