(57)【特許請求の範囲】
【請求項１】
所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、
前記所定のクロックの周波数を所定の倍率で逓倍することによって前記所定のクロックと異なる周波数の逓倍クロックを生成する逓倍回路と、
前記同期信号出力期間に、前記生成された逓倍クロックに基づいた、所定のパターンを含む同期信号を生成する同期信号生成部と、
前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号又は前記同期信号のいずれかを選択して、該選択した信号をシリアルデータ信号として受信装置に出力する選択回路と、を備え、
前記所定のクロックを、前記シリアルデータ信号とは別に、前記受信装置に出力するように構成された、
送信装置。
【請求項２】
前記データ信号制御部は、前記所定のクロックの交番回数に基づいて、前記所定のタイミングが前記データ信号出力期間又は前記同期信号出力期間のいずれであるかを判断する、請求項１記載の送信装置。
【請求項３】
前記同期信号生成部は、外部から供給されるパターン選択信号に従って、複数の所定のパターンのうちから前記一のパターンを選択し、該選択した前記一のパターンを含むように、前記同期信号を生成する、請求項１記載の送信装置。
【請求項４】
前記同期信号生成部は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記同期信号の生成を停止する一方、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号の生成を開始し、
前記選択回路は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記データ信号制御部から出力されるデータ信号を出力し、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号を出力する、
請求項１記載の送信装置。
【請求項５】
請求項１乃至は４のいずれか一項に記載の送信装置に接続される受信装置であって、
所定のクロックに基づいて、前記送信装置から供給されるシリアルデータ信号をラッチする遅延回路と、
前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる周波数の逓倍クロックに基づいて、前記シリアルデータ信号に、前記逓倍クロックに基づく所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路と、
を備える、受信装置。
【請求項６】
前記シリアルデータ信号に所定のパターンが含まれていない場合、前記遅延回路によってラッチされたシリアルデータ信号をデータ信号として出力する出力制御回路をさらに備える、請求項５記載の受信装置。
【請求項７】
前記シリアルデータ信号をシリアル信号からパラレル信号に変換するデシリアライザをさらに備え、
前記パターン検出回路は、前記デシリアライザの出力を受け、該出力に従って、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断する、
請求項５記載の受信装置。
【請求項８】
複数のパターン検出回路をさらに備え、
前記所定のパターンは、各パターン検出回路において、それぞれ異なり、
前記出力制御回路は、前記各パターン検出回路のいずれも、前記シリアルデータ信号に前記所定のパターンが含まれていないと判断する場合、前記遅延回路によってラッチされたシリアルデータ信号を前記データ信号として出力する、
請求項６記載の受信装置。
【請求項９】
送信装置及び受信装置を備えるデータ伝送装置であって、
前記送信装置は、
所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、
前記所定のクロックの周波数を所定の倍率で逓倍することによって前記所定のクロックと異なる周波数の逓倍クロックを生成する逓倍回路と、
前記同期信号出力期間に、前記生成された逓倍クロックに基づいた、所定のパターンを含む同期信号を生成する同期信号生成部と、
前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号と、前記同期信号とのうちのいずれかをシリアルデータ信号として前記受信装置に出力する選択回路と、を含み、
前記所定のクロックを、前記シリアルデータ信号とは別に、前記受信装置に出力するように構成され、
前記受信装置は、
前記所定のクロックに基づいて、前記シリアルデータ信号をラッチする遅延回路と、
前記逓倍クロックに基づいて、前記シリアルデータ信号に、前記逓倍クロックに基づく前記所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路と、を含む、
データ伝送装置。
【請求項１０】
シリアルデータ信号の生成方法であって、
外部から供給されるデータ信号及び所定のクロックを受信することと、
前記所定のクロックが示す所定のタイミングが同期信号出力期間であるか否かを判断することと、
前記所定のクロックの周波数を所定の倍率で逓倍することによって前記所定のクロックと異なる逓倍クロックを生成することと、
前記所定のタイミングが前記同期信号出力期間である場合、前記生成された逓倍クロックに基づいた、所定のパターンを含む同期信号を生成し、該同期信号を選択することと、
前記所定のタイミングが前記同期信号出力期間でない場合、前記所定のクロックによって前記データ信号をラッチし、該ラッチしたデータ信号を選択することと、
前記選択した信号を前記シリアルデータ信号として出力することと、
を含み、
前記出力することは、前記所定のクロックを、前記シリアルデータ信号とは別に、受信装置に出力することを含む、
シリアルデータ信号の生成方法。
【請求項１１】
シリアルデータ信号から所定のパターンを検出する方法であって、
前記シリアルデータ信号を受信することと、
前記シリアルデータ信号とは別に受信した所定のクロックで前記シリアルデータ信号をラッチすることによって、データ信号を生成し出力することと、
前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる周波数の逓倍クロックに基づいて、前記シリアルデータ信号をラッチし、該ラッチした結果に、前記逓倍クロックに基づく所定のパターンが含まれているか否かを判断することと、
前記ラッチした結果に、所定のパターンが含まれている場合、前記データ信号の出力を停止するとともに、前記ラッチした結果に基づいて、同期信号を生成し出力することと、
を含む、シリアルデータ信号から所定のパターンを検出する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送装置並びに送信装置及び受信装置に関し、特に、シリアル伝送方式によってデータの伝送を行うデータ伝送装置並びに送信装置及び受信装置に関する。
【背景技術】
【０００２】
情報処理機器間のデータ伝送を行う伝送方式として、パラレル伝送方式と、シリアル伝送方式とが存在する。パラレル伝送方式は、複数のデータのそれぞれを個別の信号として複数の信号線によって伝送する方法であり、シリアル伝送方式は、複数のデータを一つの信号として一本の信号線によって伝送する方法である。パラレル伝送方式は、各信号線における信号遅延の差によるスキューの発生や、複数の信号線を使用することによる回路面積の増大といった問題を抱えている。昨今のデータ伝送においては、このようなパラレル伝送方式で発生する問題を回避するために、シリアル伝送方式が用いられる機会が増大している。
【０００３】
シリアル伝送方式では、複数のデータを一本の信号線によって伝送するため、各データを判別する手段が必要となる。シリアル伝送方式を用いるデータ伝送装置は、典型的には、プリアンブルと呼ばれる符号を使用し、該符号を各データの始まりに付することによって各データを判別する。
【０００４】
例えば、下記特許文献１は、シリアル伝送方式を使用する信号処理装置を開示する。具体的には、該信号処理装置は、所定数のデータと、第１のクロックに同期し、前記データが有効な区間でアクティブな状態をとる第１のイネーブル信号と、が入力される入力部と、前記第１のクロックよりも高速な第２のクロックを基準に、前記第１のイネーブル信号が非アクティブな状態をとる区間のクロック数をカウントするカウント部と、前記第２のクロックを基準に、前記所定数に等しいクロック数分だけ第２のイネーブル信号をアクティブな状態にし、前記カウント部によりカウントされたクロック数分だけ前記第２のイネーブル信号を非アクティブな状態にするイネーブル信号制御部と、前記第２のイネーブル信号を出力するイネーブル信号出力部と、前記第２のイネーブル信号がアクティブな状態をとる区間に、前記第２のクロックに同期して前記所定数のデータを出力するデータ出力部とを備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１３４８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されるような従来の信号処理装置は、シリアル伝送によってデータを伝送するために、上述したプリアンブルを用いる必要があった。プリアンブルの符号は非常に長い符号であるため、従来の信号処理装置は、プリアンブルを用いることによって、送信装置及び受信装置の間のネットワークに多大な伝送負荷をかけてしまうという問題を抱えていた。
【０００７】
そこで、本発明は、プリアンブルを用いることなく、シリアル伝送方式によって複数種類のデータを伝送することができる新たな送信装置を提供することを目的とする。
【０００８】
また、本発明は、プリアンブルを用いることなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができる新たな受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１０】
すなわち、ある観点に従う本発明は、所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる周波数の逓倍クロックに基づいて、同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号又は前記同期信号のいずれかを出力する選択回路とを備える、送信装置である。
【００１１】
これにより、送信装置は、所定のタイミングがデータ信号出力期間か同期信号出力期間のいずれの期間であるかを判断し、該判断結果に基づいて、それぞれ異なる周波数のクロックに基づく信号を選択回路から一つの信号として出力することができるようになる。
【００１２】
ここで、前記データ信号制御部は、前記所定のクロックの交番回数に基づいて、前記所定のタイミングが前記データ信号出力期間又は前記同期信号出力期間のいずれであるかを判断しても良い。
【００１３】
これにより、送信装置は、所定のクロックの交番回数に基づいて、所定のタイミングがデータ信号出力期間か同期信号出力期間かを判断することができるようになる。
【００１４】
また、前記同期信号生成部は、外部から供給されるパターン選択信号に従って、複数の所定のパターンのうちから一のパターンを選択し、該選択した一のパターンを含むように、前記同期信号を生成しても良い。
【００１５】
これにより、送信装置は、複数の所定のパターンのうちの一のパターンを含むように同期信号を生成することによって、生成する同期信号にバリエーションをもたせることができるようになる。
【００１６】
また、前記同期信号生成部は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記同期信号の生成を停止する一方、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号の生成を開始し、前記選択回路は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記データ信号制御部から出力されるデータ信号を出力し、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号を出力しても良い。
【００１７】
これにより、送信装置は、所定のタイミングがデータ信号出力期間である場合、データ信号を選択回路から出力する一方、所定のタイミングが同期信号出力期間である場合、同期信号を選択回路から出力することができるようになる。
【００１８】
さらに、別の観点に従う本発明は、所定のクロックに基づいて、外部から供給されるシリアルデータ信号をラッチする遅延回路と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路とを備える受信装置である。
【００１９】
これにより、受信装置は、異なる周波数によって複数の信号が重畳されたシリアルデータ信号に対して、所定のパターンに対応する周波数のクロックによって、該所定のパターンが含まれているか否かを判断し、該所定のパターンが含まれている場合、該所定のパターンを同期信号として出力することができるようになる。
【００２０】
ここで、前記受信装置は、前記シリアルデータ信号に所定のパターンが含まれていない場合、前記遅延回路によってラッチされたシリアルデータ信号をデータ信号として出力する出力制御回路をさらに備えても良い。
【００２１】
これにより、受信装置は、シリアルデータ信号に所定のパターンが含まれていない場合、ラッチしたシリアルデータ信号をデータ信号として出力することができるようになる。
【００２２】
また、前記受信装置は、前記シリアルデータ信号をシリアル信号からパラレル信号に変換するデシリアライザをさらに備え、前記パターン検出回路は、前記デシリアライザの出力を受け、該出力に従って、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断しても良い。
【００２３】
これにより、受信装置は、デシリアライザによってシリアルデータ信号をシリアル信号からパラレル信号に変換し、該変換したパラレル信号に従って、シリアルデータ信号に所定のパターンが含まれているか否かを判断することができるようになる。
【００２４】
また、前記受信装置は、複数のパターン検出回路をさらに備え、前記所定のパターンは、各パターン検出回路において、それぞれ異なり、前記出力制御回路は、前記各パターン検出回路のいずれも、前記シリアルデータ信号に前記所定のパターンが含まれていないと判断する場合、前記遅延回路によってラッチされたシリアルデータ信号を前記データ信号として出力しても良い。
【００２５】
これにより、受信装置は、複数のパターン検出回路を備えることによって、各パターン検出回路に対応する複数の所定のパターンを検出することができるようになる。
【００２６】
さらに、別の観点に従う本発明は、送信装置及び受信装置を備えるデータ伝送装置であって、前記送信装置は、所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、所定のパターンを含むように同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号と、前記同期信号とのうちのいずれかをシリアルデータ信号として出力する選択回路と、を含み、前記受信装置は、前記所定のクロックに基づいて、前記シリアルデータ信号をラッチする遅延回路と、前記逓倍クロックに基づいて、前記シリアルデータ信号に前記所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路とを含む、データ伝送装置である。
【００２７】
これにより、データ伝送装置は、一つの信号であるシリアルデータ信号に、それぞれ異なる周波数のクロックを用いて複数の信号を重畳し、所定のパターンに対応する周波数のクロックによって、該シリアルデータ信号から重畳された信号の一つに含まれる該所定のパターンを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、複数種類のデータを受信することができるようになる。
【００２８】
さらに、別の観点に従う本発明は、シリアルデータ信号の生成方法であって、外部から供給されるデータ信号及び所定のクロックを受信することと、前記所定のクロックが示す所定のタイミングが同期信号出力期間であるか否かを判断することと、前記所定のタイミングが前記同期信号出力期間である場合、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、同期信号を生成し、該同期信号を選択することと、前記所定のタイミングが前記同期信号出力期間でない場合、前記所定のクロックによって前記データ信号をラッチし、該ラッチしたデータ信号を選択することと、前記選択した信号を前記シリアルデータ信号として出力することとを含む、シリアルデータ信号の生成方法である。
【００２９】
これにより、送信装置は、所定のタイミングが同期信号出力期間であるか否かを判断し、該判断結果に基づいて、それぞれ異なる周波数のクロックに基づく信号を選択回路から一つの信号として出力することができるようになる。
【００３０】
さらに、別の観点に従う本発明は、シリアルデータ信号から所定のパターンを検出する方法であって、前記シリアルデータ信号を受信することと、前記シリアルデータ信号を所定のクロックでラッチすることによって、データ信号を生成し出力することと、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号をラッチし、該ラッチした結果に所定のパターンが含まれているか否かを判断することと、前記ラッチした結果に、所定のパターンが含まれている場合、前記データ信号の出力を停止するとともに、前記ラッチした結果に基づいて、同期信号を生成し出力することとを含む、シリアルデータ信号から所定のパターンを検出する方法である。
【００３１】
これにより、受信装置は、異なる周波数によって複数の信号が重畳されたシリアルデータ信号に対して、所定のパターンに対応する周波数のクロックによって、該所定のパターンが含まれているか否かを判断し、該所定のパターンが含まれている場合、該所定のパターンを同期信号として出力することができるようになる。
【発明の効果】
【００３２】
本発明によれば、送信装置は、プリアンブルを用いることなく、シリアル伝送方式によって複数種類のデータを伝送することができるようになる。
【００３３】
また、本発明によれば、受信装置は、プリアンブルを用いることなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。
【００３４】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係るデータ伝送装置の概略構成の一例を示す図である。
【図２】本発明の一実施形態に係る出力制御部の一例を示す図である。
【図３】本発明の一実施形態に係る同期信号生成部の一例を示す図である。
【図４】本発明の一実施形態に係る同期信号生成部の他の例を示す図である。
【図５】本発明の一実施形態に係る送信装置の構成の他の例を示す図である。
【図６】本発明の一実施形態に係る同期信号検出部の構成の一例を示す図である。
【図７】本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
【図８】本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
【図９】本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
【図１０】本発明の一実施形態に係る送信装置の動作を示すフローチャートである。
【図１１】本発明の一実施形態に係る受信装置の動作を示すフローチャートである。
【図１２】本発明の一実施形態に係る送信装置及び受信装置における各種の信号のタイミングチャートである。
【発明を実施するための形態】
【００３６】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００３７】
図１は、本発明の一実施形態に係るデータ伝送装置の概略構成の一例を示す図である。同図に示すように、本実施形態に係るデータ伝送装置１は、例えば、送信装置１０と受信装置２０とを含んで構成される。
【００３８】
送信装置１０は、例えばｅＤＰ（embedded Display Port）のソース機器（例えば、パーソナルコンピュータやセットトップボックス、コントロールボード等）であるが、これに限られず、シリアル伝送を行う伝送装置のソース機器であれば何であっても良い。送信装置１０は、所定のクロックＣＬＫに基づいて、外部から供給されるデータ信号ＤＡＴＡ＿Ｔ又は内部で生成した同期信号ＳＹＮＣ＿Ｔのいずれかをシリアルデータ信号ＳＤＡＴＡとして受信装置２０に送信する。一例では、送信装置１０は、同期信号ＳＹＮＣ＿Ｔを生成するにあたって、外部から供給されるパターン選択信号ＰＡＴ＿ＳＥＬを使用する。送信装置１０は、例えば、データ信号制御部１１と、逓倍回路１２と、同期信号生成部１３と、選択回路１４とを含んで構成される。
【００３９】
データ信号制御部１１は、所定のクロックＣＬＫに基づいて、外部から供給されるデータ信号ＤＡＴＡ＿Ｔをラッチするとともに、該ラッチしたデータ信号ＤＡＴＡ＿Ｔ又は内部で生成した同期信号ＳＹＮＣ＿Ｔのいずれを出力すべきであるかを判断する。データ信号制御部１１は、例えば、出力制御部１１０と論理積回路１１１とを含んで構成される。
【００４０】
すなわち、出力制御部１１０は、外部から供給される所定のクロックＣＬＫに基づいて、データ信号ＤＡＴＡ＿Ｔを出力すべき期間（データ信号出力期間）又は同期信号ＳＹＮＣ＿Ｔを出力すべき期間（同期信号出力期間）のいずれであるかを判断し、該判断結果を選択信号ＳＥＬとして選択回路１４と、同期信号生成部１３とに出力するとともに、該判断結果をアサート信号ＡＳＳＥＲＴとして論理積回路１１１に出力する。
【００４１】
より具体的には、出力制御部１１０は、所定のクロックＣＬＫが示す所定のタイミング（例えば、該所定のクロックＣＬＫを受信したタイミング又はラッチしたタイミング等）でデータ信号出力期間であると判断する場合、選択信号ＳＥＬの状態を“０”とする信号を、選択回路１４の選択端子ＳＬと同期信号生成部１３とに出力するとともに、アサート信号ＡＳＳＥＲＴの状態を“１”とする信号を論理積回路１１１に出力する。一方、出力制御部１１０は、所定のクロックＣＬＫが示す所定のタイミングで同期信号出力期間であると判断する場合、選択信号ＳＥＬの状態を“１”として該信号を選択回路１４の選択端子ＳＬと、同期信号生成部１３とに出力するとともに、アサート信号ＡＳＳＥＲＴの状態を“０”とする信号を論理積回路１１１に出力する。典型的には、データ信号出力期間及び同期信号出力期間は、互いに排他的である。
【００４２】
また、論理積回路１１１は、外部から供給されるデータ信号ＤＡＴＡ＿Ｔをラッチし、該データ信号ＤＡＴＡ＿Ｔと出力制御部１１０から出力されるアサート信号ＡＳＳＥＲＴとに対して論理積を行い、該論理積の結果をデータ信号ＤＡＴＡ＿Ｔ２として選択回路１４の入力端子Ａ０に出力する。
【００４３】
逓倍回路１２は、外部から供給される所定のクロックＣＬＫに対して、該クロックの周波数を所定の倍率（例えば、２のｎ乗倍）で逓倍し、逓倍クロックＣＬＫ＿ＭＵＬ１を生成する。逓倍回路１２は、生成した逓倍クロックＣＬＫ＿ＭＵＬ１を同期信号生成部１３に出力する。
【００４４】
同期信号生成部１３は、データ信号制御部１１により同期信号出力期間であると判断される場合、逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて、外部から供給されるパターン選択信号ＰＡＴ＿ＳＥＬに従うパターンを有する同期信号ＳＹＮＣ＿Ｔを生成し、該信号を選択回路１４に出力する。同期信号生成部１３は、データ信号制御部１１による同期信号出力期間であるか否かの判断結果をデータ信号制御部１１から出力される選択信号ＳＥＬによって取得し、選択信号ＳＥＬの状態が“１”である場合、同期信号ＳＹＮＣ＿Ｔを生成し、該信号を選択回路１４の選択端子Ａ１に出力する。一方、同期信号生成部１３は、選択信号ＳＥＬの状態が“０”である場合、同期信号ＳＹＮＣ＿Ｔの生成及び出力を停止する。
【００４５】
選択回路１４は、例えばマルチプレクサであるが、これに限られず、例えば、データセレクタや信号切替器などであっても良い。選択回路１４は、選択信号ＳＥＬに基づいて、データ信号ＤＡＴＡ＿Ｔ２及び同期信号ＳＹＮＣ＿Ｔのうちのいずれかを選択し、該選択結果をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。具体的には、選択回路１４は、選択信号ＳＥＬの状態が“０”である場合、データ信号ＤＡＴＡ＿Ｔ２を選択し、該選択結果をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。一方、選択回路１４は、選択信号ＳＥＬの状態が“１”である場合、同期信号ＳＹＮＣ＿Ｔを選択し、該選択結果をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。
【００４６】
受信装置２０は、例えばｅＤＰのシンク機器（例えば、ディスプレイやプロジェクタ等）であるが、これに限られず、シリアル伝送を行う伝送装置のシンク機器であれば何であっても良い。受信装置２０は、送信装置１０から送信されるシリアルデータ信号ＳＤＡＴＡから、データ信号ＤＡＴＡ＿Ｒ２及び同期信号ＳＹＮＣ＿Ｒを検出し、該２つの信号に基づいて、データ信号ＤＡＴＡ＿Ｒ２に従う種々の処理（例えば、画像の表示など）を実行する。受信装置２０は、例えば、逓倍回路２１と、同期信号検出部２２と出力部２３とを含んで構成される。
【００４７】
逓倍回路２１は、送信装置１０から供給される所定のクロックＣＬＫに対して、該クロックの周波数を上述した所定の倍率（例えば、２のｎ乗倍）で逓倍し、逓倍クロックＣＬＫ＿ＭＵＬ２を生成する。逓倍回路２１は、生成した逓倍クロックＣＬＫ＿ＭＵＬ２を同期信号検出部２２に出力する。なお、受信装置２０に供給される所定のクロックＣＬＫは、典型的には、送信装置１０から出力されるが、これに限られるものではなく、外部の別の要素から供給されるか、あるいは内部で生成してもよい。逓倍回路２１は、典型的には、逓倍回路１２と同一の回路構成であり得る。
【００４８】
同期信号検出部２２は、所定のクロックＣＬＫに基づいて、送信装置１０から送信されるシリアルデータ信号ＳＤＡＴＡから、シリアルデータ信号ＳＤＡＴＡに重畳されるデータ信号ＤＡＴＡ＿Ｔ２の内容をデータ信号ＤＡＴＡ＿Ｒ２として検出し、該検出結果を出力部２３に出力し、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、送信装置１０から送信されるシリアルデータ信号ＳＤＡＴＡから、シリアルデータ信号ＳＤＡＴＡに重畳される同期信号ＳＹＮＣ＿Ｔの内容を複数の同期信号ＳＹＮＣ＿Ｒ（１）乃至ＳＹＮＣ＿Ｒ（ｍ）として検出し（ここで、ｍは正の整数）、該検出結果を出力部２３に出力する。なお、同期信号ＳＹＮＣ＿Ｒのパターンは、同期信号ＳＹＮＣ＿Ｔのパターンの数だけ（すなわち、パターン選択信号ＰＡＴ＿ＳＥＬが示すパターンの数だけ）存在し得る。同期信号検出部２２は、複数の同期信号ＳＹＮＣ＿Ｒのうち、検出したパターンに対応する同期信号ＳＹＮＣ＿Ｒを１つ選択し、該選択結果を出力部２３に出力する。
【００４９】
出力部２３は、例えば液晶表示パネルやプラズマディスプレイパネル、有機エレクトロルミネッセンス表示パネル、プリントヘッドであるが、これらに限られない。出力部２３は、同期信号検出部２２から出力される複数の同期信号ＳＹＮＣ＿Ｒ（１）乃至ＳＹＮＣ＿Ｒ（ｍ）に基づいて、同期信号検出部２２から出力されるデータ信号ＤＡＴＡ＿Ｒ２に従う種々の処理（例えば、画像の表示など）を実行する。
【００５０】
以上のように構成されるデータ伝送装置１は、送信装置１０によって、データ信号ＤＡＴＡ＿Ｔを出力する期間に所定のクロックＣＬＫに基づいてデータ信号ＤＡＴＡ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして出力する一方で、同期信号ＳＹＮＣ＿Ｔを出力する期間に逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて同期信号ＳＹＮＣ＿Ｔを生成し、該信号をシリアルデータ信号ＳＤＡＴＡとして出力する。また、データ伝送装置１は、受信装置２０によって、所定のクロックＣＬＫに基づいて、シリアルデータ信号ＳＤＡＴＡから、データ信号ＤＡＴＡ＿Ｒ２を検出するとともに、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、シリアルデータ信号ＳＤＡＴＡから同期信号ＳＹＮＣ＿Ｒ（１）乃至ＳＹＮＣ＿Ｒ（ｍ）を検出する。
【００５１】
これにより、データ伝送装置１は、一つの信号であるシリアルデータ信号ＳＤＡＴＡに、それぞれ異なる周波数のクロックを用いて複数の信号を重畳するとともに、該異なる周波数のクロックによって該重畳した信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、複数種類のデータを受信することができるようになる。
【００５２】
図２は、本発明の一実施形態に係る出力制御部の一例を示す図である。本実施形態に係る出力制御部１１０は、例えば、カウンタ１１０１と、デコーダ１１０２及び１１０３とを含んで構成される。
【００５３】
カウンタ１１０１は、外部から供給される所定のクロックＣＬＫの交番回数をカウントする。カウンタ１１０１は、所定のクロックＣＬＫの交番回数のカウント結果をデコーダ１１０２及び１１０３に出力する。
【００５４】
デコーダ１１０２は、カウンタ１１０１から出力される所定のクロックＣＬＫのカウント結果に基づいて、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間であるか否かを判断する。デコーダ１１０２は、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間であると判断する場合、アサート信号ＡＳＳＥＲＴの状態を“１”として、該信号を論理積回路１１１に出力する。一方、デコーダ１１０２は、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間でないと判断する場合、アサート信号ＡＳＳＥＲＴの状態を“０”として、該信号を論理積回路１１１に出力する。
【００５５】
デコーダ１１０３は、カウンタ１１０１から出力される所定のクロックＣＬＫのカウント結果に基づいて、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間であるか否かを判断する。デコーダ１１０３は、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間であると判断する場合、選択信号ＳＥＬの状態を“１”として、該信号を同期信号生成部１３及び選択回路１４に出力する。一方、デコーダ１１０３は、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間でないと判断する場合は、選択信号ＳＥＬの状態を“０”として、該信号を同期信号生成部１３及び選択回路１４に出力する。
【００５６】
図３は、本発明の一実施形態に係る同期信号生成部の一例を示す図である。本実施形態に係る同期信号生成部１３は、例えば、カウンタ１３１と、複数のパターン生成回路１３２（１）乃至１３２（ｍ）と、選択回路１３３とを含んで構成される。
【００５７】
カウンタ１３１は、選択信号ＳＥＬに従って、逓倍回路１２から出力される逓倍クロックＣＬＫ＿ＭＵＬ１の交番回数を所定の回数だけカウントして、該クロックを所定のクロック数だけ複数のパターン生成回路１３２（１）乃至１３２（ｍ）に出力する。具体的には、カウンタ１３１は、選択信号ＳＥＬの状態が“１”である場合、逓倍クロックＣＬＫ＿ＭＵＬ１の交番回数をカウントして、該クロックを所定のクロック数だけ複数のパターン生成回路１３２（１）乃至１３２（ｍ）に出力する。一方、カウンタ１３１は、選択信号ＳＥＬの状態が“０”である場合、逓倍クロックＣＬＫ＿ＭＵＬ１のカウント及び該クロックの出力を停止する。
【００５８】
パターン生成回路１３２（１）乃至１３２（ｍ）は、カウンタ１３１から出力される逓倍クロックＣＬＫ＿ＭＵＬ１の交番回数のカウント結果が所定の値になった場合、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路１３３の入力端子Ａ０乃至Ａｍに出力する。
【００５９】
選択回路１３３は、例えばマルチプレクサであるが、これに限られず、データセレクタや信号切替器などであっても良い。選択回路１３３は、外部から供給されるパターン選択信号ＰＡＴ＿ＳＥＬに従って、複数のパターン生成回路１３２（１）乃至１３２（ｍ）から出力される信号のうち、いずれか一つを選択し、該選択結果を同期信号ＳＹＮＣ＿Ｔとして選択回路１４に出力する。
【００６０】
図４は、本発明の一実施形態に係る同期信号生成部の他の例を示す図である。本実施形態に係る同期信号生成部１３Ａは、複数のパターン生成回路１３２Ａ（１）乃至１３２Ａ（ｍ）と、選択回路１３３とを含んで構成される。なお、選択回路１３３に関しては、同期信号生成部１３のものと同じであるため、その説明を省略する。
【００６１】
パターン生成回路１３２Ａ（１）乃至１３２Ａ（ｍ）は、選択信号ＳＥＬの状態に従って、逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路１３３に出力する。具体的には、パターン生成回路１３２Ａ（１）乃至１３２Ａ（ｍ）は、選択信号ＳＥＬの状態が“１”である場合、逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路１３３に出力する。一方、パターン生成回路１３２Ａ（１）乃至１３２Ａ（ｍ）は、選択信号ＳＥＬの状態が“０”である場合、対応するパターンを有する信号の生成を停止する。
【００６２】
図５は、本発明の一実施形態に係る送信装置の構成の他の例を示す図である。本実施形態に係る送信装置１０Ａは、データ信号ＤＡＴＡ＿Ｔが出力される期間と、同期信号ＳＹＮＣ＿Ｔが出力される期間とがそれぞれ同じ時間に重複しない場合に対応するものであり、送信装置１０の構成をより簡素化したものである。本実施形態に係る送信装置１０Ａは、データ信号制御部１１Ａと、逓倍回路１２と、同期信号生成部１３と、論理和回路１５とを含んで構成される。なお、逓倍回路１２及び同期信号生成部１３に関しては、送信装置１０のものと同じであるため、その説明を省略する。
【００６３】
出力制御部１１０Ａは、外部から供給される所定のクロックＣＬＫに基づいて、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれを出力する期間であるかを判断し、該判断結果を選択信号ＳＥＬとして、論理否定回路１１２及び同期信号生成部１３に出力する。具体的には、出力制御部１１０は、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間であると判断する場合、選択信号ＳＥＬの状態を“０”とする信号を論理否定回路１１２及び同期信号生成部１３に出力する。一方、出力制御部１１０Ａは、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間であると判断する場合、選択信号ＳＥＬの状態を“１”とする信号を論理否定回路１１２及び同期信号生成部１３に出力する。なお、出力制御部１１０Ａは、論理積回路１１１と、後述する論理否定回路１１２とともに、データ信号制御部１１Ａを構成する。
【００６４】
論理否定回路１１２は、出力制御部１１０Ａから出力される選択信号ＳＥＬに対して論理否定を行い、該論理否定の結果を論理積回路１１１に出力する。論理積回路１１１は、外部から供給されるデータ信号ＤＡＴＡ＿Ｔと、論理否定回路１１２から出力される選択信号ＳＥＬの論理否定とに対して論理積を行い、該論理積の結果をデータ信号ＤＡＴＡ＿Ｔ２として、論理和回路１５に出力する。
【００６５】
論理和回路１５は、データ信号制御部１１Ａから出力されるデータ信号ＤＡＴＡ＿Ｔ２と、同期信号生成部１３から出力される同期信号ＳＹＮＣ＿Ｔとに対して論理和を行い、該論理和の結果をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。
【００６６】
以上のように構成される送信装置１０Ａは、送信装置１０に対して、選択回路１４の代わりに論理和回路１５を使用していることによって、データ信号出力期間と、同期信号出力期間とがそれぞれ同じ時間に重複しない場合に限り、より簡素な回路構成で、送信装置１０と同様にシリアルデータ信号ＳＤＡＴＡを生成することができる。
【００６７】
図６は、本発明の一実施形態に係る同期信号検出部の構成の一例を示す図である。本実施形態に係る同期信号検出部２２は、デシリアライザ２２１と、複数のパターン検出回路２２２（１）乃至２２２（ｍ）と、遅延回路２２３（１）乃至２２３（ｍ）、２２５及び２２６と、論理和回路２２４と、論理否定回路２２７と、論理積回路２２８とを含んで構成される。
【００６８】
デシリアライザ２２１は、シリアルデータ信号ＳＤＡＴＡをシリアル信号からパラレル信号に変換する。具体的には、デシリアライザ２２１は、逓倍回路２１から出力される逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、送信装置１０から送信されるシリアルデータ信号ＳＤＡＴＡをラッチして、該ラッチした信号をシリアル信号からパラレル信号に変換し、該変換結果をパラレルデータ信号ＰＤＡＴＡとして複数のパターン検出回路２２２（１）乃至２２２（ｍ）に出力する。
【００６９】
複数のパターン検出回路２２２（１）乃至２２２（ｍ）は、それぞれ、パラレルデータ信号ＰＤＡＴＡが自身に対応する所定のパターンを含んでいるか否かを判断する。各パターン検出回路２２２は、パラレルデータ信号ＰＤＡＴＡが自身に対応する所定のパターンを含んでいると判断する場合、デコード信号ＤＥＣＯＤＥの状態を“１”として、該信号を論理和回路２２４と、対応する遅延回路２２３とに出力する。一方、パターン検出回路２２２は、パラレルデータ信号ＰＤＡＴＡが自身に対応する所定のパターンを含んでいないと判断する場合、デコード信号ＤＥＣＯＤＥの状態を“０”として、該信号を論理和回路２２４と、対応する遅延回路２２３とに出力する。
【００７０】
遅延回路２２３は、対応するパターン検出回路２２２から出力されるデコード信号ＤＥＣＯＤＥに対して、所定のクロックＣＬＫ及び逓倍クロックＣＬＫ＿ＭＵＬ２に基づく遅延時間を与えるとともに、状態が“１”となる期間を引き伸ばし、該処理の結果を同期信号ＳＹＮＣ＿Ｒとして出力部２３に出力する。
【００７１】
論理和回路２２４は、複数のパターン検出回路２２２（１）乃至２２２（ｍ）から出力されるデコード信号ＤＥＣＯＤＥ（１）乃至ＤＥＣＯＤＥ（ｍ）に対して論理和を行い、該論理和の結果をマスク信号ＭＡＳＫ１として、遅延回路２２５に出力する。
【００７２】
遅延回路２２５は、論理和回路２２４から出力されるマスク信号ＭＡＳＫ１に対して、所定のクロックＣＬＫ及び逓倍クロックＣＬＫ＿ＭＵＬ２に基づく遅延時間を与えるとともに、状態が“１”となる期間を引き伸ばし、該処理の結果をマスク信号ＭＡＳＫ２として論理否定回路２２７に出力する。
【００７３】
遅延回路２２６は、送信装置１０から送信されるシリアルデータ信号ＳＤＡＴＡに対して、所定のクロック及び逓倍クロックＣＬＫ＿ＭＵＬ２に基づく遅延時間を与え、それをデータ信号ＤＡＴＡ＿Ｒ１として論理積回路２２８に出力する。
【００７４】
論理否定回路２２７は、遅延回路２２５から出力されるマスク信号ＭＡＳＫ２に対して論理否定を行い、該論理否定の結果を論理積回路２２８に出力する。論理積回路２２８は、遅延回路２２６から出力されるデータ信号ＤＡＴＡ＿Ｒ１と論理否定回路２２７から出力されるマスク信号ＭＡＳＫ２の論理否定とに対して論理積を行い、該論理積の結果をデータ信号ＤＡＴＡ＿Ｒ２として、該信号を出力部２３に出力する。
【００７５】
図７は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路２２３は、順序回路２２３１及び２２３３と、論理和回路２２３２とを含んで構成される。
【００７６】
順序回路２２３１は、例えば、Ｄ型フリップフロップである。順序回路２２３１は、クロック端子ＣＫに入力される逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、データ入力端子Ｄに入力されるデコード信号ＤＥＣＯＤＥをデータ出力端子Ｑから論理和回路２２３２に出力する。
【００７７】
論理和回路２２３２は、パターン検出回路２２２から出力されるデコード信号ＤＥＣＯＤＥと、順序回路２２３１から出力される信号とに対して論理和を行い、該論理和の結果を順序回路２２３３に出力する。
【００７８】
順序回路２２３３は、例えば、Ｄ型フリップフロップである。順序回路２２３３は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、データ入力端子Ｄに入力される論理和回路２２３２からの出力をデータ出力端子Ｑから同期信号ＳＹＮＣ＿Ｒとして出力部２３に出力する。
【００７９】
図８は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路２２５は、順序回路２２５１及び２２５３と、論理和回路２２５２及び２２５４とを含んで構成される。
【００８０】
順序回路２２５１は、例えばＤ型フリップフロップである。順序回路２２５１は、クロック端子ＣＫに入力される逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、論理和回路２２４からデータ入力端子Ｄに入力されるマスク信号ＭＡＳＫ１をデータ出力端子Ｑから論理和回路２２５２に出力する。
【００８１】
論理和回路２２５２は、論理和回路２２４から出力されるマスク信号ＭＡＳＫ１と、順序回路２２５１から出力される信号とに対して論理和を行い、該論理和の結果を順序回路２２５３及び論理和回路２２５４に出力する。
【００８２】
順序回路２２５３は、例えばＤ型フリップフロップである。順序回路２２５３は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、論理和回路２２５２から出力される信号をデータ出力端子Ｑから論理和回路２２５４に出力する。
【００８３】
論理和回路２２５４は、論理和回路２２５２から出力される信号と、順序回路２２５３から出力される信号とに対して論理和を行い、該論理和の結果をマスク信号ＭＡＳＫ２として出力制御回路２２７に出力する。
【００８４】
図９は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路２２６は、順序回路２２６１乃至２２６３を含んで構成される。
【００８５】
順序回路２２６１乃至２２６３は、Ｄ型フリップフロップである。Ｄ型フリップフロップは、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する。具体的には、順序回路２２６１は、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、送信装置１０から出力されるシリアルデータ信号ＳＤＡＴＡを順序回路２２６２に出力する。順序回路２２６２は、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、順序回路２２６１から出力される信号を順序回路２２６３に出力する。順序回路２２６３は、所定のクロックＣＬＫに基づいて、順序回路２２６２から出力される信号をデータ信号ＤＡＴＡ＿Ｒ２として該信号を出力部２３に出力する。
【００８６】
図１０は、本発明の一実施形態に係る送信装置の動作を示すフローチャートである。同図に示すように、送信装置１０は、まず、外部から供給されるデータ信号ＤＡＴＡ＿Ｔ及び所定のクロックＣＬＫを受信する（Ｓ１００１）。
【００８７】
次に、送信装置１０は、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間であるか否かを判断する（Ｓ１００２）。送信装置１０は、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間であると判断する場合（Ｓ１００２のＹｅｓ）、逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて、同期信号ＳＹＮＣ＿Ｔを生成し（Ｓ１００３）、該生成した同期信号ＳＹＮＣ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして選択する（Ｓ１００４）。
【００８８】
一方、送信装置１０は、所定のクロックＣＬＫが示す所定のタイミングが同期信号出力期間でないと判断する場合（Ｓ１００２のＮｏ）、所定のクロックＣＬＫに基づいて、データ信号ＤＡＴＡ＿Ｔをラッチし（Ｓ１００５）、該ラッチしたデータ信号ＤＡＴＡ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして選択する（Ｓ１００６）。
【００８９】
送信装置１０は、ステップＳ１００４の処理又はステップＳ１００６の処理で選択したシリアルデータ信号ＳＤＡＴＡ（すなわち、同期信号ＳＹＮＣ＿Ｔ又はデータ信号ＤＡＴＡ＿Ｔ）を受信装置２０に出力し（Ｓ１００７）、その動作を終了する。
【００９０】
上述したように、本実施形態に係る送信装置１０は、データ信号出力期間に所定のクロックＣＬＫに基づいてデータ信号ＤＡＴＡ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして出力する一方で、同期信号出力期間に逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて同期信号ＳＹＮＣ＿Ｔを生成し、該信号をシリアルデータ信号ＳＤＡＴＡとして出力する。これにより、送信装置１０は、１つの信号であるシリアルデータ信号ＳＤＡＴＡにそれぞれ異なる周波数のクロックを用いて複数の信号を重畳することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送することができるようになる。
【００９１】
図１１は、本発明の一実施形態に係る受信装置の動作を示すフローチャートである。同図に示すように、受信装置２０は、まず、送信装置１０から出力されるシリアルデータ信号ＳＤＡＴＡを受信する（Ｓ１１０１）。受信装置２０は、所定のクロックＣＬＫによってシリアルデータ信号ＳＤＡＴＡをラッチすることによって、データ信号ＤＡＴＡ＿Ｒ２を生成し出力する（Ｓ１１０２）。
【００９２】
次に、受信装置２０は、逓倍クロックＣＬＫ＿ＭＵＬ２によって、シリアルデータ信号ＳＤＡＴＡをラッチする（Ｓ１１０３）。受信装置２０は、逓倍クロックＣＬＫ＿ＭＵＬ２でラッチした信号が所定のパターンを含むか否かを判断する（Ｓ１１０４）。受信装置２０は、逓倍クロックＣＬＫ＿ＭＵＬ２によってラッチした信号が所定のパターンを含むと判断する場合（Ｓ１１０４のＹｅｓ）、該所定のパターンに基づいて、同期信号ＳＹＮＣ＿Ｒを生成及び出力し（Ｓ１１０５）、該同期信号ＳＹＮＣ＿Ｒに基づいてマスク信号ＭＡＳＫ２を生成し（Ｓ１１０６）、該マスク信号ＭＡＳＫ２に基づいて、データ信号ＤＡＴＡ＿Ｒ２の出力を停止する（Ｓ１１０７）。
【００９３】
一方、受信装置２０は、逓倍クロックＣＬＫ＿ＭＵＬ２によってラッチした信号が所定のパターンを含まないと判断する場合（Ｓ１１０４のＮｏ）、その動作を終了する。
【００９４】
上述したように、本実施形態に係る受信装置２０は、所定のクロックＣＬＫに基づいて、シリアルデータ信号ＳＤＡＴＡから、データ信号ＤＡＴＡ＿Ｒ２を検出するとともに、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、シリアルデータ信号ＳＤＡＴＡから同期信号ＳＹＮＣ＿Ｒを検出する。これにより、受信装置２０は、複数の信号が重畳されたシリアルデータ信号ＳＤＡＴＡから、異なる周波数のクロックによって重畳された信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。
【００９５】
図１２は、本発明の一実施形態に係る送信装置及び受信装置における各種の信号のタイミングチャートである。同図において、逓倍クロックＣＬＫ＿ＭＵＬ１の周波数は、所定のクロックＣＬＫの周波数の２倍であるものとする。また、同図において、所定のクロックＣＬＫが交番するタイミングを時刻ｔ１２０１乃至ｔ１２１３と定義する。また、時刻ｔ１２０７以降で最初に逓倍クロックＣＬＫ＿ＭＵＬ１が交番する時刻を時刻ｔ１２０７’と、時刻ｔ１２０８以降で最初に逓倍クロックＣＬＫ＿ＭＵＬ１が交番する時刻を時刻ｔ１２０８’と定義する。
【００９６】
まず、送信装置１０の動作について説明する。データ信号制御部１１は、上述したように、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間であるか、同期信号出力期間であるか判断し、該判断結果を選択信号ＳＥＬとして出力する。時刻ｔ１２０１乃至ｔ１２０７で、データ信号制御部１１は、所定のクロックＣＬＫが示す所定のタイミングがデータ信号ＤＡＴＡ＿Ｔを出力する期間であると判断し、データ信号ＤＡＴＡ＿Ｔをデータ信号ＤＡＴＡ＿Ｔ２として出力するとともに、選択信号ＳＥＬの状態を“０”として該信号を出力する。時刻ｔ１２０１乃至ｔ１２０７で、同期信号生成部１３は、選択信号ＳＥＬの状態“０”に基づいて、同期信号ＳＹＮＣ＿Ｔの生成及び出力を停止する。時刻ｔ１２０１乃至時刻ｔ１２０７で、選択回路１４は、選択信号ＳＥＬの状態“０”に基づいて、データ信号制御部１１から出力されるデータ信号ＤＡＴＡ＿Ｔ２をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。
【００９７】
時刻ｔ１２０７乃至ｔ１２０９で、データ信号制御部１１は、所定のクロックＣＬＫが同期信号出力期間であると判断し、データ信号ＤＡＴＡ＿Ｔ２の出力を停止するとともに、選択信号ＳＥＬの状態を“１”として該信号を出力する。時刻ｔ１２０７乃至ｔ１２０９で、同期信号生成部１３は、選択信号ＳＥＬの状態“１”に基づいて、同期信号ＳＹＮＣ＿Ｔを生成する。ここで、同期信号生成部１３は、逓倍クロックＣＬＫ＿ＭＵＬ１及び受信装置２０の逓倍クロックＣＬＫ＿ＭＵＬ２によって判別できる一方で、所定のクロックＣＬＫでは判別できない所定のパターンを有するように、同期信号ＳＹＮＣ＿Ｔを生成する。本例では、同期信号生成部１３は、それぞれ、時刻ｔ１２０７で“１”を、時刻ｔ１２０７’で“０”を、時刻ｔ１２０８で“１”を、時刻ｔ１２０８’で“０”をとるように（すなわち、パターン“１０１０”をとるように）同期信号ＳＹＮＣ＿Ｔを生成する。時刻ｔ１２０７乃至時刻ｔ１２０９で、選択回路１４は、選択信号ＳＥＬの状態“１”に基づいて、同期信号生成部１３から出力される同期信号ＳＹＮＣ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。
【００９８】
さらに、データ信号制御部１１は、時刻ｔ１２０９乃至ｔ１２１３で、所定のクロックＣＬＫが示す所定のタイミングがデータ信号出力期間であると判断し、データ信号ＤＡＴＡ＿Ｔ２を再び出力するとともに、選択信号ＳＥＬの状態を“０”として該信号を出力する。時刻ｔ１２０９乃至ｔ１２１３で、同期信号生成部１３は、選択信号ＳＥＬの状態“０”に基づいて、同期信号ＳＹＮＣ＿Ｔの生成及び出力を停止する。時刻ｔ１２０９乃至ｔ１２１３で、選択回路１４は、選択信号ＳＥＬの状態“０”に基づいて、データ信号制御部１１から出力されるデータ信号ＤＡＴＡ＿Ｔ２をシリアルデータ信号ＳＤＡＴＡとして受信装置２０に出力する。
【００９９】
次に受信装置２０の動作について説明する。時刻ｔ１２０１乃至ｔ１２０７で、同期信号検出部２２は、送信装置１０から出力されるシリアルデータ信号ＳＤＡＴＡから、所定のパターンを検出しない。同期信号検出部２２は、シリアルデータ信号ＳＤＡＴＡを所定のクロックＣＬＫの２クロック分遅延させ、該遅延させた信号をデータ信号ＤＡＴＡ＿Ｒ２として、出力部２３に出力する。
【０１００】
時刻ｔ１２０７乃至ｔ１２０９で、同期信号検出部２２は、シリアルデータ信号ＳＤＡＴＡから逓倍クロックＣＬＫ＿ＭＵＬ２によって所定のパターン（本例では、“１０１０”）を検出する。この際、同期信号検出部２２は、パターン検出回路２２２（１）乃至２２２（ｍ）によって所定のパターンを受け、所定のパターンに対応するパターン検出回路２２２によって所定のパターンを検出し、デコード信号ＤＥＣＯＤＥを生成する（図６を参照）。そして、同期信号検出部２２は、パターン検出回路２２２によってデコード信号ＤＥＣＯＤＥの状態を“１”として、遅延回路２２３によって該信号を所定のクロックＣＬＫの３クロック分遅延させ、該遅延させた信号を同期信号ＳＹＮＣ＿Ｒとして出力部２３に出力する。また、同期信号検出部２２は、同期信号ＳＹＮＣ＿Ｒを出力している間、データ信号ＤＡＴＡ＿Ｒ２の出力を停止する。
【０１０１】
時刻ｔ１２０９乃至ｔ１２１３で、同期信号検出部２２は、シリアルデータ信号ＳＤＡＴＡから、所定のパターンを検出しない。同期信号検出部２２は、シリアルデータ信号ＳＤＡＴＡを所定のクロックＣＬＫの２クロック分遅延させ、該遅延させた信号をデータ信号ＤＡＴＡ＿Ｒ２として、出力部２３に出力する。
【０１０２】
上述したように、本実施形態に係るデータ伝送装置１は、送信装置１０によって、データ信号ＤＡＴＡ＿Ｔを出力する期間に所定のクロックＣＬＫに基づいてデータ信号ＤＡＴＡ＿Ｔをシリアルデータ信号ＳＤＡＴＡとして出力する一方で、同期信号ＳＹＮＣ＿Ｔを出力する期間に逓倍クロックＣＬＫ＿ＭＵＬ１に基づいて同期信号ＳＹＮＣ＿Ｔを生成し、該信号をシリアルデータ信号ＳＤＡＴＡとして出力する。また、データ伝送装置１は、受信装置２０によって、所定のクロックＣＬＫに基づいて、シリアルデータ信号ＳＤＡＴＡから、データ信号ＤＡＴＡ＿Ｒ２を検出するとともに、逓倍クロックＣＬＫ＿ＭＵＬ２に基づいて、シリアルデータ信号ＳＤＡＴＡから同期信号ＳＹＮＣ＿Ｒを検出する。
【０１０３】
これにより、データ伝送装置１は、一つの信号であるシリアルデータ信号ＳＤＡＴＡに、それぞれ異なる周波数のクロックを用いて複数の信号を重畳するとともに、該異なる周波数のクロックによって該重畳した信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。
【０１０４】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１０５】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１０６】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１０７】
本発明は、データの伝送を行う送信装置及び／又は受信装置を備える機器の分野に広く利用することができる。
【符号の説明】
【０１０８】
１…データ伝送装置
１０…送信装置
１１…データ信号制御部
１１０…出力制御部
１１０１…カウンタ
１１０２，１１０３…デコーダ
１１１…論理積回路
１１２…論理否定回路
１２…逓倍回路
１３…同期信号生成部
１３１…カウンタ
１３２…パターン生成回路
１３３…選択回路
１４…選択回路
１５…論理和回路
２０…受信装置
２１…逓倍回路
２２…同期信号検出部
２２１…デシリアライザ
２２２…パターン検出回路
２２３，２２５，２２６…遅延回路
２２３１，２２３３，２２５１，２２５３，２２６１，２２６２，２２６３…順序回路
２２３２，２２５２，２２５４…論理和回路
２２４…論理和回路
２２７…論理否定回路
２２８…論理積回路
２３…出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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