(57)【特許請求の範囲】
【請求項１】
シャーシ内に同じＦＰＧＡを搭載した複数のＦＰＧＡ基板に実装されているコンフィグレーションＲＯＭのバージョンアップ装置であって、
上位ＣＰＵと、
前記上位ＣＰＵと前記複数のＦＰＧＡ基板とを共通接続するデータ線および第１信号線、第２信号線と、
を有し、
前記上位ＣＰＵは、前記第１信号線を第１状態から第２状態に設定して前記複数のＦＰＧＡ基板の各ＦＰＧＡに対し一斉にバージョンアップ指令を送信し、且つ前記データ線を用いてシステムに応じたサイズに分割したバージョンアップデータを複数回に分けて前記各ＦＰＧＡに送信し、
前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータを受信した都度、その応答信号を前記第２信号線を用いて前記上位ＣＰＵへ送信する
ことを特徴とするコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項２】
前記データ線、前記第１信号線、および前記第２信号線は、シリアル線であることを特徴とする請求項１に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項３】
前記第２信号線は、前記複数のＦＰＧＡ基板の各ＦＰＧＡからの出力をオープンコレクタ出力で接続されていることを特徴とする請求項１又は２に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項４】
前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータをそれぞれの前記コンフィグレーションＲＯＭに書き込みを行った都度、その書き込み動作を示す信号を前記第２信号線を用いて前記上位ＣＰＵへ送信することを特徴とする請求項１又は３に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項５】
前記上位ＣＰＵは、前記第２信号線の前記書き込み動作を示す信号からエラー発生したことを判断すると、前記データ線を用いて前記エラー発生したバージョンアップデータを再送することを特徴とする請求項４に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項６】
前記上位ＣＰＵは、前記バージョンアップデータの送信を全て完了した時、又は前記エラー発生した回数が所定の回数を超えた時、前記第１信号線を第２状態から第１状態に設定することを特徴とする請求項５に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項７】
前記上位ＣＰＵと前記複数のＦＰＧＡ基板とを共通接続する第３信号線を更に有し、
前記コンフィグレーションＲＯＭへのバージョンアップが完了し、且つ前記各ＦＰＧＡが最新バージョン状態に移行した所定時間後に、システムを初期化するためのリセット信号を前記第３信号線から前記各ＦＰＧＡへ送信することを特徴とする請求項１に記載のコンフィグレーションＲＯＭのバージョンアップ装置。
【請求項８】
上位ＣＰＵと、前記上位ＣＰＵと複数のＦＰＧＡ基板とを共通接続するデータ線および第１信号線、第２信号線と、を有し、シャーシ内に同じＦＰＧＡを搭載した前記複数のＦＰＧＡ基板に実装されているコンフィグレーションＲＯＭのバージョンアップ方法であって、
前記第１信号線を用いて、前記上位ＣＰＵは前記複数のＦＰＧＡ基板の各ＦＰＧＡに対し一斉にバージョンアップ指令を送信し、
前記データ線を用いて、前記上位ＣＰＵはシステムに応じたサイズに分割したバージョンアップデータを複数回に分けて前記各ＦＰＧＡに送信し、
前記第２信号線を用いて、前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータを受信した都度、その応答信号を前記上位ＣＰＵへ送信する
ことを特徴とするコンフィグレーションＲＯＭのバージョンアップ方法。
【請求項９】
前記第２信号線を用いて、前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータをそれぞれの前記コンフィグレーションＲＯＭに書き込みを行った都度、その書き込み動作を示す信号を前記上位ＣＰＵへ送信することを特徴とする請求項８に記載のコンフィグレーションＲＯＭのバージョンアップ方法。
【請求項１０】
前記上位ＣＰＵは、前記第２信号線の前記書き込み動作を示す信号からエラー発生したことを判断すると、前記データ線を用いて前記エラー発生したバージョンアップデータを再送することを特徴とする請求項９に記載のコンフィグレーションＲＯＭのバージョンアップ方法。
【請求項１１】
前記上位ＣＰＵは、前記バージョンアップデータの送信を全て完了した時、又は前記エラー発生した回数が所定の回数を超えた時、前記第１信号線を元の状態に設定することを特徴とする請求項１０に記載のコンフィグレーションＲＯＭのバージョンアップ方法。
【請求項１２】
前記上位ＣＰＵと前記複数のＦＰＧＡ基板とを共通接続する第３信号線を更に有し、
前記コンフィグレーションＲＯＭへのバージョンアップが完了し、且つ前記各ＦＰＧＡが最新バージョン状態に移行した所定時間後に、システムを初期化するためのリセット信号を前記第３信号線から前記各ＦＰＧＡへ送信することを特徴とする請求項８に記載のコンフィグレーションＲＯＭのバージョンアップ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンフィグレーションＲＯＭのバージョンアップ装置および方法に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Field Program Gate Array）は、年々その機能が高性能化してきており、プログラムの書き換えを行うことによって、そのハードウェア機能を柔軟に変更できる利点を有している。
【０００３】
また、ＦＰＧＡは、実現するハードウェアの規模がＦＰＧＡ単体の規模より大きい場合には、複数のＦＰＧＡを用意して、複数のＦＰＧＡの各々にコンフィグレーションデータを分配して全体として目的のハードウェア機能を実現することができる。
【０００４】
ところで、１つのシャーシに同じＦＰＧＡを搭載した複数の基板が実装されている場合において、ＦＰＧＡのバージョンアップが必要になったとき、シャーシからＦＰＧＡが搭載された基板を１枚ずつ取り出して、その基板と管理装置（例えば、パーソナルコンピュータ）とを専用ケーブルを用いて接続して、書き込みファイルをコンフィグレーションＲＯＭに書き込む方式では、作業時間が掛かりすぎる問題がある。また、調整済みのボリューム等に触れてしまい、別の不具合を発生させてしまうなどの悪影響が懸念される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３４５２０号公報
【特許文献２】特開２００１−３０６３４３号公報
【特許文献３】特開２００１−２９０７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、管理基板とＦＰＧＡ搭載する複数の基板間でコンフィグレーション専用のコマンドを設けて制御し、シャーシ内の全てのＦＰＧＡを同時にバージョンアップすることが可能なコンフィグレーションＲＯＭのバージョンアップ装置および方法を提供するものである。
【課題を解決するための手段】
【０００７】
実施形態のコンフィグレーションＲＯＭのバージョンアップ装置は、シャーシ内に同じＦＰＧＡを搭載した複数のＦＰＧＡ基板に実装されているコンフィグレーションＲＯＭのバージョンアップ装置であって、上位ＣＰＵと、前記上位ＣＰＵと前記複数のＦＰＧＡ基板とを共通接続するデータ線および第１信号線、第２信号線と、を有し、前記上位ＣＰＵは、前記第１信号線を第１状態から第２状態に設定して前記複数のＦＰＧＡ基板の各ＦＰＧＡに対し一斉にバージョンアップ指令を送信し、且つ前記データ線を用いてシステムに応じたサイズに分割したバージョンアップデータを複数回に分けて前記各ＦＰＧＡに送信し、前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータを受信した都度、その応答信号を前記第２信号線を用いて前記上位ＣＰＵへ送信することを特徴とする。
【０００８】
また、実施形態のコンフィグレーションＲＯＭのバージョンアップ方法は、上位ＣＰＵと、前記上位ＣＰＵと複数のＦＰＧＡ基板とを共通接続するデータ線および第１信号線、第２信号線と、を有し、シャーシ内に同じＦＰＧＡを搭載した前記複数のＦＰＧＡ基板に実装されているコンフィグレーションＲＯＭのバージョンアップ方法であって、前記第１信号線を用いて、前記上位ＣＰＵは前記複数のＦＰＧＡ基板の各ＦＰＧＡに対し一斉にバージョンアップ指令を送信し、前記データ線を用いて、前記上位ＣＰＵはシステムに応じたサイズに分割したバージョンアップデータを複数回に分けて前記各ＦＰＧＡに送信し、前記第２信号線を用いて、前記複数のＦＰＧＡ基板の各ＦＰＧＡは、前記分割したバージョンアップデータを受信した都度、その応答信号を前記上位ＣＰＵへ送信することを特徴とする。
【０００９】
本実施形態のコンフィグレーションＲＯＭのバージョンアップ装置および方法によれば、シャーシ内の管理基板の上位ＣＰＵから各ＦＰＧＡ基板のコンフィグレーションＲＯＭへ一斉（一括して）に書き込みを行うことができ、バージョンアップ作業を省力化できる
【図面の簡単な説明】
【００１０】
【図１】実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置の構成を示す図。
【図２】実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置における通常の動作タイミングを示す図。
【図３】実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置におけるエラー発生時の動作タイミングを示す図。
【図４】実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置の動作を示すフローチャート。
【図５】実施形態に係るコンフィグレーションＲＯＭのバージョンアップにおける管理基板とＦＰＧＡ基板の間のデータ／信号の遷移を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置を説明する。
【００１２】
図１は、実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置の構成を示すブロック図である。図１において、上位装置（ＰＣ）１０は、管理者が使用する端末装置であり、ＦＰＧＡのバージョンアップが生じたときに操作して、上位ＣＰＵ２０に対してバージョンアップ指令とバージョンアップデータを出力する。上位ＣＰＵ２０は、管理基板に搭載されており、同じシャーシ内に搭載される複数のＦＰＧＡ基板に実装される各コンフィグレーションＲＯＭのバージョンアップを一括して制御する。
【００１３】
ＦＰＧＡ＃１乃至＃４は、それぞれのＦＰＧＡ基板３０乃至６０に実装されている。ＦＰＧＡ＃１乃至＃４内には、上位ＣＰＵ２０からのバージョンアップデータを一時記憶するＳＲＡＭ７０乃至７３が内蔵されている。ＦＰＧＡ基板３０乃至６０には、コンフィグレーションＲＯＭ（Ｃ−ＲＯＭ）８０乃至８３が実装されている。ここでは、４枚のＦＰＧＡ基板３０乃至６０にそれぞれＦＰＧＡ＃１乃至＃４が実装されるとしたが、その数はシステムに応じて変更される。
【００１４】
上位ＣＰＵ２０と各ＦＰＧＡ基板３０乃至６０の間は、ｎＤＬＲＥＱ線、ｎＤＬＩＮＧ線、ＴＤ線、ＲＤ線、ｎＳＹＳＲＥＳＥＴ線によって共通接続されている。
【００１５】
ｎＤＬＲＥＱ線は、コンフィグレーションＲＯＭ８０乃至８３に対し一斉にバージョンアップすることを通知するシリアル信号線である。各ＦＰＧＡ＃１乃至＃４は、ｎＤＬＲＥＱ線がアクティブ（例えば、論理“０”）になるとコンフィグレーションＲＯＭ８０乃至８３のバージョンアップに備える。
【００１６】
ｎＤＬＩＮＧ線は、各ＦＰＧＡ＃１乃至＃４にバージョンアップデータが送信される都度、ＦＰＧＡ＃１乃至＃４から上位ＣＰＵ２０へコンフィグレーションＲＯＭ８０乃至８３への書き込みが正しく実行された否か（書き込み動作を示す信号）を通知するシリアル信号線である。ｎＤＬＩＮＧ線は、オープンコレクタ出力のワイヤードＮＯＲで接続されており、全てのＦＰＧＡ＃１乃至＃４でバージョンアップの書き込み動作が正しく行われると、例えば論理“１”の信号を出力して、それが上位ＣＰＵ２０へと通知される。一方、何れか１つ以上のＦＰＧＡで正しく書き込みが実行されない場合、当該書き込みエラーを起こしたＦＰＧＡの出力信号は論理“０”のままである。このため、ｎＤＬＩＮＧ線の信号も論理“０”のままであるので、上位ＣＰＵ２０は何れかのＦＰＧＡで書き込みエラーが発生したと判断できる。
【００１７】
ＴＤ線、ＲＤ線はシリアルデータ線であり、ここではＴＤ線を用いて上位ＣＰＵ２０から各ＦＰＧＡ＃１乃至＃４へ一斉にバージョンアップデータが必要回数だけ送信される。実施形態では、ＴＤ線を用いて送信される各バージョンアップデータのヘッダ部にはデータ番号が付与されているので、各ＦＰＧＡ＃１乃至＃４は、そのデータ番号から何番目のデータか識別することができる。
【００１８】
ｎＳＹＳＲＥＳＥＴ線は、コンフィグレーションＲＯＭ８０乃至８３のバージョンアップが完了した後で、所定の時間後にＦＰＧＡ＃１乃至＃４を最新バージョン状態に移行した後、システムを初期化状態にするためのリセット信号である。
【００１９】
次に、実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置の動作を、図１乃至図５を参照して説明する。
【００２０】
図２は、コンフィグレーションＲＯＭのバージョンアップ装置における通常の動作タイミングを示す図である。図３は、実施形態に係るコンフィグレーションＲＯＭのバージョンアップ装置におけるエラー発生時の動作タイミングを示す図である。図４は、コンフィグレーションＲＯＭのバージョンアップ装置の動作を示すフローチャートである。図５は、コンフィグレーションＲＯＭのバージョンアップにおける管理基板とＦＰＧＡ基板の間のデータ／信号の遷移を示す図である。
【００２１】
まず、コンフィグレーションＲＯＭのバージョンアップを行う場合、上位装置（ＰＣ）１０は、管理基板の上位ＣＰＵ２０にバージョンアップ指令とバージョンアップデータを出力する。
【００２２】
上位ＣＰＵは、上位装置１０からバージョンアップ指令を受けると（図４のＳ１００）、ｎＤＬＲＥＱ線を例えば論理“０”（図２のｎＤＬＲＥＱを参照）にする（図４のＳ１１０）。そして、上位ＣＰＵ２０は、１ｍｓ以内にＴＤ線からＦＰＧＡ基板３０乃至６０に向けて１回目のバージョンアップデータ＃１を送信する（図４のＳ１２０）。ＴＤ線から送信される各バージョンアップデータは、システムで許容されたサイズに分割されたデータ（図２のＴＤを参照）である。
【００２３】
ＦＰＧＡ基板３０乃至６０のＦＰＧＡ＃１乃至＃４は、受信したバージョンアップデータ＃１をそれぞれ内蔵するＳＲＡＭ７０乃至７３に一時格納すると共に、応答信号としてｎＤＬＩＮＧ線に論理“０”（図２のｎＤＬＩＮＧを参照）を出力する（図４のＳ１３０）。１回目の更新処理では、最初にコンフィグレーションＲＯＭ８０乃至８３の内容を消去する動作が必要である。このため、ＦＰＧＡ＃１乃至＃４は、コンフィグレーションＲＯＭ８０乃至８３の内容を消去した後に、内蔵するＳＲＡＭ７０乃至７３に一時格納したバージョンアップデータ＃１をそれぞれのコンフィグレーションＲＯＭ８０乃至８３に書き込む。
【００２４】
したがって、１回目の更新処理において、ＦＰＧＡ＃１乃至＃４で正しく書き込み処理が実行できた場合、コンフィグレーションＲＯＭ８０乃至８３のクリア時間を含んだ最大１６ｓの後に、ＦＰＧＡ＃１乃至＃４はｎＤＬＩＮＧ線を論理“１”（図２のｎＤＬＩＮＧを参照）にする。
【００２５】
ｎＤＬＩＮＧ線の信号が論理“１”になったことで、上位ＣＰＵ２０は、全てのＦＰＧＡ＃１乃至＃４で正しく書き込み処理が実行できたことを判断する（図４のＳ１４０のＹｅｓ）。また、正しく書き込み処理が実行できたのでエラー回数＝「０」に設定する（図４のＳ１５０）。そして、上位ＣＰＵ２０は、まだ全てのパージョンアップデータを送信していないので（図４のＳ１６０のＮｏ）、次のバージョンアップデータ＃２をＴＤ線からＦＰＧＡ基板３０乃至６０に向けて送信する（図４のＳ１２０に戻る）。
【００２６】
同様にして、ＦＰＧＡ基板３０乃至６０の各ＦＰＧＡ＃１乃至＃４は、受信したバージョンアップデータ＃２をそれぞれに内蔵するＳＲＡＭ７０乃至７３に一時格納すると共に、応答信号としてｎＤＬＩＮＧ線に論理“０”（図２のｎＤＬＩＮＧを参照）を出力する（図４のＳ１３０）。そして、各ＦＰＧＡ＃１乃至＃４は、内蔵するＳＲＡＭ７０乃至７３に一時格納したバージョンアップデータ＃２をそれぞれのコンフィグレーションＲＯＭ８０乃至８３に書き込む。
【００２７】
２回目の更新処理において、ＦＰＧＡ＃１乃至＃４で正しく書き込み処理ができた場合、最大３０ｍｓの後に、ＦＰＧＡ＃１乃至＃４はｎＤＬＩＮＧ線を論理“１”（図２のｎＤＬＩＮＧを参照）にする。ここで、例えばＦＰＧＡ＃３でバージョンアップデータ＃２の書き込み動作が正しく実行できなかった場合、ＦＰＧＡ＃３からの出力信号は論理“０”のままである。従って、図３に示すように、ｎＤＬＩＮＧ線の信号は論理“０”を維持したままとなる。
【００２８】
上位ＣＰＵ２０は、ｎＤＬＩＮＧ線が論理“０”（図３のｎＤＬＩＮＧを参照）のままであることで、いずれかのＦＰＧＡで正しく書き込み処理が実行できなかったことを判断（エラー発生）する（図４のＳ１４０のＮｏ）。そして、上位ＣＰＵ２０は、内蔵するエラーカウンタ（図示ぜす）の値を＋１する（図４のＳ１８０）。エラー発生と判断した上位ＣＰＵ２０は、エラー回数が３より小さい値であるので（図４のＳ１９０のＮｏ）、バージョンアップデータ＃２をＴＤ線からＦＰＧＡ基板３０乃至６０に向けて再送する（図４のＳ１２０に戻る）。図３では、データ＃２が３回目のリトライで成功したことを示している。もしも、３回目のリトライでもエラーが発生する場合（図４のＳ１９０のＹｅｓ）、上位ＣＰＵ２０は、ｎＤＬＲＥＱ線を論理“１”に設定して（図４のＳ１７０）、且つ上位装置１０に対してエラー発生を通知してバージョンアップ作業を中止する。
【００２９】
上位ＣＰＵ２０からバージョンアップデータ＃２がＴＤ線からＦＰＧＡ基板３０乃至６０に向けて再送されると（図４のＳ１２０）、バージョンアップデータ＃２をコンフィグレーションＲＯＭに正しく書き込みしたＦＰＧＡ＃１、ＦＰＧＡ＃２、ＧＰＧＡ＃４は、ヘッダ部のデータ＃２を認識して何も動作を行わない。一方、エラーをしたＦＰＧＡ＃３は、同様にして、バージョンアップデータ＃２を受信すると応答信号としてｎＤＬＩＮＧ線に論理“０”（図３のｎＤＬＩＮＧを参照）を出力し、且つ受信したバージョンアップデータ＃２を内蔵するＳＲＡＭ７２を経由してコンフィグレーションＲＯＭ８２に書き込む。
【００３０】
ここで、図５に示すように、ＦＰＧＡ＃３がコンフィグレーションＲＯＭ８２に正しく書き込み処理ができた場合、最大３０ｍｓの後に、ＦＰＧＡ＃３はｎＤＬＩＮＧ線に論理“１”（図３のｎＤＬＩＮＧを参照）を出力する。ただし、図５のＦＰＧＡ＃３の動作は、１回目のリトライで成功して例を示している。一方、先にデータ＃２の書き込みを終了したＦＰＧＡ＃１、ＦＰＧＡ＃２、ＧＰＧＡ＃４は、ｎＤＬＩＮＧ線に論理“１”の出力を維持しているので、その信号が上位ＣＰＵ２０に通知される。
【００３１】
ｎＤＬＩＮＧ線の信号が論理“１”になったことで、上位ＣＰＵ２０は、全てのＦＰＧＡ＃１乃至＃４で正しく書き込み処理が実行できたことを判断する（図４のＳ１４０のＹｅｓ）。そして、上位ＣＰＵ２０は、エラーカウンタを「０」に設定して（図４のＳ１５０）、次のバージョンアップデータ＃３をＴＤ線からＦＰＧＡ基板３０乃至６０に向けて送信する（図４のＳ１２０に戻る）。以下、同様の手順を繰り返し実行して、ＦＰＧＡ＃１乃至＃４は、全てのバージョンアップデータをコンフィグレーションＲＯＭ８０乃至８３に書き込む。
【００３２】
コンフィグレーションＲＯＭ８０乃至８３への書き込み動作が全て完了すると（図４のＳ１６０のＹｅｓ）、上位ＣＰＵ２０は、ｎＤＬＲＥＱ線を論理“１”（図２のｎＤＬＲＥＱを参照）に設定し（図４のＳ１７０）、且つ所定時間Ｘｓ後に、ｎＳＹＳＲＥＳＥＴ線を論理“０”（図２のｎＳＹＳＲＥＳＥＴを参照）にする。一方、ＦＰＧＡ＃１乃至＃４は、コンフィグレーションＲＯＭ８０乃至８３のバージョンアップが完了すると、自身もコンフィグレーションを行って最新バージョン状態に移行する。そして、ｎＳＹＳＲＥＳＥＴ線（リセット信号）が“０”に設定されたことで、システムは初期化される。
【００３３】
実施形態のコンフィグレーションＲＯＭのバージョンアップ装置によれば、ＦＰＧＡロジックのバージョンアップが必要になったとき、シャーシ内の管理基板の上位ＣＰＵから各ＦＰＧＡ基板のコンフィグレーションＲＯＭへ一斉に書き込みを行うことができる。これにより、バージョンアップ作業を省力化できると共に、装置を機械的に分割する必要がないため、調整済みのボリューム等に触れて別の不具合を発生（二次災害）の危険性もない。
【００３４】
なお、上述した最大時間は一例であって、コンフィグレーションＲＯＭ８０乃至８３で消去、書き込み動作に掛かる時間にバラつきがあるので、上位ＣＰＵ２０ではこのバラつきを考慮した時間のマージンを含むもので、設計により変動する。また、実施形態で説明した論理値は一例であって、設計により適宜変更しても良い。
【００３５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１０…上位装置
２０…上位ＣＰＵ（管理基板）
３０，４０，５０，６０…ＦＰＧＡ基板
７０，７１，７２，７３…ＳＲＡＭ
８０，８１，８２，８３…コンフィグレーションＲＯＭ（Ｃ−ＲＯＭ）
＃１、＃２、＃３、＃４…ＦＰＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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