(57)【特許請求の範囲】
【請求項１】
第１のＧａＮ系半導体層と、
前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、
前記第２のＧａＮ系半導体層上に設けられたソース電極と、
前記第２のＧａＮ系半導体層上に設けられたドレイン電極と、
前記第２のＧａＮ系半導体層の前記ソース電極と前記ドレイン電極との間に設けられた溝と、
前記溝の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ゲート幅方向の端部が前記溝内に位置するゲート電極と、
前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層内に設けられた素子分離領域と、
を備え、
前記溝の前記ゲート幅方向の端部が前記素子分離領域上にあり、
前記ゲート電極の前記ゲート幅方向の端部の側面が、前記素子分離領域と前記第１のＧａＮ系半導体層の境界の直上にあることを特徴とする半導体装置。
【請求項２】
前記溝の前記ゲート幅方向の端部におけるゲート長方向の長さが、前記ゲート電極の前記ゲート幅方向の端部における前記ゲート長方向の長さよりも長い請求項１記載の半導体装置。
【請求項３】
前記溝の前記ゲート幅方向の中央部におけるゲート長方向の長さが、前記ゲート電極の前記ゲート幅方向の中央部における前記ゲート長方向の長さよりも短い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記溝の底部が前記第１のＧａＮ系半導体層内に位置する請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記溝の底部が前記第２のＧａＮ系半導体層内に位置し、前記溝の底部と前記第１のＧａＮ系半導体層との距離が５ｎｍ以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記素子分離領域は、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層にアルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）から選ばれる少なくとも一種のイオンを注入して形成される請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりもバンドギャップの大きい第２のＧａＮ系半導体層に溝を形成し、
前記溝の表面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート幅方向の端部が前記溝の内部に位置するゲート電極を形成し、
前記ゲート電極をマスクにイオン注入を行い、前記第１のＧａＮ系半導体層及び前記第２のＧａＮ系半導体層内に素子分離領域を、前記溝の前記ゲート幅方向の端部が前記素子分離領域上にあり、前記ゲート電極の前記ゲート幅方向の端部の側面が、前記素子分離領域と前記第１のＧａＮ系半導体層の境界の直上にあるように形成する半導体装置の製造方法。
【請求項８】
前記イオン注入の際に、アルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）の群から選ばれる少なくとも一種のイオンを注入する請求項７記載の半導体装置の製造方法。
【請求項９】
前記溝が前記第２のＧａＮ系半導体層を貫通する請求項７又は請求項８記載の半導体装置の製造方法。
【請求項１０】
アルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）から選ばれる少なくとも一種のイオンを注入して前記素子分離領域を形成する請求項７乃至請求項９いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
【０００３】
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的な高耐圧化や低オン抵抗化が可能である。
【０００４】
しかし、例えば、ＧａＮ系半導体を用いたスイッチング素子では、ＧａＮ系半導体に固有のプロセスに起因して、電極間の寄生的なリークパスが形成され、素子のリーク電流が増大する恐れがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１１９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、リーク電流の抑制が可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１のＧａＮ系半導体層と、前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、前記第２のＧａＮ系半導体層上に設けられたソース電極と、前記第２のＧａＮ系半導体層上に設けられたドレイン電極と、前記第２のＧａＮ系半導体層の前記ソース電極と前記ドレイン電極との間に設けられた溝と、前記溝の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ゲート幅方向の端部が前記溝内に位置するゲート電極と、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層内に設けられた素子分離領域と、を備え、前記溝の前記ゲート幅方向の端部が前記素子分離領域上にあり、前記ゲート電極の前記ゲート幅方向の端部の側面が、前記素子分離領域と前記第１のＧａＮ系半導体層の境界の直上にある。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の模式平面図。
【図２】図１のＡＡ’断面の模式図。
【図３】図１のＢＢ’断面の模式図。
【図４】比較形態の半導体装置の模式平面図。
【図５】図４のＣＣ’断面の模式図。
【図６】第１の実施形態の半導体装置の作用及び効果の説明図。
【図７】第１の実施形態の半導体装置の作用及び効果の説明図。
【図８】第２の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００９】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１１】
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
【００１２】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１３】
（第１の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられたソース電極と、第２のＧａＮ系半導体層上に設けられたドレイン電極と、第２のＧａＮ系半導体層のソース電極とドレイン電極との間に設けられた溝と、溝の表面に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート幅方向の端部が溝内に位置するゲート電極と、を備える。
【００１４】
図１は、本実施形態の半導体装置の模式平面図である。図２は、図１のＡＡ’断面の模式図である。図３は、図１のＢＢ’断面の模式図である。
【００１５】
本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。そして、本実施形態のＨＥＭＴは、半導体層に形成された溝（リセス）内にゲート電極が埋め込まれる、いわゆるゲート・リセス構造を備える。
【００１６】
図１〜図３に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１のＧａＮ系半導体層）１４、バリア層（第２のＧａＮ系半導体層）１６、ソース電極１８、ドレイン電極２０、溝（リセス）２１、ゲート絶縁膜２２、ゲート電極２４、素子分離領域２６、素子領域２８及び保護膜３０を備える。
【００１７】
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
【００１８】
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
【００１９】
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は電子走行層とも称される。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
【００２０】
チャネル層１４上に、バリア層１６が設けられる。バリア層１６は電子供給層とも称される。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１６の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００２１】
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
【００２２】
チャネル層１４及びバリア層１６の一部領域に、素子分離領域２６が設けられる。素子分離領域２６に囲まれた領域が、素子領域２８となる。素子領域２８は、ＨＥＭＴ１００がオン動作する際に、キャリアが流れるアクティブ領域である。
【００２３】
素子分離領域２６は素子領域２８を電気的に分離する。素子分離領域２６は素子領域２８よりも高抵抗である。
【００２４】
素子分離領域２６は、例えば、アルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）から選ばれる少なくとも一種のイオンを、チャネル層１４及びバリア層１６の一部領域に、注入することで形成される。素子分離領域２６は、アルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）から選ばれる少なくとも一種の元素の濃度が、素子領域２８よりも高い。また、素子分離領域２６の結晶性は、素子領域２８の結晶性より劣る。
【００２５】
バリア層１６の一部表面には、保護膜３０が設けられる。保護膜３０は、例えば、窒化珪素（ＳｉＮ）である。保護膜３０の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００２６】
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８及びドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
【００２７】
ソース電極１８とドレイン電極２０の間のバリア層１６に設けられた溝（リセス）２１の内面に、ゲート絶縁膜２２が形成される。ゲート絶縁膜２２上には、ゲート電極２４が設けられる。溝２１の底部はチャネル層１４に位置する。
【００２８】
ゲート絶縁膜２２は、例えば、酸化珪素（ＳｉＯ２）、又は、酸化アルミニウム（Ａｌ２Ｏ３）である。ゲート絶縁膜２２の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００２９】
ゲート電極２４は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）である。
【００３０】
本実施形態のＨＥＭＴ１００は、ゲート・リセス構造を備える。そして、溝２１の底部は、チャネル層１４に達し、ゲート電極２４の直下はＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造となっている。ゲート電極２４に印加される電圧でチャネル層１４中の反転層と空乏層の形成を制御し、チャネルのオン・オフを制御する。したがって、ノーマリーオフ型のＨＥＭＴ１００を実現することが可能となる。
【００３１】
ゲート電極２４のゲート幅方向の端部は、溝２１内に位置する。言い換えれば、ゲート電極２４のゲート幅方向の端部には、溝２１に対するフリンジが設けられておらず、溝２１の底部に、ゲート電極２４が存在しない領域がある。
【００３２】
また、溝２１のゲート幅方向の端部におけるゲート長方向の長さ（図１中の“Ｌ１”）が、ゲート電極２４のゲート幅方向の端部におけるゲート長方向の長さ（図１中の“Ｌ２”）よりも長い。ゲート電極２４のゲート幅方向の端部は、溝２１の底部のゲート電極２４が存在しない領域で囲まれている。
【００３３】
また、溝２１のゲート幅方向の中央部におけるゲート長方向の長さ（図１中の“Ｌ３”）が、ゲート電極２４のゲート幅方向の中央部におけるゲート長方向の長さ（図１中の“Ｌ４”）よりも短い。言い換えれば、ゲート電極２４は、素子領域２８上でゲート長方向に溝２１の両側に延伸し、溝２１に対するフリンジが設けられている。
【００３４】
以上のように、溝２１は、Ｉ字型の構造を備える。また、溝２１のゲート幅方向の端部は、素子分離領域２６内にある。
【００３５】
ゲート電極２４、ソース電極１８、及びドイン電極２０上には、層間膜および配線を用いた多段の配線（図示せず）が設けられる。
【００３６】
次に、本実施形態の半導体装置の製造方法の一例について説明する。
【００３７】
本実施形態の半導体装置の製造方法は、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりもバンドギャップの大きい第２のＧａＮ系半導体層に溝を形成し、溝の表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート幅方向の端部が溝の内部に位置するゲート電極を形成し、ゲート電極をマスクにイオン注入を行い、第１のＧａＮ系半導体層及び第２のＧａＮ系半導体層内に素子分離領域を形成する。
【００３８】
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。例えば、有機金属気相成長（ＭＯＣＶＤ）法によりバッファ層１２を成長させる。
【００３９】
次に、バッファ層１２上に、チャネル層（第１のＧａＮ系半導体層）１４となるアンドープのＧａＮ、バリア層（第２のＧａＮ系半導体層）１６となるアンドープのＡｌ０．２５Ｇａ０．７５Ｎをエピタキシャル成長により形成する。例えば、ＭＯＣＶＤ法により、チャネル層１４、バリア層１６を成長させる。
【００４０】
チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。また、バリア層１６の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００４１】
次に、バリア層１６上に保護膜３０を形成する。保護膜３０は、例えば、窒化珪素（ＳｉＮ）である。保護膜３０は、例えば、ＥＣＲスパッタやプラズマ化学気相成長法を用いて形成する。保護膜３０の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００４２】
次に、フォトレジスト膜をマスクとして、ウェットエッチングを用いて保護膜３０をパターニングする。次に、ドライエッチングにより、溝（リセス）２１を形成する。溝２１は、バリア層１６を貫通するよう形成される。
【００４３】
ドライエッチングは、例えば、塩素系のガスを使用して行う。また、ドライエッチング後には、酸およびアルカリを用いた洗浄を行う。酸としては、例えば、硫酸と過酸化水素水の混合液や塩酸を使用する。アルカリとしては、例えば、水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ）を使用する。
【００４４】
次に、保護膜３０及び溝（リセス）２１上に、ゲート絶縁膜２２を堆積する。ゲート絶縁膜２２は、例えば、酸化珪素（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）である。ゲート絶縁膜２２の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００４５】
次に、ゲート絶縁膜２２上に、ゲート電極２４用の金属膜を堆積する。金属膜は、例えば、窒化チタンである。続いて、フォトレジストをマスクとして、窒化チタンのウェットエッチングを行い、ゲート電極２４を形成する。エッチング後に、ゲート幅方向の端部が溝２１の内部に位置するようゲート電極２４を形成する。
【００４６】
次に、フォトレジスト及びゲート電極２４の端部をマスクとして、イオン注入を行い、素子分離領域２６を形成する。イオン注入の際に、例えば、アルゴン（Ａｒ）、窒素（Ｎ）、ボロン（Ｂ）、リン（Ｐ）の群から選ばれる少なくとも一種のイオンを注入する。
【００４７】
ゲート電極２４の端部をマスクとすることにより、図３に示すように、溝部２１の底部のゲート電極２４が存在しない領域下のチャネル層１４に素子分離領域２６が形成される。
【００４８】
次に、フォトレジストをマスクとして、ソース電極１８及びドレイン電極２０を形成する部分の保護膜３０及びゲート絶縁膜２２を除去する。続いて、ドライエッチングによって、バリア層１６の表面を数ｎｍ程度エッチングしても構わない。
【００４９】
次に、フォトレジスト膜を形成し、ソース電極１８及びドレイン電極２０部分のパターニングを行う。続いて、ソース電極１８及びドレイン電極２０用の金属膜を形成する。そして、リフトオフ法を用いて、ソース電極１８及びドレイン電極２０を形成する。
【００５０】
次に、層間膜を堆積し、各電極に対するコンタクトホールを層間膜中に形成する。層間膜は、例えば、酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）である。続いて、層間膜上およびコンタクトホール内に配線を形成する。なお、層間膜および配線は１層及び多層のいずれでも構わない。
【００５１】
以上製造方法により、図１〜図３に示すＨＥＭＴ１００が製造される。
【００５２】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００５３】
図４は、比較形態の半導体装置の模式平面図である。図５は、図４のＣＣ’断面の模式図である。
【００５４】
比較形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。そして、比較形態のＨＥＭＴ９００は、本実施形態のＨＥＭＴ１００と同様、半導体層に形成された溝（リセス）内にゲート電極が埋め込まれる、いわゆるゲート・リセス構造を備える。
【００５５】
比較形態のＨＥＭＴ９００は、ゲート電極２４のゲート幅方向の端部が、溝２１外に位置する点で、本実施形態のＨＥＭＴ１００と異なる。言い換えれば、ゲート電極２４のゲート幅方向の端部には、溝２１に対するフリンジが設けられている。
【００５６】
図６、図７は、本実施形態の半導体装置の作用及び効果の説明図である。図６は、比較形態のＨＥＭＴ９００の断面を示す。また、図７は、本実施形態のＨＥＭＴ１００の断面を示す。
【００５７】
比較形態のＨＥＭＴ９００のゲート電極に、ＨＥＭＴ９００がオン動作する正電圧が印加されるとする。そうすると、図６に示すように、ゲート電極２４下の素子領域２８に反転層が形成され電子が発生する。そして、溝２１の角部の素子分離領域２６でも、ゲート電極２４に印加された電圧により、電子が誘起される。また、素子分離領域２６のチャネル層１４とバリア層１６との間のヘテロ接合界面には、残留する２次元電子ガスが存在する。
【００５８】
溝２１の角部に誘起される電子と、ヘテロ接合界面に残留する２次元電子ガスが、図６中矢印で示すように、ドレイン電極２０と、ゲート電極２４下の素子領域２８との間の寄生的なリークパスを形成する。したがって、ドレイン電極２０と素子領域２８との間にリーク電流が流れる。
【００５９】
ドレイン電極２０と素子領域２８との間にリーク電流が流れると、例えば、ドレイン電流のばらつき要因となる恐れがある。或いは、リーク電流が流れ続けることにより、オフ動作時にもリークパスが生じるようになり、オフ電流増大の要因となる恐れがある。
【００６０】
本実施形態のＨＥＭＴ１００のゲート電極に、ＨＥＭＴ１００がオン動作する正電圧が印加されるとする。そうすると、図７に示すように、ゲート電極２４下の素子領域２８に反転層が形成され電子が発生する。もっとも、溝２１の角部にはゲート電極２４が存在しない。このため、比較形態のＨＥＭＴ９００と異なり、溝２１の角部の素子分離領域２６には、電子が誘起されない。したがって、ドレイン電極２０と、ゲート電極２４下の素子領域２８との間のリークパスは形成されない。よって、ドレイン電極２０と素子領域２８との間のリーク電流が抑制される。
【００６１】
なお、ドレイン電極２０と素子領域２８との間のリーク電流を抑制する観点から、溝２１のゲート幅方向の端部におけるゲート長方向の長さ（図１中の“Ｌ１”）が、ゲート電極２４のゲート幅方向の端部におけるゲート長方向の長さ（図１中の“Ｌ２”）よりも長いことが望ましい。この構成により、ゲート電極２４のゲート幅方向の端部は、溝２１の底部のゲート電極２４が存在しない領域で囲まれている。したがって、より効果的にドレイン電極２０と素子領域２８との間のリーク電流が抑制される。
【００６２】
また、本実施形態のＨＥＭＴ１００では、素子分離領域２６とゲート電極２４とのオーバーラップ面積を比較形態のＨＥＭＴ９００に対して低減できる。したがって、ゲート電極２４の寄生容量が低減される。よって、ＨＥＭＴ１００の高速化が実現できる。
【００６３】
また、本実施形態のＨＥＭＴ１００の製造方法では、ゲート電極２４の端部の外側に溝２１が存在するため、素子分離領域２６を形成するイオン注入工程を、ゲート電極２４の形成後に行うことが可能となる。例えば、比較形態９００のＨＥＭＴのように、ゲート電極２４の端部の内側に溝２１がある場合、ゲート電極２４の形成後に素子分離領域２６を形成するイオン注入工程を行うと、ゲート電極２４の端部の下に素子分離領域２６が形成されずソース・ドレイン間のリークパスが残ることになる。本実施形態のＨＥＭＴ１００では、構造上そのようなリークパスが形成されないため、素子分離領域２６を形成するイオン注入工程を、ゲート電極２４形成後に行ってもノーマリーオフ動作が維持できる。
【００６４】
ゲート電極２４の形成前に、素子分離領域２６を形成するイオン注入工程を行うと、溝２１の形成工程からゲート電極２４用の材料の堆積工程までの間に、レジスト塗布プロセスを挿入する必要が生じる。この場合、レジスト塗布プロセスに起因する汚染によりゲート絶縁膜２２の信頼性が劣化する恐れがある。
【００６５】
本実施形態のＨＥＭＴ１００の製造方法では、溝２１の形成工程からゲート電極２４用の材料の堆積工程までの間に、レジスト塗布プロセスを挿入する必要がない。したがって、ゲート絶縁膜２２の信頼性が向上する。
【００６６】
以上、本実施形態の半導体装置によれば、リーク電流の抑制が可能となる。また、ＨＥＭＴの高速化が実現される。また、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性が向上する。
【００６７】
（第２の実施形態）
本実施形態の半導体装置は、溝の底部が第２のＧａＮ系半導体層内に位置し、溝の底部と第１のＧａＮ系半導体層との距離が５ｎｍ以下であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６８】
図８は、本実施形態の半導体装置の模式断面図である。
【００６９】
本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。そして、本実施形態のＨＥＭＴ２００は、本実施形態のＨＥＭＴ１００と同様、半導体層に形成された溝（リセス）内にゲート電極が埋め込まれる、いわゆるゲート・リセス構造を備える。
【００７０】
本実施形態のＨＥＭＴ２００は、溝２１の底部がバリア層（第２のＧａＮ系半導体層）１６内に位置する。ノーマリーオフ動作を実現する観点から、溝２１の底部とチャネル層（第１のＧａＮ系半導体層）１４との距離（図８中“ｄ”）が５ｎｍ以下であることが望ましい。
【００７１】
本実施形態の半導体装置によれば、第１の実施形態同様、リーク電流の抑制が可能となる。また、ＨＥＭＴの高速化が実現される。また、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性が向上する。
【００７２】
実施形態では、ＧａＮ系半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、ＧａＮ系半導体層の材料としてＡｌＮを適用することも可能である。
【００７３】
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１４      チャネル層（第１のＧａＮ系半導体層）
１６      バリア層（第２のＧａＮ系半導体層）
１８      ソース電極
２０      ドレイン電極
２１      溝
２２      ゲート絶縁膜
２４      ゲート電極
２６      素子分離領域
１００    ＨＥＭＴ（半導体装置）
２００    ＨＥＭＴ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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