(57)【特許請求の範囲】
【請求項１】
ソースが電圧源に接続され、ドレインより所定の電圧を出力する出力トランジスタと、
各々のソースがソース抵抗を介して前記電圧源に接続されたトランジスタ対によるカレントミラー回路を有し、前記出力トランジスタの出力電圧を分圧した帰還電圧と基準電圧との差分を増幅して前記出力トランジスタのゲートに供給するエラーアンプと、
前記出力トランジスタのゲート電圧に応じた電圧を、前記カレントミラー回路のトランジスタ対のソースにそれぞれ抵抗素子を介して帰還するバッファ回路と、前記バッファ回路と前記電圧源との間に接続され、前記出力トランジスタの出力電流が第１の所定値より小さい場合は非飽和領域にて抵抗素子として動作し、前記出力電流が前記第１の所定値と同じか又は大きい第２の所定値以上の場合は飽和領域にて定電流源として動作する、インピーダンス変更用トランジスタと、を含んで構成される位相補償調整回路と、
を備える、安定化電源回路。
【請求項２】
ソースが共通に接続されたＮチャンネル型の第１のトランジスタ及び第２のトランジスタを有し、これら第１及び第２のトランジスタのソースは電流源となる第３のトランジスタを介してグランドに接続され、
前記第２のトランジスタのドレインにドレインとゲートが接続され、ソースがソース抵抗となる第１の抵抗素子を介して電圧源に接続されたＰチャンネル型の第４のトランジスタと、
前記第１のトランジスタのドレインにドレインが接続され、ゲートが前記第４のトランジスタのゲートに接続され、ソースがソース抵抗となる第２の抵抗素子を介して前記電圧源に接続されたＰチャンネル型の第５のトランジスタと、
前記第５のトランジスタのドレインにゲートが接続され、ドレインが出力端子に接続された出力トランジスタとなる第６のトランジスタと、
前記出力トランジスタの出力電圧に相当する前記第６のトランジスタのドレイン電圧を分圧した帰還電圧を、前記第２のトランジスタのゲートに入力する分圧回路と、
前記第１のトランジスタのゲートに接続された基準電圧源と、
前記第６のトランジスタのゲート電圧に応じた電圧を出力するバッファ回路と、を有し、
前記バッファ回路の出力端は、第３の抵抗素子を介して前記第４のトランジスタのソースに接続されるとともに、直列接続された第４の抵抗素子及び第５の抵抗素子を介して前記第５のトランジスタのソースに接続され、
前記第４及び第５の抵抗素子の接続点と前記電圧源との間にドレインが接続され、ゲート−ソース間に所定の電圧を印加されたＰチャンネル型の第７のトランジスタを有する、安定化電源回路。
【請求項３】
請求項２に記載の安定化電源回路であって、
前記バッファ回路の代わりに、ゲートが前記第６のトランジスタのゲートに接続され、ソースが前記第３の抵抗素子及び前記第４の抵抗素子に接続され、ドレインが前記第６のトランジスタのドレインとともに前記出力端子に接続されたＰチャンネル型の第８のトランジスタを有する、安定化電源回路。
【請求項４】
請求項２又は３に記載の安定化電源回路であって、
前記バッファ回路の入力端又は第８のトランジスタのゲートの電圧において、前記第６のトランジスタのゲート電圧に対して所定の電位差を発生させる回路素子を有する、安定化電源回路。
【請求項５】
請求項２から４のいずれか一項に記載の安定化電源回路であって、
前記バッファ回路の出力端又は第８のトランジスタのドレインと、前記出力端子との間に、所定量以上の電流が流れないように制限する電流制限素子を有する、安定化電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定化された出力電圧を供給可能な安定化電源回路に関する。
【背景技術】
【０００２】
低消費電流の回路において搭載される電源回路として、例えば、低飽和動作が可能な安定化電源回路（以下、「ＬＤＯ（Low Drop-Out）レギュレータ回路」と称する）が用いられている。ＬＤＯレギュレータ回路は、バッテリーを電源に用いるバッテリー機器などに採用されている。図９は、従来のＭＯＳＦＥＴ構成のＬＤＯレギュレータ回路の基本的な構成の一例を示す回路図である。
【０００３】
図９のＬＤＯレギュレータ回路は、基準電圧を発生させる基準電圧源ＶＲＥＦを有し、出力電圧を抵抗素子Ｒ５７、Ｒ５８で分圧した帰還電圧を、基準電圧源ＶＲＥＦの出力の基準電圧と比較して差分を増幅するエラーアンプＡＭＰ５１と、エラーアンプＡＭＰ５１の出力をゲートに入力し、このゲートの入力電圧によりＬＤＯレギュレータ回路の出力電圧を調整する出力トランジスタＭ５６とを備える。抵抗素子Ｒ５７、Ｒ５８の接続点と出力端子（ＶＯＵＴ）との間には、位相補償用コンデンサＣ５１が接続される。ＬＤＯレギュレータ回路の出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの関係は、以下の数式（１）のようになる。
【０００４】
【数１】
0006564691.tif 000002
【０００５】
Ｒ５７：抵抗素子Ｒ５７の抵抗値、Ｒ５８：抵抗素子Ｒ５８の抵抗値
【０００６】
上記従来例の構成のＬＤＯレギュレータ回路の場合、図９に示すように、一般に出力端子とグランド（ＧＮＤ）との間に出力電圧ＶＯＵＴの安定化のための安定化用コンデンサＣＬを付加して使用する。ここで、ＬＤＯレギュレータ回路の出力端子に接続される負荷を負荷抵抗ＲＬで示している。この構成において、安定化用コンデンサＣＬによって出力端子に発生する極を利用して出力電圧ＶＯＵＴの安定化を図り、また急激な負荷変動の際には安定化用コンデンサＣＬが出力電圧の平滑化の役割を兼ねるようになっている。
【０００７】
しかしながら、この出力端子において発生する極は、負荷抵抗ＲＬの抵抗値によりその周波数が変化する。出力トランジスタＭ５６の出力インピーダンスが、負荷抵抗ＲＬのインピーダンスに対し十分大きいとすると、安定化用コンデンサＣＬと負荷抵抗ＲＬにより発生する極の周波数ｆＰ１は、以下の数式（２）のようになる。
【０００８】
【数２】
0006564691.tif 000003
【０００９】
ＣＬ：安定化用コンデンサＣＬの容量値、ＲＬ：負荷抵抗ＲＬの抵抗値
【００１０】
数式（２）に示す通り、出力端子において発生する極の周波数ｆＰ１は、負荷抵抗ＲＬの値により変化し、負荷抵抗の抵抗値が大きい場合には低い周波数側に移動する。
【００１１】
一方で、エラーアンプＡＭＰ５１の出力抵抗と出力トランジスタＭ５６とにおいて発生する極があるため、負荷抵抗の抵抗値が大きい場合には、これら二つの極の周波数が非常に近くなり、低い周波数において帰還電圧の位相が１８０°遅れてＬＤＯレギュレータ回路が発振する場合がある。この現象は特に、安定化用コンデンサＣＬとして寄生抵抗成分が小さいセラミックコンデンサを使用した場合に生じることがある。
【００１２】
ＬＤＯレギュレータ回路の発振を抑止する構成として、例えば、特許文献１に記載のものが提案されている。図１０は、特許文献１に記載の従来のＬＤＯレギュレータ回路の構成の一例を示す回路図である。図１０の構成例は、図９の構成に対して、出力トランジスタＭ５６と並列に、ゲート及びソースが共通な第２のトランジスタＭ６１が配置され、トランジスタＭ６１のドレインは位相補償用の抵抗素子Ｒ６０を介してグランドに接続され、更にコンデンサＣ５２を介してエラーアンプＡＭＰ５１の非反転入力端子に接続された構成である。
【００１３】
この従来例では、エラーアンプＡＭＰ５１の非反転入力端子に位相補償用のコンデンサＣ５２を介した帰還電圧を入力することにより、ＬＤＯレギュレータ回路の出力端子の安定化用コンデンサＣＬによる位相の遅れを低減するようになっている。この構成により、エラーアンプＡＭＰ５１の非反転入力端子から出力トランジスタＭ５６の出力、帰還用の抵抗素子Ｒ５７、Ｒ５８を介して再びエラーアンプＡＭＰ５１の非反転入力端子に戻ってくる帰還電圧の位相が、低い周波数において１８０°遅れることを防いでいる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−３１６７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ＬＤＯレギュレータを搭載したバッテリー機器等の機器の動作時間を延ばすために、ＬＤＯレギュレータの消費電流の低減化は年々進んでいる。最近では、ＬＤＯレギュレータのエラーアンプの消費電流は、数μＡ程度の製品も存在する。
【００１６】
エラーアンプの消費電流を小さくすることは、出力トランジスタＭ５６のゲートノードにおける極の周波数を下げることにつながる。図１０の従来例の構成において、さらなる低消費電流化に対応して、ＬＤＯレギュレータ回路の安定化を図るためには、例えば、位相補償用のコンデンサＣ５２の容量を大きくする、エラーアンプＡＭＰ５１において抵抗素子を追加してエラーアンプに流れる電流を削減する、などの対策が必要になる。この場合、回路の実装面積が大きくなる、ロードレギュレーション特性が悪化する、などの課題が生じる。
【００１７】
本発明は、さらなる低消費電流に対応しつつ、ロードレギュレーション特性が良好な安定化電源回路を、小さい実装面積にて実現することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、ソースが電圧源に接続され、ドレインより所定の電圧を出力する出力トランジスタと、各々のソースがソース抵抗を介して前記電圧源に接続されたトランジスタ対によるカレントミラー回路を有し、前記出力トランジスタの出力電圧を分圧した帰還電圧と基準電圧との差分を増幅して前記出力トランジスタのゲートに供給するエラーアンプと、前記出力トランジスタのゲート電圧に応じた電圧を、前記カレントミラー回路のトランジスタ対のソースにそれぞれ抵抗素子を介して帰還するバッファ回路と、前記バッファ回路と前記電圧源との間に接続され、前記出力トランジスタの出力電流が第１の所定値より小さい場合は非飽和領域にて抵抗素子として動作し、前記出力電流が前記第１の所定値と同じか又は大きい第２の所定値以上の場合は飽和領域にて定電流源として動作する、インピーダンス変更用トランジスタと、を含んで構成される位相補償調整回路と、を備える、安定化電源回路を提供する。
【００１９】
また、本発明は、ソースが共通に接続されたＮチャンネル型の第１のトランジスタ及び第２のトランジスタを有し、これら第１及び第２のトランジスタのソースは電流源となる第３のトランジスタを介してグランドに接続され、前記第２のトランジスタのドレインにドレインとゲートが接続され、ソースがソース抵抗となる第１の抵抗素子を介して電圧源に接続されたＰチャンネル型の第４のトランジスタと、前記第１のトランジスタのドレインにドレインが接続され、ゲートが前記第４のトランジスタのゲートに接続され、ソースがソース抵抗となる第２の抵抗素子を介して前記電圧源に接続されたＰチャンネル型の第５のトランジスタと、前記第５のトランジスタのドレインにゲートが接続され、ドレインが出力端子に接続された出力トランジスタとなる第６のトランジスタと、前記出力トランジスタの出力電圧に相当する前記第６のトランジスタのドレイン電圧を分圧した帰還電圧を、前記第２のトランジスタのゲートに入力する分圧回路と、前記第１のトランジスタのゲートに接続された基準電圧源と、前記第６のトランジスタのゲート電圧に応じた電圧を出力するバッファ回路と、を有し、前記バッファ回路の出力端は、第３の抵抗素子を介して前記第４のトランジスタのソースに接続されるとともに、直列接続された第４の抵抗素子及び第５の抵抗素子を介して前記第５のトランジスタのソースに接続され、前記第４及び第５の抵抗素子の接続点と前記電圧源との間にドレインが接続され、ゲート−ソース間に所定の電圧を印加されたＰチャンネル型の第７のトランジスタを有する、安定化電源回路を提供する。
【００２０】
また、本発明は、上記の安定化電源回路であって、前記バッファ回路の代わりに、ゲートが前記第６のトランジスタのゲートに接続され、ソースが前記第３の抵抗素子及び前記第４の抵抗素子に接続され、ドレインが前記第６のトランジスタのドレインとともに前記出力端子に接続されたＰチャンネル型の第８のトランジスタを有する、安定化電源回路を提供する。
【００２１】
また、本発明は、上記の安定化電源回路であって、前記バッファ回路の入力端又は第８のトランジスタのゲートの電圧において、前記第６のトランジスタのゲート電圧に対して所定の電位差を発生させる回路素子を有する、安定化電源回路を提供する。
【００２２】
また、本発明は、上記の安定化電源回路であって、前記バッファ回路の出力端又は第８のトランジスタのドレインと、前記出力端子との間に、所定量以上の電流が流れないように制限する電流制限素子を有する、安定化電源回路を提供する。
【発明の効果】
【００２３】
本発明によれば、さらなる低消費電流に対応しつつ、ロードレギュレーション特性が良好な安定化電源回路を、小さい実装面積にて実現することができる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態の安定化電源回路の構成を示す回路図である。
【図２】第２の実施形態の安定化電源回路の構成を示す回路図である。
【図３】第２の実施形態の安定化電源回路の具体的な構成例を示す回路図である。
【図４】本実施形態の安定化電源回路における抵抗値の比によるロードレギュレーション特性の変化の一例を示す特性図である。
【図５】第３の実施形態の安定化電源回路の構成を示す回路図である。
【図６】第３の実施形態の安定化電源回路の具体的な構成例を示す回路図である。
【図７】第４の実施形態の安定化電源回路の構成を示す回路図である。
【図８】第４の実施形態の安定化電源回路の具体的な構成例を示す回路図である。
【図９】従来のＭＯＳＦＥＴ構成のＬＤＯレギュレータ回路の基本的な構成の一例を示す回路図である。
【図１０】従来のＬＤＯレギュレータ回路の構成の一例を示す回路図である。
【図１１】ＬＤＯレギュレータ回路のエラーアンプの構成例を示す回路図である。
【図１２】ＬＤＯレギュレータ回路のエラーアンプにおいて位相補償特性を改善するための構成例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明に係る安定化電源回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。
【００２６】
本実施形態では、安定化電源回路の構成例として、ＭＯＳＦＥＴを用いたＬＤＯレギュレータ回路における、位相補償回路の構成例をいくつか説明する。
【００２７】
（本発明の各実施形態の内容に至る経緯）
本実施形態の構成を説明するにあたり、まず、ＬＤＯレギュレータ回路においてさらなる低消費電流に対応する場合の課題について説明する。
【００２８】
図１１は、ＬＤＯレギュレータ回路のエラーアンプの構成例を示す回路図であり、エラーアンプの最も簡単な構成を示している。エラーアンプは、ソースが共通に電流源ＩＳに接続されたＮチャンネル型のトランジスタ（ＭＯＳＦＥＴ）Ｍ５１、Ｍ５２と、ドレインとゲートがトランジスタＭ５２のドレインに接続されソースが電圧源ＶＤＤに接続されたＰチャンネル型のトランジスタ（ＭＯＳＦＥＴ）Ｍ５４と、ドレインがトランジスタＭ５１のドレインにゲートがトランジスタＭ５４のゲートにソースが電圧源ＶＤＤに接続されたＰチャンネル型のトランジスタ（ＭＯＳＦＥＴ）Ｍ５５とを備える。このエラーアンプは、トランジスタＭ５２のゲートが非反転入力端子（ＡＭＰＩＮ＋）となり、トランジスタＭ５１のゲートが反転入力端子となって基準電圧源ＶＲＥＦが接続され、トランジスタＭ５５のドレインが出力端子（ＡＭＰＯＵＴ）となる。
【００２９】
エラーアンプの出力段のインピーダンスは、主にトランジスタＭ５５のドレイン−ソース間抵抗により決まる。トランジスタＭ５５のドレイン−ソース間電圧が十分に確保され、トランジスタＭ５５が飽和領域で動作している場合、トランジスタＭ５５のドレイン−ソース間抵抗とドレイン電流との関係は、以下の数式（３）により表される。
【００３０】
【数３】
0006564691.tif 000004
【００３１】
Ｒｄｓ：ドレイン−ソース間抵抗、λ：チャネル長変調係数、Ｉｄ：ドレイン電流
【００３２】
数式（３）より、ドレイン−ソース間抵抗はドレイン電流に反比例することがわかる。このため、図１１のエラーアンプにおいて、電流源ＩＳの電流を減少させると、トランジスタＭ５５のドレイン−ソース間抵抗は増加していくことになる。λの値はトランジスタの形状などにより変化するが、一般に０．０５〜０．００５Ｖ−１程度である。数式（３）において、Ｉｄ＝１μＡ、λ＝０．０５とすると、Ｒｄｓ＝２０ＭΩ程度になる。
【００３３】
エラーアンプの出力端子（ＡＭＰＯＵＴ）は、ＬＤＯレギュレータ回路においては出力用のトランジスタ（図１０の構成例では出力トランジスタＭ５６）のゲートに接続される。このため、ＬＤＯレギュレータ回路の出力用のトランジスタのゲートノードにおいて、出力トランジスタＭ５６のゲート−ドレイン間の寄生容量によって極が発生する。このゲートノードにおける極の周波数ｆＰ２は、以下の数式（４）により表される。
【００３４】
【数４】
0006564691.tif 000005
【００３５】
ｇｍ：出力トランジスタＭ５６のトランスコンダクタンス、Ｃｄｓ６：Ｍ５６のドレイン−ソース間容量、Ｒｄｓ６：Ｍ５６のドレイン−ソース間抵抗、ＣＬ：安定化用コンデンサＣＬの容量値、ＲＬ：負荷抵抗ＲＬの抵抗値
【００３６】
以上のように、エラーアンプの消費電流を決める電流源ＩＳの電流値を小さくすることは、ＬＤＯレギュレータ回路の出力トランジスタＭ５６のゲートノードにおける極の周波数を低下させることにつながる。結果として、より低い周波数において帰還電圧の位相が１８０°遅れる。図１０のＬＤＯレギュレータ回路においても、帰還電圧は位相補償用のコンデンサＣ５２を通してエラーアンプＡＭＰ５１の非反転入力端子に入力されるため、位相補償の効果が表れるのは、コンデンサＣ５２の容量値と抵抗素子Ｒ５７、Ｒ５８の抵抗値で決まる周波数以上においてである。このため、より低い周波数において位相補償効果を得るためには、位相補償用のコンデンサＣ５２の値を大きくしていく必要がある。これは、半導体集積回路においてはコンデンサＣ５２のレイアウトの面積の増大につながる。
【００３７】
図１２は、ＬＤＯレギュレータ回路のエラーアンプにおいて位相補償特性を改善するための構成例を示す回路図である。ＬＤＯレギュレータ回路を構成する半導体集積回路において、使用できるコンデンサのレイアウト面積に制約がある場合、位相補償特性を改善するために、図１２に示すように、抵抗素子Ｒ６１をトランジスタＭ５４とＭ５５のドレイン間に接続する方法が採られる場合がある。これにより、エラーアンプの出力インピーダンスを低下させ、低い周波数に極が集中することを防止することができる。
【００３８】
しかしながら、図１２の構成の場合、抵抗素子Ｒ６１の抵抗値は数百ｋΩ以上になる。また一方で、ＬＤＯレギュレータ回路の出力電流を増やすために、出力トランジスタＭ５６のゲート−ソース間電位差が増大すると、トランジスタＭ５４のドレインからＭ５５のドレインに抵抗素子Ｒ６１を介して流れる電流が増加する。このことは、エラーアンプの入力部となるトランジスタＭ５１とＭ５２のドレイン電流に差を生じさせ、エラーアンプのオフセット電圧を増加させる。結果として、出力電流の変化量に対する出力電圧の変化量の比として表される、ロードレギュレーション特性が悪化する。
【００３９】
上述したように、ＬＤＯレギュレータ回路の消費電流を低減するために、エラーアンプの電流を減少させることは、ＬＤＯレギュレータ回路のループゲインの周波数特性における位相余裕を減少させ、発振しやすくなるという課題があった。また、この課題を解決すべく、コンデンサ又は抵抗素子によって位相補償特性を改善して発振を抑止する回路構成では、位相補償用のコンデンサの容量値の増加、抵抗素子追加によるロードレギュレーション特性の悪化といった課題が生じる。
【００４０】
そこで、上記事情を鑑み、本実施形態では、さらなる低消費電流に対応し且つロードレギュレーション特性が良好なＬＤＯレギュレータ回路を、従来回路と比較して少ないレイアウト面積で実現可能な構成例を以下に示す。
【００４１】
（第１の実施形態）
図１は、第１の実施形態の安定化電源回路の構成を示す回路図である。第１の実施形態の安定化電源回路としてのＬＤＯレギュレータ回路は、ソースが共通に接続されたＮチャンネル型の第１のトランジスタＭ１、第２のトランジスタＭ２を有し、第１及び第２のトランジスタＭ１、Ｍ２のソースは、電流源としてのＮチャンネル型の第３のトランジスタＭ３に接続され、第３のトランジスタＭ３を介してグランド（ＧＮＤ）に接続される。
【００４２】
第２のトランジスタＭ２のドレインには、ドレインとゲートが接続されたＰチャンネル型の第４のトランジスタＭ４のドレイン及びゲートが接続される。第４のトランジスタＭ４のソースは、第１の抵抗素子Ｒ１を介して電源電圧ＶＤＤを供給する第１の電圧源Ｖ１に接続される。第１のトランジスタＭ１のドレインには、Ｐチャンネル型の第５のトランジスタＭ５のドレインが接続される。第５のトランジスタＭ５のゲートは、第４のトランジスタＭ４のゲートと接続され、ソースは第２の抵抗素子Ｒ２を介して第１の電圧源Ｖ１に接続される。
【００４３】
ここで、第４のトランジスタＭ４と第５のトランジスタＭ５とはカレントミラー回路のトランジスタ対を構成し、第４及び第５のトランジスタＭ４、Ｍ５の各々のソースがソース抵抗となる第１及び第２の抵抗素子Ｒ１、Ｒ２を介して第１の電圧源Ｖ１に接続されている。
【００４４】
第５のトランジスタＭ５のドレインには、Ｐチャンネル型の出力トランジスタとなる第６のトランジスタＭ６のゲートが接続され、第６のトランジスタＭ６のドレインは出力端子（ＶＯＵＴ）に接続され、ソースは第１の電圧源Ｖ１に接続される。第６のトランジスタＭ６のドレインは、出力端子の出力電圧ＶＯＵＴ（第６のトランジスタＭ６のドレイン電圧）を分圧した帰還電圧を出力する分圧回路としての抵抗素子Ｒ７、Ｒ８を介してグランドに接続される。また、抵抗素子Ｒ７、Ｒ８の接続点と出力端子との間には、位相補償用のコンデンサＣ１が接続される。抵抗素子Ｒ７、Ｒ８の接続点は第２のトランジスタＭ２のゲートに接続され、第２のトランジスタＭ２に出力電圧を分圧した帰還電圧が入力される構成となっている。また、第１のトランジスタＭ１のゲートは、参照用の基準電圧を発生する定電圧源である第２の電圧源Ｖ２と接続される。
【００４５】
トランジスタＭ１、Ｍ２、Ｍ３はＮチャンネル型のＭＯＳＦＥＴにより構成され、トランジスタＭ４、Ｍ５、Ｍ６はＰチャンネル型のＭＯＳＦＥＴにより構成される。第６のトランジスタＭ６は、出力端子に流れる電流を制御するゲート幅の広いトランジスタにより構成される。
【００４６】
このＬＤＯレギュレータ回路において、第１及び第２のトランジスタＭ１、Ｍ２によって基準電圧と帰還電圧とが比較され、その差分が第６のトランジスタＭ６のゲートに入力されることにより、出力電圧が一定値に制御される。すなわち、第１〜第５のトランジスタＭ１〜Ｍ５によってエラーアンプが構成され、帰還電圧と基準電圧との差分を増幅して出力トランジスタとなる第６のトランジスタＭ６のゲートに供給することにより、第６のトランジスタＭ６のドレインの出力端子から安定化された出力電圧が出力される。
【００４７】
また、第６のトランジスタＭ６のゲートには、このゲート電圧に応じた電圧を出力するバッファ回路１０が接続される。バッファ回路１０の出力端は、第３の抵抗素子Ｒ３を介して第４のトランジスタＭ４のソースに接続され、また、直列接続された第４の抵抗素子Ｒ４、第５の抵抗素子Ｒ５を介して第５のトランジスタＭ５のソースに接続される。これにより、バッファ回路１０は、第６のトランジスタＭ６のゲート電圧に応じた電圧を、第４のトランジスタＭ４のソースと第５のトランジスタＭ５のソースにそれぞれ抵抗素子を介して帰還する構成となっている。第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５との接続点には、ゲート−ソース間に所定の電圧が印加されたＰチャンネル型の第７のトランジスタＭ７のドレインが接続される。第７のトランジスタＭ７のソースは、第１の電圧源Ｖ１に接続される。
【００４８】
第１の実施形態では、第６のトランジスタＭ６のゲートノードにバッファ回路１０を設け、出力電圧ＶＯＵＴを制御する第６のトランジスタＭ６のゲート電圧を、バッファ回路１０を経て第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４の接続点に印加する。これにより、第６のトランジスタＭ６のゲート電圧の変化が、第１の抵抗素子Ｒ１と第３の抵抗素子Ｒ３の抵抗値の比率によって第１の抵抗素子Ｒ１にて発生する電位差を変化させる。この第１の抵抗素子Ｒ１における電位差の変化に比例し、第４のトランジスタＭ４のゲート電圧も変動する。一方、第２の抵抗素子Ｒ２にて発生する電位差の変化は、第７のトランジスタＭ７から流入する電流の影響により、第１の抵抗素子Ｒ１における電位差の変化よりも小さくなる。結果として、第４のトランジスタＭ４と第５のトランジスタＭ５のソースの電位に差が生じる。ここで、第４のトランジスタＭ４と第５のトランジスタＭ５のゲートは接続されているため、第５のトランジスタＭ５のゲート−ソース間電圧が変化し、これによって第５のトランジスタＭ５のドレイン電流も変化する。
【００４９】
第５のトランジスタＭ５のドレイン電流の変化は、第６のトランジスタＭ６のゲート電圧変化を抑制するフィードバック作用として働き、第６のトランジスタＭ６のゲートノードにおける低い周波数でのインピーダンスを引き下げる。結果として、第６のトランジスタＭ６のゲート−ドレイン間の寄生容量により生じる極の周波数ｆＰ２は高くなり、出力部に設ける位相補償用のコンデンサＣ１の値を小さくできる。
【００５０】
上記構成において、第７のトランジスタＭ７は、ゲート−ソース間には所定の電圧が印加されており、ドレイン電流が特定の電流値（第１の所定値）より小さいときは、ドレイン−ソース間抵抗を持った抵抗素子として動作する非飽和領域の動作となる。また、ドレイン電流が特定の電流値（第２の所定値、第１の所定値≦第２の所定値）以上になると、ドレイン−ソース間電位差に関わらず一定の電流を流す定電流源として動作する飽和領域の動作となる。
【００５１】
ＬＤＯレギュレータ回路の出力電流が小さく、出力トランジスタとしての第６のトランジスタＭ６のゲート−ソース間電位差が小さくて第４の抵抗素子Ｒ４を流れる電流が小さい場合、第４の抵抗素子Ｒ４に流れる電流はほぼ第７のトランジスタＭ７のドレインから供給される。このため、バッファ回路１０の出力電圧が変化しても、第２の抵抗素子Ｒ２を流れる電流はほとんど変化しない。この結果、第５のトランジスタＭ５のドレイン電流の変化が抑制され、上述した第６のトランジスタＭ６のゲート電圧変化を抑制するフィードバックの効果は大きくなる。
【００５２】
一方、ＬＤＯレギュレータ回路の出力電流が大きく、出力トランジスタとしての第６のトランジスタＭ６のゲート−ソース間電位差が大きい場合、第７のトランジスタＭ７は定電流源として動作するため、バッファ回路１０の出力電圧が変化しても、第７のトランジスタＭ７のドレイン電流値は変化しない。この場合、バッファ回路１０の出力電圧の変化に伴う第４の抵抗素子Ｒ４に流れる電流の変化は、ほぼ第２の抵抗素子Ｒ２を流れる電流の変化となり、第５のトランジスタＭ５のドレイン電流が変化して上記フィードバックの効果は小さくなる。
【００５３】
このように、バッファ回路１０と第１の電圧源Ｖ１との間に接続された第７のトランジスタＭ７は、第６のトランジスタＭ６の出力電流が第１の所定値より小さい場合は非飽和領域にて抵抗素子として動作し、出力電流が第１の所定値と同じか又は大きい第２の所定値以上の場合は飽和領域にて定電流源として動作するため、第６のトランジスタＭ６のゲートノードのインピーダンス変更用トランジスタとして機能する。そして、バッファ回路１０、第３〜５の抵抗素子Ｒ３〜Ｒ５、及び第７のトランジスタＭ７は、ＬＤＯレギュレータ回路の位相補償効果を調整する位相補償調整回路として機能する。
【００５４】
以上の動作により、ＬＤＯレギュレータ回路の出力電流が増加するに従い、第６のトランジスタＭ６のゲートノードのインピーダンスが大きくなり、ＬＤＯレギュレータ回路全体のループゲインが増加する。このことは出力電流に対する出力電圧の変動を抑制し、図１２に示したエラーアンプにおいて抵抗素子を付加した構成よりも、良好なロードレギュレーション特性を得ることが可能となる。
【００５５】
（第２の実施形態）
図２は、第２の実施形態の安定化電源回路の構成を示す回路図である。第２の実施形態は、第１の実施形態におけるバッファ回路１０の他の構成例を示すものである。
【００５６】
第２の実施形態のＬＤＯレギュレータ回路は、図１の回路構成に対して、バッファ回路１０を、第６のトランジスタＭ６と同じＰチャンネル型の第８のトランジスタＭ８で代用して置き換えた構成である。第８のトランジスタＭ８は、ゲートが第６のトランジスタＭ６のゲートに接続され、ドレインが第６のトランジスタＭ６のドレインとともに出力端子に接続され、ソースが第３の抵抗素子Ｒ３及び第４の抵抗素子Ｒ４に接続される。第８のトランジスタＭ８のソースがバッファ回路１０の出力端に相当する。
【００５７】
第２の実施形態では、第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４の接続点の電圧は、図１の回路構成よりも第８のトランジスタＭ８の閾値電圧だけ高くなり、その分第３の抵抗素子Ｒ３及び第４の抵抗素子Ｒ４に流れる電流を減少させることができる。また、第８のトランジスタＭ８は出力電流の一部となるため、出力電流に対して、ＬＤＯレギュレータ回路全体の消費電流を低減させる利点がある。
【００５８】
図３は、第２の実施形態の安定化電源回路の具体的な構成例を示す回路図である。図２の構成に対応して、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３、第４のトランジスタＭ４、第５のトランジスタＭ５、第６のトランジスタＭ６、第７のトランジスタＭ７、第８のトランジスタＭ８、第１の電圧源Ｖ１、第２の電圧源Ｖ２、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３、第４の抵抗素子Ｒ４、第５の抵抗素子Ｒ５、第７の抵抗素子Ｒ７、第８の抵抗素子Ｒ８、コンデンサＣ１が設けられる。
【００５９】
第７のトランジスタＭ７のゲートは、ドレインとゲートが接続されたＰチャンネル型の第９のトランジスタＭ９のドレイン及びゲートに接続される。第９のトランジスタＭ９のソースは、第１の電圧源Ｖ１に接続され、ドレインは電流源Ｉ１に接続される。
【００６０】
トランジスタＭ１、Ｍ２、Ｍ３はＮチャンネル型のＭＯＳＦＥＴにより構成され、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９はＰチャンネル型のＭＯＳＦＥＴにより構成される。第６のトランジスタＭ６は、出力端子に流れる電流を制御するゲート幅の広いトランジスタにより構成される。第７のトランジスタＭ７と第９のトランジスタＭ９はカレントミラー回路となっており、電流源Ｉ１に比例した電流を第４の抵抗素子Ｒ４に供給する。
【００６１】
第１〜第５の抵抗素子Ｒ１〜Ｒ５は、第６のトランジスタＭ６のゲート電圧を第４のトランジスタＭ４、第５のトランジスタＭ５のソースにフィードバックするための抵抗である。第７及び第８の抵抗素子Ｒ７、Ｒ８は、出力電圧を分圧して帰還電圧を生成するための帰還抵抗である。
【００６２】
以下に、本実施形態の安定化電源回路における動作を詳しく説明する。具体的には、本実施形態の構成における、第６のトランジスタＭ６のゲート電圧の変化に対する第５のトランジスタＭ５のドレイン電流の変化を求め、この関係から第６のトランジスタＭ６のゲートノードのインピーダンスが従来例よりも低下していることを示す。
【００６３】
図３の回路構成において、第８のトランジスタＭ８のソースの出力抵抗が、抵抗素子Ｒ３、Ｒ４、Ｒ５の抵抗値と比較して十分低いとする。この場合、電源電圧ＶＤＤと第８のトランジスタＭ８のソース端子電圧との電位差Ｖｓ８は、以下の数式（５）により表される。
【００６４】
【数５】
0006564691.tif 000006
【００６５】
Ｖｇｓ６：第６のトランジスタＭ６のソース−ゲート間電位差、Ｖｇｓ８：第８のトランジスタＭ８のゲート−ソース間電位差
【００６６】
第８のトランジスタＭ８のゲートアスペクト比が大きく、バッファ回路として機能するように十分な電流を流すことが可能である場合、Ｖｇｓ６の電圧の変化はそのままＶｓ８の電圧の変化となって現れる。
【００６７】
今ここで、第６のトランジスタＭ６のゲート−ソース間電圧がＶｇｓ６から微小電圧ｖｇｓ６だけ変動した場合を考える。この場合、抵抗素子Ｒ１において発生する電位差ＶＲ１の変化である電圧変化量ｖｒ１は以下の数式（６）のようになる。
【００６８】
【数６】
0006564691.tif 000007
【００６９】
一方、第７のトランジスタＭ７はドレイン−ソース間の電位差が小さく、非飽和領域で動作していると仮定する。この状態は、ＬＤＯレギュレータ回路の低消費電流化のため、出力電流を小さくした場合に相当する。このときの第７のトランジスタＭ７のドレイン−ソース間の抵抗をｒｏ７とする。この場合、第６のトランジスタＭ６のゲート−ソース間電圧の変化量ｖｇｓ６に対する抵抗素子Ｒ２において発生する電位差ＶＲ２の電圧変化量ｖｒ２は以下の数式（７）のようになる。
【００７０】
【数７】
0006564691.tif 000008
【００７１】
ここで、抵抗素子Ｒ１とＲ２の抵抗値が等しく、また抵抗素子Ｒ３の抵抗値をＲ３＝Ｒ４＋Ｒ５として、抵抗素子Ｒ１とＲ２の電圧変化の差を考える。電圧変化量の差ｖｒ１−ｖｒ２は以下の数式（８）により表される。
【００７２】
【数８】
0006564691.tif 000009
【００７３】
第４のトランジスタＭ４のドレイン電流が一定で、ゲート−ソース間電圧が一定であるとすると、抵抗素子Ｒ１とＲ２の電圧変化量の差によって、第５のトランジスタＭ５のドレイン電流Ｉｄ５の変化である電流変化量ｉｄ５は、以下の数式（９）により表される。
【００７４】
【数９】
0006564691.tif 000010
【００７５】
ｇｍ５：第５のトランジスタＭ５のトランスコンダクタンス
【００７６】
以上の式により、第６のトランジスタＭ６のゲートノードにおけるインピーダンスｒｏ５は、以下の数式（１０）のようになる。
【００７７】
【数１０】
0006564691.tif 000011
【００７８】
各抵抗素子の抵抗値の具体例として以下の値を想定する。
Ｒ１＝１０ｋΩ、Ｒ３＝１００ｋΩ、Ｒ４＝２０ｋΩ、Ｒ５＝８０ｋΩ、ｇｍ５＝ ８．５×１０−６、ｒｏ７＝１０ｋΩ
【００７９】
この具体例の場合、数式（１０）により、インピーダンスｒｏ５は、ｒｏ５＝２．０９ＭΩとして求められる。この第６のトランジスタＭ６のゲートノードにおけるインピーダンスｒｏ５は、数式（３）において求めた第５のトランジスタＭ５の出力抵抗Ｒｄｓと比較して１／１０程度の低い値となっている。
【００８０】
上述したインピーダンスｒｏ５等の算出例は、第６のトランジスタＭ６のソース−ゲート間電位差Ｖｇｓ６が小さく抵抗素子Ｒ４に流れる電流が小さい状態、すなわち、第７のトランジスタＭ７が非飽和領域で動作している状態の動作における特性を示している。
【００８１】
この状態から、第６のトランジスタＭ６の出力電流が増加し、ソース−ゲート間電位差Ｖｇｓ６が増加すると、第７のトランジスタＭ７のドレイン−ソース間電位差は拡大し、第７のトランジスタＭ７が飽和領域で動作する。この場合、第７のトランジスタＭ７のドレイン電流は、第９のトランジスタＭ９のドレイン−ソース間の電位差に関わりなく一定となる。すなわち、ｒｏ７≫Ｒ４となる。
この結果、上記数式（７）は以下の数式（１１）のように近似できる。
【００８２】
【数１１】
0006564691.tif 000012
【００８３】
数式（１１）から、抵抗素子Ｒ１〜Ｒ５の抵抗値がＲ１＝Ｒ２でＲ３＝Ｒ４＋Ｒ５の場合、この飽和領域の動作においては、ＶＤＤ−第８のトランジスタＭ８のソース間の電位差が変化しても、抵抗素子Ｒ１とＲ２の電圧は同じだけ変化し、第５のトランジスタＭ５のゲート−ソース間電位差は変化しないことが分かる。このことから、第６のトランジスタＭ６のゲートノードのインピーダンスは、数式（３）で求めた値に近づく。
【００８４】
ここで、第７のトランジスタＭ７が非飽和領域から飽和領域に切り替わる際のドレイン−ソース間電圧Ｖｄｓａｔ７は、以下の数式（１２）のようになる。
【００８５】
【数１２】
0006564691.tif 000013
【００８６】
Ｖｇｓ７：第７のトランジスタＭ７のゲート−ソース間電圧、Ｖｔｈ７：Ｍ７の閾値電圧
【００８７】
非飽和領域から飽和領域に切り替わる電圧は、抵抗素子Ｒ４、Ｒ５の抵抗値の比により変化し、以下の数式（１３）のようになる。
【００８８】
【数１３】
0006564691.tif 000014
【００８９】
Ｖｓ８ｓａｔ：第７のトランジスタＭ７が飽和領域に切り替わる際のＶＤＤ−Ｍ８ソース間電位差、Ｉｄｓａｔ７：Ｍ７の飽和電流、ＶＲ２：抵抗素子Ｒ２にて発生する電位差
【００９０】
図４は、抵抗素子Ｒ４とＲ５の抵抗値の比によりロードレギュレーション特性が変化することを示した特性図の一例である。図４に示すように、例えばＲ４／Ｒ５＝０．２とすると、出力電流の変化に対する出力電圧の変化を小さくでき、ロードレギュレーション特性の悪化を抑制できる。本実施形態の回路構成では、抵抗素子Ｒ４とＲ５の抵抗値の比により、第７のトランジスタＭ７が飽和領域に切り替わる際の出力電流を設定することが可能である。このことは、ＬＤＯレギュレータ回路に求められるロードレギュレーション特性等に合わせて、本回路の位相補償効果を調整し、最適な回路定数を設定する際に有用である。
【００９１】
上述したように、本実施形態のＬＤＯレギュレータ回路は、出力トランジスタとなる第６のトランジスタＭ６のゲートにバッファ回路となる第８のトランジスタＭ８のゲートを接続し、第８のトランジスタＭ８のソースを抵抗素子Ｒ４を介して第７のトランジスタＭ７のドレインに接続し、第７のトランジスタＭ７のソースを電源電圧端子（ＶＤＤ）に接続した構成となっている。本実施形態では、ＬＤＯレギュレータ回路の出力電流の大小によって、第７のトランジスタＭ７の動作が非飽和領域／飽和領域に切り替わり、第６のトランジスタＭ６のゲートノードのインピーダンスが切り替わるように構成されている。結果として、出力電流が小さい場合は、ゲートノードのインピーダンスが低下し、数式（４）におけるｆＰ２の周波数を高い側に移動させて位相補償効果を高め、発振を抑制できる。また、出力電流が大きい場合は、ゲートノードのインピーダンスが高くなり、ＬＤＯレギュレータ回路全体のループゲインを高め、出力電流の増加により出力電圧が変動することを抑制できる。
【００９２】
（第３の実施形態）
図５は、第３の実施形態の安定化電源回路の構成を示す回路図である。第３の実施形態は、第１又は第２の実施形態に対して素子を追加した構成例を示すものである。
【００９３】
第３の実施形態のＬＤＯレギュレータ回路は、図２の回路構成に対して、第８のトランジスタＭ８のゲート電圧において第６のトランジスタＭ６のゲート電圧に対して所定の電位差を発生させる回路素子を設けた構成である。図５では、電位差を発生させる回路素子として電圧発生回路Ｖ３を設けた構成例を示している。なお、図示しないが、同様に図１の回路構成に対して、バッファ回路１０の入力端の電圧において、第６のトランジスタＭ６のゲート電圧に対して所定の電位差を発生させる回路素子を設けた構成としてもよい。
【００９４】
第３の実施形態では、第８のトランジスタＭ８のゲート電圧を、第６のトランジスタＭ６のゲート電圧に対して所定の電位差Ｖ３を持たせて制御する構成となっている。ＬＤＯレギュレータ回路の出力電流が小さく、第６のトランジスタＭ６のゲート−ソース間の電位差が小さい場合、図２の回路構成では第８のトランジスタＭ８のソース電流も減少し、位相補償に必要な電流を流せなくなる場合がある。これに対し、第３の実施形態の構成では、第６のトランジスタＭ６のゲート−ソース間電位差が小さい状況においても、第８のトランジスタＭ８のゲートとの間で所定の電位差を有するため、第８のトランジスタＭ８において必要なドレイン電流を流すことが可能となる。この結果、ＬＤＯレギュレータ回路の出力端子に負荷が接続されないような状態においても、第１及び第２の実施形態と同様の位相補償効果を得ることができる。
【００９５】
図６は、第３の実施形態の安定化電源回路の具体的な構成例を示す回路図である。図５の構成に対応して、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３、第４のトランジスタＭ４、第５のトランジスタＭ５、第６のトランジスタＭ６、第７のトランジスタＭ７、第８のトランジスタＭ８、第１の電圧源Ｖ１、第２の電圧源Ｖ２、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３、第４の抵抗素子Ｒ４、第５の抵抗素子Ｒ５、第７の抵抗素子Ｒ７、第８の抵抗素子Ｒ８、コンデンサＣ１が設けられる。
【００９６】
第７のトランジスタＭ７のゲートは、ドレインとゲートが接続された第９のトランジスタＭ９のドレイン及びゲートに接続される。第９のトランジスタＭ９のソースは、第１の電圧源Ｖ１に接続され、ドレインは電流源Ｉ１に接続される。トランジスタＭ１〜Ｍ９は、図３に示した第２の実施形態の具体例の構成と同様である。
【００９７】
また、第８のトランジスタＭ８のゲートと第６のトランジスタＭ６のゲートとの間には、所定の電位差を発生させる回路素子として、抵抗素子Ｒ９が接続される。第８のトランジスタＭ８と第６のトランジスタＭ６のゲート間に抵抗素子Ｒ９を設け、第１のトランジスタＭ１のドレイン電流によって、第６のトランジスタＭ６のゲートに対して電位差を持たせている。これにより、第８のトランジスタＭ８のゲート−ソース間電位差は、第６のトランジスタＭ６よりも大きくなる。
【００９８】
図３の第２の実施形態の回路構成の場合、負荷抵抗ＲＬの値が非常に大きく、第６のトランジスタＭ６のドレイン電流がわずかしか流れない状況においては、第８のトランジスタＭ８のドレイン電流も減少する。これに伴い、抵抗素子Ｒ３、Ｒ４に対して十分な電流が供給できなくなり、第６のトランジスタＭ６のゲート−ソース間の電圧変化を十分にフィードバックすることができない状態が起こり得る。この現象を改善するためには、第８のトランジスタＭ８のゲートアスペクト比を大きくとる必要があるが、この対策は素子のレイアウト面積の増大につながる。
【００９９】
図６の第３の実施形態の回路構成は、上記課題を解決するための構成である。第６のトランジスタＭ６のゲート−ソース間の電位差が小さく、第６のトランジスタＭ６がほとんどＯＦＦ状態においても、第８のトランジスタＭ８のゲート−ソース間には抵抗素子Ｒ９により発生する分の電位差が加算されるため、抵抗素子Ｒ３、Ｒ４に必要な電流を供給することが可能となる。したがって、第８のトランジスタＭ８のゲートアスペクト比を小さくしても、負荷抵抗ＲＬの値が非常に大きい状態、あるいは、無負荷状態においても、安定した動作が可能になる。
【０１００】
（第４の実施形態）
図７は、第４の実施形態の安定化電源回路の構成を示す回路図である。第４の実施形態は、第１から第３のいずれかの実施形態に対して素子を追加した構成例を示すものである。
【０１０１】
第４の実施形態のＬＤＯレギュレータ回路は、図５の回路構成に対して、第８のトランジスタＭ８のドレインと第６のトランジスタＭ６の出力端子との間に、所定量以上の電流が流れないように制限する電流制限素子Ｄ１を設けた構成である。なお、図示しないが、同様に図１又は図２の回路構成に対して、電流制限素子を設けた構成としてもよい。図１の回路構成に適用した場合、バッファ回路の出力端と第６のトランジスタＭ６の出力端子との間に、電流制限素子を設けた構成となる。
【０１０２】
第４の実施形態では、第８のトランジスタＭ８のドレインにダイオード等による電流制限素子Ｄ１を接続した構成となっている。ＬＤＯレギュレータ回路の出力電流が大きく、第６のトランジスタＭ６のゲート−ソース間の電位差が大きい場合、抵抗素子Ｒ３、Ｒ４に多くの電流が流れる。この電流増加は、抵抗素子Ｒ３、Ｒ４において発生する電圧を増加させ、第４のトランジスタＭ４と第５のトランジスタＭ５のソースの電圧を引き下げることとなる。この結果、ＬＤＯレギュレータ回路の１次側の電源電圧である第１の電圧源Ｖ１の電圧が低い場合、第１のトランジスタＭ１と第２のトランジスタＭ２のドレイン−ソース間の電位差が減少して非飽和領域で動作することにより、ＬＤＯレギュレータ回路全体のループゲインを低下させ、出力電圧を正常に制御できなくなる状態が起こり得る。これに対し、第４の実施形態の構成では、電流制限素子Ｄ１を第８のトランジスタＭ８のドレインに挿入することにより、第８のトランジスタＭ８のソース電流が所定値以上に増加することを抑止できる。このため、第１の電圧源Ｖ１の電圧が低く、且つ第６のトランジスタＭ６のゲート−ソース間の電位差が大きい状況においても、出力電圧を制御可能にする効果がある。
【０１０３】
図８は、第４の実施形態の安定化電源回路の具体的な構成例を示す回路図である。図７の構成に対応して、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３、第４のトランジスタＭ４、第５のトランジスタＭ５、第６のトランジスタＭ６、第７のトランジスタＭ７、第８のトランジスタＭ８、第１の電圧源Ｖ１、第２の電圧源Ｖ２、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３、第４の抵抗素子Ｒ４、第５の抵抗素子Ｒ５、第７の抵抗素子Ｒ７、第８の抵抗素子Ｒ８、第９の抵抗素子Ｒ９、コンデンサＣ１が設けられる。
【０１０４】
第７のトランジスタＭ７のゲートは、ドレインとゲートが接続された第９のトランジスタＭ９のドレイン及びゲートに接続される。第９のトランジスタＭ９のソースは、第１の電圧源Ｖ１に接続され、ドレインは電流源Ｉ１に接続される。トランジスタＭ１〜Ｍ９は、図３に示した第２の実施形態の具体例の構成と同様である。
【０１０５】
また、第８のトランジスタＭ８のドレインと出力端子ＶＯＵＴとの間には、電流制限素子として、デプレッション型のＮチャンネル型ＭＯＳＦＥＴである第１０のトランジスタＭ１０が設けられる。第１０のトランジスタＭ１０のドレインが第８のトランジスタＭ８のドレインと接続され、ソース及びゲートが出力端子ＶＯＵＴと接続される。
【０１０６】
図３の第２の実施形態、及び図６の第３の実施形態の回路構成の場合、ＬＤＯレギュレータ回路の出力電流が増加し、それに伴い第６のトランジスタＭ６のゲート−ソース間電位差が拡大すると、抵抗素子Ｒ１、Ｒ２に流れる電流もそれに比例して増加する。この結果、抵抗素子Ｒ１、Ｒ２において発生する電圧は増加していくことになる。この電圧増加は、第１のトランジスタＭ１、第２のトランジスタＭ２のドレイン−ソース間の電位差を減少させるため、第１のトランジスタＭ１と第２のトランジスタＭ２を飽和領域で動作させるために必要なドレイン−ソース間電圧を確保するために、より高い電源電圧、すなわ第１の電圧源Ｖ１において高い出力電圧が必要になる。
【０１０７】
図８の第４の実施形態の回路構成は、上記課題を解決するための構成である。第８のトランジスタＭ８のドレインと出力端子ＶＯＵＴとの間に挿入した第１０のトランジスタＭ１０は、ゲートとソースが接続され、閾値電圧は０Ｖ以下になっている。このため、第１０のトランジスタＭ１０は、ドレイン電流が所定値以上になると、それ以上の電流が流れないように電流を制限する電流制限素子として機能する。この構成により、第７のトランジスタＭ７のドレイン電流は所定値以上に増加することは無く、上述した課題を改善して、特に電源電圧が低い場合でもＬＤＯレギュレータ回路において出力電圧を正確に制御できるようにしている。また、位相補償効果については、第７のトランジスタＭ７のドレイン電流が所定値に達するまでは第１〜第３の実施形態の回路と同様の動作を行うため、出力電流の少ない状態においては同様の効果を得ることが可能である。
【０１０８】
以上説明したように、本実施形態によれば、安定化電源回路の出力電流が小さい状態において、出力トランジスタのゲートノードのインピーダンスを低下させ、位相補償効果を高めることができる。また、出力電流が大きい状態では、ゲートノードのインピーダンスを高めて回路全体のループゲインを高くでき、出力電流の増加により出力電圧が変動することを抑制できる。このような本実施形態の作用により、位相補償用のコンデンサの値を小さくでき、従来例の回路構成と比較して少ないレイアウト面積により低消費電流に対応した安定化電源回路を実現できる。また、出力電圧の変動を抑制でき、従来例の抵抗素子を追加する構成と比較して、良好なロードレギュレーション特性を得ることができる。したがって、さらなる低消費電流に対応しつつ、ロードレギュレーション特性が良好な安定化電源回路を、小さい実装面積にて実現可能となる。
【０１０９】
以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１１０】
本発明は、さらなる低消費電流に対応しつつ、良好なロードレギュレーション特性が得られる回路を、小さい実装面積にて実現することができる効果を有し、ＬＤＯレギュレータ回路等の安定化電源回路に有用である。
【符号の説明】
【０１１１】
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ７、Ｍ８、Ｍ９、Ｍ１０：トランジスタ
Ｍ６：出力トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ７、Ｒ８、Ｒ９：抵抗素子
Ｃ１：コンデンサ
Ｖ１、Ｖ２：電圧源
Ｖ３：電圧発生回路
Ｉ１：電流源
Ｄ１：電流制限素子
１０：バッファ回路
【図１】
0006564691.tif 000015
【図２】
0006564691.tif 000016
【図３】
0006564691.tif 000017
【図４】
0006564691.tif 000018
【図５】
0006564691.tif 000019
【図６】
0006564691.tif 000020
【図７】
0006564691.tif 000021
【図８】
0006564691.tif 000022
【図９】
0006564691.tif 000023
【図１０】
0006564691.tif 000024
【図１１】
0006564691.tif 000025
【図１２】
0006564691.tif 000026