(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の基板と、
前記基板の主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の上面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
互いに隣り合う前記ボディ領域に挟まれた前記第１導電型のＪＦＥＴ領域と、
前記ボディ領域の端部側面と離間して、前記エピタキシャル層の上面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記ボディ領域の表層部に形成されたチャネル領域と、
前記ソース領域上に形成された第１絶縁膜と、
前記ＪＦＥＴ領域上、前記チャネル領域上および前記第１絶縁膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を覆うように形成された第２絶縁膜と、
を備え、
前記第１絶縁膜の前記チャネル領域側の端部は、前記ソース領域から前記チャネル領域に向かう方向に従って前記第１絶縁膜の厚さが薄くなる、傾斜面を有し、
前記第１絶縁膜の前記傾斜面上に形成された前記ゲート絶縁膜の第１の上面と、前記チャネル領域上に形成された前記ゲート絶縁膜の第２の上面とは、前記ゲート絶縁膜の第３の上面により繋がっており、
前記第３の上面は曲面を含み、前記曲面上の曲線は曲率半径を有し、
前記曲率半径は、前記ゲート絶縁膜の厚さよりも大きい、炭化珪素スイッチング素子。
【請求項２】
請求項１記載の炭化珪素スイッチング素子において、
前記曲率半径は、１０ｎｍ以上である、炭化珪素スイッチング素子。
【請求項３】
請求項１記載の炭化珪素スイッチング素子において、
前記ゲート絶縁膜の前記第１の上面と前記第１絶縁膜の下面とが成す角度は、４５度以上、かつ、９０度未満である、炭化珪素スイッチング素子。
【請求項４】
請求項１記載の炭化珪素スイッチング素子において、
前記ゲート絶縁膜の前記第１の上面は、前記第１絶縁膜の前記傾斜面と平行であり、
前記ゲート絶縁膜の前記第２の上面は、前記エピタキシャル層の上面と平行である、炭化珪素スイッチング素子。
【請求項５】
炭化珪素からなる第１導電型の基板と、
前記基板の主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の上面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
互いに隣り合う前記ボディ領域に挟まれた前記第１導電型のＪＦＥＴ領域と、
前記ボディ領域の端部側面と離間して、前記エピタキシャル層の上面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記ボディ領域の表層部に形成されたチャネル領域と、
前記ＪＦＥＴ領域上および前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、前記ゲート絶縁膜に接する第１の下面と、側面と、前記第１の下面と前記側面とを繋ぎ、前記ゲート絶縁膜に接しない第２の下面と、を有し、
前記第２の下面と前記エピタキシャル層の上面との距離は、前記チャネル領域から前記ソース領域に向かう方向に従って増加し、
前記第２の下面は曲面を含み、前記曲面上の曲線は曲率半径を有し、
前記曲率半径は、前記ゲート絶縁膜の厚さよりも大きい、炭化珪素スイッチング素子。
【請求項６】
請求項５記載の炭化珪素スイッチング素子において、
前記曲率半径は、１０ｎｍ以上である、炭化珪素スイッチング素子。
【請求項７】
請求項５記載の炭化珪素スイッチング素子において、
前記ゲート電極は、チャネル長方向に沿った断面視において、逆テーパー形状を有している、炭化珪素スイッチング素子。
【請求項８】
請求項１または５記載の炭化珪素スイッチング素子から構成される、パワーモジュール。
【請求項９】
請求項８記載のパワーモジュールを備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素スイッチング素子、パワーモジュールおよび電力変換装置に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００８−００４８７２号公報（特許文献１）がある。この公報には、ＪＦＥＴ領域が、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置された第２の部分と、第２の深さ位置から主面まで配置された第３の部分とに分かれた炭化珪素半導体装置が記載されている。そして、第３の部分が有する第３の不純物濃度を、第２の部分が有する第２の不純物濃度未満とし、ボディ領域の不純物の濃度ピークの深さ位置を、第１の深さ位置よりも浅く第２の深さ位置よりも深くすることにより、高い耐圧と低いオン抵抗とを得ている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−００４８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比べて絶縁破壊電界強度が１桁程度大きいという特徴がある。このため、炭化珪素スイッチング素子は、導通時の抵抗が低減できることから、次世代のパワーデバイスとして有望視され、ダイオードおよびトランジスタなど様々な構造のパワーデバイスの研究開発が行われている。特に、炭化珪素スイッチング素子を構成する単位セルとして、プレーナ型のＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴ（以下、ＤＭＯＳＦＥＴと記す。）は、高耐圧、低損失および高速スイッチングが理論的に可能であることから、ＤＭＯＳＦＥＴの研究開発が盛んに行なわれている。
【０００５】
しかし、炭化珪素（ＳｉＣ）は珪素（Ｓｉ）に比べて高い絶縁破壊電界強度を有するが、ＤＭＯＳＦＥＴのゲート絶縁膜には酸化珪素（ＳｉＯ２）膜、窒化珪素（Ｓｉ３Ｎ４）膜または酸化アルミニウム（Ａｌ２Ｏ３）膜などが用いられることが多く、ゲート絶縁膜にかかる電界が問題となる。特に、炭化珪素スイッチング素子には大電流および高耐圧が求められるため、ＤＭＯＳＦＥＴでは、ゲート電極の端部への電界集中により生じるリーク電流を低減することが重要な課題となっている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明によるＤＭＯＳＦＥＴは、ｎ＋型ＳｉＣ基板と、ｎ＋型ＳｉＣ基板上に形成されたｎ−型エピタキシャル層と、ｎ−型エピタキシャル層内に形成された複数のｐ型ボディ領域と、互いに隣り合うｐ型ボディ領域に挟まれたＪＦＥＴ領域と、ｐ型ボディ領域の端部側面と離間してｐ型ボディ領域内に形成されたｎ＋型ソース領域とを備える。さらに、ｐ型ボディ領域の端部側面とｎ＋型ソース領域の端部側面との間のｐ型ボディ領域の表層部に形成されたチャネル領域と、ｎ＋型ソース領域上に形成された第１絶縁膜と、ＪＦＥＴ領域上、チャネル領域上および第１絶縁膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。そして、第１絶縁膜のチャネル領域側の端部は、ｎ＋型ソース領域からチャネル領域に向かう方向に従って第１絶縁膜の厚さが薄くなる、傾斜面を有する。そして、第１絶縁膜の傾斜面上に形成されたゲート絶縁膜の第１の上面と、チャネル領域上に形成されたゲート絶縁膜の第２の上面とは、ゲート絶縁膜の第３の上面により繋がっており、第３の上面は曲面を含み、その曲面上の曲線は曲率半径を有する。
【発明の効果】
【０００７】
本発明によれば、高耐圧の炭化珪素スイッチング素子を提供することができる。
【０００８】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【０００９】
【図１】本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【図２】本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【図３】本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【図４】本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程の一例を示す断面図である。
【図５】図４に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】図５に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図７】図６に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】図７に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】図８に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】図９に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１１】図１０に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１２】図１１に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１３】図１２に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１４】図１３に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図１５】本実施例１の変形例による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【図１６】本実施例１による三相モータシステムの構成を示す図である。
【図１７】本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【図１８】本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【図１９】本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【図２０】（ａ）、（ｂ）および（ｃ）は、本実施例２の変形例による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの種々のゲート電極の構造を説明する断面図である。
【図２１】本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程の一例を示す断面図である。
【図２２】図２１に示すＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【図２３】図２１に続く、炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程を示す断面図である。
【図２４】図２３に示すＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態を説明するための図面において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
以下、本実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１６】
≪炭化珪素スイッチング素子の構造≫
本実施例１による炭化珪素スイッチング素子の構造について図１を用いて説明する。炭化珪素スイッチング素子を構成する単位セルは、ＤＭＯＳＦＥＴである。図１は、本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【００１７】
図１に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１００の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１００よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型エピタキシャル層１０１が形成されている。ｎ−型エピタキシャル層１０１の厚さは、例えば５．０〜１００．０μｍ程度である。
【００１８】
ｎ−型エピタキシャル層１０１内には、ｎ−型エピタキシャル層１０１の表面から所定の深さを有して、複数のｐ型ボディ領域（ｐ型ウェル領域、ｐ型ベース領域）１１０が互いに離間して形成されている。ｐ型ボディ領域１１０のｎ−型エピタキシャル層１０１の表面からの深さは、例えば１．０μｍ程度である。
【００１９】
ｐ型ボディ領域１１０内には、ｎ−型エピタキシャル層１０１の表面から所定の深さを有して、ｎ＋型ソース領域１１１が形成されている。ｎ＋型ソース領域１１１は、ｐ型ボディ領域１１０の端部側面と離間してｐ型ボディ領域１１０内に形成されており、ｎ＋型ソース領域１１１のｎ−型エピタキシャル層１０１の表面からの深さは、例えば０．１〜０．５μｍ程度である。
【００２０】
また、ｐ型ボディ領域１１０の電位を固定するｐ＋型電位固定領域（ｐ＋型ウェルコンタクト領域、ｐ＋型ベースコンタクト領域）１１２が形成されている。ｐ＋型電位固定領域１１２のｎ−型エピタキシャル層１０１の表面からの深さは、例えば０．１〜０．５μｍ程度である。
【００２１】
互いに隣り合うｐ型ボディ領域１１０に挟まれた領域がＪＦＥＴ（Junction Field Effect Transistor）領域１０２として機能する部位である。また、ｐ型ボディ領域１１０の端部側面（ＪＦＥＴ領域１０２とｐ型ボディ領域１１０との界面）とｎ＋型ソース領域１１１の端部側面（ｐ型ボディ領域１１０とｎ＋型ソース領域１１１との界面）との間に位置するｐ型ボディ領域１１０がチャネル領域１７０として機能する部位である。
【００２２】
ｎ−型エピタキシャル層１０１のうち、ｐ型ボディ領域１１０およびＪＦＥＴ領域１０２が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。
【００２３】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
【００２４】
ｎ＋型ＳｉＣ基板１００の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度、ｎ−型エピタキシャル層１０１の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１８ｃｍ−３程度である。また、ｐ型ボディ領域１１０の不純物濃度の好ましい範囲は、例えば５×１０１６〜１×１０１９ｃｍ−３程度、ｎ＋型ソース領域１１１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度、ｐ＋型電位固定領域１１２の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。
【００２５】
チャネル領域１７０上にはゲート絶縁膜１２１が形成され、ゲート絶縁膜１２１上にはゲート電極１２２が形成されている。実際には、ゲート電極１２２は、ｐ型ボディ領域１１０上およびＪＦＥＴ領域１０２上に形成され、ｎ＋型ソース領域１１１上の一部にもオーバーラップして形成されている。
【００２６】
さらに、ｎ＋型ソース領域１１１上に第１層間絶縁膜１２０が形成されており、ゲート電極１２２の端部は、第１層間絶縁膜１２０上にゲート絶縁膜１２１を介して乗り上がっている。そして、第１層間絶縁膜１２０のチャネル領域１７０側の端部は、ｎ＋型ソース領域１１１からチャネル領域１７０に向かう方向に徐々に第１層間絶縁膜１２０の厚さが薄くなる、傾斜面を有する構造となっている。従って、ゲート電極１２２の下面（ゲート絶縁膜１２１と接する面）とｎ＋型ソース領域１１１の上面（ｎ−型エピタキシャル層１０１の上面）との距離ｄ（第１層間絶縁膜１２０の厚さ＋ゲート絶縁膜１２１の厚さ）は、チャネル領域１７０からｎ＋型ソース領域１１１に向かう方向に徐々に増加することになる。
【００２７】
ゲート絶縁膜１２１およびゲート電極１２２は第２層間絶縁膜１２３により覆われている。第２層間絶縁膜１２３に形成された開口部１２４の底面にはｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２が露出し、これら表面に金属シリサイド層１５０が形成されている。
【００２８】
さらに、ｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２は、金属シリサイド層１５０を介してソース配線用電極（ソース・ベースコンタクト共通電極）１６０と電気的に接続されている。また、ｎ＋型ＳｉＣ基板１００の裏面（第２主面）は、金属シリサイド層１５１を介してドレイン配線用電極（裏面コンタクト電極）１６１と電気的に接続されている。また、図示は省略するが、同様に、ゲート電極１２２はゲート配線用電極に電気的に接続されている。ソース配線用電極１６０には外部からソース電位が印加され、ドレイン配線用電極１６１には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００２９】
≪炭化珪素スイッチング素子の構造の特徴≫
次に、本実施例１による炭化珪素スイッチング素子の構造の特徴について図２および図３を用いて詳細に説明する。図２および図３は、本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【００３０】
図２に示すように、ｎ＋型ソース領域１１１上に第１層間絶縁膜１２０が形成されており、第１層間絶縁膜１２０のチャネル領域１７０側の端部は、ｎ＋型ソース領域１１１からチャネル領域１７０に向かう方向に徐々に第１層間絶縁膜１２０の厚さが薄くなる、傾斜面を有する構造となっている。第１層間絶縁膜１２０の端部の傾斜面と、第１層間絶縁膜１２０の下面（ｎ−型エピタキシャル層１０１の上面）とが成す角度θ１は、４５度以上、かつ、９０度未満である。
【００３１】
また、ＪＦＥＴ領域１０２上、チャネル領域１７０上および第１層間絶縁膜１２０上にゲート絶縁膜１２１が形成されている。
【００３２】
ゲート絶縁膜１２１の上面は、第１層間絶縁膜１２０の端部の傾斜面に平行な第１の上面Ｓ１と、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面に平行な第２の上面Ｓ２と、第１の上面Ｓ１と第２の上面Ｓ２とを繋ぐ第３の上面Ｓ３とを有し、第３の上面Ｓ３は曲面を含んでいる。第１の上面Ｓ１と第１層間絶縁膜１２０の下面（ｎ−型エピタキシャル層１０１の上面）とが成す角度θ２は、上記角度θ１と同様に、４５度以上、かつ、９０度未満である。
【００３３】
また、図３に示すように、ゲート絶縁膜１２１の第３の上面Ｓ３の曲面の一部は円弧に近似できることから、第３の上面Ｓ３の曲面上の曲線は曲率半径Ｒ１を有している。この曲率半径Ｒ１は、ゲート絶縁膜１２１の種類に依存して異なるが、例えば１０ｎｍ以上であり、ゲート絶縁膜１２１の厚さよりも大きいことが望ましい。
【００３４】
このように、本実施例１では、ゲート電極１２２の端部が、ｎ＋型ソース領域１１１上に形成された、チャネル領域１７０側に傾斜部を有する第１層間絶縁膜１２０上に乗り上げている。さらに、ゲート絶縁膜１２１の上面は、第１層間絶縁膜１２０の端部の傾斜面に平行な第１の上面Ｓ１と、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面に平行な第２の上面Ｓ２と、第１の上面Ｓ１と第２の上面Ｓ２とを繋ぐ第３の上面Ｓ３とを有し、第３の上面Ｓ３は、曲率半径Ｒ１を有する曲面を含んでいる。これにより、ゲート電極１２２の端部で生じる電界集中を緩和することができるので、ゲート電極１２２の端部で生じるゲート絶縁膜１２１のリーク電流および絶縁破壊電圧の低下を抑制することができる。
【００３５】
≪炭化珪素スイッチング素子の製造方法≫
本実施例１による炭化珪素スイッチング素子の製造方法について図４〜図１４を用いて工程順に説明する。図４〜図１４は、本実施例１による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程の一例を示す断面図である。
【００３６】
まず、図４に示すように、例えばｎ＋型ＳｉＣ基板１００を用意する。ｎ＋型ＳｉＣ基板１００には、ｎ型不純物が導入されている。ｎ型不純物は、例えば窒素（Ｎ）またはリン（Ｐ）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。ｎ＋型ＳｉＣ基板１００の厚さは、例えば３５０μｍ程度である。また、ｎ＋型ＳｉＣ基板１００には、８°、４°、２°または０．５°などのオフセットを有するｎ＋型４Ｈ−ＳｉＣウエハを用いる。
【００３７】
次に、ｎ＋型ＳｉＣ基板１００の表面にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型エピタキシャル層１０１を形成する。ｎ−型エピタキシャル層１０１には、ｎ＋型ＳｉＣ基板１００の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層１０１の不純物濃度は炭化珪素スイッチング素子の素子定格に依存するが、例えば１×１０１４〜１×１０１８ｃｍ−３程度である。また、ｎ−型エピタキシャル層１０１の厚さは、例えば５．０〜１００．０μｍである。
【００３８】
次に、図５に示すように、レジストパターンをマスクとして、ｎ−型エピタキシャル層１０１にｐ型不純物、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）をイオン注入して、ｎ−型エピタキシャル層１０１の素子形成領域に複数のｐ型ボディ領域１１０を形成する。互いに隣り合うｐ型ボディ領域１１０に挟まれた領域が、ＪＦＥＴ領域１０２として機能する部位である。ｐ型ボディ領域１１０のｎ−型エピタキシャル層１０１の表面からの深さは、例えば１．０μｍ程度である。また、ｐ型ボディ領域１１０の不純物濃度は、例えば５×１０１６〜１×１０１９ｃｍ−３程度である。なお、ｎ−型エピタキシャル層１０１上にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｐ型エピタキシャル層をさらに形成して、ｐ型ボディ領域１１０としてもよい。
【００３９】
次に、図６に示すように、レジストパターンをマスクとして、ｎ−型エピタキシャル層１０１にｎ型不純物、例えば窒素（Ｎ）またはリン（Ｐ）をイオン注入して、ｐ型ボディ領域１１０内に、ｐ型ボディ領域１１０の端部側面から離間してｎ＋型ソース領域１１１を形成する。ｎ＋型ソース領域１１１のｎ−型エピタキシャル層１０１の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｎ＋型ソース領域１１１の不純物濃度は、ｐ型ボディ領域１１０の不純物濃度よりも高く、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。
【００４０】
次に、図７に示すように、レジストパターンをマスクとして、ｎ−型エピタキシャル層１０１にｐ型不純物、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）をイオン注入して、ｐ型ボディ領域１１０の電位を固定する領域にｐ＋型電位固定領域１１２を形成する。ｐ＋型電位固定領域１１２のｎ−型エピタキシャル層１０１の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｐ＋型電位固定領域１１２の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。
【００４１】
次に、ｎ＋型ＳｉＣ基板１００の裏面上およびｎ−型エピタキシャル層１０１の上面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜（図示は省略）を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。続いて、ｎ＋型ＳｉＣ基板１００およびｎ−型エピタキシャル層１０１に、例えば１,６００〜１,８００℃程度の温度で熱処理を施して、イオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマアッシングにより除去する。
【００４２】
次に、図８に示すように、ｎ−型エピタキシャル層１０１の上面上に、例えばＣＶＤ法または熱酸化法により第１層間絶縁膜１２０を形成する。第１層間絶縁膜１２０は、例えば酸化珪素（ＳｉＯ２）からなり、その厚さは、例えば０．１〜０．５μｍ程度である。
【００４３】
次に、ＪＦＥＴ領域１０２およびチャネル領域１７０の上方に、開口部を有するレジストパターンＲＰ１を第１層間絶縁膜１２０上に形成する。続いて、レジストパターンＲＰ１をマスクとして、異方性エッチングにより、第１層間絶縁膜１２０をエッチングして、ＪＦＥＴ領域１０２上およびチャネル領域１７０上の第１層間絶縁膜１２０の厚さを薄く加工する。
【００４４】
このとき、第１層間絶縁膜１２０の厚さバラツキおよび異方性エッチングの加工ばらつきなどを考慮して、ｎ＋型ソース領域１１１上の一部にオーバーラップして第１層間絶縁膜１２０の厚さを薄く加工する。
【００４５】
次に、図９に示すように、レジストパターンＲＰ１をマスクとして、等方性エッチングにより、第１層間絶縁膜１２０をエッチングして、ＪＦＥＴ領域１０２上およびチャネル領域１７０上の第１層間絶縁膜１２０を除去する。これにより、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面を露出させる。
【００４６】
等方性エッチングを行ったことにより、レジストパターンＲＰ１の端部下の第１層間絶縁膜１２０が等方的にエッチングされて、第１層間絶縁膜１２０の端部は、ｎ＋型ソース領域１１１からチャネル領域１７０に向かう方向に徐々に第１層間絶縁膜１２０の厚さが薄くなる、傾斜面を有する構造となる。そして、第１層間絶縁膜１２０の端部の傾斜面と、第１層間絶縁膜１２０の下面（ｎ−型エピタキシャル層１０１の上面）とが成す角度は、４５度以上、かつ、９０度未満となる（前述の図２参照）。
【００４７】
なお、異方性エッチングを行わず、レジストパターンＲＰ１をマスクとして等方性エッチングのみを行った場合は、原理的には、第１層間絶縁膜１２０の端部の傾斜面の角度は４５度となる。
【００４８】
しかし、本実施例１のように、予め異方性エッチングを行い、続いて等方性エッチングを行うことにより、第１層間絶縁膜１２０の端部の傾斜面の角度を４５度から９０度の範囲で制御することができる。すなわち、第１層間絶縁膜１２０の大部分を異方性エッチングにより除去した場合は、傾斜面の角度は９０度に近づき、一方、第１層間絶縁膜１２０の大部分を等方性エッチングにより除去した場合は、傾斜面の角度は４５度に近づく。
【００４９】
また、異方性エッチングに代えてテーパーエッチングにより、第１層間絶縁膜１２０をエッチングして、ＪＦＥＴ領域１０２上およびチャネル領域１７０上の第１層間絶縁膜１２０の厚さを薄く加工してもよい。この場合は、テーパーエッチングにより、第１層間絶縁膜１１２０の端部に４５度以下の角度を有する傾斜面を形成することができるので、その後、等方性エッチングを行うことにより、第１層間絶縁膜１２０の端部の傾斜面の角度を、４５度以下とすることができる。
【００５０】
次に、図１０に示すように、レジストパターンＲＰ１を除去した後、ＪＦＥＴ領域１０２上、チャネル領域１７０上および第１層間絶縁膜１２０上に、酸化珪素（ＳｉＯ２）または酸窒化珪素（ＳｉＯＮ）などからなるゲート絶縁膜１２１を形成する。ゲート絶縁膜１２１は、例えばＣＶＤ法により形成され、その厚さは、例えば０．０１〜０．１μｍ程度である。
【００５１】
ここで、前述の図２および図３に示した様に、ゲート絶縁膜１２１の上面は、第１層間絶縁膜１２０の端部の傾斜面に平行な第１の上面Ｓ１と、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面に平行な第２の上面Ｓ２と、第１の上面Ｓ１と第２の上面Ｓ２とを繋ぐ第３の上面Ｓ３とを有し、第３の上面Ｓ３は、曲率半径を有する曲面を含んでいる。そして、その曲率半径は、ゲート絶縁膜１２１の種類に依存して異なる。例えば等方性の大きい酸化膜などの場合は、曲率半径は大きくなり、異方性の大きい酸化膜などの場合は、曲率半径は小さくなる。
【００５２】
なお、ゲート絶縁膜１２１は熱酸化法により形成することもできる。熱酸化法では、第１層間絶縁膜１２０の上面上には、ゲート絶縁膜１２１は形成されない。しかし、ｎ−型エピタキシャル層１０１の上面に形成されるゲート絶縁膜１２１が、第１層間絶縁膜１２０の端部の傾斜面に沿って僅かに成長することから、ゲート絶縁膜１２１の上面は、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面に平行な第２の上面Ｓ２と、第２の上面Ｓ２の端部の第３の上面Ｓ３とを有し、第３の上面Ｓ３は、曲率半径を有する曲面を含んでいる。
【００５３】
次に、ｎ＋型ＳｉＣ基板１００およびｎ−型エピタキシャル層１０１に、例えば１,０００℃以上の温度で熱処理を施す。これにより、ＣＶＤ法で形成された等方性の小さい酸化膜および熱酸化膜でも、上記熱処理によって一度粘性を小さくすることにより、曲率半径を大きくすることができる。
【００５４】
次に、図１１に示すように、ゲート絶縁膜１２１上に多結晶珪素（Ｓｉ）膜を形成した後、レジストパターンＲＰ２をマスクとして、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１２２を形成する。ゲート電極１２２の厚さは、例えば０．１〜０．５μｍ程度である。
【００５５】
次に、図１２に示すように、レジストパターンＲＰ２を除去した後、ゲート絶縁膜１２１上にゲート電極１２２を覆うように、例えばプラズマＣＶＤ法により第２層間絶縁膜１２３を形成する。
【００５６】
次に、レジストパターン（図示は省略）をマスクとして、第２層間絶縁膜１２３、ゲート絶縁膜１２１および第１層間絶縁膜１２０をドライエッチング法により加工して、ｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２に達する開口部１２４を形成する。さらに、レジストパターン（図示は省略）をマスクとして、第２層間絶縁膜１２３をドライエッチング法により加工して、ゲート電極１２２に達する開口部（図示は省略）を形成する。
【００５７】
次に、図１３に示すように、開口部１２４の底面に露出しているｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２のそれぞれの表面に金属シリサイド層１５０、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。
【００５８】
次に、図１４に示すように、ｎ＋型ＳｉＣ基板１００の裏面に金属シリサイド層１５１、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。続いて、金属シリサイド層１５１を覆うように、ドレイン配線用電極１６１を形成する。ドレイン配線用電極１６１の厚さは、例えば０．４μｍ程度である。
【００５９】
次に、ｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２に達する開口部１２４の内部、並びにゲート電極１２２に達する開口部（図示は省略）の内部を含む第２層間絶縁膜１２３上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。続いて、積層膜を加工することにより、ｎ＋型ソース領域１１１の一部およびｐ＋型電位固定領域１１２と電気的に接続するソース配線用電極１６０およびゲート電極１２２と電気的に接続するゲート配線用電極（図示は省略）を形成する。
【００６０】
その後、ソース配線用電極１６０およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続されることにより、炭化珪素スイッチング素子が、略完成する。
【００６１】
≪実施例１の変形例≫
本実施例１の変形例による炭化珪素スイッチング素子の構造について図１５を用いて説明する。図１５は、本実施例１の変形例による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【００６２】
前述の図１に示した炭化珪素スイッチング素子と相違する主な点は、ＤＭＯＳＦＥＴのゲート電極の構造である。その他の構成は、前述の図１に示した炭化珪素スイッチング素子の構成とほぼ同様である。
【００６３】
すなわち、前述の図１に示したＤＭＯＳＦＥＴでは、ｎ＋型ソース領域１１１上に第１層間絶縁膜１２０が形成され、この第１層間絶縁膜１２０の平坦面上にゲート絶縁膜１２１を介してゲート電極１２２の端部が乗り上がっている。
【００６４】
これに対して、図１５に示すように、変形例によるＤＭＯＳＦＥＴでは、ゲート電極１２２Ａの端部が第１層間絶縁膜１２０の平坦面上に乗り上がっておらず、ゲート電極１２２Ａの上面と、第１層間絶縁膜１２０の平坦面上に形成されたゲート絶縁膜１２１の上面とが同一面上となっている。
【００６５】
図１５に示すゲート電極１２２Ａは、前述の図１０に示したゲート絶縁膜１２１の形成工程に続いて、ゲート絶縁膜１２１上に多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法によりゲート絶縁膜１２１が露出するまで研削することで形成される。
【００６６】
このような形状のゲート電極１２２Ａであっても、ゲート絶縁膜１２１の上面は、第１層間絶縁膜１２０の端部の傾斜面に平行な第１の上面と、ＪＦＥＴ領域１０２およびチャネル領域１７０の上面に平行な第２の上面と、第１の上面と第２の上面とを繋ぐ第３の上面とを有し、第３の上面は、曲率半径を有する曲面を含んでいる。これにより、ゲート電極１２２Ａの端部で生じる電界集中を緩和することができるので、ゲート電極１２２Ａの端部で生じるゲート絶縁膜１２１のリーク電流および絶縁破壊電圧の低下を抑制することができる。
【００６７】
また、ゲート絶縁膜１２２Ａは、第１層間絶縁膜１２０上にゲート絶縁膜１２１を介して乗り上がらないので、その分、セルピッチを縮めることができる。
【００６８】
≪パワーモジュール、電力変換装置および三相モータシステム≫
本実施例１によるパワーモジュール、電力変換装置およびその電力変換装置を備えた三相モータシステムについて説明する。本実施例１によるパワーモジュールは、前述の炭化珪素スイッチング素子を備えている。なお、本実施例によるパワーモジュールは、前述の炭化珪素スイッチング素子を三相インバータ回路に適用したものである。
【００６９】
図１６は、本実施例１による三相モータシステムの構成を示す図である。
【００７０】
図１６に示すように、三相モータシステム３０は、インバータ装置としての電力変換装置３１と、三相モータなどからなる負荷３２と、直流電源３３と、コンデンサなどからなる容量３４とを備えている。電力変換装置３１は、三相インバータ回路としてのパワーモジュール３５と、制御回路３６とを備えている。負荷３２は、パワーモジュール３５の三相の出力端子である、出力端子ＴＯ１、ＴＯ２およびＴＯ３に接続されている。また、直流電源３３および容量３４は、パワーモジュール３５の２つの入力端子である、入力端子ＴＩ１と入力端子ＴＩ２との間に、互いに並列に接続されている。
【００７１】
三相インバータ回路としてのパワーモジュール３５は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを有する。スイッチング素子３７ｕおよび３７ｘは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｖおよび３７ｙは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｗおよび３７ｚは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。
【００７２】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々は、ＭＯＳＦＥＴ３８と、ボディダイオード３９とを含む。スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の炭化珪素スイッチング素子を用いることができ、ＭＯＳＦＥＴ３８として、前述のＤＭＯＳＦＥＴを用いることができる。また、ボディダイオード３９として、炭化珪素スイッチング素子に内蔵されたボディダイオードを用いることができる。
【００７３】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極は、パワーモジュール３５の６つの制御端子である、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６にそれぞれ接続されている。また、制御回路３６は、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６の各々に接続されている。したがって、制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極に接続されている。制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを駆動する。
【００７４】
制御回路３６は、各スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのオン状態とオフ状態とが予め設定されたタイミングで交互に切り替わるように、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのそれぞれを駆動する。これにより、直流電圧から、Ｕ相、Ｖ相およびＷ相の三相の交流電圧を生成し、直流電力を三相の交流電力に変換する。負荷３２は、この三相の交流電力によって駆動される。
【００７５】
本実施例１による炭化珪素スイッチング素子は、前述のように高耐圧ゲート電極を有するので、通常よりも大きな負バイアスを印加することができるため、誤点弧を回避することができ、高信頼なパワーモジュール３５を実現することができる。
【実施例２】
【００７６】
≪炭化珪素スイッチング素子の構造≫
本実施例２による炭化珪素スイッチング素子の構造について図１７を用いて説明する。図１７は、本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴを示す断面図である。
【００７７】
前述の図１に示した炭化珪素スイッチング素子と相違する主な点は、ＤＭＯＳＦＥＴのゲート電極の構造である。その他の構成は、前述の図１に示した炭化珪素スイッチング素子の構成とほぼ同様である。
【００７８】
すなわち、前述の図１に示したＤＭＯＳＦＥＴでは、ｎ＋型ソース領域１１１上に第１層間絶縁膜１２０が形成され、この第１層間絶縁膜１２０上にゲート絶縁膜１２１を介してゲート電極１２２の端部が乗り上がっている。
【００７９】
これに対して、図１７に示すように、本実施例２によるＤＭＯＳＦＥＴでは、第１層間絶縁膜１２０が形成されていない。そして、ゲート電極２０１の端部下の角部では、ゲート電極２０１はゲート絶縁膜１２１に接しておらず、ゲート電極２０１の端部下の角部の下面とゲート絶縁膜１２１の上面（またはｎ−型エピタキシャル層１０１の上面）との距離は、チャネル領域１７０からｎ＋型ソース領域１１１に向かう方向に徐々に増加している。
【００８０】
さらに、チャネル長方向において、ゲート絶縁膜１２１の上面に平行なゲート電極２０１の上面の長さは、ゲート電極２０１のゲート絶縁膜１２１に接する下面の長さよりも長く、ゲート電極２０１の側面は傾斜を有している。すなわち、チャネル長方向に沿った断面において、ゲート電極２０１は逆テーパー形状となっている。
【００８１】
≪炭化珪素スイッチング素子の構造の特徴≫
次に、本実施例２による炭化珪素スイッチング素子の構造の特徴について図１８および図１９を用いて詳細に説明する。図１８および図１９は、本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴのゲート電極の端部を拡大して示す断面図である。
【００８２】
図１８に示すように、ＪＦＥＴ領域１０２上、チャネル領域１７０上およびｎ＋型ソース領域１１１上にゲート絶縁膜１２１が形成されている。そして、ｎ＋型ソース領域１１１上に、ゲート電極２０１の端部がゲート絶縁膜１２１を介して位置している。
【００８３】
さらに、前述したように、ゲート電極２０１は逆テーパー形状となっている。ゲート電極２０１の側面と、ゲート電極２０１が形成されていないゲート絶縁膜１２１の上面とが成す角度θ３は、４５度以上、かつ、９０度未満である。
【００８４】
また、ゲート電極２０１は、ゲート絶縁膜１２１に接する第１の下面ＳＡ１と、ゲート電極２０１の側面ＳＡ２と、下面ＳＡ１と側面ＳＡ３とを繋ぎ、ゲート絶縁膜１２１に接しない第２の下面ＳＡ３とを有し、第２の下面ＳＡ３は曲面を含んでいる。
【００８５】
また、図１９に示すように、ゲート電極２０１の第２の下面ＳＡ３の曲面の一部は円弧に近似できることから、第２の下面ＳＡ３の曲面上の曲線は曲率半径Ｒ２を有している。この曲率半径Ｒ２は、例えば１０ｎｍ以上であり、ゲート絶縁膜１２１の厚さよりも大きいことが望ましい。
【００８６】
前述の図１７〜図１９では、チャネル長方向において、ゲート電極２０１の上面の長さが、ゲート電極２０１の下面の長さよりも長い、いわゆる逆テーパー形状のゲート電極２０１を例示したが、これに限定されるものではない。
【００８７】
図２０（ａ）、（ｂ）および（ｃ）は、本実施例２の変形例による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの種々のゲート電極の構造を説明する断面図である。
【００８８】
図２０（ａ）は、前述の図１７〜図１９に示したゲート電極２０１であり、ゲート電極２０１と相違する構造のゲート電極２０２および２０３を図２０（ｂ）および（ｃ）にそれぞれ示す。
【００８９】
図２０（ｂ）に示すように、チャネル長方向において、ゲート絶縁膜１２１の上面に平行なゲート電極２０２の上面の長さが、ゲート電極２０２のゲート絶縁膜１２１に接する下面の長さよりも短いゲート構造であってもよい。さらに、ゲート電極２０２の側面は傾斜を有している。すなわち、チャネル長方向に沿った断面において、ゲート電極２０２はテーパー形状となっている。
【００９０】
しかし、ゲート電極２０２は、ゲート絶縁膜１２１に接する第１の下面と、ゲート電極２０２の側面と、上記第１の下面と上記側面とを繋ぎ、ゲート絶縁膜１２１に接しない第２の下面とを有している。この第２の下面は曲面を含んでいる。
【００９１】
従って、ゲート電極２０１と同様に、ゲート電極２０２の端部下の角部では、ゲート電極２０２はゲート絶縁膜１２１に接しておらず、ゲート電極２０２の端部下の角部の第２の下面とゲート絶縁膜１２１の上面（またはｎ−型エピタキシャル層１０１の上面）との距離は、チャネル領域１７０からｎ＋型ソース領域１１１に向かう方向に徐々に増加している。
【００９２】
また、ゲート電極２０２の第２の下面の曲面上の曲線は曲率半径を有しており、この曲率半径は、例えば１０ｎｍ以上であり、ゲート絶縁膜１２１の厚さよりも大きいことが望ましい。
【００９３】
また、図２０（ｃ）に示すように、チャネル長方向において、ゲート絶縁膜１２１の上面に平行なゲート電極２０３の上面の長さと、ゲート電極２０３のゲート絶縁膜１２１に接する下面の長さとが、ほぼ同じゲート構造であってもよい。さらに、ゲート電極２０３の側面は、ゲート絶縁膜１２１の上面に対してほぼ垂直である。
【００９４】
しかし、ゲート電極２０３は、ゲート絶縁膜１２１に接する第１の下面と、ゲート電極２０３の側面と、上記第１の下面と上記側面とを繋ぎ、ゲート絶縁膜１２１に接しない第２の下面とを有している。この第２の下面は曲面を含んでいる。
【００９５】
従って、ゲート電極２０１および２０２と同様に、ゲート電極２０３の端部下の角部では、ゲート電極２０３はゲート絶縁膜１２１に接しておらず、ゲート電極２０３の端部下の角部の第２の下面とゲート絶縁膜１２１の上面（またはｎ−型エピタキシャル層１０１の上面）との距離は、チャネル領域１７０からｎ＋型ソース領域１１１に向かう方向に徐々に増加している。
【００９６】
また、ゲート電極２０３の第２の下面の曲面上の曲線は曲率半径を有しており、この曲率半径は、例えば１０ｎｍ以上であり、ゲート絶縁膜１２１の厚さよりも大きいことが望ましい。
【００９７】
このように、本実施例２では、ゲート電極２０１、２０２および２０３は、ゲート絶縁膜１２１と接するゲート電極２０１、２０２および２０３の第１の下面と、側面と、第１の下面と側面とを繋ぎ、ゲート絶縁膜１２１に接しない第２の下面とを有し、第２の下面は曲率半径を有する曲面を含んでいる。これにより、ゲート電極２０１、２０２および２０３の端部で生じる電界集中を緩和することができるので、ゲート電極２０１、２０２および２０３の端部で生じるゲート絶縁膜１２１のリーク電流および絶縁破壊電圧の低下を抑制することができる。
【００９８】
≪炭化珪素スイッチング素子の製造方法≫
本実施例１による炭化珪素スイッチング素子の製造方法について図２１〜図２４を用いて工程順に説明する。図２１〜図２４は、本実施例２による炭化珪素スイッチング素子を構成するＤＭＯＳＦＥＴの製造工程の一例を示す断面図である。なお、ｎ−型エピタキシャル層１０１に、ｐ型ボディ領域１１０、ｎ＋型ソース領域１１１およびｐ＋型電位固定領域１１２を形成するまでの製造過程（前述の図５〜図７参照）は、前述した実施例１と同様であるため、その説明を省略する。また、ここで説明するＤＭＯＳＦＥＴは、前述の図１７に示した逆テーパー形状のゲート電極２０１を有するＤＭＯＳＦＥＴである。
【００９９】
図２１および図２２に示すように、ｎ−型エピタキシャル層１０１の上面上に、酸化珪素（ＳｉＯ２）または酸窒化珪素（ＳｉＯＮ）などからなるゲート絶縁膜１２１を形成する。ゲート絶縁膜１２１は、例えばＣＶＤ法により形成され、その厚さは、例えば０．０１〜０．１μｍ程度である。
【０１００】
次に、ゲート絶縁膜１２１上に多結晶珪素（Ｓｉ）膜を形成する。次に、レジストパターンをマスクとして、異方性エッチングにより、多結晶珪素（Ｓｉ）膜をエッチングして、レジストパターンに覆われていない領域のゲート絶縁膜１２１を露出させる。続いて、異方性エッチングの出力を落として、ゲート絶縁膜１２１との選択性のよい追加エッチングを行うことにより、加工された多結晶珪素（Ｓｉ）膜の側面をエッチングする。これにより、チャネル長方向において、上面の長さが下面の長さよりも長い多結晶珪素（Ｓｉ）膜２０１ａを形成する。また、多結晶珪素（Ｓｉ）膜２０１ａの端部は、ｎ＋型ソース領域１１１の上方に位置するように、多結晶珪素（Ｓｉ）膜２０１ａは形成される。
【０１０１】
次に、図２３および図２４に示すように、例えば１,０００℃以上の温度で、多結晶珪素（Ｓｉ）膜２０１ａを酸化または増速酸化を行うことにより、ゲート電極２０１を形成する。
【０１０２】
ゲート電極２０１の側面は、ゲート絶縁膜１２１の上面に対して傾斜しており、ゲート電極２０１の端部下の角部では、ゲート電極２０１はゲート絶縁膜１２１に接しておらず、ゲート電極２０１の端部下の角部の下面とゲート絶縁膜１２１の上面との距離は、チャネル領域１７０からｎ＋型ソース領域１１１に向かう方向に徐々に増加している。
【０１０３】
また、ゲート電極２０１の側面と、ゲート電極２０１のゲート絶縁膜１２１と接する下面とは、ゲート電極２０１の端部下の角部の下面で繋がっており、その角部の下面は、曲率半径を有する曲面を含んでいる。
【０１０４】
その後は、前述した実施例１と同様にして、第２層間絶縁膜１２３、金属シリサイド層１５０および１５１、ソース配線用電極１６０、ドレイン配線用電極１６１およびゲート電極２０１と電気的に接続するゲート配線用電極（図示は省略）などを形成する。さらに、ソース配線用電極１６０およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続されることにより、前述の図１７に示す炭化珪素スイッチング素子が、略完成する。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０６】
３０  三相モータシステム
３１  電力変換装置
３２  負荷
３３  直流電源
３４  容量
３５  パワーモジュール
３６  制御回路
３７ｕ，３７ｖ，３７ｗ，３７ｘ，３７ｙ，３７ｚ  スイッチング素子
３８  ＭＯＳＦＥＴ
３９  ボディダイオード
１００  ｎ＋型ＳｉＣ基板
１０１  ｎ−型エピタキシャル層
１０２  ＪＦＥＴ領域
１１０  ｐ型ボディ領域（ｐ型ウェル領域、ｐ型ベース領域）
１１１  ｎ＋型ソース領域
１１２  ｐ＋型電位固定領域（ｐ＋型ウェルコンタクト領域、ｐ＋型ベースコンタクト領域）
１２０  第１層間絶縁膜
１２１  ゲート絶縁膜
１２２，１２２Ａ  ゲート電極
１２３  第２層間絶縁膜
１２４  開口部
１５０，１５１  金属シリサイド層
１６０  ソース配線用電極（ソース・ベースコンタクト共通電極）
１６１  ドレイン配線用電極（裏面コンタクト電極）
１７０  チャネル領域
２０１  ゲート電極
２０１ａ  多結晶珪素膜
２０２，２０３  ゲート電極
ＲＰ１，ＲＰ２  レジストパターン
Ｓ１  第１の上面
Ｓ２  第２の上面
Ｓ３  第３の上面
ＳＡ１  第１の下面
ＳＡ２  側面
ＳＡ３  第２の下面
ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６  制御端子
ＴＩ１，ＴＩ２  入力端子
ＴＯ１，ＴＯ２，ＴＯ３  出力端子
【図１】
0006546844.tif 000002
【図２】
0006546844.tif 000003
【図３】
0006546844.tif 000004
【図４】
0006546844.tif 000005
【図５】
0006546844.tif 000006
【図６】
0006546844.tif 000007
【図７】
0006546844.tif 000008
【図８】
0006546844.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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