(57)【特許請求の範囲】
【請求項１】
可撓性を有する基材と、
前記基材上に形成され、導電型がＮ型の有機半導体を備えたＮ型有機薄膜トランジスタと、
導電型がＰ型の有機半導体を備え、前記Ｎ型有機薄膜トランジスタと相補的に配置されたＰ型有機薄膜トランジスタと、
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタとで構成され、入力する入力信号をクロック信号に同期させて順次シフトするとともに出力するシフト回路と
を有し、
ゲート電極に印加する電圧とドレイン電極に印加する電圧が等しいときに前記Ｎ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値と、ゲート電極に印加する電圧とソース電極に印加する電圧が等しいときに前記Ｐ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値との比が、１０００以上であり、
ゲート電極に印加する電圧とドレイン電極に印加する電圧が等しいときに前記Ｐ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値と、ゲート電極に印加する電圧とソース電極に印加する電圧が等しいときに前記Ｎ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値との比が、１０００以上である
フレキシブル回路デバイス。
【請求項２】
前記基材の荷重たわみ温度は２５０℃以下である
請求項１記載のフレキシブル回路デバイス。
【請求項３】
前記シフト回路は、直列接続された複数のＤフリップフロップ回路を有する
請求項１又は２に記載のフレキシブル回路デバイス。
【請求項４】
前記Ｄフリップフロップ回路は、
前記入力信号が入力する第１の反転回路と、
前記第１の反転回路から出力された反転信号が入力する第１のスイッチ回路と、
前記第１のスイッチ回路から出力された出力信号が入力する第１の否定論理積回路と、
前記第１の否定論理積回路から出力された出力信号が入力する第２の反転回路と、
前記第２の反転回路から出力された反転信号が入力し、前記第１の否定論理積回路に出力信号を出力する第２のスイッチ回路と、
前記第１の否定論理積回路から出力された前記出力信号が入力する第３の反転回路と、
前記第３の反転回路から出力された反転信号が入力する第３のスイッチ回路と、
前記第３のスイッチ回路から出力された出力信号を入力し、次段のＤフリップフロップ回路に出力信号を入力する第２の否定論理積回路と、
前記第２の否定論理積回路から出力された出力信号が入力する第４の反転回路と、
前記第４の反転回路から出力された反転信号が入力し、前記第２の否定論理積回路に出力信号を出力する第４のスイッチ回路と
を有する
請求項３記載のフレキシブル回路デバイス。
【請求項５】
前記第１から第４の反転回路は、
ゲート端子同士とドレイン端子同士が接続されて電源端子とグランド端子との間に直列接続され、前記電源端子にソース端子が接続されたＰ型有機薄膜トランジス及び前記グランド端子にソース端子が接続されたＮ型有機薄膜トランジスタと、
前記ゲート端子に接続された入力端子と、
前記ドレイン端子に接続された出力端子と
を有し、
前記第１及び第４のスイッチ回路は、
前記クロック信号と逆位相の第１のクロック信号が入力する第１のゲート端子と、前記反転信号が入力する第１のソース端子と、前記出力信号を出力する第１のドレイン端子とを備えたＰ型有機薄膜トランジスタと、
前記クロック信号と同位相の第２のクロック信号が入力する第２のゲート端子と、前記第１のソース端子に接続され前記反転信号が入力する第２のソース端子と、前記第１のドレイン端子に接続され前記出力信号を出力する第２のドレイン端子とを備えたＮ型有機薄膜トランジスタと
を有し、
前記第２及び第３のスイッチ回路は、
前記第２のクロック信号が入力する第３のゲート端子と、前記反転信号が入力する第３のソース端子と、前記出力信号を出力する第３のドレイン端子とを備えたＰ型有機薄膜トランジスタと、
前記第１のクロック信号が入力する第４のゲート端子と、前記第３のソース端子に接続され前記反転信号が入力する第４のソース端子と、前記第３のドレイン端子に接続され前記出力信号を出力する第４のドレイン端子とを備えたＮ型有機薄膜トランジスタと
を有し、
前記第１及び第２の否定論理積回路は、
ゲート端子同士が接続された第１のＰ型有機薄膜トランジスタ及び第１のＮ型有機薄膜トランジスタと、
ゲート端子同士が接続された第２のＰ型有機薄膜トランジスタ及び第２のＮ型有機薄膜トランジスタとを備え、
前記第１及び第２のＰ型有機薄膜トランジスタのソース端子は前記電源端子に接続され、
前記第１及び第２のＰ型有機薄膜トランジスタのドレイン端子と前記第２のＮ型有機薄膜トランジスタのドレイン端子とが接続され、
前記第２のＮ型有機薄膜トランジスタのソース端子と前記第１のＮ型有機薄膜トランジスタのドレイン端子とが接続され、
前記第１のＮ型有機薄膜トランジスタのソース端子は前記グランド端子に接続され、
前記第１のＰ型及びＮ型有機薄膜トランジスタのゲート端子は一方の入力端子に接続され、
前記第２のＰ型及びＮ型有機薄膜トランジスタのゲート端子は他方の入力端子に接続され、
前記第１及び第２のＰ型有機薄膜トランジスタのドレイン端子並びに前記第２のＮ型有機薄膜トランジスタのドレイン端子は出力端子に接続されている
請求項４記載のフレキシブル回路デバイス。
【請求項６】
前記Ｄフリップフロップ回路は、
前記第１の否定論理積回路に代えて、前記第１のスイッチ回路から出力された出力信号が入力し、該出力信号を反転した反転信号を出力する第５の反転回路と、
前記第２の否定論理積回路に代えて、前記第３のスイッチ回路から出力された出力信号を入力し、該出力信号を反転した反転信号を次段のＤフリップフロップ回路に出力する第６の反転回路とを有する
請求項４記載のフレキシブル回路デバイス。
【請求項７】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタはそれぞれ、
前記基材上に形成された無機材料を含む膜と、
前記無機材料を含む膜上に形成されたゲート電極層と、
前記ゲート電極層上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成された自己組織化単分子層と、
前記自己組織化単分子層上に形成された有機半導体膜と、
前記有機半導体膜上に形成されたソース電極と、
前記有機半導体膜上に形成されたドレイン電極と
を有し、
前記Ｎ型有機薄膜トランジスタの前記有機半導体膜は、Ｎ型有機半導体膜であり、
前記Ｐ型有機薄膜トランジスタの前記有機半導体膜は、Ｐ型有機半導体膜である
請求項３から６までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項８】
前記Ｐ型有機薄膜トランジスタのチャネル幅と前記Ｎ型有機薄膜トランジスタのチャネル幅とが異なる
請求項３から７までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項９】
前記Ｐ型有機薄膜トランジスタのチャネル幅と前記Ｎ型有機薄膜トランジスタのチャネル幅とが等しいときの、ゲートに低レベルの信号を入力したときの前記Ｐ型有機薄膜トランジスタの電流値をＩｐ１、ゲートに低レベルの信号を入力したときの前記Ｎ型有機薄膜トランジスタの電流値をＩｎ１、ゲートに高レベルの信号を入力したときの前記Ｎ型有機薄膜トランジスタの電流値をＩｎ２、ゲートに高レベルの信号を入力したときの前記Ｐ型有機薄膜トランジスタの電流値をＩｐ２とおくと、前記Ｐ型有機薄膜トランジスタのチャネル幅Ｗｐと前記Ｎ型有機薄膜トランジスタのチャネル幅Ｗｎとの比Ｗｐ／Ｗｎが、（１０００×Ｉｎ１）／Ｉｐ１以上、Ｉｎ２／（１０００×Ｉｐ２）以下である
請求項８に記載のフレキシブル回路デバイス。
ただし、｜ｌｏｇ１０（Ｉｎ１／Ｉｐ１）｜＋｜ｌｏｇ１０（Ｉｎ２／Ｉｐ２）｜＞２を満たす。
【請求項１０】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタのそれぞれの絶縁膜層の単位面積当たりの静電容量が５０ｎＦ／ｃｍ２以上である
請求項３から９までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項１１】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタは、
前記有機半導体側に配置された、絶縁性の有機材料又は無機材料の層と、
少なくとも１層以上の金属からなる層と、
を備えた積層封止膜を有する
請求項３から１０までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項１２】
前記積層封止膜は、前記絶縁性の有機材料又は無機材料の比誘電率が５以下である
請求項１１に記載のフレキシブル回路デバイス。
【請求項１３】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタは、前記基材表面に保護層を有する
請求項３から１２までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項１４】
前記基材上に形成された複数の第１バスラインと、
前記複数の第１バスラインに交差して形成された複数の第２バスラインと、
前記第１及び第２のバスラインで画定された画定領域と
をさらに有し、
前記複数の第１バスラインの一端は、前記Ｄフリップフロップ回路の出力端子にそれぞれ接続されている
請求項３から１３までのいずれか一項に記載のフレキシブル回路デバイス。
【請求項１５】
前記画定領域には、測定対象の人間の筋肉が収縮する際に発生する微弱な電流の変化を検出する筋電位検出回路が形成されており、
前記筋電位検出回路は、
前記測定対象に接触可能なゲル状の電極、導電性フォーム材料又は導電性繊維を有する信号入力部と、
前記信号入力部が入力端子に接続された増幅器と
を有する
請求項１４記載のフレキシブル回路デバイス。
【請求項１６】
前記画定領域には、画像を表示する画素回路が形成されている
請求項１４記載のフレキシブル回路デバイス。
【請求項１７】
請求項１５に記載のフレキシブル回路デバイスと、
前記フレキシブル回路デバイスを駆動する駆動部と
を備え、
前記駆動部は、
前記フレキシブル回路デバイスで検出された筋電位を測定する測定部と、
前記シフト回路及び前記測定部を制御する制御回路と、
前記制御回路及び前記測定部に印加する電源電圧を少なくとも生成する電源回路と
を有する
筋電位測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可撓性を有する基材上に形成された回路を備えたフレキシブル回路デバイス及びそれを備える筋電位測定装置に関する。
【背景技術】
【０００２】
フィルムなどのフレキシブルな基板上に有機薄膜トランジスタを形成したマトリクスアレイディスプレイ装置や薄膜デバイス装置が知られている（特許文献１及び２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１５０８６号公報
【特許文献２】特表２００７−５０３０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、フレキシブルな基板上に形成された有機薄膜トランジスタは、十分な電気的特性が得られず、有機薄膜トランジスタで構成した所定の電子回路が所望の動作を実行しなかったり発熱したりするという問題がある。
【０００５】
本発明の目的は、低温動作が可能なフレキシブル回路デバイス及びそれを備える筋電位測定装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様によるフレキシブル回路デバイスは、可撓性を有する基材と、前記基材上に形成され、導電型がＮ型の有機半導体を備えたＮ型有機薄膜トランジスタと、導電型がＰ型の有機半導体を備え、前記Ｎ型有機薄膜トランジスタと相補的に配置されたＰ型有機薄膜トランジスタと、前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタとで構成され、入力する入力信号をクロック信号に同期させて順次シフトするとともに出力するシフト回路とを有し、ゲート電極に印加する電圧とドレイン電極に印加する電圧が等しいときに前記Ｎ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値と、ゲート電極に印加する電圧とソース電極に印加する電圧が等しいときに前記Ｐ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値との比が、１０００以上であり、ゲート電極に印加する電圧とドレイン電極に印加する電圧が等しいときに前記Ｐ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値と、ゲート電極に印加する電圧とソース電極に印加する電圧が等しいときに前記Ｎ型有機薄膜トランジスタのドレイン電極及びソース電極間に流れる電流値との比が、１０００以上であることを特徴とする。
【０００７】
前記基材の荷重たわみ温度は２５０℃以下であってもよい。
【０００８】
前記シフト回路は、直列接続された複数のＤフリップフロップ回路を有していてもよい。
【０００９】
前記Ｄフリップフロップ回路は、前記入力信号が入力する第１の反転回路と、前記第１の反転回路から出力された反転信号が入力する第１のスイッチ回路と、前記第１のスイッチ回路から出力された出力信号が入力する第１の否定論理積回路と、前記第１の否定論理積回路から出力された出力信号が入力する第２の反転回路と、前記第２の反転回路から出力された反転信号が入力し、前記第１の否定論理積回路に出力信号を出力する第２のスイッチ回路と、前記第１の否定論理積回路から出力された前記出力信号が入力する第３の反転回路と、前記第３の反転回路から出力された反転信号が入力する第３のスイッチ回路と、前記第３のスイッチ回路から出力された出力信号を入力し、次段のＤフリップフロップ回路に出力信号を入力する第２の否定論理積回路と、前記第２の否定論理積回路から出力された出力信号が入力する第４の反転回路と、前記第４の反転回路から出力された反転信号が入力し、前記第２の否定論理積回路に出力信号を出力する第４のスイッチ回路とを有していてもよい。
【００１０】
前記第１から第４の反転回路は、ゲート端子同士とドレイン端子同士が接続されて電源端子とグランド端子との間に直列接続され、前記電源端子にソース端子が接続されたＰ型有機薄膜トランジス及び前記グランド端子にソース端子が接続されたＮ型有機薄膜トランジスタと、前記ゲート端子に接続された入力端子と、前記ドレイン端子に接続された出力端子とを有し、前記第１及び第４のスイッチ回路は、前記クロック信号と逆位相の第１のクロック信号が入力する第１のゲート端子と、前記反転信号が入力する第１のソース端子と、前記出力信号を出力する第１のドレイン端子とを備えたＰ型有機薄膜トランジスタと、前記クロック信号と同位相の第２のクロック信号が入力する第２のゲート端子と、前記第１のソース端子に接続され前記反転信号が入力する第２のソース端子と、前記第１のドレイン端子に接続され前記出力信号を出力する第２のドレイン端子とを備えたＮ型有機薄膜トランジスタとを有し、前記第２及び第３のスイッチ回路は、前記第２のクロック信号が入力する第３のゲート端子と、前記反転信号が入力する第３のソース端子と、前記出力信号を出力する第３のドレイン端子とを備えたＰ型有機薄膜トランジスタと、前記第１のクロック信号が入力する第４のゲート端子と、前記第３のソース端子に接続され前記反転信号が入力する第４のソース端子と、前記第３のドレイン端子に接続され前記出力信号を出力する第４のドレイン端子とを備えたＮ型有機薄膜トランジスタとを有し、前記第１及び第２の否定論理積回路は、ゲート端子同士が接続された第１のＰ型有機薄膜トランジスタ及び第１のＮ型有機薄膜トランジスタと、ゲート端子同士が接続された第２のＰ型有機薄膜トランジスタ及び第２のＮ型有機薄膜トランジスタとを備え、前記第１及び第２のＰ型有機薄膜トランジスタのソース端子は前記電源端子に接続され、前記第１及び第２のＰ型有機薄膜トランジスタのドレイン端子と前記第２のＮ型有機薄膜トランジスタのドレイン端子とが接続され、前記第２のＮ型有機薄膜トランジスタのソース端子と前記第１のＮ型有機薄膜トランジスタのドレイン端子とが接続され、前記第１のＮ型有機薄膜トランジスタのソース端子は前記グランド端子に接続され、前記第１のＰ型及びＮ型有機薄膜トランジスタのゲート端子は一方の入力端子に接続され、前記第２のＰ型及びＮ型有機薄膜トランジスタのゲート端子は他方の入力端子に接続され、前記第１及び第２のＰ型有機薄膜トランジスタのドレイン端子並びに前記第２のＮ型有機薄膜トランジスタのドレイン端子は出力端子に接続されていてもよい。
【００１１】
前記Ｄフリップフロップ回路は、前記第１の否定論理積回路に代えて、前記第１のスイッチ回路から出力された出力信号が入力し、該出力信号を反転した反転信号を出力する第５の反転回路と、前記第２の否定論理積回路に代えて、前記第３のスイッチ回路から出力された出力信号を入力し、該出力信号を反転した反転信号を次段のＤフリップフロップ回路に出力する第６の反転回路とを有していてもよい。
【００１２】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタはそれぞれ、前記基材上に形成された無機材料を含む膜と、前記無機材料を含む膜膜上に形成されたゲート電極層と、前記ゲート電極層上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された自己組織化単分子層と、前記自己組織化単分子層上に形成された有機半導体膜と、前記有機半導体膜上に形成されたソース電極と、前記有機半導体膜上に形成されたドレイン電極とを有し、前記Ｎ型有機薄膜トランジスタの前記有機半導体膜は、Ｎ型有機半導体膜であり、前記Ｐ型有機薄膜トランジスタの前記有機半導体膜は、Ｐ型有機半導体膜であってもよい。
【００１３】
前記Ｐ型有機薄膜トランジスタのチャネル幅と前記Ｎ型有機薄膜トランジスタのチャネル幅とが異なっていてもよい。
【００１４】
前記Ｐ型有機薄膜トランジスタのチャネル幅と前記Ｎ型有機薄膜トランジスタのチャネル幅とが等しいときの、ゲートに低レベルの信号を入力したときの前記Ｐ型有機薄膜トランジスタの電流値をＩｐ１、ゲートに低レベルの信号を入力したときの前記Ｎ型有機薄膜トランジスタの電流値をＩｎ１、ゲートに高レベルの信号を入力したときの前記Ｎ型有機薄膜トランジスタの電流値をＩｎ２、ゲートに高レベルの信号を入力したときの前記Ｐ型有機薄膜トランジスタの電流値をＩｐ２とおくと、前記Ｐ型有機薄膜トランジスタのチャネル幅Ｗｐと前記Ｎ型有機薄膜トランジスタのチャネル幅Ｗｎとの比Ｗｐ／Ｗｎが、（１０００×Ｉｎ１）／Ｉｐ１以上、Ｉｎ２／（１０００×Ｉｐ２）以下であってもよい。ただし、｜ｌｏｇ１０（Ｉｎ１／Ｉｐ１）｜＋｜ｌｏｇ１０（Ｉｎ２／Ｉｐ２）｜＞２を満たす。
【００１５】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタのそれぞれの絶縁膜層の単位面積当たりの静電容量が５０ｎＦ／ｃｍ２以上であってもよい。
【００１６】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタは、前記有機半導体側に配置された、絶縁性の有機材料又は無機材料の層と、少なくとも１層以上の金属からなる層と、を備えた積層封止膜を有していてもよい。
【００１７】
前記積層封止膜は、前記絶縁性の有機材料又は無機材料の比誘電率が５以下であってもよい。
【００１８】
前記Ｎ型有機薄膜トランジスタ及び前記Ｐ型有機薄膜トランジスタは、前記基材表面に保護層を有していてもよい。
【００１９】
上記一態様によるフレキシブル回路デバイスは、前記基材上に形成された複数の第１バスラインと、前記複数の第１バスラインに交差して形成された複数の第２バスラインと、前記第１及び第２のバスラインで画定された画定領域とをさらに有し、前記複数の第１バスラインの一端は、前記Ｄフリップフロップ回路の出力端子にそれぞれ接続されていてもよい。
【００２０】
前記画定領域には、測定対象の人間の筋肉が収縮する際に発生する微弱な電流の変化を検出する筋電位検出回路が形成されており、前記筋電位検出回路は、前記測定対象に接触可能なゲル状の電極、導電性フォーム材料又は導電性繊維を有する信号入力部と、前記信号入力部が入力端子に接続された増幅器とを有していてもよい。
【００２１】
前記画定領域には、画像を表示する画素回路が形成されていてもよい。
上記目的を達成するために、本発明の一態様による筋電位測定装置は、上記本発明の一態様によるフレキシブル回路デバイスと、前記フレキシブル回路デバイスを駆動する駆動部とを備え、前記駆動部は、前記フレキシブル回路デバイスで検出された筋電位を測定する測定部と、前記シフト回路及び前記測定部を制御する制御回路と、前記制御回路及び前記測定部に印加する電源電圧を少なくとも生成する電源回路とを有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、低温動作が可能になる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態によるフレキシブル回路デバイス３及びそれを備えた筋電位測定装置１の概略構成を示す図である。
【図２】本発明の第１の実施形態によるフレキシブル回路デバイス３に形成された筋電位検出領域Ｒ１１〜Ｒ３４近傍の回路形成部３１ａを拡大して示す図である。
【図３】本発明の第１の実施形態によるフレキシブル回路デバイス３に形成されたＤフリップフロップ回路ＤＦ１及びＤフリップフロップ回路ＤＦ１を構成する各種回路の回路構成を示す図である。
【図４】本発明の第１の実施形態によるフレキシブル回路デバイス３に形成されたＤフリップフロップ回路ＤＦ１の動作の一例を示すタイミングチャートである。
【図５】本発明の第１の実施形態によるフレキシブル回路デバイス３を構成するＰ型及びＮ型有機薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性の一例を示すグラフである。
【図６】本発明の第１の実施形態によるフレキシブル回路デバイス３を構成するＰ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａの積層構造を模式的に示す図である。
【図７】本発明の第１の実施形態によるフレキシブル回路デバイス３を構成するＰ型有機薄膜トランジスタと、比較例のＰ型有機薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性を示すグラフである。
【図８】本発明の第１の実施形態によるフレキシブル回路デバイス３を構成するＰ型及びＮ型有機薄膜トランジスタを説明する図であって、ボトムゲートトップコンタクト型及びボトムゲートボトムコンタクト型の積層構造を示す図である。
【図９】本発明の第１の実施形態によるフレキシブル回路デバイス３を構成するＰ型及びＮ型有機薄膜トランジスタを説明する図であって、トップゲートトップコンタクト型及びトップゲートボトムコンタクト型の積層構造を示す図である。
【図１０】本発明の第１の実施形態によるによるフレキシブル回路デバイス３を構成するＮ型有機薄膜トランジスタのＤＣバイアス試験結果を示すグラフである。
【図１１】本発明の第１の実施形態によるによるフレキシブル回路デバイス３を構成するＰ型及びＮ型有機薄膜トランジスタを説明する図であって、ゲート電極２０５Ｇと取り出し電極２１３とを接続するための接続構造を模式的に示す図である。
【図１２】本発明の第１の実施形態によるフレキシブル回路デバイス３を備えた筋電位測定装置を被測定者の腕に装着した状態を模式的に示す図である。
【図１３】本発明の第１の実施形態によるフレキシブル回路デバイス３に形成されたシフト回路７の動作波形を示す図である。
【図１４】本発明の第１の実施形態によるフレキシブル回路デバイス３に形成されたＤフリップフロップ回路ＤＦ１及びＤフリップフロップ回路ＤＦ１の他の回路構成を示す図である。
【図１５】本発明の第２の実施形態によるフレキシブル回路デバイス１０３及びそれを備えた電気泳動表示装置１０１の概略構成を示す図である。
【図１６】本発明の第２の実施形態によるフレキシブル回路デバイス１０３に形成された画素領域Ｐ１１〜Ｐ３４近傍の回路形成部１３１ａを拡大して示す図である。
【図１７】本発明の第２の実施形態によるフレキシブル回路デバイス１０３に形成された電気泳動素子ＥＰ１１の概略構成を示す図である。
【発明を実施するための形態】
【００２４】
〔第１の実施形態〕
本発明の第１の実施形態によるフレキシブル回路デバイスについて図１から図１４を用いて説明する。まず、本実施形態によるフレキシブル回路デバイス３の概略構成について図１及び図２を用いて説明する。図１は、本実施形態によるフレキシブル回路デバイス３及びそれを備えた筋電位測定装置１の概略構成を示す図である。筋電位測定装置１は、フレキシブル回路デバイス３と、フレキシブル回路デバイス３を駆動する駆動部５とを有している。フレキシブル回路デバイス３と駆動部５とは、駆動部５に設けられた接続部５ｄにおいて接続されている。フレキシブル回路デバイス３と駆動部５とは、接続部５ｄの１箇所で接続されている。フレキシブル回路デバイス３は、不図示の異方性導電膜（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いて駆動部５に装着されている。異方導電膜を用いてフレキシブル回路デバイス３と駆動部５とを接続する方法をとることで、フレキシブル回路デバイス３と駆動部５を別個に製造できるようになり、歩留りを向上させることができる。
【００２５】
駆動部５は、フレキシブル回路デバイス３に形成されたシフト回路７及び測定部５ｂを制御する制御回路５ａと、フレキシブル回路デバイス３で検出された筋電位を測定する測定部５ｂと、制御回路５ａ及び測定部５ｂに印加する電源電圧などを生成する電源回路５ｃとを有している。制御回路５ａ及び測定部５ｂは、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）によりワンパッケージ化されている。フレキシブル回路デバイス３に、チップ実装用電極パッドを形成することで、フレキシブル回路デバイス３に駆動部５の機能を有するチップを直接実装することができるので、小型化が可能であり、歩留りも向上する。制御回路５ａは、シフト回路７に入力する各種信号（詳細は後述する）を出力する。また、制御回路５ａは、筋電位の測定タイミングなどを制御する制御信号を測定部５ｂに出力する。電源回路５ｃは、制御回路５ａ、シフト回路７、画定領域毎に形成されたスイッチング用薄膜トランジスタ（詳細は後述）などをそれぞれ駆動するために必要な複数の駆動用電圧を生成する。電源回路５ｃは例えば、３Ｖ電源からこれら駆動用電圧を生成する直流−直流変換回路（ＤＣ−ＤＣコンバータ回路）を有している。
【００２６】
フレキシブル回路デバイス３は、例えばポリエチレンナフタレート（ＰＥＮ）で形成された基材３ａと、基材３ａ上に形成されたシフト回路７と、基材３ａ上に形成され、シフト回路７が出力するゲートパルス信号が入力する筋電位検出部９とを有している。基材３ａの荷重たわみ温度は２５０℃以下である。基材３ａは、シフト回路７及び筋電位検出部９が形成されて長方形状の外形を備えた回路形成部３１ａを有している。さらに、基材３ａは、シフト回路７及び筋電位検出部９と制御回路５ａ及び測定部５ｂとの間で各種信号が送受信される配線が形成された配線形成部３１ｂを有している。配線形成部３１ｂは、回路形成部３１ａの一の長辺から駆動部５に延びて形成された長方形状を有している。回路形成部３１ａから配線形成部３１ｂが伸びる部分の機械的強度を確保するために、基材３ａはＣ面をつけた上で配線形成部３１ｂを回路形成部３１ａから引き伸ばす形状を有している。基材３ａは、回路形成部３１ａから配線形成部３１ｂが伸びる部分の機械的強度を確保するために、Ｃ面に代えてＲをつけた上で配線形成部３１ｂを回路形成部３１ａから引き伸ばす形状を有していてもよい。
【００２７】
筋電位検出部９は、シフト回路７によって駆動される複数（図１では６本）のゲートバスラインＧＢ１、ＧＢ２、ＧＢ３、ＧＢ４、ＧＢ５、ＧＢ６と、ゲートバスラインＧＢ１、ＧＢ２、ＧＢ３、ＧＢ４、ＧＢ５、ＧＢ６に交差して形成された複数（図１では８本）のドレインバスラインＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４、ＤＢ５、ＤＢ６、ＤＢ７、ＤＢ８とを有している。以下、「ＧＢ１、ＧＢ２、ＧＢ３、ＧＢ４、ＧＢ５、ＧＢ６」など連番の符号を「ＧＢ１〜ＧＢ６」などのように、中間の符号を「〜」と略記する場合がある。例えば、「ＤＢ１〜ＤＢ４」と略記した符号は、「ＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４」を表す。ゲートバスラインＧＢ１〜ＧＢ６の一端は、シフト回路７の出力端子（不図示）に接続されている。ゲートバスラインＧＢ１〜ＧＢ６は、シフト回路７の出力端子からシフト回路７が設けられていない側の基材３ａの短辺近傍まで伸びる直線状に形成されている。
【００２８】
配線形成部３１ｂ側の基材３ａの一方の長辺側には、回路形成部３１ａから配線形成部３１ｂに向かって各種配線を集約させるための配線集約領域が設けられている。ドレインバスラインＤＢ１〜ＤＢ８は、この配線集約領域から基材３ａの他方の長辺側に向かって伸びる直線状に形成されている。
【００２９】
ゲートバスラインＧＢ１〜ＧＢ６とドレインバスラインＤＢ１〜ＤＢ８とで確定された領域が筋電位検出領域Ｒ１１〜Ｒ１８，Ｒ２１〜Ｒ２８，Ｒ３１〜Ｒ３８，Ｒ４１〜Ｒ４８，Ｒ５１〜Ｒ５８，Ｒ６１〜Ｒ６８となる。筋電位検出領域Ｒ１１〜Ｒ６８は、回路形成部３１ａにおいてマトリクス状に配置されている。なお、ゲートバスラインＧＢ１〜ＧＢ６、ドレインバスラインＤＢ１〜ＤＢ８及び筋電位検出領域Ｒ１１〜Ｒ６８の形成数は、図１に示す数に限られない。
【００３０】
次に、シフト回路７及び筋電位検出領域Ｒ１１〜Ｒ６８に形成された筋電位検出回路の回路構成について図２及び図３を用いて説明する。図２は、筋電位検出領域Ｒ１１〜Ｒ３４近傍の回路形成部３１ａを拡大して示している。筋電位検出領域Ｒ１１〜Ｒ６８に形成された筋電位検出回路ＭＣ１１〜ＭＣ３４は同一の回路構成を有しているため、以下、筋電位検出回路ＭＣ１１を例にとって筋電位検出回路の回路構成を説明する。図２に示すように、筋電位検出回路ＭＣ１１は、ゲートバスラインＧＢ１及びドレインバスラインＤＢ１の交差位置近傍に形成されたスイッチング用薄膜トランジスタＴ１１を有している。また、筋電位検出回路ＭＣ１１は、スイッチング用薄膜トランジスタＴ１１のソース端子に出力端子が接続された増幅器Ａ１１を有している。さらに、筋電位検出回路ＭＣ１１は、増幅器Ａ１１の非反転入力端子（＋）に接続された信号入力部Ｓ１１を有している。
【００３１】
信号入力部Ｓ１１は、測定対象の人間の筋肉が収縮する際に発生する微弱な電位を検出する電極を有する。信号入力部Ｓ１１には、測定精度や用途に応じてゲル状の電極や導電性フォーム材料、導電性繊維等を用いることができる。ゲル状の電極は皮膚と信号入力部Ｓ１１との間の抵抗を低減し、測定精度を高めることができる。導電性フォーム材料や導電性繊維は通気性に優れるため、汗のべたつきによる不快感の少ない皮膚と信号入力部Ｓ１１との接触を得ることができる。導電性繊維として例えば、カーボンファイバーを編み込んだ繊維や、金属でコーティングした繊維等を用いることができる。信号入力部Ｓ１１は、増幅器Ａ１１の非反転入力端子（＋）に入力する。増幅器Ａ１１の出力端子は反転入力端子（−）に接続されている。このため、増幅器Ａ１１は、ボルテージフォロア回路としての機能を発揮する。これにより、増幅器Ａ１１は、測定部５ｂ（図１参照）に送信する信号の減衰を防ぎ、増幅器Ａ１１と測定部５ｂとを接続する配線に混入するノイズの影響を小さくできる。また、増幅器Ａ１１は、信号入力部Ｓ１１で検出された微弱な筋電位を出力側の負荷によらず出力することができる。
【００３２】
スイッチング用薄膜トランジスタＴ１１は、例えば導電型がＰ型の有機半導体を備えたＰ型有機電界効果トランジスタで構成されている。スイッチング用薄膜トランジスタＴ１１は、ゲート端子がゲートバスラインＧＢ１に接続され、ドレイン端子がドレインバスラインＤＢ１に接続されている。スイッチング用薄膜トランジスタＴ１１は、筋電位検出領域Ｒ１１を選択する選択用トランジスタである。スイッチング用薄膜トランジスタＴ１１は、ゲートバスラインＧＢ１に信号レベルが高レベルの信号が入力されるとオフ状態（開状態）になる。一方、スイッチング用薄膜トランジスタＴ１１は、ゲートバスラインＧＢ１に信号レベルが低レベルの信号が入力されるとオン状態（閉状態）になる。
【００３３】
したがって、ゲートバスラインＧＢ１に信号レベルが低レベルのゲートパルス信号ＧＰ１が印加されると、オフ状態のスイッチング用薄膜トランジスタＴ１１はオン状態に切り替わり、筋電位検出領域Ｒ１１は選択状態となる。スイッチング用薄膜トランジスタＴ１１がオン状態になると、ドレインバスラインＤＢ１と増幅器Ａ１１の出力端子とが電気的に接続される。これにより、増幅器Ａ１１が出力する出力信号Ｖ１は、スイッチング用薄膜トランジスタＴ１１及びドレインバスラインＤＢ１を介して測定部５ｂ（図１参照）に入力する。このように、シフト回路７から低レベルのゲートパルス信号ＧＰ１が例えばゲートバスラインＧＢ１に入力すると、ゲートバスラインＧＢ１に接続されたスイッチング用薄膜トランジスタＴ１１〜Ｔ１４が同時にオン状態となる。
【００３４】
シフト回路７には、クロック信号ＣＬＫと、クロック信号ＣＬＫに同期して順次シフトされる入力信号であるスタートパルス信号ＳＴＰとが入力するようになっている。また、シフト回路７は、シフト回路７におけるスタートパルス信号ＳＴＰのシフト動作をクリアするクリア信号ＣＲが入力するようになっている。すなわち、シフト回路７は、クロック信号ＣＬＫ、スタートパルス信号ＳＴＰ及びクリア信号ＣＲが入力する入力端子（不図示）を有している。クロック信号ＣＬＫ、スタートパルス信号ＳＴＰ及びクリア信号ＣＲは、制御回路５ａ（図１参照）で生成される。
【００３５】
シフト回路７は、直列接続された複数（図２では３つ）のＤフリップフロップ回路ＤＦ１，ＤＦ２，ＤＦ３を有している。シフト回路７は、ゲートバスラインと同数のＤフリップフロップ回路を有している。クロック信号ＣＬＫは、シフト回路７に設けられた全てのＤフリップフリップ回路のクロック信号入力端子ＣＫに並列に入力するようになっている。クリア信号ＣＲは、シフト回路７に設けられた全てのＤフリップフリップ回路のクリア信号入力端子ＣＬＲに並列に入力するようになっている。
【００３６】
スタートパルス信号ＳＴＰは、シフト回路７に設けられた初段のＤフリップフロップ回路ＤＦ１の入力端子Ｄに入力するようになっている。Ｄフリップフロップ回路ＤＦ１の出力端子Ｑは、次段（すなわち２段目）のＤフリップフロップ回路ＤＦ２の入力端子Ｄ及び１行目のゲートバスラインＧＢ１と接続されている。Ｄフリップフロップ回路ＤＦ１は、入力したスタートパルス信号ＳＴＰを、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ１としてゲートバスラインＧＢ１に出力する。また、Ｄフリップフロップ回路ＤＦ１は、このシフトパルス信号を次段のＤフリップフリップ回路ＤＦ２の入力端子Ｄに出力する。
【００３７】
Ｄフリップフロップ回路ＤＦ２の出力端子Ｑは、次段（すなわち３段目）のＤフリップフロップ回路ＤＦ３の入力端子Ｄ及び２行目のゲートバスラインＧＢ２と接続されている。Ｄフリップフロップ回路ＤＦ２は、入力したシフトパルス信号を、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ２としてゲートバスラインＧＢ２に出力する。また、Ｄフリップフロップ回路ＤＦ２は、このシフトパルス信号を次段のＤフリップフリップ回路ＤＦ３の入力端子Ｄに出力する。
【００３８】
Ｄフリップフロップ回路ＤＦ３の出力端子Ｑは、次段（すなわち不図示の４段目）のＤフリップフロップ回路の入力端子及び３行目のゲートバスラインＧＢ３と接続されている。Ｄフリップフロップ回路ＤＦ３は、入力したシフトパルス信号を、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ３としてゲートバスラインＧＢ３に出力する。また、Ｄフリップフロップ回路ＤＦ３は、このシフトパルス信号を次段のＤフリップフリップ回路の入力端子に出力する。
【００３９】
このように、シフト回路７は、クロック信号ＣＬＫに同期させて、例えば信号レベルが低レベルのスタートパルス信号ＳＴＰを１クロック分だけシフトしたゲートパルス信号ＧＰ１〜ＧＰ３をゲートバスラインＧＢ１〜ＧＢ３に順次出力する。このため、筋電位検出領域Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４は、順次選択状態となる。これにより、増幅器Ａ１１〜Ａ１４、Ａ２１〜Ａ２４、Ａ３１〜Ａ３４は、筋電位検出領域Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４で検出された検出信号を出力信号Ｖ１〜Ｖ４として、ドレインバスラインＤＢ１〜ＤＢ４を介して測定部５ｂに順次出力する。このように、シフト回路７は、ゲートバスラインＧＢ１〜ＧＢ３を順次選択して駆動する線順次駆動を行うことができる。
【００４０】
次に、Ｄフリップフロップ回路ＤＦ１〜ＤＦ３の回路構成について図３を用いて説明する。Ｄフリップフロップ回路ＤＦ１〜ＤＦ３のそれぞれの回路構成は同一であるため、以下、Ｄフリップフロップ回路ＤＦ１を例にとって説明する。図３は、Ｄフリップフロップ回路ＤＦ１及びＤフリップフロップ回路ＤＦ１を構成する各種回路の回路構成を示す図である。図３（ａ）は、Ｄフリップフロップ回路ＤＦ１の回路構成を示す図であり、上段に入力端子Ｄと出力端子Ｑとの間の回路構成を示し、下段にクロック信号ＣＬＫの入力端子ＣＫの入力部の回路構成を示している。図３（ｂ）は、Ｄフリップフロップ回路ＤＦ１を構成する反転回路１７ａの回路構成を示す図であり、図３（ｃ）は、Ｄフリップフロップ回路ＤＦ１を構成するスイッチ回路１７ｂ，１７ｅの回路構成を示す図であり、図３（ｄ）は、Ｄフリップフロップ回路ＤＦ１を構成する否定論理積回路（ＮＡＮＤ回路）１７ｃの回路構成を示す図である。
【００４１】
図３（ａ）に示すように、Ｄフリップフロップ回路ＤＦ１は、マスター回路７ａとスレーブ回路７ｂと、クロック信号入力回路７ｃとを有している。マスター回路７ａが非同期のＤフリップフロップ回路として動作するときにスレーブ回路７ｂはデータを保持する保持回路として動作する。また、マスター回路７ａがデータを保持する保持回路として動作するときにスレーブ回路７ｂは非同期のＤフリップフロップ回路として動作する。これにより、出力端子Ｑは、入力端子Ｄへのスタートパルス信号ＳＴＰの入力に即応せず、スタートパルス信号ＳＴＰが入力した後の次のクロック信号ＣＬＫの立ち上がり又は立ち下がりまで、当該スタートパルス信号ＳＴＰの入力時の出力状態を保持する。
【００４２】
マスター回路７ａは、スタートパルス信号ＳＴＰが入力する反転回路（第１の反転回路の一例）１７ａと、反転回路１７ａが出力した反転信号を入力するスイッチ回路（第１のスイッチ回路の一例）１７ｂと、スイッチ回路１７ｂが出力した出力信号を一方の入力端子に入力するＮＡＮＤ回路（第１の否定論理積回路の一例）１７ｃと、ＮＡＮＤ回路１７ｃが出力した出力信号が入力する反転回路１７ｄ（第２の反転回路の一例）と、反転回路１７ｄが出力した反転信号が入力し、ＮＡＮＤ回路１７ｃの一方の入力端子に出力信号を出力するスイッチ回路（第２のスイッチ回路の一例）１７ｅとを有している。
【００４３】
スレーブ回路７ｂは、ＮＡＮＤ回路１７ｃが出力した出力信号が入力する反転回路（第３の反転回路の一例）２７ａと、反転回路２７ａが出力する反転信号が入力するスイッチ回路（第３のスイッチ回路の一例）２７ｂと、スイッチ回路２７ｂが出力した出力信号を入力し、次段のＤフリップフロップ回路（本例では、Ｄフリップフロップ回路ＤＦ２（図２参照））に出力信号を一方の入力端子に入力するＮＡＮＤ回路（第２の否定論理積回路の一例）２７ｃと、ＮＡＮＤ回路２７ｃが出力した出力信号が入力する反転回路（第４の反転回路の一例）２７ｄと、反転回路２７ｄが出力した反転信号が入力し、ＮＡＮＤ回路２７ｃの一方の入力端子に出力信号を出力するスイッチ回路（第４のスイッチ回路の一例）２７ｅとを有している。
【００４４】
ＮＡＮＤ回路１７ｃ及びＮＡＮＤ回路２７ｃの他方の入力端子は、クリア信号入力端子ＣＬＲに接続されている。ＮＡＮＤ回路１７ｃ及びＮＡＮＤ回路２７ｃの他方の入力端子には、クリア信号ＣＲが入力するようになっている。
【００４５】
クロック信号入力回路７ｃは、クロック信号入力端子ＣＫに入力するクロック信号ＣＬＫが入力し、入力するクロック信号ＣＬＫを反転した第１クロック信号ＣＬＫＮを出力する反転回路３７ａと、第１クロック信号ＣＬＫＮが入力し、入力する第１クロック信号ＣＬＫＮを反転した第２クロック信号ＣＬＫＰを出力する反転回路３７ｂとを有している。スイッチ回路１７ｂ及びスイッチ回路２７ｅの一方のクロック信号入力端子には、第１クロック信号ＣＬＫＮが入力し、他方のクロック信号入力端子には、第２クロック信号ＣＬＫＰが入力するようになっている。スイッチ回路１７ｅ及びスイッチ回路２７ｂの一方のクロック信号入力端子には、第２クロック信号ＣＬＫＰが入力し、他方のクロック信号入力端子には、第１クロック信号ＣＬＫＮが入力するようになっている。
【００４６】
反転回路１７ａ，１７ｄ，２７ａ，２７ｄは、同じ回路構成を有しているため、以下、反転回路１７ａを例にとって説明する。図３（ｂ）に示すように、反転回路１７ａは、ゲート端子Ｇ同士とドレイン端子Ｄ同士が接続されたＰ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａを有している。Ｐ型有機薄膜トランジスタ１６ａは、導電型がＰ型の有機半導体を備えている。Ｎ型有機薄膜トランジスタ１８ａは、導電型がＮ型の有機半導体を備えている。Ｐ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａは、電源端子とグランド端子との間に直列に接続されている。Ｐ型有機薄膜トランジス１６ａのソース端子Ｓは電源端子に接続されている。Ｎ型有機薄膜トランジスタ１８ａのソース端子Ｓはグランド端子に接続されている。Ｐ型有機薄膜トランジス１６ａ及びＮ型有機薄膜トランジスタ１８ａのゲート端子Ｇは信号入力端子ＳＩに接続されている。Ｐ型有機薄膜トランジス１６ａ及びＮ型有機薄膜トランジスタ１８ａのドレイン端子Ｄは、反転信号が出力される信号出力端子ＳＯに接続されている。
【００４７】
反転回路１７ａの信号入力端子ＳＩに低レベルの信号が入力すると、Ｐ型有機薄膜トランジスタ１６ａはオン状態となり、Ｎ型有機薄膜トランジスタ１８ａはオフ状態となる。このため、反転回路１７ａの信号出力端子ＳＯはＰ型有機薄膜トランジスタ１６ａを介して電源端子に接続される。これにより、反転回路１７ａは高レベルの出力信号を出力する。反転回路１７ａの信号入力端子ＳＩに高レベルの信号が入力すると、Ｐ型有機薄膜トランジスタ１６ａはオフ状態となり、Ｎ型有機薄膜トランジスタ１８ａはオン状態となる。このため、反転回路１７ａの信号出力端子ＳＯはＮ型有機薄膜トランジスタ１８ａを介してグランド端子に接続される。これにより、反転回路１７ａは低レベルの出力信号を出力する。このように、反転回路１７ａは、入力信号の信号レベルを反転した出力信号である反転信号を出力する。
【００４８】
スイッチ回路１７ｂ及びスイッチ回路２７ｅは同じ回路構成を有している。スイッチ回路１７ｅ及びスイッチ回路２７ｂは同じ回路構成を有している。このため、以下、スイッチ回路１７ｂ，１７ｅ，２７ｂ，２７ｅの回路構成について、スイッチ回路１７ｂ，１７ｅを例にとって説明する。
【００４９】
図３（ｃ）に示すように、スイッチ回路１７ｂは、相補型ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：ＣＭＯＳ）トランスファーゲートと同じ回路構成を有している。スイッチ回路１７ｂは、クロック信号ＣＬＫと逆位相の第１クロック信号（第１のクロック信号の一例）ＣＬＫＮが入力するゲート端子（第１のゲート端子の一例）Ｇと、信号入力端子ＳＩに接続されたソース端子（第１のソース端子の一例）Ｓと、信号出力端子ＳＯに接続されたドレイン端子（第１のドレイン端子の一例）Ｓとを備えたＰ型有機薄膜トランジスタ１６ｂを有している。さらに、スイッチ回路１７ｂは、クロック信号ＣＬＫと同位相の第２クロック信号ＣＬＫＰが入力するゲート端子（第２のゲート端子の一例）Ｇと、Ｐ型有機薄膜トランジスタ１６ｂのソース端子Ｓ及び信号入力端子ＳＩに接続されたソース端子（第２のソース端子の一例）Ｓと、Ｐ型有機薄膜トランジスタのドレイン端子Ｄ及び信号出力端子ＳＯに接続されたドレイン端子（第２のドレイン端子の一例）Ｄとを備えたＮ型有機薄膜トランジスタ１８ｂを有している。スイッチ回路１７ｂの信号入力端子ＳＩは、反転回路１７ａが出力する反転信号を入力する。スイッチ回路１７ｂの信号出力端子ＳＯが出力する出力信号は、ＮＡＮＤ回路１７ｃの一方の信号入力端子ＳＩに出力される。
【００５０】
低レベルの第１クロック信号ＣＬＫＮがＰ型有機薄膜トランジスタ１６ｂのゲート端子Ｇに入力すると、Ｐ型有機薄膜トランジスタ１６ｂはオン状態になる。高レベルの第２クロック信号ＣＬＫＰがＮ型有機薄膜トランジスタ１８ｂのゲート端子Ｇに入力すると、Ｎ型有機薄膜トランジスタ１８ｂはオン状態になる。これにより、スイッチ回路１７ｂは、オン状態になり、信号入力端子ＳＩに入力した入力信号を信号出力端子ＳＯから出力する。一方、高レベルの第１クロック信号ＣＬＫＮがＰ型有機薄膜トランジスタ１６ｂのゲート端子Ｇに入力すると、Ｐ型有機薄膜トランジスタ１６ｂはオフ状態になり、低レベルの第２クロック信号ＣＬＫＰがＮ型有機薄膜トランジスタ１８ｂのゲート端子Ｇに入力すると、Ｎ型有機薄膜トランジスタ１８ｂはオフ状態になる。これにより、スイッチ回路１７ｂは、オフ状態になり、信号入力端子ＳＩに入力する入力信号を信号出力端子ＳＯから出力しない。
【００５１】
図３（ｃ）に示すように、スイッチ回路１７ｅは、ＣＭＯＳトランスファーゲートと同じ回路構成を有している。スイッチ回路１７ｅは、クロック信号ＣＬＫと同位相の第２クロック信号ＣＬＫＰが入力するゲート端子（第１のゲート端子の一例）Ｇと、信号入力端子ＳＩに接続されたソース端子（第１のソース端子の一例）Ｓと、信号出力端子ＳＯに接続されたドレイン端子（第１のドレイン端子の一例）Ｓとを備えたＰ型有機薄膜トランジスタ１６ｂを有している。さらに、スイッチ回路１７ｅは、クロック信号ＣＬＫと逆位相の第１クロック信号ＣＬＫＮが入力するゲート端子（第２のゲート端子の一例）Ｇと、Ｐ型有機薄膜トランジスタ１６ｂのソース端子Ｓ及び信号入力端子ＳＩに接続されたソース端子（第２のソース端子の一例）Ｓと、Ｐ型有機薄膜トランジスタ１６ｂのドレイン端子Ｄ及び信号出力端子ＳＯに接続されたドレイン端子（第２のドレイン端子の一例）Ｄとを備えたＮ型有機薄膜トランジスタ１８ｂを有している。スイッチ回路１７ｅの信号入力端子ＳＩは、反転回路１７ｄが出力する反転信号を入力する。スイッチ回路１７ｅの信号出力端子ＳＩが出力する出力信号は、ＮＡＮＤ回路１７ｃの一方の信号入力端子ＳＩに出力される。
【００５２】
低レベルの第２クロック信号ＣＬＫＰがＰ型有機薄膜トランジスタ１６ｃのゲート端子Ｇに入力すると、Ｐ型有機薄膜トランジスタ１６ｃはオン状態になる。高レベルの第１クロック信号ＣＬＫＮがＮ型有機薄膜トランジスタ１８ｃのゲート端子Ｇに入力すると、Ｎ型有機薄膜トランジスタ１８ｃはオン状態になる。これにより、スイッチ回路１７ｅは、オン状態になり、信号入力端子ＳＩに入力した入力信号を信号出力端子ＳＯから出力する。一方、高レベルの第２クロック信号ＣＬＫＰがＰ型有機薄膜トランジスタ１６ｃのゲート端子Ｇに入力すると、Ｐ型有機薄膜トランジスタ１６ｃはオフ状態になり、低レベルの第１クロック信号ＣＬＫＮがＮ型有機薄膜トランジスタ１８ｃのゲート端子Ｇに入力すると、Ｎ型有機薄膜トランジスタ１８ｃはオフ状態になる。これにより、スイッチ回路１７ｅは、オフ状態になり、信号入力端子ＳＩに入力する入力信号を信号出力端子ＳＯから出力しない。
【００５３】
ＮＡＮＤ回路１７ｃ及びＮＡＮＤ回路２７ｃは同じ回路構成を有しているため、以下、ＮＡＮＤ回路１７ｃ，２７ｃの回路構成について、ＮＡＮＤ回路１７ｃを例にとって説明する。図３（ｄ）に示すように、ＮＡＮＤ回路１７ｃは、ゲート端子Ｇ同士が接続されたＰ型有機薄膜トランジスタ（第１のＰ型有機薄膜トランジスタの一例）１６ｄ及びＮ型有機薄膜トランジスタ（第１のＮ型有機薄膜トランジスタの一例）１８ｄと、ゲート端子Ｇ同士が接続されたＰ型有機薄膜トランジスタ（第２のＰ型有機薄膜トランジスタの一例）１６ｅ及びＮ型有機薄膜トランジスタ（第２のＮ型有機薄膜トランジスタの一例）１８ｅとを有している。Ｐ型有機薄膜トランジスタ１６ｄ，１６ｅのそれぞれのソース端子Ｓは電源端子に接続されている。Ｐ型有機薄膜トランジスタ１６ｄ，１６ｅのそれぞれのドレイン端子Ｄは、Ｎ型有機薄膜トランジスタ１８ｅのドレイン端子Ｄに接続されている。Ｎ型有機薄膜トランジスタ１８ｅのソース端子ＳはＮ型有機薄膜トランジスタ１８ｄのドレイン端子Ｄに接続されている。Ｎ型有機薄膜トランジスタ１８ｄのソース端子Ｓはグランド端子に接続されている。Ｐ型有機薄膜トランジスタ１６ｄ及びＮ型有機薄膜トランジスタ１８ｄのそれぞれのゲート端子Ｇは信号入力端子（一方の入力端子の一例）ＳＩに接続されている。Ｐ型有機薄膜トランジスタ１６ｅ及びＮ型有機薄膜トランジスタ１８ｅのそれぞれのゲート端子Ｇはクリア信号入力端子（他方の入力端子の一例）ＣＬＲに接続されている。Ｐ型有機薄膜トランジスタ１６ｄ，１６ｅのそれぞれのドレイン端子Ｄ及びＮ型有機薄膜トランジスタ１８ｅのドレイン端子Ｄは信号出力端子ＳＯに接続されている。
【００５４】
低レベルのクリア信号ＣＲがクリア信号入力端子ＣＬＲに入力すると、Ｐ型有機薄膜トランジスタ１６ｅはオン状態になり、Ｎ型有機薄膜トランジスタ１８ｅはオフ状態になる。これにより、信号出力端子ＳＯは、Ｎ型有機薄膜トランジスタ１８ｄから切り離され、電源端子に接続される。このため、信号入力端子ＳＩに入力する入力信号の信号レベルによらず、すなわちＮ型有機薄膜トランジスタ１８ｄがオン状態であるか否かによらず、信号出力端子ＳＯから出力される出力信号の信号レベルは高レベル（本例では、電源端子から印加される電源電圧レベル）となる。このように、ＮＡＮＤ回路１７ｃは、クリア信号入力端子ＣＬＲに低レベルのクリア信号ＣＲを入力することにより、信号入力端子ＳＩに入力する入力信号の信号レベルによらず、高レベルの出力信号を出力するリセット動作を実行できる。
【００５５】
高レベルのクリア信号ＣＲがクリア信号入力端子ＣＬＲに入力すると、Ｐ型有機薄膜トランジスタ１６ｅはオフ状態になり、Ｎ型有機薄膜トランジスタ１８ｅはオン状態になる。この状態において、信号入力端子ＳＩに低レベルの入力信号が入力すると、Ｐ型有機薄膜トランジスタ１６ｄはオン状態になり、Ｎ型有機薄膜トランジスタ１８ｄはオフ状態になる。このため、信号出力端子ＳＯは、Ｐ型有機薄膜トランジスタ１６ｄを介して電源端子に接続される。一方、信号出力端子ＳＯは、Ｎ型有機薄膜トランジスタ１８ｄ，１８ｅによってグランド端子から電気的に切断される。これにより、高レベル（本例では、電源端子から印加される電源電圧レベル）の出力信号が信号出力端子ＳＯから出力される。
【００５６】
一方、高レベルのクリア信号ＣＲがクリア信号入力端子ＣＬＲに入力されている状態において、信号入力端子ＳＩに高レベルの入力信号が入力すると、Ｐ型有機薄膜トランジスタ１６ｄはオフ状態になり、Ｎ型有機薄膜トランジスタ１８ｄはオン状態になる。このため、信号出力端子ＳＯは、Ｐ型有機薄膜トランジスタ１６ｄ，１６ｅによって電源端子から電気的に切断される。一方、信号出力端子ＳＯは、Ｎ型有機薄膜トランジスタ１８ｄ，１８ｅを介してグランド端子に接続される。これにより、低レベル（本例では、グランドレベル）の出力信号が信号出力端子ＳＯから出力される。
【００５７】
このように、ＮＡＮＤ回路１７ｃは、クリア信号入力端子ＣＬＲに高レベルのクリア信号ＣＲが入力されている状態では、信号入力端子ＳＩに入力した入力信号とは逆の信号レベルの出力信号、すなわち反転信号を信号出力端子ＳＯから出力する。このため、ＮＡＮＤ回路１７ｃは、クリア信号入力端子ＣＬＲに低レベルのクリア信号ＣＲが入力されている状態では、反転回路（論理否定回路（ＮＯＴ回路））としての機能を発揮する。
【００５８】
次に、Ｄフリップフロップ回路ＤＦ１〜ＤＦ３の動作について図３を参照しつつ図４を用いて説明する。Ｄフリップフロップ回路ＤＦ１〜ＤＦ３の動作は同一であるため、以下、Ｄフリップフロップ回路ＤＦ１を例にとって説明する。図４は、Ｄフリップフロップ回路ＤＦ１の動作の一例を示すタイミングチャートである。図４において、１段目の「ＣＬＫＮ」は第１クロック信号ＣＬＫＮの信号波形を表し、２段目の「ＣＬＫＰ」は第２クロック信号ＣＬＫＰの信号波形を表し、３段目の「ＣＲ」はクリア信号ＣＲの信号波形を表し、４段目の「ＳＴＰ」はスタートパルス信号ＳＴＰの信号波形を表している。図４において、５段目の「ＳＧ１」は反転回路１７ａの信号出力端子ＳＯでの信号波形を表し、６段目の「ＳＧ２」はスイッチ回路１７ｂの信号出力端子ＳＯとスイッチ回路１７ｅの信号出力端子ＳＯとの接続点での信号波形を表し、７段目の「ＳＧ３」はＮＡＮＤ回路１７ｃの信号出力端子ＳＯでの信号波形を表し、８段目の「ＳＧ４」は反転回路１７ｄの信号出力端子ＳＯでの信号波形を表している。図４において、９段目の「ＳＧ５」は反転回路２７ａの信号出力端子の信号波形を表し、１０段目の「ＳＧ６」はスイッチ回路２７ｂの信号出力端子とスイッチ回路２７ｅの信号出力端子との接続点での信号波形を表し、１１段目の「ＧＰ１」はＤフリップフリップ回路ＤＦ１の出力端子Ｑから出力されるゲートパルス信号ＧＰ１の信号波形を表し、１２段目の「ＳＧ７」は反転回路２７ｄの信号出力端子での信号波形を表している。また、Ｄフリップフロップ回路ＤＦ１における信号波形ではないが、１３段目の「ＧＰ２」は２段目のＤフリップフロップ回路ＤＦ２の出力端子Ｑから出力されるゲートパルス信号ＧＰ２の信号波形を表し、１４段目の「ＧＰ３」は３段目のＤフリップフロップ回路ＤＦ３の出力端子Ｑから出力されるゲートパルス信号ＧＰ３の信号波形を表している。図４の図中左から右に向かって時間の経過が表されている。
【００５９】
図４に示すように、時刻ｔ１において、スタートパルス信号ＳＴＰの信号レベルが高レベルから低レベルに切り替わると（４段目参照）、反転回路１７ａは高レベルの反転信号ＳＧ１を出力する（５段目参照）。時刻ｔ１において、第１クロック信号ＣＬＫＮの信号レベルは高レベルであり、第２クロック信号ＣＬＫＰの信号レベルは低レベルであるため、スイッチ回路１７ｂはオフ状態となる。このため、スイッチ回路１７ｂの信号出力端子ＳＯとスイッチ回路１７ｅの信号出力端子ＳＯとの接続点以降の各点での信号の信号レベルはそれまでの状態が維持される（６段目から１２段目参照）。その結果、Ｄフリップフロップ回路ＤＦ１の出力端子Ｑから出力されるゲートパルス信号ＧＰ１は、スタートパルス信号ＳＴＰの信号レベルが低レベルに切り替わっても高レベルを維持する（１１段目参照）。
【００６０】
時刻ｔ２において、第１クロック信号ＣＬＫＮが高レベルから低レベルに切り替わり、第２クロック信号ＣＬＫＰが低レベルから高レベルに切り替わると、スイッチ回路１７ｂがオフ状態からオン状態に切り替わり、スイッチ回路１７ｂは入力信号と同レベルの出力信号を出力する。時刻ｔ２においてスイッチ回路１７ｂに入力する入力信号は、反転回路１７ａが出力する反転信号ＳＧ１である。このため、スイッチ回路１７ｂの信号出力端子ＳＯとスイッチ回路１７ｅの信号出力端子ＳＯとの接続点での信号ＳＧ２の信号レベルは、反転信号ＳＧ１と同じ高レベルに切り替わる（６段目参照）。
【００６１】
クリア信号ＣＲの信号レベルは高レベルであり、信号ＳＧ２の信号レベルが高レベルに切り替わると、ＮＡＮＤ回路１７ｃの信号出力端子ＳＯから出力される出力信号ＳＧ３の信号レベルは、高レベルから低レベルに切り替わる（７段目参照）。ＮＡＮＤ回路１７ｃが出力する出力信号ＳＧ３の信号レベルは切り替わるものの、時刻ｔ２においてスイッチ回路２７ｂはオフ状態であるため、スイッチ回路２７ｂの信号出力端子以降の各点での信号の信号レベルはそれまでの状態が維持される（１０段目から１２段目参照）。その結果、Ｄフリップフロップ回路ＤＦ１の出力端子Ｑから出力されるゲートパルス信号ＧＰ１は、スタートパルス信号ＳＴＰの信号レベルが低レベルに切り替わっても高レベルを維持する（１１段目参照）。
【００６２】
時刻ｔ３において、反転回路１７ａは高レベルの反転信号ＳＧ１を出力する（５段目参照）。また、時刻ｔ３において、第１クロック信号ＣＬＫＮが低レベルから高レベルに切り替わり、第２クロック信号ＣＬＫＰが高レベルから低レベルに切り替わると（４段目参照）、スイッチ回路１７ｂがオン状態からオフ状態に切り替わるので、ＮＡＮＤ回路１７ｃの信号入力端子ＳＩは反転回路１７ａの信号出力端子ＳＯと電気的に切断される。一方、時刻ｔ３において、スイッチ回路１７ｅはオフ状態からオン状態に切り替わる。これにより、ＮＡＮＤ回路１７ｃ、反転回路１７ｄ及びスイッチ回路１７ｅによって閉ループが形成される。その結果、この閉ループによって、時刻ｔ２から時刻ｔ３までの間にＮＡＮＤ回路１７ｃが出力していた出力信号の信号レベルが時刻ｔ３以降も維持される（６段目から８段目参照）。より具体的に、ＮＡＮＤ回路１７ｃが出力する低レベルの出力信号ＳＧ３は、反転回路１７ｄによって反転される（８段目及び９段目参照）。反転回路１７ｄが出力する高レベルの反転信号ＳＧ５はスイッチ回路１７ｅを介してＮＡＮＤ回路１７ｃに入力する（６段目参照）。時刻ｔ３においてＮＡＮＤ回路１７ｃは反転回路として機能するため、ＮＡＮＤ回路１７ｃは、高レベルの反転信号ＳＧ５を反転した低レベルの出力信号ＳＧ３を出力する（６段目及び７段目参照）。このように、ＮＡＮＤ回路１７ｃ、反転回路１７ｄ及びスイッチ回路１７ｅによって形成される閉ループにより、ＮＡＮＤ回路１７ｃの出力状態が維持される。
【００６３】
時刻ｔ３において、スイッチ回路２７ｂはオフ状態からオン状態に切り替わるため、スイッチ回路２７ｂの信号出力端子以降の各点での信号の信号レベルが変化する。反転回路２７ａは、ＮＡＮＤ回路１７ｃが出力する出力信号ＳＧ３の信号レベルを反転した高レベルの反転信号ＳＧ５を出力する（９段目参照）。スイッチ回路２７ｂは、入力する反転信号ＳＧ５と同じ信号レベルの出力信号ＳＧ６をＮＡＮＤ回路２７ｃに入力する（１０段目参照）。時刻ｔ３において、ＮＡＮＤ回路２７ｃは、反転回路として機能するので、入力する出力信号ＳＧ６の信号レベルを反転した低レベルの出力信号を出力する。ＮＡＮＤ回路２７ｃが出力する出力信号は、Ｄフリップフロップ回路ＤＦ１が出力するゲートパルス信号ＧＰ１となる。このため、時刻ｔ３において、Ｄフリップフロップ回路ＤＦ１が出力するゲートパルス信号ＧＰ１の信号レベルが高レベルから低レベルに切り替わる（１１段目参照）。
【００６４】
時刻ｔ４において、第１クロック信号ＣＬＫＮの信号レベルが高レベルから低レベルに切り替わり、第２クロック信号ＣＬＫＰの信号レベルが低レベルから高レベルに切り替わるため、Ｄフリップフロップ回路ＤＦ１は、時刻ｔ２における動作と同様の動作を実行する。すなわち、マスター回路７ａは、非同期のＤフリップフロップ回路として動作して、入力端子Ｄに入力した高レベルのスタートパルス信号ＳＴＰを記憶する（５段目から８段目参照）。一方、スレーブ回路７ｂは、データ保持回路として動作し、時刻ｔ４直前までの状態を保持する（９段目から１２段目参照）。
【００６５】
時刻ｔ４において、スイッチ回路２７ｅはオフ状態からオン状態に切り替わる。これにより、ＮＡＮＤ回路２７ｃ、反転回路２７ｄ及びスイッチ回路２７ｅによって閉ループが形成される。その結果、この閉ループによって、時刻ｔ３から時刻ｔ４までの間にＮＡＮＤ回路２７ｃが出力していた出力信号の信号レベルが時刻ｔ４以降も維持される（１０段目から１２段目参照）。より具体的に、ＮＡＮＤ回路２７ｃが出力する低レベルの出力信号、すなわちゲートパルス信号ＧＰ１は、反転回路２７ｄによって反転される（１１段目及び１２段目参照）。反転回路２７ｄが出力する高レベルの反転信号ＳＧ７はスイッチ回路２７ｅを介してＮＡＮＤ回路２７ｃに入力する（１０段目参照）。時刻ｔ４においてＮＡＮＤ回路２７ｃは反転回路として機能するため、ＮＡＮＤ回路２７ｃは、高レベルの反転信号ＳＧ７を反転した低レベルの出力信号（ゲートパルス信号ＧＰ１）を出力する（１０段目及び１１段目参照）。このように、ＮＡＮＤ回路２７ｃ、反転回路２７ｄ及びスイッチ回路２７ｅによって形成される閉ループにより、ＮＡＮＤ回路２７ｃの出力状態、すなわちＤフリップフロップ回路ＤＦ１の出力状態が維持される。したがって、Ｄフリップフロップ回路ＤＦ１は、入力端子Ｄに入力するスタートパルス信号ＳＴＰの信号レベルの変化に即応せずに出力状態を維持する。
【００６６】
時刻ｔ５において、第１クロック信号ＣＬＫＮの信号レベルが低レベルから高レベルに切り替わり、第２クロック信号ＣＬＫＰの信号レベルが高レベルから低レベルに切り替わるため、Ｄフリップフロップ回路ＤＦ１は、時刻ｔ３における動作と同様の動作を実行する。すなわち、マスター回路７ａは、データ保持回路として動作し、時刻ｔ５直前までの状態を保持する（６段目から８段目参照）。一方、スレーブ回路７ｂは、非同期のＤフリップフロップ回路として動作して、反転回路２７ａに入力した高レベルの出力信号ＳＧ３を記憶し、ゲートパルス信号ＧＰ１として出力端子Ｑから出力する（９段目から１２段目参照）。
【００６７】
時刻ｔ５において、スイッチ回路１７ｂがオン状態からオフ状態に切り替わるので、ＮＡＮＤ回路１７ｃの信号入力端子ＳＩは反転回路１７ａの信号出力端子ＳＯと電気的に切断される。一方、時刻ｔ５において、スイッチ回路１７ｅはオフ状態からオン状態に切り替わる。これにより、ＮＡＮＤ回路１７ｃ、反転回路１７ｄ及びスイッチ回路１７ｅによって閉ループが形成される。その結果、ＮＡＮＤ回路１７ｃの出力状態が維持される。
【００６８】
時刻ｔ５において、スイッチ回路２７ｂはオフ状態からオン状態に切り替わるため、スイッチ回路２７ｂの信号出力端子以降の各点での信号の信号レベルが変化する。反転回路２７ａは、ＮＡＮＤ回路１７ｃが出力する出力信号ＳＧ３の信号レベルを反転した低レベルの反転信号ＳＧ５を出力する（９段目参照）。スイッチ回路２７ｂは、入力する反転信号ＳＧ５と同じ信号レベルの出力信号ＳＧ６をＮＡＮＤ回路２７ｃに入力する（１０段目参照）。時刻ｔ５において、ＮＡＮＤ回路２７ｃは、反転回路として機能するので、入力する出力信号ＳＧ６の信号レベルを反転した高レベルの出力信号を出力する。ＮＡＮＤ回路２７ｃが出力する出力信号は、Ｄフリップフロップ回路ＤＦ１が出力するゲートパルス信号ＧＰ１となる。このため、時刻ｔ５において、Ｄフリップフロップ回路ＤＦ１が出力するゲートパルス信号ＧＰ１の信号レベルが低レベルから高レベルに切り替わる（１１段目参照）。
【００６９】
時刻ｔ１から時刻ｔ５までの期間は、第１クロック信号ＣＬＫＮ及び第２クロック信号ＣＬＫＰの２クロック分の期間である。図４に示すように、Ｄフリップフロップ回路ＤＦ１は、時刻ｔ１から時刻ｔ３までの期間に入力した低レベルのスタートパルス信号ＳＴＰを１クロック分シフトさせて時刻ｔ３から時刻ｔ５までの期間に低レベルのゲートパルス信号ＧＰ１を出力する。ゲートパルス信号ＧＰ１は、シフトパルス信号として次段のＤフリップフロップ回路ＤＦ２（図２参照）に入力する。Ｄフリップフロップ回路ＤＦ２は、Ｄフリップフロップ回路ＤＦ１における時刻ｔ１から時刻ｔ５までの動作と同様に動作し、時刻ｔ５から時刻ｔ６の１クロックにおいて、スタートパルス信号ＳＴＰに基づく低レベルのゲートパルス信号ＧＰ２を出力する。
【００７０】
ゲートパルス信号ＧＰ２は、シフトパルス信号として次段のＤフリップフロップ回路ＤＦ３（図２参照）に入力する。Ｄフリップフロップ回路ＤＦ３は、Ｄフリップフロップ回路ＤＦ１における時刻ｔ１から時刻ｔ５までの動作と同様に動作し、時刻ｔ６において信号レベルが高レベルから低レベルに切り替わるゲートパルス信号ＧＰ３を出力する。時刻ｔ６から半クロック分の時間が経過した時刻ｔ７において、クリア信号ＣＲの信号レベルが高レベルから低レベルに切り替わったとする。これにより、ＮＡＮＤ回路１７ｃ，２７ｃは、信号入力端子ＳＩに入力する信号レベルによらず、高レベルの出力信号を出力する。このため、ゲートパルス信号ＧＰ１，ＧＰ２，ＧＰ３は、入力信号の信号レベルに依存せずに強制的に高レベルの信号となる。ゲートパルス信号ＧＰ１，ＧＰ２は時刻ｔ７直前と同様の高レベルの信号レベルが維持される。一方、ゲートパルス信号ＧＰ３は、低レベルから高レベルの信号レベルに切り替わる。図示は省略するが、クリア信号ＣＲの信号レベルが高レベルになることにより、シフト回路７に設けられた全てのＤフリップフロップ回路は、信号レベルが高レベルのゲートパルス信号をゲートバスラインに出力する。これにより、筋電位検出部９に形成された全ての筋電位検出回路は同時に非選択状態となる。
【００７１】
以上説明したように、シフト回路７は、スタートパルス信号ＳＴＰを１クロック分だけシフトしたゲートパルス信号ＧＰ１〜ＧＰ３をゲートバスラインＧＢ１〜ＧＢ３に順次出力することができる。また、シフト回路７は、クリア信号ＣＲの信号レベルが高レベルとなることにより、スタートパルス信号の信号波形によらず、全ての出力端子から同時に高レベルのゲートパルス信号を出力することができる。
【００７２】
図３に示すように、シフト回路７は、Ｎ型有機薄膜トランジスタとＰ型有機薄膜トランジスタとが相補的に配置されている。これにより、本実施形態によるフレキシブル回路デバイス３は、抵抗素子を用いずにシフト回路７を構成できるので、低消費電力化を図ることができる。フレキシブルなフィルムの基材に形成された有機半導体は、無機半導体と比較して空気に触れる可能性が高くなる。Ｎ型有機半導体はＬＵＭＯ（Ｌｏｗｅｓｔ  Ｕｎｏｃｃｕｐｉｅｄ  Ｍｏｌｅｃｕｌａｒ  Ｏｒｂｉｔａｌ；最低空軌道）を利用して電子を輸送し、Ｐ型有機半導体はＨＯＭＯ（Ｈｉｇｈｅｓｔ  Ｏｃｃｕｐｉｅｄ  Ｍｏｌｅｃｕｌａｒ  Ｏｒｂｉｔａｌ；最高被占軌道）を利用いて正孔を輸送する。一般にＬＵＭＯのエネルギー準位が高いため、Ｎ型有機半導体のＬＵＭＯに入った電子は空気中の酸素や水に捕縛されやすい。一方、一般にＨＯＭＯのエネルギー準位は低いのでＰ型有機半導体のＨＯＭＯに入った正孔は空気中の酸素や水に捕縛されにくい。これにより、Ｎ型有機半導体を備えたＮ型有機薄膜トランジスタは、Ｐ型有機薄膜トランジスタと比較して、電子回路を構成するために必要な電気的特性が得られ難いという問題があった。このように、Ｎ型の有機薄膜トランジスタを作製するのは困難であるため、従来はＰ型有機薄膜トランジスタと抵抗素子とを組み合わせる、又はＰ型有機薄膜トランジスタのみを用いて反転回路などを作製するしかなかった。
【００７３】
例えば、図３（ｂ）に示す反転回路を作製する場合には、Ｎ型有機薄膜トランジスタ１８ａに代えてＰ型有機薄膜トランジスタ１６ａのドレイン端子とグランド端子との間に抵抗素子が形成される。抵抗素子を有する反転回路では、Ｐ型有機薄膜トランジスタ１６ａがオン状態になると、Ｐ型有機薄膜トランジスタ１６ａ及び抵抗素子を介して電源端子からグランド端子に向かって電流が流れてしまう。これにより、消費電力が増大するばかりでなく抵抗素子が発熱してしまう。図３に示すように、１つのＤフリップフロップ回路には、１２個のＮ型有機薄膜トランジスタが用いられている。スイッチ回路をＰ型有機薄膜トランジスタのみで構成するとしても、８個のＮ型有機薄膜トランジスタが用いられる。ＮＡＮＤ回路に用いられる２つのＮ型有機薄膜トランジスタは１つの抵抗で代用できる。このため、Ｎ型有機薄膜トランジスタの代わりに抵抗素子を用いるＤフリップフロップ回路は、６個の抵抗素子を有することになる。シフト回路の回路規模が増大すればするほど、抵抗素子の使用数も増大する。その結果、シフト回路の発熱量が増大する。例えば、抵抗素子を用いて４個のＤフリップフロップ回路を形成した場合、Ｎ型有機薄膜トランジスタを用いて４個のＤフリップフロップ回路を形成した場合と比較して、消費電力は１０００倍程度になる。基材３ａは、低温耐熱フィルムで形成されているため、このシフト回路における発熱量が基材３ａの耐熱レベルを超えてしまい、フレキシブル回路デバイスが破損してしまう。また、Ｐ型有機薄膜トランジスタのみで形成されたスイッチ回路は、ソース端子Ｓとドレイン端子Ｄの電位が低レベルの場合、Ｐ型有機薄膜トランジスタをオン状態にする低レベルの信号がゲートに入力されてもソースとゲートの電位が同レベルになるためＰ型有機薄膜トランジスタがオン状態にならない不具合が発生するという問題があった。例えば特許文献１及び２に記載された発明は、Ｐ型有機薄膜トランジスタのみが用いられているので、これらの問題を有している。
【００７４】
本願発明者らは、作製が困難とされているＮ型有機薄膜トランジスタにおいても実用上問題のない程度の電気的特性を有するＮ型有機薄膜トランジスタの作製に成功し、本実施形態によるフレキシブル回路デバイス３を提案している。図５は、本実施形態において用いられるＰ型及びＮ型有機薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性の一例を示すグラフである。図５は条件を変えて作成され相補的に配置されたＰ型有機薄膜トランジスタとＮ型有機薄膜トランジスタのそれぞれのＩ−Ｖ特性を示す図である。図５の横軸はゲート電圧Ｖｇ（Ｖ）を示し、縦軸はドレインソース間電流の絶対値Ｉｄｓ（Ａ）を示している。図５は、Ｐ型有機薄膜トランジスタのドレイン端子及びＮ型有機薄膜トランジスタのソース端子をグランドに接地し、Ｐ型有機薄膜トランジスタのソース端子及びＮ型有機薄膜トランジスタのドレイン端子に＋２Ｖを印加した状態で、それぞれのゲート電圧を掃引して得られたＩ−Ｖ特性を示している。図５に示す「α１」は、Ｐ型有機薄膜トランジスタのサンプル１のＩ−Ｖ特性を示し、「α２」はＰ型有機薄膜トランジスタのサンプル２のＩ−Ｖ特性を示し、「β１」はＮ型有機薄膜トランジスタのサンプル１のＩ−Ｖ特性を示し、「β２」はＮ型有機薄膜トランジスタのサンプル２のＩ−Ｖ特性を示している。
【００７５】
ゲートに低レベルの信号を入力したときのＰ型有機薄膜トランジスタの電流値とＮ型有機薄膜トランジスタの電流値との比（以下、「ＰＮ電流比」と称する場合がある）と、ゲートに高レベルの信号を入力したときのＮ型有機薄膜トランジスタの電流値とＰ型有機薄膜トランジスタの電流値との比（以下、「ＮＰ電流比」と称する場合がある）とが、ともに１０以上とすることで、シフト回路を安定的に動作させることができ、１０００以上であれば安定動作に加え低消費電流化も実現される。ここで、ゲートに低レベルの信号を入力したときとは、Ｎ型有機薄膜トランジスタのゲート及びソースに印加する電圧が等しく、かつＰ型有機薄膜トランジスタのゲート及びドレインに印加する電圧が等しいときをいう。また、ゲートに高レベルの信号を入力したときとは、Ｎ型有機薄膜トランジスタのゲート及びドレインに印加する電圧が等しく、かつＰ型有機薄膜トランジスタのゲート及びソースに印加する電圧が等しいときをいう。ノーマリオン特性（ゲート電圧がソース電圧に等しいときでもオン状態になる特性）を有する有機薄膜トランジスタは多く存在するため、ＰＮ電流比及びＮＰ電流比が１０以上にならないことが多い。Ｐ型有機薄膜トランジスタのチャネル幅と、Ｎ型有機薄膜トランジスタのチャネル幅とを適切な比に設定することで、容易にＰＮ電流比及びＮＰ電流比を１０以上にすることができる。このため、チャネル幅の異なるＰ型有機薄膜トランジスタとＮ型有機薄膜トランジスタとを用いたシフト回路は、フレキシブル回路デバイスに好適に利用できる。
【００７６】
具体的には、Ｐ型有機薄膜トランジスタのチャネル幅とＮ型有機薄膜トランジスタのチャネル幅とが等しいときの、ゲートに低レベルの信号を入力したときのＰ型有機薄膜トランジスタの電流値をＩｐ１、ゲートに低レベルの信号を入力したときのＮ型有機薄膜トランジスタの電流値をＩｎ１、ゲートに高レベルの信号を入力したときのＮ型有機薄膜トランジスタの電流値をＩｎ２、ゲートに高レベルの信号を入力したときのＰ型有機薄膜トランジスタの電流値をＩｐ２とおくと、Ｐ型有機薄膜トランジスタのチャネル幅ＷｐとＮ型有機薄膜トランジスタのチャネル幅Ｗｎとの比Ｗｐ／Ｗｎは、（１０×Ｉｎ１）／Ｉｐ１以上、Ｉｎ２／（１０×Ｉｐ２）以下（ただし、｜ｌｏｇ１０（Ｉｎ１／Ｉｐ１）｜＋｜ｌｏｇ１０（Ｉｎ２／Ｉｐ２）｜＞２）であればシフト回路を安定的に動作させることができる。さらに、チャネル幅の比Ｗｐ／Ｗｎは、（１０００×Ｉｎ１）／Ｉｐ１以上、Ｉｎ２／（１０００×Ｉｐ２）以下（ただし、｜ｌｏｇ１０（Ｉｎ１／Ｉｐ１）｜＋｜ｌｏｇ１０（Ｉｎ２／Ｉｐ２）｜＞６）であれば安定動作に加え、低消費電力化も実現できる。
【００７７】
図５に示すように、Ｐ型有機薄膜トランジスタのサンプル１及び２はいずれも、ゲート電圧Ｖｇが＋１．５Ｖより低くなると急激にドレインソース間電流Ｉｄｓが増加してオン状態になる。Ｐ型有機薄膜トランジスタのサンプル１及び２の移動度の平均値は１．８３ｃｍ２／Ｖ・ｓであり、閾値電圧は＋１．０Ｖであった。また、Ｎ型有機薄膜トランジスタのサンプル１及び２はいずれもゲート電圧Ｖｇが０．２０Ｖよりも大きくなると急激にドレインソース間電流Ｉｄｓが増加してオン状態になる。Ｎ型有機薄膜トランジスタのサンプル１及び２の移動度の平均値は０．０６３ｃｍ２／Ｖ・ｓであり、閾値電圧は＋１．０Ｖであった。図５に示すように、Ｐ型有機薄膜トランジスタのドレインソース間電流ＩｄｓよりもＮ型有機薄膜トランジスタのドレインソース間電流Ｉｄｓの方が大きくなるゲート電圧１（Ｖｇ＝２Ｖ）が存在する。このゲート電圧１では、Ｐ型有機薄膜トランジスタがオフ状態となり、Ｎ型有機薄膜トランジスタがオン状態となる。また、Ｎ型有機薄膜トランジスタのドレインソース間電流ＩｄｓよりもＰ型有機薄膜トランジスタのドレインソース間電流Ｉｄｓの方が大きくなるゲート電圧２（Ｖｇ＝０Ｖ）が存在する。このゲート電圧２では、Ｎ型有機薄膜トランジスタがオフ状態、Ｐ型有機薄膜トランジスタがオン状態となる。Ｐ型有機薄膜トランジスタとＮ型有機薄膜トランジスタとを相補的に配置した回路においては、この２つのゲート電圧１及び２を用いることで高レベルの信号（例えば電源電圧）を出力するか低レベルの信号（例えばグランド電位）を出力するかが制御される。Ｐ型有機薄膜トランジスタとＮ型有機薄膜トランジスタとを相補的に配置した回路に流れる電流は、Ｐ型有機薄膜トランジスタとＮ型有機薄膜トランジスタのドレインソース間電流Ｉｄｓのいずれか小さい方の電流に支配される。つまり、ゲート電圧１印加時にＰ型有機薄膜トランジスタがオフ状態になり、ゲート電圧２印加時にＮ型有機薄膜トランジスタがオフ状態になることでシフト回路７は、低消費電力化と発熱の防止とを達成することができる。
【００７８】
次に、本実施形態によるフレキシブル回路デバイス３を構成するＰ型有機薄膜トランジスタ及びＮ型有機薄膜トランジスタの積層構造について図６を用いて説明する。フレキシブル回路デバイス３を構成する全てのＰ型有機薄膜トランジスタは同一の積層構造を有し、全てのＮ型有機薄膜トランジスタは同一の積層構造を有している。このため、以下、Ｐ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａを例にとって有機薄膜トランジスタの積層構造を説明する。図６は、Ｐ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａの積層構造を模式的に示す図である。図６（ａ）は、Ｎ型有機薄膜トランジスタ１８ａの積層構造を模式的に示し、図６（ｂ）は、Ｐ型有機薄膜トランジスタ１６ａの積層構成を模式的に示している。
【００７９】
図６（ａ）に示すように、Ｎ型有機薄膜トランジスタ１８ａは、表面が平滑化されたＰＥＮで形成された基材３ａ上に形成されたフッ化マグネシウム膜１８１ａを有している。フッ化マグネシウム膜１８１ａは、後述するアルミ酸化膜１８１ｂを形成する際に酸素プラズマ処理（アッシング）により基材３ａがダメージを受けるのを防止するために設けられている。基材表面にフッ化マグネシウム膜を設けることで高出力プラズマによるアッシングが可能となり、緻密なアルミ酸化膜を形成でき、アルミ絶縁膜の高絶縁化、高平滑化を実現できる。フッ化マグネシウム膜１８１ａ上には、Ａｌ（アルミニウム）で形成されたゲート電極層１８１Ｇが形成されている。ゲート電極層１８１Ｇは、蒸着により形成したＡｌ膜（例えば膜厚は３０ｎｍ）を所定形状にパターニングして形成されたゲート電極を有している。ゲート電極層１８１Ｇ上には、アルミ酸化膜１８１ｂが形成されている。アルミ酸化膜１８１ｂがゲート絶縁膜として機能する。アルミ酸化膜１８１ｂは、Ａｌ膜をアッシングすることによりＡｌ膜の表面に形成される。アルミ酸化膜１８１ｂ上には、ＳＡＭ（Ｓｅｌｆ  Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ：自己組織化単分子層）膜１８１ｃが形成されている。ＳＡＭ膜１８１ｃは、Ｎ型有機半導体の結晶性や特性を制御するために形成される。ＳＡＭ膜１８１ｃは、アルミ酸化膜１８１ｂまで形成した基材３ａをｎ−オクタデシルホスホン酸のＩＰＡ（イソプロピルアルコール）溶液に浸漬（ディップ）することにより形成される。
【００８０】
ＳＡＭ膜１８１ｃ上には、Ｎ型有機半導体膜１８１ｄが形成されている。Ｎ型有機半導体膜１８１ｄは、例えばＮ，Ｎ‘−ジオクチル−３，４，５，１０−ペリレンテトラカルボキシジイミドを含む材料で形成されている。Ｎ型有機半導体膜１８１ｄは蒸着により形成される。Ｎ型有機半導体膜１８１ｄの膜厚は例えば４０ｎｍである。Ｎ型有機半導体膜１８１ｄは、低温で結晶成長し高温をかけることなく半導体としての性能を確保できる。このため、ＰＥＮで形成された基材３ａ上に、Ｎ型有機半導体膜１８１ｄを形成することができる。Ｎ型有機半導体膜１８１ｄ上には、Ａｕ（金）で形成されたソース電極１８１Ｓ及びドレイン電極１８１Ｄが形成されている。ソース電極１８１Ｓ及びドレイン電極１８１Ｄは、Ｎ型有機半導体膜１８１ｄ上に蒸着により形成したＡｕ膜を所定形状にパターニングすることにより形成される。
【００８１】
図６（ｂ）に示すように、Ｐ型有機薄膜トランジスタ１６ａは、Ｎ型有機薄膜トランジスタ１８ａとほぼ同様の積層構造を有している。Ｐ型有機薄膜トランジスタ１６ａは、基材３ａ上に形成された、フッ化マグネシウム膜１６１ａと、フッ化マグネシウム膜１６１ａ上に形成されたゲート電極層１６１Ｇと、ゲート電極層１６１Ｇ上に形成されたアルミ酸化膜１６１ｂと、アルミ酸化膜１６１ｂ上に形成されたＳＡＭ膜１６１ｃと、ＳＡＭ膜１６１ｃ上に形成されたＰ型有機半導体膜１６１ｄと、Ｐ型有機半導体膜１６１ｄ上に形成されたソース電極１６１Ｓ及びドレイン電極１６１Ｄとを有している。
【００８２】
Ｐ型有機半導体膜１６１ｄは、Ｎ型有機半導体膜１８１ｄとは異なる材料を用いて形成されている。Ｐ型有機半導体膜１６１ｄは、例えばジナフトチエノチオフェン（ＤＮＴＴ）を含む材料で形成されている。Ｐ型有機半導体膜１６１ｄは、Ｎ型有機半導体膜１８１ｄと同様にＳＡＭ１６１ｃ上に蒸着により形成される。Ｐ型有機半導体膜１６１ｄは、Ｎ型有機半導体膜１８１ｄとほぼ同じ膜厚を有し、例えば４０ｎｍの膜厚を有している。
【００８３】
Ｐ型有機薄膜トランジスタ１６ａは、半導体膜が異なる点を除いて、Ｎ型有機薄膜トランジスタ１８ａと同様の積層構造を有している。フッ化マグネシウム膜１６１ａは、フッ化マグネシウム膜１８１ａと同じ材料を用いて同じ方法で形成される。ゲート電極層１６１Ｇは、ゲート電極層１８１Ｇと同じ材料を用いて同じ方法で形成される。ゲート電極層１６１Ｇは、ゲート電極層１８１Ｇとほぼ同じ膜厚を有している。アルミ酸化膜１６１ｂは、アルミ酸化膜１８１ｂと同じ材料を用いて同じ方法で形成される。ＳＡＭ膜１６１ｃは、ＳＡＭ膜１８１ｃと同じ材料を用いて同じ方法で形成される。ソース電極１６１Ｓ及びドレイン電極１６１Ｄは、ソース電極１８１Ｓ及びドレイン電極１８１Ｄと同じ材料を用いて同じ方法で形成される。
なお、本実施形態におけるＰ型有機薄膜トランジスタ１６ａ及びＮ型有機薄膜トランジスタ１８ａは、図５に示すのと同等のＩ−Ｖ特性を有する。Ｐ型有機薄膜トランジスタ１６ａは、図５に示す「α１」及び「α２」として例示されているのと同等のＩ−Ｖ特性を有し、Ｎ型有機薄膜トランジスタ１８ａは、「β１」及び「β２」として例示されているのと同等のＩ−Ｖ特性を有している。
【００８４】
（比較例）
保護層の効果を確認するために、基材表面にフッ化マグネシウム膜の保護層を有さず、他の層構成が本実施形態におけるＰ型有機薄膜トランジスタ１６ａと等しいＰ型有機薄膜トランジスタを作製し、その特性を比較した結果を図７に示す。図７に示す「γ１」がＰ型有機薄膜トランジスタ１６ａのＩ−Ｖ特性を示し、「δ１」が比較例のＰ型有機薄膜トランジスタのＩ−Ｖ特性を示している。Ｐ型有機薄膜トランジスタ１６ａの移動度が１．８９ｃｍ２／Ｖ・ｓであり、ＯＦＦ電流が２０ｐＡであるのに対し、比較例のＰ型有機薄膜トランジスタの移動度は０．１５ｃｍ２／Ｖ・ｓであり、ＯＦＦ電流は２００ｐＡであった。なお、ＯＦＦ電流は、ゲート電圧Ｖｇとソース電圧Ｖｓとを同じ電圧値としたときに流れるドレインソース間電流Ｉｄｓである。基材表面に保護層を設けることで有機薄膜トランジスタの移動度を飛躍的に向上させ、さらにＯＦＦ電流を大幅に減少させることができた。これにより電子デバイスの高性能化と低消費電力化が可能となる。
【００８５】
本実施形態におけるＰ型及びＮ型有機薄膜トランジスタは、ソース電極及びドレイン電極が半導体層の基材側の面と対向する面で接触し、かつ、ソース電極及びドレイン電極よりもゲート電極層の方が基材側に設けられたボトムゲートトップコンタクト型を有している。しかしながら、本実施形態におけるＰ型及びＮ型有機薄膜トランジスタは、図８（ａ）に示すボトムゲートトップコンタクト型の積層構造を有していてもよい。図８（ａ）は、Ｐ型及びＮ型有機薄膜トランジスタにおけるボトムゲートトップコンタクト型の積層構造を模式的に示す図である。図８（ａ）に示すように、Ｐ型及びＮ型有機薄膜トランジスタは、基材層２０３と、基材層２０３上に配置されたゲート電極層２０５と、ゲート電極層２０５上に配置された絶縁膜層２０７と、絶縁膜層２０７上に配置された有機半導体層２０９と、有機半導体層２０９上に配置されたソース／ドレイン電極層２１１と、これらの各層２０３，２０５，２０７，２０９，２１１を封止する封止層２０１とを備えた積層構造を有していてもよい。また、本実施形態におけるＰ型及びＮ型有機薄膜トランジスタは、図８（ｂ）に示すボトムゲートボトムコンタクト型の積層構造を有していてもよい。図８（ｂ）は、Ｐ型及びＮ型有機薄膜トランジスタにおけるボトムゲートボトムコンタクト型の積層構造を模式的に示す図である。図８（ｂ）に示すように、他のボトムゲートボトムコンタクト型の積層構造として、Ｐ型及びＮ型有機薄膜トランジスタは、基材層２０３と、基材層２０３上に配置されたゲート電極層２０５と、ゲート電極層２０５上に配置された絶縁膜層２０７と、絶縁膜層２０７上に配置されたソース／ドレイン電極層２１１と、ソース／ドレイン電極層２１１上に配置された有機半導体層２０９と、これらの各層２０３，２０５，２０７，２０９，２１１を封止する封止層２０１とを備えた積層構造を有していてもよい。
【００８６】
また、本実施形態におけるＰ型及びＮ型有機薄膜トランジスタは、図９（ａ）に示すトップゲートトップコンタクト型の積層構造を有していてもよい。図９（ａ）は、Ｐ型及びＮ型有機薄膜トランジスタにおけるトップゲートトップコンタクト型の積層構造を模式的に示す図である。図９（ａ）に示すように、Ｐ型及びＮ型有機薄膜トランジスタは、基材層２０３と、基材層２０３上に配置された有機半導体層２０９と、有機半導体層２０９上に配置されたソース／ドレイン電極層２１１と、ソース／ドレイン電極層２１１上に配置された絶縁膜層２０７と、絶縁膜層２０７上に配置されたゲート電極層２０５と、これらの各層２０３，２０５，２０７，２０９，２１１を封止する封止層２０１とを備えた積層構造を有していてもよい。また、本実施形態におけるＰ型及びＮ型有機薄膜トランジスタは、図９（ｂ）に示すトップゲートボトムコンタクト型の積層構造を有していてもよい。図９（ｂ）は、Ｐ型及びＮ型有機薄膜トランジスタにおけるトップゲートボトムコンタクト型の積層構造を模式的に示す図である。図９（ｂ）に示すように、Ｐ型及びＮ型有機薄膜トランジスタは、基材層２０３と、基材層２０３上に配置されたソース／ドレイン電極層２１１と、ソース／ドレイン電極層２１１上に配置された有機半導体層２０９と、有機半導体層２０９上に配置された絶縁膜層２０７と、絶縁膜層２０７上に配置されたゲート電極層２０５と、これらの各層２０３，２０５，２０７，２０９，２１１を封止する封止層２０１とを備えた積層構造を有していてもよい。
【００８７】
特に、ボトムゲートトップコンタクト型及びトップゲートボトムコンタクト型の有機薄膜トランジスタは移動度が高くなるため好ましい。以下に図８及び図９に示す各層について詳細を述べる。
【００８８】
基材層２０３は、基材２０３ａと、基材２０３ａ上に形成された表面平滑層２０３ｂと、表面平滑層２０３ｂ上に形成された保護層２０３ｃとを有している。
基材２０３ａには荷重たわみ温度２５０℃以下の樹脂を用いることが好ましい。荷重たわみ温度２５０℃以下の樹脂は、品質が安定した安価な樹脂であり、事業性の高いデバイスを実現することができる。荷重たわみ温度２５０℃以下の樹脂として例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、シクロオレフィンポリマー（ＣＯＰ）等を用いることができる。
【００８９】
表面平滑層２０３ｂは基材層２０３表面のラフネスを小さくする目的で形成する層である。基材層２０３表面のラフネスは小さいほど有機薄膜トランジスタの移動度を向上させることができる。具体的には、基材層２０３表面の算術平均粗さ（Ｒａ）で１０ｎｍ以下であることが好ましく、より好ましくは５ｎｍ以下、さらに好ましくは１ｎｍ以下である。また、基材層２０３表面に存在する局所的な大きな凸部は絶縁膜層２０７を局所的に薄くし、絶縁破壊の原因となる。このため、基材層２０３の局所的な凸部を減らすことで絶縁膜層２０７の絶縁破壊強度を高め、信頼性及び歩留りを向上させることができる。具体的には、基材層２０３の局所的な凸部は最大高さ（Ｒｙ）で２５ｎｍ以下であることが好ましく、より好ましくは１５ｎｍ以下、さらに好ましくは５ｎｍ以下である。基材２０３ａ表面の局所的凸部の最大高さが２５ｎｍ以下であれば、基材層２０３は、表面平滑層２０３ｂを有していなくてもよい。また、容量結合によるリーク電流を小さくするため、表面平滑層２０３ｂの比誘電率は５以下であることが好ましく、より好ましくは３．５以下、さらに好ましくは２．２以下である。
【００９０】
表面平滑層２０３ｂの形成材料としては、有機材料、無機材料、有機無機複合材料を用いることができる。特に有機材料は加工性、平坦性、可撓性に優れるため好ましい。有機材料としては例えば、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエステル、ポリカーボネート（ＰＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリアセタール、ポリアリレート（ＰＡＲ）、ポリアミド（ＰＡ）、ポリアミドイミド（ＰＡＩ）、ポリエーテルイミド（ＰＥＩ）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルケトン（ＰＥＫ）、ポリフタルアミド（ＰＰＡ）、ポリエーテルニトリル（ＰＥＮ）、ポリベンズイミダゾール（ＰＢＩ）、ポリカルボジイミド、ポリシロキサン、ポリメタクリルアミド、ニトリルゴム、アクリルゴム、ポリエチレンテトラフルオライド、エポキシ樹脂、フェノール樹脂、メラミン樹脂、ウレア樹脂、ポリメタクリル酸メチル樹脂（ＰＭＭＡ）、ポリブテン、ポリペンテン、エチレン−プロピレン共重合体、エチレン−ブテン−ジエン共重合体、ポリブタジエン、ポリイソプレン、エチレン−プロピレン−ジエン共重合体、ブチルゴム、ポリメチルペンテン（ＰＭＰ）、ポリスチレン（ＰＳ）、スチレン−ブタジエン共重合体、ポリエチレン（ＰＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、フェノールノボラック、ベンゾシクロブテン、ポリビニルフェノール、ポリクロロピレン、ポリオキシメチレン、ポリスルホン（ＰＳＦ）およびシリコーン樹脂等を用いることができる。
【００９１】
保護層２０３ｃは、熱、光、電子線あるいはプラズマによるダメージから基材２０３ａ表面を保護する目的で形成する層である。保護層２０３ｃを形成することで基材２０３ａへのダメージが大きい製造工程を利用することが可能となるため、保護層２０３ｃの形成は有機薄膜トランジスタ及びこれを備えたデバイスの特性向上及び製造プロセスの自由度向上の観点から好ましい。基材２０３ａ表面へのダメージが大きい製造工程が利用されない場合には、基材層２０３は保護層２０３ｃを有していなくてもよい。保護層２０３ｃの形成材料としては、有機材料、無機材料、有機無機複合材料を用いることができる。特に無機材料は保護能力が高いため好ましい。無機材料として例えば、金属酸化物、金属フッ化物、金属炭化物、金属炭酸化物、金属窒化物等を用いることができる。具体的には、酸化ケイ素、酸化銀、酸化銅、酸化アルミニウム、ジルコニア、酸化チタン、酸化ハフニウム、酸化タンタル、酸化スズ、酸化カルシウム、酸化セリウム、酸化クロム、酸化コバルト、酸化ホルミウム、酸化ランタン、酸化マグネシウム、酸化マンガン、酸化モリブデン、酸化ニッケル、酸化アンチモン、酸化サマリウム、酸化テルビウム、酸化タングステン、酸化イットリウム、酸化亜鉛、酸化インジウム、フッ化銀、フッ化ケイ素、フッ化アルミニウム、フッ化ジルコニウム、フッ化チタン、フッ化ハフニウム、フッ化タンタル、フッ化スズ、フッ化カルシウム、フッ化セリウム、フッ化コバルト、フッ化ホルミウム、フッ化ランタン、フッ化マグネシウム、フッ化マンガン、フッ化モリブデン、フッ化ニッケル、フッ化アンチモン、フッ化サマリウム、フッ化テルビウム、フッ化タングステン、フッ化イットリウム、フッ化亜鉛、フッ化リチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウム、チタン酸ストロンチウム、窒化銅、窒化ケイ素、窒化アルミニウム、窒化チタン、窒化ハフニウム、窒化タンタル、窒化スズ、窒化カルシウム、窒化セリウム、窒化コバルト、窒化ホルミウム、窒化ランタン、窒化マグネシウム、窒化マンガン、窒化モリブデン、窒化ニッケル、窒化アンチモン、窒化サマリウム、窒化テルビウム、窒化タングステン、窒化イットリウム、窒化亜鉛、窒化リチウム、窒化ガリウム、ＳｉＣ、ＳｉＣＮ、ダイヤモンドライクカーボン（ＤＬＣ）等を用いることができる。特にフッ化マグネシウムは抵抗加熱式真空蒸着により基材２０３ａに熱ダメージを与えることなく形成できるため好ましい。また、酸化ケイ素は電子線式真空蒸着又はスパッタリングにより容易に形成でき、高い保護能力を有するため好ましい。無機材料を用いる場合は、可撓性を確保するために保護層２０３ｃの厚みを５０ｎｍ以下にすることが好ましく、また、基材２０３ａを保護する保護能力を高めるために保護層２０３ｃの厚みを５ｎｍ以上にすることが好ましい。
【００９２】
絶縁膜層２０７は、絶縁膜２０７ａを有している。絶縁膜層２０７は、有機薄膜トランジスタを実用的な電圧で駆動するため、単位面積当たりの静電容量（真空の誘電率×比誘電率／誘電体の厚み）を大きくすることが好ましい。単位面積当たりの静電容量が５０ｎＦ／ｃｍ２以上であれば、１２Ｖ（一般的な家電製品の駆動に用いられる電圧）以下での駆動が可能となるため好ましい。さらに、単位面積当たりの静電容量が１２０ｎＦ／ｃｍ２以上であれば５Ｖ（一般的なディスクリートのロジック回路の駆動電圧）以下での駆動が可能となるため好ましい。さらに、単位面積当たりの静電容量が１８０ｎＦ／ｃｍ２であれば３．３Ｖ（一般的なリチウムイオン電池１つから安定して出力できる電圧）以下での駆動が可能となるため好ましい。
【００９３】
絶縁膜２０７ａの形成材料としては、有機材料、無機材料、有機無機複合材料を用いることができる。特に有機材料は可撓性の観点から好適である。有機材料としては例えば、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエステル、ポリカーボネート（ＰＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリアセタール、ポリアリレート（ＰＡＲ）、ポリアミド（ＰＡ）、ポリアミドイミド（ＰＡＩ）、ポリエーテルイミド（ＰＥＩ）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルケトン（ＰＥＫ）、ポリフタルアミド（ＰＰＡ）、ポリエーテルニトリル（ＰＥＮ）、ポリベンズイミダゾール（ＰＢＩ）、ポリカルボジイミド、ポリシロキサン、ポリメタクリルアミド、ニトリルゴム、アクリルゴム、ポリエチレンテトラフルオライド、エポキシ樹脂、フェノール樹脂、メラミン樹脂、ウレア樹脂、ポリメタクリル酸メチル樹脂（ＰＭＭＡ）、ポリブテン、ポリペンテン、エチレン−プロピレン共重合体、エチレン−ブテン−ジエン共重合体、ポリブタジエン、ポリイソプレン、エチレン−プロピレン−ジエン共重合体、ブチルゴム、ポリメチルペンテン（ＰＭＰ）、ポリスチレン（ＰＳ）、スチレン−ブタジエン共重合体、ポリエチレン（ＰＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、フェノールノボラック、ベンゾシクロブテン、ポリビニルフェノール、ポリクロロピレン、ポリオキシメチレン、ポリスルホン（ＰＳＦ）、ポリパラキシリレン、セルロース誘導体、プルラン誘導体、アミロース誘導体、ポリフッ化ビニリデン、ポリフッ化ビニリデン系共重合体、ポリシアン化ビニリデン、ポリシアン化ビニリデン系共重合体、ナイロン９やナイロン１１などの奇数ナイロン、芳香族ナイロン、脂環族ナイロン、ポリ乳酸、ポリヒドロキシカルボン酸、ポリウレアおよびシリコーン樹脂等を用いることができる。無機材料として例えば、酸化ケイ素、酸化銀、酸化銅、ジルコニア、酸化チタン、酸化ハフニウム、酸化タンタル、酸化スズ、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウム、チタン酸ストロンチウム、窒化ケイ素、窒化アルミニウム、窒化ガリウム、ＳｉＣ、ＳｉＣＮ、ダイヤモンドライクカーボン（ＤＬＣ）等を用いることができる。有機無機複合材料として例えば、上記無機材料の微粒子と、上記有機材料とのコンポジットを用いることができる。コンポジットに用いる無機材料微粒子の粒径を１００ｎｍ以下とすることで絶縁膜２０７ａの膜厚を１００ｎｍ以下にし有機薄膜トランジスタの低電圧駆動を実現できる。さらに、コンポジットに用いる無機材料微粒子の粒径を３０ｎｍ以下とすることで表面平滑性を向上させ有機薄膜トランジスタの電気的特性（例えば移動度、サブスレッショルドスイングなど）や歩留りを向上させ、素子間のばらつきを低減することができる。
【００９４】
有機半導体層２０９は、有機半導体膜２０９ａを有している。有機半導体層２０９の厚みは有機薄膜トランジスタの積層構造によって最適値が異なる。図８（ａ）に示す積層構造における有機半導体膜２０９ａの厚みは、有機薄膜トランジスタがオン状態でのチャネル領域を十分確保しチャネル抵抗を低減するという観点から２０ｎｍ以上であることが好ましい。さらに、有機半導体膜２０９ａの厚みは、ソース／ドレイン電極層２１１から有機半導体層２０９と絶縁膜層２０７との界面までの距離を短くすることでコンタクト抵抗を低減するという観点から１００ｎｍ以下であることが好ましく、より好ましくは６０ｎｍ以下である。図８（ｂ）に示す構造においてソース電極２１１Ｓ及びドレイン電極２１１Ｄ上での有機半導体膜２０９ａの厚み、すなわち有機半導体層２０９の厚みは、チャネル領域を十分確保しチャネル抵抗を低減するという観点から２０ｎｍ以上であることが好ましい。また、有機半導体層２０９の厚みは、ソース／ドレイン電極層２１１に備えられたソース電極２１１Ｓ及びドレイン電極２１１Ｄのそれぞれの側面と有機半導体膜２０９ａとの接触面積を大きくしコンタクト抵抗を低減するという観点から６０ｎｍ以上であることがより好ましい。さらに、有機半導体層２０９の厚みは、チャネル領域への水やガスの吸着を防ぐ観点から１００ｎｍ以上であることがさらに好ましい。
【００９５】
図９（ａ）の積層構造において有機半導体膜２０９ａの厚みは、チャネル領域を十分確保しチャネル抵抗を低減するという観点から２０ｎｍ以上であることが好ましい。図９（ｂ）に示す積層構造においてソース電極２１１Ｓ及びドレイン電極２１１Ｄ上での有機半導体膜２０９ａの厚み、すなわち有機半導体層２０９の厚みは、チャネル領域を十分確保しチャネル抵抗を低減するという観点から２０ｎｍ以上であることが好ましい。また、有機半導体層２０９の厚みは、ソース／ドレイン電極層２１１から絶縁膜層２０７と有機半導体層２０９との界面までの距離を短くすることでコンタクト抵抗を低減するという観点から１００ｎｍ以下であることが好ましく、より好ましくは６０ｎｍ以下である。
【００９６】
有機半導体材料としては、炭素材料、高分子有機材料及び低分子有機材料を使用することができる。高分子有機材料は塗布プロセスによる成膜が可能であり、低コストでの製造が可能である。低分子有機材料は一般に純度が高く、直流バイアスや温度による特性変化が小さく、動作安定なデバイスを実現することができる。
【００９７】
高分子有機材料としては、例えばπ共役ポリマー、π共役グラフトポリマー、π共役ブロックポリマー等を使用することができる。ここで、π共役ポリマーとは、ポリマー主鎖のπ共役が途切れることなく続いている材料を指す。π共役ブロックポリマーとは２種類以上の繰り返し単位を有し、少なくとも１種類のπ共役構造を有する繰り返し単位を有する共重合体を指す。π共役グラフトポリマーとは、側鎖にπ共役構造を有するポリマーを指す。
【００９８】
Ｐ型高分子有機半導体材料としては例えば、ポリチオフェン誘導体、ポリフェニレン誘導体、ポリアニリン誘導体、ポリフェニレンビニレン誘導体、ポリアセチレン誘導体、ポリジアセチレン誘導体、ポリトリフェニルアミン誘導体、ポリアセン誘導体、ポリフルオレン誘導体、トリフェニルアミンとフェニレンビニレンとの共重合誘導体、チオフェンとフェニレンとの共重合誘導体、チオフェンとチエノチオフェンとの共重合誘導体、チオフェンとフルオレンとの共重合誘導体等を使用することができる。Ｐ型高分子有機半導体材料としては具体的には、ポリ３−ヘキシルチオフェン、ポリ[２，５−ビス（３−テトラデシルチオフェン−２−イル）チエノ[３，２−ｂ]チオフェン]等を使用することができる。
【００９９】
Ｎ型高分子有機半導体材料としては例えば、ポリベンゾビスイミダゾベンゾフェナントロリン誘導体、ポリチアゾール誘導体、ポリフルオロチオフェン誘導体、ポリフルオロフェニレン誘導体、ポリシアノテレフタリデン誘導体、フルオレノン骨格を有するポリマー、９，９−ビスシアノエチルフルオレン骨格を有するポリマー、チアゾール骨格を有するポリマー、ベンゾチアジアゾール骨格を有するポリマー、トリアゾール骨格を有するポリマー、ベンゾチアゾール骨格を有するポリマー、ナフタレンテトラカルボキシジイミド骨格を有するポリマー、ペリレンテトラカルボキシジイミド骨格を有するポリマー等を使用することができる。
【０１００】
Ｐ型低分子有機半導体材料としては例えば、アセン誘導体、ピレン誘導体、ペリレン誘導体、コロネン誘導体、ピセン誘導体、チエノアセン誘導体、フェニレンビニレン誘導体、フルオレン誘導体、オリゴフラン誘導体、オリゴチオフェン誘導体、テトラチアフルバレン誘導体、フタロシアニン誘導体、ポルフィリン誘導体、アザアセン誘導体、インドロカルバゾール誘導体、カルバゾール誘導体等を使用することができる。Ｐ型低分子有機半導体材料として具体的には、テトラセン、ペンタセン、ルブレン、６，１３−ビス(トリイソプロピルシリルエチニル)ペンタセン、Ｃ８−ＢＴＢＴ（アルドリッチ社）、ＤＮＴＴ、Ｃ１０−ＤＮＴＴ、フタロシアニン銅（II）等を使用することができる。
【０１０１】
Ｎ型低分子有機半導体材料としては例えば、フルオロアセン誘導体、パーフルオロアルキル基を有するπ共役分子、パーフルオロフェニル基を有するπ共役分子、シアノ基を有するπ共役分子、ナフタレンテトラカルボキシジイミド誘導体、ペリレンテトラカルボキシジイミド誘導体、コロネンイミド誘導体、フラーレン誘導体等を使用することができる。Ｎ型低分子有機半導体材料としては具体的には、１，２，３，４，８，９，１０，１１，１５，１６，１７，１８，２２，２３，２４，２５−ヘキサデカフルオロフタロシアニン銅(II)、Ｎ，Ｎ‘−ジオクチル−３，４，５，１０−ペリレンテトラカルボキシジイミド、[６，６]−フェニル−Ｃ６１−酪酸メチル等を使用することができる。
炭素材料としては、グラフェン、カーボンナノチューブ、フラーレン等を使用することができる。
【０１０２】
Ｐ型有機半導体材料としては、ＨＯＭＯのエネルギー準位が−６．０ｅＶ以上、−４．０ｅＶ以下である有機分子を好適に使用することができる。ＨＯＭＯのエネルギー準位が−６．０ｅＶ以上、−４．０ｅＶ以下であれば多くの金属に対してオーミック接合となるため、半導体とソース／ドレイン電極間のコンタクト抵抗を低減することができ、高性能な有機薄膜トランジスタを得ることができる。また、ＨＯＭＯのエネルギー準位が−４．８ｅＶ以下である有機分子は大気中の酸素によって酸化されにくくなり、ＯＮ状態とＯＦＦ状態での電流比を大きくすることができるためより好ましい。
【０１０３】
Ｎ型有機半導体材料としては、ＬＵＭＯのエネルギー準位が−５．５ｅＶ以上、−３．０ｅＶ以下である有機分子を好適に使用することができる。ＬＵＭＯのエネルギー準位が−５．５ｅＶ以上、−３．０ｅＶ以下であれば多くの金属に対してオーミック接合となるため、半導体とソース／ドレイン電極間のコンタクト抵抗を低減することができ、高性能な有機薄膜トランジスタを得ることができる。また、ＬＵＭＯのエネルギー準位が−３．８ｅＶ以下である有機分子は大気中の水によってキャリアをトラップされにくくなるため、ＯＮ状態での電流値を大きくすることができより好ましく、−４．８ｅＶ以下の有機分子は大気中の酸素によってキャリアをトラップされなくなるため、ＯＮ状態での電流値をさらに大きくすることができさらに好ましい。
【０１０４】
ソース／ドレイン電極層２１１は、ソース電極２１１Ｓ及びドレイン電極２１１Ｄを有している。ソース／ドレイン電極層２１１の仕事関数と、Ｐ型有機半導体のＨＯＭＯのエネルギー準位の絶対値及び／又はＮ型有機半導体のＬＵＭＯのエネルギー準位の絶対値との差の絶対値は小さいほどソース／ドレイン電極層２１１と有機半導体層２０９との界面でのキャリア注入が低抵抗で行われるため、有機薄膜トランジスタの電気的特性（例えば移動度や閾値電圧あるいはＩ−Ｖ特性）が向上し、短いチャネル長でも良好な電気的特性を発現する。ソース／ドレイン電極層２１１の仕事関数と、Ｐ型有機半導体のＨＯＭＯのエネルギー準位の絶対値又はＮ型有機半導体のＬＵＭＯのエネルギー準位の絶対値との差の絶対値は、好ましくは１．５ｅＶ以下であり、より好ましくは１．０ｅＶ以下であり、さらに好ましくは０．５ｅＶ以下である。
【０１０５】
ソース電極２１１Ｓ及びドレイン電極２１１Ｄの形成材料としては、Ｍｇ、Ｃａ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ｉｎ、Ｓｎ、Ｐｔ、Ａｕ、Ｔｉ、Ｐｂ等の金属又はこれら金属の合金又はＩＴＯ、ＩＺＯ等の導電性金属酸化物又はＰＥＤＯＴ／ＰＳＳ、ポリアニリン、ポリアセチレン、ポリピロール等の導電性高分子等を用いることができる。特に、Ｃｕ、Ａｇ、導電性高分子は印刷により電極パターンを形成できるため、製造コスト及び廃棄資源低減の観点から好ましい。
【０１０６】
ゲート電極層２０５は、ゲート電極２０５Ｇを有している。ゲート電極Ｇの材料としては、Ｍｇ、Ｃａ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ｉｎ、Ｓｎ、Ｐｔ、Ａｕ、Ｔｉ、Ｐｂ等の金属又はこれら金属の合金又はＩＴＯ、ＩＺＯ等の導電性金属酸化物又はＰＥＤＯＴ／ＰＳＳ、ポリアニリン、ポリアセチレン、ポリピロール等の導電性高分子等を用いることができる。特に、Ｃｕ、Ａｇ、導電性高分子は印刷により電極パターンを形成できるため、製造コスト及び廃棄資源低減の観点から好ましい。
【０１０７】
封止層２０１は、基材層２０３に備えられた基材２０３ａの下層と、有機半導体層２０９などを覆って最上層とに形成されている。封止層２０１は、封止膜２０１ａ，２０１ｂを有している。封止層２０１は、水やガスの浸透を防いだり、電磁波や放射線の影響を排除したりする目的で形成する層である。有機薄膜トランジスタ及びそれを備えたデバイスの寿命向上の観点から封止層２０１を形成することが好ましい。封止層２０１の形成材料としては、有機材料、無機材料、有機無機複合材料を用いることができる。
【０１０８】
有機材料としては例えば、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエステル、ポリカーボネート（ＰＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリアセタール、ポリアリレート（ＰＡＲ）、ポリアミド（ＰＡ）、ポリアミドイミド（ＰＡＩ）、ポリエーテルイミド（ＰＥＩ）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルケトン（ＰＥＫ）、ポリフタルアミド（ＰＰＡ）、ポリエーテルニトリル（ＰＥＮ）、ポリベンズイミダゾール（ＰＢＩ）、ポリカルボジイミド、ポリシロキサン、ポリメタクリルアミド、ニトリルゴム、アクリルゴム、ポリエチレンテトラフルオライド、エポキシ樹脂、フェノール樹脂、メラミン樹脂、ウレア樹脂、ポリメタクリル酸メチル樹脂（ＰＭＭＡ）、ポリブテン、ポリペンテン、エチレン−プロピレン共重合体、エチレン−ブテン−ジエン共重合体、ポリブタジエン、ポリイソプレン、エチレン−プロピレン−ジエン共重合体、ブチルゴム、ポリメチルペンテン（ＰＭＰ）、ポリスチレン（ＰＳ）、スチレン−ブタジエン共重合体、ポリエチレン（ＰＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、フェノールノボラック、ベンゾシクロブテン、ポリビニルフェノール、ポリクロロピレン、ポリオキシメチレン、ポリスルホン（ＰＳＦ）、ポリパラキシリレン、セルロース誘導体、プルラン誘導体、アミロース誘導体、ポリフッ化ビニリデン、ポリフッ化ビニリデン系共重合体、ポリシアン化ビニリデン、ポリシアン化ビニリデン系共重合体、ナイロン９やナイロン１１などの奇数ナイロン、芳香族ナイロン、脂環族ナイロン、ポリ乳酸、ポリヒドロキシカルボン酸、ポリウレアおよびシリコーン樹脂等を用いることができる。特に、フッ素系樹脂、ポリスチレン系樹脂、ポリウレタン系樹脂は吸水性が低いため封止材料として好適に利用できる。具体的には、ポリ三フッ化エチレン、ポリ四フッ化エチレン、四フッ化エチレン・六フッ化プロピレン共重合体、四フッ化エチレン・エチレン共重合体、ポリフッ化ビニリデン、フッ化ビニリデン・トリフルオロエチレン共重合体、フッ化ビニリデン・トリフルオロエチレン・クロロトリフルオロエチレン共重合体、旭硝子社製のサイトップ（登録商標）などが利用できる。
【０１０９】
無機材料としては、金属、金属酸化物、金属窒化物、金属フッ化物、金属炭化物などを用いることができる。具体的には、金、銀、アルミニウム、銅、チタン、亜鉛、鉛、クロム、鉄、ニッケル、スズ、タングステン、酸化ケイ素、酸化銀、酸化銅、酸化アルミニウム、ジルコニア、酸化チタン、酸化ハフニウム、酸化タンタル、酸化スズ、酸化カルシウム、酸化セリウム、酸化クロム、酸化コバルト、酸化ホルミウム、酸化ランタン、酸化マグネシウム、酸化マンガン、酸化モリブデン、酸化ニッケル、酸化アンチモン、酸化サマリウム、酸化テルビウム、酸化タングステン、酸化イットリウム、酸化亜鉛、酸化インジウム、フッ化銀、フッ化ケイ素、フッ化アルミニウム、フッ化ジルコニウム、フッ化チタン、フッ化ハフニウム、フッ化タンタル、フッ化スズ、フッ化カルシウム、フッ化セリウム、フッ化コバルト、フッ化ホルミウム、フッ化ランタン、フッ化マグネシウム、フッ化マンガン、フッ化モリブデン、フッ化ニッケル、フッ化アンチモン、フッ化サマリウム、フッ化テルビウム、フッ化タングステン、フッ化イットリウム、フッ化亜鉛、フッ化リチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウム、チタン酸ストロンチウム、窒化銅、窒化ケイ素、窒化アルミニウム、窒化チタン、窒化ハフニウム、窒化タンタル、窒化スズ、窒化カルシウム、窒化セリウム、窒化コバルト、窒化ホルミウム、窒化ランタン、窒化マグネシウム、窒化マンガン、窒化モリブデン、窒化ニッケル、窒化アンチモン、窒化サマリウム、窒化テルビウム、窒化タングステン、窒化イットリウム、窒化亜鉛、窒化リチウム、窒化ガリウム、ＳｉＣ、ＳｉＣＮ、ダイヤモンドライクカーボン（ＤＬＣ）等を用いることができる。特に、金属は高いバリア性を有するため封止膜２０１ａ，２０１ｂとして好適に利用できる。また、有機材料、金属酸化物、金属窒化物は透明性を有するため光学用途のフレキシブル回路デバイスの封止膜２０１ａ，２０１ｂとして好適に利用できる。有機無機複合材料として例えば、上記無機材料の微粒子と、上記有機材料とのコンポジットを用いることができる。無機材料の厚みを１００ｎｍ以下とすることで、良好な可撓性が得られるためフレキシブル回路デバイスとして好適に利用できる。また、封止膜２０１ａ，２０１ｂとして、複数の材料を積層した積層封止膜が用いられてもよい。特に、有機材料と無機材料を積層した封止膜は、封止性、可撓性の観点から好ましい。積層封止膜は、少なくとも２層以上の層構成を有し、デバイス側、すなわち有機半導体側に絶縁性の有機材料又は無機材料の層と、少なくとも１層以上の金属からなる層とを有している。このような２層構成を有する積層封止膜は、高い封止性と静電シールド性とを実現できるため好ましい。アルミニウムとチタンは、隣接する材料に含有される酸素を吸着することができ、Ｎ型有機薄膜トランジスタの電気的特性劣化を防ぐ効果が大きいため、封止膜２０１ａ，２０１ｂとして好適に利用できる。例えば、デバイス側、すなわち有機半導体側に配置された旭硝子社製のサイトップ（登録商標）と、サイトップの外側（サイトップを挟んで有機半導体が配置されていない側）に配置されたアルミニウムとを有する積層封止膜は、高いバリア性と静電シールド性を有するため好ましい。さらに、金属層とデバイスの間の容量結合を小さくし、リーク電流の低減、信号減衰を防止するため上記絶縁性の有機材料又は無機材料の比誘電率が５以下であることが好ましく、より好ましくは４以下、さらに好ましく３以下である。積層封止膜の一部に、酸化チタン−チタンの２層構造を有するものは、封止性、可撓性に加え耐食性にも優れ、デバイスの寿命を大きく伸ばすため好ましく、積層封止膜の一部に、酸化チタン−チタン−酸化チタンの３層構造を有するものは耐食性がより向上するためより好ましい。また、金属の封止膜２０１ａ，２０１ｂを有するＮ型有機薄膜トランジスタは、非常に高い特性を示し、大気中でも安定した動作を実現することが可能である。
【０１１０】
図１０は、Ｎ型有機薄膜トランジスタのＤＣバイアス試験結果を示すグラフである。ＤＣバイアス試験は、ゲート電極、ソース電極、ドレイン電極に適当な一定電圧を一定時間印加し続け、電流値の変化を測定する試験である。図１０の横軸は一定電圧を印加した時間を示し、縦軸はある時間における電流値（Ｉｄｓ）を電圧印加開始時点の電流値（Ｉｄｓ０）で除して規格化した値（Ｉｄｓ／Ｉｄｓ０）である。図１０中に示す「γ１」は封止膜を有さないＮ型有機薄膜トランジスタを真空中で測定した結果を示し、「γ２」はサイトップ（登録商標）とアルミニウムの積層封止膜を有するＮ型有機薄膜トランジスタを大気中で測定した結果を示し、「γ３」は封止膜を有さないＮ型有機薄膜トランジスタを大気中で測定した結果を示している。封止膜を有さないＮ型有機薄膜トランジスタは、大気中において酸素や水の影響を受けるため、測定結果「γ３」に示すように電流値の変化が非常に大きく、大気中での連続使用が不可能である。一方、積層封止膜を有するＮ型有機薄膜トランジスタは、大気中において酸素や水の影響を受け難いため、測定結果「γ２」に示すように電流値の変化率が真空で測定した電流値の変化率と同程度に小さく（測定結果「γ１」参照）、大気中での連続使用が可能である。封止膜を形成することでＮ型有機薄膜トランジスタを大気中でも連続動作させることができた。
【０１１１】
ここで、絶縁膜層２０７又は封止層２０１によって被覆されたソース電極２１１Ｓ、ドレイン電極２１１Ｄ及びゲート電極２０５Ｇと、絶縁膜層２０７又は封止層２０１の外側に形成された取り出し電極とを接続するための接続構造について図１１を用いて説明する。図１１は、ゲート電極２０５Ｇと取り出し電極２１３とを接続するための接続構造を模式的に示す図である。なお、理解を容易にするため、図１１では、有機薄膜トランジスタの積層構造のうち、基材２０３ａ、ゲート電極２０５Ｇ及び絶縁膜２０７ａのみを抜き出して示している。
【０１１２】
有機薄膜トランジスタが絶縁膜層２０７又は封止層２０１を有している場合、ゲート電極層２０５又はソース／ドレイン電極層２１１は、絶縁膜２０７ａで被覆されてしまい、外部とのコンタクトをとれなくなる場合がある。この場合、図１１に示すように、絶縁膜２０７ａの一部、絶縁膜２０７ａで被覆されたゲート電極２０５Ｇの一部及び基材２０３ａの一部を貫通する貫通孔２１７を形成し、貫通孔２１７を導電性物質で充填することでビア２１５を形成する。さらに、絶縁膜２０７ａ上に貫通孔２１７を塞いで電極材料を形成することで、取り出し電極２１３が形成される。貫通孔２１７を充填する導電性物質には、銀ペーストや銅ペースト等の金属ペーストや、ＰＥＤＯＴ／ＰＳＳ（ポリ（３，４−エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸））、ポリアニリン、ポリピロール、ポリアセチレン等の導電性高分子等を用いることができる。ビア２１５は、貫通孔２１７においてゲート電極２０５Ｇと接触し、絶縁膜２０７ａの上面において取り出し電極２１３と接触する。これにより、ゲート電極２０５Ｇと取り出し電極２１３とはビア２１５を介して電気的に接続される。また、内壁及び周囲にカーボン２１９が付着した貫通孔２１７に導電性物質を充填して形成したビア２１５は、導電性に優れ、ゲート電極２０５Ｇと取り出し電極２１３との電気的接続の歩留りの向上に寄与し好ましい。
【０１１３】
図１２は、フレキシブル回路デバイス３を備えた筋電位測定装置を被測定者の腕に装着した状態を模式的に示す図である。フレキシブル回路デバイス３は、撓ませたり丸めたりすることができるフレキシブル性を備えている。このため、図１２に示すように、フレキシブル回路デバイス３は被測定者の腕に巻き付けて装着できる。複数の筋電位検出領域（図１２では筋電位検出領域の符号「Ｒ１１」のみを記載している）はマトリクス状に配置されている。このため、筋電位測定装置は、腕に生じる筋電位の分布を測定できる。また、シフト回路７は低温動作が可能なので、フレキシブル回路デバイス３を被測定者の腕に巻き付けて筋電位を測定しても、被測定者がシフト回路７からの発熱による不快感を覚えることはない。
【０１１４】
以上説明したように、本実施形態によるフレキシブル回路デバイスは、所望の回路動作に必要な電気的特性を有し相補的に配置されたＰ型及びＮ型有機薄膜トランジスタにより構成された回路をフレキシブルな基材上に形成できる。このため、本実施形態によれば、フレキシブルな基材上に形成されて低温動作が可能なフレキシブル回路デバイスを得ることができる。
【０１１５】
図１３は、２段のシフト回路の実測の動作波形の一例を示す図である。図１３（ａ）は、実測したシフト回路のブロック図を示し、図１３（ｂ）は、図１３（ａ）に示すシフト回路の動作波形を示している。図１３（ａ）に示す２段のシフト回路を構成するＤフリップフロップ（Ｄ−ＦＦ）回路ＤＦ１，ＤＦ２の各々は、図３（ａ）に示すＤフリップフロップ回路と同様の構成を有している。図１３（ａ）では、クリア信号入力端子ＣＬＲの図示は省略されている。図１３（ｂ）は、シフト回路の動作波形の一例を示し、図１３（ｂ）中の１段目の波形は第１クロック信号ＣＬＫＮ（図３（ａ）参照）の信号波形を示し、２段目の波形はスタートパルス信号ＳＴＰの信号波形を示し、３段目の波形はＤフリップフリップ回路ＤＦ１の出力端子から出力されるゲートパルス信号ＧＰ１を示し、４段目の波形はＤフリップフリップ回路ＤＦ２の出力端子から出力されるゲートパルス信号ＧＰ２を示している。
【０１１６】
図１３（ｂ）に示すように、第１クロック信号ＣＬＫＮの立ち上がりを基準にスタートパルス信号ＳＴＰがゲートパルス信号ＧＰ１からゲートパルス信号ＧＰ２へと第１クロック信号ＣＬＫＮの１クロック分ずつシフトしていく様子が確認できる。
【０１１７】
本実施形態によるフレキシブル回路デバイス３は、クリア機能付きのＤフリップフロップ回路を有しているが、クリア機能付きでないＤフリップフロップ回路を有していてももちろんよい。クリア機能付きでないＤフリップフロップ回路では、Ｄフリップフロップ回路ＤＦ１においてＮＡＮＤ回路１７ｃ，２７ｃの配置位置に（図３参照）、ＮＡＮＤ回路１７ｃ，２７ｃに代えて反転回路を配置する。図３（ａ）に示すＤフリップフロップ回路ＤＦ１を用いて説明すると、クリア機能付きでないＤフリップフロップ回路は、ＮＡＮＤ回路１７ｃ、２７ｃの配置位置にそれぞれ配置された反転回路を有する。ＮＡＮＤ回路１７ｃに代えて配置された反転回路（第５の反転回路の一例）は、スイッチ回路１７ｂの出力端子に接続された信号入力端子と、反転回路１７ｄ，２７ａの入力端子に接続された信号出力端子とを有する。ＮＡＮＤ回路２７ｃに代えて配置された反転回路（第６の反転回路の一例）は、スイッチ回路２７ｂの出力端子に接続された信号入力端子と、反転回路２７ｄの入力端子及び出力端子Ｑに接続された信号出力端子とを有する。これらの反転回路は、図３（ｂ）に示す反転回路１７ａと同じ構成を有していればよい。これらの反転回路は相補的に配置されたＰ型及びＮ型有機薄膜トランジスタで構成できるので、Ｄフリップフロップ回路での発熱を低減できる。これにより、フレキシブル回路デバイスは、低温動作が可能になるとともに低消費電力化を図ることができる。
【０１１８】
本実施形態によるフレキシブル回路デバイス３に備えられたシフト回路７を構成するＤフリップフロップ回路の回路構成は、図３に示す構成に限らず、図１４に示す回路構成であってもよい。図１４（ａ）に示すように、本実施形態におけるシフト回路７のＤフリップフロップ回路は、ＮＡＮＤ回路１７ｃ，２７ｃに代えてＮＯＲ回路（否定論理和演算回路）１７ｆ，２７ｆを有していてもよい。この場合、Ｄフリップフロップ回路は、ＮＡＮＤ回路１７ｃ，２７ｃで用いられたクリア信号ＣＲに対する応答が逆となる。すなわち、Ｄフリップフロップ回路は、クリア信号ＣＲが低レベルのときに通常のシフト動作を実行し、クリア信号ＣＲが高レベルのときリセットされ、出力端子から低レベルの信号を出力する。
【０１１９】
また、図１４（ｂ）に示すように、本実施形態におけるＤフリップフロップ回路（図１４（ｂ）では、１段目のＤフリップフロップ回路ＤＦ１が図示されている）は、ＮＡＮＤ回路と反転回路とで構成することもできる。Ｄフリップフロップ回路は、マスター回路４７と、スレーブ回路５７と、クロック信号入力回路６７とを有している。マスター回路４７は、入力側に設けられたＮＡＮＤ回路４７ａ，４７ｂと、出力側に設けられたＮＡＮＤ回路４７ｃ，４７ｄとを有している。ＮＡＮＤ回路４７ａは、スタートパルス信号ＳＴＰが入力する一方の入力端子と、クロック信号ＣＬＫを反転した第１クロック信号ＣＬＫＮが入力する他方の入力端子と、スタートパルス信号ＳＴＰと第１クロック信号ＣＬＫＮとを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路４７ｂは、ＮＡＮＤ回路４７ａの出力信号が入力する一方の入力端子と、第１クロック信号ＣＬＫＮが入力する他方の入力端子と、ＮＡＮＤ回路４７ａの出力信号と第１クロック信号ＣＬＫＮとを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路４７ｃは、ＮＡＮＤ回路４７ａの出力信号が入力する一方の入力端子と、ＮＡＮＤ回路４７ｄの出力信号が入力する他方の入力端子と、ＮＡＮＤ回路４７ａの出力信号とＮＡＮＤ回路４７ｄの出力信号とを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路４７ｄは、ＮＡＮＤ回路４７ｂの出力信号が入力する一方の入力端子と、ＮＡＮＤ回路４７ｃの出力信号が入力する他方の入力端子と、ＮＡＮＤ回路４７ｂの出力信号とＮＡＮＤ回路４７ｃの出力信号とを否定論理積した信号を出力する出力端子とを有している。
【０１２０】
スレーブ回路５７は、入力側に設けられたＮＡＮＤ回路５７ａ，５７ｂと、出力側に設けられたＮＡＮＤ回路５７ｃ，５７ｄとを有している。ＮＡＮＤ回路５７ａは、ＮＡＮＤ回路４７ｃの出力信号が入力する一方の入力端子と、第１クロック信号ＣＬＫＮを反転した第２クロック信号ＣＬＫＰが入力する他方の入力端子と、ＮＡＮＤ回路４７ｃの出力信号と第２クロック信号ＣＬＫＰとを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路５７ｂは、ＮＡＮＤ回路５７ａの出力信号が入力する一方の入力端子と、第２クロック信号ＣＬＫＰが入力する他方の入力端子と、ＮＡＮＤ回路５７ａの出力信号と第２クロック信号ＣＬＫＰとを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路５７ｃは、ＮＡＮＤ回路５７ａの出力信号が入力する一方の入力端子と、ＮＡＮＤ回路５７ｄの出力信号が入力する他方の入力端子と、ＮＡＮＤ回路５７ａの出力信号とＮＡＮＤ回路５７ｄの出力信号とを否定論理積した信号を出力する出力端子とを有している。ＮＡＮＤ回路５７ｃが出力する出力信号がゲートパルス信号ＧＰ１となる。ＮＡＮＤ回路５７ｄは、ＮＡＮＤ回路５７ｂの出力信号が入力する一方の入力端子と、ＮＡＮＤ回路５７ｃの出力信号が入力する他方の入力端子と、ＮＡＮＤ回路５７ｂの出力信号とＮＡＮＤ回路５７ｃの出力信号とを否定論理積した信号を出力する出力端子とを有している。
【０１２１】
クロック信号入力回路６７は、クロック信号入力端子ＣＫに入力するクロック信号ＣＬＫが入力し、入力するクロック信号ＣＬＫを反転した第１クロック信号ＣＬＫＮを出力する反転回路６７ａと、第１クロック信号ＣＬＫＮが入力し、入力する第１クロック信号ＣＬＫＮを反転した第２クロック信号ＣＬＫＰを出力する反転回路６７ｂとを有している。
【０１２２】
次に、図１４（ｂ）に示すＤフリップフロップ回路の動作について簡述する。第１クロック信号ＣＬＫＮの信号レベルが高レベルの場合には、ＮＡＮＤ回路４７ａ，４７ｂは、反転回路として機能して、一方の入力端子に入力する入力信号を反転した反転信号を出力する。このため、マスター回路４７は、スタートパルス信号ＳＴＰと同じ波形の信号をＮＡＮＤ回路４７ｃから出力する。一方、第１クロック信号ＣＬＫＮの信号レベルが低レベルの場合には、ＮＡＮＤ回路４７ａ，４７ｂは、一方の入力端子に入力する入力信号の信号レベルによらず高レベルの信号を出力する。これにより、ＮＡＮＤ回路４７ｃ，４７ｄは反転回路として機能する。このため、マスター回路４７は、ＮＡＮＤ回路４７ａに入力する信号とは無関係に、第１クロック信号ＣＬＫＮが高レベルから低レベルに切り替わった時の出力状態を維持する。このように、マスター回路４７は、第１クロック信号ＣＬＫＮが高レベルの場合にスタートパルス信号ＳＴＰをサンプリングし、第１クロック信号ＣＬＫＮが低レベルの場合にサンプリングしたスタートパルス信号ＳＴＰを出力し続ける。
【０１２３】
スレーブ回路５７は、マスター回路４７と同様に動作するので、第２クロック信号ＣＬＫＰが高レベルの場合にマスター回路４７に設けられたＮＡＮＤ回路４７ｃが出力する出力信号をサンプリングし、第２クロック信号ＣＬＫＰが低レベルの場合にサンプリングしたＮＡＮＤ回路４７ｃの出力信号を出力し続ける。第２クロック信号ＣＬＫＰは、第１クロック信号ＣＬＫＮを反転した信号であるため、第１クロック信号ＣＬＫＮが高レベルの場合は第２クロック信号ＣＬＫＰは低レベルとなり、第１クロック信号ＣＬＫＮが低レベルの場合は第２クロック信号ＣＬＫＰは高レベルとなる。したがって、マスター回路４７がスタートパルス信号ＳＴＰをサンプリングしているときに、スレーブ回路５７は、現時点よりもクロック信号ＣＬＫの半クロック前の時点でサンプリングしたマスター回路４７の出力信号をゲートパルス信号ＧＰ１として出力し続ける。マスター回路４７が、現時点よりもクロック信号ＣＬＫの半クロック前の時点でサンプリングたスタートパルス信号を出力し続ける状態になると、スレーブ回路５７は、マスター回路４７が出力するスタートパルス信号ＳＴＰをサンプリングしてゲートパルス信号ＧＰ１として出力する。これにより、Ｄフリップフロップ回路は、スタートパルス信号ＳＴＰをクロック信号ＣＬＫの半クロック分だけシフトしたゲートパルス信号ＧＰ１を出力する。
【０１２４】
また、図１４（ｃ）に示すように、本実施形態におけるＤフリップフロップ回路（図１４（ｃ）では、１段目のＤフリップフロップ回路ＤＦ１が図示されている）は、ＮＯＲ回路と反転回路とで構成することもできる。Ｄフリップフロップ回路は、マスター回路７７と、スレーブ回路８７と、クロック信号入力回路９７とを有している。マスター回路７７は、入力側に設けられたＮＯＲ回路７７ａ，７７ｂと、出力側に設けられたＮＯＲ回路７７ｃ，７７ｄとを有している。ＮＯＲ回路７７ａは、スタートパルス信号ＳＴＰが入力する一方の入力端子と、クロック信号ＣＬＫと同位相の第２クロック信号ＣＬＫＰが入力する他方の入力端子と、スタートパルス信号ＳＴＰと第２クロック信号ＣＬＫＰとを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路７７ｂは、ＮＯＲ回路７７ａの出力信号が入力する一方の入力端子と、第２クロック信号ＣＬＫＰが入力する他方の入力端子と、ＮＯＲ回路７７ａの出力信号と第２クロック信号ＣＬＫＰとを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路７７ｃは、ＮＯＲ回路７７ａの出力信号が入力する一方の入力端子と、ＮＯＲ回路７７ｄの出力信号が入力する他方の入力端子と、ＮＯＲ回路７７ａの出力信号とＮＯＲ回路７７ｄの出力信号とを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路７７ｄは、ＮＯＲ回路７７ｂの出力信号が入力する一方の入力端子と、ＮＯＲ回路７７ｃの出力信号が入力する他方の入力端子と、ＮＯＲ回路７７ｂの出力信号とＮＯＲ回路７７ｃの出力信号とを否定論理和した信号を出力する出力端子とを有している。
【０１２５】
スレーブ回路８７は、入力側に設けられたＮＯＲ回路８７ａ，８７ｂと、出力側に設けられたＮＯＲ回路８７ｃ，８７ｄとを有している。ＮＯＲ回路８７ａは、ＮＯＲ回路７７ｃの出力信号が入力する一方の入力端子と、クロック信号ＣＬＫを反転した第１クロック信号ＣＬＫＮが入力する他方の入力端子と、ＮＯＲ回路８７ｃの出力信号と第１クロック信号ＣＬＫＮとを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路８７ｂは、ＮＯＲ回路８７ａの出力信号が入力する一方の入力端子と、第１クロック信号ＣＬＫＮが入力する他方の入力端子と、ＮＯＲ回路８７ａの出力信号と第１クロック信号ＣＬＫＮとを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路８７ｃは、ＮＯＲ回路８７ａの出力信号が入力する一方の入力端子と、ＮＯＲ回路８７ｄの出力信号が入力する他方の入力端子と、ＮＯＲ回路８７ａの出力信号とＮＯＲ回路８７ｄの出力信号とを否定論理和した信号を出力する出力端子とを有している。ＮＯＲ回路８７ｃが出力する出力信号がゲートパルス信号ＧＰ１となる。ＮＯＲ回路８７ｄは、ＮＯＲ回路８７ｂの出力信号が入力する一方の入力端子と、ＮＯＲ回路８７ｃの出力信号が入力する他方の入力端子と、ＮＯＲ回路８７ｂの出力信号とＮＯＲ回路８７ｃの出力信号とを論理和した信号を出力する出力端子とを有している。
【０１２６】
クロック信号入力回路９７は、クロック信号入力端子ＣＫに入力するクロック信号ＣＬＫが入力し、入力するクロック信号ＣＬＫを反転した第１クロック信号ＣＬＫＮを出力する反転回路９７ａと、第１クロック信号ＣＬＫＮが入力し、入力する第１クロック信号ＣＬＫＮを反転した第２クロック信号ＣＬＫＰを出力する反転回路９７ｂとを有している。
【０１２７】
次に、図１４（ｃ）に示すＤフリップフロップ回路の動作について簡述する。第２クロック信号ＣＬＫＰの信号レベルが低レベルの場合には、ＮＯＲ回路７７ａ，７７ｂは、反転回路として機能して、一方の入力端子に入力する入力信号を反転した反転信号を出力する。このため、マスター回路７７は、スタートパルス信号ＳＴＰと同じ波形の信号をＮＯＲ回路７７ｃから出力する。一方、第２クロック信号ＣＬＫＰの信号レベルが高レベルの場合には、ＮＯＲ回路７７ａ，７７ｂは、一方の入力端子に入力する入力信号の信号レベルによらず低レベルの信号を出力する。これにより、ＮＯＲ回路７７ｃ，７７ｄは反転回路として機能する。このため、マスター回路７７は、ＮＯＲ回路７７ａに入力する信号とは無関係に、第２クロック信号ＣＬＫＰが低レベルから高レベルに切り替わった時の出力状態を維持する。このように、マスター回路７７は、第２クロック信号ＣＬＫＰが低レベルの場合にスタートパルス信号ＳＴＰをサンプリングし、第２クロック信号ＣＬＫＰが高レベルの場合にサンプリングしたスタートパルス信号を出力し続ける。
【０１２８】
スレーブ回路８７は、マスター回路７７と同様に動作するので、第１クロック信号ＣＬＫＮが低レベルの場合にマスター回路７７に設けられたＮＯＲ回路７７ｃが出力する出力信号をサンプリングし、第１クロック信号ＣＬＫＮが高レベルの場合にサンプリングしたＮＯＲ回路７７ｃの出力信号を出力し続ける。第２クロック信号ＣＬＫＰは、第１クロック信号ＣＬＫＮを反転した信号であるため、第１クロック信号ＣＬＫＮが高レベルの場合は第２クロック信号ＣＬＫＰは低レベルとなり、第１クロック信号ＣＬＫＮが低レベルの場合は第２クロック信号ＣＬＫＰは高レベルとなる。したがって、マスター回路７７がスタートパルス信号ＳＴＰをサンプリングしているときに、スレーブ回路８７は、現時点よりもクロック信号ＣＬＫの半クロック前の時点でサンプリングしたマスター回路７７の出力信号をゲートパルス信号ＧＰ１として出力し続ける。マスター回路７７が、現時点よりもクロック信号ＣＬＫの半クロック前の時点でサンプリングしたスタートパルス信号ＳＴＰを出力し続ける状態になると、スレーブ回路８７は、マスター回路７７が出力するスタートパルス信号ＳＴＰをゲートパルス信号ＧＰ１として出力する。これにより、Ｄフリップフロップ回路は、スタートパルス信号ＳＴＰをクロック信号ＣＬＫの半クロック分だけシフトしたゲートパル信号ＧＰ１を出力する。
【０１２９】
〔第２の実施形態〕
本発明の第２の実施形態によるフレキシブル回路デバイスについて図１５から図１７を用いて説明する。本実施形態によるフレキシブル回路デバイス１０３の概略構成について図１５から図１７を用いて説明する。図１５は、本実施形態によるフレキシブル回路デバイス１０３及びそれを備えた電気泳動表示装置１０１の概略構成を示す図である。電気泳動表示装置１０１は、フレキシブル回路デバイス１０３と、フレキシブル回路デバイス１０３を駆動する駆動部１０５とを有している。フレキシブル回路デバイス１０３と駆動部１０５とは、駆動部１０５に設けられた接続部１０５ｄにおいて接続されている。フレキシブル回路デバイス１０３と駆動部１０５とは、接続部１０５ｄの１箇所で接続されている。フレキシブル回路デバイス１０３は、不図示の異方性導電膜を用いて駆動部１０５に装着されている。異方導電膜を用いてフレキシブル回路デバイス１０３と駆動部１０５を接続することで、フレキシブル回路デバイス１０３と駆動部１０５を別個に製造できるようになるため、歩留りを向上させることができる。
【０１３０】
駆動部１０５は、フレキシブル回路デバイス１０３に形成されたシフト回路１０７を制御する制御回路１０５ａと、フレキシブル回路デバイス１０３に形成された電気泳動素子（詳細は後述する）を駆動するドライバ回路１０５ｂと、制御回路５ａ及びドライバ回路１０５ｂと、制御回路１０５ａやドライバ回路１０５ｂに印加する電源電圧などを生成する電源回路１０５ｃとを有している。制御回路５ａは、シフト回路１０７に入力する各種信号（詳細は後述する）を出力する。また、制御回路５ａは、ドライバ回路１０５ｂの動作を制御する制御信号をドライバ回路１０５ｂに出力する。電源回路１０５ｃは、制御回路１０５ａ、シフト回路１０７、画定領域毎に形成された画素選択用薄膜トランジスタ（詳細は後述）などをそれぞれ駆動するために必要な複数の駆動用電圧を生成する。電源回路１０５ｃは例えば、３Ｖ電源からこれら駆動用電圧を生成するＤＣ−ＤＣコンバータ回路を有している。
【０１３１】
フレキシブル回路デバイス１０３は、例えばＰＥＮで形成された基材１０３ａと、基材１０３ａ上に形成されたシフト回路１０７と、基材１０３ａ上に形成され、シフト回路１０７が出力するゲートパルス信号が入力する表示領域１０９とを有している。基材１０３ａの荷重たわみ温度は２５０℃以下である。基材１０３ａは、シフト回路１０７及び表示領域１０９が形成されて長方形状の外形を備えた回路形成部１３１ａを有している。さらに、基材１０３ａは、シフト回路１０７及び表示領域１０９と制御回路１０５ａ及びドライバ回路１０５ｂとの間で各種信号が送受信される配線が形成された配線形成部１３１ｂを有している。配線形成部１３１ｂは、回路形成部１３１ａの一の長辺から駆動部１０５に延びて形成された長方形状を有している。上記第１の実施形態と同様に、基材１０３ａはＣ面又はＲ（本例ではＣ面）をつけた上で配線形成部１３１ｂを回路形成部１３１ａから引き伸ばす形状を有している。これにより、配線形成部１３１ｂの引き延ばし部分の機械的強度が確保される。
【０１３２】
表示領域１０９は、シフト回路１０７によって駆動される複数（図１５では６本）のゲートバスラインＧＢ１０１〜ＧＢ１０６と、ゲートバスラインＧＢ１０１〜ＧＢ１０６に交差して形成された複数（図１では８本）のソースバスラインＳＢ１０１〜ＳＢ１０８とを有している。ゲートバスラインＧＢ１０１〜ＧＢ１０６の一端は、シフト回路１０７の出力端子（不図示）に接続されている。ゲートバスラインＧＢ１０１〜ＧＢ１０６は、シフト回路１０７の出力端子からシフト回路１０７が設けられていない側の基材１０３ａの短辺近傍まで伸びる直線状に形成されている。
【０１３３】
配線形成部１３１ｂ側の基材１０３ａの一方の長辺側には、回路形成部１３１ａから配線形成部１３１ｂに向かって各種配線を集約させるための配線集約領域が設けられている。ソースバスラインＳＢ１０１〜ＳＢ１０８は、この配線集約領域から基材１０３ａの他方の長辺側に向かって伸びる直線状に形成されている。
【０１３４】
ゲートバスラインＧＢ１０１〜ＧＢ１０６とソースバスラインＳＢ１０１〜ＳＢ１０８とで確定された画定領域が画素領域Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜Ｐ３８，Ｐ４１〜Ｐ４８，Ｐ５１〜Ｐ５８，Ｐ６１〜Ｐ６８となる。画素領域Ｐ１１〜Ｐ６８は、回路形成部１３１ａにおいてマトリクス状に配置されている。詳細は後述するが画素領域Ｐ１１〜Ｐ６８には、電気泳動素子が形成されている。これにより、本実施形態による電気泳動表示装置１０１は、ドット表示が可能になる。なお、ゲートバスラインＧＢ１０１〜ＧＢ１０６、ソースバスラインＳＢ１０１〜ＳＢ１０８及び画素領域Ｐ１１〜Ｐ６８の形成数は、図１５に示す数に限られない。
【０１３５】
次に、シフト回路１０７及び画素領域Ｐ１１〜Ｐ６８に形成された画素回路の回路構成について図１６及び図１７を用いて説明する。画素回路は、画素領域に画像を表示するための回路である。図１６は、画素領域Ｐ１１〜Ｐ３４近傍の回路形成部１３１ａを拡大して示している。画素領域Ｐ１１〜Ｐ６８に形成された画素回路ＰＣ１１〜ＰＣ３４は同一の回路構成を有しているため、以下、画素回路ＰＣ１１を例にとって画素回路の回路構成を説明する。
【０１３６】
図１６に示すように、画素回路ＰＣ１１は、ゲートバスラインＧＢ１０１及びソースバスラインＳＢ１０１の交差位置近傍に形成された画素選択用薄膜トランジスタＴＰ１１を有している。また、画素回路ＰＣ１１は、画素選択用薄膜トランジスタＴＰ１１のドレイン端子Ｄに接続された電気泳動素子ＥＰ１１を有している。
【０１３７】
画素選択用薄膜トランジスタＴＰ１１は、例えば導電型がＰ型のＰ型有機電界効果トランジスタで構成されている。画素選択用薄膜トランジスタＴＰ１１は、ゲート端子ＧがゲートバスラインＧＢ１０１に接続され、ソース端子ＳがソースバスラインＳＢ１０１に接続されている。画素選択用薄膜トランジスタＴＰ１１は、画素領域Ｐ１１を選択する選択用トランジスタである。画素選択用薄膜トランジスタＴＰ１１は、ゲートバスラインＧＢ１０１に信号レベルが高レベルの信号が入力され、ゲート端子Ｇに高レベルの電圧が印加されるとオフ状態（開状態）になる。一方、画素選択用薄膜トランジスタＴＰ１１は、ゲートバスラインＧＢ１０１に信号レベルが低レベルの信号が入力され、ゲート端子に低レベルの電圧が印加されるとオン状態（閉状態）になる。
【０１３８】
したがって、ゲートバスラインＧＢ１０１に信号レベルが低レベルのゲートパルス信号ＧＰ１が印加されると、画素選択用薄膜トランジスタＴＰ１１はオフ状態からオン状態に切り替わり、画素領域Ｐ１１は選択状態となる。画素選択用薄膜トランジスタＴＰ１１がオン状態になると、ソースバスラインＳＢ１０１と電気泳動素子ＥＰ１１とが電気的に接続される。これにより、電気泳動素子ＥＰ１１には、ドライバ回路１０５ｂ（図１５参照）から出力された画素印加電圧ＶＰ１が印加される。このように、シフト回路１０７から低レベルのゲートパルス信号ＧＰ１が例えばゲートバスラインＧＢ１０１に入力すると、ゲートバスラインＧＢ１０１に接続された画素選択用薄膜トランジスタＴＰ１１〜ＴＰ１４が同時にオン状態となる。
【０１３９】
シフト回路１０７には、クロック信号ＣＬＫと、クロック信号ＣＬＫに同期して順次シフトされる入力信号であるスタートパルス信号ＳＴＰとが入力するようになっている。また、シフト回路１０７は、シフト回路１０７におけるスタートパルス信号ＳＴＰのシフト動作をクリアするクリア信号ＣＲが入力するようになっている。すなわち、シフト回路１０７は、クロック信号ＣＬＫ、スタートパルス信号ＳＴＰ及びクリア信号ＣＲが入力する入力端子（不図示）を有している。クロック信号ＣＬＫ、スタートパルスＳＴＰ及びクリア信号ＣＲは、制御回路１０５ａ（図１５参照）で生成される。
【０１４０】
シフト回路１０７は、直列接続された複数（図１６では３つ）のＤフリップフロップ回路ＤＦ１０１，ＤＦ１０２，ＤＦ１０３を有している。シフト回路１０７は、ゲートバスラインと同数のＤフリップフロップ回路を有している。クロック信号ＣＬＫは、シフト回路１０７に設けられた全てのＤフリップフリップ回路のクロック信号入力端子ＣＫに並列に入力するようになっている。クリア信号ＣＲは、シフト回路１０７に設けられた全てのＤフリップフリップ回路のクリア信号入力端子ＣＬＲに並列に入力するようになっている。
【０１４１】
スタートパルス信号ＳＴＰは、シフト回路１０７に設けられた初段のＤフリップフロップ回路ＤＦ１０１の入力端子Ｄに入力するようになっている。Ｄフリップフロップ回路ＤＦ１０１の出力端子Ｑは、次段（すなわち２段目）のＤフリップフロップ回路ＤＦ１０２の入力端子Ｄ及び１行目のゲートバスラインＧＢ１０１と接続されている。Ｄフリップフロップ回路ＤＦ１０１は、入力したスタートパルス信号ＳＴＰを、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ１としてゲートバスラインＧＢ１０１に出力する。また、Ｄフリップフロップ回路ＤＦ１０１は、このシフトパルス信号を次段のＤフリップフリップ回路ＤＦ２の入力端子Ｄに出力する。
【０１４２】
Ｄフリップフロップ回路ＤＦ１０２の出力端子Ｑは、次段（すなわち３段目）のＤフリップフロップ回路ＤＦ１０３の入力端子Ｄ及び２行目のゲートバスラインＧＢ１０２と接続されている。Ｄフリップフロップ回路ＤＦ１０２は、入力したシフトパルス信号を、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ２としてゲートバスラインＧＢ１０２に出力する。また、Ｄフリップフロップ回路ＤＦ１０２は、このシフトパルス信号を次段のＤフリップフリップ回路ＤＦ１０３の入力端子Ｄに出力する。
【０１４３】
Ｄフリップフロップ回路ＤＦ１０３の出力端子Ｑは、次段（すなわち不図示の４段目）のＤフリップフロップ回路の入力端子及び３行目のゲートバスラインＧＢ１０３と接続されている。Ｄフリップフロップ回路ＤＦ１０３は、入力したシフトパルス信号を、入力するクロック信号ＣＬＫの例えば立ち上がりに同期させて１クロック分だけシフトしたシフトパルス信号をゲートパルス信号ＧＰ３としてゲートバスラインＧＢ１０３に出力する。また、Ｄフリップフロップ回路ＤＦ１０３は、このシフトパルス信号を次段のＤフリップフリップ回路の入力端子に出力する。
【０１４４】
このように、シフト回路１０７は、クロック信号ＣＬＫに同期させて、例えば信号レベルが低レベルのスタートパルス信号ＳＴＰを１クロック分だけシフトしたゲートパルス信号ＧＰ１〜ＧＰ３をゲートバスラインＧＢ１０１〜ＧＢ１０３に順次出力する。このため、画素領域Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２４、Ｐ３１〜Ｐ３４は、順次選択状態となる。これにより、画素領域Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２４、Ｐ３１〜Ｐ３４には、ドライバ回路１０５ｂから出力された画素印加電圧ＶＰ１〜ＶＰ４が１行毎に順次印加される。このように、シフト回路１０７は、ゲートバスラインＧＢ１０１〜ＧＢ１０３を順次選択して駆動する線順次駆動を行うことができる。Ｄフリップフロップ回路ＤＦ１０１〜ＤＦ１０３の回路構成は、上記第１の実施形態におけるＤフリップフロップ回路ＤＦ１〜ＤＦ３の回路構成と同一であるため、説明は省略する。
【０１４５】
次に、電気泳動素子ＥＰ１１〜ＥＰ３４の概略構成について図１７を用いて説明する。図１７は、電気泳動素子ＥＰ１１の概略構成を示している。電気泳動素子ＥＰ１１〜ＥＰ３４は、同一の構成を有しているので、以下、電気泳動素子ＥＰ１１を例にとって、電気泳動素子の概略構成を説明する。図１７に示すように、電気泳動素子ＥＰ１１は、画素選択用薄膜トランジスタＴＰ１１のドレイン端子Ｄに接続された画素電極１１ａと、画素電極１１ａと所定の間隙を設けて対向配置された共通電極１１ｂとを有している。画素電極１１ａは基材１０３ａ上の画素領域Ｐ１１内で所定形状に形成されている。表示領域１０９に形成された全ての画素電極は、電気的に互いに分離されている。
【０１４６】
共通電極１１ｂは、基材１０３ａと対向配置された対向基材１０２上に形成されている。対向基材１０２は、基材１０３ａと同じ材料で形成されている。共通電極１１ｂは、対向基材１０２の基材１０３ａと面する表面に形成されている。共通電極１１ｂは、対向基材１０２の表示領域１０９のほぼ全面に形成されている。共通電極１１ｂは、画素領域Ｐ１１〜Ｐ６８に跨って形成されている。共通電極１１ｂは、表示領域１０９に形成された全ての電気泳動素子で共通化されている。共通電極１１ｂは、直流の共通電圧が出力される共通電圧出力端子１１１と接続されている。これにより、共通電極１１ｂには直流の共通電圧が印加される。
【０１４７】
電気泳動表示装置１０１は、基材１０３ａの側から観察するように設計されており、画素電極１１ａは透明電極であり、共通電極１１ｂは基材１０３ａ側から入射した光を反射する反射電極である。画素電極１１ａは、例えば所定形状にパターニングされたＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）薄膜で形成されている。共通電極１１ｂは、例えばＡｌ薄膜で形成されている。
【０１４８】
電気泳動素子ＥＰ１１は、画素電極１１ａと共通電極１１ｂとの間に配置されたマイクロカプセル１１ｃと、マイクロカプセル１１ｃを両電極１１ａ，１１ｂの間に固定する結合材１１ｆとを有している。マイクロカプセル１１ｃは、アラビアゴムとゼラチンとの混合物で形成されている。マイクロカプセル１１ｃ内には、二酸化チタン粒子からなる白色の電気泳動粒子１１ｄと、アクリル樹脂系粒子からなる黒に着色された電気泳動粒子１１ｅと、ドデシルベンゼンからなる透明な液相分散媒１１ｇとが封入されている。電気泳動粒子１１ｄ，１１ｅ及び液相分散媒１１ｇで電気泳動分散液が構成される。電気泳動粒子１１ｄは、負に帯電しており、電気泳動粒子１１ｅは正に帯電している。結合材１１ｆは、アクリル系樹脂とシリコーン系樹脂との混合物で形成されている。
【０１４９】
共通電極１１ｂに共通電圧が印加され、画素選択用薄膜トランジスタＴＰ１１がオン状態となって画素電極１１ａに共通電圧と同じ電圧の画素印加電圧ＶＰ１が印加されたとする。この場合、画素電極１１ａと共通電極１１ｂとの間には電位差が生じていない状態、すなわち電圧が印加されていない状態となる。この状態では、マイクロカプセル１１ｃ内の電気泳動粒子１１ｄ，１１ｅは、液相分散媒１１ｇ内に均一に分散する。液相分散媒１１ｇ内に電気泳動粒子１１ｄ，１１ｅが均一に分散している状態のときに、基材１０３ａ側から画素領域Ｐ１１を見ると、画素領域Ｐ１１は透明（厳密には共通電極１１ｂで反射した光の色）となる。この状態において画素選択用薄膜トランジスタＴＰ１１がオフ状態になると、画素電極１１ａには、画素印加電圧ＶＰ１が印加され続ける状態となる。一方、共通電圧は共通電極１１ｂに印加され続ける。このため、画素電極１１ａと共通電極１１ｂとの間には、電圧が印加されていない状態が保持され、電気泳動粒子１１ｄ，１１ｅは、液相分散媒１１ｇ内に均一に分散した状態を維持する。このため、基材１０３ａ側からは共通電極１１ｂで反射した光の色が見え続け、画素領域Ｐ１１は透明表示を維持する。
【０１５０】
共通電極１１ｂに共通電圧が印加され、画素選択用薄膜トランジスタＴＰ１１がオン状態となって画素電極１１ａに共通電圧よりも高い画素印加電圧ＶＰ１が印加されたとする。この場合、図１７に示すように、負に帯電している白色の電気泳動粒子１１ｄは、正極となる画素電極１１ａ側に泳動し、正に帯電している黒色の電気泳動粒子１１ｅは、負極となる共通電極１１ｂ側に泳動する。このため、画素領域Ｐ１１は白色表示となる。この状態において画素選択用薄膜トランジスタＴＰ１１がオフ状態になると、画素電極１１ａには、画素印加電圧ＶＰ１が印加され続ける状態となる。一方、共通電圧は共通電極１１ｂに印加され続ける。このため、画素電極１１ａに保持されている正の電荷と、電気泳動粒子１１ｄが有する負の電荷とのクーロン力によって、電気泳動粒子１１ｄは画素電極１１ａ側に存在し続ける。また、共通電極１１ｂに保持されている負の電荷と、電気泳動粒子１１ｅが有する正の電荷とのクーロン力によって、電気泳動粒子１１ｅは共通電極１１ｂ側に存在し続ける。このため、基材１０３ａ側からは白色の電気泳動粒子１１ｄが見え続け、画素領域Ｐ１１は白色表示を維持する。
【０１５１】
一方、共通電極１１ｂに共通電圧が印加され、画素選択用薄膜トランジスタＴＰ１１がオン状態となって画素電極１１ａに共通電圧よりも低い画素印加電圧ＶＰ１が印加されたとする。この場合、正に帯電している黒色の電気泳動粒子１１ｅは、負極となる画素電極１１ａ側に泳動し、負に帯電している白色の電気泳動粒子１１ｄは、正極となる共通電極１１ｂ側に泳動する。このため、画素領域Ｐ１１は黒色となる。この状態において画素選択用薄膜トランジスタＴＰ１１がオフ状態になると、画素電極１１ａには、画素印加電圧ＶＰ１が印加され続ける状態となる。一方、共通電圧は共通電極１１ｂに印加され続ける。このため、画素電極１１ａに保持されている負の電荷と、電気泳動粒子１１ｅが有する正の電荷とのクーロン力によって、電気泳動粒子１１ｅは画素電極１１ａ側に存在し続ける。また、共通電極１１ｂに保持されている正の電荷と、電気泳動粒子１１ｄが有する負の電荷とのクーロン力によって、電気泳動粒子１１ｄは共通電極１１ｂ側に存在し続ける。このため、基材１０３ａ側からは黒色の電気泳動粒子１１ｅが見え続け、画素領域Ｐ１１は黒色表示を維持する。
【０１５２】
このように、画素領域Ｐ１１は表示状態を維持できるメモリ性を備えている。このため、電気泳動表示装置１０１は、シフト回路１０７から順次出力されるゲートパルス信号に同期させて所望の画素印加電圧をソースバスラインを介して画素領域に一行毎に印加する。電気泳動表示装置１０１は、全ゲートバスラインへのゲートパルス信号の印加が終了した後に画素印加電圧やゲートパルス信号を印加しなくても、この全ゲートバスラインの走査によって表示領域に表示された画像を長期間保持することができる。また、電気泳動表示装置１０１は、フレキシブルな基材上に画素領域やこの画素領域を駆動する駆動回路を一体的に形成されたフレキシブル回路デバイス１０３を有している。このため、本実施形態では、表示領域とともに駆動回路を撓ませたり丸めたり、あたかも紙のようにフレキシブル回路デバイス１０３を取り扱うことができる。また、フレキシブル回路デバイス１０３に設けられたシフト回路１０７は、相補的に配置されたＰ型有機薄膜トランジスタとＮ型有機薄膜トランジスタとで構成されている。このため、電気泳動表示装置１０１は低温動作が可能となりシフト回路１０７での発熱を低減できる。さらに、電気泳動表示装置１０１は、低消費電力駆動が可能になる。これにより、電気泳動表示装置１０１を例えば電子ペーパーとして使用した場合、シフト回路１０７での発熱によるフレキシブル回路デバイス１０３の動作不具合や使用者の違和感を防止できる。
【０１５３】
本実施形態では、表示素子として電気泳動表示素子を例にとって説明したが、表示素子として液晶表示素子や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であっても、同様の効果が得られる。
【符号の説明】
【０１５４】
１  筋電位測定装置
３，１０３  フレキシブル回路デバイス
３ａ，１０３ａ，２０３ａ  基材
５，１０５  駆動部
５ａ，１０５ａ  制御回路
５ｂ  測定部
５ｃ、１０５ｃ  電源回路
５ｄ、１０５ｄ  接続部
７，１０７  シフト回路
７ａ，４７，７７  マスター回路
７ｂ，５７，８７  スレーブ回路
７ｃ  クロック信号入力回路
９  筋電位検出部
１１ａ  画素電極
１１ｂ  共通電極
１１ｃ  マイクロカプセル
１１ｄ，１１ｅ  電気泳動粒子
１１ｆ  結合材
１１ｇ  液相分散媒
１６ａ，１６ｂ，１６ｃ、１６ｄ，１６ｅ  Ｐ型有機薄膜トランジスタ
１７ａ，１７ｄ，２７ａ，２７ｄ６７ａ，６７ｂ，９７ａ，９７ｂ  反転回路
１７ｂ，１７ｅ，２７ｂ，２７ｅ  スイッチ回路
１７ｃ，２７ｃ，４７ａ〜４７ｄ，５７ａ〜５７ｄ  ＮＡＮＤ回路
１７ｆ，２７ｆ，７７ａ〜７７ｄ，８７ａ〜８７ｄ  ＮＯＲ回路
１８ａ、１８ｂ、１８ｃ、１８ｄ  Ｎ型有機薄膜トランジスタ
３１ａ，１３１ａ  回路形成部
３１ｂ、１３１ｂ  配線形成部
１０１  電気泳動表示装置
１０２  対向基材
１０５ｂ  ドライバ回路
１０９  表示領域
１１１  共通電圧出力端子
１６１Ｄ，１８１Ｄ，２１１Ｄ  ドレイン電極
１６１Ｇ，１８１Ｇ，２０５  ゲート電極層
１６１Ｓ，１８１Ｓ，２１１Ｓ  ソース電極
１６１ａ，１８１ａ  フッ化マグネシウム膜
１６１ｂ，１８１ｂ  アルミ酸化膜
１６１ｃ、１８１ｃ  ＳＡＭ膜
１６１ｄ  Ｐ型有機半導体膜
１８１ｄ  Ｎ型有機半導体膜
２０１  封止層
２０１ａ，２０１ｂ  封止膜
２０３  基材層
２０３ｂ  表面平滑層
２０３ｃ  保護層
２０５Ｇ  ゲート電極
２０７  絶縁膜層
２０９  有機半導体層
２１１  ソース／ドレイン電極層
ＤＢ１〜ＤＢ８  ドレインバスライン
ＤＦ１〜ＤＦ３、ＤＦ１０１〜ＤＦ１０３  フリップフリップ回路
ＥＰ１１〜ＥＰ３４  電気泳動素子
ＧＢ１〜ＧＢ６，ＧＢ１０１〜ＧＢ１０６  ゲートバスライン
ＭＣ１１〜ＭＣ３４  筋電位検出回路
Ｐ１１〜Ｐ６８  画素領域
ＰＣ１１〜ＰＣ３４  画素回路
Ｒ１１〜Ｒ６８  筋電位検出領域
Ｓ１１ 信号入力部
ＳＢ１０１〜ＳＢ１０８  ソースバスライン
ＴＰ１１-ＴＰ３４  画素選択用薄膜トランジスタ
【図１】
0006530591.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0006530591.tif 000012
【図１２】
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【図１３】
0006530591.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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