(57)【特許請求の範囲】
【請求項１】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート全体上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
エッチングにより前記妨害材料の露出部分を除去するステップであって、前記コンフォーマル層は前記エッチングの間前記犠牲ゲートを保護する、ステップと、
前記コンフォーマル層の側壁に隣接して層間誘電体材料を形成し、前記犠牲ゲートを露出するステップと、
前記犠牲ゲート及び前記妨害材料の一部を除去して前記半導体フィンの第３の部分を露出するステップと、
前記半導体フィンの前記第３の部分上にゲート誘電体、及び前記ゲート誘電体上にゲート電極を配設するステップとを含む方法。
【請求項２】
前記コンフォーマル層を選択的に形成する前に、妨害用の自己組織化単分子層を前記妨害材料の少なくとも一部に形成するステップをさらに含み、前記犠牲ゲート及び前記妨害材料の前記一部を除去するステップは、さらに、前記妨害用の自己組織化単分子層を除去するステップを含む、請求項１に記載の方法。
【請求項３】
前記妨害用の自己組織化単分子層が、少なくとも頭部基および末端を有する分子を含み、前記頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む請求項２に記載の方法。
【請求項４】
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成する前に、前記犠牲ゲート内への注入を行って、前記犠牲ゲート内部に注入領域を形成するステップをさらに含む請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記犠牲ゲートがポリシリコンを含み、前記注入が窒素注入を含み、前記妨害材料が酸化ケイ素を含む請求項４に記載の方法。
【請求項６】
前記犠牲ゲートがポリシリコンを含み、前記注入がアモルファス化注入を含み、前記コンフォーマル層を選択的に形成するステップが、炭化ケイ素コンフォーマル層を形成するために炭素堆積および高速熱処理を含む請求項４または５に記載の方法。
【請求項７】
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップが、プラズマ露出、原子層堆積、分子層堆積、または化学気相成長の少なくとも１つを含む１回の堆積操作を含む請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップが、前記犠牲ゲート内への注入を行って、前記コンフォーマル層を形成する請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含む請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記コンフォーマル層が、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含む請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記半導体フィンが、ナノワイヤを備えるアンダーカットフィンを含み、前記犠牲ゲートが、前記半導体フィンの周りを実質的に覆う、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
半導体フィンの第１の部分上のゲート誘電体、及び前記ゲート誘電体上のゲート電極を含むゲートと、
前記第１の部分に隣接する前記半導体フィンの第２の部分上の妨害材料と、
前記妨害材料上の妨害用の自己組織化単分子層部分と、
前記第２の部分に隣接する前記半導体フィンの第３の部分上の層間誘電体材料と、
前記ゲートに隣接し、前記妨害用の自己組織化単分子層部分上のゲート側壁スペーサと
を有するトランジスタを備え、
前記妨害材料、前記妨害用の自己組織化単分子層部分、及びゲート側壁スペーサは、前記層間誘電体材料に隣接し、かつ前記ゲートと前記層間誘電体材料との間にある、集積回路。
【請求項１３】
前記妨害用の自己組織化単分子層部分は、妨害用の自己組織化単分子層分子頭部基または妨害用の自己組織化単分子層分子末端の少なくとも一方を備える請求項１２に記載の集積回路。
【請求項１４】
前記妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む請求項１３に記載の集積回路。
【請求項１５】
前記半導体フィン内部および少なくとも前記妨害材料の下方にある注入領域をさらに備える請求項１２から１４のいずれか一項に記載の集積回路。
【請求項１６】
前記注入領域が、窒素、酸素、ホウ素、リン、ヒ素、アンチモン、炭素、アルゴン、ヘリウム、またはキセノンの少なくとも１つを含む請求項１５に記載の集積回路。
【請求項１７】
前記妨害材料が酸化ケイ素を含み、前記ゲート側壁スペーサが窒化ケイ素を含み、前記ゲート誘電体が高ｋゲート誘電体を含み、前記ゲート電極が金属ゲートを含む請求項１２から１６のいずれか一項に記載の集積回路。
【請求項１８】
前記妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含み、前記集積回路が、前記ゲート側壁スペーサの下方にアンダーカット部分をさらに含む請求項１２から１７のいずれか一項に記載の集積回路。
【請求項１９】
前記ゲート側壁スペーサが、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含み、前記ゲート側壁スペーサが、前記半導体フィンに隣接するテーパ付き部分を含む請求項１２から１８のいずれか一項に記載の集積回路。
【請求項２０】
前記半導体フィンが、ナノワイヤを含むアンダーカットフィンを有し、前記ゲートが、前記半導体フィンの周りを実質的に覆う、請求項１２から１９のいずれか一項に記載の集積回路。
【請求項２１】
メモリと、
前記メモリに結合されたプロセッサとを備え、前記プロセッサは、トランジスタを備え、前記トランジスタは、
半導体フィンの第１の部分上のゲート誘電体、及び前記ゲート誘電体上のゲート電極を含むゲートと、
前記第１の部分に隣接する前記半導体フィンの第２の部分上の妨害材料と、
前記妨害材料上の妨害用の自己組織化単分子層部分と、
前記第２の部分に隣接する前記半導体フィンの第３の部分上の層間誘電体材料と、
前記ゲートに隣接し、前記妨害用の自己組織化単分子層部分上のゲート側壁スペーサと
を備え、
前記妨害材料、前記妨害用の自己組織化単分子層部分、及びゲート側壁スペーサは、前記層間誘電体材料に隣接し、かつ前記ゲートと前記層間誘電体材料との間にある、システム。
【請求項２２】
前記妨害用の自己組織化単分子層部分は、妨害用の自己組織化単分子層分子頭部基を備え、前記妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む請求項２１に記載のシステム。
【請求項２３】
前記トランジスタが、
前記半導体フィン内部および少なくとも前記妨害材料の下方の注入領域をさらに備える請求項２１または２２に記載のシステム。
【請求項２４】
前記妨害材料が酸化ケイ素を含み、前記ゲート側壁スペーサが窒化ケイ素を含み、前記ゲート誘電体が、高ｋゲート誘電体を備え、前記ゲート電極が金属ゲートを備える請求項２１から２３のいずれか一項に記載のシステム。
【請求項２５】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を選択的に形成する前に、妨害用の自己組織化単分子層を前記妨害材料の少なくとも一部に形成するステップと、
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含む方法。
【請求項２６】
前記妨害用の自己組織化単分子層が、少なくとも頭部基および末端を有する分子を含み、前記頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む請求項２５に記載の方法。
【請求項２７】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成する前に、前記犠牲ゲート内への注入を行って、前記犠牲ゲート内部に注入領域を形成するステップと、
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、前記犠牲ゲートがポリシリコンを含み、前記注入が窒素注入を含み、前記妨害材料が酸化ケイ素を含む方法。
【請求項２８】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成する前に、前記犠牲ゲート内への注入を行って、前記犠牲ゲート内部に注入領域を形成するステップと、
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、
前記犠牲ゲートがポリシリコンを含み、前記注入がアモルファス化注入を含み、前記コンフォーマル層を選択的に形成するステップが、炭化ケイ素コンフォーマル層を形成するために炭素堆積および高速熱処理を含む方法。
【請求項２９】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、
前記コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップが、プラズマ露出、原子層堆積、分子層堆積、または化学気相成長の少なくとも１つを含む１回の堆積操作を含む方法。
【請求項３０】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、
前記妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含む方法。
【請求項３１】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、
前記コンフォーマル層が、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含む方法。
【請求項３２】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップと
前記コンフォーマル層の上部を除去して、前記犠牲ゲートを露出し、前記コンフォーマル層の残りの部分からゲート側壁スペーサを形成するステップと、
前記犠牲ゲートと、前記半導体フィンに隣接する、および前記ゲート側壁スペーサの間にある前記妨害材料の少なくとも一部とを除去するステップと、
前記半導体フィン上および前記ゲート側壁スペーサの間にゲートスタックを配設するステップとを含む方法。
【請求項３３】
トランジスタを製造するための方法であって、
妨害材料を半導体フィン上に形成するステップと、
前記妨害材料の少なくとも第１の部分に犠牲ゲートを配設するステップであって、前記犠牲ゲートと前記妨害材料とが、異なる表面化学特性を有する、ステップと、
コンフォーマル層を前記犠牲ゲート上に選択的に形成するステップであって、前記コンフォーマル層が、前記妨害材料に対するエッチング選択性を有し、前記コンフォーマル層が、前記妨害材料の少なくとも第２の部分には形成されない、ステップと、
前記妨害材料の露出部分を除去するステップとを含み、
前記半導体フィンが、ナノワイヤを備えるアンダーカットフィンを含み、前記犠牲ゲートが、前記半導体フィンの周りを実質的に覆う方法。
【請求項３４】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と、
前記妨害材料と前記ゲート側壁スペーサとの間に、妨害用の自己組織化単分子層分子頭部基または妨害用の自己組織化単分子層分子末端の少なくとも一方と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有する、集積回路。
【請求項３５】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と、
前記妨害材料と前記ゲート側壁スペーサとの間に、妨害用の自己組織化単分子層分子頭部基と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む集積回路。
【請求項３６】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記妨害材料が酸化ケイ素を含み、前記ゲート側壁スペーサが窒化ケイ素を含み、前記ゲートが、高ｋゲート誘電体と、前記高ｋゲート誘電体上の金属ゲートとを含むゲートスタックを含む集積回路。
【請求項３７】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と
前記ゲート側壁スペーサの下方にアンダーカット部分と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含む集積回路。
【請求項３８】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記ゲート側壁スペーサが、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含み、前記ゲート側壁スペーサが、前記半導体フィンに隣接するテーパ付き部分を含む集積回路。
【請求項３９】
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と
を含むトランジスタを備え、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記半導体フィンが、ナノワイヤを含むアンダーカットフィンを有し、前記ゲートが、前記半導体フィンの周りを実質的に覆う集積回路。
【請求項４０】
メモリと、
前記メモリに結合されたプロセッサとを備え、前記プロセッサは、トランジスタを有し、前記トランジスタは、
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料と、
前記妨害材料と前記ゲート側壁スペーサとの間の妨害用の自己組織化単分子層分子頭部基とを含み、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含むシステム。
【請求項４１】
メモリと、
前記メモリに結合されたプロセッサとを備え、前記プロセッサは、トランジスタを有し、前記トランジスタは、
半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、
前記ゲートに隣接するゲート側壁スペーサと、
前記半導体フィンの第２の部分と前記ゲート側壁スペーサとの間の妨害材料とを含み、
前記ゲート側壁スペーサは、前記妨害材料に対するエッチング選択性を有し、
前記妨害材料が酸化ケイ素を含み、前記ゲート側壁スペーサが窒化ケイ素を含み、前記ゲートが、高ｋゲート誘電体と、前記高ｋゲート誘電体上の金属ゲートとを含むゲートスタックを含むシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、選択的ゲートスペーサを形成することに関し、より詳細には、妨害材料を半導体フィン上に提供し、後で形成されるゲート上に、選択的に形成されたゲートスペースを配設することができるようにすることに関し、さらに、そのような技法を使用して形成されるデバイス構造、デバイス、およびシステムに関する。
【背景技術】
【０００２】
トリゲートトランジスタ製造でのリプレースメントゲートプロセス用の現在の集積操作は、複雑な、所望の構造を実現することを難しくするいくつかのステップを含むことがある。例えば、現在の方法では、フィンのソースおよびドレインコンタクト領域で、犠牲（例えばダミー）ゲートおよびフィンの上方に誘電体ゲートスペーサ材料が堆積されることがある。堆積は、非選択性であることがあり、したがって、誘電体ゲートスペーサ材料が、望まれる領域（例えば犠牲ゲート）および望まれない領域（例えばフィンのソースおよびドレインコンタクト領域）の上方に形成される。その後、望みのゲートスペーサを形成するためにマルチステップ（例えば約１０ステップ）のプロセスを使用してゲートスペーサが形成されることがあり、それにより、犠牲ゲートが除去および置換されることがあり、後続のデバイス製造が続くことがある。
【０００３】
そのようなマルチステッププロセスは、難しく、コストがかかり、フィンに対する損傷（例えば、フィンのチャネル領域および／またはフィンのソース／ドレイン領域に対する損傷）、および欠陥レベルの増加などを引き起こすことがある。
【０００４】
したがって、トリゲートトランジスタデバイスを形成するためのより単純で、より低コストで、より高品質のプロセスを実現する必要がある。そのような努力は、そのようなデバイスに対する要求が増加し続けるときに重要となり得る。
【図面の簡単な説明】
【０００５】
本明細書で述べる材料は、限定としてではなく例として添付図面に示される。図を単純に、かつ分かりやすくするために、図中に示される要素は、必ずしも正しい縮尺では描かれてはいない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されていることがある。さらに、適切と考えられる場合、参照符号は、対応するまたは同様の要素を示すために図中で繰り返し使用されている。
【０００６】
【図１Ａ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｂ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｃ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｄ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｅ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｆ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｇ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｈ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｉ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図１Ｊ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ａ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ｂ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ｃ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ｄ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ｅ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図２Ｆ】特定の製造操作が行われるときの例示的なトランジスタ構造を示す図である。
【図３】例示的な妨害用の自己組織化単分子層分子を示す図である。
【図４】アンダーカットを有する妨害材料を有する例示的なトランジスタ構造を示す図である。
【図５】テーパ付き部分を有する側壁スペーサを有する例示的なトランジスタ構造を示す図である。
【図６】注入領域を有する例示的なトランジスタ構造を示す図である。
【図７】二重パターン形成技法を使用してデバイス構造を形成するための例示的なプロセスを示す流れ図である。
【図８】選択的ゲートスペーサ技法によって製造されたトランジスタを有するＩＣを採用するモバイルコンピューティングプラットフォームの例示図である。
【図９】本開示の少なくともいくつかの実装形態に従ってすべて構成された、コンピューティングデバイスの機能ブロック図である。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照して、１つまたは複数の実施形態または実装形態を説明する。特定の構成および配置を論じるが、これは例示目的で論じているにすぎないことを理解すべきである。本明細書の趣旨および範囲から逸脱することなく他の構成および配置を採用することができることを当業者は理解されよう。本明細書で述べる技法および／または構成は、本明細書で述べるもの以外の様々な他のシステムおよび用途で採用することもできることが当業者には明らかであろう。
【０００８】
本明細書の一部を成す添付図面に対する以下の詳細な説明において、全体を通して、同じ参照番号が同様の部分を表し、対応または類似する要素を示すことがあることに言及しておく。図を単純におよび／または分かりやすくするために、図中に示される要素は、必ずしも正しい縮尺で描かれてはいないことを理解されたい。例えば、明瞭にするために、要素のいくつかの寸法は、他の要素に対して誇張されていることがある。さらに、他の実施形態が利用されることもあり、特許請求される主題の範囲から逸脱することなく構造的および／または論理的変更が加えられることもあることを理解されたい。図面および実施形態の論述を容易にするために、向きおよび基準、例えば、上、下、上部、底部、上方、および下方などを使用することがあるが、特許請求される主題の用途を制限することは意図されていないことにも留意すべきである。したがって、以下の詳細な説明は、限定の意味合いで解釈されるべきではなく、特許請求される主題の範囲は、添付の特許請求の範囲およびそれらの均等形態によって定義される。
【０００９】
以下の説明では、多くの詳細を述べる。しかし、これらの特定の詳細を伴わずに本発明を実施することができることが当業者には明らかであろう。なお、よく知られている方法およびデバイスは、本発明を曖昧にしないように、詳細に示すのではなくブロック図で示す。本明細書を通して、「実施形態」または「一実施形態」は、実施形態に関連付けて述べる特定の特徴、構造、機能、および特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所での語句「実施形態では」または「一実施形態では」は、必ずしも本発明の同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、機能、または特性を、１つまたは複数の実施形態において任意の適切な様式で組み合わせることができる。例えば、２つの実施形態に関連付けられる特定の特徴、構造、機能、または特性が相互に排他的でない場合には常に、第１の実施形態を第２の実施形態と組み合わせることができる。
【００１０】
本発明の明細書および添付の特許請求の範囲で使用するとき、文脈上特に明記されていない限り、単数形は、複数形も包含するものと意図される。また、本明細書で使用する用語「および／または」は、関連の列挙された項目の１つまたは複数のすべての可能な組合せに言及し、それらの組合せを包含することを理解されたい。
【００１１】
用語「結合」および「接続」、ならびにそれらの派生語は、構成要素間の構造的関係を表すために本明細書で使用することができる。これらの用語は、互いに同義語とは意図されていないことを理解すべきである。そうではなく、特定の実施形態では、「接続」は、２つ以上の要素が互いに直接物理的または電気的接触することを示すために使用されることがある。「結合」は、２つ以上の要素が、互いに直接または間接的に（間に他の介在要素を有して）物理的または電気的接触すること、および／または２つ以上の要素が（例えば因果関係として）互いに共同もしくは相互作用することを示すために使用されることがある。
【００１２】
用語「上方」、「下方」、「間」、および／または「上」などは、本明細書で使用するとき、１つの材料層または構成要素の他の層または構成要素に対する相対位置を表す。例えば、別の層の上方または下方に配設された１つの層は、その別の層と直接接触していることも、１つまたは複数の介在層を有することもある。さらに、２つの層の間に配設された１つの層は、２つの層と直接接触することも、１つまたは複数の介在層を有することもある。対照的に、第２の層の「上」にある第１の層は、その第２の層と直接接触する。同様に、明記しない限り、２つのフィーチャの間に配設された１つのフィーチャは、隣接するフィーチャと直接接触していても、１つまたは複数の介在フィーチャを有していてもよい。
【００１３】
本明細書を通じて、および特許請求の範囲で使用されるとき、用語「少なくとも１つの」または「１つまたは複数の」に続く項目の列挙は、列挙された項目の任意の組合せを意味することができる。例えば、語句「Ａ、Ｂ、またはＣの少なくとも１つ」は、Ａ；Ｂ；Ｃ、ＡおよびＢ；ＡおよびＣ；ＢおよびＣ；またはＡ、Ｂ、およびＣを意味することができる。
【００１４】
選択的に形成されるゲート側壁スペーサに関係付けて、方法、デバイス構造、デバイス、装置、および計算プラットフォームを以下に述べる。
【００１５】
上述したように、トリゲートトランジスタデバイスおよび同様のデバイスを形成するためのより単純で、より低コストで、より高品質のプロセスを実現する必要性がある。本明細書でさらに論じるように、一実施形態では、妨害材料が半導体フィン上に形成されることがある。例えば、妨害材料は、後で形成されるゲートとは異なる表面化学特性を有することがある。妨害材料は、コンフォーマル層がゲート上に形成されるが、妨害材料上には形成されない（または少なくとも妨害材料の一部には形成されない）ように、後で形成されるゲートとは異なる表面化学特性を有する任意の材料でよい。例えば、妨害材料は、フィンのクラッドなどとして特徴付けられることがある。論じたように、ゲートは、妨害材料の一部（例えば、半導体フィンの一部の上方）に配設されることがあり、それにより、論じたように、ゲートと妨害材料とは異なる表面化学特性を有する。いくつかの例では、後で形成されるコンフォーマル層のゲート上へ選択性を補助するようにゲートの内部に注入領域を形成するために、任意選択の注入が行われることがある。さらに、いくつかの例では、妨害材料の露出部分に、妨害用の自己組織化単分子層が形成されることがある。そのような妨害用の自己組織化単分子層は、本明細書でさらに論じるように、頭部基および末端を有する分子を含むことがあり、頭部基は、妨害材料に取着し、末端は、後続のコンフォーマル層の形成をさらに妨げる。他の例では、そのような妨害用の自己組織化単分子層が提供されないこともある。
【００１６】
論じたように、次いで、妨害材料に対するエッチング選択性を有するコンフォーマル層は、上述の表面化学特性の相違により、ゲート上に選択的に形成されるが、妨害材料の少なくとも一部（例えば妨害用の自己組織化単分子層を包含または除外する）には形成されないことがある。例えば、コンフォーマル層は、妨害材料によって覆われているフィンの部分には形成されないことがあるが、コンフォーマル層の一部は、ゲートに直に隣接するフィン上に形成されることがある。論じたように、ゲート自体は、コンフォーマル層によって覆われることがある。いくつかの例では、妨害材料の露出部分（例えば、使用される場合には妨害用の自己組織化単分子層）は、妨害材料とコンフォーマル層との間のエッチング選択性に基づくエッチング操作によって除去されることがある。
【００１７】
その後、コンフォーマル層の上部は、化学機械研磨（ＣＭＰ）処理などによって除去されることがある。いくつかの例では、ゲートは、最終的なゲート構造でよく、他の例では、ゲートは、犠牲（例えばダミー）ゲートでよい。そのような犠牲ゲートの例では、犠牲ゲートは、高ｋゲート誘電体および金属ゲートなど最終的なゲートスタックによって除去および置換されることがある。そのようなトランジスタ構造を使用して、メモリデバイスまたは論理デバイスなどを実装する集積回路内部にトランジスタデバイスを後で製造することができる。
【００１８】
例えば、集積回路は、本明細書で論じる技法を使用して形成されたトランジスタを含むことがある。そのようなトランジスタは、半導体フィンの一部の上方に配設されたゲートと、ゲートに隣接するおよびゲート側壁スペーサとを含むことがある。さらに、トランジスタは、ゲート側壁スペーサと半導体フィンとの間に妨害材料を含むことがあり、妨害材料は、ゲート側壁スペーサに対するエッチング選択性を有する。また、いくつかの例では、妨害用の自己組織化単分子層分子の頭部または末端部分（または両方）が、妨害材料とゲート側壁スペーサとの間に配設されることがある。いくつかの例では、残りの妨害材料は、注入種を含むことがあり、および／または半導体フィンは、少なくとも妨害材料の下方に注入領域を含むことがある。いくつかの例では、注入領域は、フィンの他の領域の内部に延びることがある。さらに、トランジスタは、（例えば妨害材料の隣接する部分の除去により）ゲート側壁スペーサの下方および妨害材料の内部にアンダーカット部分を含むことがある。また、ゲート側壁スペーサは、（例えば、妨害材料に隣接する、成長が限られたコンフォーマル層により）フィンに隣接するテーパ付きまたは丸み付き部分を含むことがある。
【００１９】
本明細書で論じる技法は、半導体フィンに配設されたゲートに隣接するゲート側壁スペーサを形成するための単純化された製造プロセスを提供することがある。そのような選択的ゲート側壁スペーサ技法は、半導体フィン（例えば、フィンのチャネル領域および／またはソース／ドレイン領域）に問題、処理のばらつき、および／または損傷をもたらすことになる製造ステップをなくすことができる。そのような単純化された技法を使用して形成されたデバイスは、性能を向上させ、製造コストを低減することができる。ゲート側壁スペーサおよび犠牲ゲートを含むそのようなトランジスタ構造は、トランジスタデバイスを製造するために様々なプロセスフローで使用されることがある。
【００２０】
図１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、および１Ｊは、本開示の少なくともいくつかの実装形態に従って構成される、特定の製造操作が行われるときの例示的なトランジスタ構造の図である。図１Ａは、例示的なトランジスタ構造１００の平面図１０１と、平面図１０１でＡ−Ａ'線に沿って取った側面図１０２とを提供する。図１Ａに示されるように、トランジスタ構造１００は、デバイス層１０３と半導体フィン１０４とを含むことがある。デバイス層１０３は、例えば、結晶性シリコンなどの半導体材料を含むことがある。いくつかの例では、デバイス層１０３は、前に形成されたデバイスまたはデバイス構成要素などを含むことがある。例えば、デバイス層１０３は、トランジスタ、メモリ、コンデンサ、抵抗器、光電子デバイス、スイッチ、もしくは任意の他の能動または受動電子デバイス、またはそれらの一部を含むことがある。いくつかの例では、デバイス層１０３は、トランジスタデバイスなど、一部形成されたデバイスを含むことがある。いくつかの例では、デバイス層１０３は、基板（図示せず）の上方に配設されることがある。いくつかの例では、基板は、単結晶シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ材料ベースの材料（例えばガリウムヒ素（ＧａＡｓ））、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、またはそれらの任意の組合せなど、半導体材料を含むことがある。いくつかの例では、デバイス層１０３自体が、そのような基板材料を含むことがある。
【００２１】
半導体フィン１０４は、任意の適切な半導体材料を含むことがある。一実施形態では、半導体フィン１０４は、単結晶シリコンを含む。いくつかの他の実施形態では、半導体フィン１０４は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ材料ベースの材料（例えばガリウムヒ素（ＧａＡｓ））、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、またはそれらの任意の組合せなど、半導体材料を含むことがある。半導体フィン１０４は、任意の適切な技法を使用して、例えばデバイス層１０３のパターン形成およびエッチングによって、または犠牲フィンプロセスによって形成することができる。図示されるように、いくつかの例では、半導体フィン１０４は、デバイス層１０３上に配設されたトリゲートフィンでよい。他の例では、半導体フィン１０４は、アンダーカットフィンでよく、それにより、デバイス層１０３の一部が半導体フィン１０４の下方から除去されることがあり、半導体フィン１０４は、ナノワイヤとして特徴付けられることがあり、本明細書で論じるトランジスタ構造が、ナノワイヤデバイスとして特徴付けられることがある。いくつかの例では、そのようなナノワイヤデバイスのフィン構造は、実質的に円形の断面を有することがある。
【００２２】
図１Ｂは、半導体フィン１０４上への妨害材料１０８の形成後の、トランジスタ構造１００と同様のトランジスタ構造１０５を示す。妨害材料１０８は、任意の適切な材料または材料スタックを含むことがある。例えば、妨害材料１０８は、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの１つまたは複数を含むことがある。以下にさらに論じるように、妨害材料１０８は、後で形成されるゲートとは表面化学特性の相違を有することがあり（例えば化学的に区別されることがあり）、妨害材料１０８は、その上へのコンフォーマル層の形成を妨害または阻止することができる。例えば、後で形成されるゲートは、ポリシリコンを含む犠牲ゲートでよい。さらに、妨害材料１０８は、後続の処理中に半導体フィン１０４を保護することができる。様々な例において、妨害材料１０８は、妨害層またはクラッドなどとして特徴付けられることがある。妨害材料１０８は、半導体フィン１０４の上部および側壁に形成されることがある。さらに、妨害材料１０８は、任意の適切な厚さを有していてよい。いくつかの例では、妨害材料１０８は、２〜５ｎｍの範囲内の厚さ、４〜１０ｎｍの範囲内の厚さ、または５〜１５ｎｍなどの範囲内の厚さを有することがある。
【００２３】
妨害材料１０８は、任意の適切な技法を使用して形成することができる。いくつかの例では、妨害材料１０８は、熱成長プロセスによって形成されることがある。例えば、妨害材料１０８は、熱酸化によって成長させた酸化ケイ素（ＳｉＯ２）を含むことがある。他の例では、妨害材料１０８は、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、分子ビームエピタキシ（ＭＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子層堆積（ＭＬＤ）、または原子層堆積（ＡＬＤ）などのブランケット堆積技法を使用して堆積されることがある。
【００２４】
図１Ｃは、妨害材料１０８の一部へのゲート１１０の形成後の、トランジスタ構造１０５と同様のトランジスタ構造１０７を示す。図示されるように、ゲート１１０は、妨害材料１０８の一部にパターン形成されることがある。ゲート１１０は、任意の適切な技法を使用して妨害材料１０８上に堆積することができる。例えば、ゲート１１０は、バルク材料の堆積、およびリソグラフィ技法などを使用したパターン形成によって形成されることがあり、いくつかの例では、ゲート１１０は犠牲またはダミーゲートでよく、したがって、最終的なゲートスタックを形成するために後続のリプレースメントゲートプロセスが行われることがある。ゲート１１０は、本明細書で論じる妨害材料１０８に対する表面化学特性の相違を有する任意の適切な材料を含んでいてよい。いくつかの例では、ゲート１１０はポリシリコンである。他の例では、ゲート１１０は窒化ケイ素である。妨害材料１０８、ゲート１１０、および他の構造は、半導体フィン１０４の３面の周りを覆うことがある（例えば、図１Ｃに示される半導体フィン１０４の上部と、半導体フィン１０４の側部；図１Ａの平面図参照）。いくつかの例では、ゲート１１０は、複数の半導体フィンにわたって延びることがある。いくつかの例では、ナノワイヤ実装形態などでは、妨害材料１０８、ゲート１１０、および他の構造は、半導体フィン１０４のすべての側面の周りを覆うことがある。
【００２５】
図１Ｄは、ゲート１１０内部に注入領域１０６を形成するための任意選択の注入後の、トランジスタ構造１０７と同様のトランジスタ構造１０９を示す。図１Ｅに関して以下に論じるように、選択的コンフォーマル層ゲートがゲート１１０上に形成されることがある。いくつかの例では、図示される任意選択の注入は、ゲート１１０上にコンフォーマル層を形成する前に行われることがある。例えば、注入種は、ゲート１１０上への選択的なコンフォーマル層の形成の助けとなることがあり、その一方で、半導体フィン１０４上の妨害材料１０８の注入部分の化学特性のダメージおよび／または変化を最小限にする。例えば、ゲート１１０はポリシリコンでよく、妨害材料１０８は、酸化ケイ素（例えば熱成長させた酸化ケイ素）または炭化ケイ素などでよい。そのような例では、注入領域１０６の注入種は窒素でよい。本明細書で論じるように、そのような注入により、後続のコンフォーマル層がより選択的にゲート１１０上に生じ、妨害材料１０８の露出部分には生じない。一例では、ゲート１１０はポリシリコンでよく、注入は、ケイ素もしくは窒素の注入種、またはアルゴン、ヘリウム、もしくはキセノンなどの不活性注入種を用いたポリシリコンのアモルファス化またはプレアモルファス化注入でよい。そのような例では、後で形成される妨害材料１０８（本明細書でさらに論じる）は、炭素堆積または高速熱処理（例えばアニールなど）によって形成されることがあり、それにより、妨害材料１０８（および後で形成されるゲート側壁スペーサ）は炭化ケイ素を含む。他の例では、後で形成される妨害材料１０８は、熱成長させた酸化ケイ素などでよい。
【００２６】
論じたように、いくつかの例では、注入は、窒素、ケイ素、または、アルゴン、ヘリウム、もしくはキセノンなどの不活性注入種を含むことがある。他の例では、注入は、酸素、ホウ素、リン、ヒ素、アンチモン、または炭素を含むことがある。いくつかの例では、注入は、ブランケット注入として行われることがあり、したがって、注入前にパターン形成が行われない。例えば、注入領域１０６は、図示されるようにゲート１１０の上部および側壁、ならびに半導体フィン１０４の上部および側壁の露出部分に提供されることがある。いくつかの例では、注入領域（図示せず）は、妨害材料１０８および／または半導体フィン１０４内に延びることがある。例えば、そのような注入領域を図６に関して本明細書で論じる。いくつかの例では、半導体フィン１０４の外側のデバイス層１０３の部分も注入領域を含むことがある。そのような注入領域またはその一部は、後続の製造ステップ後に残ることがあり、本明細書で論じた最終的なトランジスタデバイスまたは構造の一部となることがある。論じたように、図１Ｄに示される注入は任意選択でよく、いくつかの例では注入が行われないこともある。図１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、および１Ｊは、分かりやすくするために、任意選択の注入領域のない状態の例示的実施形態を示す。
【００２７】
他の例では、図１Ｄに関して論じた注入は、ゲート１１０上に堆積されるコンフォーマル層を形成するのに十分なものであり得る。論じたように、いくつかの例では、妨害材料１０８は酸化ケイ素を含むことがあり、ゲート１１０はポリシリコンを含むことがあり、注入領域１０６の注入種は窒素を含むことがある。図１Ｅに関して論じるように、そのような例では、本明細書で論じる選択的コンフォーマル層は、論じた注入によって後続の堆積操作（など）なしで形成されることがある。さらに、注入によって形成されるそのような選択的コンフォーマル層は、妨害材料１０８に対するエッチング選択性を有することがある。例えば、本明細書で論じるように、ゲート１１０上にコンフォーマル層を選択的に形成することは、注入領域を形成するためにゲート１１０内に種を注入することを含むことがある。そのような処理は、任意選択のアニーリング操作などを含むことがある。他の例では、コンフォーマル層は、堆積操作などによって、（例えば注入領域を伴って、または伴わずに）ゲート１１０上に形成されることがある。
【００２８】
図１Ｅは、ゲート１１０上への選択的コンフォーマル層１１２の形成後の、トランジスタ構造１０７と同様のトランジスタ構造１１１を示す。図示されるように、選択的コンフォーマル層１１２は、ゲート１１０上に形成され、妨害材料１０８の一部１１３には形成されないことがある。例えば、選択的コンフォーマル層１１２は、本明細書で論じるゲート１１０と妨害材料１０８との表面化学特性の相違により、ゲート１１０上に選択的に形成され、妨害材料１０８の一部１１３には形成されないことがある。図示されるように、いくつかの例では、選択的コンフォーマル層１１２は、妨害材料１０８の一部１１４に形成されることがある。そのような部分は、例えばゲート１１０上の部分１１４の近位に選択的コンフォーマル層１１２を形成することにより覆われることがある。他の例では、選択的コンフォーマル層１１２は、妨害材料１０８のどの部分にも形成されないことがある。いくつかの例では、選択的コンフォーマル層１１２は、図５に関して本明細書でさらに論じるように、テーパ付きまたは丸み付き部分を含むことがある。論じたように、妨害材料１０８は、その上への選択的コンフォーマル層１１２の形成を妨害または阻止することがある。いくつかの例では、図２Ａ〜２Ｆおよび図３に関して論じるように、さらなる妨害用の自己組織化単分子層が妨害材料１０８上に形成されることがあり、その上への選択的コンフォーマル層１１２の形成を妨害または阻止する。
【００２９】
選択的コンフォーマル層１１２は、ゲート１１０上に形成され、妨害材料１０８の一部には形成されないことがあり、妨害材料１０８に対するエッチング選択性を有することがある任意の適切な材料を含んでいてよい。例えば、選択的コンフォーマル層１１２は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムなどの金属酸化物の１つまたは複数を含むことがある。選択的コンフォーマル層１１２は、任意の適切な厚さを有していてよい。いくつかの例では、選択的コンフォーマル層１１２は、３〜１０ｎｍの範囲内の厚さ、５〜１２ｎｍの範囲内の厚さ、または８〜２０ｎｍなどの範囲内の厚さを有することがある。
【００３０】
選択的コンフォーマル層１１２は、任意の適切な技法を使用して形成することができる。いくつかの例では、選択的コンフォーマル層１１２は、プラズマ露光、ＡＬＤ、ＭＬＤ、またはＣＶＤなどの気相法を使用する堆積により形成されることがある。そのような堆積の温度は、室温〜１１００℃の範囲内の温度など、任意の適切な温度でよい。一例では、ゲート１１０はポリシリコンを含むことがあり、ポリシリコンは、ゲート１１０上に窒化ケイ素の選択層を形成するために、４００〜１１００℃の範囲内の温度で１〜６００秒の範囲内の時間にわたって、遠隔窒素ガス（Ｎ２）またはアンモニア（ＮＨ３）プラズマに露出されることがあり、プラズマは、水素（Ｈ２）などの任意選択の他の反応物、および／またはヘリウム（Ｈｅ）もしくはアルゴン（Ａｒ）などの任意選択の希釈不活性ガスを伴う。そのような例では、妨害材料１０８は、例えば、酸化ケイ素、オキシ窒化ケイ素、オキシ炭化ケイ素、炭化ケイ素、または酸化アルミニウムなどの金属酸化物を含むことがある。いくつかの例では、論じた堆積に続いて、高速熱処理が行われることがある。例えば、選択的コンフォーマル層１１２は、ゲート１１０のプレアモルファス化注入後に形成されることがあり、したがって、選択的コンフォーマル層１１２は、（例えば炭素の）堆積および高速熱処理（例えば炭化ケイ素コンフォーマル層１１２を形成するため）によって形成されることがある。
【００３１】
さらに、図示されるように、選択的コンフォーマル層１１２は、１回の堆積操作など１回の操作によって形成されることがある。例えば、１回の堆積操作は、論じたような原子層堆積、分子層堆積、または化学気相成長を含むことがある。そのような１回の堆積操作は、製造を単純にすることができ、妨害材料１０８の存在時のそのような１回の堆積操作は、半導体フィン１０４を保護することができ、それにより、高い製造歩留まりおよび低い欠陥率を実現することができる。
【００３２】
さらに、図１Ｄに関して論じたように、いくつかの例では、選択的コンフォーマル層１１２は、ゲート１１０内への注入を実施することによって形成されることがある。そのような例では、選択的コンフォーマル層１１２を形成するためにゲート１１０の一部が消費されることがある。さらに、そのような例では、図１Ｊおよび本明細書の他の箇所で論じたように、妨害材料１０８の一部が、後で形成されるゲート側壁スペーサと半導体フィン１０４の一部との間に残ることがある。
【００３３】
図１Ｆは、妨害材料１０８の露出部分の除去後の、トランジスタ構造１１１と同様のトランジスタ構造１１５を示す。図示されるように、妨害材料１０８の一部が除去されて、半導体フィン１０４の領域１１６を露出し、残りの妨害材料部分１１７を残すことがある。残りの妨害材料部分１１７は、ゲート１１０の下方および／または選択的コンフォーマル層１１２の部分の下方に残ることがある。いくつかの例では、図４に関して本明細書でさらに論じるように、妨害材料１０８の一部の除去中に、残りの妨害材料部分１１７の内部にアンダーカットが形成されることがある。妨害材料１０８の除去される部分は、任意の適切な技法によって除去することができる。例えば、妨害材料１０８の一部が、ウェットエッチングプロセスなどのエッチングプロセスによって除去されることがある。論じたように、選択的コンフォーマル層１１２と妨害材料１０８とは、それらの間でエッチング選択性を有することがあり、それにより、実質的に影響を及ぼさずに選択的コンフォーマル層１１２を残しながら妨害材料１０８の一部を除去するエッチングを行うことができる。例えば、妨害材料１０８の一部は、選択的エッチング操作によって除去されることがある。半導体フィン１０４の露出部分の領域は、ソース／ドレイン形成、および／またはソース／ドレインコンタクトなどのために後で使用されることがある。本明細書で論じる技法は、そのような構造のための半導体フィン１０４の実質的に無傷の領域を提供することができる。
【００３４】
図１Ｇは、層間誘電体材料１１９の任意選択の形成後の、トランジスタ構造１１５と同様のトランジスタ構造１１８を示す。図示されるように、層間誘電体材料１１９は、任意の適切な技法を使用して、半導体フィン１０４、残りの妨害材料部分１１７、ゲート１１０、および選択的コンフォーマル層１１２の上方にバルク堆積することができる。層間誘電体材料１１９は、例えば、デバイス層１０３上または内部に形成されるデバイス間の電気絶縁を提供するための任意の適切な誘電体材料を含むことがある。いくつかの例では、そのような層間誘電体材料１１９は採用されないことがあり、または層間誘電体（デバイス間で使用される場合）は後続の処理操作で提供されることがある。
【００３５】
図１Ｈは、ゲート１１０の上部１２１の露出およびゲート側壁スペーサ１２２、１２３の形成後の、トランジスタ構造１１８と同様のトランジスタ構造１２０を示す。図示されるように、層間誘電体材料１１９の一部および選択的コンフォーマル層１１２の上部が除去されることがある。部分層間誘電体材料１１９の一部および選択的コンフォーマル層１１２の上部は、例えば化学機械研磨（ＣＭＰ）技法など任意の適切な技法を使用して除去することができる。やはり図示されるように、選択的コンフォーマル層１１２の上部の除去後に、選択的コンフォーマル層１１２の残りの部分からゲート側壁スペーサ１２２、１２３が形成されることがある。
【００３６】
論じたように、層間誘電体材料１１９は任意選択でよく、またはそのような層間誘電体は、プロセスフローにおいて後で提供されることがある。そのような例では、選択的コンフォーマル層１１２の上部の除去によってゲート１１０の上部１２１が露出されることがあり、化学機械研磨（ＣＭＰ）技法などによってゲート側壁スペーサ１２２、１２３を形成する。いくつかの例では、層間誘電体材料１１９の形成前に存在するゲート１１０と共に、ソースおよびドレイン注入部や、延長されたソースおよびドレイン領域などの他のトランジスタ構造が形成されることがある。
【００３７】
図１Ｉは、ゲート１１０の除去、ならびに、半導体フィン１０４に隣接する、およびゲート側壁スペーサ１２２、１２３の間にある妨害材料部分１１７の一部の除去後の、トランジスタ構造１２０と同様のトランジスタ構造１２４を示す。図示されるように、ゲート１１０は除去されることがある。そのような例では、ゲート１１０は、犠牲ゲートまたはダミーゲートなどでよい。さらに、図示されるように、妨害材料部分１１７の一部が除去されることがあり、残りの妨害材料１２５および残りの妨害材料１２６を残し、半導体フィン１０４の領域１２７を露出する。ゲート１１０は、エッチング技法など任意の適切な技法を使用して除去することができる。同様に、妨害材料部分１１７の一部は、エッチング技法など任意の適切な技法を使用して除去することができる。いくつかの例では、ゲート１１０は、第１のエッチングプロセスで除去されることがあり、妨害材料部分１１７の一部は、第２のエッチングプロセスで除去されることがある。いくつかの例では、図４に関してさらに本明細書で論じるように、妨害材料部分１１７の一部の除去中に、残りの妨害材料１２５および／または残りの妨害材料１２６の内部にアンダーカットが形成されることがある。
【００３８】
図１Ｊは、ゲートスタック１２９の形成後の、トランジスタ構造１２４と同様のトランジスタ構造１２８を示す。図示されるように、ゲートスタック１２９は、半導体フィン１０４上、およびゲート側壁スペーサ１２２、１２３間に形成されることがある。ゲートスタック１２９は、任意の適切な材料を含むことがある。例えば、ゲートスタック１２９は、高ｋゲート誘電体などのゲート誘電体１３０と、金属ゲート電極などのゲート電極１３１とを含むことがある。ゲートスタック１２９は、コンフォーマル堆積、堆積、およびＣＭＰ技法など任意の適切な技法を使用して形成することができる。図示されるように、いくつかの例では、ゲート誘電体１３０は、半導体フィン１０４の表面上に形成されることがある。他の例では、ゲート誘電体１３０は、ゲート側壁スペーサ１２２、１２３の側面に形成されることもあり、それにより、ゲート電極１３１は、例えばゲート側壁スペーサ１２２、１２３と直接接触しない。論じたように、いくつかの例では、ゲートスタック１２９は、半導体フィン１０４の３面の周りを覆うことがある（例えば、図１Ｊに示される半導体フィン１０４の上部と、半導体フィン１０４の側面；図１Ａの平面図参照）。いくつかの例では、ナノワイヤ実装形態などでは、ゲートスタック１２９は、半導体フィン１０４のすべての面の周りを覆うことがある。
【００３９】
トランジスタ構造１２８は、さらに本明細書で論じるように、例えば集積回路のトランジスタの一部を形成することがある。例えば、トランジスタは、半導体フィン１０４の一部の上方に形成されたゲートスタック１２９（例えばゲート）を含むことがある。トランジスタは、ゲートに隣接する（例えばゲートスタック１２９に隣接する）ゲート側壁スペーサ１２２と、ゲート側壁スペーサ１２２と半導体フィン１０４の別の部分との間にある妨害材料（例えば妨害材料１２５）とをさらに含むことがある。論じたように、ゲート側壁スペーサ１２２は、犠牲ゲート１１０上に選択的コンフォーマル層を堆積することによって、または犠牲ゲート１１０上に選択的コンフォーマル層を形成するために注入を行うことによって形成されることがある。本明細書で論じるそのようなトランジスタ構造または他のトランジスタ構造は、本明細書でさらに論じるように、システム、プラットフォーム、またはコンピューティングデバイスなどによって実装されることがある。
【００４０】
論じたように、図１Ｇ〜１Ｊは、トランジスタ構造の形成のための例示的なプロセスフローを示す。他の実施形態では、他のリプレースメントゲートプロセスフローなど、他の製造操作が、図１Ｆのトランジスタ構造１１５に対して行われることがある。例えば、論じたように、ゲート１１０の上部が露出されることがあり、側壁スペーサ１２２、１２３が形成されることがあり、層間誘電体１１９の導入なしでゲート１１０が除去されることがある。さらに、チャネル注入領域およびソース／ドレイン注入領域など他の構造の形成は、分かりやすくするために論じていない。
【００４１】
図１Ｅに関して上で論じたように、妨害用の自己組織化単分子層は、妨害材料１０８上に形成されることがあり、その上への選択的コンフォーマル層１１２の形成を妨害または阻止する。図２Ａ〜２Ｆおよび図３に関してそのような実施形態を論じる。
【００４２】
図２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、および２Ｆは、本開示の少なくともいくつかの実装形態に従って構成される、特定の製造操作が行われるときの例示的なトランジスタ構造の図である。図２Ａは、妨害用の自己組織化単分子層２０１の形成後の、トランジスタ構造１０９と同様のトランジスタ構造２００を示す。図示されるように、妨害用の自己組織化単分子層２０１は、妨害材料１０８の露出部分に選択的に形成されることがある。例えば、妨害用の自己組織化単分子層２０１は、論じた妨害材料１０８とゲート１１０との表面化学特性の相違により、妨害材料１０８の露出部分に選択的に形成されることがある。論じたように、妨害用の自己組織化単分子層２０１は、後続のコンフォーマル層の形成の妨害を向上または追加することがあり、それにより、コンフォーマル層は、ゲート１１０上に選択的に形成され、妨害用の自己組織化単分子層２０１には形成されず、したがって、後で形成されるコンフォーマル層のゲート１１０上への選択性を高める。妨害用の自己組織化単分子層２０１は、頭部基、末端、および任意選択で末端官能基を有する分子を含むことがあり、妨害用の自己組織化単分子層２０１は、頭部基が妨害材料１０８に取着し、末端および任意選択の末端官能基が図２Ａに示される実質的にｚ方向で妨害材料１０８から離れて延びるように、妨害材料１０８上に組織化されることがある。いくつかの例では、妨害用の自己組織化単分子層２０１は、パッシベーション材料などとして特徴付けられることがある。さらに、妨害用の自己組織化単分子層２０１は、任意の適切な技法を使用して形成することができる。例えば、妨害用の自己組織化単分子層２０１は、吸着などによって妨害材料１０８上に自然に形成されることがある。例えば、妨害用の自己組織化単分子層２０１は、溶液相または気相中で形成されることがある。
【００４３】
図３は、本開示の少なくともいくつかの実装形態に従って構成された、例示的な妨害用の自己組織化単分子層分子３００を示す。図３に示されるように、妨害用の自己組織化単分子層分子３００は、頭部基３０１、末端３０２、および任意選択で末端官能基３０３を含むことがある。論じたように、頭部基３０１は、妨害材料１０８に吸着または他の様式で取着することがある。頭部基３０１は、妨害材料１０８に取着するが、ゲート１１０には取着しないことがある任意の適切な官能基を含むことがある。例えば、頭部基３０１は、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の１つまたは複数を含むことがある。さらに、末端３０２は、８〜２２個のアルキル基など、任意のタイプおよび数の結合基を含むことがある。例えば、妨害用の自己組織化単分子層分子３００は、比較的長い（例えばＣ８〜Ｃ２２の）アルキル鎖を有することがある。さらに、妨害用の自己組織化単分子層分子３００は、末端官能基３０３を含むことがある。他の例では、妨害用の自己組織化単分子層分子３００は、末端官能基を含まないことがある。
【００４４】
図２Ａに戻ると、いくつかの例では、妨害材料１０８は、本明細書で論じたように酸化ケイ素でよい（例えば２〜５ｎｍの厚さを有する熱酸化物）。一実施形態では、そのような酸化ケイ素妨害材料１０８は、シロキサンベースの妨害用の自己組織化単分子層２０１の形成によってさらにパッシベーションされることがある。そのような例では、ゲート１１０は、水素終端ポリシリコンなどのポリシリコンゲートでよい。
【００４５】
図１Ｄに関して本明細書で論じたように、いくつかの例では、任意選択の注入は、ゲート１１０内部の注入領域を形成するために提供されることがある。そのような注入領域は、選択的コンフォーマル層１１２の形成を補助することがあり、またはそのような注入は、選択的コンフォーマル層１１２を形成するために行われることがある。注入領域は、本明細書で論じるように任意の注入種を含んでいてよい。例えば、そのような注入は、選択的コンフォーマル層１１２の形成を補助するために使用されるとき、妨害用の自己組織化単分子層２０１の形成前または形成後に行われることがある。選択的コンフォーマル層１１２を形成するためにそのような注入が行われることがある例では、注入は、妨害用の自己組織化単分子層２０１の形成後に行われることがある。そのような注入領域は、分かりやすくするために図２Ａ〜２Ｆには示されていない。
【００４６】
図２Ｂは、ゲート１１０上への選択的コンフォーマル層１１２の形成後の、トランジスタ構造２００と同様のトランジスタ構造２０２を示す。選択的コンフォーマル層１１２は、任意の様式で形成されることがあり、本明細書で論じられる任意の材料および／または特性を含むことがある。そのような詳細は、簡潔にするために繰り返しては述べない。妨害材料１０８が酸化ケイ素であるものとして上の例を続けると、妨害用の自己組織化単分子層２０１は、シロキサンベースの分子を含み、ゲート１１０はポリシリコンであり、選択的コンフォーマル層１１２は、低温（例えば２５〜３００℃）でのＡＬＤ、ＭＬＤ、またはＣＶＤプロセスによって形成されることがある。
【００４７】
図示されるように、選択的コンフォーマル層１１２は、ゲート１１０上に形成され、妨害用の自己組織化単分子層２０１の部分２０３には形成されないことがある。例えば、選択的コンフォーマル層１１２は、本明細書で論じたようなゲート１１０と妨害用の自己組織化単分子層２０１および／または妨害材料１０８との表面化学特性の相違により、ゲート１１０上に選択的に形成され、妨害用の自己組織化単分子層２０１の部分２０３には形成されないことがある。図示されるように、いくつかの例では、選択的コンフォーマル層１１２は、妨害用の自己組織化単分子層２０１の部分２０４に形成されることがある。そのような部分は、例えば、ゲート１１０上の部分２０４の近位に選択的コンフォーマル層１１２を形成することにより覆われることがある。他の例では、選択的コンフォーマル層１１２は、妨害用の自己組織化単分子層２０１のどの部分にも形成されないことがある。そのような例では、選択的コンフォーマル層１１２は、図５に関して本明細書でさらに論じるように、テーパ付きまたは丸み付き部分を含むことがある。論じたように、妨害用の自己組織化単分子層２０１および／または妨害材料１０８は、その上への選択的コンフォーマル層１１２の形成を妨害または阻止することがある。
【００４８】
図２Ｃは、妨害用の自己組織化単分子層２０１および妨害材料１０８の露出部分の除去後の、トランジスタ構造２０２と同様のトランジスタ構造２０５を示す。図示されるように、妨害用の自己組織化単分子層２０１の一部と、妨害材料１０８の一部とが除去されることがあり、半導体フィン１０４の領域２０６を露出し、残りの自己組織化単分子層部分２０７、２０８および残りの妨害材料部分１１７を残す。残りの自己組織化単分子層部分２０７、２０８は、選択的コンフォーマル層１１２の部分の下方でよい。残りの妨害材料部分１１７は、ゲート１１０の下方および／または選択的コンフォーマル層１１２の一部の下方でよい。いくつかの例では、妨害材料１０８の一部の除去中に、残りの妨害材料部分１１７の内部にアンダーカットが形成されることがある。
【００４９】
さらに、比較的コンフォーマルな層として示されているが、残りの自己組織化単分子層部分２０７、２０８は、例えば残りの妨害材料部分１１７に取着または接着されたごく微量の自己組織化単分子層分子でよい。いくつかの例では、自己組織化単分子層分子のすべての分子が残ることがある。他の例では、分子の一部のみ（例えば、頭部基、末端、末端官能基、またはそれらの組合せ）が、残りの自己組織化単分子層部分２０７、２０８に残ることがある。妨害用の自己組織化単分子層２０１および妨害材料１０８の除去される部分は、任意の適切な技法によって除去することができる。例えば、妨害材料１０８の一部が、ウェットエッチングプロセスなどのエッチングプロセスによって除去されることがある。論じたように、選択的コンフォーマル層１１２と妨害材料１０８とは、それらの間でエッチング選択性を有することがあり、それにより、実質的に影響を及ぼさずに選択的コンフォーマル層１１２を残しながら妨害材料１０８の一部を除去するエッチングを行うことができる。例えば、妨害材料１０８の一部は、選択的エッチング操作によって除去されることがある。いくつかの例では、妨害用の自己組織化単分子層２０１の除去される部分は、例えばリフトオフ技法を使用する妨害材料１０８の一部の除去中に除去されることがある。他の例では、妨害用の自己組織化単分子層２０１の一部は、ウェットエッチングまたは他の溶解技法を使用する妨害材料１０８の一部の除去前に除去されることがある。
【００５０】
図２Ｄは、任意選択の層間誘電体材料１１９の形成後、ならびにゲート１１０の上部２１１の露出およびゲート側壁スペーサ１２２、１２３の形成後の、トランジスタ構造２０５と同様のトランジスタ構造２０９を示す。いくつかの例では、図１Ｇに関して本明細書で論じたように、層間誘電体材料１１９は、任意の適切な技法を使用して、半導体フィン１０４、残りの妨害材料部分１１７、残りの自己組織化単分子層部分２０７、２０８、ゲート１１０、および選択的コンフォーマル層１１２の上にバルク堆積されることがある。層間誘電体材料１１９は、例えば、デバイス層１０３上または内部に形成されたデバイス間の電気絶縁を提供するための任意の適切な誘電体材料を含むことがある。図示されるように、層間誘電体材料１１９の一部（例えばバルク堆積された場合）および選択的コンフォーマル層１１２の上部が除去されることがある。層間誘電体材料１１９の一部および選択的コンフォーマル層１１２の上部は、例えば化学機械研磨（ＣＭＰ）技法など任意の適切な技法を使用して除去することができる。やはり図示されるように、選択的コンフォーマル層１１２の上部の除去後に、選択的コンフォーマル層１１２の残りの部分からゲート側壁スペーサ１２２、１２３が形成されることがある。図１Ｇおよび１Ｈに関して論じたように、層間誘電体材料１１８は利用されないこともあり、または層間誘電体材料はプロセスフロー中に後で提供されることもある。そのような例では、ゲート側壁スペーサ１２２、１２３を形成するために、選択的コンフォーマル層１１２の上部を除去することによってゲート１１０の上部１２１が露出されることがある。
【００５１】
図２Ｅは、ゲート１１０の除去、ならびに、半導体フィン１０４に隣接する、およびゲート側壁スペーサ１２２、１２３の間にある妨害材料部分１１７の一部の除去後の、トランジスタ構造２０９と同様のトランジスタ構造２１２を示す。図示されるように、ゲート１１０が除去されることがある。そのような例では、ゲート１１０は、犠牲ゲートまたはダミーゲートなどでよい。さらに、図示されるように、妨害材料部分１１７の一部が除去されることがあり、残りの妨害材料１２５および残りの妨害材料１２６を残し、半導体フィン１０４の領域２１３を露出する。ゲート１１０は、エッチング技法など任意の適切な技法を使用して除去することができる。同様に、妨害材料部分１１７の一部は、エッチング技法など任意の適切な技法を使用して除去することができる。いくつかの例では、ゲート１１０は、第１のエッチングプロセスで除去されることがあり、妨害材料部分１１７の一部は、第２のエッチングプロセスで除去されることがある。いくつかの例では、図４に関して本明細書でさらに論じるように、妨害材料部分１１７の一部の除去中に、残りの妨害材料１２５および／または残りの妨害材料１２６の内部にアンダーカットが形成されることがある。
【００５２】
図２Ｆ、ゲートスタック１２９の形成後の、トランジスタ構造２１２と同様のトランジスタ構造２１４を示す。図示されるように、ゲートスタック１２９は、半導体フィン１０４上、およびゲート側壁スペーサ１２２、１２３間に形成されることがある。ゲートスタック１２９は、任意の適切な１つの材料又は複数の材料を含むことがある。例えば、ゲートスタック１２９は、高ｋゲート誘電体などのゲート誘電体１３０と、金属ゲート電極などのゲート電極１３１とを含むことがある。ゲートスタック１２９は、コンフォーマル堆積、堆積、およびＣＭＰ技法など任意の適切な技法を使用して形成することができる。図示されるように、いくつかの例では、ゲート誘電体１３０は、半導体フィン１０４の表面上に形成されることがある。他の例では、ゲート誘電体１３０は、ゲート側壁スペーサ１２２、１２３の側面に形成されることもあり、それにより、ゲート電極１３１は、例えばゲート側壁スペーサ１２２、１２３と直接接触しない。論じたように、いくつかの例では、ゲートスタック１２９は、半導体フィン１０４の３面の周りを覆うことがある（例えば、図２Ｅに示される半導体フィン１０４の上部と、半導体フィン１０４の側面；図１Ａの平面図参照）。いくつかの例では、ナノワイヤ実装形態などでは、ゲートスタック１２９は、半導体フィン１０４のすべての面の周りを覆うことがある。
【００５３】
トランジスタ構造２１４は、本明細書でさらに論じるように、例えば集積回路のトランジスタの一部を形成することがある。例えば、トランジスタは、半導体フィン１０４の一部の上方に形成されたゲートスタック１２９（例えばゲート）を含むことがある。トランジスタは、ゲートに隣接する（例えばゲートスタック１２９に隣接する）ゲート側壁スペーサ１２２と、ゲート側壁スペーサ１２２と半導体フィン１０４の別の部分との間にある妨害材料（例えば妨害材料１２５）とをさらに含むことがある。さらに、トランジスタは、妨害用の自己組織化単分子層分子頭部基、妨害用の自己組織化単分子層分子末端、妨害用の自己組織化単分子層分子末端官能基、妨害用の自己組織化単分子層分子、またはそれらの組合せ（例えば、残りの自己組織化単分子層部分２０７）を妨害材料１２５とゲート側壁スペーサ１２２との間に含むことがある。例えば、自己組織化単分子層からの炭素または炭素ベースの鎖部分が、妨害材料１２５とゲート側壁スペーサ１２２との間にあってよい。そのようなトランジスタ構造、または本明細書で論じる他のトランジスタ構造は、本明細書でさらに論じるように、システム、プラットフォーム、またはコンピューティングデバイスなどによって実装されることがある。
【００５４】
論じたように、図２Ｄ〜２Ｆは、トランジスタ構造の形成のための例示的なプロセスフローを示す。他の実施形態では、他のリプレースメントゲートプロセスフローなど、他の製造操作が、図２Ｃのトランジスタ構造２０５に対して行われることがある。例えば、論じたように、ゲート１１０の上部が露出されることがあり、側壁スペーサ１２２、１２３が形成されることがあり、層間誘電体１１９の導入なしでゲート１１０が除去されることがある。さらに、分かりやすくするために、チャネル注入領域およびソース／ドレイン注入領域など他の構造の形成は論じていない。
【００５５】
図４は、本開示の少なくともいくつかの実装形態に従って構成された、アンダーカットを有する妨害材料を有する例示的なトランジスタ構造４００を示す。本明細書で論じたように、いくつかの例では、妨害材料の一部が除去されることがあり、残りの妨害材料部分１１７を残す（例えば図１Ｆおよび図２Ｃ参照）。さらに、いくつかの例では、妨害材料部分１１７の一部が除去されることがあり、半導体フィン１０４の領域を露出し（例えば図１Ｉおよび図２Ｅ参照）、残りの妨害材料１２５を形成する。そのような例では、残りの妨害材料１２５に１つまたは複数のアンダーカットが形成されることがある。例えば、図４に示されるように、トランジスタ構造４００は、半導体フィン１０４の一部の上方に配設されたゲートスタック１２９（例えばゲート誘電体１３０およびゲート電極１３１を含む）を含むことがある。さらに、トランジスタ構造４００は、ゲート側壁スペーサ１２２と、半導体フィン１０４の別の部分との間に妨害材料１２５を含むことがある。
【００５６】
図示されるように、いくつかの例では、妨害材料１２５は、アンダーカット４０１および／またはアンダーカット４０２を含むことがある。例えば、アンダーカット４０１は、妨害材料１０８の除去中に形成されることがあり、妨害材料部分１１７を形成する（例えば、図１Ｆおよび図２Ｃを参照）。論じたように、そのような妨害材料１０８は、選択的ウェットエッチングプロセスによって除去されることがある。例えば、アンダーカット４０１は、妨害材料１０８の等方性エッチングにより、図示されるように実質的に丸みを付けられることがある。いくつかの例では、妨害材料１２５は、アンダーカット４０２を含むことがある。例えば、アンダーカット４０２は、妨害材料部分１１７の除去中に形成されることがあり、半導体フィン１０４を露出する（例えば、図１Ｉおよび図２Ｅ参照）。論じたように、妨害材料部分１１７のそのような部分は、選択的ウェットエッチングプロセスを使用して除去されることがある。例えば、妨害材料１２５を形成するために、アンダーカット４０２は、妨害材料部分１１７の一部の等方性エッチングにより、図示されるように実質的に丸みを付けられることがある。論じられるように、様々な例において、アンダーカット４０１のみ、アンダーアット４０２のみ、もしくはアンダーカット４０１、４０２の両方が妨害材料１２５に形成されることがあり、またはアンダーカットが形成されないこともある。さらに、いくつかの例では、図２Ａ〜２Ｆに関して本明細書で論じたように、トランジスタ構造４００は、妨害材料１２５とゲート側壁スペーサ１２２との間に自己組織化単分子層分子の一部または全体を含むことがある。また、論じたように、いくつかの例では、半導体フィン１０４は、ナノワイヤとして実装されることがある。いくつかの例では、ナノワイヤは、実質的に円形の断面を有することがあり、そのような例では、アンダーカット４０１および／またはアンダーカット４０２は、ナノワイヤ構造の周りのリングを含むことがある。
【００５７】
図５は、本開示の少なくともいくつかの実装形態に従って構成された、テーパ付き部分を有する側壁スペーサを有する例示的なトランジスタ構造５００を示す。本明細書で述べるように、いくつかの例では、コンフォーマル層は、ゲート１１０上に選択的に形成されるが、妨害材料１０８および／または妨害用の自己組織化単分子層２０１の部分には形成されないことがある（例えば図１ＥおよびU ２Ｂ参照）。いくつかの例では、半導体フィン１０４に隣接するコンフォーマル層にテーパ付き部分または丸み付き部分が形成されることがあり、それにより、得られるゲート側壁スペーサは、そのようなテーパ付きまたは丸み付き部分を含む。例えば、図５に示されるように、トランジスタ構造５００は、半導体フィン１０４の一部の上方に配設されたゲートスタック１２９（例えばゲート誘電体１３０およびゲート電極１３１を含む）を含むことがある。さらに、トランジスタ構造５００は、ゲート側壁スペーサ１２２と、半導体フィン１０４の別の部分との間に妨害材料１２５を含むことがある。
【００５８】
やはり図示されるように、ゲート側壁スペーサ１２２は、テーパ付き部分５０１を含むことがある。例えば、そのようなテーパ付き部分５０１は、選択的コンフォーマル層１１２の形成中に、ゲート１１０と妨害材料１０８および／または妨害用の自己組織化単分子層２０１（例えば図１Ｅおよび図２Ｂ参照）との間の比較的高い成長選択性により形成されることがある。例えば、ゲート１１０は、選択的コンフォーマル層１１２の種結晶を添加して成長させることができ、その一方で、妨害材料１０８および／または妨害用の自己組織化単分子層２０１は、選択的コンフォーマル層１１２の成長を抑えることができ、テーパ付き部分５０１を生じる。図示されるように、いくつかの例では、ゲート側壁スペーサ１２２は、テーパ付き部分５０１などテーパ付き部分を含むことがある。他の例では、ゲート側壁スペーサ１２２は、選択的コンフォーマル層１１２の成長を抑える妨害材料１０８および／または妨害用の自己組織化単分子層２０１により、丸み付き部分またはアンダーカット部分などを含むことがある。図示されるように、そのような効果により、ゲート側壁スペーサ１２２と半導体フィン１０４との間により小さな妨害材料１２５が生じ得る。さらに、いくつかの例では、図２Ａ〜２Ｆに関して本明細書で論じたように、トランジスタ構造５００は、妨害材料１２５とゲート側壁スペーサ１２２との間に自己組織化単分子層分子の一部または全体を含むことがある。
【００５９】
図６は、本開示の少なくともいくつかの実装形態に従って構成された、注入領域を有する例示的なトランジスタ構造６００を示す。本明細書で論じるように、いくつかの例では、注入領域は、半導体フィン１０４（例えば図１Ｂ参照）の領域に形成されることがある。そのような注入領域は、後で形成される妨害材料（例えば図１Ｄ参照）の被覆を形成する、被覆の深さを増加する、または被覆を向上させるために使用されることがある。例えば、注入領域が、妨害材料１２５および／または半導体フィン１０４の一部の内部に残ることがある。例えば、図６に示されるように、トランジスタ構造６００は、半導体フィン１０４の一部の上方に配設されたゲートスタック１２９（例えばゲート誘電体１３０およびゲート電極１３１を含む）を含むことがある。さらに、トランジスタ構造６００は、ゲート側壁スペーサ１２２と半導体フィン１０４の別の部分との間に妨害材料１２５を含むことがある。例えば、妨害材料１２５の一部または全体が、本明細書で論じたように、注入領域および／または注入種を含むことがある。やはり図示されるように、トランジスタ構造６００は、半導体フィン１０４の内部に注入領域６０１を含むことがある。注入領域６０１は、例えば犠牲ゲート１１０の注入中に形成されることがある。注入領域６０１は、任意の適切な深さ、濃度、および注入濃度プロファイルを有することがある。論じたように、いくつかの例では、注入領域６０１は、窒素注入種を含むことがある。他の例では、注入領域６０１は、ケイ素、アルゴン、ヘリウム、キセノン、酸素、ホウ素、リン、ヒ素、アンチモン、または炭素の１つまたは複数を含むことがある。さらに、いくつかの例では、図２Ａ〜２Ｆに関して本明細書で論じたように、トランジスタ構造６００は、妨害材料１２５とゲート側壁スペーサ１２２との間に自己組織化単分子層分子の一部または全体を含むことがある。
【００６０】
図６に示されるように、いくつかの例では、注入領域６０１は、ゲート側壁スペーサ１２２の下方に延びる半導体フィン１０４にわたって実質的に一貫性のある注入領域を備えることがある。他の例では、注入領域６０１は、半導体フィン１０４の内部には延びていないことがあり、そのような例では、注入領域は、妨害材料１２５の内部に含まれることがある。
【００６１】
図７は、本開示の少なくともいくつかの実装形態に従って構成された、選択的ゲートスペーサ技法を使用してトランジスタ構造を形成するための例示的なプロセスを示す流れ図である。例えば、方法７００は、トランジスタ構造１２８、２１４、４００、５００、６００、または本明細書で論じる任意の他のトランジスタ構造を製造するために実施されることがある。例示される実装形態では、プロセス７００は、操作７０１〜７０４によって示されるような１つまたは複数の操作を含むことがある。しかし、本明細書での実施形態は、追加の操作を含んでいてもよく、いくつかの操作が省かれてもよく、または提示される順序以外で操作が行われてもよい。
【００６２】
方法７００は、「妨害材料を半導体フィン上に形成する」操作７０１から始まることがあり、この操作７０１で、妨害材料を半導体フィン上に形成することができる。一実施形態では、妨害材料１０８は、図１Ｂに関して本明細書で論じた半導体フィン１０４上に形成されることがある。例えば、妨害材料は、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムなどの金属酸化物の１つまたは複数を含むことがある。
【００６３】
方法７００は、「ゲートを妨害材料上に配設する」操作７０２に続くことがあり、この操作７０２で、ゲートを妨害材料の少なくとも一部に配設することができ、本明細書で論じたように、ゲートと妨害材料とは異なる表面化学特性を備える。一実施形態では、ゲート１１０は、図１Ｃに関して本明細書で述べる妨害材料１０８（および半導体フィン１０４）の上方に形成されることがある。いくつかの例では、本明細書で論じるように、ゲート１１０は、リプレースメントゲートプロセスを実施することができるように犠牲またはダミーゲートでよい。
【００６４】
方法７００は、「コンフォーマル層をゲート上に選択的に形成する」操作７０３に続くことがあり、この操作７０３で、選択的コンフォーマル層をゲート上に形成することができ、コンフォーマル層は、妨害材料に対してエッチング選択性を有し、また、コンフォーマル層は、妨害材料の少なくとも一部には形成されない。一実施形態では、選択的コンフォーマル層１１２は、図１Ｅに関して本明細書で論じたゲート１１０上に形成されることがある。いくつかの例では、任意選択の注入領域は、選択的コンフォーマル層１１２を形成する前に、ゲート１１０に形成されることがある。いくつかの例では、選択的コンフォーマル層１１２は、図１Ｄに関して論じたように、注入によってゲート１１０上に形成されることがある。いくつかの例では、妨害用の自己組織化単分子層が、図２Ａおよび２Ｂに関して本明細書で論じた選択的コンフォーマル層を形成する前に、妨害材料上に形成されることがある。一実施形態では、妨害用の自己組織化単分子層２０１が、本明細書で論じた選択的コンフォーマル層１１２を形成する前に、妨害材料２０８の一部に形成されることがある。
【００６５】
方法７００は、「妨害材料の露出部分を除去する」操作７０４に続くことがあり、この操作７０４で、妨害材料の露出部分を除去することができる。例えば、論じたように、妨害材料とゲートは、それらの間でエッチング選択性を有することがあり、それにより、妨害材料の露出部分を、選択的エッチングプロセスによって除去することができる。一実施形態では、妨害材料１０８の部分は、図１Ｆに関して本明細書で論じた残りの妨害材料部分１１７を形成するために除去されることがある。妨害用の自己組織化単分子層が実装される例では、図２Ｃに関して本明細書で論じたように、妨害用の自己組織化単分子層の露出部分は除去されることもある。
【００６６】
論じたように、いくつかの例では、操作７０２で形成されるゲートは、犠牲またはダミーゲートでよい。そのような例では、任意選択で上記の構造の上方にバルク誘電体が形成されることがあり、化学機械研磨（ＣＭＰ）操作などの平坦化操作が、バルク誘電体の一部を除去し、犠牲ゲートを露出し、ゲート側壁スペーサを形成することができる（例えば図１Ｈおよび図２Ｄ参照）。その後、犠牲ゲートが除去されることがあり、妨害層および／または妨害用の自己組織化単分子層の残りの部分がゲート領域内部で除去されることがあり（例えば図１Ｉおよび図２Ｅ参照）、妨害材料部分および／または自己組織化単分子層分子の一部および全体を、ゲート側壁スペーサと半導体フィンとの間に残す。その後、高ｋ金属ゲートなどのゲートが、ゲート開口（例えば図１Ｊおよび図２Ｆ参照）内部に形成されることがある。そのようなトランジスタ構造は、ソースおよびドレインと、ゲートおよびソース／ドレインへのコンタクトと、金属相互接続部とを形成するためにさらに処理されることがあり、集積回路などのトランジスタデバイスを形成する。本明細書で論じたように、ゲート１１０を露出する前に、層間誘電体（例えば層間誘電体材料１１９）が形成されることがある。他の例では、そのような層間誘電体は使用されないことがある。
【００６７】
論じたように、トランジスタ構造を製造するために、方法７００および本明細書で論じた他の操作を実施することができる。方法７００の操作（または図１Ａ〜１Ｊもしくは図２Ａ〜２Ｆに関して本明細書で論じた操作）の任意の１つまたは複数は、１つまたは複数のコンピュータプログラム製品によって提供される命令に応答して実行されることがある。そのようなプログラム製品は、例えばプロセッサによって実行されるときに本明細書で述べる機能を提供することができる命令を提供する信号担持媒体を含むことがある。コンピュータプログラム製品は、任意の形態のコンピュータ可読媒体として提供することができる。したがって、例えば、１つまたは複数のプロセッサコアを含むプロセッサが、コンピュータ可読媒体によってプロセッサに搬送される命令に応答して、上記の操作の１つまたは複数を請け負うことができる。
【００６８】
さらに、トランジスタ構造、トランジスタ、またはデバイスを形成するために、方法７００の操作（または図１Ａ〜１Ｊもしくは図２Ａ〜２Ｆに関して本明細書で論じた操作）の任意の１つまたは複数が請け負われることがある。例えば、選択的ゲートスペーサ技法を使用して、トランジスタデバイスまたはメモリデバイスなどのデバイスを形成することができる。例えば、半導体基板などのデバイス層と、半導体基板に結合された（例えば、半導体基板上および／または内部の）１つまたは複数の集積回路構造とを含むシステム、装置、またはデバイスを形成することができ、それにより、本明細書で述べる技法を使用して１つまたは複数の集積回路構造が製造される。
【００６９】
例えば、半導体基板などのデバイス層と、半導体基板に結合された１つまたは複数の集積回路構造とを含む装置またはデバイスが形成されることがあり、１つまたは複数の集積回路構造は、妨害材料を半導体フィン上に形成するステップと、妨害材料の少なくとも第１の部分にゲートを配設するステップであって、ゲートと妨害材料とが異なる表面化学特性を備えるステップと、コンフォーマル層をゲート上に選択的に形成するステップであって、コンフォーマル層が妨害材料に対するエッチング選択性を有し、コンフォーマル層が、妨害材料の少なくとも第２の部分には形成されないステップと、妨害材料の露出部分を除去するステップとによって製造される。そのような集積回路構造は、本明細書で論じる任意の技法を使用してさらに製造することができる。例えば、そのような集積回路構造は、図８および図９に関して本明細書で論じたプラットフォームおよび／またはコンピューティングデバイスに集積されることがある。
【００７０】
図８は、本開示の少なくともいくつかの実装形態に従って構成された、選択的ゲートスペーサ技法によって製造されたトランジスタを有するＩＣを採用するモバイルコンピューティングプラットフォーム８００の例示図である。論じる選択的ゲートスペーサ技法によって製造または形成されるトランジスタは、本明細書で論じた任意の技法を使用して形成することができる。モバイルコンピューティングプラットフォーム８００は、電子データ表示、電子データ処理、またはワイヤレス電子データ伝送など、それぞれの機能のために構成された任意のポータブルデバイスでよい。例えば、モバイルコンピューティングプラットフォーム８００は、タブレット、スマートフォン、ネットブック、ラップトップコンピュータなどの任意のものでよく、例示的実施形態ではタッチスクリーン（例えば、容量型、誘導型、抵抗型などのタッチスクリーン）である表示画面８０５と、チップレベル（ＳｏＣ）またはパッケージレベル集積システム８１０と、バッテリ８１５とを含むことがある。
【００７１】
集積システム８１０が拡大図８２０でさらに示されている。例示的実施形態では、パッケージングされたデバイス８５０（図８での「メモリ／プロセッサ」）は、少なくとも１つのメモリチップ（例えば、ＲＡＭ）および／または少なくとも１つのプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、またはグラフィクスプロセッサなど）を含む。一実施形態では、パッケージデバイス８５０は、ＳＲＡＭキャッシュメモリに結合されたマイクロプロセッサである。いくつかの例では、少なくとも１つのメモリおよび少なくとも１つのプロセッサチップの一方または両方が、本明細書で論じた選択的ゲートスペーサ技法によって製造されたトランジスタを含む。例えば、プロセッサまたはメモリの一方または両方のトランジスタは、半導体フィンの少なくとも第１の部分の上方に配設されたゲート；ゲートに隣接するゲート側壁スペーサ；半導体フィンの第２の部分とゲートスペーサとの間にある妨害材料であって、ゲート側壁スペーサが妨害材料に対するエッチング選択性を有する、妨害材料；および／または本明細書で論じる他のフィーチャを含むことができる。例えば、トランジスタは、妨害用の自己組織化単分子層分子または妨害用の自己組織化単分子層分子部分（例えば、頭部、末端、末端官能基、または末端の一部）を妨害材料とゲート側壁スペーサとの間に含むこともある。他の例示的なトランジスタは、半導体フィン内部および妨害材料の下に注入領域を含むことがある。
【００７２】
パッケージングされたデバイス８５０は、ボード、基板、またはインターポーザ８６０にさらに結合（例えば通信結合）されることがあり、それに伴って、電力管理集積回路（ＰＭＩＣ）８３０と、ワイドバンドＲＦ（ワイヤレス）送信機および／または受信機（ＴＸ／ＲＸ）を含むＲＦ（ワイヤレス）集積回路（ＲＦＩＣ）８２５（例えばデジタルベースラインおよびアナログフロントエンドモジュールを含むとき、送信経路での電力増幅器と、受信経路での低ノイズ増幅器とをさらに備える）と、それらの制御装置８３５との１つまたは複数にさらに結合（例えば通信結合）されることがある。一般に、パッケージされたデバイス８５０は、表示画面８０５に結合される（例えば通信結合される）こともある。
【００７３】
機能的に、ＰＭＩＣ８３０は、バッテリ電力調整やＤＣ／ＤＣ変換などを行うことができ、したがって、バッテリ８１５に結合された入力と、他の機能モジュールに電流供給を提供する出力とを有する。一実施形態では、ＰＭＩＣ８３０は、高電圧動作を行うことができる。さらに示されるように、例示的実施形態では、ＲＦＩＣ８２５は、いくつかのワイヤレス標準またはプロトコルの任意のものを実装するようにアンテナ（図示せず）に結合された出力を有し、そのようなワイヤレス標準またはプロトコルは、限定はしないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、および５Ｇ以上として指定される任意の他のワイヤレスプロトコルを含む。代替実装形態では、これらのボードレベルモジュールはそれぞれ、パッケージングされたデバイス８５０のパッケージ基板に結合された個別のＩＣ上、またはパッケージングされたデバイス８５０のパッケージ基板に結合された単一のＩＣ（ＳｏＣ）の内部に集積されることがある。
【００７４】
図９は、本開示の少なくともいくつかの実装形態に従って構成された、コンピューティングデバイス９００の機能ブロック図である。コンピューティングデバイス９００は、例えばプラットフォーム１０００の内部にあってよく、いくつかの構成要素をホストするマザーボード９０２をさらに含み、そのような構成要素は、例えば、限定はしないが、プロセッサ９０１（例えばアプリケーションプロセッサ）、および１つまたは複数の通信チップ９０４、９０５である。プロセッサ９０１は、マザーボード９０２に物理的および／または電気的に結合されることがある。いくつかの例では、プロセッサ９０１は、プロセッサ９０１内部にパッケージングされた集積回路ダイを含む。一般に、用語「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、その電子データを、レジスタおよび／またはメモリに記憶することができる他の電子データに変換する任意のデバイスまたはデバイスの一部を表すことがある。
【００７５】
様々な例において、１つまたは複数の通信チップ９０４、９０５も、マザーボード９０２に物理的におよび／または電気的に結合されることがある。さらなる実装形態では、通信チップ９０４は、プロセッサ９０１の一部でよい。その用途に応じて、コンピューティングデバイス９００は他の構成要素を含むことがあり、それらは、マザーボード９０２に物理的および電気的に結合されていることも、結合されていないこともある。これらの他の構成要素は、限定はしないが、揮発性メモリ（例えばＤＲＡＭ）９０７、９０８、不揮発性メモリ（例えばＲＯＭ）９１０、グラフィックスプロセッサ９１２、フラッシュメモリ、地球測位システム（ＧＰＳ）デバイス９１３、コンパス９１４、チップセット９０６、アンテナ９１６、電力増幅器９０９、タッチスクリーン制御装置９１１、タッチスクリーンディスプレイ９１７、スピーカ９１５、カメラ９０３、バッテリ９１８（以上、図示される）、ならびに他の構成要素、例えば、デジタル信号プロセッサ、暗号プロセッサ、オーディオコーデック、ビデオコーデック、加速度計、ジャイロスコープ、および大量記憶デバイス（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）など）などを含む。
【００７６】
通信チップ９０４、９０５は、コンピューティングデバイス９００との間でデータを転送するためのワイヤレス通信を可能にすることがある。用語「ワイヤレス」およびその派生語を使用して、非固体媒体を介する変調された電磁放射線の使用によってデータを通信することができる回路、デバイス、システム、方法、技法、通信チャネルなどを表すことができる。この用語は、関連のデバイスがワイヤを含まないことを示唆してはいないが、いくつかの実施形態では、ワイヤを含んでいなくてもよい。通信チップ９０４、９０５は、限定はしないが、本明細書の他の箇所で述べるものを含めた、いくつかのワイヤレス標準またはプロトコルの任意のものを実装することができる。論じたように、コンピューティングデバイス９００は、複数の通信チップ９０４、９０５を含むことがある。例えば、第１の通信チップは、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離のワイヤレス通信に専用のものでよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなどより長距離のワイヤレス通信に専用のものでよい。
【００７７】
本明細書で述べる任意の実装形態で使用されるとき、用語「モジュール」は、本明細書で述べる機能を提供するように構成されたソフトウェア、ファームウェア、および／またはハードウェアの任意の組合せを表す。ソフトウェアは、ソフトウェアパッケージ、コード、および／または命令セットもしくは命令として具現化されることがあり、「ハードウェア」は、本明細書で述べる任意の実装形態で使用されるとき、例えば単独でまたは任意の組合せで、ハードワイヤド回路構成、プログラマブル回路構成、ステートマシン回路構成、および／またはプログラマブル回路構成によって実行される命令を記憶するファームウェアを含むことがある。モジュールは、全体としてまたは個別に、より大きいシステム、例えば集積回路（ＩＣ）およびシステムオンチップ（ＳｏＣ）などの一部を形成する回路構成として具現化されることがある。
【００７８】
本明細書に記載した特定の特徴を、様々な実装形態を参照して述べてきたが、この説明は、限定の意味合いで解釈されるものとは意図されない。したがって、本明細書で述べる実装形態の様々な修正形態、ならびに本開示が関係する技術分野の当業者には明らかな他の実装形態も、本開示の趣旨および範囲内にあると考えられる。
【００７９】
以下の例は、さらなる実施形態に関する。
【００８０】
１つまたは複数の第１の実施形態では、トランジスタを製造するための方法が、妨害材料を半導体フィン上に形成するステップと、妨害材料の少なくとも第１の部分にゲートを配設するステップであって、ゲートと妨害材料とが、異なる表面化学特性を備えるステップと、コンフォーマル層をゲート上に選択的に形成するステップであって、コンフォーマル層が、妨害材料に対するエッチング選択性を有し、コンフォーマル層が、妨害材料の少なくとも第２の部分には形成されないステップと、妨害材料の露出部分を除去するステップとを含む。
【００８１】
第１の実施形態に加えて、この方法は、コンフォーマル層を選択的に形成する前に、妨害用の自己組織化単分子層を妨害材料の少なくとも一部に形成するステップをさらに含む。
【００８２】
第１の実施形態に加えて、この方法は、コンフォーマル層を選択的に形成する前に、妨害用の自己組織化単分子層を妨害材料の少なくとも一部に形成するステップをさらに含み、妨害用の自己組織化単分子層が、少なくとも頭部基および末端を有する分子を含み、頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む。
【００８３】
第１の実施形態に加えて、この方法は、コンフォーマル層をゲート上に選択的に形成する前に、ゲート内への注入を行って、ゲート内部に注入領域を形成するステップをさらに含む。
【００８４】
第１の実施形態に加えて、この方法は、コンフォーマル層をゲート上に選択的に形成する前に、ゲート内への注入を行って、ゲート内部に注入領域を形成するステップを含み、ゲートがポリシリコンを含み、注入が窒素注入を含み、妨害材料が酸化ケイ素を含む。
【００８５】
第１の実施形態に加えて、この方法は、コンフォーマル層をゲート上に選択的に形成する前に、ゲート内への注入を行って、ゲート内部に注入領域を形成するステップを含み、ゲートがポリシリコンを含み、注入がアモルファス化注入を含み、コンフォーマル層を選択的に形成するステップが、炭化ケイ素コンフォーマル層を形成するために炭素堆積および高速熱処理を含む。
【００８６】
第１の実施形態に加えて、この方法は、コンフォーマル層を選択的に形成する前に、妨害用の自己組織化単分子層を妨害材料の少なくとも一部に形成するステップ、および／またはコンフォーマル層をゲート上に選択的に形成する前に、ゲート内への注入を行って、ゲート内部に注入領域を形成するステップをさらに含む。
【００８７】
第１の実施形態に加えて、コンフォーマル層をゲート上に選択的に形成するステップが、プラズマ露出、原子層堆積、分子層堆積、または化学気相成長の少なくとも１つを含む１回の堆積操作を含む。
【００８８】
第１の実施形態に加えて、コンフォーマル層をゲート上に選択的に形成するステップが、ゲート内への注入を行って、コンフォーマル層を形成するステップを含む。
【００８９】
第１の実施形態に加えて、妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含む。
【００９０】
第１の実施形態に加えて、コンフォーマル層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含む。
【００９１】
第１の実施形態に加えて、ゲートが犠牲ゲートを含み、方法が、コンフォーマル層の上部を除去して、ゲートを露出し、コンフォーマル層の残りの部分からゲート側壁スペーサを形成するステップと、ゲートと、半導体フィンに隣接する、およびゲート側壁スペーサの間にある妨害材料の少なくとも一部とを除去するステップと、半導体フィン上およびゲート側壁スペーサの間にゲートスタックを配設するステップとをさらに含む。
【００９２】
第１の実施形態に加えて、半導体フィンが、ナノワイヤを備えるアンダーカットフィンを備え、ゲートが、半導体フィンの周りを実質的に覆う。
【００９３】
１つまたは複数の第２の実施形態において、トランジスタを備える集積回路が、半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、ゲートに隣接するゲート側壁スペーサと、半導体フィンの第２の部分とゲートスペーサとの間の妨害材料とを含み、ゲート側壁スペーサが、妨害材料に対するエッチング選択性を有する。
【００９４】
第２の実施形態に加えて、集積回路は、妨害材料とゲート側壁スペーサとの間に、妨害用の自己組織化単分子層分子頭部基をさらに含む。
【００９５】
第２の実施形態に加えて、集積回路は、妨害材料とゲート側壁スペーサとの間に、妨害用の自己組織化単分子層分子頭部基をさらに含み、妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む。
【００９６】
第２の実施形態に加えて、集積回路は、妨害材料とゲート側壁スペーサとの間にある妨害用の自己組織化単分子層分子頭部基であって、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む妨害用の自己組織化単分子層分子頭部基と、半導体フィン内部および少なくとも妨害材料の下方の注入領域とをさらに含む。
【００９７】
第２の実施形態に加えて、集積回路は、妨害材料とゲート側壁スペーサとの間にある妨害用の自己組織化単分子層分子頭部基であって、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む妨害用の自己組織化単分子層分子頭部基と、半導体フィン内部および少なくとも妨害材料の下方にある注入領域とをさらに備え、注入領域が、窒素、酸素、ホウ素、リン、ヒ素、アンチモン、炭素、アルゴン、ヘリウム、またはキセノンの少なくとも１つを含む。
【００９８】
第２の実施形態に加えて、集積回路は、妨害材料とゲート側壁スペーサとの間にある妨害用の自己組織化単分子層分子頭部基または妨害用の自己組織化単分子層分子末端の少なくとも一方、および／または半導体フィン内部および少なくとも妨害材料の下方の注入領域をさらに含む。
【００９９】
第２の実施形態に加えて、妨害材料が酸化ケイ素を含み、ゲート側壁スペーサが窒化ケイ素を含み、ゲートが、高ｋゲート誘電体と、高ｋゲート誘電体上の金属ゲートとを含むゲートスタックを含む。
【０１００】
第２の実施形態に加えて、妨害材料が、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含み、集積回路が、ゲート側壁スペーサの下方にアンダーカット部分をさらに含む。
【０１０１】
第２の実施形態に加えて、ゲート側壁スペーサは、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含み、ゲート側壁スペーサが、半導体フィンに隣接するテーパ付き部分を含む。
【０１０２】
第２の実施形態に加えて、妨害材料は、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、または酸化アルミニウムの少なくとも１つを含み、および／またはゲート側壁スペーサが、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、窒化ホウ素、炭化ホウ素、炭窒化ホウ素、リン化ホウ素、硫化ホウ素、ポリフォスファーゼン、または酸化アルミニウムの少なくとも１つを含む。
【０１０３】
第２の実施形態に加えて、集積回路が、ゲート側壁スペーサの下方にアンダーカット部分をさらに含み、および／またはゲート側壁スペーサが、半導体フィンに隣接するテーパ付き部分を含む。
【０１０４】
第２の実施形態に加えて、半導体フィンが、ナノワイヤを備えるアンダーカットフィンを備え、ゲートが、半導体フィンの周りを実質的に覆う。
【０１０５】
１つまたは複数の第３の実施形態において、システムは、メモリと、メモリに結合されたプロセッサとを備え、プロセッサが、トランジスタを備え、トランジスタが、半導体フィンの少なくとも第１の部分の上方に配設されたゲートと、ゲートに隣接するゲート側壁スペーサと、半導体フィンの第２の部分とゲートスペーサとの間の妨害材料とを含み、ゲート側壁スペーサが、妨害材料に対するエッチング選択性を有する。
【０１０６】
第３の実施形態に加えて、トランジスタは、妨害材料とゲート側壁スペーサとの間に、妨害用の自己組織化単分子層分子頭部基をさらに含み、妨害用の自己組織化単分子層分子頭部基が、シロキサン、塩化シリル、アルケン、アルキン、アミン、ホスフィン、チオール、ホスホン酸、またはカルボン酸の少なくとも１つを含む。
【０１０７】
第３の実施形態に加えて、トランジスタが、半導体フィン内部および少なくとも妨害材料の下方に注入領域をさらに備える。
【０１０８】
第３の実施形態に加えて、妨害材料が酸化ケイ素を含み、ゲート側壁スペーサが窒化ケイ素を含み、ゲートが、高ｋゲート誘電体と、高ｋゲート誘電体上の金属ゲートとを含むゲートスタックを含む。
【０１０９】
本発明は、以上説明した実施形態に限定されず、添付の特許請求の範囲から逸脱することなく、修正および変更を施して実施することができることを理解されたい。例えば、上記の実施形態は、特徴の特定の組合せを含むことがある。しかし、上記の実施形態は、この点で限定されず、様々な実装形態において、上記の実施形態は、そのような特徴の部分集合のみを請け負うこと、そのような特徴の異なる順序を請け負うこと、そのような特徴の異なる組合せを請け負うこと、および／または明示的に列挙された特徴に対する追加の特徴を請け負うことを含むことがある。したがって、本発明の範囲は、添付の特許請求の範囲と、そのような特許請求の範囲に与えられる均等形態の完全な範囲とを参照して決定されるべきである。
【図１Ａ】
0006604596.tif 000002
【図１Ｂ】
0006604596.tif 000003
【図１Ｃ】
0006604596.tif 000004
【図１Ｄ】
0006604596.tif 000005
【図１Ｅ】
0006604596.tif 000006
【図１Ｆ】
0006604596.tif 000007
【図１Ｇ】
0006604596.tif 000008
【図１Ｈ】
0006604596.tif 000009
【図１Ｉ】
0006604596.tif 000010
【図１Ｊ】
0006604596.tif 000011
【図２Ａ】
0006604596.tif 000012
【図２Ｂ】
0006604596.tif 000013
【図２Ｃ】
0006604596.tif 000014
【図２Ｄ】
0006604596.tif 000015
【図２Ｅ】
0006604596.tif 000016
【図２Ｆ】
0006604596.tif 000017
【図３】
0006604596.tif 000018
【図４】
0006604596.tif 000019
【図５】
0006604596.tif 000020
【図６】
0006604596.tif 000021
【図７】
0006604596.tif 000022
【図８】
0006604596.tif 000023
【図９】
0006604596.tif 000024