(57)【特許請求の範囲】
【請求項１】
周期的に変動する周期的入力信号の位相あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置であって、
前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するＡＤ変換器と、
前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、
前記ゼロクロス特定手段によるゼロクロス検出回数を計数し、前記サンプリングタイミング毎に算出する計数処理部と、
前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号の値をそれぞれＡ、Ｂとしたとき、演算式Ｆx＝｜Ｂ｜／（｜Ａ｜＋｜Ｂ｜）に基づいて、前記ゼロクロス検出回数の端数Ｆxを演算する端数処理部と、
前記計数処理部が算出するＮ個の出力値の合算値、および、前記計数処理部がＮ個の出力値を算出する間において前記端数処理部が演算する端数Ｆxの合算値に基づいて平均化を行い、デジタル信号の位相を演算する平均化処理部を備えたことを特徴とする位相計測装置。
【請求項２】
前記周期的入力信号が第１の周期的入力信号Ｘと第２の周期的入力信号Ｙとからなり、
前記ＡＤ変換器が、前記第１及び第２の周期的入力信号Ｘ、Ｙを所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号Ｘｄ、Ｙｄとして出力する第１および第２のＡＤ変換器とからなり、
前記ゼロクロス特定手段が、前記デジタル信号Ｘｄ、Ｙｄの符号が変化したことをそれぞれ検出する第１及び第２のゼロクロス特定手段からなり、
前記計数処理部が、前記第１のゼロクロス特定手段によるゼロクロス検出回数と前記第２のゼロクロス特定手段によるゼロクロス検出回数との差を計数し、前記サンプリングタイミング毎に算出するものであり、
前記端数処理部が、前記第１のゼロクロス特定手段と、前記第２のゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号のそれぞれの値に基づいて、前記演算式により、それぞれの前記ゼロクロス検出回数の端数Ｆx、ＦYを演算するものであり、
前記平均化処理部が、前記計数処理部が算出するＮ個の出力値の合算値、並びに、前記計数処理部がＮ個の出力値を算出する間において前記端数処理部が演算する端数Ｆxの合算値と端数ＦYの合算値との差分に基づいて平均化を行い、デジタル信号Ｘｄ、Ｙｄの位相差を演算し、前記第１及び第２の周期的入力信号Ｘ、Ｙ間の位相差を計測することを特徴とする請求項１に記載された位相計測装置。
【請求項３】
ｆADCを前記ＡＤ変換器を駆動するサンプリングレート、Ｎを前記平均化処理部の平均化回数としたとき、前記平均化処理部で得られる位相差の算出レートがｆADC／Ｎとなることを特徴とする請求項１または２に記載された位相計測装置。
【請求項４】
レーザ光を計測対象に照射した反射光と、該レーザ光に周波数シフトを加えた参照光とを干渉させ、両者の位相差により、前記計測対象の変位を計測するレーザヘテロダイン干渉計による変位計測装置において、
前記第１の周期的入力信号Ｘを前記反射光とし、前記第２の周期的入力信号Ｙを前記参照光とし、
前記平均化処理部で得られる位相差と前記計測対象の変位との所定の関係に基づいて、前記計測対象の変位を演算する演算手段を備えることを特徴とする請求項２に記載された位相計測装置を利用した変位計測装置。
【請求項５】
前記変位計測装置の分解能をｄr、計測可能の速度範囲の最大値をｖmaxとしたとき、下記の関係を満たすようにしたことを特徴とする請求項４に記載された変位計測装置。
ｄr＝λ／（４Ｎ・２n）
ｖmax＜λ（ｆADC−４ｆh）／８
ただし、λはレーザ光の波長、Ｎは平均化回数、ｎはＡＤ変換器の変換ビット数、ｆADCは、ＡＤ変換器のサンプリングレート、ｆhは参照信号の周波数である。
【請求項６】
入力信号を高安定基準信号と比較することにより、前記入力信号の位相揺らぎの時刻履歴を計測する位相雑音計測装置であって、
前記第１の周期的入力信号Ｘ、前記第２の周期的入力信号Ｙの一方を前記入力信号、他方を前記高安定基準信号とし、
前記平均化処理部で得られる位相差の時刻履歴に基づいて、前記入力信号の位相揺らぎを計測する、請求項２に記載された位相計測装置を利用した位相雑音計測装置。
【請求項７】
周期的な入力信号に対して、位相比較器、ループフィルタ、電圧制御発振器（ＶＣＯ）、および、分周器によって、位相同期した出力信号を生成するＰＬＬ回路であって、
前記入力信号を前記第１の周期的入力信号Ｘ、前記分周器の出力を前記第２の周期的入力信号Ｙとし、
前記位相比較器として、請求項２に記載された位相計測装置を利用したＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば正弦波のように、周期的に変動する入力信号（以下、周期的入力信号という。）の位相、あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置、および、この位相計測装置を適用した機器に関する。
【背景技術】
【０００２】
周期的入力信号に対して、その位相あるいは位相差を、デジタル回路によって計測する装置（以下、位相計測装置という。）は、無線通信や高周波信号処理、高精度な周波数計測における最も基本的な構成要素である。特に位相計測装置によって得られた位相情報を時間で微分することにより、周波数を算出できるため、周波数カウンタとしても用いられている。
無線通信・有線通信においては、近年通信の高速大容量化が進んでおり、基準信号源の位相雑音が性能を制限する要因になっている。そのため、基準信号源の評価を行うために、１つの周期的入力信号について、その位相の時刻履歴を計測する装置（以下、位相雑音計測装置という。）などが用いられている。【０００３】
また、２つの周期的入力信号間の位相差を計測する位相計測装置（以下、こうした位相計測装置を「位相差計測装置」ということもある。）は、多くの計測・制御機器を構成する要素として広く用いられている。
例えば、レーザヘテロダイン変位計測装置においては、光変調信号から計測対象の変位を復調するために位相差計測装置が適用されている。
電力制御システムにおいても、周期的に変動する交流電力・電圧・電流信号の計測が必要であり、位相差計測装置がシステムの一部に組み込まれている。特に、電力制御システムの小型化要求に伴い、位相差計測装置の精度を保ったまま簡便な構成とすることが望まれている。【０００４】
位相同期回路（以下、ＰＬＬ回路という。）は、通信機器や計測装置に広く用いられる回路であり、その内部の要素として、位相差を計測する位相差計測装置が適用されている。
角速度検出センサ（ジャイロセンサとも呼ばれる。）など、一部の物理量計測センサにおいては、その内部にＰＬＬ回路が組み込まれているので、同様に位相差計測装置部分を含んでいるといえる。
加えて、デジタルパルス信号（信号の波形が方形波であることを指す。）の位相差を計測する位相差計測装置も、主に通信機器等に広く用いられている。【０００５】
このような位相計測装置や位相差計測装置は、その計測精度、分解能、ダイナミックレンジなどといった性能が最終的なシステム性能に影響を及ぼすため、これらの計測装置の性能を高めつつ簡便性を高める研究開発がなされてきた。
近年、特に実装やコンピュータとのインターフェースの利便性から、ＡＤ変換器によって入力信号をデジタルデータへ変換し、その後デジタル処理によって位相や位相差を計測する装置（以下、デジタル位相計測装置あるいはデジタル位相差計測装置という。）が登場し始めている。【０００６】
周期的入力信号の位相や位相差を、デジタルデータの処理によって計測する技術としては、従来からいくつかの手法が知られており、大きく分けて、復調法、計数法、ゼロクロス法に分類することできる。【０００７】
最初に復調法について説明する。
復調法は、回路内部において基準信号を生成し、入力信号と乗算を行うことにより、入力信号の位相を検出するもので、周期的入力信号に対し、この処理を行うことで、位相計測装置を実現できる。
この方法では、一般的に高精度な位相計測が可能であるが、一方では、入力信号の周波数が基準信号よりも大幅に違う場合には復調不可能となるという問題点がある。また、入力信号の振幅が変化したり、歪みが生じた場合には、計測精度が悪化するといった問題を内在している。
このように基準信号との乗算を行う方法以外にも、離散フーリエ変換を行う方法、ヒルベルト変換によって直交位相信号を生成し逆正接演算によって位相算出する方法などがあるが、これらの方法も復調法に分類でき、同様の問題点を内包している。【０００８】
次に計数法は、周期的信号が零を横切る回数をカウンタで計数し、計数値から位相を算出するという、古くから知られている手法である。その原理から非常に簡単な回路構成で実現できる反面、信号周期の整数倍の位相しか計測できないために、精度に限界がある。そこで、計数法の精度を上げるために、さまざまな工夫がなされてきている。【０００９】
例えば、前段にＰＬＬ回路を配置することによって、周期的入力信号の周波数を逓倍した上で、計数法を適用する手法が提案されており、この手法により、入力信号の微小な位相変化を増幅し、精度を上げることができる。しかし、ＰＬＬ回路には応答速度に限界があるので、周期的入力信号の周波数が激しく変動するような場合（位相変動が激しい場合）には測定の信頼性が低下する。
また、単純な計数法と、より高周波数のクロックによる計数法を組み合わせることで、精度を高める方法も提案されているが、高周波数のクロックを要するとともに、回路構成や信号処理が複雑となるという問題がある。
さらに、整数値しか得られない計数値を補正するために、小数部をゼロクロス点前後の線形補間演算によって算出して補正する技術もある。しかしながら、この補正を加えたとしても、ある計測時間（ゲート時間ともいう。）内の終了時点での計数値のみを用いているため、計測分解能には限界がある。【００１０】
一方、ゼロクロス法では、周期的入力信号が零を横切る点（ゼロクロス）の時間を測定し、それを元に信号の位相を演算している。
具体的には、信号が零を横切る時間間隔が周波数の逆数に比例していることを利用し、メモリに蓄積されたデータに基づいて周期的入力信号の位相差を算出する。
しかし、この方法では、メモリにデータを蓄積したデータのうち、隣り合った２測定点間のデータから位相を推定するため、メモリ容量によって計測時間が制限されるという問題点がある。
また、零を横切る時間から位相へ変換する必要があるため、信号処理等で計算負荷が大きく、リアルタイム処理を実現するのが困難である。【００１１】
位相計測装置の性能を高めるためには、各手法の欠点を相補するように、複数の手法を統合することが有効である。特に、高速な位相変化に対応できる計数法と、高精度な位相計測に対応できるゼロクロス法の統合は、復調法のような複雑なデジタル処理を用いずに、高速処理と精度を両立する計測装置を構成できることから、極めて有効である。【００１２】
この観点から、例えば、特許文献１には、レーザヘテロダイン干渉計に適用する位相差測定装置にアップダウンカウンタを用いた計数法と、入力信号から生成した三角波によるゼロクロス法を組み合わせ、位相差を検出することが開示されている。【００１３】
また、特許文献２には、位相同期回路の一部として、デジタル位相差計測部を用い、入力信号をＡＤ変換し、クロック生成部、位相比較部、位相補正部で処理することによって、入力正弦波信号と内部に保持するクロックとの位相差を得ることが開示されている。
この位相差計測部の原理は、まず、ＡＤ変換器によって入力信号がデジタル化され、入力信号デジタル値が生成される。次に、クロック生成部によって、入力信号のデジタル値の正負を表現した「符号クロック」が生成される。
次に、位相比較部において、符号クロックを用いて、内部に保持する高速な「カウントクロック」を基準とした計数を行う。同時に、位相補正部において、入力信号デジタル値のゼロクロス点の前後のデータの線形補間演算によって、位相補正値を算出し、位相比較部の出力値と位相補正値の合計をとることで、所望の位相差を得る。【００１４】
特許文献３においては、位相誤差（本明細書でいう位相差と同義である。）検出装置として、入力信号をＡＤ変換し、位相誤差の検出および補正を行う方法が開示されている。位相誤差の検出は、所定の等化特性を有する等化部と、この等化部から出力される信号を２値化する２値化部と、この等化部と２値化部の出力から、メトリック演算によって所望の位相誤差信号を算出する演算部によって実現される。この補正を実現する方法としては、過去の位相誤差履歴が所定内の範囲にあるかどうかを判定し、範囲外の誤差を検出した場合には、範囲内に収まるような補正を加えるものである。【００１５】
特許文献４には、周波数計測方法および装置として、周期的入力信号のゼロクロス点の前後の振幅値を補間演算することで、該当ゼロクロス点の時刻を次々と算出し、当該周期的入力信号の周波数をゼロクロス点の時刻の差の逆数から算出する方法が開示されている。この方法も「ゼロクロス法」に包含されるものである。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特許第２９４６６７５号公報
【特許文献２】特開２０１２−２１７１２１号公報
【特許文献３】特許第５４６８３７２号公報
【特許文献４】特開２００７−２３２３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、特許文献１に開示された技術においては、装置内部でアナログ三角波信号を発生させるため、高精度なアナログ回路を要する。そのため、アナログ部分の雑音・特性の変化が性能の不定要素となるという問題がある。
また、特許文献２に開示された技術においては、サンプリングクロックとカウントクロックという、複数のクロックを内部で用いているため、回路構成が複雑となる。加えて、入力正弦波信号の位相が大きく変動する場合などにおいては、位相比較部における計数値が、正確に位相差を反映したものとはならないという問題点がある。さらに、入力正弦波信号と内部に保持するクロックとの位相差の算出値に関しても、位相補正部によって補正が加えられているとはいえ、その分解能がＡＤ変換の分解能そのものに限定されたものとなってしまう。さらに、入力正弦波信号の１周期の終了の瞬間の位相のみを計測に用いるため、入力正弦波信号の周期より早い位相変動がエイリアシングとして計測結果に混入する影響を除去できない、という問題点もある。
特許文献３に開示された技術においては、算出される位相差は補正によって±３６０°の整数倍の値が付加され、結果として±１８０°以内の値となるように調整されている。そのため、実際の位相差が±１８０°を超えてしまっている場合などにおいては、位相差の真の値を反映したものとはならないという問題点がある。【００１８】
さらに、特許文献２および特許文献３に開示された技術は、単一の入力正弦波信号と、内部に保持する基準クロックとの位相差を計測することを目的としており、周波数が様々に変化する周期的入力信号に対し、位相を計測することはできない。
特許文献４には、ＤＳＰを用いてリアルタイム演算を行うことが記載されているが、リアルタイム演算可能な周波数は、ＤＳＰの演算速度に制限されてしまうため、測定し得る周期的入力信号の周波数に限界がある。また、周波数を演算することが主題となっていることから、周期的入力信号の位相を算出することは意図しておらず、仮に位相を算出したとしても誤差が大きい。
また、特許文献２〜特許文献４で開示されたいずれの技術においても、入力信号の一周期の時間から周波数・位相を算出しているため、計測値は入力信号の周期毎に出力されることになる。このため、入力信号の周波数が大きく変化した場合、計測値が算出される時間間隔が入力信号に依存して大きく変動することとなる。
特に一定のクロックで信号処理を行うデジタル信号処理においては、後段の処理における負荷の増大、応答遅れ、回路構成の複雑化の原因となるため、入力信号の周波数が大きく変動した場合でも、等時間間隔で結果を算出することが望まれている。【００１９】
そこで、本発明の目的は、ＡＤ変換器によって得られる入力信号デジタル値から、より簡単な処理によって位相を算出することで、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、等時間間隔に、かつリアルタイムに、位相や位相差の計測が可能なデジタル位相計測装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明では、簡便かつロバストな高精度位相計測を実現するために、周期的入力信号に対して計数法とゼロクロス法を適用し、その結果を積算しつつ合算を行う（これを平均化処理と呼ぶ。）。
具体的には、本発明の位相計測装置は、周期的に変動する周期的入力信号の位相、あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置であって、
前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するＡＤ変換器と、前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、前記ゼロクロス特定手段によるゼロクロス検出回数を計数し、前記サンプリングタイミング毎に算出する計数処理部と、前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号に基づいて、前記ゼロクロス検出回数の端数Ｆｘを演算する端数処理部と、前記計数処理部が算出するＮ個の出力値の合算値、および、この間において前記端数処理部が演算する端数Ｆｘの合算値に基づいて平均化を行い、デジタル信号の位相を演算する平均化処理部を備えている。【００２１】
また、本発明により位相差を計測する位相差計測装置は、前記周期的入力信号が前記第１の周期的入力信号Ｘと第２の周期的入力信号Ｙとからなり、前記ＡＤ変換器が、前記周期的入力信号Ｘ、Ｙを所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号Ｘｄ、Ｙｄとして出力する第１および第２のＡＤ変換器とからなり、前記ゼロクロス特定手段が、前記デジタル信号Ｘｄ、Ｙｄの符号が変化したことをそれぞれ検出する第１及び第２のゼロクロス特定手段からなり、前記計数処理部が、前記第１のゼロクロス特定手段によるゼロクロス検出回数と前記第２のゼロクロス特定手段によるゼロクロス検出回数との差を計数し、前記サンプリングタイミング毎に算出するものであり、前記端数処理部が、前記第１のゼロクロス特定手段と、前記第２のゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号ＸｄおよびＹｄに基づいて、それぞれの前記ゼロクロス検出回数の端数Ｆｘ、ＦＹを演算するものであり、前記平均化処理部が、前記計数処理部が算出するＮ個の出力値の合算値、並びに、この間において前記端数処理部が演算する端数Ｆｘの合算値と端数ＦＹの合算値との差分に基づいて平均化を行い、デジタル信号Ｘｄ、Ｙｄの位相差を演算し、前記周期的入力信号Ｘ、Ｙ間の位相差を計測する。
【発明の効果】
【００２２】
ここで、ｆＩＮを入力信号の周波数、ｆＡＤＣをＡＤ変換器を駆動するサンプリングレート、ｎをＡＤ変換器の変換ビット数、Ｎを平均化回数とすると、本発明によれば、平均化処理により、最終的に位相を算出するレートをｆＡＤＣ／Ｎとすることができる。
これにより、次のような効果を奏する。
（１）広い入力信号周波数範囲
本発明を適用することにより、入力信号の周波数が広帯域を有する場合でも、計測が可能となる。具体的には、ｆＩＮ＜ｆＡＤＣ／４の範囲で十分に計測が可能である。
（２）高分解能
位相の分解能をｄ（単位ラジアン）とすると、本発明によれば、ｄ＝２π／（Ｎ・２ｎ）の関係があるので、位相計測の分解能を高めることができる。
（３）リアルタイム処理
信号をリアルタイムに処理し、位相を連続的に長時間算出することができる。例えば、ＦＰＧＡに実装すれば、時間遅れなく、ｆＡＤＣ／Ｎのレートで所望の位相を連続的に得ることができる。
以上の効果は、本発明の位相計測装置を用いて位相差を計測する場合についても同様である。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の位相計測装置における信号処理の全体概要を示す図である。
【図２】図２は、本発明による計数処理部のブロック図である。
【図３】図３は、本発明による計数処理部の動作を説明する図である。
【図４】図４は、本発明による端数処理部のブロック図である。
【図５】図５は、本発明による端数処理部の動作を説明する図である。
【図６】図６は、入力信号とゼロクロス検出の関係を説明する図である。
【図７】図７は、平均化処理が行われるまでの動作を説明する図である。
【図８】図８は、本発明の位相差計測装置における信号処理の全体概要を示す図である。
【図９】図９は、本発明の位相差計測装置における計数処理部のブロック図である。
【図１０】図１０は、本発明の位相差計測装置における計数処理部の動作を説明する図である。
【図１１】図１１は、本発明の位相差計測装置における端数処理部のブロック図である。
【図１２】図１２は、本発明の位相差計測装置における端数処理部による動作を説明する図である。
【図１３】図１３は、本発明の位相差計測装置において平均化処理が行われるまでの動作を説明する図である。
【図１４】図１４は、レーザへテロダイン干渉計に適用した実施例２の全体概要を示す図である。
【図１５】図１５は、従来技術と比較した実施例２の利点をまとめた図である。
【図１６】図１６は、位相雑音計測装置に適用した実施例３の全体概要を示す図である。
【図１７】図１７は、一般的なＰＬＬ回路のブロック図である。
【図１８】図１８は、ＰＬＬ回路に適用した実施例４のブロック図である。
【発明を実施するための形態】
【００２４】
まず、本発明に基づく位相計測装置の基本原理を図面を用いて説明する。
以下、位相計測装置における周期的入力信号を入力信号Ｘという。
本発明に基づく位相計測装置１による信号処理の全体概要を図１に示す。
入力信号Ｘは、第１のＡＤ変換器２により、デジタル化され、Ｘｄとして出力される。なお、ＡＤ変換器２には、これを駆動するための駆動クロック３が入力されている。
変換されたデジタルデータＸｄは、以降のデジタル信号処理部に送られて処理される。デジタル信号処理部は、図１に示されるように、計数処理部４、端数処理部５、平均化処理部６の３つからなる。
以下、計数処理部４、端数処理部５、平均化処理部６の３点に分けて、それらの機能を順に説明する。
【００２５】
（計数処理部）
図２は、計数処理部４のブロック図である。
動作の詳細を、図３を参照しながら説明する。
ここで、横軸は、サンプリングタイミング毎のデータ番号ｉである。すなわち、左から順に（ｉ＝０番を先頭として）、第１のＡＤ変換器２の駆動サンプリングレート毎に次々とデータが入ってきて、処理される様子を示している。すなわち、図３のデータ間隔は、第１のＡＤ変換器２の駆動サンプリングレート（駆動クロック３の周期）に相当する。
まず、入力信号Ｘが第１のＡＤ変換器２によってデジタル化されたデータＸｄが図３の（Ａ）に対応する。
ここで、計数処理部４は、第１のゼロクロス特定手段４１により、データＸｄの正負が切り替わるゼロクロスを検出する。例えば、図３の（Ａ）において、零を横切ったタイミングを検知して、零を超えた時点でのデータ番号で、横切った直後に正論理が立つようにしたものが、図３（Ｂ）の信号である。このようにしてゼロクロスを検知することができる。
【００２６】
次に、図３（Ｂ）で示される信号をカウンタ４３に入力することで計数処理が行われる。
カウンタ４３は、第１のゼロクロス特定手段４１から検知信号が到着するたびにカウントアップを行い、カウンタ４３により保持される値は、図３（Ｃ）のようになる。
なお、入力信号Ｘの周波数が第１のＡＤ変換器２の駆動サンプリングレートよりも非常に小さい場合には、入力信号または第１のＡＤ変換器２自身に含まれるノイズの影響によって、ゼロクロスの誤検知が生じる場合がある。その場合でも、周知のアルゴリズムによって誤検知を無視することができるので、問題とはならない。
【００２７】
（端数処理部）
次に、端数処理部５について、全体概要を図４に示す。
以下、端数処理部５の動作の詳細について、図５、図６を参照しながら説明する。
まず、入力信号Ｘについて、第１のＡＤ変換器２によって変換されたデジタルデータ列Ｘｄは、図５（Ａ）に対応する。これは、図３（Ａ）と全く同じである。
次に、線形補間演算処理が行われる。具体的には、測定信号のゼロクロスが検出されたタイミングにおける値（図６の値Ｂ）と、その直前の値（図６の値Ａ）をラッチする。
この２つのデータから、数式１のような線形補間演算を行う。
｜Ｂ｜／（｜Ａ｜＋｜Ｂ｜）・・・・・・・（数式１）
この計算値を、ゼロクロス検出タイミングの一つ前のタイミング（図６の値Ａと同じタイミング）に対応付けて保持し、端数計算値とする。その様子を示したのが、図５（Ｂ）である。
【００２８】
図５（Ｂ）では、例えばデータ番号２において、ゼロクロスが検出されているので（図３（Ｂ）参照）、データ番号１とデータ番号２の値を用いて数式１の計算を行い、計算値（およそ０．５）を得て、データ番号１の時点に対応付けている。同様に、データ番号４、７、１０、１４、１７の時点でも端数計算値を得ている。
【００２９】
この端数処理部５の動作においては、入力信号Ｘ自体のゼロクロスを検出する必要がある。ゼロクロス検出動作は、端数処理部５内で、独立したゼロクロス検出処理を行ってもよいし、端数処理部５の外部、例えば、計数処理部４より検出信号を送信することで実現してもよい。
【００３０】
なお、この処理には除算が含まれているが、一般にＦＰＧＡにおいて、高速な浮動小数点演算（除算）を行うのは負荷が大きい。その負荷を小さくするために、「ルックアップテーブル」を用いた除算を適用することもできる。
ルックアップテーブルを用いた除算とは、ＦＰＧＡによる演算において公知の技術である。具体的には、データの取り得る値（例えば８ビットならば２５６通り）すべてのＳについて、「÷Ｓ」に近似的に等価な「×Ｔ」がテーブル（辞書）として内部のメモリにあらかじめ保持されている。そして、ある割り算「÷Ｓ」をＦＰＧＡ内で実行する場合、対応する「×Ｔ」を引き出してきて、除算より簡単な乗算演算に置き換え処理を行う。
ルックアップテーブルを用いた除算を適用することによって、端数計算値には、数式１の厳密値からの誤差が生じる。しかし、端数計算値は、最終結果の補正項に相当する部分であって、最終結果に及ぼす影響は小さい。よって、この置き換えによって、計測精度の悪化を招くことはない。
【００３１】
（平均化処理部）
次に平均化処理部６の動作について説明する。
平均化処理部６では、計数処理部４と端数処理部５から得られた２つのデータ列を、次の数式２に基づいて演算処理を行う。
【数２】
0006583738.tif 000002
まず、平均化数Ｎを、最終的にデータを得たいレートより定める。すなわち、ＡＤ変換器動作のサンプリングレート１／Ｎが、最終的に出力データを得るサンプリングレートになるためである。
以下、例として、図７に示すように、Ｎ＝２０とする。すなわち、計数処理部４、端数処理部５の出力値を平均化処理部６が用いる個数は、１回の平均化処理あたりデータ番号ｉが０〜１９の２０個である。
【００３２】
数式２における各記号の定義は次のとおりである。
Ｃｉ  ：計数処理部４の出力値（カウンタ４３の値である。図７（Ａ）参照）
Ｆｘｊ：入力信号Ｘに対する端数処理部４による端数計算値（図７（Ｂ））である。ここで、ｊは各出力値の順番を示すために付けた番号で、図７（Ｂ）の例では、データ番号０から１９の間に６点あるので、ｊ＝１〜６となる。すなわち数式２においてｌ＝６である。
【００３３】
以上のとおり、図７の例では、２０個のＣｉ、６個のＦＸｊから、数式２に示す加減算およびＮによる除算を行い、平均化処理部６からの出力値Ｕを得る。
【００３４】
なお、実際にＦＰＧＡにおいて、上記の平均化処理を実装する場合は、リアルタイム性能を確保するため、次のように行ってもよい。
（１）各データ番号毎のタイミングで、計数処理部４と端数処理部５から出力されるＣｉ、ＦＸｊ、ＦＹｋの各データを平均化処理部６へ送信する。
【００３５】
（２）平均化処理部６は、メモリを保持しており（初期値は０にする）、各タイミングにおいて、自身の値に受信したデータをその都度加算し、次のデータ受信タイミングまで保持しておく。つまり、メモリ保持値Ｓｉは、数式３の漸化式に従う。
Ｓｉ＝Ｓｉ−１＋Ｃｉ＋ＦＸ・・・・・・・（数式３）
ただし、ＦＸは、その値が送信されている場合のみ演算に用いる。このとき、Ｓｉの履歴は、図７（Ｃ）に示されるとおりである。
【００３６】
（３）ここで、端数処理部５は、前述のとおり、ゼロクロス検出タイミングの一つ前のタイミングに端数計算値を対応付けている。端数計算値を算出できるのは、ゼロクロス検出タイミング以降であるため、タイミングの調整を行わなければならない。
具体的には、平均化処理部６で加減算を行う前に、Ｍタイミング分の遅れを挿入すればよい。なお、Ｍは１以上でＮより十分小さい適当な整数である。
遅れの挿入により、上記（２）の処理を、端数計算値Ｆｘｊの算出の後に実行することができる。その代償として、メモリ保持値が、Ｍタイミング分遅れることになる。
しかし、Ｍタイミング分の時間遅れは、上記の最終的に出力データを得るサンプリングレートよりも十分に小さいため、問題とはならない。
もちろん、時間遅れは常に既知の一定値となるため、計測時刻の正確性が求められる場合においては、その遅れを補償することが可能である。
【００３７】
（４）（２）と同様にして、加減算を繰り返す。
【００３８】
（５）（４）の処理を続け、最終データを受けたあと、ｉ＝１９（最後）の時点で保持されている値をＮで割ることで、数式２の値が得られる。したがって、これを最終的な出力とすればよい。この一連の動作が終了したら、保持値を０に戻して、次の一連の動作に入る。
また、Ｎで割る除算部の負荷を減らす必要がある場合は、Ｎとして２の累乗の値を選択すればよい。
【００３９】
平均化処理部６の出力Ｕと、所望の位相φ（単位ラジアン）には、次の数式４の関係がある。
φ＝πＵ・・・・・・・・・・・・（数式４）
なお、厳密には、数式４の右辺に、定数εが加算される。理論上、εはπまたは０の値を持つ、測定開始時の入力信号の位相関係によって一律に定まる値である。
本発明の位相計測装置やそれを適用する機器のように、位相計測を連続的に行う場合は、位相の変化分が主要な被測定パラメータとなるので、εは無視できる項であり、測定上何ら問題はない。すなわち、計測開始後一番始めに算出されたＵの値をＵ０、その後のＵの値をＵｎとすれば（ｎ＝１，２，…）、Ｕｎ−Ｕ０を計測結果として用いるため、共通して加わるεの存在は問題とはならない。
ここでφは入力信号Ｘの位相（単位ラジアン）である。位相は、処理を開始した時点を基準として計測される。この関係に基づいて、出力ＵをＦＰＧＡ内部またはＰＣ上などで処理することにより、位相（単位ラジアン）を算出することができる。
もちろん、後段の処理を考慮して、数式４のように位相（単位ラジアン）に変換することなく、データＵのまま後段の処理に用いてもよい。
【００４０】
結果をリアルタイムに演算・出力する計測器においては、計測を開始する基準となる時刻をセットする機能が求められる。すなわち、動作中において、あるリセット信号を受信した時刻の位相をφ＝０と設定し、以後の出力データをその基準時刻をもとに演算する機能が望まれる。この機能は、リセット信号を受信したタイミングにおいて、計数処理部のカウンタの値を０にリセットしたり、平均化処理部の処理を初期化するという操作により容易に実現できる。
【００４１】
以上の処理によって位相を算出することで、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、かつリアルタイムに計測が可能となる。
なお、ＦＰＧＡによってデジタル信号処理を実装する例を示したが、ＦＰＧＡに限らず、ＡＳＩＣ、システムＬＳＩ等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
また、それぞれの入力信号Ｘを正弦波信号として仮定していたが、デジタル回路において用いられるパルス信号（矩形波信号ともいう。）に対しても、バンドパスフィルタあるいはローパスフィルタを適用することで正弦波信号に変換することができる。
したがって、バンドパスフィルタを、位相計測装置の前段に設置することで、パルス信号に対する位相計測装置を構成することができる。
また、算出した位相は、後段の処理によって時間で微分することにより、入力信号Ｘの周波数に換算することもできる。このように、周波数カウンタとして利用した場合でも、高分解能およびリアルタイム性を確保しつつ、周波数変動範囲が広い信号の周波数を計測することができる。周波数変動範囲が広いことは、言い換えれば、周波数雑音が大きい入力信号に対しても、高速に信頼性の高い計測が可能となるということである。
【００４２】
次に、本発明に基づいて位相差を計測する場合、すなわち位相差計測装置として用いる場合の基本原理を図面を用いて説明する。
以下、位相差計測を行う２つの周期的入力信号を入力信号Ｘ、Ｙという。なお、前述した位相を計測する装置と共通するものに関しては同一の符号を付している。
本発明に基づく位相差計測装置１０による信号処理の全体概要を図８に示す。
入力信号Ｘおよび入力信号Ｙは、個別の第１のＡＤ変換器２および第２のＡＤ変換器３０により、デジタル化され、Ｘｄ、Ｙｄとして出力される。変換されたデジタルデータＸｄ、Ｙｄは、以降のデジタル信号処理部に送られて処理される。デジタル信号処理部は、図８に示されるように、計数処理部４、端数処理部５、平均化処理部６の３つからなる。
以下、計数処理部４、端数処理部５、平均化処理部６の３点に分けて、それらの機能を順に説明する。
【００４３】
（計数処理部）
図９は、計数処理部４のブロック図である。
動作の詳細を、図１０を参照しながら説明する。
ここで、横軸は、サンプリングタイミング毎のデータ番号ｉである。すなわち、左から順に（ｉ＝０番を先頭として）、第１のＡＤ変換器２および第２のＡＤ変換器３０の駆動サンプリングレート毎に次々とデータが入ってきて、処理される様子を示している。すなわち、図３のデータ間隔は、各ＡＤ変換器２、３０の駆動サンプリングレートに相当する。
まず、入力信号Ｘおよび入力信号Ｙが第１のＡＤ変換器２および第２のＡＤ変換器３によってデジタル化されたデータＸｄ、Ｙｄが、それぞれ、図１０の（Ａ）と（Ｃ）に対応する。
ここで、計数処理部４は、第１のゼロクロス特定手段４１により、データＸｄの正負が切り替わるゼロクロスを検出する。例えば、図１０の（Ａ）において、零を横切ったタイミングを検知して、零を超えた時点でのデータ番号で、横切った直後に正論理が立つようにしたものが、図１０（Ｂ）の信号である。このようにしてゼロクロスを検知することができる。
【００４４】
同様に、データＹｄについても、第２のゼロクロス特定手段４２により、同様にゼロクロス処理を行う。その結果、得られる信号は図１０（Ｄ）のようになる。
次に、図１０（Ｂ）で示される信号と、図１０（Ｄ）で示される信号をアップダウンカウンタ４４に入力することで計数処理が行われる。
アップダウンカウンタ４４は、第１のゼロクロス特定手段４１から検知信号が到着した場合は１、第２のゼロクロス特定手段４２から検知信号が到着した場合には−１、その他の場合には値が変わらない、という機能を有する、周知のカウンタを採用する。なお、カウント方向の正負を逆としても、以降の処理の正負を反転させることで同様の結果が得られるので、カウント方向は、正負いずれを選んでもよい。
アップダウンカウンタ４４により保持される値は、図１０（Ｅ）のようになる。この図１０（Ｅ）データ列が、平均化処理部６に送出される計数処理値となる。このデータ列は、後述する数式６におけるＣｉ（ｉはデータ番号）に対応する。
なお、入力信号の周波数がＡＤ変換器２、３０の駆動サンプリングレートよりも非常に小さい場合には、入力信号またはＡＤ変換器２、３０自身に含まれるノイズの影響によって、ゼロクロスの誤検知が生じる場合がある。その場合でも、周知のアルゴリズムによって誤検知を無視することができるため、問題とはならないことは、前述した位相自体を計測する場合と同様である。
【００４５】
（端数処理部）
次に、端数処理部５について、全体概要を図１１に示す。
以下、端数処理部５の動作の詳細について、図６、図１２を参照しながら説明する。
まず、入力信号Ｘについて、第１のＡＤ変換器２によって変換されたデジタルデータ列Ｘｄは、図１２（Ａ）に対応する。これは、図１０（Ａ）と全く同じである。
次に、線形補間演算処理が行われる。具体的には、測定信号のゼロクロスが検出されたタイミングにおける値（図６の値Ｂ）と、その直前の値（図６の値Ａ）をラッチする。この２つのデータから、数式１のような線形補間演算を行う。
｜Ｂ｜／（｜Ａ｜＋｜Ｂ｜）・・・・・・・（数式５）
この計算値を、ゼロクロス検出タイミングの一つ前のタイミング（図６の値Ａと同じタイミング）に対応付けて保持し、端数計算値とする。その様子を示したのが、図１２（Ｂ）である。
【００４６】
図１２（Ｂ）では、例えばデータ番号２において、ゼロクロスが検出されているので（図１０（Ｂ）参照）、データ番号１とデータ番号２の値を用いて数式１の計算を行い、計算値（およそ０．５）を得、データ番号１の時点に対応付けている。同様に、データ番号４、７、１０、１４、１７の時点でも端数計算値を得ている。
【００４７】
この端数処理部５の動作においては、入力信号Ｘおよび入力信号Ｙ自体のゼロクロスを検出する必要がある。ゼロクロス検出動作は、端数処理部５内で、独立したゼロクロス検出処理を行ってもよいし、端数処理部５の外部、例えば、計数処理部４より検出信号を送信することで実現してもよい。
【００４８】
なお、この処理には除算が含まれているが、一般にＦＰＧＡにおいて、高速な浮動小数点演算（除算）を行うのは負荷が大きい。その負荷を小さくするために、「ルックアップテーブル」を用いた除算を適用することもできる。
ルックアップテーブルを用いた除算とは、ＦＰＧＡによる演算において公知の技術である。具体的には、データの取り得る値（例えば８ビットならば２５６通り）すべてのＳについて、「÷Ｓ」に近似的に等価な「×Ｔ」がテーブル（辞書）として内部のメモリにあらかじめ保持されている。そして、ある割り算「÷Ｓ」をＦＰＧＡ内で実行する場合、対応する「×Ｔ」を引き出してきて、除算より簡単な乗算演算に置き換え処理を行う。
ルックアップテーブルを用いた除算を適用することによって、端数計算値には、数式１の厳密値からの誤差が生じる。しかし、端数計算値は、最終結果の補正項に相当する部分であって、最終結果に及ぼす影響は小さい。よって、この置き換えによって、計測精度の悪化を招くことはない。
【００４９】
入力信号Ｙに関しても、入力信号Ｘに対してと全く同様にして、端数計算値を得る。入力信号Ｙが図１２（Ｃ）に、得られる端数計算値が図１２（Ｄ）にそれぞれ図示されている。
【００５０】
（平均化処理部）
次に平均化処理部６の動作について説明する。
平均化処理部６では、計数処理部４と端数処理部５から得られた２つのデータ列を、次の数式６に基づいて演算処理を行う。
【数６】
0006583738.tif 000003
まず、平均化数Ｎを、最終的にデータを得たいレートより定める。すなわち、ＡＤ変換器動作のサンプリングレートの１／Ｎが、最終的に出力データを得るサンプリングレートになるためである。
以下、例として、Ｎ＝２０とする。つまり、平均化処理部６が用いるデータは、１回の平均化処理あたりデータ番号ｉが０〜１９の２０個である。
【００５１】
数式２における各記号の定義は次のとおりである。
Ｃｉ  ：計数処理部４の出力値（アップダウンカウンタの値である。図１３（Ａ）参照）
Ｆｘｊ：入力信号Ｘに対する端数処理部４による端数計算値（図１３（Ｂ））である。ここで、ｊは各出力値の順番を示すために付けた番号で、図１３（Ｂ）の例では、データ番号０から１９の間に６点あるので、ｊ＝１〜６となる。すなわち数式２においてｌ＝６である。
ＦＹｋ：入力信号Ｙに対する端数処理部４の端数計算値（図１３（Ｃ））である。ここで、ｋは各出力値の順番を示すために付けた番号で、図１３（Ｃ）の例では、データ番号０から１９の間に４点あるので、ｋ＝１〜４となる。すなわち数式２においてｍ＝４である。
【００５２】
以上のとおり、図１３の例では、２０個のＣｉ、６個のＦＸｊ、そして、４個のＦＹｋから、数式２に示す加減算およびＮによる除算を行い、平均化処理部６からの出力値Ｕを得る。
【００５３】
なお、実際にＦＰＧＡにおいて、上記の平均化処理を実装する場合は、リアルタイム性能を確保するため、次のように行ってもよい。
（１）各データ番号毎のタイミングで、計数処理部４と端数処理部５から出力されるＣｉ、ＦＸｊ、ＦＹｋの各データを平均化処理部６へ送信する。
【００５４】
（２）平均化処理部６は、メモリを保持しており（初期値は０にする）、各タイミングにおいて、自身の値に受信したデータをその加減し、次のデータ受信タイミングまで保持しておく。つまり、メモリ保持値Ｓｉは以下の漸化式に従う。
Ｓｉ＝Ｓｉ−１＋Ｃｉ＋ＦＸ−ＦＹ・・・・・・・（数式７）
ただし、ＦＸおよびＦＹは、その値が送信されている場合のみ、演算に用いる。このとき、Ｓｉの履歴は図１３（Ｄ）に示されるとおりである。
【００５５】
（３）ここで、端数処理部５は、前述のとおり、ゼロクロス検出タイミングの一つ前のタイミングに端数計算値を対応付けている。端数計算値を算出できるのは、ゼロクロス検出タイミング以降であるため、タイミングの調整を行わなければならない。
具体的には、平均化処理部６で加減算を行う前に、Ｍタイミング分の遅れを挿入すればよい。Ｍは１以上でＮより十分小さい適当な整数である。
遅れの挿入により、上記（２）の処理を、端数計算値Ｆｘｊ、ＦＹｋの算出の後に実行することができる。その代償として、メモリ保持値が、Ｍタイミング分遅れることになる。
しかし、Ｍタイミング分の時間遅れは、上記の最終的に出力データを得るサンプリングレートよりも十分に小さいため、問題とはならない。
もちろん、時間遅れは常に既知の一定値となるため、計測時刻の正確性が求められる場合においては、その遅れを補償することが可能である。この点は、前述の位相自体を計測する場合と同様である。
【００５６】
（４）（２）と同様にして、加減算を繰り返す。
【００５７】
（５）（４）の処理を続け、最終データを受けたあと、ｉ＝１９（最後）の時点で保持されている値をＮで割ることで、数式６の値が得られる。したがって、これを最終的な出力とすればよい。この一連の動作が終了したら、保持値を０に戻して、次の一連の動作に入る。
また、Ｎで割る除算部の負荷を減らす必要がある場合は、Ｎとして２の累乗の値を選択すればよい。
【００５８】
平均化処理部の出力Ｕと、所望の位相差には、次の数式８の関係がある。
Δφ＝πＵ・・・・・・・・・・・・（数式８）
なお、厳密には、数式８の右辺に、定数εが加算される。理論上、εはπまたは−πまたは０の値を持つ、測定開始時の入力信号の位相関係によって一律に定まる値である。本発明やそれを適用する装置のように、位相差計測を連続的に行う場合は、位相差の変化分が主要な被測定パラメータとなるので、εは無視できる項であり、測定上何ら問題はない。すなわち、計測開始後一番始めに算出されたＵの値をＵ０、その後のＵの値をＵｎとすれば（ｎ＝１，２，…）、Ｕｎ−Ｕ０を計測結果として用いるため、共通して加わるεの存在は問題とはならない。
ここでΔφは入力信号Ｘと入力信号Ｙの位相差（単位ラジアン）である。位相差は、処理を開始した時点を基準として計測される。この関係に基づいて、出力ＵをＦＰＧＡ内部またはＰＣ上などで、処理することで、位相差（単位ラジアン）を算出することができる。
もちろん、後段の処理を考慮して、数式８のように位相差（単位ラジアン）に変換することなく、データＵのまま後段の処理に用いてもよい。
【００５９】
結果をリアルタイムに演算・出力する計測器においては、計測を開始する基準となる時刻をセットする機能が求められる。すなわち、動作中において、あるリセット信号を受信した時刻の位相差をΔφ＝０と設定し、以後の出力データをその基準時刻をもとに演算する機能が望まれる。この機能は、リセット信号を受信したタイミングにおいて、計数処理部のアップダウンカウンタの値を０にリセットする、および平均化処理部の処理を初期化するという操作で、容易に実現できる。
【００６０】
以上の処理によって位相差を算出することで、幅広い周波数範囲の２つの周期的信号を入力可能とし、しかも、精度よく、かつリアルタイムに計測が可能となる。
なお、ＦＰＧＡによってデジタル信号処理を実装する例を示したが、ＦＰＧＡに限らず、ＡＳＩＣ、システムＬＳＩ等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
【００６１】
また、それぞれの入力信号Ｘ、Ｙを正弦波信号として仮定していたが、デジタル回路において用いられるパルス信号（矩形波信号ともいう。）に対しても、バンドパスフィルタあるいはローパスフィルタを適用することで正弦波信号に変換することができる。
したがって、バンドパスフィルタを、位相差計測装置の前段に設置することで、パルス信号に対する位相差計測装置を構成することができる。
なお、本位相差計測装置は、位相計測装置を２つ用意し、並列に動作させることによっても容易に実現できる。すなわち、入力信号Ｘの位相計測装置１による処理結果をＵｘ、入力信号Ｙの位相計測装置２による処理結果をＵｙとすれば、位相差をΔφ＝π（Ｕｘ−Ｕｙ）により算出することができる。このような方法による位相差計測結果と、本位相差計測装置による結果は、理論上全く同じ値を出力するため、どちらを用いても同じ効果がある。
【実施例】
【００６２】
以下、具体的な装置に適用した実施例について説明する。
［実施例１］（レーザヘテロダイン変位計測装置への適用）
この実施例では、上記の基本原理に基づく本発明の位相差計測装置１０を、レーザヘテロダイン変位計測装置に適用したもので、以下、入力信号Ｘを参照信号、入力信号Ｙを計測信号として本実施例を説明する。【００６３】
レーザ光の位相差を利用した計測装置として、レーザへテロダイン干渉計が広く知られている。レーザへテロダイン干渉計においては、周波数シフトを受けたレーザ光を用いて、測定対象からのレーザ光の反射光と、参照光の位相差により、変位や振動・衝撃を与えた際に発生する変位などを計測する。【００６４】
図１４は、レーザへテロダイン干渉計の基本原理を示している。
レーザヘテロダイン干渉計による変位計測装置においては、例えば、ＡＯＭのような周波数シフトをレーザ光に加えるデバイスに、例えば、８０ＭＨｚの周波数をもつ参照信号を入力することによって、８０ＭＨｚの周波数シフトを受けたレーザ光と、計測対象から反射したレーザ光を干渉することで、８０ＭＨｚに測定対象の変位による位相変調が加わった測定信号が生成される。
この測定信号と参照信号の２つの信号から変位を算出するために、本発明による位相差測定装置１を適用し、レーザヘテロダイン変位計測装置を構成する。【００６５】
具体的には、測定信号と参照信号の２つの正弦波入力信号を、本発明による位相差検出装置１に入力し、出力データＵを得る。
ここで、平均化処理部６で得られたデータＵと、測定対象の変位（ｄ［ｍ］）の関係は、数式９のようになる。λはレーザの波長（［ｍ］）である。
ｄ＝λＵ／４・・・・・・・・・・・・（数式９）
この関係に基づいて、出力ＵをＦＰＧＡ内部またはＰＣ上などで、処理することで、変位をリアルタイムに算出することができる。【００６６】
本実施例においては、図１４のように、入力信号Ｘである参照信号をＡＯＭ駆動信号、入力信号Ｙである測定信号を光干渉信号とそれぞれ仮定しているが、レーザヘテロダイン干渉計の構成にはさまざまな場合がある。しかし、一般に、レーザヘテロダイン干渉計の内部では、本発明による位相差計測装置１０が用いられているという原理は同じである。
したがって、図１４の例示にかかわらず、レーザヘテロダイン干渉計の内部の位相差計測装置部分を本発明による位相差計測装置１０で置き換えても、本実施形態と同様の効果を得ることができる。【００６７】
本発明による位相差計測装置では、高精度であるということと、位相差が大きく変動する場合でも計測可能であることの２つの特長をもつ。これらの特長はそれぞれ変位計測における「計測分解能」と「計測対象の速度範囲」の２つに対応するので、この２点から、従来技術と本実施例の具体例との比較を行う。【００６８】
まず、下記のように、分析に必要なパラメータを定義する。
（１）ｆｈ：ヘテロダインビート周波数であり、図１４において参照信号の周波数にあたる。この実施例では、８０ＭＨｚとしている。
（２）ｆＡＤＣ：ＡＤ変換器を駆動するサンプリングレートで、この実施例では、５００ＭＨｚとしている。
（３）ｆｓ：得たい変位データの計測サンプリングレートであり、この実施例では、Ｎ＝２０としているので、ｆｓ＝５００／Ｎ＝２５ＭＨｚである。
なお、一般的なレーザヘテロダイン変位計では、計測サンプリングレートは、通常、１ｋＨｚ〜１ＭＨｚの範囲内である。
（４）Ｖｍａｘ：測定対象の計測可能な最大速度［ｍ／ｓ］である。
（５）ｄｒ：計測分解能［ｍ］である。
（６）λ：レーザの波長であり、この実施例では、変位計測器によく用いられるヘリウム・ネオンレーザの６３３ｎｍとする。もちろん、それ以外の種々のレーザでも適用できる。【００６９】
まず、計測対象の速度範囲が高速な場合にも対応できる特長をもつ従来技術の計数法と、本実施例とを、計測分解能について比較する。
従来の計数法では、入力信号（測定信号・参照信号）のゼロクロス回数、という整数値しか計測できない。そこで、分解能を向上させるため、入力信号をＰＬＬ回路等を用いて逓倍する手法や、複数回の計数値を平均化する手法を採用されることも多い。このとき、計測分解能は、次の数式１０で表すことができる。
ｄｒ＝λ／４ＬＱ・・・・・・・・・（数式１０）
ここで、ＬはＰＬＬ回路による逓倍率、Ｑは平均化回数である。市販の製品では、最高でＬＱ＝１０２４程度を実現し、ｄｒ＝λ／４０９６＝約０．１５５ｎｍを達成している。
しかし、この手法は、高速ＰＬＬ回路等を必要とし、技術的難易度が高くなるため、Ｌを増加させることは難しい。また、平均化回数Ｑを大きくすることが考えられるが、原理的には、最大でＱ＝２ｆｈ／ｆｓ程度が限界であり、これ以上の向上は見込めない。【００７０】
これに対し、本実施例によれば、ＰＬＬ回路を一切使用することなく、計測分解能として、市販品の最高レベルである  ｄｒ＝λ／４０９６  を大きく超えることができる。
すなわち、典型的には、分解能は、次の数式１１で表すことができる。
ｄｒ＝λ／（４Ｎ・２ｎ）・・・・・・（数式１１）
ここで、ｎは、ＡＤ変換器の変換ビット数であり、ｎ＝８ビットとすると、本実施例では、平均化回数Ｎ＝２０であるから、ｄｒ＝０．０３ｎｍとなる。
広く使用されているｆｓ＝１ＭＨｚの場合で考えると、Ｎ＝５００であるから、
ｄｒ＝０．００１２ｎｍとなる。
このことから、従来技術に基づく計数法による分解能である約０．１５５ｎｍと比較して、本実施例では１００倍程度良い分解能が得られることが分かる。【００７１】
次に、計測分解能が良い従来技術の復調法と、本実施例とを計測対象の速度範囲について比較する。
復調法においては、情報理論における「サンプリング定理」によって、計測サンプリングレートの１／２以下の周波数をカットオフ周波数ｆｃとする、ローパスフィルタを適用する必要がある。つまり、次の数式１２を満たす必要がある。
ｆｃ＜ｆｓ／２・・・・・・・・・・（数式１２）
ここで、カットオフ周波数ｆｃが、次の数式１３により、測定可能最大速度を制限する。
（２ｖｍａｘ）／λ＝ｆｃ・・・・・・・・（数式１３）
以上から、次の数式１４が導き出される。
ｖｍａｘ＝（λｆｓ）／４・・・・・・・・（数式１４）【００７２】
いま、計測サンプリングレートとして、高めの値である、ｆｓ＝１ＭＨｚを採用しているが、それでも、ｖｍａｘ＝約０．１６ｍ／ｓが限界となる。【００７３】
一方、本実施例による計測対象の速度範囲は、サンプリング定理から、ＡＤ変換器サンプリングレートの１／２以下の入力信号が計測可能である。つまり、
ｆＡＤＣとｖｍａｘの関係は、次の数式１５で表される。
ｆＡＤＣ＝２（２ｆｈ＋４ｖｍａｘ／λ）  ・・（数式１５）
となる。移項して整理すると、
ｖｍａｘ＝λ（ｆＡＤＣ−４ｆｈ）／８  ・・・（数式１６）
となる。
いま例として使われている値を代入すると、ｖｍａｘ＝１４．２ｍ／ｓとなる。
この値と、復調法における速度範囲ｖｍａｘ＝約０．１６ｍ／ｓと比較すると、実施例１の方が１００倍程度大きいことがわかる。【００７４】
分解能と速度範囲以外の点について、従来技術と比較する。
まず、本発明による方法では、高速な入力信号に対してもリアルタイム処理が可能である。一方、ゼロクロス解析法では、信号のゼロクロス時間を、デジタル化したデータから算出するものであることから、複雑な計算を、一旦メモリに保持したデータに対して適用するため、例えば本実施例における８０ＭＨｚといった高速な信号についてリアルタイム処理することは、不可能である。
さらに、振幅変動への耐性については、本発明では計数法と同等程度に強い。一方で、復調法には弱点がある。具体的には、信号の振幅が変動した場合、信号にバイアスが乗った場合、信号に歪みが生じた場合などに対して出力が敏感であり、望ましくない。【００７５】
以上、実施例１が、従来技術（復調法、計数法、ゼロクロス法）と比較して、どのような利点があるかについて、計測分解能、測定対象の速度範囲、リアルタイム処理の可否、必要なクロック速度、処理の複雑さ、信号の振幅変動耐性の観点からまとめると、図１５のとおりである。
このように、本実施例によれば、従来技術ではいずれかの観点で欠点があるものの、本実施例によれば、すべての観点で要求条件を満たすことができる。【００７６】
なお、レーザドップラ振動計のように、計測対象の速度信号を得たい場合は、レーザヘテロダイン変位計測装置で計測される変位信号を時間微分処理することで、容易に算出できる。【００７７】
［実施例２］（位相雑音計測装置への適用）
位相雑音計測装置とは、ある信号の位相揺らぎ（雑音）の時刻履歴を計測する装置である。位相雑音は、位相ジッタとも呼ばれ、高周波信号源の安定性を評価するための重要な指標である。このため、位相雑音計測装置は、通信機器等の高速化の研究開発に欠かせない機器である。
本発明を適用した位相雑音計測装置を実現するには、図１において、被測定信号を入力信号とすればよい。この場合、位相雑音の計測性能（位相雑音計測装置自身のもつ自己ノイズ）は、ＡＤ変換器駆動クロックの位相雑音レベルによって決定される。そのため、より低雑音な計測を行いたい場合は、駆動クロックに高安定基準信号を導入すればよい。
または、図８において、位相差計測装置の入力信号Ｘとして被測定信号を、入力信号Ｙとして高安定基準信号を入力すればよい。この場合は、ＡＤ変換器駆動クロックの位相雑音レベルに影響されることなく、被測定信号の位相雑音を計測することができる。
図１６に適用図を示す。ここで、高安定基準信号とは、位相雑音が極めて小さい、計測の基準となる周期的信号であり、例えば原子時計によって得られる。
なお、被測定信号、高安定基準信号をそれぞれ入力信号Ｘ、Ｙとしたが、逆でもよい。【００７８】
本発明を適用することにより、被測定信号と高安定基準信号の周波数が大幅に違う場合でも、計測が可能となる。具体的には、ｆＡを被測定信号の周波数、ｆＡＤＣをＡＤ変換器を駆動するサンプリングレートとすると、ｆＡ＜ｆＡＤＣ／４の範囲で計測が可能となり、同時に、位相雑音計測の分解能を高めることができる。
すなわち、ｎをＡＤ変換器の変換ビット数（例えば、ｎ＝８ビット）、Ｎを平均化回数、位相雑音の分解能をｄ（単位ラジアン）とすると、ｄ＝２π／（Ｎ・２ｎ）の関係がある。【００７９】
また、本発明によれば、被測定信号の位相雑音レベルが非常に大きい場合、例えば位相の変動が２πを大きく超える場合においても信頼性の高い計測が可能となる。
具体的には、既知の技術による位相雑音計測装置としては、
（Ａ）スペクトラム・アナライザやＰＬＬを用いた高精度なタイプ
（Ｂ）オシロスコープのようにＡＤ変換し解析するレンジの広いタイプ
が挙げられる。
（Ａ）では、位相雑音が大きすぎる信号は計測がレンジオーバーとなり、計測が不可能である。一方、本技術によると、被測定信号の周波数範囲が広いため、全く問題とならない。（Ｂ）では、位相雑音が大きい信号も計測が可能であるが、一方で、メモリ容量に制約をうけるため、長時間のデータ取得を要するような、オフセット周波数が低い領域では計測が不可能となる。本技術はリアルタイム処理を実行できるため、オフセット周波数が極めて低い領域まで信頼性高く測定が可能である。【００８０】
［実施例３］（ＰＬＬ回路への適用）
ＰＬＬ回路とは、図１７に示すように、入力される周期的な信号に対して、位相同期した出力信号を生成する回路である。内部では、位相比較器、ループフィルタ、電圧制御発振器（ＶＣＯ）、分周器によって、図１７のようなフィードバック制御がなされている。
本実施例では、このＰＬＬ回路における位相比較器の部分を、本発明による位相差計測装置と、バンドパスフィルタあるいはローパスフィルタで置き換える。
具体的には、図１８に示すように、本発明のよる位相差計測装置からは位相差のデジタル値が出力されるので、ループフィルタの代わりにデジタル制御器を適用する。
ただし、入力信号が正弦波やそれに近い周期的信号の場合は不要であるが、パルス信号を入力とする場合は、ＰＬＬ回路の前段にバンドパスフィルタあるいはローパスフィルタを挿入する。【００８１】
本発明をＰＬＬ回路に適用した場合、以下のような利点が得られる。
第一に、位相差計測装置の入力信号ＸとＹの間に大きな周波数差が存在しても、回路の動作が可能である。
通常のＰＬＬ回路の場合、ＶＣＯの可変周波数範囲をΔｆ、分周数をＫとすると、ＰＬＬ回路の制御が保たれる入力信号の範囲は、Δｆ／Ｋという限られたものとなる。その問題を解決するために、動的に分周数Ｋを細かく変更するフラクショナルＰＬＬと呼ばれる複雑な技術が用いられることもある。
一方、本発明を適用したＰＬＬ回路の場合、ｆＡを入力信号の周波数、ｆＡＤＣをＡＤ変換器を駆動するサンプリングレートとすると、ｆＡ＜ｆＡＤＣ／４の大幅に広い範囲で計測が可能となる。【００８２】
第二に、所望の周波数を設定してから位相制御が完了するまでにかかる時間（ロックアップタイムという。）を短くするためのデジタル技術を導入できる。
従来のＰＬＬの場合、ロックアップタイムを短くするために、ループフィルタの設計を工夫し、フィードバック制御特性を調整している。
一方、本発明を適用したＰＬＬ回路の場合、ループフィルタの代わりにデジタル制御器を用いるため、例えば制御特性を柔軟に変更したり、「ギアシフト」と呼ばれる、一種のフィードフォワード技術を適用することができる。【００８３】
なお、通常のＰＬＬ回路と同様に、本実施例のＰＬＬ回路をＦＭ復調器として用いることもできる。
この場合、本発明の効果により、ＦＭ信号と基準信号のあいだの周波数差が大きい場合でも動作するという利点がある。具体的には、ｆＡを被測定信号の周波数、ｆＡＤＣをＡＤ変換器を駆動するサンプリングレートとすると、ｆＡ＜ｆＡＤＣ／４の範囲で計測が可能となる。よって、ＦＭ信号の周波数ホッピングの遷移量が極めて大きい場合にも、位相ロックをし直す必要がなく、直接復調が可能なＦＭ復調器が構成できる。【００８４】
また、本実施例ではデジタルＰＬＬ回路に対して本発明を適用した場合を例示したが、ＰＬＬ回路には、完全デジタルＰＬＬと呼ばれる種類も存在する。しかし、完全デジタルＰＬＬにおいても内部には位相比較器が用いられており、本実施例と同様にして、本発明を適用することができる。
【産業上の利用可能性】
【００８５】
以上説明したように、本発明によれば、簡単な回路構成によって、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、等時間間隔に、かつリアルタイムに、位相や位相差の計測が可能となるので、レーザヘテロダイン変位計測装置、位相雑音計測装置、ＰＬＬ回路をはじめ、様々な機器に適用されることが期待できる。
【符号の説明】
【００８６】
１；位相計測装置
２；第１のＡＤ変換器
３；駆動クロック
４；計数処理部
５：端数処理部
６；平均化処理部
１０；位相差計測装置
３０；第２のＡＤ変換器
４１；第１のゼロクロス特定手段
４２；第２のゼロクロス特定手段
４３；カウンタ
４４；アップダウンカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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