(57)【特許請求の範囲】
【請求項１】
第１の面と第２の面とを有するＳｉＣ層と、
前記ＳｉＣ層内に設けられたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第１の面との間に設けられた複数のｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第１の面との間に設けられた複数のｎ型の第３のＳｉＣ領域と、
前記複数のｐ型の第２のＳｉＣ領域の内の２つのｐ型の第２のＳｉＣ領域の間に設けられたゲート電極と、
前記ゲート電極と、前記第１のＳｉＣ領域及び前記第２のＳｉＣ領域との間に設けられ、前記第１のＳｉＣ領域及び前記第２のＳｉＣ領域に接するゲート絶縁膜と、
前記第１のＳｉＣ領域に接し、仕事関数が６．５ｅＶ以上の金属層と、
前記金属層に電気的に接続された第１の電極と、
前記第２の面に設けられた第２の電極と、
を備え、
前記ゲート絶縁膜と前記金属層との間に、前記第１のＳｉＣ領域の一部が挟まれる半導体装置。
【請求項２】
前記金属層は、ｐ型不純物の濃度が１×１０２０ｃｍ−３以上のＳｉＣを含む請求項１記載の半導体装置。
【請求項３】
前記ｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）から選ばれた少なくとも一つである請求項２記載の半導体装置。
【請求項４】
前記ＳｉＣは、３Ｃ−ＳｉＣを含む請求項２記載の半導体装置。
【請求項５】
前記金属層と前記第１のＳｉＣ領域との間の接合は、ショットキー接合である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記金属層と前記第２のＳｉＣ領域との間に、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域を更に備え、前記金属層が前記第４のＳｉＣ領域に接する請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記金属層の前記第２の面側の端部と前記第１のＳｉＣ領域との間に、ｐ型の第５のＳｉＣ領域を、更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
前記金属層の前記第２の面側の端部の深さが、前記第ゲート絶縁膜前記第２の面側の端部よりも深い請求項１乃至請求項７いずれか一項記載の半導体装置。
【請求項９】
前記ゲート電極は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）から選ばれた少なくとも一つを含む３Ｃ−ＳｉＣを含む請求項１乃至請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記ゲート電極は第１の金属膜と第２の金属膜とを備え、前記第１の金属膜が前記金属層と略同一の材料、且つ、略同一の膜厚である請求項１乃至請求項９いずれか一項記載の半導体装置。
【請求項１１】
第１の面と第２の面とを有し、前記第１の面に設けられた第１のトレンチ及び第２のトレンチを有するＳｉＣ層と、
前記ＳｉＣ層内に設けられたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第１の面との間に設けられたｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第１の面との間に設けられたｎ型の第３のＳｉＣ領域と、
前記第１のトレンチ内に設けられ、前記第１のＳｉＣ領域及び前記第２のＳｉＣ領域に接するゲート絶縁膜と、
前記第１のトレンチ内に設けられ、前記ゲート絶縁膜に接するゲート電極と、
前記第２のトレンチ内に設けられ、前記第１のＳｉＣ領域に接し、仕事関数が６．５ｅＶ以上の金属層と、
前記金属層に電気的に接続された第１の電極と、
前記第２の面に設けられた第２の電極と、
を備える半導体装置。
【請求項１２】
前記金属層は、ｐ型不純物の濃度が１×１０２０ｃｍ−３以上のＳｉＣを含む請求項１１記載の半導体装置。
【請求項１３】
前記ｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）から選ばれた少なくとも一つである請求項１２記載の半導体装置。
【請求項１４】
前記ＳｉＣは、３Ｃ−ＳｉＣを含む請求項１２記載の半導体装置。
【請求項１５】
前記金属層と前記第１のＳｉＣ領域との間の接合は、ショットキー接合である請求項１１乃至請求項１４いずれか一項記載の半導体装置。
【請求項１６】
前記金属層と前記第２のＳｉＣ領域との間に、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域を更に備え、前記金属層が前記第４のＳｉＣ領域に接する請求項１１乃至請求項１５いずれか一項記載の半導体装置。
【請求項１７】
前記第２のトレンチの底部と前記第１のＳｉＣ領域との間に、ｐ型の第５のＳｉＣ領域を、更に備える請求項１１乃至請求項１６いずれか一項記載の半導体装置。
【請求項１８】
前記第２のトレンチの深さが、前記第１のトレンチの深さよりも深い請求項１１乃至請求項１７いずれか一項記載の半導体装置。
【請求項１９】
前記ゲート電極は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）から選ばれた少なくとも一つを含む３Ｃ−ＳｉＣを含む請求項１１乃至請求項１８いずれか一項記載の半導体装置。
【請求項２０】
前記ゲート電極は第１の金属膜と第２の金属膜とを備え、前記第１の金属膜が前記金属層と略同一の材料、且つ、略同一の膜厚である請求項１１乃至請求項１９いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
ＳｉＣを用いたトランジスタでは、大電流を流すためにオン抵抗を低減することが望まれる。オン抵抗を低減する構造として、トレンチ内にゲート絶縁膜とゲート電極を設けたトレンチゲート構造の縦型トランジスタがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１７８５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、低いオン抵抗を備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、前記ＳｉＣ層内に設けられたｎ型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域と前記第１の面との間に設けられた複数のｐ型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域と前記第１の面との間に設けられた複数のｎ型の第３のＳｉＣ領域と、前記複数のｐ型の第２のＳｉＣ領域の内の２つのｐ型の第２のＳｉＣ領域の間に設けられたゲート電極と、前記ゲート電極と、前記第１のＳｉＣ領域及び前記第２のＳｉＣ領域との間に設けられ、前記第１のＳｉＣ領域及び前記第２のＳｉＣ領域に接するゲート絶縁膜と、前記第１のＳｉＣ領域に接し、仕事関数が６．５ｅＶ以上の金属層と、前記金属層に電気的に接続された第１の電極と、前記第２の面に設けられた第２の電極と、を備え、前記ゲート絶縁膜と前記金属層との間に、前記第１のＳｉＣ領域の一部が挟まれる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置を示す模式断面図。
【図２】比較形態の半導体装置を示す模式断面図。
【図３】第１の実施形態の半導体装置の作用及び効果の説明図。
【図４】第３の実施形態の半導体装置を示す模式断面図。
【図５】第４の実施形態の半導体装置を示す模式断面図。
【図６】第５の実施形態の半導体装置を示す模式断面図。
【図７】第６の実施形態の半導体装置を示す模式断面図。
【図８】第７の実施形態の半導体装置を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
本明細書中、「金属層」とは、導電性の不純物を高い濃度で含有することで金属状態になった半導体層も含む概念とする。ここで、金属状態になった半導体層とは、実質的にバンドギャップが存在しない状態の半導体層を意味する。例えば、多結晶３Ｃ−ＳｉＣにｐ型ドーパントであるアルミニウム（Ａｌ）を大量にドープすると、価電子帯に大量のホールが発生する。これにより金属的な電気特性を示すようになる。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、ＳｉＣ層内に設けられたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第１の面との間に設けられた複数のｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第１の面との間に設けられた複数のｎ型の第３のＳｉＣ領域と、複数のｐ型の第２のＳｉＣ領域の内の２つのｐ型の第２のＳｉＣ領域の間に設けられたゲート電極と、ゲート電極と、第１のＳｉＣ領域及び第２のＳｉＣ領域との間に設けられ、第１のＳｉＣ領域及び第２のＳｉＣ領域に接するゲート絶縁膜と、第１のＳｉＣ領域に接し、仕事関数が６．５ｅＶ以上の金属層と、金属層に電気的に接続された第１の電極と、第２の面に設けられた第２の電極と、を備え、ゲート絶縁膜と金属層との間に、第１のＳｉＣ領域の一部が挟まれる。
【００１２】
本実施形態の半導体装置は、第１の面と第２の面を有し、第１の面に設けられた第１のトレンチ及び第２のトレンチを有するＳｉＣ層と、ＳｉＣ層内に設けられたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第１の面との間に設けられたｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第１の面との間に設けられたｎ型の第３のＳｉＣ領域と、第１のトレンチ内に設けられ、第１のＳｉＣ領域及び第２のＳｉＣ領域に接するゲート絶縁膜と、第１のトレンチ内に設けられ、ゲート絶縁膜に接するゲート電極と、第２のトレンチ内に設けられ、第１のＳｉＣ領域に接し、仕事関数が６．５ｅＶ以上の金属層と、金属層に電気的に接続された第１の電極と、第２の面に設けられた第２の電極と、を備える。
【００１３】
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【００１４】
ＭＯＳＦＥＴ１００は、ＳｉＣ層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備える。ＳｉＣ層１０は、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第１のＳｉＣ領域）２６、ソース領域（ｎ型の第３のＳｉＣ領域）３０、ウェルコンタクト領域（ｐ型の第４のＳｉＣ領域）３２、金属層４０を備えている。ＳｉＣ層１０には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
【００１５】
ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。
【００１６】
ＳｉＣは、複数の結晶形をとり得る。例えば、六方晶系の４Ｈ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ、立方晶系の３Ｃ−ＳｉＣ等である。ＳｉＣの結晶形は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で原子の配列を観察することにより同定することが可能である。また、ＳｉＣの結晶形は、例えば、ＸＲＤ（Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）により同定することが可能である。
【００１７】
ＳｉＣ層１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
【００１８】
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
【００１９】
ドレイン領域２２は、ｎ＋型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２０】
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
【００２１】
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
【００２２】
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
【００２３】
ウェル領域２６は、第１の面とドリフト領域２４との間に複数設けられる。ウェル領域２６は、ドリフト領域２４上に設けられる。ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ソース領域３０とドリフト領域２４との間に設けられる。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００２４】
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
【００２５】
ソース領域３０は、第１の面とウェル領域２６との間に複数設けられる。ソース領域３０は、ウェル領域２６上に設けられる。ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２６】
ソース電極１２とソース領域３０との間のコンタクト抵抗を低減する観点から、ソース領域３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
【００２７】
ソース領域３０の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
【００２８】
ウェルコンタクト領域３２は、金属層４０とウェル領域２６との間に設けられる。ウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
【００２９】
ウェルコンタクト領域３２のｐ型不純物の濃度は、ウェル領域２６のｐ型不純物濃度よりも高い。ウェルコンタクト領域３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００３０】
ゲート絶縁膜１６は、ＳｉＣ層１０の第１の面に設けられた第１のトレンチ５０内に設けられる。ゲート絶縁膜１６は、ゲート電極１８と、ドリフト領域２４及びウェル領域２６との間に設けられる。ゲート絶縁膜１６は、ドリフト領域２４、ウェル領域２６、及び、ソース領域３０に接する。
【００３１】
ゲート絶縁膜１６には、例えば、酸化シリコンや、ｈｉｇｈ−ｋ材料が適用可能である。ｈｉｇｈ−ｋ材料は、例えば、酸化ハフニウムや酸化ジルコニウムである。
【００３２】
ゲート電極１８は、第１のトレンチ５０内に設けられる。ゲート電極１８は、ゲート絶縁膜１６に接する。ゲート電極１８は、複数のウェル領域２６の内の２個のウェル領域２６に設けられる。
【００３３】
ゲート電極１８は、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【００３４】
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
【００３５】
ゲート電極１８下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００３６】
金属層４０は、ＳｉＣ層１０の第１の面に設けられた第２のトレンチ６０内に設けられる。金属層４０は、ゲート絶縁膜１６との間に、ドリフト領域２４を間に挟んで設けられる。第２のトレンチ６０の深さは、例えば、第１のトレンチ５０の深さよりも深い。言い換えれば、金属層４０のＳｉＣ層１０の裏面側の端部の位置が、ゲート絶縁膜１６の裏面側の端部の位置よりも深い。
【００３７】
金属層４０は、ドリフト領域２４、ウェルコンタクト領域３２、及び、ソース領域３０に接する。金属層４０とドリフト領域２４との間の接合は、ショットキー接合である。金属層４０とドリフト領域２４との間の接合がショットキー接合であるか否かは、ＭＯＳＦＥＴ１００がオフ状態でのソース電極１２とドレイン電極１４間の電圧−電流特性を測定することで判定が可能である。
【００３８】
金属層４０とウェルコンタクト領域３２との間の接合は、オーミック接合であることが望ましい。
【００３９】
金属層４０の仕事関数は、６．５ｅＶ以上である。金属層４０の仕事関数は、６．８ｅＶ以上であることが望ましく、６．８６ｅＶ以上であることがより望ましい。
【００４０】
金属層４０は、例えば、ｐ型不純物を含む３Ｃ−ＳｉＣである。金属層４０は、単結晶又は多結晶の３Ｃ−ＳｉＣである。金属層４０の３Ｃ−ＳｉＣは金属状態である。
【００４１】
金属層４０の３Ｃ−ＳｉＣが金属状態であるか否かは、例えば、電気特性の温度依存性を測定すれば分かる。また、仕事関数に関しては、例えば、ケルビンプローブフォース顕微鏡（ＫＰＦＭ）の測定で判定することが可能である。仕事関数については、上記のように、金属層４０とドリフト領域２４との間のショットキー接合の高さを測定することでも、算出可能である。
【００４２】
金属層４０中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。例えば、ＸＲＤ法により、３Ｃ−ＳｉＣ以外の結晶形の結晶面に起因する回折ピークがノイズレベル以下であれば、３Ｃ−ＳｉＣ以外の結晶形が存在しないと判定する。
【００４３】
金属層４０中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積をカウントすることで、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であるか否かを判定することが可能である。
【００４４】
金属層４０中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいことが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積と、４Ｈ−ＳｉＣである結晶粒の占有面積と、をカウントすることで、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいか否かを判定できる。
【００４５】
金属層４０に含まれるｐ型不純物は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。金属層４０中のｐ型不純物の濃度は、金属層４０の３Ｃ−ＳｉＣを金属状態にする観点から、１×１０２０ｃｍ−３以上であることが望ましく、１×１０２１ｃｍ−３以上であることがより望ましい。
【００４６】
金属層４０の３Ｃ−ＳｉＣは、例えば、１２００℃以下の温度でのＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。不純物としては、例えば、トリメチル構造（トリメチルボロン、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム）にて導入すればよい。１２００℃以下の低温成長では、３Ｃ−ＳｉＣ構造が優先的に成長するため、４Ｈ−ＳｉＣとの界面では、界面の滑りが発生しながら、３Ｃ−ＳｉＣ結晶化が進む。こうして、単結晶、もしくは、多結晶の、大量のｐ型ドーパントの導入された、金属化され、かつ一様な３Ｃ−ＳｉＣが形成できる。
【００４７】
その他、成膜方法として、ポリシリコン膜を堆積し、トリメチルアルミニウムによりドープした上で炭化する方法も有効である。ポリシリコン膜の炭化は、例えば、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ６）又はアセチレン（Ｃ２Ｈ２）を含む雰囲気中で、１０００℃以上１２００℃以下の熱処理により行う。例えば、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ６）又はアセチレン（Ｃ２Ｈ２）のプラズマを含む雰囲気中で、熱処理を行う。この結果、ＳｉＣ構造のポリタイプの中、この温度帯で最も安定な３Ｃ構造のポリＳｉＣが得られる。
【００４８】
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、ソース領域３０と、金属層４０とに電気的に接続される。ソース電極１２は、ソース領域３０と金属層４０に接する。ソース電極１２は、ウェル領域２６に電位を与える機能も備える。
【００４９】
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ層１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
【００５０】
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。ドレイン電極１４は、ドレイン領域２２に接する。
【００５１】
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。
【００５２】
以下、本実施形態の半導体装置の作用及び効果について説明する。
【００５３】
本実施形態のＭＯＳＦＥＴ１００のように、トレンチゲート構造を採用することにより、縦型ＭＯＳＦＥＴのユニットセルの面積が縮小できる。したがって、単位面積あたりに流せる電流量が増大し、ＭＯＳＦＥＴのオン抵抗が低減する。しかし、ＭＯＳＦＥＴ１００のオフ状態で、第１のトレンチ５０底部の角部に電界が集中し、ゲート絶縁膜１６が破壊する恐れがある。
【００５４】
図２は、比較形態のＭＯＳＦＥＴの構成を示す模式断面図である。比較形態のＭＯＳＦＥＴ９００も、本実施形態同様、トレンチゲート構造の縦型ＭＯＳＦＥＴである。
【００５５】
ＭＯＳＦＥＴ９００は、第２のトレンチ６０の周囲に、ｐ型のＳｉＣ領域３４を備える。ｐ型のＳｉＣ領域３４は、ウェル領域３２に接続される。また、第２のトレンチ６０の底部に、ウェルコンタクト領域２６が設けられる。
【００５６】
ＭＯＳＦＥＴ９００のオフ状態では、ｐ型のＳｉＣ領域３４から第１のトレンチ５０に向けて、ドリフト領域２４に空乏層が伸びる。このため、第１のトレンチ５０底部の角部の電界が緩和される。したがって、ゲート絶縁膜１６の破壊が抑制される。
【００５７】
もっとも、ｐ型のＳｉＣ領域３４の幅（図２中のＷ）は、ｐ型のＳｉＣ領域３４に伸びる空乏層が、第２のトレンチ６０内のアノード電極１２にかからないよう所定の幅が必要である。ｐ型のＳｉＣ領域３４が所定の幅を備えることで、ｐｎ接合の耐圧が維持される。
【００５８】
また、例えば、ｐ型のＳｉＣ領域３４の形成は、第２のトレンチ６０形成後、ｐ型の不純物を第２のトレンチ６０側面に斜めイオン注入することにより形成する。この場合、ｐ型不純物が十分な量、第２のトレンチ６０側面のＳｉＣ層１０内に導入されるように、第２のトレンチ６０の間口の幅を広くする必要がある。このため、ＭＯＳＦＥＴ９００のユニットセルのピッチ（図２中のＬ２）が大きくなる。ＭＯＳＦＥＴ９００のユニットセルのピッチが大きくなると、ＭＯＳＦＥＴ９００のオン抵抗が増大する。
【００５９】
本実施形態では、第２のトレンチ６０内に、仕事関数が６．５ｅＶ以上の金属層４０を設ける。金属層４０とｎ型のドリフト領域２４との間の接合は、ショットキー接合となる。ＭＯＳＦＥＴ９００のオフ状態では、金属層４０から第１のトレンチ５０に向けて、ドリフト領域２４に空乏層が伸びる。このため、比較形態同様、第１のトレンチ５０底部の角部の電界が緩和される。したがって、ゲート絶縁膜１６の破壊が抑制される。
【００６０】
本実施形態では、比較形態のｐ型のＳｉＣ領域３４にかえて、金属層４０を設ける。第２のトレンチ６０の周囲に、電界緩和のためのｐ型のＳｉＣ領域を設けることが不要となる。また、金属層４０の幅は電気抵抗のみで決まり、ｐ型のＳｉＣ領域の幅Ｗよりも十分に狭くすることが可能である。また、第２のトレンチ６０の間口の幅は、比較形態のような斜めイオン注入に伴う制約を受けることもない。したがって、ＭＯＳＦＥＴ１００のユニットセルのピッチ（図１中のＬ１）を、ＭＯＳＦＥＴ９００のユニットセルのピッチ（図２中のＬ２）よりも小さくすることが出来る。よって、ＭＯＳＦＥＴ１００のオン抵抗が、ＭＯＳＦＥＴ９００と比較して低減する。
【００６１】
ＭＯＳＦＥＴ１００のオフ状態での耐圧を確保するためには、金属層４０とｎ型のドリフト領域２４との間の接合のショットキー障壁が高いことが必要となる。すなわち、仕事関数の大きい材料である必要がある。また、金属層４０とｐ型のウェルコンタクト領域２６とのコンタクト抵抗を低減させる観点からも、仕事関数の大きい材料であることが必要となる。
【００６２】
図３は、本実施形態の半導体装置の作用及び効果の説明図である。図３は、第１原理計算による半導体のエネルギーバンド構造の計算結果を示す。
【００６３】
図３は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣのエネルギーバンド構造を示す図である。それぞれの材料の真空準位と伝導帯下端とのエネルギー差（電子親和力）、真空準位と価電子帯上端とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
【００６４】
なお、仕事関数とは、真空準位（真空のエネルギーレベル）と、対象となる物質のフェルミ準位（フェルミレベル）とのエネルギー差である。また電子親和力とは、真空準位（真空のエネルギーレベル）と、対象となる物質の伝導帯下端のエネルギー準位（エネルギーレベル）との差である。
【００６５】
また、半導体にｎ型不純物を導入して金属状態にする場合、半導体のフェルミレベルが伝導帯下端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が電子親和力と一致すると見なすことが可能である。また、半導体にｐ型不純物を導入して金属状態にする場合、半導体のフェルミレベルが価電子帯上端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が真空準位と価電子帯上端とのエネルギー差と一致すると見なすことが可能である。
【００６６】
図３に示されるように、４Ｈ−ＳｉＣの電子親和力は、３．６０ｅＶである。金属層４０とｎ型のドリフト領域２４との間の接合のショットキー障壁を十分高くするには、３．６０ｅＶに対し、十分に大きな仕事関数を有する材料を金属層４０に用いる必要がある。また、４Ｈ−ＳｉＣの真空準位と価電子帯上端とのエネルギー差は、６．８６ｅＶである。したがって、金属層４０とｐ型のウェルコンタクト領域２６とのコンタクト抵抗を低減させる観点からは、６．５０ｅＶ以上、望ましくは６．８ｅＶ以上、より望ましくは６．８６ｅＶ以上の仕事関数を有する材料を金属層４０に用いる必要がある。
【００６７】
例えば、４Ｈ−ＳｉＣにｐ型不純物を導入して金属状態にした場合、４Ｈ−ＳｉＣの仕事関数は、６．８６ｅＶとなる。したがって、金属状態の４Ｈ−ＳｉＣを金属層４０に適用することが可能である。
【００６８】
本実施形態は、金属層４０にｐ型不純物を導入して金属状態にした３Ｃ−ＳｉＣを適用する。図３に示すように、第１原理計算により、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣは、価電子帯上端のエネルギーレベルが一致することが明らかになった。したがって、金属層４０に金属状態の３Ｃ−ＳｉＣを適用した場合も、金属層４０とｎ型のドリフト領域２４との間の接合のショットキー障壁が十分高くなる。また、金属層４０とｐ型のウェルコンタクト領域２６とのコンタクト抵抗が低減する。
【００６９】
４Ｈ−ＳｉＣにｐ型不純物を導入して活性化する場合、１６００℃以上の熱処理が必要となる。例えば、ゲート絶縁膜１６を形成した後、１６００℃以上の熱処理を行うとゲート絶縁膜１６の品質が劣化し、ＭＯＳＦＥＴ１００の信頼性が低下する恐れがある。
【００７０】
しかも、トレンチの側面と底面とでは面方位が異なるため、４Ｈ−ＳｉＣをエピタキシャル成長させると不連続な成長となってしまう。またトレンチ内部での成長では、ステップによる下地情報を得ている従来の成長などと違って、基板情報を反映出来ない状況であり、下地情報から４Ｈ構造だけに限定することは困難である。高温では、３Ｃ構造、６Ｈ構造、４Ｈ構造などが適当に混ざり合った状態となる。本実施形態では、低温成長にすることで３Ｃ構造が主になるようする。
【００７１】
３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ等の結晶形よりも低温で安定な結晶形である。３Ｃ−ＳｉＣは、最高到達温度が１２００℃以下の低温で結晶形成、ｐ型不純物の活性化が可能である。しかも、この温度では、最も安定な構造である３Ｃ構造が一様に形成されると期待できる。
【００７２】
したがって、本実施形態によれば、ＭＯＳＦＥＴ１００の信頼性の低下を抑制することが可能となる。
【００７３】
なお、金属層４０に含まれるｐ型不純物はアルミニウム（Ａｌ）であることが望ましい。アルミニウム（Ａｌ）を含むＳｉＣの形成は、ＳｉＣを堆積するＣＶＤの際に、トリメチルアルミニウムを原料ガスとして用いることで容易に実現が可能である。
【００７４】
金属層４０中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。更に、金属層４０中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。４Ｈ−ＳｉＣ等、その他の結晶形が混在すると、金属層４０の抵抗が増大する恐れがある。抵抗の増大は、異なる結晶形の境界部が高抵抗になるためと考えられる。
【００７５】
金属層４０とｎ型のドリフト領域２４との間のショットキー接合の逆バイアス時のリーク電流を抑制する観点から、金属層４０は単結晶であることが望ましい。
【００７６】
第２のトレンチ６０の深さは、第１のトレンチ５０の深さよりも深いことが望ましい。第２のトレンチ６０の深さが、第１のトレンチ５０の深さよりも深いことで、第１のトレンチ５０底部の角部の電界の緩和効果が大きくなる。
【００７７】
以上、本実施形態によれば、低いオン抵抗を備えるＭＯＳＦＥＴ１００が実現される。また、信頼性の向上したＭＯＳＦＥＴ１００が実現される。
【００７８】
（第２の実施形態）
本実施形態の半導体装置は、ゲート電極の材料に、ｐ型不純物を含む３Ｃ−ＳｉＣを適用する以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００７９】
図１を参照しつつ、本実施形態のＭＯＳＦＥＴについて説明する。
【００８０】
本実施形態のＭＯＳＦＥＴのゲート電極１８は、ｐ型不純物を含む３Ｃ−ＳｉＣである。ゲート電極１８は、多結晶の３Ｃ−ＳｉＣである。
【００８１】
ゲート電極１８中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。例えば、ＸＲＤ法により、３Ｃ−ＳｉＣ以外の結晶形の結晶面に起因する回折ピークがノイズレベル以下であれば、３Ｃ−ＳｉＣ以外の結晶形が存在しないと判定する。
【００８２】
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積をカウントすることで、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であるか否かを判定することが可能である。
【００８３】
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいことが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積と、４Ｈ−ＳｉＣである結晶粒の占有面積と、をカウントすることで、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいか否かを判定できる。
【００８４】
ゲート電極１８に含まれるｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。ゲート電極１８中のｐ型不純物の濃度は、ゲート電極１８の３Ｃ−ＳｉＣを金属状態にする観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましく、１×１０２１ｃｍ−３以上であることがさらに望ましい。
【００８５】
以下、本実施形態の半導体装置の作用及び効果について説明する。
【００８６】
ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制することが、低消費電力のデバイスを実現する観点から要求される。ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制するには、ＭＯＳＦＥＴの閾値電圧を高くすれば良い。
【００８７】
ｎ型のＭＯＳＦＥＴの閾値電圧を上げるために、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることが考えられる。ＭＯＳＦＥＴのオフ状態では、ｐ型のチャネル領域のフェルミレベルと、ゲート電極の仕事関数が一致するように半導体のエネルギーバンドが曲がる。ｐ型のチャネル領域のフェルミレベルは、ｐ型のチャネル領域の半導体の価電子帯の上端に近い位置にある。このため、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることにより、ＭＯＳＦＥＴのオフ状態での半導体のエネルギーバンドの曲りが抑制される。したがって、ＭＯＳＦＥＴの閾値電圧が高くなる。
【００８８】
例えば、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ｎ型のシリコンをゲート電極に用いるよりも、ｐ型のシリコンをゲート電極に用いる方が、ＭＯＳＦＥＴの閾値電圧は高くなる。図３に示すように、ｐ型のシリコンの仕事関数（真空準位と価電子帯上端とのエネルギー差）が、ｎ型のシリコンの仕事関数（真空準位と伝導帯下端とのエネルギー差（電子親和力））よりも、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに近いからである。ｎ型のシリコンをゲート電極にする場合と比較して、シリコンのバンドギャップエネルギーに相当する１．１２Ｖ、閾値電圧を高くすることが可能である。
【００８９】
更に、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ゲート電極をｐ型の４Ｈ−ＳｉＣにすることにより、更に、閾値電圧を高くすることが可能である。ｐ型の４Ｈ−ＳｉＣの仕事関数が、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに一致するからである。ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
【００９０】
本実施形態は、ゲート電極１８にｐ型不純物を含むｐ型の３Ｃ−ＳｉＣを適用する。図３に示すように、第１原理計算により、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣは、価電子帯上端のエネルギーレベルが一致することが明らかになった。したがって、ゲート電極にｐ型の３Ｃ−ＳｉＣを適用した場合も、例えば、第１の実施形態の場合のようにｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
【００９１】
ＳｉＣのゲート電極１８にｐ型不純物を含有させる場合、ゲート電極を形成する際の熱処理によるｐ型不純物の拡散が問題となる。また、ゲート電極を形成する際の熱処理によるゲート絶縁膜の品質の劣化が問題となる。
【００９２】
例えば、４Ｈ−ＳｉＣにｐ型不純物を導入して活性化する場合、１６００℃以上の熱処理が必要となる。高温の熱処理でｐ型不純物が、ゲート絶縁膜やＳｉＣ層に拡散する。拡散したｐ型不純物が、例えば、トラップ準位を形成してＭＯＳＦＥＴの特性変動が生じ得る。ＭＯＳＦＥＴの特性変動は、例えば、閾値電圧の変動である。したがって、ＭＯＳＦＥＴの信頼性が低下する。特に、ｐ型不純物が、原子半径が小さく拡散の速いボロン（Ｂ）の場合は、ＭＯＳＦＥＴの特性変動の問題が深刻になる。
【００９３】
また、１６００℃以上の熱処理を行うとゲート絶縁膜の品質が劣化し、ＭＯＳＦＥＴの信頼性が低下する恐れがある。
【００９４】
３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ等の結晶形よりも低温で安定な結晶形である。３Ｃ−ＳｉＣは、最高到達温度が１２００℃以下の低温で結晶形成、ｐ型不純物の活性化が可能である。低温にて成膜すれば、３Ｃ構造が一番安定なポリタイプであり、下地の影響などを考えなくて良い多結晶であれば、殆どが３Ｃ構造に落ち着くと期待できる。つまり、結晶構造が一様な多結晶膜が形成可能である。他方、高温では、３Ｃ構造、６Ｈ構造、４Ｈ構造などが出来てしまい、結晶構造が一様な多結晶膜を形成することは困難である。
【００９５】
本実施形態では、低温形成可能な３Ｃ−ＳｉＣをゲート電極１８に適用する。これにより、ゲート電極１８形成時のｐ型不純物の拡散が抑制される。また、ゲート絶縁膜１６の品質の劣化も抑制される。よって、信頼性の向上したＭＯＳＦＥＴが実現できる。
【００９６】
ゲート電極１８に導入するｐ型不純物として、ボロン（Ｂ）よりも原子半径の大きい、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）を適用することで、ｐ型不純物の拡散が更に抑制される。したがって、更に、信頼性の向上したＭＯＳＦＥＴが実現できる。
【００９７】
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。更に、ゲート電極１８中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。４Ｈ−ＳｉＣ等、その他の結晶形が混在すると、ゲート電極１８の抵抗が増大する恐れがある。抵抗の増大は、異なる結晶形の境界部が高抵抗になるためと考えられる。
【００９８】
以上、本実施形態によれば、第１の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴが実現される。また、信頼性の向上したＭＯＳＦＥＴが実現される。更に、高い閾値電圧を有するＭＯＳＦＥＴが実現される。
【００９９】
（第３の実施形態）
本実施形態の半導体装置は、金属層の第２の面側の端部と第１のＳｉＣ領域との間に、ｐ型の第５のＳｉＣ領域を、更に備える点、ゲート絶縁膜の第２の面側の端部と第１のＳｉＣ領域との間に、ｐ型の第６のＳｉＣ領域を、更に備える点以外は、第１の実施形態と同様である。言い換えれば、本実施形態の半導体装置は、第２のトレンチの底部と第１のＳｉＣ領域との間に、ｐ型の第５のＳｉＣ領域を、更に備える点、第１のトレンチの底部と第１のＳｉＣ領域との間に、ｐ型の第６のＳｉＣ領域を、更に備える点以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【０１００】
図４は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【０１０１】
ＭＯＳＦＥＴ２００は、ＳｉＣ層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０は、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第１のＳｉＣ領域）２６、ソース領域（ｎ型の第３のＳｉＣ領域）３０、ウェルコンタクト領域（ｐ型の第４のＳｉＣ領域）３２、金属層４０、アノード領域（ｐ型の第５のＳｉＣ領域）４２、電界緩和領域（ｐ型の第６のＳｉＣ領域）４４を備えている。ＳｉＣ層１０には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
【０１０２】
アノード領域４２は、第２のトレンチ６０の底部の金属層４０と、ドリフト領域２４との間に設けられる。アノード領域４２は、ｐ＋型のＳｉＣである。
【０１０３】
アノード領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。アノード領域４２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【０１０４】
電界緩和領域４４は、第１のトレンチ５０底部のゲート絶縁膜１６と、ドリフト領域２４との間に設けられる。電界緩和領域４４は、ｐ＋型のＳｉＣである。
【０１０５】
電界緩和領域４４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域４４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【０１０６】
ソース電極１２、金属層４０、アノード領域４２、ドリフト領域２４、ドレイン領域２２、ドレイン電極１４が、ＰＩＮダイオードを構成する。このＰＩＮダイオードは、いわゆるボディダイオードである。
【０１０７】
ソース電極１２に、ドレイン電極１４に対し相対的に正の電圧が印加された場合、ボディダイオードはオン状態となり、ソース電極１２からドレイン電極１４に、ソース電極１２とドリフト領域２４との界面を通って電流が流れる。一方、ＭＯＳＦＥＴ２００がオン状態、すなわち、ソース電極１２に、ドレイン電極１４に対し相対的に負の電圧が印加された場合、ボディダイオードはオフ状態となる。
【０１０８】
例えば、ＭＯＳＦＥＴ２００がインバータのスイッチングデバイスとして適用された場合、上記ＰＩＮダイオードにより、ＭＯＳＦＥＴ２００が大きな還流電流を流すことが可能なる。
【０１０９】
また、第１のトレンチ５０の底部に、電界緩和領域４４を設けることにより、第１のトレンチ５０底部の角部の電界集中が更に緩和される。よって、ゲート絶縁膜１６の破壊が、更に抑制される。
【０１１０】
以上、本実施形態によれば、第１の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ２００が実現される。また、更に、信頼性の向上したＭＯＳＦＥＴ２００が実現される。また、大きな還流電流を流すことが可能なＭＯＳＦＥＴ２００が実現される。
【０１１１】
（第４の実施形態）
本実施形態の半導体装置は、ダブルショットキーダイオードを備える点以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【０１１２】
図５は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ３００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ３００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【０１１３】
ＭＯＳＦＥＴ３００は、ＳｉＣ層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０は、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第１のＳｉＣ領域）２６、ソース領域（ｎ型の第３のＳｉＣ領域）３０、ウェルコンタクト領域（ｐ型の第４のＳｉＣ領域）３２、金属層４０ａ、４０ｂを備えている。ＳｉＣ層１０には、第１のトレンチ５０と第２のトレンチ６０ａ、６０ｂが設けられている。
【０１１４】
金属層４０ａは、第２のトレンチ６０ａ内に設けられる。金属層４０ｂは、第２のトレンチ６０ｂ内に設けられる。
【０１１５】
ソース電極１２、金属層４０ａ、４０ｂ、ドリフト領域２４、ドレイン領域２２、ドレイン電極１４が、ダブルショットキーダイオードを構成する。このダブルショットキーダイオードは、いわゆるボディダイオードである。
【０１１６】
ソース電極１２に、ドレイン電極１４に対し相対的に正の電圧が印加された場合、ボディダイオードはオン状態となり、ソース電極１２からドレイン電極１４に、ソース電極１２とドリフト領域２４との界面を通って電流が流れる。一方、ＭＯＳＦＥＴ３００がオン状態、すなわち、ソース電極１２に、ドレイン電極１４に対し相対的に負の電圧が印加された場合、ボディダイオードはオフ状態となる。この時、金属層４０a及び金属層４０ｂから伸びる空乏層で、ソース電極１２とドリフト領域２４との界面が覆われる。したがって、ボディダイオードのリーク電流が低減する。
【０１１７】
例えば、ＭＯＳＦＥＴ３００がインバータのスイッチングデバイスとして適用された場合、上記ダブルショットキーダイオードにより、ＭＯＳＦＥＴ３００が大きな還流電流を流すことが可能なる。
【０１１８】
また、ダブルショットキーダイオードであるため、ＰＩＮダイオードと比較してスイッチング速度が向上する。また、ショットキーダイオードと比較して、逆バイアス時のリーク電流が低減する。
【０１１９】
なお、ダブルショットーダイオードは、高いショットキーバリアを持つトレンチ電極が、低いショットキーバリアを持つ電極を取り囲むように形成する。トレンチ電極は、が、例えばライン状、四角形、六角形など様々な形状を有することが可能である。また、複数の高いショットキーバリアを持つ埋め込まれた金属領域が、分散してメッシュ状となっていても構わない。
【０１２０】
以上、本実施形態によれば、第１の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ３００が実現される。また、信頼性の向上したＭＯＳＦＥＴ３００が実現される。また、大きな還流電流を流すことが可能なＭＯＳＦＥＴ３００が実現される。
【０１２１】
（第５の実施形態）
本実施形態の半導体装置は、第２のトレンチが金属層のみで埋め込まれている点以外はは、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【０１２２】
図６は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ４００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ４００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【０１２３】
第２のトレンチ６０内は、金属層４０のみで埋め込まれている。第２のトレンチ６０内は、金属層４０のみであるため、ＭＯＳＦＥＴ４００のユニットセルのピッチ（図６中のＬ１）を、第１の実施形態のＭＯＳＦＥＴ１００のユニットセルのピッチ（図１中のＬ１）よりも小さくすることが出来る。よって、ＭＯＳＦＥＴ４００のオン抵抗が、ＭＯＳＦＥＴ１００と比較して更に低減する。
【０１２４】
以上、本実施形態によれば、第１の実施形態よりも、更に低いオン抵抗を備えるＭＯＳＦＥＴ４００が実現される。
【０１２５】
（第６の実施形態）
本実施形態の半導体装置は、ゲート電極が第１の金属膜と第２の金属膜の積層構造である点で、第２の実施形態と異なる。したがって、第２の実施形態と重複する内容については記述を省略する。
【０１２６】
図７は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ５００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ５００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【０１２７】
ゲート電極１８は、第１の金属膜１８ａと第２の金属膜１８ｂとの積層構造を備える。第１の金属膜１８ａは、ｐ型不純物を含む３Ｃ−ＳｉＣである。第２の金属膜１８ｂは、例えば、窒化チタン（ＴｉＮ）である。
【０１２８】
第１の金属膜１８ａは、金属層４０と略同一の材料、且つ、略同一の膜厚を備える。
【０１２９】
ＭＯＳＦＥＴ５００を製造する際、例えば、ゲート絶縁膜１６を形成した後、低温成長により金属層４０を形成する際、第１の金属膜１８ａをゲート絶縁膜１６上に同時形成する。３Ｃ−ＳｉＣは低温で形成可能であるため、ゲート絶縁膜１６を形成した後に、金属層４０と同時に第１の金属膜１８ａを形成することが可能である。
【０１３０】
以上、本実施形態によれば、第２の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴが実現される。また、信頼性の向上したＭＯＳＦＥＴが実現される。更に、高い閾値電圧を有するＭＯＳＦＥＴが実現される。
【０１３１】
（第７の実施形態）
本実施形態の半導体装置は、第２のトレンチ内にソース電極の一部が埋め込まれる以下は、第４の実施形態と同様である。
【０１３２】
図８は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ６００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ６００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
【０１３３】
金属層４０ａは、第２のトレンチ６０ａ内に設けられる。金属層４０ｂは、第２のトレンチ６０ｂ内に設けられる。
【０１３４】
第２のトレンチ６０ａ内にソース電極１２の一部が埋め込まれる。第２のトレンチ６０ｂ内にソース電極１２の一部が埋め込まれる。
【０１３５】
本実施形態によれば、第４の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ６００が実現される。また、信頼性の向上したＭＯＳＦＥＴ６００が実現される。また、大きな還流電流を流すことが可能なＭＯＳＦＥＴ６００が実現される。
【０１３６】
第１乃至第７の実施形態では、金属層４０がｐ型不純物を含む金属状態の炭化珪素（ＳｉＣ）の場合を例示したが、金属層４０に、例えば、ボロン（Ｂ）を含む金属状態の多結晶ダイアモンド、マグネシウム（Ｍｇ）を含む金属状態の多結晶窒化ガリウム、マグネシウム（Ｍｇ）を含む金属状態の多結晶窒化アルミニウムガリウム等、その他の材料を適用することも可能である。ボロン（Ｂ）を含む金属状態の多結晶ダイアモンド、マグネシウム（Ｍｇ）を含む金属状態の多結晶窒化ガリウム、マグネシウム（Ｍｇ）を含む金属状態の多結晶窒化アルミニウムガリウムは、１０００℃程度の低温のＣＶＤ法により成膜することが可能である。
【０１３７】
第１乃至第７の実施形態では、ＳｉＣ層として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
【０１３８】
第１乃至第７の実施形態では、ＳｉＣのｎ型不純物として主に窒素（Ｎ）を例示したが、窒素（Ｎ）にかえて、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ＳｉＣのｐ型不純物として主にアルミニウム（Ａｌ）を例示したが、アルミニウム（Ａｌ）にかえて、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等を適用することも可能である。
【０１３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４０】
１０      ＳｉＣ層
１２      ソース電極（第１の電極）
１４      ドレイン電極（第２の電極）
１６      ゲート絶縁膜
１８      ゲート電極
２２      ドレイン領域
２４      ドリフト領域（ｎ型の第１のＳｉＣ領域）
２６      ウェル領域（p型の第２のＳｉＣ領域）
３０      ソース領域（ｎ型の第３のＳｉＣ領域）
３２      ウェルコンタクト領域（ｐ型の第４のＳｉＣ領域）
４０      金属層
４２      アノード領域（ｐ型の第５のＳｉＣ領域）
４４      電界緩和領域（ｐ型の第６のＳｉＣ領域）
５０      第１のトレンチ
６０      第２のトレンチ
１００    ＭＯＳＦＥＴ（半導体装置）
２００    ＭＯＳＦＥＴ（半導体装置）
３００    ＭＯＳＦＥＴ（半導体装置）
４００    ＭＯＳＦＥＴ（半導体装置）
５００    ＭＯＳＦＥＴ（半導体装置）
６００    ＭＯＳＦＥＴ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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