(57)【特許請求の範囲】
【請求項１】
他装置から周期的に送信されるパルス信号を、伝送線路を介して受信する受信部と、
前記受信部が受信した前記パルス信号を分岐する分岐部と、
前記分岐部により前記パルス信号から分岐された分岐パルス信号を、前記伝送線路を介して前記他装置に送信する送信部と、
前記パルス信号の受信処理と前記分岐パルス信号の送信処理のうち、一方が実行されて他方が停止するように前記受信部及び前記送信部の各処理を切り替える制御部と、
前記送信部が前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記制御部が前記受信部及び前記送信部の各処理を切り替える時間より大きい遅延時間を与える遅延部とを有することを特徴とする通信装置。
【請求項２】
他装置から周期的に送信されるパルス信号を、伝送線路を介して受信する受信部と、
前記受信部が受信した前記パルス信号を分岐する分岐部と、
前記分岐部により前記パルス信号から分岐された分岐パルス信号を、前記伝送線路を介して前記他装置に送信する送信部と、
前記送信部が前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記他装置から次のパルス信号が送信される時刻までに前記分岐パルス信号が前記他装置に到達できる範囲内で遅延時間を与える遅延部とを有することを特徴とする通信装置。
【請求項３】
前記制御部は、前記分岐パルス信号の後部のエッジを検出したとき、前記受信部の受信処理を不許可とし、前記送信部の送信処理を許可することを特徴とする請求項１に記載の通信装置。
【請求項４】
前記制御部は、前記受信部の受信処理を不許可として第１の所定時間が経過した後、前記受信部の受信処理を許可し、前記送信部の送信処理を許可して第２の所定時間が経過した後、前記送信部の送信処理を不許可とすることを特徴とする請求項３に記載の通信装置。
【請求項５】
第１通信装置から伝送線路を介して第２通信装置に周期的にパルス信号を送信し、
前記第２通信装置が受信した前記パルス信号を分岐し、
前記パルス信号から分岐された分岐パルス信号を、前記第２通信装置から前記伝送線路を介して前記第１通信装置に送信し、
前記パルス信号の受信処理と前記分岐パルス信号の送信処理のうち、一方が実行されて他方が停止するように各処理を切り替え、
前記第２通信装置から前記第１通信装置に前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記受信処理及び前記送信処理を切り替える時間より大きい遅延時間を与え、
前記パルス信号を前記第２通信装置に送信した時刻、前記分岐パルス信号が前記第１通信装置に到着した時刻、及び前記遅延時間から伝送遅延を測定することを特徴とする伝送遅延測定方法。
【請求項６】
第１通信装置から伝送線路を介して第２通信装置に周期的にパルス信号を送信し、
前記第２通信装置が受信した前記パルス信号を分岐し、
前記パルス信号から分岐された分岐パルス信号を、前記第２通信装置から前記伝送線路を介して前記第１通信装置に送信し、
前記第２通信装置から前記第１通信装置に前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記第１通信装置から次のパルス信号が送信される時刻までに前記分岐パルス信号が前記第２通信装置に到達できる範囲内で遅延時間を与え、
前記パルス信号を前記第２通信装置に送信した時刻、前記分岐パルス信号が前記第１通信装置に到着した時刻、及び前記遅延時間から伝送遅延を測定することを特徴とする伝送遅延測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、通信装置及び伝送遅延測定方法に関する。
【背景技術】
【０００２】
通信機器間において高精度に時刻同期を行う手段として、例えばＰＴＰ（Precision Time Protocol）が用いられる。このような時刻同期手段を採用した場合、１つの伝送装置に実装された複数の回線インターフェースカードは、それぞれ、共通の基準タイミングに同期して動作する。このため、各回線インターフェースカードには、共通のタイミング生成カードで生成されたパルス信号が、配線基板であるＢＷＢ（Back Wired Board）を介して周期的に送信される。
【０００３】
装置間の信号伝送に関し、例えば特許文献１には、受信側で信号を伝送路に折り返すことにより信号の伝送遅延を算出して遅延調整する点が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２２５１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の回線インターフェースカード間でパルス信号の受信タイミングを同期させる手段としては、例えば、タイミング生成カードと各回線インターフェースカードの間のＢＷＢの配線長を同一にすることが挙げられる。しかし、ＢＷＢ内において、他の信号線を避けつつ、パルス信号の各信号線を同一長となるように配線するには、例えば、ＢＷＢの基板の層数を増加させる必要が生ずるため、装置コストが増加する。
【０００６】
これに代えて、タイミング生成カードと各回線インターフェースカード間の伝送遅延を測定し、該測定値に応じてパルス信号の遅延を個別に調整すれば、装置コストを増加させずに、パルス信号の受信タイミングの同期を実現できる。
【０００７】
しかし、仮に特許文献１に開示された技術を採用した場合、伝送線の先で信号を折り返すとき、ディレイ調整用バッファにより生ずる信号の遅延時間が不明であるため、正確な遅延調整が不可能である。
【０００８】
そこで本件は上記の課題に鑑みてなされたものであり、正確な遅延調整が可能な通信装置及び伝送遅延測定方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書に記載の通信装置は、他装置から周期的に送信されるパルス信号を、伝送線路を介して受信する受信部と、前記受信部が受信した前記パルス信号を分岐する分岐部と、前記分岐部により前記パルス信号から分岐された分岐パルス信号を、前記伝送線路を介して前記他装置に送信する送信部と、前記パルス信号の受信処理と前記分岐パルス信号の送信処理のうち、一方が実行されて他方が停止するように前記受信部及び前記送信部の各処理を切り替える制御部と、前記送信部が前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記制御部が前記受信部及び前記送信部の各処理を切り替える時間より大きい遅延時間を与える遅延部とを有する。
【００１０】
本明細書に記載の伝送遅延測定方法は、第１通信装置から伝送線路を介して第２通信装置に周期的にパルス信号を送信し、前記第２通信装置が受信した前記パルス信号を分岐し、前記パルス信号から分岐された分岐パルス信号を、前記第２通信装置から前記伝送線路を介して前記第１通信装置に送信し、前記パルス信号の受信処理と前記分岐パルス信号の送信処理のうち、一方が実行されて他方が停止するように各処理を切り替え、前記第２通信装置から前記第１通信装置に前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記受信処理及び前記送信処理を切り替える時間より大きい遅延時間を与え、前記パルス信号を前記第２通信装置に送信した時刻、前記分岐パルス信号が前記第１通信装置に到着した時刻、及び前記遅延時間から伝送遅延を測定する方法である。
【発明の効果】
【００１１】
正確な遅延調整できる。
【図面の簡単な説明】
【００１２】
【図１】第１実施例の伝送装置を示す構成図である。
【図２】第１実施例の伝送装置の動作を示すタイムチャートである。
【図３】タイミング生成カードの処理の一例を示すフローチャートである。
【図４】回線インターフェースカードの処理の一例を示すフローチャートである。
【図５】遅延時間の条件を示すタイムチャートである。
【図６】回線インターフェースカードの他例を示す構成図である。
【図７】回線インターフェースカードのさらなる他例を示す構成図である。
【図８】伝送装置の動作の他例を示すタイムチャートである。
【図９】第２実施例の伝送装置を示す構成図である。
【図１０】第２実施例の伝送装置の動作を示すタイムチャートである。
【図１１】第３実施例の伝送装置を示す構成図である。
【図１２】第３実施例の伝送装置の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１３】
（第１実施例）
図１は、第１実施例の伝送装置を示す構成図である。伝送装置は、複数の回線インターフェース（ＩＮＦ）カード（＃１〜＃Ｎ（Ｎ：正の整数））１と、タイミング生成カード２と、配線基板であるＢＷＢ３とを有する。
【００１４】
タイミング生成カード２は、第１通信装置の一例であり、例えばＰＴＰなどに基づいて各回線インターフェースカード１との間で時刻同期を行うため、周期的にパルス信号を生成して各回線インターフェースカード１に送信する。回線インターフェースカード１は、第２通信装置の一例であり、他の伝送装置との間の通信回線の処理を行う。各回線インターフェースカード１は、受信したパルス信号に基づく共通の基準タイミングに同期して通信回線の処理を行う。
【００１５】
回線インターフェースカード１及びタイミング生成カード２は、例えば、電子部品が実装された電子回路基板であり、伝送装置の筐体の前面に設けられたスロットに挿入される。ＢＷＢ３は、例えば、該筐体の背面に設けられ、電気コネクタなどを介して各回線インターフェースカード１及びタイミング生成カード２と電気的に接続される。このため、回線インターフェースカード１及びタイミング生成カード２は、ＢＷＢ３内の配線３０を介して、パルス信号を送受信できる。
【００１６】
タイミング生成カード２は、複数の送受信部２０と、複数の信号処理部２１と、パルス信号源２２と、接地された複数のプルダウン抵抗Ｒ１とを有する。送受信部２０、信号処理部２１、及びプルダウン抵抗Ｒ１は、回線インターフェースカード１ごとに設けられている。なお、図１では、回線インターフェースカード（＃１）１に対応する送受信部２０及び信号処理部２１の構成のみが示されているが、他の回線インターフェースカード（＃２〜＃Ｎ）１に対応する送受信部２０及び信号処理部２１も同様の構成を有する。
【００１７】
パルス信号源２２は、周期的にパルス信号を生成して各信号処理部２１に出力する。なお、本例では、一例として、パルス信号の周期を２（ＫＨｚ）とし、パルス信号の幅を、３８．８８（ＭＨｚ）の１クロック分の幅とする。また、パルス信号の形態は、先頭で立ち上がり、後部で立ち下がるＨＩＧＨパルスとするが、後述するように、先頭で立ち下がり、後部で立ち上がるＬＯＷパルスであってもよい。
【００１８】
タイミング生成カード２の各信号処理部２１は、回線インターフェースカード１に送信するパルス信号の伝送遅延を測定し、測定結果に基づいてパルス信号の遅延調整を行う。これにより、複数の回線インターフェースカード１間において、パルス信号の受信タイミングが同期する。
【００１９】
信号処理部２１は、例えばＦＰＧＡ（Field Programmable Gate Array）により構成され、可変遅延部２１１と、遅延量算出部２１２と、位相差検出部２１３と、制御部２１４と、入力バッファ２１５，２１６と、統計処理部２１７とを有する。なお、統計処理部２１７は、ＦＰＧＡ外部で動作するソフトウェアなどにより構成されてもよい。
【００２０】
信号処理部２１は、外部の発振器などから入力されるクロック信号ＣＬＫａに同期して動作する。クロック信号ＣＬＫａの周波数は、例えば１（ＧＨｚ）であるが、これに限定されない。なお、クロック信号ＣＬＫａは、外部からの入力信号に限定されず、信号処理部２１内の逓倍回路により生成されたものであってもよい。
【００２１】
可変遅延部２１１は、パルス信号源２２から入力されたパルス信号の遅延を調整する。より具体的には、可変遅延部２１１は、遅延量算出部２１２から伝送遅延測定の結果に基づいて設定された遅延調整時間をパルス信号に与える。後述するように、伝送遅延測定は運用中、常に実行されるため、パルス信号には、送信バッファや受信バッファなどの経年劣化、及び温度や湿度などの環境変動に応じて、最適な遅延調整時間が与えられる。可変遅延部２１１で遅延したパルス信号は、送受信部２０及び入力バッファ２１６に入力される。
【００２２】
入力バッファ２１６は、可変遅延部２１１から入力されたパルス信号を制御部２１４及び位相差検出部２１３に出力する。これにより、位相差検出部２１３は、パルス信号の送信を検出する。
【００２３】
また、送受信部２０は、例えばスリーステートバッファにより構成され、送信バッファ２０１及び受信バッファ２０２を有する。送信バッファ２０１は、可変遅延部２１１から入力されたパルス信号を、ＢＷＢ３の配線３０を介して回線インターフェースカード１に送信する。受信バッファ２０２は、回線インターフェースカード１からループバックされたパルス信号を、ＢＷＢ３の配線３０を介して受信する。
【００２４】
配線３０は、パルス信号が伝送される伝送線路の一例である。送信バッファ２０１及び受信バッファ２０２は、タイミング生成カード２がＢＷＢ３に対する活線挿抜に非対応である場合、パルス信号への影響を回避するため、例えばスイッチなどにより配線３０との接続及び切り離しが可能な構成としてもよい。
【００２５】
送信バッファ２０１は、制御部２１４から入力される制御信号ＥＮ１に従って、送信処理を実行または停止する。制御信号ＥＮ１は、例えば、負論理（ＬＯＷアクティブ）のイネーブル（ＥＮＡＢＬＥ）信号であり、送信バッファ２０１の制御端子に入力される。
【００２６】
送信バッファ２０１は、制御信号ＥＮ１＝‘１’（ＨＩＧＨ）のとき、送信処理を停止し、制御信号ＥＮ１＝‘０’（ＬＯＷ）のとき、送信処理を実行する。送信処理の停止中、送信バッファ２０１の出力はハイインピーダンスとなるが、送信バッファ２０１の出力端子の後段にはプルダウン抵抗Ｒ１が接続されているため、送信バッファ２０１と接続された配線３０の電位は低電位（ＬＯＷ）に固定される。このため、回線インターフェースカード１において受信されるパルス信号には影響がない。
【００２７】
一方、受信バッファ２０２は、送信バッファ２０１とは異なり、制御端子が接地されているため、常にパルス信号の受信処理を実行する。受信バッファ２０２は、受信したパルス信号を入力バッファ２１５に出力する。
【００２８】
制御部２１４は、制御信号ＥＮ１を送信バッファ２０１及び位相差検出部２１３に出力する。制御部２１４は、可変遅延部２１１から入力バッファ２１６を介して入力されたパルス信号の立ち下がりエッジを検出したとき、制御信号ＥＮ１の値を‘０’から‘１’に切り替える。このため、回線インターフェースカード１に送信されたパルス信号がループバックされたとき、パルス信号は、送信バッファ２０１には入力されず、受信バッファ２０２に入力される。
【００２９】
入力バッファ２１５は、受信バッファ２０２から入力されたパルス信号を位相差検出部２１３に出力する。これにより、位相差検出部２１３は、ループバックされたパルス信号の受信を検出する。
【００３０】
位相差検出部２１３は、タイミング生成カード２が送信したパルス信号と、回線インターフェースカード１からループバックされたパルス信号との位相差を検出する。検出された位相差は、遅延量算出部２１２に出力される。
【００３１】
遅延量算出部２１２は、位相差検出部２１３が検出した位相差から伝送遅延時間を算出する。また、遅延量算出部２１２は、算出した伝送遅延時間と、所定の基準値との差分を算出し、遅延調整時間として可変遅延部２１１に設定する。このため、タイミング生成カード２と各回線インターフェースカード１の間の伝送遅延は、共通の基準値にそろえられる。
【００３２】
統計処理部２１７は、遅延量算出部２１２が算出する伝送遅延時間の誤差を統計的処理により低減する。統計処理部２１７は、例えば、ソフトウェアにより駆動されるＣＰＵ（Central Processing Unit）などのプロセッサで構成されてもよい。なお、伝送遅延時間の誤差が許容可能な範囲内に収まる場合、統計的処理は行われなくてもよい。
【００３３】
回線インターフェースカード１は、送受信部１０と、信号処理部１１と、プルダウン抵抗Ｒ２，Ｒ３とを有する。回線インターフェースカード１は、タイミング生成カード２から受信したパルス信号を分岐して、分岐されたパルス信号（以下、「分岐パルス信号」と表記）をタイミング生成カード２にループバックする。タイミング生成カード２は、上述したように、分岐パルス信号に基づいて伝送遅延時間を測定する。また、分岐元のパルス信号は、信号処理部１１の後段に設けられた同期回路における時刻同期処理に用いられる。
【００３４】
送受信部１０は、例えばスリーステートバッファにより構成され、送信バッファ１０２及び受信バッファ１０１を有する。受信バッファ１０１は、受信部の一例であり、タイミング生成カード２から周期的に送信されるパルス信号を、ＢＷＢ３の配線３０を介して受信する。受信バッファ１０１は、制御端子を有し、信号処理部１１から入力される制御信号ＥＮ２に従って受信処理を実行または停止する。受信したパルス信号は、信号処理部１１に出力される。
【００３５】
送信バッファ１０２は、送信部の一例であり、信号処理部１１から入力された分岐パルス信号を、ＢＷＢ３の配線３０を介してタイミング生成カード２に送信する。送信バッファ１０２は、制御端子を有し、信号処理部１１から入力される制御信号ＥＮ３に従って送信処理を実行または停止する。なお、制御信号ＥＮ２，ＥＮ３は、例えば、負論理（ＬＯＷアクティブ）のイネーブル（ＥＮＡＢＬＥ）信号である。
【００３６】
信号処理部１１は、タイミング生成カード２から受信したパルス信号を分岐し、送受信部１０を制御する時間を確保するため、タイミング生成カード２に送信する分岐パルス信号に所定の遅延時間を与える。信号処理部１１は、例えばＦＰＧＡにより構成され、パルス信号を分岐する分岐部１１０と、入力バッファ１１１と、出力バッファ１１２と、遅延部１１３と、制御部１１４とを有する。
【００３７】
信号処理部１１は、外部の発振器などから入力されるクロック信号ＣＬＫｂに同期して動作する。クロック信号ＣＬＫｂの周波数は、上記のクロック信号ＣＬＫａと同一である。クロック信号ＣＬＫａ，ＣＬＫｂは、上記の位相差検出部２１３が位相差を検出するときのサンプリング誤差によっては同期した方が望ましい。なお、クロック信号ＣＬＫｂは、外部からの入力信号に限定されず、信号処理部１１内の逓倍回路により生成されたものであってもよい。
【００３８】
入力バッファ１１１は、受信バッファ１０１から入力されたパルス信号を分岐部１１０に出力する。分岐部１１０は、例えば２分岐した信号線で構成され、受信バッファ１０１が受信したパルス信号を分岐する。分岐により得られた分岐パルス信号は、遅延部１１３及び制御部１１４に入力される。なお、分岐元のパルス信号は、上述したように、後段の同期回路に出力され、時刻同期に用いられる。
【００３９】
制御部１１４は、分岐部１１０から入力された分岐パルス信号に応じて送信バッファ１０２の送信処理の許否及び受信バッファ１０１の受信処理の許否を制御する。制御部１１４は、制御信号ＥＮ３を送信バッファ１０２に送信し、制御信号ＥＮ２を受信バッファ１０１に送信することにより、送信バッファ１０２の送信処理及び受信バッファ１０１の受信処理を制御する。
【００４０】
受信バッファ１０１は、制御信号ＥＮ２＝‘１’（ＨＩＧＨ）のとき、受信処理を停止し、制御信号ＥＮ２＝‘０’（ＬＯＷ）のとき、受信処理を実行する。受信処理の停止中、受信バッファ１０１の出力はハイインピーダンスとなるが、受信バッファ１０１の出力端子の後段にはプルダウン抵抗Ｒ３が接続されているため、受信バッファ１０１の出力端子の電位は低電位（ＬＯＷ）に固定される。このため、回線インターフェースカード１内で処理されるパルス信号には影響がない。
【００４１】
送信バッファ１０２は、制御信号ＥＮ３＝‘１’（ＨＩＧＨ）のとき、送信処理を停止し、制御信号ＥＮ３＝‘０’（ＬＯＷ）のとき、送信処理を実行する。送信処理の停止中、送信バッファ１０２の出力はハイインピーダンスとなるが、送信バッファ１０２の出力端子の後段にはプルダウン抵抗Ｒ２が接続されているため、送信バッファ１０２と接続された配線３０の電位は低電位（ＬＯＷ）に固定される。このため、回線インターフェースカード１内で処理されるパルス信号には影響がない。
【００４２】
制御部１１４は、分岐パルス信号の後部のエッジを検出したとき、受信バッファ１０１の受信処理を不許可とし、送信バッファ１０２の送信処理を許可する。より具体的には、制御部１１４は、分岐部１１０から入力された分岐パルス信号の立ち下がりエッジを検出したとき、制御信号ＥＮ２の値を‘０’から‘１’に切り替え、制御信号ＥＮ３の値を‘１’から‘０’に切り替える。これにより、送信バッファ１０２は、分岐パルス信号を送信可能な状態となり、受信バッファ１０１は、パルス信号を受信不可能な状態となる。このように、制御部１１４は、送受信部１０の入出力方向の制御を行う。
【００４３】
したがって、送信バッファ１０２から送信された分岐パルス信号は、受信バッファ１０１には入力されずに、ＢＷＢ３の配線３０を介して、タイミング生成カード２の受信バッファ２０２に入力される。なお、送信バッファ１０２及び受信バッファ１０１は、タイミング生成カード２がＢＷＢ３に対する活線挿抜に非対応である場合、パルス信号への影響を回避するため、例えばスイッチなどにより配線３０との接続及び切り離しが可能な構成としてもよい。
【００４４】
遅延部１１３は、送信バッファ１０２が分岐パルス信号を送信する前に、分岐パルス信号に所定の遅延時間を与える。このため、回線インターフェースカード１は、送信バッファ１０２が分岐パルス信号を送信可能な状態になるまでの時間を確保することができる。つまり、制御部１１４が送受信部１０の入出力方向の制御を完了するまでの時間が確保される。遅延部１１３により遅延した分岐パルス信号は、出力バッファ１１２に入力される。
【００４５】
出力バッファ１１２は、遅延部１１３から入力された分岐パルス信号を送信バッファ１０２に出力する。これにより、分岐パルス信号は、タイミング生成カード２に送信される。
【００４６】
遅延部１１３は、タイミング生成カード２から次のパルス信号が送信される時刻までに分岐パルス信号がタイミング生成カード２に到達できる範囲内で分岐パルス信号に所定の遅延時間を与える。したがって、分岐パルス信号は、所定の遅延時間が与えられた後に送信されても、タイミング生成カード２から次のパルス信号が送信される時刻までにタイミング生成カード２に到達できるため、ＢＷＢ３の配線３０上で次のパルス信号と衝突することがない。このため、タイミング生成カード２から周期的にパルス信号が送信されている間であっても、遅延調整は可能である。
【００４７】
タイミング生成カード２は、パルス信号を回線インターフェースカード１に送信した時刻、分岐パルス信号が到着した時刻、及び所定の遅延時間から伝送遅延を測定する。タイミング生成カード２では、上述したように、位相差検出部２１３が、送信したパルス信号及び受信した分岐パルス信号の位相差を検出する。また、遅延量算出部２１２は、検出された位相差から、遅延部１１３で与えた所定の遅延時間を減算した上で、２で除算することにより、可変遅延部２１１に設定する遅延調整時間を算出する。以下に、本実施例の伝送装置の動作の詳細を説明する。
【００４８】
図２は、第１実施例の伝送装置の動作を示すタイムチャートである。波形Ｐ１〜Ｐ１２は、図１に示された符号Ｐ１〜Ｐ１２におけるパルス信号の波形をそれぞれ示す。また、図２には、パルス信号の幅の基準として、３８．８８（ＭＨｚ）のクロック信号の立ち上がりエッジが示されている。
【００４９】
可変遅延部２１１から出力されたパルス信号は、波形Ｐ１で示されるように、送信バッファ２０１に入力される。送信バッファ２０１に入力されたパルス信号は、波形Ｐ２で示されるように、送信バッファ２０１内の伝搬遅延時間Ｔａだけ遅延して、ＢＷＢ３の配線３０に出力される。また、可変遅延部２１１から出力されたパルス信号は、入力バッファ２１６に折り返され、波形Ｐ１２で示されるように、入力バッファ２１６内で伝搬遅延時間Ｔｋだけ遅延して、位相差検出部２１３及び制御部２１４に入力される。
【００５０】
制御部２１４は、クロック信号ＣＬＫａにより、入力バッファ２１６から入力されたパルス信号の立ち下がりエッジを検出する。制御部２１４は、パルス信号の立ち下がりエッジを検出したとき、所定時間ΔＴ１だけ、制御信号ＥＮ１を‘１’にする。所定時間ΔＴ１は、例えば３８．８８（ＭＨｚ）の４クロック分の時間幅であるが、これに限定されない。
【００５１】
これにより、回線インターフェースカード１からループバックされた分岐パルス信号は、送信バッファ２０１に入力されず、受信バッファ２０２に入力される。なお、制御部２１４は、分岐パルス信号が受信バッファ２０２に入力されたことを検出することによって、制御信号ＥＮ１を‘０’に戻してもよい。
【００５２】
送信バッファ２０１から出力されたパルス信号は、波形Ｐ９の符号Ｘ２で示されるように、プルダウン抵抗Ｒ１の手前で受信バッファ２０２に折り返される。折り返されたパルス信号は、波形Ｐ１０の符号Ｘ３で示されるように、入力バッファ２１５に入力された後、波形Ｐ１１の符号Ｘ４で示されるように、位相差検出部２１３に入力される。
【００５３】
しかし、位相差検出部２１３は、制御信号ＥＮ１が‘１’である場合だけ、パルス信号を検出する。このため、タイミング生成カード２内で折り返されたパルス信号に基づいて、誤った伝送遅延時間が算出されることはない。
【００５４】
送信バッファ２０１から出力されたパルス信号は、波形Ｐ３で示されるように、配線３０の伝搬遅延時間Ｔｂだけ遅延して、回線インターフェースカード１の受信バッファ１０１に入力されるとともに、波形Ｐ８の符号Ｘ１で示されるように送信バッファ１０２の出力端子にも入力される。しかし、送信バッファ１０２は、制御信号ＥＮ３＝‘１’であるため、出力端子からパルス信号が入力されても破損することはない。
【００５５】
受信バッファ１０１に入力されたパルス信号は、波形Ｐ４で示されるように、受信バッファ１０１内の伝搬遅延時間Ｔｃだけ遅延して入力バッファ１１１に出力される。入力バッファ１１１に入力されたパルス信号は、波形Ｐ５で示されるように、入力バッファ１１１内の伝搬遅延時間Ｔｄだけ遅延して遅延部１１３及び制御部１１４に出力される。このとき、パルス信号は、分岐部１１０により２分岐される。
【００５６】
遅延部１１３は、波形Ｐ５，Ｐ６に示されるように、分岐パルス信号の立ち下りエッジを検出すると、分岐パルス信号に所定の遅延時間Ｔｅを与える。このため、分岐パルス信号は、所定の遅延時間Ｔｅだけ遅延して出力バッファ１１２に出力される。このとき、遅延部１１３は、クロック信号ＣＬＫｂに基づいて遅延時間Ｔｅを計時する。遅延時間Ｔｅは、例えば、３８．８８（ＭＨｚ）の１クロック分の時間幅であるが、これに限定されない。
【００５７】
出力バッファ１１２に入力された分岐パルス信号は、波形Ｐ７に示されるように、出力バッファ１１２内の伝搬遅延時間Ｔｆだけ遅延して送信バッファ１０２に出力される。このとき、送信バッファ１０２は、制御部１１４により制御信号ＥＮ３＝‘０’に制御されているため、分岐パルス信号をＢＷＢ３の配線３０に出力できる。
【００５８】
制御部１１４は、分岐部１１０から入力された分岐パルス信号の立ち下がりエッジを検出したとき、所定時間ΔＴ２だけ、制御信号ＥＮ２＝‘１’とするとともに、所定時間ΔＴ３だけ、制御信号ＥＮ３＝‘０’とする。これにより、送信バッファ１０２は、送信処理を実行し、受信バッファ１０１は、受信処理を停止する。ここで、所定時間ΔＴ２は、例えば、３８．８８（Ｍｈｚ）の４クロック分の時間幅であり、所定時間ΔＴ３は、例えば、３８．８８（Ｍｈｚ）の３クロック分の時間幅であるが、これに限定されない。
【００５９】
このように、制御部１１４は、分岐部１１０から入力された分岐パルス信号に応じて送信バッファ１０２の送信処理の許否及び受信バッファ１０１の受信処理の許否を制御する。そして、制御部１１４は、分岐パルス信号の立ち下がりエッジを検出したとき、受信バッファ１０１の受信処理を不許可とし、送信バッファ１０２の送信処理を許可する。
【００６０】
これにより、分岐パルス信号は、送信バッファ１０２からＢＷＢ３の配線３０に出力される。また、送信バッファ１０２から出力された分岐パルス信号は、波形Ｐ３の符号Ｘ６で示されるように、受信バッファ１０１に折り返される。しかし、制御信号ＥＮ２＝‘１’であるため、折り返された分岐パルス信号が受信バッファ１０１に入力されることはない。したがって、分岐パルス信号の送信は、信号処理部１１から後段の同期回路におけるパルス信号の処理に影響を与えない。
【００６１】
また、制御部１１４は、受信バッファ１０１の受信処理を不許可として所定時間ΔＴ２が経過した後、受信バッファ１０１の受信処理を許可し、送信バッファ１０２の送信処理を許可して所定時間ΔＴ３が経過した後、送信バッファ１０２の送信処理を不許可とする。このため、分岐パルス信号がタイミング生成カード２に送信された後、タイミング生成カード２から次のパルス信号が到着するまでに、受信バッファ１０１は、パルス信号を受信できる状態となる。なお、制御部１１４は、送信バッファ１０２から分岐パルス信号が送信された時刻に基づいて、制御信号ＥＮ２＝‘０’及び制御信号ＥＮ３＝‘１’に戻してもよい。
【００６２】
送信バッファ１０２から出力された分岐パルス信号は、波形Ｐ９に示されるように、配線３０の伝搬遅延時間Ｔｇだけ遅延して、タイミング生成カード２の受信バッファ２０２に入力される。なお、送信バッファ１０２から出力された分岐パルス信号は、波形Ｐ２の符号Ｘ５で示されるように、タイミング生成カード２の送信バッファ２０１の出力端子にも入力される。しかし、送信バッファ２０１は、制御信号ＥＮ１＝‘１’であるため、出力端子からパルス信号が入力されても破損することはない。
【００６３】
受信バッファ２０２に入力された分岐パルス信号は、波形Ｐ１０に示されるように、受信バッファ２０２内の伝搬遅延時間Ｔｈだけ遅延して入力バッファ２１５に出力される。さらに、入力バッファ２１５に入力された分岐パルス信号は、波形Ｐ１１に示されるように、入力バッファ２１５内の伝搬遅延時間Ｔｉだけ遅延して位相差検出部２１３に出力される。
【００６４】
位相差検出部２１３は、クロック信号ＣＬＫａに基づいてカウント（計時）を実行することにより、波形Ｐ１２の立ち上がりエッジと波形Ｐ１１の立ち上がりエッジの位相差ΔＴ４を検出する。この位相差ΔＴ４は、伝搬遅延時間Ｔａ〜Ｔｄ，Ｔｆ〜Ｔｋ及び遅延時間Ｔｅの合計から、入力バッファ２１６の伝搬遅延時間Ｔｋを除いた値（つまりＴａ＋Ｔｂ＋・・・＋Ｔｊ−Ｔｋ）である。つまり、位相差ΔＴ４は、可変遅延部２１１からパルス信号が出力されて位相差検出部２１３に戻るまでにかかった往復分の伝送遅延時間に相当する。位相差検出部２１３は、検出した位相差ΔＴ４を遅延量算出部２１２に出力する。
【００６５】
しかし、この位相差ΔＴ４には、回線インターフェースカード１の遅延部１１３で与えた所定の遅延時間Ｔｅが含まれている。ここで、遅延時間Ｔｅは、変動のない所定値であるため、タイミング生成カード２は、遅延時間Ｔｅを既知の固定値として予め保持できる。なお、遅延時間Ｔｅは、例えば遅延量算出部２１２内のメモリ領域に保持されている。
【００６６】
Ｔｄｅｌａｙ＝（ΔＴ４−Ｔｅ）／２   ・・・（１）
【００６７】
このため、遅延量算出部２１２は、上記の式（１）により、回線インターフェースカード１との間の往路分の伝送遅延時間Ｔｄｅｌａｙを算出できる。すなわち、遅延量算出部２１２は、位相差ΔＴ４から遅延部１１３の遅延時間Ｔｅを減じ、２で除算することで、往路分の伝送遅延時間Ｔｄｅｌａｙを算出する。このように、タイミング生成カード２は、パルス信号を回線インターフェースカード１に送信した時刻、分岐パルス信号がタイミング生成カード２に到着した時刻、及び所定の遅延時間Ｔｅから伝送遅延を測定する。
【００６８】
Ｔａｄｊ＝Ｔｏ−Ｔｄｅｌａｙ    ・・・（２）
【００６９】
また、遅延量算出部２１２は、上記の式（２）により、可変遅延部２１１に設定する遅延調整時間Ｔａｄｊを算出する。遅延調整時間Ｔａｄｊは、所定の基準値Ｔｏから伝送遅延時間Ｔｄｅｌａｙを減算することで算出され、可変遅延部２１１においてパルス信号に与えられる。
【００７０】
このため、タイミング生成カード２と各インターフェースカード（＃１〜＃Ｎ）１の間の伝送遅延時間は、共通の基準値Ｔｏに調整される。これにより、各インターフェースカード（＃１〜＃Ｎ）１の間において、パルス信号の受信タイミングが同期する。なお、基準値Ｔｏは、想定される最大の伝送遅延時間Ｔｄｅｌａｙより大きい値に設定される。このように、上記の構成によると、タイミング生成カード２は、正確な遅延調整が可能である。
【００７１】
次に、位相差検出部２１３により算出される伝送遅延時間Ｔｄｅｌａｙの誤差について述べる。上述したように、位相差検出部２１３は、遅延時間Ｔｅを減じた往復分の伝送遅延時間を、２で除算することで、往路分の伝送遅延時間Ｔｄｅｌａｙを算出する。したがって、伝送遅延時間Ｔｄｅｌａｙの誤差を抑えるためには、互いに対応する往路上及び復路上の各バッファは、伝搬遅延時間が等しい方が望ましい。
【００７２】
このような対応関係にあるバッファの組み合わせは、送信バッファ２０１と受信バッファ２０２、送信バッファ１０２と受信バッファ１０１、入力バッファ１１１と出力バッファ１１２、及び入力バッファ２１５と入力バッファ２１６である。このため、ＴａとＴｉ、ＴｃとＴｇ、ＴｄとＴｆ、及びＴｊとＴｋは、それぞれ、同一の値であることが望ましい。なお、ＴｂとＴｈは、共通の配線３０の伝搬遅延時間であるため、同一値である。
【００７３】
したがって、互いに対応する各バッファは、同一のプロセスで構成され、同一環境下で動作し、経年劣化も同程度であることが望ましい。しかし、互いに対応する各バッファは、０．５（ｎｓｅｃ）程度の伝搬遅延時間差（スキュー）が生ずるため、上記の４つの組全体としては、２（ｎｓｅｃ）程度（＝０．５×４）の誤差が生ずる。
【００７４】
また、遅延部１１３は、クロック信号ＣＬＫｂを用いて分岐パルス信号に遅延時間Ｔｅを与えるとき、クロック信号ＣＬＫｂの１周期分のサンプリング誤差が生ずる。このため、クロック信号ＣＬＫｂを１（ＧＨｚ）とすると、１（ｎｓｅｃ）の誤差が生ずる。
【００７５】
また、タイミング生成カード２のクロック信号ＣＬＫａと回線インターフェースカード１のクロック信号ＣＬＫｂの間の周波数偏差（Δｐｐｍ）によっても誤差が生ずる。この誤差は、遅延部１１３が与える遅延時間Ｔｅに比例する。例えば、遅延時間Ｔｅ＝２６（ｎｓｅｃ）、及び周波数偏差Δｐｐｍ＝１００（ｐｐｍ）とした場合、誤差は、０．００２６（＝Ｔｅ×Δｐｐｍ×１０−６）となる。
【００７６】
また、位相差検出部２１３は、クロック信号ＣＬＫａを用いて位相差を検出するとき、クロック信号ＣＬＫａの２周期分のサンプリング誤差が生ずる。このため、クロック信号ＣＬＫｂを１（ＧＨｚ）とすると、２（ｎｓｅｃ）の誤差が生ずる。
【００７７】
したがって、往復分の伝送遅延時間の誤差は、上記の誤差を合計することにより、５．００２６（ｎｓｅｃ）（＝２＋１＋０．００２６＋２）と算出される。位相差検出部２１３は、往復分の伝送遅延時間を２等分することで往路の伝送遅延時間Ｔｄｅｌａｙを算出するため、伝送遅延時間Ｔｄｅｌａｙの誤差は、およそ２．５（ｎｓｅｃ）（＝５．００２６÷２）となる。
【００７８】
さらに、統計処理部２１７による統計的処理が無い場合に、可変遅延部２１１が、クロック信号ＣＬＫａを用いて遅延調整時間Ｔａｄｊを与えるとき、遅延調整時間Ｔａｄｊにはクロック信号ＣＬＫａの１周期分のサンプリング誤差が生ずる。このため、クロック信号ＣＬＫａを１（ＧＨｚ）とすると、１（ｎｓｅｃ）の誤差が生ずる。よって、遅延調整時間Ｔａｄｊの誤差は、上記の伝送遅延時間Ｔｄｅｌａｙの誤差と合わせて、およそ３．５（ｎｓｅｃ）（＝２．５＋１）となる。
【００７９】
次に、タイミング生成カード２及び回線インターフェースカード１の処理についてフローチャートを参照して説明する。図３は、タイミング生成カード２の処理の一例を示すフローチャートである。なお、本処理は、パルス信号の送信周期の到来ごとに実行される。
【００８０】
タイミング生成カード２は、パルス信号源２２で生成されたパルス信号を、送信バッファ２０１から回線インターフェースカード１に送信する（ステップＳｔ１）。以降のステップＳｔ２〜Ｓｔ５及びＳｔ６〜Ｓｔ１０は、並行して実行される。
【００８１】
制御部２１４は、可変遅延部２１１から折り返されたパルス信号の立ち下がりエッジを検出したとき（ステップＳｔ２のＹｅｓ）、制御信号ＥＮ１＝‘１’とする（ステップＳｔ３）。また、制御部２１４は、パルス信号の立ち下がりエッジが検出されないとき（ステップＳｔ２のＮｏ）、再びステップＳｔ２の判定処理を行う。
【００８２】
次に、制御部２１４は、制御信号ＥＮ１＝‘１’とした後、所定時間ΔＴ１が経過したか否かを判定する（ステップＳｔ４）。制御部２１４は、所定時間ΔＴ１が経過していない場合（ステップＳｔ４のＮｏ）、再びステップＳｔ４の処理を行う。
【００８３】
制御部２１４は、所定時間ΔＴ１が経過した場合（ステップＳｔ４のＹｅｓ）、制御信号ＥＮ１＝‘０’とする（ステップＳｔ５）。
【００８４】
また、位相差検出部２１３は、可変遅延部２１１から折り返されたパルス信号の立ち上がりエッジを検出したとき（ステップＳｔ６のＹｅｓ）、クロック信号ＣＬＫａに基づいてカウント（計時）を開始する（ステップＳｔ７）。また、位相差検出部２１３は、パルス信号の立ち上がりエッジが検出されないとき（ステップＳｔ６のＮｏ）、再びステップＳｔ６の判定処理を行う。
【００８５】
次に、位相差検出部２１３は、制御信号ＥＮ１＝‘１’であるか否かを判定する（ステップＳｔ８）。位相差検出部２１３は、制御信号ＥＮ１＝‘１’の場合（ステップＳｔ８のＹｅｓ）、回線インターフェースカード１からループバックされた分岐パルス信号の立ち上がりエッジを検出の有無を判定する（ステップＳｔ９）。また、位相差検出部２１３は、制御信号ＥＮ１＝‘０’の場合（ステップＳｔ８のＮｏ）、再びステップＳｔ８の判定処理を行う。
【００８６】
位相差検出部２１３は、分岐パルス信号の立ち上がりエッジを検出したとき（ステップＳｔ９のＹｅｓ）、カウントを停止する（ステップＳｔ１０）。また、位相差検出部２１３は、分岐パルス信号の立ち上がりエッジが検出されないとき（ステップＳｔ９のＮｏ）、再びステップＳｔ９の判定処理を行う。
【００８７】
次に、位相差検出部２１３は、カウンタ値に基づいて位相差ΔＴ４を検出する（ステップＳｔ１１）。次に、位相差検出部２１３は、上記の式（１）に基づいて伝送遅延時間Ｔｄｅｌａｙを算出する（ステップＳｔ１２）。
【００８８】
次に、遅延量算出部２１２は、上記の式（２）に基づいて遅延調整時間Ｔａｄｊを算出する（ステップＳｔ１３）。次に、遅延量算出部２１２は、算出した遅延調整時間Ｔａｄｊを可変遅延部２１１に設定する（ステップＳｔ１４）。これにより、可変遅延部２１１においてパルス信号の遅延が調整される。このようにして、タイミング生成カード２の処理は行われる。
【００８９】
図４は、回線インターフェースカード１の処理の一例を示すフローチャートである。受信バッファ１０１は、タイミング生成カード２から送信されたパルス信号を受信する（ステップＳｔ２１）。
【００９０】
次に、分岐部１１０は、受信したパルス信号を分岐する（ステップＳｔ２２）。以降のステップＳｔ２３〜Ｓｔ２９及びＳｔ３０，Ｓｔ３１は、並行して実行される。
【００９１】
制御部１１４は、分岐パルス信号の立ち下りエッジを検出したとき（ステップＳｔ２３のＹｅｓ）、制御信号ＥＮ２＝‘１’及び制御信号ＥＮ３＝‘０’とする（ステップＳｔ２４）。また、制御部１１４は、分岐パルス信号の立ち下りエッジが検出されないとき（ステップＳｔ２３のＮｏ）、再びステップＳｔ２３の判定処理を行う。
【００９２】
制御部１１４は、ステップＳｔ２４の処理で制御信号ＥＮ３＝‘０’とした後、所定時間ΔＴ３が経過したか否かを判定する（ステップＳｔ２５）。制御部１１４は、所定時間ΔＴ３が経過したとき（ステップＳｔ２５のＹｅｓ）、制御信号ＥＮ３＝‘１’とする（ステップＳｔ２６）。また、制御部１１４は、所定時間ΔＴ３が経過していないとき（ステップＳｔ２５のＮｏ）以下のステップＳｔ２７の処理を行う。
【００９３】
制御部１１４は、ステップＳｔ２４の処理で制御信号ＥＮ２＝‘１’とした後、所定時間ΔＴ２が経過したか否かを判定する（ステップＳｔ２７）。制御部１１４は、所定時間ΔＴ２が経過したとき（ステップＳｔ２７のＹｅｓ）、制御信号ＥＮ２＝‘０’とする（ステップＳｔ２８）。また、制御部１１４は、所定時間ΔＴ２が経過していないとき（ステップＳｔ２７のＮｏ）、以下のステップＳｔ２９の処理を行う。
【００９４】
次に、制御部１１４は、制御信号ＥＮ２＝‘０’かつ制御信号ＥＮ３＝‘１’であるか否かを判定する（ステップＳｔ２９）。制御部１１４は、制御信号ＥＮ２＝‘０’かつ制御信号ＥＮ３＝‘１’である場合（ステップＳｔ２９のＹｅｓ）、処理を終了し、制御信号ＥＮ２＝‘０’かつ制御信号ＥＮ３＝‘１’ではない場合（ステップＳｔ２９のＮｏ）、再びステップＳｔ２５の処理を行う。
【００９５】
また、遅延部１１３は、分岐部１１０から入力された分岐パルス信号に所定の遅延時間Ｔｅを与える（ステップＳｔ３０）。次に、送信バッファ１０２は、遅延部１１３から出力バッファ１１２を介して入力された分岐パルス信号をタイミング生成カード２に送信する（ステップＳｔ３１）。このようにして、回線インターフェースカード１の処理は行われる。
【００９６】
上述した処理において、遅延時間Ｔｅは、制御信号ＥＮ２，ＥＮ３により送受信部１０の入出力方向が切り替わるのに要する時間より大きい。また、遅延時間Ｔｅは、生成カード２から次のパルス信号が送信される時刻までに分岐パルス信号が回線インターフェースカード１に到達できる範囲内で与えられる。以下に遅延時間Ｔｅの条件について述べる。
【００９７】
図５は、遅延時間Ｔｅの条件を示すタイムチャートである。図５において、波形Ｐ１，Ｐ５，Ｐ６，Ｐ１１は、図１中の符号Ｐ１，Ｐ５，Ｐ６，Ｐ１１におけるパルス信号の波形をそれぞれ示す。
【００９８】
パルス信号は、波形Ｐ１で示されるように、可変遅延部２１１から周期的に送信される。遅延時間Ｔｅは、波形Ｐ５に示されるように、遅延部１１３により、分岐パルス信号の立ち下りエッジが検出された後、分岐パルス信号に与えられる。送受信部１０は、符号Ｓ１で示されるように、遅延時間Ｔｅの間に、制御信号ＥＮ２、ＥＮ３に従って入出力方向を切り替える。このため、遅延時間Ｔｅは、送受信部１０の入出力方向の切り替えに要する時間より大きい値に設定されている。
【００９９】
分岐パルス信号は、波形Ｐ６に示されるように、所定の遅延時間Ｔｅだけ遅延して出力バッファ１１２に出力され、送信バッファ１０２からタイミング生成カード２に送信される。分岐パルス信号は、波形Ｐ１１に示されるように、時刻Ｔｒに位相差検出部２１３に到着する。
【０１００】
ここで、遅延部１１３は、送信バッファ１０２が分岐パルス信号を送信する前に、タイミング生成カード２から次のパルス信号が送信される時刻Ｔｌｉｍまでに分岐パルス信号がタイミング生成カード２に到達できる範囲内で分岐パルス信号に所定の遅延時間Ｔｅを与える。したがって、分岐パルス信号は、所定の遅延時間Ｔｅが与えられた後に送信されても、タイミング生成カード２から次のパルス信号が送信される時刻までにタイミング生成カード２に到達できるため、ＢＷＢ３の配線３０上で次のパルス信号と衝突することがない。
【０１０１】
位相差検出部２１３は、符号Ｓ２で示されるように、分岐パルス信号から位相差ΔＴ４を検出する。遅延量算出部２１２は、符号Ｓ３で示されるように、位相差ΔＴ４から検出結果から伝送遅延時間Ｔｄｅｌａｙを算出する。また、遅延量算出部２１２は、伝送遅延時間Ｔｄｅｌａｙから遅延調整時間Ｔａｄｊを算出し、符号Ｓ４で示されるように、可変遅延部２１１に設定する。
【０１０２】
上記の一連の処理Ｓ２〜Ｓ４は、可変遅延部２１１から送信される次のパルス信号の遅延調整に間に合うように、次のパルス信号の送信時刻Ｔｌｉｍまでに完了する。したがって、遅延時間Ｔｅは、上記の条件に加え、一連の処理Ｓ２〜Ｓ４が次のパルス信号の送信時刻Ｔｌｉｍまでに完了する範囲内で設定される。
【０１０３】
このように、回線インターフェースカード１は、上記の条件を満たす所定の遅延時間Ｔｅを分岐パルス信号に与えるため、タイミング生成カード２は、パルス信号が周期的に送信される運用状態において、常時、遅延調整を行うことが可能である。
【０１０４】
回線インターフェースカード１は、遅延部１１３により分岐パルス信号に遅延時間Ｔｅを与えたが、以下に述べるように、これに限定されない。
【０１０５】
図６は、回線インターフェースカード１の他例を示す構成図である。図６において、図１と共通する構成については、同一の符号を付し、その説明を省略する。
【０１０６】
本例では、信号処理部１１ａ内の出力バッファ１１２が、遅延部１１３として機能し、分岐パルス信号に遅延時間を与える。このため、本例において、遅延部１１３は設けられていない。出力バッファ１１２の伝搬遅延時間Ｔｆは、上記の遅延時間Ｔｅに相当し、送受信部１０の入出力方向の切り替えに要する時間より大きい。また、伝搬遅延時間Ｔｆは、タイミング生成カード２から次のパルス信号が送信される時刻Ｔｌｉｍまでに分岐パルス信号がタイミング生成カード２に到達できる範囲内の値である。
【０１０７】
Ｔｄｅｌａｙ＝（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ＋Ｔｆ＋・・・＋Ｔｊ）／２・・・（３）
【０１０８】
本例においても、伝搬遅延時間Ｔｆは、変動のない固定値である。このため、遅延量算出部２１２は、上記の式（３）により伝送遅延時間Ｔｄｅｌａｙを算出できる。したがって、タイミング生成カード２は、正確な遅延調整が可能である。
【０１０９】
また、図７は、回線インターフェースカード１のさらなる他例を示す構成図である。図７において、図１と共通する構成については、同一の符号を付し、その説明を省略する。
【０１１０】
本例において、信号処理部１１ｂは、分岐部１１０と、複数段の入力バッファ１１１ａ〜１１１ｃと、複数段の出力バッファ１１２ａ〜１１２ｃと、制御部１１４とを有する。複数段の入力バッファ１１１ａ〜１１１ｃは、直列に接続され、受信バッファ１０１で受信されたパルス信号が入力される。入力バッファ１１１ｃから出力されたパルス信号は、分岐部１１０により分岐される。
【０１１１】
分岐部１１０により分岐された分岐パルス信号は、複数段の出力バッファ１１２ａ〜１１２ｃ及び制御部１１４に入力される。複数段の出力バッファ１１２ａ〜１１２ｃは、直列接続され、遅延部１１３として機能し、分岐パルス信号に遅延時間を与える。ここで、出力バッファ１１２ａ〜１１２ｃの伝搬遅延時間の合計Ｔｆ’は、遅延時間Ｔｅに相当し、送受信部１０の入出力方向の切り替えに要する時間より大きい。また、伝搬遅延時間の合計Ｔｆは、タイミング生成カード２から次のパルス信号が送信される時刻Ｔｌｉｍまでに分岐パルス信号がタイミング生成カード２に到達できる範囲内の値である。
【０１１２】
また、パルス信号の往路及び復路の各伝送遅延時間を均等にするためには、出力バッファ１１２ａ〜１１２ｃの伝搬遅延時間の合計Ｔｆ’は、入力バッファ１１１ａ〜１１１ｃの伝搬遅延時間の合計Ｔｄ’と等しいことが望ましい。このため、入力バッファ１１１ａ〜１１１ｃの段数と出力バッファ１１２ａ〜１１２ｃの段数は同一（本例では３段）である。
【０１１３】
Ｔｄｅｌａｙ＝（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ’＋Ｔｆ’＋・・・＋Ｔｊ）／２
・・・（４）
【０１１４】
本例においても、出力バッファ１１２ａ〜１１２ｃの伝搬遅延時間の合計Ｔｆ’は、変動のない固定値である。このため、本例において、遅延量算出部２１２は、上記の式（４）により伝送遅延時間Ｔｄｅｌａｙを算出できる。したがって、タイミング生成カード２は、正確な遅延調整が可能である。
【０１１５】
図８は、図７の例における伝送装置の動作を示すタイムチャートである。波形Ｐ３〜Ｐ５，Ｐ７，Ｐ８は、図７に示された符号Ｐ３〜Ｐ５，Ｐ７，Ｐ８におけるパルス信号の波形をそれぞれ示す。また、図８には、パルス信号の幅の基準として、３８．８８（ＭＨｚ）のクロック信号の立ち上がりエッジが示されている。
【０１１６】
受信バッファ１０１から出力されたパルス信号は、波形Ｐ５に示されるように、複数段の入力バッファ１１１ａ〜１１１ｃに入力され、遅延時間Ｔｄ’だけ遅延して出力される。また、入力バッファ１１１ｃから出力されたパルス信号は、分岐部１１０により分岐された後、分岐パルス信号として複数段の出力バッファ１１２ａ〜１１２ｃに入力され、遅延時間Ｔｆ’だけ遅延して出力される。ここで、遅延時間Ｔｄ’，Ｔｆ’は、上述したように、等しいことが望ましい。
【０１１７】
送受信部１０は、遅延時間Ｔｆ’の間に、制御信号ＥＮ２，ＥＮ３に従って入出力方向が切り替えられる。このため、本例においても、図１の例と同様に遅延調整が行われる。なお、図６の例についても、入力バッファ１１１及び出力バッファ１１２に関して同様の動作が行われる。
【０１１８】
また、パルス信号の遅延調整は、タイミング生成カード２で行われるため、１つの伝送装置内には、図１、図６、及び図７に例示された回線インターフェースカード１が混在してもよい。さらに、遅延調整は、パルス信号が送信される運用中に常に行われるため、タイミング生成カード２及び回線インターフェースカード１の冗長構成の運用系及び予備系の切り替えや、他種類のカード１，２との入れ替えが行われた場合でも、環境に応じた最適な遅延調整が行われる。
【０１１９】
（第２実施例）
第１実施例において、回線インターフェースカード１の制御部１１４は、分岐パルス信号の後部のエッジ、つまり立ち下りエッジを検出したとき、制御信号ＥＮ２，ＥＮ３を制御する。また、タイミング生成カード２の制御部２１４も、パルス信号の後部のエッジ、つまり立ち下りエッジを検出したとき、制御信号ＥＮ１を制御する。
【０１２０】
しかし、回線インターフェースカード１の制御部１１４は、分岐パルス信号の先頭のエッジ、つまり立ち上がりエッジを検出したとき、制御信号ＥＮ２，ＥＮ３を制御してもよい。また、タイミング生成カード２の制御部２１４も、パルス信号の先頭のエッジ、つまり立ち上がりエッジを検出したとき、制御信号ＥＮ１を制御してもよい。この場合、以下に述べるように、制御信号ＥＮ１〜ＥＮ３を、少なくともパルス信号の幅分の時間だけ遅延させることにより、第１実施例と同様の遅延調整が可能である。
【０１２１】
図９は、第２実施例の伝送装置を示す構成図である。図９において、図１と共通する構成については同一の符号を付し、その説明を省略する。
【０１２２】
また、図１０は、第２実施例の伝送装置の動作を示すタイムチャートである。なお、波形Ｐ１〜Ｐ１２は、図９に示された符号Ｐ１〜Ｐ１２におけるパルス信号の波形をそれぞれ示す。また、図１０には、パルス信号の幅の基準として、３８．８８（ＭＨｚ）のクロック信号の立ち上がりエッジが示されている。
【０１２３】
タイミング生成カード２は、複数の送受信部２０と、複数の信号処理部２１ａと、パルス信号源２２と、複数のプルダウン抵抗Ｒ１とを有する。信号処理部２１ａは、例えばＦＰＧＡにより構成され、可変遅延部２１１と、遅延量算出部２１２と、位相差検出部２１３と、制御部２１４ａと、入力バッファ２１５，２１６と、統計処理部２１７と、タイミング調整部２１８とを有する。
【０１２４】
制御部２１４ａは、可変遅延部２１１から入力バッファ２１６を介して入力されたパルス信号の立ち上がりエッジを検出したとき（波形Ｐ１２参照）、制御信号ＥＮ１’の値を‘０’から‘１’に切り替える（制御信号ＥＮ１’の波形参照）。タイミング調整部２１８は、制御信号ＥＮ１’に所定の遅延時間Ｔｘを与えた後、制御信号ＥＮ１として、送信バッファ２０１及び位相差検出部２１３に出力する（制御信号ＥＮ１の波形参照）。遅延時間Ｔｘは、パルス信号の時間幅、つまり３８．８８（ＭＨｚ）の１クロック分の時間幅である。
【０１２５】
また、回線インターフェースカード１は、送受信部１０と、信号処理部１１ｃと、プルダウン抵抗Ｒ２，Ｒ３とを有する。信号処理部１１ｃは、例えばＦＰＧＡにより構成され、分岐部１１０と、入力バッファ１１１と、出力バッファ１１２と、遅延部１１３と、制御部１１４ａと、タイミング調整部１１５とを有する。
【０１２６】
制御部１１４ａは、分岐パルス信号の先頭のエッジを検出したとき、受信バッファ１０１の受信処理を不許可とし、送信バッファ１０２の送信処理を許可する。より具体的には、制御部１１４ａは、分岐部１１０から入力されたパルス信号の立ち上がりエッジを検出したとき、制御信号ＥＮ２’の値を‘０’から‘１’に切り替え、制御信号ＥＮ３’の値を‘１’から‘０’に切り替える（制御信号ＥＮ２’，ＥＮ３’の各波形参照）。
【０１２７】
タイミング調整部１１５は、制御信号ＥＮ２’に所定の遅延時間Ｔｘを与えた後、制御信号ＥＮ２として、受信バッファ１０１に出力する（制御信号ＥＮ２の波形参照）。また、タイミング調整部１１５は、制御信号ＥＮ３’に所定の遅延時間Ｔｘを与えた後、制御信号ＥＮ３として、送信バッファ１０２に出力する（制御信号ＥＮ３の波形参照）。
【０１２８】
このように、制御信号ＥＮ１〜ＥＮ３は、タイミング調整部１１５，２１８により、第１実施例と同じタイミングに調整される。このため、本実施例においても、第１実施例と同様の遅延調整が行われる。なお、本実施例においても、図６及び図７に例示された構成を採用することができる。
【０１２９】
また、本実施例では、第１実施例の構成にタイミング調整部１１５，２１８が追加されるため、第１実施例よりも回路規模が増加する。このため、第１実施例の制御部１１４，２１４のように、パルス信号の後部のエッジ、つまり立ち下りエッジを検出したとき、制御信号ＥＮ１〜ＥＮ３を切り替える構成としたほうが、回路規模が縮小される。
【０１３０】
（第３実施例）
【０１３１】
第１実施例及び第２実施例では、パルス信号の形態がＨＩＧＨパルスである場合の構成を挙げたが、ＬＯＷパルスの形態の場合でも、同様の構成を用いて遅延調整が可能である。
【０１３２】
図１１は、第３実施例の伝送装置を示す構成図である。図１１において、図１と共通する構成については同一の符号を付し、その説明を省略する。
【０１３３】
また、図１２は、第３実施例の伝送装置の動作を示すタイムチャートである。なお、波形Ｐ１〜Ｐ１２は、図１１に示された符号Ｐ１〜Ｐ１２におけるパルス信号の波形をそれぞれ示す。また、図１２には、パルス信号の幅の基準として、３８．８８（ＭＨｚ）のクロック信号の立ち上がりエッジが示されている。
【０１３４】
タイミング生成カード２は、複数の送受信部２０と、複数の信号処理部２１ｂと、パルス信号源２２ａと、電源Ｖｃｃに接続された複数のプルアップ抵抗Ｒ４とを有する。信号処理部２１ｂは、例えばＦＰＧＡにより構成され、可変遅延部２１１と、遅延量算出部２１２と、位相差検出部２１３ａと、制御部２１４ｂと、入力バッファ２１５，２１６と、統計処理部２１７とを有する。パルス信号源２２ａは、ＬＯＷパルスの形態のパルス信号を可変遅延部２１１に出力する。
【０１３５】
制御部２１４ｂは、可変遅延部２１１から入力バッファ２１６を介して入力されたパルス信号の立ち上がりエッジを検出したとき（波形Ｐ１２参照）、制御信号ＥＮ１の値を‘０’から‘１’に切り替える（制御信号ＥＮ１の波形参照）。これにより、送信バッファ２０１の出力はハイインピーダンスとなるが、送信バッファ２０１の出力端子の後段にはプルアップ抵抗Ｒ４が接続されているため、送信バッファ２０１と接続された配線３０の電位は高電位（ＨＩＧＨ）に固定される。このため、回線インターフェースカード１において受信されるパルス信号には影響がない。
【０１３６】
このように、制御部２１４ｂは、パルス信号の後部のエッジ、つまり立ち上がりエッジを検出したとき、制御信号ＥＮ１＝‘１’とするが、これに限定されない。すなわち、制御部２１４ｂは、パルス信号の先頭のエッジ、つまり立ち下がりエッジを検出したとき、制御信号ＥＮ１＝‘１’としてもよい。この場合、図９の例と同様に、信号処理部２１ｂには、制御信号ＥＮ１を遅延させるタイミング調整部２１８が設けられる。
【０１３７】
また、位相差検出部２１３ａは、可変遅延部２１１から入力バッファ２１６を介して入力されたパルス信号の立ち下がりエッジ（波形Ｐ１２参照）と、回線インターフェースカード１からループバックされた分岐パルス信号の立ち下がりエッジ（波形Ｐ１１参照）の位相差ΔＴ４を検出する。このため、遅延量算出部２１２は、第１実施例と同様に、位相差ΔＴ４から式（１）を用いて伝送遅延時間Ｔｄｅｌａｙを算出できる。
【０１３８】
また、回線インターフェースカード１は、送受信部１０と、信号処理部１１ｄと、プルアップ抵抗Ｒ５，Ｒ６とを有する。信号処理部１１ｄは、例えばＦＰＧＡにより構成され、分岐部１１０と、入力バッファ１１１と、出力バッファ１１２と、遅延部１１３ａと、制御部１１４ｂとを有する。
【０１３９】
遅延部１１３ａは、分岐部１１０から入力された分岐パルス信号の立ち上がりエッジを検出すると（波形Ｐ５参照）、分岐パルス信号に所定の遅延時間Ｔｅを与える（波形Ｐ６参照）。ここで、遅延時間Ｔｅは、第１実施例と同様に、図５に示された条件を満たす。また、制御部１１４ｂは、分岐部１１０から入力された分岐パルス信号の立ち上がりエッジを検出すると（波形Ｐ５参照）、制御信号ＥＮ２の値を‘０’から‘１’に切り替える（制御信号ＥＮ２の波形参照）。
【０１４０】
これにより、受信バッファ１０１の出力はハイインピーダンスとなるが、受信バッファ１０１の出力端子の後段にはプルアップ抵抗Ｒ６が接続されているため、受信バッファ１０１の出力端子の電位は高電位（ＨＩＧＨ）に固定される。このため、回線インターフェースカード１内で処理されるパルス信号には影響がない。
【０１４１】
また、制御部１１４ｂは、分岐部１１０から入力された分岐パルス信号の立ち上がりエッジを検出すると（波形Ｐ５参照）、制御信号ＥＮ３の値を‘１’から‘０’に切り替える（制御信号ＥＮ３の波形参照）。制御信号ＥＮ３＝‘１’のとき、送信バッファ１０２の出力はハイインピーダンスとなるが、送信バッファ１０２の後段にはプルアップ抵抗Ｒ５が接続されているため、送信バッファ１０２と接続された配線３０の電位は高電位（ＨＩＧＨ）に固定される。このため、回線インターフェースカード１において受信される分岐パルス信号には影響がない。
【０１４２】
このように、制御部１１４ｂは、パルス信号の後部のエッジ、つまり立ち上がりエッジを検出したとき、制御信号ＥＮ２＝‘１’及び制御信号ＥＮ３＝‘０’とするが、これに限定されない。すなわち、制御部１１４ｂは、パルス信号の先頭のエッジ、つまり立ち下がりエッジを検出したとき、制御信号ＥＮ２＝‘１’及び制御信号ＥＮ３＝‘０’としてもよい。この場合、図９の例と同様に、信号処理部１１ｄには、制御信号ＥＮ２，ＥＮ３を遅延させるタイミング調整部１１５が設けられる。
【０１４３】
これまで述べたように、実施例に係る通信装置である回線インターフェースカード１は、受信バッファ１０１と、分岐部１１０と、送信バッファ１０２と、遅延部１１３とを有する。受信バッファ１０１は、タイミング生成カード２から周期的に送信されるパルス信号を、ＢＷＢ３の配線３０を介して受信する。分岐部１１０は、受信バッファ１０１が受信したパルス信号を分岐する。
【０１４４】
送信バッファ１０２は、分岐部１１０によりパルス信号から分岐された分岐パルス信号を、ＢＷＢ３の配線３０を介してタイミング生成カード２に送信する。遅延部１１３は、送信バッファ１０２が分岐パルス信号を送信する前に、分岐パルス信号に所定の遅延時間Ｔｅ（またはＴｆ，Ｔｆ’）を与える。
【０１４５】
上記の構成によると、受信バッファ１０１は、タイミング生成カード２から周期的に送信されるパルス信号を、ＢＷＢ３の配線３０を介して受信し、分岐部１１０は、受信バッファ１０１が受信したパルス信号を分岐する。このため、回線インターフェースカード１は、分岐元のパルス信号を、タイミング生成カード２との間の時刻同期に用いることができる。
【０１４６】
送信バッファ１０２は、分岐部１１０によりパルス信号から分岐された分岐パルス信号を、ＢＷＢ３の配線３０を介してタイミング生成カード２に送信する。また、遅延部１１３は、送信バッファ１０２が分岐パルス信号を送信する前に、分岐パルス信号に所定の遅延時間Ｔｅを与える。
【０１４７】
このため、回線インターフェースカード１は、送信バッファ１０２が分岐パルス信号を送信可能な状態になるまでの時間を確保することができる。さらに、分岐パルス信号に与えられた遅延時間Ｔｅが所定値であるため、タイミング生成カード２は、遅延時間Ｔｅを、変動のない固定値として予め保持できる。
【０１４８】
したがって、タイミング生成カード２は、分岐パルス信号を受信して、送信したパルス信号と受信した分岐パルス信号の位相差ΔＴ４及び遅延時間Ｔｅから伝送遅延時間Ｔｄｅｌａｙを測定できる。そして、タイミング生成カード２は、伝送遅延時間Ｔｄｅｌａｙに基づいて、パルス信号の遅延を調整できる。
【０１４９】
よって、実施例に係る通信装置によると、正確な遅延調整ができる。
【０１５０】
また、実施例に係る伝送遅延調整方法は、以下のステップを含む。
ステップ（１）：  タイミング生成カード２からＢＷＢ３の配線３０を介して回線インターフェースカード１に周期的にパルス信号を送信する。
ステップ（２）：  回線インターフェースカード１が受信したパルス信号を分岐する。
ステップ（３）：  パルス信号から分岐された分岐パルス信号を、回線インターフェースカード１からＢＷＢ３の配線３０を介してタイミング生成カード２に送信する。
ステップ（４）：  回線インターフェースカード１からタイミング生成カード２に分岐パルス信号を送信する前に、分岐パルス信号に所定の遅延時間Ｔｅを与える。
ステップ（５）：  前記パルス信号を前記第２通信装置に送信した時刻、分岐パルス信号がタイミング生成カード２に到着した時刻、及び所定の遅延時間Ｔｅから伝送遅延を測定する。
【０１５１】
実施例に係る伝送遅延調整方法は、上記の回線インターフェースカード１と同様の構成を含むので、上述した内容と同様の作用効果を奏する。
【０１５２】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１５３】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  他装置から周期的に送信されるパルス信号を、伝送線路を介して受信する受信部と、
前記受信部が受信した前記パルス信号を分岐する分岐部と、
前記分岐部により前記パルス信号から分岐された分岐パルス信号を、前記伝送線路を介して前記他装置に送信する送信部と、
前記送信部が前記分岐パルス信号を送信する前に、前記分岐パルス信号に所定の遅延時間を与える遅延部とを有することを特徴とする通信装置。
（付記２）  前記遅延部は、前記送信部が前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記他装置から次のパルス信号が送信される時刻までに前記分岐パルス信号が前記他装置に到達できる範囲内で前記所定の遅延時間を与えることを特徴とする付記１に記載の通信装置。
（付記３）  前記分岐部から入力された前記分岐パルス信号に応じて前記送信部の送信処理の許否及び前記受信部の受信処理の許否を制御する制御部を、さらに有し、
前記制御部は、前記分岐パルス信号の後部のエッジを検出したとき、前記受信部の受信処理を不許可とし、前記送信部の送信処理を許可することを特徴とする付記１または２に記載の通信装置。
（付記４）  前記制御部は、前記受信部の受信処理を不許可として第１の所定時間が経過した後、前記受信部の受信処理を許可し、前記送信部の送信処理を許可して第２の所定時間が経過した後、前記送信部の送信処理を不許可とすることを特徴とする付記３に記載の通信装置。
（付記５）  第１通信装置から伝送線路を介して第２通信装置に周期的にパルス信号を送信し、
前記第２通信装置が受信した前記パルス信号を分岐し、
前記パルス信号から分岐された分岐パルス信号を、前記第２通信装置から前記伝送線路を介して前記第１通信装置に送信し、
前記第２通信装置から前記第１通信装置に前記分岐パルス信号を送信する前に、前記分岐パルス信号に所定の遅延時間を与え、
前記第１通信装置が前記パルス信号を前記第２通信装置に送信した時刻、前記分岐パルス信号が前記第２通信装置から前記第１通信装置に到着した時刻、及び前記所定の遅延時間から伝送遅延を測定することを特徴とする伝送遅延測定方法。
（付記６）  前記分岐パルス信号を送信する前に、前記分岐パルス信号に、前記第１通信装置から次のパルス信号が送信される時刻までに前記分岐パルス信号が前記第１通信装置に到達できる範囲内で前記所定の遅延時間を与えることを特徴とする付記５に記載の伝送遅延測定方法。
（付記７）  前記第２通信装置は、前記分岐パルス信号の後部のエッジを検出したとき、前記パルス信号の受信処理を不許可とし、前記分岐パルス信号の送信処理を許可することを特徴とする付記５または６に記載の伝送遅延測定方法。
（付記８）  前記第２通信装置は、前記パルス信号の受信処理を不許可として第１の所定時間が経過した後、前記パルス信号の受信処理を許可し、前記分岐パルス信号の送信処理を許可して第２の所定時間が経過した後、前記分岐パルス信号の送信処理を不許可とすることを特徴とする付記７に記載の伝送遅延測定方法。
【符号の説明】
【０１５４】
１      回線インターフェースカード
２      タイミング生成カード
１０，２０     送受信部
３０      配線
１１０     分岐部
１０１     受信バッファ
１０２     送信バッファ
１１３     遅延部
１１４，１１４ａ，１１４ｂ   制御部
【図１】
0006451296.tif 000002
【図２】
0006451296.tif 000003
【図３】
0006451296.tif 000004
【図４】
0006451296.tif 000005
【図５】
0006451296.tif 000006
【図６】
0006451296.tif 000007
【図７】
0006451296.tif 000008
【図８】
0006451296.tif 000009
【図９】
0006451296.tif 000010
【図１０】
0006451296.tif 000011
【図１１】
0006451296.tif 000012
【図１２】
0006451296.tif 000013