(57)【特許請求の範囲】
【請求項１】
第１電極（２８）、第２電極（３２）、及び、制御信号に応じて前記第１電極と前記第２電極との間に流れる電流を制御するための制御電極（３０）を有し、前記第１電極及び前記制御電極が互いに同一の面に形成されるとともに、前記第１電極及び前記制御電極の形成面と反対の面に前記第２電極が形成された縦型の半導体素子（１１０）を備える半導体装置の製造方法であって、
複数の前記半導体素子が形成されており、各半導体素子に対応する複数の前記第１電極と、各半導体素子に対応する複数の前記制御電極と、が表面（２００ａ）に形成され、複数の前記半導体素子に共通して形成された１つの前記第２電極が裏面（２００ｂ）に形成されたウエハ（２００）を準備することと、
ステージ（３００）の載置面（３００ａ）に前記第２電極が接触するように前記ウエハを前記ステージに載置し、第１測定端子（４２０）及び第２測定端子（４２２）を用いて前記半導体素子のオン抵抗を測定することと、を備え、
前記半導体素子のオン抵抗の測定では、
測定対象の１つの前記半導体素子に対して、前記制御電極に前記制御信号を印加するとともに、前記第１電極に前記第１測定端子を接触させ、
測定対象ではない１つの前記半導体素子に対して、前記制御電極に前記制御信号を印加するとともに、前記第１電極に前記第２測定端子を接触させて、前記第１測定端子及び前記第２測定端子の間の抵抗を測定する半導体装置の製造方法。
【請求項２】
前記半導体素子のオン抵抗の測定では、測定対象ではない前記半導体素子として、前記ウエハにおいて測定対象の前記半導体素子と隣合う前記半導体素子を用いる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体素子のオン抵抗の測定では、前記ウエハにおいて、測定対象の前記半導体素子と、測定対象ではない前記半導体素子と、の距離が均一となるように複数の前記半導体素子のオン抵抗を測定する請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子のオン抵抗の測定では、測定対象ではない前記半導体素子として、前記ウエハにおいて測定対象の前記半導体素子と隣合う前記半導体素子を用いており、
前記第１測定端子及び前記第２測定端子の間の電圧の値を測定対象の前記半導体素子に流れる電流の値で割った値について２で割ることで測定対象の前記半導体素子のオン抵抗を測定する請求項１又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１測定端子及び前記第２測定端子の間の電圧の値を測定対象の前記半導体素子に流れる電流の値で割った値から、測定対象ではない前記半導体素子のオン抵抗として想定される値を引くことで測定対象の前記半導体素子のオン抵抗を測定する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子のオン抵抗の測定では、測定対象の１つの前記半導体素子の前記制御電極に前記制御信号を印加するとともに前記第１電極に前記第１測定端子を接触させ、測定対象ではない１つの前記半導体素子の前記制御電極に前記制御信号を印加するとともに前記第１電極に前記第２測定端子を接触させて、前記第１測定端子及び前記第２測定端子の間の抵抗を測定することを、測定対象ではない１つの前記半導体素子を代えて複数回行う請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ステージにおいて少なくとも前記載置面をなす部分は、導電性を有している請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体素子としてＭＯＳＦＥＴが形成された前記ウエハを準備する請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記半導体素子としてＩＧＢＴが形成された前記ウエハを準備する請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
ＳｉＣを用いて形成された前記ウエハを準備する請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のオン抵抗を測定することを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、特許文献１に記載のように、ウエハに形成された素子に電流を流し、素子の電気的な特性を評価する方法が知られている。素子における主電極の一方はウエハの表面に形成され、主電極の他方がウエハの裏面に形成されている。
【０００３】
裏面に形成された主電極がステージの載置面と接触するように、ウエハがステージに載置されている。なお、ステージの載置面は、導電性である。ウエハの表面に形成された主電極は、測定回路と電気的に接続されたプローブピンと接触している。ステージには、ウエハが載置された箇所と異なる箇所に配線接続端子が設けられている。この配線接続端子は、測定回路と電気的に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１９２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記構成では、測定回路により、プローブピン及び配線接続端子の間の抵抗を測定することで、素子における主電極間の抵抗を測定することができる。しかしながら、ステージの載置面とウエハとの間に生じた隙間等により、ステージの載置面と素子の主電極との間の抵抗が高くなることがある。これによれば、プローブピン及び配線接続端子の間の抵抗が大きくなり、素子における主電極間の抵抗の測定精度が低下する虞がある。
【０００６】
本発明はこのような課題に鑑みてなされたものであり、半導体素子のオン抵抗の測定精度が低下するのを抑制する半導体の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として下記の実施形態における具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
【０００８】
本発明のひとつは、
第１電極（２８）、第２電極（３２）、及び、制御信号に応じて第１電極と第２電極との間に流れる電流を制御するための制御電極（３０）を有し、第１電極及び制御電極が互いに同一の面に形成されるとともに、第１電極及び制御電極の形成面と反対の面に第２電極が形成された縦型の半導体素子（１１０）を備える半導体装置の製造方法であって、
複数の半導体素子が形成されており、各半導体素子に対応する複数の第１電極と、各半導体素子に対応する複数の制御電極と、が表面（２００ａ）に形成され、複数の半導体素子に共通して形成された１つの第２電極が裏面（２００ｂ）に形成されたウエハ（２００）を準備することと、
ステージ（３００）の載置面（３００ａ）に第２電極が接触するようにウエハをステージに載置し、第１測定端子（４２０）及び第２測定端子（４２２）を用いて半導体素子のオン抵抗を測定することと、を備え、
半導体素子のオン抵抗の測定では、
測定対象の１つの半導体素子に対して、制御電極に制御信号を印加するとともに、第１電極に第１測定端子を接触させ、
測定対象ではない１つの半導体素子に対して、制御電極に制御信号を印加するとともに、第１電極に第２測定端子を接触させて、第１測定端子及び第２測定端子の間の抵抗を測定する。
【０００９】
以下、測定対象の半導体素子を測定素子と示す。また、測定対象ではない半導体素子を非測定素子と示す。ウエハの裏面に形成された１つの第２電極は、測定素子及び非測定素子の両方に共通して形成されている。そのため、第１測定端子及び第２測定端子の間に流れる電流は、測定素子及び非測定素子の間の電気的な経路として、第２電極のみを通る経路を有している。
【００１０】
これによれば、ステージとウエハとの間の抵抗が高い場合であっても、第１測定端子及び第２測定端子の間の抵抗が高くなるのを抑制できる。したがって、半導体素子のオン抵抗の測定精度が低下するのを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】半導体装置の概略構成を示す断面図である。
【図３】ウエハの構造を示す側面図である。
【図４】ウエハの構造を示す平面図である。
【図５】測定工程について説明するための側面図である。
【図６】測定工程について説明するための回路図である。
【図７】半導体素子のオン抵抗の測定結果を示す図である。
【図８】第１比較例において、半導体素子のオン抵抗の測定方法を示す回路図である。
【図９】第２比較例において、半導体素子のオン抵抗の測定方法を示す断面図である。
【図１０】ウエハにおいて、図７で測定結果を示した半導体素子が形成されている範囲を示す平面図である。
【発明を実施するための形態】
【００１２】
図面を参照して説明する。なお、複数の実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。ｎ＋型基板の厚さ方向をＺ方向と示す。また、Ｚ方向に直交する特定の方向をＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と示す。
【００１３】
（第１実施形態）
先ず、図１及び図２に基づき、半導体装置１００の概略構成について説明する。
【００１４】
半導体装置１００としては、半導体チップを採用することができる。半導体装置１００には、少なくとも１つの半導体素子１１０を備えている。本実施形態では、半導体素子１１０として、ＳｉＣ（炭化珪素）基板を用いて形成されたトレンチゲート型のＭＯＳＦＥＴを採用する。すなわち本実施形態では、半導体素子１１０として、縦型の素子を採用する。半導体素子１１０は、ｎ＋型基板１０、ｎ−型領域１２、ボディ領域１４、ソース領域１６、及び、ボディコンタクト領域１８を有している。
【００１５】
ｎ＋型基板１０は、ｎ型のＳｉＣ基板である。ｎ＋型基板１０におけるＺ方向側の一面上には、ｎ−型領域１２が形成されている。ｎ−型領域１２は、ドリフト層を形成するものである。ｎ−型領域１２は、不純物濃度がｎ＋型基板１０よりも低くされている。ｎ−型領域１２におけるｎ＋型基板１０と反対側の一面１２ａ上には、ｐ型のボディ領域１４が形成されている。ボディ領域１４は、チャネルを形成するものである。ボディ領域１４に対してｎ−型領域１２と反対側には、ｎ−型のソース領域１６、及び、ｐ＋型のボディコンタクト領域１８が形成されている。
【００１６】
半導体素子１１０には、トレンチ２０が形成されている。トレンチ２０は、ボディ領域１４、及び、ソース領域１６をＺ方向に貫通している。また、トレンチ２０は、ｎ−型領域１２の一面１２ａから、Ｚ方向に所定深さを有して形成されている。
【００１７】
半導体素子１１０は、ゲート絶縁膜２２、ゲート領域２４、層間絶縁膜２６、ソース電極２８、ゲート電極３０、及び、ドレイン電極３２をさらに有している。ゲート絶縁膜２２は、トレンチ２０の内壁面を覆っている。ゲート領域２４は、トレンチ２０内において、ゲート絶縁膜２２を介してトレンチ２０の内部に配置されている。ゲート領域２４はゲート電極３０と電気的に接触しているため、ゲート領域２４及びゲート電極３０を一括してゲート電極と称することもできる。
【００１８】
層間絶縁膜２６は、ゲート領域２４とソース電極２８とを絶縁するものである。層間絶縁膜２６は、ゲート領域２４に対してｎ−型領域１２と反対側であって、ゲート領域２４及びソース電極２８の間に形成されている。層間絶縁膜２６には、ソース電極２８がソース領域１６及びボディコンタクト領域１８と接触するためのコンタクトホール２６ａが形成されている。
【００１９】
ソース電極２８は、コンタクトホール２６ａが形成された箇所において、ソース領域１６及びボディコンタクト領域１８に対して、ボディ領域１４と反対側に形成されている。ソース電極２８においてソース領域１６、ボディコンタクト領域１８、及び、層間絶縁膜２６と反対側の面は、半導体素子１１０における端面をなしている。ソース電極２８は、特許請求の範囲に記載の第１電極に相当する。
【００２０】
また、図２に示すように、層間絶縁膜２６には、コンタクトホール２６ａとは別に、ゲート電極３０がゲート領域２４と接触するためのコンタクトホール２６ｂが形成されている。ゲート電極３０は、コンタクトホール２６ｂが形成された箇所において、ゲート領域２４に対してｎ−型領域１２と反対側に配置され、ゲート領域２４と接触している。ゲート電極３０においてゲート領域２４及び層間絶縁膜２６と反対側の面は、半導体素子１１０の端面をなしている。すなわち、半導体素子１１０の一端面には、ソース電極２８及びゲート電極３０が形成されている。
【００２１】
ｎ＋型基板１０に対してｎ−型領域１２と反対側の面には、ドレイン電極３２が形成されている。ドレイン電極３２においてｎ＋型基板１０と反対側の面は、半導体素子１１０においてソース電極２８及びゲート電極３０の形成面と反対側の端面をなしている。すなわち、半導体素子１１０においてソース電極２８及びゲート電極３０の形成面と反対側の端面には、ドレイン電極３２が形成されている。ドレイン電極３２は、特許請求の範囲に記載の第２電極に相当する。
【００２２】
半導体素子１１０において、ゲート領域２４にゲート電圧を印加すると、ボディ領域１４におけるゲート絶縁膜２２と接する部分がｎ型に反転してチャネルとなる。これにより、ソース電極２８とドレイン電極３２との間に電流を流すことができる。ゲート電極３０は、特許請求の範囲に記載の制御電極に相当する。ゲート電圧は、特許請求の範囲に記載の制御信号に相当する。
【００２３】
次に、図３〜図１０に基づき、半導体装置１００の製造方法について説明する。
【００２４】
半導体装置１００の製造方法では、先ず、図３及び図４に示すウエハ２００を準備する準備工程を実施する。ウエハ２００は、板厚方向がＺ方向に沿う平板形状をなしている。図３に示すように、ウエハ２００は、表面２００ａと、表面２００ａと反対の裏面２００ｂと、を有している。ウエハ２００には、複数の半導体装置１００が形成されている。すなわち、ウエハ２００には、図１に示した半導体素子１１０が複数形成されている。言い換えると、準備工程では、半導体素子１１０としてＭＯＳＦＥＴが複数形成されたウエハ２００を準備する。ウエハ２００は、ＳｉＣを用いて形成されている。なおＭＯＳＦＥＴの製造方法は、一般的に知られた方法を採用すればよい。
【００２５】
図４に示すように、ウエハ２００では、複数の半導体素子１１０がＸ方向及びＹ方向に並んでいる。表面２００ａには、各半導体素子１１０に対応する複数のソース電極２８が形成されている。言い換えると、各半導体素子１１０に対応する複数のソース電極２８は、表面２００ａに露出している。
【００２６】
同様に、表面２００ａには、各半導体素子１１０に対応する複数のゲート電極３０が形成されている。言い換えると、各半導体素子１１０に対応する複数のゲート電極３０は、表面２００ａに露出している。なお図４では、ダイシングラインを破線で示している。
【００２７】
裏面２００ｂには、全面に亘ってドレイン電極３２が形成されている。すなわち、ウエハ２００に形成された複数の半導体素子１１０の共通のドレイン電極３２として、１つの電極が裏面２００ｂに露出している。
【００２８】
準備工程の実施後、半導体素子１１０のオン抵抗を測定する測定工程を実施する。測定工程では、半導体素子１１０のオン抵抗の値を測定することで、半導体装置１００が不良品か否かを検査する。測定工程は、検査工程と称することもできる。
【００２９】
測定工程では、図５に示すように、ウエハ２００をステージ３００の載置面３００ａに載置する。このとき、裏面２００ｂ全体が載置面３００ａと接触するように、ウエハ２００をステージ３００に載置する。すなわち、ドレイン電極３２が載置面３００ａと接触するように、ウエハ２００をステージ３００に載置する。なお、裏面２００ｂ及び載置面３００ａは、ほぼ平坦な面とされている。
【００３０】
ステージ３００は、金属材料を用いて形成されている。よって、ステージ３００は、導電性を有している。詳しくは、ステージ３００のうちの少なくとも載置面３００ａをなす部分が、金属材料を用いて形成されている。これによれば、ウエハ２００をステージ３００に載置することで、ドレイン電極３２がステージ３００と電気的に接続される。すなわち、ウエハ２００をステージ３００に載置することで、ウエハ２００に形成されたの複数の半導体素子１１０がステージ３００と電気的に接続される。
【００３１】
ウエハ２００をステージ３００に固定する方法としては、例えば、真空ポンプによる吸引を採用することができる。この方法では、ステージ３００の載置面３００ａに溝又は孔を形成しておき、この溝又は孔によって真空引きを行うことで、ウエハ２００の裏面２００ｂを載置面３００ａに吸着固定する。
【００３２】
測定工程では、ウエハ２００をステージ３００に載置した後、図６に示すように半導体素子１１０のオン抵抗を測定する。以下、測定対象の半導体素子１１０を測定素子１１０ａと示す。本実施形態では、測定素子１１０ａのオン抵抗を測定するために、測定素子１１０ａではない半導体素子１１０のうちの１つの素子を用いる。以下、測定素子１１０ａではない半導体素子１１０のうちの１つの素子であって測定素子１１０ａのオン抵抗を測定するために用いるものを非測定素子１１０ｂと示す。なお図６では、半導体素子１１０の構造を等価回路で示している。
【００３３】
本実施形態では、非測定素子１１０ｂとして、ウエハ２００において測定素子１１０ａの隣に形成された素子を採用する。ウエハ２００において測定素子１１０ａの隣の素子とは、測定素子１１０ａとＸ方向に隣合う素子、又は、測定素子１１０ａとＹ方向に隣合う素子である。
【００３４】
本実施形態の測定工程では、ウエハ２００に形成された全ての半導体素子１１０についてオン抵抗を測定する。このとき、全ての半導体素子１１０について、測定素子１１０ａと非測定素子１１０ｂとの距離が均一になるように測定を行う。ウエハ２００に形成された全ての半導体素子１１０の測定では、非測定素子１１０ｂとして、測定素子１１０ａの隣の半導体素子１１０を採用する。
【００３５】
測定素子１１０ａのオン抵抗を測定するための測定装置は、複数の端子を有している。測定工程では、測定素子１１０ａのゲート電極３０にプローブ端子４００を接触させて、測定素子１１０ａのゲート電極３０にゲート電圧を印加する。これにより、測定素子１１０ａをオン状態にする。また、非測定素子１１０ｂのゲート電極３０にプローブ端子４０２を接触させて、非測定素子１１０ｂのゲート電極３０にゲート電圧を印加する。これにより、非測定素子１１０ｂをオン状態にする。
【００３６】
また測定工程では、測定素子１１０ａのソース電極２８にフォース端子４１０を接触させて、ソース電極２８に電圧を印加する。これにより、測定素子１１０ａ及び非測定素子１１０ｂに所定の電流が流れる。すなわち、測定素子１１０ａ及び非測定素子１１０ｂに所定の電流を流すために、測定素子１１０ａのソース電極２８に電圧を印加する。
【００３７】
そして、測定素子１１０ａのソース電極２８にセンス端子４２０を接触させるとともに、非測定素子１１０ｂのソース電極２８にセンス端子４２２を接触させる。これにより、測定素子１１０ａのソース電極２８及び非測定素子１１０ｂのソース電極２８の間の電圧を測定する。センス端子４２０は、特許請求の範囲に記載の第１測定端子に相当する。センス端子４２２は、特許請求の範囲に記載の第２測定端子に相当する。
【００３８】
以上により、測定素子１１０ａのソース電極２８、及び、非測定素子１１０ｂのソース電極２８の間に対して、所定の電流を流しつつ電圧を測定する。この測定において、電子は、測定素子１１０ａのソース電極２８から、ドレイン電極３２を介して、非測定素子１１０ｂのソース電極２８へ流れる。すなわち、電流は、非測定素子１１０ｂのソース電極２８から、ドレイン電極３２を介して、測定素子１１０ａのソース電極２８へ流れる。このとき、センス端子４２０，４２２間を流れる電流としては、ドレイン電極３２からステージ３００を通ってドレイン電極３２に戻る電流と、ステージ３００を通らずにドレイン電極３２のみを通る電流と、がある。
【００３９】
センス端子４２０，４２２間の電圧の値と、測定素子１１０ａに流れる電流の値と、に基づき、測定素子１１０ａのオン抵抗の値を算出する。本実施形態では、センス端子４２０，４２２間の電圧の値を測定素子１１０ａに流れる電流の値で割った値を、測定素子１１０ａのオン抵抗の値とする。
【００４０】
図７では、上記した測定方法によって測定した測定素子１１０ａのオン抵抗の値を三角マーカで示している。また図７では、２つの比較例として、本実施形態の測定方法と異なる測定方法で測定した半導体素子のオン抵抗の値を四角マーカと丸マーカによって示している。
【００４１】
以下、オン抵抗の値を四角マーカで示した第１比較例において、オン抵抗を測定する半導体素子を半導体素子１１２と示す。半導体素子１１２は、本実施形態の半導体素子１１０と同じ構造である。第１比較例では、図８に示すように、非測定素子１１０ｂのソース電極２８ではなく、ステージ３００の点Ａにセンス端子４２２を接触させている。これにより、半導体素子１１２のソース電極２８、及び、ステージ３００の点Ａの間に対して、所定の電流を流しつつ電圧を測定する。図８に破線で示すように、電流はドレイン電極を介してステージ３００を流れる。
【００４２】
以下、オン抵抗の値を丸マーカで示した第２比較例において、オン抵抗を測定する半導体素子を半導体素子１１４と示す。図９に示すように、半導体素子１１４は、本実施形態の半導体素子１１０と異なる構造とされている。半導体素子１１４には、半導体素子１１０と異なり、ドレイン電極３２の電位を測定するための測定電極３４が設けられている。
【００４３】
測定電極３４は、ウエハ２００の裏面２００ｂをなすドレイン電極３２と連結されるとともに、Ｚ方向に延びて形成され、一部が表面２００ａに露出している。これは、ドレイン電極３２が表面２００ａに露出している、と言い換えることもできる。第２比較例では、センス端子４２２を、非測定素子１１０ｂのソース電極２８ではなく、半導体素子１１４の測定電極３４に接触させる。これにより、半導体素子１１４において、ソース電極２８及び測定電極３４の間に対して、所定の電流を流しつつ電圧を測定する。第２比較例において、電流はステージ３００をほぼ流れない。
【００４４】
図７の横軸は、ウエハ２００に形成された位置を示すチップ番号である。本実施形態、第１比較例、及び、第２比較例において互いに同じチップ番号で示すオン抵抗の値は、ウエハ２００において互いに同じ位置に形成された半導体素子１１０，１１２，１１４のオン抵抗の値である。
【００４５】
図１０では、ウエハ２００において、図７で測定結果を示した半導体素子１１０，１１２，１１４が形成された範囲を破線で示している。この範囲は、ＸＹ平面において、ウエハ２００の一端をなす点Ｂからウエハ２００の中心Ｏを通ってウエハ２００の他端をなす点Ｃまで一直線に延びている。図７では、点Ｂから遠い半導体素子１１０，１１２，１１４ほど、チップ番号が大きくなっている。第１比較例では、ステージ３００において、センス端子４２２との接触箇所である点Ａをウエハ２００の点Ｃに近い箇所としている。よって、第１比較例では、チップ番号が大きい半導体素子１１２ほど、センス端子４２２との距離が近くなっている。
【００４６】
図７に示すように、本実施形態、第１比較例、及び、第２比較例の全てにおいて、ウエハ２００の中心Ｏ付近に形成された半導体素子１１０，１１２，１１４で、オン抵抗の値が高くなっている。これは、載置面３００ａの歪みや凹凸により、裏面２００ｂの中心付近と載置面３００ａとの間に隙間が形成されていることが想定される。隙間が形成されると、ウエハ２００とステージ３００との間の抵抗の値が高くなる。
【００４７】
第２比較例において、センス端子４２０，４２２間の電流は、半導体素子１１４において、測定電極３４からドレイン電極３２を介してソース電極２８に流れる。これによれば、第２比較例では、電流がステージ３００を通り難い。そのため、第２比較例では、本実施形態及び第１比較例に較べて、裏面２００ｂと載置面３００ａとの間に形成された隙間の影響を小さくすることができ、オン抵抗の測定精度が高い。
【００４８】
第１比較例では、センス端子４２２がステージ３００に接触しているため、センス端子４２０，４２２間の電流は、ステージ３００を必ず通る。これに対し本実施形態では、上記したように、センス端子４２０，４２２間を流れる電流としては、ドレイン電極３２からステージ３００を通ってドレイン電極３２に戻る電流と、ステージ３００を通らずにドレイン電極３２のみを通る電流と、がある。
【００４９】
すなわち本実施形態において、オン抵抗の測定のために流す電流は、必ずしも裏面２００ｂと載置面３００ａとの間を通らない。したがって、本実施形態では、第１比較例に較べて、裏面２００ｂと載置面３００ａとの間に形成された隙間の影響を小さくすることができ、オン抵抗の測定精度が高い。
【００５０】
測定工程の実施後、ウエハ２００を切削してチップ化するダイシング工程を実施する。なお測定工程でオン抵抗が異常な値を示した半導体素子１１０が形成された半導体装置１００は、不良品であるとして、ダイシング工程より後の工程で使用しない。
【００５１】
次に、上記した半導体装置１００の製造方法の効果について説明する。
【００５２】
本実施形態では、ステージ３００とウエハ２００との間の抵抗が高い場合に、センス端子４２０，４２２の間に流れる電流の少なくとも一部は、電気的な経路としてドレイン電極３２のみを通る。これによれば、ステージ３００とウエハ２００との間の抵抗が高い場合であっても、センス端子４２０，４２２間の抵抗が高くなるのを抑制できる。したがって、本実施形態では、測定素子１１０ａのオン抵抗の測定精度が低下するのを抑制できる。
【００５３】
また本実施形態では、第２比較例のように、ドレイン電極３２と連結された測定電極３４を半導体素子１１０に設ける必要がない。これによれば、ウエハ２００の製造工程を簡略化し、ウエハ２００の製造コストを抑制できる。
【００５４】
ところで上記したように、第２比較例の半導体素子１１４の構造では、１つの面にソース電極２８、ゲート電極３０、及び、測定電極３４が設けられている。よって、電極間の距離が近くなり、半導体素子１１４に高圧を印加した場合に放電し易い。すなわち、第２比較例の半導体素子１１４では、電極に高圧を印加し難い。これに対し本実施形態の半導体素子１１０では、測定電極３４が設けられていないため、第２比較例に較べて、電極間の距離が近くなるのを抑制できる。したがって、本実施形態では、半導体素子１１０に高圧を印加し易い。
【００５５】
また、本実施形態では、測定素子１１０ａのオン抵抗を測定するための非測定素子１１０ｂとして、測定素子１１０ａと隣合う素子を用いた。これによれば、ウエハ２００において測定素子１１０ａから離れた非測定素子１１０ｂを用いる方法に較べて、測定素子１１０ａと非測定素子１１０ｂとの間に設けられたドレイン電極３２及びステージ３００の抵抗を小さくすることができる。したがって、センス端子４２０，４２２間の抵抗を小さくすることができ、測定素子１１０ａのオン抵抗の精度が低下するのを効果的に抑制できる。
【００５６】
また、本実施形態では、複数の半導体素子１１０に対するオン抵抗の測定おいて、測定素子１１０ａと非測定素子１１０ｂとの距離を均一とした。これによれば、複数の半導体素子１１０に対するオン抵抗の測定おいて、測定素子１１０ａと非測定素子１１０ｂとの間に設けられたドレイン電極３２及びステージ３００の抵抗が不均一になるのを抑制できる。したがって、複数の半導体素子１１０に対するオン抵抗の測定おいて、測定素子１１０ａのオン抵抗の測定精度が不均一となるのを抑制できる。
【００５７】
また、本実施形態では、ステージ３００が導電性を有している。そのため、ウエハ２００をステージ３００に載置することで、ドレイン電極３２がステージ３００と電気的に接続される。これによれば、センス端子４２０，４２２間に流れる電流は、測定素子１１０ｃ及び非測定素子１１０ｄの間の電気的な経路として、ドレイン電極３２のみを通る経路に加え、ドレイン電極３２からステージ３００を通ってドレイン電極３２に戻る経路を有している。したがって、ステージ３００が導電性を有さない場合に較べてセンス端子４２０，４２２間の抵抗を小さくすることができ、測定素子１１０ａのオン抵抗の精度が低下するのを効果的に抑制できる。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は上記実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５９】
上記実施形態では、半導体素子１１０として、トレンチゲート型のＭＯＳＦＥＴを採用する例を示したが、これに限定するものではない。半導体素子１１０として、ＩＧＢＴを採用することもできる。この例では、ウエハ２００において、ＩＧＢＴのエミッタ電極及びゲート電極が表面２００ａに形成され、コレクタ電極が裏面２００ｂに形成されている。よって、エミッタ電極が特許請求の範囲に記載の第１電極に相当し、コレクタ電極が第２電極に相当する。
【００６０】
また、上記実施形態において、センス端子４２０，４２２間の電圧の値を測定素子１１０ａに流れる電流の値で割った値を、測定素子１１０ａのオン抵抗の値とする例を示した。しかしながら、これに限定するものではない。センス端子４２０，４２２間の電圧の値を測定素子１１０ａに流れる電流の値で割った値について、さらに２で割った値を、測定素子１１０ａのオン抵抗の値とする例を採用することもできる。これにより、直列接続された測定素子１１０ａ及び非測定素子１１０ｂの両方のオン抵抗を含む値ではなく、一方の素子のオン抵抗として想定される値を算出することができる。
【００６１】
また、センス端子４２０，４２２間の電圧の値を測定素子１１０ａに流れる電流の値で割った値から、非測定素子１１０ｂのオン抵抗として想定される値を引いた値を、測定素子１１０ａのオン抵抗の値としてもよい。非測定素子１１０ｂのオン抵抗として想定される値としては、例えば、ウエハ２００に形成された複数の半導体素子１１０のオン抵抗の平均値や、他のウエハ２００に形成された半導体素子のオン抵抗の値を採用することができる。他のウエハ２００に形成された半導体素子とは、例えば、第２比較例と同様の構造をなす半導体素子である。
【００６２】
また、上記実施形態において、測定工程では、複数の半導体素子１１０について、測定素子１１０ａと非測定素子１１０ｂとの距離が均一になるように測定を行う例を示したが、これに限定するものではない。複数の半導体素子１１０の測定において、測定素子１１０ａと非測定素子１１０ｂとの距離は、不均一であってもよい。
【００６３】
また、上記実施形態において、測定工程では、１つの測定素子１１０ａのオン抵抗の測定について、１つの非測定素子１１０ｂを用いて測定を行う例を示したが、これに限定するものではない。１つの測定素子１１０ａのオン抵抗の測定について、複数の非測定素子１１０ｂを用いて測定を行う例を採用することもできる。この例では、測定素子１１０ａのオン抵抗の測定に対して１つの非測定素子１１０ｂを用いて測定を行った後、同じ測定素子１１０ａについて別の非測定素子１１０ｂを用いて測定を行う。
【００６４】
この例において、測定素子１１０ａが不良品である場合には、全ての非測定素子１１０ｂとの測定で、センス端子４２０，４２２間の電圧値が異常な値となる。一方、複数の非測定素子１１０ｂのうちの１つの素子との測定でのみセンス端子４２０，４２２間の電圧値が異常な値となった場合には、測定素子１１０ａではなく非測定素子１１０ｂのうちの１つの素子が不良品であると判定することができる。これによれば、非測定素子１１０ｂが不良品である場合に、測定素子１１０ａが不良品であると誤判定するのを抑制できる。
【００６５】
また、上記実施形態において、測定工程では、ウエハ２００に形成された全ての半導体素子１１０についてオン抵抗を測定する例を示したが、これに限定するものではない。測定工程では、少なくとも１つの半導体素子１１０のオン抵抗を測定すればよい。
【００６６】
また、上記実施形態において、ステージ３００が導電性を有している例を示したが、これに限定するものではない。ステージ３００が導電性を有していない例を採用することもできる。例えば、ステージ３００は、絶縁性を有する樹脂材料を用いて形成されていてもよい。
【符号の説明】
【００６７】
１０…ｎ＋型基板、１２…ｎ−型領域、１２ａ…一面、１４…ボディ領域、１６…ソース領域、１８…ボディコンタクト領域、２０…トレンチ、２２…ゲート絶縁膜、２４…ゲート領域、２６…層間絶縁膜、２６ａ…コンタクトホール、２６ｂ…コンタクトホール、２８…ソース電極、３０…ゲート電極、３２…ドレイン電極、３４…測定電極、１００…半導体装置、１１０…半導体素子、１１０ａ…測定素子、１１０ｂ…非測定素子、１１２…半導体素子、１１４…半導体素子、２００…ウエハ、２００ａ…表面、２００ｂ…裏面、３００…ステージ、３００ａ…載置面、４００…プローブ端子、４０２…プローブ端子、４１０…フォース端子、４２０…センス端子、４２２…センス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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