(57)【特許請求の範囲】
【請求項１】
データ信号をクロック信号に応じて取り込みこれを論理回路に供給する第１フリップフロップと、前記クロック信号の位相をシフトした位相シフトクロック信号に応じて、前記論理回路から出力された信号を取り込んで出力する第２フリップフロップと、を含む半導体集積装置のテスト方法であって、
前記クロック信号の周波数を第１の周波数に設定して前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする高速テストステップと、
前記クロック信号の周波数を前記第１の周波数よりも低い第２の周波数に設定して前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする第１低速テストステップと、
前記第１低速テストステップにおいて前記半導体集積装置が正常に動作しなかった場合に、前記位相シフトクロック信号の位相シフト量を遅らせる方向に増加させる位相シフト量変更ステップと、
前記位相シフト量変更ステップによる前記位相シフト量の増加後、前記第２の周波数を有する前記クロック信号で前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする第２低速テストステップと、を有することを特徴とする半導体集積装置のテスト方法。
【請求項２】
前記半導体集積装置は、位相シフト量指定信号を保持する位相シフト量保持部と、前記位相シフト量保持部に保持されている前記位相シフト量指定信号にて示される位相シフト量の分だけ前記位相シフトクロック信号の位相をシフトする可変位相シフト部と、を含み、
前記位相シフト量変更ステップは、前記位相シフトクロック信号の位相を遅らせる方向にシフトさせる前記位相シフト量指定信号を前記位相シフト量保持部に保持させることを特徴とする請求項１記載の半導体集積装置のテスト方法。
【請求項３】
前記半導体集積装置は、位相シフト量指定信号にて示される位相シフト量の分だけ前記位相シフトクロック信号の位相をシフトする可変位相シフト部と、ヒューズセルの切断又は非切断状態によって第１の位相シフト量指定信号を保持する第１の位相シフト量保持部と、第１の外部端子を介して供給された第２の位相シフト量指定信号を取り込みこれを保持する第２の位相シフト量保持部と、前記第１及び第２の位相シフト量指定信号のうちの一方を、第２の外部端子を介して供給されたモード信号に応じて選択しこれを前記可変位相シフト部に供給するセレクタと、を含み、
前記高速テストステップの前に、前記第２の位相シフト量指定信号を選択させるべき前記モード信号を前記第２の外部端子に供給するステップを実行し、
前記位相シフト量変更ステップでは、前記位相シフトクロック信号の位相を遅らせる方向にシフトさせる前記第２の位相シフト量指定信号を前記第１の外部端子に供給し、
前記第２低速テストステップでは、前記半導体集積装置が正常に動作した場合に前記ヒューズセルを切断するステップと、前記第１の位相シフト量指定信号を選択させるべき前記モード信号を前記第２の外部端子に供給するステップと、前記第２の周波数を有する前記クロック信号で前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする確認テストステップとを実行することを特徴とする請求項１記載の半導体集積装置のテスト方法。
【請求項４】
データ信号をクロック信号に応じて取り込みこれを論理回路に供給する第１フリップフロップと、
前記クロック信号の位相をシフトした位相シフトクロック信号に応じて、前記論理回路から出力された信号を取り込んで出力する第２フリップフロップと、
位相シフト量を指定する位相シフト量指定信号を保持する位相シフト量保持部と、
前記位相シフト量保持部に保持されている前記位相シフト量指定信号にて示される前記位相シフト量の分だけ前記位相シフトクロック信号の位相を遅らせる方向にシフトする可変位相シフト部と、を有する半導体集積装置であって、
前記位相シフト量保持部に保持されている前記位相シフト量は、
前記クロック信号の周波数を第１の周波数に設定して前記半導体集積装置を動作させる高速テストステップと、前記クロック信号の周波数を前記第１の周波数よりも低い第２の周波数に設定して前記半導体集積装置を動作させる第１低速テストステップと、を実行し、前記第１低速テストステップにて前記半導体集積装置が正常に動作しなかった場合に前記位相シフトクロック信号の位相シフト量を遅らせる方向に増加する位相シフト量変更ステップによって得られた位相シフト量であることを特徴とする半導体集積装置。
【請求項５】
前記位相シフト量保持部は、外部端子を介して供給された前記位相シフト量指定信号を取り込みこれを保持することを特徴とする請求項４記載の半導体集積装置。
【請求項６】
ヒューズセルの切断又は非切断状態によって位相シフト量を示す第１の位相シフト量指定信号を保持する第１の位相シフト量保持部と、
第１の外部端子を介して供給された第２の位相シフト量指定信号を取り込みこれを保持する第２の位相シフト量保持部と、
前記第１及び第２の位相シフト量指定信号のうちの一方を、第２の外部端子を介して供給されたモード信号に応じて選択しこれを前記可変位相シフト部に供給するセレクタと、を有することを特徴とする請求項４又は５に記載の半導体集積装置。
【請求項７】
前記可変位相シフト部は、
前記位相シフトクロック信号の位相を第１時間だけ遅らせる方向にシフトした第１位相シフトクロック信号を生成する位相シフト回路を含み、
前記位相シフト量指定信号にて示される前記位相シフト量がゼロを示す場合には前記位相シフトクロック信号をそのまま前記第２フリップフロップに供給し、前記位相シフト量指定信号にて示される前記位相シフト量が前記第１時間を示す場合には前記第１位相シフトクロック信号を前記第２フリップフロップに供給することを特徴とする請求項４〜６のいずれか１に記載の半導体集積装置。
【請求項８】
前記半導体集積装置は、複数のワード線と複数のビット線との交叉部にメモリセルが形成されているメモリセルアレイと、前記複数のワード線及び前記複数のビット線を駆動する駆動部と、メモリアクセス信号に応じて前記駆動部を制御するメモリ制御信号を生成する制御部と、を含むメモリを有し、
前記制御部は、前記第１フリップフロップ及び前記第２フリップフロップからなる同期化回路から出力された前記メモリ制御信号を前記駆動部に供給することを特徴とする請求項４〜７のいずれか１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置における製品出荷時のテスト方法及び半導体集積装置に関する。
【背景技術】
【０００２】
半導体集積装置の製品出荷時のテストでは、製造工程中に発生する配線のショートや断線、トランジスタの機能的不具合などを不良品として排除する。更に、かかるテストでは、機能的には良品となる半導体集積装置においても、トランジスタの僅かな特性バラツキ、配線抵抗及び配線容量の僅かなバラツキ等による信号遅延によって要求仕様を満たせないものに対しては、これを不良品として排除している。
【０００３】
また、このような半導体集積装置のテストとして、異なるテスト条件で半導体集積装置を動作させ、夫々の条件で良否の判定を行うことによりグレード分けするテスト方法が提案されている（例えば、特許文献１参照）。かかるテストでは、先ず、テスト対象となる半導体集積装置を１００ＭＨｚのクロック周波数で動作させ、これが正常に動作するか否かを判定する。ここで、正常に動作したと判定された場合には、この半導体集積装置をグレード１の良品とする。一方、正常に動作しなかったと判定された場合には、この半導体集積装置を、上記した１００ＭＨｚよりも低い５０ＭＨｚのクロック周波数で動作させ、これが正常に動作するか否かを判定する。ここで、正常に動作したと判定された場合には、この半導体集積装置をグレード２の良品とする。すなわち、１００ＭＨｚのクロック周波数で正常に動作しなくても、それよりも低い５０ＭＨｚのクロック周波数で正常に動作するのであれば、これをグレード２の良品として出荷できるようにしたのである。尚、５０ＭＨｚのクロック周波数でも正常に動作しなかった場合には、この半導体集積装置に形成されている回路に故障が生じていると判断され、いわゆる不良品扱いとする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５８３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体集積装置には、故障が生じていないにも拘わらず、低いクロック周波数でも正常に動作しない、以下のような回路が存在する。つまり、直列に接続されている２つのフリップフロップ（以下、ＦＦと称する）において、第１段目のＦＦに供給するクロック信号の位相を反転、或いは遅延させてその位相をシフトさせたものを第２段目のＦＦのクロックとして供給するようにした回路である。
【０００６】
このような回路では、例えクロック信号の周波数を低下させても、第１段目のＦＦのデータ送出時点から、第２段目のＦＦでのデータ取込時点までの期間が広がるわけでは無い。
【０００７】
よって、第１段目のＦＦから出力されたデータ信号が組み合わせ回路を経て第２段目のＦＦに供給されている場合には、第２段目のＦＦでは、セットアップタイム不足によりデータを正しく取り込むことが出来なくなり、この回路を含む半導体集積装置は不良品として扱われることになる。従って、半導体集積装置の製造歩留まりが低くなってしまうという問題があった。
【０００８】
そこで、本発明では、上記のような回路が形成されている半導体集積装置の製造歩留まりを高めることが可能な半導体集積装置のテスト方法及び半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積装置のテスト方法は、データ信号をクロック信号に応じて取り込みこれを論理回路に供給する第１フリップフロップと、前記クロック信号の位相をシフトした位相シフトクロック信号に応じて、前記論理回路から出力された信号を取り込んで出力する第２フリップフロップと、を含む半導体集積装置のテスト方法であって、前記クロック信号の周波数を第１の周波数に設定して前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする高速テストステップと、前記クロック信号の周波数を前記第１の周波数よりも低い第２の周波数に設定して前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする第１低速テストステップと、前記第１低速テストステップにおいて前記半導体集積装置が正常に動作しなかった場合に、前記位相シフトクロック信号の位相シフト量を遅らせる方向に増加させる位相シフト量変更ステップと、前記位相シフト量変更ステップによる前記位相シフト量の増加後、前記第２の周波数を有する前記クロック信号で前記半導体集積装置を動作させ、前記半導体集積装置が正常に動作した場合に当該半導体集積装置を良品とする第２低速テストステップと、を有する。
【００１０】
また、本発明に係る半導体集積装置は、データ信号をクロック信号に応じて取り込みこれを論理回路に供給する第１フリップフロップと、前記クロック信号の位相をシフトした位相シフトクロック信号に応じて、前記論理回路から出力された信号を取り込んで出力する第２フリップフロップと、位相シフト量を指定する位相シフト量指定信号を保持する位相シフト量保持部と、前記位相シフト量保持部に保持されている前記位相シフト量指定信号にて示される前記位相シフト量の分だけ前記位相シフトクロック信号の位相を遅らせる方向にシフトする可変位相シフト部と、を有する半導体集積装置であって、前記位相シフト量保持部に保持されている前記位相シフト量は、前記クロック信号の周波数を第１の周波数に設定して前記半導体集積装置を動作させる高速テストステップと、前記クロック信号の周波数を前記第１の周波数よりも低い第２の周波数に設定して前記半導体集積装置を動作させる第１低速テストステップと、を実行し、前記第１低速テストステップにて前記半導体集積装置が正常に動作しなかった場合に前記位相シフトクロック信号の位相シフト量を遅らせる方向に増加する位相シフト量変更ステップによって得られた位相シフト量である。
【発明の効果】
【００１２】
本発明においては、データ信号をクロック信号に応じて取り込みこれを論理回路に供給する第１フリップフロップと、クロック信号の位相をシフトした位相シフトクロック信号に応じて、論理回路から出力された信号を取り込んで出力する第２フリップフロップと、を含む半導体集積装置を以下のようにテストする。つまり、第１の周波数を有するクロック信号で半導体集積装置を動作させ、正常に動作した場合に半導体集積装置を良品とする。また、第１の周波数よりも低い第２の周波数を有するクロック信号で半導体集積装置を動作させ、正常に動作した場合にも半導体集積装置を良品とする。ここで、第２の周波数を有するクロック信号で半導体集積装置が正常に動作しなかった場合には、位相シフトクロック信号の位相シフト量を遅らせる方向に増加させた状態で、再び第２の周波数を有するクロック信号で半導体集積装置を動作させ、この半導体集積装置が正常に動作した場合に半導体集積装置を良品とする。
【００１３】
かかるテスト方法によれば、従来、第２段目のフリップフロップでのセットアップタイム不足が原因で半導体集積装置が不良品扱いとなるところを、低い周波数（第２の周波数）で動作する良品として出荷することが可能となる。よって、本発明によれば、半導体集積装置の製造歩留まりを高くすることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るテスト方法によってテスト対象となる半導体集積装置に形成されている同期化回路を示すブロック図である。
【図２】図１に示す同期化回路の動作を示すタイムチャートである。
【図３】可変位相シフト部１５及び位相シフト量保持部１６の内部構成の一例を示す回路図である。
【図４】位相シフト量保持部１６における位相シフト量指定信号の保持動作を示すタイムチャートである。
【図５】図１に示す同期化回路が形成されている半導体集積装置の製造出荷時のテスト手順を示す工程図である。
【図６】本発明に係るテスト方法によってテスト対象となる半導体集積装置に形成されている同期化回路の他の一例を示すブロック図である。
【図７】図６に示す同期化回路が形成されている半導体集積装置の製造出荷時のテスト手順を示す工程図である。
【図８】図１又は図６に示す同期化回路を含む半導体集積装置としてのＤＲＡＭの構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１６】
図１は、本発明に係るテスト方法によってテスト対象となる半導体集積装置に形成されている同期化回路を示すブロック図である。尚、図１において、Ｄ型のフリップフロップであるＦＦ１１及び１３、論理回路部１２及び位相シフト部１４は、この半導体集積装置としての機能を担う本来の回路である。一方、可変位相シフト部１５及び位相シフト量保持部１６は、本発明として追加したモジュールである。
【００１７】
第１段目のＦＦ１１は、入力されたデータ信号ＤＩＮを、図２に示すクロック信号ＣＫの立ち上がりエッジタイミングで取り込み、これをデータ信号ＤＴ１として論理回路部１２に供給する。
【００１８】
論理回路部１２は、アンド（ＡＮＤ）ゲート、オア（ＯＲ）ゲート、インバータ等の少なくとも１のロジック素子からなる、いわゆる組み合わせ回路からなり、上記したデータ信号ＤＴ１に対して所定の論理処理を施して得られたデータ信号ＤＴ２をＦＦ１３に供給する。
【００１９】
第２段目のＦＦ１３は、データ信号ＤＴ２を、後述する位相シフトクロック信号ＣＫＶの立ち上がりエッジタイミングで取り込み、これをデータ信号ＤＯＴとして出力する。
【００２０】
位相シフト部１４は、例えば図１に示すように直列に接続されたバッファＢ１〜Ｂ４からなる。位相シフト部１４は、バッファＢ１〜Ｂ４各々の素子遅延の合計遅延時間の分だけクロック信号ＣＫを遅延させることにより、当該クロック信号ＣＫの位相、つまりエッジタイミングを図２に示す時間ＴＳだけ遅れる方向にシフトした位相シフトクロック信号ＣＫＳを生成し、これを可変位相シフト部１５に供給する。
【００２１】
可変位相シフト部１５は、位相シフト量保持部１６から供給された位相シフト量指定信号ＳＶにて示される位相シフト量の分だけ位相シフトクロック信号ＣＫＳの位相を遅らせる方向にシフトした位相シフトクロック信号ＣＫＶを生成し、これをＦＦ１３のクロック入力端子に供給する。
【００２２】
位相シフト量保持部１６は、位相シフトクロック信号ＣＫＳの位相をシフトさせるべき位相シフト量を指定する位相シフト量指定信号ＳＶを保持し、これを可変位相シフト部１５に供給する。例えば、位相シフト量保持部１６は、位相シフトクロック信号ＣＫＳに対して位相シフトを行わない場合、つまり位相シフト量としてゼロを指定する場合には論理レベル０の位相シフト量指定信号ＳＶを保持しこれを可変位相シフト部１５に供給する。また、位相シフト量保持部１６は、位相シフトクロック信号ＣＫＳに対して例えば図２に示す時間ＴＤだけ遅れた方向に位相シフトを行わせる場合には、位相シフト量として時間ＴＤを表す論理レベル１の位相シフト量指定信号ＳＶを保持しこれを可変位相シフト部１５に供給する。
【００２３】
図３は、可変位相シフト部１５及び位相シフト量保持部１６各々の内部構成の一例を示す回路図である。図３に示すように、可変位相シフト部１５は、位相シフト回路１５１及びセレクタ１５２を含む。
【００２４】
位相シフト回路１５１は、例えば図３に示すように、直列に接続されたバッファＵ１〜Ｕ４からなる。位相シフト回路１５１は、バッファＵ１〜Ｕ４各々の素子遅延の合計遅延時間の分だけ上記した位相シフトクロック信号ＣＫＳを遅延させる。これにより、位相シフト回路１５１は、当該位相シフトクロック信号ＣＫＳの位相を図２に示す時間ＴＤ（第１時間）だけ遅らせる方向にシフトした位相シフトクロック信号ＣＫＱ（第１位相シフトクロック信号）を生成し、これをセレクタ１５２に供給する。
【００２５】
セレクタ１５２は、位相シフト量保持部１６から供給された位相シフト量指定信号ＳＶによって指定された位相シフト量がゼロを表す場合には、位相シフトクロック信号ＣＫＳ及びＣＫＱのうちからＣＫＳを選択し、これを位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給する。すなわち、この際、セレクタ１５２は、図１に示す位相シフト部１４から供給された位相シフトクロック信号ＣＫＳを選択し、これをそのまま位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給するのである。
【００２６】
一方、位相シフト量指定信号ＳＶによって指定された位相シフト量が時間ＴＤを表す場合には、セレクタ１５２は、位相シフトクロック信号ＣＫＳ及びＣＫＱのうちからＣＫＱを選択し、これを位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給する。すなわち、この際、セレクタ１５２は、位相シフト部１４から供給された位相シフトクロック信号ＣＫＳの位相を更に、図２に示す時間ＴＤの分だけ遅らせる方向に位相シフトした位相シフトクロック信号ＣＫＱを選択し、これを位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給するのである。
【００２７】
位相シフト量保持部１６は、図３に示すように、ＦＦ１６１〜１６３、アンドゲート１６４及びラッチ１６５を含む。ＦＦ１６１〜１６３は互いに直列に接続されており、夫々のクロック入力端子にはクロック信号ＣＫが供給されている。
【００２８】
ＦＦ１６１は、外部端子（第１の外部端子）を介して供給された位相シフト量指定信号ＳＴＤをクロック信号ＣＫに応じて取り込み、これを次段のＦＦ１６２及びラッチ１６５に供給する。ＦＦ１６２は、ＦＦ１６１から供給された信号をクロック信号ＣＫに応じて取り込み、これを次段のＦＦ１６３及びアンドゲート１６４に供給する。ＦＦ１６３は、ＦＦ１６２から供給された信号をクロック信号ＣＫに応じて取り込み、その論理反転信号をアンドゲート１６４に供給する。
【００２９】
アンドゲート１６４は、ＦＦ１６２及び１６３から共に論理レベル１の信号が供給されている間だけデータの書き込みを促す書込信号ＷＲをラッチ１６５に供給する。ラッチ１６５は、アンドゲート１６４から書込信号ＷＲが供給されている間だけ、ＦＦ１６１から供給された信号を取り込む。そして、ラッチ１６５は、取り込んだ信号を位相シフト量指定信号ＳＶとして保持しつつこれを可変位相シフト部１５のセレクタ１５２に供給する。
【００３０】
図４は、位相シフト量指定信号を位相シフト量保持部１６に保持させる際の動作を示すタイムチャートである。
【００３１】
すなわち、先ず、設定開始を示す論理レベル１のスタートパルスＳＰと、位相シフト量を示す位相シフト量データＦＤとの系列からなる位相シフト量指定信号ＳＴＤを、半導体集積装置の外部端子を介して位相シフト量保持部１６のＦＦ１６１に供給する。この際、位相シフト量データＦＤは、例えば位相シフト量としてゼロを指定する場合には論理レベル０となる一方、位相シフト量として時間ＴＤを指定する場合には論理レベル１となる。
【００３２】
ＦＦ１６１は、かかる位相シフト量指定信号ＳＴＤを図４に示すようにクロック信号ＣＫのエッジタイミングで取り込み、これを出力する。
【００３３】
アンドゲート１６４は、ＦＦ１６１から出力された信号中に位相シフト量データＦＤが現れている間だけ、図４に示すように、データの書き込みを促す論理レベル１の書込信号ＷＲをラッチ１６５に供給する。よって、この書込信号ＷＲに応じて、ラッチ１６５は、ＦＦ１６１から出力された信号中の位相シフト量データＦＤを取り込み、これを位相シフト量指定信号ＳＶとして保持しつつ可変位相シフト部１５に供給する。
【００３４】
図３に示す構成により、位相シフト量保持部１６は、外部供給された位相シフト量指定信号ＳＴＤに基づき、位相シフトクロック信号ＣＫＳに施すべき位相シフト量（例えば、ゼロ又はＴＤ）を示す位相シフト量指定信号ＳＶを保持し、これを可変位相シフト部１５に供給する。
【００３５】
可変位相シフト部１５は、かかる位相シフト量指定信号ＳＶにて示される位相シフト量の分だけ、位相シフトクロック信号ＣＫＳの位相を遅れる方向に位相シフトしたものを位相シフトクロック信号ＣＫＶとして、図１に示すＦＦ１３に供給する。よって、ＦＦ１３は、図２に示す位相シフトクロック信号ＣＫＳ及びＣＫＱのうちの一方の立ち上がりエッジタイミングで、データ信号ＤＴ２の取り込みを行うことになる。
【００３６】
尚、半導体集積装置の電源投入時には、上記ラッチ１６５の保持内容は論理レベル０に初期化されるので、位相シフト量としてゼロを示す位相シフト量指定信号ＳＶが可変位相シフト部１５に供給される。よって、半導体集積装置の電源投入時、つまり初期状態時には、可変位相シフト部１５は、位相シフトクロック信号ＣＫＳに対する位相シフト処理は実施せず、この位相シフトクロック信号ＣＫＳをそのまま位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給するのである。
【００３７】
以下に、図１に示す同期化回路を含む半導体集積装置（以下、テスト対象デバイスと称する）に対して実行する製造出荷時のテストについて説明する。
【００３８】
図５は、かかるテストの手順を示す工程図である。先ず、テスタ（図示せぬ）をテスト対象デバイスに接続し、このテスタにより、テスト対象デバイスとして動作可能な上限周波数である第１の周波数を有するクロック信号ＣＫにて、テスト対象デバイスを実際に動作させる高速テストを実施する（ステップＳ１）。次に、テスタは、この高速テストにおいてテスト対象デバイスが正常に動作したか否かの判定を行う（ステップＳ２）。ステップＳ２において正常に動作したと判定された場合には、このテスト対象デバイスを、高速クロックで動作可能なグレード１に該当する良品として認定する処理を行う（ステップＳ３）。
【００３９】
上記ステップＳ２においてテスト対象デバイスが正常に動作しなかったと判定された場合には、テスタは、上記した第１の周波数よりも低い第２の周波数を有するクロック信号ＣＫで、このテスト対象デバイスを実際に動作させる第１低速テストを実施する（ステップＳ４）。
【００４０】
次に、テスタは、この第１低速テストにおいてテスト対象デバイスが正常に動作したか否かの判定を行う（ステップＳ５）。ステップＳ５において正常に動作したと判定された場合には、このテスト対象デバイスを、低速クロックで動作可能なグレード２に該当する良品として認定する処理を行う（ステップＳ６）。
【００４１】
上記ステップＳ５においてテスト対象デバイスが正常に動作しなかったと判定された場合には、テスタは、以下の位相シフト量変更処理を実施する（ステップＳ７）。
【００４２】
すなわち、テスタは、図４に示すように、クロック信号ＣＫと共に、スタートパルスＳＰ及び位相シフト量として時間ＴＤを示す位相シフト量データＦＤを含む位相シフト量指定信号ＳＴＤを、半導体集積装置の外部端子に供給する。つまり、テスタは、位相シフトクロック信号ＣＫＳに対する位相シフト量を増加させるべき位相シフト量指定信号ＳＴＤを外部端子に供給することにより、位相シフト量指定信号を位相シフト量保持部１６に保持させるのである。よって、かかる位相シフト量変更処理により、可変位相シフト部１５は、位相シフトクロック信号ＣＫＳの位相を図２に示すように、更に時間ＴＤの分だけ遅らせた位相シフトクロック信号ＣＫＱを、位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給する。
【００４３】
この際、ＦＦ１３でのデータ信号ＤＴ２に対するセットアップマージンは、図２に示すように、位相シフトクロック信号ＣＫＳを用いた場合でのセットアップマージンＳＭ１よりも、位相シフトクロック信号ＣＫＱを用いた場合でのセットアップマージンＳＭ２の方が大となる。
【００４４】
よって、ＦＦ１３でのセットアップタイム不足に起因して、第１低速テスト（Ｓ４）でテスト対象デバイスが正常動作していなかった場合にも、上記した位相シフト量変更処理（Ｓ７）により、正常動作する可能性がでてくる。
【００４５】
そこで、ステップＳ７の実行後、テスタは、ステップＳ４で実行した第１低速テストと同様な第２低速テストをテスト対象デバイスに対して実行し（ステップＳ８）、この第２低速テストにおいてテスト対象デバイスが正常に動作したか否かを判定する（ステップＳ９）。
【００４６】
ステップＳ９において正常に動作したと判定された場合には、このテスト対象デバイスを、低速クロックで動作可能なグレード３に該当する良品として認定する処理を行う（ステップＳ１０）。尚、ユーザ側で当該グレード３に該当する製品を使用する場合には、例えば電源投入時の初期設定において、上記ステップＳ７で実行した位相シフト量変更処理を実施する。
【００４７】
上記ステップＳ９において、テスト対象デバイスが正常に動作していないと判定された場合には、このテスト対象デバイスを不良品として扱う処理を行う（ステップＳ１１）。
【００４８】
要するに、図５に示すテストでは、データ信号をクロック信号（ＣＫ）に応じて取り込みこれを論理回路（１２）に供給する第１フリップフロップ（１１）と、クロック信号の位相をシフトした位相シフトクロック信号（ＣＫＳ）に応じて、論理回路から出力された信号を取り込んで出力する第２フリップフロップ（１３）と、を含む半導体集積装置を以下のようにテストする。
【００４９】
つまり、第１の周波数を有するクロック信号で半導体集積装置を動作させ、正常に動作した場合に半導体集積装置を良品とする高速テストステップ（Ｓ１）と、第１の周波数よりも低い第２の周波数を有するクロック信号で半導体集積装置を動作させ、正常に動作した場合に半導体集積装置を良品とする第１低速テストステップ（Ｓ８）とを実行する。ここで、第１低速テストステップにおいて半導体集積装置が正常に動作しなかった場合には、位相シフトクロック信号の位相シフト量を遅らせる方向に増加させる位相シフト量変更ステップ（Ｓ７）を実行する。そして、位相シフト量変更ステップによる位相シフト量の増加後、第２の周波数を有するクロック信号で半導体集積装置を動作させ、半導体集積装置が正常に動作した場合に半導体集積装置を良品とする第２低速テストステップを実行するのである。
【００５０】
よって、かかるテスト方法によれば、従来、第２段目のフリップフロップであるＦＦ１３でのセットアップタイム不足が原因で半導体集積装置が不良品扱いとなるところを、低い周波数（第２の周波数）で動作する良品として出荷することが可能となる。よって、本発明によれば、半導体集積装置の製造歩留まりを高くすることが可能となる。
【００５１】
尚、上記実施例では、位相シフト量保持部１６の内部構成として、図３に示すような、ＦＦ１６１〜１６３、アンドゲート１６４及びラッチ１６５からなる回路を用いているが、位相シフト量指定信号を保持できるものであれば、図３に示される構成に限定されない。
【００５２】
例えば、半導体集積装置内に、プログラムによって任意の値を保持させることができる、いわゆるユーザレジスタが設けられている場合には、このユーザレジスタを位相シフト量保持部１６として用いるようにしても良い。この際、半導体集積装置内に設けられているコントローラ、つまりプログラムを実行するコントローラが、図５に示すステップＳ７において、位相シフト量を指定する位相シフト量指定信号ＳＶを直接、ユーザレジスタに書き込んでこれを保持させる。この際、ユーザレジスタは、上記のように書き込まれた位相シフト量指定信号ＳＶを可変位相シフト部１５に供給する。
【００５３】
また、上記実施例によると、グレード３に該当する半導体集積装置に対しては、ユーザ側で、電源投入の度に上記した位相シフト量変更処理を初期設定として実行する必要がある。しかしながら、半導体集積装置内にヒューズ素子を設け、製造側でこのヒューズ素子の状態（切断又は非切断）を位相シフト量に対応した状態にすることにより、上記したユーザ側での初期設定を不要とすることもできる。
【００５４】
図６は、かかる点に鑑みて為された、半導体集積装置の他の構成を示すブロック図である。尚、図６に示す構成では、図１に示す位相シフト量保持部１６に代えて、第１の位相シフト量保持部１６ａ、第２の位相シフト量保持部１６ｂ及びセレクタ１６ｃを採用した点を除く他の構成は、図１に示すものと同一である。
【００５５】
よって、以下に位相シフト量保持部１６ａ、１６ｂ及びセレクタ１６ｃを中心にその動作について説明する。
【００５６】
図６において、位相シフト量保持部１６ａは、抵抗１７１、ヒューズセル１７２、インバータ１７３、１７４及びバッファ１７５を含む。抵抗１７１の一端には論理レベル１（又は論理レベル０）に対応した電源電圧ＶＤＤが印加されており、その他端はラインＬ１に接続されている。ヒューズセル１７２の一端には上記したラインＬ１が接続されており、他端には論理レベル０（又は論理レベル１）に対応した接地電圧（例えば０ボルト）が印加されている。インバータ１７３の入力端子はラインＬ１に接続されており、その出力端子はインバータ１７４の入力端子に接続されている。インバータ１７４の出力端子はラインＬ１及びインバータ１７３の入力端子に接続されている。
【００５７】
ここで、上記したヒューズセル１７２が切断状態にある場合には、ラインＬ１上の電圧は、論理レベル１（又は論理レベル０）に対応した電源電圧ＶＤＤとなる。一方、ヒューズセル１７２が非切断状態にある場合には、ラインＬ１上の電圧は、論理レベル０（又は論理レベル１）に対応した接地電圧となる。この際、ラインＬ１上の電圧に対応した論理レベルがインバータ１７３及び１７４によって保持され、これが位相シフト量を指定する位相シフト量指定信号ＳＶａとして、バッファ１７５を介してセレクタ１６ｃに供給される。
【００５８】
図６に示す構成において位相シフト量保持部１６ａは、ヒューズセル１７２の切断状態又は非切断状態により、電源遮断時においても、位相シフトクロック信号ＣＫＳに対する位相シフト量を指定する位相シフト量指定信号ＳＶａ（第１の位相シフト量指定信号）を保持することが可能となるのである。
【００５９】
例えば、位相シフト量としてゼロを指定する場合には、ヒューズセル１７２を非切断状態のままとする。これにより、ヒューズセル１７２を介して、論理レベル０（又は論理レベル１）に対応した接地電圧がラインＬ１に印加され、位相シフト量としてゼロを指定する論理レベル０（又は論理レベル１）の位相シフト量指定信号ＳＶａが位相シフト量保持部１６ａに保持されることになる。
【００６０】
一方、位相シフト量として時間ＴＤを指定する場合には、ヒューズセル１７２を切断する。これにより、抵抗１７１を介して論理レベル１（又は論理レベル０）に対応した電源電圧ＶＤＤがラインＬ１に印加され、位相シフト量として時間ＴＤを指定する論理レベル１（又は論理レベル０）の位相シフト量指定信号ＳＶａが位相シフト量保持部１６ａに保持されることになる。
【００６１】
位相シフト量保持部１６ｂは、図３に示す位相シフト量保持部１６の構成と同様に、ＦＦ１６１〜１６３、アンドゲート１６４及びラッチ１６５からなる。尚、位相シフト量保持部１６ｂとしては、上記したようなユーザレジスタであっても良い。また、位相シフト量保持部１６ｂとして、上記したＦＦ１６１〜１６３、アンドゲート１６４及びラッチ１６５からなる構成を採用せず、且つ半導体集積装置内にユーザレジスタが設けられていない場合には、位相シフト量保持部１６ｂとして専用のテストレジスタを設けるようにしても良い。
【００６２】
位相シフト量保持部１６ｂは、外部端子を介して供給された位相シフト量指定信号を図４に示す動作で保持し、これを位相シフト量指定信号ＳＶｂ（第２の位相シフト量指定信号）としてセレクタ１６ｃに供給する。
【００６３】
セレクタ１６ｃは、外部端子（第２の外部端子）を介して供給されたモード信号ＴＳＴが例えば論理レベル０を示す場合には、上記した位相シフト量指定信号ＳＶａ及びＳＶｂのうちからＳＶａを選択し、これを位相シフト量指定信号ＳＶとして可変位相シフト部１５に供給する。また、セレクタ１６ｃは、上記モード信号ＴＳＴが例えば論理レベル１を示す場合には、位相シフト量指定信号ＳＶａ及びＳＶｂのうちからＳＶｂを選択し、これを位相シフト量指定信号ＳＶとして可変位相シフト部１５に供給する。
【００６４】
以下に、図６に示す同期化回路を含むテスト対象デバイスに対して実行する製造出荷時のテストについて説明する。
【００６５】
図７は、かかるテストの手順を示す工程図である。
【００６６】
先ず、テスタをテスト対象デバイスに接続し、このテスタにより、論理レベル１のモード信号ＴＳＴを外部端子を介してセレクタ１６ｃに供給する（ステップＳ２０）。これにより、セレクタ１６ｃは、位相シフト量保持部１６ｂから送出された位相シフト量指定信号ＳＶｂを位相シフト量指定信号ＳＶとして可変位相シフト部１５に供給する。
【００６７】
次に、テスタは、このテスト対象デバイスとして動作可能な上限の周波数である第１の周波数のクロック信号ＣＫにてテスト対象デバイスを実際に動作させる高速テストを実行する（ステップＳ２１）。
【００６８】
次に、テスタは、この高速テストにおいてテスト対象デバイスが正常に動作したか否かの判定を行う（ステップＳ２２）。ステップＳ２２において正常に動作したと判定された場合には、このテスト対象デバイスを、高速クロックで動作可能なグレード１に該当する良品として認定する処理を行う（ステップＳ２３）。
【００６９】
上記ステップＳ２２において、テスト対象デバイスが正常に動作しなかったと判定された場合には、テスタは、上記した第１の周波数よりも低い第２の周波数を有するクロック信号ＣＫで、このテスト対象デバイスを実際に動作させる第１低速テストを実行する（ステップＳ２４）。次に、テスタは、この第１低速テストにおいてテスト対象デバイスが正常に動作したか否かの判定を行う（ステップＳ２５）。ステップＳ２５において正常に動作したと判定された場合には、このテスト対象デバイスを、低速クロックで動作可能なグレード２に該当する良品として認定する処理を行う（ステップＳ２６）。
【００７０】
上記ステップＳ２５において、テスト対象デバイスが正常に動作しなかったと判定された場合には、テスタは、以下の位相シフト量変更処理を実施する（ステップＳ２７）。すなわち、テスタは、図４に示すように、クロック信号ＣＫと共に、スタートパルスＳＰ及び位相シフト量として時間ＴＤを示す位相シフト量データＦＤを含む位相シフト量指定信号ＳＴＤを、半導体集積装置の外部端子を介して位相シフト量保持部１６ｂに供給する。つまり、テスタは、位相シフトクロック信号ＣＫＳに対する位相シフト量を増加させるべき位相シフト量指定信号ＳＴＤを外部端子に供給することにより、位相シフト量指定信号を位相シフト量保持部１６ｂに保持させるのである。よって、かかる位相シフト量変更処理により、可変位相シフト部１５は、位相シフトクロック信号ＣＫＳの位相を図２に示すように、更に時間ＴＤの分だけ遅らせた位相シフトクロック信号ＣＫＱを、位相シフトクロック信号ＣＫＶとしてＦＦ１３に供給する。
【００７１】
この際、ＦＦ１３でのデータ信号ＤＴ２に対するセットアップマージンは、図２に示すように、位相シフトクロック信号ＣＫＳを用いた場合でのセットアップマージンＳＭ１よりも、位相シフトクロック信号ＣＫＱを用いた場合でのセットアップマージンＳＭ２の方が大となる。
【００７２】
よって、ＦＦ１３でのセットアップタイム不足が原因で、第１低速テスト（Ｓ２４）においてテスト対象デバイスが正常動作していなかった場合でも、上記した位相シフト量変更処理（Ｓ２７）により、正常に動作するようになる可能性がでてくる。
【００７３】
そこで、ステップＳ２７の実行後、テスタは、ステップＳ２４で実行した第１低速テストと同様な第２低速テストをテスト対象デバイスに対して実行し（ステップＳ２８）、テスト対象デバイスが正常に動作したか否かを判定する（ステップＳ２９）。ステップＳ２９において正常に動作したと判定された場合には、図６に示すヒューズセル１７２を切断する（ステップＳ３０）。ステップＳ３０の実行により、位相シフト量保持部１６ａは、位相シフト量として時間ＴＤを示す論理レベル１の位相シフト量指定信号ＳＶａを保持することになり、これをセレクタ１６ｃに供給する。
【００７４】
次に、テスタは、論理レベル０のモード信号ＴＳＴを外部端子を介してセレクタ１６ｃに供給する（ステップＳ３１）。これにより、セレクタ１６ｃは、位相シフト量保持部１６ｂから送出された位相シフト量指定信号ＳＶｂに代えて、位相シフト量保持部１６ａから送出された位相シフト量指定信号ＳＶａを、位相シフト量指定信号ＳＶとして可変位相シフト部１５に供給する。
【００７５】
次に、テスタは、上記した第１又は第２低速テストと同様に第２の周波数を有するクロック信号ＣＫで、このテスト対象デバイスを実際に動作させる確認テストを実行する（ステップＳ３２）。
【００７６】
次に、テスタは、かかる確認テストにおいてテスト対象デバイスが正常に動作したか否かを判定する（ステップＳ３３）。ステップＳ３３において正常に動作したと判定された場合には、上記ステップＳ２６を実行、つまり、このテスト対象デバイスを、低速クロックで動作可能なグレード２に該当する良品として認定する処理を行うのである。
【００７７】
上記ステップＳ２９又はＳ３３においてテスト対象デバイスが正常に動作していないと判定された場合には、このテスト対象デバイスを不良品として扱う処理を行う（ステップＳ３４）。
【００７８】
尚、上記したグレード１又は２として認定された、図６に示す構成を有する半導体集積装置をユーザ側で用いる場合、モード信号ＴＳＴとして論理レベル０に対応した接地電圧を外部端子を介してセレクタ１６ｃに固定供給する。
【００７９】
以上のように、図６に示す構成によれば、図１に示す構成を採用した場合と同様に、半導体集積装置の製品出荷時のテストにおいて、従来、第２段目のＦＦ１３でのセットアップタイム不足が原因で不良品扱いとなるところを、低い周波数で動作する良品として当該半導体集積装置を出荷することが可能となる。更に、図６に示す構成によれば、電源遮断時にも位相シフト量を指定する位相シフト量指定信号ＳＶを保持しておくことができる。よって、ユーザ側で、電源投入の度にこの位相シフト量指定信号ＳＶを保持させるための初期設定を行う必要が無くなる。
【００８０】
尚、上記実施例における位相シフト部１４及び可変位相シフト部１５では、直列接続された複数のバッファによる素子遅延を利用してクロック信号の位相を遅れる方向にシフトするようにしているが、かかる構成に限定されるものではない。例えば、抵抗及びコンデンサによる積分回路、或いはトランジスタで構成した遅延回路を用いてクロック信号の位相を遅れる方向にシフトするようにしても良い。また、インバータ素子によってクロック信号の位相を反転させることにより、クロック信号の位相を遅れる方向にシフトするようにしても良い。
【００８１】
また、上記実施例では、可変位相シフト部１５における位相シフト量の切替段数は、位相シフト量ゼロと、時間ＴＤとの２段階であったが、３段階以上であっても良い。
【００８２】
要するに、可変位相シフト部１５としては、位相シフト量ゼロと、夫々異なる時間ＴＤ1〜ＴＤn（ｎは自然数）との（ｎ＋１）段階で位相シフト量（遅延量）の切り替えができるものであれば良いのである。
【００８３】
この際、上記のような可変位相シフト部１５が形成されている、図１に示す半導体集積装置での製品出荷時のテストでは、図５に示すステップＳ７において、位相シフト量を段階的に増加、例えば時間ＴＤ1〜ＴＤnの順に段階的に変更しつつ、ステップＳ７〜Ｓ９の動作を繰り返し実行する。この間、ステップＳ９においてテスト対象デバイスが正常に動作したと判定された場合には、ステップＳ１０により、このテスト対象デバイスをグレード３に該当する良品として認定する処理を行う。一方、時間ＴＤ1〜ＴＤnまでの全ての位相シフト量の切り替がなされ、且つステップＳ９においてテスト対象デバイスが正常に動作しないと判定された場合には、ステップＳ１１により、このテスト対象デバイスを不良品として扱う処理を行う。
【００８４】
また、上記のような（ｎ＋１）段階で位相シフト量の切り替えが可能な可変位相シフト部１５が形成されている、図６に示す半導体集積装置の製品出荷時のテストでは、図７に示すステップＳ２７において位相シフト量を段階的に増加、例えば時間ＴＤ1〜ＴＤnの順に段階的に変更しつつ、ステップＳ２７〜Ｓ２９の動作を繰り返し実行する。この間、ステップＳ２９においてテスト対象デバイスが正常に動作したと判定された場合には、次のステップＳ３０の実行に移る。一方、時間ＴＤ1〜ＴＤnまでの全ての位相シフト量の切り替がなされ、且つステップＳ２９においてテスト対象デバイスが正常に動作しないと判定された場合には、ステップＳ３４により、このテスト対象デバイスを不良品として扱う処理を行う。
【００８５】
尚、図５又は図７に示すテスト手順では、高速テストに関与する処理（Ｓ１〜Ｓ３、Ｓ２１〜Ｓ２３）と、低速テストに関与する処理（Ｓ４〜Ｓ１１、Ｓ２４〜Ｓ３４）と、を連続して実行するようにしているが、一方の処理のみを単独で実行するようにしても良い。
【００８６】
また、図１又は図６に示す同期化回路を含む半導体集積装置としては、データ処理回路を有する汎用のＩＣ(Integrated Circuit）、又はカスタムＩＣであっても良い。また、当該半導体集積装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）等のメモリ、或いは当該メモリを含むプロセッサであっても良い。
【００８７】
図８は、図１又は図６に示す同期化回路を含む半導体集積装置としてのＤＲＡＭ（Dynamic Random Access Memory）の構成を示すブロック図である。
【００８８】
図８において、クロック生成部１０１は、基準クロック信号ＣＬＫに基づいてクロック信号ＣＫを生成し、これをコマンドデコーダ１０２、制御ロジック部１０３、カラムデコーダ１０４及びデータ入出力部１０５に供給する。
【００８９】
コマンドデコーダ１０２は、例えばＲＡＳ（row address strobe）信号、ＣＡＳ（column address strobe）信号、ＷＥ（Write enable）信号、ＣＳ (Chip Select)信号、及びバンクアドレスＢＡ等のメモリアクセス信号に応じて、各種のメモリ制御コマンドを復号する。コマンドデコーダ１０２は、この復号によって得られたメモリ制御コマンドに対応したメモリコマンド信号を、クロック信号ＣＫに同期したタイミングで制御ロジック部１０３に供給する。
【００９０】
制御ロジック部１０３は、メモリコマンド信号及びメモリアドレスＡＤに基づき、アドレス分割信号Ｃ１、ロウイネーブル信号Ｃ２、センスアンプイネーブル信号Ｃ３及びデータ制御信号Ｃ４等のメモリ制御信号を生成する。
【００９１】
尚、制御ロジック部１０３には、アドレス分割信号Ｃ１、ロウイネーブル信号Ｃ２、センスアンプイネーブル信号Ｃ３及びデータ制御信号Ｃ４の各々を、クロック信号ＣＫに同期したタイミングで夫々個別に取り込んで出力する出力段として、図１又は図６に示す同期化回路が設けられている。すなわち、制御ロジック部１０３は、図１又は図６に示す同期化回路から出力されたアドレス分割信号Ｃ１をアドレス処理部１０６に供給する。また、制御ロジック部１０３は、図１又は図６に示す同期化回路から出力されたロウイネーブル信号Ｃ２をロウデコーダ１０７に供給する。また、制御ロジック部１０３は、図１又は図６に示す同期化回路から出力されたセンスアンプイネーブル信号Ｃ３をセンスアンプ１０８に供給する。また、制御ロジック部１０３は、図１又は図６に示す同期化回路から出力されたデータ制御信号Ｃ４をデータ入出力部１０５に供給する。
【００９２】
アドレス処理部１０６は、アドレス分割信号Ｃ１に基づき、メモリアドレスＡＤをロウアドレスＡＤＲ及びカラムアドレスＡＤＣに分割する。アドレス処理部１０６は、かかるロウアドレスＡＤＲをロウデコーダ１０７に供給すると共にカラムアドレスＡＤＣをカラムデコーダ１０４に供給する。
【００９３】
カラムデコーダ１０４は、クロック信号ＣＫに同期したタイミングで、上記カラムアドレスＡＤＣによって示されるビット線を選択させるべきカラム選択信号をメモリセルアレイ１０９のビット線に供給する。
【００９４】
ロウデコーダ１０７は、ロウイネーブル信号Ｃ２に応じて、上記したロウアドレスＡＤＲによって示されるアドレスに対応したワード線を活性化させるべきワード線駆動信号をメモリセルアレイ１０９に供給する。メモリセルアレイ１０９は、例えばトランジスタ及びキャパシタを含むメモリセルの複数がマトリクス状に配置されているバンクと称する記憶領域を複数含む。メモリセルの各々は、メモリセルアレイ１０９に形成されている複数のワード線ＷＬと、複数のビット線ＢＬとの各交叉部に配置されている。
【００９５】
センスアンプ１０８は、上記センスアンプイネーブル信号Ｃ３に応じて、メモリセルアレイ１０９に形成されている複数のビット線ＢＬの内で、上記カラム選択信号によって選択されたビット線ＢＬの電位を増幅する。これにより、センスアンプ１０８は、上記ロウイネーブル信号Ｃ２に応じて活性化されたワード線に接続されているメモリセル各々に書き込まれているデータをデータ入出力部１０５に供給する。また、センスアンプ１０８は、データ入出力部１０５を介して供給されたデータをビット線ＢＬを介してメモリセルに書き込む。
【００９６】
データ入出力部１０５は、外部供給されたデータＤＤを取り込み、これをセンスアンプ８に供給する一方、センスアンプ１０８を介してメモリセルアレイ１０９から読み出されたデータをデータＤＤとして出力する。
【００９７】
要するに、半導体集積装置としては、メモリセルアレイ（１０９）と、メモリセルアレイのワード線及びビット線を駆動する駆動部（例えば１０４、１０５、１０７、１０８）と、メモリアクセス信号（例えば、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳ）に応じて駆動部を制御するメモリ制御信号（例えばＣ１〜Ｃ４）を生成する制御部と、を含むメモリを有するものであっても良いのである。この際、制御部は、図１又は図６に示される第１フリップフロップ（１１）及び第２フリップフロップ（１３）を含む同期化回路から出力されたメモリ制御信号を駆動部に供給する。
【符号の説明】
【００９８】
１１、１３            ＦＦ
１２                  論理回路部
１４                  位相シフト部
１５                  可変位相シフト部
１６、１６ａ、１６ｂ  位相シフト量保持部
１６ｃ                セレクタ
【図１】
0006530166.tif 000002
【図２】
0006530166.tif 000003
【図３】
0006530166.tif 000004
【図４】
0006530166.tif 000005
【図５】
0006530166.tif 000006
【図６】
0006530166.tif 000007
【図７】
0006530166.tif 000008
【図８】
0006530166.tif 000009