(57)【特許請求の範囲】
【請求項１】
下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置
する容量絶縁膜と、を有するＭＩＭ容量素子と、
前記ＭＩＭ容量素子の上方に形成された第１層間絶縁膜と、
前記ＭＩＭ容量素子と前記第１層間絶縁膜との間に形成された第２層間絶縁膜と、
前記ＭＩＭ容量素子と前記第２層間絶縁膜との間に形成された第３層間絶縁膜と、
前記第１層間絶縁膜の上方に形成された電極パッドと、を備え、
前記第１層間絶縁膜は、フッ酸水溶液によるウェットエッチレートが前記第３層間絶縁膜のフッ酸水溶液によるウェットエッチレートよりも２Å／ｍｉｎ以上高いシリコン酸化膜であり、
前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を吸収しやすい材質の膜であり、
前記フッ酸水溶液は、５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体である、半導体装置。
【請求項２】
前記第１層間絶縁膜の前記フッ酸水溶液によるウェットエッチレートは、７０Å／ｍｉｎ以下である、請求項１に記載の半導体装置。
【請求項３】
前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を１０倍以上吸収しやすい材質の膜である、請求項１又は請求項２に記載の半導体装置。
【請求項４】
下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子を形成する工程と、
前記ＭＩＭ容量素子の上方に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜の上方に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上方に電極パッドを形成する工程と、を備え、
前記第１層間絶縁膜と前記第３層間絶縁膜を形成する工程では、原料ガスにＴＥＯＳを用い、且つ前記原料ガスに印加するＲＦパワーは前記第１層間絶縁膜を形成する工程において前記第３層間絶縁膜を形成する工程よりも２０Ｗ以上低い、プラズマＣＶＤ法で前記第１層間絶縁膜と前記第３層間絶縁膜とを形成し、
前記第２層間絶縁膜を形成する工程では、ＳＯＧ法で前記第２層間絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
前記第１層間絶縁膜を形成する工程で前記原料ガスに印加するＲＦパワーは３００Ｗ以上である、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
この種の従来技術として、特許文献１に開示されたものがある。特許文献１には、ＭＯＳ型キャパシタに対し、寄生抵抗、寄生容量が著しく小さいキャパシタとして、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ：金属膜‐絶縁膜−金属膜）キャパシタが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０‐２０５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置には、通常、電極パッド（ＰＡＤ）が設けられている。電極パッドは、トランジスタ等の能動素子や、抵抗体、ＭＩＭキャパシタ（以下、ＭＩＭ容量素子）等の受動素子に、電圧や電流を入出力するための電極である。電極パッドは、半導体装置の最上層に位置する保護膜（すなわち、パシベーション膜）下から露出している。ウェハをダイシングする前のテスト工程では、この電極パッドにプローブ針を押し当てて、能動素子や受動素子の性能や特性をテストする場合がある。
ここで、本発明者は、電極パッドにプローブ針を当ててＭＩＭ容量素子の容量値を測定し、その後時間を経てからＭＩＭ容量素子の容量値を再び測定すると、１回目に測定値に対して２回目の測定値が変動している場合がある、ということを見出した。
【０００５】
そこで、本発明はこのような事情に鑑みてなされたものであって、ＭＩＭ容量素子の容量値の変動を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは上記課題を解決するために鋭意検討した結果、以下の半導体装置及びその製造方法により、上記課題を解決できることを見出し、本発明を完成させた。
即ち、本発明の一態様に係る半導体装置は、下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子と、前記ＭＩＭ容量素子の上方に形成された第１層間絶縁膜と、前記ＭＩＭ容量素子と前記第１層間絶縁膜との間に形成された第２層間絶縁膜と、前記第１層間絶縁膜の上方に形成された電極パッドと、を備え、前記第１層間絶縁膜は、フッ酸水溶液によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜であり、前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を吸収しやすい材質の膜であり、前記フッ酸水溶液は、５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体であることを特徴とする。
【０００７】
本発明の一態様に係る半導体装置の製造方法は、下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子を形成する工程と、前記ＭＩＭ容量素子の上方に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上方に電極パッドを形成する工程と、を備え、前記第１層間絶縁膜を形成する工程では、原料ガスにＴＥＯＳを用い、且つ前記原料ガスに印加するＲＦパワーが４２０Ｗ以下であるプラズマＣＶＤ法で前記第１層間絶縁膜を形成し、前記第２層間絶縁膜を形成する工程では、ＳＯＧ法で前記第２層間絶縁膜を形成することを特徴とする。
【発明の効果】
【０００８】
本発明の一態様によれば、ＭＩＭ容量素子の容量値の変動を抑制できるようにした半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】半導体装置１００の製造方法を工程順に示す断面図である。
【図３】半導体装置１００の製造方法を工程順に示す断面図である。
【図４】半導体装置１００の製造方法を工程順に示す断面図である。
【図５】半導体装置１００の製造方法を工程順に示す断面図である。
【図６】ウェットエッチレートとＲＦパワーとの関係を示す図である。
【図７】ＳＩＭＳによる１８Ｏ同位体の検出結果を示す図である。
【図８】実施例と比較例とにおける、周波数変動率に対する度数分布を示す図である。
【図９】比較例に係る半導体装置２００の構成例を示す断面図である。
【図１０】吸湿のメカニズムを模式的に示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。ただし、以下に説明する各図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適宜省略する。また、本発明の実施形態は、本発明の技術的思想を具体化するための構成を例示するものであって、各部の材質、形状、構造、配置、寸法等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１１】
＜半導体装置＞
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、半導体基板１と、半導体基板１上に形成されたＭＩＭ容量素子１０と、ＭＩＭ容量素子１０の上方に形成された第１層間絶縁膜１１と、ＭＩＭ容量素子１０と第１層間絶縁膜１１との間に形成された第２層間絶縁膜２１と、第１層間絶縁膜１１の上方に形成された電極パッド５０と、を備える。また、この半導体装置１００は、ＭＩＭ容量素子１０と第２層間絶縁膜２１との間に形成された第３層間絶縁膜３１をさらに備える。
【００１２】
また、このＭＩＭ容量素子１０は、半導体基板１と第３層間絶縁膜３１との間に形成された第４層間絶縁膜４１と、第４層間絶縁膜４１上に形成された第１配線層５１と、第１層間絶縁膜１１上にそれぞれ形成された第２配線層５２及び第３配線層５３と、ＭＩＭ容量素子１０の上部金属電極１０１と第２配線層５２とを電気的に接続する第１プラグ電極７１と、ＭＩＭ容量素子１０の下部金属電極１０２と第３配線層５３とを電気的に接続する第２プラグ電極７２と、第１配線層５１と電極パッド５０とを電気的に接続する第３プラグ電極７３と、第１層間絶縁膜１１上に形成された第１保護膜８１と、第１保護膜８１上に形成された第２保護膜８２と、を備える。
なお、以下の説明では、半導体装置１００のうちのＭＩＭ容量素子１０が形成されている領域をＭＩＭ領域と称し、電極パッド５０が形成されている領域をＰＡＤ領域と称する。次に、半導体装置１００を構成する各部について、より具体的に説明する。
【００１３】
（１）半導体基板
半導体基板１は、例えば、単結晶のシリコン（Ｓｉ）基板である。また、半導体基板１は、酸化膜上にシリコン単結晶層を形成した構造のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板でもよい。図示しないが、この半導体基板１には、素子間を分離する素子分離層や、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやバイポーラトランジスタ等の能動素子が形成されている。素子分離層としては、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で形成されたＬＯＣＯＳ層や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）層が挙げられる。
【００１４】
（２）第４層間絶縁膜
第４層間絶縁膜４１は、半導体基板１上に形成されている。第４層間絶縁膜４１は、例えばシリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（Ｓｉ３Ｎ４）、或いは、これらを積層した絶縁膜である。
【００１５】
（３）ＭＩＭ容量素子
ＭＩＭ容量素子１０は、ＭＩＭ領域の第４層間絶縁膜４１上に形成されている。ＭＩＭ容量素子１０は、第４層間絶縁膜４１上に形成された下部金属電極１０２と、下部金属電極１０２上に形成された容量絶縁膜１０３と、容量絶縁膜１０３上に形成された上部金属電極１０１と、を有する。下部金属電極１０２は、断面図の下側から上側に向かって（即ち、半導体基板１側から第２保護膜８２側に向かって）、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）／Ａｌ（アルミニウム）／Ｔｉ／ＴｉＮがこの順に積層された構造の導電膜である。容量絶縁膜１０３は、例えば、ＰＴＥＯＳ膜である。ＰＴＥＯＳ膜とは、ＴＥＯＳ（Ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）ソースを用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されたシリコン酸化膜のことである。上部金属電極１０１は、例えばＴｉＮ膜である。
【００１６】
（４）第１配線層
第１配線層５１は、ＰＡＤ領域の第４層間絶縁膜４１上に形成されている。第１配線層５１は、ＭＩＭ容量素子１０の下部金属電極１０２と同一工程で同時に形成することができる。第１配線層５１は、下部金属電極１０２と同様、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮがこの順に積層された構造の導電膜である。
【００１７】
（５）第３層間絶縁膜
第３層間絶縁膜３１は第４層間絶縁膜４１上に形成されており、ＭＩＭ容量素子１０及び第１配線層５１を覆っている。第３層間絶縁膜は、第１層間絶縁膜よりもフッ酸水溶液によるウェットエッチレートが低いシリコン酸化膜である。すなわち、第１、第３層間絶縁膜１１、３１はそれぞれシリコン酸化膜であり、第３層間絶縁膜３１のフッ酸水溶液によるウェットエッチレートは、第１層間絶縁膜１１の該フッ酸水溶液によるウェットエッチレートよりも低くなっている。第３層間絶縁膜３１は例えばＰＴＥＯＳ膜である。第３層間絶縁膜３１の厚さは、例えば０．３μｍ以上０．６μｍ以下である。
【００１８】
（６）第２層間絶縁膜
第２層間絶縁膜２１は第３層間絶縁膜３１上に形成されている。第２層間絶縁膜２１は、第１層間絶縁膜１１の材質よりも水分を吸収しやすい（すなわち、吸湿しやすい）材質の膜であり、例えば第１層間絶縁膜１１よりも水分を１０倍以上吸収しやすい材質の膜である。第２層間絶縁膜２１は、例えばＳＯＧ膜である。ＳＯＧ膜とは、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法で形成されたシリコン酸化膜のことであり、塗布酸化膜とも呼ばれる。第２層間絶縁膜２１の厚さは、例えば０．２μｍ０．６μｍ以下である。
なお、水分の吸収し易さの定量的指標は、後述する実施例の＜水分吸収のし易さ＞の欄で説明する。
【００１９】
（７）第１層間絶縁膜
第１層間絶縁膜１１は、第２層間絶縁膜２１上に形成されている。第１層間絶縁膜１１は、フッ酸水溶液（５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体）によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜である。また、第１層間絶縁膜１１の上記フッ酸水溶液によるウェットエッチレートは、例えば７０Å／ｍｉｎ以下である。第１層間絶縁膜１１は、例えばＰＴＥＯＳ膜である。第１層間絶縁膜１１の厚さは、例えば０．３μｍ０．６μｍ以下である。
【００２０】
なお、第１層間絶縁膜１１のウェットエッチレートは、原料ガスにＴＥＯＳを用いたプラズマＣＶＤ法で第１層間絶縁膜１１を成膜する際に、原料ガスに印加するＲＦパワーを４２０Ｗ以下に設定することで、６０Å／ｍｉｎ以上とすることができる。また、このＲＦパワーは、例えば３００Ｗ以上である。ＲＦはプラズマの発生に用いる高周波であり、その周波数は例えば４３０ｋＨｚである。
なお、ＲＦパワーとウェットエッチングレートとの関係については、後述する実施例の＜ウェットエッチレートの調整方法＞の欄で説明する。
【００２１】
（８）第１〜第３プラグ電極
第１プラグ電極７１は、ＭＩＭ容量素子１０の上部金属電極１０１上に形成されており、ＭＩＭ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第１プラグ電極７１の下端部は上部金属電極１０１の上面側に接合しており、第１プラグ電極７１の上端部は第１配線層５１の下面側に接合している。
第２プラグ電極７２は、ＭＩＭ容量素子１０の下部金属電極１０２上に形成されており、ＭＩＭ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第２プラグ電極７２の下端部は下部金属電極１０２の上面側に接合しており、第２プラグ電極７２の上端部は第１配線層５１の下面側に接合している。
【００２２】
第３プラグ電極７３は、第１配線層５１上に形成されており、ＰＡＤ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第３プラグ電極７３の下端部は第１配線層５１の上面側に接合しており、第３プラグ電極７３の上端部は電極パッド５０の下面側に接合している。
第１〜第３プラグ電極７１〜７３は、例えば、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ｗ（タングステン）がこの順に積層された構造の導電膜である。Ｗは配線本体であり、Ｔｉは下地との密着性とオーミック性を確保するための膜であり、ＴｉＮは金属材料の拡散や相互反応を防止するための膜である。
【００２３】
（９）電極パッド
電極パッド５０は、ＰＡＤ領域の第１層間絶縁膜１１上に形成されている。電極パッド５０は、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮがこの順に積層された構造の導電膜である。電極パッド５０の厚さは、例えば０．４μｍ以上１μｍ以下である。
【００２４】
（１０）第２、第３配線層
第２配線層５２及び第３配線層５３は、ＭＩＭ領域の第１層間絶縁膜１１上にそれぞれ形成されている。第２配線層５２及び第３配線層５３は、電極パッド５０と同一工程で同時に形成することができる。第２配線層５２及び第３配線層５３は、例えば電極パッド５０と同様、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮがこの順に積層された構造の導電膜である。
【００２５】
（１１）第１、第２保護膜
第１保護膜８１は、第１層間絶縁膜１１上に形成されており、第１配線層５１を覆っている。また、第２保護膜８２は、第１保護膜８１上に形成されている。第１保護膜８１及び第２保護膜８２は、パシベーション膜とも呼ばれる。第１保護膜８１は、例えばＰＴＥＯＳ膜である。また、第２保護膜８２は、例えばプラズマＣＶＤ法で形成されたシリコン窒化膜である。第１保護膜８１及び第２保護膜８２には、開口部８３が設けられている。この開口部８３下から電極パッド５０の上面が露出している。
【００２６】
＜半導体装置の製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図５（ｂ）は、本発明の実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。
図２（ａ）に示すように、まずは始めに、半導体基板１を用意する。次に、図示しないが、この半導体基板１の素子分離層を形成する。そして、素子分離層で周囲から素子分離された複数の領域に、ＭＯＳトランジスタやバイポーラトランジスタ等の能動素子を形成する。
【００２７】
次に、図２（ｂ）に示すように、半導体基板１上に第４層間絶縁膜４１を形成して、図示しない素子分離層や能動素子を覆う。第４層間絶縁膜４１の形成は、例えばＣＶＤ法で行う。そして、第４層間絶縁膜４１の表面を平坦化する。平坦化は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）で行う。その後、図示しないが、第４層間絶縁膜４１に開口部を形成し、この開口部内にプラグ電極等を形成する。この図示しないプラグ電極は、能動素子の電極部等に接続する。
次に、図２（ｃ）に示すように、第４層間絶縁膜４１上に下部金属膜１１０を形成する。ここでは、下部金属膜１１０として、例えばＴｉ、ＴｉＮ、Ａｌ、Ｔｉ、ＴｉＮをこの順に積層する。下部金属膜１１０の形成は、例えばスパッタ法で行う。
【００２８】
次に、図２（ｄ）に示すように、下部金属膜１１０上に絶縁膜１２０を形成する。絶縁膜１２０の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。続いて、図３（ａ）に示すように、絶縁膜１２０上に上部金属膜１３０を形成する。ここでは、上部金属膜１３０として、例えばＴｉＮ膜を形成する。上部金属膜１３０の形成は、例えばスパッタ法で行う。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、上部金属膜１３０及び絶縁膜１２０をパターニングする。これにより、図３（ｂ）に示すように、上部金属膜から上部金属電極１０１を形成し、絶縁膜から容量絶縁膜１０３を形成する。上部金属電極１０１及び容量絶縁膜１０３を形成した後、レジストパターン（図示せず）を除去する。
【００２９】
次に、図３（ｃ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、上部金属電極１０１及び容量絶縁膜１０３から露出している下部金属膜１１０をパターニングする。これにより、下部金属膜１１０から下部金属電極１０２と第１配線層５１とを形成する。以上の工程を経て、ＭＩＭ容量素子１０が完成する。
次に、図３（ｄ）に示すように、第４層間絶縁膜４１上に第３層間絶縁膜３１を形成してＭＩＭ容量素子１０と第１配線層５１とを覆う。第３層間絶縁膜３１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。
【００３０】
次に、図４（ａ）に示すように、第３層間絶縁膜３１上に第２層間絶縁膜２１を形成する。第２層間絶縁膜２１の形成は、例えばＳＯＧ法で行う。ＳＯＧ法は、ＳｉＯ２を溶媒に溶かした液体を半導体基板１の上面全体に回転塗布し、熱処理で溶媒を蒸発させることにより、半導体基板１の上面全体に平坦なＳｉＯ２膜を形成する方法である。
次に、図４（ｂ）に示すように、第２層間絶縁膜２１上に第１層間絶縁膜１１を形成する。第１層間絶縁膜１１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。上述したように、第１層間絶縁膜１１を成膜する際に原料ガスに印加するＲＦパワーは、例えば３００Ｗ以上、４２０Ｗ以下に設定する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第１層間絶縁膜１１と、第２層間絶縁膜２１と、第３層間絶縁膜３１とをそれぞれ部分的に除去する。これにより、容量素子の上部金属電極１０１上と、容量素子の下部金属電極１０２上と、第１配線層５１上とにそれぞれビアホール（接続孔）を形成する。
【００３１】
次に、図４（ｃ）に示すように、各ビアホール内に第１〜第３プラグ電極７１〜７３をそれぞれ形成する。第１〜第３プラグ電極７１〜７３は、例えば、第１層間絶縁膜１１上に金属膜をスパッタ法で形成し、形成した金属膜をＣＭＰで平坦化して、各ビアホール内に金属膜を残し、それ以外の領域上から金属膜を除去することにより形成する。
次に、第１層間絶縁膜１１上に導電膜を形成する。導電膜として、例えばＴｉ、ＴｉＮ、Ａｌ、ＴｉＮをこの順に積層する。導電膜の形成は、例えばスパッタ法で行う。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜をパターニングする。これにより、図５（ａ）に示すように、最上層配線である第２配線層５２及び第３配線層５３と、電極パッド５０とを形成する。
【００３２】
次に、図５（ｂ）に示すように、第１層間絶縁膜１１上に第１保護膜８１を形成する。第１保護膜８１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。次に、第１保護膜８１上に第２保護膜８２を形成する。第２保護膜８２の形成は、例えばプラズマＣＶＤ法で行う。
その後、フォトリソグラフィ技術及びエッチング技術を用いて、第２保護膜８２と第１保護膜８１とをそれぞれ部分的に除去する。これにより、電極パッド５０上に開口部を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。
【００３３】
＜実施形態の効果＞
本発明の実施形態によれば、第１層間絶縁膜１１はフッ酸水溶液によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜（例えば、ＰＴＥＯＳ膜）である。この第１層間絶縁膜１１は、後述の比較例で示す第１層間絶縁膜２１１と比べて、膜質が疎で、柔らかい材質の膜である。このため、プローブ針を電極パッド５０に押し当てた際に、プローブ針からの押圧力を電極パッド５０下の第１層間絶縁膜１１で緩和、吸収することが容易となり、第１層間絶縁膜１１にクラックが生じることを抑制することができる。
【００３４】
第２層間絶縁膜２１は、第１層間絶縁膜１１の下方に位置し、第１層間絶縁膜１１よりも水分を吸収しやすい材質の膜（例えば、ＳＯＧ膜）である。第１層間絶縁膜１１にはクラックが生じにくいため、このクラックを通って第２層間絶縁膜２１に水分が吸収されることを防ぐことができる。これにより、第２層間絶縁膜２１と第３層間絶縁膜３１との含有水分量の差と拡散係数に応じて、第２層間絶縁膜２１から第３層間絶縁膜３１に水分が拡散することを防ぐことができ、第３層間絶縁膜３１の含有水分量が上昇することを防ぐことができる。その結果、第３層間絶縁膜３１からＭＩＭ容量素子１０に水分が拡散することを防ぐことができるので、ＭＩＭ容量素子１０の容量値の変動を抑制することができる。
したがって、本発明の実施形態によれば、ＭＩＭ容量素子１０の容量値の変動を抑制できるようにした半導体装置１００及びその製造方法を提供することができる。
【実施例】
【００３５】
以下、本発明の実施例と、比較例とについてそれぞれ説明する。
＜実施例＞
図１に示した半導体装置１００を製造した。その際、第１層間絶縁膜１１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜した。プラズマＣＶＤ法による第１層間絶縁膜１１の成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４００Ｗである。また、第３層間絶縁膜３１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜した。プラズマＣＶＤ法による第３層間絶縁膜３１の成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗである。これにより、第１層間絶縁膜１１は第３層間絶縁膜３１と比較して疎な膜質となった。
【００３６】
＜比較例＞
図９は、比較例に係る半導体装置２００の構成例を示す断面図である。比較例では、第１層間絶縁膜２１１を実施例の第３層間絶縁膜３１と同一の条件で成膜した。すなわち、第１層間絶縁膜２１１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜したが、その成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗである。これ以外の製造条件は、実施例と同じである。比較例では、第１層間絶縁膜２１１と第３層間絶縁膜３１の両方が、比較的密な膜質となった。
【００３７】
＜ウェットエッチレートの調整方法＞
第１層間絶縁膜のウェットエッチレートは、ＴＥＯＳソースを用いたプラズマＣＶＤ法で第１層間絶縁膜を成膜する際のＲＦパワーを制御することで、所望の値に調整することができる。この点について、本発明者が行った実験とその結果を以下に示す。
実施例では、第１層間絶縁膜１１を形成する際に、同一チャンバ内に第１のダミーウェハを配置した。そして、第１層間絶縁膜１１を成膜するのと同時に、第１のダミーウェハ上に絶縁膜を成膜した。つまり、ＴＥＯＳソースを用いたプラズマＣＶＤ法で、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４００Ｗの条件で、第１のダミーウェハ上に絶縁膜を形成した。この絶縁膜は、第１層間絶縁膜１１と同一チャンバ内で同時に形成されたため、第１層間絶縁膜１１と同様、比較的疎な膜に形成された。
【００３８】
また、比較例でも、第１層間絶縁膜２１１を形成する際に、同一チャンバ内に第２のダミーウェハを配置した。そして、第１層間絶縁膜２１１を成膜するのと同時に、第２のダミーウェハ上に第１層間絶縁膜２１１と同一膜種の絶縁膜を成膜した。つまり、ＴＥＯＳソースを用いたプラズマＣＶＤ法で、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗの条件で、第２のダミーウェハ上に絶縁膜を形成した。この絶縁膜は、第１層間絶縁膜２１１と同一チャンバ内で同時に形成されたため、第１層間絶縁膜２１１と同様、比較的密な膜に形成された。
【００３９】
次に、第１のダミーウェハ上に形成された絶縁膜（実施例、膜質：比較的疎）と、第２のダミーウェハ上に形成された絶縁膜（比較例、膜質：比較的密）とにそれぞれウェットエッチを施して、各絶縁膜のウェットエッチレート（１分当たりの削れ量）を算出した。なお、ウェットエッチの条件は、エッチャントに１：９９ＢＨＦ（５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体）を使用し、ウェットエッチの所要時間を２４０秒とした。
各絶縁膜のウェットエッチレートは、以下の通りであった。
・絶縁膜（実施例、膜質：比較的疎）のウェットエッチレート…６１．４Å／ｍｉｎ
・絶縁膜（比較例、膜質：比較的密）のウェットエッチレート…５６．６Å／ｍｉｎ
上記の結果に基づき、ウェットエッチレートとＲＦパワーとの関係を示すグラフ（図６）を作成した。
【００４０】
図６に示すように、プラズマＣＶＤにおけるＲＦパワーを高くすると、絶縁膜のウェットエッチレートが低くなることが分かる。以上から、プラズマＣＶＤ法で絶縁膜を形成する際に、ＲＦパワーを制御することによって、絶縁膜のウェットエッチレートを所望の値に近づけることができる、ということがわかった。
例えば、第１層間絶縁膜１１を形成する際にＲＦパワーを４２０Ｗ以下にすることで、第１層間絶縁膜１１の１：９９ＢＨＦによるウェットエッチレートを６０Å／ｍｉｎ以上にすることができる、ということがわかった。
【００４１】
なお、実施例で採り得る第１層間絶縁膜１１の成膜条件とそのウェットエッチレート（Ｗ.E.R）、及び、比較例で採り得る第１層間絶縁膜２１１の成膜条件とそのウェットエッチレート（Ｗ.E.R）は、下記表１の通りである。
【００４２】
【表１】
0006546505.tif 000002
【００４３】
＜水分吸収のし易さ＞
本発明者は、第１層間絶縁膜１１として例示したＰＴＥＯＳ膜と、第２層間絶縁膜２１として例示したＳＯＧ膜と、第３層間絶縁膜３１として例示したＰＴＥＯＳ膜とについて、各々の水分吸収のし易さを調べる実験を行った。以下に、その実験方法と結果を示す。
この実験では、第１〜第３層間絶縁膜１１〜３１の積層構造を、あえて吸湿可能な隙間のある状態にして１８Ｏ同位体水を吸湿させた（湿度８５％，９０℃に１０００時間放置）。その後、この積層構造における１８Ｏ同位体の存在量をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出した。
図７は、ＳＩＭＳによる１８Ｏ同位体の検出結果を示す図である。図７から明らかに、外部から吸収した水分（１８Ｏ同位体水）がＳＯＧ膜中に選択的に貯蔵されていることが分かる。ＳＯＧ膜における１８Ｏ同位体の検出濃度は、ＰＥＴＥＯＳ膜における１８Ｏ同位体の検出濃度の１０倍以上であった。
以上の結果から、ＰＴＥＯＳ膜に比べて、ＳＯＧ膜は水分を吸収し易いことが確認された。
【００４４】
＜容量値の変動＞
本発明者は、第１層間絶縁膜にクラックが入り、ＭＩＭ容量素子が吸湿する程度を、ＭＩＭ容量素子と１対１で対応するチップ（すなわち、１個のＭＩＭ容量素子を備える１個のチップ）の周波数特性としてモニタする実験を行った。チップとは、ウェハをダイシングすることにより個片化された、チップ状の半導体装置のことである。実験の結果を先に述べると、ＭＩＭ容量素子が吸湿するとＭＩＭ容量素子の容量値が上昇し、チップの周波数は低下する、ということが確認された。以下に、その実験方法と結果を示す。
【００４５】
まず、実施例に係る第１のウェハと、比較例に係る第２のウェハとをそれぞれ１枚ずつ用意した。第１のウェハには、上記実施例に係る半導体装置１００（図１参照）を搭載したチップが４０００個形成されている。第２のウェハには、上記比較例に係る半導体装置２００（図９参照）を搭載したチップが４０００個形成されている。
次に、第１のウェハに形成された全チップ（４０００個のチップ）の周波数特性を初期値として測定した。ここで、第１のウェハの各チップには、半導体装置１００のＭＩＭ容量素子を用いた発振回路（１２２ｋＨｚの周波数を出力する発振回路）が形成されている。同様に、第２のウェハに形成された全チップ（４０００個のチップ）の周波数特性を初期値として測定した。第２のウェハの各チップにも、半導体装置２００のＭＩＭ容量素子を用いた発振回路（１２２ｋＨｚの周波数を出力する発振回路）が形成されている。第１、第２のウェハのそれぞれにおいて、各チップの電極パッドにプローブ針を押し当てて、初期値を測定した。
【００４６】
次に、第１、第２のウェハをそれぞれ、温度８５℃、湿度８５％の環境下に１４０時間放置した。次に、第１、第２のウェハのそれぞれにおいて、各チップの電極パッドにプローブ針を押し当てて各チップの周波数特性を後値として測定した。その後、後値の初期値に対する変動率（周波数変動率）を計算した。ここでは、温度８５℃、湿度８５％に１４０時間放置前の出力周波数をｆ１とし、温度８５℃、湿度８５％に１４０時間放置後の出力周波数をｆ２としたとき、周波数変動率を（ｆ２−ｆ１）／ｆ１×１００［％］で算出した。
【００４７】
第１のウェハに形成された全チップ（実施例）と、第２のウェハに形成された全チップ（比較例）とについて、上記のように周波数変動率を計算し、周波数変動率に対する度数分布を作成した。そのグラフが図８である。
図８を見て分かるように、実施例は比較例に比べて、マイナス側に周波数の変動率が大きいチップの度数が少ない。つまり、実施例は比較例に比べて、マイナス側への周波数変動が小さい。比較例は、マイナス側への周波数変動が大きい。マイナス側への周波数変動は、ＭＩＭ容量素子の容量値が大きくなることを意味する。そして、容量値が大きくなることは、ＭＩＭ容量素子が吸湿していることを意味する。このように、実施例は比較例に比べて、マイナス側への周波数変動が小さいため、吸湿に対する効果があることが確認された。
【００４８】
＜吸湿のメカニズム＞
図１０は、本発明者が考える吸湿のメカニズムを模式的に示す図である。比較例では、第１層間絶縁膜２１１の膜質が比較的密である。このため、プローブ針を電極パッド５０に押し当てた際に、プローブ針からの押圧力を第１層間絶縁膜２１１が十分に緩和、吸収することができず、第１層間絶縁膜２１１にクラック２２０が生じる場合がある。図１０に示すように第１層間絶縁膜２１１にクラック２２０が生じると、このクラック２２０を通って第２層間絶縁膜２１及び第３層間絶縁膜３１に水分が拡散する。これにより、第３層間絶縁膜３１下のＭＩＭ容量素子が吸湿すると考えられる。
【００４９】
＜その他の態様＞
本発明の技術的思想は、以上に記載した実施形態や実施例に特定されるものではない。当業者の知識に基づいて、本発明の実施形態や実施例に設計の変更等を加えてもよく、また、本発明の実施形態や実施例を任意に組み合わせてもよく、そのような変更が加えられた態様も、本発明の技術的思想に含まれる。
【符号の説明】
【００５０】
１  半導体基板
１０  容量素子
１１  第１層間絶縁膜
２１  第２層間絶縁膜
３１  第３層間絶縁膜
４１  第４層間絶縁膜
５０  電極パッド
５１  第１配線層
５２  第２配線層
５３  第３配線層
７１  第１プラグ電極
７２  第２プラグ電極
７３  第３プラグ電極
８１  第１保護膜
８２  第２保護膜
８３  開口部
１００  半導体装置
１０１  上部金属電極
１０２  下部金属電極
１０３  容量絶縁膜
１１０  下部金属膜
１２０  絶縁膜
１３０  上部金属膜
【図１】
0006546505.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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