(57)【特許請求の範囲】
【請求項１】
入力信号をサンプル及びホールドするサンプルホールド回路と、
前記サンプルホールド回路がホールドした前記入力信号が入力される入力端子と、入力された前記入力信号を増幅した増幅信号が出力される出力端子と、を備える増幅器と、
前記増幅器の前記入力端子及び前記出力端子の間に接続された帰還容量と、
前記増幅器の前記入力端子の電圧に基づいて前記増幅信号を補正する逐次比較動作を、所定のサイクル数実行する逐次比較回路と、
前記増幅信号に含まれる増幅誤差に基づいて、前記逐次比較回路を制御する制御回路と、
を備える増幅回路。
【請求項２】
前記制御回路は、前記逐次比較回路が実行する前記逐次比較動作の前記サイクル数を制御する
請求項１に記載の増幅回路。
【請求項３】
前記制御回路は、前記増幅誤差が大きいほど、前記サイクル数を大きくする
請求項１又は請求項２に記載の増幅回路。
【請求項４】
前記制御回路は、前記増幅誤差が依存する環境状態を検出し、検出結果に基づいて、前記サイクル数を制御する
請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記環境状態は、前記増幅器を構成するトランジスタの閾値電圧、電源電圧、及び温度の少なくとも１つを含む
請求項４に記載の増幅回路。
【請求項６】
前記制御回路は、
リングオシレータと、
前記リングオシレータの発振回数をカウントし、カウント値を出力するカウンタと、
を備える請求項１乃至請求項５のいずれか１項に記載の増幅回路。
【請求項７】
前記制御回路は、温度センサを備える
請求項１乃至請求項５のいずれか１項に記載の増幅回路。
【請求項８】
前記逐次比較回路は、前記増幅器の前記入力端子の電圧が基準電圧に近づくように、前記増幅信号を変化させる
請求項１乃至請求項７のいずれか１項に記載の増幅回路。
【請求項９】
前記逐次比較回路は、
前記増幅器の前記入力端子の電圧と、基準電圧と、を比較し、比較結果を出力する比較器と、
前記増幅信号を変化させるＤＡＣと、
前記比較結果に基づいて、前記ＤＡＣを制御する論理回路と、
を備える請求項１乃至請求項８のいずれか１項に記載の増幅回路。
【請求項１０】
前記制御回路は、前記逐次比較回路が備えるＤＡＣの参照電圧を制御する
請求項１乃至請求項９のいずれか１項に記載の増幅回路。
【請求項１１】
前記制御回路は、前記増幅誤差が大きいほど、前記参照電圧を大きくする
請求項１０に記載の増幅回路。
【請求項１２】
前記制御回路は、前記逐次比較回路により前記増幅信号を補正可能な電圧範囲が、前記増幅誤差より大きくなる前記サイクル数を探索する
請求項１乃至請求項１１のいずれか１項に記載の増幅回路。
【請求項１３】
前記制御回路は、前記逐次比較回路が備える論理回路の出力信号がオーバフローしなくなるまで、前記サイクル数を大きくする
請求項１２に記載の増幅回路。
【請求項１４】
請求項１乃至請求項１３のいずれか１項に記載の増幅回路を備えるパイプラインＡＤＣ。
【請求項１５】
請求項１乃至請求項１３のいずれか１項に記載の増幅回路を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路、パイプラインＡＤＣ、及び無線通信装置に関する。
【背景技術】
【０００２】
従来、アナログ信号を所定の増幅率で増幅する増幅回路として、オペアンプを備えた増幅回路が知られている。オペアンプを備えた増幅回路では、オペアンプの利得が大きいほど、オペアンプの仮想接地電圧が理想値に近くなり、増幅精度が向上する。しかしながら、近年、ＣＭＯＳの微細化が進んでおり、高利得なオペアンプの設計が困難になっている。このため、上記従来の増幅回路では、オペアンプの仮想接地電圧に誤差が生じ、この誤差に応じた増幅誤差が生じるという問題がある。
【０００３】
また、オペアンプの代わりに比較器を備えた増幅回路も提案されているが、比較器を備えた増幅回路では、比較器の有限遅延に応じた増幅誤差が発生するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０３２８１１９号明細書
【非特許文献】
【０００５】
【非特許文献１】Soon-Kyun Shin, Yong-Sang You, Seung-Hoon Lee, Kyoung-Ho Moon, Jae-Whui Kim, Lane Brooks, and Hae-Seung Lee, “A Fully-Differential Zero-Crossing-Based 1.2V 10b 26MS/s Pipelined ADC in 65nm CMOS,” IEEE VLSI Circuits Symp., 2008.
【非特許文献２】A. M. A. Ali, et al, “A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration,” IEEE JSSC, Vol.45, No.12, 2012.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高い増幅精度を有する増幅回路、並びにこの増幅回路を備えたパイプラインＡＤＣ及び無線通信装置を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る増幅回路は、サンプルホールド回路と、増幅器と、帰還容量と、逐次比較回路と、制御回路と、を備える。サンプルホールド回路は、入力信号をサンプル及びホールドする。増幅器は、サンプルホールド回路がホールドした入力信号が入力される入力端子と、入力された入力信号を増幅した増幅信号が出力される出力端子と、を備える。帰還容量は、増幅器の入力端子及び出力端子の間に接続される。逐次比較回路は、増幅器の入力端子の電圧に基づいて増幅信号を補正する逐次比較動作を、所定のサイクル数実行する。制御回路は、増幅信号に含まれる増幅誤差に基づいて、逐次比較回路を制御する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る増幅回路の一例を示す図。
【図２】図１のＤＡＣの一例を示す図。
【図３】第１実施形態に係る増幅回路の動作を示すタイミングチャート。
【図４】第１増幅フェーズにおける仮想接地電圧及び増幅信号を示すグラフ。
【図５】第２増幅フェーズにおける仮想接地電圧及び増幅信号を示すグラフ。
【図６】図１の制御回路の一例を示す図。
【図７】マッピングテーブルの一例を示す図。
【図８】図１の論理回路の一例を示す図。
【図９】第２実施形態に係る増幅回路の一例を示す図。
【図１０】第３実施形態に係る増幅回路の一例を示す図。
【図１１】制御回路による較正処理の一例を示すフローチャート。
【図１２】第４実施形態に係るパイプラインＡＤＣの一例を示す図。
【図１３】第５実施形態に係る無線通信装置のハードウェア構成の一例を示す図。
【図１４】第６実施形態に係る無線端末の一例を示す斜視図。
【図１５】第６実施形態に係る無線端末の一例を示す斜視図。
【図１６】第５実施形態に係る無線通信装置を備えたメモリカードの一例を示す図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態に係る増幅回路について、図１〜図８を参照して説明する。本実施形態に係る増幅回路は、入力された信号を所定の増幅率で増幅して出力する。増幅回路に入力される信号を入力信号、増幅回路が出力する信号を増幅信号という。以下では、入力信号は電圧信号ＶＩＮ、増幅信号は電圧信号ＶＯＵＴ、増幅回路の増幅率はＧであるものとする。増幅信号ＶＯＵＴに増幅誤差がない場合、ＶＯＵＴ＝Ｇ×ＶＩＮとなる。なお、入力信号及び出力信号は、電圧信号に限られず、電流信号であってもよい。
【００１１】
まず、本実施形態に係る増幅回路の構成について、図１を参照して説明する。図１は、本実施形態に係る増幅回路の一例を示す図である。図１の増幅回路は、サンプルホールド回路１と、増幅器２と、帰還容量ＣＦと、リセットスイッチＳＷＲと、逐次比較回路３と、制御回路４と、を備える。
【００１２】
サンプルホールド回路（Ｓ／Ｈ）１は、入力信号ＶＩＮをサンプル及びホールドする。サンプルホールド回路１は、入力信号ＶＩＮが入力される入力端子と、ノードＮ１に接続される出力端子と、を備える。サンプルホールド回路１の入力端子は、増幅回路の入力端子に相当する。ノードＮ１は、サンプルホールド回路１の出力端子と、増幅器２の反転入力端子と、帰還容量ＣＦの一端と、逐次比較回路３の入力端子と、の接続点であり、サンプルホールド回路１の出力端子に相当する。以下では、ノードＮ１の電圧を、仮想接地電圧ＶＸという。
【００１３】
図１の例では、サンプルホールド回路１は、スイッチトキャパシタ回路であり、スイッチＳＷ１〜ＳＷ３と、サンプル容量ＣＳと、を備える。
【００１４】
スイッチＳＷ１は、一端がノードＮ３に接続され、他端がサンプルホールド回路１の入力端子に接続される。ノードＮ３は、スイッチＳＷ１の一端と、スイッチＳＷ２の一端と、サンプル容量ＣＳの一端と、の接続点である。
【００１５】
スイッチＳＷ２は、一端がノードＮ３に接続され、他端が基準電圧を印加された基準電圧線に接続される。以下の説明において、基準電圧は接地電圧（＝０）であり、基準電圧線は接地線であるものとするが、基準電圧及び基準電圧線は、これに限られない。
【００１６】
スイッチＳＷ３は、一端がノードＮ１に接続され、他端が接地線に接続、すなわち、接地される。
【００１７】
サンプル容量ＣＳは、容量値ＣＳを有し、一端がノードＮ３に接続され、他端がノードＮ１に接続される。サンプル容量ＣＳの他端の電圧が仮想接地電圧ＶＸとなる。
【００１８】
なお、サンプルホールド回路１の構成は、図１の構成に限られない。サンプルホールド回路１として、入力信号ＶＩＮのサンプル及びホールドが可能な既存の任意の回路を利用することができる。
【００１９】
増幅器２は、利得Ａを有するオペアンプであり、ノードＮ１に接続された反転入力端子と、接地された非反転入力端子と、ノードＮ２に接続された出力端子と、を備える。ノードＮ２は、増幅器２の出力端子と、帰還容量ＣＦの他端と、リセットスイッチＳＷＲの一端と、逐次比較回路３の出力端子と、の接続点である。ノードＮ２の電圧（増幅回路の出力端子の電圧）が、増幅信号ＶＯＵＴとなる。
【００２０】
なお、図１の例では、増幅器２は、オペアンプであるが、これに限られない。増幅器２として、いわゆるクローズドループスイッチトキャパシタ回路で利用可能な、既存の任意の増幅器を利用できる。例えば、増幅器２は、比較器ベース増幅器であってもよいし、リングアンプであってもよい。
【００２１】
帰還容量ＣＦは、容量値ＣＦを有し、一端がノードＮ１に接続され、他端がノードＮ２に接続される。すなわち、帰還容量ＣＦは、増幅器２の反転入力端子と出力端子との間に接続される。図１の例では、増幅回路の増幅率Ｇは、容量値ＣＳ，ＣＦにより設定される。増幅誤差がない場合の理想的な増幅率Ｇは、Ｇ＝ＣＳ／ＣＦとなる。
【００２２】
リセットスイッチＳＷＲは、一端がノードＮ２に接続され、他端が接地される。
【００２３】
逐次比較回路３は、増幅器２が出力した増幅信号ＶＯＵＴを補正する。ここでいう補正とは、増幅信号ＶＯＵＴが理想的な値に近づくように、すなわち、増幅誤差が０に近づくように、増幅信号ＶＯＵＴを変化させることをいう。
【００２４】
逐次比較回路３は、入力端子がノードＮ１に接続され、出力端子がノードＮ２に接続される。逐次比較回路３は、逐次比較動作を実行する。逐次比較動作とは、増幅器２の反転入力端子の電圧（仮想接地電圧ＶＸ）が、接地電圧（基準電圧）に近づくように、増幅器２の出力端子の電圧（増幅信号ＶＯＵＴ）を変化させる一連の動作のことである。
【００２５】
逐次比較回路３は、このような逐次比較動作を複数サイクル実行することにより、増幅信号ＶＯＵＴを補正する。以下では、逐次比較回路３が実行する逐次比較動作のサイクル数は、ｎであるものとする。逐次比較回路３は、比較器３１と、論理回路３２と、ＤＡＣ（Digital to Analog Converter）３３と、を備える。
【００２６】
比較器３１は、ノードＮ１に接続された第１入力端子と、接地された第２入力端子と、論理回路３２の入力端子に接続された出力端子と、を備える。比較器３１の第１入力端子は、逐次比較回路３の入力端子に相当する。比較器３１は、第１入力端子に印加された仮想接地電圧ＶＸと、第２入力端子に印加された接地電圧と、を比較し、比較結果を出力する。比較結果は、２値（１又は０）のデジタル信号として出力される。なお、第１入力端子及び第２入力端子は、それぞれ反転入力端子及び非反転入力端子であってもよいし、逆でもよい。
【００２７】
論理回路３２は、逐次比較動作の各サイクルの切り替えやサイクル数の管理などを実行するデジタル回路であり、比較器３１の出力端子に接続された入力端子と、ＤＡＣ３３の入力端子に接続された出力端子と、を備える。論理回路３２は、入力端子から比較器３１の比較結果を入力され、出力端子からＮビット（Ｎ≧ｎ）のデジタル信号Ｄ［Ｎ−１：０］を出力する。
【００２８】
論理回路３２は、Ｎ個のレジスタＲｉ（ｉ＝０〜Ｎ−１）を備える。レジスタＲｉは、（ｎ−ｉ）サイクル目の逐次比較動作における比較結果（デジタル値）を格納し、格納した比較結果を出力する。レジスタＲｉが出力した比較結果は、デジタル信号Ｄ［Ｎ−１：０］の（Ｎ−ｉ）番目のビットＤ［ｉ］に相当する。
【００２９】
例えば、レジスタＲ０の出力信号は、デジタル信号Ｄ［Ｎ−１：０］のＮ番目のビットＤ［０］に相当する。ビットＤ［０］は、デジタル信号Ｄ［Ｎ−１：０］のＬＳＢ（Least Significant Bit）である。また、レジスタＲＮ−１の出力信号は、デジタル信号Ｄ［Ｎ−１：０］の１番目のビットＤ［Ｎ−１］に相当する。ビットＤ［Ｎ−１］は、デジタル信号Ｄ［Ｎ−１：０］のＭＳＢ（Most Significant Bit）である。
【００３０】
例えば、Ｎ＝ｎ＝４であり、１，２サイクル目の比較結果が１、３，４サイクル目の比較結果が０であった場合、Ｄ［３］＝Ｄ［２］＝１、Ｄ［１］＝Ｄ［０］＝０となり、デジタル信号Ｄ［３：０］は、１１００となる。
【００３１】
ＤＡＣ３３は、ＮビットのＤＡ変換が可能なＤＡＣであり、論理回路３２の出力端子に接続された入力端子と、ノードＮ２に接続された出力端子と、を備える。ＤＡＣ３３は、入力端子からデジタル信号Ｄ［Ｎ−１：０］を入力され、入力されたデジタル信号Ｄ［Ｎ−１：０］に応じてノードＮ２の電圧（増幅信号ＶＯＵＴ）を変化させる。ＤＡＣ３３は、容量性ＤＡＣでもよいし、抵抗性ＤＡＣでもよい。
【００３２】
ここで、図２は、ＤＡＣ３３の一例を示す図である。図２のＤＡＣ３３は、Ｎビットの容量性ＤＡＣであり、Ｎ個の容量Ｃｉ（ｉ＝０〜Ｎ−１）と、ダミー容量ＣＤと、Ｎ個のバッファＢｉ（ｉ＝０〜Ｎ−１）と、バッファＢＤと、参照電圧源ＶＲＥＦと、を備える。
【００３３】
容量Ｃｉは、容量値Ｃｉを有し、一端がノードＮ２に接続され、他端がバッファＢｉの出力端子に接続される。容量値Ｃｉは、Ｃｉ＝２ｉ×Ｃである。
【００３４】
ダミー容量ＣＤは、容量値Ｃを有し、一端がノードＮ２に接続され、他端がバッファＢＤの出力端子に接続される。
【００３５】
バッファＢｉは、容量Ｃｉを駆動するバッファであり、入力端子がレジスタＲｉの出力端子に接続され、出力端子が容量Ｃｉの他端に接続される。
【００３６】
バッファＢＤは、容量ＣＤを駆動するバッファであり、入力端子が接地され、出力端子がダミー容量ＣＤの他端に接続される。
【００３７】
参照電圧源ＶＲＥＦは、バッファＢｉ，ＢＤを駆動する電源であり、バッファＢｉ，ＢＤに参照電圧ＶＲＥＦを印加する。
【００３８】
バッファＢｉは、入力端子からビットＤ［ｉ］を入力され、入力されたビットＤ［ｉ］の値に応じた電圧を、容量Ｃｉの他端に印加する。バッファＢｉは、Ｄ［ｉ］＝０の場合、容量Ｃｉの他端に接地電圧（＝０）を印加し、Ｄ［ｉ］＝１の場合、容量Ｃｉの他端に参照電圧ＶＲＥＦを印加する。バッファＢＤは接地されているため、ダミー容量ＣＤの他端の電圧は、接地電圧で一定である。
【００３９】
このように、図２のＤＡＣ３３は、デジタル信号Ｄ［Ｎ−１：０］の値に応じて各容量Ｃｉの他端の電圧を変化させる。これにより、電荷の再分配が生じ、参照電圧ＶＲＥＦ及び容量値Ｃｉに応じた変化量だけ、増幅信号ＶＯＵＴが変化する。
【００４０】
以下では、容量Ｃ０による増幅信号ＶＯＵＴの変化量を、ＬＳＢ電圧ＶＬＳＢという。ＬＳＢ電圧ＶＬＳＢは、デジタル信号Ｄ［Ｎ−１：０］のＬＳＢによる増幅信号ＶＯＵＴの変化量、すなわち、逐次比較動作による増幅信号ＶＯＵＴの変化量の最小値に相当する。図２のＤＡＣ３３では、容量値Ｃｉは、バイナリに設定されているため、容量Ｃｉによる増幅信号ＶＯＵＴの変化量は、２ｉ×ＶＬＳＢとなる。
【００４１】
この逐次比較回路３が増幅信号ＶＯＵＴを補正可能な電圧範囲ＶＲＡＮＧＥは、参照電圧ＶＲＥＦ及び容量値Ｃｉに応じて決まり、以下の式で表される。
【００４２】
【数１】
0006478896.tif 000002
【００４３】
式（１）において、ＣＳＵＭは、ノードＮ２に接続された、容量Ｃｉを除く総容量値である。容量値ＣＳＵＭは、容量値ＣＦ，ＣＤなどによって決まる。ＬＳＢ電圧ＶＬＳＢは、式（１）のｎ＝１の場合の電圧範囲ＶＲＡＮＧＥに相当する。
【００４４】
制御回路４は、増幅信号ＶＯＵＴの増幅誤差に基づいて、逐次比較回路３を制御する。本実施形態では、制御回路４は、逐次比較回路３が実行する逐次比較動作のサイクル数ｎを、増幅誤差に応じた値に設定する。逐次比較回路３は、制御回路４により設定されたサイクル数ｎだけ逐次比較動作を実行する。制御回路４について、詳しくは後述する。
【００４５】
次に、本実施形態に係る増幅回路の動作について、図３〜図５を参照して説明する。以下では、サイクル数ｎは、制御回路４により設定済みであるものとする。また、ＤＡＣ３３は、図２の容量性ＤＡＣであるものとする。
【００４６】
図３は、増幅回路の動作を示すタイミングチャートである。図３において、Ｓ／Ｈはサンプルホールド回路１、Ａｍｐは増幅器２、ＳＡＲは逐次比較回路３、ＳＷＲはリセットスイッチＳＷＲを示す。図３に示すように、増幅回路は、サンプルフェーズ、第１増幅フェーズ、及び第２増幅フェーズを含む３つの動作フェーズを有する。
【００４７】
（サンプルフェーズ）
サンプルフェーズは、サンプルホールド回路１が入力信号ＶＩＮをサンプルする動作フェーズである。具体的には、サンプルホールド回路１は、スイッチＳＷ１，ＳＷ３がオンになり、スイッチＳＷ２がオフになる。これにより、サンプル容量ＣＳに入力信号ＶＩＮがサンプルされる。すなわち、サンプル容量ＣＳに、入力信号ＶＩＮに応じた電荷Ｑ（＝ＶＩＮ×ＣＳ）が蓄積される。
【００４８】
このとき、スイッチＳＷ３がオンであるため、仮想接地電圧ＶＸは０になる。したがって、増幅器２は、増幅動作を実行しない（ＯＦＦ）。また、逐次比較回路３は、逐次比較動作を実行しない（ＯＦＦ）。
【００４９】
さらに、リセットスイッチＳＷＲは、帰還容量ＣＦをリセットする。具体的には、リセットスイッチＳＷＲは、オンになり、帰還容量ＣＦを放電する。リセットスイッチＳＷＲは、サンプルフェーズの一部の期間だけオンになってもよい。リセットスイッチＳＷＲは、帰還容量ＣＦをリセットした後、次のサンプルフェーズまでオフになる（ＯＦＦ）。
【００５０】
（第１増幅フェーズ）
第１増幅フェーズは、増幅器２の増幅動作により、入力信号ＶＩＮを粗く増幅する動作フェーズである。第１増幅フェーズにおいて、逐次比較回路３は、逐次比較動作を実行しない（ＯＦＦ）。サンプルフェーズの終了後、第１増幅フェーズが開始する。
【００５１】
第１増幅フェーズが開始すると、サンプルホールド回路１は、サンプルフェーズの終了時にサンプルした入力信号ＶＩＮをホールドする。具体的には、サンプルホールド回路１は、スイッチＳＷ１，ＳＷ３がオフになり、スイッチＳＷ２がオンになる。これにより、サンプルフェーズの終了時にサンプル容量ＣＳにサンプルされた入力信号ＶＩＮがホールドされる。すなわち、サンプル容量ＣＳが、サンプルフェーズの終了時に蓄積した電荷Ｑを保持する。その後、サンプルホールド回路１は、次のサンプルフェーズの開始まで、入力信号ＶＩＮのホールドを継続する。
【００５２】
サンプルホールド回路１が入力信号ＶＩＮをホールドすると、仮想接地電圧ＶＸが、サンプル容量ＣＳに保持された電荷Ｑに応じた電圧となる。具体的には、仮想接地電圧ＶＸは、ＶＸ＝−ＶＩＮとなる。仮想接地電圧ＶＸが０でなくなるため、増幅器２は、増幅動作を実行する。増幅器２が増幅動作を実行すると、サンプル容量ＣＳに蓄積された電荷Ｑが、帰還容量ＣＦに転送され、図４に示すように、仮想接地電圧ＶＸが０に近づく。
【００５３】
増幅器２が理想的な増幅器（利得Ａが無限大）である場合、増幅器２の増幅動作により、電荷Ｑがサンプル容量ＣＳから帰還容量ＣＦへ全て転送される。結果として、仮想接地電圧ＶＸは０となり、増幅信号ＶＯＵＴは、ＶＯＵＴ＝Ｑ／ＣＦ＝ＶＩＮ×ＣＳ／ＣＦ＝ＶＩＮ×Ｇとなる。すなわち、入力信号ＶＩＮをＧ倍に増幅した理想的な増幅信号ＶＯＵＴが出力される。
【００５４】
しかしながら、実際には、増幅器２の利得Ａは有限であるため、全ての電荷Ｑがサンプル容量ＣＳから帰還容量ＣＦへ転送されるわけではない。結果として、増幅器２が増幅動作を実行しても、図４に示すように、仮想接地電圧ＶＸには、少なくとも（ＶＩＮ×Ｇ×ＣＦ）／（Ａ×ＣＳ）の誤差が生じる。仮想接地電圧ＶＸの誤差に伴い、増幅信号ＶＯＵＴには、少なくともＶＩＮ×Ｇ／（１＋Ａ）の増幅誤差が生じる。
【００５５】
実際には、第１増幅フェーズの時間は有限であるため、第１増幅フェーズの終了時において、仮想接地電圧ＶＸの誤差は（ＶＩＮ×Ｇ×ＣＦ）／（Ａ×ＣＳ）より大きくなり、増幅信号ＶＯＵＴの増幅誤差は、ＶＩＮ×Ｇ／（１＋Ａ）より大きくなる。
【００５６】
このように、第１増幅フェーズでは、増幅信号ＶＯＵＴに、増幅器２の性能（利得Ａ）に応じた増幅誤差が発生する。これは、増幅器２が、オペアンプではなく、比較器ベース増幅器である場合であっても同様である。増幅器２が比較器ベース増幅器である場合には、第１増幅フェーズにおいて、増幅信号ＶＯＵＴに、増幅器２を構成する比較器の性能（有限時間）に応じた増幅誤差が発生する。
【００５７】
（第２増幅フェーズ）
第２増幅フェーズは、逐次比較回路３が、第１増幅フェーズの終了時の増幅信号ＶＯＵＴに含まれる増幅誤差を補正する動作フェーズである。第１増幅フェーズの終了後、第２増幅フェーズが開始する。なお、上述の通り、第１増幅フェーズの終了時において、仮想接地電圧ＶＸは０にはならないため、増幅器２は、第２増幅フェーズの間も増幅動作を実行する。
【００５８】
第２増幅フェーズにおいて、逐次比較回路３は、逐次比較動作を実行する。以下では、逐次比較動作の具体例について、図５を参照して説明する。ここでは、説明のため、Ｎ＝ｎ＝４であるものとする。
【００５９】
まず、１サイクル目の逐次比較動作（サイクル１）において、論理回路３２は、デジタル信号Ｄ［３：０］として、１０００を出力する。これにより、ＤＡＣ３３の容量Ｃ３に参照電圧ＶＲＥＦが印加され、増幅信号ＶＯＵＴが８ＶＬＳＢだけ変化する。増幅信号ＶＯＵＴの変化に伴って、仮想接地電圧ＶＸも変化する。
【００６０】
比較器３１は、変化後の仮想接地電圧ＶＸと接地電圧（＝０）とを比較し、比較結果を出力する。比較器３１は、ＶＸ＜０の場合、１を出力し、ＶＸ＞０の場合、０を出力する。１と０は逆でもよい。比較器３１が出力した１サイクル目の比較結果は、論理回路３２のレジスタＲ３に格納される。図５の例では、ＶＸ＞０であるため、レジスタＲ３には０が格納される。以降、ビットＤ［３］として０が出力される。
【００６１】
次に、２サイクル目の逐次比較動作（サイクル２）において、論理回路３２は、デジタル信号Ｄ［３：０］として、０１００を出力する。これにより、ＤＡＣ３３の容量Ｃ２に参照電圧ＶＲＥＦが印加され、増幅信号ＶＯＵＴが４ＶＬＳＢだけ変化する。増幅信号ＶＯＵＴの変化に伴って、仮想接地電圧ＶＸも変化する。
【００６２】
比較器３１は、変化後の仮想接地電圧ＶＸと接地電圧（＝０）とを比較し、比較結果を出力する。比較器３１が出力した２サイクル目の比較結果は、論理回路３２のレジスタＲ２に格納される。図５の例では、ＶＸ＜０であるため、レジスタＲ２には１が格納される。以降、ビットＤ［２］として０が出力される。
【００６３】
続いて、３サイクル目の逐次比較動作（サイクル３）において、論理回路３２は、デジタル信号Ｄ［３：０］として、０１１０を出力する。これにより、ＤＡＣ３３の容量Ｃ１に参照電圧ＶＲＥＦが印加され、増幅信号ＶＯＵＴが２ＶＬＳＢだけ変化する。増幅信号ＶＯＵＴの変化に伴って、仮想接地電圧ＶＸも変化する。
【００６４】
比較器３１は、変化後の仮想接地電圧ＶＸと接地電圧（＝０）とを比較し、比較結果を出力する。比較器３１が出力した３サイクル目の比較結果は、論理回路３２のレジスタＲ１に格納される。図５の例では、ＶＸ＞０であるため、レジスタＲ１には０が格納される。以降、ビットＤ［１］として０が出力される。
【００６５】
そして、４サイクル目の逐次比較動作（サイクル４）において、論理回路３２は、デジタル信号Ｄ［３：０］として、０１０１を出力する。これにより、ＤＡＣ３３の容量Ｃ０に参照電圧ＶＲＥＦが印加され、増幅信号ＶＯＵＴがＶＬＳＢだけ変化する。増幅信号ＶＯＵＴの変化に伴って、仮想接地電圧ＶＸも変化する。
【００６６】
比較器３１は、変化後の仮想接地電圧ＶＸと接地電圧（＝０）とを比較し、比較結果を出力する。比較器３１が出力した４サイクル目の比較結果は、論理回路３２のレジスタＲ０に格納される。図５の例では、ＶＸ＜０であるため、レジスタＲ０には１が格納される。以降、ビットＤ［０］として１が出力される。
【００６７】
以上の逐次比較動作の結果、図５に示すように、仮想接地電圧ＶＸが０に近づき、増幅信号ＶＯＵＴが理想値（＝ＶＩＮ×Ｇ）に近づき、増幅信号ＶＯＵＴの増幅誤差を第１増幅フェーズの終了時より小さくすることができる。
【００６８】
第２増幅フェーズの終了後、論理回路３２のレジスタＲｉやＤＡＣ３３の容量Ｃｉはリセットされ、次のサンプルフェーズが開始される。レジスタＲｉ及び容量Ｃｉは、次のサンプルフェーズが開始された後にリセットされてもよい。
【００６９】
以上説明した通り、本実施形態に係る増幅回路によれば、逐次比較回路３が逐次比較動作を実行することにより、増幅信号ＶＯＵＴの増幅誤差を抑制し、入力信号ＶＩＮの増幅精度を向上させることができる。したがって、高い増幅精度を有する増幅回路を実現することができる。
【００７０】
なお、以上の説明において、増幅回路は、単相構成であったが、差動構成とすることも可能である。
【００７１】
以下、本実施形態における制御回路４について詳しく説明する。
【００７２】
一般に、逐次比較回路３は、増幅信号ＶＯＵＴを補正可能な電圧範囲ＶＲＡＮＧＥが、最大誤差ＶＭＡＸより大きくなるように構成されるのが好ましい。最大誤差ＶＭＡＸとは、逐次比較動作により増幅誤差を補正する前の増幅信号ＶＯＵＴに含まれる、増幅誤差の最大値のことである。このような構成により、逐次比較動作の終了時の増幅信号ＶＯＵＴに含まれる増幅誤差を、ＬＳＢ電圧ＶＬＳＢ以下にすることができる。
【００７３】
電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくするためには、以下の式を満たすように逐次比較回路３を設計することが必要である。
【００７４】
【数２】
0006478896.tif 000003
【００７５】
式（２）では、上述の逐次比較回路３のように、各逐次比較動作における増幅信号ＶＯＵＴの変化量が、バイナリに設計されている場合を想定している。
【００７６】
式（２）からわかるように、ＬＳＢ電圧ＶＬＳＢを小さくし、逐次比較回路３による補正精度（増幅回路による増幅精度）を向上させると、要求される逐次比較動作のサイクル数ｎが大きくなる。サイクル数ｎが大きくなると、第２増幅フェーズが長くなり、逐次比較動作の速度が低下する。したがって、逐次比較動作における補正精度と速度とは、トレードオフの関係となる。
【００７７】
増幅器２の利得Ａを大きくし、最大誤差ＶＭＡＸを小さくすることにより、逐次比較動作の補正精度及び速度を同時に向上させることは可能であるが、微細なＣＭＯＳにより、十分に大きな利得Ａを有する増幅器２を構成することは困難である。
【００７８】
このため、逐次比較動作における補正精度及び速度を両立するためには、最大誤差ＶＭＡＸに応じて、サイクル数ｎやＬＳＢ電圧ＶＬＳＢを適切に設定することが重要となる。そこで、本実施形態における制御回路４は、サイクル数ｎを、最大誤差ＶＭＡＸに応じた適切な値に設定する。
【００７９】
制御回路４は、例えば、電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくなるように、サイクル数ｎを設定する。すなわち、制御回路４は、最大誤差ＶＭＡＸが大きいほど、サイクル数ｎを大きく設定する。これにより、補正後の増幅信号ＶＯＵＴの増幅誤差を、ＬＳＢ電圧ＶＬＳＢより小さくし、増幅信号ＶＯＵＴの補正精度（増幅精度）を向上させることができる。
【００８０】
また、制御回路４は、電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくなる範囲で、サイクル数ｎを小さく設定してもよい。これにより、補正精度（増幅精度）を向上させつつ、第２増幅フェーズを短くし、逐次比較動作の速度を向上させることができる。
【００８１】
制御回路４は、サイクル数ｎの上記のような設定方法を実現するために、増幅器２の環境状態を検出する。増幅器２の環境状態には、増幅器２を構成するトランジスタの閾値電圧Ｐ、増幅器２の電源電圧Ｖ、及び増幅器２が動作中の温度Ｔが含まれる。
【００８２】
これは、増幅信号ＶＯＵＴの増幅誤差は、増幅器２の利得Ａに依存し、増幅器２の利得Ａは、増幅器２の環境状態に依存するためである。増幅器２の環境状態に基づいてサイクル数ｎを設定することにより、最大誤差ＶＭＡＸに応じた上記の設定方法を実現できる。
【００８３】
一般に、増幅器２の利得Ａは、閾値電圧Ｐが高いほど高くなり、電源電圧Ｖが高いほど高くなり、温度Ｔが低いほど高くなる。すなわち、増幅器２の利得Ａは、閾値電圧Ｐが低いほど低くなり、電源電圧Ｖが低いほど低くなり、温度Ｔが高いほど低くなる。増幅器２の利得Ａは、温度Ｔによる影響が大きく、温度Ｔに依存して２倍から３倍程度変化することもある。
【００８４】
一方、逐次比較動作の速度は、閾値電圧Ｐが低いほど速くなり、電源電圧Ｖが高いほど速くなり、温度Ｔが高いほど速くなる。すなわち、逐次比較動作の速度は、閾値電圧Ｐが高いほど遅くなり、電源電圧Ｖが低いほど遅くなり、温度Ｔが低いほど遅くなる。
【００８５】
したがって、制御回路４は、サイクル数ｎを、トランジスタの閾値電圧が低いほど大きく設定し、電源電圧Ｖが低いほど大きく設定し、温度Ｔが高いほど大きく設定することにより、最大誤差ＶＭＡＸが大きいほどサイクル数ｎを大きく設定することができる。
【００８６】
制御回路４は、環境状態ＰＶＴの少なくとも１つを検出し、検出した環境状態に応じて上記のようにサイクル数ｎを設定してもよい。具体的には、制御回路４に、増幅器２の温度Ｔを検出する温度センサを設け、温度センサにより検出した温度Ｔに基づいて、制御回路４がサイクル数ｎを設定するのが好ましい。これは、増幅器２の利得Ａに対する温度Ｔの影響が大きいためである。
【００８７】
制御回路４は、温度Ｔが高いほど、サイクル数ｎを大きく設定すればよい。より詳細には、制御回路４は、温度Ｔに基づいて、電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくなる範囲でサイクル数ｎが最小となるように、サイクル数ｎを設定するのが好ましい。電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくなる範囲における最小のサイクル数ｎは、実験やシミュレーションにより予め設定すればよい。
【００８８】
制御回路４がこのようにサイクル数ｎを設定することにより、補正後の増幅信号ＶＯＵＴの増幅誤差をＬＳＢ電圧ＶＬＳＢより小さくし、補正精度を向上させることができる。また、温度Ｔが高いほど、逐次比較動作は高速になるため、サイクル数ｎを大きくすることによる第２増幅フェーズの長期化を抑制することができる。さらに、温度Ｔが低いほど、サイクル数ｎが小さく設定されるため、不要な逐次比較動作が行われず、逐次比較動作による消費電力を低減できる。
【００８９】
制御回路４は、上記のように環境状態ＰＶＴを直接的に検出する代わりに、環境状態ＰＶＴに依存するパラメータを検出し、検出したパラメータに応じてサイクル数ｎを設定してもよい。図６は、このような制御回路４の一例を示す図である。
【００９０】
図６の制御回路４は、環境状態ＰＶＴに依存するパラメータとして、所定期間におけるリングオシレータの発振回数を検出する。制御回路４は、リングオシレータ４１と、カウンタ回路４２と、マッピング回路４３と、を備える。
【００９１】
リングオシレータ４１は、リング状に接続された奇数個のインバータにより構成される。一般に、リングオシレータ４１の発振回数（フリーラン周波数）は、環境状態ＰＶＴの影響を受けやすいため、リングオシレータ４１の発振回数は、環境状態ＰＶＴを間接的に検出するためのパラメータとして利用できる。リングオシレータ４１は、微細化プロセスで非常に小さく、かつ、安価に製造可能である。リングオシレータ４１の発振信号は、カウンタ回路４２に入力される。
【００９２】
カウンタ回路４２は、所定期間におけるリングオシレータ４１の発振回数をカウントする。カウンタ回路４２は、例えば、サンプルフェーズを開始させるサンプルクロックを入力され、入力されたサンプルクロック間の発振回数をカウントする。これにより、サンプル周波数ｆｓにおける発振回数をカウントすることができる。カウンタ回路４２は、カウント値Ｃｏｕｎｔをマッピング回路４３に入力する。
【００９３】
マッピング回路４３は、基準周波数ｆにおける最適な発振回数と、サイクル数ｎと、の関係を対応付けたマッピングテーブルを備える。最適な発振回数は、実験やシミュレーションにより、予め設定可能である。
【００９４】
また、マッピング回路４３は、外部のＰＬＬ（Phase Locked Loop）などからサンプル周波数情報を取得する。サンプル周波数情報とは、サンプル周波数ｆｓを示す情報である。
【００９５】
マッピング回路４３は、カウンタ回路４２から入力されたカウント値Ｃｏｕｎｔと、サンプル周波数情報と、に基づいて、基準周波数ｆにおける発振回数のカウント値Ｃｏｕｎｔ２を算出する。カウント値Ｃｏｕｎｔ２は、以下の式で算出される。
【００９６】
【数３】
0006478896.tif 000004
【００９７】
これにより、カウント値Ｃｏｕｎｔから、サンプル周波数ｆｓの変動による影響を除去することができる。そして、マッピング回路４３は、算出したカウント値Ｃｏｕｎｔ２に基づいてマッピングテーブルを参照し、最適なサイクル数ｎを決定する。マッピング回路４３は、決定したサイクル数ｎを逐次比較回路３に設定するための制御信号を出力する。制御信号は、逐次比較回路３に入力される。制御信号については、後述する。
【００９８】
図７は、マッピングテーブルの一例を示す図である。図７の例では、カウント値Ｃｏｕｎｔ２が４以下（環境状態が低速状態）の場合、サイクル数ｎは３に設定され、カウント値Ｃｏｕｎｔ２が５以上１９以下（環境状態が通常状態）の場合、サイクル数ｎは５に設定され、カウント値Ｃｏｕｎｔ２が２０以上（環境状態が高速状態）の場合、サイクル数ｎは７に設定される。
【００９９】
低速状態は、例えば、トランジスタの閾値電圧Ｐが高く、温度Ｔが低く、かつ、電源電圧Ｖが低い、という環境状態である。低速状態では、逐次比較動作の速度が低下するが、増幅器２の利得Ａが大きいため、小さいサイクル数ｎでも、補正精度を維持することができる。したがって、低速状態では、サイクル数ｎが小さく設定されるのが好ましい。
【０１００】
一方、高速状態は、例えば、トランジスタの閾値電圧Ｐが低く、温度Ｔが高く、かつ、電源電圧Ｖが低い、という環境状態である。高速状態では、増幅器２の利得が低下するが、第２増幅フェーズに実行可能な逐次比較動作のサイクル数が大きくなるため、サイクル数ｎを大きくしても、第２増幅フェーズの長期化を抑制できる。したがって、高速状態では、サイクル数ｎが大きく設定されるのが好ましい。
【０１０１】
なお、図７の例では、サイクル数ｎは、リングオシレータの発振回数（環境状態ＰＶＴ）に応じて３通りの値（３，５，７）に設定されるが、２通りの値に設定されてもよいし、４通り以上の値に設定されてもよい。
【０１０２】
以下、サイクル数ｎの設定方法について、図８を参照して具体的に説明する。図８は、逐次比較回路３が備える論理回路３２の一例を示す図である。図８の論理回路３２は、レジスタＲ０〜Ｒ２と、アンドゲートＡＮＤ０〜ＡＮＤ２と、ＯＲゲートＯＲ０，ＯＲ１と、を備え、制御回路４が出力する制御信号ＳＴＡＲＴ［２：０］により、サイクル数ｎを設定される。図８の例では、制御信号ＳＴＡＲＴ［２：０］は、３ビットのデジタル信号である。ＳＴＡＲＴ［２］は、制御信号ＳＴＡＲＴ［２：０］の１番目のビット（ＭＳＢ）、ＳＴＡＲＴ［０］は、制御信号ＳＴＡＲＴ［２：０］の３番目のビット（ＬＳＢ）である。
【０１０３】
アンドゲートＡＮＤ２は、第２増幅フェーズを開始させるクロックＳＡＭＰＢと、ＳＴＡＲＴ［２］と、を入力される。アンドゲートＡＮＤ２の出力信号は、レジスタＲ２に入力トークン（Ｔｏｋｅｎ）として入力される。
【０１０４】
アンドゲートＡＮＤ１は、クロックＳＡＭＰＢと、ＳＴＡＲＴ［１］と、を入力される。アンドゲートＡＮＤ１の出力信号は、オアゲートＯＲ１に入力される。
【０１０５】
アンドゲートＡＮＤ０は、クロックＳＡＭＰＢと、ＳＴＡＲＴ［０］と、を入力される。アンドゲートＡＮＤ０の出力信号は、オアゲートＯＲ０に入力される。
【０１０６】
オアゲートＯＲ１は、レジスタＲ２の出力トークン（Ｔｏｋｅｎ  ｏｕｔ）と、アンドゲートＡＮＤ１の出力信号と、を入力される。オアゲートＯＲ１の出力信号は、レジスタＲ１に入力トークンとして入力される。
【０１０７】
オアゲートＯＲ０は、レジスタＲ１の出力トークンと、アンドゲートＡＮＤ０の出力信号と、を入力される。オアゲートＯＲ０の出力信号は、レジスタＲ０に入力トークンとして入力される。
【０１０８】
各レジスタＲｉは、入力トークンとして１を入力されると、ビットＤ［ｉ］を１に遷移させる。これにより、容量Ｃｉに参照電圧ＶＲＥＦが印加され、増幅信号ＶＯＵＴが２ｉ×ＶＬＳＢだけ変化する。増幅信号ＶＯＵＴの変化に伴って、仮想接地電圧ＶＸも変化する。
【０１０９】
比較器３１は、変化後の仮想接地電圧ＶＸと接地電圧（＝０）とを比較し、比較結果を出力する。レジスタＲｉは、比較器３１が出力した比較結果を格納し、出力トークンとして１を出力する。
【０１１０】
したがって、ＳＴＡＲＴ［２：０］＝１００の場合、レジスタＲ２から逐次比較動作が開始され、逐次比較動作が３サイクル実行される（ｎ＝３）。ＳＴＡＲＴ［２：０］＝０１０の場合、レジスタＲ１から逐次比較動作が開始され、逐次比較動作が２サイクル実行される（ｎ＝２）。ＳＴＡＲＴ［２：０］＝００１の場合、レジスタＲ０から逐次比較動作が開始され、逐次比較動作が１サイクル実行される（ｎ＝１）。すなわち、制御回路４は、制御信号ＳＴＡＲＴ［２：０］により、サイクル数ｎを制御することができる。
【０１１１】
論理回路３２がＮ個のレジスタＲｉ（ｉ＝０〜Ｎ−１）を備える場合には、制御回路４は、ＳＴＡＲＴ［ｎ−１］だけが１である、Ｎビットの制御信号ＳＴＡＲＴ［Ｎ−１：０］を出力すればよい。これにより、レジスタＲｎ−１から逐次比較動作が開始され、逐次比較回路３に逐次比較動作をｎサイクル実行させることができる。
【０１１２】
（第２実施形態）
第２実施形態に係る増幅回路について、図９を参照して説明する。第１実施形態では、制御回路４は、環境状態を検出し、検出した環境状態に基づいて、逐次比較動作のサイクル数ｎを制御した。これに対して、本実施形態では、制御回路４は、環境状態を検出し、検出した環境状態に基づいて、ＤＡＣ３３の参照電圧ＶＲＥＦを制御する。
【０１１３】
図９は、本実施形態に係る増幅回路の一例を示す図である。図９に示すように、制御回路４は、ＤＡＣ３３に参照電圧源ＶＲＥＦを制御する制御信号を入力する。この制御信号により、参照電圧源ＶＲＥＦの参照電圧ＶＲＥＦが設定される。すなわち、本実施形態において、参照電圧源ＶＲＥＦは、参照電圧ＶＲＥＦが可変な電圧源である。また、サイクル数ｎは、一定である。他の構成は、第１実施形態と同様である。
【０１１４】
本実施形態において、制御回路４は、電圧範囲ＶＲＡＮＧＥを最大誤差ＶＭＡＸより大きくなるように、参照電圧ＶＲＥＦを設定する。すなわち、制御回路４は、最大誤差ＶＭＡＸが大きいほど、参照電圧ＶＲＥＦを高く設定する。これにより、補正後の増幅信号ＶＯＵＴの増幅誤差を、ＬＳＢ電圧ＶＬＳＢより小さくし、増幅信号ＶＯＵＴの補正精度（増幅精度）を向上させることができる。
【０１１５】
また、本実施形態では、最大誤差ＶＭＡＸが小さいほど、参照電圧ＶＲＥＦが低く設定されるため、ＬＳＢ電圧ＶＬＳＢが小さくなる。このため、最大誤差ＶＭＡＸが小さいほど、増幅信号ＶＯＵＴの補正精度（増幅精度）を向上させることができる。
【０１１６】
なお、本実施形態において、最大誤差ＶＭＡＸの予測方法は、第１実施形態と同様である。すなわち、制御回路４は、環境状態ＰＶＴや、環境状態ＰＶＴに依存するパラメータを検出し、検出結果に基づいて最大誤差ＶＭＡＸを予測すればよい。
【０１１７】
また、制御回路４は、第１実施形態におけるサイクル数ｎの制御と、本実施形態における参照電圧ＶＲＥＦの制御と、を同時に実行してもよい。これにより、第１実施形態と同様に逐次比較動作の高速化しつつ、増幅精度を更に向上させることができる。
【０１１８】
（第３実施形態）
第３実施形態に係る増幅回路について、図１０及び図１１を参照して説明する。第１実施形態及び第２実施形態では、制御回路４は、環境状態を検出し、検出した環境状態に基づいて、逐次比較回路３を制御した。これに対して、本実施形態では、制御回路４は、サイクル数ｎを順次大きくしながら、逐次比較回路３に増幅信号ＶＯＵＴの補正を繰り返し実行させることにより、電圧範囲ＶＲＡＮＧＥが最大誤差ＶＭＡＸより大きくなるサイクル数ｎを探索する。
【０１１９】
図１０は、本実施形態に係る増幅回路の一例を示す図である。図１０に示すように、本実施形態において、制御回路４は、論理回路３２からデジタル信号Ｄ［Ｎ−１：０］を入力される。他の構成は、第１実施形態と同様である。
【０１２０】
以下、制御回路４がサイクル数ｎを探索する処理を、較正処理という。制御回路４は、較正処理を、増幅処理の開始前や、所定の時間間隔で実行する。図１１は、制御回路４による較正処理の一例を示すフローチャートである。
【０１２１】
較正処理が開始されると、まず、制御回路４は、サイクル数ｎを初期値に設定する（ステップＳ１）。初期値は、例えば、１であるが、これに限られない。
【０１２２】
次に、制御回路４は、増幅回路による入力信号ＶＩＮの増幅を実行する。増幅回路は、サンプルフェーズ、第１増幅フェーズ、及び第２増幅フェーズを実行する。第２増幅フェーズにおいて、逐次比較回路３は、ｎサイクルの逐次比較動作を実行する（ステップＳ２）。
【０１２３】
続いて、制御回路４は、第２フェーズの終了時に論理回路３２が出力したデジタル信号Ｄ［Ｎ−１：０］を取得する（ステップＳ３）。
【０１２４】
そして、制御回路４は、取得したデジタル信号Ｄ［Ｎ−１：０］がオーバフローしているか判定する（ステップＳ４）。オーバフローとは、デジタル信号Ｄ［Ｎ−１：０］の全てのビットが１又は０になることをいう。第１増幅フェーズの終了時に増幅器２が出力した増幅信号に含まれる増幅誤差が、電圧範囲ＶＲＡＮＧＥより大きい場合、オーバフローが発生する。
【０１２５】
オーバフローが発生した場合（ステップＳ４のＹＥＳ）、制御回路４は、サイクル数ｎを１大きくする（ステップＳ５）。以降、デジタル信号Ｄ［Ｎ−１：０］にオーバフローが発生しなくなるまで、ステップＳ２〜Ｓ５が繰り返される。そして、ステップＳ４において、オーバフローが発生しなかった場合（ステップＳ４のＮＯ）、制御回路４は、較正処理を終了する。その後、逐次比較回路３は、較正処理の終了時に設定されたサイクル数ｎだけ、逐次比較動作を実行する。
【０１２６】
以上説明した較正処理により、電圧範囲ＶＲＡＮＧＥが増幅誤差より大きくなる範囲で、サイクル数ｎが最小となるように、サイクル数ｎを設定することができる。これにより、逐次比較動作終了後の増幅信号ＶＯＵＴに含まれる増幅誤差を、ＬＳＢ電圧ＶＬＳＢ以下にすることができる。すなわち、増幅回路の増幅精度を向上させることができる。また、サイクル数ｎを抑制し、逐次比較動作を高速化することができる。
【０１２７】
なお、本実施形態において、制御回路４は、サイクル数ｎを設定した後、設定したサイクル数ｎでの入力信号ＶＩＮの増幅を複数回繰り返し、結果として得られた複数のデジタル信号Ｄ［Ｎ−１：０］に基づいて、オーバフローの判定を行ってもよい。
【０１２８】
また、以上の説明では、制御回路４は、サイクル数ｎを徐々に大きくすることにより、最適なサイクル数ｎを探索したが、サイクル数ｎを徐々に小さくすることにより、最適なサイクル数ｎを探索してもよい。この場合、制御回路４は、サイクル数ｎの初期値をＮに設定し、デジタル信号Ｄ［Ｎ−１：０］にオーバフローが発生するまでサイクル数ｎを小さくし、オーバフローが発生したｎより１大きい値を、サイクル数ｎとして設定すればよい。
【０１２９】
（第４実施形態）
第４実施形態に係るパイプラインＡＤＣ１００について、図１２を参照して説明する。本実施形態に係るパイプラインＡＤＣ１００は、第１実施形態乃至第３実施形態のいずれかに係る増幅回路を備える。パイプラインＡＤＣ１００は、入力されたアナログ信号ＡＤＣＩＮをＡＤ変換し、アナログ信号ＡＤＣＩＮに応じたデジタル信号ＡＤＣＯＵＴを出力する。
【０１３０】
図１２は、本実施形態に係るパイプラインＡＤＣ１００の一例を示す図である。図１２に示すように、パイプラインＡＤＣ１００は、エンコーダ（Encoder）１１０と、複数のパイプラインステージ（Pipeline Stage）１２０と、を備える。
【０１３１】
エンコーダ１１０は、各パイプラインステージ１２０のＡＤ変換結果に基づいて、デジタル信号ＡＤＣＯＵＴをエンコードする。
【０１３２】
パイプラインステージ１２０は、サブＡＤＣ（Sub ADC）１２１と、サブＤＡＣ（Sub DAC）１２２と、残差演算回路１２３と、増幅回路１２４と、を備える。
【０１３３】
サブＡＤＣ１２１は、アナログ信号ＡＤＣＩＮ又は前段のパイプラインステージ１２０の出力信号を入力され、入力された信号をＡＤ変換し、ＡＤ変換結果を出力する。サブＡＤＣとして、デルタシグマＡＤＣ、フラッシュＡＤＣ、逐次比較ＡＤＣなど、任意のＡＤＣを利用できる。サブＡＤＣ１２１が出力したＡＤ変換結果は、サブＤＡＣ１２２及びエンコーダ１１０に入力される。
【０１３４】
サブＤＡＣ１２２は、サブＡＤＣ１２１からＡＤ変換結果を入力され、入力されたＡＤ変換結果をＤＡ変換し、アナログ信号を出力する。サブＤＡＣ１２２として、容量性ＤＡＣや抵抗性ＤＡＣなど、任意のＤＡＣを利用できる。サブＤＡＣ１２２の出力信号は、残差演算回路１２３に入力される。
【０１３５】
残差演算回路１２３は、アナログ信号ＡＤＣＩＮ又は前段のパイプラインステージ１２０の出力信号と、サブＤＡＣ１２２の出力信号と、を入力され、これらの差を残差信号として出力する。残差演算回路１２３として、アナログ加算器やアナログ減算器などを利用できる。残差演算回路１２３が出力した残差信号は、増幅回路１２４に入力される。
【０１３６】
増幅回路１２４は、第１実施形態乃至第３実施形態のいずれかに係る増幅回路であり、残差演算回路１２３から残差信号を入力され、入力された残差信号を増幅する。残差信号が上述の入力信号ＶＩＮに相当し、増幅回路１２４の出力信号が増幅信号ＶＯＵＴに相当する。
【０１３７】
以上説明した通り、本実施形態に係るパイプラインＡＤＣ１００は、第１実施形態乃至第３実施形態のいずれかに係る増幅回路を備える。このような構成により、パイプラインＡＤＣ１００のＡＤ変換精度を向上させたり、消費電力を低下させたりすることができる。
【０１３８】
なお、本実施形態では、第１実施形態乃至第３実施形態のいずれかに係る増幅回路は、パイプラインＡＤＣに適用されたが、サブレンジＡＤＣなどの他のＡＤＣに適用することも可能である。
【０１３９】
（第５実施形態）
第５実施形態に係る無線通信装置２００について、図１３を参照して説明する。本実施形態に係る無線通信装置２００は、第１実施形態乃至第３実施形態のいずれかに係る増幅回路を備える。
【０１４０】
図１３は、本実施形態に係る無線通信装置のハードウェア構成の一例を示す図である。この構成は、無線通信装置２００が非アクセスポイント及びアクセスポイントの無線端末のいずれに搭載される場合にも適用可能である。
【０１４１】
図１３に示すように、この無線通信装置２００は、ベースバンドＩＣ（Integrated Circuit）２１１と、ＲＦ（Radio Frequency）ＩＣ２２１と、バラン２２５と、水晶発振器２４３と、スイッチ２４５と、アンテナ２４７とを備える。
【０１４２】
ベースバンドＩＣ２１１は、ベースバンド回路２１２と、メモリ２１３と、ホスト・インターフェース２１４と、ＣＰＵ（Central Processing Unit）２１５と、ＤＡＣ２１６と、ＡＤＣ（Analog to Digital Converter）２１７と、を備える。
【０１４３】
メモリ２１３は、無線通信装置２００がホストシステムとの間で受け渡しするデータを格納する。またメモリ２１３は、他の無線通信装置に通知する情報や、他の無線通信装置から通知された情報などを格納する。さらに、メモリ２１３は、ＣＰＵ２１５の実行に必要なプログラムを記憶し、ＣＰＵ２１５がプログラムを実行する際の作業領域として利用される。メモリ２１３は、ＳＲＡＭやＤＲＡＭ等の揮発性メモリであってもよいし、ＮＡＮＤやＭＲＡＭ等の不揮発性メモリであってもよい。
【０１４４】
ホスト・インターフェース２１４は、無線通信装置２００がホストシステムと接続するためのインターフェースである。インターフェースは、例えば、ＵＡＲＴ、ＳＰＩ、ＳＤＩＯ、ＵＳＢ、ＰＣＩ  Ｅｘｐｒｅｓｓなどであるが、これに限られない。
【０１４５】
ＣＰＵ２１５は、プログラムを実行することによりベースバンド回路２１２を制御するプロセッサである。ベースバンド回路２１２は、主にＭＡＣ層の処理及び物理層の処理を行う。ベースバンド回路２１２及びＣＰＵ２１５の少なくとも一方は、通信を制御する通信制御装置として機能する。
【０１４６】
また、ベースバンド回路２１２及びＣＰＵ２１５の少なくとも一方が、クロックを生成するクロック生成部を含み、このクロック生成部で生成するクロックにより、通信装置２００の内部時間を管理してもよい。
【０１４７】
ベースバンド回路２１２は、送信するフレームに、物理層の処理として、物理ヘッダの付加、符号化、暗号化、及び変調処理（ＭＩＭＯ変調を含んでもよい）など行い、例えば２種類のデジタルベースバンド信号（以下、デジタルＩ信号とデジタルＱ信号）を生成する。ここでいうフレームには、Ｎｕｌｌ  Ｄａｔａ  Ｐａｃｋｅｔなど、ＩＥＥＥ８０２．１１規格又はこれに準拠する規格で、パケットと呼ばれるものが含まれてもよい。なお、ベースバンド回路２１２は、直交変調せずに一系統の信号のままで送信する場合には、１種類のベースバンド信号を生成すればよい。
【０１４８】
ＤＡＣ２１６は、ベースバンド回路２１２から入力される信号をＤＡ変換する。より詳細には、ＤＡＣ２１６はデジタルＩ信号をアナログのＩ信号（アナログＩ信号）に変換し、デジタルＱ信号をアナログのＱ信号（アナログＱ信号）に変換する。無線通信装置２００が複数のアンテナを備え、一系統又は複数系統の送信信号をアンテナの数だけ振り分けて送信する場合には、アンテナの数に応じた数のＤＡＣ２１６を設けてもよい。
【０１４９】
ベースバンドＩＣ２１１のＡＤＣ２１７については、後述する。
【０１５０】
ＲＦ  ＩＣ２２１は、例えば、ＲＦアナログＩＣ及び高周波ＩＣの少なくとも一方である。ＲＦ  ＩＣ２２１は、フィルタ２２２と、ミキサ２２３と、プリアンプ２２４と、ＰＬＬ２４２と、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）２３４と、バラン２３５と、ミキサ２３３と、フィルタ２３２と、を備える。ＲＦ  ＩＣ２２１の上記構成のいくつかは、ベースバンドＩＣ２１１や、別のＩＣ上に配置されてもよい。
【０１５１】
フィルタ２２２は、ＤＡＣ２１６から入力されるアナログＩ信号及びアナログＱ信号のそれぞれから、所望帯域の信号を抽出する。フィルタ２２２は、帯域通過フィルタであってもよいし、低域通過フィルタであってもよい。
【０１５２】
ＰＬＬ２４２は、水晶発振器２４３から入力される発振信号を用いて、発振信号の分周及び逓倍の少なくとも一方を行うことで、入力信号の位相に同期した、一定周波数の信号を生成する。ＰＬＬ２４２は、例えば、ＶＣＯ（Voltage Controlled Oscillator）を備える。ＰＬＬ２４２は、水晶発振器２４３から入力される発振信号に基づいて、ＶＣＯを利用してフィードバック制御を行うことで、一定周波数の信号を生成できる。生成した一定周波数の信号は、ミキサ２２３，２３３に入力される。無線通信装置２００は、ＰＬＬ２４２の代わりに、一定周波数の信号を生成可能な他の回路を備えてもよい。
【０１５３】
ミキサ２２３は、フィルタ２２２を通過したアナログＩ信号及びアナログＱ信号を、ＰＬＬ２４２から供給される一定周波数の信号を利用して、無線周波数にアップコンバートする。
【０１５４】
プリアンプ２２４は、ミキサ２２３で生成された無線周波数のアナログＩ信号及びアナログＱ信号を、所望の出力電力まで増幅する。
【０１５５】
バラン２２５は、平衡信号（差動信号）を不平衡信号（シングルエンド信号）に変換するための変換器である。ＲＦ  ＩＣ２２１では平衡信号が利用されるが、ＲＦ  ＩＣ２２１の出力からアンテナ２４７までは不平衡信号が利用されるため、バラン２２５でこれらの信号変換を行う。
【０１５６】
スイッチ２４５は、送信時は、送信側のバラン２２５に接続され、受信時は、受信側のＬＮＡ２３４に接続される。スイッチ２４５の制御は、ベースバンドＩＣ２１１により行われてもよいし、ＲＦ  ＩＣ２２１により行われてもよいし、スイッチ２４５を制御する別の回路が存在し、当該回路がスイッチ２４５の制御を行ってもよい。
【０１５７】
プリアンプ２２４で増幅された無線周波数のアナログＩ信号及びアナログＱ信号は、バラン２２５で平衡−不平衡変換された後、アンテナ２４７から空間に電波として放射される。
【０１５８】
アンテナ２４７は、チップアンテナでもよいし、プリント基板上に配線により形成されたアンテナでもよいし、線状の導体素子を利用して形成されたアンテナでもよい。
【０１５９】
ＬＮＡ２３４は、アンテナ２４７からスイッチ２４５を介して受信した信号を、雑音を低く抑えたまま、復調可能なレベルまで増幅する。
【０１６０】
バラン２３５は、ＬＮＡ２３４で増幅された信号を、不平衡−平衡変換する。
【０１６１】
ミキサ２３３は、バラン２３５で平衡信号に変換された受信信号を、ＰＬＬ２４２から入力される一定周波数の信号を用いてベースバンドにダウンコンバートする。より詳細には、ミキサ２３３は、ＰＬＬ２４２から入力される一定周波数の信号に基づき、互いに９０°位相のずれた搬送波を生成する。そして、ミキサ２３３は、バラン２３５で変換された受信信号を、互いに９０°位相のずれた搬送波により直交復調して、受信信号と同位相のＩ（Ｉｎ−ｐｈａｓｅ）信号と、Ｉ信号より９０°位相が遅れたＱ（Ｑｕａｄ−ｐｈａｓｅ）信号と、を生成する。なお、ミキサ２３３は、直交復調せずに一系統の信号だけを生成してもよい。
【０１６２】
フィルタ２３２は、ミキサ２３３が生成したＩ信号及びＱ信号から、所望帯域の信号を抽出する。フィルタ２３２は、帯域通過フィルタであってもよいし、低域通過フィルタであってもよい。
【０１６３】
フィルタ２３２で抽出されたＩ信号及びＱ信号は、ゲインを調整された後に、ＲＦ  ＩＣ２２１から出力される。
【０１６４】
ベースバンドＩＣ２１１のＡＤＣ２１７は、ＲＦ  ＩＣ２２１からの入力信号を、ＡＤ変換する。より詳細には、ＡＤＣ２１７は、Ｉ信号をデジタルＩ信号に変換し、Ｑ信号をデジタルＱ信号に変換する。
【０１６５】
本実施形態において、ＡＤＣ２１７として、第１実施形態乃至第３実施形態のいずれかに係る増幅回路を備えたＡＤＣが利用される。ＡＤＣ２１７は、第４実施形態に係るパイプラインＡＤＣであってもよいし、上述の増幅回路を備える他のタイプのＡＤＣであってもよい。ＡＤＣ２１７が出力したデジタルＩ信号及びデジタルＱ信号は、ベースバンド回路２１２に入力される。
【０１６６】
ベースバンド回路２１２は、ＡＤＣ２１７から入力されたデジタルＩ信号及びデジタルＱ信号デジタルに基づいて、復調処理、誤り訂正符号処理、及び物理ヘッダの処理など、物理層の処理（ＭＩＭＯ復調を含んでもよい）等を実行し、フレームを得る。ベースバンド回路２１２は、フレームに対してＭＡＣ層の処理を実行する。ベースバンド回路２１２は、ＴＣＰ／ＩＰを実装している場合には、ＴＣＰ／ＩＰの処理を実行してもよい。
【０１６７】
なお、図１３の例では、無線通信装置２００は、アンテナ２４７を１本備えるが、複数本備えてもよい。この場合、無線通信装置２００は、送信系統（２１６、２２２〜２２５）、受信系統（２３２〜２３５）、ＰＬＬ２４２、水晶発振器２４３、及びスイッチ２４５を含むセットを、アンテナ２４７ごとにそれぞれ備えてもよい。各セットは、それぞれベースバンド回路２１２に接続されてもよい。
【０１６８】
また、ベースバンドＩＣ２１１とＲＦ  ＩＣ２２１は同じ基板上に形成されてもよい。また、ベースバンドＩＣ２１１とＲＦ  ＩＣ２２１は１チップで構成されてもよい。ＤＡＣ２１６及びＡＤＣ２１７の両方またはいずれか一方が、ＲＦ  ＩＣ２２１に配置されてもよいし、別のＩＣに配置されてもよい。またメモリ２１３及びＣＰＵ２１５の両方またはいずれか一方が、ベースバンドＩＣとは別のＩＣに配置されてもよい。
【０１６９】
以上説明した通り、本実施形態に係る無線通信装置２００は、第１実施形態乃至第３実施形態のいずれかに係る増幅回路を備えるＡＤＣ２１７を備える。このような構成により、無線通信装置２００の通信精度を向上させたり、消費電力を低下させたりすることができる。
【０１７０】
（第６実施形態）
第６実施形態に係る無線端末について、図１４〜図１６を参照して説明する。本実施形態に係る無線端末は、第５実施形態に係る無線通信装置を備える。図１４及び図１５は、本実施形態に係る無線端末の一例を示す斜視図である。
【０１７１】
図１４の無線端末はノートＰＣ３０１であり、図１５の無線端末は移動体無線端末３２１である。ノートＰＣ３０１及び移動体無線端末３２１は、それぞれ無線通信装置３０５，３１５を搭載している。無線通信装置３０５，３１５は、いずれも第５実施形態に係る無線通信装置である。
【０１７２】
なお、無線通信装置を搭載する無線端末は、ノートＰＣや移動体無線端末に限定されず、例えば、ＴＶ、デジタルカメラ、ウェアラブルデバイス、タブレット、スマートフォン、ゲーム装置、ネットワークストレージ装置、モニタ、デジタルオーディオプレーヤ、Ｗｅｂカメラ、ビデオカメラ、プロジェクト、ナビゲーションシステム、外部アダプタ、内部アダプタ、セットトップボックス、ゲートウェイ、プリンタサーバ、モバイルアクセスポイント、ルータ、エンタープライズ／サービスプロバイダアクセスポイント、ポータブル装置、ハンドヘルド装置等であってもよい。
【０１７３】
また、第５実施形態に係る無線通信装置は、メモリカードにも搭載可能である。図１６は、メモリカードの一例を示す図である。図１６のメモリカード３３１は、第５実施形態に係る無線通信装置３５５と、メモリカード本体３３２と、を含む。メモリカード３３１は、外部の装置（他の無線端末やアクセスポイント等）との無線通信のために、無線通信装置３３５を利用する。なお、図１６では、メモリカード３３１内の他の要素（例えばメモリ等）は、図示省略されている。
【０１７４】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１７５】
１：サンプルホールド回路、２：増幅器、３：逐次比較回路、４：制御回路、３１：比較器、３２：論理回路、３３：ＤＡＣ、４１：リングオシレータ、４２：カウンタ回路、４３：マッピング回路、１００：パイプラインＡＤＣ、１１０：エンコーダ、１２０：パイプラインステージ、１２１：サブＡＤＣ、１２２：サブＤＡＣ、１２３：残差演算回路、１２４：増幅回路、２００：無線通信装置、２１１：ベースバンドＩＣ、２１２：ベースバンド回路、２１３：メモリ、２１４：ホスト・インターフェース、２１５：ＣＰＵ、２１６：ＤＡＣ、２１７：ＡＤＣ、２２１：ＲＦ  ＩＣ、２２２：フィルタ、２２３：ミキサ、２２４：プリアンプ、２２５：バラン、２３２：フィルタ、２３３：ミキサ、２３５：バラン、２３４：ＬＮＡ、２４２：ＰＬＬ、２４３：水晶発振器、２４５：スイッチ、２４７：アンテナ、３０１：ノートＰＣ、３０５：無線通信装置、３１５：無線通信装置、３２１：移動体端末、３３１：メモリカード、３３２：メモリカード本体、３５５無線通信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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