(57)【特許請求の範囲】
【請求項１】
複数のデジタル信号を同時に送信可能な第１半導体素子と、
前記複数のデジタル信号を受信可能な第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子が実装され、グラウンド線と、基幹電源線と、前記基幹電源線から分岐して、前記第１半導体素子の電源端子に接続された第１電源線と、前記第１電源線又は前記基幹電源線から接続部を介して分岐して前記第２半導体素子の電源端子に接続された第２電源線とが形成された基板群と、
前記基板群に実装され、前記第１電源線と前記グラウンド線との間に接続された第１コンデンサと、
前記基板群に実装され、前記第２電源線と前記グラウンド線との間に接続された第２コンデンサと、
前記基板群に実装され、前記接続部に配置された、前記第２電源線よりも高抵抗の抵抗素子と、
前記基板群に実装され、前記基幹電源線に接続され、直流電圧を発生する電源回路と、を備え、
前記第１半導体素子は、前記電源回路によって前記抵抗素子を介さずに前記基幹電源線及び前記第１電源線を介して直流電圧が印加されることを特徴とするプリント回路板。
【請求項２】
前記抵抗素子の電気抵抗値は、５０［ｍΩ］以上１０００［ｍΩ］以下であることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記抵抗素子の電気抵抗値は、１００［ｍΩ］以上４００［ｍΩ］以下であることを特徴とする請求項１に記載のプリント回路板。
【請求項４】
前記第１半導体素子がコントローラであり、前記第２半導体素子がメモリであることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
【請求項５】
前記基板群は、
前記第１半導体素子が実装された第１パッケージ基板と、前記第２半導体素子が実装された第２パッケージ基板とを有するパッケージ基板群と、
前記パッケージ基板群が実装されたプリント配線板と、を有することを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
【請求項６】
前記第１パッケージ基板は、前記プリント配線板に実装され、
前記第２パッケージ基板は、前記第１パッケージ基板に実装され、
前記第１電源線は、前記第１パッケージ基板に形成され、
前記第２電源線は、前記第１パッケージ基板及び前記第２パッケージ基板に形成されていることを特徴とする請求項５に記載のプリント回路板。
【請求項７】
前記第１電源線及び前記第２電源線は、更に前記プリント配線板に形成されていることを特徴とする請求項６に記載のプリント回路板。
【請求項８】
前記第１パッケージ基板及び前記第２パッケージ基板は、前記プリント配線板に実装され、
前記第１電源線は、前記第１パッケージ基板及び前記プリント配線板に形成され、
前記第２電源線は、前記第２パッケージ基板及び前記プリント配線板に形成されていることを特徴とする請求項５に記載のプリント回路板。
【請求項９】
前記パッケージ基板群は、更に、前記第１パッケージ基板と前記第２パッケージ基板とが実装された第３パッケージ基板を有し、
前記第１電源線は、前記第１パッケージ基板及び前記第３パッケージ基板に形成され、
前記第２電源線は、前記第２パッケージ基板及び前記第３パッケージ基板に形成されていることを特徴とする請求項５に記載のプリント回路板。
【請求項１０】
複数のデジタル信号を同時に送信可能な第１半導体素子と、
前記複数のデジタル信号を受信可能な第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子が実装され、グラウンド線と、前記第１半導体素子の電源端子に接続された第１電源線と、前記第１電源線から接続部を介して分岐して前記第２半導体素子の電源端子に接続された第２電源線とが形成されたパッケージ基板群と、
前記パッケージ基板群に実装され、前記第１電源線と前記グラウンド線との間に接続された第１コンデンサと、
前記パッケージ基板群に実装され、前記第２電源線と前記グラウンド線との間に接続された第２コンデンサと、
前記パッケージ基板群に実装され、前記接続部に配置された、前記第２電源線よりも高抵抗の抵抗素子と、を備え、
前記第１半導体素子は、前記第１電源線に接続される電源回路によって前記抵抗素子を介さずに前記第１電源線を介して直流電圧が印加されることを特徴とする半導体パッケージ。
【請求項１１】
前記抵抗素子の電気抵抗値は、５０［ｍΩ］以上１０００［ｍΩ］以下であることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
前記抵抗素子の電気抵抗値は、１００［ｍΩ］以上４００［ｍΩ］以下であることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１３】
前記第１半導体素子がコントローラであり、前記第２半導体素子がメモリであることを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体パッケージ。
【請求項１４】
前記パッケージ基板群は、
前記第１半導体素子が実装された第１パッケージ基板と、前記第２半導体素子が実装された第２パッケージ基板とを有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体パッケージ。
【請求項１５】
前記第２パッケージ基板は、前記第１パッケージ基板に実装され、
前記第１電源線は、前記第１パッケージ基板に形成され、
前記第２電源線は、前記第１パッケージ基板及び前記第２パッケージ基板に形成されていることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項１６】
前記パッケージ基板群は、更に、前記第１パッケージ基板と前記第２パッケージ基板とが実装された第３パッケージ基板を有し、
前記第１電源線は、前記第１パッケージ基板及び前記第３パッケージ基板に形成され、
前記第２電源線は、前記第２パッケージ基板及び前記第３パッケージ基板に形成されていることを特徴とする請求項１４に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージがプリント配線板に実装されたプリント回路板、及びプリント配線板に実装される半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージは、半導体素子としての半導体集積回路と、半導体集積回路が実装されたパッケージ基板とを有し、プリント配線板に実装されて動作する。プリント配線板には、動作に必要な直流電圧を半導体パッケージに供給する電源回路が実装されており、プリント配線板の電源線を通じて、電源回路から半導体パッケージに直流電圧が供給される。半導体集積回路が動作すると、半導体集積回路、パッケージ基板及びプリント配線板の給電経路に、半導体集積回路の動作による電流が流れ、給電経路の電源インピーダンスとその給電経路を流れる電流との積で決まる電源電位変動が発生する。
【０００３】
一般に、給電経路において、様々な周波数において反共振と呼ばれる電源インピーダンスの高いピークが発生する。反共振が発生する周波数と半導体集積回路の動作周波数とが一致すると、電源電位変動が大きくなる。半導体集積回路の動作周波数において電源電位変動が大きいと、別の半導体パッケージとの通信において信号の遅延が発生するなどの半導体集積回路の誤動作が懸念される。したがって、半導体集積回路の誤動作を防止するためには、反共振ピーク値を低減することが重要である。
【０００４】
これに対し、特許文献１では、半導体集積回路の内部容量に直列に抵抗素子を付加することで、半導体集積回路の内部容量と外部インダクタンスとの並列回路中の抵抗成分を増大させ、反共振ピーク値を低減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５１５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１では、給電経路において、半導体集積回路の内部容量と直列に抵抗素子が存在する。ここで、半導体集積回路の内部容量を含む給電経路の電源インピーダンスをＺとし、内部容量をＣｄｉｅ、設置した抵抗素子の抵抗値をＲｄｉｅとすると、周波数が高い領域では、電源インピーダンスＺは（式１）で表される。
【０００７】
【数１】
0006598614.tif 000002
【０００８】
即ち、電源インピーダンスＺは、高い周波数帯ほど半導体集積回路の動作による電流が半導体集積回路近傍のループで流れるため、（式１）で近似され、反共振の周波数よりも高い周波数において抵抗値Ｒｄｉｅの分のインピーダンス上昇が発生する。そのため、高い周波数帯での電源インピーダンスＺの上昇を抑制しようとすると、反共振が生じる周波数帯における電源インピーダンスの低減効果が低くなるという問題があった。
【０００９】
そこで、本発明は、反共振が生じる周波数よりも高い周波数帯における電源インピーダンスの上昇を抑制しつつ、反共振が生じる周波数帯では電源インピーダンスを低減することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のプリント回路板は、複数のデジタル信号を同時に送信可能な第１半導体素子と、前記複数のデジタル信号を受信可能な第２半導体素子と、前記第１半導体素子及び前記第２半導体素子が実装され、グラウンド線と、基幹電源線と、前記基幹電源線から分岐して、前記第１半導体素子の電源端子に接続された第１電源線と、前記第１電源線又は前記基幹電源線から接続部を介して分岐して前記第２半導体素子の電源端子に接続された第２電源線とが形成された基板群と、前記基板群に実装され、前記第１電源線と前記グラウンド線との間に接続された第１コンデンサと、前記基板群に実装され、前記第２電源線と前記グラウンド線との間に接続された第２コンデンサと、前記基板群に実装され、前記接続部に配置された、前記第２電源線よりも高抵抗の抵抗素子と、前記基板群に実装され、前記基幹電源線に接続され、直流電圧を発生する電源回路と、を備え、前記第１半導体素子は、前記電源回路によって前記抵抗素子を介さずに前記基幹電源線及び前記第１電源線を介して直流電圧が印加されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、反共振が生じる周波数帯では、第１及び第２コンデンサ、並びに第１電源線、第２電源線及び基幹電源線の寄生インダクタンスを含む並列回路に、抵抗素子が付加されたこととなる。そして、抵抗素子が第２電源線の電気抵抗値よりも高い電気抵抗値であっても、抵抗素子は第１又は第２半導体素子の内部容量に直列の抵抗の上昇には寄与しない。したがって、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制しつつ、電源インピーダンスにおける反共振のピークを効果的に低減することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は第１実施形態に係るプリント回路板を示す概略図である。（ｂ）は（ａ）におけるプリント配線板を示す平面図である。
【図２】第１実施形態に係るプリント回路板の電源配線構造を示す等価回路図である。
【図３】第１実施形態、比較例１及び比較例２において第１半導体素子側から見た電源インピーダンスの周波数特性を示すグラフである。
【図４】（ａ）は比較例３のプリント回路板において第１半導体素子側から見たプリント回路板の等価回路図である。（ｂ）は電源インピーダンスの周波数特性を示すグラフである。（ｃ）及び（ｄ）は反共振の発生時の等価回路図である。
【図５】（ａ）は、第１実施形態のプリント回路板において第１半導体素子側から見たプリント回路板の等価回路図である。（ｂ）及び（ｃ）は反共振の発生時の等価回路図である。（ｄ）は、電源インピーダンスの周波数特性を示すグラフである。
【図６】第１実施形態において抵抗素子の電気抵抗値に対する反共振のピーク値低減率を示すグラフである。
【図７】（ａ）は第２実施形態に係るプリント回路板を示す概略図である。（ｂ）は（ａ）におけるプリント配線板を示す平面図である。
【図８】第２実施形態に係るプリント回路板の電源配線構造を示す等価回路図である。
【図９】第２実施形態、比較例４及び比較例５において第１半導体素子側から見た電源インピーダンスの周波数特性を示すグラフである。
【図１０】第２実施形態において抵抗素子の電気抵抗値に対する反共振のピーク値低減率を示すグラフである。
【図１１】（ａ）は第３実施形態に係るプリント回路板を示す概略図である。（ｂ）は（ａ）におけるプリント配線板を示す平面図である。
【図１２】（ａ）は第４実施形態に係るプリント回路板を示す概略図である。（ｂ）は（ａ）におけるプリント配線板を示す平面図である。
【図１３】第５実施形態に係るプリント回路板を示す概略図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１４】
［第１実施形態］
図１（ａ）は、第１実施形態に係るプリント回路板を示す概略図である。図１（ｂ）は、図１（ａ）におけるプリント配線板を示す平面図である。プリント回路板１００は、プリント配線板２００と、プリント配線板２００に実装された半導体パッケージ３００と、を備えている。また、プリント回路板１００は、第１コンデンサであるバイパスコンデンサ２０５と、第２コンデンサであるバイパスコンデンサ２０６と、を備えている。また、プリント回路板１００は、接続部であって抵抗成分である抵抗素子（チップ抵抗）２０７と、電源回路２０８と、を備えている。電源回路２０８は、半導体パッケージ３００の半導体素子に電力を供給するために、半導体素子に印加する直流電圧を生成する回路であり、プリント配線板２００に実装されている。
【００１５】
半導体パッケージ３００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）型の積層半導体装置であり、第１半導体装置である半導体装置３０１と、半導体装置３０１上に実装された第２半導体装置である半導体装置３０２とを有する。半導体装置３０１，３０２は、例えばＢＧＡ型又はＬＧＡ型の半導体パッケージである。
【００１６】
半導体装置３０１は、第１パッケージ基板であるパッケージ基板３１１と、パッケージ基板３１１に実装された第１半導体素子である半導体集積回路３２１と、を有している。半導体装置３０２は、第２パッケージ基板であるパッケージ基板３１２と、パッケージ基板３１２に実装された第２半導体素子である半導体集積回路３２２と、を有している。パッケージ基板３１１がプリント配線板２００に実装（接合）され、パッケージ基板３１２がパッケージ基板３１１に実装（接合）されている。
【００１７】
これら複数のパッケージ基板３１１，３１２を有してパッケージ基板群３５０が構成され、パッケージ基板群３５０とプリント配線板２００とを有して基板群４００が構成されている。
【００１８】
半導体集積回路３２１は、ＡＳＩＣ等であり、例えばコントローラとして機能し、信号（デジタル信号）を送信する。半導体集積回路３２２は、例えばメモリであり、半導体集積回路３２１からの信号（デジタル信号）を受信する。第１実施形態では、半導体集積回路３２１は、複数の信号送信部を有し、半導体集積回路３２２は、複数の信号受信部を有する。半導体集積回路３２１の各信号送信部は、基板群４００（第１実施形態ではパッケージ基板群３５０）に形成された不図示の信号線を介して半導体集積回路３２２の各信号受信部に接続されている。これにより、半導体集積回路３２１，３２２は、電源回路２０８から直流電圧が印加されて動作し、信号の授受を行う。
【００１９】
基板群４００には、電源回路２０８から各半導体集積回路３２１，３２２に電力を供給する給電経路を構成する、グラウンド線４０１、基幹電源線４０２、第１電源線である電源線４１０、及び第２電源線である電源線４２０が形成されている。
【００２０】
基幹電源線４０２は、電源回路２０８の電源端子２０９に接続されている。電源線４１０は、基幹電源線４０２から分岐して、半導体集積回路３２１の電源端子３２３に接続されている。電源線４２０は、電源線４１０から抵抗素子２０７を介して分岐して、半導体集積回路３２２の電源端子３２４に接続されている。
【００２１】
基幹電源線４０２は、基板群４００のプリント配線板２００に形成されている。電源線４１０は、基板群４００のプリント配線板２００とパッケージ基板３１１とに跨って形成されている。電源線４２０は、基板群４００のプリント配線板２００とパッケージ基板３１１，３１２とに跨って形成されている。したがって、電源線４１０は、プリント配線板２００側の電源線４１１と、パッケージ基板群３５０側の電源線４１２とで構成される。電源線４２０は、プリント配線板２００側の電源線４２１と、パッケージ基板群３５０側の電源線４２２とで構成される。グラウンド線４０１は、各基板２００，３１１，３１２にそれぞれ形成されており、互いに電気的に接続されている。
【００２２】
プリント配線板２００側の電源線４１１と、パッケージ基板３１１側の電源線４１２とは、パッケージ基板３１１のパッケージ端子（はんだボール）３５１で接続されている。プリント配線板２００側の電源線４２１と、パッケージ基板３１１，３１２側の電源線４２２とは、パッケージ基板３１１のパッケージ端子（はんだボール）３５１で接続されている。なお、電源線４２２のパッケージ基板３１２側と電源線４２２のパッケージ基板３１１側とは、パッケージ基板３１２のパッケージ端子（はんだボール）３５２で接続されている。パッケージ基板３１１において、電源線４１２と電源線４２２とは物理的に分離されている。
【００２３】
図１（ｂ）には、プリント配線板２００に形成された、グラウンド線４０１及び基幹電源線４０２の一部、並びに電源線４１１及び電源線４２１が図示されている。
【００２４】
バイパスコンデンサ２０５は、基板群４００のうちいずれかの基板（第１実施形態ではプリント配線板２００）に実装され、電源線４１０（第１実施形態では電源線４１１）とグラウンド線４０１との間に接続されている。具体的には、バイパスコンデンサ２０５の一対の端子のうち、一方の端子が電源線４１１に接続され、他方の端子がグラウンド線４０１に接続されている。
【００２５】
バイパスコンデンサ２０６は、基板群４００のうちいずれかの基板（第１実施形態ではプリント配線板２００）に実装され、電源線４２０（第１実施形態では電源線４２１）とグラウンド線４０１との間に接続されている。具体的には、バイパスコンデンサ２０６の一対の端子のうち、一方の端子が電源線４２１に接続され、他方の端子がグラウンド線４０１に接続されている。
【００２６】
図１（ｂ）に示すように、プリント配線板２００には、パッケージ基板３１１のパッケージ端子３５１が接合される接続パッド２５０が複数形成されている。複数の接続パッド２５０には、グラウンド用の接続パッド２５１、電源用の接続パッド２５２，２５３、及び信号用その他の接続パッド２５４が含まれている。半導体集積回路３２１の電源用の接続パッド２５２、半導体集積回路３２２の電源用の接続パッド２５３、グラウンド用の接続パッド２５１が４辺に存在している。
【００２７】
電源用の接続パッド２５２は、プリント配線板２００の表層に形成された、電源線４１１を構成する導体パターン４１６の一部である。電源用の接続パッド２５３は、プリント配線板２００の表層に形成された、電源線４２１を構成する導体パターンの一部である。グラウンド用の接続パッド２５１は、プリント配線板２００の表層に形成された、グラウンド線４０１を構成する導体パターンの一部である。
【００２８】
ここで、表層とは、プリント配線板２００において、半導体パッケージ３００が実装される面であって、最外配線層（導体パターンが配置される導体層）を意味する。なお、表層及び裏層は相対的なものであり、表層を一方の表層又は第１表層、表層とは反対側の裏層を他方の表層又は第２表層ともいう。また、プリント配線板２００の表層を表面、裏層を裏面ともいう。表層（導体層）と裏層（導体層）との間には、絶縁体層を介して内層（導体層）が配置されている。
【００２９】
第１実施形態では、電源線４１１は、基幹電源線４０２から分岐するヴィア導体（ヴィアに形成された導体）４１５と、ヴィア導体４１５に接続された導体パターン４１６とを有して構成されている。なお、第１実施形態では、基幹電源線４０２は、表層以外の導体層（内層又は裏層）に配線された導体パターンである。
【００３０】
電源線４１１と電源線４２１とは、抵抗素子２０７を介して接続されている。抵抗素子２０７は、基板群４００のうちいずれかの基板、第１実施形態ではプリント配線板２００に実装されている。
【００３１】
図２は、第１実施形態に係るプリント回路板の電源配線構造を示す等価回路図である。半導体集積回路３２１は、内部容量（内部電源容量）６０１と寄生抵抗６０２との直列回路で表される。パッケージ基板３１１の電源線４１２は、寄生インダクタンス６０３と寄生抵抗６０４との直列回路で表される。プリント配線板２００の電源線４１１は、寄生インダクタンス６０５と寄生抵抗６０６との直列回路で表される。バイパスコンデンサ２０５は、容量６０７、寄生抵抗６０８及び寄生インダクタンス６０９の直列回路で表される。
【００３２】
半導体集積回路３２２は、内部容量（内部電源容量）６１０で表される。パッケージ基板３１２の電源線４２２は、寄生インダクタンス６１１と寄生抵抗６１２との直列回路で表される。プリント配線板２００の電源線４２１は、寄生インダクタンス６１３と寄生抵抗６１４との直列回路で表される。バイパスコンデンサ２０６は、容量６１５、寄生抵抗６１６及び寄生インダクタンス６１７の直列回路で表される。
【００３３】
基幹電源線４０２は、寄生インダクタンス６１８及び寄生抵抗６１９の直列回路で表され、電源回路２０８は、直流電源６２０で表される。
【００３４】
電源線４１１と電源線４１２との接続部については、インダクタンス６２１及び抵抗６２２の直列回路で表される。接続部が抵抗素子２０７である第１実施形態の場合、抵抗６２２は抵抗素子２０７の抵抗である。また、インダクタンス６２１には、抵抗素子２０７の内部の寄生インダクタンスが含まれている。
【００３５】
図２に示す等価回路に基づき、第１実施形態のプリント回路板１００と比較例１，２のプリント回路板についてシミュレーションを行った。比較例１のプリント回路板では、接続部の抵抗６２２を電源線４２０よりも低抵抗（１［ｍΩ］）とした。第１実施形態では、抵抗素子２０７を電源線４２０よりも高抵抗（２５０［ｍΩ］）とした。また、比較例２のプリント回路板では、比較例１の構成に対し、半導体集積回路３２１の寄生抵抗６０２を０［Ω］とした。比較例１、比較例２及び第１実施形態のパラメータをそれぞれ以下の表１〜表３に示す。
【００３６】
【表１】
0006598614.tif 000003
【００３７】
【表２】
0006598614.tif 000004
【００３８】
【表３】
0006598614.tif 000005
【００３９】
比較例１と第１実施形態との違いは、電源線４２１と電源線４２２との接続部のパラメータ（抵抗６２２）である。第１実施形態における抵抗６２２は、抵抗素子２０７の電気抵抗であり、比較例１における抵抗６２２は、図１に示す抵抗素子２０７が存在せず、配線のみの寄生抵抗である。
【００４０】
また、比較例２と第１実施形態との違いは、接続部のパラメータである抵抗６２２と、半導体集積回路３２１の寄生抵抗６０２である。第１実施形態における抵抗６２２は、抵抗素子２０７の電気抵抗であり、比較例２における抵抗６２２は、図１に示す抵抗素子２０７が存在せず、配線のみの寄生抵抗である。また、第１実施形態における寄生抵抗６０２は、５０．０［ｍΩ］であり、比較例２における寄生抵抗６０２は、０［Ω］である。
【００４１】
図３は、第１実施形態、比較例１及び比較例２において第１半導体素子である半導体集積回路３２１側から見た電源インピーダンスの周波数特性を示すグラフである。図３において、実線が、表３に基づく第１実施形態のシミュレーション結果、鎖線が表１に基づく比較例１のシミュレーション結果、一点鎖線が表２に基づく比較例２のシミュレーション結果である。なお、図３において、電源インピーダンスの反共振について、周波数の低い側から順に、反共振１、反共振２、反共振３、反共振４とした。
【００４２】
図３において、比較例１と比較例２とを比較すると、比較例１では、寄生抵抗６０２により、比較例２よりも反共振２、反共振３、反共振４のピーク値がそれぞれ低減しているものの、低減量が小さく、反共振１に至っては変化がない。
【００４３】
具体的には、反共振１のピーク値は０．４２［Ω］のまま変化が無い。また、反共振２〜反共振４のピーク値は、２．０２［Ω］から１．８７［Ω］、１．８０［Ω］から１．４５［Ω］、１．９３［Ω］から１．２０［Ω］にそれぞれ低減している。これら反共振１〜反共振４のピーク値を更に低減させるべく、寄生抵抗６０２の電気抵抗値を更に高くすると、反共振４の周波数よりも高い周波数帯において、電源インピーダンスが更に上昇してしまう。
【００４４】
これに対し、抵抗６２２に電気抵抗値２５０［ｍΩ］を付与した第１実施形態では、反共振１、反共振２、反共振３、反共振４のピーク値がそれぞれ比較例１の場合よりも低減している。具体的には、反共振１〜反共振４のピーク値が０．４２［Ω］から０．１６［Ω］、１．８７［Ω］から１．４３［Ω］、１．４５［Ω］から０．３９［Ω］、１．２０［Ω］から１．０３［Ω］にそれぞれ低減している。
【００４５】
また、反共振４より周波数が高い領域、即ち半導体集積回路３２１の内部容量６０１のインピーダンスが支配的となる周波数領域においては、比較例１と第１実施形態とで電源インピーダンスに差が無い、即ち抵抗６２２の影響が小さいことがわかる。
【００４６】
なお、回路シミュレーションには、Ｓｙｎｏｐｓｙｓ社製回路シミュレータＨｓｐｉｃｅ（Ｈ−２０１３．０３．ＳＰ２）を用いた。以降の回路シミュレーションも同様である。
【００４７】
このように、抵抗成分である抵抗素子２０７を付加したことにより、半導体集積回路３２１の内部容量が支配的となる周波数領域の電源インピーダンスの上昇を抑制しながら、電源インピーダンスの反共振を低減することができる。これにより、電源電位変動を抑制することができ、信号の遅延が発生するのを抑制することができる。特に、半導体集積回路３２１の複数の信号送信部から同時に信号を送信する場合の電源電位変動（同時スイッチングノイズ）を効果的に抑制することができる。
【００４８】
以下、電源インピーダンスの反共振のピークの低減原理、および半導体集積回路の内部容量と回路間の電源インピーダンスの上昇を抑制する原理について、詳細に説明する。
【００４９】
図４（ａ）は、比較例３として接続部の電気抵抗値が０［Ω］の場合に第１半導体素子である半導体集積回路３２１側から見たプリント回路板の等価回路図である。なお、説明を簡単にするため、半導体集積回路が１つ、反共振の発生主要因であるパラメータで等価回路を表している。具体的には、バイパスコンデンサや半導体パッケージの寄生抵抗、プリント配線板の微小な配線インダクタンスを省略している。
【００５０】
図４（ａ）に示すように、半導体集積回路３２１を内部容量８０１、パッケージ基板３１１を寄生インダクタンス８０２で表している。また、バイパスコンデンサ２０５を容量８０３と寄生インダクタンス８０５、バイパスコンデンサ２０６を容量８０６と寄生インダクタンス８０８、基幹電源線４０２を寄生インダクタンス８０９で表している。比較例３のパラメータをそれぞれ以下の表４に示す。
【００５１】
【表４】
0006598614.tif 000006
【００５２】
図４（ｂ）は、比較例３のプリント回路板における電源インピーダンスの周波数特性を示すグラフである。図４（ｂ）に示す表４に基づく回路シミュレーションの結果、４．９［ＭＨｚ］に反共振１が、１０７．２［ＭＨｚ］に反共振２が発生していることが分かる。
【００５３】
図４（ｃ）は、反共振１の発生時の等価回路図である。図４（ｄ）は、反共振２の発生時の等価回路図である。反共振はインダクタンスと容量が並列回路を構成した際に発生するため、等価回路は同じであるが、それぞれの容量及びインダクタンスの内容が異なる。以下、反共振１および反共振２の発生メカニズムについて説明する。
【００５４】
反共振１の場合、内部容量８０１は、バイパスコンデンサ２０５，２０６の容量８０３，８０６に対して小さく、周波数が低いため、交流として開放とみなすことができる。さらに、パッケージ基板３１１のインダクタンス８０２及びバイパスコンデンサ２０５，２０６の寄生インダクタンス８０５，８０８は、基幹電源線４０２の寄生インダクタンス８０９に対して小さいため、交流として短絡とみなすことができる。
【００５５】
その結果、図４（ｃ）に示す並列回路を構成する容量８１０は、バイパスコンデンサ２０５の容量８０３と、バイパスコンデンサ２０６の容量８０６の合成容量が支配的となる。また、図４（ｃ）に示す並列回路を構成するインダクタンス８１１は、基幹電源線４０２のインダクタンス８０９が支配的となる。
【００５６】
一方、反共振２の場合、反共振１に対して周波数が高いため、内部容量８０１の影響が顕在化する。バイパスコンデンサ２０５，２０６の容量８０３，８０６は、インピーダンスが低くなるため、交流として短絡とみなすことができる。さらに、パッケージ基板３１１のインダクタンス８０２及びバイパスコンデンサ２０５，２０６の寄生インダクタンス８０５，８０８の影響が顕在化する。基幹電源線４０２の寄生インダクタンス８０９はインピーダンスが高くなるため、交流として開放とみなすことができる。
【００５７】
その結果、図４（ｄ）に示す並列回路を構成する容量８１２は、半導体集積回路３２１の内部容量８０１が支配的となる。図４（ｄ）に示す並列回路を構成するインダクタンス８１３は、バイパスコンデンサ２０５，２０６の寄生インダクタンス８０５，８０８の合成インダクタンスとパッケージ基板３１１の寄生インダクタンス８０２を直列に接続したインダクタンスが支配的となる。
【００５８】
なお、図４（ａ）に示す等価回路は、すべてインダクタンスと容量のみで記載しているため、反共振のピークは原理的に無限大であるが、図４（ｂ）のグラフにおける反共振のピーク値は有限の値になっている。これは、回路シミュレーション上、周波数掃引を有限の値としていることに起因している。
【００５９】
図５（ａ）は、第１実施形態において第１半導体素子である半導体集積回路３２１側から見たプリント回路板の等価回路図である。図５（ａ）に示すように、容量８０３及び寄生インダクタンス８０５と並列であって容量８０６及び寄生インダクタンス８０８と直列に、抵抗９０１（Ｒａｄｄ）が設置されている。
【００６０】
先に説明したように、反共振１および反共振２の発生時、反共振を発生させるインダクタンスと容量の並列回路には、バイパスコンデンサ２０５とバイパスコンデンサ２０６の特性が合成容量または合成インダクタンスとして含まれる。
【００６１】
図５（ａ）に示すように抵抗９０１を付加した場合、これら合成容量及び合成インダクタンスの中に抵抗が加わる。つまり、インダクタンスと容量の並列回路の中に、反共振ピークを減衰させる抵抗を入れることが可能となる。
【００６２】
以下、この原理について数式を用いて詳細に説明する。図５（ｂ）は反共振１の発生時の等価回路図である。図５（ｃ）は反共振２の発生時の等価回路図である。
【００６３】
反共振１の発生時の電源インピーダンスの大きさ、即ち反共振１のピーク｜Ｚ’｜は、抵抗９０３の抵抗値Ｒ’、容量９０２の容量値Ｃ’、およびインダクタンス９０４のインダクタンス値Ｌ３を用いて、式２で表現できる。
【００６４】
【数２】
0006598614.tif 000007
【００６５】
式を簡易化するためにバイパスコンデンサ２０５，２０６の容量８０３，８０６の容量値を同じ値Ｃ（Ｃ１＝Ｃ２＝Ｃ）とすると、（式２）のＲ’、Ｃ’は、（式３）、（式４）で表すことができる。
【００６６】
【数３】
0006598614.tif 000008
【００６７】
ω１は反共振１発生時の角周波数である。（式３）、（式４）を（式２）に代入して整理すると、（式２）は（式５）で表せる。
【００６８】
【数４】
0006598614.tif 000009
【００６９】
（式５）におけるＣ、Ｌ３、ω１は固定値であるから、｜Ｚ’｜はＲａｄｄを変数とする関数である。ここで、Ｒａｄｄがゼロに近い場合を考えると、｜Ｚ’｜の値は（式５）の右辺中、
【００７０】
【数５】
0006598614.tif 000010
が支配的となり、Ｒａｄｄがゼロから増加するにつれ、無限大から急激に｜Ｚ’｜が低下する。
【００７１】
一方、Ｒａｄｄの増加に伴い、｜Ｚ’｜の支配項が（式５）の右辺中、
【００７２】
【数６】
0006598614.tif 000011
となり、Ｒａｄｄの増加と共に｜Ｚ’｜は単調増加の傾向となるが、Ｒａｄｄが無い場合の｜Ｚ’｜は無限大である。したがって、Ｒａｄｄの付与によって反共振１のピーク｜Ｚ’｜を低減できると言える。
【００７３】
同様に、反共振２の発生時の電源インピーダンスの大きさ｜Ｚ”｜は、抵抗９０６の抵抗値Ｒ”、容量９０５の容量値Ｃ０、およびインダクタンス９０７のインダクタンス値Ｌ”を用いて、（式６）で表現できる。
【００７４】
【数７】
0006598614.tif 000012
【００７５】
ここで、式を簡易化するためにパッケージ基板３１１の寄生インダクタンス８０２、バイパスコンデンサ２０５，２０６の寄生インダクタンス８０５，８０８が同じインダクタンス値Ｌ（Ｌ０＝Ｌ１＝Ｌ２＝Ｌ）とする。（式６）のＲ”、Ｌ”は、（式７）、（式８）で表すことができる。
【００７６】
【数８】
0006598614.tif 000013
【００７７】
なお、ω２は反共振２発生時の角周波数である。
【００７８】
（式７）、（式８）を（式６）に代入して整理すると、（式６）は（式９）で表せる。
【００７９】
【数９】
0006598614.tif 000014
【００８０】
（式８）における右辺の
【００８１】
【数１０】
0006598614.tif 000015
は、反共振２が発生する周波数においてほぼゼロと見なせるから、（式９）は（式１０）に近似することができる。
【００８２】
【数１１】
0006598614.tif 000016
【００８３】
（式１０）を見ると、Ｒａｄｄを付与してＲａｄｄを増加させると共に｜Ｚ”｜を低減可能であることが分かる。
【００８４】
図５（ｄ）は、電源インピーダンスの周波数特性を示すグラフである。図５（ｄ）に示すグラフは、図５（ａ）の回路モデルにおけるパラメータを以下の表５に基づき、回路シミュレーションによって求めた回路から見た電源インピーダンスのシミュレーション結果である。
【００８５】
【表５】
0006598614.tif 000017
【００８６】
図５（ｄ）に示すように、抵抗値Ｒａｄｄの上昇に伴い、反共振１及び反共振２のピーク値が低減している。
【００８７】
次に、内部容量８０１の部位に着目すると、図４（ａ）と図５（ａ）とで差異が無い。つまり、抵抗９０１を付加しても、半導体集積回路３２１の内部容量８０１が支配的となる周波数領域の電源インピーダンス｜Ｚｄｉｅ｜は、図４（ａ）及び図５（ａ）のどちらも（式１１）で同じある。したがって、半導体集積回路３２１の内部容量８０１が支配的となる周波数領域の電源インピーダンスの上昇は、抵抗９０１を付加しても原理的に発生しない。
【００８８】
【数１２】
0006598614.tif 000018
【００８９】
図６は、第１実施形態における抵抗６２２を５０［ｍΩ］、１００［ｍΩ］、２５０［ｍΩ］、５００［ｍΩ］、１０００［ｍΩ］と変化させ、図３における反共振２及び反共振３の比較例１に対するピーク値低減率をプロットしたグラフである。
【００９０】
図６を見ると、５０［ｍΩ］を設置した場合に約１０［％］を超える低減効果が表われ、抵抗値を増加させるにつれて低減率が上昇する傾向となる。ただし、５００［ｍΩ］を超えると低減率が飽和し始める。
【００９１】
ところで、図２に示すように、抵抗素子２０７（抵抗６２２）は、電源回路２０８から半導体集積回路３２２への直流給電経路上に直列に配置されるため、半導体集積回路３２２の消費電流と抵抗素子２０７の電気抵抗値の積による直流電圧降下が発生する。たとえば、半導体集積回路３２２の消費電流を０．１［Ａ］とすると、１０００［ｍΩ］の設定抵抗部だけで０．１［Ｖ］の直流電圧降下が発生する。
【００９２】
一方、９０［ｎｍ］以降の半導体プロセス技術を用いた半導体装置の電源電圧において、１．０［Ｖ］付近の電圧を用いる場合が増えている。例えば使用電圧が１．０［Ｖ］の場合、０．１［Ｖ］の電圧降下は使用電圧の１０［％］を消費する。
【００９３】
一般的に、使用電圧の−５［％］〜−１０［％］程度が許容電圧降下量であることを考えると、設置抵抗として１０００［ｍΩ］を超える抵抗を使用することは現実的に困難である。
【００９４】
以上のことから、抵抗素子２０７の電気抵抗値の範囲は、５０［ｍΩ］以上１０００［ｍΩ］以下が好ましい。
【００９５】
また、抵抗素子２０７の電気抵抗値の範囲は、１００［ｍΩ］以上４００［ｍΩ］以下とするのがより好ましい。抵抗素子２０７の電気抵抗値を１００［ｍΩ］以上とすることで、比較例１に対し１０［％］を超える反共振のピーク値の低減効果を確実に得ることができる。また、５００［ｍΩ］で飽和するので、４００［ｍΩ］以下とすることで、より確実に電圧降下を抑制することができる。
【００９６】
以上、第１実施形態によれば、反共振が生じる周波数帯では、バイパスコンデンサ２０５，２０６及び電源線４０２，４１０，４２０の寄生インダクタンスを含む並列共振回路に、抵抗素子２０７の抵抗成分が付加されたこととなる。したがって、電源インピーダンスにおける反共振のピークを低減することができる。
【００９７】
そして、抵抗素子２０７が電源線４２０の電気抵抗値よりも高い電気抵抗値であっても、抵抗素子２０７は半導体集積回路３２１の内部容量に直列の抵抗の上昇には寄与しない。したがって、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制することができる。
【００９８】
［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図７（ａ）は、第２実施形態に係るプリント回路板を示す概略図である。図７（ｂ）は、図７（ａ）におけるプリント配線板を示す平面図である。
【００９９】
第１実施形態では、抵抗素子がプリント配線板の表層に実装されているのに対し、第２実施形態では、プリント配線板の裏層に実装されている点が第１実施形態と異なる。他の構成は第１実施形態と同じである。したがって、同様の構成については説明を省略し、第１実施形態と異なる点について説明する。
【０１００】
第２実施形態のプリント回路板１００Ａは、プリント配線板２００Ａと、プリント配線板２００Ａに実装された、第１実施形態と同様の構成の半導体パッケージ３００と、を備えている。また、プリント回路板１００Ａは、第１コンデンサであるバイパスコンデンサ２０５と、第２コンデンサであるバイパスコンデンサ２０６と、を備えている。また、プリント回路板１００Ａは、接続部であって抵抗成分である抵抗素子（チップ抵抗）２０７と、電源回路２０８と、を備えている。電源回路２０８は、プリント配線板２００Ａに実装されている。
【０１０１】
第２実施形態では、複数のパッケージ基板３１１，３１２を有してパッケージ基板群３５０が構成され、パッケージ基板群３５０とプリント配線板２００Ａとを有して基板群４００Ａが構成されている。
【０１０２】
基板群４００Ａには、電源回路２０８から各半導体集積回路３２１，３２２に電力を供給する給電経路を構成する、グラウンド線４０１、基幹電源線４０２Ａ、第１電源線である電源線４１０Ａ、及び第２電源線である電源線４２０Ａが形成されている。
【０１０３】
基幹電源線４０２Ａは、電源回路２０８の電源端子２０９に接続されている。電源線４１０Ａは、基幹電源線４０２Ａから分岐して、半導体集積回路３２１の電源端子３２３に接続されている。電源線４２０Ａは、基幹電源線４０２Ａから抵抗素子２０７を介して分岐して、半導体集積回路３２２の電源端子３２４に接続されている。
【０１０４】
基幹電源線４０２Ａは、基板群４００Ａのプリント配線板２００Ａに形成されている。電源線４１０Ａは、基板群４００Ａのプリント配線板２００Ａとパッケージ基板３１１とに跨って形成されている。電源線４２０Ａは、基板群４００Ａのプリント配線板２００Ａとパッケージ基板３１１，３１２とに跨って形成されている。したがって、電源線４１０Ａは、プリント配線板２００Ａ側の電源線４１１Ａと、パッケージ基板群３５０側の電源線４１２とで構成される。電源線４２０Ａは、プリント配線板２００Ａ側の電源線４２１Ａと、パッケージ基板群３５０側の電源線４２２とで構成される。グラウンド線４０１は、各基板２００Ａ，３１１，３１２にそれぞれ形成されており、互いに電気的に接続されている。
【０１０５】
図７（ｂ）には、プリント配線板２００Ａに形成された、グラウンド線４０１及び基幹電源線４０２Ａの一部、並びに電源線４１１Ａ及び電源線４２１Ａが図示されている。
【０１０６】
バイパスコンデンサ２０５は、基板群４００Ａのうちいずれかの基板（第２実施形態ではプリント配線板２００Ａ）に実装され、電源線４１０Ａ（第２実施形態では電源線４１１Ａ）とグラウンド線４０１との間に接続されている。具体的には、バイパスコンデンサ２０５の一対の端子のうち、一方の端子が電源線４１１Ａに接続され、他方の端子がグラウンド線４０１に接続されている。
【０１０７】
バイパスコンデンサ２０６は、基板群４００Ａのうちいずれかの基板（第２実施形態ではプリント配線板２００Ａ）に実装され、電源線４２０Ａ（第２実施形態では電源線４２１Ａ）とグラウンド線４０１との間に接続されている。具体的には、バイパスコンデンサ２０６の一対の端子のうち、一方の端子が電源線４２１Ａに接続され、他方の端子がグラウンド線４０１に接続されている。
【０１０８】
図７（ｂ）に示すように、プリント配線板２００Ａには、パッケージ基板３１１のパッケージ端子３５１が接合される接続パッド２５０が複数形成されている。複数の接続パッド２５０には、グラウンド用の接続パッド２５１、電源用の接続パッド２５２，２５３、及び信号用その他の接続パッド２５４が含まれている。半導体集積回路３２１の電源用の接続パッド２５２、半導体集積回路３２２の電源用の接続パッド２５３、グラウンド用の接続パッド２５１が４辺に存在している。
【０１０９】
電源用の接続パッド２５２は、プリント配線板２００Ａの表層に形成された、電源線４１１Ａを構成する導体パターンの一部である。電源用の接続パッド２５３は、プリント配線板２００Ａの表層に形成された、電源線４２１Ａを構成する導体パターンの一部である。グラウンド用の接続パッド２５１は、プリント配線板２００Ａの表層に形成された、グラウンド線４０１を構成する導体パターンの一部である。
【０１１０】
第２実施形態では、基幹電源線４０２Ａ（電源線４１１Ａ）と電源線４２１Ａとが、抵抗素子２０７を有する接続部４５０Ａを介して接続されている。電源線４１１Ａ，４２１Ａは、プリント配線板２００Ａの表層に形成され、基幹電源線４０２Ａは、内層に形成されている。抵抗素子２０７は、プリント配線板２００Ａの裏層に実装されている。
【０１１１】
接続部４５０Ａは、プリント配線板２００Ａの裏層に形成された導体パターン４５１Ａ，４５２Ａを有している。導体パターン４５１Ａには、抵抗素子２０７の一方の端子が接続され、導体パターン４５２Ａには、抵抗素子２０７の他方の端子が接続されている。また、接続部４５０Ａは、導体パターン４５１Ａと電源線４１１Ａ（導体パターン）とを接続するヴィア導体４５３Ａと、導体パターン４５２Ａと電源線４２１Ａ（導体パターン）とを接続するヴィア導体４５４Ａと、を有している。なお、基幹電源線４０２Ａは内層に配線されているが、裏層に配線されていても良い。
【０１１２】
図８は、第２実施形態に係るプリント回路板の電源配線構造を示す等価回路図である。第１実施形態の等価回路との違いは、プリント配線板２００Ａにおける接続部４５０Ａの配線部分の寄生インダクタンス７２３，７２４、接続部４５０Ａの抵抗素子２０７の寄生インダクタンス７２１、抵抗７２２のみであり、その他は図２と同様である。したがって、図２と同じ部位の説明は省略する。
【０１１３】
図７（ｂ）における各ヴィア導体４５３Ａ，４５４Ａの寄生インダクタンスが、図８中、各寄生インダクタンス７２３，７２４である。導体パターン４５１Ａ，４５２Ａの合成の寄生インダクタンスが、寄生インダクタンス７２１である。抵抗素子２０７の抵抗が抵抗７２２である。なお、抵抗素子２０７は、内部の寄生インダクタンス成分が存在するが、等価回路上、寄生インダクタンス７２１に含めて考えることができる。
【０１１４】
図８の等価回路に基づく比較例４，５と第２実施形態のパラメータをそれぞれ表６、表７に示している。比較例４と第２実施形態との違いは、接続部４５０Ａのパラメータである抵抗７２２のみである。また、比較例４と第２実施形態との違いは、接続部４５０Ａのパラメータである抵抗７２２と、半導体集積回路３２１の内部容量６０１に直列に接続された寄生抵抗６０２である。
【０１１５】
比較例４では、寄生抵抗６０２の電気抵抗値を５０．０［ｍΩ］とし、比較例５では、寄生抵抗６０２の電気抵抗値を０［Ω］とした。比較例４，５において、寄生抵抗６０２以外の部位は、同様の設定値とした。
【０１１６】
【表６】
0006598614.tif 000019
【０１１７】
【表７】
0006598614.tif 000020
【０１１８】
第２実施形態における抵抗７２２は、抵抗素子２０７の電気抵抗値を表す。また、比較例４，５における抵抗７２２は、抵抗素子２０７が存在せず、配線の寄生抵抗値を表す。
【０１１９】
図９は、第２実施形態、比較例４及び比較例５において第１半導体素子である半導体集積回路３２１側から見た電源インピーダンスの周波数特性を示すグラフである。図９において、実線が、表７に基づく第２実施形態のシミュレーション結果、鎖線が表６に基づく比較例４のシミュレーション結果、一点鎖線が表６に基づく比較例５のシミュレーション結果である。なお、図９において、電源インピーダンスの反共振について、周波数の低い側から順に、反共振１、反共振２、反共振３、反共振４とした。
【０１２０】
図９において、比較例４と比較例５とを比較すると、比較例４では、寄生抵抗７２２により、比較例５よりも反共振２、反共振３、反共振４のピーク値がそれぞれ低減しているものの、低減量が小さく、反共振１に至っては変化がない。
【０１２１】
具体的には、反共振１のピーク値が０．４７［Ω］のまま変化が無い。また、反共振２〜反共振４のピーク値が、５．３３［Ω］から４．４０［Ω］、４．０５［Ω］から３．４４［Ω］、０．９８［Ω］から０．７８［Ω］にそれぞれ低減している。これら反共振１〜反共振４のピーク値を更に低減させるべく、寄生抵抗７２２の電気抵抗値を更に高くすると、反共振４の周波数よりも高い周波数帯において、電源インピーダンスが更に上昇してしまう。
【０１２２】
これに対し、抵抗７２２に電気抵抗値２５０［ｍΩ］を付与した第２実施形態では、反共振１、反共振２、反共振３、反共振４のピーク値がそれぞれ比較例１の場合よりも低減している。具体的には、反共振１〜反共振４のピーク値が０．４７［Ω］から０．１８［Ω］、４．４０［Ω］から２．００［Ω］、３．４４［Ω］から１．４４［Ω］、０．７８［Ω］から０．７７［Ω］にそれぞれ低減している。
【０１２３】
また、反共振４より周波数が高い領域、即ち半導体集積回路３２１の内部容量６０１のインピーダンスが支配的となる周波数領域においては、比較例４と第２実施形態とで電源インピーダンスに差が無い、即ち抵抗７２２の影響が小さいことがわかる。
【０１２４】
このように、抵抗成分である抵抗素子２０７を付加したことにより、半導体集積回路３２１の内部容量が支配的となる周波数領域の電源インピーダンスの上昇を抑制しながら、電源インピーダンスの反共振を低減することができる。これにより、電源電位変動を抑制することができ、信号の遅延が発生するのを抑制することができる。特に、半導体集積回路３２１の複数の信号送信部から同時に信号を送信する場合の電源電位変動（同時スイッチングノイズ）を効果的に抑制することができる。
【０１２５】
図１０は、第２実施形態における抵抗７２２を５０［ｍΩ］、１００［ｍΩ］、２５０［ｍΩ］、５００［ｍΩ］、１０００［ｍΩ］と変化させ、図９における反共振２及び反共振３の比較例４に対するピーク値低減率をプロットしたグラフである。
【０１２６】
図１０を見ると、５０［ｍΩ］を設置した場合に約１０［％］を超える低減効果が表われ、抵抗値を増加させるにつれて低減率が上昇する傾向となる。ただし、５００［ｍΩ］を超えると低減率が飽和し始め、１０００［ｍΩ］の場合、低減効果は約６５［％］と高いものの、５００［ｍΩ］の時よりも低減率が低下していることが分かる。
【０１２７】
ところで、図８に示すように、抵抗素子２０７（抵抗７２２）は、電源回路２０８から半導体集積回路３２２への直流給電経路上に直列に配置されるため、半導体集積回路３２２の消費電流と抵抗素子２０７の電気抵抗値の積による直流電圧降下が発生する。たとえば、半導体集積回路３２２の消費電流を０．１［Ａ］とすると、１０００［ｍΩ］の設定抵抗部だけで０．１［Ｖ］の直流電圧降下が発生する。
【０１２８】
一方、９０［ｎｍ］以降の半導体プロセス技術を用いた半導体装置の電源電圧において、１．０［Ｖ］付近の電圧を用いる場合が増えている。例えば使用電圧が１．０［Ｖ］の場合、０．１［Ｖ］の電圧降下は使用電圧の１０［％］を消費する。
【０１２９】
一般的に、使用電圧の−５［％］〜−１０［％］程度が許容電圧降下量であることを考えると、設置抵抗として１０００［ｍΩ］を超える抵抗を使用することは現実的に困難である。
【０１３０】
以上のことから、設置する抵抗素子２０７の電気抵抗値の範囲は、５０［ｍΩ］以上１０００［ｍΩ］以下が好ましい。
【０１３１】
また、抵抗素子２０７の電気抵抗値の範囲は、１００［ｍΩ］以上４００［ｍΩ］以下とするのがより好ましい。抵抗素子２０７の電気抵抗値を１００［ｍΩ］以上とすることで、比較例１に対し１０［％］を超える反共振のピーク値の低減効果を確実に得ることができる。また、５００［ｍΩ］で飽和するので、４００［ｍΩ］以下とすることで、より確実に電圧降下を抑制することができる。
【０１３２】
以上、第２実施形態によれば、反共振が生じる周波数帯では、バイパスコンデンサ２０５，２０６及び電源線４０２Ａ，４１０Ａ，４２０Ａの寄生インダクタンスを含む並列共振回路に、抵抗素子２０７の抵抗成分が付加されたこととなる。したがって、電源インピーダンスにおける反共振のピークを低減することができる。
【０１３３】
そして、抵抗素子２０７が電源線４２０Ａの電気抵抗値よりも高い電気抵抗値であっても、抵抗素子２０７は半導体集積回路３２１の内部容量に直列の抵抗の上昇には寄与しない。したがって、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制することができる。
【０１３４】
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図１１（ａ）は、第３実施形態に係るプリント回路板を示す概略図である。図１１（ｂ）は、図１１（ａ）におけるプリント配線板を示す平面図である。なお、第１〜第２実施形態と同様の構成については、同一符号を付して説明を省略する。
【０１３５】
図１１（ａ）に示すように、プリント回路板１００Ｂは、プリント配線板２００Ｂと、プリント配線板２００Ｂに平置き状態で直接実装された半導体装置３０１Ｂ，３０２Ｂとを備えている。また、プリント回路板１００Ｂは、第１実施形態と同様、バイパスコンデンサ２０５，２０６と、抵抗素子２０７と、電源回路２０８と、を備えている。電源回路２０８は、プリント配線板２００Ｂに実装されている。
【０１３６】
半導体装置３０１Ｂ，３０２Ｂは、例えばＢＧＡ型又はＬＧＡ型の半導体パッケージである。半導体装置３０１Ｂは、第１パッケージ基板であるパッケージ基板３１１Ｂと、パッケージ基板３１１Ｂに実装された第１半導体素子である半導体集積回路３２１と、を有している。半導体装置３０２Ｂは、第２パッケージ基板であるパッケージ基板３１２Ｂと、パッケージ基板３１２Ｂに実装された第２半導体素子である半導体集積回路３２２と、を有している。パッケージ基板３１１Ｂ，３１２Ｂがプリント配線板２００Ｂに実装（接合）されている。
【０１３７】
これら複数のパッケージ基板３１１Ｂ，３１２Ｂを有してパッケージ基板群３５０Ｂが構成され、パッケージ基板群３５０Ｂとプリント配線板２００Ｂとを有して基板群４００Ｂが構成されている。
【０１３８】
基板群４００Ｂには、電源回路２０８から各半導体集積回路３２１，３２２に電力を供給する給電経路を構成する、グラウンド線４０１Ｂ、基幹電源線４０２Ｂ、第１電源線である電源線４１０Ｂ、及び第２電源線である電源線４２０Ｂが形成されている。
【０１３９】
基幹電源線４０２Ｂは、電源回路２０８の電源端子２０９に接続されている。電源線４１０Ｂは、基幹電源線４０２Ｂから分岐して、半導体集積回路３２１の電源端子３２３に接続されている。電源線４２０Ｂは、電源線４１０Ｂから抵抗素子２０７を介して分岐して、半導体集積回路３２２の電源端子３２４に接続されている。
【０１４０】
基幹電源線４０２Ｂは、基板群４００Ｂのプリント配線板２００Ｂに形成されている。電源線４１０Ｂは、基板群４００Ｂのプリント配線板２００Ｂとパッケージ基板３１１Ｂとに跨って形成されている。電源線４２０Ｂは、基板群４００Ｂのプリント配線板２００Ｂとパッケージ基板３１２Ｂとに跨って形成されている。したがって、電源線４１０Ｂは、プリント配線板２００Ｂ側の電源線４１１Ｂと、パッケージ基板３１１Ｂ側の電源線４１２Ｂとで構成される。電源線４２０Ｂは、プリント配線板２００Ｂ側の電源線４２１Ｂと、パッケージ基板３１２Ｂ側の電源線４２２Ｂとで構成される。グラウンド線４０１Ｂは、各基板２００Ｂ，３１１Ｂ，３１２Ｂにそれぞれ形成されており、互いに電気的に接続されている。
【０１４１】
プリント配線板２００Ｂ側の電源線４１１Ｂと、パッケージ基板３１１Ｂ側の電源線４１２Ｂとは、パッケージ基板３１１Ｂのパッケージ端子（はんだボール）３５１Ｂで接続されている。プリント配線板２００Ｂ側の電源線４２１Ｂと、パッケージ基板３１２Ｂ側の電源線４２２Ｂとは、パッケージ基板３１２Ｂのパッケージ端子（はんだボール）３５２Ｂで接続されている。
【０１４２】
図１１（ｂ）には、プリント配線板２００Ｂに形成された、グラウンド線４０１Ｂ及び基幹電源線４０２Ｂの一部、並びに電源線４１１Ｂ及び電源線４２１Ｂが図示されている。
【０１４３】
バイパスコンデンサ２０５は、基板群４００Ｂのうちプリント配線板２００Ｂに実装され、電源線４１０Ｂ（第３実施形態では電源線４１１Ｂ）とグラウンド線４０１Ｂとの間に接続されている。具体的には、バイパスコンデンサ２０５の一対の端子のうち、一方の端子が電源線４１１Ｂに接続され、他方の端子がグラウンド線４０１Ｂに接続されている。バイパスコンデンサ２０６は、基板群４００Ｂのうちプリント配線板２００Ｂに実装され、電源線４２０Ｂ（第３実施形態では電源線４２１Ｂ）とグラウンド線４０１Ｂとの間に接続されている。具体的には、バイパスコンデンサ２０６の一対の端子のうち、一方の端子が電源線４２１Ｂに接続され、他方の端子がグラウンド線４０１Ｂに接続されている。
【０１４４】
第３実施形態では、図１１（ｂ）に示すように、電源線４１１Ｂ，４２１Ｂは、プリント配線板２００Ｂの表層に形成された導体パターンで構成されている。また、グラウンド線４０１Ｂの一部がプリント配線板２００Ｂの表層に形成された導体パターンであり、基幹電源線４０２Ｂの一部がプリント配線板２００Ｂの内層又は裏層に形成された導体パターンである。
【０１４５】
図１１（ｂ）に示すように、プリント配線板２００Ｂには、パッケージ基板３１１Ｂのパッケージ端子３５１Ｂが接合される接続パッド２５１Ｂが複数形成されている。また、プリント配線板２００Ｂには、パッケージ基板３１２Ｂのパッケージ端子３５２Ｂが接合される接続パッド２５２Ｂが複数形成されている。複数の接続パッド２５１Ｂには、電源用の接続パッド２５３Ｂが含まれている。複数の接続パッド２５２Ｂには、電源用の接続パッド２５４Ｂが含まれている。電源用の接続パッド２５３Ｂは、プリント配線板２００Ｂの表層に形成された、電源線４１１Ｂを構成する導体パターンの一部である。電源用の接続パッド２５４Ｂは、プリント配線板２００Ｂの表層に形成された、電源線４２１Ｂを構成する導体パターンの一部である。基幹電源線４０２Ｂと電源線４１１Ｂとは、ヴィア導体４１５Ｂによって接続されている。
【０１４６】
第３実施形態では、電源線４１１Ｂと電源線４２１Ｂとが抵抗素子２０７を介して接続されている。抵抗素子２０７は、基板群４００Ｂのうちプリント配線板２００Ｂの表層に実装されている。第３実施形態においても、第１実施形態と同様、電源インピーダンスにおける反共振のピークを低減することができ、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制することができる。
【０１４７】
なお、第３実施形態では、プリント配線板２００Ｂの表層に抵抗素子２０７が実装されている場合について説明したが、プリント配線板の裏層に抵抗素子２０７が実装されている場合であってもよい。この場合、裏層の抵抗素子２０７と表層の電源線４１１Ｂ，４２１Ｂとは、ヴィア導体を介して接続すればよい。
【０１４８】
［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図１２（ａ）は、第４実施形態に係るプリント回路板を示す概略図である。図１２（ｂ）は、図１２（ａ）におけるプリント配線板及び第３パッケージ基板を示す平面図である。なお、第１〜第３実施形態と同様の構成については、同一符号を付して説明を省略する。
【０１４９】
第１〜第３実施形態では、接続部を構成する抵抗素子が、半導体パッケージが搭載されるプリント配線板に実装されている場合について説明した。第４実施形態では、半導体パッケージのパッケージ基板に抵抗素子が実装されている場合、即ち半導体パッケージが抵抗素子を有する場合について説明する。
【０１５０】
第４実施形態のプリント回路板１００Ｃは、プリント配線板２００Ｃと、プリント配線板２００Ｃに実装された、半導体パッケージ３００Ｃ及び電源回路２０８と、を備えている。
【０１５１】
半導体パッケージ３００Ｃは、第３パッケージ基板であるパッケージ基板（インタポーザ）３１３Ｃと、パッケージ基板３１３Ｃに実装された、第３実施形態と同様の構成の半導体装置３０１Ｂ，３０２Ｂと、を備えている。また、半導体パッケージ３００Ｃは、バイパスコンデンサ２０５，２０６と、抵抗素子２０７と、を備えている。半導体装置３０１Ｂ，３０２Ｂは、パッケージ基板３１３Ｃに平置き状態で直接実装されている。即ち、半導体装置３０１Ｂ，３０２Ｂのパッケージ基板３１１Ｂ，３１２Ｂがパッケージ基板３１３Ｃに実装（接合）されている。
【０１５２】
これら複数のパッケージ基板３１１Ｂ，３１２Ｂ，３１３Ｃを有してパッケージ基板群３５０Ｃが構成され、パッケージ基板群３５０Ｃとプリント配線板２００Ｃとを有して基板群４００Ｃが構成されている。
【０１５３】
基板群４００Ｃには、電源回路２０８から各半導体集積回路３２１，３２２に電力を供給する給電経路を構成する、グラウンド線４０１Ｃ、基幹電源線４０２Ｃ、第１電源線である電源線４１０Ｃ、及び第２電源線である電源線４２０Ｃが形成されている。
【０１５４】
基幹電源線４０２Ｃは、電源回路２０８の電源端子２０９に接続されている。電源線４１０Ｃは、基幹電源線４０２Ｃから分岐して、半導体集積回路３２１の電源端子３２３に接続されている。電源線４２０Ｃは、電源線４１０Ｃから抵抗素子２０７を介して分岐して、半導体集積回路３２２の電源端子３２４に接続されている。
【０１５５】
基幹電源線４０２Ｃは、基板群４００Ｃのプリント配線板２００Ｃに形成されている。電源線４１０Ｃは、パッケージ基板群３５０Ｃのパッケージ基板３１３Ｃとパッケージ基板３１１Ｂとに跨って形成されている。電源線４２０Ｃは、パッケージ基板群３５０Ｃのパッケージ基板３１３Ｃとパッケージ基板３１２Ｂとに跨って形成されている。したがって、電源線４１０Ｃは、パッケージ基板３１１Ｂ側の電源線４１２Ｂと、パッケージ基板３１３Ｃ側の電源線４１１Ｃとで構成される。電源線４２０Ｃは、パッケージ基板３１２Ｂ側の電源線４２２Ｂと、パッケージ基板３１３Ｃ側の電源線４２１Ｃとで構成される。グラウンド線４０１Ｃは、各基板２００Ｃ，３１１Ｂ，３１２Ｂ，３１３Ｃにそれぞれ形成されており、互いに電気的に接続されている。
【０１５６】
図１２（ｂ）には、プリント配線板２００Ｃに形成された基幹電源線４０２Ｃの一部と、パッケージ基板３１３Ｃに形成された、グラウンド線４０１Ｃの一部並びに電源線４１１Ｃ及び電源線４２１Ｃが図示されている。
【０１５７】
バイパスコンデンサ２０５は、基板群４００Ｃのうちパッケージ基板群３５０Ｃのパッケージ基板３１３Ｃに実装され、電源線４１０Ｃ（第４実施形態では電源線４１１Ｃ）とグラウンド線４０１Ｃとの間に接続されている。具体的には、バイパスコンデンサ２０５の一対の端子のうち、一方の端子が電源線４１１Ｃに接続され、他方の端子がグラウンド線４０１Ｃに接続されている。
【０１５８】
バイパスコンデンサ２０６は、基板群４００Ｃのうちパッケージ基板群３５０Ｃのパッケージ基板３１３Ｃに実装され、電源線４２０Ｃ（第４実施形態では電源線４２１Ｃ）とグラウンド線４０１Ｃとの間に接続されている。具体的には、バイパスコンデンサ２０６の一対の端子のうち、一方の端子が電源線４２１Ｃに接続され、他方の端子がグラウンド線４０１Ｃに接続されている。
【０１５９】
第４実施形態では、図１２（ｂ）に示すように、電源線４１１Ｃ，４２１Ｃは、パッケージ基板３１３Ｃの表層に形成された導体パターンで構成されている。また、グラウンド線４０１Ｃの一部がパッケージ基板３１３Ｃの表層に形成された導体パターンである。基幹電源線４０２Ｃの一部がプリント配線板２００Ｃの内層又は裏層に形成された導体パターンである。
【０１６０】
図１２（ｂ）に示すように、パッケージ基板３１３Ｃには、パッケージ基板３１１Ｂのパッケージ端子３５１Ｂが接合される接続パッド２５１Ｃが複数形成されている。また、パッケージ基板３１３Ｃには、パッケージ基板３１２Ｂのパッケージ端子３５２Ｂが接合される接続パッド２５２Ｃが複数形成されている。複数の接続パッド２５１Ｃには、電源用の接続パッド２５３Ｃが含まれている。複数の接続パッド２５２Ｃには、電源用の接続パッド２５４Ｃが含まれている。電源用の接続パッド２５３Ｃは、パッケージ基板３１３Ｃの表層に形成された、電源線４１１Ｃを構成する導体パターンの一部である。電源用の接続パッド２５４Ｃは、パッケージ基板３１３Ｃの表層に形成された、電源線４２１Ｃを構成する導体パターンの一部である。パッケージ基板３１３Ｃの裏層には、複数のパッケージ端子（はんだボール）が形成されており、複数のパッケージ端子がプリント配線板２００Ｃの表層に形成された複数の接続パッドに接合されている。また、基幹電源線４０２Ｃと電源線４１１Ｃとは、プリント配線板２００Ｃ及びパッケージ基板３１３Ｃに形成されたヴィア導体４１５Ｃ，４１６Ｃ、プリント配線板２００Ｃに形成された接続パッド４１７Ｃ等によって接続されている。
【０１６１】
第４実施形態では、電源線４１１Ｃと電源線４２１Ｃとが抵抗素子２０７を介して接続されている。抵抗素子２０７は、基板群４００Ｃのうちパッケージ基板群３５０Ｃのパッケージ基板３１３Ｃに実装されている。第４実施形態においても、第１実施形態と同様、電源インピーダンスにおける反共振のピークを低減することができ、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制することができる。
【０１６２】
［第５実施形態］
次に、本発明の第５実施形態に係るプリント回路板について説明する。図１３は、第５実施形態に係るプリント回路板を示す概略図である。なお、第１〜第４実施形態と同様の構成については、同一符号を付して説明を省略する。
【０１６３】
第４実施形態では、半導体装置（半導体パッケージ）が実装されたパッケージ基板に抵抗素子が実装されている場合について説明したが、第５実施形態では、半導体装置のパッケージ基板に抵抗素子が実装されている場合について説明する。
【０１６４】
第５実施形態のプリント回路板１００Ｄは、プリント配線板２００Ｄと、プリント配線板２００Ｄに実装された、半導体パッケージ３００Ｄ及び電源回路２０８と、を備えている。
【０１６５】
半導体パッケージ３００Ｄは、ＰｏＰ型の積層半導体装置であり、第１半導体装置である半導体装置３０１Ｄと、半導体装置３０１Ｄ上に実装された第２半導体装置である半導体装置３０２Ｄとを有する。半導体装置３０１Ｄ，３０２Ｄは、例えばＢＧＡ型又はＬＧＡ型の半導体パッケージである。
【０１６６】
半導体装置３０１Ｄは、第１パッケージ基板であるパッケージ基板３１１Ｄと、パッケージ基板３１１Ｄに実装された第１半導体素子である半導体集積回路３２１と、を有している。半導体装置３０２は、第２パッケージ基板であるパッケージ基板３１２Ｄと、パッケージ基板３１２Ｄに実装された第２半導体素子である半導体集積回路３２２と、を有している。パッケージ基板３１１Ｄがプリント配線板２００Ｄに実装（接合）され、パッケージ基板３１２Ｄがパッケージ基板３１１Ｄに実装（接合）されている。
【０１６７】
これら複数のパッケージ基板３１１Ｄ，３１２Ｄを有してパッケージ基板群３５０Ｄが構成され、パッケージ基板群３５０Ｄとプリント配線板２００Ｄとを有して基板群４００Ｄが構成されている。
【０１６８】
第５実施形態では、基板群４００Ｄのうち、パッケージ基板群３５０Ｄのパッケージ基板３１１Ｄに、バイパスコンデンサ２０５，２０６と、抵抗素子２０７とが実装されている。
【０１６９】
基板群４００Ｄには、電源回路２０８から各半導体集積回路３２１，３２２に電力を供給する給電経路を構成する、グラウンド線４０１Ｄ、基幹電源線４０２Ｄ、第１電源線である電源線４１０Ｄ、及び第２電源線である電源線４２０Ｄが形成されている。
【０１７０】
基幹電源線４０２Ｄは、基板群４００Ｄのプリント配線板２００Ｄに形成されている。電源線４１０Ｄは、パッケージ基板群３５０Ｄのパッケージ基板３１１Ｄに形成されている。電源線４２０Ｄは、パッケージ基板群３５０Ｄのパッケージ基板３１１Ｄとパッケージ基板３１２Ｄとに跨って形成されている。したがって、電源線４２０Ｄは、パッケージ基板３１２Ｄ側の電源線４２２Ｄと、パッケージ基板３１１Ｄ側の電源線４２１Ｄとで構成される。グラウンド線４０１Ｄは、各基板２００Ｄ，３１１Ｄ，３１２Ｄにそれぞれ形成されており、互いに電気的に接続されている。
【０１７１】
バイパスコンデンサ２０５は、基板群４００Ｄのうちパッケージ基板群３５０Ｄのパッケージ基板３１１Ｄに実装され、電源線４１０Ｄとグラウンド線４０１Ｄとの間に接続されている。具体的には、バイパスコンデンサ２０５の一対の端子のうち、一方の端子が電源線４１０Ｄに接続され、他方の端子がグラウンド線４０１Ｄに接続されている。
【０１７２】
バイパスコンデンサ２０６は、基板群４００Ｄのうちパッケージ基板群３５０Ｄのパッケージ基板３１１Ｄに実装され、電源線４２０Ｄ（第４実施形態では電源線４２１Ｄ）とグラウンド線４０１Ｄとの間に接続されている。具体的には、バイパスコンデンサ２０６の一対の端子のうち、一方の端子が電源線４２１Ｄに接続され、他方の端子がグラウンド線４０１Ｄに接続されている。
【０１７３】
第５実施形態では、電源線４１０Ｄと電源線４２１Ｄとが抵抗素子２０７を介して接続されている。抵抗素子２０７は、基板群４００Ｄのうちパッケージ基板群３５０Ｄのパッケージ基板３１１Ｄに実装されている。第５実施形態においても、第１実施形態と同様、電源インピーダンスにおける反共振のピークを低減することができ、反共振が生じる周波数よりも高い周波数帯において電源インピーダンスの上昇を抑制することができる。
【０１７４】
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。
【０１７５】
上記実施形態では、接続部における抵抗成分が抵抗素子２０７である場合であって、抵抗素子２０７の数が１つの場合について説明したが、複数個の抵抗素子で抵抗成分が構成されていてもよい。また、抵抗成分が、配線で構成されていてもよく、配線の長さ及び幅（太さ）で電気抵抗値を設定すればよいが、基板の制約上、抵抗素子で構成するのが好ましい。
【０１７６】
また、上記実施形態では、半導体集積回路３２１が、信号送信部を有して信号を送信し、半導体集積回路３２２が、信号受信部を有して信号を受信する場合について説明したが、これに限定するものではない。半導体集積回路３２２が、信号送信部を有して信号を送信し、半導体集積回路３２１が、信号受信部を有して信号を受信する場合であってもよい。また、半導体集積回路３２１と半導体集積回路３２２とが互いに独立に動作する場合であってもよい。
【符号の説明】
【０１７７】
１００…プリント回路板、２００…プリント配線板、２０５…バイパスコンデンサ（第１コンデンサ）、２０６…バイパスコンデンサ（第２コンデンサ）、２０７…抵抗素子（抵抗成分）、３１１，３１２…パッケージ基板、３２１…半導体集積回路（第１半導体素子）、３２２…半導体集積回路（第２半導体素子）、４００…基板群、４０１…グラウンド線、４０２…基幹電源線、４１０…電源線（第１電源線）、４２０…電源線（第２電源線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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