(57)【特許請求の範囲】
【請求項１】
入力信号に応じてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御端子に接続され、前記スイッチング素子の制御端子にソース電流およびシンク電流のいずれを供給するかを、前記入力信号に応じて切り替える駆動部と、
予め定められた時定数で動作し、前記スイッチング素子のコレクタ電流として過電流が検出された場合に、前記スイッチング素子の制御端子における制御電圧を、前記スイッチング素子の閾値電圧よりも大きい第１の基準電圧に制限する第１の制限部と、
前記過電流が検出された場合に、前記時定数で定まる前記第１の制限部の動作開始タイミングよりも早く、前記制御電圧を低下させる第２の制限部と
を備える駆動回路。
【請求項２】
前記第２の制限部は、前記過電流が検出された場合に、前記制御電圧を前記第１の基準電圧より大きい第２の基準電圧まで低下させる
請求項１に記載の駆動回路。
【請求項３】
入力信号に応じてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御端子に接続され、前記スイッチング素子の制御端子にソース電流およびシンク電流のいずれを供給するかを、前記入力信号に応じて切り替える駆動部と、
予め定められた時定数で動作し、前記スイッチング素子のコレクタ電流として過電流が検出された場合に、前記スイッチング素子の制御端子における制御電圧を第１の基準電圧に制限する第１の制限部と、
前記過電流が検出された場合に、前記時定数で定まる前記第１の制限部の動作開始タイミングよりも早く、前記制御電圧を低下させる第２の制限部と、を備え、
前記第２の制限部は、前記過電流が検出された場合に、前記制御電圧を前記第１の基準電圧より大きい第２の基準電圧まで低下させ、
前記第２の制限部は、前記スイッチング素子の制御端子を、基準電位に接続するか否かを切り替える制限トランジスタを有し、
前記制限トランジスタは、前記過電流が検出された場合に、前記第１の制限部が前記制御電圧の制限を開始するより前に、前記スイッチング素子の制御端子を前記基準電位に接続する
駆動回路。
【請求項４】
前記第１の制限部は、前記時定数で動作し、出力端子が前記スイッチング素子の制御端子に接続され、前記制御電圧と前記第１の基準電圧との差分に基づいて前記制御電圧を調整する演算増幅器を有し、
前記第２の制限部は、前記過電流が検出された場合に、前記演算増幅器が前記制御電圧の制限を開始するより前に前記制限トランジスタを制御して、前記スイッチング素子の制御端子を前記基準電位に接続する
請求項３に記載の駆動回路。
【請求項５】
前記第２の制限部は、
前記制御電圧と、前記第２の基準電圧との比較結果を出力する制御電圧比較器と、
前記過電流が検出され、且つ、前記制御電圧が前記第２の基準電圧より大きい場合に、前記制限トランジスタを制御して前記スイッチング素子の制御端子を前記基準電位に接続する制御回路と
を有する請求項４に記載の駆動回路。
【請求項６】
前記第２の制限部は、
前記過電流が検出されてから予め定められた期間が経過するまでの間、前記制限トランジスタを制御して前記スイッチング素子の制御端子を前記基準電位に接続する制御回路を有する請求項４に記載の駆動回路。
【請求項７】
前記駆動部は、前記スイッチング素子の制御端子から前記シンク電流を引き抜くシンク側トランジスタを有し、
前記制限トランジスタは、電流引き抜き能力が前記シンク側トランジスタよりも小さい
請求項３に記載の駆動回路。
【請求項８】
入力信号に応じてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御端子に接続され、前記スイッチング素子の制御端子にソース電流およびシンク電流のいずれを供給するかを、前記入力信号に応じて切り替える駆動部と、
予め定められた時定数で動作し、前記スイッチング素子のコレクタ電流として過電流が検出された場合に、前記スイッチング素子の制御端子における制御電圧を第１の基準電圧に制限する第１の制限部と、
前記過電流が検出された場合に、前記時定数で定まる前記第１の制限部の動作開始タイミングよりも早く、前記制御電圧を低下させる第２の制限部と、を備え、
前記第２の制限部は、前記過電流が検出された場合に、前記制御電圧を前記第１の基準電圧より大きい第２の基準電圧まで低下させ、
前記第２の制限部は、前記過電流が検出された場合に、前記制御電圧が前記第２の基準電圧になるまで、前記第１の制限部の時定数を小さくする
駆動回路。
【請求項９】
前記第１の制限部は、前記時定数で動作し、出力端子が前記スイッチング素子の制御端子に接続され、前記制御電圧と前記第１の基準電圧との差分に基づいて前記制御電圧を調整する演算増幅器を有し、
前記第２の制限部は、
前記制御電圧と、前記第２の基準電圧との比較結果を出力する制御電圧比較器と、
前記過電流が検出され、且つ、前記制御電圧が前記第２の基準電圧より大きい場合に、前記演算増幅器の時定数を小さくする制御回路と
を有する請求項８に記載の駆動回路。
【請求項１０】
前記第１の制限部は、前記時定数で動作し、出力端子が前記スイッチング素子の制御端子に接続され、前記制御電圧と前記第１の基準電圧との差分に基づいて前記制御電圧を調整する演算増幅器を有し、
前記第２の制限部は、前記過電流が検出されてから予め定められた期間が経過するまでの間、前記演算増幅器の時定数を小さくする制御回路を有する
請求項８に記載の駆動回路。
【請求項１１】
前記演算増幅器は、
前記制御電圧と前記第１の基準電圧との差分に応じて動作する差動回路と、
前記差動回路の出力端と、前記演算増幅器の出力端との間に設けられた時定数回路と、
前記時定数回路の両端を短絡するか否かを切り替える短絡切替部と
を有し、
前記制御回路は、前記過電流が検出され、且つ、前記制御電圧が前記第２の基準電圧より大きい場合に、前記短絡切替部に前記時定数回路の両端を短絡させる
請求項９に記載の駆動回路。
【請求項１２】
前記演算増幅器は、前記過電流が検出された場合に非動作状態から動作状態に遷移する
請求項４に記載の駆動回路。
【請求項１３】
入力信号に応じてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御端子に接続され、前記スイッチング素子の制御端子にソース電流およびシンク電流のいずれを供給するかを、前記入力信号に応じて切り替える駆動部と、
予め定められた時定数で動作し、前記スイッチング素子のコレクタ電流として過電流が検出された場合に、前記スイッチング素子の制御端子における制御電圧を第１の基準電圧に制限する第１の制限部と、
前記過電流が検出された場合に、前記時定数で定まる前記第１の制限部の動作開始タイミングよりも早く、前記制御電圧を低下させる第２の制限部と、を備え、
前記駆動部は、前記スイッチング素子の制御端子に前記ソース電流を供給するソース側トランジスタを有し、
前記駆動回路は、前記過電流が検出された場合に、前記ソース側トランジスタをオフ状態に制御する回路を更に備える
駆動回路。
【請求項１４】
請求項１から１３のいずれか一項に記載の駆動回路と、
前記スイッチング素子を含む半導体回路と
を備える半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路および半導体モジュールに関する。
【背景技術】
【０００２】
従来、ＩＧＢＴ等のスイッチング素子を駆動する駆動回路として、スイッチング素子を保護する機能を有する回路が知られている（例えば、特許文献１参照）。当該回路は、ＩＧＢＴに過電流が流れた場合に、ＩＧＢＴのゲート端子に印加する電圧を制限することでＩＧＢＴを保護する。関連する技術文献として下記の文献がある。
［先行技術文献］
［特許文献］
［特許文献１］特開２０１０−６２８６０号公報
［特許文献２］特開２０１０−６２９３４号公報
［特許文献３］特開２００７−２０８８３１号公報
［特許文献４］特開２００３−１５８８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載の駆動回路は、過電流検出時に、ＩＧＢＴに印加する電圧を制限する演算増幅器を有する。当該駆動回路は、ＩＧＢＴに過電流が流れた場合に演算増幅器を非動作状態から動作状態に切り替える。これにより演算増幅器は、通常動作時にはＩＧＢＴの動作に影響を与えず、過電流検出時にはＩＧＢＴを保護することができる。しかし、演算増幅器が非動作状態から動作状態に遷移するまでに、演算増幅器の時定数に応じた時間がかかる。つまり従来の駆動回路は、過電流を検出してからＩＧＢＴの保護を開始するまでに遅延が生じるので、保護動作の高速化の余地がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力信号に応じてスイッチング素子を駆動する駆動回路を提供する。駆動回路は、スイッチング素子の制御端子に接続され、スイッチング素子の制御端子にソース電流およびシンク電流のいずれを供給するかを、入力信号に応じて切り替える駆動部を備えてよい。駆動回路は、予め定められた時定数で動作し、スイッチング素子のコレクタ電流として過電流が検出された場合に、スイッチング素子の制御端子における制御電圧を第１の基準電圧に制限する第１の制限部を備えてよい。駆動回路は、過電流が検出された場合に、時定数で定まる第１の制限部の動作開始タイミングよりも早く、制御電圧を低下させる第２の制限部を備えてよい。【０００５】
第１の基準電圧は、スイッチング素子の閾値電圧よりも大きくてよい。第２の制限部は、過電流が検出された場合に、制御電圧を第１の基準電圧より大きい第２の基準電圧まで低下させてよい。【０００６】
第２の制限部は、スイッチング素子の制御端子を、基準電位に接続するか否かを切り替える制限トランジスタを有してよい。制限トランジスタは、過電流が検出された場合に、第１の制限部が制御電圧の制限を開始するより前に、スイッチング素子の制御端子を基準電位に接続してよい。【０００７】
第１の制限部は、時定数で動作し、出力端子がスイッチング素子の制御端子に接続され、制御電圧と第１の基準電圧との差分に基づいて制御電圧を調整する演算増幅器を有してよい。第２の制限部は、過電流が検出された場合に、演算増幅器が制御電圧の制限を開始するより前に制限トランジスタを制御して、スイッチング素子の制御端子を基準電位に接続してよい。【０００８】
第２の制限部は、制御電圧と、第２の基準電圧との比較結果を出力する制御電圧比較器を有してよい。第２の制限部は、過電流が検出され、且つ、制御電圧が第２の基準電圧より大きい場合に、制限トランジスタを制御してスイッチング素子の制御端子を基準電位に接続する制御回路を有してよい。【０００９】
第２の制限部は、過電流が検出されてから予め定められた期間が経過するまでの間、制限トランジスタを制御してスイッチング素子の制御端子を基準電位に接続する制御回路を有してよい。【００１０】
駆動部は、スイッチング素子の制御端子からシンク電流を引き抜くシンク側トランジスタを有してよい。制限トランジスタは、電流引き抜き能力がシンク側トランジスタよりも小さくてよい。【００１１】
第２の制限部は、過電流が検出された場合に、制御電圧が第２の基準電圧になるまで、第１の制限部の時定数を小さくしてよい。第１の制限部は、時定数で動作し、出力端子がスイッチング素子の制御端子に接続され、制御電圧と第１の基準電圧との差分に基づいて制御電圧を調整する演算増幅器を有してよい。第２の制限部は、制御電圧と、第２の基準電圧との比較結果を出力する制御電圧比較器を有してよい。第２の制限部は、過電流が検出され、且つ、制御電圧が第２の基準電圧より大きい場合に、演算増幅器の時定数を小さくする制御回路を有してよい。【００１２】
第１の制限部は、時定数で動作し、出力端子がスイッチング素子の制御端子に接続され、制御電圧と第１の基準電圧との差分に基づいて制御電圧を調整する演算増幅器を有してよい。第２の制限部は、過電流が検出されてから予め定められた期間が経過するまでの間、演算増幅器の時定数を小さくする制御回路を有してよい。【００１３】
演算増幅器は、制御電圧と第１の基準電圧との差分に応じて動作する差動回路を有してよい。演算増幅器は、差動回路の出力端と、演算増幅器の出力端との間に設けられた時定数回路を有してよい。演算増幅器は、時定数回路の両端を短絡するか否かを切り替える短絡切替部を有してよい。制御回路は、過電流が検出され、且つ、制御電圧が第２の基準電圧より大きい場合に、短絡切替部に時定数回路の両端を短絡させてよい。【００１４】
演算増幅器は、過電流が検出された場合に非動作状態から動作状態に遷移してよい。駆動部は、スイッチング素子の制御端子にソース電流を供給するソース側トランジスタを有してよい。駆動回路は、過電流が検出された場合に、ソース側トランジスタをオフ状態に制御する回路を更に備えてよい。【００１５】
本発明の第２の態様においては、第１の態様に係る駆動回路と、スイッチング素子を含む半導体回路とを備える半導体モジュールを提供する。【００１６】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一つの実施形態に係るシステム３００の概要を示す図である。
【図２】第１の実施例に係る駆動回路１００を、半導体回路２２０と共に示す回路図である。
【図３】過電流検出時における駆動回路１００の動作例を示すタイミングチャートである。
【図４】演算増幅器１２２の一例を示す回路図である。
【図５】制御電圧比較器１４０の一例を示す回路図である。
【図６】第１の実施例に係る駆動回路１００の変形例を、半導体回路２２０と共に示す回路図である。
【図７】時間制御部１９０の一例を示す回路図である。
【図８】第２の実施例に係る駆動回路１００を示す回路図である。
【図９】演算増幅器１２２の一例を示す回路図である。
【図１０】過電流検出時における駆動回路１００の動作例を示すタイミングチャートである。
【図１１】第２の実施例に係る駆動回路１００の変形例を、半導体回路２２０と共に示す回路図である。
【発明を実施するための形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一つの実施形態に係るシステム３００の概要を示す図である。システム３００は、ＩＧＢＴ等のスイッチング素子を用いて所定の信号を出力する。本例のシステム３００は、３相交流モーター等の負荷を駆動する３相交流信号（ｔｕ、ｔｖ、ｔｗ）を出力する。システム３００は、システム制御部２１０および半導体モジュール２００を備える。
【００２０】
システム制御部２１０は、半導体モジュール２００を制御する制御信号を出力する。本例のシステム制御部２１０は、半導体モジュール２００に３相交流信号を出力させる制御信号を生成する。システム制御部２１０は、ＣＰＵ等の演算装置を有する。
【００２１】
半導体モジュール２００は、１以上の駆動回路１００および半導体回路２２０を備える。半導体回路２２０は、駆動回路１００からの駆動信号に応じて動作して、所定の信号（本例では３相交流信号ｔｕ、ｔｖ、ｔｗ）を出力する。半導体回路２２０は、１以上のスイッチング素子を有する。本例の半導体回路２２０は、第１〜第３のスイッチングアーム２２２−１〜２２２−３を有するインバータ回路である。第１〜第３のスイッチングアーム２２２−１〜２２２−３をまとめてスイッチングアーム２２２と記載する。それぞれのスイッチングアーム２２２は、２つのスイッチング素子を有する。また、本例の半導体回路２２０は、スイッチングアーム２２２毎に設けられた電流検出用素子２２８を更に有する。
【００２２】
第１〜第３のスイッチングアーム２２２−１〜２２２−３は、正極ラインＰおよび負極ラインＮの間に並列に設けられる。正極ラインＰおよび負極ラインＮの間には所定の直流電圧が印加される。一例として負極ラインＮは接地される。それぞれのスイッチングアーム２２２は、正極ラインＰおよび負極ラインＮの間に直列に接続された上側のスイッチング素子２２４および下側のスイッチング素子２２６を有する。
【００２３】
本例の半導体回路２２０は、正極ラインＰおよび負極ラインＮの間の電圧に応じた、高電圧の出力信号を出力する。一例として正極ラインＰおよび負極ラインＮの間の電圧は、数百Ｖから数千Ｖ程度である。
【００２４】
それぞれのスイッチングアーム２２２において、上側のスイッチング素子２２４および下側のスイッチング素子２２６の接続点の電圧が、出力信号として出力される。それぞれのスイッチング素子は、例えばＩＧＢＴ等の高耐圧トランジスタである。
【００２５】
駆動回路１００は、システム制御部２１０から入力される入力信号に応じて、半導体モジュール２００に含まれるスイッチング素子を駆動する。本例の駆動回路１００は、スイッチングアーム２２２に含まれるスイッチング素子毎に設けられる。それぞれの駆動回路１００は、それぞれ異なるＩＣに形成される。また、複数の駆動回路１００が１つのＩＣに形成されてもよい。それぞれの駆動回路１００は、対応するスイッチング素子を制御して、３相交流信号ｔｕ、ｔｖ、ｔｗを生成する。
【００２６】
図１の例では、２つのスイッチング素子を有するスイッチングアーム２２２が３つ設けられるので、スイッチング素子は６つである。このため、６つの駆動回路１００が設けられる。それぞれの駆動回路１００は、対応するスイッチング素子の制御端子（本例ではＩＧＢＴのゲート端子）に制御電圧（本例ではゲート電圧）を印加する。それぞれの駆動回路１００は、同一のスイッチングアーム２２２に含まれる上側のスイッチング素子２２４および下側のスイッチング素子２２６が同時にオンしないように、それぞれのスイッチング素子を制御する。
【００２７】
例えば下側のスイッチング素子２２６がオン状態の期間は、上側のスイッチング素子２２４はオフ状態に制御される。ただし、何らかの原因で上側のスイッチング素子２２４のコレクタとエミッタ間が短絡状態（いわゆるアーム短絡状態）になると、下側のスイッチング素子２２６のコレクタとエミッタ間には、正極ラインＰおよび負極ラインＮ間の高電圧が直接印加される。これによりスイッチングアーム２２２には過大な電流が流れることになる。
【００２８】
それぞれの電流検出用素子２２８は、対応するスイッチングアーム２２２に流れる電流の一部を引き込む。電流検出用素子２２８は、例えばＩＧＢＴ等のパワー半導体である。それぞれの電流検出用素子２２８は、対応するスイッチングアーム２２２の下側のスイッチング素子２２６と並列に設けられる。下側のスイッチング素子２２６を駆動する駆動回路１００は、電流検出用素子２２８を下側のスイッチング素子２２６と同期して制御する。
【００２９】
なお、電流検出用素子２２８の素子サイズは、下側のスイッチング素子２２６の素子サイズより十分小さい。このため、電流検出用素子２２８に流れる電流は、下側のスイッチング素子２２６に流れる電流よりも十分小さい。例えば電流検出用素子２２８の素子サイズは、下側のスイッチング素子２２６の素子サイズの１／１万程度であり、電流検出用素子２２８に流れる電流は、下側のスイッチング素子２２６に流れる電流の１／１万程度である。素子サイズとは、素子の面積を指す。
【００３０】
これにより、電流検出用素子２２８は、下側のスイッチング素子２２６に流れる電流に比例する電流を引き込むことができる。また、電流検出用素子２２８が引き込む電流は、下側のスイッチング素子２２６に流れる電流に比べて非常に小さいので、下側のスイッチング素子２２６に流れる電流への影響はほとんどない。電流検出用素子２２８が引き込む電流は、対応するスイッチング素子２２６に流れる電流の１／１００以下であってよく、１／１０００以下であってよく、１／１００００以下であってもよい。
【００３１】
下側のスイッチング素子２２６を駆動する駆動回路１００は、対応する電流検出用素子２２８が引き込んだ電流に基づいて、対応するスイッチング素子２２６に過電流が流れているか否かを検出する。駆動回路１００は、対応するスイッチング素子２２６に過電流が流れていることを検出した場合、対応するスイッチング素子２２６の制御端子に印加する制御電圧を制限する。これにより駆動回路１００は、対応するスイッチング素子２２６に流れる電流を制限して、スイッチング素子２２６を保護することができる。
【００３２】
図２は、第１の実施例に係る駆動回路１００を、半導体回路２２０と共に示す回路図である。図２では下側のスイッチング素子２２６を駆動する駆動回路１００を示す。駆動回路１００は、図１に示したシステム制御部２１０からの入力信号が、ＩＮ端子に入力される。駆動回路１００は、入力信号に応じてスイッチング素子２２６を駆動する。
【００３３】
本例の駆動回路１００は、過電流が検出されていない通常状態では、入力信号がＬレベル（低レベル）の場合にスイッチング素子２２６をオン状態に制御する。また、駆動回路１００は、通常状態において、入力信号がＨレベル（高レベル）の場合にスイッチング素子２２６をオフ状態に制御する。入力信号のＨレベルの電圧値は、後述するＶＣＣ端子の電圧と等しい。入力信号のＬレベルの電圧値は、後述する基準電位ＰＧＮＤと等しい。
【００３４】
本例の駆動回路１００は、駆動部１１０、第１の制限部１２０、第２の制限部１３０、過電流検出部１５０およびＯＲ回路１０２を有する。まず、駆動回路１００の概要を説明する。駆動部１１０は、入力信号に応じて動作して、スイッチング素子２２６を制御する制御電圧ＯＵＴを出力する。過電流検出部１５０は、スイッチング素子２２６に過電流が流れたか否かを監視する。
【００３５】
第１の制限部１２０は、過電流検出部１５０において過電流が検出された場合に、スイッチング素子２２６の制御端子に印加する制御電圧ＯＵＴを第１の基準電圧に制限する。第１の基準電圧は、過電流が検出されない通常状態において、スイッチング素子２２６をオン状態に制御するために印加される制御電圧ＯＵＴよりも小さい。ただし、第１の基準電圧は、スイッチング素子２２６が動作するためのゲート電圧の閾値電圧（以下単に「スイッチング素子２２６の閾値電圧」のように記載する）よりも大きいことが好ましい。
【００３６】
例えば産業用のＩＧＢＴは、過電流が生じた場合でも急激に電流を遮断することが好ましくない場合がある。本例の第１の制限部１２０は、過電流が検出された場合に、スイッチング素子２２６をオン状態に維持しつつ、スイッチング素子２２６に流れる電流を制限する。
【００３７】
また、第１の基準電圧は、電流検出用素子２２８の閾値電圧よりも大きいことが好ましい。第１の基準電圧が低すぎると、電流検出用素子２２８に電流が流れにくくなり、過電流状態の検出精度が劣化する。
【００３８】
なお、第１の制限部１２０は、その内部にある増幅器が位相補償回路を有するなどの原因から、所定の時定数で、すなわち所定の時間遅れをもって動作する。また、制御電圧ＯＵＴのオーバーシュートおよびアンダーシュートが所定の範囲内となるように、第１の制限部１２０の時定数が定められてもよい。制御電圧ＯＵＴの当該範囲は、スイッチング素子２２６が破壊されない範囲であることが好ましい。
【００３９】
これにより、第１の制限部１２０はスイッチング素子２２６の制御端子に印加する制御電圧ＯＵＴを適切に制御することができる。ただし、第１の制限部１２０は、過電流検出部１５０が過電流を検出してから制御電圧ＯＵＴを制限し始めるまでに、上述した時定数で定まる遅延を有する。
【００４０】
第２の制限部１３０は、過電流検出部１５０において過電流が検出された場合に、第１の制限部１２０の電圧制限の動作開始タイミングよりも早く、制御電圧ＯＵＴを低下させる。第２の制限部１３０は、制御電圧ＯＵＴ等が所定の条件を満たすまで制御電圧ＯＵＴを低下させる。第２の制限部１３０は、第１の制限部１２０が制御電圧ＯＵＴの制限を開始した後は、制御電圧ＯＵＴの制限動作を終了することが好ましい。このような構成により、過電流を検出した場合に、高速且つ適切にスイッチング素子２２６の制御電圧ＯＵＴを制限することができる。
【００４１】
次に、駆動回路１００の詳細な回路例を説明する。駆動回路１００のＶＣＣ端子は所定の直流電源１０４に接続される。直流電源１０４は、駆動部１１０がスイッチング素子２２６を駆動できる程度の直流電圧を生成する。本例の直流電源１０４は、１５Ｖの直流電圧を生成してＶＣＣ端子に印加する。
【００４２】
ＯＵＴ端子は、駆動部１１０が出力する電圧および電流を、スイッチング素子２２６の接続端子および電流検出用素子２２８の接続端子に印加する。本例においてスイッチング素子２２６および電流検出用素子２２８はＩＧＢＴであり、ＯＵＴ端子はＩＧＢＴのゲート端子に接続される。
【００４３】
ＰＧＮＤ端子は、半導体回路２２０の負極ラインＮに接続される。ＯＣ端子は、電流検出用素子２２８が引き込んだ電流を受け取り、過電流検出部１５０に入力する。ＧＮＤ端子は、接地電位に接続される。
【００４４】
ＯＲ回路１０２は、入力信号および過電流検出部１５０が出力する検出信号Ｓの論理和を出力する。本例の検出信号Ｓは、スイッチング素子２２６に過電流が流れた場合にＨレベルを示し、過電流が検出されない通常状態ではＬレベルを示す。
【００４５】
駆動部１１０は、ＯＵＴ端子を介してスイッチング素子２２６の制御端子に接続される。通常動作時において、駆動部１１０は、ＩＮ端子に入力される入力信号に応じてスイッチング素子２２６の制御端子にソース電流およびシンク電流のいずれを供給するかを切り替える。ソース電流とは、駆動部１１０からスイッチング素子２２６の制御端子に正電荷を供給する電流であり、シンク電流とは、スイッチング素子２２６の制御端子から駆動部１１０に正電荷を引き抜く電流である。
【００４６】
このような動作により、駆動部１１０は、スイッチング素子２２６の制御端子の電圧を制御する。なお、駆動部１１０は、電流検出用素子２２８の制御端子の電圧を、スイッチング素子２２６と同一の電圧に制御する。これにより電流検出用素子２２８は、スイッチング素子２２６と同期して動作する。
【００４７】
本例の駆動部１１０は、ソース側トランジスタ１１２およびシンク側トランジスタ１１４を有する。ソース側トランジスタ１１２は、そのソースがＶＣＣ端子と、そのドレインがシンク側トランジスタ１１４のドレインとにそれぞれ接続される。シンク側トランジスタ１１４のソースは基準電位ＰＧＮＤに接続される。ソース側トランジスタ１１２およびシンク側トランジスタ１１４の接続点が、ＯＵＴ端子を介してスイッチング素子２２６の制御端子に接続される。
【００４８】
本例においてソース側トランジスタ１１２はＰチャネルトランジスタであり、シンク側トランジスタ１１４はＮチャネルトランジスタである。ソース側トランジスタ１１２のゲート端子は、ＯＲ回路１０２の出力端子に接続される。シンク側トランジスタ１１４のゲート端子は、ＩＮ端子に接続される。
【００４９】
通常状態において、入力信号がＬレベルの場合にはソース側トランジスタ１１２がオン状態になり、シンク側トランジスタ１１４がオフ状態になる。これにより、スイッチング素子２２６の制御端子には、ソース側トランジスタ１１２を介してＶＣＣ端子が接続される。この場合、スイッチング素子２２６の制御端子には、直流電源１０４から所定の直流電圧およびソース電流が印加される。
【００５０】
入力信号がＨレベルの場合には、ソース側トランジスタ１１２がオフ状態になり、シンク側トランジスタ１１４がオン状態になる。これにより、スイッチング素子２２６の制御端子には、シンク側トランジスタ１１４を介してＰＧＮＤ電位が接続される。この場合、シンク側トランジスタ１１４は、スイッチング素子２２６の制御端子からシンク電流を引き込む。
【００５１】
過電流検出部１５０は、スイッチング素子２２６のコレクタ電流として過電流が流れたか否かを検出する。本例の過電流検出部１５０は、電流検出用素子２２８を介してＯＣ端子に引き込まれた電流が、所定の閾値を超えたか否かを検出する。
【００５２】
本例の過電流検出部１５０は、抵抗１５６、１５８、閾値用電源１５４および電流用比較器１５２を有する。抵抗１５６および１５８は、ＯＣ端子およびＧＮＤ端子の間に直列に接続される。抵抗１５６および１５８の接続点の電圧は、ＯＣ端子に引き込まれる電流と抵抗１５８の抵抗値により定まる。
【００５３】
電流用比較器１５２は、抵抗１５６および１５８の接続点の電圧と、閾値用電源１５４が生成する電圧とを比較する。つまり、過電流検出部１５０は、スイッチング素子２２６に流れる電流に比例した電流を電圧に変換して、閾値用電源１５４の基準電圧と比較する。電流用比較器１５２は、抵抗１５６および１５８の接続点の電圧が、その基準電圧よりも大きい場合にＨレベルを示し、その基準電圧以下の場合にＬレベルを示す検出信号Ｓを出力する。閾値用電源１５４が生成する電圧は、過電流として検出すべき電流値に応じて定められる。
【００５４】
過電流検出部１５０がＨレベルの検出信号Ｓを出力すると、ＯＲ回路１０２の出力は、入力信号の論理値によらずＨレベルとなる。このため、ソース側トランジスタ１１２がオフ状態に制御され、スイッチング素子２２６の制御端子は、ＶＣＣ端子から切り離される。なお、過電流が検出される場合、スイッチング素子２２６はオン状態に制御されている。このため、シンク側トランジスタ１１４はオフ状態と考えられる。ただし、駆動回路１００は、過電流が検出された場合にシンク側トランジスタ１１４を強制的にオフ状態に制御する回路を更に有してもよい。
【００５５】
また、第１の制限部１２０および第２の制限部１３０も検出信号Ｓに応じて動作する。第１の制限部１２０は、Ｈレベルの検出信号Ｓを受け取った場合に、スイッチング素子２２６の制御端子に印加する制御電圧ＯＵＴを第１の基準電圧に制限する。本例の第１の制限部１２０は、演算増幅器１２２、分圧用の抵抗１２４、１２６、および、第１の基準電源１２８を有する。抵抗１２４の一端と抵抗１２６の一端が接続される。抵抗１２４のもう一端はＯＵＴ端子に接続されている。抵抗１２６のもう一端はＰＧＮＤに接続されている。抵抗１２４と抵抗１２６との接続点は演算増幅器１２２の反転入力端子に接続される。第１の基準電源１２８のプラス側端子は演算増幅器１２２の非反転入力端子に接続され、第１の基準電源１２８のマイナス側端子はＰＧＮＤに接続されている。演算増幅器１２２の出力はＯＵＴ端子に接続されている。図２において演算増幅器１２２の下側に矢印で入力されている信号は演算増幅器１２２の動作、非動作状態を制御するものである。
【００５６】
演算増幅器１２２は、スイッチング素子２２６の制御端子に印加されている制御電圧ＯＵＴと、第１の基準電圧との差分に基づく電圧を出力する。本例の演算増幅器１２２は、抵抗１２４および１２６により分圧された制御電圧ＯＵＴと、第１の基準電源１２８が生成する電圧とを比較する。第１の基準電源１２８が生成する電圧は、抵抗１２４および１２６の抵抗比と、制御電圧ＯＵＴと比較すべき第１の基準電圧とに基づいて設定される。なお、抵抗１２４および１２６の合成抵抗値は、抵抗１２４および１２６に流れる電流がスイッチング素子２２６の動作に影響を与えない程度に、十分大きい。
【００５７】
演算増幅器１２２の出力端子は、ＯＵＴ端子を介してスイッチング素子２２６の制御端子に接続される。これにより、演算増幅器１２２は、スイッチング素子２２６の制御電圧ＯＵＴが第１の基準電圧と等しくなるように動作する。なお、演算増幅器１２２は、所定の時定数に応じて、すなわち所定の時間遅れをもって動作する。
【００５８】
また、演算増幅器１２２は、過電流が検出されていない状態では動作しない。演算増幅器１２２は、Ｈレベルの検出信号Ｓが入力されると、非動作状態から動作状態に遷移する。上述したように、演算増幅器１２２は、Ｈレベルの検出信号Ｓが入力されてから、制御電圧ＯＵＴと第１の基準電圧との差分に基づく電圧を出力し始めるまでに、その内部の時定数に応じた遅延を有する。
【００５９】
第２の制限部１３０は、Ｈレベルの検出信号Ｓが入力された場合に、第１の制限部１２０の動作開始タイミングよりも早く、スイッチング素子２２６の制御電圧ＯＵＴを低下させ始める。本例の第２の制限部１３０は、制限トランジスタ１３２、分圧用の抵抗１３４、１３６、制御電圧比較器１４０、第２の基準電源１４２、および、ＡＮＤ回路１３８を有する。抵抗１３４の一端と抵抗１３６の一端が接続され、抵抗１３４のもう一端はＯＵＴ端子に、抵抗１３６のもう一端はＰＧＮＤに接続されている。抵抗１３４と抵抗１３６の接続点は制御電圧比較器１４０の非反転入力端子に接続されている。第２の基準電源１４２のプラス側電極が制御電圧比較器１４０の反転入力端子に接続され、そのマイナス側電極はＰＧＮＤに接続されている。制御電圧比較器１４０の出力端子はＡＮＤ回路１３８の一方の入力端子に接続されている。ＡＮＤ回路１３８のもう一方の入力端子には検出信号Ｓが入力されている。ＡＮＤ回路１３８の出力端子は制限トランジスタ１３２のゲート端子に接続されている。制限トランジスタ１３２のドレイン端子はＯＵＴ端子に接続され、そのソース端子はＰＧＮＤに接続されている。ＡＮＤ回路１３８は、制限トランジスタ１３２を制御する制御回路の一例である。
【００６０】
制限トランジスタ１３２は、スイッチング素子２２６の制御端子を、基準電位ＰＧＮＤに接続するか否かを切り替える。第２の制限部１３０は、過電流が検出された場合に、演算増幅器１２２が制御電圧ＯＵＴの制限を開始するより前に、制限トランジスタ１３２を制御してスイッチング素子２２６の制御端子を基準電位ＰＧＮＤに接続する。
【００６１】
なお制限トランジスタ１３２は、ゲート容量等が十分小さく、高速に動作できるＭＯＳトランジスタである。制限トランジスタ１３２は、電流引き抜き能力がシンク側トランジスタ１１４よりも小さい。電流引き抜き能力とは、単位時間当たりに流すことができる電流の最大値を指す。また、制限トランジスタ１３２のサイズは、シンク側トランジスタ１１４よりも小さい。
【００６２】
一例として、制限トランジスタ１３２の電流引き抜き能力およびサイズは、シンク側トランジスタ１１４の電流引き抜き能力およびサイズの１／１０以下であってよく、１／１００以下であってよく、１／１０００以下であってもよい。駆動回路１００は、ＯＲ回路１０２により過電流検出時にはソース側トランジスタ１１２を強制的にオフ状態に制御する。
【００６３】
過電流検出時にはソース側トランジスタ１１２を介してソース電流が流れないので、制限トランジスタ１３２の電流引き込み能力が比較的に低くても、スイッチング素子２２６の制御端子から電荷を十分引き抜くことができる。また、制限トランジスタ１３２は、シンク側トランジスタ１１４よりも高速にオンオフ状態が切り替え可能である。高速動作可能な制限トランジスタ１３２をシンク側トランジスタ１１４とは別個に設けることで、駆動部１１０のドライブ能力を維持しつつ、過電流検出時には高速に制御電圧ＯＵＴを低下させることができる。
【００６４】
ＡＮＤ回路１３８は、検出信号Ｓに基づいて制限トランジスタ１３２を制御する。本例のＡＮＤ回路１３８は、制御電圧ＯＵＴ等が所定の条件を満たし、且つ、検出信号ＳがＨレベルを示す場合に、制限トランジスタ１３２をオン状態に制御する。本例のＡＮＤ回路１３８は、制御電圧ＯＵＴが第２の基準電圧より大きく、且つ、検出信号ＳがＨレベルを示す場合に、制限トランジスタ１３２をオン状態に制御する。
【００６５】
第２の基準電圧は、第１の基準電圧よりも大きい。これにより、第１の制限部１２０が制限動作を開始した後に、第２の制限部１３０が制御電圧ＯＵＴを低下させようとすることを防ぐことができる。また、上述したように第１の基準電圧は、スイッチング素子２２６の閾値電圧よりも大きい。
【００６６】
第１の基準電圧は、スイッチング素子２２６の閾値電圧より１Ｖ以上大きくてよく、２Ｖ以上大きくてよく、４Ｖ以上大きくてもよい。また、第２の基準電圧は、第１の基準電圧より１Ｖ以上大きくてよく、２Ｖ以上大きくてよく、４Ｖ以上大きくてもよい。一つの実施例において、ＶＣＣ端子に印加される電圧は１５Ｖ、第２の基準電圧は１２Ｖ、第１の基準電圧は１１Ｖ、スイッチング素子２２６の閾値電圧は７〜１０Ｖ程度である。
【００６７】
本例の第２の制限部１３０は、過電流が検出された場合に、制御電圧ＯＵＴを第１の基準電圧より大きい第２の基準電圧まで低下させる。制御電圧比較器１４０は、スイッチング素子２２６に印加されている制御電圧ＯＵＴと、第２の基準電圧との比較結果を出力する。本例の制御電圧比較器１４０は、抵抗１３４および１３６により分圧された制御電圧ＯＵＴと、第２の基準電源１４２が生成する電圧とを比較する。また、本例の制御電圧比較器１４０は、制御電圧ＯＵＴが第２の基準電圧よりも大きい場合にＨレベルを出力し、制御電圧ＯＵＴが第２の基準電圧以下の場合にＬレベルを出力する。
【００６８】
第２の基準電源１４２が生成する電圧は、抵抗１３４および１３６の抵抗比と、制御電圧ＯＵＴと比較すべき第２の基準電圧とに基づいて設定される。なお、抵抗１２４および１２６の合成抵抗は、抵抗１３４および１３６に流れる電流がスイッチング素子２２６の動作に影響を与えない程度に、十分大きい。抵抗１２４および１２６の抵抗比と、抵抗１３４および１３６の抵抗比とは同一であってよい。
【００６９】
ＡＮＤ回路１３８は、制御電圧比較器１４０の出力と、検出信号Ｓとの論理積を出力する。これによりＡＮＤ回路１３８は、過電流が検出され、且つ、制御電圧ＯＵＴが第２の基準電圧より大きい場合に、制限トランジスタ１３２を制御してスイッチング素子２２６の制御端子を基準電位ＰＧＮＤに接続する。このような構成により、駆動回路１００は、高速に且つ発振等を生じさせないで、スイッチング素子２２６の制御電圧ＯＵＴを適切に制限することができる。
【００７０】
なお図２においては、下側のスイッチング素子２２６を駆動する駆動回路１００の構成を示したが、上側のスイッチング素子２２４を駆動する駆動回路１００も同一の構成を有してよい。
【００７１】
図３は、過電流検出時における駆動回路１００の動作例を示すタイミングチャートである。図３では、駆動回路１００が第２の制限部１３０を有する場合と有さない場合の動作を比較する。図３において横軸は時間ｔを示し、縦軸は電圧値を示す。ＩＮ端子に入力される信号がＬレベルに遷移すると、ＯＵＴ端子の電圧（すなわち、スイッチング素子２２６の制御電圧）はＶＣＣ端子の電圧まで上昇する。本例のＶＣＣ端子の電圧は１５Ｖである。
【００７２】
この状態で過電流が検出され、Ｈレベルの検出信号Ｓが出力されると、第１の制限部１２０が動作状態に遷移する。上述したように、第１の制限部１２０は、電圧制限の動作開始までＴｄの遅延を有する。このため、第１の制限部１２０が第２の制限部１３０を有さない場合、スイッチング素子２２６の制御電圧ＯＵＴは、過電流が検出されてから遅延時間Ｔｄが経過するまで、ＶＣＣのレベルを維持する。
【００７３】
遅延時間Ｔｄが経過すると、第１の制限部１２０が動作を開始して、スイッチング素子２２６の制御電圧ＯＵＴは第１の基準電圧Ｖ１に制御される。なお、第１の制限部１２０の動作開始とは、演算増幅器１２２が、制御電圧ＯＵＴを抵抗１２４及び１２６とで分圧した電圧と第１の基準電圧の差分に応じた電圧の出力を開始することを指す。
【００７４】
一方、第２の制限部１３０を有する場合、第１の制限部１２０よりも早く、第２の制限部１３０が制御電圧ＯＵＴを低下させる。具体的には、第２の制限部１３０は、制御電圧ＯＵＴが第２の基準電圧以下になるまで、制限トランジスタ１３２をオン状態に制御して、ＯＵＴ端子を基準電位ＰＧＮＤに接続する。
【００７５】
制限トランジスタ１３２がオフからオン状態に遷移するのに要する時間は、第１の制限部１２０における動作遅延Ｔｄよりも十分小さい。このためスイッチング素子２２６の制御電圧ＯＵＴは、第２の制限部１３０を有さない場合に比べて早いタイミングで低下し始める。また、第２の制限部１３０が制御電圧を低下させる場合の単位時間当たりの制御電圧の変化量は、第１の制限部１２０が制御電圧を低下させる場合の単位時間当たりの制御電圧の変化量よりも大きくてよい。
【００７６】
第２の制限部１３０は、制御電圧ＯＵＴが第２の基準電圧Ｖ２以下になると、制限トランジスタ１３２をオフ状態に制御する。第２の基準電圧Ｖ２は、制御電圧ＯＵＴが第２の基準電圧Ｖ２以下になるタイミングと、第１の制限部１２０が動作開始するタイミングとが略同一となるように設定されてよい。また、第２の基準電圧Ｖ２は、第１の制限部１２０が動作開始するより前に、制御電圧ＯＵＴが第２の基準電圧Ｖ２以下になるように設定されてもよい。この場合、第２の制限部１３０は、第１の制限部１２０が動作開始するまで、制御電圧ＯＵＴを、第２の基準電圧Ｖ２の近傍の電圧に制御する。
【００７７】
そして、過電流を検出してから遅延時間Ｔｄが経過すると、第１の制限部１２０が動作開始する。上述したように、第１の制限部１２０は制御電圧ＯＵＴを、第１の基準電圧Ｖ１となるように制御する。上述したように、第１の基準電圧Ｖ１は第２の基準電圧Ｖ２よりも小さい。
【００７８】
第１の制限部１２０が動作開始した後は、第２の制限部１３０の制限トランジスタ１３２がオン状態にならないように、第１の基準電圧Ｖ１および第２の基準電圧Ｖ２の差分を設定する。ただし、第２の制限部１３０によって制御電圧ＯＵＴを十分小さくできるように、第２の基準電圧Ｖ２はできるだけ小さくすることが好ましい。
【００７９】
つまり、第１の基準電圧Ｖ１は、スイッチング素子２２６がオン状態に維持でき、且つ、そのコレクタ電流を十分制限できる電圧に設定される。また、第２の基準電圧Ｖ２は、第１の基準電圧Ｖ１より大きく、且つ、第１の制限部１２０および第２の制限部１３０を同時に動作させないことを条件としてできるだけ小さい電圧に設定することが好ましい。もっとも第２の基準電圧Ｖ２が高めに設定されて、制限トランジスタ１３２が、第１の制限部１２０が動作を開始する前にオフ状態になったとしても、制限トランジスタ１３２がオフされた後、第１の制限部１２０が動作を開始するまでの時間が遅延Ｔｄに比べて十分に小さければ問題ない。
【００８０】
図４は、演算増幅器１２２の一例を示す回路図である。本例の演算増幅器１２２は、差動回路１６０、時定数回路１６８、状態制御トランジスタ１６６、インバータ１６７、トランジスタ１７１および出力トランジスタ１７２を有する。
【００８１】
差動回路１６０は、＋端子から入力される第１の基準電圧と、−端子から入力される制御電圧との差分に応じた電圧を出力する。本例の差動回路１６０は、ＭＯＳトランジスタ１６１、１６２、１６３、１６４および１６５を有する。
【００８２】
トランジスタ１６１は、ＶＣＣ電位とＧＮＤ電位との間に設けられ、ゲート端子に入力される電圧ＶＢ１に応じた電流を流す電流源として機能する。トランジスタ１６１は、差動回路１６０の差動対に流れる電流を規定する。
【００８３】
トランジスタ１６２は、トランジスタ１６１とＧＮＤ電位との間に設けられ、ゲート端子に第１の基準電圧（図２の例では、第１の基準電源１２８の電圧）が印加される。トランジスタ１６３は、トランジスタ１６１とＧＮＤ電位との間に設けられ、ゲート端子に制御電圧（図２の例では、抵抗１２４および１２６により分圧された制御電圧）が印加される。トランジスタ１６２および１６３は差動回路１６０の差動対として動作する。
【００８４】
トランジスタ１６４は、トランジスタ１６２とＧＮＤ電位との間に設けられる。トランジスタ１６５は、トランジスタ１６３とＧＮＤ電位との間に設けられる。トランジスタ１６４および１６５のゲート端子は互いに接続され、且つ、トランジスタ１６５のドレイン端子に接続される。トランジスタ１６２および１６４の接続点における電圧が、差動回路１６０の出力電圧になる。
【００８５】
トランジスタ１７１は、ＶＣＣ電位とＧＮＤ電位との間に設けられ、ゲート端子に入力される電圧ＶＢ２に応じた電流を流す電流源として機能する。出力トランジスタ１７２は、トランジスタ１７１とＧＮＤ電位との間に設けられ、差動回路１６０の出力電圧がゲート端子に印加される。トランジスタ１７１と出力トランジスタ１７２との接続点における電圧が、演算増幅器１２２の出力電圧になる。
【００８６】
トランジスタ１７１および出力トランジスタ１７２はソース接地増幅回路として機能する。つまり、出力トランジスタ１７２は、ゲート端子に印加される電圧を所定の増幅率で増幅して出力する。
【００８７】
時定数回路１６８は、差動回路１６０の出力端と、演算増幅器１２２の出力端との間に設けられる。本例の時定数回路１６８は、出力トランジスタ１７２のゲート端子とドレイン端子との間に接続される。時定数回路１６８は、例えば直列に接続された抵抗１６９およびコンデンサ１７０を有するＲＣ回路である。時定数回路１６８は抵抗１６９を有さなくともよい。時定数回路１６８は、例えば制御電圧が発振しないように、演算増幅器１２２の周波数特性を調整する。時定数回路１６８は、演算増幅器１２２の周波数特性における高周波数帯域のゲインを小さくしてよい。
【００８８】
状態制御トランジスタ１６６は、検出信号ＳがＬレベルの場合（つまり、過電流が検出されない場合）に、出力トランジスタ１７２のゲート端子をＧＮＤ電位に接続する。これにより、演算増幅器１２２の出力段に設けられたソース接地増幅器の入力がＧＮＤ電位になるので、演算増幅器１２２が非動作状態になる。また、状態制御トランジスタ１６６は、検出信号ＳがＨレベルの場合（つまり、過電流が検出された場合）に、出力トランジスタ１７２のゲート端子をＧＮＤ電位から切り離す。
【００８９】
これにより、出力トランジスタ１７２のゲート端子に、差動回路１６０の出力信号が入力される。つまり、演算増幅器１２２が動作状態になる。ただし、時定数回路１６８により、演算増幅器１２２が電圧制限を開始するまでに遅延Ｔｄが生じる。遅延Ｔｄは演算増幅器１２２の時定数と実質的に等しい。本例ではＴｄ＝ＲＣ［ｓｅｃ］で与えられる。
【００９０】
なお、インバータ１６７は、検出信号Ｓの論理値を反転させて、状態制御トランジスタ１６６のゲート端子に印加する。本例の状態制御トランジスタ１６６はＮチャネルＭＯＳトランジスタである。これにより、状態制御トランジスタ１６６が上述したように動作する。
【００９１】
図５は、制御電圧比較器１４０の一例を示す回路図である。本例の制御電圧比較器１４０は、差動回路１８８、トランジスタ１８６および出力トランジスタ１８７を有する。差動回路１８８は、図４に示した差動回路１６０と同一の構成を有する。ただし、差動回路１８８は、＋端子から入力される制御電圧と、−端子から入力される第２の基準電圧との差分に応じた電圧を出力する。
【００９２】
本例の差動回路１８８は、ＭＯＳトランジスタ１８１、１８２、１８３、１８４および１８５を有する。ＭＯＳトランジスタ１８１〜ＭＯＳトランジスタ１８５の構成は、図４に示したＭＯＳトランジスタ１６１〜ＭＯＳトランジスタ１６５の構成と同一である。差動回路１８８は、制御電圧が第２の基準電圧よりも大きいか否かにより、出力トランジスタ１８７をオンにするかオフにするかを切り替える。
【００９３】
トランジスタ１８６は、ＶＣＣ電位とＧＮＤ電位との間に設けられ、ゲート端子に入力される電圧ＶＢ２に応じた電流を流す電流源として機能する。出力トランジスタ１８７は、トランジスタ１８６とＧＮＤ電位との間に設けられ、差動回路１８８の出力電圧がゲート端子に印加される。
【００９４】
トランジスタ１８６と出力トランジスタ１８７との接続点における電圧が、制御電圧比較器１４０の出力電圧になる。制御電圧比較器１４０は、制御電圧が第２の基準電圧よりも大きい場合にＨレベルの電圧を出力し、制御電圧が第２の基準電圧以下の場合に、Ｌレベルの電圧を出力する。
【００９５】
図５に示すように、制御電圧比較器１４０は、時定数回路１６８を有さない。このため、制御電圧比較器１４０は、演算増幅器１２２が電圧制限を開始するよりも早く、制御電圧と第２の基準電圧との比較結果を出力することができる。また、ＡＮＤ回路１３８における入力論理が遷移した場合に、ＡＮＤ回路１３８の出力が遷移するまでの遅延時間も、第１の制限部１２０における遅延時間Ｔｄより十分小さい。このため、制限トランジスタ１３２を高速に制御することができる。
【００９６】
図６は、第１の実施例に係る駆動回路１００の変形例を、半導体回路２２０と共に示す回路図である。本例の駆動回路１００は、図２に示した駆動回路１００に対して、第２の制限部１３０の構成が異なる。他の構成は、図２に示した駆動回路１００と同一である。
【００９７】
本例の第２の制限部１３０は、制限トランジスタ１３２、ＡＮＤ回路１３８および時間制御部１９０を有する。制限トランジスタ１３２およびＡＮＤ回路１３８は、図２に示した制限トランジスタ１３２およびＡＮＤ回路１３８と同一である。ただし、本例のＡＮＤ回路１３８は、時間制御部１９０の出力と、検出信号Ｓとの論理積を出力する。
【００９８】
時間制御部１９０は、検出信号ＳがＨレベルに遷移してから、予め定められた維持期間が経過するまでの間、制限トランジスタ１３２をオン状態に制御する信号を出力する。本例の時間制御部１９０は、検出信号ＳがＨレベルに遷移してから、当該維持期間が経過するまでの間Ｈレベルを示す信号を出力する。当該維持期間は、制御電圧が第２の基準電圧となるのに要する期間と略同一であってよい。また当該維持期間は、第１の制限部１２０における遅延時間Ｔｄと略同一となるように設定されてよい。
【００９９】
図７は、時間制御部１９０の一例を示す回路図である。本例の時間制御部１９０は、抵抗１９１、コンデンサ１９２、インバータ１９３および論理積回路１９４を有する。論理積回路１９４は、電流用比較器１５２が出力する検出信号Ｓと、インバータ１９３の出力との論理積を出力する。
【０１００】
インバータ１９３の入力には、検出信号ＳがＨレベルに遷移してから、所定の維持期間が経過してからＨレベルに遷移する信号が入力される。本例においてインバータ１９３の入力端子と、電流用比較器１５２との間には抵抗１９１が設けられる。また、インバータ１９３の入力端子と接地電位との間にはコンデンサ１９２が設けられる。抵抗１９１およびコンデンサ１９２は、検出信号Ｓの高周波成分を除去してインバータ１９３に入力する。
【０１０１】
つまり、抵抗１９１およびコンデンサ１９２は、検出信号Ｓの立ち上がりを鈍らせて論理積回路１９４に入力する。検出信号Ｓの立ち上がりを鈍らせると、検出信号Ｓのレベルが閾値を超えてＨレベルに遷移するタイミングが遅延する。従って、インバータ１９３には、検出信号Ｓを所定の時間遅延させた信号が入力される。抵抗１９１およびコンデンサ１９２の特性値は、当該所定の遅延時間が、第１の制限部１２０の遅延時間Ｔｄと略同一になるように設定される。
【０１０２】
インバータ１９３は、入力される信号を反転させて出力する。このため、論理積回路１９４は、検出信号ＳがＨレベルに遷移してから、所定の維持時間だけＨレベルを示す信号を出力する。なお、論理積回路１９４とＡＮＤ回路１３８とは共通にしてもよい。つまり、論理積回路１９４を省略して、ＡＮＤ回路１３８の入力に、インバータ１９３の出力と、電流用比較器１５２の出力とを接続してもよい。
【０１０３】
図６および図７に示す構成によっても、過電流を検出した場合に第２の制限部１３０によって高速に制御電圧を低下させることができる。また、第１の制限部１２０によって、発振等を生じさせずに、制御電圧を第１の基準電圧に制御することができる。
【０１０４】
図８は、第２の実施例に係る駆動回路１００を示す回路図である。第２の実施例に係る駆動回路１００は、第１の実施例に係る駆動回路１００に対して、第１の制限部１２０および第２の制限部１３０の構成が異なる。他の構成は、第１の実施例に係る駆動回路１００と同一である。
【０１０５】
本例における第２の制限部１３０は、過電流が検出された場合に、制御電圧が第２の基準電圧になるまで、第１の制限部１２０の時定数を小さくする。本例においては、第２の制限部１３０は、過電流が検出された場合に、制御電圧が第２の基準電圧になるまで、演算増幅器１２２の時定数を小さくする。
【０１０６】
本例における第２の制限部１３０は、制限トランジスタ１３２を有さない。また、ＡＮＤ回路１３８に代えてＡＮＤ回路１４４を有する。他の構成は第１の実施例における第２の制限部１３０の構成と同一である。
【０１０７】
ＡＮＤ回路１４４は、検出信号Ｓおよび制御電圧比較器１４０の出力の論理積Ｐに基づいて、演算増幅器１２２の時定数を制御する。具体的には、ＡＮＤ回路１４４は、検出信号ＳがＨレベルを示し、且つ、制御電圧が第２の基準電圧より大きい場合に、過電流が検出されていない通常動作時に比べて演算増幅器１２２の時定数を小さくする。ＡＮＤ回路１４４は、演算増幅器１２２の時定数を小さくする制御回路の一例である。
【０１０８】
このような構成により第２の制限部１３０は、過電流が検出された場合に、第１の制限部１２０の通常の動作開始タイミングよりも早く、制御電圧を低下させることができる。第１の制限部１２０における通常の動作開始タイミングとは、第２の制限部１３０により制御されていない状態の、第１の制限部１２０の時定数に応じた動作開始タイミングを指す。例えば第１の制限部１２０における通常の動作開始タイミングとは、図３に示したように、過電流が検出されてから遅延Ｔｄが経過したタイミングを指す。
【０１０９】
図９は、演算増幅器１２２の一例を示す回路図である。本例の演算増幅器１２２は、図４に示した演算増幅器１２２の構成に加え、短絡切替部１７３を更に備える。他の構成は図４に示した演算増幅器１２２と同一である。
【０１１０】
演算増幅器１２２は、差動回路１６０の出力端と演算増幅器１２２の出力端との間に設けられた時定数回路１６８の時定数に応じて動作する。演算増幅器１２２は、動作結果に応じて制御電圧を調整する。短絡切替部１７３は、時定数回路１６８の両端を、時定数回路１６８よりも時定数の小さい経路で短絡するか否かを切り替える。つまり、短絡切替部１７３は、演算増幅器１２２の位相を調整する時定数回路１６８を無効化して、演算増幅器１２２を時定数の小さい比較器として機能させるか否かを切り替える。
【０１１１】
本例の短絡切替部１７３は、切替トランジスタ１７４および抵抗１７５を有する。抵抗１７５は、時定数回路１６８の両端を短絡する経路における抵抗を示す。切替トランジスタ１７４は、抵抗１７５の経路で時定数回路１６８の両端を短絡するか否かを切り替える。
【０１１２】
本例の切替トランジスタ１７４はＮチャネルＭＯＳトランジスタである。切替トランジスタ１７４のゲート端子には、図８に示したＡＮＤ回路１４４が出力する電圧が印加される。つまり、ＡＮＤ回路１４４がＨレベルを出力する場合、切替トランジスタ１７４はオン状態に制御される。この場合、時定数回路１６８の両端が、時定数回路１６８よりも時定数の小さい経路で短絡される。従って、演算増幅器１２２の時定数が小さくなる。
【０１１３】
なお、上述した第１の制限部１２０における通常の動作開始タイミングとは、仮に切替トランジスタ１７４をオフ状態に維持した場合における、第１の制限部１２０の動作開始タイミングを指す。つまり、時定数回路１６８の時定数に応じた遅延Ｔｄに応じた動作開始タイミングを指す。
【０１１４】
ＡＮＤ回路１４４は、過電流が検出され、且つ、制御電圧が第２の基準電圧より大きい場合に、短絡切替部１７３に時定数回路１６８の両端を短絡させる。従って、ＡＮＤ回路１４４は、制御電圧が第２の基準電圧以下になった場合には、短絡切替部１７３の切替トランジスタ１７４をオフ状態に制御する。これにより、演算増幅器１２２は、時定数回路１６８の時定数に応じて動作する。
【０１１５】
つまり過電流が検出された場合に、制御電圧が第２の基準電圧より大きい場合には、第２の制限部１３０は、演算増幅器１２２の時定数を通常状態よりも小さく設定する。これにより演算増幅器１２２は高速に動作することができる。このため、図３に示した遅延時間Ｔｄの経過を待たずに、制御電圧が低下し始める。
【０１１６】
そして、制御電圧が第２の基準電圧以下になると、第２の制限部１３０は、演算増幅器１２２の時定数を通常状態に戻す。これにより、駆動回路１００は、制御電圧を発振等させずに精度よく制御することができる。
【０１１７】
図１０は、第２の実施例に係る駆動回路１００の、過電流検出時における動作例を示すタイミングチャートである。図１０においても、駆動回路１００が第２の制限部１３０を有する場合と有さない場合の動作を比較している。図１０において横軸は時間ｔを示し、縦軸は電圧値を示す。
【０１１８】
ＩＮ端子に入力される信号、ＯＵＴ端子から出力される制御電圧ＯＵＴ、および、検出信号Ｓの波形は図３に示した例と同様である。図１０では、これらの信号に加えて、ＡＮＤ回路１４４が出力するＰ信号の波形を示す。
【０１１９】
ＡＮＤ回路１４４は、検出信号ＳがＨレベルに遷移してから、制御電圧ＯＵＴが第２の基準電圧Ｖ２以下になるまでＨレベルを示すＰ信号を出力する。Ｐ信号がＨレベルを示す間は、演算増幅器１２２の時定数が小さくなるので、制御電圧ＯＵＴは遅延時間Ｔｄの経過を待たずに高速に低下する。制御電圧ＯＵＴが第２の基準電圧Ｖ２以下になると、ＡＮＤ回路１４４はＬレベルのＰ信号を出力する。これにより、演算増幅器１２２の時定数は通常状態に戻る。このため、制御電圧ＯＵＴは、第１の基準電圧Ｖ１に緩やかに収束する。
【０１２０】
図１１は、第２の実施例に係る駆動回路１００の変形例を、半導体回路２２０と共に示す回路図である。本例の駆動回路１００は、図１０に示した駆動回路１００に対して、第２の制限部１３０の構成が異なる。他の構成は、図１０に示した駆動回路１００と同一である。本例の第２の制限部１３０は、図６および図７に示した第２の制限部１３０と同一である。
【０１２１】
つまり、本例の第２の制限部１３０は、検出信号ＳがＨレベルに遷移してから、予め定められた維持期間が経過するまでの間、演算増幅器１２２の時定数を通常状態よりも小さく設定する。第２の制限部１３０は、演算増幅器１２２の短絡切替部１７３を制御する。このような構成によっても、過電流検出時に制御電圧を高速に低下させつつ、制御電圧を発振等させずに精度よく制御することができる。
【０１２２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１２３】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１２４】
１００・・・駆動回路、１０２・・・ＯＲ回路、１０４・・・直流電源、１１０・・・駆動部、１１２・・・ソース側トランジスタ、１１４・・・シンク側トランジスタ、１２０・・・第１の制限部、１２２・・・演算増幅器、１２４、１２６・・・抵抗、１２８・・・第１の基準電源、１３０・・・第２の制限部、１３２・・・制限トランジスタ、１３４、１３６・・・抵抗、１３８・・・ＡＮＤ回路、１４０・・・制御電圧比較器、１４２・・・第２の基準電源、１４４・・・ＡＮＤ回路、１５０・・・過電流検出部、１５２・・・電流用比較器、１５４・・・閾値用電源、１５６、１５８・・・抵抗、１６０・・・差動回路、１６１、１６２、１６３、１６４、１６５・・・トランジスタ、１６６・・・状態制御トランジスタ、１６７・・・インバータ、１６８・・・時定数回路、１６９・・・抵抗、１７０・・・コンデンサ、１７１・・・トランジスタ、１７２・・・出力トランジスタ、１７３・・・短絡切替部、１７４・・・切替トランジスタ、１７５・・・抵抗、１８１、１８２、１８３、１８４、１８５、１８６・・・トランジスタ、１８７・・・出力トランジスタ、１８８・・・差動回路、１９０・・・時間制御部、１９１・・・抵抗、１９２・・・コンデンサ、１９３・・・インバータ、１９４・・・論理積回路、２００・・・半導体モジュール、２１０・・・システム制御部、２２０・・・半導体回路、２２２・・・スイッチングアーム、２２４、２２６・・・スイッチング素子、２２８・・・電流検出用素子、３００・・・システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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