(57)【特許請求の範囲】
【請求項１】
基板の第１の領域の上に配置された高電圧ＦＥＴを備えるＩＣ構造であって、前記高電圧ＦＥＴは、
各々が前記基板のドープウェルから延在し、複数の前記ドープウェルを分離するチャネル領域をその間に有する、ペアの非プレーナ型半導体本体と、
第１の前記非プレーナ型半導体本体におけるソース領域と、
第２の前記非プレーナ型半導体本体におけるドレイン領域と、
チャネル領域の上に配置されたゲートスタックと、
を含み、
前記高電圧ＦＥＴは、ダミーゲートスタックのペアをさらに含み、第１のダミーゲートスタックは、第１の前記非プレーナ型半導体本体の上に配置され、第２のダミーゲートスタックは、第２の前記非プレーナ型半導体本体の上に配置される、
ＩＣ構造。
【請求項２】
基板の第１の領域の上に配置された高電圧ＦＥＴを備えるＩＣ構造であって、前記高電圧ＦＥＴは、
各々が前記基板のドープウェルから延在し、複数の前記ドープウェルを分離するチャネル領域をその間に有する、ペアの非プレーナ型半導体本体と、
第１の前記非プレーナ型半導体本体におけるソース領域と、
第２の前記非プレーナ型半導体本体におけるドレイン領域と、
チャネル領域の上に配置されたゲートスタックと、
を含み、
前記ＩＣ構造は、前記基板の第２の領域の上に配置された非プレーナ型ＦＥＴをさらに備え、前記非プレーナ型ＦＥＴは、
第３の非プレーナ型半導体本体と、
前記第３の非プレーナ型半導体本体内に配置され、前記第３の非プレーナ型半導体本体内の第２のチャネル領域によって分離される第２のソース領域及び第２のドレイン領域と、
前記第２のチャネル領域の上に配置された第２のゲートスタックと、
を含む、
ＩＣ構造。
【請求項３】
前記チャネル領域は、前記基板の平坦部分であり、
前記ゲートスタックは、前記チャネル領域の上に配置され、かつ、前記ペアの非プレーナ型半導体本体をさらに囲む分離誘電体をさらに含む、
請求項２に記載のＩＣ構造。
【請求項４】
前記ゲートスタックは、前記分離誘電体の上に配置されたドープポリシリコン電極を含み、
前記第２のゲートスタックは、金属電極及びゲート誘電体を含み、前記ゲート誘電体のＥＯＴ（酸化膜換算膜厚）は、前記分離誘電体のＥＯＴより低い、
請求項３に記載のＩＣ構造。
【請求項５】
前記高電圧ＦＥＴは、ダミーゲートスタックのペアをさらに含み、第１のダミーゲートスタックは、第１の前記非プレーナ型半導体本体の上に配置され、第２のダミーゲートスタックは、第２の前記非プレーナ型半導体本体の上に配置され、
前記ダミーゲートスタックの各々は、前記第２のゲートスタックと同じ材料を含む、
請求項２から４のいずれか１項に記載のＩＣ構造。
【請求項６】
前記ソース領域は、前記ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体における大量ドープ領域のペアの一方であり、
前記ドレイン領域は、前記ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体における大量ドープ領域のペアの一方であり、
前記高電圧ＦＥＴは、複数の拡散コンタクトをさらに含み、前記複数の拡散コンタクトの１つは、前記大量ドープ領域の各々にランディングする、
請求項１から５のいずれか１項に記載のＩＣ構造。
【請求項７】
前記ソース領域は、前記ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体における大量ドープ領域のペアの一方であり、
前記ドレイン領域は、前記ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体における大量ドープ領域のペアの一方であり、
前記高電圧ＦＥＴは、複数の拡散コンタクトをさらに含み、前記複数の拡散コンタクトの１つは、前記大量ドープ領域、前記第２のソース領域、及び前記第２のドレイン領域の各々にランディングする、
請求項２から５のいずれか１項に記載のＩＣ構造。
【請求項８】
複数の前記ドープウェルは、前記チャネル領域のものと相補的な第１の導電型であり、
前記ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体は、前記第１の導電型にドープされ、かつ、複数の前記ドープウェルのうち第１のドープウェルと電気的に接続され、
前記ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体は、前記第１の導電型にドープされ、かつ、複数の前記ドープウェルのうち第２のドープウェルと電気的に接続される、
請求項１から７のいずれか１項に記載のＩＣ構造。
【請求項９】
基板の上に配列され、第１の次元に沿って延在する自身の最大長と平行に方向づけられる、複数の非プレーナ型半導体本体と、
前記基板に配置され、ペアの非プレーナ型半導体本体を囲み、かつ、前記第１の次元又は第１の次元に直交する第２の次元のいずれかに沿って互いに整合される、ペアのドープウェルと、
複数の前記ドープウェルの上に配置され、前記複数の非プレーナ型半導体本体を囲む分離誘電体と、
前記ペアのドープウェルの間において前記分離誘電体の上に配置されたゲート電極であって、複数の前記ドープウェルが前記第２の次元において整合される場合に前記第１の次元においてゲート長Ｌｇを画定し、複数の前記ドープウェルが前記第１の次元において整合される場合に前記第２の次元において前記ゲート長Ｌｇを画定する、ゲート電極と、
前記ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体におけるソース領域と、
前記ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体におけるドレイン領域と、
を備える、
ＩＣ構造。
【請求項１０】
前記ペアのドープウェルの外側における前記基板の領域に配置された、第３の前記非プレーナ型半導体本体と、
前記第３の非プレーナ型半導体本体の上に配置された第２のゲート電極と、
前記第３の非プレーナ型半導体本体における第２のソース及びドレインコンタクトランディングと、
をさらに備える、
請求項９に記載のＩＣ構造。
【請求項１１】
前記基板の上に配列された前記複数の非プレーナ型半導体本体の各々は、前記第２の次元に延在する前記基板の第１の幅で離間する複数の半導体本体の群における１つの半導体本体であり、
前記ペアのドープウェルは、少なくとも前記第１の幅の上に延在し、かつ、前記第１の次元において互いに整合され、
前記第２の次元における前記ゲート長Ｌｇは、前記第１の幅と少なくとも等しい、
請求項９または１０に記載のＩＣ構造。
【請求項１２】
前記基板の上に配列された前記複数の非プレーナ型半導体本体の各々は、前記第２の次元に延在する前記基板の第１の幅で離間する複数の半導体本体の群における１つの半導体本体であり、
前記ペアのドープウェルは、少なくとも前記第１の幅の上に延在し、かつ、前記第２の次元において互いに整合され、
前記第２の次元における前記ゲート長Ｌｇは、前記複数の非プレーナ型半導体本体の最大長以下である、
請求項９から１１のいずれか１項に記載のＩＣ構造。
【請求項１３】
基板の第１の部分の上に高電圧電界効果トランジスタ（ＦＥＴ）を製造する方法であって、
基板上において自身を囲む分離誘電体の上に延在する複数の非プレーナ型半導体本体を形成する段階と、
ペアの非プレーナ型半導体本体を通して注入することによって、前記基板に別個の複数のドープウェルを形成する段階と、
前記複数のドープウェルの間において前記分離誘電体の上にゲート電極を堆積させる段階と、
前記複数のドープウェルと電気的に連結された前記ペアの非プレーナ型半導体本体に、ソース／ドレイン領域を形成する段階と、
前記ソース／ドレイン領域に複数の拡散コンタクトを形成する段階と、
を備える、
方法。
【請求項１４】
前記基板の第２の部分の上の第２の領域に非プレーナ型ＦＥＴを形成する段階をさらに備え、前記非プレーナ型ＦＥＴを形成する段階は、
前記複数のドープウェルの外側において、前記複数の非プレーナ型半導体本体のうち１つ又は複数の上にゲートスタックを形成する段階と、
前記複数のドープウェルの外側において、前記１つ又は複数の非プレーナ型半導体本体に第２のソース／ドレイン領域を形成する段階と、
前記第２のソース／ドレイン領域に複数の第２の拡散コンタクトを形成する段階と、
をさらに含む、
請求項１３に記載の方法。
【請求項１５】
前記複数のドープウェルの外側において、前記複数の非プレーナ型半導体本体の１つ又は複数の上にゲートスタックを形成する段階は、前記複数のドープウェルと電気的に連結された前記ペアの非プレーナ型半導体本体の各々の上に、ダミーゲートスタックを形成する段階をさらに含む、
請求項１４に記載の方法。
【請求項１６】
前記複数のドープウェルと同じ導電型の不純物を、前記ゲート電極に隣接する前記分離誘電体を通して前記ゲート電極に注入することによって、前記ゲート電極をドープし、分離された前記複数のドープウェルの先端部を形成する段階をさらに備える、
請求項１３から１５のいずれか１項に記載の方法。
【請求項１７】
前記ソース／ドレイン領域を形成する段階は、前記ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体にソース／ドレイン領域の第１のペアを形成し、前記ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体にソース／ドレイン領域の第２のペアを形成する段階をさらに含み、
前記複数の拡散コンタクトを形成する段階は、前記ソース／ドレイン領域の第１のペアに対してソース／ドレインコンタクトの第１のペアを形成し、前記ソース／ドレイン領域の第２のペアに対して複数の拡散コンタクトの第２のペアを形成する段階をさらに含み、
前記方法は、前記複数の拡散コンタクトの第１のペアを電気的に並列に相互接続し、前記複数の拡散コンタクトの第２のペアを電気的に並列に相互接続する段階をさらに備える、
請求項１３から１６のいずれか１項に記載の方法。
【請求項１８】
プロセッサ論理回路と、
前記プロセッサ論理回路と連結されたメモリ回路と、
前記プロセッサ論理回路と連結され、無線送信回路及び無線受信回路を含むＲＦ回路と、
ＤＣ電源を受信する入力部と、プロセッサ論理回路、メモリ回路、又はＲＦ回路の少なくとも１つと連結された出力部とを含む電力管理回路と、
を備え、
前記ＲＦ回路又は電力管理回路の少なくとも１つは、
請求項１から１２のいずれか１項に記載のＩＣ構造を含む、
システムオンチップ（ＳｏＣ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、概して、モノリシック集積回路（ＩＣ）の製造に関し、より詳細には、非プレーナ型高性能低電圧（ロジック）トランジスタ構造と適合する高電圧トランジスタ構造に関する。
【背景技術】
【０００２】
モノリシックＩＣは、概して、基板の上に製造される、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のような多数のアクティブデバイス、及び抵抗器等のようなパッシブデバイスを含む。現在のシステムオンチップ（ＳｏＣ）技術は、ＦＥＴのゲート長（Ｌｇ）を積極的にスケーリングし、ムーアの法則に従って性能及び面積のスケーリングを提供することを中心とする。
【０００３】
低リーク及び／又は高電圧トランジスタは、ＳｏＣの用途において重要であるが、高性能ロジックトランジスタのアーキテクチャから分岐した高電圧トランジスタのアーキテクチャに少なくとも部分的に起因して、側方スケーリングがより困難となっている。側方スケーリングは、ゲート−コンタクト間隔をも減少させ、これにより、ピーク電界を増加させ、トランジスタの高電圧動作ウィンドウをさらに減少させる。また、側方スケーリングは、ホットキャリア効果を悪化させ、これが、高電圧トランジスタに大きな制限を課している。今日まで、高度なＣＭＯＳアーキテクチャ及び高電圧トランジスタアーキテクチャとのこのような非適合性は、オフチップの解決手段への動機付けとなっているが、これらはコストが高く、性能の制限という問題がある。
【０００４】
より著しく大きく、等しい酸化物厚さ（ＥＯＴ）を有し、かつ、より大きいゲート−ドレイン間隔を有するゲート誘電体を有することが可能なトランジスタとモノリシックに集積されるｆｉｎＦＥＴのような非プレーナ型トランジスタを実現するデバイスアーキテクチャは、論理回路に必要なものより高い降伏電圧に耐え得るトランジスタを必要とする電力管理回路、電荷ポンプデバイス、ＲＥ電力増幅回路等を用いる複雑なモノリシックＳＯＣ  ＩＣ設計にとって有利である。
【図面の簡単な説明】
【０００５】
本明細書で説明される材料は、例として示されるものであり、添付図における限定として示されるものではない。説明の簡略化及び明確性のため、図に示される要素は必ずしも、縮尺通りに示されるものではない。例えば、いくつかの要素の寸法は、明確性のために、他の要素に対して誇張されることがある。さらに、適切だと考えられる場合には、参照符号が、複数の図の間で繰り返し用いられ、対応する又は類似の要素を示す。図は、以下の通りである。
【図１Ａ】実施形態に係るｆｉｎＦＥＴとモノリシックに集積される高電圧トランジスタを含むＩＣ構造の等角図である。
【図１Ｂ】複数の実施形態に係る、図１Ａに示されるＩＣ構造の一部の等角図であり、高電圧トランジスタの非プレーナ型半導体本体をさらに示すべく、ｆｉｎＦＥＴゲートスタックの複数の層は除去されている。
【図１Ｃ】複数の実施形態に係る、図１Ａに示されるＩＣ構造の一部の等角図であり、高電圧トランジスタの非プレーナ型半導体本体をさらに示すべく、ｆｉｎＦＥＴゲートスタックの複数の層は除去されている。
【図２Ａ】複数の実施形態に係る非プレーナ型トランジスタ構造の配列内で集積される高電圧トランジスタの平面図である。
【図２Ｂ】複数の実施形態に係る非プレーナ型トランジスタ構造の配列内で集積される高電圧トランジスタの平面図である。
【図２Ｃ】複数の実施形態に係る非プレーナ型トランジスタ構造の配列内で集積される高電圧トランジスタの平面図である。
【図２Ｄ】複数の実施形態に係る非プレーナ型トランジスタ構造の配列内で集積される高電圧トランジスタの平面図である。
【図３】実施形態に係る、高電圧トランジスタ及びｆｉｎＦＥＴを形成する方法を示すフロー図である。
【図４Ａ】実施形態に係る、図３に示される方法において複数の選択されたオペレーションが実行されるにあたって変化する高電圧トランジスタ及びｆｉｎＦＥＴの断面図である。
【図４Ｂ】実施形態に係る、図３に示される方法において複数の選択されたオペレーションが実行されるにあたって変化する高電圧トランジスタ及びｆｉｎＦＥＴの断面図である。
【図４Ｃ】実施形態に係る、図３に示される方法において複数の選択されたオペレーションが実行されるにあたって変化する高電圧トランジスタ及びｆｉｎＦＥＴの断面図である。
【図４Ｄ】実施形態に係る、図３に示される方法において複数の選択されたオペレーションが実行されるにあたって変化する高電圧トランジスタ及びｆｉｎＦＥＴの断面図である。
【図４Ｅ】実施形態に係る、図３に示される方法において複数の選択されたオペレーションが実行されるにあたって変化する高電圧トランジスタ及びｆｉｎＦＥＴの断面図である。
【図５】本発明の実施形態に係る高電圧トランジスタ及びｆｉｎＦＥＴを含むＩＣ構造を用いるモバイルコンピューティングプラットフォーム及びデータサーバマシンを示す。
【図６】本発明の実施形態に係る電子コンピューティングデバイスの機能ブロック図である。
【発明を実施するための形態】
【０００６】
１つ又は複数の実施形態が、添付図を参照して説明される。特定の構成及び配置が詳細に図示及び説明されるが、これは例示目的のみでなされていることを理解されたい。当業者であれば、説明される趣旨及び範囲から逸脱することなく、他の構成及び配置が可能であることを認識しよう。当業者にとって、本明細書で説明される技術及び／又は構成が、本明細書で詳細に説明されるもの以外の様々な他のシステム及び用途に利用可能であることは明らかであろう。
【０００７】
以下の詳細な説明において、本明細書の一部を形成し、複数の例示的な実施形態を示す添付図面への参照がなされる。さらに、特許請求の範囲に記載された主題の範囲から逸脱することなく、複数の他の実施形態が利用可能であり、構造的及び／又は論理的な変化がなされ得ることを理解されたい。例えば、上へ、下へ、上部、底部等の方向及び基準は、図面における特徴の説明を容易にするために単に用いられることがあることにも留意すべきである。従って、以下の詳細な説明は、限定的な意味で解されるものではなく、特許請求の範囲に記載された主題の範囲は、添付された特許請求の範囲及びこれらの均等物のみによって定義される。
【０００８】
以下の説明において、多数の詳細が示される。しかしながら、当業者にとっては、これらの特定の詳細がなくとも、本発明が実施可能であることは明らかであろう。いくつかの例において、周知の方法及びデバイスが、本発明を不明瞭にすることを回避すべく、詳細にではなく、ブロック図の形で示される。本明細書全体において、「実施形態」又は「一実施形態」という記載は、実施形態に関連して説明される特定の特徴、構造、機能、又は特性が、本発明の少なくとも一実施形態に含まれることを意味する。従って、本明細書全体の様々な箇所における「実施形態において」又は「一実施形態において」という文言の出現は、必ずしも本発明の同じ実施形態を指すものではない。さらに、特定の特徴、構造、機能、又は特性は、１つ又は複数の実施形態において、任意の好適な態様で組み合わせられてよい。例えば、第１の実施形態及び第２の実施形態に関連する特定の特徴、構造、機能、又は特性が互いに排他的でない場合には、２つの実施形態が組み合わせられてよい。
【０００９】
本発明の説明及び添付された特許請求の範囲において用いられるように、「１つの」（「ａ」、「ａｎ」）及び「その」（ｔｈｅ）という単数形は、文脈が明らかに異なるように示すものでない限り、複数形をも含むことが意図される。本明細書で用いられる「及び／又は」という用語は、列挙された関連項目の１つ又は複数のありとあらゆる可能な組み合わせを指し、かつ、これらを包含することも理解されよう。
【００１０】
「連結」及び「接続」という用語は、これらの派生語と共に、本明細書において、複数のコンポーネントの間における機能的又は構造的関係を説明するために用いられてよい。これらの用語は、互いの同義語として意図されるものではないことを理解されたい。むしろ、複数の特定の実施形態において、「接続」は、２つ又はそれより多くの要素が直接的に、互いに物理的、光学的、又は電気的に接触していることを示すために用いられてよい。「連結」は、２つ又はそれより多くの要素が、直接的に又は間接的に（これらの間の他の介在要素により）、互いに物理的、光学的、又は電気的に接触していること、及び／又は、２つ又はそれより多くの要素が、互いに連携又は（例えば、因果関係にあるように）相互作用することを示すために用いられてよい。
【００１１】
本明細書で用いられる「上」（ｏｖｅｒ）、「下」、「間」、及び「上」（ｏｎ）という用語は、コンポーネント又は材料の物理的関係に注目すべき場合に、１つのコンポーネント又は材料の、他のコンポーネント又は材料に対する相対的位置を指す。例えば、複数の材料に関して、他の材料の上もしくは下に配置された１つの材料又は材料は、直接接触してよく、又は、１つ又は複数の介在材料を有してよい。さらに、２つの材料又は複数の材料の間に配置された１つの材料は、２つの層と直接接触してよく、又は１つ又は複数の介在層を有してよい。対照的に、第１の材料又は第２の材料「上」の材料又は材料は、当該第２の材料／材料と直接接触する。同様の区別が、コンポーネントアセンブリに関してなされる。
【００１２】
この説明及び特許請求の範囲の全体で用いられるように、「の少なくとも１つ」又は「の１つ又は複数」という用語によって接続された項目のリストは、列挙された複数の用語の任意の組み合わせを意味してよい。例えば、「Ａ、Ｂ又はＣの少なくとも１つ」という文言は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又は、Ａ、Ｂ及びＣを意味してよい。
【００１３】
高電圧オペレーションに好適な、複数の非プレーナ型半導体本体に広がるトランジスタは、本明細書において「高電圧トランジスタ」と称され、個々の非プレーナ型半導体本体を用いる低電圧トランジスタとモノリシックに集積される。各非プレーナ型半導体本体は、本明細書において総称的に「フィン」と称される複数のゲート面（例えば、バイゲート、トライゲート、オメガゲート、ラップアラウンドゲート等）を有する任意のアーキテクチャであってよい。ｆｉｎＦＥＴは、ＩＣ内における高性能低電圧ＣＭＯＳ論理回路に用いられてよく、ハイブリッドプレーナ型フィンアーキテクチャを有する高電圧トランジスタは、ＩＣ内における高電圧回路に用いられてよい。複数の実施形態において、高電圧トランジスタは、ペアの非プレーナ型半導体本体を分離するプレーナ型チャネル領域の上に配置されたゲートスタックを含む。非プレーナ型本体の各々は、高電圧デバイスのソース又はドレインの一部として機能する。複数の実施形態において、高電圧チャネル領域は、非プレーナ型本体に対してリセス処理された基板の平坦長である。高電圧ゲートスタックの上部は、実質的に平坦であってよく、他の非プレーナ型半導体本体の上に配置されたｆｉｎＦＥＴゲートスタックの上部を有する。複数のさらなる実施形態において、高電圧ゲートスタックは、大きいゲート電圧（例えば、＞３Ｖ）及び１０Ｖのゲート−ドレイン降伏、又はこれらより大きい電圧に好適な厚いゲート誘電体として、非プレーナ型半導体本体を囲む分離誘電体を用いる。複数の実施形態において、高電圧トランジスタは、高電圧ゲートスタックによって分離される基板に形成されたペアのドープウェルを含む。１つ又は複数の半導体本体は、各ドープウェル内に囲まれ、ドープウェルと同じ導電型を有する。高電圧デバイスは、ゲートスタックに隣接する複数のドープウェル先端をさらに含んでよい。複数のウェル、半導体本体、及びチャネル領域は、相補的な導電型にドープされてよく、複数の高電圧ゲート電極は、高電圧及び／又は高電圧ＣＭＯＳ実装に望ましい仕事関数を有するようにドープされてよい。複数のさらなる実施形態において、ｆｉｎＦＥＴの導電性を低ゲート電圧（例えば、＜２Ｖ）で制御するように動作可能なｆｉｎＦＥＴゲートスタックが、高電圧トランジスタの複数の半導体本体の上に、ダミーゲートスタックとしてさらに配置されてよい。ダミーゲートスタックの対向する側部に配置されたコンタクト金属部分は、基板内の複数のドープウェルの１つと電気的に連結された分岐ソース／ドレインコンタクトとして、電気的に並列に相互接続される。
【００１４】
複数の実施形態において、ＩＣ構造は、基板の第１の領域の上に配置された高電圧ＦＥＴを含む。図１Ａは、実施形態に係るｆｉｎＦＥＴ１０３とモノリシックに集積される高電圧ＦＥＴ１０２を含むＩＣ構造１０１の等角図である。図１Ｂは、ｆｉｎＦＥＴ１０３のゲート誘電体を示すＩＣ構造１０１の等角図であり、複数の実施形態に係る高電圧トランジスタ１０２とｆｉｎＦＥＴ１０３との集積をさらに示す。図１Ｃは、実施形態に係る高電圧トランジスタ１０２とｆｉｎＦＥＴ１０３との集積をさらに示すように追加された、コンタクト金属及びｆｉｎＦＥＴゲートスタックの複数の層を有するＩＣ構造１０１の等角図である。
【００１５】
図１Ａ−１Ｃをまず参照すると、高電圧ＦＥＴ１０２は、ペアの非プレーナ型半導体本体を含み、これらは本明細書において、基板１０５の上に配置された「フィン」１２１及び１２２と称される。
【００１６】
フィン１２１および１２２は、限定されるものではないが、バイゲート、トライゲート、オメガゲート、ラップアラウンドゲート（すなわちナノワイヤ）のような様々な形をとってよい。例示的な高電圧ＦＥＴ１０２は、第１の複数のフィン１２１及び第２の複数のフィン１２２を含むが、複数の他の実施形態において、単一フィン構造のペアが用いられてよい。基板１０５は、モノリシックに集積される電気的、光学的、又はマイクロ電気機械（ＭＥＭ）デバイスを形成するために好適な任意の基板であってよく、概して、本明細書においてＩＣと称される。例示的な基板は、半導体基板、セミコンダクタオンインシュレータ（ＳＯＩ）基板、絶縁体基板（例えばサファイア）等、及び／又はこれらの組み合わせを含む。例示的な一実施形態において、基板１０５は、限定されるものではないが、シリコンのような実質的に単結晶の半導体を含む。例示的な半導体基板組成は、ゲルマニウム、又はＳｉＧｅのようなＩＶ族合金系、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ等のようなＩＩＩ−Ｖ族系、もしくはＧａＮのようなＩＩＩ−Ｎ族系をさらに含む。非プレーナ型半導体本体１２１および１２２のペアは、基板１０５と同じ実質的に単結晶の半導体（例えばシリコン）であってよい。基板１０５は、実質的にドープされなくてよい（すなわち、意図的にドープされない）。しかしながら、例示的な実施形態において、基板１０５は、第１の領域において特定の導電型（例えばＰ型）の名目ドープレベルを有し、第２の領域において相補的な導電型（例えばＮ型）の名目ドープレベルを有する。図１Ａに示される実施形態において、図示される基板１０５の一部は、１つの導電型（例えばＰ型）を有する。図１Ａに示される領域に隣接する類似の構造は、相補的な型（例えばＮ型）であってよく、ＣＭＯＳ実装では、実質的に同じアーキテクチャを有するものの相補的な型の高電圧トランジスタ及びｆｉｎＦＥＴを円滑化する。
【００１７】
図１Ａにさらに示されるように、ｆｉｎＦＥＴ１０３は、１つ又は複数の非プレーナ型半導体本体１２３をさらに含む。非プレーナ型半導体本体１２３は、基板１０５と同じ実質的に単結晶の半導体（例えばシリコン）であってよい。非プレーナ型半導体本体１２１、１２２および１２３は、同じ又は異なるｚ高さだけ、分離誘電体１３０の実質的に平坦な上面から延在してよい。例示的な実施形態において、非プレーナ型半導体本体１２１、１２２および１２３は、全て、実質的に同じｚ高さを有し、これは例えば、分離誘電体１３０の上方に１０ｎｍから２００ｎｍまでの間の範囲である。分離誘電体１３０は、限定されるものではないが、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）、又は炭素ドープ酸化物（ＳｉＯＣ）のような低誘電率誘電体等のような任意の誘電体であってよい。分離誘電体１３０は、様々な厚さを有してよい。例示的な一実施形態において、分離誘電体１３０は、５０ｎｍから１００ｎｍまでの間であってよい。図１Ａにおいて一部に沿って示されるように、半導体本体１２１、１２２および１２３は、分離誘電体１３０の下に延在し、かつ、半導体本体１２１、１２２および１２３に接合する基板１０５の面まで、分離誘電体１３０を通って延在する（すなわち、分離誘電体１３０は、本体１２１、１２２および１２３を囲む）。
【００１８】
ｆｉｎＦＥＴ１０３に対して、各非プレーナ型半導体本体１２３は、第１の端部にソース領域１０７を含み、第２の端部にドレイン領域１０８を含む。トランジスタの導電型に応じて、ソース及びドレイン領域１０７、１０８は、Ｎ型（例えばＮＭＯＳ）又はＰ型（例えばＰＭＯＳ）のいずれかにドープされてよい。複数の特定の実施形態において、ソース及びドレイン領域１０７、１０８は、半導体本体の複数の大量ドープ部分であってよく、又は、分離誘電体１３０の上に延在する半導体本体の複数の部分上で再成長した、隆起もしくは埋め込み大量ドープ半導体であってよい。図１Ａの複数の部分の１つに示されるように、分離１３０を通って延在する半導体本体部分１２３Ａは、基板１０５の相補的ドープ型及び／又は名目不純物レベルを有してよい。ソース／ドレイン領域１０７、１０８は、名目基板組成及び／又はドープを有する非プレーナ型半導体本体のチャネル領域１０５Ａによって分離される。例示的な一実施形態において、少なくともチャネル領域１０５Ａは、実質的にドープされなくてよく（例えば、意図的にドープされない）、又は、僅かにドープされて、ソース／ドレイン領域１０７、１０８と相補的な導電型（例えば、ＮＭＯＳ  ＦＥＴに対してＰ型チャネル領域、ＰＭＯＳ  ＦＥＴに対してＮ型チャネル領域）を有してよい。ｆｉｎＦＥＴのチャネル領域の長さは異なってよく、ｆｉｎＦＥＴ１０３のものより長いチャネル領域１０５Ａを有する他のｆｉｎＦＥＴ１０４が、図１Ａにおいてさらに示されることに留意されたい。
【００１９】
高電圧ＦＥＴ１０２では、半導体本体１２１、１２２のペアの各々は、基板１０５内に配置されたドープウェル１１０から延在する。複数のドープウェル１１０は、分離誘電体１３０との接面から基板１０５に向かって、様々な深さで延在してよい。例示的な一実施形態において、複数のドープウェル１１０は、分離誘電体１３０の下を１０−５０ｎｍ延在し、基板１０５の名目上ドープ部分は、ペアのドープウェル１１０の各々を囲む。複数のドープウェル１１０は、不純物溶解度等の関数として任意のドープレベルを有してよく、例示的な一実施形態は、１０１６ｃｍ−３から１０２０ｃｍ−３までの間でドープされる。高電圧ＦＥＴ１０２は、チャネル領域１０５Ｂを含み、これは、基板１０５の一部であり、ペアのドープウェル１１０を分離する。例示的な実施形態において、チャネル領域１０５Ｂは、分離誘電体１３０の下に配置され、非プレーナ型半導体本体１２１、１２２が延在する起点となる基板１０５の平坦部分である。チャネル領域１０５Ｂは、従って、基板１０５の名目ドープレベル（例えばＰ型）を有してよく、この場合、ペアのドープウェル１１０は、両方ともＮ型である。代替的な実施形態は、相補的ドープを有し、さらなる実施形態は、複数の高電圧ＦＥＴ１０２を含み、ＣＭＯＳ実装では、これらのいくつかはＰ型チャネル領域１０５Ｂ及びＮ型ウェル１１０を有し、他のいくつかはＮ型チャネル領域１０５Ｂ及びＰ型ウェル１１０を有する。
【００２０】
ｆｉｎＦＥＴ１０３の非プレーナ型半導体本体１２３と異なり、高電圧ＦＥＴ１０２に用いられる半導体本体１２１、１２２の各々は、ドープウェル１１０のものと同じ導電型にドープされる。半導体本体１２１、１２２は、相補的ドープチャネル及びソース／ドレイン部分を有するのではなく、単一の導電型である。このように、半導体本体１２１、１２２は、名目上ドープ領域１０９を含み、これは、ドープウェル１１０と実質的に同じ不純物濃度を有してよい。より大量ドープ半導体ソース／ドレイン領域１０７、１０８は、名目上ドープ領域１０９のいずれかの側部にある。半導体本体１２３についての説明と同様に、ソース／ドレイン領域１０７、１０８は、隆起又は埋め込み半導体の再成長等であってよい。半導体本体１２１及び半導体本体１２２の全体長さは、従って、単一の導体として機能し、ソース／ドレイン領域１０７、１０８は、導電性の各半導体本体にコンタクトランドのペアを提供する。図１Ａに示されるように、ウェルへのドープは、分離誘電体１３０を通って延在する半導体本体部分に存在し、半導体本体１２１、１２２のペアの各々を対応するドープウェル１１０の１つと電気的に接続する。大量ドープソース／ドレイン領域１０７、１０８は、従って、ペアのドープウェル１１０の各々と電気的に連結されたコンタクトランドのペアを提供する。
【００２１】
高電圧ゲートスタックは、高電圧ＦＥＴのチャネル領域の上に配置される。複数の実施形態において、高電圧ゲートスタックは、ｆｉｎＦＥＴゲートスタックとは異なるＥＯＴのゲート誘電体を含む。高電圧ＦＥＴとｆｉｎＦＥＴとの間においてＥＯＴの差を実現すべく、材料組成及び膜厚のいずれか又は両方は、短チャネルデバイスとは別個に異なってよい。複数の実施形態において、高電圧ゲート誘電体は、非プレーナ型半導体本体の周囲にさらに配置される分離誘電体を含む。例えば、図１Ａに示されるように、分離誘電体１３０は、チャネル領域１０５Ｂの上に配置され、高電圧ゲート電極１４０は、分離誘電体１３０の上に（例えば、直接その上に）配置される。上述されたように、分離誘電体１３０は、それが半導体本体１２１、１２２を囲む場合に、例えば５０−１００ｎｍの名目厚さを有してよい。例示的な実施形態において、分離誘電体１３０は、チャネル領域１５０Ｂの上において、この同じ厚さを有する。複数の他の実施形態において、分離誘電体１３０は、それが半導体本体１２１、１２２を囲む場所より、チャネル領域１５０Ｂの上において、より薄くてよい。複数の有利な実施形態において、高電圧ゲート誘電体は、ｆｉｎＦＥＴのゲート誘電体より低い誘電率を有する材料である。より低い比誘電率は、あらゆる所与のゲート電圧において、高電圧ゲート電極１４０の電界効果を減少させることができ、より高い電圧のオペレーションを実現する。複数の特定の実施形態において、高電圧ゲート誘電体は、ｆｉｎＦＥＴゲート誘電体より低い誘電率を有する材料である。複数の有利な実施形態において、分離誘電体１３０が高電圧ゲート誘電体として用いられる場合に、バルク誘電率（すなわち比誘電率）は、８より小さく、より有利には、４より小さい。例示的な実施形態において、従って、高電圧ゲート誘電体は、比較的低いバルク比誘電率（例えば、８より小さい）及び比較的大きい膜厚（例えば５０−１００ｎｍ）の両方を有する。
【００２２】
高電圧ゲート電極１４０は、好適な仕事関数を有する任意の材料を含んでよい。例示的な材料は、望ましい導電型（例えば、ＮＭＯＳ高電圧トランジスタ１０２ではＮ型、又はＰＭＯＳ高電圧トランジスタ１０２ではＰ型）にドープされた多結晶半導体（例えばポリシリコン）を含む。ポリシリコンは、ＩＣ構造が、望ましいシート抵抗にドープ可能な同じポリシリコンたり得る薄膜抵抗器（不図示）をさらに含む場合には、さらなる利点を有する。このような実施形態では、高電圧ゲート電極１４０及びポリシリコン抵抗器は、本質的に同じであってよく、前者は単にチャネル領域１０５Ｂと適切に整合され、相互接続を通してバイアスがかけられた場合に反転を引き起こす。代替的な複数の実施形態において、高電圧ゲート電極１４０は、１つ又は複数の金属（すなわち合金）を含んでよい。組成に関わらず、複数の特定の実施形態において、高電圧ゲート電極１４０の上面は、非プレーナ型半導体本体１２１、１２２のｚ高さより大きいｚ高さだけ、分離誘電体１３０から延在する。
【００２３】
複数のドープウェル１１０は任意に大きく形成され得るので、ゲートからドレインへの間隔も同様であってよい。同様に、ゲート電極１４０及びチャネル領域１５０Ｂの側方寸法は、任意に広くてよく、例えば１００−１０００ｎｍ、又はそれより大きくてよい。これらの形状は、任意に厚いゲート誘電体と共に、高電圧トランジスタ１０２が任意の望ましい高電圧動作点（例えば、１０Ｖ超のゲート−ドレイン降伏電圧を有する）を有し、残りが低電圧動作点（例えば、ゲート−ドレイン降伏電圧が５Ｖを大きく下回る）を有する最小設計規則のｆｉｎＦＥＴ１０３と完全に適合することを可能とする。複数の実施形態において、高電圧ＦＥＴは、ダミーゲートスタックのペアをさらに含む。
【００２４】
複数のダミーゲートスタックは、高電圧ＦＥＴの非プレーナ型半導体本体部分上に、同じ基板上に配置されたｆｉｎＦＥＴのゲートスタック製造のアーティファクトとして、形成されてよい。複数の実施形態において、従って、高電圧ＦＥＴの領域に存在するダミーゲートスタックは、ｆｉｎＦＥＴ上に配置された機能的ゲートスタックと実質的に同じである。図１Ｂは、ＩＣ構造１０１の等角図であり、複数の半導体本体１２３のチャネル領域１０５Ａの上に配置されたｆｉｎＦＥＴゲート誘電体１４５を示す。ｆｉｎＦＥＴゲート誘電体１４５は、限定されるものではないが、高誘電率材料（例えば、１０又はそれより大きいバルク誘電率を有する）及びＳｉＯ、ＳｉＯＮ、ＳｉＮのような中誘電率材料のような、ｆｉｎＦＥＴに好適な公知の任意の誘電体であってよい。分離誘電体１３０が高電圧ゲート誘電体としてさらに機能する有利な一実施形態において、ｆｉｎＦＥＴゲート誘電体１４５は、高電圧ゲート誘電体（すなわち分離誘電体１３０）より高いバルク比誘電率を有する。図示されるように、ｆｉｎＦＥＴゲート誘電体１４５は、半導体本体１２１および１２２の名目上ドープ領域１０９の上に、ダミーゲートスタックの１つの層としてさらに配置される。
【００２５】
図１Ｃは、ＩＣ構造１０１の等角図であり、ｆｉｎＦＥＴゲート誘電体１４５の上に配置され、ｆｉｎＦＥＴ１０３のｆｉｎＦＥＴゲートスタックを完成させる短チャネルゲート電極１５０をさらに示す。ｆｉｎＦＥＴゲート電極１５０は、限定されるものではないが、チャネル領域１０５Ａに対して望ましい仕事関数を有する金属（例えば、ミッドギャップ、Ｎ型、もしくはＰ型材料）又はチャネル領域１０５Ａに対して望ましい仕事関数にドープされた多結晶半導体（例えばポリシリコン）のような、ｆｉｎＦＥＴに好適であることが公知の任意の材料であってよい。高電圧ゲート電極１４０が多結晶半導体である有利な一実施形態において、短チャネルゲート電極１５０は、１つ又は複数の金属を含む。図１Ｃにおいてさらに示されるように、短チャネルゲート電極１５０は、ダミーゲートスタックのペアにおける他の層として、半導体本体１２１および１２２を覆うｆｉｎＦＥＴゲート誘電体１４５の上にさらに配置される。
【００２６】
複数の実施形態において、高電圧トランジスタソース端子は、コンタクトのペアを含み、高電圧トランジスタドレイン端子は、コンタクトのペアを含む。図１Ｃにおいて破線でさらに示されるように、拡散コンタクト１１４Ａ、１１４Ｂの第１のペアは、半導体本体１２１のソース／ドレイン領域１０７、１０８のペア上にランディングする。同様に、拡散コンタクト１１５Ａ、１１５Ｂの第２のペアは、半導体本体１２２のソース、ドレイン領域１０７、１０８のペア上にランディングする。図示されるように、拡散コンタクトのこれらのペアの各々は、電気的に並列に、例えば、高電圧トランジスタ１０２の単一のソース及びドレイン端子として、より上位レベルの金属部分を通して、接続されてよい。ｆｉｎＦＥＴ１０３は、図１Ｃが多数のｆｉｎＦＥＴを示すように、類似のソース及びドレイン拡散コンタクト１１４、１１５を含んでよい。複数の有利な実施形態において、高電圧ＦＥＴ１０２及びｆｉｎＦＥＴ１０３の両方の拡散コンタクトは、限定されるものではないが、ソース、ドレイン領域１０７、１０８とのオーミック接合を形成する公知の任意の金属と同じ材料で金属化される。複数のさらなる実施形態において、拡散コンタクト１１４、１１４Ａ、１１４Ｂ、１１５、１１５Ａ、及び１１５Ｂは、全て実質的に同一平面上にある（すなわち、これらの上面は、分離誘電体１３０から同じｚ高さの１０％以内で延在する）。
【００２７】
図２Ａ、２Ｂ、２Ｃおよび２Ｄは、複数の実施形態に係る非プレーナ型トランジスタ構造の配列内で集積される高電圧トランジスタ１０２の平面図である。図２Ａをまず参照すると、ＩＣ構造２０１は、分離誘電体１３０によって囲まれ、基板の上に配列された複数のｆｉｎＦＥＴ群２２０を含む。各ｆｉｎＦＥＴ群２２０は、複数の非プレーナ型半導体本体２２５を含み、これらは、第１の次元（例えばｘ軸）に沿って延在するように平行に方向づけられたこれらの最大長を有する。複数の非プレーナ型半導体本体２２５も、複数のｆｉｎＦＥＴ群２２０にわたって、実質的に同じ向き（例えば、全てが互いに平行）である。ペアのドープウェル１１０は、例えば、図１Ａ−１Ｃを参照して実質的に上述されたように、分離１３０の下に配置される。複数のドープウェル１１０は、半導体本体１２１、１２２のペアを包含し、これらは、第１の次元（例えばｘ軸）に沿って互いに整合された２つの別個のｆｉｎＦＥＴ群２２０の一部である。複数のドープウェル１１０の各々は、少なくとも１つのｆｉｎＦＥＴ群２２０の全ての非プレーナ型半導体本体を包含するようなサイズの幅ｗｉを有する。高電圧ゲート電極１４０は、例えば、図１Ａ−１Ｃを参照して実質的に上述されたように、分離誘電体１３０の上に配置される。高電圧ゲート長Ｌｇ，ＨＶは、第２の、実質的に直交する次元に（例えば、ｙ軸に沿って）延在する。ソースコンタクト１１４は、例えば、図１Ａ−１Ｃを参照して実質的に上述されたように、半導体本体１２１の中、上（ｏｎ）、又はこれより上（ｏｖｅｒ）に配置され、拡散コンタクト１１５は、半導体本体１２２の中、上（ｏｎ）、又はこれより上（ｏｖｅｒ）に配置され、高電圧ＦＥＴ１０２をより上位層の金属相互接続に適用可能とする。図２Ａに示される例示的な実施形態において、ペアのドープウェル１１０の外にある複数のｆｉｎＦＥＴ群２２０の１つ又は複数は、非プレーナ型半導体本体２２５の上に配置されたゲートスタック２６０をさらに含んでよい。例示的な実施形態において、低電圧ゲート長Ｌｇ，ＬＶは、Ｌｇ，ＨＶに直交する第１の次元に（例えば、ｘ軸に沿って）延在する。ゲートスタック２６０の製造のアーティファクトたり得るダミーゲートスタック２６１は、図２Ａに示されるように存在してよい。ソース拡散コンタクト１１４及びドレイン拡散コンタクト１１５は、ゲートスタック２５０のいずれかの側部にさらに配置され、ｆｉｎＦＥＴ１０３をより上位層の金属相互接続に適用可能とする。
【００２８】
図２Ｂは、分離誘電体１３０によって囲まれ、基板の上に配列された複数のｆｉｎＦＥＴ群２２０をさらに含むＩＣ構造２０２を示す。ＩＣ構造２０２では、高電圧及び低電圧ゲート長は、両方とも同じ次元に（例えば、ｘ軸に沿って）ある。各ｆｉｎＦＥＴ群２２０は、複数の非プレーナ型半導体本体２２５をさらに含み、これらは、第１の次元（例えばｘ軸）に沿って延在するように平行に方向づけられたこれらの最大長を有する。複数の非プレーナ型半導体本体２２５は、複数のｆｉｎＦＥＴ群２２０にわたって実質的に同じ向き（例えば、全てが互いに平行）である。複数のドープウェル１１０は、半導体本体１２１、１２２のペアを包含し、これらは、第２の次元（例えばｙ軸）に沿って互いに整合された２つの別個のｆｉｎＦＥＴ群２２０の一部である。複数のドープウェルは、少なくとも１つのｆｉｎＦＥＴ群２２０の全ての非プレーナ型半導体本体を包含するようなサイズの幅ｗｉを有する。高電圧ゲート電極１４０は、例えば、図１Ａ−１Ｃを参照して実質的に上述されたように、分離誘電体１３０の上に配置される。高電圧ゲート長Ｌｇ，ＨＶは、第１の次元に（例えば、ｘ軸に沿って）延在する。ソース拡散コンタクト１１４は、例えば、図１Ａ−１Ｃを参照して実質的に上述されたように、半導体本体１２１の中、上（ｏｎ）、又はこれより上（ｏｖｅｒ）に配置され、ドレイン拡散コンタクト１１５は、半導体本体１２２の中、上（ｏｎ）、又はこれより上（ｏｖｅｒ）に配置され、高電圧ＦＥＴ１０２をより上位層の金属相互接続に適用可能とする。図２Ｂに示される例示的な実施形態において、ペアのドープウェル１１０の外にあるｆｉｎＦＥＴ群２２０の１つ又は複数は、非プレーナ型半導体本体２２５の上に配置されたゲートスタック２６０をさらに含んでよい。例示的な実施形態において、短チャネルゲート長Ｌｇ，ＬＶは、Ｌｇ，ＨＶに平行な第１の次元に（例えば、ｘ軸に沿って）さらに延在する。ダミーゲートスタック２６１は、図２Ｂに示されるように存在してよく、ゲートスタック２６０の製造のアーティファクトであってよい。ソース拡散コンタクト１１４及びドレイン拡散コンタクト１１５は、ゲートスタック２５０のいずれかの側部にさらに配置され、ｆｉｎＦＥＴ１０３をより上位層の金属相互接続に適用可能とする。
【００２９】
図２Ｃは、例えば、高電圧動作点においてより大きい駆動電流レベルで、複数のドープウェルが群状ｆｉｎＦＥＴの１つより多くのペアの上に延在するＩＣ構造２０３を示す。この例示的な実施形態において、ペアのドープウェル１１０の各々は、３つのｆｉｎＦＥＴ群２２０の上に延在し、ゲート電極１４０は、分離誘電体１３０の下で半導体チャネル領域を制御する複数のドープウェル１１０の幅の間に配置される。ｆｉｎＦＥＴ１０３は、ペアのドープウェル１１０を超えて、基板の第２の領域にさらに製造されてよい。図２Ａおよび２Ｂに関して説明される他の複数の特徴のいずれかは、アップスケーリングされた高電圧ＦＥＴ１０２に直接適用されてよい。
【００３０】
図２Ｄは、複数のドープウェル１１０が平面の次元（ｘ又はｙ）のいずれにおいても整合されず、高電圧ＦＥＴ１０２が半導体本体２２５の最大長及びゲートスタック２６０の幅の両方と平行でない方向におけるゲート長Ｌｇ，ＨＶを有するＩＣ構造２０４を示す。この例示的な実施形態において、高電圧ゲート長Ｌｇ，ＨＶは、ｆｉｎＦＥＴ群２２０の配列において所与のピッチで実現されてよい。
【００３１】
高電圧ＦＥＴと、ｆｉｎＦＥＴと共にこれらを組み込んだＩＣ構造とは、多様な技術で製造されてよい。図３は、例示的な一実施形態に従って、高電圧ＦＥＴ及びｆｉｎＦＥＴの両方を含むＩＣ構造を形成する方法３０１を示すフロー図である。特に示されない限り、当業者であればオペレーションの順序付けを変更し得るので、方法３０１において提示されるオペレーションの順序は、重要ではない。方法３０１は、例えば、図１Ａ−１Ｃに示されるＩＣ構造１０１、及び／又は図２Ａ−２Ｄに示されるＩＣ構造２０１、２０２、２０３または２０４を製造すべく実施されてよい。方法３０１に関して説明される特定のオペレーションは、有利な実施形態に従って方法３０１の選択されたオペレーションが実行されるにあたって変化する高電圧ＦＥＴ及びｆｉｎＦＥＴの断面図である図４Ａ−４Ｅを参照してさらに詳細に説明される。図１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃ、２Ｄに導入された参照番号は、図４Ａ−４Ｅに示される対応する構造に対して保持される。
【００３２】
方法３０１は、オペレーション３１０において開始し、複数の非プレーナ型半導体本体及びこれらを囲む分離誘電体が、基板の上に形成される。各非プレーナ型本体は、基板の平坦面にエッチングされた「フィン」であってよい。半導体本体及び基板は、例えば、実質的に単結晶のシリコン、又は上述されたもののいずれかのようなトランジスタ形成に好適な任意の他の半導体材料系であってよい。分離誘電体は、例えば、非プレーナ型半導体本体の上に堆積され、非プレーナ型半導体本体の上面で平坦化され、次に、望ましいフィンのｚ高さを露光させる従来技術を用いてリセス処理されてよい。図４Ａに示される例において、非プレーナ型半導体本体１２１および１２２は、基板１０５から延在し、分離誘電体１３０は、基板１０５の介在長さの上に配置される。第３の非プレーナ型半導体本体１２３は、基板１０５から延在し、分離誘電体１３０によって覆われる基板１０５の長さによってさらに分離される。
【００３３】
オペレーション３２０において、分離された複数のドープウェルが、基板に形成されてよい。例示的な実施形態において、複数のドープウェルは、少なくともペアの非プレーナ型半導体本体を通して注入することによって形成される。ウェル不純物種は、半導体本体のペアの間に延在する分離誘電体の一部を通して注入されてもよい。あるいは、ウェルへのドープは、非プレーナ型半導体本体及び／又は分離誘電体の形成前に実行されてよい（すなわち、オペレーション３１０および３２０の順序が逆にされる）。望ましいウェルへのドープの形状を提供するために好適であるとして公知の任意のドープ処理が用いられてよい。例えば、１つ又は複数のイオン注入処理が、オペレーション３１０において実行されてよい。図４Ｂに示される例において、半導体本体１２１、１２２は、基板１０５の導電型と相補的な型の不純物を注入することによってドープされる。注入の間、半導体本体１２１、１２２を囲む基板１０５の部分はマスクされ、分離された複数のウェルを描出する。マスクは、ウェル注入処理の間、半導体本体１２３及び基板１０５のこれを囲む部分をさらに保護してよい。
【００３４】
図３に戻ると、オペレーション３３０において、ゲート電極が、ペアのドープウェルの間の領域において、分離誘電体の上に形成される。ゲート電極を形成すべく、限定されるものではないが、ポリシリコンのような材料が分離誘電体の上に堆積され、複数のドープウェルと整合する１つ又は複数のゲート電極の形状を形成するようにパターニングされる。限定されるものではないが、化学蒸着（ＣＶＤ）、又は原子層堆積（ＡＬＤ）のような任意の好適な堆積技術が用いられてよい。例示的な一実施形態において、ポリシリコンが、ＣＶＤによって堆積される。任意の好適な異方性エッチングが、ゲート電極材料をパターニングするために用いられてよい。図４Ｃに示される例示的な実施形態において、ゲート電極１４０は、ｆｉｎＦＥＴゲート置換処理における前駆体構造である複数の犠牲ゲートスタック４４０と共に、分離１３０の上に形成される。複数の特定の実施形態において、ゲート電極１４０の形成と共に、ゲート電極１４０と同じ材料の薄膜抵抗器（不図示）が、ゲート電極１４０と同時に形成されてよい。図３に戻ると、オペレーション３４０において、オペレーション３３０において形成されたゲート電極がドープされる。
【００３５】
ＣＭＯＳ高電圧実装でのＰ型又はＮ型ドープ処理のいずれか、又は両方のドープ処理が、オペレーション３３０において実行されてよい。オペレーション３３０において薄膜抵抗器が高電圧ゲート電極と共にさらに形成された複数の実施形態では、薄膜抵抗器は、オペレーション３４０において、さらにドープされ、望ましいシート抵抗を実現してよい。任意の公知のマスキング処理及びイオン注入処理が、望ましい不純物種を少なくともゲート電極に注入する目的で用いられてよい。さらなる実施形態において、ゲート電極のドープは、複数のドープウェルと同じ導電型の不純物を、ゲート電極に隣接する分離誘電体を通して注入することによって、分離された複数のドープウェルの先端部を同時に形成してもよい。例えば、図４Ｄに示される例示的な実施形態において、複数の先端部１１１は、ゲート電極１４０及びドープウェル１１０の端部の間において、基板１０５の一部を占める。複数の先端部１１１は、複数のドープウェル１１０と比べて、より低い不純物濃度及び／又は基板１０５におけるより小さい深さにドープされ、高電圧ＦＥＴに関連するホットキャリア効果及び／又は接合リークを軽減し得る段階的な接合を提供してよい。複数の先端部１１１及びゲート電極１４０のドープは、少なくとも非プレーナ型半導体本体１２３がマスクされ、非プレーナ型半導体本体１２３の電気的分離及び導電型を維持しつつ、実行されてよい。
【００３６】
図３に戻ると、オペレーション３５０において、複数のゲートスタック及びソース／ドレイン領域が、複数の非プレーナ型半導体本体に形成される。ｆｉｎＦＥＴの上にゲートスタックを形成するために好適であるとして公知の任意の技術が、オペレーション３５０において用いられてよい。ｆｉｎＦＥＴのソース／ドレイン領域を形成するために好適であるとして公知の任意の技術が、オペレーション３５０においてさらに用いられてよい。図４Ｅに示される例示的な実施形態において、ゲート置換処理が実行され、ここで、犠牲ゲートスタックは、半導体チャネル領域の上に堆積されたゲート誘電体及びゲート誘電体の上に配置されたゲート電極を含むゲートスタックと置換される。任意の公知のエッチング処理は、選択的に周囲誘電体に対し、かつ選択的にゲート電極１４０に対し、犠牲ゲート構造を除去するために用いられてよい。例えば、マスクは、犠牲ゲート除去の間、ゲート電極１４０（及びゲート電極１４０と共に製造された任意の薄膜抵抗器）を保護するために用いられてよい。半導体本体１２３のチャネル領域の上に、限定されるものではないが、例えばＡＬＤのような堆積処理で、ｆｉｎＦＥＴゲート誘電体１４５が堆積される。この堆積は、半導体本体１２１および１２２の一部の上に、ｆｉｎＦＥＴゲート誘電体１４５をさらに形成してよい。ｆｉｎＦＥＴゲート誘電体の上に、限定されるものではないが、堆積される材料に応じて、物理的蒸着（ＰＶＤ）、ＣＶＤ、又はＡＬＤのような任意の公知技術によって、１つ又は複数のｆｉｎＦＥＴゲート電極材料１５０が堆積されてよい。堆積処理が自己平坦化をしない場合、ＣＭＰのような平坦化処理が、周囲誘電体（不図示）の上面を露光させるべく実行されてよい。図４Ｅに示されるように、例示的な実施形態において、ゲート置換処理は、高電圧ＦＥＴ１０２に組み込まれた半導体本体１２１、１２２の上に、複数のダミーゲートスタックをさらに形成する。ソース／ドレイン領域１０７／１０８は、限定されるものではないが、注入、隆起ソース／ドレイン半導体再成長、及び／又は埋め込みソース／ドレイン半導体エッチングならびに再成長のような、ｆｉｎＦＥＴに好適であるとして公知の任意の技術で形成されてもよい。
【００３７】
図３に戻ると、方法３０１は、続いてオペレーション３６０において、ソース／ドレイン拡散コンタクトを、オペレーション３５０において形成されたソース／ドレイン領域に形成する。非プレーナ型半導体本体１２１、１２２および１２３の組成に好適である（例えば、良好なオーミック挙動を提供する）として公知の任意のコンタクト金属部分処理が、オペレーション３６０において用いられてよい。図４Ｅに示される例示的な実施形態において、拡散コンタクト１１４Ａおよび１１４Ｂは、半導体本体１２１にランディングする。拡散コンタクト１１５Ａ、１１５Ｂは、半導体本体１２２にランディングする。ソース拡散コンタクト１１４及びドレイン拡散コンタクト１１５は、半導体本体１２３にランディングする。有利な実施形態において、拡散コンタクト１１４、１１４Ａ、１１４Ｂ、１１５、１１５Ａおよび１１５Ｂの全ては、同時に（例えば、単一マスクエッチングで）、かつ同じ金属又は複数の金属で形成される。
【００３８】
図３に戻ると、方法３０１は、続いてオペレーション３５０において、半導体本体１２１および１２２の各々のソース／ドレイン拡散コンタクトが電気的に並列に相互接続される。図４Ａに示される例示的な実施形態において、例えば、拡散コンタクト１１４Ａ、１１４Ｂは、２つのコンタクトとして、第１のウェル領域１１０と連結された１つのトランジスタ端子と、電気的に並列に相互接続されてよい。同様に、拡散コンタクト１１５Ａ、１１５Ｂは、２つのコンタクトとして、第２のウェル領域１１０と連結された１つのトランジスタ端子と、電気的に並列に相互接続されてよい。ソース拡散コンタクト１１４及びドレイン拡散コンタクト１１５は、別個のｆｉｎＦＥＴ端子として、任意の従来の相互接続構成で相互接続されてよい。
【００３９】
図３の説明が完了し、方法３０１は、オペレーション３８０において、ＩＣの完成をもって、例えば、高電圧ＦＥＴの複数の端子を他の高電圧ＦＥＴ、及び／又はｆｉｎＦＥＴ、及び／又は抵抗器等のような他の回路要素と相互接続するバックエンド処理の実行をもって終了する。
【００４０】
特に、高電圧トランジスタアーキテクチャ及び技術は、上述された実施形態の１つ又は複数に適合する複数の高電圧ＦＥＴを得る高電圧（ＨＶ）ＣＭＯＳ回路の形成に適している。例えば、Ｐ型チャネル領域、Ｎ型ウェル及びＮ型非プレーナ型半導体本体を有する第１のＮＭＯＳ高電圧ＦＥＴは、Ｎ型チャネル領域、Ｐ型ウェル及びＰ型非プレーナ型半導体本体を有するＰＭＯＳ高電圧ＦＥＴを有する回路に集積されてよい。これらのＦＥＴの１つ又は複数は、ＮＭＯＳ、ＰＭＯＳ、又はＣＭＯＳ  ｆｉｎＦＥＴにさらに集積されてよい。
【００４１】
図５は、本発明の１つ又は複数の実施形態に係る、モバイルコンピューティングプラットフォーム１００５及び／又はデータサーバマシン１００６が１つ又は複数の高電圧ＦＥＴを含むＩＣ構造を用いるシステム１０００を示す。サーバマシン１００６は、例えば、共に電子データ処理のためのものであるラック及びネットワーク接続内に配置された任意の数の高性能コンピューティングプラットフォームを含む任意の商用サーバであってよく、これは、例示的な実施形態において、パッケージモノリシックＩＣ１０５０を含む。モバイルコンピューティングプラットフォーム１００５は、電子データディスプレイ、電子データ処理、無線電子データ送信等の各々のために構成される任意のポータブルデバイスであってよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータ等のいずれかであってよく、ディスプレイスクリーン（例えば、容量性、誘導性、抵抗性、又は光学的タッチスクリーン）、チップレベル又はパッケージレベルの集積システム１０１０、及びバッテリ１０１５を含んでよい。
【００４２】
拡大図である１０２０に示される集積システム１０１０内に配置されようと、サーバマシン１００６内のスタンドアロンパッケージチップとして配置されようと、パッケージモノリシックＩＣ１０５０は、本明細書の他の箇所で説明されるように、例えば高電圧ＦＥＴ及びｆｉｎＦＥＴを用いるメモリチップ（例えばＲＡＭ）、又はプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックプロセッサ等）を含む。モノリシックＩＣ１０５０は、さらに、ボード、基板と連結されてよく、又は、電力管理集積回路（ＰＭＩＣ）１０３０、ワイドバンドＲＦ（無線）送信機及び／又は受信機（ＴＸ／ＲＸ）（例えば、送信経路上に電力増幅器及び受信経路上に低ノイズ増幅器をさらに含むデジタルベースバンド及びアナログフロントエンドモジュールを含む）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５、及びこれらのコントローラ１０３５の１つ又は複数と共に、ＳｏＣ１０６０に集積されてよい。
【００４３】
機能的に、ＰＭＩＣ１０３０は、バッテリ電力調整、ＤＣＤＣ変換等を実行してよく、そこで、バッテリ１０１５と連結された入力部と、複数の他の機能的モジュールと連結された電流源を提供する出力部とを有する。さらに図示されるように、例示的な実施形態において、ＲＦＩＣ１０２５は、アンテナ（不図示）と連結された出力を有し、限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、及びこれらの派生バージョン、ならびに３Ｇ、４Ｇ、５Ｇ、及びそれ以降の世代として指定される任意の他の無線プロトコルを含む多数の無線規格又はプロトコルのいずれかを実装する。代替的な複数の実装において、これらのボードレベルモジュールの各々は、モノリシックＩＣ１０５０のパッケージ基板と連結された、又はモノリシックＩＣ１０５０のパッケージ基板と連結された単一のＳＯＣ  ＩＣ内にある別個のＩＣに上に集積されてよい。複数の特定の実施形態において、プロセッサＩＣ、メモリＩＣ、ＲＦＩＣ、又はＰＭＩＣの少なくとも１つは、本明細書の他の箇所で説明される構造的機能の１つ又は複数を有する高電圧ＦＥＴを組み込む回路を含む。複数のさらなる実施形態において、プロセッサＩＣ、メモリＩＣ、ＲＦＩＣ、又はＰＭＩＣの少なくとも１つは、本明細書の他の箇所で説明される構造的機能の１つ又は複数を有する高電圧ＦＥＴ及びｆｉｎＦＥＴを組み込む回路を含む。
【００４４】
図６は、本開示の少なくともいくつかの実装に従って構成されるコンピューティングデバイス１１００の機能ブロック図である。コンピューティングデバイス１１００は、例えば、プラットフォーム１００５又はサーバマシン１００６内にあってよい。デバイス１１００は、限定されるものではないが、プロセッサ１１０４（例えばアプリケーションプロセッサ）のような多数のコンポーネントをホストするマザーボード１１０２をさらに含み、これは、本発明の１つ又は複数の実施形態に係る高電圧ＦＥＴをさらに組み込んでよい。プロセッサ１１０４は、マザーボード１１０２と物理的に及び／又は電気的に連結されてよい。いくつかの例において、プロセッサ１１０４は、プロセッサ１１０４内にパッケージされた集積回路ダイを含む。概して、「プロセッサ」又は「マイクロプロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、当該電子データを、レジスタ及び／又はメモリにさらに格納可能な他の電子データに変換するデバイス又はデバイスの部分を指してよい。
【００４５】
様々な例において、１つ又は複数の通信チップ１１０６は、マザーボード１１０２と物理的に及び／又は電気的に連結されてもよい。複数のさらなる実装において、通信チップ１１０６は、プロセッサ１１０４の一部であってよい。その用途に応じて、コンピューティングデバイス１１００は、複数の他のコンポーネントを含んでよく、これらは、マザーボード１１０２と物理的に及び電気的に連結されてよく、又はされなくてもよい。これらの他のコンポーネントは、限定されるものではない、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量ストレージデバイス等を含む。
【００４６】
複数の通信チップ１１０６は、コンピューティングデバイス１１００との間でデータ転送のための無線通信を実現してよい。「無線」という用語及びその派生語は、回路、非固体媒体を通して、変調された電磁放射を用いることによるデータ通信が可能なデバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。当該用語は、関連デバイスが何ら配線を含まないことを示唆するものではないが、いくつかの実施形態においては、含まないこともある。通信チップ１１０６は、限定されるものではないが、本明細書の他の箇所で説明されたものを含む多数の無線規格又はプロトコルのいずれかを実装してよい。説明されるように、コンピューティングデバイス１１００は、複数の通信チップ７０６を含んでよい。例えば、第１の通信チップは、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であってよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等のような長距離無線通信専用であってよい。
【００４７】
本明細書に示される具体的な機能が様々な実装を参照して説明されたが、この説明は、限定的な意味に解釈されることが意図されるものではない。従って、本明細書で説明される実装の、本開示に関する当業者にとって明らかな様々な変更及び他の実装は、本開示の趣旨及び範囲内にあるものとみなされる。
【００４８】
本発明は、説明された通りの実施形態に限定されるものではないが、添付された特許請求の範囲の範囲から逸脱することなく、変更及び変更を加えて実施可能であることが認識されよう。上述された実施形態は、例えば、以下のとおり、複数の特徴の特定の組み合わせを含んでよい。
【００４９】
１つ又は複数の第１の実施形態において、集積回路構造（ＩＣ構造）は、基板の第１の領域の上に配置された高電圧ＦＥＴを備え、高電圧ＦＥＴは、各々が基板のドープウェルから延在し、複数のドープウェルを分離するチャネル領域をその間に有する、ペアの非プレーナ型半導体本体を含む。高電圧ＦＥＴは、第１の非プレーナ型半導体本体におけるソース領域を含む。高電圧ＦＥＴは、第２の非プレーナ型半導体本体におけるドレイン領域を含む。高電圧ＦＥＴは、チャネル領域の上に配置されたゲートスタックを含む。
【００５０】
第１の実施形態に関連して、ＩＣ構造は、基板の第２の領域の上に配置された非プレーナ型ＦＥＴをさらに含む。非プレーナ型ＦＥＴは、第３の非プレーナ型半導体本体を含む。非プレーナ型ＦＥＴは、第３の非プレーナ型半導体本体内に配置され、第３の非プレーナ型半導体本体内の第２のチャネル領域によって分離される第２のソース領域及び第２のドレイン領域を含む。非プレーナ型ＦＥＴは、第２のチャネル領域の上に配置された第２のゲートスタックを含む。
【００５１】
直前に上述された実施形態に関連して、高電圧ＦＥＴは、ダミーゲートスタックのペアをさらに含む。第１のダミーゲートスタックは、第１の非プレーナ型半導体本体の上に配置され、第２のダミーゲートスタックは、第２の非プレーナ型半導体本体の上に配置される。ダミーゲートスタックの各々は、短チャネルゲートスタックと実質的に同じ材料を含む。
【００５２】
上述された実施形態に関連して、ソース領域は、ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体における大量ドープ領域のペアの一方である。ドレイン領域は、ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体における大量ドープ領域のペアの一方である。短チャネルの高電圧ＦＥＴは、複数の拡散コンタクトをさらに含み、複数の拡散コンタクトの１つは、大量ドープ領域、第２のソース領域、及び第２のドレイン領域の各々にランディングする。
【００５３】
第１の実施形態に関連して、チャネル領域は、基板の平坦部分であり、ゲートスタックは、チャネル領域の上に配置され、かつ、ペアの非プレーナ型半導体本体をさらに囲む分離誘電体をさらに含む。
【００５４】
直前に上述された実施形態に関連して、ゲートスタックは、分離誘電体の上に配置されたドープポリシリコン電極を含む。第２のゲートスタックは、等しい酸化物厚さ（ＥＯＴ）を有する金属電極及びゲート誘電体を含み、金属電極及びゲート誘電体のＥＯＴは、分離誘電体のＥＯＴより低い。
【００５５】
第１の実施形態に関連して、ドープウェルは、チャネル領域と相補的な第１の導電型である。ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体は、第１の導電型にドープされ、かつ、複数のドープウェルのうち第１のドープウェルと電気的に接続される。ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体は、第１の導電型にドープされ、かつ、複数のドープウェルのうち第２のドープウェルと電気的に接続される。
【００５６】
第１の実施形態に関連して、ソース領域は、ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体における、大量ドープ領域のペアの一方である。ドレイン領域は、ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体における大量ドープ領域のペアの一方である。高電圧ＦＥＴは、複数の拡散コンタクトをさらに含み、複数の拡散コンタクトの１つは、大量ドープ領域の各々にランディングする。
【００５７】
第１の実施形態に関連して、高電圧ＦＥＴは、ダミーゲートスタックのペアをさらに含み、第１のダミーゲートスタックは、第１の非プレーナ型半導体本体の上に配置され、第２のダミーゲートスタックは、第２の非プレーナ型半導体本体の上に配置される。
【００５８】
１つ又は複数の第２の実施形態において、集積回路構造（ＩＣ構造）は、基板の上に配列された複数の非プレーナ型半導体本体を備え、複数の非プレーナ型半導体本体は、第１の次元に沿って延在するこれらの最大長と平行に方向づけられる。ＩＣ構造は、基板に配置されたペアのドープウェルをさらに備え、複数のドープウェルは、ペアの非プレーナ型半導体本体を囲み、かつ、第１の次元又は第１の次元に直交する第２の次元のいずれかに沿って互いに整合される。ＩＣ構造は、ドープウェルの上に配置され、かつ、複数の非プレーナ型半導体本体を囲む分離誘電体をさらに備える。ＩＣ構造は、ペアのドープウェルの間において分離誘電体の上に配置されたゲート電極をさらに備え、ゲート電極は、複数のドープウェルが第２の次元において整合される場合に第１の次元においてゲート長（Ｌｇ）を画定し、複数のドープウェルが第１の次元において整合される場合に第２の次元においてＬｇを画定する。ＩＣ構造は、ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体におけるソース領域と、ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体におけるドレイン領域と、をさらに備える。
【００５９】
第２の実施形態に関連して、ＩＣ構造は、ペアのドープウェルの外側における基板の領域に配置された第３の非プレーナ型半導体本体をさらに含える。ＩＣ構造は、第３の非プレーナ型半導体本体の上に配置された第２のゲート電極をさらに備える。ＩＣ構造は、第３の非プレーナ型半導体本体における第２のソース及びドレインコンタクトランディングをさらに備える。
【００６０】
第２の実施形態に関連して、基板の上に配列された複数の非プレーナ型半導体本体の各々は、第２の次元に延在する基板の第１の幅で離間する複数の半導体本体の群における１つの半導体本体である。ペアのドープウェルは、少なくとも第１の幅の上に延在し、かつ、第１の次元において互いに整合される。第２の次元におけるゲート長Ｌｇは、第１の幅と少なくとも等しい。
【００６１】
第２の実施形態に関連して、基板の上に配列された複数の非プレーナ型半導体本体の各々は、第２の次元に延在する基板の第１の幅で離間する複数の半導体本体の群における１つの半導体本体である。ペアのドープウェルは、少なくとも第１の幅の上に延在し、かつ、第２の次元において互いに整合される。第２の次元におけるゲート長Ｌｇは、複数の非プレーナ型半導体本体の最大長より小さく、又は複数の非プレーナ型半導体本体の最大長と等しい。
【００６２】
１つ又は複数の第３の実施形態において、基板の第１の部分の上に高電圧電界効果トランジスタ（ＦＥＴ）を製造する方法は、複数の非プレーナ型半導体本体を形成する段階であって、複数の非プレーナ型半導体本体は、基板上において、複数の非プレーナ型半導体本体を囲む分離誘電体の上に延在する、段階を備える。方法は、ペアの非プレーナ型半導体本体を通して注入することによって、基板に別個の複数のドープウェルを形成する段階をさらに備える。方法は、複数のドープウェルの間において分離誘電体の上にゲート電極を堆積させる段階をさらに備える。方法は、複数のドープウェルと電気的に連結されたペアの非プレーナ型半導体本体に、ソース／ドレイン領域を形成する段階をさらに備える。方法は、ソース／ドレイン領域に複数の拡散コンタクトを形成する段階をさらに備える。
【００６３】
直前に上述された実施形態に関連して、方法は、基板の第２の部分の上の第２の領域に非プレーナ型ＦＥＴを形成する段階をさらに備える。非プレーナ型ＦＥＴを形成する段階は、複数のドープウェルの外側において、複数の非プレーナ型半導体本体のうち１つ又は複数の上にゲートスタックを形成する段階をさらに含む。非プレーナ型ＦＥＴを形成する段階は、複数のドープウェルの外側において、１つ又は複数の非プレーナ型半導体本体に第２のソース／ドレイン領域を形成する段階をさらに含む。非プレーナ型ＦＥＴを形成する段階は、第２のソース／ドレイン領域に複数の第２の拡散コンタクトを形成する段階をさらに含む。
【００６４】
上述された実施形態に関連して、方法は、複数のドープウェルと同じ導電型の不純物を、ゲート電極に隣接する分離誘電体を通してゲート電極に注入することによって、ゲート電極をドープし、分離された複数のドープウェルの先端部を形成する段階をさらに備える。
【００６５】
上述された実施形態に関連して、ソース／ドレイン領域を形成する段階は、ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体にソース／ドレイン領域の第１のペアを形成し、ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体にソース／ドレイン領域の第２のペアを形成する段階をさらに含む。複数の拡散コンタクトを形成する段階は、ソース／ドレイン領域の第１のペアに対してソース／ドレインコンタクトの第１のペアを形成し、ソース／ドレイン領域の第２のペアに対して複数の拡散コンタクトの第２のペアを形成する段階をさらに含む。方法は、拡散コンタクトの第１のペアを電気的に並列に相互接続し、複数の拡散コンタクトの第２のペアを電気的に並列に相互接続する段階をさらに備える。
【００６６】
上述された方法に関連して、複数のドープウェルの外側において、複数の非プレーナ型半導体本体の１つ又は複数の上にゲートスタックを形成する段階は、複数のドープウェルと電気的に連結された半導体本体のペアの各々の上に、ダミーゲートスタックを形成する段階をさらに含む。
【００６７】
１つ又は複数の第４の実施形態において、システムオンチップ（ＳｏＣ）は、プロセッサ論理回路を備える。ＳｏＣは、プロセッサ論理回路と連結されたメモリ回路を備える。ＳｏＣは、プロセッサ論理回路と連結され、無線送信回路及び無線受信回路を含むＲＦ回路を備える。ＳｏＣは、ＤＣ電源を受信する入力部と、プロセッサ論理回路、メモリ回路、又はＲＦ回路の少なくとも１つと連結された出力部とを含む電力管理回路を備える。ＲＦ回路又は電力管理回路の少なくとも１つは、上述された実施形態のいずれか１つの集積回路構造（ＩＣ構造）をさらに含む、延在するドレイン電界効果トランジスタ（ＦＥＴ）を含む。
【００６８】
１つ又は複数の第５の実施形態において、システムオンチップ（ＳｏＣ）は、プロセッサ論理回路を備える。ＳｏＣは、プロセッサ論理回路と連結されたメモリ回路を備える。ＳｏＣは、プロセッサ論理回路と連結され、無線送信回路及び無線受信回路を含むＲＦ回路を備える。ＳｏＣは、ＤＣ電源を受信する入力部と、プロセッサ論理回路、メモリ回路、又はＲＦ回路の少なくとも１つと連結された出力部とを含む電力管理回路を備える。ＲＦ回路又は電力管理回路の少なくとも１つは、基板の第１の領域の上に配置された高電圧ＦＥＴを含む。高電圧ＦＥＴは、各々が基板のドープウェルから延在し、複数のドープウェルを分離するチャネル領域をその間に有するペアの非プレーナ型半導体本体をさらに含む。高電圧ＦＥＴは、第１の非プレーナ型半導体本体におけるソース領域をさらに含む。高電圧ＦＥＴは、第２の非プレーナ型半導体本体におけるドレイン領域をさらに含む。高電圧ＦＥＴは、チャネル領域の上に配置されたゲートスタックをさらに含む。
【００６９】
第５の実施形態に関連して、ＲＦ回路又は電力管理回路の少なくとも１つは、基板の第２の領域の上に配置された非プレーナ型ＦＥＴを含む。非プレーナ型ＦＥＴは、第３の非プレーナ型半導体本体をさらに含む。非プレーナ型ＦＥＴは、第３の非プレーナ型半導体本体内に配置され、第２のチャネル領域によって分離される第２のソース領域及び第２のドレイン領域をさらに含む。非プレーナ型ＦＥＴは、第２のチャネル領域の上に配置された第２のゲートスタックをさらに含む。
【００７０】
直前に上述された実施形態に関連して、ソース領域は、ペアの非プレーナ型半導体本体のうち第１の非プレーナ型半導体本体における、大量ドープ領域のペアの一方である。ドレイン領域は、ペアの非プレーナ型半導体本体のうち第２の非プレーナ型半導体本体における大量ドープ領域のペアの一方である。短チャネルの高電圧ＦＥＴは、複数の拡散コンタクトをさらに含み、複数の拡散コンタクトの１つは、大量ドープ領域、第２のソース領域、及び第２のドレイン領域の各々にランディングする。
【００７１】
第１の実施形態に関連して、ペアの非プレーナ型半導体本体は、基板の上に配列された、より大きい複数の非プレーナ型半導体本体にあり、複数の非プレーナ型半導体本体は、第１の次元に沿って延在するこれらの最大長と平行に方向づけられる。複数のドープウェルは、ペアの非プレーナ型半導体本体を包含し、かつ、第１の次元又は第１の次元に直交する第２の次元のいずれかに沿って互いに整合される。ゲート電極は、複数のドープウェルが第２の次元において整合される場合に第１の次元においてゲート長（Ｌｇ）を画定し、ドープウェルが第１の次元において整合される場合に第２の次元においてＬｇを画定する。
【００７２】
直前に上述された実施形態に関連して、基板の上に配列された複数の非プレーナ型半導体本体の各々は、複数の半導体本体の群における１つの半導体本体であり、各群は、第２の次元に延在する基板の第１の幅で離間する。ペアのドープウェルは、少なくとも第１の幅の上に延在し、かつ、第１の次元において互いに整合される。第２の次元におけるゲート長Ｌｇは、第１の幅と少なくとも等しい。
【００７３】
上述された実施形態に関連して、基板の上に配列された複数の非プレーナ型半導体本体の各々は、複数の半導体本体の群における１つの半導体本体であり、各群は、第２の次元に延在する基板の第１の幅で離間する。ペアのドープウェルは、少なくとも第１の幅の上に延在し、かつ、第２の次元において互いに整合される。第２の次元におけるゲート長Ｌｇは、複数の非プレーナ型半導体本体の最大長より小さく、又は複数の非プレーナ型半導体本体の最大長と等しい。
【００７４】
しかしながら、上述された実施形態は、この点で限定されるものではなく、様々な実装において、上述された実施形態は、このような特徴のサブセットのみを扱うこと、異なる順序のこのような特徴を扱うこと、異なる組み合わせのこのような特徴を扱うこと、及び／又は明示的に列挙されたこれらの特徴に追加の特徴を扱うことを含んでよい。本発明の範囲は、従って、添付された特許請求の範囲を、このような特許請求の範囲の権利範囲である均等物の全範囲と共に参照して決定されるべきである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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