(57)【特許請求の範囲】
【請求項１】
光電変換素子を備える画素が行列状に配置された画素部と、
前記画素部を行単位で駆動する駆動信号を出力する走査部と、を備え、
前記走査部は、
シャッタ制御信号を供給する信号供給部と、
前記画素部の行に対応して設けられた複数の行駆動部と、を含み、
前記複数の行駆動部のそれぞれは、
前記シャッタ制御信号を保持する保持部と、
前記保持部に保持された信号に基づいて前記駆動信号を生成する信号生成部と、を含み、
第１の行に対応する前記行駆動部の前記信号生成部の出力が、第２の行に対応する前記行駆動部の前記保持部に入力され、
前記第２の行に対応する前記行駆動部は、前記シャッタ制御信号と、前記第１の行に対応する前記行駆動部の前記信号生成部の出力との一方を選択して前記保持部に入力する選択部を含む、ことを特徴とする撮像装置。
【請求項２】
前記保持部は、第１の保持部と、前記第１の保持部の後段に配された第２の保持部を含む
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の行に対応する前記行駆動部の前記信号生成部の出力が、前記第２の行に対応する前記行駆動部の前記第２の保持部に入力される
ことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第１の保持部は、ＳＲラッチ回路により構成される
ことを特徴とする請求項２または請求項３に記載の撮像装置。
【請求項５】
前記第２の保持部は、Ｄラッチ回路により構成される
ことを特徴とする請求項２乃至請求項４のいずれか１項に記載の撮像装置。
【請求項６】
前記信号生成部は、前記保持部に保持された信号と、前記複数の行駆動部に共通に供給される制御信号とに基づいて、前記駆動信号を生成する
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の撮像装置。
【請求項７】
前記信号生成部は、レベルシフト部を含む
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載の撮像装置。
【請求項８】
前記行駆動部は、他の行駆動部の前記信号生成部から出力された信号の前記保持部への入力を制御する信号選択部を含む
ことを特徴とする請求項１乃至請求項７のいずれか１項に記載の撮像装置。
【請求項９】
光電変換素子を備える画素が行列状に配置された画素部と、
前記画素部の行を駆動する駆動信号を出力する走査部と、
前記画素部の駆動される行を示すアドレス信号を前記走査部に出力する制御部と、
を備え、
前記走査部は、
前記アドレス信号をデコードし、行毎のアドレスデコード信号を出力するアドレスデコーダ部と、
保持部と、
複数行のシャッタ走査信号を前記アドレスデコード信号に基づかずに一括して前記保持部にセットするとともに、一括してセットされた前記保持部の前記シャッタ走査信号を順次リセットするセットリセット部と、
前記保持部から出力された前記シャッタ走査信号に基づき、前記光電変換素子をリセットさせるための前記駆動信号を生成する信号生成部と、
を備え、
前記セットリセット部において、前記シャッタ走査信号を一括してセットさせるためのセット信号は複数本の信号線によって供給される複数ビットの信号であり、それぞれの信号線のビット毎に複数行の前記シャッタ走査信号をセットする撮像装置。
【請求項１０】
前記セットリセット部は、前記アドレスデコード信号に基づき前記シャッタ走査信号を順次リセットする、請求項９に記載の撮像装置。
【請求項１１】
前記セットリセット部は、前記保持部において、複数行の前記シャッタ走査信号を一括してセットするとともに前記シャッタ走査信号を順次リセットする動作モード、または、前記シャッタ走査信号を順次セットするとともに複数行の前記シャッタ走査信号を一括してリセットする動作モードのいずれかを実行する、請求項９または１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記セットリセット部において、前記シャッタ走査信号を一括してセットさせるためのセット信号は１ビットの信号である、請求項９乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記保持部は、セット端子、およびリセット端子を有するラッチ回路を備え、
前記セットリセット部は、前記セット端子において、複数行の前記シャッタ走査信号を一括してセットし、前記リセット端子において、前記アドレスデコード信号に基づき前記シャッタ走査信号を順次リセットする、請求項９乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
前記保持部は、データ端子、および前記データ端子における信号をラッチさせるためのゲート信号が入力されるゲート端子を有するラッチ回路を備え、
前記セットリセット部は、前記データ端子において、複数行の前記シャッタ走査信号を一括してセットするとともに前記シャッタ走査信号を順次リセットする、請求項９乃至１２のいずれか１項に記載の撮像装置。
【請求項１５】
前記走査部は、第０行から第ｎ行までの（ｎ＋１）個の前記保持部および前記セットリセット部を備え、
第Ｌ行（Ｌは１〜ｎまでの整数）の前記セットリセット部は、第（Ｌ−１）行における前記シャッタ走査信号がリセットされたことに応じて、第Ｌ行の前記保持部における前記シャッタ走査信号をリセットする、請求項１４に記載の撮像装置。
【請求項１６】
奇数行の前記保持部の前記ゲート端子には第１のゲート信号が入力され、偶数行の前記保持部のゲート端子には前記第１のゲート信号とは異なる第２のゲート信号が入力される、請求項１５に記載の撮像装置。
【請求項１７】
第ｎ行の前記保持部からの信号を故障検査のための信号として出力する、請求項１５または１６のいずれか１項に記載の撮像装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の撮像装置と、
前記撮像装置から出力された信号を処理する信号処理部とを有する撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子カメラに使用される撮像装置、撮像システム、および撮像装置の駆動方法に関する。
【背景技術】
【０００２】
撮像装置としてＸＹアドレス型のＣＭＯＳイメージセンサがデジタルカメラ等において用いられている。近年、これらの撮像装置の高機能化に伴い、撮像装置の垂直走査において複雑な走査が要求されるようになってきた。
【０００３】
特許文献１に開示された撮像装置は、デコーダ回路と第１ラッチ回路と第２ラッチ回路とで構成する垂直走査回路を有している。垂直走査回路は、走査する行アドレスをデコーダ回路で順次デコードし、デコード結果を第１ラッチ回路に順次蓄える。第２ラッチ回路は、第１ラッチ回路で蓄えた複数アドレスのデコード結果を同時にラッチする。この動作を繰り返すことにより、複数行が同時に選択され、複雑な走査が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１２８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された撮像装置においては、電子シャッタにおける撮像領域の全行選択およびリセットを行うには、行アドレスのデコードと、第１ラッチ回路にデコード結果を蓄える動作とを選択が必要な行数分繰り返す必要がある。このため、デジタルカメラにおいては、シャッタボタンを押下してから、全行選択完了するまでの時間が長くなる。すなわち、撮像装置が撮像開始するまでのレリーズタイムラグが長くなってしまうという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る撮像装置は、光電変換素子を備える画素が行列状に配置された画素部と、前記画素部を行単位で駆動する駆動信号を出力する走査部と、を備え、前記走査部は、シャッタ制御信号を供給する信号供給部と、前記画素部の行に対応して設けられた複数の行駆動部と、を含み、前記複数の行駆動部のそれぞれは、前記シャッタ制御信号を保持する保持部と、前記保持部に保持された信号に基づいて前記駆動信号を生成する信号生成部と、を含み、第１の行に対応する前記行駆動部の前記信号生成部の出力が、第２の行に対応する前記行駆動部の前記保持部に入力され、前記第２の行に対応する前記行駆動部は、前記シャッタ制御信号と、前記第１の行に対応する前記行駆動部の前記信号生成部の出力との一方を選択して前記保持部に入力する選択部を含む。
本発明の他の実施形態に係る撮像装置は、光電変換素子を備える画素が行列状に配置された画素部と、前記画素部の行を駆動する駆動信号を出力する走査部と、前記画素部の駆動される行を示すアドレス信号を前記走査部に出力する制御部と、を備え、前記走査部は、前記アドレス信号をデコードし、行毎のアドレスデコード信号を出力するアドレスデコーダ部と、保持部と、複数行のシャッタ走査信号を前記アドレスデコード信号に基づかずに一括して前記保持部にセットするとともに、一括してセットされた前記保持部の前記シャッタ走査信号を順次リセットするセットリセット部と、前記保持部から出力された前記シャッタ走査信号に基づき、前記光電変換素子をリセットさせるための前記駆動信号を生成する信号生成部と、を備え、前記セットリセット部において、前記シャッタ走査信号を一括してセットさせるためのセット信号は複数本の信号線によって供給される複数ビットの信号であり、それぞれの信号線のビット毎に複数行の前記シャッタ走査信号をセットする。
【０００７】
本発明の他の実施形態に係る撮像装置は、光電変換素子を備える画素が行列状に配置された画素部と、前記画素部の行を駆動する駆動信号を出力する走査部と、前記画素部の駆動される行を示すアドレス信号を前記走査部に出力する制御部と、を備え、前記走査部は、前記アドレス信号をデコードし、行毎のアドレスデコード信号を出力するアドレスデコーダ部と、保持部と、複数行のシャッタ走査信号を前記アドレスデコード信号に基づかずに一括して前記保持部にセットするとともに、一括してセットされた前記保持部の前記シャッタ走査信号を順次リセットするセットリセット部と、前記保持部から出力された前記シャッタ走査信号に基づき、前記光電変換素子をリセットさせるための前記駆動信号を生成する信号生成部とを備える。
【発明の効果】
【０００８】
本発明によれば、光電変換素子のリセットのためのシャッタ走査信号を一括してセットすることにより、行アドレスのデコードと、ラッチ回路の保持動作とを選択が必要な行数分繰り返す動作が不要となる。このため、レリーズタイムラグを小さくできる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る撮像装置のブロック図
【図２】本発明の第１実施形態に係る画素の回路図
【図３】本発明の第１実施形態に係る垂直走査部ブロック図
【図４】本発明の第１実施形態に係る撮像装置の静止画撮像時の駆動方法を表すタイミングチャート
【図５】本発明の第１実施形態に係る撮像装置の駆動方法のタイミングチャート
【図６】本発明の第２実施形態に係る垂直走査部のブロック図
【図７】本発明の第２実施形態に係る撮像装置の駆動方法のタイミングチャート
【図８】本発明の第２実施形態に係る垂直走査部の故障検査方法を示すタイミングチャート
【図９】本発明の第３実施形態に係る撮像システムのブロック図
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態に係る撮像装置のブロック図である。撮像装置は、ＣＰＵ１、制御部２、垂直走査部３、画素部４、列回路５、水平走査部６、信号出力部７を備える。ＣＰＵ１は、撮像装置を制御し、制御部２はＣＰＵ１からの同期信号、通信を受けて動作する。画素部４は、行列状に配置された（ｎ＋１）行（ｍ＋１）列の複数の画素Ｐ（０、０）〜Ｐ（ｍ、ｎ）を備える。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。一部の画素はＯＢ（オプティカル・ブラック）画素として遮光されても良い。垂直走査部（走査部）３は制御部２からの制御信号を受けて、画素部４の読取走査を行う。列回路５は増幅回路およびサンプル・ホールド回路を備え、画素部４からの信号を増幅および保持する。水平走査部６はシフトレジスタを備え、列回路５に保持された信号を順に走査および出力する。信号出力部７は差動増幅器またはバッファアンプを備え、制御部２からの制御信号を受けて、水平走査部６からの信号を出力する。
【００１１】
図２は本実施形態に係る画素の回路図である。図２（ａ）において、画素Ｐ（ｍ、ｎ）は画素部４のｎ行ｍ列に配される画素を表している。画素Ｐは例えばＮチャネルＭＯＳから構成され得るが、ＰチャネルＭＯＳを用いて構成しても良い。画素Ｐは光電変換素子であるフォトダイオード（以下、「ＰＤ」と記す）、フローティングディフュージョン（以下、「ＦＤ」と記す）、転送ＭＯＳトランジスタＭ１、リセットＭＯＳトランジスタＭ２、増幅ＭＯＳトランジスタＭ３、選択ＭＯＳトランジスタＭ４を備える。ＰＤは、光電変換を行い、入射光に応じた電荷を蓄積する光電変換素子である。転送ＭＯＳトランジスタＭ１はＰＤからの電荷をＦＤに転送する。ＦＤは、転送ＭＯＳトランジスタＭ１を介して転送された電荷を保持する。リセットＭＯＳトランジスタＭ２はＦＤの電圧を所定の電圧にリセットする。増幅ＭＯＳトランジスタＭ３はＦＤの電位に応じた信号を、選択ＭＯＳトランジスタＭ４を介して垂直出力線Ｖｌｉｎｅ（ｍ）に出力する。リセットＭＯＳトランジスタＭ２および増幅ＭＯＳトランジスタＭ３のドレインは画素電源ＶＣＣに電気的に接続される。増幅ＭＯＳトランジスタＭ３のソースは、転送ＭＯＳトランジスタＭ４、垂直出力線Ｖｌｉｎｅ（ｍ）を介して不図示の電流源に電気的に接続されており、ソースフォロワ回路として動作する。すなわち、増幅ＭＯＳトランジスタＭ３は、ゲート端子に接続されたＦＤの電位に応じた信号を出力することができる。
【００１２】
信号線ＰＴＸ（ｎ）はｎ行目の転送ＭＯＳトランジスタＭ１を制御する信号線であり、転送ＭＯＳトランジスタＭ１のゲートに電気的に接続される。信号線ＰＲＥＳ（ｎ）はｎ行目のリセットＭＯＳトランジスタＭ２を制御する信号線であり、リセットＭＯＳトランジスタＭ２のゲートに電気的に接続される。信号線ＰＳＥＬ（ｎ）はｎ行目の選択ＭＯＳトランジスタＭ４を制御する信号線であり、選択ＭＯＳトランジスタＭ４のゲートに電気的に接続される。
【００１３】
図２（ｂ）は画素Ｐの変形例の回路図を表している。図２（ｂ）における画素Ｐ（ｍ、ｎ）の構成について、図２（ａ）の画素Ｐとの相違点を説明する。図２（ａ）の画素Ｐは選択ＭＯＳトランジスタＭ４を有するが、図２（ｂ）の画素Ｐは選択ＭＯＳトランジスタＭ４を用いずに構成されている。リセットＭＯＳトランジスタＭ２と増幅ＭＯＳトランジスタＭ３のドレインには信号線ＶＣＣが電気的に接続され、信号線ＶＣＣは制御部２からの制御パルスに応じて電圧を変えることができる不図示の電源電圧に接続されている。増幅ＭＯＳトランジスタＭ３のソースは垂直出力線Ｖｌｉｎｅ（ｍ）に直接接続されており、信号線ＶＣＣの電圧に応じて増幅ＭＯＳトランジスタの動作が制御される。例えば、信号線ＶＣＣがローレベルになると、増幅ＭＯＳトランジスタＭ３はオフとなり、増幅ＭＯＳトランジスタＭ３から垂直出力線Ｖｌｉｎｅ（ｍ）に信号が出力されなくなる。
【００１４】
図２（ｃ）は画素Ｐの他の変形例の回路図を表している。図２（ｃ）における画素Ｐ（ｍ、ｎ）の構成例について、図２（ｂ）の画素Ｐとの相違点を説明する。リセットＭＯＳトランジスタＭ２のドレインは信号線ＶＲＥＳ（ｎ）に電気的に接続されており、信号線ＶＲＥＳ（ｎ）は制御部２からの制御パルスに応じて電圧を変更可能な不図示の電源電圧に接続されている。図２（ｃ）においては、リセットＭＯＳトランジスタＭ２、増幅ＭＯＳトランジスタＭ３のそれぞれのドレインの電圧を個別に変更でき、それぞれのトランジスタを別々に制御できる。
【００１５】
図２（ａ）〜（ｃ）で示した画素Ｐにおいて、ＦＤには１対の光電変換素子ＰＤと転送ＭＯＳトランジスタＭ１が接続されているが、２対あるいは４対などの複数対の光電変換素子ＰＤと転送ＭＯＳトランジスタが接続されていてもよい。以下、図２（ａ）の画素Ｐを備えた撮像装置ついて詳述する。
【００１６】
図３は垂直走査部３のブロック図である。本実施形態に係る垂直走査部３はＰＤのリセット動作を用いた電子的な先幕制御を行うことが可能である。垂直走査部３はアドレスデコーダ部３１と各行に対応して設けられた行駆動部３２０〜３２ｎとを備える。アドレスデコーダ部３１は制御部２で生成されたアドレス信号ｖａｄｄｒをａｄｄｒ＿ｂｉｔ（０）〜（ｎ）にデコードする。行駆動部３２０は、第１セットリセット部３２０１、第２セットリセット部（セットリセット部）３２０２、デコードビット保持部３２０３、画素パルス生成部３２０４、レベルシフト部３２０５を含む。なお、信号ｒｄ＿ｌａｔｃｈ＿ｅｎ、ｒｄ＿ｒｅｓｅｔ、ｓｈ＿ｌａｔｃｈ＿ｅｎ、ｓｈ＿ｒｅｓｅｔ、ｍｏｄｅ＿ｓｅｌ、ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅ、ｐｓｅｌ、ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈは制御部２において生成される。これらの信号は行駆動部３２０〜３２ｎに共通して用いられる。
【００１７】
アドレスデコード部３１はアドレス信号ｖａｄｄｒをデコードビット（アドレスデコード信号）ａｄｄｒ＿ｂｉｔ（０）〜ａｄｄｒ＿ｂｉｔ（ｎ）に行毎に順次デコードする。これにより、信号ｒｄ＿ｌａｔｃｈ＿ｅｎをデコードビットａｄｄｒ＿ｂｉｔに同期してローレベル、ハイレベルに遷移させ、デコードビット保持部３２０３を順次セットできる。
【００１８】
第１セットリセット部３２０１はＡＮＤ回路を備え、読み取り走査用デコードビットの１次保持回路３２０３ａのセットおよびリセットを行う。第１セットリセット部３２０１のＡＮＤ回路の一方の入力端子にはデコードビットｖａｄｄ＿ｂｉｔ（０）が入力され、他方の入力端子には信号ｒｄ＿ｌａｔｃｈ＿ｅｎが入力される。従って、デコードビットａｄｄｒ＿ｂｉｔ（０）と信号ｒｄ＿ｌａｔｃｈ＿ｅｎとの論理積の信号がＡＮＤ回路から出力される。
【００１９】
第２セットリセット部３２０２はＡＮＤ回路３２０２ａ、セレクタ３２０２ｂ、３２０２ｃを含み、シャッタ走査用デコードビット（シャッタ走査信号）の１次保持回路３２０３ｃのセット、リセットを行う。ＡＮＤ回路３２０２ａの一方の入力端子にはデコードビットａｄｄｒ＿ｂｉｔ（０）が入力され、他方の入力端子には信号ｓｈ＿ｌａｔｃｈ＿ｅｎが入力される。ＡＮＤ回路３２０２ａからの信号はセレクタ３２０２ｂの第１入力端子、セレクタ３２０２ｃの第２入力端子にそれぞれ入力される。セレクタ３２０２ｂの第２入力端子とセレクタ３２０２ｃの第１入力端子には信号ｓｈ＿ｒｅｓｅｔが入力される。また、セレクタ３２０２ｂ、３２０２ｃのそれぞれの選択制御端子にはモード選択用の信号ｍｏｄｅ＿ｓｅｌが入力される。セレクタ３２０２ｂ、３２０２ｃは信号ｍｏｄｅ＿ｓｅｌに応じて第１入力端子、第２入力端子のいずれかの信号を選択的に出力する。セレクタ３２０２ｂの出力端子からの信号はデコードビット保持部３２０３の１次保持回路３２０３ｃのセット端子Ｓに入力され、セレクタ３２０２ｃの出力端子からの信号は１次保持回路３２０３ｃのリセット端子Ｒに入力される。
【００２０】
第２セットリセット部３２０２は、一括リセット信号と順次セット信号とを入れ替えるセレクタ３２０２ｂ、３２０２ｃを有している点において、第１セットリセット部３２０１と異なる。信号ｍｏｄｅ＿ｓｅｌがローレベルになると第２セットリセット部３２０２は第１セットリセット部３２０１と同様に一括リセットおよび順次セットの動作モードを実行する。すなわち、信号ｍｏｄｅ＿ｓｅｌがローレベルになると、セレクタ３２０２ｂからはアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎとの論理積が１次保持回路３２０３ｃのセット端子Ｓに入力される。また、セレクタ３２０２ｃからは信号ｓｈ＿ｒｅｓｅｔが１次保持回路３２０３ｃのリセット端子Ｒに入力される。従って、一括リセット時においては、信号ｓｈ＿ｒｅｓｅｔを用いてデコードビット保持部３２０３におけるシャッタ走査用デコードビットのリセットが行われる。また、信号ｓｈ＿ｌａｔｃｈ＿ｅｎとアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）の論理積がシャッタ走査用デコードビットとしてデコードビット保持部３２０３にセットされる。
【００２１】
信号ｍｏｄｅ＿ｓｅｌがハイレベルになると、第２セットリセット部３２０２は一括セットおよび順次リセットの動作モードを実行する。すなわち、セレクタ３２０２ｂからは信号ｓｈ＿ｒｅｓｅｔ（セット信号）がシャッタ走査用デコードビットとして１次保持回路３２０３ｃのセット端子Ｓに入力される。また、セレクタ３２０２ｃからはアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎとの論理積が１次保持回路３２０３ｃのリセット端子Ｒに入力される。このようにして、全ての行のデコードビット保持部３２０３において、信号ｓｈ＿ｒｅｓｅｔをシャッタ走査用デコードビットとして一括してセットすることができる。また、信号ｓｈ＿ｌａｔｃｈ＿ｅｎとアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）の論理積を用いて、デコードビット保持部３２０３のシャッタ走査用デコードビットが順次リセットされる。
【００２２】
デコードビット保持部３２０３は１次保持回路３２０３ａ、３２０３ｃ、２次保持回路３２０３ｂ、３２０３ｄを含む。１次保持回路３２０３ａ、２次保持回路３２０３ｂは読み出し走査用のデコードビット保持回路として機能する。１次保持回路３２０３ｃ、２次保持回路３２０３ｄはシャッタ走査用デコードビット保持回路（保持部）として機能する。１次保持回路３２０３ａ、３２０３ｃは、一例としてＳＲラッチ回路から構成されている。２次保持回路３２０３ｂ、３２０３ｄは同期用の保持回路であって、一例としてＤラッチ回路から構成されている。２次保持回路３２０３ｂのデータ端子Ｄには１次保持回路３２０３ａからの信号が入力され、ゲート端子Ｇには信号ｒｄ＿ｇａｔｅが入力される。２次保持回路３２０３ｂは、信号ｒｄ＿ｇａｔｅがハイレベルになると、入力端子Ｄの信号を出力する。また、２次保持回路３２０３ｄのデータ端子Ｄには１次保持回路３２０３ｃからの信号が入力され、ゲート端子Ｇには信号ｓｈ＿ｇａｔｅが入力される。２次保持回路３２０３ｄは、信号ｓｈ＿ｇａｔｅがハイレベルになると、データ端子Ｄの信号を出力端子Ｑから出力する。このようにして、信号ｒｄ＿ｇａｔｅあるいはｓｈ＿ｇａｔｅに応じて、各行の保持回路で保持したシャッタ走査用デコードビットを同期化、すなわち、同時にセットすることができる。
【００２３】
画素パルス生成部（信号生成部）３２０４はデコードビット保持部３２０３の出力と信号ｐｓｅｌ、ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈとの組み合わせ論理回路で構成される。すなわち、画素パルス生成部３２０４は、ＡＮＤ回路３２０４ａ、３２０４ｄ、３２０４ｅ、３２０４ｆ、ＯＲ回路３２０４ｂ、３２０４ｃ、３２０４ｇを含む。ＡＮＤ回路３２０４ａは２次保持回路３２０３ｂからの読み出し走査用デコードビットと信号ｐｓｅｌとの論理積を画素選択のための駆動信号ＰＳＥＬ（０）として出力する。ＯＲ回路３２０４ｂは２次保持回路３２０３ｂからの読み出し用走査デコードビットの出力の反転値と信号ｐｒｅｓ＿ｒｄとの論理和をＡＮＤ回路３２０４ｆに入力する。ＯＲ回路３２０４ｃは２次保持回路３２０３ｄからのシャッタ走査用デコードビットの反転値と信号ｐｒｅｓ＿ｓｈとの論理和をＡＮＤ回路３２０４ｆに入力する。ＡＮＤ回路３２０４ｆはこれらの入力の論理積をＦＤリセットのための信号ＰＲＥＳ（０）として出力する。ＡＮＤ回路３２０４ｄは２次保持回路３２０３ｂからのシャッタ走査用デコードビットと信号ｐｔｘ＿ｒｄとの論理積をＯＲ回路３２０４ｇに入力する。ＡＮＤ回路３２０４ｅは２次保持回路３２０３ｄからのシャッタ走査用デコードビットと信号ｐｔｘ＿ｓｈとの論理積をＯＲ回路３２０４ｇに入力する。ＯＲ回路３２０４ｇはこれらの入力の論理和を電荷転送のための信号ＰＴＸ（０）として出力する。
【００２４】
レベルシフト部（信号生成部）３２０５は画素パルス生成部３２０４からの信号ＰＳＥＬ（０）、ＰＲＥＳ（０）、ＰＴＸ（０）の電圧を画素ＰのＭＯＳトランジスタの駆動に適した電圧に変換する。このようにしてレベルシフトされた信号は、駆動信号ＰＳＥＬ（０）、ＰＲＥＳ（０）、ＰＴＸ（０）として行アドレス「０」の各画素Ｐに供給される。
【００２５】
図４は、本実施形態に係る撮像装置の静止画撮像時の駆動方法を表すタイミングチャートである。図４に示す駆動方法は、撮像装置のＰＤの光電変換による電荷蓄積時間の制御を、ＰＤのリセット動作を用いた電子的な先幕制御と、メカシャッタによる後幕制御によって行う。時刻ｔ０においてカメラのシャッタボタンが押下されると、時刻ｔ１において垂直走査部３は画素部４の全てのＰＤに蓄積された電荷を排出（リセット）する。その後、時刻ｔ２からｔ４において、垂直走査部３は行毎にＰＤのリセット状態を順次解除する。時刻ｔ３から後幕であるメカシャッタが走行し、時刻ｔ５においてメカシャッタが閉じる。このとき、ＰＤのリセット解除走査の曲線と、メカシャッタ走行位置の曲線とを一致させることによって、行列状に配置された全てのＰＤの電荷蓄積時間を一定とすることができる。そして、時刻ｔ６からｔ７において、ＰＤに蓄積された電荷の読み出しが行われる。この駆動方法では、全行のＰＤを同時にリセット状態にし、その後、行毎に順次リセット解除が行われる。
【００２６】
図５は、本実施形態に係る撮像装置の駆動方法のタイミングチャートである。このタイミングチャートは、図４に示された駆動方法における垂直走査部３および画素部４の動作の一例を示している。図５におけるタイミングチャートにおいて図４と同一時刻については同一の符号が付されている。以下、図３、図５を参照しながら、垂直走査部３および画素部４の動作を説明する。
【００２７】
時刻ｔ０〜ｔ４においては、ＰＤの電子的なリセット動作を用いた先幕制御が行われる。
【００２８】
時刻ｔ０において、カメラのシャッタボタンが押下されると、ＣＰＵ１は制御部２に対して、フォトダイオードの電子的なリセット動作を用いた先幕制御開始の命令を送信する。制御部２は命令を受けると時刻ｔ１０においてモード選択用の信号ｍｏｄｅ＿ｓｅｌをハイレベルにするとともに、アドレス信号ｖａｄｄｒを「０」にし、信号ｐｔｘ＿ｓｈをハイレベルにする。
【００２９】
時刻ｔ１１において、制御部２は信号ｓｈ＿ｒｅｓｅｔをハイレベルにする。このとき、モード選択用の信号ｍｏｄｅ＿ｓｅｌはハイレベルである。このため、第２セットリセット部３２０２のセレクタ３２０２ｂからはハイレベルの信号ｓｈ＿ｒｅｓｅｔが１次保持回路３２０３ｃのセット端子Ｓに入力される。第２セットリセット部３２０２のセレクタ３２０２ｂは信号ｓｈ＿ｒｅｓｅｔを一括セットの信号としてデコードビット保持部３２０３のセットを行う。また、セレクタ３２０２ｃからはアドレス信号ａｄｄｒ＿ｂｉｔ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎとの論理積であるローレベルの信号が１保持回路３２０３ｃのリセット端子Ｒに入力される。
【００３０】
ハイレベルの信号ｓｈ＿ｒｅｓｅｔがシャッタ走査用デコードビットとして１次保持回路３２０３ｃのセット端子Ｓに入力されると、１次保持回路３２０３ｃはハイレベルを保持し、出力端子Ｑをハイレベルとする。このとき、行駆動部３２１〜３２ｎにおいても同様の動作が行われ、１次保持回路３２０３ｃ〜３２ｎ３ｃにおけるシャッタ走査用デコードビットはハイレベルを保持する。すなわち、すべての行の１次保持回路３２０３ｃ〜３２ｎ３ｃにおいてシャッタ走査用デコードビットが一括してセットされる。
【００３１】
次に時刻ｔ１前後において、制御部２はリセット信号ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。すると垂直走査部３において、２次保持回路３２０３ｄ〜３２ｎ３ｄが、１次保持回路３２０３ｃ〜３２ｎ３ｃからのハイレベルのシャッタ走査用デコードビットを保持し、出力端子Ｑに出力する。このとき、画素パルス生成部３２０４において、ＡＮＤ回路３２０４ｅはハイレベルの信号ｐｔｘ＿ｓｈと２次保持回路３２０３ｄからのハイレベルのシャッタ走査用デコードビットとの論理積であるハイレベルを出力する。ＡＮＤ回路３２０４ｄはローレベルの信号ｐｔｘ＿ｒｄと２次保持回路３２０３ｂからのローレベルの読み出し走査用デコードビットの論理積であるローレベルを出力する。ＯＲ回路３２０４ｇはこれらの論理積の論理和を出力し、信号ＰＴＸ（０）をハイレベルとする。他の行駆動部３２１〜３２ｎにおいても同様の動作が行われ、駆動信号ＰＴＸ（０）〜ＰＴＸ（ｎ）が同時にハイレベルに遷移する。
【００３２】
また、信号ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈはハイレベルであることから、ＡＮＤ回路３２０４ｆの論理積はハイレベルとなり、駆動信号ＰＲＥＳ（０）〜ＰＲＥＳ（ｎ）がハイレベルとなる。これにより、画素ＰにおいてリセットＭＯＳトランジスタＭ２が導通状態となり、ＦＤの電位がＶＣＣの電位に応じて初期化される。同時に、駆動信号ＰＴＸ（０）〜ＰＴＸ（ｎ）もハイレベルとなることで、画素Ｐの転送ＭＯＳトランジスタＭ１が導通状態となり、ＰＤに蓄積された電荷が排出され、ＰＤがリセット状態となる。このようにして、画素部４の全行の画素Ｐを一括してリセットすることができる。その後、制御部２は信号ｓｈ＿ｒｅｓｅｔをローレベルにする。
【００３３】
次に、時刻ｔ１２前後において、制御部２は信号ｓｈ＿ｌａｔｃｈ＿ｅｎをハイレベル、ローレベルと遷移させる。時刻ｔ１０よりアドレス信号ｖａｄｄｒは「０」となっているので、時刻ｔ１２において、アドレスデコードビットｄｄｒ＿ｂｉｔ（０）はハイレベルであり、他のアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルである。信号ｍｏｄｅ＿ｓｅｌはハイレベルであるので、セレクタ３２０２ｃはアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎとの論理積を、１次保持回路３２０３ｃのリセット端子Ｒに入力する。すなわち、アドレスデコードビットａｄｄｒ＿ｂｉｔ（０）に基づき、１次保持回路３２０３ｃにおけるシャッタ走査用デコードビットが順次リセットされる。アドレスデコードビットａｄｄｒ＿ｂｉｔ（０）、信号ｓｈ＿ｌａｔｃｈ＿ｅｎはハイレベルであることから、ＡＮＤ回路３２０２ａの論理積はハイレベルとなる。セレクタ３２０２ｃは、シャッタ走査用デコードビットの１次保持回路３２０３ｃのリセット端子Ｒをハイレベルとする。すると、１次保持回路３２０３ｃに保持されていたハイレベルのシャッタ走査用デコードビットはリセットされ、出力端子Ｑはローレベルとなる。一方、時刻ｔ１２において他のアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるので、行駆動部３２１〜３２ｎの１次保持回路３２０３ｃはハイレベルのシャッタ走査用デコードビットを保持し続けている。
【００３４】
次に、時刻ｔ２前後において、制御部２は信号ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。すると、すべての行駆動部３２０〜３２ｎのデコードビット保持部３２０３において、２次保持回路３２０３ｄが１次保持回路３２０３ｃからのシャッタ走査用デコードビットを取り込む。このとき、行駆動部３２０の１次保持回路３２０３ｃにおけるシャッタ走査用デコードビットのみがローレベルにリセットされている。他の行駆動部３２１〜３２ｎの１次保持回路３２０３ｃはハイレベルのシャッタ走査用デコードを保持している。このため、行駆動部３２０の２次保持回路３２０３ｄはローレベルのシャッタ走査用デコードビットを出力し、行駆動部３２１〜３２ｎの２次保持回路３２０３ｄはハイレベルのシャッタ走査用デコードビットを出力し続ける。その結果、駆動信号ＰＴＸ（０）はローレベルに遷移し、画素Ｐ（０、０）〜Ｐ（ｍ、０）の転送ＭＯＳトランジスタＭ１が非導通状態となり、ＰＤのリセット状態が解除される。一方、駆動信号ＰＴＸ（１）〜ＰＴＸ（ｎ）はハイレベルを保持し続け、画素Ｐ（０、１）〜Ｐ（ｍ、ｎ）はＰＤのリセット状態を維持する。その後、制御部２はアドレス信号ｖａｄｄｒを「１」とする。
【００３５】
時刻ｔ１３以降において、時刻ｔ１２〜ｔ２と同様の動作が行われる。時刻ｔ２より、アドレス信号ｖａｄｄｒは「１」となっている。このため、アドレスデコード部３１のアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）がハイレベルを出力する点において、時刻ｔ１３以降の動作は時刻ｔ１２の動作と異なる。時刻ｔ１３においては、行駆動部３２１の１次保持回路３２０３ｃのシャッタ走査用デコードビットがローレベルにリセットされ、駆動信号ＰＴＸ（１）がローレベルに遷移する。この結果、画素Ｐ（０、１）〜Ｐ（ｍ、１）のＰＤのリセット状態が解除される。
【００３６】
以降、時刻ｔ４において駆動信号ＰＴＸ（ｎ）がローレベルに遷移するまで、同様の動作が繰り返される。以上により、ＰＤの電子的なリセット動作が完了し、制御部２は信号ｍｏｄｅ＿ｓｅｌをローレベルにするとともに、信号ｐｔｘ＿ｓｈをローレベルにする。
【００３７】
続いて、時刻ｔ６以降の画素信号の読み出し動作について説明する。時刻ｔ６において、ＣＰＵ１は制御部２に垂直同期信号ＶＤと水平同期信号ＨＤを入力する。制御部２は水平同期信号ＨＤをトリガとして信号ｒｄ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる。第１セットリセット部３２０１はハイレベルの信号ｒｄ＿ｒｅｓｅｔを１次保持回路３２０３ａのリセット端子Ｒに入力する。１次保持回路３２０３ａにおける読み出し走査用デコードビットはリセットされ、出力端子Ｑがローレベルとなる。このとき、行駆動部３２１〜３２ｎにおいても同様の動作が行われ、１次保持回路３２０３ａにおける読み出し走査用デコードビットのすべてがリセットされる。
【００３８】
次に、制御部２は垂直同期信号ＶＤをトリガとしてアドレス信号ｖａｄｄｒを「０」にセットし、その後、信号ｒｄ＿ｌａｔｃｈ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、アドレスデコードビットａｄｄｒ＿ｂｉｔ（０）はハイレベルであり、他のアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルである。アドレスデコードビットａｄｄｒ＿ｂｉｔ（０）、信号ｒｄ＿ｌａｔｃｈ＿ｅｎはともにハイレベルである。よって、ＡＮＤ回路３２０１ａはハイレベルの論理積を読み出し走査用デコードビットとして１次保持回路３２０３ａのセット端子Ｓに入力する。すると、１次保持回路３２０３ａは読み出し走査用デコードビットをハイレベルに保持し、出力端子Ｑをハイレベルとする。このとき、他のアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）〜ａｄｄｒ＿ｂｉｔ（ｎ）はローレベルであるので、行駆動部３２１〜３２ｎの１次保持回路３２３ａは読出し走査用デコードビットをローレベルに維持している。
【００３９】
次に時刻ｔ６０ａ前後において、制御部２は信号ｒｄ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。すると、全てのデコードビット保持部３２０３の読み出し走査用デコードビット２次保持回路３２０３ｂが、１次保持回路３２０３ａの出力を取り込む。このとき、行駆動部３２０の読み出し走査用デコードビットの１次保持回路３２０３ａのみがハイレベルを保持し、他の行駆動部３２１〜３２ｎの１次保持回路３２０３ａはローレベルにリセットされている。このため、行駆動部３２０の２次保持回路３２０３ｂはハイレベルの読み出し走査用デコードビットを出力し、行駆動部３２１〜３２ｎの２次保持回路３２０３ｂはローレベルの読み出し走査用デコードビットを出力し続ける。また、時刻ｔ６０ａにおいて、制御部２は信号ｐｓｅｌをハイレベルに遷移させる。２次保持回路３２０３ｂがハイレベルの読み出し走査用デコードビットを出力しているので、駆動信号ＰＳＥＬ（０）はハイレベルとなる。よって、画素Ｐ（０、０）〜Ｐ（ｍ、０）の選択ＭＯＳトランジスタＭ４が導通状態となり、行アドレス「０」の画素が選択状態となる。
【００４０】
次に時刻ｔ６０ｂ前後において、制御部２は信号ｐｒｅｓ＿ｒｄをローレベルに遷移させ、続いて、信号ｐｔｘ＿ｒｄをハイレベル、ローレベルと遷移させる。このとき、２次保持回路３２０３ｂがハイレベルの読み出し走査用デコードビットを出力している。このため、駆動信号ＰＲＥＳ（０）がローレベルに遷移すし、駆動信号ＰＴＸ（０）がハイレベル、ローレベルと遷移する。駆動信号ＰＲＥＳ（０）がローレベルになると画素Ｐ（０、０）〜Ｐ（ｍ、０）のリセットＭＯＳトランジスタＭ２が非導通状態となり、ＦＤの状態は保持される。このとき、画素信号はまだＦＤに転送されていないので、増幅ＭＯＳトランジスタＭ３と不図示の定電流源とがソースフォロワとして動作する。これにより、ＦＤおよび増幅ＭＯＳトランジスタＭ３に起因するノイズ信号（Ｎ信号）が、垂直線Ｖｌｉｎｅ（０）〜（ｍ）に現れる。そして、駆動信号ＰＴＸ（０）がハイレベルになると画素Ｐ（０、０）〜Ｐ（ｍ、０）の転送ＭＯＳトランジスタＭ１が導通状態となり、ＰＤで生成および蓄積された電荷がＦＤに転送される。駆動信号ＰＴＸ（０）がローレベルとなり、転送ＭＯＳＳトランジスタＭ１が非導通状態となることで、ＰＤに蓄積された電荷のＦＤへの転送が完了する。その後、増幅ＭＯＳトランジスタＭ３と不図示の定電流源とがソースフォロワとして動作し、ＦＤに保持された電荷に応じた画素信号（Ｓ信号）が垂直線Ｖｌｉｎｅ（０）〜（ｍ）に出力される。
【００４１】
列回路５は、垂直出力線Ｖｌｉｎｅ（０）〜（ｍ）の信号が安定したタイミングでサンプリングを行い、その後、制御部２は信号ｐｒｅｓ＿ｒｄをハイレベルに遷移させ、信号ｐｓｅｌをローレベルに遷移させる。駆動信号ＰＲＥＳ（０）はハイレベルに遷移し、画素Ｐ（０、０）〜Ｐ（ｍ、０）のリセットＭＯＳトランジスタＭ２が導通状態となりＦＤがリセット状態になる。そして、駆動信号ＰＳＥＬ（０）がローレベルに遷移し、選択ＭＯＳトランジスタＭ４が非導通状態となり、行アドレス「０」の画素が非選択状態となり、この行の読み出しが完了する。
【００４２】
一方、ＣＰＵ１は時刻ｔ６１において、水平同期信号ＨＤを制御部２に入力する。制御部２は水平同期信号ＨＤをトリガとして、信号ｒｄ＿ｒｅｓｅｔ、ｖａｄｄｒ、ｒｄ＿ｌａｔｃｈ＿ｅｎを順次駆動する。垂直走査部３は行アドレス「０」の選択動作と同様に、行アドレス「１」の選択動作を開始する。
【００４３】
そして、時刻ｔ６１ａにおいて、制御部２は信号ｒｄ＿ｇａｔｅ、ｐｓｅｌを駆動し、行アドレス「１」の画素の読み出しを開始する。
【００４４】
以降、同様の動作を行アドレス「ｎ」まで繰り返し、全画素の画素信号の読み出しを完了する。
【００４５】
なお、一括セットに使用した信号ｓｈ＿ｒｅｓｅｔは１ビットの信号であるが、複数ビットの信号であっても良い。複数ビットの信号ｓｈ＿ｒｅｓｅｔを複数本に分割し、全行アドレスのデコードビットに対し、複数ビット毎に順次一括セットしても良い。また、シャッタ走査用デコードビットの順次リセットは、１行毎に限定されず、複数行毎でも良い。
【００４６】
本実施形態によれば、アドレスデコードビットに基づかずに、第２セットリセット部３２０２によって１次保持回路におけるシャッタ走査用デコードビットを一括してハイレベルにセットできる。このため、ＰＤのリセット動作を用いた電子的な先幕制御におけるレリーズタイムラグを小さくすることが可能となる。
【００４７】
また、順次リセット動作がアドレスデコーダ部で行アドレスを指定しつつ行われるため、任意の行アドレスの順次リセットを行うことができる。これにより、ＰＤのリセット動作を用いた電子的な先幕制御において、所望のクロップ領域のみをリセット解除することが可能となる。
【００４８】
さらに、信号ｓｈ＿ｒｅｓｅｔの線を複数本に分割することにより、一括して駆動する回路数が少なくなるため、一括セット時の瞬時電流を小さくできるという効果が得られる。
【００４９】
（第２実施形態）
次に、本発明の第２実施形態に係る撮像装置を説明する。
【００５０】
本実施形態に係る撮像装置の構成は、図２で説明した第１実施形態の構成と比べて垂直走査部３の構成において異なる。図６は本実施形態に係る垂直走査部３のブロック図である。
【００５１】
垂直走査部３はアドレスデコーダ部３１と行駆動部３２０〜３２ｎとを備える。行駆動部３２０は、第１セットリセット部３２０１、第２セットリセット部３２０２、第３セットリセット部３２０６と、デコードビット保持部３２０３、画素パルス生成部３２０４、レベルシフト部３２０５とを含む。アドレスデコーダ部３１は第１実施形態と同様に構成されている。本実施形態の行駆動部３２０〜３２ｎはシャッタ走査用のデコードビット保持部３２０３、当該保持部の第２セットリセット部３２０２、第３セットリセット部３２０６の構成において、第１実施形態の構成と異なる。従って、デコードビット保持部３２０３、第２セットリセット部３２０２、第３セットリセット部３２０６の構成を中心に説明する。
【００５２】
第２セットリセット部３２０２はＡＮＤ回路を備え、シャッタ走査用デコードビットの１次保持回路３２０３ｃのセットおよびリセットを行う。すなわち、アドレスデコードビットａｄｄｒ＿ｂｉｔ（０）および信号ｓｈ＿ｌａｔｃｈ＿ｅｎの論理積はシャッタ走査用デコードビットの１次保持回路３２０３ｃのセット端子Ｓに入力される。また、信号ｓｈ＿ｒｅｓｅｔは１次保持回路３２０３ｃのリセット端子Ｒに入力される。
【００５３】
デコードビット保持部３２０３は１次保持回路３２０３ａ、３２０３ｃ、２次保持回路３２０３ｂ、３２０３ｄを備える。１次保持回路３２０３ａ、３２０３ｃは一例としてＳＲラッチ回路から構成され、２次保持回路３２０３ｂ、３２０３ｄは一例としてＤラッチ回路から構成されている。１次保持回路３２０３ａ、２次保持回路３２０３ｂは読み取り走査用デコードビットの保持回路として機能する。また、シャッタ走査用デコードビットの１次保持回路３２０３ｂと２次保持回路（保持部）３２０３ｄの間には第３セットリセット部３２０６が設けられている。
【００５４】
第３セットリセット部３２０６はＯＲ回路３２０６ａ、セレクタ３２０６ｂを備える。ＯＲ回路３２０６ａには信号ｓｈ＿ｓｅｔ＿ａｌｌ、信号ｓｈ＿ｔｅｓｔｉｎが入力され、これらの信号の論理和はセレクタ３２０６ｂの第１入力端子に入力される。セレクタ３０２６ｂの第２入力端子には、１次保持回路３２０３ｃの出力端子Ｑからのシャッタ走査用デコードビットが入力される。セレクタ３２０６ｂは信号ｍｏｄｅ＿ｓｅｌに基づき第１または第２入力端子のいずれかの信号を出力する。すなわち、第３セットリセット部３２０６は、１次保持回路３２０３ｃからのシャッタ走査用デコードビットと、信号ｓｈ＿ｓｅｔ＿ａｌｌおよびｓｈ＿ｔｅｓｔｉｎの論理和とのいずれかを、選択信号ｍｏｄｅ＿ｓｅｌのレベルに応じて選択する。
【００５５】
セレクタ３２０６ｂからの信号はシャッタ走査用デコードビットの２次保持回路３２０３ｄのデータ端子Ｄに入力され、２次保持回路３２０３ｄのゲート端子Ｇには信号ｓｈ＿ｇａｔｅ１が入力される。信号ｓｈ＿ｇａｔｅ１がハイレベルに遷移すると、データ端子Ｄの信号が出力端子Ｑに現れる。２次保持回路３２０３ｄの出力Ｑの信号は画素パルス生成部３２０４に入力される。
【００５６】
画素パルス生成部３２０４、レベルシフト部３２０５は第１実施形態と同様に構成されている。画素パルス生成部３２０４は信号ＰＳＥＬ（０）、ＰＲＥＳ（０）、ＰＴＸ（０）を生成する。レベルシフト部３２０５はこれらの信号をレベルシフトし、ＭＯＳトランジスタを駆動するための駆動信号ＰＳＥＬ（０）、ＰＲＥＳ（０）、ＰＴＸ（０）として行アドレス「０」の画素Ｐ（０、０）〜（ｎ、０）に供給する。
【００５７】
行駆動部３２０の画素パルス生成部３２０４から出力された信号ＰＴＸ（０）は行アドレス「１」の行駆動部３２１の第３セットリセット部３２１６に入力される。すなわち、第３セットリセット部３２１６のＯＲ回路３２１６ａには行アドレス「０」の信号ＰＴＸ（０）と信号ｓｈ＿ｓｅｔ＿ａｌｌ（セット信号）とが入力され、これらの信号の論理和はセレクタ３２１６ｂの第１入力端子に入力される。また、セレクタ３２１６ｂの第２入力端子には１次保持回路３２１３ｃからの信号が入力される。セレクタ３２１６ｂは、１次保持回路３２１３からの信号と、信号ｓｈ＿ｓｅｔ＿ａｌｌおよび信号ＰＴＸ（０）との論理和とのいずれかを、選択信号ｍｏｄｅ＿ｓｅｌのレベルに応じて選択する。セレクタ３２１６ｂからの信号は２次保持回路３２１３ｄのデータ端子Ｄに入力され、２次保持回路３２１３ｄのゲート端子Ｇには信号ｓｈ＿ｇａｔｅ２が入力される。
【００５８】
同様に、行アドレス「２」の行駆動部３２２の第２セットリセット部３２２６には、第１行の行駆動部３２１の信号ＰＴＸ（０）が入力される。セレクタ３２２６ｂは、１次保持回路３２２３ｃの出力端子Ｑの出力と、信号ｓｈ＿ｓｅｔ＿ａｌｌおよびＰＴＸ（１）論理和とのいずれかを、選択信号ｍｏｄｅ＿ｓｅｌのレベルに応じて選択する。以降、行駆動部３２３〜３２ｎも同様に構成されている。
【００５９】
２次保持回路３２０３ｄ〜３２ｎ３ｄのゲート端子Ｇには信号ｓｈ＿ｇａｔｅ１、ｓｈ＿ｇａｔｅ２が交互に入力されている。すなわち、偶数行の２次保持回路３２０３ｄ、３２２３ｄ・・・のゲート端子Ｇには第１のゲート信号ｓｈ＿ｇａｔｅ１が入力され、奇数行の２次保持回路３２１３ｄ、３２３３ｄ・・・のゲート端子Ｇには第２のゲート信号ｓｈ＿ｇａｔｅ２が入力されている。選択信号ｍｏｄｅ＿ｓｅｌがハイレベルのとき、信号ｓｈ＿ｇａｔｅ１、ｓｈ＿ｇａｔｅ２を２相クロックとして入力すると、２次保持回路３２０３ｄ〜３２ｎ３ｄがシフトレジスタの様に動作をする。
【００６０】
また、最後の行アドレス「ｎ」の行駆動部３２ｎのレベルシフト前の信号ＰＴＸ（ｎ）は信号ｅｎｄ＿ｂｉｔとして出力される。
【００６１】
図７は、本実施形態に係る撮像装置の駆動方法のタイミングチャートである。このタイミングチャートは、図４に示された駆動方法における垂直走査部３および画素部４の動作の一例を示している。図７の時刻ｔ０〜ｔ４においては、ＰＤの電子的なリセット動作を用いた先幕制御が行われる。
【００６２】
時刻ｔ０において、カメラのシャッタボタン押下が為されると、ＣＰＵ１は制御部２に対して、ＰＤの電子的なリセット動作を用いた先幕制御開始の命令を送信する。制御部２は命令を受けると時刻ｔ２０において信号ｍｏｄｅ＿ｓｅｌをハイレベルにするとともに、信号ｐｔｘ＿ｓｈをハイレベルにする。
【００６３】
時刻ｔ２１において、制御部２は信号ｓｈ＿ｓｅｔ＿ａｌｌをハイレベルにし、時刻ｔ１前後に信号ｓｈ＿ｇａｔｅ１とｓｈ＿ｇａｔｅ２をハイレベル、ローレベルと遷移させる。そして、信号ｓｈ＿ｇａｔｅ１とｓｈ＿ｇａｔｅ２がハイレベルからローレベルに遷移した後、信号ｓｈ＿ｓｅｔ＿ａｌｌがローレベルになる。このとき、信号ｍｏｄｅ＿ｓｅｌがハイレベルであるので、第３セットリセット部３２０６〜３２ｎ６は信号ｓｈ＿ｓｅｔ＿ａｌｌのハイレベルの信号を２次保持回路３２０３ｄ〜３２ｎ３ｄのＤ入力端子に入力する。ここで、信号ｓｈ＿ｇａｔｅ１とｓｈ＿ｇａｔｅ２がハイレベルに遷移すると、２次保持回路３２０３ｄ〜３２ｎ３ｄはハイレベルを保持し、出力Ｑをハイレベルとする。すなわち、２次保持回路３２０３ｄ〜３２ｎｄにおいてシャッタ走査用デコードビットが保持される。
【００６４】
そして、画素パルス生成部３２０４〜３２ｎ４において、ハイレベルの信号ｐｔｘ＿ｓｈと２次保持回路３２０３ｄ〜３２ｎ３ｄのハイレベルのシャッタ走査用デコードビットとの論理積がハイレベルとなる。これによって、信号ＰＴＸ（０）〜ＰＴＸ（ｎ）がハイレベルに遷移し、レベルシフト部３２０５によってレベルシフトされた駆動信号ＰＴＸ（０）〜ＰＴＸ（ｎ）が画素部４の行アドレスの画素Ｐに出力される。
【００６５】
画素部４の画素Ｐにおいて、駆動信号ＰＲＥＳ（０）〜ＰＲＥＳ（ｎ）がハイレベルであるので、リセットＭＯＳトランジスタＭ２が導通状態となり、ＦＤの電位がＶＣＣの電位に応じて初期化される。同時に、駆動信号ＰＴＸ（０）〜ＰＴＸ（ｎ）もハイレベルとなることで、画素Ｐの転送ＭＯＳトランジスタＭ１が導通状態となり、ＰＤに蓄積された電荷が排出され、ＦＤがリセット状態となる。このようにして、画素部４の全行の画素Ｐを一括してリセットすることができる。
【００６６】
次に、時刻ｔ２前後において、信号ｓｈ＿ｇａｔｅ１がハイレベル、ローレベルと遷移する。すると、ローレベルの信号ｓｈ＿ｓｅｔ＿ａｌｌと、ローレベルの信号ｓｈ＿ｔｅｓｔｉｎとの論理和がローレベルとなり、２次保持回路３２０３ｄにローレベルのシャッタ走査用デコードビットが保持され、出力端子Ｑもローレベルになる。よって、駆動信号ＰＴＸ（０）のみがローレベルに遷移し、画素Ｐ（０、０）〜Ｐ（ｍ、０）の転送ＭＯＳトランジスタＭ１が非導通状態となり、ＰＤのリセット状態が解除される。一方、駆動信号ＰＴＸ（１）〜ＰＴＸ（ｎ）はハイレベルを保持し続け、画素Ｐ（０、１）〜Ｐ（ｍ、ｎ）のＰＤはリセット状態を維持する。すなわち、行アドレス「０」の画素ＰのＦＤのリセット状態が解除され、他の行の画素ＰのＦＤはリセット状態を維持する。
【００６７】
次に、時刻ｔ２３前後において、信号ｓｈ＿ｇａｔｅ２がハイレベル、ローレベルと遷移する。信号ｓｈ＿ｓｅｔ＿ａｌｌとレベルシフトする前の信号ＰＴＸ（０）との論理和がローレベルとなり、２次保持回路３２１３ｄにローレベルのシャッタ走査用デコードビットが保持され、出力Ｑがローレベルになる。すると、駆動信号ＰＴＸ（１）がローレベルに遷移し、行アドレス「１」の画素Ｐ（０、１）〜Ｐ（ｍ、１）の転送ＭＯＳトランジスタＭ１が非導通状態となり、ＰＤのリセット状態が解除される。一方、他の行の駆動信号ＰＴＸ（２）〜ＰＴＸ（ｎ）はハイレベルを保持し続け、画素Ｐ（０、２）〜Ｐ（ｍ、ｎ）のＰＤはリセット状態を維持する。
【００６８】
時刻ｔ２４以降も同様に、２次保持回路３２２３ｄ〜３２ｎ３ｄがシフトレジスタのように動作し、駆動信号ＰＴＸ（２）〜ＰＴＸ（ｎ）が順次ローレベルに遷移し、行アドレス「２」〜「ｎ」のＰＤのリセット状態が順次解除される。すなわち、第（Ｌ−１）行（Ｌは１〜ｎまでの整数）におけるシャッタ走査用デコードビットがリセットされたことに応じて、第Ｌ行の第３セットリセット部３２Ｌ６は第Ｌ行の２次保持回路３２Ｌ３ｄにおけるシャッタ走査用デコードビットをリセットする。このようにして、行アドレス「０」から「ｎ」までのシャッタ走査用デコードビットが順次リセットされる。すなわち、ＰＤのリセット状態が順次解除される。
【００６９】
以上により、ＰＤの電子的なリセット動作が完了し、制御部２は信号ｍｏｄｅ＿ｓｅｌをローレベルにするとともに、信号ｐｔｘ＿ｓｈをローレベルにする。時刻ｔ６からの画素信号読み出し動作は第１実施の動作と同様であるため、その説明を省略する。
【００７０】
図８は、本実施形態に係る垂直走査部３の検査方法を示すタイミングチャートである。図８を用いて、故障検査時の垂直走査部３の動作を説明する。
【００７１】
時刻ｔ１００において、制御部２は故障検査モードのために信号ｐｔｘ＿ｓｈをハイレベルに遷移させる。また、信号ｍｏｄｅ＿ｓｅｌはローレベルとなっている。
【００７２】
次に、時刻ｔ１０１から、アドレスデコードビットｖａｄｄｒが「０」になり、信号ｓｈ＿ｒｅｓｅｔがハイレベル、ローレベルと遷移する。すると、シャッタ走査用デコードビットの１次保持回路３２０３ｃ〜３２ｎ３ｃがリセットされ、出力端子Ｑがローレベルとなる。
【００７３】
時刻ｔ１０２から、信号ｓｈ＿ｌａｔｃｈ＿ｅｎがハイレベル、ローレベルと遷移する。すると、ハイレベルのアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）とローレベルのアドレスデコードビットａｄｄｒ＿ｂｉｔ（１）〜（ｎ）がシャッタ走査用デコードビットの１次保持回路３２０３ｃ〜３２ｎ３ｃにそれぞれ保持される。
【００７４】
次に、時刻ｔ１０３から、信号ｓｈ＿ｇａｔｅ１とｓｈ＿ｇａｔｅ２がハイレベル、ローレベルと遷移する。すると、信号ｍｏｄｅ＿ｓｅｌがローレベルであるので、１次保持回路３２０３ｃ〜３２ｎ３ｃに保持された信号が、２次保持回路３２０３ｄ〜３２ｎ３ｄに保持される。これにより、２次保持回路３２０３ｄのみがハイレベルを保持し、他の３２１３ｄ〜３２ｎ３ｄはローレベルを保持する。信号ｐｔｘ＿ｓｈがハイレベルであるので、駆動信号ＰＴＸ（０）がハイレベルとなり、駆動信号ＰＴＸ（１）〜（ｎ）はローレベルとなる。
【００７５】
次に、時刻ｔ１０４において、信号ｍｏｄｅ＿ｓｅｌがハイレベルになり、信号ｓｈ＿ｇａｔｅ２がハイレベル、ローレベルと遷移する。すると、２次保持回路３２０３ｄ〜３２ｎ３ｄはシフトレジスタのように動作し、第１行の２次保持回路３２１３ｄは第０行のハイレベルの信号ＰＴＸ（０）を取り込み、ハイレベルを保持する。これにより、駆動信号ＰＴＸ（１）がハイレベルとなる。
【００７６】
以降、制御部２が信号ｓｈ＿ｇａｔｅ１とｓｈ＿ｇａｔｅ２を２相クロックとして２次保持回路３２０３ｄ〜３２ｎ３ｄに入力する。これにより、時刻ｔ１０５において信号ｅｎｄ＿ｂｉｔがハイレベルとなり、ハイレベルの信号ＰＴＸ（０）がシフトされ、信号ｅｎｄ＿ｂｉｔが出力される。
【００７７】
ここで、アドレスデコーダ部３１のアドレスデコードビットａｄｄｒ＿ｂｉｔ（０）のデコード回路から信号ｅｎｄ＿ｂｉｔまでのシャッタ走査用デコードビットの伝達経路上に故障が生じたと仮定する。すなわち、シャッタ走査用デコードビットの２次保持回路３２０３ｄ〜３２ｎ３ｄ、画素パルス生成部３２０４〜３２ｎ４のうちの信号ＰＴＸに関する回路のいずれかに故障が生じたと仮定する。この場合、シャッタ走査用デコードビットの伝達経路が途切れ、最後の２次保持回路３２ｎ３ｄから出力された信号ｅｎｄ＿ｂｉｔが上述の動作と異なる動作を示す。従って、信号ｅｎｄ＿ｂｉｔを検証することにより、垂直走査部３の故障を検査することができる。なお、信号ｅｎｄ＿ｂｉｔの検証をＣＰＵ１、制御部２で行っても良く、撮像装置の外部の検査回路で行っても良い。
【００７８】
時刻ｔ２００以降のタイミングチャートは、アドレスデコードビットｖａｄｄｒが「１」である場合における故障検査の動作を示している。時刻ｔ１００〜ｔ１０６における動作と異なり、時刻ｔ２０４から、信号ｓｈ＿ｇａｔｅ１をハイレベル、ローレベルと遷移させている。この理由は以下のとおりである。時刻ｔ２０４において信号ＰＴＸ（０）がローレベルとなっている。この時、信号ｓｈ＿ｇａｔｅ２をハイレベルに遷移させると、行アドレス「２」の２次保持回路３２２３ｄがハイレベルの信号ＰＴＸ（１）を保持する前に、行アドレス「１」の２次保持回路３２１３ｄがローレベルの信号ＰＴＸ（０）を保持し、ＰＴＸ（１）がＬｏｗレベルに遷移してしまう。すなわち、ハイレベルの信号ＰＴＸ（１）が次の行の２次保持回路３２２３ｄによって正しく保持されなくなってしまう。このため、時刻ｔ２０４から、信号ｓｈ＿ｇａｔｅ１をハイレベル、ローレベルと遷移させることにより、第１行の信号ＰＴＸ（１）が第２行の２次保持回路３２１３ｄに正しく保持されるようにしている。
【００７９】
以降、同様にアドレス信号ｖａｄｄｒを「２」〜「ｎ」に順に変化させ、上述の動作を繰り返す。これによって、アドレスデコーダ部３１、シャッタ走査用デコードビットの２次保持回路３２０３ｄ〜３２ｎ３ｄ、画素パルス生成部３２０４〜３２ｎ４の信号ＰＴＸに関する回路等の故障検査動作が完了する。
【００８０】
本実施形態によれば、第３セットリセット部３２０６〜３２ｎ６によって、シャッタ走査用デコードビットの２次保持回路３２０３ｄ〜３２ｎ３ｄを一括してハイレベルにセットできる。このため、ＰＤのリセット動作を用いた電子的な先幕制御におけるレリーズタイムラグを小さくすることが可能となる。
【００８１】
また、第３セットリセット部３２０６〜３２ｎ６によってシャッタ走査用デコードビットの２次保持回路３２０３ｄ〜３２ｎ３ｄはシフトレジスタのように動作する。従って、最後の２次保持回路３２ｎ３からの信号ｅｎｄ＿ｂｉｔの変化を検証することにより、垂直走査部３のアドレスデコーダ部３１、シャッタ走査用デコードビットの２次保持回路３２０３ｄ〜３２ｎ３ｄ、画素パルス生成部３２０４〜３２ｎ４のシャッタ用ＰＴＸ出力回路の故障検査が可能となる。
【００８２】
（第３実施形態）
本発明の第３実施形態に係る撮像システムを説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。図に、第３実施形態に係る撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【００８３】
図９において、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通った光量を可変するための絞り１００３、メカニカルシャッタ１００５を備える。撮像システムは上述の第１または第２実施形態で説明した撮像装置１００４をさらに備え、撮像装置１００４はレンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。撮像システムはさらに信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を備える。信号処理部１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する。タイミング発生部１００８は撮像装置１００４および信号処理部１００７に各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶する為のフレームメモリとして機能する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体に記録または読み出しを行う。記録媒体１０１２は着脱可能な半導体メモリ等から構成され、撮像データの記録または読み出しを行う。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信する為のインターフェースである。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
【００８４】
本実施形態においては、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
【００８５】
さらに、信号処理部１００７は、第１の光電変換部２１Ａで生じた電荷に基づく信号と、第２の光電変換部２２Ａで生じた電荷に基づく信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。
【００８６】
本実施形態に係る撮像システムにおいて、撮像装置１００４として第１または第２実施形態に係る撮像装置が用いられる。このように、撮像システムにおいて本発明に係る撮像装置を適用することにより、レリーズタイムラグが小さい撮像システムを実現することができる。
【００８７】
（他の実施形態）
上記実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。例えば、行駆動部を構成する論理回路、ラッチ回路は図３、図６の構成に限定されず、同様の機能を実現できればその種類を問わない。さらに、第２セットリセット部、第３セットリセット部は、シャッタ走査用デコードビットを行毎にリセットするのではなく、複数行毎に順次リセットしても良い。また、シャッタ方式は、ローリングシャッタに限定されず、グローバルシャッタを用いても良い。
【符号の説明】
【００８８】
２  制御部
３  垂直走査部
４  画素部
ＰＤ  フォトダイオード
３１  アドレスデコーダ
３２０１〜３２ｎ１  第１セットリセット部
３２０２〜３２ｎ２  第２セットリセット部
３２０３〜３２ｎ３  デコードビット保持部
３２０６〜３２ｎ６  第３セットリセット部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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