(57)【特許請求の範囲】
【請求項１】
入力信号を振幅成分及び位相成分に分離し、前記振幅成分に応じた複数のビット信号及び前記位相成分の信号を出力する信号処理部と、
前記位相成分の信号を入力する複数の増幅ユニットとを有し、
前記複数の増幅ユニットは、それぞれ、前記複数のビット信号内の相互に異なる１つのビット信号を入力し、
前記複数の増幅ユニットの各々は、
前記位相成分の信号に基づき相補的に動作する第１及び第２のトランジスタと、
一次側インダクタ及び二次側インダクタを含み、前記一次側インダクタが前記第２のトランジスタのドレイン及びソース間に接続されるトランスフォーマと、
前記１つのビット信号に応じて、前記第１及び第２のトランジスタのゲートバイアス電圧を制御するバイアス回路とを有し、
前記複数の増幅ユニット内の前記トランスフォーマの前記二次側インダクタは直列に接続され、
前記第１及び第２のトランジスタは、相互に直列に接続され、
前記バイアス回路は、
前記１つのビット信号が第１の値である場合には、前記第１のトランジスタをオン状態にさせるための第１のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第２のゲートバイアス電圧を前記第２のトランジスタのゲートに印加し、
前記１つのビット信号が第２の値である場合には、前記第１のトランジスタをオフ状態にさせるための第３のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第４のゲートバイアス電圧を前記第２のトランジスタのゲートに印加することを特徴とする増幅器。
【請求項２】
前記第４のゲートバイアス電圧は、前記第２のゲートバイアス電圧とは異なる電圧値であることを特徴とする請求項１記載の増幅器。
【請求項３】
前記第２のトランジスタは、前記第４のゲートバイアス電圧が印加された場合のオン抵抗が前記第２のゲートバイアス電圧が印加された場合のオン抵抗より小さいことを特徴とする請求項１又は２記載の増幅器。
【請求項４】
前記複数の増幅ユニットの各々は、
さらに、前記信号処理部及び前記第１のトランジスタのゲート間に接続される第１の容量と、
前記信号処理部及び前記第２のトランジスタのゲート間に接続される第２の容量とを有することを特徴とする請求項１〜３のいずれか１項に記載の増幅器。
【請求項５】
さらに、前記複数の増幅ユニット内の前記トランスフォーマの前記二次側インダクタに接続される負荷とを有することを特徴とする請求項１〜４のいずれか１項に記載の増幅器。
【請求項６】
前記第１及び第２のトランジスタは、電源電位ノード及び基準電位ノード間に直列に接続されることを特徴とする請求項１〜５のいずれか１項に記載の増幅器。
【請求項７】
前記複数の増幅ユニットの各々は、さらに、前記第１及び第２のトランジスタの直列接続と前記電源電位ノードとの間に接続されるインダクタを有することを特徴とする請求項６記載の増幅器。
【請求項８】
前記第１のトランジスタは前記電源電位ノード側に接続され、前記第２のトランジスタは前記基準電位ノード側に接続されることを特徴とする請求項６又は７記載の増幅器。
【請求項９】
前記第１のトランジスタは前記基準電位ノード側に接続され、前記第２のトランジスタは前記電源電位ノード側に接続されることを特徴とする請求項６又は７記載の増幅器。
【請求項１０】
前記第１のトランジスタのゲートは、前記位相成分の信号に対して反転した信号を入力し、
前記第２のトランジスタのゲートは、前記位相成分の信号を入力することを特徴とする請求項１〜９のいずれか１項に記載の増幅器。
【請求項１１】
前記第１のトランジスタのゲートは、前記位相成分の信号を入力し、
前記第２のトランジスタのゲートは、前記位相成分の信号に対して反転した信号を入力することを特徴とする請求項１〜９のいずれか１項に記載の増幅器。
【請求項１２】
前記第１及び第２のトランジスタのサイズは、前記複数の増幅ユニットにおいて、同じであることを特徴とする請求項１〜１１のいずれか１項に記載の増幅器。
【請求項１３】
前記第１及び第２のトランジスタのサイズは、前記増幅ユニット毎に異なることを特徴とする請求項１〜１１のいずれか１項に記載の増幅器。
【請求項１４】
前記第１及び第２のトランジスタは、窒化物半導体を用いたトランジスタであることを特徴とする請求項１〜１３のいずれか１項に記載の増幅器。
【請求項１５】
入力信号を振幅成分及び位相成分に分離し、前記振幅成分に応じた複数のビット信号及び前記位相成分の信号を出力する信号処理部と、
前記位相成分の信号を入力する複数の増幅ユニットとを有する増幅器の制御方法であって、
前記複数の増幅ユニットは、それぞれ、前記複数のビット信号内の相互に異なる１つのビット信号を入力し、
前記複数の増幅ユニットの各々は、
前記位相成分の信号に基づき相補的に動作する第１及び第２のトランジスタと、
一次側インダクタ及び二次側インダクタを含み、前記一次側インダクタが前記第２のトランジスタのドレイン及びソース間に接続されるトランスフォーマと、
前記１つのビット信号に応じて、前記第１及び第２のトランジスタのゲートバイアス電圧を制御するバイアス回路とを有し、
前記複数の増幅ユニット内の前記トランスフォーマの前記二次側インダクタは直列に接続され、
前記第１及び第２のトランジスタは、相互に直列に接続され、
前記制御方法は、
前記１つのビット信号が第１の値である場合には、前記バイアス回路により、前記第１のトランジスタをオン状態にさせるための第１のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第２のゲートバイアス電圧を前記第２のトランジスタのゲートに印加し、
前記１つのビット信号が第２の値である場合には、前記バイアス回路により、前記第１のトランジスタをオフ状態にさせるための第３のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第４のゲートバイアス電圧を前記第２のトランジスタのゲートに印加することを特徴とする増幅器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器及び増幅器の制御方法に関する。
【背景技術】
【０００２】
ＲＦ源と、ＤＣ電圧源と、ブリッジ回路と、スイッチドライバとを有するＲＦ電力増幅器システムが知られている（特許文献１参照）。ＲＦ源は、各パルスが固定の振幅と継続時間を有しかつ、固定周波数のＲＦ周期を示すＲＦパルスのトレインを提供する。ブリッジ回路は、第１のトランジスタスイッチと第２のトランジスタスイッチとを有する。第１のトランジスタスイッチは、オンのときに第１の方向にＤＣ電流が負荷を流れるようにするためにＤＣ電圧源を負荷を渡って接続する。第２のトランジスタスイッチは、オンのときに第２の方向にＤＣ電流がその負荷を流れるようにするためにＤＣ電圧源をその負荷を渡って接続する。スイッチドライバは、イネーブルされたときにＲＦパルスの周波数に依存する周波数で第１と第２のトランジスタスイッチをオンとオフに駆動するためにＲＦパルスを送りかつＤＣ電圧源からの電流が負荷を通して第１と第２の方向に交互に流れるようにする。ドライバ制御回路は、ターンオン信号を供給しかつ、トランジスタスイッチにＲＦパルスを送るためにスイッチドライバをイネーブルするために、選択的にそれらをスイッチドライバに与える。スイッチドライバは、それぞれが第１と第２のトランジスタスイッチに接続された第１と第２の論理ゲートを含む。第１と第２の誘導性操作回路は、第１の論理ゲートと第１のトランジスタスイッチ及び第２の論理ゲートと第２のトランジスタスイッチの間にそれぞれ挿入される。
【０００３】
また、複数の信号入力を一体的に増幅かつ加算するために構成されるスイッチモード電力増幅器が知られている（特許文献２参照）。スイッチモード電力増幅器は、複数の入力信号の各々に対する入力コンポーネント、出力共振器コンポーネント及びこれらの間にある変圧器コンポーネントを備える。変圧器コンポーネントは、複数の直列に接続される入力巻線及び出力巻線を備える。各入力コンポーネントは、入力巻線のうちの１つ及び複数のアクティブデバイスを備える。アクティブデバイスは、入力巻線の入力信号に対応する増幅された信号及び低インピーダンスを与えるために入力信号によって交互にスイッチされるように構成される。出力巻線は、増幅された信号の加算に対応する加算信号を与える。
【０００４】
また、スイッチング手段と、ローパスフィルタと、ミュート手段とを有するデジタルアンプが知られている（特許文献３参照）。スイッチング手段は、パルス幅変調形式の入力信号に基づいて直流電圧からなる動作電圧をスイッチングすることによって駆動信号を出力する。ローパスフィルタは、駆動信号を入力し駆動信号の可聴周波数帯域の信号成分を通過させることによってオーディオ信号を出力する。ミュート手段は、駆動信号が出力されるスイッチング手段の出力端と駆動信号が入力されるローパスフィルタの入力端との間に、抵抗値がステップ状に増減可能に構成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２６７８４９号公報
【特許文献２】特表２００５−５１２３７５号公報
【特許文献３】特開２００５−１１７０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランスフォーマは、一次側インダクタ及び二次側インダクタを有し、一次側コイルに印加される電圧に応じて、二次側インダクタに電圧が発生する。トランスフォーマを用いた増幅器では、一次側インダクタにトランジスタが接続される。トランジスタがオフである期間に、二次側インダクタに電流が流れると、一次側インダクタに電圧が発生し、トランジスタに高電圧が印加され、トランジスタが破壊されるおそれがある。
【０００７】
本発明の目的は、トランジスタに高電圧が印加されることによるトランジスタの破壊を防止することができる増幅器及び増幅器の制御方法を提供することである。
【課題を解決するための手段】
【０００８】
増幅器は、入力信号を振幅成分及び位相成分に分離し、前記振幅成分に応じた複数のビット信号及び前記位相成分の信号を出力する信号処理部と、前記位相成分の信号を入力する複数の増幅ユニットとを有し、前記複数の増幅ユニットは、それぞれ、前記複数のビット信号内の相互に異なる１つのビット信号を入力し、前記複数の増幅ユニットの各々は、前記位相成分の信号に基づき相補的に動作する第１及び第２のトランジスタと、一次側インダクタ及び二次側インダクタを含み、前記一次側インダクタが前記第２のトランジスタのドレイン及びソース間に接続されるトランスフォーマと、前記１つのビット信号に応じて、前記第１及び第２のトランジスタのゲートバイアス電圧を制御するバイアス回路とを有し、前記複数の増幅ユニット内の前記トランスフォーマの前記二次側インダクタは直列に接続され、前記第１及び第２のトランジスタは、相互に直列に接続され、前記バイアス回路は、前記１つのビット信号が第１の値である場合には、前記第１のトランジスタをオン状態にさせるための第１のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第２のゲートバイアス電圧を前記第２のトランジスタのゲートに印加し、前記１つのビット信号が第２の値である場合には、前記第１のトランジスタをオフ状態にさせるための第３のゲートバイアス電圧を前記第１のトランジスタのゲートに印加し、前記第２のトランジスタをオン状態にさせるための第４のゲートバイアス電圧を前記第２のトランジスタのゲートに印加する。
【発明の効果】
【０００９】
第２のトランジスタをオン状態にさせることにより、第２のトランジスタに高電圧が印加されることによる第２のトランジスタの破壊を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態による増幅器の構成例を示す図である。
【図２】図２は、比較例による増幅器の構成例を示す図である。
【図３】図３は、第２の実施形態による増幅器の構成例を示す図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１は、第１の実施形態による増幅器の構成例を示す図である。増幅器は、信号処理部１０１と、複数の増幅ユニットＡＭＰ１〜ＡＭＰｎと、負荷１０４とを有する。信号処理部１０１は、振幅成分処理部１０２及び位相成分処理部１０３を有し、入力信号ＩＮを振幅成分（エンベロープ成分）及び位相成分に分離し、振幅成分に応じた複数のビット信号Ａ１〜Ａｎ及び位相成分の信号ＰＨを出力する。
【００１２】
振幅成分処理部１０２は、入力信号ＩＮのうちの振幅成分を抽出し、その振幅成分に応じた複数のビット信号Ａ１〜Ａｎを出力する。ビット信号Ａ１〜Ａｎは、それぞれ、「０」又は「１」の２値信号である。例えば、振幅成分処理部１０２は、振幅成分の大きさに応じて、複数のビット信号Ａ１〜Ａｎのうちの「１」のビット信号の数を制御する。すなわち、複数のビット信号Ａ１〜Ａｎのうちの「１」のビット信号の数は、振幅成分の大きさを表す。振幅成分が大きいほど、複数のビット信号Ａ１〜Ａｎのうちの「１」のビット信号の数が大きくなる。ｎ個のビット信号Ａ１〜Ａｎは、それぞれ、ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎに入力される。
【００１３】
位相成分処理部１０３は、入力信号ＩＮから振幅成分を除去することにより、入力信号ＩＮの位相成分を抽出し、位相成分の信号ＰＨを出力する。位相成分の信号ＰＨは、ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎに入力される。例えば、携帯電話の場合、入力信号ＩＮは、１ＧＨｚ〜５ＧＨｚの周波数帯の高周波信号において、数ＭＨｚで位相変調されている。その場合、位相成分の信号ＰＨは、数ＭＨｚで位相変調された信号であり、ビット信号Ａ１〜Ａｎは数ＭＨｚでバイアス回路Ｂ１〜Ｂｎに出力される。
【００１４】
ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎは、それぞれ、ｎ個のビット信号Ａ１〜Ａｎ内の相互に異なる１つのビット信号を入力する。また、ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎは、位相成分の信号ＰＨを入力する。
【００１５】
ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎは、それぞれ、インバータＩ１〜Ｉｎと、第１の容量ＣＡ１〜ＣＡｎと、第２の容量ＣＢ１〜ＣＢｎと、バイアス回路Ｂ１〜Ｂｎと、第１のトランジスタＴＡ１〜ＴＡｎと、第２のトランジスタＴＢ１〜ＴＢｎと、トランスフォーマＴＲ１〜ＴＲｎとを有する。増幅ユニットＡＭＰ１〜ＡＭＰｎは、Ｄ級増幅ユニットである。トランスフォーマＴＲ１〜ＴＲｎは、それぞれ、一次側インダクタＬＡ１〜ＬＡｎと二次側インダクタＬＢ１〜ＬＢｎとを有する。
【００１６】
インバータＩ１〜Ｉｎは、それぞれ、位相成分の信号ＰＨに対して反転した信号を出力する。第１の容量ＣＡ１〜ＣＡｎは、それぞれ、インバータＩ１〜Ｉｎの出力端子及び第１のトランジスタＴＡ１〜ＴＡｎのゲート間に接続される。第２の容量ＣＢ１〜ＣＢｎは、それぞれ、信号処理部１０１が出力する位相成分の信号ＰＨのノード及び第２のトランジスタＴＢ１〜ＴＢｎのゲート間に接続される。
【００１７】
バイアス回路Ｂ１〜Ｂｎは、それぞれ、ビット信号Ａ１〜Ａｎに応じて、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのゲートバイアス電圧を制御する。第１の容量ＣＡ１〜ＣＡｎ及び第２の容量ＣＢ１〜ＣＢｎを設けることにより、バイアス回路Ｂ１〜Ｂｎがゲートバイアス電圧を供給可能になる。
【００１８】
電源電位ノードＶｄｄは、それぞれ、第１のトランジスタＴＡ１〜ＴＡｎのドレインに接続される。第１のトランジスタＴＡ１〜ＴＡｎのソースは、それぞれ、第２のトランジスタＴＢ１〜ＴＢｎのドレインに接続される。第２のトランジスタＴＢ１〜ＴＢｎのソースは、基準電位ノード（グランド電位ノード）に接続される。すなわち、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎは、それぞれ、電源電位ノードＶｄｄ及び基準電位ノード間に直列に接続される。第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのサイズは、すべての増幅ユニットＡＭＰ１〜ＡＭＰｎにおいて、同じである。
【００１９】
トランスフォーマＴＲ１〜ＴＲｎは、それぞれ、一次側インダクタＬＡ１〜ＬＡｎ及び二次側インダクタＬＢ１〜ＬＢｎを含む。一次側インダクタＬＡ１〜ＬＡｎは、それぞれ、第２のトランジスタＴＢ１〜ＴＢｎのドレイン及びソース間に接続される。二次側インダクタＬＢ１〜ＬＢｎは、出力ノードＯＵＴ及び基準電位ノード間に直列に接続される。負荷１０４は、出力ノードＯＵＴ及び基準電位ノード間に接続される。トランスフォーマＴＲ１〜ＴＲｎは、高透磁率材料を用いた個別部品で構成してもよいし、増幅ユニットＡＭＰ１〜ＡＭＰｎとともに半導体チップ上にスパイラル配線により構成してもよい。
【００２０】
第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎは、例えば、ＡｌＧａＮ及びＧａＮの積層構造の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であり、閾値電圧が−２Ｖである。例えば、電源電位ノードＶｄｄは５０Ｖである。第１のトランジスタＴＡ１〜ＴＡｎのソース及び第２のトランジスタＴＢ１〜ＴＢｎがオン状態である場合、第１のトランジスタＴＡ１〜ＴＡｎのソース及び第２のトランジスタＴＢ１〜ＴＢｎのドレインの相互接続点は２５Ｖである。
【００２１】
バイアス回路Ｂ１〜Ｂｎは、それぞれ、ビット信号Ａ１〜Ａｎが第１の値「１」である場合には、第１のトランジスタＴＡ１〜ＴＡｎをオン状態にさせるための第１のゲートバイアス電圧を第１のトランジスタＴＡ１〜ＴＡｎのゲートに印加し、第２のトランジスタＴＢ１〜ＴＢｎをオン状態にさせるための第２のゲートバイアス電圧を第２のトランジスタＴＢ１〜ＴＢｎのゲートに印加する。第１のゲートバイアス電圧は、例えば２４Ｖである。第２のゲートバイアス電圧は、例えば−１Ｖである。第２のトランジスタＴＢ１〜ＴＢｎは、それぞれ、ゲートバイアス電圧が−１Ｖである場合にはオン状態になる。第１のトランジスタＴＡ１〜ＴＡｎは、それぞれ、ゲートバイアス電圧が２４Ｖである場合にはオン状態になる。
【００２２】
これに対し、バイアス回路Ｂ１〜Ｂｎは、それぞれ、ビット信号Ａ１〜Ａｎが第２の値「０」である場合には、第１のトランジスタＴＡ１〜ＴＡｎをオフ状態にさせるための第３のゲートバイアス電圧を第１のトランジスタＴＡ１〜ＴＡｎのゲートに印加し、第２のトランジスタＴＢ１〜ＴＢｎをオン状態にさせるための第４のゲートバイアス電圧を第２のトランジスタＴＢ１〜ＴＢｎのゲートに印加する。第３のゲートバイアス電圧は、−２Ｖ以下であり、例えば−２Ｖである。第４のゲートバイアス電圧は、例えば１Ｖ〜−１Ｖであり、好ましくは１Ｖである。第２のトランジスタＴＢ１〜ＴＢｎは、それぞれ、ゲートバイアス電圧が１Ｖ〜−１Ｖである場合にはオン状態になる。第１のトランジスタＴＡ１〜ＴＡｎは、それぞれ、ゲートバイアス電圧が−２Ｖである場合にはオフ状態になる。
【００２３】
例えば、ビット信号Ａ１〜Ａ３が「１」であり、ビット信号Ａ４〜Ａｎが「０」である場合、第１のトランジスタＴＡ１〜ＴＡ３及び第２のトランジスタＴＢ１〜ＴＢ３がオン状態になり、第１のトランジスタＴＡ４〜ＴＡｎがオフ状態になり、第２のトランジスタＴＢ４〜ＴＢｎがオン状態になる。
【００２４】
第１のトランジスタＴＡ１〜ＴＡ３及び第２のトランジスタＴＢ１〜ＴＢ３がオン状態になると、第１のトランジスタＴＡ１〜ＴＡ３及び第２のトランジスタＴＢ１〜ＴＢ３は、それぞれ、インバータとして機能する。すなわち、第１のトランジスタＴＡ１〜ＴＡ３及び第２のトランジスタＴＢ１〜ＴＢ３は、それぞれ、位相成分の信号ＰＨを反転増幅した信号を、第１のトランジスタＴＡ１〜ＴＡ３のソース及び第２のトランジスタＴＢ１〜ＴＢｎのドレインの相互接続点に出力する。第１のトランジスタＴＡ１〜ＴＡ３及び第２のトランジスタＴＢ１〜ＴＢ３は、それぞれ、位相成分の信号ＰＨに基づき相補的に動作する。
【００２５】
これに対し、第１のトランジスタＴＡ４〜ＴＡｎがオフ状態になり、第２のトランジスタＴＢ４〜ＴＢｎがオン状態になると、第１のトランジスタＴＡ１〜ＴＡ３のソース及び第２のトランジスタＴＢ１〜ＴＢｎのドレインの相互接続点がほぼ０Ｖになる。
【００２６】
トランスフォーマＴＲ１〜ＴＲｎでは、それぞれ、第２のトランジスタＴＢ１〜ＴＢｎのドレイン電圧に応じた電圧が、二次側インダクタＬＢ１〜ＬＢｎに発生する。例えば、二次側インダクタＬＢ１〜ＬＢ３には、それぞれ、位相成分の信号ＰＨを反転増幅した信号が発生する。これに対し、二次側インダクタＬＢ４〜ＬＢｎに発生する電圧は、０Ｖである。その結果、出力ノードＯＵＴには、二次側インダクタＬＢ１〜ＬＢ３で発生した信号が重畳された信号が出力される。すなわち、出力ノードＯＵＴには、３個の増幅ユニットＡＭＰ１〜ＡＭＰ３により増幅された信号が重畳された信号が出力される。
【００２７】
同様に、ｎ個のビット信号Ａ１〜Ａｎが「１」である場合には、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎがオン状態になる。その場合、出力ノードＯＵＴには、ｎ個の増幅ユニットＡＭＰ１〜ＡＭＰｎにより反転増幅された信号が重畳された信号が出力される。ビット信号Ａ１〜Ａｎは、入力信号ＩＮの振幅信号に応じた信号であるので、出力ノードＯＵＴには、入力信号ＩＮの振幅成分に応じて増幅された信号が出力される。結果的に、出力ノードＯＵＴには、入力信号ＩＮの位相成分及び振幅成分に応じて増幅された信号が出力される。すなわち、出力ノードＯＵＴには、入力信号ＩＮが増幅された信号が出力される。
【００２８】
なお、電源電位ノードＶｄｄ及び第１のトランジスタＴＡ１〜ＴＡｎのドレイン間にインダクタをそれぞれ接続し、増幅ユニットＡＭＰ１〜ＡＭＰｎのインピーダンスを調整することにより、信号増幅率を上げることもできる。
【００２９】
本実施形態の増幅器は、携帯電話、スマートフォン、ワイヤレスローカルエリアネットワークなどのデジタルワイヤレス通信装置に使用可能である。デジタルワイヤレス通信装置では、伝送容量や周波数利用効率を上げるためにＱＰＳＫや１６ＱＡＭなどのデジタル変調方式が採用され、送信信号の振幅成分と位相成分が大きく変動する。通常、送信用増幅器として、このような変動の大きな信号に対して歪みが生じないように、平均送信電力に比べ４〜１０倍大きな電力を出力できる増幅器が用いられる。
【００３０】
次に、増幅器が、入力信号ＩＮを振幅成分及び位相成分に分離せず、入力信号ＩＮを直接増幅する一般的な増幅器の場合を説明する。一般的な増幅器は、出力電力が最大になる動作点で増幅器の効率が最大になり、出力電力の低い動作点では効率が下がる。一般的な増幅器を平均出力電力の低い領域（バックオフ動作領域）で使う場合には、効率が低くなってしまう。
【００３１】
これに対し、本実施形態の図１の増幅器は、常に最大効率の状態で増幅ユニットＡＭＰ１〜ＡＭＰｎを動作させることができ、入力信号ＩＮのあらゆる振幅レベルで最大の効率を達成することができる利点がある。
【００３２】
図２は、比較例による増幅器の構成例を示す図である。図２の増幅器は、図１の増幅器に対して、インバータＩ１〜Ｉｎ、第１の容量ＣＡ１〜ＣＡｎ、及び第１のトランジスタＴＡ１〜ＴＡｎを削除したものである。ここで、ビット信号Ａ１が「０」であり、ビット信号Ａ２〜Ａｎが「１」である場合を説明する。この場合、トランジスタＴＢ１がオフ状態になり、トランジスタＴＢ２〜ＴＢｎがオン状態になる。これにより、二次側インダクタＬＢ２〜ＬＢｎには、増幅された信号が発生する。すると、二次側インダクタＬＢ１〜ＬＢｎの直列接続には電流が流れ、出力ノードＯＵＴには、増幅信号に応じた電圧が発生する。この際、トランジスタＴＢ１はオフ状態であるので、二次側インダクタＬＢ１に大電流が流れると、逆起電力により、一次側インダクタＬＡ１には高電圧が発生する。これにより、トランジスタＴＢ１のドレイン及びソース間に高電圧が印加され、トランジスタＴＢ１が破壊される場合がある。
【００３３】
これに対し、本実施形態の図１の増幅器では、ビット信号Ａ１が「０」の場合、上記のように、第１のトランジスタＴＡ１がオフ状態になり、第２のトランジスタＴＢ１がオン状態になる。これにより、第２のトランジスタＴＢ１のドレイン及びソース間のオン抵抗はほぼ０Ωになるので、二次側インダクタＬＢ１に大電流が流れても、第２のトランジスタＴＢ１のドレイン及びソース間に高電圧が印加されない。したがって、本実施形態によれば、第２のトランジスタＴＢ１の破壊を防止することができる。
【００３４】
本実施形態では、バイアス回路Ｂ１〜Ｂｎは、上記のように、それぞれ、ビット信号Ａ１〜Ａｎが第１の値「１」である場合には、第２のトランジスタＴＢ１〜ＴＢｎのゲートに「−１Ｖ」の第２のゲートバイアス電圧を印加し、第２のトランジスタＴＢ１〜ＴＢｎをオン状態にする。これに対し、バイアス回路Ｂ１〜Ｂｎは、それぞれ、ビット信号Ａ１〜Ａｎが第２の値「０」である場合には、第２のトランジスタＴＢ１〜ＴＢｎのゲートに「１Ｖ」の第４のゲートバイアス電圧を印加し、第２のトランジスタＴＢ１〜ＴＢｎをオン状態にする。このように、第４のゲートバイアス電圧は、第２のゲートバイアス電圧より高いことが好ましい。すなわち、第２のトランジスタＴＢ１〜ＴＢｎは、第４のゲートバイアス電圧が印加された場合のオン抵抗が第２のゲートバイアス電圧が印加された場合のオン抵抗より小さい。これにより、第４のゲートバイアス電圧が第２のトランジスタＴＢ１〜ＴＢ４のゲートに印加された場合に、第２のトランジスタＴＢ１〜ＴＢｎのドレイン及びソース間に高電圧が印加されることを防止し、第２のトランジスタＴＢ１〜ＴＢｎの破壊を防止できる作用効果がより強く働く。
【００３５】
なお、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎは、ＡｌＧａＮ及びＧａＮの積層構造のＨＥＭＴに限らす、例えばＳｉや化合物半導体を用いたトランジスタにより構成してもよい。化合物半導体トランジスタとしては、ＧａＡｓ系のＭＥＳ電界効果トランジスタやＨＥＭＴ、窒化物半導体を用いたＡｌＧａＮ及びＩｎxＧａ1-xＮ（０＜＝ｘ＜１）の積層構造のＨＥＭＴ、ＩｎＡｌＮ及びＩｎxＧａ1-xＮ（０＜＝ｘ＜１）の積層構造のＨＥＭＴ、ＩｎＡｌＧａＮ及びＩｎxＧａ1-xＮ（０＜＝ｘ＜１）の積層構造のＨＥＭＴ、絶縁ゲート型トランジスタ、ＺｎＯやＭｎＯなどの酸化物半導体を用いたトランジスタなどがある。
【００３６】
また、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎをシリコン基板のＣＭＯＳトランジスタで構成することもできる。すなわち、第２のトランジスタＴＢ１〜ＴＢｎは、ｎチャネルＭＯＳ電界効果トランジスタで構成し、インバータＩ１〜Ｉｎを削除し、第１のトランジスタＴＡ１〜ＴＡｎをｐチャネル電界効果トランジスタで構成することができる。この場合も、上記と同様の動作を行うことができる。
【００３７】
ただし、シリコン基板のＣＭＯＳトランジスタの場合、第２のトランジスタＴＢ１〜ＴＢｎのドレイン及びソース間に寄生ダイオード（ボディダイオード）が形成されるので、第２のトランジスタＴＢ１〜ＴＢｎは必ずしも破壊されない。
【００３８】
これに対し、上記のように、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎが、ＨＥＭＴのような窒化物半導体を用いたトランジスタである場合には、上記の寄生ダイオードが形成されないので、第２のトランジスタＴＢ１〜ＴＢｎが破壊される可能性が高い。したがって、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎが窒化物半導体を用いたトランジスタである場合には、本実施形態により、第２のトランジスタＴＢ１〜ＴＢｎの破壊を防止できる効果が顕著になる。
【００３９】
また、上記では、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのサイズが、すべての増幅ユニットＡＭＰ１〜ＡＭＰｎにおいて、同じである場合を説明したが、これに限定されない。第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのサイズは、増幅ユニットＡＭＰ１〜ＡＭＰｎ毎に異なるようにしてもよい。例えば、増幅ユニットＡＭＰ１〜ＡＭＰｎ間において、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのサイズの比は、１：２：４：８：１６：・・・にすることができる。これにより、トランスフォーマＴＲ１〜ＴＲｎは、それぞれ、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎのサイズに応じた大きさの信号を出力するので、増幅器は、高分解能の増幅信号を出力ノードＯＵＴに出力することができる。例えば、第１のトランジスタＴＡ１〜ＴＡｎ及び第２のトランジスタＴＢ１〜ＴＢｎがＡｌＧａＮ及びＧａＮの積層構造のＨＥＭＴの場合、第１のトランジスタＴＡ１及び第２のトランジスタＴＢ１のゲート幅を２００μｍにし、第１のトランジスタＴＡ２及び第２のトランジスタＴＢ２のゲート幅を２００μｍ×２にし、第１のトランジスタＴＡ３及び第２のトランジスタＴＢ３のゲート幅を２００μｍ×４等にすることができる。その場合、増幅器は、１ＧＨｚ〜５ＧＨｚ帯の入力信号ＩＮに対しておよそ２００Ｗの出力電力を１Ｗ刻みで増幅し、送信することができる。
【００４０】
（第２の実施形態）
図３は、第２の実施形態による増幅器の構成例を示す図である。図３の増幅器は、図１の増幅器に対して、一次側インダクタＬＡ１〜ＬＡｎの接続先が異なる。以下、本実施形態（図３）が第１の実施形態（図１）と異なる点を説明する。一次側インダクタＬＡ１〜ＬＡｎは、それぞれ、第１のトランジスタＴＡ１〜ＴＡｎのドレイン及びソース間に接続される。
【００４１】
バイアス回路Ｂ１〜Ｂｎは、それぞれ、ビット信号Ａ１〜Ａｎが第２の値「０」である場合には、第１のトランジスタＴＡ１〜ＴＡｎをオン状態にさせるための第３のゲートバイアス電圧を第１のトランジスタＴＡ１〜ＴＡｎのゲートに印加し、第２のトランジスタＴＢ１〜ＴＢｎをオフ状態にさせるための第４のゲートバイアス電圧を第２のトランジスタＴＢ１〜ＴＢｎのゲートに印加する。
【００４２】
第１のトランジスタＴＡ１〜ＴＡｎがオン状態になると、それぞれ、第１のトランジスタＴＡ１〜ＴＡｎのドレイン及びソース間のオン抵抗がほぼ０Ωになる。これにより、二次側インダクタＬＢ１に大電流が流れても、第１のトランジスタＴＡ１のドレイン及びソース間に高電圧が印加されないので、第１のトランジスタＴＡ１の破壊を防止することができる。
【００４３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４４】
１０１  信号処理部
１０２  振幅成分処理部
１０３  位相成分処理部
１０４  負荷
ＡＭＰ１〜ＡＭＰｎ  増幅ユニット
Ｂ１〜Ｂｎ  バイアス回路
Ｉ１〜Ｉｎ  インバータ
ＣＡ１〜ＣＡｎ  第１の容量
ＣＢ１〜ＣＢｎ  第２の容量
ＴＡ１〜ＴＡｎ  第１のトランジスタ
ＴＢ１〜ＴＢｎ  第２のトランジスタ
ＴＲ１〜ＴＲｎ  トランスフォーマ
ＬＡ１〜ＬＡｎ  一次側インダクタ
ＬＢ１〜ＬＢｎ  二次側インダクタ
【図１】
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【図２】
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【図３】
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