(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成され、ｐ型の第１不純物を含有する第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成されたゲート電極と、
前記第１窒化物半導体層の上方に形成され、平面視において、前記ゲート電極に対してドレイン側に配置されたドレイン電極と、
前記第１窒化物半導体層の上方に形成され、平面視において、前記ゲート電極に対してソース側に配置されたソース電極と、
前記ゲート電極と前記ドレイン電極との間、および、前記ゲート電極と前記ソース電極との間に形成された第１絶縁膜と、
を有し、
前記第１窒化物半導体層のうち、前記ドレイン電極の下方に位置する第１部分は、前記第１不純物を不活性化する第１元素を含有し、
前記第１窒化物半導体層のうち、前記ソース電極の下方に位置する第２部分は、前記第１部分における前記第１元素の濃度よりも低い濃度で前記第１元素を含有するか、または、前記第１元素を含有せず、
前記第１絶縁膜のうち、前記ゲート電極と前記ドレイン電極との間に位置する第３部分の膜厚は、前記第１絶縁膜のうち、前記ゲート電極と前記ソース電極との間に位置する第４部分の膜厚と異なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１窒化物半導体層のうち、前記第３部分の下方に位置する第５部分は、前記第１元素を含有し、
前記第１窒化物半導体層のうち、前記第４部分の下方に位置する第６部分は、前記第５部分における前記第１元素の濃度よりも低い濃度で前記第１元素を含有するか、または、前記第１元素を含有しない、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１絶縁膜は、
前記ゲート電極と前記ドレイン電極との間に形成された第２絶縁膜と、
前記ゲート電極と前記ドレイン電極との間、および、前記ゲート電極と前記ソース電極との間に形成された第３絶縁膜と、
を含み、
前記第３絶縁膜は、前記ゲート電極と前記ドレイン電極との間では、前記第２絶縁膜上に形成され、
前記第２絶縁膜および前記第３絶縁膜の各々は、シリコンおよび酸素を含有し、
前記第３部分の膜厚は、前記第４部分の膜厚よりも厚い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート電極と前記ドレイン電極との間に形成された第４絶縁膜を有し、
前記第２絶縁膜は、前記第４絶縁膜上に形成され、
前記第４絶縁膜は、シリコンおよび窒素を含有し、
前記第２絶縁膜は、前記第１元素を含有し、
前記第４部分は、前記第２絶縁膜における前記第１元素の濃度よりも低い濃度で前記第１元素を含有するか、または、前記第１元素を含有しない、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１絶縁膜は、
前記ゲート電極と前記ソース電極との間に形成された第５絶縁膜と、
前記ゲート電極と前記ドレイン電極との間、および、前記ゲート電極と前記ソース電極との間に形成された第６絶縁膜と、
を含み、
前記第６絶縁膜は、前記ゲート電極と前記ソース電極との間では、前記第５絶縁膜上に形成され、
前記第５絶縁膜および前記第６絶縁膜の各々は、シリコンおよび窒素を含有し、
前記第３部分の膜厚は、前記第４部分の膜厚よりも薄い、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート電極と前記ドレイン電極との間に形成された第７絶縁膜を有し、
前記第７絶縁膜は、前記第１絶縁膜上に形成され、
前記第６絶縁膜のうち、前記ゲート電極と前記ドレイン電極との間に形成された第７部分は、前記第１元素を含有し、
前記第５絶縁膜は、前記第７部分における前記第１元素の濃度よりも低い濃度で前記第１元素を含有するか、または、前記第１元素を含有しない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ソース電極と電気的に接続された第３電極を有し、
前記第３電極は、前記第１窒化物半導体層と接触している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
を有し、
前記ゲート電極、前記ドレイン電極および前記ソース電極、ならびに、前記第１絶縁膜は、前記第４窒化物半導体層の上方に形成され、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力よりも大きく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力よりも小さい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記基板は、
第１領域と、
第２領域と、
を含み、
前記第１窒化物半導体層は、前記第１領域および前記第２領域に形成され、
前記ゲート電極、前記ドレイン電極および前記ソース電極は、前記第１領域に形成され、
前記半導体装置は、さらに、
前記第２領域で、前記第４窒化物半導体層中、前記第３窒化物半導体層中、および、前記第２窒化物半導体層中に形成された素子分離部と、
前記素子分離部を貫通して前記第１窒化物半導体層に達する第１溝部と、
前記第１溝部内に形成された第４電極と、
を有し、
前記第４電極は、前記ソース電極と電気的に接続されている、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第４窒化物半導体層、前記第３窒化物半導体層および前記第２窒化物半導体層を貫通して前記第１窒化物半導体層に達する第２溝部と、
前記第２溝部内に形成された第５電極と、
を有し、
前記第５電極は、前記ソース電極と電気的に接続されている、半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記第４窒化物半導体層を貫通して前記第３窒化物半導体層の途中まで達する第３溝部と、
前記第３溝部の内壁に形成されたゲート絶縁膜と、
を有し、
前記ゲート電極は、前記ゲート絶縁膜上に形成され、
前記ゲート電極、前記ゲート絶縁膜、前記ドレイン電極および前記ソース電極、ならびに、前記第４窒化物半導体層および前記第３窒化物半導体層により、ＭＩＳＦＥＴが形成されている、半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記ゲート電極、前記ドレイン電極および前記ソース電極、ならびに、前記第４窒化物半導体層および前記第３窒化物半導体層により、接合ＦＥＴが形成されている、半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記ゲート電極、前記ドレイン電極および前記ソース電極、ならびに、前記第４窒化物半導体層および前記第３窒化物半導体層により、ＨＥＭＴが形成されている、半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記基板は、半導体基板である、半導体装置。
【請求項１５】
請求項３記載の半導体装置において、
前記第３部分の上面の高さ位置は、前記第４部分の上面の高さ位置よりも高い、半導体装置。
【請求項１６】
請求項５記載の半導体装置において、
前記第３部分の上面の高さ位置は、前記第４部分の上面の高さ位置よりも低い、半導体装置。
【請求項１７】
（ａ）基板を用意する工程、
（ｂ）前記基板の上方に、ｐ型の第１不純物を含有する第１窒化物半導体層を形成する工程、
（ｃ）前記第１窒化物半導体層の上方に、ゲート電極を形成する工程、
（ｄ）前記第１窒化物半導体層のうち、平面視において、前記ゲート電極に対してドレイン側に位置する第１部分の上方、および、前記第１窒化物半導体層のうち、平面視において、前記ゲート電極に対してソース側に位置する第２部分の上方に、前記第１不純物を不活性化する第１元素を含有する第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜のうち、前記第１部分の上方に位置する第３部分上に、第２絶縁膜を形成し、前記第１絶縁膜のうち、前記第２部分の上方に位置する第４部分上に、前記第２絶縁膜を形成しない工程、
（ｆ）前記（ｅ）工程の後、前記基板を熱処理し、前記第３部分に含有される前記第１元素を、前記第１部分に導入する工程、
（ｇ）前記（ｆ）工程の後、前記第１絶縁膜上に、前記第２絶縁膜を覆うように、第３絶縁膜を形成する工程、
（ｈ）前記第１部分の上方で、前記第３絶縁膜、前記第２絶縁膜および前記第１絶縁膜を貫通する第１孔部を形成し、前記第２部分の上方で、前記第３絶縁膜および前記第１絶縁膜を貫通する第２孔部を形成する工程、
（ｉ）前記第１孔部内にドレイン電極を形成し、前記第２孔部内にソース電極を形成する工程、
を有し、
前記（ｆ）工程では、前記第２部分には、前記第２部分における前記第１元素の濃度が前記第１部分における前記第１元素の濃度よりも低くなるように、前記第１元素が導入されるか、または、前記第１元素が導入されない、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１絶縁膜は、シリコンおよび窒素を含有し、
前記第２絶縁膜および前記第３絶縁膜の各々は、シリコンおよび酸素を含有する、半導体装置の製造方法。
【請求項１９】
（ａ）基板を用意する工程、
（ｂ）前記基板の上方に、ｐ型の第１不純物を含有する第１窒化物半導体層を形成する工程、
（ｃ）前記第１窒化物半導体層の上方に、ゲート電極を形成し、前記第１窒化物半導体層のうち、平面視において、前記ゲート電極に対してソース側に位置する第１部分の上方に、第１絶縁膜を形成し、前記第１窒化物半導体層のうち、平面視において、前記ゲート電極に対してドレイン側に位置する第２部分の上方に、前記第１絶縁膜を形成しない工程、
（ｄ）前記第２部分の上方、および、前記第１絶縁膜上に、前記第１不純物を不活性化する第１元素を含有する第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜のうち、前記第２部分の上方に位置する第３部分上に、第３絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記基板を熱処理し、前記第３部分に含有される前記第１元素を、前記第２部分に導入する工程、
（ｇ）前記（ｆ）工程の後、前記第２部分の上方で、前記第３絶縁膜および前記第２絶縁膜を貫通する第１孔部を形成し、前記第１部分の上方で、前記第２絶縁膜および前記第１絶縁膜を貫通する第２孔部を形成する工程、
（ｈ）前記第１孔部内にドレイン電極を形成し、前記第２孔部内にソース電極を形成する工程、
を有し、
前記（ｆ）工程では、前記第１部分には、前記第１部分における前記第１元素の濃度が前記第２部分における前記第１元素の濃度よりも低くなるように、前記第１元素が導入されるか、または、前記第１元素が導入されない、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１部分の上方に、前記第１元素を含有する前記第１絶縁膜を形成する工程、
（ｃ２）前記（ｃ１）工程の後、前記基板を熱処理し、前記第１絶縁膜における前記第１元素の濃度を低くする工程、
を含み、
前記（ｃ２）工程では、前記第１絶縁膜における前記第１元素の濃度が、前記（ｄ）工程にて形成される前記第２絶縁膜における前記第１元素の濃度よりも低くなるように、前記第１絶縁膜における前記第１元素の濃度を低くする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。
【０００３】
例えば、特許文献１（特開２０１０−１０９０８６号公報）には、アンドープＧａＮ層よりなるチャネル層の下に、ｐ−ＧａＮ層を配置した窒化物半導体素子が開示されている。そして、ｐ−ＧａＮ層をソース電極と電気的に接続することにより、高アバランシェ耐量、高信頼性を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、不純物を含有する電位固定層と、ゲート電極と、を有し、ゲート電極の両側には、ドレイン電極およびソース電極が形成され、ゲート電極とドレイン電極との間、および、ゲート電極とソース電極との間には、絶縁膜が形成されている。電位固定層は、ゲート電極に対してドレイン側に、不活性化元素を含有する不活性化領域を有する。電位固定層のうち、ドレイン電極の下方の部分における不活性化元素の濃度は、電位固定層のうち、ソース電極の下方の部分における不活性化元素の濃度よりも高い。また、絶縁膜のうち、ゲート電極とドレイン電極との間の部分の膜厚は、絶縁膜のうち、ゲート電極とソース電極との間の部分の膜厚と異なる。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、不純物を含有する電位固定層と、ゲート電極と、を形成する工程を有する。そして、当該半導体装置の製造方法は、ゲート電極に対して両側に、不活性化元素を含有する第１絶縁膜を形成し、ゲート電極に対して第１の側を第２絶縁膜で覆った状態で、熱処理を施し、第１絶縁膜に含有される不活性化元素を、ゲート電極に対して第１の側の電位固定層中に導入する工程を有する。また、当該半導体装置の製造方法は、ゲート電極の第１の側の電位固定層の上方に、ドレイン電極を形成し、ゲート電極の第１の側と反対側の電位固定層の上方に、ソース電極を形成する工程を有する。
【００１０】
本願において開示される他の実施の形態に示される半導体装置の製造方法は、不純物を含有する電位固定層と、ゲート電極と、を形成する工程を有する。また、当該半導体装置の製造方法は、ゲート電極に対して第１の側に、第１絶縁膜を介して、不活性化元素を含有する第２絶縁膜が形成され、ゲート電極に対して第１の側と反対側に、第１絶縁膜を介さずに、第２絶縁膜が形成された状態で、熱処理を施す工程を有する。この熱処理を施す工程では、第１絶縁膜に含有される不活性化元素を、ゲート電極に対して第１の側の電位固定層中に導入する。また、当該半導体装置の製造方法は、ゲート電極の第１の側の電位固定層の上方に、ドレイン電極を形成し、ゲート電極の第１の側と反対側の電位固定層の上方に、ソース電極を形成する工程を有する。
【発明の効果】
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１２】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を模式的に示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置におけるドレイン電極とソース電極との間の電流電圧特性を示すグラフである。
【図２６】実施の形態１の変形例の半導体装置の構成を模式的に示す断面図である。
【図２７】実施の形態２の半導体装置の構成を模式的に示す断面図である。
【図２８】実施の形態１の応用例２の半導体装置の構成を示す断面図である。
【図２９】実施の形態２の半導体装置の構成を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す平面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態２の第１変形例の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態２の第２変形例の半導体装置の構成を模式的に示す断面図である。
【図４０】実施の形態２の第２変形例の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態３の半導体装置の構成を模式的に示す断面図である。
【図４２】実施の形態３の半導体装置の構成を示す断面図である。
【図４３】実施の形態３の半導体装置の構成を示す断面図である。
【図４４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態４の半導体装置の構成を模式的に示す断面図である。
【図５０】実施の形態４の半導体装置の構成を模式的に示す断面図である。
【図５１】実施の形態４の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態４の半導体装置の製造工程を示す断面図である。
【図５３】実施の形態５の半導体装置の構成を模式的に示す断面図である。
【図５４】実施の形態５の半導体装置の構成を示す断面図である。
【図５５】実施の形態５の半導体装置の他の構成を模式的に示す断面図である。
【図５６】実施の形態５の半導体装置の他の構成を模式的に示す断面図である。
【図５７】実施の形態５の半導体装置の他の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２０】
［構造説明］
図１は、実施の形態１の半導体装置の構成を模式的に示す断面図である。
【００２１】
本実施の形態１の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）、すなわちＭＩＳＦＥＴである。本実施の形態１の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【００２２】
本実施の形態１の半導体装置は、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが、順に形成されている。
【００２３】
核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層または複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型の不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。
【００２４】
障壁層ＢＡ上には、絶縁膜ＩＦが形成され、絶縁膜ＩＦ上には、層間絶縁膜ＩＬが形成されている。なお、絶縁膜ＩＦと障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。
【００２５】
本実施の形態１の半導体装置は、障壁層ＢＡの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡの上方に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。ドレイン電極ＤＥは、平面視において、ゲート電極に対して、第１の側に配置され、ソース電極ＳＥは、平面視において、ゲート電極に対して、第１の側と反対側に配置されている。なお、本願明細書において、平面視において、とは、基板Ｓの主面としての上面に垂直な方向から視た場合を意味する。
【００２６】
また、基板Ｓは、基板Ｓの上面側に設けられた活性領域ＡＣと、基板Ｓの上面側に設けられた素子分離領域ＩＳＯと、を含む。活性領域ＡＣは、素子分離領域ＩＳＯで区画されている。ゲート電極ＧＥ、ドレイン電極ＤＥおよびソース電極ＳＥは、活性領域ＡＣに形成されている。活性領域ＡＣでは、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝部としての溝Ｔが形成され、溝Ｔの内壁にはゲート絶縁膜ＧＩが形成され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、ドレイン電極ＤＥおよびソース電極ＳＥ、ならびに、障壁層ＢＡおよびチャネル層ＣＨにより、ＭＩＳＦＥＴが形成されている。
【００２７】
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガスが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
【００２８】
上記２次元電子ガスは次のメカニズムで形成される。チャネル層ＣＨまたは障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なり、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガスが生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム（あるいはアルミ）面成長の窒化物半導体材料でエピタキシャル成長により形成する。そのため、チャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガスが形成されやすくなる。
【００２９】
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される２次元電子ガスは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態１の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。すなわち、実施の形態１の半導体装置においては、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位である。
【００３０】
また、チャネル層ＣＨを、チャネル層ＣＨよりも電子親和力の小さい障壁層ＢＡおよびチャネル下地層ＵＣで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、または、動作速度の向上を図ることができる。また、チャネル下地層ＵＣが引っ張り歪を受けて歪んでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層ＵＣの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。
【００３１】
素子分離領域ＩＳＯでは、障壁層ＢＡ中、チャネル層ＣＨ中、および、チャネル下地層ＵＣ中に、素子分離部としての素子分離ＩＳＦが形成され、素子分離ＩＳＦおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣに達する、溝部としての貫通孔ＴＨが形成されている。貫通孔ＴＨ内には、接続部（ビアともいう）ＶＩＡが形成されている。
【００３２】
すなわち、素子分離領域ＩＳＯにおいて、素子分離ＩＳＦを貫通し、その下方の電位固定層ＶＣまで達する、電極としての接続部ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。また、接続部ＶＩＡは、電位固定層ＶＣと接触している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位またはオン抵抗などの特性の変動を低減することができる。
【００３３】
また、本実施の形態１においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰ（後述する図２参照）の下方に配置したので、半導体素子の微細化または高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【００３４】
さらに、本実施の形態１においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン電極ＤＥとソース電極ＳＥとの間の耐圧、すなわちドレイン耐圧を向上させることができる。なお、不活性化元素は、ｐ型の不純物を不活性化する元素を意味する。
【００３５】
電位固定層ＶＣのうち、ドレイン電極ＤＥの下方の部分、および、電位固定層ＶＣのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間の部分は、不活性化元素が添加され、添加された不活性化元素を含有する。例えば、電位固定層ＶＣのうち、ドレイン電極ＤＥの下方に位置する部分における不活性化元素の含有量は、電位固定層ＶＣのうち、ソース電極ＳＥの下方に位置する部分における不活性化元素の含有量より多い。不活性化元素は、例えば、水素（Ｈ）またはフッ素（Ｆ）である。
【００３６】
ここで不活性化とは、ｐ型の不純物の密度に対するアクセプタの密度の割合、すなわち活性化率、を低くすることを指す。不活性化領域ＩＲにおける活性化率は、不活性化領域ＩＲ以外の領域における活性化率より小さく、１／１０以下とすることが好ましい。言い換えれば、電位固定層ＶＣにおいて、ドレイン電極ＤＥの下方に位置する電位固定層（ドレイン側の電位固定層ともいう）ＶＣの活性化率は、ソース電極ＳＥの下方に位置する電位固定層（ソース側の電位固定層ともいう）ＶＣの活性化率より小さく、好ましくは、１／１０以下である。
【００３７】
後述するように、電位固定層ＶＣとして、ｐ型の不純物であるマグネシウム（Ｍｇ）をドープしながらヘテロエピタキシャル成長させた窒化ガリウム層を用いた場合、ｐ型の不純物は面内ほぼ均一に電位固定層ＶＣ中に導入される。その後、ドレイン側の電位固定層ＶＣ中に、水素（Ｈ）などの不活性化元素を導入することにより、ドレイン側の電位固定層ＶＣが不活性化する。このような場合、ドレイン側の電位固定層ＶＣにおいても、ｐ型の不純物であるＭｇ元素は、ソース側と同程度の密度で導入されているが、不活性化元素であるＨの影響によりアクセプタとしては寄与しなくなる。このように、ドレイン側の電位固定層ＶＣにおいては、ソース側より、ｐ型の不純物の密度に対するアクセプタの密度の割合が低くなる。活性化率は、例えば容量の電圧依存性（ＣＶ）を測定することにより見積もることができる。
【００３８】
本実施の形態１においては、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間で、障壁層ＢＡの上方に、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ１の膜厚ＦＴ１は、層間絶縁膜ＩＬのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ２の膜厚ＦＴ２よりも、厚い。すなわち、膜厚ＦＴ１は、膜厚ＦＴ２と異なる。
【００３９】
例えば、水素を含有する窒化シリコン膜など、シリコン、窒素および水素を含有する絶縁膜ＩＦ２を、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間で、障壁層ＢＡ上に形成した後、絶縁膜ＩＦ２上に、層間絶縁膜ＩＬの一部である絶縁膜ＩＬ１を形成する。このとき、ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１が形成されるが、ゲート電極ＧＥとソース電極ＳＥとの間では、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１が形成されない。そして、絶縁膜ＩＬ１を形成した後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ２に含有される水素を、電位固定層ＶＣに導入する。その後、絶縁膜ＩＦ２上に、層間絶縁膜ＩＬの一部である絶縁膜ＩＬ２を形成する。このとき、ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１を介して、絶縁膜ＩＬ２が形成されるが、ゲート電極ＧＥとソース電極ＳＥとの間では、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１を介さずに、絶縁膜ＩＬ２が形成される。
【００４０】
これにより、電位固定層ＶＣに不活性化元素をイオン注入により導入する場合に比べ、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣなどの窒化物半導体層の結晶を破壊することなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【００４１】
次に、図２〜図４を参照しながら、本実施の形態１の半導体装置をさらに詳細に説明する。図２は、実施の形態１の半導体装置の構成を示す平面図である。図３および図４は、実施の形態１の半導体装置の構成を示す断面図である。図３は、図２のＡ−Ａ断面に対応し、図４は、図２のＢ−Ｂ断面に対応する。
【００４２】
図２に示すように、平面内で互いに交差、好適には直交する２つの方向をＸ方向およびＹ方向とする。このとき、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
【００４３】
ドレイン電極ＤＥは、キャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄ内に配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥは、キャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓ内に配置されている。このコンタクトホールＣ１Ｓの平面形状は、Ｙ方向に長辺を有する矩形状である。
【００４４】
そして、コンタクトホールＣ１ＤとコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。
【００４５】
複数のドレイン電極ＤＥは、ドレイン配線ＤＷを介して、ドレインパッド（端子部ともいう）ＤＰと接続されている。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図２においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００４６】
複数のソース電極ＳＥは、ソース配線ＳＷを介して、ソースパッド（端子部ともいう）ＳＰと接続されている。このソースパッドＳＰは、ソース電極ＳＥの他端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００４７】
複数のゲート電極ＧＥは、ゲート線ＧＬと接続されている。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図２においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。
【００４８】
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である（図８参照）。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯに形成された素子分離ＩＳＦ 上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
【００４９】
そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電膜ＣＦ（図４参照）が埋め込まれ、接続部ＶＩＡを構成している。後述するように、接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。
【００５０】
ここで、本実施の形態１において、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間には、不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、電位固定層ＶＣ中の不純物を不活性化する元素（不活性化元素）が導入された領域である。
【００５１】
図３および図４に示すように、本実施の形態１の半導体装置は、基板Ｓの活性領域ＡＣにおいて、キャップ層ＣＰ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のキャップ層ＣＰ上であって、コンタクトホールＣ１ＳおよびＣ１Ｄが形成された領域に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。このソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
【００５２】
基板Ｓ上には、前述したように、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１が、順に形成されている。そして、絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで達する溝Ｔの内壁には、ゲート絶縁膜ＧＩが形成され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。
【００５３】
基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣまたはサファイアなどからなる基板を用いてもよい。中でも、シリコン基板上に、ＧａＮ層などの窒化物半導体層を形成する際には、その結晶性を向上させ、また、基板の歪み（内部応力）を緩和するため、後述するようにバッファ層ＢＵを用いることが多い。よって、後述する電荷の蓄積が生じやすいため、シリコン基板と窒化物半導体とを併用する場合に本実施の形態１の半導体装置を用いて効果的である。
【００５４】
核生成層ＮＵＣは、バッファ層ＢＵなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。ＡｌＮ層の膜厚は２００ｎｍ程度である。基板Ｓの材料、または、半導体装置の用途に応じて、核生成層ＮＵＣの材料または厚さを適宜選択することができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合、または、バッファ層等の成膜条件によって不要な場合には、核生成層ＮＵＣを省略することができる。
【００５５】
バッファ層ＢＵは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Ｓの歪み（内部応力）を緩和することができ、基板Ｓに反りまたはクラックが発生することを抑制することができる。
【００５６】
バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が２以上繰り返し配置されているものである。この超格子構造体には、炭素（Ｃ）がドープされている。例えば、ＧａＮ層の膜厚は２０ｎｍ程度、ＡｌＮ層の膜厚は５ｎｍ程度とし、これらの積層膜を８０周期堆積した超格子構造体を用いることができる。炭素濃度（ドープ量）は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度である。ただし、半導体装置の用途に応じて、積層膜を構成する各膜の材料または厚さを適宜選択すればよい。
【００５７】
また、バッファ層ＢＵとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜を形成してもよい。また、バッファ層ＢＵとして、超格子構造体を含まない単層膜などを用いることも可能である。
【００５８】
超格子構造体および上記単層膜の材料としては、ＡｌＮおよびＧａＮの他、ＩｎＮを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、ＡｌＮ／ＧａＮ膜の他、ＡｌＧａＮ／ＧａＮ膜を用いることができる。また、上記単層膜としては、例えば、ＡｌＧａＮ層またはＩｎＡｌＮ層などを用いることができる。
【００５９】
また、上記においては、超格子構造体中に炭素がドープ（添加）されているが、他のドープ不純物を用いてよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄（Ｆｅ）などの遷移金属、または、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）などを用いてもよい。半導体装置の用途に応じて、ドープ量または不純物元素を適宜選択すればよい。
【００６０】
電位固定層ＶＣとしては、例えば、ｐ型の不純物をドープしたＡｌＧａＮ層を用いることができる。ＡｌＧａＮ層の他、ＧａＮ層、ＡｌＮ層またはＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。
【００６１】
電位固定層ＶＣは、不純物がドープされており、導電性を有する。例えば、電位固定層ＶＣとして、不純物としてのＭｇが５×１０１８（５Ｅ１８）ｃｍ−３程度ドープされたＡｌＧａＮ層を用いることができる。電位固定層ＶＣの膜厚は２００ｎｍ程度とし、Ａｌの組成は３％程度とすることができる。
【００６２】
このように、導電性が生じる程度の量（例えば、本実施の形態１の層構造では、活性化した不純物濃度として、５×１０１６（５Ｅ１６）ｃｍ−３以上）の不純物をドープする必要がある。ドープされる不純物としては、ｐ型の不純物を用いることができる。ｐ型の不純物として、例えば、前述したＭｇの他、Ｂｅ、Ｃなどが挙げられる。また、縦方向耐圧の観点から、不純物のドープ量は、活性化した不純物濃度として１×１０１８（１Ｅ１８）ｃｍ−３以下が好ましい。例えば、本実施の形態１の層構造において、縦方向（厚さ方向）の耐圧として５００Ｖ以上を確保するためには、ドープ量が、活性化した不純物濃度として５×１０１７（５Ｅ１７）ｃｍ−３以下とすることが好ましい。
【００６３】
チャネル下地層ＵＣとしては、例えば、ＡｌＧａＮ層を用いることができる。このチャネル下地層ＵＣ中には、意図的な不純物のドープは行われていない。なお、不純物のドープにより深い準位が形成されると、追って詳細に説明するように、閾値電位などの特性の変動をもたらす要因となる。よって、不純物のドープ量は、１×１０１６（１Ｅ１６）ｃｍ−３以下が好ましい。
【００６４】
また、ＡｌＧａＮ層の厚さは、例えば、１０００ｎｍ程度であり、Ａｌの組成は３％程度である。チャネル下地層ＵＣとしては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。
【００６５】
また、本実施の形態１においては、エピタキシャル成長により、チャネル下地層ＵＣの面内方向の格子定数が、その上層のチャネル層ＣＨまたは障壁層ＢＡに引き継がれる。例えば、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の大きい層、例えば、ＧａＮ層、ＩｎＸＧａ（１−Ｘ）Ｎ層（０≦Ｘ≦１）またはＩｎＡｌＮ層などが形成された場合には、上層の層に圧縮歪が加わる。逆に、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の小さい層、例えば、高Ａｌ組成比であるＩｎＡｌＮ層などが形成された場合には、上層の層に引っ張り歪が加わる。
【００６６】
チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮまたはＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、チャネル層ＣＨの材料または厚さを適宜選択することができる。なお、本実施の形態１においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型の不純物またはｐ型の不純物を用いることができる。ｎ型の不純物としては、例えば、Ｓｉ、ＳまたはＳｅなどが挙げられ、ｐ型の不純物としては、例えば、Ｂｅ、ＣまたはＭｇなどが挙げられる。
【００６７】
ただし、チャネル層ＣＨは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下するおそれがある。そこで、チャネル層ＣＨへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。
【００６８】
また、チャネル層ＣＨは、チャネル下地層ＵＣまたは障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。上記のように、チャネル下地層ＵＣとしてＡｌＧａＮ層を、チャネル層ＣＨとしてＧａＮ層を用い、これらの層の格子定数が異なる場合には、チャネル層ＣＨの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００６９】
障壁層ＢＡとしては、例えば、Ａｌ０．２Ｇａ０．８Ｎ層を用いることができる。また、Ａｌ０．２Ｇａ０．８Ｎ層の厚さは、例えば、３０ｎｍ程度である。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。Ａｌの組成比などを適宜調整してもよい。また、Ａｌの組成比の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層またはＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層ＢＡの材料または厚さなどを適宜選択することができる。
【００７０】
なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型の不純物またはｐ型の不純物を用いることができる。ｎ型の不純物としては、例えば、Ｓｉ、ＳまたはＳｅなどが挙げられ、ｐ型の不純物としては、例えば、Ｂｅ、ＣまたはＭｇなどが挙げられる。
【００７１】
ただし、障壁層ＢＡ中の不純物のドープ量が多すぎると、後述するゲート電極ＧＥの近傍において、ドレイン電極ＤＥの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層ＢＡ中の不純物が、チャネル層ＣＨでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層ＢＡへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。また、ノンドープの障壁層ＢＡを用いる方がより好ましい。
【００７２】
また、チャネル層ＣＨとしてＧａＮ層を、障壁層ＢＡとしてＡｌＧａＮ層を用い、これらの層の格子定数が異なる場合には、障壁層ＢＡの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００７３】
また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。ただし、多層構造の障壁層ＢＡを用いた場合は、多層中に、チャネル層ＣＨよりも電子親和力が大きい層を含んでもよく、少なくとも１層以上がチャネル層ＣＨよりも電子親和力が小さい層であればよい。
【００７４】
キャップ層ＣＰとしては、例えば、ＧａＮ層を用いることができる。ＧａＮ層の厚さは、例えば、２ｎｍ程度である。また、キャップ層ＣＰとしては、ＧａＮ層の他、ＡｌＮ層またはＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶（例えば、ＡｌＧａＮまたはＩｎＡｌＮ）を用いてもよい。また、キャップ層ＣＰを省略してもよい。
【００７５】
キャップ層ＣＰは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。また、キャップ層ＣＰとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型の不純物またはｐ型の不純物を用いることができる。ｎ型の不純物としては、例えば、Ｓｉ、ＳまたはＳｅなどが挙げられ、ｐ型の不純物としては、例えば、Ｂｅ、ＣまたはＭｇなどが挙げられる。
【００７６】
また、チャネル下地層ＵＣとしてＡｌＧａＮ層を、キャップ層ＣＰとしてＧａＮ層を用い、これらの層の格子定数が異なる場合には、キャップ層ＣＰの膜厚は転位が増加する臨界膜厚以下である必要がある。
【００７７】
絶縁膜ＩＦ１としては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、絶縁膜ＩＦ１の材料または厚さを適宜選択することができる。絶縁膜ＩＦ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、窒化シリコン（ＳｉＮ）膜の他、酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン膜、酸炭化シリコン（ＳｉＯＣ）膜、酸化アルミニウム（Ａｌ２Ｏ３、アルミナ）膜、酸化ハフニウム（ＨｆＯ２）膜または酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。また、各種有機膜も、上記条件を満たす。さらに、これらの中でも、電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜を選択することが好ましい。
【００７８】
絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内壁には、ゲート絶縁膜ＧＩが形成され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。
【００７９】
なお、溝Ｔのドレイン電極ＤＥ側の端部から第１の側（図３中では右側、すなわちドレイン側）へ張り出した部分は、ゲートフィールドプレート電極ＧＦＰである。ゲートフィールドプレート電極ＧＦＰは、チャネル層ＣＨなどの各窒化物半導体層のうち、溝Ｔに対してドレイン側に位置する部分内の電界分布の集中を緩和する。
【００８０】
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜ＧＩの材料または厚さを適宜選択することができる。ゲート絶縁膜ＧＩとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜、酸化ハフニウム（ＨｆＯ２）膜または酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。このゲート絶縁膜ＧＩは、ゲート電極ＧＥに印加できる電圧、または、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率または膜厚を考慮して設定することが好ましい。
【００８１】
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電膜を用いてもよい。
【００８２】
例えば、ホウ素（Ｂ）またはリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、ＮｉまたはＡｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、ＮｉまたはＡｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ｔｉ、Ａｌ、ＮｉまたはＡｕなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極ＧＥの材料または厚さを適宜選択することができる。
【００８３】
また、ゲート電極ＧＥとしては、下層の膜（例えば、ゲート絶縁膜ＧＩ）または上層の膜（例えば、絶縁膜ＩＦ２および層間絶縁膜ＩＬ）と反応し難い材料を選択することが好ましい。
【００８４】
本実施の形態１においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部、に不活性化元素が導入された領域である。不活性化元素は、少なくとも電位固定層ＶＣに導入されていればよく、他の層（例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ）には、不活性化元素が高濃度で含有されている必要はない。よって、不活性化元素の拡散距離を考慮し、不活性化元素が電位固定層ＶＣに所望の量含まれるように調整すればよい。
【００８５】
例えば、不活性化領域ＩＲ中の電位固定層ＶＣのｐ型の不純物の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型の不純物の活性化率より低く、好ましくは１／１０以下となるように、不活性化元素を導入する。ただし、電位固定層ＶＣの近傍の層に、不活性化元素が拡散していてもよい。例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ中に、不活性化元素が拡散していてもよい。また、電位固定層ＶＣより下層の層に、不活性化元素が拡散していてもよい。なお、不活性化元素は、ｐ型の不純物を不活性化するものであり、２次元電子ガスを消失させることはない。
【００８６】
具体的には、電位固定層ＶＣのうち、ドレイン電極ＤＥの下方に位置する部分ＰＶ１は、不活性化元素を含有する。例えば、部分ＰＶ１における不活性化元素の含有量は、電位固定層ＶＣのうち、ソース電極ＳＥの下方に位置する部分ＰＶ２における不活性化元素の含有量よりも多い。言い換えれば、部分ＰＶ２は、部分ＰＶ１における不活性化元素の濃度よりも低い濃度で不活性化元素を含有するか、または、不活性化元素を含有しない。このような場合、ドレイン耐圧を向上させることができ、ソース電極ＳＥとドレイン電極ＤＥとの間の容量を低減することができ、半導体装置を高速動作させやすくなる。
【００８７】
あるいは、電位固定層ＶＣのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＶ３は、不活性化元素を含有する。例えば、部分ＰＶ３における不活性化元素の含有量は、電位固定層ＶＣのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＶ４における不活性化元素の含有量よりも多い。言い換えれば、部分ＰＶ４は、部分ＰＶ３における不活性化元素の濃度よりも低い濃度で不活性化元素を含有するか、または、不活性化元素を含有しない。このような場合も、ドレイン耐圧を向上させることができ、ソース電極ＳＥとドレイン電極ＤＥとの間の容量を低減することができ、半導体装置を高速動作させやすくなる。
【００８８】
ゲート電極ＧＥ上には、絶縁膜ＩＦ２を介して層間絶縁膜ＩＬが配置されている。この層間絶縁膜ＩＬは、貫通孔ＴＨ、ならびに、コンタクトホールＣ１ＳおよびＣ１Ｄを有する。
【００８９】
絶縁膜ＩＦ２としては、例えば、窒化シリコン膜を用いることができる。すなわち、絶縁膜ＩＦ２は、シリコンおよび窒素を含有する。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。この絶縁膜ＩＦ２については、後述する。
【００９０】
層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。すなわち、層間絶縁膜ＩＬは、シリコンおよび酸素を含有する。後述するように、層間絶縁膜ＩＬは、それぞれ酸化シリコン膜からなる絶縁膜ＩＬ１およびＩＬ２を含み、それぞれの酸化シリコン膜の厚さは、例えば、５００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜ＩＬの材料または厚さを適宜選択することができる。層間絶縁膜ＩＬとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜ＩＬとしては、接するゲート電極ＧＥと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜または酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。
【００９１】
貫通孔ＴＨ、ならびに、コンタクトホールＣ１ＳおよびＣ１Ｄを含む層間絶縁膜ＩＬ上には、導電膜ＣＦが形成されている。ここでは、導電膜ＣＦとして、ＴｉＮ膜とＡｌ膜との積層膜が形成されている。この導電膜ＣＦのうち、コンタクトホールＣ１Ｓ内の導電膜ＣＦは、ソース電極ＳＥとなり、コンタクトホールＣ１Ｄ内の導電膜ＣＦは、ドレイン電極ＤＥとなる。一方、貫通孔ＴＨ内の導電膜ＣＦは接続部ＶＩＡとなる。
【００９２】
すなわち、ソース電極ＳＥは、コンタクトホールＣ１Ｓ内に位置する部分の導電膜ＣＦからなり、ドレイン電極ＤＥは、コンタクトホールＣ１Ｄ内に位置する部分の導電膜ＣＦからなる。また、接続部ＶＩＡは、貫通孔ＴＨ内に位置する部分の導電膜ＣＦからなる。
【００９３】
なお、コンタクトホールＣ１Ｓの外部に配置され、ソース電極ＳＥと一体的に形成された部分の導電膜ＣＦは、ソース配線ＳＷとなり、コンタクトホールＣ１Ｄの外部に配置され、ドレイン電極ＤＥと一体的に形成された部分の導電膜ＣＦは、ドレイン配線ＤＷとなる。
【００９４】
また、コンタクトホールＣ１Ｓの外部であって、ソース電極ＳＥに対して第１の側（図３中では右側、すなわちドレイン側）に張り出した部分は、ソースフィールドプレート電極ＳＦＰである。このソースフィールドプレート電極ＳＦＰは、導電膜ＣＦのうち、コンタクトホールＣ１Ｓのドレイン電極ＤＥ側の端部に対してさらにドレイン側に配置された部分である。ソースフィールドプレート電極ＳＦＰは、チャネル層ＣＨなどの各窒化物半導体層のうち、ゲート電極ＧＥに対してドレイン側に位置する部分内の電界分布の集中を緩和する。したがって、ソースフィールドプレート電極ＳＦＰのドレイン電極ＤＥ側の端部は、ゲート電極ＧＥのドレイン電極ＤＥ側の端部に対してさらにドレイン側に配置されることが好ましい。
【００９５】
導電膜ＣＦとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。導電膜ＣＦの材料としては、コンタクトホールＣ１ＳおよびＣ１Ｄの底部の窒化物半導体層（キャップ層ＣＰ）と、オーミック接触する材料であればよい。特に、コンタクトホールＣ１ＳおよびＣ１Ｄの底部の窒化物半導体層（キャップ層ＣＰ）またはこの層より下層の窒化物半導体層中に、ｎ型の不純物がドープされている場合には、オーミック接触しやすくなる。よって、導電膜ＣＦとして、幅広い材料群からの選択が可能となる。
【００９６】
また、導電膜ＣＦを構成する材料としては、接する層間絶縁膜ＩＬと反応し難い材料を選択することが好ましい。導電膜ＣＦを構成する材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）またはバナジウム（Ｖ）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、これらの金属とシリコン（Ｓｉ）との化合物膜（金属シリサイド膜）、または、これらの金属の窒化物などを用いることができる。あるいは、これらの材料の積層膜を用いてもよい。
【００９７】
なお、接続部ＶＩＡを構成する材料は、ソース電極ＳＥおよびドレイン電極ＤＥを構成する導電膜ＣＦとは異なる材料であってもよい。例えば、電位固定層ＶＣがｐ型の不純物を含有する場合には、接続部ＶＩＡを構成する材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、銅（Ｃｕ）または銀（Ａｇ）などからなる金属膜を用いることが好ましい。あるいは、これらの金属の混合物（合金）、これらの金属とシリコン（Ｓｉ）との化合物膜（金属シリサイド膜）、または、これらの金属の窒化物などを用いることが好ましい。あるいは、これらの材料の積層膜を用いてもよい。
【００９８】
また、本実施の形態１においては、貫通孔ＴＨの底面を、電位固定層ＶＣの途中に配置し、貫通孔ＴＨの内部に接続部ＶＩＡを配置しているが、接続部ＶＩＡは、電位固定層ＶＣと接するように配置されていればよい。例えば、貫通孔ＴＨの底面を、電位固定層ＶＣの上面に配置し、接続部ＶＩＡの底部と電位固定層ＶＣとが接するように構成してもよい。
【００９９】
また、貫通孔ＴＨの底面を、電位固定層ＶＣの底面より下方に配置し、接続部ＶＩＡの側面の一部と電位固定層ＶＣとが接するように構成してもよい。例えば、貫通孔ＴＨの底面が、バッファ層ＢＵの表面またはバッファ層ＢＵの途中に位置していてもよい。あるいは、貫通孔ＴＨの底面が、核生成層ＮＵＣの表面または核生成層ＮＵＣの途中に位置していてもよい。
【０１００】
また、貫通孔ＴＨの底面が、基板Ｓの表面または基板Ｓの途中に位置していてもよい。ただし、接続部ＶＩＡの側面の一部と電位固定層ＶＣとが接触するだけでは、接触面積が小さくなるおそれがあるため、貫通孔ＴＨの底面は、電位固定層ＶＣの上面以下から電位固定層ＶＣの下面より上に配置することが好ましい。
【０１０１】
ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体的に形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、接続部ＶＩＡが配置される（図４参照）。
【０１０２】
保護膜ＰＲＯとしては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。
【０１０３】
本実施の形態１では、層間絶縁膜ＩＬは、絶縁膜ＩＬ１と、絶縁膜ＩＬ２と、を含む。絶縁膜ＩＬ１は、ゲート電極ＧＥとドレイン電極ＤＥとの間に形成されている。絶縁膜ＩＬ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間、に形成されている。また、絶縁膜ＩＬ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＬ１上に形成されている。なお、絶縁膜ＩＬ２は、ゲート電極ＧＥ上にも形成されている。
【０１０４】
そのため、層間絶縁膜ＩＬのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ１の膜厚ＦＴ１は、層間絶縁膜ＩＬのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ２の膜厚ＦＴ２よりも、厚い。すなわち、部分ＰＴ１の膜厚ＦＴ１は、部分ＰＴ２の膜厚ＦＴ２と異なる。また、部分ＰＴ１の上面の高さ位置は、部分ＰＴ２の上面の高さ位置よりも高い。なお、部分ＰＶ３は、電位固定層ＶＣのうち、部分ＰＴ１の下方に位置する部分であり、部分ＰＶ４は、電位固定層ＶＣのうち、部分ＰＴ２の下方に位置する部分である。
【０１０５】
絶縁膜ＩＦ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間に形成され、シリコンおよび窒素を含有する。ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＬ１は、絶縁膜ＩＦ２上に形成されている。
【０１０６】
絶縁膜ＩＬ１およびＩＬ２の各々は、例えば酸化シリコン膜からなる。すなわち、絶縁膜ＩＬ１およびＩＬ２の各々は、シリコンおよび酸素を含有する。
【０１０７】
例えば、水素を含有する窒化シリコン膜など、シリコン、窒素および水素を含有する絶縁膜ＩＦ２を、ゲート電極ＧＥに対してドレイン側に位置する部分の障壁層ＢＡ上に形成した後、絶縁膜ＩＦ２上に、層間絶縁膜ＩＬの一部である絶縁膜ＩＬ１を形成する。このとき、ゲート電極ＧＥに対してソース側に位置する部分の障壁層ＢＡ上には、絶縁膜ＩＬ１を形成しない。そして、絶縁膜ＩＬ１を形成した後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ２に含有される水素を、電位固定層ＶＣに導入する。その後、ゲート電極ＧＥに対してドレイン側に位置する部分の絶縁膜ＩＦ２上に、層間絶縁膜ＩＬの一部である絶縁膜ＩＬ２を、絶縁膜ＩＬ１を介して形成する。一方、ゲート電極ＧＥに対してソース側に位置する部分の絶縁膜ＩＦ２上には、絶縁膜ＩＬ１を介さずに、絶縁膜ＩＬ２を形成する。
【０１０８】
これにより、電位固定層ＶＣに不活性化元素をイオン注入により導入する場合に比べ、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０１０９】
また、本実施の形態１では、絶縁膜ＩＬ１は、不活性化元素を含有し、部分ＰＴ２は、絶縁膜ＩＬ１における不活性化元素の濃度よりも低い濃度で不活性化元素を含有するか、または、不活性化元素を含有しない。これは、絶縁膜ＩＬ１を形成した後、基板Ｓを加熱処理する際に、絶縁膜ＩＦ２に含有される不活性化元素の一部が絶縁膜ＩＬ１に導入されるためである。
【０１１０】
なお、本実施の形態１では、部分ＰＴ１の膜厚ＦＴ１が部分ＰＴ２の膜厚ＦＴ２よりも厚いため、コンタクトホールＣ１Ｄの深さ寸法は、コンタクトホールＣ１Ｓの深さ寸法よりも大きい。そのため、ドレイン電極ＤＥの高さ寸法は、ソース電極ＳＥの高さ寸法よりも大きい。
【０１１１】
［製法説明］
次いで、図５〜図２４を参照しながら、本実施の形態１の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２４は、実施の形態１の半導体装置の製造工程を示す断面図または平面図である。
【０１１２】
図５に示すように、基板Ｓを用意し、用意した基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。また、基板Ｓの上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
【０１１３】
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣまたはサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（すなわち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
【０１１４】
次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が１×１０１９（１Ｅ１９）ｃｍ−３程度となるように、炭素をドープする。
【０１１５】
また、バッファ層ＢＵ上に、バッファ層ＢＵの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。
【０１１６】
次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型の不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型の不純物として、マグネシウム（Ｍｇ）を用いる。例えば、Ｍｇをドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。
【０１１７】
次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣを形成する。電位固定層ＶＣ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、１０００ｎｍ程度とし、Ａｌの組成は３％程度とする。
【０１１８】
次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、８０ｎｍ程度である。
【０１１９】
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２とし、Ｇａの組成比を０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比を、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。
【０１２０】
このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガスが生成される。
【０１２１】
次いで、障壁層ＢＡ上に、キャップ層ＣＰを形成する。例えば、障壁層ＢＡ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層ＣＰの膜厚は、例えば、２ｎｍ程度である。
【０１２２】
次いで、窒化ガリウム（ＧａＮ）層などのＧａＮ系半導体膜の成膜が終了した後に、ｐ型の不純物を活性化するために加熱処理を行う。例えば、窒素雰囲気中で７５０℃、３０分の加熱処理を行う。
【０１２３】
次いで、図６〜図８に示すように、キャップ層ＣＰ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、例えばプラズマ励起化学気相成長（ＰＥＣＶＤ：Plasma-Enhanced Chemical Vapor Deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
【０１２４】
絶縁膜ＩＦ１は、絶縁膜ＩＦ２（図１５参照）における水素の濃度よりも低い濃度で水素を含有するか、水素を含有しない。このような絶縁膜ＩＦ１を形成する方法として、高い濃度で水素を含有する絶縁膜ＩＦ１１を形成し、最表面に絶縁膜ＩＦ１１が露出した状態で基板Ｓに加熱処理を施し、絶縁膜ＩＦ１１に含有される水素を放出させることにより、低い濃度で水素を含有する絶縁膜ＩＦ１１からなる絶縁膜ＩＦ１を形成することができる。あるいは、後述する図３８を用いて説明するように、低い濃度で水素を含有するか、水素を含有しない絶縁膜ＩＦ１２を形成し、絶縁膜ＩＦ１２からなる絶縁膜ＩＦ１を形成してもよい。
【０１２５】
次いで、フォトリソグラフィ処理により、素子分離領域ＩＳＯで開口部が形成されたフォトレジスト膜ＰＲ１を絶縁膜ＩＦ１上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、例えば窒素イオンを打ち込むことにより、素子分離領域ＩＳＯに素子分離ＩＳＦを形成する。窒素（Ｎ）またはホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
【０１２６】
例えば、窒素イオンを、絶縁膜ＩＦ１を介してチャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、５×１０１４（５Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、すなわち、素子分離ＩＳＦの底部は、チャネル層ＣＨの底面より下に位置し、かつ、電位固定層ＶＣの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。
【０１２７】
なお、素子分離ＩＳＦの底部は、後述する貫通孔ＴＨ（接続部ＶＩＡ）の底部より上に位置する。このようにして、素子分離領域ＩＳＯに素子分離ＩＳＦを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図８に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
【０１２８】
次いで、図９〜図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ処理により、ゲート電極ＧＥ（図１２参照）が形成される領域のフォトレジスト膜（図示せず）を除去する。言い換えれば、絶縁膜ＩＦ１上に、ゲート電極ＧＥが形成される領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このようにして、キャップ層ＣＰ上に、ゲート電極ＧＥ（図１２参照）が形成される領域に開口部を有する絶縁膜ＩＦ１を形成する。
【０１２９】
次いで、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いる。この際、素子分離ＩＳＦに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図１０および図１１参照）。
【０１３０】
次いで、図１２〜図１４に示すように、溝Ｔの内壁および絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを形成する。すなわち、電位固定層ＶＣの上方にゲート電極ＧＥを形成する。例えば、溝Ｔの内壁および絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
【０１３１】
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜、または、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ（窒化シリコン）膜、ＨｆＯ２（酸化ハフニウム）膜、ハフニウムアルミネート膜、ＨｆＯＮ（ハフニウムオキシナイトライド）膜、ＨｆＳｉＯ（ハフニウムシリケート）膜、ＨｆＳｉＯＮ（ハフニウムシリコンオキシナイトライド）膜またはＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【０１３２】
次いで、例えば、ゲート絶縁膜ＧＩ上に、導電膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極ＧＥが形成される領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることにより、ゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。
【０１３３】
また、このエッチングの際、ゲート電極ＧＥを、第１の側（図１２中では右側、すなわちドレイン側）に張り出した形状にパターニングする。この張り出した部分は、ゲートフィールドプレート電極ＧＦＰである。このゲートフィールドプレート電極ＧＦＰは、ゲート電極ＧＥのうち、溝Ｔのドレイン側の端部からさらにドレイン側へ延在する部分である。
【０１３４】
次いで、図１５〜図１７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングし、ゲート電極ＧＥ下の部分、および、ゲート電極ＧＥと隣り合う部分の絶縁膜ＩＦ１を残し、ゲート電極ＧＥから離れた部分の絶縁膜ＩＦ１を除去する。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＣＦ４などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。
【０１３５】
次いで、キャップ層ＣＰ上に、絶縁膜ＩＦ２として、窒化シリコン膜、すなわちシリコンおよび窒素を含有する絶縁膜を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ２は、キャップ層ＣＰ上に、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、形成される。絶縁膜ＩＦ２は、例えば絶縁膜ＩＦ１に比べ、高い濃度の水素、すなわち不活性化元素を含有する。このとき、絶縁膜ＩＦ１およびＩＦ２により、絶縁膜ＩＦが形成される。すなわち、絶縁膜ＩＦは、絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦは、電位固定層ＶＣのうち、平面視において、ゲート電極ＧＥに対して第１の側に位置する部分ＰＰ１、および、電位固定層ＶＣのうち、平面視において、ゲート電極ＧＥに対して第１の側と反対側に位置する部分ＰＰ２の上方に、形成される。
【０１３６】
次いで、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１として、例えば、酸化シリコン膜などシリコンと酸素を含有する絶縁膜を、常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。
【０１３７】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＬ１をパターニングする。そして、絶縁膜ＩＬ１のうち、ドレイン電極ＤＥ（図２３参照）が形成される領域、および、ゲート電極ＧＥが形成されている領域とドレイン電極ＤＥが形成される領域との間の領域で、絶縁膜ＩＬ１を残し、それ以外の領域で、絶縁膜ＩＬ１を除去する。すなわち、絶縁膜ＩＦ２のうち、部分ＰＰ１の上方に位置する部分上に、絶縁膜ＩＬ１を形成し、絶縁膜ＩＦ２のうち、部分ＰＰ２の上方に位置する部分上に、絶縁膜ＩＬ１を形成しない。
【０１３８】
次いで、絶縁膜ＩＬ１のパターニングが終了した後に、基板Ｓの加熱処理を行う。例えば、窒素雰囲気中で、例えば５５０℃、３０分など、５００〜８００℃、１０〜６０分の加熱処理を行う。
【０１３９】
このとき、ゲート電極ＧＥに対して第１の側（図１５中の右側、すなわちドレイン側）では、絶縁膜ＩＦ２のうち、部分ＰＰ１の上方に位置する部分に含有される、例えば水素などの不活性化元素が、部分ＰＰ１に拡散により導入され、不活性化領域ＩＲが形成される。一方、ゲート電極ＧＥに対して第１の側と反対側（図１５中の左側、すなわちソース側）では、絶縁膜ＩＦ２に含有される不活性化元素は、窒素雰囲気中に放出され、部分ＰＰ２には導入されず、不活性化領域ＩＲは形成されない。言い換えれば、部分ＰＰ２には、部分ＰＰ２における不活性化元素の濃度が部分ＰＰ１における不活性化元素の濃度よりも低くなるように、不活性化元素が導入されるか、または、不活性化元素が導入されない。
【０１４０】
すなわち、本実施の形態１では、電位固定層ＶＣの上方に形成され、不活性化元素を含有する絶縁膜ＩＦ２のうち、ドレイン側の部分が絶縁膜ＩＬ１により覆われ、ソース側の部分が露出した状態で、基板Ｓの加熱処理を行うことにより、電位固定層ＶＣのうちドレイン側の部分のみに、不活性化元素を導入する。
【０１４１】
本実施の形態１によれば、電位固定層ＶＣのうちドレイン側の部分のみを不活性化するために、不活性化元素をイオン注入する必要がないので、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０１４２】
なお、図１５においては、不活性化領域ＩＲの端部が角ばっているが、例えば、図１に示すように、不活性化領域ＩＲの端部が曲面形状となっていてもよい（他の実施の形態においても同様）。
【０１４３】
次いで、図１８および図１９に示すように、絶縁膜ＩＦ２上、および、絶縁膜ＩＬ１上に、絶縁膜ＩＬ２として、例えば、酸化シリコン膜を常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。すなわち、絶縁膜ＩＦ２上に、絶縁膜ＩＬ１を覆うように、絶縁膜ＩＬ２を形成する。この絶縁膜ＩＬ１と絶縁膜ＩＬ２とにより、層間絶縁膜ＩＬが形成される。すなわち、層間絶縁膜ＩＬは、絶縁膜ＩＬ１と、絶縁膜ＩＬ２と、を含む。層間絶縁膜ＩＬのうち、ゲート電極ＧＥに対してドレイン電極ＤＥ（図２３参照）との間に位置する部分ＰＴ１の膜厚ＦＴ１は、層間絶縁膜ＩＬのうち、ゲート電極ＧＥとソース電極ＳＥ（図２３参照）との間に位置する部分ＰＴ２の膜厚ＦＴ２よりも、厚い。
【０１４４】
次いで、図２０〜図２２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬおよび絶縁膜ＩＦ１中に、コンタクトホールＣ１ＳおよびＣ１Ｄ、ならびに、貫通孔ＴＨを形成する。コンタクトホールＣ１Ｓは、部分ＰＰ２の上方で、ソース電極ＳＥ（図２３参照）が形成される領域に形成され、コンタクトホールＣ１Ｄは、部分ＰＰ１の上方で、ドレイン電極ＤＥ（図２３参照）が形成される領域に形成される。また、貫通孔ＴＨは、接続部ＶＩＡ（図２４参照）が形成される領域に形成される。
【０１４５】
例えば、層間絶縁膜ＩＬ上に、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄが形成される領域の各々にそれぞれ開口部を有する第１フォトレジスト膜（図示せず）を形成する。次いで、この第１フォトレジスト膜（図示せず）をマスクとして、層間絶縁膜ＩＬおよび絶縁膜ＩＦ１をエッチングすることにより、孔部としてのコンタクトホールＣ１ＳおよびＣ１Ｄを形成する。すなわち、部分ＰＰ１の上方で、絶縁膜ＩＬ２、ＩＬ１およびＩＦ２を貫通するコンタクトホールＣ１Ｄを形成し、部分ＰＰ２の上方で、絶縁膜ＩＬ２およびＩＦ２を貫通するコンタクトホールＣ１Ｓを形成する。
【０１４６】
層間絶縁膜ＩＬとして酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。
【０１４７】
次いで、第１フォトレジスト膜（図示せず）を除去した後、コンタクトホールＣ１ＳおよびＣ１Ｄの各々の内部、および、層間絶縁膜ＩＬ上に、貫通孔ＴＨが形成される領域に開口部を有する第２フォトレジスト膜（図示せず）を形成する。次いで、この第２フォトレジスト膜（図示せず）をマスクとして、層間絶縁膜ＩＬ、絶縁膜ＩＦ２、素子分離ＩＳＦ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ、絶縁膜ＩＦ２、素子分離ＩＳＦおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する。
【０１４８】
前述したように、貫通孔ＴＨの底部は、電位固定層ＶＣ中であって、素子分離ＩＳＦの底部より下に位置するようにエッチングを行う。
【０１４９】
層間絶縁膜ＩＬとして酸化シリコン膜を用い、絶縁膜ＩＦ２として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離ＩＳＦ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび電位固定層（ｐ−ＧａＮ層）ＶＣの途中までを、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
【０１５０】
なお、コンタクトホールＣ１ＳおよびＣ１Ｄと貫通孔ＴＨとの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨを形成した後に、コンタクトホールＣ１ＳおよびＣ１Ｄを形成してもよい。このように、コンタクトホールＣ１ＳおよびＣ１Ｄならびに貫通孔ＴＨの形成工程については、種々の工程を取り得る。
【０１５１】
上記工程にて形成されたコンタクトホールＣ１ＳおよびＣ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。
【０１５２】
次いで、図２３および図２４に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する（図２４参照）。なお、ソース電極ＳＥおよびドレイン電極ＤＥを形成する際の平面図は、図２に示す平面図を用いて説明することができる。
【０１５３】
例えば、コンタクトホールＣ１ＳおよびＣ１Ｄならびに貫通孔ＴＨの各々の内部、ならびに、層間絶縁膜ＩＬ上に、導電膜ＣＦを形成する。例えば、導電膜ＣＦとして、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。
【０１５４】
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ（図２参照）が形成される領域に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電膜ＣＦをエッチングする。例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨに埋め込まれた導電膜ＣＦからなる接続部ＶＩＡが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。すなわち、コンタクトホールＣ１Ｄ内にドレイン電極ＤＥが形成され、コンタクトホールＣ１Ｓ内にソース電極ＳＥが形成される。
【０１５５】
ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図２に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。また、ソースパッドＳＰおよびドレインパッドＤＰの平面形状は、図２に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。
【０１５６】
そして、ソースパッドＳＰ下には、貫通孔ＴＨが位置し、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡを介して電気的に接続される（図２４参照）。
【０１５７】
なお、部分ＰＰ１のうち、ドレイン電極ＤＥの下方に位置する部分は、部分ＰＶ１であり、部分ＰＰ２のうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分は、部分ＰＶ３である。また、部分ＰＰ２のうち、ソース電極ＳＥの下方に位置する部分は、部分ＰＶ２であり、部分ＰＰ２のうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分は、部分ＰＶ４である。
【０１５８】
次いで、ソース電極ＳＥ上、ドレイン電極ＤＥ上、ソースパッドＳＰ上、および、ドレインパッドＤＰ上を含む層間絶縁膜ＩＬ上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、層間絶縁膜ＩＬ上に、保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、スパッタリング法などを用いて堆積する（図３および図４参照）。
【０１５９】
以上の工程により、本実施の形態１の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態１の半導体装置を製造してもよい。例えば、不活性化元素のイオン注入を行った後、ゲート電極ＧＥを形成してもよい。
【０１６０】
このように、本実施の形態１によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。すなわち、電位固定層ＶＣにより、この層より下層の層（例えば、バッファ層ＢＵなど）の電荷量が変化することによるポテンシャルの変化の影響がチャネル層ＣＨにまで及ぶことを防止することができる。これにより、閾値電位またはオン抵抗などの特性の変動を低減することができる。
【０１６１】
また、本実施の形態１においては、電位固定層ＶＣとしてｐ型の窒化物半導体層を用いることで、ドレイン電極ＤＥに正電位（正バイアス）が印加されている場合に、電位固定層ＶＣが空乏化し高抵抗層となる。これにより、ドレイン耐圧の劣化を抑制もしくは向上させることができる。
【０１６２】
また、本実施の形態１においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの下方に配置したので、半導体素子の微細化または高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０１６３】
例えば、高耐圧化のためバッファ層中にＦｅなどの不純物が添加されている場合（特許文献１参照）、このＦｅが深い準位を形成する。このような深い準位は、半導体素子の動作中において、電子またはホールの捕獲または放出の拠点となるため、閾値電位などの特性の変動の要因となる。特に、準位が深い場合には、エネルギー深さまたは位置に応じて、数分から数日間の非常に長い期間において閾値電位などの特性の変動をもたらす場合がある。
【０１６４】
これに対し、本実施の形態１においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０１６５】
また、バッファ層ＢＵとして、超格子構造体を用いる場合には、超格子構造体が非常に深い量子井戸（電子またはホールの移動にとっては非常に高いバリア）となる。このため、電子またはホールなどの電荷が、超格子構造体の近傍に捕獲されると、基板に対して垂直方向に移動することが困難となる。よって、超格子構造体を用いる場合には、不要な電荷が除去し難く、非常に長い期間において閾値電位などの特性の変動をもたらすおそれがある。
【０１６６】
これに対し、本実施の形態１においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０１６７】
また、製造工程時において、プラズマ処理が施される場合には、半導体層中に電荷が導入されやすい。プラズマ処理としては、例えば、ＰＥＣＶＤ、または、フォトレジスト膜のプラズマ剥離処理などがある。このような処理中に導入された電荷によっても閾値電位などの特性の変動が生じ得る。特に、窒化物半導体は、バンドギャップが大きく絶縁性も高いため、プラズマ処理などにより導入された電荷が抜けにくく、非常に長い期間において閾値電位などの特性の変動をもたらし得る。
【０１６８】
これに対し、本実施の形態１においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。
【０１６９】
さらに、本実施の形態１においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間の電位固定層ＶＣに、不活性化領域ＩＲが設けられている。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０１７０】
図２５は、実施の形態１の半導体装置におけるドレイン電極とソース電極との間の電流電圧特性を示すグラフである。図２５の横軸は、ドレイン電極とソース電極との間の電圧Ｖを示し、図２５の縦軸は、ドレイン電極とソース電極との間の電流Ｉを、単位面積当たりの電流として示している。図２５は、比較例の半導体装置におけるドレイン電極とソース電極との間の電流電圧特性も示す。比較例の半導体装置の製造工程では、図１５〜図１７を用いて説明した工程において、絶縁膜ＩＬ１を形成しない状態で、加熱処理を行う。なお、図２５では、実施の形態１および比較例の半導体装置において、電位固定層ＶＣに、ｐ型の不純物としてＭｇが５×１０１８ｃｍ−３の濃度で導入され、実施の形態１および比較例ともに、図１５〜図１７を用いて説明した工程において、５５０℃、３０分の加熱処理を行った場合を示している。
【０１７１】
比較例の半導体装置の製造工程では、図１５〜図１７を用いて説明した工程において、ゲート電極ＧＥに対してドレイン側およびソース側のいずれの絶縁膜ＩＦ２も絶縁膜ＩＬ１により覆われておらず、最表面に露出した状態で、例えば窒素雰囲気中で加熱処理を行う。そのため、ドレイン側およびソース側のいずれにおいても、絶縁膜ＩＦ２に含まれる例えば水素などの不活性化元素が、窒素雰囲気中に放出してしまい、電位固定層ＶＣに導入されにくくなる。すなわち、比較例の半導体装置では、不活性化領域ＩＲが形成されないか、または、不活性化領域ＩＲにおいてｐ型の不純物が十分に不活性化されない。したがって、ドレイン耐圧が低下しやすく、ドレイン電極ＤＥの近傍までソース電極ＳＥの電位と等しい電位の電位固定層ＶＣが存在するため、ソース電極ＳＥとドレイン電極ＤＥとの間の容量が増加しやすく、半導体装置を高速動作させにくい。
【０１７２】
これに対し、本実施の形態１においては、図１５〜図１７を用いて説明した工程において、ゲート電極ＧＥに対してドレイン側の絶縁膜ＩＦ２が絶縁膜ＩＬ１により覆われ、最表面に露出していない状態で、例えば窒素雰囲気中で加熱処理を行う。そのため、ゲート電極ＧＥに対してソース側では、絶縁膜ＩＦ２に含有される例えば水素などの不活性化元素が、窒素雰囲気中に放出し、電位固定層ＶＣに導入されないものの、ドレイン側では、絶縁膜ＩＦ２に含まれる例えば水素などの不活性化元素が、窒素雰囲気中に放出せず、電位固定層ＶＣに導入される。したがって、ドレイン側で、不活性化領域ＩＲを確実に形成することができる。
【０１７３】
したがって、本実施の形態１においては、ソース側では、ｐ型の不純物の濃度を高く維持しつつ、ドレイン側では、ｐ型の不純物を不活性化することができる。そのため、ドレイン耐圧を向上させることができ、ソース電極ＳＥとドレイン電極ＤＥとの間の容量を低減することができ、半導体装置を高速動作させやすくなる。
【０１７４】
また、このように、ドレイン耐圧に影響を及ぼす領域のｐ型の電位固定層ＶＣを不活性化できることから、耐圧とは独立して、ソース側のｐ型の不純物濃度（アクセプタ濃度）を高くすることが可能となる。このため、ドレイン側の耐圧を維持しつつ、電子またはホールなどの電荷を除去し、閾値電位などの特性の変動を抑制することができる。
【０１７５】
特に、前述したように電位固定層ＶＣとして、ｐ型の窒化物半導体層を用いた場合、ドレイン電極ＤＥに正電位（正バイアス）が印加されている状態において、電位固定層ＶＣが空乏化し高抵抗層となるため、電位固定層の不純物の導電型をｐ型とすることがより好ましい。また、ｐ型の不純物としては、Ｍｇが有用であり、Ｍｇの活性化率を低減する不活性化元素としては、Ｈが好適である。特に、Ｈは、原子量が小さいため、深い層にも容易に注入することができ、不活性化元素として用いて好適である。
【０１７６】
また、ドレイン側のｐ型の不純物濃度（アクセプタ濃度）とソース側のｐ型の不純物濃度（アクセプタ濃度）を個別に制御することができるため、ｐ型の電位固定層ＶＣの厚膜化が可能となり、ｐ型の電位固定層ＶＣと接続部ＶＩＡとの接続抵抗を低減することができる。また、接続部ＶＩＡが埋め込まれる貫通孔ＴＨをエッチングにより形成する際のプロセスマージンを大きくすることができる。
【０１７７】
なお、図３では、不活性化領域ＩＲのソース電極ＳＥ側の端部は、ゲート電極ＧＥのドレイン電極ＤＥ側の端部と、ソースフィールドプレート電極ＳＦＰのドレイン電極ＤＥ側の端部との間に配置されている。これにより、平面視において、ソースフィールドプレート電極ＳＦＰに対してドレイン側に位置する部分の電位固定層ＶＣに、確実に不活性化領域ＩＲを形成することができる。しかし、不活性化領域ＩＲのソース電極ＳＥ側の端部を、ゲート電極ＧＥのドレイン電極ＤＥ側の端部と対応させてもよい。あるいは、不活性化領域ＩＲのソース電極ＳＥ側の端部は、溝Ｔのドレイン電極ＤＥ側の端部と、ゲート電極ＧＥのドレイン電極ＤＥ側の端部との間に配置されていてもよく、さらに、不活性化領域ＩＲのソース電極ＳＥ側の端部を、溝Ｔのドレイン電極ＤＥ側の端部と対応させてもよい（以下の実施の形態においても同様）。
【０１７８】
＜実施の形態１の変形例＞
上記半導体装置（図１参照）においては、接続部ＶＩＡを設け、この接続部ＶＩＡを介して電位固定層ＶＣをソース電極ＳＥと接続したが、接続部ＶＩＡの形成を省略してもよい。
【０１７９】
図２６は、実施の形態１の変形例の半導体装置の構成を模式的に示す断面図である。
【０１８０】
本変形例の半導体装置は、実施の形態１と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｐ型の電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガスが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
【０１８１】
本変形例においては、ｐ型の電位固定層ＶＣは設けられているものの、ｐ型の電位固定層ＶＣは、ソース電位に固定されていない。このように、ｐ型の電位固定層ＶＣをチャネル層ＣＨより下層に配置するだけでも、最も閾値電位に影響を及ぼす部分である、ゲート電極ＧＥのソース電極ＳＥ側の端部への電子またはホールなどの電荷の影響を低減でき、閾値電位などの特性の変動を抑制することができる。ただし、ｐ型の電位固定層ＶＣの電位を固定した方が、実効的なｐ型の不純物濃度（アクセプタ濃度）が高くなり、電荷の除去効果が大きくなる。
【０１８２】
よって、接続部ＶＩＡを設けない場合においても、ソース側の電位固定層ＶＣのｐ型の不純物濃度（アクセプタ濃度）を高くしつつ、ドレイン側の電位固定層ＶＣのｐ型の不純物を不活性化することにより、電荷の除去効果を維持しつつ、ドレイン側の耐圧を向上させることができる。
【０１８３】
（実施の形態２）
実施の形態１においては、不活性化元素を含有する絶縁膜のうち、最表面に露出した部分から電位固定層に不活性化元素を導入しないようにしたが、不活性化元素を含有する絶縁膜の一部の下に別の絶縁膜を形成しておくことにより、電位固定層に不活性化元素を導入しないようにしてもよい。
【０１８４】
［構造説明］
図２７は、実施の形態２の半導体装置の構成を模式的に示す断面図である。なお、ゲート絶縁膜ＧＩの構成以外は、実施の形態１と同様であるため、同様な構成については、その詳細な説明を省略する。
【０１８５】
本実施の形態２の半導体装置（半導体素子）は、実施の形態１と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。
【０１８６】
障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。なお、絶縁膜ＩＦと障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。
【０１８７】
本実施の形態２の半導体装置は、実施の形態１と同様に、障壁層ＢＡの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡの上方に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。また、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで達する溝Ｔの内壁には、ゲート絶縁膜ＧＩが形成され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。
【０１８８】
本実施の形態２においては、素子分離領域ＩＳＯにおいて、素子分離ＩＳＦを貫通し、その下方の電位固定層ＶＣまで達する、電極としての接続部ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。また、接続部ＶＩＡは、電位固定層ＶＣと接触している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位またはオン抵抗などの特性の変動を低減することができる。
【０１８９】
また、本実施の形態２においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの下方に配置したので（図２参照）、半導体素子の微細化または高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０１９０】
さらに、本実施の形態２においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとソース電極ＳＥとの間に、不活性化領域ＩＲが設けられている。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。不活性化領域ＩＲにおける活性化率は、不活性化領域ＩＲ以外の領域における活性化率より小さく、１／１０以下とすることが好ましい。
【０１９１】
本実施の形態２においては、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとドレイン電極ＤＥとの間で、障壁層ＢＡの上方に、絶縁膜ＩＦが形成されている。絶縁膜ＩＦのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ３の膜厚ＦＴ３は、絶縁膜ＩＦのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ４の膜厚ＦＴ４よりも、薄い。
【０１９２】
例えば、水素を含有しないか、または、絶縁膜ＩＦ２における水素の濃度よりも低い濃度で水素を含有する絶縁膜ＩＦ１を、障壁層ＢＡ上に形成する。このとき、ゲート電極ＧＥとソース電極ＳＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１が形成されるが、ゲート電極ＧＥとドレイン電極ＤＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１が形成されない。
【０１９３】
そして、絶縁膜ＩＦ１を形成した後、絶縁膜ＩＦ１上に、水素を含有する窒化シリコン膜など、シリコン、窒素および水素を含有する絶縁膜ＩＦ２を、形成する。このとき、ゲート電極ＧＥとソース電極ＳＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介して絶縁膜ＩＦ２が形成され、ゲート電極ＧＥとドレイン電極ＤＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介さずに絶縁膜ＩＦ２が形成される。その後、絶縁膜ＩＦ２上に、層間絶縁膜ＩＬ（後述する図２８参照）を形成する。そして、層間絶縁膜ＩＬを形成した後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ２に含有される水素を、電位固定層ＶＣに導入する。
【０１９４】
これにより、電位固定層ＶＣに不活性化元素をイオン注入により導入する場合に比べ、チャネル層ＣＨなどの窒化物半導体層の結晶を破壊することなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０１９５】
次に、図２８および図２９を参照しながら、本実施の形態２の半導体装置をさらに詳細に説明する。図２８および図２９は、実施の形態２の半導体装置の構成を示す断面図である。なお、本実施の形態２の半導体装置の構成を示す平面図は、図２と同様にすることができ、図２８は、図２のＡ−Ａ断面に対応し、図２９は、図２のＢ−Ｂ断面に対応する。
【０１９６】
図２８および図２９に示すように、本実施の形態２の半導体装置は、実施の形態１と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡのそれぞれの厚さおよび構成材料は、実施の形態１で説明したとおりである。
【０１９７】
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。なお、絶縁膜ＩＦ１と絶縁膜ＩＦ２との間に、ゲート絶縁膜ＧＩが残存していてもよい。
【０１９８】
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電膜を用いてもよい。
【０１９９】
ゲート電極ＧＥ上には、絶縁膜ＩＦ２を介して層間絶縁膜ＩＬが配置されている。この層間絶縁膜ＩＬは、貫通孔ＴＨ、ならびに、コンタクトホールＣ１ＳおよびＣ１Ｄを有する。ソースパッドＳＰおよびドレインパッドＤＰ（図２参照）は、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、接続部ＶＩＡが配置される（図２９参照）。また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが配置されている。
【０２００】
本実施の形態２においては、実施の形態１と同様に、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２０１】
具体的には、実施の形態１と同様に、電位固定層ＶＣのうち、ドレイン電極ＤＥの下方に位置する部分ＰＶ１における不活性化元素の含有量は、電位固定層ＶＣのうち、ソース電極ＳＥの下方に位置する部分ＰＶ２における不活性化元素の含有量よりも多い。あるいは、電位固定層ＶＣのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＶ３における不活性化元素の含有量は、電位固定層ＶＣのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＶ４における不活性化元素の含有量よりも多い。
【０２０２】
本実施の形態２では、絶縁膜ＩＦは、絶縁膜ＩＦ１と、絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦ１は、ゲート電極ＧＥとソース電極ＳＥとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間、に形成されている。また、絶縁膜ＩＦ２は、ゲート電極ＧＥとソース電極ＳＥとの間では、絶縁膜ＩＦ１上に形成されている。
【０２０３】
そのため、絶縁膜ＩＦのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ３の膜厚ＦＴ３は、絶縁膜ＩＦのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ４の膜厚ＦＴ４よりも、薄い。すなわち、膜厚ＦＴ３は、膜厚ＦＴ４と異なる。また、部分ＰＴ３の上面の高さ位置は、部分ＰＴ４の上面の高さ位置よりも低い。
【０２０４】
層間絶縁膜ＩＬは、絶縁膜ＩＬ２を含む。絶縁膜ＩＬ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間に形成され、シリコンおよび酸素を含有する。ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＬ２は、絶縁膜ＩＦ２上に形成されている。なお、絶縁膜ＩＬ２は、ゲート電極ＧＥとソース電極ＳＥとの間、および、ゲート電極ＧＥ上にも形成されている。
【０２０５】
絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。すなわち、絶縁膜ＩＬ２は、シリコンおよび酸素を含有する。
【０２０６】
例えば、ゲート電極ＧＥとソース電極ＳＥとの間で、障壁層ＢＡ上に、絶縁膜ＩＦ１を、絶縁膜ＩＦの一部として形成する。このとき、ゲート電極ＧＥとドレイン電極ＤＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を形成しない。その後、絶縁膜ＩＦ１上に、水素を含有する窒化シリコン膜など、シリコン、窒素および水素を含有する絶縁膜ＩＦ２を、絶縁膜ＩＦの一部として形成する。このとき、ゲート電極ＧＥとソース電極ＳＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介して絶縁膜ＩＦ２を形成するが、ゲート電極ＧＥとドレイン電極ＤＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介さずに絶縁膜ＩＦ２を形成する。そして、絶縁膜ＩＦ２を形成した後、絶縁膜ＩＦ２上に、絶縁膜ＩＬ２を形成し、絶縁膜ＩＬ２を形成した後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ２に含有される水素を、電位固定層ＶＣに導入する。
【０２０７】
これにより、電位固定層ＶＣに不活性化元素をイオン注入により導入する場合に比べ、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０２０８】
また、本実施の形態２では、絶縁膜ＩＦ２のうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に形成された部分、すなわち部分ＰＴ３は、不活性化元素を含有し、絶縁膜ＩＦ１は、部分ＰＴ３における不活性化元素の濃度よりも低い濃度で不活性化元素を含有するか、または、不活性化元素を含有しない。これは、例えば不活性化元素を含有する絶縁膜ＩＦ１を形成した後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ１に含有される不活性化元素が放出されているためである。
【０２０９】
なお、本実施の形態２では、部分ＰＴ３の膜厚ＦＴ３が部分ＰＴ４の膜厚ＦＴ４よりも薄いため、コンタクトホールＣ１Ｄの深さ寸法は、コンタクトホールＣ１Ｓの深さ寸法よりも小さい。そのため、ドレイン電極ＤＥの高さ寸法は、ソース電極ＳＥの高さ寸法よりも小さい。
【０２１０】
［製法説明］
次いで、図３０〜図３７を参照しながら、本実施の形態２の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３０〜図３７は、実施の形態２の半導体装置の製造工程を示す断面図である。なお、不活性化領域ＩＲを形成する工程以外の工程については、実施の形態１と同様であるため、主として不活性化領域ＩＲを形成する工程について、詳細に説明する。
【０２１１】
まず、実施の形態１と同様に、図５を用いて説明した工程と同様の工程を行って、基板Ｓを用意し、用意した基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡおよびキャップ層ＣＰを、順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０２１２】
次いで、実施の形態１と同様に、図６〜図８を用いて説明した工程と同様の工程を行って、キャップ層ＣＰ上に、絶縁膜ＩＦ１を形成する。
【０２１３】
絶縁膜ＩＦ１は、実施の形態１と同様に、絶縁膜ＩＦ２（図３０参照）における水素の濃度よりも低い濃度で水素を含有するか、水素を含有しない。このような絶縁膜ＩＦ１を形成する方法として、高い濃度で水素を含有する絶縁膜ＩＦ１１を形成し、最表面に絶縁膜ＩＦ１１が露出した状態で基板Ｓに加熱処理を施し、絶縁膜ＩＦ１１に含有される水素を放出させることにより、低い濃度で水素を含有する絶縁膜ＩＦ１を形成することができる。すなわち、電位固定層ＶＣのうち、少なくともゲート電極ＧＥ（図３０参照）に対してソース側に位置する部分の上方に、不活性化元素を含有する絶縁膜ＩＦ１１を形成した後、基板Ｓを加熱処理し、絶縁膜ＩＦ１１における不活性化元素の濃度を低くする。このとき、絶縁膜ＩＦ１１における不活性化元素の濃度が、絶縁膜ＩＦ２における不活性化元素の濃度よりも低くなるように、絶縁膜ＩＦ１１における不活性化元素の濃度を低くする。
【０２１４】
あるいは、後述する図３８を用いて説明するように、低い濃度で水素を含有するか、水素を含有しない絶縁膜ＩＦ１２を形成し、絶縁膜ＩＦ１２からなる絶縁膜ＩＦ１１を形成してもよい。
【０２１５】
次いで、図３０および図３１に示すように、実施の形態１と同様に、素子分離領域ＩＳＯに素子分離ＩＳＦを形成した後、溝Ｔを形成する。この際、素子分離領域ＩＳＯでは、素子分離ＩＳＦに、ゲート線ＧＬ用の溝ＧＬＴを形成する。
【０２１６】
次いで、溝Ｔの内壁および絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に、導電膜ＣＦとして、例えば、窒化チタン（ＴｉＮ）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。
【０２１７】
次いで、導電膜ＣＦ上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて、ゲート電極ＧＥが形成される領域にのみフォトレジスト膜（図示せず）を残存させる。次いで、このフォトレジスト膜（図示せず）をマスクとして、導電膜ＣＦをエッチングすることによりゲート電極ＧＥを形成する。すなわち、電位固定層ＶＣの上方にゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層のゲート絶縁膜（酸化アルミニウム膜）ＧＩは、エッチングせず、残存させる。ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いる。
【０２１８】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１をパターニングする。そして、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１のうち、ゲート電極ＧＥと隣り合う部分のキャップ層ＣＰ上に形成された部分、および、ゲート電極ＧＥに対してソース側に配置された部分を残し、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１のうち、ゲート電極ＧＥに対してドレイン側に配置された部分を、除去する。すなわち、絶縁膜ＩＦ１は、電位固定層ＶＣのうち、平面視において、ゲート電極ＧＥに対して第１の側に位置する部分ＰＰ１の上方には形成されず、電位固定層ＶＣのうち、平面視において、ゲート電極ＧＥに対して第１の側と反対側に位置する部分ＰＰ２の上方に、形成される。絶縁膜ＩＦ１のパターニングは、実施の形態１における方法と同様の方法により行うことができる。
【０２１９】
次いで、キャップ層ＣＰ上に、絶縁膜ＩＦ２として、窒化シリコン膜、すなわちシリコンおよび窒素を含有する絶縁膜を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ２は、キャップ層ＣＰ上に、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、形成される。絶縁膜ＩＦ２は、例えば絶縁膜ＩＦ１に比べ、高い濃度の水素、すなわち不活性化元素を含有する。このとき、絶縁膜ＩＦ１およびＩＦ２により、絶縁膜ＩＦが形成される。すなわち、絶縁膜ＩＦは、絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、を含む。
【０２２０】
次いで、図３２および図３３に示すように、絶縁膜ＩＦ２上に、絶縁膜ＩＬ２として、例えば、酸化シリコン膜を常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。このとき、絶縁膜ＩＬ２からなる層間絶縁膜ＩＬが形成される。なお、絶縁膜ＩＬ２は、絶縁膜ＩＦ２のうち、少なくとも部分ＰＰ１の上方に位置する部分上に、形成されればよい。
【０２２１】
次いで、基板Ｓの加熱処理を行う。例えば、窒素雰囲気中で、例えば５５０℃、３０分など、５００〜８００℃、１０〜６０分の加熱処理を行う。
【０２２２】
このとき、ゲート電極ＧＥに対して第１の側（図３２中の右側、すなわちドレイン側）では、絶縁膜ＩＦ２のうち、部分ＰＰ１の上方に位置する部分に含有される、例えば水素などの不活性化元素が、部分ＰＰ１に拡散により導入され、不活性化領域ＩＲが形成される。一方、ゲート電極ＧＥに対して第１の側と反対側（図３２中の左側、すなわちソース側）では、絶縁膜ＩＦ２のうち、部分ＰＰ２の上方に位置する部分に含有される不活性化元素は、絶縁膜ＩＦ１に阻まれて部分ＰＰ２には導入されず、不活性化領域ＩＲは形成されない。言い換えれば、部分ＰＰ２には、部分ＰＰ２における不活性化元素の濃度が部分ＰＰ１における不活性化元素の濃度よりも低くなるように、不活性化元素が導入されるか、または、不活性化元素が導入されない。
【０２２３】
すなわち、本実施の形態２では、電位固定層ＶＣの上方に形成され、不活性化元素を含有する絶縁膜ＩＦ２のうち、ドレイン側の部分がキャップ層ＣＰに接触し、ソース側の部分がキャップ層ＣＰに接触しない状態で、基板Ｓの加熱処理を行うことにより、電位固定層ＶＣのうちドレイン側の部分のみに、不活性化元素を導入する。
【０２２４】
本実施の形態２によれば、電位固定層ＶＣのうちドレイン側の部分のみを不活性化するために、不活性化元素をイオン注入する必要がないので、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０２２５】
次いで、図３４および図３５に示すように、実施の形態１と同様にして、層間絶縁膜ＩＬ中に、コンタクトホールＣ１ＳおよびＣ１Ｄ、ならびに、貫通孔ＴＨを形成する。このとき、部分ＰＰ１の上方で、絶縁膜ＩＬ２およびＩＦ２を貫通するコンタクトホールＣ１Ｄを形成し、部分ＰＰ２の上方で、絶縁膜ＩＬ２およびＩＦ２、ゲート絶縁膜ＧＩ、ならびに、絶縁膜ＩＦ１を貫通するコンタクトホールＣ１Ｓを形成する。
【０２２６】
次いで、図３６および図３７に示すように、実施の形態１と同様にして、コンタクトホールＣ１Ｓ内に導電膜ＣＦからなるソース電極ＳＥを形成し、コンタクトホールＣ１Ｄ内に導電膜ＣＦからなるドレイン電極ＤＥを形成し、貫通孔ＴＨ内に導電膜ＣＦからなる接続部ＶＩＡを形成する。さらに、図２８および図２９に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ等の上に、保護膜ＰＲＯを形成する。
【０２２７】
以上の工程により、本実施の形態２の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態２の半導体装置を製造してもよい。
【０２２８】
このように、本実施の形態２においても、実施の形態１と同様に、電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。また、本実施の形態２においても、実施の形態１と同様に、貫通孔ＴＨ内の接続部ＶＩＡを、素子分離領域ＩＳＯ内に配置したので、半導体素子の微細化または高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
【０２２９】
さらに、本実施の形態２においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２３０】
本実施の形態２においては、図３２および図３３を用いて説明した工程において、ゲート電極ＧＥに対してドレイン側の絶縁膜ＩＦ２がキャップ層ＣＰと接触し、ゲート電極ＧＥに対してソース側の絶縁膜ＩＦ２がキャップ層ＣＰと接触していない状態で、例えば窒素雰囲気中で加熱処理を行う。そのため、ソース側では、絶縁膜ＩＦ２に含まれる例えば水素などの不活性化元素が、電位固定層ＶＣに導入されないものの、ドレイン側では、絶縁膜ＩＦ２に含まれる例えば水素などの不活性化元素が、電位固定層ＶＣに導入される。したがって、ドレイン側で、不活性化領域ＩＲを確実に形成することができる。
【０２３１】
＜実施の形態２の第１変形例＞
上記半導体装置（図２８参照）においては、絶縁膜ＩＦ１として、高い濃度で水素を含有する絶縁膜を形成した後、加熱処理により絶縁膜に含有される水素を放出させたが、最初から水素濃度が低い絶縁膜を形成してもよい。
【０２３２】
図３８は、実施の形態２の第１変形例の半導体装置の製造工程を示す断面図である。
【０２３３】
本第１変形例においては、図５〜図８を用いて説明した工程と同様の工程を行って、素子分離領域ＩＳＯに素子分離ＩＳＦを形成した後、低い濃度で水素を含有するか、または、水素を含有しない絶縁膜ＩＦ１２を形成し、絶縁膜ＩＦ１２からなる絶縁膜ＩＦ１を形成する。
【０２３４】
実施の形態２では、図６〜図８を用いて説明したように、高い濃度で水素を含有する絶縁膜ＩＦ１１を形成した後、最表面に絶縁膜ＩＦ１１が露出した状態で基板Ｓに加熱処理を施し、絶縁膜ＩＦ１１に含有される水素を放出させることにより、低い濃度で水素を含有する絶縁膜ＩＦ１を形成する。そのため、基板Ｓに加熱処理を施す際に、絶縁膜ＩＦ１１に含有される水素の一部が、ソース側の電位固定層ＶＣに導入されるおそれがある。
【０２３５】
一方、本第１変形例では、例えば図９に対応した工程を説明する図３８に示すように、最初から、低い濃度で水素を含有するか、または、水素を含有しない絶縁膜ＩＦ１２を形成し、絶縁膜ＩＦ１２からなる絶縁膜ＩＦ１を形成する。そのため、絶縁膜ＩＦ１１（図６参照）に含有される水素の一部を、ソース側の電位固定層ＶＣに導入するために、基板Ｓに加熱処理を施す必要がないので、ソース側の電位固定層ＶＣにおけるアクセプタ濃度が低減されてしまうリスクを減らせる効果が大きい。
【０２３６】
＜実施の形態２の第２変形例＞
上記半導体装置においては、ゲート電極ＧＥとドレイン電極ＤＥとの間で、絶縁膜ＩＦ２が、キャップ層ＣＰと接触し、かつ、絶縁膜ＩＬ２により覆われた状態で、加熱処理を施すことにより、不活性化領域ＩＲを形成した。しかし、ゲート電極ＧＥとドレイン電極ＤＥとの間で、絶縁膜ＩＦ２が、キャップ層ＣＰと接触し、かつ、絶縁膜ＩＦ２の膜厚が厚い状態で、加熱処理を施すことにより、不活性化領域ＩＲを形成してもよい。
【０２３７】
図３９は、実施の形態２の第２変形例の半導体装置の構成を模式的に示す断面図である。
【０２３８】
本第２変形例の半導体装置は、実施の形態２と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。
【０２３９】
本第２変形例の半導体装置は、実施の形態２と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡの上方に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。また、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで達する溝Ｔの内壁には、ゲート絶縁膜ＧＩが形成され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。
【０２４０】
本第２変形例においては、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間で、障壁層ＢＡの上方に、絶縁膜ＩＦが形成されている。絶縁膜ＩＦのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ３の膜厚ＦＴ３は、絶縁膜ＩＦのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ４の膜厚ＦＴ４よりも、厚い。
【０２４１】
本第２変形例においては、実施の形態２（図２８参照）と同様に、例えば、水素を含有しないか、または、絶縁膜ＩＦ２における水素の濃度よりも低い濃度で水素を含有する絶縁膜ＩＦ１を、障壁層ＢＡ上に形成する。このとき、ゲート電極ＧＥとソース電極ＳＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１が形成されるが、ゲート電極ＧＥとドレイン電極ＤＥとの間では、絶縁膜ＩＦ１が形成されない。
【０２４２】
そして、絶縁膜ＩＦ１を形成した後、絶縁膜ＩＦ１上に、水素を含有する窒化シリコン膜など、シリコン、窒素および水素を含有する絶縁膜ＩＦ２を、形成する。このとき、ゲート電極ＧＥとソース電極ＳＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介して絶縁膜ＩＦ２が形成され、ゲート電極ＧＥとドレイン電極ＤＥとの間では、障壁層ＢＡ上に、絶縁膜ＩＦ１を介さずに絶縁膜ＩＦ２が形成される。その後、基板Ｓを加熱処理することにより、絶縁膜ＩＦ２に含有される水素を、電位固定層ＶＣに導入する。
【０２４３】
これにより、電位固定層ＶＣに不活性化元素をイオン注入により導入する場合に比べ、チャネル層ＣＨなどの窒化物半導体層の結晶を破壊することなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０２４４】
図４０は、実施の形態２の第２変形例の半導体装置の製造工程を示す断面図である。
【０２４５】
本第２変形例においては、図５〜図８を用いて説明した工程と同様の工程を行って、素子分離領域ＩＳＯに素子分離ＩＳＦを形成した後、図４０に示すように、溝Ｔを形成する。
【０２４６】
次いで、溝Ｔの内壁および絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に、導電膜ＣＦからなるゲート電極ＧＥを形成する。
【０２４７】
次いで、キャップ層ＣＰ上に、絶縁膜ＩＦ２として、窒化シリコン膜を、例えばＰＥＣＶＤ法などを用いて、例えば、３００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ２は、キャップ層ＣＰ上に、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、形成される。絶縁膜ＩＦ２は、例えば絶縁膜ＩＦ１に比べ、高い濃度の水素を含有する。
【０２４８】
次いで、絶縁膜ＩＦ２のうち、ゲート電極ＧＥが形成された領域とドレイン電極ＤＥ（図３９参照）が形成される領域との間の領域、および、ドレイン電極ＤＥが形成される領域、に配置された部分以外の部分を、例えばフォトリソグラフィ技術およびエッチング技術を用いて、薄化する。すなわち、絶縁膜ＩＦ２のうち、ゲート電極ＧＥに対してソース側の部分ＰＴ４を薄化し、絶縁膜ＩＦ２のうち、ゲート電極ＧＥに対してドレイン側の部分ＰＴ３を薄化しない。また、薄化される部分の絶縁膜ＩＦ２は、例えば、３００ｎｍ程度の膜厚が５０ｎｍ程度の膜厚に減少するように、薄化される。
【０２４９】
次いで、基板Ｓの加熱処理を行う。例えば、窒素雰囲気中で、例えば５５０℃、３０分など、５００〜８００℃、１０〜６０分の加熱処理を行う。
【０２５０】
このとき、ゲート電極ＧＥに対して第１の側（図４０中の右側、すなわちドレイン側）では、絶縁膜ＩＦ２が薄化されていない。そのため、ゲート電極ＧＥに対してドレイン側では、絶縁膜ＩＦ２のうち表面側の部分に含有される不活性化元素は、窒素雰囲気中に放出されるが、絶縁膜ＩＦ２のキャップ層ＣＰとの界面付近の部分に含有される不活性化元素は、電位固定層ＶＣに拡散により導入され、不活性化領域ＩＲが形成される。一方、ゲート電極ＧＥに対して第１の側と反対側（図４０中の左側、すなわちソース側）では、絶縁膜ＩＦ２に含有される不活性化元素は、絶縁膜ＩＦ１に阻まれて電位固定層ＶＣには導入されず、不活性化領域ＩＲは形成されない。
【０２５１】
本第２変形例によれば、実施の形態２と同様に、電位固定層ＶＣのうちドレイン側の部分のみを不活性化するために、不活性化元素をイオン注入する必要がないので、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０２５２】
次いで、図３４および図３５を用いて説明した工程と同様の工程を行って、ゲート電極ＧＥ上に、層間絶縁膜ＩＬを形成し、さらに、層間絶縁膜ＩＬ中に、コンタクトホールＣ１ＳおよびＣ１Ｄ、ならびに、貫通孔ＴＨを形成する。次いで、図３６および図３７を用いて説明した工程と同様の工程を行って、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥ等を形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥ等の上に、保護膜ＰＲＯを形成する。以上の工程により、本第２変形例の半導体装置を形成することができる。
【０２５３】
（実施の形態３）
実施の形態１および２においては、ＭＩＳＦＥＴとしての半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態３のように、ゲート電極の下にゲート接合層を配置した接合ＦＥＴとしての半導体装置としてもよい。
【０２５４】
以下、図面を参照しながら本実施の形態３の半導体装置について詳細に説明する。なお、以下では、本実施の形態３を、ソース側で絶縁膜ＩＦ２が絶縁膜ＩＦ１を介して窒化物半導体層と接触し、ドレイン側で絶縁膜ＩＦ２が絶縁膜ＩＦ１を介さずに窒化物半導体層と接触する場合、すなわち実施の形態２に適用した場合について、説明する。しかし、前述したように、本実施の形態３を、ドレイン側で絶縁膜ＩＦ２が絶縁膜ＩＬ１（図３参照）に覆われ、ソース側で絶縁膜ＩＦ２が絶縁膜ＩＬ１に覆われていない場合、すなわち実施の形態１に適用してもよい。
【０２５５】
［構造説明］
図４１は、実施の形態３の半導体装置の構成を模式的に示す断面図である。本実施の形態３の半導体装置（半導体素子）は、窒化物半導体を用いた接合ＦＥＴである。
【０２５６】
本実施の形態３の半導体装置は、実施の形態２の半導体装置と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。
【０２５７】
本実施の形態３の半導体装置は、実施の形態２とは異なり、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡの上方に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。ゲート接合層ＪＬには、ｐ型の不純物が添加されている。また、ゲート接合層ＪＬとゲート電極ＧＥとは、正孔に対してオーミック接続していることが好ましい。ゲート電極ＧＥ、ドレイン電極ＤＥおよびソース電極ＳＥ、ならびに、障壁層ＢＡおよびチャネル層ＣＨにより、接合ＦＥＴが形成されている。
【０２５８】
なお、本実施の形態３の半導体装置は、ゲート電極ＧＥが障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成され、溝Ｔ（リセス）が形成されていない点を除き、実施の形態２の半導体装置と同様にすることができる。
【０２５９】
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガスが生成されるが、ゲート接合層ＪＬの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガスが形成されない。このため、本実施の形態３の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【０２６０】
本実施の形態３においても、実施の形態２と同様に、素子分離領域ＩＳＯにおいて、素子分離ＩＳＦを貫通し、その下方の電位固定層ＶＣまで達する、電極としての接続部ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。また、接続部ＶＩＡは、電位固定層ＶＣと接触している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位またはオン抵抗などの特性の変動を低減することができる。
【０２６１】
また、本実施の形態３においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２６２】
次いで、図４２および図４３を参照しながら、本実施の形態３の半導体装置をさらに詳細に説明する。図４２および図４３は、実施の形態３の半導体装置の構成を示す断面図である。なお、本実施の形態３の半導体装置の構成を示す平面図は、図２と同様にすることができ、図４２は、図２のＡ−Ａ断面に対応し、図４３は、図２のＢ−Ｂ断面に対応する。
【０２６３】
図４２および図４３に示すように、本実施の形態３の半導体装置は、実施の形態２の半導体装置と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡのそれぞれの厚さおよび構成材料は、実施の形態１で説明したとおりである。
【０２６４】
本実施の形態３の半導体装置は、実施の形態２の半導体装置とは異なり、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。
【０２６５】
ゲート接合層ＪＬとしては、例えば、ＧａＮ層を用いることができる。また、ＧａＮ層の厚さは、目標の特性に合わせて所望の厚さとすることができるが、例えば、５０ｎｍ程度である。ゲート接合層ＪＬの材料としては、ＧａＮの他、ＡｌＮまたはＩｎＮなどを用いることができる。なお、ゲート接合層ＪＬとしては、ｐ型の不純物が添加されていることが好ましい。ｐ型の不純物としては、例えば、Ｂｅ、ＣまたはＭｇなどが挙げられる。また、ゲート電極ＧＥの厚さおよび構成材料は、実施の形態１で説明したとおりである。
【０２６６】
ゲート電極ＧＥ上には、絶縁膜ＩＦ２を介して層間絶縁膜ＩＬが配置されている。この層間絶縁膜ＩＬは、貫通孔ＴＨ、ならびに、コンタクトホールＣ１ＳおよびＣ１Ｄを有する。ソースパッドＳＰおよびドレインパッドＤＰ（図２参照）は、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、接続部ＶＩＡが配置される（図４３参照）。また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが配置されている。
【０２６７】
本実施の形態３においては、実施の形態２と同様に、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２６８】
具体的には、実施の形態２と同様に、電位固定層ＶＣのうち、ドレイン電極ＤＥの下方に位置する部分ＰＶ１における不活性化元素の含有量は、電位固定層ＶＣのうち、ソース電極ＳＥの下方に位置する部分ＰＶ２における不活性化元素の含有量よりも多い。あるいは、電位固定層ＶＣのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＶ３における不活性化元素の含有量は、電位固定層ＶＣのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＶ４における不活性化元素の含有量よりも多い。
【０２６９】
本実施の形態３では、実施の形態２と同様に、絶縁膜ＩＦは、絶縁膜ＩＦ１と、絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦ１は、ゲート電極ＧＥとソース電極ＳＥとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間、に形成されている。また、絶縁膜ＩＦ２は、ゲート電極ＧＥとソース電極ＳＥとの間では、絶縁膜ＩＦ１上に形成されている。
【０２７０】
そのため、絶縁膜ＩＦのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ３の膜厚ＦＴ３は、絶縁膜ＩＦのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ４の膜厚ＦＴ４よりも、薄い。すなわち、膜厚ＦＴ３は、膜厚ＦＴ４と異なる。また、部分ＰＴ３の上面の高さ位置は、部分ＰＴ４の上面の高さ位置よりも低い。
【０２７１】
［製法説明］
次いで、図４４〜図４８を参照しながら、本実施の形態３の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４４〜図４８は、実施の形態３の半導体装置の製造工程を示す断面図である。なお、ゲート接合層ＪＬを形成する工程以外の工程については、実施の形態２と同様であるため、主としてゲート接合層ＪＬを形成する工程について、詳細に説明する。
【０２７２】
まず、実施の形態１と同様に、図５を用いて説明した工程と同様の工程を行って、基板Ｓを用意し、用意した基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡを、順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０２７３】
次いで、図４４に示すように、障壁層ＢＡ上に、窒化物半導体層ＪＬ１として、例えば、ｐ型の不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型の不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を５０ｎｍ程度堆積させる。
【０２７４】
次いで、窒化物半導体層ＪＬ１上に、導電膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、ゲート電極ＧＥが形成される領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電膜および窒化物半導体層ＪＬ１をドライエッチングによりパターニングする。これにより、導電膜からなるゲート電極ＧＥと、窒化物半導体層ＪＬ１のうち、ゲート電極ＧＥと障壁層ＢＡとの間の部分からなるゲート接合層ＪＬを形成する。
【０２７５】
次いで、図４５に示すように、障壁層ＢＡ上に、絶縁膜ＩＦ１を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ１は、ゲート電極ＧＥおよびゲート接合層ＪＬを覆うように、形成される。絶縁膜ＩＦ１は、実施の形態２で説明した材料を用い、実施の形態２と同様に形成することができる。
【０２７６】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。そして、絶縁膜ＩＦ１のうち、ゲート電極ＧＥおよびゲート接合層ＪＬの表面に形成された部分、ゲート電極ＧＥと隣り合う部分の障壁層ＢＡ上に形成された部分、および、ゲート電極ＧＥに対してソース側に配置された部分を残し、絶縁膜ＩＦ１のうち、ゲート電極ＧＥに対してドレイン側に配置された部分を、除去する。絶縁膜ＩＦ１のパターニングは、実施の形態１における方法と同様の方法により行うことができる。
【０２７７】
次いで、障壁層ＢＡ上に、絶縁膜ＩＦ２として、窒化シリコン膜、すなわちシリコンおよび窒素を含有する絶縁膜を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ２は、障壁層ＢＡ上に、絶縁膜ＩＦ１を覆うように、形成される。絶縁膜ＩＦ２は、例えば絶縁膜ＩＦ１に比べ、高い濃度の水素、すなわち不活性化元素を含有する。このとき、絶縁膜ＩＦ１およびＩＦ２により、絶縁膜ＩＦが形成される。
【０２７８】
次いで、図４６に示すように、絶縁膜ＩＦ２上に、絶縁膜ＩＬ２として、例えば、酸化シリコン膜を常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。このとき、絶縁膜ＩＬ２からなる層間絶縁膜ＩＬが形成される。
【０２７９】
次いで、基板Ｓの加熱処理を行う。例えば、窒素雰囲気中で、例えば５５０℃、３０分など、５００〜８００℃、１０〜６０分の加熱処理を行う。
【０２８０】
このとき、ゲート電極ＧＥに対して第１の側（図４６中の右側、すなわちドレイン側）では、絶縁膜ＩＦ２のうち、部分ＰＰ１の上方に位置する部分に含有される、例えば水素などの不活性化元素が、部分ＰＰ１に拡散により導入され、不活性化領域ＩＲが形成される。一方、ゲート電極ＧＥに対して第１の側と反対側（図４６中の左側、すなわちソース側）では、絶縁膜ＩＦ２のうち、部分ＰＰ２の上方に位置する部分に含有される不活性化元素は、絶縁膜ＩＦ１に阻まれて部分ＰＰ２には導入されず、不活性化領域ＩＲは形成されない。
【０２８１】
すなわち、本実施の形態３では、電位固定層ＶＣの上方に形成され、不活性化元素を含有する絶縁膜ＩＦ２のうち、ドレイン側の部分が障壁層ＢＡに接触し、ソース側の部分が障壁層ＢＡに接触しない状態で、基板Ｓの加熱処理を行うことにより、電位固定層ＶＣのうちドレイン側の部分のみに、不活性化元素を導入する。
【０２８２】
本実施の形態３によれば、電位固定層ＶＣのうちドレイン側の部分のみを不活性化するために、不活性化元素をイオン注入する必要がないので、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０２８３】
次いで、図４７に示すように、実施の形態１と同様にして、層間絶縁膜ＩＬ中に、コンタクトホールＣ１ＳおよびＣ１Ｄ、ならびに、貫通孔ＴＨを形成する。
【０２８４】
次いで、図４８に示すように、実施の形態１と同様にして、コンタクトホールＣ１Ｓ内に導電膜ＣＦからなるソース電極ＳＥを形成し、コンタクトホールＣ１Ｄ内に導電膜ＣＦからなるドレイン電極ＤＥを形成する。さらに、図４２に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ等の上に、保護膜ＰＲＯを形成する。
【０２８５】
以上の工程により、本実施の形態３の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態３の半導体装置を製造してもよい。
【０２８６】
（実施の形態４）
実施の形態１および２においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態４のように、ゲート電極の下にゲート絶縁膜を有さない構成の半導体装置としてもよい。
【０２８７】
以下、図面を参照しながら本実施の形態４の半導体装置について詳細に説明する。なお、以下では、本実施の形態４を、ソース側で絶縁膜ＩＦ２が絶縁膜ＩＦ１を介して窒化物半導体層と接触し、ドレイン側で絶縁膜ＩＦ２が絶縁膜ＩＦ１を介さずに窒化物半導体層と接触する場合、すなわち実施の形態２に適用した場合について、説明する。しかし、前述したように、本実施の形態４を、ドレイン側で絶縁膜ＩＦ２が絶縁膜ＩＬ１（図３参照）に覆われ、ソース側で絶縁膜ＩＦ２が絶縁膜ＩＬ１に覆われていない場合、すなわち実施の形態１に適用してもよい。
【０２８８】
［構造説明］
図４９は、実施の形態４の半導体装置の構成を模式的に示す断面図である。本実施の形態４の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。
【０２８９】
本実施の形態４の半導体装置は、実施の形態２の半導体装置と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。
【０２９０】
本実施の形態４の半導体装置は、障壁層ＢＡの上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。
【０２９１】
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガスが生成されるが、ゲート電極ＧＥに所定の電位を印加しておくことで、２次元電子ガスを消失させ、オフ状態とすることができる。
【０２９２】
本実施の形態４においても、実施の形態２と同様に、素子分離領域ＩＳＯにおいて、素子分離ＩＳＦを貫通し、その下方の電位固定層ＶＣまで達する、電極としての接続部ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。また、接続部ＶＩＡは、電位固定層ＶＣと接触している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位またはオン抵抗などの特性の変動を低減することができる。
【０２９３】
また、本実施の形態４においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２９４】
次いで、図５０を参照しながら、本実施の形態４の半導体装置をさらに詳細に説明する。図５０は、実施の形態４の半導体装置の構成を示す断面図である。なお、本実施の形態４の半導体装置の構成を示す平面図は、図２と同様にすることができ、図５０は、図２のＡ−Ａ断面に対応する。
【０２９５】
図５０に示すように、本実施の形態４の半導体装置は、実施の形態２の半導体装置と同様に、基板Ｓを有し、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが、順に形成されている。そして、本実施の形態４の半導体装置は、障壁層ＢＡ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥと、を有する。ゲート電極ＧＥ、ドレイン電極ＤＥおよびソース電極ＳＥ、ならびに、障壁層ＢＡおよびチャネル層ＣＨにより、ＨＥＭＴが形成されている。
【０２９６】
層間絶縁膜ＩＬおよび絶縁膜ＩＦには、コンタクトホールＣ１ＤおよびＣ１Ｓが形成され、コンタクトホールＣ１Ｄ内にはドレイン電極ＤＥが形成され、コンタクトホールＣ１Ｓ内にはソース電極ＳＥが形成されている。ドレイン電極ＤＥは、ドレインパッドＤＰ（図２参照）と接続され、ソース電極ＳＥは、ソースパッドＳＰ（図２参照）と接続される。また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜ＰＲＯが配置されている。
【０２９７】
本実施の形態４においては、実施の形態２と同様に、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０２９８】
具体的には、実施の形態２と同様に、電位固定層ＶＣのうち、ドレイン電極ＤＥの下方に位置する部分ＰＶ１における不活性化元素の含有量は、電位固定層ＶＣのうち、ソース電極ＳＥの下方に位置する部分ＰＶ２における不活性化元素の含有量よりも多い。あるいは、電位固定層ＶＣのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＶ３における不活性化元素の含有量は、電位固定層ＶＣのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＶ４における不活性化元素の含有量よりも多い。
【０２９９】
本実施の形態４では、実施の形態２と同様に、絶縁膜ＩＦは、絶縁膜ＩＦ１と、絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦ１は、ゲート電極ＧＥとソース電極ＳＥとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとドレイン電極ＤＥとの間、および、ゲート電極ＧＥとソース電極ＳＥとの間、に形成されている。また、絶縁膜ＩＦ２は、ゲート電極ＧＥとソース電極ＳＥとの間では、絶縁膜ＩＦ１上に形成されている。
【０３００】
そのため、絶縁膜ＩＦのうち、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する部分ＰＴ３の膜厚ＦＴ３は、絶縁膜ＩＦのうち、ゲート電極ＧＥとソース電極ＳＥとの間に位置する部分ＰＴ４の膜厚ＦＴ４よりも、薄い。すなわち、膜厚ＦＴ３は、膜厚ＦＴ４と異なる。また、部分ＰＴ３の上面の高さ位置は、部分ＰＴ４の上面の高さ位置よりも低い。
【０３０１】
［製法説明］
次いで、図５１および図５２を参照しながら、本実施の形態４の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５１および図５２は、実施の形態４の半導体装置の製造工程を示す断面図である。なお、ゲート電極ＧＥを形成する工程以外の工程については、実施の形態２と同様であるため、主としてゲート電極ＧＥを形成する工程について、詳細に説明する。
【０３０２】
まず、実施の形態１と同様に、図５を用いて説明した工程と同様の工程を行って、基板Ｓを用意し、用意した基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡを、順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０３０３】
次いで、図５１に示すように、障壁層ＢＡ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ１は、実施の形態２で説明した材料を用い、実施の形態２と同様に形成することができる。
【０３０４】
次いで、絶縁膜ＩＦ１に開口部を設け、開口部内、および、絶縁膜ＩＦ１上に、導電膜として、例えば、窒化チタン（ＴｉＮ）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、ゲート電極ＧＥが形成される領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電膜および窒化物半導体層ＪＬ１をドライエッチングによりパターニングする。これにより、導電膜からなるゲート電極ＧＥを形成する。
【０３０５】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。そして、絶縁膜ＩＦ１のうち、ゲート電極ＧＥと隣り合う部分の障壁層ＢＡ上に形成された部分、および、ゲート電極ＧＥに対してソース側に配置された部分を残し、絶縁膜ＩＦ１のうち、ゲート電極ＧＥに対してドレイン側に配置された部分を、除去する。絶縁膜ＩＦ１のパターニングは、実施の形態２における方法と同様の方法により行うことができる。
【０３０６】
次いで、障壁層ＢＡ上に、絶縁膜ＩＦ２として、窒化シリコン膜、すなわちシリコンおよび窒素を含有する絶縁膜を、例えばＰＥＣＶＤ法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。絶縁膜ＩＦ２は、障壁層ＢＡ上に、絶縁膜ＩＦ１を覆うように、形成される。絶縁膜ＩＦ２は、例えば絶縁膜ＩＦ１に比べ、高い濃度の水素、すなわち不活性化元素を含有する。このとき、絶縁膜ＩＦ１およびＩＦ２により、絶縁膜ＩＦが形成される。
【０３０７】
次いで、図５２に示すように、絶縁膜ＩＦ２上に、絶縁膜ＩＬ２として、例えば、酸化シリコン膜を常圧ＣＶＤ法などを用いて５００ｎｍ程度堆積する。このとき、絶縁膜ＩＬ２からなる層間絶縁膜ＩＬが形成される。
【０３０８】
次いで、基板Ｓの加熱処理を行う。例えば、窒素雰囲気中で、例えば５５０℃、３０分など、５００〜８００℃、１０〜６０分の加熱処理を行う。
【０３０９】
このとき、ゲート電極ＧＥに対して第１の側（図５２中の右側、すなわちドレイン側）では、絶縁膜ＩＦ２のうち、部分ＰＰ１の上方に位置する部分に含有される、例えば水素などの不活性化元素が、部分ＰＰ１に拡散により導入され、不活性化領域ＩＲが形成される。一方、ゲート電極ＧＥに対して第１の側と反対側（図５２中の左側、すなわちソース側）では、絶縁膜ＩＦ２のうち、部分ＰＰ２の上方に位置する部分に含有される不活性化元素は、絶縁膜ＩＦ１に阻まれて部分ＰＰ２には導入されず、不活性化領域ＩＲは形成されない。
【０３１０】
すなわち、本実施の形態４では、電位固定層ＶＣの上方に形成され、不活性化元素を含有する絶縁膜ＩＦ２のうち、ドレイン側の部分が障壁層ＢＡに接触し、ソース側の部分が障壁層ＢＡに接触しない状態で、基板Ｓの加熱処理を行うことにより、電位固定層ＶＣのうちドレイン側の部分のみに、不活性化元素を導入する。
【０３１１】
本実施の形態４によれば、電位固定層ＶＣのうちドレイン側の部分のみを不活性化するために、不活性化元素をイオン注入する必要がないので、チャネル層ＣＨなどの窒化物半導体層の結晶に損傷を与えることなく、ドレイン側の電位固定層ＶＣを不活性化することができる。
【０３１２】
次いで、図５０に示すように、実施の形態２と同様にして、層間絶縁膜ＩＬ中に、コンタクトホールＣ１ＳおよびＣ１Ｄ、ならびに、貫通孔ＴＨを形成する。
【０３１３】
次いで、図５０に示すように、実施の形態２と同様にして、コンタクトホールＣ１Ｓ内に導電膜ＣＦからなるソース電極ＳＥを形成し、コンタクトホールＣ１Ｄ内に導電膜ＣＦからなるドレイン電極ＤＥを形成し、貫通孔ＴＨ内に導電膜ＣＦからなる接続部ＶＩＡを形成する。さらに、ソース電極ＳＥおよびドレイン電極ＤＥ等の上に、保護膜ＰＲＯを形成する。
【０３１４】
以上の工程により、本実施の形態４の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態４の半導体装置を製造してもよい。
【０３１５】
（実施の形態５）
実施の形態１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態５においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。
【０３１６】
以下、図面を参照しながら本実施の形態５の半導体装置について詳細に説明する。なお、実施の形態１と同様の構成については、その説明を省略する。
【０３１７】
図５３は、実施の形態５の半導体装置の構成を模式的に示す断面図である。図５４は、実施の形態５の半導体装置の構成を示す断面図である。
【０３１８】
本実施の形態５の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。本実施の形態５の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０３１９】
本実施の形態５の半導体装置においては、図５３および図５４に示すように、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣまで達する溝部としての貫通孔ＴＨを形成し、貫通孔ＴＨ内に、接続部ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと一体として形成され、ソース電極ＳＥと電気的に接続される。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１において説明したように、閾値電位またはオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる。
【０３２０】
また、本実施の形態５においては、ドレイン電極ＤＥの下方、および、ゲート電極ＧＥとドレイン電極ＤＥとの間に、不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このような不活性化領域ＩＲを設けることにより、ドレイン耐圧を向上させることができる。
【０３２１】
図５５および図５６は、実施の形態５の半導体装置の他の構成を模式的に示す断面図である。図５５に示すように、貫通孔ＴＨの底面を、電位固定層ＶＣの上面と同じ高さ位置に配置し、接続部ＶＩＡの底部と電位固定層ＶＣとが接するように構成してもよい。また、図５６に示すように、接続部ＶＩＡが配置される貫通孔ＴＨの底面を、電位固定層ＶＣの底面より下方に配置し、接続部ＶＩＡの側面の一部と電位固定層ＶＣとが接するように構成してもよい。このように、接続部ＶＩＡは、電位固定層ＶＣと接するように配置されていればよい。
【０３２２】
本実施の形態５の半導体装置（図５３、図５５および図５６参照）は、貫通孔ＴＨの位置または深さを変更するだけで、実施の形態１と同様の工程で形成することができる。
【０３２３】
図５７は、実施の形態５の半導体装置の他の構成を模式的に示す断面図である。図５７に示す半導体装置は、図４９に示す半導体装置からチャネル下地層ＵＣおよび接続部ＶＩＡの構成を省略したものである。このように、チャネル下地層ＵＣおよび接続部ＶＩＡを省略してもよい（実施の形態１等においても同様）。
【０３２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０３２５】
例えば、上記実施の形態１の変形例で説明した接続部ＶＩＡを省略した構成を、実施の形態２〜実施の形態４のいずれかの半導体装置に適用してもよい。また、実施の形態１または実施の形態２の接続部ＶＩＡを、実施の形態５で説明したように活性領域ＡＣのソース電極ＳＥの下に配置してもよく、また、実施の形態１または実施の形態２の接続部ＶＩＡの底面の位置を、実施の形態５で説明したように変更してもよい。また、この他、各実施の形態において説明した各部位の構成または製造工程において種々の組合せが可能である。
【符号の説明】
【０３２６】
ＡＣ  活性領域
ＢＡ  障壁層
ＢＵ  バッファ層
Ｃ１Ｄ、Ｃ１Ｓ  コンタクトホール
ＣＦ  導電膜
ＣＨ  チャネル層
ＣＰ  キャップ層
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＤＷ  ドレイン配線
ＦＴ１〜ＦＴ４  膜厚
ＧＥ  ゲート電極
ＧＦＰ  ゲートフィールドプレート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＬＴ  溝
ＩＦ、ＩＦ１、ＩＦ１１、ＩＦ１２、ＩＦ２、ＩＬ１、ＩＬ２  絶縁膜
ＩＬ  層間絶縁膜
ＩＲ  不活性化領域
ＩＳＦ  素子分離
ＩＳＯ  素子分離領域
ＪＬ  ゲート接合層
ＪＬ１  窒化物半導体層
ＮＵＣ  核生成層
ＰＰ１、ＰＰ２、ＰＴ１〜ＰＴ４、ＰＶ１〜ＰＶ４  部分
ＰＲ１、ＰＲ２  フォトレジスト膜
ＰＲＯ  保護膜
Ｓ  基板
ＳＥ  ソース電極
ＳＦＰ  ソースフィールドプレート電極
ＳＰ  ソースパッド
ＳＷ  ソース配線
Ｔ  溝
ＴＨ  貫通孔
ＵＣ  チャネル下地層
ＶＣ  電位固定層
ＶＩＡ  接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５６】
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【図５７】
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