(57)【特許請求の範囲】
【請求項１】
高周波信号が入力される第１端子と、前記第１端子と結合された第２端子と、前記第１端子から入力された信号が分配される第３端子及び第４端子とを備えた、９０度ハイブリッドカプラである、第１カプラと、
前記第２端子に結合された第１フィルタと、を備え、
前記第１フィルタが、前記第２端子と基準電位との間に接続されたキャパシタと、一端が前記第２端子に接続され他端が開放された第１線路と、を有し、
前記第３端子の出力信号は、前記第４端子の出力信号と同相又は逆相の信号である、電子装置。
【請求項２】
高周波信号が入力される第１端子と、前記第１端子と結合された第２端子と、前記第１端子から入力された信号が分配される第３端子及び第４端子とを備えた、９０度ハイブリッドカプラである、第１カプラと、
前記第２端子に結合された第１フィルタと、を備え、
前記第１フィルタが、一端が前記第２端子に接続され他端が開放された第１線路と、一端が前記第２端子に接続され他端が基準電位に短絡された第２線路と、を有し、
前記第３端子の出力信号は、前記第４端子の出力信号と同相又は逆相の信号である、電子装置。
【請求項３】
高周波信号が入力される第１端子と、前記第１端子と結合された第２端子と、前記第１端子から入力された信号が分配される第３端子及び第４端子とを備えた、９０度ハイブリッドカプラである、第１カプラと、
前記第２端子に結合された第１フィルタと、を備え、
前記第１フィルタが、ＦＥＴと、一端が前記第２端子に接続され他端が開放された第１線路と、を有し、
前記ＦＥＴのドレイン端子が前記第２端子に接続され、前記ＦＥＴのソース端子が基準電位に接続され、
前記第３端子の出力信号は、前記第４端子の出力信号と同相又は逆相の信号である、電子装置。
【請求項４】
一端が前記第３端子に接続され他端が前記第４端子に接続された第３線路をさらに備える、請求項１〜３のいずれか一項に記載の電子装置。
【請求項５】
一端が前記第３端子に接続され他端が前記第４端子に接続された第３線路をさらに備え、前記第３線路の線路長が前記第１線路の線路長の２倍である、請求項１〜３のいずれか一項に記載の電子装置。
【請求項６】
前記第１端子に接続され、阻止帯域及び通過帯域を設定する第２フィルタを更に備え、
前記第２フィルタが前記第１フィルタと同一の回路構成を有する、請求項１〜５のいずれか一項に記載の電子装置。
【請求項７】
前記第３端子及び前記第４端子に線路を介して接続された第１ノードを有する第２カプラを備える，請求項１〜６のいずれか一項に記載の電子装置。
【請求項８】
前記第２カプラが、前記第３端子と前記第４端子との間に接続された抵抗素子を有する、請求項７に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の周波数帯域の電気信号を通過させ、他の周波数帯域の電気信号を阻止する電子装置に関する。
【背景技術】
【０００２】
従来、高周波数帯域で用いられる回路として、カプラを備えた回路が知られている。例えば、特許文献１には、カプラを備えた低三次元歪み増幅器が記載されている。この低三次元歪み増幅器は、二つの信号経路における三次元歪みの振幅を等しくするとともにその位相を反転させ、それぞれの信号経路を経由した二つの信号をカプラにおいて逆相で結合させて、三次元歪みを低減する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２０６７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、高周波数帯域で用いられる電子装置としては、所定の間隔で所定の方向に複数配列された導体パターンを備える、マイクロストリップラインによるフィルタが知られている。このようなマイクロストリップラインによるフィルタは、サイズが比較的大きい。また、マイクロストリップラインによるフィルタでは、導体パターンに要求される精度が高い。
【０００５】
そこで、本発明は、サイズが小さく、導体パターンの精度への要求が緩やかな電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電子装置は、第１カプラと、第１フィルタと、を備える。第１カプラは、高周波信号が入力される第１端子と、第１端子と結合された第２端子と、第１端子から入力された信号が分配される第３端子及び第４端子とを備える。第１フィルタは、第２端子に結合されている。
【発明の効果】
【０００７】
上記によれば、サイズが小さく、導体パターンの精度への要求が緩やかな電子装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る電子装置の概略構成を示す図である。
【図２】９０度ハイブリッドカプラの概略構成を示す図である。
【図３】分配器の入出力信号の位相を示す図である。
【図４】第３線路の機能を説明するための図である。
【図５】逆相分配回路を説明するための図である。
【図６】同相分配回路を説明するための図である。
【図７】逆相分配回路と同相分配回路との合成動作を説明するための図である。
【図８】逆相出力の吸収動作を説明するための図である。
【図９】逆相出力の吸収によるハイパスフィルタ特性を示すグラフである。
【図１０】阻止帯域を拡大するための回路構成を示す図である。
【図１１】ハイパスフィルタ回路の実施例を示す図である。
【図１２】ハイパスフィルタ回路の特性のシミュレーション結果を示すグラフである。
【図１３】ローパスフィルタ回路の実施例を示す図である。
【図１４】ローパスフィルタ回路のシミュレーション結果を示す図である。
【図１５】可変減衰器としての応用例を示す図である。
【図１６】ハイパスフィルタ回路の別の実施例を示す図である。
【図１７】ハイパスフィルタ回路の別の実施例の特性のシミュレーション結果を示すグラフである。
【図１８】ハイパスフィルタ回路の別の実施例を示す図である。
【図１９】ハイパスフィルタ回路の別の実施例の特性のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【０００９】
［本発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。
【００１０】
本発明の一態様に係る電子装置は、第１カプラと、第１フィルタと、を備える。第１カプラは、高周波信号が入力される第１端子と、第１端子と結合された第２端子と、第１端子から入力された信号が分配される第３端子及び第４端子とを備える。第１フィルタは、第２端子に結合されている。
【００１１】
この電子装置によれば、第１カプラの第１端子から入力された高周波信号が第３端子及び第４端子に分配される。このとき、第１カプラの第２端子に結合された第１フィルタにより、電子装置の阻止帯域及び通過帯域が設定される。これにより、電子装置が、通過帯域の周波数の高周波信号のみを選択的に通過させる。ここで、第１カプラ及び第１フィルタは、いずれも小さなサイズの線路、抵抗素子、キャパシタ等により構成され、また、導体パターンの精度への要求が緩やかである。したがって、この電子装置によれば、電子装置のサイズを小さくすることができるとともに、導体パターンの精度への要求を緩やかにすることができる。
【００１２】
上記の電子装置において、第１カプラが９０度ハイブリッドカプラであってもよい。この場合、阻止帯域において、第３端子から出力される信号と、第４端子から出力される信号とが、互いに逆の位相を有する。したがって、第３端子から出力される信号と第４端子から出力される信号とを合成することにより、阻止帯域の信号をより確実に減衰させることができる。
【００１３】
第１フィルタが、第２端子と基準電位との間に接続されたキャパシタと、一端が第２端子に接続され他端が開放された第１線路と、を有していてもよい。この場合、第１線路の長さが１／４波長に相当する周波数で、キャパシタ及び第１線路が等価的に短絡状態とみなせる。これにより、第３端子及び第４端子には信号が逆相で出力される。したがって、第３端子からの信号と第４端子からの信号とを合成して得られる出力は遮断される。一方、分配器の線路の長さが１／４波長に相当する周波数で、キャパシタ及び第１線路が等価的に開放状態とみなせる。これにより、第３端子及び第４端子には信号が同相で出力される。したがって、第３端子からの信号と第４端子からの信号とを合成して得られる出力は強められる。このようにして、電子装置はハイパスフィルタとして機能する。
【００１４】
第１フィルタが、一端が第２端子に接続され他端が開放された第１線路と、一端が第２端子に接続され、他端が基準電位に短絡された第２線路と、を有していてもよい。この場合、第１線路の長さが１／４波長に相当する周波数で、第１線路及び第２線路が等価的に短絡状態とみなせる。これにより、第３端子及び第４端子には信号が逆相で出力される。したがって、第３端子からの信号と第４端子からの信号とを合成して得られる出力は遮断される。一方、分配器の線路の長さが１／４波長に相当する周波数で、第１線路及び第２線路が等価的に開放状態とみなせる。これにより、第３端子及び第４端子には信号が同相で出力される。したがって、第３端子からの信号と第４端子からの信号とを合成して得られる出力は強められる。このようにして、電子装置はローパスフィルタとして機能する。なお、この場合において、第２線路は、インダクタンスとして機能する。
【００１５】
第１フィルタが、ＦＥＴ（Field  Effect  Transistor：電界効果トランジスタ）と、一端が第２端子に接続され他端が開放された第１線路と、を有し、ＦＥＴのドレイン端子が第２端子に接続され、ＦＥＴのソース端子が基準電位に接続されていてもよい。この場合、ＦＥＴのゲート端子に印加される電圧を変化させることにより、電子装置の減衰量を可変とすることができる。また、特定の周波数の信号の出力を通過させるか阻止させるか切り替えること、すなわち電子装置をスイッチとして機能させることもできる。
【００１６】
一端が第３端子に接続され他端が第４端子に接続された第３線路をさらに備えていてもよい。この場合、第３端子と第４端子とが逆相で励振される周波数帯域において、第３線路の中間点が擬似的に接地される。すなわち、第３端子及び第４端子に、先端が短絡されたスタブが接続されているのと等価となる。これにより、電子装置をより広帯域化することができる。
【００１７】
一端が第３端子に接続され他端が第４端子に接続された第３線路をさらに備え、第３線路の線路長が第１線路の線路長の２倍であってもよい。この場合、第３線路の長さが１／４波長の２倍となり、第３線路の両端が逆相で励振された場合に、第３線路の中点の電位がゼロとなり、第３線路の中点が擬似的に接地される。すなわち、第３端子と第４端子に、先端が短絡された１／４波長のスタブが接続されていることになる。１／４波長のスタブは、中心周波数より低い周波数では誘導性を示し、中心周波数より高い周波数では容量性を示す。これにより、電子装置をより広帯域化することができる。
【００１８】
第１端子に接続され、阻止帯域及び通過帯域を設定する第２フィルタを更に備え、第２フィルタが第１フィルタと同一の回路構成を有していてもよい。この場合、第１フィルタと同一の回路構成を有する第２フィルタが第１端子に接続されていることにより、電子装置の通過帯域における信号の通過特性をより向上させることができる。
【００１９】
第３端子及び第４端子に線路を介して接続された第１ノードを有する第２カプラを備えていてもよい。この場合には、第３端子に出力された信号と第４端子に出力された信号とを、第１ノードにおいて結合して電子装置の外部に出力させることができる。
【００２０】
第２カプラが、第３端子と第４端子との間に接続された抵抗素子を有していてもよい。この場合、阻止帯域において、第３端子から抵抗素子を介して第４端子に伝送される信号と、第３端子から第１ノードを経由して第４端子に伝送される信号と、が互いに逆の位相となって第４端子において合成される。同様に、第４端子から抵抗素子を介して第３端子に伝送される信号と、第４端子から第１ノードを経由して第３端子に伝送される信号と、が互いに逆の位相となって第３端子において合成される。そのため、阻止帯域の信号がより確実に減衰する。
【００２１】
第３端子の出力信号が、第４端子の出力信号と同相又は逆相であってもよい。この場合には、第３端子の出力信号と第４端子の出力信号とが同相であれば、第３端子の出力信号と第４端子の出力信号とが互いに強め合うように合成されて、第１ノードから出力される。第３端子の出力信号と第４端子の出力信号とが逆相であれば、第３端子の出力信号と第４端子の出力信号とが互いに打ち消し合うように合成される。
【００２２】
［本発明の実施形態の詳細］
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２３】
図１は、電子装置の概略構成を示す図である。電子装置１は、分配器１０（第１カプラ）と、結合器２０（第２カプラ）と、第１フィルタ３０と、を備える。電子装置１は、入力端子ＲＦｉｎに入力された電気信号のうち低周波数帯域の信号を遮断するとともに、高周波数帯域の信号を通過させ、出力端子ＲＦｏｕｔに出力する。電子装置１の用途の一例としては、隣接する２つの周波数帯域について、いずれか一方の周波数帯域の信号のみを通過させ、他方の周波数帯域の信号を阻止する用途が挙げられる。隣接する２つの周波数帯域の信号としては、例えばローカル信号とイメージ信号と、が挙げられる。
【００２４】
以下の説明において、電子装置１に入力される信号の周波数に対応する波長をλと表記する場合がある。また、λと比較して十分に短い長さをαと表記する場合がある。長さλ及び長さαは、電子装置１に用いられる線路の長さを示すために用いられる。
【００２５】
分配器１０は、入力端子と出力端子とを有する。入力端子は、第１端子Ｐ１及び第２端子Ｐ２を含む。出力端子は、第３端子Ｐ３及び第４端子Ｐ４を有する。分配器１０は、例えば９０度ハイブリッドカプラである。分配器１０は、第１端子Ｐ１から入力された高周波信号を、第３端子Ｐ３及び第４端子Ｐ４に分配する。
【００２６】
図２に分配器１０の例示的な構成を示す。分配器１０は、例えば、互いに平行に配置された２本の線路１０ａ，１０ｂを有する。線路１０ａの一端は、第１端子Ｐ１に接続されている。線路１０ａの他端は、第４端子Ｐ４に接続されている。線路１０ｂの一端は、第２端子Ｐ２に接続されている。線路１０ｂの他端は、第３端子Ｐ３に接続されている。線路１０ａ，１０ｂは、電子装置１に入力される電気信号の１／４波長に相当する長さλ／４を有する。言い換えれば、線路１０ａ，１０ｂの一端側と他端側とでは、電気信号の位相がπ／２だけ異なっている。
【００２７】
図２に示されるように、第３端子Ｐ３に抵抗値５０Ωの終端抵抗を接続して第１端子Ｐ１に電気信号を入力した場合、第２端子Ｐ２には、第１端子Ｐ１に入力された信号との位相差がゼロである信号が出力される。また、第４端子Ｐ４には、第１端子Ｐ１に入力された信号との位相差がπ／２である信号が出力される。
【００２８】
図１に戻り、説明を続ける。結合器２０は、第１ノード２１を有する。第１ノード２１は、第３端子Ｐ３に１／４波長線路２２を介して接続されるとともに、第４端子Ｐ４に１／４波長線路２３を介して接続される。１／４波長線路２２の一端は、第３端子Ｐ３に接続されている。１／４波長線路２２の他端は、第１ノード２１に接続されている。１／４波長線路２３の一端は、第４端子Ｐ４に接続されている。１／４波長線路２３の他端は、第１ノード２１に接続されている。結合器２０は、例えば、ウィルキンソン・ディバイダである。
【００２９】
また、結合器２０は、抵抗素子２４を有する。抵抗素子２４は、第３端子Ｐ３と第４端子Ｐ４との間に接続されている。
【００３０】
第１フィルタ３０は、第２端子Ｐ２に接続されている。第１フィルタ３０は、第１フィルタ３０が短絡となる周波数帯域を、電子装置１の阻止帯域として設定するとともに、第１フィルタ３０が開放となる周波数帯域を、電子装置１の通過帯域として設定する。
【００３１】
具体的には、第１フィルタ３０は、キャパシタ３１と、第１線路３２と、を有している。キャパシタ３１の一端は、基準電位ＧＮＤに接続されている。キャパシタ３１の他端は、第１線路３２の一端に接続されている。第１線路３２の他端は、開放されている。第１線路３２の長さは、対象となる電気信号の１／４波長よりやや長く設定されている。第１線路３２の長さは、λ／４＋αと表される。
【００３２】
電子装置１は、さらに、第３線路４１、キャパシタ４２、及びキャパシタ４３を備えている。第３線路４１は、対象となる電気信号の１／２波長よりやや長く設定されている。具体的には、第３線路４１の線路長は、第１線路３２の線路長の２倍である。すなわち、第３線路４１の長さは、２×（λ／４＋α）と表される。
【００３３】
ここで、電子装置１の動作を説明するための前提として、各要素の動作について説明する。図３は、分配器１０の入出力信号の位相を示す図である。図３（Ａ）は、第２端子Ｐ２を基準電位ＧＮＤに短絡した場合の各入出力信号の位相を示す図である。この場合には、第３端子Ｐ３に出力される信号は、第１端子Ｐ１に入力された信号に対して、位相差３π／２を有し、第４端子Ｐ４に出力される信号は、第１端子Ｐ１に入力された信号に対して、位相差π／２を有する。すなわち、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号との間の位相差は、πとなる。言い換えれば、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号とは、逆相となる。
【００３４】
図３（Ｂ）は、第２端子Ｐ２を開放とした場合の各入出力信号の位相を示す図である。この場合には、第３端子Ｐ３に出力される信号及び第４端子Ｐ４に出力される信号は、いずれも、第１端子Ｐ１に入力された信号に対して、位相差π／２を有する。すなわち、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号との間の位相差は、０となる。言い換えれば、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号とは、同相となる。
【００３５】
ここで、図４を用いて、第３線路４１の機能を説明する。図３（Ａ）に示したように、第２端子Ｐ２が基準電位ＧＮＤに短絡されている場合には、第３端子Ｐ３に出力される信号、及び第４端子Ｐ４に出力される信号は、第１端子Ｐ１から入力される信号に対して、それぞれ３π／２、π／２の位相差を有する。すなわち、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号とは、逆相となる。これにより、第３端子Ｐ３と第４端子Ｐ４との間に接続された第３線路４１の中点４１ａでは、第３端子Ｐ３からの信号と第４端子Ｐ４からの信号とが打ち消し合う。したがって、中点４１ａは、疑似的に接地される。
【００３６】
次に、図５〜図８を参照して、分配器１０の動作について説明する。図５に示されるように、第２端子Ｐ２を基準電位ＧＮＤに短絡した場合、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号とは、逆相となる。すなわち、分配器１１は、逆相分配回路として動作する。
【００３７】
図６に示されるように、第１フィルタ３０が開放とみなせる周波数において、第３端子Ｐ３に出力される信号と、第４端子Ｐ４に出力される信号とは、同相となる。すなわち、分配器１０は、同相分配回路として動作する。ここで、第１フィルタ３０が開放とみなせる周波数とは、キャパシタ３１と第１線路３２とにより構成されるＬＣ共振回路の共振周波数である。この共振周波数において、第１線路３２の線路長は、λ／４＋αである。また、第１線路３２は、等価的に、長さαのショートスタブとして機能する。そのため、第１線路３２は、インダクタとして機能する。
【００３８】
なお、キャパシタ４２，４３の静電容量Ｃを、キャパシタ３１の静電容量Ｃと等しくすることにより、第３端子Ｐ３及び第４端子Ｐ４に出力される信号の出力レベルが最大化される。
【００３９】
ここで、図７を参照して、入力信号の周波数による分配器１０の動作の変化について説明する。図７（Ａ）に示す分配器１０及び第１フィルタ３０において、波長λ’＝λ＋４αの信号が入力された場合、λ’／４＝λ／４＋αであるため、第１線路３２は、１／４波長線路となる。この場合、図７（Ｂ）に示すように、第２端子Ｐ２は短絡された場合と同様の動作を示す。したがって、図５を用いて説明した通り、第３端子Ｐ３に出力される信号と第４端子Ｐ４に出力される信号は、逆相となる。
【００４０】
また、波長λの信号が入力された場合には、図６を用いて説明した通り、第１線路３２は、インダクタとして機能する。このインダクタを、静電容量Ｃｐ＝−Ｃを有する仮想的なキャパシタ４４，４５として表すと、図７（Ｃ）に示すようにキャパシタ４２とキャパシタ４４及びキャパシタ４３とキャパシタ４５の静電容量が打ち消し合い、容量成分によるフィルタ特性の劣化が抑制される。
【００４１】
次に、図８を参照して、結合器２０の動作について説明する。図８（Ａ）に、結合器２０を含む電子装置１の回路構成を示す。図８（Ｂ）は、波長λ’＝λ＋４αの信号が入力された場合の信号の流れを示す。入力された信号の波長図７（Ｂ）を参照して説明した通り、第３端子Ｐ３に出力される信号と第４端子Ｐ４に出力される信号とは、逆相である。したがって、１／４波長線路２２を介して第３端子Ｐ３から伝送された信号と、１／４波長線路２３を介して第４端子Ｐ４から伝送された信号とが、第１ノード２１において打ち消し合う。このため、電子装置１は、波長λ’＝λ＋４αの信号を遮断する。
【００４２】
なお、波長λ’＝λ＋４αの信号が入力された場合において、抵抗素子２４は、第３端子Ｐ３、第４端子Ｐ４、及び第１ノード２１におけるインピーダンスを整合させる。抵抗素子２４は、次のように、信号を打ち消す機能を有する。いま、第３端子Ｐ３から抵抗素子２４を経由して第４端子Ｐ４に伝送される信号ＳＡと、第３端子Ｐ３から１／４波長線路２２、第１ノード２１、及び１／４波長線路２３を経由して抵抗素子２４に伝送される信号ＳＢと、の位相を考える。信号ＳＢは、２つの１／４波長線路２２，２３を経由しているため、第４端子Ｐ４において、信号ＳＡと信号ＳＢとの間には、１／２波長分の位相差が発生する。すなわち、第４端子Ｐ４において、信号ＳＡと信号ＳＢとは、逆相であり、互いに打ち消し合う。
【００４３】
一方、波長λの信号が入力された場合においては、図６を参照して説明した通り、第３端子Ｐ３に出力される信号と第４端子Ｐ４に出力される信号とは、同相である。したがって、第１ノード２１において、１／４波長線路２２を介して第３端子Ｐ３から伝送された信号と、１／４波長線路２３を介して第４端子Ｐ４から伝送された信号とは、互いに強め合う。このため、電子装置１は、波長λの信号を通過させる（図８（Ｃ））。
【００４４】
図９に、このような動作原理を用いて作製したハイパスフィルタのＳパラメータのシミュレーション結果を示す。シミュレーションは、電子装置１を備えるチップを基板実装した状態を想定して、実装損失を含めた状態で行われた。例えば、本シミュレーションは、線路損失が波長あたり約１ｄＢで計算したものである。
【００４５】
図９（Ａ）は、Ｓ１１を示す。Ｓ１１は、電子装置１の入力端子側における反射特性を表す。図９（Ｂ）は、Ｓ２２を示す。Ｓ２２は、電子装置１の出力端子側における反射特性を表す。図９（Ｃ）は、Ｓ２１を示す。Ｓ２１は、電子装置１の入力端子から出力端子への通過特性を表す。このハイパスフィルタは、通過帯域を８１〜８６ＧＨｚとし、阻止帯域を７０〜７５ＧＨｚとして設計されたものである。図９（Ｃ）に示されるように、通過損失は４．０〜６．５ｄＢであり、抑圧量は１１〜２４ｄＢｃであった。
【００４６】
図１０に、電子装置の変形例を示す。電子装置２は、図１に示した電子装置１と比較して、更に第２フィルタ５０を備える点が異なっている。第２フィルタ５０は、第１端子Ｐ１に接続され、阻止帯域及び通過帯域を設定する。第２フィルタ５０は、第１フィルタ３０と同一の回路構成を有する。即ち、第２フィルタ５０は、キャパシタ５１と、第１線路５２と、を備えている。キャパシタ５１の静電容量は、キャパシタ３１の静電容量と等しくてもよく、キャパシタ３１の静電容量と異なっていてもよい。第１線路５２の長さは、第１線路３２の長さと等しくてもよく、第１線路３２の長さと異なっていてもよい。
【００４７】
図１１に、電子装置２の各素子の具体的な素子値の例を示す。キャパシタ３１及びキャパシタ５１の静電容量は、０．１２ｐＦである。キャパシタ４２及びキャパシタ４３の静電容量は、０．１７ｐＦである。１／４波長線路２２，２３の寸法は、長さ３９０μｍ、幅１９μｍである。第３線路４１の寸法は、長さ７４９μｍ、幅１９μｍである。第１線路３２，５２の寸法は、長さ４０２μｍ、幅１９μｍである。抵抗素子２４の抵抗値は、１００Ωである。
【００４８】
図１１に示した電子装置２では、入力端子ＲＦｉｎに直列に、長さ５０μｍ、幅９μｍの線路６１が挿入されている。また、出力端子ＲＦｏｕｔに直列に、長さ５０μｍ、幅９μｍの線路６２が挿入されている。
【００４９】
図１２に、図１１に示した電子装置２のＳパラメータのシミュレーション結果を示す。図１２（Ａ）は、Ｓ１１を示す。図１２（Ｂ）は、Ｓ２２を示す。図１２（Ｃ）は、Ｓ２１を示す。図１２（Ｃ）に示されるように、通過帯域は８１〜８６ＧＨｚであり、阻止帯域は７０〜７５ＧＨｚであった。また、通過損失は４．９〜７．７ｄＢであり、抑圧量は３４〜４４ｄＢｃであった。
【００５０】
図１に示した電子装置１、及び図１０に示した電子装置２等のハイパスフィルタにおいて、キャパシタをインダクタに置き換えることにより、ローパスフィルタを得ることができる。図１３に、ローパスフィルタの一例として、電子装置３の回路構成を示す。電子装置３は、第１フィルタ３０に代えて、第１フィルタ３３を備えるとともに、第２フィルタ５０に代えて、第２フィルタ５３を備える。第１フィルタ３３は、第２線路としてのインダクタ３４と、第１線路３５と、を有する。第２フィルタ５３は、インダクタ５４と、第１線路５５と、を有する。また、電子装置３は、キャパシタ４２，４３に代えて、インダクタ４６，４７を備える。インダクタ３４は、一端が第２端子Ｐ２に接続され、他端が基準電位に短絡されている。
【００５１】
図１３には、各素子の素子値の一例も示されている。インダクタ３４，５４のインダクタンスは、０．０３０ｎＨである。１／４波長線路２２，２３及び第１線路３５の寸法は、長さ３２５μｍ、幅１９μｍである。第１線路５５の寸法は、長さ３１８μｍ、幅１９μｍである。線路６１，６２の寸法は、長さ５０μｍ、幅９μｍである。抵抗素子２４の抵抗値は、１００Ωである。
【００５２】
なお、図１３に示される電子装置３では、第１線路３５と第１線路５５の線路長が、わずかに異なる値に設定されている。これにより、電子装置３の阻止帯域の帯域幅が微調整されている。
【００５３】
図１４に、図１３に示した電子装置３のＳパラメータのシミュレーション結果を示す。図１４（Ａ）は、Ｓ１１を示す。図１４（Ｂ）は、Ｓ２２を示す。図１４（Ｃ）は、Ｓ２１を示す。図１４（Ｃ）に示されるように、通過帯域は７１〜７６ＧＨｚであり、阻止帯域は８２〜８７ＧＨｚであった。また、通過損失は４．３〜７．５ｄＢであり、抑圧量は３６〜４４ｄＢｃであった。
【００５４】
図１５に、別の変形例に係る電子装置４の回路構成を示す。電子装置４は、図１に示した電子装置１と比較すると、第１フィルタ３０に代えて第１フィルタ３６を備える点で異なっている。第１フィルタ３６は、第１フィルタ３０におけるキャパシタ３１に代えて、ＦＥＴ３７と抵抗素子３８とを備える。ＦＥＴ３７のドレイン端子は、第２端子Ｐ２に接続されている。ＦＥＴ３７のゲート端子には、抵抗素子３８の一端が接続されている。抵抗素子３８の他端には、制御端子Ｖｃが接続されている。制御端子Ｖｃには、ＦＥＴ３７のドレイン・ソースアドミッタンスＹｄｓ（ドレイン・ソース容量Ｃｄｓとドレイン・ソース抵抗Ｒｄｓの総計）を調節するための制御電圧信号が入力される。
【００５５】
ＦＥＴ３７は、バイアス電圧が印加されない状態で動作する。制御電圧信号は、例えば、２つのレベルの値のいずれかをとるディジタル電圧信号である。この場合、制御電圧信号は、ＦＥＴ３７をオンオフすることにより、ＦＥＴ３７のドレイン・ソースアドミッタンスＹｄｓを２つの異なる値に切り替える。電子装置４の通過帯域の帯域幅等の周波数特性は、ＦＥＴ３７のドレイン・ソースアドミッタンスＹｄｓに応じて変化する。したがって、電子装置４では、制御電圧信号を切り替えることにより、電子装置４の周波数特性を切り替えることができる。
【００５６】
図１６に、さらに別の変形例に係る電子装置５の回路構成を示す。電子装置５は、図１１に示した電子装置２と比較すると、抵抗素子２４を備えていない点で相違している。
【００５７】
図１７に、図１６に示した電子装置５のＳパラメータのシミュレーション結果を示す。図１７（Ａ）は、Ｓ１１を示す。図１７（Ｂ）は、Ｓ２２を示す。図１７（Ｃ）は、Ｓ２１を示す。図１７（Ｃ）に示されるように、通過帯域は８１〜８６ＧＨｚであり、阻止帯域は７０〜７５ＧＨｚであった。また、通過損失は３．９〜６．３ｄＢであり、抑圧量は１０．９〜２３．８ｄＢｃであった。
【００５８】
なお、制御電圧信号は、アナログ電圧信号であってもよい。この場合には、電子装置４の周波数特性を、制御電圧信号に応じて連続的に変化させることができる。
【００５９】
図１８は、さらに別の変形例に係る電子装置６の回路構成を示す。電子装置６は、図１１に示した電子装置２と比較して、更に線路２５を備える点が異なっている。線路２５の一端は、第１ノード２１に接続されている。第１ノード２１については、先に図１を参照して説明したとおりである。線路２５の他端は、開放されている。線路２５の長さは、対象となる電気信号の１/４波長よりも長く設定されている。線路２５の長さは、たとえば、第１線路３２の長さ（λ／４＋α）よりも長く設定されてもよい。
【００６０】
線路２５は、対象となる電気信号の１/４波長よりも長く設定されているので、等価的に、ショートスタブ（つまりインダクタンス）として機能する。ショートスタブとして機能する線路２５が第１ノード２１に接続されることによって、第１ノード２１および線路６２を通り出力端子ＲＦに出力される信号の大きさを調節することができる。たとえば、周波数が比較的低い信号はショートスタブの影響を受けやすくなるので減衰しやすくなり、周波数が比較的高い信号はショートスタブの影響を受けにくくなるので減衰しにくくなる。このようにショートスタブによって出力端子ＲＦに出力される信号の大きさを調節することによって、電子装置６のフィルタとしての特性をより急峻なものとすることができる。
【００６１】
電子装置６は、たとえば、７６ＧＨｚ付近の信号を通過させる一方でそこから２ＧＨｚ程度低周波数側の信号を阻止するためのハイパスフィルタとすることができる。そのようなハイパスフィルタを実現するための電子装置６の各素子の具体的な素子値の例が、図１８に示される。図１８に示す例では、キャパシタ３１及びキャパシタ５１の静電容量は０．１５ｐＦである。キャパシタ４２およびキャパシタ４３の静電容量は０．２１ｐＦである。１／４波長線路２２，２３の寸法は、長さ４２５μｍ、幅１９μｍである。第１線路３２，５２のうち、第１線路３２の寸法は長さ４５０μｍ、幅１３μｍであり、第１線路５２の寸法は長さ４１０μｍ、幅１３μｍである。線路２５，６１，６２のうち、線路２５の寸法は長さ５１９μｍ、幅１３μｍであり、線路６１，６２の寸法は長さ５０μｍ、幅９μｍである。第３線路４１の寸法は、長さ７９０μｍ、幅１３μｍである。抵抗素子２４の抵抗値は、１００Ωである。
【００６２】
図１９に、図１８に示した電子装置６のＳパラメータのシミュレーション結果を示す。図１９（Ａ）は、Ｓ１１を示す。図１９（Ｂ）は、Ｓ２２を示す。図１９（Ｃ）は、Ｓ２１を示す。図１９（Ｃ）に示されるように、通過帯域は７６〜８１ＧＨｚであり、阻止帯域は７４ＧＨｚおよび７２ＧＨｚを含んでいた。また、通過損失は５．０〜８．６ｄＢであり、抑圧量は７４ＧＨｚで１０ｄＢｃ、７２ＧＨｚで２４ｄＢｃであった。
【００６３】
以上で説明したように、上記実施形態に係る電子装置１〜６によれば、分配器１０の第１端子Ｐ１から入力された高周波信号が第３端子Ｐ３及び第４端子Ｐ４に分配され、結合器２０によって結合されて第１ノード２１から出力される。このとき、分配器１０の第２端子Ｐ２に接続された第１フィルタ３０，３３，３６により、電子装置１〜５の阻止帯域及び通過帯域が設定される。これにより、電子装置１〜５が、通過帯域の周波数の高周波信号のみを選択的に通過させる。ここで、分配器１０、結合器２０、及び第１フィルタ３０，３３，３６は、いずれも小さなサイズの線路、抵抗素子、キャパシタ等により構成され、また、導体パターンの精度への要求が緩やかである。したがって、この電子装置によれば、電子装置のサイズを小さくすることができるとともに、導体パターンの精度への要求を緩やかにすることができる。
【００６４】
また、電子装置１〜４，６では、結合器２０が、第３端子Ｐ３と第４端子Ｐ４との間に接続された抵抗素子２４を有している。この場合、阻止帯域において、第３端子Ｐ３から抵抗素子２４を介して第４端子Ｐ４に伝送される信号と、第３端子Ｐ３から第１ノード２１を経由して第４端子Ｐ４に伝送される信号と、が互いに逆の位相となって第４端子Ｐ４において合成される。同様に、第４端子Ｐ４から抵抗素子２４を介して第３端子Ｐ３に伝送される信号と、第４端子Ｐ４から第１ノード２１を経由して第３端子Ｐ３に伝送される信号と、が互いに逆の位相となって第３端子Ｐ３において合成される。そのため、阻止帯域の信号がより確実に減衰する。
【００６５】
また、電子装置１，２，５，６では、第１フィルタ３０が、第２端子Ｐ２と基準電位との間に接続されたキャパシタ３１と、一端が第２端子Ｐ２に接続され他端が開放された第１線路３２と、を有している。この場合、第１線路３２の長さが１／４波長に相当する周波数で、キャパシタ３１及び第１線路３２が等価的に短絡状態とみなせる。これにより、第３端子Ｐ３及び第４端子Ｐ４には信号が逆相で出力され、第１ノード２１からの出力は遮断される。一方、分配器１０の線路の長さが１／４波長に相当する周波数で、キャパシタ３１及び第１線路３２が等価的に開放状態とみなせる。これにより、第３端子Ｐ３及び第４端子Ｐ４には信号が同相で出力され、第１ノード２１からの出力は強められる。このようにして、電子装置１，２，５はハイパスフィルタとして機能する。
【００６６】
また、電子装置３では、第１フィルタ３３が、一端が第２端子Ｐ２に接続され他端が開放された第１線路３５と、一端が第２端子Ｐ２に接続され、他端が基準電位に短絡された第２線路３４と、を有している。この場合、第１線路３５の長さが１／４波長に相当する周波数で、第１線路３５及び第２線路３４が等価的に短絡状態とみなせる。これにより、第３端子Ｐ３及び第４端子Ｐ４には信号が逆相で出力され、第１ノード２１からの出力は遮断される。一方、分配器１０の線路１０ａ，１０ｂの長さが１／４波長に相当する周波数で、第１フィルタ３３が等価的に開放状態とみなせる。これにより、第３端子Ｐ３及び第４端子Ｐ４には信号が同相で出力され、第１ノード２１からの出力は強められる。このようにして、電子装置３はローパスフィルタとして機能する。なお、この場合において、第２線路３４は、インダクタンスとして機能する。
【００６７】
また、電子装置４では、第１フィルタ３６が、ＦＥＴ３７と、一端が第２端子Ｐ２に接続され他端が開放された第１線路３２と、を有し、ＦＥＴ３７のドレイン端子が第２端子Ｐ２に接続され、ＦＥＴ３７のソース端子が基準電位に接続されている。この場合、ＦＥＴ３７のゲート端子に印加される電圧を変化させることにより、電子装置４の減衰量を可変とすることができる。また、特定の周波数の信号の出力を通過させるか阻止させるか切り替えること、すなわち電子装置４をスイッチとして機能させることもできる。
【００６８】
また、電子装置１〜６では、一端が第３端子Ｐ３に接続され他端が第４端子Ｐ４に接続された第３線路４１をさらに備えている。この場合、第３端子Ｐ３と第４端子Ｐ４とが逆相で励振される周波数帯域において、第３線路４１の中点４１ａが擬似的に接地される。すなわち、第３端子Ｐ３及び第４端子Ｐ４に、先端が短絡されたスタブが接続されているのと等価となる。これにより、電子装置１〜６をより広帯域化することができる。
【００６９】
また、電子装置１〜６では、第３線路４１の線路長が第１線路３２，３５の線路長の２倍であってもよい。この場合、第３線路４１の長さが１／４波長の２倍となり、第３線路４１の両端が逆相で励振された場合に、第３線路４１の中点４１ａの電位がゼロとなり、第３線路４１の中点４１ａが擬似的に接地される。すなわち、第３端子Ｐ３と第４端子Ｐ４に、先端が短絡された１／４波長のスタブが接続されていることになる。１／４波長のスタブは、中心周波数より低い周波数では誘導性を示し、中心周波数より高い周波数では容量性を示す。これにより、電子装置１〜６をより広帯域化することができる。
【００７０】
また、電子装置２，３，５，６では、第１端子Ｐ１に接続され、阻止帯域及び通過帯域を設定する第２フィルタ５０，５３を更に備え、第２フィルタ５０，５３が第１フィルタ３０，３３と同一の回路構成を有している。この場合、第１フィルタ３０，３３と同一の回路構成を有する第２フィルタ５０，５３が第１端子に接続されていることにより、電子装置２，３，５，６の通過帯域における信号の通過特性をより向上させることができる。
【００７１】
また、電子装置６では、一端が第１ノードに接続され、他端が開放されている線路２５を更に備える。この場合、線路２５のショートスタブとしての機能によって、電子装置６のフィルタとしての特性をより急峻なものとすることができる。
【００７２】
なお、本発明は、上述した実施形態に限定されるものではない。例えば、電子装置１〜６が、第３線路４１を備えていなくてもよい。
【符号の説明】
【００７３】
１〜６…電子装置、１０…分配器（第１カプラ）、２０…結合器（第２カプラ）、２１…第１ノード、２２，２３…１／４波長線路（線路）、２４…抵抗素子、３０，３３，３６…第１フィルタ、３１…キャパシタ、３２…第１線路、３４…インダクタ（第２線路）、３７…ＦＥＴ、４１…第３線路、５０，５３…第２フィルタ、Ｐ１…第１端子、Ｐ２…第２端子、Ｐ３…第３端子、Ｐ４…第４端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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