(57)【特許請求の範囲】
【請求項１】
第１の層と、
前記第１の層上の第２の層と、
前記第２の層上の第３の層と、を有し、
前記第１の層は、第１のトランジスタを有し、
前記第３の層は、第２のトランジスタを有し、
前記第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２の層は、第１の絶縁膜と、第２の絶縁膜と、導電膜と、を有し、
前記導電膜は、前記第１のトランジスタと前記第２のトランジスタとを電気的に接続する機能を有し、
前記導電膜の表面に窒化膜を有し、
前記第１の絶縁膜は、前記窒化膜に接して設けられ、
前記第２の絶縁膜は、前記第１の絶縁膜上に設けられ、
前記第２の絶縁膜は、炭素濃度が１．７７×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である領域を有する、半導体装置。
【請求項２】
単結晶半導体をチャネル形成領域に有する第１のトランジスタを形成し、
前記第１のトランジスタ上に前記第１のトランジスタと電気的に接続する導電膜を形成し、
前記導電膜を形成後、前記導電膜を窒化させて前記導電膜の表面に窒化膜を形成し、
前記窒化膜に接する第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に一対の電極を形成し、
前記一対の電極上に第３の絶縁膜を形成し、
前記第３の絶縁膜上にゲート電極を形成し、
前記第２の絶縁膜は、常圧化学気相成長法により形成し、
前記一対の電極の一方は、前記導電膜と電気的に接続する、半導体装置の作製方法。
【請求項３】
請求項２において、
前記第２の絶縁膜は、酸素と、シリコンと、を有し、
前記第２の絶縁膜の成膜速度は、１００ｎｍ／ｍｉｎ．以上２００ｎｍ／ｍｉｎ．以下である、半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有している場合がある。
【背景技術】
【０００４】
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
このような酸化物半導体を用いたトランジスタを三次元的に階層化して積層することで、複雑な回路構成を小面積内に形成することができる。さらに、このような酸化物半導体を用いたトランジスタと、電界効果移動度が高い単結晶シリコン基板に作製したトランジスタとを複合化することで、より高度な機能回路を実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、微細化・高密度化に適した半導体装置を提供することを課題の一とする。または、半導体装置に良好な電気特性を付与することを課題の一とする。
【０００９】
または書き込み速度の速い半導体装置を提供することを課題の一とする。または読み出し速度の速い半導体装置を提供することを課題の一とする。または消費電力の小さい半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第１の層は、第１のトランジスタを有し、第３の層は、第２のトランジスタを有し、第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の層は、第１の絶縁膜と、第２の絶縁膜と、導電膜と、を有し、導電膜は、第１のトランジスタと第２のトランジスタとを電気的に接続する機能を有し、第１の絶縁膜は、導電膜と導電膜上で接し、第２の絶縁膜は、第１の絶縁膜上に設けられ、第２の絶縁膜は、炭素濃度が１．７７×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である領域を有することを特徴とする半導体装置である。
【００１２】
また、上記構成において、前記第２の絶縁膜は、酸素と、シリコンと、を有してもよい。
【００１３】
また、上記構成において、第２の絶縁膜は、常圧化学気相成長法により形成すると好ましい。
【００１４】
また、上記構成において、導電膜の表面に窒化膜が設けられていてもよい。
【００１５】
また、本発明の他の一態様は、上記構成の半導体装置と、表示装置、マイクロフォン、スピーカー、操作キー、タッチパネル、または、アンテナと、を有することを特徴とする電子機器である。
【００１６】
また、本発明の他の一態様は、単結晶半導体をチャネル形成領域とする第１のトランジスタを形成し、第１のトランジスタ上に第１のトランジスタと電気的に接続する導電膜を形成し、導電膜と導電膜上で接する第１の絶縁膜を形成し、第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に一対の電極を形成し、一対の電極上に第３の絶縁膜を形成し、第３の絶縁膜上にゲート電極を形成し、第２の絶縁膜は、常圧化学気相成長法により形成し、一対の電極の一方は、導電膜と電気的に接続することを特徴とする半導体装置の作製方法である。
【００１７】
また、上記方法において、導電膜を形成後、導電膜を窒化させてもよい。
【００１８】
また、上記方法において、第２の絶縁膜は、酸素と、シリコンと、を有し、かつ第２の絶縁膜の成膜速度（デポレートともいう）が１００ｎｍ／ｍｉｎ．以上２００ｎｍ／ｍｉｎ．以下であると好ましい。
【発明の効果】
【００１９】
本発明の一態様によれば、微細化・高密度化に適した半導体装置を提供することができる。
【００２０】
または、半導体装置に良好な電気特性を付与することができる。または書き込み速度の速い半導体装置を提供することができる。または読み出し速度の速い半導体装置を提供することができる。または消費電力の小さい半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な構成の半導体装置等を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の断面図。
【図２】半導体装置の構成例。
【図３】バンド構造を説明する図。
【図４】半導体装置の構成例。
【図５】半導体装置の構成例。
【図６】半導体装置の構成例。
【図７】半導体装置の構成例。
【図８】半導体装置の構成例。
【図９】半導体装置の作製方法例を説明する図。
【図１０】半導体装置の作製方法例を説明する図。
【図１１】半導体装置の作製方法例を説明する図。
【図１２】半導体装置の作製方法例を説明する図。
【図１３】ＣＡＡＣ−ＯＳ膜の断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳ膜の断面模式図。
【図１４】ＣＡＡＣ−ＯＳ膜の平面におけるＣｓ補正高分解能ＴＥＭ像。
【図１５】ＣＡＡＣ−ＯＳ膜および単結晶酸化物半導体膜のＸＲＤによる構造解析を説明する図。
【図１６】ＣＡＡＣ−ＯＳ膜の電子回折パターンを示す図。
【図１７】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図１８】半導体装置の構成例を示す断面図および回路図。
【図１９】半導体装置の構成例を示す断面図。
【図２０】半導体装置の構成例を示す断面図および回路図。
【図２１】記憶装置の一例を示す回路図。
【図２２】ＣＰＵの一例を示すブロック図。
【図２３】表示装置の構成例を説明する図および画素の回路図。
【図２４】表示モジュールを説明する図。
【図２５】電子機器の一例を示す図。
【図２６】ＲＦタグの一例を示す図。
【図２７】実施例で用いた試料の断面ＳＴＥＭ像。
【図２８】実施例で用いた試料のＴＤＳの測定結果を説明する図。
【図２９】実施例で用いた試料のＴＤＳの測定結果を説明する図。
【図３０】実施例で用いた試料のＴＤＳの測定結果を説明する図。
【図３１】実施例で用いた試料のＴＤＳの測定結果を説明する図。
【図３２】実施例で用いた試料のＳＩＭＳ測定結果を説明する図。
【図３３】実施例で用いた試料の応力の測定結果を説明する図。
【図３４】実施例で用いた試料の応力について説明する図。
【図３５】実施例で用いた試料の応力の測定結果を説明する図。
【発明を実施するための形態】
【００２２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２６】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２９】
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３０】
（実施の形態１）
図１に半導体装置の断面図の一例を示す。半導体装置は、図１に示すように第１のトランジスタ１１０、第２のトランジスタ１００を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア膜１２０、層間絶縁膜、第１のトランジスタ１１０と第２のトランジスタ１００とを電気的に接続する導電膜等が設けられている。
【００３１】
第１のトランジスタ１１０は、半導体基板１１１上に設けられ、半導体基板１１１の一部からなる半導体膜１１２、ゲート絶縁膜１１４、ゲート電極１１５、およびソース領域またはドレイン領域として機能する低抵抗層１１３ａおよび低抵抗層１１３ｂを有する。
【００３２】
第１のトランジスタ１１０は、ｐチャネル型、ｎチャネル型のいずれでもよいが、ｐチャネル型を用いるのが好ましい。または、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【００３３】
半導体膜１１２のチャネルが形成される領域やその近傍の領域や、ソース領域またはドレイン領域となる低抵抗層１１３ａおよび低抵抗層１１３ｂ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、第１のトランジスタ１１０をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【００３４】
低抵抗層１１３ａおよび低抵抗層１１３ｂは、半導体膜１１２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【００３５】
ゲート電極１１５は、ｎ型の導電性を付与するヒ素、リンなどの元素、もしくはｐ型の導電性を付与するホウ素などの元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
【００３６】
ここで、第１のトランジスタ１１０にかえて図２に示すようなトランジスタ１６０を用いてもよい。図２の一点鎖線より左側にトランジスタ１６０のチャネル長方向の断面を、一点鎖線より右側にチャネル幅方向の断面を示す。図２に示すトランジスタ１６０はチャネルが形成される半導体膜１１２（半導体基板の一部）が凸形状を有し、その側面および上面に沿ってゲート絶縁膜１１４、ゲート電極１１５ａおよびゲート電極１１５ｂが設けられている。なお、ゲート電極１１５ａは仕事関数を調整する材料を用いてもよい。このようなトランジスタ１６０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【００３７】
第１のトランジスタ１１０を覆って、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３および絶縁膜１２４が順に積層して設けられている。
【００３８】
半導体膜１１２にシリコン系半導体材料を用いた場合、絶縁膜１２２は水素を含むことが好ましい。水素を含む絶縁膜１２２を第１のトランジスタ１１０上に設け、加熱処理を行うことで絶縁膜１２２中の水素により半導体膜１１２中のダングリングボンドが終端され、第１のトランジスタ１１０の信頼性を向上させることができる。
【００３９】
絶縁膜１２３はその下層に設けられる第１のトランジスタ１１０などによって生じる段差を平坦化する平坦化膜として機能する。絶縁膜１２３の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【００４０】
絶縁膜１２４はバリア膜としての機能を有していてもよい。絶縁膜１２４は不要であれば設けなくてもよい。
【００４１】
また、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３、絶縁膜１２４には複数の開口が設けられ、該開口の一を通じて低抵抗層１１３ａと電気的に接続する導電膜１６１と、該開口の他の一を通じて低抵抗層１１３ｂと電気的に接続する導電膜１６３と、該開口のさらに他の一を通じてゲート電極１１５と電気的に接続する導電膜１６２と、が設けられている。
【００４２】
各導電膜（導電膜１６１乃至導電膜１６３）の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデン、チタン、窒化チタンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、上記の高融点金属から複数を用いて２層以上の積層膜として用いてもよい。例えば、窒化チタンの上部にタングステンを用いた２層構造としても良い。
【００４３】
第１のトランジスタ１１０と電気的に接続する導電膜１６１上、導電膜１６２上、導電膜１６３上に層間絶縁膜１２５が設けられている。
【００４４】
層間絶縁膜１２５の成膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、減圧ＣＶＤ法、常圧ＣＶＤ法などを用いることができるが、常圧ＣＶＤ装置は、真空ポンプを有するプラズマＣＶＤ装置に比べて、比較的設備コストを抑えることができるため好ましい。
【００４５】
また、プラズマＣＶＤ法は、プラズマ密度の高い領域に堆積性のガスが供給され、ガス分子が解離してラジカルが生成される。プラズマ密度の高い領域では寿命の短い活性なラジカルが生成され、これが気相中で反応して核が形成される。核が形成されると気相中で逐次反応が進むため、被形成面が凸凹している場合、凹部に鬆（シームともいう）が発生してしまうことがある。一方、常圧ＣＶＤ法は、熱エネルギーにより適当な温度に加熱された被形成面または気相中で、原料ガスを熱分解し、分解生成物による反応や化学反応によって、被形成面の表面均一に成膜されるため、被形成面が凸凹していても埋め込み性がよく、凹部においてシームのサイズを小さくする、またはシームの発生を抑制することができるため好ましい。
【００４６】
常圧ＣＶＤ法を用いた膜は、成膜処理室に材料ガスとオゾンガスを導入して、基板ステージを加熱することで成膜する。しかし、導電膜上に常圧ＣＶＤ法で層間絶縁膜を形成すると、オゾンガスにより導電膜が酸化されてしまう。
【００４７】
上記のような問題があるため、埋め込み性を確保しつつ、導電膜が酸化されないように層間絶縁膜に成膜方法の異なる積層膜を用いる。具体的には、導電膜と接する絶縁膜を成膜のガスで酸化されない成膜方法（たとえばプラズマＣＶＤなど）で形成し、その上に埋め込み性のよい常圧ＣＶＤ法で成膜した絶縁膜を形成する。
【００４８】
なお、本実施の形態では、層間絶縁膜１２５を絶縁膜１２５ａおよび絶縁膜１２５ｂの積層膜を用いた。
【００４９】
絶縁膜１２５ａは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法によって、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁膜を窒化処理しても良い。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【００５０】
絶縁膜１２５ｂは、常圧ＣＶＤ法によって、絶縁膜１２５ａと同様の絶縁膜を用いることができる。また、絶縁膜１２５ｂは絶縁膜１２５ａより膜中の炭素濃度が小さく、１．７７×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である領域を有する。
【００５１】
また、層間絶縁膜１２５の成膜前に窒素やアンモニアによって、導電膜１６１乃至導電膜１６３の表面を窒化させてもよい。窒化させることで、オゾンガスによる酸化を防ぐことができる。
【００５２】
バリア膜１２０は、層間絶縁膜１２５の上面を覆って設けられている。
【００５３】
また、バリア膜１２０は後述する一対の電極１０３ａ、１０３ｂが埋め込まれる開口部を有している。
【００５４】
バリア膜１２０上に絶縁膜１２６が設けられている。絶縁膜１２６は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
【００５５】
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である領域を有する酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【００５６】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【００５７】
絶縁膜１２６の上部には、第２のトランジスタ１００が設けられている。
【００５８】
第２のトランジスタ１００は、絶縁膜１２６の上面に接する酸化物半導体膜１０１ａと、酸化物半導体膜１０１ａの上面に接する酸化物半導体膜１０１ｂと、酸化物半導体膜１０１ｂと接する一対の電極１０３ａ、１０３ｂと、酸化物半導体膜１０１ｂ上および一対の電極１０３ａ、１０３ｂと接する酸化物半導体膜１０１ｃと、酸化物半導体膜１０１ｃ上のゲート絶縁膜１０４と、ゲート絶縁膜１０４および酸化物半導体膜１０１ｃを介して酸化物半導体膜１０１ｂと重なるゲート電極１０５と、を有する。また、第２のトランジスタ１００を覆って、絶縁膜１０７、絶縁膜１０８、および絶縁膜１２７が設けられている。
【００５９】
また、電極１０３ａは、導電膜１６１と電気的に接続されている。さらに電極１０３ａは、絶縁膜１２７、絶縁膜１０８および絶縁膜１０７に設けられた開口部を介して導電膜１６７と電気的に接続される。また、ゲート電極１０５は、絶縁膜１２７、絶縁膜１０８および絶縁膜１０７に設けられた開口部を介して導電膜１６８と電気的に接続される。
【００６０】
また、一対の電極１０３ａ、１０３ｂと同時に、電極１０３ｃが形成され、電極１０３ｃは、絶縁膜１２７、絶縁膜１０８および絶縁膜１０７に設けられた開口部を介して導電膜１６９と電気的に形成される。
【００６１】
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
【００６２】
特に、半導体膜として、複数の結晶部を有し、当該結晶部はｃ軸が半導体膜の被形成面、または半導体膜の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物半導体膜を用いることが好ましい。
【００６３】
半導体膜としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
【００６４】
なお、半導体膜に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
【００６５】
本発明の一態様の半導体装置は、酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との間に、酸化物半導体膜を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む他の酸化物半導体膜を有することが好ましい。これにより、酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との界面にトラップ準位が形成されることを抑制することができる。
【００６６】
すなわち、本発明の一態様は、酸化物半導体膜の少なくともチャネル形成領域における上面および底面が、酸化物半導体膜の界面準位形成防止のためのバリア膜として機能する酸化物膜に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体膜中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体膜を高純度真性化することができる。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。よって、当該酸化物半導体膜を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
【００６７】
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
【００６８】
酸化物半導体膜１０１ａは、絶縁膜１２６と酸化物半導体膜１０１ｂとの間に設けられている。
【００６９】
酸化物半導体膜１０１ｃは、酸化物半導体膜１０１ｂとゲート絶縁膜１０４の間に設けられている。より具体的には、酸化物半導体膜１０１ｃは、その下面が一対の電極１０３ａ、１０３ｂの上面に接して設けられ、およびゲート絶縁膜１０４の下面に接して設けられている。
【００７０】
酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃは、それぞれ酸化物半導体膜１０１ｂと同一の金属元素を一種以上含む酸化物を含む。
【００７１】
なお、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ａの境界、および酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃの境界は不明瞭である場合がある。
【００７２】
例えば、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃは、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ酸化物半導体膜１０１ｂよりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃの伝導帯の下端のエネルギーと、酸化物半導体膜１０１ｂの伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
【００７３】
酸化物半導体膜１０１ｂを挟むように設けられる酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃに、酸化物半導体膜１０１ｂに比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、酸化物半導体膜１０１ｂからの酸素の放出を抑制することができる。
【００７４】
酸化物半導体膜１０１ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：４．１、または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび酸化物半導体膜１０１ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｃは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
【００７５】
また、酸化物半導体膜１０１ｂとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ｂとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、４：２：４．１、３：１：２などがある。
【００７６】
また、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｃとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｃとなる酸化物半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８、１：２：４などがある。
【００７７】
また、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃに、酸化物半導体膜１０１ｂに比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、酸化物半導体膜１０１ｂに主としてチャネルが形成され、酸化物半導体膜１０１ｂが主な電流経路となる。このように、チャネルが形成される酸化物半導体膜１０１ｂを、同じ金属元素を含む酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃで挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
【００７８】
なお、しかし、これらに限られず、必要とする半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび酸化物半導体膜１０１ｃのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００７９】
ここで、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの間には、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの混合領域を有する場合がある。また、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの間には、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび酸化物半導体膜１０１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【００８０】
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため絶縁膜１２６、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃおよびゲート絶縁膜１０４の伝導帯下端のエネルギー（Ｅｃ）を示す。
【００８１】
図３（Ａ）、図３（Ｂ）に示すように、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
【００８２】
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【００８３】
なお、図３（Ａ）では、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、酸化物半導体膜１０１ａよりも酸化物半導体膜１０１ｃのＥｃが高いエネルギーを有する場合、バンド構造の一部は、図３（Ｂ）のように示される。
【００８４】
図３（Ａ）、図３（Ｂ）より、酸化物半導体膜１０１ｂがウェル（井戸）となり、第２のトランジスタ１００において、チャネルが酸化物半導体膜１０１ｂに形成されることがわかる。なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃは伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【００８５】
なお、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃがあることにより、酸化物半導体膜１０１ｂと当該トラップ準位とを遠ざけることができる。ただし、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃのＥｃと、酸化物半導体膜１０１ｂのＥｃとのエネルギー差が小さい場合、酸化物半導体膜１０１ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【００８６】
したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃのＥｃと、酸化物半導体膜１０１ｂのＥｃとの間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【００８７】
なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
【００８８】
また、図３（Ｂ）に示すようなバンド構造において、酸化物半導体膜１０１ｃを設けず、酸化物半導体膜１０１ｂとゲート絶縁膜１０４の間にＩｎ−Ｇａ酸化物（たとえば、原子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
【００８９】
酸化物半導体膜１０１ｂは、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０１ｂとして、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【００９０】
ここで、酸化物半導体膜１０１ｂの厚さは、少なくとも酸化物半導体膜１０１ａよりも厚く形成することが好ましい。酸化物半導体膜１０１ｂが厚いほど、トランジスタのオン電流を高めることができる。また、酸化物半導体膜１０１ａは、酸化物半導体膜１０１ｂの界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１０１ｂの厚さは、酸化物半導体膜１０１ａの厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、酸化物半導体膜１０１ａの厚さを酸化物半導体膜１０１ｂの厚さ以上としてもよい。
【００９１】
また、酸化物半導体膜１０１ｃも酸化物半導体膜１０１ａと同様に、酸化物半導体膜１０１ｂの界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１０１ａと同等またはそれ以下の厚さとすればよい。酸化物半導体膜１０１ｃが厚いと、ゲート電極による電界が酸化物半導体膜１０１ｂに届きにくくなる恐れがあるため、酸化物半導体膜１０１ｃは薄く形成することが好ましく、例えば、酸化物半導体膜１０１ｂの厚さよりも薄くすればよい。なお、これに限られず、酸化物半導体膜１０１ｃの厚さはゲート絶縁膜１０４の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
【００９２】
ここで、例えば、酸化物半導体膜１０１ｂが、構成元素の異なる絶縁膜（例えば酸化シリコン膜を含む絶縁膜など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、酸化物半導体膜１０１ｂを構成する金属元素を一種以上含んで酸化物半導体膜１０１ａを有しているため、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの界面に界面準位を形成しにくくなる。よって酸化物半導体膜１０１ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
【００９３】
また、ゲート絶縁膜１０４と酸化物半導体膜１０１ｂとの界面にチャネルが形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかしながら、本構成のトランジスタにおいては、酸化物半導体膜１０１ｂを構成する金属元素を一種以上含んで酸化物半導体膜１０１ｃを有しているため、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【００９４】
一対の電極１０３ａ、１０３ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【００９５】
一対の電極１０３ａ、１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００９６】
ゲート絶縁膜１０４は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁膜を窒化処理しても良い。
【００９７】
また、ゲート絶縁膜１０４として、絶縁膜１２６と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
【００９８】
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体膜からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
【００９９】
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
【０１００】
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０１０１】
ゲート電極１０５は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１０２】
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０１０３】
また、ゲート電極１０５とゲート絶縁膜１０４の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶの仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜１０１ｂより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１０４】
絶縁膜１０７は、バリア膜１２０と同様、水や水素が透過しにくい材料を用いることが好ましい。また、特に、絶縁膜１０７として酸素を透過しにくい材料を用いることが好ましい。
【０１０５】
酸素を透過しにくい材料を含む絶縁膜１０７で酸化物半導体膜１０１ｂを覆うことで、酸化物半導体膜１０１ｂから絶縁膜１０７よりも上方に酸素が放出されることを抑制することができる。さらに、絶縁膜１２６から脱離した酸素を絶縁膜１０７よりも下側に閉じ込めることができるため、酸化物半導体膜１０１ｂに供給しうる酸素の量を増大させることができる。
【０１０６】
また、水や水素を透過しにくい絶縁膜１０７により、外部から酸化物半導体にとっての不純物である水や水素が酸化物半導体に混入することを抑制でき、第２のトランジスタ１００の電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
【０１０７】
なお、絶縁膜１０７よりも下側に、絶縁膜１２６と同様の、加熱により酸素が脱離する絶縁膜を設け、ゲート絶縁膜１０４を介して酸化物半導体膜１０１ｂの上側からも酸素を供給する構成としてもよい。
【０１０８】
また、第２のトランジスタ１００に適用可能なトランジスタの構成例について示す。図４（Ａ）は以下で例示するトランジスタの上面概略図であり、図４（Ｂ）、図４（Ｃ）はそれぞれ、図４（Ａ）中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。なお、図４（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図４（Ｃ）はトランジスタのチャネル幅方向の断面に相当する。
【０１０９】
図４（Ｃ）に示すように、トランジスタのチャネル幅方向の断面において、ゲート電極が酸化物半導体膜１０１ｂの上面および側面に面して設けられることで、酸化物半導体膜１０１ｂの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が増大し、オン状態における電流（オン電流）を高めることができる。特に、酸化物半導体膜１０１ｂの幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下）場合には、酸化物半導体膜１０１ｂの内部にまでチャネルが形成される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
【０１１０】
なお、図５（Ａ）、図５（Ｂ）、図５（Ｃ）に示すように、ゲート電極１０５の幅を狭くしてもよい。その場合、例えば、一対の電極１０３ａ、１０３ｂや、ゲート電極１０５などをマスクとして、酸化物半導体膜１０１ｂなどに、アルゴン、水素、リン、ホウ素などの不純物を導入することができる。その結果、酸化物半導体膜１０１ｂなどにおいて、低抵抗領域１０９ａ、低抵抗領域１０９ｂを設けることができる。なお、低抵抗領域１０９ａ、低抵抗領域１０９ｂは、必ずしも、設けなくてもよい。なお、図５だけでなく、他の図面においても、ゲート電極１０５の幅を狭くすることができる。
【０１１１】
図６（Ａ）、図６（Ｂ）に示すトランジスタは、図４で例示したトランジスタと比較して、酸化物半導体膜１０１ｃが電極１０３ａおよび電極１０３ｂの下面に接して設けられている点で主に相違している。
【０１１２】
このような構成とすることで、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび酸化物半導体膜１０１ｃを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥を低減することができる。
【０１１３】
また、上記では、酸化物半導体膜１０１ｂに接して酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｃを設ける構成を説明したが、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃの一方、またはその両方を設けない構成としてもよい。
【０１１４】
なお、図６においても、図５と同様に、ゲート電極１０５の幅を狭くすることができる。その場合の例を、図７（Ａ）、図７（Ｂ）に示す。なお、図５、図７だけでなく、他の図面においても、ゲート電極１０５の幅を狭くすることができる。
【０１１５】
また、図８（Ａ）、図８（Ｂ）に示すように酸化物半導体膜１０１ｂと電極１０３ａとの間、および酸化物半導体膜１０１ｂと電極１０３ｂとの間に層１４７ａおよび層１４７ｂと接する構造とすることができる。
【０１１６】
層１４７ａおよび層１４７ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。層１４７ａおよび層１４７ｂは、例えば、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０１１７】
層１４７ａおよび層１４７ｂは、可視光線を透過する性質を有しても構わない。または、層１４７ａおよび層１４７ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１１８】
また、層１４７ａおよび層１４７ｂは、酸化物半導体膜１０１ｂなどとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０１１９】
なお、層１４７ａおよび層１４７ｂは、一対の電極１０３ａ、１０３ｂよりも高抵抗の層を用いると好ましい場合がある。また、層１４７ａおよび層１４７ｂは、トランジスタのチャネルよりも低抵抗の層を用いると好ましい場合がある。例えば、層１４７ａおよび層１４７ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層１４７ａおよび層１４７ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層１４７ａまたは層１４７ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１２０】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１２１】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１２２】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１２３】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１２４】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１２５】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１２６】
以上が第２のトランジスタ１００についての説明である。
【０１２７】
第２のトランジスタ１００を覆う絶縁膜１２７は、その下層の凹凸形状を被覆する平坦化膜として機能する。また、絶縁膜１０８は、絶縁膜１２７を成膜する際の保護膜としての機能を有していてもよい。絶縁膜１０８は不要であれば設けなくてもよい。
【０１２８】
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００と、を有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア膜１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。
【０１２９】
以上が構成例についての説明である。
【０１３０】
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図９乃至図１２を用いて説明する。
【０１３１】
まず、半導体基板１１１を準備する。半導体基板１１１としては、例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムなどの化合物半導体基板などを用いることができる。また、半導体基板１１１として、ＳＯＩ基板を用いてもよい。以下では、半導体基板１１１として単結晶シリコンを用いた場合について説明する。
【０１３２】
続いて、半導体基板１１１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
【０１３３】
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１１１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１１１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
【０１３４】
続いて、半導体基板１１１上にゲート絶縁膜１１４となる絶縁膜を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。
【０１３５】
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
【０１３６】
続いて、ゲート電極１１５となる導電膜を形成する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。また、ゲート電極１１５の仕事関数を制御する金属膜を設けてもよい。
【０１３７】
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１３８】
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極１１５を形成することができる。
【０１３９】
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
【０１４０】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【０１４１】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【０１４２】
ゲート電極１１５の形成後、ゲート電極１１５の側面を覆うサイドウォールを形成してもよい。サイドウォールは、ゲート電極１１５の厚さよりも厚い絶縁膜を成膜した後に、異方性エッチングを施し、ゲート電極１１５の側面部分のみ当該絶縁膜を残存させることにより形成できる。
【０１４３】
サイドウォールの形成時にゲート絶縁膜１１４となる絶縁膜も同時にエッチングされることにより、ゲート電極１１５およびサイドウォールの下部にゲート絶縁膜１１４が形成される。または、ゲート電極１１５を形成した後にゲート電極１１５またはゲート電極１１５を加工するためのレジストマスクをエッチングマスクとして当該絶縁膜をエッチングすることによりゲート絶縁膜１１４を形成してもよい。または、当該絶縁膜に対してエッチングによる加工を行わずに、そのままゲート絶縁膜１１４として用いることもできる。
【０１４４】
続いて、半導体基板１１１のゲート電極１１５（およびサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。この段階における断面概略図が図９（Ａ）に相当する。
【０１４５】
続いて、絶縁膜１２１を形成した後、上述した導電性を付与する元素の活性化のための第１の加熱処理を行う。
【０１４６】
絶縁膜１２１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１４７】
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。
【０１４８】
この段階で第１のトランジスタ１１０が形成される。
【０１４９】
続いて、絶縁膜１２２および絶縁膜１２３を形成する。
【０１５０】
絶縁膜１２２は、絶縁膜１２１に用いることのできる材料のほか、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、絶縁膜１２３は、絶縁膜１２１に用いることのできる材料のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることが好ましい。
【０１５１】
絶縁膜１２２および絶縁膜１２３は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１５２】
続いて絶縁膜１２３の上面をＣＭＰ法等を用いて平坦化する。
【０１５３】
その後、半導体膜１１２中のダングリングボンドを絶縁膜１２２から脱離する水素によって終端するための第２の加熱処理を行う。
【０１５４】
第２の加熱処理は、第１の加熱処理の説明で例示した条件で行うことができる。
【０１５５】
続いて、絶縁膜１２３上に絶縁膜１２４を形成する。
【０１５６】
続いて、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３および絶縁膜１２４に低抵抗層１１３ａ、低抵抗層１１３ｂおよびゲート電極１１５等に達する開口部を形成する。その後、導電膜を形成し、エッチングすることで導電膜１６１、導電膜１６２、導電膜１６３を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。この段階における断面概略図が図９（Ｂ）に相当する。
【０１５７】
続いて、絶縁膜１２４上、導電膜１６１上、導電膜１６２上、導電膜１６３上に絶縁膜１２５ａを形成する。絶縁膜１２５ａは、導電膜１６１、導電膜１６２、導電膜１６３と接しているため、成膜する際に導電膜１６１、導電膜１６２、導電膜１６３が酸化されない成膜方法で形成する（図９（Ｃ）参照）。たとえば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて導電膜１６１、導電膜１６２、導電膜１６３が酸化されないように絶縁膜１２５ａを形成することができる。
【０１５８】
続いて、絶縁膜１２５ａ上に絶縁膜１２５ｂを形成する（図９（Ｄ）参照）。絶縁膜１２５ｂは、埋め込み性のよい常圧ＣＶＤ法で形成することが好ましい。埋め込み性をよくすることで絶縁膜１２５ａの表面が凸凹している場合でも凹部に発生するシームのサイズを小さくする、またはシームの発生を抑制することができる。また、絶縁膜１２５ｂは、デポレートが１００ｎｍ／ｍｉｎ．以上２００ｎｍ／ｍｉｎ．以下であると好ましい。
【０１５９】
絶縁膜１２５ｂを形成した後、第３の加熱処理を行うことが好ましい。第３の加熱処理により、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。後述するバリア膜１２０を形成する直前に第３の加熱処理を施し、バリア膜１２０よりも下層に含まれる水素や水を徹底的に除去した後に、バリア膜１２０を形成することで、後の工程でバリア膜１２０よりも下層側に水や水素が再度拡散・放出してしまうことを抑制することができる。
【０１６０】
第３の加熱処理は、第１の加熱処理の説明で例示した条件で行うことができる。
【０１６１】
続いて、絶縁膜１２５ｂ上にバリア膜１２０を形成する（図１０（Ａ）参照）。
【０１６２】
バリア膜１２０は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１６３】
バリア膜１２０を形成した後に、バリア膜１２０に含まれる水や水素を低減あるいは脱離ガスを抑制するための加熱処理を行ってもよい。
【０１６４】
バリア膜１２０上に、絶縁膜１２６を形成する。絶縁膜１２６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１６５】
絶縁膜１２６に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１２６の成膜を行えばよい。または、成膜後の絶縁膜１２６に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１６６】
例えば、成膜後の絶縁膜１２６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１６７】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
【０１６８】
続いて、酸化物半導体膜１０１ａとなる酸化物半導体膜と、酸化物半導体膜１０１ｂとなる酸化物半導体膜を順に成膜する。当該酸化物半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。
【０１６９】
酸化物半導体膜１０１ｂとなる酸化物半導体膜を成膜後、第４の加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物半導体膜１０１ｂとなる酸化物半導体膜を成膜した直後に行ってもよいし、酸化物半導体膜１０１ｂとなる酸化物半導体膜を加工して島状の酸化物半導体膜１０１ｂを形成した後に行ってもよい。加熱処理により、絶縁膜１２６から酸化物半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
【０１７０】
続いて、酸化物半導体膜１０１ｂとなる酸化物半導体膜上にハードマスクとなる導電膜を形成する。該導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１７１】
続いて、導電膜をハードマスクとして用いる。導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして酸化物半導体膜の不要な部分をエッチングにより除去する。その後、レジストマスク、ハードマスクとして用いる導電膜を除去することにより、島状の酸化物半導体膜１０１ａと島状の酸化物半導体膜１０１ｂの積層構造を形成することができる（図１０（Ｂ）参照）。
【０１７２】
続いて、絶縁膜１２６、バリア膜１２０、層間絶縁膜１２５に導電膜１６１および導電膜１６３に達する開口部を形成し、酸化物半導体膜１０１ｂ上、絶縁膜１２６上、および開口部内に導電膜を形成し、該導電膜をエッチングし、ソース電極またはドレイン電極として機能する一対の電極１０３ａ、１０３ｂおよび電極１０３ｃを形成する（図１０（Ｃ）参照）。
【０１７３】
続いて、酸化物半導体膜１０１ｃ、ゲート絶縁膜１０４およびゲート電極１０５を形成する（図１１（Ａ）参照）。
【０１７４】
この段階で第２のトランジスタ１００が形成される。
【０１７５】
続いて、絶縁膜１０７を形成する。絶縁膜１０７は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１７６】
絶縁膜１０７の成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁膜１２６等から酸化物半導体膜１０１ｂに対して酸素を供給し、酸化物半導体膜１０１ｂ中の酸素欠損を低減することができる。また、このとき、絶縁膜１２６から脱離した酸素は、バリア膜１２０および絶縁膜１０７によってブロックされ、バリア膜１２０よりも下層および絶縁膜１０７よりも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため酸化物半導体膜１０１ｂに供給しうる酸素の量を増大させることができ、酸化物半導体膜１０１ｂ中の酸素欠損を効果的に低減することができる。
【０１７７】
続いて、絶縁膜１０８を形成する（図１１（Ｂ）参照）。絶縁膜１０８は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁膜１０８をＤＣスパッタ法によって成膜すると、バリア性の高い膜を生産性良く厚く成膜できるため好ましい。また、ＡＬＤ法によって成膜すると、イオンダメージを減らし、絶縁膜１０８の被覆性を良好なものとすることができるため好ましい。
【０１７８】
続いて、絶縁膜１２７を形成し、絶縁膜１２７、絶縁膜１０８および絶縁膜１０７に電極１０３ａおよび電極１０３ｃに達する開口部を形成し、絶縁膜１２７上および開口部内に導電膜を形成し、該導電膜をエッチングし、導電膜１６７、導電膜１６８および導電膜１６９を形成する（図１２参照）。
【０１７９】
また、絶縁膜１２７を形成した後にその上面に対して平坦化処理を行うことが好ましい。また、平坦性をより良好なものとするために、絶縁膜１２７を形成した後にＣＶＤ法を用いて絶縁膜を積層した後にその上面に対して平坦化処理を行うことが好ましい。
【０１８０】
以上の工程により、本発明の一態様の半導体装置を作製することができる。
【０１８１】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、トランジスタの上に、別のトランジスタを配置した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、トランジスタの上に、別のトランジスタを配置しなくてもよい。
【０１８２】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタにおいて、酸化物半導体膜に適用可能な一態様について説明する。
【０１８４】
酸化物半導体膜は、単結晶酸化物半導体膜と、それ以外の非単結晶酸化物半導体膜とに分けられる。非単結晶酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などがある。
【０１８５】
また、別の観点では、酸化物半導体膜は、非晶質酸化物半導体膜と、それ以外の結晶性酸化物半導体膜とに分けられる。結晶性酸化物半導体膜としては、単結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜などがある。
【０１８６】
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。なお、ＣＡＡＣ−ＯＳ膜を、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
【０１８７】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部（ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）ともいう。）を有する酸化物半導体膜の一つである。
【０１８８】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のナノ結晶を確認することができる。一方、高分解能ＴＥＭ像ではナノ結晶同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８９】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳ膜について説明する。図１３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。なお、球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０１９０】
図１３（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１３（Ｂ）に示す。図１３（Ｂ）より、ナノ結晶において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行となる。
【０１９１】
図１３（Ｂ）に示すように、ＣＡＡＣ−ＯＳ膜は特徴的な原子配列を有する。図１３（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１３（Ｂ）および図１３（Ｃ）より、ナノ結晶一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ナノ結晶とナノ結晶との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。
【０１９２】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳ膜のナノ結晶５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１３（Ｄ）参照。）。図１３（Ｃ）で観察されたナノ結晶とナノ結晶との間で傾きが生じている箇所は、図１３（Ｄ）に示す領域５１６１に相当する。
【０１９３】
また、図１４（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳ膜の平面のＣｓ補正高分解能ＴＥＭ像を示す。図１４（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１４（Ｂ）、図１４（Ｃ）および図１４（Ｄ）に示す。図１４（Ｂ）、図１４（Ｃ）および図１４（Ｄ）より、ナノ結晶は、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるナノ結晶間で、金属原子の配列に規則性は見られない。
【０１９４】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１９５】
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳ膜は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０１９６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１５（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳ膜は、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１９７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１６（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるナノ結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１６（Ｂ）に示す。図１６（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるナノ結晶のａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１６（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１６（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０１９８】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。酸化物半導体膜の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜ということもできる。また、ＣＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体膜ということもできる。
【０１９９】
酸化物半導体膜に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体膜中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２００】
なお、不純物は、酸化物半導体膜の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。
【０２０１】
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体膜は、キャリア密度を低くすることができる。そのような酸化物半導体膜を、高純度真性または実質的に高純度真性な酸化物半導体膜と呼ぶ。ＣＡＡＣ−ＯＳ膜は、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体膜となりやすい。したがって、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体膜は、キャリアトラップが少ない。酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０２０２】
また、ＣＡＡＣ−ＯＳ膜は欠陥準位密度が低いため、光の照射によって欠陥準位に捕獲されるキャリアは少なくなる。したがって、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２０３】
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
【０２０４】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳ膜におけるナノ結晶と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳ膜の結晶部をナノ結晶と呼ぶ場合がある。
【０２０５】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２０６】
このように、ナノ結晶間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳ膜を、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
【０２０７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２０８】
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
【０２０９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２１０】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２１１】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
【０２１２】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体膜を非晶質酸化物半導体膜と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体膜を非晶質酸化物半導体膜と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜を、非晶質酸化物半導体膜または完全な非晶質酸化物半導体膜と呼ぶことはできない。
【０２１３】
＜非晶質ライク酸化物半導体膜＞
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２１４】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０２１５】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳ膜は、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳ膜が、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜と比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２１６】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ膜、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２１７】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０２１８】
なお、結晶部の判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２１９】
図１７は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１７より、ａ−ｌｉｋｅ  ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１７中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１７中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜の結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０２２０】
このように、ａ−ｌｉｋｅ  ＯＳ膜は、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて、不安定な構造であることがわかる。
【０２２１】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳ膜の密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２２２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２２３】
なお、同じ組成の単結晶が酸化物半導体膜に存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２２４】
以上のように、酸化物半導体膜は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２２５】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０２２６】
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した半導体装置の構成の一例について図面を参照して説明する。
【０２２７】
［断面構造］
図１８（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１８（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。トランジスタ２１００には先の実施の形態で説明したトランジスタを用いることができ、図１８（Ａ）ではトランジスタ２１００として、先の実施の形態のトランジスタ１００を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
【０２２８】
なお、トランジスタ２１００にバックゲートを設けた構成であってもよい。
【０２２９】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２３０】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２３１】
図１８（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数の導電膜２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
【０２３２】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２３３】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０２３４】
絶縁膜２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２３５】
絶縁膜２２０１は、先の実施の形態で示した、絶縁膜１２５ａおよび絶縁膜１２５ｂの積層膜であることが好ましい。上記の積層膜を用いることで絶縁膜２２０１の埋め込み性を確保しつつ、複数の配線２２０２が酸化されないようにすることができる。
【０２３６】
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の混入を防止する機能を有するブロック膜を形成してもよい。ブロック膜としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
【０２３７】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１８（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。なお、本実施の形態では、ゲート電極２２１３は２層構造であるがこれに限られず、単層でも３層以上でもよい。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
【０２３８】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２３９】
図１８（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０２４０】
また、図１８（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２４１】
また、第１の半導体材料をチャネルにもつトランジスタ２２００およびトランジスタ２３００で、ＣＭＯＳ回路を構成した場合の半導体装置の断面図を図１９に示す。
【０２４２】
トランジスタ２３００は、ソース領域またはドレイン領域として機能する不純物領域２３０１と、ゲート電極２３０３と、ゲート絶縁膜２３０４と、側壁絶縁膜２３０５と、を有している。また、トランジスタ２３００は、側壁絶縁膜２３０５の下に、ＬＤＤ領域として機能する不純物領域２３０２を設けてもよい。図１９のその他の構成要素については、図１８（Ａ）の説明を援用すればよい。
【０２４３】
トランジスタ２２００と、トランジスタ２３００とは、互いに異なる極性のトランジスタであることが好ましい。例えば、トランジスタ２２００がｐチャネル型のトランジスタの場合、トランジスタ２３００は、ｎチャネル型のトランジスタであることが好ましい。
【０２４４】
また、図１８（Ａ）および図１９に示す半導体装置に、例えばフォトダイオードなどの光電変換素子を設けてもよい。
【０２４５】
フォトダイオードは、単結晶半導体や多結晶半導体を用いて形成してもよい。単結晶半導体や多結晶半導体を用いたフォトダイオードは、光の検出感度が高いため好ましい。
【０２４６】
図２０（Ａ）は、基板２００１にフォトダイオード２４００を設けた場合の断面図を示している。また、図２０（Ｂ）に図２０（Ａ）の半導体装置の構造の回路図を示す。フォトダイオード２４００は、アノードおよびカソードの一方としての機能を有する導電膜２４０１と、アノードおよびカソードの他方としての機能を有する導電膜２４０２と、導電膜２４０２と導電膜２４０４とを電気的に接続させる導電膜２４０３と、を有する。導電膜２４０１乃至導電膜２４０３は、基板２００１に不純物を注入することで作製してもよい。
【０２４７】
図２０（Ａ）は、基板２００１に対して縦方向に電流が流れるようにフォトダイオード２４００を設けているが、基板２００１に対して横方向に電流が流れるようにフォトダイオード２４００を設けてもよい。
【０２４８】
図２０（Ｃ）は、トランジスタ２１００の上層にフォトダイオード２５００を設けた場合の半導体装置の断面図である。フォトダイオード２５００は、アノードおよびカソードの一方としての機能を有する導電膜２５０１と、アノードおよびカソードの他方としての機能を有する導電膜２５０２と、半導体層２５０３と、を有している。また、フォトダイオード２５００は、プラグ２５０４を介して、トランジスタ２１００と電気的に接続されている。
【０２４９】
図２０（Ｃ）において、フォトダイオード２５００をトランジスタ２１００と同じ階層に設けてもよい。また、フォトダイオード２５００をトランジスタ２２００とトランジスタ２１００の間の階層に設けてもよい。
【０２５０】
図２０（Ａ）および図２０（Ｃ）のその他の構成要素に関する詳細は、図１８（Ａ）および図１９の記載を援用すればよい。
【０２５１】
また、フォトダイオード２４００またはフォトダイオード２５００を、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、セレン、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎ等がある。
【０２５２】
例えば、フォトダイオード２４００またはフォトダイオード２５００にセレンを用いると、可視光や、紫外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子を実現できる。
【０２５３】
＜記憶装置＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２１に示す。
【０２５４】
図２１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３２００、トランジスタ３３００としては、実施の形態１で説明した構成を用いることができる。
【０２５５】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２５６】
図２１（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極およびドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極およびドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２５７】
図２１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２５８】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
【０２５９】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
【０２６０】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２６１】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２６２】
図２１（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で図２１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
【０２６３】
次に、図２１（Ｂ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２６４】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２６５】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２６６】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２６７】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２６８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２６９】
本実施の形態に示す記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
【０２７０】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０２７１】
（実施の形態４）
本実施の形態では、実施の形態１で説明した構成を用いることができ、実施の形態３で説明した記憶装置を含むＣＰＵについて説明する。
【０２７２】
図２２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２７３】
図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２７４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２７５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２７６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２７７】
図２２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示した構成、または、実施の形態３に示した記憶装置を用いることができる。
【０２７８】
図２２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２７９】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０２８０】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を利用した表示装置の構成例について説明する。
【０２８１】
［構成例］
図２３（Ａ）は、本発明の一態様の半導体装置を利用した表示装置の上面図であり、図２３（Ｂ）は、本発明の一態様の半導体装置を利用した表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図２３（Ｃ）は、本発明の一態様の半導体装置を利用した表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０２８２】
画素部に配置するトランジスタは、先の実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２８３】
アクティブマトリクス型表示装置の上面図の一例を図２３（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２８４】
図２３（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。
【０２８５】
〔液晶表示装置〕
また、画素の回路構成の一例を図２３（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
【０２８６】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を独立して制御できる。
【０２８７】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
【０２８８】
また、トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層の形状とは分離されている。なお、第１の画素電極層及び第２の画素電極層の形状としては、特に限定は無い。例えば、第１の画素電極層はＶ字状とすればよい。
【０２８９】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０２９０】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２９１】
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
【０２９２】
なお、図２３（Ｂ）に示す画素回路は、これに限定されない。例えば、図２３（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
【０２９３】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０２９４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２９５】
図２３（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０２９６】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０２９７】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２９８】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
【０２９９】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０３００】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。
【０３０１】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３０２】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３０３】
なお、画素回路の構成は、図２３（Ｃ）に示す画素構成に限定されない。例えば、図２３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
【０３０４】
図２３で例示した回路に先の実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０３０５】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０３０６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０３０７】
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図２４を用いて説明を行う。
【０３０８】
図２４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０３０９】
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
【０３１０】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３１１】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。また、表示パネル８００６に位置入力装置としての機能が付加された表示モジュールを用いるようにしても良い。なお、位置入力装置としての機能は、表示パネル８００６にタッチパネル８００４を設けることで付加することができる。
【０３１２】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０３１３】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０３１４】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
【０３１５】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３１６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０３１７】
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。
【０３１８】
図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３１９】
図２５（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカー９１７、マイク９１２などを備えている。図２５（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０３２０】
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３２１】
図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３２２】
図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３２３】
図２５（Ｆ）は自動車または乗用車などであり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３２４】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０３２５】
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図２６を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２６（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２６（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２６（Ｃ）参照）、乗り物類（自転車等、図２６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２６（Ｅ）、図２６（Ｆ）参照）等に設けて使用することができる。
【０３２６】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３２７】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３２８】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０３２９】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【実施例１】
【０３３０】
本実施例では、絶縁膜の凹部に成膜された導電膜および層間絶縁膜について断面観察を行った。
【０３３１】
断面観察を行った試料１Ａの作製方法について以下に示す。
【０３３２】
まず、シリコンウェハ上に２００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜をＣＶＤ法により形成した。
【０３３３】
次に、タングステンターゲットを用い、成膜ガスとして流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、電源電力（ＤＣ）１．０ｋＷ印加する条件を用いたスパッタ法により、１５０ｎｍのタングステン（Ｗ）膜を形成した。
【０３３４】
次に、５５０ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜をＣＶＤ法により形成した。
【０３３５】
次に、酸化窒化シリコン（ＳｉＯＮ）膜をエッチングしてタングステン（Ｗ）膜に達する開口部を形成した。エッチング条件は、まず、第１のエッチングとしてＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、トリフルオロメタンおよびヘリウム（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）混合雰囲気下、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａにおいて３秒間エッチングし、次に第２のエッチングとしてＩＣＰエッチング法により、トリフルオロメタンおよびヘリウム（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）混合雰囲気下、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａにおいて７４秒間エッチングし、再度第１のエッチング条件でエッチングしたあと、第２のエッチング条件でエッチングした。これにより、酸化窒化シリコン（ＳｉＯＮ）膜に凹部が設けられた。
【０３３６】
次に、タングステンターゲットを用い、成膜ガスとして流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、電源電力（ＤＣ）１．０ｋＷ印加する条件を用いたスパッタ法により、１５０ｎｍのタングステン（Ｗ）膜を形成した。
【０３３７】
次に、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝３１．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝５８ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により、５００ｎｍの酸化シリコン（ＴＥＯＳ−ＳｉＯｘ）膜を形成した。ここで、ＴＥＯＳ＝３１．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）とは、成膜時にＴＥＯＳガスが流せる最大の値が０．３１５ｇ／ｍｉｎ．ということを意味する。また、排気圧力−２００Ｐａとは、大気圧力（１０１．３２５ｋＰａ）からブロワーで２００Ｐａ排気した圧力（１０１．１２５ｋＰａ）を意味する。
【０３３８】
以上の工程により、試料１Ａを作製した。
【０３３９】
また、試料１Ｂを作製した。以下に試料１Ｂの作製方法について説明する。
【０３４０】
まず、シリコンウェハ上に２００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜をＣＶＤ法により形成した。次に、１５０ｎｍのタングステン（Ｗ）膜を形成した。次に、５５０ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜をＣＶＤ法により形成した。次に、酸化窒化シリコン（ＳｉＯＮ）膜をエッチングしてタングステン（Ｗ）膜に達する開口部を形成した。次に、１５０ｎｍのタングステン（Ｗ）膜を形成した。ここまでの工程は試料１Ａと同様である。
【０３４１】
次に、流量１５ｓｃｃｍのテトラエトキシシラン（ＴＥＯＳ）および流量７５０ｓｃｃｍの酸素（Ｏ２）を原料ガスとし、基板温度を３００℃、２７ＭＨｚの高周波電源を用いて３００Ｗの高周波電力を平行平板電極に供給し、デポレートを１００ｎｍ／ｍｉｎ．としてプラズマＣＶＤ法により、酸化シリコン膜を５００ｎｍ成膜した。
【０３４２】
以上の工程により、試料１Ｂを作製した。
【０３４３】
作製した試料１Ａの断面ＳＴＥＭ（Ｓｃａｎｎｉｎｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像を図２７（Ａ）に示し、作製した試料１Ｂの断面ＳＴＥＭ像を図２７（Ｂ）に示す。
【０３４４】
図２７（Ａ）より、試料１Ａの常圧ＣＶＤ法で形成したＴＥＯＳ−ＳｉＯｘ膜は、ＳｉＯＮ膜の凹部に埋め込まれており、凹部に発生するシームのサイズが小さい、または実質的に発生していないことが確認できた。また、図２７（Ｂ）より、試料１ＢのプラズマＣＶＤ法で形成したＴＥＯＳ−ＳｉＯｘ膜は、ＳｉＯＮ膜の凹部にしっかり埋め込まれておらず、凹部にサイズが大きいシームが発生していることが確認できた。
【実施例２】
【０３４５】
本実施例では、ＴＥＯＳを材料に用い、常圧ＣＶＤ法で形成した酸化シリコン膜のガス放出をＴＤＳにより評価した。
【０３４６】
まず、測定試料について説明する。
【０３４７】
シリコンウェハ上に、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝３１．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝５８ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により、５００ｎｍの酸化シリコン（ＴＥＯＳ−ＳｉＯｘ）膜を形成した。
【０３４８】
上記の作製されたままの試料を試料２Ａ、ＴＥＯＳ−ＳｉＯｘ膜形成後に窒素雰囲気で４５０℃、１０時間の熱処理を行った試料を試料２Ｂ、ＴＥＯＳ−ＳｉＯｘ膜形成後に窒素雰囲気で４９０℃、１０時間の熱処理を行った試料を試料２Ｃ、ＴＥＯＳ−ＳｉＯｘ膜形成後に窒素雰囲気で５４０℃、１０時間の熱処理を行った試料を試料２Ｄ、ＴＥＯＳ−ＳｉＯｘ膜形成後に窒素雰囲気で５９０℃、１０時間の熱処理を行った試料を試料２Ｅとした。
【０３４９】
図２８に試料２Ａ乃至試料２ＥのＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が２のイオン強度を示し、図２９に試料２Ａ乃至試料２ＥのＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が１８のイオン強度を示し、図３０に試料２Ａ乃至試料２ＥのＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が２８のイオン強度を示し、図３１に試料２Ａ乃至試料２ＥのＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が３２のイオン強度を示す。また、図２８乃至図３１の（Ａ）は、試料２Ａの測定結果を示し、図２８乃至図３１の（Ｂ）は、試料２Ｂの測定結果を示し、図２８乃至図３１の（Ｃ）は、試料２Ｃの測定結果を示し、図２８乃至図３１の（Ｄ）は、試料２Ｄの測定結果を示し、図２８乃至図３１の（Ｅ）は、試料２Ｅの測定結果を示す。なお、ｍ／ｚが２で検出されるガスには水素ガス（Ｈ２）がある。本実施例では、ｍ／ｚが２で検出されるガスは、すべて水素ガスとみなす。また、ｍ／ｚが１８で検出されるガスには水（Ｈ２Ｏ）がある。本実施例では、ｍ／ｚが１８で検出されるガスは、すべて水（水蒸気）とみなす。また、ｍ／ｚが２８で検出されるガスには窒素ガス（Ｎ２）がある。本実施例では、ｍ／ｚが２８で検出されるガスは、すべて窒素ガスとみなす。ｍ／ｚが３２で検出されるガスには酸素ガス（Ｏ２）がある。本実施例では、ｍ／ｚが３２で検出されるガスは、すべて酸素ガスとみなす。
【０３５０】
図２８乃至図３１より、ＴＥＯＳ−ＳｉＯｘ膜形成後の窒素雰囲気での熱処理が５４０℃以上である試料２Ｄ、試料２Ｅは、水素ガスおよび水の放出が少なくなっていることが確認できた。
【実施例３】
【０３５１】
本実施例では、ＴＥＯＳを材料に用いた酸化シリコン膜の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による評価結果について説明する。
【０３５２】
まず、測定試料について説明する。
【０３５３】
シリコンウェハ上に、５００ｎｍの酸化シリコン（ＴＥＯＳ−ＳｉＯｘ）膜を形成した。成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝９０％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝１６６ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを２００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料３Ａとした。また、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝３１．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝５８ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料３Ｂとした。また、流量１５ｓｃｃｍのテトラエトキシシラン（ＴＥＯＳ）および流量７５０ｓｃｃｍの酸素（Ｏ２）を原料ガスとし、基板温度を３００℃、２７ＭＨｚの高周波電源を用いて３００Ｗの高周波電力を平行平板電極に供給し、デポレートを１５０ｎｍ／ｍｉｎ．としてプラズマＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料３Ｃとした。
【０３５４】
図３２（Ａ）に試料３Ａ乃至試料３Ｃの水素の濃度プロファイルを示す。また、図３２（Ｂ）に試料３Ａ乃至試料３Ｃの炭素の濃度プロファイルを示す。なお、図３２（Ａ）および図３２（Ｂ）の太線は試料３Ａのプロファイルを示し、図３２（Ａ）および図３２（Ｂ）の細線は試料３Ｂのプロファイルを示し、図３２（Ａ）および図３２（Ｂ）の点線は試料３Ｃのプロファイルを示す。また、水素の測定下限（ＢＧ）は、４．８１×１０１７ａｔｏｍｓ／ｃｍ３、炭素の測定下限（ＢＧ）は、１．７７×１０１７ａｔｏｍｓ／ｃｍ３である。
【０３５５】
図３２（Ａ）より、試料３Ａ乃至試料３Ｃの水素の濃度は、ほとんど差が見られなかった。一方、図３２（Ｂ）より、試料３Ａ乃至試料３Ｂの炭素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３程度であり、試料３Ｃの炭素の濃度と比べて低いことが確認できた。
【実施例４】
【０３５６】
本実施例では、ＴＥＯＳを材料に用いた酸化シリコン膜の応力について評価した。
【０３５７】
まず、測定試料について説明する。
【０３５８】
シリコンウェハ上に、１００ｎｍの酸化シリコン（ＴＥＯＳ−ＳｉＯｘ）膜を形成した。成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝３１．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝５８ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料４Ａとした。また、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝９０％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝１６６ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを２００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料４Ｂとした。また、流量１５ｓｃｃｍのテトラエトキシシラン（ＴＥＯＳ）および流量７５０ｓｃｃｍの酸素（Ｏ２）を原料ガスとし、基板温度を３００℃、２７ＭＨｚの高周波電源を用いて３００Ｗの高周波電力を平行平板電極に供給し、デポレートを１５０ｎｍ／ｍｉｎ．としてプラズマＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料４Ｃとした。
【０３５９】
図３３に試料４Ａ乃至試料４ＣのＴＥＯＳ−ＳｉＯｘ膜の応力の評価結果を示す。なお、応力の評価は、各試料の４点（図３４（Ａ）に示すＸ方向とＹ方向の各２点）行った。
【０３６０】
図３３の応力の正の値は図３４（Ｂ）に示す引っ張り応力であり、応力の負の値は図３４（Ｂ）に示す圧縮応力である。図３３に示すように、常圧ＣＶＤ法により形成した試料４Ａおよび試料４ＢのＴＥＯＳ−ＳｉＯｘ膜は引っ張り応力が作用しており、ＴＥＯＳ−ＳｉＯｘ膜上に膜を形成する際に該膜のクラックが発生しにくいと示唆される。また、一方向に膜応力が強くなった影響で大きく反ってしまった膜は、露光装置等の搬送機構でエラーが発生するため、露光処理ができなくなってしまうことがあるが、常圧ＣＶＤ法で成膜したＴＥＯＳ−ＳｉＯｘ膜は、プラズマＣＶＤ法で成膜したＴＥＯＳ−ＳｉＯｘ膜より応力の値（絶対値）が小さいため、膜の反りが小さく、微細にパターニングする際に中央と端の露光ズレを抑えることができる。
【０３６１】
また、常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜の応力について評価した。
【０３６２】
まず、測定試料について説明する。
【０３６３】
シリコンウェハ上に、１００ｎｍの酸化シリコン（ＴＥＯＳ−ＳｉＯｘ）膜を形成した。試料４Ａと同じものを試料４ａとした。また、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝３３．５％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝７７ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を１０とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１００ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料４ｂとした。また、成膜ガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガス（ＴＥＯＳ＝５８％（Ｍａｘ  １．０ｇ／ｍｉｎ．）、Ｏ３＝１０７ｇ／ｍ３、Ｏ３／ＴＥＯＳの流量比を８とした）混合雰囲気下において、排気圧力−２００Ｐａ、基板温度を４２０℃、デポレートを１５０ｎｍ／ｍｉｎ．として常圧ＣＶＤ法により形成したＴＥＯＳ−ＳｉＯｘ膜を試料４ｃとした。また、試料４Ｂと同じものを試料４ｄとした。
【０３６４】
図３５に試料４ａ乃至試料４ｄのＴＥＯＳ−ＳｉＯｘ膜の応力の評価結果を示す。なお、応力の評価は、各試料の４点（図３４（Ａ）に示すＸ方向とＹ方向の各２点）行った。
【０３６５】
図３５に示すように、常圧ＣＶＤ法により形成した試料４ａ乃至試料４ｄのＴＥＯＳ−ＳｉＯｘ膜は引っ張り応力が作用しており、各条件ともその応力が１００Ｍｐａ程であることが確認できた。
【符号の説明】
【０３６６】
１００    トランジスタ
１０１ａ    酸化物半導体膜
１０１ｂ    酸化物半導体膜
１０１ｃ    酸化物半導体膜
１０３ａ    電極
１０３ｂ    電極
１０３ｃ    電極
１０４    ゲート絶縁膜
１０５    ゲート電極
１０７    絶縁膜
１０８    絶縁膜
１０９ａ    低抵抗領域
１０９ｂ    低抵抗領域
１１０    トランジスタ
１１１    半導体基板
１１２    半導体膜
１１３ａ    低抵抗層
１１３ｂ    低抵抗層
１１４    ゲート絶縁膜
１１５    ゲート電極
１１５ａ    ゲート電極
１１５ｂ    ゲート電極
１２０    バリア膜
１２１    絶縁膜
１２２    絶縁膜
１２３    絶縁膜
１２４    絶縁膜
１２５    層間絶縁膜
１２５ａ    絶縁膜
１２５ｂ    絶縁膜
１２６    絶縁膜
１２７    絶縁膜
１４７ａ    層
１４７ｂ    層
１６０    トランジスタ
１６１    導電膜
１６２    導電膜
１６３    導電膜
１６７    導電膜
１６８    導電膜
１６９    導電膜
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    マイク
９１３    外部接続ポート
９１４    操作ボタン
９１６    表示部
９１７    スピーカー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２００１    基板
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    導電膜
２２０４    絶縁膜
２２０５    配線
２２０６    配線
２２０７    絶縁膜
２２１１    半導体基板
２２１２    絶縁膜
２２１３    ゲート電極
２２１４    ゲート絶縁膜
２２１５    ドレイン領域
２３００    トランジスタ
２３０１    不純物領域
２３０２    不純物領域
２３０３    ゲート電極
２３０４    ゲート絶縁膜
２３０５    側壁絶縁膜
２４００    フォトダイオード
２４０１    導電膜
２４０２    導電膜
２４０３    導電膜
２４０４    導電膜
２５００    フォトダイオード
２５０１    導電膜
２５０２    導電膜
２５０３    半導体層
２５０４    プラグ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
５１００    ナノ結晶
５１２０    基板
５１６１    領域
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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