(57)【特許請求の範囲】
【請求項１】
第１乃至第３の回路を有し、
前記第１の回路は、外部からの情報を検出することができる機能を有し、
前記第２の回路は、前記第１の回路において検出した情報をデジタル信号に変換することができる機能を有し、
前記第３の回路は、第１の記憶回路及び第２の記憶回路を有する第４の回路と、演算回路を有する第５の回路と、を有し、
前記第４の回路は、前記第５の回路の上方に設けられ、
前記第４の回路又は前記第５の回路の一方は、前記第４の回路又は前記第５の回路の他方と重なる領域を有し、
前記第１の記憶回路は、チャネル形成領域に酸化物半導体を有する第１のトランジスタを有し、
前記第２の記憶回路は、チャネル形成領域に酸化物半導体を有する第２のトランジスタを有し、
前記第１の記憶回路は、前記第１の回路によって検出された生体情報を記憶することができる機能を有し、
前記第２の記憶回路は、前記生体情報と比較される基準値を記憶することができる機能を有し、
前記第５の回路は、前記生体情報と前記基準値を比較することができる機能を有する半導体装置。
【請求項２】
請求項１において、
前記第１の記憶回路は、第１の容量素子を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の容量素子と接続され、
前記第２の記憶回路は、第２の容量素子と、インバータと、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の容量素子及び前記インバータの入力端子と接続され、
前記インバータの出力端子は、前記第５の回路と接続されている半導体装置。
【請求項３】
請求項２において、
第３のトランジスタを有し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１の記憶回路と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５の回路と電気的に接続され、
前記第３のトランジスタはチャネル形成領域に酸化物半導体を有する半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置を有し、
無線信号の送受信を行う機能を有する健康管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、データの記憶および演算を行う機能を有する半導体装置、または当該半導体装置を用いた健康管理システムに関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
【背景技術】
【０００３】
人間や動物の生体情報を監視するため、センサによって体温や脈拍などを検出する健康管理システムが広く用いられている。
【０００４】
健康管理システムには通常半導体装置が用いられており、当該半導体装置は、生体情報を記憶するメモリや、メモリに記憶されたデータを処理するための論理回路を備えたプロセッサなどから構成されている。
【０００５】
特許文献１には、メモリアレイと、メモリアレイと接続された論理回路を有する集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５５２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする。
【０００８】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様にかかる半導体装置は、第１乃至第３の回路を有し、第１の回路は、外部からの情報を検出することができる機能を有し、第２の回路は、第１の回路において検出した情報をデジタル信号に変換することができる機能を有し、第３の回路は、記憶回路を有する第４の回路と、演算回路を有する第５の回路と、を有し、第４の回路は、第５の回路の上方に設けられ、第４の回路又は第５の回路の一方は、第４の回路又は第５の回路の他方の少なくとも一部と重なる領域を有し、記憶回路は、チャネル形成領域に酸化物半導体を有するトランジスタを有する。
【００１０】
また、本発明の一態様にかかる半導体装置は、第１乃至第３の回路を有し、第１の回路は、外部からの情報を検出することができる機能を有し、第２の回路は、第１の回路において検出した情報をデジタル信号に変換することができる機能を有し、第３の回路は、第１の記憶回路及び第２の記憶回路を有する第４の回路と、演算回路を有する第５の回路と、を有し、第４の回路は、第５の回路の上方に設けられ、第４の回路又は第５の回路の一方は、第４の回路又は第５の回路の他方の少なくとも一部と重なる領域を有し、第１の記憶回路は、チャネル形成領域に酸化物半導体を有する第１のトランジスタを有し、第２の記憶回路は、チャネル形成領域に酸化物半導体を有する第２のトランジスタを有し、第１の記憶回路は、第１の回路によって検出された生体情報を記憶することができる機能を有し、第２の記憶回路は、生体情報と比較される基準値を記憶することができる機能を有し、第５の回路は、生体情報と基準値を比較することができる機能を有する。
【００１１】
さらに、本発明の一態様にかかる半導体装置では、第１の記憶回路は、第１の容量素子を有し、第１のトランジスタのソース又はドレインの一方は、第１の容量素子と接続され、第２の記憶回路は、第２の容量素子と、インバータと、を有し、第２のトランジスタのソース又はドレインの一方は、第２の容量素子及び前記インバータの入力端子と接続され、インバータの出力端子は、第５の回路と接続されていてもよい。
【００１２】
さらに、本発明の一態様にかかる半導体装置では、第３のトランジスタを有し、第３のトランジスタのソース又はドレインの一方は、第１の記憶回路と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第５の回路と電気的に接続され、第３のトランジスタはチャネル形成領域に酸化物半導体を有していてもよい。
【００１３】
また、本発明の一態様にかかる生体情報システムは、上記半導体装置を有し、無線信号の送受信を行う機能を有する。
【発明の効果】
【００１４】
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力の低減が可能な半導体装置を提供することができる。
【００１５】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１６】
【図１】半導体装置の構成の一例を説明する図。
【図２】半導体装置の構成の一例を説明する図。
【図３】半導体装置の構成の一例を説明する図。
【図４】半導体装置の動作を説明するフローチャート。
【図５】半導体装置の構成の一例を説明する図。
【図６】半導体装置の構成の一例を説明する回路図。
【図７】半導体装置の構成の一例を説明する回路図。
【図８】半導体装置の構成の一例を説明する回路図。
【図９】半導体装置の構成の一例を説明する回路図。
【図１０】半導体装置の構成の一例を説明する回路図。
【図１１】半導体装置の構成の一例を説明する回路図。
【図１２】半導体装置の構成の一例を説明する回路図。
【図１３】トランジスタの構成の一例を説明する図。
【図１４】トランジスタの構成の一例を説明する図。
【図１５】トランジスタの構成の一例を説明する図。
【図１６】トランジスタの構成の一例を説明する図。
【図１７】トランジスタの構成の一例を説明する図。
【図１８】トランジスタの構成の一例を説明する図。
【図１９】半導体装置の使用例を説明する図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
【００１９】
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００２０】
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
【００２１】
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
【００２２】
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
【００２３】
また、明細書の中の文章や図面において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
【００２４】
また、本明細書等においては、能動素子（トランジスタなど）、受動素子（容量素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタなど）、受動素子（容量素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【００２５】
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
【００２７】
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成の一例を示す。半導体装置１０は、回路２０、回路３０、回路４０、回路５０、回路６０、回路７０を有する。
【００２８】
本発明の一態様においては、回路５０を、演算を行う機能を備えた記憶回路として用いることができる。そのため、回路５０は、回路５０に記憶されたデータや回路４０から入力されたデータに加えて、これらのデータを入力信号として演算を行った結果を回路６０に出力することができる。これにより、本来回路６０において行うべき演算を回路５０において行うことができ、回路６０における演算の負担を低減することができる。また、回路５０と回路６０間において行われるデータの送受信の回数を減らすことができる。よって、半導体装置１０の動作速度を向上させることができる。以下、図１（Ａ）に示す各回路について説明する。
【００２９】
回路２０は、外部からの情報を検出する機能を有する。回路２０は、所定の物理量または化学量を検出する機能を有するセンサなどによって構成することができる。
【００３０】
ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分の化学物質等を指す。また、化学量には、血液、汗、尿等に含まれる特定の生体物質等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、ある特定の物質を選択的に検出することになるため、あらかじめ回路２０に、検出しようとする特定の物質と反応する物質を設けておくことが好ましい。例えば、生体物質の検出を行う場合には、回路２０に、検出しようとする生体物質と反応する酵素、抗体分子、微生物細胞等を高分子等に固定化して設けておくことが好ましい。
【００３１】
ここで、回路２０は、人間や動物の生体情報を検出する機能を有することが好ましい。この生体情報としては、体温、血圧、脈拍数、発汗量、肺活量、血糖値、白血球数、赤血球数、血小板数、ヘモグロビン濃度、ヘマトクリット値、ＧＯＴ（ＡＳＴ）含有量、ＧＰＴ（ＡＬＴ）含有量、γ−ＧＴＰ含有量、ＬＤＬコレステロール値、ＨＤＬコレステロール値、中性脂肪値などがあげられる。回路２０が生体情報を検出する機能を有することにより、半導体装置１０を健康管理システムとして用いることができる。
【００３２】
回路３０は、回路２０における情報の検出を制御する機能を有する。回路３０は、回路２０が外部からの情報を検出する頻度やタイミングを制御する機能を有するタイマーなどによって構成することができる。また、回路３０は、回路２０が外部からの情報を検出した時刻を計測し、その時刻を回路５０に出力することができる。
【００３３】
回路４０は、回路２０において検出した情報をデジタル信号に変換する機能を有する。回路４０は、回路２０から入力された生体情報に対応するアナログ信号をデジタル信号に変換する機能を有するＡＤコンバータなどによって構成することができる。
【００３４】
回路５０は、回路４０から入力されたデータを記憶する機能を有する。さらに、回路５０は、回路４０から入力されたデータ、または回路５０に記憶されたデータを入力信号として演算を行う機能を有する。すなわち、回路５０は、演算を行う機能を備えた記憶回路として用いることができる。
【００３５】
具体的には、回路５０は、回路８０、回路９０を有する。回路８０は、データを記憶する機能を有する回路（以下、記憶回路ともいう）を有する。回路８０は、複数の記憶回路を備えたセルアレイによって構成することができる。記憶回路は、ＤＲＡＭセル、ＳＲＡＭセルなどの揮発性のメモリセルや、ＥＰＲＯＭセル、ＭＲＡＭセルなどの不揮発性のメモリセルによって構成することができるが、特に、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）を有する構成とすることが好ましい。
【００３６】
酸化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。そのため、ＯＳトランジスタのオフ電流は極めて小さい。従って、回路８０が有する記憶回路をＯＳトランジスタによって構成とすることにより、記憶回路に記憶されたデータを長期間にわたって保持することができる。
【００３７】
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、回路８０が有する記憶回路をＯＳトランジスタによって構成とすることにより、回路８０が有する記憶回路の動作速度を向上させることができる。
【００３８】
回路９０は、演算を行う機能を有する回路（以下、演算回路ともいう）を有する。演算回路は、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路などの論理回路によって構成することができる。また、これらの論理回路を組み合わせて、比較回路、加算回路、減算回路、乗算回路、除算回路など構成してもよい。
【００３９】
回路９０は、回路４０から入力されたデータ、または回路８０に記憶されたデータを入力信号として、演算を行う機能を有する。例えば、回路９０が比較回路を有する場合、回路４０から入力されたデータと回路８０に記憶されたデータの比較を行うことができる。ここで、回路４０から入力されたデータが回路２０において検出された生体情報であり、回路８０に記憶されたデータが所定の基準値である場合、生体情報と基準値とを回路９０において比較し、生体情報が正常値であるか異常値であるかを判別することができる。なお、回路４０から入力されたデータを一度回路８０に記憶し、このデータを入力信号とする演算を行う構成としてもよい。
【００４０】
また、回路９０が減算回路を有する場合、回路４０から入力されたデータと回路８０に記憶されたデータの差分を算出することができる。また、回路９０が加算回路および除算回路を有する場合、回路４０から入力されたデータと回路８０に記憶されたデータの平均値を算出することができる。ここで、回路４０から入力されたデータが回路２０において検出された生体情報であり、回路８０に記憶されたデータが以前に検出した生体情報である場合、回路９０において、生体情報の変動や平均値を算出することができる。
【００４１】
回路８０は、図１（Ｂ）に示すように、回路４０から入力されたデータや、回路９０における演算によって得られたデータを記憶する機能を有する。また、回路８０は、回路８０に記憶されたデータを回路９０や回路６０に出力する機能を有する。回路９０は、回路４０から入力されたデータや回路８０に記憶されたデータを入力信号として、演算を行う機能を有する。また、回路９０は、演算の結果を回路８０や回路６０に出力する機能を有する。
【００４２】
回路６０は、情報処理や他の回路の制御などを行う機能を有する。回路６０は、複数のトランジスタによって構成された順序回路や組み合わせ回路などの各種の論理回路を有するプロセッサなどによって構成することができる。なお、本発明の一態様においては、回路５０が演算回路を有する回路９０を有する。そのため、本来は回路６０において行うべき演算（特に、回路８０に記憶されたデータを入力信号とする演算）を、回路５０の内部で行うことができる。よって、回路６０から回路５０に記憶されたデータへのアクセスや、回路６０における演算の結果の回路５０への書き込みなどを省略することができ、回路５０と回路６０間において行われるデータの送受信の回数を減らすことができる。
【００４３】
回路７０は、信号の送受信を行う機能を有する通信回路である。回路７０は回路６０によって制御され、回路８０に記憶されたデータや回路９０における演算の結果を半導体装置１０の外部に送信することができる。回路７０から送信された情報は、半導体装置の外部に設けられたコンピュータやリーダ／ライタなどによって読み取ることができる。
【００４４】
なお、回路７０における信号の送受信は、有線で行ってもよいし無線で行ってもよい。回路７０における信号の送受信を無線信号で行う構成とした場合、半導体装置１０を衣服や体に身に着けることが可能なウェアラブル健康管理システムとして用いることができる。
【００４５】
以上のように、本発明の一態様においては、回路５０を、演算を行う機能を備えた記憶回路として用いることができる。そのため、回路５０は、回路５０に記憶されたデータや回路４０から入力されたデータに加えて、これらのデータを入力信号として演算を行った結果を回路６０に出力することができる。これにより、本来回路６０において行うべき演算を回路５０において行うことができ、回路６０における演算の負担を低減することができる。また、回路５０と回路６０間において行われるデータの送受信の回数を減らすことができる。よって、半導体装置１０の動作速度を向上させることができる。
【００４６】
図１（Ｃ）に、回路５０の断面構造の概要図を示す。回路５０は、基板１００上の回路９０と、回路９０上の絶縁層１０１と、絶縁層１０１上の回路８０を有する。すなわち、回路５０は、回路９０と回路８０が積層された構造を有する。絶縁層１０１は開口部を有し、当該開口部には導電層１０２が設けられている。そして、回路９０は導電層１０２を介して回路８０と接続されている。
【００４７】
ここで、回路８０または回路９０の一方は、他方の少なくとも一部と重なる領域を有することが好ましい。これにより、回路５０の面積の増加を抑えつつ、記憶回路として機能する回路５０に演算を行う機能を付加することができる。よって、半導体装置１０の面積の縮小を図ることができる。なお、回路８０または回路９０の一方が、他方の全面と重なる領域を有することにより、回路５０の面積をさらに縮小することができる。
【００４８】
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
【００５０】
また、ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００５１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００５２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００５３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００５４】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５５】
ここで、回路９０は、チャネル形成領域が基板１００の一部に形成されるトランジスタによって構成することができる。この場合、基板１００は単結晶半導体を有する基板とすることが好ましい。このような基板１００としては、単結晶シリコン基板や単結晶ゲルマニウム基板などを用いることができる。基板１００を単結晶半導体を有する基板とすることにより、回路９０を、チャネル形成領域に単結晶半導体を有するトランジスタを用いて形成することができる。チャネル形成領域に単結晶半導体を有するトランジスタは電流供給能力が高いため、このようなトランジスタを用いて回路９０を構成することにより、回路９０における演算の速度を向上させることができる。
【００５６】
次に、回路５０の構成の一例を、図２を用いて説明する。
【００５７】
図２（Ａ）は、図１における回路５０の構成の一例を示す斜視図である。回路５０は、基板１００上の回路９０、回路１１０、回路１２０と、回路９０、回路１１０、回路１２０上の絶縁層１０１と、絶縁層１０１上の回路８０を有する。また、回路８０は、複数の記憶回路８１を有する。
【００５８】
回路９０は、演算回路を有する回路であり、記憶回路８１と接続されている。回路９０は、記憶回路８１に記憶されたデータを入力信号として演算を行い、演算の結果を回路６０（図１（Ｂ）参照）に出力することができる。なお、回路９０は、回路５０の外部（例えば図１（Ｂ）における回路４０）から入力されたデータを入力信号として演算を行うこともできる。
【００５９】
回路１１０は、複数の記憶回路８１のうち、特定の記憶回路８１を選択する機能を有する駆動回路である。具体的には、回路１１０は、特定の記憶回路８１と接続された配線に、当該特定の記憶回路８１を選択するための信号（以下、選択信号ともいう）を供給する機能を有する。
【００６０】
回路１２０は、記憶回路８１へのデータの書き込み、または記憶回路８１に記憶されたデータの読み出しを行う機能を有する駆動回路である。具体的には、回路１２０は、特定の記憶回路８１と接続された配線に、当該特定の記憶回路８１に書き込むデータに対応する電位（以下、書き込み電位ともいう）を供給する機能を有する。また、回路１２０は、特定の記憶回路８１と接続された配線の電位に基づいて、当該特定の記憶回路８１に記憶されたデータを読み出す機能を有する。なお、回路１２０は、記憶回路８１と接続された配線に所定の電位を供給するプリチャージ機能を有していてもよい。
【００６１】
ここで、基板１００は、単結晶半導体を有する基板であることが好ましい。これにより、回路９０、回路１１０、回路１２０を、チャネル形成領域に単結晶半導体を有するトランジスタによって構成することができる。よって、回路９０、回路１１０、回路１２０の動作速度を向上させることができる。
【００６２】
回路８０は、複数の記憶回路８１をメモリセルとしたセルアレイによって構成することができる。なお、複数の記憶回路８１はそれぞれ、回路９０、回路１１０、回路１２０と接続されている。
【００６３】
ここで、記憶回路８１は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することができる。例えば、記憶回路８１は、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用いることができる。また、記憶回路８１は、ＯＳトランジスタによって構成することができる。上記のような半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層１０１上に形成することが可能であるため、記憶回路８１を絶縁層１０１上に形成することが可能となる。これにより、回路５０を回路８０と回路９０が積層された構成とすることができる。
【００６４】
ここで、記憶回路８１は、特にＯＳトランジスタを用いて形成することが好ましい。ＯＳのオフ電流は極めて小さいため、記憶回路８１にＯＳトランジスタを用いることにより、回路８０への電力の供給が停止された期間においても記憶回路８１に記憶されたデータを長期間にわたって保持することができる。よって、記憶回路８１を、不揮発性のメモリセル、またはリフレッシュ動作の頻度が極めて低いメモリセルとして用いることができる。
【００６５】
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、記憶回路８１にＯＳトランジスタを用いることにより、記憶回路８１の動作速度を向上させることができる。具体的には、記憶回路８１の書き込み速度および読み出し速度を１０ｎｓ以下、より好ましくは５ｎｓ以下、さらに好ましくは１ｎｓ以下とすることができる。なお、ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
【００６６】
ここで、回路９０は、回路８０と重なる領域を有することが好ましい。具体的には、回路９０は、少なくとも複数の記憶回路８１のいずれかと重なる領域を有することが好ましい。これにより、回路５０の面積の増加を抑えつつ、記憶回路として機能する回路５０に演算を行う機能を付加することができる。なお、回路９０を、複数の記憶回路８１の全てと重なる領域を有するように配置することにより、回路５０の面積をさらに縮小することができる。また、回路１１０または回路１２０を、少なくとも複数の記憶回路８１のいずれかと重なる領域を有するように配置することもできる。
【００６７】
なお、図２（Ａ）においては、記憶回路８１を有する回路８０を１層設けた構成としたが、このような回路を２層以上設けた構成としてもよい。例えば、回路８０上に絶縁層を設け、当該絶縁層上に記憶回路８１を有する回路をさらに設けてもよい。このような構成とすることにより、回路５０の面積の増加を抑えつつ、記憶回路の大容量化を図ることができる。
【００６８】
また、図２（Ａ）においては、回路１１０および回路１２０が基板１００上に設けられた例を示したが、これに限られず、回路１１０および回路１２０を絶縁層１０１上に設けてもよい（図２（Ｂ））。この場合、回路１１０および回路１２０は、半導体膜にチャネル形成領域が形成されるトランジスタによって構成することができるが、特に、オフ電流が小さく、高速な動作が可能なＯＳトランジスタによって構成することが好ましい。
【００６９】
次に、回路５０の上面図の例を図３に示す。なお、図３（Ｃ）は、回路１１０、回路１２０が基板１００上に設けられた構造（図２（Ａ）参照）の上面図に対応し、図３（Ｄ）は、回路１１０、回路１２０が絶縁層１０１上に設けられた構造（図２（Ｂ）参照）の上面図に対応する。
【００７０】
図３（Ａ）に示すように、回路８０を、回路９０の全面と重なる領域を有するように配置することができる。これにより、回路８０を回路９０と同一平面に形成する場合と比較して、回路５０の面積の増加を抑えることができる。なお、回路８０は、回路９０の一部と重なる領域を有するように配置してもよい。
【００７１】
また、図３（Ｂ）に示すように、回路９０を、回路８０の全面と重なる領域を有するように配置することもできる。なお、回路９０は、回路８０の一部と重なる領域を有するように配置してもよい。
【００７２】
また、図３（Ｃ）に示すように、回路８０を、回路９０の全面と重なる領域、回路１１０の全面と重なる領域、および回路１２０の全面と重なる領域を有するように配置することもできる。この場合、回路５０の面積の増加を抑えつつ、図３（Ａ）、（Ｂ）に示す構成よりも回路８０の面積を大きくすることができる。これにより、記憶回路として機能する回路８０の大容量化を図ることができる。なお、回路８０は、回路１１０の一部と重なるように配置してもよく、回路１２０の一部と重なる領域を有するように配置してもよい。
【００７３】
また、図３（Ｄ）に示すように、回路９０を、回路８０の全面と重なる領域、回路１１０の全面と重なる領域、および回路１２０の全面と重なる領域を有するように配置することもできる。この場合、回路５０の面積の増加を抑えつつ、図３（Ａ）、（Ｂ）に示す構成よりも回路９０の面積を大きくすることができる。これにより、回路９０が有する演算回路の数および種類を増やすことができ、回路９０における演算の速度の向上、または回路９０における演算の種類の増加を図ることができる。なお、回路９０は、回路１１０の一部と重なるように配置してもよく、回路１２０の一部と重なる領域を有するように配置してもよい。
【００７４】
次に、図１における半導体装置１０の動作の一例を、図４のフローチャートを用いて説明する。ここでは一例として、半導体装置１０を、検出した生体情報が正常値であるか異常値であるかを判別することが可能な健康管理システムとして用いる場合について説明する。
【００７５】
まず、回路３０によって回路２０を制御し、生体情報を検出する（ステップＳ１）。その後、検出した生体情報に対応するアナログ信号を、回路４０においてデジタル信号に変換する（ステップＳ２）。
【００７６】
次に、回路５０において、生体信号が正常値であるか異常値であるかを判別する（ステップＳ３）。この判別は、回路４０から回路５０に入力された生体情報の値と、予め回路８０に記憶された基準値とを、回路９０において比較することに行う。例えば、生体情報として血糖値（ＢＳ）を検出する場合は、所定の血糖値（例えば、ＢＳ＝１２６（ｍｇ／ｄｌ））を基準値として回路８０に記憶しておく。そして、回路４０から入力された血糖値の値を基準値と比較し、血糖値が基準値未満であれば正常値、基準値以上である場合は異常値と判断する。
【００７７】
ステップＳ３における判別の結果、生体情報が正常値であると判断された場合は、回路９０においてデータ処理を行う（ステップＳ４）。回路９０におけるデータ処理としては、例えば、生体情報の変動量や平均値の算出があげられる。
【００７８】
生体情報の変動量は、ある時刻において検出した生体情報の値と、その時刻以前に検出した生体情報の値の差分を算出することによって得ることができる。この差分の算出は、回路９０に演算回路として減算回路を設けることによって行うことができる。
【００７９】
また、生体情報の平均値は、ある時刻までに検出した生体情報の値の総和を算出し、その値を、検出した生体情報の個数で割ることによって得ることができる。なお、平均値の算出は、回路９０に演算回路として加算回路および除算回路を設けることによって行うことができる。
【００８０】
その後、データ処理によって得られた結果を回路８０に記憶する（ステップＳ５）。なお、回路８０に記憶されたデータは、回路６０を制御することにより、回路７０から外部に送信することができる。
【００８１】
なお、回路９０におけるデータ処理を行わず、回路４０から入力された生体情報をそのまま回路８０に記憶、または回路６０に出力する場合は、ステップＳ４のデータ処理を省略することができる。
【００８２】
ステップＳ３における判別の結果、生体情報が異常値であると判断された場合、異常値であることを知らせる信号（以下、割り込み信号ともいう）が回路５０から回路６０に出力される（ステップＳ６）。そして、割り込み信号を受信した回路６０は回路７０を制御し、回路７０は異常値を検出した信号を外部に送信する（ステップＳ７）。
【００８３】
なお、生体情報が異常値である場合も、正常値である場合と同様のデータ処理（ステップＳ８）および回路８０へのデータの記憶（ステップＳ９）を行うことができる。このとき、回路８０には、異常値と判断された生体情報の値や、異常値を検出した時刻などを記憶することができる。これらの情報は、回路７０から外部に送信することができる。
【００８４】
以上のように、本発明の一態様においては、回路５０を、演算を行う機能を備えた記憶回路として用いることができる。そのため、回路５０は、回路５０に記憶されたデータや回路４０から入力されたデータに加えて、これらのデータを入力信号として演算を行った結果を回路６０に出力することができる。これにより、本来回路６０において行うべき演算を回路５０において行うことができ、回路６０における演算の負担を低減することができる。また、回路５０と回路６０間において行われるデータの送受信の回数を減らすことができる。よって、半導体装置１０の動作速度を向上させることができる。
【００８５】
また、本発明の一態様においては、回路８０または回路９０の一方が、他方の少なくとも一部と重なる領域を有する構成とすることができる。これにより、回路５０の面積の増加を抑えつつ、記憶回路として機能する回路５０に演算を行う機能を付加することができる。よって、半導体装置１０の面積の縮小を図ることができる。
【００８６】
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
【００８７】
（実施の形態２）
本実施の形態では、本発明の一態様に係る構成の具体例について説明する。ここでは特に、半導体装置１０が、検出した生体情報が正常値であるか異常値であるかを判別する健康管理システムとしての機能を有する構成について説明する。
【００８８】
図５に、回路５０の構成の一例を示す。回路５０は、回路８０、回路９０、回路１１０、回路１２０、複数の回路８３を有する。なお、図５においては説明の便宜上、回路８０と回路９０を同一の平面に図示しているが、実際には図１乃至３に示すように、回路８０と回路９０は互いに重なるように積層されている。
【００８９】
回路８０は、複数の記憶回路８１および複数の記憶回路８２を有する。ここでは、回路８０がｎ行ｍ列（ｎ、ｍは自然数）の記憶回路８１（記憶回路８１［１，１］乃至［ｎ，ｍ］）と、１行ｍ列の記憶回路８２（記憶回路８２［１］乃至［ｍ］）を有する構成を示す。なお、記憶回路８２は２行以上設けられていてもよい。記憶回路８１および記憶回路８２はメモリセルとして機能し、回路８０は複数のメモリセルによって構成されたセルアレイとして機能する。
【００９０】
ここで、回路８０はｎ行ｍ列の記憶回路８１を有するため、ｍビットのデータをｎ種類記憶することができる。よって、異なる時刻や条件において検出したｍビットの生体情報の値をｎ種類記憶することができる。なお、記憶回路８１の列の数（ｍ）は、検出する生体情報に合わせて自由に決定することができる。例えば、生体情報として血糖値を検出する場合、ｍ＝８として、ＢＳ＝０乃至２５５（ｍｇ／ｄｌ）の範囲の数値を記憶する構成とすることができる。
【００９１】
なお、記憶回路８１は、ＯＳトランジスタを用いて構成することが好ましい。これにより、記憶回路８１に記憶された生体情報を長期間にわたって保持することが可能となり、記憶回路８１を不揮発性のメモリセル、またはリフレッシュ動作の頻度が極めて低いメモリセルとして用いることができる。
【００９２】
また、回路８０が有する１行ｍ列の記憶回路８２には、ｍビットのデータを１種類記憶することができる。ここで、記憶回路８２［１］乃至［ｍ］には、生体情報の基準値となるｍビットのデータを記憶することができる。この基準値は、例えば、生体情報の正常値と異常値の境界となる値（正常値の上限値または下限値）とすることができる。例えば、生体情報として血糖値を検出する場合、血糖値の正常値の上限値としてＢＳ＝１２６（ｍｇ／ｄｌ）を記憶することができる。
【００９３】
なお、ここでは記憶回路８２が１行設けられた例について述べるが、複数行設けられていてもよい。この場合、複数の基準値を記憶することができるため、記憶回路８２には、生体情報の上限値および下限値を記憶することや、複数の上限値、または複数の下限値を記憶することが可能となる。なお、記憶回路８２の行数は特に限定されず、１以上の任意の数を選択することができる。
【００９４】
例えば、生体情報として血糖値を検出する場合、ｍ列の記憶回路８２を３行設け、１行目の記憶回路８２には第１の上限値（例えば、ＢＳ＝１１０（ｍｇ／ｄｌ））を記憶し、２行目の記憶回路８２には第２の上限値（例えば、ＢＳ＝１１６（ｍｇ／ｄｌ））を記憶し、３行目の記憶回路８２には第３の上限値（例えば、ＢＳ＝１２６（ｍｇ／ｄｌ））を記憶することができる。これにより、検出された血糖値と第１乃至第３の上限値とを比較することができ、生体情報の異常を段階的に判別することができる。
【００９５】
ここで、記憶回路８２は、特にＯＳトランジスタを用いて形成することが好ましい。ＯＳのオフ電流は極めて小さいため、記憶回路８２にＯＳトランジスタを用いることにより、回路８０への電力の供給が停止された期間においても記憶回路８２に記憶されたデータを長期間にわたって保持することができる。よって、記憶回路８２を不揮発性のメモリセル、またはリフレッシュ動作の頻度が極めて低いメモリセルとして用いることができる。そのため、一度記憶回路８２に基準値の書き込みを行った後は、回路８０への電力の供給が停止した期間においても、当該基準値を長期間保持することができる。
【００９６】
回路１１０は、複数の配線１１１（配線１１１［１］乃至［ｎ］）を介して記憶回路８１と接続されている。また、回路１１０は、配線１１２を介して記憶回路８２と接続されている。回路１１０は、選択信号を配線１１１または配線１１２に供給する機能を有する駆動回路である。
【００９７】
回路１２０は、複数の配線１２１（配線１２１［１］乃至［ｍ］）を介して、記憶回路８１および記憶回路８２と接続されている。回路１２０は、記憶回路８１または記憶回路８２に書き込むデータに対応する電位を配線１２１に供給する機能と、配線１２１の電位に基づいて、記憶回路８１または記憶回路８２に記憶されたデータを読み出す機能を有する駆動回路である。なお、回路１２０は、配線１２１に所定の電位を供給するプリチャージ機能を有していてもよい。
【００９８】
複数の回路８３（回路８３［１］乃至［ｍ］）は、それぞれ配線１１３、配線１２１、回路９０と接続されている。回路８３は、記憶回路８１に記憶されたデータの回路９０への出力を制御するスイッチとしての機能を有する。回路８３は、配線１１３の電位によって導通状態が制御され、回路９０において演算を行う際に導通状態となる。
【００９９】
回路８３は、例えばトランジスタなどによって構成することができる。回路８３をトランジスタとする場合、当該トランジスタのゲートが配線１１３と接続され、ソースまたはドレインの一方が配線１２１と接続され、ソースまたはドレインの他方が回路９０と接続された構成とすればよい。この場合、配線１１３の電位によってトランジスタの導通状態が制御される。トランジスタを導通状態とすることにより、記憶回路８１に記憶されたデータを回路９０に出力し、回路９０における演算を実行することができる。
【０１００】
なお、回路８３としてトランジスタを用いる場合は、ＯＳトランジスタを用いることができる。ＯＳトランジスタはオフ電流が極めて低いため、回路９０における演算を実行しない期間、すなわちＯＳトランジスタが非導通状態である期間において、配線１２１と回路９０間の電荷の移動を大幅に抑制することができる。
【０１０１】
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体の一部であるソース領域、或いは上記半導体に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体の一部であるドレイン領域、或いは上記半導体に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【０１０２】
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【０１０３】
回路９０は、回路９１、回路９２を有する。回路９１は、演算を行う機能を有する回路であり、１以上の演算回路を有する。演算回路は、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路などの論理回路によって構成することができる。また、これらの論理回路を組み合わせて、比較回路、加算回路、減算回路、乗算回路、除算回路など構成してもよい。ここでは、回路９１が比較回路を有する場合について説明する。
【０１０４】
回路９１は、記憶回路８２、回路８３、回路９２と接続されている。回路９１には、記憶回路８１に記憶されたデータが回路８３を介して入力されるとともに、記憶回路８２に記憶されたデータが入力される。そして、回路９１は、これらのデータの大小を比較し、その比較結果に対応する信号を回路９２に出力する機能を有する。例えば、回路９１は、記憶回路８１［１，１］乃至［ｎ，１］のうちいずれかに記憶されたデータと、記憶回路８２［１］に記憶されたデータを比較することができる。
【０１０５】
ここで、記憶回路８１には回路２０（図１（Ａ）、（Ｂ）参照）によって検出された生体情報の値が記憶されており、記憶回路８２には所定の基準値が記憶されている。そして、回路９１は、特定の行の記憶回路８１に記憶されたｍビットの生体情報の値と、記憶回路８２に記憶されたｍビットの基準値とを比較することができる。これにより、検出された生体情報が正常値であるか異常値であるかを判別することができる。例えば、記憶回路８１に記憶された生体情報の値が記憶回路８２に記憶された基準値以上であるとき、異常値と判断する。
【０１０６】
回路９２は、回路９１における比較の結果、生体情報が異常値であると判断された際に、回路６０（図１参照）に割り込み信号を出力する機能を有する。例えば、回路９２は、生体情報が正常値である場合はデータ”１”を出力し、異常値である場合は割り込み信号としてデータ”０”を出力する機能を有する。そして、データ”０”が回路６０に出力されると、回路６０によって回路７０が制御され、回路７０から外部に異常値である信号が送信される。
【０１０７】
なお、複数の回路８３は、回路９０と同一の層（図１（Ｃ）、２（Ａ）、（Ｂ）における基板１００上）に設けられていてもよいし、回路８０と同一の層（図１（Ｃ）、２（Ａ）、（Ｂ）における絶縁層１０１上）に設けられていてもよい。ここで、回路８３としてＯＳトランジスタを用いる場合は、回路８３を回路８０と同一の層に設けることが好ましい。この場合、回路８３を構成するＯＳトランジスタを記憶回路８１および記憶回路８２が有するＯＳトランジスタと同一工程で作製することができる。
【０１０８】
次に、記憶回路８１および記憶回路８２の具体的な構成の一例を、図６に示す。
【０１０９】
図６（Ａ）に、記憶回路８１の構成例を示す。記憶回路８１は、トランジスタ２０１、容量素子２０２を有する。トランジスタ２０１のゲートは配線１１１と接続され、ソースまたはドレインの一方は配線１２１と接続され、ソースまたはドレインの他方はノードＭ１と接続されている。容量素子２０２の一方の電極はノードＭ１と接続され、他方の電極は所定の電位が供給される配線２０３と接続されている。なお、ここでは、トランジスタ２０１がｎチャネル型である場合を示すが、これに限られず、トランジスタ２０１はｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。また、配線２０３は、高電位電源線でも低電位電源線（接地線など）でもよい。記憶回路８１には、生体情報を記憶することができる。
【０１１０】
ここで、トランジスタ２０１としてＯＳトランジスタを用いる。図中、「ＯＳ」の記号を付したトランジスタはＯＳトランジスタである（以下同様）。ＯＳトランジスタはオフ電流が極めて低いため、トランジスタ２０１が非導通状態である期間において、ノードＭ１の電位を長時間にわたって保持することができる。そのため、記憶回路８１を、不揮発性のメモリセル、またはリフレッシュ動作の頻度が著しく低いメモリセルとして用いることができる。
【０１１１】
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ２０１としてＯＳトランジスタを用いることにより、記憶回路８１の動作速度を向上させることができる。
【０１１２】
次に、図６（Ａ）に示す記憶回路８１の動作について説明する。
【０１１３】
まず、配線１２１に書き込み電位を供給する。そして、配線２０３の電位を一定の電位に維持した上で、配線１１１の電位をトランジスタ２０１が導通状態となる電位にして、トランジスタ２０１を導通状態とする。これにより、配線１２１の電位がノードＭ１に供給される（データの書き込み）。
【０１１４】
次に、配線１１１の電位をトランジスタ２０１が非導通状態となる電位にして、トランジスタ２０１を非導通状態とする。これにより、ノードＭ１が浮遊状態となり、ノードＭ１の電位が保持される（データの保持）。ここで、トランジスタ２０１はＯＳトランジスタであり、オフ電流が極めて小さいため、ノードＭ１の電位を長時間にわたって保持することができる。
【０１１５】
次に、配線１２１を浮遊状態とし、配線２０３の電位を一定の電位に維持した上で、配線１１１の電位をトランジスタ２０１が導通状態となる電位にして、トランジスタ２０１を導通状態とする。これにより、ノードＭ１の電位が配線１２１に供給される。この時、配線１２１の電位は、ノードＭ１の電位に応じて異なる電位となる。この時の配線１２１の電位を読みとることにより、記憶回路８１に記憶されているデータの読み出しが可能となる。
【０１１６】
なお、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。
【０１１７】
また、図６（Ｂ）に、記憶回路８２の構成例を示す。記憶回路８２は、トランジスタ２１１、容量素子２１２、回路２１４を有する。トランジスタ２１１のゲートは配線１１２と接続され、ソースまたはドレインの一方は配線１２１と接続され、ソースまたはドレインの他方はノードＭ２と接続されている。容量素子の一方の電極はノードＭ２と接続され、他方の電極は所定の電位が供給される配線２１３と接続されている。回路２１４の入力端子はノードＭ２と接続され、出力端子は回路９０と接続されている。なお、トランジスタ２１１はＯＳトランジスタとする。ここでは、トランジスタ２１１がｎチャネル型である場合を示すが、これに限られず、トランジスタ２１１はｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。また、配線２１３は、高電位電源線でも低電位電源線（接地線など）でもよい。
【０１１８】
記憶回路８２は、図６（Ａ）における記憶回路８１と同様の動作により、データの書き込み、保持、書き換えを行うことができる。記憶回路８２には、記憶回路８１に記憶された生体情報の値と比較するための基準値を記憶することができる。
【０１１９】
また、記憶回路８２は、ノードＭ２に保持された電位に対応するデータを、回路２１４を介して回路９０に出力することができる。ここで、回路２１４は、ノードＭ２の電位を維持しつつ、ノードＭ２の電位に対応した信号を出力する機能を有するものであれば、特に限定されない。回路２１４としては、例えばインバータやアナログスイッチなどの論理素子を用いることができる。回路２１４としてインバータを用いる場合は、当該インバータの入力端子はノードＭ２と接続され、出力端子は回路９０と接続される。そして、回路９０における演算には、インバータの出力端子から出力された信号の反転信号を用いることができる。
【０１２０】
なお、図６（Ｃ）に示すように、記憶回路８２はトランジスタ２１５を有していてもよい。トランジスタ２１５のゲートは配線２１６と接続され、ソースまたはドレインの一方はノードＭ２と接続され、ソースまたはドレインの他方は回路２１４の入力端子と接続されている。なお、トランジスタ２１５はＯＳトランジスタである。
【０１２１】
配線２１６は、回路９０における比較演算が行われる際、トランジスタ２１５を導通状態とするための信号が供給される配線である。そのため、配線２１６には、図５における配線１１３に供給される信号と同期した信号を供給することができる。例えば、配線２１６を配線１１３と接続してもよいし、トランジスタ２１５のゲートに直接配線１１３を接続してもよい。また、配線２１６に配線１１３の反転信号が供給される構成としてもよい。
【０１２２】
回路９０における比較演算が実行される際、トランジスタ２１５は導通状態となる。一方、回路９０における比較演算が行われない期間においては、トランジスタ２１５は非導通状態となる。ここで、ＯＳトランジスタであるトランジスタ２１５はオフ電流が極めて低いため、ノードＭ２の電位が回路２１４を介して回路９０にリークすることを防止できる。よって、ノードＭ２に保持された電位を長期間保持することができる。
【０１２３】
次に、記憶回路８１および記憶回路８２の別の構成例を、図７に示す。
【０１２４】
図７（Ａ）に、記憶回路８１の構成例を示す。記憶回路８１は、トランジスタ２２１、トランジスタ２２２、容量素子２２３を有する。トランジスタ２２１のゲートは配線１１１と接続され、ソースまたはドレインの一方は配線１２１と接続され、ソースまたはドレインの他方はノードＭ３と接続されている。トランジスタ２２２のゲートはノードＭ３と接続され、ソースまたはドレインの一方は配線１２１と接続され、ソースまたはドレインの他方は配線１２２と接続されている。容量素子２２３の一方の電極はノードＭ３と接続され、他方の電極は所定の電位が供給される配線２２４と接続されている。ここでは、トランジスタ２２１としてＯＳトランジスタを用いる。なお、配線１２２は、回路１２０（図５参照）と接続されている。
【０１２５】
なお、ここではトランジスタ２２１およびトランジスタ２２２がｎチャネル型である場合を示すが、これに限られず、トランジスタ２２１、トランジスタ２２２はそれぞれ、ｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。また、配線２２４は、一定の電位が供給される配線であっても、２種類以上の電位が供給される配線であってもよい。また、一定の電位が供給される配線は、高電位電源線でも低電位電源線（接地線など）でもよい。
【０１２６】
ここで、トランジスタ２２２には、チャネル形成領域に単結晶半導体を有するトランジスタを用いることができる。この場合、トランジスタ２２２の電流供給能力を向上させることができ、記憶回路８１の高速な動作が可能となる。また、トランジスタ２２２には、ＯＳトランジスタを用いることができる。この場合、トランジスタ２２２をトランジスタ２２１と同一工程で作製することができる。
【０１２７】
次に、図７（Ａ）に示す記憶回路８１の動作について説明する。
【０１２８】
まず、配線１１１の電位を、トランジスタ２２１が導通状態となる電位にして、トランジスタ２２１を導通状態とする。これにより、配線１２１の電位がノードＭ３に与えられる。すなわち、トランジスタ２２２のゲート電極には所定の電荷が与えられる（データの書き込み）。
【０１２９】
その後、配線１１１の電位をトランジスタ２２１が非導通状態となる電位にして、トランジスタ２２１を非導通状態とすることにより、ノードＭ３が浮遊状態となり、ノードＭ３の電位が保持される（データの保持）。
【０１３０】
次に、配線１２２の電位を一定の電位に維持した上で、配線２２４の電位を所定の電位（読み出し電位）とすると、ノードＭ３に保持された電荷量に応じて、配線１２１は異なる電位となる。一般に、トランジスタ２２２をｎチャネル型とすると、トランジスタ２２２のゲートの電位がハイレベルである場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２２２のゲートの電位がローレベルである場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２２２を導通状態とするために必要な配線２２４の電位をいうものとする。したがって、配線２２４の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＭ３の電位を判別することができる。例えば、ノードＭ３の電位がハイレベルである場合には、配線２２４の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２２２は導通状態となる。一方、ノードＭ３の電位がローレベルである場合には、配線２２４の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２２２は非導通状態のままとなる。このため、配線１２１の電位を読み出すことにより、記憶回路８１に記憶されているデータの読み出しが可能となる。
【０１３１】
なお、データの読み出しを行わない場合には、ノードＭ３の電位に関わらずトランジスタ２２２が非導通状態となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線２２４に与えればよい。
【０１３２】
また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。
【０１３３】
ここで、トランジスタ２２１のソースまたはドレインの一方は、トランジスタ２２２のゲートと接続されることにより、不揮発性メモリとして用いられるフローティングゲート型トランジスタのフローティングゲートと同様の機能を有する。このため、ノードＭ３を、フローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ２２１が非導通状態の場合、フローティングゲート部ＦＧは絶縁体中に埋設されたとみなすことができ、フローティングゲート部ＦＧには電荷が保持される。トランジスタ２２１のオフ電流は、チャネル形成領域に単結晶半導体を有するトランジスタのオフ電流の１０万分の１以下であるため、トランジスタ２２１のリークによってフローティングゲート部ＦＧに蓄積された電荷が消失する量は極めて小さい。或いは、長期間にわたって、フローティングゲート部ＦＧに蓄積された電荷の消失を無視することが可能である。その結果、ＯＳトランジスタであるトランジスタ２２１により、不揮発性の記憶装置、或いは、電源の供給なしにデータを非常に長期間保持することができる記憶装置を実現することが可能である。
【０１３４】
また、記憶回路８１は、再度のデータの書き込みによって直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１３５】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１３６】
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ２０１としてＯＳトランジスタを用いることにより、記憶回路８１の動作速度を向上させることができる。
【０１３７】
図７（Ｂ）に、記憶回路８２の構成例を示す。記憶回路８２は、トランジスタ２３１、トランジスタ２３２、容量素子２３３、トランジスタ２３４を有する。トランジスタ２３１のゲートは配線１１２と接続され、ソースまたはドレインの一方は配線１２１と接続され、ソースまたはドレインの他方はノードＭ４と接続されている。トランジスタ２３２のゲートはノードＭ４と接続され、ソースまたはドレインの一方は配線１２２と接続され、ソースまたはドレインの他方はトランジスタ２３４のソースまたはドレインの一方と接続されている。容量素子２３３の一方の電極はノードＭ４と接続され、他方の電極は配線１２２と接続されている。トランジスタ２３４のゲートは配線２３５と接続され、ソースまたはドレインの他方はノードＭ５と接続されている。ここでは、トランジスタ２３１としてＯＳトランジスタを用いる。なお、配線１２２は、回路１２０（図５参照）と接続されている。
【０１３８】
次に、図７（Ｂ）に示す記憶回路８２の動作について説明する。
【０１３９】
まず、配線１１２の電位を、トランジスタ２３１が導通状態となる電位にして、トランジスタ２３１を導通状態とする。これにより、配線１２１の電位がノードＭ４に与えられる。すなわち、トランジスタ２３２のゲート電極には所定の電荷が与えられる（データの書き込み）。
【０１４０】
その後、配線１１２の電位をトランジスタ２３１が非導通状態となる電位にして、トランジスタ２３１を非導通状態とすることにより、ノードＭ４が浮遊状態となり、ノードＭ４の電位が保持される（データの保持）。
【０１４１】
その後、配線１２２に一定の電位を与えた状態で、配線２３５にトランジスタ２３４が導通状態となるような電位（以下、読み出し電位ともいう）を供給し、トランジスタ２３４を導通状態とする。このとき、ノードＭ５の電位は、ノードＭ４に保持された電荷量に応じて異なる電位となる。これは、ノードＭ４の電位がハイレベルである場合にはトランジスタ２３４は導通状態となり、ノードＭ４の電位がローレベルである場合にはトランジスタ２３４は非導通状態となるためである。このように、ノードＭ４の電位に応じたノードＭ５の電位が、回路９０に供給される。
【０１４２】
なお、記憶回路８２において、ノードＭ５が配線１２１と接続された構成に変更すると、当該構成を記憶回路８１に用いることができる。
【０１４３】
配線２３５には、回路９０における比較演算が行われる際、読み出し電位が供給される。この読み出し電位は、図５における配線１１３の電位と同期させることができる。例えば、配線２３５を配線１１３と接続してもよいし、トランジスタ２３４のゲートに直接配線１１３を接続してもよい。また、配線２３５に配線１１３の反転信号が供給される構成としてもよい。
【０１４４】
回路９０における比較演算が実行される際、配線２３５には読み出し電位が供給され、トランジスタ２３４は導通状態となる。そして、トランジスタ２３４が導通状態となると、ノードＭ４の電位に対応する電位がノードＭ５から回路９０に供給される。一方、回路９０における比較演算が行われない期間には、配線２３５にはトランジスタ２３４は非導通状態となるような電位を供給する。
【０１４５】
また、記憶回路８２は、図７（Ｃ）に示すような構成とすることもできる。図７（Ｃ）は、記憶回路８２がトランジスタ２３６を有する点において、図７（Ｂ）と異なる。
【０１４６】
トランジスタ２３６のゲートは配線２３７と接続され、ソースまたはドレインの一方はノードＭ６と接続され、ソースまたはドレインの他方は配線１２１と接続されている。
【０１４７】
配線２３５には、図７（Ｂ）における配線２３５と同様の電位が供給される。さらに、配線２３７には、トランジスタ２３６の導通状態を制御する電位が供給される。これにより、記憶回路８２に保持されたデータを、回路９０のみでなく配線１２１に出力もすることができる。そして、トランジスタ２３６を導通状態としたときの配線１２１の電位を読み取ることにより、記憶回路８２に記憶されたデータの読み出しが可能となる。
【０１４８】
上記のような構成とすることにより、記憶回路８２への電源の供給が停止された期間においても、記憶回路８２に記憶された基準値を長期間保持することができる。そのため、一度記憶回路８２に基準値の書き込みを行った後は、記憶回路８２への電力の供給が停止した期間においても、基準値を長期間保持することができる。また、回路９０における比較演算を行う際は、記憶回路８２に記憶された基準値を回路９０に出力することができる。
【０１４９】
なお、回路８０において、記憶回路８１を図６（Ａ）に示す構成とし、記憶回路８２を図７（Ｂ）に示す構成とするもできる。また、記憶回路８１を図７（Ａ）に示す構成とし、記憶回路８２を図６（Ｂ）または図６（Ｃ）に示す構成とすることもできる。
【０１５０】
次に、回路９０の具体的な構成の一例について説明する。
【０１５１】
図８に、回路９０の構成の具体例を示す。ここでは、回路９０が、入力された２つのデータを比較する機能を有する構成について説明する。
【０１５２】
回路９０は、回路９１、回路９２を有する。回路９１は、ＸＮＯＲ回路３０１、ＮＯＲ回路３０２を有する。ＸＮＯＲ回路３０１の第１の入力端子は回路８３と接続され、第２の入力端子は記憶回路８２と接続されている。また、ＮＯＲ回路３０２の第１の入力端子は回路８３と接続され、第２の入力端子はＸＮＯＲ回路３０１の出力端子と接続されている。ＸＮＯＲ回路３０１の出力端子およびＮＯＲ回路３０２の出力端子は、回路９２と接続されている。
【０１５３】
回路９１は、比較回路を構成している。よって、記憶回路８１から回路８３を介して入力された生体情報の値と、記憶回路８２に記憶された基準値とを比較し、その結果を回路９２に出力することができる。
【０１５４】
回路９２は、インバータ３０３、ＡＮＤ回路３０４を有する。インバータ３０３の入力端子は、ＸＮＯＲ回路３０１の出力端子と接続されている。ＡＮＤ回路３０４の第１の入力端子はＮＯＲ回路３０２の出力端子と接続され、第２の入力端子はインバータ３０３の出力端子と接続されている。
【０１５５】
回路９２は、回路９１における生体情報の値と基準値の比較の結果、生体情報の値が基準値未満である場合はデータ”１”を回路６０に出力し、生体情報の値が基準値以上である場合は割り込み信号としてデータ”０”を回路６０に出力する。そして、割り込み信号が回路６０に入力されると、回路７０が回路６０によって制御され、生体情報が異常値である信号が回路７０から外部に送信される。
【０１５６】
このように、回路９０は、生体情報が正常値であるか異常値であるかを判別し、その判別結果を回路６０に出力することができる。
【０１５７】
次に、図９に、回路５０のより具体的な構成を示す。なお、図９における記憶回路８２は図６（Ｂ）の構成に対応し、図９における回路９１および回路９２は、図８の構成に対応する。また、ここでは回路８３としてｎチャネル型のトランジスタを用い、回路２１４としてインバータを用いている。なお、ここでは図示しないが、配線１２１と接続されている記憶回路８１には、図６（Ａ）に示す構成などを適用することができる。
【０１５８】
図９に示すように、記憶回路８２、回路９１、回路９２は、それぞれｎチャネル型トランジスタおよびｐチャネル型トランジスタを有している。
【０１５９】
ここで、ｎチャネル型トランジスタであるトランジスタ３１２、３２２、３２４、３３３、３３４、３４２、３５１、３５２はＯＳトランジスタとし、ｐチャネル型トランジスタであるトランジスタ３１１、３２１、３２３、３３１、３３２、３４１、３５３、３５４は、チャネル形成領域に単結晶半導体を有するトランジスタとすることができる。このような構成とすることにより、回路５０が有するｎチャネル型トランジスタをＯＳトランジスタであるトランジスタ２１１と同一の工程によって作製することができる。また、回路５０の作製において、チャネル形成領域に単結晶半導体を有するｎチャネル型トランジスタを形成する必要がなくなり、作製工程の削減を図ることができる。
【０１６０】
ここで、図１乃至３においては、回路５０が、回路９０と回路８０が積層された構成を有する例を説明したが、回路５０は、ｐチャネル型トランジスタとｎチャネル型トランジスタが積層された構成を有していてもよい。具体的には、ｐチャネル型トランジスタであるトランジスタ３１１、３２１、３２３、３３１、３３２、３４１、３５３、３５４は、チャネル形成領域が図１乃至３における基板１００の一部に形成されるトランジスタとすることができる。一方、ｎチャネル型トランジスタであるトランジスタ２１１、３１２、３２２、３２４、３３３、３３４、３４２、３５１、３５２は、ＯＳトランジスタとし、ｐチャネル型トランジスタ上に設けた絶縁層１０１（図１、２参照）上に形成することができる。これにより、回路５０の面積を縮小し、且つ、チャネル形成領域に単結晶半導体を有するｎチャネル型トランジスタの作製を省略することができる。
【０１６１】
なお、図８、９においては、回路９０が１ビットの比較回路を有する構成について説明したが、回路９０において複数ビットのデータ同士を比較する場合は、回路９０が複数ビットの比較回路を有する構成とすればよい。一例として、回路９０が、４ビットのデータを入力信号とする比較回路を有する場合の構成を図１０に示す。
【０１６２】
回路９０は、インバータ４０１乃至４０５、ＸＯＲ回路４１１乃至４１３、ＡＮＤ回路４２１乃至４２４、ＮＯＲ回路４３１、４３２を有する。なお、これらの回路間の接続関係は図１０から明らかであるため、詳細な説明は省略する。
【０１６３】
ここで、配線Ａには、同一の行に属する複数の記憶回路８１（図５参照）のうち４つの記憶回路８１に記憶されたデータが、４ビットの生体情報として入力される。また、配線Ｂには、複数の記憶回路８２のうち４つの記憶回路８２に記憶されたデータが、４ビットの基準値として入力される。
【０１６４】
そして、回路９０において生体情報の値と基準値とが比較される。生体情報の値が基準値未満の場合は配線Ｃからデータ”０”が出力され、生体情報が基準値以上の場合は配線Ｃからデータ”１”が出力される。このように、図１０に示す回路９０においては、複数ビットの生体情報と複数ビットの基準値の比較を行うことができる。
【０１６５】
なお、図８乃至１０においては、回路９０が比較回路を有する例について説明したが、これに限られない。例えば、回路９０は、比較回路の代わりに、または比較回路に加えて、他の演算回路を有していてもよい。図１１に、回路９０に用いることができる他の演算回路の例を示す。
【０１６６】
図１１（Ａ）は、ＸＯＲ回路５０１、ＡＮＤ回路５０２によって構成された加算回路である。図１１（Ｂ）は、インバータ５１１、５１２、ＡＮＤ回路５１３、５１４、ＯＲ回路５１５によって構成された減算回路である。また、回路９０は、図１１に示す加算回路または減算回路を組み合わせて構成された全加算回路または全減算回路を有していてもよい。さらに、回路９０は、全加算回路または全減算回路を用いて構成した除算回路を有していてもよい。
【０１６７】
回路９０が加算回路および除算回路を有することにより、記憶回路８１に記憶された生体情報の平均値を算出することができる。また、回路９０が減算回路を有することにより、記憶回路８１に記憶された生体情報の差分を算出し、生体情報の変動を観察することができる。
【０１６８】
また、図８乃至１１においては、回路９０がデジタル演算回路を有する場合について説明したが、回路９０はアナログ演算回路を有していてもよい。図１２に、回路９０に用いることができる、オペアンプ５２０を用いたアナログ演算回路の構成例を示す。
【０１６９】
図１２（Ａ）は比較回路であり、図１２（Ｂ）は加算回路であり、図１２（Ｃ）は減算回路であり、図１２（Ｄ）は除算回路である。なお、図１２（Ｄ）において、抵抗Ｒの抵抗値が電位Ｖによって制御される。
【０１７０】
以上のように、本発明の一態様においては、回路５０を、演算を行う機能を備えた記憶回路として用いることができる。そのため、回路５０は、回路５０に記憶されたデータや回路４０から入力されたデータに加えて、これらのデータを入力信号として演算を行った結果を回路６０に出力することができる。これにより、本来回路６０において行うべき演算を回路５０において行うことができ、回路６０における演算の負担を低減することができる。また、回路５０と回路６０間において行われるデータの送受信の回数を減らすことができる。よって、半導体装置１０の動作速度を向上させることができる。
【０１７１】
また、本発明の一態様においては、回路８０または回路９０の一方が、他方の少なくとも一部と重なる領域を有する構成とすることができる。これにより、回路５０の面積の増加を抑えつつ、記憶回路として機能する回路５０に演算を行う機能を付加することができる。よって、半導体装置１０の面積の縮小を図ることができる。
【０１７２】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０１７３】
（実施の形態３）
本実施の形態では、回路５０に用いることができるトランジスタの構成について説明する。
【０１７４】
図１３に、トランジスタ６２０とトランジスタ６３０とを積層した構造を有する半導体装置の作製方法の一例を示す。ここでは、トランジスタ６２０がチャネル形成領域に単結晶半導体を有するトランジスタであり、トランジスタ６３０がＯＳトランジスタである場合について説明する。
【０１７５】
まず、単結晶半導体を有する基板６００に、素子分離用の絶縁物６０１とＮ型のウェル６０２を形成する（図１３（Ａ））。
【０１７６】
次に、ゲート絶縁膜６０３とゲート電極６０４を形成し、また、ウェル６０２にＰ型の不純物領域６０５を設ける。不純物領域６０５上には、不純物領域６０５よりも導電性の高い材料（シリサイドなど）を有する層を積層してもよい。また、不純物領域６０５はエクステンション領域を有してもよい。
【０１７７】
次に、絶縁層６０６を形成する。絶縁層６０６は単層でも多層でもよい。また、絶縁層６０６は、絶縁層６０６の上に設けられる層へ酸素を供給する機能と、絶縁層６０６の下に設けられた層から絶縁層６０６の上に設けられる層への水素や水の浸入を遮断する機能と、を有する層であることが好ましい。そして、絶縁層６０６をエッチングし、平坦化する。当該エッチングおよび平坦化は、ゲート電極６０４が露出した段階で停止する。なお、絶縁層６０６の平坦化は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などにより行うことができる。
【０１７８】
次に、絶縁層６０６上に酸化物半導体層６０７を形成する（図１３（Ｂ））。酸化物半導体層６０７は、実施の形態４に記載の材料などを用いて形成することができる。
【０１７９】
次に、絶縁層６０６および酸化物半導体層６０７上に導電膜を形成する。導電膜は、単層でも多層でもよい。そして、導電膜をエッチングして加工し、導電層６０８を形成する。導電層６０８は、酸化物半導体層６０７にチャネル形成領域を有するトランジスタのソース電極またはドレイン電極としての機能を有する。なお、導電層６０８は、単層でも多層でもよい。
【０１８０】
次に、導電層６０８を覆うゲート絶縁膜６０９を形成する。さらに、ゲート絶縁膜６０９上に導電膜を形成する。導電性膜は、単層でも多層でもよい。また、導電膜は、導電膜の上に設けられる層から導電膜の下に設けられた層への水素や水の浸入を遮断する機能を有することが好ましい。そして、導電膜をエッチングして加工し、ゲート電極６１０を形成する（図１３（Ｃ））。
【０１８１】
次に、絶縁層６１１を形成する。そして、絶縁層６１１に、導電層６０８へ到達するコンタクトホールを形成し、このコンタクトホールを導電性材料で埋め、配線６１２を形成する（図１３（Ｄ））。なお、コンタクトホールに導電層６０８と接する導電層を形成し、当該導電層と配線６１２が接する構造としてもよい。また、配線６１２は、単層でも多層でもよい。
【０１８２】
このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ６２０と、ＯＳトランジスタであるトランジスタ６３０が積層された構成を有する半導体装置を作製することができる。
【０１８３】
なお、図１３（Ｄ）において、ゲート電極６０４と導電層６０８が接続されている。すなわち、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続されている。このような構成は、図７、９に示す回路などに適宜用いることができる。例えば、トランジスタ６２０は図７におけるトランジスタ２２２、２３２などに対応し、トランジスタ６３０は図７におけるトランジスタ２２１、２３１などに対応する。また、トランジスタ６２０は図９におけるトランジスタ３２１などに対応し、トランジスタ６３０は図９における回路（トランジスタ）８３などに対応する。
【０１８４】
なお、トランジスタ６２０とトランジスタ６３０の接続関係は、図１３（Ｄ）に示すものに限られない。例えば、図１４（Ａ）に示すように、不純物領域６０５とゲート電極６１０が配線６１２を介して接続された構成とすることもできる。これにより、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続された構成を得ることができる。このような構成は、図９に示す回路などに適宜用いることができる。例えば、トランジスタ６２０は図９におけるトランジスタ３１１、３３２などに対応し、トランジスタ６３０は図９におけるトランジスタ３２４、３５２などに対応する。
【０１８５】
また、図１４（Ｂ）に示すように、不純物領域６０５と導電層６０８が接続された構成とすることもできる。これにより、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続された構成を得ることができる。このような構成は、図９に示す回路などに適宜用いることができる。例えば、トランジスタ６２０は図９におけるトランジスタ３１１などに対応し、トランジスタ６３０は図９におけるトランジスタ３１２などに対応する。
【０１８６】
また、図１４（Ｃ）に示すように、ゲート電極６０４とゲート電極６１０が配線６１２を介して接続された構成とすることもできる。これにより、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続された構成を得ることができる。このような構成は、図９に示す回路などに適宜用いることができる。例えば、トランジスタ６２０は図９におけるトランジスタ３１１などに対応し、トランジスタ６３０は図９におけるトランジスタ３１２などに対応する。このような構成は、チャネル形成領域に単結晶半導体を有するトランジスタとＯＳトランジスタを用いてインバータを形成する場合などに有益である。
【０１８７】
なお、図１３（Ｄ）、図１４（Ａ）乃至（Ｃ）において、トランジスタ６２０とトランジスタ６３０とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。例えば、図１３（Ｄ）、図１４（Ｃ）に示すように、トランジスタ６２０の不純物領域６０５とトランジスタ６３０のチャネル形成領域とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。また、図１４（Ａ）、（Ｂ）に示すように、トランジスタ６２０のチャネル形成領域とトランジスタ６３０のチャネル形成領域とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。また、トランジスタ６２０のゲート電極６０４とトランジスタ６３０のゲート電極６１０とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。このような構成をとることにより、トランジスタの集積度を向上させることができる。
【０１８８】
なお、図１３（Ｄ）及び図１４（Ａ）乃至（Ｃ）に示すトランジスタの積層構造は、図１乃至１２に示す各種の回路に自由に用いることができる。
【０１８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１９０】
（実施の形態４）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成について説明する。
【０１９１】
＜半導体装置の断面構造の例＞
図１５に、トランジスタ６２０、６３０の構成の一例を示す。なお、図１５では、ＯＳトランジスタであるトランジスタ６３０が、チャネル形成領域に酸化物半導体以外の材料を有するトランジスタであるトランジスタ６２０上に形成されている場合を例示している。
【０１９２】
なお、このようにチャネル形成領域に酸化物半導体以外の材料を有するトランジスタとＯＳトランジスタが積層された構成は、図１乃至３、図５乃至１２に示す各種の回路が有するトランジスタに適宜用いることができる。
【０１９３】
なお、本実施の形態では、図１３（Ｄ）と同様に、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続されていてもよいし（図１４（Ａ）参照）、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続されていてもよいし（図１４（Ｂ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続されていてもよい（図１４（Ｃ）参照）。
【０１９４】
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に形成されていても良い。
【０１９５】
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１９６】
トランジスタ６２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１５では、単結晶シリコン基板を半導体基板８０１として用いる場合を例示している。
【０１９７】
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタ６２０を電気的に分離する場合を例示している。具体的に、図１５では、半導体基板８０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域８１０により、トランジスタ６２０を素子分離させる場合を例示している。
【０１９８】
トランジスタ６２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が形成されている。そして、上記開口部には、トランジスタ６２０のソース及びドレインにそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ６２０のゲートに電気的に接続されている導電膜８２７とが、形成されている。
【０１９９】
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続されており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続されており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続されている。
【０２００】
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２には開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８５１に、電気的に接続されている。
【０２０１】
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
【０２０２】
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１５では、絶縁膜８６１上にトランジスタ６３０が形成されている。
【０２０３】
トランジスタ６３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重なっているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けられた開口部において、導電膜８５３に電気的に接続されている。
【０２０４】
そして、トランジスタ６３０では、半導体膜９０１において、導電膜９２１に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジスタ６３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領域９１０及び領域９１１の抵抗率を下げることができる。
【０２０５】
そして、トランジスタ６３０上に、絶縁膜８６３が設けられている。
【０２０６】
なお、図１５において、トランジスタ６３０は、ゲート電極９３１を半導体膜９０１の片側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対のゲート電極を有していても良い。
【０２０７】
トランジスタ６３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２０８】
また、図１５では、トランジスタ６３０が、一のゲート電極９３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２０９】
＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。
【０２１０】
図１６に、ＯＳトランジスタであるトランジスタ２０００の構成を、一例として示す。図１６（Ａ）には、トランジスタ２０００の上面図を示す。なお、図１６（Ａ）では、トランジスタ２０００のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１６（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１６（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１６（Ｃ）に示す。
【０２１１】
図１６に示すように、トランジスタ２０００は、基板２００７に形成された絶縁膜２００１上において順に積層された酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｂと、酸化物半導体膜２００２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜２００３及び導電膜２００４と、酸化物半導体膜２００２ｂ、導電膜２００３及び導電膜２００４上の酸化物半導体膜２００２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜２００２ｃ上に位置する絶縁膜２００５と、ゲート電極としての機能を有し、なおかつ絶縁膜２００５上において酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃと重なる導電膜２００６とを有する。なお、基板２００７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
【０２１２】
また、トランジスタ２０００の、具体的な構成の別の一例を、図１７に示す。図１７（Ａ）には、トランジスタ２０００の上面図を示す。なお、図１７（Ａ）では、トランジスタ２０００のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１７（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１７（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１７（Ｃ）に示す。
【０２１３】
図１７に示すように、トランジスタ２０００は、絶縁膜２００１上において順に積層された酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃと、酸化物半導体膜２００２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜２００３及び導電膜２００４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜２００２ｃ、導電膜２００３及び導電膜２００４上に位置する絶縁膜２００５と、ゲート電極としての機能を有し、なおかつ絶縁膜２００５上において酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃと重なる導電膜２００６とを有する。
【０２１４】
なお、図１６及び図１７では、積層された酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃを用いるトランジスタ２０００の構成を例示している。トランジスタ２０００が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０２１５】
酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃが順に積層されている半導体膜をトランジスタ２０００が有する場合、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃは、酸化物半導体膜２００２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜２００２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜２００２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２１６】
上記構成の半導体膜をトランジスタ２０００が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜２００２ｂにチャネル領域が形成される。即ち、酸化物半導体膜２００２ｂと絶縁膜２００５との間に酸化物半導体膜２００２ｃが設けられていることによって、絶縁膜２００５と離隔している酸化物半導体膜２００２ｂに、チャネル領域を形成することができる。
【０２１７】
また、酸化物半導体膜２００２ｃは、酸化物半導体膜２００２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜２００２ｂと酸化物半導体膜２００２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ２０００の電界効果移動度が高くなる。
【０２１８】
また、酸化物半導体膜２００２ｂと酸化物半導体膜２００２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ２０００の閾値電圧が変動してしまう。しかし、酸化物半導体膜２００２ａは、酸化物半導体膜２００２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜２００２ｂと酸化物半導体膜２００２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ２０００の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０２１９】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２２０】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２２１】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜２００２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜２００２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜２００２ｂとしてＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。
【０２２２】
具体的に、酸化物半導体膜２００２ａ、酸化物半導体膜２００２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜２００２ａ、酸化物半導体膜２００２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜２００２ａ、酸化物半導体膜２００２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０２２３】
なお、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜２００２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０２２４】
３層構造の半導体膜において、酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜２００２ｂが結晶質であることにより、トランジスタ２０００に安定した電気的特性を付与することができるため、酸化物半導体膜２００２ｂは結晶質であることが好ましい。
【０２２５】
なお、チャネル形成領域とは、トランジスタ２０００の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０２２６】
例えば、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜２００２ａ及び酸化物半導体膜２００２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０２２７】
また、酸化物半導体膜２００２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜２００２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜２００２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜２００２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
【０２２８】
なお、酸化物半導体膜２００２ａ乃至２００２ｃは、スパッタリング法により形成することができる。
【０２２９】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０２３０】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０２３１】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０２３２】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０２３３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０２３４】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０２３５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０２３６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２３７】
また、トランジスタ２０００において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ２０００の移動度及びオン電流を高めることができ、それにより、トランジスタ２０００を用いた半導体装置の高速動作を実現することができる。
【０２３８】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０２３９】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ２０００に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜２００２ｂにまで達していることが、トランジスタ２０００の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【０２４０】
絶縁膜２００１は、加熱により上記酸素の一部を酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜２００１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２４１】
絶縁膜２００１は、加熱により上記酸素の一部を酸化物半導体膜２００２ａ乃至酸化物半導体膜２００２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜２００１は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
【０２４２】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２４３】
なお、図１６及び図１７に示すトランジスタ２０００は、チャネル領域が形成される酸化物半導体膜２００２ｂの端部のうち、導電膜２００３及び導電膜２００４とは重ならない端部、言い換えると、導電膜２００３及び導電膜２００４が位置する領域とは異なる領域に位置する端部と、導電膜２００６とが、重なる構成を有する。酸化物半導体膜２００２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１６及び図１７に示すトランジスタ２０００では、導電膜２００３及び導電膜２００４とは重ならない酸化物半導体膜２００２ｂの端部と、導電膜２００６とが重なるため、導電膜２００６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜２００２ｂの端部を介して導電膜２００３と導電膜２００４の間に流れる電流を、導電膜２００６に与える電位によって制御することができる。このようなトランジスタ２０００の構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２４４】
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ２０００がオフとなるような電位を導電膜２００６に与えたときは、当該端部を介して導電膜２００３と導電膜２００４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ２０００では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜２００２ｂの端部における導電膜２００３と導電膜２００４の間の長さが短くなっても、トランジスタ２０００のオフ電流を小さく抑えることができる。よって、トランジスタ２０００は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２４５】
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ２０００がオンとなるような電位を導電膜２００６に与えたときは、当該端部を介して導電膜２００３と導電膜２００４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ２０００の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜２００２ｂの端部と、導電膜２００６とが重なることで、酸化物半導体膜２００２ｂにおいてキャリアの流れる領域が、絶縁膜２００５に近い酸化物半導体膜２００２ｂの界面近傍のみでなく、酸化物半導体膜２００２ｂの広い範囲においてキャリアが流れるため、トランジスタ２０００におけるキャリアの移動量が増加する。この結果、トランジスタ２０００のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２４６】
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２４７】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０２４８】
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２４９】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２５０】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２５１】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２５２】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２５３】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２５４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２５５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２５６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２５７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２５８】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２５９】
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
【０２６０】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２６１】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２６２】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２６３】
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
【０２６４】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２６５】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２６６】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２６７】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２６８】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２６９】
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２７０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２７１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２７２】
（実施の形態５）
本実施の形態では、図１５とは異なる構造を有する半導体装置の構造の一例について説明する。
【０２７３】
図１８に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ６２０及びトランジスタ６３０のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ６２０及びトランジスタ６３０のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ６２０のチャネル長方向とトランジスタ６３０のチャネル長方向とが、必ずしも一致していなくともよい。
【０２７４】
なお、チャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０２７５】
なお、図１８では、ＯＳトランジスタであるトランジスタ６３０が、チャネル形成領域に酸化物半導体以外の材料を有するトランジスタであるトランジスタ６２０上に形成されている場合を例示している。
【０２７６】
なお、このようにチャネル形成領域に酸化物半導体以外の材料を有するトランジスタとＯＳトランジスタが積層された構成は、図１乃至３、図５乃至１２に示す各種の回路が有するトランジスタに適宜用いることができる。
【０２７７】
なお、本実施の形態では、図１３（Ｄ）と同様に、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続されていてもよいし（図１４（Ａ）参照）、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続されていてもよいし（図１４（Ｂ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続されていてもよい（図１４（Ｃ）参照）。
【０２７８】
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に形成されていても良い。
【０２７９】
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２８０】
トランジスタ６２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１８では、単結晶シリコン基板を基板１０００として用いる場合を例示している。
【０２８１】
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１８では、トレンチ分離法を用いてトランジスタ６２０を電気的に分離する場合を例示している。具体的に、図１８では、エッチング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１により、トランジスタ６２０を素子分離させる場合を例示している。
【０２８２】
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ６２０の不純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ６２０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んでチャネル形成領域１００４と重なるゲート電極１００６とを有する。
【０２８３】
トランジスタ６２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１００４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ６２０の基板上における専有面積を小さく抑えつつ、トランジスタ６２０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ６２０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ６２０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０２８４】
なお、バルクの半導体基板を用いたトランジスタ６２０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０２８５】
トランジスタ６２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１００６に電気的に接続されている導電膜１０１４とが、形成されている。
【０２８６】
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８に電気的に接続されている。
【０２８７】
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２８８】
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トランジスタ６３０が設けられている。
【０２８９】
トランジスタ６３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。
【０２９０】
なお、図１８において、トランジスタ６３０は、ゲート電極１０３４を半導体膜１０３０の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１０３０と重なるゲート電極を、さらに有していても良い。
【０２９１】
トランジスタ６３０が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２９２】
また、図１８では、トランジスタ６３０が、一のゲート電極１０３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２９３】
また、図１８に示すように、トランジスタ６３０は、半導体膜１０３０が、絶縁膜１０２２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ６３０が有する半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
【０２９４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２９５】
（実施の形態６）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２９６】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２９７】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２９８】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２９９】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３００】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０３０１】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０３０２】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０３０３】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０３０４】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０３０５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３０６】
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の使用形態の例について説明する。
【０３０７】
本発明の一態様に係る半導体装置は、上記実施の形態で示したように、所定の物理量または化学量を検出することができる。そのため、人間や動物などに半導体装置を携帯させることによって、生体情報を時間・場所を問わず継続的に検出することができる。
【０３０８】
半導体装置の携帯の方法としては、人間を例に挙げると、体の表面に貼り付ける方法や人体に埋め込む方法などがあるが、検出しようとする物理量や化学量に応じて適切な方法を選択すればよい。本発明の半導体装置の使用形態の具体例を、図１９に示す。
【０３０９】
図１９（Ａ）は、バングル型の電子機器５００１であり、筐体５００２には半導体装置５００３が設けられている。半導体装置５００３が手首や腕に接するように電子機器５００１を身に着けることにより、手首や腕から生体情報を検出することができる。なお、電子機器５００１は腰や足に装着することもできる。また、筐体５００２の代わりにベルトなどを用いることもできる。半導体装置５００３において検出した生体情報は、リーダ／ライタなどを用いて読み取ることができる。
【０３１０】
また、半導体装置は体内に埋め込むこともできる。半導体装置５００４を手首に埋め込んだ場合の使用形態を図１９（Ｂ）に示す。この場合、筐体やベルトを用いることなく半導体装置５００４を身に着けることができ、脱着の煩わしさを避けることができる。なお、半導体装置５００４は手首に限らず、口内や耳たぶ（図１９（Ｃ））など人体のあらゆる位置に埋め込むことができる。
【０３１１】
また、図１９（Ｄ）に示すように、半導体装置５００４は動物に貼り付け、または埋め込むこともできる。そして、半導体装置５００４により検出される動物の生態情報を定期的に読み取ることにより、動物の健康状態を監視し、管理することができる。この場合、あらかじめ、半導体装置５００４に識別番号を記憶させておくことにより複数の動物を同時に管理することができる。
【０３１２】
また、図１９（Ｅ）に示すように、半導体装置５００４を植物に貼り付け、または埋め込むこともできる。そして、半導体装置５００４により検出される植物の生態情報を定期的に読み取ることにより、花の開花時期や出荷時期などの情報を予想することができる。また、半導体装置５００４が光を検出する素子を含む場合、日照時間の情報を得ることができる。また、半導体装置５００４が太陽電池を含む場合、外部からの光を電力に変換して半導体装置５００４に供給することにより、半導体装置５００４を動作させることが可能となる。
【０３１３】
このように、本発明の一態様に係る半導体装置を人間、動物、植物などの生物に貼り付け、または埋め込むことにより、個々の生物の生体情報を容易に検出することができる。
【０３１４】
また、本発明の使用形態は上記に限られない。本発明に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などの様々な電子機器にも応用することができる。
【０３１５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３１６】
１０    半導体装置
２０    回路
３０    回路
４０    回路
５０    回路
６０    回路
７０    回路
８０    回路
８１    記憶回路
８２    記憶回路
８３    回路
９０    回路
９１    回路
９２    回路
１００    基板
１０１    絶縁層
１０２    導電層
１１０    回路
１１１    配線
１１２    配線
１１３    配線
１２０    回路
１２１    配線
１２２    配線
２０１    トランジスタ
２０２    容量素子
２０３    配線
２１１    トランジスタ
２１２    容量素子
２１３    配線
２１４    回路
２１５    トランジスタ
２１６    配線
２２１    トランジスタ
２２２    トランジスタ
２２３    容量素子
２２４    配線
２３１    トランジスタ
２３２    トランジスタ
２３３    容量素子
２３４    トランジスタ
２３５    配線
２３６    トランジスタ
２３７    配線
３０１    ＸＮＯＲ回路
３０２    ＮＯＲ回路
３０３    インバータ
３０４    ＡＮＤ回路
３１１    トランジスタ
３１２    トランジスタ
３２１    トランジスタ
３２２    トランジスタ
３２３    トランジスタ
３２４    トランジスタ
３３１    トランジスタ
３３２    トランジスタ
３３３    トランジスタ
３３４    トランジスタ
３４２    トランジスタ
３５１    トランジスタ
３５２    トランジスタ
４０１    インバータ
４０５    インバータ
４１１    ＸＯＲ回路
４１３    ＸＯＲ回路
４２１    ＡＮＤ回路
４２４    ＡＮＤ回路
４３１    ＮＯＲ回路
４３２    ＮＯＲ回路
５０１    ＸＯＲ回路
５０２    ＡＮＤ回路
５１１    インバータ
５１２    インバータ
５１３    ＡＮＤ回路
５１４    ＡＮＤ回路
５１５    ＯＲ回路
５２０    オペアンプ
６００    基板
６０１    絶縁物
６０２    ウェル
６０３    ゲート絶縁膜
６０４    ゲート電極
６０５    不純物領域
６０６    絶縁層
６０７    酸化物半導体層
６０８    導電層
６０９    ゲート絶縁膜
６１０    ゲート電極
６１１    絶縁層
６１２    配線
６２０    トランジスタ
６３０    トランジスタ
８０１    半導体基板
８１０    素子分離領域
８１１    絶縁膜
８１２    絶縁膜
８１３    絶縁膜
８２５    導電膜
８２６    導電膜
８２７    導電膜
８３４    導電膜
８３５    導電膜
８３６    導電膜
８３７    導電膜
８４４    導電膜
８５１    導電膜
８５２    導電膜
８５３    導電膜
８６１    絶縁膜
８６２    ゲート絶縁膜
８６３    絶縁膜
９０１    半導体膜
９１０    領域
９１１    領域
９２１    導電膜
９２２    導電膜
９３１    ゲート電極
１０００    基板
１００１    素子分離領域
１００２    不純物領域
１００３    不純物領域
１００４    チャネル形成領域
１００５    絶縁膜
１００６    ゲート電極
１０１１    絶縁膜
１０１２    導電膜
１０１３    導電膜
１０１４    導電膜
１０１６    導電膜
１０１７    導電膜
１０１８    導電膜
１０２０    絶縁膜
１０２１    絶縁膜
１０２２    絶縁膜
１０３０    半導体膜
１０３０ａ    酸化物半導体膜
１０３０ｃ    酸化物半導体膜
１０３１    ゲート絶縁膜
１０３２    導電膜
１０３３    導電膜
１０３４    ゲート電極
２０００    トランジスタ
２００１    絶縁膜
２００２ａ    酸化物半導体膜
２００２ｂ    酸化物半導体膜
２００２ｃ    酸化物半導体膜
２００３    導電膜
２００４    導電膜
２００５    絶縁膜
２００６    導電膜
２００７    基板
５００１    電子機器
５００２    筐体
５００３    半導体装置
５００４    半導体装置
【図１】
0006580863.tif 000002
【図２】
0006580863.tif 000003
【図３】
0006580863.tif 000004
【図４】
0006580863.tif 000005
【図５】
0006580863.tif 000006
【図６】
0006580863.tif 000007
【図７】
0006580863.tif 000008
【図８】
0006580863.tif 000009
【図９】
0006580863.tif 000010
【図１０】
0006580863.tif 000011
【図１１】
0006580863.tif 000012
【図１２】
0006580863.tif 000013
【図１３】
0006580863.tif 000014
【図１４】
0006580863.tif 000015
【図１５】
0006580863.tif 000016
【図１６】
0006580863.tif 000017
【図１７】
0006580863.tif 000018
【図１８】
0006580863.tif 000019
【図１９】
0006580863.tif 000020