(57)【特許請求の範囲】
【請求項１】
互いに対向する第１主面及び第２主面を有する半導体基板と、
前記半導体基板の第１の領域に配置される絶縁ゲート型電界効果トランジスタ部と、
前記第１の領域の周囲の前記半導体基板の第２の領域に配置されるスナバ部とを備え、
前記絶縁ゲート型電界効果トランジスタ部は、
前記半導体基板内に配置される第１導電型のドリフト層と、
前記半導体基板内において前記ドリフト層の前記第１主面側に配置されるとともに、前記第１導電型と異なる第２導電型を有するボディ領域と、
前記半導体基板内において前記ボディ領域の前記第１主面側に配置される前記第１導電型のソース領域と、
前記ドリフト層と前記ソース領域とに挟まれる前記ボディ領域の部分上に配置されるゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記ボディ領域の前記部分に対向するゲート電極と、
前記第１主面上に配置されかつ前記ソース領域に電気的に接続されるソース電極とを含み、
前記スナバ部は、
前記半導体基板内に配置される前記第１導電型のスナバ半導体領域と、
前記スナバ半導体領域の前記第１主面側に設けられたスナバ溝内に配置されるスナバ絶縁膜と、
前記スナバ溝内に配置されかつ前記スナバ絶縁膜を挟んで前記スナバ半導体領域に対向するスナバ電極とを含み、
前記スナバ電極は、前記ソース電極に電気的に接続され、
前記スナバ半導体領域における前記第１導電型の不純物の濃度は、前記ドリフト層における前記第１導電型の前記不純物の濃度よりも大きく、
前記スナバ半導体領域と前記スナバ電極との間の前記スナバ絶縁膜の厚さは、前記ゲート電極と前記ボディ領域との間の前記ゲート絶縁膜の厚さよりも大きく、
前記第２の領域内において、前記絶縁ゲート型電界効果トランジスタ部と前記スナバ部との間に位置しかつ前記スナバ部を前記絶縁ゲート型電界効果トランジスタ部から電気的に分離する分離構造をさらに備える、半導体装置。
【請求項２】
前記ゲート電極及び前記ゲート絶縁膜は、前記第１主面に設けられたゲート溝内に配置され、
前記第１主面の法線方向における前記スナバ電極の高さは、前記第１主面の前記法線方向における前記ゲート電極の高さよりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記スナバ半導体領域における前記第１導電型の前記不純物の前記濃度は、前記ドリフト層における前記第１導電型の前記不純物の前記濃度の１．５倍以上である、請求項１に記載の半導体装置。
【請求項４】
前記スナバ絶縁膜の前記厚さは、前記ゲート絶縁膜の前記厚さの１．５倍以上である、請求項１に記載の半導体装置。
【請求項５】
前記分離構造は、前記ソース電極に電気的に接続されかつ前記第２導電型の不純物を含有する第２導電型不純物含有領域を含み、
前記第２導電型不純物含有領域における前記第２導電型の前記不純物の濃度は、前記ドリフト層における前記第１導電型の前記不純物の前記濃度よりも小さく、
前記第２導電型不純物含有領域の厚さは、前記ドリフト層の厚さ以上である、請求項１に記載の半導体装置。
【請求項６】
互いに対向する第１主面及び第２主面を有する半導体基板と、
前記半導体基板の第１の領域に配置される絶縁ゲート型電界効果トランジスタ部と、
前記第１の領域の周囲の前記半導体基板の第２の領域に配置されるスナバ部とを備え、
前記絶縁ゲート型電界効果トランジスタ部は、
前記半導体基板内に配置される第１導電型のドリフト層と、
前記半導体基板内において前記ドリフト層の前記第１主面側に配置されるとともに、前記第１導電型と異なる第２導電型を有するボディ領域と、
前記半導体基板内において前記ボディ領域の前記第１主面側に配置される前記第１導電型のソース領域と、
前記ドリフト層と前記ソース領域とに挟まれる前記ボディ領域の部分上に配置されるゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記ボディ領域の前記部分に対向するゲート電極と、
前記第１主面上に配置されかつ前記ソース領域に電気的に接続されるソース電極とを含み、
前記スナバ部は、
前記半導体基板内に配置される前記第１導電型のスナバ半導体領域と、
前記スナバ半導体領域の前記第１主面側に設けられたスナバ溝内に配置されるスナバ絶縁膜と、
前記スナバ溝内に配置されかつ前記スナバ絶縁膜を挟んで前記スナバ半導体領域に対向するスナバ電極とを含み、
前記スナバ電極は、前記ソース電極に電気的に接続され、
前記スナバ半導体領域における前記第１導電型の不純物の濃度は、前記ドリフト層における前記第１導電型の前記不純物の濃度よりも大きく、
前記スナバ半導体領域と前記スナバ電極との間の前記スナバ絶縁膜の厚さは、前記ゲート電極と前記ボディ領域との間の前記ゲート絶縁膜の厚さよりも大きく、
前記絶縁ゲート型電界効果トランジスタ部は、前記ドリフト層内に、少なくとも１つの前記第２導電型の半導体カラムをさらに含む、半導体装置。
【請求項７】
前記絶縁ゲート型電界効果トランジスタ部は、絶縁体カラムをさらに含み、
前記少なくとも１つの半導体カラムは、前記ドリフト層内のカラム溝の側壁に沿って配置され、
前記絶縁体カラムは、前記カラム溝内に配置され、
前記スナバ溝は、前記カラム溝よりも広い幅を有する、請求項６に記載の半導体装置。
【請求項８】
前記少なくとも１つの半導体カラムは、複数の半導体カラムであり、
前記複数の半導体カラムは、前記ドリフト層内の複数のカラム溝の側壁に沿って配置され、
前記スナバ溝は、前記第１主面において互いに並列して延在する複数のスナバ溝部を有し、
前記複数のスナバ溝部間の間隔は、前記複数のカラム溝間の間隔よりも小さい、請求項６に記載の半導体装置。
【請求項９】
互いに対向する第１主面及び第２主面を有する半導体基板の第１の領域に、絶縁ゲート型電界効果トランジスタ部を形成する工程と、
前記第１の領域の周囲の前記半導体基板の第２の領域に、スナバ部を形成する工程とを備え、
前記絶縁ゲート型電界効果トランジスタ部を形成する工程は、
前記半導体基板内に第１導電型のドリフト層を形成することと、
前記半導体基板内において前記ドリフト層の前記第１主面側に配置されるとともに、前記第１導電型と異なる第２導電型を有するボディ領域と、前記半導体基板内において前記ボディ領域の前記第１主面側に配置される前記第１導電型のソース領域とを形成することと、
前記ドリフト層と前記ソース領域とに挟まれた前記ボディ領域の部分上に配置されるゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域の前記部分に対向するゲート電極とを形成することと、
前記第１主面上に、前記ソース領域に電気的に接続されるソース電極を形成することとを含み、
前記スナバ部を形成する工程は、
前記半導体基板内に前記第１導電型のスナバ半導体領域を形成することと、
前記スナバ半導体領域の前記第１主面側にスナバ溝を形成することと、
前記スナバ溝内に、スナバ絶縁膜を形成することと、
前記スナバ絶縁膜を挟んで前記スナバ半導体領域に対向するスナバ電極を前記スナバ溝内に形成することとを含み、
前記ソース電極を形成することは、前記ソース電極を前記スナバ電極に電気的に接続することを含み、
前記スナバ半導体領域を形成することは、前記スナバ半導体領域における前記第１導電型の不純物の濃度が前記ドリフト層における前記第１導電型の前記不純物の濃度よりも大きくなるように、前記スナバ半導体領域を形成することを含み、
前記スナバ絶縁膜を形成することは、前記スナバ半導体領域と前記スナバ電極との間の前記スナバ絶縁膜の厚さが、前記ゲート電極と前記ボディ領域との間の前記ゲート絶縁膜の厚さよりも大きくなるように、前記スナバ絶縁膜を形成することを含み、
前記第２の領域内において、前記絶縁ゲート型電界効果トランジスタ部と前記スナバ部との間に位置しかつ前記スナバ部を前記絶縁ゲート型電界効果トランジスタ部から電気的に分離する分離構造を形成する工程を備える、半導体装置の製造方法。
【請求項１０】
前記絶縁ゲート型電界効果トランジスタ部を形成する工程は、前記第１主面にゲート溝
を形成することと、前記ゲート溝内に、前記ゲート電極及び前記ゲート絶縁膜を形成することを含み、
前記スナバ電極を形成することは、前記第１主面の法線方向における前記スナバ電極の高さが、前記第１主面の前記法線方向における前記ゲート電極の高さよりも大きくなるように、前記スナバ電極を形成することを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記分離構造を形成する工程は、
前記半導体基板に含まれる前記第２導電型の第１の半導体層を形成することと、
前記ドリフト層を形成すること及び前記スナバ半導体領域を形成することにより、前記ドリフト層と前記スナバ半導体領域との間に、前記第２導電型の不純物を含有する第２導電型不純物含有領域を形成することと、
前記ソース電極を形成することにより、前記第２導電型不純物含有領域を前記ソース電極に電気的に接続することとを含み、
前記第２導電型不純物含有領域における前記第２導電型の前記不純物の濃度は、前記ドリフト層における前記第１導電型の前記不純物の前記濃度より小さく、
前記第２導電型不純物含有領域の厚さは、前記ドリフト層の厚さ以上である、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁ゲート型電界効果トランジスタ部を形成する工程は、前記ドリフト層内に、少なくとも１つの前記第２導電型の半導体カラムを形成することを含む、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記少なくとも１つの半導体カラムを形成することは、前記ドリフト層内にカラム溝を形成することと、前記カラム溝の側壁に沿って前記少なくとも１つの半導体カラムを形成することとを含み、
前記スナバ溝を形成することは、前記スナバ溝が前記カラム溝よりも広い幅を有するように、前記スナバ溝を形成することを含み、
前記絶縁ゲート型電界効果トランジスタ部を形成する工程は、前記スナバ絶縁膜を前記スナバ溝内に形成することと同一工程で、絶縁体カラムを前記カラム溝内に形成することを含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記少なくとも１つの半導体カラムを形成することは、複数の半導体カラムを形成することであり、
前記複数の半導体カラムを形成することは、前記半導体基板に含まれる第１の半導体層内に複数のカラム溝を形成することと、前記複数のカラム溝の側壁に沿って前記複数の半導体カラムを形成することとを含み、
前記スナバ溝を形成することは、前記第１主面において互いに並列して延在する複数のスナバ溝部を形成することを含み、
前記複数のスナバ溝部を形成することは、前記複数のスナバ溝部間の間隔が、前記複数のカラム溝間の間隔よりも小さくなるように、前記複数のスナバ溝部を形成することを含み、
前記ドリフト層及び前記スナバ半導体領域を形成することは、前記複数のカラム溝の前記側壁と前記スナバ溝部の側壁とに前記第１導電型の前記不純物をドープすることと、前記第１導電型の前記不純物を前記第１の半導体層内に拡散させることとを含む、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ドリフト層及び前記スナバ半導体領域を形成することは、前記半導体基板に含まれる第１の半導体層を形成することと、前記第１の半導体層の前記第１主面から前記第１の半導体層内に前記第１導電型の前記不純物をドープすることとを含み、
前記半導体カラムを形成することは、前記ドリフト層の前記第１主面から前記ドリフト層内に前記第２導電型の不純物をドープすることを含む、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記ドリフト層及び前記スナバ半導体領域を形成することと、前記半導体カラムを形成することとを繰り返し行う、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field Effect  Transistor）のような絶縁ゲート型電界効果トランジスタ部と、絶縁ゲート型電界効果トランジスタ部とスナバ部とを備える半導体装置が知られている（特許文献１、特許文献２を参照。）。絶縁ゲート型電界効果トランジスタ部を高速スイッチング素子として用いると、ターンオフ時にソース電極とドレイン電極との間に、サージ電圧が発生することがある。このサージ電圧が絶縁ゲート型電界効果トランジスタ部の耐圧を越えると、絶縁ゲート型電界効果トランジスタ部が破壊される。ソース電極とドレイン電極との間のスナバ回路は、サージ電圧を低減し、絶縁ゲート型電界効果トランジスタ部が破壊されることを抑制し得る。
【０００３】
特許文献１に開示された半導体装置のスナバ部におけるキャパシタは、ｎ-型エピタキシャル層と、トレンチソース電極と、ｎ-型エピタキシャル層とトレンチソース電極との間の容量絶縁膜とを含む。ｎ-型エピタキシャル層は、ドレイン電極に接続される。容量絶縁膜及びトレンチソース電極は、ｎ-型エピタキシャル層に形成されたトレンチ内に設けられる。
【０００４】
特許文献２に開示された半導体装置のスナバ部におけるキャパシタは、ｎ-型ドリフト層と、ｎ-型ドリフト層上のｐ型ボディ層と、スナバ電極と、ｎ-型ドリフト層とスナバ電極との間の絶縁膜とを含む。ｎ-型ドリフト層は、ドレイン電極に接続される。ｎ-型ドリフト層は、絶縁ゲート型電界効果トランジスタ部においてドリフト層として機能する。絶縁膜及びスナバ電極は、ｎ-型ドリフト層及びｐ型ボディ層に形成されたトレンチ内に設けられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５６１２２６８号公報
【特許文献２】米国特許第８６４３０７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１において、スナバ部が絶縁ゲート型電界効果トランジスタ部と同程度の耐圧のような向上された耐圧を有するように、トレンチ側面のｎ-型エピタキシャル層に加えて、トレンチの下方に位置するスナバ部のｎ-型エピタキシャル層も空乏化される必要がある。そのため、トレンチの下方に位置するスナバ部のｎ-型エピタキシャル層におけるｎ型不純物の濃度は、ドリフト層として機能する絶縁ゲート型電界効果トランジスタ部のｎ-型エピタキシャル層におけるｎ型不純物の濃度以下に設定する必要がある。
【０００７】
しかし、トレンチの下方に位置するスナバ部のｎ-型エピタキシャル層におけるｎ型不純物の濃度が減少すると、スナバ部に空乏領域が形成される。この空乏領域は、スナバ部に、空乏領域キャパシタを形成する。そのため、スナバ部におけるキャパシタは、ｎ-型ドリフト層と、スナバ電極と、ｎ-型ドリフト層とスナバ電極との間の絶縁膜とによって構成される絶縁膜キャパシタと、空乏領域キャパシタとを含む。スナバ部の容量であるスナバ容量Ｃsnbは、絶縁膜キャパシタの容量Ｃoxと空乏領域キャパシタの容量Ｃdとにより、式（１）のように表される。
【０００８】
【数１】
0006622611.tif 000002
【０００９】
特許文献１に開示されたスナバ部の耐圧を向上させるために、スナバ部のｎ-型エピタキシャル層におけるｎ型不純物の濃度が減少すると、空乏領域キャパシタの容量Ｃdのためにスナバ容量Ｃsnbが減少する（式（１）を参照）。スナバ容量Ｃsnbの減少は、特許文献１に開示されたスナバ部が、絶縁ゲート型電界効果トランジスタ部のターンオフ時のサージ電圧を低減すること、及び、絶縁ゲート型電界効果トランジスタ部が破壊されることを抑制することを困難にする。特に、絶縁ゲート型電界効果トランジスタ部がパワーＭＯＳＦＥＴである場合には、ｎ-型ドリフト層が厚い。そのため、スナバ部における空乏領域キャパシタの容量Ｃdがさらに小さくなる。パワーＭＯＳＦＥＴではスナバ容量Ｃsnbはさらに減少する。スナバ部が、サージ電圧を低減すること、及び、絶縁ゲート型電界効果トランジスタ部が破壊されることを抑制することは、一層困難である。
【００１０】
特許文献２では、絶縁ゲート型電界効果トランジスタ部だけでなく、スナバ部にも、ｎ-型ドリフト層及びｐ型ボディ領域により形成されるｐｎ接合が存在する。そのため、スナバ部は、絶縁ゲート型電界効果トランジスタ部と同程度の耐圧のような、向上された耐圧を有する。しかし、ｐ型ボディ領域に接する絶縁膜は、スナバ容量Ｃsnbを構成する絶縁膜キャパシタの容量Ｃoxに寄与しない。ｐ型ボディ領域から突出するとともに、ｎ-型ドリフト層とスナバ電極との間に位置する絶縁膜だけが、スナバ容量Ｃsnbに寄与する。そのため、特許文献２に開示されたスナバ容量Ｃsnbは小さい。特許文献２に開示されたスナバ部が、絶縁ゲート型電界効果トランジスタ部のターンオフ時のサージ電圧を低減すること、及び、絶縁ゲート型電界効果トランジスタ部が破壊されることを抑制することは困難である。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態に係る半導体装置では、スナバ半導体領域における第１導電型の不純物の濃度は、ドリフト層における第１導電型の不純物の濃度よりも大きい。さらに、一実施の形態に係る半導体装置では、スナバ半導体領域とスナバ電極との間のスナバ絶縁膜の厚さは、ゲート電極とボディ領域との間のゲート絶縁膜の厚さよりも大きい。
【００１３】
一実施の形態に係る半導体装置の製造方法では、スナバ半導体領域における第１導電型の不純物の濃度がドリフト層における第１導電型の不純物の濃度よりも大きくなるように、スナバ半導体領域は形成される。さらに、一実施の形態に係る半導体装置の製造方法では、スナバ半導体領域とスナバ電極との間のスナバ絶縁膜の厚さが、ゲート電極とボディ領域との間のゲート絶縁膜の厚さよりも大きくなるように、スナバ絶縁膜は形成される。
【発明の効果】
【００１４】
前記一実施の形態に係る半導体装置及びその製造方法によれば、向上された耐圧を有するとともに、絶縁ゲート型電界効果トランジスタ部のターンオフ時のサージ電圧を低減することができるスナバ部を備える半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置の模式的な平面図である。
【図２】実施の形態１に係る半導体装置の、図１に示す領域ＩＩの概略拡大平面図である。
【図３】実施の形態１に係る半導体装置の、図２に示す領域ＩＩＩの概略拡大平面図である。
【図４】実施の形態１に係る半導体装置の、図２に示す断面線ＩＶ−ＩＶにおける概略断面図である。
【図５】実施の形態１に係る半導体装置の、図４に示す領域Ｖの概略拡大断面図である。
【図６】実施の形態１に係る半導体装置の、図４に示す領域ＶＩの概略拡大断面図である。
【図７】実施の形態１から実施の形態３に係る半導体装置の概略回路図である。
【図８】実施の形態１に係る半導体装置の製造方法の一工程を示す概略断面図である。
【図９】実施の形態１に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法における、図９に示す工程の次工程を示す概略断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法における、図１０に示す工程の次工程を示す概略断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法における、図１１に示す工程の次工程を示す概略断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法における、図１２に示す工程の次工程を示す概略断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法における、図１３に示す工程の次工程を示す概略断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法における、図１４に示す工程の次工程を示す概略断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法における、図１５に示す工程の次工程を示す概略断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法における、図１６に示す工程の次工程を示す概略断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法における、図１７に示す工程の次工程を示す概略断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法における、図１８に示す工程の次工程を示す概略断面図である。
【図２０】実施の形態２に係る半導体装置の概略断面図である。
【図２１】実施の形態２に係る半導体装置の、図２０に示す領域ＸＸＩの概略拡大断面図である。
【図２２】実施の形態２に係る半導体装置の、図２０に示す領域ＸＸＩＩの概略拡大断面図である。
【図２３】実施の形態２及び実施の形態３に係る半導体装置の製造方法の一工程を示す概略断面図である。
【図２４】実施の形態２及び実施の形態３に係る半導体装置の製造方法における、図２３に示す工程の次工程を示す概略断面図である。
【図２５】実施の形態２及び実施の形態３に係る半導体装置の製造方法における、図２４に示す工程の次工程を示す概略断面図である。
【図２６】実施の形態２及び実施の形態３に係る半導体装置の製造方法における、図２５に示す工程の次工程を示す概略断面図である。
【図２７】実施の形態２及び実施の形態３に係る半導体装置の製造方法における、図２６に示す工程の次工程を示す概略断面図である。
【図２８】実施の形態２に係る半導体装置の製造方法における、図２７に示す工程の次工程を示す概略断面図である。
【図２９】実施の形態２に係る半導体装置の製造方法における、図２８に示す工程の次工程を示す概略断面図である。
【図３０】実施の形態２に係る半導体装置の製造方法における、図２９に示す工程の次工程を示す概略断面図である。
【図３１】実施の形態２に係る半導体装置の製造方法における、図３０に示す工程の次工程を示す概略断面図である。
【図３２】実施の形態２に係る半導体装置の製造方法における、図３１に示す工程の次工程を示す概略断面図である。
【図３３】実施の形態２に係る半導体装置の製造方法における、図３２に示す工程の次工程を示す概略断面図である。
【図３４】実施の形態３に係る半導体装置の概略断面図である。
【図３５】実施の形態３に係る半導体装置の、図３４に示す領域ＸＸＸＶの概略拡大断面図である。
【図３６】実施の形態３に係る半導体装置の、図３４に示す領域ＸＸＸＶＩの概略拡大断面図である。
【図３７】実施の形態３に係る半導体装置の製造方法の一工程を示す概略断面図である。
【図３８】実施の形態３に係る半導体装置の製造方法における、図３７に示す工程の次工程を示す概略断面図である。
【図３９】実施の形態３に係る半導体装置の製造方法における、図３８に示す工程の次工程を示す概略断面図である。
【図４０】実施の形態３に係る半導体装置の製造方法における、図３９に示す工程の次工程を示す概略断面図である。
【図４１】実施の形態３に係る半導体装置の製造方法における、図４０に示す工程の次工程を示す概略断面図である。
【図４２】実施の形態３に係る半導体装置の製造方法における、図４１に示す工程の次工程を示す概略断面図である。
【図４３】実施の形態３に係る半導体装置の製造方法における、図４２に示す工程の次工程を示す概略断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態の半導体装置を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
【００１７】
（実施の形態１）
図１から図６を参照して、本実施の形態の半導体装置ＳＣ１は、半導体基板ＳＵＢと、絶縁ゲート型電界効果トランジスタ部ＭＦＴと、スナバ部ＳＮＢとを備える。
【００１８】
図４を参照して、半導体基板ＳＵＢは、互いに対向する第１主面Ｓ１及び第２主面Ｓ２を有する。第１主面Ｓ１及び第２主面Ｓ２は、互いに直交する第１の方向（ｘ方向）及び第２の方向（ｙ方向）に沿って延在する。半導体基板ＳＵＢの第１主面Ｓ１の法線方向は、第３の方向（ｚ方向）である。半導体基板ＳＵＢは、基板領域ＳＢＲと、基板領域ＳＢＲ上の半導体層ＳＬとを含んでもよい。半導体層ＳＬは第１主面Ｓ１を有してもよい。基板領域ＳＢＲは第２主面Ｓ２を有してもよい。半導体層ＳＬの第１主面Ｓ１は、半導体基板ＳＵＢの第１主面Ｓ１であってもよい。半導体層ＳＬの第２主面Ｓ２は、半導体基板ＳＵＢの第２主面Ｓ２であってもよい。
【００１９】
基板領域ＳＢＲは、第１導電型の半導体から構成されてもよい。第１導電型はｎ+型であってもよい。基板領域ＳＢＲは、例えば、５ｍΩ・ｃｍ以下の電気抵抗率を有してもよい。基板領域ＳＢＲは、例えば、ｎ+型の単結晶シリコンからなってもよい。半導体層ＳＬは、第１導電型と異なる第２導電型の半導体であってもよく、第２導電型の不純物を含んでもよい。第２導電型はｐ型であってもよい。半導体層ＳＬは、例えば、１Ω・ｃｍ以上５０Ω・ｃｍ以下の電気抵抗率を有してもよい。半導体層ＳＬの厚さは、絶縁ゲート型電界効果トランジスタ部ＭＦＴの耐圧に応じて定められる。半導体層ＳＬは、例えば、ｐ型のシリコン層であってもよい。基板領域ＳＢＲは、半導体層ＳＬよりも、相対的に低い電気抵抗率を有する。基板領域ＳＢＲにおける第１導電型の不純物濃度は、半導体層ＳＬにおける第２導電型の不純物濃度よりも相対的に高い。
【００２０】
半導体基板ＳＵＢは、第１の領域ＡＣＲと、第１の領域ＡＣＲの周囲の第２の領域ＰＥＲとを有する。第１の領域ＡＣＲは、絶縁ゲート型電界効果トランジスタ部ＭＦＴが配置される能動領域である。第２の領域ＰＥＲは、第１の領域ＡＣＲの周囲の周辺領域である。第２の領域ＰＥＲには、スナバ部ＳＮＢが配置される。
【００２１】
図１を参照して、本実施の形態の半導体装置ＳＣ１は、ゲートパッドＧＴＰをさらに備えてもよい。ゲートパッドＧＴＰは、ゲート配線ＧＴＷ（図２参照）を通して、絶縁ゲート型電界効果トランジスタ部ＭＦＴのゲート電極ＧＴＥに電気的に接続される。ゲート配線ＧＴＷは、アルミニウム（Ａｌ）膜であってもよい。
【００２２】
図２、図４及び図５を参照して、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、パワーＭＯＳトランジスタ部であってもよい。絶縁ゲート型電界効果トランジスタ部ＭＦＴは、第１導電型のドリフト層ＤＲＦと、第２導電型のボディ領域ＢＤＲと、第１導電型のソース領域ＳＣＲと、ゲート絶縁膜ＧＴＩと、ゲート電極ＧＴＥと、ソース電極ＳＣＥとを備える。絶縁ゲート型電界効果トランジスタ部ＭＦＴは、ドレイン電極ＤＲＥと、少なくとも１つの第２導電型の半導体カラムＳＣＬＭと、絶縁体カラムＩＣＬＭと、層間絶縁膜ＩＬとをさらに備えてもよい。
【００２３】
第１導電型のドリフト層ＤＲＦは、半導体基板ＳＵＢ内に配置される。ドリフト層ＤＲＦは、第２の領域ＰＥＲにも配置されてもよいし、第２の領域ＰＥＲに配置されなくてもよい。ドリフト層ＤＲＦは、基板領域ＳＢＲ上に配置されてもよい。ドリフト層ＤＲＦは、基板領域ＳＢＲよりも低い第１導電型の不純物濃度を有する。ドリフト層ＤＲＦは、基板領域ＳＢＲよりも高い電気抵抗率を有する。ドリフト層ＤＲＦは、第３の方向（ｚ方向）において、厚さｔ1を有する。ドリフト層ＤＲＦは、例えば、ｎ-型のシリコン層であってもよい。
【００２４】
第２導電型のボディ領域ＢＤＲは、半導体基板ＳＵＢ内においてドリフト層ＤＲＦの第１主面Ｓ１側に配置される。ボディ領域ＢＤＲは、第３の方向（ｚ方向）において、厚さｔ2を有する。ボディ領域ＢＤＲは、例えば、ｐ型のシリコン層であってもよい。
【００２５】
第１導電型のソース領域ＳＣＲは、半導体基板ＳＵＢ内においてボディ領域ＢＤＲの第１主面Ｓ１側に配置される。第１導電型のソース領域ＳＣＲは、ドリフト層ＤＲＦよりも高い第１導電型の不純物の濃度を有する。ソース領域ＳＣＲは、ドリフト層ＤＲＦよりも低い電気抵抗率を有する。ソース領域ＳＣＲは、第１主面Ｓ１内において、第１の方向（ｘ方向）に沿って離散的に配置されてもよい。ソース領域ＳＣＲは、第２の方向（ｙ方向）に沿って延在してもよい。ソース領域ＳＣＲは、例えば、ｎ+型のシリコン領域であってもよい。
【００２６】
ゲート絶縁膜ＧＴＩは、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれるボディ領域ＢＤＲの部分上に配置される。ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれるボディ領域ＢＤＲの部分は、絶縁ゲート型電界効果トランジスタ部ＭＦＴのオン状態において、チャネルが形成される部分である。ゲート絶縁膜ＧＴＩは、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間において厚さｔ3を有する。ゲート絶縁膜ＧＴＩは、第１主面Ｓ１に設けられたゲート溝ＧＴＴ内に配置されてもよい。ゲート溝ＧＴＴは、第２導電型のボディ領域ＢＤＲと第１導電型のドリフト層ＤＲＦとにわたって配置されてもよい。ゲート絶縁膜ＧＴＩは、第２導電型のボディ領域ＢＤＲ及び第１導電型のドリフト層ＤＲＦに接してもよい。ゲート絶縁膜ＧＴＩは、例えば、二酸化シリコン膜であってもよい。
【００２７】
ゲート電極ＧＴＥは、ゲート絶縁膜ＧＴＩを挟んで、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれるボディ領域ＢＤＲの部分に対向するように配置される。ゲート電極ＧＴＥは、第１主面Ｓ１に設けられたゲート溝ＧＴＴ内に配置されてもよい。ゲート電極ＧＴＥは、トレンチゲート型のゲート電極ＧＴＥであってよい。ゲート電極ＧＴＥは、第１主面Ｓ１上に配置されてもよく、プレーナ型のゲート電極ＧＴＥであってもよい。ゲート電極ＧＴＥは、第１主面Ｓ１内において、第１の方向（ｘ方向）に沿って離散的に配置される。ゲート電極ＧＴＥは、第２の方向（ｙ方向）に沿って延在する。ゲート電極ＧＴＥは、第３の方向（ｚ方向）において、高さｈ1を有する。ゲート電極ＧＴＥの高さｈ1は、ボディ領域ＢＤＲの厚さｔ2よりも大きい。ゲート電極ＧＴＥは、例えば、多結晶シリコン膜であってもよい。図２を参照して、ゲート電極ＧＴＥは、コンタクトホール（図示せず）を介して、ゲート配線ＧＴＷに電気的に接続される。
【００２８】
ソース電極ＳＣＥは、半導体基板ＳＵＢの第１主面Ｓ１上に配置される。ソース電極ＳＣＥは、ソース領域ＳＣＲに電気的に接続される。ソース電極ＳＣＥは、コンタクトホール（図示せず）を介して、ソース領域ＳＣＲ、第２導電型のボディ領域ＢＤＲ、絶縁ゲート型電界効果トランジスタ部ＭＦＴの半導体カラムＳＣＬＭ及びスナバ電極ＳＮＢＥに電気的に接続される。ソース電極ＳＣＥは、例えば、アルミニウム（Ａｌ）膜であってもよい。
【００２９】
ドレイン電極ＤＲＥは、半導体基板ＳＵＢ（基板領域ＳＢＲ）の第２主面Ｓ２上に配置されてもよい。ドレイン電極ＤＲＥは、基板領域ＳＢＲを介して、ドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳに電気的に接続されてもよい。絶縁ゲート型電界効果トランジスタ部ＭＦＴは、縦型構造を有するＭＯＳＦＥＴであってよい。ドレイン電極ＤＲＥは、半導体基板ＳＵＢの第１主面Ｓ１上に配置されてもよく、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、横型構造を有するＭＯＳＦＥＴであってよい。ドレイン電極ＤＲＥは、例えば、アルミニウム（Ａｌ）膜であってもよい。
【００３０】
少なくとも１つの第２導電型の半導体カラムＳＣＬＭは、ドリフト層ＤＲＦ内に配置されてもよい。少なくとも１つの半導体カラムＳＣＬＭは、第２導電型のボディ領域ＢＤＲ内にも配置されてもよい。少なくとも１つの半導体カラムＳＣＬＭは、第２導電型のボディ領域ＢＤＲに接触しかつ電気的に接続されてもよい。少なくとも１つの半導体カラムＳＣＬＭは、ソース電極に電気的に接続されてもよい。少なくとも１つの半導体カラムＳＣＬＭは、半導体基板ＳＵＢの第１主面Ｓ１側に配置されてもよい。少なくとも１つの半導体カラムＳＣＬＭは、第３の方向（ｚ方向）からの平面視において、複数のゲート電極ＧＴＥの間に配置されてもよい。少なくとも１つの半導体カラムＳＣＬＭは複数の半導体カラムＳＣＬＭであり、複数の半導体カラムＳＣＬＭは、第３の方向（ｚ方向）からの平面視において、ゲート電極ＧＴＥを挟むように、ドリフト層ＤＲＦ内に配置されてもよい。複数の半導体カラムＳＣＬＭは、ドリフト層ＤＲＦ内において、第１の方向（ｘ方向）において離散的に配置されてもよい。複数の半導体カラムＳＣＬＭは各々、ドリフト層ＤＲＦ内において、第２の方向（ｙ方向）に沿って延在してもよい。絶縁ゲート型電界効果トランジスタ部ＭＦＴは、第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが第１の方向（ｘ方向）において交互に配置されるスーパージャンクション構造を有してもよい。
【００３１】
半導体カラムＳＣＬＭは、第３の方向（ｚ方向）において、高さｈ2を有する。半導体カラムＳＣＬＭの高さｈ2は、ドリフト層ＤＲＦの厚さｔ1の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。ドリフト層ＤＲＦの厚さ方向（第３の方向、ｚ方向）においてドリフト層ＤＲＦの大部分に半導体カラムＳＣＬＭが存在する。そのため、ドリフト層ＤＲＦの厚さ方向（第３の方向、ｚ方向）においてドリフト層ＤＲＦの大部分に空乏層が形成され得る。その結果、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、向上された耐圧を有する。半導体カラムＳＣＬＭの高さｈ2は、ボディ領域ＢＤＲの厚さｔ2よりも大きくてもよい。半導体カラムＳＣＬＭの高さｈ2は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。半導体カラムＳＣＬＭの高さｈ2は、第３の方向（ｚ方向）におけるゲート溝ＧＴＴの高さよりも大きくてもよい。半導体カラムＳＣＬＭは、例えば、柱状構造を有するｐ型のシリコン領域であってもよい。
【００３２】
半導体カラムＳＣＬＭは、ドリフト層ＤＲＦ内の少なくとも１つのカラム溝ＣＬＭＴの側壁に沿って配置されてもよい。半導体カラムＳＣＬＭは、カラム溝ＣＬＭＴの側壁に第２導電型の不純物がドープされた領域であってもよい。カラム溝ＣＬＭＴは、半導体基板ＳＵＢの第１主面Ｓ１側に設けられてもよい。少なくとも１つのカラム溝ＣＬＭＴは、第３の方向（ｚ方向）からの平面視において、複数のゲート溝ＧＴＴの間に配置されてもよい。少なくとも１つのカラム溝ＣＬＭＴは複数のカラム溝ＣＬＭＴであり、複数のカラム溝ＣＬＭＴは、第３の方向（ｚ方向）からの平面視において、ゲート溝ＧＴＴを挟むように、ドリフト層ＤＲＦ内に配置されてもよい。複数のカラム溝ＣＬＭＴは、第１の方向（ｘ方向）において離散的に配置され、第２の方向（ｙ方向）に沿って延在してもよい。複数のカラム溝ＣＬＭＴは、第１の方向（ｘ方向）において、ｇ1の間隔で、ボディ領域ＢＤＲ及びドリフト層ＤＲＦ内に配置されてもよい。少なくとも１つのカラム溝ＣＬＭＴは、第１の方向（ｘ方向）において、幅ｗ1を有してもよい。
【００３３】
カラム溝ＣＬＭＴは、第３の方向（ｚ方向）において、高さｈ3を有する。カラム溝ＣＬＭＴの高さｈ3は、第３の方向（ｚ方向）におけるゲート溝ＧＴＴの高さよりも大きくてもよい。カラム溝ＣＬＭＴの高さｈ3は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。カラム溝ＣＬＭＴの高さｈ3は、ドリフト層ＤＲＦの厚さｔ1の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。ドリフト層ＤＲＦの厚さ方向（第３の方向、ｚ方向）においてドリフト層ＤＲＦの大部分にカラム溝ＣＬＭＴが存在するため、ドリフト層ＤＲＦの厚さ方向（第３の方向、ｚ方向）においてドリフト層ＤＲＦの大部分に半導体カラムＳＣＬＭが形成され得る。そのため、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、向上された耐圧を有する。カラム溝ＣＬＭＴの高さｈ3は、半導体カラムＳＣＬＭの高さｈ2よりも大きくてもよい。
【００３４】
絶縁体カラムＩＣＬＭは、ドリフト層ＤＲＦ内に配置されてもよい。絶縁体カラムＩＣＬＭは、ボディ領域ＢＤＲ内にも配置されてもよい。絶縁体カラムＩＣＬＭは、半導体基板ＳＵＢの第１主面Ｓ１側に配置されてもよい。絶縁体カラムＩＣＬＭは、ボディ領域ＢＤＲ及びドリフト層ＤＲＦ内に形成されたカラム溝ＣＬＭＴ内に配置されてもよい。カラム溝ＣＬＭＴは、絶縁体カラムＩＣＬＭで充填されてもよい。絶縁体カラムＩＣＬＭは、第３の方向（ｚ方向）からの平面視において、複数のゲート電極ＧＴＥの間に配置されてもよい。絶縁体カラムＩＣＬＭは複数の絶縁体カラムＩＣＬＭであり、複数の絶縁体カラムＩＣＬＭは、第３の方向（ｚ方向）からの平面視において、ゲート電極ＧＴＥを挟むように、ドリフト層ＤＲＦ内に配置されてもよい。複数の絶縁体カラムＩＣＬＭは、ドリフト層ＤＲＦ内において、第１の方向（ｘ方向）において離散的に配置されてもよい。複数の絶縁体カラムＩＣＬＭは各々、ドリフト層ＤＲＦ内において、第２の方向（ｙ方向）に沿って延在してもよい。
【００３５】
絶縁体カラムＩＣＬＭは、第３の方向（ｚ方向）において、高さｈ3を有する。絶縁体カラムＩＣＬＭの高さｈ3は、ドリフト層ＤＲＦの厚さｔ1の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。ドリフト層ＤＲＦの厚さ方向（第３の方向、ｚ方向）においてドリフト層ＤＲＦの大部分に絶縁体カラムＩＣＬＭが存在する。そのため、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、向上された耐圧を有する。絶縁体カラムＩＣＬＭの高さｈ3は、ボディ領域ＢＤＲの厚さｔ2よりも大きくてもよい。絶縁体カラムＩＣＬＭの高さｈ3は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。絶縁体カラムＩＣＬＭは、例えば、柱状構造を有する二酸化シリコン層であってもよい。
【００３６】
層間絶縁膜ＩＬは、半導体基板ＳＵＢの第１主面Ｓ１上に配置される。層間絶縁膜ＩＬは、貫通孔ＴＨを有する。貫通孔ＴＨ内に配置されるコンタクトホールを通じて、ソース電極ＳＣＥは、ソース領域ＳＣＲ、第２導電型のボディ領域ＢＤＲ、絶縁ゲート型電界効果トランジスタ部ＭＦＴの半導体カラムＳＣＬＭ及びスナバ電極ＳＮＢＥに電気的に接続される。層間絶縁膜ＩＬは、例えば、二酸化シリコン膜であってもよい。
【００３７】
図２から図４及び図６を参照して、スナバ部ＳＮＢは、半導体基板ＳＵＢの第２の領域ＰＥＲに配置される。スナバ部ＳＮＢは、第１導電型のスナバ半導体領域ＳＮＢＳと、スナバ絶縁膜ＳＮＢＩと、スナバ電極ＳＮＢＥとを含む。スナバ部ＳＮＢは、ボディ領域ＢＤＲを含んでもよいし、含まなくてもよい。
【００３８】
スナバ半導体領域ＳＮＢＳは、半導体基板ＳＵＢ内に配置される。スナバ半導体領域ＳＮＢＳは、基板領域ＳＢＲ上に配置されてもよい。スナバ半導体領域ＳＮＢＳは、ドレイン電極ＤＲＥに電気的に接続される。特定的には、スナバ半導体領域ＳＮＢＳは、基板領域ＳＢＲを通して、ドレイン電極ＤＲＥに電気的に接続される。スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きい。特定的には、スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度の１．５倍以上、好ましくは２倍以上、さらに好ましくは５倍以上であってもよい。スナバ半導体領域ＳＮＢＳは、第３の方向（ｚ方向）において、厚さｔ4を有する。スナバ半導体領域ＳＮＢＳの厚さｔ4は、ドリフト層ＤＲＦの厚さｔ1よりも大きくてもよいし、ドリフト層ＤＲＦの厚さｔ1に実質的に等しくてもよい。スナバ半導体領域ＳＮＢＳの厚さｔ4は、ドリフト層ＤＲＦの厚さｔ1とボディ領域ＢＤＲの厚さｔ2との和に実質的に等しくてもよい。スナバ半導体領域ＳＮＢＳは、例えば、ｎ型のシリコン層であってもよい。
【００３９】
スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側に、スナバ溝ＳＮＢＴが設けられる。スナバ溝ＳＮＢＴは、第３の方向（ｚ方向）からの平面視において、例えば、ミアンダ形状を有してもよい。スナバ溝ＳＮＢＴは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを有してもよい。複数のスナバ溝部ＳＮＢＴＰは、第１の方向（ｘ方向）において、ｇ2の間隔で離散的にスナバ半導体領域ＳＮＢＳ内に配置されてもよい。複数のスナバ溝部ＳＮＢＴＰの間の間隔ｇ2は、複数のカラム溝ＣＬＭＴの間の間隔ｇ1（図５を参照）よりも小さくてもよい。複数のスナバ溝部ＳＮＢＴＰは各々、第２の方向（ｙ方向）に沿って延在してもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）は、第１の方向（ｘ方向）において、幅ｗ2を有してもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の幅ｗ2は、カラム溝ＣＬＭＴの幅ｗ1（図５を参照）よりも大きくてもよい。
【００４０】
スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）は各々、第３の方向（ｚ方向）において、高さｈ4を有する。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。スナバ半導体領域ＳＮＢＳの厚さ方向（第３の方向、ｚ方向）におけるスナバ半導体領域ＳＮＢＳの大部分にスナバ絶縁膜ＳＮＢＩが形成され得るため、スナバ部ＳＮＢは、向上された耐圧を有し得る。さらに、スナバ絶縁膜ＳＮＢＩの高さｈ4及びスナバ電極ＳＮＢＥの高さｈ5が増加するため、スナバ容量Ｃsnbが増加し得る。そのため、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧が低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることが抑制され得る。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ドリフト層ＤＲＦの厚さｔ1よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ボディ領域ＢＤＲの厚さｔ2よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、カラム溝ＣＬＭＴの高さｈ3の０．８倍以上１．５倍以下であってもよい。
【００４１】
スナバ絶縁膜ＳＮＢＩは、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側に設けられたスナバ溝ＳＮＢＴ内に配置される。スナバ絶縁膜ＳＮＢＩは、スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間に位置し、スナバ電極ＳＮＢＥをスナバ半導体領域ＳＮＢＳから電気的に絶縁する。スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5は、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3（図５を参照）よりも大きい。特定的には、スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5は、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3の１．５倍以上、好ましくは２倍以上、さらに好ましくは５倍以上であってもよい。
【００４２】
スナバ絶縁膜ＳＮＢＩは、第３の方向（ｚ方向）において、高さｈ4を有する。スナバ絶縁膜ＳＮＢＩの高さｈ4は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。そのため、スナバ絶縁膜ＳＮＢＩの高さｈ4が増加して、スナバ容量Ｃsnbが増加し得る。絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧が低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることが抑制され得る。スナバ絶縁膜ＳＮＢＩの高さｈ4は、ドリフト層ＤＲＦの厚さｔ1よりも大きくてもよい。スナバ絶縁膜ＳＮＢＩの高さｈ4は、ボディ領域ＢＤＲの厚さｔ2よりも大きくてもよい。スナバ絶縁膜ＳＮＢＩの高さｈ4は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ絶縁膜ＳＮＢＩは、例えば、二酸化シリコン膜であってもよい。
【００４３】
スナバ電極ＳＮＢＥは、スナバ溝ＳＮＢＴ内かつスナバ絶縁膜ＳＮＢＩ上に配置される。スナバ電極ＳＮＢＥは、スナバ溝ＳＮＢＴのスナバ溝部ＳＮＢＴＰ内に配置されてもよい。スナバ電極ＳＮＢＥは、スナバ絶縁膜ＳＮＢＩを挟んでスナバ半導体領域ＳＮＢＳに対向する。スナバ電極ＳＮＢＥは、ソース電極ＳＣＥに電気的に接続される。スナバ電極ＳＮＢＥは、第３の方向（ｚ方向）からの平面視において、ミアンダ形状を有してもよい。ミアンダ形状を有するスナバ電極ＳＮＢＥは、大きな表面積を有するため、スナバ容量Ｃsnbを増加させることができる。そのため、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧が低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることが抑制され得る。
【００４４】
スナバ電極ＳＮＢＥは、第３の方向（ｚ方向）において、高さｈ5を有する。スナバ電極ＳＮＢＥの高さｈ5は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。そのため、スナバ電極ＳＮＢＥの高さｈ5が増加して、スナバ容量Ｃsnbが増加し得る。絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧が低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることが抑制され得る。スナバ電極ＳＮＢＥの高さｈ5は、ドリフト層ＤＲＦの厚さｔ1よりも大きくてもよい。スナバ電極ＳＮＢＥの高さｈ5は、ボディ領域ＢＤＲの厚さｔ2よりも大きくてもよい。スナバ電極ＳＮＢＥの高さｈ5は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ電極ＳＮＢＥは、例えば、多結晶シリコン膜であってもよい。
【００４５】
スナバ部ＳＮＢは、第２導電型の半導体カラムＳＣＬＭを含んでもよい。スナバ部ＳＮＢにおける半導体カラムＳＣＬＭは、スナバ半導体領域ＳＮＢＳ内に配置される。スナバ部ＳＮＢにおける半導体カラムＳＣＬＭは、ソース電極ＳＣＥから電気的に分離されている。スナバ部ＳＮＢにおける半導体カラムＳＣＬＭは、例えば、柱状構造を有するｐ型のシリコン領域であってもよい。スナバ部ＳＮＢにおけ半導体カラムＳＣＬＭは、スナバ半導体領域ＳＮＢＳ内のスナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の側壁に沿って配置されてもよい。スナバ部ＳＮＢにおけ半導体カラムＳＣＬＭは、スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の側壁に第２導電型の不純物がドープされた領域であってもよい。スナバ部ＳＮＢの第２導電型の半導体カラムＳＣＬＭは省略され得る。
【００４６】
図２、図４及び図５を参照して、本実施の形態の半導体装置ＳＣ１は、第２の領域ＰＥＲ内において、絶縁ゲート型電界効果トランジスタ部ＭＦＴとスナバ部ＳＮＢとの間に、分離構造ＳＰＲをさらに備えてもよい。分離構造ＳＰＲは、スナバ部ＳＮＢを絶縁ゲート型電界効果トランジスタ部ＭＦＴから電気的に分離する。
【００４７】
分離構造ＳＰＲは、ソース電極ＳＣＥに電気的に接続されかつ第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲを含んでもよい。第２導電型不純物含有領域ＩＣＲは、半導体基板ＳＵＢ内に配置される。第２導電型不純物含有領域ＩＣＲは、基板領域ＳＢＲ上に配置されてもよい。第２導電型不純物含有領域ＩＣＲは、基板領域ＳＢＲ上の第２導電型の半導体層ＳＬの一部であってもよい。分離構造ＳＰＲは、ドレイン電極ＤＲＥに電気的に接続されてもよい。特定的には、分離構造ＳＰＲは、基板領域ＳＢＲを通して、ドレイン電極ＤＲＥに電気的に接続されてもよい。第２導電型不純物含有領域ＩＣＲにおける第２導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも小さくてもよい。第２導電型不純物含有領域ＩＣＲの厚さｔ6は、ドリフト層ＤＲＦの厚さｔ1に等しいまたはドリフト層ＤＲＦの厚さｔ1よりも大きくてもよい。分離構造ＳＰＲは、ボディ領域ＢＤＲを含んでもよいし、含まなくてもよい。分離構造ＳＰＲは、第２導電型不純物含有領域ＩＣＲに代えて、絶縁体層であってもよい。
【００４８】
図７を参照して、本実施の形態の半導体装置ＳＣ１の回路構成を説明する。スナバ部ＳＮＢは、スナバ部ＳＮＢの容量であるスナバ容量Ｃsnbと、スナバ部ＳＮＢの電気抵抗であるスナバ抵抗Ｒsnbとを含む。スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのドレイン電極ＤＲＥに電気的に接続される。特定的には、スナバ半導体領域ＳＮＢＳは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのドレイン電極ＤＲＥに電気的に接続される（図４を参照）。スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのソース電極ＳＣＥに電気的に接続される。特定的には、スナバ電極ＳＮＢＥは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのソース電極ＳＣＥに電気的に接続される（図４を参照）。
【００４９】
図４及び図８から図１９を参照して、本実施の形態の半導体装置ＳＣ１の製造方法の一例を説明する。
【００５０】
図８を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、互いに対向する第１主面Ｓ１及び第２主面Ｓ２を有する半導体基板ＳＵＢを準備する工程を備える。半導体基板ＳＵＢを準備する工程は、第１導電型の基板領域ＳＢＲ上に、半導体層ＳＬを形成することを含んでもよい。半導体層ＳＬは、半導体基板ＳＵＢに含まれる。半導体層ＳＬは第１主面Ｓ１を有してもよい。基板領域ＳＢＲは第２主面Ｓ２を有してもよい。半導体層ＳＬは、第２導電型不純物を含み、第２導電型を有してもよい。特定的には、半導体基板ＳＵＢを準備する工程は、ｎ+型の基板領域ＳＢＲ上に、ｐ型の半導体層ＳＬをエピタキシャル成長することを含んでもよい。
【００５１】
図９及び図１０を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、ゲート絶縁膜ＧＴＩと、ゲート電極ＧＴＥとを形成する工程を備える。特定的には、図９を参照して、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１にゲート溝ＧＴＴが形成される。半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１を異方的にエッチングすることによって、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１にゲート溝ＧＴＴが形成されてもよい。図１０を参照して、ゲート溝ＧＴＴ内に、ゲート絶縁膜ＧＴＩ及びゲート電極ＧＴＥが形成される。ゲート絶縁膜ＧＴＩは、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間において厚さｔ3を有する。ゲート電極ＧＴＥは、第３の方向（ｚ方向）において、高さｈ1を有する。
【００５２】
図１１を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１にカラム溝ＣＬＭＴを形成することと、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１にスナバ溝ＳＮＢＴを形成することとを備える。本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１に複数のカラム溝ＣＬＭＴを形成することを備えてもよい。スナバ溝ＳＮＢＴを形成することは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを形成することを含んでもよい。複数のスナバ溝部ＳＮＢＴＰ間の間隔ｇ2が複数のカラム溝ＣＬＭＴ間の間隔ｇ1よりも小さくなるように、複数のスナバ溝部ＳＮＢＴＰが形成されてもよい。スナバ溝ＳＮＢＴ（スナバ溝部ＳＮＢＴＰ）がカラム溝ＣＬＭＴよりも広い幅を有するように、スナバ溝ＳＮＢＴ（スナバ溝部ＳＮＢＴＰ）が形成されてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の幅ｗ2がカラム溝ＣＬＭＴの幅ｗ1よりも大きくなるように、スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）が形成されてもよい。カラム溝ＣＬＭＴの高さｈ3及びスナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、カラム溝ＣＬＭＴの高さｈ3の０．８倍以上１．５倍以下であってもよい。
【００５３】
カラム溝ＣＬＭＴを形成することとスナバ溝ＳＮＢＴ（複数のスナバ溝部ＳＮＢＴＰ）を形成することとは、同一工程で行われてもよい。具体的には、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１上に、開口部を有する第１のマスクＭＳＫ１が形成される。第１のマスクＭＳＫ１は、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。第１のマスクＭＳＫ１を用いて、半導体基板ＳＵＢ（半導体層ＳＬ）を異方的にエッチングする。こうして、半導体基板ＳＵＢ（半導体層ＳＬ）の第１主面Ｓ１に、カラム溝ＣＬＭＴと、スナバ溝ＳＮＢＴ（複数のスナバ溝部ＳＮＢＴＰ）とが形成される。
【００５４】
図１２及び図１３を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、カラム溝ＣＬＭＴの側壁及びスナバ溝ＳＮＢＴの側壁に、第１導電型不純物含有領域ＤＰＲ１を形成する工程を備えてもよい。第１導電型不純物含有領域ＤＰＲ１を形成する工程は、第１主面Ｓ１の法線方向（−ｚ方向）に対して傾いた方向から、カラム溝ＣＬＭＴの側壁及びスナバ溝ＳＮＢＴの側壁に、第１導電型不純物をドープすることを含んでもよい。第１導電型不純物は、例えば、リン（Ｐ）であってもよい。
【００５５】
具体的には、図１２を参照して、半導体基板ＳＵＢの第１主面Ｓ１上に、開口部を有する第２のマスクＭＳＫ２が形成される。第２のマスクＭＳＫ２は、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。第１主面Ｓ１の法線方向（−ｚ方向）に対して−ｘ方向に傾いた方向から、−ｘ方向側のカラム溝ＣＬＭＴの側壁及び−ｘ方向側のスナバ溝ＳＮＢＴの側壁（複数のスナバ溝部ＳＮＢＴＰの側壁）に、第１導電型不純物をイオン注入してもよい。図１３を参照して、第１主面Ｓ１の法線方向（−ｚ方向）に対して＋ｘ方向に傾いた方向から、＋ｘ方向側のカラム溝ＣＬＭＴの側壁及び＋ｘ方向側のスナバ溝ＳＮＢＴの側壁（複数のスナバ溝部ＳＮＢＴＰの側壁）に、第１導電型不純物をイオン注入してもよい。カラム溝ＣＬＭＴ及びスナバ溝ＳＮＢＴの底部に第１導電型不純物がドープされないように、この傾いた方向が定められてもよい。
【００５６】
図１４を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢ内に第１導電型のドリフト層ＤＲＦを形成することと、半導体基板ＳＵＢ（半導体層ＳＬ）内に第１導電型のスナバ半導体領域ＳＮＢＳを形成することとを備える。スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度がドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きくなるように、スナバ半導体領域ＳＮＢＳは形成される。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。スナバ半導体領域ＳＮＢＳは、半導体層ＳＬと同じ厚さを有してもよい。
【００５７】
ドリフト層ＤＲＦを形成することと、スナバ半導体領域ＳＮＢＳを形成することとは、同一工程で行われてもよい。具体的には、ドリフト層ＤＲＦを形成すること及びスナバ半導体領域ＳＮＢＳを形成することは、カラム溝ＣＬＭＴの側壁とスナバ溝ＳＮＢＴの側壁とにドープされた第１導電型の不純物を、半導体層ＳＬ内に、熱拡散法のような方法により、拡散させることを含んでもよい。例えば、１０００℃以上１２００℃以下の温度で熱処理を施すことによって、複数のカラム溝ＣＬＭＴの側壁と複数のスナバ溝部ＳＮＢＴＰの側壁とにドープされた第１導電型の不純物が活性化されるとともにドリフト層内に拡散される。こうして、カラム溝ＣＬＭＴの周囲に第１導電型のドリフト層ＤＲＦが形成され、スナバ溝ＳＮＢＴの周囲に第１導電型のスナバ半導体領域ＳＮＢＳが形成される。言い換えると、ドリフト層ＤＲＦ内にカラム溝ＣＬＭＴが形成され、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側にスナバ溝ＳＮＢＴが形成される。
【００５８】
複数のスナバ溝部ＳＮＢＴＰの間の間隔ｇ2は、複数のカラム溝ＣＬＭＴの間の間隔ｇ1よりも小さい。そのため、複数のスナバ溝部ＳＮＢＴＰの周囲の半導体層ＳＬに拡散される第１導電型不純物の濃度は、複数のカラム溝ＣＬＭＴの間の半導体層ＳＬに拡散される第１導電型不純物の濃度よりも大きくなる。こうして、スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の周囲のスナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度が、カラム溝ＣＬＭＴの周囲のドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きくなるように、スナバ半導体領域ＳＮＢＳが形成され得る。
【００５９】
本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢ（半導体層ＳＬ）内のドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型不純物含有領域ＩＣＲを形成することをさらに備える。ドリフト層ＤＲＦを形成すること及びスナバ半導体領域ＳＮＢＳを形成することにより、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲが形成されてもよい。第２導電型不純物含有領域ＩＣＲは、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間の第２導電型の半導体層ＳＬであってもよい。第２導電型不純物含有領域ＩＣＲにおける第２導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも小さくてもよい。第２導電型不純物含有領域ＩＣＲは、第３の方向（ｚ方向）において、厚さｔ6を有する。第２導電型不純物含有領域ＩＣＲは、半導体層ＳＬと同じ厚さを有してもよい。
【００６０】
第２導電型の半導体層ＳＬの一部にドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することにより、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲが形成されてもよい。カラム溝ＣＬＭＴとスナバ溝ＳＮＢＴとの間の第２導電型の半導体層ＳＬは、第１導電型不純物含有領域ＤＰＲ１における第１導電型不純物が拡散されない領域を有する。こうして、第１導電型のドリフト層ＤＲＦと第１導電型のスナバ半導体領域ＳＮＢＳとの間に、第２導電型不純物含有領域ＩＣＲが形成される。ドリフト層ＤＲＦを形成することと、スナバ半導体領域ＳＮＢＳを形成することと、第２導電型不純物含有領域ＩＣＲを形成することとは、カラム溝ＣＬＭＴの側壁とスナバ溝ＳＮＢＴの側壁とにドープされた第１導電型の不純物、すなわち第１導電型不純物含有領域ＤＰＲ１における第１導電型の不純物を、半導体層ＳＬ内に拡散させるという一つの工程で行われてもよい。第１導電型のドリフト層ＤＲＦは、第１領域に含まれる。第１導電型のスナバ半導体領域ＳＮＢＳ及び第２導電型不純物含有領域ＩＣＲは、第２領域に含まれる。第２領域は、第１領域の周囲に位置する。
【００６１】
図１５を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、ドリフト層ＤＲＦ内に、少なくとも１つの第２導電型の半導体カラムＳＣＬＭを形成することを含んでもよい。ドリフト層ＤＲＦ内に、複数の半導体カラムＳＣＬＭが形成されてもよい。特定的には、ドリフト層ＤＲＦ内のカラム溝ＣＬＭＴの側壁に沿って、少なくとも１つの半導体カラムＳＣＬＭが形成されてもよい。ドリフト層ＤＲＦ内の複数のカラム溝ＣＬＭＴの側壁に沿って、複数の半導体カラムＳＣＬＭが形成されてもよい。少なくとも１つの半導体カラムＳＣＬＭの高さｈ2は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。少なくとも１つの半導体カラムＳＣＬＭの高さｈ2は、カラム溝ＣＬＭＴの高さｈ3よりも小さくてもよい。
【００６２】
具体的には、図１５を参照して、半導体基板ＳＵＢの第１主面Ｓ１上に、開口部を有する第３のマスクＭＳＫ３が形成される。第３のマスクＭＳＫ３は、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。図１２及び図１３に示される工程と同様の工程により、第１主面Ｓ１の法線方向に対して傾いた方向から、カラム溝ＣＬＭＴの側壁及びスナバ溝ＳＮＢＴの側壁に、第２導電型不純物をドープする。第２導電型不純物は、例えば、ボロン（Ｂ）であってもよい。それから、例えば、８００℃以上９００℃以下の温度で熱処理を施すことによって、カラム溝ＣＬＭＴの側壁及びスナバ溝ＳＮＢＴの側壁にドープされた第２導電型不純物が活性化される。こうして、少なくとも１つの第２導電型の半導体カラムＳＣＬＭが形成されてもよい。第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが第１の方向（ｘ方向）において交互に配置されるスーパージャンクション構造が形成されてもよい。
【００６３】
図１６を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、スナバ溝ＳＮＢＴ内にスナバ絶縁膜ＳＮＢＩを形成することを備える。スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5が、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3よりも大きくなるように、スナバ絶縁膜ＳＮＢＩは形成される。
【００６４】
図１６を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、カラム溝ＣＬＭＴ内に絶縁体カラムＩＣＬＭを形成することを備えてもよい。絶縁体カラムＩＣＬＭの高さｈ3が、ゲート電極ＧＴＥの高さｈ1よりも大きくなるように、絶縁体カラムＩＣＬＭは形成されてもよい。スナバ溝ＳＮＢＴ内にスナバ絶縁膜ＳＮＢＩを形成することと、カラム溝ＣＬＭＴ内に絶縁体カラムＩＣＬＭを形成することとは、同一工程で行われてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の幅ｗ2は、カラム溝ＣＬＭＴの幅ｗ1よりも大きい。そのため、スナバ絶縁膜ＳＮＢＩ及び絶縁体カラムＩＣＬＭを一つの工程で形成する際、絶縁体カラムＩＣＬＭはカラム溝ＣＬＭＴに充填されるが、スナバ絶縁膜ＳＮＢＩはスナバ溝ＳＮＢＴに充填されない。スナバ絶縁膜ＳＮＢＩの形成後に、スナバ溝ＳＮＢＴ内に空間が存在する。
【００６５】
図１７を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、スナバ絶縁膜ＳＮＢＩを挟んでスナバ半導体領域ＳＮＢＳに対向するスナバ電極ＳＮＢＥをスナバ溝ＳＮＢＴ内に形成することを備える。具体的には、スナバ電極ＳＮＢＥは、スナバ絶縁膜ＳＮＢＩの形成後のスナバ溝ＳＮＢＴ内の空間の大部分を埋めるように、スナバ溝ＳＮＢＴ内かつスナバ絶縁膜ＳＮＢＩ上に形成される。第１主面Ｓ１の法線方向におけるスナバ電極ＳＮＢＥの高さｈ5が、第１主面Ｓ１の法線方向におけるゲート電極ＧＴＥの高さｈ1よりも大きくなるように、スナバ電極ＳＮＢＥは形成されてもよい。スナバ電極ＳＮＢＥの高さｈ5が、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上となるように、スナバ電極ＳＮＢＥは形成されてもよい。
【００６６】
図１８を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、ボディ領域ＢＤＲを形成することと、第１導電型のソース領域ＳＣＲを形成することとを備える。ボディ領域ＢＤＲは、半導体基板ＳＵＢ内においてドリフト層ＤＲＦの第１主面Ｓ１側に形成される。ボディ領域ＢＤＲは、第１導電型と異なる第２導電型を有する。ボディ領域ＢＤＲは、ドリフト層ＤＲＦの第１主面Ｓ１に第２導電型の不純物をドープすることによって形成されてもよい。こうして、第３の方向（ｚ方向）において厚さｔ2を有するボディ領域ＢＤＲと、第３の方向（ｚ方向）において厚さｔ1を有するドリフト層ＤＲＦとが形成される。ソース領域ＳＣＲは、半導体基板ＳＵＢ内においてボディ領域ＢＤＲの第１主面Ｓ１側に形成される。ソース領域ＳＣＲ領域は、ボディ領域ＢＤＲの第１主面Ｓ１に第１導電型の不純物をドープすることによって形成されてもよい。ソース領域ＳＣＲは、例えば、ｎ+型の領域であってもよい。ゲート絶縁膜ＧＴＩは、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれたボディ領域ＢＤＲの部分上に形成される。ゲート電極ＧＴＥは、ゲート絶縁膜ＧＴＩを挟んでボディ領域ＢＤＲの部分に対向するように形成される。
【００６７】
ゲート電極ＧＴＥの高さｈ1がボディ領域ＢＤＲの厚さｔ2よりも大きくなるように、ゲート電極ＧＴＥ及びボディ領域ＢＤＲが形成される。半導体カラムＳＣＬＭの高さｈ2がドリフト層ＤＲＦの厚さｔ1の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上となるように、半導体カラムＳＣＬＭ及びドリフト層ＤＲＦは形成されてもよい。半導体カラムＳＣＬＭの高さｈ2がボディ領域ＢＤＲの厚さｔ2よりも大きくなるように、半導体カラムＳＣＬＭ及びボディ領域ＢＤＲは形成されてもよい。第２導電型不純物含有領域ＩＣＲの厚さｔ6がドリフト層ＤＲＦの厚さｔ1に等しくまたはドリフト層ＤＲＦの厚さｔ1よりも大きくなるように、第２導電型不純物含有領域ＩＣＲ及びドリフト層ＤＲＦは形成されてもよい。
【００６８】
図１９を参照して、本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上に、貫通孔ＴＨを有する層間絶縁膜ＩＬを形成することを備えてもよい。それから、本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上にソース電極ＳＣＥを形成することと、半導体基板ＳＵＢの第２主面Ｓ２上にドレイン電極ＤＲＥを形成することとを備える。ソース電極ＳＣＥは、層間絶縁膜ＩＬの貫通孔ＴＨに形成されるコンタクトホールを介して、ソース領域ＳＣＲに電気的に接続される。ソース電極ＳＣＥを形成することは、ソース電極ＳＣＥをスナバ電極ＳＮＢＥに電気的に接続することを含む。ソース電極ＳＣＥを形成することは、第２導電型のボディ領域ＢＤＲ、絶縁ゲート型電界効果トランジスタ部ＭＦＴの半導体カラムＳＣＬＭ及び第２導電型不純物含有領域ＩＣＲをソース電極ＳＣＥに電気的に接続することを含んでもよい。ドレイン電極ＤＲＥを形成することは、基板領域ＳＢＲをドレイン電極ＤＲＥに電気的に接続することを含んでもよい。以上の工程により、本実施の形態の半導体装置ＳＣ１は製造されてもよい。
【００６９】
本実施の形態の作用効果を説明する。
本実施の形態の半導体装置ＳＣ１は、半導体基板ＳＵＢと、半導体基板ＳＵＢの第１の領域ＡＣＲに配置される絶縁ゲート型電界効果トランジスタ部ＭＦＴと、第１の領域ＡＣＲの周囲の半導体基板ＳＵＢの第２の領域ＰＥＲに配置されるスナバ部ＳＮＢとを備える。半導体基板ＳＵＢは、互いに対向する第１主面Ｓ１及び第２主面Ｓ２を有する。絶縁ゲート型電界効果トランジスタ部ＭＦＴは、第１導電型のドリフト層ＤＲＦと、第１導電型と異なる第２導電型を有するボディ領域ＢＤＲと、第１導電型のソース領域ＳＣＲと、ゲート絶縁膜ＧＴＩと、ゲート電極ＧＴＥと、ソース電極ＳＣＥとを含む。ドリフト層ＤＲＦは、半導体基板ＳＵＢ内に配置される。ボディ領域ＢＤＲは、半導体基板ＳＵＢ内においてドリフト層ＤＲＦの第１主面Ｓ１側に配置される。ソース領域ＳＣＲは、半導体基板ＳＵＢ内においてボディ領域ＢＤＲの第１主面Ｓ１側に配置される。ゲート絶縁膜ＧＴＩは、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれるボディ領域ＢＤＲの部分上に配置される。ゲート電極ＧＴＥは、ゲート絶縁膜ＧＴＩを挟んでボディ領域ＢＤＲの部分に対向する。ソース電極ＳＣＥは、第１主面Ｓ１上に配置されかつソース領域ＳＣＲに電気的に接続される。スナバ部ＳＮＢは、第１導電型のスナバ半導体領域ＳＮＢＳと、スナバ絶縁膜ＳＮＢＩと、スナバ電極ＳＮＢＥとを含む。スナバ半導体領域ＳＮＢＳは、半導体基板ＳＵＢ内に配置される。スナバ絶縁膜ＳＮＢＩは、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側に設けられたスナバ溝ＳＮＢＴ内に配置される。スナバ電極ＳＮＢＥは、スナバ溝ＳＮＢＴ内に配置されかつスナバ絶縁膜ＳＮＢＩを挟んでスナバ半導体領域ＳＮＢＳに対向する。スナバ電極ＳＮＢＥは、ソース電極ＳＣＥに電気的に接続される。スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きい。スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5は、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3よりも大きい。
【００７０】
本実施の形態の半導体装置ＳＣ１では、スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きい。そのため、スナバ半導体領域ＳＮＢＳに空乏領域はほとんど形成されない。スナバ部ＳＮＢの容量であるスナバ容量Ｃsnbは、スナバ半導体領域ＳＮＢＳとスナバ絶縁膜ＳＮＢＩとスナバ電極ＳＮＢＥとからなる絶縁膜キャパシタの容量Ｃoxから実質的に構成される。ドリフト層ＤＲＦよりも高濃度の第１導電型の不純物を有するスナバ半導体領域ＳＮＢＳは、空乏領域キャパシタの容量Ｃdがスナバ容量Ｃsnbを減少させることを防ぐことができる（式（１）を参照）。本実施の形態の半導体装置ＳＣ１によれば、スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧を低減することができるとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることを抑制することができる。
【００７１】
さらに、本実施の形態の半導体装置ＳＣ１では、スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5は、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3よりも大きい。そのため、スナバ半導体領域ＳＮＢＳに空乏領域がほとんど形成されなくても、スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴと同程度の耐圧のような、向上された耐圧を有し得る。
【００７２】
本実施の形態の半導体装置ＳＣ１では、ゲート電極ＧＴＥ及びゲート絶縁膜ＧＴＩは、第１主面Ｓ１に設けられたゲート溝ＧＴＴ内に配置されてもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）におけるスナバ電極ＳＮＢＥの高さｈ5は、第１主面Ｓ１の法線方向（第３の方向、ｚ方向）におけるゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）においてゲート電極ＧＴＥよりも高いスナバ電極ＳＮＢＥは、スナバ容量Ｃsnbを増加させることができる。本実施の形態の半導体装置ＳＣ１によれば、スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧をさらに低減することができるとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることをさらに抑制することができる。
【００７３】
本実施の形態の半導体装置ＳＣ１では、スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度の１．５倍以上であってもよい。このようなスナバ半導体領域ＳＮＢＳは、スナバ半導体領域ＳＮＢＳに空乏領域が形成されることをさらに抑制して、スナバ容量Ｃsnbをさらに増加させることができる。本実施の形態の半導体装置ＳＣ１によれば、スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧をさらに低減することができるとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることをさらに抑制することができる。
【００７４】
本実施の形態の半導体装置ＳＣ１では、スナバ絶縁膜ＳＮＢＩの厚さｔ5は、ゲート絶縁膜ＧＴＩの厚さｔ3の１．５倍以上であってもよい。このようなスナバ絶縁膜ＳＮＢＩは、スナバ部ＳＮＢの耐圧を向上させる。
【００７５】
本実施の形態の半導体装置ＳＣ１は、スナバ部ＳＮＢを絶縁ゲート型電界効果トランジスタ部ＭＦＴから電気的に分離する分離構造ＳＰＲをさらに備えてもよい。分離構造ＳＰＲは、第２の領域ＰＥＲ内において、絶縁ゲート型電界効果トランジスタ部ＭＦＴとスナバ部ＳＮＢとの間に位置する。分離構造ＳＰＲは、第２の領域ＰＥＲにおける耐圧を向上させることができる。
【００７６】
本実施の形態の半導体装置ＳＣ１では、分離構造ＳＰＲは、ソース電極ＳＣＥに電気的に接続されかつ第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲを含んでもよい。第２導電型不純物含有領域ＩＣＲにおける第２導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも小さくてもよい。そのため、分離構造ＳＰＲの全体にわたって空乏領域が形成され得る。第２導電型不純物含有領域ＩＣＲの厚さｔ6は、ドリフト層ＤＲＦの厚さｔ1以上であってもよい。そのため、第２導電型不純物含有領域ＩＣＲに形成される空乏領域の厚さは、ドリフト層ＤＲＦの厚さｔ1以上となる。このような分離構造ＳＰＲは、第２の領域ＰＥＲにおける耐圧をさらに向上させることができる。
【００７７】
本実施の形態の半導体装置ＳＣ１では、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、ドリフト層ＤＲＦ内に、少なくとも１つの第２導電型の半導体カラムＳＣＬＭをさらに含んでもよい。そのため、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが交互に配置されるスーパージャンクション構造を有する。本実施の形態の半導体装置ＳＣ１によれば、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、さらに向上した耐圧を有する。
【００７８】
本実施の形態の半導体装置ＳＣ１では、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、絶縁体カラムＩＣＬＭをさらに含んでもよい。少なくとも１つの半導体カラムＳＣＬＭは、ドリフト層ＤＲＦ内のカラム溝ＣＬＭＴの側壁に沿って配置されてもよい。絶縁体カラムＩＣＬＭは、カラム溝ＣＬＭＴ内に配置されてもよい。絶縁体カラムＩＣＬＭは、絶縁ゲート型電界効果トランジスタ部ＭＦＴの耐圧をさらに向上させることができる。スナバ溝ＳＮＢＴは、カラム溝ＣＬＭＴよりも広い幅を有してもよい。そのため、スナバ絶縁膜ＳＮＢＩ及び絶縁体カラムＩＣＬＭは、それぞれ、スナバ溝ＳＮＢＴ及びカラム溝ＣＬＭＴ内に、一つの工程で形成され得る。本実施の形態の半導体装置ＳＣ１は、工程数を減少させ得る構造を有する。
【００７９】
本実施の形態の半導体装置ＳＣ１では、少なくとも１つの半導体カラムＳＣＬＭは、複数の半導体カラムＳＣＬＭであってもよい。複数の半導体カラムＳＣＬＭは、ドリフト層ＤＲＦ内の複数のカラム溝ＣＬＭＴの側壁に沿って配置されてもよい。スナバ溝ＳＮＢＴは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを有してもよい。複数のスナバ溝部ＳＮＢＴＰ間の間隔ｇ2は、複数のカラム溝ＣＬＭＴ間の間隔ｇ1よりも小さくてもよい。そのため、第１導電型のドリフト層ＤＲＦと、ドリフト層ＤＲＦよりも高濃度の第１導電型の不純物を含むスナバ半導体領域ＳＮＢＳとは、一つの工程で形成され得る。
【００８０】
本実施の形態の半導体装置ＳＣ１の製造方法は、半導体基板ＳＵＢの第１の領域ＡＣＲに絶縁ゲート型電界効果トランジスタ部ＭＦＴを形成する工程と、第１の領域ＡＣＲの周囲の半導体基板ＳＵＢの第２の領域ＰＥＲにスナバ部ＳＮＢを形成する工程とを備える。絶縁ゲート型電界効果トランジスタ部ＭＦＴを形成する工程は、半導体基板ＳＵＢ内に第１導電型のドリフト層ＤＲＦを形成することと、ボディ領域ＢＤＲと第１導電型のソース領域ＳＣＲとを形成することと、ゲート絶縁膜ＧＴＩとゲート電極ＧＴＥとを形成することと、ソース電極ＳＣＥを形成することとを含む。ボディ領域ＢＤＲは、半導体基板ＳＵＢ内においてドリフト層ＤＲＦの第１主面Ｓ１側に配置されるとともに、第１導電型と異なる第２導電型を有する。ソース領域ＳＣＲは、半導体基板ＳＵＢ内においてボディ領域ＢＤＲの第１主面Ｓ１側に配置される。ゲート絶縁膜ＧＴＩは、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれたボディ領域ＢＤＲの部分上に配置される。ゲート電極ＧＴＥは、ゲート絶縁膜ＧＴＩを挟んで、ドリフト層ＤＲＦとソース領域ＳＣＲとに挟まれたボディ領域ＢＤＲの部分に対向する。スナバ部ＳＮＢを形成する工程は、半導体基板ＳＵＢ内に第１導電型のスナバ半導体領域ＳＮＢＳを形成することと、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側にスナバ溝ＳＮＢＴを形成することと、スナバ溝ＳＮＢＴ内にスナバ絶縁膜ＳＮＢＩを形成することと、スナバ電極ＳＮＢＥをスナバ溝ＳＮＢＴ内に形成することとを含む。スナバ電極ＳＮＢＥは、スナバ絶縁膜ＳＮＢＩを挟んでスナバ半導体領域ＳＮＢＳに対向する。ソース電極ＳＣＥを形成することは、ソース電極ＳＣＥをスナバ電極ＳＮＢＥに電気的に接続することを含む。スナバ半導体領域ＳＮＢＳを形成することは、スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度がドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きくなるように、スナバ半導体領域ＳＮＢＳを形成することを含む。スナバ絶縁膜ＳＮＢＩを形成することは、スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5が、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3よりも大きくなるように、スナバ絶縁膜ＳＮＢＩを形成することを含む。
【００８１】
本実施の形態の半導体装置ＳＣ１の製造方法は、スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度がドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きくなるように、スナバ半導体領域ＳＮＢＳを形成することを含む。そのため、スナバ半導体領域ＳＮＢＳには空乏領域はほとんど形成されない。スナバ部ＳＮＢの容量であるスナバ容量Ｃsnbは、スナバ半導体領域ＳＮＢＳとスナバ絶縁膜ＳＮＢＩとスナバ電極ＳＮＢＥとからなる絶縁膜キャパシタの容量Ｃoxから実質的に構成される。ドリフト層ＤＲＦよりも高濃度の第１導電型の不純物を有するスナバ半導体領域ＳＮＢＳは、空乏領域キャパシタの容量Ｃdがスナバ容量Ｃsnbを減少させることを防ぐことができる（式（１）を参照）。本実施の形態の半導体装置ＳＣ１の製造方法によれば、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧を低減することができるとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることを抑制することができるスナバ部ＳＮＢが製造され得る。
【００８２】
さらに、本実施の形態の半導体装置ＳＣ１の製造方法は、スナバ半導体領域ＳＮＢＳとスナバ電極ＳＮＢＥとの間のスナバ絶縁膜ＳＮＢＩの厚さｔ5が、ゲート電極ＧＴＥとボディ領域ＢＤＲとの間のゲート絶縁膜ＧＴＩの厚さｔ3よりも大きくなるように、スナバ絶縁膜ＳＮＢＩを形成することを含む。そのため、スナバ半導体領域ＳＮＢＳに空乏領域がほとんど形成されなくても、スナバ部ＳＮＢは、絶縁ゲート型電界効果トランジスタ部ＭＦＴと同程度の耐圧のような、向上された耐圧を有し得る。
【００８３】
本実施の形態の半導体装置ＳＣ１の製造方法において、絶縁ゲート型電界効果トランジスタ部ＭＦＴを形成する工程は、第１主面Ｓ１にゲート溝ＧＴＴを形成することと、ゲート溝ＧＴＴ内に、ゲート電極ＧＴＥ及びゲート絶縁膜ＧＴＩを形成することを含んでもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）におけるスナバ電極ＳＮＢＥの高さｈ5が、第１主面Ｓ１の法線方向（第３の方向、ｚ方向）におけるゲート電極ＧＴＥの高さｈ1よりも大きくなるように、スナバ電極ＳＮＢＥが形成されてもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）においてゲート電極ＧＴＥよりも高いスナバ電極ＳＮＢＥは、スナバ容量Ｃsnbを増加させることができる。本実施の形態の半導体装置ＳＣ１の製造方法によれば、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧をさらに低減することができるとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることをさらに抑制することができるスナバ部ＳＮＢが製造され得る。
【００８４】
本実施の形態の半導体装置ＳＣ１の製造方法は、スナバ部ＳＮＢを絶縁ゲート型電界効果トランジスタ部ＭＦＴから電気的に分離する分離構造ＳＰＲを形成する工程を備えてもよい。分離構造ＳＰＲは、第２の領域ＰＥＲ内において、絶縁ゲート型電界効果トランジスタ部ＭＦＴとスナバ部ＳＮＢとの間に位置する。分離構造ＳＰＲは、第２の領域ＰＥＲにおける耐圧を向上させることができる。
【００８５】
本実施の形態の半導体装置ＳＣ１の製造方法では、分離構造ＳＰＲを形成する工程は、半導体基板ＳＵＢに含まれる第２導電型の半導体層ＳＬを形成することを含む。分離構造ＳＰＲを形成する工程は、ドリフト層ＤＲＦを形成すること及びスナバ半導体領域ＳＮＢＳを形成することにより、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲを形成することをさらに含む。そのため、第２導電型不純物含有領域ＩＣＲが少ない工程数で製造され得る。本実施の形態の半導体装置ＳＣ１の製造方法では、分離構造ＳＰＲを形成する工程は、ソース電極ＳＣＥを形成することにより、第２導電型不純物含有領域ＩＣＲをソース電極ＳＣＥに電気的に接続することをさらに含む。第２導電型不純物含有領域ＩＣＲにおける第２導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度より小さくてもよい。そのため、分離構造ＳＰＲの全体にわたって空乏領域が形成され得る。第２導電型不純物含有領域ＩＣＲの厚さは、ドリフト層ＤＲＦの厚さ以上であってもよい。そのため、第２導電型不純物含有領域ＩＣＲに形成される空乏領域の厚さは、ドリフト層ＤＲＦの厚さ以上となる。このような分離構造ＳＰＲは、第２の領域ＰＥＲにおける耐圧をさらに向上させることができる。
【００８６】
本実施の形態の半導体装置ＳＣ１の製造方法において、絶縁ゲート型電界効果トランジスタ部ＭＦＴを形成する工程は、ドリフト層ＤＲＦ内に、少なくとも１つの第２導電型の半導体カラムＳＣＬＭを形成することを含んでもよい。第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが交互に配置されるスーパージャンクション構造を有する絶縁ゲート型電界効果トランジスタ部ＭＦＴが製造され得る。本実施の形態の半導体装置ＳＣ１の製造方法によれば、さらに向上した耐圧を有する絶縁ゲート型電界効果トランジスタ部ＭＦＴが製造され得る。
【００８７】
本実施の形態の半導体装置ＳＣ１の製造方法において、少なくとも１つの半導体カラムＳＣＬＭを形成することは、ドリフト層ＤＲＦ内にカラム溝ＣＬＭＴを形成することと、カラム溝ＣＬＭＴの側壁に沿って少なくとも１つの半導体カラムＳＣＬＭを形成することとを含んでもよい。スナバ溝ＳＮＢＴを形成することは、スナバ溝ＳＮＢＴがカラム溝ＣＬＭＴよりも広い幅を有するように、スナバ溝ＳＮＢＴを形成することを含んでもよい。絶縁ゲート型電界効果トランジスタ部ＭＦＴを形成する工程は、スナバ絶縁膜ＳＮＢＩをスナバ溝ＳＮＢＴ内に形成することと同一工程で、絶縁体カラムＩＣＬＭをカラム溝ＣＬＭＴ内に形成することを含んでもよい。そのため、スナバ絶縁膜ＳＮＢＩ及び絶縁体カラムＩＣＬＭは、それぞれスナバ溝ＳＮＢＴ及びカラム溝ＣＬＭＴ内に、一つの工程で形成され得る。本実施の形態の半導体装置ＳＣ１の製造方法によれば、半導体装置ＳＣ１の工程数が減少され得る。
【００８８】
本実施の形態の半導体装置ＳＣ１の製造方法において、少なくとも１つの半導体カラムＳＣＬＭを形成することは、複数の半導体カラムＳＣＬＭを形成することであってもよい。複数の半導体カラムＳＣＬＭを形成することは、半導体基板ＳＵＢに含まれる半導体層ＳＬ内に複数のカラム溝ＣＬＭＴを形成することと、複数のカラム溝ＣＬＭＴの側壁に沿って複数の半導体カラムＳＣＬＭを形成することとを含んでもよい。スナバ溝ＳＮＢＴを形成することは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを形成することを含んでもよい。複数のスナバ溝部ＳＮＢＴＰ間の間隔ｇ2が複数のカラム溝ＣＬＭＴ間の間隔ｇ1よりも小さくなるように、複数のスナバ溝部ＳＮＢＴＰが形成されてもよい。ドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することは、複数のカラム溝ＣＬＭＴの側壁とスナバ溝部ＳＮＢＴＰの側壁とに第１導電型の不純物をドープすることと、第１導電型の不純物を半導体層ＳＬ内に拡散させることとを含んでもよい。複数のスナバ溝部ＳＮＢＴＰ間の間隔ｇ2は、複数のカラム溝ＣＬＭＴ間の間隔ｇ1よりも小さいため、第１導電型のドリフト層ＤＲＦと、ドリフト層ＤＲＦよりも高濃度の第１導電型の不純物を含むスナバ半導体領域ＳＮＢＳとは、同一工程で形成され得る。本実施の形態の半導体装置ＳＣ１の製造方法によれば、半導体装置ＳＣ１の工程数が減少され得る。
【００８９】
本実施の形態の半導体装置ＳＣ１及びその製造方法の変形例について説明する。本実施の形態の半導体装置ＳＣ１及びその製造方法において、絶縁ゲート型電界効果トランジスタ部ＭＦＴは、例えば、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。絶縁ゲート型電界効果トランジスタ部ＭＦＴがＩＧＢＴであるとき、ドレイン電極ＤＲＥはコレクタ電極であってもよい。本実施の形態の半導体装置ＳＣ１及びその製造方法において、基板領域ＳＢＲは省略され得る。本実施の形態の半導体装置ＳＣ１及びその製造方法において、半導体層ＳＬは、第１導電型を有してもよい。本実施の形態の半導体装置ＳＣ１の製造方法において、スナバ溝ＳＮＢＴは、カラム溝ＣＬＭＴと別の工程で形成されてもよい。本実施の形態の半導体装置ＳＣ１の製造方法において、スナバ絶縁膜ＳＮＢＩは、絶縁体カラムＩＣＬＭと別の工程で形成されてもよい。本実施の形態の半導体装置ＳＣ１及びその製造方法において、絶縁ゲート型電界効果トランジスタ部ＭＦＴの半導体カラムＳＣＬＭ、絶縁体カラムＩＣＬＭ及びカラム溝ＣＬＭＴは省略され得る。本実施の形態の半導体装置ＳＣ１及びその製造方法において、半導体装置ＳＣ１を構成する層、領域及び部分の導電型は、反対の導電型であってもよい。
【００９０】
（実施の形態２）
図７及び図２０から図２２を参照して、本実施の形態の半導体装置ＳＣ２の構成を説明する。図７及び図２０から図２２に示される本実施の形態の半導体装置ＳＣ２は、図４から図７に示される実施の形態１の半導体装置ＳＣ１と同様の構成を備えるが、以下の点で主に異なる。
【００９１】
本実施の形態の半導体装置ＳＣ２は、カラム溝ＣＬＭＴ及び絶縁体カラムＩＣＬＭを備えていない。本実施の形態のドリフト層ＤＲＦの厚さｔ1は、実施の形態１のドリフト層ＤＲＦの厚さｔ2よりも小さい。本実施の形態の半導体装置ＳＣ２は、実施の形態１の半導体装置ＳＣ１よりも、低い耐圧を有する。
【００９２】
図２０及び図２３から図３３を参照して、本実施の形態の半導体装置ＳＣ２の製造方法を説明する。本実施の形態の半導体装置ＳＣ２の製造方法は、実施の形態１の半導体装置ＳＣ１の製造方法と同様の工程を備えるが、以下の点で主に異なる。
【００９３】
図２３を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、互いに対向する第１主面Ｓ１及び第２主面Ｓ２を有する半導体基板ＳＵＢを準備する工程を備える。本実施の形態の半導体基板ＳＵＢを準備する工程は、図８に示す実施の形態１の半導体基板ＳＵＢを準備する工程と、同様であるが、以下の点で異なる。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における本実施の形態の半導体層ＳＬの厚さは、第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における実施の形態１の半導体層ＳＬの厚さよりも小さい。
【００９４】
図２４及び図２５を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、半導体基板ＳＵＢ内に、第１導電型のドリフト層ＤＲＦを形成する工程を備える。具体的には、図２４を参照して、半導体基板ＳＵＢの第１主面Ｓ１上に、開口部を有する第１のマスクＭＳＫ１が形成される。第１のマスクＭＳＫ１は、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。第１主面Ｓ１の法線方向（−ｚ方向）に沿って、半導体基板ＳＵＢ（第２導電型の半導体層ＳＬ）に、第１導電型の不純物が、相対的高いエネルギーで注入される。例えば、第２導電型の半導体層ＳＬに、砒素もしくはアンチモンが、相対的高いエネルギーでイオン注入される。半導体層ＳＬのうち相対的に深い領域に、第１導電型のドリフト層ＤＲＦが形成される。図２５を参照して、第１主面Ｓ１の法線方向（−ｚ方向）に沿って、半導体基板ＳＵＢ（第２導電型の半導体層ＳＬ）に、第１導電型の不純物が、相対的低いエネルギーで注入される。半導体層ＳＬのうち相対的に浅い領域に、第１導電型のドリフト層ＤＲＦが形成される。こうして、半導体層ＳＬの第１主面Ｓ１から半導体層ＳＬ内に第１導電型の不純物をドープすることによって、第１導電型のドリフト層ＤＲＦが形成される。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における本実施の形態の半導体層ＳＬの厚さは、第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における実施の形態１の半導体層ＳＬの厚さよりも小さい。そのため、イオン注入によって、ドリフト層ＤＲＦが精度よく形成され得る。ドリフト層ＤＲＦを形成するために半導体層ＳＬに第１導電型の不純物をドープする回数は、２回に限られず、任意に定められ得る。
【００９５】
図２６を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、半導体基板ＳＵＢ内に、第１導電型のスナバ半導体領域ＳＮＢＳを形成する工程を備える。具体的には、半導体基板ＳＵＢの第１主面Ｓ１上に、開口部を有する第２のマスクＭＳＫ２が形成される。第２のマスクＭＳＫ２は、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。図２４及び図２５に示される工程と同様の工程により、半導体基板ＳＵＢ（第２導電型の半導体層ＳＬ）に、第１導電型の不純物が、相対的高いエネルギーと相対的低いエネルギーでイオン注入される。スナバ半導体領域ＳＮＢＳにおける第１導電型の不純物の濃度がドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも大きくなるように、第１導電型の不純物が第２導電型の半導体層ＳＬ内に注入される。こうして、半導体層ＳＬの第１主面Ｓ１から半導体層ＳＬ内に第１導電型の不純物をドープすることによって、第１導電型のスナバ半導体領域ＳＮＢＳが形成される。それから、例えば、１０００℃以上１２００℃以下の温度で熱処理を施すことによって、ドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳに含まれる第１導電型の不純物が活性化される。
【００９６】
スナバ半導体領域ＳＮＢＳは、第３の方向（ｚ方向）において、厚さｔ4を有する。スナバ半導体領域ＳＮＢＳは、半導体層ＳＬと同じ厚さを有してもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における本実施の形態の半導体層ＳＬの厚さは、第１主面Ｓ１の法線方向における実施の形態１の半導体層ＳＬの厚さよりも小さい。そのため、イオン注入によって、スナバ半導体領域ＳＮＢＳが精度よく形成され得る。
【００９７】
本実施の形態の半導体装置ＳＣ２の製造方法は、半導体基板ＳＵＢ内にドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型不純物含有領域ＩＣＲを形成することを備える。ドリフト層ＤＲＦを形成すること及びスナバ半導体領域ＳＮＢＳを形成することにより、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲが形成されてもよい。特定的には、第２導電型の半導体層ＳＬの一部にドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することにより、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間に、第２導電型の不純物を含有する第２導電型不純物含有領域ＩＣＲが形成されてもよい。第２導電型不純物含有領域ＩＣＲは、ドリフト層ＤＲＦとスナバ半導体領域ＳＮＢＳとの間の第２導電型の半導体層ＳＬであってもよい。第２導電型不純物含有領域ＩＣＲは、第３の方向（ｚ方向）において、厚さｔ6を有する。第２導電型不純物含有領域ＩＣＲは、半導体層ＳＬと同じ厚さを有してもよい。第２導電型不純物含有領域ＩＣＲにおける第２導電型の不純物の濃度は、ドリフト層ＤＲＦにおける第１導電型の不純物の濃度よりも小さくてもよい。
【００９８】
図２７を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、ドリフト層ＤＲＦ内に、少なくとも１つの第２導電型の半導体カラムＳＣＬＭを形成する工程を備える。少なくとも１つの半導体カラムＳＣＬＭを形成することは、ドリフト層ＤＲＦに、第２導電型の不純物をドープすることを含む。具体的には、半導体基板ＳＵＢの第１主面Ｓ１上に、開口部を有する第３のマスクが形成される。第３のマスクは、例えば、二酸化シリコンまたはフォトレジストから構成されてもよい。図２４及び図２５に示される工程と同様の工程により、ドリフト層ＤＲＦに、第２導電型の不純物が、相対的高いエネルギーと相対的低いエネルギーでイオン注入される。こうして、半導体層ＳＬの第１主面Ｓ１から半導体層ＳＬ内に第２導電型の不純物をドープすることによって、第２導電型の半導体カラムＳＣＬＭが形成される。それから、例えば、８００℃以上９００℃以下の温度で熱処理を施すことによって、半導体カラムＳＣＬＭに含まれる第２導電型の不純物が活性化される。
【００９９】
少なくとも１つの半導体カラムＳＣＬＭは、第３の方向（ｚ方向）において、高さｈ2を有する。少なくとも１つの半導体カラムＳＣＬＭは、半導体層ＳＬと同じ厚さを有してもよい。第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における本実施の形態の半導体層ＳＬの厚さは、第１主面Ｓ１の法線方向（第３の方向、ｚ方向）における実施の形態１の半導体層ＳＬの厚さよりも小さい。そのため、イオン注入によって、第２導電型の半導体カラムＳＣＬＭが精度よく形成され得る。第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが第１の方向（ｘ方向）において交互に配置されるスーパージャンクション構造が形成される。
【０１００】
図２８及び図２９を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、ゲート絶縁膜ＧＴＩと、ゲート電極ＧＴＥとを形成する工程を備える。図２８に示される本実施の形態のゲート溝ＧＴＴを形成する工程は、図９に示される実施の形態１のゲート溝ＧＴＴを形成する工程と同様である。図２９に示される本実施の形態のゲート絶縁膜ＧＴＩ及びゲート電極ＧＴＥを形成する工程は、図１０に示される実施の形態１のゲート絶縁膜ＧＴＩ及びゲート電極ＧＴＥを形成する工程と同様である。
【０１０１】
図３０を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側にスナバ溝ＳＮＢＴ（図３を参照）を形成する工程を備える。スナバ溝ＳＮＢＴは、例えば、スナバ半導体領域ＳＮＢＳを異方的にエッチングすることによって形成されてもよい。スナバ溝ＳＮＢＴを形成することは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを形成することを含んでもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。
【０１０２】
図３１を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、スナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥをスナバ溝ＳＮＢＴ内に形成することを備える。スナバ電極ＳＮＢＥは、スナバ絶縁膜ＳＮＢＩを挟んでスナバ半導体領域ＳＮＢＳに対向するようにスナバ溝ＳＮＢＴ内に形成される。図３１に示される本実施の形態のスナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥを形成する工程は、図１６及び図１７に示される実施の形態１のスナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥを形成する工程と同様である。
【０１０３】
図３２を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、ボディ領域ＢＤＲを形成することと、第１導電型のソース領域ＳＣＲを形成することとを備える。図３２に示される本実施の形態のボディ領域ＢＤＲ及びソース領域ＳＣＲを形成する工程は、図１８に示される実施の形態１のボディ領域ＢＤＲ及びソース領域ＳＣＲを形成する工程と同様である。
【０１０４】
図３３を参照して、本実施の形態の半導体装置ＳＣ２の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上に、貫通孔ＴＨを有する層間絶縁膜ＩＬを形成することを備えてもよい。図３３に示される本実施の形態の層間絶縁膜ＩＬを形成する工程は、図１９に示される実施の形態１の層間絶縁膜ＩＬを形成する工程と同様である。それから、本実施の形態の半導体装置ＳＣ２の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上にソース電極ＳＣＥを形成することと、半導体基板ＳＵＢの第２主面Ｓ２上にドレイン電極ＤＲＥを形成することとを備える。本実施の形態のソース電極ＳＣＥ及びドレイン電極ＤＲＥを形成する工程は、実施の形態１のソース電極ＳＣＥ及びドレイン電極ＤＲＥを形成する工程と同様である。以上の工程により、図２０に示される本実施の形態の半導体装置ＳＣ２は製造され得る。
【０１０５】
本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１と同様の作用効果を奏するが、以下の点で主に異なる。
【０１０６】
本実施の形態の半導体装置ＳＣ２の製造方法において、ドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することは、半導体基板ＳＵＢに含まれる半導体層ＳＬを形成することと、半導体層ＳＬの第１主面Ｓ１から半導体層ＳＬ内に第１導電型の不純物をドープすることとを含んでもよい。本実施の形態の半導体装置ＳＣ２の製造方法によれば、実施の形態１のカラム溝ＣＬＭＴを形成することなく、ドリフト層ＤＲＦが形成され得る。半導体カラムＳＣＬＭを形成することは、ドリフト層ＤＲＦの第１主面Ｓ１からドリフト層ＤＲＦ内に第２導電型の不純物をドープすることを含んでもよい。本実施の形態の半導体装置ＳＣ２の製造方法によれば、第２導電型の不純物を第１主面Ｓ１の法線に対して斜め方向からドーピングすることなく、半導体カラムＳＣＬＭが形成され得る。
【０１０７】
本実施の形態の半導体装置ＳＣ２及びその製造方法は、実施の形態１の半導体装置ＳＣ１及びその製造方法の変形例と同様に変形され得る。
【０１０８】
（実施の形態３）
図７及び図３４から図３６を参照して、本実施の形態の半導体装置ＳＣ３の構成を説明する。本実施の形態の半導体装置ＳＣ３は、図７及び図２０から図２２に示される実施の形態２の半導体装置ＳＣ２と同様の構成を備えるが、以下の点で主に異なる。
【０１０９】
本実施の形態のドリフト層ＤＲＦの厚さｔ1、スナバ半導体領域ＳＮＢＳの厚さｔ4、半導体カラムＳＣＬＭの高さｈ2、スナバ絶縁膜ＳＮＢＩの高さｈ4、スナバ溝ＳＮＢＴの高さｈ4、スナバ電極ＳＮＢＥの高さｈ5、第２導電型不純物含有領域ＩＣＲの厚さｔ4及び半導体層ＳＬの厚さは、実施の形態２よりも大きい。
【０１１０】
図２３から図２７、図３４及び図３７から図４３を参照して、本実施の形態の半導体装置ＳＣ３の製造方法を説明する。本実施の形態の半導体装置ＳＣ３の製造方法は、実施の形態２の半導体装置ＳＣ２の製造方法と同様の工程を備えるが、以下の点で主に異なる。
【０１１１】
本実施の形態では、図２３から図２６に示されるドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することと、図２７に示される半導体カラムＳＣＬＭを形成することとを繰り返し行う。こうして、本実施の形態のドリフト層ＤＲＦの厚さｔ1、半導体カラムＳＣＬＭの高さｈ2、スナバ絶縁膜ＳＮＢＩの高さｈ4、スナバ半導体領域ＳＮＢＳの厚さｔ4、スナバ電極ＳＮＢＥの高さｈ5及び第２導電型不純物含有領域ＩＣＲの厚さｔ4を実施の形態２よりも大きくすることができる。本実施の形態のドリフト層ＤＲＦ、半導体カラムＳＣＬＭ、スナバ絶縁膜ＳＮＢＩ、スナバ半導体領域ＳＮＢＳ、スナバ電極ＳＮＢＥ及び第２導電型不純物含有領域ＩＣＲが、精度よく形成され得る。
【０１１２】
具体的には、図２３から図２７に示される工程と同様の工程により、一段目のドリフト層ＤＲＦ、スナバ半導体領域ＳＮＢＳ、第２導電型不純物含有領域ＩＣＲ及び半導体カラムＳＣＬＭが形成される。それから、図２３に示される第２導電型の半導体層ＳＬを堆積する工程と、図２４及び図２５に示されるドリフト層ＤＲＦを形成する工程と、図２６に示されるスナバ半導体領域ＳＮＢＳ及び第２導電型不純物含有領域ＩＣＲを形成する工程と、図２７に示される半導体カラムＳＣＬＭを形成する工程とを繰り返す。こうして、二段目のドリフト層ＤＲＦ、スナバ半導体領域ＳＮＢＳ、第２導電型不純物含有領域ＩＣＲ及び半導体カラムＳＣＬＭが形成される。図２３から図２７に示される工程を再び繰り返すことによって、三段目のドリフト層ＤＲＦ、スナバ半導体領域ＳＮＢＳ、第２導電型不純物含有領域ＩＣＲ及び半導体カラムＳＣＬＭが形成される。こうして、図３７に示されるドリフト層ＤＲＦ、スナバ半導体領域ＳＮＢＳ、第２導電型不純物含有領域ＩＣＲ及び半導体カラムＳＣＬＭが形成される。
【０１１３】
スナバ半導体領域ＳＮＢＳは、第３の方向（ｚ方向）において、厚さｔ4を有する。スナバ半導体領域ＳＮＢＳは、半導体層ＳＬと同じ厚さを有してもよい。少なくとも１つの半導体カラムＳＣＬＭは、第３の方向（ｚ方向）において、高さｈ2を有する。少なくとも１つの半導体カラムＳＣＬＭは、半導体層ＳＬと同じ厚さを有してもよい。第２導電型不純物含有領域ＩＣＲは、第３の方向（ｚ方向）において、厚さｔ6を有する。第２導電型不純物含有領域ＩＣＲは、半導体層ＳＬと同じ厚さを有してもよい。図２３から図２７に示される工程を繰り返す回数は、３回に限られず、半導体装置ＳＣ３の設計耐圧に応じて任意に定められ得る。第２導電型の半導体カラムＳＣＬＭと第１導電型のドリフト層ＤＲＦとが第１の方向（ｘ方向）において交互に配置されるスーパージャンクション構造が形成される。
【０１１４】
図３８及び図３９を参照して、本実施の形態の半導体装置ＳＣ３の製造方法は、ゲート絶縁膜ＧＴＩと、ゲート電極ＧＴＥとを形成する工程を備える。図３８に示される本実施の形態のゲート溝ＧＴＴを形成する工程は、図２８に示される実施の形態２のゲート溝ＧＴＴを形成する工程と同様である。図３９に示される本実施の形態のゲート絶縁膜ＧＴＩ及びゲート電極ＧＴＥを形成する工程は、図２９に示される実施の形態２のゲート絶縁膜ＧＴＩ及びゲート電極ＧＴＥを形成する工程と同様である。
【０１１５】
図４０を参照して、本実施の形態の半導体装置ＳＣ３の製造方法は、スナバ半導体領域ＳＮＢＳの第１主面Ｓ１側にスナバ溝ＳＮＢＴ（図３を参照）を形成する工程を備える。図４０に示される本実施の形態のスナバ溝ＳＮＢＴを形成する工程は、図３０に示される実施の形態２のスナバ溝ＳＮＢＴを形成する工程と同様である。スナバ溝ＳＮＢＴを形成することは、第１主面Ｓ１において互いに並列して延在する複数のスナバ溝部ＳＮＢＴＰを形成することを含んでもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、ゲート電極ＧＴＥの高さｈ1よりも大きくてもよい。スナバ溝部ＳＮＢＴＰ（スナバ溝ＳＮＢＴ）の高さｈ4は、スナバ半導体領域ＳＮＢＳの厚さｔ4の０．５倍以上、好ましくは０．７倍以上、さらに好ましくは０．８倍以上であってもよい。
【０１１６】
図４１を参照して、本実施の形態の半導体装置ＳＣ３の製造方法は、スナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥをスナバ溝ＳＮＢＴ内に形成することを備える。図４１に示される本実施の形態のスナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥを形成する工程は、図３１に示される実施の形態２のスナバ絶縁膜ＳＮＢＩ及びスナバ電極ＳＮＢＥを形成する工程と同様である。
【０１１７】
図４２を参照して、本実施の形態の半導体装置ＳＣ３の製造方法は、ボディ領域ＢＤＲを形成することと、第１導電型のソース領域ＳＣＲを形成することとを備える。図４２に示される本実施の形態のボディ領域ＢＤＲ及びソース領域ＳＣＲを形成する工程は、図３２に示される実施の形態２のボディ領域ＢＤＲ及びソース領域ＳＣＲを形成する工程と同様である。
【０１１８】
図４３を参照して、本実施の形態の半導体装置ＳＣ３の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上に、貫通孔ＴＨを有する層間絶縁膜ＩＬを形成することを備えてもよい。図４３に示される本実施の形態の層間絶縁膜ＩＬを形成する工程は、図３３に示される実施の形態２の層間絶縁膜ＩＬを形成する工程と同様である。それから、本実施の形態の半導体装置ＳＣ３の製造方法は、半導体基板ＳＵＢの第１主面Ｓ１上にソース電極ＳＣＥを形成することと、半導体基板ＳＵＢの第２主面Ｓ２上にドレイン電極ＤＲＥを形成することとを備える。本実施の形態のソース電極ＳＣＥ及びドレイン電極ＤＲＥを形成する工程は、実施の形態２のソース電極ＳＣＥ及びドレイン電極ＤＲＥを形成する工程と同様である。以上の工程により、図３４に示される本実施の形態の半導体装置ＳＣ３は製造され得る。
【０１１９】
本実施の形態の作用効果について説明する。本実施の形態は、実施の形態２と同様の作用効果を奏するが、以下の点で主に異なる。
【０１２０】
本実施の形態の半導体装置ＳＣ３のドリフト層ＤＲＦの厚さｔ1及び半導体カラムＳＣＬＭの高さｈ2は、実施の形態２よりも大きい。そのため、本実施の形態の半導体装置ＳＣ３の絶縁ゲート型電界効果トランジスタ部ＭＦＴは、実施の形態２の半導体装置ＳＣ２の絶縁ゲート型電界効果トランジスタ部ＭＦＴよりも大きな耐圧を有する。
【０１２１】
本実施の形態の半導体装置ＳＣ３のスナバ半導体領域ＳＮＢＳの厚さｔ4、スナバ絶縁膜ＳＮＢＩの高さｈ4及びスナバ電極ＳＮＢＥの高さｈ5は、実施の形態２よりも大きい。そのため、本実施の形態の半導体装置ＳＣ３のスナバ部ＳＮＢは、実施の形態２のスナバ部ＳＮＢよりも大きなスナバ容量Ｃsnbを有する。本実施の形態の半導体装置ＳＣ３によれば、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧がさらに低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることがさらに抑制され得る。
【０１２２】
本実施の形態の半導体装置ＳＣ３の第２導電型不純物含有領域ＩＣＲの厚さｔ4は、実施の形態２よりも大きい。そのため、本実施の形態の半導体装置ＳＣ３は、実施の形態２の半導体装置ＳＣ２よりも、第２の領域ＰＥＲにおいて大きな耐圧を有する。
【０１２３】
本実施の形態の半導体装置ＳＣ３の製造方法では、ドリフト層ＤＲＦを形成することと、半導体カラムＳＣＬＭを形成することとを繰り返し行う。そのため、本実施の形態の製造方法により製造された半導体装置ＳＣ３のドリフト層ＤＲＦの厚さｔ1及び半導体カラムＳＣＬＭの高さｈ2は、実施の形態２の半導体装置ＳＣ２よりも大きい。本実施の形態の半導体装置ＳＣ３の製造方法によれば、向上した耐圧を有する絶縁ゲート型電界効果トランジスタ部ＭＦＴを備える半導体装置ＳＣ３が製造され得る。
【０１２４】
本実施の形態の半導体装置ＳＣ３の製造方法では、スナバ半導体領域ＳＮＢＳを形成することを繰り返し行う。そのため、本実施の形態の製造方法により製造された半導体装置ＳＣ３のスナバ半導体領域ＳＮＢＳの厚さｔ4、並びに、スナバ半導体領域ＳＮＢＳ内に形成されるスナバ絶縁膜ＳＮＢＩの高さｈ4及びスナバ電極ＳＮＢＥの高さｈ5は、実施の形態２よりも大きい。本実施の形態の製造方法により製造された半導体装置ＳＣ３のスナバ部ＳＮＢは、実施の形態２の製造方法により製造された半導体装置ＳＣ２のスナバ部ＳＮＢよりも大きなスナバ容量Ｃsnbを有する。本実施の形態の半導体装置ＳＣ３の製造方法によれば、絶縁ゲート型電界効果トランジスタ部ＭＦＴのターンオフ時のサージ電圧がさらに低減され得るとともに、絶縁ゲート型電界効果トランジスタ部ＭＦＴが破壊されることがさらに抑制され得るスナバ部ＳＮＢを備える半導体装置ＳＣ３が製造され得る。
【０１２５】
本実施の形態の半導体装置ＳＣ３の製造方法では、ドリフト層ＤＲＦ及びスナバ半導体領域ＳＮＢＳを形成することと、半導体カラムＳＣＬＭを形成することとを繰り返し行う。そのため、実施の形態２の半導体装置ＳＣ２及び実施の形態３の半導体装置ＳＣ３を含む様々な耐圧を有する半導体装置が、同一の製造ラインを用いて、向上された生産性で、製造され得る。
【０１２６】
本実施の形態の半導体装置ＳＣ３及びその製造方法は、実施の形態２の半導体装置ＳＣ２及びその製造方法の変形例と同様に変形され得る。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２８】
ＡＣＲ  第１の領域、ＢＤＲ  ボディ領域、ＣＬＭＴ  カラム溝、ＤＰＲ１  第１導電型不純物含有領域、ＤＲＥ  ドレイン電極、ＤＲＦ  ドリフト層、ＧＴＥ  ゲート電極、ＧＴＩ  ゲート絶縁膜、ＧＴＰ  ゲートパッド、ＧＴＴ  ゲート溝、ＧＴＷ  ゲート配線、ＩＣＬＭ  絶縁体カラム、ＩＣＲ  第２導電型不純物含有領域、ＩＬ  層間絶縁膜、ＭＦＴ  絶縁ゲート型電界効果トランジスタ部、ＭＳＫ１  第１のマスク、ＭＳＫ２  第２のマスク、ＭＳＫ３  第３のマスク、ＰＥＲ  第２の領域、Ｓ１  第１主面、Ｓ２  第２主面、ＳＢＲ  基板領域、ＳＣ１，ＳＣ２，ＳＣ３  半導体装置、ＳＣＥ  ソース電極、ＳＣＬＭ  半導体カラム、ＳＣＲ  ソース領域、ＳＬ  半導体層、ＳＮＢ  スナバ部、ＳＮＢＥ  スナバ電極、ＳＮＢＩ  スナバ絶縁膜、ＳＮＢＳ  スナバ半導体領域、ＳＮＢＴ  スナバ溝、ＳＮＢＴＰ  スナバ溝部、ＳＰＲ  分離構造、ＳＵＢ  半導体基板、ＴＨ  貫通孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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