(57)【特許請求の範囲】
【請求項１】
絶縁基板上方に設けられ、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネル領域を有する酸化物半導体層と、
前記酸化物半導体層上の前記チャネル領域と対応する領域に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられたゲート電極と、
前記酸化物半導体層、前記第１の絶縁膜、及び前記ゲート電極上に設けられ、金属を含む絶縁膜としての第１の保護膜と、
前記第１の保護膜上に設けられた第２の保護膜と、
前記第２の保護膜上に設けられ、金属を含む絶縁膜としての第３の保護膜と、
を具備し、
前記第３の保護膜は、前記第１の保護膜よりも厚く、
前記第１の保護膜、及び前記第３の保護膜は、酸化アルミニウムからなり、
前記第２の保護膜は、酸化シリコン、窒化シリコン、酸窒化シリコンの少なくとも１つからなり、
前記ソース領域及び前記ドレイン領域の上方の前記第３の保護膜の上面は、前記ゲート電極の上方の前記第３の保護膜の上面より、前記酸化物半導体層の上面に近接していることを特徴とする、薄膜トランジスタ。
【請求項２】
絶縁基板上方に設けられたゲート電極と、
前記ゲート電極及び前記絶縁基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネル領域を有する酸化物半導体層と、
前記酸化物半導体層上の前記ゲート電極と対応する領域に設けられた第２の絶縁膜と、
前記酸化物半導体層及び前記第２の絶縁膜上に設けられ、金属を含む絶縁膜としての第１の保護膜と、
前記第１の保護膜上に設けられた第２の保護膜と、
前記第２の保護膜上に設けられ、金属を含む絶縁膜としての第３の保護膜と、
を具備し、
前記第３の保護膜は、前記第１の保護膜よりも厚く、
前記第１の保護膜、及び前記第３の保護膜は、酸化アルミニウムからなり、
前記第２の保護膜は、酸化シリコン、窒化シリコン、酸窒化シリコンの少なくとも１つからなり、
前記ソース領域及び前記ドレイン領域の上方の前記第３の保護膜の上面は、前記ゲート電極の上方の前記第３の保護膜の上面より、前記酸化物半導体層の上面に近接していることを特徴とする、薄膜トランジスタ。
【請求項３】
請求項１又は２に記載の薄膜トランジスタを含む、表示装置。
【請求項４】
前記表示装置は、有機エレクトロルミネッセンス素子を含むことを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記表示装置は、液晶層を含むことを特徴とする、請求項３に記載の表示装置。
【請求項６】
前記第３の保護膜上に設けられた層間絶縁膜をさらに具備することを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、酸化物半導体層を備えた薄膜トランジスタ、及び薄膜トランジスタを備えた表示装置に関する。
【背景技術】
【０００２】
酸化物半導体層を備えた薄膜トランジスタが開発されている。このような薄膜トランジスタは、例えばテレビ、パーソナルコンピュータ、スマートフォン、タブレット端末等のディスプレイにおいて、例えば各画素を制御するスイッチング素子として用いられている。
【０００３】
酸化物半導体層を備えた薄膜トランジスタは、半導体層が水分及び水素に接触された場合、半導体層におけるキャリア密度が変化する結果として、薄膜トランジスタの電気特性が劣化する。一方、半導体層と水分及び水素との接触を抑制するために、例えば半導体層を保護する保護膜を設けた場合、薄膜トランジスタの加工が困難になる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１５４３６号公報
【特許文献２】特開２０１１−２２８６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、薄膜トランジスタの劣化を抑制し、加工を容易化することが可能な薄膜トランジスタ、及び薄膜トランジスタを備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態に係る表示装置は、絶縁基板上方に設けられ、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネル領域を有する酸化物半導体層と、前記酸化物半導体層上の前記チャネル領域と対応する領域に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられたゲート電極と、前記酸化物半導体層、前記第１の絶縁膜、及び前記ゲート電極上に設けられ、金属を含む絶縁膜としての第１の保護膜と、前記第１の保護膜上に設けられた第２の保護膜と、前記第２の保護膜上に設けられ、金属を含む絶縁膜としての第３の保護膜と、を具備し、前記第３の保護膜は、前記第１の保護膜よりも厚く、前記第１の保護膜、及び前記第３の保護膜は、酸化アルミニウムからなり、前記第２の保護膜は、酸化シリコン、窒化シリコン、酸窒化シリコンの少なくとも１つからなり、前記ソース領域及び前記ドレイン領域の上方の前記第３の保護膜の上面は、前記ゲート電極の上方の前記第３の保護膜の上面より、前記酸化物半導体層の上面に近接している。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る薄膜トランジスタの一例を概略的に示す断面図。
【図２】図１に示す薄膜トランジスタの製造方法の一例を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】第２の実施形態に係る薄膜トランジスタの一例を概略的に示す断面図。
【図７】第１、第２の実施形態に係る薄膜トランジスタが適用される表示装置の一例を概略的に示す回路図。
【図８】図７に示す画素の一例を概略的に示す回路図。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。尚、図面は、説明をより明確にするために模式的に表されている。このため、実際の態様と各部の幅、厚さ、形状等が異なる場合があるが、本発明の解釈を限定するものではない。また、本明細書と各図において、前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明を適宜省略する場合がある。
【０００９】
（第１実施形態）
図１は、本実施形態に係る薄膜トランジスタ１０の一例を概略的に示す断面図である。薄膜トランジスタ１０は、例えばｎ型のトップゲート型の薄膜トランジスタである。
【００１０】
例えばガラス、樹脂等の絶縁材料からなる絶縁基板１１上に、酸化物半導体層（以下、半導体層とも称す）１２が形成されている。半導体層１２は、ソース／ドレイン領域１２ａ、１２ｂと、ソース領域１２ａとドレイン領域１２ｂとの間に設けられたチャネル領域１２ｃとを含んでいる。
【００１１】
半導体層１２は、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体により形成されている。尚、半導体層１２を形成する材料は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含んでいればよく、例えば酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）等の酸化物半導体でもよい。
【００１２】
半導体層１２のチャネル領域１２ｃ上には、例えば酸化シリコン（ＳｉＯ）ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上には、ゲート電極１４が形成されている。
【００１３】
絶縁基板１１上には、ソース領域／ドレイン領域１２ａ、１２ｂ、ゲート絶縁膜１３、ゲート電極１４を覆う第１保護膜１５が形成されている。第１保護膜１５は、例えば酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化物からなる絶縁材料により形成されている。第１保護膜１５は、酸化アルミニウムの他、例えば酸化チタン、酸化エルビウム等により形成されてもよい。第１保護膜１５は、薄膜トランジスタ１０のチャネル領域１２ｃが、水分及び水素を接触されることを抑制する。第１保護膜１５の厚さは、例えば５乃至３０ｎｍである。
【００１４】
第１保護膜１５上には、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等のシリコンを含む絶縁材料からなる第２保護膜１６が形成されている。第２保護膜１６は、後述するように、ソース／ドレイン電極が埋め込まれるコンタクトホールが形成される際に、第３の保護膜１７のエッチングストッパとして機能する。第２保護膜１６の厚さは、例えば５０乃至３００ｎｍである。尚、第２保護膜１６の厚さは、エッチングストッパとして機能すれば、上記の数値に限定されず、適宜に変更することが可能である。
【００１５】
第２保護膜１６上には、第３保護膜１７が形成されている。第３保護膜１７は、例えば酸化アルミニウム（Ａｌ２Ｏ３）により形成されている。第３保護膜１７は、酸化アルミニウムの他、例えば酸化チタン、酸化エルビウム等により形成されてもよい。第３保護膜１７は、薄膜トランジスタ１０のチャネル領域１２ｃが、水分及び水素と接触されることを抑制する。第３保護膜１７の厚さは、第１保護膜１５より厚く、例えば３０乃至１００ｎｍである。
【００１６】
第３保護膜１７上には、層間絶縁膜１８が形成されている。層間絶縁膜１８は、例えばポリイミド、アクリル等の有機絶縁材料からなる。
【００１７】
第１保護膜乃至第３保護膜１５乃至１７内には、ソース／ドレイン領域１２ａ、１２ｂの少なくとも一部を露出するコンタクトホール２０ａ、２０ｂが形成されている。層間絶縁膜１８内には、コンタクトホール２０ａ、２０ｂに対応して、これらコンタクトホール２０ａ、２０ｂの径よりも大きい径を有するコンタクトホール１８ａ、１８ｂが形成されている。層間絶縁膜１８上に設けられたソース／ドレイン電極１９ａ、１９ｂは、コンタクトホール１８ａ、１８ｂ、及び２０ａ、２０ｂ内にも埋め込まれ、ソース／ドレイン領域１２ａ、１２ｂと接続されている。
【００１８】
次に、図２乃至３を参照して、薄膜トランジスタ１０の製造方法について説明する。
【００１９】
図２（Ａ）に示すように、例えばスパッタ法を用いて、絶縁基板１１上に例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物半導体層１２ｄが形成される。次いで、リソグラフィ処理の後、エッチングにより島状の半導体層１２が形成される。
【００２０】
次いで、図２（Ｂ）に示すように、絶縁基板１１上に、例えば化学的気相成長法（ＣＶＤ法）を用いて、半導体層１２を覆うシリコン酸化膜１３ａが形成される。次いで、シリコン酸化膜１３ａ上に、例えばスパッタ法を用いて、金属膜１４ａが形成される。金属膜１４ａは、例えばチタン、アルミニウム、及び窒化モリブデンの層構造により形成される。金属膜１４ａは、その他、アルミニウム（Ａｌ）の合金、銅（Ｃｕ）、銅（Ｃｕ）の合金等により形成されてもよい。
【００２１】
次いで、図２（Ｃ）に示すように、金属膜１４ａ上に、半導体層１２のほぼ中央と対応してパターニングされたレジスト膜Ｒ１が形成される。次いで、レジスト膜Ｒ１をマスクとして、例えばＣｌ２、ＢＣｌ３系のガスを用いたドライエッチング、リン酸−硝酸−塩酸系のエッチャントを用いたウェットエッチング処理が行われ、ゲート電極１４が形成される。次いで、例えばＣＦ４／Ｏ２、ＳＦ６／Ｏ２系のガスを用いたドライエッチングによりシリコン酸化膜１３ａがエッチングされ、ゲート絶縁膜１３が形成される。
【００２２】
このとき、ゲート電極１４及びゲート絶縁膜１３が形成されない領域では、半導体層１２がオーバーエッチされる。半導体層１２のうちオーバーエッチされた領域では、酸素欠損が生成され、低抵抗化されたソース／ドレイン領域１２ａ、１２ｂが形成される。また、半導体層１２のうちオーバーエッチされない領域、すなわちゲート絶縁膜１３に覆われた領域は、高抵抗が維持されたチャネル領域１２ｃが形成される。
【００２３】
次いで、図３（Ａ）に示すように、例えばスパッタ法を用いて、絶縁基板１１上の全面に、例えば酸化アルミニウムからなる第１保護膜１５が形成される。半導体層１２のソース／ドレイン領域１２ａ、１２ｂ、ゲート絶縁膜１３の壁面（側面）、ゲート電極１４は、第１保護膜１５により覆われる。第１保護膜１５の厚さは、例えば１０ｎｍである。ここで、前述ゲート絶縁膜１３のドライエッチングの際のオーバーエッチにより低抵抗化されたソース／ドレイン領域１２ａ、１２ｂの抵抗は不安定であり、熱等により容易に抵抗変化が生じるが、第１保護膜１５として酸化アルミニウムを成膜することにより、低抵抗状態を安定化させる効果を有する。
【００２４】
次いで、図３（Ｂ）に示すように、例えばＣＶＤ法を用いて、第１保護膜１５上に、例えば酸化シリコンからなる第２保護膜１６が形成される。第２保護膜１６の厚さは、例えば１００ｎｍである。
【００２５】
次いで、図３（Ｃ）に示すように、例えばスパッタ法を用いて、第２保護膜１６上に、例えば酸化アルミニウムからなる第３保護膜１７が形成される。第３保護膜１７は、第１保護膜１５より厚い膜厚を有する。第３保護膜１７の厚さは、例えば、５０ｎｍである。
【００２６】
次いで、図４（Ａ）に示すように、第３保護膜１７上に、レジスト膜Ｒ２が形成される。レジスト膜Ｒ２は、フォトリソグラフィ処理により、ソース／ドレイン領域１２ａ、１２ｂと対応して第３保護膜１７を露出する開口部Ｒ２ａ、Ｒ２ｂを有している。
【００２７】
次いで、図４（Ｂ）に示すように、レジスト膜Ｒ２をマスクとして、例えばＣｌ２系のガスを用いたドライエッチングにより、第３保護膜１７がエッチングされる。次いで、ＣＦ４系のガスを用いたドライエッチングにより、第２保護膜１６がエッチングされる。これにより、第３保護膜１７及び第２保護膜１６内に、第１保護膜１５を露出するコンタクトホール２０ａ、２０ｂが形成される。
【００２８】
次いで、図５（Ａ）に示すように、レジスト膜Ｒ２を除去した後、第３保護膜上に感光性を有する有機絶縁材料からなる層間絶縁膜１８が形成される。次いで、リソグラフィ処理により、層間絶縁膜１８内に、コンタクトホール２０ａ、２０ｂと対応して、コンタクトホール２０ａ、２０ｂの穴径よりも大きい穴径を有するコンタクトホール１８ａ、１８ｂが形成される。
【００２９】
次いで、図５（Ｂ）に示すように、例えばスパッタ法により、層間絶縁膜１８上に、例えばモリブデン、アルミニウム、窒化モリブデンの積層構造からなる金属膜１９ｃが形成され、コンタクトホール１８ａ、１８ｂ、２０ａ、２０ｂが埋め込まれる。次いで、リソグラフィ処理の後、リン酸−硝酸−塩酸系のエッチャントを用いたウェットエッチングをすることにより、図１に示すソースドレイン電極１９ａ、１９ｂが形成され、薄膜トランジスタ１０が形成される。
【００３０】
本実施形態によれば、半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、第１乃至第３保護膜１５、１６、１７により覆われ、しかも、第３保護膜１７は、第１保護膜１５より十分に厚い。このため、チャネル領域１２ｃへ水分及び水素が侵入することを抑制することができる。また、仮に、第１保護膜１５にクラック等の欠陥が生じた場合であっても、第３保護膜１７が設けられていることにより、チャネル領域１２ｃへの水分及び水素の侵入を抑制することができる。したがって、チャネル領域１２ｃのキャリア密度変化を抑制でき、薄膜トランジスタの特性を安定化することができる。
【００３１】
また第１、第３保護膜１５、１７は、例えば酸化アルミニウムにより形成され、第１保護膜１５と第３保護膜１７との間に設けられた第２保護膜１６は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等のシリコンを含む絶縁材料により形成されている。このため、第２保護膜１６上に第３保護膜１７を形成する場合、第３保護膜１７のステップカバレッジを向上することができる。しかも、第１保護膜１５と第３保護膜１７との間に設けられた第２保護膜１６は、エッチングストッパとして機能するため、第２保護膜１６上に形成される第３保護膜１７の加工が容易になる。
【００３２】
上述の理由を以下に記載する。
【００３３】
例えば、第１乃至第３保護膜１５乃至１７の３層構造ではなく、第１保護膜１５のみの単層構造とし、且つ膜厚を厚く例えば５０ｎｍ形成することにより、低抵抗化されたソース／ドレイン領域１２ａ、１２ｂの抵抗を安定化しつつ、チャネル領域１２ｃのキャリア密度変化を抑制できる、とも考えられるが、一般的に酸化アルミニウムは安定な酸化物でありドライエッチングレートが低く、第１保護膜１５の膜厚を厚くした場合、ドライエッチング時のオーバーエッチ時間が長くなってしまう。結果コンタクトホール２０ａ、２０ｂ部、第１保護膜１５の下層のソース／ドレイン領域１２ａ、１２ｂへのダメージが大きくなり、最悪の場合、前記ソース／ドレイン領域の膜が消失してしまい、トランジスタの特性不良が発生する。一方、本発明の３層構造では、第２保護膜１６が、第３保護膜１７をドライエッチングする際のエッチングストッパとして機能し得るため、第３保護膜１７の膜厚を厚くすることが可能となる。
【００３４】
結果、第１保護膜１５を厚くする必要性がなく薄く形成することが可能となり、エッチングに要する時間を短くすることができる。したがって、第１保護膜１５をエッチングする際、第１保護膜１５の下層に設けられたソース／ドレイン領域１２ａ、１２ｂへのダメージを低減することが可能となる。
【００３５】
さらに、酸化アルミニウムからなる第１保護膜１５を半導体層１２上に設けていることで、第２保護膜１６が形成される際に例えばシラン（ＳｉＨ４）等の原料ガスに含まれる水素がチャネル領域１２ｃへ拡散することを抑制することができる。一方、酸化アルミニウムからなる第１保護膜１５が形成される際、原料ガスに水素は含まれないため、チャネル領域１２ｃのキャリア密度は変化されにくい。したがって、半導体層１２上に酸化アルミニウムからなる第１保護膜１５を設けることにより、薄膜トランジスタの信頼性を向上することができる。
【００３６】
また、第１保護膜１５は、酸化アルミニウムをスパッタリングすることにより形成されている。例えばスパッタ法で成膜されたアルミニウムの膜を熱処理することによって形成された酸化アルミニウムを第１保護膜１５として用いる場合、熱処理によるソース／ドレイン領域１２ａ、１２ｂの抵抗値の増加や、チャネル領域１２ｃからの酸素引き抜きによるキャリア密度変化を生じる。一方、本実施形態の第１保護膜１５は、第１保護膜１５を成膜する際に熱を印加する必要がなく、且つ酸化物である酸化アルミニウムを成膜するため、チャネル領域１２ｃからの酸素引き抜きを抑制することが可能である。
【００３７】
したがって、本実施形態によれば、薄膜トランジスタの特性を安定化することができ、信頼性を向上するとともに、製造が容易となり、歩留りを向上することができる。
【００３８】
（第２の実施形態）
図６は、第２の実施形態に係る薄膜トランジスタ１０ａを概略的に示す断面図である。第２の実施形態は、バックゲート型の薄膜トランジスタを示す。
【００３９】
ゲート電極１４は、絶縁基板１１上に形成されている。ゲート絶縁膜１３は、ゲート電極１４を覆うとともに、絶縁基板１１上にも形成されている。半導体層１２は、ゲート絶縁膜１３上に形成されている。半導体層１２上のゲート電極１４と対応する領域、すなわちチャネル領域１２ｃ上には、例えば酸化シリコンからなるチャネル保護膜２１が形成されている。
【００４０】
第１乃至第３保護膜１５乃至１７は、半導体層１２及びチャネル保護膜２１上に形成されている。第２保護膜１６は、第１保護膜１５上に形成されている。第３保護膜１７は、第２保護膜１６上に形成されている。第１乃至第３保護膜１５乃至１７の材質及び膜厚は、第１の実施形態と同様である。その他の構成も、第１の実施形態と同様である。
【００４１】
第２の実施形態によれば、第１保護膜１５は、半導体層１２及びチャネル保護膜２１のみを覆っている。一方、トップゲート型の薄膜トランジスタの場合、第１保護膜１５は、半導体層１２、ゲート絶縁膜１３、ゲート電極１４を覆う。したがって、第１の実施形態と比較して、第１保護膜１５が覆う段部の高さが小さいため、第１乃至第３保護膜１５乃至１７のステップカバレッジを向上できる。
【００４２】
尚、上記第１、第２の実施形態では、薄膜トランジスタを構成する半導体層１２の上方に、第１乃至第３保護膜１５、１６、１７の３層の保護膜が形成されている場合を例として説明したが、保護膜は、少なくとも３層設けられていればよい。例えば、第３保護膜１７上に第４保護膜が設けられていてもよく、第４保護膜上に第５保護膜が設けられていてもよい。第３保護膜１７上にさらなる保護膜が設けられる場合、第２保護膜１６を構成する材料は、上記の例に限定されない。すなわち、第３保護膜１７上にさらなる保護膜が設けられる場合、第２保護膜１６は、例えば酸化アルミニウム、酸化チタン、酸化エルビウム等により形成されてもよい。
【００４３】
（適用例）
図７は、第１、第２の実施形態に係る薄膜トランジスタ１０、１０ａが適用される表示装置１の一例を概略的に示す回路図である。表示装置１は、例えば有機エレクトロルミネッセンス（ＥＬ）素子を有するアクティブマトリクス型の表示装置である。尚、本実施形態は、有機ＥＬ表示装置を示しているが、表示装置１は、例えば液晶層を有する液晶表示装置等の他の表示装置であってもよい。
【００４４】
表示装置１は、表示部２と、表示部２の周辺に設けられた駆動部を有している。駆動部は、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５、制御回路６、電源回路７を含んでいる。第１走査線駆動回路３と第２走査線駆動回路４は、例えば表示部２の行方向両側近傍に配置され、データ線駆動回路５、制御回路６、電源回路７は、表示部２の列方向の片側近傍に配置されている。第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５は、少なくとも一部が、表示装置１を構成する図示せぬパネル上に形成される。
【００４５】
表示部２は、行列状に配置された複数の画素ＰＸにより構成されている。表示部には、これらの画素ＰＸに対応して、行方向に配置された複数の第１走査線ＷＬ（ＷＬ１〜ＷＬｍ）及び複数の第２走査線ＲＬ（ＲＬ１〜ＲＬｍ）、行方向と交わる列方向に配置された複数のデータ線ＤＬ（ＤＬ１〜ＤＬｎ）などが設けられている。ここで、ｍ、ｎは正の整数である。
【００４６】
第１、第２の実施形態に係る薄膜トランジスタ１０、１０ａは、これら画素ＰＸに含まれるスイッチング素子、及び駆動部に含まれる各種回路に適用される。
【００４７】
各第１走査線ＷＬは、表示部２の外部に延出され、第１走査線駆動回路３と電気的に接続されている。各第２走査線ＲＬは、表示部２の外部に延出され、第２走査線駆動回路４と電気的に接続されている。各データ線ＤＬは、表示部２の外部に延出され、データ線駆動回路５と電気的に接続されている。
【００４８】
第１走査線駆動回路３は、各第１走査線ＷＬに対して、書き込み走査信号ＷＳを順次供給する。これにより、行方向に配置された複数の画素ＰＸが順次選択される。
【００４９】
第２走査線駆動回路４は、第１走査線駆動回路３により供給される書き込み走査信号ＷＳと同期して、第２走査線ＲＬに駆動走査信号ＡＺを供給する。これにより、画素ＰＸの発光動作及び消光動作が制御される。
【００５０】
データ線駆動回路５は、データ線ＤＬに対して、例えば信号電圧Ｖｓｉｇと、基準電圧Ｖｏｆｓとを選択的に供給する。信号電圧Ｖｓｉｇは、映像信号の輝度に応じた信号の電圧である。基準電圧Ｖｏｆｓは、信号電圧の基準となる電圧であり、例えば黒レベルを示す信号の電圧に相当する。基準電圧Ｖｏｆｓは、後述する有機ＥＬ素子を駆動する駆動トランジスタの閾値電圧のばらつきを補正するためにも用いられる。
【００５１】
制御回路６は、外部信号源から供給される外部信号に基づいて、表示部２に画像を表示するために必要な各種信号を生成する。制御回路６は、生成した各種信号を、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５にそれぞれ出力するとともに、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５が互いに同期して動作するように制御する。
【００５２】
図８は、画素ＰＸの一例を概略的に示す回路図である。
【００５３】
画素ＰＸは、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３、容量素子Ｃｓ、発光素子ＥＬを備えている。書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３は、第１、第２の実施形態に係る薄膜トランジスタ１０、１０ａである。
【００５４】
書き込みトランジスタＴｒ１は、ゲート電極が第１走査線ＷＬに接続され、ソース／ドレイン電極の一方がデータ線ＤＬに接続され、他方が容量素子Ｃｓの第１の電極と駆動トランジスタＴｒ２のゲート電極とに接続されている。
【００５５】
駆動トランジスタＴｒ２のソース／ドレイン電極の一方は、電源電圧Ｖｃｃが供給される配線に接続され、他方は、発光素子ＥＬのアノード電極、容量素子Ｃｓの第２の電極、及びリセットトランジスタＴｒ３のソース／ドレイン電極の一方に接続されている。発光素子ＥＬのカソード電極には、カソード電圧Ｖｃａｔｈが供給されている。
【００５６】
リセットトランジスタＴｒ３のゲート電極は、第２走査線ＲＬに接続され、ソース／ドレイン電極の他方は、固定電圧Ｖｉｎｉが供給される配線に接続されている。
【００５７】
上記構成の画素ＰＸにおいて、書き込みトランジスタＴｒ１は、第１走査線ＷＬに書き込み走査信号ＷＳが供給された場合、導通状態となる。導通状態において、書き込みトランジスタＴｒ１は、データ線ＤＬを介して供給される信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを、駆動トランジスタＴｒ２のゲート電極に供給する。容量素子Ｃｓは、信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを保持する。駆動トランジスタＴｒ２は、容量素子Ｃｓに保持された電圧が閾値電圧を超えると導通し、容量素子Ｃｓに保持された電圧に基づく電流を発光素子ＥＬに供給する。発光素子ＥＬは、駆動トランジスタＴｒ２から供給される電流に対応した輝度で発光する。
【００５８】
リセットトランジスタＴｒ３は、第２走査線ＲＬに駆動走査信号ＡＺが供給された場合、導通状態となる。導通状態において、リセットトランジスタＴｒ３は、固定電圧Ｖｉｎｉを、駆動トランジスタＴｒ２のソース電極及び発光素子ＥＬのアノード電極に供給し、これらの電極の電圧を固定電圧Ｖｉｎｉにリセット（初期化）する。ここで、発光素子ＥＬの閾値電圧をＶｔｈとした場合、閾値電圧Ｖｔｈとカソード電圧Ｖｃａｔｈ、及び固定電圧Ｖｉｎｉの関係は、次式で表される。
【００５９】
Ｖｉｎｉ＜Ｖｔｈ＋Ｖｃａｔｈ
上記構成の表示装置１に第１、第２の実施形態に係る薄膜トランジスタ１０、１０ａを適用することにより、表示装置の特性が安定化され、信頼性が向上され、歩留りが向上される。
【００６０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１１…絶縁基板、１２…酸化物半導体層、１２ａ…ソース領域、１２ｂ…ドレイン領域、１２ｃ…チャネル領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…第１保護膜、１６…第２保護膜、１７…第３保護膜、１８…層間絶縁膜、１９ａ…ソース電極、１９ｂ…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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