(57)【特許請求の範囲】
【請求項１】
撮像チップと信号処理チップが積層された積層型イメージセンサであって、
前記撮像チップは、複数の画素が配列された画素部と、前記複数の画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な第１の信号選択部と、前記第１の信号選択部を制御する選択制御部と、を有し、
前記信号処理チップは、前記複数の出力端子と電気的に接続される複数の入力端子と、前記複数の入力端子から入力される信号を振り分けて出力可能な第２の信号選択部と、前記第２の信号選択部により振り分けられた信号に対し所定の信号処理を施す信号処理回路と、を有することを特徴とする積層型イメージセンサ。
【請求項２】
前記信号処理チップは、前記第１の信号選択部と前記第２の信号選択部を制御するための制御信号を生成する制御信号生成部を更に有することを特徴とする請求項１に記載の積層型イメージセンサ。
【請求項３】
前記選択制御部は、前記信号処理チップの入力端子の数が前記撮像チップの出力端子の数よりも少ない場合に、前記第１の信号選択部が前記複数の画素から信号を入出力するように制御し、前記信号処理チップの入力端子の数が前記撮像チップの出力端子の数と同数以上である場合には、前記第１の信号選択部が１つの画素から信号を入出力するように制御することを特徴とする請求項１または２に記載の積層型イメージセンサ。
【請求項４】
前記複数の画素は、前記画素部に含まれる隣接する画素を含むことを特徴とする請求項１ないし３のいずれか１項に記載の積層型イメージセンサ。
【請求項５】
前記複数の画素は、前記画素部の同じ列の画素であることを特徴とする請求項１ないし３のいずれか１項に記載の積層型イメージセンサ。
【請求項６】
前記信号処理チップは、前記第２の信号選択部により振り分けられた信号を記憶する複数のメモリを有することを特徴とする請求項１ないし５のいずれか１項に記載の積層型イメージセンサ。
【請求項７】
前記制御信号は、前記選択制御部が、前記第１の信号選択部による前記複数の画素の信号を入力するタイミングと前記第１の信号選択部から信号を出力するタイミングを制御するための信号を含むことを特徴とする請求項２に記載の積層型イメージセンサ。
【請求項８】
前記信号処理チップは、前記第２の信号選択部により振り分けられた信号を記憶する複数のメモリを有し、前記制御信号は、前記メモリが前記第２の信号選択部により振り分けられた信号を記憶するタイミングを制御する信号を含むことを特徴とする請求項７に記載の積層型イメージセンサ。
【請求項９】
撮像チップと信号処理チップが積層された積層型イメージセンサであって、
前記撮像チップは、複数の画素が配列された画素部と、前記画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な信号選択部と、前記信号選択部を制御する選択制御部と、を有することを特徴とする積層型イメージセンサ。
【請求項１０】
撮像チップと信号処理チップが積層された積層型イメージセンサであって、
前記撮像チップは、複数の画素が配列された画素部と、前記複数の画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な第１の信号選択部と、を有し、
前記信号処理チップは、前記複数の出力端子と電気的に接続される複数の入力端子と、前記複数の入力端子から入力される信号を振り分けて出力可能な第２の信号選択部と、前記第２の信号選択部により振り分けられた信号に対し所定の信号処理を施す信号処理回路と、
前記第１の信号選択部と前記第２の信号選択部を制御するための制御信号を生成する制御信号生成部と、を有することを特徴とする積層型イメージセンサ。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の積層型イメージセンサと、
前記積層型イメージセンサによる画像の撮像および信号処理を制御する制御手段と、を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型イメージセンサおよび撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラなどの撮像装置に用いられるイメージセンサとして、信号処理チップ上に撮像チップを積層した積層型イメージセンサが登場している。特許文献１では、画素ごと、または複数の画素に対して１つのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）が設けられており、マイクロバンプを介して、画素信号を信号処理回路に送出することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−０４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在、イメージセンサには、１／２．３型、１型、フルサイズなど様々なサイズのものが存在する。そのため、積層型イメージセンサの撮像チップもこのような様々なサイズのものが開発されている。
【０００５】
これに対し、各サイズの撮像チップに対して信号処理チップを共通化しようとした場合、信号処理チップのサイズが撮像チップのサイズと異なるため、撮像チップ側の接続端子と信号処理チップ側の接続端子が対応しないことなどが想定される。
【０００６】
本発明は、上記課題に鑑みてなされ、その目的は、撮像チップと信号処理チップのサイズが異なる場合であっても、撮像チップから信号処理チップに画素信号を適切に読み出すことが可能となるイメージセンサを実現することである。
【課題を解決するための手段】
【０００７】
上記課題を解決し、目的を達成するために、本発明の積層型イメージセンサは、撮像チップと信号処理チップが積層された積層型イメージセンサであって、前記撮像チップは、複数の画素が配列された画素部と、前記複数の画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な第１の信号選択部と、前記第１の信号選択部を制御する選択制御部と、を有し、前記信号処理チップは、前記複数の出力端子と電気的に接続される複数の入力端子と、前記複数の入力端子から入力される信号を振り分けて出力可能な第２の信号選択部と、前記第２の信号選択部により振り分けられた信号に対し所定の信号処理を施す信号処理回路と、を有することを特徴とする。
【０００８】
また、撮像チップと信号処理チップが積層された積層型イメージセンサであって、前記撮像チップは、複数の画素が配列された画素部と、前記画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な信号選択部と、前記信号選択部を制御する選択制御部と、を有することを特徴とする。
【０００９】
さらに、撮像チップと信号処理チップが積層された積層型イメージセンサであって、前記撮像チップは、複数の画素が配列された画素部と、前記複数の画素の各々に対応して設けられた複数の出力端子と、前記複数の画素の信号を切り替えて入出力可能な第１の信号選択部と、を有し、前記信号処理チップは、前記複数の出力端子と電気的に接続される複数の入力端子と、前記複数の入力端子から入力される信号を振り分けて出力可能な第２の信号選択部と、前記第２の信号選択部により振り分けられた信号に対し所定の信号処理を施す信号処理回路と、前記第１の信号選択部と前記第２の信号選択部を制御するための制御信号を生成する制御信号生成部と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、撮像チップと信号処理チップのサイズが異なる場合であっても、撮像チップから信号処理チップに画素信号を適切に読み出すことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態における積層型イメージセンサの構成を示すブロック図。
【図２】チップサイズが同等の場合の構成を示すブロック図。
【図３】チップサイズが異なる場合の構成を示すブロック図。
【図４】異なる画素ラインの信号が入力可能な構成を示すブロック図。
【図５】図１の一部の構成を示すブロック図。
【図６】図２の制御パターンにおける信号読出し時の動作を示すタイミングチャート。
【図７】図３の制御パターンにおける信号読出し時の動作を示すタイミングチャート。
【図８】本実施形態のイメージセンサが実装される撮像装置の構成を示すブロック図。
【発明を実施するための形態】
【００１３】
以下に、添付図面を参照して本発明を実施するための形態について詳細に説明する。尚、以下に説明する実施の形態は、本発明を実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。また、後述する各実施形態の一部を適宜組み合わせて構成しても良い。
【００１４】
以下、本発明を、デジタルカメラなどの撮像装置に実装されるイメージセンサに適用した実施形態について説明する。なお、本発明は、イメージセンサが実装された携帯電話の一種であるスマートフォンやタブレット端末などの電子機器にも適用可能である。
【００１５】
＜イメージセンサの構成＞
まず、図１を参照して、本実施形態における積層型イメージセンサ１００の構成について説明する。
【００１６】
図１において、積層型イメージセンサ１００は、撮像用のＬＳＩ（集積回路）からなる撮像チップ２００が、信号処理用のＬＳＩ（集積回路）からなる信号処理チップ３００上に積層されて構成されている。そして、信号処理チップ３００の各パッド３０２がそれぞれマイクロバンプ４０１を介して撮像チップ２００の各出力端子に電気的に接続される。
【００１７】
撮像チップ２００は、画素部２０１（画素ＰＤ１〜ＰＤ１２）、第１の信号選択部２０３、選択制御部２０２を備える。また、撮像チップ２００は、画素部２０１の同じ画素の信号を異なる複数の経路から出力するための複数の出力端子を有する。画素部２０１は、光入射面を有するフォトダイオードなどの光電変換素子を備えた複数の画素ＰＤが２次元状に配列されている。第１の信号選択部２０３は、画素部２０１の画素ＰＤ１〜ＰＤ１２の信号を切り替えて入出力可能な、例えばマルチプレクサ（ＭＵＸ１〜ＭＵＸ６）であり、画素部２０１の画素ＰＤ１〜ＰＤ１２のうち、少なくとも２つのＰＤの信号を選択的に入力し、入力された信号を出力する。選択制御部２０２は、第１の信号選択部２０３の入出力の切り替えを制御する。
【００１８】
信号処理チップ３００は、制御信号生成部３０１、複数のパッド３０２、ＣＤＳ回路３０３、Ａ／Ｄコンバータ３０４、第２の信号選択部３０５、第１メモリ３０６、第２メモリ３０７、信号処理回路３０８を含む。第２の信号選択部３０５は、例えばマルチプレクサＭＵＸ１〜６と同期して動作するデマルチプレクサＤＥＭＵＸ１であり、マルチプレクサＭＵＸ１〜６から入力される信号を振り分けて第１メモリ３０６と第２メモリ３０７に出力可能である。
【００１９】
制御信号生成部３０１は、撮像チップ２００の第１の信号選択部２０３を制御する選択制御部２０２に出力する制御信号を生成する。また、制御信号生成部３０１は、第２の信号選択部３０５を制御する制御信号を生成する。制御信号生成部３０１で生成される制御信号については図５以降で詳述する。パッド３０２は、信号処理チップ３００の複数の入力端子に対応して設けられ、マイクロバンプ４０１を介して撮像チップ２００の各出力端子と電気的に接続される。すなわち、撮像チップ２００の各出力端子と信号処理チップ３００の各入力端子とは電気的に接続される。ＣＤＳ回路３０３は、撮像チップ２００の画素部２０１から読み出されたアナログ信号に含まれるリセットノイズなどのノイズ成分を除去する相関２重サンプリングを行う。
【００２０】
Ａ／Ｄコンバータ３０４は、ＣＤＳ回路３０３でノイズが除去されたアナログ信号をデジタル信号に変換する。第２の信号選択部３０５は、制御信号生成部３０１から出力される制御信号に従い、撮像チップ２００の画素部２０１や第１の信号選択部２０３から出力される信号を第１メモリ３０６と第２メモリ３０７に振り分ける。第１メモリ３０６と第２メモリ３０７は、制御信号生成部３０１から出力される制御信号に従い、第２の信号選択部３０５から出力されるデジタル信号を記憶する。
【００２１】
信号処理回路３０８は、制御信号生成部３０１から出力される制御信号に従い、第１メモリ３０６と第２メモリ３０７に記憶された画素データに対して、色変換処理やガンマ補正処理、欠陥画素補正処理などを行い、画像データを生成する。また、信号処理回路３０８は、画像データを用いて所定の信号処理を行い、この処理結果がＡＦ（オートフォーカス）処理、ＡＥ（自動露出）処理、ＡＷＢ（オートホワイトバランス）処理などに用いられる。
【００２２】
図１では、信号処理チップ３００の１つのパッド３０２に対応した入力端子のみについて、ＣＤＳ回路３０３、Ａ／Ｄコンバータ３０４、第２の信号選択部３０５、第１メモリ３０６、第２メモリ３０７、信号処理回路３０８が描かれているが、他のパッド３０２に対応した入力端子（制御信号生成部３０１の接続端子に対応するパッド３０２以外）についても同様に構成されている。すなわち、ＣＤＳ回路３０３、Ａ／Ｄコンバータ３０４、第２の信号選択部３０５、第１メモリ３０６、第２メモリ３０７、信号処理回路３０８が設けられている。
【００２３】
＜第１の信号選択部の制御＞
次に、図２および図３を参照して、本実施形態の選択制御部２０２による第１の信号選択部２０３の制御について説明する。
【００２４】
図２は、信号処理チップ３００の入力端子数が撮像チップ２００の出力端子数と同数以上である場合の第１の信号選択部２０３の制御を説明する図である。図３は、信号処理チップ３００の入力端子数が撮像チップ２００の出力端子数よりも少ない場合の第１の信号選択部２０３の制御を説明する図である。
【００２５】
図２は、信号処理チップ３００のチップサイズが撮像チップ２００と同等または撮像チップ２００よりも大きく、入出力端子数も同数である場合を示している。そのため、画素ＰＤ１〜ＰＤ１２の信号を、各画素と１対１に対応する各出力端子から出力するように制御する。すなわち、図２の制御パターンでは、実線で示す画素ＰＤ４〜ＰＤ９の信号線が有効となり、点線で示す画素ＰＤ１〜ＰＤ４，ＰＤ８〜ＰＤ１２の信号線は無効となるように第１の信号選択部２０３を制御する。このような制御は、信号処理チップ３００の制御信号生成部３０１から出力される制御信号により、選択制御部２０２が第１の信号選択部２０３を制御することで実現可能である。
【００２６】
図３は、信号処理チップ３００のチップサイズが撮像チップ２００よりも小さく、信号処理チップ３００の入力端子数が撮像チップ２００よりも少ない場合を示している。この状態では、撮像チップ２００の出力端子の数に対して信号処理チップ３００の入力端子の数が不足し、各画素と１対１では接続できない。そこで、撮像チップ２００の第１の信号選択部２０３を、複数の画素（例えば、画素ＰＤ１〜ＰＤ１２のうち、隣接する複数の画素）の信号を切り替えて入力可能なように制御する。また、第１の信号選択部２０３を、撮像チップ２００の１つの出力端子から複数の画素の信号が出力可能なように制御する。すなわち、図３の制御パターンでは、実線で示す画素ＰＤ１〜ＰＤ１２の信号線が有効となり、点線で示す画素ＰＤ１〜ＰＤ５、ＰＤ８〜ＰＤ１２の信号線は無効となるように第１の信号選択部２０３を制御する。このような制御は、信号処理チップ３００の制御信号生成部３０１から出力される制御信号に従い、選択制御部２０２が第１の信号選択部２０３を制御することで実現可能である。
【００２７】
なお、図３のように信号処理チップ３００の上に撮像チップ２００を積層すると、不安定な構造となる場合には、パッケージング時に信号処理チップの両側の隙間にシリコンなどを充填して埋めて安定化させてもよい。
【００２８】
本実施形態では、画素部２０１における、複数の画素ＰＤ１〜ＰＤ１２が一方向に配列された１つの画素ラインに着目した場合、図３に示すように、１つの画素ラインにおいて隣接する複数の画素の出力を第１の信号選択部２０３のマルチプレクサＭＵＸの１つに入力可能に切り替える構成とした。
【００２９】
図４は、撮像チップ２００の２つの画素ライン（画素ＰＤ１〜ＰＤ１２の画素ラインと、画素ＰＤ１３〜ＰＤ２４の画素ライン）の出力が第１の信号選択部２０３に入力可能な回路構成を示している。
【００３０】
図４において、画素部２０１１は、１ライン目の画素ＰＤ１〜ＰＤ１２からなる画素ライン、画素部２０１２は、２ライン目の画素ＰＤ１３〜ＰＤ２４からなる画素ラインに対応する。同様に、マイクロバンプ４０１１は、１ライン目のマイクロバンプ、マイクロバンプ４０１２は、２ライン目のマイクロバンプである。図４に示すように、隣接する２つの画素ラインにおいて、同じ列にある２つの画素（例えば、画素ＰＤ１と画素ＰＤ１３）の出力が第１の信号選択部２０３の１つのＭＵＸに入力可能な構成となっている。
【００３１】
＜制御信号の機能＞
次に、図５を参照して、本実施形態の信号処理チップ３００の制御信号生成部３０１で生成される制御信号の機能について説明する。
【００３２】
図５は、図１に示す第１の信号選択部２０３のうち、マルチプレクサＭＵＸ１に着目した場合の各制御信号を含むブロック図を示している。
【００３３】
制御信号Ａは、第１の信号選択部２０３（マルチプレクサＭＵＸ１）や第２の信号選択部３０５（デマルチプレクサＤＥＭＵＸ１）の入出力の動作を切り替える制御を担っている。例えば、制御信号ＡがＨｉｇｈレベルの状態では、画素ＰＤ４の信号線が有効、画素ＰＤ１と画素ＰＤ２の信号線が無効となり（図２の状態）、制御信号ＡがＬｏｗレベルの状態では、画素ＰＤ４の信号線が無効、画素ＰＤ１と画素ＰＤ２の信号線が有効となる（図３の状態）。
【００３４】
制御信号Ｂは、制御信号ＡがＬｏｗレベルの状態（図３の状態）で、１つの画素ラインにおける２つの画素ＰＤ１、画素ＰＤ２の信号の入出力をマルチプレクサＭＵＸ１で切り替える制御を担っている。また、制御信号Ｂは、信号処理チップ３００のデマルチプレクサＤＥＭＵＸ１の第１出力および第２出力をマルチプレクサＭＵＸ１と同期して切り替えて、マルチプレクサＭＵＸ１から出力される２つの信号（画素ＰＤ１、画素ＰＤ２の信号）を第１メモリ３０６と第２メモリ３０７に振り分ける制御を担っている。
【００３５】
制御信号Ｃ、Ｄは、図２の状態ではデマルチプレクサＤＥＭＵＸ１の第１出力の信号を第１メモリ３０６へ書き込む制御、図３の状態ではデマルチプレクサＤＥＭＵＸ１の第１出力および第２出力の信号を振り分けて第１メモリ３０６と第２メモリ３０７へ書き込む制御を担っている。
【００３６】
＜制御動作＞
次に、図６および図７を参照して、本実施形態の制御信号生成部３０１で生成される制御信号に基づいた信号処理チップ３００の動作について説明する。
【００３７】
図６は、図２の制御パターンにおいて、図５の画素部２０１から信号を読み出す際の動作タイミングを示している。図７は、図３の制御パターンにおいて、図５の画素部２０１から信号を読み出す際の動作タイミングを示している。
【００３８】
図６に示すように、撮像チップ２００と信号処理チップ３００のチップサイズが同等である場合には、初期設定時に、制御信号生成部３０１から制御信号Ａ、Ｃが出力される。マルチプレクサＭＵＸ１は、初期設定時には制御信号Ａにより制御され、画素ＰＤ１と画素ＰＤ２の出力は無効、画素ＰＤ４の出力だけが有効な状態に設定される。デマルチプレクサＤＥＭＵＸ１は、制御信号Ａにより制御され、第１出力と第２出力のいずれか一方（例えば、第１出力）に設定される。第１メモリ３０６は、制御信号Ｃにより制御され、デマルチプレクサＤＥＭＵＸ１の第１出力の信号を記憶する。図２の制御パターンの場合には、撮像チップ２００の画素部２０１の出力は、画素ＰＤ４からの１つの信号のみであるため第２メモリ３０７を用いなくても良い。
【００３９】
次に、図７に示すように、撮像チップ２００の方が信号処理チップ３００よりも大きい場合には、初期設定時に、制御信号生成部３０１から制御信号Ａ〜Ｄが出力される。マルチプレクサＭＵＸ１は、初期設定時には制御信号Ａにより制御され、画素ＰＤ４の出力は無効、画素ＰＤ１と画素ＰＤ２の出力が有効な状態に設定される。また、マルチプレクサＭＵＸ１は、制御信号Ｂにより制御され、画素ＰＤ１と画素ＰＤ２の信号が順次切り替えられて入力される。デマルチプレクサＤＥＭＵＸ１は、制御信号Ｂにより制御され、マルチプレクサＭＵＸ１から入力される信号が一方の出力（例えば、第１出力）と他方の出力（例えば、第２出力）に順次切り替えられて、第１メモリ３０６と第２メモリ３０７に振り分けられる。第１メモリ３０６は、制御信号Ｃにより制御され、デマルチプレクサＤＥＭＵＸ１の第１出力の信号を記憶し、第２メモリ３０７は、制御信号Ｄにより制御され、デマルチプレクサＤＥＭＵＸ１の第２出力の信号を記憶する。
【００４０】
以上のように、本実施形態によれば、信号処理チップ３００の制御信号生成部３０１で生成される制御信号により、撮像チップ２００の第１の信号選択部２０３を制御して画素の信号を切り替えて入力する。このように制御することで、撮像チップ２００の出力端子数に対して信号処理チップ３００の入力端子数が不足している場合であっても、撮像チップ２００の全ての画素から画素信号を読み出すことが可能となる。
【００４１】
なお、本実施形態では、撮像チップ２００と信号処理チップ３００が同等のサイズである場合と、撮像チップ２００の方が大きい場合の２通りの例を説明したが、本発明はこれらの例に限定されず、他の制御パターンを追加しても良い。また、制御パターンを増やすとマルチプレクサＭＵＸの面積が大きくなってしまうため、例えば、撮像チップの画素からマルチプレクサＭＵＸに入力可能な信号線の制御パターンを予め用意しておき、予め用意された制御パターンのいずれかを任意に選択可能にしても良い。
【００４２】
例えば、１６００万画素の撮像チップにより１６００万画素よりも十分に小さい画素数の画像（ＶＧＡ）を撮像する場合、全画素の情報は不要であり、一部の画素を間引いた画素情報があれば良い。図１の例では、画素部２０１の一部の画素の信号を読み出す場合、画素ＰＤ１、画素ＰＤ４、画素ＰＤ７、画素ＰＤ１０の出力を切り替えて入力可能な第１の信号選択部２０３の構成と、制御信号生成部３０１で生成する各制御信号を変更することで実現が可能となる。
【００４３】
また、本実施形態では、撮像チップ２００の全画素を一度に、または、時分割で読み出しているが、画素信号数が接続端子数以下になるため、図３の場合でも時分割処理を行わずに信号を読み出すことが可能となる。
【００４４】
以上のように、本実施形態によれば、撮像チップ２００のサイズが信号処理チップ３００より大きい場合であっても、接続端子数が足りない信号処理チップ３００に合わせて撮像チップ２００側の第１の信号選択部２０３で複数の画素の信号の入出力を切り替える。これにより、撮像チップ２００の全ての画素の信号を信号処理チップ３００側に出力可能となる。
【００４５】
＜撮像装置の構成＞
次に、図８を参照して、本実施形態の積層型イメージセンサ１００が実装される撮像装置５０の構成および機能の概略について説明する。
【００４６】
図８において、光学系５２は、ズームレンズ、フォーカスレンズ、シャッタ、絞りなどを備える。光学系５２の光軸５３上には、積層型イメージセンサ１００に含まれる撮像チップ２００の光入射面が位置するように配置されている。
【００４７】
積層型イメージセンサ１００に含まれる信号処理チップ３００の信号処理回路３０８により生成された画像データは画像メモリ５４に書き込まれる。
【００４８】
画像メモリ５４に書き込まれた画像データは、Ｄ／Ａ変換器５５を介して画像表示部５６により表示される。画像表示部５６は、例えばＴＦＴ、ＬＣＤなどからなる。また、画像表示部５６を用いて撮像した画像データを逐次表示することにより、電子ファインダ機能を実現することが可能である。
【００４９】
また、画像表示部５６には、画像が表示されるだけでなく、画像表示と共に、もしくは画像を表示することなく、撮像装置５０の各種設定に関する様々なメニュー項目や、ズーム倍率や露出設定といった撮影条件なども表示される。ユーザは、画像表示部５６に表示されたメニュー項目や撮影条件を、操作部６１を操作しながら適宜選択することにより、指定した項目の設定を変更することができる。
【００５０】
圧縮伸長部６０は、適応離散コサイン変換（ＡＤＣＴ）などにより画像データを圧縮・伸長するものであり、画像メモリ５４に格納された画像データを読み込んで圧縮処理あるいは伸長処理を行い、再び画像メモリ５４に書き込む。
【００５１】
画像メモリ５４は、撮影した静止画や動画を格納するためのものであり、所定枚数の静止画や所定時間の動画を格納するために十分な記憶量を備える。また、画像メモリ５４は、システム制御部５１の作業領域としても使用可能である。
【００５２】
露出制御部５７は、光学系５２に含まれるシャッタや絞り、積層型イメージセンサ１００の電荷蓄積時間などを制御する。フォーカス制御部５８は、光学系５２に含まれるフォーカスレンズを制御する。ズーム制御部５９は、光学系５２に含まれるズームレンズによってズーミング動作を制御する。
【００５３】
システムメモリ６３は、システム制御部５１の動作用の定数、変数、プログラムなどを一時的に記憶する。システム制御部５１は、撮像装置５０全体の各構成を制御する。
【００５４】
操作部６１は、システム制御部５１の制御による各構成に対する各種の動作指示を入力するためのものであり、例えばスイッチ、ダイアル、タッチパネルなどで構成される。
【００５５】
レリーズスイッチ６２は、半押し操作で撮影準備指示を行い、全押し操作で撮影指示を行うことができる。レリーズスイッチ６２の操作により撮影準備指示が入力されると、システム制御部５１は、ＡＦ（オートフォーカス）処理や、ＡＥ（自動露出）処理などの撮影準備動作を行うように制御する。さらに、撮影指示が入力されると、システム制御部５１は、露出制御部５７によりシャッタや絞りなどを駆動し、被写体像を積層型イメージセンサ１００により取り込む制御を行う。
【００５６】
積層型イメージセンサ１００に含まれる信号処理チップ３００の信号処理回路３０８は、撮像チップ２００から読み出した信号に対し、所定の信号処理を行い、画像データを生成する。この生成された画像データは、記録媒体６４に画像ファイルとして記録される。記録媒体６４としては、例えばハードディスクやフラッシュメモリなど、複数枚の画像データを記録するために十分な容量を有するものが適する。
【００５７】
［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００５８】
また、本実施形態では、撮像チップ２００と信号処理チップ３００を積層した構造を例示したが、本発明はこれに限らず、チップ間で信号の入出力が行われる他の半導体集積回路チップを積層して構成する場合にも適用可能である。
【符号の説明】
【００５９】
１００…積層型イメージセンサ、２００…撮像チップ、２０１…画素部、２０２…選択制御部、２０３…第１の信号選択部、３００…信号処理チップ、３０１…制御信号生成部、３０５…第２の信号選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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