(57)【特許請求の範囲】
【請求項１】
少なくとも一つの信号フレームを有する放送信号を受信する段階であって、前記少なくとも一つの信号フレームは、データパイプ（ＤＰ）によって搬送されるサービスデータを有する段階と、
前記少なくとも一つの信号フレーム内のデータを復調する段階と、
前記少なくとも一つの信号フレーム内の前記復調されたデータを周波数デインタリーブする段階と、
前記周波数デインタリーブされたデータから前記少なくとも一つの信号フレームをフレームパーシングする段階と、
前記少なくとも一つの信号フレーム内の前記サービスデータをそれぞれの時間インターリービング（ＴＩ）ブロックに基づいてタイムデインタリーブする段階であって、
前記それぞれのＴＩブロックは、前記サービスデータを有する複数の前方誤り訂正（ＦＥＣ）ブロックと複数のバーチャルＦＥＣブロックとを有し、
前記タイムデインタリーブする段階は、メモリにおけるメモリアドレスを取得することによって行われ、
前記取得したメモリアドレスが前記複数のバーチャルＦＥＣブロック内のバーチャルセルに対応する場合、前記取得したメモリアドレスはスキップされ、
前記ＤＰの一つは、第１レイヤーデータを第２レイヤーデータに加えることによって生成される結合ＤＰであり、
前記第１レイヤーデータのコードレートは、前記第２レイヤーデータのコードレートと異なる段階と、
前記第１レイヤーデータをデコードする段階と、
前記第２レイヤーデータをデコードする段階と、を含む、放送信号受信方法。
【請求項２】
前記第２レイヤーデータをデコードする段階は、前記第１レイヤーデータを相殺することによって行われる、請求項１に記載の放送信号受信方法。
【請求項３】
前記それぞれのＴＩブロックにおいて、前記複数のバーチャルＦＥＣブロックは、前記複数のＦＥＣブロックの前にある、請求項１に記載の放送信号受信方法。
【請求項４】
前記タイムデインタリーブする段階は、
前記パーシングされた少なくとも一つの信号フレーム内のデータをコンボリューショナルデインタリーブする段階と、
前記コンボリューショナルデインタリーブされたデータをブロックデインタリーブする段階と、
前記ブロックデインタリーブされたデータをセルデインタリーブする段階と、をさらに含む、請求項１に記載の放送信号受信方法。
【請求項５】
前記ブロックデインタリーブする段階は、
前記メモリに前記コンボリューショナルデインタリーブされたデータを前記ＴＩブロックを用いて対角線方向に書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）する段階であって、前記ＴＩブロックは前記コンボリューショナルデインタリーブされたデータを有する少なくとも一つの前方誤り訂正（ＦＥＣ）（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）ブロックを含む、段階と、
前記メモリからセルを列方向に読み取り（ｃｏｌｕｍｎ−ｗｉｓｅ  ｒｅａｄｉｎｇ）する段階と、を含む、請求項４に記載の放送信号受信方法。
【請求項６】
前記第１レイヤーデータは前記第２レイヤーデータよりロバストなパラメータによってエンコードされる、請求項１に記載の放送信号受信方法。
【請求項７】
少なくとも一つの信号フレームを有する放送信号を受信する受信部であって、前記少なくとも一つの信号フレームは、データパイプ（ＤＰ）によって搬送されるサービスデータを有する受信部と、
前記少なくとも一つの信号フレーム内のデータを復調する復調部と、
前記少なくとも一つの信号フレーム内の前記復調されたデータを周波数デインタリーブする周波数デインタリーバと、
前記周波数デインタリーブされたデータから前記少なくとも一つの信号フレームをフレームパーシングするフレームパーサーと、
前記少なくとも一つの信号フレーム内の前記サービスデータをそれぞれの時間インターリービング（ＴＩ）ブロックに基づいてタイムデインタリーブするタイムデインタリーバであって、
前記それぞれのＴＩブロックは、前記サービスデータを有する複数の前方誤り訂正（ＦＥＣ）ブロックと複数のバーチャルＦＥＣブロックとを有し、
前記タイムデインタリーバは、メモリにおけるメモリアドレスを取得し、
前記取得したメモリアドレスが前記複数のバーチャルＦＥＣブロック内のバーチャルセルに対応する場合、前記取得したメモリアドレスはスキップされ、
前記ＤＰの一つは、第１レイヤーデータを第２レイヤーデータに加えることによって生成される結合ＤＰであり、
前記第１レイヤーデータのコードレートは、前記第２レイヤーデータのコードレートと異なるタイムデインタリーバと、
前記第１レイヤーデータをデコードする第１デコーダと、
前記第２レイヤーデータをデコードする第２デコーダと、を含む、放送信号受信装置。
【請求項８】
前記第２デコーダは、前記第１レイヤーデータを相殺することによって前記第２レイヤーデータをデコードする、請求項７に記載の放送信号受信装置。
【請求項９】
前記それぞれのＴＩブロックにおいて、前記複数のバーチャルＦＥＣブロックは、前記複数のＦＥＣブロックの前にある、請求項７に記載の放送信号受信装置。
【請求項１０】
前記タイムデインタリーバは、
前記パーシングされた少なくとも一つの信号フレーム内のデータをコンボリューショナルデインタリーブするコンボリューショナルデインタリーバと、
前記コンボリューショナルデインタリーブされたデータをブロックデインタリーブするブロックデインタリーバと、
前記ブロックデインタリーブされたデータをセルデインタリーブするセルデインタリーバと、を含む、請求項７に記載の放送信号受信装置。
【請求項１１】
前記ブロックデインタリーバは、
前記メモリに前記コンボリューショナルデインタリーブされたデータを前記ＴＩブロックを用いて対角線方向に書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）し、ここで前記ＴＩブロックは前記コンボリューショナルデインタリーブされたデータを有する少なくとも一つの前方誤り訂正（ＦＥＣ）（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）ブロックを含み、
前記メモリからセルを列方向に読み取り（ｃｏｌｕｍｎ−ｗｉｓｅ  ｒｅａｄｉｎｇ）する、請求項１０に記載の放送信号受信装置。
【請求項１２】
前記第１レイヤーデータは前記第２レイヤーデータよりロバストなパラメータによってエンコードされる、請求項７に記載の放送信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放送信号送信装置、放送信号受信装置、放送信号を送受信する方法に関する。
【背景技術】
【０００２】
アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信する多様な技術が開発されている。デジタル放送信号は、アナログ放送信号より多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータに加えて、多様なタイプの追加データをさらに含むことができる。
【０００３】
すなわち、デジタル放送システムは、高画質（ＨＤ；ｈｉｇｈ  ｄｅｆｉｎｉｔｉｏｎ）映像、マルチチャネルオーディオ及び多様な追加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータを送信するためのデータ送信効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワーク柔軟性が改善される必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、放送信号を送信し、時間領域で２個以上の相異なる放送サービスを提供する放送送受信システムのデータをマルチプレックスし、同一のＲＦ信号帯域幅を介してマルチプレックスされたデータを送信する装置及び方法、及びそれに対応する放送信号を受信する装置及び方法を提供することにある。
【０００５】
本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、コンポーネントによってサービスに対応するデータを分類し、各コンポーネントに対応するデータをデータパイプとして送信し、データを受信及び処理する方法を提供することにある。
【０００６】
本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、放送信号を提供するのに必要なシグナリング情報をシグナルする方法を提供することにある。
【課題を解決するための手段】
【０００７】
目的及び他の利点を達成するために、本発明の目的によって、これに含まれて簡略に記載されたように、放送信号送信方法は、エンコーダが複数のＰＬＰ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｉｐｅ）内のデータをエンコードする段階と、フレーミング−インタリービングブロックが前記複数のＰＬＰ内のエンコードされたデータを処理する段階と、波形生成ブロックが少なくとも一つの信号フレーム内のデータを波形変調し、前記波形変調されたデータを有する放送信号を伝送する段階と、を含み、前記エンコードされたデータを処理する段階は：タイムインタリーバが前記複数のＰＬＰ内のエンコードされたデータをタイムインタリーブする段階、フレーマーが前記タイムインタリーブされたデータを前記少なくとも一つの信号フレームにフレームマッピングする段階、及び周波数インタリーバが前記少なくとも一つの信号フレームのデータを周波数インタリーブする段階、を含むことを特徴とする放送信号伝送方法であってもよい。
【０００８】
好ましくは、エンコーダが複数のＰＬＰ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｉｐｅ）内のデータをエンコードする段階と、フレーミング−インタリービングブロックが前記複数のＰＬＰ内のエンコードされたデータを処理する段階と、波形生成ブロックが少なくとも一つの信号フレーム内のデータを波形変調し、前記波形変調されたデータを有する放送信号を伝送する段階と、を含み、前記エンコードされたデータを処理する段階は：タイムインタリーバが前記複数のＰＬＰ内のエンコードされたデータをタイムインタリーブする段階、フレーマーが前記タイムインタリーブされたデータを前記少なくとも一つの信号フレームにフレームマッピングする段階、及び周波数インタリーバが前記少なくとも一つの信号フレームのデータを周波数インタリーブする段階、を含むことを特徴とする、放送信号伝送方法であってもよい。
【０００９】
他の観点で、本発明は放送信号受信方法を提案する。この放送信号受信方法は、波形ブロックが少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調する段階と、パーシング−デインタリービングブロックが前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｉｐｅ）を出力するために処理する段階と、デコーダが前記複数のＰＬＰ内のデータをデコードする段階と、を含み、前記復調されたデータを処理する段階は：周波数デインタリーバが前記少なくとも一つの信号フレームの復調されたデータを周波数デインタリーブする段階、フレームパーサーが前記複数のＰＬＰを前記少なくとも一つの信号フレームでフレームパーシングする段階、及びタイムデインタリーバが前記複数のＰＬＰ内のデータをタイムデインタリーブする段階、をさらに含む放送信号受信方法であってもよい。
【００１０】
好ましくは、放送信号受信方法は、スプリッティングブロックが前記デコーディング段階の前に前記複数のＰＬＰのタイムデインタリーブされたデータから第１レイヤーと第２レイヤーを分離する段階をさらに含む放送信号受信方法であってもよい。
【００１１】
さらに他の観点で、本発明は放送信号送信装置を提案する。この放送信号送信装置は、複数のＰＬＰ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｉｐｅ）内のデータをエンコードするエンコーダと、前記複数のＰＬＰ内のエンコードされたデータを処理するフレーミング−インタリービングブロックと、少なくとも一つの信号フレームのデータを波形変調し、前記波形変調されたデータを含む放送信号を伝送する波形生成ブロックと、を含み、前記フレーミング−インタリービングブロックは：前記複数のＰＬＰ内のエンコードされたデータをタイムインタリーブするタイムインタリーバ、前記タイムインタリーブされたデータを前記少なくとも一つの信号フレームにフレームマッピングするフレーマー、及び前記少なくとも一つの信号フレームのデータを周波数インタリーブする周波数インタリーバ、をさらに含む放送信号伝送装置であってもよい。
【００１２】
好ましくは、エンコーダは：第１レイヤーの少なくとも一つのＰＬＰ内のデータをエンコードする第１エンコーダ、及び第２レイヤーの残りのＰＬＰ内のデータをエンコードする第２エンコーダを含むことを特徴とする放送信号伝送装置であってもよい。
【００１３】
さらに他の観点で、本発明は放送信号受信装置を提案する。この放送信号受信装置は、少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調する波形ブロックと、前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｉｐｅ）を出力するために処理するパーシング−デインタリービングブロックと、前記複数のＰＬＰ内のデータをデコードするデコーダと、を含み、前記パーシング−デインタリービングブロックは：前記少なくとも一つの信号フレームの復調されたデータを周波数デインタリーブする周波数デインタリーバ、前記複数のＰＬＰを前記少なくとも一つの信号フレームでフレームパーシングするフレームパーサー、及び前記複数のＰＬＰ内のデータをタイムデインタリーブするタイムデインタリーバ、をさらに含む放送信号受信装置であってもよい。
【００１４】
好ましくは、放送信号受信装置は、前記デコーディング段階の前に前記複数のＰＬＰのタイムデインタリーブされたデータから第１レイヤーと第２レイヤーを分離するスプリッティングブロックをさらに含む放送信号受信装置であってもよい。
【発明の効果】
【００１５】
本発明はサービス特性によってデータを処理して各サービス又はサービスコンポーネントに対するＱｏＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ）を制御することによって多様な放送サービスを提供することができる。
【００１６】
本発明は同じＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）信号帯域幅を介して多様な放送サービスを伝送することによって伝送柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を達成することができる。
【００１７】
本発明はＭＩＭＯ（Ｍｕｌｔｉｐｌｅ−Ｉｎｐｕｔ  Ｍｕｌｔｉｐｌｅ−Ｏｕｔｐｕｔ）システムを用いてデータ伝送効率及び放送信号の送受信ロバスト性（Ｒｏｂｕｓｔｎｅｓｓ）を向上させることができる。
【００１８】
本発明によると、モバイル受信装置を使うかあるいは室内環境にあっても、エラーなしでデジタル放送信号を受信することができる放送信号送信及び受信方法及び装置を提供することができる。
【図面の簡単な説明】
【００１９】
本発明をより一層理解するために含まれ、本出願に含まれてその一部を構成する添付図面は本発明の原理を説明する詳細な説明と一緒に本発明の実施例を示す。
【図１】本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す。
【図２】本発明の一実施例による入力フォーマッティングブロックを示す。
【図３】本発明の他の実施例による入力フォーマッティングブロックを示す。
【図４】本発明の他の実施例による入力フォーマッティングブロックを示す。
【図５】本発明の実施例によるＢＩＣＭブロックを示す。
【図６】本発明の他の実施例によるＢＩＣＭブロックを示す。
【図７】本発明の一実施例によるフレームビルディングブロックを示す。
【図８】本発明の実施例によるＯＦＭＤ生成ブロックを示す。
【図９】本発明の実施例による未来の放送サービスのための放送信号を受信する装置の構造を示す。
【図１０】本発明の実施例によるフレーム構造を示す。
【図１１】本発明の実施例によるフレームのシグナリング層構造を示す。
【図１２】本発明の実施例によるプリアンブルシグナリングデータを示す。
【図１３】本発明の実施例によるＰＬＳ１データを示す。
【図１４】本発明の実施例によるＰＬＳ２データを示す。
【図１５】本発明の他の実施例によるＰＬＳ２データを示す。
【図１６】本発明の実施例によるフレームの論理構造を示す図である。
【図１７】本発明の実施例によるＰＬＳマッピングを示す。
【図１８】本発明の実施例によるＥＡＣマッピングを示す。
【図１９】本発明の実施例によるＦＩＣマッピングを示す。
【図２０】本発明の実施例によるＤＰのタイプを示す。
【図２１】本発明の実施例によるＤＰマッピングを示す。
【図２２】本発明の実施例によるＦＥＣ構造を示す。
【図２３】本発明の実施例によるビットインタリービングを示す。
【図２４】本発明の実施例によるセル―ワードデマルチプレックシングを示す。
【図２５】本発明の実施例による時間インタリービングを示す。
【図２６】本発明の実施例によるツイスト行−列ブロックインタリーバの基本動作を示す。
【図２７】本発明の実施例によるツイスト行−列ブロックインタリーバの動作を示す。
【図２８】本発明の実施例によるツイスト行−列ブロックインタリーバの対角方向読み取りパターンを示す。
【図２９】本発明の実施例によるそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す。
【図３０】本発明の一実施例によるインタリーバの構造を示す図である。
【図３１】ＰＬＰモードがＭ−ＰＬＰの場合、本発明の一実施例によるインタリーバの構造を示した図である。
【図３２】図３０及び図３１で説明したインタリーバの動作に相応するデインタリーバの構造を示した図である。
【図３３】本発明の他の実施例によるセルインタリーバに適用可能なシフト値（ｓｈｉｆｔ  ｖａｌｕｅ）とこれによるインタリービングシーケンスを数学式で示した図である。
【図３４】本発明の一実施例によるバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後、ツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作を示した数学式である。
【図３５】本発明の一実施例によってシフト値（ＳＴ）が１に固定された場合、バーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後のツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作を示した数学式である。
【図３６】本発明の一実施例によるハイブリッドタイムデインタリーバのツイストブロックデインタリービングを示す数学式である。
【図３７】本発明の一実施例によるハイブリッドタイムデインタリーバのツイストブロックデインタリービングを示す数学式である。
【図３８】本発明の一実施例によるハイブリッドタイムインタリーバの動作を示す図である。
【図３９】本発明の一実施例によるハイブリッドタイムインタリーバの動作を示す図である。
【図４０】本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。
【図４１】本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。
【図４２】本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。
【図４３】本発明の一実施例によるコンボリューショナルインタリーバの構造を示す図である。
【図４４】本発明の一実施例によるコンボリューショナルインタリーバで使われるパラメータを示す。
【図４５】本発明の一実施例によるコンボリューショナルインタリーバ及びシグナリング情報を生成する方法を示す。
【図４６】本発明の一実施例による放送信号送信装置がインタリービング関連シグナリング情報を獲得するための方法を示す。
【図４７】本発明の一実施例によるコンボリューショナルインタリーバの動作を示した図である。
【図４８】本発明の一実施例によるコンボリューショナルインタリーバがフレームを構成する方法を示す。
【図４９】本発明の一実施例によるコンボリューショナルインタリーバがフレームを構成する方法を示す。
【図５０】本発明の一実施例によるコンボリューショナルデインタリーバの構造を示す図である。
【図５１】本発明の一実施例によるコンボリューショナルデインタリーバの動作方法を示す。
【図５２】本発明の一実施例によるコンボリューショナルデインタリーバの動作方法を示す。
【図５３】本発明の一実施例によるタイムインタリーバを示す。
【図５４】本発明の一実施例によるタイムインタリービングシグナリング情報の一部を示す。
【図５５】本発明の一実施例によるタイムインタリービングシグナリング情報の他の一部を示す。
【図５６】本発明の一実施例によるタイムデインタリーバを示す。
【図５７】本発明の他の実施例による次世代放送サービスに対する放送信号伝送装置構造の一部を示す。
【図５８】本発明の他の実施例によるタイムインタリーバの可能な構造を示す図である。
【図５９】本発明の一実施例によるセルグルーピング過程を示す図である。
【図６０】本発明の一実施例による、変調順序によるセルグルーピング法を示す図である。
【図６１】本発明の一実施例によるセルグルーピングを用いたブロックインタリーバの動作を示す図である。
【図６２】本発明の他の実施例によるタイムデインタリーバの可能な構造を示す図である。
【図６３】本発明の一実施例によるセルグルーピングを用いたブロックデインタリーバの動作の数学的表現を示す図である。
【図６４】本発明の一実施例によるＬＤＭ（Ｌａｙｅｒｅｄ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）構造を示す図である。
【図６５】本発明の一実施例による受信側ＬＤＭ構造を示す図である。
【図６６】本発明の一実施例によるＳ−ＰＬＰにおけるコンボリューショナルインタリーバを示す図である。
【図６７】本発明の一実施例によるＳ−ＰＬＰにおけるコンボリューショナルインタリーバのためのシグナリング情報を示す図である。
【図６８】本発明の一実施例による放送信号を伝送する方法を示す図である。
【図６９】本発明の一実施例による放送信号を伝送する装置を示す図である。
【発明を実施するための形態】
【００２０】
本発明の好適な実施例について具体的に説明し、その例を添付図面に示す。添付図面に基づく以下の詳細な説明は本発明の実施例によって具現可能な実施例のみを示すよりは本発明の好適な実施例を説明するためのものである。次の詳細な説明は本発明に対する徹底的な理解を提供するために詳細事項を含む。しかし、本発明がこのような詳細事項なしに実行可能であるというのは当業者に自明である。
【００２１】
本発明で使う大部分の用語は当該分野で広く使われる一般的なものから選択されるが、一部の用語は出願人によって任意に選択され、その意味は必要によって次の説明で詳細に開示される。したがって、本発明は用語の単純な名称や意味ではない用語の意図せぬ意味に基づいて理解されなければならない。
【００２２】
本発明は、未来の放送サービスのための放送信号を送受信する装置及び方法を提供する。本発明の実施例による未来の放送サービスは、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。
【００２３】
本発明の一実施例による送信装置及び方法は、地上波放送サービスのためのベースプロファイル、モバイル放送サービスのためのハンドヘルドプロファイル、及びＵＨＤＴＶサービスのためのアドバンスドプロファイルに分類することができる。この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの全てのためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使用することができる。これは、設計者の意図によって変更可能である。
【００２４】
本発明は、一実施例により、非−ＭＩＭＯ（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｍｕｌｔｉｐｌｅ  ｏｕｔｐｕｔ）又はＭＩＭＯを通じて未来の放送サービスのための放送信号を処理することができる。本発明の実施例による非−ＭＩＭＯ方式は、ＭＩＳＯ（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｉｎｇｌｅ  ｏｕｔｐｕｔ）方式、ＳＩＳＯ（ｓｉｎｇｌｅ  ｉｎｐｕｔ  ｓｉｎｇｌｅ  ｏｕｔｐｕｔ）方式などを含むことができる。
【００２５】
ＭＩＳＯ又はＭＩＭＯは、説明の便宜上、以下で２個のアンテナを使用するが、本発明は、２個以上のアンテナを用いるシステムに適用することができる。
【００２６】
本発明は、特定の使用ケースのために要求される性能を獲得しながら、受信機の複雑度を最小化するのにそれぞれ最適化された３個の物理層（ＰＬ）プロファイル（ベース、ハンドヘルド及びアドバンスドプロファイル）を定義することができる。物理層（ＰＨＹ）プロファイルは、該当受信機が具現しなければならない全ての構成のサブセットである。
【００２７】
３個のＰＨＹプロファイルは、機能ブロックのほとんどを共有するが、特定のブロック及び／又はパラメータにおいて少し異なる。追加のＰＨＹプロファイルを未来に定義することができる。また、システム進化のために、未来のプロファイルは、ＦＥＦ（ｆｕｔｕｒｅ  ｅｘｔｅｎｓｉｏｎ  ｆｒａｍｅ）を通じて単一ＲＦチャネル内の既存のプロファイルとマルチプレックスされ得る。以下では、それぞれのＰＨＹプロファイルの細部事項について説明する。
【００２８】
１．ベースプロファイル
ベースプロファイルは、通常、ルーフトップ（ｒｏｏｆ−ｔｏｐ）アンテナに接続する固定受信装置に対する主要な使用ケースを示す。また、ベースプロファイルは、いずれかの場所に搬送可能であるが、比較的停止した受信カテゴリーに属するポータブル装置を含む。ベースプロファイルの使用は、任意の改善された具現例によってハンドヘルド装置又は車両装置に拡張可能であるが、これら使用ケースは、ベースプロファイル受信機の動作に対しては期待されない。
【００２９】
受信のターゲットＳＮＲ範囲は約１０ｄＢ〜２０ｄＢであって、これは、既存の放送システム（例えば、ＡＴＳＣ  Ａ／５３）の１５ｄＢ  ＳＮＲ受信能力を含む。受信機の複雑度及び消費電力は、ハンドヘルドプロファイルを使用するバッテリ動作ハンドヘルド装置の場合のように重要ではない。以下では、ベースプロファイルに対する重要なシステムパラメータを表１に列挙する。
【００３０】
【表１】
0006453463.tif 000002
【００３１】
２．ハンドヘルドプロファイル
ハンドヘルドプロファイルは、バッテリ電力で動作するハンドヘルド及び車両装置に使用されるように設計された。装置は、歩行者又は車両速度で移動することができる。受信機の複雑度のみならず、消費電力はハンドヘルドプロファイルの装置の具現において非常に重要である。ハンドヘルドプロファイルのターゲットＳＮＲ範囲は約０ｄＢ〜１０ｄＢであるが、より深い室内受信を対象にすると、０ｄＢ未満に到逹するように構成することができる。
【００３２】
低いＳＮＲ能力に加えて、受信機の移動度によって誘発されたドップラー効果に対する弾力性は、ハンドヘルドプロファイルの最も重要な性能属性である。以下では、ハンドヘルドプロファイルに対する重要なパラメータを表２に列挙する。
【００３３】
【表２】
0006453463.tif 000003
【００３４】
３．アドバンスドプロファイル
アドバンスドプロファイルは、より多くの具現複雑度を犠牲し、最も高いチャネル容量を提供する。このプロファイルは、ＭＩＭＯ送信及び受信の利用を要求し、ＵＨＤＴＶサービスは、このプロファイルが特別に設計されたターゲット使用ケースである。また、増加した容量は、与えられた帯域幅内で増加した数のサービス、例えば、ＳＤＴＶ又はＨＤＴＶサービスを許容するように使用することができる。
【００３５】
アドバンスドプロファイルのターゲットＳＮＲ範囲は、約２０ｄＢ〜３０ｄＢである。ＭＩＭＯ送信は、初期に既存の楕円偏波（ｅｌｌｉｐｔｉｃａｌｌｙ−ｐｏｌａｒｉｚｅｄ）送信装置を利用できるが、未来にフル電力交差偏波送信（ｆｕｌｌ−ｐｏｗｅｒ  ｃｒｏｓｓ−ｐｏｌａｒｉｚｅｄ  ｔｒａｎｓｍｉｓｓｉｏｎ）に拡張される。以下では、アドバンスドプロファイルに対する重要なシステムパラメータを表３に列挙する。
【００３６】
【表３】
0006453463.tif 000004
【００３７】
この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの全てのためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使用することができる。また、アドバンスドプロファイルは、ＭＩＭＯを有するベースプロファイルのためのアドバンスドプロファイル、及びＭＩＭＯを有するハンドヘルドプロファイルのためのアドバンスドプロファイルに分離することができる。また、３個のプロファイルは、設計者の意図によって変更可能である。
【００３８】
次の用語及び定義を本発明に適用することができる。次の用語及び定義は、設計によって変更可能である。
【００３９】
補助ストリーム：未だに定義されていない変調及びコーディングのデータを伝達するセルのシーケンスであって、未来拡張のために、又は、ブロードキャスタ又はネットワークオペレータによる要求通りに使用することができる。
【００４０】
ベースデータパイプ：サービスシグナリングデータを伝達するデータパイプ
ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコーディングプロセス（ＢＣＨ及びＬＤＰＣエンコーディング）への入力を形成するＫｂｃｈビットのセット
セル：ＯＦＤＭ送信の一つのキャリアによって伝達される変調値
コーディングブロック：ＰＬＳ１データのＬＤＰＣエンコーディングブロック及びＰＬＳ２データのＬＤＰＣエンコーディングブロックのうち一つ
データパイプ：サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。
【００４１】
データパイプ単位：フレーム内のＤＰにデータセルを割り当てる基本単位
データシンボル：プリアンブルシンボルでないフレーム内のＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジシンボルはデータシンボルに含まれる。）
ＤＰ＿ＩＤ：この８ビットフィールドは、ＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内のＤＰを固有に識別する。
【００４２】
ダミーセル：ＰＬＳシグナリング、ＤＰ又は補助ストリームに使用されない残りの容量を充填するのに使用される擬似ランダム値を伝達するセル
非常境界チャネル（ｅｍｅｒｇｅｎｃｙ  ａｌｅｒｔ  ｃｈａｎｎｅｌ；ＥＡＳ）：ＥＡＳ情報データを伝達するフレームの一部
フレーム：プリアンブルから開始し、フレームエッジシンボルで終了する物理層時間スロット
フレーム受信単位：ＦＥＴを含む同一又は異なる物理層プロファイルに属するフレームセットであって、スーパーフレーム内で８回繰り返される。
【００４３】
高速情報チャネル：サービスと対応ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネル
ＦＥＣＢＬＯＣＫ：ＤＰデータのＬＤＰＣエンコーディングビットのセット
ＦＦＴサイズ：特定のモードに使用される公称ＦＦＴサイズであって、基本期間（ｅｌｅｍｅｎｔａｒｙ  ｐｅｒｉｏｄ）Ｔの周期で表現されるアクティブシンボル期間Ｔｓと同一である。
【００４４】
フレームシグナリングシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組合せでフレームの開始時に使用されるより高いパイロット密度を有するＯＦＤＭシンボルであって、ＰＬＳデータの一部を伝達する。
【００４５】
フレームエッジシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組合せでフレームの終了時に使用されるより高いパイロット密度を有するＯＦＤＭシンボル
フレームグループ：スーパーフレーム内の同一のＰＨＹプロファイルタイプを有する全てのフレームのセット
未来拡張フレーム：未来拡張のために使用可能なスーパーフレーム内の物理層時間スロットであって、プリアンブルから開始する。
【００４６】
フューチャーキャスト（ｆｕｔｕｒｅｃａｓｔ）ＵＴＢシステム：入力が一つ以上のＭＰＥＧ２−ＴＳ又はＩＰ又は一般ストリームであって、出力がＲＦ信号である提案された物理層放送システム
入力ストリーム：システムによってエンドユーザに伝達されるサービスのアンサンブルのためのデータのストリーム
正常データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル
ＰＨＹプロファイル：該当受信機が具現しなければならない全ての構成のサブセット
ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理層シグナリングデータ
ＰＬＳ１：固定サイズ、コーディング及び変調を有するＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２をデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。
【００４７】
注（ｎｏｔｅ）：フレームグループのデュレーションのために、ＰＬＳ１データは一定に維持される。
【００４８】
ＰＬＳ２：ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより細部的なＰＬＳデータを伝達する。
【００４９】
ＰＬＳ２動的データ：フレーム別に動的に変化可能なＰＬＳ２データ
ＰＬＳ２静的データ：フレームグループのデュレーションの間に静的に維持されるＰＬＳ２データ
プリアンブルシグナリングデータ：プリアンブルシンボルによって伝達され、システムの基本モードを識別するのに使用されるシグナリングデータ
プリアンブルシンボル：基本ＰＬＳデータを伝達し、フレームの初期に位置する固定長さパイロットシンボル
注：プリアンブルシンボルは、主に高速初期帯域スキャンのために使用され、システム信号、そのタイミング、周波数オフセット及びＦＦＴサイズを検出する。
【００５０】
未来の使用のために予約：現在の文書では定義されないが、未来に定義可能である。
【００５１】
スーパーフレーム：８個のフレーム反復単位のセット
時間インタリービングブロック（ＴＩブロック）：時間インタリーバメモリの一つの用途に対応する時間インタリービングが行われるセルのセット
ＴＩグループ：特定のＤＰのための動的容量割当てが行われる単位であって、整数、すなわち、動的に変わる数のＸＦＥＣＢＬＯＣＫで構成される。
【００５２】
注：ＴＩグループは、一つのフレームに直接マップされるか、多数のフレームにマップされることができる。これは、一つ以上のＴＩブロックを含むことができる。
【００５３】
タイプ１  ＤＰ：全てのＤＰがＴＤＭ方式でマップされるフレームのＤＰ
タイプ２  ＤＰ：全てのＤＰがＦＤＭ方式でマップされるフレームのＤＰ
ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣ  ＦＥＣＢＬＯＣＫの全てのビットを伝達するＮｃｅｌｌｓセルのセット
図１は、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。
【００５４】
本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、入力フォーマッティングブロック１０００、ＢＩＣＭ（ｂｉｔ  ｉｎｔｅｒｌｅａｖｅｄ  ｃｏｄｉｎｇ  ＆  ｍｏｄｕｌａｔｉｏｎ）ブロック１０１０、フレーム構造ブロック１０２０、ＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌ  ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ）生成ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号を送信する装置の各モジュールの動作を説明する。
【００５５】
ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳはメイン入力フォーマットで、他のストリームタイプは一般ストリームとして処理される。これらデータ入力に加えて、管理情報が入力され、各入力ストリームに対する該当帯域幅のスケジューリング及び割当てを制御する。一つ又は多数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。
【００５６】
入力フォーマッティングブロック１０００は、各入力ストリームを一つ又は多数のデータパイプにデマルチプレックスし、独立コーディング及び変調がデータパイプに適用される。データパイプ（ＤＰ）は、ロバスト性制御のための基本単位であって、ＱｏＳに影響を与える。一つ又は多数のサービス又はサービスコンポーネントは単一のＤＰによって伝達され得る。入力フォーマッティングブロック１０００の動作の細部事項については後で説明する。
【００５７】
データパイプは、サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。
【００５８】
また、データパイプ単位は、フレーム内のＤＰにデータセルを割り当てる基本ユニットである。
【００５９】
ＢＩＣＭブロック１０１０において、パリティデータが誤り訂正のために追加され、エンコードされたビットストリームは複素数値の星状シンボルにマップされる。シンボルは、該当ＤＰに使用される特定のインタリービング深さを横切ってインタリーブされる。アドバンスドプロファイルに対して、ＭＩＭＯエンコーディングがＢＩＣＭブロック１０１０で行われ、追加のデータ経路はＭＩＭＯ送信のための出力で追加される。ＢＩＣＭブロック１０１０の細部事項については後で説明する。
【００６０】
フレームビルディングブロック１０２０は、入力ＤＰのデータセルをフレーム内のＯＦＤＭシンボルにマップすることができる。マップした後、周波数インタリービングは、周波数領域多様性に使用され、特に、周波数選択フェーディングチャネルを防止する。フレームビルディングブロック１０２０の動作の細部事項については後で説明する。
【００６１】
各フレームの初期にプリアンブルを挿入した後、ＯＦＤＭ生成ブロック１０３０は、保護区間として循環前置（ｃｙｃｌｉｃ  ｐｒｅｆｉｘ）を有する従来のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシティのために、分散型ＭＩＳＯ方式が送信機に適用される。また、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ  ｐｏｗｅｒ  ｒｅｄｕｃｔｉｏｎ）方式が時間領域で行われる。柔軟なネットワーク計画のために、この提案は、多様なＦＦＴサイズ、保護区間長さ及び該当パイロットパターンのセットを提供する。ＯＦＤＭ生成ブロック１０３０の動作に対する詳細な内容は後で説明する。
【００６２】
シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理層シグナリング情報を生成することができる。また、このシグナリング情報は、関心のあるサービスが受信側で適切に回復されるように送信される。シグナリング生成ブロック１０４０の動作の細部事項については後で説明する。
【００６３】
図２、図３及び図４は、本発明の実施例による入力フォーマッティングブロック１０００を示す。以下では、各図面に対して説明する。
【００６４】
図２は、本発明の一実施例による入力フォーマッティングブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマッティングブロックを示す。
【００６５】
図２に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
【００６６】
物理層への入力は、一つ又は多数のデータストリームで構成することができる。各データストリームは一つのＤＰによって伝達される。モード適応モジュールは、入り込むデータストリームをベースバンドフレーム（ＢＢＦ）のデータフィールドにスライスする。システムは、３つのタイプの入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、インターネットプロトコル（ＩＰ）及びＧＳ（ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）をサポートする。ＭＰＥＧ２−ＴＳは、固定長さ（１８８バイト）パケットで特性化され、第１バイトはシンク（ｓｙｎｃ）バイト（０ｘ４７）である。ＩＰストリームは、ＩＰパケットヘッダ内でシグナルされる可変長さＩＰデータグラムパケットで構成される。システムは、ＩＰストリームのためのＩＰｖ４及びＩＰｖ６をサポートする。ＧＳは、カプセル化パケットヘッダ内でシグナルされる可変長さパケット又は固定長さパケットで構成することができる。
【００６７】
（ａ）は、信号ＤＰのためのモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳ信号を生成して処理するＰＬＳ生成ブロック２０２０及びＰＬＳスクランブラ２０３０を示す。以下では、各ブロックの動作を説明する。
【００６８】
入力ストリームスプリッタは、入力ＴＳ、ＩＰ、ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離する。モード適応モジュール２０１０は、ＣＲＣエンコーダ、ＢＢ（ｂａｓｅｂａｎｄ）フレームスライサ及びＢＢフレームヘッダ挿入ブロックで構成される。
【００６９】
ＣＲＣエンコーダは、ユーザパケット（ＵＰ）レベル、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２で誤り訂正のための３つのタイプのＣＲＣエンコーディングを提供する。計算されたＣＲＣバイトはＵＰの後に添付される。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。
【００７０】
ＢＢフレームスライサは、入力を内部論理ビットフォーマットにマップする。最初に受信されたビットはＭＢＳであると定義される。ＢＢフレームスライサは、利用可能なデータフィールド容量と同一の多数の入力ビットを割り当てる。ＢＢＦペイロードと同一の多数の入力ビットを割り当てるために、ＵＰパケットストリームはＢＢＦのデータフィールドに合わせてスライスされる。
【００７１】
ＢＢフレームヘッダ挿入ブロックは、２バイトの固定長さＢＢＦヘッダをＢＢフレームの前に挿入することができる。ＢＢＦヘッダは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定２バイトＢＢＦヘッダに加えて、ＢＢＦは、２バイトＢＢＦヘッダの端に拡張フィールド（１バイト又は３バイト）を有することができる。
【００７２】
ストリーム適応ブロック２０１０は、スタッフィング（ｓｔｕｆｆｉｎｇ）挿入ブロック及びＢＢスクランブラで構成される。
【００７３】
スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応への入力データがＢＢフレームを充填するのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩが「１」に設定され、スタッフィングフィールドがＢＢＦヘッダの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダ及び可変サイズのスタッフィングデータを含む。
【００７４】
ＢＢスクランブラは、エネルギー分散（ｅｎｅｒｇｙ  ｄｉｓｐｅｒｓａｌ）のために完全なＢＢＦをスクランブルする。スクランブリングシーケンスはＢＢＦと同時に発生する。スクランブリングシーケンスは、フィードバックされたシフトレジスタによって生成される。
【００７５】
ＰＬＳ生成ブロック２０２０は、物理層シグナリング（ＰＬＳ）データを生成することができる。ＰＬＳは、受信機に物理層ＤＰにアクセスする手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。
【００７６】
ＰＬＳ１データは、固定サイズ、コーディング及び変調を有するフレーム内のＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコーディングを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間に一定に維持される。
【００７７】
ＰＬＳ２データは、ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより詳細なＰＬＳデータを伝達する。ＰＬＳ２は、受信機に十分なデータを提供し、所望のＤＰをデコードするパラメータを含む。また、ＰＬＳ２シグナリングは、２つのタイプのパラメータ、すなわち、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）で構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間に静的に残っているＰＬＳ２データであり、ＰＬＳ２動的データは、フレーム別に動的に変わり得るＰＬＳ２データである。
【００７８】
ＰＬＳデータの細部事項については後で説明する。
【００７９】
ＰＬＳスクランブラ２０３０は、エネルギー分散のために生成されたＰＬＳデータをスクランブルすることができる。
【００８０】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【００８１】
図３は、本発明の他の実施例による入力フォーマッティングブロックを示す図である。
【００８２】
図３に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
【００８３】
図３は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングブロックのモード適応ブロックを示す。
【００８４】
多数の入力ストリームを処理する入力フォーマッティングブロックのモード適応ブロックは、独立的に多数の入力ストリームを処理することができる。
【００８５】
図３を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器３０１０、補償遅延ブロック３０２０、ヌル（ｎｕｌｌ）パケット削除ブロック３０３０、ヘッド圧縮ブロック３０４０、ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックを説明する。
【００８６】
ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダ、ＢＢフレームスライサ及びＢＢヘッダ挿入ブロックに対応するので、それに対する説明は省略する。
【００８７】
入力ストリームスプリッタ３０００は、入力ＴＳ、ＩＰ  ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離することができる。
【００８８】
入力ストリーム同期化器３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、任意の入力データフォーマットに対する一定のエンド−ツー−エンド送信遅延及びＣＢＲ（ｃｏｎｓｔａｎｔ  ｂｉｔ  ｒａｔｅ）を保証する適切な手段を提供することができる。ＩＳＳＹは、常にＴＳを伝達する多数のＤＰの場合に使用され、選択的に、ＧＳストリームを伝達するＤＰに使用される。
【００８９】
補償遅延ブロック３０２０は、ＩＳＳＹ情報の挿入後に分離されたＴＳパケットストリームを遅延させ、受信機内の追加のメモリを要求せずにＴＳパケット再結合メカニズムを許容することができる。
【００９０】
ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームケースにのみ使用される。任意のＴＳ入力ストリーム又は分離されたＴＳストリームは、ＣＢＲ  ＴＳストリームにＶＢＲ（ｖａｒｉａｂｌｅ  ｂｉｔ−ｒａｔｅ）サービスを収容するために存在する多数のヌルパケットを有することができる。この場合、不要な送信オーバーヘッドを避けるために、ヌルパケットが識別され、送信されない。受信機において、除去されたヌルパケットは、送信時に挿入されたＤＮＰ（ｄｅｌｅｔｅｄ  ｎｕｌｌ−ｐａｃｋｅｔ）カウンタを参照し、本来にあった正確な場所に再挿入され、一定のビットレートを保証し、タイムスタンプ（ＰＣＲ）アップデートに対する必要性を避けることができる。
【００９１】
ヘッド圧縮ブロック３０４０は、パケットヘッダ圧縮を提供し、ＴＳ又はＩＰ入力ストリームに対する送信効率を増加させることができる。受信機がヘッダの所定部分に対する先験的情報（ａ  ｐｒｉｏｒｉ  ｉｎｆｏｒｍａｔｉｏｎ）を有し得るので、この既知の情報は送信機で削除され得る。
【００９２】
送信ストリームに対して、受信機は、シンク−バイト構成（０ｘ４７）及びパケット長さ（１８８バイト）に関する先験的情報を有する。入力ＴＳストリームが一つのＰＩＤを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣインヘンスメント層、ＭＶＣベースビュー又はＭＶＣ従属ビュー）に対してのみ、ＴＳパケットヘッダ圧縮を（選択的に）送信ストリームに適用することができる。入力ストリームがＩＰストリームであると、ＩＰパケットヘッダ圧縮が選択的に使用される。
【００９３】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【００９４】
図４は、本発明の他の実施例による入力フォーマッティングブロックを示す図である。
【００９５】
図４に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
【００９６】
図４は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングモジュールのストリーム適応ブロックを示す。
【００９７】
図４を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、スケジューラ４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（ｉｎ−ｂａｎｄ）シグナリング４０３０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０を含むことができる。以下では、ストリーム適応ブロックのそれぞれのブロックを説明する。
【００９８】
スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラ、ＰＬＳ生成ブロック及びＰＬＳスクランブラに対応するので、それに対する説明は省略する。
【００９９】
スケジューラ４０００は、それぞれのＤＰのＦＥＣＢＬＯＣＫの量から全体のフレームにわたった全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラはＰＬＳ２−ＤＹＮデータの値を生成し、これは、フレームのＦＳＳ内の帯域内シグナリング又はＰＬＳセルとして送信される。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの細部事項については後で説明する。
【０１００】
１フレーム遅延ブロック４０１０は、入力データを１送信フレームだけ遅延させ、次のフレームに関するスケジューリング情報を、ＤＰに挿入される帯域内シグナリング情報に対する現在のフレームを通じて送信させることができる。
【０１０１】
帯域内シグナリング４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのＤＰに挿入することができる。
【０１０２】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【０１０３】
図５は、本発明の実施例によるＢＩＣＭブロックを示す図である。
【０１０４】
図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。
【０１０５】
上述したように、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。
【０１０６】
ＱｏＳは、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置によって提供されるサービスの特性に依存するので、各サービスに対応するデータは、異なる方式を通じて処理される必要がある。よって、本発明の実施例によるＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をデータ経路にそれぞれ対応するデータパイプに独立的に適用することによって、それに入力されたＤＰを独立的に処理することができる。結果的に、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、それぞれのＤＰを通じて送信されるそれぞれのサービス又はサービスコンポーネントに対するＱｏＳを制御することができる。
【０１０７】
（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。
【０１０８】
ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロック及びアドバンスドプロファイルによって共有されたＢＩＣＭブロックは、各ＤＰを処理する複数の処理ブロックを含むことができる。
【０１０９】
以下では、ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロック、及びアドバンスドプロファイルのためのＢＩＣＭブロックのそれぞれの処理ブロックを説明する。
【０１１０】
ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、星状マッパ５０３０、ＳＳＤ（ｓｉｇｎａｌ  ｓｐａｃｅ  ｄｉｖｅｒｓｉｔｙ）エンコーディングブロック５０４０及び時間インタリーバ５０５０を含むことができる。
【０１１１】
データＦＥＣエンコーダ５０１０は、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。アウターコーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダ５０１０の動作の細部事項については後で説明する。
【０１１２】
ビットインタリーバ５０２０は、データＦＥＣＴエンコーダ５０１０の出力をインタリーブし、効率的に具現可能な構造を提供しながらＬＤＰＣコード及び変調方式の組み合わせで最適化された性能を達成することができる。ビットインタリーバ５０２０の動作の細部事項については後で説明する。
【０１１３】
星状マッパ５０３０は、ＱＰＳＫ、ＱＡＭ−１６、不均一ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一星状（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いてベース及びハンドヘルドプロファイル内のビットインタリーバ５０２０からの各セルワード及びアドバンスドプロファイル内のセル−ワードデマルチプレクサ５０１０−１からのセルワードを変調し、電力正規化星状ポイントを提供することができる。この星状マッピングはＤＰに対してのみ適用される。ＱＡＭ−１６及びＮＵＱが方形（ｓｑｕａｒｅ  ｓｈａｐｅｄ）であるが、ＮＵＣは任意の形状を有する。それぞれの星状が９０度の任意の倍数で回転すると、回転した星状は正確に本来の星状と重畳する。この「回転−感覚（ｒｏｔａｔｉｏｎ−ｓｅｎｓｅ）対称特性は、実数成分及び虚数成分の平均電力及び容量を互いに同一にする。ＮＵＱ及びＮＵＣは、各コードレートに対して特別に定義され、使用される特定の一つがＰＬＳ２データで提出されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナルされる。
【０１１４】
ＳＳＤエンコーディングブロック５０４０は、２（２Ｄ）、３（３Ｄ）及び４（４Ｄ）次元でセルをプリコードし、異なるフェーディング条件下で受信ロバスト性を増加させることができる。
【０１１５】
時間インタリーバ５０５０はＤＰレベルで動作し得る。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。時間インタリーバ５０５０の動作の細部事項については後で説明する。
【０１１６】
アドバンスドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダ、ビットインタリーバ、星状マッパ及び時間インタリーバを含むことができる。しかし、処理ブロック５０００−１は処理ブロック５０００と区別され、セル−ワードデマルチプレクサ５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含む。
【０１１７】
また、処理ブロック５０００−１のデータＦＥＣエンコーダ、ビットインタリーバ、星状マッパ及び時間インタリーバの動作は、上述したデータＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、星状マッパ５０３０及び時間インタリーバ５０５０に対応するので、それに対する説明は省略する。
【０１１８】
セル−ワードデマルチプレクサ５０１０−１は、アドバンスドプロファイルのＤＰに使用され、単一セル−ワードストリームをＭＩＭＯ処理のためのデュアルセル−ワードストリームに分離する。セル−ワードデマルチプレクサ５０１０−１の動作の細部事項については後で説明する。
【０１１９】
ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサ５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量を増加させる優れた方式であるが、チャネル特性に依存する。特に、ブロードキャスティングに対して、異なる信号伝播特性によって誘発された２個のアンテナ間の受信された信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にし得る。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうち一つの回転基盤プリコーディング及び位相ランダム化を用いてこの問題を克服する。
【０１２０】
ＭＩＭＯエンコーディングは、送信機及び受信機で少なくとも２個のアンテナを必要とする２ｘ２  ＭＩＭＯシステムを目的とすることができる。この提案において、２個のＭＩＭＯエンコーディングモード、すなわち、ＦＲ−ＳＭ（ｆｕｌｌ−ｒａｔｅ  ｓｐａｔｉａｌ  ｍｕｌｔｉｐｌｅｘｉｎｇ）及びＦＲＦＤ−ＳＭ（ｆｕｌｌ−ｒａｔｅ  ｆｕｌｌ−ｄｉｖｅｒｓｉｔｙ  ｓｐａｔｉａｌ  ｍｕｌｔｉｐｌｅｘｉｎｇ）が定義される。ＦＲ−ＳＭエンコーディングは、受信機側で比較的小さい複雑度の増加と共に容量の増加を提供するが、ＦＲＦＤ−ＳＭエンコーディングは、受信機側で大きい複雑度の増加と共に、容量の増加及び追加の多様性利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性構成に対する制限を有さない。
【０１２１】
ＭＩＭＯ処理は、アドバンスドプロファイルフレームのために要求することができ、これは、アドバンスドプロファイルフレーム内の全てのＤＰがＭＩＭＯエンコーダによって処理されることを意味する。ＭＩＭＯ処理はＤＰレベルで適用することができる。星状マッパ出力（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ  ｏｕｔｐｕｔ）（ＮＵＱ）のペア（ｅ1,i及びｅ2,i）は、ＭＩＭＯエンコーダの入力に供給することができる。ＭＩＭＯエンコーダ出力のペア（ｇ1,i及びｇ2,i）は、それぞれのＴＸアンテナのＯＦＤＭシンボル（ｌ）及び同一のキャリア（ｋ）によって送信され得る。
【０１２２】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【０１２３】
図６は、本発明の他の実施例によるＢＩＣＭブロックを示す図である。
【０１２４】
図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。
【０１２５】
図６は、物理層シグナリング（ＰＬＳ）、非常境界チャネル（ＥＡＣ）及び高速情報チャネル（ＦＩＣ）の保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報を伝達するフレームの一部であって、ＦＩＣは、サービスと該当ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネルである。ＥＡＣ及びＦＩＣの細部事項については後で説明する。
【０１２６】
図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳ  ＦＥＣエンコーダ６０００、ビットインタリーバ６０１０及び星状マッパ６０２０を含むことができる。
【０１２７】
また、ＰＬＳ  ＦＥＣエンコーダ６０００は、スクランブラ、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックを説明する。
【０１２８】
ＰＬＳ  ＦＥＣエンコーダ６０００は、スクランブルされたＰＬＳ  １／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。
【０１２９】
スクランブラは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディング前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。
【０１３０】
ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮されたＢＣＨコードを用いてスクランブルされたＰＬＳ  １／２データに対してアウターエンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ＬＤＰＣエンコーディング前にゼロ挿入の出力ビットがパーミュート（ｐｅｒｍｕｔｅ）され得る。
【０１３１】
ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロック（Ｃldpc）を生成するために、パリティビット（Ｐldpc）がそれぞれのゼロ挿入ＰＬＳ情報ブロック（Ｉldpc）から組織的にエンコードされ、その後に添付される。
【０１３２】
【数１】
0006453463.tif 000005
【０１３３】
ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。
【０１３４】
【表４】
0006453463.tif 000006
【０１３５】
ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。
【０１３６】
ＰＬＳ１データ保護に短縮が適用されると、任意のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットはＬＤＰＣエンコーディング後にパンクチャされる。これらパンクチャされたビットは送信されない。
【０１３７】
ビットインタリーバ６０１０は、それぞれ短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインタリーブする。
【０１３８】
星状マッパ６０２０は、ビットインタリーブされたＰＬＳ１データ及びＰＬＳ２データを星状にマップすることができる。
【０１３９】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【０１４０】
図７は、本発明の一実施例によるフレームビルディングブロックを示す図である。
【０１４１】
図７に示したフレームビルディングブロックは、図１を参照して説明したフレームビルディングブロック１０２０の実施例に該当する。
【０１４２】
図７を参照すると、フレームビルディングブロックは、遅延補償ブロック７０００、セルマッパ７０１０及び周波数インタリーバ７０２０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。
【０１４３】
遅延補償ブロック７０００は、データパイプと対応ＰＬＳデータとの間のタイミングを調節し、送信端で時間が共に合わせられるように保証することができる。ＰＬＳデータは、入力フォーマッティングブロック及びＢＩＣＭブロックによって誘発されたデータパイプの遅延を処理することによって、データパイプと同一の量だけ遅延される。ＢＩＣＭブロックの遅延は、主に時間インタリーバ５０５０による。帯域内シグナリングデータは、次のＴＩグループの情報を伝達し、シグナルされるＤＰより一つのフレームだけ速く伝達される。よって、遅延補償ブロックは、帯域内シグナリングデータを遅延させる。
【０１４４】
セルマッパ７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルをフレーム内のＯＦＤＭシンボルのアクティブキャリアにマップすることができる。セルマッパ７０１０の基本機能は、もしあれば、ＤＰ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルのそれぞれに対してＴＩによって生成されたデータセルをフレーム内のＯＦＤＭシンボルのそれぞれに対応するアクティブＯＦＤＭセルのアレイにマップすることである。サービスシグナリングデータ（ＰＳＩ（ｐｒｏｇｒａｍ  ｓｐｅｃｉｆｉｃ  ｉｎｆｏｒｍａｔｉｏｎ）／ＳＩ））は、データパイプによって個別的に集めて送信することができる。セルマッパは、スケジューラによって生成された動的情報及びフレーム構造の構成によって動作する。フレームの細部事項については後で説明する。
【０１４５】
周波数インタリーバ７０２０は、セルマッパ７０１０から受信されたデータセルをランダムにインタリーブし、周波数多様性を提供することができる。また、周波数インタリーバ７０２０は、異なるインタリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）順序を用いて２個の順次的なＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアに対して動作し、単一フレーム内の最大のインタリービング利得を得ることができる。周波数インタリーバ７０２０の動作の細部事項については後で説明する。
【０１４６】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【０１４７】
図８は、本発明の実施例によるＯＦＤＭ生成ブロックを示す図である。
【０１４８】
図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の実施例に該当する。
【０１４９】
ＯＦＤＭ生成ブロックは、フレームビルディングブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、送信される時間領域信号を生成する。また、このブロックは、保護区間を順次挿入し、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ  ｐｏｗｅｒ  ｒａｔｉｏ）減少処理を適用して最終ＲＦ信号を生成する。
【０１５０】
図８を参照すると、フレームビルディングブロックは、パイロット及び予約トーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（ｉｎｖｅｒｓｅ  ｆａｓｔ  Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。
【０１５１】
パイロット及び予約トーン挿入ブロック８０００は、パイロット及び予約トーンを挿入することができる。
【０１５２】
ＯＦＤＭシンボル内の多様なセルは、パイロットとして知られた基準情報で変調され、パイロットは、受信機で先験的に知られた送信値を有する。パイロットセルの情報は、分散されたパイロット、反復パイロット（ｃｏｎｔｉｎｕａｌ  ｐｉｌｏｔ）、エッジパイロット、ＦＳＳ（ｆｒａｍｅ  ｓｉｇｎａｌｉｎｇ  ｓｙｍｂｏｌ）パイロット及びＦＥＳ（ｆｒａｍｅ  ｅｄｇｅ  ｓｙｍｂｏｌ）パイロットで構成される。それぞれのパイロットは、パイロットタイプ及びパイロットパターンによって特定のブースティング電力レベルで送信される。パイロット情報の値は、任意の与えられたシンボル上のそれぞれの送信されたキャリアに対して一連の値である基準シーケンスから導出される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び送信モード識別に使用することができ、また、位相雑音をフォローする（ｆｏｌｌｏｗｉｎｇ）のに使用することができる。
【０１５３】
基準シーケンスから取得された基準情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いた全てのシンボルで分散されたパイロットセルで送信される。反復パイロットは、フレームの全てのシンボルに挿入される。反復パイロットの数と位置は、ＦＦＴサイズ及び分散されたパイロットパターンに依存する。エッジキャリアは、プリアンブルシンボルを除いた全てのシンボル内のエッジパイロットである。これらは、スペクトルのエッジまで周波数補間を許容するために挿入される。ＦＳＳパイロットはＦＳＳに挿入され、ＦＥＳパイロットはＦＥＳに挿入される。これらは、フレームのエッジまで時間補間を許容するために挿入される。
【０１５４】
本発明の実施例によるシステムは、ＳＦＮネットワークをサポートし、分散型ＭＩＳＯ方式は、選択的に非常にロバストな送信モードをサポートするのに使用される。２Ｄ−ｅＳＦＮは、多数のＴＸアンテナを用いる分散型ＭＩＳＯ方式であって、それぞれのＴＸアンテナはＳＦＮネットワーク内の異なる送信側に配置される。
【０１５５】
２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数多様性を生成するために２Ｄ−ｅＳＦＮ処理を行い、多数の送信機から送信された信号の位相を歪曲することができる。そのため、長い時間の間の低いフラットフェーディング又は深いフェーディングによるバーストエラーを緩和することができる。
【０１５６】
ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロットとして（又は予約トーンとして）指定されていないデータシンボル内の任意のセルは、周波数インタリーバからのデータセルのうち一つを伝達する。セルはＯＦＤＭキャリアにマップされる。
【０１５７】
ＰＡＰＲ減少ブロック８０３０は、時間領域内の多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を行うことができる。
【０１５８】
保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造の細部事項については後で説明する。他のシステム挿入ブロック８０６０は、時間領域で複数の放送送受信システムの信号をマルチプレックスし、放送サービスを提供する２個以上の異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅を介して同時に送信され得る。この場合、２個以上の異なる放送送受信システムは、異なる放送サービスを提供するシステムを称する。異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを称する。それぞれの放送サービスと関連するデータは、異なるフレームを通じて送信され得る。
【０１５９】
ＤＡＣブロック８０７０は、入力デジタル信号をアナログ信号に変換し、アナログ信号を出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理層プロファイルによって多数の出力アンテナを介して送信され得る。本発明の実施例によるＴＸアンテナは、垂直又は水平極性（ｐｏｌａｒｉｔｙ）を有することができる。
【０１６０】
上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。
【０１６１】
図９は、本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。
【０１６２】
本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、図１を参照して説明した未来の放送サービスのために放送信号を送信する装置に対応し得る。
【０１６３】
本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、同期化及び復調モジュール９０００、フレームパーシングモジュール９０１０、デマッピング及びデコーディングモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコーディングモジュール９０４０を含むことができる。以下では、放送信号を受信する装置の各モジュールの動作を説明する。
【０１６４】
同期化及び復調モジュール９０００は、ｍ個のＲｘアンテナを介して入力信号を受信し、放送信号を受信する装置に対応するシステムに対して信号検出及び同期化を行い、放送信号を送信する装置によって行われる手続の逆の手続に対応する復調を行うことができる。
【０１６５】
フレームパーシングモジュール９１００は、入力信号フレームをパースし、ユーザによって選択されたサービスが送信されるデータを抽出することができる。放送信号を送信する装置がインタリービングを行うと、フレームパーシングモジュール９１００は、インタリービングの逆の手続に対応するデインタリービングを行うことができる。この場合、抽出される必要がある信号及びデータの位置は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードし、放送信号を送信する装置によって生成されたシグナリング情報を回復することによって得ることができる。
【０１６６】
デマッピング及びデコーディングモジュール９２００は、入力信号をビット領域データに変換した後、必要に応じてデインタリービングを行うことができる。デマッピング及びデコーディングモジュール９２００は、送信効率のために適用されたマッピングに対してデマッピングを行い、デコーディングを通じて送信チャネルに対して生成された誤りを訂正することができる。この場合、デマッピング及びデコーディングモジュール９２００は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードすることによって、デマッピング及びデコーディングに必要な送信パラメータを得ることができる。
【０１６７】
出力プロセッサ９３００は、放送信号を送信し、送信効率を改善する装置によって適用される多様な圧縮／信号処理手続の逆の手続を行うことができる。この場合、出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータから必要な制御情報を得ることができる。出力プロセッサ８３００の出力は、放送信号を送信する装置に入力される信号に対応し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及び一般ストリームであり得る。
【０１６８】
シグナリングデコーディングモジュール９４００は、同期化及び復調モジュール９０００によって復調された信号からＰＬＳ情報を得ることができる。上述したように、フレームパーシングモジュール９１００、デマッピング及びデコーディングモジュール９２００及び出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータを用いてその機能を実行することができる。
【０１６９】
図１０は、本発明の実施例によるフレーム構造を示す図である。
【０１７０】
図１０は、スーパーフレーム内のフレームタイプ及びＦＲＵの例示的な構成を示す。（ａ）は、本発明の実施例によるスーパーフレームを示し、（ｂ）は、本発明の実施例によるＦＲＵ（ｆｒａｍｅ  ｒｅｐｅｔｉｔｉｏｎ  ｕｎｉｔ）を示し、（ｃ）は、ＦＲＵ内の可変ＰＨＹプロファイルのフレームを示し、（ｄ）はフレームの構造を示す。
【０１７１】
スーパーフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭのための基本マルチプレックシング単位であって、スーパーフレーム内で８回繰り返される。
【０１７２】
ＦＲＵ内の各フレームは、ＰＨＹプロファイル（ベース、ハンドヘルド、アドバンスド）及びＦＥＴのうち一つに属する。ＦＲＵ内のフレームの最大許容数は４であり、与えられたＰＨＹプロファイルは、ＦＲＵ（例えば、ベース、ハンドヘルド、アドバンスド）で０倍から４倍までの任意の回数だけ表れ得る。ＰＨＹプロファイルの定義は、必要であれば、プリアンブル内のＰＨＹ＿ＰＲＯＦＩＬＥの予約値を用いて拡張することができる。
【０１７３】
ＦＥＴ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＴがＦＲＵに含まれると、スーパーフレームでＦＥＴの最小数は８である。ＦＥＴ部分が互いに隣接することは推薦されない。
【０１７４】
また、一つのフレームは、多数のＯＦＤＭシンボル及びプリアンブルに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ以上のフレームシグナリングシンボル（ＦＳＳ）、正常データシンボル及びフレームエッジシンボル（ＦＥＳ）を含む。
【０１７５】
プリアンブルは、高速フューチャーキャストＵＴＢシステム信号の検出が可能であり、信号の効率的な送受信のための基本送信パラメータのセットを提供する特殊シンボルである。プリアンブルの細部説明については後で説明する。
【０１７６】
ＦＳＳの主要目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定、及びＰＬＳデータの高速デコーディングのために、ＦＳＳは、正常データシンボルより密集したパイロットパターンを有する。ＦＥＳは、正確にＦＳＳと同一のパイロットを有し、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内の周波数専用補間及び時間補間を可能にする。
【０１７７】
図１１は、本発明の実施例によるフレームのシグナリング層構造を示す図である。
【０１７８】
図１１は、３個の主要部分、すなわち、プリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分離されたシグナリング層構造を示す。全てのフレームでプリアンブルシンボルによって伝達されるプリアンブルの目的は、そのフレームの送信タイプ及び基本送信パラメータを指示することにある。ＰＬＳ１は、受信機がＰＬＳ２データにアクセスし、ＰＬＳ２データをデコードするようにし、これは、関心のあるＤＰにアクセスするパラメータを含む。ＰＬＳ２は、全てのフレームで伝達され、２個の主要部分、すなわち、ＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分離される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。
【０１７９】
図１２は、本発明の実施例によるプリアンブルシグナリングデータを示す図である。
【０１８０】
プリアンブルシグナリングデータは、フレーム構造内で受信機がＰＬＳデータにアクセスし、ＤＰをトレースさせるのに必要な情報の２１ビットを伝達する。プリアンブルシグナリングの細部事項は次の通りである。
【０１８１】
ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、現在のフレームのＰＨＹプロファイルタイプを示す。異なるＰＨＹプロファイルタイプのマッピングは、以下の表５に与えられる。
【０１８２】
【表５】
0006453463.tif 000007
【０１８３】
ＦＦＴ＿ＳＩＺＥ：この２ビットフィールドは、以下の表６に記載したように、フレームグループ内の現在のフレームのＦＦＴサイズを示す。
【０１８４】
【表６】
0006453463.tif 000008
【０１８５】
ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、以下の表７に記載したように、現在のスーパーフレーム内の保護区間分数（ｆｒａｃｔｉｏｎ）値を示す。
【０１８６】
【表７】
0006453463.tif 000009
【０１８７】
ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、ＥＡＣが現在のフレームに提供されるか否かを示す。このフィールドが「１」に設定されると、ＥＡＳ（ｅｍｅｒｇｅｎｃｙ  ａｌｅｒｔ  ｓｅｒｖｉｃｅ）が現在のフレームで提供される。このフィールドが「０」に設定されると、ＥＡＳが現在のフレームで伝達されない。このフィールドは、スーパーフレーム内で動的にスイッチされ得る。
【０１８８】
ＰＩＬＯＴ＿ＭＯＤＥ：この１ビットフィールドは、プロファイルモードが現在のフレームグループ内の現在のフレームに対してモバイルモードであるのか、それとも固定モードであるのかを指示する。このフィールドが「０」に設定されると、モバイルパイロットモードが使用される。フィールドが「１」に設定されると、固定パイロットモードが使用される。
【０１８９】
ＰＡＰＲ＿ＦＬＡＧ：この１ビットフィールドは、ＰＡＰＲ減少が現在のフレームグループ内の現在のフレームに使用されるか否かを指示する。このフィールドが「１」に設定されると、ＰＡＰＲ減少にトーン予約（ｔｏｎｅ  ｒｅｓｅｒｖａｔｉｏｎ）が使用される。このフィールドが「０」に設定されると、ＰＡＰＲ減少が使用されない。
【０１９０】
ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：この３ビットフィールドは、現在のスーパーフレーム内に存在するＦＲＵ（ｆｒａｍｅ  ｒｅｐｅｔｉｔｉｏｎ  ｕｎｉｔ）のＰＨＹプロファイルタイプ構成を示す。現在のスーパーフレームで伝達される全てのプロファイルタイプは、現在のスーパーフレーム内の全てのフレーム内のこのフィールドで識別される。３ビットフィールドは、以下の表８に示したように、各プロファイルに対する異なる定義を有する。
【０１９１】
【表８】
0006453463.tif 000010
【０１９２】
ＲＥＳＥＲＶＥＤ：この７ビットフィールドが未来の使用のために予約される。
【０１９３】
図１３は、本発明の実施例によるＰＬＳ１データを示す図である。
【０１９４】
ＰＬＳ１データは、ＰＬＳ２の受信及びデコーディングを可能にするのに必要なパラメータを含む基本送信パラメータを提供する。上述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間に変更されない。ＰＬＳ１データのシグナリングフィールドの詳細な定義は次の通りである。
【０１９５】
ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：この２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写本である。
【０１９６】
ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：この２ビットフィールドは、ＦＲＵ当たりのフレームの数を示す。
【０１９７】
ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを指示する。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示したようにシグナルされる。
【０１９８】
【表９】
0006453463.tif 000011
【０１９９】
ＮＵＭ＿ＦＳＳ：この２ビットフィールドは、現在のフレーム内のＦＳＳシンボルの数を示す。
【０２００】
ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、送信された信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、２個の４ビットフィールド、すなわち、メジャーバージョン及びマイナーバージョンに分離される。
【０２０１】
メジャーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢ４ビットは、メジャーバージョン情報を示す。メジャーバージョンフィールドの変化は、非−下位−互換（ｎｏｎ−ｂａｃｋｗａｒｄ−ｃｏｍｐａｔｉｂｌｅ）変化を示す。デフォルト値は「００００」である。この標準に記載したバージョンにおいて、値は「００００」に設定される。
【０２０２】
マイナーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮのＬＳＢ４ビットは、マイナーバージョン情報を示す。マイナーバージョンフィールドの変化は下位互換性である。
【０２０３】
ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣネットワークで地理的なセルを固有に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジ領域は、フューチャーキャストＵＴＢシステムに使用される周波数の数に依存し、一つ以上の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、このフィールドは「０」に設定される。
【０２０４】
ＮＥＴＷＯＲＫ＿ＩＤ：これは、現在のＡＴＳＣネットワークを固有に識別する１６ビットフィールドである。
【０２０５】
ＳＹＳＴＥＭ＿ＩＤ：この１６ビットフィールドは、ＡＴＳＣネットワーク内のフューチャーキャストＵＴＢシステムを固有に識別する。フューチャーキャストＵＴＢシステムは、入力が一つ以上の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャーキャストＵＴＢシステムは、もしあれば、一つ以上のＰＨＹプロファイル及びＦＥＴを伝達する。同一のフューチャーキャストＵＴＢシステムは、異なる入力ストリームを伝達することができ、異なる地理的領域で異なるＲＦ周波数を使用してローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャーキャストＵＴＢシステム内で全ての送信に対して同一である。一つ以上のフューチャーキャストＵＴＢシステムは、全て同一の物理層構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる。
【０２０６】
次のループは、各フレームタイプのＦＲＵ構成及び長さを指示するのに使用されるＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは固定され、４個のＰＨＹプロファイル（ＦＥＴを含む）がＦＲＵ内でシグナルされる。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで充填される。
【０２０７】
ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目（ｉは、ループインデックスである）フレームのＰＨＹプロファイルタイプを示す。このフィールドは、表８に示したように、同一のシグナリングフォーマットを使用する。
【０２０８】
ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：この２ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを用いて、フレームデュレーションの正確な値を得ることができる。
【０２０９】
ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの保護区間分数値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナルされる。
【０２１０】
ＲＥＳＥＲＶＥＤ：この４ビットフィールドが未来の使用のために予約される。
【０２１１】
次のフィールドは、ＰＬＳ２データをデコードするパラメータを提供する。
【０２１２】
ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、ＰＬＳ２保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。ＬＤＰＣコードの細部事項については後で説明する。
【０２１３】
【表１０】
0006453463.tif 000012
【０２１４】
ＰＬＳ２＿ＭＯＤ：この３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。
【０２１５】
【表１１】
0006453463.tif 000013
【０２１６】
ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、現在のフレームグループで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ  ｃｏｄｅｄ  ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal_partial_block）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２１７】
ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２１８】
ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２１９】
ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：この１ビットフラグは、現在のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。
【０２２０】
ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、現在のフレームグループの全てのフレームで伝達されるＰＬＳ２に対する部分コーディングブロック（ｐａｒｔｉａｌ  ｃｏｄｅｄ  ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal_partial_block）を示す。反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２２１】
ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。
【０２２２】
ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：この３ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。
【０２２３】
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：この１ビットフィールドは、次のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。
【０２２４】
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ  ｃｏｄｅｄ  ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal_partial_block）を示す。次のフレームグループで反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループで一定である。
【０２２５】
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループで一定である。
【０２２６】
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２２７】
ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、現在のフレームグループ内のＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。下記の表１２は、このフィールドの値を示す。このフィールドが「００」に設定されると、現在のフレームでＰＬＳ２に対して追加のパリティが使用されない。
【０２２８】
【表１２】
0006453463.tif 000014
【０２２９】
ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２３０】
ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、次のフレームグループでＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。表１２は、このフィールドの値を定義する。
【０２３１】
ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、次のフレームグループの全てのフレームでのＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２３２】
ＲＥＳＥＲＶＥＤ：この３２ビットフィールドが未来の使用のために予約される。
【０２３３】
ＣＲＣ＿３２：全体のＰＬＳ１シグナリングに適用される３２ビットエラー検出コード
図１４は、本発明の実施例によるＰＬＳ２データを示す図である。
【０２３４】
図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータは、フレームグループ内で同一であるが、ＰＬＳ２−ＤＹＮデータは現在のフレームに特定された情報を提供する。
【０２３５】
ＰＬＳ２−ＳＴＡＴデータのフィールドの細部事項は次の通りである。
【０２３６】
ＦＩＣ＿ＦＬＡＧ：この１ビットフィールドは、ＦＩＣが現在のフレームグループに使用されるか否かを示す。このフィールドが「１」に設定されると、ＦＩＣが現在のフレームで提供される。このフィールドが「０」に設定されると、ＦＩＣが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２３７】
ＡＵＸ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレームグループで補助ストリームが使用されるか否かを示す。このフィールドが「１」に設定されると、補助ストリームが現在のフレームで提供される。このフィールドが「０」に設定されると、補助ストリームが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
【０２３８】
ＮＵＭ＿ＤＰ：この６ビットフィールドは、現在のフレームで伝達されるＤＰの数を示す。このフィールドの値は、１〜６４の範囲内にあり、ＤＰの数はＮＵＭ＿ＤＰ＋１である。
【０２３９】
ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内でＤＰを固有に識別する。
【０２４０】
ＤＰ＿ＴＹＰＥ：この３ビットフィールドはＤＰのタイプを示す。これは、以下の表１３によってシグナルされる。
【０２４１】
【表１３】
0006453463.tif 000015
【０２４２】
ＤＰ＿ＧＲＯＵＰ＿ＩＤ：この８ビットフィールドは、現在のＤＰが連関したＤＰグループを識別する。これは、受信機が特定のサービスと連関したサービスコンポーネントのＤＰにアクセスするのに使用することができ、これらＤＰは同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有する。
【０２４３】
ＢＡＳＥ＿ＤＰ＿ＩＤ：この６ビットフィールドは、管理層で使用されるサービスシグナリングデータ（ＰＳＩ／ＳＩ）を伝達するＤＰを示す。ＢＡＳＥ＿ＤＰ＿ＩＤで指示されたＤＰは、サービスシグナリングデータのみを伝達する専用ＤＰ又はサービスデータと共にサービスシグナリングデータを伝達する正常ＤＰであり得る。
【０２４４】
ＤＰ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、連関したＤＰによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナルされる。
【０２４５】
【表１４】
0006453463.tif 000016
【０２４６】
ＤＰ＿ＣＯＤ：この４ビットフィールドは、連関したＤＰによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナルされる。
【０２４７】
【表１５】
0006453463.tif 000017
【０２４８】
ＤＰ＿ＭＯＤ：この４ビットフィールドは、連関したＤＰによって使用される変調を示す。変調は、以下の表１６によってシグナルされる。
【０２４９】
【表１６】
0006453463.tif 000018
【０２５０】
ＤＰ＿ＳＳＤ＿ＦＬＡＧ：この１ビットフィールドは、ＳＳＤモードが連関したＤＰで使用されるか否かを示す。このフィールドが値「１」に設定されると、ＳＳＤが使用される。このフィールドが値「０」に設定されると、ＳＳＤが使用されない。
【０２５１】
ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一である場合のみに次のフィールドが表れる。
【０２５２】
ＤＰ＿ＭＩＭＯ：この３ビットフィールドは、連関したＤＰにいずれのタイプのＭＩＭＯエンコーディングプロセスが適用されるのかを示す。ＭＩＭＯエンコーディングプロセスのタイプは、表１７によってシグナルされる。
【０２５３】
【表１７】
0006453463.tif 000019
【０２５４】
ＤＰ＿ＴＩ＿ＴＹＰＥ：この１ビットフィールドは、時間インタリービングのタイプを示す。「０」の値は、一つのＴＩグループが一つのフレームに対応し、一つ以上のＴＩブロックを含むことを示す。「１」の値は、一つのＴＩグループが１より多いフレームで伝達され、一つのＴＩブロックのみを含むことを示す。
【０２５５】
ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：２ビットフィールドの使用（許容される値が１、２、４、８のみである）は、次のようにＤＰ＿ＴＩ＿ＴＹＰＥフィールド内に設定された値によって決定される。
【０２５６】
ＤＰ＿ＴＩ＿ＬＥＮＧＴＨが値「１」に設定されると、このフィールドは、ＰＩ、すなわち、各ＴＩグループがマップされるフレームの数を示し、ＴＩグループ当たりに一つのＴＩブロックがある（ＮＴＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。
【０２５７】
ＤＰ＿ＴＩ＿ＴＹＰＥが「０」に設定されると、このフィールドは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）を示し、フレーム当たりに一つのＴＩグループがある（ＰＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。
【０２５８】
【表１８】
0006453463.tif 000020
【０２５９】
ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：この２ビットフィールドは、連関したＤＰに対するフレームグループ内のフレーム区間（ＩJUMP）を示し、許容される値は１、２、４、８である（対応する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」である）。フレームグループの全てのフレームで表れないＤＰに対して、このフィールドの値は連続的なフレーム間の間隔と同一である。例えば、ＤＰがフレーム１、５、９、１３などで表れると、このフィールドは「４」に設定される。全てのフレームで表れるＤＰに対して、このフィールドは「１」に設定される。
【０２６０】
ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：この１ビットフィールドは、時間インタリーバ５０５０の利用可能性を決定する。ＤＰに対して時間インタリービングが使用されない場合、これは「１」に設定される。時間インタリービングが使用される場合、これは「０」に設定される。
【０２６１】
ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：この５ビットフィールドは、現在ＤＰが発生するスーパーフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の範囲内にある。
【０２６２】
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：この１０ビットフィールドは、このＤＰに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。このフィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。
【０２６３】
ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナルされる。
【０２６４】
【表１９】
0006453463.tif 000021
【０２６５】
ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：この２ビットフィールドは、現在のＤＰが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナルされる。
【０２６６】
【表２０】
0006453463.tif 000022
【０２６７】
ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードのプロトコルタイプを示す。入力ペイロードタイプが選択されると、以下の表２１によってシグナルされる。
【０２６８】
【表２１】
0006453463.tif 000023
【０２６９】
ＤＰ＿ＣＲＣ＿ＭＯＤＥ：この２ビットフィールドは、入力フォーマッティングブロックでＣＲＣエンコーディングが使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナルされる。
【０２７０】
【表２２】
0006453463.tif 000024
【０２７１】
ＤＮＰ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるヌル−パケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは値「００」に設定される。
【０２７２】
【表２３】
0006453463.tif 000025
【０２７３】
ＩＳＳＹ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは値「００」に設定される。
【０２７４】
【表２４】
0006453463.tif 000026
【０２７５】
ＨＣ＿ＭＯＤＥ＿ＴＳ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＴＳヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナルされる。
【０２７６】
【表２５】
0006453463.tif 000027
【０２７７】
ＨＣ＿ＭＯＤＥ＿ＩＰ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定されるときのＩＰヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナルされる。
【０２７８】
【表２６】
0006453463.tif 000028
【０２７９】
ＰＩＤ：この１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定されるときのＴＳヘッダ圧縮のためのＰＩＤ番号を示す。
【０２８０】
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。
【０２８１】
ＦＩＣ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。
【０２８２】
ＦＩＣ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、ＦＩＣのバージョン番号を示す。
【０２８３】
ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１３ビットフィールドは、ＦＩＣのバイト長さを示す。
【０２８４】
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。
【０２８５】
ＡＵＸ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。
【０２８６】
ＮＵＭ＿ＡＵＸ：この４ビットフィールドは、補助ストリームの数を示す。ゼロは、補助ストリームが使用されないことを意味する。
【０２８７】
ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：この８ビットフィールドは、未来の使用のために予約される。
【０２８８】
ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：この４ビットフィールドは、現在の補助ストリームのタイプを示すための未来の使用のために予約される。
【０２８９】
ＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：この２８ビットフィールドは、補助ストリームをシグナルするための未来の使用のために予約される。
【０２９０】
図１５は、本発明の他の実施例によるＰＬＳ２データを示す図である。
【０２９１】
図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮデータを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間に変化可能であり、フィールドのサイズは一定に維持される。
【０２９２】
ＰＬＳ２−ＤＹＮデータのフィールドの細部事項は次の通りである。
【０２９３】
ＦＲＡＭＥ＿ＩＮＤＥＸ：この５ビットフィールドは、スーパーフレーム内の現在のフレームのフレームインデックスを示す。スーパーフレームの第１フレームのインデックスは「０」に設定される。
【０２９４】
ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「１」は、次のスーパーフレームで変化があることを意味する。
【０２９５】
ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成（すなわち、ＦＩＣの内容）が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「０００１」は、次のスーパーフレームで変化があることを意味する。
【０２９６】
ＲＥＳＥＲＶＥＤ：この１６ビットフィールドは、未来の使用のために予約される。
【０２９７】
ＮＵＭ＿ＤＰを通じてループで次のフィールドが表れ、これは、現在のフレームで伝達されるＤＰと連関したパラメータを示す。
【０２９８】
ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内のＤＰを固有に指示する。
【０２９９】
ＤＰ＿ＳＴＡＲＴ：この１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング方式を用いて第１ＤＰの開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、ＰＨＹプロファイル及びＦＦＴサイズによって異なる長さを有する。
【０３００】
【表２７】
0006453463.tif 000029
【０３０１】
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：この１０ビットフィールドは、現在のＤＰに対する現在のＴＩグループ内のＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の範囲内にある。
【０３０２】
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。
【０３０３】
次のフィールドは、ＥＡＣと連関したＦＩＣパラメータを示す。
【０３０４】
ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレーム内のＥＡＣの存在を示す。このビットは、プリアンブル内のＥＡＣ＿ＦＬＡＧと同一の値である。
【０３０５】
ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：この８ビットフィールドは、ウェイクアップ指示のバージョン番号を示す。
【０３０６】
ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットは、ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに対して割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットは、ＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。
【０３０７】
ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１２ビットフィールドは、ＥＡＣのバイト長さを示す。
【０３０８】
ＥＡＣ＿ＣＯＵＮＴＥＲ：この１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。
【０３０９】
ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ次のフィールドが表れる。
【０３１０】
ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：この４８ビットフィールドは、補助ストリームをシグナルするための未来使用のために予約される。このフィールドの意味は、構成可能なＰＬＳ２−ＳＴＡＴ内のＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。
【０３１１】
ＣＲＣ＿３２：全体のＰＬＳ２に適用される３２ビットエラー検出コード。
【０３１２】
図１６は、本発明の実施例によるフレームの論理構造を示す図である。
【０３１３】
上述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルは、フレーム内のＯＦＤＭシンボルのアクティブキャリアにマップされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ以上のＦＳＳにマップされる。その後、もしあれば、ＥＡＣセルがＰＬＳフィールドの直後にマップされ、その後、もしあれば、ＦＩＣセルがマップされる。もしあれば、ＤＰは、ＰＬＳ又はＥＡＣ、ＦＩＣの後にマップされる。まず、タイプ１  ＤＰが後に来た後、タイプ２  ＤＰが後に来る。ＤＰのタイプの細部事項については後で説明する。任意の場合、ＤＰは、ＥＡＳのための任意の特殊データ又はサービスシグナリングデータを伝達することができる。もしあれば、補助ストリーム又は各ストリームがＤＰの後に来た後、ダミーセルが後に来る。これら全てを上述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーデータセルの順にマップすることは、フレーム内のセル容量を正確に充填する。
【０３１４】
図１７は、本発明の実施例によるＰＬＳマッピングを示す図である。
【０３１５】
ＰＬＳセルは、ＦＳＳのアクティブキャリアにマップされる。ＰＬＳによって占有されたセルの数に依存して、一つ以上のシンボルがＦＳＳとして指定され、ＦＳＳの数（ＮFSS）は、ＰＬＳ１内のＮＵＭ＿ＦＳＳによってシグナルされる。ＦＳＳは、ＰＬＳセルを伝達する特殊シンボルである。ロバスト性及びレイテンシ（ｌａｔｅｎｃｙ）はＰＬＳの重要な問題であるので、ＦＳＳは、ＦＳＳ内の周波数専用補間及び高速同期化を許容するより高い密度のパイロットを有する。
【０３１６】
ＰＬＳセルは、図１７の例に示したように、トップ−ダウン（ｔｏｐ−ｄｏｗｎ）方式でＮFSS個のＦＳＳのアクティブキャリアにマップされる。ＰＬＳ１セルは、セルインデックスの増加順に第１ＦＳＳの第１セルから先にマップされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後にマップされ、第１ＦＳＳの最後のセルインデックスまでマッピングが下向きに継続される。要求されるＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと正確に同一の方式で継続される。
【０３１７】
ＰＬＳマッピングの完了後、ＤＰが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣが現在のフレームに存在すると、これらはＰＬＳと「正常」ＤＰとの間に配置される。
【０３１８】
図１８は、本発明の実施例によるＥＡＣマッピングを示す図である。
【０３１９】
ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに対するＤＰにリンクされる。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、全てのフレームに存在することもあり、全てのフレームに存在しないこともある。もしあれば、ＥＡＣはＰＬＳ２セルの直後にマップされる。ＥＡＣは、ＰＬＳセル以外に、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルのうちいずれかの後に来ない。ＥＡＣセルをマップする順序はＰＬＳと正確に同一である。
【０３２０】
ＥＡＣセルは、図１８に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＥＡＳメッセージサイズによって、ＥＡＣセルは、図１８に示したようにいくつかのシンボルを占有する。
【０３２１】
ＥＡＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＥＡＣの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは正常データシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。
【０３２２】
ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでシグナルされることによって）ＦＩＣが送信されないと、ＤＰはＥＡＣの最後のセルの直後にマップされる。
【０３２３】
図１９は、本発明の実施例によるＦＩＣマッピングを示す図である。
【０３２４】
（ａ）は、ＥＡＣがないＦＩＣの例示的なマッピングを示し、（ｂ）は、ＥＡＣがあるＦＩＣの例示的なマッピングを示す。
【０３２５】
ＦＩＣは、高速サービス獲得及びチャネルスキャニングを可能にする層間（ｃｒｏｓｓ−ｌａｙｅｒ）情報に対する専用チャネルである。この情報は、主に各ブロードキャスタのＤＰとサービスとの間の情報を結合するチャネルを含む。高速スキャンのために、受信機は、ＦＩＣをデコードし、ブロードキャスタＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を得ることができる。高速サービスの獲得のために、ＦＩＣに加えて、ベースＤＰがＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。伝達される内容以外に、ベースＤＰは、正常ＤＰと正確に同一の方式でエンコードされ、フレームにマップされる。そのため、ベースＤＰに対して追加の説明が要求されない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータの内容は、管理層の説明書に記載した通りである。
【０３２６】
ＦＩＣデータは選択的であり、ＦＩＣの使用は、ＰＬＳ２の静的部分内のＦＩＣ＿ＦＬＡＧパラメータによってシグナルされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧが「１」に設定され、ＦＩＣのためのシグナリングフィールドはＰＬＳ２の静的部分に定義される。このフィールドでは、ＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥがシグナルされる。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インタリービングパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。もしあれば、ＦＩＣデータは、ＰＬＳ２又は、もしあれば、ＥＡＣの直後にマップされる。ＦＩＣは、任意の正常ＤＰ、補助ストリーム又はダミーセルの後にマップされない。ＦＩＣセルをマップする方法はＥＡＣと正確に同一であり、これはＰＬＳと同一である。
【０３２７】
ＰＬＳの後にＥＡＣがない場合、ＦＩＣセルは、（ａ）の例に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＦＩＣデータサイズによって、ＦＩＣセルは、（ｂ）に示したように、いくつかのシンボルにわたってマップされ得る。
【０３２８】
ＦＩＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＦＩＣセルの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは、ＦＳＳより多くのアクティブキャリアを有する正常データシンボルである。
【０３２９】
ＥＡＳメッセージが現在のフレームで送信されると、ＥＡＣはＦＩＣに先行し、ＦＩＣセルは、（ｂ）に示したように、セルインデックスの増加順にＥＡＣの次のセルからマップされる。
【０３３０】
ＦＩＣマッピングの完了後、一つ以上のＤＰがマップされ、その後、もしあれば、補助ストリーム及びダミーセルがマップされる。
【０３３１】
図２０は、本発明の実施例によるＤＰのタイプを示す図である。
【０３３２】
図２０の（ａ）はタイプ１  ＤＰを示し、（ｂ）はタイプ２  ＤＰを示す。
【０３３３】
先行チャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマップされた後、ＤＰのセルがマップされる。ＤＰは、マッピング方法によって２個のタイプのうち一つに分類される。
【０３３４】
タイプ１  ＤＰ：ＤＰは、ＴＤＭによってマップされる。
【０３３５】
タイプ２  ＤＰ：ＤＰは、ＦＤＭによってマップされる。
【０３３６】
ＤＰのタイプは、ＰＬＳ２の静的部分でＤＰ＿ＴＹＰＥフィールドによって指示される。図２０は、タイプ１  ＤＰ及びタイプ２  ＤＰのマッピング順序を示す。タイプ１  ＤＰは、まず、セルインデックスの増加順にマップされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、ＤＰは、ｐ＝０からセルインデックスの増加順に継続してマップされる。一つのフレームで共にマップされた多数のＤＰで、タイプ１  ＤＰのそれぞれは、ＤＰのＴＤＭマルチプレックシングと類似する形に時間でグループ化される。
【０３３７】
タイプ２  ＤＰは、まず、シンボルインデックスの増加順にマップされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１利用可能なシンボルに後退し、そのシンボルインデックスから増加する。一つのフレームで多数のＤＰを共にマップした後、タイプ２  ＤＰのそれぞれは、ＤＰのＦＤＭマルチプレックシングと類似する形に周波数でグループ化される。
【０３３８】
一つの制限が必要であれば、すなわち、タイプ１  ＤＰが常にタイプ２  ＤＰに先行すると、タイプ１  ＤＰ及びタイプ２  ＤＰはフレーム内で共存し得る。タイプ１及びタイプ２  ＤＰを伝達するＯＦＤＭセルの総数は、ＤＰの送信のために利用可能なＯＦＤＭセルの総数を超えることができない。
【０３３９】
【数２】
0006453463.tif 000030
【０３４０】
ここで、ＤDP1は、タイプ１  ＤＰによって占有されるＯＦＤＭセルの数であり、ＤDP2は、タイプ２  ＤＰによって占有されるＯＦＤＭセルの数である。ＰＬＳ、ＥＡＣ、ＦＩＣは、いずれもタイプ１  ＤＰと同一の方式でマップされるので、これらは全て「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングより先行する。
【０３４１】
図２１は、本発明の実施例によるＤＰマッピングを示す図である。
【０３４２】
（ａ）は、タイプ１  ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２  ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示す。
【０３４３】
タイプ１  ＤＰ（０，ＤDP1−１）をマップするためのＯＦＤＭセルのアドレッシングは、タイプ１  ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ１  ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。
【０３４４】
ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳ内のＰＬＳを伝達する最後のセルの直後のセルを称する。ＥＡＣが送信され、ＦＩＣがその該当フレームでない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後のセルを称する。ＦＩＣが該当フレームで送信されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後のセルを称する。タイプ１  ＤＰに対するアドレス０は、（ａ）に示したように、２個の異なるケースを考慮して算出することができる。（ａ）に示した例において、ＰＬＳ、ＥＡＣ及びＦＩＣは全て送信されると仮定する。ＥＡＣ及びＦＩＣのうち一つ又は二つとも省略される場合への拡張は容易である。（ａ）の左側に示したように、ＦＩＣまでの全てのセルをマップした後、ＦＳＳ内に残りのセルが残っている。
【０３４５】
タイプ２  ＤＰ（０，…，ＤDP2−１）をマップするＯＦＤＭセルのアドレッシングは、タイプ２  ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ２  ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。
【０３４６】
（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースでは、最後のＦＳＳ内のセルはタイプ２  ＤＰマッピングに用いられる。中間に示した第２ケースでは、ＦＩＣが正常シンボルのセルを占めるが、そのシンボル上のＦＩＣセルの数はＣFSSより小さい。（ｂ）の右側に示した第３ケースは、そのシンボル上にマップされたＦＩＣセルの数がＣFSSを超えることを除いては第２ケースと同一である。
【０３４７】
ＰＬＳ、ＥＡＣ及びＦＩＣは、タイプ１  ＤＰと同一の「タイプ１のマッピング規則」に従うので、タイプ１  ＤＰがタイプ２  ＤＰに先行する場合への拡張は簡単である。
【０３４８】
データパイプ単位（ＤＰＵ）は、データセルをフレーム内のＤＰに割り当てる基本単位である。
【０３４９】
ＤＰＵは、フレーム内にＤＰを位置させるシグナリング単位として定義される。セルマッパ７０１０は、ＤＰのそれぞれに対するＴＩによって生成されたセルをマップすることができる。時間インタリーバ５０５０は、一連のＴＩブロックを出力し、それぞれのＴＩブロックは、セルのセットで構成される可変数（ｖａｒｉａｂｌｅ  ｎｕｍｂｅｒ）のＸＦＥＣＢＬＯＣＫを含む。ＸＦＥＣＢＬＯＣＫ内のセルの数（Ｎcells）は、ＦＥＣＢＬＯＣＫサイズ（Ｎldpc）及び星状シンボル当たりの送信ビット数に依存する。ＤＰＵは、与えられたＰＨＹプロファイルでサポートされるＸＦＥＣＢＬＯＣＫ内のセルの数の全ての可能な値の最も大きい共通除数（ｄｉｖｉｓｏｒ）（Ｎcells）として定義される。セル内のＤＰＵの長さはＬDPUとして定義される。各ＰＨＹプロファイルがＦＥＣＢＬＯＣＫサイズ及び星状シンボル当たりに異なる数の異なる組み合わせをサポートするので、ＬDPUはＰＨＹプロファイルに基づいて定義される。
【０３５０】
図２２は、本発明の実施例によるＦＥＣ構造を示す図である。
【０３５１】
図２２は、ビットインタリービング前の本発明の実施例によるＦＥＣ構造を示す。上述したように、データＦＥＣエンコーダは、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに対応する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。
【０３５２】
図２２に示したように、ＢＣＨエンコーディングはそれぞれのＢＢＦ（Ｋbchビット）に適用され、ＬＤＰＣエンコーディングはＢＣＨエンコーディングＢＢＦ（Ｋldpcビット＝Ｎbchビット）に適用される。
【０３５３】
Ｎldpcの値は、６４８００ビット（長いＦＥＣＢＬＯＣＫ）又は１６２００ビット（短いＦＥＣＢＬＯＣＫ）である。
【０３５４】
以下の表２８及び表２９は、それぞれ長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するＦＥＣエンコーディングパラメータを示す。
【０３５５】
【表２８】
0006453463.tif 000031
【０３５６】
【表２９】
0006453463.tif 000032
【０３５７】
ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの動作の細部事項は次の通りである。
【０３５８】
１２誤り訂正ＢＣＨコードは、ＢＢＦのアウターエンコーディングに使用される。短いＦＥＣＢＬＯＣＫ及び長いＦＥＣＢＬＯＣＫに対するＢＣＨ生成器多項式は、全ての多項式を共に乗じることによって得られる。
【０３５９】
ＬＤＰＣコードは、アウターＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢldpc（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐldpc（パリティビット）は各Ｉldpc（ＢＣＨエンコーディングＢＢＦ）から体系的にエンコードされ、Ｉldpcに添付される。完成したＢldpc（ＦＥＣＢＬＯＣＫ）は次の数式として表現される。
【０３６０】
【数３】
0006453463.tif 000033
【０３６１】
長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するパラメータは、それぞれ前記表２８及び表２９に与えられる。
【０３６２】
長いＦＥＣＢＬＯＣＫに対するＮldpc−Ｋldpcを算出する細部手続は次の通りである。
【０３６３】
１）パリティビット初期化
【０３６４】
【数４】
0006453463.tif 000034
【０３６５】
２）パリティチェックマトリックスのアドレスの第１行に特定されたパリティビットアドレスで第１情報ビット（ｉ０）を累算する。パリティチェックマトリックスのアドレスの細部事項については後で説明する。例えば、レート１３／１５に対して、
【０３６６】
【数５】
0006453463.tif 000035
【０３６７】
３）次の３５９個の情報ビット（ｉs）（ｓ＝１、２、…、３５９）が次の数式を用いてパリティビットで累算される。
【０３６８】
【数６】
0006453463.tif 000036
【０３６９】
ここで、ｘは、第１ビット（ｉ０）に対応するパリティビット累算器のアドレスを示し、Ｑldpcは、パリティチェックマトリックスのアドレスで特定されたコードレート従属定数である。継続して、例えば、レート１３／１５に対してＱldpc＝２４であって、よって、情報ビット（ｉ1）に対して次の動作が行われる。
【０３７０】
【数７】
0006453463.tif 000037
【０３７１】
４）３６１番目の情報ビット（ｉ360）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行に与えられる。類似する方式で、次の３５８個の情報ビット（ｉs）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られ、ここで、ｘは、情報ビット（ｉ360）に対応するパリティビット累算器のアドレス、パリティチェックマトリックスのアドレスの第２行内のエントリーを示す。
【０３７２】
５）類似する方式で、３６０個の新たな情報ビットの全てのグループに対して、パリティチェックマトリックスのアドレスからの新たな行がパリティビット累算器のアドレスを探すのに使用される。
【０３７３】
情報ビットが全部消尽した後、最終パリティが次のように得られる。
【０３７４】
６）ｉ＝１から開始する次の動作を順次行う。
【０３７５】
【数８】
0006453463.tif 000038
【０３７６】
ここで、ｐｉ（ｉ＝０、１、…、Ｎdpc−Ｋldpc−１）の最終内容は、パリティビット（ｐi）と同一である。
【０３７７】
【表３０】
0006453463.tif 000039
【０３７８】
短いＦＥＣＢＬＯＣＫに対するこのＬＤＰＣエンコーディング手続は、表３０及び表３１に取り替え、長いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスを短いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに取り替えることを除いては、長いＦＥＣＢＬＯＣＫに対するｔ  ＬＤＰＣエンコーディング手続に従う。
【０３７９】
【表３１】
0006453463.tif 000040
【０３８０】
図２３は、本発明の実施例によるビットインタリービングを示す図である。
【０３８１】
ＬＤＰＣエンコーダの出力はビットインタリーブされ、これは、パリティインタリービング、その後のＱＣＢ（ｑｕａｓｉ−ｃｙｃｌｉｃ  ｂｌｏｃｋ）インタリービング及び内部グループインタリービングで構成される。
【０３８２】
（ａ）は、ＱＣＢインタリービングを示し、（ｂ）は、内部グループインタリービングを示す。
【０３８３】
ＦＥＣＢＬＯＣＫはパリティインタリーブされ得る。パリティインタリービングの出力において、ＬＤＰＣコードワードは、長いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロック及び短いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロックで構成される。長い又は短いＦＥＣＢＬＯＣＫ内のそれぞれのＱＣブロックは３６０ビットで構成される。パリティインタリーブされたＬＤＰＣコードワードは、ＱＣＢインタリービングによってインタリーブされる。ＱＣＢインタリービングの単位はＱＣブロックである。パリティインタリービングの出力におけるＱＣブロックは、図２３に示したように、ＱＣＢインタリービングによってパーミュートされ、ここで、ＦＥＣＢＬＯＣＫ長さによってＮcells＝６４８０／ηｍｏｄ又は１６２００／ηｍｏｄである。ＱＣＢインタリービングパターンは、変調タイプ及びＬＤＰＣコードレートの各組み合わせに固有である。
【０３８４】
ＱＣＢインタリービング後、内部グループインタリービングは、以下の表３２に定義された変調タイプ及び順序（ηｍｏｄ）に従って行われる。また、一つの内部グループに対するＱＣブロックの数（ＮQCB_IG）が定義される。
【０３８５】
【表３２】
0006453463.tif 000041
【０３８６】
内部グループインタリービングプロセスは、ＱＣＢインタリービング出力のＮQCB-IG個のＱＣブロックで行われる。内部グループインタリービングは、３６０個の列とＮＱＣＢ＿ＩＧ個の行を用いて内部グループのビットを記入及び判読するプロセスを有する。記入動作において、ＱＣＢインタリービング出力からのビットが行方向に記入される。判読動作は列方向に行われ、各行からｍ個のビットを判読し、ここで、ｍは、ＮＵＣに対して１と同一であり、ＮＣＱに対して２と同一である。
【０３８７】
図２４は、本発明の実施例によるセル−ワードデマルチプレックシングを示す図である。
【０３８８】
（ａ）は、８及び１２  ｂｐｃｕ  ＭＩＭＯに対するセル−ワードデマルチプレックシングを示し、（ｂ）は、１０  ｂｐｃｕ  ＭＩＭＯに対するセル−ワードデマルチプレックシングを示す。
【０３８９】
【化１】
0006453463.tif 000042
図２５は、本発明の実施例による時間インタリービングを示す図である。
【０３９０】
（ａ）〜（ｃ）は、ＴＩモードの例を示す。
【０３９１】
時間インタリーバはＤＰレベルで動作する。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。
【０３９２】
ＰＬＳ２−ＳＴＡＴデータの一部で表れる次のパラメータはＴＩを構成する。
【０３９３】
ＤＰ＿ＴＩ＿ＴＹＰＥ（許容値：０又は１）：ＴＩモードを示す。；「０」は、ＴＩグループ当たりに多数のＴＩブロック（１より多いＴＩブロック）を有するモードを示す。この場合、一つのＴＩグループは一つのフレームに直接マップされる（インタフレームインタリービングではない）。「１」は、ＴＩグループ当たり一つのみのＴＩブロックを有するモードを示す。この場合、ＴＩブロックは、１より多いフレームに拡散され得る（インタフレームインタリービング）。
【０３９４】
ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、このパラメータは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」に対して、このパラメータは、一つのＴＩグループから拡散されたフレームの数（ＰＩ）である。
【０３９５】
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容値：０〜１０２３）：ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの最大数を示す。
【０３９６】
ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容値：１、２、４、８）：与えられたＰＨＹプロファイルの同一のＤＰを伝達する２個の連続的なフレーム間のフレームの数（ＩＪＵＭＰ）を示す。
【０３９７】
ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容値：０又は１）：時間インタリービングがＤＰに使用されない場合、このパラメータは「１」に設定される。時間インタリービングが使用される場合、「０」に設定される。
【０３９８】
さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、ＤＰの一つのＴＩグループによって伝達されたＸＦＥＣＢＬＯＣＫの数を示すのに使用される。
【０３９９】
時間インタリービングがＤＰに使用されない場合、次のＴＩグループ、時間インタリービング動作及びＴＩモードは考慮されない。しかし、スケジューラからの動的構成情報に対する補償ブロックは依然として必要である。各ＤＰにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信されたＸＦＥＣＢＬＯＣＫはＴＩグループにグループ化される。すなわち、それぞれのＴＩグループは、整数のＸＦＥＣＢＬＯＣＫのセットであり、動的に可変する数のＸＦＥＣＢＬＯＣＫを含む。インデックスのＴＩグループ内のＸＦＥＣＢＬＯＣＫの数（ｎ）はＮxBLOCK_Group_（ｎ）で表示され、ＰＬＳ２−ＤＹＮデータのＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナルされる。ＮxBLOCK_Group_（ｎ）は、０の最小値から最も大きい値が１０２３である最大値（ＮxBLOCK_Group_MAX）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに対応）まで変わり得る。
【０４００】
各ＴＩグループは、一つのフレームに直接マップされるか、ＰＩフレームにわたって拡散される。また、それぞれのＴＩグループは、１より多いＴＩブロック（ＮＴＩ）に分離され、それぞれのＴＩブロックは、時間インタリーバメモリの一つの用途に対応する。ＴＩグループ内のＴＩブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。ＴＩグループが多数のＴＩブロックに分離されると、一つのフレームのみに直接マップされる。以下の表３３に示したように（時間インタリービングをスキップする追加のオプションを除いて）、時間インタリービングのための３個のオプションが存在する。
【０４０１】
【表３３】
0006453463.tif 000043
【０４０２】
【化２】
0006453463.tif 000044
一般に、時間インタリーバは、フレームビルディングプロセス前にＤＰデータのためのバッファとして動作する。これは、それぞれのＤＰに対する２個のメモリバンクによって達成される。第１ＴＩブロックは第１バンクに記入される。第１バンクが判読される間、第２ＴＩブロックが第２バンクに記入される。
【０４０３】
ＴＩは、ツイスト行−列ブロックインタリーバである。ｎ番目のＴＩグループのｓ番目のＴＩブロックに対して、ＴＩメモリの行（Ｎr）の数はセルの数（Ｎcell）と同一である。すなわち、Ｎr＝Ｎcellであるが、列数（Ｎc）は数（ＮxBLOCK_TI（ｎ，ｓ））と同一である。
【０４０４】
図２６は、本発明の一実施例によるツイスト行−列ブロックインタリーバの基本動作を示す図である。
【０４０５】
【化３】
0006453463.tif 000045
【０４０６】
【数９】
0006453463.tif 000046
【０４０７】
【化４】
0006453463.tif 000047
【０４０８】
【数１０】
0006453463.tif 000048
【０４０９】
【化５】
0006453463.tif 000049
【０４１０】
【数１１】
0006453463.tif 000050
【０４１１】
【化６】
0006453463.tif 000051
【０４１２】
【化７】
0006453463.tif 000052
前述した図面で説明したＮＧＨ−ＣＩはコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）と称することができる。以下ではコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）について説明する。また、コンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）は本明細書でコンボリューショナルインタリーバと称することができる。ここで、コンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を指称するコンボリューショナルインタリーバは以下で説明するＳ−ＰＬＰモードで使われるコンボリューショナルインタリーバと区分される他のコンボリューショナルインタリーバであってもよい。また、前述した図面で説明したＮＧＨ−ＣＤＩはコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）の逆処理（ｉｎｖｅｒｓｅ  ｐｒｏｃｅｓｓｉｎｇ）と称することができる。以下ではコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）の逆処理（ｉｎｖｅｒｓｅ  ｐｒｏｃｅｓｓｉｎｇ）について説明する。
【０４１３】
以下では本発明の他の実施例によるタイムインタリーバを説明する。本発明の他の実施例によるタイムインタリーバは、ＰＬＰモードによってセルインタリービング、ブロックインタリービング及びコンボリューショナルディレイラインを遂行することができる。本発明の一実施例によるインタリーバはタイムインタリーバ又はハイブリッドインタリーバと称することができ、セルインタリーバ、ブロックインタリーバ及びコンボリューショナルディレイラインを含むことができる。
【０４１４】
ブロックインタリーバ及びコンボリューショナルディレイラインはハイブリッドタイムインタリーバと称することができる。以下で説明するハイブリッドタイムインタリーバは前述したハイブリッドタイムインタリーバの他の実施例であり、ＰＬＰモードによって動作することができる。
【０４１５】
各装置の呼称及び位置などは設計者の意図によって変更可能である。
【０４１６】
図３０は本発明の一実施例によるインタリーバの構造を示す図である。本発明の一実施例によるインタリーバはＰＬＰモードによって違うように構成されることができる。すなわち、Ｓ−ＰＬＰモードのインタリーバはセルインタリーバ及びコンボリューショナルインタリーバを含むことができる。実施例によって、Ｓ−ＰＬＰモードのインタリーバはセルインタリーバとコンボリューショナルインタリーバの間に他のインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含むことができる。また、Ｍ−ＰＬＰモードのインタリーバはセルインタリーバ及びハイブリッドタイムインタリーバを含むことができる。ここで、ハイブリッドタイムインタリーバはツイストブロックインタリーバ及びコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含むことができる。前述したように、コンボリューショナルディレイラインはコンボリューショナルインタリーバと称することができる。実施例によって、Ｍ−ＰＬＰモードのインタリーバはセルインタリーバとハイブリッドインタリーバの間に他のインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含むことができる。他のインタリーバは設計者の意図によって多様な方式のインタリービングを遂行することができる。
【０４１７】
また、本発明において、マルチプルＰＬＰはＭ−ＰＬＰ又はＰＬＰ＿ＮＵＭ＞１と表現することができ、シングルＰＬＰはＳ−ＰＬＰ又はＰＬＰ＿ＮＵＭ＝１と表現することができる。ＰＬＰモードについての情報は信号フレーム内でＰＬＰ＿ＮＵＭシグナリングフィールドを介して伝送可能である。
【０４１８】
本発明の一実施例によるＰＬＰ＿ＮＵＭは信号フレーム内のプリアンブル又はプリアンブルシンボルに含まれることができる。本発明の一実施例によるプリアンブル又はプリアンブルシンボルはＬ１シグナリングフィールドを含むことができ、上述したＰＬＰ＿ＮＵＭフィールドはＬ１シグナリングフィールドに含まれることができる。ＰＬＰ＿ＮＵＭフィールドは前述したＮＵＭ＿ＤＰフィールドと同一の概念であり、呼称は設計者の意図によって変更可能である。
【０４１９】
本発明の一実施例によるセルインタリーバはＰＬＰモードによって動作することができ、セルインタリーバに対応する受信部のセルデインタリーバはメモリなしで動作することができる。本発明の一実施例によるセルインタリーバは変形（ｍｏｄｉｆｉｅｄ）セルインタリーバと称することができる。変形セルインタリーバはＰＬＰモードがＳ−ＰＬＰモードであるとき及びＭ−ＰＬＰモードであるときに共に使われることができる。具体的に、本発明の一実施例によるセルインタリーバはＰＬＰモードによって省略するか、本発明の一実施例によるセルインタリーバの動作はＰＬＰモードによって変更可能である。本発明の一実施例による変形セルインタリーバはバッファに対して線形書き込みオペレーション（ｌｉｎｅａｒ  ｗｒｉｔｈｉｎｇ  ｏｐｅｒａｔｉｏｎ）を遂行し、バッファからランダム読み取りオペレーションを遂行することができる。変形セルインタリーバはＭ−ＰＬＰモードで毎ＦＥＣブロック又は毎ＦＥＣブロックペア（ｂｌｏｃｋ  ｐａｉｒ）ごとにインタリービングパターンを変更することができる。また、変形セルインタリーバはＳ−ＰＬＰモードで毎ＦＥＣブロック又は毎ＦＥＣブロックペア（ｂｌｏｃｋ  ｐａｉｒ）ごとにインタリービングパターンを変更することができる。また、実施例によって、変形セルインタリーバはＳ−ＰＬＰモードで一つのインタリービングパターンを使い、パターンを変更しないことができる。セルインタリーバの具体的な動作過程は後述する。
【０４２０】
セルインタリービング以後、本発明の一実施例によるタイムインタリーバはＰＬＰモードによるタイムインタリービングを遂行することができる。具体的に、ＰＬＰモードがマルチプルＰＬＰの場合、本発明の一実施例によるタイムインタリーバはハイブリッドタイムインタリーバを用いてツイストブロックインタリービング及びコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を遂行することができる。
【０４２１】
ＰＬＰモードがシングルＰＬＰの場合、本発明の一実施例によるタイムインタリーバは、セルインタリービング以後、任意のコンボリューションインタリービングのみを遂行することができる。任意のコンボリューションインタリービングは上述したコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）ではない従来のコンベンショナル（ｃｏｎｖｅｎｔｉｏｎａｌ）コンボリューションインタリーバを意味することができ、これは設計者の意図によって変更可能な事項である。
【０４２２】
図面に示したように、ＰＬＰモードがマルチプルＰＬＰの場合、ハイブリッドタイムインタリーバはツイストブロックインタリーバとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含むことができる。この場合、ツイストブロックインタリーバの状態はオン（ｏｎ）状態と表現することができる。
【０４２３】
ＰＬＰモードがシングルＰＬＰの場合、ハイブリッドタイムインタリーバはツイストブロックインタリーバを除いた任意のコンボリューショナルインタリーバのみを含むことができる。言い換えれば、一つのタイムインタリーバがＳ−ＰＬＰモードとＭ−ＰＬＰモードで使われる場合、タイムインタリーバはハイブリッドタイムインタリーバを含むことができる。ここで、ハイブリッドタイムインタリーバに含まれたツイストブロックインタリーバはシングルＰＬＰモードで使われないこともある。また、ハイブリッドタイムインタリーバはシングルＰＬＰモードで任意のコンボリューショナルインタリーバとして動作することができる。この時、ツイストブロックインタリーバはシングルＰＬＰモードでオフ（ｏｆｆ）状態と表現することができる。
【０４２４】
本発明の一実施例によるブロックインタリーバの状態は上述したＰＬＰ＿ＮＵＭフィールドに基づいて変更可能である。
【０４２５】
図３１はＰＬＰモードがＭ−ＰＬＰの場合、本発明の一実施例によるインタリーバの構造を示した図である。
【０４２６】
具体的に、図３１は、Ｍ−ＰＬＰの場合、インタリーバのメモリ構造を示した図である。インタリーバの構造及び順序は図３０で説明した内容と同一であるので省略する。
【０４２７】
図３１に示したように、本発明の一実施例によるタイムインタリーバに含まれるセルインタリーバとツイストブロックインタリーバはダブルメモリ（ｄｏｕｂｌｅ  ｍｅｍｏｒｙ）に基づいて動作することができる。具体的に、ダブルメモリはメモリバンクＡとメモリバンクＢを含み、メモリバンクＡにＴＩブロックが順次入力及び書き込み（ｗｒｉｔｅ又はｗｒｉｔｉｎｇ）され、メモリバンクＢから読み取り（ｒｅａｄ  ｏｕｔ）されることができる。
【０４２８】
フレーム生成（ｆｒａｍｅ  ｂｕｉｌｄｉｎｇ）処理過程に先立ち、インタリーバは各ＰＬＰ処理においてバッファ（ｂｕｆｆｅｒ）のような役目をすることができる。これはマルチプルＰＬＰで構成された信号フレームを生成するためである。図３１に示したツイストブロックインタリーバ（ＴＢＩ）とコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）のメモリが上述したバッファの動作を遂行することができる。各ＰＬＰに対し、第１ＴＩブロックはＴＢＩの第１メモリに書き込み（ｗｒｉｔｉｎｇ）されることができる。その後、第２ＴＩブロックはＴＢＩの第２メモリに書き込み（ｗｒｉｔｉｎｇ）されることができ、同時にＴＢＩの第１メモリは第１ＴＩブロックに対して読み取り動作を遂行することができる。同時に、第１メモリから読み取り（ｒｅａｄ  ｏｕｔ）されたＴＩブロック（イントラフレームインタリービングＴＩブロック）はコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）のメモリに伝送される。上述したＴＩブロックの伝送は先入れ先出し（ＦＩＦＯ、ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）シフトレジストプロセス（ｐｒｏｃｅｓｓ）などの方法によって遂行することができる。イントラフレームインタリービング動作はＴＢＩによって動作することができる。一方、インタフレームインタリービング動作はＴＢＩとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）が一緒に遂行することができる。ツイストブロックの総メモリ、コンボリューションインタリーバ及びセルインタリーバはＰＬＰに割り当てられた（ａｌｌｏｃａｔｅｄ）総メモリを超えない。また、各ＴＩブロック（グループ）の総メモリは最大の大きさを超えない。メモリの最大の大きさは設計者の意図によって変更可能である。
【０４２９】
前述したインタリーバ内のセルインタリーバとタイムインタリーバの動作順序は前述したように放送信号受信装置のデインタリービング過程で更なるマッピング情報が必要でないので、発生可能な複雑度を減少させることができる利点がある。
【０４３０】
図３２は図３０及び図３１で説明したインタリーバの動作に相応するデインタリーバの構造を示した図である。本発明の一実施例によるデインタリーバの動作は上述したインタリーバの動作の逆順に遂行することができる。本発明の一実施例によるデインタリーバはＰＬＰモードによって違うように構成されることができる。すなわち、Ｓ−ＰＬＰモードのデインタリーバはコンボリューショナルデインタリーバ及びセルデインタリーバを含むことができる。実施例によって、Ｓ−ＰＬＰモードのデインタリーバはコンボリューショナルデインタリーバ及びセルデインタリーバの間に他のデインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含むことができる。また、Ｍ−ＰＬＰモードのデインタリーバはコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）、ツイストブロックデインタリーバ及びセルデインタリーバを含むことができる。実施例によって、Ｍ−ＰＬＰモードのデインタリーバはツイストブロックデインタリーバとセルデインタリーバの間に他のデインタリーバ（ｏｔｈｅｒ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）をさらに含むことができる。他のデインタリーバは設計者の意図によって多様な方式のデインタリービングを遂行することができる。
【０４３１】
また、本発明の一実施例によるタイムデインタリーバは、ＰＬＰ＿ＮＵＭフィールドが指示するＰＬＰモードによってタイムデインタリービングを遂行することができる。すなわち、Ｓ−ＰＬＰモードではコンボリューショナルデインタリービング及びセルデインタリービングを順次遂行することができる。ここで、コンボリューショナルデインタリービングとセルデインタリービングの間に他のデインタリービングをさらに遂行することができる。すなわち、Ｍ−ＰＬＰモードでは、コンボリューショナルディレイライン、ツイストブロックデインタリービング及びセルデインタリービングを順次遂行することができる。ここで、ツイストブロックデインタリービング及びセルデインタリービングの間に他のデインタリービングをさらに遂行することができる。言い換えれば、タイムデインタリーバは、コンボリューショナルデインタリービング又はコンボリューショナルディレイラインを遂行した後、ツイストブロックデインタリービングを遂行することも（ツイストブロックデインタリーバオン（Ｏｎ））、遂行しないこともできる（ツイストブロックデインタリーバオフ（Ｏｆｆ））。
【０４３２】
図３０で言及したように、本発明の一実施例によるＰＬＰ＿ＮＵＭは信号フレーム内のプリアンブル又はプリアンブルシンボルに含まれることができる。本発明の一実施例によるプリアンブル又はプリアンブルシンボルはＬ１シグナリングフィールドを含むことができ、上述したＰＬＰ＿ＮＵＭフィールドはＬ１シグナリングフィールドに含まれることができる。よって、本発明の一実施例による放送信号受信装置は、Ｌ１シグナリングフィールドが含むＰＬＰ＿ＮＵＭフィールド値を獲得してタイムデインタリービングを遂行することができる。
【０４３３】
以下では、本発明の一実施例によるセルインタリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅｖｅｒ）又は変形セルインタリーバ（ｍｏｄｉｆｉｅｄ  ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）の詳細動作を説明する。
【０４３４】
図３３は本発明の他の実施例によるセルインタリーバに適用可能なシフト値（ｓｈｉｆｔ  ｖａｌｕｅ）とこれによるインタリービングシーケンスを数学式で示した図である。本発明によるセルインタリーバは前述したように動作することができる。前述したものとは違い、本発明の他の実施例によるセルインタリーバに適用されるＳ−ＰＬＰのシフト値は固定値又は可変値を有することができる。本発明の他の実施例によるセルインタリーバに適用されるＳ−ＰＬＰのシフト値が可変値を有する場合、前述したＭ−ＰＬＰの可変インタリービングシーケンスと同一の値を有することができる。Ｍ−ＰＬＰのシフト値は前述したものと同様に可変値に設定することができる。
【０４３５】
若しくは、Ｓ−ＰＬＰの場合、本発明の一実施例による放送信号送信装置は、セルインタリーバの動作を省略し、タイムインタリーバの動作のみを遂行することもできる。
【０４３６】
本発明の一実施例によるセルインタリーバ以後のブロックインタリーバはツイストブロックインタリーバ又は任意のブロックインタリーバであってもよい。以下、図３４及び図３５では本発明の一実施例によるツイストブロックインタリーバの動作を説明する。本発明の一実施例によるブロックインタリーバは前述したようにセルインタリーバ以後に動作することができる。
【０４３７】
図３４は本発明の一実施例によるバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後のツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）の動作を示した数学式である。これは前述したツイスト読み取り動作に適用可能である。図面に示した数学式は各ＴＩブロック単位で適用されるツイストブロックインタリービングを示す。数学式で示したように、シフト値はＴＩブロックに含まれたバーチャルマキシマムＦＥＣブロックの個数に基づいて計算可能である。本発明の一実施例によるハイブリッドタイムインタリーバの動作に使われるパラメータはスーパーフレーム内でバーチャルマキシマムＦＥＣブロックの個数を有するＴＩブロックを基準として決定される。決定されたバーチャルマキシマムＦＥＣブロックを最も多く含んでいるＴＩブロックのＦＥＣブロック個数より少ないＦＥＣブロックを有するＴＩブロックがあり得る。この場合、不足したＦＥＣブロックの個数に相当するバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックを該当のＴＩブロックに追加することができる。本発明の一実施例によるバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックは実際ＦＥＣブロックの前に挿入されることができる。その後、本発明の一実施例によるタイムインタリーバは、バーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して、一つのツイスト行列ブロックインタリービングルール（ｔｗｉｓｔｅｄ  ｒｏｗ−ｃｏｌｕｍｎ  ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｉｎｇ  ｒｕｌｅ）を用いてＴＩグループに対するインタリービングを遂行することができる。また、本発明の一実施例によるハイブリッドタイムインタリーバは、読み取り（ｒｅａｄｉｎｇ）動作でバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックに相当するメモリインデックス（ｍｅｍｏｒｙ−ｉｎｄｅｘ）が発生する場合、上述したスキップオペレーションを遂行することができる。その後、書き込み（ｗｒｉｔｉｎｇ）動作の時、入力されたＴＩグループのＦＥＣブロックの個数と読み取り（ｒｅａｄｉｎｇ）時の出力ＴＩグループのＦＥＣブロックの個数を一致させる。結果として、本発明の一実施例によるタイムインタリービングによれば、受信機で効率的なシングルメモリデインタリービング（ｓｉｎｇｌｅ−ｍｅｍｏｒｙ  ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行するためにバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックを挿入してもスキップオペレーションによって実際伝送されるデータレートの損失は発生しないことができる。
【０４３８】
図３５は、本発明の一実施例によってシフト値（ＳＴ）が１に固定された場合、バーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後、ツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作を示した数学式である。シフト値が１に固定された場合、バーチャルマキシマムＦＥＣブロックの個数（Ｎ’FEC_TI_max）は必要ではない。したがって、シフト値（ＳT）が１に固定された場合、本発明の一実施例によるツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）はアクチュアルＦＥＣブロックの個数（ＮFEC_TI）に基づいて動作することが分かる。上述したように、図面に表示したスキップオペレーションはツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作においてバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロックをスキップする役目をすることができる。
【０４３９】
図３６は本発明の一実施例によるハイブリッドタイムデインタリーバのツイストブロックデインタリービングを示す数学式である。具体的に、図３６は本発明の一実施例によるツイストブロックデインタリーバのツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作を示す数学式である。図３６の数学式は図３４で説明したツイストブロックインタリーバのツイスト読み取り動作を示す数学式に対応する。本発明の一実施例によるツイストブロックデインタリーバのツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作に使われるシフト値（ＳR、j）は図３６の下端に記載された数学式によって計算可能である。本発明の一実施例によるツイストブロックデインタリーバはシングルメモリデインタリービング（ｓｉｎｇｌｅ−ｍｅｍｏｒｙ  ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。
【０４４０】
図３７は本発明の一実施例によるハイブリッドタイムデインタリーバのツイストブロックデインタリービングを示す数学式である。具体的に、図３７は、シフト値（ＳＴ）が１に固定された場合、本発明の一実施例によるツイストブロックデインタリーバのツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作を示す数学式である。図３７の数学式は図３５で説明したツイストブロックインタリーバのツイスト読み取り動作を示す数学式に対応する。本発明の一実施例によるツイストブロックデインタリーバのツイスト読み取り（ｔｗｉｓｔｅｄ  ｒｅａｄｉｎｇ）動作に使われるシフト値（ＳＲ、ｊ）は図３７の下端に記載された数学式に基づいてに基づいて計算可能である。同様に、本発明の一実施例によるツイストブロックデインタリーバはシングルメモリデインタリービング（ｓｉｎｇｌｅ−ｍｅｍｏｒｙ  ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。
【０４４１】
以下、図３８〜図４２では本発明の一実施例によるハイブリッドタイムインタリーバ／ハイブリッドタイムデインタリーバの具体的な動作を説明する。図３８〜図４２のハイブリッドタイムインタリーバ／ハイブリッドタイムデインタリーバの動作は同じパラメータ値に基づいて動作する一実施例を示す。
【０４４２】
図３８は本発明の一実施例によるハイブリッドタイムインタリーバの動作を示す図である。具体的に、図３８はツイストブロックインタリーバとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含むハイブリッドタイムインタリーバの動作を示す。
【０４４３】
具体的に、図３８の上端はハイブリッドタイムインタリーバの動作に必要なパラメータの具体的な値を示す。具体的なパラメータの値は図３８の上端に記載されたものと同一である。
【０４４４】
図３８の下端は、第１ＴＩブロック（又は第１ＩＦ）が入力された場合、ハイブリッドタイムインタリーバの動作を示す。図３８の下端のハイブリッドタイムインタリーバは図３８の上端に記載されたパラメータ値に基づいて動作する。図３８の下端に示したハイブリッドタイムインタリーバの動作はシフト値（ＳT）値が可変（ｖａｒｉａｂｌｅ）する場合に適用可能であり、シフト値が１に固定された場合にも同様に適用可能である。ツイストブロックインタリーバに入力された第１ＴＩブロックはツイストブロックインタリービング処理された後、ツイストＢＩ出力セル（Ｔｗｉｓｔｅｄ  ＢＩ  ｏｕｔｐｕｔ  ｃｅｌｌｓ）に出力される。シフト値（ＳＴ）として１を適用して出力したツイストＢＩ出力セル（Ｔｗｉｓｔｅｄ  ＢＩ  ｏｕｔｐｕｔ  ｃｅｌｌｓ）は図示のようである。その後、ツイストＢＩ出力セルはコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）に入力される。コンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）の動作は前述したようである。図３８の下端はコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）の出力セル（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｏｕｔｐｕｔ  ｃｅｌｌｓ）とコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）のメモリステータス（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｓｔａｔｕｓ）を示す。すなわち、ツイストＢＩから出力されたツイストＢＩ出力セルがコンボリューショナルディレイラインに入力されれば、図示のように、一部のセルはコンボリューショナルディレイラインの出力セルに出力され、他の一部のセルはコンボリューショナルディレイラインのメモリに記憶されてディレイされることができる。ディレイされた一部のセルは後続の第２ＴＩブロックに含まれたセルと一緒に出力されることができる。
【０４４５】
図３９は本発明の一実施例によるハイブリッドタイムインタリーバの動作を示す図である。第１ＴＩブロックに引き続いて第２ＴＩブロックがツイストブロックインタリーバに入力されれば、インタリービング処理された後、ツイストＢＩ出力セル（Ｔｗｉｓｔｅｄ  ＢＩ  ｏｕｔｐｕｔ  ｃｅｌｌｓ）に出力される。その後、ツイストＢＩ出力セルはコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）に入力される。図３９の下端はコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）の出力セル（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｏｕｔｐｕｔ  ｃｅｌｌｓ）とコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）のメモリステータス（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｓｔａｔｕｓ）を示す。すなわち、ツイストＢＩから出力された第２ＴＩブロックに対するツイストＢＩ出力セルがコンボリューショナルディレイラインに入力されれば、図示のように、一部のセルはコンボリューショナルディレイラインの出力セルに出力され、他の一部のセルはコンボリューショナルディレイラインのメモリに記憶されてディレイされることができる。ここで、コンボリューショナルディレイラインの出力セルは第２ＴＩブロックに対するツイストＢＩ出力セルの一部及びコンボリューショナルディレイラインのメモリに記憶されていた第１ＴＩブロックに対するツイストＢＩ出力セルを含むことができる。
【０４４６】
図４０は本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。具体的に、図４０の上端はハイブリッドタイムデインタリーバの動作に必要なパラメータの具体的な値を示す。本発明の一実施例によるハイブリッドタイムデインタリーバはハイブリッドタイムインタリーバの動作の逆順に動作することができる。
【０４４７】
図４０の下端は、一番目入力セルがコンボリューショナルディレイラインに入力された場合、ハイブリッドタイムデインタリーバの動作を示す。図４０に示したように、コンボリューショナルディレイラインの入力セル（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｉｎｐｕｔ  ｃｅｌｌｓ）は図３８のコンボリューショナルディレイラインの出力セルと同一である。
【０４４８】
コンボリューショナルディレイラインとツイストＢＤＩ（Ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）の具体的な動作過程は図４０に示したようである。すなわち、コンボリューショナルディレイラインの一番目入力セルがコンボリューショナルディレイラインに入力されれば、コンボリューショナルディレイラインの入力セルの一部はコンボリューショナルディレイラインの出力セルに出力され、他の一部はコンボリューショナルディレイラインのメモリに記憶されてディレイされることができる。図４０に示したように、コンボリューショナルディレイラインは一番目入力セルに対する出力セルを出力しないことができる。これは、コンボリューショナルディレイラインに入力される一番目入力セルがデータを含まないブランクセルを含んでいるからである。コンボリューショナルディレイラインの出力セルが出力されないことによってツイストＢＤＩに対する入力セル及び出力セルも入力又は出力されないことができる。結果として、一番目ＴＩブロックが入力された場合、タイムデインタリーバの出力セルは出力されないことができる。
【０４４９】
図４１は本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。具体的に、図４１の上端はハイブリッドタイムデインタリーバの動作に必要なパラメータの具体的な値を示す。図４１は、二番目入力セルがコンボリューショナルディレイラインに入力された場合、ハイブリッドタイムデインタリーバの動作を示す。図４１に示したように、コンボリューショナルディレイラインの入力セル（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ  ｉｎｐｕｔ  ｃｅｌｌｓ）は図３９のコンボリューショナルディレイラインの出力セルと同一である。
【０４５０】
コンボリューショナルディレイラインとツイストＢＤＩ（Ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）の具体的な動作過程は図４１に示したようである。すなわち、コンボリューショナルディレイラインの二番目入力セルがコンボリューショナルディレイラインに入力されれば、コンボリューショナルディレイラインの入力セルの一部はコンボリューショナルディレイラインの出力セルに出力され、他の一部はコンボリューショナルディレイラインのメモリに記憶されてディレイされることができる。図４１に示したように、コンボリューショナルディレイラインはメモリに記憶されていた一番目入力セル及び二番目入力セルの一部を一緒に出力することができる。すなわち、コンボリューショナルディレイラインは前述した過程によってインタリービング過程で第１ＴＩブロックに含まれていたセルを一緒に出力することができる。また、コンボリューショナルディレイラインは二番目入力セルのうちインタリービング過程で第２ＴＩブロックに含まれていたセルをメモリに記憶することができる。コンボリューショナルディレイラインの出力セルはツイストＢＤＩに入力されることができ、ツイストＢＤＩのメモリに記憶されることができる。この時、ツイストＢＤＩの出力セルは出力されないことができる。結果として、二番目ＴＩブロックが入力された場合にも、タイムデインタリーバの出力セルは出力されないことができる。
【０４５１】
図４２は本発明の一実施例によるハイブリッドタイムデインタリーバの動作を示す図である。具体的に、図４２の上端はハイブリッドタイムデインタリーバの動作に必要なパラメータの具体的な値を示す。図４２は、三番目入力セルがコンボリューショナルディレイラインに入力された場合、ハイブリッドタイムデインタリーバの動作を示す。ツイストＢＤＩ（Ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）の具体的な動作過程は図４２に示したようである。すなわち、コンボリューショナルディレイラインに三番目入力セルが入力されたと仮定すれば、ツイストＢＤＩはツイストＢＤＩのメモリに記憶されたセルに対してツイストブロックデインタリービングを適用することができる。ツイストＢＤＩはシングルメモリを用いてツイストブロックデインタリービングを遂行することができ、図４２に示したように、ツイストＢＤＩの出力セルを出力することができる。すなわち、タイムインタリーバの出力セルが出力されることができる。ここで、ツイストＢＤＩの出力セルは図３８でツイストＢＩに入力された入力セルと同様に出力されることが分かる。
【０４５２】
前述したように、本発明によるタイムインタリーバはＰＬＰモードに適応的にインタリービングを適用することができ、ツイストブロックインタリーバ及びコンボリューショナルディレイラインを含むハイブリッドタイムインタリーバとして動作することができる。
【０４５３】
本発明の一実施例によるインタリーバはＰＬＰモードによって違うように構成されることができる。前述したように、Ｓ−ＰＬＰモードのタイムインタリーバはセルインタリーバ及び／又はコンボリューショナルインタリーバ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）を含むことができる。ここで、Ｓ−ＰＬＰモードのタイムインタリーバはコンボリューショナルインタリーバのみを含むこともできる。ここで、コンボリューショナルインタリーバはコンベンショナルＣＩ（ｃｏｎｖｅｎｔｉｏｎａｌ  ＣＩ）を含む任意のＣＩとなることができる。実施例によって、Ｓ−ＰＬＰモードのインタリーバはセルインタリーバとコンボリューショナルインタリーバの間に他のインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含むことができる。他のインタリーバは設計者の意図によって多様な方式のインタリービングを遂行することができる。各装置の呼称及び位置などは設計者の意図によって変更可能である。以下では前述したＳ−ＰＬＰモードのタイムインタリーバが含むセルインタリーバ及びコンボリューショナルインタリーバについて説明する。Ｓ−ＰＬＰモードのタイムインタリーバが含むセルインタリーバは図３３で説明したセルインタリーバと同一であってもよく、Ｓ−ＰＬＰのシフト値は固定値又は可変値を有することができる。
【０４５４】
図４３は本発明の一実施例によるコンボリューショナルインタリーバの構造を示す図である。コンボリューショナルインタリーバ（ＣＩ）の入力信号は入力セルで表現することができる。前述したように、本発明のタイムインタリーバは、Ｓ−ＰＬＰモードでセルインタリービングを遂行した後、コンボリューショナルインタリービングを遂行することができる。すなわち、セルインタリーバの出力信号又は出力セルはＣＩの入力信号又は入力セルに定義することができる。ＣＩは入力セルに対してＦＩＦＯ（ｆｉｒｓｔ  ｉｎ  ｆｉｒｓｔ  ｏｕｔ）処理を遂行することができる。ここで、ＣＩに含まれたメモリユニット又はインタリービングユニットは１個のセル又は２個以上の連続したセルを一緒に記憶することができる。すなわち、ＣＩに含まれたメモリユニット又はインタリービングユニットはセルのペアを記憶することができる。特に、ＣＩに含まれたメモリユニット又はインタリービングユニットは２個以上のセルを記憶することによってインタリービング深さ（ｄｅｐｔｈ）を増加させることができる効果がある。ここで、２個以上のセルは互いに連続したセルであってもよい。図面で、ＭはＣＩに含まれたメモリを意味し、添え字であるｉ及びｊはｉ番目行及びｊ番目列を意味することができる。また、ＣＩはＮ＿ｒｏｗ個の行とＮ＿ｃｏｌｕｍｎ個の列を含むことができる。Ｎ＿ｃｅｌｌはセルインタリーブされるセルの個数又はＦＥＣブロックのサイズを意味することができる。本明細書で、Ｓ−ＰＬＰモードのＣＩで使われるＦＥＣブロックという名称はＦＥＣフレームと称することもできる。
【０４５５】
図４４は本発明の一実施例によるコンボリューショナルインタリーバで使われるパラメータを示す。前述したＣＩの構成に必要なＮ＿ｃｅｌｌｓ、Ｎ＿ｒｏｗ、Ｎ＿ｃｏｌｕｍｎパラメータ間の関係は次のようである。一番目のケースであるＣａｓｅ−１において、Ｎ＿ｃｏｌｕｍｎはＮ＿ｒｏｗが与えられたときにＮ＿ｒｏｗ−１に定義し、この時、Ｎ＿ｒｏｗの値はＮ＿ｃｅｌｌｓと整数倍の関係を有するように設定することができる。このようなパラメータの設定は、放送信号受信装置に含まれたコンボリューショナルデインタリーバ（ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＣＤＩ）の初期動作時、一番目入力セルがコンボリューショナルデインタリーバ（ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＣＤＩ）のメモリに入る位置を固定させることができる利点を有する。ただ、Ｎ＿ｒｏｗパラメータの決定においてフレキシビリティ（ｆｌｅｘｉｂｉｌｉｔｙ）を制限することができる。
【０４５６】
二番目のケースであるＣａｓｅ−２において、Ｎ＿ｃｏｌｕｍｎはＮ＿ｒｏｗが与えられたときにＮ＿ｒｏｗ−１に定義し、この時、Ｎ＿ｒｏｗの値は０に設定されたＮ＿ｍａｘ＿ｒｏｗの範囲内で任意の固定値又は変数に設定することができる。このようなパラメータ設定は、放送信号受信装置に含まれたＣＤＩの初期動作時、一番目入力セルがＣＤＩのメモリに入る位置を固定させることができなく、結果として、一番目セルが入る位置情報が必要なことがある。このような情報は放送信号送信装置がＬ１  ｓｉｇｎａｌｉｎｇを含むシグナリング法によって放送信号受信装置に知らせることができる。Ｃａｓｅ−２はＮ＿ｒｏｗパラメータの決定においてフレキシビリティ（ｆｌｅｘｉｂｉｌｉｔｙ）を高めることができる効果を有し、ｃａｓｅ−１より一般的な場合をカバーすることができる。
【０４５７】
三番目のケースであるＣａｓｅ−３において、Ｎ＿ｃｏｌｕｍｎ＝Ｎ＿ｒｏｗ＝０の場合はＣＩがｏｆｆとなる場合を示す。すなわち、本発明の一実施例によるＳ−ＰＬＰモードのタイムインタリーバはセルインタリーバとＣＩを含むことができ、ＣＩは実施例によって又はシグナリングされる情報によって選択的に動作するかあるいは動作しないことができる。以下で、ＣＩがタイムインタリービングに使われない場合をＣＩがｏｆｆとなった場合と表現することができ、ＣＩがタイムインタリービングに使われた場合をＣＩがｏｎとなった場合と表現することができる。
【０４５８】
上述したケースによってＣＩに対応するＣＤＩが動作するために要求されるシグナリング情報は次のように定義することができる。すなわち、ＣＩ／ＣＤＩ関連シグナリング情報は最大行サイズ情報、行サイズ情報、一番目セルが入力される行の位置情報、ＦＥＣブロック位置情報及び／又はセルインタリービングパターン情報を含むことができる。このような情報は放送信号送信装置がＬ１  ｓｉｇｎａｌｉｎｇを含むシグナリング法によって放送信号受信装置に知らせることができる。
【０４５９】
最大行サイズ情報はＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸと表現することができ、ｓｕｐｅｒ−ｆｒａｍｅ内で使われたＣＩ／ＣＤＩの最大行サイズ情報を示すことができる。行サイズ情報はＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷと表現することができ、フレーム内で使われたＣＩ／ＣＤＩの行サイズ情報を示すことができる。一番目セルが入力される行の位置情報はＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷと表現することができ、ＣＤＩの動作時に一番目入力セルが入る行の位置情報を示すことができる。すなわち、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷは各放送信号フレームの最初でインタリーバセレクターの位置を示すことができ、Ｌ１Ｄ＿ＣＩ＿ｓｔａｒｔ＿ｒｏｗと表示することもできる。ＦＥＣブロック位置情報はＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ又はＬ１Ｄ＿ＣＩ＿ＦＥＣＦＲＡＭＥ＿ｓｔａｒｔと表現することができ、ＣＤＩ動作の後に一番目の完全なＦＥＣ  ｂｌｏｃｋ（ｆｉｒｓｔ  ｃｏｍｐｌｅｔｅ  ＦＥＣ  ｂｌｏｃｋ）が始まる位置情報を示すことができる。ここで、位置情報はメモリユニットのインデックスを意味することができる。以下で、一番目の完全なＦＥＣ  ｂｌｏｃｋは一番目の完全なＦＥＣ  ｆｒａｍｅ（ｆｉｒｓｔ  ｃｏｍｐｌｅｔｅ  ＦＥＣ  ｆｒａｍｅ）と称することができる。図示された数式はＦＥＣブロック位置情報を導出するのに使うことができる。ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴが“ｄｏｎ’ｔ  ｃａｒｅ”に設定された場合、その値はＮ＿ｒｏｗとＮ＿ｃｏｌｕｍｎの乗算によって導出可能である。また、その外の場合、ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴはＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ、Ｎ＿ｃｅｌｌｓ及びＮ＿ｒｏｗ−１、Ｎ＿ｃｏｌｕｍｎ−１に基づくメモリ値を用いて示した数式のように導出することができる。セルインタリービングパターン情報はＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴと表現することができ、ＣＤＩ動作の後、一番目の完全なＦＥＣ  ｂｌｏｃｋに適用されたセルインタリービングのパターン関連情報を示し、関連情報を得る方法は違っても良い。
【０４６０】
図４５は本発明の一実施例によるコンボリューショナルインタリーバ及びシグナリング情報を生成する方法を示す。図４５はＣＩ動作の説明に先立ってタイムインタリービングの構成を示すことができる。図４５で、セルインタリーバに関連したパラメータとしてＮ＿ｃｅｌｌｓを１０に設定し、一つのタイムインタリービンググループ（ＴＩ  ｇｒｏｕｐ）は３個のＦＥＣブロックで構成され、この時に使われたセルインタリービングパターンはＦＥＣ  ｂｌｏｃｋごとに変更されると仮定することができる。また、ＣＩ出力信号に対し、各フレームは３０個のセルで構成されると仮定することができる。本明細書で、タイムインタリービンググループはＦＥＣフレームのグループと称することができる。
【０４６１】
図４６は本発明の一実施例による放送信号送信装置がインタリービング関連シグナリング情報を獲得するための方法を示す。放送信号送信装置は、放送信号受信装置に含まれたＣＤＩ及びセルデインタリーバの初期同期のために、シグナリング情報を生成して伝送することができる。図４６ではセルインタリービングパターン情報であるＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ及びＦＥＣブロック位置情報であるＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴを獲得する方法を示す。以下では、放送送信装置に含まれたスケジューラが各セルインタリーブされたＦＥＣブロックに使われたセルインタリービングパターン及びＦＥＣブロック内でのセルの順序を知っていると仮定することができる。
【０４６２】
図４６の左側で、各セルに表記された数字は該当のＦＥＣブロックに使われたセルインタリービングのパターンの順序を示し、究極にセルインタリービングパターン情報であるＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ関連情報の獲得のためである。一つのＦＥＣブロックに対しては１個のセルインタリービングパターンが使われることができる。すなわち、セルインタリービングパターンはＦＥＣブロック単位で適用可能であり、変更可能である。したがって、各ＦＥＣブロックは同じ数字を有することができる。例えば、第１ＴＩグループの三番目ＦＥＣブロックに表記された“２”は２番目セルインタリービングパターンが使われたことを意味する。実際システムで使われたセルインタリービングパターンの順序はセルインタリーバの動作アルゴリズムに関連されることができる。すなわち、ＤＶＢ  Ｔ２／ＮＧＨ標準で使われたｓｙｍｂｏｌ  ｏｆｆｓｅｔ  ａｄｄｉｔｉｏｎの“ｋ”因子に相応することができる。
【０４６３】
図４６の右側で、各セルに表記された数字は該当のＦＥＣ  ｂｌｏｃｋにおいてセルの順序を示すことができる。これは、ＦＥＣブロック位置情報であるＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ関連情報獲得のためである。例として、第１ＴＩグループの各ＦＥＣブロックに表記された“９”は各ＦＥＣブロックの９番目セルを意味することができる。
【０４６４】
また、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷなどのシグナリング情報はＣＩ動作過程によって得ることができる。
【０４６５】
図４７は本発明の一実施例によるコンボリューショナルインタリーバの動作を示した図である。これは、前述したＮ＿ｃｅｌｌｓ、Ｎ＿ｒｏｗ、Ｎ＿ｃｏｌｕｍｎパラメータ間の関係のうち一番目のケースと二番目のケースに適用可能である。ここで、ＣＩは、Ｎ＿ｒｏｗが４で、Ｎ＿ｃｏｌｕｍｎが３である構造を有すると仮定することができる。
【０４６６】
図４７の上端はデータセル関連のＣＩ動作についての説明であり、図示のように、データセルインタリービングだけでなくＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸ、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷの３種のシグナリング情報の獲得を遂行する実施例を示すことができる。
【０４６７】
図４７の中間はＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ関連のシグナリング情報を得るためにＦＥＣブロックごとに使われたセルインタリービングパターンをデータセルと同期化させてＣＩを動作させる実施例を示す。詳細な動作実施例及び情報獲得方法について以下で説明する。
【０４６８】
図４７の下端はＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ関連のシグナリング情報を得るためにＦＥＣブロック内でセルの順序をデータセルと同期化させてＣＩを動作させる実施例を示す。詳細な動作実施例及び情報獲得方法については以下で説明する。
【０４６９】
図４８は本発明の一実施例によるコンボリューショナルインタリーバがフレームを構成する方法を示す。すなわち、ＣＩは初期動作後に３０個のセルを用いて一番目フレームを構成することができる。図示のように、一番目フレームの一番目セルはＣＩのスイッチが０行に位置するときのメモリ値であり、最後のセルはＣＩのスイッチが１行に位置するときのメモリ値である。すなわち、一番目フレームの一番目セルは前述したＴＩグループ０に含まれたＦＥＣブロック０の０行に相当するセルの値であり、最後のセルは前述したＴＩグループ０に含まれたＦＥＣブロック２の５行に相当するセルの値である。この時、一番目フレームの構成において、メモリのダミーセルは捨てずにデータと見なしてフレーム構成に含まれることができる。また、ＣＤＩに必要な関連のシグナリング情報は、図示のように、インタリービングの前に初期ＣＩメモリの状態を観察して定義することができる。すなわち、コンボリューショナルインタリーバの行サイズ情報であるＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷは４に設定することができ、一番目セルが入力される行の位置情報であるＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷは前述したように０に設定することができる。また、ＦＥＣブロック位置情報であるＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴは“ｄｏｎ’ｔ  ｃａｒｅ”に設定することができ、この時、“ｄｏｎ’ｔ  ｃａｒｅ”はＮ＿ｒｏｗ＊Ｎ＿ｃｏｌｕｍｎを示すことができる。また、セルインタリービングパターン情報であるＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴはＴＩグループ０に含まれたＦＥＣブロック０の０行に相当するセルに適用されたパターンである０に設定することができる。
【０４７０】
図４９は本発明の一実施例によるコンボリューショナルインタリーバがフレームを構成する方法を示す。すなわち、ＣＩは一番目フレームを構成した３０個のセル以後に位置する他の３０個のセルを用いて二番目フレームを構成することができる。前述したように、放送信号受信装置のＣＤＩに必要な関連シグナリング情報はインタリービング前にＣＩメモリ状態を観察して定義することができる。すなわち、コンボリューショナルインタリーバの行サイズ情報であるＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷは４に設定することができる。二番目フレームの一番目セルは一番目フレームの最後のセルに対するスイッチの行値の次の値を有することができる。すなわち、前述した実施例で一番目フレームの最後のセルに対するＣＩスイッチの行値が１であったので、二番目フレームの一番目セルに対するＣＩスイッチは２行に位置することができる。したがって、一番目セルが入力される行の位置情報であるＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷは二番目フレームに対して２に設定することができる。
【０４７１】
また、ＦＥＣブロック位置情報であるＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴは前述した数式を用いて２に設定することができる。すなわち、前述した数式によって（４−２−１）＋（１０−９）によって２を導出することができる。この時、９はＭ＿３、２のメモリのセル順序値を意味することができる。
【０４７２】
また、セルインタリービングパターン情報であるＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴはＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ情報と同期化して獲得される。すなわち、図面でＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴと同一の位置で得るＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ関連情報はパターン“１”を示すことができる。この時、主にＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ情報は“１”を使わず、次のインタリービングパターン順序情報“２”に設定することができる。すなわち、セルインタリービングパターン情報はＦＥＣブロック位置情報と同一の位置で得るパターン情報の次のインタリービングパターン順序情報に設定することができる。
【０４７３】
図５０は本発明の一実施例によるコンボリューショナルデインタリーバの構造を示す図である。放送信号受信装置に含まれたコンボリューショナルデインタリーバ（ＣＤＩ）は放送信号送信装置の逆順に動作することができる。コンボリューショナルデインタリーバ（ＣＤＩ）の出力信号は出力セルと表現することができる。前述したように、本発明のタイムデインタリーバは、Ｓ−ＰＬＰモードでコンボリューショナルデインタリービングを遂行した後、セルデインタリービングを遂行することができる。すなわち、セルデインタリーバの入力信号又は入力セルはＣＤＩの出力信号又は出力セルに定義することができる。ＣＤＩは入力セルに対してＦＩＦＯ（ｆｉｒｓｔ  ｉｎ  ｆｉｒｓｔ  ｏｕｔ）処理を遂行することができる。ここで、ＣＤＩに含まれたメモリユニット又はデインタリービングユニットは１個のセル又は２個以上の連続したセルを一緒に記憶することができる。すなわち、ＣＤＩに含まれたメモリユニット又はインタリービングユニットはセルペアを記憶することができる。ここで、２個以上のセルは互いに連続したセルであってもよい。図面で、Ｍ＿ｉ、ｊはＣＤＩに含まれたメモリを意味し、添え字であるｉ及びｊはｉ番目行及びｊ番目列を意味することができる。また、ＣＤＩはＮ＿ｒｏｗ個の行とＮ＿ｃｏｌｕｍｎ個の列を含むことができる。Ｎ＿ｃｅｌｌはセルデインタリーブされるセルの個数又はＦＥＣブロックのサイズを意味することができる。
【０４７４】
図５１は本発明の一実施例によるコンボリューショナルデインタリーバの動作方法を示す。以下で説明するコンボリューショナルデインタリーバは前述したコンボリューショナルインタリーバの動作で仮定した事項が同様に適用され、二番目フレームからフレームが同期され正確なシグナリング情報が検出されたと仮定することができる。図示のように、コンボリューショナルデインタリーバは、シグナリング情報として前述した最大行サイズ情報であるＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸ、行サイズ情報であるＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ、一番目セルが入力される行の位置情報であるＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ、セルインタリービングパターン情報であるＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ及び／又はＦＥＣブロック位置情報であるＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴの少なくとも一つを受信して用いることができる。図示のように、放送信号受信装置は、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸが４、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷが４、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷが２、ＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴが２、ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴが２に設定されたシグナリング情報を受信することができる。
【０４７５】
優先的に、コンボリューショナルデインタリーバの構造はＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸ及び／又はＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷの少なくとも一つで構成されることができる。すなわち、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸ及び／又はＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷの値が４に設定されているので、コンボリューショナルデインタリーバの構造は、Ｎ＿ｒｏｗが４、Ｎ＿ｃｏｌｕｍｎが３に設定されることができる。Ｎ＿ｃｏｌｕｍｎはＮ＿ｒｏｗ−１によって得ることができるからである。具体的なコンボリューショナルデインタリーバの動作は次の図で説明することができる。
【０４７６】
図５２は本発明の一実施例によるコンボリューショナルデインタリーバの動作方法を示す。前述したように、コンボリューショナルデインタリーバは二番目フレームからフレームが同期されたと仮定することができる。以下では、前述したコンボリューショナルインタリーバに出力された二番目フレームを用いてコンボリューショナルデインタリーバの動作方法を説明することができる。図示のように、コンボリューショナルデインタリーバはＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ及びＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴを用いて動作することができる。すなわち、コンボリューショナルデインタリーバはＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ＝２情報を用いて、一番目セルを２行に入力することができる。また、インタリービング後、一番目完全なＦＥＣ  ｂｌｏｃｋ（ｆｉｒｓｔ  ｃｏｍｐｌｅｔｅ  ＦＥＣ  ｂｌｏｃｋ）はＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ＝２情報を用いて、ＣＤＩ出力信号に対して２番目セルから始めることができる。その後、インタリービング後、セルデインタリーバは一番目完全なＦＥＣ  ｂｌｏｃｋ（ｆｉｒｓｔ  ｃｏｍｐｌｅｔｅ  ＦＥＣ  ｂｌｏｃｋ）に対してＰＬＰ＿ＴＩ＿ＣＥＬＬＩＮＶ＿ＳＴＡＲＴ情報に基づく２番目インタリービングパターンを用いてセルデインタリービングを遂行することができる。
【０４７７】
以下では、本発明の他の実施例によるタイムインタリービングに用いられるシグナリング情報について説明する。タイムインタリービングに用いられるシグナリング情報はＬ１シグナリングによって放送信号送信装置から放送信号受信装置に伝達されることができる。Ｌ１シグナリングに含まれるＬ１シグナリング情報は静的シグナリング及び動的シグナリングを含むことができ、以下で説明するＴＩシグナリング情報はＬ１シグナリングに含まれた静的シグナリング又は動的シグナリングによって放送信号受信装置に伝達されることができる。
【０４７８】
図５３は本発明の一実施例によるタイムインタリーバを示す。すなわち、図５３の（ａ）は本発明の一実施例による放送信号送信システムにおいてＰＬＰモードによるタイムインタリーバの構成を示す。前述したように、タイムインタリーバはＭｕｌｔｉｐｌｅ−ＰＬＰ（Ｍ−ＰＬＰ）モードでツイストＢＩとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含むことができる。前述したように、コンボリューショナルディレイラインはコンボリューショナルインタリーバと称することができる。このように、ツイストＢＩとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含むタイムインタリーバをハイブリッドＴＩと称することができる。これとは違い、ｓｉｎｇｌｅ−ＰＬＰ（Ｓ−ＰＬＰ）モードの場合、任意のコンボリューショナルインタリーバ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）のみを使うことができる。
【０４７９】
（変形）セルインタリーバはＳ−ＰＬＰ＆Ｍ−ＰＬＰモードで全て適用可能であり、ＰＬＰモードによって同一であるか相異なる動作及び詳細特徴を有することができる。
【０４８０】
ＴＩを構成する各ブロックにＴＩシグナリング情報を用いて動作することができる。すなわち、図示のように、ＴＩに含まれたセルインタリーバ、ツイストＢＩ、コンボリューショナルディレイライン及びＣＩはＴＩシグナリング情報によって動作することができる。ＴＩシグナリング情報は構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリング及び動的シグナリングを含むことができる。
【０４８１】
図５３の（ｂ）は本発明の一実施例によるタイムインタリーバを等価的に示したブロック図である。前述したタイムインタリーバと同一の構成を含むことができ、Ｍｕｌｔｉｐｌｅ−ＰＬＰ（Ｍ−ＰＬＰ）モードでツイストＢＩとコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）を含み、ｓｉｎｇｌｅ−ＰＬＰ（Ｓ−ＰＬＰ）モードの場、任意のコンボリューショナルインタリーバ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）を含むことができる。また、ＴＩは各ＰＬＰモードでセルインタリーバをさらに含むことができる。図示のように、ＴＩシグナリングはＴＩに含まれたセルインタリーバ、ツイストＢＩ、コンボリューショナルディレイライン及びＣＩの動作についての情報を伝達することができ、構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリング及び動的シグナリングを含むことができる。また、各ＰＬＰモードでタイムインタリーバが他のインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含む場合、該当のインタリーバにもＴＩシグナリング情報が伝達されることができる。
【０４８２】
本発明では、ＴＩに含まれた各ブロックの運営のために必要な信号情報の定義について記述することができる。
【０４８３】
図５４は本発明の一実施例によるタイムインタリービングシグナリング情報の一部を示す。ＴＩシグナリング情報は構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールド及び動的シグナリングフィールドを含むことができる。図５４では構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールドに含まれた情報を説明する。構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールドはスーパーフレーム内で一定した（ｃｏｎｓｔａｎｔ）値を有するＴＩシグナリング情報を含むことができる。すなわち、構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールドに含まれた情報はスーパーフレーム単位で変更され、同じスーパーフレーム内では変更されないことができる。構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールドはＰＬＰの個数を示すＮＵＭ＿ＰＬＰによってＳ−ＰＬＰモードとＭ−ＰＬＰ  ｍｏｄｅに区分してシグナリングすることができる。
【０４８４】
Ｓ−ＰＬＰモードのＣＩを動作させるためのシグナリング情報は、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸ、ＰＬＰ＿ＴＩ＿ＲＯＷ＿ＳＩＺＥ、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ及び／又はＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴを含むことができる。また、Ｓ−ＰＬＰモードのＣＩを動作させるためのシグナリング情報はＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬをさらに含むことができる。各シグナリングに対する定義は以下で詳細に説明する。この際、フレキシブルなＣＩ動作支援のために付加のシグナリング情報がＳ−ＰＬＰモードのための構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールドに加えられることができる。
【０４８５】
ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ＿ＭＡＸはＣＩを構成するディレイラインの最大個数を示す情報であり、各ディレイラインは行で表現することができる。
【０４８６】
ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷはＣＩを構成するディレイラインの個数を示す情報であり、各ディレイラインは行で表現することができる。
【０４８７】
ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷはタイムデインタリーバのスイッチの開始位置を示す情報で、スイッチがＦＥＣフレームの開始部分でどの行からデインタリービングを始めるかを示すことができる。すなわち、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷは信号フレームの開始部分でインタリーバセレクターの位置を示す情報であってもよい。本明細書で、デインタリーバのスイッチはセレクター又は整流子（ｃｏｍｍｕｔａｔｏｒ）で表現することができる。本明細書で、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷはＬ１Ｄ＿ＣＩ＿ｓｔａｒｔ＿ｒｏｗで表現することもできる。
【０４８８】
ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴはＡＴＳＣ信号フレーム内で一番目完全なＦＥＣブロックの開始位置を示す情報である。本明細書で、Ｓ−ＰＬＰモードに係わるＦＥＣブロックはＦＥＣフレームと称することができ、ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴはＬ１Ｄ＿ＣＩ＿ＦＥＣＦＲＡＭＥ＿ｓｔａｒｔで表現することもできる。
【０４８９】
ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬは以下のＭ−ＰＬＰモードで説明する。
【０４９０】
Ｍ−ＰＬＰモードのハイブリッドＴＩを動作させるために必要なシグナリング情報はＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳ＿ＭＡＸ、ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨ、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥ、ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ等であり、各シグナリングに対する定義は以下で詳細に説明する。
【０４９１】
ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳ＿ＭＡＸはＦＥＣブロックの最大個数を示す情報である。すなわち、ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳ＿ＭＡＸは現在ＰＬＰのためのインタリービングフレーム当たりＦＥＣブロックの最大個数を示すことができる。
【０４９２】
ＴＩＭＥ＿ＩＬ＿ＴＹＰＥは１ビットフィールドであり、タイムインタリービングのタイプ又はモードを示す情報であってもよい。本明細書で、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥはＬ１Ｄ＿ＨＴＩ＿ｉｎｔｅｒ＿ｆｒａｍｅと称することもできる。ＴＩＭＥ＿ＩＬ＿ＴＹＰＥの値が０に設定されれば、フレーム間インタリービング（ｉｎｔｅｒ−ｆｒａｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）が使われないことを示すことができ、フレーム内インタリービング（ｉｎｔｒａ−ｆｒａｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ））が使われることを示すことができる。ここで、インタリービングフレームは一つ又は複数のＴＩブロックを含むことができる。ＴＩＭＥ＿ＩＬ＿ＴＹＰＥの値が１に設定されれば、フレーム間インタリービング（ｉｎｔｅｒ−ｆｒａｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）が使われることを示すことができ、一つのインタリービングフレームは一つのＴＩブロックを含むことができる。また、インタリービングフレームに含まれた一つのＴＩブロックは複数のＡＴＳＣ放送信号フレームにかけてスプレッドされることができる。
【０４９３】
ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは前述したＴＩＭＥ＿ＩＬ＿ＴＹＰＥによって次のように定義することができる。本明細書で、ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨはＬ１Ｄ＿ＨＴＩ＿ｎｕｍ＿ｔｉ＿ｂｌｏｃｋｓで示すこともできる。ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥの値が１に設定された場合、フレームの個数を示すＰ＿Ｉを意味することができる。ここで、フレームの個数とはタイムインタリービングによって一つのＴＩブロックに属するメモリユニットがスプレッドされて運搬されるフレームの個数を意味することができる。
【０４９４】
ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥの値が０に設定された場合、インタリービングフレーム当たりＴＩブロックの個数であるＮ＿ＴＩを示す情報であり、一つのインタリービングフレームに何個のＴＩブロックが含まれたかを示すことができる。
【０４９５】
仮に、一つのインタリービングフレーム当たり一つのＴＩブロックが含まれ、一つのインタリービングフレーム当たり一つの信号フレームが存在する場合、ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは１に設定し、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥは０に設定することができる。仮に、ＰＬＰに対してタイムインタリービングが使われなければ、ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは０に設定し、ＴＩＭＥ＿ＩＬ＿ＴＹＰＥも０に設定することができる。
【０４９６】
ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬはＡＴＳＣフレームインターバルであるＩ＿ＪＵＭＰを示す情報である。ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬは連結されたＰＬＰのためのスーパーフレーム内でのＡＴＳＣフレームインターバルを示すことができる。また、ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬは一つのＴＩブロックに属するメモリユニットを運ぶ二つのＡＴＳＣフレーム間の距離を示すこともできる。スーパーフレーム内でフレームごとに現れずに一部のフレームでのみ現れるＰＬＰに対してＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬの値は連続したフレーム間のインターバルと同一の値を有することができる。例えば、あるＰＬＰがフレーム１、フレーム４及びフレーム７に属する場合、ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬの値は３に設定することができる。他の例として、あるＰＬＰがフレームごとに登場する場合、ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬの値は１に設定することができる。
【０４９７】
図５５は本発明の一実施例によるタイムインタリービングシグナリング情報のうち他の一部を示す。ＴＩシグナリング情報は構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリングフィールド及び動的シグナリングフィールドを含むことができる。図５５では動的シグナリングフィールドに含まれた情報を説明することができる。動的シグナリングフィールドは一つのフレーム内で一定した（ｃｏｎｓｔａｎｔ）値を有するＴＩシグナリング情報を示すことができる。動的シグナリングフィールドに含まれた情報はフレームごとに変更可能である。すなわち、動的シグナリングフィールドに含まれた情報はフレーム単位で変更され、同じフレーム内では変更されないことができる。動的シグナリングフィールドはＰＬＰの個数を示すＮＵＭ＿ＰＬＰによってＳ−ＰＬＰモードとＭ−ＰＬＰ  ｍｏｄｅに区分してシグナリングすることができる。
【０４９８】
Ｓ−ＰＬＰモードのＣＩを動作させるためのシグナリング情報は、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ及び／又はＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴを含むことができる。各シグナリングに対する定義は以下で詳細に説明する。ここで、ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ、ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴ情報はＣＩ構造及び動作がフレームごとに変わらない場合、使われないかあるいは定義されないこともできる。
【０４９９】
ＰＬＰ＿ＴＩ＿ＮＵＭ＿ＲＯＷはＣＩを構成するディレイラインの個数を示す情報であり、各ディレイラインは行で表現することができる。
【０５００】
ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷはタイムデインタリーバのスイッチの開始位置を示す情報であり、スイッチがＦＥＣフレームの開始部分でどの行からデインタリービングを始めるかを示すことができる。本明細書で、デインタリーバのスイッチはセレクター又は整流子（ｃｏｍｍｕｔａｔｏｒ）で表現することができる。本明細書で、ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷはＬ１Ｄ＿ＣＩ＿ｓｔａｒｔ＿ｒｏｗで表現することもできる。
【０５０１】
ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴはＡＴＳＣ信号フレーム内で一番目完全なＦＥＣブロックの開始位置を示す情報である。本明細書で、Ｓ−ＰＬＰモードに係わるＦＥＣブロックはＦＥＣフレームと称することができ、ＰＬＰ＿ＴＩ＿ＦＥＣＢＬＯＣＫ＿ＳＴＡＲＴはＬ１Ｄ＿ＣＩ＿ＦＥＣＦＲＡＭＥ＿ｓｔａｒｔで表現することもできる。
【０５０２】
Ｍ−ＰＬＰモードのハイブリッドＴＩを動作させるために必要なシグナリング情報はＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳを含むことができる。ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳは８ビットが割り当てられたフィールドであってもよい。ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳは現在ＰＬＰに対するインタリービングフレームに含まれたＦＥＣブロックの個数を示す情報を示すことができる。本明細書で、ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳはＬ１Ｄ＿ＨＴＩ＿ｎｕｍ＿ｆｅｃ＿ｂｌｏｃｋｓで表現することができる。
【０５０３】
図５６は本発明の一実施例によるタイムデインタリーバを示す。すなわち、図５６の（ａ）は本発明の一実施例による放送信号受信システムにおいてＰＬＰモードによるタイムデインタリーバの構成を示す。前述したように、タイムデインタリーバはＭｕｌｔｉｐｌｅ−ＰＬＰ（Ｍ−ＰＬＰ）モードでコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）とツイストＢＤＩを含むことができる。本明細書で、タイムデインタリーバに含まれたコンボリューショナルディレイラインはタイムインタリーバに含まれたコンボリューショナルディレイラインの逆処理（ｉｎｖｅｒｓｅ  ｐｒｏｃｅｓｓｉｎｇ）を遂行することができる。このように、コンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）とツイストＢＤＩを含むタイムデインタリーバをハイブリッドＴＤＩと称することができる。これとは違い、ｓｉｎｇｌｅ−ＰＬＰ（Ｓ−ＰＬＰ）モードの場合、任意のコンボリューショナルデインタリーバ（ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＣＤＩ）のみが使われることができる。
【０５０４】
（変形）セルデインタリーバはＳ−ＰＬＰ＆Ｍ−ＰＬＰモードで全て適用可能であり、ＰＬＰモードによって同一であるか相異なる動作及び詳細特徴を有することができる。
【０５０５】
ＴＤＩを構成する各ブロックにＴＩシグナリング情報を用いて動作することができる。すなわち、図示のように、ＴＤＩに含まれたセルデインタリーバ、ツイストＢＤＩ、コンボリューショナルディレイライン及びＣＤＩはＴＩシグナリング情報によって動作することができる。ＴＩシグナリング情報は構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリング及び動的シグナリングを含むことができる。ＴＤＩが受信して用いるＴＩシグナリング情報は前述した放送信号送信装置が伝送したＴＩシグナリング情報と同一の情報で、Ｌ１シグナリングによって放送信号受信装置が受信することができる。
【０５０６】
図５６の（ｂ）は本発明の一実施例によるタイムデインタリーバを等価的に示したブロック図である。前述したタイムデインタリーバと同一の構成を含むことができ、Ｍｕｌｔｉｐｌｅ−ＰＬＰ（Ｍ−ＰＬＰ）モードでコンボリューショナルディレイライン（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｄｅｌａｙ−ｌｉｎｅ）及びツイストＢＤＩを含み、ｓｉｎｇｌｅ−ＰＬＰ（Ｓ−ＰＬＰ）モードの場合、任意のコンボリューショナルインタリーバ（ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＣＤＩ）を含むことができる。また、ＴＤＩは各ＰＬＰモードでセルデインタリーバをさらに含むことができる。図示のように、ＴＩシグナリングはＴＩに含まれたセルデインタリーバ、ツイストＢＤＩ、コンボリューショナルディレイライン及びＣＤＩの動作についての情報を伝達することができ、構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）シグナリング及び動的シグナリングを含むことができる。また、各ＰＬＰモードでタイムデインタリーバが他のデインタリーバ（ｏｔｈｅｒ  ｉｎｔｅｒｌｅａｖｅｒ）をさらに含む場合、該当のデインタリーバにもＴＩシグナリング情報が伝達されることができる。ＴＤＩが受信して用いるＴＩシグナリング情報は前述した放送信号送信装置が伝送したＴＩシグナリング情報と同一の情報であり、Ｌ１シグナリングによって放送信号受信装置が受信することができる。
【０５０７】
図５７は本発明の他の実施例による次世代放送サービスに対する放送信号伝送装置の構造の一部を示す。
【０５０８】
図示のＢＩＣＭ（Ｂｉｔ  Ｉｎｔｅｒｌｅａｖｅｄ  Ｃｏｄｅｄ  Ｍｏｄｕｌａｔｉｏｎ）エンコーダは前述したコーディング及びモジュレーションモジュールに相当することができる。この実施例で、ＢＩＣＭエンコーダは、ＦＥＣエンコーダ、ビットインタリーバ及び／又は星状マッパを含むことができる。図示のフレーミング及びインタリービングモジュールは前述したタイムインタリーバ、フレームビルダー及び／又は周波数インタリーバを束ねて一度に称する新概念であってもよい。ここで、フレームビルダーはフレーマーと称することもできる。
【０５０９】
実施例によって、タイムインタリーバはフレーミング及びインタリービングモジュールではないＢＩＣＭエンコーダに含まれることもできる。この場合、フレーミング及びインタリービングモジュールはタイムインタリーバを含まないこともできる。また、ＢＩＣＭエンコーダ内でタイムインタリーバは星状マッパ以後に位置することもできる。他の実施例によれば、タイムインタリーバはＢＩＣＭエンコーダとフレーミング及びインタリービングモジュールの間に位置することもできる。この場合、やはりフレーミング及びインタリービングモジュールはタイムインタリーバを含まないこともできる。
【０５１０】
本発明の他の実施例による次世代放送サービスに対する放送信号伝送装置において、前述したセルインタリーバはタイムインタリーバに含まれることができる。すなわち、この実施例のタイムインタリーバはセルインタリーバ、ブロックインタリーバ及び／又はコンボリューショナル（ｃｏｎｖｏｌｕｔｉｏｎａｌ）インタリーバを含むことができる。前記ブロックは省略するか、あるいは同一ないし類似の機能を有する他のブロックに取り替えられることができる。
【０５１１】
本発明は変調順序（ｍｏｄｕｌａｔｉｏｎ  ｏｒｄｅｒ）によってセルを１個又は２個の単位でグルーピング（ｇｒｏｕｐｉｎｇ）してインタリービングを行う方案を提案する。ここで、グルーピングされたセルは前述したタイムインタリービング過程で使うことができる。グルーピングされたセルはブロックインタリーバの入力として使われてブロックインタリーブされ、ついでコンボリューショナルインタリーブされることができる。実施例によって、グルーピングされたセルはコンボリューショナルインタリーバの入力として使われてコンボリューショナルインタリーブされることができる。ここで、２個のセルがグルーピングされる場合、連続した２個のセルがグルーピングの対象となることができる。グルーピングされたセルを対象とするインタリービングはペアワイズ（ｐａｉｒ  ｗｉｓｅ）インタリービング又は拡張されたインタリービング（ｅｘｔｅｎｄｅｄ  ｉｎｔｅｒｌｅａｖｉｎｇ）と呼ぶことができる。グルーピングされたセルはメモリユニット（ＭＵ）と呼ぶことができる。また、本発明はセルを１個又は２個の単位でグルーピング（ｇｒｏｕｐｉｎｇ）してデインタリービングを行う方案を提案する。このようなデインタリービングは提案されたペアワイズインタリービングに対応する受信側動作であってもよく、送信側動作の逆順に遂行されてもよい。
【０５１２】
図５８は本発明の他の実施例によるタイムインタリーバの可能な構造を示す図である。
【０５１３】
前述したように、セルインタリーバはタイムインタリーバに含まれることができる。本発明の他の実施例によるタイムインタリーバは、前述したように、セルインタリーバ、ブロックインタリーバ及び／又はコンボリューショナルインタリーバを含むことができる。実施例によって、タイムインタリーバの内部構造は変更可能である。可能なタイムインタリーバの内部構造が示されている。しかし、本発明はこれに限定されなく、タイムインタリーバの内部構造は本発明の技術的思想内で変更可能である。
【０５１４】
一番目タイムインタリーバの構造（ｔ２０１０）は、ＰＬＰが一つである場合、つまりＳ−ＰＬＰの場合のタイムインタリーバの内部構造であってもよい。この場合、タイムインタリーバはコンボリューショナルインタリービングのためのセルグルーピングを行うセルグルーピングモジュールと、コンボリューショナルインタリーバを含むことができる。ここで、セルグルーピングモジュールはセル対メモリユニットマッパ（ｃｅｌｌ  ｔｏ  Ｍｅｍｏｒｙ  Ｕｎｉｔ  ｍａｐｐｅｒ）と呼ぶこともできる。コンボリューショナルインタリービングが遂行された後には、タイムインタリーバの内外部のメモリユニット対セルデマッパ（Ｍｅｍｏｒｙ  Ｕｎｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍａｐｐｅｒ）がメモリユニットでグルーピングされたセルをセルにデマッピングすることができる（このブロックは示されていない）。実施例によって、タイムインタリーバはセルインタリーバを含むことも、含まないこともできる。
【０５１５】
二番目タイムインタリーバの構造（ｔ２０２０）は、ＰＬＰが複数である場合、つまりＭ−ＰＬＰの場合のタイムインタリーバの内部構造であってもよい。この場合、タイムインタリーバはブロックインタリービング及びコンボリューショナルインタリービングのためのセルグルーピングを行うセルグルーピングモジュールと、ブロックインタリーバ及び／又はコンボリューショナルインタリーバを含むことができる。同様に、コンボリューショナルインタリービングが遂行された後には、メモリユニットからセルにデマッピングされることができる。実施例によって、タイムインタリーバはセルインタリーバを含むことも、含まないこともできる。
【０５１６】
前述したペアワイズインタリービングが遂行されない場合、すなわち１個のセルが１個のメモリユニットである場合、セル対メモリユニットマッパ及び／又はメモリユニット対セルデマッパはタイムインタリーバに含まれないこともできる。
【０５１７】
ＰＬＰの個数はこれに係わるシグナリングフィールドであるＰＬＰ＿ＮＵＭフィールド値から分かる。ＰＬＰ＿ＮＵＭが１である場合、ＰＬＰの個数が一つである場合に相当することができる。
【０５１８】
ここで、セルインタリーバは、ブロックインタリービングに先立ち、ＦＥＣブロック内のセルをインタリービングしてＦＥＣブロックごとに相異なる手順で出力されるようにすることができる。セルインタリーバの動作によってタイムインタリーバのタイムダイバーシティ（ｔｉｍｅ  ｄｉｖｅｒｓｉｔｙ）性能は大きく向上することができる。セルインタリーバはセルをメモリに線形的に書き込み、疑似ランダムシーケンスを用いてランダムに読み取ることによってセルインタリービングを遂行することができる。ブロックインタリーバは少なくとも一つのＦＥＣブロックを含むＴＩブロックをブロックインタリーブすることができる。ブロックインタリーバはＦＥＣブロック内のメモリユニット（ＭＵ）を列（ｃｏｌｕｍｎ）方向に線形的にメモリに書き込み、対角線（ｄｉａｇｏｎａｌ）方向に読み取むことでインタリーブすることができる。この時、仮想メモリユニットがメモリ上で実際メモリユニットより先に位置するように書き込み動作が遂行されることができる。仮想メモリユニットは読み取り過程でスキップされることができる。コンボリューショナルインタリーバはブロックインタリーブされたＴＩブロックを複数の信号フレームに分散させてインタリーブすることができる。コンボリューショナルインタリーバはコンボリューショナルディレイラインであってもよく、任意のコンボリューショナルインタリーバであってもよい。
【０５１９】
図５９は本発明の一実施例によるセルグルーピング過程を示す図である。
【０５２０】
ペアワイズインタリービングが遂行されない場合には、１個のセルが１個のメモリユニット（ＭＵ）に相当することができる。この場合、前述したセル対メモリユニットマッパ及び／又はメモリユニット対セルデマッパは省略することができる。ブロックインタリーバは１個のセル（つまり１個のＭＵ）をメモリに書き込むことができる。その後、ブロックインタリーバは書き込まれたセル（つまり１個のＭＵ）を読み取ることができる。書き込み及び読み取り過程は前述した方式で遂行することができる。この場合、メモリの行数Ｎrは、ＦＥＣブロック内のセルの個数Ｎcellsと同一であってもよい。ペアワイズインタリービングが遂行されない場合をシングルワイズグルーピング（ｓｉｎｇｌｅ  ｗｉｓｅ  ｇｒｏｕｐｉｎｇ）又はシングルワイズインタリービングと呼ぶことができる。
【０５２１】
本発明が提案するペアワイズインタリービングが行われる場合、連続した２個のセルが１個のメモリユニット（ＭＵ）に相当することができる。前述したセル対メモリユニットマッパはＦＥＣブロック内の連続した２個のセルを１個のメモリユニットにマッピングすることができる。ブロックインタリーバはこの連続した２個のセル（つまり１個のＭＵ）をメモリに書き込むことができる。その後、ブロックインタリーバは書き込まれたセルペア（つまり１個のＭＵ）を読み取ることができる。書き込み及び読み取り過程は前述した方式で遂行することができる。この場合、メモリの行数Ｎrは、ＦＥＣブロック内のセルの個数Ｎcellsの半分と同一であっても良い。
【０５２２】
ペアワイズインタリービングの場合において、セルグルーピングが遂行される前のＦＥＣブロック（ｔ３０１０）が示されている。一番目ＦＥＣブロックは０、１、２、３、．．．にインデクシングされたセルを有することができる。セルグルーピングが遂行され、ブロックインタリーバによってメモリに書き込まれた状態（ｔ３０２０）を見れば、メモリアレイの一間に２個の連続したセルが記憶されていることを確認することができる。すなわち、０番及び１番セルがペアとなって記憶され、２番及び３番セルがペアとなってメモリに記憶されることができる。
【０５２３】
実施例によって、セルをＭＵにマッピングする動作は、ブロックインタリーバがＭＵをメモリに書き込む動作と同時に行われることができる。すなわち、前記二つの動作は、連続した２個のセルがメモリアレイの一間にマッピングされることによって同時に遂行されることができる。ここで、メモリアレイの一間をメモリユニットと呼ぶこともできる。
【０５２４】
シングルワイズインタリービングとペアワイズインタリービングの場合はいずれもＭＵ単位でインタリービングを遂行することができる。ただ、シングルワイズインタリービングの場合はＭＵが１個のセルを意味し、ペアワイズインタリービングの場合はＭＵが連続した２個のセルのセルペアを意味することができる。
【０５２５】
ペアワイズインタリービングの場合、１個のＭＵに２個のセルを入れることができ、２個のセルが同じメモリの位置に書き込まれるか読み取られることができる。これにより、インタリービング深さ（ｉｎｔｅｒｌｅａｖｉｎｇ  ｄｅｐｔｈ）が２倍に増加することになる。
【０５２６】
図６０は本発明の一実施例による、変調順序によるセルグルーピング法を示す図である。
【０５２７】
前述したように、変調順序によってシングルワイズインタリービングが遂行されるかあるいはペアワイズインタリービングが遂行されるかが決定可能である。変調順序（ｍｏｄｕｌａｔｉｏｎ  ｏｒｄｅｒ）は星状マッパにどの星状を使うかによって決定されることができる。
【０５２８】
ペアワイズインタリービングの場合、タイムインタリーバのメモリ大きさが制限的であるので、ＱＰＳＫ又は１６ＱＡＭなど、ビットレゾリューションが相対的に小さい変調順序の場合に適用可能である。どのインタリービングが適用されるかに対しては、シグナリングフィールドによってシグナリングされることができる。例えば、送信側ではＰＡＩＲＷＩＳＥ＿ＴＩ＿ＦＬＡＧというフラグフィールドを定義し、ペアワイズインタリービングが遂行されたかを指示することができる。このフィールドが１の値を有すればペアワイズインタリービングを遂行し、０の値を有すればペアワイズインタリービングの代わりにシングルワイズインタリービングを遂行することができる。前述したように、ペアワイズインタリービングは拡張されたインタリービング（ｅｘｔｅｎｄｅｄ  ｉｎｔｅｒｌｅａｖｉｎｇ）と呼ぶこともできる。
【０５２９】
本発明による一実施例において、ＱＰＳＫ及び／又は１６ＱＡＭはシングルワイズ又はペアワイズインタリービングが適用可能であり、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ及び／又は４０９６ＱＡＭはシングルワイズインタリービングが適用可能である。本発明による他の実施例は、ＱＰＳＫの場合にはペアワイズインタリービングが適用され、残りの変調順序に対してはペアワイズインタリービングが適用されないことができる。
【０５３０】
図６１は本発明の一実施例によるセルグルーピングを用いたブロックインタリーバの動作を示す図である。
【０５３１】
前述したペアワイズインタリービングが使われる場合、セルグルーピングによって連続した２個のセルが１個のＭＵにマッピングされることができる。図示のブロックインタリーバのメモリ（ｔ５０１０）において、陰影処理されたデータＭＵにはそれぞれ２個の連続したセルが記憶されることができる。この書き込み動作は前述したように列方向に遂行することができる。陰影処理されていない仮想ＦＥＣブロック内の仮想ＭＵ（Ｖｉｒｔｕａｌ  ＭＵ）は、メモリアレイ内でデータＭＵより先に位置することができる。その後、前述したブロックインタリーバの動作によって対角線方向に各ＭＵが読み取られることができる。これによってペアとなったセルがメモリの同一位置で読み取られることができる（ペアワイズインタリービング）。前述したように、仮想ＭＵは読み取り動作時にスキップされ、読み取られないこともある。
【０５３２】
ペアワイズグルーピング（インタリービング）が使われたブロックインタリービング動作は図示のように数学的に表現することができる。ｋはインデックス、Ｎrはメモリの行数、Ｎcはメモリの列数、Ｎdiffは仮想ＦＥＣブロックの個数、各ＭＵのメモリアレイ上の座標は（ｒk、ｃk）、ｔkはツイスティングパラメータ、θkはＭＵの位置と言える。特に、表示されたｉｆ節（ｔ５０２０）に相当する部分は、仮想ＭＵをスキップして読み取らないことに関連した部分であってもよい。ＭＵのθkがＮr＊Ｎdiffより小さい場合、読み取り過程中にスキップされることができる。
【０５３３】
図６２は本発明の他の実施例によるタイムデインタリーバの可能な構造を示す図である。
【０５３４】
本発明の他の実施例によるタイムデインタリーバは、前述した本発明の他の実施例によるタイムインタリーバに対応する受信側モジュールであってもよい。ここで、タイムデインタリーバはパーシング及びデインタリービングモジュールに含まれることができる。パーシング及びデインタリービングモジュールは周波数デインタリーバ、フレームパーサー及び／又はタイムデインタリーバを束ねて一度に称する新概念であってもよい。
【０５３５】
前述したように、セルデインタリーバはタイムデインタリーバに含まれることができる。本発明の他の実施例によるタイムデインタリーバは、前述したように、コンボリューショナルデインタリーバ、ブロックデインタリーバ及び／又はセルデインタリーバを含むことができる。実施例によって、タイムデインタリーバの内部構造は変更可能である。可能なタイムデインタリーバの内部構造が示されている。しかし、本発明はこれに限定されなく、タイムインタリーバの内部構造は本発明の技術的思想内で変更可能である。
【０５３６】
一番目タイムデインタリーバの構造（ｔ６０１０）は、ＰＬＰが一つである場合、つまりＳ−ＰＬＰの場合のタイムデインタリーバの内部構造であってもよい。この場合、タイムデインタリーバはコンボリューショナルデインタリーバとセルパーサーを含むことができる。セルパーサーはメモリユニットにグルーピングされたセルをデマッピングし、さらにセルを出力することができる。ここで、セルパーサーはメモリユニット対セルデマッパと呼ぶこともできる。コンボリューショナルインタリービングが遂行される前、タイムデインタリーバの内／外部のセル対メモリユニットマッパがセルをさらにメモリユニットにグルーピングすることができる（このブロックは示されていない）。実施例によって、タイムデインタリーバはセルデインタリーバを含むことも、含まないこともできる。
【０５３７】
二番目タイムデインタリーバの構造（ｔ６０２０）は、ＰＬＰが複数の場合、つまりＭ−ＰＬＰの場合のタイムデインタリーバの内部構造であってもよい。この場合、タイムデインタリーバはコンボリューショナルデインタリーバ、ブロックデインタリーバ及び／又はセルパーサーを含むことができる。セルパーサーは前述したようであってもよい。同様に、コンボリューショナルデインタリービングが遂行される前、タイムデインタリーバの内／外部のセル対メモリユニットマッパがセルをさらにメモリユニットにグルーピングすることができる（このブロックは示されていない）。実施例によって、タイムデインタリーバはセルデインタリーバを含むことも、含まないこともできる。
【０５３８】
前述したペアワイズインタリービングが遂行されない場合、すなわち１個のセルがまさに１個のメモリユニットである場合、セル対メモリユニットマッパ及び／又はメモリユニット対セルデマッパはタイムデインタリーバに含まれないこともできる。
【０５３９】
セルパーサーは前述したＰＡＩＲＷＩＳＥ＿ＴＩ＿ＦＬＡＧフィールドが指示する通りにペアワイズが遂行されたかを判断することができる。これにより、メモリユニットでセルをデマッピングする動作を遂行することができる。
【０５４０】
タイムデインタリーバの動作及び構造は送信部のタイムインタリーバの動作及び構造の逆過程／逆構造であってもよい。ここで、コンボリューショナルデインタリーバはＭＵを、コンボリューショナルインタリービングの逆過程に相当する動作を遂行することによってデインタリーブすることができる。ブロックデインタリーバは対角線方向にＭＵをメモリに書き込み、さらに列方向にＭＵを読み取る。この時、仮想ＦＥＣブロックの仮想ＭＵを考慮してＭＵをメモリに書き込むことができる。セルデインタリーバは一つのＦＥＣブロック内でインタリーブされたセルをさらに元の状態に戻すデインタリービングを遂行することができ、この時に使われるアルゴリズムは送信部で使われるアルゴリズムと同一であっても良い。
【０５４１】
図６３は本発明の一実施例によるセルグルーピングを用いたブロックデインタリーバの動作の数学的表現を示す図である。
【０５４２】
本発明の一実施例によるブロックデインタリーバの動作は、前述したセルグルーピングを用いたブロックインタリーバの動作の逆過程であってもよい。このブロックデインタリーバはシングルメモリデインタリービングを支援することができる。すなわち、シングルメモリでブロックデインタリービングを遂行することができる。
【０５４３】
前述したブロックインタリービング動作において、仮想ＭＵは読み取り動作時にスキップされた。受信側ではスキップされた仮想ＭＵを復元することによってブロックデインタリービングを遂行することができる。ＶＢＲサービスケースにおいて、送信側でスキップされた仮想ＭＵはブロックデインタリーバのメモリに書き込まれる前に復元されることができる。仮想ＭＵが復元された後、対角線方向にＭＵを書き込み、列方向にＭＵを読み取ることで、デインタリービングを遂行することができる。
【０５４４】
図６４は本発明の一実施例によるＬＤＭ（Ｌａｙｅｒｅｄ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）構造を示す図である。
【０５４５】
本発明は、各ＰＬＰレベルでＬＤＭを用いてデータを処理する方法と、それによるタイムインタリーバの連動動作を提案することができる。ＬＤＭは他のパワーレベルを有する複数のデータストリームを結合させる星状重畳（ｓｕｐｅｒｐｏｓｉｔｉｏｎ）技法であってもよい。ＬＤＭは基本送信機構造にアッパーレイヤー構造を加えることができる。これにより、ＬＤＭは、一つのＲＦチャネルを介した伝送において互いに異なるモジュレーション及び／又はチャネルコーディングスキームを可能にすることができる。
【０５４６】
図示のＬＤＭ構造は、ベースライン（ｂａｓｅｌｉｎｅ）レイヤーによるＢＩＣＭエンコーダｔ８０１０、アッパー（Ｕｐｐｅｒ）レイヤーによるＢＩＣＭエンコーダｔ８０２０、ＬＤＭインジェクション（ｉｎｊｅｃｔｉｏｎ）モジュールｔ８０４０及び／又はフレーミング及びインタリービングモジュール及びその後続モジュールｔ８０３０を含むことができる。ここで、ベースラインレイヤーはコア（ｃｏｒｅ）レイヤー、アッパーレイヤーはエンハンスド（ｅｎｈａｎｃｅｄ）レイヤーと呼ぶことができる。ここでは２個のレイヤーを有する構造を提示したが、本発明はこれに限定されず、後述する発明の要旨に基づいて３個以上のレイヤーを有する構造も可能である。図示しながったが、ベースライン／アッパーレイヤーによるそれぞれのＢＩＣＭエンコーダの前端に、それぞれのレイヤーによる入力フォーマッティングモジュールが位置することができる。
【０５４７】
図示のＢＩＣＭエンコーダｔ８０１０、ｔ８０２０はそれぞれＦＥＣエンコーダ、ビットインタリーバ及び／又は星状マッパを含むことができ、ビット対セルデマルチプレックスは省略することができる。実施例によって、星状マッパを省略することができる。ＢＩＣＭの内部モジュールの動作は前述したようであってもよい。
【０５４８】
ベースラインレイヤー（コアレイヤー）は室内又は移動受信環境のようにチャネルフェーディングがひどい環境におけるロバストな（ｒｏｂｕｓｔ）伝送を目標とすることができる。一方、アッパーレイヤー（エンハンスドレイヤー）は固定受信などのように高いスループット（ｔｈｒｏｕｇｈｐｕｔ）の伝送が可能な環境で活用することができる。このために、ベースラインレイヤーは、アッパーレイヤーと同等であるかよりロバストな（ｒｏｂｕｓｔ）ＭＯＤＣＯＤ組合せを用いることができる。ベースレイヤーは低い順序の星状と低いコードレートを用いることができ、アッパーレイヤーは高い順序の星状と高いコードレートを活用することができる。
【０５４９】
図示のＬＤＭインジェクションモジュールｔ８０４０はそれぞれのレイヤーでＦＥＣエンコーディングなどの処理過程を経たデータを合わせることができる。ＬＤＭインジェクションモジュールの内部構造は、図示のように、インジェクションレベルコントローラｔ８０４１、アダー（ａｄｄｅｒ）及び／又はパワーノーマライゼーションモジュールｔ８０４２を含むことができる。
【０５５０】
インジェクションレベルコントローラｔ８０４１はアッパーレイヤーのパワーレベルを調節することができる。これはベースラインレイヤーとアッパーレイヤーの間のパワー比を調節するためである。この時、ベースラインレイヤーとアッパーレイヤーの伝送電力の和は１となるように調節することができる（ｎｏｒｍａｌｉｚｉｎｇ  ｔｏ  ｕｎｉｔｙ）。インジェクションレベルコントローラによってアッパーレイヤーのベースラインレイヤーに比べてパワーが減ることができる。これは出力伝送エネルギーが所望のビットレートを有し得るようにするためであり得る。アッパーレイヤーのベースラインレイヤーに対するインジェクションレベルはシグナリング情報などによってシグナリングされることができる。実施例によって、インジェクションレベルコントローラはベースラインレイヤーの方に位置し、ベースラインレイヤーのパワーを調節して両レイヤー間のパワー比を合わせることもできる。
【０５５１】
その後、アダー（ａｄｄｅｒ）はそれぞれのレイヤーのセルどうし結合する過程を遂行することができる。パワーノーマライゼーションモジュールｔ８０４２は、結合されたデータに対してパワーノーマライゼーションを遂行して出力することができる。アッパーレイヤーからベースラインレイヤーへの結合は、受信部の複雑度を考慮して、タイムインタリーバ（又はセルインタリーバ）以前になされることができる。
【０５５２】
ベースラインレイヤーとアッパーレイヤーのデータが合わせられたＬＤＭデータ（ＬＤＭ信号）は前述したタイムインタリーバなどのモジュール／ブロックを通過することができる。すなわち、以後のモジュールは各レイヤーが共有することができる。したがって、以後のインタリービング深さ（ｉｎｔｅｒｌｅａｖｉｎｇ  ｄｅｐｔｈ）は同一であり得る。例えば、各レイヤーに対してタイムインタリーバが共有されることができ、ＬＤＭデータは前述したタイムインタリーバによって処理することができる。すなわち、前述したように、Ｓ−ＰＬＰの場合にはコンボリューショナルインタリーバを含むタイムインタリーバを、Ｍ−ＰＬＰの場合にはセルインタリーバ、ブロックインタリーバ及び／又はコンボリューショナルインタリーバを含むタイムインタリーバを使うことができる。ベースラインレイヤーとアッパーレイヤーは同じＰＬＰモード、つまりＳ−ＰＬＰ又はＭ−ＰＬＰモードを有することができる。図示のＬＤＭインジェクション以後の構造ｔ８０３０では、セルインタリーバがタイムインタリーバの外部に位置するが、実施例によってセルインタリーバはタイムインタリーバの内部に位置することもできる。その後、フレーミング、周波数インタリービング又はＭＩＳＯ（２Ｄ−ｅＳＦＮ）などの追加処理を実施例によって選択的に遂行することができる。
【０５５３】
図６５は本発明の一実施例による受信側ＬＤＭ構造を示す図である。
【０５５４】
受信側ＬＤＭ構造は、前述した送信側のＬＤＭ構造の逆過程で遂行することができる。ベースラインレイヤーのデコーディングのためには、アッパーレイヤーを先に相殺（ｃａｎｃｅｌｌａｔｉｏｎ）させることが必要であることもある。このためには、各レイヤー間の十分な受信ＳＮＲマージン（ｍａｒｇｉｎ）が必要であることもある。図示の実施例は、アッパーレイヤーを先にデコードし、これを用いてベースラインレイヤーからアッパーレイヤーによる干渉を除去してベースラインレイヤーをデコードする。しかし、実施例によって、先にベースラインレイヤーをデコードした後、これを用いてベースラインレイヤーによる干渉を除去してアッパーレイヤーをデコードすることもできる。
【０５５５】
図示の受信側ＬＤＭ構造において、ＭＩＳＯデコーディング、フレームパーシングなどの処理過程を経た後、タイムデインタリーバによるタイムデインタリービングを遂行することができる。図示の実施例ではセルデインタリーバがタイムデインタリーバの外部に位置するが、前述したように、セルデインタリーバはタイムデインタリーバの内部に位置することもできる。
【０５５６】
まず、アッパーレイヤーに相当するデータに対してデコーディングを遂行することができる（ｔ９０１０）。このデコーディング過程は、前述したＢＩＣＭデコーダのように、星状デマッパ、ビットデインタリーバ及び／又はＦＥＣデコーダを通過することによって遂行することができる。ここで、セル対ビットマルチプレックスは省略することができる。この過程によって、アッパーレイヤーに相当するデータがデコードされて出力されることができる（ｔ９０６０）。
【０５５７】
その後、ベースラインレイヤーに相当するデータに対するデコーディングのための干渉除去動作を遂行することができる。アッパーレイヤーのデコーディング後のデータ（ｔ９０６０）はさらに符号化／変調されることができる（ｔ９０２０）。この過程はビットインタリーバ及び／又は星状マッパによって遂行することができる。ここで、ビット対セルデマルチプレックスは省略することができる。この過程によってベースラインレイヤーと同期することができる。
【０５５８】
ベースラインレイヤーに相当するデータは、タイムデインタリービングの後、ＦＥＣブロックバッファに伝達され、アッパーレイヤー側がデコードされるまで待機することができる（ｔ９０３０）。ＦＥＣブロックバッファのベースラインレイヤーに相当するデータは、さらに符号化／変調されたアッパーレイヤーのデータを用いて、アッパーレイヤーによる干渉を除去（ｃａｎｃｅｌｌａｔｉｏｎ）することができる（ｔ９０４０）。
【０５５９】
干渉除去動作の後、ベースラインレイヤーのデータに対する復元動作を遂行することができる（ｔ９０５０）。この動作は、前述したＢＩＣＭデコーダのように、星状デマッパ、ビットデインタリーバ及び／又はＦＥＣデコーダを通過することによって遂行することができる。ここで、セル対ビットマルチプレックスは省略することができる。この過程によって、ベースラインレイヤーに相当するデータが、アッパーレイヤーによる干渉なしでデコードされて出力されることができる（ｔ９０７０）。
【０５６０】
図示のベースラインレイヤーの復元動作（ｔ９０５０）において、ビットデインタリーバの前に付加のバッファが位置することができる。ＦＥＣブロックバッファはアッパーレイヤーのデコーディングが終わるまで待機するためであってもよい。しかし、この付加のバッファは、アッパーレイヤーとベースラインレイヤーのＦＥＣ同期を同等に合わせるためのものであってもよい。これによって、ビットデインタリーバとＦＥＣデコーダのためのＦＥＣサイズを合わせることができる。この付加のバッファの位置は実施例によって変更可能である。
【０５６１】
デコードされたアッパーレイヤーのデータとベースラインレイヤーのデータ（ｔ９０６０、ｔ９０７０）はその後にそれぞれのレイヤーのための出力フォーマッティングモジュールによって処理されることができる。図示のＬＤＭの受信側構造において、星状マッパと星状デマッパは実施例によって省略することができる。
【０５６２】
図６６は本発明の一実施例によるＳ−ＰＬＰにおけるコンボリューショナルインタリーバを示す図である。
【０５６３】
まず、タイムインタリーバ内のコンボリューショナルインタリーバの入力は、前述したＭＵのシーケンスであってもよい。これはｇqで表現することができる。Ｓ−ＰＬＰの場合、前述したように、タイムインタリーバはコンボリューショナルインタリーバを含むことができる。実施例によって、Ｓ−ＰＬＰでありながらペアワイズインタリービングが使われる場合、タイムインタリーバはセル対メモリユニットマッパ、コンボリューショナルインタリーバ及び／又はメモリユニット対セルデマッパを含むことができる。
【０５６４】
コンボリューショナルインタリーバはＮrows個の行のディレイラインを有することができる。ここで、ｋ番目ラインはｋ個のメモリユニットを有することができる（ｋ＝０、１、…、Ｎrows−１）。ここで、メモリユニットはディレイラインにおいて入力ＭＵを記憶するディレイエルレメントを意味することができる。コンボリューショナルインタリーバの行数ＮcolumnsはＮrows−１個であってもよい。入力と出力は二つの整流子（ｃｏｍｍｕｔａｔｏｒ）によってコントロールすることができる。この整流子は、一つのシンボルが書き込まれるか読み取られた後、それぞれ周期的に下方にスイッチングして行くことができる。すなわち、最も下までスイッチングされた状態で一つのシンボル／データが書き込まれるか読み取られた後にはさらに一番目行にスイッチングしていくことができる。二つの整流子はそれぞれのサイクルで、同じ位置ｋに位置することができる。ここで、全てのメモリユニットの個数はＮrows＊（Ｎrows−１）／２個であってもよい。
【０５６５】
入力整流子が位置ｋに位置している場合、入力ＭＵであるｇqがｋ番目ディレイラインに書き込まれることができる。この過程のためには、まずｋ番目ディレイラインのディレイエルレメントは、それぞれ記憶していたメモリコンテンツ（データ）を右側のディレイエルレメントにシフトさせることができる。ｋ番目ディレイラインの最右側にあったディレイエルレメントは、出力整流子を介して、記憶していたデータを出力することができる。その後、入力ＭＵであるｇqがｋ番目ディレイラインの最左側のディレイエルレメントに書き込まれることができる。このように、ＦＩＦＯ処理を遂行することができる。二つの整流子は書き込み動作の後、（ｋ＋１  ｍｏｄｕｌｏ  Ｎrows）番目ラインに周期的に移動することができる。
【０５６６】
前述したように、ＭＵは１個又は２個のセルを含むことができる。２個以上のセルがＭＵに含まれる場合、インタリービング深さが増加することができる。コンボリューショナルインタリーバの行の大きさはシグナリングによって決定されることができる。ＬＤＭシステムの場合、タイムインタリーバを共有するので、各レイヤーが受けるコンボリューショナルインタリービング深さ（ｄｅｐｔｈ）は同一であってもよい。
【０５６７】
図６７は本発明の一実施例によるＳ−ＰＬＰにおけるコンボリューショナルインタリーバのためのシグナリング情報を示す図である。
【０５６８】
本発明は図示の４個のシグナリング情報を提案し、このシグナリング情報はＬＤＭが活用される場合にも使うことができる。
【０５６９】
ＰＬＰ＿ＮＵＭ＿ＴＩ＿ＲＯＷＳは、コンボリューショナルインタリーバの行のサイズ、つまりＮrowsを示すことができる。行のサイズをシグナリングすることによって、コンボリューショナルインタリーバの全体構造を決定することができる。このフィールドの値はＰＬＰによって決定される値で、Ｌ１ポストの構成情報（ｃｏｎｆｉｇｕｒａｂｌｅ）パート又はＰＬＳ２の静的パートを介して伝達されることができる。このフィールドは２ビットの大きさを有することができ、図示のように００の値を有する場合は１０２４個の行、０１の値を有する場合は８８７個の行、１０の値を有する場合は７２４個の行、１１の値を有する場合は５１２個の行がコンボリューショナルインタリーバに含まれることをシグナリングすることができる（ｔ１１０１０）。受信側ではこのフィールドを介してコンボリューショナルインタリーバの構造が分かる。
【０５７０】
ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷは、伝送される信号フレームの開始点で、コンボリューショナルインタリーバのセレクター（整流子）がどの位置にあるかを指示することができる。このフィールドは信号フレームごとに違う値なので、Ｌ１ポストの動的（ｄｙｎａｍｉｃ）パート又はＰＬＳ２の動的パートを介して伝達されることができる。このフィールドは１１ビットの大きさを有することができる。受信側では、このフィールドを介して、信号フレームの一番目セルがコンボリューショナルデインタリーバの適切な整流子に位置することができる。
【０５７１】
ＰＬＰ＿ＴＩ＿ＦＥＣＦＲＡＭＥ＿ＳＴＡＲＴ＿ＬＬは、伝送される信号フレームの一番目完全な（ｃｏｍｐｌｅｔｅ）アッパーレイヤーのＦＥＣフレームの開始点を指示することができる。すなわち、アッパーレイヤーを通過する一番目ＦＥＣフレームの開始点がこのフィールドによって指示されることができる。この開始点はセルインデックスの形態で指示されることができる。このフィールドは信号フレームごとに違う値なので、Ｌ１ポストの動的（ｄｙｎａｍｉｃ）パート又はＰＬＳ２の動的パートを介して伝達されることができる。このフィールドは１５ビットの大きさを有することができる。受信側では、このフィールドを介してアッパーレイヤーの一番目ＦＥＣフレームの開始点が分かる。
【０５７２】
現在と次の信号フレームに完全に登場するＦＥＣフレームをシグナリングするために、いくつかの条件を満たす必要がある。このフィールドが指示する開始点をｎと言うと、信号フレームのｎ番目セルのための行インデックスをＲｓと言える。Ｒｓは（ＰＬＰ＿ＴＩ＿ＦＥＣＦＲＡＭＥ＿ＳＴＡＲＴ＋ＰＬＰ＿ＴＩ＿ＳＴＡＲＴ＿ＲＯＷ）とＮrowsをモジュールに演算した値と定義することができる。この時、ＰＬＰ＿ＴＩ＿ＦＥＣＦＲＡＭＥ＿ＳＴＡＲＴはＲｓ＊（Ｎrows＋１）より大きいか同一である時にだけ前述した条件を満たすことができる。ＦＥＣフレームの開始点が前述した条件を満たすことができない場合、つまり同じＦＥＣフレームに属するセルが以前に伝送された信号フレームにも属する場合には、次のＦＥＣフレームの開始点が前述した条件を満たすかをチェックすることができる。これはコンボリューショナルインタリーバの遅延特性によるものであり得る。
【０５７３】
ＰＬＰ＿ＴＩ＿ＦＥＣＦＲＡＭＥ＿ＳＴＡＲＴ＿ＵＬは、伝送される信号フレームの一番目完全なベースラインレイヤーのＦＥＣフレームの開始点を指示することができる。これは、前述したＰＬＰ＿ＴＩ＿ＦＥＣＦＲＡＭＥ＿ＳＴＡＲＴ＿ＬＬと同様であるが、ベースラインレイヤーに係わるフィールドである点が違う。この二つのフィールドが指示するレイヤーは実施例によって取り替えられることができる。各レイヤーのＦＥＣフレームの開始点は互いに異なることができる。
【０５７４】
図６８は本発明の一実施例による放送信号を伝送する方法を示す図である。
【０５７５】
本発明の一実施例による放送信号を伝送する方法は、複数のＰＬＰのデータをエンコードする段階、複数のＰＬＰのエンコードされたデータを処理する段階、及び／又は波形変調して伝送する段階を含むことができる。
【０５７６】
この実施例において、前述したエンコーダは複数のＰＬＰ内のデータをエンコードすることができる（ｔ１２０１０）。ここで、ＰＬＰはＤＰと呼ぶこともできる。ここで、エンコーダは前述したＢＩＣＭエンコーダに相当することができる。実施例によって、ＢＩＣＭエンコーダは、ＦＥＣエンコーダ、ビットインタリーバ及び／又は星状マッパを含むことができる。実施例によって、ＢＩＣＭエンコーダは、セルインタリーバ、及びタイムインタリーバを含まないこともできる。
【０５７７】
エンコードされた複数のＰＬＰ内のデータはフレーミング及びインタリービングブロックによって処理されることができる（ｔ１２０２０）。ここで、フレーミング及びインタリービングブロックは前述したようである。この処理によって少なくとも一つの信号フレームが出力されることができる。実施例によって、フレーミング及びインタリービングブロックがエンコードされたデータを処理する段階は、タイムインタリーバが複数のＰＬＰ内のデータをタイムインタリーブする段階、フレーマーがタイムインタリーブされたデータを少なくとも一つの信号フレームにフレームマッピングする段階及び／又は周波数インタリーバが信号フレームのデータを周波数インタリーブする段階をさらに含むことができる。
【０５７８】
その後、波形変調によって前述した少なくとも一つの信号フレームのデータを変調することができる（ｔ１２０３０）。波形変調は波形生成ブロックによって遂行することができ、これは実施例によってＯＦＤＭモジュール、波形モジュールなどと呼ぶこともできる。波形生成ブロックの動作によって、波形変調されたデータを含む放送信号が伝送されることができる。波形生成ブロックは実施例によって少なくとも一つのアンテナを含むことができる。
【０５７９】
本発明の他の実施例による放送信号を伝送する方法において、前述した複数のＰＬＰ内のデータをエンコードする段階は、第１レイヤーの少なくとも一つのＰＬＰ内のデータをエンコードする段階及び／又は第２レイヤーの残りのＰＬＰ内のデータをエンコードする段階を含むことができる。前述したＬＤＭ構造によって、各レイヤー別にＰＬＰのエンコーディングを遂行することができる。二つ又はそれ以上のレイヤーに対し、それぞれのレイヤーに相当するＰＬＰに対してエンコーディングを遂行することができる。実施例によって、各レイヤーで一つのＰＬＰをエンコードするか、一つ以上のＰＬＰをエンコードすることができる。それぞれのレイヤーでのエンコーディングはエンコーダ内の第１エンコーダ及び第２エンコーダによって遂行することができる。
【０５８０】
本発明のさらに他の実施例による放送信号を伝送する方法は、第１レイヤー及び第２レイヤーを合わせる（ｃｏｍｂｉｎｉｎｇ）段階をさらに含むことができる。これは、インジェクションブロック又はＬＤＭインジェクションブロックによって遂行することができる。この合わせる段階はタイムインタリービング以前に遂行することができる。第１レイヤー及び第２レイヤーでエンコードされたデータはタイムインタリービングの遂行前にインジェクションブロックによって合わせられることができる。
【０５８１】
本発明のさらに他の実施例による放送信号を伝送する方法において、合わせる（ｃｏｍｂｉｎｉｎｇ）段階は、第２レイヤーのインジェクションレベルをコントロールする段階、第１レイヤーとコントロールされた第２レイヤーを合わせる段階及び／又は合わせられたデータの総パワーをノーマライゼーションする段階を含むことができる。ここで、各段階は、インジェクションレベルコントローラ、アダー（ａｄｄｅｒ）及び／又はパワーノーマライザーによって遂行することができる。ここで、第２レイヤーのインジェクションレベルコントローリングは、第１レイヤーに対する（ｒｅｌａｔｉｖｅ  ｔｏ）第２レイヤーのパワーを減少させることによって遂行することができる。
【０５８２】
本発明のさらに他の実施例による放送信号を伝送する方法において、第１レイヤーで行われるエンコーディングは第２レイヤーで行われるエンコーディングよりもっとロバストに遂行することができる。このために、第１及び２レイヤーにおけるパラメータの組合せを決定することができる。ここで、パラメータの組合せはモジュレーション及び／又はコードレート、つまりＭＯＤＣＯＤなどを意味することができる。
【０５８３】
本発明のさらに他の実施例による放送信号を伝送する方法において、タイムインタリービングはコンボリューショナルインタリービングを含むことができる。このコンボリューショナルインタリービングはコンボリューショナルインタリーバによって遂行することができる。すなわち、タイムインタリーバはコンボリューショナルインタリーバを含むことができる。このようなタイムインタリーバの構造はＬＤＭが活用される場合の構造であってもよい。このコンボリューショナルインタリービングは合わせられた第１及び第２レイヤーのデータに遂行することができる。
【０５８４】
本発明のさらに他の実施例による放送信号の伝送方法において、第１レイヤーは前述したコアレイヤー、第２レイヤーは前述したエンハンスドレイヤーであってもよい。
【０５８５】
本発明のさらに他の実施例による放送信号の伝送方法において、前述したタイムインタリーバがタイムインタリーブする段階は、セルインタリーバがＰＬＰ内のデータをセルインタリーブする段階、ブロックインタリーバがＰＬＰ内のデータをブロックインタリーブする段階及び／又はコンボリューショナルインタリーバがＰＬＰ内のデータをコンボリューショナルインタリーブする段階をさらに含むことができる。セルインタリーバ、ブロックインタリーバ及び／又はコンボリューショナルインタリーバは前述したタイムインタリーバに含まれることができる。このようなタイムインタリーバの構造はＬＤＭが活用されない場合の構造であってもよい。このようなタイムインタリーバの構造はＰＬＰが複数の場合に使われる構造であってもよい。
【０５８６】
本発明のさらに他の実施例による放送信号を伝送する方法において、前述したブロックインタリービングは、ＦＥＣブロックをメモリに列方向に書き込み、書き込まれたＦＥＣブロックのＭＵを対角線方向に読み取る段階を含むことができる。書き込み動作において、メモリ上で仮想ＦＥＣブロックが書き込まれた実際データＦＥＣブロックの前に位置することができる。読み取り動作において、仮想ＦＥＣブロックの仮想ＭＵは読み取らずにスキップすることができる。
【０５８７】
本発明のさらに他の実施例による放送信号の伝送方法において、それぞれのＭＵは１個又は２個の連続したセルを含むことができる。これは星状マッピングにおける変調順序によって決定することができる。
【０５８８】
本発明の一実施例による放送信号受信方法を説明する。この方法は図面に示されていない。
【０５８９】
本発明の一実施例による放送信号受信方法は、放送信号を受信して波形復調する段階、信号フレーム内のデータを処理する段階及び／又はＰＬＰ内のデータをデコードする段階を含むことができる。
【０５９０】
まず、波形ブロックが少なくとも一つの信号フレームを有する放送信号を受信することができる。波形ブロックは送信側の波形生成ブロックに対応する受信側ブロックであってもよい。波形ブロックは信号フレーム内のデータを復調することができる。
【０５９１】
その後、パーシング及びデインタリービングブロックは少なくとも一つの信号フレーム内の復調されたデータを処理することができる。パーシング及びデインタリービングブロックは送信側のフレーミング及びインタリービングブロックに対応する受信側ブロックであってもよい。パーシング及びデインタリービングブロックはフレーミング及びインタリービングブロックの逆過程を遂行することができる。この処理動作によって複数のＰＬＰが出力されることができる。パーシング及びデインタリービングブロックの処理段階は、周波数デインタリーバが少なくとも一つの信号フレーム内のデータを周波数デインタリーブする段階、フレームパーサーが少なくとも一つの信号フレームでＰＬＰをフレームパーシングする段階及び／又はタイムデインタリーバがＰＬＰ内のデータをタイムデインタリーブする段階をさらに含むことができる。すなわち、パーシング及びデインタリービングブロックは、周波数デインタリーバ、フレームパーサー及び／又はタイムデインタリーバをさらに含むことができる。周波数デインタリーバ、フレームパーサー及び／又はタイムデインタリーバは、送信側の周波数インタリーバ、フレーマー、タイムインタリーバに対応する受信側モジュールであり、各送信側モジュールの逆過程を遂行することができる。
【０５９２】
その後、デコーダは複数のＰＬＰ内のデータをデコードすることができる。ここで、デコーダは送信側のエンコーダ又はＢＩＣＭエンコーダに対応する受信側ブロックであってもよい。デコーダは星状デマッパ、ビットデインタリーバ及び／又はＦＥＣデコーダをさらに含むことができる。
【０５９３】
本発明の他の実施例による放送信号受信方法は、タイムデインタリーブされたデータを第１レイヤーと第２レイヤーに分ける段階をさらに含むことができる。これは、各レイヤー別デコーディングの遂行前に遂行することができる。ＬＤＭインジェクションブロックに対応する受信側モジュールであるＬＤＭスプリッティングブロックがこの動作を遂行することができる。
【０５９４】
本発明のさらに他の実施例による放送信号受信方法において、デコーディング段階は第２レイヤーの少なくとも一つのＰＬＰをデコードし、第１レイヤーの残りのＰＬＰをデコードする動作を含むことができる。
【０５９５】
本発明のさらに他の実施例による放送信号受信方法において、第１レイヤーの残りのＰＬＰをデコードする動作は、まず、デコードされた第２レイヤーを再びエンコードし、再びエンコードされた第２レイヤーを用いて、第２レイヤーによる干渉を第１レイヤーから除去し、干渉が除去された第１レイヤーのデータに対してデコーディングを遂行する動作を含むことができる。各段階は、それぞれ再エンコーダ（ｒｅ−ｅｎｃｏｄｅｒ）、干渉除去器（ｉｎｔｅｒｆｅｒｅｎｃｅ  ｒｅｍｏｖｅｒ）及び／又は内部デコーダ（ｉｎｎｅｒ  ｄｅｃｏｄｅｒ）によって遂行することができる。この内部ブロックは、前述したＬＤＭスプリッティングブロック、スプリッティングブロックに含まれることができる。
【０５９６】
本発明のさらに他の実施例による放送信号受信方法において、第１レイヤーで行われるエンコーディングは第２レイヤーで行われるエンコーディングよりもっとロバストに遂行することができる。このために、第１及び第２レイヤーにおけるパラメータの組合せを決定することができる。ここで、パラメータの組合せはモジュレーション及び／又はコードレート、つまりＭＯＤＣＯＤなどを意味することができる。
【０５９７】
本発明のさらに他の実施例による放送信号受信方法において、タイムデインタリービングはコンボリューショナルデインタリービングを含むことができる。このコンボリューショナルデインタリービングはコンボリューショナルデインタリーバによって遂行することができる。すなわち、タイムデインタリーバはコンボリューショナルデインタリーバを含むことができる。このようなタイムデインタリーバの構造はＬＤＭが活用される場合の構造であってもよい。このコンボリューショナルデインタリービングはレイヤースプリッティングに先立って遂行することができる。
【０５９８】
本発明のさらに他の実施例による放送信号受信方法において、第１レイヤーは前述したコアレイヤー、第２レイヤーは前述したエンハンスドレイヤーであってもよい。
【０５９９】
本発明のさらに他の実施例による放送信号受信方法において、前述したタイムデインタリーブする段階は、コンボリューショナルデインタリーバが複数のＰＬＰ内のデータをコンボリューショナルデインタリーブする段階、ブロックデインタリーバが複数のＰＬＰ内のデータをブロックデインタリーブする段階、セルデインタリーバが複数のＰＬＰ内のデータをセルデインタリーブする段階をさらに含むことができる。このようなタイムデインタリーバの構造はＬＤＭが活用されない場合の構造であってもよい。このようなタイムデインタリーバの構造はＰＬＰが複数の場合に使われる構造であってもよい。
【０６００】
本発明のさらに他の実施例による放送信号受信方法において、前述したブロックデインタリービングはＦＥＣブロックをメモリに対角線方向に書き込み、書き込まれたＦＥＣブロックのＭＵを列方向に読む段階を含むことができる。書き込み動作において、メモリ上で仮想ＦＥＣブロックが書き込まれた実際データＦＥＣブロックの前に位置することができる。読み取り動作において、仮想ＦＥＣブロックの仮想ＭＵは読み取られずにスキップされることができる。
【０６０１】
本発明のさらに他の実施例による放送信号受信方法において、それぞれのＭＵは１個又は２個の連続したセルを含むことができる。これは星状マッピングにおける変調順序によって決定することができる。
【０６０２】
前述した段階は実施例によって省略するか、あるいは類似／同一の動作を行う他の段階に取り替えられることができる。
【０６０３】
図６９は本発明の一実施例による放送信号を伝送する装置を示す図である。
【０６０４】
本発明の一実施例による放送信号を伝送する装置は、前述したエンコーダ、フレーミング及びインタリービングブロック及び／又は波形生成ブロックを含むことができる。タイムインタリーバは、セルインタリーバ、ブロックインタリーバ及び／又はコンボリューショナルインタリーバをさらに含むことができる。エンコーダは、ＦＥＣエンコーダ、ビットインタリーバ及び／又は星状マッパをさらに含むことができる。それぞれのブロック、モジュールは前述したようである。
【０６０５】
本発明の一実施例による放送信号の伝送装置及びその内部モジュール／ブロックは、前述した本発明の放送信号の伝送方法の実施例を遂行することができる。
【０６０６】
本発明の一実施例による放送信号を受信する装置を説明する。本発明の一実施例による放送信号を受信する装置は示されていない。
【０６０７】
本発明の一実施例による放送コンテンツを受信する装置は、前述した波形ブロック、フレームパーサー、タイムデインタリーバ及び／又はデコーダを含むことができる。タイムデインタリーバは、コンボリューショナルデインタリーバ、ブロックデインタリーバ及び／又はセルデインタリーバを含むことができる。デコーダは、星状デマッパ、ビットデインタリーバ及び／又はＦＥＣデコーダをさらに含むことができる。それぞれのブロック、モジュールは前述したようである。
【０６０８】
本発明の一実施例による放送信号の受信装置及びその内部モジュール／ブロックは、前述した本発明の放送信号受信方法の実施例を遂行することができる。
【０６０９】
前述した放送信号の伝送装置及び放送信号の受信装置の内部のブロック／モジュールなどはメモリに記憶された連続した遂行過程を実行するプロセッサであってもよく、実施例によって装置の内／外部に位置するハードウェアエレメントであってもよい。
【０６１０】
前述したモジュールは実施例によって省略するか、類似／同一の動作を行う他のモジュールに取り替えられることができる。
【０６１１】
モジュール又はユニットは、メモリ（又は、格納ユニット）に記憶された連続した過程を実行するプロセッサであってもよい。前述した実施例に記述された各段階は、ハードウェア／プロセッサによって実行することができる。前述した実施例に記述された各モジュール／ブロック／ユニットは、ハードウェア／プロセッサとして動作することができる。また、本発明が提示する方法はコードによって具現されるようにするこができる。このコードは、プロセッサが読み出し可能な記憶媒体に書き込まれ、よって装置（ａｐｐａｒａｔｕｓ）が提供するプロセッサによって読み出されるようにすることができる。
【０６１２】
説明の便宜のため、各図を個別に説明したが、各図に開示した実施例を組み合わせて新しい実施例として具現するように設計することも可能である。そして、通常の技術者の必要に応じて、以前に説明された実施例を実行するためのプログラムが記録されているコンピュータで読み出し可能な記録媒体を設計することも、本発明の権利範囲に属する。
【０６１３】
本発明に係る装置及び方法は、上述したように、説明された実施例の構成と方法に限定されて適用されるものではなく、上述した実施例は、様々な変形が可能なように、各実施例の全部又は一部が選択的に組み合せられて構成されてもよい。
【０６１４】
一方、本発明が提案する方法を、ネットワークデバイスに備えられた、プロセッサが読み出し可能な記録媒体に、プロセッサが読み出し可能なコードとして具現することができる。プロセッサが読み出し可能な記録媒体は、プロセッサによって読み出されるデータが格納されるいかなる種類の記録装置をも含む。プロセッサが読み出し可能な記録媒体の例には、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピーディスク、光データ格納装置などがあり、また、インターネットを介した伝送などのようなキャリアウェーブの形態で具現されるものも含む。また、プロセッサが読み出し可能な記録媒体は、ネットワークで接続されたコンピュータシステムに分散されて、分散方式でプロセッサが読み出し可能なコードが格納され、実行されてもよい。
【０６１５】
また、以上では、本発明の好適な実施例について図示及び説明したが、本発明は、上述した特定の実施例に限定されず、特許請求の範囲で請求する本発明の要旨を逸脱することなく、当該発明の属する技術分野における通常の知識を有する者によって、様々な変形実施が可能であることはもちろんのこと、このような変形実施は、本発明の技術的思想や展望から個別的に理解されてはならない。
【０６１６】
そして、当該明細書では、物の発明及び方法の発明の両方が説明されており、必要に応じて、両発明の説明は補充的に適用されてもよい。
【０６１７】
本発明の思想や範囲内で本発明の様々な変更及び変形が可能であることは当業者にとって明らかである。したがって、本発明は、添付の請求項及びその同等範囲内で提供される本発明の変更及び変形を含むように意図される。
【０６１８】
本明細書において、装置の発明も方法の発明も言及されており、装置及び方法の発明に関する説明は互いに補完して適用可能である。
【０６１９】
多様な実施例が本発明を実施するための最良の形態で説明されている。
【産業上の利用可能性】
【０６２０】
本発明は一連の放送信号提供分野で利用可能である。
【０６２１】
本発明の思想や範囲内で本発明の様々な変更及び変形が可能であることは当業者にとって明らかである。したがって、本発明は、添付の請求項及びその同等範囲内で提供される本発明の変更及び変形を含むように意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0006453463.tif 000069
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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