(57)【特許請求の範囲】
【請求項１】
Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、命令信号にしたがって前記デジタル入力信号の論理値１のビットデータを有するビット位置を並び替えたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成部と、
前記デジタル出力信号のビット位置に対応づけられたＬ個の積算値を演算する積算部と、
前記積算値に基づき前記命令信号を生成する命令信号生成部と、
を備え、
一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、
前記積算部は、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、
前記命令信号生成部は、前記Ｌ個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値１に設定する前記命令信号を生成するデータ加重平均化回路。
【請求項２】
前記命令信号生成部は、前記Ｌ個の積算値の大小関係を表す命令信号を生成し、
前記出力信号生成部は、前記サーモメータコードで表現されるデータ値の大きさと前記命令信号とをもとに、前記論理値１を設定するビット位置を決定する請求項１に記載のデータ加重平均化回路。
【請求項３】
前記データ値は零以上前記Ｌ以下を満足する整数であり、
前記命令信号生成部は、前記積算値を昇順に並べたときの並び順を、当該積算値に対応付けられたビット位置に対する命令値とし、当該命令値を前記ビット位置の並び順に並べたＬ個の数値列を前記命令信号として生成し、
前記出力信号生成部は、前記命令値が前記データ値以下であるビット位置を前記論理値１に設定し、前記命令値が前記データ値より大きいビット位置を論理値０に設定する請求項２に記載のデータ加重平均化回路。
【請求項４】
前記積算部は、前記デジタル出力信号において前記論理値１に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Ｌで割り算した商を積算平均値とし、前記デジタル出力信号に基づき前記積算値を更新した後、全ての前記積算値から前記積算平均値を減算し、
前記命令信号生成部は、前記積算平均値を減算した後の前記積算値をもとに前記命令信号を生成する請求項３に記載のデータ加重平均化回路。
【請求項５】
前記積算部は、前記デジタル出力信号において前記論理値１に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Ｌで割り算した商を積算平均値とし、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値には、当該デジタル出力信号に対応する前記対応重みから前記積算平均値を減算した減算結果を加算すると共に、他のビット位置に対応する前記積算値から前記積算平均値を減算し、
前記命令信号生成部は、前記積算部での前記加算後の前記積算値及び前記減算後の前記積算値をもとに、前記命令信号を生成する請求項３に記載のデータ加重平均化回路。
【請求項６】
サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、
を備えるインクリメンタルデルタシグマＡＤ変換器の前記データ加重平均化回路として用いられる請求項１から請求項５のいずれか１項に記載のデータ加重平均化回路。
【請求項７】
サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器からの出力を量子化して前記デジタル入力信号を出力する量子化器と、
前記デジタル入力信号を入力して前記デジタル／アナログ変換器に前記デジタル出力信号を出力する請求項６に記載のデ―タ加重平均化回路と、
前記デジタル出力信号をアナログ信号に変換し、前記アナログ信号を前記アナログ積分器にフィードバックする前記デジタル／アナログ変換器と、
前記デジタル入力信号を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、を備えるインクリメンタルデルタシグマＡＤ変換器。
【請求項８】
Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号の論理値１のビットデータを有するビット位置を、命令信号にしたがって並び替えたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、
前記デジタル出力信号のビット位置に対応づけられたＬ個の積算値を演算する積算ステップと、
前記積算値に基づき前記命令信号を生成する命令信号生成ステップと、
を備え、
一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、
前記積算ステップでは、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、
前記命令信号生成ステップでは、前記Ｌ個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値１に設定する前記命令信号を生成するデータ加重平均化方法。
【請求項９】
前記命令信号生成ステップでは、前記Ｌ個の積算値の大小関係を表す命令信号を生成し、
前記出力信号生成ステップでは、前記サーモメータコードで表現されるデータ値の大きさと前記命令信号とをもとに、前記論理値１を設定するビット位置を決定する請求項８に記載のデータ加重平均化方法。
【請求項１０】
前記データ値は零以上前記Ｌ以下を満足する整数であり、
前記命令信号生成ステップでは、前記積算値を昇順に並べたときの並び順を、当該積算値に対応付けられたビット位置に対する命令値とし、当該命令値を前記ビット位置の並び順に並べたＬ個の数値列を前記命令信号として生成し、
前記出力信号生成ステップでは、前記命令値が前記データ値以下であるビット位置を前記論理値１に設定し、前記命令値が前記データ値より大きいビット位置を論理値０に設定する請求項９に記載のデータ加重平均化方法。
【請求項１１】
前記積算ステップでは、前記デジタル出力信号において前記論理値１に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Ｌで割り算した商を積算平均値とし、前記デジタル出力信号に基づき前記積算値を更新した後、全ての前記積算値から前記積算平均値を減算し、
前記命令信号生成ステップでは、前記積算平均値を減算した後の前記積算値をもとに前記命令信号を生成する請求項８に記載のデータ加重平均化方法。
【請求項１２】
前記積算ステップでは、前記デジタル出力信号において前記論理値１に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Ｌで割り算した商を積算平均値とし、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値には、当該デジタル出力信号に対応する前記対応重みから前記積算平均値を減算した減算結果を加算すると共に、他のビット位置に対応する前記積算値から前記積算平均値を減算し、
前記命令信号生成ステップでは、前記積算ステップでの前記加算後の前記積算値及び前記減算後の前記積算値をもとに、前記命令信号を生成する請求項８に記載のデータ加重平均化方法。
【請求項１３】
インクリメンタルデルタシグマＡＤ変換器においてデジタル／アナログ変換動作を行う際に行われるデータ加重平均化処理に用いられる請求項８から請求項１２のいずれか１項に記載のデータ加重平均化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法に関する。
【背景技術】
【０００２】
従来からアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が様々な機器（携帯電話、スマートフォン、オーディオ機器など）に使用されている。また、無線通信分野やオーディオ分野では、広い信号帯域で、かつ高い信号対雑音比をもつアナログデジタル変換器（ＡＤ変換器）が要求されている。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力であることが求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられている。
【０００３】
一般的に、デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、このループフィルタの出力をデジタル化して出力する量子化器と、この量子化器の出力信号をフィードバックするためのデジタルアナログ変換器（ＤＡ変換器）からなっている。
図１は、従来のインクリメンタルデルタシグマＡＤ変換器を示すブロック図である。このインクリメンタルデルタシグマＡＤ変換器は、サンプルホールド（ＳＨ）回路１とリセット信号発生器２とデルタシグマ変調器３とデジタル演算部４とを備えている（例えば、特許文献１参照）。
【０００４】
入力信号ＡＩＮは、サンプルホールド回路１によってあるタイミングの電圧がホールドされ、信号ＡＩＮ’がデルタシグマ変調器３に入力される。デルタシグマ変調器３は、Ｌ（＞＝１）段のアナログ積分器１２と、そのアナログ積分器１２とデジタル演算部４内のデジタル積分器（図示せず）とを変換の最初にリセットするリセット信号発生器２と量子化器１３とＤＡコンバータ（ＤＡＣ）１４と加算器１１とで構成されている。
【０００５】
図２は、図１に示したサンプルホールド回路１とデルタシグマ変調器３の一例を示した回路構成図で、図３（ａ）乃至（ｍ）は、図２における信号波形図である。図２では、量子化レベルが１値である３次のデルタシグマ変調器を示したものであるが、これに限るものではなく、それぞれの値は自由に取りうる。
サンプルホールド回路１については、図３（ｂ）に示すトラッキングフェーズ（φｔ＝Ｈ）にて、図３（ｉ）に示す入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、図３（ｃ）に示すφｈの立ち上がりにてＡＭＰ０を用いてＣｈｐ及びＣｈｎに転送する。トラッキングフェーズ（φｔ＝Ｈ）の初期段階では、図３（ａ）に示すφｒｓｈ＝ＨにてＣｈｐ及びＣｈｎの電荷をリセットする。また、トラッキングフェーズ（φｔ＝Ｈ）では、図３（ｄ）に示すφｒ＝ＨにてＣｉ１ｐ，Ｃｉ１ｎ，Ｃｉ２ｐ，Ｃｉ２ｎ及びＣｉ３ｐ，Ｃｉ３ｎの電荷をリセットする。
【０００６】
転送した電荷をコンバージョンフェーズの間保持する（φｈ＝Ｈ）ことにより、デルタシグマ変調器３の入力ＡＩＮ’＝ＡＩＮＰ’−ＡＩＮＮ’を一定に保つ。
デルタシグマ変調器３については、第１のアナログ積分器３１１は、図３（ｊ）に示す信号ＡＩＮ’に応じた電荷を図３（ｅ）に示すφｓの立ち上がりにてＣｓ１ｐ及びＣｓ１ｎに蓄えるスイッチトキャパシタ部と、図３（ｌ）に示すＲＥＦＰ、図３（ｍ）に示すＲＥＦＮを用いてフィードバック信号に応じた電荷をφｓの立ち上がりにてＣｆｂｐ及びＣｆｂｎに蓄えるＳＣＤＡＣ部（ＤＡコンバータ），ＡＭＰ１，Ｃｉ１ｐ及びＣｉ１ｎからなり、これらを第１のＡＭＰ３１１ａを用いて図３（ｆ）に示すφｉの立ち上がりにてＣｉ１ｐ及びＣｉ１ｎに転送する。
【０００７】
第２のアナログ積分器３１２、第３のアナログ積分器３１３についても同様にＣｓ２ｐ，Ｃｓ２ｎの電荷をＣｉ２ｐ，Ｃｉ２ｎに、Ｃｓ３ｐ，Ｃｓ３ｎの電荷をＣｉ３ｐ，Ｃｉ３ｎにそれぞれ第２のＡＭＰ３１２ａ，第３のＡＭＰ３１３ａを用いてφｉの立ち上がりにて転送することで各段での積分を行う。
ここで、第１のアナログ積分器３１１は、加算器も兼ねている。すなわち、ＡＩＮ’信号とフィードバック信号との加算は、第１のアナログ積分器３１１の第１のＡＭＰ３１１ａのサミングノードにおいて、量子化器３２の出力である図３（ｋ）に示すＭＯＤＯに応じた図３（ｇ）に示す信号φｉｐ及び図３（ｈ）に示す信号φｉｎにて信号経路を直接結合することによって実現される。例えば、量子化器３２の出力ＭＯＤＯがＬのとき信号φｉｐにて信号経路を結合し、量子化器３２の出力ＭＯＤＯがＨのとき信号φｉｎにて信号経路を結合する。
【０００８】
量子化器３２については、ＡＩＮ’信号をＣ０ｆｆｐ，Ｃ０ｆｆｎに、第１のアナログ積分器３１１の出力ＩＮＴ１Ｏに応じた電荷をＣ１ｆｆｐ，Ｃ１ｆｆｎに、第２のアナログ積分器３１２の出力ＩＮＴ２Ｏに応じた電荷をＣ２ｆｆｐ，Ｃ２ｆｆｎに、第３のアナログ積分器３１３の出力ＩＮＴ３Ｏに応じた電荷をＣ３ｆｆｐ，Ｃ３ｆｆｎにφｉの立ち上がりにてそれぞれ蓄えるスイッチトキャパシタ部と、各電荷の加算を行う加算部と、加算した信号ＳＵＭＰとＳＵＭＮを比較する比較部とからなる。各電荷の加算は、各スイッチトキャパシタ部の出力の信号経路を直接結合することによって実現される。
【０００９】
量子化器３２の出力ＭＯＤＯは、デルタシグマ変調器３の出力となると同時に初段アナログ積分器３１１にフィードバックされる。量子化器３２の出力ＭＯＤＯをデジタル演算器（図示せず）がデジタル演算（積分）し、デジタル出力ＤＯＵＴを得る。
サンプルホールド回路１がある時刻の入力信号ＡＩＮに応じた電荷を保持し、デルタシグマ変調器３が一定に保たれた入力ＡＩＮ’に対し所定のオーバーサンプリング比により動作した後、第１のアナログ積分器３１１と第２のアナログ積分器３１２と第３のアナログ積分器３１３及びデジタル演算部４内のデジタル積分器（図示せず）は、リセット信号発生器２によりφｒ＝Ｈにてリセットされる。例えば、第１のアナログ積分器３１１では、φｒ＝Ｈにてアンプの入出力をショートしＣｉ１ｐ，Ｃｉ１ｎの電荷を０としてリセットを行う。
【００１０】
φｒｓｈ＝Ｈによるリセット後、サンプルホールド回路１は、次の時刻の入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、各回路は上述した動作を順次繰り返す。
ところで、このような構成を有するインクリメンタルデルタシグマＡＤ変換器においては、量子化器１３の出力信号をフィードバックするためのＤＡコンバータ１４を備えている。このため、ＤＡコンバータ１４を構成する複数のＤＡ変換素子間の特性のばらつきによって不具合が生じ、結果的に、インクリメンタルデルタシグマＡＤ変換器におけるＡＤ変換結果に高調波の歪みを発生させてしまう等の可能性がある。これを回避するために、複数のＤＡ変換素子を順番に選択することにより、各ＤＡ変換素子の使用回数を平均化する、データ加重平均化回路（以後、ＤＷＡ（Ｄａｔａ  Ｗｅｉｇｈｔ  Ａｖｅｒａｇｉｎｇ）回路ともいう。）を設けることが知られている（例えば、特許文献２参照）。
【００１１】
ＤＷＡ回路は、例えば図４に示すように、図１に示すインクリメンタルデルタシグマＡＤ変換器において、ＤＡコンバータ１４の入力側に設けられる。ＤＷＡ回路１５は、量子化器１３からの量子化器出力ＭＯＤＯを入力し、量子化器出力ＭＯＤＯに基づいて、ＤＡコンバータ１４に含まれる複数のＤＡ変換素子のうちのいずれかを選択するための信号を生成する。ＤＡコンバータ１４では、この生成された信号に基づいて、ＤＡ変換素子が順に選択される。
【００１２】
図５は、ＤＷＡ回路１５の一例を示すブロック図である。
図５に示すＤＷＡ回路１５は、ビットシフタ４１とポインタ発生器４２とを備える。
ビットシフタ４１及びポインタ発生器４２に入力される量子化器出力ＭＯＤＯは、図４に示すように、インクリメンタルデルタシグマＡＤ変換器に含まれる、量子化器１３のデジタル出力信号であって、サーモメータコードで表現される。
【００１３】
ここで、サーモメータコードとは、論理値０と論理値１の２値を用い、連続する論理値１の個数によりデータ値を表現したコードのことをいう。サーモメータコードによる表現では、論理値１のビット又は論理値１のビット列が、あるビットから論理値０のビット又は論理値１のビット列に切り替わる。例えば、１０進数で表現された「３」は、７ビットのバイナリコードでは「０００００１１」と表現される。１０進数で表現された「３」をサーモメータコードで表現すると、「００００１１１」となる。
【００１４】
ビットシフタ４１は、量子化器出力ＭＯＤＯを表すＬ個のビット列からなるＬ値のデジタル出力信号において、ポインタＤｐに基づき、論理値１を有するビットをソートし直す機能を有する。つまり、ポインタＤｐが示す、量子化器出力ＭＯＤＯのビット列における初期位置に該当するビットを基準として論理値１を有する１又は複数のビット列が形成されるように、ビット位置をずらし、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯを出力する。
【００１５】
ポインタ発生器４２は、量子化器出力ＭＯＤＯが示すデータ値Ｄｔｈ（１０進数表示）の大きさに応じて、サーモメータコードをなすＬ個のビット列のうちの、初期位置となるビットを示すポインタＤｐ（１０進数表示）を更新する機能を有する。
ポインタ発生器４２により更新されたポインタＤｐは、図４に示すインクリメンタルデルタシグマＡＤ変換器のＤＡコンバータ１４と同じ周波数で動作するクロック信号ＣＬＫで同期化され、次に入力される量子化器出力ＭＯＤＯにおける初期位置を表すポインタＤｐとなる。
【００１６】
図６は、図５に示すＤＷＡ回路１５の動作を説明するための信号の流れを示す説明図である。
図６に示すように、データ値Ｄｔｈをサーモメータコードで表した量子化器出力ＭＯＤＯは、ポインタＤｐとともにビットシフタ４１に入力され、量子化器出力ＭＯＤＯは、ビットシフタ４１でソートされて、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯとして出力される。
【００１７】
同時に、データ値Ｄｔｈはポインタ発生器４２に入力され、ポインタ発生器４２は、データ値Ｄｔｈに基づきポインタＤｐを更新する。
図７は、ＤＷＡ回路１５のビットシフタ４１及びポインタ発生器４２における処理手順の一例を示すフローチャートである。
ビットシフタ４１には、量子化器出力ＭＯＤＯと、ポインタ発生器４２からのポインタＤｐとが入力される。
【００１８】
ビットシフタ４１では、まず、ポインタＤｐとデータ値Ｄｔｈとの和が、量子化器出力ＭＯＤＯのビット数を表すＬよりも大きいか否か（Ｄｐ＋Ｄｔｈ＞Ｌ）を判定する（ステップＳ１）。
Ｄｐ＋Ｄｔｈ＞Ｌを満足しない場合には、ステップＳ２に移行し、１〜ＬまでのＬ個のビット列からなる平均化回路出力ＤＷＡＯにおいて、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ３）、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ４）。
【００１９】
一方、ステップＳ１でＤｐ＋Ｄｔｈ＞Ｌを満足する場合にはステップＳ５に移行し、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ６）、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足しない他のビットについては、ビットデータとして論理値０を設定する（ステップＳ７）。そして、このようにして設定されたビットデータを有するＬ値のデジタル信号であるＤＷＡＯ（Ｌ）を、平均化回路出力ＤＷＡＯとして出力する（ステップＳ８）。
【００２０】
なお、図７中の、ＤＷＡＯ（ｋ）は、平均化回路出力ＤＷＡＯにおけるｋ番目のビットのビットデータを表す。
これにより、Ｌ値のサーモメータコードからなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０の個数を変えずに、ポインタＤｐで指定されるビット数分だけ、論理値１のビット位置を移動させたデジタル信号を得ることができる。すなわち、量子化器出力ＭＯＤＯにおいて、ポインタＤｐで指定されるビット数分だけビットシフトされた、平均化回路出力ＤＷＡＯを得ることができる。
【００２１】
一方、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。
ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コード（２′ｓ  ｃｏｍｐ．）に変換し、Ｄ２ｃとして出力する（ステップＳ１１）。
この２の補数コード（２′ｓ  ｃｏｍｐ．）で表されるＤ２ｃが表す１０進数表示の値を「データ値Ｄ２ｃ（１０進数表示）」と表すものとすると、データ値Ｄ２ｃ（１０進数表示）と、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１２）。
【００２２】
この中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬより小さい場合には（ステップＳ１３）、中間値Ｄｐ′がそのまま新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′）（ステップＳ１４）。中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬ以上である場合には、中間値Ｄｐ′からＬを減算した値が新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′−Ｌ）（ステップＳ１５）。
【００２３】
算出されたポインタＤｐは、コンバージョンステップ（Ｃｏｎｖｅｒｓｉｏｎ  Ｓｔｅｐ）ｊがオーバーサンプリング比ｍに達すると（ステップＳ１６）、一旦初期化されて初期位置として例えば“０”に更新され（ステップＳ１７）、それ以外の時はそのままポインタの値として「Ｄｐ」が出力される。
なお、オーバーサンプリング比ｍは、図４に示すインクリメンタルデルタシグマＡＤ変換器に含まれるデルタシグマ変調器３におけるオーバーサンプリング比を表す。また、コンバージョンステップｊは、量子化器出力ＭＯＤＯの入力サイクルを表す。コンバージョンステップｊは、１からｍ（ｍはオーバーサンプリング比）までの値をとる。図４のインクリメンタルデルタシグマＡＤ変換器では、サンプルホールド回路１でホールドされたあるタイミングにおける電圧信号ＡＩＮ′に対して、１からｍのコンバージョンステップｊを一つの変換サイクルとして、Ａ／Ｄ変換を行う。１からｍの各コンバージョンステップｊにおける各量子化器出力ＭＯＤＯをデジタル積分した値が、サンプルホールドされた電圧信号ＡＩＮ′のデジタル変換値となる。
【００２４】
図８は、図５〜図７で説明したＤＷＡ回路１５が、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップｊで重みが均等な回路で使用された場合、例えば、一般的なデルタシグマＡＤ変換器等で使用された場合の具体的な入出力結果の一例を示したものである。
なお、ここでいう重みとは、１からｍのコンバージョンステップｊそれぞれで演算される量子化器出力ＭＯＤＯが、１からｍのコンバージョンステップｊを含む１つの変換サイクルで得られるデジタル変換値に寄与する度合いを表す。
【００２５】
図１及び図２で示したインクリメンタルデルタシグマＡＤ変換器は、図１に示すように、量子化器出力ＭＯＤＯに対し、デジタル演算部４により、アナログ積分器による演算処理と同様の演算である累積加算を行う処理を実行するため、量子化器出力ＭＯＤＯが最終出力結果すなわちデジタル変換値に及ぼす重みがコンバージョンステップ毎に異なるという特徴があり、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップｊが進むほど小さくなる。
【００２６】
インクリメンタルデルタシグマＡＤ変換器のような、入力信号をサンプルホールドする構成を有していない一般的なデルタシグマＡＤ変換器は、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップ間で同一となる。
図８は、オーバーサンプリング比ｍがｍ＝８、量子化器１３での量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００２７】
図８は、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。なお、図８において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
【００２８】
図８において、コンバージョンステップｊ＝１では、この時点ではポインタは初期化されているためＤｐ＝０となり、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であり、“１”が４つであるため、データ値Ｄｔｈ＝４となる。そのため、Ｄｐ＋Ｄｔｈ＝０＋４＝４となり、Ｌ＝７であるため、Ｄｐ＋Ｄｔｈ＞Ｌを満足しない。よって、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００２９】
また、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であるため、Ｄ２ｃ（１０進数表示）＝４となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋０＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となり、ポインタＤｐが“４”に更新される。
コンバージョンステップｊ＝２では、ポインタＤｐが更新されてＤｐ＝４である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であり、Ｄｔｈ＝３となるため、Ｄｐ＋Ｄｔｈ＝４＋３＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００３０】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であるため、Ｄ２ｃ（１０進数表示）＝３となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝０となり、ポインタＤｐが“０”に更新される。
コンバージョンステップｊ＝３では、ポインタＤｐが更新されてＤｐ＝０である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であり、Ｄｔｈ＝１となるため、Ｄｐ＋Ｄｔｈ＝０＋１＝１となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００３１】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となり、ポインタＤｐが“１”に更新される。
以下、このシーケンスを繰り返すことにより、図８に示すように各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットデータが確定する。
【００３２】
そして、コンバージョンステップｊ＝８では、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となる。Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となるが、ｊ＝８であり、オーバーサンプリング比ｍ（＝８）に達するため、ポインタＤｐは初期化されて“０”に更新される。そのため、次の、コンバージョンステップｊ＝１では、ポインタＤｐ＝０として処理が行われる。
【００３３】
このようなシーケンスで動作するＤＷＡ回路１５は、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップで重みが均等な回路、例えば、デルタシグマＡＤ変換器等で使用された場合、コンバージョンステップ毎に重みを数値化して「１」に規格化すると、図８に示すように、８回のコンバージョンステップでは、１回に付き重みＷｅｉｇｈｔはＷｅｉｇｈｔ＝１／８＝０．１２５となる。
【００３４】
ここで、図８に示す平均化回路出力ＤＷＡＯの各列、すなわち平均化回路出力ＤＷＡＯの各ビットに着目すると、コンバージョンステップ１〜８、すなわち１変換サイクルにおいて、それぞれ論理値１が３回、論理値０が５回設定されており、ＤＷＡ回路１５により、論理値０と論理値１とを均等に繰り返すように、ビットデータが設定されていることがわかる。
【００３５】
各ビットについて、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを足し合わせると、０．１２５×３＝０．３７５となり、各列のコンバージョンステップ１〜８における重みＷｅｉｇｈｔの合計値はビット間で等しくなり、標準偏差σは“０”となる。
ここで、例えば、ＤＷＡ回路１５の出力をスイッチトキャパシタＤＡ変換器の入力として使用した場合、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１であるビットに対応づけられたキャパシタ（ＣＡＰ）がオンとなり、ビットデータが論理値０であるビットに対応づけられたキャパシタ（ＣＡＰ）がオフとなるように動作する。
【００３６】
このとき、各列の重みＷｅｉｇｈｔが等しいということは、各列に対応づけられた７個のキャパシタが均等にオンとなることと等価であり、すなわちスイッチトキャパシタＤＡ変換器の出力は、キャパシタの特性のばらつきの影響を受けないことを意味する。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】国際公開第２０１３／１３６６７６号
【特許文献２】特開２０１１−２５９３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００３８】
図９は、図４に示すように、図５〜図７で説明したＤＷＡ回路１５が図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器で使用された場合の具体的な入出力結果の一例を示したものである。
図９は、オーバーサンプリング比ｍがｍ＝８、量子化器１３での量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００３９】
図９は、図８と同様に、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。また、図９において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
【００４０】
図９に示すように、平均化回路出力ＤＷＡＯは、図７に示すフローチャートにしたがってそのビットデータが論理値０又は論理値１に確定される。
ここで、インクリメンタルデルタシグマＡＤ変換器では、前述のように、量子化器出力ＭＯＤＯが最終出力結果である、サンプルホールドされた電圧信号ＡＩＮ′のデジタル変換値に及ぼす寄与度、すなわち、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なる。
【００４１】
この重みＷｅｉｇｈｔは、次式（１）で表すことができる。
なお、（１）式中のＬは量子化器出力ＭＯＤＯの量子化レベル、ｍはオーバーサンプリング比、ｊは、各コンバージョンステップを表す。また、（１）式の分子は、（ｍ−ｊ＋ｂ）においてｂを１からＬ−１まで変化させたときの総乗の演算結果にＬを乗算することを表し、（１）式の分母は、（ｍ＋ａ−１）においてａを１からＬまで変化させたときの総乗を演算することを表す。
【００４２】
【数１】
0006512929.tif 000002
【００４３】
このように、コンバージョンステップ毎に重みが変化するような回路に、ＤＷＡ回路１５を適用した場合、図９に示すように、コンバージョンステップ毎に重みＷｅｉｇｈｔが変化するため、平均化回路出力ＤＷＡＯにおいて、ビット毎に、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを積算すると、重みの合計値（Ｔｏｔａｌ）はビット間で異なる値となり、標準偏差σは有限の値をとる。
【００４４】
このように動作するＤＷＡ回路１５の出力である平均化回路出力ＤＷＡＯをスイッチトキャパシタＤＡ変換器への入力信号として使用し、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１のビットに対応するキャパシタをオンし、ビットデータが論理値０のビットに対応するキャパシタをオフするように動作すると仮定する。
図９に示すように、各ビットの重みの合計値Ｔｏｔａｌがビット間で異なるということは、各ビットに対応づけた７個のキャパシタが、均等にオンとならないことと等価であり、すなわち、スイッチトキャパシタＤＡ変換器の出力が、キャパシタの特性のばらつきに依存することを意味しており、その分、ＷＤＡ処理による効果が低減することになる。
【００４５】
本発明は、上記問題点に着目してなされたものであり、各コンバージョンステップで重みが異なるような回路の出力信号を処理する場合でも、ＤＷＡ処理による効果の低減を抑制することの可能なデータ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法を提供することを目的としている。
【課題を解決するための手段】
【００４６】
本発明の一態様によるデータ加重平均化回路は、Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、命令信号にしたがって前記デジタル入力信号の論理値１のビットデータを有するビット位置を並び替えたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成部と、前記デジタル出力信号のビット位置に対応づけられたＬ個の積算値を演算する積算部と、前記積算値に基づき前記命令信号を生成する命令信号生成部と、を備え、一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、前記積算部は、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、前記命令信号生成部は、前記Ｌ個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値１に設定する前記命令信号を生成することを特徴とする。
【００４７】
本発明の他の態様によるインクリメンタルデルタシグマＡＤ変換器は、サンプルホールドされたアナログ信号が入力されるアナログ積分器と、前記アナログ積分器からの出力を量子化して前記デジタル入力信号を出力する量子化器と、前記デジタル入力信号を入力して前記デジタル／アナログ変換器に前記デジタル出力信号を出力する請求項６に記載のデ―タ加重平均化回路と、前記デジタル出力信号をアナログ信号に変換し、前記アナログ信号を前記アナログ積分器にフィードバックする前記デジタル／アナログ変換器と、前記デジタル入力信号を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、を備えることを特徴とする。
【００４８】
また、本発明の他の態様によるデータ加重平均化方法は、Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号の論理値１のビットデータを有するビット位置を、命令信号にしたがって並び替えたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、前記デジタル出力信号のビット位置に対応づけられたＬ個の積算値を演算する積算ステップと、前記積算値に基づき前記命令信号を生成する命令信号生成ステップと、を備え、一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、前記積算ステップでは、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値１のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、前記命令信号生成ステップでは、前記Ｌ個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値１に設定する前記命令信号を生成することを特徴とする。
【発明の効果】
【００４９】
本発明の一態様によれば、デジタル入力信号の重みが異なることにより、データ加重平均化処理による効果が低減することを抑制することができる。
【図面の簡単な説明】
【００５０】
【図１】従来のインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。
【図２】図１に示したサンプルホールド回路とデルタシグマ変調器の一例を示した回路構成図である。
【図３】図２における信号波形図である。
【図４】ＤＷＡ回路を備えたインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。
【図５】従来のＤＷＡ回路の一例を示すブロック図である。
【図６】従来のＤＷＡ回路の信号の流れを説明するための説明図である。
【図７】従来のＤＷＡ回路の動作説明に供するフローチャートの一例である。
【図８】従来のＤＷＡ回路による、入出力結果の一例である。
【図９】従来のＤＷＡ回路による、入出力結果の一例である。
【図１０】本発明の第１実施形態に係るＤＷＡ回路の一例を示すブロック図である。
【図１１】本発明の第１実施形態に係るＤＷＡ回路の信号の流れを説明するための説明図である。
【図１２】本発明の第１実施形態に係るＤＷＡ回路の動作説明に供するフローチャートの一例である。
【図１３】本発明の第１実施形態に係るＤＷＡ回路による、入出力結果の一例である。
【図１４】本発明の第２実施形態に係るＤＷＡ回路の動作説明に供するフローチャートの一例である。
【図１５】本発明の第２実施形態に係るＤＷＡ回路による、入出力結果の一例である。
【図１６】本発明の第３実施形態に係るＤＷＡ回路の動作説明に供するフローチャートの一例である。
【発明を実施するための形態】
【００５１】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００５２】
以下、図面を参照して本発明の一実施形態について説明する。
ここでは、本発明に係るＤＷＡ回路１５を、図４に示すように、インクリメンタルデルタシグマＡＤ変換器に適用した場合について説明する。
まず、本発明の第１実施形態を説明する。
図１０は、本発明の一実施形態におけるＤＷＡ回路１５の一例を示すブロック図である。
【００５３】
ＤＷＡ回路１５は、図１０に示すように、出力信号生成部５１と、積算部５２と、命令信号生成部５３と、遅延処理部５４と、を備える。ＤＷＡ回路１５は、例えば演算処理装置などで構成される。
出力信号生成部５１には、図４に示す、量子化器１３からの量子化器出力ＭＯＤＯと、遅延処理部５４で遅延された、命令信号生成部５３からの命令信号Ｏｒｄｅｒ＿Ｄとが入力され、Ｌ個のビット列からなるＬ値のデジタル信号である量子化器出力ＭＯＤＯを、命令信号Ｏｒｄｅｒ＿Ｄにしたがってソートし直して、Ｌ個のビット列からなるＬ値のデジタル信号を生成し、これを平均化回路出力ＤＷＡＯとして出力する。
【００５４】
積算部５２は、出力信号生成部５１から出力される平均化回路出力ＤＷＡＯを入力し、平均化回路出力ＤＷＡＯの各ビット位置に対応する積算値を演算する。すなわち、平均化回路出力ＤＷＡＯの各ビット位置のうち、論理値１が設定されたビット位置については、このビット位置に対応する積算値に、コンバージョンステップに応じた重みＷｅｉｇｈｔを積算し、論理値０が設定されたビット位置については、重みＷｅｉｇｈｔを積算しない。この操作をコンバージョンステップｊ＝１〜ｍまで繰り返し行うことにより、平均化回路出力ＤＷＡＯのビット位置毎に、重み積算値Ｓｕｍを演算する。
【００５５】
命令信号生成部５３は、積算部５２から出力された重み積算値Ｓｕｍに基づき、量子化器出力ＭＯＤＯを表すＬ値のデジタル信号において１番目からＬ番目までのＬ個のビット位置のうち、そのビットデータを論理値１とするビット位置の優先順を示す命令信号Ｏｒｄｅｒを生成する。この命令信号Ｏｒｄｅｒは、１〜Ｌまでの整数からなるＬ個の命令値からなり、Ｌ個の命令値は重複しない。Ｌ個の命令値のそれぞれは、量子化器出力ＭＯＤＯの１からＬのビット位置それぞれに対応づけられており、平均化回路出力ＤＷＡＯの各ビット位置に論理値１を設定する優先順を表す。例えば、命令信号Ｏｒｄｅｒが「４、２、５、１、３、６、７」である場合には、１番目のビット位置の命令値は「４」、２番目のビット位置の命令値は「２」、…、６番目のビット位置の命令値は「６」、７番目のビット位置の命令値は「７」となるため、１番目のビット位置が論理値１に設定される優先順は４位、２番目のビット位置が論理値１に設定される優先順は２位となる。
【００５６】
遅延処理部５４は、命令信号生成部５３で生成した命令信号Ｏｒｅｒを、図４に示すインクリメンタルデルタシグマＡＤ変換器と同じ周波数で動作するクロック信号で同期化し、次に入力される量子化器出力ＭＯＤＯに対する命令信号Ｏｒｄｅｒ＿Ｄとして、出力信号生成部５１に出力する。
図１１は、図１０に示すＤＷＡ回路１５の動作を説明するための信号の流れを示す説明図である。
【００５７】
図１１に示すように、データ値Ｄｔｈをサーモメータコードで表した量子化器出力ＭＯＤＯは、命令信号Ｏｒｄｅｒ＿Ｄと共に出力信号生成部５１に入力され、命令信号Ｏｒｄｅｒ＿Ｄにしたがって、出力信号生成部５１でソートされて、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯとして出力される。
また、出力信号生成部５１から出力される平均化回路出力ＤＷＡＯは、積算部５２に入力され、積算部５２では、平均化回路出力ＤＷＡＯのビットデータに応じて重みＷｅｉｇｈｔを積算し、重み積算値Ｓｕｍを演算する。
【００５８】
この重み積算値Ｓｕｍに応じて命令信号生成部５３において、命令信号Ｏｒｄｅｒを生成し、遅延処理部５４において、図４に示すインクリメンタルデルタシグマＡＤ変換器と同じ周波数で動作するクロック信号で同期化し、次の平均化回路出力ＤＷＡＯを決定するための命令信号Ｏｒｄｅｒ＿Ｄを生成する。
図１２は、ＤＷＡ回路１５の各部における処理手順の一例を示すフローチャートである。なお、データ値Ｄｔｈは０≦Ｄｔｈ≦Ｌを満足する値である。
【００５９】
図１２に示すように、出力信号生成部５１には、量子化器出力ＭＯＤＯと命令信号Ｏｒｄｅｒ＿Ｄとが入力される。命令信号Ｏｒｄｅｒ＿Ｄは、前述のように、１〜Ｌまでの整数からなるＬ個の命令値からなる。
出力信号生成部５１では、命令信号Ｏｒｄｅｒ＿Ｄに含まれるＬ個の命令値のそれぞれと量子化器出力ＭＯＤＯのデータ値Ｄｔｈとを順に比較し（ステップＳ１０１）、命令信号Ｏｒｄｅｒ＿Ｄにおいて、ｋ番目のビット位置に対応する命令値がデータ値Ｄｔｈ以下であるときには、平均化回路出力ＤＷＡＯのｋ番目のビット位置を論理値１に設定し（ステップＳ１０２）、ｋ番目の命令値がデータ値Ｄｔｈ以下でないときには、平均化回路出力ＤＷＡＯのｋ番目のビット位置を論理値０に設定する（ステップＳ１０３）。そして、このようにして各ビット位置に、論理値１または論理値０が設定された平均化回路出力ＤＷＡＯを出力する（ステップＳ１０４）。
【００６０】
命令信号Ｏｒｄｅｒ＿ＤをなすＬ個の命令値は、それぞれ１からＬまで割り振られているため、上記のシーケンスにより、Ｌ個のビット列からなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０の個数を変えることなく、これらを並び替えることが可能となる。
例えば、量子化器出力ＭＯＤＯが「０００１１１１」であり、命令信号Ｏｒｄｅｒ＿ＤがＬ（Ｌ＝７）個の命令値を含み、ｋ＝１番目から順にその数値が「４、２、５、１、３、６、７」であるとする。量子化器出力ＭＯＤＯのデータ値Ｄｔｈは「４」であるため、データ値Ｄｔｈと命令信号Ｏｒｄｅｒ＿Ｄとを比較することにより生成される２値のビット列からなるデジタル信号は、「１、１、０、１、１、０、０」となり、論理値１の個数と論理値０の個数は変わらないまま、論理値１となるビットの位置が並び替えられ、このデジタル信号が、平均化回路出力ＤＷＡＯとして出力される。
【００６１】
積算部５２には、平均化回路出力ＤＷＡＯが入力される。そして、平均化回路出力ＤＷＡＯのＬ値のビット位置毎に、重み積算値Ｓｕｍが演算される。平均化回路出力ＤＷＡＯにおいて、ｋ番目のビット位置の重み積算値をＳｕｍ（ｋ）としたとき、ｋ番目のビット位置のビットデータが論理値１の場合には、Ｓｕｍ（ｋ）＝Ｓｕｍ（ｋ）＋Ｗｅｉｇｈｔに更新される（ステップＳ１１１）。ｋ番目のビット位置のビットデータが論理値０の場合には、重み積算値Ｓｕｍ（ｋ）は更新されない。ここで、重みＷｅｉｇｈｔは、前述のように、コンバージョンステップによって異なる値であって、次式（２）に基づいて演算される。
【００６２】
なお、（２）式中のＣｏｎｓｔ．は、値を必要なデジタルｂｉｔ数にするための一定値、Ｌは量子化器出力ＭＯＤＯのビット数を表すＬ値、ｍはオーバーサンプリング比、ｊは、各コンバージョンステップを表す。また、（２）式の分子は、（ｍ−ｂ）においてｂを１からｊ−１まで変化させたときの総乗の演算結果にＬを乗算することを表し、（２）式の分母は、（ｍ＋Ｌ−ａ）においてａを１からｊまで変化させたときの総乗を演算することを表す。
【００６３】
【数２】
0006512929.tif 000003
【００６４】
重みＷｅｉｇｈｔは、予めテーブルとして所定の記憶領域に記憶されておいてもよく、また、デジタル演算によりその都度演算するようにしてもよい。
算出された重み積算値Ｓｕｍ（ｋ）は、コンバージョンステップｊがオーバーサンプリング比ｍに達すると（ステップＳ１１２）、一旦初期化されてＳｕｍ（ｋ）＝０に更新される（ステップＳ１１３）。コンバージョンステップｊがオーバーサンプリング比ｍに達していないときには、ステップＳ１１１で演算された重み積算値Ｓｕｍ（ｋ）の値が、そのままコンバージョンステップｊにおける重み積算値として出力される。
【００６５】
積算部５２で演算された、平均化回路出力ＤＷＡＯの各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、命令信号生成部５３に入力される。
命令信号生成部５３では、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）を、昇順に並び替え、重み積算値Ｓｕｍ（ｋ）が最小となるものから順に、１番からＬ番まで昇順に応じた命令値ｐを割りつける。
【００６６】
そして、平均化回路出力ＤＷＡＯの各ビット位置ｋに対応する命令値ｐからなる数値列を、命令信号Ｏｒｄｅｒ＿Ｄとする（ステップＳ１２１）。例えば、各ビット位置における重み積算値Ｓｕｍ（ｋ）（ｋ＝１〜Ｌ）が、Ｓｕｍ（ｋ＝４）＜Ｓｕｍ（ｋ＝２）＜Ｓｕｍ（ｋ＝５）＜Ｓｕｍ（ｋ＝１）＜Ｓｕｍ（ｋ＝３）＜Ｓｕｍ（ｋ＝６）＜Ｓｕｍ（ｋ＝７）を満足するときには、平均化回路出力ＤＷＡＯの１番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝１）は昇順で４位、２番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝２）は昇順で２位、３番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝３）は昇順で５位、４番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝４）は昇順で１位、５番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝５）は昇順で３位、６番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝６）は昇順で６位、７番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ＝７）は昇順で７位となるため、命令信号Ｏｒｄｅｒ＿Ｄは、１番目のビット位置に対応する命令値から順に並んだ、「４、２、５、１、３、６、７」となる。
【００６７】
なお、命令信号生成部５３での昇順への並び替え処理は、どのようなアルゴリズムであっても適用することができる。例えば、一般的にはバブルソート、バケットソート、基数ソート、ヒープソート、マージソート、クイックソートなどのアルゴリズムを適用することができる。
命令信号生成部５３で生成された命令信号Ｏｒｄｅｒ＿Ｄは、遅延処理部５４に入力される。
【００６８】
なお、命令信号生成部５３では、重み積算値Ｓｕｍ（ｋ）が同一値である場合には、例えば、ビット位置を表すｋが大きいほど、重み積算値Ｓｕｍ（ｋ）の並びが後となるように昇順に並べる。
遅延処理部５４は、命令信号Ｏｒｄｅｒ＿Ｄに対し、図４のインクリメンタルデルタシグマＡＤ変換器と同じ周波数で動作するＣＬＫで同期化して１ＣＬＫ遅延させ、これを次のコンバージョンステップにおける命令信号Ｏｒｄｅｒ＿Ｄとして出力信号生成部５１に出力する（ステップＳ１３１）。
【００６９】
以上の動作を繰り返すことで、各コンバージョンステップにおいて、重み積算値Ｓｕｍ（ｋ）の小さいビット位置から順にそのビットデータが論理値１となるように、平均化回路出力ＤＷＡＯの各ビット位置のビットデータが決定される。そのため、１変換サイクルが終了した時点での各ビット位置の重み積算値Ｓｕｍ（ｋ）が均等になるように、各コンバージョンステップにおいて論理値１となるビット位置が決定されることになる。
【００７０】
その結果、１変換サイクルにおける、各ビット位置の重み積算値Ｓｕｍ（ｋ）がより均等となる。したがって、前述のように、各ビット位置に対応づけられた例えばキャパシタ（ＣＡＰ）がより均等にＯＮするように制御されることになり、すなわち、コンバージョンステップにおいて重みが異なることによって生じる、ＤＷＡＯ回路１５におけるデータ平均化処理による効果の低減を抑制することができる。
【００７１】
図１３は、図１２に示す処理を行うＤＷＡ回路１５を備えた、図４に示す、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるインクリメンタルデルタシグマＡＤ変換器における、ＤＷＡ回路１５の各種信号の入出力結果の一例を示したものである。
図１３は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合を示したものである。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００７２】
図１３（ａ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。
また、図１３（ａ）において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビット位置についてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット位置毎に加算した値、すなわち、１変換サイクルにおける重み積算値Ｓｕｍ（ｋ）を合計値（Ｔｏｔａｌ）として表し、そのときのビット位置毎の重み積算値Ｓｕｍ（ｋ）の標準偏差をσとして表す。
【００７３】
図１３（ｂ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯの各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）と、命令信号Ｏｒｄｅｒ＿Ｄと、重みＷｅｉｇｈｔと、を表す。
また、初期状態及び初期化されたときの重み積算値Ｓｕｍ（ｋ）及び命令信号Ｏｒｄｅｒ＿Ｄを、コンバージョンステップｊ＝０として表す。
【００７４】
図１３において、初期状態では、命令信号Ｏｒｄｅｒ＿Ｄ及び重み積算値Ｓｕｍ（ｋ）は、コンバージョンステップｊ＝０の場合に示すように、初期化されているため、ｋ＝１〜７の各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は「０」、命令信号Ｏｒｄｅｒ＿Ｄは、ｋ＝１から順に「１、２、３、４、５、６、７」となる。
コンバージョンステップｊ＝１におけるサーモメータコードで表される量子化器出力ＭＯＤＯは「０００１１１１」であり、「１」が４つであるため、データ値Ｄｔｈ＝４となる。図１２のフローチャートにしたがって処理が行われると、出力信号生成部５１で、命令信号Ｏｒｄｅｒ＿Ｄとデータ値Ｄｔｈ（＝４）とが比較され、ｋ＝１から順に、平均化回路出力ＤＷＡＯの各ビット位置のビットデータは、「１、１、１、１、０、０、０」となり、「１１１１０００」からなるデジタル信号が平均化回路出力ＤＷＡＯとして出力される。
【００７５】
積算部５２では、コンバージョンステップｊ＝１における平均化回路出力ＤＷＡＯを入力し、論理値１が設定されているビット位置について、重み積算値Ｓｕｍ（ｋ）を更新する。ここで、コンバージョンステップｊ＝１での重みＷｅｉｇｈｔは０．３００であり、１番目から４番目のビット位置が論理値１に設定されているため、ｋ＝１〜４の重み積算値Ｓｕｍ（ｋ）が「０．３００」となり、ｋ＝５〜７の重み積算値Ｓｕｍ（ｋ）は「０．０００」のままとなる。
【００７６】
コンバージョンステップｊ＝１における各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、命令信号生成部５３で昇順に命令値ｐが対応づけられ、重み積算値Ｓｕｍ（ｋ）＝０．０００である、ｋ＝５〜７番目のビット位置に、ビット位置ｋの昇順に、命令値ｐ＝１〜３が対応づけられる。重み積算値Ｓｕｍ（ｋ）＝０．３００である、ｋ＝１〜４番目のビット位置に、ビット位置ｋの昇順に、命令値ｐ＝４〜７が対応づけられる。その結果、図１３（ｂ）に示すように、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」となる。
【００７７】
コンバージョンステップｊ＝２では、量子化器出力ＭＯＤＯは「００００１１１」であり、データ値Ｄｔｈ＝３となる。また、コンバージョンステップｊ＝１において、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」に更新されている。
そのため、データ値Ｄｔｈ＝３と命令信号Ｏｒｄｅｒ＿Ｄとを比較した結果、平均化回路出力ＤＷＡＯの各ビットのビットデータは、ｋ＝１から順に、「０、０、０、０、１、１、１」となり、「００００１１１」からなるデジタル信号が平均化回路出力ＤＷＡＯとして出力される。
【００７８】
また、論理値１が設定されたｋ＝５〜７番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝２における重み０．２３３が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．３００、０．３００、０．３００、０．３００、０．２３３、０．２３３、０．２３３」となる。
各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、重み積算値Ｓｕｍ（ｋ）＝０．２３３である、ｋ＝５〜７番目のビット位置に、ビット位置ｋの昇順に、命令値ｐ＝１〜３が対応づけられ、重み積算値Ｓｕｍ（ｋ）＝０．３００である、ｋ＝１〜４番目のビット位置に、ビット位置ｋの昇順に、命令値ｐ＝４〜７が対応付けられる。その結果、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」となる。
【００７９】
コンバージョンステップｊ＝３では、量子化器出力ＭＯＤＯは「００００００１」であり、データ値Ｄｔｈ＝１となる。このとき命令信号Ｏｒｄｅｒ＿Ｄは「４、５、６、７、１、２、３」であるため、平均化回路出力ＤＷＡＯの各ビットは、ｋ＝１から順に、「０、０、０、０、１、０、０」となり、「００００１００」からなるデジタル信号が平均化回路出力ＤＷＡＯとして出力される。
【００８０】
また、論理値１が設定されたｋ＝５番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝３における重み０．１７５が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．３００、０．３００、０．３００、０．３００、０．４０８、０．２３３、０．２３３」となる。
各ビット位置の重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、重み積算値Ｓｕｍ（ｋ）＝０．２３３である、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜２となり、重み積算値Ｓｕｍ（ｋ）＝０．３００である、ｋ＝１〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝３〜６となり、重み積算値Ｓｕｍ（ｋ）＝０．４０８である、ｋ＝５番目のビット位置がｐ＝７となる。その結果、命令信号Ｏｒｄｅｒ＿Ｄは、「３、４、５、６、７、１、２」となる。
【００８１】
コンバージョンステップｊ＝４では、量子化器出力ＭＯＤＯは「０００００１１」であり、データ値Ｄｔｈ＝２となる。命令信号Ｏｒｄｅｒ＿Ｄは「３、４、５、６、７、１、２」であるため、平均化回路出力ＤＷＡＯの各ビット位置は、ｋ＝１から順に、「０、０、０、０、０、１、１」となり、「０００００１１」からなるデジタル信号が平均化回路出力ＤＷＡＯとして出力される。
【００８２】
また、論理値１が設定されたｋ＝６〜７番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝４における重み０．１２５が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．３００、０．３００、０．３００、０．３００、０．４０８、０．３５８、０．３５８」となる。
各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、重み積算値Ｓｕｍ（ｋ）＝０．３００である、ｋ＝１〜４番目のビット位置が、ビット位置ｋの昇順に、命令値ｐ＝１〜４となり、重み積算値Ｓｕｍ（ｋ）＝０．３５８である、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、命令値ｐ＝５〜６となり、重み積算値Ｓｕｍ（ｋ）＝０．４０８である、ｋ＝５番目のビット位置が命令値ｐ＝７となる。その結果、命令信号Ｏｒｄｅｒ＿Ｄは、「１、２、３、４、７、５、６」となる。
【００８３】
コンバージョンステップｊ＝５では、コンバージョンステップｊ＝４と同様に、量子化器出力ＭＯＤＯは「０００００１１」であり、データ値Ｄｔｈ＝２、命令信号Ｏｒｄｅｒ＿Ｄは「１、２、３、４、７、５、６」であるため、平均化回路出力ＤＷＡＯは、「１１０００００」として出力される。
また、論理値１が設定されたｋ＝１〜２番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝５における重み０．０８３が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．３８３、０．３８３、０．３００、０．３００、０．４０８、０．３５８、０．３５８」となる。
【００８４】
そのため、各ビット位置に対応づけられた重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、ｋ＝３〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜２となり、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝３〜４となり、ｋ＝１〜２番目のビット位置が、ビット位置ｋの昇順に、ｐ＝５〜６となり、ｋ＝５番目のビット位置がｐ＝７となり、命令信号Ｏｒｄｅｒ＿Ｄは、「５、６、１、２、７、３、４」となる。
【００８５】
コンバージョンステップｊ＝６では、量子化器出力ＭＯＤＯは引き続き「０００００１１」であり、データ値Ｄｔｈ＝２、命令信号Ｏｒｄｅｒ＿Ｄは「５、６、１、２、７、３、４」であるため、平均化回路出力ＤＷＡＯは、「００１１０００」として出力される。
また、論理値１が設定されたｋ＝３〜４番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝６における重み０．０５０が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．３８３、０．３８３、０．３５０、０．３５０、０．４０８、０．３５８、０．３５８」となる。
【００８６】
そのため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、ｋ＝３〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜２となり、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝３〜４となり、ｋ＝１〜２番目のビット位置が、ビット位置ｋの昇順に、ｐ＝５〜６となり、ｋ＝５番目のビット位置がｐ＝７となり、命令信号Ｏｒｄｅｒ＿Ｄは、「５、６、１、２、７、３、４」からなる。
【００８７】
コンバージョンステップｊ＝７では、量子化器出力ＭＯＤＯは「０１１１１１１」であり、データ値Ｄｔｈ＝６、命令信号Ｏｒｄｅｒ＿Ｄは「５、６、１、２、７、３、４」であるため、平均化回路出力ＤＷＡＯは、「１１１１０１１」として出力される。
また、論理値１が設定されたｋ＝１〜４番目のビット位置、６〜７番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝７における重み０．０２５が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．４０８、０．４０８、０．３７５、０．３７５、０．４０８、０．３８３、０．３８３」となる。
【００８８】
そのため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、ｋ＝３〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜２となり、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝３〜４となり、ｋ＝１〜２、５番目のビット位置が、ビット位置ｋの昇順に、ｐ＝５〜７となり、命令信号Ｏｒｄｅｒ＿Ｄは、「５、６、１、２、７、３、４」となる。
【００８９】
コンバージョンステップｊ＝８では、量子化器出力ＭＯＤＯは「００００００１」であり、データ値Ｄｔｈ＝１、命令信号Ｏｒｄｅｒ＿Ｄは「５、６、１、２、７、３、４」であるため、平均化回路出力ＤＷＡＯは、「００１００００」として出力される。
また、論理値１が設定されたｋ＝３番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝８における重み０．００８が加算され、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．４０８、０．４０８、０．３８３、０．３７５、０．４０８、０．３８３、０．３８３」となる。
【００９０】
そのため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを対応づけると、ｋ＝４番目のビット位置がｐ＝１となり、ｋ＝３番目のビット位置がｐ＝２となり、ｋ＝６〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝３〜４となり、ｋ＝１〜２、５番目のビット位置が、ビット位置ｋの昇順に、ｐ＝５〜７となり、命令信号Ｏｒｄｅｒ＿Ｄは、「５、６、２、１、７、３、４」となる。
【００９１】
そして、コンバージョンステップｊがオーバーサンプリング比ｍ＝８に達することから、重み積算値Ｓｕｍ（ｋ）は０に初期化される。なお、コンバージョンステップｊがオーバーサンプリング比ｍに達したときに、命令信号Ｏｒｄｅｒ＿Ｄも０に初期化するようにしてもよく、あるいは、初期化せずに、一つ前の変換サイクルにおける命令信号Ｏｒｄｅｒ＿Ｄの最終値を次の変換サイクルにおける命令信号Ｏｒｄｅｒ＿Ｄの初期値として処理を行うようにしてもよい。
【００９２】
このような手順で平均化回路出力ＤＷＡＯを演算するようにした場合、１変換サイクルにおける、重みの合計Ｔｏｔａｌは、コンバージョンステップｊ＝８における重み積算値Ｓｕｍ（ｋ）の値となり、重みの合計Ｔｏｔａｌの標準偏差σは「０．０１５」となる。これは、図９に示すように、従来のＤＷＡ回路を用いた場合の重みの合計Ｔｏｔａｌの標準偏差σは「０．０８０」であるのに比較してより小さくなっており、平均化回路出力ＤＷＡＯにおいて、論理値０と論理値１とがより均等に決定されていることを意味する。
【００９３】
つまり、前述のように、例えば、ＤＷＡ回路１５の平均化回路出力ＤＷＡＯをスイッチトキャパシタＤＡ変換器の入力として使用し、平均化回路出力ＤＷＡＯにおいて、論理値１が設定されているビット位置に対応づけられたキャパシタをオン、論理値０が設定されているビット位置に対応づけられたキャパシタをオフとするように動作する構成とした場合、キャパシタがより均等にオン動作することになり、すなわち、データ加重平均化処理による効果の低減を抑制することができる。
【００９４】
次に、本発明の第２実施形態を説明する。
この第２実施形態におけるＤＷＡ回路１５は、第１実施形態におけるＤＷＡ回路１５において、積算部５２の処理手順が異なること以外は同様であるので同一部には同一符号を付与しその詳細な説明は省略する。
第２実施形態におけるＤＷＡ回路１５は、積算部５２では、出力信号生成部５１から出力される平均化回路出力ＤＷＡＯを入力し、ビットデータが論理値１であるビット位置については、重み積算値Ｓｕｍ（ｋ）に、前記（２）式から算出される重みＷｅｉｇｈｔを加算して重み積算値Ｓｕｍ（ｋ）を更新し（ステップＳ２０１）、論理値０であるビット位置については重み積算値Ｓｕｍ（ｋ）を更新しない。なお、重みＷｅｉｇｈｔは、予めテーブルとして所定の記憶領域に記憶しておいてもよいし、デジタル演算によりその都度演算するようにしてもよい。
【００９５】
続いて、平均化回路出力ＤＷＡＯのビット位置に対応する重み積算値Ｓｕｍ（ｋ）毎に、重み積算値Ｓｕｍ（ｋ）から平均値Ａｖｅｒａｇｅを減算し、重み積算値Ｓｕｍ（ｋ）を更新する（ステップＳ２０２）。平均値Ａｖｅｒａｇｅは、次式（３）で演算される。（３）式中のＤｏｕｔ（ｋ）はサーモメータコードで表される量子化器出力ＭＯＤＯのＬ個のビット位置のビットデータを表し、ΣＤｏｕｔ（ｋ）は、各ビットデータを加算した値、すなわちビットデータとして論理値１が設定されているビット位置の数を表す。また、ｗｅｉｇｈｔは前記（２）式から算出される重みＷｅｉｇｈｔ、Ｌは量子化レベルである。例えば、コンバージョンステップｊの時に量子化器出力ＭＯＤＯが「０００１１１１」である場合にはΣＤｏｕｔ（ｋ）＝４となる。なお、平均値Ａｖｅｒａｇｅが積算平均値に対応している。
【００９６】
【数３】
0006512929.tif 000004
【００９７】
平均値Ａｖｅｒａｇｅは、その都度演算するようにしてもよく、あるいは、量子化器出力ＭＯＤＯに応じて変化するΣＤｏｕｔ（ｋ）を変数とし、ＷｅｉｇｈｔとＬ値とを係数とする関数として所定の記憶領域に記憶しておき、この関数と、入力される量子化器出力ＭＯＤＯとから演算するようにしてもよい。
算出された重み積算値Ｓｕｍ（ｋ）は、コンバージョンステップがサンプリングオーバー比ｍに達したとき初期化され、例えば０にリセットされる（ステップＳ２０３、Ｓ２０４）。コンバージョンステップがサンプリングオーバー比ｍに達しない間は、ステップＳ２０２で更新された重み積算値Ｓｕｍ（ｋ）がそのまま出力される。
【００９８】
そして、命令信号生成部５３は、積算部５２から出力される重み積算値Ｓｕｍ（ｋ）にしたがって、命令信号Ｏｒｄｅｒを生成し、遅延処理部５４で遅延された命令信号Ｏｒｄｅｒ＿Ｄが出力信号生成部５１に入力される。出力信号生成部５１は、量子化器出力ＭＯＤＯのデータ値Ｄｔｈと、命令信号Ｏｒｄｅｒ＿Ｄとをビット位置毎に比較して平均化回路出力ＤＷＡＯを生成する。
【００９９】
図１５は、図１４に示す処理を行うＤＷＡ回路１５を備えた、図４に示す、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるインクリメンタルデルタシグマＡＤ変換器における、ＤＷＡ回路１５の各種信号の入出力結果の一例を示したものである。
図１５は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【０１００】
図１５（ａ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。
また、図１５（ａ）において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビット位置についてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット位置毎に加算した値、すなわち、１変換サイクルにおける重み積算値Ｓｕｍ（ｋ）を合計値（Ｔｏｔａｌ）として表し、ビット位置毎の重み積算値Ｓｕｍ（ｋ）の標準偏差をσとして表す。
【０１０１】
図１５（ｂ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯの各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）と、命令信号Ｏｒｄｅｒ＿Ｄと、重みＷｅｉｇｈｔを表す。
また、初期状態及び初期化されたときの重み積算値Ｓｕｍ（ｋ）及び命令信号Ｏｒｄｅｒ＿Ｄを、コンバージョンステップｊ＝０として表す。
【０１０２】
図１５において、コンバージョンステップｊ＝１では、命令信号Ｏｒｄｅｒ＿Ｄ及び重み積算値Ｓｕｍ（ｋ）はコンバージョンステップｊ＝０に示すように、初期化され、重み積算値Ｓｕｍ（ｋ）は、ｋ＝１〜７番目の各ビット位置が「０」、命令信号Ｏｒｄｅｒ＿Ｄは、ｋ＝１から順に「１、２、３、４、５、６、７」の数値列となっている。
サーモメータコードで表される量子化器出力ＭＯＤＯは「０００１１１１」であり、データ値Ｄｔｈ＝４であるため、ｋ＝１から順に、平均化回路出力ＤＷＡＯの各ビット位置のビットデータは、「１、１、１、１、０、０、０」となり、「１１１１０００」からなるデジタル信号が平均化回路出力ＤＷＡＯとして出力される。
【０１０３】
コンバージョンステップｊ＝１における平均化回路出力ＤＷＡＯにおいて、論理値１が設定されている１〜４番目のビット位置において、重み積算値Ｓｕｍ（ｋ）が、コンバージョンステップｊ＝１のときの重み０．３００に応じて更新され、さらに、各ビット位置について重み積算値Ｓｕｍ（ｋ）から平均値Ａｖｅｒａｇｅが減算される。コンバージョンステップｊ＝１の場合、ΣＤｏｕｔ（ｋ）＝４であり、Ｌ＝７、重みＷｅｉｇｈｔは０．３００であるため、平均値Ａｖｅｒａｇｅ＝４×０．３００／７＝０．１７１となる。そのため、平均化回路出力ＤＷＡＯの各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、１〜４番目のビット位置が「０．１２９」、５〜７番目のビット位置が「−０．１７１」となる。
【０１０４】
そして、コンバージョンステップｊ＝１における重み積算値Ｓｕｍ（ｋ）に命令値ｐが対応づけられ、ｋ＝５〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜３となり、ｋ＝１〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝４〜７となる。その結果、図１５（ｂ）に示すように、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」となる。
【０１０５】
続いて、コンバージョンステップｊ＝２では、量子化器出力ＭＯＤＯは「００００１１１」であり、データ値Ｄｔｈ＝３となる。また、コンバージョンステップｊ＝１において、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」に更新されている。
コンバージョンステップｊ＝２では、量子化器出力ＭＯＤＯは「００００１１１」であり、データ値Ｄｔｈ＝３、命令信号Ｏｒｄｅｒ＿Ｄは「４、５、６、７、１、２、３」であるため、平均化回路出力ＤＷＡＯは、「００００１１１」として出力される。
【０１０６】
また、論理値１が設定されたｋ＝５〜７番目のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に、コンバージョンステップｊ＝２における重み「０．２３３」が加算され、さらに、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）から、コンバージョンステップｊ＝２における平均値Ａｖｅｒａｇｅ＝３×０．２３３／７＝０．１００が減算されて、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は、ｋ＝１から順に、「０．０２９、０．０２９、０．０２９、０．０２９、−０．０３８、−０．０３８、−０．０３８」となる。
【０１０７】
そのため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対し、命令値ｐを付与すると、ｋ＝５〜７番目のビット位置が、ビット位置ｋの昇順に、ｐ＝１〜３となり、ｋ＝１〜４番目のビット位置が、ビット位置ｋの昇順に、ｐ＝４〜７となり、命令信号Ｏｒｄｅｒ＿Ｄは、「４、５、６、７、１、２、３」となる。
以後、同様の手順で処理を行い、量子化器出力ＭＯＤＯに対応した平均化回路出力ＤＷＡＯを生成する。
【０１０８】
ここで、図１３に示す第１実施形態における入出力結果の一例と、図１５に示す第２実施形態における入出力結果の一例とを比較すると、同一の量子化器出力ＭＯＤＯに対して処理を行っているため、図１３（ｂ）、図１５（ｂ）に示すように、重み積算値Ｓｕｍ（ｋ）の値は異なっているものの、平均化回路出力ＤＷＡＯや、命令信号Ｏｒｄｅｒ＿Ｄは同一値となっている。なぜならば、図１４に示す第２実施形態における重み積算値Ｓｕｍ（ｋ）演算のためのシーケンスでは、第１実施形態における重み積算値Ｓｕｍ（ｋ）演算のためのシーケンスに対してさらに、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）から同一の平均値Ａｖｅｒａｇｅを減算するようにしたものであって、各ビット位置から同一の平均値Ａｖｅｒａｇｅを減算しているため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）の大小関係は変わらない。そのため、第１実施形態と第２実施形態とでは、重み積算値Ｓｕｍ（ｋ）に基づき演算される命令信号Ｏｒｄｅｒ＿Ｄや、平均化回路出力ＤＷＡＯは同一となる。
【０１０９】
しかしながら、第２実施形態における重み積算値Ｓｕｍ（ｋ）演算のためのシーケンスでは、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）から平均値Ａｖｅｒａｇｅを減算する処理を行うため、各コンバージョンステップにおいて得られる、全ビット位置に対応する重み積算値Ｓｕｍ（ｋ）の総和は常に「０」となる特徴がある。
このため、平均化回路出力ＤＷＡＯは、コンバージョンステップｊが進むと、重みが加味されて均等に論理値１と論理値０とを繰り返すようになるため、各ビット位置に対応する重み積算値Ｓｕｍ（ｋ）は同じような値をとることになるが、全ビット位置に対応する重み積算値Ｓｕｍ（ｋ）の総和は「０」であるため、ビット位置に対応する重み積算値Ｓｕｍ（ｋ）も０に近づいていく。
【０１１０】
つまり、命令信号生成部５３に入力される重み積算値Ｓｕｍ（ｋ）の値は比較的小さい値を取ることになるため、重み積算値Ｓｕｍ（ｋ）として確保すべきビット数は少なくてよく、すなわち、命令値ｐを対応づける際のソート演算をより簡単にすることができる。
さらに、一般にソート演算は、大まかに行えば均等になるという性質を利用すると、重み積算値Ｓｕｍ（ｋ）を単純に平均値、すなわち「０」よりも大きいか小さいかでソートを行うという、手法を取ることによって、より簡易的に均等化させることも可能となる。その結果、ＤＷＡ回路１５における処理負荷を軽減することができるという効果も得ることができる。
【０１１１】
次に、本発明の第３実施形態を説明する。
この第３実施形態におけるＤＷＡ回路１５は、第２実施形態におけるＤＷＡ回路１５において、積算部５２の処理手順が異なること以外は同様であるので同一部には同一符号を付与しその詳細な説明は省略する。
第３実施形態におけるＤＷＡ回路１５は、積算部５２では、出力信号生成部５１から出力される平均化回路出力ＤＷＡＯを入力し、ビットデータが論理値１であるビット位置については、重み積算値Ｓｕｍ（ｋ）に、次式（４）から算出される重みＷｅｉｇｈｔ１を加算して重み積算値Ｓｕｍ（ｋ）を更新し（ステップＳ３０１）、論理値０であるビット位置については次式（５）から算出される重みＷｅｉｇｈｔ２を加算して重み積算値Ｓｕｍ（ｋ）を更新する。
【０１１２】
【数４】
0006512929.tif 000005
【０１１３】
重みＷｅｉｇｈｔ１は、（４）式に示すように、（２）式で表される重みＷｅｉｇｈｔから（３）式で表される平均値Ａｖｅｒａｇｅを減算した値である。
重みＷｅｉｇｈｔ２は、（５）式に示すように、（３）式で表される平均値Ａｖｅｒａｇｅの負値である。
なお、重みＷｅｉｇｈｔ１、重みＷｅｉｇｈｔ２は、デジタル演算によりその都度演算するようにしてもよく、量子化器出力ＭＯＤＯに応じて変化する項を変数とする関数を所定の記憶領域に記憶しておき、入力される量子化器出力ＭＯＤＯと、記憶している関数とをもとに、演算するようにしてもよい。
【０１１４】
算出された重み積算値Ｓｕｍ（ｋ）は、コンバージョンステップがサンプリングオーバー比ｍに達したとき初期化され、例えば「０」にリセットされる（ステップＳ３０３、Ｓ３０４）。コンバージョンステップがサンプリングオーバー比ｍに達しない間は、ステップＳ３０１又はステップＳ３０２で更新された重み積算値Ｓｕｍ（ｋ）がそのまま出力される。
【０１１５】
そして、命令信号生成部５３は、積算部５２から出力される重み積算値Ｓｕｍ（ｋ）にしたがって、命令信号Ｏｒｄｅｒを生成し、遅延処理部５４で遅延された命令信号Ｏｒｄｅｒ＿Ｄが出力信号生成部５１に入力される。出力信号生成部５１は、量子化器出力ＭＯＤＯのデータ値Ｄｔｈと、命令信号Ｏｒｄｅｒ＿Ｄとを比較して平均化回路出力ＤＷＡＯを生成する。
【０１１６】
つまり、第２実施形態における積算部５２のシーケンスでは、平均化回路出力ＤＷＡＯにおいて、論理値１のビット位置に対応する重み積算値Ｓｕｍ（ｋ）に対して各コンバージョンステップｊに応じた重みＷｅｉｇｈｔを加算した後、全ビット位置について、重み積算値Ｓｕｍ（ｋ）から平均値Ａｖｅｒａｇｅを減算するようにしているが、第３実施形態では、コンバージョンステップｊに応じた重みＷｅｉｇｈｔから平均値Ａｖｅｒａｇｅを減算した減算値を予め演算しておき、論理値１のビット位置に対応する重み積算値Ｓｕｍ（ｋ）については、予め演算した減算値を加算し、論理値０のビット位置に対応する重み積算値Ｓｕｍ（ｋ）については、減算値として負値の平均値Ａｖｅｒａｇｅを加算するものである。このように、予め減算値を演算しておくことによって、演算をより簡略化することができ、すなわちより速やかに重み積算値Ｓｕｍ（ｋ）を得ることができる。
【０１１７】
なお、上記実施形態においては、本実施形態におけるＤＷＡ回路１５を、量子化器出力ＭＯＤＯが最終出力結果に及ぼす寄与度、すなわち、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器として、図４に示すインクリメンタルデルタシグマＡＤ変換器に適用した場合について説明したがこれに限るものではなく、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器であれば適用することができる。
【０１１８】
また、上記実施形態においては、サーモメータコードにおいて、論理値１の数がデータ値を表す場合について説明したが、論理値０の数がデータ値を表す場合であっても適用することができる。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
【符号の説明】
【０１１９】
１  サンプルホールド（ＳＨ）回路
２  リセット信号発生器
３  デルタシグマ変調器
４  デジタル演算部
１１  加算器
１２  アナログ積分器
１３  量子化器
１４  ＤＡコンバータ（ＤＡＣ）
１５  ＤＷＡ（データ加重平均化）回路
５１  出力信号生成部
５２  積算部
５３  命令信号生成部
５４  遅延処理部
【図１】
0006512929.tif 000006
【図２】
0006512929.tif 000007
【図３】
0006512929.tif 000008
【図４】
0006512929.tif 000009
【図５】
0006512929.tif 000010
【図６】
0006512929.tif 000011
【図７】
0006512929.tif 000012
【図８】
0006512929.tif 000013
【図９】
0006512929.tif 000014
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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