(57)【特許請求の範囲】
【請求項１】
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージ構造または極薄ＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージ構造を有するデバイスであって、
接続部を介してリードフレームまたは基板に接続された集積回路と、
前記集積回路の裏面と、前記集積回路が前記リードフレームまたは基板に接続される接続領域とを除き、前記集積回路を取り囲むＥＭＣ（エポキシ樹脂成形材料）と、
前記デバイスの上面に貼着され、光放出に起因する漏れから前記デバイスを保護する硬化した接着フィルムと、
を備え、
前記硬化した接着フィルムの上面には、デバイス識別および追跡可能性のために、マークが付けられている、
デバイス。
【請求項２】
前記集積回路の前記裏面と前記デバイスの上面との間にＥＭＣが存在しない請求項１に記載のデバイス。
【請求項３】
前記集積回路の前記裏面が、露出されたシリコンを含む請求項１に記載のデバイス。
【請求項４】
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージ構造または極薄ＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージ構造を有するデバイスを製造する方法であって、
ＥＭＣ（エポキシ樹脂成形材料）を用いて、リードフレームまたは基板に接続される集積回路を備えるデバイスを成形するステップと、
デバイス厚さを減少させるために前記デバイス上面でＥＭＣを研削するステップと、
光放出に起因する漏れから前記デバイスを保護する接着フィルムを前記デバイスの上面に貼着して硬化するステップと、
前記硬化した接着フィルムの上面に、デバイス識別および追跡可能性のために、マークを付すステップと、
を含み、
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の裏面が露出されるまで研削するステップを含む方法。
【請求項５】
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージ構造または極薄ＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージ構造を有するデバイスを製造する方法であって、
ＥＭＣ（エポキシ樹脂成形材料）を用いて、リードフレームまたは基板に接続される集積回路を備えるデバイスを成形するステップと、
デバイス厚さを減少させるために前記デバイス上面でＥＭＣを研削するステップと、
光放出に起因する漏れから前記デバイスを保護する接着フィルムを前記デバイスの上面に貼着して硬化するステップと、
前記硬化した接着フィルムの上面に、デバイス識別および追跡可能性のために、マークを付すステップと、
を含み、
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の裏面を研削するステップを含む方法。
【請求項６】
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージ構造または極薄ＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージ構造を有するデバイスを製造する方法であって、
ＥＭＣ（エポキシ樹脂成形材料）を用いて、リードフレームまたは基板に接続される集積回路を備えるデバイスを成形するステップと、
デバイス厚さを減少させるために前記デバイス上面でＥＭＣを研削するステップと、
光放出に起因する漏れから前記デバイスを保護する接着フィルムを前記デバイスの上面に貼着して硬化するステップと、
前記硬化した接着フィルムの上面に、デバイス識別および追跡可能性のために、マークを付すステップと、
を含み、
前記デバイス上面でＥＭＣを研削するステップが、所定の集積回路厚さを実現するために前記集積回路の裏面を研削するステップを含む方法。
【請求項７】
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージ構造または極薄ＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージ構造を有するデバイスを製造する方法であって、
ＥＭＣ（エポキシ樹脂成形材料）を用いて、リードフレームまたは基板に接続される集積回路を備えるデバイスを成形するステップと、
デバイス厚さを減少させるために前記デバイス上面でＥＭＣを研削するステップと、
光放出に起因する漏れから前記デバイスを保護する接着フィルムを前記デバイスの上面に貼着して硬化するステップと、
前記硬化した接着フィルムの上面に、デバイス識別および追跡可能性のために、マークを付すステップと、
を含み、
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の裏面と前記デバイスの上面との間のＥＭＣを除去するステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［他の出願の相互参照］
本出願は、参照により本明細書に組み込む２０１２年９月２０日出願の「ＥＸＴＲＥＭＥＬＹ  ＴＨＩＮ  ＰＡＣＫＡＧＥ」という名称の米国仮特許出願公開第６１／７０３，７０８号に対する優先権を主張するものである。
【背景技術】
【０００２】
典型的なチップ製造組立てプロセスは、ＥＭＣ（エポキシ樹脂成形材料）を塗布してデバイスの全領域をカバーし、デバイスに対してリード上にめっきを施し、次いでデバイスをソーイングブレードによって分離することを含む。ＥＭＣフィラーは、光放出に起因する漏れおよび水分の浸入から集積回路を保護するが、全体のパッケージ厚さに関与もする。図１は、前述した組立てプロセスから得られる典型的なデバイス構造を示す。図示されるように、集積回路（すなわちチップ）を取り囲むＥＭＣは、得られるデバイス寸法に大きく関与する。
【図面の簡単な説明】
【０００３】
本発明の様々な実施形態を、以下の詳細な説明および添付図面で開示する。
【０００４】
【図１】典型的な組立てプロセスから得られる従来技術のデバイス構造を示す図である。
【０００５】
【図２Ａ】研削プロセスを含む組立てプロセスにより得られるパッケージ構造の一実施形態を示す図である。
【０００６】
【図２Ｂ】研削プロセスを含む組立てプロセスにより得られるパッケージ構造の一実施形態を示す図である。
【０００７】
【図３Ａ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｂ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｃ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｄ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｅ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｆ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｇ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｈ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｉ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｊ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｋ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｌ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｍ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｎ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｏ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｐ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【図３Ｑ】極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す図である。
【０００８】
【図３Ｒ】開示される組立てプロセスから得られるデバイスの例示的な寸法を示す図である。
【発明を実施するための形態】
【０００９】
本発明は、プロセス、装置、システム、物質の組成、コンピュータ可読記憶媒体上で具現化されるコンピュータプログラム製品、および／または処理装置、例えば、そこに結合されたメモリに記憶されている命令および／またはメモリによって提供される命令を実行するように構成された処理装置としての形を含めた多くの形で実装することができる。本明細書では、これらの実装形態、または本発明が取ることができる任意の他の形態を、技法と呼ぶことがある。一般に、開示するプロセスのステップの順序は、本発明の範囲内で変更することができる。特に指示のない限り、タスクを実施するように構成されているものとして述べる処理装置またはメモリなどの構成要素は、所与の時間にタスクを実施するように一時的に構成された汎用構成要素、またはタスクを実施するように製造された専用構成要素として実装することができる。本明細書で使用するとき、用語「処理装置」は、コンピュータプログラム命令などのデータを処理するように構成された１つまたは複数のデバイス、回路、および／または処理コアを表す。
【００１０】
以下、本発明の原理を例示する添付図面と共に、本発明の１つまたは複数の実施形態の詳細な説明を行う。そのような実施形態に関連付けて本発明を説明するが、本発明は、どの実施形態にも限定されない。本発明の範囲は、特許請求の範囲のみによって限定され、本発明は、多数の変形形態、修正形態、および均等形態を包含する。本発明を完全に理解できるように、以下の説明では多くの具体的な詳細を述べる。これらの詳細は例示の目的で提供されるものであり、本発明は、これらの具体的な詳細のいくつかまたは全てを含まなくても、特許請求の範囲に従って実施することができる。分かりやすくするために、本発明を不要に曖昧にしないように、本発明に関係する技術分野における既知の技術的事項は詳細には説明していない。
【００１１】
より薄いパッケージ厚さを実現するための様々な技法を本明細書で開示する。さらに述べるように、開示する組立てプロセスは、全体のデバイス厚さを減少させるための研削プロセスを含む。研削プロセスは、複数のタイプのより薄いパッケージ構造を実現可能にする。いくつかの実施形態では、研削プロセスは、集積回路（すなわちチップ）の裏面を露出させるために採用され、この裏面は、光放出に感受性のないデバイスに採用可能であり得る。代替として、例えば、研削された表面に接着テープが貼着されることがあり、光放出に起因する漏れおよび水分の浸入から集積回路を保護する。
【００１２】
図２Ａは、研削プロセスを含む組立てプロセスにより得られるパッケージ構造の一実施形態を示す。図示されるように、パッケージ構造２００は、ＥＭＣ（エポキシ樹脂成形材料）２０４によって一部取り囲まれ、バンプ２０８を介してリードフレーム（Ｌ／Ｆ）または基板２０６に接続された集積回路（すなわちチップ）２０２を含む。いくつかの実施形態では、パッケージ構造２００は、ＥＭＣ射出成形後に、少なくともチップの裏面が露出されるまで、および／または望みの厚さが実現されるまでリードフレームまたは基板全体に上面研削を施すことにより得られる。提示される例において、パッケージ構造２００は、チップを保護するためにデバイスの上（すなわち裏返されたチップ２０２の裏面）に貼着された接着テープ（すなわちラミネートフィルム）２１０を含む。パッケージ構造２００は、例えば、極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）またはＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージを備えることがある。
【００１３】
図２Ｂは、研削プロセスを含む組立てプロセスにより得られるパッケージ構造の一実施形態を示す。図示されるように、パッケージ構造２２０は、ＥＭＣ２２４によって一部取り囲まれ、バンプ２２８を介してリードフレームまたは基板２２６に接続された集積回路（すなわちチップ）２２２を含む。いくつかの実施形態では、パッケージ構造２２０は、ＥＭＣ射出成形後に、少なくともチップの裏面が露出されるまで、および／または望みの厚さが実現されるまでリードフレームまたは基板全体に上面研削を施すことにより得られる。この例では、集積回路２２２の裏面が露出されており、すなわち、図２Ａの実施形態におけるように接着テープは貼着されない。パッケージ構造２２０は、例えば、シリコン露出型の極薄ＤＦＮまたはＱＦＮパッケージを備えることがある。
【００１４】
図３Ａ〜図３Ｑは、図２Ａ〜２Ｂに関して述べたような極薄パッケージ構造を作製するための組立てプロセスの一実施形態を示す。図３Ａは、ウェハ３００において各チップ３０２を分離するためにウェハ３００をダイシングする様子を示す。図３Ａにさらに示されるように、各チップ３０２は、その後、裏返し、フラックス浸漬、およびリードフレームまたは基板３０４への実装を行われる。図３Ｂは、リードフレームまたは基板３０４上へのフリップチップ実装を示す。図３Ｃは、チップ３０２とリードフレームまたは基板３０４との間にバンプを接続するためのリフローステップを示す。リフロー温度プロファイルは、バンプの組成および特性に依存する。図３Ｄは、成形ステップを示し、この成形ステップは、例えば射出成形ツールによって行われる。図示されるように、チップ３０２は、このステップ中にＥＭＣ３０６によって取り囲まれる。
【００１５】
また、図３Ａ〜図３Ｄは、裏面接着テープ３０５も示し、これは、チップ３０２がリードフレーム３０４に実装される実施形態に関して適用可能である。図３Ｅは、裏面接着テープ３０５を除去するためのステップを示す。図３Ｆは、チップ３０２がリードフレーム３０４に実装される実施形態でリード仕上げ３０７を提供するためのリードめっきステップを示す。チップ３０２が基板３０４に実装される実施形態では、基板の端子／リードは、既に事前めっき仕上げを有する。図３Ｇは、リードフレーム／基板実装（すなわち裏面ラミネート）ステップを示す。図示されるように、裏面実装テープ３０８は、後続の上面研削のための準備段階で貼着されている。
【００１６】
図３Ｈは、研削ホイール３１０を使用して上面研削が行われる研削ステップを示す。この上面研削プロセスは、特に組立てプロセスに導入されて、望みのパッケージ厚さを実現し、他の既存のＤＦＮ／ＱＦＮプロセスでは使用されていないものである。図３Ｉは、望みのチップおよび／または全体のデバイス厚さが実現されるまで続けられた上面研削を示す。いくつかの実施形態では、研削は、チップ３０２の裏面が露出されると停止される。代替として、図３Ｉに示されるように、研削は、望みのチップ厚さが実現されると停止される。研削が完了すると、研削中に生じたせん断応力を解放するため、および／または研削された表面と上部接着フィルム（これは、図２Ａに示されるパッケージ構造２００など極薄ＤＦＮ／ＱＦＮパッケージに関して使用される）との接着性を高めるために、研削された表面が研磨される。
【００１７】
図３Ｊは、裏面実装テープ３０８が除去されるテープ除去ステップを示す。図３Ｋは、（光放出に感受性があるデバイスに関して）光放出に起因する漏れおよび水分の浸入からデバイスを保護するために上面接着フィルム３１２が配置されるラミネートステップを示す。図３Ｌは、下にあるＥＭＣおよびチップ裏面への接着を保証するために上面接着フィルム３１２が処理されるラミネート硬化３１３のステップを示す。図３Ｍは、デバイス識別および追跡可能性のために上面にマークが付けられるマーキングステップを示し、マーキング後の上面図３１４を示す。
【００１８】
図３Ｎは、リードフレーム／基板３０４が裏返され、後続のパッケージソーイングステップ中にデバイスを所定位置に保つために実装テープ３１６が貼着される実装ステップを示す。ソーイングプロセスは、リードフレーム／基板３０４に対して行われる。図３Ｏは、各デバイスがソーイングブレード３１８によって分離されるソーイングステップを示す。図３Ｐは、パッケージソーイング個別化ステップの完了を示す。図３Ｑは、実装テープ３１６が手で剥がされる、および／またはピックアンドプレースハンドラを採用してテープ３１６からデバイスを引き離し、バルクパッキング、（電気）試験、および／またはテーピング／パッキング３２０を行うステップを示す。
【００１９】
図３Ａ〜図３Ｑに示される組立てプロセスではステップの特定の順序が示されているが、他の実施形態では、ステップの順序を変えることができる。例えば、図３Ｈ〜図３Ｉの研削プロセスは、組立てプロセスの任意の適切な段階で行うことができる。さらに、上面接着フィルム３１２を含むことは任意選択である。すなわち、上面接着フィルム３１２は、図２Ｂに示されるパッケージ構造２２０など、シリコン露出型のパッケージ構造には含まれない。
【００２０】
図３Ｒは、図３Ａ〜図３Ｑの組立てプロセスから得られるデバイスの例示的な寸法を示す。提示される表は、極薄ＤＦＮ（ＥＴＤＦＮ）および極薄ＱＦＮ（ＥＴＱＦＮ）、ならびにシリコン露出型の極薄ＤＦＮ（ＥＳＥＴＤＦＮ）およびシリコン露出型の極薄ＱＦＮ（ＥＳＥＴＱＦＮ）の各パッケージに関する例示的な寸法を提供する。全体として、研削プロセスが含まれることにより、より薄いパッケージが実現可能である。
【００２１】
理解しやすくするために、前述の実施形態をいくぶん詳細に説明してきたが、本発明は、提示した詳細に限定されない。本発明を実施する多くの代替方法がある。開示した実施形態は例示であり、限定ではない。
本発明は、以下の態様としても実現できる。
［態様１］
接続部を介してリードフレームまたは基板に接続された集積回路と、
前記集積回路の裏面と、前記集積回路が前記リードフレームまたは基板に接続される接続領域とを除き、前記集積回路を取り囲むＥＭＣ（エポキシ樹脂成形材料）と
を備えるデバイス。
［態様２］
デバイス組立て中に、前記集積回路の前記裏面と前記デバイスの上面との間のＥＭＣが除去される態様１に記載のデバイス。
［態様３］
前記デバイス組立て中に、前記デバイスの上面からＥＭＣを除去して前記集積回路の前記裏面を露出するために、研削が使用される態様１に記載のデバイス。
［態様４］
研削が、前記集積回路の前記裏面が露出されるまで、前記リードフレームまたは基板に上面研削を施すことを含む態様３に記載のデバイス。
［態様５］
研削が、望みのパッケージ厚さが実現されるまで前記リードフレームまたは基板に上面研削を施すことを含む態様３に記載のデバイス。
［態様６］
前記集積回路の前記裏面が、露出されたシリコンを含む態様１に記載のデバイス。
［態様７］
さらに、露出された前記集積回路の前記裏面を保護するために前記デバイスの上面に貼着された接着フィルムを備える態様１に記載のデバイス。
［態様８］
前記接着フィルムが、下にあるＥＭＣおよび前記集積回路裏面への接着性を改良するために硬化される態様７に記載のデバイス。
［態様９］
極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ；デュアル・フラット・ノーリード）パッケージまたはＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ；クアッド・フラット・ノーリード）パッケージを備える態様１に記載のデバイス。
［態様１０］
シリコン露出型の極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ）パッケージまたはＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ）パッケージを備える態様１に記載のデバイス。
［態様１１］
ＥＭＣ（エポキシ樹脂成形材料）を用いて、リードフレームまたは基板に接続される集積回路を備えるデバイスを成形するステップと、
デバイス厚さを減少させるために前記デバイス上面でＥＭＣを研削するステップと
を含む方法。
［態様１２］
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の裏面が露出されるまで研削するステップを含む態様１１に記載の方法。
［態様１３］
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の裏面を研削するステップを含む態様１１に記載の方法。
［態様１４］
前記デバイス上面でＥＭＣを研削するステップが、所定の集積回路厚さを実現するために前記集積回路の裏面を研削するステップを含む態様１１に記載の方法。
［態様１５］
前記デバイス上面でＥＭＣを研削するステップが、前記集積回路の前記裏面と前記デバイスの上面との間のＥＭＣを除去するステップを含む態様１１に記載の方法。
［態様１６］
さらに、前記集積回路を保護するために前記デバイス上面に接着フィルムを貼着するステップを含む態様１１に記載の方法。
［態様１７］
前記接着フィルムが、前記集積回路の露出された裏面を保護する態様１６に記載の方法。
［態様１８］
さらに、下にあるＥＭＣおよび前記集積回路裏面への接着性を改良するために前記接着フィルムを硬化させるステップを含む態様１６に記載の方法。
［態様１９］
前記デバイスが、極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ）またはＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ）パッケージを備える態様１１に記載の方法。
［態様２０］
前記デバイスが、シリコン露出型の極薄ＤＦＮ（ｄｕａｌ  ｆｌａｔ  ｎｏ−ｌｅａｄ）またはＱＦＮ（ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ）パッケージを備える態様１１に記載の方法。
【図１】
0006498118.tif 000002
【図２Ａ】
0006498118.tif 000003
【図２Ｂ】
0006498118.tif 000004
【図３Ａ】
0006498118.tif 000005
【図３Ｂ】
0006498118.tif 000006
【図３Ｃ】
0006498118.tif 000007
【図３Ｄ】
0006498118.tif 000008
【図３Ｅ】
0006498118.tif 000009
【図３Ｆ】
0006498118.tif 000010
【図３Ｇ】
0006498118.tif 000011
【図３Ｈ】
0006498118.tif 000012
【図３Ｉ】
0006498118.tif 000013
【図３Ｊ】
0006498118.tif 000014
【図３Ｋ】
0006498118.tif 000015
【図３Ｌ】
0006498118.tif 000016
【図３Ｍ】
0006498118.tif 000017
【図３Ｎ】
0006498118.tif 000018
【図３Ｏ】
0006498118.tif 000019
【図３Ｐ】
0006498118.tif 000020
【図３Ｑ】
0006498118.tif 000021
【図３Ｒ】
0006498118.tif 000022