(57)【特許請求の範囲】
【請求項１】
複数の電源入力端子から電源の供給を受ける半導体装置の電源を切り替えて出力端子に出力する電源切替回路において、
夫々の電源入力端子と前記出力端子の間に、互いのゲートが接続され、互いのバックゲート及びソースが接続され、直列接続されたＭＯＳトランジスタ、を備え、
前記ＭＯＳトランジスタのゲートが前記出力端子に接続されたたことを特徴とする電源切替回路。
【請求項２】
複数の電源入力端子から電源の供給を受ける半導体装置の電源を切り替えて出力端子に出力する電源切替回路において、
夫々の電源入力端子と前記出力端子の間に、互いのゲートが接続され、互いのバックゲート及びソースが接続され、直列接続されたＭＯＳトランジスタ、を備え、
前記ＭＯＳトランジスタのゲートが他方の前記電源入力端子に接続されたことを特徴とする電源切替回路。
【請求項３】
請求項１または２に記載の電源切替回路を備えた
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メイン電源とサブ電源から電源の供給を受ける半導体装置における、メイン電源からの電源の供給が停止したときに、メイン電源からサブ電源に電源の供給を切り替える電源切替回路に関する。
【背景技術】
【０００２】
図３は、従来の電源切替回路を示す回路図である。
従来の電源切替回路は、メイン電源の電圧Ｖ０が与えられるメイン電源入力端子２００と、サブ電源の電圧Ｖ１が与えられるサブ電源入力端子２０１と、ＰＮ接合素子２０２及び２０３と、電圧Ｖｏｕｔを出力する出力端子２０４を備えている。
【０００３】
図４は、従来の電源切替回路のＰＮ接合素子の断面構造図である。
ＰＮ接合素子は、基板のＰ型領域２０９の中に設けられたＮ型領域２０８をカソード端子２０６として、Ｎ型領域２０８の中に設けられたＰ型領域２０７をアノード端子２０５として、実現される。なお、基板のＰ型領域２０９は、基板のＰ型領域２０９と隣接するＮ型領域との間に、余分な順バイアス電流が流れることを回避するため、最も低い電圧（ＶＳＳ）が与えられる。
【０００４】
従来の電源切替回路は、メイン電源からの電源が停止したバックアップ動作状態においては、サブ電源から電源を供給することにより、半導体装置への電源の安定供給を図るものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−８７９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電源切替回路は、電源が供給される際に電源が供給される経路において順バイアスされるＰＮ接合素子があるため、寄生ＰＮＰ型バイポーラ素子にコレクタ電流が流れしまうため、消費電流が増大してしまうといった課題があった。
本発明は、以上のような問題を解決するために考案されたものであり、消費電流が少ない電源切替回路を提供するものである。
【課題を解決するための手段】
【０００７】
従来の問題を解決するために、本発明の電源切替回路は以下の構成とした。
複数の電源入力端子から電源の供給を受ける半導体装置の電源を切り替えて出力端子に出力する電源切替回路において、夫々の電源入力端子と出力端子の間に、互いのゲートが接続され、互いのバックゲートが接続され、直列接続されたＭＯＳトランジスタ、を備えた電源切替回路。
【発明の効果】
【０００８】
本発明の電源切替回路によれば、消費電流が少ない電源切替回路を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の電源切替回路を示す回路図である。
【図２】本実施形態の電源切替回路の他の例を示す回路図である。
【図３】従来の電源切替回路を示す回路図である。
【図４】従来の電源切替回路のＰＮ接合素子の断面構造図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態の電源切替回路について、図面を参照して説明する。
図１は、本実施形態の電源切替回路を示す回路図である。
本実施形態の電源切替回路は、メイン電源の電圧Ｖ０が与えられるメイン電源入力端子２００と、サブ電源の電圧Ｖ１が与えられるサブ電源入力端子２０１と、ＭＯＳトランジスタ１００、１０１、１１０、１１１と、電圧Ｖｏｕｔを出力する出力端子２０４を備えている。
【００１１】
ＭＯＳトランジスタ１００は、ドレインがメイン電源入力端子２００と接続され、ソースとバックゲートが接続される。ＭＯＳトランジスタ１０１は、ゲートとドレインがＭＯＳトランジスタ１００のゲート及び出力端子２０４と接続され、ソースとバックゲートがＭＯＳトランジスタ１００のソースとバックゲートに接続される。ＭＯＳトランジスタ１１０は、ドレインがサブ電源入力端子２０１と接続され、ソースとバックゲートが接続される。ＭＯＳトランジスタ１１１は、ゲートとドレインがＭＯＳトランジスタ１１０のゲート及び出力端子２０４と接続され、ソースとバックゲートがＭＯＳトランジスタ１１０のソースとバックゲートに接続される。
【００１２】
次に、本実施形態の電源切替回路の動作について説明する。
電圧Ｖ０が電圧Ｖ１より高い通常動作状態では、ＭＯＳトランジスタ１００は、オン状態となるため、ドレイン電圧ＶＡは電圧Ｖ０とほぼ等しくなる。ＭＯＳトランジスタ１０１は、ソース電圧（電圧ＶＡ）は電圧Ｖ０とほぼ等しいのでオン状態となり、出力端子２０４にはメイン電源の電圧Ｖ０が供給される。
【００１３】
ここで、ＭＯＳトランジスタ１００のドレインとバックゲート間のＰＮ接合素子には、Ｖ０≒ＶＡであるため、順バイアス電圧が加わらない。従って、ＭＯＳトランジスタ１００のドレインとバックゲート間のＰＮ接合素子をエミッタ及びベースとし、基板のＰ領域２０９をコレクタとしたＰＮＰ型バイポーラ素子がオンしないので、コレクタ電流が流れることはない。よって、電源切替回路の消費電流が増大することは起こらない。
【００１４】
一方、サブ電源の経路では、ＭＯＳトランジスタ１１０は、ゲート電圧がソース電圧よりも明らかに高いため、またドレインとバックゲート間のＰＮ接合素子は明らかに逆バイアスされるため、ＭＯＳトランジスタ１１０に電流は流れない。従って、サブ電源入力端子２０１、即ちサブ電源への流入電流は、抑えられることになる。
【００１５】
電圧Ｖ０が電圧Ｖ１より低いバックアップ動作状態では、ＭＯＳトランジスタ１１０は、オン状態となるため、ドレイン電圧ＶＢは電圧Ｖ１とほぼ等しくなる。ＭＯＳトランジスタ１１１は、ソース電圧（電圧ＶＢ）は電圧Ｖ１とほぼ等しいのでオン状態となり、出力端子２０４にはサブ電源の電圧Ｖ１が供給される。
【００１６】
ここで、ＭＯＳトランジスタ１１０のドレインとバックゲート間のＰＮ接合素子には、Ｖ１≒ＶＢであるため、順バイアス電圧が加わらない。従って、ＭＯＳトランジスタ１１０のドレインとバックゲート間のＰＮ接合素子をエミッタ及びベースとし、基板のＰ領域２０９をコレクタとしたＰＮＰ型バイポーラ素子がオンしないので、コレクタ電流が流れることはない。よって、電源切替回路の消費電流が増大することは起こらない。
【００１７】
一方、メイン電源の経路では、ＭＯＳトランジスタ１００は、ゲート電圧がソース電圧よりも明らかに高いため、またドレインとバックゲート間のＰＮ接合素子は明らかに逆バイアスされるため、ＭＯＳトランジスタ１００に電流は流れない。従って、メイン電源入力端子２００、即ちメイン電源への流入電流は、抑えられることになる。
【００１８】
以上説明したように、本実施形態の電源切替回路によれば、消費電流が少ない電源切替回路を提供することが可能となる。更に、各電源への流入電流の抑制にも配慮がなされた、電源切替回路となっている。
【００１９】
なお、上述では、図１の回路を例に挙げて、メイン電源とサブ電源の電源切替回路であることを前提として説明したが、３以上の電源に対しても、同様に効果を得ることが出来る。例えば、メイン電源に対するＭＯＳトランジスタ１００及び１０１同様、他の電源に対してトランジスタを同様に備えればよい。
【００２０】
また、各トランジスタのゲート電圧が電源切替回路の出力端子２０４により与えられるものとして説明したが、電源を供給する経路のトランジスタのゲートが電源切替回路の出力よりも低い電圧が与えられ、電源を供給しない経路のトランジスタのゲートが電源切替回路の出力よりも高い電圧が与えられてもよい。例えば、図２に示すように、トランジスタのゲートが、他方の入力端子と接続されても良い。
【符号の説明】
【００２１】
２００  メイン電源入力端子
２０１  サブ電源入力端子
１００、１０１、１１０、１１１、  ＭＯＳトランジスタ
２０４  出力端子
【図１】
0006498465.tif 000002
【図２】
0006498465.tif 000003
【図３】
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【図４】
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