(57)【特許請求の範囲】
【請求項１】
第１のフライングキャパシタと、第２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、負電圧出力端子と、前記接地電圧入力端子と前記負電圧出力端子との間に接続される第３の出力電圧平滑キャパシタと、第１のスイッチングネットワークとを備え、
前記第１のスイッチングネットワークが、前記第１のフライングキャパシタの正極が前記正電圧入力端子に接続され、前記第２のフライングキャパシタの負極が前記接地電圧入力端子に接続されるように、前記第１及び第２のフライングキャパシタが前記正電圧入力端子と前記接地電圧入力端子の間に直列に接続される第１のフェーズと、前記第１のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第１のフライングキャパシタの負極が前記負電圧出力端子と接続される第２のフェーズと、前記第２のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第２のフライングキャパシタの負極が前記負電圧出力端子と接続される第３のフェーズと、の３つのフェーズを構成し、
前記第１のスイッチングネットワークが、前記第１のフェーズ→前記第２のフェーズ→前記第３のフェーズ→前記第１のフェーズを繰り返し、又は前記第１のフェーズ→前記第３のフェーズ→前記第２のフェーズ→前記第１のフェーズを繰り返し、
前記第１のフェーズにおける前記第２のフライングキャパシタの負極と前記接地電圧入力端子とを接続する半導体スイッチを第５のＮＭＯＳトランジスタで構成し、前記第３のフェーズにおける前記第２のフライングキャパシタの負極と前記負電圧出力端子とを接続する半導体スイッチを第４のＮＭＯＳトランジスタで構成し、
ドレインが前記第５のＮＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第５のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第５のＮＭＯＳトランジスタのソースに接続され、バックゲートとソースの間に複数直列接続の第２のダイオードが接続された第７のＮＭＯＳトランジスタを有し、
ドレインが前記第４のＮＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第４のＮＭＯＳトランジスタのドレインに接続され、ソースが前記負電圧出力端子に接続され、バックゲートとソースの間に複数直列接続の第１のダイオードが接続された第６のＮＭＯＳトランジスタを有し、
前記第２のフェーズにおいて前記第２のフライングキャパシタの負極と前記接地電圧入力端子の間が導通しないように前記第２のダイオードの直列接続個数を設定し、
前記第２のフェーズにおいて前記第２のフライングキャパシタの負極と前記負電圧出力端子の間が導通しないように前記第１のダイオードの直列接続個数を設定した、
ことを特徴とするチャージポンプ回路。
【請求項２】
第１１のフライングキャパシタと、第１２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、正電圧出力端子と、前記接地電圧入力端子と前記正電圧出力端子との間に接続される第１３の出力電圧平滑キャパシタと、第２のスイッチングネットワークとを備え、
前記第２のスイッチングネットワークが、前記第１１のフライングキャパシタの正極が正電圧入力端子に接続され、前記第１２のフライングキャパシタの負極が接地電圧入力端子と接続されるように、前記第１１及び第１２のフライングキャパシタが直列に接続される第１１のフェーズと、前記第１１のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第１１のフライングキャパシタの負極が前記正電圧入力端子と接続される第１３のフェーズと、前記第１２のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第１２のフライングキャパシタの負極が前記正電圧入力端子と接続される第１２のフェーズと、の３つのフェーズを構成し、
前記第２のスイッチングネットワークが、前記第１１のフェーズ→前記第１３のフェーズ→前記第１２のフェーズ→前記第１１のフェーズを繰り返し、又は前記第１１のフェーズ→前記第１２のフェーズ→前記第１３のフェーズ→前記第１１のフェーズを繰り返し、
前記第１１のフェーズにおける前記第１１のフライングキャパシタの正極と前記正電圧入力端子とを接続する半導体スイッチを第１１のＰＭＯＳトランジスタで構成し、前記第１３のフェーズにおける前記第１１のフライングキャパシタの正極と前記正電圧出力端子とを接続する半導体スイッチを第１２のＰＭＯＳトランジスタで構成し、
ドレインが前記第１２のＰＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第１２のＰＭＯＳトランジスタのソースに接続され、バックゲートとソースの間に複数直列接続の第４のダイオードが接続された第１６のＰＭＯＳトランジスタを有し、
ソースが前記第１１のＰＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１１のＰＭＯＳトランジスタのソースに接続され、ドレインが前記第１１のＰＭＯＳトランジスタのドレインに接続され、バックゲートとドレインの間に複数直列接続の第３のダイオードが接続された第１７のＰＭＯＳトランジスタを有し、
前記第１２のフェーズにおいて前記第１１のフライングキャパシタの正極と前記正電圧入力端子の間が導通しないように前記第３のダイオードの直列接続個数を設定し、
前記第１２のフェーズにおいて前記第１１のフライングキャパシタの正極と前記正電圧出力端子の間が導通しないように前記第４のダイオードの直列接続個数を設定した、
ことを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、−０．５倍出力の負電圧あるいは１．５倍出力の正電圧を生成するチャージポンプ回路に係り、特に半導体上に作られる際のチップサイズ縮小化の技術に関する。
【背景技術】
【０００２】
従来、電源電圧昇圧回路の１種としてチャージポンプ回路が知られている。このチャージポンプ回路の例として、図５に示すような、リチウムバッテリーを電源４に使用する携帯機器に適用する負電圧生成用のチャージポンプ回路５をあげることできる。ダイナミックレンジが必要なオーディオアンプ等の負荷回路６に対しては、チャージポンプ回路５によって電源４の電圧を−１倍した負電圧を生成することで、電源４の電圧の２倍の電圧を供給することができ、高ダイナミックレンジを実現できる。
【０００３】
＜第１の従来例＞
図６に−１倍の負電圧生成用のチャージポンプ回路の回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ１〜ＳＷ４と、その半導体スイッチＳＷ１〜ＳＷ４を制御する１８０度位相の異なる２相の制御信号φ２１，φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ２１と、出力電圧平滑キャパシタＣ２２と、正電圧入力端子２１と、負電圧出力端子２２と、接地電圧入力端子２３とを備える。
【０００４】
図６のチャージポンプ回路の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ１，ＳＷ４がＯＮし、ＳＷ２，ＳＷ３がＯＦＦするフェーズ２１となる。
【０００５】
このとき、ノードＮ２１が正電圧入力端子２１と接続され、ノードＮ２２が接地電圧入力端子２３と接続される。フライングキャパシタＣ２１に印加される電圧をＶＣ２１とすると、
ＶＣ２１＝ＶＩＮ                              ・・・（１）
となる。
【０００６】
次に、制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ１，ＳＷ４がＯＦＦし、ＳＷ２，ＳＷ３がＯＮするフェーズ２２となる。
【０００７】
このとき、ノードＮ２１が接地電圧入力端子２３と接続され、ノードＮ２２が負電圧出力端子２２と接続される。電荷が蓄積されたフライングキャパシタＣ２１と出力電圧平滑キャパシタＣ２２が接続されるため、フライングキャパシタＣ２１から出力電圧平滑キャパシタＣ２２に電荷の移動が起こる。フェーズ２１、フェーズ２２を交互に繰り返すシーケンスを行うことで、最終的に負電圧出力端子２２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−ＶＩＮ                          ・・・（２）
となる。よって印加された正電圧の−１倍の負電圧が生成される。
【０００８】
図６の−１倍昇圧負電圧生成用のチャージポンプ回路を、図５のようなアプリケーションで使用する場合、そのチャージポンプ回路５の出力電圧が駆動する負荷回路６には２ＶＩＮが印加されるため、その負荷回路６で使用するトランジスタ素子には高耐圧が必要である。半導体プロセスで作られる高耐圧素子は素子駆動能力が低いため、必然的に素子サイズが大きくなり、チップサイズが増加するデメリットがある。近年は携帯機器等の小型化に伴い、半導体製品はチップサイズの小型化が求められるため、高耐圧素子の使用は極力避ける必要がある。そこで昇圧電圧を−１倍以下に制限する電源電圧昇圧回路を使用し、素子に印加される電源電圧を最適化するシステム設計が必要となる。
【０００９】
＜第２の従来例＞
図７に従来の−０．５倍昇圧の負電圧生成用のチャージポンプ回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ１１〜ＳＷ１７と、その半導体スイッチＳＷ１１〜ＳＷ１７を制御する制御信号φ２１、φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ３１、Ｃ３２と、出力電圧平滑キャパシタＣ３３と、正電圧入力端子３１と、負電圧出力端子３２と、接地電圧入力端子３３と、を備える。
【００１０】
図７の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ１１，ＳＷ１４，ＳＷ１６がＯＮし、半導体スイッチＳＷ１２，ＳＷ１３，ＳＷ１５，ＳＷ１７がＯＦＦするフェーズ３１となる。
【００１１】
このとき、フライングキャパシタＣ３１，Ｃ３２が直列に接続され、ノードＮ３１が正電圧入力端子３１と接続され、ノードＮ３４が接地電圧入力端子３３と接続される。フライングキャパシタＣ３１，Ｃ３２の容量値が等しい場合には、それぞれのフライングキャパシタＣ３１，Ｃ３２に印加される電圧をＶＣ３１、ＶＣ３２とすると、
ＶＣ３１＝ＶＣ３２＝ＶＩＮ／２                    ・・・（３）
となる。
【００１２】
次に、制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ１１，ＳＷ１４，ＳＷ１６がＯＦＦし、半導体スイッチＳＷ１２，ＳＷ１３，ＳＷ１５，ＳＷ１７がＯＮするフェーズ３２となる。
【００１３】
このとき、ノードＮ３１が接地電圧入力端子３３と接続され、ノードＮ３２が負電圧出力端子３２と接続され、ノードＮ３３が接地電圧入力端子３３と接続され、ノードＮ３４が負電圧出力端子３２と接続される。電荷が蓄積された各フライングキャパシタＣ３１，Ｃ３２と出力電圧平滑キャパシタＣ３３が接続されるため、各フライングキャパシタＣ３１，Ｃ３２から出力電圧平滑キャパシタＣ３３に電荷の移動が起こる。フェーズ３１、フェーズ３２を交互に繰り返すシーケンスを行うことで、最終的に負電圧出力端子３２の出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−ＶＩＮ／２                      ・・・（４）
となる。よって印加された正電圧の−０．５倍の負電圧を生成する。
【００１４】
＜第３の従来例＞
また、耐圧によるチップサイズ増大問題を解決するためには２倍昇圧以下の正電圧生成用のチャージポンプ回路も適用される。図８に従来の１．５倍昇圧の正電圧生成チャージポンプ回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ２１〜ＳＷ２７と、その半導体スイッチＳＷ２１〜ＳＷ２７を制御する制御信号φ２１、φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ４１，Ｃ４２と、出力電圧平滑キャパシタＣ４３と、正電圧入力端子４１と、正電圧出力端子４２と、接地電圧入力端子４３と、を備える。
【００１５】
図８の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ２１，ＳＷ２４，ＳＷ２７がＯＮし、半導体スイッチＳＷ２２，ＳＷ２３ＳＷ２５，ＳＷ２６がＯＦＦするフェーズ４１となる。
【００１６】
このとき、フライングキャパシタＣ４１、Ｃ４２が直列に接続され、ノードＮ４１が正電圧入力端子４１と接続され、ノードＮ４４が接地電圧入力端子４３と接続される。フライングキャパシタＣ４１，Ｃ４２の定数が等しい場合、それぞれのフライングキャパシタＣ４１，Ｃ４２に印加される電圧をＶＣ４１、ＶＣ４２とすると、
ＶＣ４１＝ＶＣ４２＝ＶＩＮ／２                ・・・（５）
となる。
【００１７】
次に制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ２１，ＳＷ２４，ＳＷ２７がＯＦＦし、半導体スイッチＳＷ２２、ＳＷ２３、ＳＷ２５、ＳＷ２６がＯＮするフェーズ４２となる。
【００１８】
このとき、ノードＮ４１が正電圧出力端子４２と接続され、ノードＮ４２が正電圧入力端子４１と接続される。また、ノードＮ４３が正電圧出力端子４３と接続され、ノードＮ４４が正電圧入力端子４１と接続される。電荷が蓄積されたフライングキャパシタＣ４１，Ｃ４２と出力電圧平滑キャパシタＣ４３が接続されるため、フライングキャパシタＣ４１，Ｃ４２から出力電圧平滑キャパシタＣ４３に電荷の移動が起こる。フェーズ４１、フェーズ４２を交互に繰り返すシーケンスを行うことで、最終的に正電圧出力端子４２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝１．５ＶＩＮ                        ・・・（６）
となる。よって印加された正電圧の１．５倍の電圧を生成する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−０４３８９２
【特許文献２】特開２００７−３１８９５３
【発明の概要】
【発明が解決しようとする課題】
【００２０】
図６で説明した−１倍昇圧のチャージポンプ回路から、図７で説明した−０．５倍昇圧のチャージポンプ回路に変更することで、半導体スイッチ数が４つから７つに増加する。また、同様に、図６で説明した−１倍昇圧のチャージポンプ回路から、図８で説明した１．５倍昇圧のチャージポンプ回路に変更することでも、半導体スイッチ数が４つから７つに増加する。そのため、図７で説明した−０．５倍昇圧のチャージポンプ回路及び図８で説明した１．５倍昇圧のチャージポンプ回路はいずれもチップサイズが大幅に増加する。
【００２１】
本発明の目的は、−０．５倍昇圧あるいは１．５倍昇圧の機能を変えることなく、半導体スイッチ数増加を最小限に抑え、チップサイズ増加を最小限に抑えたチャージポンプ回路を提供することである。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、請求項１にかかる発明のチャージポンプ回路は、第１のフライングキャパシタと、第２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、負電圧出力端子と、前記接地電圧入力端子と前記負電圧出力端子との間に接続される第３の出力電圧平滑キャパシタと、第１のスイッチングネットワークとを備え、前記第１のスイッチングネットワークが、前記第１のフライングキャパシタの正極が前記正電圧入力端子に接続され、前記第２のフライングキャパシタの負極が前記接地電圧入力端子に接続されるように、前記第１及び第２のフライングキャパシタが前記正電圧入力端子と前記接地電圧入力端子の間に直列に接続される第１のフェーズと、前記第１のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第１のフライングキャパシタの負極が前記負電圧出力端子と接続される第２のフェーズと、前記第２のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第２のフライングキャパシタの負極が前記負電圧出力端子と接続される第３のフェーズと、の３つのフェーズを構成し、前記第１のスイッチングネットワークが、前記第１のフェーズ→前記第２のフェーズ→前記第３のフェーズ→前記第１のフェーズを繰り返し、又は前記第１のフェーズ→前記第３のフェーズ→前記第２のフェーズ→前記第１のフェーズを繰り返し、前記第１のフェーズにおける前記第２のフライングキャパシタの負極と前記接地電圧入力端子とを接続する半導体スイッチを第５のＮＭＯＳトランジスタで構成し、前記第３のフェーズにおける前記第２のフライングキャパシタの負極と前記負電圧出力端子とを接続する半導体スイッチを第４のＮＭＯＳトランジスタで構成し、ドレインが前記第５のＮＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第５のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第５のＮＭＯＳトランジスタのソースに接続され、バックゲートとソースの間に複数直列接続の第２のダイオードが接続された第７のＮＭＯＳトランジスタを有し、ドレインが前記第４のＮＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第４のＮＭＯＳトランジスタのドレインに接続され、ソースが前記負電圧出力端子に接続され、バックゲートとソースの間に複数直列接続の第１のダイオードが接続された第６のＮＭＯＳトランジスタを有し、前記第２のフェーズにおいて前記第２のフライングキャパシタの負極と前記接地電圧入力端子の間が導通しないように前記第２のダイオードの直列接続個数を設定し、前記第２のフェーズにおいて前記第２のフライングキャパシタの負極と前記負電圧出力端子の間が導通しないように前記第１のダイオードの直列接続個数を設定した、ことを特徴とする。
【００２３】
請求項２にかかる発明は、第１１のフライングキャパシタと、第１２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、正電圧出力端子と、前記接地電圧入力端子と前記正電圧出力端子との間に接続される第１３の出力電圧平滑キャパシタと、第２のスイッチングネットワークとを備え、前記第２のスイッチングネットワークが、前記第１１のフライングキャパシタの正極が正電圧入力端子に接続され、前記第１２のフライングキャパシタの負極が接地電圧入力端子と接続されるように、前記第１１及び第１２のフライングキャパシタが直列に接続される第１１のフェーズと、前記第１１のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第１１のフライングキャパシタの負極が前記正電圧入力端子と接続される第１３のフェーズと、前記第１２のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第１２のフライングキャパシタの負極が前記正電圧入力端子と接続される第１２のフェーズと、の３つのフェーズを構成し、前記第２のスイッチングネットワークが、前記第１１のフェーズ→前記第１３のフェーズ→前記第１２のフェーズ→前記第１１のフェーズを繰り返し、又は前記第１１のフェーズ→前記第１２のフェーズ→前記第１３のフェーズ→前記第１１のフェーズを繰り返し、前記第１１のフェーズにおける前記第１１のフライングキャパシタの正極と前記正電圧入力端子とを接続する半導体スイッチを第１１のＰＭＯＳトランジスタで構成し、前記第１３のフェーズにおける前記第１１のフライングキャパシタの正極と前記正電圧出力端子とを接続する半導体スイッチを第１２のＰＭＯＳトランジスタで構成し、ドレインが前記第１２のＰＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第１２のＰＭＯＳトランジスタのソースに接続され、バックゲートとソースの間に複数直列接続の第４のダイオードが接続された第１６のＰＭＯＳトランジスタを有し、ソースが前記第１１のＰＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１１のＰＭＯＳトランジスタのソースに接続され、ドレインが前記第１１のＰＭＯＳトランジスタのドレインに接続され、バックゲートとドレインの間に複数直列接続の第３のダイオードが接続された第１７のＰＭＯＳトランジスタを有し、前記第１２のフェーズにおいて前記第１１のフライングキャパシタの正極と前記正電圧入力端子の間が導通しないように前記第３のダイオードの直列接続個数を設定し、前記第１２のフェーズにおいて前記第１１のフライングキャパシタの正極と前記正電圧出力端子の間が導通しないように前記第４のダイオードの直列接続個数を設定した、ことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、−０．５倍の負電圧生成用のチャージポンプ回路のチップサイズ削減や１．５倍の正電圧生成用のチャージポンプ回路のチップサイズ削減が可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例の−０．５倍昇圧用のチャージポンプ回路の回路図である。
【図２】本発明の第２の実施例の−０．５倍昇圧用のチャージポンプ回路の回路図である。
【図３】本発明の第３の実施例の１．５倍昇圧用のチャージポンプ回路の回路図である。
【図４】本発明の第４の実施例の１．５倍昇圧用のチャージポンプ回路の回路図である。
【図５】負荷回路への電源供給システムの説明図である。
【図６】第１の従来例の−１倍昇圧用のチャージポンプ回路の回路図である。
【図７】第２の従来例の−０．５倍昇圧用のチャージポンプ回路の回路図である。
【図８】第３の従来例の１．５倍昇圧用のチャージポンプ回路の回路図である。
【発明を実施するための形態】
【００３２】
＜第１の実施例＞
図１に本発明の第１の実施例の−０．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＰＭＯＳトランジスタ半導体スイッチＭＰ１、ＮＭＯＳトランジスタ半導体スイッチＭＮ１〜ＭＮ５、インバータＩＮＶ１、電流制限抵抗Ｒ１，Ｒ２、フライングキャパシタＣ１，Ｃ２、出力電圧平滑キャパシタＣ３、正電圧入力端子１、負電圧出力端子２、接地電圧入力端子３で構成される。
【００３３】
半導体スイッチＭＰ１，ＭＮ５は制御信号φ１で、半導体スイッチＭＮ１，ＭＮ２は制御信号φ２で、半導体スイッチＭＮ３，ＭＮ４は制御信号φ３で、それぞれ制御される。これら制御信号φ１，φ２，φ３は、互いに位相が１２０度ずれたデューティ比が１／３の３相信号である。
【００３５】
制御信号φ１が“Ｈ”になるとき、制御信号φ２，φ３は“Ｌ”であり、半導体スイッチＭＰ１，ＭＮ５がＯＮし、半導体スイッチＭＮ２〜ＭＮ４がＯＦＦするフェーズ１となる。
【００３６】
このとき、ノードＮ１が正電圧入力端子１と接続され、ノードＮ３が接地電圧入力端子３と接続される。フライングキャパシタＣ１，Ｃ２の定数が等しい場合、それぞれのフライングキャパシタＣ１，Ｃ２に印加される電圧をＶＣ１，ＶＣ２とすると、
ＶＣ１＝ＶＣ２＝０．５ＶＩＮ                ・・・（７）
となる。
【００３７】
次に、制御信号φ２が“Ｈ”になるとき、制御信号φ１，φ３は“Ｌ”であり、半導体スイッチＭＮ１，ＭＮ２がＯＮし、半導体スイッチＭＰ１，ＭＮ３〜ＭＮ５がＯＦＦするフェーズ２となる。
【００３８】
このとき、ノードＮ１が接地電圧入力端子３と接続され、ノードＮ２が負電圧出力端子２と接続される。電荷が蓄積されたフライングキャパシタＣ１と出力電圧平滑キャパシタＣ３が接続されるため、フライングキャパシタＣ１から出力電圧平滑キャパシタＣ３に電荷の移動が起こる。
【００３９】
このとき、ノードＮ３の電位は、フライングキャパシタＣ２に蓄積された電荷によって、負電圧出力端子２の出力電圧ＶＯＵＴよりも−１／２×ＶＩＮだけ低下する。
【００４０】
このとき、半導体スイッチＭＮ４，ＭＮ５のドレイン・バックゲート間ダイオードが順方向になることによるフライングキャパシタＣ２に蓄積された電荷の流出を防ぐために、抵抗Ｒ１，Ｒ２により電流制限をかける。
【００４１】
最後に、制御信号φ３が“Ｈ”になるとき、制御信号φ１，φ２は“Ｌ”であり、半導体スイッチＭＮ３，ＭＮ４がＯＮし、半導体スイッチＭＰ１，ＭＮ１，ＭＮ２，ＭＮ５がＯＦＦするフェーズ３となる。
【００４２】
このとき、ノードＮ２が接地電圧入力端子３と接続され、ノードＮ３が負電圧出力端子２と接続される。電荷が蓄積されたフライングキャパシタＣ２と出力電圧平滑キャパシタＣ３が接続されるため、フライングキャパシタＣ２から出力電圧平滑キャパシタＣ３に電荷の移動が起こる。
【００４３】
前記フェーズ１→フェーズ２→フェーズ３→フェーズ１を繰り返すシーケンスを行うことで、最終的に負電圧出力端子２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−０．５×ＶＩＮ                    ・・・（８）
となる。よって入力された正電圧の−０．５倍の負電圧を生成する。
【００４４】
通常、フライングキャパシタＣ１、Ｃ２の定数はμＦオーダーであるため、チップサイズ削減を目的とした半導体上に作ることはできない。そのため、ノードＮ１，Ｎ２，Ｎ３はＩＣ外部回路と接続されるため、それらのノードＮ１，Ｎ２，Ｎ３にはＥＳＤ（静電気）保護が必要となる。
【００４５】
ノードＮ３と負電圧出力端子２との間のＥＳＤ保護を半導体スイッチＭＮ４のセルフプロテクションで行い、ノードＮ３と接地電圧入力端子３との間のＥＳＤ保護を半導体スイッチＭＮ５のセルフプロテクションで行う場合、図１のチャージポンプ回路では抵抗Ｒ１，Ｒ２の電流制限抵抗のため、ＥＳＤ電流経路がない。
【００４６】
＜第２の実施例＞
図２に第２の実施例の−０．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＥＤＳ保護のために、図１のチャージポンプ回路に、ＮＭＯＳトランジスタ半導体スイッチＭＮ６，ＭＮ７、ダイオードＤ１，Ｄ２を追加した回路である。
【００４７】
負電圧出力端子２をコモンとして、ノードＮ３に正側ＥＳＤが印加された場合、半導体スイッチＭＮ６がＯＮする。そのため、半導体スイッチＭＮ４のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＮ６のチャネルを通して、正側ＥＳＤ電流経路が形成される。
【００４８】
負電圧出力端子２をコモンとして、ノードＮ３に負側ＥＳＤが印加された場合、半導体スイッチＭＮ４のドレイン・バックゲート間ダイオード、半導体スイッチＭＮ６のドレイン・バックゲート間ダイオード、ダイオードＤ１がそれぞれ順方向となる、負側ＥＳＤ電流経路が形成される。
【００４９】
接地電圧入力端子３をコモンとして、ノードＮ３に正側ＥＳＤが印加された場合、半導体スイッチＭＮ７がＯＮする。そのため、半導体スイッチＭＮ５のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＮ７のチャネルを通して、正側ＥＳＤ電流経路が形成される。
【００５０】
接地電圧入力端子３をコモンとして、ノードＮ３に負側ＥＳＤが印加された場合、半導体スイッチＭＮ５のドレイン・バックゲート間ダイオード、半導体スイッチＭＮ７のドレイン・バックゲート間ダイオード、ダイオードＤ２がそれぞれ順方向となる、負側ＥＳＤ電流経路が形成される。
【００５１】
前記フェーズ２において、前記負側ＥＳＤ電流経路で電流が流れることを防ぐため、ダイオードＤ１，Ｄ２について、負電圧の出力電圧値に応じてその数をＮ個シリーズに接続する。
【００５２】
＜第３の実施例＞
図３に第３の実施例の１．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＰＭＯＳトランジスタ半導体スイッチＭＰ１１〜ＭＰ１５、ＮＭＯＳトランジスタ半導体スイッチＭＮ１１、電流制限抵抗Ｒ３，Ｒ４、フライングキャパシタＣ１１，Ｃ１２、出力電圧平滑キャパシタＣ１３、インバータＩＮＶ２、正電圧入力端子１１、正電圧出力端子１２、接地電圧入力端子１３で構成される。
【００５３】
半導体スイッチＭＮ１１，ＭＰ１１は制御信号φ１１で、半導体スイッチＭＰ１４，ＭＰ１５は制御信号φ１２で、半導体スイッチＭＰ１２，ＭＰ１３は制御信号φ１３で、それぞれ制御される。これら制御信号φ１１，φ１２，φ１３は、互いに位相が１２０度ずれたデューティ比が２／３の３相信号である。
【００５５】
制御信号φ１１が“Ｌ”になるとき、制御信号φ１２，φ１３は“Ｈ”であり、半導体スイッチＭＰ１１、ＭＮ１１がＯＮし、半導体スイッチＭＰ１２〜ＭＰ１５がＯＦＦするフェーズ１１となる。
【００５６】
このとき、ノードＮ１１が正電圧入力端子１１と接続され、ノードＮ１３が接地電圧入力端子１３と接続される。フライングキャパシタＣ１１，Ｃ１２の定数が等しい場合、それぞれのフライングキャパシタＣ１１，Ｃ１２に印加される電圧をＶＣ１１、ＶＣ１２とすると、
ＶＣ１１＝ＶＣ１２＝ＶＩＮ／２                ・・・（１０）
となる。
【００５７】
次に、制御信号φ１２が“Ｌ”になるとき、制御信号φ１１，φ１３は“Ｈ”であり、半導体スイッチＭＰ１４、ＭＰ１５がＯＮし、半導体スイッチＭＮ１１，ＭＰ１１，ＭＰ１２，ＭＰ１３がＯＦＦになるフェーズ１２となる。
【００５８】
このとき、ノードＮ１２が正電圧出力端子１２と接続され、ノードＮ１３が正電圧入力端子１１と接続される。電荷が蓄積されたフライングキャパシタＣ１２と出力電圧平滑キャパシタＣ１３が接続されるため、フライングキャパシタＣ１２から出力電圧平滑キャパシタＣ１３に電荷の移動が起こる。
【００５９】
このとき、ノードＮ１１の電位は、フライングキャパシタＣ１１に蓄積された電荷によって、正電圧出力端子２の出力電圧ＶＯＵＴよりも１／２×ＶＩＮだけ上昇する。
【００６０】
このとき、半導体スイッチＭＰ１１，ＭＰ１２のドレイン・バックゲート間ダイオードが順方向になることによるフライングキャパシタＣ１１に蓄積された電荷の流出を防ぐため、抵抗Ｒ３，Ｒ４により電流制限をかける。
【００６１】
最後に、制御信号φ１３が“Ｌ”になるとき、制御信号φ１１，φ１２は“Ｈ”であり、半導体スイッチＭＰ１２，ＭＰ１３がＯＮし、半導体スイッチＭＮ１１，ＭＰ１１，ＭＰ１４，ＭＰ１５がＯＦＦするフェーズ１３となる。
【００６２】
このとき、ノードＮ１１が正電圧出力端子１２と接続され、ノードＮ１２が正電圧入力端子１１と接続される。電荷が蓄積されたフライングキャパシタＣ１１と出力電圧平滑キャパシタＣ１３が接続されるため、フライングキャパシタＣ１１から出力電圧平滑キャパシタＣ１３に電荷の移動が起こる。
【００６３】
前記フェーズ１１→フェーズ１２→フェーズ１３→フェーズ１１を繰り返すシーケンスを行うことで最終的に正電圧出力端子１２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝１．５×ＶＩＮ                          ・・・（１１）
となる。よって印加された正電圧の１．５倍の電圧を生成する。
【００６４】
通常、フライングキャパシタＣ１１、Ｃ１２の定数はμＦオーダーであるため、チップサイズ削減を目的とした半導体上に作ることはできない。そのため、ノードＮ１１、Ｎ１２、Ｎ１３はＩＣ外部回路と接続され、それぞれのノードＮ１１，Ｎ１２，Ｎ１３にはＥＳＤ保護が必要となる。
【００６５】
ノードＮ１１と正電圧出力端子１２との間のＥＳＤ保護を半導体スイッチＭＰ１２のセルフプロテクションで行い、ノードＮ１１と正電圧入力端子１１との間のＥＳＤ保護を半導体スイッチＭＰ１１のセルフプロテクションで行う場合、図３のチャージポンプ回路では抵抗Ｒ３、Ｒ４の電流制限抵抗のため、ＥＳＤ電流経路がない。
【００６６】
＜第４の実施例＞
図４に第４の実施例の１．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＥＤＳ保護のために、図３のチャージポンプ回路に、ＰＭＯＳトランジスタ半導体スイッチＭＰ１６，ＭＰ１７、ダイオードＤ３，Ｄ４を追加した回路である。
【００６７】
正電圧出力端子１２をコモンとして、ノードＮ１１に負側ＥＳＤが印加された場合、半導体スイッチＭＰ１６がＯＮする。そのため、半導体スイッチＭＰ１２のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＰ１６のチャネルを通して負側ＥＳＤ電流経路が形成される。
【００６８】
正電圧出力端子１２をコモンとして、ノードＮ１１に正側ＥＳＤが印加された場合、半導体スイッチＭＰ１２のドレイン・バックゲート間ダイオード、半導体スイッチＭＰ１６のドレイン・バックゲート間ダイオード、ダイオードＤ４がそれぞれ順方向となる、正側ＥＳＤ電流経路が形成される。
【００６９】
正電圧入力端子１１をコモンとして、ノードＮ１１に負側ＥＳＤが印加された場合、半導体スイッチＭＰ１７がＯＮする。そのため、半導体スイッチＭＰ１１のソース・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＰ１７のチャネルを通して負側ＥＳＤ電流経路が形成される。
【００７０】
正電圧入力端子１１をコモンとし、ノードＮ１１に正側ＥＳＤが印加された場合、半導体スイッチＭＰ１１のソース・バックゲート間ダイオード、半導体スイッチＭＰ１７のソース・バックゲート間ダイオード、ダイオードＤ３がそれぞれ順方向となる、正側ＥＳＤ電流経路が形成される。
【００７１】
前記フェーズ１２において、前記正側ＥＳＤ電流経路で電流が流れることを防ぐため、ダイオードＤ３，Ｄ４について、正電圧の出力電圧値に応じてその数をＮ個シリーズに接続する。
【符号の説明】
【００７２】
１：正電圧入力端子、２：負電圧出力端子、３：接地電圧入力端子
１１：正電圧入力端子、１２：正電圧出力端子、１３：接地電圧入力端子
２１：電池、２２：チャージポンプ回路、２３：負荷回路
３１：正電圧入力端子、３２：負電圧出力端子、３３：接地電圧入力端子
４１：正電圧入力端子、４２：負電圧出力端子、４３：接地電圧入力端子
５１：正電圧入力端子、５２：正電圧出力端子、５３：接地電圧入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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