(57)【特許請求の範囲】
【請求項１】
ハイサイドスイッチと、ローサイドスイッチと、加算器と、比較器と、制御ブロックとを備える装置によって実行される方法であって、
前記ハイサイドスイッチは、インダクタの第１の導線を負荷と蓄積キャパシタとに結合された出力ノードに選択的に結合するように構成され、前記出力ノードは出力電圧を提供し、前記インダクタの第２の導線は、電源電圧に接続され、
前記ローサイドスイッチは、前記インダクタの前記第１の導線を接地電圧に選択的に結合するように構成され、
前記加算器が、基準電圧を生成するために、しきい値電圧から前記ローサイドスイッチを通る電流に基づく電圧を減算することと、
前記比較器が、比較器出力を生成するために、前記出力電圧の関数を前記基準電圧と比較することと、前記しきい値電圧は、前記出力電圧に対する設定点であり、前記出力電圧の関数は、前記出力電圧から導出される電圧であり、
前記制御ブロックが、前記電源電圧よりも高い前記出力電圧を生成するために、前記比較器出力に基づいて前記ハイサイドスイッチと前記ローサイドスイッチとを制御することと、
を備え、
前記制御することは、
クロック信号のエッジタイミングに基づき前記比較器出力の値が第１の論理値であることが検出されたことに応答して、前記ローサイドスイッチをオンにすること、を備える、方法。
【請求項２】
前記制御ブロックは、前記ハイサイドスイッチおよび前記ローサイドスイッチへの制御が異なる２つのモードのうちの一方で動作するように前記制御ブロックを構成するためのデジタル制御信号を使用するように構成され、
前記制御することは、
前記デジタル制御信号が、第１のモードを示す場合、（ａ）前記比較器出力のラッチされた値を生成するために、前記クロック信号の第１のエッジで前記比較器出力をラッチすることと、（ｂ）前記クロック信号の第２のエッジにおいて、前記第１の論理値である前記比較器出力の前記ラッチされた値に応答して、前記ローサイドスイッチをオンにすることと、（ｃ）前記クロック信号の前記第１のエッジで前記ローサイドスイッチをオフにすることと、を備え、
前記デジタル制御信号が第２のモードを示す場合、（ｄ）前記クロック信号の前記第２のエッジにおいて前記第１の論理値である前記比較器出力の値に応答して前記ローサイドスイッチをオンにすることと、（ｅ）前記比較器出力の前記第２のエッジで前記ローサイドスイッチをオフにすること、
を備える、請求項１に記載の方法。
【請求項３】
前記第１のエッジは立下りエッジであり、前記第２のエッジは立上りエッジである、請求項２に記載の方法。
【請求項４】
前記ハイサイドスイッチを通る電流が０以下であることを示す電圧信号に応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにすること
をさらに備え、
前記電圧信号は、前記ハイサイドスイッチを通る前記電流が、前記第１の導線から前記出力ノードへ流れる正の方向に流れてないことを示す、請求項３に記載の方法。
【請求項５】
装置であって、
第１の導線と第２の導線とを有するインダクタ、前記第２の導線は電源電圧に結合される、と、
前記インダクタの前記第１の導線を負荷と蓄積キャパシタとに結合された出力ノードに選択的に結合するように構成されたハイサイドスイッチ、前記出力ノードは出力電圧を提供する、と、
前記インダクタの前記第１の導線を接地電圧（ＧＮＤ）に選択的に結合するように構成されたローサイドスイッチと、
基準電圧を生成するために、しきい値電圧から前記ローサイドスイッチを通る電流に基づく電圧値を減算するための手段と、前記しきい値電圧は、前記出力電圧に対する設定点であり、
比較器出力を生成するために前記出力電圧を前記基準電圧と比較するための手段と、
前記電源電圧よりも高い前記出力電圧を生成するために、前記比較器出力に基づいて、前記ハイサイドスイッチと前記ローサイドスイッチとを制御するための手段と、
を備え、
前記制御するための手段は、
クロック信号のエッジタイミングに基づき前記比較器出力の値が第１の論理値であることが検出されたことに応答して、前記ローサイドスイッチをオンにするための手段と、を備える、装置。
【請求項６】
制御するための前記手段は、前記ハイサイドスイッチおよび前記ローサイドスイッチへの制御が異なる２つのモードのうちの一方で動作するように前記制御するための手段を構成するためのデジタル制御信号を使用するように構成され、
制御するための前記手段は、
前記デジタル制御信号が第１のモードを示す場合、（ａ）前記比較器出力のラッチされた値を提供するために前記クロック信号の第１のエッジで前記比較器出力をラッチし、（ｂ）前記クロック信号の第２のエッジにおいて、前記第１の論理値である前記比較器出力の前記ラッチされた値に応答して、前記ローサイドスイッチをオンにし、（ｃ）前記クロック信号の前記第１のエッジで前記ローサイドスイッチをオフにするように構成され、
前記デジタル制御信号が第２のモードを示す場合、（ｄ）前記クロック信号の前記第２のエッジにおいて、前記第１の論理値である前記比較器出力の値に応答して、前記ローサイドスイッチをオンにし、（ｅ）前記比較器出力の前記第２のエッジで前記ローサイドスイッチをオフにするように構成される、
請求項５に記載の装置。
【請求項７】
前記第１のエッジは立下りエッジであり、前記第２のエッジは立上りエッジである、請求項６に記載の装置。
【請求項８】
制御するための前記手段は、
前記ハイサイドスイッチを通る電流が０以下であることを示す電圧信号に応答して、前記ローサイドスイッチと前記ハイサイドスイッチとをオフにするように構成するように構成され、
前記電圧信号は、前記ハイサイドスイッチを通る前記電流が、前記第１の導線から前記出力ノードへ流れる正の方向に流れてないことを示す、請求項６に記載の装置。
【請求項９】
前記減算するための手段が前記基準電圧を生成するより前に、前記ローサイドスイッチを通る電流から、前記ローサイドスイッチを通る電流の平均値を減算するように構成されたＤＣオフセット消去のための手段
をさらに備える、請求項６に記載の装置。
【請求項１０】
前記ローサイドスイッチを通る電流の平均値が、前記ローサイドスイッチを通る電流のピーク値を使用して、または前記クロック信号の期間にわたって計算される、請求項９に記載の装置。
【請求項１１】
ＤＣオフセット消去のための前記手段は、
第１および第２のミラーＮＭＯＳトランジスタと、
前記第１および前記第２のミラーＮＭＯＳトランジスタにそれぞれ結合された第１および第２のミラーＰＭＯＳトランジスタと、前記第１および前記第２のミラーＰＭＯＳトランジスタのドレインが、前記第１および前記第２のミラーＮＭＯＳトランジスタのドレインにそれぞれ結合され、
前記第１および前記第２のミラーＰＭＯＳトランジスタのゲートを選択的に結合するスイッチと、
前記スイッチが選択的に閉じられたとき、前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートに結合される低域フィルタ、ここにおいて、
前記ローサイドスイッチを通る電流が前記第１のミラーＮＭＯＳトランジスタのドレインに結合され、
前記第１のミラーＰＭＯＳトランジスタの前記ドレインを通る電流が、出力電流を生成するために、前記第１のミラーＮＭＯＳトランジスタの前記ドレインを通る電流から減算され、前記第１のミラーＰＭＯＳトランジスタの前記ドレインを通る前記電流は、前記低域フィルタによって前記ローサイドスイッチを通る電流を低域フィルタ処理することによって得られる、と、
を備える、請求項９に記載の装置。
【請求項１２】
前記負荷が増幅器を備え、前記装置が、
出力電圧を生成するために入力電圧を増幅するように構成された電力増幅のための手段、電力増幅のための前記手段が、電力増幅のための前記手段を供給するために電力増幅のための前記手段の前記出力電圧のエンベロープを追跡する電圧を増幅するように構成され、ここにおいて、前記入力電圧が、複数の信号波形の任意のものに対応するように構成可能であり、前記クロック信号が、前記複数の信号波形に対応する複数のクロック周波数をサポートするように構成可能である、
をさらに備える、請求項６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、所望の出力電圧を生成するようにブーストコンバータ（boost converter）を制御するための技法に関する。
【背景技術】
【０００２】
[0002]利用可能なバッテリー電圧レベルよりも高い電圧供給レベルを生成するために、通常、ブーストコンバータが採用される。ブーストコンバータは、インダクタを交互に充電および放電するように制御ブロックによって構成されたスイッチを組み込み得る。充電されたインダクタは負荷に出力電圧を供給し得、出力電圧のレベルは、制御ブロック中のまたはそれに結合されたフィードバック機構を使用して調整され得る。
【０００３】
[0003]ブーストコンバータのための従来技術の制御技法は、バーストモード（ＢＭ：burst mode）制御とピーク電流モード（ＰＣＭ：peak current mode）制御とを含む。ＢＭ制御によれば、スイッチは、出力電圧が一定のしきい値レベルを下回ったときはいつでもアクティブにされるように構成される。ＰＣＭ制御によれば、スイッチを通るピーク電流が、所望の出力電圧を得るために制御ループを使用してサンプリングされ、制御される。ＢＭ制御には、ループ経路中の２つの積分器（すなわち、キャパシタとインダクタ）の存在に起因する潜在的なループ不安定性という欠点があり得るが、一方、ＰＣＭ制御は、多数の回路ブロックを実装する必要があり得るので、望ましくなく複雑になり得る。
【０００４】
[0004]ブーストコンバータの動作を制御するための効率的でロバストな技法を提供することが望ましいであろう。
【図面の簡単な説明】
【０００５】
【図１】[0005]従来技術において知られているブーストコンバータを示す図。
【図２】[0006]本開示による、ブーストコンバータ制御方式の例示的な実施形態を示す図。
【図３】[0007]ＣＦＦ動作モード中に論理ブロックによって実装されるステートマシンの例示的な実施形態を示す図。
【図４】[0008]ＭＰＣ動作モード中に論理ブロックによって実装され得るステートマシンの代替の例示的な実施形態を示す図。
【図５】[0009]本開示の原理をさらに示すために、ＣＦＦ動作モードタイプとＭＰＣ動作モードタイプとの場合の例示的な信号タイミング図の比較を示す図。
【図６】[0010]本開示のいくつかの態様をさらに強調する例示的な線形システムを示す図。
【図７】[0011]追加のＤＣオフセット消去ブロックが与えられた、本開示による、ブーストコンバータ制御方式の例示的な実施形態を示す図。
【図８】[0012]時間選択性スイッチ（time-selective switch）がｇｌ・Ｉ＿Ｎ１を高域フィルタ（ＨＰＦ：high-pass filter）に選択的に結合する、ブロックの例示的な実施形態を示す図。
【図９】[0013]Ｎ１がオンであるときにＩ＿Ｎ１を平均化するための方式の例示的な回路実装形態を示す図。
【図１０】[0014]本開示による方法の例示的な実施形態を示す図。
【図１１】[0015]本明細書で開示するブーストコンバータ技法が無線周波数（ＲＦ：radio-frequency）電力増幅器のためのエンベロープトラッキング（ＥＴ：envelope tracking）システム中で利用される、本開示の代替の例示的な実施形態を示す図。
【発明を実施するための形態】
【０００６】
[0016]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈すべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるために与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わせて実装されるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者なら諒解されたい。たとえば、本明細書に記載される態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載の本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置またはそのような方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。
【０００７】
[0017]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る唯一の例示的な様態を表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な態様よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実行するように構成されたエンティティを示すために互換的に使用され得る。
【０００８】
[0018]本明細書および特許請求の範囲において、「高」または「低」であるとしての信号または電圧の表示は、そのような信号または電圧が、信号または電圧のための「ＴＲＵＥ」（たとえば、＝１）状態または「ＦＡＬＳＥ」（たとえば、＝０）状態に対応し得る（が、対応する必要はない）論理「高」または「低」状態にあることを指すことがあることに留意されたい。本明細書で説明する機能と実質的に等価な機能を有する回路を導出するために、本明細書で説明する論理規約を容易に変更し得ること、たとえば、「低」を「高」で置換し、および／または「高」を「低」で置換し得ることを、当業者は諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【０００９】
[0019]図１に、従来技術において知られているブーストコンバータ１００を示す。図１は、説明の目的で示したものにすぎず、本開示の範囲を、明示的に示された特定のタイプのブーストコンバータに限定するものではないことに留意されたい。
【００１０】
[0020]図１において、ブーストインダクタ（boost inductor）Ｌは、一方の端部が電圧源ＶＤＤに結合され、他方の端部がハイサイド（high-side）スイッチトランジスタＰ１とローサイド（low-side）スイッチトランジスタＮ１とに結合される。Ｎ１は、交互にインダクタＬを接地に結合するか、または接地から分離するように制御信号ＮＣＴＲＬによって構成される。同様に、Ｐ１は、交互にインダクタＬを出力電圧Ｖｏｕｔに結合するか、または出力電圧Ｖｏｕｔから分離するように制御信号ＰＣＴＲＬによって構成される。Ｖｏｕｔは、抵抗ＲＬとしてモデル化された負荷と、蓄積キャパシタＣとに結合される。当業者に知られている動作原理に従って、ＮＣＴＲＬ、ＰＣＴＲＬを使用してスイッチＮ１、Ｐ１を構成することによって、ブーストコンバータ１００は、ソース電圧ＶＤＤよりも高い出力電圧Ｖｏｕｔを生成し得る。図示の実装形態では、ＮＣＴＲＬおよびＰＣＴＲＬは制御論理ブロック１１０によって生成される。
【００１１】
[0021]動作中、ブロック１１０は、たとえば、特定のターゲット出力電圧Ｖｏｕｔを生成するためにＮ１およびＰ１がオンおよびオフにされるデューティサイクルおよび周波数をプログラムし得る。特に、「充電段階」中にＮ１がオンにされた（およびＰ１がオフにされた）とき、インダクタ電流ＩＬは増加し始め、エネルギーがインダクタに蓄積される。「放電段階」中にＰ１がオンにされた（およびＮ１がオフにされた）とき、インダクタに蓄積されたエネルギーは出力キャパシタＣと負荷ＲＬとに放電される。
【００１２】
[0022]いくつかの動作条件の下で、負荷ＲＬによって引き出されるサージ電流はＶｏｕｔの急激な低下を生じ得る。この場合、インダクタ電流ＩＬは、通常動作に必要なＶｏｕｔのレベルをサポートするためにＣにおける電荷が回復され得る前に補充される必要がある。たとえば、１μ秒持続時間の間の負荷ＲＬへの５００ｍＡのサージ電流は、５μＦキャパシタＣにＶｏｕｔの１００ｍＶ低下を経験させ得る。そのような場合にＩＬを補充するために必要な時間は、所望のターゲットレベルまでの出力電圧Ｖｏｕｔの復帰を望ましくなく遅延させ得る。
【００１３】
[0023]バーストモード（ＢＭ）制御として知られるブーストコンバータ制御のための従来技術のアルゴリズムでは、制御論理１１０は、出力電圧Ｖｏｕｔがある設定点、たとえば、Ｖｏｋ＿ｔｈを下回ったときはいつでも、Ｃを充電するためにＮ１とＰ１とをスイッチングすることを開始し得る。ＢＭ制御に従って、制御論理１１０は、出力電圧Ｖｏｕｔが設定点を上回ったとき、スイッチングを停止し得る（たとえば、スイッチＮ１とスイッチＰ１の両方をオフにし得る）。一実装形態では、Ｐ１を通る電流ＩＰ１の測定が制御論理１１０に与えられ得、ブロック１１０は、ＩＰ１が負の方向に流れる（たとえば、ＶｏｕｔからＶＬに流れる）ことがわかったときにＰ１をオフにするように構成され得る。さらに、Ｎ１を通る電流ＩＮ１の測定は制御論理ブロック１１０に与えられ得、ブロック１１０は、ＩＮ１がある限界を超えたときにＮ１をオフにし、Ｌを充電することを停止するように構成され得る。ＢＭ制御に従って、制御ループ中で動作する２つの積分器（すなわち、インダクタＬとキャパシタＣ）があるので、Ｎ１とＰ１とのスイッチングは「バースト」中に行われることがわかる。
【００１４】
[0024]概して、ＢＭ制御は２次不安定システムとして特徴づけられ得、出力電圧Ｖｏｕｔは、制御システム中に電流情報が含まれないので、本質的にバースト的であり得る。ＢＭ制御は電流情報を制御方式に組み込まず、ＢＭ制御は、比較的大きいピークインダクタ電流を生じるので、インダクタ電流ＩＬもバースト的性質を有することが諒解されよう。ブーストコンバータ中の雑音を最小限に抑えるために、ピークインダクタ電流を減少させることが望ましい、それはより大きいピークインダクタ電流が、Ｎ１とＰ１とキャパシタとを通るより大きいＡＣ電流によりより高いレベルの磁気結合をもたらすからである。
【００１５】
[0025]ピーク電流（ＰＣ：peak current）モード制御として知られるブーストコンバータ制御のための別の従来技術のアルゴリズムでは、制御論理１１０は、クロック信号（図１に図示せず）のエッジ（たとえば、立上りまたは立下り）を検出したことに応答してＮ１をオンにし得る。Ｎ１オフ（およびＰ１オン）への遷移は、比較器（図示せず）の出力によってトリガされ得、比較器は、Ｖｏｕｔと基準電圧Ｖｒｅｆとの間の差を、ランプ波形に重ね合わせられたＩＮ１と比較する。ＰＣモード制御は、概して、出力電圧Ｖｏｕｔがうまく調整されることを保証し、比較的大きいデューティサイクルに適応するために傾斜補償を含むが、ＰＣモード制御システムの設計は、比較的複雑であることが諒解されよう。特に、ＰＣＭ制御は、多数の要素、たとえば、Ｖｏｕｔをうまく調整された状態に保つ誤差増幅器、大きいデューティサイクルのための傾斜補償、およびパルススキップシナリオを検出するためのパルススキップ（ＰＳ：pulse skip）比較器（図１に図示せず）を必要とする。
【００１６】
[0026]上記の考慮事項に鑑みて、実装するのに単純で効率的であり、出力電圧Ｖｏｕｔの正確で高帯域幅の調整を同時に与える、ブーストコンバータのための制御機構を提供することが望ましいであろう。
【００１７】
[0027]図２に、本開示によるブーストコンバータ制御方式の例示的な実施形態２００を示す。図２は、説明の目的で示したものにすぎず、本開示の範囲を図２に明示的に示された回路要素に限定するものではないことに留意されたい。
【００１８】
[0028]図２において、ブーストコンバータ２００は、それぞれスイッチトランジスタＮ１、Ｐ１のゲート電圧ＮＣＴＲＬ、ＰＣＴＲＬを制御する制御論理ブロック２１０を含む。論理ブロック２１０はクロックＣＬＫによって駆動される。Ｎ１を通る電流ＩＮ１をＩ＿Ｎ１として測定する電流計(current meter)２５０が与えられ、電流計２５０は、加算器２３０の負（−）入力において電圧ｇｌ・Ｉ＿Ｎ１を生成するために、増幅器２２０を使用してＩ＿Ｎ１に変換利得ｇｌを与える。加算器２３０は、電圧Ｖｒｅｆを生成するために、しきい値電圧Ｖｏｋ＿ｔｈから（ｇｌ・Ｉ＿Ｎ１）を減算する。Ｖｒｅｆの生成に続いて、制限比較器２４０は、Ｖｒｅｆを、Ｖｏｕｔから導出された電圧β・Ｖｏｕｔと比較し、ここにおいて、βは増幅器／バッファ２７０の利得である。比較器２４０の出力はＶｏｋと標示され、スイッチＰ１、Ｎ１の制御を助けるために論理ブロック２１０にさらに与えられる。
【００１９】
[0029]図２において、電圧Ｉｐｚｅｒｏは、Ｐ１を通る電流ＩＰ１の方向性を示すために、比較器２６０によってさらに生成されることに留意されたい。図示の例示的な実施形態では、Ｉｐｚｅｒｏは、ＩＰ１≦０のときに１に等しくなり、ＩＰ１＞０のときに０に等しくなる。測定された電流Ｉ＿Ｎ１がしきい値Ｉ＿ｔｈよりも大きいかどうかを示す電圧Ｉｎｌｉｍｉｔがさらに生成される。代替の例示的な実施形態では、信号ＩｐｚｅｒｏおよびＩｎｌｉｍｉｔは、代替の技法（図２に図示せず）を使用して生成または導出され得、たとえば、Ｐ１とＮ１とを通る電流の方向性および／または大きさは、当技術分野において知られている他のタイプの電流検知技法を使用して測定され得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００２０】
[0030]本開示によれば、図３および図４に関して以下でさらに説明するように、制御論理ブロック２１０は、図２に示された回路を使用して電流フィードフォワード（ＣＦＦ：current feed forward）モードまたは変更ピーク電流（ＭＰＣ：modified peak current）モードで動作するように構成され得る。
【００２１】
[0031]特に、図３に、ＣＦＦ動作モードで論理ブロック２１０によって実装されるステートマシン３００の例示的な実施形態を示す。図３は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。図３において、信号ＶｏｋＦＥは、ＣＬＫの立下りエッジでラッチされたＶｏｋの値に対応する。
【００２２】
[0032]状態Ｓ１において、Ｐ１はオンにされ、Ｎ１はオフにされる。状態Ｓ１において、条件３１０に従って、Ｉｐｚｅｒｏ＝１であることが検出された場合、状態Ｓ１は状態Ｓ２に遷移し、ここにおいて、Ｐ１とＮ１の両方はオフである。さらに、状態Ｓ１において、条件３５０に従って、ＶｏｋＦＥがＣＬＫの立上りエッジで０であることが検出された場合、状態Ｓ１は状態Ｓ３に遷移し、ここにおいて、Ｐ１はオフであり、Ｎ１はオンである。
【００２３】
[0033]状態Ｓ２において、条件３２０に従って、ＶｏｋＦＥがＣＬＫの立上りエッジで０であることが検出された場合、状態Ｓ２は状態Ｓ３に遷移する。
【００２４】
[0034]状態Ｓ３において、条件３３０に従って、ＣＬＫの次の立下りエッジで自動的に、または条件３４０に従って、Ｉｎｌｉｍｉｔの次の立上りエッジで自動的に、状態Ｓ３は状態Ｓ１に遷移する。
【００２５】
[0035]ステートマシン３００によって実装されるＣＦＦ電流制御モードは、制御プロセスのバースト的性質を緩和するために、制御機構中で電流情報（たとえば、Ｎ１を通る電流）を有利に利用し得ることが諒解されよう。
【００２６】
[0036]図４に、ＭＰＣ動作モード中に論理ブロック２１０によって実装され得るステートマシン４００の代替の例示的な実施形態を示す。図４は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。
【００２７】
[0037]図４では、状態Ｓ１’において、条件４１０に従って、Ｉｐｚｅｒｏ＝１であることが検出された場合、状態Ｓ１’は状態Ｓ２’に遷移し、ここにおいて、Ｐ１とＮ１の両方はオフである。さらに、状態Ｓ１’において、条件４５０に従って、ＶｏｋがＣＬＫの立上りエッジで０であることが検出された場合、状態Ｓ１’は状態Ｓ３に遷移する。
【００２８】
[0038]状態Ｓ２’において、条件４２０に従って、ＶｏｋがＣＬＫの立上りエッジで０であることが検出された場合、状態Ｓ２’は状態Ｓ３’に遷移する。
【００２９】
[0039]状態Ｓ３’において、条件４３０に従って、ＣＬＫの次の立下りエッジで自動的に、または条件４４０に従って、Ｉｎｌｉｍｉｔの次の立上りエッジで自動的に、状態Ｓ３’は状態Ｓ１’に遷移する。
【００３０】
[0040]上記で説明した例示的な実施形態では、ＭＰＣモードでの状態遷移条件が、ＣＦＦモードの場合のように、ＶｏｋＦＥ（すなわち、ＣＬＫの立下りエッジでラッチされたＶｏｋの値）ではなく、Ｖｏｋのリアルタイム値に基づき得るという点で、ＭＰＣモードステートマシン４００はＣＦＦモードステートマシン３００とは異なり得ることが諒解されよう。
【００３１】
[0041]ＭＰＣモードでは、誤差増幅器、比較的大きいキャパシタ、またはパルススキッピング比較器（pulse skipping comparator）は不要であるので、ステートマシン４００によって実装されるＭＰＣ電流制御モードは、ＰＣモード制御と比較して制御機構を有利に簡略化し得ることが諒解されよう。ＣＦＦ動作モードとＭＰＣ動作モードの両方が図２に示された回路を共有し得るので、システムは、たとえば、デジタル制御信号（図示せず）を使用して、制御論理ブロック２１０を構成することによって、いずれのモードも動作するように容易に構成され得ることがさらに諒解されよう。
【００３２】
[0042]図５に、本開示の原理をさらに示すために、ＣＦＦ動作モードタイプとＭＰＣ動作モードタイプとの場合の例示的な信号タイミング図の比較を示す。図５は、説明の目的で示したものにすぎず、本開示の範囲をブーストコンバータのための特定の動作条件に限定するものではないことに留意されたい。図５中の信号デューティサイクルおよび／またはパルス幅は、必ずしも一定の縮尺で描かれているとは限らないことに留意されたい。図５中でマークされたいくつかの例示的な時刻における波形の挙動について、以下でさらに説明する。
【００３３】
[0043]図５において、ＣＦＦモード波形５１０Ａ、５２０Ａ、５２５Ａは、それぞれ信号Ｖｏｋ、ＣＬＫ、ＶｏｋＦＥを示し、波形５３０Ａは、Ｎ１がオンにされたときの時間の期間を示す。時間ｔ１において、システムは図３の状態Ｓ３に入り、Ｎ１がオンにされる。時間ｔ１．１において、（条件）３３０に従って、すなわち、ＣＬＫの立下りエッジで、Ｓ３は状態Ｓ１に遷移し、Ｎ１はオフにされる。時間ｔ２において、ＣＬＫの立上りエッジでＳ１において遷移は起こらない。（条件）３５０は、ＶｏｋＦＥの（すなわち、ＣＬＫの立下りエッジにおいてラッチされた）その当時の値が１であるので、ｔ２において偽であることに留意されたい。ｔ３において、ＶｏｋＦＥのその当時の値が１であるので、Ｓ１からの遷移は起こらない。時間ｔ４において、ＣＬＫの立上りエッジで、ＶｏｋＦＥは０であり、Ｓ１は再びＳ３に遷移する。時間ｔ４．１において、条件３３０により、Ｓ３は再びＳ１に遷移する。時間ｔ５において、ＶｏｋＦＥのその当時の値が１であるので、状態遷移は起こらない。
【００３４】
[0044]図５は、ＭＰＣモードでの動作の場合に、それぞれＶｏｋ、ＣＬＫ、およびＮ１オンに対応する波形５１０Ｂ、５２０Ｂ、および５３０Ｂをさらに示す。特に、時間ｔ１’において、システムは図４の状態Ｓ３’に入り、Ｎ１がオンにされる。時間ｔ１．１’において、Ｖｏｋは高に遷移し、条件４３０は真であり、したがって、Ｓ３’はＳ１’に遷移する。時間ｔ２’において、４５０に従って、Ｓ１’はＳ３’に遷移する。時間ｔ２．１’において、条件４３０に従って、Ｓ３’はＳ１’に遷移する。時間ｔ３’において、４５０に従って、Ｓ１’はＳ３’に遷移する。時間ｔ３．１’において、４３０に従って、Ｓ３’はＳ１’に遷移する。時間ｔ４’において、ＶｏｋがＣＬＫの立上りエッジで高であるので、状態Ｓ１’からの遷移は起こらない。時間ｔ５’において、４５０に従って、Ｓ１’はＳ３’に遷移する。
【００３５】
[0045]ブーストコンバータのための制御方式のＣＦＦモードタイプおよびＭＰＣモードタイプは、いくつかの仮定の下で線形システムとしてモデル化され得ることが諒解されよう。図６に、本開示のいくつかの態様をさらにハイライトする制御方式をモデル化する例示的な線形システム６００を示す。図６は、説明の目的で示したものにすぎず、本開示の範囲を、図示の線形モデルによって特徴づけられ得るそれらの実施形態のみに限定するものではないことに留意されたい。線形モデルは、たとえば、信号値が各クロックサイクルにわたって平均化され、スイッチング周波数が固定であり、および／または高周波スイッチングリップルが無視されると仮定すると、システム２００の挙動をモデル化するために有用であり得る。
【００３６】
[0046]図６において、インダクタＬのｓ領域（s-domain）表現をまとめて示すブロック６１２、６１４の出力において、電流Ｉ＿ｉｎｄがサンプリングされ、利得Ｋ４  ６２４がＩ＿ｉｎｄに適用される。同時に、Ｉ＿ｉｎｄはまた、キャパシタＣのｓ領域表現をまとめて示すブロック６１８、６２０、および加算器６１６を通る出力電圧Ｖｏｕｔに結合される。ブロック６２２、６２４は、図２中の制限比較器２４０をまとめてモデル化し、加算器６２２は、入力としてＶｏｕｔとブロック６２４の出力とを受け付ける。ブロック６２６の出力はＶｏｋに対応し得る。例示的な実施形態では、本開示による制御アルゴリズムは、たとえば、Ｖｏｋ＝０の場合にパルス（すなわち、Ｎ１またはＰ１をある状態から別の状態にスイッチングするコマンド）を通過することと、Ｖｏｋ＝１の場合にパルスを吸収することとに対応し得る。
【００３７】
[0047]図６において、パラメータＫ１、Ｋ２は、ＣＦＦモードとＭＰＣモードとについて別々に計算され得る。たとえば、Ｋ１、Ｋ２は、たとえば、Ｎ１の出力電圧レベルおよび／またはデューティサイクルに依存し得る。さらに、Ｋ４は、Ｖｏｋにおける電流情報を表すと理解され得、線形システム６００においてのその存在は、システムを安定させるのを助けると理解される。Ｋ４の値が適切に選定されると、システム６００は、広範囲の周波数にわたって安定的に動作し得ることが諒解されよう。
【００３８】
[0048]線形モデル６００は、スイッチモードブーストコンバータにおいて、異なる方法で、たとえば、図２に示されたものとは別の回路を使用して実装され得ることを、当業者は諒解されよう。たとえば、図２では、Ｖｒｅｆ＝Ｖｏｋ＿ｔｈ−ｇｌ＊Ｉ＿Ｎ１であることがわかり得る。代替の例示的な実施形態では、比較器２４０への入力は、比較器２４０の出力Ｖｏｋについて同じ挙動を達成するように代替的に構成され得る。たとえば、代替の例示的な実施形態（図示せず）では、Ｖｏｋ＿ｔｈは、代わりに、比較器２４０の負（−）入力に結合され得るが、比較器２４０の正（＋）入力は、代わりに、Ｖｏｕｔ＊β＋ｇｌ＊Ｉ＿Ｎ１に結合され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３９】
[0049]Ｎ１を通る電流Ｉ＿Ｎ１が、制御論理ブロック２１０のためのバイナリ出力ＶｏｋまたはＶｏｋＦＥを生成するために処理される、いくつかの例示的な実施形態について説明した。たとえば、図２に見られるように、比較器２４０は、Ｉ＿Ｎ１のバイナリ関数Ｖｏｋを生成するために（Ｉ＿Ｎ１の関数である）ＶｒｅｆをＶｏｕｔ・βと比較する。しかしながら、代替の例示的な実施形態では、制御論理ブロック２１０は、バックコンバータの動作を制御するために、Ｉ＿Ｎ１の他の一般的な関数（たとえば、アナログ関数または他のデジタル関数）を代替的にまたは追加として利用し得ることが諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４０】
[0050]代替の例示的な実施形態では、制御アルゴリズムの性能を改善するためにＮ１とＰ１とのための制御ブロックにフィードバックされる電流情報からＤＣオフセットが除去され得る。ＤＣオフセットを除去することは、システムの精度を有利に改善し得ることが諒解されよう。図７に、本開示による、ブーストコンバータ制御方式の例示的な実施形態７００を示す、ここにおいて、追加のＤＣオフセット消去ブロック７１０が与えられる。図７において、ブロック７１０は、たとえば、入力の平均（ＤＣ）値を推定することと、（ｇｌ・Ｉ＿Ｎ１）＿ｆｉｌｔｅｒｅｄで示される出力を生成するために入力からそれを減算することとによって、信号ｇｌ・Ｉ＿Ｎ１中のＤＣオフセットを消去するように構成される。
【００４１】
[0051]図８に、ブロック７１０の例示的な実施形態７１０．１を示す、ここにおいて、時間選択性スイッチ８１０がｇｌ・Ｉ＿Ｎ１を高域フィルタ（ＨＰＦ）８２０に選択的に結合する。スイッチ８１０は、複数の異なる方式に従ってアクティブにされ得ることに留意されたい。たとえば、ｇｌ・Ｉ＿Ｎ１は、クロック周期全体にわたって平均化され得、その場合、スイッチ８１０は、クロックの１つまたは複数の期間の全持続時間の間、閉じられ得る。代替的に、ｇｌ・Ｉ＿Ｎ１は、Ｎ１がオンである時間にわたってのみ平均化され得、その場合、スイッチ８１０は、Ｎ１がオンであるときにのみ閉じられ得る。代替的に、ｇｌ・Ｉ＿Ｎ１は、Ｎ１ピーク電流に近い短い時間の期間にわたって平均化され得、その場合、スイッチ８１０は、Ｎ１ピーク電流に対応する時間の期間中のみ閉じられ得る。例示的な実施形態では、Ｎ１中でピーク電流がいつあるかという判断は、上記で与えられた説明に照らして当業者によって容易に設計され得るピーク電流センサーを使用して行われ得る。すべてのそのような例示的な実施形態は、本開示の範囲内に入ることが企図されることが諒解されよう。
【００４２】
[0052]代替の例示的な実施形態では、本明細書で明示的に説明しない代替技法を使用して、ｇｌ・Ｉ＿Ｎ１またはＩ＿Ｎ１のＤＣ値の推定値が生成され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４３】
[0053]図９に、Ｎ１がオンであるときにＩ＿Ｎ１を平均化するための方式の例示的な回路実装形態９００を示す。回路９００は、本開示によれば、たとえば、ｇｌ・Ｉ＿Ｎ１から信号（ｇｌ・Ｉ＿Ｎ１）＿ｆｉｌｔｅｒｅｄを生成するために使用され得る。図９は、図８に示されたＤＣ消去方式の回路実装に対応することが諒解されよう。
【００４４】
[0054]図９において、電流源９１０を使用して、電流ｇｌ・Ｉ＿Ｎ１のコピーまたはｉ１ＡがトランジスタＮ１Ａに与えられ、１：１の比に従ってＮ２Ａによってミラーリングされる。Ｎ２Ａを通る電流ｉ２ＡはＰ１Ａに与えられる。スイッチＳＷ１Ａが閉じられたとき、Ｐ１ＡのゲートはＰ２Ａのゲートに結合され、Ｐ２Ａは電流ｉ３Ａを生成する。ＲＡとＣＡとを含む、Ｐ１ＡのゲートとＰ２Ａのゲートとを結合するＲ−Ｃネットワークは、Ｐ１Ａ、Ｐ２Ａのゲート電圧を効果的に低域フィルタ処理し、得られた電流ｉ３Ａは、したがって、ｉ１Ａの低域フィルタ処理されたバージョンである。対応して、ｉ３Ａから減算されたｉ１Ａを表すＩｏｕｔは、ｉ１Ａの高域フィルタ処理されたバージョンである。
【００４５】
[0055]図１０に、本開示による方法の例示的な実施形態１０００を示す。図１０は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の方法に限定するものではないことに留意されたい。
【００４６】
[0056]ブロック１０１０において、インダクタを、負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するようにハイサイドスイッチを構成する。
【００４７】
[0057]ブロック１０２０において、インダクタを接地電圧に選択的に結合するようにローサイドスイッチを構成する。
【００４８】
[0058]ブロック１０３０において、出力電圧の関数とローサイドスイッチを通る電流の関数とを備える入力に基づいてハイサイドスイッチとローサイドスイッチとを構成することを制御する。
【００４９】
[0059]図１１に、本明細書で開示するブーストコンバータ技法は無線周波数（ＲＦ）電力増幅器のためのエンベロープトラッキング（ＥＴ）システム１１００中で利用される、本開示の代替の例示的な実施形態を示す。図１１は、説明の目的で示したものにすぎず、本開示の範囲をＥＴシステムの特定の実装形態に限定するものではないことに留意されたい。たとえば、上記で説明した技法は非ＥＴシステムに容易に適用され得、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００５０】
[0060]図１１において、電力増幅器（ＰＡ：power amplifier）１１３０が入力電圧ＩＮを受け取り、増幅された出力電圧ＯＵＴを生成する。電圧Ｖａｍｐは、電源電圧としてＰＡ１１３０に与えられる。Ｖａｍｐは、線形増幅器であり得る増幅器１１４０によって少なくとも部分的に生成される。増幅器１１４０は、ＰＡ出力電圧ＯＵＴのエンベロープを追跡する電圧Ｅｎｖを増幅し得る。増幅器１１４０は、ブーストコンバータ１１１０によって生成された電圧ＶＤＤ＿Ａｍｐによって供給される。ブーストコンバータ１１１０はクロック信号（ＣＬＫ）を供給される。
【００５１】
[0061]バックコンバータ１１２０がＰＡ１３０のＶａｍｐにさらに結合される。バックコンバータ１１２０は、ＶｂａｔｔをＶｂａｔｔよりも低いレベルＶａｍｐに変換し得る。バックコンバータ１１２０は、図１１に図示されていないが、当技術分野で知られている動作原理に従って、たとえば、ステップダウンされた出力電圧Ｖａｍｐを生成するためにインダクタを充電および放電するように交互に構成された複数のスイッチを使用して、Ｖｂａｔｔよりも小さいＶａｍｐのレベルを生成し得ることに留意されたい。バックコンバータ１１２０は、たとえば、ＰＡ１１３０に電源の低周波数成分を供給し得るが、増幅器１１４０は、ＰＡ１１３０に、たとえば、ＰＡ出力電圧のエンベロープの変動に起因する電源のより高い周波数成分を供給し得ることが諒解されよう。Ｖａｍｐは、ＰＡ１１３０の線形演算を保証するのに十分なレベルにおいて維持され、すなわち、十分な「ヘッドルーム」を与えられる一方、不要なＤＣ電力消費を低減し得る。
【００５２】
[0062]例示的な実施形態では、ＥＴシステム１１００中のブーストコンバータ１１１０は、たとえば、図２、図３、および図４に関して上記で説明した、ブーストコンバータアーキテクチャ２００および／または制御技法、たとえば、ＣＦＦ動作モードまたはＭＰＣ動作モードを組み込み得る。特に、電力増幅器１１３０への入力電圧ＩＮは、複数の信号波形の任意なもの、たとえば、ロングタームエボリューション（ＬＴＥ）ワイヤレス規格に従って指定された特性を有する送信波形、に対応し得る。異なるＬＴＥ信号波形に適応するために、ＥＴシステム１１００は、広い範囲にわたってＣＬＫの周波数を変化させるように要求され、たとえば、ＬＴＥ波形の各タイプの特定のシグナリング特性に適応するように要求され得る。上記で説明したブーストコンバータ制御技法は、そのような広範囲のＣＬＫ周波数に適応するように容易に適合され得、たとえば、図３および図４において指定された状態および状態遷移は、概して、何らかの好適な周波数のＣＬＫ信号に適応し得ることが諒解されよう。ＥＴシステムにおける本開示のそのような例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００５３】
[0063]本明細書および特許請求の範囲において、要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素は他の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、要素が別の要素に「電気的に結合」されていると言及されるとき、そのような要素間に低抵抗の経路が存在することを示し、要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。
【００５４】
[0064]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００５５】
[0065]さらに、本明細書で開示する例示的な態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００５６】
[0066]本明細書で開示した態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００５７】
[0067]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別コンポーネントとして常駐し得る。
【００５８】
[0068]１つまたは複数の例示的な態様では、説明する機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００５９】
[0069]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、前記装置は下記を備える、
インダクタに結合されたローサイドスイッチとハイサイドスイッチとを制御するように構成された制御論理ブロック、ここにおいて、
前記ハイサイドスイッチが、前記インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように制御され、
前記ローサイドスイッチが、前記インダクタを接地電圧に選択的に結合するように制御され、
前記制御論理ブロックが、前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて前記複数のスイッチを制御するように構成される。
［Ｃ２］
Ｃ１に記載の装置であって、前記装置は、
前記出力電圧の前記関数を、しきい値電圧と前記ローサイドスイッチを通る電流の前記関数との間の前記差を備える基準電圧と比較するように構成された比較器
をさらに備える。
［Ｃ３］
Ｃ２に記載の装置であって、前記制御論理ブロックは、
前記比較器のラッチされた出力が前記クロック信号の立上りエッジで低であることに応答して前記ローサイドスイッチをオンにし、ここにおいて、前記比較器出力が前記クロック信号の立下りエッジでラッチされる、
ように構成される、
前記装置。
［Ｃ４］
Ｃ３に記載の装置であって、前記制御論理ブロックが、
前記クロック信号の立下りエッジに応答して前記ローサイドスイッチをオフにする
ようにさらに構成される、前記装置。
［Ｃ５］
Ｃ４に記載の装置であって、前記制御論理ブロックは、
前記ハイサイドスイッチを通る前記電流が０以下であることに応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにする
ようにさらに構成される、前記装置。
［Ｃ６］
Ｃ２に記載の装置であって、前記制御論理ブロックは、
前記比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすることと、
前記ローサイドスイッチを通る前記電流としきい値電流との間の前記差を備える信号の前記立上りエッジに応答して前記ローサイドスイッチをオフにすることと、
を行うように構成される、前記装置。
［Ｃ７］
Ｃ１に記載の装置であって、前記装置は、
前記基準電圧を生成するより前から前記ローサイドスイッチを通る前記電流の値から平均を減算するように構成されたＤＣオフセット消去ブロック
をさらに備える。
［Ｃ８］
Ｃ７に記載の装置であって、
前記電流の平均値が、ピーク値を使用して、または前記クロック信号の期間にわたって計算される、前記装置。
［Ｃ９］
Ｃ７に記載の装置であって、前記ＤＣオフセット消去ブロックは、
第１および第２のミラーＮＭＯＳトランジスタと、
前記第１および前記第２のＮＭＯＳトランジスタにそれぞれ結合された第１および第２のミラーＰＭＯＳトランジスタと、
前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートを選択的に結合するスイッチと、
前記スイッチが選択的に閉じられたとき、前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートに結合された低域フィルタ、ここにおいて、フィルタ処理される前記電流が前記第１のＮＭＯＳトランジスタの前記ドレインに結合され、前記第１のＰＭＯＳトランジスタの前記ドレインを通る前記電流が、前記出力電流を生成するために前記第１のＮＭＯＳトランジスタの前記ドレイン電流から減算される、と、
を備える、前記装置。
［Ｃ１０］
Ｃ１に記載の装置であって、前記負荷が増幅器を備え、前記装置が、
出力電圧を生成するために入力電圧を増幅するように構成された電力増幅器、前記増幅器が、前記電力増幅器を供給するために前記電力増幅器の出力電圧の前記エンベロープに対応する信号を増幅するように構成され、ここにおいて、前記入力電圧が、複数の送信信号波形タイプの任意のものに対応するように構成可能であり、前記クロック信号が、前記複数の送信信号波形タイプに対応する複数のクロック周波数をサポートするように構成可能である、
をさらに備える。
［Ｃ１１］
方法であって、前記方法は下記を備える、
インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように、ハイサイドスイッチを構成することと、
前記インダクタを接地電圧に選択的に結合するように、ローサイドスイッチを構成することと、
前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて前記ハイサイドスイッチと前記ローサイドスイッチとを前記構成することを制御すること。
［Ｃ１２］
Ｃ１１に記載の方法であって、前記方法は下記をさらに備える、
基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチを通る前記電流の値を減算することと、
比較器出力を生成するために前記出力電圧を基準電圧と比較すること、ここにおいて、前記構成することを前記制御することが、前記比較器出力とクロック信号とを備える入力に基づいて前記スイッチを制御することを備える。
［Ｃ１３］
Ｃ１２に記載の方法であって、前記方法は下記をさらに備える、
前記クロック信号の立下りエッジで前記比較器出力をラッチすることと、
前記ラッチされた比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすることと、
前記クロック信号の立下りエッジに応答して前記ローサイドスイッチをオフにすること。
［Ｃ１４］
Ｃ１３に記載の方法であって、前記方法は、
前記ハイサイドスイッチを通る電流が０以下であると判断されたことに応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにすること
をさらに備える。
［Ｃ１５］
Ｃ１２に記載の方法であって、前記方法は、
前記比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすること
をさらに備える。
［Ｃ１６］
装置であって、前記装置は下記を備える、
インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように、ハイサイドスイッチを構成するための手段と、
前記インダクタを接地電圧に選択的に結合するようにローサイドスイッチを構成するための手段と、
前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて、前記ハイサイドスイッチと前記ローサイドスイッチとを前記構成することを制御するための手段。
［Ｃ１７］
Ｃ１６に記載の装置であって、前記装置は下記をさらに備える、
基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチを通る前記電流の値を減算するための手段と、
比較器出力を生成するために前記出力電圧を基準電圧と比較するための手段、ここにおいて、前記構成することを制御するための前記手段が、前記比較器出力とクロック信号とを備える入力に基づいて前記スイッチを制御するための手段を備える。
［Ｃ１８］
Ｃ１７に記載の装置であって、前記装置は下記をさらに備える、
クロック信号の立下りエッジで前記比較器出力をラッチするための手段と、
前記ラッチされた比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記複数のスイッチのうちの１つをオンにするための手段と、
前記クロック信号の立下りエッジに応答して前記複数のスイッチのうちの１つをオフにするための手段。
［Ｃ１９］
Ｃ１８に記載の装置であって、前記装置は、
前記スイッチのうちの１つを通る前記電流が０以下であると判断されたことに応答して、前記スイッチをオフにするための手段
をさらに備える。
［Ｃ２０］
Ｃ１７に記載の装置であって、前記装置は、
比較するための前記手段の前記出力が、前記クロック信号の立上りエッジで低であることに応答して、スイッチをオンにするための手段
をさらに備える。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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