(57)【特許請求の範囲】
【請求項１】
半導体基板および前記半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板と、
前記基板における前記半導体層に規定された第１素子形成領域と、
前記基板に規定された第２素子形成領域と、
前記第１素子形成領域に形成され、前記半導体層上にメモリゲート絶縁膜を介在させて位置するメモリゲート電極を含む第１導電型チャネルのメモリトランジスタと、
前記第１素子形成領域に形成された第１導電型チャネルの第１選択トランジスタと、
前記第２素子形成領域に形成された第１導電型チャネルの第２選択トランジスタと、
前記メモリゲート電極に電気的に接続されたワード線と、
前記第２選択トランジスタに電気的に接続されたビット線と
を備え、
前記メモリトランジスタ、前記第１選択トランジスタおよび前記第２選択トランジスタは、電気的に直列に接続され、
前記第１選択トランジスタは、前記半導体層上に第１選択ゲート絶縁膜を介在させて形成された第１選択ゲート電極を含み、
前記メモリトランジスタは、前記半導体層に形成された第１導電型のメモリエクステンション領域を含み、
前記第２素子形成領域は、前記半導体基板に規定されており、
前記第１選択トランジスタおよび前記第２選択トランジスタをオン状態とし、前記ワード線に第１電圧を印加して、前記メモリゲート絶縁膜を絶縁破壊することによって情報の書き込み動作が行われ、
前記第１選択トランジスタおよび前記第２選択トランジスタをオン状態とし、前記ワード線に第２電圧を印加し、前記メモリゲート電極から前記第１選択トランジスタおよび前記第２選択トランジスタを経て前記ビット線に流れる電流を検知することによって情報の読み取り動作が行われ、
前記書き込み動作は、前記メモリゲート電極に印加する前記第１電圧の極性とは反対の極性のカウンタ電圧を前記ビット線に印加しながら行われる、半導体装置。
【請求項２】
前記メモリゲート電極の直下に位置する前記半導体層には、前記メモリエクステンション領域に接するように、第１導電型の不純物領域が形成された、請求項１記載の半導体装置。
【請求項３】
前記第１選択ゲート電極は、第２導電型である、請求項１記載の半導体装置。
【請求項４】
前記メモリエクステンション領域は、前記メモリゲート電極とは平面視的にオーバーラップしないように配置された、請求項１記載の半導体装置。
【請求項５】
前記第１素子形成領域の前記半導体層は、せり上げ部を含む、請求項１記載の半導体装置。
【請求項６】
半導体基板および前記半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板を用意する工程と、
前記基板における前記半導体層に第１素子形成領域を規定する工程と、
前記基板に第２素子形成領域を規定する工程と、
前記第１素子形成領域に、第１導電型チャネルのメモリトランジスタおよび第１導電型チャネルの第１選択トランジスタを形成し、前記第２素子形成領域に第１導電型チャネルの第２選択トランジスタを形成する工程を含む、半導体素子を形成する工程と、
前記メモリトランジスタ、前記第１選択トランジスタおよび前記第２選択トランジスタを電気的に直列に接続し、前記メモリトランジスタにワード線を接続し、前記第２選択トランジスタにビット線を接続する工程と
を有し、
前記半導体素子を形成する工程における前記メモリトランジスタを形成する工程は、
前記半導体層上に、メモリゲート絶縁膜を介在させてメモリゲート電極を形成する工程と、
前記メモリゲート電極が配置されることになる領域に位置する前記半導体層に、第１導電型の不純物領域を形成する工程と、
前記不純物領域に接するように、前記半導体層に第１導電型のメモリエクステンション領域を形成する工程と、
前記メモリエクステンション領域に接するように、前記半導体層に第１導電型のメモリソース・ドレイン領域を形成する工程と
を備え、
前記第２素子形成領域を規定する工程では、前記半導体基板に前記第２素子形成領域が規定され、
前記メモリトランジスタを形成する工程は、
前記半導体層の表面に、前記メモリゲート絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜の表面に、前記メモリゲート電極となる導電性膜を形成する工程と、
前記導電性膜のうち、前記メモリトランジスタが配置される領域を露出する態様で、前記導電性膜を覆う第１マスク材を形成する工程と、
前記第１マスク材を注入マスクとして、露出した前記導電性膜の直下に位置する前記半導体層に第１導電型の不純物を注入することにより、前記半導体層に第１導電型の前記不純物領域を形成する工程と、
前記導電性膜および前記絶縁膜をパターニングすることにより、前記不純物領域の上に前記メモリゲート絶縁膜を介在させて前記メモリゲート電極を形成する工程と
を含む、半導体装置の製造方法。
【請求項７】
半導体基板および前記半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板を用意する工程と、
前記基板における前記半導体層に第１素子形成領域を規定する工程と、
前記基板に第２素子形成領域を規定する工程と、
前記第１素子形成領域に、第１導電型チャネルのメモリトランジスタおよび第１導電型チャネルの第１選択トランジスタを形成し、前記第２素子形成領域に第１導電型チャネルの第２選択トランジスタを形成する工程を含む、半導体素子を形成する工程と、
前記メモリトランジスタ、前記第１選択トランジスタおよび前記第２選択トランジスタを電気的に直列に接続し、前記メモリトランジスタにワード線を接続し、前記第２選択トランジスタにビット線を接続する工程と
を有し、
前記半導体素子を形成する工程における前記メモリトランジスタを形成する工程は、
前記半導体層上に、メモリゲート絶縁膜を介在させてメモリゲート電極を形成する工程と、
前記メモリゲート電極が配置されることになる領域に位置する前記半導体層に、第１導電型の不純物領域を形成する工程と、
前記不純物領域に接するように、前記半導体層に第１導電型のメモリエクステンション領域を形成する工程と、
前記メモリエクステンション領域に接するように、前記半導体層に第１導電型のメモリソース・ドレイン領域を形成する工程と
を備え、
前記第２素子形成領域を規定する工程では、前記半導体基板に前記第２素子形成領域が規定され、
前記メモリトランジスタを形成する工程は、
前記メモリゲート電極が形成されている領域を露出する態様で、前記半導体層を覆う第２マスク材を形成する工程と、
前記第２マスク材および前記メモリゲート電極を注入マスクとして、第１導電型の不純物を注入することにより、前記メモリゲート電極の直下に位置する前記半導体層に第１導電型の前記不純物領域を形成する工程と
を含む、半導体装置の製造方法。
【請求項８】
前記半導体素子を形成する工程における前記第２選択トランジスタを形成する工程は、
前記基板上に第２選択ゲート電極を形成する工程と、
第１導電型の不純物を注入することにより、前記基板に第２選択エクステンション領域を形成する工程と
を含み、
前記第２マスク材を形成する工程は、前記第２選択ゲート電極が形成されている前記基板の領域を露出する態様で形成され、
前記第２選択エクステンション領域を形成する工程は、前記不純物領域を形成する工程と同時に行われる、請求項７記載の半導体装置の製造方法。
【請求項９】
エピタキシャル成長法によって、前記半導体層にせり上げ部を形成する工程を備え、
前記メモリソース・ドレイン領域を形成する工程では、前記せり上げ部および前記半導体層に、前記メモリソース・ドレイン領域が形成される、請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
半導体基板および前記半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板を用意する工程と、
前記基板における前記半導体層に第１素子形成領域を規定する工程と、
前記基板に第２素子形成領域を規定する工程と、
前記第１素子形成領域に、第１導電型チャネルのメモリトランジスタおよび第１導電型チャネルの第１選択トランジスタを形成し、前記第２素子形成領域に第１導電型チャネルの第２選択トランジスタを形成する工程を含む、半導体素子を形成する工程と、
前記メモリトランジスタ、前記第１選択トランジスタおよび前記第２選択トランジスタを電気的に直列に接続し、前記メモリトランジスタにワード線を接続し、前記第２選択トランジスタにビット線を接続する工程と
を有し、
前記半導体素子を形成する工程における前記第１選択トランジスタを形成する工程は、
前記半導体層の表面に、第１選択ゲート絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜の表面に、第１選択ゲート電極となる第２導電型の導電性膜を形成する工程と、
前記導電性膜を覆うようにハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして、前記導電性膜および前記絶縁膜にエッチング処理を施すことにより、前記第１選択ゲート絶縁膜を介在させて前記第１選択ゲート電極を形成する工程と、
前記第１選択ゲート電極を覆う前記ハードマスクを残した状態で第１導電型の不純物を注入することにより、第１不純物濃度を有する第１選択ソース・ドレイン領域を前記半導体層に形成する工程と、
前記ハードマスクを除去した後、前記第１選択ゲート電極を注入マスクとして、第１導電型の不純物を注入することにより、前記第１不純物濃度よりも低い第２不純物濃度を有する第１選択エクステンション領域を前記半導体層に形成する工程と
を備えた、半導体装置の製造方法。
【請求項１１】
前記第２素子形成領域を規定する工程では、前記半導体基板に前記第２素子形成領域が規定される、請求項１０記載の半導体装置の製造方法。
【請求項１２】
エピタキシャル成長法によって、前記半導体層にせり上げ部を形成する工程を備え、
前記第１選択ソース・ドレイン領域を形成する工程では、前記せり上げ部および前記半導体層に、前記第１選択ソース・ドレイン領域が形成される、請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、アンチヒューズ型のメモリセルを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
従来、半導体装置に搭載されているメモリセルとして、不揮発性メモリセルがある。そのような不揮発性メモリセルの一つに、１回だけ書き込みが可能な、ヒューズを適用した不揮発性メモリセルがある。ヒューズとして、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ態様のメモリトランジスタが適用される。このメモリセルは、アンチヒューズ型のメモリセルと称されている。このような半導体装置を開示した特許文献の一つとして、たとえば、特許文献１がある。
【０００３】
この半導体装置では、１つのメモリセルは、メモリトランジスタ、第１選択トランジスタおよび第２選択トランジスタによって構成される。メモリトランジスタ、第１選択トランジスタおよび第２選択トランジスタは電気的に直列に接続されている。メモリトランジスタのメモリゲート電極にワード線が電気的に接続されている。第２選択トランジスタにビット線が電気的に接続されている。
【０００４】
情報の書き込み動作は、ワード線からメモリゲート電極に所定の電圧を印加して、ゲート絶縁膜を絶縁破壊することによって行われる。一方、情報の読み出し動作は、メモリゲート電極から、絶縁破壊されて抵抗体となった破壊箇所、第１選択トランジスタおよび第２選択トランジスタを経てビット線に流れる電流を検出することによって行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５０４４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、低電圧化等のために、メモリトランジスタおよび第１選択トランジスタ等を、ＳＯＩ基板のシリコン層に形成した半導体装置の開発が進められている。
【０００７】
しかしながら、シリコン層と半導体基板との間に介在する埋め込み酸化膜に起因するゲートカップリングによって、情報の読み出し精度を上げることが難しくなることが、発明者らによって明らかになった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置は、基板と第１素子形成領域と第２素子形成領域と第１導電型チャネルのメモリトランジスタと第１導電型チャネルの第１選択トランジスタと第１導電型チャネルの第２選択トランジスタとワード線とビット線とを備えている。基板は、半導体基板および半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する。メモリトランジスタおよび第１選択トランジスタは、半導体層に規定された第１素子形成領域に形成されている。メモリトランジスタは、半導体層上にメモリゲート絶縁膜を介在させて位置するメモリゲート電極を含む。第２選択トランジスタは、基板に規定された第２素子形成領域に形成されている。ワード線は、メモリゲート電極に電気的に接続されている。ビット線は、第２選択トランジスタに電気的に接続されている。メモリトランジスタ、第１選択トランジスタおよび第２選択トランジスタは、電気的に直列に接続されている。第１選択トランジスタおよび第２選択トランジスタをオン状態とし、ワード線に第１電圧を印加して、メモリゲート絶縁膜を絶縁破壊することによって情報の書き込み動作が行われる。第１選択トランジスタおよび第２選択トランジスタをオン状態とし、ワード線に第２電圧を印加し、メモリゲート電極から第１選択トランジスタおよび第２選択トランジスタを経てビット線に流れる電流を検知することによって情報の読み出し動作が行われる。書き込み動作は、メモリゲート電極に印加する第１電圧の極性とは反対の極性のカウンタ電圧をビット線に印加しながら行われる。
【００１０】
他の実施の形態に係る半導体装置は、以下の工程を有する。半導体基板および半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板を用意する。半導体層に規定された第１素子形成領域に、第１導電型チャネルのメモリトランジスタおよび第１導電型チャネルの第１選択トランジスタを形成し、基板に規定された第２素子形成領域に第１導電型チャネルの第２選択トランジスタを形成する工程を含む、半導体素子を形成する。メモリトランジスタ、第１選択トランジスタおよび第２選択トランジスタを電気的に直列に接続し、メモリトランジスタにワード線を接続し、第２選択トランジスタにビット線を接続する。半導体素子を形成する工程におけるメモリトランジスタを形成する工程は、以下の工程を備えている。半導体層上に、メモリゲート絶縁膜を介在させてメモリゲート電極を形成する。メモリゲート電極が配置されることになる領域に位置する半導体層に、第１導電型の不純物領域を形成する。不純物領域に接するように、半導体層に第１導電型のメモリエクステンション領域を形成する。メモリエクステンション領域に接するように、半導体層に第１導電型のメモリソース・ドレイン領域を形成する。
【００１１】
さらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を有する。半導体基板および半導体基板上に埋め込み絶縁膜を介在させて形成された半導体層を有する基板を用意する。半導体層に規定された第１素子形成領域に、第１導電型チャネルのメモリトランジスタおよび第１導電型チャネルの第１選択トランジスタを形成し、基板に規定された第２素子形成領域に第１導電型チャネルの第２選択トランジスタを形成する工程を含む、半導体素子を形成する。メモリトランジスタ、第１選択トランジスタおよび第２選択トランジスタを電気的に直列に接続し、メモリトランジスタにワード線を接続し、第２選択トランジスタにビット線を接続する。半導体素子を形成する工程における第１選択トランジスタを形成する工程は、以下の工程を備えている。半導体層の表面に、第１選択ゲート絶縁膜となる絶縁膜を形成する。絶縁膜の表面に、第１選択ゲート電極となる第２導電型の導電性膜を形成する。導電性膜を覆うようにハードマスクを形成する。ハードマスクをエッチングマスクとして、導電性膜および絶縁膜にエッチング処理を施すことにより、第１選択ゲート絶縁膜を介在させて第１選択ゲート電極を形成する。第１選択ゲート電極を覆うハードマスクを残した状態で第１導電型の不純物を注入することにより、第１不純物濃度を有する第１選択ソース・ドレイン領域を半導体層に形成する。ハードマスクを除去した後、第１選択ゲート電極を注入マスクとして、第１導電型の不純物を注入することにより、第１不純物濃度よりも低い第２不純物濃度を有する第１選択エクステンション領域を半導体層に形成する。
【発明の効果】
【００１２】
一実施の形態に係る半導体装置によれば、情報の読み出し精度を向上させることができる。
【００１３】
他の実施の形態に係る半導体装置によれば、情報の読み出し精度を向上させることができる半導体装置を製造することができる。
【００１４】
さらに他の実施の形態に係る半導体装置によれば、情報の読み出し精度を向上させることができる半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】各実施の形態に係る半導体装置におけるメモリセルの等価回路図である。
【図２】実施の形態１に係る半導体装置の断面図である。
【図３】同実施の形態において、半導体装置の動作を説明するための断面模式図である。
【図４】同実施の形態において、半導体装置の書き込み動作と読み出し動作の条件の一例を示す図である。
【図５】比較例に係る半導体装置の動作を説明するための断面模式図である。
【図６】比較例に係る半導体装置の書き込み動作と読み出し動作の条件の一例を示す図である。
【図７】比較例に係る半導体装置において、書き込み動作を説明するためのメモリセルの等価回路図である。
【図８】比較例に係る半導体装置の課題を説明するための、メモリセルにおける電位分布を示す図である。
【図９】比較例に係る半導体装置の課題を説明するための、寄生ＭＯＳトランジスタを有するメモリセルトランジスタを示す断面模式図である。
【図１０】比較例に係る半導体装置の課題を説明するための、寄生ＭＯＳトランジスタを有するメモリセルトランジスタの等価回路図である。
【図１１】同実施の形態において、読み出し電流と累積度数分布との関係を示す第１の図である。
【図１２】同実施の形態において、読み出し電流と累積度数分布との関係を示す第２の図である。
【図１３】同実施の形態において、書き込み電圧を印加した際の書き込み電流の経時変化を示す第１の図である。
【図１４】同実施の形態において、ビット線にカウンタ電圧を印加することができる理由を説明するための図である。
【図１５】同実施の形態において読み出し電流と累積同数分布との関係の、ゲートオーバーラップ長さ依存性を示す図である。
【図１６】同実施の形態において、書き込み動作の際に空乏層が伸びる様子を示す断面模式図である。
【図１７】同実施の形態において、書き込み電圧を印加した際の書き込み電流の経時変化を示す第２の図である。
【図１８】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】実施の形態２に係る半導体装置の断面図である。
【図３９】同実施の形態において、半導体装置の動作を説明するための断面模式図である。
【図４０】同実施の形態において、メモリトランジスタが寄生ＭＯＳトランジスタを有することを説明するための第１の図である。
【図４１】同実施の形態において、メモリトランジスタが寄生ＭＯＳトランジスタを有することを説明するための第２の図である。
【図４２】同実施の形態において、半導体装置の第１例に係る製造方法の一工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】同実施の形態において、半導体装置の第２例に係る製造方法の一工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、第２例に係る製造方法によって製造された半導体装置の断面図である。
【図５１】実施の形態３に係る半導体装置の断面図である。
【図５２】同実施の形態において、半導体装置の動作を説明するための断面模式図である。
【図５３】同実施の形態において、選択コアトランジスタの選択コアゲート絶縁膜に求められる条件を説明するための断面模式図である。
【図５４】同実施の形態において、選択コアゲート電極に印加する電圧とゲート容量との関係を示す図である。
【図５５】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１６】
実施の形態１
ここでは、メモリゲート絶縁膜の破壊効率が改善される、アンチヒューズ型のメモリセルを備えた半導体装置について説明する。
【００１７】
（メモリセルの回路）
はじめに、半導体装置におけるメモリセルの回路について説明する。図１に示すように、半導体装置ＡＦＭのメモリセルでは、複数のメモリセルＭＣがマトリクス状（行×列）に配置されている。なお、図１では、図面の簡略化のために、４つのメモリセルＭＣＡ、ＭＣＢ、ＭＣＣ、ＭＣＤ（２行×２列）を示す。一つのメモリセルＭＣは、メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲ（第１選択トランジスタ）とによって構成される。メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲとは、直列に電気的に接続されている。さらに、マトリクス状に配置されているメモリセルＭＣの各列ごとに、選択バルクトランジスタＳＢＴＲ（第２選択トランジスタ）が配置されている。
【００１８】
マトリクス状に配置されている各メモリセルＭＣのうち、同一行に配置されているメモリセルＭＣの選択コアトランジスタＳＣＴＲのそれぞれのゲート電極が、コアゲート配線ＣＧＷに電気的に接続されている。また、同一行に配置されているメモリセルＭＣのメモリトランジスタＭＣＴＲのゲート電極のそれぞれが、ワード線ＷＬに電気的に接続されている。たとえば、メモリセルＭＣＡ（ＭＣＣ）のメモリトランジスタのゲート電極とメモリセルＭＣＢ（ＭＣＤ）のメモリトランジスタのゲート電極とが、ワード線ＷＬ１（ＷＬ２）に電気的に接続されている。
【００１９】
同一列に配置されているメモリセルＭＣの選択コアトランジスタＳＣＴＲ（ソース・ドレイン領域）のそれぞれが、同一列の選択バルクトランジスタＳＢＴＲ（ソース・ドレイン領域）に電気的に接続されている。また、選択バルクトランジスタＳＢＴＲのゲート電極のそれぞれは、バルクゲート配線ＢＧＷに電気的に接続されている。選択バルクトランジスタＳＢＴＲ（ソース・ドレイン領域）のそれぞれが、ビット線ＢＬに電気的に接続されている。たとえば、第１（２）例の選択バルクトランジスタＳＢＴＲのソース・ドレイン領域には、ビット線ＢＬ１（ＢＬ２）が電気的に接続されている。
【００２０】
（メモリセルの構造）
次に、半導体装置ＡＦＭにおけるメモリセルの構造について説明する。まず、各実施の形態に係るメモリセルを備えた半導体装置では、ＳＯＩ（Silicon On Insulator）基板が適用されている。ＳＯＩ基板は、半導体基板ＢＳＵＢと埋め込み酸化膜ＢＯＸとシリコン層ＳＯＩとを含む（図１７参照）。半導体装置では、シリコン層ＳＯＩが残されている領域（ＳＯＩ領域）と、シリコン層と埋め込み酸化膜とが除去された半導体基板ＢＳＵＢの領域（バルク領域）とが配置されている。
【００２１】
図２に示すように、半導体装置ＡＦＭでは、トレンチ分離絶縁膜ＳＴＩによって、メモリセル領域ＭＣＲと周辺回路領域ＰＨＲとが規定されている。周辺回路領域ＰＨＲでは、選択バルクトランジスタ領域ＳＢＲが規定されている。メモリセル領域ＭＣＲは、ＳＯＩ領域（シリコン層ＳＯＩ）に配置されている。選択バルクトランジスタ領域ＳＢＲは、バルク領域（半導体基板ＢＳＵＢ）に配置されている。
【００２２】
メモリセル領域ＭＣＲには、Ｎチャネル型のメモリトランジスタＭＣＴＲとＮチャネル型の選択コアトランジスタＳＣＴＲとが形成されている。メモリトランジスタＭＣＴＲは、メモリゲート電極ＭＣＧＥ、Ｎ型のエクステンション領域ＭＣＥＸおよびＮ型のソース・ドレイン領域ＭＣＳＤを含む。メモリゲート電極ＭＣＧＥは、チャネルとなるシリコン層の上にメモリゲート絶縁膜ＭＣＧＩを介在させて形成されている。実施の形態１では、チャネルとなるシリコン層は、Ｐ型シリコン層ＭＣＰＲとされる。
【００２３】
エクステンション領域ＭＣＥＸは、サイドウォール絶縁膜の直下に位置するシリコン層の部分に形成されている。ここで、エクステンション領域ＭＣＥＸは、メモリゲート電極ＭＣＧＥとは平面視的に重ならないように形成されていてもよい（アンダーラップ）。ソース・ドレイン領域ＭＣＳＤは、シリコン層（せり上げ部を含む）に形成されている。ソース・ドレイン領域ＭＣＳＤは、エクステンション領域ＭＣＥＸに接している。
【００２４】
選択コアトランジスタＳＣＴＲは、選択コアゲート電極ＳＣＧＥ、Ｎ型の一対のエクステンション領域ＳＣＥＸおよびＮ型の一対のソース・ドレイン領域ＳＣＳＤを含む。選択コアゲート電極ＳＣＧＥは、チャネルとなるＰ型シリコン層ＳＣＰＲの上に選択コアゲート絶縁膜ＳＣＧＩを介在させて形成されている。一対のエクステンション領域ＳＣＥＸは、シリコン層の部分に形成されている。一対のソース・ドレイン領域ＳＣＳＤは、シリコン層（せり上げ部を含む）に形成されている。ソース・ドレイン領域ＳＣＳＤは、エクステンション領域ＳＣＥＸに接している。
【００２５】
メモリセル領域ＭＣＲに位置する半導体基板ＢＳＵＢには、Ｐ型ウェルＳＰＷが形成されている。Ｐ型ウェルＳＰＷは、埋め込み酸化膜ＢＯＸと半導体基板ＢＳＵＢとの界面から所定の深さにわたり形成されている。
【００２６】
選択バルクトランジスタ領域ＳＢＲには、Ｎチャネル型の選択バルクトランジスタＳＢＴＲが形成されている。選択バルクトランジスタＳＢＴＲは、ゲート電極ＳＢＧＥ、Ｎ型の一対のエクステンション領域ＳＢＥＸおよびＮ型の一対のソース・ドレイン領域ＳＢＳＤを含む。一対のエクステンション領域ＳＢＥＸは、半導体基板ＢＳＵＢに形成されている。一対のソース・ドレイン領域ＳＢＳＤは、半導体基板ＢＳＵＢに形成されている。
【００２７】
選択バルクトランジスタ領域ＳＢＲに位置する半導体基板ＢＳＵＢには、Ｐ型ウェルＢＰＷが形成されている。Ｐ型ウェルＢＰＷは、半導体基板ＢＳＵＢの表面から所定の深さにわたり形成されている。
【００２８】
メモリトランジスタＭＣＴＲのソース・ドレイン領域ＭＣＳＤと、選択コアトランジスタＳＣＴＲの一対のソース・ドレイン領域ＳＣＳＤのうちの一方のソース・ドレイン領域ＳＣＳＤとは、共通の領域に形成されている。メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲとは、ソース・ドレイン領域ＭＣＳＤと一方のソース・ドレイン領域ＳＣＳＤとを介して電気的に接続されている。
【００２９】
選択コアトランジスタＳＣＴＲの一対のソース・ドレイン領域ＳＣＳＤのうちの他方のソース・ドレイン領域ＳＣＳＤと、選択バルクトランジスタＳＢＴＲの一対のソース・ドレイン領域ＳＢＳＤのうちの一方のソース・ドレイン領域ＳＢＳＤとが、電気的に接続されている。選択バルクトランジスタＳＢＴＲの一対のソース・ドレイン領域ＳＢＳＤのうちの他方のソース・ドレイン領域ＳＢＳＤにビット線ＢＬが電気的に接続されている。こうして、メモリトランジスタＭＣＴＲ、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲの順に、メモリトランジスタＭＣＴＲ、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲが電気的に直列に接続されている。
【００３０】
周辺回路領域ＰＨＲでは、選択バルクトランジスタ領域ＳＢＲの他に、たとえば、Ｐ型コアトランジスタ領域ＰＣＲとＮ型コアトランジスタ領域ＮＣＲとが規定されている。Ｐ型コアトランジスタ領域ＰＣＲおよびＮ型コアトランジスタ領域ＮＣＲは、ＳＯＩ領域（シリコン層）に配置されている。Ｐ型コアトランジスタ領域ＰＣＲには、Ｐチャネル型コアトランジスタＰＣＴＲが形成されている。Ｎ型コアトランジスタ領域ＮＣＲには、Ｎチャネル型コアトランジスタＮＣＴＲが形成されている。
【００３１】
Ｐチャネル型コアトランジスタＰＣＴＲは、ゲート電極ＰＧＥ、Ｐ型の一対のエクステンション領域ＰＥＸおよびＰ型の一対のソース・ドレイン領域ＰＳＤを含む。一対のエクステンション領域ＰＥＸは、シリコン層に形成されている。一対のソース・ドレイン領域ＰＳＤは、シリコン層（せり上げ部を含む）に形成されている。
【００３２】
Ｎチャネル型コアトランジスタＮＣＴＲは、ゲート電極ＮＧＥ、Ｎ型の一対のエクステンション領域ＮＥＸおよびＮ型の一対のソース・ドレイン領域ＮＳＤを含む。一対のエクステンション領域ＮＥＸは、シリコン層に形成されている。一対のソース・ドレイン領域ＮＳＤは、シリコン層（せり上げ部を含む）に形成されている。
【００３３】
Ｐ型コアトランジスタ領域ＰＣＲに位置する半導体基板ＢＳＵＢには、Ｎ型ウェルＳＮＷが形成されている。Ｎ型ウェルＳＮＷは、埋め込み酸化膜ＢＯＸと半導体基板ＢＳＵＢとの界面から所定の深さにわたり形成されている。
【００３４】
Ｎ型コアトランジスタ領域ＮＣＲに位置する半導体基板ＢＳＵＢには、Ｐ型ウェルＳＰＷが形成されている。Ｐ型ウェルＳＰＷは、埋め込み酸化膜ＢＯＸと半導体基板ＢＳＵＢとの界面から所定の深さにわたり形成されている。
【００３５】
メモリトランジスタＭＣＴＲ、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲ等を覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを貫通するように、コンタクトプラグＳＣＣＰ、ＳＢＣＰ、ＣＰが形成されている。
【００３６】
メモリセル領域ＭＣＲでは、コンタクトプラグＳＣＣＰは、ソース・ドレイン領域ＳＣＳＤに電気的に接続されている。選択バルクトランジスタ領域ＳＢＲでは、コンタクトプラグＳＢＣＰは、ソース・ドレイン領域ＳＢＳＤに電気的に接続されている。Ｐ型コアトランジスタ領域ＰＣＲでは、コンタクトプラグＣＰは、ソース・ドレイン領域ＰＳＤに電気的に接続されている。Ｎ型コアトランジスタ領域ＮＣＲでは、コンタクトプラグＣＰは、ソース・ドレイン領域ＮＳＤに電気的に接続されている。
【００３７】
層間絶縁膜ＩＬＦ上に配線ＳＣＭＬ、ＳＢＭＬ、ＢＬＭＬ、ＭＬが形成されている。メモリセル領域ＭＣＲでは、配線ＳＣＭＬがコンタクトプラグＳＣＣＰに電気的に接続されている。選択バルクトランジスタ領域ＳＢＲでは、配線ＳＢＭＬ、ＢＬＭＬがソース・ドレイン領域ＳＢＳＤに電気的に接続されている。配線ＢＬＭＬは、ビット線ＢＬに電気的に接続されている。Ｐ型コアトランジスタ領域ＰＣＲでは、配線ＭＬがコンタクトプラグＣＰに電気的に接続されている。Ｎ型コアトランジスタ領域ＮＣＲでは、配線ＭＬがコンタクトプラグＣＰに電気的に接続されている。
【００３８】
半導体装置ＡＦＭでは、配線ＳＣＭＬ、ＳＢＭＬ、ＢＬＭＬ、ＭＬの上に、多層配線ＭＬＳと多層層間絶縁膜ＭＩＬを含む多層配線構造が必要に応じて形成されている。実施の形態１に係る半導体装置ＡＦＭは、上記のように構成される。
【００３９】
（半導体装置の動作）
次に、上述したメモリセルＭＣを備えた半導体装置ＡＦＭの動作について説明する。図３に、メモリトランジスタＭＣＴＲ、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲの構造を模式的に示す。また、図４に、動作条件の一例と、メモリセルＭＣのうち、メモリセルＭＣ４つ分（メモリセルＭＣＡ、ＭＣＢ、ＭＣＣ、ＭＣＤ）の等価回路図とを示す。
【００４０】
（書き込み動作）
図３および図４に示すように、マトリクス状に配置された複数のメモリセルＭＣ（行×列）では、ワード線ＷＬおよびコアゲート配線ＣＧＷにより行が特定され、ビット線ＢＬにより列が特定される。ここで、４つのメモリセルＭＣのうち、たとえば、メモリセルＭＣＡに情報を書き込む場合を想定する。この場合、メモリセルＭＣＡでは、ワード線ＷＬ１およびコアゲート配線ＣＧＷ１により行が特定され、ビット線ＢＬ１により列が特定される。
【００４１】
ワード線ＷＬ１には、たとえば、約６．５Ｖ程度の電圧（Ｖｍｌ−Ｐ）が印加される。コアゲート配線ＣＧＷ１には、たとえば、約３．０Ｖ程度の電圧（Ｖｓｌ１−Ｐ）が印加される。ビット線ＢＬ１には、たとえば、約−０．５Ｖ程度の電圧（Ｖｂｌ−Ｐ）が印加される。この電圧（Ｖｂｌ−Ｐ）は、カウンタ電圧として、メモリゲート電極ＭＣＧＥに印加する電圧の極性とは反対の極性の電圧が印加される。バルクゲート配線ＢＧＷには、たとえば、約１．５Ｖ程度の電圧（Ｖｂｇ−Ｐ）が印加される。
【００４２】
他のワード線ＷＬ２には、たとえば、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、たとえば、０Ｖの電圧（Ｖｓｌ２−Ｐ）が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。また、メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、たとえば、０Ｖの電圧（Ｖｂ−Ｓ）が印加される。このような電圧条件によって、メモリセルＭＣＡが選択されて、メモリセルＭＣＢ、ＭＣＣ、ＭＣＤが非選択とされる。
【００４３】
選択されたメモリセルＭＣＡでは、ワード線ＷＬ１に電気的に接続されているメモリトランジスタＭＣＴＲのメモリゲート電極ＭＣＧＥには、約６．５Ｖ程度の電圧が印加される。また、それぞれオン状態となった選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを介して、メモリトランジスタＭＣＴＲのエクステンション領域ＭＣＥＸ（ソース・ドレイン領域ＭＣＳＤ）の電位が、ビット線ＢＬ１に印加されたカウンタ電圧（約−０．５Ｖ程度）とほぼ同じ電位になる。
【００４４】
これにより、メモリゲート絶縁膜ＭＣＧＩが局所的に絶縁破壊される。このとき、メモリトランジスタＭＣＴＲのＮ型のエクステンション領域ＭＣＥＸの電位が、カウンタ電圧とほぼ同じ電位になることで、メモリゲート絶縁膜ＭＣＧＩとチャネルとなるＰ型シリコン層ＭＣＰＲとの界面の電位が浮いてしまい、メモリゲート電極ＭＣＧＥの電位と界面の電位との電位差が下がるのを抑制することができる。その結果、メモリゲート絶縁膜ＭＣＧＩを局所的に良好に破壊することができる。これについては、後で詳しく説明する。
【００４５】
メモリゲート絶縁膜ＭＣＧＩが絶縁破壊された際に発生するホットホールのほとんどは、選択コアトランジスタおよび選択バルクトランジスタを経てビット線ＢＬ１へ抜けることになる。メモリゲート絶縁膜ＭＣＧＩが絶縁破壊された箇所は抵抗体となる。このようにして、メモリゲート絶縁膜ＭＣＧＩを絶縁破壊することで、メモリセルＭＣＡに情報が書き込まれることになる。
【００４６】
（読み出し動作）
ここでは、４つのメモリセルＭＣのうち、書き込み動作により情報が書き込まれたメモリセルＭＣＡの情報を読み出す場合を想定する。
【００４７】
ワード線ＷＬ１には、たとえば、約１．０Ｖ程度の電圧（Ｖｍｌ−Ｒ）が印加される。コアゲート配線ＣＧＷ１には、たとえば、約１．０Ｖ程度の電圧（Ｖｓｌ−Ｒ）が印加される。ビット線ＢＬ１には、たとえば、０Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、たとえば、約３．３Ｖ程度の電圧（Ｖｂｇ−Ｒ）が印加される。
【００４８】
他のワード線ＷＬ２には、たとえば、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、たとえば、０Ｖの電圧（Ｖｓｌ２−Ｒ）が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。また、メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、たとえば、０Ｖの電圧（Ｖｂ−Ｓ）が印加される。このような電圧条件によって、メモリセルＭＣＡが選択されて、メモリセルＭＣＢ、ＭＣＣ、ＭＣＤは非選択とされる。
【００４９】
選択されたメモリセルＭＣＡでは、ワード線ＷＬ１に電気的に接続されているメモリトランジスタＭＣＴＲのメモリゲート電極ＭＣＧＥには、約１．０Ｖ程度の電圧が印加される。ここで、情報が書き込まれる前のメモリゲート絶縁膜ＭＣＧＩが絶縁破壊されていない状態では、メモリゲート電極ＭＣＧＥに印加される電圧と、ビット線ＢＬ１に印加される電圧との電位差によって発生するＦＮ（Fowler-Nordheim）トンネル電流が、ゲートリーク電流としてメモリゲート絶縁膜ＭＣＧＩを流れることになる。
【００５０】
メモリゲート絶縁膜ＭＣＧＩを流れたＦＮトンネル電流は、選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを経てビット線ＢＬ１に流れることになる。このＦＮトンネル電流が読み出し電流として検知される。情報が書き込まれる前では、この読み出し電流は、ピコアンペア程度のオーダとされる。
【００５１】
一方、情報が書き込まれた後のメモリトランジスタＭＣＴＲのメモリゲート絶縁膜ＭＣＧＩでは、局所的に絶縁破壊されて抵抗体になっている。これにより、メモリゲート電極ＭＣＧＥから抵抗体、選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを経て流れる読み出し電流が、大幅に増加することになる（図４の実線矢印参照）。この読み出し電流は、マイクロアンペア程度のオーダとされる。書き込み前（ＯＦＦ）の読み出し電流と書き込み後（ＯＮ）の読み出し電流との電流比（ＯＮ／ＯＦＦ）によって、情報（「０」または「１」）が読み出されることになる。
【００５２】
上述した半導体装置ＡＦＭでは、書き込み動作の際に、カウンタ電圧を印加することで、メモリトランジスタＭＣＴＲのメモリゲート絶縁膜ＭＣＧＩが良好に絶縁破壊される。これにより、読み出し精度の向上を図ることができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００５３】
（比較例）
図５に、比較例に係る半導体装置におけるメモリトランジスタＭＣＴＲ、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲの構造を模式的に示す。比較例に係る半導体装置の構造は、図３に示す半導体装置の構造と同様である。このため、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５４】
次に、比較例に係る半導体装置ＡＦＭの動作について説明する。図６に、動作条件の一例と、メモリセルＭＣのうち、メモリセルＭＣ４つ分（メモリセルＭＣＡ、ＭＣＢ、ＭＣＣ、ＭＣＤ）の等価回路図とを示す。
【００５５】
（書き込み動作）
４つのメモリセルＭＣのうち、たとえば、メモリセルＭＣＡに情報を書き込む場合を想定する。
【００５６】
書き込み動作は、ビット線ＢＬ１に印加する電圧が異なる他は、実施の形態に係る半導体装置と同じである。ワード線ＷＬ１には、たとえば、約６．５Ｖ程度の電圧（Ｖｍｌ−Ｐ）が印加される。コアゲート配線ＣＧＷ１には、たとえば、約３．０Ｖ程度の電圧（Ｖｓｌ１−Ｐ）が印加される。ビット線ＢＬ１には、０Ｖの電圧（Ｖｂｌ−Ｐ）が印加される。バルクゲート配線ＢＧＷには、たとえば、約１．５Ｖ程度の電圧（Ｖｂｇ−Ｐ）が印加される。
【００５７】
ワード線ＷＬ２には、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、たとえば、０Ｖの電圧（Ｖｓｌ２−Ｐ）が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。また、メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、たとえば、０Ｖの電圧が印加される。このような電圧条件によって、メモリセルＭＣＡが選択されて、メモリセルＭＣＢ、ＭＣＣ、ＭＣＤは非選択とされる。
【００５８】
選択されたメモリセルＭＣＡでは、ワード線ＷＬ１に電気的に接続されているメモリトランジスタＭＣＴＲのメモリゲート電極ＭＣＧＥには、約６．５Ｖ程度の電圧が印加される。また、それぞれオン状態となった選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを介して、メモリトランジスタＭＣＴＲのエクステンション領域ＭＣＥＸ（ソース・ドレイン領域ＭＣＳＤ）の電位が、ビット線ＢＬ１に印加された電圧（０Ｖ）とほぼ同じ電位になる。これにより、メモリゲート絶縁膜ＭＣＧＩが局所的に絶縁破壊され、その絶縁破壊された箇所が抵抗体となって、情報の書き込みが行われる。
【００５９】
（読み出し動作）
４つのメモリセルＭＣのうち、書き込み動作により情報が書き込まれたメモリセルＭＣＡの情報を読み出す場合を想定する。
【００６０】
読み出し動作は、実施の形態１に係る半導体装置と同じである。ワード線ＷＬ１には、たとえば、約１．０Ｖ程度の電圧（Ｖｍｌ−Ｒ）が印加される。コアゲート配線ＣＧＷ１には、たとえば、約１．０Ｖ程度の電圧（Ｖｓｌ−Ｒ）が印加される。ビット線ＢＬ１には、たとえば、０Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、たとえば、約３．３Ｖ程度の電圧（Ｖｂｇ−Ｒ）が印加される。
【００６１】
他のワード線ＷＬ２には、たとえば、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、たとえば、０Ｖの電圧（Ｖｓｌ２−Ｒ）が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。また、メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、たとえば、０Ｖの電圧が印加される。このような電圧条件によって、メモリセルＭＣＡが選択されて、メモリセルＭＣＢ、ＭＣＣ、ＭＣＤは非選択とされる。
【００６２】
情報が書き込まれたメモリセルＭＣＡにおけるメモリトランジスタＭＣＴＲのメモリゲート絶縁膜ＭＣＧＩでは、局所的に絶縁破壊された箇所が抵抗体になっている。これにより、メモリゲート電極ＭＣＧＥから、抵抗体、選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを経て実質的な読み出し電流がビット線ＢＬ１に流れる（図６の点線矢印参照）。書き込み前のＦＮトンネル電流による読み出し電流に対する書き込み後の読み出し電流の比によって、情報（「０」または「１」）が読み出されることになる。比較例に係る半導体装置は、上記のように動作する。
【００６３】
（メモリゲート絶縁膜の破壊効率）
アンチフューズ型のメモリセルを搭載した半導体装置ＡＦＭでは、メモリゲート電極ＭＣＧＥに電圧を印加してメモリゲート絶縁膜ＭＣＧＩを絶縁破壊させる際には、ホットホールが発生する。図７に示すように、半導体装置の回路動作上、発生したホットホールは、オン状態の選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲを経てビット線ＢＬへ流れることになる（実線の矢印参照）。このとき、ホットホールは、選択コアトランジスタＳＣＴＲおよび選択バルクトランジスタＳＢＴＲのそれぞれに形成された反転層（チャネル領域）を流れる。反転層の抵抗値は、ビット線ＢＬが接続されている選択バルクトランジスタＳＢＴＲのソース・ドレイン領域ＳＢＳＤの抵抗値に比べて十分に高い。
【００６４】
このため、書き込み動作のように、短時間のパルス動作においては、たとえば、単体のトランジスタの場合のように、反転層（チャネル領域）を介さずにホットホールを流す場合と比べて、ホットホールがビット線ＢＬへ流れにくくなる。その結果、ビット線ＢＬの電圧がメモリゲート電極ＭＣＧＥにかかりにくくなり、メモリゲート絶縁膜ＭＣＧＩの破壊効率が下がることが知られている。
【００６５】
ここで、「破壊効率」とは、次のことを意味する。一般に、ゲート絶縁膜の絶縁破壊には、絶縁性が完全に失われたハードブレークダウンと、絶縁性をある程度有して絶縁破壊されたソフトブレークダウンがある。ハードブレークダウンの場合の破壊効率を、仮に１００とする。そうすると、ソフトブレークダウンの場合の破壊効率は、絶縁性の程度に応じて１００よりも低い値になる。絶縁性が低いほど破壊効率は高くなり、絶縁性が高いほど破壊効率は低くなる。比較例に係る半導体装置では、破壊効率が低くなることで、メモリゲート絶縁膜の絶縁性が高くなる。
【００６６】
また、ＳＯＩ基板を適用した半導体装置ＡＦＭでは、メモリトランジスタＭＣＴＲのチャネルとなるＰ型シリコン層ＭＣＰＲは、半導体基板ＢＳＵＢ上に埋め込み酸化膜ＢＯＸを介在させて位置するシリコン層に形成されている。つまり、Ｐ型シリコン層ＭＣＰＲは、埋め込み酸化膜ＢＯＸとトレンチ分離絶縁膜ＳＴＩによって囲まれたシリコン層に形成されている。このため、メモリゲート電極ＭＣＧＥと半導体基板（Ｐ型ウェルＳＰＷ）との間に容量結合（ゲートカップリング）が生じることになる。
【００６７】
シリコン層に形成されたメモリトランジスタＭＣＴＲに対して、メモリゲート絶縁膜ＭＣＧＩが絶縁破壊される程度の電圧（６．５Ｖ）を瞬間的に印加した場合に、そのメモリゲート電極ＭＳＧＥに印加される電圧（６．５Ｖ）と、ビット線ＢＬ１に印加される電圧（０Ｖ）との電位差（６．５Ｖ−０Ｖ）によって、メモリゲート絶縁膜ＭＣＧＩが絶縁破壊されるのが望ましい。
【００６８】
ところが、ゲートカップリングによって、ビット線ＢＬ１に印加した電圧（０Ｖ）が、Ｐ型のエクステンション領域ＭＣＥＸ（ソース・ドレイン領域ＭＣＳＤ）に瞬間的にかからず、Ｐ型シリコン層ＭＣＰＲの電位が瞬間的に浮いてしまい、メモリゲート絶縁膜ＭＣＧＩの絶縁破壊が不十分な絶縁破壊になってしまう（ソフトブレークダウン）。このため、読み出し電流値が低くなる等して、情報が記憶されているか否かの読み出し精度が、ＳＯＩ基板を適用しない場合と比べて低下してしまう問題があることが、発明者らによって確認された。
【００６９】
このことについて説明する。まず、書き込み動作の際にメモリゲート電極ＭＣＧＥに電圧を印加した際の、メモリゲート電極ＭＣＧＥとその周辺の電位分布をシミュレーションによって評価した。その結果を図８に示す。横軸は、メモリゲート電極ＭＣＧＥ等が延在する方向とほぼ直交する方向の位置を表す。縦軸は、メモリゲート電極ＭＣＧＥの直下のメモリゲート絶縁膜ＭＣＧＩとＰ型シリコン層ＭＣＰＲとの界面における電位を表す。
【００７０】
グラフＡは、メモリゲート電極ＭＣＧＥに印加する電圧（Ｖｍｐ）が０Ｖの場合の電位を示す。グラフＢは、メモリゲート電極ＭＣＧＥに印加する電圧（Ｖｍｐ）が２Ｖの場合の電位を示す。グラフＣは、メモリゲート電極ＭＣＧＥに印加する電圧（Ｖｍｐ）が４Ｖの場合の電位を示す。グラフＤは、メモリゲート電極ＭＣＧＥに印加する電圧（Ｖｍｐ）が６Ｖの場合の電位を示す。また、選択バルクトランジスタはオフ状態のため、ビット線の電位は、Ｐ型シリコン層ＭＣＰＲには電圧は印加されていない。
【００７１】
グラフＡ〜Ｄに示されるように、メモリゲート電極ＭＣＧＥに印加する電圧が高くなるにしたがい、界面の電位が上昇していることがわかる（白抜き矢印参照）。特に、グラフＤに示されるように、メモリゲート電極ＭＣＧＥに印加する電圧が６Ｖの場合では、界面の電位は３Ｖ程度にまで上昇している。
【００７２】
そうすると、メモリゲート絶縁膜ＭＣＧＩ（界面）の電位とメモリゲート電極ＭＣＧＥの電位との実質的な電位差は、３Ｖ程度しかないことになる。このため、メモリゲート絶縁膜ＭＣＧＩの絶縁破壊が不十分になる。その結果、メモリゲート絶縁膜ＭＣＧＩの破壊効率が低くなってしまう。
【００７３】
さらに、低消費電力化が求められているＳＯＩ基板を適用した半導体装置では、一般的に、エクステンション領域とゲート電極とのゲートオーバーラップ長さを短くし、オフリーク源の一つとされるゲート誘導ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）を低減することが、リーク電流を抑える有効な手法として知られている。
【００７４】
しかしながら、半導体装置ＡＦＭでは、ゲートオーバーラップ長さが短いと、ビット線ＢＬの電圧は、メモリゲート電極ＭＣＧＥの直下に形成される反転層を介してメモリゲート電極ＭＣＧＥに作用する構造になるため、選択されたメモリセルのメモリゲート電極ＭＣＧＥにビット線ＢＬの電圧が印加されにくくなる。このため、短時間のパルス動作においては、ゲートカップリングの影響を受けやすくなることが、発明者らによって今回新たに確認された。
【００７５】
（読み出し電流のばらつき）
次に、メモリゲート絶縁膜が絶縁破壊された後の読み出し電流のばらつきについて説明する。メモリゲート絶縁膜の絶縁破壊は、メモリゲート絶縁膜が一律に絶縁破壊されるのではなく、局所的に絶縁破壊されることが知られている（Percolationモデル）。ここで、メモリゲート絶縁膜ＭＣＧＩが局所的に絶縁破壊されたメモリトランジスタＭＣＴＲの模式的な構造を図９に示す。図９では、局所的に絶縁破壊された破壊箇所ＢＤＰが、エクステンション領域ＭＣＥＸから離れている場合の一例を示す。また、その等価回路図を図１０に示す。
【００７６】
メモリゲート絶縁膜ＭＣＧＩでは、破壊箇所ＢＤＰ以外の部分は、絶縁膜としての機能を有する。この場合、図９および図１０に示すように、破壊箇所ＢＤＰとエクステンション領域ＭＣＥＸとの間に位置するメモリゲート絶縁膜ＭＣＧＩの部分等は、寄生ＭＯＳトランジスタＰＡＴＲになる。読み出し動作の際には、寄生ＭＯＳトランジスタＰＡＴＲに位置するＰ型シリコン層ＭＣＰＲの部分に反転層が形成されることになる。読み出し電流（電子ＣＥ）は、エクステンション領域ＭＣＥＸからその反転層および抵抗体ＲＥＢ（破壊箇所ＢＤＰ）を経て、メモリゲート電極ＭＣＧＥ（ワード線ＷＬ）に流れる（図９の白抜き矢印、図１０の矢印参照）。
【００７７】
メモリトランジスタＭＣＴＲでは、読み出し動作の際に読み出し電流が流れる寄生ＭＯＳトランジスタＰＡＴＲの反転層の長さは、破壊箇所ＢＤＰの位置に依存する。破壊箇所ＢＤＰがエクステンション領域ＭＣＥＸに接近した位置にあれば、反転層抵抗ＲＥＲの抵抗値は低い。破壊箇所ＢＤＰがエクステンション領域ＭＣＥＸから離れるにしたがって、反転層抵抗ＲＥＲの抵抗値は高くなる。このため、検知される読み出し電流値にばらつきが生じることになる。その結果、書き込み前（ＯＦＦ）の読み出し電流と書き込み後（ＯＮ）の読み出し電流との電流比（ＯＮ／ＯＦＦ）がばらついてしまい、情報の読み出し精度にばらつきが生じることになる。このメモリトランジスタＭＣＴＲのように、プレーナ型のトランジスタでは、ゲート絶縁膜の破壊箇所はランダムであるため、読み出し電流のばらつきを制御することは困難である。
【００７８】
（作用効果等）
比較例に係る半導体装置に対して、実施の形態１に係る半導体装置では、特に、ゲート絶縁膜の破壊効率が改善される。すなわち、当該半導体装置では、書き込み動作を、ビット線にカウンタ電圧を印加しながら行うことで、メモリゲート絶縁膜ＭＣＧＩ（界面）の電位とメモリゲート電極ＭＣＧＥの電位との電位差を所望の電位差に設定することができ、メモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができる。これについて、発明者らが行った評価に基づいて説明する。
【００７９】
発明者らは、メモリセルに情報を書き込んだ後に読み出し動作を行い、その読み出し電流を測定した。その測定結果を、図１１および図１２に示す。横軸は読み出し電流であり、縦軸は累積度数分布である。まず、図１１は、書き込み動作の際に、メモリゲート電極に印加する電圧として、３通りの電圧を印加した場合の測定結果を示す。
【００８０】
グラフＡは、リファレンスデータとして、メモリゲート電極に６．５Ｖを印加した場合の測定結果である。グラフＢは、メモリゲート電極に６．０Ｖ（６．５Ｖ−０．５Ｖ）を印加した場合の測定結果である。グラフＣは、メモリゲート電極に７．０Ｖ（６．５Ｖ＋０．５Ｖ）を印加した場合の測定結果である。また、ビット線に印加する電圧は、いずれも０Ｖである。
【００８１】
メモリゲート電極に印加する電圧をリファレンスの電圧よりも低くすると、読み出し電流は、下がることがわかった。すなわち、グラフＢに示すように、メモリゲート電極に６．０Ｖを印加した場合には、グラフＡ（リファレンス）と比較して、読み出し電流が低下していることがわかる。
【００８２】
一方、メモリゲート電極に印加する電圧をリファレンスの電圧よりも高くしても、読み出し電流は、ほとんど上がらないことがわかった。すなわち、グラフＣに示すように、メモリゲート電極に７．０Ｖを印加しても、グラフＡ（リファレンス）と比較して、ほとんど変化していないことがわかる（グラフＡとグラフＣの重なり部分）。
【００８３】
このことは、単に、メモリゲート電極に印加する電圧を上げただけでは、ゲート絶縁膜の破壊効率を上げるのには限界があることを意味する。発明者らは、この測定結果について、メモリトランジスタＭＣＴＲが埋め込み酸化膜ＢＯＸ上のシリコン層に形成された構造に起因していると考えた（図２参照）。
【００８４】
次に、図１２は、書き込み動作の際に、ビット線にカウンタ電圧を印加した場合の測定結果を示す。グラフＡは、リファレンスデータとして、メモリゲート電極に６．５Ｖを印加し、ビット線にカウンタ電圧を印加しない場合の測定結果である。グラフＢは、メモリゲート電極に６．５Ｖを印加し、カウンタ電圧として−０．５Ｖをビット線に印加した場合の測定結果である。
【００８５】
ビット線にカウンタ電圧を印加することで、読み出し電流が増加することがわかった。すなわち、グラフＢに示すように、−０．５Ｖのカウンタ電圧をビット線に印加した場合には、グラフＡ（リファレンス）と比較して、読み出し電流が二桁程度増加しており、目標とする読み出し電流を超えていることがわかる。
【００８６】
ここで、メモリゲート電極ＭＣＧＥの電位と、メモリゲート絶縁膜ＭＣＧＩとＰ型シリコン層ＭＣＰＲとの界面の電位との電位差を比較する。グラフＡの場合では、その電位差は、６．５Ｖ（６．５Ｖ−０Ｖ）である。一方、グラフＢの場合では、その電位差は、７．０Ｖ（６．５Ｖ−（−０．５Ｖ））である。グラフＡの場合とグラフＢの場合とでは、電位差に０．５Ｖの違いがある。
【００８７】
そこで、この電位差の違い（０．５Ｖ）を排除するために、リファレンスの電位差と同じ電位差（６．５Ｖ）に設定し、カウンタ電圧をビット線に印加して読み出し電流を測定した。その結果をグラフＣに示す。グラフＣは、メモリゲート電極に６．０Ｖを印加し、カウンタ電圧として−０．５Ｖをビット線に印加した場合の測定結果である。グラフＣに示すように、リファレンスの電位差（６．５Ｖ）と同じ電位差に設定した条件であっても、カウンタ電圧をビット線に印加することで、読み出し電流が増加することが確認され、カウンタ電圧をビット線に印加することで、メモリゲート絶縁膜の破壊効率が上がることが実証された。
【００８８】
次に、発明者らは、書き込み電圧を印加した直後の書き込み電流の経時変化を測定した。その測定結果を、図１３に示す。グラフの横軸は時間であり、縦軸は、メモリゲート絶縁膜を通過する電流値である。グラフＡは、リファレンスとして、カウンタ電圧を印加しない場合（０Ｖ）の測定結果である。グラフＢは、カウンタ電圧として−０．５Ｖを印加した場合の測定結果である。グラフＣは、カウンタ電圧として−１．０Ｖを印加した場合の測定結果である。グラフＤは、カウンタ電圧として−２．０Ｖを印加した場合の測定結果である。また、メモリゲート電極に印加する電圧（Ｖｍｌ）は、いずれも６．５Ｖである。
【００８９】
リファレンスのグラフＡでは、メモリゲート電極に電圧（Ｖｍｌ）を印加した後、書き込み電流は、経時的にはほとんど変化しないことがわかる。
【００９０】
グラフＢ、グラフＣおよびグラフＤでは、メモリゲート電極に電圧（Ｖｍｌ）を印加した後、時間としてミリ秒程度のオーダの間に、グラフＡの場合の書き込み電流の数倍（２倍〜４倍）程度の書き込み電流が流れることがわかる。この結果は、カウンタ電圧を印加した場合に、ゲートカップリングが抑えられて、メモリゲート絶縁膜を過渡的に大電流が流れることを示している。
【００９１】
メモリゲート絶縁膜を流れる書き込み電流（通電量）が増加することは、メモリゲート絶縁膜が絶縁破壊される際に発生するホットホールが、ビット線に抜けやすくなることを示す。メモリゲート絶縁膜を流れる書き込み電流が増加することで、メモリゲート絶縁膜の破壊効率は高くなる。メモリゲート絶縁膜が一旦絶縁破壊されると、絶縁破壊された箇所は抵抗体になる。このため、絶縁破壊された後では、メモリゲート絶縁膜を流れる書き込み電流は飽和することになる。
【００９２】
次に、ビット線ＢＬにカウンタ電圧を印加して所望の効果を得ることができるのは、メモリセルＭＣがＳＯＩ基板のシリコン層に形成された構造によるものであることについて説明する。
【００９３】
図１４の上図に比較例となる構造を示し、下図に、実施の形態に係る構造を示す。この図４では、図面の煩雑さを避けるために、参照符号は付していないが、上図は、図５に示す構造から埋め込み酸化膜とシリコン層とを省いた構造に対応する。また、下図は、図３に示す構造に対応する。
【００９４】
まず、図１４の上図（比較例）に示すように、メモリトランジスタＭＣＴＲと選択トランジスタＳＴＲが、バルク領域（半導体基板）に形成された半導体装置を想定する。この比較例において、カウンタ電圧（負電圧）をビット線ＢＬに印加する。この場合には、メモリトランジスタＭＣＴＲのソース・ドレイン領域ＭＣＳＤと半導体基板ＢＳＵＢとのＰＮ接合では、ソース・ドレイン領域ＭＣＳＤから半導体基板ＢＳＵＢに向かって電子が流れ、この電子がリーク電流になる。このため、カウンタ電圧をメモリトランジスタＭＣＴＲの直下の半導体基板ＢＳＵＢの部分まで導くことは、困難になる。
【００９５】
一方、図１４の下図（実施の形態）に示すように、メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲが、シリコン層ＳＯＩ（Ｐ型シリコン層ＭＣＰＲ）に形成された半導体装置では、そのＰ型シリコン層ＭＣＰＲと半導体基板ＢＳＵＢとの間に埋め込み酸化膜ＢＯＸが介在している。このため、ソース・ドレイン領域ＭＣＳＤとＰ型シリコン層ＭＣＰＲとのＰＮ接合と半導体基板ＢＳＵＢとは、埋め込み酸化膜ＢＯＸによって電気的に遮断されることになる。
【００９６】
これにより、ビット線にカウンタ電圧（負電圧）を印加しても、メモリトランジスタＭＣＴＲから半導体基板ＢＳＵＢへは、リーク電流はほとんど流れない。その結果、カウンタ電圧を印加することによって、メモリゲート電極ＭＣＧＥとＰ型シリコン層ＭＣＰＲとの電位差を、所望の電位差に設定することができ、メモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができる。
【００９７】
次に、エクステンション領域とメモリゲート電極とのオーバーラップ長さと読み出し電流との関係について説明する。発明者らは、相対的に短いオーバーラップ長さを有するメモリトランジスタと、相対的に長いオーバーラップ長さを有するメモリトランジスタとについて、情報を書き込んだ後に読み出し動作を行い、その読み出し電流を測定した。その測定結果を、図１５に示す。
【００９８】
横軸は読み出し電流であり、縦軸は累積度数分布である。グラフＡは、リファレンスとして、相対的に長いオーバーラップ長さを有するメモリトランジスタの測定結果を示す。グラフＢは、相対的に短いオーバーラップ長さを有するメモリトランジスタの測定結果である。
【００９９】
すでに述べたように、一般的に、エクステンション領域とゲート電極とのゲートオーバーラップ長さを短くし、オフリーク源の一つとされるゲート誘導ドレインリーク（ＧＩＤＬ）を低減することが、リーク電流を抑える有効な手法として知られている。
【０１００】
しかしながら、ゲートオーバーラップ長さが短いと、ビット線ＢＬの電圧は、メモリゲート電極ＭＣＧＥの直下に形成される反転層を介してメモリゲート電極ＭＣＧＥに作用する構造になる。このため、メモリゲート電極ＭＣＧＥのゲートカップリングの影響を受けやすくなり、ゲート絶縁膜の破壊効率が低くなる。その結果、グラフＡとグラフＢとの比較から明らかなように、ゲートオーバーラップ長さが相対的に短い場合には、読み出し電流が低くなることがわかる。
【０１０１】
実施の形態１に係る半導体装置では、書き込み動作を行う際に、ビット線にカウンタ電圧が印加される。図１６に示すように、カウンタ電圧が印加されることで、エクステンション領域とＰ型シリコン層ＭＣＰＲとの界面からＰ型シリコン層ＭＣＰＲに向かって空乏層ＥＥＸが伸びることになる。このため、メモリゲート電極ＭＣＧＥとエクステンション領域ＭＣＥＸとのオーバーラップ長さが短いような場合であっても、電気的にオーバーラップ長さＬＥを長くすることができる。
【０１０２】
ここで、発明者らは、物理的にゲートオーバーラップ長さが相対的に長い場合（ケースＡ：リファレンス）と、ゲートオーバーラップ長さが相対的に短い場合（ケースＢ：アンダーラップ）とについて、書き込み電圧を印加した直後の書き込み電流の経時変化を測定した。その測定結果のグラフを、図１７に示す。ケースＡが左図のグラフである。ケースＢが右図のグラフである。横軸は時間であり、縦軸は、ゲート絶縁膜を通過する電流値である。
【０１０３】
グラフＡは、カウンタ電圧を印加しない場合（０Ｖ）の測定結果である。グラフＢは、カウンタ電圧として−０．５Ｖを印加した場合の測定結果である。グラフＣは、カウンタ電圧として−１．０Ｖを印加した場合の測定結果である。グラフＤは、カウンタ電圧として−２．０Ｖを印加した場合の測定結果である。また、メモリゲート電極に印加する電圧（Ｖｍｌ）は、いずれも６．５Ｖである。
【０１０４】
ケースＡとケースＢの双方において、グラフＡでは、書き込み電圧を印加した後、書き込み電流は、経時的にはほとんど変化しないことがわかる。次に、ケースＡでは、カウンタ電圧を上げていくと、書き込み電圧を印加した後、ミリ秒程度のオーダの間に、グラフＡの場合の書き込み電流の数倍（２倍〜４倍）程度の書き込み電流が流れる。書き込み電流が流れてゲート絶縁膜が絶縁破壊された後では、書き込み電流は飽和している（グラフＢ〜Ｄ）。
【０１０５】
一方、ケースＢでは、カウンタ電圧を上げていくと、ケースＡの場合と比べて書き込み電流の値は低いものの、書き込み電圧を印加した後、ミリ秒程度のオーダの間に書き込み電流が流れていることがわかる。書き込み電流が流れてゲート絶縁膜が絶縁破壊された後では、書き込み電流は飽和していることがわかる（グラフＢ〜Ｄ）。
【０１０６】
すなわち、ケースＢの場合の書き込み電流の経時変化は、ケースＡの場合の書き込み電流の経時変化と同様の傾向を示すことがわかる。このことは、オーバーラップ長さが短いような場合（アンダーラップ）であっても、カウンタ電圧を上げることで、電気的に空乏層が伸びて、オーバーラップ長さを確保すことができることを意味する。
【０１０７】
こうして、実施の形態１に係る半導体装置ＡＦＭでは、ビット線ＢＬにカウンタ電圧を印加することで、メモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができる。その結果、読み出し電流が増加し、情報の読み出し精度を向上させることができる。
【０１０８】
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。まず、半導体基板ＢＳＵＢ上に埋め込み酸化膜ＢＯＸを介在させてシリコン層ＳＯＩが形成されたＳＯＩ基板ＳＵＢが用意される（図１８参照）。次に、図１８に示すように、ＳＯＩ基板ＳＵＢにおける所定の領域に、トレンチ分離絶縁膜ＳＴＩが形成される。
【０１０９】
トレンチ分離絶縁膜ＳＴＩによって、メモリセル領域ＭＣＲと周辺回路領域ＰＨＲとが規定される。また、周辺回路領域ＰＨＲでは、さらに、選択バルクトランジスタ領域ＳＢＲ、Ｐ型コアトランジスタ領域ＰＣＲおよびＮ型コアトランジスタ領域ＮＣＲが規定される。次に、シリコン層ＳＯＩの表面にパッド酸化膜ＰＩＦが形成される。
【０１１０】
次に、所定の写真製版処理およびイオン注入処理が順次行われる。これにより、図１９に示すように、メモリセル領域ＭＣＲにＰ型ウェルＳＰＷが形成される。選択バルクトランジスタ領域ＳＢＲにＰ型ウェルＢＰＷが形成される。Ｐ型コアトランジスタ領域ＰＣＲにＮ型ウェルＳＮＷが形成される。Ｎ型コアトランジスタ領域ＮＣＲにＰ型ウェルＳＰＷが形成される。
【０１１１】
次に、所定の写真製版処理およびエッチング処理を行うことにより、図２０に示すように、選択バルクトランジスタ領域ＳＢＲに位置するパッド酸化膜ＰＩＦおよびシリコン層ＳＯＩが除去される。次に、所定の写真製版処理および注入処理を行うことにより、図２１に示すように、選択バルクトランジスタ領域ＳＢＲに位置するＰ型ウェルＢＰＷに、高濃度のウェルＨＤＷが形成される。
【０１１２】
次に、図２２に示すように、所定のエッチング処理を行うことにより、メモリセル領域ＭＣＲ、Ｐ型コアトランジスタ領域ＰＣＲおよびＮ型コアトランジスタ領域ＮＣＲでは、パッド酸化膜ＰＩＦが除去される。選択バルクトランジスタ領域では、埋め込み酸化膜ＢＯＸが除去される。
【０１１３】
次に、図２３に示すように、熱酸化処理を行うことにより、露出したシリコン層ＳＯＩの表面および半導体基板ＢＳＵＢの表面に、シリコン酸化膜ＳＯＦが形成される。次に、図２４に示すように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜ＳＯＦを覆うようにポリシリコン膜ＰＦが形成される。このポリシリコン膜ＰＦの導電型は、Ｐ型とされる。
【０１１４】
次に、ポリシリコン膜ＰＦを覆うように、ハードマスクとなるシリコン窒化膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをエッチングマスクとして、シリコン窒化膜にエッチング処理を行うことにより、ゲート電極のパターンに対応したハードマスクＨＭ（図２５参照）が形成される。さらに、レジストパターンおよびハードマスクをエッチングマスクとして、ポリシリコン膜ＰＦ等にエッチング処理が行われる。その後、レジストパターンが除去される。
【０１１５】
これにより、図２５に示すように、メモリセル領域ＭＣＲでは、メモリゲート電極ＭＣＧＥおよび選択コアゲート電極ＳＣＧＥが形成される。メモリゲート電極ＭＣＧＥは、シリコン層ＳＯＩ上にメモリゲート絶縁膜ＭＣＧＩを介在させて形成される。選択コアゲート電極ＳＣＧＥは、シリコン層ＳＯＩ上に選択コアゲート絶縁膜ＳＣＧＩを介在させて形成される。選択バルクトランジスタ領域ＳＢＲでは、ゲート電極ＳＢＧＥが形成される。ゲート電極ＳＢＧＥは、半導体基板ＢＳＵＢ上にゲート絶縁膜ＳＢＧＩを介在させて形成される。Ｐ型コアトランジスタ領域ＰＣＲでは、ゲート電極ＰＧＥが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、ゲート電極ＮＧＥが形成される。
【０１１６】
次に、メモリゲート電極ＭＣＧＥ、選択コアゲート電極ＳＣＧＥおよびゲート電極ＳＢＧＥ等の側面に、オフセットスペーサ膜ＯＳＳ（図２６参照）が形成される。次に、図２６に示すように、所定の写真製版処理を行うことにより、選択バルクトランジスタ領域ＳＢＲを露出し、他の領域を覆うレジストパターンＰＲ１が形成される。次に、そのレジストパターンＰＲ１を注入マスクとして、Ｎ型の不純物を注入することにより、エクステンション領域ＳＢＥＸが形成される。その後、レジストパターンＰＲ１が除去される。
【０１１７】
次に、オフセットスペーサ膜ＯＳＳを覆うように、たとえばシリコン窒化膜（図示せず）が形成される。次に、選択バルクトランジスタ領域ＳＢＲを覆うシリコン窒化膜の部分が除去される。次に、選択バルクトランジスタ領域ＳＢＲを覆うレジストパターンＰＲ２（図２７参照）が形成される。
【０１１８】
次に、レジストパターンＰＲ２をエッチングマスクとして、露出しているシリコン窒化膜に異方性エッチング処理が行われる。これにより、図２７に示すように、メモリゲート電極ＭＣＧＥ、選択コアゲート電極ＳＣＧＥおよびゲート電極ＰＧＥ、ＮＧＥの側面に位置するオフセットスペーサ膜ＯＳＳを覆うように、サイドウォール絶縁膜ＳＷ１が形成される。その後、レジストパターンＰＲ２が除去される。
【０１１９】
次に、エピタキシャル成長法によって、シリコン層ＳＯＩの表面にせり上げエピタキシャル層（せり上げ部（符号なし））が形成される（図２８参照）。次に、そのせり上げエピタキシャル層の表面を覆うように、シリコン酸化膜ＣＯＦが形成される。次に、図２８に示すように、所定の写真製版処理を行うことにより、選択バルクトランジスタ領域ＳＢＲを覆い、他の領域を露出するレジストパターンＰＲ３が形成される。
【０１２０】
次に、そのレジストパターンＰＲ３をエッチングマスクとしてウェットエッチング処理を行うことにより、図２９に示すように、サイドウォール絶縁膜ＳＷ１が除去される。レジストパターンＰＲ３が除去された後、さらに、ハードマスクＨＭが除去される。
【０１２１】
次に、ゲート電極ＳＢＧＥ等を覆うように、シリコン窒化膜（図示せず）が形成される。次に、選択バルクトランジスタ領域ＳＢＲを覆い、他の領域を露出するレジストパターン（図示せず）が形成される。次に、そのレジストパターンをエッチングマスクとしてウェットエッチング処理を行うことにより、選択バルクトランジスタ領域ＳＢＲ以外の領域に位置するシリコン窒化膜が除去される。次に、選択バルクトランジスタ領域ＳＢＲを露出し、他の領域を覆うレジストパターンＰＲ４（図３０参照）が形成される。
【０１２２】
次に、図３０に示すように、そのレジストパターンＰＲ４をエッチングマスクとして、シリコン窒化膜に異方性エッチングを行うことにより、ゲート電極ＳＢＧＥの側面に位置するオフセットスペーサ膜ＯＳＳを覆うように、サイドウォール絶縁膜ＳＷ２が形成される。その後、レジストパターンＰＲ４が除去される。
【０１２３】
次に、図３１に示すように、所定の写真製版処理を行うことにより、メモリセル領域ＭＣＲおよびＮ型コアトランジスタ領域ＮＣＲを露出し、Ｐ型コアトランジスタ領域ＰＣＲおよび選択バルクトランジスタ領域ＳＢＲを覆うレジストパターンＰＲ５が形成される。次に、そのレジストパターンＰＲ５を注入マスクとして、Ｎ型の不純物を注入することにより、メモリセル領域ＭＣＲでは、エクステンション領域ＭＣＥＸおよびエクステンション領域ＳＣＥＸが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、エクステンション領域ＮＥＸが形成される。その後、レジストパターンＰＲ５が除去される。
【０１２４】
次に、図３２に示すように、所定の写真製版処理を行うことにより、Ｐ型コアトランジスタ領域ＰＣＲを露出し、他の領域を覆うレジストパターンＰＲ６が形成される。次に、そのレジストパターンＰＲ５を注入マスクとして、Ｐ型の不純物を注入することにより、Ｐ型コアトランジスタ領域ＰＣＲにエクステンション領域ＰＥＸが形成される。その後、レジストパターンＰＲ６が除去される。
【０１２５】
次に、メモリゲート電極ＭＣＧＥ等を覆うように、たとえば、シリコン窒化膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、選択バルクトランジスタ領域ＳＢＲに位置するシリコン窒化膜が除去される。次に、所定の写真製版処理を行うことにより、選択バルクトランジスタ領域ＳＢＲを覆い、他の領域を露出するレジストパターンＰＲ７（図３３参照）が形成される。次に、露出しているシリコン窒化膜に異方性エッチング処理を行うことにより、図３３に示すように、メモリゲート電極ＭＣＧＥ等の側面に位置するオフセットスペーサ膜ＯＳＳを覆うように、サイドウォール絶縁膜ＳＷ３が形成される。その後、レジストパターンＰＲ７が除去される。
【０１２６】
次に、図３４に示すように、所定の写真製版処理を行うことにより、Ｐ型コアトランジスタ領域ＰＣＲを露出し、他の領域を覆うレジストパターンＰＲ８が形成される。次に、そのレジストパターンＰＲ８を注入マスクとして、Ｐ型の不純物を注入することにより、ソース・ドレインＰＳＤが形成される。その後、レジストパターンＰＲ８が除去される。
【０１２７】
次に、図３５に示すように、所定の写真製版処理を行うことにより、選択バルクトランジスタ領域ＳＢＲを露出し、他の領域を覆うレジストパターンＰＲ９が形成される。次に、そのレジストパターンＰＲ９を注入マスクとして、Ｎ型の不純物を注入することにより、ソース・ドレイン領域ＳＢＳＤが形成される。その後、レジストパターンＰＲ９が除去される。
【０１２８】
次に、図３６に示すように、所定の写真製版処理を行うことにより、メモリセル領域ＭＣＲおよびＮ型コアトランジスタ領域ＮＣＲを露出し、Ｐ型コアトランジスタ領域ＰＣＲおよび選択バルクトランジスタ領域ＳＢＲを覆うレジストパターンＰＲ１０が形成される。次に、そのレジストパターンＰＲ１０を注入マスクとして、Ｎ型の不純物を注入することにより、メモリセル領域ＭＣＲでは、ソース・ドレイン領域ＭＣＳＤおよびソース・ドレイン領域ＳＣＳＤが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、ソース・ドレイン領域ＮＳＤが形成される。その後、レジストパターンＰＲ１０が除去される。
【０１２９】
これにより、メモリセル領域ＭＣＲでは、メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲが形成される。選択バルクトランジスタ領域ＳＢＲでは、選択バルクトランジスタＳＢＴＲが形成される。Ｐ型コアトランジスタ領域ＰＣＲでは、Ｐチャネル型コアトランジスタＰＣＴＲが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、Ｎチャネル型コアトランジスタＮＣＴＲが形成される。
【０１３０】
次に、図３７に示すように、メモリトランジスタＭＣＴＲ等を覆うように、たとえば、ＣＶＤ法によって、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成される。その後、その層間絶縁膜ＩＬＦを貫通するように、コンタクトプラグＳＣＣＰ等（図２参照）が形成される。さらに、複数の配線層とその配線層間を絶縁する層間絶縁膜とを含む多層配線構造が形成されて、図２に示す半導体装置の主要部分が完成する。
【０１３１】
上述したように、完成したアンチヒューズ型のメモリセルを備えた半導体装置では、書き込み動作を行う際に、ビット線にカウンタ電圧を印加することで、メモリトランジスタＭＣＴＲのメモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができる。その結果、読み出し動作の際の読み出し電流が増加し、読み出し精度を向上させることができる。
【０１３２】
実施の形態２
ここでは、破壊効率の改善に加えて、読み出し電流のばらつきが低減される、アンチヒューズ型のメモリセルを備えた半導体装置について説明する。
【０１３３】
（メモリセル等の構造）
図３８に示すように、半導体装置ＡＦＭでは、メモリトランジスタＭＣＴＲのメモリゲート電極ＭＣＧＥの直下に位置するシリコン層には、Ｎ型不純物領域ＭＣＮＲが形成されている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１３４】
（半導体装置の動作）
次に、上述したメモリセルＭＣを備えた半導体装置ＡＦＭの動作について説明する。動作の条件は、実施の形態１において説明した図４に示す条件と同じ条件なので、簡単に説明する。
【０１３５】
（書き込み動作）
図４および図３９に示すように、４つのメモリセルＭＣのうち、メモリセルＭＣＡに情報を書き込む場合には、ワード線ＷＬ１には、約６．５Ｖ程度の電圧が印加される。コアゲート配線ＣＧＷ１には、約３．０Ｖ程度の電圧が印加される。ビット線ＢＬ１には、カウンタ電圧として、−０．５Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、約１．５Ｖ程度の電圧が印加される。
【０１３６】
ワード線ＷＬ２には、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、０Ｖの電圧が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、０Ｖの電圧が印加される。
【０１３７】
選択されたメモリセルＭＣＡでは、メモリゲート絶縁膜ＭＣＧＩ（界面）の電位とメモリゲート電極ＭＣＧＥの電位との電位差が、所望の電位差になり、メモリゲート絶縁膜ＭＣＧＩが絶縁破壊されることで、情報の書き込みが行われる。
【０１３８】
（読み出し動作）
図４に示すように、４つのメモリセルＭＣのうち、書き込み動作により情報が書き込まれたメモリセルＭＣＡの情報を読み出す場合には、ワード線ＷＬ１には、約１．０Ｖ程度の電圧が印加される。コアゲート配線ＣＧＷ１には、約１．０Ｖ程度の電圧が印加される。ビット線ＢＬ１には、０Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、約３．３Ｖ程度の電圧が印加される。
【０１３９】
ワード線ＷＬ２には、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、０Ｖの電圧が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、０Ｖの電圧が印加される。
【０１４０】
メモリセルＭＣＡでは、メモリゲート電極ＭＣＧＥから、抵抗体、選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを経て、実質的な読み出し電流がビット線ＢＬ１に流れる。書き込み前のＦＮトンネル電流による読み出し電流に対する、書き込み後の読み出し電流の比によって、情報（「０」または「１」）が読み出されることになる。上述した半導体装置ＡＦＭは、上記のように動作する。
【０１４１】
（作用効果等）
上述した半導体装置ＡＦＭでは、メモリゲート電極ＭＣＧＥの直下に位置するシリコン層に、Ｎ型不純物領域ＭＣＮＲが形成されている。すなわち、エクステンション領域ＭＣＥＸの導電型と同じ導電型のＮ型不純物領域ＭＣＮＲとメモリゲート電極ＭＣＧＥとが、物理的に完全にオーバーラップした配置構造になる。これにより、実施の形態１において説明したように、ゲートカップリングが抑制されて、メモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができ、読み出し電流を増加させることができる。
【０１４２】
さらに、上述した半導体装置では、Ｎ型不純物領域ＭＣＮＲとメモリゲート電極ＭＣＧＥとが、物理的に完全にオーバーラップした配置構造になることで、読み出し電流のばらつきを抑制することができる。このことについて説明する。
【０１４３】
実施の形態１において、メモリトランジスタＭＣＴＲのメモリゲート絶縁膜ＭＣＧＩの絶縁破壊は局所的であることを述べた。発明者らは、ゲート絶縁膜の絶縁破壊と寄生ＭＯＳトランジスタとの関係を評価した。その結果を、図４０と図４１に示す。図４０および図４１は、書き込み動作を行った後の、読み出し動作における読み出し電流とワード線に印加する電圧との関係を示すグラフである。横軸はワード線に印加する電圧である。縦軸は読み出し電流である。なお、縦軸は、図４０では対数表示され、図４１では線形表示されている。
【０１４４】
グラフＡは、ゲート絶縁膜が完全に絶縁破壊された場合、あるいは、ゲート絶縁膜における破壊箇所が、エクステンション領域ＭＣＥＸに最も接近している場合等（Best）の測定結果である。グラフＢは、ゲート絶縁膜が完全に絶縁破壊されていない場合、あるいは、ゲート絶縁膜における破壊箇所が、エクステンション領域ＭＣＥＸから少し離れている場合等（Typical）の測定結果である。グラフＣは、ゲート絶縁膜が完全に絶縁破壊されていない場合、あるいは、ゲート絶縁膜における破壊箇所が、エクステンション領域ＭＣＥＸから最も離れている場合等（Worst）の測定結果である。また、温度２５℃のもとで測定した場合の測定結果を実線で示す。温度１２５℃のもとで測定した場合の測定結果を点線で示す。
【０１４５】
グラフＡでは、ワード線に印加する電圧が高くなるにしたがって、読み出し電流は線形に増加していることがわかる。この傾向は、絶縁破壊された破壊箇所が抵抗体になっていることを意味する。
【０１４６】
グラフＢでは、ワード線に印加する電圧が高くなるにしたがい、読み出し電流は増加するものの、読み出し電流のグラフが立ち上がるワード線の電圧が、グラフＡの場合よりも高い。また、読み出し電流は、線形には増加せず、緩やかに増加する。グラフＣでは、読み出し電流のグラフが立ち上がるワード線の電圧が、グラフＢの場合よりもさらに高い。また、読み出し電流は、線形には増加せず、グラフＢの場合よりもさらに緩やかに増加する。これらの傾向は、ゲート絶縁膜には、絶縁膜としての機能が残っていることを意味する。
【０１４７】
また、一般的に、ＭＯＳトランジスタでは、温度が高いほど、ゲート電極の直下に反転層（チャネル）が形成されやすくなる。このため、温度１２５℃におけるしきい値電圧は、温度２５℃におけるしきい値電圧よりも低くなり、温度１２５℃のもとでの読み出し電流は、温度２５℃のもとでの読み出し電流よりも、ワード線に印加する電圧がより低い電圧で流れ始めることになる。このことは、グラフＡ〜Ｃのそれぞれにおいて、点線（１２５℃）で示されるグラフが、実線（２５℃）で示されるグラフよりも上方に位置していることからわかる。
【０１４８】
さらに、ワード線に印加する電圧を上げていくと、ゲート電極の直下には強反転領域が形成される。この状態では、キャリアは、温度が高いほど散乱効果によって流れにくくなる。このため、温度１２５℃のもとでの読み出し電流は、温度２５℃のもとでの読み出し電流よりも低くなる。すなわち、読み出し電流の大小関係が入れ替わる。図４０および図４１に示されるクロスポイントは、この読み出し電流の大小関係が入れ替わる電圧を示す。このようなクロスポイントが存在することは、書き込みが行われたメモリトランジスタが、絶縁破壊された抵抗体の他に、寄生ＭＯＳトランジスタを有していることを意味する。
【０１４９】
実施の形態１において説明したように、その寄生ＭＯＳトランジスタは、抵抗体とエクステンション領域との間に存在する（図９および図１０参照）。このため、メモリゲート絶縁膜における破壊箇所の位置によって、寄生ＭＯＳトランジスタによる反転層抵抗値にばらつきが生じる。プレーナ型のＭＯＳトランジスタでは、ゲート絶縁膜の破壊箇所はランダムであるため、読み出し電流のばらつきを制御することは難しい。
【０１５０】
上述した半導体装置では、Ｎチャネル型のメモリゲート電極ＭＣＧＥの直下に位置するシリコン層に、Ｎ型不純物領域ＭＣＮＲが形成されている。これにより、寄生ＭＯＳトランジスタによる反転層の反転層抵抗よりも抵抗値を下げることができる。すなわち、メモリゲート絶縁膜ＭＣＧＩに破壊箇所がランダムに形成されても、破壊箇所からエクステンション領域ＭＣＥＸまでの抵抗値のばらつきが抑えられる。その結果、読み出し電流のばらつきを抑制することができ、読み出し精度を向上させることができる。
【０１５１】
（製造方法の第１例）
次に、上述した半導体装置の製造方法の第１例について説明する。まず、図１８〜図２４に示す工程と同様の工程を経て、図４２に示すように、シリコン酸化膜ＳＯＦを覆うように、ポリシリコン膜ＰＦが形成される。次に、図４３に示すように、所定の写真製版処理を行うことにより、メモリゲート電極ＭＣＧＥ（図３８参照）が形成されるなる領域を露出し、他の領域を覆うレジストパターンＰＲ１１が形成される。
【０１５２】
次に、図４４に示すように、レジストパターンＰＲ１１を注入マスクとして、Ｎ型の不純物を注入することにより、シリコン層にＮ型不純物領域ＭＣＮＲが形成される。その後、レジストパターン１１が除去される。次に、図２５〜図３１に示す工程と同様の工程を経て、図４５に示すように、メモリセル領域ＭＣＲでは、エクステンション領域ＭＣＥＸ、ＳＣＥＸが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、エクステンション領域ＮＥＸが形成される。その後、図３２〜図３７に示す工程等と同様の工程等を経て、図３８に示す半導体装置の主要部分が完成する。
【０１５３】
上述した製造方法では、Ｎ型不純物領域ＭＣＮＲが形成された後の熱処理によって、Ｎ型不純物領域ＭＣＮＲ注入の不純物が熱拡散することが考えられる。このため、熱拡散する不純物が、メモリトランジスタＭＣＴＲの隣に位置する選択コアトランジスタＳＣＴＲに影響を与えることが想定される。これを回避するために、メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲとの間隔（メモリゲート電極ＭＣＧＥと選択コアゲート電極ＳＣＧＥとのピッチ）を十分に確保しておく必要がある。
【０１５４】
（製造方法の第２例）
次に、上述した半導体装置の製造方法の第２例について説明する。まず、図１８〜図２５に示す工程と同様の工程を経て、図４６に示すように、メモリゲート電極ＭＣＧＥ等が形成される。その後、メモリゲート電極ＭＣＧＥ等の側面にオフセットスペーサ膜ＯＳＳ（図４７参照）が形成される。次に、図４７に示すように、所定の写真製版処理を行うことにより、メモリゲート電極ＭＣＧＥが形成されている領域および選択バルクトランジスタ領域ＳＢＲを露出し、他の領域を覆うレジストパターンＰＲ１２が形成される。
【０１５５】
次に、図４８に示すように、レジストパターンＰＲ１２を注入マスクとして、Ｎ型の不純物を注入することにより、選択バルクトランジスタ領域ＳＢＲに、エクステンション領域ＳＢＥＸが形成される。このとき、メモリセル領域ＭＣＲにも、そのＮ型の不純物が注入（斜め注入）される。
【０１５６】
ここで、選択バルクトランジスタ領域ＳＢＲには、コアトランジスタの耐圧よりも高い耐圧を有するＩ/Ｏトランジスタ（選択バルクトランジスタＳＢＴＲ）が形成される。その高耐圧のＩ/Ｏトランジスタを形成するためのＮ型の不純物がメモリセル領域ＭＣＲにも注入されることで、メモリセル領域ＭＣＲではパンチスルー状態となり、第１例と同様に、メモリゲート電極ＭＣＧＥの直下に位置するシリコン層にＮ型不純物領域ＭＣＮＲが形成された状態と等価になる。その後、レジストパターンＰＲ１２が除去される。
【０１５７】
次に、図２７〜図３１に示す工程と同様の工程を経て、図４９に示すように、メモリセル領域ＭＣＲでは、エクステンション領域ＭＣＥＸ、ＳＣＥＸが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、エクステンション領域ＮＥＸが形成される。その後、図３２〜図３７に示す工程等と同様の工程等を経て、図５０に示すように、半導体装置の主要部分が完成する。
【０１５８】
上述した製造方法では、第１例の場合と同様に、Ｎ型不純物領域ＭＣＮＲが形成された後の熱処理に伴うＮ型不純物の拡散の影響を回避するために、メモリトランジスタＭＣＴＲと選択コアトランジスタＳＣＴＲとの間隔（メモリゲート電極ＭＣＧＥと選択コアゲート電極ＳＣＧＥとのピッチ）を十分に確保しておく必要がある。
【０１５９】
また、選択コアトランジスタＳＣＴＲ等のコアトランジスタがパンチスルー状態になるのを阻止するために、選択コアトランジスタＳＣＴＲ等が形成される領域に、不純物が注入されないようにレジストパターンＰＲ１２を形成する工程が、別途必要になる（図４７参照）。
【０１６０】
実施の形態３
ここでは、破壊効率の改善に加えて、選択コアトランジスタの耐圧を上げることができる、アンチヒューズ型のメモリセルを備えた半導体装置について説明する。
【０１６１】
（メモリセル等の構造）
図５１に示すように、半導体装置ＡＦＭでは、Ｎチャネル型の選択コアトランジスタＳＣＴＲの選択コアゲート電極ＳＣＧＥとして、導電型がＰ型の選択コアゲート電極ＳＣＧＥが形成されている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１６２】
（半導体装置の動作）
次に、上述したメモリセルＭＣを備えた半導体装置ＡＦＭの動作について説明する。動作の条件は、実施の形態１において説明した図４に示す条件と同じ条件なので、簡単に説明する。
【０１６３】
（書き込み動作）
図４および図５２に示すように、４つのメモリセルＭＣのうち、メモリセルＭＣＡに情報を書き込む場合には、ワード線ＷＬ１には、約６．５Ｖ程度の電圧が印加される。コアゲート配線ＣＧＷ１には、約３．０Ｖ程度の電圧が印加される。ビット線ＢＬ１には、カウンタ電圧として、−０．５Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、約１．５Ｖ程度の電圧が印加される。
【０１６４】
ワード線ＷＬ２には、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、０Ｖの電圧が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、０Ｖの電圧が印加される。
【０１６５】
選択されたメモリセルＭＣＡでは、メモリゲート絶縁膜ＭＣＧＩ（界面）の電位とメモリゲート電極ＭＣＧＥの電位との電位差が、所望の電位差になり、メモリゲート絶縁膜ＭＣＧＩが絶縁破壊されることで、情報の書き込みが行われる。
【０１６６】
（読み出し動作）
図４に示すように、４つのメモリセルＭＣのうち、書き込み動作により情報が書き込まれたメモリセルＭＣＡの情報を読み出す場合には、ワード線ＷＬ１には、約１．０Ｖ程度の電圧が印加される。コアゲート配線ＣＧＷ１には、約１．０Ｖ程度の電圧が印加される。ビット線ＢＬ１には、０Ｖの電圧が印加される。バルクゲート配線ＢＧＷには、約３．３Ｖ程度の電圧が印加される。
【０１６７】
ワード線ＷＬ２には、０Ｖの電圧が印加される。コアゲート配線ＣＧＷ２には、０Ｖの電圧が印加される。ビット線ＢＬ２には、０Ｖの電圧が印加される。メモリセル領域ＭＣＲのＰ型ウェルＳＰＷと、選択バルクトランジスタ領域ＳＢＲのＰ型ウェルＢＰＷとには、０Ｖの電圧が印加される。
【０１６８】
メモリセルＭＣＡでは、メモリゲート電極ＭＣＧＥから、抵抗体、選択バルクトランジスタＳＢＴＲおよび選択コアトランジスタＳＣＴＲを経て、実質的な読み出し電流がビット線ＢＬ１に流れる。書き込み前のＦＮトンネル電流による読み出し電流に対する、書き込み後の読み出し電流の比によって、情報（「０」または「１」）が読み出されることになる。上述した半導体装置ＡＦＭは、上記のように動作する。
【０１６９】
（作用効果等）
上述した半導体装置ＡＦＭでは、Ｎチャネル型の選択コアトランジスタＳＣＴＲの選択コアゲート電極ＳＣＧＥの導電型がＰ型とされる。これにより、選択コアトランジスタＳＣＴＲの耐圧を上げることができる。このことについて説明する。
【０１７０】
実施の形態１において説明したように、ビット線にカウンタ電圧を印加することで、メモリゲート電極ＭＣＧＥとメモリゲート絶縁膜ＭＣＧＩ（Ｐ型シリコン層ＭＣＰＲ）との電位差が所望の電位差（電位差Ａ）となり、メモリゲート絶縁膜ＭＣＧＩの破壊効率を上げることができる。
【０１７１】
ビット線にカウンタ電圧を印加すると、そのメモリトランジスタＭＣＴＲの隣に配置された選択コアトランジスタＳＣＴＲにも、カウンタ電圧の影響が及ぶことになる。すなわち、選択コアゲート電極ＳＣＧＥと選択コアゲート絶縁膜ＳＣＧＩ（Ｐ型シリコン層ＳＣＰＲ）との電位差も、選択コアゲート電極ＳＣＧＥに印加される電圧に、カウンタ電圧（絶対値）が加えられた電位差（電位差Ｂ）になる。
【０１７２】
ここで、図５３に示すように、書き込み動作の際に、メモリゲート電極ＭＣＧＥに印加する電圧をＶｗｐ、選択コアゲート電極ＳＣＧＥに印加する電圧をＶｗｒ、カウンタ電圧をＶｂｌとする。書き込み動作の際に、メモリトランジスタＭＣＴＲでは、電位差Ａ（Ｖｗｐ−Ｖｂｌ）は、メモリゲート絶縁膜ＭＣＧＩの破壊電圧よりも高いことが条件とされる。一方、選択コアトランジスタＳＣＴＲでは、電位差Ｂ（Ｖｗｒ−Ｖｂｌ）が選択コアゲート絶縁膜ＳＣＧＩの破壊電圧よりも低いか、または、動作時間がメモリゲート絶縁膜ＳＣＧＩのＴＤＤＢ（Time Dependent Dielectric Breakdown)寿命よりも十分に長いことが条件とされる。
【０１７３】
また、情報が書き込まれた後では、選択コアトランジスタＳＣＴＲでは、メモリトランジスタＭＣＴＲが抵抗体になる。このため、メモリゲート電極ＭＣＧＥに印加する電圧と選択コアゲート電極ＳＣＧＥに印加する電圧との電位差Ｃ（Ｖｗｐ−Ｖｗｒ）が、選択コアゲート絶縁膜ＳＣＧＩの破壊電圧よりも低いか、または、動作時間がメモリゲート絶縁膜ＭＣＧＩのＴＤＤＢ寿命よりも十分に長いことが条件とされる。
【０１７４】
以上の条件から、メモリゲート電極ＭＣＧＥ、選択コアゲート電極ＳＣＧＥおよびビット線のそれぞれに印加する電圧の上限は、選択コアゲート絶縁膜ＳＣＧＩの破壊耐圧またはＴＤＤＢ寿命に律速されることになる。このことは、メモリゲート絶縁膜の破壊効率を上げるために、カウンタ電圧としてより高い電圧（絶対値）を印加するには、選択コアゲート絶縁膜ＳＣＧＩの耐圧を上げる必要があることを意味する。
【０１７５】
そこで、発明者らは、選択コアゲート絶縁膜ＳＣＧＩの耐圧を上げるために、Ｎチャネル型の選択コアトランジスタＳＣＴＲの選択コアゲート電極ＳＣＧＥの導電型を、Ｎ型からＰ型にすることで仕事関数の調整を行い、しきい値電圧が高くなるようにした。仕事関数の調整ができていることを確認するために、選択コアトランジスタＳＣＴＲのＣ−Ｖ波形を測定した。その測定結果を図５４に示す。グラフＡは、選択コアゲート電極の導電型がＮ＋型である場合のＣ−Ｖ波形を示す。グラフＢは、選択コアゲート電極の導電型がＰ型（Ｐ＋型）である場合のＣ−Ｖ波形を示す。横軸は選択コアゲート電極ＳＣＧＥに印加するゲート電圧である。縦軸はゲート容量である。
【０１７６】
図５４に示すように、グラフＢは、グラフＡに対して、ゲート電圧が高い側へシフトしていることがわかる。シリコンには、価電子帯と導電帯との間に１．１ｅＶのエネルギ障壁が存在する。選択コアゲート電極の導電型とチャネルが形成されるシリコン層の導電型とが同じ導電型（Ｐ型）であるグラフＢは、グラフＡに対して、このシリコンのエネルギ障壁に相当する分だけシフトしている。
【０１７７】
このシフト量から、選択コアゲート電極の導電型がＰ型（Ｐ＋型）である場合のしきい値電圧は、選択コアゲート電極の導電型がＮ型（Ｎ＋型）である場合のしきい値電圧よりも、約１Ｖ弱程度高くなっていることが見積もられる。
【０１７８】
言い換えると、選択コアゲート電極ＳＣＧＥの導電型をＮ型（Ｎ＋型）からＰ型（Ｐ＋型）に替えることで、Ｎ型（Ｎ＋型）の場合よりも高い電圧を選択コアゲート電極ＳＣＧＥに印加しなければ、選択コアトランジスタＳＣＴＲをオンさせることができないことになる。
【０１７９】
これは、しきい値電圧が上がった分だけ、選択コアゲート絶縁膜ＳＣＧＩの耐圧が上がり、ＴＤＤＢ寿命が長くなることを意味する。すなわち、これは、しきい値電圧が上がった分だけ、カウンタ電圧を上げることができることを意味する。カウンタ電圧を上げることで、メモリゲート電極ＭＣＧＥとメモリゲート絶縁膜ＭＣＧＩ（界面）との電位差を、より高く設定することができる。その結果、メモリゲート絶縁膜ＭＣＧＩの破壊効率が上がり、情報の読み出し精度を向上させることができる。
【０１８０】
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。まず、図１８〜図２４に示す工程と同様の工程を経て、図５５に示すように、シリコン酸化膜ＳＯＦを覆うように、ポリシリコン膜ＰＦが形成される。ここで、ポリシリコン膜ＰＦの導電型はＰ型とされる。
【０１８１】
次に、図２５に示す工程と同様の工程を経て、図５６に示すように、メモリセル領域ＭＣＲに選択コアゲート電極ＳＣＧＥ等が形成される。次に、図２６に示す工程と同様の工程を経て、図５７に示すように、選択バルクトランジスタ領域ＳＢＲにエクステンション領域ＳＢＥＸが形成される。
【０１８２】
次に、図２７に示す工程と同様の工程を経て、図５８に示すように、サイドウォール絶縁膜ＳＷ１が形成される。次に、図２８に示す工程と同様の工程を経て、図５９に示すように、シリコン層ＳＯＩの表面にせり上げエピタキシャル層が形成され、そのせり上げエピタキシャル層を覆うように、シリコン酸化膜ＣＯＦが形成される。
【０１８３】
次に、図６０に示すように、所定の写真製版処理を行うことにより、選択コアトランジスタの一対のソース・ドレイン領域のうち、一方のソース・ドレイン領域が形成されるシリコン層（せり上げ部を含む）の領域を露出し、他の領域を覆うレジストパターンＰＲ１３が形成される。次に、そのレジストパターンＰＲ１３およびハードマスクＨＭを注入マスクとして、Ｎ型の不純物を注入することにより、一方のソース・ドレイン領域ＳＣＳＤが形成される。
【０１８４】
このとき、選択コアゲート電極ＳＣＧＥの上面はハードマスクＨＭによって覆われていることで、選択コアゲート電極ＳＣＧＥにはＮ型の不純物は導入されない。これにより、選択コアゲート電極ＳＣＧＥの導電型が、Ｐ型に保たれることになる。その後、レジストパターンＰＲ１３が除去される。
【０１８５】
次に、図２９に示す工程と同様の工程を経て、図６１に示すように、サイドウォール絶縁膜ＳＷ１およびハードマスクＨＭが除去される。次に、図３０に示す工程と同様の工程を経て、図６２に示すように、選択バルクトランジスタのゲート電極ＳＢＧＥに、サイドウォール絶縁膜ＳＷ２が形成される。
【０１８６】
次に、図３１に示す工程と同様の工程を経て、図６３に示すように、レジストパターンＰＲ５が形成される。次に、そのレジストパターンＰＲ５を注入マスクとして、Ｎ型の不純物を注入することにより、メモリセル領域ＭＣＲでは、エクステンション領域ＭＣＥＸおよびエクステンション領域ＳＣＥＸが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、エクステンション領域ＮＥＸが形成される。
【０１８７】
このとき、Ｎ型の不純物が選択コアゲート電極ＳＣＧＥに注入されることになるが、不純物濃度としては、ソース・ドレイン領域を形成する際の不純物濃度と比べて低いため、選択コアゲート電極ＳＣＧＥの正味の導電型はＰ型に保たれる。その後、レジストパターンＰＲ５が除去される。
【０１８８】
次に、図３２に示す工程と同様の工程を経て、図６４に示すように、レジストパターンＰＲ６が形成される。次に、そのレジストパターンＰＲ６を注入マスクとして、Ｐ型不純物を注入することにより、Ｐ型コアトランジスタ領域ＰＣＲにエクステンション領域ＰＥＸが形成される。その後、レジストパターンＰＲ６が除去される。
【０１８９】
次に、図３３に示す工程と同様の工程を経て、図６５に示すように、サイドウォール絶縁膜ＳＷ３が形成される。次に、図３４に示す工程と同様の工程を経て、図６６に示すように、レジストパターンＰＲ８が形成される。次に、そのレジストパターンＰＲ８を注入マスクとして、Ｐ型の不純物を注入することにより、ソース・ドレインＰＳＤが形成される。その後、レジストパターンＰＲ８が除去される。
【０１９０】
次に、図３５に示す工程と同様の工程を経て、図６７に示すように、レジストパターンＰＲ９が形成される。次に、そのレジストパターンＰＲ９を注入マスクとして、Ｎ型の不純物を注入することにより、ソース・ドレイン領域ＳＢＳＤが形成される。その後、レジストパターンＰＲ９が除去される。
【０１９１】
次に、図６８に示すように、所定の写真製版処理を行うことにより、選択コアトランジスタの他方のソース・ドレイン領域とメモリトランジスタのソース・ドレイン領域が形成されるシリコン層の領域およびＮ型コアトランジスタ領域ＮＣＲを露出し、Ｐ型コアトランジスタ領域ＰＣＲおよび選択バルクトランジスタ領域ＳＢＲを覆うレジストパターンＰＲ１４が形成される。
【０１９２】
次に、そのレジストパターンＰＲ１４を注入マスクとして、Ｎ型の不純物を注入することにより、メモリセル領域ＭＣＲでは、ソース・ドレイン領域ＭＣＳＤと他方のソース・ドレイン領域ＳＣＳＤとが形成される。Ｎ型コアトランジスタ領域ＮＣＲでは、ソース・ドレイン領域ＮＳＤが形成される。
【０１９３】
このとき、選択コアゲート電極ＳＣＧＥはレジストパターンＰＲ１４によって覆われてることで、選択コアゲート電極ＳＣＧＥにはＮ型の不純物は導入されない。これにより、選択コアゲート電極ＳＣＧＥの導電型が、Ｐ型に保たれることになる。その後、レジストパターンＰＲ１４が除去される。
【０１９４】
次に、図３７に示す工程と同様の工程を経て、図６９に示すように、メモリトランジスタＭＣＴＲ等を覆うように、層間絶縁膜ＩＬＦが形成される。その後、その層間絶縁膜ＩＬＦを貫通するように、コンタクトプラグＳＣＣＰ等（図５１参照）が形成される。さらに、複数の配線層とその配線層間を絶縁する層間絶縁膜とを含む多層配線構造が形成されて、図５１に示す半導体装置の主要部分が完成する。
【０１９５】
上述した半導体装置の製造方法では、まず、選択コアゲート電極等となるポリシリコン膜として、Ｐ型のポリシリコン膜ＰＦが形成されて、選択コアゲート電極ＳＣＧＥがパターニングされる。その後、一対のソース・ドレイン領域ＳＣＳＤのうち、一方のソース・ドレイン領域ＳＣＳＤを形成する際には、選択コアゲート電極ＳＣＧＥは、ハードマスクＨＭとレジストパターンＰＲ１３によって覆われた状態で、Ｎ型の不純物が注入される。
【０１９６】
また、他方のソース・ドレイン領域ＳＣＳＤを形成する際には、レジストパターンＰＲ１４によって覆われた状態で、Ｎ型の不純物が注入される。これにより、Ｐ型のポリシリコン膜をパターニングすることによって形成された選択コアゲート電極ＳＣＧＥの導電型を、Ｐ型に保つことができる。
【０１９７】
また、一対のエクステンション領域ＳＣＳＤを形成する際には、Ｎ型の不純物は、選択コアゲート電極ＳＣＧＥに注入されることになる。このとき、Ｎ型不純物の注入量は、ソース・ドレイン領域を形成する際の注入量に比べて少ない。このため、選択コアゲート電極ＳＣＧＥの正味の導電型をＰ型に保つことができる。
【０１９８】
こうして、選択コアトランジスタＳＣＴＲの選択コアゲート電極ＳＣＧＥの導電型をＰ型に保つことで、選択コアゲート絶縁膜ＳＣＧＩの耐圧を上げることができる。これにより、カウンタ電圧（絶対値）をさらに上げることがきる。その結果、メモリゲート絶縁膜ＭＣＧＩの破壊効率が上がり、情報の読み出し精度をさらに向上させることができる。
【０１９９】
なお、上述した各実施の形態では、メモリトランジスタＭＣＴＲおよび選択コアトランジスタＳＣＴＲ等のチャネルの導電型として、Ｎチャネル型を例に挙げて説明したが。Ｐチャネル型のメモリトランジスタおよび選択コアトランジスタ等を適用してもよい。この場合には、カウンタ電圧としては、メモリゲート電極に印加する電圧（負）とは反対の極性の電圧（正）が印加されることになる。また、選択バルクトランジスタＳＢＴＲを、バルク領域ではなく、シリコン層に形成することも想定される。さらに、各実施の形態において挙げた電圧値等は、一例であって、そのような電圧値に限られるものではない。
【０２００】
なお、各実施の形態において説明した、アンチヒューズ型のメモリを備えた半導体装置については、必要に応じて種々組み合わせることが可能である。
【０２０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２０２】
ＡＦＭ  半導体装置、ＭＣＲ  メモリセル領域、ＰＨＲ  周辺回路領域、ＰＣＲ  Ｐ型コアトランジスタ領域、ＮＣＲ  Ｎ型コアトランジスタ領域、ＳＢＲ  選択バルクトランジスタ領域、ＳＵＢ  ＳＯＩ基板、ＢＳＵＢ  半導体基板、ＢＯＸ  埋め込み酸化膜、ＳＯＩ  シリコン層）、ＭＣ、ＭＣＡ、ＭＣＢ、ＭＣＣ、ＭＣＤ  メモリセル、ＭＣＴＲ  メモリトランジスタ、ＭＣＧＩ  メモリゲート絶縁膜、ＭＣＧＥ  メモリゲート電極、ＭＣＥＸ  エクステンション領域、ＭＣＳＤ  ソース・ドレイン領域、ＭＣＰＲ  Ｐ型シリコン層、ＳＣＴＲ  選択コアトランジスタ、ＳＣＧＩ  選択コアゲート絶縁膜、ＳＣＧＥ  選択コアゲート電極、ＳＣＮＧＥ  Ｎ型ゲート電極、ＳＣＥＸ  エクステンション領域、ＳＣＳＤ  ソース・ドレイン領域、ＳＣＰＲ  Ｐ型シリコン層、ＳＢＴＲ  選択バルクトランジスタ、ＳＢＧＩ  ゲート絶縁膜、ＳＢＧＥ  選択バルクゲート電極、ＳＢＥＸ  エクステンション領域、ＳＢＳＤ  ソース・ドレイン領域、ＰＣＴＲ  Ｐチャネル型コアトランジスタ、ＰＧＥ  ゲート電極、ＰＥＸ  エクステンション領域、ＰＳＤ  ソース・ドレイン領域、ＮＣＴＲ  Ｎチャネル型コアトランジスタ、ＮＧＥ  ゲート電極、ＮＥＸ  エクステンション領域、ＮＳＤ  ソース・ドレイン領域、ＷＬ、ＷＬ１、ＷＬ２  ワード線、ＢＬ、ＢＬ１、ＢＬ２  ビット線、ＢＧＷ  バルクゲート配線、ＣＧＷ、ＣＧＷ１、ＣＧＷ２  コアゲート配線、ＭＣＮＲ  Ｎ型不純物領域、ＢＤＰ  破壊箇所、ＰＡＴＲ  寄生ＭＯＳトランジスタ、ＲＥＲ  反転層抵抗、ＣＥ  電流、ＲＥＢ  抵抗体、ＳＴＩ  トレンチ分離絶縁膜、ＰＩＦ  パッド酸化膜、ＳＰＷ  Ｐ型ウェル、ＳＮＷ  Ｎ型ウェル、ＳＰＷ  Ｐ型ウェル、ＢＰＷ  Ｐ型ウェル、ＳＯＦ  シリコン酸化膜、ＰＦ  ポリシリコン膜、ＨＭ  ハードマスク、ＯＳＳ  オフセットスペーサ膜、ＳＷ１、ＳＷ２、ＳＷ３  サイドウォール絶縁膜、ＣＯＦ  シリコン酸化膜、ＩＬＦ  層間絶縁膜、ＳＣＣＰ、ＳＢＣＰ、ＣＰ  コンタクトプラグ、ＢＬＭＬ、ＳＣＭＬ、ＳＢＭＬ、ＭＬ  配線、ＭＬＳ  多層配線、ＭＩＬ  多層層間絶縁膜、ＥＥＸ  空乏層、ＬＥ  長さ、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７、ＰＲ８、ＰＲ９、ＰＲ１０、ＰＲ１１、ＰＲ１２、ＰＲ１３、ＰＲ１４  フォトレジストパターン。
【図１】
0006608312.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４７】
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【図４９】
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【図５０】
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【図５１】
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【図５５】
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【図５９】
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【図６０】
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【図６８】
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【図６９】
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