(57)【特許請求の範囲】
【請求項１】
磁気マークを担持する媒体から画像を読み取るための薄型磁気抵抗イメージセンサアレイであって、電子サブアセンブリを備え、該電子サブアセンブリは、
少なくとも１つの感知素子アレイであって、少なくとも１つの磁気抵抗感知素子を備える少なくとも１つの感知素子アレイと、
少なくとも１つの感知素子アレイ基板（５０）であって、前記各感知素子アレイが１つの前記感知素子アレイ基板（５０）の上端面上に位置され、前記各感知素子アレイ基板（５０）が下端面を更に備える、少なくとも１つの感知素子アレイ基板（５０）と、
誘導面であって、前記感知素子アレイの幾何学的中心を通過するとともに前記感知素子アレイ基板（５０）の前記上端面と平行な誘導面と、
少なくとも１つのＡＳＩＣ基板（５１）であって、前記感知素子アレイ基板（５０）及び前記ＡＳＩＣ基板（５１）が長手方向に配置され、前記感知素子アレイ基板（５０）をその前記下端面側で支持する少なくとも１つのＡＳＩＣ基板（５１）と、
その上端部が感知素子アレイ基板（５０）の上端よりも低いバンプ（５３）で電気的に絶縁保護されるボンディングパット（５２）によって前記ＡＳＩＣ基板（５１）と接続されるＰＣＢ（６８）であって、前記ＡＳＩＣ基板（５１）をその下端面側で支持するＰＣＢ（６８）と、
システム回路網であって、前記感知素子アレイに電子的に接続される１つ以上の用途集積回路を備えるシステム回路網と、
を備え、
複数の前記用途集積回路の一部又は全部が前記ＡＳＩＣ基板の上端面上及び／又は下端面上に集積され、
前記システム回路網が貫通チップビア及び半田バンプを備え、前記貫通チップビア及び半田バンプは、前記システム回路網に対して長手方向の電気的接続の一部又は全部をもたらし、
前記貫通チップビア（５５）によりもたらされる長手方向の電気的接続は、前記感知素子アレイ基板（５０）の前記上端面から前記感知素子アレイ基板（５０）の前記下端面まで及び前記ＡＳＩＣ基板（５１）の上端面から前記ＡＳＩＣ基板（５１）の下端面までの長手方向の電気的接続を備え、
前記感知素子アレイ基板（５０）から前記ＡＳＩＣ基板（５１）までの長手方向の電気的接続は、前記貫通チップビア（５５）及び半田バンプによってもたらし、
前記媒体へ向かう方向で、前記電子サブアセンブリが前記誘導面と平行な最大延在面を有し、最大延在距離が前記誘導面と前記最大延在面との間に形成され、前記最大延在距離を減少させる前記用途集積回路及び前記感知素子アレイ基板（５０）の位置配置及び電気的接続により、前記最大延在距離が１５０μｍ以下にされる、薄型磁気抵抗イメージセンサアレイ。
【請求項２】
複数の前記用途集積回路の一部又は全部が前記感知素子アレイ基板の前記上端面上及び／又は前記下端面上に集積される請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項３】
電源及び信号出力／入力デバイスを備え、前記電源及び前記信号出力／入力デバイスが前記システム回路網に電気的に接続される請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項４】
フレキシブルプリント回路（６０）を備え、前記フレキシブルプリント回路（６０）及び／又は前記ＰＣＢ（６８）は、前記システム回路網に対する所要の電気的接続の一部又は全部をもたらし、前記電源及び前記信号出力／入力デバイスが前記フレキシブルプリント回路上及び／又は前記ＰＣＢ上に形成される請求項３に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項５】
前記電子サブアセンブリが外部にハウジング（６１）を有し、前記ハウジング（６１）がハウジング上端面及びハウジング下端面を有し、前記ハウジング下端面と前記誘導面との間の最大距離が１５０μｍ以下である請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項６】
前記感知素子アレイ基板（５０）よりも下側に位置される永久磁石と、前記永久磁石と前記感知素子アレイ基板（５０）との間に位置される磁気バイアスデバイスとを備える請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項７】
前記磁気抵抗感知素子は、ＴＭＲ、ＡＭＲ、ＧＭＲ、及び／又は、ホール感知素子である請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項８】
前記用途集積回路は、電力回路、電力選択スイッチ、素子選択回路、差動増幅回路、ＡＤＣ回路、高速記憶回路、画像記憶回路、長期記憶回路、ＭＣＵ回路、及び、入力／出力回路、データ解析器、並びに、データ信号変換器のうちの１つ以上を備える請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項９】
充填材（６２）を備え、前記充填材（６２）が前記電子サブアセンブリ上に保護層を形成し、前記保護層が前記電子サブアセンブリから離間される或いは離間されない請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【請求項１０】
前記ハウジング（６１）と前記電子サブアセンブリとの間の隙間に充填されて前記電子サブアセンブリ上に覆われる充填材を備える請求項５に記載の薄型磁気抵抗イメージセンサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通貨検出、磁気読み取りヘッド、撮像等の技術分野に関し、特に、薄型磁気抵抗イメージセンサアレイ及びチップレベルパッケージングに関する。
【背景技術】
【０００２】
紙上の高分解能打点のための物理的領域の最大直径は２５μｍである。電子画像検出器は、そのような微小な画像を媒体から読み取って、その画像を一般にデジタルデータフォーマットを成す電気信号へと変換し、また、その後、画像又はデータをスクリーン上に表示することができ或いは複製することができる。
【０００３】
リダクションプリンティングは、主に、紙幣印刷、写真式複写、ウォーターマーキング、紙文書セキュリティの分野で使用される。これらの分野は、例えば磁性インク又は光学インクを使用してデータを様々なフォーマットで与えることができるため、異なる検出要件を有する。加えて、印刷フォーマットは殆ど制限されず、また、印刷された文字又は対象は、媒体の任意の位置で現れてもよく、任意の形状を有してもよいとともに、任意の強度のインク又はマークを使用してもよい。
【０００４】
媒体読み取りシステムは、主に、２つのタイプ、すなわち、走査読み取りシステムと固定読み取りシステムとに分けられる。固定読み取りシステムは、読み取り器及び媒体を相対的に静止するように保つことができ、例えばデジタルカメラセンサアレイがそれである。走査読み取りシステムは、媒体を走査読み取りヘッド、例えば、フラットベッドスキャナ、クレジットカード読み取り器、及び、大部分の通貨検出器に対して移動させることによって動作する。
【０００５】
電子読み取り器及びスキャナの導入前は、印刷物を人の目によって見ることができるものよりも小さくする必要が殆どない。しかしながら、レダクションプリンティング技術及び走査技術の急速な発展に伴って、２５μｍよりも小さい印刷物を読み取る必要性及び機会が存在し、また、既存のデジタル走査速度は高くなく、走査品質は十分に良好ではない。記憶される走査画像の質に関しては、光学走査が磁気走査よりも良好である。したがって、より高い空間分解能を有する磁気走査ヘッドが実際に必要とされ、磁気的に印刷された忠実度が高い画像を与えることができる磁気走査システムも必要とされ、また、磁気的に印刷された画像の忠実度は、感知システム上の素子の相対的な幾何学的位置、走査ヘッド上の誘導素子の量、及び、複数の座標軸に沿って画像の磁場を分配する要件に限定されない。
【０００６】
低分解能の磁気抵抗イメージセンサの従来技術における問題に関して、本発明は、磁気抵抗イメージセンサアレイと媒体との間の間隔を減少させることによって磁気抵抗イメージセンサアレイからの画像の空間分解能を改善することに関する。間隔アスペクト比は、２つの異なる磁気誘導対象を区別するために必要とされる間隔を大雑把に推定するためのパラメータである。本発明の目的に基づき、間隔アスペクト比は、２つの磁気誘導対象間の距離（Ｂ）に対する磁気抵抗イメージセンサアレイと媒体との間の距離（Ａ）の比として規定される。間隔アスペクト比が１：１を下回ると、撮像が容易であり、また、間隔アスペクト比が１：１を上回ると、２つの隣接する物体からの画像信号がぼやけるようになり、画像を区別することが困難である。磁気抵抗イメージセンサアレイは、一般に、多くの異なる場所から同じ信号を受け、また、間隔アスペクト比が１０：１であると、分解能が極めて低い。その上、媒体からの磁気マーク信号の振幅、及び、磁気抵抗イメージセンサアレイと媒体との間の距離は、１／Ａ３の関係を成し、そのため、Ａが非常に大きいと、画像がぼやけるだけでなく、信号対雑音比も低い。したがって、磁気抵抗イメージセンサアレイと媒体との間の間隔を可能な限り減少させる必要がある。
【発明の概要】
【０００７】
磁気抵抗イメージセンサアレイと媒体との間の間隔が大きい従来技術の問題に関して、磁気抵抗イメージセンサアレイと媒体との間の間隔を減少させるために本発明により提供される技術的な解決策は、用途集積回路及び磁気抵抗イメージ感知素子アレイの配置を最適化して、感知素子アレイ基板の上端面上及び下端面上並びにＡＳＩＣ基板の上端面上及び下端面上に別々に集積回路を実装するとともに、従来技術のボンディングパッドに取って代わるべく磁気抵抗イメージセンサアレイと媒体との間の間隔を減少させることができる貫通チップ相互接続及び他の技術を使用し、それにより、長手方向の電気的接続を達成することを含む。感知素子アレイチップ上又は感知素子アレイ基板上のボンディングパッドの存在に起因して、磁気抵抗イメージセンサアレイ基板と保護ケーシングの下端面との間の距離が１００〜２００μｍだけ増大され、ボンディングパッド上の保護及び絶縁目的のバンプがこの距離を更に増大させ、また、保護ケーシングの典型的な厚さは１００〜２００μｍである。本発明の新規な形態が媒体とイメージセンサアレイとの間の距離を５０％減少させることができるのが分かる。
【０００８】
本発明は、以下の技術的解決策を提供する。
【０００９】
磁気マークを担持する媒体から画像を読み取るための薄型磁気抵抗イメージセンサアレイであって、電子サブアセンブリを備え、該電子サブアセンブリは、
ａ）少なくとも１つの感知素子アレイであって、少なくとも１つの磁気抵抗感知素子を備える少なくとも１つの感知素子アレイと、
ｂ）少なくとも１つの感知素子アレイ基板であって、前記各感知素子アレイが１つの前記感知素子アレイ基板の上端面上に位置され、前記各感知素子アレイ基板が下端面を更に備える、少なくとも１つの感知素子アレイ基板と、
ｃ）誘導面であって、前記感知素子アレイの幾何学的中心を通過するとともに前記感知素子アレイ基板の前記上端面と平行な誘導面と、
ｄ）システム回路網であって、前記感知素子アレイに電子的に接続される１つ以上の用途集積回路を備えるシステム回路網と、
を備え、
前記媒体へ向かう方向で、前記電子サブアセンブリが前記誘導面と平行な最大延在面を有し、最大延在距離が前記誘導面と前記最大延在面との間に形成され、前記最大延在距離を減少させる前記集積回路及び前記感知素子アレイ基板の位置配置及び電気的接続により、前記最大延在距離が１５０μｍ以下にされる、薄型磁気抵抗イメージセンサアレイ。
【００１０】
好ましくは、複数の前記用途集積回路の一部又は全部がＡＳＩＣ基板の上端面上及び／又は下端面上に集積される。
【００１１】
好ましくは、前記ＡＳＩＣ基板が前記感知素子アレイ基板の前記下端面よりも下側に位置され、前記ＡＳＩＣ基板により機能的に支持される前記感知素子アレイが前記下端面上に位置され、１つの前記ＡＳＩＣ基板が任意の量の前記感知素子アレイを支持する。
【００１２】
好ましくは、前記ＡＳＩＣ基板により機能的に支持される感知素子サブアレイがその上に位置される前記ＡＳＩＣ基板及び前記感知素子アレイ基板は、硬質支持体上に平行に配置され、１つの前記ＡＳＩＣ基板が任意の量の前記感知素子アレイを支持し、前記ＡＳＩＣ基板の前記上端面が前記誘導面よりも下側にある。
【００１３】
好ましくは、複数の前記用途集積回路の一部又は全部が前記感知素子アレイ基板の前記上端面上及び／又は前記下端面上に集積される。
【００１４】
好ましくは、前記システム回路網が貫通チップビア及び／又は半田バンプを備え、前記貫通チップビア及び／又は半田バンプは、前記システム回路網に対して長手方向の電気的接続の一部又は全部をもたらす。
【００１５】
好ましくは、前記貫通チップビアによりもたらされる長手方向の電気的接続は、前記感知素子アレイ基板の前記上端面から前記感知素子アレイ基板の前記下端面まで及び／又は前記ＡＳＩＣ基板の上端面から前記ＡＳＩＣ基板の下端面までの長手方向の電気的接続、及び／又は、前記感知素子基板から前記ＡＳＩＣ基板までの長手方向の電気的接続を含む。
【００１６】
好ましくは、前記薄型磁気抵抗イメージセンサアレイは、電源及び信号出力／入力デバイスを含み、前記電源及び前記信号出力／入力デバイスが前記システム回路網に電気的に接続される。
【００１７】
好ましくは、前記薄型磁気抵抗イメージセンサアレイは、フレキシブルプリント回路及び／又はＰＣＢを含み、前記フレキシブルプリント回路及び／又はＰＣＢは、前記システム回路網に対する所要の電気的接続の一部又は全部をもたらし、前記電源及び前記信号出力／入力デバイスが前記フレキシブルプリント回路上及び／又は前記ＰＣＢ上に形成される。
【００１８】
好ましくは、前記電子サブアセンブリが外部にハウジングを有し、前記ハウジングがハウジング上端面及びハウジング下端面を有し、前記ハウジング下端面と前記誘導面との間の最大距離が１５０μｍ以下である。
【００１９】
好ましくは、前記薄型磁気抵抗イメージセンサアレイは、前記感知素子アレイ基板よりも下側に位置される永久磁石と、前記永久磁石と前記感知素子アレイ基板との間に位置される磁気バイアスデバイスとを含む。
【００２０】
好ましくは、前記磁気抵抗感知素子は、ＴＭＲ、ＡＭＲ、ＧＭ、及び／又は、ホール感知素子である。
【００２１】
好ましくは、前記用途集積回路は、電力回路、電力選択スイッチ、素子選択回路、差動増幅回路、ＡＤＣ回路、高速記憶回路、画像記憶回路、長期記憶回路、ＭＣＵ回路、及び、入力／出力回路、データ解析器、並びに、データ信号変換器のうちの１つ以上を含む。
【００２２】
好ましくは、前記薄型磁気抵抗イメージセンサアレイは、充填材を含み、前記充填材が前記電子サブアセンブリ上に保護層を形成し、前記保護層が前記電子サブアセンブリから離間される或いは離間されない請求項１に記載の薄型磁気抵抗イメージセンサアレイ。
【００２３】
好ましくは、前記薄型磁気抵抗イメージセンサアレイは、前記ハウジングと前記電子サブアセンブリとの間の隙間に充填されて前記電子サブアセンブリ上に覆われる充填材を含む。
【００２４】
従来技術と比べて、本発明は以下の有益な効果を有する。すなわち、本発明の薄型磁気抵抗イメージセンサアレイは、良好な性能、優れた品質、及び、低コストを特徴とするとともに、同じタイプの既存の製品と比べて、高い空間分解能、高い信号対雑音比、よりコンパクトな検出システム、より小さな体積、及び、より低いコストを有し、また、より頑丈であり、より耐久性がある。
【００２５】
先の説明は、本発明の技術的解決策の単なる一般的な序論にすぎない。本発明の技術的な手段をより明確に示すために、また、明細書の内容にしたがって本発明を実施するために、以下、実施形態及び添付図面を参照して本発明を詳しく説明する。本発明の特定の実施態様は、以下の実施形態で詳しく与えられる。
【００２６】
明細書の添付図面は、本発明の更なる理解のために与えられており、本出願の一部を形成する。本発明の例示的な実施形態及びその説明は、本発明を不適切に限定するのではなく、本発明を明らかにするために使用される。
【図面の簡単な説明】
【００２７】
【図１】従来技術の磁気抵抗イメージセンサアレイの側面図である。
【図２】従来技術の磁気抵抗イメージセンサアレイの平面図である。
【図３】本発明の薄型磁気抵抗イメージセンサアレイの側面図である。
【図４】本発明の薄型磁気抵抗イメージセンサアレイの平面図である。
【図５】本発明の薄型磁気抵抗イメージセンサアレイの拡大断面図である。
【図６】磁気抵抗イメージセンサ信号処理回路の概略図である。
【図７】本発明のイメージセンサアレイの動作時系列のフローチャートである。
【図８】並行して配置された２つのチップの形態の拡大図である。
【図９】単一チップ形態の拡大図である。
【図１０】ＴＣＶを伴わない単一チップ形態の拡大図である。
【発明を実施するための形態】
【００２８】
以下、実施形態及び添付図面を参照して、本発明について説明する。
【００２９】
図１及び図２は、従来技術の磁気抵抗イメージセンサアレイ及びその欠陥、並びに、磁気抵抗イメージセンサアレイを設計して使用するための基本的な知識を示す。本発明の薄型磁気抵抗イメージセンサアレイの形態に関する説明は図３から始まる。具体的には、磁気抵抗イメージセンサアレイは磁気媒体走査ヘッドである。図１は、センサアレイ１３を通過する媒体１０を示し、この場合、媒体１０は、軸方向の媒体移動方向１２に沿って移動する１枚の紙幣全体又は１枚の紙全体であってもよく、また、この軸はＸ軸１と平行である。標準座標系が図１の右下の角に示され、また、座標系は、Ｘ軸１、Ｙ軸２（紙面の内側方向に沿う）、及び、Ｚ軸３を有する。媒体を移動させるために共通のモータ及び／又はローラが使用される。
【００３０】
センサアレイ１３は、２つのタイプの基板、すなわち、ボンディングパッド４５を使用することにより電気的に接続されるセンサアレイサブチップ３４及びＡＳＩＣ基板３５を含む。ボンディングパッド４５は、センサアレイサブチップ３４の厚さ及びＡＳＩＣ基板３５の厚さと同じ程度の大きさである約数百ミクロンほど基板面よりも上側にある。ボンディングパッドの高さは、この高さに起因して誘導面１００上にほぼ位置される誘導素子に対して媒体１０が更に近づくことが不可能であるため、従来技術において主要な問題である。
【００３１】
多くの磁気抵抗誘導素子は、センサアレイサブチップ３４上に設けられてチップの上端面に位置され、該上端面は、Ｘ−Ｙ平面及び媒体１０の大きい方の表面と略平行であり、また、形態の更なる詳細は以下の図に示される。永久磁石１５は、Ｚ軸のプラス方向に沿って磁気を帯びているとともに、軟強磁性体の磁気バイアスデバイス１４を磁化することができ、また、高強度磁場を生み出すことができる大きいサイズのそのような永久磁石１５は、媒体１０上のインク文字１１を磁化することができる。センサアレイチップ３４は、媒体１０上の磁気マーク１１に近接して配置され、したがって、インク文字１１における磁場を測定することができる。磁気バイアスデバイス１４の形態は、Ｘ−Ｙ平面内のセンサアレイ１３の誘導面における磁場の強度を減少させることができ、また、この改変に関する詳細は、「感度方向が検出面と平行な磁気的にバイアスされた磁気通貨検出ヘッド」と題される中国特許出願第２０１２１０４２４９５４．６号に記載されている。
【００３２】
図２は、図１のセンサアレイ１３の部分平面図であり、また、図の平面はＸ−Ｙ平面と平行である。Ｘ軸誘導素子３２及びＹ軸誘導素子３３は、アレイ内の誘導素子であり、誘導面１００上に位置される。センサアレイ１３全体は幾つかのサブチップ３４，３４．１，３４．２，．．．，３４．ｎから構成され、この場合、３４．ｎは、１つの列にｎ個のチップが存在することを表わす。アレイ全体が図２Ｂに示される。ｎの値は約ＡＷ１７／ＣＷ４７であり、ここで、ＡＷ１７はセンサアレイの幅であり、ＣＷ４７はチップの幅であり、また、ＣＬ４８は各サブチップの長さである。図２Ａは、一対のサブチップ３４，３５の近接図である。チップ上の棒形状の永久磁石３１がセンサアレイサブチップ３４の上端面に位置される。
【００３３】
また、図２はＡＳＩＣチップ３５の１つの組も示し、また、複数のＡＳＩＣチップ３５がセンサアレイサブチップ３４に対応して設けられてもよい。ＡＳＩＣチップの量は、図に示される量には限定されず、ｎに設定されてもよい。ここで、ｎは自然数である。ＡＳＩＣチップ３５の量は、センサアレイサブチップ３４の量と必ずしも同じでなくてもよい。この実施形態において、各Ｘ軸誘導素子３２及び各Ｙ軸誘導素子３３は１つのセンサチップワイヤボンディングパッド３６を有し、また、接地接続用の１つのワイヤボンディングパッドを有し、そのため、全体で１７個のワイヤボンディングパッドが設けられる。一群の整合ＡＳＩＣワイヤボンディングパッド３７がＡＳＩＣチップ３５の縁部上に配置され、また、隣り合うチップを電気的に接続するためにボンディングワイヤ４５が使用される。各Ｘ軸誘導素子３２及び各Ｙ軸誘導素子３３は２つの電気接続点を有し、電気接続点の一方がチップ上の共通のＧＮＤに接続され、また、他方の電気接続点は、チップ上の導体４６を使用することによりセンサチップワイヤボンディングパッド３６に接続される。
【００３４】
幾つかのワイヤボンディングパッドは、ＡＳＩＣチップ３５の縁部に沿って整合態様で配置され、或いは、複数のマルチプレクサを介してセンサアレイにより無作為に選択され得る。図には、２つのマルチプレクサ、すなわち、第１のマルチプレクサ４３及び第２のマルチプレクサ４４が示されており、また、各マルチプレクサは、典型的な１６：１タイプ、すなわち、１６個の入力端に接続される１つの出力端を使用するタイプを成している。マルチプレクサのタイプと入力端及び出力端の量とがアプリケーション設計の要件にしたがって調整されてもよい。電流源Ｉ１  ３８及び電流源Ｉ２  ３９がそれぞれ、ＧＮＤ４１、第１のマルチプレクサ４３、及び、第２のマルチプレクサ４４に接続され、このようにすると、センサアレイサブチップ３４上の１６個の誘導素子３２，３３のそれぞれを電流源Ｉ１  ３８又は電流源Ｉ２  ３９に対して電気的に接続することができる。
【００３５】
差動増幅ステージとしての増幅器４２が２つの入力端を有し、一方の入力端が電流源Ｉ１  ３８からのものであり、他方の入力端が電流源Ｉ２  ３９からのものである。増幅器４２からの出力信号は出力４０と称される。２つの電流源及び２つの選択された誘導素子は共に「疑似フルブリッジ」を形成する。この特許出願の目的に基づき、「疑似フルブリッジ」とは、２つの（左右の）出力端部を有する電子的抵抗測定デバイスのことであり、各端部は、測定されるべきレジスタへ電流を供給するための電流源を有し、２つの端部間の電位差がブリッジ出力信号であり、また、より多くのタイプの電子的測定デバイスがその後の図に示される。
【００３６】
図１及び図２は、磁気抵抗イメージセンサアレイによる紙幣上及び他の媒体上の磁気マークの検出の基本的な動作原理を十分に説明する。従来技術に関して本発明で成される改変の導入は、図３から始まる。
【００３７】
図３〜図６は本発明の第１の実施形態を示す。図３は、少なくとも１つの感知素子アレイ、少なくとも１つの感知素子アレイ基板５０、及び、感知素子アレイに電子的に接続される多用途集積回路を含む、磁気抵抗イメージセンサシステムにおける全ての誘導部品の断面図である。誘導面１００が感知素子アレイの幾何学的中心を通過する。感知素子アレイは少なくとも１つの磁気抵抗感知素子を含み、また、既存の磁気抵抗感知素子としては、ホール素子、異方性磁気抵抗（ＡＭＲ）素子又は巨大磁気抵抗（ＧＭＲ）素子、及び、ＴＭＲ（トンネル磁気抵抗）素子が挙げられる。ＴＭＲ技術は、最先端の技術であり、本発明の好ましい技術でもあるが、他の磁気抵抗誘導素子が本発明において使用されてもよい。媒体へと向かう方向で、本発明の電子サブアセンブリは、誘導面と平行な最大延在面を有し、最大延在面は、Ｚ軸方向で電子サブアセンブリの全てよりも上側の最下面であり、最大延在距離が誘導面と最大延在面との間に形成され、また、最大延在距離を減少させる集積回路及び／又は感知素子アレイ基板の位置配置及び電気的接続により、最大延在距離が１００又は１５０μｍ以下にされてもよい。
【００３８】
図１と同様に、媒体１０は、媒体移動方向１２に沿って左から右へ移動し、また、磁気マーク１１は、媒体１０と共に移動して検出される。従来技術の図１と同様に、永久磁石１５は、軟磁性バイアスデバイス１４及び磁気マーク１１を磁化するべく、Ｚ軸のプラス方向に沿ってバイアス磁場を生み出すために使用される。感知素子アレイ基板５０は上端面６３及び下端面６４を有する。感知素子アレイ６５が感知素子アレイ基板５０よりも上側に位置される。
【００３９】
この実施形態と図１及び図２に示される既存の形態との間の違いは、感知素子アレイ基板５０及びＡＳＩＣ基板５１が長手方向に配置され、具体的には、感知素子アレイ基板５０がＡＳＩＣ基板５１と平行ではなく、ＡＳＩＣ基板５１よりも上側に配置されることである。電気的な接続の一部のためにボンディングパッド５２が依然として使用され、これらのボンディングパッド５２は、感知素子アレイ基板５０上ではなく、下側位置にあるＡＳＩＣ基板５１上に位置される。ボンディングパッド５２に対して電気的絶縁を与えて物理的損傷がボンディングパッド５２で生じることを防止するためにバンプ５３が接着剤又は高分子である。バンプ５３の上端部は、感知素子アレイ基板５０の上端よりも低いことが好ましい。ボンディングパッド５２に部分的に或いは完全に取って代わって感知素子アレイ基板５０の上端面６３上に位置される感知素子アレイ６５とＡＳＩＣ基板及び磁気抵抗撮像システムの他の部分との間の電気的な接続をもたらすべくＩＮ−ＣＨＩＰ電気ビアが使用され、このビアは、貫通チップビア５５、すなわち、本発明では略してＴＣＶ５５と称される。本発明で言及される物体の「上端面」とは、Ｚ軸方向で最大値を有する表面のことであり、また、物体の「下端面」とは、Ｚ軸方向で最小値を有する表面のことである。前述の長手方向の電気的接続のための他の部分は、半田バンプ５７、すなわち、半田材料から形成される小サイズの半田球である。これらの小サイズの半田球は、強固な機械的接続をもたらすとともに、ＡＳＩＣ基板５１と感知素子アレイ基板５０との間の電気的な接続ももたらす。また、ＡＳＩＣ基板５１の上端面から下端面まで長手方向で接続する接続導体ＴＣＶがＡＳＩＣ基板５１で採用されてもよく、この接続導体ＴＣＶはＡＳＩＣ基板に対する電気的接続をもたらす。ＡＳＩＣ基板５１はＰＣＢ６８上に直接に配置され、また、感知素子アレイ基板５０はＡＳＩＣ基板５１上に位置される。随意的な機械的支持は、硬質プラスチック、セラミック、ガラス繊維、又は、非磁性金属から形成される硬質支持体５９である。
【００４０】
フレキシブルプリント回路６０が外部電源及び信号出力／入力デバイス６６に接続されるべく充填材６２の縁部から延出する。フレキシブルプリント回路６０は、半田バンプ５７を介してＰＣＢ６８及びＡＳＩＣ基板５１に接続されてもよい。また、フレキシブルプリント回路６０は、感知素子アレイ基板５０の上端面６３に接続されてもよいが、この接続態様は、誘導面１００を上回る磁気抵抗イメージセンサアレイのアセンブリの高さの増大をもたらし、それにより、磁気抵抗イメージセンサアレイ７１と媒体１０との間の距離９８を増大させる場合があり、また、この実施形態が図１０に示される。ハウジング６１は、薄く耐摩耗性があり、約２００μｍの典型的な厚さを有するとともに、通常は非磁性ステンレス鋼から形成され、また、一般に、静電蓄積を防止するために電気的に接地される。ハウジング６１は、Ｚ軸方向で磁気抵抗イメージセンサアレイ７１から最も遠く離れている表面、すなわち、ハウジング上端面９４を有するとともに、Ｚ軸方向で磁気抵抗イメージセンサアレイ７１に最も近い表面、すなわち、ハウジング下端面９５を有する。ハウジング６１は、磁気抵抗イメージセンサアレイ７１から媒体１０までの最小総距離９８を得るために薄くなければならない。
【００４１】
製造時、感知素子アレイ基板５０、ＡＳＩＣ基板５１、及び、未溶融半田バンプ５７は共にＰＣＢ６８上及び／又はフレキシブルプリント回路６０上に配置されてサブアセンブリを形成する。サブアセンブリは半田材料の融点を超える温度まで加熱され、そのため、半田バンプ５７が溶かされる。その後、サブアセンブリは、磁気バイアスデバイス１４、永久磁石１５、及び、硬質支持体５９の上に配置された後、取り外し可能な機械的グリッパを用いてハウジング６１内に配置される。充填材６２は、一般に、製造中に磁気抵抗イメージセンサアレイシステム内の素子間で流れることができるとともに電気的絶縁又は構造的支持の目的で硬化により凝固され得る液体である。充填材６２を加えるための方法は、図３の薄型磁気抵抗イメージセンサアレイのアセンブリがひっくり返されて、充填材をハウジング６１内に加えることができるとともに充填材が硬化され、また、充填材６２が重力の作用下で特定の位置へ導かれた後に硬化されるというものである。他の方法は、他の外部金型を使用して閉じられたプラスチックキャビティを形成することである。充填材６２は、前述したキャビティを形成するためにハウジング６１内の空いている空間の大部分に充填される。
【００４２】
電気的絶縁及び機械的強度の特性を得るために、充填材６２は、一般に、二液性エポキシ樹脂、熱硬化性樹脂、及び、非熱硬化性プラスチックである。ある状況では、感知素子アレイ基板５０及びＡＳＩＣ基板５１に沿ってシールが行なわれる必要がある。永久磁石棒１５を充填材６２によって完全にシールすることができ、或いは、永久磁石棒１５が図示のように部分的にシールされてもよい。
【００４３】
本発明は、以下の３つの異なるレベルのパッケージングを有する。
１．ハウジング６１及び充填材６２を除く薄型磁気抵抗イメージセンサアレイの磁性素子及び電子素子の全てを含む電子サブアセンブリ又は真性センサアレイアセンブリ、
２．電子サブアセンブリ及び充填材６２を含む成形サブアセンブリ、
３．ハウジング６１及びパッケージ化された電子サブアセンブリを含む密封アセンブリ。
【００４４】
電子サブアセンブリの実施形態では、薄型磁気抵抗イメージセンサアレイ７１が保護ハウジング６１及び充填材６２を有さない。一般的な状況では、空気が充填された保護隙間が電子サブアセンブリと媒体１０との間に設けられる。
【００４５】
成形サブアセンブリの実施形態において、磁気抵抗イメージセンサアレイ７１は、媒体１０の位置と磁気抵抗イメージセンサアレイ７１との間に保護層を有する。保護層は充填材６２によって設けられてもよい。充填材６２は、電子サブアセンブリの素子のための機械的な支持及び結合作用をもたらしてもよい。充填材６２は、強力な耐摩耗性の材料から形成される必要があり、また、媒体１０は、保護層と接触してもよく或いは接触しなくてもよく、すなわち、非接触状態で成形サブアセンブリと媒体１０との間に隙間が存在する。
【００４６】
密封アセンブリの実施形態において、磁気抵抗イメージセンサアレイ７１は、媒体１０の位置と磁気抵抗イメージセンサアレイ７１との間に保護ハウジング６１を有する。この実施形態は、一般に、随意的である充填材６２を含む。充填材６２は、磁気抵抗イメージセンサアレイ７１の素子及びハウジング６１のための支持及び結合作用をもたらす。ハウジング６１は媒体１０と直接接触してもよい。
【００４７】
前述の３つのパッケージング方法は、本発明における集積回路及びチップの配置の実施形態の全てと組み合わせて使用されてもよい。
【００４８】
誘導面１００と平行な最大延在面９７が媒体１０の方向で存在する。最大延在面９７は前述の３つのパッケージング方法で使用され、また、最大延在距離９６が誘導面１００と最大延在面９７との間に存在する。真性センサアレイアセンブリの全ての素子及び電気的接続は、最大延在面９７よりも下側に位置される。真性センサアレイアセンブリの規定は、機械的な牽引ガイドレール及び構造的支持のような幾つかの形態の存在を可能にし、また、これらの形態のみが、Ｙ軸方向で、媒体１０が位置される平面から延出する。すなわち、これらの形態は、図４に示される媒体幅１６を超える。
【００４９】
図４は図３の平面図である。明確な図を得るために多くの詳細が省かれる。媒体移動方向１２はＸ軸方向である。Ｘ−Ｙ平面が図に示され、Ｚ軸は面外である。輪郭線は媒体１０の外形を示す。図４は、媒体１０のＹ軸の全幅、すなわち、媒体幅１６を示す。明確な図を得るために、Ｘ軸のプラス方向及びマイナス方向の媒体１０の長辺が部分的に省かれる。二点鎖線５は図４の一部分を示し、この一部分から図３の断面が描かれる。１つのＰＣＢ６８がｍ個のＡＳＩＣ基板５１を支持する。明確な図を得るために、ＡＳＩＣ基板５１．１，５１．（ｍ−１），５１．（ｍ）のみが図中に印されている。この実施形態において、各ＡＳＩＣ基板５１は３つの磁気抵抗イメージセンサ素子サブアレイ基板５０を支持する。ここで、３は、実際には、任意の他の数値の数であってもよい強制的な数値の数である。感知素子アレイ基板５０．１，５０．２，５０．３，５０．ｐが印されている。各磁気抵抗イメージセンサ素子アレイ基板５０は感知素子アレイ６５を有し、また、６５．４，６５．５，６５．６のみが図に示されて、他が省かれる。明確な図を得るために、磁気抵抗イメージセンサアレイ７１の全幅が部分的に省かれる。ハウジング６１は、ＰＣＢ６８の外縁よりも僅かに大きい。図に示されるフレキシブルプリント回路６０は、単一の回路であり、また、幾つかの平行なフレキシブルプリント回路に分けられてもよく、いずれの態様であろうとも、外部の電気接続部の全てが１つ以上のフレキシブルプリント回路６０を通過する必要がある。明確な図を得るために、磁気マーク１１は、図３における位置とは異なる位置で不均衡に示される。各センサ素子アレイ６５がＥ個の誘導素子を含む場合、磁気抵抗イメージセンサアレイ７１内の誘導素子の量は、Ｎ＝Ｅ×ｐ．（ｎ）である。
【００５０】
図５は、図３における薄型磁気抵抗イメージセンサアレイのアセンブリの拡大断面図である。本発明は、主に、磁気抵抗イメージセンサアレイのＺ軸方向の高さを最小限に抑えること、すなわち、誘導面１００と媒体１０の下端との間の距離９８を最小限に抑えることに向けられ、そのため、図５は、Ｚ軸方向の薄型磁気抵抗イメージセンサアレイの回路システムの必要な特徴を詳細に示す。図５は、回路中の主要な機能素子の好ましい位置を示す図である。また、図５における回路の主な機能が図６のフローチャートに示される。なお、回路の機能素子は、本発明の思想にしたがって異なる態様で配置されてもよい。
【００５１】
図５における断面は、ＡＳＩＣ基板上に位置される感知素子アレイ６５．（ｐ−１）及び感知素子アレイ基板５０．（ｐ−１）の中心を通過する。磁気抵抗イメージセンサアレイ７１は全ての感知素子アレイ６５を含む。感知素子アレイ６５は、１対１対応態様で感知素子アレイ基板５０上に位置される。感知素子アレイ基板５０は、この実施形態では完全に同じであり、他の実施形態では異なってもよい。感知素子アレイ６５は、感知素子アレイ基板５０に形成される標準的なＣＭＯＳシリコンベースの回路構造体上に位置される。感知素子アレイ６５は、金属薄膜蒸着、パターニング、及び、エッチング；シールド薄膜蒸着、パターニング、及び、エッチング；フォトリソグラフィ、電気メッキ、及び、他の同様の方法などのこの分野で良く知られる平面製造プロセスによって形成される。感知素子アレイ基板５０の上端面６３上に位置される感知素子アレイ６５及び回路の大部分がこのようにして形成される。感知素子アレイ６５の全幅は１０００ｎｍ程度の大きさであり、また、明確に見られるように、図５では、感知素子アレイ６５の厚さが増幅される。感知素子アレイ６５の幾つかの導電層は、ＣＭＯＳ回路素子及び２次元磁気抵抗イメージセンサアレイ７１の電気的接続を容易にするために異なる形状を成している。ナノスケールの感知素子アレイ６５は、ゼロでない厚さ及び不規則な形状を有し、したがって、２次元平面内に正確に閉じ込めることができない。本発明の目的を達成するために、誘導面１００は、大部分の感知素子アレイ６５中の感知素子を通過する平面として規定され、また、感知素子の全ては、誘導面１００よりも１０μｍ上側から誘導面１００よりも１０μｍ下側までの領域内にある（すなわち、領域の全厚が２０μｍである）。感知素子アレイ基板５０の上端面６３は誘導面１００と平行である。電気的な接続部を下端面に達する或いは下端面よりも下側に達するように基板を貫いて導くために、幾つかの特別な或いは更なるプロセスが必要とされる。ＴＣＶ５５は、感知素子アレイ基板５０の上端面６３上及び下端面６４上に位置される素子に対する所要の電気的接続をもたらす。また、ＴＣＶ５５は、ＡＳＩＣ基板の上端面５６上及びＡＳＩＣ基板５１の下端面５８上に位置される素子に対する所要の電気的接続ももたらす。
【００５２】
ＴＣＶ５５を製造するための方法は、感知素子アレイ基板５０が形成されるウエハ上にエッチングにより穴を設けて、穴の壁を電気的に遮蔽するとともに、電気メッキによって穴内に金属導体を挿入することである。別の製造方法は、ＴＣＶの位置でこれらの位置が隣接する他の半導体物質よりも高い導電率を有するように半導体ウエハをドープすることである。ＴＣＶは電気的に遮蔽される必要がある。ＴＣＶの典型的な直径は５０〜１００μｍである。製造されるウエハの典型的な厚さは２００〜５００μｍである。ＴＣＶにより必要とされる基板に関しては、それにより占められる空間がボンディングパッドより小さくない。ＴＣＶ５５は、高さがゼロであり、異なる位置に都合良く配置できるという利点を有する。ＴＣＶと比べて、ボンディングパッド５２は、ＡＳＩＣ基板５１の外周上に列を成して配置できるにすぎず、大部分はＡＳＩＣ基板よりも上側でＺ軸方向に延びる。
【００５３】
回路構造は、標準的なＣＭＯＳシリコンベースの製造方法によって感知素子アレイ基板５０の上端面６３上に形成されるとともに、電源１（Ｉ１）７２及び電源２（Ｉ２）７３、電流選択スイッチ１（７４）及び電流選択スイッチ２（７５）、素子選択回路１（７６）、素子選択回路２（７７）、及び、差動増幅回路（７８）を含む。ＡＳＩＣ基板５１の上端面５６上のＣＭＯＳ層に形成される回路構造は、電圧調整回路ＶＲｅｇ７０、アナログ−デジタル変換器（ＡＤＣ）７９、マイクロプロセッサ（ＭＣＵ）８０、高速記憶回路８１、及び、長期記憶回路８４を含む。電源及びデータ入力／出力デバイスがフレキシブルプリント回路６０によって外部回路に接続される。チップ（感知素子アレイ基板５０及びＡＳＩＣ基板５１）間の電気的な接続は、ＴＣＶ５５及び半田バンプ５７を使用することによって実施される。
【００５４】
図６は、薄型磁気抵抗イメージセンサアレイシステムの動作図である。図６の回路図は、薄型磁気抵抗イメージセンサアレイシステムのシステム回路網を表わす。システム回路網は、回路形態を規定する電気的接続、回路部品、データ接続の全てを含む。ここで規定される電気的接続は、異なるタイプの電気的接続、すなわち、ＴＣＶ、半田バンプ、配線、リード線、及び、チップ、ＰＣＢ、並びに、フレキシブルプリント回路上のパターン化された配線を含む。２次元誘導素子選択構造は、電流を対象の誘導素子へ案内する。２次元誘導素子選択回路は、必ずしもＸ軸方向及びＹ軸方向に空間的に対応しない行及び列から構成される。電源１（７２），２（７３）の電流は、ＶＲｅｇ７０から来て、磁気抵抗イメージセンサアレイ７１内のＮ個のセンサ素子のうちの１つへ供給される。電流行選択回路１（７４），２（７５）及び電流列選択回路１（７６），２（７７）は全てＣＭＯＳスイッチ上に集積される。
【００５５】
差動増幅回路７８は、２つの入力信号間の差を増幅することができる。ＡＤＣ回路７９は、差動増幅回路７８から増幅されたアナログ信号を受けて、そのアナログ信号をデジタル信号へ変換する。これらの未処理デジタル信号は高速記憶回路８１に記憶され得る。マイクロプロセッサ８０は、高速記憶回路８１に記憶されるこれらの未処理デジタル信号を処理して、媒体１０中の磁気マークに対応するサイズの画像を生成することができ、また、画像のデータは、その後の使用のために長期記憶回路８４内に保存される。外部ユーザ及びシステムに対するネットワーク通信は、入力／出力ステージ８５を介して確立される。マイクロプロセッサ８０は、デジタル化、システム時間フロー、通信、誘導素子選択スイッチ、メモリキャッシング及び確定、並びに、画像処理及びシミュレーションを担当する。
【００５６】
図７は動作時系列のフローチャートである。エネルギー素子選択ステップ８７では、磁気抵抗イメージセンサアレイ７１の給電される必要があるサブアレイ／感知素子アレイ６５が選択される。エネルギー供給ステップ８８では、磁気抵抗イメージセンサアレイ７１の選択されたサブアレイに対して電流又は電圧が供給される。信号選択ステップ８９では、信号がそこから収集されるべき磁気抵抗イメージセンサアレイ７１のサブアレイが選択される。増幅ステップ９０では、信号選択素子８９により選択された磁気抵抗イメージセンサアレイ７１のサブアレイが差動増幅器７８に電気的に接続され、それにより、アナログ電流又はアナログ電圧が増幅される。デジタル化ステップ９１では、ＡＤＣ９０が増幅ステップからのアナログ電圧をデジタル信号へ変換する。磁気抵抗イメージセンサアレイ７１の各線形誘導素子からの情報は数ビットに達する場合がある。記憶ステップ９２では、磁気抵抗イメージセンサアレイ７１からの未処理データが高速記憶回路８１に記憶される。画像処理ステップ９３において、未処理データは、解析されて、特定の時間及び場所に関連付けられる媒体の磁気特性であるデータフォーマットへと変換される。ステップ９３からのデジタル磁気画像データは長期記憶回路８４に記憶される。
【００５７】
距離９８を減少させるための本発明により提供される他の実施形態が図８，９，１０に示されており、これらの実施形態は図５の実施形態に基づく変形である。
【００５８】
図８の実施形態も、図３の実施形態におけるハウジング６１、永久磁石棒１５、磁気バイアスデバイス１４、及び、充填材６２を有し、これらは、明確な図を得るべく図８では省かれる。図８は、以下の態様が図５と異なる。第１に、ＰＣＢが存在せず、硬質支持体５９のみが存在する。第２に、フレキシブルプリント回路６０がＡＳＩＣ基板５１．（ｍ）の上端面及び下端面と接触する。第３に、感知素子アレイ基板５０．（Ｐ−１）は、ＡＳＩＣ基板５１．ｍよりも上側ではなく、ＡＳＩＣ基板５１．ｍと平行に配置される。第４に、ＡＳＩＣ基板５１．ｍは、感知素子アレイ基板５０．（Ｐ−１）よりも薄い。前述の違いに起因して、フレキシブルプリント回路６０を誘導面１００よりも完全に下側に位置させることができ、また、フレキシブルプリント回路６０が感知素子アレイ基板５１．（Ｐ−１）及びＡＳＩＣ基板５１．ｍの上端部に電気的に接続される。チップの厚さとは、チップのＺ軸方向のサイズのことである。
【００５９】
幾つかの形態は、図５の実施形態と同じであり、又は、図５の実施形態と機能的に同等である。図６に示される同一の素子は、感知素子アレイ基板５０．（Ｐ−１）上又はＡＳＩＣ基板５１．ｍ上に配置されるＶＲｅｇ７０、磁気抵抗イメージセンサアレイ７１、．．．、及び、増幅器７８などのシステム回路内の素子である。感知素子アレイ６５．（Ｐ−１）は感知素子アレイ基板５０．（Ｐ−１）の上端面６３上に位置される。集積回路の一部の素子は、ＡＳＩＣ基板５１．（ｍ）の下端に配置される。フレキシブルプリント回路６０は、ハウジング６１の外側に位置される素子又はデバイスに対する電気的な接続をもたらす。
【００６０】
図９は他の実施形態を示す。図９の実施形態も、図３におけるハウジング６１、永久磁石棒１５、磁気バイアスデバイス１４、及び、充填材６２を示し、これらは、明確な図を得るべく図９では省かれる。図６と同様に、ＶＲｅｇ７０、磁気抵抗イメージセンサアレイ７１、．．．、及び、増幅器７８などのシステム回路内の素子は全て、感知素子アレイ基板５０．（Ｐ−１）の上端面６３上に配置される。フレキシブルプリント回路６０と感知素子アレイ基板５０．（Ｐ−１）上に位置される素子との間の電気的な接続のために半田バンプ５７が使用される。集積回路の一部の素子は、感知素子アレイ基板５０．（Ｐ−１）の下端面６４上に配置される。フレキシブルプリント回路６０は、ハウジング６１の外側に位置される素子又はデバイスに対する電気的な接続をもたらす。
【００６１】
図１０は他の実施形態を示す。図１０の実施形態も、図３におけるハウジング６１、永久磁石棒１５、磁気バイアスデバイス１４、及び、充填材６２を示し、これらは、明確な図を得るべく図９では省かれる。図６と同様に、ＶＲｅｇ７０、磁気抵抗イメージセンサアレイ７１、．．．、及び、増幅器７８などのシステム回路内の素子は全て、感知素子アレイ基板５０．（Ｐ−１）上に配置される。ＡＳＩＣ基板は設けられない。
【００６２】
この実施形態ではＴＣＶ５５が設けられず、そのため、システム集積回路内の全ての素子が感知素子アレイ基板５０．（Ｐ−１）の上端面６３上に配置される必要がある。フレキシブルプリント回路６０と感知素子アレイ基板５０．（Ｐ−１）上に位置される素子との間の電気的な接続のために半田バンプ５７が使用される。フレキシブルプリント回路６０は感知素子アレイ基板５０．（Ｐ−１）よりも上側に位置される必要があり、また、そのような配置により、フレキシブルプリント回路６０の上端は、誘導面１００からＺ軸方向に延出する。フレキシブルプリント回路６０は、ハウジング６１の外側に位置される素子又はデバイスに対する電気的な接続をもたらす。
【図１】
0006512715.tif 000002
【図２】
0006512715.tif 000003
【図３】
0006512715.tif 000004
【図４】
0006512715.tif 000005
【図５】
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【図６】
0006512715.tif 000007
【図７】
0006512715.tif 000008
【図８】
0006512715.tif 000009
【図９】
0006512715.tif 000010
【図１０】
0006512715.tif 000011