(57)【特許請求の範囲】
【請求項１】
第１磁性層、前記第１磁性層上に設けられた非磁性層、および前記非磁性層上に設けられた第２磁性層を有する積層膜と、
前記第２磁性層上に設けられ、下面と、前記下面に対向する上面と、前記下面と前記上面と異なる側面と、を有する導体であって、前記下面の面積が前記上面の面積よりも小さくかつ前記下面の面積が前記第２磁性層の上面の面積よりも小さい導体と、
前記導体の前記側面に設けられた炭素膜であって、前記炭素膜の下面は前記第２磁性層の前記上面の外周の内側に位置する炭素膜と、
を備えた磁気抵抗素子。
【請求項２】
前記積層膜の積層方向に垂直な面における前記第２磁性層の下部の最大長さは、前記積層膜の積層方向に垂直な面における前記第１磁性層の上部の最大長さよりも小さい請求項１記載の磁気抵抗素子。
【請求項３】
前記導体は、Ｗ、Ｔｉ、Ｈｆ、Ｔａ、Ｚｒ、Ｎｂの群から選択された少なくとも１つの金属、または前記選択された金属の炭化物、窒化物、ホウ化物のいずれかを含む請求項１記載の磁気抵抗素子。
【請求項４】
請求項１乃至３のいずれかに記載の磁気抵抗素子と、
ソースおよびドレインのうちの一方が前記磁気抵抗素子の前記第１磁性層に電気的に接続される選択トランジスタと、
前記磁気抵抗素子の前記導体に電気的に接続される第１配線と、
前記選択トランジスタのソースおよびドレインの他方に電気的に接続される第２配線と、
前記選択トランジスタのゲートに電気的に接続される第３配線と、
を備えた磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗素子および磁気メモリに関する。
【背景技術】
【０００２】
一般的に、ＭＲＡＭ（Magnetic Random Access Memory）は、各メモリセルに記憶素子としてＭＴＪ（Magnetic Tunneling Junction）素子を備えている。このＭＴＪ素子は、磁化方向が固定された磁性体を備えた参照層と、磁化方向が可変の磁性体を備えた記憶層と、参照層と記憶層との間に設けられたトンネルバリア層（非磁性層）と、を備えている。ここで、磁性体の磁化方向が「固定されている」とは、参照層と記憶層との間に書き込み電流を流した前後で磁性体の磁化方向が不変であることを意味する。また、磁性体の磁化方向が「可変である」とは、参照層と記憶層との間に書き込み電流を流した前後で磁性体の磁化方向が変化可能であることを意味する。このＭＴＪ素子は、基板上に、参照層および記憶層のうちの一方の層、例えば参照層が設けられ、上記一方の層上にトンネルバリア層が設けられ、このトンネルバリア層上に他方の層である記憶層が設けられた構成を有している。
【０００３】
このＭＴＪ素子においては、記憶層上にコンタクトプラグが設けられ、このコンタクトプラグ上にこのコンタクトプラグに接続する配線が設けられる。コンタクトプラグは、記憶層から配線に向かう方向に垂直な断面が、記憶層から配線に向かう方向にほぼ同じサイズを有している。このため、コンタクトプラグと接続したＭＴＪ素子には面内に均一に電流が流れる。
【０００４】
このような構成を有するＭＴＪ素子は、ＭＴＪ素子を形成する際に、参照層、トンネルバリア層、記憶層からなる積層構造はＭＴＪ素子の平面形状に合わせてパターニングされる。このとき、上記積層構造の側面には、加工による損傷が積層構造の内側に向かって２ｎｍ程度生じる。この損傷が生じた部分に流れる電流は、ＭＴＪ素子の書き込み動作におけるスピン注入磁化反転に対して有効に寄与しない。特に、ＭＴＪ素子のサイズが２０ｎｍ以下の場合、ＭＴＪ素子の断面積における損傷部分の割合が高くなる。このため、ＭＴＪ素子のサイズが大きい場合と比較して、書き込み動作特性が劣化する。サイズが２０ｎｍ以下のＭＴＪ素子において動作特性を維持するためには、ＭＴＪ素子の側面側の端部に流れる電流を減らし、損傷部分に流れる電流の割合を低くすることが必要となる。
【０００５】
ＭＴＪ素子の側面側の端部における電流密度を下げる方法の一つとして、ＭＴＪ素子に流入する電流経路を絞ることが挙げられる。ＭＴＪ素子の上部とコンタクトプラグとの接合面において、ＭＴＪ素子の断面積に対して、コンタクトプラグの断面積を小さくすることで、ＭＴＪ素子に流入する電流経路がＭＴＪ素子の中央部に絞られ、ＭＴＪ素子の中央部を流れる電流の割合が高くなる。このため、損傷が入っていない、ＭＴＪ素子の中央部を流れる電流は、スピン注入磁化反転に有効に寄与する。その結果、高速、低電流でのスピン注入磁化反転が可能となり、ＭＴＪ素子の書き込み特性向上につながる。
【０００６】
一方、電流経路にとなるコンタクトプラグは、熱の伝導経路にもなるため、単純に電流経路を絞ってしまうと、主にＭＴＪ素子のトンネル絶縁膜部分で発生するジュール熱を放熱しにくくなり、動作中のＭＴＪ素子の温度が上昇する。このため、ＭＴＪ素子の読み出し時にリードディスターブが起きやすくなるという問題がある。ＭＴＪ素子の温度の上昇により、ＭＴＪ素子の磁化反転電流が低下すると同時に、ＭＴＪ素子の抵抗変化率（ＭＲ比）も低下する。ＭＲ比が低下すると、読み出し信号強度を確保するために、読み出し電流を大きくとらなければならない。その結果、読み出し動作マージンが小さくなり、リードディスターブ（読み出し時に誤書き込みする現象）が発生することが生じる。
【０００７】
特に、電流経路を狭窄することによって、ＭＴＪ素子とコンタクトプラグとの接触抵抗が大きくなるため、ＭＴＪ素子の読み出し信号強度が更に低下するという問題が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１４０８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、高速、低電流でのスピン注入磁化反転を行うことができるとともに温度上昇を抑制することができる磁気抵抗素子および磁気メモリを提供する。
【課題を解決するための手段】
【００１０】
本実施形態による磁気抵抗素子は、第１磁性層、前記第１磁性層上に設けられた非磁性層、および前記非磁性層上に設けられた第２磁性層を有する積層膜と、前記第２磁性層上に設けられ、下面と、前記下面に対向する上面と、前記下面と前記上面と異なる側面と、を有する導体であって、前記下面の面積が前記上面の面積よりも小さくかつ前記下面の面積が前記第２磁性層の上面の面積よりも小さい導体と、前記導体の前記側面に設けられ炭素を含む膜と、を備えている。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による磁気抵抗素子を示す断面図。
【図２】第１実施形態の第１変形例による磁気抵抗素子を示す断面図。
【図３Ａ】第１実施形態の第２変形例による磁気抵抗素子を示す断面図。
【図３Ｂ】第１実施形態の第３変形例による磁気抵抗素子を示す断面図。
【図４】炭素、ＭＴＪ素子に用いられる材料、およびその周辺材料に関する熱伝導率および電気抵抗率を示す図。
【図５】第１変形例の磁気抵抗素子において、一定の電流を流しかつ側壁膜の厚さを変えた場合の、磁気抵抗素子の温度変化を計算した結果を示す図。
【図６】第１変形例の磁気抵抗素子において、一定の電流を流しかつ磁気抵抗素子のサイズを変化させた場合の磁気抵抗素子の温度変化を計算した結果を示す図。
【図７】第２実施形態による磁気抵抗素子を示す断面図。
【図８】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図９】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１０】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１１】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１２】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１３】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１４】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１５】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１６】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１７】第２実施形態の磁気抵抗素子の製造工程を示す断面図。
【図１８】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図１９】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２０】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２１】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２２】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２３】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２４】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２５】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２６】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２７】第３実施形態による磁気抵抗素子の製造工程を示す断面図。
【図２８】第４実施形態による磁気メモリのメモリセルを示す断面図。
【図２９】第４実施形態による磁気メモリを示す回路図。
【図３０】第１実施形態の一変形例による磁気抵抗素子を示す断面図。
【発明を実施するための形態】
【００１２】
以下に、図面を参照して実施形態について説明する。
【００１３】
（第１実施形態）
第１実施形態による磁気抵抗素子の断面を図１に示す。この第１実施形態の磁気抵抗素子１は基板１０上に形成された配線１１上に設けられたＭＴＪ素子であって、配線１１上に設けられた参照層１２と、参照層１２上に設けられたトンネルバリア層１４と、トンネルバリア層１４上に設けられた記憶層１６と、記憶層１６上に設けられたキャップ層１８と、キャップ層１８上に設けられ、キャップ層１８から上方に向かうに連れて断面積が増大する形状、例えば逆テーパ形状を有する導体（例えばコンタクトプラグ）２０と、コンタクトプラグ２０の側面に設けられた側壁膜２２と、を備えている。なお、本実施形態では、配線１１上に、参照層１２、トンネルバリア層１４、および記憶層１６がこの順序で積層された構造を有しているが、逆に積層された構造を有していてもよい。この場合は、配線１１上に、記憶層１６、トンネルバリア層１４，および参照層１２がこの順序で積層された構造となる。また、コンタクトプラグ２０は上面が配線２４に接合する。配線１１と、配線２４は、交差する方向に互いに延在している。なお、第１実施形態においては、参照層１２および記憶層１６は、磁化方向が膜面に垂直な垂直磁気異方性を有していてもよいし、磁化方向が膜面に平行であってもよい。ここで、「膜面」とは、積層方向に平行な磁性層の面を云う。
【００１４】
本実施形態においては、参照層１２、トンネルバリア層１４、記憶層１６、およびキャップ層１８からなる積層膜１９は、積層方向に垂直な平面による断面形状が同一である。すなわち、参照層１２とトンネルバリア層１４との接合面積、トンネルバリア層１４と記憶層１６との接合面積、および記憶層１６とキャップ層１８との接合面積は、同一となっている。しかし、図３０に示す一変形例ように、配線１１，参照層１２、トンネルバリア層１４、および記憶層１６からなる積層体は下面から上面に向かうにつれて断面積が連続的に減少するテーパ形状を有していてもよい。コンタクトプラグ２０は、キャップ層１８との接合面積は配線２４との接合面積よりも小さい。側壁膜２２は、例えば、コンタクトプラグ２０の側面を覆うように設けられ、コンタクトプラグ２０よりも高い熱伝導率かつ高い電気抵抗率の材料を含む。なお、磁気抵抗素子１の周囲は、絶縁体、例えばＳｉＯ２からなる保護膜２８で覆われている。
【００１５】
コンタクトプラグ２０の側面に高熱伝導率且つ高電気抵抗率の材料からなる側壁膜２２を設けることにより、側壁膜２２を通して効率的に放熱することが可能になるとともに電流狭窄効果を保つことが可能になり、高い書き込み効率および低い書き込みエラー率のＭＴＪ素子を実現することができる。
【００１６】
特に、第１実施形態のように、コンタクトプラグ２０の断面形状としてコンタクトプラグ２０の底面（キャップ層１８側の断面）の面積に比べて、コンタクトプラグ２０の上面（配線２４側の面）の面積が大きい形状の場合、電流狭窄効果を維持しつつ、コンタクト抵抗の増加を最小限に抑えることができる。その結果、ＭＴＪ素子１の読み出し信号強度を大きくとることが可能となる。
【００１７】
また、第１実施形態においては、側壁膜２２は、コンタクトプラグ２０の側面の下端部における前記積層膜の積層方向に垂直な面の断面積が上記側面の上端部における上記積層方向に垂直な面の断面積よりも大きい。また、側壁膜２２は、上記積層膜の積層方向に垂直な面における断面積がコンタクトプラグ２０の下から上に向かうにつれて減少する部分を含む。
【００１８】
第１実施形態では、コンタクトプラグ２０とキャップ層１８との接合面において、側壁膜２２の外周と、参照層１２、トンネルバリア層１４、記憶層１６、およびキャップ層１８からなる積層膜の外周は同じサイズ（幅）となる構造を有している。すなわち、図１に示す第１実施形態では、側壁膜２２は、キャップ層１８から配線２４に向かうに連れて膜厚が薄くなるように設けられる。ここで、幅とは、積層膜の積層方向に直交する面で切断した断面において周囲の２点間の最大距離を意味する。例えば、断面が長方形であれば対角線の長さを意味し、断面が楕円であれば長軸の長さを意味する。
【００１９】
（第１変形例）
しかし、図２に示す第１実施形態の第１変形例のように、側壁膜２２は、コンタクトプラグ２０の外周形状に沿ってほぼ一様の厚さで設けられていてもよい。すなわち、第１変形例においては、第１実施形態と異なり、コンタクトプラグ２０とキャップ層１８との接合面において、側壁膜２２の外周は、参照層１２、トンネルバリア層１４、記憶層１６、およびキャップ層１８からなる積層膜の外周と同じサイズではなく、積層膜の外周のサイズよりも小さい。
【００２０】
（第２変形例）
第１実施形態の第２変形例による磁気抵抗素子の断面を図３Ａに示す。この第２変形例の磁気抵抗素子１は、図１に示す第１実施形態において、記憶層１６およびキャップ層１８の外周のサイズ（幅）が、参照層１２およびトンネルバリア層１４の外周のサイズ（幅）よりも小さい構造を有している。このような構成とすることにより、第１実施形態に比べて記憶層１６における電流密度が高くなり、スピン注入磁化反転が生じやすくなる。なお、第１実施形態の第２変形例においては、側壁膜２２は、コンタクトプラグ２０の側面の下端部における前記積層膜の積層方向に垂直な面の断面積が上記側面の上端部における上記積層方向に垂直な面の断面積よりも大きい。また、側壁膜２２は、上記積層膜の積層方向に垂直な面における断面積がコンタクトプラグ２０の下から上に向かうにつれて減少する部分を含む。
【００２１】
（第３変形例）
第１実施形態の第３変形例による磁気抵抗素子の断面を図３Ｂに示す。この第３変形例の磁気抵抗素子１は、図２に示す第１実施形態の第１変形例において、記憶層１６およびキャップ層１８の外周のサイズ（幅）が、参照層１２およびトンネルバリア層１４の外周のサイズ（幅）よりも小さい構造を有している。この第３変形例も、第２変形例と同様に、第１実施形態に比べて記憶層１６における電流密度が高くなり、スピン注入磁化反転が生じやすくなる。
【００２２】
（側壁膜２２の材料）
次に、第１実施形態および第１乃至第３変形例の磁気抵抗素子１における側壁膜２２について説明する。
【００２３】
コンタクトプラグ２０の側壁膜２２は、例えばＣ（炭素）のように熱伝導率１ｃａｌ／（ｃｍ・ｓ・℃）以上で、電気抵抗率１０１４Ω・ｃｍ以上の特性を持つ材料を含む膜である。図４に、炭素、ＭＴＪ素子に用いられる材料、およびその周辺材料に関する熱伝導率および電気抵抗率を示す。図４からわかるように、炭素（Ｃ）は、ＭＴＪ素子の材料や電極材料よりも熱伝導率が高く、且つ絶縁膜と同程度の高電気抵抗率を有している。このため、コンタクトプラグ２０の側壁膜２２の材料に適している。側壁膜２２は、炭素原子の割合が５０ａｔｍ％以上、かつ側壁膜２２中の水素原子の割合が１０ａｔｍ％以下となる材料を用いることが好ましい。
【００２４】
図２に示す第１実施形態の第１変形例において、側壁膜として炭素を用い、キャップ層１８とコンタクトプラグ２０との接合面で、キャップ層１８の幅が２０ｎｍ、コンタクトプラグ２０の幅が２ｎｍであるＭＴＪ素子１を用意する。このＭＴＪ素子１において一定の電流（書き込み電流または読み出し電流）を流しかつ側壁膜２２の外周と内周との間の厚さを変えた場合の、ＭＴＪ素子１の温度変化、すなわち記憶層１６および参照層１２の温度変化を計算した結果を図５に示す。図５において、ＭＴＪ素子の温度変化が負である意味は、側壁膜が無い場合に比べて側壁膜２２が有る場合は、ＭＴＪ素子１の温度が下がることを意味する。側壁膜２２の外周と内周との間の厚さが０．５ｎｍでも、側壁膜が無い場合に比べてＭＴＪ素子１の温度が低下することがわかる。これは、側壁膜２２の放熱効果は非常に薄い側壁膜２２でも有効に働くことを意味する。図５は計算結果であるため、実際の作製試料のラフネスなどを考慮すると、側壁膜２２の外周と内周との間の厚さは２ｎｍ以上であることが好ましい。
【００２５】
図２に示す第１実施形態の第１変形例において、側壁膜として外周と内周との間の厚さが２ｎｍの炭素膜を用い、キャップ層１８とコンタクトプラグ２０との接合面で、キャップ層１８の幅が２０ｎｍ、コンタクトプラグ２０の幅が２ｎｍであるＭＴＪ素子１を用意する。このＭＴＪ素子１において、ＭＴＪ素子１のサイズ、すなわち記憶層１６および参照層１２のサイズを変化させた場合のＭＴＪ素子１の温度変化を計算した結果を図６に示す。記憶層１６および参照層のサイズとは、積層方向に直交する面で切断したときの断面の幅を意味する。例えば、断面が長方形の場合は、対角線の長さを意味し、断面が楕円の場合は長軸の長さを意味する。図６において、ＭＴＪ素子１の温度変化が負である意味は、側壁膜が無い場合に比べて側壁膜が有る場合には、ＭＴＪ素子１の温度が下がることを意味する。ＭＴＪ素子のサイズが小さいほど、側壁膜２２が有ることによってＭＴＪ素子１の温度を下げる効果が大きいことがわかる。特に、ＭＴＪ素子のサイズ（幅）が２０ｎｍ以下で、側壁膜による温度上昇の抑制効果が大きいことがわかる。
【００２６】
以上のことから、記憶層１６またはキャップ層１８と、コンタクトプラグ２０との接合面において、記憶層１６またはキャップ層１８の幅とコンタクトプラグ２０の幅との差が４ｎｍ以上であることが好ましい。コンタクトプラグ２０の断面積の狭窄目的は、ＭＴＪ素子１の側壁の損傷部分に流れる電流を少なくするためであり、コンタクトエリアと記憶層１６またはキャップ層１８とが損傷エリアでコンタクトすることを避けるためである。また、電流狭窄に起因する読み出し信号の強度低下をおおよそ１％以内に抑えるために、コンタクトプラグ２０の幅は５ｎｍ以上、かつコンタクトプラグ２０の高さは１０ｎｍ以下であることが好ましい。
【００２７】
本実施形態においては、コンタクトプラグ２０が狭窄された構造を有するため、記憶層１６またはキャップ層１８とコンタクトプラグ２０との接合面において、コンタクトプラグ２０の電流密度が高くなる。そのため、エレクトロマイグレーションによるコンタクトプラグの継時劣化が起こりやすくなり、ＭＴＪ素子の信頼性が劣化する可能性がある。そこで、本実施形態では、コンタクトプラグ２０のエレクトロマイグレーションを防ぐためには、コンタクトプラグ２０の材料として、高融点金属材料の炭化物、窒化物、ホウ化物を使用することが好ましい。具体的には、Ｗ、Ｔｉ、Ｈｆ、Ｔａ、Ｚｒ、Ｎｂからなる群から選択された少なくとも１つの元素を含む金属、または選択された金属の炭化物、窒化物、またはホウ化物が用いられる。
【００２８】
以上説明したように、第１実施形態および第１乃至第３変形例によれば、高速、低電流でのスピン注入磁化反転を行うことが可能でかつ温度上昇を抑制することが可能な磁気抵抗素子を提供することができる。また、読み出し信号強度の低下を抑制することができる。
【００２９】
なお、上記構造のように上部電極とＭＴＪの接触領域が最も狭窄された伝導領域であるＭＴＪ構造の場合、幅が２０ｎｍ以下のような微細なＭＴＪ素子では、上部電極とＭＴＪ素子とのコンタクト部分の周囲を炭素含有膜で覆うことは別の利点がある。一般に、上部電極の側壁は酸化物や窒化物の絶縁体で被覆される。このような構造にすることで、その後の加熱工程による層間絶縁膜からの酸素や水分の移動による電極の腐食を抑制できる。一方、側壁膜をＣＶＤやスパッタで形成することで活性な酸素や窒素、水分などが電極金属と反応し、電極抵抗の大幅な上昇を起こしうるため、形成工程はある限定を受ける。また、加熱工程でも側壁膜と電極との反応により絶縁物に近い抵抗を有する化合領域を形成しうるため加熱条件の限定を受け得る。そのため、電極金属との反応物形成では極端な抵抗上昇を起こしにくい炭素で、最も細い伝導領域を覆うことは安定な電極抵抗を得る、ひいては歩留まり向上の観点で効果がある。
【００３０】
本効果は、コンタクト部分が炭素含有膜で完全に覆われている必要はなく、コンタクトの側面の一部分を覆っているだけでも、コンタクトの抵抗の上昇を抑制する効果はある。
【００３１】
コンタクト部分を炭素含有膜で覆うことにより、加熱工程においてコンタクト部分の抵抗の上昇を抑制するためには、炭素含有膜にＦｅ，Ｃｏ，Ｍｎ，Ｃｒなどの３ｄ遷移金属材料が含まれていることがより好ましい。炭素含有膜に３ｄ遷移金属が含まれることにより、炭素含有膜の熱安定性が向上する。したがって、加熱工程に対してコンタクト部分の抵抗の上昇を抑制する効果が高まる。
【００３２】
（第２実施形態）
第２実施形態による磁気抵抗素子を図７に示す。この第２実施形態の磁気抵抗素子１は、絶縁体からなる素子分離領域１１０によって分離された半導体基板１００上に形成される。半導体領域１１上には、配線１１が形成され、この配線１１上に磁気抵抗素子１が設けられる。この磁気抵抗素子１は、図１に示す第１実施形態の磁気抵抗素子である。すなわち、この磁気抵抗素子１は、配線１１上に設けられた積層膜１９と、この積層膜１９上に設けられた逆テーパ形状のコンタクトプラグ２０と、コンタクトプラグ２０の側面に設けられた側壁膜２２と、を備えている。積層膜１９は、図１に示すように。参照層１２と、参照層１２上に設けられたトンネルバリア層１４と、トンネルバリア層１４上に設けられた記憶層１６と、記憶層１６上に設けられたキャップ層１８と、を備えている。
【００３３】
この第２実施形態においては、参照層１２および記憶層１６は、垂直磁気異方性を有している。また、積層膜１９の上面において、コンタクトプラグ２０と接合しており、接合面におけるコンタクトプラグ２０の幅は、積層膜１９の幅に比べて小さい。コンタクトプラグ１０は上面で配線２４と接続し、コンタクトプラグ２０の下面における積層膜１９との接触面積に比べて、コンタクトプラグ２０の上面における配線２４との接触面積の方が大きい。
【００３４】
また、配線１１およびＭＴＪ素子１の側面、すなわち配線１１，積層膜１９、およぶ側壁膜２２のそれぞれの側面は保護膜２８によって覆われている。この保護膜２８は、半導体領域１００に接してから素子分離領域１１０まで延在している。保護膜２８の外周を覆うように層間絶縁膜２９が設けられている。
【００３５】
この第２実施形態の磁気抵抗素子１も、第１実施形態と同様に、高速、低電流でのスピン注入磁化反転を行うことが可能でかつ温度上昇を抑制することが可能な磁気抵抗素子を提供することができる。また、読み出し信号強度の低下を抑制することができる。
【００３６】
（製造方法）
次に、第２実施形態の磁気抵抗素子１の製造方法を図８乃至図１７を参照して説明する。
【００３７】
まず、図８に示すように、例えば、図示しないトランジスタが形成された半導体基板１００上に、配線材料層２１０を形成する。次に、ＣＭＰにより、配線材料層２１０の表面を平坦化する。
【００３８】
次に、図９に示すように、配線材料層２１０上に、ＭＴＪ素子を形成するための材料層２２０を形成する。この材料層２２０は、参照層となる第１磁性材料層（図示せず）、この第１磁性材料層上に設けられトンネルバリア層となる非磁性材料層（図示せず）、この非磁性材料層上に設けられ記憶層となる第２磁性材料層（図示せず）、および第２磁性材料層上に設けられたキャップ層となる導電材料層を備えている。材料層２２０上にハードマスク層２３０を形成し、ハードマスク層２３０上にレジスト膜２４０を形成する。ハードマスク層２３０は、Ｃ（カーボン）を含み、熱伝導率が１ｃａｌ／（ｃｍ・ｓ・℃）以上、電気抵抗率１０×１３Ω・ｃｍ以上の高熱伝導かつ高電気抵抗材料が用いられる。このハードマスク層２３０は加工されて側壁膜２２となる。
【００３９】
次に、図１０に示すように、フォトリソグラフィにより、レジスト膜２４０をＭＴＪ素子形状にパターニングし、レジストパターン２４０ａを形成する。
【００４０】
次に、図１１に示すように、レジストパターン２４０ａをマスクとしてハードマスク層２３０を異方性エッチング（例えば、ＲＩＥ（Reactive Ion Etching））することにより、ハードマスク層２３０をパターニングし、ハードマスクパターン２３０ａを形成する。その後、ハードマスクパターン２３０ａをマスクとして材料層２２０を異方性エッチングすることにより、材料層２２０および配線材料層２１０をパターニングする。その結果、第１実施形態の積層膜１９および配線１１が形成される。材料層２２０と配線材料層２１０を加工する際、ハードマスクパターン２３０ａの側面にイオンビームが照射されると同時に、ＭＴＪ素子の材料層２２０および配線材料層２１０のエッチングによる再付着物が付着する。その結果、ＭＴＪ素子の材料層２２０と配線材料層２１０のエッチングによる再付着物がハードマスクパターン２３０ａの側面から内部へ打ち込まれる。
【００４１】
次に、図１２に示すように、半導体基板上の全面に保護膜２８を形成する。その結果、配線１１の側面と、積層膜１９の側面と、ハードマスクパターン２３０ａの側面および上面が保護膜２８で覆われる。
【００４２】
次に、図１３に示すように、保護膜２８を覆うように層間絶縁膜２９を形成する。続いて、図１４に示すように、ＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜２９の上面を平坦化する。なお、この平坦化工程では、ハードマスクパターン２３０ａの上面を露出させない。
【００４３】
次に、図１５に示すように、ＲＩＥにより層間絶縁膜２９をエッチバックする。このエッチバックは、図１５に示すように、ハードマスクパターン２３０ａの上面が露出するまで継続する。
【００４４】
次に、図１６に示すように、ハードマスクパターン２３０ａの中央部をエッチングし、底面が積層膜１９の上面となるコンタクトホール２１を形成することにより、ハードマスクパターン２３０ａは側壁膜２２となる。ハードマスクパターン２３０ａはカーボンを主成分としているため、酸素ガスを用いたＲＩＥでエッチングできる。ただし、ハードマスクパターン２３０ａの側面は、ＭＴＪ素子材料層と下部配線材料層の加工時に、ＭＴＪ素子材料と下部配線材料のエッチング再付着物が打ち込まれている。ＭＴＪ材料が打ち込まれたハードマスクパターンの側面のエッチングレートは、酸素イオンのアシストが強い場合に比べて、酸素イオンのアシストが弱い場合は、エッチングレートが遅い。一方、ハードマスクパターンの芯部分は、ＭＴＪ材料が打ち込まれていないため、酸素イオンのアシストが弱くてもエッチングレートが速い。このことを利用して、ＭＴＪ材料が打ち込まれたハードマスクパターンの側面を残すために、バイアス電力の低い酸素ＲＩＥでエッチングを行う。具体的には、例えば、ＩＣＰ−ＲＩＥ装置を用いて、酸素ガス４０ｓｃｃｍ、プロセス圧力１５ｍＴｏｒｒ、プラズマ電力１００Ｗ、バイアス電力２０Ｗ、温度１５℃、オーバーエッチング１２０％の条件で、ハードマスクエッチングを行う。
【００４５】
また、マイクロローディング効果により、コンタクトホール底面近傍でエッチングレートが低下するため、図１６に示すように、底面積に比べて上面積が小さいようなコンタクトホール２１を形成することが可能となる。
【００４６】
次に、図１７に示すように、コンタクトホール２１を埋め込むとともに、側壁膜２２、保護膜２８、および層間絶縁膜２９の上面を覆うように、配線材料層２５０を形成する。その結果、コンタクトホール２１内に配線材料が充填され、積層膜１９上にコンタクトプラグ２０が形成される。続いて、配線材料層２５０を加工することにより、コンタクトプラグ２０に接続する配線２４を形成し、図７に示す第２実施形態の磁気抵抗素子１を形成する。
【００４７】
（第３実施形態）
第３実施形態による磁気抵抗素子の製造方法について図１８乃至図２７を参照して説得瞑する。この第３実施形態の製造方法は、図２に示す第１実施形態の第１変形例と同様に、側壁膜２２の外周と積層膜１９の外周が一致していない場合の製造方法である。
【００４８】
この第３実施形態の製造方法は、図８乃至図１４に示す工程までは、第２実施形態の製造方法と同様に行う。層間絶縁膜２９の上面をＣＭＰで平坦化下後、図１８に示すように、ＲＩＥにより層間絶縁膜２９をエッチバックする。このエッチバックは、図１８に示すように、ハードマスクパターン２３０ａの全体が露出するまで継続する。
【００４９】
次に、図１９に示すように、ハードマスクパターン２３０ａをエッチングすることにより、ハードマスクパターン２３０ａを除去する。続いて、図２０に示すように、半導体基板上の全面に層間絶縁膜２６０を形成する。
【００５０】
次に、図２１に示すように、層間絶縁膜２６０上にフォトレジスト２６５を塗布し、フォトリソグラフィ技術によりフォトレジスト２６５をパターニングし、ＭＴＪ素子直上のフォトレジスト２６５の領域に開口２６６を形成する。
【００５１】
次に、図２６に示すように、開口２６６が設けられたフォトレジスト２６５をマスクとして層間絶縁膜２６０をエッチングすることにより、層間絶縁膜２６０に開口２６１を形成する。マイクロローディング効果を利用し、開口２６１の底面の面積より開口２６１の上部の面積の方が大きくなるよう、エッチング条件を調節する。
【００５２】
次に、図２３に示すように、フォトレジスト２６５除去する。続いて、図２４に示すように、層間絶縁膜２６０上および開口２６１内に炭素膜２７０を形成する。層間絶縁膜２６０に形成した開口２６１の底面および側壁に均一に炭素膜２７０を形成する。
【００５３】
次に、図２５に示すように、異方性エッチングにより、層間絶縁膜２６０の開口２６１の底面および開口２６１外の炭素膜２７０を除去する。その結果、層間絶縁膜２６０の側壁に炭素を含む側壁膜２２が形成される。
【００５４】
次に、図２６に示すように、側壁膜２２を覆うように配線材料膜２８０を形成する。その結果、開口２６１内に配線材料膜２８０が充填され、ＭＴＪ素子の積層膜１９上にコンタクトプラグ２０が形成される。続いて、図２７に示すように、配線材料膜を加工し、配線２４を形成する。
【００５５】
この第３実施形態の製造方法によって製造された磁気抵抗素子も、第１実施形態の第１変形例と同様に、高速、低電流でのスピン注入磁化反転を行うことが可能でかつ温度上昇を抑制することが可能な磁気抵抗素子を提供することができる。また、読み出し信号強度の低下を抑制することができる。
【００５６】
（第４実施形態）
第４実施形態による磁気メモリについて図２８および図２９を参照して説明する。第４実施形態の磁気メモリは少なくとも１個のメモリセルを有し、このメモリセルの断面図を図２８に示す。メモリセル５３は、第１乃至第３実施形態ならびにそれらの変形例のいずれかの磁気抵抗素子（ＭＴＪ素子）を記憶素子として有している。以下の説明では、メモリセル５３は、第１実施形態の磁気抵抗素子１を記憶素子として備えているものとする。
【００５７】
図２８に示すように、磁気抵抗素子（ＭＴＪ素子）１の上面は、配線２４を介してビット線３２に接続されている。また、ＭＴＪ素子１の下面は、配線１１、引き出し電極３４、およびプラグ３５を介して、半導体基板３６の表面のソース／ドレイン領域のうちドレイン領域３７ａと接続されている。ドレイン領域３７ａは、ソース領域３７ｂ、基板３６上に形成されたゲート絶縁膜３８、ゲート絶縁膜３８上に形成されたゲート電極３９と共に、選択トランジスタＴｒを構成する。選択トランジスタＴｒとＭＴＪ素子１とは、ＭＲＡＭの１つのメモリセルを構成する。ソース領域３７ｂは、プラグ４１を介してもう１つのビット線４２と接続されている。なお、引き出し電極３４を用いずに、下部電極３３の下方にプラグ３５が設けられ、下部電極３３とプラグ３５が直接接続されていてもよい。ビット線３２、４２、電極３１、３３、引き出し電極３４、およびプラグ３５、４１は、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕのいずれかの元素から形成されている。
【００５８】
本実施形態の磁気メモリとしてのＭＲＡＭは、図２８に示す１つのメモリセルが例えば行列状に複数個設けられることにより、ＭＲＡＭのメモリセルアレイが形成される。
【００５９】
図２９は第４実施形態による磁気メモリ３００の回路図である。図２９に示すように、ＭＴＪ素子１と選択トランジスタＴｒとを備えたメモリセル５３がマトリクス状に配置されている。同じ列に属するメモリセル５３の一方の端子は同一のビット線３２に接続され、他方の端子は同一のビット線４２に接続されている。同じ行に属するメモリセル５３の選択トランジスタＴｒのゲート電極（ワード線）３９は相互に接続され、さらにロウデコーダ５１と接続されている。
【００６０】
ビット線３２は、トランジスタ等のスイッチ回路５４を介して電流ソース／シンク回路５５と接続されている。また、ビット線４２は、トランジスタ等のスイッチ回路５６を介して電流ソース／シンク回路５７と接続されている。電流ソース／シンク回路５５、５７は、書き込み電流を、接続されたビット線３２、４２に供給したり、接続されたビット線３２、４２から引き抜いたりする。
【００６１】
ビット線４２は、また、読み出し回路５２に接続されている。読み出し回路５２は、ビット線３２に接続されていてもよい。読み出し回路５２は、読み出し電流回路、センスアンプ等を含んでいる。
【００６２】
書き込みの際、書き込み対象のメモリセルと接続されたスイッチ回路５４、５６および選択トランジスタＴｒがオンすることにより、書き込み対象のメモリセルを介する電流経路が形成される。そして、電流ソース／シンク回路５５、５７のうち、書き込まれるべき情報に応じて、一方が電流ソースとして機能し、他方が電流シンクとして機能する。この結果、書き込まれるべき情報に応じた方向に書き込み電流が流れる。
【００６３】
書き込み速度としては、数ナノ秒から数マイクロ秒までのパルス幅を有する電流でスピン注入書込みを行うことが可能である。
【００６４】
読み出しの際、書き込みと同様にして指定されたＭＴＪ素子１に、読み出し電流回路５２によって磁化反転を起こさない程度の小さな読み出し電流が供給される。そして、読み出し回路５２のセンスアンプは、ＭＴＪ素子１の磁化の状態に応じた抵抗値に起因する電流値あるいは電圧値を、参照値と比較することで、その抵抗状態を判定する。
【００６５】
なお、読み出し時は、書き込み時よりも電流パルス幅が短いことが望ましい。これにより、読み出し時の電流での誤書込みが低減される。これは、書き込み電流のパルス幅が短い方が、書き込み電流値の絶対値が大きくなるということに基づいている。
【００６６】
以上説明したように、本実施形態によれば、低い飽和磁化、高い垂直磁気異方性を有し、かつ高磁気抵抗比を持った磁気抵抗素子を備えた磁気メモリを得ることができる。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
１  磁気抵抗素子（ＭＴＪ素子）
１１  配線
１２  参照層
１４  トンネルバリア層（非磁性層）
１６  記憶層
１８  キャップ層
２０  コンタクトプラグ
２２  側壁膜
２４  配線
２８  保護膜  
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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