(57)【特許請求の範囲】
【請求項１】
複数の回路が接続される共用パッドと、
前記共用パッドと内部ロジック回路との間に接続される駆動トランジスタ、及び、動作モードに基づき前記駆動トランジスタを駆動する駆動制御回路を備えるレギュレータ回路と、
前記共用パッドに接続されるインタフェース回路と、を有し、
前記駆動制御回路は、
前記共用パッドに与えられる電源を前記レギュレータ回路により降圧して生成した内部電源を前記内部ロジック回路に供給する第１の動作モードと、前記共用パッドを前記インタフェース回路が信号の送受信に用いる第２の動作モードと、前記共用パッドと前記内部ロジック回路とを配線として接続する第３の動作モードと、の少なくとも２つの動作モードを備え、
前記第１の動作モードでは、前記駆動トランジスタに前記内部電源の電圧を一定に維持する制御信号を与え、
前記第２の動作モードでは、前記駆動トランジスタに前記駆動トランジスタを遮断状態とする第１の論理レベルの制御信号を与え、
前記第３の動作モードでは、前記駆動トランジスタに前記第１の論理レベルとは逆の論理レベルである第２の論理レベルの制御信号を与える半導体装置。
【請求項２】
前記半導体装置は、いずれの動作モードで前記レギュレータ回路を動作させるかを決定する動作モード設定値を記憶し、記憶した動作モード設定値を書き換え可能な不揮発性記憶部を有し、前記駆動制御回路は、起動時に前記動作モード設定値を読み出すこと動作モードが決定される請求項１に記載の半導体装置。
【請求項３】
前記レギュレータ回路は、前記駆動トランジスタとして、
第１の制御信号により制御され、かつ、前記共用パッドと前記内部ロジック回路との間に直列に接続される第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとを接続する配線と接地配線との間に接続され、前記第１の制御信号と異なる電圧レベルの第２の制御信号により制御される第３のトランジスタと、を有し、
前記駆動制御回路は、
前記第１の動作モードでは、前記第１の制御信号を前記内部電源の電圧を一定に維持する電圧レベルとし、前記第２の制御信号を接地電圧とし、
前記第２の動作モードでは、前記第１の制御信号を前記第１の論理レベルとし、前記第２の制御信号を前記第２の論理レベルとし、
前記第３の動作モードでは、前記第１の制御信号を前記第２の論理レベルとし、前記第２の制御信号を前記第１の論理レベルとする請求項１に記載の半導体装置。
【請求項４】
前記駆動制御回路は、前記第１の制御信号及び前記第２の制御信号のうち前記第２の論理レベルとなる制御信号の電圧レベルを前記第１の論理レベルとし、その後に所定の遅延時間をもって、前記第１の論理レベルとなっている制御信号の電圧レベルを前記第２の論理レベルに切り替える請求項３に記載の半導体装置。
【請求項５】
前記第３の動作モードでは、前記共用パッドに、前記内部電源の電圧に相当する電圧を有する外部電源、接地電圧を有する接地電源、及び、バイパスコンデンサの１つが接続される請求項１に記載の半導体装置。
【請求項６】
前記駆動トランジスタは、Ｎ型の半導体で形成される請求項１に記載の半導体装置。
【請求項７】
複数の回路が接続される共用パッドと、
前記共用パッドと内部ロジック回路との間に接続される第１の導電型の駆動トランジスタ、及び、動作モードに基づき前記駆動トランジスタを駆動する駆動制御回路を備えるレギュレータ回路と、
前記共用パッドに接続されるインタフェース回路と、を有し、
前記駆動制御回路は、
前記共用パッドに与えられる電源を前記レギュレータ回路により降圧して生成した内部電源を前記内部ロジック回路に供給する第１の動作モードと、前記共用パッドを前記インタフェース回路が信号の送受信に用いる第２の動作モードと、を備え、
前記第１の動作モードでは、前記駆動トランジスタに前記内部電源の電圧を一定に維持する制御信号を与え、
前記第２の動作モードでは、前記駆動トランジスタに前記駆動トランジスタを遮断状態とする第１の論理レベルの制御信号を与える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば外部から与えられる電源を内部回路に供給する内部電源に変換するレギュレータ回路と、装置の外部と信号の送受信を行うインタフェース回路と、を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、同じ設計で製造されたダイを異なるピン数のパッケージに搭載する、或いは、半導体装置の機能の一部を有効化又は無効化することで同じ設計で製造されたダイを用いて見かけ上機能が異なる製品を複数種類準備することで、少ないダイの種類で顧客の多様なニーズに対応することが行われている。このような対応を行う場合、１つのパッドに対して定義される機能を切り替えることで、パッド数を抑制し、かつ、ダイの設計を変更することなく、多様な製品を揃えることができる。このようなパッドに対して定義される機能を切り替え可能な半導体装装置の例が特許文献１に開示されている。
【０００３】
特許文献１に記載の半導体装置は、メモリ素子及びメモリ周辺回路等の内部回路と、内部回路と外部端子との間に設けられるレギュレータ回路と、レギュレータ回路と並列接続される低インピーダンススイッチと、を有し、内部回路への電源供給をレギュレータ回路と低インピーダンススイッチとで選択的に切り替える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−７４１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の半導体装置では、低インピーダンススイッチとしてヒューズ等の回路を用いており、一度ダイの仕様を決定した後にダイの仕様を再度変更することが出来なくなるという問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、内部ロジック回路と、レギュレータ回路と、インタフェース回路を有し、１つの共用パッドに対してレギュレータ回路とインタフェース回路が接続され、レギュレータ回路の駆動トランジスタを導通状態に制御する場合は共用パッドをレギュレータ回路の入力電圧を入力する端子として用い、レギュレータ回路の駆動トランジスタを遮断状態に制御する場合は共用パッドをインタフェース回路の入出力端子として用いる。
【発明の効果】
【０００８】
前記一実施の形態によれば、レギュレータ回路の動作状態を切り替えることで１つの共用パッドを複数の機能で使い分けることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる半導体装置における動作モードと制御信号との関係を説明する表である。
【図３】実施の形態２にかかる半導体装置のブロック図である。
【図４】実施の形態２にかかる半導体装置における動作モードと制御信号との関係を説明する表である。
【図５】実施の形態２にかかる半導体装置における制御信号の電圧レベルの遷移タイミングを説明するタイミングチャートである。
【図６】実施の形態３にかかる半導体装置のブロック図である。
【図７】実施の形態３にかかる半導体装置における動作モードと制御信号との関係を説明する表である。
【図８】実施の形態４にかかる半導体装置のブロック図である。
【図９】実施の形態４にかかる半導体装置における動作モードと制御信号との関係を説明する表である。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組み合わせによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００１２】
実施の形態１
図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、内部ロジック回路１０、外部インタフェース回路１１〜１３、レベルシフト回路１４、周辺回路１５、レギュレータ回路２０、３０を有する。また、実施の形態１にかかる半導体装置１は、半導体装置１以外の装置との接続端子となる共用パッドＰ１、Ｐ４、電源パッドＰ２、Ｉ／ＯパッドＰ３を有する。電源パッドＰ２には外部に設けられる電源装置から半導体装置１の動作電源の１つとなる電源ＶＤＤが供給される。図１では、電源ＶＤＤの供給先として周辺回路１５を示したが、電源ＶＤＤは、内部ロジック回路１０以外の他の回路にも供給される。
【００１３】
内部ロジック回路１０は、例えば、内蔵される記憶部に保持されたプログラムに基づき半導体装置１における信号処理を行う。内部ロジック回路１０は、電源ＶＤＤよりも低い電圧の内部電源ＰＷＲｉの電圧に基づき動作する。
【００１４】
外部インタフェース回路１１〜１３は、半導体装置１の外部に設けられる他の装置との間で信号の送受信を行うインタフェース回路である。外部インタフェース回路１１は、共用パッドＰ１を介して他の装置と信号の送受信を行う。外部インタフェース回路１２は、Ｉ／ＯパッドＰ３を介して他の装置と信号の送受信を行う。外部インタフェース回路１３は、共用パッドＰ４を介して他の装置と信号の送受信を行う。
【００１５】
信号外部インタフェース回路１１は、レベルシフト回路１１ａ、出力バッファ１１ｂ、入力バッファ１１ｃを有する。外部インタフェース回路１２は、レベルシフト回路１２ａ、外部インタフェース回路１２ｂ、入力バッファ１２ｃを有する。外部インタフェース回路１３は、レベルシフト回路１３ａ、出力バッファ１３ｂ、入力バッファ１３ｃを有する。レベルシフト回路１１ａ、１２ａ、１３ａは、入力バッファ又は出力バッファが扱う信号レベルと内部ロジック回路１０が扱う信号レベルとの間で信号レベルの変換を行う。出力バッファ１１ｂ、１２ｂ、１３ｂは、パッドを介して信号を外部に出力するバッファ回路である。入力バッファ１１ｃ、１２ｃ、１３ｃは、パッドを介して入力される信号を半導体装置１の内部の回路（例えば、内部ロジック回路１０）に伝達するバッファ回路である。
【００１６】
レベルシフト回路１４は、周辺回路１５と内部ロジック回路１０との間で信号レベルの変換を行う。周辺回路１５は、内部ロジック回路１０に用いられる様々な回路が含まれる。図１に示す例では、周辺回路１５は、内部Ｉ／Ｏ（Input/Output）ポート出力回路、内部ポート制御回路、内部発振回路、その他の内部制御回路が含まれる。
【００１７】
レギュレータ回路２０は、共用パッドＰ１と内部ロジック回路１０との間に接続される駆動トランジスタ２３、及び、駆動トランジスタ２３と内部ロジック回路１０とを接続する配線の電圧に基づき駆動トランジスタ２３を駆動する駆動制御回路２１を備える。駆動制御回路２１は、不揮発性記憶部２２を有する。駆動制御回路２１は、不揮発性記憶部２２に記憶された動作モード設定値に基づき駆動トランジスタ２３をどのように制御するかを変化させる。ここで、駆動トランジスタ２３は、Ｎ型の半導体で形成されるＮＭＯＳトランジスタを用いる。
【００１８】
レギュレータ回路３０は、共用パッドＰ４と内部ロジック回路１０との間に接続される駆動トランジスタ３３、及び、駆動トランジスタ３３と内部ロジック回路１０とを接続する配線の電圧に基づき駆動トランジスタ３３を駆動する駆動制御回路３１を備える。駆動制御回路３１は、不揮発性記憶部３２を有する。駆動制御回路３１は、不揮発性記憶部３２に記憶された動作モード設定値に基づき駆動トランジスタ３３をどのように制御するかを変化させる。ここで、駆動トランジスタ２３は、Ｎ型の半導体で形成されるＮＭＯＳトランジスタを用いる。
【００１９】
ここで、レギュレータ回路２０、３０についてより詳細に説明する。レギュレータ回路２０、３０は実質的に同じ回路であるため、ここでは、レギュレータ回路２０を例にレギュレータ回路２０、３０について説明する。
【００２０】
まず、レギュレータ回路２０の駆動制御回路２１は、動作モードとして３つの動作モードを有する。第１の動作モード（例えば、レギュレータモード）は、共用パッドＰ１に与えられる電源の電圧をレギュレータ回路２０により降圧して生成した内部電源ＰＷＲｉの電圧を内部ロジック回路１０に供給する動作モードである。このレギュレータモードでは、駆動制御回路２１は、リニアレギュレータとしてレギュレータ回路２０が機能するように駆動トランジスタ２３を制御する。第２の動作モード（例えば、Ｉ／Ｏポートモード）は、共用パッドＰ１をインタフェース回路（例えば、外部インタフェース回路１１）が信号の送受信に用いる動作モードである。このＩ／Ｏポートモードでは、駆動制御回路２１は、駆動トランジスタ２３を遮断状態が維持されるように駆動トランジスタ２３を制御する。第３のモード（例えば、直接給電モード）は、共用パッドＰ１と内部ロジック回路１０とを配線として接続する動作モードである。具体的には、直接給電モードでは、駆動制御回路２１は、駆動トランジスタ２３の抵抗値が最も小さくなるように駆動トランジスタ２３を制御することで、駆動トランジスタ２３が配線と同一視しうる状態とする。
【００２１】
不揮発性記憶部２２は、例えば、フラッシュメモリ等の不揮発性メモリであり、外部からのアクセスを行うことにより、記憶した動作モード設定値を書き換え可能な記憶部である。図１では、動作モード設定値を記憶する記憶部をレギュレータ回路２０内に不揮発性記憶部２２として設ける例を示した。しかし、不揮発性記憶部２２は、半導体装置１に内蔵されていれば良く、レギュレータ回路２０内に設けられている必要はない。例えば、内部ロジック回路１０で実行されるプログラム、或いは、半導体装置１の動作を定義する各種設定値を記憶する記憶部の一部として設けられていても良い。また、動作モード設定値は、内部ロジック回路１０で実行されるプログラムと共に半導体装置１に書き込まれても良く、個別の工程で不揮発性記憶部２２に書き込まれるものであっても良い。このように、半導体装置１の組み込みプログラムと同じ工程により動作モード設定値を不揮発性記憶部２２に書き込むことで、半導体装置１がパッケージングされた後でもレギュレータ回路２０、３０の動作モードを決定する、或いは、変更することができる。
【００２２】
また、不揮発性記憶部２２は、フラッシュメモリ等の不揮発性メモリに限られず、例えば、電気的に状態が確定するＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、外部に設けられるプルダウン抵抗及びプルアップ抵抗により動作モード設定値が確定する記憶部であっても良い。
【００２３】
ここで、各動作モードにおけるレギュレータ回路２０の動作について説明する。そこで、図２に実施の形態１にかかる半導体装置１における動作モードと制御信号との関係を説明する表を示す。
【００２４】
図２に示すように、レギュレータモードでは、駆動制御回路２１は、駆動トランジスタ２３のゲートに内部電源ＰＷＲｉの電圧を一定に維持する制御信号Ｓａを出力する。レギュレータモードにおける制御信号Ｓａは、内部電源ＰＷＲｉの電圧が１．２５Ｖ程度であれば、概ね１．７Ｖ〜２．５Ｖの間で変化する信号となる。また、レギュレータモードにおける駆動制御回路２１は、内部電源ＰＷＲｉの電圧が目標となる１．２５Ｖよりも低下すれば制御信号Ｓａの電圧レベルを低下させ、内部電源ＰＷＲｉの電圧が目標となる１．２５Ｖ以上となれば制御信号Ｓａの電圧レベルを上昇させる。レギュレータ回路２０は、駆動制御回路２１により駆動トランジスタ２３を制御して内部電源ＰＷＲｉの電圧を一定に維持することで、内部ロジック回路１０に対して内部電源ＰＷＲｉを供給する。
【００２５】
また、このレギュレータモードでは、内部ロジック回路１０が外部インタフェース回路１１の出力バッファ１１ｂの出力をハイインピーダンス状態とし、かつ、入力バッファ１１ｃを無効な状態とする。これにより、レギュレータ回路２０がレギュレータモードとして動作する半導体装置１は、共用パッドＰ１に与えられる電源ＶＤＤから内部電源ＰＷＲｉを生成して、内部ロジック回路１０へ供給する。このレギュレータモードでは、共用パッドＰ１は、レギュレータ回路２０への入力電圧の入力端子として機能する。
【００２６】
また、Ｉ／Ｏポートモードでは、駆動制御回路２１は、駆動トランジスタ２３のゲートに駆動トランジスタ２３を遮断状態とする第１の論理レベルの制御信号Ｓａを与える。Ｉ／Ｏポートモードにおける制御信号Ｓａは、ロウレベルの信号であり、接地電圧（０Ｖ）である。これにより、Ｉ／Ｏポートモードでは、駆動トランジスタ２３は、遮断状態となり、レギュレータ回路２０から内部ロジック回路１０への電源供給は行われない。また、Ｉ／Ｏポートモードでは、内部ロジック回路１０は、出力バッファ１１ｂを有効に機能させ、出力バッファ１１ｂ及び共用パッドＰ１を介して外部への信号の出力を行う。また、内部ロジック回路１０は、共用パッドＰ１及び入力バッファ１１ｃを介して入力される信号を受信する。つまり、Ｉ／Ｏポートモードでは、共用パッドＰ１は信号の送受信に用いられるＩ／Ｏポートして機能する。
【００２７】
また、直接給電モードでは、駆動制御回路２１は、駆動トランジスタ２３のゲートに第１の論理レベルとは逆の論理レベルである第２の論理レベルの制御信号Ｓａを与える。具体的には、直接給電モードにおける制御信号Ｓａは、ハイレベルの信号であり、５Ｖ又は８Ｖ程度の電圧を有する。また、直接給電モードでは、共用パッドＰ１には、内部電源ＰＷＲｉとして規定された電圧（例えば、１．２５Ｖ程度）が与えられる。そして、直接給電モードでは、駆動トランジスタ２３のゲートに共用パッドＰ１に与えられる内部電源ＰＷＲｉよりも十分に高い電圧を与えることで、駆動トランジスタ２３を配線と同等の低抵抗な状態とする。これにより、内部ロジック回路１０には、共用パッドＰ１に与えられる内部電源ＰＷＲｉが供給される。なお、５Ｖ又は８Ｖの電圧は、半導体装置１が不揮発性記憶部２２の制御(書き込みや消去)のために備えている高電圧生成部(不図示)の生成電圧を利用すればよい。また、電圧値は５Ｖ又は８Ｖに限らず、高電圧生成部の生成電圧にあわせればよい。
【００２８】
また、このレギュレータモードでは、内部ロジック回路１０が外部インタフェース回路１１の出力バッファ１１ｂの出力をハイインピーダンス状態とし、かつ、入力バッファ１１ｃを無効な状態とする。これにより、レギュレータ回路２０が直接給電モードとして動作する半導体装置１は、共用パッドＰ１に与えられる内部電源ＰＷＲｉを内部ロジック回路１０供給する。この直接給電モードでは、共用パッドＰ１は、内部ロジック回路１０に対する電源入力端子として機能する。
【００２９】
上記説明より、実施の形態１にかかる半導体装置１では、共用パッドＰ１、Ｐ４に与えられる入力電圧から内部電源ＰＷＲｉを生成するレギュレータ回路２０、３０の駆動トランジスタ２３、３３の制御方法を動作モードに応じて切り替えることで、共用パッドＰ１、Ｐ４をレギュレータの入力端子、Ｉ／Ｏポート及び電源入力端子のいずれか１つとして機能させる。また、この共用パッドＰ１、Ｐ４の機能を切り替えるに当たり、実施の形態１にかかる半導体装置１は、回路に不可逆的な変化を加えることはない。このようなことから、実施の形態１にかかる半導体装置１は、半導体装置１が形成されるチップ上に昨日毎にパッドを設けることなく、配置されたパッドの数よりも多様なパッドレイアウトを実現することができる。
【００３０】
また、実施の形態１にかかる半導体装置１は、半導体チップをパッケージングした後の状態であっても共用パッドＰ１の仕様を変更、或いは、半導体装置１の機能を変更することができる。この変更は、何度も行うことができる。そのため、実施の形態１にかかる半導体装置１では、同一のダイをパッケージングした後に、顧客の要求に合わせて共用パッドの仕様を変更した半導体装置を出荷することができ、ダイの管理を容易に行うことができる。
【００３１】
また、実施の形態１にかかる半導体装置１では、不揮発性記憶部２２にレギュレータ回路２０の動作モードを決定する動作モード設定値を格納し、この動作モード設定値を書き換えることができる。これにより、実施の形態１にかかる半導体装置１は、半導体チップのパッケージング後の共用パッドの機能の変更を更に容易にすることができる。
【００３２】
また、実施の形態１にかかる半導体装置１では、レギュレータ回路２０の駆動トランジスタ２３をＮＭＯＳトランジスタで構成する。共用パッドをＩ／Ｏポートモードで利用する場合、共用パッドに入力される信号の振幅は、半導体装置１の電源電圧ＶＤＤを超えることがある。このような場合、駆動トランジスタ２３をＰＭＯＳトランジスタで形成した場合、ＰＭＯＳトランジスタのゲートに電源ＶＤＤの電圧と同程度の電圧を与えたとしても、ＰＭＯＳトランジスタのソースに印加される電圧が電源ＶＤＤよりも高くなるとＯＭＯＳトランジスタのソース・ゲート間電圧が閾値を超えてＰＭＯＳトランジスタがオンする可能性がある。しかしながら、駆動トランジスタ２３をＮＭＯＳトランジスタで形成した場合、共用パッドにはＮＭＯＳトランジスタのドレインが接続されるため、ＮＭＯＳトランジスタのゲートにロウレベル（例えば、０Ｖ）を印加しておけば、ＮＭＯＳトランジスタのドレインに印加される電圧が電源ＶＤＤよりも高い電圧となっても、ＮＭＯＳトランジスタのソース・ドレイン感電圧が閾値を超えることはなく、駆動トランジスタ２３の遮断状態が維持される。このようなことから、実施の形態１にかかる半導体装置１では、駆動トランジスタ２３としてＮＭＯＳトランジスタを用いることで、共用パッドに印加される電圧に起因する不具合を防止することができる。
【００３３】
実施の形態２
実施の形態２では、実施の形態１にかかるレギュレータ回路２０、３０の別の形態となるレギュレータ回路４０について説明する。そこで、図３に実施の形態２にかかるレギュレータ回路４０を含む半導体装置２のブロック図を示す。実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１のレギュレータ回路２０をレギュレータ回路４０に置き換えたものであるが、図３では、レギュレータ回路４０、外部インタフェース回路１１、内部ロジック回路１０、共用パッドＰ１のみを示した。
【００３４】
図３に示すように、実施の形態２にかかるレギュレータ回路４０は、駆動制御回路２１
に対応する駆動制御回路４１、不揮発性記憶部２２に対応する不揮発性記憶部４２を有する。ここで、駆動制御回路４１は、第１の制御信号（例えば、制御信号Ｓａ）及び第２の制御信号（例えば、制御信号Ｓｃ）を出力する。また、レギュレータ回路４０では駆動トランジスタとして、第１のトランジスタ（例えば、駆動トランジスタ４３）、第２のトランジスタ（例えば、駆動トランジスタ４４）、第３のトランジスタ（例えば、トランジスタ４５）を有する。駆動トランジスタ４３、４４及びトランジスタ４５はＮＭＯＳトランジスタにより形成される。
【００３５】
駆動トランジスタ４３及び駆動トランジスタ４４は、制御信号Ｓａにより制御され、かつ、前記共用パッドと前記内部ロジック回路との間に直列に接続される。トランジスタ４５は、駆動トランジスタ４３と駆動トランジスタ４４とを接続する配線と接地配線との間に接続され、制御信号Ｓａと異なる電圧レベルの制御信号Ｓｃにより制御される。
【００３６】
実施の形態２では、駆動トランジスタの構成が異なるため、駆動制御回路４１がレギュレータモード、Ｉ／Ｏポートモード、直接給電モードの各モードで出力する制御信号が実施の形態１の駆動制御回路２１とは異なる。そこで、実施の形態２にかかる駆動制御回路４１の動作について説明する。そこで、図４に実施の形態２にかかる半導体装置における動作モードと制御信号との関係を説明する表を示す。
【００３７】
図４に示すように、駆動制御回路４１が出力する制御信号Ｓａは、実施の形態１にかかる半導体装置１と同じである。一方、駆動制御回路４１が出力する制御信号Ｓｃは、Ｉ／Ｏポートモードでは、ハイレベル（例えば、電源ＶＤＤと同じ５Ｖ）となるが、レギュレータモード及び直接給電モードではロウレベル（例えば、接地電圧となる０Ｖ）となる。
【００３８】
つまり、駆動制御回路４１は、レギュレータモードでは、制御信号Ｓａを内部電源ＰＷＲｉの電圧を一定に維持する電圧レベルとし、制御信号Ｓｃを接地電圧とする。駆動制御回路４１は、Ｉ／Ｏポートモードでは、制御信号Ｓａを第１の論理レベル（例えば、ロウレベル）とし、制御信号Ｓｃを第２の論理レベル（例えば、ハイレベル）とする。駆動制御回路４１は、直接給電モード、制御信号Ｓａを第２の論理レベル（例えば、ハイレベル）とし、制御信号Ｓｃを第１の論理レベル（例えば、ロウレベル）とする。
【００３９】
上記制御を行うことで、レギュレータモードでは、駆動トランジスタ４３、４４が１つの駆動トランジスタとして制御されるため、レギュレータ回路２０は、共用パッドＰ１に入力される入力電圧に基づき内部電源ＰＷＲｉを生成するリニアレギュレータとして機能する。Ｉ／Ｏポートモードでは、駆動トランジスタ４３、４４が遮断状態となるように制御され、かつ、駆動トランジスタ４３と駆動トランジスタ４４との間のノードに接地電圧が与えられる。また、直接給電モードでは、駆動トランジスタ４３、４４が低抵抗な配線と同等の状態となり、かつ、トランジスタ４５が遮断状態となる。なお、各モードにおける内部ロジック回路１０及び外部インタフェース回路１１の動作は、実施の形態１にかかる半導体装置１と同じである。
【００４０】
実施の形態２にかかる半導体装置２では、特に、Ｉ／Ｏポートモードにおいて、駆動トランジスタ４３と駆動トランジスタ４４との間のノードに接地電圧が与えられる。そのため、実施の形態２にかかる半導体装置２では、共用パッドＰ１を用いて通信される信号に起因して駆動トランジスタの内部ロジック回路１０側の配線にノイズが発生しても、このノイズをトランジスタ４５により遮断する。実施の形態２にかかる半導体装置２では、共用パッドＰ１を介して行われる通信に起因して生じるノイズの影響が内部ロジック回路１０に現れることを防止する。
【００４１】
また、実施の形態２にかかる半導体装置２では、制御信号Ｓａ、Ｓｃの電圧遷移タイミングを調節することで駆動トランジスタ４３、４４及びトランジスタ４５に与える制御信号の論理レベルの変化に起因するスイッチングノイズを低減することができる。そこで、図５に実施の形態２にかかる半導体装置における制御信号の電圧レベルの遷移タイミングを説明するタイミングチャートを示す。
【００４２】
なお、実施の形態２にかかる半導体装置２では、半導体装置２の起動時に駆動トランジスタ４３、４４及びトランジスタ４５に与える制御信号の論理レベルを遷移させる。従って、以下で説明する電圧遷移タイミングは、半導体装置２の起動処理における制御信号の電圧遷移タイミングを説明するものである。
【００４３】
図５に示すように、実施の形態２にかかる半導体装置２では、駆動トランジスタ４３、４４及びトランジスタ４５のうち導通状態となっているトランジスタを遮断状態とした後に、遮断状態となっているトランジスタを導通状態に切り替える。また、２つの制御信号の電圧遷移開始タイミングに遅延時間Ｔｄを持たせる。この遅延時間Ｔｄを設定することで、駆動トランジスタ４３、４４と、トランジスタ４５とが同時に導通状態となることを防止する。
【００４４】
駆動トランジスタ４３、４４及びトランジスタ４５が同時に導通状態となった場合、内部ロジック回路１０に内部電源ＰＷＲｉを供給する配線がトランジスタ４５を介して接地電圧側に引っ張られるため、起動不良が生じる可能性がある。また、駆動トランジスタ４３、４４及びトランジスタ４５が同時に導通状態となった場合、共通パッドＰ１がトランジスタ４５を介して接地電圧側に引っ張られ、接続される装置に過電流が流れる可能性がある。
【００４５】
しかしながら、図５に示したような遅延時間Ｔｄをもって制御信号Ｓａ、Ｓｃを制御することで、駆動トランジスタ４３、４４及びトランジスタ４５が同時に導通状態となることがなくなるため、上記した不具合は解消される。
【００４６】
実施の形態３
実施の形態３では、実施の形態２にかかるレギュレータ回路４０を用いた別の共用パッドの利用方法について説明する。そこで、図６に実施の形態３にかかる半導体装置３のブロック図を示す。図３に示すように、実施の形態３にかかる半導体装置３では、実施の形態２にかかる半導体装置２に、レギュレータ回路４０と同じ回路構成のレギュレータ回路５０と、外部インタフェース回路１１と同じ回路構成の外部インタフェース回路６１を追加したものである。レギュレータ回路５０及び外部インタフェース回路６１は共用パッドＰ５に接続される。
【００４７】
そして、実施の形態３にかかる半導体装置３では、レギュレータ回路５０を直接給電モードと同じ制御により実現されるＶＣＬモードで動作させるときには共用パッドＰ５にバイパスコンデンサを接続する。また、実施の形態３にかかる半導体装置３では、レギュレータ回路５０をＩ／Ｏポートモードで利用するときには共用パッドＰ５をＩ／Ｏポートとして利用する。
【００４８】
ここで、図７に実施の形態３にかかる半導体装置における動作モードと制御信号との関係を説明する表を示す。なお、図７では、ＶＣＬモードとＩ／Ｏポートのときの動作モードと制御信号Ｓｄ、Ｓｅとの関係のみを示した。図７に示すように、ＶＣＬモードにおける制御信号Ｓｄ、Ｓｅは、実施の形態２の直接給電モードと同じ信号状態となる。
【００４９】
レギュレータ回路４０を直接給電モードで動作させた場合、内部ロジック回路１０に与える電源の安定性を確保するためにバイパスコンデンサを追加する場合がある。このような場合に実施の形態３にかかる半導体装置３では、レギュレータ回路５０を直接給電モードと同じ制御で動作させるＶＣＬモードとすることで、共用パッドＰ５に接続したバイパスコンデンサによる内部ロジック回路１０の電源の安定化を実現することができる。
【００５０】
実施の形態４
実施の形態４では、実施の形態２にかかるレギュレータ回路４０を用いた別の共用パッドの利用方法について説明する。そこで、図８に実施の形態４にかかる半導体装置４のブロック図を示す。図８に示すように、実施の形態４にかかる半導体装置４では、実施の形態２にかかる半導体装置２に、レギュレータ回路４０と同じ回路構成のレギュレータ回路５０と、外部インタフェース回路１１と同じ回路構成の外部インタフェース回路６１を追加したものである。レギュレータ回路５０及び外部インタフェース回路６１は共用パッドＰ５に接続される。また、図８に示す例では、内部ロジック回路１０に接地電圧を供給する接地パッドＰ６を示した。
【００５１】
そして、実施の形態４にかかる半導体装置４では、レギュレータ回路５０を直接給電モードと同じ制御により実現されるＧＮＤモードで動作させるときには共用パッドＰ５を接地配線に接続する。また、実施の形態４にかかる半導体装置４では、レギュレータ回路５０をＩ／Ｏポートモードで利用するときには共用パッドＰ５をＩ／Ｏポートとして利用する。
【００５２】
ここで、図９に実施の形態４にかかる半導体装置における動作モードと制御信号との関係を説明する表を示す。なお、図９では、ＧＮＤモードとＩ／Ｏポートのときの動作モードと制御信号Ｓｄ、Ｓｅとの関係のみを示した。図９に示すように、ＧＮＤモードにおける制御信号Ｓｄ、Ｓｅは、実施の形態２の直接給電モードと同じ信号状態となる。
【００５３】
レギュレータ回路４０を直接給電モードで動作させた場合、内部ロジック回路１０に与える接地電圧の安定性を確保するために接地端子を追加する場合がある。このような場合に実施の形態４にかかる半導体装置４では、レギュレータ回路５０を直接給電モードと同じ制御で動作させるＧＮＤモードとすることで、共用パッドＰ５に接続した接地配線により内部ロジック回路１０の電源の安定化を実現することができる。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００５５】
１〜４  半導体装置
１０  内部ロジック回路
１１、１２、１３、６１  外部インタフェース回路
１１ａ、１２ａ、１３ａ、６１ａ  レベルシフト回路
１１ｂ、１２ｂ、１３ｂ、６１ｂ  出力バッファ
１１ｃ、１２ｃ、１３ｃ、６１ｃ  入力バッファ
１４  レベルシフト回路
１５  周辺回路
２０、３０、４０、５０  レギュレータ回路
２１、３１、４１、５１  駆動制御回路
２２、３２、４２、５２  不揮発性記憶部
２３、３３、４３、５３  駆動トランジスタ
４４、５４  駆動トランジスタ
４５、５５  トランジスタ
Ｐ１、Ｐ４、Ｐ５  共用パッド
Ｐ２  電源パッド
Ｐ３  Ｉ／Ｏパッド
Ｐ６  接地パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006603606.tif 000008
【図８】
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【図９】
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