(57)【特許請求の範囲】
【請求項１】
メモリをプログラムする方法であって、
前記メモリの複数の対象データ状態のうちの特定の対象データ状態にプログラムされるように選択された前記メモリのメモリセルをプログラムすることであって、前記特定の対象データ状態にプログラムされるように選択された前記メモリセルに接続された選択されたアクセス線に、マルチステップパス信号を印加する間、および、前記マルチステップパス信号の最後のステップの後で、前記選択されたアクセス線にプログラム電圧を印加する間、前記特定の対象データ状態にプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持することを含む、ことと、
前記特定の対象データ状態にプログラムされるように選択された前記メモリのメモリセルをプログラムする間、前記特定の対象データ状態よりも低く且つ前記複数の対象データ状態のうちの最低の対象データ状態よりも高い前記複数の対象データ状態のうちの対象データ状態のサブセットにプログラムされるように選択された前記メモリのメモリセルをプログラムするためにプログラムディスターブを用いることであって、
前記マルチステップパス信号の第一ステップの後まで、前記サブセットにプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持することと、
前記マルチステップパス信号の最後のステップの前に、前記サブセットにプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線の電圧レベルを、抑制電圧まで増加させること、
を含む、ことと、
前記マルチステップパス信号を前記選択されたアクセス線に印加する間、および、前記選択されたアクセス線に前記プログラム電圧を印加する間、前記複数の対象データ状態の最低の対象データ状態にプログラムされるように選択されたメモリセルに選択的に接続されたデータ線を、前記抑制電圧に保つこと
を含む、
方法。
【請求項２】
前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムすることは、前記複数の対象データ状態のうちの最高の対象データ状態にプログラムされるべき前記メモリのチャネルが基準電圧にある間に、それらのメモリセルをプログラムすることを含む、
請求項１に記載の方法。
【請求項３】
前記サブセットにプログラムされるように選択された前記メモリの前記メモリセルのチャネルは、前記メモリセルをプログラムする前にブーストされる、
請求項１に記載の方法。
【請求項４】
前記サブセットは、第一および第二の中間対象データ状態を含み、さらに、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルのチャネルは、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルの前記チャネルがブーストされる電圧レベルとは異なる電圧レベルにブーストされる、
請求項３に記載の方法。
【請求項５】
前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムする前に、前記メモリのメモリセルのブロックの複数のアクセス線に前記マルチステップパス信号を印加することをさらに含み、メモリセルの前記ブロックは、前記特定のデータ状態にプログラムされるように選択された前記メモリセルを含み、
前記複数のアクセス線は前記選択されたアクセス線を含む
請求項１に記載の方法。
【請求項６】
前記サブセットにプログラムされるように選択された前記メモリの前記メモリセルのチャネル電圧レベルをブーストすることをさらに含み、
前記チャネル電圧レベルをブーストすることは、前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムする前に、前記メモリの複数のアクセス線に前記マルチステップパス信号を印加することを含む、
請求項１に記載の方法。
【請求項７】
前記チャネル電圧レベルをブーストすることは、
前記サブセットのうちの第一の中間対象データ状態にプログラムされるように選択された前記メモリのメモリセルに対するチャネル電圧レベルを、第一のブースト電圧レベルにブーストすることと、
前記サブセットのうちの第二の中間対象データ状態にプログラムされるように選択された前記メモリのメモリセルに対するチャネル電圧レベルを、前記第一のブースト電圧レベルとは異なる第二のブースト電圧レベルにブーストすることと、
を含む、
請求項６に記載の方法。
【請求項８】
前記第二のブースト電圧レベルは、前記第一のブースト電圧レベルより低い、
請求項７に記載の方法。
【請求項９】
前記マルチステップパス信号の第二ステップの前に、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続されたデータ線に、前記抑制電圧を印加することと、
前記マルチステップパス信号の第三ステップの前に、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続されたデータ線に、前記抑制電圧を印加することと、
をさらに含む、
請求項７に記載の方法。
【請求項１０】
前記第三ステップは前記マルチステップパス信号の前記最後のステップである、
請求項９に記載の方法。
【請求項１１】
前記第一および第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続された前記データ線に前記抑制電圧を印加することは、前記第一の中間対象データ状態および前記第二の中間対象データ状態に対する前記マルチステップパス信号の其々のステップの前に、前記第一および第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続された其々のデータ線に、複数の選択的低速プログラミング収束（ＳＳＰＣ）電圧のうちの少なくとも一つを印加することを含む、
請求項９に記載の方法。
【請求項１２】
前記マルチステップパス信号の中間ステップが、前記マルチステップパス信号の前記第二ステップと、前記マルチステップパス信号の前記第三ステップの間に存在する、
請求項１１に記載の方法。
【請求項１３】
前記マルチステップパス信号を印加することは、
前記最低の対象データ状態にプログラムされるように選択された前記メモリセルに対するチャネル電圧をブーストするために、前記第一ステップによって前記マルチステップパス信号の電圧レベルを上昇させることと、
第一の暫定対象データ状態に既に到達した、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記第二ステップによって、前記マルチステップパス信号の前記電圧レベルを上昇させることと、
前記第一の暫定対象データ状態にまだ到達していない前記第一の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記中間ステップによって、前記マルチステップパス信号の前記電圧レベルを上昇させることと、
を含む、
請求項１２に記載の方法。
【請求項１４】
前記マルチステップパス信号を印加することは、
第二の暫定対象データ状態に既に到達した、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記第三ステップによって前記マルチステップパス信号の前記電圧レベルを上昇させることと、
前記第二の暫定対象データ状態にまだ到達していない、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記マルチステップパス信号の第四ステップによって前記マルチステップパス信号の前記電圧レベルを上昇させることと、
をさらに含む、
請求項１３に記載の方法。
【請求項１５】
メモリセルのアレイと、
選択されたアクセス線に結合された前記メモリセルのアレイの特定のメモリセルを、プログラミング操作の間、複数の対象データ状態のうちの特定の対象データ状態へプログラムさせ、ならびに、前記メモリセルのアレイの前記特定のメモリセルをプログラムする間に、プログラムディスターブを用いて、前記選択されたアクセス線に結合された前記メモリセルのアレイの他のメモリセルを、前記特定の対象データ状態よりも低く且つ前記複数の対象データ状態のうちの最低の対象データ状態よりも高い前記複数の対象データ状態のうちの対象データ状態のサブセットへプログラムさせるように構成されたコントローラと、
を含み、
前記コントローラは、前記プログラミング操作の間、さらに、
前記特定のメモリセルに接続された選択されたアクセス線に、マルチステップパス信号を印加する間、および、前記マルチステップパス信号の最後のステップの後で、前記選択されたアクセス線にプログラム電圧を印加する間、前記特定のメモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持し、
前記マルチステップパス信号の第一ステップの後まで、前記他のメモリセルに選択的に接続されたデータ線を、前記第一の電圧レベルに保持し、前記マルチステップパス信号の前記最後のステップの前に、前記他のメモリセルに選択的に接続されたデータ線の電圧レベルを、抑制電圧まで増加させ、
前記マルチステップパス信号を前記選択されたアクセス線に印加する間、および、前記選択されたアクセス線に前記プログラム電圧を印加する間、前記複数の対象データ状態のうちの最低の対象データ状態にプログラムされるように選択されたメモリセルに選択的に接続されたデータ線を、前記抑制電圧に保つ
ように構成される、メモリデバイス。
【請求項１６】
前記コントローラは、さらに、
前記マルチステップパス信号の第二ステップの前に、前記他のメモリセルに選択的に接続された前記データ線の第一のサブセットの電圧レベルを、前記抑制電圧まで増加させ、
前記マルチステップパス信号の前記第二ステップの後で、かつ、前記マルチステップパス信号の後続のステップの前に、前記他のメモリセルに選択的に接続された前記データ線の第二のサブセットの電圧レベルを、前記抑制電圧まで増加させる
ように構成される、請求項１５に記載のメモリデバイス。
【請求項１７】
メモリをプログラムする方法であって、
前記メモリのメモリセルの複数のグループにマルチレベルパス信号を印加することであって、前記複数のメモリセルのグループのうちの選択されたメモリセルのグループのメモリセルは、複数の対象データ状態のうちのそれぞれ対応する対象データ状態にプログラムされるように選択されることと、
前記選択されたメモリセルのグループのうちの特定のメモリセルのサブセットに対する、前記特定のメモリセルのサブセットのメモリセルに選択的に接続するデータ線の電圧レベルを、第一の電圧レベルに保持することと、
前記選択されたメモリセルのグループのうちの残りのメモリセルの各々について、前記マルチレベルパス信号の電圧が当該メモリセルに対応する対象データ状態に応じた電圧に上昇した後で且つ当該対応する対象データ状態より高い対象データ状態に対応する電圧に上昇する前に、前記選択されたメモリセルのグループのうちの残りのメモリセルの各々に選択的に接続するデータ線の電圧レベルを、前記第一の電圧レベルから抑制電圧に増加することと、
前記選択されたメモリセルのグループにプログラムパルスをその後印加することであって、前記マルチレベルパス信号を印加することは、前記プログラムパルスの前記その後の印加が、前記選択されたメモリセルのグループのうちの第二のメモリセルのサブセットがプログラムされている前記複数の対象データ状態のうちの特定の対象データ状態以外の、前記複数の対象データ状態のうちの一つの対象データ状態へ、前記選択されたメモリセルのグループのうちの第一のメモリセルのサブセットをプログラムさせるように、前記第一のメモリセルのサブセットに対するチャネル電圧レベルをブーストする、ことと、
を含む、
方法。
【請求項１８】
前記特定のメモリセルのサブセットは第二のメモリセルのサブセットであり、
前記マルチレベルパス信号を印加することは、前記第二のメモリセルのサブセットに対するチャネル電圧レベルをブーストしない、
請求項１７に記載の方法。
【請求項１９】
前記複数のメモリセルのグループは、メモリセルのブロックを含み、前記選択されたメモリセルのグループは、メモリセルの前記ブロックのページを含む、
請求項１７に記載の方法。
【請求項２０】
前記マルチレベルパス信号を印加する前に、前記ブロックのドレイン選択ゲートにシードパルスを印加することをさらに含む、
請求項１９に記載の方法。
【請求項２１】
マルチレベルパス信号を印加することは、階段状パス信号を印加することを含む、
請求項１７に記載の方法。
【請求項２２】
マルチレベルパス信号を印加することは、段階的パス信号を印加することを含む、
請求項１７に記載の方法。
【請求項２３】
マルチレベルパス信号を印加することは、ランプパス信号を印加することを含む、
請求項１７に記載の方法。
【請求項２４】
マルチレベルパス信号を印加することは、マルチレベル電圧信号を印加することを含む、
請求項１７に記載の方法。
【請求項２５】
メモリセルのアレイと、
プログラミング操作の間、前記メモリセルのアレイの複数のメモリセルのグループに、マルチレベルパス信号を印加させ、ならびに、前記複数のメモリセルのグループのうちの選択されたメモリセルのグループにプログラムパルスをその後印加させるように構成されたコントローラであって、前記選択されたメモリセルのグループは複数の対象データ状態のうちのそれぞれ対応する対象データ状態にプログラムされるように選択されたメモリセルを含む、コントローラと、
を含み、
前記コントローラは、プログラミング操作の間、さらに、
前記選択されたメモリセルのグループのうちの特定のメモリセルのサブセットについて、前記特定のメモリセルのサブセットのメモリセルに選択的に接続するデータ線の電圧レベルを、第一の電圧レベルに保持し、
前記選択されたメモリセルのグループのうちの残りのメモリセルの各々について、前記マルチレベルパス信号の電圧が当該メモリセルに対応する対象データ状態に応じた電圧に上昇した後で且つ当該対応する対象データ状態より高い対象データ状態に対応する電圧に上昇する前に、前記選択されたメモリセルのグループのうちの残りのメモリセルの各々に選択的に接続するデータ線の電圧レベルを、前記第一の電圧レベルから抑制電圧に増加し、
前記マルチレベルパス信号を印加することは、前記選択されたメモリセルのグループのうちの第一のメモリセルのサブセットに対するチャネル電圧レベルをブーストし、前記プログラムパルスの前記その後の印加は、前記選択されたメモリセルのグループのうちの第二のメモリセルのサブセットがプログラムされている前記複数の対象データ状態のうちの特定の対象データ状態以外の、前記複数の対象データ状態のうちの一つの対象データ状態へ、前記第一のメモリセルのサブセットをプログラムさせるようにする、
装置。
【請求項２６】
前記装置は、前記メモリセルのアレイと前記コントローラとを含むメモリデバイスを含む、
請求項２５に記載の装置。
【請求項２７】
前記メモリセルのアレイおよび前記コントローラは、単一パッケージ内に含まれる、
請求項２６に記載の装置。
【請求項２８】
前記コントローラは、前記メモリセルのアレイと同一の半導体ダイ上に含まれる、
請求項２６に記載の装置。
【請求項２９】
前記コントローラは、前記メモリセルのアレイとは異なる半導体ダイ上に含まれる、
請求項２６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、概してメモリデバイスに関し、具体的な実施形態は、メモリデバイスにおけるプログラミングに関する。
【背景技術】
【０００２】
メモリデバイス（本明細書では、時には、“メモリ”とも呼ばれる）は、コンピュータまたは他の電子システムにおける内部、半導体、集積回路として典型的に提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）およびフラッシュメモリを含む、多くの様々な種類のメモリが存在する。
【０００３】
フラッシュメモリデバイスは、広範囲の電子用途のための不揮発性メモリの一般的なソースに発達してきた。フラッシュメモリデバイスは、高メモリ密度、高信頼性および低電力消費を可能とする１トランジスタメモリセルを典型的には使用する。浮遊ゲートもしくはトラッピング層などの電荷蓄積構造のプログラミングまたは他の物理的現象を介した、セルの閾値電圧における変化は、各セルのデータ状態を決定する。フラッシュメモリデバイスを使用する一般的な電子システムは、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、移送手段、無線デバイス、携帯電話およびリムーバブルメモリモジュールを含むが、そのいずれにも限定はされず、フラッシュメモリに対する用途は、拡大し続けている。
【０００４】
電子システムの性能および複雑性が増加するにつれて、システムにおけるさらなるメモリに対する要求もまた、増加する。しかしながら、システムのコストを削減し続けるために、部品数は、最小限に維持されなければならない。これは、マルチレベルセル（ＭＬＣ）等の技術を利用することによって、集積回路のメモリ密度を増加させることによって達成されることが出来る。例えば、ＭＬＣＮＡＮＤフラッシュメモリは、非常にコスト費用対効果の高い不揮発性メモリである。４レベルＭＬＣにおいては、４つの潜在的な最終データ状態が存在する。ＮＡＮＤメモリデバイスのメモリ容量を増加させるために使用される技術の一つは、三次元（３Ｄ）にメモリアレイを形成することである。換言すると、典型的には２Ｄメモリと呼ばれる、メモリダイ上に水平に一連のメモリストリングを形成するのではなく、一連のストリングは基板上に垂直方向に形成される。
【０００５】
メモリにおけるプログラミングは、ベリファイパルスによって分離されたプログラミング電圧（Ｖｐｇｍ）で複数のプログラミングパルスを印加することによって、典型的には達成され、其々の対象のデータ状態（暫定または最終データ状態であり得る）にメモリセルの選択されたグループ（例えば、選択されたページ）の各メモリセルをプログラムする。このようなスキームで、プログラミングパルスは、選択されたセルに対して、アクセス線（例えば、ワード線）に印加される。各プログラミングパルスの後、一つ以上のベリファイパルスが、選択されたセルのプログラミングをベリファイするために用いられる。現在のプログラミングは、インクリメンタルステップパルスプログラミングスキームにおける多数のプログラミングパルスを用い、ここでは、各プログラミングパルスは、ある量だけセル閾値電圧を動かす単一のパルスであり、Ｖｐｇｍはその後の各プログラミングパルスで増加する。
【０００６】
ＮＡＮＤメモリは、基準電圧（例えば、接地）でもしくはセレクティブスロープログラミングコンバージェンス（ＳＳＰＣ）電圧で、プログラムされるように選択されたセルのチャネルを維持し、上述されたようにプログラミングパルスとベリファイパルスとを印加することによって、典型的にはプログラムされる。この方法を用いるプログラミングは、あらゆるプログラムされた対象のデータ状態に対して適用可能である（例えば、セル毎に２ビットのマルチレベルメモリの場合、Ｌ１、Ｌ２、Ｌ３であり、ここで、Ｌ０は、“消去された”対象データ状態であり得る）。第一のプログラミング動作は、選択されたセルの第一のプログラムされるデータ状態（例えば、Ｌ１）へのプログラミングを開始するのに十分高いが、第二のプログラムされる対象のデータ状態（例えば、Ｌ２）にそのセルのプログラミングをオーバーシュートしない程度に十分低いＶｐｇｍを典型的に用いる。第三のプログラムされるデータ状態（Ｌ３）にプログラムされるべきセルが、プログラミングを終えて、プログラム動作が完了するまで、プログラム電圧は、その後の動作において連続的に増加する。
【０００７】
ＮＡＮＤ密度は、スケーリングと共に増加するので、アクセス線とデータ線（例えば、ビット線）のキャパシタンスの増加は、プログラミング時間（Ｔｐｒｏｇ）の増加につながる。さらに、三次元ＮＡＮＤとともに用いられる新規のアレイアーキテクチャは、また、結果としてキャパシタンスの増加を引き起こし、さらにＴｐｒｏｇを増加させる。プログラミング中の最終閾値電圧に与える影響を管理できる程度に小さいものにさせるために、既知のプログラムディスターブ効果は、典型的にはプログラミング中は制御される。
【０００８】
上述された理由のため、および、本明細書を読んで理解することで当業者に明らかになるであろう他の理由のために、メモリ内でプログラミング時間を改善するための必要性が本技術分野には存在する。
【図面の簡単な説明】
【０００９】
【図１】ＮＡＮＤアーキテクチャメモリアレイの一部の一実施形態の概略図である。
【図２】本開示の一実施形態による電子システムのブロック概略図である。
【図３】本開示の一実施形態による方法のフローチャート図である。
【図４】図３の方法の動作のための波形図である。
【図５】本開示の別の方法の動作のための波形図である。
【図６】本開示の実施形態のためのプログラミングパルス対レベルプログラミングを示す図である。
【図７】本開示の別の実施形他による方法のフローチャート図である。
【発明を実施するための形態】
【００１０】
以下の詳細な説明においては、本明細書の一部を形成し、例示として具体的な実施形態が示される添付の図面に対して参照が行われる。図面においては、類似の参照番号は、幾つかの図面を通じて、実質的に類似のコンポーネントを記述する。他の実施形態が使用されてもよく、構造的、論理的、電気的変更が本開示の範囲から逸脱することなく行われてもよい。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではない。
【００１１】
図１は、不揮発性メモリセルの一連のストリングを含むＮＡＮＤアーキテクチャメモリアレイ１０１の一部の一実施形態の概略図を示す。メモリアレイ１０１は、一連のストリング１０４、１０５などの列に配置された不揮発性メモリセル（例えば、浮遊ゲート）のアレイを含む。複数の一連のストリング１０４、１０５にわたって広がるアクセス線（例えば、ワード線）ＷＬ０−ＷＬ３１は、行内のメモリセルの制御ゲートにバイアスをかけるために、行内の各メモリセルの制御ゲートに結合される。偶数／奇数ビット線ＢＬ＿Ｅ、ＢＬ＿Ｏなどのデータ線は、一連のストリングに結合され、選択されたビット線における電流または電圧を検知することによって、各セルの状態を検出して格納する検知回路に最終的に結合される。
【００１２】
メモリセルの各一連のストリング１０４、１０５は、ソース選択ゲート１１６、１１７（例えば、トランジスタ）によってソース１０６に結合され、ドレイン選択ゲート１１２、１１３（例えば、トランジスタ）によって個々のビット線ＢＬ＿Ｅ、ＢＬ＿Ｏに結合される。ソース選択ゲート１１６、１１７は、その制御ゲートに結合されたソース選択ゲート制御線ＳＧ（Ｓ）１１８によって制御される。ドレイン選択ゲート１１２、１１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）１１４によって制御される。
【００１３】
図２は、本開示の様々な実施形態が実施されることができる、本開示の一実施形態によるメモリデバイス２００の簡略化ブロック図である。メモリデバイス２００は、行および列に配置されたメモリセルのアレイ２０４を含む。様々な実施形態は、主にＮＡＮＤメモリアレイを参照して記述されるが、様々な実施形態は、メモリアレイ２０４の特定のアーキテクチャに限定されるものではない。本実施形態に適切な他のアレイアーキテクチャの幾つかの例は、ＮＯＲアレイ、ＡＮＤアレイ、および仮想接地アレイを含むことができる。さらに、本明細書に記述される実施形態は、本開示の範囲から逸脱することなく、ＳＬＣおよびＭＬＣメモリでの使用のために適切なものとすることができる。また、方法は、アナログフォーマットで読み出し／検知することができるメモリに対して適用可能である。
【００１４】
行デコード回路２０８および列デコード回路２１０は、メモリデバイス２００に提供されるアドレス信号をデコードするために提供される。アドレス信号は、メモリアレイ２０４にアクセスするために受信されてデコードされる。メモリデバイス２００は、また、メモリデバイス２００からのデータおよび状態情報の出力と共に、メモリデバイス２００に対するコマンド、アドレスおよびデータの入力を管理するための入力／出力（Ｉ／Ｏ）制御回路２１２を含む。アドレスレジスタ２１４は、Ｉ／Ｏ制御回路２１２と行デコード回路２０８、列デコード回路２１０との間に結合され、デコードする前にアドレス信号をラッチする。コマンドレジスタ２２４は、Ｉ／Ｏ制御回路２１２と（ホスト２３０の素子およびコードを含むことができる）制御論理回路２１６との間に結合され、入力コマンドをラッチする。一実施形態においては、制御論理回路２１６、Ｉ／Ｏ制御回路２１２および／またはファームウェアもしくは他の回路は、個々に、協働して、または他の素子と協働して、内部コントローラを形成することができる。しかしながら、本明細書で用いられるように、コントローラは、このようなコンポーネントのうちのいずれかまたは全てを必ずしも含む必要はない。幾つかの実施形態においては、コントローラは、（例えば、メモリアレイと同一のダイ上に配置される）内部コントローラおよび／または外部コントローラを含むことができる。制御論理回路２１６は、コマンドに応じてメモリアレイ２０４に対するアクセスを制御して、ホスト２３０などの外部ホストに対する状態情報を生成する。制御論理回路２１６は、行デコード回路２０８および列デコード回路２１０に結合され、受信したアドレス信号に応じて、行デコード回路２０８および列デコード回路２１０を制御する。状態レジスタ２２２は、Ｉ／Ｏ制御回路２１２と制御論理回路２１６との間に結合され、外部コントローラに対する出力用の状態情報をラッチする。
【００１５】
メモリデバイス２００は、制御リンク２３２を介して制御論理回路２１６で制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＃を含むことができる。メモリデバイス２００は、（制御信号の形式における）コマンド、（アドレス信号の形式における）アドレスおよび（データ信号の形式における）データを多重入力／出力（Ｉ／Ｏ）バス２３４を介して外部コントローラから受信することが出来、Ｉ／Ｏバス２３４を介して外部コントローラにデータを出力することができる。Ｉ／Ｏバス２３４は、また、一実施形態においては、ハウスキーピングが示されるホスト２３０に物理的に信号を伝送するために用いられる。
【００１６】
特定の一例においては、コマンドは、Ｉ／Ｏ制御回路２１２でＩ／Ｏバス２３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、コマンドレジスタ２２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路２１２におけるバス２３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、アドレスレジスタ２１４に書き込まれる。データは、Ｉ／Ｏ制御回路２１２において、８個のパラレル信号を受信することが可能なデバイスに対して、入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６個のパラレル信号を受信することが可能なデバイスに対して入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して受信されることが出来、検知回路（例えば、検知増幅器およびページバッファ）２１８に伝送される。データは、また、８個のパラレル信号を伝送することが可能なデバイスに対して入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６個のパラレル信号を伝送することが可能なデバイスに対して入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力されることもできる。さらなる回路および信号を提供することが出来ることと、図２のメモリデバイスが本開示の実施形態に焦点を当てることを助けるために簡略化されていることは、当業者に理解されるであろう。
【００１７】
さらに、図２のメモリデバイスは様々な信号の受信および出力用に慣例に従って記述されているが、様々な実施形態は、記述された特定の信号およびＩ／Ｏ構成に限定されないことに留意されたい。例えば、コマンドおよびアドレス信号は、データ信号を受信するものから分離された入力において受信されることが出来るか、またはデータ信号は、Ｉ／Ｏバス２３４の単一のＩ／Ｏラインを介してシリアルに伝送されることが出来る。データ信号は、個々のビットではなくビットパターンを表すため、８ビットデータ信号のシリアル通信は、個々のビットを表す８つの信号のパラレル通信と同程度に効率的にすることができる。
【００１８】
プログラムするための方法は、メモリデバイス２００などのメモリにおいて、様々な実施形態において実施されることができる。このような方法は、図３から図７を参照して本明細書に示され、記述される。
【００１９】
本開示の実施形態は、用いられるプログラミングパルスの数、プログラムするのにかかる時間（Ｔｐｒｏｇ）など、メモリにおけるプログラミングの性能の改良を提供する。幾つかの実施形態は、従来のプログラミング動作を用いる最高の対象データ状態に選択されたセルがプログラムされる期間に、マルチレベルメモリにおける中間対象データ状態にセルをプログラムするために、プログラムディスターブの概念を利用する。このような実施形態は、例えば、より高い（例えば、最高の）最終データ状態に他のメモリセルをプログラミングする間、より低い（例えば、中間の）最終データ状態へのメモリセルのプログラミングを遅延させるが、抑止はしないブーストチャネル電圧を用いる、ブーストチャネルプログラミング（ＢＣＰ）と呼ばれることがある。例えば、４レベルＭＬＣ（即ち、セル毎に２ビット）においては、４つの最終データ状態は、レベル０（Ｌ０）、レベル１（Ｌ１）、レベル２（Ｌ２）およびレベル３（Ｌ３）である。Ｌ０は、最低の閾値電圧範囲（例えば、−０．５からー１．５Ｖ）に典型的に関連付けられるため、最低の（最終）対象データ状態と典型的に考えられる。レベル３は、最高の閾値電圧範囲（例えば、３．５から４．５Ｖ）に典型的に関連付けられるため、最高の（最終）対象データ状態と典型的に考えられる。Ｌ１およびＬ２は、Ｌ３に関連付けられる範囲よりは低いが、Ｌ０に関連付けられる範囲よりは高い（Ｌ２は例えば、１．５から２．５Ｖ、Ｌ１は例えば、０．２から１．０Ｖ）閾値電圧範囲に典型的に関連付けられるため、Ｌ１およびＬ２は、中間（最終）対象データ状態と典型的に考えられる。
【００２０】
図３は、上記に示されたメモリ２００などのメモリをプログラムするための方法３００を示す。方法３００は、一実施形態においては、ブロック３０２において、メモリの特定（例えば最高）の対象データ状態にプログラムされるように選択されたメモリのセルをプログラムすることと、ブロック３０４において最高の対象データ状態にプログラムされるように選択されたセルをプログラムする間、より低い対象データ状態にプログラムされるように選択されたメモリのセルをプログラムするために、プログラムディスターブを用いることと、を含む。４レベルＭＬＣにおいては、プログラムされるように選択されたセルに対して、その制御ゲートは、Ｖｐｇｍにバイアスされ、Ｌ３にプログラムされるように選択されたセルは、基準電圧（例えば、接地）におけるチャネルでプログラムされるが、Ｌ２およびＬ１にプログラムされるように選択されたセルは、そのプログラミングを遅延させる適切な電位にブーストされたチャネルでプログラムされる。これは、Ｌ１プログラミングの代わりにＬ３プログラミングに対して適切なＶｐｇｍにおけるプログラミングパルスの開始を可能とする。
【００２１】
最高の対象データ状態にプログラムされるべきセルは、一実施形態においては、基準電圧（例えば、接地）におけるチャネルでプログラムされる。より低い対象データ状態にプログラムされるべきセルは、一実施形態においては、ブーストチャネル電圧でプログラムされる。チャネルは、より低い対象データ状態にプログラムされるべきセルのプログラミングを遅延させるためにブーストされる。
【００２２】
一実施形態においては、ブーストチャネル電圧は、マルチレベルパス信号（Ｖｐａｓｓ）を用いて印加される。４レベルＭＬＣにおいては、例えば、３つのブーストチャネル電圧／３レベルパス電圧が存在し得る。８レベル（セル毎に３ビット）ＭＬＣにおいては、例えば、７つのブーストチャネル電圧／７レベルパス電圧が存在し得る。マルチレベルパス信号を印加することは、少なくとも一実施形態においては、階段状パス信号（例えば、一定もしくは可変電圧ステップで増加するパス信号）を印加すること、段階的パス信号（例えば、増加もしくは減少する割合で増加するパス信号）を印加すること、またはランプパス信号を印加すること（例えば、一定の割合で増加するパス信号）を含む。
【００２３】
ブロック３０４のように、より低い対象データ状態にプログラムされるように選択されたメモリのセルをプログラムするためにプログラムディスターブを利用することは、一実施形態においては、より低い対象データ状態にプログラムされるように選択されたメモリのセルに対してチャネル電圧をブーストすることを含む。少なくとも一実施形態においては、ブーストすることは、最高の対象データ状態にプログラムされるように選択されるメモリのセルをプログラムする前に、メモリのアクセス線にマルチステップパス電圧を印加することを含む。
【００２４】
マルチステップパス電圧の第一ステップにおいて、最低の対象データ状態にプログラムされるように選択されたセルに結合されたデータ線は、マルチステップパス電圧の第一ステップの印加前に、（例えば、プログラミングを抑制するために）Ｖｃｃなどの抑制電圧に上昇させられる。マルチステップパス電圧のその後の各ステップにおいては、最高の対象データ状態にプログラムされるように選択されたセルに結合されたデータ線以外の全てのデータ線が、抑制電圧に上昇させられるまで、其々の次の最高の対象データ状態にプログラムされるように選択されたセルに結合されたデータ線は、階段状パス電圧の其々の次のステップの印加前に、抑制電圧に上昇させられる。プログラムパルスは、その後、プログラムされるように選択されたセル（例えば、選択されたアクセス線に結合されたセル）に印加される。マルチステップパス電圧は、（プログラムされるブロック内で）プログラムされるように選択されていないセルに印加される（例えば、プログラムされるブロックの全ての選択されていないアクセス線に印加され得る）が、プログラムパルスは、プログラムされるようにその後選択されるセル（例えば、ブロックの選択されたアクセス線に結合されたセル）にのみ印加される。
【００２５】
一実施形態においては、ＳＳＰＣプログラミングは、マルチステップパス電圧で実装される。従来のプログラミングにおいては、ＳＳＰＣは、データ線を介して電圧を印加すること、例えば、ドレイン選択ゲートＳＧＤを介してデータ線上にＳＳＰＣ電位を印加することによって実装される。マルチステップパス電圧での実装は、ブーストチャネルプログラミングにおいてより小さいＳＧＤ電圧を可能とし、それによって、ＳＧＤ漏出によって影響を受けるプログラムディスターブを更に改善することが出来る。ＳＳＰＣプログラミングを実装することは、一実施形態においては、其々のセルがその対象データ状態に対してどれくらい近いかに基づいて、プログラムされるように選択されたセルに結合されたデータ線に複数の異なるＳＳＰＣ電圧のうちの一つを印加することをさらに含む。例えば、セルが、その対象データ状態に近い場合、マルチステップＶｐａｓｓの対応するステップと組み合わせて、対応するデータ線により高いＳＳＰＣ電圧が印加されることができる。一方、セルがその対象データ状態に近くない場合、マルチステップＶｐａｓｓの其々のステップと組み合わせて、対応するデータ線により低いＳＳＰＣ電圧が印加されることができる。
【００２６】
４レベル（セル毎に２ビット）メモリデバイスの実施形態に対する、図３の方法の動作のためのタイミング図４００が、図４に示される。時刻ｔ０において、選択されていないビット線（４０２）（例えば、Ｌ０のままであるべき、選択されたワード線のセルに結合されたビット線）は、抑制電圧（例えば、ＶｃｃまたはＳＳＰＣ電圧）に上昇させられる。パス電圧Ｖｐａｓｓ（４０４）は、選択されていないアクセス線と選択されたアクセス線との双方に印加されるが、時刻ｔ１において、第一ステップ４０６においてレベル４０８に上昇させられ、Ｌ０のままであるべきセルのチャネル電位をブーストする。時刻ｔ２において、Ｌ１（４１０）にプログラムされるように選択されたワード線のセルに結合されたビット線は、抑制電圧に上昇させられる。パス電圧は、第二のステップ４１２における時刻ｔ３においてレベル４１４に上昇させられ、Ｌ１のままであるべきセルのチャネル電位をブーストし、Ｌ０のままであるべきセルのチャネル電位をさらにブーストする。時刻ｔ４において、Ｌ２（４１６）にプログラムされるように選択されたワード線のセルに結合されたビット線は、抑制電圧に上昇させられる。パス電圧は、第三のステップ４１８における時刻ｔ５においてレベル４２０に上昇させられ、Ｌ２のままであるべきセルのチャネル電位をブーストし、Ｌ０およびＬ１のままであるべきセルのチャネル電位をさらにブーストする。レベルＬ０、Ｌ１およびＬ２のうちの一つにプログラムされるように選択された全セルのチャネルがブーストされると、時刻ｔ６において、プログラム電圧Ｖｐｇｍは、同時に、其々の対象データ状態へ、選択されたセルの全てをプログラムするために選択されたワード線に結合されたセルに印加される。
【００２７】
Ｖｐａｓｓが上昇させられるレベル４０８、４１４、４２０が、選択され、Ｌ０、Ｌ１およびＬ２にプログラムされるべきセルのチャネルの電圧を適切な電圧に上昇させ、Ｌ３にプログラムされるべきセルが通常プログラムされるのと同時に、プログラムディスターブを用いてそのプログラミングを可能とする。一実施形態においては、Ｌ３セルに対する対象閾値電圧はＰＶ３として識別され、Ｌ２に対する対象閾値電圧は、ＰＶ２として識別され、Ｌ１に対する対象閾値電圧は、ＰＶ１として識別される。Ｌ２セルチャネルは、ＰＶ３−ＰＶ２にブーストされることが出来、Ｌ１セルチャネルは、ＰＶ３−ＰＶ１にブーストされることができる。例えば、ＰＶ３＝４ボルト、ＰＶ２＝２ボルト、ＰＶ１＝０．５ボルトの場合、Ｌ２セルのチャネルは、ＰＶ３−ＰＶ２＝２ボルトにブーストされることができ、Ｌ１のセルチャネルは、ＰＶ３−ＰＶ１＝３．５ボルトにブーストされることができる。Ｌ０セルチャネルは、抑制するために、約７−８ボルトにブーストされることができる。プログラミングパルスの印加後、例えば、セルの閾値数より多くが、パルス後にプログラムベリファイされない状況においては、波形は、その後のパルスにおいて選択されていないビット線と同一にバイアスされるパルスにおけるプログラムベリファイをパスしたセルで繰り返されてもよい。
【００２８】
図５は、マルチレベルＶｐａｓｓでＳＳＰＣが実装される一実施形態を示す。時刻ｔ０において、選択されていないビット線（例えば、Ｌ０のままであるべき選択されたワード線のセルに結合されたビット線）が抑制電圧（例えば、ＶｃｃもしくはＳＳＰＣ電圧）に上昇させられ、シードパルスがドレイン選択ゲート（ＳＧＤ）に印加される。時刻ｔ１において、Ｖｐａｓｓは、第一レベル５０２に上昇させられ、選択されていないワード線と選択されたワード線との双方に印加され、Ｌ０のままであるべきセルのチャネル電位をブーストする。時刻ｔ２において、その最終対象データ状態に近い、Ｌ１にプログラムされるように選択されたワード線のセルに結合されたビット線、例えば、その最終対象データ状態に近い暫定対象データ状態（ＰＰＶ１）に到達した、選択されたワード線に結合されたビット線は、（Ｌ０セルのチャネルをさらにブーストするのとともに）抑制電圧に上昇させられる。時刻ｔ３において、Ｖｐａｓｓは、その最終対象データ状態に近いＬ１にプログラムされるべきセルのチャネル電位をブーストするために第二レベル５０４に上昇させられる。時刻ｔ４において、その暫定対象データ状態にまだ到達していないＬ１にプログラムされるように選択されたワード線のセルに結合されたビット線は、抑制電圧に上昇させられる。時刻ｔ５において、Ｖｐａｓｓは、（その暫定対象データ状態に到達したＬ０セルのチャネルおよびＬ１セルのチャネルをさらにブーストするとともに）その暫定対象データ状態にまだ到達していないＬ１にプログラムされるべきセルのチャネル電位をブーストするために、第三レベル５０６に上昇させられる。時刻ｔ６において、その最終対象データ状態に近い、Ｌ２にプログラムされるように選択されたワード線のセルに結合されたビット線、例えば、その最終対象データ状態に近い暫定対象データ状態（ＰＰＶ２）に到達した、選択されたワード線に結合されたセルのビット線は、（Ｌ０およびＬ１セルのチャネルをさらにブーストするとともに）抑制電圧に上昇させられる。時刻ｔ７において、Ｖｐａｓｓは、その最終対象データ状態に近いＬ２にプログラムされるべきセルのチャネル電位をブーストするために、例えば、その最終対象データ状態に近い暫定対象データ状態（ＰＰＶ２）に到達した、選択されたワード線に結合されたセルのチャネル電位をブーストするために、（Ｌ０およびＬ１セルのチャネルをさらにブーストするとともに）第四レベル５０８に上昇させられる。時刻ｔ８において、その暫定対象データ状態にまだ到達していない、Ｌ２にプログラムされるように選択されたワード線のセルに結合されたビット線は、抑制電圧に上昇させられる。時刻ｔ９において、その暫定対象データ状態にまだ到達していない、Ｌ２にプログラムされるべきセルのチャネルをブーストするために、Ｖｐａｓｓは、第五レベル５１０に上昇させられる。時刻ｔ１０において、プログラム電圧Ｖｐｇｍは、その其々の対象データ状態へ同時に、選択された全てのセルをプログラムするために、選択されたワード線に結合されたセルに印加される。
【００２９】
図６は、４レベル（セル毎に２ビット）メモリに対する、本開示の実施形態を用いるプログラミングと従来のプログラミングとの間の相違を図示する。従来のプログラミング法においては、プログラミングパルスは、約１６ボルトのｖｐｇｍで開始し、連続的な各プログラミングパルスで約２３ボルトまでインクリメントする。プログラミングは、パルス１で開始し、プログラミング用に選択されたセルのうちの幾つかは、ほぼ第四パルスの分だけ、その対象データ状態Ｌ１に到達し始めることがあり、例えば、プログラミング用に選択されたセルのうちの幾つかは、Ｌ２の対象データ状態に到達し始めることがある。ほぼパルス８において、約１９ボルトのＶｐｇｍにおいて、選択されたセルのうちの幾つかは、Ｌ３のその対象データ状態に到達し始めることがあり、そこで、その対象データ状態にプログラムされることが可能なセルの全ては、（約２３ＶのＶｐｇｍを有する）ほぼ１５番目のパルスによって、其々の対象データ状態に到達しそうになる。本開示の実施形態においては、マルチステップＶｐａｓｓ電圧からブーストチャネル電圧のため、全てのセルのプログラミングは、Ｌ３プログラミングを開始するために従来用いられていたＶｐｇｍレベルで開始することが出来、この例においては、それは約１９ボルトである。Ｌ１、Ｌ２およびＬ３レベルにおける全てのセルのプログラミングは、約８個のプログラミングパルスにおいてその後達成されることが出来、それによって、プログラミング用に用いられるプログラミングパルスの数を１４から８に減少させる。例示的なプログラミング電圧が議論されてきたが、他のプログラミング電圧が使用されてもよいことと、本開示の範囲から逸脱することなく特定のプログラミングおよびデバイスに電圧が依存することは、理解されるべきである。
【００３０】
プログラミング動作においては、少なくとも一つのプログラムパルスが完了した後に、図５の波形が印加される。第一のパルスは、ＳＳＰＣを使用しない。第一パルスの終了におけるベリファイ（ＰＰＶ／ＰＶ）情報は、前方の第二パルスからのＳＳＰＣセルを識別するために用いられる。
【００３１】
４つの最終対象データ状態（Ｌ０、Ｌ１、Ｌ２およびＬ３）を有する４レベルＭＬＣを有するメモリのプログラミングが示されてきたが、本明細書に開示されたプログラミング法は、本開示の範囲から逸脱することなく、より少数もしくはより多数の暫定および／または最終データ状態を有するマルチレベルセルをプログラミングするために適切であることを理解されたい。
【００３２】
メモリをプログラムするための別の方法７００は、図７にフローチャート形式で示される。方法７００は、一実施形態においては、ブロック７０２においてメモリのセルの複数のグループに、マルチレベルパス信号を印加することと、ブロック７０４において、セルの複数のグループのうちのセルの選択されたグループに対して、プログラムパルスをその後印加することとを含む。一実施形態においては、マルチレベルパス信号を印加することは、セルの選択されたグループの第一サブセットに対するチャネル電圧をブーストし、プログラムパルスのその後の印加によって、セルの選択されたグループの第二サブセットがプログラムされる特定の対象データ状態以外の、複数の対象データ状態のうちの一つへセルの選択されたグループの第一サブセットを、プログラムさせるようにする。マルチレベルパス信号は、電圧信号または電流信号とすることが出来、プログラムパルスは、電圧パルスまたは電流パルスとすることができる。
【００３３】
［結論］
要約すると、本開示の一つ以上の実施形態は、メモリのためのブーストチャネルプログラミングを示し、より低い対象データ状態にプログラムされるべきセルのチャネルが、マルチレベルパス信号を用いてブーストされ、同時に、其々の対象データ状態へ選択されたセルをプログラムするために、より高い対象データ状態へセルをプログラミングするために従来用いられていたプログラミングパルスが、選択されたセルの全てに印加される。
【００３４】
本明細書には特定の実施形態が図示されて記述されてきたが、同一の目的を達成すると推測される任意の配置が、示された特定の実施形態に対して置換されてもよいことが当業者には明らかであろう。本開示の多くの適応は、当業者に明らかであろう。したがって、本出願は、本開示の任意の適応または変形を包含することを意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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