(57)【特許請求の範囲】
【請求項１】
高電位端子と第１のノードとの間に接続される第１トランジスタと、
低電位端子と前記第１のノードとの間に接続される第２トランジスタと、
前記第１のノードと前記低電位端子との間に接続される平滑回路と、
出力端子の出力電圧があらかじめ定められた電圧になるように前記第１トランジスタ及び前記第２トランジスタそれぞれに第１駆動信号及び第２駆動信号を与えることで前記第１トランジスタ及び前記第２トランジスタを交互にオンオフする制御回路部と、
前記出力端子に接続される負荷が重負荷から軽負荷又は無負荷に急激に変動した場合に前記第２トランジスタをオフにするオーバーシュート抑制部と、
を備え、
前記オーバーシュート抑制部は、
前記第２トランジスタのオン時における前記第２駆動信号のパルス幅を電圧に変換するパルス幅−電圧変換部と、
前記パルス幅−電圧変換部により生成された電圧のピーク値を保持すると共に前回保持された電圧を出力する保持部と、
前記パルス幅−電圧変換部により生成された電圧と前記保持部により出力された電圧とを比較してその比較結果を前記制御回路部に出力するコンパレータと、
を含み、
前記制御回路部は、前記比較結果に基づいて、前記パルス幅−電圧変換部により生成された電圧が前記保持部により出力された電圧よりも大きくなったときに、前記第２トランジスタをオフにする電源回路。
【請求項２】
高電位端子と第１のノードとの間に接続されるインダクタと、
低電位端子と前記第１のノードとの間に接続される第１トランジスタと、
前記第１のノードと出力端子との間に接続される第２トランジスタと、
前記出力端子と前記低電位端子との間に接続される第１のキャパシタと、
前記出力端子の出力電圧があらかじめ定められた電圧になるように前記第１トランジスタ及び前記第２トランジスタそれぞれに第１駆動信号及び第２駆動信号を与えることで前記第１トランジスタ及び前記第２トランジスタを交互にオンオフする制御回路部と、
前記出力端子に接続される負荷が重負荷から軽負荷又は無負荷に急激に変動した場合に前記第２トランジスタをオフにするオーバーシュート抑制部と、
を備え、
前記オーバーシュート抑制部は、
前記第２トランジスタのオン時における前記第２駆動信号のパルス幅を電圧に変換するパルス幅−電圧変換部と、
前記パルス幅−電圧変換部により生成された電圧のピーク値を保持すると共に前回保持された電圧を出力する保持部と、
前記パルス幅−電圧変換部により生成された電圧と前記保持部により出力された電圧とを比較してその比較結果を前記制御回路部に出力するコンパレータと、
を含み、
前記制御回路部は、前記比較結果に基づいて、前記パルス幅−電圧変換部により生成された電圧が前記保持部により出力された電圧よりも大きくなったときに、前記第２トランジスタをオフにする電源回路。
【請求項３】
前記パルス幅−電圧変換部は、
第２のキャパシタと、
前記第２のキャパシタに電流を供給する電流供給部と、
前記制御回路部から前記第２トランジスタに入力される前記第２駆動信号に基づいてオンオフするスイッチとを含み、
前記スイッチのオフ時に前記第２のキャパシタが前記電流供給部により充電され、前記スイッチのオン時に前記第２のキャパシタが前記スイッチを通して放電される、請求項１または２に記載の電源回路。
【請求項４】
前記電流供給部が定電流源を含む、請求項３に記載の電源回路。
【請求項５】
前記電流供給部が第１の抵抗を含む、請求項３に記載の電源回路。
【請求項６】
前記スイッチが第３のトランジスタを含む、請求項３〜５のいずれか一項に記載の電源回路。
【請求項７】
前記保持部がサンプル・ホールド回路を含む、請求項１〜６のいずれか一項に記載の電源回路。
【請求項８】
前記出力端子の出力電圧又は前記出力端子と一定の関係を有する第１の電圧を参照電圧と比較するエラーアンプをさらに含み、
前記制御回路部は、前記エラーアンプの比較結果に基づいて前記出力端子の出力電圧があらかじめ定められた電圧になるように前記第１トランジスタ及び前記第２トランジスタを交互にオンオフする、請求項１〜７のいずれか一項に記載の電源回路。
【請求項９】
前記出力電圧を分圧することにより前記第１の電圧を生成する第２及び第３の抵抗をさらに含み、
前記エラーアンプは、前記第１の電圧と前記参照電圧とを比較し、
前記制御回路部は、前記第１の電圧が前記参照電圧を上回った場合に前記第１トランジスタをオフし前記第２トランジスタをオンし、前記第１の電圧が前記参照電圧以下である場合に前記第１トランジスタをオンし前記第２トランジスタをオフする、請求項８に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷変動に対する高速応答が可能な同期整流型の電源回路に関する。
【背景技術】
【０００２】
電源回路は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）向け電源、サーバ向け電源、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）向け電源、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）向け電源、ＯＡ（Ｏｆｆｉｃｅ  Ａｕｔｏｍａｔｉｏｎ）機器向け電源等に用いられる。電源回路では、負荷及び入力の変動に合わせて、トランジスタをオンオフさせるスイッチ作用により電源電圧の出力電圧を安定化することで、無駄に消費される電力を少なくすることができる。その結果、エネルギー効率が向上する。このような効率的な電源回路として、ＣＭＯＳ（相補型金属酸化物半導体電界効果トランジスタ）集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００３】
特許文献１には、出力電圧と基準電圧とを比較し、誤差信号としてＰＷＭ（Ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）回路に帰還し、この誤差信号に基づいてＰＷＭ信号のパルス幅を制御することにより、出力電圧が一定になるようにＣＭＯＳインバータが制御される電源回路が開示されている。
【０００４】
特許文献２には、ＣＭＯＳインバータ回路の出力電圧がアンダーシュートから戻り、基準電位を越えたことを検知し、負荷電流の大小を表す信号をＰＷＭ回路に帰還し、ＰＷＭのパルス幅を制御し、出力電圧を負荷変動に対応させる電源回路が開示されている。
【０００５】
特許文献３には、平滑回路を流れる電流の向きを検知し、スイッチを強制的にオフ状態にすることにより、負荷電流が大きいときの直流電力損失を減少させる電源回路が開示されている。
【０００６】
図４は、本発明者が知見した特許文献１〜３とは異なる電源回路を示す回路図である。図４の電源回路は、制御回路部１０ａ、第１トランジスタＭ１ａ、第２トランジスタＭ２ａ、インダクタＬａ、キャパシタＣａ、抵抗Ｒａ、抵抗Ｒｂ、コンパレータＣＭＰａ及びエラーアンプＥＲＲａから構成される。第１トランジスタＭ１aのソースＳ・ドレインＤ間には、寄生ダイオードＤ１ａが形成される。第２トランジスタＭ２aのソースＳ・ドレインＤ間には、寄生ダイオードＤ２aが形成される。
【０００７】
制御回路部１０ａは、駆動信号Ｓ１ａ及びＳ２ａにより、第１トランジスタＭ１ａ及び第２トランジスタＭ２ａを交互にオンオフする。これにより、ノードＮａには矩形状の電圧が出力される。矩形状の電圧及びインダクタＬａにより、三角波状の電流ＩＬａがインダクタＬａに流れる。三角波状の電流ＩＬａは、キャパシタＣａにより平滑され、出力端子ＯＵＴに出力電圧Ｖｏａが発生し、出力端子ＯＵＴに負荷ＲＬが接続されることで出力電流Ｉｏａが出力される。負荷ＲＬは、例えば、ＣＰＵである。また、出力端子ＯＵＴの出力電圧Ｖｏａは、抵抗Ｒａ及びＲｂにより分圧され、ノードＮｃにフィードバック電圧Ｖｆｂａが生成される。エラーアンプＥＲＲａは、フィードバック電圧Ｖｆｂaと参照電圧Ｖｒｅｆｂとを比較し、比較結果に応じた制御信号Ｖｅｒａを出力する。制御信号Ｖｅｒａは制御回路部１０ａに入力される。制御回路部１０ａは、入力された制御信号Ｖｅｒａに基づいて、出力電流Ｉｏａが一定となるように、第１トランジスタＭ１ａ及び第２トランジスタＭ２ａのスイッチングを制御する。
【０００８】
図４の電源回路において、出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に変動した場合、出力端子ＯＵＴに流れる電流Ｉｏａが減少するため出力電圧Ｖｏａが上昇する。これはオーバーシュートといわれる。負荷変動に対する応答性が悪いとオーバーシュートが大きくなる。図４の電源回路では、出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に変動し、フィードバック電圧Ｖｆｂａが参照電圧Ｖｒｅｆａの値を上回った場合、コンパレータＣＭＰから出力される検知信号ＶｃｍａはハイレベルＨからローレベルＬに変化する。参照電圧Ｖｒｅｆａはフィードバック電圧Ｖｆｂａより大きなレベルに設定される。制御回路部１０ａは、ローレベルＬの検知信号Ｖｃｍａに応答して、第２トランジスタＭ２aを強制的にオフ状態にするように駆動信号Ｓ２ａをローレベルＬに変化させる。これにより、フィードバック電圧Ｖｆｂaのオーバーシュートが小さくなる。なお、負荷ＲＬが重負荷から軽負荷又は無負荷に変動した際に第２トランジスタＭ２ａをオフ状態にするのであれば、コンパレータＣＭＰから出力される検知信号Ｖｃｍａの極性は、ローレベルＬであってもハイレベルＨであってもかまわない。
【０００９】
図５は、図４の電源回路におけるタイミング図である。図４及び図５を用いて電源回路の回路動作について説明する。
【００１０】
時刻Ｔ０からＴ６にかけて、駆動信号Ｓ１ａ及びＳ２ａにより、第１トランジスタＭ１ａ及び第２トランジスタＭ２ａが交互にオンオフを繰り返すことにより、三角波状の電流がインダクタＬａに流れる。三角波状の電流がキャパシタＣａにより平滑されることにより出力端子ＯＵＴに一定の出力電流Ｉｏａが流れる。
【００１１】
時刻Ｔ６からＴ７ａにかけて、出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に変動する。これにより、出力端子ＯＵＴに流れる電流Ｉｏａが減少する。その結果、出力電圧Ｖｏaが上昇するとともにフィードバック電圧Ｖｆｂａが上昇する。この場合、フィードバック電圧Ｖｆｂａが参照電圧Ｖｒｅｆａを上回っているため、第２トランジスタＭ２がオンされ続ける。
【００１２】
時刻Ｔ８ａにおいて、フィードバック電圧Ｖｆｂａのレベルが参照電圧Ｖｒｅｆａのレベルを上回ると、コンパレータＣＭＰａは、検知信号ＶｃｍａをハイレベルＨからローレベルＬに変化させる。制御回路部１０ａは、検知信号Ｖｃｍａに基づいて、駆動信号Ｓ２ａをハイレベルＨからローレベルＬに変化させる。それにより、第２トランジスタＭ２aが強制的にオフ状態にされる。その結果、グランド端子ＧＮＤを通してインダクタＬａに戻る電流経路が遮断されるため、インダクタＬａに流れる電流ＩＬａの減少速度が速くなる。すなわち、第２トランジスタＭ２aをオン状態に維持した場合より、第２トランジスタＭ２aをオフ状態に切り替えた方がインダクタＬａに流れる電流ＩＬａの減少速度が速くなる。その結果、フィードバック電圧Ｖｆｂaのオーバーシュートが抑制される。なお、第２トランジスタＭ２ａがオン状態である場合には、電流ＩＬａはＩＬａ１の経路をたどりフィードバック電圧ＶｆｂａはＶｆｂａ１の経路をたどるが、第２トランジスタＭ２ａがオフ状態にされた場合には、電流ＩＬａはＩＬａ２の経路をたどりフィードバック電圧ＶｆｂａはＶｆｂａ２の経路をたどる。
【００１３】
時刻Ｔ８ａ以降において、フィードバック電圧Ｖｆｂａが参照電圧Ｖｒｅｆｂ以下になると、エラーアンプＥＲＲａは、制御信号ＶｅｒａをローレベルＬからハイレベルＨに変化させる。制御回路部１０ａは、制御信号Ｖｅｒａに基づいて、駆動信号Ｓ１をローレベルＬからハイレベルＨに切り替え、駆動信号Ｓ２をハイレベルＨからローレベルＬに切り替える。それにより、第１トランジスタＭ１ａがオフ状態からオン状態に切り替えられ、第２トランジスタＭ２ａがオン状態からオフ状態に切り替えられる。その後、第１トランジスタＭ１ａ及び第２トランジスタＭ２ａは、相補的にオンオフを繰り返すよう制御される。なお、相補的とは、第１トランジスタＭ１ａ及び第２トランジスタＭ２aのオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点から第１トランジスタＭ１ａ及び第２トランジスタＭ２aのオンオフ状態の遷移タイミングに所定の遅延が与えられている場合をも含むものとする。
【００１４】
以上のように、図４の電源回路は、出力端子ＯＵＴの電圧Ｖｏａを分圧することにより、フィードバック電圧Ｖｆｂaを生成し、フィードバック電圧Ｖｆｂaと参照電圧Ｖｒｅｆａとを比較することにより出力電圧Ｖｏａがオーバーシュートしたことを検知する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−８８９５０号公報
【特許文献２】特開２００４−５６９８２号公報
【特許文献３】特開２０００−９２８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１に記載された電源回路では、出力電圧が一定になるようにＣＭＯＳインバータが制御される。これにより、負荷変動に対する高速応答を可能としている。しかしながら、出力電圧のオーバーシュート対策については記載されていない。
【００１７】
特許文献２に記載された電源回路では、ＰＷＭのパルス幅を制御し、出力電圧を負荷変動に対応させる。しかしながら、出力電圧のオーバーシュート対策については記載されていない。
【００１８】
特許文献３に記載された電源回路では、平滑回路を流れる電流の向きを検知し、スイッチを強制的にオフ状態にすることにより、負荷電流が大きいときの直流電力損失を減少させる。しかしながら、出力電圧のオーバーシュート対策については記載されていない。
【００１９】
図４の電源回路において、出力電圧Ｖｏａのオーバーシュートをより小さくするためには、分圧されたフィードバック電圧Ｖｆｂａと参照電圧Ｖｒｅｆａとを近づけることが好ましい。しかし、この場合、第１トランジスタＭ１ａ及び第２トランジスタＭ２ａのスイッチングによるノイズ、外乱によるノイズ等によりフィードバック電圧Ｖｆｂａが、参照電圧Ｖｒｅｆａを上回る場合がある。これにより、制御回路部１０ａが誤動作するという不具合が生じ得る。
【００２０】
本発明は、ノイズによる誤動作が防止されつつ、オーバーシュートが抑制され、負荷変動に対し高速応答性を有する電源回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る電源回路は、高電位端子と第１のノードとの間に接続される第１トランジスタと、低電位端子と第１のノードとの間に接続される第２トランジスタと、第１のノードと低電位端子との間に接続される平滑回路とを備える。また、出力端子の出力電圧があらかじめ定められた電圧になるように第１トランジスタ及び第２トランジスタを交互にオンオフする制御回路部を備える。さらに、第２トランジスタの今回のオン時におけるオン時間が前回のオン時におけるオン時間よりも増加した場合に第２トランジスタをオフにするオーバーシュート抑制部を備える。
【００２２】
本発明に係る電源回路は、高電位端子と第１のノードとの間に接続されるインダクタと、低電位端子と第１のノードとの間に接続される第１トランジスタと、第１のノードと出力端子との間に接続される第２トランジスタと、出力端子と低電位端子との間に接続される第１のキャパシタとを備える。また、出力端子の出力電圧があらかじめ定められた電圧になるように第１トランジスタ及び第２トランジスタを交互にオンオフする制御回路部を備える。さらに、第２トランジスタの今回のオン時におけるオン時間が前回のオン時におけるオン時間よりも増加した場合に第２トランジスタをオフにするオーバーシュート抑制部を備える。
【００２３】
オーバーシュート抑制部は、第２トランジスタのオン時におけるオン時間を電圧に変換するパルス幅−電圧変換部を含んでもよい。パルス幅−電圧変換部により生成された電圧のピーク値を保持すると共に前回保持された電圧を出力する保持部を含んでもよい。パルス幅−電圧変換部により生成された電圧と保持部により出力された電圧とを比較し、その比較結果を出力するコンパレータを含んでもよい。制御回路部は、比較結果に基づいて第２トランジスタをオフにしてもよい。
【００２４】
制御回路部は、第２トランジスタに制御信号を与えることにより第２トランジスタをオンオフする。パルス幅−電圧変換部は、第２のキャパシタと、第２のキャパシタに電流を供給する電流供給部と、制御回路部から第２トランジスタに入力される制御信号に基づいてオンオフするスイッチとを含んでもよい。スイッチのオフ時にキャパシタが電流供給部により充電され、スイッチのオン時に第２のキャパシタがスイッチを通して放電される。
【００２５】
電流供給部は定電流源を含んでもよい。
【００２６】
電流供給部は第１の抵抗を含んでもよい。
【００２７】
スイッチは第３のトランジスタを含んでもよい。
【００２８】
保持部はサンプル・ホールド回路を含んでもよい。
【００２９】
出力端子の出力電圧又は出力端子と一定の関係を有する第１の電圧を参照電圧と比較するエラーアンプを含んでもよい。制御回路部は、エラーアンプの比較結果に基づいて出力端子の出力電圧があらかじめ定められた電圧になるように第１トランジスタ及び第２トランジスタを交互にオンオフしてもよい。
【００３０】
出力電圧を分圧することにより第１の電圧を生成する第２及び第３の抵抗をさらに含んでもよい。エラーアンプは、第１の電圧と参照電圧とを比較し、制御回路部は、第１の電圧が参照電圧を上回った場合に第１トランジスタをオフし第２トランジスタをオンし、第１の電圧が参照電圧以下である場合に第１トランジスタをオンし第２トランジスタをオフしてもよい。
【発明の効果】
【００３１】
本発明によれば、ノイズによる誤動作が防止されつつ、オーバーシュートが抑制され、負荷変動に対し高速応答性を有する電源回路を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係る電源回路の回路図である。
【図２】本発明の第１の実施の形態に係る電源回路におけるタイミング図である。
【図３】本発明の第２の実施の形態に係る電源回路の回路図である。
【図４】従来の電源回路の回路図である。
【図５】従来の電源回路のタイミング図である。
【発明を実施するための形態】
【００３３】
以下、本発明の第１の実施の形態について図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施の形態に係る電源回路の回路図である。図１の電源回路は、降圧型ＤＣ／ＤＣコンバータである。
【００３５】
図１において、電源回路は、オーバーシュート抑制部１００、制御回路部１０、第１トランジスタＭ１、第２トランジスタＭ２、インダクタＬ、キャパシタＣ１、抵抗Ｒ１、抵抗Ｒ２及びエラーアンプＥＲＲから構成される。第１トランジスタＭ１のソースＳ・ドレインＤ間には、寄生ダイオードＤ１が形成される。第２トランジスタＭ２のソースＳ・ドレインＤ間には、寄生ダイオードＤ２が形成される。インダクタＬ及びキャパシタＣ１により平滑回路が構成される。駆動信号Ｓ１及びＳ２の周波数は、例えば、１００ｋＨｚから１０ＭＨｚである。インダクタＬのインダクタンスは、例えば、０．１μＨから１０μＨである。キャパシタＣ１の容量は、例えば、１μＦから１００μＦである。抵抗Ｒ１及び抵抗Ｒ２の抵抗値は、例えば、１ｋΩから１０００ｋΩである。
【００３６】
なお、第１トランジスタＭ１及び第２トランジスタＭ２は共にＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）としているが、第１トランジスタＭ１をＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）、第２トランジスタＭ２をＮＭＯＳトランジスタとしてもよい。また、第１トランジスタＭ１にＮＭＯＳトランジスタが用いられる場合には、制御回路部１０にブートストラップ回路（図示せず。）が用いられる。さらに、第１トランジスタＭ１及び第２トランジスタＭ２には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。
【００３７】
オーバーシュート抑制部１００は、第２トランジスタＭ２を制御するために用いられる。オーバーシュート抑制部１００は、パルス幅−電圧変換部２０、サンプル・ホールド回路ＳＨ及びコンパレータＣＭＰから構成される。パルス幅−電圧変換部２０は、インバータＩＮＶ、第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣから構成される。インバータＩＮＶは、信号の極性合わせ及びバッファとしての機能を有する。なお、インバータＩＮＶは数段用いられてもよく、使用されなくてもよい。定電流源ＣＣの代わりに抵抗が用いられてもよい。キャパシタＣ２の容量は、例えば、数ｐＦから数十ｐＦである。定電流源ＣＣから供給される定電流Ｉｃｃは、例えば、数μＡから数十μＡである。また、第３トランジスタＭ３は、特許請求の範囲に記載されたスイッチに相当する。定電流源ＣＣは、特許請求の範囲に記載された電流供給部に相当する。
【００３８】
制御回路部１０は、パルス幅変調（ＰＷＭ；Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御又はパルス周波数変調（ＰＦＭ；Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）制御により、第１トランジスタＭ１及び第２トランジスタＭ２のオンオフ状態を交互に切り替える。
【００３９】
次に、図１の電源回路の回路構成及び回路接続について説明する。
【００４０】
制御回路部１０の一方の出力端子は第１トランジスタＭ１のゲートＧに接続される。制御回路部１０の他方の出力端子はノードＮ４を介して第２トランジスタＭ２のゲートＧに接続される。第１トランジスタＭ１のドレインＤは電源端子（高電位端子）ＶＤＤに接続される。第１トランジスタＭ１のソースＳはノードＮ１に接続される。第２トランジスタＭ２のドレインＤはノードＮ１に接続される。第２トランジスタＭ２のソースＳはグランド端子（低電位端子）ＧＮＤに接続される。インダクタＬはノードＮ１とノードＮ２との間に接続される。キャパシタＣ１は、ノードＮ２とグランド端子ＧＮＤとの間に接続される。ノードＮ２は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＣＰＵが接続される。出力端子ＯＵＴに流れる出力電流Ｉｏは、例えば、１Ａから１０Ａである。
【００４１】
抵抗Ｒ１は、ノードＮ２とノードＮ３との間に接続される。抵抗Ｒ２は、ノードＮ３とグランド端子ＧＮＤとの間に接続される。エラーアンプＥＲＲの反転入力端子（−）はノードＮ３に接続される。エラーアンプＥＲＲの非反転入力端子（＋）には参照電圧Ｖｒｅｆが印加される。エラーアンプＥＲＲの出力端子は制御回路部１０の一方の入力端子に接続される。
【００４２】
また、インバータＩＮＶの入力端子はノードＮ４に接続される。インバータＩＮＶの出力端子は第３トランジスタＭ３のゲートＧに接続される。第３トランジスタＭ３のドレインＤ及びグランド端子ＧＮＤの間にはキャパシタＣ２が接続される。第３トランジスタＭ３のソースＳはグランド端子ＧＮＤに接続される。第３トランジスタＭ３のドレインＤはノードＮ５に接続される。定電流源ＣＣは、電源端子ＶＤＤとノードＮ５との間に接続される。サンプル・ホールド回路ＳＨの入力端子及びコンパレータＣＭＰの非反転入力端子（＋）はノードＮ５に接続される。サンプル・ホールド回路ＳＨの出力端子はコンパレータＣＭＰの反転入力端子（−）に接続される。コンパレータＣＭＰの出力端子は制御回路部１０の他方の入力端子に接続される。第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣは積分回路を構成し、三角波又は鋸波を生成する。また、上記積分回路はオペアンプを用いた、いわゆるミラー積分回路で構成されてもよい。
【００４３】
次に、図１の電源回路の信号の流れ及び回路動作について説明する。
【００４４】
制御回路部１０は駆動信号Ｓ１及びＳ２を出力する。駆動信号Ｓ１及びＳ２はそれぞれ第１トランジスタＭ１のゲートＧ及び第２トランジスタＭ２のゲートＧに入力される。これにより、第１トランジスタＭ１及び第２トランジスタＭ２が交互にオンオフされ、インダクタＬに電流ＩＬが流れる。電流ＩＬはキャパシタＣ１により平滑され、出力電圧Ｖｏが発生し、出力端子ＯＵＴに負荷ＲＬが接続されることで出力電流Ｉｏが出力される。また、出力端子ＯＵＴの出力電圧Ｖｏは、抵抗Ｒ１及び抵抗Ｒ２により分圧され、ノードＮ３にフィードバック電圧Ｖｆｂが生成される。エラーアンプＥＲＲは、フィードバック電圧Ｖｆｂと参照電圧Ｖｒｅｆとを比較し、比較結果に応じた制御信号Ｖｅｒを出力する。制御回路部１０は、制御信号Ｖｅｒに基づいて、駆動信号Ｓ１及びＳ２を所定のパルス幅又は所定の周波数に制御して出力し、第１トランジスタＭ１及び第２トランジスタＭ２オンオフ状態を交互に切り替える。
【００４５】
制御回路部１０により出力された駆動信号Ｓ２は、インバータＩＮＶにも入力され、反転される。インバータＩＮＶの出力信号は第３トランジスタＭ３のゲートＧに入力される。インバータＩＮＶの出力信号に基づいて、第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣによりノードＮ５に積分信号Ｖｉが生成される。積分信号Ｖｉは、サンプル・ホールド回路ＳＨの入力端子及びコンパレータＣＭＰの非反転入力端子（＋）に入力される。積分信号Ｖｉの振幅は、駆動信号Ｓ２のパルス幅の大きさに比例する。サンプル・ホールド回路ＳＨは、入力された積分信号Ｖｉのピーク値を保持すると共に、前回保持した値を保持信号Ｖｓｈとして出力する。保持信号ＶｓｈはコンパレータＣＭＰの反転入力端子（−）に入力される。コンパレータＣＭＰは、積分信号Ｖｉと保持信号Ｖｓｈとを比較し、ローレベルＬ又はハイレベルＨの検知信号Ｖｃｍを出力する。検知信号Ｖｃｍは制御回路部１０に入力される。
【００４６】
積分信号Ｖｉが保持信号Ｖｓｈを上回った場合には、検知信号ＶｃｍがハイレベルＨになる。積分信号Ｖｉが保持信号Ｖｓｈ以下の場合には、検知信号ＶｃｍがローレベルＬになる。検知信号ＶｃｍがハイレベルＨの場合は、制御回路部１０は、第２トランジスタＭ２を強制的にオフ状態にするために駆動信号Ｓ２をローレベルＬに変化させる。これにより、第２トランジスタＭ２が強制的にオフ状態にされる。一方、検知信号ＶｃｍがローレベルＬの場合には、第１トランジスタＭ１及び第２トランジスタＭ２は、相補的にオンオフを繰り返す。なお、相補的とは、第１トランジスタＭ１及び第２トランジスタＭ２のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点から第１トランジスタＭ１及び第２トランジスタＭ２のオンオフ状態の遷移タイミングに所定の遅延が与えられている場合をも含むものとする。
【００４７】
出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に急激に変動した場合は、出力端子ＯＵＴに流れる電流Ｉｏは減少する。それに伴って、出力端子ＯＵＴの出力電圧Ｖｏが上昇し、フィードバック電圧Ｖｆｂが上昇する。フィードバック電圧Ｖｆｂが参照電圧Ｖｒｅｆを上回ると、エラーアンプＥＲＲの制御信号ＶｅｒがハイレベルＨからローレベルＬに変化する。それにより、制御回路部１０は、駆動信号Ｓ２をハイレベルＨにする。その結果、第２トランジスタＭ２がオンする。また、インバータＩＮＶの出力信号がローレベルＬになるため、第３のトランジスタＭ３がオフする。この場合、定電流源ＣＣの定電流ＩｃｃによりキャパシタＣ２が充電される。それにより、積分信号Ｖｉのレベルが上昇する。サンプル・ホールド回路ＳＨは、積分信号Ｖｉのピーク値を保持すると共に、前回保持した値を保持信号Ｖｓｈとして出力する。コンパレータＣＭＰは、積分信号Ｖｉと保持信号Ｖｓｈとを比較し、積分信号Ｖｉが保持信号Ｖｓｈを上回った場合に、検知信号ＶｃｍをハイレベルＨにする。これにより、制御回路部１０は、駆動信号Ｓ２をローレベルＬにする。これにより、第２トランジスタＭ２が強制的にオフ状態にされる。その結果、出力端子ＯＵＴに流れる電流Ｉｏが小さくなり、出力電圧Ｖｏのオーバーシュートが抑制される。すなわち、オーバーシュート抑制部１００は、負荷ＲＬが重負荷から軽負荷又は無負荷に急激に変動し第２トランジスタＭ２のオン時間が延びたことを検知し、強制的に第２トランジスタＭ２をオフ状態にする。これにより、出力電圧Ｖｏのオーバーシュートが抑制される。
【００４８】
出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に緩やかに変動した場合は、サンプル・ホールド回路ＳＨにより出力される前回保持された値の保持信号Ｖｓｈのレベルと積分信号Ｖｉのレベルとがほとんど同じであるため、コンパレータＣＭＰは、検知信号ＶｃｍをローレベルＬのままにする。そのため、第２トランジスタＭ２は強制的にオフ状態にされない。そのため、出力端子ＯＵＴに接続された負荷ＲＬの通常動作により、出力電圧Ｖｏが緩やかに変化した場合には、第２トランジスタＭ２が強制的にオフ状態にされない。なお、負荷ＲＬの通常動作により出力電圧Ｖｏが変化し、第２トランジスタＭ２が強制的にオフ状態にされた場合には、フィードバック電圧Ｖｆｂが参照電圧Ｖｒｅｆを下回ることにより第２トランジスタＭ２のオフ状態が解除される。
【００４９】
図２は、図１の本発明の第１の実施の形態に係る電源回路におけるタイミング図である。電源回路の回路動作について図２を参照して説明する。
【００５０】
時刻Ｔ０からＴ１にかけて、駆動信号Ｓ１はローレベルＬである。ここで、駆動信号Ｓ１のローレベルＬは０電位ではなく、ノードＮ１の電圧と略等しい大きさに設定される。駆動信号Ｓ２はハイレベルＨである。第１トランジスタＭ１はオフ状態であり、第２トランジスタＭ２はオン状態であるため、インダクタＬに流れる電流ＩＬは減少する。また、第３トランジスタＭ３はオフ状態となるため、キャパシタＣ２が充電され、積分信号Ｖｉのレベルが徐々に上昇する。また、時刻Ｔ１において、サンプル・ホールド回路ＳＨにより、積分信号Ｖｉのピーク値Ｖｉ１が保持される。
【００５１】
時刻Ｔ１からＴ２にかけて、駆動信号Ｓ１はハイレベルＨである。ここで、駆動信号Ｓ１のハイレベルＨは電源端子ＶＤＤの電源電圧ｖｄｄよりもたとえば３Ｖ〜５Ｖ高い電圧に設定される。こうした電圧は前述のブートストラップ回路によって昇圧される。電源電圧駆動信号Ｓ２はローレベルＬである。第１トランジスタＭ１がオン状態であり、第２トランジスタＭ２はオフ状態であるため、インダクタＬに流れる電流ＩＬは増加する。また、第３トランジスタＭ３はオン状態となるため、キャパシタＣ２が放電され、積分信号Ｖｉのレベルが降下する。なお、第２トランジスタＭ２がオフ状態となっている間に第１トランジスタＭ１のオンオフが切り替えられる。これにより、第１トランジスタＭ１及び第２トランジスタＭ２に流れる貫通電流の発生が防止される。
【００５２】
時刻Ｔ２からＴ３にかけて、駆動信号Ｓ１はローレベルＬである。駆動信号Ｓ２はハイレベルＨである。第１トランジスタＭ１がオフ状態であり、第２トランジスタＭ２はオン状態であるため、インダクタＬに流れる電流ＩＬは減少する。また、第３トランジスタＭ３はオフ状態となるため、キャパシタＣ２が充電され、積分信号Ｖｉのレベルが徐々に上昇する。また、時刻Ｔ３において、サンプル・ホールド回路ＳＨにより、積分信号Ｖｉのピーク値Ｖｉ２が保持される。さらに、前回サンプル・ホールド回路ＳＨにより保持された積分信号Ｖｉのピーク値Ｖｉ１が保持信号Ｖｓｈとしてサンプル・ホールド回路ＳＨから出力される。コンパレータＣＭＰは、保持信号Ｖｓｈと積分信号Ｖｉとを比較する。時刻Ｔ２からＴ３にかけて積分信号Ｖｉのレベルは保持信号Ｖｓｈのレベルを上回らないため、検知信号ＶｃｍはローレベルＬを維持する。
【００５３】
時刻Ｔ３からＴ４にかけて、駆動信号Ｓ１はハイレベルＨである。駆動信号Ｓ２はローレベルＬである。第１トランジスタＭ１がオン状態であり、第２トランジスタＭ２はオフ状態であるため、インダクタＬに流れる電流ＩＬは増加する。また、第３トランジスタＭ３はオン状態となるため、キャパシタＣ２が放電され、積分信号Ｖｉのレベルが降下する。
【００５４】
時刻Ｔ４からＴ５にかけて、駆動信号Ｓ１はローレベルＬである。駆動信号Ｓ２はハイレベルＨである。第１トランジスタＭ１がオフ状態であり、第２トランジスタＭ２はオン状態であるため、インダクタＬに流れる電流ＩＬは減少する。また、第３トランジスタＭ３はオフ状態となるため、キャパシタＣ２が充電され、積分信号Ｖｉのレベルが徐々に上昇する。また、時刻Ｔ３において、サンプル・ホールド回路ＳＨにより、積分信号Ｖｉのピーク値Ｖｉ３が保持される。さらに、前回サンプル・ホールド回路ＳＨにより保持された積分信号Ｖｉのピーク値Ｖｉ２が保持信号Ｖｓｈとしてサンプル・ホールド回路ＳＨから出力される。コンパレータＣＭＰは、保持信号Ｖｓｈと積分信号Ｖｉとを比較する。時刻Ｔ４からＴ５にかけて、積分信号Ｖｉのレベルは保持信号Ｖｓｈのレベルを上回らないため、検知信号ＶｃｍはローレベルＬを維持する。
【００５５】
時刻Ｔ５からＴ６にかけて、駆動信号Ｓ１はハイレベルＨである。駆動信号Ｓ２はローレベルＬである。第１トランジスタＭ１がオン状態であり、第２トランジスタＭ２はオフ状態であるため、インダクタＬに流れる電流ＩＬは増加する。また、第３トランジスタＭ３はオン状態となるため、キャパシタＣ２が放電され、積分信号Ｖｉのレベルが降下する。
【００５６】
時刻Ｔ６からＴ７にかけて、出力端子ＯＵＴに接続された負荷が重負荷から軽負荷又は無負荷に変動する。これにより、出力端子ＯＵＴに流れる電流Ｉｏが減少する。その結果、出力電圧Ｖｏが上昇するとともにフィードバック電圧Ｖｆｂが上昇する。この場合、重負荷時よりフィードバック電圧Ｖｆｂが参照電圧Ｖｒｅｆを上回っている時間が長いため、第２トランジスタＭ２がオンされ続ける。これにより、積分信号Ｖｉのレベルが上昇し続ける。コンパレータＣＭＰは、保持信号Ｖｓｈと積分信号Ｖｉとを比較する。
【００５７】
時刻Ｔ８において、積分信号Ｖｉのレベルが保持信号Ｖｓｈのレベルを上回ると、検知信号ＶｃｍがハイレベルＨに立ち上がる。
【００５８】
時刻Ｔ９において、制御回路部１０から出力される駆動信号Ｓ２がローレベルＬに立ち下がる。それにより、第２トランジスタＭ２が強制的にオフ状態にされる。その結果、グランド端子ＧＮＤを通してインダクタＬに戻る電流経路が遮断されるため、インダクタＬに流れる電流ＩＬの減少速度が速くなる。すなわち、第２トランジスタＭ２をオン状態に維持した場合より、第２トランジスタＭ２をオフ状態に切り替えた方がインダクタＬに流れる電流ＩＬの減少速度が速くなる。その結果、フィードバック電圧Ｖｆｂのオーバーシュートが抑制される。なお、第２トランジスタＭ２がオン状態である場合には、電流ＩＬはＩＬ１の経路をたどりフィードバック電圧ＶｆｂはＶｆｂ１の経路をたどるが、第２トランジスタＭ２がオフ状態にされた場合には、電流ＩＬはＩＬ２の経路をたどりフィードバック電圧ＶｆｂはＶｆｂ２の経路をたどる。
【００５９】
時刻Ｔ１０において、検知信号ＶｃｍがローレベルＬに立ち下がる。それにより、第３トランジスタＭ３はオン状態となる。そのため、キャパシタＣ２が放電され、積分信号Ｖｉのレベルの上昇が停止する。これにより、検知信号ＶｃｍがローレベルＬに立ち下がる。
【００６０】
以上のように、制御回路部１０は、駆動信号Ｓ２のハイレベルＨの期間が延びたことを検知し、駆動信号Ｓ２をローレベルＬに立ち下げる。これにより、第２トランジスタＭ２が強制的にオフ状態に変化される。その結果、出力端子ＯＵＴの出力電圧Ｖｏのオーバーシュートが抑制される。
【００６１】
また、図４に示す降圧型ＤＣ／ＤＣコンバータでは、フィードバック電圧Ｖｆｂａと参照電圧Ｖｒｅｆａとが近い値に設定された場合には、ノイズによる誤作動が起こりやすくなる。しかし、図１に示す本発明に係る第１の実施の形態の降圧型ＤＣ／ＤＣコンバータでは、コンパレータＣＭＰａを設けずに、制御回路部１０から出力される駆動信号Ｓ２のハイレベルＨである時間が長くなったことを検知するため、ノイズによる誤作動が低減される。
【００６２】
さらに、図４に示す降圧型ＤＣ／ＤＣコンバータでは、コンパレータＣＭＰａに入力される参照電圧Ｖｒｅｆａとフィードバック電圧Ｖｆｂａとの差が大きい場合、出力電圧Ｖｏａが大きく持ち上がらないとフィードバック電圧Ｖｆｂａが参照電圧Ｖｒｅｆａを上回らず、出力電圧Ｖｏのオーバーシュートを検知することができない。しかし、図１に示す本発明に係る第１の実施の形態の降圧型ＤＣ／ＤＣコンバータでは、制御回路部１０から出力される駆動信号Ｓ２のハイレベルＨである時間が長くなったことを検知するため、出力電圧Ｖｏが大きく持ち上がる前に、出力電圧Ｖｏのオーバーシュートを検知することができる。
【００６３】
図３は、本発明の第２の実施の形態に係る電源回路の回路図である。図３の電源回路は、昇圧型ＤＣ／ＤＣコンバータである。
【００６４】
図３において、電源回路は、オーバーシュート抑制部１００、制御回路部１０、第１トランジスタＭ１０、第２トランジスタＭ２０、インダクタＬ１０、キャパシタＣ１０、抵抗Ｒ１０、抵抗Ｒ２０及びエラーアンプＥＲＲ１０から構成される。第１トランジスタＭ１０のソースＳ・ドレインＤ間には、寄生ダイオードＤ１０が形成される。第２トランジスタＭ２０のソースＳ・ドレインＤ間には、寄生ダイオードＤ２０が形成される。駆動信号Ｓ１０及びＳ２０の周波数は、例えば、１００ｋＨｚから１ＭＨｚである。インダクタＬ１０のインダクタンスは、例えば、１０μＨから数十μＨである。キャパシタＣ１０の容量は、例えば、数十μＦから数百μＦである。抵抗Ｒ１０及び抵抗Ｒ２０の抵抗値は、例えば、１ｋΩから１０００ｋΩである。
【００６５】
なお、第１トランジスタＭ１０及び第２トランジスタＭ２０は共にＮＭＯＳトランジスタとしているが、第１トランジスタＭ１０をＰＭＯＳトランジスタ、第２トランジスタＭ２０をＮＭＯＳトランジスタとしてもよい。また、第１トランジスタＭ１０にＮＭＯＳトランジスタが用いられる場合には、制御回路部１０にブートストラップ回路（図示せず。）が用いられる。さらに、第１トランジスタＭ１０及び第２トランジスタＭ２０には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。
【００６６】
オーバーシュート抑制部１００は、第２トランジスタＭ２０を制御するために用いられる。オーバーシュート抑制部１００は、パルス幅−電圧変換部２０、サンプル・ホールド回路ＳＨ及びコンパレータＣＭＰから構成される。パルス幅−電圧変換部２０は、インバータＩＮＶ、第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣから構成される。インバータＩＮＶは、信号の極性合わせ及びバッファとしての機能を有する。なお、インバータＩＮＶは数段用いられてもよく、使用されなくてもよい。なお、定電流源ＣＣの代わりに抵抗が用いられてもよい。キャパシタＣ２の容量は、例えば、数ｐＦから数十ｐＦである。定電流源ＣＣから供給される定電流Ｉｃｃは、例えば、数μＡから数十μＡである。
【００６７】
次に、図３の電源回路の回路構成及び回路接続について説明する。
【００６８】
制御回路部１０の一方の出力端子は第１トランジスタＭ１０のゲートＧに接続される。制御回路部１０の他方の出力端子はノードＮ４０を介して第２トランジスタＭ２０のゲートＧに接続される。第１トランジスタＭ１０のドレインＤはノードＮ１０に接続される。第１トランジスタＭ１０のソースＳはグランド端子ＧＮＤに接続される。第２トランジスタＭ２０のドレインＤはノードＮ１０に接続される。第２トランジスタＭ２０のソースＳはノードＮ２０に接続される。インダクタＬ１０は電源端子ＶＤＤとノードＮ１０との間に接続される。キャパシタＣ１０は、ノードＮ２０とグランド端子ＧＮＤとの間に接続される。ノードＮ２０は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＬＥＤが接続される。
【００６９】
抵抗Ｒ１０は、ノードＮ２０とノードＮ３０との間に接続される。抵抗Ｒ２０は、ノードＮ３０とグランド端子ＧＮＤとの間に接続される。エラーアンプＥＲＲ１０の反転入力端子（−）はノードＮ３０に接続される。エラーアンプＥＲＲ１０の非反転入力端子（＋）には参照電圧Ｖｒｅｆ１０が印加される。エラーアンプＥＲＲ１０の出力端子は制御回路部１０の一方の入力端子に接続される。
【００７０】
また、インバータＩＮＶの入力端子はノードＮ４０に接続される。インバータＩＮＶの出力端子は第３トランジスタＭ３のゲートＧに接続される。第３トランジスタＭ３のソースＳ及びゲートＧの間にはキャパシタＣ２が接続される。第３トランジスタＭ３のソースＳはグランド端子ＧＮＤに接続される。第３トランジスタＭ３のドレインＤはノードＮ５に接続される。定電流源ＣＣは、電源端子ＶＤＤとノードＮ５との間に接続される。サンプル・ホールド回路ＳＨの入力端子及びコンパレータＣＭＰの非反転入力端子（＋）はノードＮ５に接続される。サンプル・ホールド回路ＳＨの出力端子はコンパレータＣＭＰの反転入力端子（−）に接続される。コンパレータＣＭＰの出力端子は制御回路部１０の他方の入力端子に接続される。第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣは積分回路を構成し、三角波又は鋸波を生成する。また、上記積分回路はオペアンプを用いた、いわゆるミラー積分回路で構成されてもよい。
【００７１】
次に、図３の電源回路の信号の流れ及び回路動作について説明する。
【００７２】
制御回路部１０は駆動信号Ｓ１０及びＳ２０を出力する。駆動信号Ｓ１０及びＳ２０はそれぞれ第１トランジスタＭ１０のゲートＧ及び第２トランジスタＭ２０のゲートＧに入力される。これにより、第１トランジスタＭ１０及び第２トランジスタＭ２０が交互にオンオフされる。
【００７３】
第１トランジスタＭ１０がオン状態であり、第２トランジスタＭ２０がオフ状態である間は、第１トランジスタＭ１０のドレインＤ・ソースＳ間が導通するため、インダクタＬ１０に電流ＩＬ１０が流れる。それにより、インダクタＬ１０にエネルギーが蓄えられる。第１トランジスタＭ１０がオン状態からオフ状態に変化すると、インダクタＬの両端に逆起電力による電圧が生じる。第２トランジスタＭ２０がオフ状態からオン状態に変化すると、第２トランジスタＭ２０に電流が流れ、キャパシタＣ１０が充電される。また、電源端子ＶＤＤの電圧に逆起電力による電圧が加算された電圧が出力端子ＯＵＴに出力される。その後、第１トランジスタＭ１０がオフ状態からオン状態に変化し、第２トランジスタＭ２０がオン状態からオフ状態に変化すると、インダクタＬ１０にエネルギーが蓄えられる。このとき、キャパシタＣ１０の放電により、出力端子ＯＵＴに電源端子ＶＤＤの電圧以上の電圧Ｖｏ１０が出力される。以上の動作を繰り返すことにより出力電圧Ｖｏ１０が昇圧される。
【００７４】
また、出力端子ＯＵＴの出力電圧Ｖｏ１０は、抵抗Ｒ１０及び抵抗Ｒ２０により分圧され、ノードＮ３０にフィードバック電圧Ｖｆｂ１０が生成される。エラーアンプＥＲＲ１０は、フィードバック電圧Ｖｆｂ１０と参照電圧Ｖｒｅｆ１０とを比較し、比較結果に応じた制御信号Ｖｅｒ１０を出力する。制御回路部１０は、制御信号Ｖｅｒ１０に基づいて、駆動信号Ｓ１０及びＳ２０を所定のパルス幅に制御して出力し、第１トランジスタＭ１０及び第２トランジスタＭ２０オンオフ状態を交互に切り替える。
【００７５】
制御回路部１０により出力された駆動信号Ｓ２０は、インバータＩＮＶにも入力され、反転される。インバータＩＮＶの出力信号は第３トランジスタＭ３のゲートＧに入力される。インバータＩＮＶの出力信号に基づいて、第３トランジスタＭ３、キャパシタＣ２及び定電流源ＣＣによりノードＮ５に積分信号Ｖｉが生成される。積分信号Ｖｉは、サンプル・ホールド回路ＳＨの入力端子及びコンパレータＣＭＰの非反転入力端子（＋）に入力される。サンプル・ホールド回路ＳＨは、入力された積分信号Ｖｉのピーク値を保持すると共に、前回保持した値を保持信号Ｖｓｈとして出力する。保持信号ＶｓｈはコンパレータＣＭＰの反転入力端子（−）に入力される。コンパレータＣＭＰは、積分信号Ｖｉと保持信号Ｖｓｈとを比較し、ローレベルＬ又はハイレベルＨの検知信号Ｖｃｍを出力する。検知信号Ｖｃｍは制御回路部１０に入力される。
【００７６】
積分信号Ｖｉが保持信号Ｖｓｈを上回った場合には、検知信号ＶｃｍがハイレベルＨになる。積分信号Ｖｉが保持信号Ｖｓｈ以下の場合には、検知信号ＶｃｍがローレベルＬになる。検知信号ＶｃｍがハイレベルＨの場合は、制御回路部１０は、第２トランジスタＭ２０を強制的にオフ状態にするために駆動信号Ｓ２０をローレベルＬに変化させる。これにより、第２トランジスタＭ２０が強制的にオフ状態にされる。一方、検知信号ＶｃｍがローレベルＬの場合には、第１トランジスタＭ１０及び第２トランジスタＭ２０は、相補的にオンオフを繰り返す。なお、相補的とは、第１トランジスタＭ１０及び第２トランジスタＭ２０のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点から第１トランジスタＭ１０及び第２トランジスタＭ２０のオンオフ状態の遷移タイミングに所定の遅延が与えられている場合をも含むものとする。
【００７７】
出力端子ＯＵＴに接続された負荷が重負荷から軽負荷又は無負荷に変動した場合は、出力端子ＯＵＴに流れる電流Ｉｏ１０は減少する。それに伴って、出力端子ＯＵＴの出力電圧Ｖｏ１０が上昇し、フィードバック電圧Ｖｆｂ１０が上昇する。フィードバック電圧Ｖｆｂ１０が参照電圧Ｖｒｅｆ１０を上回ると、エラーアンプＥＲＲの制御信号Ｖｅｒ１０がローレベルＬになる。それにより、制御回路部１０は、駆動信号Ｓ２０をハイレベルＨにする。その結果、第２トランジスタＭ２０がオンする。また、インバータＩＮＶの出力信号がローレベルＬになる。第３のトランジスタＭ３がオフする。この場合、定電流源ＣＣの定電流ＩｃｃによりキャパシタＣ２が充電される。それにより、積分信号Ｖｉのレベルが上昇する。サンプル・ホールド回路ＳＨは、積分信号Ｖｉのピーク値を保持すると共に、前回保持した値を保持信号Ｖｓｈとして出力する。コンパレータＣＭＰは、積分信号Ｖｉと保持信号Ｖｓｈとを比較し、積分信号Ｖｉが保持信号Ｖｓｈを上回った場合に、検知信号ＶｃｍをハイレベルＨにする。それにより、制御回路部１０は、駆動信号Ｓ２０をローレベルＬにする。これにより、第２トランジスタＭ２０が強制的にオフ状態にされる。その結果、出力端子ＯＵＴに流れる電流Ｉｏ１０が小さくなり、出力電圧Ｖｏ１０のオーバーシュートが抑制される。すなわち、負荷が軽減すると、第２トランジスタＭ２０のオン時間が延びる。オーバーシュート抑制部１００は、第２トランジスタＭ２０のオン時間が延びたことを検知し、強制的に第２トランジスタＭ２０をオフ状態にする。これにより、出力電圧Ｖｏ１０のオーバーシュートが抑制される。
【００７８】
出力端子ＯＵＴに接続された負荷ＲＬが重負荷から軽負荷又は無負荷に緩やかに変動した場合は、サンプル・ホールド回路ＳＨにより出力される前回保持された値の保持信号Ｖｓｈのレベルと積分信号Ｖｉのレベルとがほとんど同じであるため、コンパレータＣＭＰは、検知信号ＶｃｍをローレベルＬのままにする。そのため、第２トランジスタＭ２０は強制的にオフ状態にされない。そのため、出力端子ＯＵＴに接続された負荷ＲＬの通常動作により、出力電圧Ｖｏ１０が緩やかに変化した場合には、第２トランジスタＭ２０が強制的にオフ状態にされない。なお、負荷ＲＬの通常動作により出力電圧Ｖｏ１０が変化し、第２トランジスタＭ２０が強制的にオフ状態にされた場合には、フィードバック電圧Ｖｆｂ１０が参照電圧Ｖｒｅｆ１０を下回ることにより第２トランジスタＭ２０のオフ状態が解除される。
【００７９】
なお、本発明に係るオーバーシュート抑制部１００は、昇降圧を切り替える電源回路用いられてもよい。
【産業上の利用可能性】
【００８０】
本発明は、ＰＣ向け電源、サーバ向け電源、ＦＰＧＡ向け電源、ＳＯＣ向け電源、ＯＡ機器向け電源等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。
【符号の説明】
【００８１】
１０  制御回路部
１００  オーバーシュート抑制部
Ｃ１，Ｃ２，Ｃ１０  キャパシタ
ＣＣ  定電流源
ＣＭＰ  コンパレータ
Ｄ１，Ｄ２，Ｄ１０，Ｄ２０  寄生ダイオード
ＥＲＲ，ＥＲＲ１０  エラーアンプ
ＧＮＤ  グランド（低電位端子）
ＩＮＶ  インバータ
Ｌ，Ｌ１０  インダクタ
Ｍ１〜Ｍ３，Ｍ１０，Ｍ２０  トランジスタ
Ｎ１〜Ｎ５，Ｎ１０，Ｎ２０，Ｎ３０，Ｎ４０  ノード
ＯＵＴ  出力端子
Ｒ１，Ｒ２，Ｒ１０，Ｒ２０  抵抗
ＳＨ  サンプル・ホールド回路
ＶＤＤ  電源（高電位端子）
【図１】
0006539534.tif 000002
【図２】
0006539534.tif 000003
【図３】
0006539534.tif 000004
【図４】
0006539534.tif 000005
【図５】
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