(57)【特許請求の範囲】
【請求項１】
第一の定電流を流す第一の定電流回路と、第二の定電流を流す第二の定電流回路と、前記第一の定電流または前記第二の定電流に比例した発振用電流を流すカレントミラー回路と、入力される前記発振用電流の電流値に応じて出力する発振信号の周波数が変化する電流制御発振器と、を含む発振器と、
外部から入力される基準信号と前記発振信号の位相を比較する位相周波数比較器と、前記位相周波数比較器の出力を入力するチャージポンプ回路と、前記チャージポンプの出力を入力する容量を含むフィルタ回路と、前記電流制御発振器の出力を分周する分周回路と、を含み、前記チャージポンプの出力電圧によって前記第二の定電流を制御するＰＬＬ回路と、
前記第二の定電流回路の出力電圧を入力電圧とし、前記フィルタ回路の前記容量を第一のスイッチを介して充電するバッファ回路と、を備え、
前記基準信号が入力されない第一のモードにおいては、前記発振器の前記第一の定電流に基づいた発振信号を出力し、前記基準信号が入力される第二のモードにおいては、前記発振器の前記第二の定電流に基づいた発振信号を出力する、発振回路装置であって、
前記発振回路装置は、
前記第一のモードでは、前記第一のスイッチがオンすることで前記容量は前記バッファ回路の出力電圧によって充電され、
前記第二のモードでは、前記第一のスイッチがオフする
ことを特徴とする発振回路装置。
【請求項２】
前記第一の定電流回路は、直列に接続された第一のＰＭＯＳトランジスタと定電流素子を備え、
前記第二の定電流回路は、直列に接続された第二のＰＭＯＳトランジスタと第一のＮＭＯＳトランジスタを備え、
前記第一のＰＭＯＳトランジスタのゲートは、前記第二のＰＭＯＳトランジスタと第二のスイッチを介して接続し、前記第一のＮＭＯＳトランジスタのゲートは前記フィルタ回路に接続し、
前記第一のモードでは、前記第二のスイッチがオンすることで前記第二の定電流回路は前記第一の定電流回路の電流に比例した電流を生成し、
前記第二のモードでは、前記第二のスイッチがオフすることで前記基準信号の周波数と前記発振信号の周波数の位相差に基づく電流を生成する、
ことを特徴とする請求項１記載の発振回路装置。
【請求項３】
前記基準信号が入力されたことを検出するパルス検出回路を有し、
前記パルス検出回路は、出力信号によって前記第一のスイッチと前記第二のスイッチを制御する
ことを特徴とする請求項２記載の発振回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される基準信号にフィードバック制御を加えて位相を制御する位相同期回路（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ回路、以下ＰＬＬ回路と称す）を含む発振回路装置に関する。
【背景技術】
【０００２】
従来より、外部からの基準信号が入力されない場合には内部で発振信号を生成出力し、外部から基準信号が入力された場合にそれを検出し、ＰＬＬ回路で位相を制御して発振信号を出力する発振回路装置が知られている。
【０００３】
図４に、従来の発振回路装置４００の回路図を示す。
従来の発振回路装置４００は、電源端子１０１と、接地端子１０２と、定電流回路１７１、１７２と、ＰＭＯＳトランジスタ１２２と、スイッチ１５０、１５１、１５４と、インバータ回路１５３と、電流制御発振器１１３と、分周回路１１４と、位相周波数比較器１１１と、チャージポンプ回路１１２と、パルス検出回路１１０と、フィルタ回路１７４とを備えている。定電流回路１７１は、ＰＭＯＳトランジスタ１２０と、第１の電流源１４０とを備えている。定電流回路１７２は、ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１３１とを備えている。フィルタ回路１７４は、容量１６１を備えている。
【０００４】
上述したような発振回路装置４００は、以下のような動作で発振信号切り替えを行う機能を有する。
【０００５】
ＲＥＦ端子１０３に外部から基準信号ＲＥＦが入力されない第１のモードでは、パルス検出器１１０がＬＯＷを出力し、スイッチ１５０、１５４がオン、スイッチ１５１がオフしている。ＰＭＯＳトランジスタ１２０、１２２は、スイッチ１５０を介してカレントミラー回路を構成するため、それぞれのドレイン電流Ｉ１と電流Ｉ３は比例した電流となる。また、電流Ｉ１は、第１の電流源１４０の電流ＩＢ１に等しく、結果的に電流制御発振器１１３は、電流ＩＢ１に比例した周波数の出力信号ＣＬＫをＣＬＫ端子より出力する。外部からＲＥＦ端子１０３に入力される基準信号ＲＥＦがなく、外部から自立して発振している状態（自走状態と定義する）では、スイッチ１５１はオフしているため、定電流回路１７２は電流Ｉ１、電流Ｉ３に影響を及ぼさない。また、ＰＭＯＳトランジスタ１２０、１２１は、スイッチ１５０を介してカレントミラー回路を構成するため、それぞれのドレイン電流Ｉ１と電流Ｉ２は比例した電流となる。このときスイッチ１５４はオンしているため、ＮＭＯＳトランジスタ１３１のゲートとドレインは接続され、電流Ｉ２に基づいた電荷が容量１６１に充電される。その後、ＮＭＯＳトランジスタ１３１のゲートには電流Ｉ２とＮＭＯＳトランジスタ１３１の特性によって決定されるゲート電圧が発生し、容量への充電が終了するとともに、電流Ｉ２はＮＭＯＳトランジスタ１３１に流れる。
【０００６】
ＲＥＦ端子１０３に基準信号ＲＥＦが入力され第２のモードになると、パルス検出回路１１０が基準信号ＲＥＦを検出してＨＩＧＨを出力し、スイッチ１５０、１５４をオフ、スイッチ１５１をオンさせる。このとき、位相周波数比較器１１１とチャージポンプ１１２とフィルタ回路１７４と定電流回路１７２と電流制御発振器１１３と分周回路１１４とで基準信号ＲＥＦの位相を調整するためのＰＬＬ回路が動作を始める。Ｖ／Ｉ変換素子として機能するＮＭＯＳトランジスタ１３１は、チャージポンプ回路１１２の出力電圧ＶＣＰをＶ／Ｉ変換してドレイン電流を生成し、ＰＭＯＳトランジスタ１２１に供給する。ＰＭＯＳトランジスタ１２１、１２２は、カレントミラー回路を構成するため、それぞれのドレイン電流Ｉ２と電流Ｉ３は比例した電流となる。定常状態における電流Ｉ２は、一般に知られるＰＬＬ回路の負帰還動作によって基準信号ＲＥＦと分周回路１１４の出力である帰還信号ＦＢ＿ＣＬＫの周波数が等しくなるように制御される。電流制御発振器１１３は、電流Ｉ２に比例した周波数の出力信号ＣＬＫをＣＬＫ端子より出力する。
【０００７】
特許文献１には、ＰＬＬ回路に定電流回路を付加し、フィルタ回路の容量を充電する技術が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第８１７４３３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の発振回路装置４００では容量１６１の充電が定電流で行われるため、容量値／定電流値に比例する充電時間が長くなってしまうという課題があった。そのため図４の従来の発振回路装置４００において、容量の充電中に基準信号ＲＥＦが入力されて第１のモードから第２のモードへ切り替わると、出力信号ＣＬＫが所望の周波数範囲を下回る場合があり、これを受ける外部機器が誤動作する危険性があった。
【００１０】
図５は、従来の発振回路装置４００における状態変化を説明するためのタイミングチャートである。
図５（a）は電源端子１０１にの印加される電圧ＶＤＤの時間推移であり、図５（ｂ）はチャージポンプ回路１１２の出力電圧ＶＣＰの時間推移であり、図５（ｃ）はＲＥＦ端子１０３に入力される基準信号ＲＥＦの周波数の時間推移であり、図５（ｄ）はＣＬＫ端子から得られる出力信号ＣＬＫの周波数の時間推移である。
【００１１】
図５(ａ)に示すように時間ｔ０において電圧ＶＤＤが印加されると、図５（ｂ）の電圧ＶＣＰは第１のモードの動作によって０Ｖから直線的線形に上昇する。その後、図５（ｃ）のように基準信号ＲＥＦが時間ｔ１で入力されると第２のモードに移行する。このときの電圧ＶＣＰは過渡状態であるため、ＣＬＫ端子から得られる出力信号ＣＬＫは、過渡状態の電圧ＶＣＰの値で決まる周波数で出力される事になり、結果的に図５（ｄ）に見られるようにＣＬＫ端子の出力信号ＣＬＫは一時的に周波数が急激に低下する。その後はＰＬＬ動作によって電圧ＶＣＰが上昇し、出力信号ＣＬＫは基準信号ＲＥＦと等しい周波数に収束する。
【００１２】
本発明は、上記課題に鑑みてなされ、入力された基準信号ＲＥＦを検出して自走状態からＰＬＬ動作に移行する際に、出力信号ＣＬＫの周波数変動を抑制してスムーズに同期することが出来る発振回路装置を提供する。
【課題を解決するための手段】
【００１３】
従来の課題を解決するため、本発明の発振回路装置は以下のような構成とした。
自走状態において、フィルタ回路の一端が接続されるＶ／Ｉ変換素子と、バッファ回路とで負帰還回路を構成し、ＰＬＬ動作に移行した直後に出力信号ＣＬＫが自走状態と等しい周波数から開始できるようにフィルタ回路内の容量を急速に充電できる構成とした。
【発明の効果】
【００１４】
本発明の発振回路装置は、自走状態におけるフィルタ回路内の容量に対する充電時間を短縮する事が出来るので、自走状態からＰＬＬ動作へ切り替わった直後の出力信号の周波数変動を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の発振回路装置の構成を示す回路図である。
【図２】本実施形態の発振回路装置における出力信号を示すタイミングチャートである。
【図３】本実施形態の発振回路装置の他の構成を示す回路図である。
【図４】従来の発振回路装置の構成を示す回路図である。
【図５】従来の発振回路装置における出力信号を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本実施形態の発振回路装置１００の回路図である。
本実施形態の発振回路装置１００は、電源端子１０１と、接地端子１０２と、ＲＥＦ端子１０３と、ＣＬＫ端子１０４と、定電流回路１７１、１７２と、ＰＭＯＳトランジスタ１２２と、スイッチ１５０及び１５２と、インバータ回路１５３と、電流制御発振器１１３と、分周回路１１４と、位相周波数比較器１１１と、チャージポンプ回路１１２と、パルス検出回路１１０と、フィルタ回路１７４と、バッファ回路１７５とを備えている。定電流回路１７１は、ＰＭＯＳトランジスタ１２０と、第１の電流源１４０とを備えている。定電流回路１７２は、ＰＭＯＳトランジスタ１２１と、スイッチ１５１と、ＮＭＯＳトランジスタ１３１とを備えている。フィルタ回路１７４は、容量１６１を備えている。バッファ回路１７５は、ＮＭＯＳトランジスタ１３０と、第２の電流源１４１とを備える。
【００１７】
パルス検出器１１０は、ＲＥＦ端子１０３に基準信号ＲＥＦが入力されているか否かを検出し、信号ＤＥＴを出力する。電流制御発振器１１３は、入力される発振用電流に比例した発振周波数の信号を出力する。位相周波数比較器１１１は、基準信号ＲＥＦと帰還信号ＦＢ＿ＣＬＫを比較し、その結果を出力する。チャージポンプ回路１１２は、位相周波数比較器１１１の出力信号に基づき電圧ＶＣＰを出力する。バッファ回路１７５は、容量１６１をより早く充電する、即ち電圧ＶＣＰをより早く所望の値に引き上げ、安定させる。位相周波数比較器１１１とチャージポンプ１１２とフィルタ回路１７４とバッファ回路１７５と定電流回路１７２と電流制御発振器１１３と分周回路１１４は、ＲＥＦ端子１０３に入力される基準信号ＲＥＦの位相を調整するためのＰＬＬ回路を構成する。
【００１８】
次に、本実施形態の発振回路装置１００の接続について説明する。
パルス検出回路１１０は、入力端子がＲＥＦ端子１０３に接続され、出力端子がスイッチ１５０、１５２の制御端子と、インバータ回路１５３の入力端子に接続される。インバータ回路１５３の出力端子は、スイッチ１５１の制御端子に接続される。位相周波数比較回器１１１は、第１の入力端子がＲＥＦ端子１０３に接続され、第２の入力端子が分周回路１１４の出力端子に接続され、出力端子はチャージポンプ回路１１２の入力端子に接続される。フィルタ回路１７４を構成する容量１６１は、一端がチャージポンプ回路１１２の出力端子に接続され、他端が接地端子１０２に接続される。ＮＭＯＳトランジスタ１３０は、ゲートがＮＭＯＳトランジスタ１３１のドレインとＰＭＯＳトランジスタ１２１のドレインに接続され、ドレインが電源端子１０１に接続され、ソースがスイッチ１５２の一端と第２の電流源１４１の一端に接続される。第２の電流源１４１は、他端が接地端子１０２に接続される。スイッチ１５２は、他端がチャージポンプ回路１１２の出力端子に接続される。ＮＭＯＳトランジスタ１３１は、ゲートがチャージポンプ回路１１２の出力端子に接続され、ソースが接地電位１０２に接続される。ＰＭＯＳトランジスタ１２０は、ソースが電源端子１０１に接続され、ゲートとドレインがスイッチ１５０の一端と第１の電流源１４０の一端に接続される。第１の電流源１４０は、他端が接地端子１０２に接続される。ＰＭＯＳトランジスタ１２１は、ソースが電源端子１０１に接続され、ゲートがスイッチ１５０の他端に接続される。スイッチ１５１は、一端がＰＭＯＳトランジスタ１２１のゲートに接続され、他端がＰＭＯＳトランジスタ１２１のドレインに接続される。ＰＭＯＳトランジスタ１２２は、ソースが電源端子１０１に接続され、ゲートがＰＭＯＳトランジスタ１２１のゲートに接続され、ドレインが電流制御発振器１１３の入力端子に接続される。電流制御発振器１１３は、出力端子が分周回路１１４の入力端子に接続される。
【００１９】
次に、本実施形態の発振回路装置１００の動作について説明する。
先ず、ＲＥＦ端子１０３に基準信号ＲＥＦが入力されない状態の第１のモードについて説明する。
【００２０】
第１のモードでは、パルス検出器１１０は非検出を示す信号ＤＥＴを出力して、スイッチ１５０、１５２がオン、スイッチ１５１がオフしている。定電流回路１７１は、第一の定電流源１４０の定電流ＩＢ１を流す。ＰＭＯＳトランジスタ１２２は、ＰＭＯＳトランジスタ１２０とカレントミラー回路を構成するため、それぞれのドレイン電流Ｉ１と電流Ｉ３は比例した電流となる。例えば、ＰＭＯＳトランジスタ１２０と１２２のサイズ比が１：１の場合には、電流Ｉ１と電流Ｉ３は等しくなる。電流制御発振器１１３は、入力する電流Ｉ３、すなわち電流ＩＢ１に比例した周波数の出力信号ＣＬＫをＣＬＫ端子より出力する。つまり、出力信号ＣＬＫの周波数は、電流ＩＢ１の電流値もしくは、ＰＭＯＳトランジスタ１２０、１２２のサイズ比によって任意に決められる。
【００２１】
また、ＰＭＯＳトランジスタ１２１は、ＰＭＯＳトランジスタ１２０とカレントミラー回路を構成するため、それぞれのドレイン電流Ｉ１と電流Ｉ２は比例した電流となる。例えば、ＰＭＯＳトランジスタ１２０と１２１のサイズ比が１：１の場合には、電流Ｉ１と電流Ｉ２は等しくなる。この電流Ｉ２によって、ＮＭＯＳトランジスタ１３０のゲート電圧ＶＸが上昇し、ＮＭＯＳトランジスタ１３０がオンする。そして、ＮＭＯＳトランジスタ１３０のソース電流によって容量１６１が充電されて電圧ＶＣＰが上昇する。それによって、電圧ＶＣＰをゲートで受けるＮＭＯＳトランジスタ１３１がオンすると、定電流回路１７２とバッファ回路１７５が負帰還回路を構成する。このため、ＮＭＯＳトランジスタ１３１のドレイン電流と電流Ｉ２が等しくなるように、ＮＭＯＳトランジスタ１３１のゲート電圧となる電圧ＶＣＰが急激に引き上げられる。この後の定常状態では、バッファ回路１７５のＮＭＯＳトランジスタ１３０のドレイン電流と第二の定電流源１４１の定電流ＩＢ２は等しくなり、第二の定電流源１４１はプルダウン素子として動作する。
【００２２】
以上説明したように、本実施形態の発振回路装置１００はバッファ回路１７５を備えたので、第１のモードでは容量１６１をより早く充電することが出来る、即ち電圧ＶＣＰをより早く所望の電圧値に引き上げる事が出来るので、すばやく出力信号ＣＬＫの周波数を安定させることができる。
【００２３】
次に、ＲＥＦ端子１０３に基準信号ＲＥＦが入力されている状態の第２のモードについて説明する。
第１のモードから第２のモードになると、パルス検出回路１１０は検出を示す信号ＤＥＴを出力して、スイッチ１５０、１５２をオフさせ、インバータ回路１５３を介してスイッチ１５１をオンさせる。スイッチ１５０がオフするので、定電流回路１７１は発振回路装置１００から切り離される。スイッチ１５１がオフするので、バッファ回路１７５はフィルタ回路１７４から切り離される。そして、スイッチ１５１がオンするので、ＰＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１２２はカレントミラー回路を構成し、それぞれのドレイン電流Ｉ２と電流Ｉ３は比例した電流となる。例えば、ＰＭＯＳトランジスタ１２１と１２２のサイズ比が１：１の場合には、電流Ｉ２と電流Ｉ３は等しくなる。
【００２４】
Ｖ／Ｉ変換素子として機能するＮＭＯＳトランジスタ１３１は、基準信号ＲＥＦの発振周波数に基づき出力されるチャージポンプ回路１１２の出力電圧ＶＣＰをＶ／Ｉ変換してドレイン電流を生成し、ＰＭＯＳトランジスタ１２１に供給する。定常状態における電流Ｉ２は、ＰＬＬ回路の負帰還動作によって基準信号ＲＥＦと分周回路１１４の出力である帰還信号ＦＢ＿ＣＬＫの周波数が等しくなるように制御される。より具体的には、基準信号ＲＥＦと帰還信号ＦＢ＿ＣＬＫを位相周波数比較器１１１で比較し、チャージポンプ回路１１２及びフィルタ回路１７４から電圧ＶＣＰを出力し、ＮＭＯＳトランジスタ１３１によって電流Ｉ２が生成される。従って、電流制御発振器１１３は、電圧ＶＣＰに基づいた周波数の出力信号ＣＬＫをＣＬＫ端子より出力する。スイッチ１５０はオフしているため、定電流回路１７１は電流Ｉ２、電流Ｉ３に影響を及ぼさない。
【００２５】
図２は、本実施形態の発振回路装置１００における状態変化を説明するためのタイミングチャートであり、この図２を用いて本実施形態の効果を説明する。
図２（a）は電源端子１０１に印加される電圧ＶＤＤの時間推移であり、図２（ｂ）はチャージポンプ回路１１２の出力電圧ＶＣＰの時間推移であり、図２（ｃ）はＲＥＦ端子１０３に入力される基準信号ＲＥＦの周波数の時間推移であり、図２（ｄ）はＣＬＫ端子から得られる出力信号ＣＬＫの周波数の時間推移である。
【００２６】
図２(ａ)に示すように時間ｔ０において電圧ＶＤＤが印加されると、ＲＥＦ端子１０３に基準信号ＲＥＦが入力されていないので、発振回路装置１００は第１のモードで動作し、定電流回路１７２とバッファ回路１７５の負帰還動作によって０Ｖから急速に上昇する。
【００２７】
その後、図２（ｃ）のように時間ｔ１において基準信号ＲＥＦが入力されると第２のモードに移行する。このとき、既に定常値に達した電圧ＶＣＰに応じた電流によって電流制御発振器１１３が動作しているため、ＣＬＫ端子の出力信号ＣＬＫは急激な周波数の低下は発生しない。その後は、ＰＬＬ動作によって出力信号ＣＬＫは基準信号ＲＥＦと等しい周波数に収束する。
【００２８】
以上説明したように、本実施形態の発振回路装置１００は、定電流回路１７２によって負帰還動作するバッファ回路１７５の出力によって、フィルタ回路１７４内の容量１６１の電圧を引き上げる構成としたので、容量１６１に対する充電期間を短縮し、自走状態からＰＬＬ動作へ切り替わった直後の出力周波数変動を抑制する事が可能となった。
【００２９】
図３は、本実施形態の発振回路装置の他の構成を示す回路図である。
発振回路装置３００は、フィルタ回路１７４に抵抗１６０を備えた構成である。
抵抗１６０は、一端がチャージポンプ回路１１２の出力端子に接続され、他端が容量１６１とスイッチ１５２の他端に接続される。
【００３０】
このようにＰＬＬ回路の位相補償として、フィルタ回路１７４に抵抗１６０を設ける場合がある。そのようなフィルタ回路１７４においても、バッファ回路１７５の出力端子をスイッチ１５２を介して容量１６１と抵抗１６０の間に接続することによって、上述したのと同様の効果が得られる。
【００３１】
以上説明したように、本実施形態の発振回路装置は、位相補償抵抗１６０の挿入によって周波数特性を改善させながら、バッファ回路１７５の出力端子を容量１６１に接続する事で、容量１６１の充電時間短縮も容易に両立することが出来る。それにより、自走状態からＰＬＬ動作へ切り替わった直後の出力周波数の急激な低下を抑制することができ、ＣＬＫ端子に接続される外部機器の誤動作を防ぐことができる。
なお、この容量１６１に対し、抵抗に限らず、他の素子が接続されるどのような回路構成においても、同様の効果を得る事ができる。
【００３２】
また、本発明の発振回路装置を、自走状態と外部から入力される基準信号ＲＥＦを切り替えて動作させる様々な電子機器に適用することができることはいうまでもない。例えば、ＤＣ／ＤＣコンバータの発振周波数を外部から自由に変化させるような構成にしたい場合に、本発明の発振回路装置を採用することで、スムーズな発振信号の移行を実現し、安定した動作のＤＣ／ＤＣコンバータを提供することが出来る。
【符号の説明】
【００３３】
１００、３００  発振回路装置
１０１  電源端子
１０２  接地端子
１０３  ＲＥＦ端子
１０４  ＣＬＫ端子
１１０  パルス検出回路
１１１  位相周波数比較器
１１２  チャージポンプ回路
１１３  電流制御発振器
１１４  分周回路
１４０、１４１  電流源
１５１、１５２、１５４  スイッチ
１５３  インバータ回路
１７１、１７２  定電流回路
１７４  フィルタ回路
１７５  バッファ回路
【図１】
0006559548.tif 000002
【図２】
0006559548.tif 000003
【図３】
0006559548.tif 000004
【図４】
0006559548.tif 000005
【図５】
0006559548.tif 000006