(57)【特許請求の範囲】
【請求項１】
入力データによって表されるデータ値に対応した入力電圧を増幅して出力する増幅器であって、
前記入力電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、
前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインに流す出力トランジスタを含む出力部と、
前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、
前記データ値が基準値以上である場合に前記入力電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記データ値が前記基準値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、
前記入力部は、前記入力電圧と前記出力ラインの電圧との差分を前記駆動信号として生成する差動回路を含み、
前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、
前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージすることを特徴とする増幅器。
【請求項２】
入力データによって表されるデータ値の系列に対応した入力電圧を増幅して出力する増幅器であって、
前記入力電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、
前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインに流す出力トランジスタを含む出力部と、
前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、
現時点の前記データ値とその直前の前記データ値との差分値が基準差分値以上である場合には前記入力電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記差分値が前記基準差分値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、
前記入力部は、前記入力電圧と前記出力ラインの電圧との差分を前記駆動信号として生成する差動回路を含み、
前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、
前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージすることを特徴とする増幅器。
【請求項３】
各画素の輝度レベルを表す画素データ片の各々に対応した階調電圧の各々を個別に増幅して得た画素駆動電圧の各々を表示デバイスの各データラインに印加する複数の増幅器を含む表示ドライバであって、
前記増幅器の各々は、
前記階調電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、
前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインを介して前記データラインに流す出力トランジスタを含む出力部と、
前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、
前記画素データによって表される前記輝度レベルが基準値以上である場合に前記階調電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記輝度レベルが前記基準値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、
前記入力部は、前記入力電圧と前記画素駆動電圧との差分を前記駆動信号として生成する差動回路を含み、
前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、
前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージすることを特徴とする表示ドライバ。
【請求項４】
各画素の輝度レベルを表す画素データ片の各々に対応した階調電圧の各々を個別に増幅して得た画素駆動電圧の各々を表示デバイスの各データラインに印加する複数の増幅器を含む表示ドライバであって、
前記増幅器の各々は、
前記階調電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、
前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインを介して前記データラインに流す出力トランジスタを含む出力部と、
前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、
現時点の前記画素データ片によって表される輝度レベルと１水平走査期間前の前記画素データ片によって表される輝度レベルとの差分値が基準差分値以上である場合には前記階調電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記差分値が前記基準差分値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、
前記入力部は、前記入力電圧と前記画素駆動電圧との差分を前記駆動信号として生成する差動回路を含み、
前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、
前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージすることを特徴とする表示ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器、特にプリチャージ方式を採用した増幅器、及びこの増幅器を含む表示ドライバに関する。
【背景技術】
【０００２】
表示デバイスとしての例えば液晶表示パネルを駆動する表示ドライバには、入力映像信号によって表される輝度レベルに対応した階調電圧を増幅しこれを画素駆動電圧として液晶表示パネルのデータラインに夫々印加する複数のアンプが設けられている。
【０００３】
このような表示ドライバ用のアンプとして、プリチャージ（以下、ＰＣとも称する）方式を採用することにより、高速動作を図るようにしたものが提案されている（例えば、特許文献１参照）。ＰＣ方式では、出力アンプを駆動する駆動ラインにプリチャージ回路を設け、出力アンプが階調電圧の増幅を行う直前に、プリチャージ回路によりこの駆動ラインを比較的高い電圧でプリチャージしておく。これにより、画素駆動電圧の立ち上がり部が高電圧のプリチャージによって生成されるので、その後の階調電圧の供給により、画素駆動電圧の電圧値を迅速に階調電圧のピーク値に到らせることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１６６７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようなＰＣ方式を採用したアンプでは、高速処理を実現する為に階調電圧よりも高い電圧でプリチャージを行う必要があるので、電力消費量が増大するという問題があった。
【０００６】
そこで、本発明は、電力消費量を抑えつつ高速動作が可能な増幅器及びこの増幅器を有する表示ドライバを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る増幅器は、入力データによって表されるデータ値に対応した入力電圧を増幅して出力する増幅器であって、前記入力電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインに流す出力トランジスタを含む出力部と、前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、前記データ値が基準値以上である場合に前記入力電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記データ値が前記基準値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、前記入力部は、前記入力電圧と前記出力ラインの電圧との差分を前記駆動信号として生成する差動回路を含み、前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージする。
【０００８】
また、本発明に係る増幅器は、入力データによって表されるデータ値の系列に対応した入力電圧を増幅して出力する増幅器であって、前記入力電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインに流す出力トランジスタを含む出力部と、前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、現時点の前記データ値とその直前の前記データ値との差分値が基準差分値以上である場合には前記入力電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記差分値が前記基準差分値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、前記入力部は、前記入力電圧と前記出力ラインの電圧との差分を前記駆動信号として生成する差動回路を含み、前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージする。
【０００９】
また、本発明に係る表示ドライバは、各画素の輝度レベルを表す画素データ片の各々に対応した階調電圧の各々を個別に増幅して得た画素駆動電圧の各々を表示デバイスの各データラインに印加する複数の増幅器を含む表示ドライバであって、前記増幅器の各々は、前記階調電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインを介して前記データラインに流す出力トランジスタを含む出力部と、前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、前記画素データによって表される前記輝度レベルが基準値以上である場合に前記階調電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記輝度レベルが前記基準値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、前記入力部は、前記入力電圧と前記画素駆動電圧との差分を前記駆動信号として生成する差動回路を含み、前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージする。
【００１０】
また、本発明に係る表示ドライバは、各画素の輝度レベルを表す画素データ片の各々に対応した階調電圧の各々を個別に増幅して得た画素駆動電圧の各々を表示デバイスの各データラインに印加する複数の増幅器を含む表示ドライバであって、前記増幅器の各々は、前記階調電圧に基づいて駆動信号を生成して駆動ラインに供給する入力部と、前記駆動ラインの電圧をゲート端子で受けて前記駆動ラインの電圧値に応じた電流を出力ラインを介して前記データラインに流す出力トランジスタを含む出力部と、前記出力トランジスタをオン状態にする電圧を前記駆動ラインに印加するプリチャージを実行するプリチャージ部と、現時点の前記画素データ片によって表される輝度レベルと１水平走査期間前の前記画素データ片によって表される輝度レベルとの差分値が基準差分値以上である場合には前記階調電圧の増加開始時又は低下開始時に前記プリチャージを実行させる一方、前記差分値が前記基準差分値より小である場合には前記プリチャージを停止させるように前記プリチャージ部を制御するプリチャージ制御部と、を有し、前記入力部は、前記入力電圧と前記画素駆動電圧との差分を前記駆動信号として生成する差動回路を含み、前記出力トランジスタは、前記ゲート端子が前記駆動ラインに接続されており、ドレイン端子が前記出力ラインに接続されており且つソース端子に電源電圧又は接地電圧が印加されているＭＯＳ型のトランジスタであり、前記プリチャージ部は、前記入力電圧の前記増加開始時又は前記低下開始時に前記駆動ラインに前記接地電圧又は前記電源電圧を印加することにより前記駆動ラインをプリチャージする。
【発明の効果】
【００１１】
本発明に係る増幅器では、入力データによって表されるデータ値に対応した入力電圧に基づく駆動信号を駆動ラインに供給し、この駆動ライン上の電圧値に応じた電流を出力ラインに流すにあたり、入力電圧の増加開始時又は低下開始時に駆動ラインをプリチャージすることにより高速処理化を図る。この際、入力データによって表されるデータ値が基準値より小である場合、或いは入力データによって表されるデータ値の系列における現データ値とその直前のデータ値との差分値が基準差分値より小である場合には上記プリチャージを停止させることにより電力消費量を低減させている。
【００１２】
よって、本発明によれば、電力消費量を低減させると共に高速動作が可能な増幅器を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る増幅器を含むデータドライバ１３を有する表示装置１０の構成を示すブロック図である。
【図２】データドライバ１３の内部構成を示すブロック図である。
【図３】アンプＡＰ1の構成を示す回路図である。
【図４】ＰＣ制御部ＣＮＴの内部構成の一例を示す回路図である。
【図５】ＰＣ制御部ＣＮＴの動作の一例を示すタイムチャートである。
【図６】ＰＣ制御部ＣＮＴの内部構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１５】
図１は、本発明に係る増幅器を含むデータドライバ１３を有する表示装置１０の構成を示すブロック図である。図１に示す表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０から構成される。
【００１６】
表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。
【００１７】
駆動制御部１１は、入力映像信号ＶＳに基づき、各画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。
【００１８】
走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ1〜Ｓm各々に順次、択一的に印加する。
【００１９】
図２は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。図２に示すように、データドライバ１３は、データラッチ部１３１、階調電圧生成部１３２、及び出力アンプ部１３３を含む。
【００２０】
データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ1〜Ｑnとして階調電圧生成部１３２及び出力アンプ部１３３に供給する。
【００２１】
階調電圧生成部１３２は、データラッチ部１３１から供給された画素データＱ1〜Ｑnを、夫々の輝度レベルに対応した電圧値を有する階調電圧Ｖ1〜Ｖnに変換して出力アンプ部１３３に供給する。
【００２２】
出力アンプ部１３３は、階調電圧Ｖ1〜Ｖnを夫々個別に増幅して得た画素駆動電圧Ｇ1〜Ｇnを、表示デバイス２０のデータラインＤ1〜Ｄnに夫々供給するアンプＡＰ1〜ＡＰnを含む。アンプＡＰ1〜ＡＰnの各々は、画素データＱ1〜Ｑn（階調電圧Ｖ1〜Ｖn）に夫々対応付けして設けられている。アンプＡＰ1〜ＡＰnの各々は、そのアンプＡＰに対応した画素データＱ及び階調電圧Ｖに基づいて、自身の内部でプリチャージを行うＰＣ方式の差動増幅器（オペアンプ）である。尚、アンプＡＰ1〜ＡＰnは同一の内部構成を有するものである。
【００２３】
そこで、以下にアンプＡＰ1を抜粋して本発明に係る増幅器の構成について説明する。      
【００２４】
図３は、本発明に係る増幅器としてのアンプＡＰ1の内部構成を示す回路図である。図３に示すように、アンプＡＰ1は、差動回路ＤＦ１及びＤＦ２、スイッチ素子ＳＷ１及びＳＷ２、ｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）型の出力トランジスタＲ１、ｎチャネルＭＯＳ型の出力トランジスタＲ２、及びＰＣ制御部ＣＮＴを含む。
【００２５】
第１の差動回路ＤＦ１は、ｎチャネルＭＯＳ型のトランジスタＵ１〜Ｕ３、及びｐチャネルＭＯＳ型のトランジスタＵ４及びＵ５を含む。差動対を為すトランジスタＵ１及びＵ２各々のソース端子は、電流源としてのトランジスタＵ３のドレイン端子に接続されている。トランジスタＵ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ１が印加されており、そのソース端子には接地電圧Ｖｓｓ（例えば０ボルト）が印加されている。
【００２６】
トランジスタＵ１のドレイン端子は、ラインＬｐ１を介してトランジスタＵ４のドレイン端子、出力トランジスタＲ１のゲート端子及びスイッチ素子ＳＷ１に接続されている。トランジスタＵ２のドレイン端子はラインＬｐ２を介してトランジスタＵ４のゲート端子と、トランジスタＵ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＵ４及びＵ５各々のソース端子には電源電圧Ｖｄｄが印加されている。
【００２７】
差動対を為す一方のトランジスタＵ１のゲート端子は入力ラインＬＩＮに接続されており、他方のトランジスタＵ２のゲート端子は出力ラインＬＯＴに接続されている。
【００２８】
ここで、トランジスタＵ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｐ１に流す。トランジスタＵ２は、出力ラインＬＯＴを介して供給された出力電圧としての画素駆動電圧Ｇ1に対応した電流をラインＬｐ２に流す。この際、電流源としてのトランジスタＵ３は、バイアス電圧Ｖｂ１に基づき、ラインＬｐ１に流れる電流と、ラインＬｐ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＵ１及びＵ２は、ラインＬｐ１に流す電流とラインＬｐ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｐ１及びＬｐ２に夫々電流を流す。
【００２９】
よって、かかる構成により、差動回路ＤＦ１は、階調電圧Ｖ1と画素駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＰＧを第１の駆動ラインとしてのラインＬｐ１上において生成する。
【００３０】
出力トランジスタＲ１は、出力電圧駆動信号ＰＧに基づく出力電流Ｉ1を出力ラインＬＯＴに送出する。
【００３１】
第２の差動回路ＤＦ２は、ｐチャネルＭＯＳ型のトランジスタＭ１〜Ｍ３、及びｎチャネルＭＯＳ型のトランジスタＭ４及びＭ５を含む。差動対を為すトランジスタＭ１及びＭ２各々のソース端子は、電流源としてのトランジスタＭ３のドレイン端子に接続されている。トランジスタＭ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ２が印加されており、そのソース端子には電源電圧Ｖｄｄが印加されている。
【００３２】
トランジスタＭ１のドレイン端子は、ラインＬｎ１を介してトランジスタＭ４のドレイン端子、出力トランジスタＲ２のゲート端子及びスイッチ素子ＳＷ２に接続されている。トランジスタＭ２のドレイン端子はラインＬｎ２を介してトランジスタＭ４のゲート端子と、トランジスタＭ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＭ４及びＭ５各々のソース端子には接地電圧Ｖｓｓが印加されている。
【００３３】
差動対を為す一方のトランジスタＭ１のゲート端子は入力ラインＬＩＮに接続されており、他方のトランジスタＭ２のゲート端子は出力ラインＬＯＴに接続されている。
【００３４】
ここで、トランジスタＭ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｎ１に流す。トランジスタＭ２は、出力ラインＬＯＴを介して供給された出力電圧としての画素駆動電圧Ｇ1に対応した電流をラインＬｎ２に流す。この際、電流源としてのトランジスタＭ３は、バイアス電圧Ｖｂ２に基づき、ラインＬｎ１に流れる電流と、ラインＬｎ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＭ１及びＭ２は、ラインＬｎ１に流す電流とラインＬｎ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｎ１及びＬｎ２に夫々電流を流す。
【００３５】
よって、かかる構成により、差動回路ＤＦ２は、階調電圧Ｖ1と画素駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＮＧを第２の駆動ラインとしてのラインＬｎ１上において生成する。尚、出力電圧駆動信号ＮＧは、上記した出力電圧駆動信号ＰＧの位相を反転させた信号となる。
【００３６】
出力トランジスタＲ２は、出力電圧駆動信号ＮＧに基づく出力電流Ｉ2を出力ラインＬＯＴから引き抜く。よって、出力ラインＬＯＴには、上記した出力トランジスタＲ１が送出した出力電流Ｉ1から、上記出力電流Ｉ2を引いた電流値に対応した電圧値を有する画素駆動電圧Ｇ1が生成される。
【００３７】
要するに、図３に示される増幅器は、２つの独立した差動回路（ＤＦ１、ＤＦ２）によって、２つの出力トランジスタ（Ｒ１、Ｒ２）をプッシュプル駆動することにより、入力電圧（Ｖ1）を利得１で増幅するボルテージフォロワの差動増幅器である。
【００３８】
更に、図３に示される増幅器には、高速動作を実現する為に、プリチャージ部としてのスイッチ素子ＳＷ１及びＳＷ２と、プリチャージ制御部としてのＰＣ制御部ＣＮＴが設けられている。
【００３９】
スイッチ素子ＳＷ１の一端にはラインＬｐ１が接続されており、その他端には接地電圧Ｖｓｓが印加されている。スイッチ素子ＳＷ１は、ＰＣ制御部ＣＮＴから供給された立上プリチャージ信号ＰＣｐが例えば論理レベル１である間はオン状態、論理レベル０である間はオフ状態となる。スイッチ素子ＳＷ１は、オン状態となった場合にだけ、接地電圧ＶｓｓをラインＬｐ１に印加する。
【００４０】
スイッチ素子ＳＷ２の一端にはラインＬｎ１が接続されており、その他端には電源電圧Ｖｄｄが印加されている。スイッチ素子ＳＷ２は、ＰＣ制御部ＣＮＴから供給された立下プリチャージ信号ＰＣｎが例えば論理レベル１である間はオン状態、論理レベル０である間はオフ状態となる。スイッチ素子ＳＷ２は、オン状態となった場合にだけ、電源電圧ＶｄｄをラインＬｎ１に印加する。
【００４１】
ＰＣ制御部ＣＮＴは、画素データＱ1に基づき、立上プリチャージを実行させるか否かを示す立上プリチャージ信号ＰＣｐを生成し、これをスイッチ素子ＳＷ１に供給する。例えば、ＰＣ制御部ＣＮＴは、立上プリチャージを実行させる場合には論理レベル１、立上プリチャージを停止させる場合には論理レベル０の立上プリチャージ信号ＰＣｐを生成する。
【００４２】
また、ＰＣ制御部ＣＮＴは、画素データＱ1に基づき、立下プリチャージを実行させるか否かを示す立下プリチャージ信号ＰＣｎを生成し、これをスイッチ素子ＳＷ２に供給する。例えば、ＰＣ制御部ＣＮＴは、立下プリチャージを実行させる場合には論理レベル１、立下プリチャージを停止させる場合には論理レベル０の立下プリチャージ信号ＰＣｎを生成する。
【００４３】
図４は、ＰＣ制御部ＣＮＴの内部構成の一例を示す回路図である。増加検出部４１は、画素データＱ1によって表される輝度レベルが増加を開始したことを検出したときに、所定の電圧立上期間Ｔ１の間だけ論理レベル１となり、他の期間は論理レベル０となる立上プリチャージ信号Ｃｐを生成する。つまり、増加検出部４１は、階調電圧Ｖ1における電圧立ち上がり部、例えば図５に示す時点ｔ１及びｔ３の各々において、電圧立上期間Ｔ１の間だけプリチャージを促す論理レベル１の立上プリチャージ信号Ｃｐを生成する。増加検出部４１は、この立上プリチャージ信号Ｃｐをアンドゲート４２に供給する。
【００４４】
低下検出部４３は、画素データＱ1によって表される輝度レベルが低下を開始したことを検出したときに、所定の電圧立下期間Ｔ２の間だけ論理レベル１となり、他の期間は論理レベル０となる立下プリチャージ信号Ｃｎを生成する。つまり、低下検出部４３は、階調電圧Ｖ1における電圧立ち下がり部、例えば図５に示す時点ｔ２及びｔ４の各々において、電圧立上期間Ｔ２の間だけプリチャージを促す論理レベル１の立下プリチャージ信号Ｃｎを生成する。低下検出部４３は、かかる立下プリチャージ信号Ｃｎをアンドゲート４４に供給する。
【００４５】
アンドゲート４５は、輝度レベルを６ビット［ｄ５〜ｄ０］で表す画素データＱ1中の例えば上位３ビット［ｄ５、ｄ４、ｄ３］分が全て論理レベル１となる場合にはイネーブル状態を示す論理レベル１、それ以外の場合にはディスエーブル状態を示す論理レベル０のＰＣイネーブル信号ＥＮを生成する。すなわち、アンドゲート４５は、階調電圧Ｖ1に対応した画素データＱ1にて表される輝度レベルが所定の基準輝度、例えばｄ５〜ｄ０が［１１１０００］以上となる場合にだけ、プリチャージ有効を示す論理レベル１のＰＣイネーブル信号ＥＮを生成するのである。アンドゲート４５は、ＰＣイネーブル信号ＥＮをアンドゲート４２及び４４に供給する。
【００４６】
アンドゲート４２は、ＰＣイネーブル信号ＥＮがイネーブル状態を示す論理レベル１である場合にだけ、増加検出部４１から供給された立上プリチャージ信号Ｃｐを立上プリチャージ信号ＰＣｐとしてスイッチ素子ＳＷ１に供給する。尚、アンドゲート４２は、ＰＣイネーブル信号ＥＮがディスエーブル状態を示す論理レベル０である場合には、立上プリチャージを停止させることを示す論理レベル０に固定の立上プリチャージ信号ＰＣｐをスイッチ素子ＳＷ１に供給する。
【００４７】
アンドゲート４４は、ＰＣイネーブル信号ＥＮがイネーブル状態を示す論理レベル１である場合にだけ、低下検出部４３から供給された立下プリチャージ信号Ｃｎを立下プリチャージ信号ＰＣｎとしてスイッチ素子ＳＷ２に供給する。尚、アンドゲート４４は、ＰＣイネーブル信号ＥＮがディスエーブル状態を示す論理レベル０である場合には、立下プリチャージを停止させることを示す論理レベル０に固定の立下プリチャージ信号ＰＣｎをスイッチ素子ＳＷ２に供給する。
【００４８】
以下に、ＰＣ制御部ＣＮＴ、スイッチ素子ＳＷ１及びＳＷ２によるプリチャージ動作について説明する。
【００４９】
先ず、図５に示すように、所定の基準輝度以上の輝度レベル、例えばビットｄ５〜ｄ０が［１１１０１１］である画素データＱ1と、この画素データＱ1にて表される輝度レベルに対応した階調電圧Ｖ1とがアンプＡＰ1に供給された場合に為される動作を説明する。
【００５０】
図５に示すように、階調電圧Ｖ1が時点ｔ１にて増加を開始すると、増加検出部４１が、電圧立上期間Ｔ１の間だけ論理レベル１となる立上プリチャージ信号Ｃｐをアンドゲート４２に供給する。この際、上記した画素データＱ1にて表されるビットｄ５〜ｄ０の内の上位３ビット（ｄ５，ｄ４，ｄ３）が全て論理レベル１であることから、アンドゲート４５は、図５に示すようにプリチャージ有効を示す論理レベル１のＰＣイネーブル信号ＥＮをアンドゲート４２及び４４に供給する。よって、ＰＣ制御部ＣＮＴは、図５に示すように、電圧立上期間Ｔ１の間だけ論理レベル１となる立上プリチャージ信号ＰＣｐをスイッチ素子ＳＷ１に供給する。かかる立上プリチャージ信号ＰＣｐに応じてスイッチ素子ＳＷ１はオン状態となり、電圧立上期間Ｔ１の間に亘り接地電圧ＶＳＳを出力トランジスタＲ１のゲート端子に供給する。
【００５１】
これにより、出力トランジスタＲ１はオン状態となり、電源電圧Ｖｄｄを電圧立上期間Ｔ１の間に亘り出力ラインＬＯＴに印加する（立上プリチャージ）。尚、電源電圧Ｖｄｄは、階調電圧Ｖ1として取り得る電圧値の最大値以上の電圧である。よって、この立上プリチャージによれば、画素駆動電圧Ｇ1における電圧値の立ち上がり部を急峻化することが可能となる。すなわち、立上プリチャージによれば、差動回路ＤＦ１で生成された出力電圧駆動信号ＰＧに基づいて出力トランジスタＲ１を駆動した場合よりも、画素駆動電圧Ｇ1における電圧値の立ち上がり部での単位時間あたりの電圧増加量が大となるのである。
【００５２】
そして、階調電圧Ｖ1の電圧値が画素データＱ1にて表される輝度レベルに対応した電圧値Ｖａに到り、その後、図５に示す時点ｔ２にて低下を開始すると、これに応じて低下検出部４３が、電圧立下期間Ｔ２の間だけ論理レベル１となる立下プリチャージ信号Ｃｎをアンドゲート４４に供給する。よって、この際、ＰＣ制御部ＣＮＴは、図５に示すように、電圧立下期間Ｔ２の間だけ論理レベル１となる立下プリチャージ信号ＰＣｎをスイッチ素子ＳＷ２に供給する。かかる立下プリチャージ信号ＰＣｎに応じてスイッチ素子ＳＷ２はオン状態となり、電圧立下期間Ｔ２の間に亘り電源電圧Ｖｄｄを出力トランジスタＲ２のゲート端子に供給する。
【００５３】
これにより、出力トランジスタＲ２はオン状態となり、接地電圧Ｖｓｓを電圧立下期間Ｔ２の間に亘り出力ラインＬＯＴに印加する（立下プリチャージ）。よって、この立下プリチャージによれば、画素駆動電圧Ｇ1における電圧値の立ち下がり部を急峻化することが可能となる。すなわち、立下プリチャージによれば、差動回路ＤＦ２で生成された出力電圧駆動信号ＮＧに基づいて出力トランジスタＲ２を駆動した場合よりも、画素駆動電圧Ｇ1における電圧値の立ち下がり部での単位時間あたりの電圧低加量が大となるのである。
【００５４】
次に、図５に示すように、所定の基準輝度未満の輝度レベル、例えばビットｄ５〜ｄ０が［１０１１１１］である画素データＱ1と、この輝度レベルに対応した階調電圧Ｖ1とがアンプＡＰ1に供給された場合に為される動作を説明する。
【００５５】
図５に示すように、階調電圧Ｖ1が時点ｔ３にて増加を開始すると、増加検出部４１が、電圧立上期間Ｔ１の間だけ論理レベル１となる立上プリチャージ信号Ｃｐをアンドゲート４２に供給する。そして、階調電圧Ｖ1の電圧値が画素データＱ1にて表される輝度レベルに対応した電圧値Ｖｂに到り、その後、図５に示す時点ｔ４にて低下を開始すると、これに応じて低下検出部４３が、電圧立下期間Ｔ２の間だけ論理レベル１となる立下プリチャージ信号Ｃｎをアンドゲート４４に供給する。
【００５６】
この際、上記した画素データＱ1における上位３ビット（ｄ５，ｄ４，ｄ３）のうちに論理レベル０のビットが存在するので、アンドゲート４５は、図５に示すようにプリチャージ無効を示す論理レベル０のＰＣイネーブル信号ＥＮをアンドゲート４２及び４４に供給する。
【００５７】
よって、ＰＣ制御部ＣＮＴは、この間、図５に示すように、スイッチオフを促す論理レベル０の立上プリチャージ信号ＰＣｐ及び立下プリチャージ信号ＰＣｎをスイッチ素子ＳＷ１及びＳＷ２に供給する。
【００５８】
従って、上記のようにビットｄ５〜ｄ０が［１０１１１１］となるような所定の基準輝度未満の輝度レベルに対応した階調電圧Ｖ1がアンプＡＰ1に供給された場合には、プリチャージは実施されないのである。
【００５９】
すなわち、画素データＱ1によって表される輝度レベルが低い場合には高い場合に比して、その輝度レベルに対応した画素駆動電圧Ｇ1のピーク値は低く、それ故、画素駆動電圧Ｇ1における電圧立ち上がり区間の時間も短い。
【００６０】
そこで、図３に示される増幅器では、画素データＱ1にて表される輝度レベルが基準輝度以上である場合にはプリチャージを実行することにより高速化を図る。一方、画素データＱによって表される輝度レベルが基準輝度より低い場合には、プリチャージを停止することによりプリチャージに伴う電力消費及び発熱を低減させているのである。
【００６１】
よって、本発明に係る増幅器によれば、電力消費量を抑えつつ高速動作を行うことが可能となる。
【００６２】
尚、上記実施例では、プリチャージを実行するか否かを決定する為の閾値である基準輝度として、画素データＱの上位３ビット（ｄ５、ｄ４、ｄ３）を用いているが、これに限定されるものではない。例えば、上位２ビット（ｄ５、ｄ４）、又は上位１ビット（ｄ５）、或いは上位ｒビット（ｒは画素データＱの全ビット数よりも少ない自然数）の上位ビット群が全て論理レベル１（又は０）の場合にだけプリチャージを実行し、それ以外の場合にはプリチャージを停止させれば良いのである。
【００６３】
また、上記実施例におけるＰＣ制御部ＣＮＴでは、画素データＱ1の上位ビット群が全て論理レベル１（又は０）である場合にだけプリチャージを実行するようにしているが、かかる構成に限定されない。例えば、画素データＱ1における現データ値と、その直前のデータ値との差が所定値よりも大となる場合にだけプリチャージを実行するようにしても良い。
【００６４】
図６は、かかる点に鑑みて為された、ＰＣ制御部ＣＮＴの内部構成の他の一例を示す回路図である。尚、図６に示す構成では、アンドゲート４５に代えてメモリ４５１、減算器４５２、及び比較器４５３を採用した点を除く他の構成は、図４に示すものと同一である。
【００６５】
よって、以下に、メモリ４５１、減算器４５２、及び比較器４５３を中心にして図６に示す構成によるＰＣ制御部ＣＮＴの動作について説明する。
【００６６】
メモリ４５１は、画素データＱ1を取り込み、これを１水平走査期間だけ遅延させてから遅延画素データＤＱ1として減算器４５２に供給する。つまり、画素データＱ1にて表される現データ値の直前のデータ値を表す遅延画素データＤＱ1が減算器４５２に供給されるのである。減算器４５２は、画素データＱ1によって例えば６ビット（ｄ５〜ｄ０）で表される現時点のデータ値と、遅延画素データＤＱ1によって表される直前のデータ値との差を求め、これを輝度差分値ＳＹとして比較器４５３に供給する。比較器４５３は、輝度差分値ＳＹと、所定の基準差分値ＴＨとの大小比較を行う。ここで、輝度差分値ＳＹが基準差分値ＴＨよりも大である場合には、比較器４５３は、プリチャージ有効を示す論理レベル１のＰＣイネーブル信号ＥＮをアンドゲート４２及び４４に供給する。一方、輝度差分値ＳＹが基準差分値ＴＨ以下である場合には、比較器４５３は、プリチャージ無効を示す論理レベル０のＰＣイネーブル信号ＥＮをアンドゲート４２及び４４に供給する。
【００６７】
すなわち、画素データＱ1に対応した画素駆動電圧Ｇ1を生成するにあたり、現時点の画素データＱ1によって表される輝度レベルが、１水平走査期間前の画素データＱ1によって表される輝度レベルとの差が小なる場合には、プリチャージを実行しなくても画素駆動電圧Ｇ1を直ちに所望の電圧値に到らせることができる。
【００６８】
そこで、図６に示す構成を有するＰＣ制御部ＣＮＴでは、画素データＱ1によって表される現時点のデータ値と、１水平走査期間前のデータ値との輝度差分値ＳＹが基準差分値ＴＨよりも小さい場合には、プリチャージを停止するようにしたのである。これにより、画素データＱ1にて表される輝度レベルが基準輝度より高い場合であっても、それ以降、画素データＱ1にて表される現時点のデータ値と、その直前のデータ値との差が小さければ、プリチャージが停止する。
【００６９】
よって、ＰＣ制御部ＣＮＴとして図６に示す構成を採用した場合には、図４に示す構成を採用した場合に比して、電量消費量及び発明を更に抑えることが可能となる。
【００７０】
尚、上記実施例では、アンプＡＰ1〜ＡＰnの各々内にＰＣ制御部ＣＮＴを設けるようにしているが、これらアンプＡＰ1〜ＡＰnの外部に設けるようにしても良い。また、図４又は図６に示されるＰＣ制御部ＣＮＴ内の一部のモジュール、例えば増加検出部４１、低下検出部４３、メモリ４５１だけをアンプＡＰ1〜ＡＰnの外部に設けるようにしても良い。
【００７１】
また、上記実施例では、本発明に係る増幅器を表示ドライバ（１３）用のアンプ（ＡＰ1〜ＡＰn）として説明したが、表示ドライバ以外の装置の信号増幅に用いることも可能である。
【００７２】
要するに、図３〜図６に示される増幅器は、入力データ（Ｑ）によって表されるデータ値（輝度レベル）に対応した入力電圧（Ｖ）を増幅する増幅器として各種装置の信号増幅に用いることができる。この際、当該増幅器は、入力電圧に基づく駆動信号（ＰＧ、ＮＧ）を生成して駆動ライン（Ｌｐ１）に供給する入力部（ＤＦ１、ＤＦ２）と、駆動ライン上の電圧値に応じた電流（Ｉ1、Ｉ2）を出力ライン（ＬＯＴ）に流す出力部（Ｒ１、Ｒ２）と、駆動ラインをプリチャージするプリチャージ部（ＳＷ１、ＳＷ２）と、プリチャージ制御部（ＣＮＴ）とを有する。尚、図４に示す構成を有するプリチャージ制御部は、上記したデータ値が基準値以上である場合に入力電圧の増加開始時又は低下開始時にプリチャージを実行させる一方、データ値が基準値より小である場合にはプリチャージを停止させるようにプリチャージ部を制御する。一方、図６に示す構成を有するプリチャージ制御部は、現時点のデータ値（Ｑ1）とその直前のデータ値（ＤＱ1）との差分値（ＳＹ）が基準差分値（ＴＨ）以上である場合には入力電圧の増加開始時又は低下開始時にプリチャージを実行させる一方、この差分値が基準差分値より小である場合にはプリチャージを停止させるようにプリチャージ部を制御する。
【符号の説明】
【００７３】
１３              データドライバ
４２、４４、４５  アンドゲート
１３３            出力アンプ部
４５１            メモリ
４５２            減算器
４５３            比較器
ＡＰ1〜ＡＰn      アンプ
ＣＮＴ            ＰＣ制御部
ＳＷ１、ＳＷ２    スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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