(57)【特許請求の範囲】
【請求項１】
アナログ入力信号と予測値との差分を演算する加算器と、前記加算器から出力される前記差分を量子化してアナログ入力信号をデジタル信号に変換する量子化器と、前記量子化器から出力されるデジタル信号から前記予測値を生成する予測フィルタと、前記予測値をデジタル信号からアナログ信号に変換して前記加算器へ出力するＤ／Ａ変換器とを備えるＡ／Ｄ変換器において、
前記Ｄ／Ａ変換器によってアナログ信号に変換される前の前記予測値を前記加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とし、
前記予測フィルタは、積分器と不完全微分器と遅延器が直列接続されて構成され，前記積分器と不完全微分器との直列接続回路によって前記予測値を生成する直列回路と、前記直列接続回路によって生成される前記予測値を遅延させる第２の遅延器と、前記第２の遅延器の出力に１倍以下の係数を乗じた値と前記予測フィルタの入力との差分を演算し，前記差分を前記直列接続回路へ出力する第２の加算器とから構成されることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記直列接続回路は、２つの積分器と１つの不完全微分器とが直列接続されて構成されることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
アナログ入力信号と予測値との差分を演算する加算器と、前記加算器から出力される前記差分を量子化してアナログ入力信号をデジタル信号に変換する量子化器と、前記量子化器から出力されるデジタル信号から前記予測値を生成する予測フィルタと、前記予測値をデジタル信号からアナログ信号に変換して前記加算器へ出力するＤ／Ａ変換器とを備えるＡ／Ｄ変換器において、
前記Ｄ／Ａ変換器によってアナログ信号に変換される前の前記予測値を前記加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とし、
前記予測フィルタは、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記予測フィルタの入力との差分を演算する第２の加算器と、前記第２の加算器の出力を積分する積分器と、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記積分器の出力との差分を演算して前記予測値を生成する第３の加算器とから構成されることを特徴とするＡ／Ｄ変換器。
【請求項４】
前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記積分器の出力との差分を演算する第４の加算器と、前記第４の加算器の出力を積分する第２の積分器とを備え、
前記第３の加算器は、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記第２の積分器の出力との差分を演算して前記予測値を生成することを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記量子化器の出力が前記予測フィルタを介して前記加算器にフィードバックされる経路に少なくとも１つの減衰器を備えることを特徴とする請求項１から請求項４のいずれかに記載のＡ／Ｄ変換器。
【請求項６】
前記遅延器は前記量子化器と位相の異なるクロック信号で動作することを特徴とする請求項１または請求項２または請求項１もしくは請求項２を引用する請求項５に記載のＡ／Ｄ変換器。
【請求項７】
請求項１から請求項６のいずれかに記載のＡ／Ｄ変換器の入力における前記加算器が、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、前記容量性電荷出力素子とコンデンサとの接続点が前記量子化器の入力に接続されて構成されるセンサ装置。
【請求項８】
前記Ｄ／Ａ変換器は、一方の端子が前記接続点に共通に接続されて並列接続された、容量が重みづけされた複数の前記コンデンサを備えて構成され、各前記コンデンサの他方の端子への印加電圧を選択することにより前記接続点の電圧値を前記予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする請求項７に記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号と予測フィルタから出力される予測値との差分を量子化器で量子化してアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器、およびそれを備えるセンサ装置に関するものである。
【背景技術】
【０００２】
従来、この種のＡ／Ｄ変換器としては、例えば、特許文献１に開示されたオーバーサンプリング型Ａ／Ｄ変換器がある。このオーバーサンプリング型Ａ／Ｄ変換器は、図１（ａ）に概略構成が示される混合型変調器１２によって構成される。混合型変調器１２は、同図（ｂ）に示すΔ変調器１によるΔ（デルタ）変調と、ΔΣ変調器によるΔΣ（デルタシグマ）変調とを併用する。同図（ｂ）に示すΔ変調器１は、量子化器２の出力を遅延器３によって１サンプリング時間遅らせ、予測フィルタ４によって積分して予測値として加算器５へ出力する。予測値は、この際、図示しないＤ／Ａ変換器でアナログ信号に変換されて加算器５へ出力される。加算器５は入力信号と予測値との差分を量子化器２へ出力する。量子化器２は、サンプリングクロックが入力される毎にしきい値の値に応じて入力信号を量子化する。ΔΣ変調器は、同図（ａ）に示す混合型変調器１２から予測フィルタ４と加算器５とを除いた構成をし、量子化器２の出力を遅延器３によって１サンプリング時間遅延させた信号と入力信号との差分を加算器７で演算する。この差分は、積分器６によって離散時間積分されることで、高い周波数領域で量子化雑音スペクトラムが増加する形にノイズシェーピングされて、量子化器２で量子化される。【０００３】
混合型変調器１２は、量子化器２の出力が遅延器３で遅延させられた信号を予測フィルタ４で積分して予測値を生成し、加算器５で入力信号と予測値との差分を演算する。そして、この差分に対して、上記のΔΣ変調を行う。つまり、加算器７で、量子化器２の出力を遅延器３によって遅延させた信号と加算器５の出力との差分をとり、積分器６によって積分して、量子化器２によって量子化する。【０００４】
特許文献１に開示された混合型変調器１２では、差分判定器１３にて加算器５から出力される差分がしきい値を超えたことを検出すると、スイッチＳＷ１をａ端子側に切り替え、スイッチＳＷ２を開状態にする。これにより、図１（ａ）に示される混合型変調器１２は同図（ｂ）に示されるΔ変調器１に変化し、Δ変調部の傾斜過負荷を起こさせる大きなステップが入力信号として入力された場合でも、オーバーサンプリングクロックの１クロック後にΔ変調器１に切り替わるため、リンギングが生じなくなる。【０００５】
混合型変調器１２は、Δ変調器１の長所とΔΣ変調器の長所とを併せ持ち、Δ変調によって入力電圧範囲を広げると共に、ΔΣ変調におけるノイズシェーピングによって量子化雑音を高域側へ追いやって、必要とされる信号帯域における量子化雑音を低減する。混合型変調器１２の出力は入力の微分となるため、Ａ／Ｄ変換器の実際の使用に当たっては、同図（ａ）に示すように再生用のポストフィルタ１４が混合型変調器１２の後段に必要とされる。ポストフィルタ１４で積分された混合型変調器１２の出力は、さらに図示しないポストフィルタによって信号帯域外の量子化雑音が遮断される。【０００６】
また、量子化雑音をノイズシェーピングするΔΣ変調器として、従来、特許文献２に開示された連続時間系２次低域通過型ΔΣ変調器がある。このΔΣ変調器でも、量子化器で発生する量子化雑音はノイズシェーピングを受けて高周波数領域に移され、信号帯域内では高いＳＮ比が得られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３１８７３６号公報
【特許文献２】特開２０１０−２６３４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
混合型変調器１２を用いて構成される特許文献１に開示された上記従来のＡ／Ｄ変換器では、上述のように、混合型変調器１２の後段にポストフィルタ１４が必要とされる。また、Δ変調器１を用いて構成されるＡ／Ｄ変換器でも、同様に、出力が入力の微分となるため、図１（ｂ）に示すように、Δ変調器１の後段に再生用のポストフィルタ１４が必要とされる。このため、従来のＡ／Ｄ変換器では、再生用のポストフィルタ１４が必要とされる分、回路規模が大きくなっていた。【０００９】
また、特許文献１に開示された上記従来のＡ／Ｄ変換器や、特許文献２に開示されたΔΣ変調器では、ノイズシェーピングによって量子化雑音を高周波数領域に移すため、後段に必要とされるポストフィルタには、信号帯域外の量子化雑音を遮断するために急峻なフィルタ特性が要求される。このため、ノイズシェーピングを用いる従来のＡ／Ｄ変換器では、ノイズシェーピング用の積分器６が必要になるのに加え、ポストフィルタを急峻なフィルタ特性に構成する必要があるため、回路規模が大きくなっていた。【００１０】
また、特許文献１に開示された上記従来のＡ／Ｄ変換器を備えるセンサ装置では、加算器５の入力インピーダンスを入力信号源の出力インピーダンスよりも十分高くとらなければならない。このため、容量性の電荷出力素子を入力信号源とした場合、電荷出力素子自身のインピーダンスが高いため、電荷出力素子と加算器５との間にインピーダンス変換回路を設ける必要がある。また、容量性の電荷出力素子の出力を検出するためには、積分器６において電荷の複製、加算のためにアンプが必要となるが、このアンプを駆動するためにＡ／Ｄ変換器の消費電力が大きくなってしまう。
【課題を解決するための手段】
【００１１】
本発明はこのような課題を解決するためになされたもので、
アナログ入力信号と予測値との差分を演算する加算器と、加算器から出力される差分を量子化してアナログ入力信号をデジタル信号に変換する量子化器と、量子化器から出力されるデジタル信号から予測値を生成する予測フィルタと、予測値をデジタル信号からアナログ信号に変換して加算器へ出力するＤ／Ａ変換器とを備えるＡ／Ｄ変換器において、
Ｄ／Ａ変換器によってアナログ信号に変換される前の予測値を加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とし、
予測フィルタが、積分器と不完全微分器と遅延器が直列接続されて構成され，積分器と不完全微分器との直列接続回路によって予測値を生成する直列回路と、直列接続回路によって生成される予測値を遅延させる第２の遅延器と、第２の遅延器の出力に１倍以下の係数を乗じた値と予測フィルタの入力との差分を演算し，差分を直列接続回路へ出力する第２の加算器とから、構成されることを特徴とする。
【００１２】
本構成によれば、予測フィルタによって加算器にフィードバックされるアナログ変換される前のデジタル値の予測値が、加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とされる。このため、従来のように、変調器出力の後段に再生用のポストフィルタを備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器を提供することが出来る。【００１４】
積分器と不完全微分器との直列接続回路は、特に、２つの積分器と１つの不完全微分器とが直列接続されて構成されることで、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、より正確なものとなる。【００１５】
また、このような予測フィルタは、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と予測フィルタの入力との差分を演算する第２の加算器と、第２の加算器の出力を積分する積分器と、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と積分器の出力との差分を演算して予測値を生成する第３の加算器とからも、構成される。【００１６】
この構成において、特に、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と積分器の出力との差分を演算する第４の加算器と、第４の加算器の出力を積分する第２の積分器とを備え、第３の加算器が、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と第２の積分器の出力との差分を演算して予測値を生成する構成とすることで、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、より正確なものとなる。【００１７】
また、本発明は、量子化器の出力が予測フィルタを介して加算器にフィードバックされる経路に少なくとも１つの減衰器を備えることを特徴とする。【００１８】
量子化雑音の周波数スペクトラムは、加算器、量子化器、予測フィルタおよびＤ／Ａ変換器によってΔ変調が行われることで、パワー・スペクトラム密度が周波数によらない平坦な一様の周波数分布特性を示すが、本構成によれば、量子化器の出力に含まれる量子化雑音は、フィードバック経路において減衰器によって減衰する。したがって、Δ変調による量子化雑音の一様な周波数分布特性は、量子化雑音が減衰器によって減衰することで、パワー・スペクトラム密度がより低い平坦な一様の周波数分布特性を示すようになる。このため、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、積分器によってノイズシェーピングをすることなく、量子化雑音が信号帯域において低減し、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。よって、ノイズシェーピングをするのに必要とされる積分器が不要になるのに加え、ノイズシェーピングによって高周波数領域に移された量子化雑音を低減するために、ポストフィルタに急峻なフィルタ特性が必要とされなくなる。この結果、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器を小型化して提供することが出来る。【００１９】
また、本発明は、遅延器が量子化器と位相の異なるクロック信号で動作することを特徴とする。【００２０】
本構成によれば、遅延器に与えられるクロック信号による遅延器の動作後、量子化器に与えられる位相の異なるクロック信号による量子化器の動作開始前までの時間を、Ｄ／Ａ変換器の出力セトリング時間として使用することが出来る。このため、Ｄ／Ａ変換器に要求されるセトリング時間を回路規模を大きくすること無く確保することが出来、Ａ／Ｄ変換器の小型化が図れる。【００２１】
また、本発明は、上記のいずれかのＡ／Ｄ変換器の入力における加算器が、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子とコンデンサとの接続点が量子化器の入力に接続されるセンサ装置を構成した。【００２２】
本構成によれば、アナログ入力信号と予測値との差分を演算する加算器が、入力信号源である容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子自身の有する容量成分が容量型加算器を構成する容量の一部に用いられる。このため、容量性電荷出力素子がアナログ入力信号と予測値との差分を演算する加算器の一部を構成する。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器は受動素子のみで構成されることからアンプが不要となるため、センサ装置を低消費電力化および小型化して提供することが出来る。【００２３】
また、本発明は、Ｄ／Ａ変換器が、一方の端子が前記接続点に共通に接続されて並列接続された、容量が重みづけされた複数のコンデンサを備えて構成され、各コンデンサの他方の端子への印加電圧を選択することにより前記接続点の電圧値を予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする。【００２４】
本構成によれば、予測フィルタから出力される予測値は、容量型加算器を構成する各コンデンサへの印加電圧が予測値に応じて選択されることで、デジタル値からアナログ電圧値に変換される。このため、容量性電荷出力素子が出力するアナログ信号電圧値と予測フィルタから出力される予測値とのアナログ加算演算が行えるようになる。
【発明の効果】
【００２５】
本発明によれば、変調器出力の後段に再生用のポストフィルタを備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器を提供することが出来る。また、インピーダンス変換回路を設ける必要がなく、アンプが不要で小型で低消費電力のセンサ装置を提供することが出来る。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は、Δ変調とΔΣ変調とを併用した混合型変調器から構成される従来のＡ／Ｄ変換器を示す回路ブロック図、（ｂ）は、Δ変調器から構成される従来のＡ／Ｄ変換器を示す回路ブロック図である。
【図２】本発明の第１の実施形態によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。
【図３】第１の実施形態の変形例によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。
【図４】本発明の第２の実施形態によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。
【図５】第２の実施形態の変形例によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。
【図６】本発明の第１の実施形態によるセンサ装置の概略構成を示す回路ブロック図である。
【図７】本発明の第２の実施形態によるセンサ装置の概略構成を示す回路ブロック図である。
【発明を実施するための形態】
【００２７】
次に、本発明のＡ／Ｄ変換器およびそれを備えるセンサ装置を実施するための形態について、説明する。
【００２８】
図２は、本発明の第１の実施形態によるＡ／Ｄ変換器２１Ａの概略構成を示す回路ブロック図である。
【００２９】
Ａ／Ｄ変換器２１Ａは、加算器２２、量子化器２３、予測フィルタ２４ＡおよびＤ／Ａ変換器２６を備えて構成される。加算器２２はアナログ入力信号ｕと予測値ｐとの差分を演算する。量子化器２３は、加算器２２から出力される差分をサンプリングクロックclkが入力される毎に量子化して符号化し、アナログ入力信号ｕをデジタル信号Ｄに変換する。予測フィルタ２４Ａは、量子化器２３から出力されるデジタル信号Ｄから予測値Ｐを生成し、さらに遅延器２５で予測値Ｐを遅延させて出力する。Ｄ／Ａ変換器２６は、予測値Ｐをデジタル信号からアナログ信号に変換して予測値ｐとし、加算器２２へ出力する。Ａ／Ｄ変換器２１Ａでは、Ｄ／Ａ変換器２６によってアナログ信号に変換される前の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。
【００３０】
この第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａは、第２の遅延器２７、乗算器２８、第２の加算器２９、減衰器３０、および、積分器３１と不完全微分器３２と遅延器２５の直列回路から、構成される。積分器３１と不完全微分器３２との直列接続回路の出力は、第２の遅延器２７により遅延させられ、乗算器２８により１倍以下の係数、本実施形態では１／２の係数が乗じられる。第２の加算器２９は、乗算器２８の出力を予測フィルタ２４Ａの入力から減算する。減衰器３０は、量子化器２３の出力が予測フィルタ２４Ａを介して加算器２２にフィードバックされる経路に備えられ、第２の加算器２９の出力を１／２ｎ（ｎは任意の値）に減衰させる。積分器３１と不完全微分器３２との直列接続回路は、減衰器３０によって減衰させられた第２の加算器２９の出力を入力とし、積分および微分した結果得られる予測値Ｐを遅延器２５へ出力する。上記の直列接続回路における積分器３１と不完全微分器３２との接続順は図と逆でもよく、また、減衰器３０の配置位置もフィードバック経路において任意である。
【００３１】
このような第１の実施形態によるＡ／Ｄ変換器２１Ａによれば、予測フィルタ２４Ａによって加算器２２にフィードバックされるアナログ変換される前のデジタル値の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。このため、従来の図１に示されるＡ／Ｄ変換器のように、変調器出力の後段に再生用のポストフィルタ１４を備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器２１Ａを提供することが出来る。
【００３２】
また、量子化雑音Ｑの周波数スペクトラムは、加算器２２、量子化器２３、予測フィルタ２４ＡおよびＤ／Ａ変換器２６によってΔ変調が行われることで、パワー・スペクトラム密度が周波数によらない平坦な一様の周波数分布特性を示すが、本構成によれば、量子化器２３の出力に含まれる量子化雑音Ｑは、フィードバック経路において減衰器３０によって減衰する。
【００３３】
したがって、Δ変調による量子化雑音Ｑの一様な周波数分布特性は、量子化雑音Ｑが減衰器３０によって減衰することで、パワー・スペクトラム密度がより低い平坦な一様の周波数分布特性を示すようになる。このため、予測フィルタ２４Ａによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、図１（ａ）に示すＡ／Ｄ変換器における積分器６等によってノイズシェーピングをすることなく、量子化雑音Ｑが信号帯域において低減し、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。よって、ノイズシェーピングをするのに必要とされる積分器６等が不要になるのに加え、ノイズシェーピングによって高周波数領域に移された量子化雑音Ｑを低減するために、ポストフィルタに急峻なフィルタ特性が必要とされなくなる。この結果、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器２１Ａを小型化して提供することが出来る。
【００３４】
図３は、第１の実施形態によるＡ／Ｄ変換器２１Ａの変形例によるＡ／Ｄ変換器２１ａの概略構成を示す回路ブロック図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。
【００３５】
この変形例によるＡ／Ｄ変換器２１ａは、予測フィルタ２４ａの構成が第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａと相違し、その他の構成は第１の実施形態によるＡ／Ｄ変換器２１Ａと同じである。予測フィルタ２４ａは、２つの積分器３１，３４と１つの不完全微分器３２とが直列接続されて直列接続回路が構成され、量子化器２３の出力が予測フィルタ２４ａを介して加算器２２にフィードバックされる経路に２つの減衰器３０，３３が備えられる点が、上述の予測フィルタ２４Ａと相違する。直列接続回路における２つの積分器３１，３４と１つの不完全微分器３２との接続順は、順不同である。また、減衰器３０，３３の配置位置もフィードバック経路において任意であり、その数も少なくとも１つあればよい。減衰器３３は入力を１／２ｍ（ｍは任意の値）に減衰させて出力する。
【００３６】
変形例によるＡ／Ｄ変換器２１ａは、第１の実施形態によるＡ／Ｄ変換器２１Ａと同様な作用効果を奏する。さらに、予測フィルタ２４ａを上記のように構成することで、予測フィルタ２４ａによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、より正確なものとなる。
【００３７】
なお、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａにおいて、遅延器２５を予測フィルタ２４Ａ，２４ａの出力の直前に設けるのではなく、量子化器２３と予測フィルタ２４Ａ，２４ａの入力との間に設けるようにしてもよい。この構成によっても上記の実施形態および変形例と同様な作用効果が奏される。
【００３８】
図４は、本発明の第２の実施形態によるＡ／Ｄ変換器２１Ｂの概略構成を示す回路ブロック図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。
【００３９】
第２の実施形態によるＡ／Ｄ変換器２１Ｂは、予測フィルタ２４Ｂの構成が第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａと相違する。その他の構成は第１の実施形態によるＡ／Ｄ変換器２１Ａと同じで、Ｄ／Ａ変換器２６によってアナログ信号に変換される前の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。
【００４０】
予測フィルタ２４Ｂは、遅延器２５、乗算器２８、第２の加算器２９、減衰器３０、積分器３１および第３の加算器３５から、構成される。乗算器２８は、予測フィルタ２４Ｂで生成されて遅延器２５から出力される予測値Ｐに１倍以下の係数、本実施形態では１／２の係数を乗じる。第２の加算器２９は、予測フィルタ２４Ｂの入力から乗算器２８の出力を減算する。減衰器３０は、量子化器２３の出力が予測フィルタ２４Ｂを介して加算器２２にフィードバックされる経路に備えられ、第２の加算器２９の出力を１／２ｎに減衰させる。積分器３１は減衰させられた第２の加算器２９の出力を積分する。第３の加算器３５は、積分器３１の出力から遅延器２５の出力に１／２の係数を乗じた値を減算して予測値Ｐを生成する。遅延器２５、乗算器２８および第３の加算器３５は微分器３６を構成している。
【００４１】
このような第２の実施形態によるＡ／Ｄ変換器２１Ｂによっても、第１の実施形態によるＡ／Ｄ変換器２１Ａと同様な作用効果が奏され、従来のように再生用のポストフィルタ１４（図１参照）を備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器２１Ｂを提供することが出来る。また、ノイズシェーピングをするのに必要とされる積分器６等が不要になるのに加え、ポストフィルタに急峻なフィルタ特性を持たす必要がなくなり、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器２１Ｂを小型化して提供することが出来る。
【００４２】
図５は、第２の実施形態によるＡ／Ｄ変換器２１Ｂの変形例によるＡ／Ｄ変換器２１ｂの概略構成を示す回路ブロック図である。なお、同図において図４と同一または相当する部分には同一符号を付してその説明は省略する。
【００４３】
この変形例によるＡ／Ｄ変換器２１ｂは、予測フィルタ２４ｂの構成が第２の実施形態によるＡ／Ｄ変換器２１Ｂにおける予測フィルタ２４Ｂと相違し、その他の構成は第２の実施形態によるＡ／Ｄ変換器２１Ｂと同じである。この変形例によるＡ／Ｄ変換器２１ｂにおける予測フィルタ２４ｂは、積分器３１の出力から乗算器２８の出力、すなわち、予測フィルタ２４ｂで生成される予測値Ｐに１／２の係数を乗じた値を減算する第４の加算器３７と、第４の加算器３７の出力を１／２ｍに減衰させる減衰器３３と、第４の加算器３７の出力を積分する第２の積分器３４とを備え、第３の加算器３５が、第２の積分器３４の出力から乗算器２８の出力を減算する。減衰器３０，３３の配置位置は、量子化器２３の出力の加算器２２へのフィードバック経路において任意であり、その数も少なくとも１つあればよい。
【００４４】
変形例によるＡ／Ｄ変換器２１ｂは、第２の実施形態によるＡ／Ｄ変換器２１Ｂと同様な作用効果を奏する。さらに、予測フィルタ２４ｂを上記のように構成することで、予測フィルタ２４ｂによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、より正確なものとなる。
【００４５】
なお、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、Ｄ／Ａ変換器２６の入力は、遅延器２５の出力ではなく、遅延器２５の入力としてもよい。また、量子化器２３と予測フィルタ２４Ｂ，２４ｂの入力との間に遅延器２５を設けるようにしてもよい。これらの構成によっても上記の実施形態および変形例と同様な作用効果が奏される。
【００４６】
また、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａ、並びに、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、加算器２２、第２の加算器２９、第３の加算器３５および第４の加算器３７は、いずれも既に述べたように、一方の入力から他方の入力を減算するものとして説明した。しかし、一方の入力と他方の入力との差分を演算すればよく、一方の入力をインバータ等の別の回路要素で符号反転して、他方の入力と加算する構成にしてもよい。例えば、量子化器２３の出力を反転して予測フィルタ２４Ａ，２４ａ，２４Ｂ，２４ｂに入力し、第２の加算器２９が乗算器２８の出力と減算ではなく加算を行うように構成してもよい。
【００４７】
また、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａ、並びに、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、遅延器２５は量子化器２３と必ずしも同位相のクロック信号で動作する必要はなく、量子化器２３と位相の異なるクロック信号で動作する構成としてもよい。本構成によれば、遅延器２５に与えられるクロック信号Ｘによる遅延器２５の動作後、量子化器２３に与えられる位相の異なるクロック信号Ｙによる量子化器２３の動作開始前までの時間を、Ｄ／Ａ変換器２６の出力セトリング時間として使用することが出来る。このため、Ｄ／Ａ変換器２６に要求されるセトリング時間を回路規模を大きくすること無く確保することが出来、Ａ／Ｄ変換器２１Ａ，２１ａ，２１Ｂ，２１ｂの小型化が図れる。
【００４８】
図６は、図３に示されるＡ／Ｄ変換器２１ａを基本構成とした第１の実施形態によるセンサ装置４１ａの概略構成を示す回路ブロック図である。なお、図６において図３と同一または相当する部分には同一符号を付してその説明は省略する。
【００４９】
センサ装置４１ａは、センサとして容量性の電荷出力素子４２を備え、電荷出力素子４２に生じる電荷によって形成されるアナログ入力信号ｕをＡ／Ｄ変換器２１ａと同様にしてデジタル信号Ｄoutに変換する。このような容量性の電荷出力素子４２としては、例えば、素子の温度変化による焦電効果によって電荷を生じる焦電型赤外センサや、圧電素子に応力を加えると応力に比例した電荷を生じる圧電セラミックス型圧力・振動・衝撃センサなどがある。
【００５０】
電荷出力素子４２とコンデンサ４３との直列回路は容量型加算器４４を構成し、電荷出力素子４２とコンデンサ４３との接続点Ｊが量子化器２３の入力に接続されている。コンデンサ４３は、一方の端子が接続点Ｊに共通に接続されて並列に接続された複数のコンデンサ４３ａ，４３ｂ，…４３ｎによって構成される。容量型加算器４４は、電荷出力素子４２に生じるアナログ入力信号ｕと、予測フィルタ２４ａから出力される予測値Ｐとの差分を演算する。この際、予測フィルタ２４ａから出力されるデジタル値の予測値Ｐは、コンデンサ４３ａ，４３ｂ，…４３ｎおよびスイッチ４６ａ，４６ｂ，…４６ｎによって構成されるＤ／Ａ変換器４５により、アナログ電圧値の予測値ｐに変換される。予測値Ｐはｎビットに変換され、差分を演算するためにインバータ４７で反転されて、Ｄ／Ａ変換器４５に出力される。なお、インバータ４７は、量子化器２３と予測フィルタ２４ａの入力との間に設けてもよい。
【００５１】
予測値ｐは、Ｄ／Ａ変換器４５が、各コンデンサ４３ａ，４３ｂ，…４３ｎの他方の端子への印加電圧を選択して、コンデンサ４３によって接続点Ｊにかかる電圧値を、デジタルの予測値Ｐに応じたアナログの電圧値へＤ／Ａ変換することで、得られる。各コンデンサ４３ａ，４３ｂ，…４３ｎの他方の端子とインバータ４７との間にはスイッチ４６ａ，４６ｂ，…４６ｎが設けられており、スイッチ４６ａ，４６ｂ，…４６ｎの切り替えにより、各コンデンサ４３ａ，４３ｂ，…４３ｎの接続点Ｊと反対側の他方の端子には、Ｖrefp電圧またはＶrefn電圧が印加される。Ｖrefp電圧は例えば１[Ｖ]に設定され、Ｖrefn電圧は例えば０[Ｖ]に設定される。また、各コンデンサ４３ａ，４３ｂ，…４３ｎの容量値は、２０×Ｃ[Ｆ]，２０×Ｃ[Ｆ]，２１×Ｃ[Ｆ]，…２ｎ×Ｃ[Ｆ]に重みづけされて設定される。したがって、Ｄ／Ａ変換器４５が、予測フィルタ２４ａが演算したデジタル値の予測値Ｐに応じて各スイッチ４６ａ，４６ｂ，…４６ｎの切替状態を制御することで、各コンデンサ４３ａ，４３ｂ，…４３ｎへの印加電圧は、各コンデンサ４３ａ，４３ｂ，…４３ｎの合成電圧値が予測値Ｐに応じたアナログ電圧値になるように、選択される。
【００５２】
このような第１の実施形態によるセンサ装置４１ａによれば、予測フィルタ２４ａから出力される予測値Ｐは、容量型加算器４４を構成する各コンデンサ４３ａ，４３ｂ，…４３ｎへの印加電圧がＤ／Ａ変換器４５によって予測値Ｐに応じて選択されることで、デジタル値からアナログ電圧値の予測値ｐに変換される。このため、容量性電荷出力素子４２が出力するアナログ信号ｕの電圧値と、予測フィルタ２４ａから出力される予測値ｐとのアナログ加算演算が行えるようになる。
【００５３】
また、本実施形態のセンサ装置４１ａによれば、アナログ入力信号ｕと予測値ｐとの差分を演算する加算器が、入力信号源である容量性電荷出力素子４２とコンデンサ４３との直列回路からなる容量型加算器４４によって構成され、容量性電荷出力素子４２自身の有する容量成分が容量型加算器４４を構成する容量の一部に用いられる。このため、容量性電荷出力素子４２が、アナログ入力信号ｕと予測値ｐとの差分を演算する加算器の一部を構成する。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子４２との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器４４は受動素子のみで構成されることからアンプが不要となるため、センサ装置４１ａを低消費電力化および小型化して提供することが出来る。
【００５４】
なお、センサ装置４１ａにおいて、予測フィルタ２４ａに代えて図２に示す予測フィルタ２４Ａを用いるようにし、Ａ／Ｄ変換器２１Ａを基本構成としてセンサ装置４１ａを構成するようにしてもよい。このような構成のセンサ装置４１ａによっても同様な作用効果が奏される。
【００５５】
図７は、本発明の第２の実施形態によるセンサ装置４１ｂの概略構成を示す回路ブロック図である。なお、同図において図５および図６と同一または相当する部分には同一符号を付してその説明は省略する。
【００５６】
第２の実施形態によるセンサ装置４１ｂは、図５に示すＡ／Ｄ変換器２１ｂを基本構成にしている点だけが、第１の実施形態によるセンサ装置４１ａと相違する。すなわち、予測フィルタ２４ａに代えて予測フィルタ２４ｂが設けられている。その他の構成は第１の実施形態によるセンサ装置４１ａと同じである。
【００５７】
このような第２の実施形態によるセンサ装置４１ｂによっても、第１の実施形態によるセンサ装置４１ａと同様な作用効果が奏され、容量性電荷出力素子４２が出力するアナログ信号ｕの電圧値と予測フィルタ２４ａから出力される予測値ｐとのアナログ加算演算が行えるようになる。また、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子４２との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器４４は受動素子のみで構成されてアンプが不要であるため、センサ装置４１ｂを低消費電力化および小型化して提供することが出来る。
【００５８】
なお、センサ装置４１ｂにおいて、予測フィルタ２４ｂに代えて図４に示す予測フィルタ２４Ｂを用いるようにし、Ａ／Ｄ変換器２１Ｂを基本構成としてセンサ装置４１ｂを構成するようにしてもよい。このような構成のセンサ装置４１ｂによっても同様な作用効果が奏される。
【産業上の利用可能性】
【００５９】
上記の各実施形態および変形例によるセンサ装置４１ａ，４１ｂは、容量性電荷出力素子４２を焦電型赤外センサとした場合には人感センサとして利用され、容量性電荷出力素子４２を圧力・振動・衝撃センサとした場合には、工業分野の様々な場面における圧力・振動・衝撃の測定センサに利用される。
【符号の説明】
【００６０】
２１Ａ，２１ａ，２１Ｂ，２１ｂ…Ａ／Ｄ変換器
２２…加算器
２３…量子化器
２４Ａ，２４ａ，２４Ｂ，２４ｂ…予測フィルタ
２５…遅延器
２６，４５…Ｄ／Ａ変換器
２７…第２の遅延器
２８…乗算器
２９…第２の加算器
３０，３３…減衰器
３１…積分器
３２，３６…微分器
３４…第２の積分器
３５…第３の加算器
３７…第４の加算器
４１ａ，４１ｂ…センサ装置
４２…容量性電荷出力素子
４３（４３ａ，４３ｂ，…４３ｎ）…コンデンサ
４４…容量型加算器
４６ａ，４６ｂ，４６ｎ…スイッチ
４７…インバータ
Ｊ…接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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