(57)【特許請求の範囲】
【請求項１】
昇圧電源と、
前記昇圧電源に結合された複数の昇圧インターフェースと
を有する昇圧ロジックを備え、
前記昇圧電源は昇圧クランプ電圧を前記複数の昇圧インターフェースの各々に供給し、前記複数の昇圧インターフェースの各々は前記昇圧電源を対応する負荷から緩衝する対応するバッファを含み、それぞれの昇圧インターフェースは昇圧電圧を前記対応する負荷に供給し、前記昇圧電圧はセンスウィンドウを広げ、前記昇圧電圧は前記昇圧クランプ電圧に関係し、
前記昇圧ロジックは前記昇圧電圧を第１の昇圧電圧から前記第１の昇圧電圧よりも低い第２の昇圧電圧に下げる昇圧放電ロジックをさらに有する、
装置。
【請求項２】
前記昇圧電源および前記昇圧インターフェースの各々は前記昇圧放電ロジックの対応する部分を含み、前記昇圧電源の部分は電流発生器を含み、前記昇圧インターフェースは前記昇圧インターフェース内で電流発生器の電流をミラーするトランジスタを含み、放電率はミラー後の前記電流に関係する、請求項１に記載の装置。
【請求項３】
前記昇圧電源は前記昇圧放電ロジックの少なくとも一部を含み、前記昇圧電源の部分は前記第２の昇圧電圧を制御する調節器を含む、請求項１に記載の装置。
【請求項４】
前記昇圧ロジックは前記昇圧電圧を制御可能にリセットする昇圧リセットロジックを有する、請求項１から３の何れか一項に記載の装置。
【請求項５】
前記昇圧インターフェースは前記昇圧リセットロジックの少なくとも一部を含み、前記一部は昇圧局所ノードを制御可能に接地するトランジスタを含む、請求項４に記載の装置。
【請求項６】
昇圧インターフェースの数が１万個よりも多い、請求項１から５のいずれか一項に記載の装置。
【請求項７】
昇圧電源により昇圧クランプ電圧を複数の昇圧インターフェースの各々に供給することと、
それぞれの昇圧インターフェースにより前記昇圧電源を対応する負荷から緩衝することと、
それぞれの昇圧インターフェースにより昇圧電圧を前記対応する負荷に供給することと、
昇圧放電ロジックにより前記昇圧電圧を第１の昇圧電圧から前記第１の昇圧電圧よりも低い第２の昇圧電圧に下げることと、
を含み、
前記昇圧電圧はセンスウィンドウを広げ、前記昇圧電圧は前記昇圧クランプ電圧に関係する方法。
【請求項８】
前記昇圧電源および前記昇圧インターフェースの各々は前記昇圧放電ロジックの対応する部分を含み、前記昇圧電源の部分は電流発生器を含み、前記昇圧インターフェースはトランジスタを含み、前記電流発生器により電流を発生することと、前記トランジスタにより前記昇圧インターフェース内で発生させた前記電流をミラーすることとをさらに含み、放電率はミラー後の前記電流に関係する、請求項７に記載の方法。
【請求項９】
前記昇圧電源は前記昇圧放電ロジックの少なくとも一部を含み、前記昇圧電源の部分に含まれた調節器により前記第２の昇圧電圧を制御することをさらに含む、請求項７に記載の方法。
【請求項１０】
昇圧リセットロジックにより前記昇圧電圧を制御可能にリセットすることをさらに含む、請求項７から９の何れか一項に記載の方法。
【請求項１１】
前記昇圧インターフェースは前記昇圧リセットロジックの少なくとも一部を含み、前記昇圧リセットロジックの前記少なくとも一部に含まれたトランジスタにより昇圧局所ノードを制御可能に接地することをさらに含む、請求項１０に記載の方法。
【請求項１２】
プロセッサと、
前記プロセッサを周辺機器に結合するチップセットと、
複数のメモリセルを含むメモリアレイと、
昇圧ロジックを含むメモリコントローラと
を備え、
前記昇圧ロジックは、
昇圧電源と、
前記昇圧電源に結合された複数の昇圧インターフェースと
を有し、
前記昇圧電源は昇圧クランプ電圧を前記複数の昇圧インターフェースの各々に供給し、前記複数の昇圧インターフェースの各々は前記昇圧電源を対応する負荷から緩衝する対応するバッファを含み、それぞれの昇圧インターフェースは昇圧電圧を前記対応する負荷に供給し、前記昇圧電圧はセンスウィンドウを広げ、前記昇圧電圧は前記昇圧クランプ電圧に関係し、
前記昇圧ロジックは前記昇圧電圧を第１の昇圧電圧から前記第１の昇圧電圧よりも低い第２の昇圧電圧に下げる昇圧放電ロジックをさらに有する、
システム。
【請求項１３】
前記昇圧電源と前記昇圧インターフェースの各々は前記昇圧放電ロジックの対応する部分を含み、前記昇圧電源の部分は電流発生器を含み、前記昇圧インターフェースは前記昇圧インターフェース内で電流発生器の電流をミラーするトランジスタを含み、放電率はミラー後の前記電流に関係する、請求項１２に記載のシステム。
【請求項１４】
前記昇圧インターフェースは前記昇圧放電ロジックの少なくとも一部を含み、前記一部は前記バッファの出力に結合された昇圧放電トランジスタを含む、請求項１２に記載のシステム。
【請求項１５】
前記昇圧電源は前記昇圧放電ロジックの少なくとも一部を含み、前記昇圧電源の部分は前記第２の昇圧電圧を制御する調節器を含む、請求項１２に記載のシステム。
【請求項１６】
前記昇圧ロジックは前記昇圧電圧を制御可能にリセットする昇圧リセットロジックを含む、請求項１２から１５の何れか一項に記載のシステム。
【請求項１７】
前記昇圧インターフェースは前記昇圧リセットロジックの少なくとも一部を含み、前記一部は昇圧局所ノードを制御可能に接地するトランジスタを含む、請求項１６に記載のシステム。
【請求項１８】
前記メモリアレイはＮＡＮＤ型フラッシュメモリを含む、請求項１２から１７のいずれか一項に記載のシステム。
【請求項１９】
前記複数の昇圧インターフェースの各々は対応するセンス増幅器に含まれる、請求項１２から１７のいずれか一項に記載のシステム。
【請求項２０】
各負荷は対応するメモリセル列に制御可能に結合された対応するセンスコンデンサを含む、請求項１２から１７のいずれか一項に記載のシステム。
【請求項２１】
請求項７から１１のいずれか一項に記載の方法を行うように配置された少なくとも１つのデバイスを含むシステム。
【請求項２２】
請求項７から１１のいずれか一項に記載の方法を行うための手段を含むデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、センシング、特に昇圧によるセンシングに関する。
【背景技術】
【０００２】
コンピュータメモリ等のメモリには、揮発性メモリと不揮発性メモリがある。揮発性メモリは、電力が供給されている間は記憶情報を保持することができるが、電力の供給が絶たれると記憶情報を失う。不揮発性メモリは、電力の供給が絶たれた後も記憶情報を保持することができる。揮発性メモリの例としては、ダイナミックランダムアクセスメモリ（ＲＡＭ）やスタティックＲＡＭ等がある。不揮発性メモリの例としては、読み出し専用メモリ（ＲＯＭ）やいくつかの種類のＲＡＭ等がある。不揮発性メモリ技術には、限定はされないが、相変化メモリ（ＰＣＭ）、３Ｄクロスポイントメモリ、抵抗変化メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ＮＡＮＤ型やＮＯＲ型等のフラッシュメモリ、磁気抵抗メモリ（ＭＲＡＭ）、メモリスタ技術を採用したメモリ、スピン注入メモリ（（ＳＴＴ）−ＭＲＡＭ）等がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
特許請求の範囲の発明の主題の特徴的事項および利点は、この主題と調和する実施形態についての詳細な説明から明らかになるが、そのような記載は添付の図面を参照しながら考察されるべきである。
【図面の簡単な説明】
【０００４】
【図１】本開示の複数の実施形態によるシステムのブロック図である。
【図２】本開示の複数の実施形態によるビット線に結合された昇圧ロジックを有するセンス増幅器の一例を示す。
【図３Ａ】本開示の複数の実施形態によるシングルレベルメモリセルの読み出しに関するタイミング図である。
【図３Ｂ】本開示の複数の実施形態によるマルチレベルメモリセルのセンシングに関するタイミング図である。
【図４】本開示の様々な実施形態による昇圧ロジックを含むセンス回路の一例を示す。
【図５】シングルレベルメモリセルに関する図４の昇圧ロジックを含むセンス回路の一例を示す。
【図６Ａ】マルチレベルメモリセルに関する図４の昇圧ロジックを含むセンス回路の第１の実施例を示す。
【図６Ｂ】第１の実施例に関するタイミング図である。
【図７Ａ】マルチレベルメモリセルに関する図４の昇圧ロジックを含むセンス回路の第２の実施例を示す。
【図７Ｂ】第２の実施例に関するタイミング図である。
【図８Ａ】マルチレベルメモリセルに関する図４の昇圧ロジックを含むセンス回路の第３の実施例を示す。
【図８Ｂ】第３の実施例に関するタイミング図である。
【図９】本開示の様々な実施形態による昇圧ロジックを用いたセンスウィンドウを広げる動作のフローチャートである。  例示の実施形態を参照しながら以下に詳細な説明を記載するが、それらの実施形態の多くの代替例、変更例、および変形例が当業者にとって明らかになる。
【発明を実施するための形態】
【０００５】
本開示では、メモリセルへのアクセスに関するセンスウィンドウを広げるように構成された装置、システム、および方法について主に記載する。装置は、昇圧電圧を発生、維持、調整、および／または放電するように構成された昇圧ロジックを含む。さらに、昇圧電圧はセンスウィンドウを広げるために使用されてもよい。昇圧ロジックは昇圧電源と複数の昇圧インターフェースを含む。昇圧電源は、昇圧クランプ電圧を発生し、昇圧クランプ電圧を昇圧インターフェースへ供給するように構成される。各昇圧インターフェースは、メモリアレイの各センス増幅器内で、昇圧クランプ電圧に関する昇圧電圧を対応する負荷すなわち読み出し素子に供給するように構成される。例えば、センシング素子はセンスコンデンサであってもよい。昇圧インターフェースは、昇圧電圧の負荷への依存を減少させるおよび／または防止するために昇圧電源を負荷から緩衝するように構成される。例えば、メモリの読み出し動作中に、複数のメモリセルが同時に読み取られてもよい。センスコンデンサはセンス電流を目標のメモリセルに供給するように構成されてもよい。メモリセルの状態に応じて、センスコンデンサから多少の電流が引き出されることがある。よって、負荷はメモリセルの状態に依存する。バッファリングは負荷電流が比較的高いときに昇圧クランプ電圧が破壊されることを防止するように構成される。
【０００６】
昇圧ロジックは、昇圧電圧に関し蓄えられた電荷を排出するように構成された昇圧リセットロジックをさらに含んでもよい。実施形態によっては、昇圧ロジックは、昇圧電圧を第１の電圧（昇圧電圧１）から第２の電圧（昇圧電圧２）に下げるように構成された昇圧放電ロジックをさらに含んでもよい。本明細書に記載するように、昇圧リセットロジックを含む昇圧ロジックは、シングルレベルメモリセルの読み出しに使用されてもよい。本明細書に記載するように、昇圧リセットロジックと昇圧放電ロジックを含む昇圧ロジックは、マルチレベルメモリセルの読み出しに使用されてもよい。
【０００７】
図１は本開示の複数の実施形態によるシステム１００のブロック図である。システム１００はコンピュータデバイスであってもよい。コンピュータデバイスとは、限定はされないが、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ（ｉＰａｄ（登録商標）やＧａｌａｘｙＴａｂ（登録商標）等）、ウルトラポータブルコンピュータ、ウルトラモバイルコンピュータ、ネットブックコンピュータおよび／またはサブノートパソコン、移動電話、例えば、限定はされないが、スマートフォン（ｉＰｈｏｎｅ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）系の電話、Ｂｌａｃｋｂｅｒｒｙ（登録商標）、Ｓｙｍｂｉａｎ（登録商標）系の電話、Ｐａｌｍ（登録商標）系の電話等）および／またはフィーチャフォン、ならびに携帯情報端末（ＰＤＡ）等である。
【０００８】
システム１００は、プロセッサ１０２、メモリコントローラ１０４、メモリアレイ１０６、およびチップセット１０７を含む。実施形態によっては、システム１００は、チップセット１０７によりシステム１００に結合された１つ以上の周辺機器１０９を含んでもよい。周辺機器１０９は、ディスプレイ、タッチスクリーンディスプレイ、プリンタ、キーパッド、キーボード等のユーザインターフェース機器、通信ロジック、ならびにハードディスクドライブ、半導体ドライブ、取り外し可能記憶媒体等の有線および／または無線記憶装置等を含んでもよい。
【０００９】
プロセッサ１０２はバス１０８によりメモリコントローラ１０４に結合される。プロセッサ１０２は、メモリアドレスおよび／または関連するデータを含む読み出しおよび／または書き込み要求をメモリコントローラ１０４に出し、メモリコントローラ１０４から読み出されたデータを受け取ってもよい。例えば、プロセッサ１０２は、周辺機器１０９のうちの１つ以上から１つ以上のメモリアクセス要求を受け取り、対応する読み出しおよび／または書き込み要求をメモリコントローラ１０４に出してもよい。メモリコントローラ１０４は、１つ以上の目標メモリセルに対する読み出し／書き込み等のメモリアクセス動作を行い、各メモリセルのセンスウィンドウを広げるための昇圧電圧を発生、維持、調整、および／または放電するように構成される。なお、図示および記載を容易にするためにシステム１００は簡略化されている。
【００１０】
メモリアレイ１０６は、複数のワード線群１１５ａ、・・・、１１５ｎ、複数のビット線１１７ａ、１１７ｂ、・・・、１１７ｍ、および複数のメモリセル列１３０ａ、１３０ｂ、・・・、１３０ｍ、・・・、１３２ａ、１３２ｂ、・・・、１３２ｍを含む。メモリアレイ１０６は、ワード線群１１５ａ、・・・、１１５ｎのうちの１本以上および／またはビット線１１７ａ、１１７ｂ、・・・、１１７ｍのうちの１本以上により、メモリコントローラ１０４に結合されてもよい。メモリセル列１３０ａ、・・・、１３２ａ等の複数のメモリセル列の各々は、ビット線１１７ａ等のビット線を介してメモリコントローラ１０４に制御可能に結合されてもよい。例えば、メモリアレイ１０６はＮＡＮＤ型フラッシュメモリであってもよい。
【００１１】
メモリセル列１３０ａ等の各メモリセル列は、メモリセル１４０ａ、・・・、１４０ｐ等の直列に結合された複数のメモリセルを含む。メモリセル列１３０ａは複数のセレクタ１４２、１４４を含む。各セレクタ１４２、１４４は、対応するセレクタ線１４３、１４５によりメモリコントローラ１０４に結合されてもよい。各セレクタ線１４３、１４５は、制御信号を対応するセレクタ１４２、１４４に送るように構成される。セレクタ１４２はメモリセル列１３０ａをビット線１１７ａ等の関連するビット線に制御可能に結合させるように構成され、セレクタ１４４はメモリセル列１３０ａを基板等の共通線１２９に制御可能に結合させるように構成される。セレクタ１４２、１４４は、オボニック限界スイッチ、ダイオード、バイポーラ接合トランジスタ、電界効果トランジスタ等を含んでもよい。
【００１２】
例えば、列内の第１のメモリセル１４０ａは第１のセレクタ１４２と結合される。第１のセレクタ１４２は、列１３０ａをビット線１１７ａ等のビット線に結合させるように構成される。列内の最後のメモリセル１４０ｐは、列１３０ａを共通線１２９および／または基板に結合させるように構成された第２のセレクタ１４４に結合される。例えば、メモリセル１４０ａ、１４０ｂ、・・・、１４０ｐは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。さらに、各メモリセル１４０ａ、１４０ｂ、・・・、１４０ｐの対応する制御ゲートは、ワード線１４７ａ、１４７ｂ、・・・、１４７ｐ等の対応するワード線に制御可能に結合されてもよい。
【００１３】
引き続き本実施例では、ワード線選択電圧（例えば、電圧（Ｖｒｅａｄ））を目標メモリセル１４０ａに結合されたワード線１４７ａ等の関連するワード線に印加し、ビット線選択電圧をビット線１１７ａ等の関連するビット線に印加し、関連するビット線１１７ａをセレクタ１４２を介して列１３０ａに、また列１３０ａをセレクタ１４４を介して共通線１２９に結合させることにより、メモリセル１４０ａ等の目標メモリセルが選択されてもよい。列１３０ａ内の他のメモリセル１４０ｂ、・・・、１４０ｐは、適切なバイアス電圧（例えば、電圧（Ｖｐａｓｓ））を対応するワード線１４７ｂ、・・・、１４７ｐを介してメモリセル１４０ｂ、・・・、１４０ｐに相互に印加することによりビット線電流を通すように構成されてもよい。ワード線選択電圧は各メモリ列１３０ｂ、・・・、１３０ｍ内のメモリセルに印加されてもよく、ビット線選択電圧はビット線１１７ｂ、・・・、１１７ｍに印加されてもよい。よって、複数のメモリセルが同時にアクセスされてもよい。
【００１４】
例えば、ＭＯＳＦＥＴのメモリセルでは、第１のメモリセル１４０ａのドレインが第１のセレクタ１４２に、第１のメモリセル１４０ａのソースが第２のメモリセル１４０ｂのドレインに、第２のメモリセル１４０ｂのソースが第３のメモリセルのドレインに結合されてもよく、最後のメモリセル１４０ｐのソースがセレクタ１４４に結合されるまで同様である。第１のメモリセル１４０ａの制御ゲートは第１のワード線１４７ａに結合されてもよい。他のメモリセル１４０ｂ、・・・、１４０ｐの各制御ゲートは対応するワード線１４７ｂ、・・・、１４７ｐに結合されてもよい。例えば、読み出し動作中に、第１のワード線１４７ａに印加されるワード線選択電圧はＶｒｅａｄであってもよい。他のメモリセル１４０ｂ、・・・、１４０ｐを導通させる（すなわちメモリセル１４０ｂ、・・・、１４０ｐがオンになるようにバイアスをかける）ように設定された電圧（Ｖｐａｓｓ）は他のワード線１４７ｂ、・・・、１４７ｎに印加されてもよい。読み出し電圧Ｖｒｅａｄは、目標メモリセルの第１の状態に関する第１のしきい電圧よりも高く、目標メモリセルの第２の状態に関する第２のしきい電圧よりも低く設定される。第１のしきい電圧は第２のしきい電圧よりも低い。Ｖｐａｓｓは第２のしきい電圧よりも高く設定される。よって、Ｖｒｅａｄに応じて電流が列１３０ａに流れると第１の状態が検出され得、電流が流れなければ第２の状態が検出され得ると考えられる。電流は目標メモリセルのしきい電圧に関係してもよい。複数のメモリセルが各メモリセルの状態に関するしきい電圧の分布を有してもよい。シングルレベルメモリセルでは典型的に、第１の状態は論理「１」に対応し、第２の状態は論理「０」に対応する。
【００１５】
各メモリセル１４０ａ、１４０ｂ、・・・、１４０ｐは情報を記憶するように構成される。ある実施形態では、各メモリセルは１ビットの２値データを記憶するように構成されてもよい。この実施形態では、メモリセルはシングルレベルセル（ＳＬＣ）とみなしてもよい。別の実施形態では、各メモリセルは複数のビットの２値データを記憶するように構成されてもよい。この実施形態では、メモリセルはマルチレベルセル（ＭＬＣ）とみなしてもよい。１つ以上のメモリセル１４０ａ、１４０ｂ、・・・、１４０ｐに対して書き込み（すなわちプログラム）および／または読み出しが行われてもよい。例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルのしきい電圧はメモリセルの状態すなわちメモリセルに記憶された値に関係する。さらに、センス電流はメモリセルの状態を検出するために使用されてもよい。
【００１６】
メモリコントローラ１０４は、メモリコントローラロジック１１０、ワード線制御ロジック１１４、およびビット線制御ロジック１１６を含む。ビット線制御ロジック１１６はセンス回路１１８を含む。センス回路１１８は昇圧電源１２０を含んでもよく、また複数のセンス増幅器１２２ａ、１２２ｂ、・・・、１２２ｍを含む。メモリコントローラロジック１１０はメモリコントローラ１０４に関する動作を行うように構成される。例えば、メモリコントローラロジック１１０はプロセッサ１０２との通信を管理してもよい。メモリコントローラロジック１１０は受け取った各メモリアドレスに関する１つ以上の目標ワード線および／またはビット線を識別するように構成されてもよい。メモリコントローラロジック１１０は、目標ワード線および／または目標ビット線識別子（すなわちアドレス）に少なくとも部分的に基づき、ワード線制御ロジック１１４およびビット線制御ロジック１１６の動作を管理するように構成されてもよい。
【００１７】
ワード線制御ロジック１１４は、メモリコントローラロジック１１０から目標ワード線アドレスを受け取り、読み出しおよび／または書き込み動作のために１本以上のワード線を選択するように構成される。例えば、ワード線制御ロジック１１４は、ワード線選択バイアス電圧を目標ワード線に結合させることにより目標ワード線を選択するように構成されてもよい。ワード線制御ロジック１１４は、目標ワード線をワード線選択バイアス電圧から結合解除するおよび／またはワード線選択解除バイアス電圧をワード線に結合させることによりワード線の選択を解除するように構成されてもよい。例えば、ワード線選択バイアス電圧はＶｒｅａｄであってもよく、ワード線選択解除バイアス電圧はＶｐａｓｓであってもよい。ワード線制御ロジック１１４は複数のワード線群１１５ａ、・・・、１１５ｎに結合されてもよい。ビット線制御ロジック１１６は、メモリコントローラロジック１１０から目標ビット線アドレスを受け取り、メモリの読み出しおよび／または書き込み等のメモリアクセス動作のために１本以上のビット線を選択するように構成される。ビット線制御ロジック１１６は、ビット線選択バイアス電圧を目標ビット線に結合させることにより目標ビット線を選択するように構成されてもよい。ビット線制御ロジック１１６は、目標ビット線をビット線選択バイアス電圧から結合解除するおよび／またはビット線選択解除バイアス電圧をビット線に結合させることによりビット線の選択を解除するように構成されてもよい。メモリコントローラロジック１１０は、ワード線制御ロジック１１４とビット線制御ロジック１１６の選択、読み出し、および書き込み動作を管理し、センス回路１１８からセンスデータを受け取るように構成される。
【００１８】
図１に示されている実施形態では、ビット線制御ロジック１１６はセンス回路１１８を含んでいる。別の実施形態では、センス回路１１８はワード線制御ロジック１１４に含まれてもよい。別の実施形態では、センス回路１１８の一部がビット線制御ロジック１１６に含まれてもよい。センス回路１１８はメモリアレイ１０６内の１つ以上のメモリセルの状態を検出する（読み出す等）ように構成される。さらに、センス回路１１８はメモリコントローラロジック１１０等に出力（データ出力等）を与えるように構成されてもよい。
【００１９】
センス回路１１８は昇圧電源１２０と複数のセンス増幅器１２２ａ、１２２ｂ、・・・、１２２ｍを含む。各センス増幅器１２２ａ、１２２ｂ、・・・、１２２ｍは対応する昇圧インターフェース１２１ａ、１２１ｂ、・・・、１２１ｍを含む。本明細書に記載するように、昇圧電源１２０と複数の昇圧インターフェース１２１ａ、１２１ｂ、・・・、１２１ｍは昇圧ロジックに含まれる。例えば、メモリセルの読み出し動作中に、メモリコントローラロジック１１０および／またはビット線制御ロジック１１６は、メモリセル列１３０ａ、１３０ｂ、・・・、１３０ｍ等の選択されたメモリセル列の並びの中の各メモリセル列をビット線１１７ａ、１１７ｂ、・・・、１１７ｍ等の関連するそれぞれのビット線を介してセンス増幅器１２２ａ、１２２ｂ、・・・、１１２ｍ等の対応するセンス増幅器に結合させるように構成される。各センス増幅器１２２ａ、１２２ｂ、・・・、１１２ｍは、対応するメモリセル列１３０ａ、１３０ｂ、・・・、１３０ｍ内で選択されたメモリセルの状態を検出するように構成される。
【００２０】
複数のメモリセルは各メモリセルの状態に応じた対応するしきい電圧の分布を有してもよい。分布はメモリセルにおける物理的特徴および電荷に関係する。分布は重ならないように構成される。メモリ読み出し電圧は分布間に生じるように設定される。例えば、一般的にシングルレベルメモリセルでは、負のしきい電圧は論理「１」に対応し、正のしきい電圧は論理「０」に対応する。よって、ワード線選択電圧は０ボルトであってもよい。論理「０」を検出するためのセンスウィンドウを広げるために、昇圧電源１２０と昇圧インターフェース１２１ａ、１２１ｂ、・・・、１１２ｍを含む昇圧ロジックは、昇圧電圧をセンス増幅器１２２ａ、１２２ｂ、・・・、１２２ｍに供給するように構成されてもよい。本明細書に記載するように、この方法により、蓄えられている「０」は相対的により大きな電圧変化をもたらすことがあり、検出が容易になり得る。センスウィンドウを広げることは、シングルレベルメモリセルの読み出し時よりもマルチレベルメモリセルの読み出し時により重要であると考えられる。なぜなら、マルチレベルメモリセルではしきい電圧の分布がより狭くより互いに近いことがあるためである。
【００２１】
典型的には、複数のメモリセル例えば１つの語や複数の語に関する複数のビットが同時に読み出される。例えば、何万ものメモリセルが同時にアクセスされることもある。比較的多数の選択されたメモリセルが論理「１」（またはＶｒｅａｄ未満のしきい電圧に対応する値）を記憶している場合、各関連するメモリセル列に電流が流れるおそれがある。そのように複数のメモリセルに電流が流れることにより従来の電源を破壊するおそれがある。一般的に、メモリセルの状態は読み出し前には分からないため、読み出し動作により従来の電源が破壊されるかどうかも分からない。従来の電源は一定の時間内に回復するように構成されている。よって、読み出し毎に回復時間に相当する待ち時間を設けてもよい。読み出したメモリセルがいくつかの「０」を記憶している場合は待ち時間は不要であり得るため、待ち時間を取ることにより他の方法よりも読み出し動作が遅くなり得る。
【００２２】
ある実施形態では、昇圧電源１２０と対応する昇圧インターフェース１２１ａ、１２１ｂ、・・・、１２１ｍを含む昇圧ロジックは、読み出したメモリセルの状態に関わらず昇圧電源の出力電圧を目標レベル（昇圧クランプ電圧）に維持するように構成される。これについての詳細は後に記載する。別の実施形態では、昇圧電源１２０と昇圧インターフェース１２１ａ、１２１ｂ、・・・、１２１ｍは降圧を行うように構成されてもよい。降圧とはマルチレベルメモリセルの読み出しを容易にするために昇圧電圧レベルを制御降下（すなわち放電）することである。複数の昇圧電圧の各々は対応するマルチレベルメモリセルの状態に対応してもよい。
【００２３】
図２は昇圧ロジック２５０を有するセンス増幅器２０２の一例を示している。昇圧インターフェース等の昇圧ロジック２５０の一部はセンス増幅器２０２に含まれてもよく、昇圧電源１２０等の昇圧ロジック２５０の一部はセンス増幅器２０２の外であってもよい。よって、１つの昇圧電源が複数の昇圧インターフェースと関連するセンス増幅器に結合されてもよい。センス増幅器２０２はビット線２０４に結合される。ビット線２０４の寄生容量はビット線静電容量を有するコンデンサ２０６として示されている。なお、記載および図示を容易にするためにセンス増幅器２０２は簡略化している。図３Ａおよび図３Ｂを合わせて見ることにより、昇圧ロジック２５０を有するセンス増幅器２０２の動作を最もよく理解できる。図３Ａはシングルレベルメモリセルへのアクセスに関するタイミング図３０２であり、図３Ｂはマルチレベルメモリセルへのアクセスに関するタイミング図３５２である。例えば、メモリセルへのアクセス動作は読み出しおよび／または書き込み動作を含んでもよい。
【００２４】
典型的には、ＮＡＮＤ型フラッシュメモリの状態は電荷集積技術を用いて検出される。つまり、ＮＡＮＤ型メモリセルのしきい電圧はメモリセルの状態（すなわち蓄えられた値）に関係し、メモリセルを流れる電流はしきい電圧に関係してもよい。電荷集積では、センス間隔に亘って検出されたセンスコンデンサにおける電圧変動はその期間内に流れた電流および静電容量に関係する。例えば、事前充電期間中に、１つ以上のコンデンサが電源に結合され、目標電圧まで充電されてもよい。コンデンサはビット線および／またはセンスコンデンサに関する寄生容量を含んでもよい。センス間隔中に、電源がコンデンサから結合解除されてもよく、コンデンサはメモリ列と結合したままにしておいてもよい。一定時間（例えばセンス間隔）の終了時に、コンデンサの電圧がセンスしきい電圧と比較されてもよい。電圧がセンスしきい電圧を下回る場合、目標メモリセルの状態は論理「１」および／または印加された読み出し電圧未満のしきい電圧に相当する値に対応すると考えられる。電圧がセンスしきい電圧を下回らない場合、目標メモリセルの状態は論理「０」および／または印加された読み出し電圧を超えるしきい電圧に相当する値に対応すると考えられる。マルチレベルメモリセルでは、蓄えられた値を確認するために読み出しを複数回行ってもよい。
【００２５】
例えば、センス増幅器２０２は、複数のＮＭＯＳトランジスタ２１０、２１２、２１４、複数のＰＭＯＳトランジスタ２２０、２２２、２２４、２２６、２２８、ラッチ回路２３０、およびセンスコンデンサ２４０を含む。トランジスタ２１０は、ビット線クランプ電圧１により制御され、ビット線２０４とトランジスタ２１２との間に結合される。トランジスタ２１２は、ＩＳＯにより制御され、ノードＴＤＣ_senseに結合される。トランジスタ２１４は、ＰＲＥＣにより制御され、ノードＴＤＣ_senseとトランジスタ２２０に結合される。トランジスタ２２０は、ビット線クランプ電圧２により制御され、トランジスタ２１０、２１２、および２１４に結合される。トランジスタ２２２は回路電圧に結合され、トランジスタ２２４とその制御入力は接地される。トランジスタ２２４はトランジスタ２１４、２２０に結合され、その制御入力はラッチ回路２３０に結合される。トランジスタ２２６は回路電圧とトランジスタ２２８に結合され、その制御入力はノードＴＤＣ_senseに結合される。トランジスタ２２６は、図３Ａの点線３１８および図３Ｂの点線３２８により示されているＰＭＯＳ−しきい電圧（Vth）の「ＰＭＯＳ」に対応する。トランジスタ２２８はラッチ回路２３０に結合され、その制御入力はストローブに結合される。ラッチ回路２３０は、ＴＤＣ_sense電圧（すなわちノードＴＤＣ_senseで検出される電圧）に関する電圧レベルをラッチし、対応する出力をデータ出力として供給するように構成される。
【００２６】
コンデンサ２４０は、センスコンデンサであり、センス静電容量（Csense）を有し、ノードＴＤＣ_senseと昇圧ロジック２５０との間に結合される。センス静電容量は目標センス間隔の長さに応じて決めてもよい。つまり、センス静電容量の値は、メモリセルへのアクセス時間に関係してもよく、メモリのスループットが最大になるように決めてもよい。ビット線静電容量はビット線２０４の物理的特徴（長さ、断面積等）に関係する。例えば、センス静電容量はビット線静電容量未満であってもよいため、ビット線静電容量単独の場合よりも短いメモリアクセス時間になってもよい。
【００２７】
次に図３Ａおよび図３Ｂを参照する。時間ｔ０に、ビット線クランプ電圧１  ３０６、ビット線クランプ電圧２  ３０８、ＰＲＥＣ３１０、ＩＳＯ３１２、ビット線電圧３１４、ＴＤＣ_sense電圧３１６、３２６、および昇圧電圧３２４、３３４は全て「低」でもよく、ストローブ３２２、３３２は「高」でもよい。ビット線クランプ電圧１  ３０６はビット線２０４等の１本以上のビット線にバイアスをかけるように構成される。ビット線クランプ電圧２  ３０８はビット線２０４の電圧（すなわちビット線コンデンサの電圧）を下限とするように構成される。時間ｔ０に、ワード線が選択されてもよく、ワード線電圧３０４が例えば読み出し電圧まで上昇し始めてもよい。時間ｔ１に、事前充電時間が始まり、ＰＲＥＣ３１０とＩＳＯ３１２が「低」から「高」（例えば３．６Ｖ）に切り替わり、ビット線クランプ電圧１とビット線クランプ電圧２が「低」から対応する目標電圧（例えば１．１Ｖと１．３Ｖ）に変化し始める。それに応じて、ビット線コンデンサ２０６とセンスコンデンサ２４０が充電を開始する。センスコンデンサ２４０はビット線コンデンサ２０６よりも速く充電される。時間ｔ２に、事前充電時間が終了し、ビット線コンデンサ２０６がビット線クランプ電圧１からトランジスタ２１０のしきい電圧を引いた値まで充電され、センスコンデンサ２４０が回路電圧まで充電され、ＩＳＯ３１２が「低」に切り替わり、ビット線２０４とビット線コンデンサ２０６からセンスコンデンサ２４０を結合解除する。さらに、時間ｔ２に、昇圧ロジック２５０が昇圧を開始し、昇圧局所ノード２５２のノード電圧が上昇し始めてもよい。昇圧電圧３２４、３３４は昇圧局所ノード２５２の電圧に対応する。ＴＤＣ_sense電圧（すなわちノードＴＤＣ_senseの電圧）は昇圧に関係し、回路電圧から回路電圧（Vcc）＋昇圧電圧（Vboost）３１６、または回路電圧＋昇圧電圧１  ３２６まで上昇し始める。
【００２８】
時間ｔ３に、センシング時間が始まり、ＩＳＯ３１２が「低」から「高」に再び切り替わり、ビット線２０４（および関連するビット線コンデンサ２０６）をセンスコンデンサ２４０とノードＴＤＣ_senseに結合させる。ノードＴＤＣ_senseの電圧は降下し始めてもよい。降圧速度はセンス静電容量と目標メモリセルの状態に関係する。例えば、選択されたメモリセル列を流れる電流は、読み出し電圧等の印加されたバイアス電圧と選択されたメモリセルのしきい電圧に関係する。例えば、時間内における電圧変動は、ΔＶ＝（Ｉ／Ｃ）＊ΔＴと表すことができる。式中、ΔＶはノードＴＤＣsenseでの電圧変動であり、ΔＴは時間間隔であり、Ｉは検出された電流であり、Ｃはセンス静電容量である。時間ｔ４に、ＩＳＯ３１２が「低」に切り替わり、ノードＴＤＣ_senseをビット線２０４から結合解除し、センス間隔が終了する。よって、ＰＭＯＳ−しきい電圧（ＰＭＯＳトランジスタ２２６のしきい電圧等）を超えるＴＤＣsense電圧３１８はデータ「０」に対応し、ＰＭＯＳ−しきい電圧未満のＴＤＣsense電圧はデータ「１」に対応する。
【００２９】
時間ｔ４と時間ｔ５との間に、ストローブ３２２、３３２が「低」に切り替わり、「低」を維持した後に「高」に切り替わる。その後データ「０」またはデータ「１」をラッチ回路２３０により捕獲してもよく、その後データ出力として供給してもよい。本明細書に記載するように、時間ｔ５に、昇圧電圧が下げられても（降圧１）すなわち制御可能に放電されてもよいし、ＴＤＣsense電圧３１６、３２６が同様に下げられてもよい。その後、タイミング図３０２と関連するシングルレベルメモリセルに関しては、メモリセルへのアクセス動作が終了してもよい。タイミング図３５２と関連するマルチレベルメモリセルに関しては、時間ｔ６と時間ｔ７との間に、第２の昇圧電圧（昇圧電圧２）についてデータをラッチするようにストローブ３３２が構成されてもよい。その後時間ｔ７に、昇圧電圧が再度下げられ（降圧２）、時間ｔ８と時間ｔ９との間に、データがラッチされてもよい。その後、メモリへのアクセス動作が終了してもよい。
【００３０】
以上のように、１つ以上の昇圧電圧を含むことによりセンスウィンドウを広げることができる。本明細書に記載のように、１つ以上の昇圧電圧を発生、維持、調整、および／または放電するように昇圧ロジック２５０が構成されてもよい。
【００３１】
図４は本開示の様々な実施形態によるセンス回路４００の一例を示している。センス回路４００は図１のセンス回路１１８の一例である。センス回路４００は昇圧ロジック４０２と複数のセンス増幅器４０６ａ、・・・、４０６ｍを含む。昇圧ロジック４０２は昇圧電源４１０と複数の昇圧インターフェースを含む。センス増幅器４０６ａ等の各センス増幅器は昇圧インターフェース４２０等の対応する昇圧インターフェースを含む。つまり、昇圧ロジック４０２は、複数のセンス増幅器４０６ａ、・・・、４０６ｍに共有されてもよい昇圧電源４１０を含み、複数の昇圧インターフェースをさらに含む。
【００３２】
昇圧ロジック４０２は、昇圧リセットロジック４１３を含み、昇圧放電ロジック４１５を含んでもよい。昇圧電源４１０は昇圧クランプ電源４１１を含む。昇圧リセットロジック４１３の少なくとも一部が昇圧電源４１０および／または昇圧インターフェース４２０に含まれてもよい。昇圧放電ロジック４１５の少なくとも一部が昇圧電源４１０および／または昇圧インターフェース４２０に含まれてもよい。実施形態によっては、昇圧放電動作を行うために、昇圧リセットロジック４１３の構成要素が昇圧放電ロジック４１５の構成要素内に含まれてもよい、および／または昇圧放電ロジック４１５の構成要素と共に動作してもよい。実施形態によっては、昇圧リセット動作を行うために、昇圧放電ロジック４１５の構成要素が昇圧リセットロジック４１３の構成要素内に含まれてもよい、および／または昇圧リセットロジック４１３の構成要素と共に動作してもよい。
【００３３】
センス増幅器４０６ａ等の各センス増幅器は、センスコンデンサ４４０、スイッチ４１２、トランジスタ４２６、４２８、およびラッチ回路４３０を含む。スイッチ４１２、ＰＭＯＳ４２６、スイッチ４２８、ラッチ回路４３０、センスコンデンサ４４０、およびノード４５２は、それぞれ図２の構成要素２１２、２２６、２２８、２３０、２４０、および２５２に対応する。センス増幅器４０６ａは強調表示した昇圧ロジック４０２に簡略化している。センス増幅器４０６ａと昇圧ロジック４０２の動作は、図２の昇圧ロジック２５０を有するセンス増幅器２０２の動作に対応する。センスコンデンサ４４０は、センス静電容量を有し、昇圧局所ノードとノードＴＤＣ_senseとの間に結合される。スイッチ４１２（ＮＭＯＳトランジスタ等）は、ビット線４０４をノードＴＤＣ_senseに制御可能に結合させるように構成され、ＩＳＯにより制御される。ＰＭＯＳ４２６はストローブトランジスタ４２８に結合される。ストローブトランジスタ４２８は、トランジスタ４２６をラッチ回路４３０に制御可能に結合させるように構成され、ストローブにより制御される。
【００３４】
昇圧電源４１０は、１つ以上の昇圧クランプ電圧を昇圧インターフェース４２０に供給するように構成される。昇圧クランプ電源４１１は昇圧クランプ電圧を供給するように構成される。昇圧電源４１０は、図１のメモリコントローラロジック１１０および／またはビット線制御ロジック１１６等から１つ以上の制御信号を受け取るように構成される。制御信号は、１つ以上の基準電圧、１つ以上のリセット信号、および／または１つ以上の放電信号等を含んでもよい。昇圧電源４１０は第１のパス４６０と第２のパス４６２により昇圧インターフェース４２０等の対応する昇圧インターフェースに結合される。第１のパス４６０は、昇圧クランプ電源４１１からの昇圧クランプ電圧を各昇圧インターフェースに送るように構成される。第２のパス４６２は、昇圧電源４１０からの昇圧リセット信号を昇圧インターフェース４２０等の各昇圧インターフェースに送るように構成される。例えば、センス増幅器４０６ａ、・・・、４０６ｍの並列組み合わせが第１のパス４６０と第２のパス４６２により昇圧電源４１０に結合されてもよい。よって、第１のパス４６０と第２のパス４６２の各々が複数の導電路を含んでもよい。実施形態によっては、昇圧電源４１０が第３のパス４６４により対応する昇圧インターフェースに結合されてもよい。第３のパス４６４は、昇圧電源４１０からの昇圧放電信号を昇圧インターフェース４２０等の各昇圧インターフェースに送るように構成される。
【００３５】
昇圧インターフェース４２０は、昇圧電源４１０から昇圧クランプ電圧を受け取り、受け取った昇圧クランプ電圧に関する１つ以上の昇圧電圧を昇圧局所ノード４５２に供給するように構成される。昇圧インターフェース４２０は、負荷に関わらず、すなわち結合されたメモリセルにより蓄えられている論理「１」の数に関わらず、昇圧電圧を維持するように構成される。よって、昇圧インターフェース４２０はバッファを含んでもよい。バッファは比較的大きい入力インピーダンスと比較的小さい出力インピーダンスを有するように構成される。例えば、昇圧インターフェースはソースフォロアを含んでもよい。ソースフォロアへの入力は昇圧クランプ電源４１１等の昇圧電源４１０に結合されてもよく、ソースフォロアの出力はセンスコンデンサ４４０等の負荷に結合されてもよい。よって、昇圧クランプ電源４１１は、複数の昇圧インターフェースの各昇圧インターフェースにより複数の負荷から緩衝されてもよい。
【００３６】
さらに、昇圧電源４１０は、昇圧リセット信号を昇圧インターフェース４２０に供給し、それにより昇圧インターフェース４２０が昇圧局所ノード４５２を例えば接地するように構成される。昇圧局所ノード４５２は昇圧電圧をリセットするために接地される。つまり、センスコンデンサ４４０および／またはビット線４０４を放電するために昇圧局所ノード４５２が接地されてもよい。例えば、昇圧ロジック４０２は、昇圧クランプ電源４１１と昇圧リセットロジック４１３を含み、シングルレベルメモリセルへのアクセスに関して昇圧および／またはリセットをするように構成されてもよい。ある実施形態では、昇圧ロジック４０２は、最高昇圧電圧と昇圧リセット電圧（例えば０ボルト）との間の電圧レベルに昇圧電圧を調整するように構成されてもよい。例えば、昇圧ロジック４０２は、昇圧放電ロジック４１５を含み、印加された昇圧電圧を下げるために昇圧電圧を少なくとも部分的に制御可能に放電するように構成されてもよい。例えば、昇圧ロジック４０２は昇圧電圧を第１の昇圧電圧から第２の昇圧電圧に下げるように構成されてもよい。昇圧放電ロジック４１５を含む昇圧ロジック４０２は、マルチレベルメモリセルへのアクセスのための昇圧電圧を供給するように構成されてもよい。
【００３７】
従って、昇圧電源は昇圧クランプ電圧を複数の昇圧インターフェースと関連するセンス増幅器に供給するように構成されてもよい。昇圧インターフェースは、昇圧クランプ電源を緩衝し、昇圧電圧を複数のセンス増幅器の各々に供給するように構成されてもよい。読み出したメモリセルの状態に関わらず供給した昇圧電圧を維持してもよい。つまり、昇圧インターフェース（バッファ等）はメモリセルの状態に関する電流による昇圧クランプ電源４１１の破壊を防止してもよい。
【００３８】
図５はシングルレベルメモリセルに関する図４のセンス回路４００の実施例５００を示している。センス回路５００は、シングルレベルメモリセルにアクセスするためのセンス電圧を昇圧し、アクセスしたメモリセルの状態に関わらず昇圧した読み出し電圧を維持するように構成された昇圧ロジック５０２を含む。例示の昇圧ロジック５０２は昇圧電源５１０と昇圧インターフェース５２０等の複数の昇圧インターフェースを含む。各昇圧インターフェースは対応するセンス増幅器５０６ａ、・・・、５０６ｍに含まれる。昇圧ロジック５０２は昇圧リセットロジック５１３を含む。昇圧電源５１０は昇圧クランプ電源５１２とインバータ５１４を含む。インバータ５１４は昇圧リセットロジック５１３に含まれる。昇圧クランプ電源５１２は、基準電圧を受け取り、基準電圧に関する昇圧クランプ電圧を出力するように構成される。例えば、基準電圧は図１のメモリコントローラロジック１１０および／またはビット線制御ロジック１１６から供給されてもよい。インバータ５１４は、リセット信号ＲＥＳＥＴを受け取り、それに応じて制御信号を昇圧インターフェース５２０に供給するように構成される。本明細書に記載するように、昇圧インターフェース５２０は、それに応じてセンスコンデンサを放電するように構成されてもよい。
【００３９】
昇圧インターフェース５２０はバッファ５２２を含む。バッファ５２２への入力は昇圧クランプ電源５１２の出力に結合されてもよく、バッファ５２２の出力は昇圧局所ノード５５２に結合される。本明細書に記載するように、センスコンデンサ５４０はノード５５２に結合されてもよい。例えば、バッファ５２２は、ソースフォロアとして構成されるＭＯＳＦＥＴ等の電圧フォロアとして構成されるバッファトランジスタを含んでもよい。典型的には、ソースフォロアの構成は比較的高い入力インピーダンスと比較的低い出力インピーダンスを有する。バッファ５２２は、例えば多数の関連するメモリセルが論理「１」を蓄えているとき、負荷に関わらず昇圧電圧を維持することを容易にするように構成される。よって、昇圧電圧の回復のための待ち時間を設けなくてもよい。昇圧インターフェース５２０は、昇圧局所ノード５５２を接地するように構成された昇圧リセットトランジスタ５２４をさらに含んでもよい。昇圧リセットトランジスタ５２４は昇圧リセットロジック５１３に含まれる。昇圧リセットトランジスタ５２４は昇圧電源５１０とインバータ５１４を介して制御入力を受け取るように構成される。よって、昇圧局所ノード５５２の昇圧電圧を制御可能に放電することができる。
【００４０】
昇圧ロジック５０２は、シングルレベルメモリセルにアクセスするように構成されたセンス増幅器に昇圧電圧を供給するために使用されてもよい。典型的には、そのようなメモリセルにはメモリへのアクセス動作のための単一の昇圧電圧を使用してもよい。
【００４１】
図６Ａはマルチレベルメモリセルに関する図４のセンス回路の第１の実施例６００を示しており、図６Ｂは第１の実施例６００に関するタイミング図６５０である。第１の実施例のセンス回路６００は昇圧ロジック６０２と複数のセンス増幅器６０６ａ、・・・、６０６ｍを含む。昇圧ロジック６０２は昇圧電源６１０と昇圧インターフェース６２０等の複数の昇圧インターフェースを含む。各昇圧インターフェースは対応するセンス増幅器６０６ａ、・・・、６０６ｍに含まれる。昇圧電源６１０は昇圧クランプ電源６１１を含む。本明細書に記載するように、昇圧ロジック６０２は昇圧リセットロジックと昇圧放電ロジックを含む。昇圧リセットロジックの少なくとも一部と昇圧放電ロジックの少なくとも一部は、昇圧電源６１０と昇圧インターフェース６２０の各々に含まれる。
【００４２】
昇圧電源６１０は、電流発生器６１４、ソースリセットトランジスタ６１８、およびインバータ６１６を含む。実施例５００と同様に、昇圧インターフェース６２０はバッファトランジスタ６２２等のバッファと昇圧リセットトランジスタ６２４を含む。昇圧インターフェース６２０は昇圧放電トランジスタ６２６をさらに含む。昇圧クランプ電源６１１は、基準電圧制御信号を受け取り、基準電圧に関する昇圧クランプ電圧を昇圧インターフェース６２０に供給するように構成される。電流発生器６１４は昇圧放電バイアスを昇圧放電トランジスタ６２６に供給するように構成される。昇圧放電トランジスタ６２６は昇圧電圧の調整（降圧等）を制御するように構成される。昇圧電圧は昇圧局所ノード６５２の電圧に対応する。マルチレベルメモリセルの読み取りを容易にするために昇圧電圧を降圧してもよい。複数の昇圧電圧の各々は対応するマルチレベルメモリセルの状態に対応してもよい。
【００４３】
昇圧リセットはリセット可能信号やリセット強信号等の１つ以上のリセット制御信号に応じて開始されてもよい。リセット制御信号はメモリコントローラロジック１１０等から供給されてもよい。例えば、リセット制御信号に応じて昇圧リセットトランジスタ６２４と昇圧放電トランジスタ６２６が作動し、それにより昇圧局所ノード６５２を接地してもよい。昇圧リセット動作は昇圧局所ノード６５２を接地する、すなわちセンスコンデンサ６４０を放電するように構成されてもよい。昇圧局所ノード６５２は昇圧リセットトランジスタ６２４と昇圧放電トランジスタ６２６により接地されてもよい。例えば、昇圧リセットトランジスタ６２４は、リセット可能信号が「低」のとき（および昇圧リセット信号が「高」のとき）に作動してもよい。昇圧放電トランジスタ６２６は、昇圧放電信号が「高」のときに作動してもよい。リセット強信号が「高」のときに昇圧放電信号が「高」でもよく、それにより昇圧放電トランジスタ６２６のゲートをソースリセットトランジスタ６１８を介して回路電圧に結合させる。よって、この実施例では、昇圧リセットロジックはインバータ６１６とトランジスタ６２４、６２６、６１８を含む。
【００４４】
電流発生器６１４は比較的小さい電流を発生するように構成される。比較的小さい電流は昇圧放電トランジスタ６２６のバイアスを制御し、それにより昇圧局所ノード６５２に結合された負荷（センスコンデンサ６４０等）の昇圧放電を制御するために使用されてもよい。比較的小さい電流は昇圧放電トランジスタ６２６により昇圧インターフェース６２０内でミラーされてもよい。よって、昇圧放電率はミラー後の電流に関係してもよい。結果として生じる昇圧局所ノード６５２の電圧、例えば昇圧電圧２は、ミラー後の電流、リセット可能信号に関するパルス幅、およびセンスコンデンサ６４０の静電容量に関係してもよい。昇圧局所ノード６５２を制御可能に接地することにより昇圧局所電圧の少なくとも一部を放電するように、昇圧放電動作が行われてもよい。例えば、昇圧リセットトランジスタ６２４が作動してもよく、ソースリセットトランジスタ６１８が停止してもよい。さらに、電流発生器６１４は放電を制御するために昇圧放電トランジスタ６２６にバイアスをかけるように構成されてもよい。よって、この実施例では、昇圧放電ロジックはインバータ６１６、昇圧リセットトランジスタ６２４、昇圧放電トランジスタ６２６、および電流発生器６１４を含む。
【００４５】
図６Ｂを参照すると、動作中の時間ｔ１に、リセット可能信号が「低」から「高」に変化し、昇圧リセットトランジスタ６２４を停止させる。昇圧クランプ電圧は昇圧電圧１にバッファトランジスタ６２２のしきい電圧を加えた値に等しい電圧まで上昇し、昇圧局所電圧（すなわち昇圧局所ノード６５２の電圧）は昇圧電圧１まで上昇する。さらに、時間ｔ１に、昇圧放電制御信号が、回路電圧から、電流発生器６１４からの電流に関するバイアス電圧まで変化する。つまり、時間ｔ１に、ソースリセットトランジスタ６１８が停止する。時間ｔ２から時間ｔ３はセンス間隔である。時間ｔ３に、リセット可能信号が「高」から「低」に変化し、昇圧リセットトランジスタ６２４を作動させ、昇圧放電トランジスタ６２６を昇圧局所ノード６５２に結合させる。時間ｔ４に、リセット可能信号が「低」から「高」に変化し、トランジスタ６２４を停止させ、トランジスタ６２６を昇圧局所ノード６５２から結合解除する。時間ｔ３から時間ｔ４の間に、昇圧局所ノード６５２の電圧が降下する。時間ｔ４の昇圧局所電圧の最後の値は、時間ｔ３から時間ｔ４の長さと昇圧放電トランジスタ６２６のバイアス電圧に関係する。
【００４６】
よって、バッファ６２２を含む複数のセンス増幅器に昇圧電圧を供給することができ、メモリ読み出し電流による昇圧クランプ電源の破壊を回避することができる。昇圧電圧は、１つの付加トランジスタ（昇圧放電トランジスタ６２６等）を経てセンス増幅器毎に制御可能に放電されてもよい。放電量は、昇圧放電電流発生器の電流（すなわち関連するバイアス）の量、および放電期間の長さに関係する。
【００４７】
図７Ａはマルチレベルメモリセルに関する図４のセンス回路の第２の実施例７００を示しており、図７Ｂは第２の実施例７００に関するタイミング図７５０である。第２の実施例のセンス回路７００は昇圧ロジック７０２と複数のセンス増幅器７０６ａ、・・・、７０６ｍを含む。昇圧ロジック７０２は昇圧電源７１０と昇圧インターフェース７２０等の複数の昇圧インターフェースを含む。各昇圧インターフェースは対応するセンス増幅器７０６ａ、・・・、７０６ｍに含まれる。昇圧電源７１０は昇圧電圧電源等の昇圧クランプ電源７１１を含む。昇圧ロジック７０２は昇圧リセットロジック７１３と昇圧放電ロジック７１５を含む。昇圧リセットロジック７１３の少なくとも一部と昇圧放電ロジック７１５の少なくとも一部は、昇圧電源７１０と昇圧インターフェース７２０の各々に含まれてもよい。昇圧放電ロジック７１５は放電可能インバータ７１４を含み、昇圧リセットロジック７１３はリセット可能インバータ７１６を含む。放電可能インバータ７１４とリセット可能インバータ７１６は、図１のメモリコントローラロジック１１０および／またはビット線制御ロジック１１６等から対応する制御信号（リセット可能信号、放電可能信号）を受け取るように構成される。
【００４８】
昇圧インターフェース６２０と同様に、昇圧インターフェース７２０はバッファトランジスタ７２２等のバッファと昇圧リセットトランジスタ７２４を含む。バッファトランジスタ７２２の入力は昇圧クランプ電源７１１に結合され、バッファトランジスタ７２２の出力は昇圧局所ノード７５２に結合され、それによりセンスコンデンサ７４０に結合される。昇圧リセットトランジスタ７２４の入力は昇圧局所ノード７５２に結合される。昇圧リセットトランジスタ７２４は昇圧リセットロジック７１３に含まれる。昇圧インターフェース７２０は昇圧局所ノード７５２に結合された昇圧放電トランジスタ７２６をさらに含む。昇圧放電トランジスタ７２６は昇圧放電ロジック７１５に含まれる。第１の実施例６００とは異なり、昇圧放電トランジスタ７２６はＰＭＯＳトランジスタであり、昇圧リセットトランジスタ７２４を経由せずに昇圧局所ノード７５２に結合される。この実施例７００では、昇圧放電トランジスタ７２６は、昇圧リセットトランジスタ７２４を作動させることなく昇圧局所電圧を調整するように構成される。よって、昇圧放電トランジスタ７２６は、昇圧局所ノード７５２を昇圧放電トランジスタ７２６のしきい電圧まで放電するように構成される。さらに、昇圧クランプ電源７１１は、昇圧クランプ電圧を目標電圧にしきい電圧を加えた値、例えば昇圧電圧２＋しきい電圧まで調整してもよい。
【００４９】
図７Ｂを参照すると、動作中の時間ｔ１に、リセット可能制御信号が「低」から「高」に変化し、昇圧リセットトランジスタ７２４を停止する。昇圧クランプ電源電圧は昇圧電圧１にバッファトランジスタ７２２のしきい電圧を加えた値に等しい電圧まで上昇し、昇圧局所ノードは昇圧電圧１まで上昇する。時間ｔ２と時間ｔ３との間はセンシング間隔である。時間ｔ３に、昇圧放電制御信号は（例えば放電可能信号が「高」から「低」に変化するのに応じて）「低」から「高」に変化し、昇圧放電トランジスタ７２６を停止させ、昇圧局所ノード７５２をトランジスタ７２６のしきい電圧に結合させる。昇圧放電制御信号は、インバータ７１４の出力に対応するため、反転した放電可能制御信号である。時間ｔ４に、昇圧放電制御信号が「高」から「低」に変化し、昇圧放電トランジスタ７２６を停止させる。時間ｔ３から時間ｔ４の間に、昇圧局所電圧は第１の実施形態６００よりも速く降下する。時間ｔ４の昇圧局所電圧の最後の値は昇圧放電トランジスタ７２６のしきい電圧に関係する。昇圧電圧２（すなわち目標昇圧電圧）が昇圧放電トランジスタ７２６のしきい電圧よりも高い場合、昇圧局所電圧の昇圧電圧１から昇圧電圧２への変化率は比較的速くなると考えられる。
【００５０】
よって、この第２の実施形態では、昇圧クランプ電圧は各々がバッファ７２２を含む複数のセンス増幅器に供給されてもよく、昇圧電圧レベルはメモリセルの状態を検知することに関するメモリアクセス電流に関わらず維持されてもよい。昇圧電圧は付加ＰＭＯＳトランジスタ（昇圧放電トランジスタ７２６等）を介してＰＭＯＳトランジスタのしきい電圧（例えば０．８ボルトから０．９ボルト）まで制御可能に放電されてもよい。
【００５１】
図８Ａはマルチレベルメモリセルに関する図４のセンス回路の第３の実施例８００を示しており、図８Ｂは第３の実施例８００に関するタイミング図８５０である。第３の実施例のセンス回路８００は昇圧ロジック８０２と複数のセンス増幅器８０６ａ、・・・、８０６ｍを含む。昇圧ロジック８０２は昇圧電源８１０と昇圧インターフェース８２０等の複数の昇圧インターフェースを含む。各昇圧インターフェースは対応するセンス増幅器８０６ａ、・・・、８０６ｍに含まれる。本明細書に記載するように、昇圧ロジック８０２は昇圧リセットロジックと昇圧放電ロジックを含む。昇圧リセットロジックの少なくとも一部と昇圧放電ロジックの少なくとも一部は、昇圧電源８１０および／または昇圧インターフェース８２０に含まれてもよい。昇圧電源８１０は昇圧電圧電源８１１等の昇圧クランプ電源を含む。昇圧電源８１０は調節器８１４、ソースリセットトランジスタ８１８、およびインバータ８１６を含む。
【００５２】
実施例６００および７００と同様に、昇圧インターフェース８２０はバッファトランジスタ８２２等のバッファと昇圧リセットトランジスタ８２４を含む。第１の実施例６００および第２の実施例７００と同様に、昇圧電圧電源８１１とインバータ８１６は、それぞれバッファ８２２と昇圧リセットトランジスタ８２４に結合される。昇圧電圧電源８１１は、メモリコントローラロジック１１０および／またはビット線制御ロジック１１６等から基準電圧ＲＥＦ１を受け取るように構成される。この実施例では、調節器８１４は目標降圧電圧等の昇圧電圧２に関する基準電圧ＲＥＦ２を受け取るように構成される。調節器８１４は単位利得電圧フォロアである。調節器８１４の出力はパス８６４を介して昇圧リセットトランジスタ８２４のソースに結合され、さらにソースリセットトランジスタ８１８のドレインに結合される。ソースリセットトランジスタ８１８のドレインは接地される。昇圧リセットトランジスタ８２４からソースリセットトランジスタ８１８までのパス８６４と、ソースリセットトランジスタ８１８の接地により、昇圧局所ノード８５２の昇圧放電パスが形成される。昇圧リセットトランジスタ８２４が作動中（例えば昇圧リセット信号が「高」でリセット可能信号が「低」のとき）であり、ソースリセットトランジスタが作動中（例えばリセット強信号が「高」のとき）であり、昇圧局所ノード８５２が昇圧電圧２等の目標降圧電圧よりも高いとき、昇圧放電が行われてもよい。よって、この実施例では、昇圧リセットトランジスタ８２４は昇圧リセット動作と昇圧放電動作のどちらに対しても操作可能である。よって、この実施例では、昇圧放電ロジックはインバータ８１６、昇圧リセットトランジスタ８２４、調節器８１４、それに場合によってはソースリセットトランジスタ８１８を含んでもよい。
【００５３】
昇圧局所ノード８５２を接地する、すなわちセンスコンデンサ８４０を放電するように昇圧リセット動作を行ってもよい。昇圧局所ノード８５２は、昇圧リセットトランジスタ８２４とソースリセットトランジスタ８１８により接地されてもよい。例えば、リセット可能信号が「低」のとき（および昇圧リセット信号が「高」のとき）、昇圧リセットトランジスタ８２４が作動してもよい。リセット強信号が「高」のとき、ソースリセットトランジスタ８１８が作動してもよい。よって、本実施例では、昇圧リセットロジックはインバータ８１６とトランジスタ８２４および８１８を含む。
【００５４】
図８Ｂを参照すると、動作中の時間ｔ１に、昇圧クランプ電圧と、昇圧電圧電源８１１の出力が、昇圧電圧１＋しきい電圧（すなわちバッファトランジスタ８２２のしきい電圧）まで上昇し始め、昇圧局所ノード８５２の電圧が昇圧電圧１まで上昇し始める。
【００５５】
リセット可能信号は「低」から「高」に変化し、昇圧リセットトランジスタ８２４を停止させる。昇圧放電パス８６４は昇圧電圧２まで上昇し始める。時間ｔ３に、リセット可能信号が「高」から「低」に切り替わり、昇圧リセットトランジスタ８２４を作動させ、それにより調節器８１４の出力を昇圧リセットトランジスタ８２４を介して昇圧局所ノード８５２に結合させる。時間ｔ４に、リセット可能信号が再び「高」に切り替わる。時間ｔ３と時間ｔ４との間に、昇圧局所ノード８５２の電圧が昇圧電圧１から昇圧電圧２に比較的速く変化する。時間ｔ３と時間ｔ４との間の昇圧局所ノード８５２の最後の値は、調節器８１４に入力される基準信号２により決定（すなわち設定）されてもよい。
【００５６】
従って、この第３の実施形態８００では、昇圧クランプ電圧は複数のセンス増幅器８０６ａ、・・・、８０６ｍに含まれる複数の昇圧インターフェースに供給されてもよい。昇圧インターフェースに含まれるバッファトランジスタ８２２等のバッファは、昇圧クランプ電圧のデータに依存した破壊を防止するように構成される。昇圧電圧は調節器８１４により設定される昇圧電圧２等の目標電圧まで制御可能に放電されてもよい。この実施形態では、昇圧インターフェースは昇圧放電トランジスタを含まない。この実施例では、昇圧電源トランジスタ８１８は昇圧電源８１０に含まれる。よって、各昇圧インターフェースに対応する昇圧放電トランジスタを含むのではなく、１つの昇圧電源トランジスタが昇圧電源に含まれてもよい。
【００５７】
従って、昇圧電圧はセンスウィンドウを広げるように構成された複数のセンス増幅器に供給されてもよい。各センス増幅器用の対応するバッファを介して昇圧電圧の破壊を回避することができる。放電パスと放電信号を供給し、それによりマルチレベルメモリセルのセンシングを容易にすることにより昇圧放電が行われてもよい。よって、昇圧回復のための待ち時間を設けなくてもよい。
【００５８】
図９は本開示の様々な実施形態による昇圧電圧を用いてセンスウィンドウを広げる動作のフローチャート９００である。この動作は、例えばメモリセンス回路１１８および／または昇圧ロジック４０２等の昇圧ロジックを含むメモリコントローラ１０４等のメモリコントローラにより行われてもよい。フローチャート９００は昇圧を用いてセンスウィンドウを広げるための典型的動作を示している。本明細書に記載するように、特に、フローチャート９００は昇圧電源を負荷から緩衝するように構成された昇圧インターフェースに昇圧クランプ電圧を供給するための典型的動作を示している。
【００５９】
フローチャート９００の動作は、動作９０２から開始されてもよい。動作９０２は昇圧クランプ電圧を複数の昇圧インターフェースの各々に供給することを含む。例えば、昇圧クランプ電圧は昇圧電源により供給されてもよい。昇圧クランプ電圧はセンス電圧を昇圧することによりセンスウィンドウを広げるように設定される。動作９０４は昇圧電源を対応する負荷から緩衝することを含む。例えば、各昇圧インターフェースはバッファを含んでもよい。動作９０６で昇圧電圧を対応する負荷に供給してもよい。例えば、昇圧インターフェースは、センスコンデンサ（すなわち負荷）に結合されてもよく、センスコンデンサに結合された昇圧局所ノードに昇圧電圧を供給するように構成されてもよい。昇圧電圧は昇圧クランプ電圧に関係する。実施形態によっては、動作９０８で昇圧電圧を制御可能にリセットしてもよい。例えば、昇圧局所ノードを接地することにより昇圧電圧をリセットしてもよい。実施形態によっては、動作９１０は昇圧電圧を第１の昇圧電圧から第２の昇圧電圧まで下げることを含んでもよい。例えば、マルチレベルメモリセルへのメモリアクセス動作を容易にするために昇圧電圧を下げてもよい。プログラムの流れは動作９１２で終了してもよい。
【００６０】
図９は一実施形態による様々な動作を示しているが、当然のことながら、図９に示されている全ての動作が他の実施形態にとって必須ではない。図９に示さている動作および／または本明細書に記載されている他の動作は、どの図面にも具体的に示されていないが本開示に十分に一致する方法で、本開示の他の実施形態において組み合わせられてもよいことがここで十分に考慮される。よって、ある図においてはっきりとは示されていない特徴的事項および／または動作についての請求項は、本開示の範囲および内容に含まれるとみなされる。
【００６１】
本明細書の任意の実施形態において使用される「ロジック」という用語は、アプリケーション、ソフトウェア、ファームウェア、および／または任意の前記の動作を行うように構成された回路を指してもよい。ソフトウェアは、ソフトウェアパッケージ、コード、命令、命令セット、および／または非一時コンピュータ可読記憶媒体に記憶されたデータとして具体化してもよい。ファームウェアは、コード、命令もしくは命令セット、および／または記憶素子にハードコーディングした（例えば不揮発性の）データとして具体化してもよい。
【００６２】
本明細書の任意の実施形態において使用される「回路」は、例えば、単一のまたは任意の組み合わせのハードウェアに組み込まれた回路、１つ以上の個別の命令処理コアを含むコンピュータプロセッサ等のプログラム可能な回路、ステートマシン回路、および／またはプログラム可能な回路により実行される命令を記憶したファームウェアを含んでもよい。ロジックは、集合的または個別的に、より大きなシステムの一部をなす回路、例えば、集積回路（ＩＣ）、特定用途向けＩＣ（ＡＳＩＣ）、チップ上のシステム（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン等として具体化してもよい。
【００６３】
実施形態によっては、ハードウェア記述言語は、回路、および／または様々なロジックの論理例、および／または本明細書に記載の回路を指定するために使用されてもよい。例えば、一実施形態では、ハードウェア記述言語は、本明細書に記載の１つ以上の回路および／またはロジックの半導体製造を可能にする高速集積回路（ＶＨＳＩＣ）のハードウェア記述言語と適合すなわち互換性があってもよい。ハードウェア記述言語は、ＩＥＥＥ標準規格１０７６−１９８７、ＩＥＥＥ標準規格１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥ草案３．０、ＶＨＤＬ−２００８のＩＥＥＥ草案４．０、および／またはＩＥＥＥ  ＶＨＤＬ標準規格の別版、および／または他のハードウェア記述標準規格と適合すなわち互換性があってもよい。
【００６４】
従って、メモリセルへのアクセスに関するセンスウィンドウを広げるように、装置、システム、および方法が構成される。装置は、昇圧電圧を発生、維持、調整、および／または放電するように構成された昇圧ロジックを含む。さらに、昇圧電圧はセンスウィンドウを広げるために使用されてもよい。昇圧ロジックは昇圧電源と複数の昇圧インターフェースを含む。昇圧電源は昇圧クランプ電圧を発生し、昇圧クランプ電圧を昇圧インターフェースへ供給するように構成される。各昇圧インターフェースは、メモリアレイの各センス増幅器内で昇圧クランプ電圧に関する昇圧電圧を、センシング素子等の対応する負荷へ供給するように構成される。昇圧インターフェースは、昇圧電圧の負荷への依存を減少および／または防止するために昇圧電源を負荷から緩衝するように構成される。負荷電流が比較的高いときに昇圧クランプ電圧が破壊されることを防止するために緩衝が行われる。
【００６５】
昇圧ロジックは、昇圧電圧に関し蓄えられた電荷を排出するように構成された昇圧リセットロジックをさらに含んでもよい。実施形態によっては、昇圧ロジックは、昇圧電圧を第１の電圧（昇圧電圧１）から第２の電圧（昇圧電圧２）に下げるように構成された昇圧放電ロジックをさらに含んでもよい。
【実施例】
【００６６】
以下に記載するように、本開示の実施例は、昇圧電圧の発生、維持、調整、および／または放電に関する方法、方法を行うための手段、デバイス、または装置もしくはシステムを含む。
【００６７】
実施例１
本実施例によると、昇圧ロジックを含む装置が提供される。昇圧ロジックは昇圧電源と昇圧電源に結合された複数の昇圧インターフェースを含む。昇圧電源は昇圧クランプ電圧を複数の昇圧インターフェースの各々に供給するように構成される。複数の昇圧インターフェースの各々は昇圧電源を対応する負荷から緩衝するように構成された対応するバッファを含む。各昇圧インターフェースは昇圧電圧を対応する負荷に供給するように構成される。昇圧電圧はセンスウィンドウを広げるように設定される。昇圧電圧は昇圧クランプ電圧に関係する。
【００６８】
実施例２
本実施例は実施例１の構成要素を含み、昇圧ロジックは昇圧電圧を制御可能にリセットするように構成された昇圧リセットロジックを含む。
【００６９】
実施例３
本実施例は実施例１の構成要素を含み、昇圧ロジックは昇圧電圧を第１の昇圧電圧から第１の昇圧電圧よりも低い第２の昇圧電圧に下げるように構成された昇圧放電ロジックをさらに含む。
【００７０】
実施例４
本実施例は実施例１の構成要素を含み、バッファは電圧フォロアとして構成されたバッファトランジスタをさらに含む。
【００７１】
実施例５
本実施例は実施例２の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、その一部は昇圧局所ノードを制御可能に接地するように構成されたトランジスタを含む。
【００７２】
実施例６
本実施例は実施例３の構成要素を含み、昇圧電源と昇圧インターフェースの各々は、昇圧放電ロジックの対応する部分を含む。昇圧電源の部分は電流発生器を含み、昇圧インターフェースは昇圧インターフェース内で電流発生器の電流をミラーするように構成されたトランジスタを含む。放電率はミラー後の電流に関係する。
【００７３】
実施例７
本実施例は実施例３の構成要素を含み、昇圧インターフェースは昇圧放電ロジックの少なくとも一部を含み、その一部はバッファの出力に結合された昇圧放電トランジスタを含む。
【００７４】
実施例８
本実施例は実施例３の構成要素を含み、昇圧電源は昇圧放電ロジックの少なくとも一部を含み、昇圧電源の一部は第２の昇圧電圧を制御するように構成された調節器を含む。
【００７５】
実施例９
本実施例は実施例１〜８のいずれか一例の構成要素を含み、昇圧インターフェースの数は１万個よりも多い。
【００７６】
実施例１０
本実施例は実施例２の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、昇圧リセットロジックの一部はバッファの出力に結合された昇圧リセットトランジスタを含む。
【００７７】
実施例１１
本実施例は実施例４の構成要素を含み、バッファトランジスタはｎ型酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）である。
【００７８】
実施例１２
本実施例によると、昇圧電源により昇圧クランプ電圧を複数の昇圧インターフェースの各々に供給することを含む方法が提供される。本実施例は、各昇圧インターフェースにより昇圧電源を対応する負荷から緩衝することをさらに含む。本実施例は、各昇圧インターフェースにより昇圧電圧を対応する負荷に供給することをさらに含み、昇圧電圧はセンスウィンドウを広げるように設定され、昇圧電圧は昇圧クランプ電圧に関係する。
【００７９】
実施例１３
本実施例は実施例１２の構成要素を含み、昇圧リセットロジックにより昇圧電圧を制御可能にリセットすることをさらに含む。
【００８０】
実施例１４
本実施例は実施例１２の構成要素を含み、昇圧放電ロジックにより昇圧電圧を第１の昇圧電圧から第１の昇圧電圧よりも低い第２の昇圧電圧に下げることをさらに含む。
【００８１】
実施例１５
本実施例は実施例１２の構成要素を含み、昇圧インターフェースは電圧フォロアとして構成されたバッファトランジスタを含むバッファを含む。
【００８２】
実施例１６
本実施例は実施例１３の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、本実施例は昇圧リセットロジックの少なくとも一部に含まれるトランジスタにより昇圧局所ノードを制御可能に接地することをさらに含む。
【００８３】
実施例１７
本実施例は実施例１４の構成要素を含み、昇圧電源と昇圧インターフェースの各々は、昇圧放電ロジックの対応する部分を含む。昇圧電源の部分は電流発生器を含み、昇圧インターフェースはトランジスタを含む。本実施例は、電流発生器により電流を発生し、トランジスタにより昇圧インターフェース内で発生させた電流をミラーすることをさらに含み、放電率はミラー後の電流に関係する。
【００８４】
実施例１８
本実施例は実施例１４の構成要素を含み、昇圧インターフェースは昇圧放電ロジックの少なくとも一部を含み、その一部はバッファの出力に結合された昇圧放電トランジスタを含む。
【００８５】
実施例１９
本実施例は実施例１４の構成要素を含み、昇圧電源は昇圧放電ロジックの少なくとも一部を含み、本実施例は昇圧電源の一部に含まれた調節器により第２の昇圧電圧を制御することをさらに含む。
【００８６】
実施例２０
本実施形態は実施例１２の構成要素を含み、昇圧インターフェースの数は１万個よりも多い。
【００８７】
実施例２１
本実施例は実施例１３の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、昇圧リセットロジックの一部はバッファの出力に結合された昇圧リセットトランジスタを含む。
【００８８】
実施例２２
本実施例は実施例１５の構成要素を含み、バッファトランジスタはｎ型酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）である。
【００８９】
実施例２３
本実施例によると、プロセッサ、プロセッサを周辺機器に結合するように構成されたチップセット、複数のメモリセルを含むメモリアレイ、およびメモリコントローラを含むシステムが提供される。メモリコントローラは昇圧ロジックを含む。昇圧ロジックは昇圧電源と昇圧電源に結合された複数の昇圧インターフェースを含む。昇圧電源は昇圧クランプ電圧を複数の昇圧インターフェースの各々に供給するように構成される。複数の昇圧インターフェースの各々は昇圧電源を対応する負荷から緩衝するように構成された対応するバッファを含む。各昇圧インターフェースは昇圧電圧を対応する負荷に供給するように構成される。昇圧電圧はセンスウィンドウを広げるように設定される。昇圧電圧は昇圧クランプ電圧に関係する。
【００９０】
実施例２４
本実施例は実施例２３の構成要素を含み、昇圧ロジックは昇圧電圧を制御可能にリセットするように構成された昇圧リセットロジックを含む。
【００９１】
実施例２５
本実施例は実施例２３の構成要素を含み、昇圧ロジックは昇圧電圧を第１の昇圧電圧から第１の昇圧電圧よりも低い第２の昇圧電圧に下げるように構成された昇圧放電ロジックをさらに含む。
【００９２】
実施例２６
本実施例は実施例２３の構成要素を含み、バッファは電圧フォロアとして構成されたバッファトランジスタを含む。
【００９３】
実施例２７
本実施例は実施例２４の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、その一部は昇圧局所ノードを制御可能に接地するように構成されたトランジスタを含む。
【００９４】
実施例２８
本実施例は実施例２５の構成要素を含み、昇圧電源と昇圧インターフェースの各々は昇圧放電ロジックの対応する一部を含み、昇圧電源の一部は電流発生器を含み、昇圧インターフェースは昇圧インターフェース内で電流発生器の電流をミラーするように構成されたトランジスタを含み、放電率はミラー後の電流に関係する。
【００９５】
実施例２９
本実施例は実施例２５の構成要素を含み、昇圧インターフェースは昇圧放電ロジックの少なくとも一部を含み、その一部はバッファの出力に結合された昇圧放電トランジスタを含む。
【００９６】
実施例３０
本実施例は実施例２５の構成要素を含み、昇圧電源は昇圧放電ロジックの少なくとも一部を含み、昇圧電源の一部は第２の昇圧電圧を制御するように構成された調節器を含む。
【００９７】
実施例３１
本実施形態は実施例２３〜３０のいずれか一例の構成要素を含み、昇圧インターフェースの数は１万個よりも多い。
【００９８】
実施例３２
本実施例は実施例２４の構成要素を含み、昇圧インターフェースは昇圧リセットロジックの少なくとも一部を含み、昇圧リセットロジックの一部はバッファの出力に結合された昇圧リセットトランジスタを含む。
【００９９】
実施例３３
本実施例は実施例２６の構成要素を含み、バッファトランジスタはｎ型酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）である。
【０１００】
実施例３４
本実施例は実施例２３の構成要素を含み、メモリはＮＡＮＤ型フラッシュメモリを含む。
【０１０１】
実施例３５
本実施例は実施例２３の構成要素を含み、複数の昇圧インターフェースの各々は対応するセンス増幅器に含まれる。
【０１０２】
実施例３６
本実施例は実施例２３の構成要素を含み、各負荷は対応するメモリセル列に制御可能に結合された対応するセンスコンデンサを含む。
【０１０３】
実施例３７
本実施例は実施例２３の構成要素を含み、メモリセルはシングルレベルセルである。
【０１０４】
実施例３８
本実施例は実施例２０または２１の構成要素を含み、メモリセルはマルチレベルセルである。
【０１０５】
実施例３９
本開示の別の実施例は、実施例１２〜２２のいずれか一項に記載の方法を行うように配置された少なくとも１つのデバイスを含むシステムである。
【０１０６】
実施例４０
本開示の別の実施例は、実施例１２〜２２のいずれか一項に記載の方法を行うための手段を含むデバイスである。
【０１０７】
様々な特徴的事項、態様、実施形態を本明細書に記載した。それらの特徴、態様、実施形態は、互いに組み合わせたり、変形および変更したりする余地があることは当業者により理解される。従って、本開示はそれらの組み合わせ、変形、および変更を含むと考えられるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
0006603947.tif 000008
【図６Ｂ】
0006603947.tif 000009
【図７Ａ】
0006603947.tif 000010
【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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