(57)【特許請求の範囲】
【請求項１】
第１端子と、第２端子との少なくとも２つの端子を備え、前記第１端子から前記第２端子に電圧降下を生じさせる電圧降下素子と、
第１のＮ型ＭＯＳＦＥＴと、
第２のＮ型ＭＯＳＦＥＴと
を備え、
前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートと、前記電圧降下素子の前記第２端子とが互いに接続され、
前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、
前記第１のＮ型ＭＯＳＦＥＴのソースは接地され、
前記電圧降下素子の前記第１端子と、前記第２のＮ型ＭＯＳＦＥＴのドレインとが、電源電圧と接続され、
前記第２のＮ型ＭＯＳＦＥＴがＯＮ状態になった場合に、前記第２のＮ型ＭＯＳＦＥＴがＯＦＦ状態である場合に比べて、前記第２のＮ型ＭＯＳＦＥＴのソースの電位に対する前記第２のＮ型ＭＯＳＦＥＴのドレインの電位が低下し、かつ前記第２のＮ型ＭＯＳＦＥＴのドレインから前記第２のＮ型ＭＯＳＦＥＴのソースに流れる電流の電流値が増加することにより、前記第２のＮ型ＭＯＳＦＥＴが負性抵抗特性を示す
ことを特徴とする負性抵抗回路。
【請求項２】
前記第１のＮ型ＭＯＳＦＥＴのゲート−ドレイン間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量との和よりも、前記第１のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのソース−ドレイン間の寄生容量との和の方が大きい
ことを特徴とする請求項１に記載の負性抵抗回路。
【請求項３】
前記電圧降下素子とは、
第３のＮ型ＭＯＳＦＥＴであり、
前記第３のＮ型ＭＯＳＦＥＴのゲート及び、前記第１端子としての前記第３のＮ型ＭＯＳＦＥＴのドレインが電源電圧と接続され、
前記第２端子としての前記第３のＮ型ＭＯＳＦＥＴのソースと、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする請求項１又は請求項２に記載の負性抵抗回路。
【請求項４】
前記電圧降下素子とは、ダイオードであり、
前記第１端子としての前記ダイオードのアノード端子と、電源電圧とが接続され、
前記第２端子としての前記ダイオードのカソード端子と、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする請求項１又は請求項２に記載の負性抵抗回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の負性抵抗回路と、
第４のＮ型ＭＯＳＦＥＴと
を備え、
前記第４のＮ型ＭＯＳＦＥＴのドレインと、前記負性抵抗回路が備える前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、
前記第４のＮ型ＭＯＳＦＥＴのゲートと、電源電圧とが接続され、
前記第４のＮ型ＭＯＳＦＥＴのソースは接地される
ことを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負性抵抗回路及び発振回路に関する。
【背景技術】
【０００２】
近年、生体の情報処理機構をモデル化し工学的に応用することにより、生体の情報処理機構を解明することを目的とした、様々な解析が行われている。この解析の１つとして、ニューラルネットワークを用いた解析が行われている。ここで、ニューラルネットワークとは、脳機能に見られるいくつかの特性を計算機上のシミュレーションによって表現することを目的とした数学モデルである。このニューラルネットワークによって、人間の脳が行うあいまいで複雑な情報処理を可能にすることが期待されている。
ニューラルネットワークとは、ニューロンと称する入出力を持つ最小の情報処理単位同士がネットワークによって結合されることにより構築される。このニューロンをハードウェア化することにより、ハードウェアモデルを用いて大規模人工ニューラルネットワークを解析する研究が行われている。このニューロンを模したハードウェアは、ＣＭＯＳプロセスルールに基づいて集積化された半導体素子上の回路として実現されることがある。このハードウェアは、ニューロンの発振を模擬するため、非特許文献１に示されるような負性抵抗回路を備えることがある。この負性抵抗回路には、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが含まれる。一般に、ＣＭＯＳプロセスルールによると、Ｐ型ＭＯＳＦＥＴの半導体素子上の実装面積は、Ｎ型ＭＯＳＦＥＴの半導体素子上の実装面積に比べて大きい。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「日経エレクトロニクス」１９７４年４月２２号（ｐ．２６−３０）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、ニューラルネットワークに含まれるニューロンの数が膨大であるため、ニューロンを模したハードウェアは、回路の実装面積が小さいことが望ましい。しかしながら、上述した負性抵抗回路には、Ｎ型ＭＯＳＦＥＴに比べて実装面積が大きいＰ型ＭＯＳＦＥＴが含まれるため、回路の実装面積を低減することが困難であるという問題があった。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、第１端子と、第２端子との少なくとも２つの端子を備え、前記第１端子から前記第２端子に電圧降下を生じさせる電圧降下素子と、第１のＮ型ＭＯＳＦＥＴと、第２のＮ型ＭＯＳＦＥＴとを備え、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートと、前記電圧降下素子の前記第２端子とが互いに接続され、前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、前記第１のＮ型ＭＯＳＦＥＴのソースは接地され、前記電圧降下素子の前記第１端子と、前記第２のＮ型ＭＯＳＦＥＴのドレインとが、電源電圧と接続され、前記第２のＮ型ＭＯＳＦＥＴがＯＮ状態になった場合に、前記第２のＮ型ＭＯＳＦＥＴがＯＦＦ状態である場合に比べて、前記第２のＮ型ＭＯＳＦＥＴのソースの電位に対する前記第２のＮ型ＭＯＳＦＥＴのドレインの電位が低下し、かつ前記第２のＮ型ＭＯＳＦＥＴのドレインから前記第２のＮ型ＭＯＳＦＥＴのソースに流れる電流の電流値が増加することにより、前記第２のＮ型ＭＯＳＦＥＴが負性抵抗特性を示すことを特徴とする負性抵抗回路である。
【０００６】
また、本発明の一実施形態の負性抵抗回路は、前記第１のＮ型ＭＯＳＦＥＴのゲート−ドレイン間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量との和よりも、前記第１のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのソース−ドレイン間の寄生容量との和の方が大きいことを特徴とする。
【０００７】
また、本発明の一実施形態の負性抵抗回路において、前記電圧降下素子とは、第３のＮ型ＭＯＳＦＥＴであり、前記第３のＮ型ＭＯＳＦＥＴのゲート及び、前記第１端子としての前記第３のＮ型ＭＯＳＦＥＴのドレインが電源電圧と接続され、
前記第２端子としての前記第３のＮ型ＭＯＳＦＥＴのソースと、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする。
【０００８】
また、本発明の一実施形態の負性抵抗回路は、前記電圧降下素子とは、ダイオードであり、前記第１端子としての前記ダイオードのアノード端子と、電源電圧とが接続され、前記第２端子としての前記ダイオードのカソード端子と、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続されることを特徴とする。
【０００９】
また、本発明の一実施形態は、上述の負性抵抗回路と、第４のＮ型ＭＯＳＦＥＴとを備え、前記第４のＮ型ＭＯＳＦＥＴのドレインと、前記負性抵抗回路が備える前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、前記第４のＮ型ＭＯＳＦＥＴのゲートと、電源電圧とが接続され、前記第４のＮ型ＭＯＳＦＥＴのソースは接地されることを特徴とする発振回路である。
【発明の効果】
【００１０】
本発明によれば、負性抵抗回路の実装面積を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る負性抵抗回路を示す回路図である。
【図２】本発明の実施形態に係る負性抵抗回路と、寄生容量とを示す回路図である。
【図３】本発明の実施形態に係る負性抵抗回路の動作の一例を表すグラフである。
【図４】従来の技術によって設計される負性抵抗回路の一例を示す回路図である。
【図５】本発明の実施形態に係る負性抵抗回路を備える発振回路の一例を示す回路図である。
【図６】本発明の実施形態に係る発振回路の動作の一例を表すグラフである。
【図７】従来の発振回路と、本発明の実施形態に係る発振回路との実装面積を示す模式図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
以下、図を参照して負性抵抗回路１０の第１実施形態について説明する。初めに図１を参照して、負性抵抗回路１０の構成の概要について説明する。
図１は、本実施形態の負性抵抗回路１０を示す回路図である。
負性抵抗回路１０は、３つのＮ型ＭＯＳＦＥＴと、電源電圧ＶＡとを備える。Ｎ型ＭＯＳＦＥＴはそれぞれ、ＦＥＴＭｎ、ＦＥＴＭｃ、ＦＥＴＭｄと称する。
ここで、ＦＥＴＭｎのゲート端子を端子ＴｎＧと、ドレイン端子を端子ＴｎＤと、ソース端子を端子ＴｎＳと称する。また、ＦＥＴＭｄのゲート端子を端子ＴｄＧと、ドレイン端子を端子ＴｄＤと、ソース端子を端子ＴｄＳと称する。また、ＦＥＴＭｃのゲート端子を端子ＴｃＧと、ドレイン端子を端子ＴｃＤと、ソース端子を端子ＴｃＳと称する。
ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤと、ＦＥＴＭｎの端子ＴｎＤとは、電源電圧ＶＡと接続される。ＦＥＴＭｄは、端子ＴｄＧと、端子ＴｄＤとが接続されていることにより、ダイオードとして動作する。また、ＦＥＴＭｄの端子ＴｄＳと、ＦＥＴＭｎの端子ＴｎＧと、ＦＥＴＭｃの端子ＴｃＤとが接続される。また、ＦＥＴＭｎの端子ＴｎＳと、ＦＥＴＭｃの端子ＴｃＧとが接続される。またＦＥＴＭｃの端子ＴｃＳは、グラウンドに接続される。またＦＥＴＭｄと、ＦＥＴＭｎと、ＦＥＴＭｃのバルク端子は、いずれもグラウンドに接続される。この一例の場合、グラウンドとは、電源電圧ＶＡのマイナス端子である。なお、グラウンドに接続することを、接地するとも称する。
この負性抵抗回路１０によって出力される出力電圧をｖｏｕｔと称する。この出力電圧ｖｏｕｔは、ＦＥＴＭｎの端子ＴｎＳと、グラウンドとの間に生じる電圧である。
上述の接続によって負性抵抗回路１０を構成することにより、ＭＯＳＦＥＴの特性によって寄生容量が生じる。以下、図２を参照して、負性抵抗回路１０の寄生容量について説明する。
【００１３】
図２は、本実施形態の負性抵抗回路１０と、寄生容量とを示す回路図である。
負性抵抗回路１０のＦＥＴＭｃのゲート−ドレイン間と、ＦＥＴＭｎのゲート−ソース間とに生じる寄生容量を合わせて寄生容量Ｃｇと称する。また、負性抵抗回路１０のＦＥＴＭｃのゲート−ソース間と、ＦＥＴＭｎのソース−ドレイン間とに生じる寄生容量を合わせて寄生容量Ｃｍと称する。寄生容量Ｃｇと、寄生容量Ｃｍとは、ＭＯＳＦＥＴの特性によって生じるものであり、回路部品としては存在しない。以下においては、便宜上、これらの寄生容量が、回路部品として存在するものとして説明する。
寄生容量Ｃｇの端子を、端子Ｔｃｇ１と、端子Ｔｃｇ２と称する。寄生容量Ｃｇの端子Ｔｃｇ１は、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳとに接続される。また、寄生容量Ｃｇの端子Ｔｃｇ２は、ＦＥＴＭｃの端子ＴｃＤと、ＦＥＴＭｄの端子ＴｄＳと、ＦＥＴＭｎの端子ＴｎＧとに接続される。
寄生容量Ｃｍの端子を、端子Ｔｃｍ１と、端子Ｔｃｍ２と称する。寄生容量Ｃｍの端子Ｔｃｍ１は、ＦＥＴＭｎの端子ＴｎＳと接続される。また、寄生容量Ｃｍの端子Ｔｃｍ２は、グラウンドに接続される。また、出力電圧ｖｏｕｔは、ＦＥＴＭｎの端子ＴｎＳと、グラウンドとの間に生じる電圧である。ここで、寄生容量Ｃｍの端子Ｔｃｍ１と、端子Ｔｃｍ２との間に生じる電圧を、出力電圧ｖｏｕｔとも称する。
ＦＥＴＭｎと、ＦＥＴＭｃとは、寄生容量Ｃｇが、寄生容量Ｃｍより小さい値となるものが選択される。
【００１４】
ここで、ＦＥＴＭｎの端子ＴｎＳと、端子ＴｎＤとの間に生じる電圧を電圧ｖｎｄｓと称する。また、ＦＥＴＭｎの端子ＴｎＤから端子ＴｎＳ方向へ流れる電流を、電流ｉｎｄｓと称する。また、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳへ流れる電流を、電流ｉｃｄｓと称する。また、端子Ｔｃｇ２にかかる電圧を電圧ｖｃｇと称する。
以下、図３を参照して負性抵抗回路１０の動作による内部電圧、及び内部電流の時間推移について説明する。
【００１５】
図３は、本実施形態の負性抵抗回路１０の動作の一例を表すグラフである。このグラフには、負性抵抗回路１０の内部電流と、内部電圧の推移の一例が示される。
具体的には、電流ｉｎｄｓの時間推移を示す波形Ｗｉｎｄｓと、電源電圧ＶＡの時間推移を示す波形ＷＶＡと、電圧ｖｃｇの時間推移を示す波形Ｗｖｃｇと、出力電圧ｖｏｕｔの時間推移を示す波形Ｗｖｏｕｔとを図３に示す。この図３において、横軸は時刻を、縦軸は電圧値及び電流値をそれぞれ示す。これら縦軸のうち、左側の縦軸は、波形ＷＶＡ、波形Ｗｖｃｇ、及び波形Ｗｖｏｕｔの電圧値を示す。また、右側の縦軸は、波形Ｗｉｎｄｓの電流値を示す。
負性抵抗回路１０の動作によって内部電圧、及び内部電流の時間推移による変化点を、それぞれ時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４と称する。
まず、負性抵抗回路１０に電源電圧ＶＡが印加され、動作を開始する時刻を時刻ｔ０と称する。時刻ｔ０から時刻ｔ１までを、初期状態と称する。また、時刻ｔ１から時刻ｔ２までを、充電状態と称する。また、時刻ｔ２から時刻ｔ３までを、負性電流発生状態と称する。また、時刻ｔ３から時刻ｔ４までを、放電状態と称する。
以下、図２と、図３とを参照して、負性抵抗回路１０の各状態の動作の詳細について説明する。
【００１６】
この一例では、電源電圧ＶＡは時刻ｔ０から時刻ｔ４までに、０Ｖから２．０Ｖまで上昇する。また、この一例の場合、負性抵抗回路１０が備えるＮ型ＭＯＳＦＥＴは、それぞれＷ／Ｌ比が特有の値を持つものが選定される。具体的には、ＦＥＴＭｎは、Ｗ／Ｌ比が１５、ＦＥＴＭｃはＷ／Ｌ比が０．３２、ＦＥＴＭｄは、Ｗ／Ｌ比が０．１５であるものが選定される。また、この一例では、負性抵抗回路１０に電源電圧ＶＡが印加される以前に、寄生容量Ｃｇと、寄生容量Ｃｍとには、電荷が蓄積されていない場合について説明する。
【００１７】
まず、初期状態について説明する。負性抵抗回路１０は、時刻ｔ０から電源電圧ＶＡが印加されることにより動作を開始する。寄生容量Ｃｇと、寄生容量Ｃｍとには、電荷が蓄積されていないため、時刻ｔ０から時刻ｔ１まで、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、０Ｖに近い値となる。
【００１８】
次に、充電状態について説明する。負性抵抗回路１０に電源電圧ＶＡが印加されることにより、寄生容量Ｃｇには、ＦＥＴＭｄを介して電荷が蓄積される。この寄生容量Ｃｇの電荷の蓄積に従って、電圧ｖｃｇが増加する。すなわち、時刻ｔ１から時刻ｔ２までの間、波形Ｗｖｃｇが示す電圧は、正の方向に増加する。
寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して電荷が蓄積される。つまり、寄生容量Ｃｇに蓄積される電荷が増加するに従って、寄生容量Ｃｍに蓄積される電荷が増加する。つまり、電圧ｖｃｇが増加するに従って、出力電圧ｖｏｕｔが増加する。これにより、時刻ｔ１から時刻ｔ２までの間、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、波形Ｗｖｃｇが示す電圧ｖｃｇに追従して正の方向に上昇する。
【００１９】
次に、負性電流発生状態について説明する。ＦＥＴＭｎの端子ＴｎＧには、電圧ｖｃｇが示す電圧値が印加される。すなわち、電圧ｖｃｇが増加することによって、ＦＥＴＭｎのゲートのしきい値電圧を越えた場合、ＦＥＴＭｎはＯＮ状態となる。これにより、電流ｉｎｄｓが急激に流れる。すなわち、寄生容量Ｃｍに急激に電荷が蓄積され、出力電圧ｖｏｕｔが増加する。つまり、時刻ｔ２から時刻ｔ３までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓと、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔとが示す出力電圧ｖｏｕｔとは、急激に正の方向に上昇する。
時刻ｔ２から時刻ｔ３までの間において、ＦＥＴＭｎがＯＮ状態になることにより、端子ＴｎＳと、端子ＴｎＤとの間に生じる電圧ｖｎｄｓは、減少する（不図示）。時刻ｔ２から時刻ｔ３までの間において、電圧ｖｎｄｓが減少していながら、電流ｉｎｄｓは増加する。この時刻ｔ２から時刻ｔ３までの間における電流ｉｎｄｓを、負性電流とも称する。
【００２０】
時刻ｔ３から時刻ｔ４までの間において、ＦＥＴＭｃの端子ＴｃＧには、出力電圧ｖｏｕｔが印加される。時刻ｔ３から時刻ｔ４までの間において、出力電圧ｖｏｕｔが急激に増加することにより、ＦＥＴＭｃのゲートのしきい値電圧を越えた場合、ＦＥＴＭｃは、ＯＮ状態となる。これにより、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳ方向へ電流ｉｃｄｓが流れる。この電流ｉｃｄｓが流れることにより、寄生容量Ｃｇと、寄生容量Ｃｍとからは、急激に電荷が放電される。また、寄生容量Ｃｇと、寄生容量Ｃｍとから急激に電荷が放電されることにより、電圧ｖｃｇと、出力電圧ｖｏｕｔとが減少する。これにより、ＦＥＴＭｎの端子ＴｎＧに印加される電圧が減少するため、ＦＥＴＭｎがＯＦＦ状態となり、電流ｉｎｄｓが流れなくなる。すなわち、時刻ｔ３から時刻ｔ４までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓ０に近い値となる。
【００２１】
寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が大きい容量であるため、波形Ｗｖｃｇと、波形Ｗｖｏｕｔとでは、波形Ｗｖｏｕｔの方が緩やかに下降する。これにより、寄生容量Ｃｍの放電が完了される前に、寄生容量Ｃｇの放電が完了される。すなわち、時刻ｔ３から時刻ｔ４までの間、波形Ｗｖｃｇが示す電圧ｖｃｇは、時刻ｔ３から時刻ｔ４までの間、減少する。
【００２２】
また、放電が完了された寄生容量Ｃｇには、電荷が蓄積されていない状態となる。これにより、寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して、電荷の蓄積が行われない。すなわち、出力電圧ｖｏｕｔの値は、ある電圧まで減少した後、一定となる。つまり、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、時刻ｔ３から減少をはじめ、時刻ｔ４までには一定の値となる。
すなわち、出力電圧ｖｏｕｔの推移である波形Ｗｖｏｕｔは、時刻ｔ０から時刻ｔ２まで上昇し、時刻ｔ３において最大となった後下降し、時刻ｔ４までに一定の値となる。つまり、負性抵抗回路１０は、出力電圧ｖｏｕｔを１パルスぶん出力する。
【００２３】
以下、図４を参照して従来の技術によって設計される負性抵抗回路の概要について説明する。
図４は、従来の技術によって設計される負性抵抗回路の一例を示す回路図である。ここで、従来の技術によって設計される負性抵抗回路を、従来の負性抵抗回路ＣＮＲと称する。
従来の負性抵抗回路ＣＮＲは、ＦＥＴＭｃｂと、ＦＥＴＭｄｂと、ＦＥＴＭｎｂと、コンデンサＣｇｂと、コンデンサＣｍｂと、電源電圧ＶＡとを備える。ＦＥＴＭｄｂと、ＦＥＴＭｎｂとは、Ｐ型ＭＯＳＦＥＴによって構成される。また、ＦＥＴＭｃｂは、Ｎ型ＭＯＳＦＥＴによって構成される。
ここで、ＦＥＴＭｃｂのゲート端子を端子ＴｃｂＧと、ドレイン端子を端子ＴｃｂＤと、ソース端子を端子ＴｃｂＳと称する。また、ＦＥＴＭｄｂのゲート端子を端子ＴｄｂＧと、ドレイン端子を端子ＴｄｂＤと、ソース端子を端子ＴｄｂＳと称する。また、ＦＥＴＭｎｂのゲート端子を端子ＴｎｂＧと、ドレイン端子を端子ＴｎｂＤと、ソース端子を端子ＴｎｂＳと称する。また、コンデンサＣｇｂの端子を、端子Ｔｃｇｂ１と、端子Ｔｃｇ２と称する。またコンデンサＣｍｂの端子を、端子Ｔｃｍｂ１と、端子Ｔｃｍ２と称する。
ＦＥＴＭｃｂの端子ＴｃｂＤと、ＦＥＴＭｄｂの端子ＴｄｂＳとは、電源電圧ＶＡと接続される。ＦＥＴＭｄｂの端子ＴｄｂＤと、ＦＥＴＭｃｂの端子ＴｃｂＧとは、コンデンサＣｇｂの端子Ｔｃｇ２と接続される。また、コンデンサＣｇｂの端子Ｔｃｇ２と、ＦＥＴＭｎｂの端子ＴｎｂＤとは、コンデンサＣｍｂの端子Ｔｃｍｂ１と接続される。また、コンデンサＣｍｂの端子Ｔｃｍｂ２と、ＦＥＴＭｄｂの端子ＴｄｂＧと、ＦＥＴＭｎｂの端子ＴｎｂＧとは、グラウンドに接続される。ＦＥＴＭｎｂの端子ＴｎｂＳは、ＦＥＴＭｃｂの端子ＴｃｂＳと接続される。
また、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｃｂのバルク端子は、グラウンドに接続され、Ｐ型ＭＯＳＦＥＴであるＦＥＴＭｎｂのバルク端子と、ＦＥＴＭｄｂのバルク端子とは、それぞれのソース端子と接続される。
上述の構成によって接続される従来の負性抵抗回路ＣＮＲは、出力電圧ｖｏｕｔｂを出力する。この、出力電圧ｖｏｕｔｂと、負性抵抗回路１０が出力する出力電圧ｖｏｕｔとは同様の値となる。
【００２４】
以上説明したように、本実施形態の負性抵抗回路１０は、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｄと、ＦＥＴＭｎと、ＦＥＴＭｃとを備える。
ＦＥＴＭｃの端子ＴｃＤと、ＦＥＴＭｎの端子ＴｎＧと、ＦＥＴＭｄの端子ＴｄＳとが接続される。また、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳとが接続される。また、ＦＥＴＭｃの端子ＴｃＳは、グラウンドに接続される。また、ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤと、ＦＥＴＭｎの端子ＴｎＤとは、電源電圧ＶＡと接続される。
上述の接続により構成される負性抵抗回路１０は、負性抵抗回路１０は、負性電流である電流ｉｎｄｓを生成する。この電流ｉｎｄｓにより、負性抵抗回路１０は、出力電圧ｖｏｕｔとして１パルス波形を出力する。
ここで、負性抵抗回路１０と、従来の負性抵抗回路ＣＮＲとを比較する。負性抵抗回路１０は、従来の負性抵抗回路ＣＮＲが備える２つのＰ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴに置き換えることにより、寄生容量Ｃｇと、寄生容量Ｃｍとが生じさせる。これにより、従来の負性抵抗回路ＣＮＲでは、コンデンサＣｇｂと、コンデンサＣｍｂとによって行う動作を、負性抵抗回路１０では、寄生容量Ｃｇと、寄生容量Ｃｍとによって行うことができる。すなわち、負性抵抗回路１０では、従来の負性抵抗回路ＣＮＲが備えるコンデンサＣｇｂと、コンデンサＣｍｂとを削減することができる。これにより、負性抵抗回路１０では、従来の負性抵抗回路ＣＮＲより回路の実装面積を削減することができる。
また、負性抵抗回路１０によると、Ｐ型ＭＯＳＦＥＴの実装面積が、Ｎ型ＭＯＳＦＥＴの実装面積より大きくなる場合には、次の効果を奏する。すなわち、負性抵抗回路１０によると、従来の負性抵抗回路ＣＮＲが備える２つのＰ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴに置き換えることにより、回路の実装面積を削減することができる。
つまり、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
【００２５】
また、本実施形態の負性抵抗回路１０は、その接続により寄生容量Ｃｇと、寄生容量Ｃｍと生じさせる。この寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が容量が大きい。これにより、寄生容量Ｃｇと、寄生容量Ｃｍでは充電時間に差が生じる。すなわち、負性抵抗回路１０は、ＦＥＴＭｃがＯＮ状態となって寄生容量Ｃｇから電荷を放電する以前に負性電流である電流ｉｎｄｓを生成する。この電流ｉｎｄｓが急激に流れることにより、出力電圧ｖｏｕｔは、正の方向に急激に上昇する。その後、寄生容量Ｃｍが十分に充電されることにより、ＦＥＴＭｃがＯＮ状態となる。これにより、寄生容量Ｃｇと、寄生容量Ｃｍとから電荷が放電される。すなわち、出力電圧ｖｏｕｔが減少する。したがって、負性抵抗回路１０によれば、出力電圧ｖｏｕｔが急激に上昇、及び減少する。
すなわち、本実施形態の負性抵抗回路１０によれば、負性電流である電流ｉｎｄｓを生成することにより、出力電圧ｖｏｕｔとして１パルス波形を出力する。
【００２６】
また、本実施形態の負性抵抗回路１０は、電圧降下を生じさせる素子としてＦＥＴＭｄを備える。
これにより、Ｐ型ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴより大きくなる場合には、回路の実装面積を削減することができる。すなわち、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
【００２７】
また、本実施形態の負性抵抗回路１０は、電圧降下を生じさせる素子としてダイオードが接続されてもよい。Ｐ型ＭＯＳＦＥＴによるダイオード接続の実装面積は、Ｎ型ＭＯＳＦＥＴによるダイオード接続を行った場合の実装面積に比べて大きい。つまり、Ｐ型ＭＯＳＦＥＴの実装面積がダイオードの実装面積より大きくなる場合には、回路の実装面積を削減することができる。すなわち、本実施形態の負性抵抗回路１０によれば、回路実装面積を削減することができる。
【００２８】
［第２実施形態］
以下、第１実施形態において説明した負性抵抗回路１０を備える発振回路１について図を参照して説明する。なお、上述した第１実施形態と同様の構成及び動作については、同一の符号を付してその説明を省略する。
【００２９】
図５は、負性抵抗回路１０を備える発振回路１の一例を示す回路図である。発振回路１は、負性抵抗回路１０と、放電回路２０とを備える。放電回路２０は、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｒを備える。ここで、ＦＥＴＭｒのゲート端子を端子ＴｒＧと、ドレイン端子を端子ＴｒＤと、ソース端子を端子ＴｒＳと称する。
負性抵抗回路１０と、放電回路２０とは、図５に示すように接続される。具体的には、ＦＥＴＭｒの端子ＴｒＧは、電源電圧ＶＡと接続される。また、ＦＥＴＭｒの端子ＴｒＤは、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳと接続される。また、ＦＥＴＭｒの端子ＴｒＳは、グラウンドに接続される。また、ＦＥＴＭｒの端子ＴｒＤから端子ＴｒＳ方向へ流れる電流を電流ｉｒｄｓと称する。
【００３０】
なお、この一例では、放電回路２０が、ＦＥＴＭｒを備える場合について説明するが、これに限られない。この放電回路２０には、負性抵抗回路１０が備える寄生容量Ｃｍの電荷を放電する素子が含まれていればよい。以下、図５と、図６とを参照して、発振回路１の動作について説明する。
【００３１】
図６は、本実施形態の発振回路１の動作の一例を表すグラフである。電流ｉｃｄｓと、電流ｉｎｄｓと、電流ｉｒｄｓとの推移を、図６（Ａ）に示す。また、電源電圧ＶＡと、出力電圧ｖｏｕｔと、電圧ｖｃｇとの推移を、図６（Ｂ）に示す。また、図６（Ａ）に示されるグラフは、縦軸が電流値を示す。図６（Ｂ）に示されるグラフは、縦軸が電圧値を示す。また、図６（Ａ）と、図６（Ｂ）との横軸には、時間が示される。この時間は、図６（Ａ）と、図６（Ｂ）とで共通の時間である。以下、発振回路１の動作について説明する。
【００３２】
ＦＥＴＭｒは、端子ＴｒＧに電源電圧ＶＡが印加されることにより、ＯＮ状態となる。ＦＥＴＭｒは、負性抵抗回路１０の動作直後から、ＦＥＴＭｄと、寄生容量Ｃｇとを介して電流ｉｒｄｓを流す。すなわち、ＦＥＴＭｒが流す電流ｉｒｄｓによって、寄生容量Ｃｍからは電荷が放電される。
なお、図６に示す動作開始から時刻ｔ１２までと、図３に示す動作開始から時刻ｔ２までとは、同様の動作であるので、説明を省略する。
【００３３】
時刻ｔ１２から時刻ｔ１３までの間において、ＦＥＴＭｎの端子ＴｎＧには、電圧ｖｃｇが示す電圧値が印加される。すなわち、電圧ｖｃｇが増加することによって、ＦＥＴＭｎのゲートのしきい値電圧を越えた場合、ＦＥＴＭｎはＯＮ状態となる。これにより、ＦＥＴＭｒと、寄生容量Ｃｍへ電流ｉｎｄｓが急激に流れる。このＦＥＴＭｒが流すことのできる電流ｉｒｄｓの量は、ＦＥＴＭｒの性能により予め定められているため、電流ｉｒｄｓは飽和する。つまり、波形Ｗｉｒｄｓが示す電流ｉｒｄｓは、時刻ｔ１２から上昇した後、時刻ｔ１３まで飽和する。このＦＥＴＭｎが端子ＴｒＤから端子ＴｒＳへ流すことができない電流ｉｎｄｓが、寄生容量Ｃｍへ急激に流れる。これにより、寄生容量Ｃｍに急激に電荷が蓄積され、出力電圧ｖｏｕｔが増加する。つまり、時刻ｔ１２から時刻ｔ１３までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓと、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔとが示す出力電圧ｖｏｕｔとは、急激に正の方向に上昇する。
【００３４】
ＦＥＴＭｃの端子ＴｃＧには、出力電圧ｖｏｕｔが印加される。この出力電圧ｖｏｕｔが急激に増加することにより、ＦＥＴＭｃのゲートのしきい値電圧を越えた場合、ＦＥＴＭｃは、ＯＮ状態となる。これにより、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳ方向へ電流ｉｃｄｓが流れる。この電流ｉｃｄｓが流れることにより、寄生容量Ｃｇと、寄生容量Ｃｍとからは、急激に電荷が放電される。また、寄生容量Ｃｇと、寄生容量Ｃｍとから急激に電荷が放電されることにより、電圧ｖｃｇと、出力電圧ｖｏｕｔとが減少する。これにより、ＦＥＴＭｎの端子ＴｎＧに印加される電圧が減少するため、ＦＥＴＭｎがＯＦＦ状態となり、電流ｉｎｄｓが流れなくなる。すなわち、波形Ｗｉｎｄｓが示す電流ｉｎｄｓは、時刻ｔ１３から時刻ｔ１４までの間減少し、０に近い値となる。
【００３５】
寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が大きい容量であるため、波形Ｗｖｃｇと、波形Ｗｖｏｕｔとでは、波形Ｗｖｏｕｔの方が緩やかに下降する。これにより、寄生容量Ｃｍの放電が完了される前に、寄生容量Ｃｇの放電が完了される。すなわち、時刻ｔ１３から時刻ｔ１４までの間、波形Ｗｖｃｇが示す電圧ｖｃｇは、時刻ｔ１３から時刻ｔ１４までの間減少し、０に近い値となる。
【００３６】
また、放電が完了された寄生容量Ｃｇには、電荷が蓄積されていない状態となる。これにより、寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して、電荷の蓄積が行われない。更に、ＦＥＴＭｒが流す電流ｉｒｄｓによって、寄生容量Ｃｍからは電荷が放電される。すなわち、寄生容量Ｃｍの電荷が放電されることにより、出力電圧ｖｏｕｔは、減少する。つまり、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、時刻ｔ３から時刻ｔ４までの間減少し、０に近い値となる。
【００３７】
この動作開始から時刻ｔ１４までの動作によって、発振回路１は、出力電圧ｖｏｕｔを１パルスぶん出力する。また、この動作開始から時刻ｔ１４までの動作、すなわち１回目の発振動作を、発振動作ｎ１と称する。
発振回路１は、発振動作ｎ１が終了することにより初期状態となるので、２回目の発振動作ｎ２が生じる。また、発振回路１は、発振動作ｎ２が終了することにより初期状態となるので、３回目の発振動作ｎ３が生じる。このように、発振回路１は、発振動作を繰り返すことより、連続的な発振を生じさせる。
【００３８】
図７は、従来の発振回路と本実施形態の発振回路１との実装面積を示す模式図である。
本実施形態の発振回路１を基板に実装した際の大きさを図７（Ａ）に示す。また、従来の技術によって構成される発振回路を基板に実装した際の大きさを図７（Ｂ）に示す。具体的には、図７（Ａ）は、図７（Ｂ）からコンデンサ２個が除かれ、かつＰ型ＭＯＳＦＥＴが、回路面積の小さいＮ型ＭＯＳＦＥＴに変更されている。これにより、この一例の場合、発振回路１は、従来の技術によって構成される発振回路と比べて、面積が削減される。
【００３９】
以上説明したように、本実施形態の発振回路１は、負性抵抗回路１０と、放電回路２０とを備える。
負性抵抗回路１０と、放電回路２０とは、互いに接続される。具体的には、ＦＥＴＭｒの端子ＴｒＤは、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳと互いに接続される。また、ＦＥＴＭｒの端子ＴｒＧは、電源電圧ＶＡと接続される。また、ＦＥＴＭｒの端子ＴｒＳは、グラウンドと接続される。
上述の接続により構成される発振回路１は、放電回路２０が寄生容量Ｃｍの電荷を放電させることにより、連続的な発振波形を出力電圧ｖｏｕｔとして出力する。
すなわち、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
【００４０】
なお、上述したＦＥＴＭｄの位置に配置される素子は、電圧降下を生じさせる素子であり、かつ、その実装面積がＮ型ＭＯＳＦＥＴと同等かそれ以下であれば、Ｎ型ＭＯＳＦＥＴでなくてもよい。ＦＥＴＭｄの位置に配置される素子は、抵抗であっても、ダイオードであってもよい。ＦＥＴＭｄの位置に配置される素子が、ダイオードである場合には、ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤとが配置される位置に、ダイオードのアノード端子が配置される。また、この場合、ＦＥＴＭｄの端子ＴｄＳが配置される位置に、ダイオードのカソード端子が配置される。
【００４１】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
【符号の説明】
【００４２】
１…発振回路、１０…負性抵抗回路、２０…放電回路、Ｍｎ…ＦＥＴ、Ｍｃ…ＦＥＴ、Ｍｄ…ＦＥＴ、Ｃｇ…寄生容量、Ｃｍ…寄生容量、ＶＡ…電源電圧、ｖｏｕｔ…出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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