(57)【特許請求の範囲】
【請求項１】
バイナリ周波数シフトキーイング変調のための装置であって、
高周波数クロックを提供するように構成される位相ロックループ（ＰＬＬ）と、
前記ＰＬＬに結合され、前記高周波数クロックを各々が前記高周波数クロックより低い周波数を有する第１及び第２のクロック信号に変換するように構成されるデジタルレートコンバータであって、前記第１のクロック信号が、前記高周波数クロックの第２の所定の数の連続するパルスのみを含む時間期間内に第１の所定の数の連続するパルスのみを有し、前記第２のクロック信号が、前記高周波数クロックの第３の所定の数の連続するパルスのみを含む時間期間内に前記第１の所定の数の連続するパルスのみを有し、前記第２及び第３の所定の数が、互いに異なり、いずれも前記第１の所定の数より大きく、前記デジタルレートコンバータが伝送のために選択されたバイナリデータ値に基づいて前記第１及び第２のクロック信号の間で選択するように構成される、前記デジタルレートコンバータと、
前記デジタルレートコンバータに結合され、前記第１及び第２のクロック信号の選択されたクロック信号に対応する複数のデジタル位相信号を生成するように構成されるデジタル位相生成器と、
前記デジタル位相生成器に結合され、それに対して変調されたバイナリデータ値を有する出力波形を合成するために前記デジタル位相生成器からのデジタル位相信号に重み付けするように構成されるドライバと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記ドライバに結合され、前記出力波形をフィルタするように構成されるフィルタを更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
前記ＰＬＬと前記デジタルレートコンバータと前記デジタル位相生成器と前記ドライバとが共に集積回路内に提供され、前記フィルタが前記集積回路に対して外部にある、装置。
【請求項４】
請求項１に記載の装置であって、
前記デジタル位相生成器が、バイナリカウント値を生成するために前記第１及び第２のクロック信号の前記選択されたクロック信号のパルスをカウントするように構成されるバイナリアップ／ダウンカウンタを含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記デジタル位相生成器が、前記カウンタに結合されて前記バイナリカウント値を対応するサーモメータコード表現にそれぞれ変換するように構成されるバイナリ・サーモメータコードコンバータを更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記ドライバが正弦加重デジタルアナログコンバータ（ＤＡＣ）を含む、装置。
【請求項７】
請求項１に記載の装置であって、
前記ドライバが正弦加重ＤＡＣを含む、装置。
【請求項８】
請求項１に記載の装置であって、
前記デジタル位相信号がパルス幅変調された位相信号である、装置。
【請求項９】
請求項１に記載の装置であって、
前記出力波形が正弦波形である、装置。
【請求項１０】
請求項１に記載の装置であって、
前記出力波形がＵＳＢ電力搬送仕様に準拠する、装置。
【請求項１１】
バイナリ周波数シフトキーイング変調の方法であって、
高周波数クロックを提供することと、
前記高周波数クロックを各々が前記第１のクロック信号より低い周波数を有する第１及び第２のクロック信号に変換することであって、前記第１のクロック信号が、前記高周波数クロックの第２の所定の数の連続するパルスのみを含む時間期間内に第１の所定の数の連続するパルスのみを有し、前記第２のクロック信号が、前記高周波数クロックの第３の所定の数の連続するパルスのみを含む時間期間内に前記第１の所定の数の連続するパルスのみを有し、前記第２及び第３の所定の数が、互いに異なり、いずれも前記第１の所定の数より大きい、前記変換することと、
伝送のために選択されたバイナリデータ値に基づいて前記第１及び第２のクロック信号の間で選択することと、
前記第１及び第２のクロック信号の選択されたクロック信号に対応する複数のデジタル位相信号を生成することと、
その上に変調されたバイナリデータ値を有する出力波形を合成するために前記デジタル位相信号に重み付けすることと、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記出力波形をフィルタリングすることを更に含む、方法。
【請求項１３】
請求項１１に記載の方法であって、
前記生成することが、バイナリカウント値を生成するために前記第１及び第２のクロック信号の前記選択されたクロック信号のパルスをカウントすることを含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記生成することが、前記バイナリカウント値を対応するサーモメータコード表現にそれぞれ変換することを更に含む、方法。
【請求項１５】
請求項１１に記載の方法であって、
前記デジタル位相信号がパルス幅変調された位相信号である、方法。
【請求項１６】
請求項１１に記載の方法であって、
前記出力波形が正弦波形である、方法。
【請求項１７】
請求項１１に記載の方法であって、
前記出力波形がＵＳＢ電力搬送仕様に準拠する、方法。
【請求項１８】
バイナリ周波数シフトキーイング変調のための装置であって、
高周波数クロックを提供する手段と、
前記高周波数クロックを各々が前記高周波数クロックより低い周波数を有する第１及び第２のクロック信号に変換する手段であって、前記第１のクロック信号が、前記高周波数クロックの第２の所定の数の連続するパルスのみを含む時間期間内に第１の所定の数の連続するパルスのみを有し、前記第２のクロック信号が、前記高周波数クロックの第３の所定の数の連続するパルスのみを含む時間期間内に前記第１の所定の数の連続するパルスのみを有し、前記第２及び第３の所定の数が、互いに異なり、いずれも前記第１の所定の数より大きい、前記変換する手段と、
伝送のために選択されたバイナリデータ値に基づいて前記第１及び第２のクロック信号の間で選択する手段と、
前記第１及び第２のクロック信号の選択されたクロック信号に対応する複数のデジタル位相信号を生成する手段と、
その上に変調されたバイナリデータ値を有する出力波形を合成するために前記デジタル位相信号に重み付けする手段と、
を含む、装置。
【請求項１９】
請求項１８に記載の装置であって、
前記生成する手段が、前記第１及び第２のクロック信号の前記選択されたクロック信号のパルスをカウントする手段と、前記カウントすることにより生成されるバイナリカウント値を対応するサーモメータコード表現にそれぞれ変換する手段とを含む、装置。
【請求項２０】
請求項１８に記載の装置であって、
前記出力波形をフィルタする手段を更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してデータ伝送のための変調に関し、更に特定して言えば、バイナリ周波数シフトキーイング変調に関連する。
【背景技術】
【０００２】
バイナリ周波数シフトキーイング（ＢＦＳＫ）は、通信技術において一般的に用いられるデータ変調の形式である。例えば、ＵＳＢ電力搬送（ＵＳＢＰＤ）仕様を実装するための伝送アーキテクチャは、低電力ＢＦＳＫを用いる必要があり、周波数スイッチングのためのアイダイアグラム、ＦＣＣ伝送周波数スペクトル、及び平均伝送電力のための電流量（current budget）を含む各種の要件に準拠する必要がある。このように準拠するためには、過剰に複雑なアーキテクチャ、過剰な回路面積及び面倒なテスト、デバッグ及び検証要件が必要となり得る。図１〜図３（従来技術）は、ＵＳＢＰＤ仕様の実装に対する従来のアプローチを図示する。
【０００３】
図１のアーキテクチャ（矩形波−三角波−Ａ級ドライバ）は概念的にシンプルであるが、複雑なオンチップフィルタリングを必要とする高調波（harmonics）を導入し、高動作電流要件を有し、ＰＶＴ（プロセス、電圧、温度）にわたる出力増幅器制御において困難が生じる。図２のアーキテクチャ（ダイレクトデジタル合成）は、シンプルな実装を有し、テストを促進するが、電力消費及び回路面積に関して魅力的でない。図３のアーキテクチャ（ＰＬＬループ変調）は、概念的にシンプルであり、低データレートスイッチングによく適しているが、ＵＳＢＰＤ準拠のデータレート（例えば、３２０ｋｂｐｓ）でのアイダイアグラムに合わせる際に困難が生じ、特にＰＬＬ（位相ロックループ）帯域幅を制御することに関して、設計、テスト、及びキャリブレーションのためにかなりの量の時間を要する。
【発明の概要】
【０００４】
記載される例において、変調された中間クロック周波数を生成するために高周波数クロックの適切な位相を選ぶことによりバイナリ周波数シフトキーイング変調が実装される。高周波数クロックは（Ｍ＋０．５）×ｆｃとなるように選ばれ、ここで、ｆｃはキャリア周波数であり、Ｍは整数である。伝送されるべきバイナリデータ「１」又は「０」に応じて、高周波数クロックからの「Ｍ」又は「Ｍ＋１」個のクロック位相が、キャリア周波数より２×Ｎ倍速い中間クロックに変換され、ここで、Ｎは整数である。この中間クロックは、全面的にデジタルドメインで生成され、必要とされるデータ変調をその中に有し、キャリア周波数で動作する波形のＮ個のパルス幅変調された位相を生成するために用いられる。Ｎ個の位相は、その後、より低次の高調波が実質的に抑制された正弦波形を合成するために適切に重み付される。
【図面の簡単な説明】
【０００５】
【図１】従来の伝送アーキテクチャを図示する（従来技術）。
【図２】従来の伝送アーキテクチャを図示する（従来技術）。
【図３】従来の伝送アーキテクチャを図示する（従来技術）。
【０００６】
【図４】例示の実施例に従った伝送アーキテクチャを図示する。
【０００７】
【図５】例示の実施例に従った図４のデジタルレートコンバータのオペレーションを図示するタイミング図である。
【０００８】
【図６】例示の実施例に従って、図４及び図５のデジタルレートコンバータを更に詳細に図示する。
【０００９】
【図７】例示の実施例に従って、図４〜図６の伝送アーキテクチャを更に詳細に図示する。
【００１０】
【図８】例示の実施例に従って、図４〜図７の伝送アーキテクチャの実施例のための周波数プランニングを表形式で要約する。
【発明を実施するための形態】
【００１１】
例示の実施例は、変調された中間クロック周波数を生成するために高周波数クロックの適切な位相を選ぶことにより、ＢＦＳＫ変調（ＵＳＢＰＤ仕様を実装するためなど）を実装する。高周波数クロックは、（Ｍ＋０．５）×ｆｃとなるように選ばれ、ここで、ｆｃはキャリア周波数であり、Ｍは整数である。伝送されるべきバイナリデータ「１」又は「０」に応じて、高周波数クロックからの「Ｍ」又は「Ｍ＋１」個のクロック位相は、キャリア周波数より２×Ｎ倍速い中間クロックに変換され、ここで、Ｎは整数である。この中間クロックは、全面的にデジタルドメインで生成され、必要とされるデータ変調をその中に有し、キャリア周波数で動作する波形のＮ個のパルス幅変調された（ＰＷＭ）位相を生成するために用いられる。Ｎ個の位相は、その後、出力正弦波形を合成するために適切に重み付される。幾つかの実施例において、有意な高調波成分が、（２×Ｎ−１）次の高調波及びそれ以上においてのみ出力正弦波形に存在し、この成分は外部ＲＣフィルタを用いて減衰され得る。
【００１２】
図４は、例示の実施例に従った伝送アーキテクチャを図示する。幾つかの実施例において、４０〜４９で示される構成要素が単一集積回路チップ上に提供される。基準クロック４１が、ＰＬＬ４２（幾つかの実施例においてスタティック整数分周器ＰＬＬ）を駆動し、これにより、（Ｍ＋０．５）×ｆｃで高周波数クロック４０が提供される。クロック４０は、デジタルレートコンバータ（ＤＲＣ）４３に入力され、ＤＲＣ４３は、クロック４０からのＭ又はＭ＋１個のクロック位相を、ｆｃより２×Ｎ倍速い中間クロック４４に変換する。ＤＲＣ４３はまた、伝送されるべきデータを（４５で）受信する。クロック４０からのＭ個の位相又はクロックエッジは１を伝送するように変換され、一方、Ｍ＋１個の位相又はクロックエッジは０を伝送するように変換される。必要な変調をその中に有する中間クロック４４が、デジタル位相生成器４６に入力され、デジタル位相生成器４６は、キャリア周波数ｆｃで動作する波形のＮ個のパルス幅変調された位相４７を生成するためにクロック４４を用いる。位相４７は、高調波排除ミキシングを行なうドライバ４８に入力され、有意な高調波のみが（２×Ｎ−１）次及びそれ以上にある出力正弦波形４９を適切に合成するために、これらの位相に重み付けする。これらの高調波はフィルタ４００により減衰される。幾つかの実施例において、フィルタ４００はオンチップであり、一方、他の実施例は外部（オフチップ）フィルタを用いる。幾つかの実施例において、フィルタ４００は単極ＲＣフィルタである。幾つかの実施例は、Ｃがフィルタのために必要な唯一の余分の受動構成要素であるように、ドライバ４８の出力インピーダンスをＲＣフィルタのためのＲとして用いる。幾つかの実施例は、より良好な高調波排除のために一層高次のフィルタを用いる。
【００１３】
図５は、例示の実施例に従った、Ｍ＝２３及びＮ＝８での、図４のＤＲＣ４３のオペレーションを図示するタイミング図である。クロック４０からのＭ＋１＝２４個の位相の前述の変換（本明細書においてＳｐａｃｅとも称する、データ＝０の場合）は、クロック信号ｃｌｋ＿ｆ１に対応し、クロック４０からのＭ＝２３個の位相の前述の変換（本明細書においてＭａｒｋとも称する、データ＝１の場合）は、クロック信号ｃｌｋ＿ｆ２に対応する。信号ｃｌｋ＿ｆ１は、図５の５１で図示するように、クロック４０の交互の立ち上り及び立ち下がりエッジでパルスをトリガすることによって生成される。信号ｃｌｋ＿ｆ２は、２つの連続するパルスがクロック４０の連続する立ち上がりエッジでトリガされるときの選択されたインスタンス５０を除いて、同じ方式で生成される。隣接するインスタンス５０は、前述の交互にトリガされたパルスのうちの５つによって、互いから時間的に分離される。
【００１４】
ＵＳＢＰＤに対しｆｃ＝２３．２ＭＨｚである場合、クロック４０が（２３＋０．５）×２３．２＝５４５．２ＭＨｚの周波数を有する。ｃｌｋ＿ｆ１では、クロック４０のＭ＋１＝２４パルスが、１６（２Ｎ＝２×８）パルスに変換される。ｃｌｋ＿ｆ２では、クロック４０のＭ＝２３パルスが１６パルスに変換される。そのため、ｃｌｋ＿ｆ１が５４５．２／２４＝２２．７１７ＭＨｚ毎に１６パルスを有し、ｃｌｋ＿ｆ２が５４５．２／２３＝２３．７０４ＭＨｚ毎に１６パルスを有する。ＵＳＢＰＤ仕様の周波数偏移ｆｄが４５０〜６００ＫＨｚの範囲を有することに留意すると、前述の（ｃｌｋ＿ｆ１に関連付けられる）２２．７１７ＭＨｚのレート、及び（ｃｌｋ＿ｆ２に関連付けられる）２３．７０４ＭＨｚのレートは、Ｓｐａｃｅ（ｆｃ−ｆｄ）及びＭａｒｋ（ｆｃ＋ｆｄ）のためのＵＳＢＰＤ仕様にそれぞれ準拠する。信号ｃｌｋ＿ｆ１は時間期間１／（ｆｃ−ｆｄ）内の１６パルスを有し、信号ｃｌｋ＿ｆ２は時間期間１／（ｆｃ＋ｆｄ）内の１６パルスを有する。そのため、ｃｌｋ＿ｆ１及びｃｌｋ＿ｆ２は、本明細書において「１６×クロック」とも称する。単に説明のため、図５は、各信号ｃｌｋ＿ｆ１及びｃｌｋ＿ｆ２の単一期間長さのみを示す。ｃｌｋ＿ｆ１の周波数は（５４５／２４）×１６＝３６３．４ＭＨｚであり、ｃｌｋ＿ｆ２の周波数は（５４５／２３）×１６＝３７９．３ＭＨｚである。
【００１５】
図６は、例示の実施例に従って図４及び図５のＤＲＣ４３を更に詳細に図示する。図示するように、ｃｌｋ＿ｆ１及びｃｌｋ＿ｆ２が、高周波数クロック４０により駆動されるそれぞれに対応するロジック部分６１及び６２により生成される。セレクタ６３が、４５で受信されるＳｐａｃｅ（データ＝０）又はＭａｒｋ（データ＝１）指示に応答して、それぞれ、ｃｌｋ＿ｆ１又はｃｌｋ＿ｆ２を選択する。
【００１６】
図７は、例示の実施例に従った図４〜図６の伝送アーキテクチャを更に詳細に図示する。図示するように、デジタル位相生成器４６は、ＤＲＣ４３のセレクタ６３によって提供されるクロック４４により駆動される３ビットバイナリアップ／ダウンカウンタ７１を含む。カウンタ７１の出力は、バイナリ・サーモメータコードコンバータ７２を駆動する。カウンタ７１は、クロック４４のパルスをカウントし、その３ビットバイナリカウント出力７４が、０００及び１１１を含んで０００及び１１１間にわたるカウント範囲を通して交互に上方に及び下方に進む。コンバータ７２は、７４における各デジタルバイナリカウント値を、４７における対応するデジタルサーモメータコード表現に変換する。このサーモメータコード表現は、前述のＮ（図７の例では＝８）ＰＷＭ位相に対応する。
【００１７】
図７に示すように、幾つかの実施例は、高調波排除ミキシングを行なう正弦加重デジタルアナログコンバータ（ＤＡＣ）７３を備えたドライバ４８（図４も参照）を実装し、正弦波形４９を適切に合成するために４７においてＰＷＭ位相信号に重み付けする。正弦波形４９は、６３でｃｌｋ＿ｆ１が選択されるか又はｃｌｋ＿ｆ２が選択されるかに関係なく、図７において図式的に示すように構成される。しかし、正及び負のピークは、（一層低い周波数の）ｃｌｋ＿ｆ１が選択されるときよりも（一層高い周波数の）ｃｌｋ＿ｆ２が選択されるときに、一層短い時間期間を有する。これは、（ａ）各インスタンス５０（図５参照）に関連付けられる連続するパルス各対間の時間間隔が、ｃｌｋ＿ｆ１又はｃｌｋ＿ｆ２における連続するパルスの任意の他の対間の時間間隔より小さく、及び（ｂ）アーキテクチャが、交互のインスタンス５０の連続するパルスが、７４における連続する下方に進むバイナリカウント値１１１及び１１０に対応し、残りの交互のインスタンス５０の連続するパルスが、７４における連続する上方に進むバイナリカウント値０００及び００１に対応するように構成されるためである。幾つかの実施例において、バイナリカウント値とインスタンス５０の連続するパルスと間のこの対応は、バイナリカウント値７４を適切に初期化することによって達成される。
【００１８】
幾つかの実施例は、インスタンス５０（図５参照）の連続するパルスが対応する、７４におけるバイナリカウント値（図７参照）を変えるために、ｃｌｋ＿ｆ２ロジック６２（図６参照）においてディザリングを適用する。異なるディザリングシーケンスは、結果として、出力スペクトルにおける異なる高調波成分となり、これは、出力周波数レンジにわたって高調波を拡散する有利な能力を提供する。幾つかの実施例において、所望に従ってディザリングが実装されてもよく又は実装されなくてもよいように、図６において破線で示すように、前述のディザリングが選択可能なオプションとして提供される。
【００１９】
図７は更に、フィルタ４００により生成される平滑化された正弦波形を図式的に示し、フィルタ４００は、Ｎ＝８の例で１５次及びそれより高次の高調波など、（２×Ｎ−１）次及びそれより高次の高調波を減衰させる。幾つかの実施例において、より低次の高調波の周波数成分は−４０ｄＢ未満である（−３０ｄＢ未満のＵＳＢＰＤ仕様要件内に充分に収まる）。幾つかの実施例において、フィルタ４００は、１５次高調波で余分の−１２ｄＢを提供する。
【００２０】
図８は、１１．６ＭＨｚの基準クロックの例、及びクロック４０（図４〜６も参照）のための例示の５４５．２ＭＨｚ周波数のための、上述の伝送アーキテクチャ周波数プランニングを表形式で要約する。
【００２１】
上述の（例示の実施例に従った）伝送アーキテクチャは、特に、下記の例示の利点を提供する。ＤＲＣ４３が、必要とされる周波数偏差で、完全にデジタルドメインで、所望のデータ変調を達成するので、複雑なアナログ回路要素が回避され、テスト、デバッグ及び検証が促進され、変調はＰＶＴ変動に耐性があり、トリミングがＰＬＬ及びドライバに制限される。幾つかの実施例において、ＰＬＬは、容易に実装される従来の設計である。キャリアは、中間クロック４４（即ち、１６×クロックの一つ）から生成されるので、アーキテクチャが簡略化され、高帯域幅オンチップフィルタ及びドライバ増幅器が避けられ、それにより、必要とされる電流量及び伝送スペクトルマスクに合致するのを助ける。記号間のクリーンな遷移は、必要とされるＵＳＢＰＤアイダイアグラムに容易に合致する。アーキテクチャは、（上述のように）は、従来通り（及びそのため良好に定義された閉ループシステム）であり得るＰＬＬを除き、開ループである。開ループ特性はアーキテクチャを安定的及びロバストにする。幾つかの実施例は、最悪の場合、１ｍＡ近辺のダイナミック電流、１ｍＡ近辺のＰＬＬ電流、及び７ｍＡ近辺の総ドライバ電流で、３７２及び５４５ＭＨｚ未満で動作する４００個のデジタル論理ゲートを必要とする。
【００２２】
これまでの説明の一部はＵＳＢＰＤ応用例の文脈において用いられる実施例に関連するが、種々の実施例が、ＵＳＢＰＤ以外の種々の応用例において用いられる。
【００２３】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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