(57)【特許請求の範囲】
【請求項１】
第１入力電圧がソースに印加される第１ｎチャネルＭＯＳＦＥＴと第２入力電圧がソースに印加される第２ｎチャネルＭＯＳＦＥＴとを有した第１カレントミラー部と、
第１ｎチャネルＭＯＳＦＥＴのドレインと電源電圧の印加端の間に配される第１定電流回路と、
第３入力電圧がソースに印加される第３ｎチャネルＭＯＳＦＥＴと第４入力電圧がソースに印加される第４ｎチャネルＭＯＳＦＥＴとを有した第２カレントミラー部と、第３ｎチャネルＭＯＳＦＥＴのドレインと電源電圧の印加端の間に配される第２定電流回路と、を有した調整部と、
電流が出力される出力端と、を備え、
前記調整部は、第１入力電圧及び第２入力電圧に応じて第２ｎチャネルＭＯＳＦＥＴに流れる電流に対して、第３入力電圧及び第４入力電圧に応じて第４ｎチャネルＭＯＳＦＥＴに流れる電流を生成することにより、前記出力端から出力される電流を調整し、
第２ｎチャネルＭＯＳＦＥＴに流れる電流を入力として第１電流を生成する第３カレントミラー部と、第３定電流回路と、を更に備えると共に、
前記調整部は、第４ｎチャネルＭＯＳＦＥＴに流れる電流を入力として第２電流を生成する第４カレントミラー部と、第４定電流回路と、を更に備え、
前記出力端は、第３カレントミラー部の出力部と第３定電流回路との接続点と、第４カレントミラー部の出力部と第４定電流回路との接続点とに接続される、ことを特徴とする差動回路。
【請求項２】
前記出力端の後段に接続される少なくとも１つのインバータを含むインバータ段を更に備えてコンパレータとして機能することを特徴とする請求項１に記載の差動回路。
【請求項３】
入力電圧を印加するための第１入力端及び第２入力端と、
第１入力端に一端を接続される第１抵抗と、
第１抵抗の他端に電流流入端が接続されるトランジスタと、
前記トランジスタの電流流出端に一端が接続される第２抵抗と、
第２入力端が一方の入力端に接続され、第１抵抗と前記トランジスタの接続点に他方の入力端が接続され、前記トランジスタの制御端に出力端が接続される請求項１に記載の差動回路と、を備えることを特徴とする電圧増幅器。
【請求項４】
スイッチ素子のオンオフ制御に応じて入力電圧から所望の出力電圧を生成する出力段と、請求項３に記載の電圧増幅器と、を備え、
前記出力段は、抵抗及びコンデンサの直列構成と、インダクタとが並列に接続される構成を有し、
前記コンデンサの両端間電圧が前記電圧増幅器に入力されることを特徴とする電源装置。
【請求項５】
請求項４に記載の電源装置を備えることを電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路に関する。
【背景技術】
【０００２】
従来より、２つの入力電圧の差分に応じた電流が出力される差動回路が知られている。従来の差動回路の一例を図９に示す。
【０００３】
図９に示す従来の差動回路は、差動対をなすｐチャネルＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）であるトランジスタ１０６及びトランジスタ１０７を備えている。トランジスタ１０６、１０７の各々のソースは定電流回路１０５に接続される。ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ１０８とｎチャネルＭＯＳＦＥＴであるトランジスタ１０９からカレントミラーが構成され、トランジスタ１０８のドレインにトランジスタ１０６のドレインが接続される。
【０００４】
また、ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ１１０とｎチャネルＭＯＳＦＥＴであるトランジスタ１１１からカレントミラーが構成され、トランジスタ１１０のドレインにトランジスタ１０７のドレインが接続される。ゲートとドレインが短絡されたｐチャネルＭＯＳＦＥＴであるトランジスタ１１２とｐチャネルＭＯＳＦＥＴであるトランジスタ１１３からカレントミラーが構成され、トランジスタ１１２のドレインにトランジスタ１１１のドレインが接続される。トランジスタ１１３のドレインとトランジスタ１０９のドレインとの接続点に電流が出力される出力端Ｔｏｕｔが接続される。
【０００５】
また、トランジスタ１０６に対応して、定電流回路１０３、可変抵抗ＶＲ１、及びｐチャネルＭＯＳＦＥＴであるトランジスタ１０１から構成される直列回路が設けられる。定電流回路１０３と可変抵抗ＶＲ１との接続点にトランジスタ１０６のゲートが接続される。同様に、トランジスタ１０７に対応して、定電流回路１０４、可変抵抗ＶＲ２、及びｐチャネルＭＯＳＦＥＴであるトランジスタ１０２から構成される直列回路が設けられる。定電流回路１０４と可変抵抗ＶＲ２との接続点にトランジスタ１０７のゲートが接続される。
【０００６】
本来は差動対をなすトランジスタ１０６、１０７のゲートに同じ入力電圧を印加すれば、上記各カレントミラーの構成により、トランジスタ１０９に流れるドレイン電流Ｉ１０１とトランジスタ１１３に流れるドレイン電流Ｉ１０２とは釣り合って、出力端Ｔｏｕｔから電流は出力されないはずである。しかしながら、実際はトランジスタ１０６、１０７の製造バラツキによって、ドレイン電流Ｉ１０１とＩ１０２のバランスが崩れ、出力端Ｔｏｕｔから電流が出力されることが起こりうる。即ち、オフセットが生じる。なお、ドレイン電流Ｉ１０１とＩ１０２のバランスにより、電流は出力端Ｔｏｕｔから外部へ流れ出したり、外部から引き込まれたりする。
【０００７】
そこで、図９に示す差動回路では、トランジスタ１０６、１０７の各々に対して上記の各直列回路を設け、トランジスタ１０１、１０２の各々のゲートに同じ入力電圧を印加した状態で、可変抵抗ＶＲ１、ＶＲ２の抵抗値を調整することにより、トランジスタ１０６、１０７のゲート電圧を調整し、ドレイン電流Ｉ１０１、Ｉ１０２のバランスを調整し、出力端Ｔｏｕｔから電流が出力されないようにする（即ち、オフセットが生じないようにする）。このようなオフセット調整は、工場出荷時等に行われる。
【０００８】
なお、上記に関連する従来技術の一例は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−０３０８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した図９に示す差動回路では、トランジスタ１０１の入力電圧に対して、トランジスタ１０１のゲート・ソース間電圧、及びトランジスタ１０６のゲート・ソース間電圧の２段階の電圧を考慮した電源電圧が必要となり（トランジスタ１０２についても同様）、デバイスの低電源電圧化の進む昨今の状況としては望ましくない。
【００１１】
上記問題点に鑑み、本発明は、電源電圧の低電圧化を図ることができるオフセット調整可能な差動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明の一態様に係る差動回路は、
第１入力電圧が制御端に印加される第１トランジスタと、
第２入力電圧が制御端に印加される第２トランジスタと、
第１トランジスタ及び第２トランジスタの各々の電流流入端と電源電圧の印加端の間に配される第１定電流回路と、
第３入力電圧が制御端に印加される第３トランジスタと、第４入力電圧が制御端に印加される第４トランジスタと、第３トランジスタ及び第４トランジスタの各々の電流流入端と電源電圧の印加端の間に配される第２定電流回路と、を有した調整部と、
電流が出力される出力端と、を備え、
前記調整部は、第１入力電圧に応じて生成される第１電流と第２入力電圧に応じて生成される第２電流に対して、第３入力電圧に応じて第３電流を生成すると共に第４入力電圧に応じて第４電流を生成することにより、前記出力端から出力される電流を調整する構成としている（第１の構成）。
【００１３】
また、上記第１の構成において、前記出力端は、第１電流と第２電流が流れる箇所の接続点と、第３電流と第４電流が流れる箇所の接続点とに接続されることとしてもよい（第２の構成）。
【００１４】
また、上記第２の構成において、第１トランジスタに流れる電流を入力として第１電流を生成する第１カレントミラー部と、第２トランジスタに流れる電流を入力として第２電流を生成する第２カレントミラー部と、を更に備えると共に、
前記調整部は、第３トランジスタに流れる電流を入力として第３電流を生成する第３カレントミラー部と、第４トランジスタに流れる電流を入力として第４電流を生成する第４カレントミラー部と、を更に備えることとしてもよい（第３の構成）。
【００１５】
また、上記第１の構成において、第１電流に対して第３電流が合成されると共に第２電流に対して第４電流が合成されることにより、前記出力端から出力される電流が調整されることとしてもよい（第４の構成）。
【００１６】
また、上記第４の構成において、第１電流に対して第３電流が合成されて生成される電流を入力として第５電流を生成する第１カレントミラー部と、第２電流に対して第４電流が合成されて生成される電流を入力として第６電流を生成する第２カレントミラー部と、を更に備え、
第５電流と第６電流が流れる箇所の接続点に前記出力端は接続されることとしてもよい（第５の構成）。
【００１７】
また、上記目的を達成するために本発明の別態様に係る差動回路は、
第１入力電圧が電流流出端に接続される第１トランジスタと第２入力電圧が電流流出端に接続される第２トランジスタとを有した第１カレントミラー部と、
第１トランジスタの電流流入端と電源電圧の印加端の間に配される第１定電流回路と、
第３入力電圧が電流流出端に接続される第３トランジスタと第４入力電圧が電流流出端に接続される第４トランジスタとを有した第２カレントミラー部と、第３トランジスタの電流流入端と電源電圧の印加端の間に配される第２定電流回路と、を有した調整部と、
電流が出力される出力端と、を備え、
前記調整部は、第１入力電圧及び第２入力電圧に応じて第２トランジスタに流れる電流に対して、第３入力電圧及び第４入力電圧に応じて第４トランジスタに流れる電流を生成することにより、前記出力端から出力される電流を調整する構成としている（第６の構成）。
【００１８】
また、上記第６の構成において、第２トランジスタに流れる電流を入力として第１電流を生成する第３カレントミラー部と、第３定電流回路と、を更に備えると共に、
前記調整部は、第４トランジスタに流れる電流を入力として第２電流を生成する第４カレントミラー部と、第４定電流回路と、を更に備え、
前記出力端は、第３カレントミラー部の出力部と第３定電流回路との接続点と、第４カレントミラー部の出力部と第４定電流回路との接続点とに接続されることとしてもよい（第７の構成）。
【００１９】
また、上記第１〜第７のいずれかの構成の差動回路は、前記出力端の後段に接続される少なくとも１つのインバータを含むインバータ段を更に備えてコンパレータとして機能することとしてもよい（第８の構成）。
【００２０】
また、本発明の別態様に係る電圧増幅器は、
入力電圧を印加するための第１入力端及び第２入力端と、
第１入力端に一端を接続される第１抵抗と、
第１抵抗の他端に電流流入端が接続されるトランジスタと、
前記トランジスタの電流流出端に一端が接続される第２抵抗と、
第２入力端が一方の入力端に接続され、第１抵抗と前記トランジスタの接続点に他方の入力端が接続され、前記トランジスタの制御端に出力端が接続される上記第１〜第７のいずれかの構成の差動回路と、を備えることとしている（第９の構成）。
【００２１】
また、本発明の別態様に係る電源装置は、スイッチ素子のオンオフ制御に応じて入力電圧から所望の出力電圧を生成する出力段と、
前記出力段が有するインダクタに流れる電流に応じた電圧が入力される上記第９の構成の電圧増幅器と、を備えることとしている（第１０の構成）。
【００２２】
また、本発明の別態様に係る電子機器は、第１０の構成の電源装置を備えることとしている。
【発明の効果】
【００２３】
本発明の差動回路によると、電源電圧の低電圧化を図りつつ、オフセット調整可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係る差動回路の回路図である。
【図２】本発明の第１実施形態に係る差動回路の変形例を示す図である。
【図３】本発明の第２実施形態に係る差動回路の回路図である。
【図４】本発明の第３実施形態に係る差動回路の回路図である。
【図５】本発明の一実施形態に係る電源装置の構成を示す図である。
【図６】本発明の一実施形態に係る電圧アンプの構成を示す図である。
【図７】本発明の一実施形態に係る電源装置の構成を示す図である。
【図８】本発明の一実施形態に係るスマートフォンの外観図である。
【図９】従来例に係る差動回路の回路図である。
【発明を実施するための形態】
【００２５】
＜第１実施形態＞
以下に本発明の一実施形態について図面を参照して説明する。本発明の第１実施形態に係る差動回路の回路図を図１に示す。図１に示す第１実施形態に係る差動回路ＤＦ１は、差動本体部Ｄ１と調整部Ａ１を備えている。
【００２６】
差動本体部Ｄ１は、トランジスタ１〜８と、定電流回路９から構成される。差動対をなすｐチャネルＭＯＳＦＥＴであるトランジスタ１、２の各々のソースは、定電流源９を介して電源電圧の印加端に接続される。トランジスタ１のゲートには入力電圧Ｖｐが、トランジスタ２のゲートには入力電圧Ｖｍがそれぞれ印加される。
【００２７】
ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ３と、ｎチャネルＭＯＳＦＥＴであるトランジスタ４から第１カレントミラーが構成され、トランジスタ３のドレインにトランジスタ１のドレインが接続される。トランジスタ３、４の各ソースは接地端に接続される。
【００２８】
ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ５と、ｎチャネルＭＯＳＦＥＴであるトランジスタ６から第２カレントミラーが構成され、トランジスタ２のドレインにトランジスタ５のドレインが接続される。トランジスタ５、６の各ソースは接地端に接続される。
【００２９】
ドレインとゲートが短絡されたｐチャネルＭＯＳＦＥＴであるトランジスタ７と、ｐチャネルＭＯＳＦＥＴであるトランジスタ８から第３カレントミラーが構成され、トランジスタ７のドレインにトランジスタ６のドレインが接続され、トランジスタ８のドレインにトランジスタ４のドレインが接続される。トランジスタ７、８の各ソースは電源電圧の印加端に接続される。
【００３０】
調整部Ａ１は、トランジスタ１１〜１８と、定電流回路１９を備えている。調整部Ａ１の構成は、差動本体部Ｄ１の構成と同様であるので、構成の詳述は省く。なお、トランジスタ１３、１４から第４カレントミラーが、トランジスタ１５、１６から第５カレントミラーが、トランジスタ１７、１８から第６カレントミラーがそれぞれ構成される。
【００３１】
そして、差動本体部Ｄ１におけるトランジスタ８のドレインとトランジスタ４のドレインとの接続点と、調整部Ａ１におけるトランジス１８のドレインとトランジスタ１４のドレインとの接続点は、出力端Ｔｏｕｔに共通接続される。
【００３２】
入力電圧Ｖｐ及びＶｍに応じた配分でトランジスタ１、２各々にドレイン電流がながれる。そして、トランジスタ１に流れるドレイン電流を入力として、第１カレントミラーにより出力電流Ｉ１が流れる。また、トランジスタ２に流れるドレイン電流を入力として第２カレントミラー及び第３カレントミラーにより出力電流Ｉ２が流れる。
【００３３】
本来、入力電圧ＶｐとＶｍが同じ電圧であれば、出力電流Ｉ１とＩ２は釣り合い、出力端Ｔｏｕｔから電流は出力されないはずであるが、実際には差動対をなすトランジスタ１、２の製造バラツキによって出力電流Ｉ１とＩ２のバランスが崩れることが生じうる。即ち、出力端Ｔｏｕｔから電流が出力され、オフセットが生じうる。
【００３４】
そこで本実施形態では、調整部Ａ１を設けることでオフセットを調整している。トランジスタＶ１１のゲートに印加される入力電圧Ｖ１１及びトランジスタ１２のゲートに印加される入力電圧Ｖ１２に応じた配分でトランジスタ１１、１２各々にドレイン電流が流れる。そして、トランジスタ１１に流れるドレイン電流を入力として、第４カレントミラーにより出力電流Ｉ１１が流れる。また、トランジスタ１２に流れるドレイン電流を入力として第５カレントミラー及び第６カレントミラーにより出力電流Ｉ１２が流れる。
【００３５】
オフセットを調整する場合は、入力電圧Ｖｐ及びＶｍを同じ電圧として印加した状態で、出力端Ｔｏｕｔから出力される電流をモニタしながら、入力電圧Ｖ１１及びＶ１２を調整することで、出力端Ｔｏｕｔから電流が出力されないようにする。例えば、出力電流Ｉ１が出力電流Ｉ２よりも大きい場合は、出力電流Ｉ１２を出力電流Ｉ１１よりも大きくすれば、出力端Ｔｏｕｔから電流を出力しないようにできる。このような調整は、例えば工場出荷時等に行われる。
【００３６】
なお、オフセットの調整は、オフセットが生じないようにする調整以外にも、所望のオフセットを敢えて生じさせるように調整する場合も含まれる。即ち、同じ電圧である入力電圧Ｖｐ、Ｖｍを印加した状態で出力端Ｔｏｕｔから所望の電流が出力されるよう調整してもよい。
【００３７】
このような本実施形態によれば、入力電圧Ｖｐ及びＶｍに対してトランジスタ１、２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むと共に、入力電圧Ｖ１１及びＶ１２に対してトランジスタ１１、１２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むことになる。従って、電源電圧を低電圧化することが可能となる。
【００３８】
また、本実施形態では、差動本体部Ｄ１と調整部Ａ１の構成を同一のものとできるので、差動回路ＤＦ１の製造を容易なものとすることができる。
【００３９】
ここで、本実施形態に係る差動回路の変形例を図２に示す。図２に示した差動回路ＤＦ１’は、図１に示した差動本体部Ｄ１と調整部Ａ１の構成に加えて、出力端Ｔｏｕｔに入力端が接続されたインバータ段ＩＶ１（インバータを少なくとも１つ含む）を備えている。これにより、差動回路ＤＦ１’をコンパレータとして機能させることができる。なお、以降の実施形態でも、出力端Ｔｏｕｔの後段にインバータ段を設ければコンパレータとして使用できることは同様である。
【００４０】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態に係る差動回路の回路図を図３に示す。
【００４１】
図３に示す第２実施形態に係る差動回路ＤＦ２は、差動本体部Ｄ２と調整部Ａ２を備えている。差動本体部Ｄ２は、トランジスタ２１〜２８と、定電流回路２９を備えており、その構成は第１実施形態での差動本体部Ｄ１と同様であるので詳述は省く。
【００４２】
また、調整部Ａ２は、入力電圧Ｖ３１がゲートに印加されるｐチャネルＭＯＳＦＥＴであるトランジスタ３１と、入力電圧Ｖ３２がゲートに印加されるｐチャネルＭＯＳＦＥＴであるトランジスタ３２と、定電流回路３３を備えている。トランジスタ３１、３２の各ソースは、定電流回路３３を介して電源電圧の印加端に接続される。トランジスタ３１のドレインは、トランジスタ２１のドレインとトランジスタ２３のドレインとの接続点に接続される。トランジスタ３２のドレインは、トランジスタ２２のドレインとトランジスタ２５のドレインとの接続点に接続される。
【００４３】
入力電圧Ｖｐ及びＶｍに応じた配分でトランジスタ２１、２２の各々にドレイン電流が流れる。また、入力電圧Ｖ３１及びＶ３２に応じた配分でトランジスタ３１、３２の各々にドレイン電流が流れる。トランジスタ２１を流れるドレイン電流に、トランジスタ３１に流れるドレイン電流が合成され、その合成電流を入力として第１カレントミラー（トランジスタ２３、２４から構成）により出力電流Ｉ２１が流れる。また、トランジスタ２２を流れるドレイン電流に、トランジスタ３２に流れるドレイン電流が合成され、その合成電流を入力として第２カレントミラー（トランジスタ２５、２６から構成）及び第３カレントミラー（トランジスタ２７、２８から構成）により出力電流Ｉ２２が流れる。出力電流Ｉ２１及びＩ２２のバランスにより、出力端Ｔｏｕｔから出力される電流が決定される。
【００４４】
オフセット調整の場合は、同じ電圧である入力電圧ＶｐとＶｍを印加した状態で、出力端Ｔｏｕｔから出力される電流をモニタしつつ、印加する入力電圧Ｖ３１及びＶ３２を調整する。これにより、差動対をなすトランジスタ２１、２２の製造バラツキがあった場合でも、所望のオフセット調整を行うことが可能となる。
【００４５】
また、入力電圧Ｖｐ及びＶｍに対してトランジスタ２１、２２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むと共に、入力電圧Ｖ３１及びＶ３２に対してトランジスタ３１、３２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むことになる。従って、電源電圧を低電圧化することが可能となる。
【００４６】
また、本実施形態では、調整部を構成する素子の数を低減できるという効果も奏される。
【００４７】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。本実施形態に係る差動回路の回路図を図４に示す。図４に示す第３実施形態に係る差動回路ＤＦ３は、差動本体部Ｄ３と調整部Ａ３を備えている。
【００４８】
差動本体部Ｄ３は、トランジスタ４１〜４４と、定電流回路４５、４６を備えている。ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ４１と、ｎチャネルＭＯＳＦＥＴであるトランジスタ４２から第１カレントミラーが構成される。トランジスタ４１のドレインには、定電流回路４５を介して電源電圧の印加端が接続される。トランジスタ４１のソースに、入力電圧Ｖｐが印加される。
【００４９】
トランジスタ４２のソースに入力電圧Ｖｍが印加される。ドレインとゲートが短絡されたｐチャネルＭＯＳＦＥＴであるトランジスタ４３と、ｐチャネルＭＯＳＦＥＴであるトランジスタ４４から第２カレントミラーが構成される。トランジスタ４３のドレインには、トランジスタ４２のドレインが接続される。トランジスタ４３、４４の各ソースには電源電圧の印加端が接続される。そして、トランジスタ４４のドレインは、定電流回路４６を介して接地端に接続される。
【００５０】
また、調整部Ａ３は、トランジスタ５１〜５４と、定電流回路５５、５６を備えており、その構成は差動本体部Ｄ３と同様であるので詳述は省く。なお、トランジスタ５１のソースには入力電圧Ｖ５１が、トランジスタ５２のソースには入力電圧Ｖ５２がそれぞれ印加される。
【００５１】
調整部Ａ３におけるトランジスタ５４のドレインと定電流回路５６との接続点と、差動本体部Ｄ３におけるトランジスタ４４のドレインと定電流回路４６との接続点は、出力端Ｔｏｕｔに共通接続される。
【００５２】
理想的には、入力電圧ＶｐとＶｍが同じ電圧でバランスが取れている場合は、トランジスタ４１を流れる定電流回路４５による定電流と同じ値の電流がトランジスタ４２に流れる。その流れる電流を入力として第２カレントミラーにより出力電流Ｉ４２が流れる。定電流回路４５、４６に流れる定電流は同じ値に設定しているので、出力電流Ｉ４２と定電流回路４６を流れる電流は釣り合い、出力端Ｔｏｕｔから電流は出力されない。そして、入力電圧ＶｐとＶｍのバランスが崩れた場合は、それに応じてトランジスタ４２に定電流回路４５の定電流とは異なる電流が流れるので、出力電流Ｉ４２と定電流回路４６を流れる電流のバランスが崩れ、出力端Ｔｏｕｔから電流が出力される。
【００５３】
しかしながら、実際には、トランジスタ４１、４２の製造バラツキによって、入力電圧ＶｐとＶｍのバランスが取れていても、出力電流Ｉ４２と定電流回路４６を流れる電流のバランスは崩れ、出力端Ｔｏｕｔから電流が出力されることが起こりうる。即ち、オフセットが生じうる。
【００５４】
そこで、本実施形態では、調整部Ａ３を設けてオフセットを調整するようにしている。調整部Ａ３における定電流回路５５と５６を流れる定電流は、値を定電流回路４３と４６と同じに設定している。そして、入力電圧Ｖ５１とＶ５２を調整することで、定電流回路５６を流れる電流に対して出力電流Ｉ５２を調整できる。例えば、出力電流Ｉ４２が定電流回路４６を流れる電流よりも大きい場合は、出力電流Ｉ５２を定電流回路５６を流れる電流よりも小さく調整すれば、出力端Ｔｏｕｔから電流を出力されないようにできる。即ち、オフセットを生じさせないようにできる。
【００５５】
オフセットを調整する場合は、同じ電圧である入力電圧ＶｐとＶｍを印加した状態で、出力端Ｔｏｕｔから出力される電流をモニタしつつ、入力電圧Ｖ５１とＶ５２を調整すればよい。
【００５６】
このような本実施形態によれば、入力電圧Ｖｐ及びＶｍに対してトランジスタ４１、４２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むと共に、入力電圧Ｖ５１及びＶ５２に対してトランジスタ５１、５２の各ゲート・ソース間電圧の１段階のみの電圧を考慮した電源電圧で済むことになる。従って、電源電圧を低電圧化することが可能となる。
【００５７】
また、本実施形態では、差動本体部Ｄ３と調整部Ａ３の構成を同一にできるので、差動回路ＤＦ３の製造を容易にすることもできる。
【００５８】
＜電源装置への適用例＞
以上説明した実施形態に係る差動回路の好適な適用対象として、電源装置を例に挙げて説明する。差動回路の適用対象としての電源装置の一構成例を図５に示す。図５に示す電源装置６１は、トランジスタＱ１、トランジスタＱ２、インダクタＬ１、コンデンサＣ１、及びセンス抵抗Ｒｓから構成される出力段と、電圧アンプＡＰ１と、ドライバ６１１を備えており、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成して出力する同期整流型の降圧ＤＣ／ＤＣコンバータである。
【００５９】
ｐチャネルＭＯＳＦＥＴであるトランジスタＱ１とｎチャネルＭＯＳＦＥＴであるトランジスタＱ２は直列に接続されてブリッジを構成する。より具体的には、トランジスタＱ１のソースは入力電圧Ｖｉｎの印加端に接続され、ドレインはトランジスタＱ２のドレインに接続される。トランジスタＱ２のソースは接地端に接続される。
【００６０】
トランジスタＱ１、Ｑ２のドレイン同士の接続点と接地端の間には、インダクタＬ１、センス抵抗Ｒｓ、及びコンデンサＣ１が直列に接続される。センス抵抗Ｒｓは、インダクタ電流ＩＬを検出するための抵抗である。
【００６１】
ドライバ６１１は、ゲート信号をトランジスタＱ１、Ｑ２に印加させることにより、トランジスタＱ１、Ｑ２を相補的（排他的）にオンオフさせる。なお、「相補的（排他的）」とは、トランジスタＱ１、Ｑ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＱ１、Ｑ２の同時オフ期間が設けられている場合も含む。
【００６２】
電圧アンプＡＰ１は、インダクタ電流ＩＬにより生じるセンス抵抗Ｒｓの両端間電圧を増幅して、電圧信号としての電流検出信号をドライバ６１１へ出力する。この電流検出信号は、例えば過電流検出等に用いられる。
【００６３】
電圧アンプＡＰ１の回路構成を図６に示す。図６に示すように電圧アンプＡＰ１は、差動回路ＤＦ、抵抗Ｒ１、抵抗Ｒ２、及びトランジスタＭ１を備えている。差動回路ＤＦとして、上述したいずれかの実施形態の差動回路（ＤＦ１〜ＤＦ３）を用いることができる。差動回路ＤＦの非反転入力端子に先述した実施形態における入力電圧Ｖｐが印加され、反転入力端子に入力電圧Ｖｍが印加される。
【００６４】
インダクタ電流ＩＬが流れるセンス抵抗Ｒｓの一端は、差動回路ＤＦの反転入力端子に接続される。センス抵抗Ｒｓの他端は、抵抗Ｒ１を介してｎチャネルＭＯＳＦＥＴであるトランジスタＭ１のドレインに接続される。抵抗Ｒ１とトランジスタＭ１のドレインとの接続点に、差動回路ＤＦの非反転入力端子が接続される。トランジスタＭ１のソースは抵抗Ｒ２を介して接地端に接続される。トランジスタＭ１のソースと抵抗Ｒ２との接続点に、出力端Ｔ１が接続される。
【００６５】
このような構成によれば、差動回路ＤＦは、非反転入力端子と反転入力端子に入力される電圧の差分に応じて電流をトランジスタＭ１のゲートに出力することで、抵抗Ｒ１とトランジスタＭ１との接続点Ｐ１の電位をセンス抵抗Ｒｓの一端Ｐ２の電位と一致するように制御する。これにより、センス抵抗Ｒｓの両端間電圧と抵抗Ｒ１の両端間電圧は一致するように制御される。
【００６６】
そして、抵抗Ｒ１と抵抗Ｒ２を流れる電流は共通であるので、例えば抵抗Ｒ２の抵抗値を抵抗Ｒ１の１０倍とすれば、抵抗Ｒ２の両端間電圧を抵抗Ｒ１の両端間電圧の１０倍とできる。従って、インダクタ電流ＩＬによりセンス抵抗Ｒｓに生じる電圧を増幅させた電圧を出力端Ｔ１から出力させることができる。
【００６７】
このような電圧アンプＡＰ１に用いられる差動回路ＤＦは、低オフセットであることが望ましいので、先述した各実施形態のオフセット調整可能な差動回路を適用することが好適となる。
【００６８】
また、電圧アンプＡＰ１を用いた電源装置の別の実施例を図７に示す。図７に示す電源装置６１’では、インダクタ電流ＩＬを検出するための構成として、インダクタＬ１の直流抵抗（ＤＣＲ）を利用する構成としている。本構成を採用する場合には、図７に示すように、インダクタＬ１と並列に抵抗Ｒ３及びコンデンサＣ２を接続し、コンデンサＣ２に生じる両端間電圧を電圧アンプＡＰ１に入力するようにすればよい。
【００６９】
＜電子機器への適用例＞
先述した差動回路を有した電源装置は、各種の電子機器に適用することが可能である。電子機器の一例として、スマートフォンの外観図を図８に示す。
【００７０】
図８に示すスマートフォンＸは、外観的には、本体の前面や背面に搭載される撮像部Ｘ１と、ユーザ操作を受け付ける操作部Ｘ２（各種ボタンなど）と、文字や映像を表示する表示部Ｘ３を有する。なお、表示部Ｘ３には、ユーザのタッチ操作を受け付けるためのタッチパネル機能が搭載されている。
【００７１】
このようなスマートフォン等の各種電子機器に、先述した差動回路を有する電源装置が搭載されることにより、その利点を享受することが可能となる。
【００７２】
なお、本明細書中に開示された種々の技術的特徴については、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。即ち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７３】
本明細書中に開示されている差動回路は、例えば、各種電子機器に搭載される電源装置に利用することができる。
【符号の説明】
【００７４】
ＤＦ１  差動回路
Ｄ１  差動本体部
Ａ１  調整部
１、２、７、８、１１、１２、１７、１８  トランジスタ（ｐチャネルＭＯＳＦＥＴ）
３〜６、１３〜１６  トランジスタ（ｎチャネルＭＯＳＦＥＴ）
９、１９  定電流回路
Ｔｏｕｔ  出力端
ＤＦ１’  差動回路
ＩＶ１  インバータ段
ＤＦ２  差動回路
Ｄ２  差動本体部
Ａ２  調整部
２１、２２、２７、２８、３１、３２  トランジスタ（ｐチャネルＭＯＳＦＥＴ）
２３〜２６  トランジスタ（ｎチャネルＭＯＳＦＥＴ）
２９、３３  定電流回路
ＤＦ３  差動回路
Ｄ３  差動本体部
Ａ３  調整部
４１、４２、５１、５２  トランジスタ（ｎチャネルＭＯＳＦＥＴ）
４３、４４、５３、５４  トランジスタ（ｐチャネルＭＯＳＦＥＴ）
４５、４６、５５、５６  定電流回路
６１、６１’  電源装置
６１１  ドライバ
Ｑ１、Ｑ２  トランジスタ
Ｌ１  インダクタ
Ｃ１、Ｃ２  コンデンサ
Ｒｓ  センス抵抗
ＡＰ１  電圧アンプ
ＤＦ  差動回路
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｍ１  トランジスタ
Ｔ１  出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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