【事件の表示】
　特許第３２４５９１８号「画像表示装置」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２４５９１８号の請求項１に係る特許を維持する。
【理　由】
第１　手続の経緯
　本件は、平成４年１月２０日に特許出願され（特願平４−７１５１号）、平成１３年１１月２日に特許権の設定登録がされ、平成１４年１月１５日にその特許掲載公報が発行された特許第３２４５９１８号につき、平成１４年７月１５日にその請求項１に係る特許に対してセイコーエプソン株式会社より特許異議の申立てがされ、当審において平成１４年１１月２５日付けで取消理由を通知（同年１２月６日に発送）したところ、平成１５年２月４日に訂正請求書及び特許異議意見書が提出されたものである。
　
第２　訂正について
　１　訂正の内容
　本件特許の明細書を訂正請求書に添付した訂正明細書のとおりに訂正するものであり、特許請求の範囲を次のように訂正するものである。（下線は、訂正個所を示す。）
　（１）訂正前の特許請求の範囲
「【請求項１】メモリを備え、映像信号の少なくとも一部を上記メモリに記憶させた後読み出して表示するとともに、映像信号の垂直帰線期間中にも表示を行なう画像表示装置において、
　映像信号の水平同期信号に同期し、上記メモリへの映像信号の書込みタイミングを制御する同期式タイミング制御回路と、
　映像信号の水平同期信号には同期せず、上記メモリからの映像信号の読出しタイミングを制御する非同期式タイミング制御回路とを具備し、上記メモリに記憶された１フィールド分の映像信号を、１フィールド期間中に複数回読出すことを特徴とする画像表示装置。」
　（２）訂正後の特許請求の範囲
「【請求項１】メモリを備え、映像信号の少なくとも一部を上記メモリに記憶させた後読み出して表示するとともに、映像信号の垂直帰線期間中にも表示を行なう画像表示装置において、
　映像信号の水平同期信号に同期し、上記メモリへの映像信号の書込みタイミングを制御する同期式タイミング制御回路と、
　映像信号の水平同期信号には同期せず、上記メモリからの映像信号の読出しタイミングを制御する非同期式タイミング制御回路とを具備し、上記メモリに記憶された１フィールド分の映像信号を、
該同一のメモリから
　２　訂正の適否
　この訂正は、請求項１に「該同一のメモリから」との要件を付加するものであり、特許請求の範囲の減縮を目的とするものである。
　願書に添付した明細書には、図面とともに、「メモリ２９は書込み制御信号Ｗに基づいてデジタルデータ２８を図２に示すようなタイミングで書込む。」（本件特許掲載公報５欄４〜５行）、「メモリ２９に記憶されたデジタルデータは読出し制御信号Ｒに基づいて図２に示すようなタイミングで読出され、・・・供給される。」（本件特許掲載公報５欄１５〜１７行）との記載がされているから、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正である。
　そして、この訂正は、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　したがって、この訂正は、特許法１２０条の４、３項において準用する、平成６年法律第１１６号による改正前の特許法１２６条１項ただし書、２項及び３項の規定に適合するので、これを認める。
　
第３　特許異議の申立てについて
　１　特許異議の申立ての理由の要点
　本件特許の請求項１に係る発明（以下「本件発明」という。）は、当業者が特開平１−１１８８８５号公報（甲第１号証）、特開平１−１８８１８１号公報（甲第２号証）及び特開平３−９６１８２号公報（甲第３号証）に記載された発明に基づいて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　２　本件発明
　本件発明は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載されたとおりのものである。
　３　甲第１号証ないし甲第３号証に記載された発明
　（１）甲第１号証
　甲第１号証には、図面とともに、「第１のビデオインターフェイス仕様により動作し、第１のビデオデータを表示する第１のＣＲＴモニタを備えたビデオインターフェイス変換方式において、前記第２のビデオインターフェイス仕様により動作する第２のＣＲＴモニタに、前記第１のビデオデータを出力するために、該第１のビデオデータを記憶する読み出し及び書き込みが可能な少なくとも２個の画像メモリと、前記複数の画像メモリに前記第１のビデオデータを書き込むための書込アドレス及び書込パルスを順次出力する書込制御手段と、前記書込アドレス及び前記書込パルスの出力に同期して、該書込アドレス及び該書込パルスが出力される画像メモリに、前記第１のビデオデータを交互に書き込む書込手段と、前記第１のビデオデータが書き込まれた画像メモリから、該第１のビデオデータを読み出すための読出アドレス及び読出パルスを順次出力する読出制御手段と、前記読出アドレス及び前記読出パルスの出力に同期して、該読出アドレス及び該読出パルスが出力される画像メモリから、前記第１のビデオデータを順次読み出す読出手段と、を備えたことを特徴とするビデオインターフェイス変換方式。」（特許請求の範囲）、「ＣＲＴモニタ２３は１画面のドット数、ドットクロック信号の周波数、垂直同期信号の周波数及び水平同期信号の周波数等、様々な仕様が定められているが、正しい画像を表示するにはＣＲＴ制御部２４とＣＲＴモニタ２３とのビデオインターフェイス仕様が完全に一致していなければならない。ＣＲＴモニタ２３とは異なる仕様の他のＣＲＴモニタのビデオデータをＣＲＴモニタ２３に表示する場合、ＣＲＴモニタ２３の仕様、例えば１画面の画素数（ドット数）、ドットクロック信号の周波数、水平同期信号の周波数、垂直同期信号の周波数、画像メモリ２２のアクセスサイクル等の仕様が他のＣＲＴモニタとは異なるので、多くの場合ＣＲＴ制御部２４の回路構成等を変更して動作タイミングを変える必要があった。」（２頁左上欄１１行〜右上欄６行）、「仕様の異なるＣＲＴモニタを接続できるように、ビデオデータのインターフェイス仕様の変換を行うビデオデータの変換方式を提供することを目的とする。」（２頁右上欄１７行〜左下欄１行）、「読出制御回路３は基本クロック信号ＣＫ、垂直同期信号（ＶＳＹＮＣ２）、水平同期信号（ＨＳＹＮＣ２）及び水平表示期間信号（ＤＩＳＰ　ＴＭＧ１）に基づいて、フレームメモリ７及び８の読出アドレス及び読出パルスを切換ゲート９のＡ入力端子及び切換ゲート１０のＢ入力端子に出力する。」（３頁右上欄１４〜１９行）、「書込制御回路１１はドットクロック信号（ＤＯＴ　ＣＬＫ１）、水平表示期間信号（ＤＩＳＰ　ＴＭＧ１）及び垂直同期信号（ＶＳＹＮＣ１）に基づいて、ビデオデータ（ＶＩＤＥＯ１）をフレームメモリ７又は８を書き込むための書込アドレス及び書込パルスを出力し、この書込アドレス及び書込パルスを切換ゲート９のＢ入力端子及び切換ゲート１０のＡ入力端子に出力する。」（３頁左下欄４〜１１行）、「以上のようにして、途中で同期ずれした元のビデオデータを間引きしながら完全に非同期な目的のビデオ信号を作り出すことができる。」（５頁右上欄１９行〜左下欄２行）との記載がされている。　
　（２）甲第２号証
　甲第２号証には、図面とともに、「上記問題を解決するためにこの発明は、１フィールド分の映像信号を保持可能な信号保持手段を複数設け、この複数の信号保持手段を１つずつ順次選択し、１フィールド分の映像信号を書き込むとともに、書込がなされている信号保持手段とは異なる信号保持手段を順次１つずつ選択し、この選択された信号保持手段に保持されている映像信号を１フィールドに複数回読み出し、この読み出された映像信号を１フィールド分ごとに極性反転することにより、液晶パネルを交流駆動するようにしたものである。」（２頁左下欄１１行〜右下欄１行）、「信号保持手段に保持された１フィールド分の映像信号は、１フィールドに複数回読み出され、かつ１フィールド分ごとに極性切換をなされるので、フリッカ周波数は３０Ｈｚのｎ（ｎ＝２、３、・・・）倍となる。例えば、映像信号を１フィールドに２回読み出せば、フリッカ周波数は６０Ｈｚとなる。」（２頁右下欄３〜９行）、「フィールドメモリ２４あるいはフィールドメモリ２５からは、第２図に示すように、１フィールドに２回映像信号が読み出される」（３頁左下欄１４〜１６行）、「例えば、フィールドメモリからの映像信号の読出し速度は、書込み速度の２倍に限らず、３倍、４倍、・・・等の整数倍であってもよい。」（４頁左下欄６〜８行）との記載がされている。
　（３）甲第３号証
　　甲第３号証には、図面とともに、「１フィールド分のデータを前記フィールドメモリに書き込んでいる間にすでに書き込まれている前フィールドのデータを複数回前記液晶表示素子に表示する」（１頁左下欄１１〜１４行）、「１フィールドのメモリーに書き込まれている間に前フィールドの信号が２度パネルに送られる。」（２頁左下欄６〜８行）、「尚、１フィールド書き込む間の読みだしの回数を本実施例より増やしてもよく、これにより１フィールド時間をさらに短くすることが可能で、このことにより応答速度とコントラスト比はさらに向上する」（２頁右下欄６〜１０行）との記載がされている。
　４　対比・判断
　本件発明と甲第１号証ないし甲第３号証に記載された発明とを対比すると、甲第１号証ないし甲第３号証に記載された発明はいずれも本件発明の構成要件である、「映像信号の垂直帰線期間中にも表示を行なう画像表示装置」に「映像信号の水平同期信号に同期し、上記メモリへの映像信号の書込みタイミングを制御する同期式タイミング制御回路」と「映像信号の水平同期信号には同期せず、上記メモリからの映像信号の読出しタイミングを制御する非同期式タイミング制御回路」とを具備し、「上記メモリに記憶された１フィールド分の映像信号を、該同一のメモリから１フィールド期間中に複数回読出す」点を備えていない。
　そして、本件発明は、この点により本件明細書記載の作用、効果を奏するものであり、当業者が甲第１号証ないし甲第３号証に記載された発明に基いて容易に発明をすることができたものということはできない。
　したがって、本件発明についての特許が特許法２９条２項の規定に違反してされたものであるということはできない。
　
第４　むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては、本件請求項１に係る特許を取り消すことはできない。また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年１２月１２日（２００３．１２．１２）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
画像表示装置
（５７）【特許請求の範囲】
　【請求項１】　メモリを備え、映像信号の少なくとも一部を上記メモリに記憶させた後読み出して表示するとともに、映像信号の垂直帰線期間中にも表示を行なう画像表示装置において、映像信号の水平同期信号に同期し、上記メモリへの映像信号の書込みタイミングを制御する同期式タイミング制御回路と、映像信号の水平同期信号には同期せず、上記メモリからの映像信号の読出しタイミングを制御する非同期式タイミング制御回路とを具備し、上記メモリに記憶された１フィールド分の映像信号を、
該同一のメモリから
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は映像信号の少なくとも一部をメモリに記憶させた後読み出して表示する画像表示装置に関するものである。
　【０００２】
　【従来の技術】
　図４は従来の単純マトリクス方式液晶表示装置のブロック図を示す。即ち、ＶＴＲの再生信号の様な映像信号１はクロマ回路２に供給される。クロマ回路２は映像信号１より複合同期信号ＣＳと色信号Ｒ，Ｇ，Ｂを発生し、複合同期信号ＣＳはＰＬＬ回路４に供給され、色信号Ｒ，Ｇ，ＢはＡ／Ｄ変換回路７に供給される。同期式タイミング制御回路５は比較信号ＰＨを発生し、ＰＬＬ回路４に供給する。このＰＬＬ回路４は複合同期信号ＣＳの水平同期信号と比較信号ＰＨとの位相比較により同期をとり基準クロックＯＳＣを発生し、この基準クロックＯＳＣを同期式タイミング制御回路５に供給する。この同期式タイミング制御回路５は基準クロックＯＳＣからサンプリングクロック信号φｓ、読出し書込み制御信号Ｒ／Ｗ、信号電極駆動回路制御信号Ｓ１、走査電極駆動回路制御信号Ｓ２を発生し、サンプリングクロック信号φｓはＡ／Ｄ変換回路７に供給され、読出し書込み制御信号Ｒ／Ｗはメモリ９に供給され、信号電極駆動回路制御信号Ｓ１は信号電極駆動回路１１に供給され、走査電極駆動回路制御信号Ｓ２は走査電極駆動回路１２に供給される。前記Ａ／Ｄ変換回路７はサンプリングクロック信号φｓに基づいて色信号Ｒ，Ｇ，Ｂを図５に示すようにフィールドｆ１，ｆ２，ｆ３………毎にサンプリングしてデジタルデータ８を発生し、メモリ９に供給する。メモリ９は読出し書込み制御信号Ｒ／Ｗに基づいてデジタルデータ８を書込む。メモリ９に記憶されたデジタルデータは読出し書込み制御信号Ｒ／Ｗに基づいて読出され、信号電極駆動回路１１に供給される。信号電極駆動回路１１および走査電極駆動回路１２はそれぞれ信号電極駆動回路制御信号Ｓ１および走査電極駆動回路制御信号Ｓ２に基づいて液晶パネル１０を駆動し、図５に示すようにフィールドｆ１，ｆ２，ｆ３………毎の表示信号で画像を表示する。
　【０００３】
　【発明が解決しようとする課題】
　従来の単純マトリクス方式液晶表示装置のコントラストを向上させる為に近年液晶パネルを走査するフレーム周波数を１２０Ｈｚ，２４０Ｈｚ等にする方式が開発されている。そして、垂直帰線期間中も液晶パネルを走査する場合が多い。而して、同期式タイミング制御回路５はＰＬＬ回路４によって複合同期信号ＣＳの水平同期信号と同期をとっているが、ＶＴＲの再生信号等においてはフィールドｆ１，ｆ２，ｆ３………毎の表示信号は垂直帰線期間中の複合同期信号ＣＳの外乱により変動が生じることがある。又、フィールド毎のヘッド切替え時等で１Ｈの期間が変動することもある。液晶パネルの１２０Ｈｚ駆動時の走査電極選択期間は１／２Ｈであり、走査電極選択期間１／２Ｈの中で信号電極駆動回路がパルス幅変調によってデータにみあった電圧を印加するが、表示信号の１Ｈの変動に伴い、走査電極選択期間１／２Ｈも変化する為、液晶にかかる電圧のデューティが変化する為に画面の中で、輝度が変化する部分が発生するという欠点があった。
　【０００４】
　本発明は上記の実情に鑑みてなされたもので、映像信号の水平同期信号が変動しても、駆動電圧のデューティの変化をなくして画質の劣化を防止し得る画像表示装置を提供することを目的とする。
　【０００５】
　【課題を解決するための手段】
　本発明は上記課題を解決するために、映像信号の水平同期信号に同期した同期式タイミング制御回路により、メモリへの映像信号の書込みタイミングを制御し、映像信号の水平同期信号には同期しない非同期式タイミング制御回路により、メモリからの映像信号の読出しタイミングを制御するものである。
　【０００６】
　【作用】
　上記手段により、映像信号の水平同期信号には同期しない非同期式タイミング制御回路により、メモリからの映像信号の読出しタイミングを制御することにより、映像信号の水平同期信号が変動しても、駆動電圧のデューティの変化をなくして画質の劣化を防止することができる。
　【０００７】
　【実施例】
　以下図面を参照して本発明の実施例を詳細に説明する。
　【０００８】
　図１は本発明の一実施例に係る単純マトリクス方式液晶表示装置のブロック図を示す。即ち、ＶＴＲの再生信号等の映像信号２１はクロマ回路２２に供給される。クロマ回路２２は映像信号２１より複合同期信号ＣＳと色信号Ｒ，Ｇ，Ｂを発生し、複合同期信号ＣＳはＰＬＬ回路２４に供給され、色信号Ｒ，Ｇ，ＢはＡ／Ｄ変換回路２７に供給される。同期式タイミング制御回路２５は例えば１Ｈ（水平走査期間）周期、デュテイ５０％のクロックパルスよりなる基準信号である比較信号ＰＨを発生し、ＰＬＬ回路２４に供給する。このＰＬＬ回路２４は図３に示すように構成される。即ち、位相比較用アナログスイッチ４１には同期式タイミング制御回路２５より基準信号である比較信号ＰＨが入力されると共にクロマ回路２２より複合同期信号ＣＳが入力端子４２，インバータ４３を介してコントロール信号として入力される。前記アナログスイッチ４１は端子４２からインバータ４３を介して入力された複合同期信号ＣＳの水平同期信号に従って開閉され、クロックパルスＰＤをローパスフィルタ４４に出力する。このローパスフィルタ４４はアナログスイッチ４１から入力されたクロックパルスＰＤを積分し電圧制御発振器（ＶＣＯ）４５に出力する。この電圧制御発振器４５ではローパスフィルタ４４から入力された出力電圧レベルによって決定された数ＭＨｚの発振周波数ｆＶＣＯの基準クロックＯＳＣを発生し、出力端子４６より同期式タイミング制御回路２５に出力する。即ち、ＰＬＬ回路２４は、位相比較用アナログスイッチ４１，ローパスフィルタ４４、及び電圧制御発振器（ＶＣＯ）４５より構成される負帰還回路で、基準信号である比較信号ＰＨとコントロール信号である複合同期信号ＣＳの水平同期信号とが位相比較により同期するよう電圧制御発振器４５の制御電圧が自動的にコントロールされる。前記同期式タイミング制御回路２５は基準クロックＯＳＣからサンプリングクロック信号φｓ、書込み制御信号Ｗ、垂直同期信号ＶＳを発生し、サンプリングクロック信号φｓはＡ／Ｄ変換回路２７に供給し、書込み制御信号Ｗはメモリ２９に供給し、垂直同期信号ＶＳは非同期式タイミング制御回路２３に供給する。前記Ａ／Ｄ変換回路２７はサンプリングクロック信号φｓに基づいて色信号Ｒ，Ｇ，Ｂを図２に示すようにフィールドｆ１，ｆ２，ｆ３………毎にサンプリングしてデジタルデータ２８を発生し、メモリ２９に供給する。メモリ２９は書込み制御信号Ｗに基づいてデジタルデータ２８を図２に示すようなタイミングで書込む。非同期式タイミング制御回路２３は水晶発振器２６によって一定の周期で自走しており、同期式タイミング制御回路２５から供給された垂直同期信号ＶＳによってのみフィールドｆ１，ｆ２，ｆ３………毎の同期をとり、読出し制御信号Ｒ、信号電極駆動回路制御信号Ｓ１１、走査電極駆動回路制御信号Ｓ１２を発生し、読出し制御信号Ｒはメモリ２９に供給し、信号電極駆動回路制御信号Ｓ１１は信号電極駆動回路３１に供給し、走査電極駆動回路制御信号Ｓ１２は走査電極駆動回路３２に供給する。メモリ２９に記憶されたデジタルデータは読出し制御信号Ｒに基づいて図２に示すようなタイミングで読出され、信号電極駆動回路３１に供給される。信号電極駆動回路３１および走査電極駆動回路３２はそれぞれ信号電極駆動回路制御信号Ｓ１１および走査電極駆動回路制御信号Ｓ１２に基づいて液晶パネル３０を駆動し、図５に示すようにフィールドｆ１，ｆ２，ｆ３………毎の表示信号で画像を表示する。従って、メモリに記憶された１フィールド分の映像信号を、１フィールド期間中に２回読出すことになる。
　【０００９】
　なお、同期式タイミング制御回路によりメモリにデータを書込む際、書込みアドレスを操作することによって走査線を間引くことができる。従って、クロマ回路を変更することによって例えばＰＡＬ方式等の他の方式にも応用することができる。
　【００１０】
　【発明の効果】
　以上述べたように本発明によれば、映像信号の水平同期信号には同期しない非同期式タイミング制御回路により、メモリからの映像信号の読出しタイミングを制御することにより、映像信号の水平同期信号が変動しても、駆動電圧のデューティの変化をなくして画質の劣化を防止することができる。
【図面の簡単な説明】
　【図１】
　本発明の一実施例を示す構成説明図である。
　【図２】
　図１の各部の動作タイミングの一例を示すタイミングチャートである。
　【図３】
　図１のＰＬＬ回路の一例を示す回路図である。
　【図４】
　従来の画像表示装置を示す構成説明図である。
　【図５】
　図４の各部の動作タイミングを示すタイミングチャートである。
　【符号の説明】
　２１…映像信号、２２…クロマ回路、２３…非同期式タイミング制御回路、２４…ＰＬＬ回路、２５…同期式タイミング制御回路、２６…水晶発振器、２７…Ａ／Ｄ変換回路、２８…デジタルデータ、２９…メモリ、３０…液晶パネル、３１…信号電極駆動回路、３２…走査電極駆動回路。