(57)【特許請求の範囲】
【請求項１】
高強度磁界用のプッシュプルブリッジ型磁気センサであって、
プッシュアーム基板およびプルアーム基板と、
１つ以上の磁気抵抗検出素子の電気相互接続によって構成された少なくとも１つのプッシュアームおよび１つ以上の磁気抵抗検出素子の電気相互接続によって構成された少なくとも１つのプルアームと、
少なくとも１つのプッシュアーム減衰器および少なくとも１つのプルアーム減衰器と、を備えており、
前記プッシュアームと前記プッシュアーム減衰器が前記プッシュアーム基板上に配置され、前記プルアームと前記プルアーム減衰器が前記プルアーム基板上に配置され、
前記プッシュアーム減衰器の長軸方向および前記プルアーム減衰器の長軸方向はＹ軸方向に平行であり、短軸方向はＸ軸方向であり、
前記プッシュアームの前記磁気抵抗検出素子の全体が前記プッシュアーム減衰器の上方または下方に列にて配置され、前記プルアームの前記磁気抵抗検出素子の全体が前記プルアーム減衰器の上方または下方に列にて配置され、
同じ基板上の前記磁気抵抗検出素子の磁化ピン層の磁化方向が同じであり、前記プッシュアーム基板および前記プルアーム基板の前記磁気抵抗検出素子の磁化ピン層の磁化方向が反対向きであり、
前記プッシュアーム基板および前記プルアーム基板の前記磁気抵抗検出素子の感度方向がＸ軸方向であり、
前記プッシュアーム減衰器および前記プルアーム減衰器は、細長い帯状の配列であり、
各々のプッシュアーム減衰器および各々のプルアーム減衰器のそれぞれの上方または下方の位置が、最大で前記磁気抵抗検出素子の１つの列に対応し、同じ基板上の前記プッシュアーム減衰器または前記プルアーム減衰器の数と、前記磁気抵抗検出素子の列の数との間の関係が、ＮＡ≧ＮＳ＋２ｉであり、ここで、ＮＡは、前記プッシュアーム減衰器または前記プルアーム減衰器の数であり、ＮＳは、前記磁気抵抗検出素子の列の数であり、ｉは、正整数である、ことを特徴とする高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項２】
前記磁気抵抗検出素子がＧＭＲまたはＴＭＲ検出素子である、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項３】
前記プッシュアーム基板および前記プルアーム基板に関して、一方の基板の前記磁気抵抗検出素子のピン層の磁化方向がＸ軸の正の方向であり、他方の基板の前記磁気抵抗検出素子のピン層の磁化方向がＸ軸の負の方向である、ことを特徴とする請求項１または２に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項４】
外部から印加される磁界が存在しないとき、前記磁気抵抗検出素子は、チップ上の永久磁石、チップ上のコイル、二重交換相互作用、および形状異方性のうちの任意の１つまたは少なくとも２つの組み合わせによって磁化自由層の磁化方向を前記磁気抵抗検出素子のピン層の磁化方向に対して垂直になるようにバイアスすることができる、ことを特徴とする請求項３に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項５】
前記プッシュアームおよび前記プルアームの電気的接続によって構成される電気ブリッジが、ハーフブリッジ、フルブリッジ、または疑似ブリッジである、ことを特徴とする請求項１または２に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項６】
前記プッシュアームの前記磁気抵抗検出素子および前記プルアームの前記磁気抵抗検出素子は、数が同じであり、互いに平行である、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項７】
前記プッシュアーム減衰器および前記プルアーム減衰器は、数が同じであり、互いに平行である、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項８】
前記プッシュアーム減衰器および前記プルアーム減衰器の構成材料は、Ｎｉ、ＦｅおよびＣｏのうち１つ以上の元素を含む軟強磁性合金である、ことを特徴とする請求項１または７に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項９】
前記プッシュアームおよび前記プルアームの前記磁気抵抗検出素子における磁界の利得係数Ａｓｎｓが、１よりも小さい、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項１０】
前記プッシュアーム基板および前記プルアーム基板は、集積回路を備えており、あるいは集積回路を備える他の基板と接続される、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項１１】
前記集積回路は、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ、ＢＣＤＭＯＳまたはＳＯＩであり、前記プッシュアーム基板の前記集積回路上に前記プッシュアームが直接配置され、前記プルアーム基板の前記集積回路上に前記プルアームが直接配置されている、ことを特徴とする請求項１０に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項１２】
前記基板は、バイアス回路、利得回路、較正回路、温度補償回路および論理回路のうちの任意の１つまたはいくつかの応用回路を備えるＡＳＩＣチップである、ことを特徴とする請求項１に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【請求項１３】
前記論理回路は、デジタルスイッチング回路または回転角度の算出回路である、ことを特徴とする請求項１２に記載の高強度磁界用のプッシュプルブリッジ型磁気センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気センサの技術分野に関し、とくには高強度磁界用のプッシュプルブリッジ型磁気センサに関する。
【背景技術】
【０００２】
現代の工業および電子製品において、電流や位置、方向などの物理的パラメータを測定すべく磁界強度を検出するために、磁気センサが幅広く使用されている。先行技術において、検出素子としてホール素子、異方性磁気抵抗（ＡＭＲ）素子、または巨大磁気抵抗（ＧＭＲ）素子を使用する磁気センサなど、磁界および他のパラメータの測定に使用される多数の異なる種類のセンサが存在する。
【０００３】
ホール磁気センサは、高強度の磁界において動作できるが、感度が低い、電力の消費が大である、線形性に乏しい、などの欠点を有している。ＡＭＲ磁気センサは、ホール磁気センサよりも高い感度を有するが、製造プロセスが複雑であり、電力の消費が大であり、したがって高強度の磁界には適していない。ＧＭＲ磁気センサは、ホール磁気センサよりも高い感度を有するが、線形性の範囲が比較的狭く、したがって高強度の磁界にはやはり適していない。
【０００４】
ＴＭＲ（トンネル磁気抵抗）磁気センサは、近年になって工業的に適用されてきた新規な磁気抵抗効果センサであり、磁気多層膜材料のトンネル磁気抵抗効果を使用して磁界を検出し、ホール磁気センサやＡＭＲ磁気センサ、ＧＭＲ磁気センサと比べて、より高い感度、より少ない電力消費、より良好な線形性、およびより広い動作範囲を有している。しかし、既存のＴＭＲ磁気センサは、高強度の磁界での動作には依然として適しておらず、線形性の範囲も充分には広くない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目標は、先行技術に存在する課題を克服し、高強度磁界用のプッシュプルブリッジ型磁気センサを提供することにある。
【課題を解決するための手段】
【０００６】
上述の技術的目標を実現し、上述の技術的効果を達成するために、本発明は、高強度磁界用のプッシュプルブリッジ型磁気センサを提供し、このセンサは、プッシュアーム基板およびプルアーム基板と、
１つ以上の磁気抵抗検出素子の電気的接続によって構成された少なくとも１つのプッシュアームおよび１つ以上の磁気抵抗検出素子の電気的接続によって構成された少なくとも１つのプルアームと、
少なくとも１つのプッシュアーム減衰器および少なくとも１つのプルアーム減衰器と、を備え、
前記プッシュアームおよび前記プッシュアーム減衰器は前記プッシュアーム基板上に配置され、前記プルアームおよび前記プルアーム減衰器は前記プルアーム基板上に配置され、
前記プッシュアーム減衰器の長軸方向および前記プルアーム減衰器の長軸方向は、Ｙ軸方向であり、短軸方向はＸ軸方向であり、
前記プッシュアームの前記磁気抵抗検出素子が前記プッシュアーム減衰器の上方または下方に列にて配置され、前記プルアームの前記磁気抵抗検出素子が前記プルアーム減衰器の上方または下方に列にて配置され、
同じ基板上の前記磁気抵抗検出素子の磁化ピン層の磁化方向が同じであり、前記プッシュアーム基板および前記プルアーム基板の前記磁気抵抗検出素子の磁化ピン層の磁化方向は、反対向きであり、
前記プッシュアーム基板および前記プルアーム基板の前記磁気抵抗検出素子の感度方向がＸ軸方向である。
【０００７】
好ましくは、各々のプッシュアーム減衰器および各々のプルアーム減衰器のそれぞれの上方または下方の位置が、最大で前記磁気抵抗検出素子の１つの列に対応し、同じ基板上の前記プッシュアーム減衰器または前記プルアーム減衰器の数と、前記磁気抵抗検出素子の列の数との間の関係が、ＮＡ≧ＮＳ＋２ｉであり、ここで、ＮＡは、前記プッシュアーム減衰器または前記プルアーム減衰器の数であり、ＮＳは、前記磁気抵抗検出素子の列の数であり、ｉは、負でない整数である。
【０００８】
好ましくは、前記磁気抵抗検出素子がＧＭＲまたはＴＭＲ検出素子である。
【０００９】
好ましくは、前記プッシュアーム基板および前記プルアーム基板に関して、一方の基板の前記磁気抵抗検出素子のピン層の磁化方向がＸ軸の正の方向であり、他方の基板の前記磁気抵抗検出素子のピン層の磁化方向がＸ軸の負の方向である。
【００１０】
好ましくは、外部から印加される磁界が存在しないとき、前記磁気抵抗検出素子は、チップ上の永久磁石、チップ上のコイル、二重交換相互作用、および形状異方性のうちの任意の１つまたは少なくとも２つの組み合わせによって磁化自由層の磁化方向をバイアスすることができ、前記チップ上の永久磁石および前記チップ上のコイルによって生成される交差バイアス場の方向がＹ軸方向である。
【００１１】
好ましくは、前記プッシュアームおよび前記プルアームの電気的接続によって構成される電気ブリッジが、ハーフブリッジ、フルブリッジ、または疑似ブリッジである。
【００１２】
好ましくは、前記プッシュアームの前記磁気抵抗検出素子および前記プルアームの前記磁気抵抗検出素子は、数が同じであり、互いに平行である。
【００１３】
好ましくは、前記プッシュアーム減衰器および前記プルアーム減衰器は、数が同じであり、互いに平行である。
【００１４】
好ましくは、前記プッシュアーム減衰器および前記プルアーム減衰器は、細長い帯状の配列であり、その構成材料は、Ｎｉ、ＦｅおよびＣｏのうち１つまたは少なくとも２つの元素を含む軟強磁性合金である。
【００１５】
好ましくは、前記プッシュアームおよび前記プルアームの前記磁気抵抗検出素子における磁界の利得係数Ａｓｎｓが、１よりも小さい。
【００１６】
好ましくは、前記プッシュアーム基板および前記プルアーム基板は、集積回路を備えており、あるいは集積回路を備える他の基板と接続されている。
【００１７】
好ましくは、前記集積回路は、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ、ＢＣＤＭＯＳまたはＳＯＩであり、前記プッシュアーム基板の前記集積回路上に前記プッシュアームが直接配置され、前記プルアーム基板の前記集積回路上に前記プルアームが直接配置されている。
【００１８】
好ましくは、前記基板が、バイアス回路、利得回路、較正回路、温度補償回路および論理回路のうちの任意の１つまたはいくつかを備えるＡＳＩＣチップである。
【００１９】
好ましくは、前記論理回路が、デジタルスイッチング回路または回転角度の算出回路である。
【００２０】
先行技術と比べて、本発明は、以下の有益な効果を有し、すなわち電力の消費が少なく、オフセットが小さく、線形性が良好であり、動作範囲が広く、高強度の磁界内で動作することができる。さらに、この設計の感度は、単一チップの基準ブリッジ型の設計の最大感度の２倍に達することができる。
【図面の簡単な説明】
【００２１】
本発明の実施形態における技術的解決策をより分かりやすく示すために、実施形態の技術的説明において使用される必要がある図面を、以下で簡単に紹介する。当然ながら、以下で説明される図面は、本発明の一部の実施形態にすぎない。当業者であれば、いかなる進歩的な苦労も捧げることなく、これらの図面に従って他の図面を得ることができる。
【００２２】
【図１】先行技術におけるプッシュプルブリッジ型磁気センサの構造の概略図である。
【図２】本発明におけるプッシュプルブリッジ型磁気センサの構造の概略図である。
【図３】磁気抵抗検出素子の周囲の磁界の分布の図である。
【図４】磁気抵抗検出素子の位置と対応する利得係数との間の関係の曲線である。
【図５】磁気抵抗検出素子の応答曲線である。
【図６】本発明における減衰器の有無によるプッシュプルブリッジ型磁気センサの変換特性の曲線である。
【発明を実施するための形態】
【００２３】
本発明の概要を、図面および実施形態との組み合わせにおいて以下でさらに説明する。
【００２４】
図１は、先行技術における特許出願第２０１３１０３２５３３７．５号によって開示された単一チップのプッシュプルブリッジ型磁気センサの構造の概略図である。センサは、基板１と、入力および出力用のパッド６〜９と、基板１上に斜めに配置された複数のプッシュアーム磁束コンセントレータ１２およびプルアーム磁束コンセントレータ１３と、２つの隣り合うプッシュアーム磁束コンセントレータの間のすき間１４および２つの隣り合うプルアーム磁束コンセントレータの間のすき間１５にそれぞれ位置する磁気抵抗検出素子１０および１１とを備えている。磁気抵抗検出素子１０および１１のピン層の磁化方向は、同じである。このセンサは、容易に飽和し、高強度の磁界において使用することは不可能である。
【００２５】
実施形態
図２は、本発明におけるプッシュプルブリッジ型磁気センサの構造の概略図である。センサは、プッシュアーム基板２０と、プルアーム基板２１と、複数の磁気抵抗検出素子２２、４２と、複数のプッシュアーム減衰器２３およびプルアーム減衰器４１と、パッド２４〜３９とを備えており、磁気抵抗検出素子２２、プッシュアーム減衰器２３、およびパッド２４〜３１は、プッシュアーム基板２０上に配置され、磁気抵抗検出素子４２、プルアーム減衰器４１、およびパッド３２〜３９は、プルアーム基板２１上に配置され、プッシュアーム基板２０およびプルアーム基板２１は、方向を除いて同じである。プッシュアーム減衰器２３およびプルアーム減衰器４１の長軸方向はＹ軸方向であり、短軸方向はＸ軸方向である。パッド２４、２５、３６および３７は、それぞれ電源端子ＶＢｉａｓ、接地端子ＧＮＤ、ならびに電圧出力端子Ｖ＋およびＶ−として使用され、パッド２６〜２９は、それぞれパッド３４、３５、３８および３９に電気的に接続される。磁気抵抗検出素子２２、４２は、それぞれ互いに電気的に接続されてプッシュアームおよびプルアームを形成し、プッシュアーム減衰器２３およびプルアーム減衰器４１の下方に列にて配置されるが、必ずしも上述の位置に限られるわけではない。各々のプッシュアーム減衰器および各々のプルアーム減衰器は、それぞれ、最大で１列の磁気抵抗検出素子を下方に伴って配置されている。磁気抵抗検出素子の各列は、１つまたは少なくとも２つの磁気抵抗検出素子を含み得る。図２では、各列が、６つの磁気抵抗検出素子を含んでいる。プッシュアーム基板２０およびプルアーム基板２１の両側は、磁気抵抗検出素子２２、４２における磁界の分布がより一様になるように、下方に磁気抵抗検出素子２２、４２が配置されていない２つのプッシュアーム減衰器２３および２つのプルアーム減衰器４１をそれぞれ有している。当然ながら、必要に応じて、より多くのプッシュアーム減衰器および／またはプルアーム減衰器を、下方に配置される磁気抵抗検出素子を持たないように設定することができる。好ましくは、下方に磁気抵抗検出素子が配置されないこれらのプッシュアーム減衰器および／またはプルアーム減衰器は、プッシュアーム基板２０およびプルアーム基板２１の外側および真ん中の位置にそれぞれ位置する。必要であれば、これらのプッシュアーム減衰器および／またはプルアーム減衰器を、下方に磁気抵抗検出素子を備えて配置することもできる。同じ基板上のプッシュアーム減衰器またはプルアーム減衰器の数と、磁気抵抗検出素子の列の数との間の関係は、以下のとおり、すなわちＮＡ≧ＮＳ＋２ｉであり、ここで、ＮＡは、プッシュアーム減衰器またはプルアーム減衰器の数であり、ＮＳは、磁気抵抗検出素子の列の数であり、ｉは、負でない整数である。また、磁気抵抗検出素子２２、４２を、プッシュアーム減衰器２３およびプルアーム減衰器４１の上方に列にて配置することも可能である。この状況は、図２には示されていない。
【００２６】
同じ基板上の各々の磁気抵抗検出素子２２および各々の磁気抵抗検出素子４２のピン層の磁化方向は、同じである。しかしながら、磁気抵抗検出素子２２のピン層の磁化方向および磁気抵抗検出素子４２のピン層の磁化方向は、反対向きであって、それぞれ１００、１０１であり、磁化方向１０１は、Ｘ軸方向と同じであり、磁化方向１００は、Ｘ軸方向と反対である。磁気抵抗検出素子２２、４２の感度方向はＸ軸方向であり、磁気抵抗検出素子２２、４２はＧＭＲまたはＴＭＲ検出素子であってよく、磁気抵抗検出素子２２、４２は、同じ数であり、互いに平行である。また、外部から加えられる磁界が存在しないとき、磁気抵抗検出素子は、磁化方向がピン層の磁化方向に対して垂直になり、オンチップの永久磁石およびオンチップのコイルによって生成される交差バイアス場の方向がＹ軸方向になるように、チップ上の永久磁石、チップ上のコイル、二重交換相互作用、および形状異方性、あるいはこれらの任意の組み合わせによって磁化自由層の磁化方向をバイアスすることができる。磁気抵抗検出素子２２および磁気抵抗検出素子４２における交差バイアス場の方向は、反対向き、すなわち一方の方向がＹ軸の正の方向に沿い、他方の方向がＹ軸の負の方向に沿うものでもよく、あるいは、磁気抵抗検出素子２２および磁気抵抗検出素子４２における交差バイアス場の方向は、同じ向き、すなわち両方ともＹ軸の正の方向またはＹ軸の負の方向に沿うものでもよい。
【００２７】
プッシュアーム減衰器２３の数は、プルアーム減衰器４１の数と同じであり、それは、図２に示された通りの１２個など、１つ以上であってよい。それらは互いに平行であり、細長い帯状の配列であり、その構成材料は、Ｎｉ、ＦｅおよびＣｏのうち１つまたはいくつかの元素で構成されるグループから選択される軟強磁性合金であるが、上述の材料に限られない。プッシュアーム基板２０およびプルアーム基板２１に、集積回路をプリントすることができ、あるいはプッシュアーム基板２０およびプルアーム基板２１を、集積回路がプリントされた他の基板と接続することができる。好ましくは、プリントされた集積回路が、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ、ＢＣＤＭＯＳまたはＳＯＩであり得る。プッシュアーム基板２０およびプルアーム基板２１に集積回路がプリントされる場合、プッシュアームおよびプルアームを、対応する基板の集積回路上に直接配置することができる。また、プッシュアーム基板２０およびプルアーム基板は、バイアス、利得、較正、温度補償および論理のうち任意の１つまたはいくつかの応用回路を備えるＡＳＩＣチップであってよく、論理回路は、デジタルスイッチング回路または回転角度の算出回路であってもよいが、上述の回路に限られない。
【００２８】
本実施形態では、入力および出力の接続を実行するためにパッドリードボンディングが採用されており、フリップチップパッケージング、ボールグリッドアレイパッケージング、ウエハレベルパッケージング、およびオンボードチップパッケージングなどの半導体パッケージング方法も採用可能である。
【００２９】
図３は、外部から印加された磁界における減衰器２３の下方の磁気抵抗検出素子２２の周囲の磁界の分布の図である。この図では、外部から印加された磁界の方向が、１０２である。この図から、減衰器２３を通過する磁界の強度が大きく減衰されることが看取できる。したがって、たとえ高強度の外部磁界が印加される場合でも、磁気抵抗検出素子２２の有効に動作できる磁界の範囲内である限りにおいて、磁界を検出できる。したがって、たとえ本発明におけるプッシュプルブリッジ型磁気センサが高強度の磁界に配置されても、センサによって検出される磁界の大きさは、減衰された磁界であり、それがセンサの飽和の限界を超えない限りにおいて、センサは依然として正常に機能し得る。磁気抵抗検出素子４２の周囲の磁界の分布は図３と同じであるため、ここで繰り返して説明はしない。
【００３０】
図４は、磁気抵抗検出素子２２、４２の位置と対応する利得係数との間の関係の曲線である。この図の曲線４０から、磁気抵抗検出素子２２、４２の位置における磁界の利得係数Ａｓｎｓが１よりも小さいことを見て取れる。この曲線から、減衰器２３を通過する磁界の強度が大きく減衰されるという結論も得られる。
【００３１】
図５は、磁気抵抗検出素子２２、４２の応答曲線である。外部から印加される磁界の方向１０２が、ピン層の磁化方向４７に平行であると同時に、外部から印加される磁界の強度が−Ｂｓ＋Ｂｏ  ５１よりも大きい場合、磁化自由層の磁化方向４６は、外部から印加される磁界の方向１０２に平行であり、さらにピン層の磁化方向４７に平行であり、この状況において、磁気抵抗検出素子の磁気抵抗は最小であり、すなわちＲＬ  ４８である。外部から印加される磁界の方向１０２が、ピン層の磁化方向４７に逆平行であると同時に、外部から印加される磁界の強度がＢｓ＋Ｂｏ  ５２よりも大きい場合、磁化自由層の磁化方向４６は、外部から印加される磁界の方向１０２に平行であり、さらにピン層の磁化方向４７に逆平行であり、この状況において、磁気抵抗検出素子の磁気抵抗は最大であり、すなわちＲＨ  ４９である。外部から印加される磁界１０２の強度がＢｏ  ５０である場合、磁化自由層の磁化方向４６は、ピン層の磁化方向４７に垂直であり、この状況において、磁気抵抗検出素子の磁気抵抗はＲＬ  ４８とＲＨ  ４９の中央、すなわち（ＲＬ＋ＲＨ）／２である。−Ｂｓ＋Ｂｏ  ５１とＢｓ＋Ｂｏ  ５２との間の磁界が、センサの測定範囲である。この図から、曲線５３が−Ｂｓ＋Ｂｏ  ２５とＢｓ＋Ｂｏ  ２６との間で線形であり、抵抗の変化率が（ＲＨ−ＲＬ）／ＲＬ×１００％＝ΔＲ／ＲＬ×１００％であることを見て取れる。
【００３２】
ＴＭＲ検出素子において、最高抵抗変化率は２００％に達しうる。ＧＭＲ素子において、最高抵抗変化率は１０％にすぎない。
【００３３】
図６は、磁気抵抗検出素子がＴＭＲ検出素子である場合の、本発明における減衰器の有無によるプッシュプルブリッジ型磁気センサの変換特性の曲線である。曲線４３は、減衰器のない状況に相当し、曲線４４は、減衰器がある状況に相当する。この図の横軸は、外部から印加される磁界の大きさであり、縦軸は、電源電圧に対するセンサ出力電圧の比である。２つの曲線を比較することによって、減衰器を使用すると、センサの線形な動作範囲が明らかに広くなり、線形性がより良好であり、曲線の原点からの上下対称性がより良好であり、すなわちオフセットがより小さいことが分かる。
【００３４】
以上の検討は、電気ブリッジがフルブリッジである状況に焦点を合わせている。ハーフブリッジと疑似ブリッジの動作原理は、フルブリッジの動作原理と同じであるため、ここでは繰り返しの説明は省略する。上記で得られた結論は、ハーフブリッジまたは疑似ブリッジの構造を有するプッシュプルブリッジ型磁気センサにも適する。
【００３５】
上述した実施形態は、あくまでも本発明の好ましい実施形態にすぎず、本発明を限定するものではない。当業者であれば、本発明に対して種々の改変および変種が可能である。本発明の技術的思想および原理の範囲内で行われるすべての改変、均等な置き換え、改善などは、本発明の保護範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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