【事件の表示】
　特許第３３２９２１２号「アクティブマトリクス表示装置」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３２９２１２号の請求項１に係る特許を維持する。
【理　由】
【1】手続の経緯
　特許第3329212号の請求項1に係る発明は、平成8年11月8日に出願され、平成14年7月19日に設定登録がなされ、その後、セイコーエプソン株式会社より特許異議申立がなされ、平成15年5月27日付け取消理由通知に対して、応答期間内である平成15年7月28日に特許異議意見書の提出と共に訂正請求がなされたものである。
　
【2】訂正の適否についての判断
【2-1】訂正の要旨
　特許権者が求めている訂正の内容は、以下のとおりである。
　特許請求の範囲の請求項1において、「薄膜トランジスタとインバータとから構成され、前記一次クロック信号と…(中略)...位相調整部」とあるのを、特許請求の範囲の減縮を目的として、「前記一次クロック信号と同一または前記一次クロック信号に同期する別の二次クロック信号に対する前記一次サンプリングパルスの位相調整を行い、前記位相調整後の一次サンプリングパルスである位相調整パルスを出力する位相調整部」と訂正し、さらに、「を有することを特徴とする」とあるのを、「を有し、前記位相調整部は、ソース電極が第1の電源に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタのドレイン電極にソース電極が接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第2の電源に接続された第3の薄膜トランジスタと、前記第2,第3の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第1のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されていることを特徴とする」と訂正する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書の段落【0024】の記載を、「本発明では上記課題を解決するために、行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素と、前記ゲート線を線順次走査して一水平期間毎に一行分の前記画素を選択する垂直走査回路と、一水平期間内で映像信号を前記信号線に供給し、選択された一行分の前記画素に点順次で前記映像信号の書き込みを行う水平走査回路と、を備えたアクティブマトリクス表示装置において、前記水平走査回路内部にあって、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力するシフトレジスタと、前記一次クロック信号と同一または前記一次クロック信号に同期する別の二次クロック信号に対する前記一次サンプリングパルスの位相調整を行い、前記位相調整後の一次サンプリングパルスである位相調整パルスを出力する位相調整部と、前記位相調整部の各出力段に接続され前記位相調整パルスに応じて開閉動作をし、前記一次クロック信号または前記二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する一次スイッチ群と、前記信号線の一端に接続された前記二次サンプリングパルスに応じて開閉動作をし、外部入力された前記映像信号を前記信号線に供給する二次スイッチ群とを有し、前記位相調整部は、ソース電極が第1の電源に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタのドレイン電極にソース電極が接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第2の電源に接続された第3の薄膜トランジスタと,前記第2、第3の 薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第1のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されていることを特徴とするアクティブマトリクス表示装置が提供される。」と訂正する。
　
【2-2】訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項は、「位相調整部の構成」の構成を段落【0038】〜【0040】の記載事項の範囲内で技術的に限定すること、及び、それによって不明りょうとなる記載の釈明を目的とするものである。
　よって、上記訂正は、特許請求の範囲の減縮及び不明りょうとなる記載の釈明を目的とし、願書に添付した明細書及び図面に記載した事項の範囲でする訂正であり、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
【2-3】むすび
　以上のとおりであるから、上記訂正は、特許法第120条の4第2項ただし書並びに同条第3項で準用する第126条第2項及び第3項の規定に適合するので、当該訂正を認める。
　
【3】特許異議の申立てについての判断
【3-1】本件発明
　訂正された本件の請求項1に係る発明(以下、「本件発明」という。)は、全文訂正明細書の特許請求の範囲に記載された以下のものである。
　「行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素と、前記ゲート線を線順次走査して-水平期間毎に一行分の前記画素を選択する垂直走査回路と、一水平期間内で映像信号を前記信号線に供給し、選択された一行分の前記画素に点順次で前記映像信号の書き込みを行う水平走査回路と、を備えたアクティブマトリクスにおいて、
　前記水平走査回路内部にあって、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力するシフトレジスタと、
　前記一次クロック信号と同一または前記一次クロック信号に同期する別の二次クロック信号に対する前記一次サンプリングパルスの位相調整を行い、前記位相調整後の一次サンプリングパルスである位相調整パルスを出力する位相調整部と、
　前記位相調整部の各出力段に接続され前記位相調整パルスに応じて開閉動作をし、前記一次クロック信号または前記二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する一次スイッチ群と、
　前記信号線の一端に接続され前記二次サンプリングパルスに応じて開閉動作をし、外部入力された前記映像信号を前記信号線に供給する二次スイッチ群とを有し、
　前記位相調整部は、ソース電極が第1の電源に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタのドレイン電極にソース電極が接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第2の電源に接続された第3の薄膜トランジスタと、前記第2,第3の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第1のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されている
　ことを特徴とするアクティブマトリクス表示装置。」
　
【3-2】申立ての理由の概要
　特許異議申立人は、訂正前の請求項1に係る発明は、下記刊行物1に記載された発明であり、特許法第29条第1項第3号に該当し、また、下記刊行物1、2に記載された発明に基づいて、当業者が容易に発明をすることができたものであり、特許法第2 9条第1項及び第2項の規定により特許を受けることができないものであるから、取り消されるべきものである旨主張する。
　
刊行物1: 特開平8-286640号公報
刊行物2:「CMOSVLSI設計の原理」丸善株式会社、(昭和63年8月30日)平成11年第5刷発行、第135〜151頁
　
【3-3】刊行物の開示事項
刊行物1:特開平8-286640号公報
【0008】〜【0010】
　「【0008】図10は、ロット甲とロット乙について画素の表示状態を模式的に表わしている。ロット甲ではS1の画素にグレイレベル(V1)が書き込まれ、S2の画素にも同様にグレイレベル(V2)が書き込まれる。これに対しロット乙ではS1の画素に黒レベル(Vo)が書き込まれ、S2の画素に白レベル(0V)が書き込まれる。本来、映像信号Videoに従って1画素(1ドット)だけ黒表示を行なうべきであるのに対し、ロット甲のアクティブマトリクス表示装置ではそれが実現されていない。つまり、ロット甲の様なサンプリングパルスのタイミングでは解像度が劣化するという問題がある。特に、1ドット毎のサンプリングではなく、例えば3ドット同時サンプリング等の駆動方式を採用した場合、所謂「ゴースト」が発生してしまう。この様に、製造プロセス上のばらつき等でサンプリングパルスの発生タイミングが位相シフトすると、解像度劣化や「ゴースト」を発生させてしまう。図5に示した様に、サンプリングパルスB1,B2,B3,...,のばらつきは、シフトレジスタ103のフリップフロップ転送段からHSWドライバ(出力段)の間のトランジスタばらつきが重畳されて起きる。HSWドライバまでのトランジスタ素子数をなるべく少なくすればサンプリングパルスのばらつきは減少可能である。しかしながら、実際にはHCK,HCKXの立ち上がり及び立ち下がりのエッジから、シフトレジスタ103の出力A1,A2,A3,...,さらに論理回路104を通過するまでの間に遅延が生じ、結局HSWに印加されるサンプリングパルスB1,B2,B3,...はこれらが重畳されて遅延する為、ロット間や素子領域間でばらつきが生じる。以上の様に、点順次駆動型のアクティブマトリクス表示装置では、映像信号をサンプリングする際、水平スイッチHSWを開閉駆動するサンプリングパルスにばらつきが生じる。この為、本来その時間にサンプリングしなければならないはずが、そこよりずれた時間でサンプリングしてしまう為、解像度劣化やゴースト等を引き起す。又、映像信号に僅かに残留している同期ノイズ(サンプルホールドノイズ、クロックノイズ)を、ばらついたサンプリングパルスでサンプリングする為、所謂「縦筋」が生じ画像品位を損なう。このサンプリングパルスのばらつきは、シフトレジスタの転送段からHSWの間に介在する論理構成された各トランジスタ素子の個々のばらつきが重畳されて起きる。
【0009】
【課題を解決するための手段】上述した従来技術の課題に鑑み、本発明は水平スイッチを開閉駆動するサンプリングパルスの位相ばらつきを除去して、ゴースト、解像度劣化、縦筋等の画像品位低下を抑制する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち、本発明にかかるアクティブマトリクス表示装置は基本的な構成として、行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素とを備えている。又、垂直走査回路を内蔵しており、各ゲート線を線順次走査し一水平期間毎に一行分の画素を選択する。さらに、水平走査回路を内蔵しており、一水平期間内で映像信号を各信号線に供給し、選択された一行分の画素に点順次で映像信号の書き込みを行なう。特徴事項として、前記水平走査回路はシフトレジスタと一次スイッチ群と二次スイッチ群とで構成されている。該シフトレジスタは外部から入力さ
れた一次クロック信号に応じて動作し順次一次サンプリングパルスを出力する。該一次スイッチ群は各該シフトレジスタの各段に接続され、該一次サンプリングパルスに応じて開閉動作し該一次クロック信号と同一又は別の二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する。該二次スイッチ群は各信号線の一端に接続され該二次サンプリングパルスに応じて開閉動作し、外部入力された映像信号を各信号線に供給する。
【0010】好ましくは、前記シフトレジスタと前記一次スイッチ群との間にバッファが介在しており、該二次クロック信号に対する該一次サンプリングパルスの位相調整を行なう。又好ましくは、前記一次スイッチ群と前記二次スイッチ群との間にバッファが介在しており、該二次サンプリングパルスは該バッファを介して個々の二次スイッチを開閉駆動する。」
【0013】
　「【0013】これに対し、水平走査回路2は一水平期間内で映像信号Videoを各信号線S1,S2,S3,...,に順次サンプリングし、選択された一行分の画素PXLに点順次で映像信号Videoの書き込みを行なう。水平走査回路2はシフトレジスタ3と複数のクロックスイッチCKSW1,CKSW2,CKSW3,...,からなる一次スイッチ群と、複数の水平スイッチHSW1,HSW2,HSW3,...,からなる二次スイッチ群とを含んでいる。シフトレジスタ3はフリップフロップFFの多段接続からなり、外部から入力されたHCK,HCKXからなる一次クロック信号に応じて動作し、水平スタート信号HSTを順次転送する事により、FFの各段毎に一次サンプリングパルスA1,A2,A3,...,を逐次出力する。複数のクロックスイッチCKSW1,CKSW2,CKSW3,...,はシフトレジスタ3の各段に接続され、一次サンプリングパルスA1,A2,A3,...,に応じて開閉動作し、一次クロック信号HCK,HCKXと同一又は別の二次クロック信号CK,CKXをサンプリングして、順次二次サンプリングパルスB1,B2,B3,...,を生成する。複数の水平スイッチHSW1,HSW2,HSW3,...,は各信号線S1,S2,S3,...,の一端に接続され、二次サンプリングパルスB1,B2,B3,...,に応じて開閉動作し、外部入力された映像信号Videoを各信号線に順次サンプリングする。場合によっては、シフトレジスタ3の各出力段と各クロックスイッチCKSWとの間にバッファを介在させ、二次クロック信号CK,CKXに対する一次サンプリングパルスAの位相調整を行なっても良い。又、各クロックスイッチCKSWと各水平スイッチHSWとの間にバッファを介在させ、二次サンプリングパルスBはこのバッファを介して個々の水平スイッチHSWを開閉駆動する様にしても良い。なお、本例ではCKSW及びHSWはアナログスイッチで構成されているが、これを論理回路構成としても良い。」
【0015】
　「【0015】図3は、図1に示したアクティブマトリクス表示装置に含まれる水平走査回路の具体的な構成例を示す回路図である。図示する様に、シフトレジスタ3はCMOSトランジスタを組み合わせたフリップフロップFFを多段接続した構成となっている。又、各CKSWは一対のトランスミッションゲート素子からなり、各FFの出力バッファから供給された一次サンプリングパルスAにより開閉制御される。又、各HSWは1個のトランスミッションゲート素子からなり、対応するCKSWからバッファを介して供給された二次サンプリングパルスBにより開閉制御される。本例では、CKSWに供給されるCKX,CKと、シフトレジスタ3に供給されるHCK,HCKXは別ラインを介して外部から供給されているが、共用しても構わない。又、CKSWはCMOSトランジスタからなるトランスミッションゲート素子を用いているが、Pチャネル型トランジスタ又はNチャネル型トランジスタのみからなるスイッチでも構わない。各CKSWをドライブする一次サンプリングパルスAは、CK,CKXに対して図2に示した位相状態となる様に、シフトレジスタ3の各段に含まれる出力バッファのサイズ等を決める。又、HSWの負荷が重い時は、図示する様にCKSWの後にバッファを設ける様にしても良い。」
　
刊行物2:
　刊行物2の149頁、図5.16には、n型トランジスタとp型トランジスタとを用いたインバータの回路図が示されている。
　
【3-4】対比・判断
　本件発明は、「位相調整部は、ソース電極が第1の電源に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタのドレイン電極にソース電極が接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第2の電源に接続された第3の薄膜トランジスタと、前記第2,第3の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第1のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されている」ことを技術事項としている。そして、このような位相調整部によりサンプリングパルスとビデオラインからの映像信号とのそれぞれの位相が整合される。
　しかし、刊行物1,2には、インバータ自体は示されているが、本件発明の「ソース電極が第1の電源に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタのドレイン電極にソース電極が接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第2の電源に接続された第3の薄膜トランジスタと、前記第2,第3の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータ」とからなる構成は開示されておらず、また、当該構成を示唆する記載もない。
　そして、本件発明は、前記構成により、本件の特許明細書に記載された特有の効果を奏するものと認められる。
　よって、刊行物1〜2に記載された発明を根拠としては、本件発明が、特許法第29条第1項第3号に該当し同項の規定に違反して特許されたということはできず、また、特許法第29条第2項に違反して特許されたものということもできない。
　
【3-5】むすび
　以上のとおりであるから、特許異議申立の理由及び証拠方法によっては、本件の請求項1に係る発明の特許を取り消すことはできない。
　また、他に本件の請求項1に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年１０月３０日（２００３．１０．３０）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
アクティブマトリクス表示装置
（５７）【特許請求の範囲】
　【請求項１】　行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素と、前記ゲート線を線順次走査して一水平期間毎に一行分の前記画素を選択する垂直走査回路と、一水平期間内で映像信号を前記信号線に供給し、選択された一行分の前記画素に点順次で前記映像信号の書き込みを行う水平走査回路と、を備えたアクティブマトリクスにおいて、
　前記水平走査回路内部にあって、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力するシフトレジスタと、
　前記一次クロック信号と同一または前記一次クロック信号に同期する別の二次クロック信号に対する前記一次サンプリングパルスの位相調整を行い、前記位相調整後の一次サンプリングパルスである位相調整パルスを出力する位相調整部と、
　前記位相調整部の各出力段に接続され前記位相調整パルスに応じて開閉動作をし、前記一次クロック信号または前記二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する一次スイッチ群と、
　前記信号線の一端に接続され前記二次サンプリングパルスに応じて開閉動作をし、外部入力された前記映像信号を前記信号線に供給する二次スイッチ群と
を有し、
　
前記位相調整部は、ソース電極が第１の電源に接続された第１の薄膜トランジスタと、前記第１の薄膜トランジスタのドレイン電極にソース電極が接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第２の電源に接続された第３の薄膜トランジスタと、前記第２，第３の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第１のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されている
　ことを特徴とするアクティブマトリクス表示装置。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明はアクティブマトリクス表示装置に関し、特に行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素と、ゲート線を線順次走査して一水平期間毎に一行分の画素を選択する垂直走査回路と、一水平期間内で映像信号を信号線に供給して選択された一行分の画素に点順次で映像信号の書き込みを行う水平走査回路と、を備えたアクティブマトリクス表示装置に関する。
　【０００２】
　【従来の技術】
　液晶ディスプレイは、薄型化が容易で消費電力が小さく、カラー化しやすいといった特徴を持ち、ＯＡ機器等の表示画面に幅広く用いられている。また、近年はアクティブマトリクス液晶ディスプレイ（ＡＭ−ＬＣＤ：Ａｃｔｉｖｅ　Ｍａｔｒｉｘ−Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）が主流になっている。これは表示のドット１つひとつにトランジスタやダイオードなど、電圧を加えるためのスイッチが配置してあるもので、コントラストや応答速度、色純度などが優れている。
　【０００３】
　図６は、アクティブマトリクス液晶ディスプレイの構成図である。アクティブマトリクス液晶ディスプレイは、行状のゲート線Ｇと、列状の信号線Ｓ１、Ｓ２、Ｓ３、…と両者の各交差部に配された行列状の画素ＰＸＬとを備えている。
　【０００４】
　個々の画素ＰＸＬは、薄膜トランジスタＴｒ等からなるスイッチング素子により駆動される。薄膜トランジスタＴｒのゲート電極は対応するゲート線Ｇに接続され、ソース電極は対応する信号線Ｓに接続され、ドレイン電極は対応する画素ＰＸＬに接続されている。
　【０００５】
　アクティブマトリクス液晶ディスプレイは、画素ＰＸＬ等に加え、垂直走査回路１０及び水平走査回路２０を内蔵している。垂直走査回路１０は各ゲート線Ｇを線順次走査し、一水平期間毎に１行分の画素ＰＸＬを選択する。すなわち垂直走査回路１０は、一水平期間毎に選択パルスを各ゲート線Ｇに出力し、同一ライン上の薄膜トランジスタＴｒを導通状態にする。
　【０００６】
　また、水平走査回路２０は一水平期間内でビデオラインから映像信号を各信号線Ｓ１、Ｓ２、Ｓ３、…に順次サンプリングし、選択された一行分の画素ＰＸＬに点順次で映像信号の書き込みを行う。この水平走査回路２０は、フリップフロップＦＦを多段接続したシフトレジスタ２０ａを有している。
　【０００７】
　シフトレジスタ２０ａは外部から供給される一対の互いに逆相な水平クロックＨＣＫ、ＨＣＫＸに応じて動作し、同じく外部から供給される水平スタート信号ＨＳＴを順次転送して、各段毎にサンプリングパルスＡ１、Ａ２、Ａ３、…を出力する。サンプリングパルスＡ１、Ａ２、Ａ３、…は、波形整形用の論路回路７０ａ、７０ｂ、７０ｃ、…を介して最終的なサンプリングパルスＢ１、Ｂ２、Ｂ３、…が得られる。
　【０００８】
　各信号線Ｓ１、Ｓ２、Ｓ３、…には水平スイッチＨＳＷ１、ＨＳＷ２、ＨＳＷ３、…が各々接続されており、共通のビデオラインを介して外部から映像信号の供給を受ける。そして、各水平スイッチＨＳＷ１、ＨＳＷ２、ＨＳＷ３、…は各々対応するサンプリングパルスＢ１、Ｂ２、Ｂ３、…により順次開閉動作し、映像信号を対応する信号線Ｓ１、Ｓ２、Ｓ３、…に順次サンプリングする。
　【０００９】
　図７は、アクティブマトリクス液晶ディスプレイの動作を説明するタイミングチャートである。水平スタート信号ＨＳＴは単発のパルスである。これに対し水平クロック信号ＨＣＫ、ＨＣＫＸは互いに逆相の矩形波であり、シフトレジスタ２０ａはこれに応じて動作し、ＨＳＴを順次転送してサンプリングパルスＡ１、Ａ２、Ａ３、…を順次出力する。
　【００１０】
　これらのサンプリングパルスＡ１、Ａ２、Ａ３、…は、シフトレジスタ２０ａの各段毎に設けた論理回路７０ａ、７０ｂ、７０ｃ、…により波形整形され、互いに時間的に分離した最終的なサンプリングパルスＢ１、Ｂ２、Ｂ３、…が得られる。
　【００１１】
　そして、水平スイッチＨＳＷ１、ＨＳＷ２、ＨＳＷ３、…は、サンプリングパルスＢ１、Ｂ２、Ｂ３、…に応じて順次開閉し、映像信号を対応する信号線にサンプリングする。
　【００１２】
　したがって、画素ＰＸＬに映像信号の電圧レベルを設定するためには、サンプリングパルスＢ１、Ｂ２、Ｂ３、…とビデオラインからの映像信号とのそれぞれの位相が整合する必要がある。
　【００１３】
　ところが、アクティブマトリクス液晶ディスプレイには製造プロセス上で素子間にばらつきがあり、また、サンプリングパルスＢ１、Ｂ２、Ｂ３、…が生成する過程では、ＨＣＫとＨＣＫＸの立ち上がり及び立ち下がりのエッジからシフトレジスタ２０ａがサンプリングパルスＡ１、Ａ２、Ａ３、…を出力するまでの間と、さらに論理回路７０ａ、７０ｂ、７０ｃ、…を通過するまでの間とに遅延が生じる。したがって、サンプリングパルスＢ１、Ｂ２、Ｂ３…の位相がそれぞればらついてしまう。
　【００１４】
　このため、サンプリングしなければならない本来の時間からずれた時間でサンプリングしてしまい解像度劣化やゴースト等を引き起こしてしまう。よって、サンプリングパルスの位相ばらつきを抑制する必要がある。
　【００１５】
　図８は、従来のサンプリングパルスの位相ばらつきを除去するアクティブマトリクス液晶ディスプレイの簡略構成図である。基本的な構成は図６で説明したアクティブマトリクス液晶ディスプレイと同じであり、行状のゲート線Ｇと列状の信号線Ｓと、両者の各交差部に配された行列状の画素ＰＸＬと、を備えている。また、垂直走査回路１０を内蔵しており、各ゲート線Ｇを線順次走査し、１水平期間毎に１行分の画素ＰＸＬを選択する。さらに、水平走査回路２０を内蔵しており１水平期間内で映像信号を各信号線に供給し、選択された１行分の画素ＰＸＬに点順次で映像信号の書き込みを行う。
　【００１６】
　また、特徴的な構成としてシフトレジスタ２０ａの出力にＣＫＳＷを設けている。ＣＫＳＷは、シフトレジスタ２０ａに接続されサンプリングパルスＡに応じて開閉動作し、ＨＣＫ、ＨＣＫＸと同一または別のクロックであるＣＫ、ＣＫＸをサンプリングしてサンプリングパルスＢを生成する。
　【００１７】
　水平スイッチＨＳＷは信号線Ｓの一端に接続され、サンプリングパルスＢに応じて開閉動作し、外部入力された映像信号を信号線に順次サンプリングする。図９は、サンプリングパルスの位相ばらつきを除去するアクティブマトリクス液晶ディスプレイの動作を説明するタイミングチャートである。水平スタート信号ＨＳＴは単発のパルスである。これに対し水平クロック信号ＨＣＫ、ＨＣＫＸは互いに逆相の矩形波であり、シフトレジスタ２０ａはこれに応じて動作し、ＨＳＴを順次転送してサンプリングパルスＡを出力する。
　【００１８】
　ＣＫとＣＫＸは、互いに逆相の矩形波からなる。なお、ＨＣＫとＣＫ及びＨＣＫＸとＣＫＸは、それぞれ同一の波形を有しており共用してもよい。ＣＫＳＷはサンプリングパルスＡに応じて開閉動作し、サンプリングパルスＡ内に含まれる１個または複数個のＣＫＸパルスまたはＣＫパルスを取り出す。図では、サンプリングパルスＡ内に含まれる１個のＣＫＸパルスを取り出してサンプリングパルスＢを生成している。
　【００１９】
　このようにＨＳＷをドライブするためのサンプリングパルスＢは、もとのクロック信号ＣＫまたはＣＫＸから取り出すため、サンプリングパルスＡに比べてばらつきは少なくなる。
　【００２０】
　【発明が解決しようとする課題】
　しかし、上記のような従来技術では、シフトレジスタ２０ａの出力であるサンプリングパルスＡとＣＫＸとのそれぞれの位相がずれると、サンプリングパルスＢの位相ばらつきが発生してしまう。
　【００２１】
　図１０は、サンプリングパルスＢの位相ばらつき発生を説明するタイミングチャートである。サンプリングパルスＡとＣＫＸとの位相がｔずれている。サンプリングパルスＢは、サンプリングパルスＡ内に含まれるＣＫＸパルスとして取り出されるから、サンプリングパルスＡが図のようにオフした場合には、サンプリングパルスＢもオフしてしまう。
　【００２２】
　したがって、サンプリングパルスＡがばらつくとサンプリングパルスＢの位相もばらついてしまう。このような位相ばらつきは、解像度劣化やゴースト等を引き起こす原因となっていた。
　【００２３】
　本発明はこのような点に鑑みてなされたものであり、水平スイッチをドライブするサンプリングパルスの位相ばらつきを抑制するアクティブマトリクス表示装置を提供することを目的とする。
　【００２４】
　【課題を解決するための手段】
　本発明では上記課題を解決するために、行状のゲート線と、列状の信号線と、両者の各交差部に配された行列状の画素と、前記ゲート線を線順次走査して一水平期間毎に一行分の前記画素を選択する垂直走査回路と、一水平期間内で映像信号を前記信号線に供給し、選択された一行分の前記画素に点順次で前記映像信号の書き込みを行う水平走査回路と、を備えたアクティブマトリクス表示装置において、前記水平走査回路内部にあって、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力するシフトレジスタと
、前
を有し、前記位相調整部は、ソース電極が第１の電源に接続された第１の薄膜トランジスタと、前記第１の薄膜トランジスタのドレイン電極にソース電極が接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタとゲート電極およびドレイン電極がそれぞれ接続され、ソース電極が第２の電源に接続された第３の薄膜トランジスタと、前記第２，第３の薄膜トランジスタの各ドレイン電極に入力端子が接続されたインバータとから構成され、前記第１のトランジスタのゲート電極が前記一次スイッチ群のスイッチの出力端子に接続されている
ことを特徴とするアクティブマトリクス表示装置が提供される。
　【００２５】
　ここで、シフトレジスタは、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力する。位相調整部は、一次クロック信号と同一または別の二次クロック信号に対する一次サンプリングパルスの位相調整を行い、位相調整後の一次サンプリングパルスである位相調整パルスを出力する。一次スイッチ群は、位相調整部の各出力段に接続され位相調整パルスに応じて開閉動作をし、一次クロック信号または二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する。二次スイッチ群は、信号線の一端に接続された二次サンプリングパルスに応じて開閉動作をし、外部入力された映像信号を信号線に供給する。
　【００２６】
　【発明の実施の形態】
　以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明のアクティブマトリクス表示装置の原理図である。アクティブマトリクス表示装置は、行状のゲート線Ｇと、列状の信号線Ｓと、両者の各交差部に配された行列状の画素６ａ、６ｂ、…と、を有している。また、垂直走査回路１は、ゲート線Ｇを線順次走査して一水平期間毎に一行分の画素６ａ、６ｂ、…を選択する。水平走査回路２は、一水平期間内で映像信号を信号線Ｓに供給し、選択された一行分の画素６ａ、６ｂ、…に点順次で映像信号の書き込みを行う。
　【００２７】
　シフトレジスタ２ａは、水平走査回路２内部にあって、外部から入力された一次クロック信号に応じて動作し、順次一次サンプリングパルスを出力する。位相調整部３は、一次クロック信号と同一または一次クロック信号に同期する別の二次クロック信号に対する一次サンプリングパルスの位相調整を行い、位相調整後の一次サンプリングパルスである位相調整パルスを出力する。図では二次クロック信号に対する一次サンプリングパルスの位相調整を行っている。
　【００２８】
　一次スイッチ群４は、位相調整部３の各出力段に接続され位相調整パルスに応じて開閉動作をし、一次クロック信号または二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する。図では二次クロック信号をサンプリングして二次サンプリングパルスを生成している。二次スイッチ群５は、信号線Ｓの一端に接続された二次サンプリングパルスに応じて開閉動作をし、外部入力された映像信号を信号線Ｓに供給する。
　【００２９】
　次に、動作について説明する。図２は、アクティブマトリクス表示装置の動作手順を示すフローチャートである。
〔Ｓ１〕シフトレジスタ２ａは、外部から入力された一次クロック信号に応じて動作し、一次サンプリングパルスを順次出力する。
〔Ｓ２〕位相調整部３は、一次クロック信号と同一または別の二次クロック信号に対する一次サンプリングパルスの位相調整を行い、位相調整後の一次サンプリングパルスである位相調整パルスを出力する。
〔Ｓ３〕一次スイッチ群４は、位相調整部３の各出力段に接続され一次サンプリングパルスに応じて、開閉動作し、一次クロック信号と同一または別の二次クロック信号をサンプリングして順次二次サンプリングパルスを生成する。
〔Ｓ４〕二次スイッチ群５は、各信号線Ｓの一端に接続され二次サンプリングパルスに応じて開閉動作し、外部入力された映像信号を各信号線に順次サンプリングする。
　【００３０】
　次に、本発明のアクティブマトリクス表示装置の詳細構成について説明する。図３は、アクティブマトリクス表示装置の構成図である。アクティブマトリクス表示装置は、行状のゲート線Ｇと、列状の信号線Ｓ１、Ｓ２、Ｓ３、…と両者の各交差部に配された行列状の画素ＰＸＬ６ａ、６ｂ、６ｃ、…とを備えている。また、各交差部にはスイッチング素子として薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…が形成されている。
　【００３１】
　各薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…のゲート電極は対応するゲート線Ｇに接続され、ソース電極は対応する信号線Ｓ１、Ｓ２、Ｓ３…に接続され、ドレイン電極は対応する画素ＰＸＬ６ａ、６ｂ、６ｃ、…に接続されている。また、画素ＰＸＬ６ａ、６ｂ、６ｃ、…は微細な液晶セルからなり、この液晶セルは画素電極と対向電極と両電極の間に保持された液晶とからなる。
　【００３２】
　さらに、アクティブマトリクス表示装置は、垂直走査回路１及び水平走査回路２を含んでいる。垂直走査回路１は各ゲート線Ｇを線順次走査し、一水平期間毎に一行分の画素ＰＸＬ６ａ、６ｂ、６ｃ、…を選択する。具体的には垂直走査回路１は外部から入力される互いに逆相の垂直クロック信号ＶＣＫ、ＶＣＫＸに応じて動作し、同じく外部から供給される垂直スタート信号ＶＳＴを順次転送して、一水平期間毎に選択パルスを各ゲート線Ｇに出力し、同一ライン上の薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…を導通状態にする。
　【００３３】
　水平走査回路２は、一水平期間内でビデオラインからの映像信号を各信号線Ｓ１、Ｓ２、Ｓ３、…に順次サンプリングし、選択された一行分の画素ＰＸＬに点順次で映像信号の書き込みを行う。この水平走査回路２はフリップフロップＦＦを多段接続したシフトレジスタ２ａを有している。
　【００３４】
　シフトレジスタ２ａは、外部から供給される一対の互いに逆相な水平クロックＨＣＫ、ＨＣＫＸ（一次クロック信号）に応じて動作し、同じく外部から供給される水平スタート信号ＨＳＴを順次転送して、各段毎に一次サンプリングパルスＡ１、Ａ２、Ａ３、…を順次出力する。
　【００３５】
　位相調整部３ａ、３ｂ、３ｃ…は、ＨＣＫ、ＨＣＫＸと同一または別のＣＫ、ＣＫＸ（二次クロック信号）に対する一次サンプリングパルスＡ１、Ａ２、Ａ３、…の位相調整を行い、位相調整後の一次サンプリングパルスである位相調整パルスを出力する。
　【００３６】
　複数のクロックスイッチＣＫＳＷ４ａ、４ｂ、４ｃ、…（一次スイッチ群）は、位相調整部３の各出力段に接続され、一次サンプリングパルスＡ１、Ａ２、Ａ３、…に応じて開閉動作し、ＨＣＫ、ＨＣＫＸと同一または別のＣＫ、ＣＫＸをサンプリングして、順次二次サンプリングパルスＢ１、Ｂ２、Ｂ３、…を生成する。
　【００３７】
　複数の水平スイッチＨＳＷ５ａ、５ｂ、５ｃ、…（二次スイッチ群）は、各信号線Ｓ１、Ｓ２、Ｓ３、…の一端に接続され、二次サンプリングパルスＢ１、Ｂ２、Ｂ３、…に応じて開閉動作し、外部入力された映像信号を各信号線に順次サンプリングする。
　【００３８】
　次に、位相調整部３について詳しく説明する。図４は、位相調整部３の内部構成図である。位相調整部３は、Ｐ−ＭＯＳ薄膜トランジスタＴｒ３１、Ｔｒ３２と、Ｎ−ＭＯＳ薄膜トランジスタＴｒ３３と、インバータＩＣ３４とから構成される。
　【００３９】
　Ｔｒ３１のソース電極はＶＤＤと接続し、ゲート電極はＣＫＳＷ４の出力端子に接続する。ドレイン電極はＴｒ３２のソース電極に接続する。
　Ｔｒ３２のゲート電極はシフトレジスタ２ａの出力に接続し、ドレイン電極はＴｒ３３のドレイン電極に接続する。
　【００４０】
　Ｔｒ３３のゲート電極はシフトレジスタ２ａの出力に接続し、ソース電極はＶＳＳに接続する。
　インバータＩＣ３４の入力端子は、Ｔｒ３２のドレイン電極とＴｒ３３のドレイン電極に接続する。出力端子は、ＣＫＳＷスイッチ端子となる。
　【００４１】
　次に、動作について説明する。図５は、位相調整部３の動作を説明するタイミングチャートである。ＣＫに対してサンプリングパルスＡは、図のような位相を持つパルスであるとする。まず、サンプリングパルスＡの立ち上がりから立ち下がりまでは、Ｔｒ３３がオンし、インバータＩＣ３４の入力はＬとなり、インバータ３４の出力はＨとなる。また、ＣＫＳＷはＣＫ入力端子にスイッチが接続するのでＴｒ３１のゲート電極にはＣＫが入力される。
　【００４２】
　サンプリングパルスＡの立ち下がりではＴｒ３２がオン、Ｔｒ３３がオフするがＴｒ３１がオフのため、インバータＩＣ３４入力はＬの状態がサンプリングパルスＡの立ち下がり以降もつづく。
　【００４３】
　そして、Ｔｒ３１ゲート電極の立ち下がりでＴｒ３１がオンになる。すでにＴｒ３２はオン、Ｔｒ３３はオフのためインバータＩＣ３４の入力はＨとなる。したがって、インバータＩＣ３４の出力、すなわち位相調整パルスはサンプリングパルスＡ内に含まれるＣＫパルスを十分取り出せるＨのパルスとなり、この位相調整パルスからサンプリングパルスＢ１、Ｂ２、Ｂ３…が生成する。
　【００４４】
　以上説明したように、本発明のアクティブマトリクス表示装置は、一次サンプリングパルスＡ１、Ａ２、Ａ３、…の位相調整を行う位相調整部３を設けて、二次サンプリングパルスＢ１、Ｂ２、Ｂ３、…を生成する構成とした。これにより、二次サンプリングパルスＢ１、Ｂ２、Ｂ３、…のばらつきを抑制でき、解像度劣化やゴースト等の不良を改善することが可能になる。
　【００４５】
　【発明の効果】
　以上説明したように、本発明のアクティブマトリクス表示装置は、一次サンプリングパルスの位相調整を行う位相調整部を設けて、二次サンプリングパルスを生成する構成とした。これにより、二次サンプリングパルスのばらつきを抑制し、解像度劣化やゴースト等の不良を改善できるので高品位な画質の表示が可能になる。
【図面の簡単な説明】
　【図１】
　本発明のアクティブマトリクス表示装置の原理図である。
　【図２】
　アクティブマトリクス表示装置の動作手順を示すフローチャートである。
　【図３】
　アクティブマトリクス表示装置の構成図である。
　【図４】
　位相調整部の構成図である。
　【図５】
　位相調整部の動作を説明するタイミングチャートである。
　【図６】
　アクティブマトリクス液晶ディスプレイの構成図である。
　【図７】
　アクティブマトリクス液晶ディスプレイの動作を説明するタイミングチャートである。
　【図８】
　従来のサンプリングパルスの位相ばらつきを除去するアクティブマトリクス液晶ディスプレイの簡略構成図である。
　【図９】
　サンプリングパルスの位相ばらつきを除去するアクティブマトリクス液晶ディスプレイの動作を説明するタイミングチャートである。
　【図１０】
　サンプリングパルスＢの位相ばらつき発生を説明するタイミングチャートである。
　【符号の説明】
　１……垂直走査回路、２……水平走査回路、２ａ……シフトレジスタ、３……位相調整部、４……一次スイッチ群、５……二次スイッチ群、６ａ、６ｂ……画素。