(57)【特許請求の範囲】
【請求項１】
半導体基板の第１及び第２領域上に、複数の第１絶縁層と複数の第２絶縁層とを交互に積層する工程と、
前記第１領域における最上層の第２絶縁層上に、第３絶縁層と第４絶縁層とを順に積層する工程と、
前記第１領域において、前記複数の第１絶縁層、前記複数の第２絶縁層、前記第３絶縁層、及び前記第４絶縁層を貫通して前記半導体基板に達する第１ホールと、前記第４絶縁層を分離する第１スリットと、前記第２領域において、前記複数の第１絶縁層、前記複数の第２絶縁層、及び前記第３絶縁層を貫通する第２ホールとを一括して形成する工程と、  前記第１ホール、前記第２ホール、及び前記第１スリットの各々の側面に、第１絶縁膜、電荷蓄積層、第２絶縁膜を順に形成する工程と、
前記第１ホール、前記第２ホール、及び前記第１スリットの各々を半導体層で埋め込む工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第４絶縁層を形成した後、レジストを塗布し、当該レジストに前記第１ホール、前記第２ホール、及び前記第１スリットのパターンを一括して露光する工程を更に備えることを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記第１ホール、前記第２ホール、及び前記第１スリットを前記半導体層により埋め込んだ後、前記複数の第２絶縁層及び前記第４絶縁層の側面が露出するように第２スリットを形成する工程と、
前記複数の第２絶縁層及び前記第４絶縁層をウエットエッチングにより除去する工程と、
第１金属層により前記複数の第２絶縁層及び前記第４絶縁層が除去された領域を埋め込む工程と
を更に備えることを特徴とする請求項１または２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造コストを低減できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の第１及び第２領域上に、複数の第１絶縁層と複数の第２絶縁層とを交互に積層する工程と、第１領域における最上層の第２絶縁層上に、第３絶縁層と第４絶縁層とを順に積層する工程と、第１領域において、複数の第１絶縁層、複数の第２絶縁層、第３絶縁層、及び第４絶縁層を貫通して半導体基板に達する第１ホールと、第４絶縁層を分離する第１スリットと、第２領域において、複数の第１絶縁層、複数の第２絶縁層、及び第３絶縁層を貫通する第２ホールとを一括して形成する工程と、第１ホール、第２ホール、及び第１スリットの各々の側面に、第１絶縁膜、電荷蓄積層、第２絶縁膜を順に形成する工程と、第１ホール、第２ホール、及び第１スリットの各々を半導体層で埋め込む工程とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、一実施形態に係る半導体記憶装置の回路図である。
【図３】図３は、一実施形態に係る半導体記憶装置におけるメモリセルアレイの選択ゲート線及びワード線を示す斜視図である。
【図４】図４は、一実施形態に係る半導体記憶装置におけるメモリセルアレイの平面図である。
【図５】図５は、図４に示した領域ＲＡの平面図である。
【図６】図６は、図４に示したＩ−Ｉ線に沿った断面図である。
【図７】図７は、図４に示したＩＩ−ＩＩ線に沿った断面図である。
【図８】図８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図である。
【図９】図９は、図４に示したＩＶ−ＩＶ線に沿った断面図である。
【図１０】図１０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図１１】図１１は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。
【図１２】図１２は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図１３】図１３は、一実施形態に係る半導体記憶装置の製造工程を示す平面図である。
【図１４】図１４は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図１５】図１５は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。
【図１６】図１６は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図１７】図１７は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図１８】図１８は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。
【図１９】図１９は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図２０】図２０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図２１】図２１は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。
【図２２】図２２は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図２３】図２３は、一実施形態に係る半導体記憶装置の製造工程を示す平面図である。
【図２４】図２４は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図２５】図２５は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図２６】図２６は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図２７】図２７は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図２８】図２８は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図２９】図２９は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図３０】図３０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【図３１】図３１は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
以下の実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１  構成について
一実施形態の半導体記憶装置の構成について説明する。
【００１０】
１．１  半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
【００１１】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
【００１２】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
【００１３】
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。そして、ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング１１５を含む。ＮＡＮＤストリング１１５内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリング１１５の数は任意である。
【００１４】
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線を選択する。
【００１５】
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンス・増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１６】
ソース線ドライバ１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を印加する。
【００１７】
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を備える。
【００１８】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００１９】
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
【００２０】
なお、三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２１】
更に、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
【００２２】
データの消去については、例えば、“不揮発性半導体記憶装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２３】
１．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。
【００２４】
図２に示すように、ＮＡＮＤストリング１１５の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に選択トランジスタＳＴ１及びＳＴ２の個数は任意である。
【００２５】
メモリセルトランジスタＭＴ０〜ＭＴ１５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。
【００２７】
また、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。
【００２８】
また、同一のブロックＢＬＫ内にあるＮＡＮＤストリング１１５の各々のメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。
【００２９】
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に接続され、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。
【００３０】
次に、メモリセルアレイ１１１の構造の詳細について、図３乃至図９を用いて説明する。図３は、ストリングユニットＳＵ０及びＳＵ１におけるワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳを示した斜視図である。図４はストリングユニットＳＵ０〜ＳＵ４の平面図である。図５は、図４に示した領域ＲＡを示す平面図であり、ＮＡＮＤストリング１１５とビット線ＢＬとの接続を示している。図６は、図４に示したＩ−Ｉ線に沿った断面図であり、図７は、図４に示したＩＩ−ＩＩ線に沿った断面図であり、図８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図であり、図９は、図４に示したＩＶ−ＩＶ線に沿った断面図である。図６及び図７はストリングユニットＳＵ０及びＳＵ１の断面を示しており、図８及び図９はストリングユニットＳＵ１の断面を示している。なお、図３では、説明を簡略化するため、後述するメモリホールＭＨ及びホールＨＲが省略されている。また、図６〜図９では、層間絶縁膜が省略されている。
【００３１】
図３に示すように、本実施形態におけるメモリセルアレイ１１１では、２つのストリングユニットＳＵが、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有している。以下、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有している２つのストリングユニットＳＵをストリンググループと呼ぶ。より具体的には、ストリングユニットＳＵ０及びＳＵ１は、半導体基板１に垂直な第３方向Ｄ３に沿って、下層から４層の選択ゲート線ＳＧＳ（ＳＧＳ＿０〜ＳＧＳ＿３）、及びワード線ＷＬ０〜ＷＬ１５を順に備える。また、ストリングユニットＳＵ０は、ワード線ＷＬ１５の上方に、４層の選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３を備え、ストリングユニットＳＵ１は、ワード線ＷＬ１５の上方に、４層の選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３を備える。
【００３２】
ストリングユニットＳＵ０に含まれる選択ゲート線ＳＧＤ０（ＳＧＤ０＿０〜ＳＧＤ０＿３）とストリングユニットＳＵ１に含まれる選択ゲート線ＳＧＤ１（ＳＧＤ１＿０〜ＳＧＤ１＿３）とは、同じレイヤの配線層がスリットＳＨＥによりストリングユニットＳＵ毎に分離されて構成される。より具体的には、例えば選択ゲート線ＳＧＤ０＿３とＳＧＤ１＿３は同じレイヤの配線層であるが、スリットＳＨＥにより分離されている。以下、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３を区別しない場合は、選択ゲート線ＳＧＳと表記する。また、選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及びＳＧＤ１＿０〜ＳＧＤ１＿３をそれぞれ区別しない場合は、選択ゲート線ＳＧＳ０及びＳＧＤ１と表記する。
【００３３】
選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの一端は、半導体基板１に平行な第１方向Ｄ１に沿って２列並列の階段状に引き出されている。以下、階段状の部分を「階段部」と呼び、階段部において各段の平らな部分を「引き出し部」と呼ぶ。選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々は引き出し部を有する。より具体的には、選択ゲート線ＳＧＳ＿１及びＳＧＳ＿３、奇数ワード線（ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、ＷＬ９、ＷＬ１１、ＷＬ１３、及びＷＬ１５）、並びにストリングユニットＳＵ０の選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３の引き出し部が、第１方向Ｄ１に沿って階段状に配置されている（以下、「第１階段部」と呼ぶ）。そして、これに隣接して、選択ゲート線ＳＧＳ＿０及びＳＧＳ＿２、偶数ワード線（ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８、ＷＬ１０、ＷＬ１２、及びＷＬ１４）、ワード線ＷＬ１５、並びにストリングユニットＳＵ１の選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３の引き出し部が、第１方向Ｄ１に沿って階段状に配置されている（以下、「第２階段部」と呼ぶ）。本実施形態では、ワード線ＷＬ１５の引き出し部が第１及び第２階段部において引き出されている。そして、第１方向Ｄ１におけるワード線ＷＬ１５の長さが、スリットＳＨＥよりも長い。これにより、例えばスリットＳＨＥがワード線ＷＬ１５を貫通した場合においても、ワード線ＷＬ１５は、一部が切断されるだけで、引き出し部でつながっているため、選択ゲート線ＳＧＤのように２つには分離されない。
【００３４】
そして選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々は、引き出し部において、図示せぬ上方の配線と、コンタクトプラグＣＣを介して接続される。
【００３５】
なお、ワード線ＷＬ及び選択ゲート線ＳＧＳの形状は、スリットＳＨＥにより部分的に切断されていても良く、スリットＳＨＥを形成した際、２つに分離されない形状であれば特に限定されない。
【００３６】
更に、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の引き出し部の配置は任意に設定可能である。例えば第１階段部の奇数ワード線ＷＬと、第２階段部の偶数ワード線の配置を入れ替えても良い。また、ワード線ＷＬ及び選択ゲート線ＳＧＳの引き出し部が、第１方向Ｄ１に沿って１列の階段状に配置されても良く、３列以上の階段状に配置されても良い。
【００３７】
次にストリングユニットＳＵの平面の配置について説明する。
【００３８】
図４に示すように、複数のソース線コンタクトＬＩが第２方向Ｄ２において周期的に配置され、２つのソース線コンタクトＬＩの間に、１つのストリンググループが配置されている。ソース線コンタクトＬＩは、半導体基板１とＮＡＮＤストリング１１５上方の図示せぬソース線ＳＬとを接続する。１つのストリンググループは複数のＮＡＮＤストリング１１５を含む領域ＲＡと第１及び第２階段部を含む領域ＲＢを有する。
【００３９】
まず、領域ＲＡについて説明する。領域ＲＡでは、ストリンググループ内の複数のメモリピラーＭＰが、第２方向Ｄ２に向かって９列の千鳥配列となるように配置されている。メモリピラーＭＰは内部に半導体層を含み、この半導体層がＮＡＮＤストリング１１５の電流経路として機能する。本実施形態では１つのメモリピラーＭＰが１つのＮＡＮＤストリング１１５に対応する。
【００４０】
９列の千鳥配列の中央に位置するメモリピラーＭＰは、ダミーラインＤＳＬの一部となる。ダミーラインＤＳＬは、スリットＳＨＥが埋め込まれて形成されたダミーの配線である。ダミーラインＤＳＬの上面にはコンタクトプラグは形成されず、図示せぬ上層の配線とは電気的に接続されない。
【００４１】
メモリピラーＭＰとビット線ＢＬとの接続について、図５を用いて説明する。図５に示すように、メモリピラーＭＰの上面にはコンタクトプラグが形成され、ビット線ＢＬに接続される。より具体的には、例えばストリングユニットＳＵ０のメモリピラーＭＰ０＿０とストリングユニットＳＵ１のメモリピラーＭＰ１＿０がビット線ＢＬ０に共通に接続される。他のメモリピラーＭＰも同様に、ストリングユニットＳＵ０の１つのメモリピラーＭＰとストリングユニットＳＵ１の１つのメモリピラーＭＰが、１つのビット線ＢＬに共通に接続される。
【００４２】
なお、複数のメモリピラーＭＰは、９列の千鳥配列で無くても良く、任意に設定可能である。更に９列の千鳥配列の中央に位置し、ダミーラインＤＳＬと重なるメモリピラーＭＰは、省略されても良い。
【００４３】
図４に戻り、領域ＲＢについて説明する。領域ＲＢでは、ダミーピラーＤＰが、第１方向Ｄ１に沿って配置された２つの引き出し部の間に配置されている。ダミーピラーＤＰは、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに対応する空隙を例えばタングステン（Ｗ）等の金属で埋め込む際、空隙となった選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの間の層間絶縁膜を支える柱として機能する。ダミーピラーＤＰは、ダミーラインＤＳＬと同様に、上面にコンタクトプラグが形成されず、図示せぬ上層の配線とは電気的に接続されない。
【００４４】
より具体的には、例えば選択ゲート線ＳＧＤ０＿３及びＳＧＤ０＿２の引き出し部の間にダミーピラーＤＰが２つ配置され、選択ゲート線ＳＧＤ１＿３及びＳＧＤ１＿２の引き出し部の間にダミーピラーＤＰが２つ配置されている。すなわち１つのストリンググループにおいて、第２方向Ｄ２に沿って４つのダミーピラーＤＰが配置されている。また、ワード線ＷＬ１５は、引き出し部の面積が広いため、第１方向Ｄ１に沿ったワード線ＷＬ１５の中央付近にもダミーピラーＤＰが配置されている。
【００４５】
また、コンタクトプラグＣＣは、引き出し部毎に１つ設けられており、それぞれの引き出し部の中央に配置されている。
【００４６】
なお、ダミーピラーＤＰは、ダミーラインＤＳＬ及びコンタクトプラグＣＣに接しない位置であれば、配置及び個数は限定されない。ダミーピラーＤＰは、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに相当する領域が空隙になった際、層間絶縁膜を支えられるような適切な配置及び個数であれば良い。
【００４７】
更に、コンタクトプラグＣＣは、引き出し部毎に１つ設けられているが、２つ以上でも良く、１つの引き出し部に接続されるコンタクトプラグＣＣの個数は限定されない。
【００４８】
次に、ＮＡＮＤストリング１１５が形成されている領域ＲＡの断面構造について説明する。図６に示すように、第３方向Ｄ３に沿ってＮＡＮＤストリング１１５、すなわちメモリピラーＭＰが形成されている。ストリングユニットＳＵ０とＳＵ１のメモリピラーＭＰは、ワード線ＷＬ（ＷＬ０〜ＷＬ１５）及び選択ゲート線ＳＧＳ（ＳＧＳ＿０〜ＳＧＳ＿３）に相当する配線層に共通に接続されている。そして、ストリングユニットＳＵ０のメモリピラーＭＰは、選択ゲート線ＳＧＤ０（ＳＧＤ０＿１〜ＳＧＤ０＿４）に相当する配線層に共通に接続され、ストリングユニットＳＵ０のメモリピラーＭＰは、選択ゲート線ＳＧＤ１（ＳＧＤ１＿０〜ＳＧＤ１＿３）に相当する配線層に共通に接続されている。
【００４９】
より具体的には、半導体基板１の表面領域には、ｎ型ウェル１０が設けられ、そのｎ型ウェル１０の表面領域にはｐ型ウェル１１が設けられている。また、ｐ型ウェル１１の表面領域に、ｎ＋型拡散層１２が設けられている。そして半導体基板１上には、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３として機能する４層の配線層、ワード線ＷＬ０〜ＷＬ１５として機能する１６層の配線層、及び選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３あるいはＳＧＤ１＿０〜ＳＧＤ１＿３として機能する４層の配線層が順次積層されている。また、配線層の間には図示せぬ絶縁層が設けられている。
【００５０】
そして、これらの配線層及び絶縁層を貫通してｐ型ウェル１１に達するメモリホールＭＨが設けられている。メモリホールＭＨの側面にはブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、メモリホールＭＨの内部は半導体層１６により埋め込まれている。すなわち、メモリピラーＭＰは、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。ブロック絶縁膜１３及びトンネル絶縁膜１５は、例えばＳｉＯ２膜で形成される。電荷蓄積層１４は、例えばＳｉＮ膜で形成される。半導体層１６は、例えば多結晶シリコンで形成される。メモリピラーＭＰ内の半導体層１６は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。
【００５１】
このメモリピラーＭＰとワード線ＷＬ０〜ＷＬ１５とにより、メモリセルトランジスタＭＴ０〜ＭＴ１５が形成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が形成される。図６では、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ４層設けられているが、これらは電気的にそれぞれ共通に接続されて、実質的に１つの選択トランジスタＳＴ１及びＳＴ２のゲート電極として機能する。
【００５２】
なお、選択ゲート線ＳＧＤ及びＳＧＳに相当する配線層は１層以上設けられていれば良く、その数は限定されるものではない。更に、ＮＡＮＤストリング１１５には、ダミーのメモリセルトランジスタＭＴが含まれても良い。この場合、ダミーワード線ＷＬが例えば選択ゲート線ＳＧＳとワード線ＷＬ０の間、あるいは選択ゲート線ＳＧＤとワード線ＷＬ１５の間に設けられても良い。
【００５３】
また、スリットＳＨＥは、メモリピラーＭＰと同様に、側面にブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、内部が半導体層１６により埋め込まれている。よって、ダミーラインＤＳＬは、メモリピラーＭＰと同様に、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。
【００５４】
なお、スリットＳＨＥ、すなわちダミーラインＤＳＬの底部は下層のワード線ＷＬに達していても良い。例えばスリットＳＨＥがワード線ＷＬ１５を貫通してワード線ＷＬ１４に達していても良い。この場合、スリットＳＨＥの側面にはブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５が形成されているため、ワード線ＷＬ１４及びＷＬ１５、並びに選択ゲート線ＳＧＤは、互いに電気的に接続されない。
【００５５】
更にスリットＳＨＥ内部に、半導体層１６が含まれていなくても良い。例えばスリットＳＨＥの幅が狭い場合、ブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５を形成した段階でスリットＳＨＥ内部が埋め込まれても良い。
【００５６】
また、第１方向Ｄ１に沿ってライン形状のコンタクトプラグ（以下、ソース線コンタクトＬＩ）が設けられている。ソース線コンタクトＬＩは、例えば多結晶シリコンで形成される。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１２に接続され、上面は図示せぬソース線ＳＬに接続される。
【００５７】
次に、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの引き出し部が形成されている領域ＲＢの断面構造について説明する。
【００５８】
図７及び図８に示すように、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに相当する配線層を貫通してｐ型ウェル１１に達するホールＨＲ（ダミーピラーＤＰ）が設けられている。ホールＨＲの内部は、メモリホールＭＨ及びスリットＳＨＥと同様に、側面にブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、内部が半導体層１６により埋め込まれている。すなわち、ダミーピラーＤＰは、メモリピラーＭＰ及びダミーラインＤＳＬ同様に、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。
【００５９】
また、図９示すように、コンタクトプラグＣＣの各々は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬのいずれかの引き出し部の上面に接するように設けられている。そして、コンタクトプラグＣＣの上面は図示せぬ上方の配線と接続される。より具体的には、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３は、それぞれ異なるコンタクトプラグＣＣを介して上方の配線に共通に接続される。選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及び選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３も同様である。また、ワード線ＷＬ０〜ＷＬ１５は、それぞれ異なるコンタクトプラグＣＣを介して、異なる上方の配線に接続される。
【００６０】
なお、ダミーピラーＤＰ（ホールＨＲ）の底面はシリコン基板に接していなくても良く、選択ゲート線ＳＧＳを貫通していれば良い。
【００６１】
更に、複数層設けられた選択ゲート線ＳＧＤ及びＳＧＳは、１つのコンタクトプラグＣＣにより共通に接続されても良い。例えば、４層の選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３は、選択ゲート線ＳＧＳ＿１〜ＳＧＳ＿３を貫通して、選択ゲート線ＳＧＳ＿０に達するコンタクトプラグＣＣに接続されることにより、４層の選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３が１つのコンタクトプラグＣＣに共通に接続されても良い。選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及びにＳＧＤ１＿０〜ＳＧＤ１＿３も同様である。
【００６２】
２  メモリセルアレイの形成方法について
次に、メモリセルアレイ１１１の形成方法について図１０乃至図３１を用いて説明する。図１０、図１４、図１７、図２０、図２４、図２５、図２７、及び図２９〜図３１は、図４に示したＩ−Ｉ線に沿った断面図を示しており、図１１、図１５、図１８、及び図２１は、図４に示したＩＩ−ＩＩ線に沿った断面図を示しており、図１２、図１６、図１９、図２２、図２６、及び図２８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図を示している。また、図１３及び図１９は、ストリングユニットＳＵ０〜ＳＵ４の平面図を示している。本実施形態では、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの配線層に相当する構造を、一旦シリコン窒化膜（以下、「ＳｉＮ膜」と呼ぶ）で形成した後、ＳｉＮ膜を除去してタングステン（Ｗ）で埋め込む方法について説明する。なお、シリコン窒化膜に限定されず、構成元素としてシリコンと窒素を含み、Ｓｉ−Ｎ結合を有する絶縁材料、例えばシリコン酸窒化膜が用いられても良い。
【００６３】
まず、図１０〜図１２に示すように、半導体基板１の上面に、複数の絶縁層（例えばＳｉＯ２膜）２０と複数の絶縁層（例えばＳｉＮ膜）２１とを交互に積層し、絶縁層２１による階段部を形成する。より具体的には、まず、半導体基板１上に絶縁層２０を成膜し、その上面に４層の選択ゲート線ＳＧＳ、１６層のワード線ＷＬ、及び４層の選択ゲート線ＳＧＤに相当する２４層の絶縁層２１と絶縁層２０とを交互に積層する。そして、絶縁層２１を用いて前述した選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬによる第１及び第２階段部を形成する。その後、例えば表面を被覆するように絶縁層２０を成膜し、例えばＣＭＰ（chemical mechanical polishing）により表面を平坦化する。
【００６４】
次に、図１３〜図１６に示すように、絶縁層２０の表面にレジスト３０を塗布し、フォトリソグラフィーにより、メモリホールＭＨ、スリットＳＨＥ、及びホールＨＲのマスクパターンを一括して形成する。
【００６５】
次に、図１７〜図１９に示すように、前述のマスクパターンを用いて、ドライエッチングにより、メモリホールＭＨ、スリットＳＨＥ、及びホールＨＲを一括して形成する。その後、レジスト３０はウエット剥離あるいはアッシングにより除去する。
【００６６】
より具体的には、メモリホールＭＨ及びホールＨＲは、ｐ型ウェル１１に達するように開口する。他方でスリットＳＨＥは、選択ゲート線ＳＧＤに相当する最上層の４層の絶縁層２１をストリングユニットＳＵ毎に分離できていれば良く、その溝深さは、ｐ型ウェル１１に達していなくても良い。なお、スリットＳＨＥは、ワード線ＷＬ１５に相当する最上層から５層目の絶縁層２１に達しない深さに形成する方がより好ましい。
【００６７】
なお、スリットＳＨＥの溝幅は、メモリホールＭＨ及びホールＨＲの直径よりも狭くても良い。スリットＳＨＥの溝幅をメモリホールＭＨ及びホールＨＲの直径よりも狭くすると、スリットＳＨＥのエッチングレートは、メモリホールＭＨやホールＨＲのエッチングレートよりも遅くなる。また、例えばメモリホールＭＨ及びホールＨＲと、スリットＳＨＥとでは、ホール形状とスリット形状の違いにより最適なエッチング条件が異なる。このため、ホール形状に最適なエッチング条件でスリットＳＨＥをエッチングすると、スリットＳＨＥのエッチングレートは、メモリホールＭＨ及びホールＨＲのエッチングレートより遅くなる場合がある。これらの影響により、スリットＳＨＥの溝深さをメモリホールＭＨやホールＨＲの深さよりも浅くできる。
【００６８】
次に、図２０〜図２２に示すように、ブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６を順次成膜し、メモリホールＭＨ、ホールＨＲ及びスリットＳＨＥを埋め込む。そして、絶縁層２０上に成膜したブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６をエッチングあるいはＣＭＰにより除去し、メモリピラーＭＰ、ダミーピラーＤＰ、及びダミーラインＤＳＬを形成する。
【００６９】
次に、図２３及び図２４に示すように、絶縁層（例えばＳｉＯ２膜）２２を成膜し、メモリピラーＭＰ、ダミーピラーＤＰ、及びダミーラインＤＳＬの表面を被覆した後、フォトリソグラフィー技術とエッチング技術を用いて、第２方向Ｄ２における絶縁層２１の端部（側面）が露出するように、第１方向Ｄ１に沿ってスリットＳＬＴを形成する。
【００７０】
次に、図２５及び図２６に示すように、例えば１００〜２００℃程度の燐酸溶液を用いたウエットエッチングにより絶縁層２１（例えばＳｉＮ膜）を除去する。より具体的には、スリットＳＬＴよりエッチング液を浸透させて絶縁層２１をエッチングする。これにより、ストリングユニットＳＵ内に空隙を形成する（以下、「空隙部」と呼ぶ）。このときメモリピラーＭＰ及びダミーピラーＤＰは、空隙部により積層された絶縁層２０が変形することがないように支える柱の役割を果たす。
【００７１】
次に、図２７及び図２８に示すように、例えばＣＶＤ（chemical vapor deposition）によりバリアメタル層２４（例えば窒化チタン（ＴｉＮ））及び金属層２３（例えばタングステン）を成膜し、ストリングユニットＳＵ内の空隙部を埋め込む。このとき、金属層２３の膜厚は、空隙部を埋め込んでスリットＳＬＴは完全に埋め込まない程度の膜厚にする。なお、ここではバリアメタル層２４として窒化チタンを用い、金属層２３としてタングステンを用いた場合について説明したが、これらに限定されず、導電性の材料であれば良い。
【００７２】
次に、図２９に示すように、スリットＳＬＴ内の金属層２３及びバリアメタル層２４をエッチングにより除去する。これにより各配線層の金属層２３及びバリアメタル層２４を配線層毎に分離して、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬを形成する。
【００７３】
次に、図３０に示すように、スリットＳＬＴ内に絶縁層２５（例えばＳｉＯ２膜）によるサイドウォールを形成する。より具体的には、絶縁層２５を成膜後、ドライエッチングにより絶縁層２５のエッチバックを行う。これにより絶縁層２２の表面及びスリットＳＬＴの底部に成膜された絶縁層２５を除去し、スリットＳＬＴの側壁に絶縁層２５によるサイドウォールを形成する。
【００７４】
次に、図３１に示すようにスリットＳＬＴの内部を、例えば半導体層で埋め込む。そして絶縁層２２表面の半導体層を除去することによりソース線コンタクトＬＩを形成する。
【００７５】
３  本実施形態に係る効果について
本実施形態に係る構成では、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥを同じ材料で埋め込むことができる。より具体的には、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥをブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６を用いて同時に埋め込むことができる。よって、メモリピラーＭＰ、ダミーピラーＤＰ、ダミーラインＤＳＬを一括して形成できるため、製造工程数を削減できる。よって、製造期間を短縮でき、製造コストを低減できる。
【００７６】
更に本実施形態では、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥの形成を一括できる。より具体的には、フォトリソグラフィーにより、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥのマスクパターンを一括して形成できる。更には、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥを同時にエッチングすることができる。よって製造工程数を削減できる。従って、製造期間を短縮でき、製造コストを低減できる。
【００７７】
４．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板の上方に積層された複数の第１メモリセルトランジスタ(MT@図6)と、複数の第１メモリセルトランジスタの上方に設けられた第１選択トランジスタ(ST1@図6)とを含む第１メモリストリング(115@図6)を備えた第１ストリングユニット(SU0@図6)と、半導体基板の上方に積層された複数の第２メモリセルトランジスタ(MT@図6)と、複数の第２メモリセルトランジスタの上方に設けられた第２選択トランジスタ(ST1@図6)とを含む第２メモリストリング(115@図6)を備えた第２ストリングユニット(SU1@図6)と、同じレイヤに位置する第１及び第２メモリセルトランジスタのゲートに共通に接続するようにして、複数の第１メモリセルトランジスタ及び複数の第２メモリセルトランジスタに接続された複数の第１配線層(WL@図6)と、第１選択トランジスタのゲートに接続された第２配線層(SGD0@図6)と、第２選択トランジスタのゲートに接続され、第２配線層と同じレイヤに位置する第３配線層(SGD1@図6)と、複数の第１配線層と第２及び第３配線層の１つとを貫通し、半導体基板に接する第１ピラー(MP@図6)と、第２及び第３配線層を貫通することなく、複数の第１配線層の少なくとも１つを貫通する第２ピラー(DP@図6)と、第２配線層と第３配線層とを分離する第１ライン(DSL@図6)とを備える。第１ピラー、第２ピラー、及び第１ラインの各々は、半導体層(16@図6, 7)と、半導体層の側面に順に設けられた第１絶縁膜(15@図6, 7)、電荷蓄積層(14@図6, 7)、及び第２絶縁膜(13@図6, 7)とを含む。
【００７８】
上記実施形態を適用することにより、製造コストを低減できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【００７９】
例えば上記実施形態において、レジスト３０によりマスクパターンを形成したが、フォトリソグラフィーにより絶縁膜あるいは金属膜を用いたハードマスクを形成し、これをマスクパターンとして用いても良い。
【００８０】
例えば上記実施形態において、３つ以上のストリングユニットＳＵがワード線ＷＬ及び選択ゲート線ＳＧＳを共有する構造としても良い。
【００８１】
例えば上記実施形態において、絶縁層２１は、シリコンと窒素を含む絶縁層でなくても良い。絶縁層２０とウエットエッチングによるエッチング選択比が十分に得られる材料であれば良い。更には、ウエットエッチングは、燐酸溶液を用いたウエットエッチングに限定されない。
【００８２】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００８４】
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
【００８５】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
【００８６】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
【００８７】
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
【００８８】
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
【００８９】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
【００９０】
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【００９１】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
【００９２】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
【００９３】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
【００９４】
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
【００９５】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
【００９６】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【００９７】
また、メモリセル間にはエアギャップを形成することができる。
【符号の説明】
【００９８】
１…半導体基板、１０…ｎ型ウェル、１１…ｐ型ウェル、１２…ｎ＋型拡散層、１３、１５、２０、２１、２２、２５…絶縁層、１４…電荷蓄積層、１６…半導体層、２３、２４…金属層、３０…レジスト、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路。
【図１】
0006495838.tif 000002
【図２】
0006495838.tif 000003
【図３】
0006495838.tif 000004
【図４】
0006495838.tif 000005
【図５】
0006495838.tif 000006
【図６】
0006495838.tif 000007
【図７】
0006495838.tif 000008
【図８】
0006495838.tif 000009
【図９】
0006495838.tif 000010
【図１０】
0006495838.tif 000011
【図１１】
0006495838.tif 000012
【図１２】
0006495838.tif 000013
【図１３】
0006495838.tif 000014
【図１４】
0006495838.tif 000015
【図１５】
0006495838.tif 000016
【図１６】
0006495838.tif 000017
【図１７】
0006495838.tif 000018
【図１８】
0006495838.tif 000019
【図１９】
0006495838.tif 000020
【図２０】
0006495838.tif 000021
【図２１】
0006495838.tif 000022
【図２２】
0006495838.tif 000023
【図２３】
0006495838.tif 000024
【図２４】
0006495838.tif 000025
【図２５】
0006495838.tif 000026
【図２６】
0006495838.tif 000027
【図２７】
0006495838.tif 000028
【図２８】
0006495838.tif 000029
【図２９】
0006495838.tif 000030
【図３０】
0006495838.tif 000031
【図３１】
0006495838.tif 000032