【事件の表示】
　特許第３３１９９６３号「半導体装置の製造方法」の請求項１ないし４、６、８ないし１０に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３１９９６３号の請求項７ないし１２に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３３１９９６３号の特許請求の範囲の請求項１ないし１１に係る発明についての特許は、平成８年１１月６日に出願され、平成１４年６月２１日にその特許権の設定登録がなされ、その後、本件特許の請求項１ないし４、６、８ないし１０に係る特許に対して、異議申立人斉藤忠により特許異議の申立てがなされ、平成１５年１１月１９日（起案日）に取消の理由が通知され、その指定期間内である平成１６年２月３日に訂正請求（後日取り下げ）がなされた後、平成１６年３月２５日（起案日）に再度の取消の理由が通知され、その指定期間内である平成１６年６月１日に訂正請求がなされたものである。
　
　
２．訂正の適否についての判断
（１）訂正の内容
　特許権者が求めている、平成１６年６月１日付け訂正請求書に添付された訂正明細書における訂正の内容は以下のとおりである。
　
訂正事項１．訂正前の特許請求の範囲の請求項１を削除する。
　
訂正事項２．訂正前の特許請求の範囲の請求項３を削除する。
　
訂正事項３．訂正前の特許請求の範囲の請求項５
「【請求項５】  前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする前記請求項１あるいは３記載の半導体装置の製造方法。」を独立項とし、
「【請求項１】  絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。」及び
「【請求項４】  絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。」と訂正する。
　
訂正事項４．訂正前の特許請求の範囲の請求項７
「【請求項７】  前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする請求項１あるいは３記載の半導体装置の製造方法。」を独立項とし、
「【請求項２】　絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。」及び
「【請求項５】　絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。」と訂正する。
　
訂正事項５．訂正前の特許請求の範囲の請求項１１
「【請求項１１】  前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする請求項１あるいは３記載の半導体装置の製造方法。」を独立項とし、
「【請求項３】　絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。」及び
「【請求項６】　絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。」と訂正する。
　
訂正事項６．訂正前の特許請求の範囲の請求項２
「【請求項２】  前記絶縁膜は、ＭＯＳ型薄膜トランジスタのゲート絶縁膜を構成し、前記活性領域の表面はＭＯＳ型薄膜トランジスタのチャネル面であることを特徴とする前記請求項１記載の半導体装置の製造方法。」を、
「【請求項７】  前記絶縁膜は、ＭＯＳ型薄膜トランジスタのゲート絶縁膜を構成し、前記活性領域の表面はＭＯＳ型薄膜トランジスタのチャネル面であることを特徴とする前記請求項２記載の半導体装置の製造方法。」と訂正する。
　
訂正事項７．訂正前の特許請求の範囲の請求項４
「【請求項４】  前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にエキシマレーザーなどの強光を照射し、その熔融固化過程において結晶化させてなるものであることを特徴とする前記請求項１あるいは３記載の半導体装置の製造方法。」を、
「【請求項８】  前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にエキシマレーザーなどの強光を照射し、その熔融固化過程において結晶化させてなるものであることを特徴とする前記請求項２あるいは５記載の半導体装置の製造方法。」と訂正する。
　
訂正事項８．訂正前の特許請求の範囲の請求項６
「【請求項６】  前記薄膜エッチング後の結晶性ケイ素膜表面の平均面粗さＲａが、５ｎｍ以下であることを特徴とする請求項１あるいは３記載の半導体装置の製造方法。」を、
「【請求項９】  前記薄膜エッチング後の結晶性ケイ素膜表面の平均面粗さＲａが、５ｎｍ以下であることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。」と訂正する。
　
訂正事項９．訂正前の特許請求の範囲の請求項８
「【請求項８】  前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であることを特徴とする請求項６あるいは７記載の半導体装置の製造方法。」を、
「【請求項１０】  前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であることを特徴とする請求項９記載の半導体装置の製造方法。」と訂正する。
　
訂正事項１０．訂正前の特許請求の範囲の請求項９
「【請求項９】  前記薄膜エッチングを行う工程は、ＣＦ4やＮＦ3などのフッ化ガスを用いた反応性のドライエッチングにより行われることを特徴とする請求項１あるいは３記載の半導体装置の製造方法。」を、
「【請求項１１】  前記薄膜エッチングを行う工程は、ＣＦ4やＮＦ3などのフッ化ガスを用いた反応性のドライエッチングにより行われることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。」と訂正する。
　
訂正事項１１．訂正前の特許請求の範囲の請求項１０
「【請求項１０】  前記結晶性ケイ素膜表面を薄膜エッチングする工程と、前記結晶性ケイ素膜表面に絶縁膜を成膜しカバーする工程とは、同一の減圧装置内にて行われることを特徴とする請求項１あるいは３記載の半導体装置の製造方法。」を、
「【請求項１２】  前記結晶性ケイ素膜表面を薄膜エッチングする工程と、前記結晶性ケイ素膜表面に絶縁膜を成膜しカバーする工程とは、同一の減圧装置内にて行われることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。」と訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
（２−１）訂正事項１、２について
　訂正事項１、２は、訂正前の特許請求の範囲の請求項１、３に係る発明を削除するものである。
　したがって、上記訂正は、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものである。
　
（２−２）訂正事項３について
　訂正事項３は、異議申立並びに取消理由を受けていない訂正前の請求項５に係る発明を独立項に訂正するものである。
　したがって、訂正事項３は、明りょうでない記載の釈明を目的とした明細書の訂正に該当するものである。
　
（２−３）訂正事項４について
　訂正事項４は、異議申立並びに取消理由を受けていない訂正前の請求項７に係る発明を独立項に訂正するものである。
　したがって、訂正事項４は、明りょうでない記載の釈明を目的とした明細書の訂正に該当するものである。
　
（２−４）訂正事項５について
　訂正事項５は、異議申立並びに取消理由を受けていない訂正前の請求項１１に係る発明を独立項に訂正するものである。
　したがって、訂正事項５は、明りょうでない記載の釈明を目的とした明細書の訂正に該当するものである。
　
（２−５）訂正事項６について
　訂正事項６は、訂正前の請求項２を新たな請求項７とし、その引用先を、新たな請求項２、すなわち、訂正前の請求項１を引用している訂正前の請求項７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
（２−６）訂正事項７について
　訂正事項７は、訂正前の請求項４を新たな請求項８とし、その引用先を、新たな請求項２あるいは５、すなわち、訂正前の請求項１あるいは３を引用している訂正前の請求項７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
（２−７）訂正事項８について
　訂正事項８は、訂正前の請求項６を新たな請求項９とし、その引用先を、新たな請求項２あるいは５、すなわち、訂正前の請求項１あるいは３を引用している訂正前の請求項７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
（２−８）訂正事項９について
　訂正事項９は、訂正前の請求項８を新たな請求項１０とし、その引用先を、新たな請求項９、すなわち、訂正前の請求項１あるいは３を引用している訂正前の請求項６及び７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
（２−９）訂正事項１０について
　訂正事項１０は、訂正前の請求項９を新たな請求項１１とし、その引用先を、新たな請求項２あるいは５、すなわち、訂正前の請求項１あるいは３を引用している訂正前の請求項７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
（２−１０）訂正事項１１について
　訂正事項１１は、訂正前の請求項１０を新たな請求項１２とし、その引用先を、新たな請求項２あるいは５、すなわち、訂正前の請求項１あるいは３を引用している訂正前の請求項７とするものであり、特許請求の範囲の減縮を目的とするものである。
　
　そして、前記訂正事項１〜１１のいずれの訂正事項も、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、いずれも、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）むすび
　以上のとおりであるから、上記訂正は、平成１１年改正前の特許法第１２０条の４第２項及び同条第３項において準用する特許法第１２６条第２項から第４項までの規定に適合するので、当該訂正を認める。
　
　
３．特許異議の申立てについての判断
（１）本件発明
　　上記のとおり、訂正は認められるから、本件請求項１ないし１２に係る発明は、上記訂正に係る訂正明細書の特許請求の範囲の請求項１ないし１２に記載された事項により特定される次のとおりのものである。
「【請求項１】  絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。
【請求項２】　絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。
【請求項３】　絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。
【請求項４】  絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。
【請求項５】　絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。
【請求項６】　絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。
【請求項７】  前記絶縁膜は、ＭＯＳ型薄膜トランジスタのゲート絶縁膜を構成し、前記活性領域の表面はＭＯＳ型薄膜トランジスタのチャネル面であることを特徴とする前記請求項２記載の半導体装置の製造方法。
【請求項８】  前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にエキシマレーザーなどの強光を照射し、その熔融固化過程において結晶化させてなるものであることを特徴とする前記請求項２あるいは５記載の半導体装置の製造方法。
【請求項９】  前記薄膜エッチング後の結晶性ケイ素膜表面の平均面粗さＲａが、５ｎｍ以下であることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。
【請求項１０】  前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】  前記薄膜エッチングを行う工程は、ＣＦ4やＮＦ3などのフッ化ガスを用いた反応性のドライエッチングにより行われることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。
【請求項１２】  前記結晶性ケイ素膜表面を薄膜エッチングする工程と、前記結晶性ケイ素膜表面に絶縁膜を成膜しカバーする工程とは、同一の減圧装置内にて行われることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。」
　
　
（２）取消理由通知で引用された刊行物に記載の発明
　当審で通知した取消理由で引用した刊行物１（特開昭６２−２６２４３１号公報：異議申立人の提出した甲第１号証）には、「半導体装置の製造方法」（発明の名称）に関して、「次いで、露出したゲート絶縁膜を除去し、露出したシリコン層４を改めて３００Å程度酸化した上で燐を注入して、ソース領域３３およびドレイン領域３４を画定し、更に、ソース電極３Ｓ，ドレイン電極３Ｄを形成して、第３図のように仕上げる。」（第２頁右上欄第１６〜２０行）こと、「更に、その上に膜厚５０００Å程度の多結晶シリコン層１４'をＣＶＤ法で形成し、更に、同図（ｂ）に示すように、Ａｒレーザビームで多結晶シリコン層をスキャンニングして単結晶シリコン層１４を変成する。その時のレーザ条件は従来と同様であり、また、多結晶シリコン層をｐ型化するための工程も従来と同様である。
　次いで、第１図（ｃ）に示すように、四弗化炭素と酸素（１０％）の混合ガスをエッチャントとして、１〜２分間、等方的にドライエッチングする。そうすると、単結晶シリコン層１４は膜厚３００〜５００Å程度エッチングされるが、その凹凸度は２００〜３００Åに減少する。」（第３頁右上欄第５〜１７行）こと、「次いで、同図（ｅ）に示すように、熱酸化して膜厚１０００ÅのＳｉＯ２膜からなるゲート絶縁膜３１を形成し、その上に多結晶シリコン膜からなるゲート電極３２を形成する。」（第３頁左下欄第７〜１１行）ことが、第１図〜第３図とともに記載されている。
　
　当審で通知した取消理由で引用した刊行物２（特開平６−６１１９８号公報：異議申立人の提出した甲第２号証）には、「【請求項１】　絶縁性基板上に形成された少なくともシリコンまたはゲルマニウムを含んだ半導体層を、少なくとも水素、塩素、フッ素、臭素または沃素のうちの１種またはそれ以上の単体もしくは化合物を含んだプラズマに曝すことによって、該半導体層の表面の汚染層を除去する工程を有する薄膜素子の製造方法において、該半導体層をプラズマに曝すときの基板温度を、該酸化物、窒化物への水素、フッ素、塩素、沃素、臭素の少なくともいずれか一つの内部への拡散速度が、その表面への吸着速度と等しい温度以下にすることを特徴とする薄膜素子の製造方法。」、「【００２１】また、本発明に用いるプラズマエッチング装置４と気相成膜装置９として、広く一般に用いられているプラズマＣＶＤ装置を用いることができるため、装置開発の負担は少なく、さらに、表面の清浄化工程と成膜工程を同一のプラズマＣＶＤ装置内で連続して行うことができ、清浄化した表面の再汚染を完全に防ぐことができる。」ことが記載されている。
　
　当審で通知した取消理由で引用した刊行物３（特開平７−３３５９０４号公報：異議申立人の提出した甲第３号証）には、「【００５１】図５は本実施例で示したＴＦＴを用いて構成されるアクティブマトリクス回路とそのドライバー回路、その他の回路を基板５０４上に形成した場合のブロック図を示す。本実施例で示したＴＦＴ２２７、２２８はそのうちのＸ／Ｙデコーダー・ドライバーやＣＰＵ、各種メモリーの論理回路に使用される。一方、ＴＦＴ２２９はアクティブマトリクス回路の画素のスイッチングＴＦＴ５０１やドライバー回路のサンプリングＴＦＴ、各種メモリーのマトリクス素子として用いられる。また、容量２３０はアクティブマトリクス回路の画素セル５０２の補助容量５０３や、各種メモリー回路の記憶素子い用いられる。
【００５２】〔実施例３〕　図３に本実施例を示す。まず、基板（コーニング７０５９）上に下地の酸化珪素膜を形成し、さらに、島状のアモルファスシリコン膜を厚さ３００〜１０００Å、例えば、５００Å成膜した。そして、レーザー照射によってアモルファスシリコン膜の結晶化をおこなった。
【００５３】レーザーはＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を使用し、レーザーのエネルギー密度は２５０〜４５０ｍＪ／ｃｍ２とした。レーザー照射の際、基板は３５０〜４５０℃に加熱した。レーザーのショット数は２〜１０ショットとした。レーザーのエネルギー密度、ショット数、温度はアモルファスシリコン膜の膜質に依存するので、膜質によって最適な値を選択すればよい。また、本実施例ではパルスレーザーを用いたが、アルゴンイオンレーザーのごとき連続発振レーザーを用いてもよい。このようにして得た結晶性シリコン膜をエッチングして、島状シリコン領域を形成した。」ことが、図３、図５とともに記載されている。
　
（３）対比・判断
ａ．本件請求項１ないし６に係る発明について
　本件請求項１ないし６に係る発明は、訂正前の請求項５、７、１１に対応するものであり、特許異議申立の対象にはなっていない。
　したがって、対比・判断を行う必要はない。
　
ｂ．本件請求項７ないし１２に係る発明について
　本件請求項７ないし１２に係る発明は、少なくとも、本件請求項２に係る発明を、直接的あるいは間接的に引用している発明である。
　そして、上記刊行物１〜３に記載の発明には、本件請求項２に係る発明の構成要件である「前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にある」点について記載がなく、また、示唆もない。
　本件請求項７ないし１２に係る発明は、この点で、明細書に記載の作用・効果を奏するものである。
　したがって、本件請求項７ないし１２に係る発明は、上記刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものとは認められない。
　
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項７ないし１２に係る発明の特許を取り消すことができない。
　そして、他に本件請求項７ないし１２に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年６月２３日（２００４．６．２３）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
半導体装置の製造方法
（５７）【特許請求の範囲】
　【請求項１】　
絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。
　【請求項２】　
絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。
　【請求項３】　
絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して上層の絶縁膜でカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。
　【請求項４】　
絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする半導体装置の製造方法。
　【請求項５】　
絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記薄膜エッチング前の結晶性ケイ素膜表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする半導体装置の製造方法。
　【請求項６】　
絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、連続して前記絶縁膜によりカバーすることにより形成されており、
　前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする半導体装置の製造方法。
　【請求項７】　前記絶縁膜は、ＭＯＳ型薄膜トランジスタのゲート絶縁膜を構成し、前記活性領域の表面はＭＯＳ型薄膜トランジスタのチャネル面であることを特徴とする前記請求項
２
　【請求項８】　前記活性領域を構成するケイ素膜は、非晶質ケイ素膜にエキシマレーザーなどの強光を照射し、その熔融固化過程において結晶化させてなるものであることを特徴とする前記請求項
２
５
　【請求項９】　前記薄膜エッチング後の結晶性ケイ素膜表面の平均面粗さＲａが、５ｎｍ以下であることを特徴とする請求項
２
５
　【請求項１０】　前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であることを特徴とする請求項
９
　【請求項１１】　前記薄膜エッチングを行う工程は、ＣＦ４やＮＦ３などのフッ化ガスを用いた反応性のドライエッチングにより行われることを特徴とする請求項２あるいは５記載の半導体装置の製造方法。
　【請求項１２】　前記結晶性ケイ素膜表面を薄膜エッチングする工程と、前記結晶性ケイ素膜表面に絶縁膜を成膜しカバーする工程とは、同一の減圧装置内にて行われることを特徴とする請求項
２
５
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】本発明は、半導体装置の製造方法に関する。特に、本発明は、絶縁表面を有する基板上に設けられたＭＯＳ型、その他構造の薄膜トランジスタ（以下、ＴＦＴという）を用いた半導体装置に有効であり、アクティブマトリクス型の液晶表示装置、密着型イメージセンサー、三次元ＩＣなどに利用できる。
　【０００２】
　【従来の技術】近年、大型で高解像度の液晶表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。これらの装置に用いられる半導体素子には、ケイ素半導体薄膜を用いるのが一般的である。ケイ素半導体薄膜としては、非晶質ケイ素半導体（ａ−Ｓｉ）からなるものと結晶性を有するケイ素半導体からなるものの２つに大別される。
　【０００３】非晶質ケイ素半導体は作製温度が低く、気相法で比較的容易に作製することが可能で量産性に富むため、最も一般的に用いられているが、導電性等の物性が結晶性を有するケイ素半導体に比べて劣るため、今後より高速特性を得るためには、結晶性を有するケイ素半導体からなる半導体装置の作製方法の確立が強く求められていた。尚、結晶性を有するケイ素半導体としては、多結晶ケイ素、微結晶ケイ素等が知られている。
　【０００４】これら結晶性を有する薄膜状のケイ素半導体を得る方法としては、次の方法がある。
　【０００５】（１）成膜時に結晶性を有する膜を直接成膜する。
　【０００６】（２）非晶質の半導体膜を成膜しておき、熱エネルギーを加えることにより結晶性を有せしめる。
　【０００７】（３）非晶質の半導体膜を成膜しておき、レーザー光など強光のエネルギーにより結晶性を有せしめる。
　【０００８】しかしながら、上記（１）の方法では、成膜工程と同時に結晶化が進行するので、大粒径の結晶性ケイ素を得ることが難しく、それにはケイ素膜の厚膜化が不可欠となる。しかも、厚膜化したからといっても基本的には膜厚と同程度の結晶粒径しか得られず、この方法により良好な結晶性を有するケイ素膜を作製することは原理的にまず不可能である。
　【０００９】上記（２）の方法は、結晶化に際し６００℃以上の高温にて数十時間にわたる加熱処理が必要であるため、生産性に非常に乏しい。また、固相結晶化現象を利用するため、結晶粒は基板面に平行に拡がり数μｍの粒径を持つものさえ現れるが、成長した結晶粒同士がぶつかり合って粒界が形成されるため、その粒界はキャリアに対するトラップ準位として働き、ＴＦＴの移動度を低下させる大きな原因となっている。さらに、それぞれの結晶粒は双晶構造を示し、一つの結晶粒内においても所謂双晶欠陥と呼ばれる結晶欠陥が多量に存在している。
　【００１０】このため、現在は上記（３）の方法が主流となっている。上記（３）の方法では溶融固化過程を利用し結晶化するので個々の結晶粒内の結晶性は非常に良好である。また、照射光の波長を選ぶことで、アニールの対象であるケイ素膜のみを効率的に加熱し、下層のガラス基板への熱的損傷を防ぐことができると共に、上記（２）のような長時間にわたる処理が必要でない。装置面でも高出力のエキシマレーザーアニール装置などが開発され、大面積基板に対しても対応可能になりつつある。この方法を利用して結晶性ケイ素薄膜を形成する方法が、特開平７―１３５１７３号公報に示されている。該公報では、非晶質ケイ素膜にシリコンイオンを注入した後、エキシマレーザーなどのパルスレーザーを照射し、該非晶質ケイ素膜を結晶化している。また、特開平６―１６３５８８号公報では、上記（３）の方法により結晶化されたと思われる結晶性ケイ素膜に対して、研磨剤を用いてその表面研磨を行い、結晶性ケイ素膜表面の凹凸を低減している。
　【００１１】
　【発明が解決しようとする課題】現在の技術において、高性能な半導体装置を実現するためには、その活性領域を構成するケイ素半導体薄膜の作製において、少なくとも上記（３）の方法を用いるのが最良である。ところが、上記（３）の方法で得られる結晶性ケイ素膜では、その表面ラフネスの大きさが大きな問題点となる。すなわち、上記（３）の方法では、非晶質ケイ素膜は、強光のエネルギーにより、その融点１４１４℃以上まで瞬時に加熱され、数十ｎｓｅｃ．程度の冷却時間にて室温付近まで冷却され固化される。この際、あまりにも固化速度が速いので、ケイ素膜は過冷却状態となり、一瞬にして固化される結果、一般的に結晶粒径は１００〜２００ｎｍ程度と非常に小さくなると共に、結晶粒がぶつかり合った点、すなわち結晶粒界は山状に盛り上がる。この現象は、特に３つの結晶粒がぶつかり合った三極点で顕著となる。この結晶成長に起因する山状に盛り上がった部分を以後「リッジ」と呼ぶ。
　【００１２】上記の現象は、強光照射のスタート膜が非晶質ケイ素膜の場合においてだけでなく、結晶性ケイ素膜の場合においても同様に起こる。結晶性ケイ素膜の場合は、強光照射により溶融した状態でも、幾分かの微結晶成分は保持され、その成分が核となり、元の結晶の情報を幾分か残した形で再結晶化される。したがって、上述の非晶質ケイ素膜から結晶化した場合に比べ、結晶粒径が大きくなると共に、個々のリッジの大きさも大きくなり、リッジの発生密度は逆に減少する。
　【００１３】図６に、実際に強光照射により結晶化された結晶性ケイ素膜の表面状態の原子間力顕微鏡（ＡＦＭ）像を下にスケッチした図を示す。図６において、Ｘ―Ｙ方向のフルスケールは１μｍであり、Ｚ方向のフルスケールは１００ｎｍである。このような結晶性ケイ素膜により、ＭＯＳ型薄膜トランジスタなど半導体装置の活性領域を作製すると、結晶性ケイ素膜表面のリッジに電界集中が起こる。すなわち、この結晶性ケイ素膜の上に形成される絶縁膜の耐圧低下につながり、リーク電流発生の原因となる。したがって、半導体装置としての信頼性が大きく低下し、実用に耐える半導体装置を得ることは非常に困難である。
　【００１４】さらに上記のケイ素膜のリッジは、ＭＯＳ型薄膜トランジスタにおいては、そのチャネル面となる（結晶性ケイ素膜＼ゲート酸化膜）の界面に存在することになり、ゲート酸化膜中及び界面の固定電荷を発生させる要因ともなり、界面特性を悪化させる。また、キャリアに対する散乱中心となり、トランジスタの電界効果移動度を低下させる。
　【００１５】また、液晶表示装置などのアクティブマトリクス基板においては、一般的に液晶容量と並列に補助容量が設けられている。画素ＴＦＴのチャネル部と共にその補助容量成分の電極として、上記結晶性ケイ素膜を用いた場合、リッジによる表面積率の変化のため、容量は設計値からずれることになり、表示むらやフリッカーなどの表示不良を引き起こす原因となる。
　【００１６】上記の特開平６―１６３５８８号公報および特開平７―１３５１７３号公報は、上記問題点に対しての一つの解決策として提案されているが、実際にはこれらの技術を用いても上記問題点の解決にはならない。なぜなら、特開平６―１６３５８８号公報は、研磨剤により結晶性ケイ素膜の表面凹凸を化学的、機械的に研磨するものであるが、結晶性ケイ素膜は半導体装置の活性領域となる部分であり、ＭＯＳ型薄膜トランジスタにおいてはその表面はチャネル面を構成する訳であり、この面に対してダメージを与えることは、好ましくない。上記研磨工程においては、結晶性ケイ素膜表面はかなりの研磨ダメージを受け、このようなケイ素膜を活性領域に用い半導体装置を製造したとしても本発明の目的とする高信頼性および高性能な半導体装置は全く得られない。また、特開平７―１３５１７３号公報は、シリコン薄膜にシリコンを注入してレーザー照射による結晶化を行うものであるが、この技術を用いても、上記メカニズムによりリッジが発生する以上、若干その大きさが低減される程度の効果しか無く、抜本的な解決策とはならない。したがって、特開平７―１３５１７３号公報による方法を用いて半導体薄膜を形成し、半導体装置を作製したとしても、本発明の目的とする高信頼性を有する高性能な装置を得ることはできない。
　【００１７】さて、ＭＯＳ型薄膜トランジスタの高性能化および信頼性の向上においては、上記の結晶性ケイ素膜の結晶性および表面状態の改善に加えて、そのチャネル面となる（結晶性ケイ素膜＼ゲート絶縁膜）の界面特性の向上が大きなポイントとなる。この界面特性は、結晶性ケイ素膜表面における上記リッジも大きな影響を与える―方、この界面でのサブオキサイド（低級酸化層）やカーボンなどの不純物による影響も非常に大きい。したがって、（結晶性ケイ素膜＼ゲート絶縁膜）の界面は、できる限りクリーンな状態に保つことが必要であり、大気に曝すことなく連続的に形成することが最も望ましい。
　【００１８】しかしながら、一般のトップゲート型薄膜トランジスタでは、ゲート絶縁膜成膜前に下層の結晶性ケイ素膜を素子間分離のためのパターニング工程を行う必要があり、根本的に上記の連続形成は非常に難しい。また、実際には結晶性ケイ素膜の結晶化工程もあるため、非晶質ケイ素膜の成膜、強光照射による結晶化、ゲート絶縁膜の成膜を大気に曝すことなく連続的に行う必要があり、装置面でも未開発の技術で、実現できたとしても非常に高価な装置となる。一般的には、ＴＦＴの活性領域となる結晶性ケイ素膜を成膜後、感光性樹脂（フォトレジスト）を塗布し、露光・現像した後、不要な領域をエッチングにより除去し、フォトレジストを剥離してから、ゲート絶縁膜が成膜される。したがって、結晶性ケイ素を成膜後、ＴＦＴにとって最も大切な活性領域表面、すなわちチャネル面が大気に曝され汚染されるだけでなく、このチャネル面に直接フォトレジストが接触することからフォトレジストに起因する汚染や、パターニング工程に伴う剥離液やエッチングなどから来る汚染も加わり、界面特性をさらに悪化・不安定化させることになる。
　【００１９】本発明は、ＴＦＴなどの半導体装置に使用される半導体薄膜において、上述の問題点を全て解決し、高信頼性を有する高性能半導体装置や高表示品位の液晶表示装置などを実現するものである。
　【００２０】
　【課題を解決するための手段】本発明は、より大型でより高解像度のアクティブマトリクス液晶表示装置や、同一基板上に液晶駆動用のドライバを作り込むドライバモノリシック型アクティブマトリクス液晶表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどを実現するために、高信頼性を有する高性能半導体素子を供給することを目的とする。すなわち、本発明は、上述のようにレーザー光などの強光照射により得られる高品質な結晶性ケイ素膜における従来の問題点、およびＭＯＳ型薄膜トランジスタにおける（結晶性ケイ素膜＼ゲート絶縁膜）界面の問題点を同時に解決するものである。
　【００２１】本発明者らは、何とか上述の問題点を解決し、高表示品位の液晶表示装置や薄膜集積回路などに応用可能な、結晶性ケイ素膜を活性領域とした高信頼性で高性能なＭＯＳ型ＴＦＴ素子を実現できないかと、日夜研究に明け暮れた。その結果、ついに、下記特徴を有する本発明を用いることにより、上記問題点が解決でき、目的が連成できることがわかった。
　【００２２】具体的には、本発明は以下の特徴を有する。
　【００２３】（１）絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置であって、前記活性領域は、ケイ素膜の最表面が薄膜エッチングされた後、大気中に曝すことなく、上層の絶縁膜でカバーされ形成されたことを特徴とする。
　【００２４】（２）前記絶縁膜は、ＭＯＳ型薄膜トランジスタのゲート絶縁膜を構成し、前記活性領域の表面は、ＭＯＳ型薄膜トランジスタのチャネル面であることを特徴とする。
　【００２５】（３）絶縁表面を有する基板上に複数の画素電極を駆動するＭＯＳ型薄膜トランジスタを有し、該各薄膜トランジスタには画素電極による液晶容量と並列に補助容量成分が接続されてなる半導体装置において、前記各薄膜トランジスタの活性領域と前記補助容量成分の下部電極は、同一層の結晶性ケイ素膜により構成され、かつ前記薄膜トランジスタのゲート絶縁膜と補助容量成分の絶縁膜は同一層の絶縁膜により構成されており、前記結晶性ケイ素膜は、その最表面が薄膜エッチングされた後、大気中に曝すことなく、前記絶縁膜によりカバーされ形成されたことを特徴とする。
　【００２６】（４）前記（１）（３）において、活性領域を構成するケイ素膜は、非晶質ケイ素膜にエキシマレーザーなどの強光を照射し、その熔融固化過程において結晶化させてなるものであることを特徴とする。
　【００２７】（５）前記（１）（３）において、活性領域を構成するケイ素膜は、非晶質ケイ素膜にその結晶化を助長する触媒元素を導入し、加熱処理による固相結晶成長工程にて結晶化させた結晶性ケイ素膜に対し、さらにエキシマレーザーなどの強光を照射し、再結晶化させたものであることを特徴とする。
　【００２８】ここで、前記固相結晶成長工程にて結晶化された結晶性ケイ素膜は、非晶質ケイ素膜に、その結晶化を助長する触媒元素を選択的に導入し、加熱処理により、該触媒元素が選択的に導入された領域から、その周辺部へと横方向に結晶成長させたものであることが好ましい。
　【００２９】前記非晶質ケイ素膜を結晶化する、あるいは前記固相結晶成長工程にて結晶化された結晶性ケイ素膜を再結晶化する場合に使用される強光として、波長５００ｎｍ以下のレーザー光を用いることが好ましく、特に波長３０８ｎｍのＸｅＣｌエキシマレーザー光を用いることが好ましい。
　【００３０】また、非晶質ケイ素膜の結晶化を助長する触媒元素として、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、ｌｎ、Ｓｎ、Ａ１、Ｓｂから選ばれた一種または複数種類の元素を用いることが好ましく、特にＮｉ元素を少なくとも用いることが好ましい。
　【００３１】（６）前記薄膜エッチング後の結晶性ケイ素膜表面の平均面相さＲａが、５ｎｍ以下であることを特徴とする。
　【００３２】（７）前記薄膜エッチング前の結晶性ケイ素膜の表面の平均面粗さＲａに対して、該結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、Ｔ＞Ｒａの関係にあることを特徴とする。
　【００３３】（８）前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であることを特徴とする。
　【００３４】（９）前記薄膜エツチングを行う工程は、ＣＦ４やＮＦ３などのフッ化ガスを用いた反応性のドライエッチングにより行われることを特徴とする。
　【００３５】（１０）前記結晶性ケイ素膜表面を薄膜エッチングする工程と、前記結晶性ケイ素膜表面に絶縁膜を成膜しカバーする工程とは、同一の減圧装置内にて行われることを特徴とする。
　【００３６】（１１）前記結晶性ケイ素膜の最表面を薄膜エッチングした後、新たに露出した結晶性ケイ素膜表面を少なくとも酸素あるいは水素を含むプラズマ雰囲気中に曝した後、前記絶縁膜を成膜し結晶性ケイ素膜表面をカバーする工程を有することを特徴とする。
　【００３７】本発明の特徴は以上の通りで、本発明の大まかな主旨としては、絶縁表面を有する基板上に形成された結晶性を有するケイ素膜を用い、該ケイ素膜に活性領域が構成されたＭＯＳ型半導体装置において、活性領域のを結晶性ケイ素膜の最表面を薄膜エッチングした後、大気中に曝すことなく、上層の絶縁膜にてカバーすることである。ここで、本発明のポイントは２つあり、活性領域、すなわち、結晶性ケイ素膜の最表面を薄膜エッチングする点と、その後、大気中に曝すことなく、上層の絶縁膜にて活性領域をカバーする点である。前者は主に結晶性ケイ素膜表面のリッジなどラフネスの低減に効果があると共に、製造工程内で汚染された結晶性ケイ素膜の最表面を除去し、新しくクリーンな表面を出すことを目的とする。後者は、前記エッチング工程にて得られた結晶性ケイ素膜のクリーンな表面が新たに汚染される前にすかさず絶縁膜で保護することで、クリーンな状態を保つことを目的としている。
　【００３８】特に、本発明はＭＯＳ型薄膜トランジスタに対して有効であり、上記絶縁膜をＴＦＴのゲート絶縁膜としてそのまま用いることで、前記のクリーンな活性領域表面が、そのチャネル面となる。すなわち、ＴＦＴの電気特性を司る活性領域（結晶性ケイ素膜＼ゲート絶縁膜）の界面は、大気に全く曝されない状態であり、界面特性を悪化させる結晶性ケイ素膜表面の自然酸化膜（サブオキサイド）や不純物などの汚染が全く無いため、連続形成した状態とほぼ同様の界面状態が、簡便なプロセスにて得られることになる。したがって、ＴＦＴの電流駆動能力（電界効果移動度や立上り係数など）が向上すると共に、信頼性も大きく向上する。
　【００３９】前記ＴＦＴの電流駆動能力や信頼性の向上においては、結晶性ケイ素膜の表面ラフネスの低減も大きく寄与している。前述のように、ＴＦＴチャネル面となる結晶性ケイ素膜表面のラフネスが大きい場合、キャリアに対する散乱中心となるだけでなく、電界集中が起こり易くリーク源ともなり、またゲート絶縁膜の固定電荷密度を増やし界面特性を悪化させるなど、多くのデメリットをもたらすからである。したがって、ＴＦＴのチャネル面となる結晶性ケイ素膜表面のラフネスの低減効果と上記界面のクリーン化との相乗効果により、ＴＦＴの電流駆動能力およびその信頼性は飛躍的に向上するのである。
　【００４０】その点で、本発明は、非晶質ケイ素膜にレーザー光などの強光を照射し、その溶融固化過程において結晶化させた高品質結晶性ケイ素膜に対して特に有効である。上述のように、強光照射による結晶化時には、ケイ素膜は、強光のエネルギーにより、その融点１４１４℃以上まで瞬時に加熱され、数十ｎｓｅｃ．程度の冷却時間にて室温付近まで冷却され固化される。その液相から固相への変化の際、結晶粒がぶつかり合い、そのぶつかり合った点が山状に盛り上がるのである。すなわち、該結晶性ケイ素膜の結晶粒界部において、リッジは発生する。この現象は、結晶粒界の中でも、特に３つの結晶粒がぶつかり合った三極点で顕著となる。　本発明の概要を図１を用いて説明する。図１は、本発明の結晶性ケイ素半導体薄膜の製造工程を示す断面図であり、（Ａ）→（Ｄ）の順に製造工程が進行する。図１（Ａ）において、ガラス等の基板１０１の上に、酸化ケイ素膜などの絶縁性の下地膜１０２が形成され、さらにその上に非晶質ケイ素（ａ−Ｓｉ）膜１０３が形成されている。この非晶質ケイ素（ａ−Ｓｉ）膜１０３に対して、図１（Ｂ）に示すようにレーザーなどの強光１０４を照射し、溶融固化過程において結晶化する。その結果、非晶質ケイ素（ａ−Ｓｉ）膜１０３は結晶性ケイ素膜１０５となる。結晶性ケイ素膜１０５は結晶粒１０６により構成され、その結晶粒界１０７において表面が山状に盛り上がる。すなわち、リッジ１０８が出現する。
　【００４１】次に、本発明のポイントである薄膜エッチング工程を行う訳であるが、このときのエッチング手段として、化学反応による反応性エッチングを用いることが望ましい。この反応性エッチングでは、Ｓｉ原子の結合状態が特に劣悪となる結晶粒界部において特に進行する性質がある。すなわち、結晶性ケイ素膜１０５に対して反応性エッチングを施すと、図１（Ｃ）のようにケイ素膜１０５の表面が全体的に薄膜化されると共に、リッジ１０８が存在する結晶粒界１０７の部分において特にエッチングが進行し、相対的に見れば、リッジ１０８が選択的にエッチングされ、削られたような状態となる。ここで、露呈している結晶性ケイ素膜１０９の表面は、表層の汚染領域が剥ぎ取られ、表面凹凸が低減されると同時に非常にクリーンな状態となっている。そして、図１（Ｄ）に示すように、すかさず絶縁膜として酸化膜１１０で結晶性ケイ素膜１０９を覆うことで、（結晶性ケイ素膜１０９＼酸化膜１１０）の界面１１１として、非常にクリーンで良好な状態が得られる訳である。
　【００４２】前記工程において、すかさず絶縁膜として酸化膜１１０で結晶性ケイ素膜１０９を覆うというのは、理想的には大気に曝さず真空中で連続処理されることが最も望ましい。該結晶性ケイ素膜が一旦大気中に出されると、表面は酸化され、一般に自然コンタミと呼ばれるようにカーボンなどの汚染が生じるからである。したがって、前記結晶性ケイ素膜の表面を薄膜エッチングする工程と、前記酸化膜を成膜し結晶性ケイ素膜表面をカバーする工程とは、同一の減圧装置内にて行われることが望ましい。すなわち、このときのエッチング方法としては、減圧雰囲気下でのプラズマエッチング処理が最も望ましく、ＣＦ４やＮＦ３などのフツ化ガスを用いた反応性のドライエッチングが最も望ましい。
　【００４３】また、プラズマエッチング処理の際の結晶性ケイ素膜表面への再汚染（ガス中に含まれるＣ、Ｎ、Ｆ）や、エッチング時のダメージなどを低減するするため、エッチング処理後に少なくとも酸素あるいは水素を含むプラズマ中に新たに露出した結晶性ケイ素膜表面を曝し、その後、絶縁膜として酸化膜を成膜し、結晶性ケイ素膜の表面をカバーすることがより望ましい。酸素はＣ系の除去に特に効果がある一方、界面準位低減の効果がある。また、水素はＮ、Ｆの除去などクリーニング効果が高い。
　【００４４】さて、本発明におけるリッジによるケイ素膜の表面粗さは、平均面粗さＲａによって定義される。平均面粗さＲａとは、基準面（指定面の高さの平均値となるフラット面）から指定面までの偏差の絶対値を平均した値であり、次式で表される。
　【００４５】
　　Ｒａ＝ｌ／Ｓ０∬｜Ｆ（Ｘ、Ｙ）―Ｚ０｜ｄＸｄＹ
ここで、Ｓ０は基準面の面積、Ｚ０は基準面の高さ、Ｆ（Ｘ、Ｙ）は座標（Ｘ、Ｙ）における指定面の高さを表す。本発明は、リッジによるケイ素膜表面の凹凸をエッチング工程により低減することが一つの目的であるから、少なくとも表面粗さの平均値を表す上記平均面粗さＲａ以上の膜厚にわたり、ケイ素膜をエッチングすることが必要となる。エッチングされるケイ素膜の厚さＴが平均面粗さＲａよりも少ないと、リッジの大きさは若干は小さくなるものの、その形状としては変化しないため、電界集中に対してのウィークポイントという点では、大きな効果はない。したがって、本発明においては、強光照射後におけるケイ素膜表面の平均面粗さＲａに対して、結晶性ケイ素膜のエッチングされるべき膜厚Ｔが、少なくともＴ＞Ｒａの関係にあることが必要である。
　【００４６】そして、最終的に得られる薄膜エッチング後の結晶性ケイ素膜表面の平均面粗さＲａを、５ｎｍ以下にすることが望ましい。勿論、この値は小さければ小さいほど良いのであるが、少なくとも５ｎｍ以下であれば、上層の絶縁膜に及ぼす耐圧低下や界面特性の悪化、容量の変動などを、素子に対してほぼ影響のないレベルにまで抑えることができる。
　【００４７】前記の平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であれば、サブｎｍオーダーまでの測定信頼性があり、本発明の主旨を損なうことはない。　図１においては、非晶質ケイ素膜１０３を強光照射する結晶化前の出発膜として用いたが、出発膜として、固相結晶成長工程により得られた結晶性ケイ素膜を用いることで、基板全面にわたってさらに均一な結晶性ケイ素膜が得られる。なぜなら、上記強光照射による結晶化時の問題点として、光源であるレーザー等の安定性が十分でなく、基板全面にわたって均一な膜質の結晶性ケイ素膜を得るのは難しいといった点がある。強光照射前の出発膜を固相成長結晶性ケイ素膜とすることで、初期の均一な結晶性の情報をある程度は残したまま再結晶化されるため、非晶質ケイ素膜に比べて、強光照射工程がダイレクトに及ぼす影響が薄れ、より均一な結晶性ケイ素膜が得られ易い。但し、固相成長工程のみで結晶化された結晶性ケイ素膜自体は、強光照射により結晶化されたものと比較して結晶性が劣悪であり、強光照射工程を加えることにより初めて、高性能半導体装置に使用可能な高品質結晶性ケイ素膜となる。
　【００４８】さらに強光照射前の出発膜として、非晶質ケイ素膜の結晶化を助長する触媒元素を用い固相結晶化された結晶性ケイ素膜を用いると、均一性の面に加えて、さらに結晶性が向上し、高品質な結晶性ケイ素膜、そして電流駆動能力に優れる高性能半導体装置が実現できる。なぜなら、上記触媒元素を用いた結晶性ケイ素膜では、上述のように柱状結晶のネットワーク構造により構成される。結晶粒界部には、触媒元素が極在し、劣悪な結晶状態となっているが、個々の柱状結晶内の結晶性は良好で、ほぼ単結晶状態を示す。この結晶性ケイ素膜に強光を照射し、溶融固化過程において再結晶化すると、結合状態の強い個々の柱状結晶の一部が溶融されずに残り、それを種結晶として結晶化が進行する。その結果、得られる結晶性ケイ素膜は、非常に高品質な結晶性ケイ素膜となるのである。すなわち、上記触媒元素により固相結晶化された結晶性ケイ素膜は、従来の触媒元素を用いないで固相結晶化された結晶性ケイ素膜と比較して、強光照射による再結晶化工程との相性が非常によい。
　【００４９】さらに強光照射前の出発膜として、非晶質ケイ素膜の結晶化を助長する触媒元素により横方向に一次元的に固相結晶化されたケイ素膜を用いると、さらに結晶性が向上し、現状では最高のものであると思われる高品質な結晶性ケイ素膜が得られ、電流駆動能力に非常に優れる高性能半導体装置が実現できる。すなわち、該ケイ素膜では柱状結晶がほぼ一方向に沿って整然と並んでおり、この領域では結晶粒界は原理上存在しない。この領域に強光照射を行うと、個々の柱状結晶はそれぞれ結合し、広い領域にわたって単結晶状態に近い非常に良好な結晶性の結晶性ケイ素領域が得られる。
　【００５０】また、本発明に利用できる上記触媒元素の種類としては、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂを利用することができる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化助長の効果があり、半導体装置へ及ぼす影響を小さく抑えることができる。
　【００５１】さらに、それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることかできる。この理由については、未だよくわかっていないが、一応次のようなモデルを考えている。触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。そのときの結晶構造が、非晶質ケイ素膜の結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促すといったモデルである。Ｎｉは２つのＳｉとＮｉＳｉ２のシリサイドを形成する。ＮｉＳｉ２は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ２はその格子定数が５．４０６Åであり、結晶シリコンのダイヤモンド構造での格子定数５．４３０Åに非常に近い値をもつ。よって、ＮｉＳｉ２は、非晶質ケイ素膜を結晶化させるための鋳型としては最高のものであり、本発明における触媒元素としては、特にＮｉを用いるのが最も望ましい。
　【００５２】さて、本発明の高品質結晶性ケイ素半導体薄膜は、半導体装置全般において、その活性領域に利用できる一方、液晶表示用のアクティブマトリクス基板においては、画素用ＴＦＴのチャネル領域に加えて、液晶画素容量と並列に接続された補助容量（Ｃｓ）の一方の電極部を構成することが望ましい。液晶表示装置用のアクティブマトリクス基板では、ゲートパルス信号がオフされた際に発生する画素電極部での電圧降下現象を緩和するため、液晶画素容量と並列に補助容量（Ｃｓ）を設けている。この補助容量（Ｃｓ）は大きいほど上記電圧降下を小さくできるため、また、製造プロセス簡略の面からも、ＴＦＴのゲート絶縁膜と同一層により構成するのが最も望ましい。しかしながら、補助容量（Ｃｓ）の画面内でのばらつきは、画面上にフリッカーなどの表示むらを引き起こす原因となる。従来の強光照射により得られる結晶性ケイ素膜を用い補助容量（Ｃｓ）の電極を作製した場合には、リッジによる表面ラフネスのため補助容量（Ｃｓ）がばらつき、良好な表示品位の液晶表示装置を得ることは難しかった。それに対して、本発明による結晶性ケイ素膜を用いた場合には、表面ラフネスが大きく低減されるため、補助容量（Ｃｓ）のばらつきを抑えることができ、表示むらの無い高表示品位の液晶表示装置が得られる。
　【００５３】さて、本発明において用いられる強光としては、波長５００ｎｍ以下のレーザー光を用いることが望ましい。なぜなら、強光照射によるケイ素膜の結晶化あるいは再結晶化において、波長５００ｎｍ以下の強光にて行えば、ケイ素膜に対する吸収係数が極めて高いため、ガラス基板に熱的ダメージを与えることなく、ケイ素膜のみを瞬時に加熱することができる。また、レーザー光を用いることで、ケイ素膜を瞬時に、融点１４１４℃に加熱するだけの高出力化が可能となる。その中でも、特に波長３０８ｎｍのＸｅＣｌエキシマレーザー光は、出力が大きいため、基板照射時のビームサイズを大きくでき、大面積基板に対応しやすく、また出力も比較的安定しており、量産装置に適用する上で最も望ましい。
　【００５４】
　【発明の実施の形態】
（実施例１）本発明を用いた第１の実施例について以下に説明する。本実施例では、本発明を利用し、ガラス基板上に液晶表示装置用のアクティブマトリクス基板を作製する際の工程について、説明を行う。このアクティプマトリクス基板においては、各面素をスイッチングするための素子としてＮチャネル型ＴＦＴが形成され、そのドレイン領域側には画素液晶容量と並列に補助容量（Ｃｓ）が設けられている。
　【００５５】以下において、図２に示すのが、本実施例の作製工程の概要を示す断面図であり、（Ａ）→（Ｅ）の順にしたがって作製工程が順次進行する。図２（Ｅ）が本実施例にて作製した画素ＴＦＴおよびその補助容量（Ｃｓ）部の完成図であり、Ｎチャネル型ＴＦＴ部２２４と補助容量（Ｃｓ）領域２２６を示す。
　【００５６】まず、図２（Ａ）に示すように、ガラス基板２０１上に例えばスパッタリング法によって厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜２０２を形成する。この酸化ケイ素膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。次に、減圧ＣＶＤ法やプラズマＣＶＤ法などによって、厚さ２０〜１００ｎｍ、例えば５０ｎｍの真性（ｉ型）の非晶質ケイ素（ａ−Ｓｉ）膜２０３を成膜する。プラズマＣＶＤ法により前記ａ−Ｓｉ膜２０３を成膜した場合には、その膜中に多量の水素を含有し、後のレーザー照射時の膜剥がれの原因となるため、ここで４５０℃程度の温度で数時間熱処理を行い、膜中の水素を放出しておく必要がある。
　【００５７】その後、図２（Ａ）に示すように、レーザー光２０７を照射し、ａ−Ｓｉ膜２０３を結晶化する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ．）を用いた。レーザー光２０７の照射条件は、照射時に基板を２００〜５００℃、例えば４００℃に加熱し、エネルギー密度２００〜３５０ｍＪ／ｃｍ２、例えば３００ｍＪ／ｃｍ２とした。レーザー光２０７は、基板面に対して順次走査され、ａ−Ｓｉ膜２０３の任意の一点に対して、それぞれ１０回レーザー照射されるように走査ピッチを設定した。この工程により、ａ―Ｓｉ膜２０３はその融点以上に加熱され、溶融し固化することで良好な結晶性を有する結晶性ケイ素膜となる。ここで、原子間力顕微鏡（ＡＦＭ）により、該結晶性ケイ素膜表面の平均面粗さＲａを測定すると、６〜７ｎｍ程度の値であった。
　【００５８】次に、前記結晶性ケイ素膜の不要な部分をパターニングにより除去することで、図２（Ｂ）に示すような素子間分離を行って、後にＴＦＴの活性領域（ソース領域、ドレイン領域、チャネル領域）および補助容量（Ｃｓ）の下部電極を構成する島状の結晶性ケイ素膜２０８を形成する。
　【００５９】次に、図２（Ｃ）に示すように、上記島状の結晶性ケイ素膜２０８上にフォトレジストを塗布し、露光・現像してマスク２０９を形成する。すなわち、マスク２０９により、後にＴＦＴのチャネル領域となる部分のみが覆われた状態となっている。そして、イオンドーピング法によって、フォトレジストのマスク２０９をマスクとして不純物（リン）２１０を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を５〜３０ｋＶ、例えば１５ｋＶ、ドーズ量を１×１０１５〜８×１０１５ｃｍ−２、例えば２×１０１５ｃｍ−２とする。この工程により、不純物が注入された領域は後のＮチャネル型ＴＦＴ部２２４のソース領域２１７となり、またＮチャネル型ＴＦＴ部２２４のドレイン領域と補助容量（Ｃｓ）の下部電極領域２１８を形成する。フォトレジストのマスク２０９にマスクされ不純物２１０が注入されない領域は、上述のように後にＮチャネル型ＴＦＴ部２２４のチャネル領域２１６となる。その後、フォトレジストのマスク２０９を除去する。
　【００６０】そして、この状態でＣＶＤ装置内にガラス基板２０１を導入する。ＣＶＤ装置内で、まず結晶性ケイ素膜表面のライトエッチングを行う。このライトエッチング工程は、例えばＣＦ４、Ｏ２をエッチングガスとして、０．１Ｔｏｒｒ程度の減圧雰囲気下、ＲＦプラズマによるプラズマエッチングにより行った。本実施例にて行った前記プラズマエッチングでのエッチングレートは３０ｎｍ／ｍｉｎ程度であり、エッチング時間を２０ｓｅｃ．と設定することで、結晶性ケイ素膜２０８を最表面より約１０ｎｍエッチングした。これにより結晶性ケイ素膜２０８の膜厚は４０ｎｍとなった。このときの結晶性ケイ素膜２０８（特にチャネル領域２１６）の表面を原子間力顕微鏡（ＡＦＭ）により測定した結果、平均面粗さＲａは２〜３ｎｍ程度と、初期値に比べ大きく低減された。
　【００６１】引き続き、ＣＶＤ同一チャンバー内にて、ＣＦ４ガスの残留濃度低減および（結晶性ケイ素膜＼ゲート絶縁膜）の界面特性向上のため、酸素によるプラズマ処理を行った後、島状の結晶性ケイ素膜２０８を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜２１１として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　ＯｒｔｈｏＳｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。成膜後、ゲート絶縁膜２１１自身のバルク特性および（結晶性ケイ素膜＼ゲート絶縁膜）の界面特性をより向上するために、不活性ガス雰囲気下で５００〜６００℃で数時間のアニールを行った。同時に、このアニール処理により、ソース領域２１７およびドレイン領域と下部電極領域２１８にドーピングされた不純物２１０が活性化され、ソース領域２１７およびドレイン領域と下部電極領域２１８が低抵抗化される。その結果、ソース領域２１７およびドレイン領域と下部電極領域２１８のシート抵抗は８００〜１０００Ω／□となった。
　【００６２】引き続いて、図２（Ｄ）に示すように、スパッタリング法によって、厚さ３００〜５００ｎｍ、例えば４００ｎｍのアルミニウムを成膜する。そして、アルミニウム膜をパターニングして、ゲート電極２１２と補助容量（Ｃｓ）領域２２６の上部電極２１３を形成する。ここで、ゲート電極２１２は平面的に見れば第ｎ番目のゲートバスラインの一部であり、補助容量（Ｃｓ）の上部電極２１３は第ｎ＋１番目のゲートバスラインの一部として形成されている。
　【００６３】そして、図２（Ｅ）に示すように、厚さ５００ｎｍ程度の酸化ケイ素膜を層間絶縁膜２１９として形成する。この酸化ケイ素膜は、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。次に、層間絶縁膜２１９にコンタクトホールを形成して、ソース電極２２０と画素電極２２３を形成する。ソース電極２２０は、金属材料、例えば、窒化チタンとアルミニウムの二層膜によって形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。画素電極２２３はＩＴＯなど透明導電膜により形成される。
　【００６４】そして最後に、１気圧の水素雰囲気で３５０℃、１時間程度のアニールを行い、図２（Ｅ）に示すＮチャネル型ＴＦＴ部２２４および補助容量（Ｃｓ）領域２２６を完成させる。このアニール処理により、Ｎチャネル型ＴＦＴ部２２４の（活性領域／ゲート絶縁膜）の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。なお、さらにＮチャネル型ＴＦＴ２２４を保護する目的で、必要な箇所のみプラズマＣＶＤ法により形成された窒化ケイ素膜でカバーしてもよい。
　【００６５】以上の実施例にしたがって作製したＴＦＴは、電界効果移動度で５０〜８０ｃｍ２／Ｖｓ、閾値電圧２〜３Ｖという良好な特性を示した。また、Ｎチャネル型ＴＦＴ部２２４のチャネル領域２１６とドレイン領域と下部電極領域２１８においては、その表面平均粗さＲａが共に２〜３ｎｍ程度に低減されているため、ゲート絶縁膜２１１を介したリーク電流はほとんど無く、それぞれの容量の不均一性も小さく抑えられる。その結果、本実施例にて作製したアクティブマトリクス基板を用い、液晶表示パネルを作製し、全面表示を行った結果、信頼性が高く、表示むらの無い高表示品位の液晶表示装置が実現できた。
　【００６６】（実施例２）本発明を用いた第２の実施例について説明する。本実施例では、ガラス基板上にＮチャネル型ＴＦＴを作製する際の工程について、本発明を利用した場合の説明を行う。本実施例のＮチャネル型ＴＦＴはアクティブマトリクス型の液晶表示装置のドライバー回路や画素部分は勿論、同一基板上にＣＰＵや制御回路、信号発生回路等を構成する素子としても用いることができる。なお、ＴＦＴの応用範囲としては、液晶表示装置のみではなく、一般に言われる薄膜集積回路に利用できることは言うまでもない。
　【００６７】以下において、図３に示すのが、本実施例で説明するＴＦＴの作製工程の概要を示す断面図であり、（Ａ）→（Ｅ）の順にしたがって作製工程が順次進行する。　まず、図３（Ａ）に示すように、ガラス基板３０１上に例えばスパッタリング法によって、厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３０２を形成する。この酸化ケイ素膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。
　【００６８】次に減圧ＣＶＤ法によって、厚さ２０〜１００ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）３０３を成膜する。
　【００６９】次に図３（Ａ）に示すように、ａ−Ｓｉ膜３０３の表面にニッケルを溶かせた水溶液３０５が接するようにガラス基板３０１を保持する。本実施例では、溶質としては酢酸ニッケルを用い、水溶液中のニッケル濃度は１０ｐｐｍとなるようにした。その後、スピナーにより水溶液３０５をガラス基板３０１上に均一に延ばし乾燥させる。
　【００７０】そして、これを水素還元雰囲気下または不活性雰囲気下、加熱温度５２０〜６００℃で数時間から十数時間、例えば５５０℃で４時間アニールして結晶化させる。この際、表面に塗布されたニッケルが核となり、ガラス基板３０１に対して垂直方向に非晶質ケイ素膜３０３の結晶化が起こり、図３（Ｂ）に示すように結晶性ケイ素膜３０３ａが形成される。表面に塗布されたニッケルは、結晶性ケイ素膜３０３ａ全体に拡散しており、このときの結晶性ケイ素膜３０３ａ中のニッケル濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３程度であった。このときの個々の結晶粒は、１００〜２００ｎｍ幅の柱状結晶のネットワークにより構成されており、２０〜３０μｍ程度の結晶粒径であった。
　【００７１】その後、図３（Ｂ）に示すように、レーザー光３０７を照射し、結晶性ケイ素膜３０３ａの再結晶化を行う。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ．）を用いた。レーザー光３０７の照射条件は、照射時に基板を２００〜５００℃、例えば４００℃に加熱し、エネルギー密度２００〜３５０ｍＪ／ｃｍ２、例えば３００ｍＪ／ｃｍ２とした。レーザー光３０７は、基板面に対して順次走査され、結晶性ケイ素膜３０３ａの任意の一点に対して、それぞれ１０回レーザー照射されるように走査ピッチを設定した。この工程により、結晶性ケイ素膜３０３ａはその融点以上に加熱され、溶融し固化することで、一部を種結晶として再結合し、さらに良好な結晶性となる。ここで、原子間力顕微鏡（ＡＦＭ）により、結晶性ケイ素膜３０３ａの表面の平均面粗さＲａを測定すると、７〜８ｎｍ程度の値であった。前記第１実施例と比較して平均面粗さＲａが大きいのは、レーザー照射における出発膜が結晶性ケイ素膜であるため、上記のように、その一部を種結晶として再結晶化し、結晶粒径が大きく成長するからであり、その分リッジも大きくなるからである。
　【００７２】次に、図３（Ｃ）に示すように、不要な部分の結晶性ケイ素膜３０３ａをパターニングにより除去して素子間分離を行い、後にＴＦＴの活性領域（ソース領域、ドレイン領域、チャネル領域）となる島状の結晶性ケイ素膜３０８を形成する。
　【００７３】そして、この状態でＣＶＤ装置内にガラス基板３０１を導入し、まず島状の結晶性ケイ素膜３０８の表面をライトエッチングする。このライトエツチング工程は、例えばＮＦ３、Ａｒをエッチングガスとして、ＲＦプラズマによるプラズマエッチングにより行った。本実施例にて行った前記プラズマエッチングでのエッチングレートは６０ｎｍ／ｍｉｎ程度であり、エッチング時間を２０ｓｅｃ．と設定することで、島状の結晶性ケイ素膜３０８を最表面より約２０ｎｍエッチングした。これにより島状の結晶性ケイ素膜３０８の膜厚は３０ｎｍとなった。このときの島状の結晶性ケイ素膜３０８の表面を原子間力顕微鏡（ＡＦＭ）により測定した結果、平均面粗さＲａは２〜３ｎｍ程度と、初期値に比べ大きく低減された。
　【００７４】引き続き、ＣＶＤ装置の同一チャンバー内にて、ＮＦ３ガスの残留濃度の低減および島状の結晶性ケイ素膜３０８の表面クリーニングのため、水素によるプラズマ処理を行った後、連続して、島状の結晶性ケイ素膜３０８を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３１１として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　ＯｒｔｈｏＳｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。成膜後、ゲート絶縁膜３１１自身のバルク特性および（島状の結晶性ケイ素膜３０８＼ゲート絶縁膜３１１）の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で数時間のアニールを行った。
　【００７５】引き続いて、スパッタリング法によって、厚さ３００〜８００ｎｍ、例えば５００ｎｍのアルミニウムを成膜する。そして、アルミニウム膜をパターニングして、ゲート電極３１２を形成する。さらに、このアルミニウムの電極の表面を陽極酸化して、表面に酸化物層３１４を形成する。この状態が図３（Ｄ）に相当する。陽極酸化は、酒石酸が１〜５％含まれたエチレングリコール溶液中で行い、最初一定電流で２２０Ｖまで電圧を上げ、その状態で１時間保持して終了させる。得られた酸化物層３１４の厚さは２００ｎｍである。なお、この酸化物層３１４は、後のイオンドーピング工程において、オフセットゲート領域を形成する厚さとなるので、オフセットゲート領域の長さを上記陽極酸化工程で決めることができる。
　【００７６】次に、イオンドーピング法によって、ゲート電極３１２とその周囲の酸化物層３１４をマスクとして活性領域に不純物（リン）を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０１５〜８×１０１５ｃｍ−２、例えば２×１０１５ｃｍ−２とする。この工程により、不純物が注入された領域は後にＴＦＴのソース領域３１７とドレイン領域３１８となり、ゲート電極３１２およびその周囲の酸化物層３１４にマスクされ不純物が注入されない領域は、後にＴＦＴのチャネル領域３１６となる。
　【００７７】その後、図３（Ｄ）に示すように、レーザー光３１５の照射によってアニールを行い、イオン注入した不純物の活性化を行うと同時に、上記の不純物導入工程で結晶性が劣化した部分の結晶性を改善させる。この際、使用するレーザーとしてはＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｓｅｃ．）を用い、エネルギー密度１５０〜４００ｍＪ／ｃｍ２、好ましくは２００〜２５０ｍＪ／ｃｍ２で、１カ所に付き４ショット照射を行った。こうして形成されたＮ型不純物（リン）を導入したソース領域３１７、ドレイン領域３１８のシート抵抗は、２００〜３００Ω／□であった。
　【００７８】続いて、厚さ６００ｎｍ程度の酸化ケイ素膜を層間絶縁膜３１９として形成する。該酸化ケイ素膜の形成には、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。
　【００７９】次に、層間絶縁膜３１９にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴのソース電極・ソース配線３２０、ドレイン電極・ドレイン配線３２１を形成する。上記窒化チクン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、１気圧の水素雰囲気で３５０℃、１時間程度のアニールを行い、図３（Ｅ）に示すＮチャネル型ＴＦＴ部３２４を完成させる。
　【００８０】本ＴＦＴを、画素電極をスイッチングする素子として用いる場合にはソース電極・ソース配線３２０またはドレイン電極・ドレイン配線３２１をＩＴＯなど透明導電膜からなる画素電極に接続し、もう一方の電極より信号を入力する。また、本ＴＦＴを薄膜集積回路に用いる場合には、ゲート電極３１２上にもコンタクトホールを形成し、必要とする配線を施せばよい。
　【００８１】以上の実施例にしたがって作製したＮチャネル型ＴＦＴは、電界効果移動度で１００〜１５０ｃｍ２／Ｖｓ、閾値電圧１〜２Ｖという良好な特性を示し、ＴＦＴオフ領域でのリーク電流も数ｐＡと小さく、特性安定性、信頼性に優れるものであった。
　【００８２】（実施例３）本発明を用いた第３の実施例について説明する。本実施例では、アクティブマトリクス型の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを相補型に接続したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
　【００８３】図４は、本実施例で説明するＴＦＴの作製工程の概要を示す平面図である。図５は、図４のＡ―Ａ’で切った断面図であり、（Ａ）→（Ｅ）の順にしたがって工程が順次進行する。図５（Ｅ）に示すのが、本実施例によるＣＭＯＳ回路の完成図であり、Ｎチャネル型ＴＦＴ部４２４とＰチャネル型ＴＦＴ部４２５により構成される。
　【００８４】まず、図５（Ａ）に示すように、ガラス基板４０１上に例えばスパッタリング法によって厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜４０２を形成する。この酸化ケイ素膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。次に、減圧ＣＶＤ法あるいはプラズマＣＶＤ法によって、厚さ２０〜１００ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）４０３を成膜する。
　【００８５】次に、ａ−Ｓｉ膜４０３上に感光性樹脂（フォトレジスト）を塗布し、露光・現像してマスク４０４とする。フォトレジストよりなるマスク４０４のスルーホールにより、領域４００においてスリット状にａ−Ｓｉ膜４０３が露呈される。即ち、図５（Ａ）の状態を上面から見ると、図４のように領域４００でａ−Ｓｉ膜４０３が露呈しており、他の部分はフォトレジストによリマスクされている状態となっている。
　【００８６】次に、図５（Ａ）に示すように、ガラス基板４０１の表面にニッケルを薄膜４０５を蒸着する。本実施例では、蒸着ソースと基板間の距離を通常より大きくして、蒸着レートを低下させることで、ニッケルの薄膜４０５の厚さが１〜２ｎｍ程度となるように制御した。このときの基板４０１上におけるニッケルの面密度を実際に測定すると、１×１０１３ａｔｏｍｓ／ｃｍ２程度であった。そして、フォトレジストよりなるマスク４０４を除去することで、マスク４０４上のニッケル薄膜４０５がリフトオフされ、領域４００のａ−Ｓｉ膜４０３において、選択的にニッケルの微量添加が行われたことになる。そして、これを不活性雰囲気下、例えば加熱温度５５０℃で１６時間アニールして結晶化させる。
　【００８７】この際、領域４００においては、ａ−Ｓｉ膜４０３の表面に添加されたニッケルを核としてガラス基板４０１に対して垂直方向に非晶質ケイ素膜４０３の結晶化が起こり、結晶性ケイ素膜４０３ａが形成される。そして、領域４００の周辺領域では、図５（Ｂ）において、結晶成長方向を矢印４０６で示すように、領域４００から横方向（基板と平行な方向）に結晶成長が行われ、横方向結晶成長した結晶性ケイ素膜４０３ｂが形成される。また、それ以外の領域である非晶質ケイ素膜４０３は、そのまま非晶質ケイ素膜領域４０３ｃとして残る。この横方向に結晶成長した結晶性ケイ素膜４０３ｂ中のニッケル濃度は１×１０１７ａｔｏｍｓ／ｃｍ３程度であった。なお、上記結晶成長に際し、矢印４０６で示される基板と平行な方向の結晶成長の距離は、８０μｍ程度であった。
　【００８８】その後、図５（Ｂ）に示すように、レーザー光４０７を照射し、結晶性ケイ素膜４０３ａ及び４０３ｂの再結晶化を行う。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ．）を用いた。レーザー光４０７の照射条件は、照射時に基板を２００〜５００℃、例えば４００℃に加熱し、エネルギー密度２００〜３５０ｍＪ／ｃｍ２、例えば３００ｍＪ／ｃｍ２とした。レーザー光４０７は、基板面に対して順次走査され、結晶性ケイ素膜４０３ａ、４０３ｂの任意の一点に対して、それぞれ１０回レーザー照射されるように走査ピッチを設定した。この工程により、結晶性ケイ素領域４０３ａおよび４０３ｂはその融点以上に加熱され、溶融し固化することで、一部を種結晶として再結合し、さらに良好な結晶性となる。また、ａ−Ｓｉ領域４０３ｃは、結晶化され結晶性ケイ素膜４０３ｄとなる。ここで、原子間力顕微鏡（ＡＦＭ）により、結晶性ケイ素膜４０３ｂ表面の平均面粗さＲａを測定すると、７〜８ｎｍ程度の値であった。
　【００８９】その後、図５（Ｃ）に示すように、結晶性ケイ素膜４０３ｂ領域が、後のＴＦＴの活性領域（素子領域）となるように、それ以外の結晶性ケイ素膜をパターニングによりエッチング除去して素子間分離を行い、島状の結晶性ケイ素膜４０８ｎ、４０８ｐを形成する。
　【００９０】そして、この状態でＣＶＤ装置内にガラス基板４０１を導入し、まず結晶性ケイ素膜４０８ｎ、４０８ｐの表面のライトエッチングを行う。このライトエッチング工程は、例えばＣＦ４、Ｏ２をエッチングガスとして、ＲＦプラズマによるプラズマエッチングにより行った。本実施例にて行った前記プラズマエッチングでのエッチングレートは３０ｎｍ／ｍｉｎ程度であり、エッチング時間を４０ｓｅｃ．と設定することで、結晶性ケイ素膜４０８ｎ、４０８ｐを最表面より約２０ｎｍエッチングした。これにより島状の結晶性ケイ素膜４０８ｎ、４０８ｐの膜厚は３０ｎｍとなった。このときの結晶性ケイ素膜４０８表面を原子間力顕微鏡（ＡＦＭ）により測定した結果、平均面粗さＲａは２〜３ｎｍ程度と、初期値に比べ大きく低減された。
　【００９１】引き続き、ＣＶＤ装置の同一チャンバー内にて、ＣＦ４ガスの残留濃度の低減および（ケイ素膜＼ゲート絶縁膜）の界面特性向上のため、酸素によるプラズマ処理を行った後、連続して、島状の結晶性ケイ素膜４０８ｎ、４０８ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜４１１として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　ＯｒｔｈｏＳｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。成膜後、ゲート絶縁膜４１１自身のバルク特性および（結晶性ケイ素膜４０８ｎ、４０８ｐ＼ゲート絶縁膜４１１）の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で数時間のアニールを行った。
　【００９２】次に、図５（Ｄ）に示すように、スパッタリング法によって厚さ４００〜８００ｎｍ、例えば５００ｎｍのアルミニウム（０．１〜２％のシリコンを含む）を成膜し、アルミニウム膜をパターニングして、ゲート電極４１２ｎ、４１２ｐを形成する。
　【００９３】次に、イオンドーピング法によって島状の結晶性ケイ素膜４０８ｎ、４０８ｐにゲート電極４１２ｎ、４１２ｐをマスクとして不純物（リン、およびホウ素）を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）およびジボラン（Ｂ２Ｈ６）を用い、前者の場合は、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合は、４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０１５〜８×１０１５ｃｍ−２、例えばリンを２×１０１５ｃｍ−２、ホウ素を５×１０１５ｃｍ−２とする。この工程により、ゲート電極４１２ｎ、４１２ｐにマスクされ不純物が注入されない領域は後にＴＦＴのチャネル領域４１６ｎ、４１６ｐとなる。ドーピングに際しては、ドーピングが不要な領域をフォトレジストで覆うことによって、それぞれの元素を選択的にドーピングを行う。
　【００９４】この結果、Ｎ型の不純物を注入したソース領域４１７ｎとドレイン領域４１８ｎ、Ｐ型の不純物を注入したソース領域４１７ｐとドレイン領域４１８ｐが形成され、図５（Ｄ）および（Ｅ）に示すように、Ｎチャネル型ＴＦＴ部４２４とＰチャネル型ＴＦＴ部４２５とを形成することができる。この状態を基板上方より見ると図４のようになっており、ここで島状の結晶性ケイ素膜４０８ｎおよび４０８ｐにおいて、結晶成長方向を示す矢印４０６とキャリアの移動方向（ソース→ドレイン方向）は平行となるように配置してある。このような配置を採ることで、さらに高移動度を有するＴＦＴが得られる。
　【００９５】その後、図５（Ｄ）に示すように、レーザー光４１５の照射によってアニールを行い、イオン注入した不純物の活性化を行う。レーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｓｅｃ．）を用い、レーザー光の照射条件としては、エネルギー密度２５０ｍＪ／ｃｍ２で一か所につき４ショット照射した。
　【００９６】続いて、図５（Ｅ）に示すように、厚さ６００ｎｍの酸化ケイ素膜を層間絶縁膜４１９として、ＴＥＯＳを原料としたプラズマＣＶＤ法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴのソース電極・ソース配線４２０、ソース・ドレイン電極４２１、ドレイン電極・ドレイン配線４２２を形成する。そして最後に、１気圧の水素雰囲気下で３５０℃、１時間程度のアニールを行い、Ｎチャネル型ＴＦＴ部４２４とＰチャネル型ＴＦＴ部４２５を完成させる。
　【００９７】以上の実施例にしたがって作製したＣＭＯＳ構造回路において、それぞれのＴＦＴの電界効果移動度はＮチャネル型ＴＦＴで１５０〜２００ｃｍ２／Ｖｓ、Ｐチャネル型ＴＦＴで８０〜１２０ｃｍ２／Ｖｓと高く、閾値電圧はＮチャネル型ＴＦＴで０〜１Ｖ、Ｐチャネル型ＴＦＴで−２〜−３Ｖと非常に良好な特性を示す。さらに、繰り返し測定に伴う特性劣化もほとんどなく、信頼性の高いＣＭＯＳ構造回路が得られた。
　【００９８】以上、本発明に基づく実施例３例につき具体的に説明したが、本発明は上述の実施例に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
　【００９９】例えば、前述の３例の実施例においては、ＣＶＤ装置を用い、活性領域となるケイ素膜表面をプラズマエッチングし、その後、連続してゲート絶縁膜をプラズマＣＶＤ法により形成しているが、その他にスパッタリングなどのＰＶＤ法を用いても良い。スパッタリング装置を用いた場合には、結晶性ケイ素膜の最表面を逆スパッタリング工程にて物理的に削りとった後、ゲート絶縁膜をスパッタリングにて形成すれば良い。また、ゲート絶縁膜の形成前の処理としては、上述の酸素プラズマ処理と水素プラズマ処理を併用するとより効果が見られる。
　【０１００】ａ−Ｓｉ膜の結晶化に際しては、ＸｅＣｌエキシマレーザーを用いたが、それ以外の様々な強光照射により結晶化された場合にも勿論、同様の効果があり、波長２４８ｎｍのＫｒＦエキシマレーザーや、波長４８８ｎｍの連続発振Ａｒレーザーなどにおいても同様である。
　【０１０１】また、上記第２および第３実施例では、固相結晶成長法としては、触媒元素を用い短時間で結晶化する方法を用いたが、触媒元素を用いず通常の固相結晶成長法を用いても同様の効果が得られる。また、上記第２および第３実施例では、触媒元素であるニッケルを導入する方法として、非晶質ケイ素膜表面をニッケル塩を溶かせた水溶液を塗布する方法、あるいは蒸着法によリニッケル薄膜を形成する方法により、ニッケルの微量添加を行い、結晶成長を行わせる方法を採用した。しかし、第１の非晶質ケイ素膜成膜前に、基板表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。即ち、結晶成長は非晶質ケイ素膜の上面側から行ってもよいし、下面側から行ってもよい。また、ニッケルの導入方法としても、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒として、ＳＯＧ（スピンオングラス）材料を溶媒としてＳｉＯ２膜より拡散させる方法も有効であるし、スパッタリング法やメッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。さらに、結晶化を助長する不純物金属元素としては、Ｎｉ以外にＣｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂを用いても効果が得られる。
　【０１０２】さらに、本発明の応用としては、液晶表示用のアクティブマトリクス型基板以外に、例えば、密着型イメージセンサー、ドライバー内蔵型のサーマルヘッド、有機系ＥＬ等を発光素子としたドライバー内蔵型の光書き込み素子や表示素子、三次元ＩＣ等が考えられる。本発明を用いることで、これらの素子の高速、高解像度化等の高性能化が実現される。さらに本発明は、上述の実施例で説明したＭＯＳ型トランジスタに限らず、結晶性半導体を素子材としたバイポーラトランジスタや静電誘導トランジスタをはじめとして幅広く半導体プロセス全般に応用することができる。
　【０１０３】
　【発明の効果】本発明を用いることにより、表面凹凸の無い高品質結晶性ケイ素薄膜が得られると共に、ＭＯＳ型トランジスタにおいて、その能動領域となる（結晶性ケイ素膜＼ゲート絶縁膜）の界面において、非常に良好な界面特性が得られる。その結果、非常に高性能で且つ信頼性の高い薄膜半導体装置を実現することができる。特に液晶表示装置においては、ケイ素膜表面凹凸に起因する表示むらを無くし、画素ＴＦＴのスイッチング特性の向上、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化が図れ、同一基板上にアクティブマトリクス部と周辺駆動回路部を構成するフルドライバモノリシック型のアクティブマトリクス基板を実現でき、モジュールのコンパクト化、高性能化、低コスト化が図れる。
【図面の簡単な説明】
　【図１】本発明の半導体装置の製造方法の概要を説明する図である。
　【図２】第１の実施例の作製工程を工程順に示す図である。
　【図３】第２の実施例の作製工程を工程順に示す図である。
　【図４】第３の実施例の概要を示す図である。
　【図５】第３の実施例の作製工程を工程順に示す図である。
　【図６】結晶性ケイ素膜表面の原子間力顕微鏡（ＡＦＭ）像を下にスケッチして示す図である。
　【符号の説明】
　１０１　基板
　１０２　下地膜
　１０３　非晶質ケイ素膜
　１０４　強光
　１０５　結晶性ケイ素膜
　１０６　結晶粒
　１０７　結晶粒界
　１０８　リッジ
　１０９　結晶性ケイ素膜
　１１０　酸化膜
　１１１　界面
　２０１、３０１、４０１　ガラス基板
　２０２、３０２、４０２　下地膜
　２０３、３０３、４０３　非晶質ケイ素（ａ−Ｓｉ）膜
　４０４　マスク
　３０５　水溶液
　４０５　ニッケル薄膜
　４０６　矢印
　２０７、３０７、４０７　レーザー光
　２０８、３０８、４０８　島状の結晶性ケイ素膜
　２０９　マスク
　２１０　不純物
　２１１、３１１、４１１　ゲート絶縁膜
　２１２、３１２、４１２　ゲート電極
　２１３　上部電極
　３１４　酸化物層
　３１５、４１５　レーザー光
　２１６、３１６、４１６　チャネル領域
　２１７、３１７、４１７　ソース領域
　２１８　ドレイン領域と下部電極領域
　３１８、４１８　ドレイン領域
　２１９、３１９、４１９　層間絶縁膜
　２２０　ソース電極
　３２０、４２０　ソース電極・ソース配線
　３２１、４２２　ドレイン電極・ドレイン配線
　４２１　ソース・ドレイン電極
　２２３　画素電極
　２２４、３２４、４２４　Ｎチャネル型ＴＦＴ部
　４２５　Ｐチャネル型ＴＦＴ部
　２２６　補助容量（Ｃｓ）領域