(57)【特許請求の範囲】
【請求項１】
各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、
ことを特徴とするイメージセンサ。
【請求項２】
各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さく、
前記ソース電極とゲート電極との平面的な重なり部分において、前記ソース電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記ドレイン電極とゲート電極との平面的な重なり部分において、前記ドレイン電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記第１のＴＦＴのゲート端子と前記出力信号線との間に、前記ソース電極とゲート電極との平面的な重なり面積で形成される容量以外に、容量が接続されていない、
ことを特徴とするイメージセンサ。
【請求項３】
前記第１のＴＦＴは、ドレイン領域とチャネル領域との第１の境界線及びソース領域と前記チャネル領域との第２の境界線に曲線部分を有し、
前記第１の境界線の長さが前記第２の境界線の長さよりも長い
ことを特徴とする請求項２記載のイメージセンサ。
【請求項４】
前記第１乃至第３のＴＦＴは、アモルファスシリコン又は酸化物半導体からなる、
ことを特徴とする請求項１記載のイメージセンサ。
【請求項５】
前記第１及び第２のＴＦＴは、アモルファスシリコン又は酸化物半導体からなる、
ことを特徴とする請求項２又は３記載のイメージセンサ。
【請求項６】
各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備え、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とするイメージセンサの駆動方法。
【請求項７】
各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備え、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さく、
前記ソース電極とゲート電極との平面的な重なり部分において、前記ソース電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記ドレイン電極とゲート電極との平面的な重なり部分において、前記ドレイン電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記第１のＴＦＴのゲート端子と前記出力信号線との間に、前記ソース電極とゲート電極との平面的な重なり面積で形成される容量以外に、容量が接続されていない、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とするイメージセンサの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に各画素に増幅回路を設けたイメージセンサに関する。
【背景技術】
【０００２】
Ｘ線の透過像により調査対象の内部を非破壊で検査する技術は、医療、工業用非破壊検査の分野などにおいて、欠くことのできない技術となっている。特にＸ線の透過像を電子データとして直接取り込むＸ線イメージセンサは、撮影の迅速性、画像処理による読影補助、動画対応可能などの理由から、広く用いられるようになった。このＸ線イメージセンサとして主に用いられているのは、ＦＰＤ（フラットパネルディテクタ）と呼ばれるデバイスである。ＦＰＤは、２次元に配置された各画素に、Ｘ線を電荷に変換する光電変換部と、光電変換部に蓄積された信号電荷を外部に取り出すスイッチング素子と、を配置したものである。ＦＰＤは、ガラスなどの大面積基板上に薄膜半導体技術を用いて作製される。それは、可視光とは異なり、Ｘ線の縮小光学系を容易に作ることができないため、ＦＰＤの大きさが調査対象と同等以上必要となるからである。したがって、画素に配置されるスイッチング素子として、ＴＦＴ（薄膜トランジスタ）が用いられる。
【０００３】
ＦＰＤは、Ｘ線を電荷に変換する方式の違いにより、大きく二つに分類される。一つは、Ｘ線を可視光に変換し、その可視光を電荷に変換する間接変換方式である。もう一つは、Ｘ線を直接電荷に変換する直接変換方式である。
【０００４】
間接変換方式のＦＰＤとして、特許文献１の第５図に開示された構造がある。これは、フォトダイオード及びトランジスタの形成部に、絶縁膜を介して蛍光体層が積層された構造を有している。Ｘ線の照射により蛍光体層が可視光を発し、その可視光をフォトダイオードで電荷に変換している。またこの特許文献１の技術では、フォトダイオードとトランジスタをａ−Ｓｉ（アモルファスシリコン）で形成する例を開示している。
【０００５】
直接変換方式のＦＰＤとして、特許文献２の図１に開示された構造がある。これは、トランジスタに光導電層が接続されてなる画素が、基板上に形成された構造を有している。Ｘ線は光導電層で吸収され直接電荷に変換される。この特許文献２の技術では、光導電体層としてＺｎＯ、ＣｄＳ、ＣｄＳｅなどを用いる方法を開示している。
【０００６】
これら両方式のＦＰＤにおける信号は、電荷として出力され、外部に設けられた積分器等の信号検出回路で電圧に変換され、デジタル化される。ここで示した特許文献１、２の技術は、各画素で得られた信号電荷そのものを出力するため、信号電荷を画素内で増幅していないという意味で、ＰＰＳ（パッシブピクセルセンサ）として分類される場合がある。
【０００７】
近年、医療の分野において、Ｘ線診断装置に対し、低被曝化、高精細化が強く求められるようになってきた。低被曝化のためにＸ線照射量を減らすと、ＦＰＤで検出される信号電荷が減少することにより、Ｓ／Ｎ比を劣化させる。また、高精細化のためにＦＰＤの画素サイズを小さくしても、それに応じて信号電荷も減少するので、Ｓ／Ｎ比が劣化する。つまり、低被曝化と高精細化を両立させるには、ＦＰＤのＳ／Ｎ比を高くすることが必要不可欠となるのである。
【０００８】
イメージセンサの高Ｓ／Ｎ化の手法として、ＣＭＯＳイメージセンサに適用されているＡＰＳ（アクティブピクセルセンサ）という技術がある。これは、イメージセンサの各画素に、フォトダイオード等の光電変換素子の他に増幅回路を設け、光電変換素子の信号を増幅し出力するという技術である。この技術によれば、信号のＳ／Ｎ比をＰＰＳ方式に比べ大幅に向上させることが可能となる。
【０００９】
ＣＭＯＳイメージセンサは、通常、単結晶Ｓｉ基板上に集積され、主に光学カメラ等に用いられるものであるが、このＡＰＳ技術を薄膜半導体に適用する試みがなされてきた。その例として、特許文献３、４で開示された技術がある。特許文献３で開示された技術は、信号を増幅するトランジスタとして多結晶ＳｉＴＦＴを用いた例であり、特許文献４で開示された技術は、信号増幅用トランジスタとしてａ−ＳｉＴＦＴを用いた例である。
【００１０】
しかしながら実際には、多結晶ＳｉＴＦＴやａ−ＳｉＴＦＴを用いたＡＰＳイメージセンサは殆ど実用化されていない。その理由を以下に説明する。
【００１１】
多結晶ＳｉＴＦＴの場合、閾値電圧のばらつきが極めて大きいという問題がある。この特性ばらつきは、多結晶Ｓｉの結晶粒径のばらつきなどに起因する本質的な問題である。増幅回路を構成するＴＦＴの閾値電圧にばらつきが生ずると、増幅回路の出力電圧にもばらつきが生じる。この閾値電圧のばらつきは、極めて近傍に配置されたＴＦＴ素子間でも大きく、回路的な工夫で取り除くことが困難である。そのため、多結晶ＳｉＴＦＴによる増幅回路をイメージセンサの各画素に設けると、画素毎に信号がばらつくことになり、ＦＰＮ（固定パターンノイズ）が発生する。
【００１２】
ａ−ＳｉＴＦＴを信号の増幅に用いた場合、アモルファスという構造から、多結晶ＳｉＴＦＴのような結晶構造に起因する閾値電圧のばらつき、という問題は生じない。しかし、信頼性上の問題が生ずる。それは、ａ−ＳｉＴＦＴでは、ゲート−ソース間に電圧が印加され続けると、閾値電圧が大きく変動するという現象である。増幅回路に用いるＴＦＴには、ゲート−ソース間に常にＴＦＴを導通状態とする電圧が印加され続ける。そのため、増幅回路用ＴＦＴの閾値電圧が変動し、それに伴い出力電圧も変動してしまうのである。この信頼性に関わる課題は、アモルファス酸化物半導体を用いたＴＦＴでも同様に発生する。
【００１３】
ａ−ＳｉＴＦＴ及びアモルファス酸化物半導体ＴＦＴなどの閾値電圧の変動量は、ＴＦＴに印加されるゲート−ソース間電圧の大きさや時間に依存する。したがって、ゲート−ソース間に印加する電圧を小さくするように、またその印加する時間を短くするように制御することで、閾値電圧変動を抑制することが考えられる。
【００１４】
上述のようなＴＦＴの信頼性に関わる課題を解決することを目的としていないが、ＡＰＳ技術を用いたイメージセンサにおいて、増幅回路となるＴＦＴのゲート電圧を変動させる技術が特許文献５で開示されている。
【００１５】
図１６は、特許文献５で開示されたイメージセンサの回路構成を、関連技術１として示したものである。この関連技術１では、イメージセンサの各画素９００に、増幅回路となるトランジスタ９０１、フォトダイオード９０２、蓄積容量９０３、リセット用のトランジスタ９０４が設けられている。
【００１６】
各画素列に共通の出力配線ＤＡＴＡには、トランジスタ９０１の負荷となる電流源９０５の第一端子９５１が接続されている。フォトダイオード９０２は、アノード端子９２ａが制御線ＲＳＥＬに接続され、カソード端子９２ｋがトランジスタ９０１のゲート端子９１ｇ及びトランジスタ９０４のソース端子９４ｓに接続されている。蓄積容量９０３はフォトダイオード９０２と並列に接続されている。トランジスタ９０１は、ドレイン端子９１ｄが電源線Ｐ９１（電源電圧ＶＤＤ）に接続され、ソース端子９１ｓが出力配線ＤＡＴＡに接続されている。トランジスタ９０４は、ゲート端子９４ｇが制御線ＲＳＴに接続され、ドレイン端子９４ｄが電源線Ｐ９２（電源電圧ＶＲＥＦ）に接続されている。電流源９０５の第二端子９５２は、電源線Ｐ９３（電源電圧ＶＲＥＦ）に接続されている。
【００１７】
図１７は、関連技術１の動作を示したタイミングチャートであり、図１６における制御線ＲＳＴ，ＲＳＥＬ及びノードＮ１，Ｎ２の電圧を示している。ノードＮ１，Ｎ２の実線及び破線は、それぞれ光量ＬｕｘＡ，ＬｕｘＢが照射された場合の電圧を示したものである。
【００１８】
動作は主に三つの期間に分かれている。時間ｔ０からｔ１までのリセット期間では、制御線ＲＳＴの電位がＶＳＳからＶＤＤに変わることで、トランジスタ９０４が導通状態となり、フォトダイオード９０２及び蓄積容量９０３の両端電圧がリセットされ、ノードＮ１の電位がＶＲＥＦとなる。
【００１９】
時間ｔ１からｔ２までの積分期間では、フォトダイオード９０２に照射された光量に応じてフォトダイオード９０２及び蓄積容量９０３の電荷が減少し、ノードＮ１の電圧が低下する。
【００２０】
時間ｔ２からｔ３までの読み出し期間では、制御線ＲＳＥＬの電位がＶＳＳからＶＲＥＦへ上昇する。そのためノードＮ１の電位も上昇し、トランジスタ９０１の閾値電圧以上となり、ノードＮ２の電位が上昇する。
【００２１】
増幅回路となるトランジスタ９０１のゲート−ソース間電圧という観点で見ると、次のように言える。時間ｔ０からｔ１のリセット期間では、ゲート端子９１ｇにＶＲＥＦの電圧が印加されるが、ソース端子９１ｓの電圧もＶＲＥＦであるため、ゲート−ソース間には電圧が印加されない。
【００２２】
時間ｔ１からｔ２の積分期間では、照射される光量に応じてフォトダイオード９０２に光電流が流れ、フォトダイオード９０２及び蓄積容量９０３に蓄積された電荷が減少することで、トランジスタ９０１のゲート電圧が小さくなる方向へ変化する。そのためトランジスタ９０１のゲート−ソース間の電圧の極性が負となる。
【００２３】
時間ｔ２からｔ３の読み出し期間では、制御線ＲＳＥＬの電位上昇に伴い、トランジスタ９０１のゲート電圧も上昇し、ゲート−ソース間電圧が正の極性で大きくなる。その後、出力配線ＤＡＴＡの寄生容量がトランジスタ９０１により充電され、ノードＮ２の電位は、トランジスタ９０１のゲート電圧よりも、閾値電圧分だけ低い電圧へ到達する。つまり、ＡＰＳ技術を用いた増幅回路用ＴＦＴのゲート−ソース間に、常に正の電圧を印加し続けるのではなく、負の電圧を印加したり、その電圧の大きさを任意に変えたりするのである。同様の技術は特許文献６でも開示されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平０４−２０６５７３号公報（第４図、第５図）
【特許文献２】特開平１１−２１１８３２号公報（図１）
【特許文献３】特開昭５８−０６８９６８号公報（第１図）
【特許文献４】特開昭６０−０９１６６６号公報（第２図）
【特許文献５】特開２０１０−０９８７１４号公報（図１、図２）
【特許文献６】特表２００９−５４０６２８号公報（図８、図９）
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、関連技術１では、増幅回路を構成するトランジスタ９０１のゲート電位を制御すると、各画素９００から出力される信号が遅延することにより、高速動作が行えないという重大な問題が生ずる。以下その理由について説明する。
【００２６】
図１６の回路構成では、増幅回路として機能するトランジスタ９０１のソース端子９１ｓは出力配線ＤＡＴＡに直接接続されている。トランジスタ９０１のゲート電圧であるノードＮ１の電圧が、トランジスタ９０１のソース電圧に閾値電圧を加えた値よりも小さい場合は、トランジスタ９０１はオフ状態であるが、トランジスタ９０１のゲート−ソース間の容量は出力配線ＤＡＴＡの寄生容量となる。
【００２７】
トランジスタ９０１の半導体材料としてａ−Ｓｉ又はアモルファス酸化物半導体を用いた場合、トランジスタ９０１は図１８に示すような逆スタガ構造のＴＦＴが適用される。トランジスタ９０１は、基板上にゲート電極９１１が形成され、その上にゲート絶縁膜９２０を介して半導体層９３０が形成され、半導体層９３０の両端にそれぞれドレイン電極９４１及びソース電極９４２が形成されたものである。
【００２８】
トランジスタ９０１に逆スタガ構造が適用される理由は、ＴＦＴ製造工程が他の構造（例えばプレーナー構造）を適用した場合に比べ簡略化できるためである。しかし、逆スタガ構造では、ソース電極９４２とゲート電極９１１の平面的な重なり面積が大きくなり、ゲート−ソース間容量も大きくなる。つまり、出力配線ＤＡＴＡの寄生容量が大きくなるのである。
【００２９】
更に、トランジスタ９０１はソースフォロワとして動作するのであるが、ソースフォロワは出力電圧がターゲット電圧（入力電圧に対応した理想的な出力電圧）に近づくに従い、ゲート−ソース間電圧が小さくなる。このことは、出力電圧がターゲット電圧に近づくに従い、トランジスタ９０１のドレイン電流が急速に減少することを意味する。
【００３０】
通常、ソースフォロワの応答速度を向上させるためには、トランジスタ９０１のチャネル幅を大きくする手法が用いられる。しかし、ここで開示された回路構成では、トランジスタ９０１のチャネル幅を大きくすると出力配線ＤＡＴＡの寄生容量も大きくなってしまうので、応答速度を改善できない。この課題は、１本の出力配線ＤＡＴＡに接続される画素の数が大きくなるに従い、より顕著となる。つまり、画素数の多いイメージセンサにおいて致命的な課題となるのである。
【００３１】
そこで、本発明の目的は、各画素に配置された薄膜半導体による信号増幅用トランジスタの特性変動を抑制し、信頼性上の問題が生じず、Ｓ／Ｎ比が高く、高速動作可能な放射線撮像装置用に適したイメージセンサを提供することである。
【課題を解決するための手段】
【００３２】
本発明に係る第一のイメージセンサは、
各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、
ことを特徴とする。
【００３３】
本発明に係る第二のイメージセンサは、
各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さく、
前記ソース電極とゲート電極との平面的な重なり部分において、前記ソース電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記ドレイン電極とゲート電極との平面的な重なり部分において、前記ドレイン電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記第１のＴＦＴのゲート端子と前記出力信号線との間に、前記ソース電極とゲート電極との平面的な重なり面積で形成される容量以外に、容量が接続されていない、
ことを特徴とする。
【００３４】
本発明に係る第一のイメージセンサの駆動方法は、
各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備え、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とする。
【００３５】
本発明に係る第二のイメージセンサの駆動方法は、
各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備え、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さく、
前記ソース電極とゲート電極との平面的な重なり部分において、前記ソース電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記ドレイン電極とゲート電極との平面的な重なり部分において、前記ドレイン電極は前記第１のＴＦＴの半導体層と接する部分を有し、
前記第１のＴＦＴのゲート端子と前記出力信号線との間に、前記ソース電極とゲート電極との平面的な重なり面積で形成される容量以外に、容量が接続されていない、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とする。
【発明の効果】
【００３６】
本発明によれば、信頼性上の問題を生じることなくＳ／Ｎ比の高いイメージセンサを高速動作させることが可能となる。また、本発明によれば、イメージセンサの製造コストを下げることが可能となる。
【図面の簡単な説明】
【００３７】
【図１】実施形態１のイメージセンサの構成を示したブロック図である。
【図２】図２［Ａ］は、実施形態１のイメージセンサの画素の構成を示した回路図である。図２［Ｂ］は、実施形態１のイメージセンサに適用可能な信号処理回路の構成（その１）を示した回路図である。
【図３】実施形態１のイメージセンサの動作を示したタイミングチャートである。
【図４】ａ−ＳｉＴＦＴ及び酸化物半導体（ＩｎＧａＺｎＯ）ＴＦＴのゲート−ソース間ストレス印加時間と閾値電圧変動量との測定結果を示したグラフである。
【図５】図５［Ａ］は、実施形態１のイメージセンサに適用可能な信号処理回路の構成（その２）を示した回路図である。図５［Ｂ］は、実施形態１のイメージセンサに適用可能な信号処理回路の構成（その３）を示した回路図である。
【図６】実施形態１のイメージセンサに適用可能な信号処理回路に組み込むことができるサンプリング回路の構成を示した回路図である。
【図７】図６のサンプリング回路の動作を示したタイミングチャートである。
【図８】実施形態２のイメージセンサの構成を示したブロック図である。
【図９】実施形態２のイメージセンサの画素の構成を示した回路図である。
【図１０】図１０［Ａ］は、実施形態２のイメージセンサに適用可能なＴＦＴの形状を示した平面図である。図１０［Ｂ］は、実施形態２のイメージセンサに適用可能なＴＦＴの構造を示した断面図である。
【図１１】図１１［Ａ］は、実施形態２のイメージセンサに適用可能なＴＦＴの形状的な特徴を示した平面図である。図１１［Ｂ］は、実施形態２のイメージセンサに適用可能なＴＦＴのゲート電極とソース電極及びドレイン電極との平面的な重なりを示した平面図である。
【図１２】実施形態３のイメージセンサの構成を示したブロック図である。
【図１３】実施形態３のイメージセンサの画素の構成を示した回路図である。
【図１４】実施形態３のイメージセンサの動作を示したタイミングチャートである。
【図１５】図１５［Ａ］は、各実施形態のイメージセンサに適用可能なＴＦＴの構造（その１）を示した断面図である。図１５［Ｂ］は、各実施形態のイメージセンサに適用可能なＴＦＴの構造（その２）を示した断面図である。
【図１６】関連技術１のイメージセンサの構成を示した回路図である。
【図１７】関連技術１のイメージセンサの動作を示したタイミングチャートである。
【図１８】逆スタガ構造のＴＦＴを示した断面図である。
【発明を実施するための形態】
【００３８】
以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、実質的に同一の構成要素については同一の符号を用いる。
＜実施形態１＞
実施形態１のイメージセンサについて、図面を参照して詳細に説明する。なお、各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。
【００３９】
図２に示すＴＦＴ２２０、ＴＦＴ２３０、ＴＦＴ２４０、走査線（第１の制御信号線）Ｇｎ、制御線（第２の制御信号線）Ｒｎ、電源線Ｐ１、電源線Ｐ２、出力配線（出力信号線）Ｄｍは、それぞれ、第１乃至第３のＴＦＴを含む請求項に記載の「第１のＴＦＴ」、「第２のＴＦＴ」、「第３のＴＦＴ」、「第１の制御信号線」、「第２の制御信号線」、「第１の電源線」、「第２の電源線」、「出力信号線」の一例に相当する。
【００４０】
図１は、実施形態１のイメージセンサの構成を示したものである。イメージセンサ１０１は、基板上に出力配線Ｄ１〜Ｄ４、走査線Ｇ１〜Ｇ４及び制御線Ｒ１〜Ｒ４が縦横に配置された構造を有している。出力配線Ｄ１〜Ｄ４と走査線Ｇ１〜Ｇ４とで区画された位置には、画素２０１がマトリクス状に配置されている。出力配線Ｄ１〜Ｄ４は信号処理回路３００に接続され、走査線Ｇ１〜Ｇ４及び制御線Ｒ１〜Ｒ４は駆動回路４００に接続されている。また、各画素２０１へ共通に接続される電源線Ｐ１（電源電圧ＶＰ）及び電源線Ｐ２（電源電圧ＶＢ）は、電源回路５００に接続されている。図示していないが、イメージセンサ１０１の上部にはＸ線を可視光に変換する蛍光体が配置されている。ここでは、イメージセンサ１０１の画素２０１が縦横に４×４配置された例を示しているが、画素２０１の数は必要に応じて変えることができるのは言うまでもない。
【００４１】
図２［Ａ］は、実施形態１のイメージセンサの画素構成を示したものである。画素２０１には、フォトダイオード２１０、増幅用のＴＦＴ（第１のＴＦＴ）２２０、出力制御用のＴＦＴ（第２のＴＦＴ）２３０、リセット用のＴＦＴ（第３のＴＦＴ）２４０が配置されている。フォトダイオード２１０は、カソード端子２１ｋが走査線Ｇｎに接続され、アノード端子２１ａがノードＮａに接続されている。ＴＦＴ２２０は、ゲート端子２２ｇがノードＮａに接続され、ドレイン端子２２ｄが電源線Ｐ１（電源電圧ＶＰ）に接続され、ソース端子２２ｓがＴＦＴ２３０のドレイン端子２３ｄに接続されている。ＴＦＴ２３０は、ゲート端子２３ｇが走査線Ｇｎに接続され、ソース端子２３ｓが出力配線Ｄｍに接続されている。ＴＦＴ２４０は、ゲート端子２４ｇが制御線Ｒｎに接続され、ドレイン端子２４ｄが電源線Ｐ２（電源電圧ＶＢ）に接続され、ソース端子２４ｓがノードＮａに接続されている。
【００４２】
また、図示していないが、フォトダイオード２１０と並列に蓄積容量を接続してもよい。ＴＦＴ２２０，２３０，２４０の半導体層には、ａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）又は酸化物半導体を用いることができる。フォトダイオード２１０は、ａ−Ｓｉ：Ｈ薄膜を用いることができ、特にｐ、ｉ、ｎ型のａ−Ｓｉ：Ｈを積層した構造にすることが性能上望ましい。
【００４３】
図２［Ｂ］は、信号処理回路３００に適用可能な一回路例を示したものである。信号処理回路３００に適用可能な最も単純な回路は、一端が電源線Ｐ３（電源電圧ＶＳＳ）に接続された抵抗３１０を出力配線Ｄｍに接続したものである。この抵抗３１０は、画素２０１内のＴＦＴ２２０とソースフォロワ回路を形成し、画素２０１の信号に応じた電圧が、抵抗３１０の端子電圧（ノードＮｂの電圧）として出力される。
【００４４】
駆動回路４００は、イメージセンサ１０１が全ての画素２０１の信号を出力する期間において、走査線Ｇ１〜Ｇ４及び制御線Ｒ１〜Ｒ４に順次パルスを出力する機能を持つ回路であり、例えばシフトレジスタで構成することができる。
【００４５】
電源回路５００は、イメージセンサ１０１に必要なＤＣ電圧を供給するものであり、一般的な電源回路を用いることができる。
【００４６】
信号処理回路３００、駆動回路４００及び電源回路５００は、イメージセンサ基板上にＴＦＴにより構成してもよいし、半導体チップにより構成されたものを、ＣＯＧ（チップオングラス）接続したり、ケーブルを介して接続したりしても良い。
【００４７】
次に、走査線、制御線、各種電源線の電圧の設定方法について説明する。図３は、本実施形態１のイメージセンサの動作を示したタイミングチャートである。走査線Ｇｎの電圧は、低い電位レベルＶＧＬ、高い電位レベルＶＧＨを有したパルスである。制御線Ｒｎの電圧は、低い電位レベルＶＲＬ、高い電位レベルＶＲＨを有したパルスである。
【００４８】
イメージセンサ１０１ではフォトダイオード２１０を蓄積型として動作させるため、フォトダイオード２１０に逆バイアスを印加する必要がある。フォトダイオード２１０の逆バイアス電圧は、カソード端子２１ｋにＶＧＨを、アノード端子２１ａに電源電圧ＶＢを印加し、ＶＧＨ＞ＶＢとすることでおおよそＶＧＨ−ＶＢの値に設定することができる。フォトダイオード２１０の逆バイアス電圧の値をどの程度に設定するかについて、想定される最大光量が照射された場合でもカソード−アノード間に逆バイアス電圧が残る値を、目安として設定する。
【００４９】
次に、電源電圧ＶＢ、走査線Ｇｎのパルス電圧ＶＧＬ，ＶＧＨ、信号処理回路３００の電源電圧ＶＳＳを以下の式が成り立つように設定する。
ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）
＋Ｑｓｍａｘ／（Ｃｐ＋Ｃｄ）−Ｖｆ３ ＜ ＶＳＳ  ・・・（１）
ＶＢ−Ｖｆ３ ＞ ＶＳＳ＋Ｖｔｈ１  ・・・（２）
ここで、Ｃｄはフォトダイオード２１０の容量、ＣｐはノードＮａに接続されたフォトダイオード２１０以外の寄生容量、Ｑｓｍａｘは想定される最大の光量がフォトダイオード２１０に照射された際に生成される電荷、Ｖｔｈ１はＴＦＴ２２０の閾値電圧、Ｖｆ３はＴＦＴ２４０のスイッチングに伴いノードＮａで発生するフィードスルー電圧である。
【００５０】
制御線Ｒｎのパルス電圧ＶＲＬ，ＶＲＨを、以下の式が成り立つように設定する。
ＶＲＬ ＜ ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）−Ｖｆ３  ・・・（３）
ＶＲＨ ＞ ＶＢ＋Ｖｔｈ３  ・・・（４）
ここで、Ｖｔｈ３はＴＦＴ２４０の閾値電圧である。また、電源電圧ＶＰは、ＶＢ以上に設定する。
【００５１】
次に、図３のタイミングチャートを用いて、イメージセンサ１０１の動作について説明する。イメージセンサ１０１の動作は主に二つの期間に分けられる。その一つは、Ｘ線の照射強度に応じた信号電荷を積分する積分期間Ｔ１である。もう一つは、各画素２０１に保持された信号を読み出し、フォトダイオード２１０をリセットする読み出し期間Ｔ２，Ｔ３，Ｔ４である。
【００５２】
積分期間Ｔ１では、Ｘ線が調査対象に照射され、調査対象を透過したＸ線がイメージセンサ１０１内の蛍光体に照射される。蛍光体では、照射されたＸ線量に応じた光量の可視光が発光する。その可視光が画素２０１のフォトダイオード２１０に到達し、ホール−エレクトロンペアを励起する。
【００５３】
期間Ｔ１において制御線Ｒｎが低い電位レベルＶＲＬであることから、ＴＦＴ２４０が非導通状態であり、フォトダイオード２１０には逆バイアス電圧とフォトダイオード２１０の容量とにより決まる電荷が蓄積された状態である。フォトダイオード２１０内部で光により励起したホール−エレクトロンペアは、内部電界により移動し、フォトダイオード２１０に蓄積された電荷を減らす方向の電流となる。したがって、フォトダイオード２１０に蓄積された電荷は、入射された光量に応じた分だけ減少することになる。
【００５４】
この電荷の減少量をＱｓとすると、ノードＮａの電位は以下のようになる。ここで、ノードＮａにはフォトダイオード２１０のアノード端子２１ａが接続されているため、電荷の減少によりノードＮａの電位は上昇することに注意する。
ＶＮａ ＝ ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）
＋Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３  ・・・（５）
【００５５】
読み出し期間の中の期間Ｔ２では、走査線Ｇｎの電位がＶＧＨに上昇する。これによりＴＦＴ２３０が導通状態となる。また、フォトダイオード２１０のカソード端子２１ｋの電位も上昇し、ノードＮａの電位も上昇する。この時のノードＮａの電位は以下のようになる。
ＶＮａ ＝ ＶＢ＋Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３  ・・・（６）
ここで、式（２）の関係より、ＶＮａの値はＶＳＳ＋Ｖｔｈ１よりも大きくなることがわかる。期間Ｔ２に切り替わった瞬間、ＴＦＴ２３０が導通状態となり、ＴＦＴ２２０のソース電圧はＶＳＳとなる。そのため、ＴＦＴ２２０のゲート−ソース間電圧がＴＦＴ２２０の閾値電圧以上となり、ＴＦＴ２２０のドレイン−ソース間に電流が流れる。
【００５６】
信号処理回路３００の抵抗３１０の値が十分に大きい場合、ノードＮｂの電圧は以下のようになる。
ＶＮｂ ＝ ＶＢ＋Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３−Ｖｔｈ１  ・・・（７）
ここで、ＴＦＴ２３０のオン抵抗は抵抗３１０の抵抗値よりも十分小さいと仮定している。式（７）にＱｓの項が含まれることからわかるように、イメージセンサ１０１に照射されたＸ線の強度に応じた電圧がノードＮｂで検出できるのである。
【００５７】
読み出し期間の中の期間Ｔ３では、制御線Ｒｎの電位がＶＲＨに上昇する。ここで、ＶＲＨは式（４）を満たしていることにより、ＴＦＴ２４０のゲート−ソース間電圧がＴＦＴ２４０の閾値電圧Ｖｔｈ３よりも大きくなるので、ＴＦＴ２４０が導通状態となる。その結果、ノードＮａの電位はＶＢになり、フォトダイオード２１０の両端電圧もＶＧＨ−ＶＢへリセットされる。
【００５８】
読み出し期間の中の期間Ｔ４では、制御線Ｒｎの電位がＶＲＬへ下降する。するとＴＦＴ２４０が非導通状態となるが、その際にフィードスルーによる電荷がノードＮａへ注入されるため、ノードＮａの電位は、そのフィードスルー電圧Ｖｆ３だけ減少し以下のようになる。
ＶＮａ ＝ ＶＢ−Ｖｆ３  ・・・（８）
【００５９】
期間Ｔ４では、ＴＦＴ２３０が導通状態のままであるため、ノードＮｂの電位は以下のようになる。
ＶＮｂ ＝ ＶＢ−Ｖｆ３−Ｖｔｈ１  ・・・（９）
【００６０】
ここで、期間Ｔ２のときのノードＮｂの電圧と、期間Ｔ４のときのノードＮｂの電圧との、差分電圧Ｖｓｉｇを求めると、式（７）、（９）より、以下の電圧を得ることができる。
Ｖｓｉｇ ＝ Ｑｓ／（Ｃｐ＋Ｃｄ）  ・・・（１０）
【００６１】
式（１０）からわかるように、ＴＦＴ２２０の閾値電圧Ｖｔｈ１及びＴＦＴ２４０のフィードスルー電圧Ｖｆ３を含まない信号電圧Ｖｓｉｇが得られる。
【００６２】
本実施形態１によれば、信頼性上の問題を生じることなく、Ｓ／Ｎ比の高いイメージセンサを高速動作させることが可能となる。その理由について、以下の（ａ）、（ｂ）、（ｃ）、（ｄ）に分けて説明する。
【００６３】
（ａ）イメージセンサ１０１では、Ｓ／Ｎ比を高くすることが可能となる。その理由は、各画素２０１に増幅用のＴＦＴ２２０を設け、信号を電圧で読み出しているからである。
【００６４】
画素２０１の信号を電荷として読み出す場合、出力配線Ｄｍに流れる極めて微小な電流を、積分器等で検出しなければならない。出力配線Ｄｍに流れる電流は、信号電荷に依存した電流だけでなく、出力配線Ｄｍと容量結合した他の配線の電位変動に伴う電流や、出力配線Ｄｍ周辺の電磁界の変化に伴う電流なども含まれる。これら信号以外の電流は、極めて小さい値であるが、信号電荷もｆＣ（フェムトクーロン）程度であり、無視できない。
【００６５】
一方、イメージセンサ１０１では、信号電荷を増幅用のＴＦＴ２２０で電圧に変換するため、信号以外の電流が信号処理回路３００の抵抗３１０で発生させる電圧成分よりも、大きな信号電圧として取り出すことが可能となる。したがって、高いＳ／Ｎ比が得られる。
【００６６】
（ｂ）更に、イメージセンサ１０１では、信号として得られる電圧Ｖｓｉｇに、ＴＦＴ２２０の閾値電圧Ｖｔｈ１や、ＴＦＴ２４０のスイッチングに伴うフィードスルー電圧Ｖｆ３を含んでいない。
【００６７】
ＴＦＴの閾値電圧は、製造プロセス上のばらつきによりばらつく。フィードスルー電圧は、ＴＦＴのソース電極とゲート電極との平面的な重なり面積に依存するため、製造プロセス上でばらつく。
【００６８】
しかし、イメージセンサ１０１では、信号電圧にこれらを含んでいない。したがって、個々の画素２０１で信号レベルのオフセットがばらつくことが無く、ＦＰＮ（固定パターンノイズ）も発生しない。
【００６９】
（ｃ）イメージセンサ１０１では、ＴＦＴ２２０による増幅回路を設けても、信頼性上の不具合を生じさせることがない。
【００７０】
ＴＦＴとしてａ−Ｓｉや酸化物半導体を用いた場合、ＴＦＴのゲート−ソース間に電圧を印加し続けると、閾値電圧が変動する。一般のイメージセンサに適用された増幅回路では、増幅用ＴＦＴのゲート−ソース間に常に正の電圧が印加され続ける。
【００７１】
図４は、ａ−Ｓｉ：Ｈと酸化物半導体（ＩｎＧａＺｎＯ：Ｉｎ、Ｇａ、Ｚｎ、Ｏの化合物）によるＴＦＴを作製し、ゲート−ソース間に正の電圧と負の電圧を印加して、ＴＦＴの閾値電圧の変化を評価した結果である。ａ−Ｓｉ（＋Ｖｇ）、ａ−Ｓｉ（−Ｖｇ）で示された線は、それぞれａ−Ｓｉ：Ｈ ＴＦＴのゲート−ソース間に正の電圧ストレス及び負の電圧ストレスを印加した際の閾値電圧の変化を示したものである。ＩｎＧａＺｎＯ（＋Ｖｇ）、ＩｎＧａＺｎＯ（−Ｖｇ）で示された線は、それぞれ酸化物半導体ＴＦＴのゲート−ソース間に正の電圧ストレス及び負の電圧ストレスを印加した際の閾値電圧の変化を示したものである。
【００７２】
図４から明らかなように、ＴＦＴのゲート−ソース間に正の電圧ストレスを印加した場合の方が、ａ−Ｓｉ：Ｈでも酸化物半導体でも、ＴＦＴの閾値変化が大きいことがわかる。したがって、従来のイメージセンサでは、増幅用ＴＦＴの閾値電圧が大きく変動し、それに伴い信号電圧も大きく変動してしまうという信頼性上の問題が発生していた。
【００７３】
一方、イメージセンサ１０１では、図３からわかるように積分期間Ｔ１では、増幅用のＴＦＴ２２０のゲート電圧であるノードＮａの電位はＶＳＳよりも小さい。ここで、増幅用のＴＦＴ２２０のソース電位はＶＳＳ又はＶＳＳよりも高い電位であるため、そのゲート−ソース間電圧は負である。
【００７４】
続いて、積分期間Ｔ１の長さ、及び、読み出し期間Ｔ２，Ｔ３，Ｔ４の長さを考える。１本の出力配線Ｄｍに接続された全ての画素２０１の信号は、図３のＴ１、Ｔ２、Ｔ３、Ｔ４を合計した期間内に読み出される。つまり、１本の出力配線Ｄｍに接続された画素２０１の数をｎとした場合、Ｔ１の長さは、Ｔ２、Ｔ３、Ｔ４を合計した長さのｎ倍以上となる。例えば、胸部レントゲン撮影に用いられるＦＰＤでは、ｎは１０００以上となり、Ｔ１の長さがＴ２、Ｔ３、Ｔ４の長さに比べ圧倒的に長くなる。
【００７５】
したがって、本実施形態１ではイメージセンサ１０１の動作期間の殆どの時間において、増幅用のＴＦＴ２２０のゲート−ソース間には負の電圧が印加され続けることになる。
【００７６】
図４に示したようにＴＦＴの閾値電圧変動は、ゲート−ソース間電圧が負の場合の方が小さい。更に、ＴＦＴを酸化物半導体で作製した場合、閾値電圧は殆ど変動しない。よって、イメージセンサ１０１では、信頼性上の不具合を大幅に抑制する、又は発生させなくすることが可能となる。
【００７７】
（ｄ）イメージセンサ１０１では、高速動作が可能である。
【００７８】
増幅用のＴＦＴ２２０を各画素２０１に設けたイメージセンサ１０１の信号読み出し速度は、増幅用のＴＦＴ２２０の電流駆動能力と出力配線Ｄｍの寄生容量とに依存する。特許文献５、６で開示された技術では、増幅用ＴＦＴの電流駆動能力を向上させるために、ＴＦＴのチャネル幅を大きくすると、出力配線の寄生容量も大きくなり、信号読み出し速度を速くすることができなかった。
【００７９】
一方、イメージセンサ１０１では、増幅用のＴＦＴ２２０のゲート−ソース間容量が出力配線Ｄｍの寄生容量とはならない。それは、非選択の画素２０１の場合、出力制御用のＴＦＴ２３０が非導通状態となるからである。ＴＦＴ２３０のゲート−ソース間容量は出力配線Ｄｍの寄生容量となるが、そのゲート−ソース間電圧を高く設定することでオン抵抗を小さくすることが可能であり、チャネル幅の小さなＴＦＴを用いることができる。したがって、ＴＦＴ２３０のゲート−ソース間容量を小さくでき、これにより出力配線Ｄｍの寄生容量も小さくすることができる。
【００８０】
よって、信号読み出し速度を速くすることができるので、高速動作が可能となる。ＴＦＴ２３０のゲート−ソース間電圧はＶＧＨの値を大きくすることで設定可能である。ＶＧＨの値を大きくすることで、フォトダイオード２１０の両端電圧（逆バイアス電圧）は大きくなるが、フォトダイオード２１０のリーク電流が増大しない範囲でＶＧＨを設定すればよい。
【００８１】
次に、イメージセンサ１０１に用いる信号処理回路３００について説明する。
【００８２】
信号処理回路３００は、既に説明した抵抗３１０を用いるものの他に、図５［Ａ］で示すような回路を用いることも可能である。この回路は、抵抗３１０の代わりにＭＯＳトランジスタ３３１からなるアクティブ負荷を出力配線Ｄｍに接続した例である。ＭＯＳトランジスタ３３２と電流源３２０は、ＭＯＳトランジスタ３３１のゲート端子３３ｇに供給されるバイアス電圧を生成するものである。ＭＯＳトランジスタ３３１は、イメージセンサ１０１の出力配線Ｄｍの数と同じ数だけ必要となるが、ＭＯＳトランジスタ３３２、電流源３２０は最低限１つあれば良い。
【００８３】
アクティブ負荷を用いた信号処理回路３００は、バイポーラトランジスタを用いても構成可能である。図５［Ｂ］のバイポーラトランジスタ３４１がアクティブ負荷となるトランジスタであり、バイポーラトランジスタ３４２及び電流源３２０はバイポーラトランジスタ３４１のベース端子３４ｂへベース電圧を供給するものである。
【００８４】
図５［Ａ］及び図５［Ｂ］で示した回路を用いることで、信号処理回路３００を半導体チップに集積する場合、抵抗３１０を用いるものに比較してチップ面積を小さくすることが可能となる。
【００８５】
信号処理回路３００の抵抗３１０並びにアクティブ負荷となるＭＯＳトランジスタ３３１及びバイポーラトランジスタ３４１は、画素２０１の中のＴＦＴ２２０とともにソースフォロワ回路を構成し、その抵抗値がソースフォロワ回路のゲインを決める。これまでの説明では、抵抗値が極めて高いと仮定して、ソースフォロワ回路のゲインを「１」としていたが、抵抗値が高いとノードＮｂの電圧を下げる際の時定数が大きくなる。そこで、イメージセンサ１０１に要求される動作速度に応じて抵抗３１０の値や、電流源３２０の電流値を設定することで、適切なゲインと応答速度に調整することができる。また、ソースフォロワ回路のゲインを「１」に近づけたまま、応答速度を速くしたい場合は、抵抗３１０又はアクティブ負荷となるＭＯＳトランジスタ３３１若しくはバイポーラトランジスタ３４１に並列に、ノードＮｂを電源電圧ＶＳＳへショートさせるスイッチを設けてもよい。
【００８６】
イメージセンサ１０１の動作の説明において、時系列で出力される画素信号を比較することで、ＴＦＴ２２０の閾値電圧Ｖｔｈ１やＴＦＴ２４０のスイッチング時のフィードスルー電圧Ｖｆ３を含まない信号電圧Ｖｓｉｇを得ることができることを示した。この動作は、信号処理回路３００のノードＮｂに、図６に示すサンプリング回路を付加することで、実現できる。
【００８７】
図６に示した回路は、スイッチ素子３５１，３５２、アナログバッファ３６１、差動アンプ３７１、容量３８１，３８２で構成される。これを図７で示したタイミングで動作させる。φ１，φ２はそれぞれ、スイッチ素子３５１，３５２が導通するタイミングを示したものであり、ハイレベルの時間に導通するものとする。すると、期間Ｔ２でφ１がローレベルへ遷移した時間のノードＮｂの電圧Ｖ１が容量３８１に保持され、期間Ｔ４でφ２がローレベルに遷移した時間のノードＮｂの電圧Ｖ２が容量３８２に保持される。二つの容量３８１，３８２に保持された電圧の差分Ｖｓｉｇが、差動アンプ３７１の出力端子Ｏｕｔから出力される。ここで、差動アンプ３７１のゲインは「１」としたが、１以上であっても何等問題ない。
【００８８】
更に、差動アンプ３７１の出力端子Ｏｕｔに、サンプルフォルダ回路やＡＤＣ（アナログデジタルコンバータ）回路等を接続しても良いが、これら構成は本発明の本質には関わらないため、説明は省略する。
【００８９】
以上の説明をまとめると、イメージセンサ１０１の本質は、各画素２０１に増幅用のＴＦＴ２２０を設け、その増幅用のＴＦＴ２２０のゲート−ソース間電圧が、イメージセンサ１０１の動作時における大部分の期間で負になるようにすることであり、更に、増幅用のＴＦＴ２２０のゲート−ソース間容量が、出力配線Ｄｍの寄生容量にならないようにするために、増幅用のＴＦＴ２２０と出力配線Ｄｍとの間に出力制御用のＴＦＴ２３０を配置したことである。これにより、信頼性上の問題を生じることなくＳ／Ｎ比の高いイメージセンサ１０１を高速動作させることが可能となる。
【００９０】
＜実施形態２＞
図８及び図１１に示すＴＦＴ２２０、ＴＦＴ２４０、走査線Ｇｎ、制御線Ｒｎ、電源線Ｐ１、電源線Ｐ２、出力配線Ｄｍ、境界線Ｂ−Ｂ’、境界線Ｃ−Ｃ’、半導体層６３０、ドレイン電極６４１、ソース電極６４２は、それぞれ、第１及び第２のＴＦＴを含み第３のＴＦＴを含まない請求項に記載の「第１のＴＦＴ」、「第２のＴＦＴ」、「第１の制御信号線」、「第２の制御信号線」、「第１の電源線」、「第２の電源線」、「出力信号線」、「第１の境界線」、「第２の境界線」、「チャネル領域」、「ドレイン領域」、「ソース領域」の一例に相当する。
【００９１】
図８は、実施形態２のイメージセンサの構成を示したブロック図である。イメージセンサ１０２は、基板上に出力配線Ｄ１〜Ｄ４、走査線Ｇ１〜Ｇ４、制御線Ｒ１〜Ｒ４が縦横に配置された構造を有している。出力配線Ｄ１〜Ｄ４と走査線Ｇ１〜Ｇ４とで区画された位置には、画素２０２がマトリクス状に配置されている。出力配線Ｄ１〜Ｄ４は信号処理回路３００に接続され、走査線Ｇ１〜Ｇ４及び制御線Ｒ１〜Ｒ４は駆動回路４００に接続されている。また、各画素２０２へ共通に接続される電源線Ｐ１（電源電圧ＶＰ）及び電源線Ｐ２（電源電圧ＶＢ）は電源回路５００に接続されている。図示していないが、イメージセンサ１０２の上部にはＸ線を可視光に変換する蛍光体が配置されている。図８で示したイメージセンサ１０２は画素２０２が縦横に４×４配置された例を示しているが、画素２０２の数は必要に応じて変えることができる。
【００９２】
図９は、実施形態２のイメージセンサの画素構成を示したものである。画素２０２には、フォトダイオード２１０、増幅用のＴＦＴ（第１のＴＦＴ）２２０、リセット用のＴＦＴ（第２のＴＦＴ）２４０が配置されている。フォトダイオード２１０は、カソード端子２１ｋが走査線Ｇｎに接続され、アノード端子２１ａがノードＮａに接続されている。ＴＦＴ２２０は、ゲート端子２２ｇがノードＮａに接続され、ドレイン端子２２ｄが電源線Ｐ１（電源電圧ＶＰ）に接続され、ソース端子２２ｓが出力配線Ｄｍに接続されている。ＴＦＴ２４０は、ゲート端子２４ｇが制御線Ｒｎに接続され、ドレイン端子２４ｄが電源線Ｐ２（電源電圧ＶＢ）に接続され、ソース端子２４ｓがノードＮａに接続されている。
【００９３】
また、図示していないが、フォトダイオード２１０と並列に蓄積容量を接続してもよい。ＴＦＴ２２０，２４０は、逆スタガ構造であり、その半導体層にａ−Ｓｉ：Ｈ又は酸化物半導体を用いることができる。フォトダイオード２１０は、ａ−Ｓｉ：Ｈ薄膜を用いることができ、特にｐ、ｉ、ｎ型のａ−Ｓｉ：Ｈを積層した構造にすることが性能上望ましい。
【００９４】
図１０［Ａ］は、イメージセンサ１０２の画素２０２に設けられた増幅用のＴＦＴ２２０の構造を示した平面図である。ＴＦＴ２２０は、逆スタガ型であり、ゲート電極６１１、半導体層６３０、ドレイン電極６４１、ソース電極６４２を含んでいる。
【００９５】
図１０［Ｂ］は、図１０［Ａ］中の線分Ａ−Ａ’部の断面図を示したものである。ＴＦＴ２２０は、基板上に形成されたゲート電極６１１の上に、ゲート絶縁膜６２０、半導体層６３０、ドレイン電極６４１、ソース電極６４２を積層かつパターニングした構造を有している。
【００９６】
ここで用いるＴＦＴ２２０の構造は、図１１［Ａ］に示すように、ドレイン電極６４１とチャネル領域を形成する半導体層６３０との境界線Ｂ−Ｂ’、及び、ソース電極６４２とチャネル領域を形成する半導体層６３０との境界線Ｃ−Ｃ’がともに、曲線部を有しており、境界線Ｂ−Ｂ’と境界線Ｃ−Ｃ’との間隔が等しく、その間隔がＴＦＴ２２０のチャネル長Ｌとなっている。そして、境界線Ｂ−Ｂ’の長さと境界線Ｃ−Ｃ’の長さとを比べた場合、境界線Ｂ−Ｂ’の長さの方が長いという特徴を持っている。
【００９７】
信号処理回路３００、駆動回路４００、電源回路５００にはそれぞれ、実施形態１のイメージセンサで用いたものと同じ回路を用いることができる。
【００９８】
次に、各種電圧の設定方法及び動作について説明する。イメージセンサ１０２の動作は、図３のタイミングチャートで説明できる。
【００９９】
まず、各種電圧を以下の様に設定する。フォトダイオード２１０の逆バイアス電圧は、走査線Ｇｎの高い電位レベルＶＧＨと、電源電圧ＶＢを調整することにより、おおよそＶＧＨ−ＶＢに設定することができる。ここでＶＧＨ＞ＶＢという関係が成り立っているとしている。電源電圧ＶＢ並びに走査線Ｇｎの低い電位レベルＶＧＬ及び高い電位レベルＶＧＨは、式（１）、（２）を満足するように設定する。制御線Ｒｎの低い電位レベルＶＲＬ及び高い電位レベルＶＲＨは。式（３）、（４）を満足するように設定する。式中の記号の定義は、実施形態１と同じである。電源電圧ＶＰは、ＶＰ＞ＶＢとなるように設定する。
【０１００】
続いて、イメージセンサ１０２の動作について説明する。イメージセンサ１０２の動作は主に二つの期間に分けられる。その一つは、Ｘ線の照射強度に応じた信号電荷を積分する積分期間Ｔ１である。もう一つは、各画素２０２に保持された信号を読み出し、フォトダイオード２１０をリセットする読み出し期間Ｔ２，Ｔ３，Ｔ４である。
【０１０１】
積分期間Ｔ１では、制御線Ｒｎが低い電位レベルであるため、ＴＦＴ２４０は非導通状態である。そのため、画素２０２に照射されたＸ線量に応じて、フォトダイオード２１０の両端に蓄積された電荷が減少する。この電荷の減少量をＱｓとすると、ノードＮａの電位ＶＮａは式（５）のようになる。
【０１０２】
読み出し期間の中の期間Ｔ２では、走査線Ｇｎの電位がＶＧＨに上昇し、フォトダイオード２１０のカソード端子２１ｋの電位も上昇する。このときのノードＮａの電位ＶＮａは、式（６）のようになる。ここで、ＶＢ，ＶＳＳ，Ｖｆ３には式（２）の関係が成り立っているから、ＶＮａはＶＳＳ＋Ｖｔｈ１よりも大きくなり、ＴＦＴ２２０は導通状態となる。
【０１０３】
信号処理回路３００として図２［Ｂ］に示した回路を用い、抵抗３１０の値が十分に大きいとした場合、ノードＮｂの電圧は式（７）のようになる。
【０１０４】
読み出し期間の中の期間Ｔ３では、制御線Ｒｎの電位がＶＲＨに上昇する。ここで、ＶＲＨは式（４）を満たしているので、ＴＦＴ２４０のゲート−ソース間電圧はＴＦＴ２４０の閾値電圧Ｖｔｈ３よりも大きくなり、ＴＦＴ２４０が導通状態となる。その結果、ノードＮａの電位はＶＢになり、フォトダイオード２１０の両端電圧もＶＧＨ−ＶＢへリセットされる。
【０１０５】
読み出し期間の中の期間Ｔ４では、制御線Ｒｎの電位がＶＲＬへ下降する。すると、ＴＦＴ２４０が非導通状態となるが、その際にフィードスルーによる電荷がノードＮａへ注入される。そのため、ノードＮａの電位は、フィードスルー電圧Ｖｆ３だけ減少し、式（８）のようになる。式（２）より、式（８）の電位はＶＳＳ＋Ｖｔｈ１よりも大きいことがわかる。この時、ＴＦＴ２２０は導通状態であるから、ノードＮｂの電位は式（９）のようになる。
【０１０６】
ここで、期間Ｔ２のときのノードＮｂの電圧と、期間Ｔ４のときのノードＮｂの電圧との、差分電圧Ｖｓｉｇを求めると、式（７）、（９）より、式（１０）のようになる。
【０１０７】
式（１０）からわかるように、ＴＦＴ２２０の閾値電圧Ｖｔｈ１及びＴＦＴ２４０のフィードスルー電圧Ｖｆ３を含まない信号電圧Ｖｓｉｇが得られる。
【０１０８】
本実施形態２によれば、信頼性上の問題を生じることなくＳ／Ｎ比の高いイメージセンサ１０２を高速動作させることが可能となる。さらに製造コストを下げることも可能となる。その理由について説明する。
【０１０９】
イメージセンサ１０２では、Ｓ／Ｎ比を高くすることが可能となる。その理由は、実施形態１の説明と同じである。
【０１１０】
また、イメージセンサ１０２では、ＴＦＴ２２０による増幅回路を設けても、信頼性上の不具合を生じさせることがない。その理由も、実施形態１の説明と同じである。
【０１１１】
イメージセンサ１０２では、高速動作が可能である。画素２０２に設ける増幅用のＴＦＴ２２０がソースフォロワ回路を構成する場合、信号の応答速度は増幅用のＴＦＴ２２０の電流駆動能力と出力配線Ｄｍの寄生容量とに依存する。本実施形態２のように、増幅用のＴＦＴ２２０のソース端子２２ｓが出力配線Ｄｍに接続されている場合、出力配線Ｄｍの寄生容量は増幅用のＴＦＴ２２０のゲート−ソース間容量に大きく依存する。このＴＦＴ２２０のゲート−ソース間容量は、逆スタガ型のＴＦＴの場合、ソース電極とゲート電極との平面的な重なりの面積に依存する。
【０１１２】
図１１［Ｂ］は、イメージセンサ１０２の画素２０２に設けられた増幅用のＴＦＴ２２０における、ゲート電極６１１とソース電極６４２との重なり面積Ｓｓと、ゲート電極６１１とドレイン電極６４１との重なり面積Ｓｄを示したものである。この図から明らかなように、Ｓｄは大きいが、Ｓｓはそれに比べ小さい。したがって、ＴＦＴ２２０のゲート−ソース間容量を小さくすることが可能となり、出力配線Ｄｍの寄生容量も小さくなり、高速動作が可能となるのである。
【０１１３】
イメージセンサ１０２では、逆スタガ型のａ−Ｓｉ：Ｈ ＴＦＴや、酸化物半導体ＴＦＴを用いることができる。逆スタガ型のＴＦＴは、プレーナ型のＴＦＴに比べ、製造時のフォトリソグラフィープロセスを少なくすることができる。その理由は、半導体層とソース金属及びドレイン金属とを電気的に接続するコンタクトホールについて、それを形成するプロセスを必要としないためである。しかし、逆スタガ型のＴＦＴは、プレーナ型のＴＦＴに比べ、ゲート−ソース間容量、ゲート−ドレイン間容量が大きくなる。本実施形態２におけるＴＦＴ構造を用いる場合、逆スタガ型のＴＦＴを用いても、ゲート−ソース間容量を小さくすることが可能となる。したがって、低コスト化と高速動作を両立させることが可能となるのである。
【０１１４】
イメージセンサ１０２のように、増幅用のＴＦＴ２２０を図１０［Ａ］に示したような形状にすることで、増幅用のＴＦＴ２２０と出力配線Ｄｍとの間に出力制御用ＴＦＴを配置しなくとも、高速動作が可能となる。ただし、本発明者による回路シミュレーションでは、１本の出力配線に接続される画素数が増えると、実施形態１のイメージセンサよりも動作速度が遅くなることも確かめられている。したがって、本実施形態２の構成は、１本の出力配線Ｄｍに接続される画素２０２の数があまり多くないイメージセンサ１０２を低コストで生産する場合に適している。
【０１１５】
＜実施形態３＞
図１２は、実施形態３のイメージセンサの構成を示したものである。このイメージセンサ１０３の構成は、実施形態２の構成とほぼ同じである。異なる点は、図１３に示した画素２０３の回路図からわかるように、フォトダイオード２１０の接続方法である。イメージセンサ１０３では、フォトダイオード２１０のアノード端子２１ａが、走査線Ｇｎに接続され、カソード端子２１ｋがノードＮａに接続されている。ＴＦＴ２２０，２４０には、逆スタガ型のａ−Ｓｉ：Ｈ ＴＦＴ又は酸化物半導体ＴＦＴが適用できる。ＴＦＴ２２０の形状は、図１０［Ａ］で示したものを用いることができる。
【０１１６】
イメージセンサ１０３に用いる信号処理回路３００、駆動回路４００、電源回路５００はそれぞれ、実施形態１で示した構成と同じものを用いることができる。
【０１１７】
次に、図１４のタイミングチャートを用い、各種電圧の設定方法と動作について説明する。
【０１１８】
フォトダイオード２１０の逆バイアス電圧は、電源電圧ＶＢ及び走査線Ｇｎの高電位レベルＶＧＨを調整することで、おおよそＶＢ−ＶＧＨに設定することができる。ここでＶＢ＞ＶＧＨであるとしている。そして、ＶＢ，ＶＧＨ，ＶＧＬの電位が式（１１）、（１２）を満たすように設定する。式中の記号の意味は実施形態１と同じである。
ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）−Ｖｆ３ ＜ ＶＳＳ  ・・・（１１）
ＶＢ−Ｑｓｍａｘ／（Ｃｐ＋Ｃｄ）−Ｖｆ３ ＞ ＶＳＳ＋Ｖｔｈ１  ・・・（１２）
【０１１９】
ＶＲＨ，ＶＲＬの電位は式（１３）、（１４）を満たすように設定する。式中の記号の意味は実施形態１と同じである。
ＶＲＬ ＜ ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）−Ｑｓｍａｘ／（Ｃｐ＋Ｃｄ）−Ｖｆ３  ・・・（１３）
ＶＲＨ ＞ ＶＢ＋Ｖｔｈ３  ・・・（１４）
【０１２０】
積分期間Ｔ１では、各画素２０３に照射されたＸ線量に応じて、フォトダイオード２１０内部でホール−エレクトロンペアが励起する。この生成したホール及びエレクトロンにより、フォトダイオード２１０に蓄積されていた電荷が減少する。この電荷の減少量をＱｓとすると、ノードＮａの電位は式（１５）のようになる。ここで、ノードＮａにはフォトダイオード２１０のカソード端子２１ｋが接続されているため、電荷の減少によりノードＮａの電位は下降することに注意する。
ＶＮａ ＝ ＶＢ−｛Ｃｄ／（Ｃｐ＋Ｃｄ）｝（ＶＧＨ−ＶＧＬ）
−Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３  ・・・（１５）
【０１２１】
読み出し期間の中の期間Ｔ２では、走査線Ｇｎの電位がＶＧＨに上昇する。これによりフォトダイオード２１０のカソード端子２１ｋの電位も上昇し、ノードＮａの電位も上昇する。この時のノードＮａの電位は以下のようになる。
ＶＮａ ＝ ＶＢ−Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３  ・・・（１６）
【０１２２】
ここで、ＱｓはＱｓｍａｘより小さいことから、式（１２）よりＶＮａの値はＶＳＳ＋Ｖｔｈ１よりも大きくなることがわかる。そのため、ＴＦＴ２２０のゲート−ソース間電圧がＴＦＴ２２０の閾値電圧以上となり、ＴＦＴ２２０のドレイン−ソース間に電流が流れる。
【０１２３】
信号処理回路３００に図２［Ｂ］の回路を用いたとして、抵抗３１０の値が十分に大きい場合、ノードＮｂの電圧は以下のようになる。
ＶＮｂ ＝ ＶＢ−Ｑｓ／（Ｃｐ＋Ｃｄ）−Ｖｆ３−Ｖｔｈ１  ・・・（１７）
【０１２４】
式（１７）にＱｓの項が含まれることからわかるように、イメージセンサ１０３に照射されたＸ線の強度に応じた電圧がノードＮｂで検出できるのである。
【０１２５】
読み出し期間の中の期間Ｔ３では、制御線Ｒｎの電位がＶＲＨに上昇する。ここで、ＶＲＨは式（１４）を満たしているので、ＴＦＴ２４０のゲート−ソース間電圧はＴＦＴ２４０の閾値電圧Ｖｔｈ３よりも大きくなり、ＴＦＴ２４０が導通状態となる。その結果、ノードＮａの電位はＶＢになり、フォトダイオード２１０の両端電圧もＶＧＨ−ＶＢへリセットされる。
【０１２６】
読み出し期間の中の期間Ｔ４では、制御線Ｒｎの電位がＶＲＬへ下降する。すると、ＴＦＴ２４０が非導通状態となるが、その際にフィードスルーによる電荷がノードＮａへ注入されるため、ノードＮａの電位はフィードスルー電圧Ｖｆ３だけ減少し、以下のようになる。
ＶＮａ ＝ ＶＢ−Ｖｆ３  ・・・（１８）
【０１２７】
期間Ｔ４では、走査線Ｇｎの電位が高い電位レベルのままであるため、ＴＦＴ２２０のゲート−ソース間電圧は閾値電圧以上であり、ノードＮｂの電位は以下のようになる。
ＶＮｂ ＝ ＶＢ−Ｖｆ３−Ｖｔｈ１  ・・・（１９）
【０１２８】
ここで、期間Ｔ２のときのノードＮｂの電圧と、期間Ｔ４のときのノードＮｂの電圧との、差分電圧Ｖｓｉｇを求めると、式（１７）、（１９）より、以下の電圧を得ることができる。
Ｖｓｉｇ ＝ Ｑｓ／（Ｃｐ＋Ｃｄ）  ・・・（２０）
【０１２９】
式（２０）からわかるように、信号電圧ＶｓｉｇはＴＦＴ２２０の閾値電圧Ｖｔｈ１及びＴＦＴ２４０のフィードスルー電圧Ｖｆ３を含んでいない。この期間Ｔ２と期間Ｔ４のノードＮｂの電圧差分を得るには、図６で示した回路を用いることで実現でき、その動作は実施形態１で説明した動作と同じである。
【０１３０】
本実施形態３によれば、信頼性上の問題を生じることなくＳ／Ｎ比の高いイメージセンサ１０３を高速動作させることが可能となる。さらに製造コストを下げることも可能となる。その理由について説明する。
【０１３１】
イメージセンサ１０３では、Ｓ／Ｎ比を高くすることが可能となる。その理由は、実施形態１の説明と同じである。
【０１３２】
また、イメージセンサ１０３では、ＴＦＴ２２０による増幅回路を設けても、信頼性上の不具合を生じさせることがない。その理由も、実施形態１の説明と同じである。
【０１３３】
イメージセンサ１０３では、高速動作が可能である。その理由は、実施形態２の説明と同じである。
【０１３４】
本実施形態のイメージセンサ１０３では、製造コストを下げることが可能である。その理由は、実施形態２の説明と同じである。
【０１３５】
＜総括＞
ここまで、各実施形態のイメージセンサに適用可能なトランジスタとして、逆スタガ構造のａ−Ｓｉ ＴＦＴ、酸化物半導体ＴＦＴを挙げてきたが、それ以外のトランジスタを適用することも可能である。例えば、ペンタセンなどの有機トランジスタが該当する。
【０１３６】
有機トランジスタは、図１５［Ａ］に示したようなトップコンタクト構造又は図１５［Ｂ］に示したようなボトムコンタクト構造で形成されることが多い。図１５［Ａ］に示したトップコンタクト構造の有機トランジスタは、基板上に形成されたゲート電極７１０の上にゲート絶縁膜７２０及び有機半導体膜７３０が積層され、有機半導体膜７３０の両端にドレイン電極７４１及びソース電極７４２が形成されたものである。図１５［Ｂ］に示したボトムコンタクト構造の有機トランジスタは、基板上に形成されたゲート電極７１０の上にゲート絶縁膜７２０が形成され、その上に互いに離れたドレイン電極７４１及びソース電極７４２が形成され、更にドレイン電極７４１及びソース電極７４２並びにそれらの間のゲート絶縁膜７２０上に有機半導体膜７３０が形成されたものである。
【０１３７】
これらの構造も逆スタガ構造と同様に、ゲート電極７１０とソース電極７４２及びドレイン電極７４１との平面的な重なり面積が大きく、ゲート−ソース間容量、ゲート−ドレイン間容量が大きい。そのため、各実施形態のイメージセンサの構造を適用することで、既に述べた効果が得られるのである。
【０１３８】
更に一般化すれば、本発明は、ゲート電極とソース電極及びドレイン電極との平面的な重なり面積が大きい構造を有し、図４に示したように負のゲート−ソース間ストレスを与えたときの閾値電圧の変動が、正のゲート−ソース間ストレスを与えたときの閾値電圧の変動よりも小さいトランジスタを採用し、これをイメージセンサに適用した際に、既に述べたような効果が得られるのである。
【０１３９】
換言すると、本発明の課題は、各画素に増幅回路を配置したイメージセンサにおいて、増幅回路を構成するトランジスタとしてアモルファス薄膜半導体を用いると、トランジスタのソース−ゲート間に常に電圧が印加され続けることにより、トランジスタの閾値電圧が変動し、信号電圧が変動するという問題を解決することにある。本発明の解決手段は、増幅回路を構成するＴＦＴのゲート−ソース間電位を、画素が信号を蓄積する積分期間において、ゲート端子電圧がソース端子電圧よりも小さくなるように制御し、画素が信号を出力する読み出し期間において、ゲート端子電圧がソース端子電圧よりも大きくなるように制御することである。
【０１４０】
以上、本発明を上記各実施形態に即して説明したが、本発明は、上記各実施形態の構成や動作にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得ることが可能な各種変形及び修正を含むことはもちろんである。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【０１４１】
上記の各実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。
【０１４２】
（付記１）各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、
ことを特徴とするイメージセンサ。
【０１４３】
（付記２）各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備えたイメージセンサであって、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さい、
ことを特徴とするイメージセンサ。
【０１４４】
（付記３）前記第１のＴＦＴは、ドレイン領域とチャネル領域との第１の境界線及びソース領域と前記チャネル領域との第２の境界線に曲線部分を有し、
前記第１の境界線の長さが前記第２の境界線の長さよりも長い
ことを特徴とする付記２記載のイメージセンサ。
【０１４５】
（付記４）前記第１乃至第３のＴＦＴは、アモルファスシリコン又は酸化物半導体からなる、
ことを特徴とする付記１記載のイメージセンサ。
【０１４６】
（付記５）前記第１及び第２のＴＦＴは、アモルファスシリコン又は酸化物半導体からなる、
ことを特徴とする付記２又は３記載のイメージセンサ。
【０１４７】
（付記６）各画素にフォトダイオード、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴを備え、
前記フォトダイオードは、アノード端子が前記第１のＴＦＴのゲート端子及び前記第３のＴＦＴのソース端子に接続され、カソード端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が前記第２のＴＦＴのドレイン端子に接続され、
前記第２のＴＦＴは、ゲート端子が前記第１の制御信号線に接続され、ソース端子が出力信号線に接続され、
前記第３のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続された、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とするイメージセンサの駆動方法。
【０１４８】
（付記７）各画素にフォトダイオード、第１のＴＦＴ及び第２のＴＦＴを備え、
前記フォトダイオードは、一方の端子が前記第１のＴＦＴのゲート端子及び前記第２のＴＦＴのソース端子に接続され、他方の端子が第１の制御信号線に接続され、
前記第１のＴＦＴは、ドレイン端子が第１の電源線に接続され、ソース端子が出力信号線に接続され、
前記第２のＴＦＴは、ゲート端子が第２の制御信号線に接続され、ドレイン端子が第２の電源線に接続され、
前記第１及び第２のＴＦＴは、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造からなり、
前記第１のＴＦＴは、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さい、イメージセンサ、
を駆動する方法であって、
前記イメージセンサの駆動期間を、
前記画素に光信号を照射する積分期間と
前記画素から信号を読み出す読み出し期間とに分割し、
前記積分期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも小さくし、
前記読み出し期間において、前記第１のＴＦＴのゲート電圧を当該第１のＴＦＴのソース電圧よりも大きくする、
ことを特徴とするイメージセンサの駆動方法。
【０１４９】
（付記８）二端子間の電圧が受光量に応じて変化する光電変換素子と、
オンオフが制御され、オンになることにより、前記光電変換素子に一定電圧を印加して前記二端子間の電圧を初期値に戻すリセット用スイッチ素子と、
前記二端子間の電圧を増幅して出力する増幅素子と、
前記リセット用スイッチ素子のオンオフを制御するとともに、前記リセット用スイッチ素子を一定時間ごとにオンにする駆動回路と、
前記リセット用スイッチ素子がオンになる前後の前記リセット用スイッチ素子がオフの時に前記増幅素子から出力された信号を、それぞれ第一信号及び第二信号として入力し、これらの第一信号と第二信号との差を求める信号処理回路と、
を備えたイメージセンサ。
【０１５０】
（付記９）オンオフが制御され、オンになることにより、前記増幅素子と前記信号処理回路とを電気的に接続する出力制御用スイッチ素子を更に備え、
前記駆動回路は、前記出力制御用スイッチ素子のオンオフを制御するとともに、前記増幅素子が前記第一信号及び第二信号を出力する時に、前記出力制御用スイッチ素子をオンにする、
付記８記載のイメージセンサ。
【０１５１】
（付記１０）前記増幅素子は、逆スタガ構造、トップコンタクト構造又はボトムコンタクト構造のＴＦＴからなり、ソース電極とゲート電極との平面的な重なり面積が、ドレイン電極とゲート電極との平面的な重なり面積よりも小さい、
付記８記載のイメージセンサ。
【０１５２】
（付記１１）前記増幅素子は、ＴＦＴからなり、前記第一信号及び第二信号を出力する時にゲート電圧がソース電圧よりも高くなるように電圧が印加され、この時以外はゲート電圧がソース電圧よりも低くなるように電圧が印加される、
付記８又は９記載のイメージセンサ。
【産業上の利用可能性】
【０１５３】
本発明に係るイメージセンサ及びその駆動方法は、例えばＸ線の透過像により調査対象の内部を非破壊で検査する技術、具体的には医療や工業用非破壊検査の分野などに利用可能である。
【符号の説明】
【０１５４】
＜実施形態１＞
１０１  イメージセンサ
２０１  画素
２１０  フォトダイオード
２１ａ  アノード端子
２１ｋ  カソード端子
２２０  ＴＦＴ
２２ｇ  ゲート端子
２２ｄ  ドレイン端子
２２ｓ  ソース端子
２３０  ＴＦＴ
２３ｇ  ゲート端子
２３ｄ  ドレイン端子
２３ｓ  ソース端子
２４０  ＴＦＴ
２４ｇ  ゲート端子
２４ｄ  ドレイン端子
２４ｓ  ソース端子
３００  信号処理回路
３１０  抵抗
３２０  電流源
３３１，３３２  ＭＯＳトランジスタ
３３ｇ  ゲート端子
３４１，３４２  バイポーラトランジスタ
３４ｂ  ベース端子
３５１，３５２  スイッチ素子
３６１  アナログバッファ
３７１  差動アンプ
３８１，３８２  容量
４００  駆動回路
５００  電源回路
Ｐ１，Ｐ２  電源線
Ｇｎ，Ｇ１〜Ｇ４  走査線（第１の制御信号線）
Ｒｎ，Ｒ１〜Ｒ４  制御線（第２の制御信号線）
Ｄｍ，Ｄ１〜Ｄ４  出力配線（出力信号線）
Ｎａ，Ｎｂ  ノード
＜実施形態２＞
１０２  イメージセンサ
２０２  画素
６１１  ゲート電極
６２０  ゲート絶縁膜
６３０  半導体層
６４１  ドレイン電極
６４２  ソース電極
Ｂ−Ｂ’  ドレイン電極と半導体層との境界線
Ｃ−Ｃ’  ソース電極と半導体層との境界線
Ｓｓ  ゲート電極とソース電極との重なり面積
Ｓｄ  ゲート電極とドレイン電極との重なり面積
＜実施形態３＞
１０３  イメージセンサ
２０３  画素
＜総括＞
７１０  ゲート電極
７２０  ゲート絶縁膜
７３０  有機半導体膜
７４１  ドレイン電極
７４２  ソース電極
＜関連技術１＞
９００  画素
９０１  トランジスタ
９１ｇ  ゲート端子
９１ｄ  ドレイン端子
９１ｓ  ソース端子
９０４  トランジスタ
９４ｇ  ゲート端子
９４ｄ  ドレイン端子
９４ｓ  ソース端子
９０２  フォトダイオード
９２ａ  アノード端子
９２ｋ  カソード端子
９０３  蓄積容量
９０５  電流源
９５１  第一端子
９５２  第二端子
９１１  ゲート電極
９２０  ゲート絶縁膜
９３０  半導体層
９４１  ドレイン電極
９４２  ソース電極
Ｐ９１，Ｐ９２，Ｐ９３  電源線
ＲＳＴ，ＲＳＥＬ  制御線
ＤＡＴＡ  出力配線
Ｎ１，Ｎ２  ノード
【図１】
0006459271.tif 000002
【図２】
0006459271.tif 000003
【図３】
0006459271.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0006459271.tif 000008
【図８】
0006459271.tif 000009
【図９】
0006459271.tif 000010
【図１０】
0006459271.tif 000011
【図１１】
0006459271.tif 000012
【図１２】
0006459271.tif 000013
【図１３】
0006459271.tif 000014
【図１４】
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【図１５】
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【図１６】
0006459271.tif 000017
【図１７】
0006459271.tif 000018
【図１８】
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