【事件の表示】
　特許第３３５９８４４号「マトリクス型画像表示装置」の請求項１ないし６に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３５９８４４号の請求項１ないし６に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３３５９８４４号は、平成９年７月７日（優先権主張平成８年７月２２日）に特許出願され、平成１４年１０月１１日に特許権の設定登録がなされたが、その請求項１ないし６に係る特許について古川京子より特許異議の申立てがなされ、取消理由が通知され、その指定期間内である平成１５年１１月６日に訂正請求がなされ、再度の取消理由が通知され、平成１５年１１月６日になされた訂正請求が取り下げられるとともに、その指定期間内である平成１６年３月２６日に新たな訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正の内容
　特許権者の請求する訂正の内容は、概略、次のａ〜ｃである。
ａ．特許請求の範囲の請求項１〜６における
「上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方は、走査信号線またはデータ信号線への出力段に、相互に直列に接続された２段のレベルシフト回路を備え」、
「上記２段のレベルシフト回路は、上記走査信号線駆動回路またはデータ信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトするレベルシフト回路を有する」、
「上記走査信号線駆動回路は、上記２段のレベルシフト回路を備えて上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトし」、
「上記データ信号線駆動回路は、上記データ信号線駆動回路の高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフト回路を有する」旨の記載を、
「上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を有する」旨に訂正する。
　
ｂ．特許請求の範囲の請求項２、４、６における「上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、かつ上記走査信号線駆動回路とデータ信号線駆動回路との入力信号レベルは相互に等しい」旨の記載を「上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しい」旨に訂正する。
　
ｃ．上記特許請求の範囲の訂正に伴い、発明の詳細な説明中の対応する部分を訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、データ線駆動回路が有する「高電位側または低電位側のいずれか一方の電圧レベルをシフトする」レベルシフト回路について、「高電位側の電圧レベルを固定して、…低電位側の電圧レベルをシフトする」とその電圧シフト形態をさらに限定するものであり、また、走査信号線駆動回路がその出力段に備える「高電位側および低電位側の両方の電圧レベルをシフトする」相互に直列に接続された２段のレベルシフト回路について、「高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、…低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く」とその電圧シフト形態をさらに限定するものであるから、この訂正は、特許請求の範囲の減縮を目的とするものと認められる。
　上記訂正事項ｂは、上記訂正ａにおいて「高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、…低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く」と限定したことに伴い、「上記走査信号線駆動回路とデータ信号線駆動回路との駆動信号レベルは相互に異なり、」との記載が不要となったものであり、明りょうでない記載の釈明を目的とするものと認められる。
　上記訂正ｃは、特許請求の範囲についての上記訂正ａ及びｂに伴って、整合をとるために発明の詳細な説明を訂正するものであり、明りょうでない記載の釈明を目的とするものと認められる。
　また、これらの事項は、特許明細書の段落【００６０】〜【００６６】、【０１０９】〜【０１１１】の記載に基づくものであり、新規事項の追加にはあたらない。
　さらに、この訂正は、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
（３）むすび
　以上のとおりであるから、上記訂正は特許法第１２０条の４第２項の規定並びに同条第３項で準用する特許法第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについての判断
（１）特許異議申立ての理由の概要
　申立人は、甲第１号証：特開昭６１−２５６３８９号公報、甲第２号証：特開平６−９５０７３号公報、甲第３号証：特開平４−１９５１２３号公報、甲第４号証：特開平８−３７３１３号公報を提出して、本件訂正前の請求項１ないし６に係る発明は、甲第１号証ないし甲第４号証に記載された発明に基いて、その発明の属する技術分野における通常の知識を有するものが容易に発明をすることができたものであり、特許法第２９条第２項により特許を受けることができないものであるから、これらについての特許を取り消すべきと主張している。
　
（２）本件発明
　本件訂正明細書の特許請求の範囲の請求項１ないし６に記載される発明（以下、それぞれ、「本件発明１」等という。）は、次のとおりである。
「【請求項１】画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を有することを特徴とするマトリクス型画像表示装置。
【請求項２】上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする請求項１に記載のマトリクス型画像表示装置。
【請求項３】画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造であることを特徴とするマトリクス型画像表示装置。
【請求項４】画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造であることを特徴とするマトリクス型画像表示装置。
【請求項５】画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。
【請求項６】画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成されることを特徴とするマトリクス型画像表示装置。」
　
（３）甲号証に記載された発明
　甲第１号証（特開昭６１−２５６３８９号公報）には、液晶表示装置の駆動回路について記載され、第１頁右欄第１４行目〜第２頁左上欄第３行目に「第４図は一般的なマトリクス型液晶表示装置の構成を示すものである。同図において、１１は液晶セル、１２は記憶用コンデンサ、１３は薄膜トランジスタ（以下、ＴＦＴと略記する）であって、これら３つの素子にて一画素を構成している。１４はＸ電極、１５はＹ電極である。１９は走査回路、２０は映像信号をサンプリングし、ホールドすることにより、連続の一水平走査分の映像信号をＸ電極数の並列の映像信号に変換する直並列変換回路である。又、１７は共通電極である。」と記載され、第３頁右下欄第２行目〜第７行目に「第１図は、本発明の一実施例における液晶表示装置のＹ電極の駆動回路すなわちゲート電圧発生回路の構成を示すものである。第１図において、１〜８は電圧を０〜５Ｖから−５〜５Ｖに変換する回路、レベルシフタ９は電圧を−５Ｖ〜５Ｖから−５〜１５Ｖに変換する回路」と記載されている。
　また、第１図に示すＹ電極回路（走査信号線駆動回路）１８では、Ｙ電極１５（走査信号線）への出力段に設けらたれシフトレジスタ１０の前段にて、低電位側の電圧レベル（ＯＶ）を−５Ｖにシフトする回路（レベルシフタ）１〜８と、高電位側の電圧レベル（５Ｖ）を１５Ｖにシフトするレベルシフタ９とが、相互に直列接続されている。
　なお、第１図に示すＹ電極回路（走査信号線駆動回路）１８では、入力電圧が０〜５Ｖで出力電圧が−５〜１５Ｖであることが示されているが、第５図に示すＸ電極のための直並列変換回路（データ信号線駆動回路）では、端子２１への入力電圧については第２図（ａ）や第６図（ａ）に示されるように０〜５Ｖであると認められ、また、第２頁右上欄第１〜１４行に映像信号が６Ｖや４Ｖであることは記載されているが、その出力電圧の範囲については明記されていない。
　
　甲第２号証（特開平６−９５０７３号公報）には、液晶表示装置について記載され、請求項１に「マトリクス状に配置される複数本の信号線及び走査線とこれらの信号線及び走査線の各交差部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶パネルと、上記信号線に映像信号を順次転送する信号線駆動回路と、上記走査線に走査信号を順次転送するシフトレジスタ回路とこのシフトレジスタ回路からの出力を昇圧するレベルシフト回路を備える走査線駆動回路と、を同一基板上に一体に形成したことを特徴とする液晶表示装置。」と記載され、請求項２に「マトリクス状に配置される複数本の信号線及び走査線とこれらの信号線及び走査線の各交差部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶パネルと、上記信号線を走査するためのシフトレジスタ回路とこのシフトレジスタ回路からの出力を昇圧するレベルシフト回路を備える信号線駆動回路と、上記走査線を走査するための走査線駆動回路と、を同一基板上に一体に形成したことを特徴とする液晶表示装置。」と記載され、段落（００２１）に「液晶パネル４は、走査線（ゲート線）７と信号線８が交差するように形成され、その交差部にそれぞれ多結晶シリコンにより構成される薄膜トランジスタ（スイッチング素子）９を介して液晶画素（画素電極）１０と信号電圧がチャージされるコンデンサ１１が並列に設けられている。…」と記載され、段落（００２９）に「上記レベルシフト回路１３は、図２に示すように、シフトレジスタ１２からの出力パルス（＋５Ｖ）によりオンするｎ−チャンネルの多結晶シリコン構成の薄膜トランジスタ（ＴＦＴ）２１と、シフトレジスタ１２からの出力パルス（０Ｖ）によりオンするｐ−チャンネルの多結晶シリコン構成の薄膜トランジスタ（ＴＦＴ）２２とからなる直列回路により構成されている。」と記載され、段落（００１１）に「さらに、信号線への書き込みもしくは画素電極への書き込みを行うスイッチング用の薄膜トランジスタを駆動することが必要なために、薄膜トランジスタのしきい値電圧分を加味し、シフトレジスタ用の薄膜トランジスタを含む駆動回路の電源電圧は例えば１５Ｖ以上の高電圧が必要である。そこで、走査線駆動回路や信号線駆動回路において、シフトレジスタ回路からの出力を昇圧するレベルシフト回路が用いられる。」と記載され、段落（００２８）に「シフトレジスタ１２、…の出力パルス（５Ｖ）は、それぞれ対応するレベルシフト回路１３、…に出力される。レベルシフト回路１３、…は、それぞれ対応するシフトレジスタ１２、…から供給される出力パルス（＋５Ｖ）を上記電源部２により供給される＋１５Ｖの電源電圧に昇圧し、対応するバッファ回路１４、…を介して走査線７、…に出力するものである。」と記載され、段落（００３７）に「上記薄膜トランジスタ２１、２３（２１、２２の誤記と思われる）には、上記電源部２からの＋１５Ｖの電源電圧が供給されるため、電源耐圧を向上させる構造（高耐圧構造）となっている。たとえば、チャネル長を長くしたり、ＬＤＤ（Lightly Doped Drain；ライトリー　ドープ　ドレイン）構造（特開昭５８−１０５５７４号公報参照）、もしくは多段ゲート等の電界緩和構��を採用する。」と記載され、段落（００３８）に「たとえば、ＬＤＤ構造は、図４に示すように、ガラス、石英等の絶縁性透明基板３１上に、多結晶半導体膜３２が形成されている。この多結晶半導体膜３２は、ソース領域（ｎ＋−ｐ−Ｓｉ）３３、ドレイン領域（ｎ＋−ｐ−Ｓｉ）３４、ソース領域３３とドレイン領域３４と同じ導電型の低濃度領域のオフセットゲート領域（ｎ−−ｐ−Ｓｉ）３５、３５、および活性領域３６により構成されている。」と記載されている。
　
　甲第３号証（特開平４−１９５１２３号公報）には、アクテイブマトリクス液晶表示装置について記載され、特許請求の範囲（２）に「前記走査信号駆動回路を構成する論理部及びデータ信号駆動回路は走査信号線への出力レベルより低い電源電圧で駆動し、前記走査信号駆動回路は論理部からの出力を昇圧回路により走査信号線の出力レベルに昇圧する回路を有する…」と記載され、第２頁右下欄下から２行目〜第３頁左上欄第６行目に「第５図は、走査信号駆動回路の論理部は低電圧で駆動し、昇圧回路で走査信号線へは十分な電圧パルスを供給する実施例である。これは第２図の駆動回路のバッファの代わりに昇圧回路５１を設ける。シフトレジスタは耐圧より十分低い例えば１０Ｖ程度の電源電圧で動作させ、昇圧回路により１５Ｖ以上の電圧パルスとして走査信号線に出力する。」と記載され、第２頁右下欄第３行目〜第５行目に「上記手段によれば、耐圧が低いＮチャンネルＴＦＴをデュアルゲート構造にすることにより耐圧を大きくし、」と記載され、第３頁左上欄第６行目〜第１４行目に「したがってシフトレジスタ部のＮチャンネルＴＦＴは第３図に示すような通常のシングルゲートでもよい。この昇圧回路５１の一走査信号線分の回路構成の一例が５２であり、５３は高電圧源に接続されており、５４がＰチャンネルＴＦＴで、５５がＮチャンネルＴＦＴである。ＮチャンネルＴＦＴ５５をデュアルゲート構造にしておくことにより、耐圧に対する問題は解決される。」と記載され、特許請求の範囲（１）に「表示部ＴＦＴと同一基板上に一体形成したポリシリコンＴＦＴを用いたＣＭＯＳ回路において、…」と記載され、第１頁右欄第１４行目〜第１７行目に「アクティブマトリクス液晶表示装置が小型高精細化される場合、絵素部のＴＦＴを形成すると同時に走査信号駆動回路やデータ信号駆動回路も同一基板上に製造されることが行われている。」と記載されている。
　
　甲第４号証（特開平８−３７３１３号公報）には、アクテイブマトリクス液晶ディスプレイおよびその製法について記載され、段落（００５１）に「つぎにホトレジスト５ｂを剥離後図４（ｅ）に示すように、Ｐイオンを低濃度、たとえば１×１０１６〜８×１０１８ｃｍ−３程度にイオン注入（ライトドープ）しＬＤＤ領域１８、２８、３８を形成する。このときのイオンのドープ量は、１×１０１１〜８×１０１３ｃｍ−２程度である。」と記載され、段落（０００１）に「［産業上の利用分野］本発明は薄膜トランジスタ（以下、ＴＦＴともいう）を画素用スイッチング素子およびＣＭＯＳ駆動回路用トランジスタとして用いた駆動回路一体型のアクティブマトリクス液晶ディスプレイ（Active Matrix Liquid Crystal  Display、以下ＡＭＬＣＤともいう）およびその製法に関するものである。」と記載され、段落（０００２）に「［従来の技術］図１７〜図１８は、…ＣＭＯＳ駆動回路と画素部スイッチング素子用のオフセット構造ＴＦＴを形成するための製法を示す断面図である。図１７〜１８において１は絶縁性基板、２はチャネル半導体膜として用いるＰｏｌｙ−Ｓｉ膜２、…」と記載されている。
　
（４）対比・判断
　本件発明１と甲第２号証に記載された発明を対比するに、甲第２号証の「画素電極」、「パネル」、「信号線駆動回路」、「走査線駆動回路」及び「レベルシフト回路」がそれぞれ、本件発明１の「画素」、「基板」、「データ信号線駆動回路」、「走査信号線駆動回路」及び「レベルシフト回路」に対応するものと認められ、また、甲第２号証には、段落（００１１）の記載等から、レベルシフト回路が信号線駆動回路及び走査線駆動回路の双方に設けられるものが記載されているものと認められるから、両者はともに
「画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　上記データ信号線駆動回路は、レベルシフト回路を備え、
　上記走査信号線駆動回路は、走査信号線への出力段にレベルシフト回路を備えるマトリクス型画像表示装置。」の発明である点で一致するものの次の点で相違する。
　
ａ．本件発明１では、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高いとされているのに対し、甲第２号証では、いずれも+１５Ｖであると認められる点。
ｂ．本件発明１では、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低いとされているのに対し、甲第２号証では、いずれも０Ｖであると認められる点。
ｃ．本件発明１では、上記データ信号線駆動回路のレベルシフト回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトしているのに対し、甲第２号証では、低電位側の０Ｖを固定して、高電位側の+５Ｖを+１５Ｖに電圧レベルをシフトしている点。
ｄ．本件発明１では、上記走査信号線駆動回路のレベルシフト回路は、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路であるのに対し、甲第２号証では、低電位側の０Ｖを固定して、高電位側の+５Ｖを+１５Ｖに電圧レベルをシフトする１段のレベルシフト回路である点。
　
　そこで、まず、相違点ｄについて検討する。
　この点について申立人は、甲第１号証には、相互に直列に接続され、走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路が記載されており、このレベルシフト回路を甲第２号証の走査信号線駆動回路のレベルシフト回路として使用することは当業者にとって容易であると主張する。
　しかしながら、甲第１号証において２段のレベルシフト回路が用いられるのは、甲第１号証の駆動方式では、従来のように０〜５Ｖを０〜１５Ｖに昇圧した走査信号を用いると、第６図ｉ、ｊに示すようにＶＧＳ が+２Ｖとプラスになることがあり、ＴＦＴのカットオフを確保できず、液晶セルの電圧が変化してしまうことを防止するためであると認められるところ（第３頁右上欄９〜１７行の記載参照）、甲第２号証においては、甲第１号証のようにＶＧＳ がプラスになり、ＴＦＴのカットオフを確保できなくなることはないものと認められるから、甲第２号証における走査線駆動回路のレベルシフト回路に甲第１号証に記載される２段のレベル回路を用いようとすることが当業者に容易に想到し得たということはできない。
　なお、甲２号証においても、走査線駆動回路の低電位側電圧レベルが０ではＴＦＴのカットオフが十分でないと考えられる場合には、その電圧レベルを甲第１号証のように０より低くすることも想定されるが、そうしたところで、走査線駆動回路の低電位側電圧レベルをデータ信号線駆動回路の固定された低電位側の電圧レベル０より低くするというだけのことであって、相違点ｃで指摘した事項を有する本件発明１のようにデータ信号線駆動回路の低電位側の電圧レベルがシフトされるわけではない。
　また、甲第１号証に記載される駆動方式をそのまま甲第２号証に適用する場合を考えてみても、甲第１号証において、データ信号線駆動回路がレベルシフト回路を有するのかどうかも含めて、データ信号線駆動回路のレベルシフト回路の内容が不分明であり、本件発明１のように、データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするものが導かれるわけではない。
　以上のことから、本件発明１について、申立人が主張するように、甲第２号証に甲第１号証の技術を適用することにより、本件発明１を当業者が容易に発明できたとすることはできない。
　また、本件発明２ないし６は、本件発明１が有する全ての事項を含むものであるから、さらに甲第３号証及び甲第４号証を参照しても、これら甲第１〜４号証に記載された発明に基いて当業者が容易に発明できたということはできない。
　
４．むすび
　以上のとおりであって、特許異議申立ての理由及び証拠によっては、訂正後の本件請求項１ないし６に係る発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年３月２９日（２００４．３．２９）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
マトリクス型画像表示装置
（５７）【特許請求の範囲】
　【請求項１】
　画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
　【請求項２】
　
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいことを特徴とする請求項１に記載のマトリクス型画像表示装置。
　【請求項３】
　画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造であ
るこ
　【請求項４】
　画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造であ
るこ
　【請求項５】
　画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成され
るこ
　【請求項６】
　画像を表示するための画素がマトリクス状に配列された基板と、
　上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
　
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成され
るこ
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、基板上に画素がマトリクス状に配列されるマトリクス型画像表示装置に関し、特に各画素を表示駆動するための駆動回路部分の改良に関する。
　【０００２】
　【従来の技術】
　従来から、液晶素子、ＥＬ（エレクトロルミネッセンス）素子およびＬＥＤ（発光ダイオード）素子等を、マトリクス状に配列して形成される画像表示装置が用いられている。このようなマトリクス型の画像表示装置として、液晶表示装置を例として以下に説明する。図１１は、一般的な液晶表示装置１の概略的構成を示す正面図である。この液晶表示装置１は、大略的に、多数の画素ＰＩＸが形成される画素アレイＡＲＹと、上記画素ＰＩＸを表示駆動するための走査信号線駆動回路ｇｄおよびデータ信号線駆動回路ｓｄと、これらの信号線駆動回路ｇｄ，ｓｄを駆動制御するための制御回路２とを含んで構成されている。
　【０００３】
　上記画素アレイＡＲＹ上には、相互に直交する多数の走査信号線ＧＬｊ（ｊ＝１，２，…，ｎ）およびデータ信号線ＳＬｉ（ｉ＝１，２，…，ｍ）が形成されており、隣接する２本の走査信号線ＧＬｊ，ＧＬｊ＋１とデータ信号線ＳＬｉ，ＳＬｉ＋１とで包囲された領域に上記画素ＰＩＸが形成されることになり、こうして該画素ＰＩＸは、マトリクス状に配列されている。
　【０００４】
　上記データ信号線駆動回路ｓｄは、上記制御回路２からのクロック信号ＣＫＳ等のタイミング信号に同期して、入力された画像信号ＤＡＴをサンプリングし、かつ必要に応じて増幅して上記各データ信号線ＳＬｉに出力する。また、走査信号線駆動回路ｇｄは、上記制御回路２からのクロック信号ＣＫＧ，ＧＰＳ等のタイミング信号に同期して、走査信号線ＧＬｊを順次選択し、画素ＰＩＸ内に設けられている後述するスイッチング素子の開閉を制御する。こうして、データ信号線ＳＬｉに出力された画像信号（データ）ＤＡＴが各画素ＰＩＸに書込まれ、次の走査タイミングまでその画像データＤＡＴが保持されて、表示出力が行われる。
　【０００５】
　上記データ信号線駆動回路ｓｄには、画像データＤＡＴを各データ信号線ＳＬｉに出力してゆくにあたって、走査信号線ＧＬｊによって選択されたラインの画素に順次的に画像データＤＡＴを出力してゆく点順次駆動方式と、上記ラインの画素に一斉に画像データＤＡＴを出力する線順次駆動方式とが知られており、一例として、回路構成の簡単な点順次駆動方式のデータ信号線駆動回路について、図１２を参照して説明する。
　【０００６】
　図１２は、典型的な従来技術のデータ信号線駆動回路ｓｄの電気的構成を示すブロック図である。上記各データ信号線ＳＬｉには、アナログスイッチａｓｗｉが介在されており、このアナログスイッチａｓｗｉが導通すると、上記画像データＤＡＴがサンプリングされて各データ信号線ＳＬｉに出力される。これらのアナログスイッチａｓｗｉを制御するために、該各アナログスイッチａｓｗｉに個別的に対応する走査回路ｓｒｓｉ（ｉ＝上記１，２，…，ｍ）と、バッファｂｕｆｓｉとが設けられている。
　【０００７】
　上記走査回路ｓｒｓｉは、相互に縦続接続されており、各走査回路ｓｒｓｉには共通にクロック信号ＣＫＳが入力されている。また、始端の走査回路ｓｒｓ１には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが与えられる。したがって、各走査回路ｓｒｓｉからは、上記始端側の走査回路ｓｒｓ１から順次的にサンプリングパルスが出力されてゆき、このサンプリングパルスは、バッファｂｕｆｓｉにおいて保持・増幅されるとともに、必要に応じて反転されて、上記各アナログスイッチａｓｗｉに与えられる。
　【０００８】
　また、走査信号線駆動回路ｇｄは、たとえば図１３で示すように、上記走査回路ｓｒｓｉと同様の走査回路ｓｒｇｋ（ｋ＝１，２，…，ｎ＋１）と、各走査信号線ＧＬｊにそれぞれ対応している２種類の論理積回路ａｎｄ１ｊ，ａｎｄ２ｊおよびバッファｂｕｆｇｊとを備えて構成されている。各走査回路ｓｒｇｋは、上記走査回路ｓｒｓｉと同様に相互に縦続接続されており、垂直同期信号などに基づいて作成されたスタートパルスＳＰＧが始端の走査回路ｓｒｇ１に入力され、このスタートパルスＳＰＧが水平同期信号などに基づいて作成されるクロック信号ＣＫＧに応答して、順次、後段側の走査回路ｓｒｇ２，ｓｒｇ３，…へ出力されてゆく。
　【０００９】
　相互に隣接する各走査回路ｓｒｇｊ，ｓｒｇｊ＋１からの出力は、論理積回路ａｎｄ１ｊにおいて演算された後、さらに論理積回路ａｎｄ２ｊにおいてクロック信号ＧＰＳと演算されてバッファｂｕｆｇｊにそれぞれ入力される。上記各走査回路ｓｒｇｋは、上記クロック信号ＣＫＧに応答して上記スタートパルスＳＰＧを半周期ずつ遅れて出力する。すなわち走査回路ｓｒｇｊから出力されるパルスは、クロック信号ＣＫＧの立上りタイミングで立上り、次の立上りタイミングまでの１周期に亘って保持され、これに対して次段の走査回路ｓｒｇｊ＋１は、上記クロック信号ＣＫＧの立下りタイミングから１周期間に亘ってパルスを出力する。すなわち、隣接する走査回路ｓｒｇｊ，ｓｒｇｊ＋１間で半周期だけずれたパルスが論理積回路ａｎｄ１ｊに入力されることになり、該論理積回路ａｎｄ１ｊからはクロック信号ＣＫＧの半周期の長さのパルスが、論理積回路ａｎｄ２ｊへ出力される。
　【００１０】
　上記クロック信号ＧＰＳは、たとえば上記クロック信号ＣＫＧの２倍の速さとされており、したがって論理積回路ａｎｄ２ｊから出力されるパルスは、上記クロック信号ＣＫＧの１／２の周期よりも短くなり、隣接する論理積回路ａｎｄ２ｊ，ａｎｄ２ｊ＋１間で、このパルスが相互に重複する期間を生じることはない。上記論理積回路ａｎｄ２ｊからの出力は、バッファｂｕｆｇｊにおいて、増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬｊへそれぞれ出力される。
　【００１１】
　ここで、各信号線駆動回路ｇｄ，ｓｄの駆動電圧について考える。データ信号線駆動回路ｓｄにおいては、走査回路ｓｒｓｉを所望とする周波数、たとえば走査信号線駆動回路ｇｄの並列化や同時サンプリングを行わない場合で、ＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃａｌ　Ａｒｒａｙ）表示の場合には、約２５．２ＭＨｚで駆動可能であること、およびアナログスイッチａｓｗｉで正負両極性の画像データＤＡＴをデータ信号線ＳＬｉに出力可能であることなどの要求から決定され、一般には走査回路ｓｒｓｉからの要求よりもアナログスイッチａｓｗｉからの要求で決定される。たとえば、液晶駆動電圧が±５Ｖ、対向電極の電圧が０Ｖであるとき、データ信号線ＳＬｉでの画像信号のレベルは−５〜＋５Ｖとなり、該データ信号線駆動回路ｓｄの駆動電圧も−５〜＋５Ｖ程度となる。
　【００１２】
　これに対して、走査信号線駆動回路ｇｄにおいては、上記画素ＰＩＸ内のスイッチング素子が、正極性の画像データを画素容量に書込むことができるように正極性側の駆動電圧が決定され、また負極性の画像データを１フレーム期間保持することができるように負極性側の駆動電圧が決定される。たとえば、これらの条件を満足させるためには、スイッチング素子の閾値電圧が＋３Ｖであるとき、走査信号線駆動回路ｇｄの駆動信号レベルは、正極性側で、上記＋３Ｖに、上記画像信号のレベル＋５Ｖと、マージン＋２Ｖとを加算した１０Ｖ程度となり、負極性側では、上記＋３Ｖに、上記画像データＤＡＴのレベルである−５Ｖと、マージン−６Ｖとを加算した−８Ｖ程度となる。ここで、駆動信号レベルとは、各信号線駆動回路ｇｄ・ｓｄにおける出力信号のレベルのことであり、これら信号線駆動回路ｇｄ・ｓｄの駆動電圧と同一となりうる。
　【００１３】
　なお、上述した各駆動電圧および駆動信号レベルは一例であり、駆動方法、駆動回路の構成、トランジスタの特性および液晶の種類などによって、その最適値は変動する。
　【００１４】
　【発明が解決しようとする課題】
　以上のように、液晶表示装置では、上述のように液晶を表示駆動するために、正負それぞれ５Ｖ前後の電圧を印加する必要があること、およびデータ信号線駆動回路ｓｄのアナログスイッチａｓｗｉは正負両極性の画像データＤＡＴを取扱うためにＣＭＯＳ構成であるのに対して、走査信号線駆動回路ｇｄが制御する画素ＰＩＸ内のスイッチング素子はＮＭＯＳなどの片チャネル構成であることに起因して、一般に、データ信号線駆動回路ｓｄおよび走査信号線駆動回路ｇｄの駆動電圧は、一般的な集積回路で用いられている電圧、たとえば３．３Ｖまたは５Ｖよりも大きく、かつ相互に異なる電圧レベルであることが多い。
　【００１５】
　このため、各信号線駆動回路ｓｄ，ｇｄに入力されるべき上記クロック信号ＣＫＳ；ＣＫＧ，ＧＰＳおよびスタートパルスＳＰＳ，ＳＰＧ等の振幅を大きくし、かつ所望とするレベルとする必要がある。したがって、これらの信号線駆動回路ｓｄ，ｇｄを制御するための上記制御回路２や画像信号処理回路等の外部回路の出力を所望電圧レベルに変換するインタフェイス回路等が必要となり、コストの増大や消費電力の増加を招くという問題がある。
　【００１６】
　このような不具合を解決するための他の従来技術は、特開平６−９５０７３号公報に示されている。この従来技術では、データ信号線駆動回路および走査信号線駆動回路への入力振幅を５Ｖ（０Ｖ−５Ｖ）に揃え、それぞれの駆動回路の内部に設けたレベルシフト回路によって、所望とする出力振幅レベルである１５Ｖ（０Ｖ−１５Ｖ）まで昇圧している。これによって、入力信号の振幅が小さくなり、上記外部インタフェイス回路の負荷を小さくしている。
　【００１７】
　しかしながらこの従来技術は、入力信号の一方の電圧レベル、この例では高電位側のみをレベルシフトさせて、データ信号線駆動回路と走査信号線駆動回路との両方の入力信号レベルを同一の駆動信号レベルに昇圧するものである。したがって、データ信号線駆動回路と走査信号線駆動回路との駆動信号レベルの最適値が前述のように相互に異なるような場合には、適用することができないという問題がある。
　【００１８】
　本発明の目的は、データ信号線駆動回路および走査信号線駆動回路の駆動信号レベルをそれぞれ最適化した場合にも、各データ信号線駆動回路および走査信号線駆動回路での入力信号レベルを同一に、かつ低くして、構成を簡略化することができるとともに、低消費電力化を図ることができるマトリクス型画像表示装置を提供することである。
　【００１９】
　【課題を解決するための手段】
　請求項１の発明に係るマトリクス型画像表示装置は、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
　【００２０】
　上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
　【００２１】
　したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
　【００２２】
　さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
　【００２３】
　
本発明によれば
ので
　【００２４】
　また、請求項２の発明に係るマトリクス型画像表示装置は、
請求項１の構成において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しい
　【００２５】
　上記の構成によれば、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
　【００２６】
　したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【００２７】
　請求項３の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
るこ
　【００２８】
　上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
　【００２９】
　したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
　【００３０】
　そして、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。
　【００３１】
　さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。
　【００３２】
　また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
　【００３３】
　
本発明によれば
ので
　【００３４】
　請求項４の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　【００３５】
　上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
　【００３６】
　したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
　【００３７】
　そして、レベルシフト回路を構成するトランジスタと、その前段側の回路を構成するトランジスタとで、素子に要求される耐圧に対応して素子構造を変化する。たとえば、オフセット構造を採用する。
　【００３８】
　さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。
　【００３９】
　また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
　【００４０】
　したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【００４１】
　また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
　【００４２】
　
本発明によれば
ので
　【００４３】
　請求項５の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
るこ
　【００４４】
　上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
　【００４５】
　したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
　【００４６】
　さらに、走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方が、画素の形成される絶縁基板上に一体で形成される。
　【００４７】
　したがって、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。
　【００４８】
　また、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
　【００４９】
　
本発明によれば
ので
　【００５０】
　また、請求項６の発明に係るマトリクス型画像表示装置では、画像を表示するための画素がマトリクス状に配列された基板と、上記各画素に選択的に画像データを供給するための走査信号線駆動回路およびデータ信号線駆動回路とを含んで構成されるマトリクス型画像表示装置において、
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
ことを
　【００５１】
　上記の構成によれば、各信号線駆動回路に、制御回路や画像信号処理回路などの外部回路からの低電圧、たとえば５Ｖの振幅を有する入力信号をそのまま入力しても、該信号線駆動回路は、出力段に備える２段のレベルシフト回路によって、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができる。
　【００５２】
　したがって、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。
　【００５３】
　さらに、走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方が、画素の形成される絶縁基板上に一体で形成される。
　【００５４】
　したがって、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。
　【００５５】
　また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
　【００５６】
　したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【００５７】
　さらに、通常、画像データをデータ信号線に出力するデータ信号線駆動回路はＣＭＯＳ構成となっているのに対して、各画素に設けられ、画像データの書込みを行うスイッチング素子はＮＭＯＳ構成であり、走査信号線駆動回路の駆動信号レベルは、データ信号線駆動回路の駆動信号レベルよりも大きな電圧振幅が要求される。すなわち、走査信号線駆動回路の高電位側の電圧レベルをデータ信号線駆動回路の高電位側の電圧レベルよりも高くし、かつ走査信号線駆動回路の低電位側の電圧レベルをデータ信号線駆動回路の低電位側の電圧レベルよりも低くすることが要求される。
　【００５８】
　
本発明によれば
ので
　【００５９】
　【発明の実施の形態】
　本発明の実施の一形態について、図１〜図７に基づいて説明すれば以下のとおりである。
　【００６０】
　図１は本発明の実施の一形態の走査信号線駆動回路ＧＤの電気的構成を示すブロック図であり、図２はその走査信号線駆動回路ＧＤの動作を説明するための波形図であり、図３は本発明の実施の一形態のデータ信号線駆動回路ＳＤの電気的構成を示すブロック図である。これらの信号線駆動回路ＧＤ，ＳＤは、前述の一般的な液晶表示装置１における従来技術の信号線駆動回路ｇｄ，ｓｄにそれぞれ代えて、使用することができる。
　【００６１】
　走査信号線駆動回路ＧＤは、上記各走査信号線ＧＬｊに個別的に対応する走査回路ＳＲＧｊ（上記ｊ＝１，２，…，ｎ）、論理回路ＬＯＧｊ、レベルシフタＬＳ１ｊ、レベルシフタＬＳ２ｊおよびバッファＢＵＦｊを備えて構成されている。
　【００６２】
　走査回路ＳＲＧｊは、シフトレジスタなどで実現され、相互に縦続接続されている。これらの走査回路ＳＲＧｊには、共通に、上記制御回路２から、水平同期信号などに基づいて作成され、図２（ａ）で示すようなクロック信号ＣＫＧが入力されている。また、始端の走査回路ＳＲＧ１には、上記制御回路２から、垂直同期信号などに基づいて作成され、図２（ｂ）で示すようなスタートパルスＳＰＧが入力されており、残余の走査回路ＳＲＧ２〜ＳＲＧｎには、それぞれ前段側の走査回路ＳＲＧ１〜ＳＲＧｎ−１からの出力が与えられる。したがって、上記スタートパルスＳＰＧは、上記クロック信号ＣＫＧに応答して、順次、後段側の走査回路へと伝送されてゆく。
　【００６３】
　上記各走査回路ＳＲＧｊからの出力はまた、対応する論理回路ＬＯＧｊにそれぞれ入力されている。これらの論理回路ＬＯＧｊにはまた、図２（ｃ）で示すような、たとえば上記クロック信号ＣＫＧの２倍の周波数のクロック信号ＧＰＳが、上記制御回路２から入力されている。論理回路ＬＯＧｊは、図２（ｄ）で示すように、走査回路ＳＲＧｊからの出力およびクロック信号ＧＰＳが共にハイレベルである期間のみ、ハイレベルの出力を導出する。したがって、この論理回路ＬＯＧｊからの出力は、ほぼ上記クロック信号ＣＫＧの１／４の周期だけハイレベルとなり、隣接する論理回路ＬＯＧｊ−１，ＬＯＧｊ＋１との間で、ハイレベルとなる期間が相互に重複することはない。
　【００６４】
　上記走査回路ＳＲＧｊおよび論理回路ＬＯＧｊは、上記制御回路２や、図示しない画像信号処理回路と同様に、駆動電圧が５Ｖとなっており、したがって論理回路ＬＯＧｊからの出力電圧レベルは０Ｖ／５Ｖとなる。この論理回路ＬＯＧｊからの出力は、第１のレベルシフタＬＳ１ｊにおいて、図２（ｅ）で示すように、その電圧レベルが０Ｖ／１０Ｖに変換され、さらに第２のレベルシフタＬＳ２ｊにおいて、図２（ｆ）で示すように、−８Ｖ／１０Ｖに変換される。レベルシフタＬＳ２ｊからの出力は、バッファＢＵＦｊにおいて増幅されるとともに、必要に応じて反転されて、上記各走査信号線ＧＬｊへ出力される。走査信号線ＧＬｊの電圧レベルは、図２（ｇ）で示すようになる。
　【００６５】
　また、データ信号線駆動回路ＳＤは、各データ信号線ＳＬｉ毎に個別的に設けられる走査回路ＳＲＳｉ（上記ｉ＝１，２，…，ｍ）、論理回路ＬＯＳｉ、レベルシフタＬＳ３ｉおよびサンプリング回路ＳＭＰｉを備えて構成されている。走査回路ＳＲＳｉは、上記走査回路ＳＲＧｊと同様に相互に縦続接続されており、これらの走査回路ＳＲＳｉには、共通に、上記制御回路２からクロック信号ＣＫＳが入力され、かつ始端の走査回路ＳＲＳ１には、水平同期信号などに基づいて作成されたスタートパルスＳＰＳが入力され、残余の走査回路ＳＲＳ２〜ＳＲＳｍには、前段側の走査回路ＳＲＳ１〜ＳＲＳｍ−１からの出力がそれぞれ入力されている。
　【００６６】
　各走査回路ＳＲＳｉからの出力は、ラッチ回路などで実現される論理回路ＬＯＳｉを介して、レベルシフタＬＳ３ｉに入力される。レベルシフタＬＳ３ｉは、上記論理回路ＬＯＳｉからの０Ｖ／５Ｖの信号の低電位側をレベルシフトして、−５Ｖ／５Ｖに変換して、サンプリング回路ＳＭＰｉへ出力する。これによって、制御回路２からの画像データＤＡＴがサンプリングされて、各データ信号線ＳＬｉにそれぞれ出力される。
　【００６７】
　図４は、上記レベルシフタＬＳ１ｊ，ＬＳ２ｊの具体的構成を示す電気回路図である。論理回路ＬＯＧｊの出力段は、トランジスタＱ０１，Ｑ０２から成るＣＭＯＳインバータで構成されており、この出力段からは、２本のラインＬ０１，Ｌ０２のそれぞれに、相互に逆相の０Ｖ／５Ｖの信号が出力される。
　【００６８】
　上記ラインＬ０１，Ｌ０２から入力される０Ｖ／５Ｖの入力信号は、レベルシフタＬＳ１ｊのトランジスタＱ１１，Ｑ１２のゲートにそれぞれ入力される。トランジスタＱ１１，Ｑ１２は、ＮＭＯＳから成り、ソースは低電位である０Ｖの電源ラインＰＬ１に共通に接続されている。トランジスタＱ１１のドレインは、トランジスタＱ１３のドレインおよびトランジスタＱ１４のゲートに接続されている。また、トランジスタＱ１２のドレインは、トランジスタＱ１４のドレインおよびトランジスタＱ１３のゲートに接続されている。トランジスタＱ１３，Ｑ１４は、ＰＭＯＳから成り、ソースは共通に高電位である１０Ｖの電源ラインＰＬ２に接続されている。上記トランジスタＱ１１，Ｑ１２のドレインからはまた、それぞれラインＬ１１，Ｌ１２に出力が導出される。
　【００６９】
　したがって、上記ラインＬ０１が５Ｖであり、ラインＬ０２が０Ｖであるときには、トランジスタＱ１１，Ｑ１４が導通し、トランジスタＱ１２，Ｑ１３が遮断して、ラインＬ１１が０Ｖとなり、ラインＬ１２が１０Ｖとなる。これに対して、ラインＬ０１が０Ｖであり、ラインＬ０２が５Ｖであるときには、トランジスタＱ１１，Ｑ１４が遮断し、トランジスタＱ１２，Ｑ１３が導通して、ラインＬ１１が１０Ｖとなり、ラインＬ１２が０Ｖとなる。こうして、論理回路ＬＯＧｊからの入力信号レベル０Ｖ／５Ｖの高電位側の電圧レベルが、このレベルシフタＬＳ１ｊによって１０Ｖにシフトされる。
　【００７０】
　上記ラインＬ１１，Ｌ１２は、それぞれレベルシフタＬＳ２ｊのトランジスタＱ２１，Ｑ２２のゲートに接続されている。トランジスタＱ２１，Ｑ２２は、ＰＭＯＳから成り、ソースは共通に上記１０Ｖの電源ラインＰＬ２に接続されている。トランジスタＱ２１のドレインは、トランジスタＱ２３のドレインおよびトランジスタＱ２４のゲートに接続されており、トランジスタＱ２２のドレインは、トランジスタＱ２４のドレインおよびトランジスタＱ２３のゲートに接続されている。トランジスタＱ２３，Ｑ２４は、ＮＭＯＳから成り、ソースは共通に低電位である−８Ｖの電源ラインＰＬ３に接続されている。トランジスタＱ２１，Ｑ２３のドレインには、バッファＢＵＦｊへの出力ラインＬ２が接続されている。
　【００７１】
　したがって、ラインＬ１１が１０Ｖであり、ラインＬ１２が０Ｖであるときには、トランジスタＱ２２，Ｑ２３が導通し、トランジスタＱ２１，Ｑ２４が遮断して、出力ラインＬ２は−８Ｖとなる。これに対して、ラインＬ１１が０Ｖであり、ラインＬ１２が１０Ｖであるときには、トランジスタＱ２１，Ｑ２４が導通し、トランジスタＱ２２，Ｑ２３が遮断して、出力ラインＬ２は１０Ｖとなる。
　【００７２】
　こうして、レベルシフタＬＳ２ｊによって、低電位側の電圧レベルも０Ｖから−８Ｖにシフトされて出力される。
　【００７３】
　上記データ信号線駆動回路ＳＤにおけるレベルシフタＬＳ３ｉは、論理回路ＬＯＳｉからの入力信号レベル０Ｖ／５Ｖの低電位側の電圧レベルを−５Ｖにシフトしており、したがってこの走査信号線駆動回路ＧＤにおけるレベルシフタＬＳ２ｊと同様に構成されている。
　【００７４】
　上述のように構成される信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造は、たとえば図５で示される。図５は、上記信号線駆動回路ＧＤ，ＳＤを構成するトランジスタの素子構造を模式的に示す断面図である。この図５において、参照符ＴＧ，ＴＳ，ＴＤは、それぞれゲート電極、ソース領域、ドレイン領域であり、参照符ＣＮＬはチャネル領域であり、参照符ＲＡＹはゲート絶縁膜を表す。
　【００７５】
　図５（ａ）は、走査回路ＳＲＧｊ，ＳＲＳｉおよび論理回路ＬＯＧｊ，ＬＯＳｉなどを構成するトランジスタであり、シングルドレイン構造と称される最も単純な構造を有するトランジスタである。このトランジスタでは、ゲート電極ＴＧをマスクとしたイオンドープで、自己整合的にソース領域ＴＳおよびドレイン領域ＴＤが形成される。
　【００７６】
　これに対して、レベルシフタＬＳ１ｊ，ＬＳ２ｊ；ＬＳ３ｉならびにバッファＢＵＦｊおよびサンプリング回路ＳＭＰｉで使用されるトランジスタは、高耐圧のトランジスタである。このトランジスタは、図５（ｂ）〜図５（ｆ）で示されるような構造とされる。
　【００７７】
　図５（ｂ）に示すトランジスタは、参照符ＣＮＬａで示すように、図５（ａ）に示すトランジスタよりチャネル長が長く形成されている。
　【００７８】
　一般に、チャネル長が長くなると、ソース／ドレイン間の電界が緩和されて、素子耐圧（ソース／ドレイン間耐圧，長時間の動作においてトランジスタが劣化しない印加電圧）が向上することが知られている。また、チャネル長が長くなるほど、トランジスタの性能（駆動能力）は低下する。チャネル長の長すぎるトランジスタを使用すると、結果的に信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｂ）に示したトランジスタのチャネル長における上限が決められる。
　【００７９】
　この図５（ｂ）に示すトランジスタの活性層は、非晶質シリコン薄膜を多結晶化して製造することができる。この非晶質シリコン薄膜の多結晶化には複数の方法があるが、大別して、熱処理により多結晶化する方法、レーザー照射により多結晶化する方法、およびこれら２つの方法を組み合わせる方法がある。さらに、これらの方法と、金属触媒を用いて結晶化を促進する方法とを組み合わせる方法もある。上記の方法による活性層の形成においては、熱処理の温度や時間、レーザーの出力等の条件により、形成されるトランジスタのチャネル長と素子耐圧との相関関係は異なる。
　【００８０】
　例えば、ある方法・条件下における非晶質シリコン薄膜の多結晶化によって製造された、チャネル長３μｍで５〜７Ｖの素子耐圧を得ることのできる多結晶シリコン薄膜トランジスタにおいて、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のチャネル長の長さは、好ましくは１０μｍ以下、さらに好ましくは８μｍ以下である。
　【００８１】
　また、上記の非晶質シリコン薄膜の多結晶化の方法・条件を変えて製造された、チャネル長２μｍで素子耐圧５〜７Ｖを得ることのできるトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は３μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は４．５μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは８μｍであり、さらに好ましくは６μｍである。
　【００８２】
　また、上記の非晶質シリコン薄膜の多結晶化の方法・条件をさらに変えて製造された、チャネル長４μｍで素子耐圧５〜７Ｖを得るトランジスタでは、１０Ｖ以上の素子耐圧を確保するためには、チャネル長は６μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保するためには、チャネル長は８μｍ以上必要である。また、このトランジスタにおけるチャネル長の上限は、好ましくは１２μｍであり、さらに好ましくは１０μｍである。
　【００８３】
　例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧｊ及び論理回路ＬＯＧｊに用いるトランジスタとして、チャネル長が３μｍの、図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１ｊ・ＬＳ２ｊおよびバッファＢＵＦｊに用いるトランジスタとして、チャネル長が７μｍの図５（ｂ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
　【００８４】
　上記のように、チャネル長と素子耐圧の向上との相関関係は、上記したトランジスタ（特に活性層）の製造方法や、トランジスタの構造（大きさ等）によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｂ）に示したトランジスタにおけるチャネル長が、図５（ａ）に示したトランジスタのチャネル長の１．５倍から３倍であれば、トランジスタの活性層を形成するための非晶質シリコン薄膜の多結晶化の方法・条件や、トランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１ｊ，ＬＳ２ｊおよびＬＳ３ｉに用いるトランジスタと、その前段側の回路に用いるトランジスタとのチャネル長の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
　【００８５】
　また図５（ｃ）で示すトランジスタは、参照符ＲＡＹａで示すように、図５（ａ）に示したトランジスタよりゲート絶縁膜の膜厚が厚く形成されている。
　【００８６】
　一般に、ゲート絶縁膜の膜厚が厚くなると、この厚さに比例して素子耐圧が向上する。ただし、成膜方法によっては、欠陥などのために、ある膜厚以下では急速に耐圧が低下することも知られている。また、ゲート絶縁膜が厚くなるほど、トランジスタの性能（駆動能力）は低下する。ゲート絶縁膜が厚すぎるトランジスタを使用すると、結果的に、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なうことになる。従って、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を十分に引き出せるように、この図５（ｃ）に示したトランジスタのゲート絶縁膜の膜厚における上限が決められる。
　【００８７】
　この図５（ｃ）に示すようなトランジスタのゲート絶縁膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ法）という方法で作成することができる。このＣＶＤ法には、熱ＣＶＤ法やプラズマＣＶＤ法等の方法があり、また、用いるガス種や反応温度等の条件により、作成されるゲート絶縁膜の膜質が異なる。従って、それぞれの条件によって、形成されるトランジスタのゲート絶縁膜の膜厚と素子耐圧との相関関係は異なる。
　【００８８】
　例えば、ある方法・条件下におけるＣＶＤ法によってゲート絶縁膜が作成された、ゲート絶縁膜の膜厚が８０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１００ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１２０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損なわない程度のゲート絶縁膜の膜厚は、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下である。
　【００８９】
　また、上記のＣＶＤ法の方法・条件を変えて、ゲート絶縁膜の膜厚が９０ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１１０ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１３０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２２０ｎｍ、さらに好ましくは１８０ｎｍである。
　【００９０】
　また、上記のＣＶＤ法の方法・条件をさらに変えて、ゲート絶縁膜の膜厚が１００ｎｍで１０Ｖ前後の素子耐圧が得られる多結晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁膜の膜厚は１２５ｎｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するためには、１５０ｎｍ以上のゲート絶縁膜の膜厚が必要である。また、このトランジスタにおけるゲート絶縁膜の膜厚の上限は、好ましくは２５０ｎｍ、さらに好ましくは２２０ｎｍである。
　【００９１】
　例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧｊ及び論理回路ＬＯＧｊに用いるトランジスタとして、ゲート絶縁膜の膜厚が８０ｎｍの図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１ｊ・ＬＳ２ｊおよびバッファＢＵＦｊに用いるトランジスタとして、ゲート絶縁膜の膜厚が１２０ｎｍの図５（ｃ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
　【００９２】
　上記のように、膜厚の程度と素子耐圧の向上との相関関係は、ゲート絶縁膜の成膜方法、熱処理条件およびトランジスタの構造（大きさ等）等によって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、図５（ｃ）に示したトランジスタにおけるゲート絶縁膜が、図５（ａ）に示したトランジスタのゲート絶縁膜の膜厚の１．２５倍から２．５倍であれば、ゲート絶縁膜を形成するためのＣＶＤ法の条件やトランジスタの構造（大きさ等）によらず、好ましい素子耐圧を得ることができる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフタＬＳ１ｊ，ＬＳ２ｊおよびＬＳ３ｉに用いるトランジスタと、その前段側の回路に用いるトランジスタとのゲート絶縁膜の膜厚の比がこの範囲であれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作する。
　【００９３】
　一方、図５（ｄ）で示すトランジスタは、ＬＤＤ構造と称されるトランジスタである。このトランスジスタには、チャネル領域ＣＮＬと、ソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＬＤＤで示す不純物濃度の低い領域、すなわち、面積あたりの不純物ドーピング量が比較的低い領域、（ＬＤＤ領域，Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ領域）が形成されている。
　【００９４】
　トランジスタの特性に影響を与えるのは、実際には、体積あたりの不純物濃度であるが、ここでは、製造プロセスの条件として、面積あたりの不純物ドーピング量をＬＤＤ領域の特徴としている。トランジスタの通常の製造プロセスでは、注入された不純物のほとんどが活性層に入るように設定されているので、面積あたりの不純物ドーピング量を活性層の膜厚で除した値が体積あたりの不純物濃度となる。ソース領域ＴＳおよびドレイン領域ＴＤにおける面積あたりの不純物ドーピング量は、１×１０１５〜５×１０１５／ｃｍ２であるのに対し、この領域ＬＤＤにおける面積あたりの不純物ドーピング量は、好ましくは１×１０１２〜１×１０１４／ｃｍ２であり、さらに好ましくは５×１０１２〜５×１０１３／ｃｍ２である。
　【００９５】
　前述のように、ソース／ドレイン間の電界を緩和することにより、素子耐圧を向上できることが知られている。この電界の緩和を実現する方法の１つとして、ＬＤＤ構造（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ構造）がある。これは、トランジスタの接合領域（ソース／ドレイン間のｐｎ接合領域）を、面積あたりの不純物ドーピング量の低いＬＤＤ領域とし、この領域における空乏層幅を拡げることによって、上記の電界を緩和する構造である。
　【００９６】
　図５（ｄ）に示したトランジスタの接合領域は、セルフアライン注入によって作成することができる。このトランジスタにおける接合領域の面積あたりの不純物ドーピング量とソース／ドレイン間の電界の緩和との相関関係は、トランジスタの作成方法（特に接合領域）によって異なるが、上記のセルフアライン注入によって作成された接合領域を有するトランジスタの場合、チャネル長５μｍのＬＤＤ構造でないトランジスタでは、素子耐圧は５〜７Ｖ前後である。これに対し、２×１０１３／ｃｍ２程度、すなわち、面積あたりの不純物ドーピング量が５×１０１２〜５×１０１３／ｃｍ２であるＬＤＤ領域をもつトランジスタでは、チャネル長５μｍで、１５Ｖ以上の素子耐圧を確保することができる。
　【００９７】
　このトランジスタにおけるＬＤＤ領域の面積あたりの不純物ドーピング量は、この領域の抵抗がチャネルのオン抵抗と同程度となるように決定される。この領域の面積あたりの不純物ドーピング量が１×１０１４／ｃｍ２より大きいと、この領域の抵抗値が小さくなり過ぎて、印加電圧のほとんどがトランジスタのチャネル領域にかかる。従って、ソース／ドレイン間の電界を緩和できなくなる。また、この領域の面積あたりの不純物ドーピング量が１×１０１２／ｃｍ２以下であると、トランジスタの信頼性は向上するが、この領域の抵抗値が大きくなり過ぎて、トランジスタの駆動能力を大きく低下させることになる。従って、図５（ｄ）に示したトランジスタにおける領域ＬＤＤの面積あたりの不純物ドーピング量は、信号線駆動回路ＧＤ・ＳＤに用いる場合には、好ましくは１×１０１２〜１×１０１４／ｃｍ２であり、さらに好ましくは５×１０１２〜５×１０１３／ｃｍ２である。
　【００９８】
　上記のセルフアライン注入によるトランジスタのＬＤＤ領域の形成においては、活性層の膜質、ゲート絶縁膜と活性層との界面状態、ＬＤＤ領域の幅、注入不純物の種類、注入エネルギーおよび注入不純物の活性化条件等により、ＬＤＤ領域の面積あたりの不純物ドーピング量と素子耐圧との相関関係は異なるが、面積あたりの不純物ドーピング量が上記の範囲であれば、好ましい素子耐圧が得られる。
　【００９９】
　例えば、図１における走査信号線駆動回路ＧＤの構成において、走査回路ＳＲＧｊ及び論理回路ＬＯＧｊに用いるトランジスタとして、シングルドレイン構造（ＬＤＤ領域を有さない構造）の図５（ａ）に示したトランジスタを用い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬＳ１ｊ・ＬＳ２ｊおよびバッファＢＵＦｊに用いるトランジスタとして、面積あたりの不純物ドーピング量が２×１０１３／ｃｍ２のＬＤＤ領域を有する図５（ｄ）に示したトランジスタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。このような構成により、高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現することが可能となる。
　【０１００】
　また、図５（ｅ）で示すトランジスタは、オフセット構造と称されるトランジスタであり、上記チャネル領域ＣＮＬとソース領域ＴＳおよびドレイン領域ＴＤとの間に、参照符ＯＦＦで示す不純物がドーピングされていない領域（オフセット領域）を有している。さらにまた、図５（ｆ）で示すトランジスタは、マルチゲート構造と称されるトランジスタであり、参照符ＣＮＬ１，ＣＮＬ２で示すように複数のチャネルが直列に接続されて構成されている。
　【０１０１】
　このような図５（ｄ）〜図５（ｆ）で示すような構造のトランジスタは、いずれも同一チャネル長、かつ同一ゲート膜厚では、上記図５（ａ）の構造を有するトランジスタよりもソース−ドレイン間の耐圧を大きくすることができる。したがって、このような構造に形成することによってもまた、トランジスタの耐圧を高くすることができる。また、上記図５（ｂ）およびこれら図５（ｄ）〜図５（ｆ）で示す構造は、特に、図５（ａ）で示す構造と同一工程で形成することができるので、非常に有効である。さらに、これら図５（ｄ）〜図５（ｆ）で示す構造のトランジスタに、図５（ｂ）または図５（ｃ）で示す構造の少なくともいずれか一方を適用することによって、さらに耐圧を高めることができる。こうして、信号線駆動回路ＧＤ，ＳＤ内の各トランジスタには、所望とする耐圧を得ることができ、信頼性を向上することができる。
　【０１０２】
　なお、上記走査回路ＳＲＧｊ，ＳＲＳｉは、たとえば図６で示すような構成で実現されている。各走査回路ＳＲＧｊ，ＳＲＳｉは、ＣＭＯＳ構造の２つのクロックトインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ３とを備えて構成されている。インバータＩＮＶ１の入力端には、上記スタートパルスＳＰＧ，ＳＰＳまたは前段の走査回路の出力が入力される。この図６において、参照符ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳが入力され、参照符／ＣＫで示すクロック入力端子には、上記クロック信号ＣＫＧ，ＣＫＳを反転して得られたクロック信号が入力される。
　【０１０３】
　インバータＩＮＶ１の出力は、インバータＩＮＶ３で反転されて、論理回路ＬＯＧｊ，ＬＯＳｉへ出力されるとともに、次段の走査回路へ出力される。また、この出力は、インバータＩＮＶ２によって上記インバータＩＮＶ３の入力側に帰還されている。こうして、各走査回路ＳＲＧｊ，ＳＲＳｉは、クロック信号ＣＫＧ，ＣＫＳに応答して、順次的に上記スタートパルスＳＰＧ，ＳＰＳを、該クロック信号ＣＫＧ，ＣＫＳの１周期の期間だけ保持してゆくことができる。
　【０１０４】
　また、上述のように構成される信号線駆動回路ＧＤ，ＳＤによって駆動される画素ＰＩＸは、たとえば図７で示すように構成されている。図７は、各画素ＰＩＸにおける電気的構成を模式的に示す電気回路図である。各画素ＰＩＸは、大略的に、上記スイッチング素子であり、走査信号線ＧＬｊがハイレベルとなったときに選択されて上記データ信号線ＳＬｉの信号レベルを取込む電界効果トランジスタＳＷと、この電界効果トランジスタＳＷで取込まれた信号レベルが一方の電極に印加される画素容量とを備えて構成されている。上記画素容量は、液晶容量ＣＬと、必要によって付加される補助容量ＣＳとによって構成されている。
　【０１０５】
　上記走査信号線ＧＬｊがハイレベルとなると、電界効果トランジスタＳＷのドレイン−ソース間が導通して、データ信号線ＳＬｉと液晶容量ＣＬおよび補助容量ＣＳの一方の電極とが接続される。液晶容量ＣＬの他方の電極は、全画素に共通の対向電極ＶＰに接続されている。また、補助容量ＣＳの他方の電極は、この図７で示す、いわゆるＣＳオンコモン構造の場合には、上記液晶容量ＣＬと同様に、対向電極ＶＰに接続される。こうして、上記データ信号線ＳＬｉから取込まれ、液晶容量ＣＬに印加される電圧によって、液晶の透過率または反射率が変調され、画像表示を行うことができる。
　【０１０６】
　この図７で示すＣＳオンコモン構造は、走査信号線ＧＬｊの容量を小さくでき、走査信号線駆動回路ＧＤの負担が軽くなり、比較的大面積の画素アレイに好適に実施される。
　【０１０７】
　以上のように、本発明に従う走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤは、クロック信号ＣＫＧ，ＣＫＳ等を発生する制御回路２や画像信号処理回路などの外部回路からの入力信号レベルが、該信号線駆動回路ＧＤ，ＳＤの正常に動作する範囲であれば、如何なる電圧レベルであっても、各画素ＰＩＸへは、それらの電界効果トランジスタＳＷの素子構造および画像信号レベルに対応した最適な駆動信号レベルとなるように、レベルシフタＬＳ１ｊ，ＬＳ２ｊ；ＬＳ３ｉで変換して与える。したがって、上記外部回路にさらにインタフェイス回路等を付加する必要がなくなり、構成の簡略化および低消費電力化を図ることができるとともに、画素ＰＩＸを最適な駆動信号レベルで駆動して、高い表示品位を得ることができる。
　【０１０８】
　また、レベルシフタＬＳ１ｊ，ＬＳ２ｊ；ＬＳ３ｉならびにその後段のバッファＢＵＦｊおよびサンプリング回路ＳＭＰｉと、該レベルシフタＬＳ１ｊ，ＬＳ２ｊ；ＬＳ３ｉよりも前段の走査回路ＳＲＧｊ，ＳＲＳｉおよび論理回路ＬＯＧｊ，ＬＯＳｉとの素子構造を相互に異なるように構成するので、使用する電圧に対応した耐圧を得ることができ、高い信頼性を得ることができる。
　【０１０９】
　さらにまた、一般に、データ信号線駆動回路ＳＤの出力段（図３の例ではサンプリング回路ＳＭＰｉ）はＣＭＯＳ構成であるのに対して、画素ＰＩＸの電界効果トランジスタＳＷは片チャネル（図７の例ではＮチャネル）構成である。したがって、高電位レベルの出力時に要求される高電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が高くなる。また、電界効果トランジスタＳＷの方が上記出力段よりも画像データＤＡＴを保持すべき期間が長い（電界効果トランジスタＳＷは１フィールド、データ信号線駆動回路ＳＤの出力段は１水平走査周期）ために、低電圧レベルの保持時に要求される低電位側電圧は、データ信号線駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が低くなる。
　【０１１０】
　したがって、本発明
は、
ので
　【０１１１】
　たとえば、図１および図４で示す走査信号線駆動回路ＧＤの場合には、レベルシフタＬＳ２ｊにおけるシフト量は−８Ｖであるのに対して、該走査信号線駆動回路ＧＤの一方の駆動電圧、たとえば高電位側の５Ｖを固定した場合には、上記レベルシフタＬＳ２ｊのシフト量は、−１３Ｖとする必要がある。このようにレベルシフタＬＳ１ｊ，ＬＳ２ｊ；ＬＳ３ｉでのシフト量が大きくなると、動作が不安定になったり、信号遅延が増大する恐れがあるのに対して、本発明の走査信号線駆動回路ＧＤ，ＳＤのように、データ信号線駆動回路ＳＤの一方の電位を固定することによって、そのような不具合も解消することができる。
　【０１１２】
　本発明の実施の他の形態について、図８〜図１０に基づいて説明すれば以下のとおりである。
　【０１１３】
　図８は、本発明の実施の他の形態の液晶表示装置１１の概略的構成を示す正面図である。この液晶表示装置１１では、上記信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹとともに共通の基板１２上に一体で形成されている。上記図１１で示す液晶表示装置１では、上記画素ＰＩＸの電界効果トランジスタＳＷは非晶質シリコンから成り、信号線駆動回路ＧＤ，ＳＤは、画素アレイＡＲＹに外付けの集積回路で構成されている。
　【０１１４】
　これに対して、近年の大画面化に伴う上記電界効果トランジスタＳＷの駆動力向上や、該信号線駆動回路ＧＤ，ＳＤの実装コストの低減、さらには実装に対する信頼性等の要求から、石英基板上に多結晶シリコン薄膜を用いて、モノリシックに上記画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを形成する技術が報告されている。さらに、より大画面化および低コスト化を目指して、ガラス基板を用い、そのガラスの歪点である約６００℃以下のプロセス温度で、電界効果トランジスタＳＷを多結晶シリコン薄膜で形成することも試みられている。したがって、この液晶表示装置１１は、このようにガラスから成る基板１２上に画素アレイＡＲＹと信号線駆動回路ＧＤ，ＳＤとを一体で形成し、この基板１２に上記制御回路２および電源電圧発生回路１３を接続している。
　【０１１５】
　上記電源電圧発生回路１３は、上記データ信号線駆動回路ＳＤへは、端子ＶＳＨからハイレベルの電圧５Ｖを出力し、端子ＶＳＬからローレベルの電圧−５Ｖを出力する。基板１２には、端子ＣＯＭからの０Ｖの共通電圧が与えられるとともに、端子ＶＰから、上記対向電極ＶＰの電圧０Ｖ／５Ｖが与えられる。
　【０１１６】
　これに対して、走査信号線駆動回路ＧＤへは、端子ＶＧＨからハイレベルの電圧１０Ｖを出力し、また端子ＶＧＬからはローレベルの電圧、上記−８Ｖまたは−３Ｖを出力する。これは、対向電極ＶＰの電圧レベルを上記０Ｖ／５Ｖと変化させて交流駆動を行うことに対応するためであり、走査信号線ＧＬｊの高電位側の電圧レベルは１０Ｖのままであるけれども、低電位側の電圧レベルを、上記対向電極ＶＰの電圧レベルが０Ｖであるときには−８Ｖとし、対向電極ＶＰの電圧レベルが５Ｖのときには−３Ｖとするためである。もちろん、この他に、走査回路ＳＲＧｊ，ＳＲＳｉおよび論理回路ＬＯＧｊ，ＬＯＳｉなどを駆動するための電源（０Ｖ／５Ｖ）が、信号線駆動回路ＧＤ，ＳＤに供給される。
　【０１１７】
　この液晶表示装置１１における画素ＰＩＸの構成は、たとえば図９で示されている。各画素ＰＩＸは、大略的に、電界効果トランジスタＳＷと、液晶容量ＣＬおよび補助容量ＣＳから成る画素容量とから構成されている。電界効果トランジスタＳＷのゲートは上記走査信号線ＧＬｊに接続され、ドレインはデータ信号線ＳＬｉに接続され、ソースは上記液晶容量ＣＬおよび補助容量ＣＳの一方の電極に接続されている。液晶容量ＣＬの他方の電極である対向電極ＶＰには、上記電源電圧発生回路１３から、駆動電圧５Ｖ／０Ｖが印加される。また、補助容量ＣＳの他方の電極は、隣接する走査信号線ＧＬｊ−１に接続されている。
　【０１１８】
　このように構成される、いわゆるＣＳオンゲート構造の画素ＰＩＸでは、対向電極ＶＰの交流駆動に併せて、補助容量ＣＳの他方の電極である走査信号線ＧＬｊも、同周期、かつ同振幅で交流駆動する必要がある。このため、走査信号線駆動回路ＧＤのオフレベルに相当する電圧、この図９の例では電界効果トランジスタＳＷがＮＭＯＳ構成であるので、低電位側の駆動電圧を、上記周期で変動させる必要がある。
　【０１１９】
　たとえば、交流周期が２フィールド期間であるときには、奇数フィールドは偶数フィールドよりも低電位側の駆動信号レベルが低くされ、また交流周期が２水平走査期間の場合には、奇数ラインは偶数ラインよりも低電位側の駆動信号レベルが低くされる。このように、低電位側の駆動信号レベルを変化させるためには、上述のように電源電圧発生回路１３からレベルシフタＬＳ２ｊに入力される電源電圧を変化させることによって、該レベルシフタＬＳ２ｊでのシフト量を変化するようにしてもよい。
　【０１２０】
　このように対向電極ＶＰを交流駆動することによって、データ信号線ＳＬｉに出力すべき画像データＤＡＴの振幅を小さくし、データ信号線駆動回路ＳＤの消費電力を低減することもできる。
　【０１２１】
　図１０は、上述のような液晶表示装置１１の動作を説明するための波形図である。この液晶表示装置１１の電源電圧発生回路１３は、たとえば奇数フィールドと偶数フィールドとで、端子ＶＧＬから電源ラインＰＬ３への出力電圧を、前述のように−８Ｖと−３Ｖとに切換えを行う。したがって、−８Ｖとする奇数フィールドでは前述の図２と同様の動作となり、これに対して−３Ｖとする偶数フィールドでは、この図１０で示すようになる。図１０（ａ）〜図１０（ｇ）は、それぞれ前述の図２（ａ）〜図２（ｇ）に対応している。偶数フィールドでは、対向電極の電圧ＶＰが５Ｖとなるのに対応して、レベルシフタＬＳ２ｊからの出力電圧の低電位側は−３Ｖとなり、これによって走査信号線ＧＬｊの駆動電圧は、−３Ｖ／１０Ｖとなる。
　【０１２２】
　このようにして、図９で示すように補助容量ＣＳの他方の端子を隣接する走査信号線ＧＬｊ−１に接続することによって共通電極の引回しを少なくし、開口率を高くすることができるＣＳオンゲート構造の画素ＰＩＸを交流駆動するにあたって、電界効果トランジスタＳＷのオフ時のレベルを適応させることができ、高い品位の表示を行うことができる。
　【０１２３】
　なお、本発明は、液晶表示装置１，１１に限らず、走査信号線ＧＬｊとデータ信号線ＳＬｉとで区分されたマトリクス配列された領域に画素ＰＩＸが形成され、かつその画素ＰＩＸ内にスイッチング素子を備えて構成されるマトリクス型の表示装置に好適に実施することができる。また、上述の駆動電圧および駆動信号レベルは、一例であり、素子構造および画像データＤＡＴの振幅レベルに対応して、適切な値に選ばれることは言うまでもない。
　【０１２４】
　また、上記実施の形態１および２では、走査信号線駆動回路ＧＤが第１および第２のレベルシフタである、レベルシフタＬＳ１ｊ・ＬＳ２ｊを備え、データ信号線駆動回路ＳＤが第３のレベルシフタであるＬＳ３ｉを備えている構成となっているが、これに限るものではない。本発明は、データ信号線駆動回路ＳＤが、レベルシフタＬＳ１・ＬＳ２を備え、走査信号線駆動回路ＧＤがレベルシフタＬＳ３を備える構成でもよい。すなわち、データ信号線駆動回路ＳＤが、ＬＳ３ｉに代えてレベルシフタＬＳ１ｉ・ＬＳ２ｉを備え、走査信号線駆動回路ＧＤが、ＬＳ１ｊ・ＬＳ２ｊに代えてＬＳ３ｊを備えている構成でもよい。また、データ信号線駆動回路ＳＤが、ＬＳ３ｉに代えてレベルシフタＬＳ１ｉ・ＬＳ２ｉを備え、これら信号線駆動回路ＧＤ・ＳＤのそれぞれがレベルシフタＬＳ１・ＬＳ２を備えている構成でもよい。ただし、これらのように、データ信号線駆動回路ＳＤがレベルシフタＬＳ１ｉ・ＬＳ２ｉを備える構成とする場合には、データ信号線駆動回路ＳＤと走査信号線駆動回路ＧＤとの駆動信号レベルの違いを考慮しなければならない。すなわち、データ信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ１ｉ・ＬＳ２ｉによる信号レベルのシフトの量を調整することが必要である。同様に、走査信号線駆動回路ＧＤがレベルシフタＬＳ３ｊを備える構成とする場合にも、走査信号線を駆動するための最適な駆動信号レベルが得られるように、レベルシフタＬＳ３ｊによる信号レベルのシフトの量を調整することが必要である。
　【０１２５】
　また、本発明のマトリクス型画像表示装置は、走査信号線駆動回路ＧＤは、上記２段のレベルシフタＬＳ１ｊ・ＬＳ２ｊを備えて入力信号レベルの高電位側および低電位側の両方の電圧レベルをシフトし、データ信号線駆動回路ＳＤは、入力信号レベルの高電位側または低電位側のいずれか一方の電圧レベルをシフトするレベルシフタＬＳ３ｉを有する構成でもよい。この構成においても、上記した液晶表示装置１，１１に好適に応用することができる。
　【０１２６】
　また、本発明のマトリクス型画像表示装置は、画素ＰＩＸは、走査信号によって選択されると、スイッチング素子ＳＷが画像データを取り込んで画素容量の一方の電極に与え、この画素容量を構成する補助容量ＣＳの他方の電極は隣接する走査信号線ＧＬｊに接続され、この画素容量の一方の電極と他方の対向電極との間に電圧を印加することによって表示媒体を駆動して画像表示を行い、上記対向電極は、その電圧レベルが予め定める周期で交流駆動され、走査信号線駆動回路ＧＤは、２段のレベルシフタＬＳ１ｊ・ＬＳ２ｊを備え、いずれかのレベルシフタの電圧シフト量が上記周期毎に変化する構成としてもよい。
　【０１２７】
　【発明の効果】
　請求項１の発明に係るマトリクス型画像表示装置は、以上のように、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
　【０１２８】
　それゆえ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動電圧を得ることができ、表示品位を向上することができる。
　【０１２９】
　さらに、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
　【０１３０】
　また、請求項２の発明に係るマトリクス型画像表示装置は、以上のように、
請求項１の構成において、上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルが相互に等しい構成である。
　【０１３１】
　それゆえ、上記外部回路の出力電圧ならびに走査信号線駆動回路およびデータ信号線駆動回路の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【０１３２】
　さらにまた、請求項３の発明に係るマトリクス型画像表示装置では、以上のように、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造である。
　【０１３３】
　それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。
　【０１３４】
　さらに、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする
ので
　【０１３５】
　また、請求項４の発明に係るマトリクス型画像表示装置では、以上のように、
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記出力段に設けられる該レベルシフト回路を構成するトランジスタは、その前段側の回路を構成するトランジスタと素子構造が相互に異なり、高耐圧であり、
　該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、不純物濃度の低い領域を有する構造であって、該レベルシフト回路を構成するトランジスタは、チャネル領域とソース領域およびドレイン領域との間に、面積あたりの不純物ドーピング量が１×１０１２〜１×１０１４／ｃｍ２である領域を有する構造である
。
　【０１３６】
　それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、このように、レベルシフト回路の耐圧を高くすれば、レベルシフト回路と、その後段側の回路とに、ともに高い信頼性を得ることができる。
　【０１３７】
　また、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【０１３８】
　さらに、データ信号線駆動回路におけるシフトさせない他方の電圧レベルを基準とする
ので
　【０１３９】
　また、請求項５の発明に係るマトリクス型画像表示装置では、以上のように、
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成される
。
　【０１４０】
　それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。
　【０１４１】
　また、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
　【０１４２】
　また、請求項６の発明に係るマトリクス型画像表示装置では、以上のように、
上記走査信号線駆動回路と上記データ信号線駆動回路との入力信号レベルは相互に等しいとともに、
　
上記走査信号線駆動回路の高電位側の電圧レベルは、上記データ信号線駆動回路の高電位側の電圧レベルより高く、
　
上記走査信号線駆動回路の低電位側の電圧レベルは、上記データ信号線駆動回路の低電位側の電圧レベルより低く、
　
上記データ信号線駆動回路は、該データ信号線駆動回路の高電位側の電圧レベルを固定して、該データ信号線駆動回路の低電位側の電圧レベルをシフトするレベルシフト回路を備える一方、
　
上記走査信号線駆動回路は、走査信号線への出力段に、相互に直列に接続され、上記走査信号線駆動回路の高電位側および低電位側の両方の電圧レベルをシフトする２段のレベルシフト回路を備え、
　上記走査信号線駆動回路またはデータ信号線駆動回路の少なくともいずれか一方を構成するトランジスタは、上記画素を構成するトランジスタとともに、多結晶シリコン薄膜でモノリシックに形成される
。
　【０１４３】
　それゆえ、出力信号の電圧レベルを低電位側および高電位側ともに最適なレベルにシフトすることができ、上記外部回路の負担を軽くして、構成の簡略化および低消費電力化を図ることができるとともに、駆動回路構成や表示媒体などに適応した最適な駆動信号レベルを得ることができ、表示品位を向上することができる。さらに、画素と駆動回路とを同一のプロセスで形成することができ、製造コストを低減することができる。
　【０１４４】
　また、各画素に形成されるスイッチング素子を開閉駆動する走査信号線駆動回路と、上記スイッチング素子に画像データを入力するデータ信号線駆動回路との駆動信号レベルは、それぞれ最適化されて相互に異なっており、これに対して、これらのデータ信号線駆動回路および走査信号線駆動回路への入力信号、たとえばクロック信号やスタートパルスなどは、相互にそのレベルが揃えられている。
　【０１４５】
　したがって、上記外部回路の出力電圧ならびに走査信号線およびデータ信号線の駆動信号レベルを最適化しても、上記外部回路の出力側に、それらの出力電圧とデータ信号線駆動回路および走査信号線駆動回路の入力電圧とを整合させるためのレベル変換回路などを付加する必要がなくなり、上記外部回路の負担を軽減することができる。
　【０１４６】
　さらに、レベルシフト回路における最大シフト量を小さくすることができ、回路への負担を小さくすることができる。
【図面の簡単な説明】
　【図１】
　本発明の実施の一形態の走査信号線駆動回路の電気的構成を示すブロック図である。
　【図２】
　図１で示す走査信号線駆動回路の動作を説明するための波形図である。
　【図３】
　本発明の実施の一形態のデータ信号線駆動回路の電気的構成を示すブロック図である。
　【図４】
　図１で示す走査信号線駆動回路におけるレベルシフタの具体的構成を示す電気回路図である。
　【図５】
　図４で示すようなレベルシフタを実現するための素子構造を、模式化して示す断面図である。
　【図６】
　図１で示す走査信号線駆動回路および図３で示すデータ信号線駆動回路における走査回路の一構成例を示す電気回路図である。
　【図７】
　本発明の実施の一形態の液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
　【図８】
　本発明の実施の他の形態の液晶表示装置の概略的構成を示す正面図である。
　【図９】
　図８で示す液晶表示装置における画素の電気的構成を模式的に示す電気回路図である。
　【図１０】
　図８で示す液晶表示装置における走査信号線駆動回路の動作を説明するための波形図である。
　【図１１】
　一般的な液晶表示装置の概略的構成を示す正面図である。
　【図１２】
　典型的な従来技術の液晶表示装置におけるデータ信号線駆動回路の電気的構成を示すブロック図である。
　【図１３】
　典型的な従来技術の液晶表示装置における走査信号線駆動回路の電気的構成を示すブロック図である。
　【符号の説明】
　１　液晶表示装置（マトリクス型画像表示装置）
　２　制御回路
　１１　液晶表示装置（マトリクス型画像表示装置）
　１２　基板
　１３　電源電圧発生回路
　ＡＲＹ　画素アレイ
　ＢＵＦｊ　バッファ
　ＣＬ　液晶容量
　ＣＳ　補助容量
　ＧＤ　走査信号線駆動回路
　ＧＬｊ　走査信号線
　ＬＳ１ｊ　レベルシフタ（レベルシフト回路）
　ＬＳ２ｊ　レベルシフタ（レベルシフト回路）
　ＬＳ３ｉ　レベルシフタ（レベルシフト回路）
　ＳＤ　データ信号線駆動回路
　ＳＬｉ　データ信号線
　ＳＭＰｉ　サンプリング回路
　ＳＲＧｊ　走査回路
　ＳＲＳｉ　走査回路
　ＳＷ　電界効果トランジスタ