(57)【特許請求の範囲】
【請求項１】
電子走行層を構成する第１の窒化物半導体層（３、３０、３１）と、
該第１の窒化物半導体層の上に積層され、該第１の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで前記第１の窒化物半導体層の表面と共にリセス部（５）を構成する第２の窒化物半導体層（４、４ａ、４ｂ）と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）にて構成されるゲート構造部と、
前記第２の窒化物半導体層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面における前記第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記第１の窒化物半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記第２の窒化物半導体層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成された選択エピタキシャル成長部であり、
前記第１の窒化物半導体層のうち前記第２の窒化物半導体層が積層されている部分と前記リセス部の底部に位置している部分とが同一平面とされ、
前記第１の窒化物半導体層と前記第２の窒化物半導体層との間に、ＡｌＮ層（２０）が形成されており、該ＡｌＮ層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成された選択エピタキシャル成長部であり、
前記第１の窒化物半導体層は、不純物がドープされていない第１アンドープ層（３）と、該第１アンドープ層の上に積層されたｐ型層（３０）とを有していることを特徴とする半導体装置。
【請求項２】
前記第１の窒化物半導体層は、前記ｐ型層と前記第２の窒化物半導体層との間に、前記第１アンドープ層の構成材料で形成された不純物がドープされていない第２アンドープ層（３１）を有し、該第２アンドープ層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成された選択エピタキシャル成長部であり、
前記第１の窒化物半導体層のうちの前記第２の窒化物半導体層が積層されている部分と前記リセス部の底部に位置している部分とが同一平面とされているのは、該第１の窒化物半導体層のうちの前記ｐ型層の表面であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
電子走行層を構成する第１の窒化物半導体層（３、３０、３１）と、
該第１の窒化物半導体層の上に積層され、該第１の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで前記第１の窒化物半導体層の表面と共にリセス部（５）を構成する第２の窒化物半導体層（４、４ａ、４ｂ）と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）にて構成されるゲート構造部と、
前記第２の窒化物半導体層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面における前記第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記第１の窒化物半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備えた半導体装置の製造方法であって、
前記第１の窒化物半導体層の上における前記リセス部の形成予定位置にマスク（１０）を配置したのち、前記マスクで前記第１の窒化物半導体層の表面を覆った状態で前記リセス部の両側に前記第２の窒化物半導体層を選択エピタキシャル成長させる工程と、
前記マスクを除去したのち、前記リセス部内に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を含み、
前記第２の窒化物半導体層を選択エピタキシャル成長させる工程の前に、前記マスクで前記第１の窒化物半導体層の表面を覆った状態で前記リセス部の両側にＡｌＮ層（２０）を選択エピタキシャル成長させる工程を含み、
さらに、前記第１の窒化物半導体層として、不純物がドープされていない第１アンドープ層（３）を形成する工程と、前記第１アンドープ層の上にｐ型層（３０）を積層する工程とを有し、
前記第２の窒化物半導体層を選択エピタキシャル成長させる工程では、前記ｐ型層よりも上に、前記第２の窒化物半導体層を選択エピタキシャル成長させることを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の窒化物半導体層を選択エピタキシャル成長させる工程の前に、前記第１の窒化物半導体層の一部として、前記マスクで前記第１の窒化物半導体層のうちの前記ｐ型層の表面を覆った状態で前記リセス部の両側に、前記第１アンドープ層の構成材料で形成された不純物がドープされていない第２アンドープ層（３１）を選択エピタキシャル成長させる工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）などの窒化物半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＧａＮにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、ノーマリオフ型ＭＯＳデバイスが提案されている。このＭＯＳデバイスは、不純物がドープされていないアンドープＧａＮ（以下、ｕ−ＧａＮという）層の上にＡｌＧａＮ層を配置し、ＡｌＧａＮ層の表面からｕ−ＧａＮ層に達するリセス部にゲート絶縁膜やゲート電極を備えた構成とされている。リセス部については、ＡｌＧａＮ層の表面にレジストを配置したのち、これをマスクとしたエッチングを行うことによって形成しているが、窒化物半導体が科学的に安定でウェットエッチングではエッチングできないことから、ドライエッチングによって形成している。例えば、Ｃｌ2系ガス（ＢＣｌ3、Ｃｌ2、ＳｉＣｌ4等）を用いたドライエッチングによってリセスエッチングを行っている。
【０００３】
しかしながら、リセスエッチング時にリセス部の底部に物理的ダメージが入り、ＭＯＳデバイスのしきい値電圧（Ｖｔ）がマイナスシフトすることが課題として発生する。これが原因となって、しきい値電圧を設計値通りとしたデバイス作成が行えなくなるし、ドライエッチングによるダメージの面内バラツキにより、しきい値電圧のバラツキが増長されるという問題も発生させる。
【０００４】
このような問題に対処するために、リセスエッチング後に熱処理を行ったり、特許文献１に示されるように、リセス部の形成後に、再度エピタキシャル成長を行うことで、ダメージ除去を行う技術が提案されている。これにより、しきい値電圧のマイナスシフトを抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０１１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、リセスエッチング後に熱処理を行ってもダメージ除去を完全に行うことはできないし、再度エピタキシャル成長を行っても、ダメージのある下地上にエピタキシャル成長が為されることから、ダメージが引き継がれてしまう。このため、しきい値電圧のマイナスシフトの抑制が不十分となる。ＧａＮなどのワイドバンドギャップ半導体では、バンドギャップ内に無数に形成される欠陥やトラップ準位を無くす手法やエッチング前のダメージの無いエピタキシャル層の状態に戻す手法は未だ確立されていない。
【０００７】
本発明は上記点に鑑みて、ノーマリーオフＭＯＳデバイスを有する窒化物半導体を用いた半導体装置において、しきい値電圧のマイナスシフトを抑制することができる構造およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１または２に記載の発明では、電子走行層を構成する第１の窒化物半導体層（３、３０、３１）と、第１の窒化物半導体層の上に積層され、該第１の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで第１の窒化物半導体層の表面と共にリセス部（５）を構成する第２の窒化物半導体層（４、４ａ、４ｂ）と、リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）にて構成されるゲート構造部と、第２の窒化物半導体層上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、第１の窒化物半導体層と第２の窒化物半導体層との界面における第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときにリセス部の底部における第１の窒化物半導体層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスにおいて、リセス部には形成されないようにしつつ、該リセス部の両側に形成された選択エピタキシャル成長部によって第２の窒化物半導体層を形成しており、第１の窒化物半導体層のうち第２の窒化物半導体層が積層されている部分とリセス部の底部に位置している部分とが同一平面とされ、第１の窒化物半導体層と第２の窒化物半導体層との間に、ＡｌＮ層（２０）が形成されており、該ＡｌＮ層は、リセス部には形成されないようにしつつ、該リセス部の両側に形成された選択エピタキシャル成長部であり、第１の窒化物半導体層は、不純物がドープされていない第１アンドープ層（３）と、該第１アンドープ層の上に積層されたｐ型層（３０）とを有していることを特徴としている。
【０００９】
このように、第１の窒化物半導体層の上の第２の窒化物半導体層を選択エピタキシャル成長によって形成し、リセス部をドライエッチングによらずに形成されるようにしている。このため、ゲート構造部が形成されるリセス部の底部における第１の窒化物半導体層の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧（Ｖｔ）のマイナスシフトが生じることを抑制できる。
【００１０】
具体的には、請求項３に記載の発明のように、第１の窒化物半導体層の上におけるリセス部の形成予定位置にマスク（１０）を配置したのち、マスクで第１の窒化物半導体層の表面を覆った状態でリセス部の両側に第２の窒化物半導体層を選択エピタキシャル成長させる工程と、マスクを除去したのち、リセス部内にゲート絶縁膜を介してゲート電極を形成する工程と、を含み、第２の窒化物半導体層を選択エピタキシャル成長させる工程の前に、マスクで第１の窒化物半導体層の表面を覆った状態でリセス部の両側にＡｌＮ層（２０）を選択エピタキシャル成長させる工程を含む製造方法を適用できる。
【００１１】
このような製造方法により、請求項１に記載の発明にかかる半導体装置を製造することができる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかる２ＤＥＧ領域を有する半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示した断面図である。
【図３】本発明の第２実施形態にかかる２ＤＥＧ領域を有する半導体装置の断面図である。
【図４】ＡｌＮ層２０を備えた試料Ａと備えていない試料Ｂそれぞれにおけるシート抵抗、シートキャリア濃度、電子移動度を示した図表である。
【図５】ＡｌＮ層２０を備えた試料Ａと備えていない試料Ｂそれぞれにおける深さ方向（厚み方向）での電子濃度［ｃｍ-3］の変化を示した図である。
【図６】本発明の第３実施形態にかかる２ＤＥＧ領域を有する半導体装置の断面図である。
【図７】本発明の第４実施形態にかかる２ＤＥＧ領域を有する半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、ノーマリオフ型ＭＯＳデバイスとして、２ＤＥＧ領域を備えた構成とされている。
【００１６】
本実施形態の２ＤＥＧ領域は、基板１の表面に、バッファ層２を介してｕ−ＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。ｕ−ＧａＮ層３の表面には、ＡｌＧａＮ層４が離間して２箇所に形成されており、ｕ−ＧａＮ層３とＡｌＧａＮ層４によってヘテロジャンクション構造が構成されている。２ＤＥＧ領域は、これらｕ−ＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のｕ−ＧａＮ層３側に、ピエゾ効果および自発分極効果によって２次元電子ガス（２ＤＥＧ）キャリアが誘起されることで動作する。
【００１７】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にｕ−ＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くｕ−ＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ｕ−ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１８】
バッファ層２の上には、ｕ−ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。
【００１９】
ｕ−ＧａＮ層３は、ワイドバンドギャップ半導体である第１の窒化物半導体材料で形成された電子走行層を構成するものであり、第１の窒化物半導体層に相当するものである。本実施形態では、ｕ−ＧａＮ層３は、不純物をドープしていないアンドープのＧａＮ層とされている。ここでいうアンドープとは、不純物が全く存在していないことを意味しているのではなく、キャリア生成の為に意図的に不純物をドープする程度の濃度とされていないことを意味している。例えばｕ−ＧａＮ層３を形成する際の雰囲気中に存在する不純物原子が入り込んだ場合も、アンドープと言える。
【００２０】
ＡｌＧａＮ層４は、第１の窒化物半導体材料よりもバンドギャップエネルギーの大きな第２の窒化物半導体材料で形成された電子供給部を構成するものであり、第２の窒化物半導体層に相当するものである。本実施形態の場合、ＡｌＧａＮ層４を第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとを有した構成としている。第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとは、所定距離離間して配置されており、これらの間がリセス部（凹部）５とされている。後述するように、ＡｌＧａＮ層４は選択エピタキシャル成長によって形成されたものであり、第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとの間がリセス部５とされているがリセスエッチングにより形成されたものではない。このため、第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとの間に位置するｕ−ＧａＮ層３の表面にはダメージが形成されていない。そして、ｕ−ＧａＮ層３の表面のうち第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂが積層された部分とこれらの間（リセス部５の底部）に位置している部分とが同一平面とされている。
【００２１】
第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとの間をリセス部５として、リセス部５内には、ゲート絶縁膜６を介してゲート電極７が埋め込まれることでゲート構造部が構成されている。具体的には、リセス部５の内壁面に所定膜厚のゲート絶縁膜６が成膜されており、このゲート絶縁膜６の上に更にゲート電極７が形成されることでゲート構造部が構成されている。
【００２２】
ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ2）や酸化アルミニウム膜（Ａｌ2Ｏ3）などによって構成されており、ゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ−半導体などによって構成されている。これらゲート絶縁膜６およびゲート電極７をリセス部５内に形成することでＭＯＳ構造を構成している。
【００２３】
また、ゲート構造部を挟んだ一方に配置された第１ＡｌＧａＮ層４ａの表面にはソース電極８が形成され、他方に配置された第２ＡｌＧａＮ層４ｂの表面にはドレイン電極９が形成されている。そして、ソース電極８が第１ＡｌＧａＮ層４ａに対してオーミック接触させられており、ドレイン電極９が第２ＡｌＧａＮ層４ｂに対してオーミック接触させられている。このような構成により、本実施形態にかかる２ＤＥＧ領域が構成されている。
【００２４】
なお、図示していないが、ゲート電極７やソース電極８およびドレイン電極９の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。また、ここではＭＯＳの１セル分の断面を図示してあるが実際には複数個が並べられた構成とされる。つまり、ＡｌＧａＮ層４が２個１組として複数個が離間して配置されることでそれぞれの間にリセス部５が構成されるようにしてあり、各リセス部５にゲート絶縁膜６およびゲート電極７が備えられた構造とされている。
【００２５】
このように構成されるＭＯＳデバイスの各部の寸法については任意であり、例えば、ソース−ゲート、ゲート−ドレイン間の距離は、目的とするデバイスのオン抵抗および耐圧を鑑みて決定すればよい。
【００２６】
このような構成では、ｕ−ＧａＮ層３の表面部のうちソース電極８やドレイン電極９の下方をオーミック領域３ａ、３ｂ、ソース電極８側のＡｌＧａＮ層４ａの下方をアクセス領域３ｃ、ドレイン電極９側のＡｌＧａＮ層４ｂの下方をドリフト領域３ｄとして２ＤＥＧキャリアを発生させる。そして、ゲート電極８へのゲート電圧の印加に基づいてチャネル領域３ｅが形成されることでスイッチング動作を行う。すなわち、ゲート電極８に対してゲート電圧を印加することで、ゲート電極８の下方におけるＧａＮ層３とゲート絶縁膜７の界面に発生する電子層（チャネル）の密度を制御し、ソース−ドレイン間に電圧を加えることで、ソース−ドレイン間に電流を流すという動作を行う。
【００２７】
そして、ゲート構造部が形成されるリセス部４の底部におけるｕ−ＧａＮ層３の表面にドライエッチングによるダメージが形成されていないことから、しきい値電圧（Ｖｔ）のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。これにより、特性の安定したＭＯＳデバイスとすることが可能となる。
【００２８】
続いて、本実施形態にかかるＭＯＳデバイスの製造方法について、図２を参照して説明する。
【００２９】
〔図２（ａ）に示す工程〕
Ｓｉ（１１１）やＳｉＣおよびサファイヤなどの基板１の表面に、バッファ層２およびｕ−ＧａＮ層３が積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、バッファ層２を形成したのち、この上にｕ−ＧａＮ層３をエピタキシャル成長させる。
【００３０】
〔図２（ｂ）に示す工程〕
ｕ−ＧａＮ層３の表面に選択エピタキシャル成長時に用いるマスク材料としてシリコン酸化膜（ＳｉＯ2）１０を成膜したのち、パターニングしてリセス部４の形成予定位置にのみシリコン酸化膜１０を残す。そして、エピタキシャル成長装置を用いて、シリコン酸化膜１０でリセス部４の形成予定位置をマスクした状態でｕ−ＧａＮ層３の表面にＡｌＧａＮ層４を選択エピタキシャル成長させる。これにより、シリコン酸化膜１０で覆われていないｕ−ＧａＮ層３の表面にＡｌＧａＮ層４が選択的に成長させられる。例えば、エピタキシャル成長温度を８００〜１２００℃とし、ＮＨ3雰囲気として、トリメチルガリウムやトリエチルガリウムなどのＧａ原料、トリメチルアルミニウムやトリエチルアルミニウムなどのＡｌ原料を導入することでエピタキシャル成長を行う。
【００３１】
なお、ここではマスクとしてシリコン酸化膜１０を用いているが、選択エピタキシャル成長時に雰囲気ガスと反応しないマスク材であれば、他の材料であっても構わない。
【００３２】
〔図２（ｃ）に示す工程〕
ＡｌＧａＮ層４を選択エピタキシャル成長させた際に用いたシリコン酸化膜１０を除去する。これにより、リセス部４が構成される。このとき、リセス部４の底部において露出させられたｕ−ＧａＮ層３は、リセス部４をドライエッチングによって形成していないことから、ドライエッチングによるダメージが導入されていない良好なものとなっている。
【００３３】
〔図２（ｄ）に示す工程〕
ゲート絶縁膜６の形成工程を行う。例えば、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）もしくはスパッタ法によって酸化アルミニウム膜などを形成することにより、ゲート絶縁膜６を形成する。そして、リセス形状部３ａ内を含め、ゲート絶縁膜６の表面に不純物をドープしたポリシリコンもしくはＡｌなどの金属材料を順に成膜したのち、図示しないマスクを用いてこれらをパターニングする。これにより、ゲート電極７が形成される。このとき、ＣＶＤ（chemical vapor deposition）などにより、不純物をドープしたポリシリコンにてゲート電極７を形成すれば、活性化アニールを経ることなく低温度でゲート電極７を形成することが可能となる。これにより、ゲート絶縁膜６、ゲート電極７が形成される。
【００３４】
この後の工程については従来と同様であるが、層間絶縁膜形成工程、コンタクトホール形成工程、ソース電極８およびドレイン電極９の形成工程などを経て、図１に示したＭＯＳデバイスを有する半導体装置が完成する。
【００３５】
以上説明したように、本実施形態では、ＧａＮ層３の上のＡｌＧａＮ層４を選択エピタキシャル成長によって形成し、リセス部４をドライエッチングによらずに形成されるようにしている。このため、ゲート構造部が形成されるリセス部４の底部におけるｕ−ＧａＮ層３の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧（Ｖｔ）のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。これにより、特性の安定したＭＯＳデバイスとすることが可能となる。
【００３６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してより良好なヘテロ界面が得られるようにするものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３７】
図３に示すように、本実施形態では、ｕ−ＧａＮ層３とＡｌＧａＮ層４との間に、ＡｌＮ層２０を備えている。ＡｌＮ層２０は、ｕ−ＧａＮ層３の表面に空孔無く形成される厚み以上とされ、かつ、ＡｌＮ層２０の結晶性が悪化する厚み以下に設定されている。例えば、ＡｌＮ層２０の厚みを１〜２ｎｍとすることで、空孔が無く、かつ、結晶性も良好なＡｌＮ層２０とすることができる。
【００３８】
このように、ＡｌＮ層２０を備えることで、ｕ−ＧａＮ層３の上に直接ＡｌＧａＮ層４を形成する場合と比較して、電子濃度を急峻に変化させられるヘテロ界面を得ることが可能となる。したがって、２ＤＥＧの電子移動度が向上されて、２ＤＥＧ特性を良好にすることが可能となる。
【００３９】
具体的に、ＡｌＮ層２０を備えた試料Ａと備えていない試料Ｂを作製し、各試料Ａ、Ｂそれぞれについて、ｕ−ＧａＮ層３の表層部でのシート抵抗［Ω／□］、シートキャリア濃度［ｃｍ-2］、電子移動度［ｃｍ2／Ｖ・ｓ］について調べた。また、各試料Ａ、Ｂそれぞれについて、ＡｌＧａＮ層４の上に直径３ｍｍのショットキー電極を形成し、測定周波数３７０Ｈｚとして深さ方向（厚み方向）での電子濃度［ｃｍ-3］の変化を調べた。それらの結果を図４および図５に示す。
【００４０】
図４に示すように、ＡｌＮ層２０を備えた試料Ａでは、シート抵抗およびシートキャリア濃度が低く、ＡｌＮ層２０を備えていない試料Ｂでは、シート抵抗およびシートキャリア濃度が高くなるという結果となった。また、試料Ａでは電子移動度が１２００［ｃｍ2／Ｖ・ｓ］と高く、試料Ｂでは９０［ｃｍ2／Ｖ・ｓ］と低かった。
【００４１】
また、図５に示すように、ＡｌＮ層２０を備えた試料Ａでは、備えていない試料Ｂと比較して、ｕ−ＧａＮ層３と選択エピタキシャル成長を行ったＡｌＧａＮ層４との間において電子濃度が急峻に変化していた。
【００４２】
これらの結果より、ＡｌＮ層２０を備えることによってｕ−ＧａＮ層３とＡｌＧａＮ層４との間の界面において電子濃度を急峻に変化させられるヘテロ界面を得ることが可能となり、電子移動度を高くできて、良好な２ＤＥＧ特性を得ることが可能になることが判る。
【００４３】
このような構造の半導体装置の製造方法は、基本的には第１実施形態と同様であるが、選択エピタキシャル成長時に、ＡｌＧａＮ層４を形成する前にＡｌＮ層２０を形成する工程を行う必要がある。ＡｌＮ層２０とＡｌＧａＮ層４については、同じエピタキシャル成長装置内において形成することができる。例えばＡｌＮ層２０の成長時には、ＮＨ3雰囲気にＡｌ原料を導入しつつ、Ｇａ原料を導入しないようにし、その後、ＡｌＧａＮ層４の成長時にＧａ原料を導入するようにすれば、ＡｌＮ層２０とＡｌＧａＮ層４を連続して形成することができる。
【００４４】
なお、ここではＡｌＮ層２０の厚みについて、空孔の無いＡｌＮ層２０にできる厚みを１ｎｍ以上、ＡｌＮ層２０の結晶性を良好にできる厚みを２ｎｍ以下とする例を挙げた。しかしながら、各数値は各効果が確実に得られる数値を例示したものであり、ＡｌＮ層２０の厚みを１ｎｍ以下や２ｎｍ以上としても各効果を得ることはできる。
【００４５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してしきい値電圧のマイナスシフトをさらに抑制できるようにするものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構成を適用する場合について説明するが、第２実施形態の構造に対しても適用できる。
【００４６】
図６に示すように、本実施形態では、ｕ−ＧａＮ層３の表面全面にｐ−ＧａＮ層３０を形成することによって、ｕ−ＧａＮ層３およびｐ−ＧａＮ層３０によって第１の窒化物半導体層を構成し、その上にＡｌＧａＮ層４を形成している。ｐ−ＧａＮ層３０は、例えばホール濃度が１×１０18ｃｍ-3以上とされたｐ型窒化物半導体であり、例えば５〜５００ｎｍの厚みとされている。
【００４７】
ｕ−ＧａＮ層３のような窒化物半導体では、選択エピタキシャル成長する際にドナーとなるＳｉが１×１０12ｃｍ-2程度、ｕ−ＧａＮ層３の表層部に付着することが知られている。このＳｉの付着により、しきい値電圧が例えば−２Ｖ以上マイナスシフトするという影響を及ぼすことがある。これを相殺する為に、ｐ−ＧａＮ層３０を形成することで、Ｓｉの付着によってｕ−ＧａＮ層３の表層部がｎ型化することを抑制でき、しきい値電圧をさらにプラスシフトさせることが可能となる。Ｓｉｍ結果によれば、しきい値電圧をさらに２Ｖ程度プラスシフトさせることが可能であった。
【００４８】
このように、ｕ−ＧａＮ層３の上にｐ−ＧａＮ層３０を形成してからＡｌＧａＮ層４を形成することで、更にしきい値電圧のマイナスシフトをより防ぐことが可能となる。
【００４９】
このような構造の半導体装置の製造方法は、基本的には第１実施形態と同様であるが、ｕ−ＧａＮ層３の形成後に、選択エピタキシャル成長の前にｐ−ＧａＮ層３０を形成する工程を行う必要がある。ｕ−ＧａＮ層３とｐ−ＧａＮ層３については、同じエピタキシャル成長装置内において形成することができる。例えばｕ−ＧａＮ層３の成長時には、ＮＨ3雰囲気にＧａ原料を導入しつつ、Ａｌ原料を導入しないようにし、その後、ｐ−ＧａＮ層３０の成長時にマグネシウム（Ｍｇ）などのアクセプタを含む原料を導入する。例えば、アクセプタを含む原料としてビス（シクロペンタジエニル） マグネシウム（ＣＰ2Ｍｇ）を用いることができる。このようにすれば、ｕ−ＧａＮ層３とｐ−ＧａＮ層３０を連続して形成することができる。
【００５０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してｐ−ＧａＮ層３０とＡｌＧａＮ層４との間の構成を変更したものであり、その他については第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００５１】
図７に示すように、本実施形態では、ｐ−ＧａＮ層３０とＡｌＧａＮ層４との間に更にｕ−ＧａＮ層３１を形成しており、ｕ−ＧａＮ層３、ｐ−ＧａＮ層３０およびｕ−ＧａＮ層３１によって第１の窒化物半導体層を構成している。ｕ−ＧａＮ層３１は、ｕ−ＧａＮ層３と同様、不純物がドープされていないアンドープのＧａＮ層で構成されたものである。ｕ−ＧａＮ層３１の厚みは任意であるが、例えば５〜２００ｎｍの厚みとされる。第１の窒化物半導体層のうち、ｕ−ＧａＮ層３１についてはリセス部５を挟んで２個が離間配置されているが、下地となるｐ−ＧａＮ層３０の表面は全面、つまりリセス部５の底面に位置している部分とＡｌＧａＮ層４が積層されている部分が同一平面となっている。
【００５２】
第３実施形態の構造の場合、ｐ−ＧａＮ層３０に２ＤＥＧキャリアが形成されることになる。この場合、アクセプタ材料（Ｍｇなど）の不純物が電子移動度に影響を及ぼし、電子濃度がホールと相殺されるため、２ＤＥＧ特性が劣化し得る。したがって、本実施形態のように、ｕ−ＧａＮ層３１を備えることにより、ｕ−ＧａＮ層３１内に２ＤＥＧギャリアが形成されるようになり、アクセプタ材料の不純物による電子移動度への影響を抑制できる。
【００５３】
なお、本実施形態の構造の場合、ｕ−ＧａＮ層３１にドナーとなるＳｉが付着し得るが、下層に配置したｐ−ＧａＮ層３０に含まれるアクセプタ材料によってその影響が相殺され、しきい値電圧のマイナスシフトを防ぐことが可能となる。また、図中では、ｐ−ＧａＮ層３０の表層部に形成されるチャネル領域とｕ−ＧａＮ層３１の表層部に形成される２ＤＥＧキャリアとの間に段差があるが、実際にはｕ−ＧａＮ層３１の厚みは非常に薄いことから、これらの間はほぼ段差無く繋がることになる。
【００５４】
このような構造の半導体装置の製造方法は、基本的には第３実施形態と同様であるが、ＡｌＧａＮ層４の選択エピタキシャル成長の前にｕ−ＧａＮ層３１の選択エピタキシャル成長を行う必要がある。ｕ−ＧａＮ層３１とＡｌＧａＮ層４については、同じエピタキシャル成長装置内において形成することができる。例えばｕ−ＧａＮ層３１の成長時には、ＮＨ3雰囲気にＧａ原料を導入しつつ、Ａｌ原料を導入しないようにし、その後、ＡｌＧａＮ層４の成長時にＡｌ原料を導入する。このようにすれば、ｕ−ＧａＮ層３１とＡｌＧａＮ層４を連続して形成することができる。
【００５５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５６】
例えば、上記各実施形態では、第１の窒化物半導体層の一例としてｕ−ＧａＮ層３やｐ−ＧａＮ層３０、第２の窒化物半導体層の一例としてＡｌＧａＮ層４０を例に挙げた。しかしながら、これは単なる一例を示したに過ぎず、第１、第２の窒化物半導体層については、第１の窒化物半導体層よりも第２の窒化物半導体層の方がバンドギャップエネルギーが大きな材料で構成されていればよい。例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮなどのいずれか２つの組み合わせ、もしくはこれらのうち同一材料であって混晶比を異ならせたものを第１、第２の窒化物半導体層の構成材料として用いることができる。
【符号の説明】
【００５７】
１          基板
３、３１    ｕ−ＧａＮ層
４          ＡｌＧａＮ層
５          リセス部
６          ゲート絶縁膜
７          ゲート電極
８          ソース電極
９          ドレイン電極
２０        ＡｌＮ層
３０        ｐ−ＧａＮ層
【図１】
0006447231.tif 000002
【図２】
0006447231.tif 000003
【図３】
0006447231.tif 000004
【図４】
0006447231.tif 000005
【図５】
0006447231.tif 000006
【図６】
0006447231.tif 000007
【図７】
0006447231.tif 000008