【事件の表示】
　特許第３３３００６３号「遊技機」の請求項１ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３３００６３号の請求項１ないし４に係る特許を取り消す。
【理　由】
１・手続の経緯
　本件特許第３３３００６３号の発明についての特許出願は、平成９年８月８日に出願されたものであり、平成１４年７月１９日にその特許権の設定登録がなされ、その後、弓桁忠より特許異議の申立てがなされ、平成１６年１月１９日付けで取消理由通知がなされ、その指定期間内である平成１６年３月３０日に訂正請求書が提出されたものである。
２・訂正の適否
（２−１）訂正の内容
ア・訂正事項ａ
　特許請求の範囲の請求項１中の「・・・制御する制御手段と、前記制御手段からの制御信号を取り込んで出力する複数のインタフェース手段と、前記制御手段からのアドレスバス上のアドレス信号にもとづいて、前記複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、前記制御手段と前記複数のインタフェース手段との間に設けられたバッファ手段とを備え、前記バッファ手段は、前記制御手段から・・・」を「・・・制御する遊技制御用マイクロコンピュータを搭載した遊技制御基板を備え、前記遊技制御基板に、前記遊技制御用マイクロコンピュータからの制御信号を取り込んで出力する複数のインタフェース手段と、前記遊技制御用マイクロコンピュータからのアドレスバス上のアドレス信号にもとづいて、前記複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、前記遊技制御用マイクロコンピュータと前記複数のインタフェース手段との間に設けられ、前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段に対する方向にのみデータを通過させるバッファ手段とが搭載され、前記バッファ手段は、前記遊技制御用マイクロコンピュータから・・・」と訂正する。
イ・訂正事項ｂ
　特許請求の範囲の請求項２を削除する（したがって、特許明細書の請求項３，請求項４及び請求項５がそれぞれ請求項２，請求項３及び請求項４に繰り上がる）。
ウ・訂正事項ｃ
　訂正後の特許請求の範囲の請求項２（特許明細書における特許請求の範囲の請求項３）中の「制御手段はＣＰＵであり・・・」を「遊技制御用マイクロコンピュータはＣＰＵを含み・・・」と訂正する。
エ・訂正事項ｄ
　明細書の段落【０００８】（なお、特許明細書の段落【０００８】は、訂正明細書において、段落【０００７】になっている）中の「・・・制御する制御手段と、制御手段からの制御信号を取り込んで出力する複数のインタフェース手段と、制御手段からのアドレスバス上のアドレス信号にもとづいて、複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、制御手段と複数のインタフェース手段との間に設けられたバッファ手段とを備え、バッファ手段が、制御手段から・・・」を「・・・制御する遊技制御用マイクロコンピュータを搭載した遊技制御基板を備え、遊技制御基板に、遊技制御用マイクロコンピュータからの制御信号を取り込んで出力する複数のインタフェース手段と、遊技制御用マイクロコンピュータからのアドレスバス上のアドレス信号にもとづいて、複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、遊技制御用マイクロコンピュータと複数のインタフェース手段との間に設けられ、遊技制御用マイクロコンピュータから複数のインタフェース手段に対する方向にのみデータを通過させるバッファ手段とが搭載され、バッファ手段が、遊技制御用マイクロコンピュータから・・・」と訂正する。
オ・訂正事項ｅ
　明細書の段落【００４９】（なお、特許明細書の段落【００４９】は、訂正明細書において、段落【００４７】になっている）中の「・・・制御する制御手段と制御手段から・・・」を「・・・制御する遊技制御用マイクロコンピュータと遊技制御用マイクロコンピュータから・・・」と訂正する。
（２−２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、「制御手段」が「遊技制御用マイクロコンピュータ」であることを限定し、「当該遊技制御用マイクロコンピュータが遊技制御基板に搭載される」ことを限定し、「複数のインタフェース手段」、「選択信号作成回路」及び「バッファ手段」が前記「遊技制御基板に搭載される」ことを限定し、前記「バッファ手段」が「前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段に対する方向にのみデータを通過させるものである」ことを限定するものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものであり、新規事項の追加に該当しない。
　上記訂正事項ｂは、請求項２を削除するものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものであり、新規事項の追加に該当しない。
　上記訂正事項ｃは、「制御手段」を「遊技制御用マイクロコンピュータ」と訂正したことに基づくものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものであり、新規事項の追加に該当しない。
　上記訂正事項ｄ及びｅは、上記訂正事項ａと整合を図るものであるから、明りょうでない記載の釈明を目的とした明細書の訂正に該当するものであり、新規事項の追加に該当しない。
　そして、上記いずれの訂正事項も実質上特許請求の範囲を拡張し、又は変更するものでもない。
（２−３）むすび
　したがって、上記訂正は、特許法第１２０条の４第２項及び同条第３項において準用する特許法第１２６条第２項から第４項までの規定に適合するので、当該訂正を認める。
３・特許異議申立てについて
（３−１）本件請求項１〜４に係る各発明
　上記（２−３）に記したように、訂正が認められるから、本件請求項１〜４に係る各発明は、上記訂正に係る訂正明細書の特許請求の範囲の請求項１〜４に記載された下記の事項により特定されるとおりのものと認める。
　「【請求項１】遊技球が入賞可能な特定の入賞口と前記特定の入賞口に遊技球が入賞した場合に所定の特別遊技を行う特別遊技装置とが遊技盤に設けられ、前記特別遊技の結果にもとづいて遊技者に遊技価値を付与可能な遊技機において、
　遊技の進行を制御する遊技制御用マイクロコンピュータを搭載した遊技制御基板を備え、
　前記遊技制御基板に、
　前記遊技制御用マイクロコンピュータからの制御信号を取り込んで出力する複数のインタフェース手段と、
　前記遊技制御用マイクロコンピュータからのアドレスバス上のアドレス信号にもとづいて、前記複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、
　前記遊技制御用マイクロコンピュータと前記複数のインタフェース手段との間に設けられ、前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段に対する方向にのみデータを通過させるバッファ手段とが搭載され、
　前記バッファ手段は、前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力し、
　前記選択信号は、前記バッファ手段を介さずに前記インタフェース手段に入力される
　ことを特徴とする遊技機。
　【請求項２】遊技制御用マイクロコンピュータはＣＰＵを含み、インタフェース手段はＩ／Ｏポートであり、バッファ手段はＣＰＵのデータバスに接続される
　請求項１記載の遊技機。
　【請求項３】Ｉ／ＯポートはラッチＩＣである
　請求項２記載の遊技機。
　【請求項４】バッファ手段は単一のバスバッファＩＣで構成される
　請求項１から請求項３のうちのいずれかに記載の遊技機。」
（３−２）上記取消理由において引用された刊行物
　刊行物１：特開平９−８４９３１号公報（平成９年３月３１日公開）
　刊行物２：「トランジスタ技術　ＳＰＥＣＩＡＬ」Ｎo.３、第８７〜９０頁、発行所、ＣＱ出版株式会社
　刊行物３：「トランジスタ技術」１９８４年９月号、第３４２〜３４６頁、発行所、ＣＱ出版株式会社
　刊行物４：「新版ディジタルＩＣの基礎」第１２〜１５，３２，３３頁、著者、白土義男、発行所、東京電機大学出版局、発行日、１９９３年３月１０日、第２版第１刷
　刊行物５：「アドバンストＣ２ＭＯＳ　ＴＣ７４ＡＣシリーズ（増補版）１９８９」目次、第５，４１〜４８，１８１〜１８３，１８７〜１９０，２０３〜２０６頁、株式会社東芝
（３−３）刊行物の記載事項
　刊行物１には、
特に、
（ア）第２３頁右欄第４８〜第２４頁左欄第３行の「遊技領域中の始動口への入賞に基づいて可変表示遊技を行ういわゆる第１種のパチンコ遊技機の可変表示装置・・・や、該可変表示装置による可変表示遊技の結果が大当たり状態になったときにサイクル的に開放される特別遊技を行ういわゆる該１種のパチンコ遊技機の変動入賞装置・・・等も含める」の記載、
（イ）第６頁左欄第２６，２７行の「遊技動作を制御する遊技制御装置６００」の記載、
（ウ）第７頁右欄第３２〜３８行の「図１０には・・・遊技機の遊技盤裏側に設置された遊技制御装置６００の制御回路図の一例を示す・・・同図において、符号６００Ａを付して示すものは制御装置としてのコンピュータシステムを構成する演算制御手段としての中央処理装置（ＣＰＵ）である」の記載、
（エ）第１２頁左欄第１１〜１３行の「・・・遊技制御装置６００としてのマイクロコンピュータ６００Ａ・・・」
（オ）第９頁左欄第１〜６行の「中央処理装置６００Ａに通ずるデータバスに沿って、パチンコ遊技機の各作動部に通ずるバッファゲート６５０，ラッチ回路６５１，６５２およびサウンドジェネレータ６６６等が配設され、これらが中央処理装置（ＣＰＵ）６００Ａによりアドレスデコーダ６０３を介してアドレス選定される」の記載、
（カ）第２９頁【図１０】の記載、
からみて、
「遊技球が入賞可能な始動口と前記始動口に遊技球が入賞した場合に可変表示遊技を行う可変表示装置とが遊技盤１００に設けられ、前記可変表示遊技の結果にもとづいて大当たり状態になる遊技機において、
　遊技動作を制御するマイクロコンピュータからなる遊技制御装置６００と、
　前記遊技制御装置６００からの制御信号を取り込んで出力する複数のラッチ回路６５１，６５２と、
　前記遊技制御装置６００からのアドレスバス上のアドレス信号にもとづいて、前記複数のラッチ回路６５１，６５２のうちのいずれかを選択するためのそれぞれの選択信号ＣＳ３，ＣＳ４を作成するアドレスデコーダ６０３とを備える
　遊技機」（刊行物１に記載された発明Ａ）、
「遊技制御装置６００はＣＰＵ６００Ａを含み、ラッチ回路６５１，６５２はＣＰＵ６００Ａに通ずるデータバスに沿って配設されている刊行物１に記載された発明Ａの遊技機」（刊行物１に記載された発明Ｂ）
　を構成とする発明が記載されているものと認められる。
　刊行物２には、
特に、
第８７頁図１−１及び第８８頁図１−２の記載、
からみて、
「ＰＣ９８０１と、
　該ＰＣ９８０１からの制御信号を取り込んで出力する複数のラッチＬＳ２７３と、
　前記ＰＣ９８０１からのアドレスバス上のアドレス信号にもとづいて、前記複数のラッチＬＳ２７３のうちのいずれかを選択するためのそれぞれの選択信号を作成するアドレスデコーダと、
　前記ＰＣ９８０１と前記複数のラッチＬＳ２７３との間に設けられるバッファ手段とを備え、
　前記バッファ手段は、前記ＰＣ９８０１から前記複数のラッチＬＳ２７３へのデータバス上の制御信号を取り込んで出力し、
　前記選択信号は、前記バッファ手段を介さずに前記ラッチＬＳ２７３に入力される
　パーソナルコンピュータシステム」
を構成とする発明が記載されているものと認められる。
　刊行物３には、
特に、
第３４２頁図１及び中欄第４〜６行の「ラッチ出力、あるいはＩ／Ｏポート出力から負荷までのインターフェースを考えてみたい」の記載、
からみて、
「ホストコンピュータと、
　該ホストコンピュータからの制御信号を取り込んで出力する複数のアウト・ポートデータ・ラッチと、
　該複数のアウト・ポートデータ・ラッチのうちのいずれかを選択するためのそれぞれの選択信号を作成するアウト・ポート用チップ・セレクトと、
　前記ホストコンピュータと前記複数のアウト・ポートデータ・ラッチとの間に設けられるバッファ手段とを備え、
　前記バッファ手段は、前記ホストコンピュータから前記複数のアウト・ポートデータ・ラッチへのデータバス上の制御信号を取り込んで出力し、
　前記選択信号は、前記バッファ手段を介さずに前記アウト・ポートデータ・ラッチに入力される
　マイクロコンピュータシステム」
を構成とする発明が記載されているものと認められる。
　刊行物４には、
第１２頁の「３　ファンアウト」の欄に、
「出力ピンの論理レベルをほかの入力ピンに接続するとき、１本の出力ピンに対して接続できる相手の入力ピン数には制限があり、その最大数をファンアウトという。ＴＴＬのファンアウトは１０が標準で」の記載、
第１４頁の「３　ファンアウト」の欄に、
「Ｃ−ＭＯＳの入力ピンにはほとんど電流が流れないので、１本の出力ピンからその論理レベルを供給できる相手の入力ピン数は、無制限であるかのように思える。しかし実際は、出力ピンがその論理レベルを“１”→“０”、“０”→“１”と変化させるたびに、入力ピンの静電容量を充・放電するので、その過渡的な充・放電電流と、出力ピンの最大流し出し・吸い込み電流との関係から、ファンアウトは５０（標準）程度に制限される」の記載、
第３２頁の「１　バッファゲート」の欄に、
「バッファとは「緩衝」という意味である。これからもわかるように、あるゲートの出力をほかに接続する場合、もっと出力ピンに大きな電流を流したい、ファンアウトを増やしたい、などというとき、その出力ピンと相手の回路との間に緩衝用に入れる目的のゲートがバッファである」の記載、
が認められる。
　刊行物５には、
第４６頁〜第４７頁の「（２）ＣＭＯＳＩＣのインターフェース」の欄に、
「システム内でＣＭＯＳのファンアウトを規制する要因としては、負荷容量の加算効果による伝搬遅延時間の低下と消費電力の増加が考えられます。ＣＭＯＳの入力容量は、１入力あたり５ｐＦ程度存在するために、例えば１０個のファンアウトをとると、それだけで５０ｐＦの負荷容量がつくことになり、さらにプリント基板上の布線容量も一応計算に入れる必要があります。このことは、システム処理速度が回路構成方法以外に、ファンアウトにも左右されることを示しています。ＣＭＯＳＩＣでシステムを構成する場合、これらの点を考慮してファンアウトを検討することを推奨致します」の記載、
第１８１頁〜第１８３頁に、
ＣーＭＯＳＩＣバッファである７４ＡＣ２４４の記載、
第１８７頁〜第１９０頁に、
ＣーＭＯＳＩＣバッファである７４ＡＣ２４５の記載、
が認められる。
（３−４）対比及び判断
（３−４−１）本件請求項１に係る発明について
　本件請求項１に係る発明（前者）と刊行物１に記載された発明Ａ（後者）とを対比すると、
後者の
「始動口」、「可変表示遊技」、「可変表示装置」、「大当たり状態になる」、「遊技動作」、「遊技制御装置６００」、「ラッチ回路６５１，６５２」及び「アドレスデコーダ６０３」
がそれぞれの機能に照らし、それぞれ
前者の
「特定の入賞口」、「特別遊技」、「特別遊技装置」、「遊技者に遊技価値を付与可能な」、「遊技の進行」、「遊技制御用マイクロコンピュータ」、「インタフェース手段」及び「選択信号作成回路」
に相当するものと認められるから、
両者は、
「遊技球が入賞可能な特定の入賞口と前記特定の入賞口に遊技球が入賞した場合に所定の特別遊技を行う特別遊技装置とが遊技盤に設けられ、前記特別遊技の結果にもとづいて遊技者に遊技価値を付与可能な遊技機において、
　遊技の進行を制御する遊技制御用マイクロコンピュータと、
　前記遊技制御用マイクロコンピュータからの制御信号を取り込んで出力する複数のインタフェース手段と、
　前記遊技制御用マイクロコンピュータからのアドレスバス上のアドレス信号にもとづいて、前記複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路とを備える
　遊技機」である、
点において一致し、
ア・前者においては、遊技制御基板が備えられ、該遊技制御基板に、遊技制御用マイクロコンピュータ、複数のインタフェース手段、選択信号作成回路が搭載されている、
のに対し、
後者においては、かかる構成が明らかではない、
イ・前者においては、遊技制御用マイクロコンピュータと複数のインタフェース手段との間に、前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段に対する方向にのみデータを通過させるバッファ手段が設けられ、該バッファ手段が前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力し、選択信号は、前記バッファ手段を介さずに前記インタフェース手段に入力され、前記バッファ手段が遊技制御基板に搭載されている、
のに対し、
後者においては、かかる構成を有していない、
点において相違するものと認められる。
　そこで、相違点ア・についてみるに、
遊技機において、制御回路を基板に搭載することは従来周知の技術にすぎない（必要なら、特開平２−１４２５８０号公報、特開平２−２８０７８５号公報を参照されたい）から、基板に、遊技制御用マイクロコンピュータ、複数のインタフェース手段、選択信号作成回路を搭載することは単なる設計事項にすぎない。
　次に、相違点イ・についてみるに、
前者が遊技制御用マイクロコンピュータと複数のインタフェース手段との間にバッファ手段を設けるのは、訂正明細書に記載されているように、「遊技機の趣向をさらに向上させるため」（段落【０００５】）また「きめ細かく管理を行うため」（段落【０００５】）、「Ｉ／Ｏポートの数が増大」（段落【０００５】）し、「データバス上の信号に伝搬遅延が生」（段落【０００４】）じ、「正しい信号がＩ／Ｏポートに取り込まれなくなる」（段落【０００４】）という「問題を回避するため」（段落【０００６】）と認められるところ、遊技機の分野において、よりその趣向をこらすために制御の数を増やし、その出力の数を増大させることは、当業者が趣向をどこまでこらすかの程度に応じて適宜行うことであり、そのようにしようとすれば、刊行物５にも記載されているような、負荷容量の加算効果により伝搬遅延が生じることは当然に予測される程度のことである。そして、その遅延を回避するためにバッファ手段を入れることは、刊行物４にも記載されているように周知の技術的事項であるので、このようなコンピュータに一般的に用いられている技術を単に遊技機の分野に適用しただけでは、当業者が容易に想到し得る程度のことというべきである。
　しかも、
刊行物２に記載された発明の
「ＰＣ９８０１」、「ラッチＬＳ２７３」及び「アドレスデコーダ」
がそれぞれの機能に照らし、それぞれ
前者の
「マイクロコンピュータ」、「インタフェース手段」及び「選択信号作成回路」
に相当し、
また、
刊行物３に記載された発明の
「ホストコンピュータ」、「アウト・ポートデータ・ラッチ」及び「アウト・ポート用チップ・セレクト」
がそれぞれの機能に照らし、それぞれ
前者の
「マイクロコンピュータ」、「インタフェース手段」及び「選択信号作成回路」
に相当するものと認められるから、
刊行物２及び３に記載された各発明には、
「マイクロコンピュータと、
　該マイクロコンピュータからの制御信号を取り込んで出力する複数のインタフェース手段と、
　該複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、
　前記マイクロコンピュータと前記複数のインタフェース手段との間に設けられるバッファ手段とを備え、
　前記バッファ手段は、前記マイクロコンピュータから前記複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力し、
　前記選択信号は、前記バッファ手段を介さずに前記インタフェース手段に入力される」
という構成があり、
これは、コンピュータシステムにおいて、バッファ手段がマイクロコンピュータから複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力すること、また、選択信号が前記バッファ手段を介さずに前記インタフェース手段に入力されること、が従来周知の技術的事項であることを示している。
　もっとも、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項は、コンピュータ技術に関するものであって遊技機に関するものではなく、また、前者のバッファ手段は、遊技制御用マイクロコンピュータから複数のインタフェース手段に対する方向にのみデータを通過させるタイプのものであるのに対し、刊行物２及び３に記載された各発明のバッファ手段は、双方向にデータを通過させるタイプのものであり、これら各発明並びに各記載事項は、バッファ手段が基板に搭載される点について触れていない。
　しかし、後者がそもそも遊技機の制御にコンピュータ技術を採用しているものであること、また、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項が従来周知の技術にすぎないこと、を勘案すると、遊技機である後者にこれらコンピュータ技術に関する各発明並びに各記載事項を適用することは、当業者のよくなし得るところというべきである。また、データが双方向に通過するところに設置される場合には、バッファ手段は、双方向タイプのものが用いられなければならず、前者のように出力だけのところに設置される場合には、バッファ手段は、前者のような一方向きタイプのものが用いられてよいことは自明の理である（前者のような一方向きタイプのものとして、「インターフェース１９８４年２月号第１０巻第２号（通巻第８１号）」昭和５９年２月１日、ＣＱ出版株式会社発行、第２５６頁、「例３−３　多数の信号を出力するインターフェース」の「出力用インターフェースはバスに与える影響が無視できません。したがって、多くの信号を出力しようとする場合、データ・バスにバッファを設けるなどの方法が必要となります」、「基本的な出力インターフェースはデータ・バスに信号を送り出す必要がないので、単純にバッファを挿入すればすみます（図３.９（ａ））」及び「〔図３.９〕多数の信号を出力する（ａ）バッファを挿入しただけの例」の記載を参照されたい。また、刊行物５に記載されている７４ＡＣ２４４も一方向きタイプのものと認められる）。これを後者についてみるに、刊行物１の【図１０】の左側やや上部にある水平方向のデータバスには、データが双方向に通過するのであるから、ここにバッファを設置する場合には、そのバッファは双方向タイプのものでなければならず、この水平方向のデータ・バスと交わる【図１０】のほぼ中央の上下方向のデータ・バスの交点より下方には、データが出力の向きにしか通過しないのであるから、ここにバッファを設置する場合には、そのバッファは一方向きタイプのもので足りることはこれまた自明の理であり、遊技制御用マイクロコンピュータから複数のインタフェース手段に対する方向にのみデータを通過させるタイプのバッファを用いることは、単なる設計事項にすぎない。そして、バッファ手段を基板に搭載することは、上記ア・の判断の所に記したように、単なる設計事項にすぎない。
　したがって、前者は、当業者が後者に刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項を適用し、後者において、制御対象の増大、即ち論理出力数の増大に対処すべく遊技制御用マイクロコンピュータと複数のインタフェース手段との間に遊技制御用マイクロコンピュータから複数のインタフェース手段に対する方向にのみデータを通過させるバッファ手段を設け、該バッファ手段により前記マイクロコンピュータから前記複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力し、選択信号を前記バッファ手段を介さずに前記インタフェース手段に入力し、前記バッファ手段を含め各構成部材を基板に搭載することにより、格別創意工夫を要することなく発明をすることができたものというべきである。
　また、前者の効果は、後者、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項の各効果の総和以上の格別なものと認められない。
（３−４−２）本件請求項２に係る発明について
　本件請求項２に係る発明（前者）と刊行物１に記載された発明Ｂ（後者）とを対比すると、
後者の
「ラッチ回路６５１，６５２」
がその機能に照らし、
前者の
「Ｉ／Ｏポート」
に相当するものと認められるから、
両者は、請求項１に係る発明において述べたような一致点に加え、
「遊技制御用マイクロコンピュータはＣＰＵを含み、インタフェース手段がＩ／Ｏポートである
　遊技機」である、
点において一致し、
相違点ア・及びイ・に加えて、
ウ・前者のバッファ手段がＣＰＵのデータバスに接続されているのに対し、後者はインターフェース手段であるラッチ回路６５１，６５２がＣＰＵ６００Ａに通ずるデータバスに接続されている点で相違する。
　この新たな相違点ウ・についてみるに、上記（３−４−１）本件請求項１に係る発明についてにおいて述べたように、バッファ手段がマイクロコンピュータから複数のインタフェース手段へのデータバス上の制御信号を取り込んで出力するものであることは明らかであるから、バッファ手段を遊技制御用マイクロコンピュータと複数のインタフェース手段との間に設ける構成とすれば、新たな相違点ウ・の構成となるのは自明なことであるので実質的な相違点とはいえない。
　そして、相違点ア・及びイ・については上記（３−４−１）の所で判断済みである。
　したがって、前者は、当業者が後者に刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項を適用することにより、格別創意工夫を要することなく発明をすることができたものというべきである。
　また、前者の効果は、後者、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項の各効果の総和以上の格別なものと認められない。
（３−４−３）本件請求項３に係る発明について
　本件請求項３に係る発明（前者）と刊行物１に記載された発明Ｂ（後者）とを対比すると、
エ・Ｉ／Ｏポートとして前者がラッチＩＣであるのに対し、後者がラッチ回路である点で相違する。
上記（３−４−２）の所に記したように、ラッチ回路６５１，６５２がＩ／Ｏポートとしての機能を持つことは明らかであり、それをＩＣで構成することは当業者の設計的事項である。
　そして、相違点ア・〜ウ・については上記（３−４−１）（３−４−２）の所で判断済みである。
　したがって、前者は、当業者が後者に刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項を適用することにより、格別創意工夫を要することなく発明をすることができたものというべきである。
　また、前者の効果は、後者、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項の各効果の総和以上の格別なものと認められない。
（３−４−４）本件請求項４に係る発明について
　要するに、本件請求項４に係る発明は、刊行物１に記載された発明Ａ、Ｂと対比すると、相違点ア・〜エ・があることを除き、バッファ手段が単一のバスバッファＩＣで構成されている所に特徴があるものと認められるところ、刊行物３の第３４２頁の図１におけるデータ・バスに接続されるバッファも単一のバスバッファであり、また、刊行物５の第１８１頁における「７４ＡＣ２４４」等が、バスバッファＩＣであり、しかも、「７４ＡＣ２４４」が、本件明細書の実施例の単一のバスバッファと同じものである（本件【図６】【図７】における符号５７０のバスバッファ参照）ことからも明らかなように、バッファ手段を単一のバスバッファＩＣで構成することは従来周知の技術的事項にすぎず、したがって、この点に発明はないというべきであり、そして、相違点ア・〜エ・については上記（３−４−１）〜（３−４−３）の所で判断済みであるから、
本件請求項４に係る発明は、当業者が刊行物１に記載された発明Ａに刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項を適用することにより、または、当業者が刊行物１に記載された発明Ｂに刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項を適用することにより、格別創意工夫を要することなく発明をすることができたものというべきである。
　また、本件請求項４に係る発明の効果は、刊行物１に記載された発明Ａ、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項の各効果の総和以上の格別なもの、または、刊行物１に記載された発明Ｂ、刊行物２及び３に記載された各発明並びに刊行物４及び５の記載事項の各効果の総和以上の格別なもの、と認められない。
（３−５）まとめ
　以上のとおり、本件請求項１〜４に係る各発明は、本件出願前に国内において頒布された上記各刊行物に記載された発明及び記載事項に基いて当業者が容易に発明をすることができたものであるから、本件請求項１〜４に係る各発明についての特許は、特許法第２９条第２項の規定に違反してされたものである。
　したがって、本件請求項１〜４に係る各発明についての特許は、特許法第１１３条第２号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年５月１８日（２００４．５．１８）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
遊技機
（５７）【特許請求の範囲】
　【請求項１】　遊技球が入賞可能な特定の入賞口と前記特定の入賞口に遊技球が入賞した場合に所定の特別遊技を行う特別遊技装置とが遊技盤に設けられ、前記特別遊技の結果にもとづいて遊技者に遊技価値を付与可能な遊技機において、
　遊技の進行を制御する
遊技
用マイクロコンピュータを搭載した遊技制御基板を備え、
　
前記遊技制御基板に、
　前記
遊技
用マイクロコンピュータ
　前記
遊技
用マイクロコンピュータ
　前記
遊技
用マイクロコンピュータ
前記遊技制御用マイクロコンピュータから前記複数のインタフェース手段に対する方向にのみデータを通過させる
が搭載され
　前記バッファ手段は、前記
遊技
用マイクロコンピュータ
　前記選択信号は、前記バッファ手段を介さずに前記インタフェース手段に入力される
　ことを特徴とする遊技機。
　
【請求項２】
遊技制御用マイクロコンピュータ
を含み
　
請求項１
　
【請求項３】
　
請求項２
　
【請求項４】
　請求項１から
請求項３
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、マイクロプロセッサ等の制御手段によって遊技の進行が制御されるパチンコ遊技機等の遊技機に関する。
　【０００２】
　【従来の技術】
　パチンコ遊技機では、遊技者が発射した打玉が遊技盤の遊技領域に設けられた所定の入賞口または入賞球装置に入賞すると所定個数の景品玉またはそれに相当する価値を遊技者に払い出すようにして遊技が進行されていく。また、特定の条件が成立すると、可変入賞球装置の状態が打玉が入賞しやすい遊技者にとって有利な状態になったり、遊技者にとって有利な状態となるための権利が発生したりして、遊技の趣向を向上させるように構成されている。さらに、遊技効果を高めるために、所定の効果音を発する音発生装置、および所定の点滅を行うランプやＬＥＤ等が設けられている。
　【０００３】
　遊技機における遊技の進行は、マイクロプロセッサ（以下、ＣＰＵという。）等の制御手段によって制御される。制御手段がＣＰＵで実現される場合には、上述した音発生装置、ランプおよびＬＥＤ等に対する制御信号は、ＣＰＵのバスに接続されたＩ／Ｏポートを介してそれらに出力される。また、遊技機にＬＣＤやＣＲＴ等による表示装置が設けられている場合には、それらに対する信号もＩ／Ｏポートを介して出力される。さらに、入賞球装置が開閉可能に構成されている場合には、入賞球装置を開閉するためのソレノイド等に与えられる信号もＩ／Ｏポートを介して出力される。上記したもの以外のものについても、ＣＰＵからの制御信号はＩ／Ｏポートを介して出力される。例えば、ＣＰＵが搭載されている基板以外の基板に搭載されている回路や、ホールコンピュータ等の遊技機外部の装置に対する信号もＩ／Ｏポートを介して出力される。また、遊技機には打玉が入賞口等に到達したことを検出するためのセンサが設けられ、それらのセンサの出力は、Ｉ／Ｏポートを介してＣＰＵに伝えられる。
　【０００４】
　【発明が解決しようとする課題】
　ＣＰＵおよびＩ／Ｏポートとして、消費電流低減等の要請にもとづいて一般にＣ−ＭＯＳＩＣが用いられる。Ｃ−ＭＯＳＩＣの入力部には入力容量が発生する。すなわち、等価的に、入力部分にコンデンサが付加された状態になっている。従って、ＣＰＵと各Ｉ／Ｏポートとの間のデータバス上の信号極性が変化するときに、各Ｉ／Ｏポートの入力容量を充放電するための電流が流れる。そして、その充放電電流のためにデータバス上の信号に伝搬遅延が生ずる。ＣＰＵのデータバスに多数のＩ／Ｏポートが接続されると、信号伝搬遅延の量は大きくなる。一般に、Ｉ／Ｏポートはデータバス上の信号をアドレスバス上の信号を用いて取り込むようになっているので、データバス上の信号伝搬遅延の量が大きくなると、正しい信号がＩ／Ｏポートに取り込まれなくなる可能性がある。逆に、Ｉ／Ｏポートが取り込んだ外部からの信号が、正確にＣＰＵに伝わらない可能性がある。
　【０００５】
　図１２（Ａ）は、ＣＰＵが出力したデータバス上の信号（ＣＰＵライトデータ）とＩ／Ｏポートが信号を取り込むための信号（ラッチ信号）との関係を示すタイミング図である。データバス上の信号は、ラッチ信号の立ち上がり時点（タイミングＴの時点）でＩ／Ｏポートに取り込まれるとする。図１２（Ｂ）に示すように、データバス上の信号伝搬遅延の量が大きすぎると、ラッチ信号の立ち上がり時点でデータバス上の信号がまだ確定していないおそれがある。このような場合には、Ｉ／Ｏポートに正しい信号が取り込まれない。すると、Ｉ／Ｏポートから信号を受け取る回路や装置において誤動作が生ずることになる。
　【０００５】
　遊技機において遊技の趣向をさらに向上させるために、音発生装置、ランプおよびＬＥＤに対する制御信号の数がさらに増えることが考えられる。また、遊技店における遊技機管理を容易化したりさらにきめ細かく管理を行うために、遊技機から外部の装置に至る信号の数も増大する可能性がある。また、外部回路等からＣＰＵ側に伝えられる信号数も増大する可能性がある。すると、Ｉ／Ｏポートの数が増大するので、遂には、上述したようなＩ／Ｏポートに正しい信号が取り込まれなくなる状況に至り、Ｉ／Ｏポートから正しい信号が出力されなくなる状況になってしまうことが予想される。また、ＣＰＵが外部からの信号を正しく認識できなくなる状況になってしまうことが予想される。
　【０００６】
　本発明は、そのような問題を回避するためになされたものであって、制御手段に対して信号を入出力するためのインタフェース回路がさらに増えても、正しい信号をインタフェース回路を介して他の回路や装置に出力することができるとともに、インタフェース回路を介して制御手段に正しく外部からの信号を伝えることができる遊技機を提供することを目的とする。
　【０００７】
　【課題を解決するための手段】
　本発明による遊技機は、遊技球が入賞可能な始動入賞口などの特定の入賞口と特定の入賞口に遊技球が入賞した場合に所定の特別遊技を行う可変表示装置などの特別遊技装置とが遊技盤に設けられ、特別遊技の結果にもとづいて遊技者に遊技価値を付与可能な遊技機であって、遊技の進行を制御する
遊技
用マイクロコンピュータを搭載した遊技制御基板を備え、遊技制御基板に、遊技
用マイクロコンピュータ
遊技
用マイクロコンピュータ
遊技
用マイクロコンピュータ
、遊技制御用マイクロコンピュータから複数のインタフェース手段に対する方向にのみデータを通過させる
が搭載され
遊技
用マイクロコンピュータ
　また、遊技の進行を制御する制御手段と、外部からの信号を取り込んで制御手段に出力する複数のインタフェース手段と、制御手段からのアドレスバス上のアドレス信号にもとづいて、複数のインタフェース手段のうちのいずれかを選択するためのそれぞれの選択信号を作成する選択信号作成回路と、制御手段と複数のインタフェース手段との間に設けられたバッファ手段とを備え、バッファ手段が、インタフェース手段から出力された外部からの信号を取り込んで制御手段へのデータバスに出力し、選択信号が、バッファ手段を介さずにインタフェース手段に入力される構成のものである。
　なお、遊技価値とは、遊技機の遊技領域に設けられた特別遊技装置における図柄変動等の特別遊技の結果にもとづいて可変入賞球装置の状態が打玉が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることである。また、外部からの信号とは、制御手段以外の部分から制御手段に入力されるべき信号であり、例えば、遊技機が有するセンサの出力などである。
　そして、例えば、
遊技制御用マイクロコンピュータ
を含み
　【０００８】
　【発明の実施の形態】
　以下、本発明の一実施形態を図面を参照して説明する。
　まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図、図２はパチンコ遊技機１の内部構造を示す全体背面図、図３はパチンコ遊技機１の遊技盤を背面からみた背面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機やスロットマシン等であってもよい。
　【０００９】
　図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた景品玉を貯留する余剰玉受皿４と打球を発射する打球操作ハンドル５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。
　【００１０】
　遊技領域７の中央付近には、複数種類の図柄を可変表示するための画像表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。画像表示部９には、「左」、「中」、「右」の３つの図柄表示エリア９ａ，９ｂ，９ｃがあり、これらの図柄表示エリア９ａ，９ｂ，９ｃは各可変表示部を構成する。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、玉出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と玉出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートセンサ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口センサ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。可変入賞球装置１５の下部には、特定遊技状態（大当たり状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントセンサ２２で検出され、他方に入った入賞球はカウントセンサ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、画像表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。
　【００１１】
　遊技盤６には、複数の入賞口１９，２４が設けられている。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ランプ・ＬＥＤ２８が設けられている。そして、この例では、一方のスピーカ２７の近傍に、景品玉払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給玉が切れたときに点灯する玉切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって玉貸しを可能にするカードユニット５０も示されている。
　【００１２】
　打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートセンサ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口センサ１７で検出されると、画像表示部９内の図柄が回転を始める。画像表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当たり図柄の組み合わせであると、大当たり遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントセンサ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。この継続権の発生は、所定回数（例えば１６回）許容される。
　【００１３】
　停止時の画像表示部９内の画像の組み合わせが確率変動を伴う大当たり図柄の組み合わせであって、可変表示器１０の示す図柄が所定の図柄である場合には、その後、可変入賞球装置１５が高い頻度で開状態となるとともに、次に大当たりとなる確率が高くなる。すなわち、遊技者にとってさらに有利な状態となる。
　【００１４】
　次に、パチンコ遊技機１の裏面の構造について図２を参照して説明する。
　可変表示装置８の背面では、図２に示すように、機構板３６の上部に景品玉タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク３８に供給される。景品玉タンク３８内の景品玉は、誘導樋３９を通って玉払出装置に至る。
　【００１５】
　機構板３６には、中継基板３０を介して画像表示装置９を制御する可変表示制御ユニット２９、基板ケース３２に覆われ遊技制御用マイクロコンピュータ等が搭載された遊技制御基板３１、可変表示制御ユニット２９と遊技制御基板３１との間の信号を中継するための中継基板３３、および景品玉の払出制御を行う払出制御用マイクロコンピュータ等が搭載された賞球基板３７が設置されている。さらに、機構板３６には、モータの回転力を利用して打球を遊技領域７に発射する打球発射装置３４と、スピーカ２７および遊技効果ランプ・ＬＥＤ２８に信号を送るための電飾基板３５が設置されている。
　【００１６】
　また、遊技盤６の裏面には、図３に示すように、各入賞口および入賞球装置に入賞した入賞玉を所定の入賞経路に沿って導く入賞玉集合カバー４０が設けられている。入賞玉集合カバー４０に導かれる入賞玉のうち、開閉板２０を経て入賞したものは、玉払出装置９７が相対的に多い景品玉数（例えば１５個）を払い出すように制御される。始動入賞口１４を経て入賞したものは、玉払出装置（図３において図示せず）が相対的に少ない景品玉数（例えば６個）を払い出すように制御される。そして、その他の入賞口２４および入賞球装置を経て入賞したものは、玉払出装置が相対的に中程度の景品玉数（例えば１０個）を払い出すように制御される。
　このような制御を行うために、始動口センサ１７、Ｖカウントセンサ２２およびカウントセンサ２３からの信号が、遊技制御基板３１に送られる。遊技制御基板３１に各センサからの信号が送られると、遊技制御基板３１から賞球基板３７に後述する賞球個数信号が送られる。
　【００１７】
　図４は、遊技制御基板（メイン基板）３１における回路構成の一例を示すブロック図である。なお、図４には、賞球基板３７、電飾基板３５および表示制御基板８０も示されている。メイン基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートセンサ１２、始動口センサ１７、Ｖカウントセンサ２２およびカウントセンサ２３からの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１を基本回路５３からの指令に従って駆動するソレノイド回路５９と、７セグメントＬＥＤによる可変表示器１０を駆動するとともに装飾ランプ２５を点滅させるランプ・ＬＥＤ回路６０と、賞球基板３７に基本回路５３からのコマンドを送信するとともに賞球基板３７からの入賞データ信号を基本回路５３に入力する賞球基板入出力回路６１とが設けられている。基本回路５３は、賞球基板３７からの入賞データ信号に応じて、賞球基板３７に賞球個数信号を与える。例えば、基本回路５３は、始動口センサ１７のオンに対応した入賞データ信号の入力があると、賞球個数信号に「６」を出力し、カウントセンサ２３またはＶカウントセンサ２２のオンに対応した入賞データ信号の入力があると、賞球個数信号に「１５」を出力する。そして、それらのセンサがオンしない場合に入賞データ信号の入力があると、賞球個数信号に「１０」を出力する。また、メイン基板３１には、電飾基板３５に基本回路５３からのコマンドを送信する電飾基板コマンド出力回路６２と、ＣＲＴによる画像表示部９に基本回路５３からのコマンドやストローブ信号を与えるＣＲＴ回路６３と、基本回路５３から与えられるデータに従って、大当たりの発生を示す大当たり情報、画像表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４と、基本回路５３からの制御信号に応じて効果音等の音声信号を出力する音声合成回路７１と、音声合成回路７１からの音声信号を増幅して図１に示されているスピーカ２７に与える音量増幅回路７２とが設けられている。
　【００１８】
　基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用されるＲＡＭ５５、制御用のプログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。
　【００１９】
　さらに、メイン基板３１には、電源投入時に基本回路５３をリセットするための初期リセット回路６５と、定期的（例えば、２ｍｓ毎）に基本回路５３にリセットパルスを与えてゲーム制御用のプログラムを先頭から再度実行させるための定期リセット回路６６と、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７とが設けられている。
　【００２０】
　図５は、図４に示されたメイン基板３１におけるアドレスデコード回路６７の一構成例を示す回路図である。この例では、アドレスデコード回路６７は、３つのデコーダ６７１，６７２，６７３で構成される。各デコーダ６７１，６７２，６７３は、チップセレクト端子ＣＳ１，ＣＳ２，ＣＳ３に入力される信号のレベルに応じて、入力端子Ａ０，Ａ１，Ａ２に入力される信号をデコードし、デコード結果を出力端子Ｙ０〜Ｙ７に出力する。なお、この例では、デコーダ６７１，６７３として、型番７４ＨＣ１３８で示されるＣ−ＭＯＳＩＣが用いられ、デコーダ６７２として、型番７４ＡＣ１３８で示されるＣ−ＭＯＳＩＣが用いられる。７４ＡＣ１３８は７４ＨＣ１３８よりも高速のものであって、出力ポート選択のための選択信号Ｙ０１〜Ｙ０７をより速く出力するために用いられている。
　【００２１】
　図６は、図４に示されたメイン基板３１におけるＩ／Ｏポート部５７の４つの出力ポート５７１〜５７４を示す回路図である。また、図６には、ＣＰＵ５６のデータバスと各出力ポート５７１〜５７４との間に設けられたバッファ回路５７０も示されている。この例では、出力ポート５７１〜５７４として型番７４ＡＣ２７３で示されるＤフリップフロップ（Ｄラッチ回路）のＣ−ＭＯＳＩＣが用いられている。また、バッファ回路５７０として、型番７４ＡＣ２４４で示されるバスバッファのＣ−ＭＯＳＩＣが用いられている。
　【００２２】
　出力ポート５７１は、図４に示されたランプ・ＬＥＤ回路６０の一部およびソレノイド回路５９にＣＰＵ５６からの制御信号を出力する。出力ポート５７２は、図４に示されたランプ・ＬＥＤ回路６０の一部および電飾基板コマンド出力回路６２にＣＰＵ５６からの制御信号を出力する。出力ポート５７３は、図４に示された情報出力回路６４および賞球基板入出力回路６１にＣＰＵ５６からの信号を出力する。そして、出力ポート５７４は、図４に示されたＣＲＴ回路６３に表示制御用のコマンドデータを出力する。
　【００２３】
　図７は、図４に示されたメイン基板３１におけるＩ／Ｏポート部５７の他の３つの出力ポート５７５〜５７７を示す回路図である。図７に示されたバッファ回路５７０は、図６に示されたものと同一のものである。出力ポート５７５，５７６は、それぞれ、図４に示されたランプ・ＬＥＤ回路６０の一部にＣＰＵ５６からの制御信号を出力する。また、出力ポート５７７は、図４に示された音声合成回路７１にＣＰＵ５６からの制御信号を出力する。
　【００２４】
　図８は、図４に示されたメイン基板３１におけるＩ／Ｏポート部５７の入力ポート５７８を示す回路図である。この例では、入力ポート５７８として、型番７４ＨＣ２４０で示されるバスバッファのＣ−ＭＯＳＩＣが用いられている。入力ポート５７８は、スイッチ回路５８からの各センサ入力信号を入力するとともに、賞球基板入出力回路６１からの入賞データ信号を入力する。
　【００２５】
　次に動作について説明する。
　図９は、メイン基板３１における基本回路５３の動作を示すフローチャートである。上述したように、この処理は、定期リセット回路６６が発するリセットパルスによって、例えば２ｍｓ毎に起動される。基本回路５３が起動されると、ＣＰＵ５６は、まず、スタックポインタの指定アドレスをセットするためのスタックセット処理を行う（ステップＳ１）。次いで、初期化処理を行う（ステップＳ２）。初期化処理では、ＣＰＵ５６は、ＲＡＭ５５にエラーが含まれているか判定し、エラーが含まれている場合には、ＲＡＭ５５を初期化するなどの処理を行う。そして、画像表示部９に送出されるコマンドコードをＲＡＭ５５の所定の領域に設定する処理を行った後に（ステップＳ３）、出力ポート５７４を介してコマンドコードを出力する処理を行う（ステップＳ４）。
　【００２６】
　次いで、出力ポート５７２および電飾基板コマンド出力回路６２を介して、電飾基板３５にＬＥＤ点灯制御用の所定のコマンドを送信するための処理を行うとともに、出力ポート５７３および情報出力回路６４を介して、ホール管理用コンピュータに大当たり情報、始動情報、確率変動情報などのデータを送信するための処理を行う（データ出力処理：ステップＳ５）。また、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ６）。
　【００２７】
　次に、各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ７）。ステップＳ７では、ＣＰＵ５６は、大当たりとするか否か決定するための大当たり判定用乱数および大当たり時の図柄の組合せを決定するための特定図柄判定用乱数のカウントアップ（１加算）を行う。すなわち、それらが判定用乱数である。
　【００２８】
　次に、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ８）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
　なお、特別図柄プロセス処理において、ＣＰＵ５６は、出力ポート５７１およびソレノイド回路５９を介してソレノイド１６，２１に所定のタイミングで制御信号を出力し、出力ポート５７７を介して音声合成回路７１に制御信号を与える。
　【００２９】
　また、ＣＰＵ５６は、普通図柄プロセス処理を行う（ステップＳ９）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、ＣＰＵ５６は、スイッチ回路５８および入力ポート５７８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３、Ｖカウントセンサ２２の状態を入力し、各入賞口や入賞球装置に対する入賞があったか否か判定する（ステップＳ１０）。
　【００３０】
　ＣＰＵ５６は、さらに、表示用乱数を更新する処理を行う（ステップＳ１１）。すなわち、はずれ図柄決定用の乱数やリーチとするか否か決定するためのリーチ判定用の乱数等のカウントアップ（１加算）を行う。
　【００３１】
　また、基本回路５３は、賞球基板３７との間の信号処理を行う（ステップＳ１２）。入賞があったことは入賞玉検出器１２２で検出されるが、その場合に、賞球基板３７は、入賞データ信号を出力する。ＣＰＵ５６は、入力ポート５７８を介して入賞データ信号を入力すると、ステップＳ１０で確認した各センサのＯＮ／ＯＦＦ状態に応じた賞球個数を決定し、決定結果を賞球個数信号として、出力ポート５７３および賞球基板入出力回路６１を介して賞球基板３７に出力する。賞球基板３７に搭載されている払出制御用マイクロコンピュータは、賞球個数信号に応じて玉払出装置９７を駆動する。
　【００３２】
　その後、基本回路５３は、次に定期リセット回路６６からリセットパルスが与えられるまで、ステップＳ１３の表示用乱数更新処理を繰り返す。すなわち、各乱数の値の１加算を行う。
　【００３３】
　次に、図５〜図８の回路図および図１０のタイミング図を参照して、Ｉ／Ｏポート部５７の制御について説明する。
　図５に示すデコーダ６７１は、ＣＰＵ５６からのアドレス信号Ａ７，Ａ６，Ａ５をチップセレクト端子ＣＳ１，ＣＳ２，ＣＳ３に導入する。チップセレクト端子ＣＳ１に入力される信号のみがハイレベルであるときにデコーダ６７１はアクティブになるので、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１００ｘｘｘｘｘ）であるときにデコーダ６７１はアクティブになる。なお、（ｘｘｘｘｘ１００ｘｘｘｘｘ）のうちの最左がアドレス信号Ａ１２に対応し、最右がアドレス信号Ａ０に対応する。また、「ｘ」は「０（ローレベル）」でも「１（ハイレベル）」でもよいことを示す。デコーダ６７１がアクティブになると、入力端子Ａ０，Ａ１，Ａ２に入力されるＣＰＵ５６からのリードライト信号Ｒ／Ｗ￣、アドレス信号Ａ３，Ａ４のデコード結果を出力端子Ｙ０〜Ｙ７に出力する。リードライト信号Ｒ／Ｗ￣は、ＣＰＵ５６がデータを出力するときにローレベルになる信号である。出力端子Ｙ０には、入力端子Ａ０，Ａ１，Ａ２に入力される信号が全て０（ローレベル）のときに有意なレベルであるローレベルが出力されるので、結局、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１００００ｘｘｘ）であって、リードライト信号Ｒ／Ｗ￣がローレベルであるときに、出力端子Ｙ０にローレベルが現れる。
　【００３４】
　また、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１００００ｘｘｘ）であって、リードライト信号Ｒ／Ｗ￣がハイレベルであるときに出力端子Ｙ１にローレベルが現れる。なお、ＣＰＵ５６は、データを入力するときに、リードライト信号Ｒ／Ｗ￣をハイレベルにする。
　【００３５】
　デコーダ６７２は、出力ポート５７１〜５７７を選択する選択信号Ｙ０１〜Ｙ０７を生成するものである。デコーダ６７２において、チップセレクト端子ＣＳ１，ＣＳ２，ＣＳ３には、それぞれ、ＣＰＵ５６から出力されるＥクロック、デコーダ６７１のＹ０出力、ＣＰＵ５６から出力されるＩＯセレクト信号ＣＳＩＯ０￣が入力されている。そして、チップセレクト端子ＣＳ１に入力される信号がハイレベルであって、チップセレクト端子ＣＳ２，ＣＳ３に入力される信号がローレベルであるとデコーダ６７２はアクティブになり、入力端子Ａ０，Ａ１，Ａ２に入力されるアドレス信号Ａ０，Ａ１，Ａ２をデコードし、デコード結果を出力端子Ｙ０〜Ｙ７に出力する。
　すなわち、Ｅクロックがハイレベルであって（図１０（Ａ）参照）、デコーダ６７１のＹ０出力およびＩＯセレクト信号ＣＳＩＯ０￣がローレベルであるときに（図１０（Ｂ），（Ｃ）参照）、Ｙ０〜Ｙ７出力のいずれかが有意なレベルであるローレベルになる（図１０（Ｆ）参照）。
　【００３６】
　なお、便宜上、入力端子Ａ０，Ａ１，Ａ２およびアドレス信号Ａ０，Ａ１，Ａ２のように同一符号を用いるが、入力端子Ａ０，Ａ１，Ａ２とアドレス信号Ａ０，Ａ１，Ａ２とは、異なる概念のものである。また、Ｅクロックとは、ＣＰＵ５６が周辺回路との同期をとるために出力するクロックであり、ＩＯセレクト信号ＣＳＩＯ０￣は、ＣＰＵ５６が１６進の２０ｘｘ番地（２進で００１０００００ｘｘｘｘｘｘｘｘ）を指定するとローレベルになる信号である。
　【００３７】
　デコーダ６７２がアクティブになっているときには、デコーダ６７１のＹ０出力がローレベルになっている。デコーダ６７１のＹ０出力がローレベルになるのは、ＣＰＵ５７からのアドレス信号が（ｘｘｘｘｘ１００００ｘｘｘ）のときである。また、デコーダ６７２がアクティブになっているときにはＩＯセレクト信号ＣＳＩＯ０￣がローレベルになっている。ＩＯセレクト信号ＣＳＩＯ０￣がローレベルになっているときには、ＣＰＵ５６は（００１０００００ｘｘｘｘｘｘｘｘ）を指定している。従って、ＣＰＵ５６が（００１０００００１００００ｘｘｘ）すなわち１６進で２０８０番地台を指定するＩ／Ｏ出力命令を実行すると、デコーダ６７２のＹ０〜Ｙ７出力のいずれかがローレベルになる。
　【００３８】
　Ｙ０〜Ｙ７出力のいずれをローレベルにするのかは、デコーダ６７２の入力端子Ａ０，Ａ１，Ａ２に入力されているアドレス信号Ａ０，Ａ１，Ａ２のレベルで決まる。例えば、アドレス信号Ａ０，Ａ１，Ａ２＝０，０，０（全てローレベル）のときにＹ０出力がローレベルになり、アドレス信号Ａ０，Ａ１，Ａ２＝１，０，０のときにＹ１出力がローレベルになる。
　【００３９】
　選択信号Ｙ０１〜Ｙ０７は、それぞれ、デコーダ６７２のＹ１〜Ｙ７出力であるから、結局、ＣＰＵ５６が指定するアドレスと選択信号Ｙ０１〜Ｙ０７がローレベルになるタイミングとは、以下のような関係になる。
Ｙ０１・・・２０８１（Ｈ）
Ｙ０２・・・２０８２（Ｈ）
Ｙ０３・・・２０８３（Ｈ）
Ｙ０４・・・２０８４（Ｈ）
Ｙ０５・・・２０８５（Ｈ）
Ｙ０６・・・２０８６（Ｈ）
Ｙ０７・・・２０８７（Ｈ）
　なお、（Ｈ）は１６進を意味する。
　【００４０】
　同様に、入力ポート５７８を選択するための選択信号Ｙ１０を生成するデコーダ６７３は、ＣＰＵ５６が２０８０（Ｈ）のアドレスを指定するＩ／Ｏ入力命令を実行するとローレベルになる。
　【００４１】
　図１０（Ｄ）に示すようにＣＰＵ５６からデータバスに出力されたデータ（図１０（Ｄ）におけるＶＡＬＩＤの位置）は、バッファ回路５７０の内部でやや遅延して、バッファ回路５７０からデータＷＲ０〜ＷＲ７として出力される（図１０（Ｅ）参照）。また、図１０（Ｆ）に示されている選択信号Ｙ０１〜Ｙ０７は上述したように生成される。
　【００４２】
　各出力ポート５７１〜５７７はＤラッチ回路で構成され、選択信号Ｙ０１〜Ｙ０７は、各出力ポート５７１〜５７７のクロック入力端子に入力されている。また、各出力ポート５７１〜５７７には、データ入力としてバッファ回路５７０からのデータＷＲ０〜ＷＲ７が入力されている。従って、選択信号Ｙ０１〜Ｙ０７の立ち上がり時点（図１０におけるタイミングＴ）でデータＷＲ０〜ＷＲ７は出力ポート５７１〜５７７にラッチされ、出力ポート５７１〜５７７から出力される。選択信号Ｙ０１〜Ｙ０７はＣＰＵ５６がアドレス２０８１（Ｈ）〜２０８７（Ｈ）を指定したときにローレベルになるので、結局、ＣＰＵ５６がアドレス２０８１（Ｈ）〜２０８７（Ｈ）を指定したときにデータバス上の信号は、対応する出力ポート５７１〜５７７から出力される。なお、出力ポート５７１〜５７７はラッチ回路であるから、次にアドレス指定されるまで、データは出力ポート５７１〜５７７で保持される。
　【００４３】
　同様に、ＣＰＵ５６が２０８０（Ｈ）からデータを読み込む命令を実行すると、入力ポート５７８がアクティブになって、スイッチ回路５８および賞球基板入出力回路６１からのデータがデータバスに出力され、そのデータがＣＰＵ５６に取り込まれる。
　【００４４】
　図６，図７に示されたバッファ回路５７０は、一般に、Ｃ−ＭＯＳＩＣを数１０個駆動できる。図６，図７に示された例では７個の出力ポートが用いられていたが、出力ポートの数をさらに増加しても各出力ポートを問題なく駆動できる。従来の構成のようにＣＰＵ５６のデータバスに直接に各出力ポートを接続した場合には、ＣＰＵ５６の電流駆動能力が低く、かつ、出力ポート数が増えると、図１２（Ｂ）に示すようにデータバス上の信号が遅延してしまう。そして、最悪の場合には確定していないデータが出力ポートから出力されてしまうおそれがある。
　【００４５】
　そのような場合には、例えば、ＣＲＴ回路６３を介して表示制御基板８０に与えられる表示制御用のコマンドデータに狂いが生じてしまう。その結果、可変表示装置８における図柄表示に狂いが生じて正常な遊技の進行ができなくなる場合が生ずる。また、可変入賞球装置１５および開閉板２０を駆動するソレノイド１６，２１の駆動制御に狂いが生じ、開くべきタイミングで可変入賞球装置１５や開閉板２０が開かなかったり、閉じるべきタイミングで可変入賞球装置１５や開閉板２０が閉じなかったりする場合が生ずる。その場合には、賞球数が規定個数よりも少なくなったり多くなったりするといった不都合が現れる。さらに、可変表示器１０や始動記憶表示器１８の表示に狂いが生ずることもあり得る。また、ホールコンピュータ等の遊技機外部の装置に対する信号が誤ってしまう。このように、遊技機においてＣＰＵ５６と出力ポート５７１〜５７７との間にバッファ回路５７０が存在しない場合には、Ｉ／Ｏポート部５７におけるポート数を増やすと、遊技進行に異常が生じたり遊技店における管理等に不都合が生じてしまう。
　しかし、本発明によれば、Ｄラッチ回路等による出力ポートを用いた遊技機の基本回路５３においてＣＰＵ５６と各Ｄラッチ回路等との間にバッファ回路５７０を設置するようにしたので、ＣＰＵ５６の電流駆動能力が低く、かつ、ポート数が多い場合であっても、出力ポートからの出力に誤りが生ずる可能性はない。
　【００４７】
　なお、図５〜図８に示された回路構成において入力ポート５７８は直接にＣＰＵ５６のデータバスに接続されていたが、多数の入力ポートが使用される場合には、図１１に示すように、入力ポート５８８ａ〜５８８ｎについてもバッファ回路５７０を介してデータバスに接続するようにしてもよい。このように構成した場合には、バッファ回路５７０として、例えば双方向性の型番７４ＡＣ２４５で示されるＣ−ＭＯＳＩＣが用いられる。バッファ回路５７０の入出力方向は、バッファ回路５７０のＤＩＲ入力端子に入力されるＣＰＵ５６からのリードライト信号Ｒ／Ｗ￣によって定まる。例えば、リードライト信号Ｒ／Ｗ￣がハイレベルの場合には、バッファ回路５７０は入力モードになって、Ｉ／Ｏポート側のデータをデータバス上に出力する。このように複数個の入力ポート５８８ａ〜５８８ｎがバッファ回路５７０を介してＣＰＵ５６のデータバスに接続される場合には、入力ポート５８８ａ〜５８８ｎの数が多数になったとしても、バッファ回路５７０のみがデータバスに接続されているので個々の入力ポート５８８ａ〜５８８ｎの電流駆動能力は問題とならない。すなわち、多数の入力ポート５８８ａ〜５８８ｎがデータバスに直接に接続されるとデータバス上の電流駆動能力に問題が生ずる場合があるのに対して、この場合には、１つのバッファ回路５７０のみがデータバスに接続されるので、データバス駆動能力に関して問題が生ずることはない。
　また、図１１に示すように、入出力を問わず全てのＩ／Ｏポートがバッファ回路５７０の後段に設置される場合には、構成が明瞭化される等の効果もある。
　【００４６】
　なお、上記の実施の形態では、複数種類の図柄を可変表示するためのＣＲＴによる画像表示部９を用いた場合について説明したが、ＬＣＤによる可変表示装置を用いた場合であってもよい。さらに、盤面が全て映像で構成される映像式のパチンコ遊技機やスロットマシンに適用することもできる。
　【００４７】
　【発明の効果】
　以上のように、本発明によれば、遊技機を、遊技の進行を制御する
遊技
用マイクロコンピュータ
遊技
用マイクロコンピュータ
【図面の簡単な説明】
　【図１】　パチンコ遊技機を正面からみた正面図である。
　【図２】　パチンコ遊技機の内部構造を示す全体背面図である。
　【図３】　パチンコ遊技機の遊技盤を背面からみた背面図である。
　【図４】　遊技制御基板における回路構成の一例を示すブロック図である。
　【図５】　アドレスデコード回路の一構成例を示す回路図である。
　【図６】　Ｉ／Ｏポート部の４つの出力ポートを示す回路図である。
　【図７】　Ｉ／Ｏポート部の他の３つの出力ポートを示す回路図である。
　【図８】　Ｉ／Ｏポート部の入力ポートを示す回路図である。
　【図９】　基本回路の動作を示すフローチャートである。
　【図１０】　ＣＰＵから出力される信号およびＩ／Ｏポート部における信号の一例を示すタイミング図である。
　【図１１】　Ｉ／Ｏポート部の他の構成を示す回路図である。
　【図１２】　従来のデータバス上の信号とＩ／Ｏポートが信号を取り込むための信号との関係を示すタイミング図である。
　【符号の説明】
　３１　　遊技制御基板
　５３　　基本回路
　５６　　ＣＰＵ
　５７　　Ｉ／Ｏポート部
　６７　　アドレスデコード回路
　５７０　バッファ回路
　５７１〜５７７　出力ポート
　５７８　入力ポート
　６７１，６７２，６７３　デコーダ