(57)【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、内部に電荷蓄積部を有する第１絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極に第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記メモリセル用の第２ゲート電極を形成するための第１置換用構造体を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１ゲート電極および前記第１置換用構造体を覆うように、第１層間絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１層間絶縁膜を研磨して、前記第１ゲート電極および前記第１置換用構造体を露出させる工程、
（ｆ）前記（ｅ）工程後、前記第１置換用構造体をエッチングにより除去する工程、
（ｇ）前記（ｆ）工程で前記第１置換用構造体が除去された領域である第１溝内に、前記メモリセル用の前記第２ゲート電極を形成する工程、
を有し、
前記第１ゲート電極と前記第１置換用構造体とは、互いに異なる材料からなり、
前記（ｆ）工程では、前記第１置換用構造体に比べて前記第１ゲート電極がエッチングされにくい条件でエッチングを行って、前記第１置換用構造体を除去する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極はシリコンゲート電極であり、前記第２ゲート電極はメタルゲート電極である、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１置換用構造体は、酸化シリコンからなる、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１置換用構造体と前記第１ゲート電極とが露出した状態でエッチングを行って、前記第１置換用構造体を除去する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１溝内に、金属元素と酸素とを構成元素として含む第３絶縁膜を介して前記第２ゲート電極を形成する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記第１溝の底面上と側面上とに形成される、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第２絶縁膜は、前記第１ゲート電極に隣接する第１酸窒化シリコン膜と、前記第１置換用構造体に隣接する第１窒化シリコン膜との積層膜からなり、
前記（ｇ）工程を行うと、前記第１ゲート電極と前記第２ゲート電極との間に前記第１酸窒化シリコン膜と前記第１窒化シリコン膜と前記第３絶縁膜とが介在した状態になる、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極との間において、前記第１酸窒化シリコン膜が前記第１ゲート電極に隣接し、前記第３絶縁膜が前記第２ゲート電極に隣接し、前記第３絶縁膜と前記第１酸窒化シリコン膜との間に前記第１窒化シリコン膜が介在する、半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１ゲート電極の側壁上に酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｃ２）前記（ｃ１）工程後、前記半導体基板上に、前記第１ゲート電極および前記側壁絶縁膜を覆うように、第１窒化シリコン膜を形成する工程、
（ｃ３）前記（ｃ２）工程後、前記第１窒化シリコン膜上に、前記第１窒化シリコン膜および前記側壁絶縁膜を介して前記第１ゲート電極に隣り合うように、酸化シリコンからなるサイドウォールスペーサ状の前記第１置換用構造体を形成する工程、
を有し、
前記第２絶縁膜は、前記第１ゲート電極と前記第１置換用構造体との間に介在する前記側壁絶縁膜と前記第１窒化シリコン膜との積層膜からなり、
前記（ｇ）工程を行うと、前記第１ゲート電極と前記第２ゲート電極との間に前記側壁絶縁膜と前記第１窒化シリコン膜と前記第３絶縁膜とが介在した状態になる、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１層間絶縁膜上にマスク層が形成された状態でエッチングを行って、前記第１置換用構造体を除去し、
前記マスク層は、前記第１ゲート電極の少なくとも一部と前記第１置換用構造体の少なくとも一部とを露出する開口部を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｈ）前記第１ゲート電極の前記第１置換用構造体に隣り合う側とは反対側に第１サイドウォールスペーサを形成し、前記第１置換用構造体の前記第１ゲート電極に隣り合う側とは反対側に第２サイドウォールスペーサを形成する工程、
を有し、
前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサは、絶縁体からなり、かつ、前記第１置換用構造体とは異なる材料からなり、
前記（ｄ）工程では、前記第１ゲート電極、前記第１置換用構造体、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサを覆うように、前記第１層間絶縁膜を形成し、
前記（ｅ）工程では、前記第１層間絶縁膜を研磨して、前記第１ゲート電極、前記第１置換用構造体、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサを露出させ、
前記（ｆ）工程では、前記第１置換用構造体に比べて前記第１ゲート電極、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサがエッチングされにくい条件でエッチングを行って、前記第１置換用構造体を除去する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｄ）工程前に、
（ｉ）前記半導体基板上に、周辺回路用のＭＩＳＦＥＴの第３ゲート電極を形成するための第２置換用構造体を形成する工程、
を有し、
前記（ｈ）工程では、前記第２置換用構造体の両側に、第３サイドウォールスペーサが形成され、
前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサのそれぞれの幅は、前記第３サイドウォールスペーサの幅よりも大きい、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記マスク層の前記開口部は、前記第１ゲート電極のゲート長方向である第１の方向に対向する第１の内壁および第２の内壁を有し、
前記第１の方向において、前記第１置換用構造体の寸法を第１の寸法とし、前記第２サイドウォールスペーサの寸法を第２の寸法としたとき、
前記第２の寸法が前記第１の寸法よりも小さい場合は、前記第１置換用構造体上に前記第１の内壁が位置し、
前記第１の寸法が前記第２の寸法よりも小さい場合は、前記第２サイドウォールスペーサ上に前記第１の内壁が位置する、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記マスク層の前記開口部は、前記第１ゲート電極のゲート長方向である第１の方向に対向する第１の内壁および第２の内壁を有し、
前記第１置換用構造体上または前記第２サイドウォールスペーサ上に前記第１の内壁が位置し、
前記第１ゲート電極上に前記第２の内壁が位置する、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記マスク層の前記開口部は、前記第１ゲート電極のゲート長方向である第１の方向に対向する第１の内壁および第２の内壁を有し、
前記第１の方向において、前記第１置換用構造体と前記第２サイドウォールスペーサとを合わせたものの中央に、前記開口部の前記第１の内壁が位置する、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記マスク層の前記開口部は、前記第１ゲート電極のゲート長方向である第１の方向に対向する第１の内壁および第２の内壁を有し、
前記第１置換用構造体は酸化シリコンからなり、
前記第１層間絶縁膜は、第２窒化シリコン膜と、前記第２窒化シリコン膜上の第２酸化シリコン膜とからなり、
前記第１の方向において、前記第１置換用構造体と前記第２サイドウォールスペーサと前記第２サイドウォールスペーサの側面上の前記第２窒化シリコン膜とを合わせたものの中央に、前記開口部の前記第１の内壁が位置する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、不揮発性メモリを有する半導体装置の製造方法および半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２０１５−１０３６９８号公報（特許文献１）、特開２０１５−１６２６２１号公報（特許文献２）および特開２０１４−１５４７９０号公報（特許文献３）には、不揮発性半導体記憶装置に関する技術が記載されている。国際公開２０１４−１１５７５８号（特許文献４）には、珪素系材料ならびにその他の金属および金属化合物を侵すことなくニッケル白金合金系金属を選択的に除去することができるエッチング液に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１０３６９８号公報
【特許文献２】特開２０１５−１６２６２１号公報
【特許文献３】特開２０１４−１５４７９０号公報
【特許文献４】国際公開２０１４−１１５７５８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置において、製造コストを低減させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。もしくは、半導体装置の製造コストを低減させ、かつ、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に、内部に電荷蓄積部を有する第１絶縁膜を介して、不揮発性メモリのメモリセル用の第１ゲート電極を形成する工程、を有する。半導体装置の製造方法は、更に、（ｃ）前記第１ゲート電極に第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記メモリセル用の第２ゲート電極を形成するための第１置換用構造体を形成する工程、（ｄ）前記第１ゲート電極および前記第１置換用構造体を覆うように、第１層間絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｅ）前記第１層間絶縁膜を研磨して、前記第１ゲート電極および前記第１置換用構造体を露出させる工程、（ｆ）前記第１置換用構造体をエッチングにより除去する工程、（ｇ）前記第１置換用構造体が除去された領域である第１溝内に、前記メモリセル用の前記第２ゲート電極を形成する工程、を有する。前記第１ゲート電極と前記第１置換用構造体とは、互いに異なる材料からなり、前記（ｆ）工程では、前記第１置換用構造体に比べて前記第１ゲート電極がエッチングされにくい条件でエッチングを行って、前記第１置換用構造体を除去する。
【０００８】
また、一実施の形態によれば、半導体装置は、半導体基板上に、電荷蓄積部を有する第１ゲート絶縁膜を介して形成された、不揮発性メモリのメモリセル用の第１ゲート電極と、前記半導体基板上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と隣り合う前記メモリセル用の第２ゲート電極と、を有している。前記第１ゲート電極はシリコンゲート電極であり、前記第２ゲート電極はメタルゲート電極であり、前記第２ゲート絶縁膜は、金属元素と酸素とを構成元素として含んでいる。前記第１ゲート電極と前記第２ゲート電極との間には、第１酸窒化シリコン膜、第１窒化シリコン膜および前記第２ゲート絶縁膜が介在している。前記第１ゲート電極と前記第２ゲート電極との間において、前記第１酸窒化シリコン膜が前記第１ゲート電極に隣接し、前記第２ゲート絶縁膜が前記第２ゲート電極に隣接し、前記第２ゲート絶縁膜と前記第１酸窒化シリコン膜との間に前記第１窒化シリコン膜が介在している。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】一実施の形態の半導体装置の要部断面図である。
【図４４】メモリセルの等価回路図である。
【図４５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４６】検討例の半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く検討例の半導体装置の製造工程中の要部断面図である。
【図４８】検討例の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く検討例の半導体装置の製造工程中の要部断面図である。
【図５０】検討例の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１５】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００１６】
図１〜図４２は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１〜図４２には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。なお、メモリセル領域１Ａには、実際には複数（多数）のメモリセルがアレイ状に形成されるが、図１〜図４２では、ｎ＋型半導体領域Ｈ１（ドレイン領域）を共通にする２つのメモリセルが形成される様子が示されている。
【００１７】
ここで、メモリセル領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢの主面において、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと周辺回路領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、メモリセル領域１Ａと周辺回路領域１Ｂとは隣り合っていなくともよいが、理解を簡単にするために、図１〜図４２の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
【００１８】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００１９】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００２０】
半導体装置を製造するには、図１に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する。
【００２１】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
【００２２】
次に、図２に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する。
【００２３】
ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００２４】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表層部に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表層部に対してチャネルドープイオン注入を行う。
【００２５】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、図２に示されるように、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）上に、絶縁膜ＭＺを形成する。絶縁膜ＭＺは、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）と、周辺回路領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）とに形成される。
【００２６】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００２７】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。酸化シリコン膜ＭＺ１の厚さは、例えば２〜５ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚さは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚さは、例えば５〜１５ｎｍ程度とすることができる。
【００２８】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【００２９】
また、酸化シリコン膜ＭＺ３の代わりに、酸窒化シリコン膜を用いることもできる。また、絶縁膜ＭＺとして、ＯＮＯ膜の代わりに、例えばＡＨＡ膜を用いることもできる。ここで、ＡＨＡ膜とは、酸化アルミニウム膜（ＡｌＯ膜）と、その上のハフニウムシリケート膜（ＨｆＳｉＯ膜）と、その上の酸化アルミニウム膜（ＡｌＯ膜）との積層膜に対応している。
【００３０】
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。
【００３１】
絶縁膜ＭＺのトップ絶縁膜（ここでは酸化シリコン膜ＭＺ３）とボトム絶縁膜（ここでは酸化シリコン膜ＭＺ１）のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷蓄積層（ここでは窒化シリコン膜ＭＺ２）のバンドギャップよりも大きい必要がある。そうすることで、電荷蓄積層（窒化シリコン膜ＭＺ２）を挟むトップ絶縁膜（酸化シリコン膜ＭＺ３）とボトム絶縁膜（酸化シリコン膜ＭＺ１）とが、それぞれ、電荷蓄積層（窒化シリコン膜ＭＺ２）に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。
【００３２】
次に、図３に示されるように、半導体基板ＳＢの主面上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＭＺ上に、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する。
【００３３】
シリコン膜ＰＳ１は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ１により、後述のメモリゲート電極ＭＧが形成される。
【００３４】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の形成膜厚は、例えば４０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、ノンドープ（アンドープ）のシリコン膜であってもよいし、あるいは、成膜時または成膜後に不純物（ｎ型不純物またはｐ型不純物）を導入することにより、ｎ型またはｐ型のシリコン膜（ドープトポリシリコン膜）とすることもできる。
【００３５】
次に、図３に示されるように、半導体基板ＳＢの主面上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂのシリコン膜ＰＳ１上に、絶縁膜ＣＰＺ１を形成する。絶縁膜ＣＰＺ１は、好ましくは窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
【００３６】
次に、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＣＰＺ１との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１とからなる積層体ＬＭ１を形成する。
【００３７】
このパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、図３に示されるように、絶縁膜ＣＰＺ１上にフォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、メモリセル領域１Ａにおけるメモリゲート電極ＭＧ形成予定領域に形成される。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、メモリセル領域１Ａの絶縁膜ＣＰＺ１およびシリコン膜ＰＳ１を順次エッチング（ドライエッチング）してパターニングする。シリコン膜ＰＳ１と絶縁膜ＣＰＺ１との積層膜をパターニングした後で、このフォトレジストパターンＲＰ１は除去される。図４には、フォトレジストパターンＲＰ１を除去した段階が示されている。
【００３８】
このようにして、図４に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧと、パターニングされた絶縁膜ＣＰＺ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【００３９】
メモリセル領域１Ａにおいて、積層体ＬＭ１の下に残存する絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。従って、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧが、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＭＺを介して形成され、メモリゲート電極ＭＧ上にメモリゲート電極ＭＧとほぼ同じ平面形状のキャップ絶縁膜ＣＰ１が形成された状態となる。
【００４０】
また、フォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＣＰＺ１およびシリコン膜ＰＳ１をエッチングする際、周辺回路領域１ＢにはフォトレジストパターンＲＰ１は形成されていないため、周辺回路領域１Ｂの絶縁膜ＣＰＺ１およびシリコン膜ＰＳ１は、エッチングされて除去される。
【００４１】
また、メモリセル領域１Ａにおいてメモリゲート電極ＭＧで覆われた部分以外の絶縁膜ＭＺと、周辺回路領域１Ｂにおける絶縁膜ＭＺとは、シリコン膜ＰＳ１と絶縁膜ＣＰＺ１との積層膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００４２】
次に、図５に示されるように、半導体基板ＳＢの主面上に、積層体ＬＭ１を覆うように、絶縁膜ＳＰＺを形成する。絶縁膜ＳＰＺは、好ましくは酸窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＳＰＺの形成膜厚は、例えば５〜１５ｎｍ程度とすることができる。絶縁膜ＳＰＺの成膜後、例えば、１０００℃で６０秒程度、ランプアニールなどの熱処理を施すこともできる。
【００４３】
次に、異方性エッチング技術により、絶縁膜ＳＰＺをエッチバック（エッチング、ドライエッチング、異方性エッチング）する。この絶縁膜ＳＰＺのエッチバック工程では、絶縁膜ＳＰＺの堆積膜厚の分だけ絶縁膜ＳＰＺを異方性エッチングすることにより、積層体ＬＭ１の両方の側面上に絶縁膜ＳＰＺを選択的に残し、他の領域の絶縁膜ＳＰＺを除去する。これにより、図６に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側面（側壁）上にサイドウォールスペーサ状に残存した絶縁膜ＳＰＺにより、側壁絶縁膜（側壁スペーサ）ＳＰが形成される。側壁絶縁膜ＳＰは、メモリゲート電極ＭＧの側面（側壁）上に、メモリゲート電極ＭＧの側面（側壁）に接するように、形成されている。絶縁膜ＳＰＺは、従って側壁絶縁膜ＳＰは、好ましくは酸窒化シリコン膜からなる。
【００４４】
次に、図７に示されるように、半導体基板ＳＢの主面に、絶縁膜ＺＦ１を形成する。絶縁膜ＺＦ１は、好ましくは酸化シリコン膜からなり、熱酸化法により形成することができる。絶縁膜ＳＰＺの形成膜厚は、例えば２〜４ｎｍ程度とすることができる。
【００４５】
絶縁膜ＺＦ１を熱酸化法により形成することで、半導体基板ＳＢの露出部（露出面）に選択的に酸化シリコン膜からなる絶縁膜ＺＦ１が形成される。このため、メモリセル領域１Ａにおいて積層体ＬＭ１で覆われない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面と、周辺回路領域１Ｂにおける半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面とに、絶縁膜ＺＦ１が形成される。なお、図７においては、素子分離領域ＳＴ上にも絶縁膜ＺＦ１が形成されているが、実際には、素子分離領域ＳＴ上には絶縁膜ＺＦ１は形成されない。絶縁膜ＺＦ１は、以降の種々の工程で、半導体基板ＳＢがダメージを受けるのを防ぐ機能を有している。
【００４６】
次に、図８に示されるように、半導体基板ＳＢの主面に、積層体ＬＭ１、側壁絶縁膜ＳＰおよび絶縁膜ＺＦ１を覆うように、絶縁膜ＺＦ２を形成する。絶縁膜ＺＦ２は、絶縁膜ＺＦ１とは異なる材料からなり、好ましくは窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＦ２の形成膜厚は、例えば５〜１５ｎｍ程度とすることができる。
【００４７】
絶縁膜ＺＦ２は、積層体ＬＭ１の上面（キャップ絶縁膜ＣＰ１の上面）上と、積層体ＬＭ１の側面上の側壁絶縁膜ＳＰ上と、メモリセル領域１Ａにおける半導体基板ＳＢ（ｐ型ウエルＰＷ１）上の絶縁膜ＺＦ１上と、周辺回路領域１Ｂにおける半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＺＦ１上と、素子分離領域ＳＴ上とに、形成される。絶縁膜ＺＦ２を形成すると、積層体ＬＭ１の側面上には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜が形成された状態になる。
【００４８】
また、絶縁膜ＺＦ２は、素子分離領域ＳＴ上にも形成される。このため、後述の材料膜ＺＦ３をエッチバックする際に、素子分離領域ＳＴ上に絶縁膜ＺＦ２が存在することで、素子分離領域ＳＴがエッチングされてしまうのを的確に防止することができる。また、後述の図３１のエッチング工程においても、素子分離領域ＳＴ上に絶縁膜ＺＦ２が存在することで、素子分離領域ＳＴがエッチングされてしまうのを的確に防止することができる。
【００４９】
次に、図９に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＺＦ２上に、メモリセル領域１Ａにおいては積層体ＬＭ１を覆うように、ダミー制御ゲート電極ＤＣＧ形成用の膜として材料膜ＺＦ３を形成（堆積）する。
【００５０】
材料膜ＺＦ３は、後述のダミー制御ゲート電極ＤＣＧを形成するための膜である。材料膜ＺＦ３は、メモリゲート電極ＭＧとは異なる材料からなり、従って、上記シリコン膜ＰＳ１とは異なる材料からなる。材料膜ＺＦ３は、絶縁膜であってもよく、好ましくは酸化シリコン膜からなる。例えばＴＥＯＳ酸化膜を材料膜ＺＦ３として好適に用いることができる。ここで、ＴＥＯＳ酸化膜とは、ＴＥＯＳ（tetraethoxysilane）を原料ガスとして用いて成膜した酸化シリコン膜に対応しており、ＣＶＤ法を用いて形成することができる。材料膜ＺＦ３の形成膜厚は、例えば４０〜８０ｎｍ程度とすることができる。
【００５１】
次に、異方性エッチング技術により、材料膜ＺＦ３をエッチバックする。
【００５２】
この材料膜ＺＦ３のエッチバック工程では、材料膜ＺＦ３の堆積膜厚の分だけ材料膜ＺＦ３を異方性エッチング（エッチバック）することにより、積層体ＬＭ１の両方の側面（側壁）上に、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜を介して材料膜ＺＦ３をサイドウォールスペーサ状に残し、他の領域の材料膜ＺＦ３を除去する。これにより、図１０に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側面のうち、一方の側面上に側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜を介してサイドウォールスペーサ状に残存した材料膜ＺＦ３により、ダミー制御ゲート電極ＤＣＧが形成される。また、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側面のうち、他方の側面上に側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜を介してサイドウォールスペーサ状に残存した材料膜ＺＦ３により、材料膜スペーサＺＳＰが形成される。ダミー制御ゲート電極ＤＣＧは、絶縁膜ＺＦ２上に、側壁絶縁膜ＳＰおよび絶縁膜ＺＦ２を介してメモリゲート電極ＭＧと隣り合うように形成される。なお、材料膜ＺＦ３のエッチバック工程を行うことにより、ダミー制御ゲート電極ＤＣＧと材料膜スペーサＺＳＰで覆われていない領域の絶縁膜ＺＦ２が露出される。ダミー制御ゲート電極ＤＣＧと材料膜スペーサＺＳＰとは、積層体ＬＭ１の互いに反対側の側面（側壁）上に、サイドウォールスペーサ状に形成される。すなわち、積層体ＬＭ１の両側のうちの一方の側にダミー制御ゲート電極ＤＣＧがサイドウォールスペーサ状に形成され、他方の側に材料膜スペーサＺＳＰがサイドウォールスペーサ状に形成される。
【００５３】
ダミー制御ゲート電極ＤＣＧは、ダミーのゲート電極（擬似的なゲート電極）であり、後で後述の制御ゲート電極ＣＧに置き換えられる。このため、ダミー制御ゲート電極ＤＣＧは、リプレイスメントゲート電極または置換用ゲート電極とみなすこともできる。つまり、ダミー制御ゲート電極ＤＣＧは、メモリセル用の制御ゲート電極ＣＧを形成するための置換用構造体である。ダミー制御ゲート電極ＤＣＧは、製造後の半導体装置で使用されるゲート電極ではないため、導電膜により形成されていても、絶縁膜により形成されていてもよい。従って、ダミー制御ゲート電極ＤＣＧを形成するための上記材料膜ＺＦ３は、導電膜であっても、絶縁膜であってもよい。なお、ダミー制御ゲート電極ＤＣＧは、導電膜により形成されていてもよいが、好ましくは絶縁膜により形成されており、酸化シリコン膜により形成されていれば特に好ましい。
【００５４】
材料膜スペーサＺＳＰは、材料膜ＺＦ３からなるサイドウォールスペーサとみなすこともできる。ダミー制御ゲート電極ＤＣＧと材料膜スペーサＺＳＰとは、積層体ＬＭ１の互いに反対側となる側面上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
【００５５】
ダミー制御ゲート電極ＤＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在し、絶縁膜ＺＦ１が半導体基板ＳＢ側に位置し、絶縁膜ＺＦ２がダミー制御ゲート電極ＤＣＧ側に位置している。また、ダミー制御ゲート電極ＤＣＧと積層体ＬＭ１との間には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜が介在し、側壁絶縁膜ＳＰが積層体ＬＭ１側に位置し、絶縁膜ＺＦ２がダミー制御ゲート電極ＤＣＧ側に位置している。
【００５６】
また、材料膜スペーサＺＳＰと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在し、絶縁膜ＺＦ１が半導体基板ＳＢ側に位置し、絶縁膜ＺＦ２がダミー制御ゲート電極ＤＣＧ側に位置している。また、材料膜スペーサＺＳＰと積層体ＬＭ１との間には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜が介在し、側壁絶縁膜ＳＰが積層体ＬＭ１側に位置し、絶縁膜ＺＦ２がダミー制御ゲート電極ＤＣＧ側に位置している。
【００５７】
次に、図１１に示されるように、半導体基板ＳＢの主面上に、すなわち、絶縁膜ＺＦ２上に、積層体ＬＭ１、ダミー制御ゲート電極ＤＣＧおよび材料膜スペーサＺＳＰを覆うように、絶縁膜ＺＦ４を形成する。
【００５８】
絶縁膜ＺＦ４は、好ましくは酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＦ４の形成膜厚は、例えば５〜１５ｎｍ程度とすることができる。絶縁膜ＺＦ４として、ＨＴＯ（High Temperature Oxide）膜を好適に用いることができる。
【００５９】
次に、図１２に示されるように、半導体基板ＳＢの主面上に、すなわち、絶縁膜ＺＦ４上に、ダミーゲート電極ＤＧＥ形成用の膜として、シリコン膜ＰＳ２を形成（堆積）する。
【００６０】
シリコン膜ＰＳ２は、ポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の形成膜厚は、例えば４０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、ポリシリコン膜からなるシリコン膜ＰＳ２に変えることもできる。
【００６１】
次に、図１２に示されるように、半導体基板ＳＢの主面上に、すなわちシリコン膜ＰＳ２上に、絶縁膜ＣＰＺ２を形成する。絶縁膜ＣＰＺ２は、好ましくは窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＣＰＺ２の形成膜厚は、例えば２０〜１００ｎｍ程度とすることができる。
【００６２】
次に、図１３に示されるように、メモリセル領域１Ａを露出しかつ周辺回路領域１Ｂを覆うようなフォトレジストパターン（図示せず）をフォトリソグラフィ技術を用いて絶縁膜ＣＰＺ２上に形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａの絶縁膜ＣＰＺ２およびシリコン膜ＰＳ２を順にエッチングして除去する。このエッチングには、等方性のドライエッチングを用いることができ、また、絶縁膜ＺＦ４をエッチングストッパ膜として機能させることができる。その後、上記フォトレジストパターンを除去してから、メモリセル領域１Ａの絶縁膜ＺＦ４をエッチングして除去し、図１３には、この段階が示されている。
【００６３】
メモリセル領域１Ａの絶縁膜ＺＦ４をエッチングする際には、ウェットエッチングまたは等方性のドライエッチングを用いることができ、ウェットエッチングとしては、例えば希釈フッ酸によるウェットエッチングを用いることができる。また、メモリセル領域１Ａの絶縁膜ＺＦ４をエッチングする際には、エッチング時間などを調整することにより、ダミー制御ゲート電極ＤＣＧができるだけエッチングされないようにすることが好ましい。
【００６４】
また、周辺回路領域１Ｂが上記フォトレジストパターンで覆われている状態でエッチングを行ったため、周辺回路領域１Ｂでは、図１３に示されるように、絶縁膜ＣＰＺ２、シリコン膜ＰＳ２、絶縁膜ＺＦ４、絶縁膜ＺＦ２および絶縁膜ＺＦ１は、エッチングされずに残存している。このため、周辺回路領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＺＦ１、絶縁膜ＺＦ２、絶縁膜ＺＦ４、シリコン膜ＰＳ２および絶縁膜ＣＰＺ２が下から順に形成（積層）された状態になっている。
【００６５】
次に、周辺回路領域１Ｂにおいて、シリコン膜ＰＳ２とシリコン膜ＰＳ２上の絶縁膜ＣＰＺ２との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ダミーゲート電極ＤＧＥとダミーゲート電極ＤＧＥ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２を形成する。
【００６６】
このパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、絶縁膜ＣＰＺ２上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるダミーゲート電極ＤＧＥ形成予定領域とに形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂの絶縁膜ＣＰＺ２およびシリコン膜ＰＳ２を順次エッチング（ドライエッチング）してパターニングする。シリコン膜ＰＳ２と絶縁膜ＣＰＺ２との積層膜をパターニングした後で、このフォトレジストパターンは除去される。図１４には、この段階が示されている。
【００６７】
このようにして、図１４に示されるように、周辺回路領域１Ｂに、パターニングされたシリコン膜ＰＳ２からなるダミーゲート電極ＤＧＥと、パターニングされた絶縁膜ＣＰＺ２からなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が形成される。
【００６８】
ダミーゲート電極ＤＧＥは、ダミーのゲート電極（擬似的なゲート電極）であり、後で後述のゲート電極ＧＥに置き換えられる。ダミーゲート電極ＤＧＥは、製造後の半導体装置で使用されるゲート電極ではない。このため、ダミーゲート電極ＤＧＥは、リプレイスメントゲート電極または置換用ゲート電極とみなすこともできる。つまり、ダミーゲート電極ＤＧＥは、周辺回路用のＭＩＳＦＥＴのゲート電極ＧＥを形成するための置換用構造体である。
【００６９】
周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧＥで覆われた部分以外の絶縁膜ＺＦ４、絶縁膜ＺＦ２および絶縁膜ＺＦ１は、シリコン膜ＰＳ２と絶縁膜ＣＰＺ２との積層膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７０】
従って、パターニングされたシリコン膜ＰＳ２からなるダミーゲート電極ＤＧＥが、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＺＦ１と絶縁膜ＺＦ２と絶縁膜ＺＦ４との積層膜を介して形成され、ダミーゲート電極ＤＧＥ上にダミーゲート電極ＤＧＥとほぼ同じ平面形状のキャップ絶縁膜ＣＰ２が形成された状態となる。ダミーゲート電極ＤＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、下から順に絶縁膜ＺＦ１と絶縁膜ＺＦ２と絶縁膜ＺＦ４との積層膜が介在している。
【００７１】
また、メモリセル領域１Ａが上記フォトレジストパターンで覆われている状態でエッチングを行ったため、メモリセル領域１Ａでは、図１４に示されるように、積層体ＬＭ１、ダミー制御ゲート電極ＤＣＧ、材料膜スペーサＺＳＰ、絶縁膜ＺＦ２、絶縁膜ＺＦ１、側壁絶縁膜ＳＰおよび絶縁膜ＭＺは、エッチングされずに残存している。
【００７２】
次に、図１５に示されるように、フォトリソグラフィ技術を用いて、ダミー制御ゲート電極ＤＣＧが覆われかつ材料膜スペーサＺＳＰが露出されるようなフォトレジストパターンＲＰ２を半導体基板ＳＢ上に形成する。周辺回路領域１Ｂ全体も、フォトレジストパターンＲＰ２で覆われている。それから、このフォトレジストパターンＲＰ２をエッチングマスクとしたエッチングにより、材料膜スペーサＺＳＰを除去する。この際、メモリセル領域１Ａにおいて、絶縁膜ＺＦ２をエッチングストッパ膜として機能させることができる。その後、このフォトレジストパターンＲＰ２を除去し、図１６にはこの段階が示されている。材料膜スペーサＺＳＰは除去されるが、ダミー制御ゲート電極ＤＣＧは、フォトレジストパターンＲＰ２で覆われていたので、エッチングされずに残存する。材料膜スペーサＺＳＰのエッチングには、ドライエッチングまたはウェットエッチングを用いることができ、例えば、希釈フッ酸によるウェットエッチングを用いることができる。
【００７３】
次に、図１７に示されるように、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）Ｅ１，Ｅ２，Ｅ３，Ｅ４を、イオン注入法を用いて形成する。
【００７４】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、ダミー制御ゲート電極ＤＣＧおよび積層体ＬＭ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入することで、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４を形成することができる。
【００７５】
この際、メモリセル領域１Ａにおいて、ｎ−型半導体領域Ｅ１は、ダミー制御ゲート電極ＤＣＧがマスクとして機能することにより、ダミー制御ゲート電極ＤＣＧの側面に自己整合して形成され、ｎ−型半導体領域Ｅ２は、積層体ＬＭ１がマスクとして機能することにより、積層体ＬＭ１の側面に自己整合して形成される。また、ｎ−型半導体領域Ｅ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２がマスクとして機能することにより、積層体ＬＭ２の一方の側面に自己整合して形成され、ｎ−型半導体領域Ｅ４は、積層体ＬＭ２の他方の側面に自己整合して形成される。
【００７６】
ｎ−型半導体領域Ｅ１とｎ−型半導体領域Ｅ２とｎ−型半導体領域Ｅ３，Ｅ４とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ−型半導体領域Ｅ１形成用のイオン注入と、ｎ−型半導体領域Ｅ２形成用のイオン注入と、ｎ−型半導体領域Ｅ３，Ｅ４形成用のイオン注入とで、イオン注入の条件を変えてもよい。また、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４を形成する前または後に、ハロー領域を形成するイオン注入や、あるいはポケット領域を形成するイオン注入を行うこともできる。また、ｎ−型半導体領域Ｅ３，Ｅ４を形成する前に、ダミーゲート電極ＤＧＥの両側面上に窒化シリコン膜からなる側壁絶縁膜を形成することもできる。
【００７７】
次に、積層体ＬＭ１およびダミー制御ゲート電極ＤＣＧの側面上と、ダミーゲート電極ＤＧＥの側面上とに、絶縁膜（絶縁体）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１，ＳＷ２，ＳＷ３を形成する。サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３は、側壁絶縁膜とみなすこともできる。サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３は、ダミー制御ゲート電極ＤＣＧとは異なる材料からなり、好ましくは窒化シリコン（窒化シリコン膜）からなる。
【００７８】
サイドウォールスペーサＳＷ１は、ダミー制御ゲート電極ＤＣＧの側面（側壁）のうち、側壁絶縁膜ＳＰおよび絶縁膜ＺＦ２を介して積層体ＬＭ１に隣接している側とは反対側の側面上に形成される。また、サイドウォールスペーサＳＷ２は、積層体ＬＭ１の側面（側壁）のうち、側壁絶縁膜ＳＰおよび絶縁膜ＺＦ２を介してダミー制御ゲート電極ＤＣＧに隣接している側とは反対側の側面上に形成される。また、サイドウォールスペーサＳＷ３は、積層体ＬＭ２の両側面上に形成される。すなわち、メモリゲート電極ＭＧ（積層体ＬＭ１）のダミー制御ゲート電極ＤＣＧに隣り合う側とは反対側にサイドウォールスペーサＳＷ２が形成され、ダミー制御ゲート電極ＤＣＧのメモリゲート電極ＭＧ（積層体ＬＭ１）に隣り合う側とは反対側にサイドウォールスペーサＳＷ１が形成され、ダミーゲート電極ＤＧＥ（積層体ＬＭ２）の両側にサイドウォールスペーサＳＷ３が形成される。
【００７９】
但し、サイドウォールスペーサＳＷ２と積層体ＬＭ１との間には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜が介在し、側壁絶縁膜ＳＰが積層体ＬＭ１側に位置し、絶縁膜ＺＦ２がサイドウォールスペーサＳＷ２側に位置している。また、サイドウォールスペーサＳＷ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在し、絶縁膜ＺＦ１が半導体基板ＳＢ側に位置し、絶縁膜ＺＦ２がサイドウォールスペーサＳＷ２側に位置している。また、サイドウォールスペーサＳＷ１は、ダミー制御ゲート電極ＤＣＧに隣接しており、サイドウォールスペーサＳＷ１とダミー制御ゲート電極ＤＣＧとは互いに接している。また、サイドウォールスペーサＳＷ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在し、絶縁膜ＺＦ１が半導体基板ＳＢ側に位置し、絶縁膜ＺＦ２がサイドウォールスペーサＳＷ１側に位置している。
【００８０】
サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３形成工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、積層体ＬＭ１，ＬＭ２およびダミー制御ゲート電極ＤＣＧを覆うように、サイドウォールスペーサ形成用の絶縁膜（好ましくは窒化シリコン膜）をＣＶＤ法などを用いて堆積してから、この絶縁膜をエッチバック（異方性エッチング）する。このエッチバックにより、積層体ＬＭ１およびダミー制御ゲート電極ＤＣＧの側面上と、ダミーゲート電極ＤＧＥの側面上とに、選択的にこの絶縁膜が残存して、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３が形成され、他の領域の絶縁膜（サイドウォールスペーサ形成用の絶縁膜）は除去される。このエッチバック工程において、ダミー制御ゲート電極ＤＣＧやサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３で覆われずに露出する部分の絶縁膜ＺＦ２，ＺＦ１も、除去され得る。
【００８１】
なお、図１８には、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を形成する際に、ダミー制御ゲート電極ＤＣＧやサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３で覆われずに露出する部分の絶縁膜ＺＦ２，ＺＦ１が除去された場合が示されている。他の形態として、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を形成する際に、ダミー制御ゲート電極ＤＣＧやサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３で覆われずに露出する部分の絶縁膜ＺＦ２，ＺＦ１または絶縁膜ＺＦ１が、除去されずに残存する場合もあり得る。そのような場合でも、後述の金属シリサイド層ＳＬを形成する直前（すなわち金属シリサイド層ＳＬ形成用の金属膜を形成する直前）までには、ダミー制御ゲート電極ＤＣＧやサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３で覆われずに露出する部分の絶縁膜ＺＦ２，ＺＦ１を除去して、後述のｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の上面を露出させておく必要がある。これにより、後述のｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の露出面に後述の金属シリサイド層ＳＬを的確に形成することができる。
【００８２】
また、メモリセル領域１ＡのサイドウォールスペーサＳＷ１，ＳＷ２の各幅（厚さ）Ｗ１，Ｗ２と、周辺回路領域１ＢのサイドウォールスペーサＳＷ３の幅（厚さ）Ｗ３とは、互いに同じにすることができるが、互いに異なる場合もあり得る。なお、サイドウォールスペーサＳＷ１，ＳＷ２の各幅Ｗ１，Ｗ２は、メモリゲート電極ＭＧのゲート長方向におけるサイドウォールスペーサＳＷ１，ＳＷ２の各幅（寸法）に対応し、サイドウォールスペーサＳＷ３の幅Ｗ３は、後で形成されるゲート電極ＧＥのゲート長方向におけるサイドウォールスペーサＳＷ３の幅（寸法）に対応している。
【００８３】
例えば、メモリセル領域１ＡのサイドウォールスペーサＳＷ１の幅Ｗ１およびサイドウォールスペーサＳＷ２の幅Ｗ２を、周辺回路領域１ＢのサイドウォールスペーサＳＷ３の幅Ｗ３より大きくすることもでき、その場合のサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３形成工程の一例を、図１９〜図２１を参照して以下に説明する。
【００８４】
すなわち、図１９に示されるように、半導体基板ＳＢの主面上に、積層体ＬＭ１、ダミー制御ゲート電極ＤＣＧおよび積層体ＬＭ２を覆うように、絶縁膜ＺＭ１をＣＶＤ法などを用いて形成してから、絶縁膜ＺＭ１上に絶縁膜ＺＭ２をＣＶＤ法などを用いて形成する。絶縁膜ＺＭ１と絶縁膜ＺＭ２とは互いに異なる材料からなり、絶縁膜ＺＭ１は、好ましくは窒化シリコン膜からなり、絶縁膜ＺＭ２は、好ましくは酸化シリコン膜からなる。それから、異方性エッチング技術により、絶縁膜ＺＭ２をエッチバックすることにより、図２０に示されるように、絶縁膜ＺＭ１の側面上に、側壁絶縁膜ＺＭ２ａを形成する。この側壁絶縁膜ＺＭ２ａは、絶縁膜ＺＭ１の側面上にサイドウォールスペーサ状に残存する絶縁膜ＺＭ２からなる。この際の絶縁膜ＺＭ２のエッチバックは、絶縁膜ＺＭ２よりも絶縁膜ＺＭ１がエッチングされにくい条件で行うため、エッチバック終了後も、絶縁膜ＺＭ１は層状に残存している。ここで、側壁絶縁膜ＺＭ２ａが形成される絶縁膜ＺＭ１の側面は、絶縁膜ＺＭ１の表面のうち、積層体ＬＭ１、ダミー制御ゲート電極ＤＣＧおよび積層体ＬＭ２の側面に対応する側面である。
【００８５】
それから、メモリセル領域１Ａを覆いかつ周辺回路領域１Ｂを露出するようなフォトレジストパターン（図示せず）を形成してから、周辺回路領域１Ｂの側壁絶縁膜ＺＭ２ａをエッチングして除去する。この際、メモリセル領域１Ａはフォトレジストパターンで覆われているため、メモリセル領域１Ａの側壁絶縁膜ＺＭ２ａは、エッチングされずに残存する。その後、フォトレジストパターンを除去し、図２１には、この段階が示されている。
【００８６】
それから、絶縁膜ＺＭ１および側壁絶縁膜ＺＭ２ａをエッチバックする。このエッチバックは、異方性のエッチングを行うが、異方性のエッチングだけでなく、サイドエッチング（等方性のエッチング）も生じるように、エッチング条件を調整する。また、側壁絶縁膜ＺＭ２ａと絶縁膜ＺＭ１との両方がエッチングされるような条件で、エッチバックを行う。このエッチバックを行うと、上記図１８に示されるように、積層体ＬＭ１およびダミー制御ゲート電極ＤＣＧの側面上とダミーゲート電極ＤＧＥの側面上とに残存する絶縁膜ＺＭ１により、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３が形成される。
【００８７】
図２１の構造を得た後で行うエッチバックでは、異方性のエッチングだけでなく、サイドエッチングが行われる場合がある。周辺回路領域１Ｂにおいては、積層体ＬＭ２の側面上の絶縁膜ＺＭ１もサイドエッチングが行われ、サイドウォールスペーサＳＷ３の幅Ｗ３は、絶縁膜ＺＭ１の成膜時の厚さよりも、ある程度小さくなる場合がある。一方、メモリセル領域１Ａにおいては、側壁絶縁膜ＺＭ２ａが除去されるまでは、絶縁膜ＺＭ１はサイドエッチングされずにすむため、サイドウォールスペーサＳＷ１，ＳＷ２の幅Ｗ１，Ｗ２は、絶縁膜ＺＭ１の成膜時の厚さに近い値になる。このため、メモリセル領域１ＡのサイドウォールスペーサＳＷ１の幅Ｗ１およびサイドウォールスペーサＳＷ２の幅Ｗ２を、周辺回路領域１ＢのサイドウォールスペーサＳＷ３の幅Ｗ３よりも大きくすることができる（すなわちＷ１＞Ｗ３かつＷ２＞Ｗ３）。
【００８８】
なお、絶縁膜ＺＭ２を形成することなく、絶縁膜ＺＭ１を異方性エッチング技術でエッチバックした場合は、サイドウォールスペーサＳＷ１の幅Ｗ１とサイドウォールスペーサＳＷ２の幅Ｗ２とサイドウォールスペーサＳＷ３の幅Ｗ３とをほぼ同じにすることができる（すなわちＷ１＝Ｗ２＝Ｗ３）。
【００８９】
また、大きな幅（Ｗ３）のサイドウォールスペーサＳＷ３を有する高耐圧用ＭＩＳＦＥＴと、それよりも小さな幅（Ｗ３）のサイドウォールスペーサＳＷ３を有する低耐圧用ＭＩＳＦＥＴとを、周辺回路領域１Ｂに混載させる場合もある。そのような場合には、メモリセル領域１ＡのサイドウォールスペーサＳＷ１，ＳＷ２の幅（Ｗ１，Ｗ２）を、周辺回路領域１Ｂの高耐圧用ＭＩＳＦＥＴで使用されるサイドウォールスペーサＳＷ３の幅（Ｗ３）と同じにすることもできる。
【００９０】
このようにして、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を形成することができる。
【００９１】
次に、図２２に示されるように、ｎ＋型半導体領域（ソース・ドレイン領域）Ｈ１，Ｈ２，Ｈ３，Ｈ４を、イオン注入法を用いて形成する。
【００９２】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、ダミー制御ゲート電極ＤＣＧおよび積層体ＬＭ１，ＬＭ２とそれらの側面上のサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３とをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入する。これにより、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４を形成することができる。この際、ｎ＋型半導体領域Ｈ１は、メモリセル領域１Ａにおいて、ダミー制御ゲート電極ＤＣＧとその側面上のサイドウォールスペーサＳＷ１とがマスクとして機能することにより、ダミー制御ゲート電極ＤＣＧの側面上のサイドウォールスペーサＳＷ１に自己整合して形成される。また、ｎ＋型半導体領域Ｈ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１とその側面上のサイドウォールスペーサＳＷ２とがマスクとして機能することにより、積層体ＬＭ１の側面上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ＋型半導体領域Ｈ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２とサイドウォールスペーサＳＷ３とがマスクとして機能することにより、積層体ＬＭ２のドレイン側の側面上のサイドウォールスペーサＳＷ３に自己整合して形成され、ｎ＋型半導体領域Ｈ４は、積層体ＬＭ２のソース側の側面上のサイドウォールスペーサＳＷ３に自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域Ｈ１とｎ＋型半導体領域Ｈ２とｎ＋型半導体領域Ｈ３とｎ＋型半導体領域Ｈ４とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００９３】
このようにして、ｎ−型半導体領域Ｅ１とｎ＋型半導体領域Ｈ１とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域（後述の半導体領域ＭＤに対応）が形成され、ｎ−型半導体領域Ｅ２とｎ＋型半導体領域Ｈ２とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域（後述の半導体領域ＭＳに対応）が形成される。ｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域Ｅ３とｎ＋型半導体領域Ｈ３とにより、周辺回路用のＭＩＳＦＥＴのドレイン領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域Ｅ４とｎ＋型半導体領域Ｈ４とにより、周辺回路用のＭＩＳＦＥＴのソース領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４よりも不純物濃度が高くかつ接合深さが深い。
【００９４】
次に、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４およびｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００９５】
このようにして、メモリセル領域１Ａに、不揮発性メモリのメモリセルのメモリゲート電極ＭＧとソース・ドレイン領域とが形成され、周辺回路領域１ＢにＭＩＳＦＥＴのソース・ドレイン領域が形成される。しかしながら、メモリセル領域１Ａにおいて、最終的に使用する制御ゲート電極ＣＧはまだ形成されておらず、また、周辺回路領域１Ｂにおいて、最終的に使用するゲート電極ＧＥは、まだ形成されていない。
【００９６】
次に、図２３に示されるように、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の上面上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層ＳＬを形成する。
【００９７】
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、半導体基板ＳＢの主面上に、積層体ＬＭ１，ＬＭ２、ダミー制御ゲート電極ＤＣＧおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の各上部を上記金属膜と反応させる。これにより、図２３に示されるように、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４およびメモリゲート電極ＭＧの各上部（表層部分）に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図２３には、この段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。金属シリサイド層ＳＬ形成用の上記金属膜がコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層からなり、上記金属膜がニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層からなり、上記金属膜がニッケル白金合金膜の場合は、金属シリサイド層ＳＬは白金添加ニッケルシリサイド層からなる。
【００９８】
なお、メモリゲート電極ＭＧの上面はキャップ絶縁膜ＣＰ１で覆われ、メモリゲート電極ＭＧの側面は、側壁絶縁膜ＳＰなどで覆われているため、メモリゲート電極ＭＧは金属シリサイド層ＳＬ形成用の金属膜とは接触せず、メモリゲート電極ＭＧの表面には金属シリサイド層ＳＬは形成されない。また、ダミーゲート電極ＤＧＥの上面はキャップ絶縁膜ＣＰ１で覆われ、ダミーゲート電極ＤＧＥの側面は、サイドウォールスペーサＳＷ３で覆われているため、ダミーゲート電極ＤＧＥは金属シリサイド層ＳＬ形成用の金属膜とは接触せず、ダミーゲート電極ＤＧＥの表面には金属シリサイド層ＳＬは形成されない。また、ダミー制御ゲート電極ＤＣＧを絶縁膜（好ましくは酸化シリコン膜）により形成しておけば、ダミー制御ゲート電極ＤＣＧの表面には、金属シリサイド層ＳＬは形成されない。
【００９９】
このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の各上部に金属シリサイド層ＳＬを自己整合的に形成し、ソース、ドレインの抵抗を低減することができる。
【０１００】
次に、図２４に示されるように、半導体基板ＳＢの主面上に、積層体ＬＭ１（メモリゲート電極ＭＧ）、ダミー制御ゲート電極ＤＣＧ、積層体ＬＭ２（ダミーゲート電極ＤＧＥ）およびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、層間絶縁膜として絶縁膜ＳＺを形成（堆積）する。
【０１０１】
絶縁膜ＳＺとしては、単層の絶縁膜または積層絶縁膜を用いることができる。ここで、積層絶縁膜とは、複数の絶縁膜を積層した絶縁膜に対応している。絶縁膜ＳＺとしては、絶縁膜ＳＺ１と、絶縁膜ＳＺ１上に形成されかつ絶縁膜ＳＺ１とは異なる材料からなる絶縁膜ＳＺ２との積層膜を、好適用いることができ、その場合が図２４に示されている。すなわち、図２４の場合は、半導体基板ＳＢの主面上に、積層体ＬＭ１，ＬＭ２、ダミー制御ゲート電極ＤＣＧおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、絶縁膜ＳＺ１を形成し、その後、絶縁膜ＳＺ１上に絶縁膜ＳＺ２を形成する。
【０１０２】
絶縁膜ＳＺ１と絶縁膜ＳＺ２とは互いに異なる材料からなるが、絶縁膜ＳＺ１は、好ましくは窒化シリコン膜からなり、絶縁膜ＳＺ２は、好ましくは酸化シリコン膜からなる。絶縁膜ＳＺ１は、後述のコンタクトホールＣＴを形成する際の絶縁膜ＳＺ１のエッチング工程で、エッチングストッパとして機能することができる。
【０１０３】
絶縁膜ＳＺ２は、好ましくは酸化シリコン膜からなるが、例えばＯ３−ＴＥＯＳ酸化膜またはプラズマＴＥＯＳ酸化膜を好適に用いることができる。ここで、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）ガスとＴＥＯＳガスとを原料ガスとして用いて熱ＣＶＤ法により成膜した酸化シリコン膜に対応している。また、プラズマＴＥＯＳ酸化膜とは、ＴＥＯＳガスを原料ガスとして用いてプラズマＣＶＤ法により成膜した酸化シリコン膜に対応している。
【０１０４】
絶縁膜ＳＺ２の膜厚は、絶縁膜ＳＺ１の膜厚よりも厚い。絶縁膜ＳＺ１の形成膜厚は、例えば１０〜４０ｎｍ程度とすることができ、絶縁膜ＳＺ２の形成膜厚は、例えば５０〜１５０ｎｍ程度とすることができる。絶縁膜ＳＺ１，ＳＺ２は、それぞれＣＶＤ法により形成することができる。
【０１０５】
次に、絶縁膜ＳＺの上面、すなわち絶縁膜ＳＺ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する。この研磨工程を、以下では「図２５の研磨工程」と称することとする。この図２５の研磨工程により、図２５に示されるように、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥの各上面が露出される。
【０１０６】
図２５の研磨工程では、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥの各上面が露出するまで、絶縁膜ＳＺ（すなわち絶縁膜ＳＺ２，ＳＺ１）を研磨する。このため、図２５の研磨工程では、キャップ絶縁膜ＣＰ１，ＣＰ２も研磨されて除去され、また、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３の各上部も研磨され得る。
【０１０７】
なお、図２５の研磨工程では、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥの各上面が露出するまで研磨処理を行うが、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥのそれぞれの一部（上部）が、図２５の研磨工程で研磨されて除去される場合もあり得る。そのような場合であっても、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥのそれぞれの他部（上部以外）は残存する。いずれにしても、図２５の研磨工程を行うと、絶縁膜ＳＺから、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧおよびダミーゲート電極ＤＧＥの各表面（上面）が露出した状態になる。また、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３の各表面（上面）も露出した状態になる。
【０１０８】
また、図２５の研磨工程では金属シリサイド層（ＳＬ）を研磨しなくて済むので、研磨工程を行いやすくなる。すなわち、本実施の形態とは異なり、メモリゲート電極ＭＧとダミーゲート電極ＤＧＥとダミー制御ゲート電極ＤＣＧとのうちのいずれか１つ以上において、上部に金属シリサイド層ＳＬが形成されていた場合には、図２５の研磨工程で金属シリサイド層ＳＬも研磨しなければならず、スクラッチの問題が発生する懸念がある。それに対して、本実施の形態では、キャップ絶縁膜ＣＰ１，ＣＰ２によってメモリゲート電極ＭＧおよびダミーゲート電極ＤＧＥの上部に金属シリサイド層ＳＬが形成されないようにし、また、ダミー制御ゲート電極ＤＣＧを絶縁体により形成することで、ダミー制御ゲート電極ＤＣＧの上部に金属シリサイド層ＳＬが形成されないようにしている。これにより、図２５の研磨工程では金属シリサイド層ＳＬを研磨しなくて済むので、金属シリサイド層ＳＬを研磨することに起因したスクラッチの懸念を解消することができる。
【０１０９】
次に、図２６に示されるように、半導体基板ＳＢの主面上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＳＺ上に、メモリゲート電極ＭＧ、ダミー制御ゲート電極ＤＣＧ、ダミーゲート電極ＤＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、保護用の絶縁膜ＨＺを形成する。
【０１１０】
絶縁膜ＨＺは、好ましくは酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。例えばプラズマＴＥＯＳ酸化膜を絶縁膜ＨＺとして好適に用いることができる。絶縁膜ＨＺの形成膜厚は、例えば５〜１０ｎｍ程度とすることができる。
【０１１１】
次に、図２６に示されるように、絶縁膜ＨＺ上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ３を形成する。フォトレジストパターンＲＰ３は、周辺回路領域１Ｂを露出し、かつ、メモリセル領域１Ａを覆っている。
【０１１２】
次に、図２７に示されるように、フォトレジストパターンＲＰ３をエッチングマスクとして用いて絶縁膜ＨＺをエッチングすることにより、周辺回路領域１Ｂの絶縁膜ＨＺを除去する。この際、メモリセル領域１Ａの絶縁膜ＨＺは、フォトレジストパターンＲＰ３で覆われているため、エッチングされずに残存する。このため、絶縁膜ＳＺ上に、メモリセル領域１Ａを覆い、かつ周辺回路領域１Ｂを露出するような絶縁膜ＨＺが形成された状態になる。従って、この段階では、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧは、絶縁膜ＨＺで覆われているため露出しておらず、一方、周辺回路領域１Ｂにおいては、ダミーゲート電極ＤＧＥの上面は、絶縁膜ＨＺで覆われずに露出した状態になる。
【０１１３】
次に、フォトレジストパターンＲＰ３を除去してから、図２８に示されるように、ダミーゲート電極ＤＧＥをエッチングして除去する。この工程を、以下では「図２８のエッチング工程」と称することとする。
【０１１４】
図２８のエッチング工程は、ダミーゲート電極ＤＧＥに比べて、絶縁膜ＨＺ、絶縁膜ＳＺ（ＳＺ１，ＳＺ２）、サイドウォールスペーサＳＷ３および絶縁膜ＺＦ１，ＺＦ２，ＺＦ４がエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、図２８のエッチング工程で、ダミーゲート電極ＤＧＥを選択的にエッチングすることができる。ダミーゲート電極ＤＧＥがシリコン（上記シリコン膜ＰＳ２）により形成されていれば、図２８のエッチング工程において、ダミーゲート電極ＤＧＥの高いエッチング選択比を確保しやすいため好ましい。図２８のエッチング工程は、ダミーゲート電極ＤＧＥの上面が露出し、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧは露出していない状態で行われるため、ダミーゲート電極ＤＧＥが選択的にエッチングされて除去され、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧはエッチングされずに残存する。
【０１１５】
図２８のエッチング工程でダミーゲート電極ＤＧＥが除去されたことにより、溝（凹部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ダミーゲート電極ＤＧＥが除去された領域であり、ダミーゲート電極ＤＧＥを除去するまでダミーゲート電極ＤＧＥが存在していた領域に対応している。溝ＴＲ１の底面は、絶縁膜ＺＦ４の上面により形成され、溝ＴＲ１の側面は、サイドウォールスペーサＳＷ３により形成されている。
【０１１６】
次に、図２９に示されるように、メモリセル領域１Ａの絶縁膜ＨＺ（酸化シリコン膜）をエッチングして除去する。これにより、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧの上面が露出される。また、このエッチングにより、溝ＴＲ１の底部で露出する絶縁膜ＺＦ４（酸化シリコン膜）も除去され得る。
【０１１７】
なお、ここでは、メモリセル領域１Ａと周辺回路領域１Ｂの両方に絶縁膜ＨＺを形成してから、周辺回路領域１Ｂの絶縁膜ＨＺを除去し、その後、フォトレジストパターンＲＰ３を除去してから、ダミーゲート電極ＤＧＥを除去して溝ＴＲ１を形成し、その後、メモリセル領域１Ａの絶縁膜ＨＺを除去する場合について説明した。他の形態として、絶縁膜ＨＺを形成せずに、メモリセル領域１Ａを覆う上記フォトレジストパターンＲＰ３を絶縁膜ＳＺ上に形成してから、ダミーゲート電極ＤＧＥを除去して溝ＴＲ１を形成し、その後、上記フォトレジストパターンＲＰ３を除去する場合もあり得る。いずれにしても、周辺回路領域１Ｂにおいてはダミー制御ゲート電極ＤＣＧが除去されて溝ＴＲ１が形成され、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧは残存するが、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧの各上面が露出された状態になる。
【０１１８】
次に、図３０に示されるように、絶縁膜ＳＺ上に、フォトリソグラフィ法を用いて、マスク層としてのフォトレジストパターン（レジストパターン）ＲＰ４を形成する。
【０１１９】
フォトレジストパターンＲＰ４は、メモリセル領域１Ａおよび周辺回路領域１Ｂに形成されるが、周辺回路領域１Ｂにおいては全体にフォトレジストパターンＲＰ４が形成される。このため、フォトレジストパターンＲＰ４を形成すると、溝ＴＲ１内は、フォトレジストパターンＲＰ４で埋め込まれた状態になる。周辺回路領域１Ｂにおいて、絶縁膜ＳＺ、サイドウォールスペーサＳＷ３および絶縁膜ＺＦ２は、フォトレジストパターンＲＰ４で覆われているため、露出されない。
【０１２０】
フォトレジストパターンＲＰ４は、メモリセル領域１Ａにも形成されている。しかしながら、フォトレジストパターンＲＰ４は、メモリセル領域１Ａ内に開口部ＯＰを有している。フォトレジストパターンＲＰ４の開口部ＯＰからは、メモリゲート電極ＭＧの上面の少なくとも一部と、ダミー制御ゲート電極ＤＣＧの上面の少なくとも一部とが露出されている。メモリセル領域１Ａにおいて、絶縁膜ＳＺ（特に絶縁膜ＳＺ２）は、フォトレジストパターンＲＰ４で覆われており、露出されない。サイドウォールスペーサＳＷ１は、フォトレジストパターンＲＰ４の開口部ＯＰから露出される場合と露出されない場合とがあり得、また、サイドウォールスペーサＳＷ２も、フォトレジストパターンＲＰ４の開口部ＯＰから露出される場合と露出されない場合とがあり得る。
【０１２１】
次に、図３１に示されるように、フォトレジストパターンＲＰ４の開口部ＯＰから露出されるダミー制御ゲート電極ＤＣＧを、エッチングして除去する。この工程を、以下では「図３１のダミー制御ゲート電極ＤＣＧのエッチング工程」または「図３１のエッチング工程」と称することとする。図３１のダミー制御ゲート電極ＤＣＧのエッチング工程の後、図３２に示されるように、フォトレジストパターンＲＰ４を除去する。
【０１２２】
図３１のダミー制御ゲート電極ＤＣＧのエッチング工程は、ウェットエッチングまたは等方性のドライエッチングを用いることができ、ウェットエッチングとしては、例えば希釈フッ酸によるウェットエッチングを用いることができる。
【０１２３】
図３１のエッチング工程は、ダミー制御ゲート電極ＤＣＧに比べて、メモリゲート電極ＭＧがエッチングされにくい条件で、エッチングを行う。すなわち、図３１のエッチング工程は、ダミー制御ゲート電極ＤＣＧのエッチング速度よりもメモリゲート電極ＭＧのエッチング速度が遅くなるような条件で、エッチングを行う。これにより、ダミー制御ゲート電極ＤＣＧを選択的に除去し、メモリゲート電極ＭＧのエッチングを抑制または防止してメモリゲート電極ＭＧを残存させることができる。
【０１２４】
フォトレジストパターンＲＰ４の開口部ＯＰから、ダミー制御ゲート電極ＤＣＧとメモリゲート電極ＭＧの両方が露出した状態で、ダミー制御ゲート電極ＤＣＧをエッチングして除去しようとすると、メモリゲート電極ＭＧまでもエッチングされてしまう懸念がある。しかしながら、本実施の形態では、ダミー制御ゲート電極ＤＣＧとメモリゲート電極ＭＧとを、互いに異なる材料により形成するとともに、図３１のエッチング工程では、ダミー制御ゲート電極ＤＣＧに比べてメモリゲート電極ＭＧがエッチングされにくい条件で、エッチングを行う。これにより、フォトレジストパターンＲＰ４の開口部ＯＰから、ダミー制御ゲート電極ＤＣＧとメモリゲート電極ＭＧの両方が露出した状態でエッチングを行っても、ダミー制御ゲート電極ＤＣＧを選択的にエッチングして除去できるとともに、メモリゲート電極ＭＧについてはエッチングを抑制または防止してメモリゲート電極ＭＧを的確に残存させることができる。
【０１２５】
図３１のエッチング工程でダミー制御ゲート電極ＤＣＧを高い選択比でエッチングできるように、ダミー制御ゲート電極ＤＣＧとメモリゲート電極ＭＧとの各材料を選択することが望ましい。メモリゲート電極ＭＧについては、メモリトランジスタのゲート電極としての機能と信頼性の観点から、メモリゲート電極ＭＧは、シリコン（上記シリコン膜ＰＳ１）からなることが好まく、また、ダミー制御ゲート電極ＤＣＧについては、メモリゲート電極ＭＧがシリコンからなる場合に高い選択比でエッチング可能な材料という観点で、酸化シリコンからなることが好ましい。メモリゲート電極ＭＧがシリコンからなり、かつ、ダミー制御ゲート電極ＤＣＧが酸化シリコンからなる場合は、図３１のエッチング工程で、メモリゲート電極ＭＧのエッチングを抑制または防止しながらダミー制御ゲート電極ＤＣＧを選択的にエッチングすることができ、エッチングには、希釈フッ酸を用いたウェットエッチングを好適に用いることができる。
【０１２６】
また、図３１のエッチング工程では、エッチング中にサイドウォールスペーサＳＷ１，ＳＷ２が露出される可能性がある。例えば、開口部ＯＰからサイドウォールスペーサＳＷ１，ＳＷ２の一方または両方が露出する場合があり得る。また、エッチング中にダミー制御ゲート電極ＤＣＧが除去されると、サイドウォールスペーサＳＷ１の側面（ダミー制御ゲート電極ＤＣＧに隣接していた側面）が露出される。
【０１２７】
このため、図３１のエッチング工程では、ダミー制御ゲート電極ＤＣＧに比べて、サイドウォールスペーサＳＷ１，ＳＷ２がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、図３１のエッチング工程は、ダミー制御ゲート電極ＤＣＧのエッチング速度よりもサイドウォールスペーサＳＷ１，ＳＷ２のエッチング速度が遅くなるような条件で、エッチングを行うことが好ましい。これにより、ダミー制御ゲート電極ＤＣＧを選択的に除去し、サイドウォールスペーサＳＷ１，ＳＷ２のエッチングを抑制または防止することができる。
【０１２８】
このため、サイドウォールスペーサＳＷ１，ＳＷ２はダミー制御ゲート電極ＤＣＧとは異なる材料からなり、ダミー制御ゲート電極ＤＣＧを高い選択比でエッチングできるように、ダミー制御ゲート電極ＤＣＧとサイドウォールスペーサＳＷ１，ＳＷ２との各材料を選択することが望ましい。この観点で、ダミー制御ゲート電極ＤＣＧは酸化シリコンからなり、サイドウォールスペーサＳＷ１，ＳＷ２は窒化シリコンからなることが好ましい。
【０１２９】
また、図３１のダミー制御ゲート電極ＤＣＧのエッチング工程では、エッチング中にダミー制御ゲート電極ＤＣＧが除去されると、絶縁膜ＺＦ２の表面（ダミー制御ゲート電極ＤＣＧに接していた部分の絶縁膜ＺＦ２の表面）が露出される。
【０１３０】
このため、図３１のエッチング工程では、ダミー制御ゲート電極ＤＣＧに比べて、絶縁膜ＺＦ２がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、図３１のエッチング工程は、ダミー制御ゲート電極ＤＣＧのエッチング速度よりも絶縁膜ＺＦ２のエッチング速度が遅くなるような条件で、エッチングを行うことが好ましい。これにより、ダミー制御ゲート電極ＤＣＧを選択的に除去し、絶縁膜ＺＦ２のエッチングを抑制または防止することができる。
【０１３１】
このため、絶縁膜ＺＦ２はダミー制御ゲート電極ＤＣＧとは異なる材料からなり、ダミー制御ゲート電極ＤＣＧを高い選択比でエッチングできるように、ダミー制御ゲート電極ＤＣＧと絶縁膜ＺＦ２との各材料を選択することが望ましい。この観点で、ダミー制御ゲート電極ＤＣＧは酸化シリコンからなり、絶縁膜ＺＦ２は窒化シリコンからなることが好ましい。
【０１３２】
従って、メモリゲート電極ＭＧがシリコンからなり、ダミー制御ゲート電極ＤＣＧが酸化シリコンからなり、サイドウォールスペーサＳＷ１，ＳＷ２が窒化シリコンからなり、かつ、絶縁膜ＺＦ２が窒化シリコンからなることが好ましい。この場合、図３１のエッチング工程で、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷ１，ＳＷ２および絶縁膜ＺＦ２のエッチングを抑制または防止しながら、ダミー制御ゲート電極ＤＣＧを選択的にエッチングすることができる。この際のエッチングには、希釈フッ酸を用いたウェットエッチングを好適に用いることができる。
【０１３３】
図３１のエッチング工程でダミー制御ゲート電極ＤＣＧが除去されたことにより、溝（凹部、窪み部）ＴＲ２が形成される。溝ＴＲ１は、ダミー制御ゲート電極ＤＣＧが除去された領域であり、ダミー制御ゲート電極ＤＣＧを除去するまでダミー制御ゲート電極ＤＣＧが存在していた領域に対応している。溝ＴＲ２の底面は、絶縁膜ＺＦ２の上面により形成される。溝ＴＲ２の一方の側面は、サイドウォールスペーサＳＷ１により形成され、溝ＴＲ２の他方の側面は、絶縁膜ＺＦ２により形成される。
【０１３４】
次に、図３３に示されるように、溝ＴＲ１，ＴＲ２の底部の絶縁膜ＺＦ２をエッチングして除去する。この際のエッチングには、異方性のドライエッチングを用いることが好ましい。これにより、溝ＴＲ１，ＴＲ２の底部で露出する絶縁膜ＺＦ２を選択的にエッチングして除去するとともに、溝ＴＲ２の側面を構成する部分の絶縁膜ＺＦ２がエッチングされるのを抑制または防止することができる。絶縁膜ＺＦ２をエッチングする際には、絶縁膜ＺＦ２に比べて、絶縁膜ＺＦ１がエッチングされにくい条件で、エッチングを行うことが好ましい。溝ＴＲ１，ＴＲ２の底部の絶縁膜ＺＦ２をエッチングして除去すると、溝ＴＲ１，ＴＲ２の底部で絶縁膜ＺＦ１が露出した状態になる。また、溝ＴＲ２の側面を構成する部分の絶縁膜ＺＦ２は、残存している。
【０１３５】
次に、図３３に示されるように、溝ＴＲ１，ＴＲ２の底部の絶縁膜ＺＦ１をエッチングして除去する。この際のエッチングには、ドライエッチングまたはウェットエッチングを用いることができるが、ウェットエッチングがより好ましく、これにより、溝ＴＲ１，ＴＲ２の底部で絶縁膜ＺＦ１が除去されて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）が露出した際に、半導体基板ＳＢが受けるダメージを抑制することができる。この際のウェットエッチングには、希釈フッ酸を用いたウェットエッチングを好適に用いることができる。
【０１３６】
絶縁膜ＺＦ１をエッチングする際には、絶縁膜ＺＦ１に比べて、絶縁膜ＺＦ２がエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、溝ＴＲ１，ＴＲ２の底部の絶縁膜ＺＦ１を選択的にエッチングするとともに、溝ＴＲ２の側面を構成する部分の絶縁膜ＺＦ２がエッチングされるのを抑制または防止することができる。
【０１３７】
このようにして、溝ＴＲ１，ＴＲ２の底部において、絶縁膜ＺＦ２，ＺＦ１が除去されて、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）が露出される。図３３には、この段階が示されている。
【０１３８】
次に、図３４に示されるように、半導体基板ＳＢの主面上に、すなわち溝ＴＲ１，ＴＲ２の内面（底面および側面）上を含む絶縁膜ＳＺ上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。絶縁膜ＨＫは、高誘電率絶縁膜からなる。それから、図３５に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１，ＴＲ２内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥを形成する。
【０１３９】
溝ＴＲ１，ＴＲ２において、溝ＴＲ１，ＴＲ２の底面および側面上に絶縁膜ＨＫが形成されるが、溝ＴＲ１，ＴＲ２は絶縁膜ＨＫでは完全には埋まらず、金属膜ＭＥを形成することにより、溝ＴＲ１，ＴＲ２は絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。
【０１４０】
絶縁膜ＨＫは、窒化シリコンよりも誘電率が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１４１】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。このため、絶縁膜ＨＫは、金属元素と酸素（Ｏ）とを構成元素として含む絶縁膜である。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。絶縁膜ＨＫの形成膜厚は、例えば１〜３ｎｍ程度とすることができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、ゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１４２】
また、溝ＴＲ１，ＴＲ２の底部の絶縁膜ＺＦ２，ＺＦ１を除去した後、絶縁膜ＨＫを形成する前に、溝ＴＲ１，ＴＲ２の底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層（図示せず）を形成し、その後に、絶縁膜ＨＫを形成することもできる。この場合、溝ＴＲ１，ＴＲ２の底部において、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層（図示せず）が介在することになる。この界面層は、熱酸化法などを用いて形成することができ、その膜厚は、例えば１〜２ｎｍ程度とすることができる。高誘電率膜である絶縁膜ＨＫを、半導体基板ＳＢの表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層を設けた場合、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成した場合は、後述の図４３において、制御ゲート電極ＣＧの下の絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間（界面）に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
【０１４３】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【０１４４】
金属膜ＭＥの好適な一例として、金属膜ＭＥを、窒化チタン（ＴｉＮ）膜と該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜とすることができる。この場合、まず絶縁膜ＨＫ上に例えば２〜３ｎｍ程度の窒化チタン膜を形成してから、その窒化チタン膜上に、溝ＴＲ１，ＴＲ２内を埋めるように、アルミニウム膜を形成することになる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極ＧＥおよび制御ゲート電極ＣＧの低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥおよび制御ゲート電極ＣＧにおけるゲート絶縁膜に接する部分（ここでは窒化チタン膜）の材料の仕事関数で、そのゲート電極（ＧＥ，ＣＧ）を備える各トランジスタのしきい値電圧を制御することができる。
【０１４５】
次に、図３６に示されるように、溝ＴＲ１，ＴＲ２の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。この工程を、以下では「図３６の工程」と称することとする。
【０１４６】
すなわち、図３６の工程では、溝ＴＲ１，ＴＲ２の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。すなわち、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
【０１４７】
このようにして、ダミーゲート電極ＤＧＥが除去された領域である溝ＴＲ１内に、絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥが形成される。また、ダミー制御ゲート電極ＤＣＧが除去された領域である溝ＴＲ２内に、絶縁膜ＨＫを介して、メタルゲート電極である制御ゲート電極ＣＧが形成される。絶縁膜ＨＫは、高誘電率絶縁膜であり、金属元素と酸素とを構成元素として含んでいる。
【０１４８】
溝ＴＲ１に埋め込まれた金属膜ＭＥが、周辺回路用のＭＩＳＦＥＴのゲート電極ＧＥとなり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。また、溝ＴＲ２に埋め込まれた金属膜ＭＥが、制御トランジスタの制御ゲート電極ＣＧとなり、溝ＴＲ２に埋め込まれた絶縁膜ＨＫが、制御トランジスタのゲート絶縁膜として機能する。
【０１４９】
本実施の形態では、ダミーゲート電極ＤＧＥを除去してゲート電極ＧＥに置き換え、このゲート電極ＧＥを周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極として用いている。このため、ダミーゲート電極ＤＧＥは、ゲート電極ＧＥを形成するための置換用構造体とみなすことができ、ゲート電極ＧＥは、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
【０１５０】
また、本実施の形態では、ダミー制御ゲート電極ＤＣＧを除去して制御ゲート電極ＣＧに置き換え、この制御ゲート電極ＣＧをメモリセル領域１Ａの制御トランジスタのゲート電極として用いている。このため、ダミー制御ゲート電極ＤＣＧは、制御ゲート電極ＣＧを形成するための置換用構造体とみなすことができ、制御ゲート電極ＣＧは、制御トランジスタを構成するゲート電極とみなすことができる。
【０１５１】
また、本実施の形態では、金属膜ＭＥを用いてゲート電極ＧＥおよび制御ゲート電極ＣＧを形成しているため、ゲート電極ＧＥおよび制御ゲート電極ＣＧをメタルゲート電極とすることができる。ゲート電極ＧＥおよび制御ゲート電極ＣＧをメタルゲート電極としたことで、ゲート電極ＧＥおよび制御ゲート電極ＣＧの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１５２】
周辺回路領域１Ｂにおいて、絶縁膜ＨＫは、溝ＴＲ１の底面上と側面上とに形成され、ゲート電極ＧＥは、底面および側面が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷ３との間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下の絶縁膜ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１５３】
メモリセル領域１Ａにおいて、絶縁膜ＨＫは、溝ＴＲ２の底面上と側面上とに形成され、制御ゲート電極ＣＧは、底面および側面が絶縁膜ＨＫに隣接する。制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＨＫが介在しており、制御ゲート電極ＣＧとサイドウォールスペーサＳＷ１との間には、絶縁膜ＨＫが介在し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、制御ゲート電極ＣＧ側から順に絶縁膜ＨＫと絶縁膜ＺＦ２と側壁絶縁膜ＳＰとが介在している。制御ゲート電極ＣＧの直下の絶縁膜ＨＫが制御トランジスタのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１５４】
次に、図３７に示されるように、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａを露出するような絶縁膜ＭＫを、絶縁膜ＳＺ上に形成する。絶縁膜ＭＫは、例えば、半導体基板ＳＢの主面上に、すなわち絶縁膜ＳＺ上に、メモリセル領域１Ａ全体と周辺回路領域１Ｂ全体とを覆うように絶縁膜（絶縁膜ＭＫ形成用の絶縁膜）をＣＶＤ法などを用いて形成してから、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＭＫを形成すると、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面は絶縁膜ＭＫで覆われずに露出した状態になり、ゲート電極ＧＥは、絶縁膜ＭＫで覆われることで露出していない状態になる。絶縁膜ＭＫは、酸化シリコン膜などからなり、例えばプラズマＴＥＯＳ酸化膜を用いることができ、その膜厚は、例えば５〜１０ｎｍ程度とすることができる。
【０１５５】
次に、図３８に示されるように、メモリゲート電極ＭＧの上部に、金属シリサイド層ＳＬ２を形成する。
【０１５６】
金属シリサイド層ＳＬ２は、いわゆるサリサイドプロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬ２を形成することができる。
【０１５７】
すなわち、まず、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面上を含む絶縁膜ＳＺ上に、金属シリサイド層ＳＬ２形成用の金属膜を形成する。この金属シリサイド層ＳＬ２形成用の金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、メモリゲート電極ＭＧの上部を、金属シリサイド層ＳＬ２形成用の金属膜と反応させる。これにより、図３８に示されるように、メモリゲート電極ＭＧの上部（上層部）に、金属シリサイド層ＳＬ２が形成される。その後、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）をウェットエッチングなどにより除去する。図３８にはこの段階の断面図が示されている。また、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）を除去した後に、更に熱処理を行うこともできる。未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）をウェットエッチングなどにより除去する際には、制御ゲート電極ＣＧのエッチングを抑制または防止することが好ましく、例えば、上記特許文献４に示されるエッチング液を用いることができる。金属シリサイド層ＳＬ２形成用の金属膜がコバルト膜の場合は、金属シリサイド層ＳＬ２はコバルトシリサイド層からなり、金属シリサイド層ＳＬ２形成用の金属膜がニッケル膜の場合は、金属シリサイド層ＳＬ２はニッケルシリサイド層からなる。また、金属シリサイド層ＳＬ２形成用の金属膜がニッケル白金合金膜の場合は、金属シリサイド層ＳＬは白金添加ニッケルシリサイド層からなる。
【０１５８】
このように、いわゆるサリサイドプロセスを行うことによって、メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ２を自己整合的に形成し、それによって、メモリゲート電極ＭＧの抵抗を低減することができる。
【０１５９】
次に、図３９に示されるように、半導体基板ＳＢの主面上に、層間絶縁膜として絶縁膜ＩＬ１を形成（堆積）する。絶縁膜ＩＬ１は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができ、例えばプラズマＴＥＯＳ酸化膜を用いることができる。絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ１の上面の平坦性を高めることもできる。
【０１６０】
メモリセル領域１Ａにおいては、絶縁膜ＩＬ１は、絶縁膜ＳＺ上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように形成され、周辺回路領域１Ｂにおいては、絶縁膜ＩＬ１は、絶縁膜ＭＫ上に形成される。
【０１６１】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１，ＭＫ，ＳＺをドライエッチングすることにより、図４０に示されるように、コンタクトホール（貫通孔）ＣＴを形成する。メモリセル領域１Ａにおいては、コンタクトホールＣＴは、絶縁膜ＩＬ１および絶縁膜ＳＺを貫通し、周辺回路領域１Ｂにおいては、コンタクトホールＣＴは、絶縁膜ＩＬ１、絶縁膜ＭＫおよび絶縁膜ＳＺを貫通している。
【０１６２】
なお、絶縁膜ＳＺを、絶縁膜ＳＺ１と絶縁膜ＳＺ１上の絶縁膜ＳＺ２との積層膜により形成していた場合には、絶縁膜ＳＺ１を、コンタクトホールＣＴ形成用のエッチング工程で、エッチングストッパ膜として機能させることができる。すなわち、上記フォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１，ＭＫ，ＳＺ２に比べて絶縁膜ＳＺ１がエッチングされにくい条件で、絶縁膜ＩＬ１，ＭＫ，ＳＺ２をドライエッチングしてコンタクトホールＣＴを形成し、絶縁膜ＳＺ１をエッチングストッパ膜として機能させることで、コンタクトホールＣＴの底部に絶縁膜ＳＺ１を残存させる。その後、絶縁膜ＩＬ１，ＭＫ，ＳＺ２に比べて絶縁膜ＳＺ１がエッチングされやすい条件で、コンタクトホールＣＴの底部の絶縁膜ＳＺ１をドライエッチングして除去する。これにより、コンタクトホールＣＴの底部で絶縁膜ＳＺ１が除去されて下地が露出した際のその下地のダメージを抑制または防止することができる。
【０１６３】
次に、図４１に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１６４】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底面および側壁上）を含む絶縁膜ＩＬ１上に、バリア導体膜を形成してから、そのバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴ内を埋めるように形成する。その後、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図４１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１６５】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上などに形成される。なお、図４１の断面図においては、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の各表面上の金属シリサイド層ＳＬがコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１６６】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線Ｍ１を形成する。この配線Ｍ１を、ダマシン技術を用いて形成する場合について説明する。
【０１６７】
まず、図４２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底面および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらにシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝以外の領域の銅めっき膜とシード層とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図４２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１６８】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１６９】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１７０】
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図４３および図４４を参照して説明する。
【０１７１】
図４３は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図４４は、メモリセルの等価回路図である。なお、図４３では、図面を簡略化するために、上記図４２の構造のうち、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ２および配線Ｍ１については、図示を省略している。
【０１７２】
図４３に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されている。
【０１７３】
図４３および図４４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１７４】
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。
【０１７５】
以下に、メモリセルＭＣの構成を具体的に説明する。
【０１７６】
図４３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されたメモリゲート電極ＭＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されてメモリゲート電極ＭＧと隣り合う制御ゲート電極ＣＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺと、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＨＫと、を有している。
【０１７７】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に側壁絶縁膜ＳＰ、絶縁膜ＺＦ２および絶縁膜ＨＫを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図４３や上記図１〜図４２の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して半導体基板ＳＢ上に形成され、制御ゲート電極ＣＧは絶縁膜ＨＫを介して半導体基板ＳＢ上に形成されている。
【０１７８】
メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、酸化シリコン膜ＭＺ１と窒化シリコン膜ＭＺ２と酸化シリコン膜ＭＺ３との積層膜からなる絶縁膜ＭＺが介在している。制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間には、絶縁膜ＨＫが介在しているが、この絶縁膜ＨＫは、制御ゲート電極ＣＧの下面に隣接する位置だけではなく、制御ゲート電極ＣＧの両側面に隣接する位置にも形成されている。すなわち、絶縁膜ＨＫは、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間と、制御ゲート電極ＣＧとサイドウォールスペーサＳＷ１との間とにわたって、連続的に延在している。
【０１７９】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとは、間に側壁絶縁膜ＳＰと絶縁膜ＺＦ２と絶縁膜ＨＫとの積層膜を介在して互いに隣り合っている。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２と絶縁膜ＨＫとの積層膜が介在している。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、側壁絶縁膜ＳＰがメモリゲート電極ＭＧに隣接し、絶縁膜ＨＫが制御ゲート電極ＣＧに隣接し、絶縁膜ＺＦ２が側壁絶縁膜ＳＰと絶縁膜ＨＫとの間に挟まれている。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、メモリゲート電極ＭＧから制御ゲート電極ＣＧ向かう方向に、側壁絶縁膜ＳＰと絶縁膜ＺＦ２と絶縁膜ＨＫとが順に並んでいる。
【０１８０】
側壁絶縁膜ＳＰは、好ましくは酸窒化シリコン膜からなり、絶縁膜ＺＦ２は、好ましくは窒化シリコン膜からなる。絶縁膜ＨＫは、高誘電率絶縁膜からなり、具体的な材料については、上述した通りである。
【０１８１】
絶縁膜ＨＫのうち、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する部分の絶縁膜ＨＫが、すなわち制御ゲート電極ＣＧの下に位置する部分の絶縁膜ＨＫが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に介在する絶縁膜ＭＺが、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する側壁絶縁膜ＳＰと絶縁膜ＺＦ２と絶縁膜ＨＫとは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【０１８２】
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積部（電荷蓄積層）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【０１８３】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域であり、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域Ｅ２（エクステンション領域）と、ｎ−型半導体領域Ｅ２よりも高い不純物濃度を有するｎ＋型半導体領域Ｈ２（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域Ｅ１（エクステンション領域）と、ｎ−型半導体領域Ｅ１よりも高い不純物濃度を有するｎ＋型半導体領域Ｈ１（ドレイン領域）とを有している。
【０１８４】
半導体領域ＭＳは、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
【０１８５】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷ１，ＳＷ２が形成されている。サイドウォールスペーサＳＷ１は、制御ゲート電極ＣＧに隣接する位置に形成されているが、サイドウォールスペーサＳＷ１と制御ゲート電極ＣＧとの間には絶縁膜ＨＫが介在し、サイドウォールスペーサＳＷ１と半導体基板ＳＢとの間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在している。また、サイドウォールスペーサＳＷ２は、メモリゲート電極ＭＧに隣接する位置に形成されているが、サイドウォールスペーサＳＷ２とメモリゲート電極ＭＧとの間には、側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層膜が介在し、サイドウォールスペーサＳＷ２と半導体基板ＳＢとの間には、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜が介在している。サイドウォールスペーサＳＷ２とメモリゲート電極ＭＧとの間に介在する絶縁膜ＺＦ２と、サイドウォールスペーサＳＷ２と半導体基板ＳＢとの間に介在する絶縁膜ＺＦ２とは、一体的に形成されている。絶縁膜ＺＦ２は、好ましくは窒化シリコン膜からなり、絶縁膜ＺＦ１は、好ましくは酸化シリコン膜からなる。また、サイドウォールスペーサＳＷ１，ＳＷ２は、好ましくは窒化シリコン膜からなる。
【０１８６】
ソース部の低濃度のｎ−型半導体領域Ｅ２は、サイドウォールスペーサＳＷ２の下方に形成され、高濃度のｎ＋型半導体領域Ｈ２は、低濃度のｎ−型半導体領域Ｅ２の外側に形成されている。従って、低濃度のｎ−型半導体領域Ｅ２は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域Ｈ２は、低濃度のｎ−型半導体領域Ｅ２に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域Ｅ２の分だけ離間するように形成されている。
【０１８７】
ドレイン部の低濃度のｎ−型半導体領域Ｅ１は、サイドウォールスペーサＳＷ１の下方に形成され、高濃度のｎ＋型半導体領域Ｈ１は、低濃度のｎ−型半導体領域Ｅ１の外側に形成されている。従って、低濃度のｎ−型半導体領域Ｅ１は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域Ｈ１は、低濃度のｎ−型半導体領域Ｅ１に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域Ｅ１の分だけ離間するように形成されている。
【０１８８】
メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧの下の絶縁膜ＨＫの下に制御トランジスタのチャネル領域が形成される。
【０１８９】
ｎ＋型半導体領域Ｈ１，Ｈ２の上部には、金属シリサイド層ＳＬが形成されている。メモリゲート電極ＭＧは、シリコン（シリコン膜）からなり、いわゆるシリコンゲート電極である。メモリゲート電極ＭＧの上部には、金属シリサイド層ＳＬ２が形成されている。制御ゲート電極は、金属膜（金属伝導を示す導電膜）からなり、いわゆるメタルゲート電極である。
【０１９０】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４５を参照して説明する。
【０１９１】
図４５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図４３および図４４に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加するベース電圧Ｖｂが記載されている。なお、図４５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（正孔）の注入を「消去」と定義する。
【０１９２】
なお、図４５の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１９３】
ＳＳＩ方式は、窒化シリコン膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１９４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
【０１９５】
ＳＳＩ方式の書込みでは、例えば図４５の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１９６】
ＦＮ方式の書込みでは、例えば図４５の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１９７】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４５の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１９８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式とがある。
【０１９９】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホールを電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図３３の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０２００】
ＦＮ方式の消去では、例えば図４５の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０２０１】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４５の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０２０２】
読出し時には、例えば図４５の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０２０３】
＜検討の経緯について＞
本発明者は、スプリットゲート型のメモリセルについて検討してきた。スプリットゲート型のメモリセルを構成するメモリゲート電極（メモリゲート電極ＭＧに対応）と制御ゲート電極（制御ゲート電極ＣＧに対応）のうち、制御ゲート電極については、メタルゲート電極を適用することで、制御ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、制御ゲート電極のゲート長が小さくなったときの短チャネル効果を改善できるという利点も得られる。また、制御ゲート電極にメタルゲート電極を適用した場合は、メタルゲート電極と高誘電率ゲート絶縁膜の各材料の選択で、制御トランジスタのしきい値電圧の調整が可能になる。このため、しきい値電圧の調整のために半導体基板ＳＢに対して導入する不純物（チャネル不純物）の量を低減することができ、それゆえ、そのチャネル不純物のゆらぎに起因した特性ばらつきを抑制することができる。
【０２０４】
一方、メモリゲート電極については、メモリトランジスタのゲート電極としての機能と信頼性の観点から、メタルゲート電極を適用しない方が望ましい場合がある。例えば、制御トランジスタに比べると、メモリトランジスタの方がより高い信頼性が要求されるが、信頼性の観点では、メタルゲート電極よりも、長年の使用実績があるシリコンゲート電極の方が、信頼性を確保しやすい。また、メモリセルの消去にＦＮ方式を用いる場合は、ホール生成効率の観点から、メモリゲート電極はメタルゲート電極ではなくシリコンゲート電極であることが望ましく、ｐ型またはノンドープのシリコンゲート電極であれば、更に好ましい。
【０２０５】
このため、制御ゲート電極については、メタルゲート電極を適用し、一方、メモリゲート電極については、メタルゲート電極を適用せずにシリコンゲート電極を適用することを検討している。このようなメモリセルを有する半導体装置を製造するには、メタルゲート電極を適用する制御ゲート電極については、いわゆるゲートラストプロセスで形成し、メタルゲート電極を適用しないメモリゲート電極は、いわゆるゲートファーストプロセスで形成すればよい。ゲートファーストプロセスでは、完成製品で使用するゲート電極を形成してから、ソース・ドレイン用の半導体領域を形成する。一方、ゲートラストプロセスでは、ダミーのゲート電極（置換用構造体）を一旦形成してから、ソース・ドレイン用の半導体領域を形成し、その後、ダミーのゲート電極を除去し、その除去領域に、完成製品で使用する実際のゲート電極を形成する。すなわち、ゲートラストプロセスでは、ダミーのゲート電極を除去して実際に使用するゲート電極に置換する工程が存在する。
【０２０６】
このため、メタルゲート電極を適用しないメモリゲート電極をゲートファーストプロセスで形成し、メタルゲート電極を適用する制御ゲート電極をゲートラストプロセスで形成する場合は、ダミーの制御ゲート電極を除去して実際に使用する制御ゲート電極に置換する必要がある。このダミーの制御ゲート電極を除去する際には、メモリゲート電極が除去されないようにする必要がある。このため、製造工程を工夫しないと、製造工程の管理が難しくなり、半導体装置の製造工程を行いにくくなってしまう。製造工程の管理が難しくなり、半導体装置の製造工程を行いにくくなることは、半導体装置の製造歩留まりの低下や、半導体装置の製造コストの増加につながる。
【０２０７】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、メモリセルは、スプリットゲート型のメモリセルである。具体的には、本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ内に形成された、不揮発性メモリのメモリセル用の半導体領域ＭＳ（第１半導体領域）および半導体領域ＭＤ（第２半導体領域）と、を有している。本実施の形態の半導体装置は、更に、半導体領域ＭＳと半導体領域ＭＤとの間の半導体基板ＳＢ上に、電荷蓄積部を有する第１ゲート絶縁膜（ここでは絶縁膜ＭＺ）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）を有している。本実施の形態の半導体装置は、更に、半導体領域ＭＳと半導体領域ＭＤとの間の半導体基板ＳＢ上に、第２ゲート絶縁膜（ここでは絶縁膜ＨＫ）を介して形成された制御ゲート電極ＣＧ（第２ゲート電極）と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成された絶縁膜（ここでは側壁絶縁膜ＳＰと絶縁膜ＺＦ２と絶縁膜ＨＫとからなる積層絶縁膜）と、を有している。
【０２０８】
本実施の形態では、メモリセルを構成するメモリゲート電極ＭＧおよび制御ゲート電極ＣＧのうち、メモリゲート電極ＭＧは、いわゆるゲートファーストプロセスで形成し、制御ゲート電極ＣＧは、いわゆるゲートラストプロセスで形成する。
【０２０９】
このため、本実施の形態の半導体装置の製造工程では、半導体基板ＳＢ上に、絶縁膜ＭＺを介してメモリゲート電極ＭＧを形成し、メモリゲート電極ＭＧに絶縁膜（ここでは側壁絶縁膜ＳＰと絶縁膜ＺＦ２との積層絶縁膜）を介して隣り合うように、半導体基板ＳＢ上にダミー制御ゲート電極ＤＣＧ（置換用構造体）を形成する。ここで、絶縁膜ＭＺは、内部に電荷蓄積部を有する絶縁膜であり、ダミー制御ゲート電極ＤＣＧは、制御ゲート電極ＣＧを形成するための置換用構造体である。その後、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧ(置換用構造体)を覆うように、絶縁膜ＳＺ（第１層間絶縁膜）を形成してから、絶縁膜ＳＺ（第１層間絶縁膜）を研磨して、メモリゲート電極ＭＧおよびダミー制御ゲート電極ＤＣＧ（置換用構造体）を露出させる。その後、ダミー制御ゲート電極ＤＣＧ（置換用構造体）をエッチングにより除去してから、ダミー制御ゲート電極ＤＣＧ（置換用構造体）が除去された領域である溝ＴＲ２（第１溝）内に、制御ゲート電極ＣＧ（第２ゲート電極）を形成する。
【０２１０】
本実施の形態の半導体装置の製造工程の主要な特徴のうちの一つは、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ（置換用構造体）とは、互いに異なる材料からなることである。本実施の形態の半導体装置の製造工程の主要な特徴のうちの他の一つは、ダミー制御ゲート電極ＤＣＧをエッチングにより除去する工程（すなわち図３１のエッチング工程）では、ダミー制御ゲート電極ＤＣＧ（置換用構造体）に比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行って、ダミー制御ゲート電極ＤＣＧ（置換用構造体）を除去することである。
【０２１１】
これにより、ダミー制御ゲート電極ＤＣＧをエッチングにより除去する際に、メモリゲート電極ＭＧがエッチングされてしまうのを的確に抑制または防止できるため、半導体装置の製造歩留まりを向上させることができる。従って、半導体装置の製造コストを低減することができる。以下、このことについて、検討例も参照しながら、具体的に説明する。
【０２１２】
図４６および図４７は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図であり、メモリセル領域１Ａの要部断面図が示されている。但し、図４６および図４７には、メモリセル１つ分の断面領域が示されている。図４６は、上記図３０に相当する工程段階であり、ダミー制御ゲート電極ＤＣＧ１０１をエッチングにより除去する直前の段階が示されている。図４７は、上記図３１に相当する工程段階であり、ダミー制御ゲート電極ＤＣＧ１０１をエッチングにより除去した直後の段階が示されている。
【０２１３】
ダミー制御ゲート電極ＤＣＧ１０１は、本実施の形態のダミー制御ゲート電極ＤＣＧに相当するものであるが、本実施の形態とは異なり、図４６および図４７に示される検討例では、ダミー制御ゲート電極ＤＣＧ１０１は、シリコンにより形成されている。すなわち、検討例では、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ１０１とは、互いに同じ材料により形成されており、いずれもポリシリコンにより形成されている。このため、検討例の場合は、図４６および図４７に示されるように、ダミー制御ゲート電極ＤＣＧ１０１を露出するがメモリゲート電極ＭＧは露出しないような開口部ＯＰ１００を有するフォトレジストパターンＲＰ１０４をエッチングマスクとして、ダミー制御ゲート電極ＤＣＧ１０１を選択的にエッチングして除去する必要がある。そうすることにより、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から露出するダミー制御ゲート電極ＤＣＧ１０１をエッチングにより除去するとともに、メモリゲート電極ＭＧについては、フォトレジストパターンＲＰ１０４で覆われていることで、エッチングされないようにすることができる。
【０２１４】
しかしながら、フォトリソグラフィ技術を用いてフォトレジストパターンを形成する際には、フォトマスクの合わせずれなどに起因して、フォトレジストパターンの形成位置が、設計位置からずれる場合がある。図４８および図４９も、検討例の半導体装置の製造工程中の要部断面図であり、図４６および図４７にそれぞれ対応する工程段階が示されているが、図４８および図４９は、図４６および図４７に示される検討例において、フォトレジストパターンＲＰ１０４の形成位置が図の左側にずれた場合に対応している。
【０２１５】
フォトレジストパターンＲＰ１０４の形成位置が図４６の左側にずれた場合には、図４８に示されるように、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から、ダミー制御ゲート電極ＤＣＧ１０１だけでなくメモリゲート電極ＭＧも露出してしまう虞がある。フォトレジストパターンＲＰ１０４の開口部ＯＰ１００からダミー制御ゲート電極ＤＣＧ１０１だけでなくメモリゲート電極ＭＧも露出した状態でエッチングを行うと、図４９に示されるように、ダミー制御ゲート電極ＤＣＧ１０１だけでなくメモリゲート電極ＭＧもエッチングされて除去されてしまう。これは、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ１０１とが同じ材料により形成されていることから、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００からダミー制御ゲート電極ＤＣＧ１０１だけでなくメモリゲート電極ＭＧも露出している場合は、ダミー制御ゲート電極ＤＣＧ１０１だけを選択的に除去できずに、メモリゲート電極ＭＧもエッチングされてしまうからである。
【０２１６】
フォトレジストパターンＲＰ１０４の形成位置がずれてもフォトレジストパターンＲＰ１０４の開口部ＯＰ１００からメモリゲート電極ＭＧが露出されないようにするためには、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００をメモリゲート電極ＭＧからある程度離れさせる必要がある。しかしながら、そうしてしまうと、今度はフォトレジストパターンＲＰ１０４の形成位置が図４６の右側にずれた場合には、図５０に示されるように、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から、メモリゲート電極ＭＧだけでなくダミー制御ゲート電極ＤＣＧ１０１も露出されなくなってしまう虞がある。図５０も、検討例の半導体装置の製造工程中の要部断面図であり、図４６に対応する工程段階が示されているが、図５０は、図４６に示される検討例において、フォトレジストパターンＲＰ１０４の形成位置が図の右側にずれた場合に対応している。
【０２１７】
図５０に示されるように、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から、メモリゲート電極ＭＧだけでなくダミー制御ゲート電極ＤＣＧ１０１も露出されない場合には、エッチング工程を行っても、ダミー制御ゲート電極ＤＣＧ１０１はエッチングされず除去することはできない。このため、エッチング工程を終了しても、図５０の構造が維持され、メモリゲート電極ＭＧだけでなくダミー制御ゲート電極ＤＣＧ１０１も残存してしまう。
【０２１８】
また、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ１０１とが同じ材料により形成されている検討例の場合は、たとえフォトレジストパターンＲＰ１０４の形成位置がずれなかった場合でも、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から露出するダミー制御ゲート電極ＤＣＧ１０１の上面の面積を大きくすることは困難である。なぜなら、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００からメモリゲート電極ＭＧが露出されないようにするためには、開口部ＯＰ１００をメモリゲート電極ＭＧからある程度、離れさせる必要があり、開口部ＯＰ１００をメモリゲート電極ＭＧから離れさせると、開口部ＯＰ１００から露出するダミー制御ゲート電極ＤＣＧ１０１の上面の面積が小さくなってしまうからである。フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から露出するダミー制御ゲート電極ＤＣＧ１０１の上面の面積が小さいと、ダミー制御ゲート電極ＤＣＧ１０１をエッチングしたときに、ダミー制御ゲート電極ＤＣＧ１０１のエッチング残りが生じやすくなってしまう。その後の製造工程を的確に行うためには、ダミー制御ゲート電極ＤＣＧ１０１のエッチング残りが生じないようすにすることが望ましい。しかしながら、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００から露出するダミー制御ゲート電極ＤＣＧ１０１の上面の面積を大きくしようとすると、フォトレジストパターンＲＰ１０４の開口部ＯＰ１００からダミー制御ゲート電極ＤＣＧ１０１だけでなくメモリゲート電極ＭＧも露出されやすくなってしまう。
【０２１９】
このように、検討例の場合は、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ１０１とが同じ材料により形成されているため、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧ１０１との両方が露出した状態でダミー制御ゲート電極ＤＣＧ１０１のエッチング工程を行うことが許容されず、それゆえ様々な制約が発生してしまう。このため、製造工程の管理が難しくなり、半導体装置の製造工程を行いにくくなってしまうため、半導体装置の製造歩留まりの低下や、半導体装置の製造コストの増加を招いてしまう。
【０２２０】
それに対して、本実施の形態では、メモリゲート電極ＭＧは除去せずにダミー制御ゲート電極ＤＣＧを選択に除去する必要があるが、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとが互いに異なる材料により形成されていることで、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの両方が露出した状態で、ダミー制御ゲート電極ＤＣＧのエッチング工程を行うことが許容される。メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとが互いに異なる材料からなり、ダミー制御ゲート電極ＤＣＧに比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行うことで、たとえメモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの両方が露出した状態でエッチングを行っても、ダミー制御ゲート電極ＤＣＧを選択的にエッチングして除去することができる。これにより、ダミー制御ゲート電極ＤＣＧを的確に除去するとともに、メモリゲート電極ＭＧがエッチングされるのを的確に抑制または防止することができる。
【０２２１】
つまり、本実施の形態では、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの両方が露出しない場合を防げばよく、フォトレジストパターンＲＰ４の開口部ＯＰからダミー制御ゲート電極ＤＣＧが露出されていれば、メモリゲート電極ＭＧが露出されている場合と露出されていない場合とを許容できる。すなわち、ダミー制御ゲート電極ＤＣＧのエッチング工程（図３１のエッチング工程）では、フォトレジストパターンＲＰ４の開口部ＯＰからダミー制御ゲート電極ＤＣＧは露出するがメモリゲート電極ＭＧは露出しない場合と、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの両方が露出した場合との、両方が許容されることになる。
【０２２２】
このように、本実施の形態では、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとが互いに異なる材料により形成されているため、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの両方が露出した状態でダミー制御ゲート電極ＤＣＧのエッチング工程を行うことが許容されるため、ダミー制御ゲート電極ＤＣＧを選択的に除去することに伴う制約が少なくなる。このため、製造工程の管理が容易となり、半導体装置の製造工程を行いやすくなる。従って、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０２２３】
また、本実施の形態では、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧが露出されるのを許容できるため、フォトレジストパターンＲＰ４の開口部ＯＰをメモリゲート電極ＭＧから離れさせる必要はないので、フォトレジストパターンＲＰ４の開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の面積を大きくすることができる。フォトレジストパターンＲＰ４の開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の面積を大きくすることができることで、図３１のエッチング工程でダミー制御ゲート電極ＤＣＧのエッチング残りが生じるのを的確に防止することができる。このため、図３１のエッチング工程の管理が容易となり、図３１のエッチング工程を行いやすくなる。従って、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０２２４】
また、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧを露出させる場合と露出させない場合とを比べると、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧを露出させる場合の方が、フォトレジストパターンＲＰ４の開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の面積を大きくさせやすい。このため、本実施の形態では、図３１のエッチング工程では、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとが露出した状態でエッチングを行って、ダミー制御ゲート電極ＤＣＧを除去することが好ましい。より具体的には、図３１のエッチング工程では、メモリゲート電極ＭＧの少なくとも一部とダミー制御ゲート電極ＤＣＧの少なくとも一部とを露出する開口部ＯＰを有するフォトレジストパターンＲＰ４（マスク層）が絶縁膜ＳＺ上に形成された状態でエッチングを行って、ダミー制御ゲート電極ＤＣＧを除去することが好ましい。つまり、フォトレジストパターンＲＰ４の開口部ＯＰからメモリゲート電極ＭＧの少なくとも一部とダミー制御ゲート電極ＤＣＧの少なくとも一部とが露出した状態でエッチングを行って、ダミー制御ゲート電極ＤＣＧを除去することが好ましい。開口部ＯＰからダミー制御ゲート電極ＤＣＧだけでなくメモリゲート電極ＭＧも露出するようにしたことで、フォトレジストパターンＲＰ４の開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の面積を大きくすることができるため、図３１のエッチング工程でダミー制御ゲート電極ＤＣＧのエッチング残りが生じるのをより的確に防止することができる。このため、図３１のエッチング工程の管理がより容易となり、図３１のエッチング工程を更に行いやすくなる。従って、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０２２５】
また、本実施の形態では、ダミー制御ゲート電極ＤＣＧをエッチングにより除去する工程（すなわち図３１のエッチング工程）では、ダミー制御ゲート電極ＤＣＧに比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行うが、メモリゲート電極ＭＧができるだけエッチングされないようにすることが望ましい。このため、ダミー制御ゲート電極ＤＣＧを高い選択比でエッチングできるように、ダミー制御ゲート電極ＤＣＧとメモリゲート電極ＭＧとの材料を選択することが望ましい。この観点で、メモリゲート電極ＭＧはシリコン（シリコン膜）からなることが好ましく、ダミー制御ゲート電極ＤＣＧは絶縁膜からなることが好ましく、ダミー制御ゲート電極ＤＣＧが酸化シリコン（酸化シリコン膜）からなれば、更に好ましい。そうすることにより、図３１のエッチング工程で、メモリゲート電極ＭＧがエッチングされるのを的確に抑制または防止しながら、ダミー制御ゲート電極ＤＣＧを高い選択比でエッチングすることができるようになる。
【０２２６】
また、ダミー制御ゲート電極ＤＣＧが絶縁体により形成されていれば、上記金属シリサイド層ＳＬを形成する工程で、ダミー制御ゲート電極ＤＣＧの上部に金属シリサイド層ＳＬが形成されないため、図２５の研磨工程でダミー制御ゲート電極ＤＣＧを露出させる際に、金属シリサイド層ＳＬを研磨せずに済み、金属シリサイド層ＳＬを研磨することに伴う問題（スクラッチなど）が発生せずに済む。
【０２２７】
また、本実施の形態においては、メモリゲート電極ＭＧはシリコンゲート電極であることが好ましく、制御ゲート電極はメタルゲート電極であることが好ましい。これにより、上記「本発明者の検討について」の欄で説明したような効果を得ることができる。また、メモリゲート電極ＭＧをシリコンゲート電極としているため、メモリの消去動作において、メモリゲート電極ＭＧから絶縁膜ＭＺの電荷蓄積部中にホールを注入してメモリセルの消去を行う場合（ＦＮ方式の消去の場合）に、本実施の形態を適用すれば、特に効果が大きい。また、ＦＮ方式の消去の場合は、ホール生成効率を高めるために、メモリゲート電極ＭＧは、ｐ型またはノンドープのシリコンゲート電極であることがより好ましく、ｐ型のシリコンゲート電極（ｐ型のシリコン膜からなるゲート電極）であれば、最も好ましい。
【０２２８】
また、メモリゲート電極ＭＧがｐ型のシリコンゲート電極の場合は、実効的なｐ型不純物濃度の変動を防ぐために、ｎ＋型半導体領域Ｈ１，Ｈ２を形成するためのｎ型不純物のイオン注入などで、メモリゲート電極ＭＧにｎ型不純物が注入されないようにすることが望ましい。このため、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ１が形成された状態で、ｎ＋型半導体領域Ｈ１，Ｈ２などを形成するためのｎ型不純物のイオン注入を行うことが好ましい。これにより、ｎ＋型半導体領域Ｈ１，Ｈ２などを形成するためのｎ型不純物のイオン注入で、メモリゲート電極ＭＧにｎ型不純物が注入されるのを抑制または防止できる。このため、ｐ型のシリコンゲート電極からなるメモリゲート電極ＭＧの実効的なｐ型不純物濃度の変動を防ぐことができ、不揮発性メモリの特性の変動を防ぐことができる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【０２２９】
また、シリコンゲート電極であるメモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ２が形成されていれば、より好ましい。これにより、シリコンゲート電極であるメモリゲート電極ＭＧの抵抗を低減することができるため、不揮発性メモリを有する半導体装置の性能を向上させることができ、例えば動作速度を向上させることができる。
【０２３０】
また、本実施の形態では、図３１のエッチング工程でダミー制御ゲート電極ＤＣＧを除去してから、その除去領域である溝ＴＲ１内に、金属元素と酸素とを構成元素として含む絶縁膜ＨＫを介して制御ゲート電極ＣＧを形成している。絶縁膜ＨＫは、ダミー制御ゲート電極ＤＣＧの除去後に形成されているため、絶縁膜ＨＫは、制御ゲート電極ＣＧと半導体基板ＳＢとの間だけでなく、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にも形成されている。金属元素と酸素とを構成元素として含む絶縁膜ＨＫがメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にも形成されている場合、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、絶縁膜ＨＫだけでなく、酸窒化シリコン膜（ここでは側壁絶縁膜ＳＰ）と窒化シリコン膜（ここでは絶縁膜ＺＦ２）も介在させることが好ましい。そして、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、酸窒化シリコン膜（ここでは側壁絶縁膜ＳＰ）がメモリゲート電極に隣接し、絶縁膜ＨＫが制御ゲート電極ＣＧに隣接し、絶縁膜ＨＫと酸窒化シリコン膜（ここでは側壁絶縁膜ＳＰ）との間に窒化シリコン膜（ここでは絶縁膜ＺＦ２）が介在することが好ましい。その理由について、以下に説明する。
【０２３１】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとが短絡しないようにするために、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、一層以上の絶縁膜を介在させる必要がある。また、絶縁膜ＨＫは、ゲート絶縁膜として機能するため、絶縁膜ＨＫの膜厚は、ゲート絶縁膜としての機能を考慮して最適に設定することが望ましい。メモリゲート電極ＭＧと制御ゲート電極ＣＧに介在するのが絶縁膜ＨＫだけであれば、ゲート絶縁膜としての機能を考慮して絶縁膜ＨＫの膜厚を設定してしまうと、メモリゲート電極ＭＧと制御ゲート電極ＣＧに介在する絶縁膜の厚さが薄くなり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧が低くなってしまう。このため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、絶縁膜ＨＫだけでなく、更に他の絶縁膜も介在させて、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を高めることが望ましい。しかしながら、絶縁膜ＨＫは、高誘電率絶縁膜であり、金属元素と酸素とを構成元素として含んでいるため、具体的には金属酸化物膜であるため、酸化されやすく、酸素の影響を受けやすい。
【０２３２】
そこで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、絶縁膜ＨＫだけでなく、窒化シリコン膜（絶縁膜ＺＦ２）も介在させ、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、絶縁膜ＨＫの制御ゲート電極ＣＧに接する側とは反対側の面が、窒化シリコン膜（絶縁膜ＺＦ２）に接するようにする。すなわち、絶縁膜ＨＫと制御ゲート電極ＣＧとの間に窒化シリコン膜（絶縁膜ＺＦ２）を介在させ、絶縁膜ＨＫとその窒化シリコン膜（絶縁膜ＺＦ２）とが接するようにする。これにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、酸素の影響を受けやすい絶縁膜ＨＫが接するのは、メタルゲート電極である制御ゲート電極と、窒化シリコン膜（絶縁膜ＺＦ２）となる。メタルゲート電極である制御ゲート電極と窒化シリコン膜とは、酸素供給源とはならない。このため、絶縁膜ＨＫが酸素の影響を受けにくくなり、絶縁膜ＨＫを形成した後の種々の高温工程で絶縁膜ＨＫが酸化されにくくなる。これにより、酸素の影響により絶縁膜ＨＫの特性が変化してしまうのを抑制または防止することができ、半導体装置の信頼性を向上させることができる。
【０２３３】
一方、窒化シリコン膜は電荷をトラップ（捕獲）しやすい膜である。このため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する窒化シリコン膜（絶縁膜ＺＦ２）がメモリゲート電極ＭＧに接していた場合には、メモリゲート電極からその窒化シリコン膜（絶縁膜ＺＦ２）に電荷が注入されてトラップされてしまう現象が生じる懸念がある。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する窒化シリコン膜（絶縁膜ＺＦ２）に電荷がトラップされてしまうと、メモリトランジスタの特性が変化する虞があるため、防ぐことが望ましい。
【０２３４】
そこで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、絶縁膜ＨＫおよび窒化シリコン膜（絶縁膜ＺＦ２）だけでなく、酸窒化シリコン膜（側壁絶縁膜ＳＰ）も介在させ、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、その酸窒化シリコン膜（側壁絶縁膜ＳＰ）がメモリゲート電極に接するようにする。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、窒化シリコン膜（絶縁膜ＺＦ２）とメモリゲート電極との間に酸窒化シリコン膜（側壁絶縁膜ＳＰ）を介在させて、メモリゲート電極ＭＧが窒化シリコン膜（絶縁膜ＺＦ２）に接しないようにする。これにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に窒化シリコン膜（絶縁膜ＺＦ２）を介在させても、その窒化シリコン膜（絶縁膜ＺＦ２）にメモリゲート電極ＭＧから電荷が注入されるのを抑制または防止することができる。また、単位厚さ当たりの耐圧は、窒化シリコン膜よりも酸窒化シリコン膜の方が高いため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、酸窒化シリコン膜（側壁絶縁膜ＳＰ）も介在させることで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を、効率的に向上させることができる。
【０２３５】
このように、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、絶縁膜ＨＫだけでなく、酸窒化シリコン膜（側壁絶縁膜ＳＰ）と窒化シリコン膜（絶縁膜ＺＦ２）も介在させることが好ましい。そして、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、酸窒化シリコン膜（側壁絶縁膜ＳＰ）がメモリゲート電極に隣接し、絶縁膜ＨＫが制御ゲート電極ＣＧに隣接し、絶縁膜ＨＫと酸窒化シリコン膜（側壁絶縁膜ＳＰ）との間に窒化シリコン膜（絶縁膜ＺＦ２）が介在することが好ましい。これにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にする絶縁膜の厚さをある程度厚くしてメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を高めることができるとともに、絶縁膜ＨＫが酸素の影響を受けにくくなり、また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜に電荷がトラップされにくくなる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【０２３６】
また、メモリゲート電極ＭＧの制御ゲート電極ＣＧに隣り合う側の側面だけでなく、メモリゲート電極ＭＧのサイドウォールスペーサＳＷ２に隣り合う側の側面にも、メモリゲート電極ＭＧに接するように酸窒化シリコン膜（ここでは側壁絶縁膜ＳＰ）が形成されていることが、より好ましい。これにより、メモリゲート電極ＭＧのサイドウォールスペーサＳＷ２に隣り合う側の側面も、窒化シリコンからなる絶縁膜ＺＦ２やサイドウォールスペーサＳＷ２に接しないで済むため、メモリゲート電極ＭＧからサイドウォールスペーサＳＷ２側への電荷の注入を防止することができる。
【０２３７】
また、側壁絶縁膜ＳＰは、好ましくは酸窒化シリコン膜からなるが、これは、図３１のエッチング工程で、酸化シリコンからなるダミー制御ゲート電極ＤＣＧを除去する際に、側壁絶縁膜ＳＰがエッチングされるのを抑制または防止するためである。すなわち、図３１のエッチング工程は、ダミー制御ゲート電極ＤＣＧに比べて側壁絶縁膜ＳＰがエッチングされにくい条件でエッチングを行うことが好ましい。側壁絶縁膜ＳＰが酸化シリコン膜からなる場合は、図３１のエッチング工程で、酸化シリコンからなるダミー制御ゲート電極ＤＣＧを除去する際に、側壁絶縁膜ＳＰもエッチングされて除去されてしまう懸念がある。図３１のエッチング工程で側壁絶縁膜ＳＰが除去されてしまうと、その後の工程を行いにくくなるため、防ぐことが望ましい。しかしながら、側壁絶縁膜ＳＰを窒化シリコン膜により形成してしまうと、メモリゲート電極ＭＧから側壁絶縁膜ＳＰに電荷が注入されてトラップされる現象が生じる懸念がある。
【０２３８】
そこで、側壁絶縁膜ＳＰは、酸窒化シリコン膜からなることが好ましい。これにより、ダミー制御ゲート電極ＤＣＧが酸化シリコンからなる場合でも、図３１のエッチング工程で、ダミー制御ゲート電極ＤＣＧを選択的に除去しながら、側壁絶縁膜ＳＰがエッチングされるのを抑制または防止することができるとともに、メモリゲート電極ＭＧから側壁絶縁膜ＳＰに電荷が注入されてトラップされる現象が生じる可能性を低減することができる。このため、ダミー制御ゲート電極ＤＣＧが酸化シリコン以外の絶縁材料からなる場合は、側壁絶縁膜ＳＰは、酸化シリコン膜であってもよい。
【０２３９】
なお、酸窒化シリコン膜（ＳｉＯＮ膜）は、窒素の含有率によって、屈折率が変化する。このため、酸窒化シリコン膜における窒素の含有率は、屈折率によって判定することができる。すなわち、酸窒化シリコン膜における窒素の含有率を直接的に測定することは難しいが、屈折率で代用することができる。本実施の形態では、側壁絶縁膜ＳＰが酸窒化シリコン膜（ＳｉＯＮ膜）からなる場合、側壁絶縁膜ＳＰ（側壁絶縁膜ＳＰを構成する酸窒化シリコン膜）の屈折率は、１．５３〜１．７０の範囲内であることが好ましい。側壁絶縁膜ＳＰの屈折率が１．５３〜１．７０の範囲内でれば、図３１のエッチング工程で、酸化シリコンからなるダミー制御ゲート電極ＤＣＧを選択的に除去しながら、側壁絶縁膜ＳＰがエッチングされるのを的確に抑制または防止することができ、また、メモリゲート電極ＭＧから側壁絶縁膜ＳＰに電荷が注入されてトラップされる現象が生じるのを、的確に抑制または防止することができる。
【０２４０】
また、本実施の形態では、ダミー制御ゲート電極ＤＣＧを形成した段階（図１０参照）で、積層体ＬＭ１（メモリゲート電極ＭＧ）とダミー制御ゲート電極ＤＣＧとの間には、積層体ＬＭ１（メモリゲート電極ＭＧ）に隣接する側壁絶縁膜ＳＰ（酸窒化シリコン膜）と、ダミー制御ゲート電極ＤＣＧに隣接する絶縁膜ＺＦ２（窒化シリコン膜）との積層膜が、介在している。このため、ダミー制御ゲート電極ＤＣＧを除去した後に制御ゲート電極ＣＧを形成した段階（図３６参照）で、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、側壁絶縁膜ＳＰ（酸窒化シリコン膜）と絶縁膜ＺＦ２（窒化シリコン膜）と絶縁膜ＨＫ（金属と酸素とを構成元素として含む絶縁膜）とが介在した状態になる。この際、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間において、側壁絶縁膜ＳＰ（酸窒化シリコン膜）がメモリゲート電極ＭＧに隣接し、絶縁膜ＨＫが制御ゲート電極に隣接し、絶縁膜ＨＫと側壁絶縁膜ＳＰとの間に、絶縁膜ＺＦ２（窒化シリコン膜）が介在している。このような状態は、製造された半導体装置においても、維持されている。
【０２４１】
また、本実施の形態では、電荷蓄積部を有する絶縁膜ＭＺは、半導体基板ＳＢとメモリゲート電極ＭＧとの間に形成されているが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には形成されていない。このため、半導体基板ＳＢとメモリゲート電極ＭＧとの間の絶縁膜ＭＺの厚さに依存することなく、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の間隔を独立に決定することができる。このため、メモリセルの特性の最適化を図りやすくなる。
【０２４２】
次に、図３１のエッチング工程で使用するフォトレジストパターンＲＰ４（マスク層）における開口部ＯＰの好ましい配置位置について説明する。
【０２４３】
フォトレジストパターンＲＰ４の開口部ＯＰは、メモリゲート長方向に対向する内壁ＯＰ１（第１の内壁）および内壁ＯＰ２（第２の内壁）を有している。ここで、メモリゲート長方向は、メモリゲート電極ＭＧのゲート長方向に対応しており、図３０の横方向である。このため、内壁ＯＰ１と内壁ＯＰ２とは、メモリゲート電極ＭＧのゲート長方向に対向している。なお、ダミー制御ゲート電極ＤＣＧを除去した後に形成される制御ゲート電極ＣＧのゲート長方向は、メモリゲート電極ＭＧのゲート長方向と実質的に同じである。また、開口部ＯＰの内壁ＯＰ１と内壁ＯＰ２のうち、内壁ＯＰ１はドレイン側（ｎ＋型半導体領域Ｈ１側）に位置し、内壁ＯＰ２はソース側（ｎ＋型半導体領域Ｈ２側）に位置している。
【０２４４】
メモリゲート長方向におけるダミー制御ゲート電極ＤＣＧの寸法Ｓ１と、メモリゲート長方向におけるサイドウォールスペーサＳＷ１の寸法Ｓ２とを比較したときに、サイドウォールスペーサＳＷ１の寸法Ｓ２がダミー制御ゲート電極ＤＣＧの寸法Ｓ１よりも小さい場合（すなわちＳ１＞Ｓ２の場合）は、ダミー制御ゲート電極ＤＣＧ上に内壁ＯＰ１が位置していることが好ましい。また、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１がサイドウォールスペーサＳＷ１の寸法Ｓ２よりも小さい場合（すなわちＳ１＜Ｓ２の場合）は、サイドウォールスペーサＳＷ１上に内壁ＯＰ１が位置していることが好ましい。
【０２４５】
本実施の形態では、ダミー制御ゲート電極ＤＣＧとサイドウォールスペーサＳＷ１とは互いに異なる材料により形成され、図３１のエッチング工程では、ダミー制御ゲート電極ＤＣＧに比べてサイドウォールスペーサＳＷ１がエッチングされにくい条件で、エッチングを行っている。このため、図３１のエッチング工程を行う直前の段階で、ダミー制御ゲート電極ＤＣＧは、フォトレジストパターンＲＰ４の開口部ＯＰから必ず露出している必要があるが、サイドウォールスペーサＳＷ１は、フォトレジストパターンＲＰ４の開口部ＯＰから露出している場合と露出していない場合とがあり得る。一方、層間絶縁膜（ここでは絶縁膜ＳＺ）が、図３１のエッチング工程でエッチングされるのは望ましくないため、フォトレジストパターンＲＰ４の開口部ＯＰから層間絶縁膜（ここでは絶縁膜ＳＺ）が露出されないようにすることが好ましい。従って、開口部ＯＰの内壁ＯＰ１は、ダミー制御ゲート電極ＤＣＧ上か、あるいはサイドウォールスペーサＳＷ１上に位置させることになる。しかしながら、フォトマスクの合わせずれなどに起因して、フォトレジストパターンＲＰ４の形成位置が設計位置からずれる場合がある。そのような位置ずれが生じた場合でも、フォトレジストパターンＲＰ４の開口部ＯＰからダミー制御ゲート電極ＤＣＧが露出されることは維持する必要があり、また、そのような位置ずれが生じた場合でも、フォトレジストパターンＲＰ４の開口部ＯＰから層間絶縁膜が露出されないようにすることが望ましい。すなわち、フォトレジストパターンＲＰ４の位置ずれが生じた場合でも、開口部ＯＰの内壁ＯＰ１が、ダミー制御ゲート電極ＤＣＧ上またはサイドウォールスペーサＳＷ１上に位置しているように、開口部ＯＰの内壁ＯＰ１の設計位置を設定し、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくすることが望ましい。
【０２４６】
ここで、サイドウォールスペーサＳＷ１の寸法Ｓ２がダミー制御ゲート電極ＤＣＧの寸法Ｓ１よりも小さい場合（すなわちＳ１＞Ｓ２の場合）を仮定する。この場合、メモリゲート長方向の寸法が小さなサイドウォールスペーサＳＷ１上に内壁ＯＰ１が位置していると、メモリゲート長方向において、その内壁ＯＰ１から層間絶縁膜（ここでは絶縁膜ＳＺ）までの距離（間隔）が小さくなるため、フォトレジストパターンＲＰ４の位置ずれに対するマージンが小さくなる。一方、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１がサイドウォールスペーサＳＷ１の寸法Ｓ２よりも小さい場合（すなわちＳ１＜Ｓ２の場合）を仮定する。この場合、メモリゲート長方向の寸法が小さなダミー制御ゲート電極ＤＣＧ上に内壁ＯＰ１が位置していると、メモリゲート長方向において、その内壁ＯＰ１からメモリゲート電極ＭＧまでの距離（間隔）が小さくなるため、フォトレジストパターンＲＰ４の位置ずれに対するマージンが小さくなる。すなわち、ダミー制御ゲート電極ＤＣＧとサイドウォールスペーサＳＷ１とのうち、メモリゲート長方向の寸法が小さな方の上に開口部ＯＰの内壁ＯＰ１が位置するように開口部ＯＰを設計してしまうと、フォトレジストパターンＲＰ４の位置ずれに対するマージンが小さくなってしまう。
【０２４７】
そこで、ダミー制御ゲート電極ＤＣＧとサイドウォールスペーサＳＷ１とのうち、メモリゲート長方向の寸法が小さな方ではなく、メモリゲート長方向の寸法が大きい方の上に開口部ＯＰの内壁ＯＰ１が位置するように、開口部ＯＰを設計することが好ましい。すなわち、サイドウォールスペーサＳＷ１の寸法Ｓ２がダミー制御ゲート電極ＤＣＧの寸法Ｓ１よりも小さい（Ｓ１＞Ｓ２）場合は、ダミー制御ゲート電極ＤＣＧ上に内壁ＯＰ１を位置させ、一方、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１がサイドウォールスペーサＳＷ１の寸法Ｓ２よりも小さい（Ｓ１＜Ｓ２）場合は、サイドウォールスペーサＳＷ１上に内壁ＯＰ１を位置させることが好ましい。これにより、フォトレジストパターンＲＰ４の位置ずれが生じた場合でも、開口部ＯＰの内壁ＯＰ１が、ダミー制御ゲート電極ＤＣＧ上またはサイドウォールスペーサＳＷ１上に位置しやすくなり、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくすることができる。これにより、製造工程の管理が容易となり、半導体装置の製造工程を行いやすくなり、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０２４８】
また、開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の端部（メモリゲート電極ＭＧ側の端部）から、開口部ＯＰの内壁ＯＰ１までの距離（間隔）Ｓ３は、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１とサイドウォールスペーサＳＷ１の寸法Ｓ２との合計の約半分であれば、更に好ましい。すなわち、Ｓ３＝（Ｓ１＋Ｓ２）／２であれば、更に好ましい。なお、距離Ｓ３は、メモリゲート長方向における距離である。別の見方をすると、メモリゲート長方向において、ダミー制御ゲート電極ＤＣＧとその隣のサイドウォールスペーサＳＷ１とを合わせたものの中央の位置に、開口部ＯＰの内壁ＯＰ１が位置することが、更に好ましい。これにより、フォトレジストパターンＲＰ４の位置ずれに対するマージンを最も効率的に大きくすることでき、フォトレジストパターンＲＰ４の位置ずれが生じた場合でも、開口部ＯＰの内壁ＯＰ１が、ダミー制御ゲート電極ＤＣＧ上またはサイドウォールスペーサＳＷ１上に位置させることができるようになる。
【０２４９】
また、フォトレジストパターンＲＰ４の開口部ＯＰの内壁ＯＰ２は、メモリゲート電極ＭＧ上に位置していることが好ましい。この理由について、以下に説明する。
【０２５０】
図３１のエッチング工程では、開口部ＯＰの内壁ＯＰ２が、メモリゲート電極ＭＧ上に位置していても、サイドウォールスペーサＳＷ１上に位置していても、ダミー制御ゲート電極ＤＣＧ上に位置していても、あるいは、メモリゲート電極ＭＧとダミー制御ゲート電極ＤＣＧとの間に介在する絶縁膜上に位置していても、ダミー制御ゲート電極ＤＣＧの選択的な除去が可能である。しかしながら、フォトマスクの合わせずれなどに起因してフォトレジストパターンＲＰ４の位置ずれが生じた場合でも、フォトレジストパターンＲＰ４の開口部ＯＰからダミー制御ゲート電極ＤＣＧが露出されることは維持する必要があり、また、そのような位置ずれが生じた場合でも、フォトレジストパターンＲＰ４の開口部ＯＰから層間絶縁膜（ＳＺ）が露出されないようにすることが望ましい。このため、フォトレジストパターンＲＰ４の開口部ＯＰの内壁ＯＰ２は、メモリゲート電極ＭＧ上に位置していることが好ましい。開口部ＯＰの内壁ＯＰ２の設計位置をメモリゲート電極ＭＧ上に設定することで、フォトレジストパターンＲＰ４の位置ずれが生じて開口部ＯＰの内壁ＯＰ２の位置がダミー制御ゲート電極ＤＣＧ上あるいはサイドウォールスペーサＳＷ１上にずれてしまった場合でも、ダミー制御ゲート電極ＤＣＧを選択的にエッチングして除去することができる。このため、開口部ＯＰの内壁ＯＰ２の設計位置をメモリゲート電極ＭＧ上に設定することで、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくすることができる。これにより、製造工程の管理が容易となり、半導体装置の製造工程を行いやすくなり、半導体装置の製造歩留まりの向上や、半導体装置の製造コストの低減を図ることができる。
【０２５１】
また、フォトマスクの合わせずれなどに起因してフォトレジストパターンＲＰ４の位置ずれが生じた場合でも、フォトレジストパターンＲＰ４の開口部ＯＰから層間絶縁膜（ＳＺ）が露出されないようにすることが望ましいが、そのためには、サイドウォールスペーサＳＷ１，ＳＷ２は、幅が大きいことが好ましい。一方、周辺回路のＭＩＳＦＥＴ用のサイドウォールスペーサＳＷ３の幅を必要以上に大きくしてしまうと、そのＭＩＳＦＥＴのために使用する面積の増大を招くため、半導体装置の小型化に不利となる。
【０２５２】
このため、サイドウォールスペーサＳＷ１，ＳＷ２の各幅（Ｗ１，Ｗ２）を、サイドウォールスペーサＳＷ３の幅（Ｗ３）よりも大きくする場合もあり得る（すなわちＷ１＞Ｗ３かつＷ２＞Ｗ３）。サイドウォールスペーサＳＷ１，ＳＷ２の各幅をサイドウォールスペーサＳＷ３の幅よりも大きくすることにより、サイドウォールスペーサＳＷ３の幅を、周辺回路用ＭＩＳＦＥＴの要求特性を考慮した値に設定できるとともに、サイドウォールスペーサＳＷ１，ＳＷ２の各幅を大きくして、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくすることができる。これにより、周辺回路用ＭＩＳＦＥＴのために使用する面積の増大を防止しながら、フォトレジストパターンＲＰ４の位置ずれに対するマージンを向上させることができる。
【０２５３】
ここで、サイドウォールスペーサＳＷ１，ＳＷ２の各幅（Ｗ１，Ｗ２）は、メモリゲート長方向（メモリゲート電極ＭＧのゲート長方向）におけるサイドウォールスペーサＳＷ１，ＳＷ２の各幅（寸法）に対応し、サイドウォールスペーサＳＷ３の幅（Ｗ３）は、ゲート電極ＧＥのゲート長方向におけるサイドウォールスペーサＳＷ３の幅（寸法）に対応しており、上記図１８に示されている。サイドウォールスペーサＳＷ１の上記寸法Ｓ２は、サイドウォールスペーサＳＷ１の幅（Ｗ１）と実質的に同じである（Ｓ２＝Ｗ１）。
【０２５４】
また、層間絶縁膜である絶縁膜ＳＺとしては、絶縁膜ＳＺ１と絶縁膜ＳＺ１上の絶縁膜ＳＺ２との積層膜を好適に用いることができ、この絶縁膜ＳＺ１は、好ましくは窒化シリコン膜であり、絶縁膜ＳＺ２は、好ましくは、酸化シリコン膜からなる。このため、絶縁膜ＳＺとして、窒化シリコン膜からなる絶縁膜ＳＺ１と酸化シリコン膜からなる絶縁膜ＳＺ２との積層膜を用い、かつ、ダミー制御ゲート電極ＤＣＧを酸化シリコン膜により形成した場合を好適に用いることができるため、このような場合を第１の場合と称することとする。この第１の場合は、フォトレジストパターンＲＰ４の位置ずれが生じたときに、フォトレジストパターンＲＰ４の開口部ＯＰから絶縁膜ＳＺ２（酸化シリコン膜）が露出されることは許容できないが、絶縁膜ＳＺ１（窒化シリコン膜）が露出されることは許容される。従って、第１の場合は、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくするには、次のようにすることも有効である。
【０２５５】
すなわち、サイドウォールスペーサＳＷ１とその側面上の絶縁膜ＳＺ１とを合わせたものと、ダミー制御ゲート電極ＤＣＧとを比べて、メモリゲート長方向の寸法が小さい方ではなく、メモリゲート長方向の寸法が大きい方の上に開口部ＯＰの内壁ＯＰ１が位置するように、開口部ＯＰの位置を設計する。具体的には、サイドウォールスペーサＳＷ１の寸法Ｓ２とサイドウォールスペーサＳＷ１の側面上の絶縁膜ＳＺ１の厚さＳ４との合計が、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１よりも小さい場合（すなわちＳ１＞Ｓ２＋Ｓ４の場合）は、ダミー制御ゲート電極ＤＣＧ上に内壁ＯＰ１が位置するように、開口部ＯＰの位置を設計する。また、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１が、サイドウォールスペーサＳＷ１の寸法Ｓ２とサイドウォールスペーサＳＷ１の側面上の絶縁膜ＳＺ１の厚さＳ４との合計よりも小さい場合（すなわちＳ１＜Ｓ２＋Ｓ４の場合）は、サイドウォールスペーサＳＷ１上に内壁ＯＰ１が位置するように、開口部ＯＰの位置を設計する。これにより、フォトレジストパターンＲＰ４の位置ずれが生じた場合でも、開口部ＯＰの内壁ＯＰ１が、ダミー制御ゲート電極ＤＣＧ上またはサイドウォールスペーサＳＷ１上または絶縁膜ＳＺ２上位置してやすくなり、フォトレジストパターンＲＰ４の位置ずれに対するマージンを大きくすることができる。なお、サイドウォールスペーサＳＷ１の側面上の絶縁膜ＳＺ１の厚さＳ４は、サイドウォールスペーサＳＷ１のダミー制御ゲート電極ＤＣＧに隣接する側とは反対側の側面上に形成されている絶縁膜ＳＺ１の厚さ（メモリゲート長方向における寸法）に対応している。
【０２５６】
また、上記第１の場合は、開口部ＯＰから露出するダミー制御ゲート電極ＤＣＧの上面の端部（メモリゲート電極ＭＧ側の端部）から、開口部ＯＰの内壁ＯＰ１までの距離（間隔）Ｓ３は、ダミー制御ゲート電極ＤＣＧの寸法Ｓ１とサイドウォールスペーサＳＷ１の寸法Ｓ２とサイドウォールスペーサＳＷ１の側面上の絶縁膜ＳＺ１の厚さＳ４との合計の約半分であれば、更に好ましい。すなわち、Ｓ３＝（Ｓ１＋Ｓ２＋Ｓ４）／２であれば、更に好ましい。別の見方をすると、メモリゲート長方向において、ダミー制御ゲート電極ＤＣＧと、その隣のサイドウォールスペーサＳＷ１と、そのサイドウォールスペーサＳＷ１の側面上の絶縁膜ＳＺ１とを合わせたものの中央の位置に、開口部ＯＰの内壁ＯＰ１が位置することが、更に好ましい。これにより、フォトレジストパターンＲＰ４の位置ずれに対するマージンを最も効率的に大きくすることでき、フォトレジストパターンＲＰ４の位置ずれが生じた場合でも、開口部ＯＰの内壁ＯＰ１が、ダミー制御ゲート電極ＤＣＧ上またはサイドウォールスペーサＳＷ１または絶縁膜ＳＺ１上に位置させることができるようになる。
【０２５７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５８】
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
ＣＴ  コンタクトホール
ＣＧ  制御ゲート電極
ＤＣＧ  ダミー制御ゲート電極
ＤＧＥ  ダミーゲート電極
Ｅ１，Ｅ２，Ｅ３，Ｅ４  ｎ−型半導体領域
ＧＥ  ゲート電極
Ｈ１，Ｈ２，Ｈ３，Ｈ４  ｎ＋型半導体領域
ＨＫ  絶縁膜
ＨＺ  絶縁膜
ＩＬ１，ＩＬ２  絶縁膜
Ｍ１  配線
ＭＧ  メモリゲート電極
ＭＤ，ＭＳ  半導体領域
ＭＥ  金属膜
ＭＫ  絶縁膜
ＭＺ  絶縁膜
ＭＺ１，ＭＺ３  酸化シリコン膜
ＭＺ２  窒化シリコン膜
ＯＰ  開口部
ＯＰ１，ＯＰ２  内壁
ＰＧ  プラグ
ＰＳ１，ＰＳ２  シリコン膜
ＰＷ１，ＰＷ２  ｐ型ウエル
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４  フォトレジストパターン
Ｓ１，Ｓ２  寸法
Ｓ３  距離
Ｓ４  厚さ
ＳＢ  半導体基板
ＳＬ，ＳＬ２  金属シリサイド層
ＳＴ  素子分離領域
ＳＰ  側壁絶縁膜
ＳＰＺ  絶縁膜
ＳＷ１，ＳＷ２，ＳＷ３  サイドウォールスペーサ
ＳＺ，ＳＺ１，ＳＺ２  絶縁膜
ＴＲ１，ＴＲ２  溝
ＺＦ１，ＺＦ２，ＺＦ３，ＺＦ４  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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