(57)【特許請求の範囲】
【請求項１】
（ａ）主面を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の前記主面の第１領域および第２領域に、夫々、第１マスク膜を形成する工程、
（ｃ）前記第１領域および前記第２領域において、前記第１マスク膜の側壁上に、第２マスク膜を形成する工程、
（ｄ）前記第１マスク膜を除去した後、前記第１領域および前記第２領域において、前記第２マスク膜の外側の前記半導体基板をエッチングして凹部を設け、前記第２マスク膜の下に、第１幅を有する第１凸部を形成する工程、
（ｅ）前記第１領域の前記第１凸部を第３マスク膜で覆った状態で、前記第２領域の前記第１凸部にエッチングを施し、前記第２領域に第２幅を有する第２凸部を形成する工程、
（ｆ）前記第１領域において、前記第１凸部の第１部分を跨ぐように、第１絶縁膜および電荷蓄積層を介して第１ゲート電極を形成する工程、
（ｇ）前記第１領域において、第３絶縁膜を介して前記第１凸部の第２部分を跨ぐように、前記第１ゲート電極と隣り合う第３ゲート電極を形成する工程、
（ｈ）前記第２領域において、前記第２凸部を跨ぐように、第２絶縁膜を介して第２ゲート電極を形成する工程、
を有し、
前記第１ゲート電極および前記第３ゲート電極は、メモリセルの一部を構成し、
前記第２幅は、前記第１幅よりも狭い、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２絶縁膜は、前記第１凸部および前記第２凸部を熱酸化して形成され、前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に、さらに、
（ｉ）前記第１領域および前記第２領域において、前記第１凸部の下部において、前記第１凸部の周囲を覆う絶縁膜からなる素子分離膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｅ）工程において、
前記エッチングは等方性エッチングであり、
前記第２領域において、前記第２凸部は、前記素子分離膜から露出した第１部分と、前記素子分離膜に周囲を囲まれた第２部分とを有しており、
前記第２部分の幅は、前記第１部分の幅よりも広い、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記（ｈ）工程の後に、さらに、
（ｊ）前記第２ゲート電極の両端において、前記第２凸部の表面にエピタキシャル層を形成する工程、
を有する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記（ｆ）工程において、
前記第１絶縁膜は、前記第１凸部の表面に形成された酸化シリコン膜と、前記酸化シリコン膜上に形成された窒化シリコン膜と、
からなる、半導体装置の製造方法。
【請求項７】
（ａ）主面を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の前記主面の第１領域および第２領域に、夫々、第１マスク膜を形成する工程、
（ｃ）前記第１領域および前記第２領域において、前記第１マスク膜の側壁上に、第２マスク膜を形成する工程、
（ｄ）前記第１領域の前記第２マスク膜は残し、前記第２領域の前記第２マスク膜を除去する工程、
（ｅ）前記第１領域においては、前記第１マスク膜の側壁上に前記第２マスク膜を介して、前記第２領域においては、前記第１マスク膜の側壁上に、直接、第３マスク膜を形成する工程、
（ｆ）前記第１マスク膜を除去した後、前記第１領域においては、前記第２マスク膜および前記第３マスク膜の外側の前記半導体基板をエッチングして第１凹部を設けることで、前記第２マスク膜および前記第３マスク膜の下に、第１幅を有する第１凸部を形成し、前記第２領域においては、前記第３マスク膜の外側の前記半導体基板をエッチングして第２凹部を設けることで、前記第３マスク膜の下に、第２幅を有する第２凸部を形成する工程、
（ｇ）前記第１領域において、前記第１凸部を跨ぐように、第１絶縁膜を介して第１ゲート電極を形成する工程、
（ｈ）前記第２領域において、前記第２凸部を跨ぐように、第２絶縁膜を介して第２ゲート電極を形成する工程、
を有し、
前記第２幅は、前記第１幅よりも狭い、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記第１凸部を熱酸化して形成され、
前記第２絶縁膜は、前記第２凸部を熱酸化して形成され、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程との間に、さらに、
（ｉ）前記第１凸部および前記第２凸部の下部において、前記第１凸部および前記第２凸部の周囲を覆う絶縁膜からなる素子分離膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
前記（ｇ）工程において、
前記第１絶縁膜は、前記第１凸部の表面に形成された酸化シリコン膜と、前記酸化シリコン膜上に形成された窒化シリコン膜と、
からなる、半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記半導体基板のエッチングは、異方性ドライエッチングを用いる、半導体装置の製造方法。
【請求項１２】
（ａ）主面を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の前記主面上に第１マスク膜を形成する工程、
（ｃ）前記第１マスク膜の側壁上に、第２マスク膜を形成する工程、
（ｄ）前記第２マスク膜の外側の前記半導体基板をエッチングして凹部を設け、前記第２マスク膜の下に、第１幅を有する第１凸部を形成する工程、
（ｅ）前記凹部内であって、前記第１凸部を取り囲むように第１絶縁膜からなる素子分離膜を形成する工程、
（ｆ）前記第１凸部にエッチングを施すことによって、第２幅を有する第２凸部を形成する工程、
（ｇ）前記第２凸部を跨ぐように、前記第２凸部上に、第２絶縁膜を介してゲート電極を形成する工程、
（ｈ）前記ゲート電極を挟むように、前記第２凸部の表面にエピタキシャル層を形成する工程、
を有し、
前記第２凸部は、前記素子分離膜から露出した第１部分と、前記素子分離膜に周囲を囲まれた第２部分と、前記第１部分と前記第２部分との境界部分であって、その表面が前記素子分離膜から露出した第３部分と、を有し、
前記エピタキシャル層は、前記第１部分および前記第３部分に形成されており、
前記第２幅は、前記第１幅よりも狭い、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記エピタキシャル層は、シリコンからなるエピタキシャル層である、半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記エピタキシャル層は、シリコンゲルマニウムからなるエピタキシャル層である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
そして、メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された制御ゲート電極（選択ゲート電極）と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成されたメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有している。
【０００４】
そして、特開２００６−４１３５４号公報（特許文献１）には、半導体基板の表面に凸型形状の活性領域を形成し、この凸型の活性領域に跨るように制御ゲート電極およびメモリゲート電極を配置したメモリセルが開示されている。
【０００５】
また、特開２０１３−９８１９２号公報（特許文献２）の［０１２８］段落〜［０１３５］段落および図３９〜図４１には、等方性のエッチングを用いて、サイドウォール長を短くする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−４１３５４号公報
【特許文献２】特開２０１３−９８１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１は、フィン型の不揮発性メモリに関する発明であり、実施の形態６には、メモリセルのメモリゲート電極のみ凸型形状（フィン型）とし、制御ゲート電極とロジック部には、通常の平坦型デバイスを形成する例が開示されている。
【０００８】
しかしながら、メモリセル部だけでなく、ロジック部の面積縮小および低消費電力の為には、メモリセル部およびロジック部のＭＩＳＦＥＴをフィン型にする必要がある。
【０００９】
そして、メモリセル部およびロジック部のＭＩＳＦＥＴをフィン型にした不揮発性メモリを有する半導体装置を形成するために、安定したプロセスの開発が望まれている。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置の製造方法は、主面を有する半導体基板を準備する工程、半導体基板の主面の第１領域および第２領域に、夫々、第１マスク膜を形成する工程、第１領域および前記第２領域において、第１マスク膜の側壁上に、第２マスク膜を形成する工程を有する。その後、第１マスク膜を除去した後、第１領域および第２領域において、第２マスク膜の外側の半導体基板をエッチングして凹部を設け、第２マスク膜の下に、第１幅を有する第１凸部を形成する工程、第１領域の第１凸部を第３マスク膜で覆った状態で、第２領域の第１凸部にエッチングを施し、第２領域に第２幅を有する第２凸部を形成する工程を有する。そして、第２幅は、第１幅よりも狭い。
【発明の効果】
【００１２】
一実施の形態によれば、安定した半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】検討例である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】一実施の形態である半導体装置の要部平面図である。
【図１１】一実施の形態である半導体装置の要部断面図である。
【図１２】一実施の形態である半導体装置の要部断面図である。
【図１３】一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】変形例である半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態）
＜検討例＞
本願発明者は、不揮発性メモリを有するメモリセル部およびロジック部に、複数のフィン型ＭＩＳＦＥＴを配置した半導体装置を検討している。先ず、半導体装置の形成方法の一部であるフィン型の素子形成領域（活性領域）の形成方法について説明する。なお、フィン型の素子形成領域（活性領域）を、単に、「フィン」または「凸部」と呼ぶ。後述するが、本願発明者が検討している不揮発性メモリを有する半導体装置においては、相対的に、メモリセル部のフィン幅を広くし、ロジック部のフィン幅を狭くした構造が求められている。つまり、ロジック部のフィン幅を、メモリセル部のフィン幅よりも狭くする必要がある。図１〜図９は、検討例である半導体装置の形成工程中の要部断面図であり、特に、フィンの形成工程を示している。
【００１８】
図１に示すように、半導体基板の準備工程（ステップＳ１）および絶縁膜形成工程（ステップＳ２）を実施する。半導体基板の準備工程（ステップＳ１）では、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板１を準備する。半導体基板１は、直径が２００μｍ〜３００μｍの半導体ウエハである。半導体基板１の主面は、メモリセル部Ａおよびロジック部Ｂを有し、メモリセル部Ａおよびロジック部Ｂは、夫々、複数のＭＩＳＦＥＴが形成される領域である。絶縁膜形成工程（ステップＳ２）は、半導体基板１の表面に、膜厚２〜１０ｎｍ程度の酸化シリコン膜からなる絶縁膜２を形成する工程と、絶縁膜２上に膜厚２０〜１００ｎｍ程度の窒化シリコン膜からなる絶縁膜３を形成する工程を含む。さらに、図１に示すように、絶縁膜３上にマスク膜４を形成し、マスク膜４堆積工程を実施する。マスク膜４は、例えば、アモルファスシリコン膜からなり、その膜厚は、２０〜２００ｎｍとする。
【００１９】
次に、図２に示すように、マスク膜４のパターニング工程を実施する。フォトリソグラフィ技術およびエッチング技術を用いてマスク膜４をパターニングし、メモリセル部Ａに複数のマスク膜４ａ、ロジック部Ｂに複数のマスク膜４ｂを形成する。図１に示したマスク膜４堆積工程と、マスク膜４パターニング工程とを、マスク膜形成工程（ステップＳ３）と呼ぶ。マスク膜４ａおよび４ｂの幅および間隔によって、フィンの形成位置（フィンの間隔）を決めることができる。マスク膜４ｂの幅および間隔は、マスク膜４ａの幅および間隔よりも狭くなっている。
【００２０】
次に、図３に示すように、絶縁膜５の形成工程を実施する。マスク膜４ａおよび４ｂの上面および側面を覆うように、半導体基板１の主面上に絶縁膜５を堆積する。絶縁膜５は、例えば、１０〜４０ｎｍの膜厚を有する酸化シリコン膜からなる。絶縁膜５の膜厚は、フィンの幅を決める要因となる。
【００２１】
次に、図４に示すように、ハードマスク膜５ａおよび５ｂの形成工程では、前述の絶縁膜５に異方性ドライエッチングを施し、マスク膜４ａおよび４ｂの側壁上に、選択的に側壁絶縁膜からなるハードマスク膜５ａおよび５ｂを形成する。ハードマスク膜５ａは、メモリセル部Ａに、ハードマスク膜５ｂは、ロジック部Ｂに形成されるが、ハードマスク膜５ａおよび５ｂの幅は等しく、前述の絶縁膜５の膜厚とほぼ等しい。そして、ハードマスク膜５ａおよび５ｂを形成した後、マスク膜４ａおよび４ｂを除去する。
【００２２】
次に、図５に示すように、ハードマスク膜５ｂの細線化工程を実施する。ロジック部Ｂを露出し、メモリセル部Ａを覆うフォトレジスト膜（マスク膜）ＰＲ１を形成し、フォトレジスト膜ＰＲ１から露出したロジック部Ｂのハードマスク膜５ｂに対して等方性エッチングを施す。酸化シリコン膜の場合、等方性ドライエッチングは、技術的に困難であり、ウェットエッチングで行うのが一般的である。こうして、ロジック部Ｂに、前述のハードマスク膜５ａよりも幅が狭いハードマスク膜５ｂ´を形成する。つまり、細線化工程は、前述のハードマスク膜５ｂの幅を減少（縮小）させる工程である。ハードマスク膜５ｂ´を形成した後、レジスト膜ＰＲ１を除去する。こうして、メモリセル部Ａおよびロジック部Ｂに、それぞれ、フィン形成用のハードマスク膜５ａおよび５ｂ´が形成される。ここで、絶縁膜５の形成工程、ハードマスク膜５ａおよび５ｂの形成工程、および、ハードマスク膜５ｂの細線化工程を、纏めてハードマスク膜形成工程（ステップＳ４）と呼ぶ。
【００２３】
次に、図６に示すように、フィン加工工程（ステップＳ５）を実施する。ハードマスク膜５ａおよび５ｂ´をマスクとして、絶縁膜３および２、ならびに、半導体基板１に異方性ドライエッチングを施し、平面視において、ハードマスク膜５ａおよび５ｂ´とほぼ等しい形状の絶縁膜３および２、ならびに、フィンＦ１およびＦ２を形成する。つまり、ハードマスク膜５ａおよび５ｂ´の外側（ハードマスク膜５ａおよび５ｂ´に覆われていない領域）の半導体基板１に凹部を形成することで、凹部に囲まれた凸部であるフィンＦ１およびＦ２を形成する。ここで、半導体基板１のエッチング時には、絶縁膜３もエッチングマスクとして用いられる。こうして、ハードマスク膜５ａおよび５ｂ´から露出した領域の半導体基板１を１００〜２５０ｎｍ掘り下げることで、半導体基板１の主面１ａからの高さ１００〜２５０ｎｍを有するフィンＦ１およびＦ２が形成できる。もちろん、メモリセル部ＡのフィンＦ１の幅Ｗ１は、ロジック部ＢのフィンＦ２の幅Ｗ２よりも広い。
【００２４】
次に、図７に示すように、絶縁膜６の堆積工程を実施する。半導体基板１の上に、フィンＦ１およびＦ２、絶縁膜２および３、ならびに、ハードマスク膜５ａおよび５ｂ´を完全に埋めるように酸化シリコン膜等からなる絶縁膜６を堆積する。つまり、凸部の周囲の凹部に絶縁膜６を形成する。
【００２５】
次に、図８に示すように、絶縁膜６の研磨工程を実施する。絶縁膜６、前述のハードマスク膜５ａおよび５ｂ´、および、絶縁膜３にＣＭＰ（Chemical Mechanical Polishing）処理を施し、ハードマスク膜５ａおよび５ｂ´が研磨された後に、絶縁膜３が、例えば２０ｎｍ程度になるまで絶縁膜３および６を研磨する。
【００２６】
次に、図９に示すように、絶縁膜６のエッチバック工程を実施する。前述の研磨工程が完了した後、先ず、絶縁膜３を、例えばウェットエッチングにより除去する。次に、絶縁膜６に等方性エッチングを施すことにより、素子分離膜６ａおよび６ｂを形成する。つまり、絶縁膜６の上面を低下させ、例えばフィンＦ１およびＦ２の高さを３０ｎｍ〜５０ｎｍ程度に設定する。ここで、絶縁膜６の堆積工程、絶縁膜６の研磨工程、および、絶縁膜６のエッチバック工程を、フィン形成工程（ステップＳ６）と呼ぶ。なお、絶縁膜６を等方性エッチングする工程で、絶縁膜２も除去される。
【００２７】
以上の工程により、メモリセル部ＡにフィンＦ１を、ロジック部ＢにフィンＦ２を形成することができる。フィンＦ１およびＦ２は、半導体基板１の主面１ａから突出した凸部であり、その周囲を半導体基板１の主面１ａ上に形成された素子分離膜６ａおよび６ｂで囲まれている。つまり、複数のフィンＦ１間は、素子分離膜６ａで分離されており、複数のフィンＦ２間は、素子分離膜６ｂで分離されている。そして、後述するように、フィンＦ１には、不揮発性のメモリセルが、フィンＦ２にはＭＩＳＦＥＴが形成される。
【００２８】
本願発明者の検討により、上記のフィンの形成方法には、更なる改善の余地が有ることが判明した。
【００２９】
第１に、上記のハードマスク膜形成工程（ステップＳ４）の中のハードマスク膜５ｂの細線化工程において、ハードマスク膜５ｂをフッ酸でウェットエッチングした場合、エッチング量の制御が困難であるため、エッチング量のバラツキが大きいこと、および、半導体ウエハ面内におけるハードマスク膜５ｂ´の寸法（幅、長さ、または、高さ）バラツキが大きいことが判明した。エッチング量のバラツキおよびハードマスク膜５ｂ´の寸法バラツキは、フィン幅のバラツキに直結するため、そこに形成されるＭＩＳＦＥＴの特性バラツキとなって現れる。
【００３０】
第２に、上記のハードマスク膜形成工程（ステップＳ４）の中の絶縁膜５の形成工程において、絶縁膜５の膜厚は、ロジック部Ｂのハードマスク膜５ｂ´の幅よりも大きいメモリセル部Ａのハードマスク膜５ａの幅に設定されている。その為、絶縁膜５を堆積した段階で、ロジック部Ｂの隣接するマスク膜４ｂ間が絶縁膜５で埋まってしまい、ハードマスク膜５ａおよび５ｂの形成工程で、絶縁膜５に異方性ドライエッチングを施しても、ハードマスク膜５ｂが形成できないという課題が明らかになった。特に、ロジック部Ｂに形成するＭＩＳＦＥＴの微細化が進むと、この課題が顕著になることが判明した。
【００３１】
＜半導体装置のデバイス構造＞
図１０は、本実施の形態における半導体装置の要部平面図である。図１０において、メモリセル部Ａには、複数のメモリセルが行列状に配置されたメモリセルアレイの要部平面図を、ロジック部Ｂには、ロジック回路形成領域のロジック回路等を構成するトランジスタＴｒの要部平面図を示している。トランジスタＴｒとしては、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示するが、ｐ型ＭＩＳＦＥＴも同様に形成することができる。図１１は、本実施の形態における半導体装置のメモリセル部の要部断面図である。図１１には、メモリセル部Ａの４つの断面図を示しており、メモリセル部Ａ１は、図１０のＡ１−Ａ１´に沿う断面図、メモリセル部Ａ２は、図１０のＡ２−Ａ２´に沿う断面図、メモリセル部Ａ３は、図１０のＡ３−Ａ３´に沿う断面図、そして、メモリセル部Ａ４は、図１０のＡ４−Ａ４´に沿う断面図である。図１２には、ロジック部Ｂの３つの断面図を示している。ロジック部Ｂ１は、図１０のＢ１−Ｂ１´に沿う断面図、ロジック部Ｂ２は、図１０のＢ２−Ｂ２´に沿う断面図、ロジック部Ｂ３は、図１０のＢ３−Ｂ３´に沿う断面図である。
【００３２】
図１０に示すように、メモリセル部Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板１の主面１ａから選択的に突出した直方体の突出部（凸部）であり、フィンＦＡの下端部分は、半導体基板１の主面１ａを覆う素子分離膜ＳＴＭで囲まれている。フィンＦＡは、半導体基板１の一部であり、半導体基板１の活性領域である。従って、平面視において、隣り合うフィンＦＡの間は、素子分離膜ＳＴＭで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴＭで囲まれている。フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。
【００３３】
複数のフィンＦＡ上には、Ｙ方向（Ｘ方向と直交する方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側にはドレイン領域ＭＤが、そして、メモリゲート電極ＭＧ側にはソース領域ＭＳが形成されている。ドレイン領域ＭＤおよびソース領域ＭＳは、フィンＦＡにｎ型不純物が導入された半導体領域であり、フィンＦＡの周囲に沿ってエピ層ＥＰ２およびＥＰ１が形成されている。つまり、ドレイン領域ＭＤは、フィンＦＡおよびエピ層ＥＰ２にｎ型不純物が導入されたｎ型の半導体領域である。ソース領域ＭＳは、フィンＦＡおよびエピ層ＥＰ１にｎ型不純物が導入されたｎ型の半導体領域である。ドレイン領域ＭＤは、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、ソース領域ＭＳは、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。
【００３４】
Ｘ方向に隣接する２つのメモリセルＭＣにおいて、ドレイン領域ＭＤまたはソース領域ＭＳは共有されている。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤに対して、Ｘ方向に鏡面対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳに対して、Ｘ方向に鏡面対称となっている。
【００３５】
各フィンＦＡには、Ｘ方向に、３つ以上の多数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣのドレイン領域ＭＤは、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、Ｘ方向に延在する金属配線ＭＷからなるソース線ＳＬに接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する金属配線ＭＷからなるビット線ＢＬに接続されている。好適には、ソース線ＳＬには、ビット線ＢＬとは異なる層の金属配線を用いる。例えば、ソース線ＳＬは、ビット線ＢＬよりも上層の金属配線で構成することが好ましい。
【００３６】
また、ロジック部Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板１の活性領域であり、フィンＦＢの下端部分は、半導体基板１の主面１ａを覆う素子分離膜ＳＴＬで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極ＧＥが配置され、ゲート電極ＧＥを挟むように、フィンＦＢにはドレイン領域ＬＤおよびソース領域ＬＳが形成されている。ドレイン領域ＬＤおよびソース領域ＬＳは、フィンＦＢにｎ型不純物が導入された半導体領域であり、フィンＦＢの周囲に沿ってエピ層ＥＰ３が形成されている。つまり、ドレイン領域ＬＤおよびソース領域ＬＳは、フィンＦＢおよびエピ層ＥＰ３にｎ型不純物が導入されたｎ型の半導体領域である。トランジスタＴｒは、ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳを有する。ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳは、それぞれ、コンタクトホールＣＴ内に形成されたプラグ電極ＰＧを介して、金属配線ＭＷに接続されている。フィンＦＢは、トランジスタＴｒを形成する為の活性領域である。
【００３７】
フィンＦＡおよびＦＢは、半導体基板１の主面１ａから、主面１ａに垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡおよびＦＢは、長辺方向に任意の長さ、短辺方向に任意の幅、高さ方向に任意の高さを有する。フィンＦＡおよびＦＢは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部がラウンドした形状も含まれる。また、平面視でフィンＦＡおよびＦＢが延在する方向が長辺方向であり、長辺方向に直交する方向が短辺方向である。つまり、長さは、幅よりも大きい。フィンＦＡおよびＦＢは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行パターンも含まれる。
【００３８】
次に、図１１および１２を用いてメモリセルＭＣおよびトランジスタＴｒの構造について説明する。
【００３９】
図１１に示すように、半導体基板１のメモリセル部Ａには、半導体基板１の突出部であるフィンＦＡが形成されている。フィンＦＡの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＭで囲まれている。つまり、フィンＦＡ間は、素子分離膜ＳＴＭで分離されている。フィンＦＡの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ１が形成されている。言い換えると、フィンＦＡは、ｐ型ウエルＰＷ１内に形成されている。
【００４０】
フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上には、ゲート絶縁膜ＧＩｔを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向において、制御ゲート電極ＣＧに隣り合う領域には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間には、ゲート絶縁膜ＧＩｍが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間は、ゲート絶縁膜ＧＩｍで電気的に分離されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間に、ゲート絶縁膜ＧＩｍ以外の絶縁膜を介在させて電気的に分離しても良い。
【００４１】
ここで、ゲート絶縁膜ＧＩｔは、シリコンからなる半導体基板１の突出部（凸部）であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は２ｎｍである。また、ゲート絶縁膜ＧＩｍは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した５〜６ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる絶縁膜１０´と、絶縁膜１０´上に形成された絶縁膜１１´とからなる。絶縁膜１１´は、電荷蓄積部（電荷蓄積層）である窒化シリコン膜と、窒化シリコン膜の表面を覆う酸窒化シリコン膜との積層膜からなる。窒化シリコン膜は、７ｎｍの膜厚を有し、酸窒化シリコン膜は、９ｎｍの膜厚を有する。つまり、ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸窒化シリコン膜の積層構造を有し、その膜厚は、２１〜２２ｎｍとなり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔよりも厚い。ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の積層構造としても良い。
【００４２】
メモリセル部Ａ２に示すように、フィンＦＡの短辺方向において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｔを介して、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って延在しており、フィンＦＡを囲む素子分離膜ＳＴＭ上に延在している。つまり、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｔを介してフィンＦＡに跨った構造となっている。同様に、メモリセル部Ａ３に示すように、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍを介して、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って延在しており、フィンＦＡを囲む素子分離膜ＳＴＭ上に延在している。つまり、メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍを介してフィンＦＡに跨った構造となっている。
【００４３】
また、メモリセル部Ａ１およびＡ４に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの外側の領域に設けられたソース領域ＭＳは、ｎ−型半導体領域ＥＸ１およびエピ層ＥＰ１を有し、ドレイン領域ＭＤは、ｎ−型半導体領域ＥＸ２およびエピ層ＥＰ２を有する。ｎ−型半導体領域ＥＸ１およびＥＸ２は、フィンＦＡ内にｎ型不純物が導入されたｎ型半導体領域であり、エピ層ＥＰ１およびＥＰ２は、フィンＦＡの上面ＦＡａおよび側面ＦＡｓ上に形成されたシリコンエピタキシャル層である。エピ層ＥＰ１およびＥＰ２には、リン（Ｐ）等のｎ型不純物が高濃度に導入されており、エピ層ＥＰ１およびＥＰ２の不純物濃度は、ｎ−型半導体領域ＥＸ１およびＥＸ２の不純物濃度よりも高い。
【００４４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上には、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷおよび層間絶縁膜ＩＬ１が形成されており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＭＳ、および、ドレイン領域ＭＤを覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＭＳおよびドレイン領域ＭＤに電気的に接続されている。なお、エピ層ＥＰ１およびＥＰ２の表面上にはシリサイド層ＳＣが形成されており、プラグ電極ＰＧは、シリサイド層ＳＣに接触している。
【００４５】
メモリセルＭＣは、フィンＦＡに形成された、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。制御ゲート電極ＣＧは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上にゲート絶縁膜ＧＩｔを介して配置されており、メモリゲート電極ＭＧは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上にゲート絶縁膜ＧＩｍを介して配置されている。ドレイン領域ＭＤとソース領域ＭＳは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように配置されている。そして、長辺方向のドレイン領域ＭＤとソース領域ＭＳとの間の距離が、メモリセルＭＣのチャネル長に相当し、短辺方向における制御ゲート電極ＣＧまたはメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する領域が、メモリセルＭＣのチャネル幅に相当する。
【００４６】
図１２に示すように、半導体基板１のロジック部Ｂには、半導体基板１の突出部であるフィンＦＢが形成されている。フィンＦＢの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＬで囲まれている。つまり、隣接するフィンＦＢ間は、素子分離膜ＳＴＬで分離されている。フィンＦＢの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ２が形成されている。言い換えると、フィンＦＢは、ｐ型ウエルＰＷ２内に形成されている。
【００４７】
ロジック部Ｂ１に示すように、トランジスタＴｒは、フィンＦＢに形成された、ゲート電極ＧＥと、ゲート電極ＧＥの両端のソース領域ＬＳおよびドレイン領域ＬＤを有する。フィンＦＢの主面ＦＢａおよび側面ＦＢｓ上には、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩＬは、熱酸化膜であり、その膜厚は１〜２ｎｍ程度である。ロジック部Ｂ２に示すように、フィンＦＢの短辺方向において、ゲート電極ＧＥは、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介して、フィンＦＢの主面ＦＢａおよび側面ＦＢｓに沿って延在しており、フィンＦＢを囲む素子分離膜ＳＴＬ上に延在している。ゲート電極ＧＥは、金属膜ＭＥ１およびＭＥ２の積層構造で構成されている。
【００４８】
また、ゲート電極ＧＥを挟むように、ゲート電極ＧＥの外側に領域に設けられたソース領域ＬＳおよびドレイン領域ＬＤは、ｎ−型半導体領域ＥＸ３およびエピ層ＥＰ３を有する。ソース領域ＬＳおよびドレイン領域ＬＤは、短辺方向および高さ方向において、素子分離膜ＳＴＬから露出したフィンＦＢの全域に形成されている。ソース領域ＬＳは、ロジック部Ｂ３に示すように、フィンＦＢと、フィンＦＢの主面ＦＢａおよび側面ＦＢｓ上に形成されたエピ層ＥＰ３と、で形成されている。エピ層ＥＰ３は、フィンＦＢの上面ＦＢａおよび側面ＦＢｓ上に形成されたシリコンエピタキシャル層である。エピ層ＥＰ３には、リン（Ｐ）等のｎ型不純物が高濃度に導入されており、エピ層ＥＰ３の不純物濃度は、ｎ−型半導体領域ＥＸ３の不純物濃度よりも高い。ドレイン領域ＬＤもソース領域ＬＳと同様の構造である。
【００４９】
ゲート電極ＧＥの側壁上には、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥおよび層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＬＳおよびドレイン領域ＬＤに電気的に接続されている。なお、エピ層ＥＰ３の表面上にはシリサイド層ＳＣが形成されており、プラグ電極ＰＧは、シリサイド層ＳＣに接触している。
【００５０】
なお、ｐ型ウエルＰＷ１およびＰＷ２は、図１１および１２のみで示し、他の製造方法の断面図では省略している。
【００５１】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について説明するが、先ず、フィンの形成工程について説明し、その後のメモリセル部のメモリセルおよびロジック部のＭＩＳＦＥＴの形成方法を説明する。本実施の形態のフィンの形成方法は、前述の検討例を基本とするものであり、前述のフィンの形成工程と異なる部分を主に説明する。図１３〜図２８は、本実施の形態の半導体装置の形成工程中の要部断面図である。
【００５２】
まず、メモリセル部ＡのフィンＦＡの幅を、ロジック部ＢのフィンＦＢの幅よりも広く（大きく）することの重要性を説明する。
【００５３】
前述のように、メモリゲート電極ＭＧで覆われる部分では、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに、熱酸化膜である絶縁膜１０´（膜厚：５〜６ｎｍ）が形成される。そして、絶縁膜１０´の膜厚は、ロジック部ＢのフィンＦＢの主面ＦＢａおよび側面ＦＢｓに形成する熱酸化膜からなるゲート絶縁膜ＧＩＬ（膜厚：１〜２ｎｍ）またはゲート絶縁膜ＧＩｔよりも厚くするのが好適である。これは、電荷蓄積部である絶縁膜１１´の下層の絶縁膜１０´の膜厚を厚くすることで、電荷保持時間を向上できるとともに、メモリセルＭＣの書換え回数を向上できるためである。
【００５４】
このように、メモリセル部ＡのフィンＦＡの幅は、少なくとも、絶縁膜１０´の膜厚の２倍だけ目減りし細くなってしまうため、この目減り分を加味して太くしておく必要がある。一方、ロジック部ＢのフィンＦＢの主面ＦＢａおよび側面ＦＢｓに形成する熱酸化膜からなるゲート絶縁膜ＧＩＬ（膜厚：１〜２ｎｍ）は、絶縁膜１０´に比べ薄い。さらに、ロジック部ＢのフィンＦＢの幅は、極力狭くし、そこに形成されたＭＩＳＦＥＴの基板部分を完全に空乏化させ、リーク電流を低減させる必要がある。
【００５５】
上記の背景から、予め、メモリセル部ＡのフィンＦＡの幅を、ロジック部ＢのフィンＦＢの幅よりも広く（大きく）しておくことが重要である。
【００５６】
以下、図１３〜図１５を用いて、メモリセル部ＡのフィンＦＡおよびロジック部ＢのフィンＦＢの製造工程について説明する。
【００５７】
前述の検討例と同様に、半導体基板の準備工程（ステップＳ１）からフィン形成工程（ステップＳ６）までを順に実施する。ただし、ハードマスク膜形成工程（ステップＳ４）のハードマスク膜５ｂの細線化工程は実施しない。つまり、図１３に示すように、メモリセル部Ａおよびロジック部Ｂに、等しい幅を有するフィンＦ３を形成する。フィンＦ３の幅は、例えば、３０ｎｍ程度とする。フィンＦ３は、素子分離膜ＳＴＭおよびＳＴＬから５０ｎｍ程度露出している。
【００５８】
次に、図１４に示すように、フィンの細線化工程（ステップＳ７）を実施する。メモリセル部Ａを覆い、かつ、ロジック部Ｂを露出したフォトレジスト膜（マスク膜）ＰＲ２をマスクとして用い、ロジック部ＢのシリコンからなるフィンＦ３に等方性エッチングを施す。そして、前述のロジック部ＢのフィンＦ３を選択的に細くし、ロジック部ＢにフィンＦ４を形成する。フィンＦ４の幅は、例えば、１０〜１５ｎｍ程度、高さは、３５〜４０ｎｍ程度となる。等方性エッチングは、例えば、ＣＦ４およびＯ２の混合ガスを用いたドライエッチングで実施する。また、フィンＦ４を形成した後、フォトレジスト膜ＰＲ２を除去し、図示しないマスク（例えば、フォトレジスト膜）でメモリセル部Ａおよびロジック部Ｂの一部のフィンＦ４を覆い、露出したフィンＦ４に、上記の等方性エッチングを施すことにより、さらに、幅狭のフィンを形成しても良い。さらに、これらの工程を繰り返すことで、ロジック部Ｂに異なる幅を有する２種類以上のフィンを形成することもできる。
【００５９】
次に、フォトレジスト膜ＰＲ２を除去すると、図１５に示すように、メモリセル部ＡにフィンＦＡ、ロジック部ＢにフィンＦＢを有する半導体基板１を準備できる。メモリセル部Ａでは、素子分離膜ＳＴＭから露出した部分と、素子分離膜ＳＴＭに埋まった部分のフィンＦＡの幅は等しく、その幅Ｗ３は３０ｎｍ程度である。そして、素子分離膜ＳＴＭから露出した部分のフィンＦＡの高さＨ１は５０ｎｍ程度である。また、ロジック部Ｂでは、素子分離膜ＳＴＬから露出した部分フィンＦＢの幅Ｗ４は１０〜１５ｎｍ程度であり、素子分離膜ＳＴＬに埋まった部分のフィンＦＢの幅Ｗ５は３０ｎｍ程度である。素子分離膜ＳＴＬから露出した部分のフィンＦＢの高さＨ２は３５〜４０ｎｍ程度である。つまり、素子分離膜ＳＴＬに埋まった部分のフィンＦＢの幅Ｗ５は、素子分離膜ＳＴＬから露出した部分のフィンＦＢの幅Ｗ４よりも広いので、素子分離膜ＳＴＬに埋まった部分のフィンＦＢの肩部ＳＨが、素子分離膜ＳＴＬから露出している。
【００６０】
このように、シリコンからなるフィンに等方性エッチングを施し、フィンの幅を狭くするため、エッチング量のバラツキを低減でき、かつ、フィン幅の半導体ウエハ面内バラツキを低減でき、安定したフィン形成方法が提供できる。また、フィンの加工精度を向上できるため、ロジック部Ｂの微細化、高集積化が可能となる。酸化シリコン膜のウェットエッチングに比べ、シリコンのドライエッチングは、エッチングレートが低いため、エッチング量の制御性が良い。また、ドライエッチングであるため、エッチングの制御性が高いため、面内バラツキを低減できる。
【００６１】
次に、図１６〜図２８では、メモリセルＭＣおよびトランジスタＴｒの製造について説明する。図１６〜図２５、図２７、および図２８には、図１１のメモリセル部Ａ１、Ａ２、および、Ａ３、ならびに、図１２のロジック部Ｂ１およびＢ２の断面図を示している。図２６には、メモリセル部Ａ４およびロジック部Ｂ３の断面図を示している。
【００６２】
図１６は、図１５に示したフィンＦＡおよびＦＢのメモリセル部Ａ１、Ａ２およびＡ３、ならびに、ロジック部Ｂ１およびＢ２の断面図を示している。
【００６３】
図１７は、絶縁膜７、導体膜８、および、絶縁膜９の形成工程（ステップＳ８）を示している。先ず、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓに絶縁膜７を形成する。絶縁膜７は、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓを熱酸化し、２ｎｍ程度の酸化シリコン膜を形成する。次に、絶縁膜７上に、フィンＦＡおよびＦＢの高さ以上の膜厚の導体膜８を堆積し、導体膜８にＣＭＰ処理を施すことにより、平坦な主面を有する導体膜８を形成する。次に、導体膜８の主面上に、絶縁膜９を堆積する。導体膜８は、ポリシリコン膜（シリコン膜）、絶縁膜９は、窒化シリコン膜からなる。なお、導体膜８のＣＭＰ工程では、フィンＦＡおよびＦＢの主面上に導体膜８が残っていることが肝要である。後述するが、絶縁膜９は、フィンＦＡの高さと同程度の膜厚とするのが好ましいが、図１７他では薄く示している。
【００６４】
図１８は、制御ゲート電極ＣＧの形成工程（ステップＳ９）を示している。絶縁膜９上に、フォトレジスト膜（マスク膜）ＰＲ３を選択的に形成する。フォトレジスト膜ＰＲ３は、メモリセル部Ａにおいて、制御ゲート電極ＣＧの形成領域を覆い、それ以外の領域を露出するパターンを有する。さらに、フォトレジスト膜ＰＲ３は、ロジック部Ｂを覆うパターンを有する。絶縁膜９および導体膜８にドライエッチング処理を施し、フォトレジスト膜ＰＲ３から露出する領域の絶縁膜９および導体膜８を除去することにより、制御ゲート電極ＣＧを形成する。絶縁膜７は、ドライエッチング処理またはその後の洗浄工程で加工されることにより、制御ゲート電極ＣＧの下にゲート絶縁膜ＧＩｔが形成される。なお、メモリセル部Ａ３では、絶縁膜９、導体膜８、および、絶縁膜７が除去され、フィンＦＡの主面ＦＡａおよび側面ＦＡｓが露出する。なお、フォトレジスト膜ＰＲ３は、絶縁膜９をパターニングした後、または、絶縁膜９および導体膜８をパターニングした後に除去する。
【００６５】
図１９は、絶縁膜１０および１１、ならびに、導体膜１２の形成工程（ステップＳ１０）を示している。先ず、制御ゲート電極ＣＧから露出したフィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜１０および１１を順に形成する。絶縁膜１０は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した酸化シリコン膜であり、その膜厚は５〜６ｎｍであり、ゲート絶縁膜ＧＩｔの膜厚よりも厚い。次に、絶縁膜１１は、窒化シリコン膜と、窒化シリコン膜上の酸窒化シリコン膜の積層膜からなり、窒化シリコン膜の膜厚を７ｎｍ、酸窒化シリコン膜の膜厚を９ｎｍとする。なお、絶縁膜１１は、下層のＨｆＳｉＯと上層のＡｌＯの積層膜としても良い。
【００６６】
次に、絶縁膜１１上に、制御ゲート電極ＣＧと絶縁膜９の積層体の高さ、および、メモリセル部Ａ３のフィンＦＡの高さ以上の膜厚の導体膜１２を堆積する。そして、この導体膜１２にＣＭＰ処理を施し、制御ゲート電極ＣＧの上の絶縁膜１１を露出させることにより、図１９に示すように、メモリセル部Ａの制御ゲート電極ＣＧから露出した領域に導体膜１２が選択的に形成される。ＣＭＰ処理後に、メモリセル部Ａ３では、フィンＦＡ上に導体膜１２が残っている。なお、導体膜１２は、ポリシリコン膜（シリコン膜）からなる。なお、ロジック部Ｂでは、導体膜１２は除去され、絶縁膜１１が露出している。
【００６７】
図２０は、導体膜１２のエッチバック工程（ステップＳ１１）を示している。メモリセル部Ａの導体膜１２にエッチング処理を施し、導体膜１２の主面の高さを下げる。エッチバック工程後に、導体膜１２の主面は、例えば、制御ゲート電極ＣＧの主面とほぼ等しい高さを有する。
【００６８】
図２１は、メモリゲート電極ＭＧ形成工程（ステップＳ１２）を示している。制御ゲート電極ＣＧ上の絶縁膜９および１１の側壁上および導体膜１２上に窒化シリコン膜を堆積した後、異方性ドライエッチングを施すことにより、制御ゲート電極ＣＧ上の絶縁膜９および１１の側壁上にマスク膜１３を形成する。そして、マスク膜１３から露出した導体膜１２にエッチング処理を施して除去することにより、制御ゲート電極ＣＧの側壁上に絶縁膜１０および１１を介して、メモリゲート電極ＭＧおよびスペーサＳＰを形成する。なお、スペーサＳＰは、メモリゲート電極ＭＧと同様の構造であるが、後述の工程で除去されるため、メモリゲート電極ＭＧと異なる名称としている。
【００６９】
図２２は、スペーサＳＰ除去およびゲート絶縁膜ＧＩｍ形成工程（ステップＳ１３）を示している。先ず、メモリゲート電極ＭＧを覆い、スペーサＳＰを露出するレジスト膜（図示せず）を用いて、例えば、ウェットエッチング処理により、図２１に示すスペーサＳＰ、および、スペーサＳＰ上のマスク膜１３を除去する。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜１１および１０を、例えば、ウェットエッチング処理によって除去して、メモリゲート電極ＭＧの下（つまり、メモリゲート電極ＭＧとフィンＦＡの間）に、選択的に絶縁膜１１´および１０´を残し、ゲート絶縁膜ＧＩｍを形成する。なお、ゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａとメモリゲート電極ＭＧ間だけなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間にも連続的に形成されている。また、図２２に示すようにゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って形成されている。
【００７０】
図２３は、ダミーゲートＤＧおよびｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３の形成工程（ステップＳ１４）を示している。先ず、ロジック部Ｂにおいて、絶縁膜９および導体膜８を、パターニングすることにより、ダミーゲートＤＧを形成する。ダミーゲートＤＧ上の絶縁膜９およびダミーゲートＤＧ下の絶縁膜７もダミーゲートＤＧと同一の平面パターンを有する。
【００７１】
次に、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、イオン注入法により、フィンＦＡおよびＦＢ内に導入することにより、フィンＦＡ内にｎ−型半導体領域ＥＸ１およびＥＸ２を、フィンＦＢ内にｎ−型半導体領域ＥＸ３を形成する。ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧと、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧと、一部重なる。
【００７２】
ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲートＤＧから露出したフィンＦＢの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧの両側に、ダミーゲートＤＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧと一部重なる。
【００７３】
図２４は、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷの形成工程（ステップＳ１５）を示している。フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａを覆うように、半導体基板１上に、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、メモリセル部Ａ１において、制御ゲート電極ＣＧおよび絶縁膜９の側壁上、および、メモリゲート電極ＭＧおよびマスク膜１３の側壁上にサイドウォールスペーサＳＷを形成する。ここで、絶縁膜９の膜厚を、フィンＦＡの高さと同程度の膜厚としているため、充分なオーバーエッチングが可能となり、例えば、フィンＦＡを囲む素子分離膜ＳＴＭ上にサイドウォールスペーサＳＷ形成用の酸化シリコン膜または窒化シリコン膜が残ることはない。
【００７４】
また、ロジック部Ｂ１において、ダミーゲートＤＧおよび絶縁膜９の側壁上にサイドウォールスペーサＳＷを形成する。前述の異方性ドライエッチングによって、メモリセル部Ａ２およびＡ３、ならびに、ロジック部Ｂ２において、サイドウォールスペーサＳＷ形成用の絶縁膜は、除去され、絶縁膜９またはマスク膜１３が露出している。
【００７５】
次に、図２５および図２６は、エピ層ＥＰ１、ＥＰ２およびＥＰ３ならびにシリサイド層ＳＣの形成工程（ステップＳ１６）を示している。メモリセル部Ａにおいて、素子分離膜ＳＴＭ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷから露出したフィンＦＡの主面ＦＡａおよび側面ＦＡｓにエピ層ＥＰ１およびＥＰ２を形成する。エピ層ＥＰ３は、ロジック部Ｂのｎ型ＭＩＳＦＥＴの形成領域において、素子分離膜ＳＴＬ、ダミーゲートＤＧおよびサイドウォールスペーサＳＷから露出したフィンＦＢの主面ＦＢａおよび側面ＦＢｓにも同一工程で形成される。エピ層ＥＰ１、ＥＰ２およびＥＰ３は、例えば、ＳｉＨ２Ｃｌ２（又は、ＳｉＨ４）、ＨＣｌおよびＰＨ３ガスを用いて１００Ｐａ、７００℃の雰囲気でエピタキシャル成長することで形成する。つまり、エピ層ＥＰ１、ＥＰ２およびＥＰ３は、ｎ−型半導体領域ＥＸ１、ＥＸ２またはＥＸ３よりも高濃度のｎ型不純物がドープされた半導体層である。図２６のロジック部Ｂ３に示すように、ロジック部Ｂにおいては、素子分離膜ＳＴＬに埋まった部分のフィンＦＢの肩部ＳＨが、素子分離膜ＳＴＬから露出している。その為、フィンＦＢの肩部ＳＨからもエピタキシャル成長するため、肩部ＳＨが無い場合に比べて、エピ層ＥＰ３の堆積を大きくすることができるので、ソース領域ＬＳおよびドレイン領域ＬＤの寄生抵抗を低減することができる。
【００７６】
なお、ロジック部Ｂのｐ型ＭＩＳＦＥＴを形成する場合には、素子分離膜ＳＴＬ、ダミーゲートＤＧおよびサイドウォールスペーサＳＷから露出したフィンＦＢの主面ＦＢａおよび側面ＦＢｓに、ｐ型のＳｉＧｅエピ層を形成することができる。ｐ型のＳｉＧｅエピ層は、例えば、ＳｉＨ２Ｃｌ２（又は、ＳｉＨ４）、ＧｅＨ４、ＨＣｌおよびＢ２Ｈ６ガスを用いて１００Ｐａ、７００℃の雰囲気でエピタキシャル成長することで形成する。ＳｉＧｅエピ層を形成することで、ｐ型ＭＩＳＦＥＴのソース領域およびドレイン領域の寄生抵抗を低減することができるとともに、チャネル領域に応力を印加させることでホール移動度を向上でき、ｐ型ＭＩＳＦＥＴの高速動作が可能となる。
【００７７】
さらに、図２５および図２６に示すように、エピ層ＥＰ１、ＥＰ２およびＥＰ３の表面にはシリサイド層ＳＣが形成されている。シリサイド層ＳＣは、好ましくは、コバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【００７８】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高濃度のｎ型不純物を含むエピ層ＥＰ１とで、メモリセルＭＣのソース領域ＭＳが構成され、ｎ−型半導体領域ＥＸ２とそれよりも高濃度のｎ型不純物を含むエピ層ＥＰ２とで、メモリセルＭＣのドレイン領域ＭＤが構成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高濃度のｎ型不純物を含むエピ層ＥＰ３とで、ロジック部ＢのトランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤが構成される。
【００７９】
図２７は、層間絶縁膜ＩＬ１の形成工程（ステップＳ１７）を示している。半導体基板１上に、層間絶縁膜ＩＬ１を形成（堆積）する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。次に、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨（研磨処理）する。図２７に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲートＤＧの各上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲートＤＧの上に形成されていた絶縁膜９およびマスク膜１３は、完全に除去される。もちろん、絶縁膜９およびマスク膜１３の側壁上に位置しているサイドウォールＳＷも一部除去される。
【００８０】
図２８は、ゲート電極ＧＥの形成工程（ステップＳ１８）を示している。先ず、図２７に示す露出したダミーゲートＤＧの除去工程を実施する。ダミーゲートＤＧを除去したことで、層間絶縁膜ＩＬ１には、溝が形成される。溝の底部（底面）は、絶縁膜７の上面により形成され、溝の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲートＤＧの除去前までダミーゲートＤＧに接していた側面）により形成されている。次に、図２８に示すように、半導体基板１上に、すなわち溝の内部（底部および側壁上）の絶縁膜７上に、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２を順次堆積させる絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の形成工程を実施する。さらに、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２にＣＭＰ処理工程を実施する。こうして、溝内に、選択的に、絶縁膜７からなるゲート絶縁膜ＧＩＬ、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の積層構造を形成する。ここで、絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。
【００８１】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。
【００８２】
例えば、金属膜ＭＥ１は、チタンアルミニウム（ＴｉＡｌ）膜とし、金属膜ＭＥ２は、アルミニウム（Ａｌ）膜とすることができる。また、金属膜ＭＥ１と金属膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させ、トランジスタＴｒの閾値電圧を調整しても良い。
【００８３】
絶縁膜ＨＫは、溝の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板１のフィンＦＢとの間には、絶縁膜ＧＩＬと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下のゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫがトランジスタＴｒのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【００８４】
次に、図１１および図１２を用いて、層間絶縁膜ＩＬ２、プラグ電極ＰＧ、金属配線ＭＷの形成工程（ステップＳ１９）を説明する。層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜ＩＬ２の形成後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨して、層間絶縁膜ＩＬ２の上面の平坦性を高める。
【００８５】
次に、層間絶縁膜ＩＬ１およびＩＬ２にコンタクトホール（開口部、貫通孔）ＣＴを形成する。コンタクトホールＣＴは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤのシリサイド層ＳＣ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤのシリサイド層ＳＣの表面を露出している。
【００８６】
次に、コンタクトホールＣＴ内に、接続用の導電部材として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。プラグ電極ＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（タングステン膜）との積層構造となっている。プラグ電極ＰＧは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤに接触して、電気的に接続されている。
【００８７】
次に、層間絶縁膜ＩＬ２上に金属配線ＭＷを形成する。金属配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図１１および図１２では、図面の簡略化のために、金属配線ＭＷは、バリア導体膜および主導体膜を一体化して示してある。また、プラグ電極ＰＧも同様である。
【００８８】
メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤには、エピ層ＥＰが形成されているため、コンタクトホールＣＴを開口する際のマスク合わせズレを防止できるとともに、プラグ電極とエピ層ＥＰとの接触抵抗を低減できる。
【００８９】
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
【００９０】
本実施の形態の半導体装置の製造方法は、２種類以上のフィン幅からなる活性領域を形成する際に、半導体基板の第１領域および第２領域に等しい幅のフィンを形成した後、例えば、第２領域のシリコンからなるフィンに対して選択的にエッチング処理を施すことにより、第２領域に第１領域のフィンよりも幅の狭いフィンを形成するものである。このように、シリコンからなるフィンにドライエッチング処理を施すことで、フィン加工用の絶縁膜ハードマスクをウェットエッチングにより細線化処理する場合と比較して、加工精度の高いフィンを提供できる。また、加工バラツキを低減できるため、製造歩留りを向上できる。
【００９１】
上記エッチング処理に等方性エッチングを用いることで、第２領域に形成された幅の狭いフィンの主面および側面の欠陥を低減できるという効果も有る。第１領域および第２領域に等しい幅のフィンを形成する際の異方性ドライエッチングで、フィンの側面にエッチングダメージ（例えば、欠陥）が入る、または、フィンの側面にエッチング生成物（ポリマー）が付着するなどの問題が有る。しかしながら、等方性エッチングでこのエッチングダメージおよびエッチング生成物を、ダメージフリーで除去することができる。
【００９２】
また、周囲を素子分離膜で覆われ、素子分離膜から突出したフィンに対してエッチング処理を施して、フィン幅を低減するため、フィンは、素子分離膜に周囲を覆われ、かつ、広い幅を有する第１部分と、素子分離膜から露出し、かつ、狭い幅を有する第２部分と、を有する。そして、第１部分と、第２部分との境界には、素子分離膜から上面を露出した肩部が存在することとなる。そして、フィンの主面および側面にエピタキシャル成長をする場合、この肩部からもエピタキシャル成長が進行するため、フィンの周囲に形成されるエピ層の堆積を増加することができる。その為、エピ層が形成された、ＭＩＳＦＥＴのソース領域、ドレイン領域の寄生抵抗を低減することができる。
【００９３】
また、肩部を有する構造としたことで、ＭＩＳＦＥＴのソース領域、ドレイン領域の寄生抵抗を低減させながら、幅の狭いフィンに形成されたＭＩＳＦＥＴのリーク電流を低減することができる。これは、幅の狭いフィンを完全に空乏化させることができる為である。
【００９４】
＜変形例＞
変形例は、前記第２の改善の余地に向けられており、前述の検討例とは、ハードマスク膜形成工程（ステップＳ４）が異なる。図２９〜図３１は、変形例の半導体装置の製造工程中の要部断面図を示している。
【００９５】
検討例と同様に、半導体基板の準備工程（ステップＳ１）からマスク膜形成工程（ステップＳ３）までを順に実施する。次に、検討例と同様に、マスク膜４ａおよび４ｂの上面および側面を覆うように、半導体基板１の主面上に酸化シリコン膜からなる絶縁膜を堆積する。そして、図２９に示すように、この絶縁膜に異方性ドライエッチングを施し、マスク膜４ａおよび４ｂの側壁上に側壁絶縁膜２９ａおよび２９ｂを形成する。側壁絶縁膜２９ａは、メモリセル部Ａに形成され、側壁絶縁膜２９ｂは、ロジック部Ｂに形成されており、両者の幅は等しい。
【００９６】
次に、図３０に示すように、メモリセル部Ａを覆い、ロジック部Ｂを露出するフォトレジスト膜（マスク膜）ＰＲ４を用い、ロジック部Ｂの側壁絶縁膜２９ｂを除去する。
【００９７】
次に、図３１に示すように、マスク膜４ａおよび４ｂ、ならびに、側壁絶縁膜２９ａを覆うように、半導体基板１の主面上に酸化シリコン膜からなる絶縁膜を堆積し、この絶縁膜に異方性ドライエッチングを施し、マスク膜４ａの側壁上に側壁絶縁膜２９ａを介して、側壁絶縁膜３１ａを、マスク膜４ｂの側壁上に側壁絶縁膜３１ｂを形成する。つまり、マスク膜４ａの側壁上に形成した側壁絶縁膜２９ａおよび３１ａが、検討例のハードマスク膜５ａに対応し、マスク膜４ｂの側壁上に形成した側壁絶縁膜３１ｂが細線化されたハードマスク膜５ｂ´に対応している。そして、側壁絶縁膜２９ａ、３１ａおよび３１ｂの形成後に、検討例のステップＳ５およびＳ６、さらに、上記実施の形態のステップＳ８以降の工程を実施することで、変形例の半導体装置が完成する。
【００９８】
このように、メモリセル部Ａのハードマスク膜５ａを側壁絶縁膜２９ａおよび３１ａの積層構造としたことにより、側壁絶縁膜２９ａを形成するための絶縁膜の膜厚を、検討例の絶縁膜５の膜厚よりも薄くできる為、ロジック部Ｂのマスク膜４ｂ間が埋まってしまうことがなく、ロジック部Ｂに形成されるＭＩＳＦＥＴの微細化が可能となる。
【００９９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１００】
Ａ、Ａ１、Ａ２、Ａ３、Ａ４  メモリセル部
Ｂ、Ｂ１、Ｂ２、Ｂ３  ロジック部
ＢＬ  ビット線
ＣＧ  制御ゲート電極
ＣＴ  コンタクトホール
ＤＧ  ダミーゲート
ＥＸ１、ＥＸ２、ＥＸ３  ｎ−型半導体領域
ＦＡ、ＦＢ、Ｆ１、Ｆ２、Ｆ３、Ｆ４  フィン
ＦＡａ、ＦＢａ  主面
ＦＡｓ、ＦＢｓ  側面
ＧＥ  ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＬ  ゲート絶縁膜
ＨＫ  絶縁膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＬＤ  ドレイン領域
ＬＳ  ソース領域
ＭＣ  メモリセル
ＭＤ  ドレイン領域
ＭＥ１、ＭＥ２  金属膜
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ＭＷ  金属配線
ＰＧ  プラグ電極
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４  フォトレジスト膜（マスク膜）
ＰＷ１、ＰＷ２  ｐ型ウエル
ＳＣ  シリサイド層
ＳＨ  肩部
ＳＬ  ソース線
ＳＰ  スペーサ
ＳＴＭ、ＳＴＬ  素子分離膜
ＳＷ  サイドウォールスペーサ（サイドウォール、側壁絶縁膜）
Ｔｒ  トランジスタ
１  半導体基板
１ａ  主面
２、３、５、６、７、９、１０、１０´、１１、１１´  絶縁膜
４、１３  マスク膜
５ａ、５ｂ、５ｂ´  ハードマスク膜
６ａ、６ｂ  素子分離膜
８、１２  導体膜
２９ａ、２９ｂ  側壁絶縁膜
３１ａ、３１ｂ  側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006620034.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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