(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、
前記ベース層を貫通して前記ドリフトに達する複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１６）と、
前記ゲート絶縁膜上に形成されたゲート電極（１７ａ、１７ｂ）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にダイオード素子として動作する領域がダイオード領域（１ｂ）とされている半導体装置において、
前記トレンチは、前記ＩＧＢＴ領域および前記ダイオード領域にそれぞれ形成され、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極（１７ｂ）は、前記ＩＧＢＴ領域に配置された少なくとも一部の前記ゲート電極（１７ａ）と異なる制御が可能とされており、前記ベース層に前記第１電極と前記ドリフト層との間を繋ぐ反転層（２４）が形成されない電圧が印加され、
前記ＩＧＢＴ領域に配置された前記ゲート電極は、素子ゲート電極（２５ａ）と、ダミーゲート電極（２５ｂ）とを有し、前記素子ゲート電極と前記ダミーゲート電極とは互いに異なる制御が可能とされており、
前記素子ゲート電極には、前記ＩＧＢＴ素子を動作させる電圧が印加され、前記ダミーゲート電極には、前記ベース層に前記第１電極と前記ドリフト層との間を繋ぐ前記反転層が形成されない電圧が印加され、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極と前記ダミーゲート電極とは、前記素子ゲート電極が接続されているゲートパッド（３ａ）と異なる共通のゲートパッド（３ｂ）と接続されていることを特徴とする半導体装置。
【請求項２】
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極が接続される前記ゲートパッドは、前記第１電極と電気的に接続されており、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極は、前記エミッタ領域と同電位とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層
（２１）および第１導電型のカソード層（２２）と、
前記ベース層を貫通して前記ドリフトに達する複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１６）と、
前記ゲート絶縁膜上に形成されたゲート電極（１７ａ、１７ｂ）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にダイオード素子として動作する領域がダイオード領域（１ｂ）とされており、
前記トレンチは、前記ＩＧＢＴ領域および前記ダイオード領域にそれぞれ形成され、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極（１７ｂ）は、前記ＩＧＢＴ領域に配置された少なくとも一部の前記ゲート電極（１７ａ）と異なる制御が可能とされており、前記ベース層に前記第１電極と前記ドリフト層との間を繋ぐ反転層（２４）が形成されない電圧が印加され、
前記ＩＧＢＴ領域に配置された前記ゲート電極は、素子ゲート電極（２５ａ）と、ダミーゲート電極（２５ｂ）とを有し、前記素子ゲート電極と前記ダミーゲート電極とは互いに異なる制御が可能とされており、
前記素子ゲート電極には、前記ＩＧＢＴ素子を動作させる電圧が印加され、前記ダミーゲート電極には、前記ベース層に前記第１電極と前記ドリフト層との間を繋ぐ前記反転層が形成されない電圧が印加され、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極と前記ダミーゲート電極とは、前記素子ゲート電極が接続されているゲートパッド（３ａ）と異なる共通のゲートパッド（３ｂ）と接続されている半導体装置の製造方法であって、
前記ダイオード領域に配置された少なくとも一部の前記ゲート電極に所定の電圧を印加することにより、当該ゲート電極が配置される前記ゲート絶縁膜の耐圧を検査することと、
前記ゲート絶縁膜の耐圧を検査することの後、前記ダイオード領域に配置された少なくとも一部の前記ゲート電極が接続される前記ゲートパッドを前記第１電極と電気的に接続することにより、当該ゲート電極と前記エミッタ領域とを同電位にすることと、行い、
前記耐圧を検査することでは、前記共通のゲートパッドに前記所定の電圧を印加することにより、前記ダイオード領域に配置された少なくとも一部の前記ゲート電極および前記ダミーゲート電極に同時に前記所定の電圧を印加することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）領域とダイオード（Free Wheeling Diode）領域とを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とダイオード素子が形成されたダイオード領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。
【０００４】
半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちのコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。また、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がダイオード領域とされている。
【０００５】
なお、トレンチは、ＩＧＢＴ領域およびダイオード領域にそれぞれ形成されている。そして、ＩＧＢＴ領域に形成されたゲート電極およびダイオード領域に形成されたゲート電極は、共通のゲートパッドに接続され、共通の電圧が印加されるようになっている。
【０００６】
このような半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共に、ゲート電極にターンオン電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、ターンオン電圧とは、ゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧のことである。
【０００７】
また、ダイオード素子は、上部電極に下部電極より高い電圧が印加され、上部電極と下部電極との間の電圧が順方向電圧より高くなるとオン状態となる。このとき、ドリフト層中の電子がベース層を介して上部電極に抜けると共に、電子がベース層を通過することによってベース層からホールがドリフト層に注入される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１９７１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、例えば、上記半導体装置を複数用いてインバータ回路を構成した場合、ダイオード素子がオン状態となる場合でもゲート電極にターンオン電圧が印加されることがある。そして、ダイオード素子がオン状態である場合にゲート電極にターンオン電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層が形成される。この場合、ダイオード領域では、ドリフト層内の電子が反転層を介して上部電極に引き抜かれ、ドリフト層内の電子がベース層内を通過しなくなる。このため、ベース層からドリフト層にホールが供給されなくなり、ダイオード素子の導通損失が大きくなる。
【００１０】
なお、このような問題を解決するため、ダイオード領域にトレンチを形成しないことが考えられる。しかしながら、ダイオード領域にトレンチを形成しない場合には、ＩＧＢＴ領域のうちのダイオード領域側に形成されるトレンチ近傍に電界集中が発生し、耐圧が低下するという新たな問題が発生してしまう。
【００１１】
本発明は上記点に鑑みて、ダイオード素子の導通損失を低減しつつ、耐圧が低下することも抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、ベース層を貫通してドリフトに達する複数のトレンチ（１３）と、トレンチの壁面に形成されたゲート絶縁膜（１６）と、ゲート絶縁膜上に形成されたゲート電極（１７ａ、１７ｂ）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１４）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）とを備え、半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にダイオード素子として動作する領域がダイオード領域（１ｂ）とされている半導体装置において、以下の点を特徴としている。
【００１３】
すなわち、トレンチは、ＩＧＢＴ領域およびダイオード領域にそれぞれ形成され、ダイオード領域に配置された少なくとも一部のゲート電極（１７ｂ）は、ＩＧＢＴ領域に配置されたゲート電極（１７ａ）と異なる制御が可能とされており、第１電極とドリフト層との間を繋ぐ反転層（２４）が形成されない電圧が印加され、ＩＧＢＴ領域に配置されたゲート電極は、素子ゲート電極（２５ａ）と、ダミーゲート電極（２５ｂ）とを有し、素子ゲート電極とダミーゲート電極とは互いに異なる制御が可能とされており、素子ゲート電極には、ＩＧＢＴ素子を動作させる電圧が印加され、ダミーゲート電極には、ベース層に第１電極とドリフト層との間を繋ぐ反転層が形成されない電圧が印加され、ダイオード領域に配置された少なくとも一部のゲート電極とダミーゲート電極とは、素子ゲート電極が接続されているゲートパッド（３ａ）と異なる共通のゲートパッド（３ｂ）と接続されていることを特徴としている。
【００１４】
これによれば、ベース層のうちのダイオード領域に配置されている少なくとも一部のゲート電極には、第１電極とドリフト層との間を繋ぐ反転層が形成されない電圧が印加される。このため、第１導電型がＮ型、第２導電型がＰ型である場合、ダイオード領域では、ドリフト層内の電子がベース層を介して第１電極に抜けるため、ベース層からホールがドリフト層に注入される。したがって、ダイオード素子の導通損失を低減できる。また、トレンチは、ＩＧＢＴ領域およびダイオード領域に形成されているため、ＩＧＢＴ領域のうちのダイオード領域側に形成されるトレンチ近傍に電界集中が発生し、耐圧が低下することを抑制できる。
【００１５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態における半導体装置の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３Ａ】第２ゲート電極にターンオン電圧を印加したときの第２ゲート電極近傍の状態を示す図である。
【図３Ｂ】第２ゲート電極にターンオン電圧未満の電圧を印加したときの第２ゲート電極近傍の状態を示す図である。
【図４】本発明の第２実施形態における半導体装置の平面模式図である。
【図５】図４中のV−V線に沿った断面図である。
【図６】本発明の第３実施形態における半導体装置の平面模式図である。
【図７】図６中のVII−VII線に沿った断面図である。
【図８】本発明の第３実施形態の変形例における半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１９】
図１に示されるように、半導体装置は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびダイオード素子が形成されたダイオード領域１ｂが交互に形成された構成とされている。
【００２０】
具体的には、これらＩＧＢＴ領域１ａおよびダイオード領域１ｂは、図２に示されるように、ドリフト層１１として機能するＮ−型の共通の半導体基板１０に形成されている。なお、ＩＧＢＴ領域１ａおよびダイオード領域１ｂは、本実施形態では、半導体基板１０の一面１０ａの一方向（図１中紙面上下方向）に沿って延設されていると共に、延設方向と直交する方向に交互に形成されている。
【００２１】
ドリフト層１１上（半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。
【００２２】
なお、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびダイオード領域１ｂにそれぞれ形成されている。そして、半導体基板１０の一面１０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。
【００２３】
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１４と、エミッタ領域１４に挟まれるＰ＋型のボディ領域１５とが形成されている。なお、本実施形態では、エミッタ領域１４およびボディ領域１５は、ＩＧＢＴ領域１ａおよびダイオード領域１ｂにそれぞれ形成されている。
【００２４】
エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１５は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。
【００２５】
より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。なお、本実施形態のボディ領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
【００２６】
また、各トレンチ１３内は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７ａ、１７ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２７】
本実施形態では、ＩＧＢＴ領域１ａに形成されたゲート電極１７ａを第１ゲート電極１７ａとし、ダイオード領域１ｂに形成されたゲート電極１７ｂを第２ゲート電極１７ｂとして説明する。
【００２８】
ベース層１２（半導体基板１０の一面１０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１４の一部およびボディ領域１５を露出させるコンタクトホール１８ａが形成されている。また、ダイオード領域Ｉｂにおいて、エミッタ領域１４の一部、ボディ領域１５、第２ゲート電極１７ｂを露出させるコンタクトホール１８ｂが形成されている。
【００２９】
層間絶縁膜１８上には上部電極１９が形成されている。この上部電極１９は、ＩＧＢＴ領域１ａおよびダイオード領域１ｂにおいて、コンタクトホール１８ａ、１８ｂを介してエミッタ領域１４およびボディ領域１５と電気的に接続されている。つまり、上部電極１９は、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ダイオード領域１ｂにおいてアノード電極として機能するものである。
【００３０】
また、上部電極１９は、ダイオード領域１ｂにおいて、コンタクトホール１８ｂを介して第２ゲート電極１７ｂとも接続されている。つまり、第２ゲート電極１７ｂは、エミッタ領域１４と同電位とされている。すなわち、第２ゲート電極１７ｂには、ゲート−エミッタ間の電圧ＶｇｅがＭＯＳゲートの閾値電圧Ｖｔｈより高くならない電圧（Ｖｇｅ＝０）が印加されるようになっている。言い換えると、第２ゲート電極１７ｂには、上部電極１９とドリフト層１１との間を繋ぐ反転層２４（図３Ａ、図３Ｂ参照）が形成される電圧未満の電圧（反転層２４が形成されない電圧）が印加されるようになっている。
【００３１】
なお、上部電極１９とドリフト層１１との間を繋ぐ反転層２４とは、エミッタ領域１４が形成されている場合にはエミッタ領域１４とドリフト層１１とを繋ぐ反転層２４を意味している。また、第１ゲート電極１７ａは、第１ゲートランナ２ａを介して第１ゲートパッド３ａと接続されている。つまり、第１、第２ゲート電極１７ａ、１７ｂは、互いに異なる制御が可能とされ、互いに異なる電圧が印加されるようになっている。そして、本実施形態では、上部電極１９が本発明の第１電極に相当している。
【００３２】
ドリフト層１１のうちのベース層１２側と反対側（半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００３３】
そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ型のコレクタ層２１が形成され、ダイオード領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ型のカソード層２２が形成されている。つまり、ＩＧＢＴ領域１ａとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、半導体基板１０は、コレクタ層２１上の部分がＩＧＢＴ領域１ａとされ、カソード層２２上の部分がダイオード領域１ｂとされている。このため、第１ゲート電極１７ａは、コレクタ層２１上にあるゲート電極１７ａであるといえ、第２ゲート電極１７ｂはカソード層２２上にあるゲート電極１７ｂであるといえる。
【００３４】
コレクタ層２１およびカソード層２２上（半導体基板１０の他面１０ｂ）には下部電極２３が形成されている。この下部電極２３は、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ダイオード領域１ｂにおいてはカソード電極として機能するものである。なお、本実施形態では、下部電極２３が本発明の第２電極に相当している。
【００３５】
そして、上記のように構成されていることにより、ダイオード領域１ｂにおいては、ベース層１２およびボディ領域１５をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたダイオード素子が構成されている。
【００３６】
以上説明したようにして本実施形態の半導体装置が構成されている。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。次に、このような半導体装置の作動について説明する。
【００３７】
まず、ＩＧＢＴ素子の作動について説明する。ＩＧＢＴ素子は、上部電極１９に下部電極２３より低い電圧が印加されると共に、第１ゲート電極１７ａにターンオン電圧が印加されると、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（チャネル）が形成される。そして、エミッタ領域１４から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。なお、ターンオン電圧とは、ゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧のことである。
【００３８】
続いて、ダイオード素子の動作について説明する。ダイオード素子は、上部電極１９に下部電極２３より高い電圧が印加され、上部電極１９と下部電極２３との間の電圧が順方向電圧より高くなるとオン状態となる。
【００３９】
このとき、従来の半導体装置では、図３Ａに示されるように、第２ゲート電極１７ｂにターンオン電圧（Ｖｇｅ＞Ｖｔｈ）が印加されることがあり、この場合、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（チャネル）２４が形成される。このため、ダイオード領域１ｂでは、ドリフト層１１内の電子が反転層２４を介して上部電極１９に引き抜かれ、ドリフト層１１内の電子がベース層１２内を通過しなくなる。したがって、ベース層１２からドリフト層１１にホールが供給されなくなり、ダイオード素子の導通損失が大きくなる。
【００４０】
これに対し、本実施形態では、図３Ｂに示されるように、第２ゲート電極１７ｂは、第１ゲート電極１７ａと異なる電圧が印加されるようになっており、エミッタ領域１４と同電位とされている。つまり、ゲート−エミッタ間の電圧Ｖｇｅ＝０とされている。このため、ダイオード素子がオン状態であるとき、ダイオード領域１ｂ内に配置されている第２ゲート電極１７ｂにターンオン電圧が印加されることがない。すなわち、ダイオード領域１ｂに反転層２４が形成されない。したがって、ドリフト層１１内の電子がベース層１２を介して上部電極１９に抜けると共に、電子がベース層１２を通過することによってベース層１２からホールがドリフト層１１に注入されるため、ダイオード素子の導通損失を低減できる。なお、図３Ａおよび図３Ｂでは、ボディ領域１５を省略して示してある。
【００４１】
以上説明したように、本実施形態の半導体装置では、第２ゲート電極１７ｂがエミッタ領域１４と同電位とされている。つまり、第２ゲート電極１７ｂには、上部電極１９とドリフト層１１とを繋ぐ反転層２４が形成されない電圧が印加される。このため、ダイオード素子がオン状態である際、ドリフト層１１内の電子がベース層１２を介して上部電極１９に抜けるため、ダイオード素子の導通損失を低減できる。
【００４２】
また、トレンチ１３は、ＩＧＢＴ領域１ａおよびダイオード領域１ｂにそれぞれ形成されている。このため、ＩＧＢＴ領域１ａのうちのダイオード領域１ｂ側に形成されるトレンチ１３近傍に電界集中が発生し、耐圧が低下することを抑制できる。
【００４３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第２ゲート電極１７ｂを第２ゲートパッドと接続するものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４４】
本実施形態では、図４および図５に示されるように、半導体装置には、第２ゲートパッド３ｂが備えられている。そして、第２ゲート電極１７ｂは、第２ゲートランナ２ｂを介して、第２ゲートパッド３ｂと電気的に接続されている。本実施形態では、このようにして、第１、第２ゲート電極１７ａ、１７ｂは、互いに異なる制御が可能とされている。
【００４５】
なお、第２ゲート電極１７ｂには、半導体装置を使用する際、上部電極１９とドリフト層１１との間を繋ぐ反転層２４が形成されない電圧が印加される。例えば、第２ゲート電極１７ｂは、半導体装置が使用される際、第２ゲートパッド３ｂが外部回路のグランド電位と接続されることにより、グランド電位（０Ｖ）に維持される。
【００４６】
このように、第２ゲートパッド３ｂを備え、第１、第２ゲート電極１７ａ、１７ｂを異なるゲートパッドに接続することによって互いに異なる制御が可能となるようにしても、上記第１実施形態と同様の効果を得ることができる。
【００４７】
また、このような半導体装置では、第２ゲート電極１７ｂがエミッタ領域１４と同電位とされていない。このため、半導体装置を製造した後（半導体装置を出荷する前）に、第２ゲート電極１７ｂにも保証電圧よりも高い電圧を印加することができ、第２ゲート電極１７ｂが配置されるゲート絶縁膜１６に電位ストレスを加えることによって当該ゲート絶縁膜１６が所望の耐圧を得られるか等のスクリーニング検査を適切に行うことができる。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、ＩＧＢＴ領域１ａにダミーゲート電極を備えるものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４９】
本実施形態では、図６および図７に示されるように、半導体装置には、第３ゲートパッド３ｃが備えられている。そして、第１ゲート電極１７ａは、素子ゲート電極２５ａとダミーゲート電極２５ｂとを有しており、素子ゲート電極２５ａが第１ゲートランナ２ａを介して第１ゲートパッド３ａと電気的に接続され、ダミーゲート電極２５ｂが第３ゲートランナ２ｃを介して第３ゲートパッド３ｃと電気的に接続されている。つまり、ＩＧＢＴ領域１ａに形成された第１ゲート電極１７ａにおいても、素子ゲート電極２５ａとダミーゲート電極２５ｂとで異なる制御が可能とされている。本実施形態では、素子ゲート電極２５ａとダミーゲート電極２５ｂとは、半導体基板１０の一面１０ａと平行な方向であって、トレンチ１３の長手方向と直交する方向に交互に形成されている。
【００５０】
そして、ダミーゲート電極２５ｂには、半導体装置を使用する際、上部電極１９とドリフト層１１との間を繋ぐ反転層２４が形成されない電圧が印加される。本実施形態では、ベース層１２のうちのダミーゲート電極２５ｂが配置されるトレンチ１３と接する部分に反転層２４自体が形成されない電圧が印加される。例えば、ダミーゲート電極２５ｂは、半導体装置が使用される際、第３ゲートパッド３ｃが外部回路のグランド電位と接続されることにより、グランド電位（０Ｖ）に維持される。つまり、本実施形態の半導体装置は、いわゆる間引き型の半導体装置とされている。
【００５１】
これによれば、ＩＧＢＴ領域１ａにダミーゲート電極２５ｂが形成されているため、帰還容量（ゲート−コレクタ間の容量）を低減でき、スイッチング速度の向上を図ることができる。また、第１ゲート電極１７ａの一部をダミーゲート電極２５ｂとすることにより、帰還容量を低減するために第１ゲート電極１７ａの数を単純に減らした場合と比較して、電界集中が発生し、耐圧が低下することを抑制できる。
【００５２】
さらに、上記半導体装置では、ダミーゲート電極２５ｂは第３ゲートパッド３ｃと接続されており、独立した電圧が印加されるようになっている。このため、上記第２実施形態と同様に、半導体装置を製造した後（半導体装置を出荷する前）に、ダミーゲート電極２５ｂにも保証電圧よりも高い電圧を印加することができ、ダミーゲート電極２５ｂが配置されるゲート絶縁膜１６のスクリーニング検査を適切に行うことができる。
【００５３】
（第３実施形態の変形例）
上記第３実施形態では、ダミーゲート電極２５ｂを第３ゲートパッド３ｃと電気的に接続する例について説明したが、図８に示されるように、ダミーゲート電極２５ｂを第２ゲートパッド３ｂと電気的に接続するようにしてもよい。すなわち、ダミーゲート電極２５ｂと第２ゲート電極１７ｂとを同じ第２ゲートパッド３ｂと接続するようにしてもよい。
【００５４】
これによれば、ダミーゲート電極２５ｂおよび第２ゲート電極１７ｂが配置されるゲート絶縁膜１６のスクリーニング検査を同時に行うことができると共に、ゲートパッドやゲートランナ等の削減を図ることができる。
【００５５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５６】
例えば、上記各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とした例について説明したが、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。
【００５７】
また、上記各実施形態では、ダイオード領域１ｂに形成された第２ゲート電極１７ｂの全てに、上部電極１９とドリフト層１１との間を繋ぐ反転層２４が形成されない電圧が印加されるようにした例を説明した。しかしながら、ダイオード領域１ｂのうちのＩＧＢＴ領域１ａとの境界側の部分は、ＩＧＢＴ素子としても機能する。このため、ダイオード領域１ｂのうちの境界側の部分に位置する第２ゲート電極１７ｂは、第１ゲート電極１７ａと同じ電圧が印加されるようにしてもよい。つまり、カソード層２２上に位置するゲート電極のうちのコレクタ層２１側のゲート電極を第１ゲート電極１７ａとして機能させるようにしてもよい。すなわち、第２ゲート電極１７ｂの少なくとも一部に、上部電極１９とドリフト層１１との間を繋ぐ反転層２４が形成されない電圧が印加されるようにすれば、本発明の効果を得ることができる。
【００５８】
また、ＩＧＢＴ領域１ａのうちのダイオード領域１ｂとの境界側の部分は、ダイオード素子としても機能する。このため、ＩＧＢＴ領域１ａのうちの境界側に位置する第１ゲート電極１７ａは、第２ゲート電極１７ｂと同じ電圧が印加されるようにしてもよい。つまり、コレクタ層２１上に位置するゲート電極のうちのカソード層２２側のゲート電極を第２ゲート電極１７ｂとして機能するようにしてもよい。これによれば、さらにダイオード素子の導通損失を低減することができる。
【００５９】
さらに、上記各実施形態では、第２ゲート電極１７ｂに反転層２４が形成されない電圧が印加される例を説明した。しかしながら、ベース層１２には、上部電極１９（エミッタ領域１４）とドリフト層１１との間を繋がない反転層２４であれば形成されていてもよい。すなわち、上記第２、第３実施形態では、第２ゲート電極１７ｂには、エミッタ領域１４とドリフト層１１との間を繋がない反転層２４が形成される電圧が印加されるようにしてもよい。このように、反転層２４が形成されたとしても、当該反転層２４がエミッタ領域１４とドリフト層１１とを繋がなければ、ドリフト層１１内の電子がベース層１２を介して上部電極１９に抜けるため、ダイオード素子の導通損失を低減できる。
【００６０】
また、上記各実施形態において、ダイオード領域１ｂには、エミッタ領域１４およびボディ領域１５が形成されていなくてもよい。この場合、上記第２、第３実施形態では、第２ゲート電極１７ｂには、上部電極１９とドリフト層１１との間を繋がない反転層２４が形成される電圧が印加されるようにしてもよい。つまり、エミッタ領域１４が形成されていない場合には、反転層２４が上部電極１９とドリフト層１１とを繋がないのであれば、上記第２、第３実施系形態でエミッタ領域１４が形成されていた部分に反転層２４が形成されていてもよい。
【００６１】
そして、上記第３実施形態において、ベース層１２のうちのダミーゲート電極２５ｂと隣接する部分には、エミッタ領域１４が形成されていなくてもよい。
【００６２】
さらに、上記各実施形態を適宜組み合わせてもよい。例えば、上記第１実施形態と上記第２、第３実施形態を適宜組み合わせ、ダミーゲート電極２５ｂがエミッタ領域１４と電気的に接続されていてもよいし、ダミーゲート電極２５ｂおよび第２ゲート電極１７ｂのいずれか一方がエミッタ領域１４と電気的に接続されていてもよい。
【符号の説明】
【００６３】
１０            半導体基板
１１            ドリフト層
１２            ベース層
１３            トレンチ
１４            エミッタ領域
１６            ゲート絶縁膜
１７ａ、１７ｂ  第１、第２ゲート電極
１９            上部電極（第１電極）
２１            コレクタ層
２２            カソード層
２３            下部電極（第２電極） 
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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