(57)【特許請求の範囲】
【請求項１】
ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、
前記第１のソースと接地用端子の間に接続された第１の抵抗と、
第２のソースと、前記第１のドレインに接続された第２のゲートと、及び電源用端子に接続され前記ＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、
前記第２のソースと前記第２のゲートとの間に接続された第２の抵抗と、
第３のソース、前記電源用端子に接続された第３のドレイン、及び前記接地用端子に接続された第３ゲートとを有する第３の電界効果トランジスタと、
第４のソースと、第４のドレインと、及び前記第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、
前記第４のソースと前記接地用端子との間に直列に接続された１個あるいは複数個のダイオードと、
前記電源用端子と前記第４のドレインとの間に接続された第３の抵抗と、
前記電源用端子と前記第３のドレインとの間に接続された第４の抵抗と、
前記第３のソースと接地用端子との間に接続された第５の抵抗と、
前記第４のドレインの出力電圧をダイオードを介して抵抗分圧して前記第１のゲートに印加する制御回路と、
を備え、
前記第１乃至第４の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。
【請求項２】
前記第２の抵抗の代わりに、第５のゲートと、前記第２のソースに接続された第５のドレインと、前記第２のゲートに接続された第５のソースを有するデプレションモードの第５の電界効果トランジスタとを備え、
前記第５のゲートが前記第４のドレインと接続されていること、を特徴とする請求項１に記載の電流再利用型電界効果トランジスタ増幅器。
【請求項３】
前記第１乃至第４の電界効果トランジスタがＧａＡｓ系あるいはＩｎＰ系あるいはＧａＮ系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項１または２に記載の電流再利用型電界効果トランジスタ増幅器。
【請求項４】
ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、
第２のソースと、前記第１のドレインに接続された第２のゲートと、電源用端子に接続され、前記ＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、
第３のソースと、前記電源用端子に接続された第３のドレインと、接地用端子に接続された第３ゲートとを有する第３の電界効果トランジスタと、
第４のソースと、第４のドレインと、及び前記第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、
前記第４のソースと前記接地用端子との間に直列に接続された１個あるいは複数個の第１ダイオードと、
前記第１のゲートと前記接地用端子との間に接続された第１の抵抗と、
前記電源用端子と前記第３のドレインとの間に接続された第２の抵抗と、
第５のゲートと、前記第１のソースに接続された第５のドレインと、前記接地用端子に接続された第５のソースとを有する第５の電界効果トランジスタと、
第６のゲートと、前記第２のソースに接続された第６のドレインと、前記第２のゲートに接続された第６のソースとを有する第６の電界効果トランジスタと、
前記電源用端子と前記第３のドレインとの間に接続された第３の抵抗と、
前記第３のソースと接地用端子との間に接続された第４の抵抗と、
前記第４のドレインの出力電圧を第２ダイオードを介して抵抗分圧して出力する制御回路と、
前記制御回路の出力と前記第５のゲートとの間に接続された第５の抵抗と、
前記第４のドレインと前記第６のゲートとの間に接続された第６の抵抗と、
を備え、
前記第１乃至第６の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。
【請求項５】
前記第１乃至第６の電界効果トランジスタがＧａＡｓ系あるいはＩｎＰ系あるいはＧａＮ系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項４に記載の電流再利用型電界効果トランジスタ増幅器。
【請求項６】
前記第５の電界効果トランジスタと前記制御回路の代わりに、前記第１のソースと前記接地用端子の間に第７の抵抗を備え、前記第５の電界効果トランジスタと前記第５の抵抗と前記第１ダイオードとを省いたこと、を特徴とする請求項４または５に記載の電流再利用型電界効果トランジスタ増幅器。
【請求項７】
前記第６の電界効果トランジスタの代わりに、前記第２のソースと前記第２のゲートの間に第７の抵抗を備え、前記第６の電界効果トランジスタと前記第６の抵抗とを省いたこと、を特徴とする請求項４または５に記載の電流再利用型電界効果トランジスタ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デプレションモードの電界効果トランジスタ（ＦＥＴ）を用いた電流再利用型ＦＥＴ増幅器におけるバイアス電流制御に関するものである。
【背景技術】
【０００２】
近年，自動車の自動運転や衝突時の衝撃緩和を目的として、マイクロ波帯・ミリ波帯を用いた車載レーダの需要が増加している。この車載レーダの遠方監視には、直進性が良好で、かつ比較的雨天でも減衰しにくい７７ＧＨｚ帯のミリ波が使われている。そのレーダの信号の電力増幅や周波数変換を担う回路には、高周波での高出力・高利得特性に優れたＧａＡｓ系電界効果トランジスタ（以下電界効果トランジスタをＦＥＴと呼ぶ）を用いた電力増幅器がしばしば利用されている。（例えば特許文献１（Ｐ．４、図１）、或いは非特許文献１（Ｐ．３１、Ｆｉｇ．９）参照）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１１９７９４号
【非特許文献１】2011 Proc. Of the 6th European Microwave Integrated Circuits Conference, pp. 29-32, “E-Band Radio Link Communication Chipset in Cost Effective Wafer Level Chip Size Package (WLCSP) Technology”
【非特許文献２】2005 IEEE Journal of Solid-State Circuits, pp. 1288-1295, “A 1.8-V Operation 5-GHz-Band CMOS Frequency Doubler Using Current-Reuse Circuit Design Technique”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１及び非特許文献１には、ＧａＡｓ系ＦＥＴを用いた電力増幅器の例が示されている。当該文献に示すように、車載という制約から車内で一般に利用可能な、５Ｖの単一電源で動作可能な回路構成が選択されており、その代表例が電流再利用型の回路構成となっている。図１３に、ＧａＡｓ系ＦＥＴを用いた電流再利用型増幅器の回路構成を示す。図で、Ｆ１、Ｆ２はデプレションモード（ノーマリオン）のGaAs系ＦＥＴ（通常は高電子移動度トランジスタと呼ばれるＨＥＭＴが使われる）、Ｒ１〜Ｒ３は抵抗、Ｃ１〜Ｃ６は容量、Ｌ１〜Ｌ４はインダクタンスと同様の役割を担う伝送線路、ＩＮはＲＦ信号の入力端子、ＯＵＴはＲＦ信号の出力端子、Ｖｄｄは電源端子、ＩｄｄはＦＥＴ  Ｆ２を流れるドレイン電流である。Ｃ１とＣ２はＲＦ的に接地するための容量で、容量Ｃ３〜Ｃ６、伝送線路Ｌ１〜Ｌ４は入力、段間、出力整合用である。また、抵抗Ｒ３はＦＥＴ Ｆ１のゲート電位をＤＣ的に０Ｖに固定するための抵抗、抵抗Ｒ１、Ｒ２は自己バイアス用の抵抗である。
【０００５】
図１４は、図１３において主にＤＣ的に寄与する部分だけを残した簡易回路である。図１４に示すように、ＦＥＴ Ｆ２を流れるドレイン電流Ｉｄｄは、抵抗Ｒ２を流れ、その後ＦＥＴ Ｆ１のドレイン電流として再度流れ、最後に抵抗Ｒ１を通過して接地に流れることが分かる。ＦＥＴ Ｆ１のゲートバイアス（ゲート・ソース間電圧）は、抵抗Ｒ３によってゲート電圧が０Ｖであることから、抵抗Ｒ１と電流Ｉｄｄの積Ｒ１・Ｉｄｄにより、負に自己バイアスされる。ＦＥＴ Ｆ２のゲート・ソース間電位も同様に、抵抗Ｒ２と電流Ｉｄｄの積Ｒ２・Ｉｄｄにより負に自己バイアスされる。
【０００６】
ＦＥＴ Ｆ２を流れた電流Ｉｄｄが再度ＦＥＴ Ｆ１にも流れるため、本回路構成は電流再利用型と呼ばれる。ＦＥＴ Ｆ１とＦ２は増幅を担い、容量Ｃ１及びＣ２によってＲＦ的にはＦＥＴ Ｆ１及びＦ２はソース接地されているので、ＲＦ的にはソース接地の２段増幅器と等価である。しかし、電流はＩｄｄが共通に流れるため、電源Ｖｄｄから消費される電流はＩｄｄだけですむ。
【０００７】
一方、電源電圧Ｖｄｄ／２がＦＥＴ Ｆ１及びＦ２のドレイン端子に各々印加される通常のソース接地型２段増幅器の場合、ＦＥＴ Ｆ１及びＦ２に電流Ｉｄｄが流れるとすると、電源電圧Ｖｄｄ／２から消費される電流は２・Ｉｄｄとなり、電流再利用型の２倍になる。バッテリ駆動の製品では主に電流容量が制限されるので、電流再利用型の回路を採用することで、消費電流を削減できる。
【０００８】
車載レーダに電流再利用回路が適用される理由は、この電流削減効果よりもむしろＧａＡｓ系ＦＥＴの耐圧制約に関係するところが大きい。ミリ波帯で適用可能なＦＥＴは０．２μｍ以下の短ゲート長のため耐圧が４Ｖ以下の場合が多く、自動車に搭載される５Ｖの標準電源電圧を直接印加できない場合が多い。図１３、図１４に示す電流再利用回路の場合、ＦＥＴ１つ当たりの印加電圧は５Ｖの半分である２．５Ｖとなり、４Ｖの耐圧よりも十分低く設定できるので、電源電圧５Ｖを増幅器の電源に印加できる。
【０００９】
しかし、ＧａＡｓ系ＦＥＴは通常デプレッションモードであるため、エンハンスメントモードのＣＭＯＳ系やバイポーラ系デバイスに比べて、プロセスばらつき変動に対して一定のドレイン電流を供給できるバイアス回路を構成することが一般に難しいことである。例えば、非特許文献２に記載の電流再利用回路はエンハンスメントモードのｎＭＯＳであるため、プロセスばらつきに強いカレントミラー型のバイアス回路を適用できる。
【００１０】
図１５は、図１４の回路において、ＦＥＴのＩｄｓｓ（ゲート・ソース間電圧０Ｖ時のＦＥＴの飽和ドレイン電流）の変動に対する回路のドレイン電流Ｉｄｄの変動のシミュレーション結果を示す。Ｉｄｓｓの増加に伴い、回路のドレイン電流Ｉｄｄが大きく変化している。この傾向は抵抗Ｒ１、Ｒ２の値が小さい時により顕著になる。
【００１１】
ミリ波帯の場合、ＦＥＴの持つ利得を最大限に引き出すために、ゲート電圧０Ｖより少し低い電圧（例えば−０．０５Ｖ〜−０．１５Ｖ）に抵抗Ｒ１・Ｉｄｄや抵抗Ｒ２・Ｉｄｓｓの積の値（即ち自己バイアス電圧）を設定するため、抵抗Ｒ１、Ｒ２の値は小さい。その結果、図１６のような大きな電流変化を伴う。バイアス電流の大きな変化は、増幅器の利得特性を大きく変動させるので、その抑制が課題であった。負の電源を利用したＩｄｓｓの変化を抑制するバイアス回路に関する報告はこれまでもあったが、本願で扱う、正の単一電源で動作可能なバイアス回路の提供が課題であった。
【課題を解決するための手段】
【００１２】
本発明に係る電流再利用型ＦＥＴ増幅器は、ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、該第１のソースと接地用端子の間に接続された第１の抵抗と、第２のソースと、該第１のドレインに接続された第２のゲートと、及び電源用端子に接続され該ＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、該第２のソースと該第２のゲートとの間に接続された第２の抵抗と、第３のソース、該電源用端子に接続された第３のドレイン、及び該接地用端子に接続された第３ゲートとを有する第３の電界効果トランジスタと、第４のソースと、第４のドレインと、及び該第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、該第４のソースと該接地用端子との間に直列に接続された１個あるいは複数個のダイオードと、該電源用端子と該第４のドレインとの間に接続された第３の抵抗と、該電源用端子と該第３のドレインとの間に接続された第４の抵抗と、該第３のソースと接地用端子との間に接続された第５の抵抗と、該第４のドレインの出力電圧をダイオードを介して抵抗分圧して該第１のゲートに印加する制御回路と、を備え、該第１乃至第４の電界効果トランジスタがデプレッションモードであることを特徴とする。
【００１３】
本発明に係る他の電流再利用型ＦＥＴ増幅器は、ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、第２のソースと、該第１のドレインに接続された第２のゲートと、電源用端子に接続され、該ＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、第３のソースと、該電源用端子に接続された第３のドレインと、接地用端子に接続された第３ゲートとを有する第３の電界効果トランジスタと、第４のソースと、第４のドレインと、及び該第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、該第４のソースと該接地用端子との間に直列に接続された１個あるいは複数個の第１ダイオードと、該第１のゲートと該接地用端子との間に接続された第１の抵抗と、該電源用端子と該第３のドレインとの間に接続された第２の抵抗と、第５のゲートと、該第１のソースに接続された第５のドレインと、該接地用端子に接続された第５のソースとを有する第５の電界効果トランジスタと、第６のゲートと、該第２のソースに接続された第６のドレインと、該第２のゲートに接続された第６のソースとを有する第６の電界効果トランジスタと、該電源用端子と該第３のドレインとの間に接続された第３の抵抗と、該第３のソースと接地用端子との間に接続された第４の抵抗と、該第４のドレインの出力電圧を第２ダイオードを介して抵抗分圧して出力する制御回路と、該制御回路の出力と該第５のゲートとの間に接続された第５の抵抗と、該第４のドレインと該第６のゲートとの間に接続された第６の抵抗と、を備え、該第１乃至第６の電界効果トランジスタがデプレッションモードであることを特徴とする。
【発明の効果】
【００１４】
本発明に係る電流再利用型ＦＥＴ増幅器は、ＦＥＴの飽和電流Ｉｄｓｓのプロセスばらつきに応じて、増幅用ＦＥＴのゲート電圧或いは増幅用ＦＥＴの自己バイアス用の抵抗値を変化させるので、増幅器のバイアス電流の変化を抑制する効果を有する。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る電流再利用型ＦＥＴ増幅器全体の回路構成。
【図２】実施の形態１に係る電流再利用型ＦＥＴ増幅器の制御回路２１の構成。
【図３】実施の形態１に係る電流再利用型ＦＥＴ増幅器の制御回路１１の構成。
【図４】実施の形態１に係る制御回路２１のシミュレーション結果。
【図５】実施の形態１に係る制御回路１１のシミュレーション結果。
【図６】実施の形態１に係る電流再利用型ＦＥＴ増幅器のＩｄｓｓの変化に対するドレイン電流のシミュレーション結果。
【図７】実施の形態２に係る電流再利用型ＦＥＴ増幅器全体の回路構成。
【図８】実施の形態２に係る電流再利用型ＦＥＴ増幅器のＩｄｓｓの変化に対するドレイン電流のシミュレーション結果。
【図９】実施の形態３に係る電流再利用型ＦＥＴ増幅器全体の回路構成。
【図１０】実施の形態３に係る電流再利用型ＦＥＴ増幅器のＩｄｓｓの変化に対するドレイン電流のシミュレーション結果。
【図１１】実施の形態４に係る電流再利用型ＦＥＴ増幅器全体の回路構成。
【図１２】実施の形態５に係る電流再利用型ＦＥＴ増幅器全体の回路構成。
【図１３】比較のための電流再利用型ＦＥＴ増幅器の増幅部の回路構成。
【図１４】比較のための電流再利用型ＦＥＴ増幅器の増幅部のＤＣ的な回路構成。
【図１５】比較のための電流再利用型ＦＥＴ増幅器のＩｄｓｓの変化に対するドレイン電流のシミュレーション結果。
【００１６】
本発明の実施の形態に係る電流再利用型ＦＥＴ増幅器について図面を参照して説明する。既に述べた図面も含めて、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下に、ＧａＡｓ系デプレッションモードＦＥＴ（高電子移動度トランジスタのＨＥＭＴを含む）を例に説明する
【００１７】
［実施の形態１］
（構成の説明）
図１は、本発明の実施の形態１に係る電流再利用型ＦＥＴ増幅器の増幅部の回路構成である。図１４と同様に主にＤＣ的に寄与する素子だけを図示している。図２及び図３は制御回路１１及び２１の回路構成である。図１で、Ｄ１、Ｇ１、Ｓ１は各々ＦＥＴ Ｆ１のドレイン、ゲート、ソースを、Ｄ２、Ｇ２、Ｓ２は各々ＦＥＴ Ｆ２のドレイン、ゲート、ソースを表す。ノード電圧Ｖｇｆｒ１、Ｖｇｆｒ２は制御回路１１及び２１の出力端子Ｖｏｕｔ１、Ｖｏｕｔ２と同電位である。図１〜図３において、制御回路２１はＦＥＴのＩｄｓｓの変化に応じて出力電圧Ｖｏｕｔ２（＝Ｖｇｆｒ２）を出力し、制御回路１１は、その出力電圧Ｖｏｕｔ２をレベルシフトして、出力電圧Ｖｏｕｔ１（＝Ｖｇｆｒ１）として出力している。
【００１８】
図１で、ＦＥＴ Ｆ１はソース抵抗負荷Ｒ１を持ち、ドレインＤ１はＦＥＴ Ｆ２のゲートＧ２に接続されている。ＦＥＴ Ｆ２はソース抵抗負荷Ｒ２を持ち、ＦＥＴ Ｆ１及びＦ２は共に抵抗Ｒ１及びＲ２による自己バイアスで電流Ｉｄｄが決まる。このＩｄｄはＦＥＴ Ｆ１及びＦ２を共通に流れるので、電流再利用回路を構成している。入力端子ＩＮから入力されたＲＦ信号はＦＥＴ Ｆ１で増幅され、さらにＦＥＴ Ｆ２で増幅され、ＦＥＴ Ｆ２のドレインＤ２を介して出力端子ＯＵＴより出力されるので、電流再利用型ＦＥＴ増幅器を構成していることが分かる。ＦＥＴ Ｆ１のゲートＧ１は、制御回路１１の出力電圧Ｖｏｕｔ１と接続されている。
【００１９】
図２の制御回路２１において、ＦＥＴ Ｆａ１は、ゲートが接地され、抵抗Ｒａ１のソース負荷、抵抗Ｒａ２のドレイン負荷を有する。ＦＥＴ Ｆａ２は、ゲートがＦＥＴ Ｆａ１のソースと接続され、ダイオードＤｉｏａ１のソース負荷、抵抗Ｒａ３のドレイン負荷を有する。出力端子Ｖｏｕｔ２はＦＥＴ Ｆａ２のドレインから取り出される。またドレイン負荷抵抗Ｒａ２、Ｒａ３は電源電圧Ｖｄｄに接続されている。Ｄａ１、Ｓａ１は各々ＦＥＴ Ｆａ１のドレイン、ソース電位、Ｓａ２はＦＥＴ Ｆ２のソース電位を表す。尚、抵抗Ｒ２は電源電圧が低く、ＦＥＴの耐圧を超えない場合は、省略可能である。
【００２０】
図３の制御回路１１において、出力端子Ｖｏｕｔ１は、電源電圧Ｖｄｄ端子から接地の方向を見た際、２つのダイオードＤｉｏｂ１、Ｄｉｏｂ２を経由した後、抵抗Ｒｂ１とＲｂ２を用いて分圧することにより取り出される。尚、ＦＥＴはＧａＡｓ系ＦＥＴを、図２及び図３のダイオードはＦＥＴと同じ工程で作製可能なＧａＡｓ系ショットキー接合ダイオードを想定しているが、ｐｎ整合ダイオードでも同等の動作が期待できる。
【００２１】
（動作の説明）
図１のドレイン電流Ｉｄｄの変化を、プロセスばらつきによるＦＥＴの飽和電流Ｉｄｓｓの変化に対してできるだけ抑制するには、Ｉｄｓｓが所定の値よりも高くなった時にはＦＥＴのゲートＧ１の電圧を低下させ、逆にＩｄｓｓが所定の値よりも低くなった時にはゲートＧ１の電圧を増加させればよい。
【００２２】
制御回路２１のＦＥＴ Ｆａ２のソース電位Ｓａ２の変化は、ソース負荷のダイオードＤｉｏａ１によりＦａ２のソース電流変化に対して小さく抑制される。ここで、ＦＥＴ Ｆａ２の閾値電圧に応じて、ダイオードＤｉｏａ１の直列接続段数を複数個にしてもよい。
一方、ＦＥＴ Ｆａ１のソース負荷は抵抗Ｒａ１のため、Ｉｄｓｓの増加と共にソース電位Ｓａ１も増加する。そのため、ＦＥＴ Ｆａ２のゲート・ソース間電圧（Ｓａ１−Ｓａ２）はＩｄｓｓの増加と共に増加し、Ｆａ２のドレイン電流も増加する。その結果、出力電圧Ｖｏｕｔ２はドレイン負荷抵抗Ｒａ３の電圧降下の増大により減少する。図４は、制御回路２１におけるＩｄｓｓの変化に対する出力電圧Ｖｏｕｔ２、ソース電位Ｓａ１、Ｓａ２のシミュレーション結果である。図より、前述の電圧変化の様子を確認できる。
【００２３】
制御回路１１の出力電圧Ｖｏｕｔ１は、ダイオードＤｉｏｂ１、Ｄｉｏｂ２を介して抵抗分圧された出力なので、Ｉｄｓｓが高くなった際に電源電圧Ｖｄｄを低下させれば、出力電圧Ｖｏｕｔ１も低下させることができる。図５は、電源電圧Ｖｄｄの変化に対する出力電圧Ｖｏｕｔ１のシミュレーション結果である。Ｖｄｄの低下と共にＶｏｕｔ１が低下している。前述したレベルシフトの役割を果たしていることが分かる。
【００２４】
このように出力電圧Ｖｏｕｔ２はＩｄｓｓの増加と共に低下し、Ｖｏｕｔ２を電源に利用した制御回路１１の出力電圧Ｖｏｕｔ１もＩｄｓｓの増加と共に低下するので、Ｖｏｕｔ１をＦＥＴ Ｆ１のゲートＧ１に印加することで、電流Ｉｄｄの変化を抑制できる。図６は、ＦＥＴのＩｄｓｓの変化に対する図１のドレイン電流Ｉｄｄの変化をシミュレーションした結果である。特性２０１が実施の形態１に対応するドレイン電流、特性１０１が図１４に対応するドレイン電流の比較例である。図より、基準となるＩｄｓｓに対して３０％の減少から４０％の増加の範囲で、ドレイン電流Ｉｄｄの変化をより抑制できることが分かる。
【００２５】
尚、制御回路１１及び２１を増幅部に付加することによる消費電流の増加を伴う。実施の形態１のシミュレーションでは、増加分は増幅部の消費電流の約１／６程度である。車載レーダ用電力増幅部には、図１の増幅部を３〜６段程度搭載する場合が多いのに対して制御回路部は共用できるので、消費電流の増加への影響は実用上小さい。
【００２６】
このように、電流再利用型ＦＥＴ増幅器の制御回路では、ソース抵抗負荷Ｒａ１を有するゲート接地ＦＥＴ Ｆａ１のソース電位Ｓａ１が、Ｉｄｓｓの増減に応じて増減することを利用し、そのソース電位Ｓａ１をダイオードソース負荷と抵抗ドレイン負荷を有するＦＥＴ Ｆａ２のゲートＧ２に印加することで、ドレインＤ２からＩｄｓｓの増減に対して逆特性の出力電圧Ｖｏｕｔ２を取り出すことができる。この出力電圧Ｖｏｕｔ２を適宜レベルシフトして、初段増幅部のＦＥＴ Ｆ１のゲートＧ１に印加することで、Ｉｄｓｓに対する電流Ｉｄｄの変化を容易抑制できる点が、本実施例の特徴である。また負電源を利用することなく、正の単一電源で実現できるという特徴がある。
【００２７】
（実施の形態１の効果）
以上述べたように、実施の形態１に係る電流再利用型ＦＥＴ増幅器は、デプレションモードのＦＥＴのＩｄｓｓのプロセス変動に対して、ドレイン電流の変化を抑制できる効果を有するだけでなく、正の単一電源動作で実現可能という効果も有する。
【００２８】
［実施の形態２］
（構成の説明）
図７は、本発明の実施の形態２に係る電流再利用型ＦＥＴ増幅器の例で、実施の形態１の変形例である。実施の形態１の図１との違いは、ＦＥＴ Ｆ２のソース抵抗負荷Ｒ２をＦＥＴ ＦＲ２に置き換え、制御回路２１の出力電圧Ｖｏｕｔ２を、抵抗Ｒｆｇｒ２を介してＦＥＴ ＦＲ２のゲートに印加していることである。ここで、ＦＥＴ ＦＲ２のドレインはＦＥＴ Ｆ２のソースＳ２にＦＲ２のソースはＦＥＴ Ｆ２のゲートＧ２（＝Ｄ１）に接続され、ＦＥＴ ＦＲ２は可変抵抗の役割を果たしている。
【００２９】
（動作の説明）
可変抵抗として作用するＦＥＴ ＦＲ２のゲート電圧は、制御回路２１の出力電圧Ｖｏｕｔ２により制御される。例えば、出力電圧Ｖｏｕｔ２はＩｄｓｓが増加した時低くなる。この時、ＦＥＴ ＦＲ２のゲート・ソース間電圧は低下するため、ＦＥＴ ＦＲ２のＯＮ抵抗は増加する。ＯＮ抵抗の増加は、ＦＥＴ Ｆ２の自己バイアス電圧を負に増大するので、その結果電流Ｉｄｄの増加は抑制される。尚、実施の形態１と同様にＦＥＴ Ｆ１のゲートＧ１が制御回路１１の出力電圧Ｖｏｕｔ１で制御されているので、この経路の制御によっても電流Ｉｄｄの変化は抑制される。
【００３０】
図８に、図７の回路におけるＩｄｓｓの変化に対するドレイン電流Ｉｄｄの変化のシミュレーション結果を示す。図より、Ｉｄｓｓの変化４０％減少から４０％の増加の範囲に亘って、ドレイン電流Ｉｄｄ（２０１）の変化を比較例１０１（図１４の特性）に比べて抑制できることが分かる。
【００３１】
（効果の説明）
抵抗Ｒ２が可変抵抗ＦＥＴ ＦＲ２に置換されているので、実施の形態１に比べて抵抗値のプロセスばらつきによる電流Ｉｄｄへの影響を抑制できる。また、Ｉｄｓｓのプロセスばらつき対する電流Ｉｄｄの抑制効果及び正の単一電源動作で実現可能である効果は実施の形態１と同様に得られる。
【００３２】
［実施の形態３］
（構成の説明）
実施の形態２の効果で述べたように、図１に示す電流再利用型ＦＥＴ増幅器の電流Ｉｄｄの変化はＦＥＴのＩｄｓｓのプロセス変化だけでなく、抵抗のプロセスばらつきにも影響される。特に今回課題にしている自己バイアス電圧が小さい場合（例えば−０．０５Ｖ〜−０．１５Ｖ）、抵抗値自身も小さいため、電流Ｉｄｄへの影響が大きい。抵抗値のプロセスばらつきの影響を抑制するには、低抵抗となる図１の抵抗Ｒ１及びＲ２の削減が効果的である。図９に示す実施の形態３に係る電流再利用型ＦＥＴ増幅器の回路構成は、この目的を達成するための形態である。
【００３３】
図９と図１の違いは、次の通りである。抵抗Ｒ１とＲ２が各々可変抵抗の役割を担うＦＥＴ ＦＲ１及びＦＲ２に置き換えられていること、ＦＥＴ Ｆ１のゲートＧ１が抵抗Ｒ３を介してＤＣ的に接地されていること、ＦＥＴ ＦＲ１のゲートは抵抗Ｒｇｆｒ１を介して制御回路１１の出力電圧Ｖｏｕｔ１で制御されること、ＦＥＴ ＦＲ２のゲートは抵抗Ｒｇｆｒ２を介して制御回路２１の出力電圧Ｖｏｕｔ２で制御されていることである。尚、図９に示すように、ＦＥＴ ＦＲ１のドレインはＦＥＴ Ｆ１のソースＳ１に接続され、ＦＲ１のソースは接地されている。またＦＥＴ ＦＲ２のドレインはＦＥＴ Ｆ２のソースＳ２に、ソースはＦＥＴ Ｆ２のゲートＧ２（＝Ｄ１）に接続されている。
【００３４】
（動作の説明）
実施の形態２で述べたように、Ｉｄｓｓのプロセスばらつきによる電流Ｉｄｄの変化を抑制するには、可変抵抗として動作するＦＥＴ ＦＲ１及びＦＲ２のゲート電圧をＩｄｓｓが増加した時に低下させ、Ｉｄｓｓが減少した時に増加させればよい。実施の形態１で述べた制御回路２１は、Ｉｄｓｓの増減に対応して、出力電圧Ｖｏｕｔ２を低下あるいは増加させるので、ＦＥＴ ＦＲ１及びＦＲ２のゲート電圧制御に利用できる。またＦＲ１及びＦＲ２のゲート電圧のレベル差は、制御回路１１のレベルシフト機能を利用すれば解消できる。
【００３５】
図１０は、ＦＥＴのＩｄｓｓの変化に対する図９の電流Ｉｄｄの変化をシミュレーションした結果である。特性２０１が実施の形態３に対応するドレイン電流、特性１０１が図１５に対応するドレイン電流の比較例である。図より、基準となるＩｄｓｓに対して３０％の減少から４０％の増加の範囲で、ドレイン電流Ｉｄｄの変化をより抑制できることが分かる。
【００３６】
（効果の説明）
抵抗Ｒ１及びＲ２が可変抵抗用ＦＥＴに置換されているので、実施の形態１及び２に比べて抵抗値のプロセスばらつきによる電流Ｉｄｄへの影響を原理的に抑制できる。また、Ｉｄｓｓのプロセスばらつき対する電流Ｉｄｄの抑制効果及び正の単一電源動作で実現可能である効果は、実施の形態１と同様に得られる。
【００３７】
［実施の形態４］
図１１は、本発明の実施の形態４に係る電流再利用型ＦＥＴ増幅器の例で、実施の形態３の変形例である。実施の形態３の図９との違いは、ＦＥＴ Ｆ１のソース負荷がＦＥＴ ＦＲ１から抵抗Ｒ１に変更され、制御回路１１及び抵抗Ｒｆｇｒ１が削減されていることである。
【００３８】
図１０と同様のシミュレーションの結果、Ｉｄｓｓの変化２０％減少から２０％増加の範囲では図１０と同様の結果を得た（図示せず）。通常プロセスばらつきに伴うＩｄｓｓの変化は前記範囲内に管理される場合が多いので、実用上適用可能な範囲にドレイン電流Ｉｄｄの変化に抑える効果を有する。また前記の制御回路の削減及び抵抗Ｒ１への置換により、実施の形態３に比べて回路面積を縮小できる効果も有する。正の単一電源動作で実現可能である効果も実施の形態３の効果と同様に得られる。尚、抵抗Ｒ１の使用により、抵抗値のプロセスばらつきの影響は実施の形態３よりも受けやすくなる。
【００３９】
［実施の形態５］
図１２は、本発明の実施の形態５に係る電流再利用型ＦＥＴ増幅器の例で、実施の形態３のもうひとつの変形例である。実施の形態３の図９との違いは、ＦＥＴ Ｆ２のソース負荷が可変抵抗の働きをするＦＥＴ ＦＲ２から抵抗Ｒ２に変更され、抵抗Ｒｇｆｒ２が削減されていることである。
【００４０】
図１０と同様のシミュレーションの結果、Ｉｄｓｓの変化２０％減少から２０％増加の範囲では図１０と同様の結果を得た（図示せず）。実施の形態４で述べたように、通常プロセスばらつきに伴うＩｄｓｓの変化は前記範囲内に管理される場合が多いので、実用上適用可能な範囲にドレイン電流Ｉｄｄの変化に抑える効果を有する。また素子ＦＥＴ ＦＲ２の削減により、実施の形態３に比べて回路面積を縮小できる効果も有する。正の単一電源動作で実現可能である効果も実施の形態１の効果と同様に得られる。尚、実施の形態４と同様に抵抗Ｒ２の使用により、抵抗値のプロセスばらつきの影響は実施の形態３よりも受けやすくなる。
【００４１】
尚、以上述べた実施の形態はＧａＡｓ系デプレッションモードＦＥＴ（高電子移動度トランジスタのＨＥＭＴを含む）を例に説明したが、ｎ型チャネルのデプレッションモードＦＥＴであれば、ＩｎＰ系でもＧａＮ系でもＳｉ系でも同様の効果が得られることを付記しておく。
【符号の説明】
【００４２】
Ｃ１〜Ｃ６：容量
Ｌ１〜Ｌ４：インダクタンス性を呈する伝送線路
Ｆ１、Ｆ２：デプレッションモードのＧａＡｓ系ＦＥＴ
Ｆａ１、Ｆａ２：制御回路を構成するデプレッションモードのＧａＡｓ系ＦＥＴ
Ｄｉｏａ１、Ｄｉｏｂ１、Ｄｉｏｂ２：ＧａＡｓ系ショットキー接合ダイオード
Ｒ１〜Ｒ３、Ｒａ１〜Ｒａ３、Ｒｂ１、Ｒｂ２、Ｒｆｇｒ１、Ｒｆｇｒ２：抵抗
ＦＲ１、ＦＲ２：可変抵抗の働きをするデプレッションモードのＧａＡｓ系ＦＥＴ
Ｄ１：ＦＥＴ Ｆ１のドレイン電位
Ｇ１：ＦＥＴ Ｆ１のゲート電位
Ｓ１：ＦＥＴ Ｆ１のソース電位
Ｄ２：ＦＥＴ Ｆ２のドレイン電位
Ｇ２：ＦＥＴ Ｆ２のゲート電位隔
Ｓ２：ＦＥＴ Ｆ２のソース電位
Ｄａ１：ＦＥＴ Ｆａ１のドレイン電位
Ｓａ１：ＦＥＴ Ｆａ１のソース電位
Ｓａ２：ＦＥＴ Ｆａ２のソース電位
Ｖｄｄ：電源端子
ＩＮ：ＲＦ入力端子
ＯＵＴ：ＲＦ出力端子
Ｖｇｆｒ１：出力端子Ｖｏｕｔ１のノード電圧
Ｖｇｆｒ２：出力端子Ｖｏｕｔ２のノード電圧
Ｖｏｕｔ１：制御回路１１の出力電圧
Ｖｏｕｔ２：制御回路２１の出力電圧
１１、２１：制御回路
１０１：比較例の特性
２０１：本発明の特性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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