(57)【特許請求の範囲】
【請求項１】
電源線、接地線、およびデータ線または反転データ線に１対１で結合された３本の第１のワイヤと、
マルチプレクサの入力のうちの１つに接続された第２のワイヤと、
前記第１のワイヤを前記第２のワイヤに接続するスイッチセルと、
を含み、
全ての前記スイッチセルが、「オン」および「オフ」の２つの可変状態を有する少なくとも１つの不揮発性抵抗性スイッチを有し、
全ての前記スイッチセルが、不揮発性抵抗性スイッチおよび第１のトランジスタを有し、
前記不揮発性抵抗性スイッチの第１の端子が、前記第２のワイヤに接続されており、
前記不揮発性抵抗性スイッチの第２の端子が、前記第１のワイヤにドレイン端子が接続されている前記第１のトランジスタのソース端子に接続されており、
前記第２のワイヤ上にある全てのスイッチセルの前記第１のトランジスタのゲート端子が、第１の制御信号線に接続されている、再構成可能回路。
【請求項２】
全ての前記第１のワイヤが、第２の制御信号線に結合されているゲート端子を有する第２のトランジスタのソース端子に接続されており、
第２のトランジスタの全てのドレイン端子が、第１のプログラム電圧線に接続されており、
全ての前記第２のワイヤが、前記第１の制御信号線に結合されているゲート端子を有する第３のトランジスタのソース端子に接続されており、
前記第３のトランジスタのドレイン端子が、第４のトランジスタのソース端子に接続されており、
前記第４のトランジスタの全てのゲート端子が、書込みイネーブル信号線に接続されており、
前記第４のトランジスタの全てのドレイン端子が、第２のプログラム電圧線に接続されている、請求項１に記載の再構成可能回路。
【請求項３】
電源線、接地線、およびデータ線または反転データ線に１対１で結合された３本の第１のワイヤと、
マルチプレクサの入力のうちの１つに接続された第２のワイヤと、
前記第１のワイヤを前記第２のワイヤに接続するスイッチセルと、
を含み、
全ての前記スイッチセルが、「オン」および「オフ」の２つの可変状態を有する少なくとも１つの不揮発性抵抗性スイッチを有し、
前記データ線または反転データ線に結合されている前記第１のワイヤに接続されている全ての前記スイッチセルが、不揮発性抵抗性スイッチを有し、
前記不揮発性抵抗性スイッチの第１の端子が、前記第１のワイヤに接続されており、第２の端子が、前記第２のワイヤに接続されており、
前記電源線および接地線に結合されている前記第１のワイヤに接続されている全ての前記スイッチセルが、不揮発性抵抗性スイッチおよび第１のトランジスタを有し、
前記不揮発性抵抗性スイッチの第１の端子が、前記第２のワイヤに接続されており、前記不揮発性抵抗性スイッチの第２の端子が、ドレイン端子が前記第１のワイヤに接続されている前記第１のトランジスタのソース端子に接続されており、
前記第２のワイヤ上にある全てのスイッチセルの前記第１のトランジスタのゲート端子が、第１の制御信号線に接続されている、再構成可能回路。
【請求項４】
前記データ線または反転データ線に結合されている全ての前記第１のワイヤが、第２のトランジスタのソース端子に接続されており、
前記第２のトランジスタの全てのゲート端子が、共通の第２の制御信号線に接続されており、
前記電源線および接地線に結合されている全ての前記第１のワイヤが、第３の制御信号線に結合されているゲート端子を有する第３のトランジスタのソース端子に接続されており、
前記第２のトランジスタおよび前記第３のトランジスタの全てのドレイン端子が、第１のプログラム電圧線に接続されており、
全ての前記第２のワイヤが、前記第１の制御信号線に結合されているゲート端子を有する第４のトランジスタのソース端子に接続されており、前記第４のトランジスタのドレイン端子が、第５のトランジスタのソース端子に接続されており、
前記第５のトランジスタの全てのゲート端子が、書込みイネーブル信号線に接続されており、前記第５のトランジスタの全てのドレイン端子が、第２のプログラム電圧線に接続されている、請求項３に記載の再構成可能回路。
【請求項５】
電源線、接地線、およびデータ線または反転データ線に１対１で結合された３本の第１のワイヤと、
マルチプレクサの入力のうちの１つに接続された第２のワイヤと、
前記第１のワイヤを前記第２のワイヤに接続するスイッチセルと、
を含み、
全ての前記スイッチセルが、「オン」および「オフ」の２つの可変状態を有する少なくとも１つの不揮発性抵抗性スイッチを有し、
全ての前記スイッチセルが、２つの不揮発性抵抗性スイッチおよび第１のトランジスタを有し、
第１の不揮発性抵抗性スイッチの第１の端子が、前記第２のワイヤに接続されており、
第２の不揮発性抵抗性スイッチの第１の端子が、前記第１のワイヤに接続されており、
前記第１のトランジスタのソースが、前記第１の不揮発性抵抗性スイッチの第２の端子および前記第２の不揮発性抵抗性スイッチの第２の端子に接続されており、
前記第２のワイヤ上にある全てのスイッチセルの前記第１のトランジスタのゲート端子が、第１の制御信号線に接続されている、再構成可能回路。
【請求項６】
共通の前記第１のワイヤ上の前記スイッチセルにおける、前記第１のトランジスタの全てのドレイン端子が、第２の制御信号線に結合されているゲート端子を有する第２のトランジスタのソース端子に接続されており、共通の前記第１のワイヤが、前記第２の制御信号線に結合されているゲート端子を有する第３のトランジスタのソース端子に接続されており、前記第２のトランジスタの全てのドレイン端子が、第１のプログラム電圧線に接続されており、前記第３のトランジスタの全てのドレイン端子が、第２のプログラム電圧線に接続されており、
全ての前記第２のワイヤが、前記第１の制御信号線に結合されているゲート端子を有する第４のトランジスタのソース端子に接続されており、前記第４のトランジスタの全てのドレイン端子が、第３のプログラム電圧線に接続されている、請求項５に記載の再構成可能回路。
【請求項７】
電源線、接地線、およびデータ線または反転データ線に１対１で結合された３本の第１のワイヤと、
マルチプレクサの入力のうちの１つに接続された第２のワイヤと、
前記第１のワイヤを前記第２のワイヤに接続するスイッチセルと、
を含み、
全ての前記スイッチセルが、「オン」および「オフ」の２つの可変状態を有する少なくとも１つの不揮発性抵抗性スイッチを有し、
前記データ線または反転データ線に結合されている前記第１のワイヤに接続されている全ての前記スイッチセルが、第１および第２の不揮発性抵抗性スイッチを有し、
前記第１の不揮発性抵抗性スイッチの第１の端子が、前記第１のワイヤに接続されており、
前記第２の不揮発性抵抗性スイッチの第１の端子が、前記第２のワイヤに接続されており、
前記第１の不揮発性抵抗性スイッチの第２の端子が、前記第２の不揮発性抵抗性スイッチの第２の端子に接続されており、
前記電源線および接地線に結合されている前記第１のワイヤに接続されている全ての前記不揮発性抵抗性スイッチセルが、第３および第４の不揮発性抵抗性スイッチおよび第１のトランジスタを有し、
前記第３の不揮発性抵抗性スイッチの第１の端子が、前記第１のワイヤに接続されており、
前記第４の不揮発性抵抗性スイッチの第１の端子が、前記第２のワイヤに接続されており、
前記第１のトランジスタのソースが、前記第３の不揮発性抵抗性スイッチの第２の端子および前記第４の不揮発性抵抗性スイッチの第２の端子に接続されており、
前記第２のワイヤのうちの１つの上のスイッチセルの前記第１のトランジスタの全てのゲート端子が、第１の制御信号線に接続されている、再構成可能回路。
【請求項８】
前記データ線または反転データ線に結合されている共通の前記第１のワイヤ上の前記スイッチセルで、前記第１の不揮発性抵抗性スイッチの全ての前記第２の端子が、第２のトランジスタのソース端子に接続されており、前記データ入力線または反転データ線に結合されている全ての前記第１のワイヤが、第３のトランジスタのソース端子に接続されており、前記第２のトランジスタおよび前記第３のトランジスタの全てのゲート端子が、共通の第２の制御信号線に接続されており、
前記電源線および接地線に結合されている共通の前記第１のワイヤの上にある前記スイッチセルで、第１のトランジスタの全てのドレイン端子が、第３の制御信号線に結合されているゲート端子を有する第４のトランジスタのソース端子に接続されており、前記電源線および接地線に結合されている前記共通の第１のワイヤが、前記第３の制御信号線に結合されているゲート端子を有する第５のトランジスタのソース端子に接続されており、
前記第２および第４のトランジスタの全てのドレイン端子が、第１のプログラム電圧線に接続されており、前記第３および第５のトランジスタの全てのドレイン端子が、第２のプログラム電圧線に接続されており、
全ての前記第２のワイヤが、前記第１の制御信号線に結合されているゲート端子を有する第６のトランジスタのソース端子に接続されており、前記第６のトランジスタの全てのドレイン端子が、第３のプログラム電圧線に接続されている、請求項７に記載の再構成可能回路。
【請求項９】
２本を超える前記第２のワイヤが、前記スイッチセルを介して前記３本の第１のワイヤに接続されている、請求項１乃至８のいずれか１項に記載の再構成可能回路。
【請求項１０】
前記マルチプレクサの前記入力のうちの１つに接続されている別の第２のワイヤと、前記スイッチセルを介して前記電源線および前記接地線のみに接続されている前記第２のワイヤとをさらに備える、請求項１乃至９のいずれか１項に記載の再構成可能回路。
【請求項１１】
前記不揮発性抵抗性スイッチのオン／オフ抵抗比が、１０4超である、請求項１乃至１０のいずれか１項に記載の再構成可能回路。
【請求項１２】
全ての前記不揮発性抵抗性スイッチが、金属酸化物抵抗変化型デバイスまたは固体電解質抵抗変化型デバイスを含む、請求項１乃至１０のいずれか１項に記載の再構成可能回路。
【請求項１３】
請求項１乃至１０のいずれか１項に記載の再構成可能回路を利用する方法であって、
前記電源線および前記接地線に結合されている前記第１のワイヤに接続されている前記スイッチセルを、異なる「オン」または「オフ」状態に構成することと、
前記データ線または反転データ線に結合されている前記第１のワイヤに接続されている全ての前記スイッチセルを、「オン」または「オフ」の同じ状態に構成することとを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性抵抗性スイッチを使用した再構成可能回路に関する。
【背景技術】
【０００２】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、低ボリュームチップおよび中ボリュームチップに広く使用されているが、デバイスのシリコン面積が大きなことからコストが高くなるため、高ボリュームの市場で優位性を保つには至っていない。最も一般的なＦＰＧＡアーキテクチャは、論理ブロック（ＬＢ）、Ｉ／Ｏパッドおよびルーティングチャネルのアレイからなる。ＬＢでは、ルックアップテーブル（ＬＵＴ）が、様々な機能を実現するための「ソフト」ファンクションジェネレータとして使用されており、これにより、非常に高い機能性が得られるが、デバイスの面積は大きくなる。単純なルックアップテーブル（ＬＵＴ）とフリップフロップ（ＦＦ）によるＦＰＧＡは、セルベースの特定用途向け集積回路（ＡＳＩＣ）の約３５倍の面積を必要とすることが分かっている。このギャップを狭めるために、非特許文献１に示されているように、キャリーチェーン、加算器および乗算器など、しばしば使用される専用の「ハード」回路が、ＦＰＧＡ設計で利用されている。
【０００３】
「ソフト」なＬＵＴは、従来、マルチプレクサ（ＭＵＸ）によって構築されているが、パストランジスタ論理（ＰＴＬ）を使用する場合には、「ハード」回路も、ＭＵＸによって構築されることがある。「ハード」回路は、使用されるときには、非常に効率的であり、使用されないときには無駄になる。「ハード」回路の負の影響を克服するために、非特許文献２では、「ソフト」回路および「ハード」回路を実現するために共通のＭＵＸを共有するという概念が導入されている。
【０００４】
図１Ａに示すように、２ｎ：１のＭＵＸ１０１を共有して再構成可能回路を構築して、ＬＵＴおよび「ハード」回路を実現する。ＭＵＸ入力スイッチブロック１０２は、メモリ値またはデータ入力（またはその反転入力）を、ＬＵＴモードまたは「ハード」回路モード用のＭＵＸ１０１の入力として選択する。ＭＵＸ入力スイッチブロック１０２は、特許文献１に示されているように、従来のＣＭＯＳ技術による、メモリｍｓとｎＭＯＳパストランジスタＴｒとを有する。ｎＭＯＳトランジスタＴｒは、図１Ｂに示す２ステートのメモリｍ１、…、ｍ２ｎに接続されている。ｍｓが「１」とされるときには、メモリｍ１、…、ｍ２ｎは、２ｎ：１のＭＵＸ１０１の入力ポートＶ１、…、Ｖ２ｎに接続され、ｎ入力ＬＵＴを実現するようになっている。ｍｓが「０」とされるときには、データ入力Ｄおよびその反転入力〜Ｄが２ｎ：１のＭＵＸ１０１の入力ポートＶ１、…、Ｖ２ｎに印加され、「ハード回路」を実現することができるようになっている。２ｎ：１のＭＵＸ１０１は、効率的に利用することができる。ただし、ＭＵＸ入力スイッチブロック１０２により、デバイスの面積が大きくなる。
【０００５】
従来のＦＰＧＡでは、基本的な「ハード」回路として、全加算器（ＦＡ）を使用して、マルチビット加算器および乗算器を構築する。図２Ａに示すように、８：１のＭＵＸ２０１を共有して３入力ＬＵＴおよびＦＡを実現し、これにより、ハードウェアリソースの高い利用率が得られる。８：１のＭＵＸ２０１は、１つの出力と２つの中間出力とを有し、信号ＡおよびＢは、入力Ｖ１、…、Ｖ４の中から１つの入力を中間ＯＵＴＩＭ１として選択し、信号ＡおよびＢは、入力Ｖ５、…、Ｖ８の中から１つの入力を中間ＯＵＴＩＭ２として選択し、信号Ｍは、ＯＵＴＩＭ１およびＯＵＴＩＭ２のうちの１つを最終出力ＯＵＴとして選択する。ｍｓが「１」とされるときには、メモリｍ１、…、ｍ８は、８：１のＭＵＸ２０１の入力ポートＶ１、…、Ｖ８に接続され、３入力ＬＵＴを実現することができるようになっている。ｍｓが「０」とされるときには、桁上がり入力Ｃｉｎおよびその反転入力〜Ｃｉｎが、８：１のＭＵＸ２０１の入力ポートＶ１、…、Ｖ８に印加され、図２Ｂに示す真理値表に従ってＦＡを実現することができるようになっている。ＭＵＸ入力スイッチブロック２０２は、１２個のｎＭＯＳトランジスタＴｒと、６個のトランジスタにより構成されるメモリＭｓ（従来のＳＲＡＭを使用する場合）とを有し、これにより、デバイスの面積が大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第7019557号
【特許文献２】米国特許第8816312号
【非特許文献】
【０００７】
【非特許文献１】P. A. JamiesonおよびJ. Rose、"Enhancing the area efficiency of FPGAs with hard circuits using shadow clusters（シャドウクラスタを使用したハード回路を有するＦＰＧＡの面積効率の向上）"、IEEE Transactions on Very Large Scale Integration (VLSI) Systems、vol. 18、no. 12、pp. 1696-1709、2010年12月
【非特許文献２】X. BAI、M. KAMEYAMA、Implementation of Voltage-Mode/Current-Mode Hybrid Circuits for a Low-Power Fine-Grain Reconfigurable VLSI（低消費電力細粒度再構成可能ＶＬＳＩのための電圧モード／電流モードハイブリッド回路の実装）、IEICE TRANSACTIONS on Electronics、Vol.E97-C、No.10、pp.1028-1035
【非特許文献３】Shunichi Kaeriyama他、A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch（不揮発性プログラマブル固体電解質ナノメータスイッチ）、IEEE Journal of Solid-State Circuits、2005年1月、pp. 168-176、vol. 40、No. 1
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＬＵＴおよび「ハード」回路を実現する小型の再構成可能回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、第１の方向に配置された第１のワイヤと、第１の方向と交差する第２の方向に配置された第２のワイヤと、前記第１のワイヤと１対１で結合されている電源線、接地線、およびデータ入力線または反転データ入力線と、その入力のうちの１つが前記第２のワイヤに接続されているマルチプレクサと、第１のワイヤと第２のワイヤとを交差点で相互接続するために利用される不揮発性スイッチセルとを備え、全ての不揮発性スイッチセルが、少なくとも１つの不揮発性抵抗性スイッチで構築されている、再構成可能回路を提供する。
【発明の効果】
【００１０】
本発明による再構成可能回路によれば、小さな面積を有するデバイスを実現することができる。
次に、添付の図面を参照して、本発明について説明する。
【図面の簡単な説明】
【００１１】
【図１Ａ】ＬＵＴおよび「ハード」回路を実現する従来の再構成可能回路を示す図である。
【図１Ｂ】図１ＡのメモリＭｎの出力状態を示す図である。
【図２Ａ】３入力ＬＵＴおよびＦＡを実現する従来のＦＡ型３入力ＬＵＴを示す図である。
【図２Ｂ】図２ＡのＦＡの真理値表を示す図である。
【図３Ａ】第１の実施形態による新規の不揮発性スイッチセル（ＮＶＳＣ）ベースの再構成可能回路を示す図である。
【図３Ｂ】図３ＡのメモリＭｎの出力状態を示す図である。
【図４Ａ】１トランジスタ１不揮発性抵抗性スイッチ（１Ｔ１Ｒ）構造を使用したＮＶＳＣを示す図である。
【図４Ｂ】１トランジスタ２不揮発性抵抗性スイッチ（１Ｔ２Ｒ）構造を使用したＮＶＳＣを示す図である。
【図４Ｃ】１Ｔ１Ｒ−ＮＶＳＣアレイを示す図である。
【図４Ｄ】１Ｔ２Ｒ−ＮＶＳＣアレイを示す図である。
【図５】第１の実施形態によるＬＵＴおよび「ハード」回路を実現する新規の１Ｔ１Ｒ−ＮＶＳＣベース再構成可能回路を示す図である。
【図６】第２の実施形態による３入力ＬＵＴおよびＦＡを実現する新規の１Ｔ１Ｒ−ＮＶＳＣベースのＦＡ型３入力ＬＵＴを示す図である。
【図７】第３の実施形態による３入力ＬＵＴおよびＦＡを実現する新規の選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースのＦＡ型３入力ＬＵＴを示す図である。
【図８】第４の実施形態による３入力ＬＵＴおよびＦＡを実現する新規の１Ｔ２Ｒ−ＮＶＳＣベースのＦＡ型３入力ＬＵＴを示す図である。
【図９】第４の実施形態による３入力ＬＵＴおよびＦＡを実現する新規の選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースのＦＡ型３入力ＬＵＴを示す図である。
【図１０】ＦＡ型３入力ＬＵＴのトランジスタ数の比較を示す図である。
【図１１】第５の実施形態による新規のＮＶＳＣベースのＦＡ型３入力ＬＵＴを使用した新規の論理ブロック（ＬＢ）を示す図である。
【発明を実施するための最良の形態】
【００１２】
第１の実施形態
本発明の第１の例示的な実施形態について説明する。図３Ａは、ワイヤ、ＮＶＳＣおよびＭＵＸ３０１を有する新規の不揮発性スイッチセル（ＮＶＳＣ）ベースの再構成回路を示している。第１のワイヤは、第１の方向に配置され、第２のワイヤは、第１の方向と交差する第２の方向に配置されている。Ｖｄｄ、Ｇｎｄ、データ入力Ｄまたは反転入力〜Ｄは、第１のワイヤに１対１で印加され、第２のワイヤは、ＭＵＸ３０１の１つの入力ポートＶｎに結合されている。ＮＶＳＣは、第１のワイヤと第２のワイヤとを交差点で相互接続している。１つの交差点では、ＮＶＳＣの１つの端子が、第１のワイヤのうちの１つに接続され、他方の端部は、前記第２のワイヤに接続されている。
【００１３】
図３Ｂは、メモリＭｎの出力状態を示しており、３状態のメモリＭｎは、１つがＶｄｄに接続され、もう１つがＧｎｄに接続される、２つのＮＶＳＣで構築されている。Ｖｄｄに接続されたＮＶＳＣが「オン」とされ、Ｇｎｄに接続されたＮＶＳＣが「オフ」とされると、Ｍｎは、Ｖｄｄを提供する。Ｖｄｄに接続されたＮＶＳＣが「オフ」とされ、Ｇｎｄに接続されたＮＶＳＣが「オン」とされると、Ｍｎは、Ｇｎｄを提供する。両ＮＶＳＣがともに「オフ」に設定されると、Ｍｎは、高インピーダンス状態を提供する。したがって、従来の再構成可能回路においてメモリのための高インピーダンス状態を提供するｎＭＯＳパストランジスタを、省略することができる。
【００１４】
ＮＶＳＣは、少なくとも１つ以上の不揮発性抵抗性スイッチ（ＮＶＲＳ）を有する。ＮＶＲＳは、オン状態およびオフ状態を有し、オン／オフ抵抗比は、１０４を超える。主に２種類のＮＶＲＳがあり、一方は、遷移金属酸化物を使用したＲｅＲＡＭ（抵抗変化型ランダムアクセスメモリ）であり、もう一方は、イオン伝導体を使用したナノブリッジ（ＮＥＣ社の登録商標）である。ＮＶＲＳは、ＣＭＯＳ論理回路上に積層されており、これにより、非常に小さな面積を有するデバイスが得られる。また、不揮発性により、待機電力が低下する。また、その小さな抵抗および容量は、高い速度に寄与する。図４は、１トランジスタ１ＮＶＲＳ（１Ｔ１Ｒ）アレイ（図４Ａ）および１トランジスタ２ＮＶＲＳ（１Ｔ２Ｒ）ＮＶＲＣアレイ（図４Ｂ）という、２種類のＮＶＳＣアレイを示している。
【００１５】
図４Ｃに示す１Ｔ１Ｒ−ＮＶＳＣアレイでは、全ての１Ｔ１Ｒ−ＮＶＳＣは、２つの端子を有し、第１の端子は、第１の方向に配置された第１のワイヤに接続され、第２の端子は、第１の方向と交差する第２の方向に配置された第２のワイヤに接続されている。１Ｔ１Ｒ−ＮＶＳＣのＮＶＲＳの１つの端子は、ゲートが制御信号Ｃｔｒｌｘに接続され、ドレインが第１のワイヤに接続されたトランジスタのソースに接続されている。このトランジスタが、スイッチとして機能して、選択された１Ｔ１Ｒ−ＮＶＳＣにアクセスし、選択されていない１Ｔ１Ｒ−ＮＶＳＣを切り離して、非特許文献３に示されるように高い書込み信頼性を実現する。このトランジスタがオンに切り換わったときにのみ、選択された１Ｔ１Ｒ−ＮＶＳＣが構成される。
【００１６】
以下に、１Ｔ１Ｒ−ＮＶＳＣアレイの書き込みモードおよび動作モードについて述べる。プログラミング電圧ＰＶｘおよびＰＶｙを使用して、ＮＶＳＣを「オン」または「オフ」とする。制御信号ＣｔｒｌｘおよびＣｔｒｌｙが、ＮＶＳＣに設定されるアドレスを決定する。書込みイネーブル信号ＷＥを使用して、書き込みモードとする。書き込みモードでは、例えば、ＮＶＳＣ（１、１）を「オン」とするためには、ＰＶｘおよびＰＶｙを、それぞれＶｓｅｔ（ＮＶＲＳの書き込み電圧）およびＧｎｄに設定する。ＷＥ、Ｃｔｒｌｘ１およびＣｔｒｌｙ１を「１」に設定し、Ｃｔｒｌｘ０およびＣｔｒｌｙ０を「０」に設定する。ＶｓｅｔおよびＧｎｄを、「オン」に設定することができるＮＶＳＣ（１、１）の２つの端子に印加する。一方、ＮＶＳＣ（１、１）を「オフ」にプログラムしたい場合には、ＰＶｘおよびＰＶｙを、それぞれＧｎｄおよびＶｒｅｓｅｔ（ＮＶＲＳのリセット電圧）に設定する。この動作モードで、ＷＥ、Ｃｔｒｌｙ０およびＣｔｒｌｙ１を「０」に設定してＰＶｘおよびＰＶｙをオフにし、Ｃｔｒｌｘ０およびＣｔｒｌｘ１を「１」に設定してデータ転送経路をオンにして、データ入力を１Ｔ１Ｒ−ＮＶＳＣの「オン」／「オフ」に従って切り換えることができるようにする。
【００１７】
１Ｔ１Ｒ−ＮＶＳＣのオフ状態信頼性を改善するために、米国特許第８８１６３１２号では、１Ｔ２Ｒ−ＮＶＳＣが導入されている。図４Ｂに示すように、２つのＮＶＲＳが反対向きで直列に接続され、２つのオフ状態ＮＶＲＳが電圧ストレスを相補的に分割して、オフ状態寿命を大幅に伸ばしている。ＮＶＲＳの数は、１Ｔ１Ｒ−ＮＶＳＣと比較して２倍に増えているが、追加のＮＶＲＳはＣＭＯＳ回路上に積層されるので、デバイスの面積は増大していない。図４Ｄに示す１Ｔ２Ｒ−ＮＶＳＣアレイでは、直列に接続された２つのＮＶＲＳの共通端子が、ゲートが制御信号Ｃｔｒｌｘに接続され、ドレインが制御信号Ｃｔｒｌｙに接続されたトランジスタのソースに接続されている。このトランジスタが、スイッチとして機能して、選択された１Ｔ２Ｒ−ＮＶＳＣにアクセスし、選択されていない１Ｔ２Ｒ−ＮＶＳＣを切り離して、高い書込み信頼性を実現する。このトランジスタがオンに切り換わったときにのみ、選択された１Ｔ２Ｒ−ＮＶＳＣを書込むことができる。１Ｔ２Ｒ−ＮＶＳＣの欠点は、１Ｔ１Ｒ−ＮＶＳＣを書込むためには２のプログラミング電圧しか必要でないのに対して、書込むために３つのプログラミング電圧を必要とすることである。
【００１８】
次に、１Ｔ２Ｒ−ＮＶＳＣアレイの書き込みモードおよび動作モードについて述べる。プログラミング電圧ＰＶｘ、ＰＶｙおよびＰＶｚを使用して、ＮＶＳＣを「オン」または「オフ」に設定する。制御信号ＣｔｒｌｘおよびＣｔｒｌｙが、設定されるＮＶＳＣのアドレスを決定する。書き込みモードでは、例えば、ＮＶＳＣ（１、１）を「オン」にプログラムするためには、ＰＶｘ、ＰＶｙおよびＰＶｚを、それぞれＶｓｅｔ、ＶｓｅｔおよびＧｎｄに設定する。Ｃｔｒｌｘ１およびＣｔｒｌｙ１を「１」に設定し、Ｃｔｒｌｘ０およびＣｔｒｌｙ０を「０」に設定する。ＶｓｅｔおよびＧｎｄを、「オン」に設定することができるＮＶＳＣ（１、１）の３つの端子に印加する。一方、ＮＶＳＣ（１、１）を「オフ」にプログラムするためには、ＰＶｘ、ＰＶｙおよびＰＶｚを、それぞれＧｎｄ、ＧｎｄおよびＶｒｅｓｅｔに設定する。この動作モードで、Ｃｔｒｌｘ０、Ｃｔｒｌｘ１、Ｃｔｒｌｙ０およびＣｔｒｌｙ１を全て「０」に設定して、データ入力を１Ｔ２Ｒ−ＮＶＳＣの「オン」／「オフ」に従って選択することができる。
【００１９】
第２の実施形態
次に、本発明の第２の実施形態を提示する。本実施形態は、１Ｔ１Ｒ−ＮＶＳＣを使用した新規の再構成可能回路を開示する。
【００２０】
図５は、この例示的な実施形態によるＬＵＴおよび「ハード」回路を実現する新規の１Ｔ１Ｒ−ＮＶＳＣベース再構成回路を示す図である。この新規の１Ｔ１Ｒ−ＮＶＳＣベースの再構成可能回路は、ワイヤと、１Ｔ１Ｒ−ＮＶＳＣと、２ｎ：１のＭＵＸ５０１とを有し、１Ｔ１Ｒ−ＮＶＳＣが、ＭＵＸ入力スイッチブロック５０２およびメモリＭ１、…、Ｍ２ｎを構築している。第１のワイヤは、第１の方向に配置され、第２のワイヤは、第１の方向と交差する第２の方向に配置されている。Ｖｄｄ、Ｇｎｄ、データ信号Ｄおよび反転データ信号〜Ｄは、第１のワイヤに１対１で印加され、第２のワイヤは、ＭＵＸ５０１の入力ポートＶ１、Ｖ２、…、Ｖ２ｎに１対１で結合されている。第１のワイヤの第１のグループは、ＶｄｄおよびＧｎｄに結合され、第１のワイヤの第２のグループは、Ｄおよび〜Ｄに結合される。
【００２１】
第１のグループの第１のワイヤと第２のワイヤとの交差点では、１Ｔ１Ｒ−ＮＶＳＣは、メモリＭ１、…、Ｍ２ｎを構築して、Ｖｄｄ状態、Ｇｎｄ状態および高インピーダンス状態を提供するようにフルに配列され、第２のグループの第１のワイヤと第２のワイヤとの交差点では、１Ｔ１Ｒ−ＮＶＳＣは、専用「ハード」回路に従ってＤ／〜ＤをＭＵＸ５０１の入力ポートに印加するようにまばらに配列される。
【００２２】
ＶｄｄまたはＧｎｄがＭＵＸ５０１の入力として選択されると、メモリＭ１、…、Ｍ２ｎがＭＵＸ５０１に適用され、したがって、ＬＵＴを実現することができる。一方、Ｄ／〜ＤがＭＵＸ５０１の入力として選択されると、ＰＴＬ「ハード」回路を実現することができる。
【００２３】
図１に示す従来の再構成可能回路と比較すると、本実施形態では、全てのＮＶＲＳがＣＭＯＳ回路上に積層され、トランジスタの数が半分以下に減少するので、ＭＵＸ入力スイッチブロックの面積を縮小することができる。
【００２４】
図６は、３入力ＬＵＴおよびＦＡを実現できる新規の１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴを示す図である。第１の実施形態で定義したｎを、本実施形態では３に設定する。「ハード」回路は、ＦＡとして設定する。１Ｔ１Ｒ−ＮＶＳＣを、交差点（Ｃｉｎ、Ｖ１）、（〜Ｃｉｎ、Ｖ２）、（〜Ｃｉｎ、Ｖ３）、（Ｃｉｎ、Ｖ４）、（Ｃｉｎ、Ｖ６）および（Ｃｉｎ、Ｖ７）に配列して、ＦＡを実現する。ＦＡを実現するためには、ＭＵＸ入力スイッチブロック６０２の全ての１Ｔ１Ｒ−ＮＶＳＣを「オン」に設定し、メモリＭ５をＶｄｄ状態に設定し、メモリＭ８をＧｎｄ状態に設定し、その他のメモリを高インピーダンス状態に設定する。Ｃｉｎおよび〜Ｃｉｎは、８：１のＭＵＸ６０１に印加され、ＳＵＭおよびＣｏｕｔは同時に生成されることになる。一方、３入力ＬＵＴを実現するためには、ＭＵＸ入力スイッチブロックの全ての１Ｔ１Ｒ−ＮＶＳＣをオフ状態に設定し、メモリＭ１、…、Ｍ８を、必要な３変数機能に応じてＶｄｄまたはＧｎｄ状態に設定する。
【００２５】
図２に示す従来のＦＡ型３入力ＬＵＴと比較すると、本実施形態による新規の１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴでは、ＮＶＲＳがＣＭＯＳ回路上にスタックされ、ＭＵＸ入力スイッチブロックのトランジスタの数が６６．７％減少する（図２のｍｓが６個のトランジスタを有するＳＲＡＭである場合）ので、ＭＵＸ入力スイッチブロック６０２の面積を縮小することができる。トランジスタの総数は、２９．５％減少する。
【００２６】
第３の実施形態
次に、本発明の第３の実施形態を提示する。本実施形態は、新規の選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴを開示する。ＭＵＸ入力スイッチブロックのトランジスタの数を、さらに減少させることができる。
【００２７】
書込み信頼性を低下させることなくトランジスタの数をさらに減少させるために制御信号Ｃｔｒｌｙ０およびＣｔｒｌｙ１を共有し、ＭＵＸ入力スイッチブロックの選択されるトランジスタを共有することが、第２の実施形態と第３の実施形態の違いである。
【００２８】
図７は、３入力ＬＵＴおよびＦＡを実現する新規の選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴを示す図である。第２の実施形態で述べたように、メモリの１Ｔ１Ｒ−ＮＶＳＣは、必要とされる機能に応じて「オン」または「オフ」に設定される。ＮＶＲＳ同士の間が分離されていないと、書込み障害問題が発生する可能性がある。しかし、ＭＵＸ入力スイッチブロック７０２の１Ｔ１Ｒ−ＮＶＳＣが全て同じ「オン」または「オフ」状態になるように設定されるので、ＮＶＲＳ同士を分離する必要はない。したがって、制御信号Ｃｔｒｌｙ０と選択トランジスタＴ１およびＴ２とが、構成されるＭＵＸ入力スイッチブロック７０２の６個のＮＶＲＳによって共有される。２つの利点があり、１つは面積の縮小、もう１つは書込みサイクル数の減少である。
【００２９】
選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴのトランジスタ総数は、第２の実施形態による図６に示す１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴと比較して、９．７％減少する。
【００３０】
第４の実施形態
次に、本発明の第４の実施形態を提示する。本実施形態は、１Ｔ２Ｒ−ＮＶＳＣを使用した再構成可能回路を開示する。
【００３１】
図８は、３入力ＬＵＴおよびＦＡを実現する新規の１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴを示す図である。１Ｔ２Ｒ−ＮＶＳＣを、交差点（Ｃｉｎ、Ｖ１）、（〜Ｃｉｎ、Ｖ２）、（〜Ｃｉｎ、Ｖ３）、（Ｃｉｎ、Ｖ４）、（Ｃｉｎ、Ｖ６）および（Ｃｉｎ、Ｖ７）に配列して、ＦＡを実現する。ＦＡを実現するためには、ＭＵＸ入力スイッチブロックの全ての１Ｔ２Ｒ−ＮＶＳＣを「オン」に設定し、メモリＭ５をＶｄｄ状態に設定し、メモリＭ８をＧｎｄ状態に設定し、その他のメモリを高インピーダンス状態に設定する。Ｃｉｎおよび〜Ｃｉｎは、８：１のＭＵＸ８０１に印加され、ＳＵＭおよびＣｏｕｔは同時に生成されることになる。一方、３入力ＬＵＴを実現するためには、ＭＵＸ入力スイッチブロック８０２の全ての１Ｔ２Ｒ−ＮＶＳＣをオフ状態に設定し、メモリＭ１、…、Ｍ８を、必要な３変数機能に応じてＶｄｄまたはＧｎｄ状態に設定する。
【００３２】
図２に示す従来のＦＡ型３入力ＬＵＴと比較すると、本実施形態による新規の１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴでは、ＮＶＲＳがＣＭＯＳ回路上にスタックされ、ＭＵＸ入力スイッチブロック８０２のトランジスタの数が６６．７％減少する（図２のｍｓが６個のトランジスタを有するＳＲＡＭである場合）ので、ＭＵＸ入力スイッチブロック８０２の面積を縮小することができる。トランジスタの総数は、３４．１％減少する。
【００３３】
図９は、３入力ＬＵＴおよびＦＡを実現する新規の選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴを示す図である。メモリの１Ｔ２Ｒ−ＮＶＳＣは、必要な機能に応じて「オン」または「オフ」に設定される。ＮＶＲＳ同士の間が分離されていないと、書込み障害問題が発生する可能性がある。しかし、ＭＵＸ入力スイッチブロック９０２の１Ｔ２Ｒ−ＮＶＳＣが全て同じ「オン」または「オフ」状態になるように設定されるので、ＮＶＲＳ同士の分離は必要がない。したがって、制御信号Ｃｔｒｌｙ０と選択トランジスタＴ１、Ｔ２、Ｔ３およびＴ４とが、構成されるＭＵＸ入力スイッチブロック９０２の６個のＮＶＲＳによって共有される。２つの利点があり、１つは面積の縮小、もう１つは書込みサイクル数の減少である。第２の実施形態による図８に示す１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴでは、ＭＵＸ入力スイッチブロック９０２の６個のＮＶＲＳを構成するのに６サイクル必要であるが、この選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴでは、６個のＮＶＲＳ全てを構成するのに、１サイクルだけでよい。
【００３４】
選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴのトランジスタ総数は、図８に示す１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴと比較して、１０．３％減少する。選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴのトランジスタ総数は、図７に示す選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴと比較して、７．１％減少する。
【００３５】
第５の実施形態
次に、本発明の第５の実施形態を提示する。本実施形態は、新規のＮＶＳＣベースＦＡ型３入力ＬＵＴを使用した新規のＬＢを開示する。この新規のＮＶＳＣベースＦＡ型３入力ＬＵＴは、第２の実施形態による新規の１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴであってもよいし、第３の実施形態による新規の選択トランジスタ共有１Ｔ１Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴであってもよいし、第４の実施形態による新規の１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴであってもよいし、あるいは第４の実施形態による新規の選択トランジスタ共有１Ｔ２Ｒ−ＮＶＳＣベースＦＡ型３入力ＬＵＴであってもよい。
【００３６】
図１１は、４ビット加算器と４つの３入力ＬＵＴとを実現する新規のＮＶＳＣベースＦＡ型３入力ＬＵＴを使用した新規のＬＢを示す図である。この新規のＬＢは、４つの基本論理要素（ＢＬＥ）を有する。ＢＬＥは、１つの新規のＮＶＳＣベースＦＡ型３入力ＬＵＴと、２つのＤフリップフロップ（ＤＦＦ）と、２つのＭＵＸとを有する。新規のＮＶＳＣベースＦＡ型３入力ＬＵＴを使用して、１ビット加算器と３入力ＬＵＴとを実現する。ＤＦＦを使用して、新規のＮＶＳＣベースＦＡ型３入力ＬＵＴの結果を記憶する。ＭＵＸを使用して、ＤＦＦに記憶された結果、または新規のＮＶＳＣベースＦＡ型３入力ＬＵＴの結果を、ＢＬＥの出力として選択する。
【００３７】
論理モードでは、ＢＬＥ１、ＢＬＥ２、ＢＬＥ３およびＢＬＥ４を使用して、それぞれデータ入力（Ａ０、Ｂ０、Ｍ０）、（Ａ１、Ｂ１、Ｍ１）、（Ａ２、Ｂ２、Ｍ２）および（Ａ３、Ｂ３、Ｍ３）の様々な機能を実現する。データ入力ＡおよびＢの４ビット加算器を実現するためには、（Ａ０、Ｂ０）、（Ａ１、Ｂ１）、（Ａ２、Ｂ２）および（Ａ３、Ｂ３）を、ＢＬＥ１の第１の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴ、ＢＬＥ２の第２の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴ、ＢＬＥ３の第３の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴおよびＢＬＥ４の第４の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴにそれぞれ印加する。桁上がり入力信号Ｃｉｎは、ＢＬＥ１の第１の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴに印加され、この第１の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴの桁上がり出力信号Ｃ１は、ＢＬＥ２の第２の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴに直接印加される。次いで、ＢＬＥ２の第２の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴの桁上がり出力信号Ｃ２が、ＢＬＥ３の第３の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴに直接印加され、この第３の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴの桁上がり出力信号Ｃ３が、ＢＬＥ４の第４の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴに直接印加される。最後に、ＢＬＥ４の第４の新規のＮＶＳＣベースＦＡ型３入力ＬＵＴが、桁上がり出力信号ＣＯＵＴを生成する。
【００３８】
このＬＢはＬＢのアレイの一部として形成されているので、この実施形態は、加算を４ビット数に限定するわけではなく、さらに高次のビットは、図示のＬＢより上に接続されたＬＢで取り扱うことができる。
【００３９】
本発明が、上記の実施形態に限定されず、本発明の範囲および趣旨を逸脱することなく修正および変更してもよいことは明らかである。
【図１Ａ】
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【図１Ｂ】
0006489216.tif 000003
【図２Ａ】
0006489216.tif 000004
【図２Ｂ】
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【図３Ａ】
0006489216.tif 000006
【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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