【事件の表示】
　特許第３３５８３７９号「ＣＭＯＳ圧電発振回路」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３５８３７９号の請求項１ないし２に係る特許を取り消す。
【理　由】
第１．手続の経緯
　
　本件特許第３３５８３７９号の請求項１、２に係る発明は、平成７年４月１９日に特許出願され、平成１４年１０月１１日にその発明について特許権の設定登録がなされ、その後、渡辺紀子、新日本無線株式会社より、その請求項１、２に係る特許について特許異議の申立てがなされ、取消しの理由が通知され、その指定期間内である平成１５年１１月１７日付けで訂正請求書及び意見書が提出されたものである。
　
第２．訂正の適否
　
１．訂正の内容
　
訂正事項ａ
　特許請求の範囲の請求項１に記載された「オーバートーン周波数で発振するＣＯＭＳ圧電発振回路であって」を
　
　明りょうでない記載の釈明を目的として、
　
「オーバートーン周波数で発振するＣＭＯＳ圧電発振回路であって」に訂正する。
　
訂正事項ｂ
　特許請求の範囲の請求項１に記載された「低抵抗値の抵抗」を
　
　特許請求の範囲の減縮を目的として、
　
「数ｋΩ〜十数ｋΩの抵抗」に訂正する。
　
訂正事項ｃ
　特許請求の範囲の請求項１に記載された「上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とするＣＭＯＳ圧電発振回路。」を
　
　特許請求の範囲の減縮を目的として、
　
　「上記ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とするＣＭＯＳ圧電発振回路。」に訂正する。
　
訂正事項ｄ
　特許請求の範囲の請求項２に記載された「上記ＮＡＮＤゲートに代えてＮＯＲゲートとすることを特徴とするＣＭＯＳ圧電発振回路。」を
　
　特許請求の範囲の減縮を目的として、
　
　「上記ＮＡＮＤゲートに代えてＮＯＲゲートとし、上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とする請求項１に記載のＣＭＯＳ圧電発振回路。」に訂正する。
　
訂正事項ｅ
　訂正事項ａ乃至ｃに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、本件明細書段落【0006】の「本発明の目的を達成するために、本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振するＣＯＭＳ圧電発振回路であって、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された低抵抗値の抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことによって特徴付けられる。」を
　
　「本発明の目的を達成するために、本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振するＣＭＯＳ圧電発振回路であって、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された数ｋΩ〜十数ｋΩの抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、上記ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことによって特徴付けられる。」に訂正する。
　
訂正事項ｆ
　訂正事項ｄに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、本件明細書段落【0007】の「また、上記ＮＡＮＤゲートに代えてＮＯＲゲートとしてもよい。また、本願発明でいう低抵抗値とは数ｋΩ〜十数ｋΩの範囲をいう。」を
　
　「また、上記ＮＡＮＤゲートに代えてＮＯＲゲートとし、上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としてもよい。」に訂正する。
　
訂正事項ｇ
　本件明細書段落【0008】の「オーバートーン周波数で発振する本発明にかかるＣＯＭＳ圧電発振回路であって」を
　
　明りょうでない記載の釈明を目的として、
　
「オーバートーン周波数で発振する本発明にかかるＣＭＯＳ圧電発振回路であって」に訂正する。
　
訂正事項ｈ
　訂正事項ａ乃至ｃに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、本件明細書段落【0026】の「本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振するＣＯＭＳ圧電発振回路であって、ＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された低抵抗値の抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、ＮＡＮＤゲートの１つの入力にはスタンバイ回路からの動作信号あるいは停止信号が入力され、もう一方の入力にはＮＡＮＤゲートの出力が水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるようｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたので」を
　
　「本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振するＣＭＯＳ圧電発振回路であって、ＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された数ｋΩ〜十数ｋΩの抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、ＮＡＮＤゲートの１つの入力にはスタンバイ回路からの動作信号あるいは停止信号が入力され、もう一方の入力にはＮＡＮＤゲートの出力が水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるようｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたので」に訂正する。
　
訂正事項ｉ
　訂正事項ｅに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、本件明細書段落【0027】の「なお、上記のＮＡＮＤゲートに代えてＮＯＲゲートとした場合も、上記したＮＡＮＤゲートの場合と同様の効果を得ることができる。」を
　
　「なお、上記のＮＡＮＤゲートに代えてＮＯＲゲートとし、ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成とした場合も、上記したＮＡＮＤゲートの場合と同様の効果を得ることができる。」に訂正する。
　
訂正事項ｊ
　本件明細書段落【0013】の【表２】における「ＮＡＮＤ出力（Ｖ2）」を
　
　誤記の訂正を目的として、
　
「ＮＯＲ出力（Ｖ2）」に訂正する。
　
　
２．訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張・変更の存否
　
　訂正事項ａは「ＣＯＭＳ」を明細書内に記載されている用語の「ＣＭＯＳ」とするものであり、訂正事項ｂは、「低抵抗値」を明細書に記載されている数値に限定したものであり、訂正事項ｃは、ＮＡＮＤゲートを本願明細書内の実施例に記載されている回路構成をトランジスタを用いて具体的に表したものであり、上記訂正事項ａ〜ｃは特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。また、訂正事項ｄは、ＮＯＲゲートについてトランジスタの回路構成を具体的に表すとともにその入力を特定したものであり、実施例にｎＭＯＳ，ｐＭＯＳの説明はないものの本願図４のトランジスタの構成及び図４の動作説明及び一般的なＣＭＯＳのＮＯＲゲートであることから、上記訂正事項ｄも特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。上記訂正事項ｅ〜ｉは発明の詳細な説明の記載を特許請求の範囲の記載に整合させるためのものであって、明りょうでない記載の釈明に該当し、上記訂正事項ｊは前後の文脈から「ＮＡＮＤ出力」は「ＮＯＲ出力」の誤記であることは明らかであり、誤記の訂正に該当する。
　以上のとおりであって、これら上記訂正事項ａ〜ｊは、いずれも願書に添付した明細書または図面に記載された事項の範囲内のものであって、実質上特許請求の範囲を拡張し、または変更するものではない。
　
３．むすび
　
　したがって、上記訂正は、特許法第１２０条の４第２項に規定する訂正の目的を満たすものであり、かつ同条第３項で準用する第１２６条第２、３項の規定に適合する。
　よって、本件訂正請求のとおりの訂正を認める。
　
　
第３．特許異議の申立てについての判断
　
１．本件発明
　上記第２に示したとおり、本件に係る訂正が認められるから、本件の請求項１、２に係る発明（以下、「本件発明１」、「本件発明２」という。）は、それぞれ、上記訂正明細書の特許請求の範囲の請求項１、２に記載された事項により特定される次のとおりのものである。
　
「【請求項１】オーバートーン周波数で発振するＣＭＯＳ圧電発振回路であって、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された数ｋΩ〜十数ｋΩの抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、上記ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とするＣＭＯＳ圧電発振回路。
　
　【請求項２】上記ＮＡＮＤゲートに代えてＮＯＲゲートとし、上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とする請求項１に記載のＣＭＯＳ圧電発振回路。」
　　
２．刊行物記載の発明
　
(1)当審が通知した取消しの理由に引用した刊行物１（特開平４ー１１９７０６号公報）（異議申立人新日本無線株式会社による甲第１号証）には、第１図、第２図とともに次の技術事項が記載されている。
　
（1-1）「本発明は、制御電圧によって発振状態をＯＮ／ＯＦＦすることが可能な発振回路に関する。」（第１頁左下欄第１３ー１４行目）
　
（1-2）「第１図は本発明の一実施例における発振回路の回路図である。１はＮＡＮＤゲートでありここでは発振アンプとして用いている。２は振動子、３は抵抗、４，５はコンデンサであり、これらは従来例と同じ機能のものには同一の符号を付し説明を省略する。６は同図におけるＥＮＡＢＬＥ信号により、発振アンプを制御する制御手段である。
　以上のような構成要素よりなり、つぎにその動作を説明すると、ＮＡＮＤゲート１には図示しない、電源電圧端子に電源電圧を加えておき、発振を行う場合、制御手段６によりＥＮＡＢＬＥ信号をＨＩＧＨレベルとし、その場合発振アンプ１はインバータ１１と等化であるから従来例と同様に発振が行われ、Ａ点から振動子２で規定された周波数の出力を取り出すことができる。
　発振を止める場合は、制御手段６によりＥＮＡＢＬＥ信号をＬＯＷレベルとすることにより、発振アンプの出力状態すなわちＡ点の電位がＨＩＧＨレベルに固定され発振が止まる。」（第２頁左上欄第１１行目ー右上欄第９行目）
　
（1-3）「第２図は発明の他の実施例の発振回路の回路図である。１ＡはＮＯＲゲートでありここでは発振アンプとして用いている。６Ａは制御手段であり、他の第１図と同一機能のものには同一の符号を付し説明を省略する。
　発振を行う場合、制御手段６ＡによりＥＮＡＢＬＥ信号をＬＯＷレベルとし、その場合発振アンプ１はインバータ１１と等価であるから従来例と同様に発振が行われ、Ａ点から発振子２で規定された周波数の出力を取り出すことができる。
　発振を止める場合は、制御手段６ＡによりＥＮＡＢＬＥ信号をＨＩＧＨレベルとすることにより、発振アンプの出力状態すなわちＡ点の電位がＬＯＷレベルに固定され発振が止まる。」（第２頁右上欄第１２行目ー左下欄第４行目）
　
（1-4）「第１図は本発明の一実施例の発振回路の回路図、第２図は同じく他の実施例の発振回路の回路図」（第２頁右下欄第１ー３行目）
　
　
　ここで刊行物１に記載されている構成で(1-2)の「制御手段６によりＥＮＡＢＬＥ信号をＬＯＷレベルとすることにより、発振アンプの出力状態すなわちＡ点の電位がＨＩＧＨレベルに固定され」ることは、ＮＡＮＤゲートのもう一方の入力がＨＩＧＨレベルかＬＯＷレベルかにかかわらず出力がＧＮＤレベルを出力することがなくＨＩＧＨレベルとなることであり、出力がＧＮＤレベルと遮断がなされているものと認められる。以上の記載及び図面から、刊行物１には、次の発明が記載されている。
「水晶発振回路であって、ＮＡＮＤゲート１と、このＮＡＮＤゲート１の入出力間に並列に接続された抵抗３および水晶振動子２と、その水晶振動子２の両端と基準電位との間にそれぞれ接続されたコンデンサ４，５とその水晶振動子２の発振の動作あるいは停止を選択するための制御手段６とからなり、上記ＮＡＮＤゲート１の１つの入力には上記制御手段６からのＨＩＧＨレベルのＥＮＡＢＬＥ信号あるいはＬＯＷレベルのＥＮＡＢＬＥ信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲート１の出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲート１は、上記ＬＯＷレベルのＥＮＡＢＬＥ信号が入力された場合には、そのＬＯＷレベルのＥＮＡＢＬＥ信号と同レベルの電位であるＧＮＤレベルと遮断がなされる水晶発振回路。及び、該水晶発振回路のＮＡＮＤゲート１をＮＯＲゲート１Ａに置き換えた水晶発振回路。」
　
　
(2)取消理由で引用した刊行物２（特開昭６２−１４０５０６号公報）（異議申立人新日本無線株式会社による甲第３号証）には、第１図、第３図の回路とともに次の技術事項が記載されている。
　
（2-1）「ＣＭＯＳインバータ集積回路の入出力間に抵抗と水晶振動子とを並列に接続した圧電発振器において、前記抵抗を１０ｋΩ以下として前記水晶振動子をオーバトーン周波数にして発振させたことを特徴とするオーバトーン用の高速型ＣＭＯＳ圧電発振器」（特許請求の範囲）
　
 (2-2)「第１図は、本発明の高速型ＣＭＯＳ発振器の回路図、・・・第３図は、本発明の他の実施例を示す高速型ＣＭＯＳ発振器の回路図」（図面の簡単な説明）
　
　
(3)取消理由で周知慣用の技術として引用した刊行物３（蒲生良治編、別冊トランジスタ技術ＳＰＥＣＩＡＬ、Ｎｏ．４、ＣＱ出版社、第７，８頁、昭和６２年７月１日）（異議申立人新日本無線株式会社による甲第４号証）及び刊行物４（ＬＳＩハンドブック、電子通信学会編、オーム社、第１４３頁、昭和５９年１１月３０日９（異議申立人渡辺紀子による甲第５号証）には本文と図面に係わる記載を参酌すると、共に以下のような技術的事項が開示されている。
　
「ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＡＮＤゲートであって、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、そのＮＡＮＤゲートはＧＮＤレベルの信号が入力された場合には、出力がＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳの一部をオフとする構成」
　および
「ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＯＲゲートであって、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、そのＮＯＲゲートは、ＨＩＧＨレベルの信号が入力された場合には、出力がＶDDレベルと遮断がなされるよう上記ｐＭＯＳの一部をオフとする構成」
　
３．対比・判断
　
（１）請求項１に係る発明について
　
（対比）
　本件請求項１に係る発明と上記刊行物１（特開平４ー１１９７０６号公報）に記載された発明とを対比すると、同一技術分野である「圧電発振回路」に関するものであって、刊行物１における「水晶発振回路」、「コンデンサ４、５」、「制御手段６」、「ＨＩＧＨレベルのＥＮＡＢＬＥ信号」及び「ＬＯＷレベルのＥＮＡＢＬＥ信号」は、それぞれ本件請求項１に係る発明における「圧電発振回路」、「発振用コンデンサ」、「スタンバイ回路」、「動作信号」及び「停止信号」に相当し、一般に「ＨＩＧＨレベルの信号」と「ＬＯＷレベルの信号」を選択する際にスイッチを用いることは周知慣用技術であるから、両者は、以下のとおりの一致点及び相違点(i)(ii)を有するものと認められる。
　
（一致点）
「圧電発振回路であって、ＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された抵抗および水晶振動子と、その水晶振動子の両端と基準電位との間にそれぞれ接続された発振用コンデンサと、その水晶振動子の発振の動作あるいは停止を選択するためのスイッチを有するスタンバイ回路とからなり、上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされることを特徴とする圧電発振回路。」
　
（相違点）
(i)請求項１に係わる発明では、ＮＡＮＤゲートを、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路による、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としているのに対し、刊行物１にはそのような記載が無い点。
(ii)請求項１に係わる発明は、数ｋΩ〜十数ｋΩの抵抗を用いてオーバートーン周波数で発振する圧電発振回路であるのに対して、刊行物１にはそのような記載が無い点。
　
（検討）
　前記相違点(i)について検討すると、刊行物２にＣＭＯＳ圧電発振器が記載されており、このように圧電発振回路にＣＭＯＳ技術を適用することは周知慣用技術である。そして、ＮＡＮＤゲートを、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路による、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続される構成とし、そのＮＡＮＤゲートはＧＮＤレベルの信号が入力された場合には、出力がＧＮＤレベルと遮断がなされるようすることは刊行物３または刊行物４に記載されているように周知慣用技術である。論理回路を当該回路の具体的な構成として置き換えることは普通に行われていることであり、刊行物３または刊行物４に記載されている周知のＮＡＮＤゲートの具体的な構成を刊行物１に記載のＮＡＮＤゲートに適用することは当業者が容易になし得ることと認められる。
　前記相違点(ii)について検討すると、水晶振動子や抵抗、コンデンサ、論理回路を用いた刊行物１に記載された発明と同じ形式の圧電発振回路において、ゲートの入出力間に接続した抵抗を１０ｋΩ以下として水晶振動子をオーバトーン周波数にして発振させることは、刊行物２に記載されているように周知慣用技術であり、また、刊行物１に記載された発明は特定の発振周波数にて発振させるもの、あるいは特定の抵抗値とするもに限定されていない。よって、同じ圧電発振回路である刊行物１に記載のものにおいても、水晶振動子をオーバトーン周波数にして発振させるためにゲートの入出力間に接続した抵抗を１０ｋΩ以下とすることは、当業者が容易になし得ることと認められる。
　
　また、刊行物１に記載された発振回路は、制御手段６からＬＯＷレベルのＥＮＡＢＬＥ信号が入力されて発振が停止されたときには、抵抗３の両端には電圧がかからず、電流が流れないため、請求項１に係わる発明と同じ、電源の効率的な使用を可能とする効果が得られるものであり、この効果は、ＮＡＮＤ回路の具体的な構成、オーバートーン発振であるかどうかに係わらず得られるもので、当業者が予測し得る程度のものである。
　
　したがって、請求項１に係わる発明は、刊行物１〜４に記載された発明に基づいて容易に発明することができたものである。
　
（特許権者の主張について）
　
　特許権者は、異議意見書（平成１５年１１月１７日付）を提出し、”ＮＡＮＤ回路を用いた場合のオーバートーン発振と基本波発振の効果について、ＮＡＮＤ回路を用いた本願発明１のオーバートーン発振器の発振停止時電流は０となり、ＮＡＮＤ回路を用いないオーバートーン発振器の発振停止時電流は０．５６ｍＡとなり、ＮＡＮＤ回路を用いない基本波発振器の発振停止時電流は２．８μＡとなる。ＮＡＮＤ回路を用いないオーバートーン発振器の発進停止電流は無視できず、基本波発振器の発振停止時電流は誤差程度しかない。よって刊行物１に記載の発振回路に周知慣用の技術を適用した場合であって、同時に刊行物２に記載の発振回路を適用してオーバートーン周波数で発振させることは、当業者にとって容易に想到し得るものではない。”旨、主張している。
　
　しかしながら、ＮＡＮＤ回路を用いた基本波発振器の発振停止時電流は、オーバートーン発振器と同じ０であり、発振停止時電流をなくならせる点で刊行物１に記載の発振回路は同じ効果をもつものと認められる。刊行物１に記載されている発振回路も刊行物２に記載されている発振回路も本願請求項１に記載されている発振回路も、抵抗、コンデンサ、水晶振動子、インバータを持つ発振回路として同じ回路構成であり、刊行物１に記載されている回路を基本は基本波発振器であるだけで基本波発振器としているのみで、オーバートーン発振器を採用できないとする、所謂、阻害要因となるものではない。したがって、刊行物１に記載の発振回路に周知慣用の技術を適用した場合であって、同時に刊行物２に記載の発振回路を適用してオーバートーン周波数で発振させることは当業者が容易に想到し得たものと認められる。したがって、特許権者の当該主張は採用することができない。
　
（２）請求項２について
　
　本件請求項２に係る発明は、請求項１を引用するものであって、請求項１に記載のＮＡＮＤゲートに代えてＮＯＲゲートとし、この変更に伴い、上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたものである。
　しかし、ＮＡＮＤゲートに代えてＮＯＲゲートとすることが刊行物１の第２図とその説明に記載されており、ＮＯＲゲートの具体的構成である「ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され」は刊行物３および刊行物４に記載されているように周知慣用技術である。一般にＮＡＮＤゲートをＮＯＲゲートに置き換えることは刊行物１に記載されているように普通に行われていることであり、前記請求項１と同様に、刊行物１〜４に記載された発明に基づいて当業者が容易になし得ることと認められる。
　
（３）まとめ
　
　以上のとおり、本件請求項１、２に係る発明は、取消理由で引用した前記刊行物１及び２に記載された発明及び周知慣用技術として示した前記刊行物３及び４に基づいて当業者が容易に発明をすることができたものと認められる。
　
　
第４　むすび
　
　以上のとおりであって、本件特許請求の範囲の請求項１、２に係る発明は、何れもその出願日前に頒布された刊行物１乃至４に記載された発明に基づいて当業者が容易に発明をすることができたものであり、本件請求項１、２に係る発明についての特許は、特許法第２９条第２項の規定に違反してされたものであるから、同法第１１３条第２号に該当し、取り消されるべきものである。
　よって結論のとおり決定する。
【異議決定日】
平成１５年１２月１７日（２００３．１２．１７）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
ＣＭＯＳ圧電発振回路
（５７）【特許請求の範囲】
　【請求項１】　オーバートーン周波数で発振する
ＣＭＯＳ圧電発振回路
　ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力間に並列に接続された
数ｋΩ〜十数ｋΩ
　上記ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、
　上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＡＮＤゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＡＮＤゲートは、上記停止信号が入力された場合には、その停止信号と同レベルの電位であるＧＮＤレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成としたことを特徴とするＣＭＯＳ圧電発振回路。
　【請求項２】　上記ＮＡＮＤゲートに代えてＮＯＲゲートとし、
　
上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、
　上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成とし
請求項１に記載の
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、三次オーバートーン周波数で発振するＣＭＯＳデバイスを用いた圧電発振回路に関する。
　【０００２】
　【従来の技術】従来、オーバートーン周波数で発振する圧電発振回路には、例えば図５に示すようなＣＭＯＳインバータを用いた構成のものがある。この発振回路は、ＭＯＳ−ＦＥＴ４２，４３を２個直列接続した構成のＣＭＯＳインバータの入出力間に、抵抗Ｒｆと水晶振動子とが並列に接続され、また、この水晶振動子の両端と基準電位との間には、それぞれコンデンサが接続されている。さらに、インバータの入力端子と電源または接地間には、ＦＥＴ４１が接続され、このＦＥＴ４１に印加する電圧によって発振出力を‘ＯＮ’／‘ＯＦＦ’するスタンバイ機能を有するものとなっている。
　【０００３】
　この回路構成を有する圧電発振回路において、まず、発振を停止させる場合は、ＦＥＴ４１のゲートに＋５Ｖ（Ｈ）の電圧を印加する。これにより、インバータの入力端子は接地され、発振は停止する。一方、発振動作をさせる場合には、ＦＥＴ４１のゲートに０Ｖ（Ｌ）の電圧を印加するようになっている。
　【０００４】
　【発明が解決しようとする課題】ところで、上述した従来の圧電発振回路では、発振を停止させるためにＦＥＴ４１を‘ＯＮ’とした場合、発振段の入力側ａ（図５に示す）点が０Ｖ、出力側ｂ（図５に示す）点がＨレベル（電源電圧）となるために、抵抗Ｒｆに電圧がかかり、無駄に電流を消費していた。特に、オーバートーン周波数で発振させる場合、抵抗Ｒｆは、基本波を発振させる場合では１ＭΩであるのに対し、数ｋΩの値としなければならず、発振停止時にはこの抵抗Ｒｆの両端には数ｍＡ（３ｍＡ〜５ｍＡ）のスタンバイ電流が流れる。従来技術では、このように無駄に電流を消費してしまうため、例えば、バッテリーや乾電池等を使用した機器では、動作時間が短縮され、電源の効率的な使用ができないという問題があった。
　【０００５】
　本発明はこのような問題点を解決するためになされたもので、オーバートーン周波数で発振してもスタンバイ電流を低く抑えることができ、電源の効率的な使用を可能とするＣＭＯＳ圧電発振回路を提供することを目的とする。
　【０００６】
　【課題を解決するための手段】本発明の目的を達成するために、本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振する
ＣＭＯＳ圧電発振回路
数ｋΩ〜十数ｋΩ
上記ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、上記第３トランジスタと上記第４トランジスタとが並列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが直列に接続され、
　【０００７】
　また、上記ＮＡＮＤゲートに代えてＮＯＲゲートとし
、上記ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、上記第３トランジスタと上記第４トランジスタとが直列に接続されるとともに上記第１トランジスタと上記第２トランジスタとが並列に接続され、上記ＮＯＲゲートの１つの入力には上記スタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力には上記ＮＯＲゲートの出力が上記水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、上記動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成とし
　【０００８】
　【作用】オーバートーン周波数で発振する本発明にかかる
ＣＭＯＳ
　【０００９】
　このように、発振の動作あるいは発振の停止を指示する信号入力と、発振回路を構成するための入力とは独立しており、互いの入力間において影響を及ぼさない。
　【００１０】
　ここで、スタンバイ回路からの動作信号あるいは停止信号が入力された場合、ＮＡＮＤゲートによる、入出力レベルの関係は表１に示すようになる。
　【００１１】
　【表１】
　【００１２】
　また、ＮＡＮＤゲートに代えて、ＮＯＲゲートによる入出力レベルの関係は表２に示すようになる。
　【００１３】
　【表２】
　【００１４】
　また、このＮＡＮＤゲート（もしくはＮＯＲゲート）は、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続されたＣＭＯＳデバイスによって構成されているので、能動負荷となるトランジスタに電流は流れず、直流電流の消費は低減される。
　【００１５】
　さらに、発振の停止時には、停止信号と同レベルの電位との遮断がなされるようｎＭＯＳあるいはｐＭＯＳをオフとすることにより、ＮＡＮＤゲートの出力はその電位から遮断されるので電流は流れない。
　【００１６】
　【実施例】図１は本発明実施例のＣＭＯＳ圧電発振回路であり、発振段をＮＡＮＤ回路で構成したものである。
　【００１７】
　このＣＭＯＳ回路圧電発振回路は、ＮＡＮＤゲートで構成された発振段１と、この発振段１の入出力間に並列に接続された低抵抗値の抵抗Ｒｆおよび水晶振動子ＬＱと、その水晶振動子ＬＱの両端と基準電位との間にそれぞれ接続された発振用コンデンサＣ１，Ｃ２と、その水晶振動子ＬＱの発振の動作あるいは停止を選択するためのスイッチング回路２とからなる。
　【００１８】
　まず、スタンバイ回路は、後述するＴｒ１およびＴｒ４のゲートと電源または接地間にスイッチング回路２を接続し、ゲートに印加する電圧によって発振出力を‘ＯＮ’／‘ＯＦＦ’させるスタンバイ機能を有する。ここで、正電位（＋Ｖ）の電圧を印加すると、発振動作が行われ、また、アース電位に接続されると発振動作の停止が行われるようになっている。
　【００１９】
　また、発振段１を構成するＮＡＮＤ回路は、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続したＣＭＯＳ回路によって構成されている。すなわち、Ｔｒ１のゲートとＴｒ４のゲート、また、Ｔｒ２のゲートとＴｒ３のゲートがそれぞれ接続され、ｐＭＯＳのＴｒ３およびＴｒ４は並列に、またｎＭＯＳのＴｒ１およびＴｒ２は直列に接続されている。ここで、発振回路を構成しているトランジスタはＴｒ３およびＴｒ２である。これらの構成により、能動負荷となるトランジスタに電流は流れないので、直流電流の消費を極端に低減した回路となっている。
　【００２０】
　なお、抵抗Ｒｆは抵抗値が数ｋΩ〜十数ｋΩといった低いものが用いられており、これによりオーバートーン周波数の発振を可能としている。以上の構成の本実施例のＣＭＯＳ圧電発振回路の動作を以下に説明する。
　【００２１】
　発振動作を停止とする場合、まず、スイッチング回路２によって、アース電位に接続すると、図２に示すように、Ｔｒ１は‘ＯＦＦ’、Ｔｒ４は‘ＯＮ’となる。これにより出力Ｖ０側はＧＮＤレベルと遮断され、抵抗Ｒｆ両端には電圧がかからず、従って、電流は流れない。
　【００２２】
　一方、発振動作をする場合は、スイッチング回路２によって、正電位（＋Ｖ）に接続すると、図３に示すように、Ｔｒ４は‘ＯＦＦ’、Ｔｒ１は‘ＯＮ’となる。この状態で、通常の発振動作が行われる。
　【００２３】
　次に、本発明の他の実施例として、発振段をＮＯＲ回路で構成した場合のＣＭＯＳ圧電発振回路を図４（ａ）に示す。この回路において、発振動作を停止とする場合、まず、スイッチング回路によって片方の入力端子を正電位（＋Ｖ）に接続する。この状態で図４（ｂ）に示すように、Ｔｒ２は‘ＯＮ’、Ｔｒ３は‘ＯＦＦ’となる。これにより出力Ｖ０側はＶｄｄレベルと遮断され、抵抗Ｒｆ両端には電圧がかからず、従って、電流は流れない。
　【００２４】
　一方、発振動作をする場合は、スイッチング回路によって、片方の入力端子をアース電位に接続すると、図４（ｃ）に示すように、Ｔｒ２は‘ＯＦＦ’、Ｔｒ３は‘ＯＮ’となる。この状態で、通常の発振動作が行われる。
　【００２５】
　以上述べた本実施例の三次オーバートーン発振器を用いた場合、スタンバイ電流は数μＡ以下とすることができ、従来３ｍＡ〜５ｍＡであったのに対し、かなりの減少を実現することできた。
　【００２６】
　【発明の効果】以上説明したように、本発明のＣＭＯＳ圧電発振回路は、オーバートーン周波数で発振する
ＣＭＯＳ圧電発振回路
数ｋΩ〜十数ｋΩ
ＮＡＮＤゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートが接続され、かつ、第３トランジスタと第４トランジスタとが並列に接続されるとともに第１トランジスタと第２トランジスタとが直列に接続され、
　【００２７】
　なお、上記のＮＡＮＤゲートに代えてＮＯＲゲートとし
、ＮＯＲゲートは、ｎＭＯＳの第１トランジスタのゲートとｐＭＯＳの第４トランジスタのゲートが接続されるとともにｎＭＯＳの第２トランジスタのゲートとｐＭＯＳの第３トランジスタのゲートがそれぞれ接続され、第３トランジスタと第４トランジスタとが直列に接続されるとともに第１トランジスタと第２トランジスタとが並列に接続され、ＮＯＲゲートの１つの入力にはスタンバイ回路からの動作信号あるいは停止信号が入力され、かつ、もう一方の入力にはＮＯＲゲートの出力が水晶振動子を介して入力されるとともに、そのＮＯＲゲートは、動作信号が入力された場合には、その動作信号と同レベルの電位であるＶｄｄレベルと遮断がなされるようｎＭＯＳあるいはｐＭＯＳの一部をオフとする構成とし
【図面の簡単な説明】
　【図１】本発明実施例の回路図
　【図２】本発明実施例の発振動作停止時の状態を示す図
　【図３】本発明実施例の発振動作時の状態を示す図
　【図４】本発明の他の実施例を説明するための回路図
　【図５】従来例の回路図
　【符号の説明】
　１・・・・発振段
　２・・・・スイッチング回路
　Ｒｆ・・・・抵抗
　ＬＱ・・・・水晶振動子
　Ｃ１，Ｃ２・・・・コンデンサ