(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１主面に設けられ、前記基板よりも高不純物濃度の第１導電型のドリフト領域と、
前記ドリフト領域の前記第１主面と反対側の第２主面から、前記第２主面の垂直方向に形成されたソース電極溝と、
前記ソース電極溝の側面に接して、少なくとも一部が前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ソース電極溝の側面に接して、前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域と電気的に接続されたソース電極と、
前記ドリフト領域、前記ウェル領域及び前記ソース領域と接するように、前記第２主面から前記垂直方向に形成されたゲート電極溝と、
前記ゲート電極溝の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されたゲート電極と、
前記ドリフト領域内に、前記ウェル領域から離れて形成された第１導電型のドレイン領域と、
前記ドレイン領域と電気的に接続されたドレイン電極とを備える半導体装置において、
前記ゲート電極溝は、前記ソース電極溝に接するように形成され、
前記ソース電極と電気的に絶縁され、前記ソース電極溝内に前記ゲート電極に接して形成されたゲート配線を有することを特徴とする半導体装置。
【請求項２】
前記ソース電極溝は、前記ゲート電極溝よりも深く形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート配線は、絶縁膜を介して前記基板に接するように形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２主面に形成された層間絶縁膜と、
前記ソース電極と電気的に接続されるソース配線と、
前記ドレイン電極と電気的に接続されるドレイン配線と、を更に備え、
前記ソース配線及び前記ドレイン配線は、前記層間絶縁膜の前記第２主面と反対側かつ平行な主面に形成されることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
前記基板は、絶縁体又は半絶縁体からなることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
【請求項６】
前記ゲート電極及び前記ゲート配線は、互いに同じ材料で形成されることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
【請求項７】
前記ゲート配線は、シリコンから形成され、表面に形成されたシリコン酸化膜により前記ソース電極と電気的に絶縁されることを特徴とする請求項１乃至６の何れか１項に記載の半導体装置。
【請求項８】
前記ドリフト領域は、ワイドバンドギャップ半導体からなることを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、チャネルを形成するベース層と、エミッタ層及びコレクタ層とが、ドリフト層の表層部に形成された半導体装置を開示する。この半導体装置は、ドリフト層の裏面に絶縁膜を有し、トレンチに形成されたゲート電極が絶縁膜に達することにより、トレンチ端部の電界集中を低減し、耐圧性を向上する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１８３０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の半導体装置は、ゲート電極に接続するゲート配線が、ドリフト層の表面側に形成され、チャネルを形成するベース層付近に位置するため、チャネルがゲート配線の電位に影響され、しきい値電圧が変動する可能性がある。【０００５】
上記問題点を鑑み、本発明は、しきい値電圧の変動を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、ドリフト領域、ウェル領域及びソース領域と接するように形成されたゲート電極溝と、ゲート電極溝の表面に絶縁膜を介して形成されたゲート電極と、ゲート電極溝に接するソース電極溝と、ソース領域に電気的に接続されたソース電極と、ソース電極と電気的に絶縁され、ソース電極溝内にゲート電極に接して形成されたゲート配線とを備える。
【発明の効果】
【０００７】
本発明の一態様によれば、しきい値電圧の変動を低減することができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体装置を説明する斜視図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置を説明する斜視図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置を説明する斜視図である。
【図４】図４は、図３のＡ−Ａ方向から見た断面図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図６】図６は、図５のＢ−Ｂ方向から見た断面図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図８】図８は、図７のＢ−Ｂ方向から見た断面図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１０】図１０は、図９のＢ−Ｂ方向から見た断面図である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１２】図１２は、図１１のＢ−Ｂ方向から見た断面図である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１４】図１４は、図１３のＢ−Ｂ方向から見た断面図である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１６】図１６は、図１５のＢ−Ｂ方向から見た断面図である。
【図１７】図１７は、本発明の第２実施形態に係る半導体装置を説明する断面図である。
【図１８】図１８は、本発明の第２実施形態の変形例に係る半導体装置を説明する断面図である。
【図１９】図１９は、本発明の第３実施形態に係る半導体装置を説明する断面図である。
【図２０】図２０は、本発明の第４実施形態に係る半導体装置を説明する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の第１乃至第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、各寸法の関係や比率などは実際のものとは異なる場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１０】
また、以下の実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の構成を模式的に示す斜視図である。第１実施形態では、複数の半導体素子として金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体装置を例示的に説明する。半導体素子は、平面における２軸方向（Ｘ軸方向及びＺ軸方向）それぞれに更に多数配列され得る。なお、図１では分かり易くするため、電極の一部及び配線は図示を省略している。
【００１２】
第１実施形態に係る半導体装置は、図１に示すように、基板１と、ドリフト領域２と、ウェル領域３と、ソース電極溝４と、ソース領域５と、ソース電極６と、ゲート電極溝７と、ゲート絶縁膜８と、ゲート電極９と、ゲート配線１０と、シリコン酸化膜１１と、ドレイン領域１２と、ドレイン電極１３とを備える。
【００１３】
基板１は、例えば、半絶縁体又は絶縁体からなる平板である。ここで、絶縁体とは、シート抵抗が数ｋΩ／□以上の材料を意味し、半絶縁体とは、シート抵抗が数十Ω／□以上の材料を意味する。基板１の材料となる絶縁体としては、例えばポリタイプ４Ｈの炭化ケイ素（ＳｉＣ）が採用可能である。基板１は、半導体装置の機械的強度を確保するため、例えば、数十μｍ〜数百μｍ程度の厚さを有する。
【００１４】
ドリフト領域２は、基板１の片側の主面（以下「第１主面」という）に形成されたｎ−型の領域である。ドリフト領域２の不純物濃度は基板１よりも高く、例えば１×１０14ｃｍ-3〜１×１０18ｃｍ-3程度である。ドリフト領域２は、基板１と同じ材料から形成され得る。例えば、基板１がポリタイプ４ＨのＳｉＣからなる場合、ドリフト領域２は、ポリタイプ４ＨのＳｉＣからなるエピタキシャル成長層である。ドリフト領域２は、例えば、数μｍ〜数十μｍ程度の厚さを有する。
【００１５】
ソース電極溝４は、ドリフト領域２の、基板１と接する主面（以下「第１主面」という）の反対側の主面（以下「第２主面」という）から基板１内まで、ドリフト領域２の第２主面に対して垂直方向（ｙ軸方向）に形成された溝である。すなわち、ソース電極溝４の深さは、ドリフト領域２の厚さより大きい。ソース電極溝４の寸法は、半導体装置の集積度、プロセス上の精度等の設計条件に基づいて決定される。ソース電極溝４の幅は、例えば２μｍである。ソース電極溝４は、ドリフト領域２の第２主面に対して平行な一方向（ｚ軸方向）に延伸する。
【００１６】
ウェル領域３は、ソース電極溝４の側面に接して、少なくとも一部がドリフト領域２内に形成されたｐ型の領域である。ウェル領域３は、ドリフト領域２の第２主面から基板１内まで、ドリフト領域２の第２主面に対して垂直方向（ｙ軸方向）に形成される。ウェル領域３の深さは、ソース電極溝４の深さより小さい。ウェル領域３は、ソース電極溝４の延伸方向（ｚ軸方向）に延伸する。ウェル領域３の不純物濃度は、例えば、１×１０15ｃｍ-3〜１×１０19ｃｍ-3程度である。
【００１７】
ソース領域５は、ソース電極溝４の側面に接して、ウェル領域３内に形成されたｎ＋型の領域である。ソース領域５は、ドリフト領域２の第２主面から基板１内まで、ドリフト領域２の第２主面に対して垂直方向（ｙ軸方向）に形成される。ソース領域５の深さは、ウェル領域３の深さより小さい。ソース領域５は、ソース電極溝４の延伸方向（ｚ軸方向）に延伸する。ソース領域５の不純物濃度は、ドリフト領域２よりも高く、例えば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度である。
【００１８】
ソース電極６は、ソース領域５に電気的に接続される。ソース電極６は、ソース電極溝４内に形成されることにより、ソース領域５にオーミック接続する。ソース領域５及びウェル領域３は、ソース電極６と同電位をとる。ソース電極６の材料としては、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の金属材料を含む導電体が使用可能である。ソース電極６は、ソース領域５とオーミック接続する金属材料と、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）等の金属材料との多層構造を有してもよい。
【００１９】
ゲート電極溝７は、ドリフト領域２の第２主面から基板１内まで、ドリフト領域２の第２主面に対して垂直方向（ｙ軸方向）に形成された溝である。ゲート電極溝７は、ドリフト領域２の第２主面に平行であり、ソース電極溝４の延伸方向に直交する方向（ｘ軸方向）において、ソース電極溝４、ドリフト領域２、ウェル領域３及びソース領域５に接するように延伸する。ゲート電極溝７は、ウェル領域３及びソース領域５を貫通する。ゲート電極溝７の深さは、ソース電極溝４の深さに等しい。ゲート電極溝７は、ドリフト領域２の第２主面に平行且つ延伸方向に直交する方向（ｚ軸方向）に複数配列される。
【００２０】
ゲート絶縁膜８は、ゲート電極溝７の表面に形成される。ゲート絶縁膜８の材料は、例えば酸化ケイ素（ＳｉＯ２）等の絶縁体である。ゲート電極９は、ゲート絶縁膜８の表面に形成される。すなわち、ゲート電極９は、ゲート絶縁膜８を介して、ゲート電極溝７の表面に接するように形成される。ゲート電極９の材料は、例えば多結晶シリコンである。ゲート電極９は、表面がゲート絶縁膜８に被覆された状態でゲート電極溝７内に配置される。ゲート電極９は、ドリフト領域２の第２主面におけるゲート電極溝７の開口部においてもゲート絶縁膜８に被覆される。
【００２１】
ゲート配線１０は、ソース電極６と電気的に絶縁され、ソース電極６内にゲート電極９に接して形成される。ゲート配線１０は、表面に絶縁膜であるシリコン酸化膜１１が形成された状態で、ソース電極溝４の下部に位置する。シリコン酸化膜１１は、ゲート配線１０とソース電極６とを互いに絶縁させる。ソース電極溝４内のゲート配線１０及びシリコン酸化膜１１を除く空間は、ソース電極６で充填される。ゲート配線１０の表面において、ゲート電極９と接する領域は、シリコン酸化膜１１が形成されない。同様に、ゲート電極９の表面において、ゲート配線１０と接する領域は、ゲート絶縁膜８が形成されない。
【００２２】
ドレイン領域１２は、ドリフト領域２内に、ウェル領域３から離れて形成されたｎ＋型の領域である。ドレイン領域１２は、ドリフト領域２の第２主面から、ドリフト領域２の第２主面に対して垂直方向（ｙ軸方向）に形成される。ドレイン領域１２の深さは、ドリフト領域２の厚さより小さい。ドレイン領域１２は、ソース電極溝４の延伸方向（ｚ軸方向）に延伸する。ドレイン領域１２は、ドリフト領域２と同じ導電型である。ドレイン領域１２の不純物濃度は、ドリフト領域２よりも高く且つソース領域５と同程度であり、例えば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度である。
【００２３】
ドレイン電極１３は、ドレイン領域１２と電気的に接続される。ドレイン電極１３は、ドリフト領域２の第２主面に形成され、第２主面において露出されたドレイン領域１２に接する。ドレイン電極１３は、例えばソース電極６と同様の材料から構成可能である。
【００２４】
図２は、第１実施形態に係る半導体装置の、図１において図示を省略した構成を説明する図である。図２に示すように、第１実施形態に係る半導体装置は、層間絶縁膜１４と、ソース配線１５と、ドレイン配線１６とを更に備える。
【００２５】
層間絶縁膜１４は、ドリフト領域２の第２主面に形成される。層間絶縁膜１４は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等のセラミック材料を含む絶縁体からなる。層間絶縁膜１４は、層間絶縁膜１４の一面から他面にそれぞれ貫通する溝２１及び溝２２を有する。溝２１は、ソース電極溝４の上方においてソース電極溝４の延伸方向に延伸する。溝２１は、図１において図示を省略したソース電極６の上部が挿入される。ソース電極６は、ドリフト領域２の第２主面においてソース領域５及びウェル領域３と接し、ドリフト領域２から離れて形成される。溝２２は、ドレイン領域１２の上方において、ドレイン領域１２の延伸方向に延伸する。溝２２は、ドレイン電極１３が挿入される。
【００２６】
ソース配線１５は、溝２１において露出したソース電極６を被覆するように、層間絶縁膜１４の上面に形成される。層間絶縁膜１４の上面は、ドリフト領域２の第２主面と反対側の主面であり、ドリフト領域２の第２主面に対して平行である。ソース配線１５は、溝２１の延伸方向に延伸する。ドレイン配線１６は、溝２２において露出したドレイン電極１３を被覆するように、層間絶縁膜１４の上面に形成される。ドレイン配線１６は、溝２２の延伸方向に延伸する。ソース配線１５及びドレイン配線１６は、互いに離れ、平行に形成される。
【００２７】
図３は、第１実施形態に係る半導体装置において、ゲート電極９及びゲート配線１０の電位に接続する構成の一例を説明する図である。図４は、図３のＡ−Ａ方向から見た断面図である。図３及び図４は、第１実施形態に係る半導体装置のうち、図１又は図２に示す範囲と異なる範囲であり、ｚ軸方向における一部を選択的に示す図である。
【００２８】
第１実施形態に係る半導体装置は、層間絶縁膜１４上の一部に形成されたゲートパッド１７を更に備える。図４に示すように、層間絶縁膜１４は、複数のゲート電極９のうち、少なくとも１つのゲート電極９の上方に形成された貫通孔２３を有する。貫通孔２３の下方に位置するゲート電極９の上面に形成されたゲート絶縁膜８は、貫通孔２３に対応する範囲において除去される。ゲートパッド１７は、貫通孔２３を介して下方のゲート電極９と、ゲート配線１０とに電気的に接続される。複数のゲート電極９は、全てゲート配線１０と電気的に接続されているため、ゲートパッド１７の電位を調整することにより、全てのゲート電極９の電位が調整可能である。
【００２９】
次に、図５〜図１６を参照し、第１実施形態に係る半導体装置の製造方法の一例を説明する。
【００３０】
まず、図５及び図６に示すように、上面（第１主面）にドリフト領域２が形成された基板１を用意する。基板１は、ノンドープのＳｉＣからなる絶縁性基板である。ドリフト領域２は、基板１にエピタキシャル成長により形成されたｎ−型の領域である。
【００３１】
次に、図７及び図８に示すように、ドリフト領域２の上面（第２主面）にマスク材１８を形成する。化学気相成長（ＣＶＤ）法によりドリフト領域２の上面にＳｉＯ２を堆積してシリコン酸化膜を形成し、シリコン酸化膜をパターニングすることによりマスク材１８が形成される。シリコン酸化膜は、フォトリソグラフィ法及びドライエッチング法によりパターニングされる。すなわち、シリコン酸化膜の上面にレジストを塗布し、ソース電極溝４及びゲート電極溝７を形成する予定の領域のみを選択的に除去する。残されたレジストをマスクとする反応性イオンエッチング（ＲＩＥ）等のドライエッチング法により、シリコン酸化膜をパターニングすることにより、ソース電極溝４及びゲート電極溝７を形成するためのマスク材１８が形成される。なお、不要になったレジストは酸素プラズマや硫酸等により適宜除去される。その後、マスク材１８をマスクとするドライエッチング法により、ソース電極溝４及びゲート電極溝７が形成される。
【００３２】
次に、図９及び図１０に示すように、ｐ型のウェル領域３と、ｎ＋型のソース領域５及びドレイン領域１２とを形成する。フォトリソグラフィ法により、基板１及びドリフト領域２の露出された表面にレジストを塗布し、ソース電極溝４に対応する領域を除去する。残されたレジストをマスクとして、イオン注入法により、ホウ素（Ｂ）等のｐ型不純物を、ゲート電極溝７の延伸方向に直交（ｘ−ｙ平面に平行）且つドリフト領域２の第２主面に対して所定角度を有する方向に注入する。所定角度は、例えば１０°〜２０°である。
【００３３】
そして、フォトリソグラフィ法により、マスク材１８上にレジストを塗布し、ドレイン領域１２を形成する予定の領域に対応する領域のみを選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、マスク材１８をパターニングする。パターニングされたマスク材１８及びホウ素の注入に用いられたレジストをマスクとして、イオン注入法により、ｎ型不純物を所定方向に注入する。ｎ型不純物は、例えばリン（Ｐ）であり、注入方向は、ｐ型不純物の注入方向と同様である。但し、ソース領域５がウェル領域３内に形成されるように、ｎ型不純物の注入エネルギーは、ｐ型不純物の注入エネルギーより小さい。
【００３４】
その後、ウェットエッチング法により、マスク材１８を全て除去する。また、熱処理（アニール）することでイオン注入した不純物を活性化する。活性化によって、ウェル領域３、ソース領域５及びドレイン領域１２が形成される。また、熱酸化法により、露出された全ての表面に、薄いシリコン酸化膜２０を形成する。シリコン酸化膜２０の厚さは、例えば数十ｎｍ程度である。
【００３５】
次に、図１１及び図１２に示すように、ＣＶＤ法により、ソース電極溝４及びゲート電極溝７に、ゲート電極９及びゲート配線１０の材料である多結晶シリコン１９を堆積する。ＣＶＤ法により多結晶シリコンを堆積する場合、面の向きに関わらず露出された表面から多結晶シリコン層が成長する。この為、ソース電極溝４及びゲート電極溝７の幅がそれぞれ２μｍであれば、堆積する厚さを１μｍとすることにより、ソース電極溝４及びゲート電極溝７が多結晶シリコン１９により充填される。その後、ドライエッチング法により、多結晶シリコン１９を１μｍエッチングすることで、ソース電極溝４及びゲート電極溝７に堆積された多結晶シリコン１９を残して、ドリフト領域２の第２主面より上に堆積された多結晶シリコン１９が選択的に除去される。
【００３６】
その後、フォトリソグラフィ法により、シリコン酸化膜２０及び多結晶シリコン１９の上面にレジストを塗布し、ソース電極溝４の領域のみを選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、ソース電極溝４内に堆積された多結晶シリコン１９を、底面から数μｍの領域を残して除去する。ソース電極溝４の底部に残された多結晶シリコン１９は、ゲート配線１０として機能する。また、犠牲酸化法により、ソース電極溝４の側面に形成されたシリコン酸化膜２０を除去する。
【００３７】
次に、図１３及び図１４に示すように、ゲート電極９の表面を被覆するゲート絶縁膜８及びゲート配線１０を被覆するシリコン酸化膜１１を形成する。熱酸化法により、露出されたすべての表面にシリコン酸化膜を形成する。このとき、多結晶シリコンはＳｉＣより酸化速度が大きいため、ゲート電極９及びゲート配線１０の表面には、ＳｉＣから構成される他の面に比べて厚いシリコン酸化膜が形成される。ウェットエッチング法により、ＳｉＣから構成される面に形成されたシリコン酸化膜のみが全て除去され、多結晶シリコン１９の表面に形成されたシリコン酸化膜が残されるような処理時間でシリコン酸化膜を選択的に除去する。これにより、ゲート電極９の表面にゲート絶縁膜８が形成され、ゲート配線１０の表面にシリコン酸化膜１１が形成される。
【００３８】
次に、図１５及び図１６に示すように、ソース電極６、ソース配線１５、ドレイン電極１３及びドレイン配線１６を形成する。スパッタリング法により、ソース電極溝４内及びドリフト領域２の第２主面に、ソース電極６及びドレイン電極１３の材料である金属材料を堆積する。フォトリソグラフィ法により、金属材料の表面にレジストを塗布し、ドリフト領域２の第２主面より上の領域における、ソース電極６及びドレイン電極１３を形成する予定の領域を除く領域のレジストを選択的に除去する。残されたレジストをマスクとして、スパッタエッチング法により、ドリフト領域２の第２主面に位置する金属材料を選択的に除去することにより、ソース電極６及びドレイン電極１３が形成される。
【００３９】
その後、ＣＶＤ法により、ドリフト領域２の第２主面及び残された金属材料の上面にＳｉＯ２を堆積して層間絶縁膜１４を形成する。フォトリソグラフィ法により、層間絶縁膜１４の上面にレジストを塗布し、ソース電極６及びドレイン電極１３の領域を選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、層間絶縁膜１４をパターニングする。これにより、ソース電極６が挿入される溝２１及びドレイン電極１３が挿入される溝２２のそれぞれ上端が開口する。
【００４０】
更に、スパッタリング法により、ソース配線１５及びドレイン配線１６の材料である金属材料を堆積する。フォトリソグラフィ法により、金属材料の上面にレジストを塗布し、ソース配線１５及びドレイン配線１６を形成する予定の領域を除く領域のレジストを選択的に除去する。残されたレジストをマスクとして、スパッタエッチング法により、金属材料を選択的に除去することにより、ソース配線１５及びドレイン配線１６が形成される。以上の工程を経て、図２に示す半導体装置が完成する。
【００４１】
なお、図１に示す例においては、ゲート電極９の一部がソース電極溝４に入り込んでいるが、ソース電極溝４に堆積された多結晶シリコン１９をエッチングする際のマスクパターンを調整することにより、ゲート電極９は形状が変更され得る。
【００４２】
次に、第１実施形態に係る半導体装置の基本的な動作について説明する。
【００４３】
第１実施形態に係る半導体装置は、ソース電極６の電位を基準として、ドレイン電極１３に正の電位を印加した状態でゲート電極９の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極９とソース電極６間の電圧を所定の閾値以上にすると、ゲート電極９側面に位置するウェル領域３にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１３からソース電極６へ電流が流れる。具体的には、電子がソース電極６からソース領域５に流れ、ソース領域５からチャネルを介してドリフト領域２に流れ込む。電子は更に、ドリフト領域２からドレイン領域１２に流れ、最後にドレイン電極１３に流れる。
【００４４】
一方、ゲート電極９とソース電極６間の電圧を所定の閾値よりも小さくすると、ウェル領域３の反転層が消滅してオフ状態となり、ドレイン電極１３及びソース電極６間の電流が遮断される。この際、ドレイン−ソース間には数百Ｖ〜数千Ｖの高電圧が印加され得る。
【００４５】
一般に、ゲート電極に接続するゲート配線は、ウェル領域の近くに配置される。この場合、ゲート配線の電位が反転層の形成に影響を及ぼし、しきい値が変動してしまう可能性がある。しきい値が変動すると、誤ターンオンなど意図しない動作が生じ得るため、装置の信頼性が低下する可能性がある。
【００４６】
第１実施形態に係る半導体装置によれば、ゲート配線１０がソース電極溝４内に形成されるため、ウェル領域３から離れた箇所に位置する。よって、ウェル領域３に形成されるチャネルがゲート配線１０から受ける影響が低減されるため、しきい値の変動を低減することができる。
【００４７】
また、第１実施形態に係る半導体装置によれば、ゲート電極９がソース電極溝４内に形成されたゲート配線１０に接するため、ゲート電極９の上面側において金属配線及びコンタクトホールが不要である。よって、ゲート電極９の幅を削減することができ、半導体装置の集積度を向上することができる。これにより、ゲート電極９の数を増加させることができるため、チャネル幅が増加され、オン抵抗を低減することができる。
【００４８】
また、第１実施形態に係る半導体装置によれば、ゲート配線１０が、ソース電極溝４内に形成されるため、層間絶縁膜１４の上面に形成されたソース配線１５及びドレイン配線１６の幅を制限することがない。よって、ソース配線１５及びドレイン配線１６の抵抗の増大によるオン抵抗及びスイッチング損失の悪化を抑制することができる。
【００４９】
第１実施形態に係る半導体装置によれば、ゲート配線１０がシリコン酸化膜１１を介して基板１に接するため、ドリフト領域２から基板１内まで形成可能である。よって、ゲート配線１０の断面積を増加させることができため、ゲート配線１０の抵抗及びスイッチング損失を低減することができる。
【００５０】
また、第１実施形態に係る半導体装置によれば、ソース配線１５及びドレイン配線１６が層間絶縁膜１４の上面にそれぞれ形成されるため、両配線を多層構造とする場合に比べて、平坦性を向上することができる。よって、配線間の絶縁膜の局部における電界集中による耐圧性の悪化を回避することができる。
【００５１】
また、第１実施形態に係る半導体装置によれば、基板１が絶縁体又は半絶縁体からなるため、ウェル領域３、ゲート電極９及びゲート配線１０の少なくともいずれかの端部が基板１内に位置する場合、端部における電界集中を低減することができる。よって、耐圧性を向上することができる。
【００５２】
また、第１実施形態に係る半導体装置によれば、ゲート電極９及びゲート配線１０が互いに同じ材料からなるため、同じ工程により形成可能であり、更に、互いを電気的に接続するための工程が不要である。よって、製造工数を低減することができ、製造コストを低減することができる。また、ゲート電極９とゲート配線１０との界面における抵抗が生じることを回避することができる。
【００５３】
また、第１実施形態に係る半導体装置によれば、多結晶シリコンからなるゲート配線１０が、表面に形成されたシリコン酸化膜１１によりソース電極６と絶縁される。よって、熱酸化法によりゲート配線１０を被覆するシリコン酸化膜１１を用意に形成することができる。更に、ドリフト領域２がＳｉＯ２より酸化速度が遅いＳｉＣ等の材料からなるため、等方性エッチング法により、ゲート配線１０の表面に選択的にシリコン酸化膜１１を形成できる。よって、窒化ケイ素など酸化しない材料から形成されるマスクを用いて、ゲート配線１０に選択的に酸化膜を形成する場合に比べて、製造工数を低減することができ、製造コストを低減することができる。
【００５４】
また、第１実施形態に係る半導体装置によれば、ドリフト領域２がＳｉＣ等のワイドバンドギャップ半導体からなるため、絶縁破壊強度を向上することができる。このため、仮にドレイン電極１３とソース電極６との間が狭く、急峻な電界分布が生じても耐圧性を確保しつつ集積度を向上することができる。
【００５５】
また、第１実施形態に係る半導体装置によれば、ゲート配線１０が、ドリフト領域２から離れて形成されるため、ゲート-ドレイン間の容量の増加を抑制することができる。仮に、ゲート配線がドリフト領域付近に形成される場合、ドリフト領域の電位はドレイン電極とほぼ等しいため、ゲート-ドレイン間の容量が増加してしまう。一方、第１実施形態に係る半導体装置では、ゲート-ドレイン間の容量の増加が抑制されるため、スイッチング損失を低減することができる。
【００５６】
また、第１実施形態に係る半導体装置によれば、基板１とドリフト領域２とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
【００５７】
（第２実施形態）
図１７は、本発明の第２実施形態に係る半導体装置を説明する断面図である。なお、図１７は、第２実施形態に係る半導体装置を、ゲート電極９を通るｘ−ｙ平面で切断した断面図である。第２実施形態に係る半導体装置は、ソース電極溝４がゲート電極溝７よりも深く形成される点等で上述の第１実施形態と異なる。第２実施形態において説明しない構成、作用及び効果は、第１実施形態と実質的に同様であり重複するため省略する。
【００５８】
第２実施形態において、ソース電極溝４の深さは、ドリフト領域２の厚さより小さいため、ソース電極溝４は、基板１に接しない。また、ゲート電極溝７の深さは、ソース電極溝４の深さより浅い。
【００５９】
ソース電極溝４及びゲート電極溝７を形成する際のマスクは、ドライエッチング法により薄くなり、強度が低下してしまう。第２実施形態に係る半導体装置では、ソース電極溝４及びゲート電極溝７の深さがドリフト領域２の厚さより小さい。このため、製造工程において、ソース電極溝４及びゲート電極溝７を形成する際のマスクとなるシリコン酸化膜は、第１実施形態におけるマスク材１８よりも薄くすることができる。なお、溝を掘るドライエッチング法において、ソース電極溝４の幅をゲート電極溝７の幅より大きく設計することにより、ソース電極溝４をゲート電極溝７よりも深く形成することができる。
【００６０】
第２実施形態に係る半導体装置によれば、ソース電極溝４がゲート電極溝７よりも深く形成されるため、ゲート配線１０をより深く形成することができ、ゲート配線１０の断面積を増加させることができる。よって、ゲート配線１０の抵抗を低減し、スイッチング損失を低減することができる。
【００６１】
また、第２実施形態に係る半導体装置によれば、ゲート電極溝７がドリフト領域２の厚さよりも浅く形成されるため、ウェル領域３の、ゲート電極溝７の底面側においてもチャネルが形成される。よって、チャネル幅を増加させることができ、オン抵抗を低減させることができる。
【００６２】
（変形例）
図１８は、本発明の第２実施形態の変形例に係る半導体装置を説明する断面図である。第２実施形態の変形例に係る半導体装置は、ソース電極溝４の底部が基板１内に位置する点で上述の第２実施形態と異なる。第２実施形態の変形例において説明しない構成、作用及び効果は、上述の第２実施形態と実質的に同様であり重複するため省略する。
【００６３】
第２実施形態の変形例では、ソース電極溝４がゲート電極溝７よりも深く、基板１に接するように形成される。ソース電極溝４の底部において、ゲート配線１０は、シリコン酸化膜１１を介して基板１に接する。すなわち、ゲート配線１０の端部は、基板１内に位置する。ここで端部とは、ドリフト領域２の第２主面に垂直な面と、ドリフト領域２の第２主面に対向する端面とが交わる部分を意味する。なお、製造工程において、ソース電極溝４及びゲート電極溝７を形成する際のマスクとなるシリコン酸化膜を、第１実施形態におけるマスク材１８よりも厚くすることにより、溝の深さを深くすることができる。また、ソース電極溝４及びゲート電極溝７の幅の比を調整することにより、ソース電極溝４及びゲート電極溝７の深さの比を調整することができる。
【００６４】
第２実施形態の変形例に係る半導体装置によれば、ソース電極溝４がドリフト領域２の厚さよりも深く形成されるため、ゲート配線１０を更に深く形成することができ、ゲート配線１０の断面積を増加させることができる。よって、ゲート配線１０の抵抗を低減し、スイッチング損失を低減することができる。
【００６５】
また、第２実施形態の変形例に係る半導体装置によれば、ソース電極溝４の底部が基板１を接するため、ソース電極溝４の端部における電界集中を低減し、耐圧性を向上することができる。
【００６６】
（第３実施形態）
図１９は、本発明の第３実施形態に係る半導体装置を説明する断面図である。第３実施形態に係る半導体装置は、ゲート電極溝７の底部が基板１に接する点で第２実施形態と異なる。第３実施形態において説明しない構成、作用及び効果は、第１及び第２実施形態と実質的に同様であり重複するため省略する。
【００６７】
第３実施形態において、ソース電極溝４がゲート電極溝７よりも深く、ソース電極溝４及びゲート電極溝７は基板１に接するように形成される。ソース電極溝４の底部において、ゲート配線１０は、シリコン酸化膜１１を介して基板１に接する。ゲート電極９は、ゲート絶縁膜８を介してなお、基板１に接する。製造工程において、ソース電極溝４及びゲート電極溝７を形成する際のマスクとなるシリコン酸化膜を、第２実施形態におけるマスクよりも厚くすることにより、溝の深さを深くすることができる。また、ソース電極溝４及びゲート電極溝７の幅の比を調整することにより、ソース電極溝４及びゲート電極溝７の深さの比を調整することができる。
【００６８】
第３実施形態に係る半導体装置によれば、ゲート電極溝７の端部が基板１に接するため、ゲート電極溝７の端部における電界集中が低減され、ゲート絶縁膜８の絶縁破壊を抑制して、耐圧性を向上することができる。
【００６９】
（第４実施形態）
図２０は、本発明の第４実施形態に係る半導体装置を説明する断面図である。第４実施形態に係る半導体装置は、ドレイン電極１３が形成されるドレイン電極溝２５を備える点等で第１乃至第３実施形態と異なる。第４実施形態において説明しない構成、作用及び効果は、第１乃至第３実施形態と実質的に同様であり重複するため省略する。
【００７０】
ドレイン電極溝２５は、ドリフト領域２内に、ウェル領域３から離れて形成される。ドレイン電極溝２５は、ドリフト領域２の第２主面から基板１内まで、ドリフト領域２の第２主面に対して垂直（ｙ軸方向）に形成される。ドレイン領域１２は、ドレイン電極溝２５の側面に接する。第４実施形態において、ドレイン領域１２は、ドリフト領域２の第２主面から基板１内まで、ドリフト領域２の第２主面に対して垂直（ｙ軸方向）に形成される。ドレイン電極溝２５の深さは、ドレイン領域１２の深さより深い。
【００７１】
ドレイン電極溝２５は、第１実施形態に係る半導体装置の製造方法において、マスク材１８となるシリコン酸化膜を、ドレイン電極溝２５を形成する予定の領域も選択的に除去することにより形成可能である。このマスク材１８をマスクとして、ドライエッチング法により、ソース電極溝４、ゲート電極溝７及びドレイン電極溝２５を同時に形成することができる。
【００７２】
また、ドレイン電極溝２５が形成されることにより、ドレイン領域１２の製造工程において、第１実施形態と比べて高い注入エネルギーで不純物を注入する必要なく、深い位置までドレイン領域１２を形成することができる。
【００７３】
第４実施形態に係る半導体装置によれば、ドレイン電極溝２５がドリフト領域２より深く形成されるため、ドリフト領域２の深さ方向（ｙ軸方向）における電界分布を低減することができる。よって、電界集中が低減され、耐圧性を向上することができる。
【００７４】
また、第４実施形態に係る半導体装置によれば、ドリフト領域２よりも高不純物濃度のドレイン領域１２が、ドリフト領域２より深く形成されるため、電流経路をドリフト領域２からドレイン領域１２に置き換えることができる。よって、オン抵抗を低減することができる。
【００７５】
（その他の実施形態）
上記のように、本発明を上記の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７６】
例えば、第１乃至第４実施形態において、ＳｉＣからなる基板１及びドリフト領域２に半導体装置を製造する場合を説明したが、材料としてはＳｉＣに限定されない。例えば、基板１及びドリフト領域２の材料となるワイドバンドギャップ半導体として、例えば窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等が挙げられる。
【００７７】
また、第１乃至第４実施形態において、ドリフト領域２をエピタキシャル成長により形成する場合を説明したが、ＳｉＣ等の絶縁性基板にｎ型不純物を注入することにより形成するようにしてもよい。
【００７８】
また、第１乃至第４実施形態において、基板１は、ドリフト領域２より不純物濃度が低いｎ型半導体からなるようにしてもよい。これにより、半導体装置のオン状態時に、電流が基板１内を流れることになり、電流経路が増加するため、電流が増加する。仮に基板１がｐ型半導体である場合、ドリフト領域２内に電流経路を狭めるように空乏層が広がるため、電流が低減する。即ち、基板１がドリフト領域２と同じ導電型である場合、電流が増加して損失が低減される。
【００７９】
また、第１乃至第４実施形態において、ゲート電極溝７及びソース電極溝４の底面は、ドリフト領域２の第１主面よりも高くても低くてもよく、第１主面に一致していてもよい。また、ソース電極溝４内におけるゲート配線１０の位置は、ゲート電極溝７の底面よりも高くてもよい。
【００８０】
また、第１乃至第４実施形態において、半導体装置の一例としてＭＯＳＦＥＴを説明したが、本発明実施形態に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やサイリスタにも適用できるのは勿論である。
【００８１】
また、第１乃至第４実施形態において、「平行」、「垂直」、「直交」等の表現は、完全なトポロジーを意味するものではなく、フォトリソグラフィやその他のプロセス上の理由から、不完全なトポロジーをも許容するものである。
【００８２】
その他、上記の各構成を相互に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８３】
１  基板
２  ドリフト領域
３  ウェル領域
４  ソース電極溝
５  ソース領域
６  ソース電極
７  ゲート電極溝
８  ゲート絶縁膜
９  ゲート電極
１０  ゲート配線
１１  シリコン酸化膜
１２  ドレイン領域
１３  ドレイン電極
１４  層間絶縁膜
１５  ソース配線
１６  ドレイン配線
【図１】
0006620889.tif 000002
【図２】
0006620889.tif 000003
【図３】
0006620889.tif 000004
【図４】
0006620889.tif 000005
【図５】
0006620889.tif 000006
【図６】
0006620889.tif 000007
【図７】
0006620889.tif 000008
【図８】
0006620889.tif 000009
【図９】
0006620889.tif 000010
【図１０】
0006620889.tif 000011
【図１１】
0006620889.tif 000012
【図１２】
0006620889.tif 000013
【図１３】
0006620889.tif 000014
【図１４】
0006620889.tif 000015
【図１５】
0006620889.tif 000016
【図１６】
0006620889.tif 000017
【図１７】
0006620889.tif 000018
【図１８】
0006620889.tif 000019
【図１９】
0006620889.tif 000020
【図２０】
0006620889.tif 000021