(57)【特許請求の範囲】
【請求項１】
第１のディジタルデータと、第２のディジタルデータとのうちの一方を選択して、選択したディジタルデータを出力するマルチプレクサと、
入力アナログ電圧をサンプルしてホールドするサンプルホールド回路及び複数のＤＡＣ容量を有する電荷転送型ＤＡＣ回路であって、上記入力アナログ電圧と、前記マルチプレクサから入力されるディジタルデータに応じた参照電圧との差を示すＤＡＣ電圧を出力する電荷転送型ＤＡＣ回路と、
それぞれ異なるしきい値を有する複数のコンパレータと、当該複数のコンパレータからの各出力信号を加算する加算器とを含み、上記電荷転送型ＤＡＣ回路からのＤＡＣ電圧をディジタルデータにＡ／Ｄ変換する並列型確率的Ａ／Ｄ変換手段と、
所定のディジタルしきい値を発生するしきい値発生手段と、
上記並列型確率的Ａ／Ｄ変換手段からのディジタルデータを、上記発生されるディジタルしきい値と比較して比較結果を示すディジタル信号を出力するディジタルコンパレータと、
上記ディジタルコンパレータからのディジタル信号を、上記ディジタルしきい値と、最上位ビットから最下位ビットまで繰り返して逐次比較するように制御することで、上記入力アナログ電圧を出力ディジタル信号にＡ／Ｄ変換して出力し、当該出力ディジタル信号を前記第１のディジタルデータとして前記マルチプレクサを介して前記電荷転送型ＤＡＣ回路に出力する逐次変換レジスタロジック回路とを備えたＡ／Ｄ変換装置であって、
上記しきい値発生手段は、所定のテストディジタルデータを前記マルチプレクサを介して前記第２のディジタルデータとして上記電荷転送型ＤＡＣ回路に入力したときに上記並列型確率的Ａ／Ｄ変換手段から出力されるディジタル誤差データに基づいて上記ディジタルしきい値を発生することにより、上記並列型確率的Ａ／Ｄ変換手段のＡ／Ｄ変換誤差を補正することを特徴とするＡ／Ｄ変換装置。
【請求項２】
基準となる所定の入力コードデータを上記電荷転送型ＤＡＣ回路に入力したときの上記ディジタル誤差データからの差分として、上記入力コードデータに依存した成分データを検出して記憶する記憶手段をさらに備え、
上記しきい値発生手段は、上記入力コードデータに依存した成分データに基づいて上記ディジタルしきい値を発生することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
上記並列型確率的Ａ／Ｄ変換手段は、上記電荷転送型ＤＡＣ回路からのＤＡＣ電圧に対して、時間平均化処理を実行してＡ／Ｄ変換することを特徴とする請求項１又は２記載のＡ／Ｄ変換装置。
【請求項４】
上記並列型確率的Ａ／Ｄ変換手段からのディジタルデータを多数回サンプリングして平均値を演算することで上記ディジタルデータを時間平均化して出力する平均化フィルタと、
上記平均化フィルタからのディジタルデータを所定の第１のビット数から所定の第２のビット数のディジタルデータに符号化するエンコーダとをさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項５】
上記エンコーダは、上記平均化フィルタからのバイナリコードのディジタルデータをサーモメーターコードのディジタルデータに符号化することを特徴とする請求項４記載のＡ／Ｄ変換装置。
【請求項６】
所定の上位ビットのＡ／Ｄ変換処理において、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記しきい値発生手段、上記ディジタルコンパレータ、及び上記逐次変換レジスタロジック回路を用いてＡ／Ｄ変換処理を実行する一方、
所定の下位ビットのＡ／Ｄ変換処理において、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記平均化フィルタ、及び上記エンコーダを用いてＡ／Ｄ変換処理を実行することを特徴とする請求項４又は５記載のＡ／Ｄ変換装置。
【請求項７】
最小二乗法又はベイジアンモデルを用いた追加学習法により、複数の出力測定値と複数の理想的な教師信号の出力値とを用いて、上記電荷転送型ＤＡＣ回路の出力誤差が最小となるように補正する第１の補正手段をさらに備えたことを特徴とする請求項４〜６のうちのいずれか１つに記載のＡ／Ｄ変換装置。
【請求項８】
所定のテスト信号を前記並列型確率的Ａ／Ｄ変換手段に入力し、前記並列型確率的Ａ／Ｄ変換手段によるＡ／Ｄ変換値を前記平均化フィルタ及び前記エンコーダを用いてそれぞれ時間平均化及び符号化の処理を行い、当該Ａ／Ｄ変換値の誤差を評価して上記エンコーダの符号化特性におけるしきい値を補正パラメータとして推定し、当該推定された補正パラメータを前記エンコーダの符号化に適用することで、Ａ／Ｄ変換の誤差を最小化する第２の補正手段をさらに備えたことを特徴とする請求項７記載のＡ／Ｄ変換装置。
【請求項９】
上記Ａ／Ｄ変換装置は、センサとサーバ装置とに分離し、かつ有線通信回線又は無線通信回線により通信可能に接続されて構成され、
上記センサは、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記しきい値発生手段、上記ディジタルコンパレータ、上記逐次変換レジスタロジック回路、及び上記第１の補正手段を備え、
上記サーバ装置は、上記第２の補正手段を備えたことを特徴とする請求項８記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば逐次比較Ａ／Ｄ変換器に対して確率的Ａ／Ｄ変換を適用して構成されたＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
近年の日常健康管理の需要の高まりから、バッテリーによって長時間駆動可能な高精度ウェアラブル生体計測センサが必要とされている。これに伴い、低消費電力、高分解能のＡ／Ｄ変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）が必要となっている。一般に消費電力は電源電圧の２乗に比例するため、低消費電力化のためには集積回路の低電圧化が重要になる。しかし、低電圧化によりダイナミックレンジの確保は困難になる。また、このように。ＡＤＣでは、消費電力と分解能はトレードオフの関係にあり、低消費電力高分解能のＡＤＣを実現することは容易ではない。
【０００３】
図１は従来技術に係る一般的なｎビット逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。低消費電力のＡ／Ｄ変換方式としては、図１のような逐次比較型ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ  ＡＤＣ；ＳＡＲ−ＡＤＣ）が代表的である。図１において、逐次比較型Ａ／Ｄ変換器は、サンプルホールド回路１と、コンパレータ２と、逐次変換レジスタロジック回路（以下、ＳＡＲロジック回路という。）３と、ｎビットＤ／Ａ変換器４とを備えて構成される。この方式ではＤ／Ａ変換器４とコンパレータ２を繰り返し使用し、バイナリサーチアルゴリズムに基づいて最上位ビットＤｎ−１から順に判定を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０４５６２２号公報
【非特許文献】
【０００５】
【非特許文献１】ハム・ヒョンジュほか，「素子特性ミスマッチを用いた並列型確率Ａ−Ｄコンバータ」，電気学会論文誌Ｃ，Ｖｏｌ．１３１−Ｃ，Ｎｏ．１１，ｐｐ．１８４８−１８５７，２０１１年１１月
【非特許文献２】平井雄作ほか，「マルチビットΔΣ変調器における確率的量子化器によるＤＡＣ誤差補正」，電気学会電子回路研究会，２０１３年１０月
【非特許文献３】H. Ham et al., "Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process," IEICE Electronics Express, Vol. 8, No. 6, pp.353-359, March 2011.
【非特許文献４】S. Weaver et al., "Stochastic Flash Analog-to-Digital Conversion," IEEE Transaction on Circuits Systems I, Vol. 57, No. 11, pp. 2825-2833, November 2010.
【非特許文献５】J. J. Collins et al., "Stochastic resonance without tuning," NATURE, Vol. 376, No. 20, pp. 236-238, July 1995.
【非特許文献６】H. Ham et al., "Application of Noise-Enhanced Detection of Subthreshold Signals for Communication Systems," IEICE Transaction on Fundamentals, Vol. E92-A, No. 4, pp. 1012-1018, April 2009.
【非特許文献７】J. Um et al., "A Digital-Domain Calibration of Split-Capacitor DAC for a Differential SAR ADC Without Additional Analog Circuits," IEEE Transaction on Circuits Systems I, Vol. 60, No. 11, pp. 2845-2856, November 2013.
【非特許文献８】David F. Hoeschele Jr., et al., "Analog-to-digital and digital-to-analog conversion techniques (2nd edition)," pp. 47-51, A Wiley-Interscience publication, 1994.
【非特許文献９】Christopher M. Bishop, "Pattern Recognition and Machine Learning," pp. 1-177, Springer Science+Business Media, LLC, 2006.
【非特許文献１０】Shigeo Abe, "Support Vector Machines for Pattern Classification," pp. 93-94, Springer Science+Business Media, LLC, 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般にＳＡＲ−ＡＤＣの内部Ｄ／Ａ変換器は２のべき乗で重みづけされた容量アレイで実現される。ＳＡＲ−ＡＤＣではこのＤＡＣの精度がＡＤＣ全体の精度に大きく影響する。容量を用いたＤＡＣの精度を確保するには、十分な相対精度の容量の実現が必要であるが、占有面積と製造コストの増大につながる。そのため、高分解能ＳＡＲ−ＡＤＣを実現するためには、これらの誤差を補正する技術が必要となる。
【０００７】
本発明の目的は以上の問題点を解決し、逐次比較Ａ／Ｄ変換器に対して確率的Ａ／Ｄ変換を適用して構成されたＡ／Ｄ変換装置であって、従来技術に比較して高い精度を有するＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係るＡ／Ｄ変換装置は、
入力アナログ電圧をサンプルしてホールドするサンプルホールド回路及び複数のＤＡＣ容量を有する電荷転送型ＤＡＣ回路であって、上記入力アナログ電圧と、入力されるディジタルデータに応じた参照電圧との差を示すＤＡＣ電圧を出力する電荷転送型ＤＡＣ回路と、
それぞれ異なるしきい値を有する複数のコンパレータと、当該複数のコンパレータからの各出力信号を加算する加算器とを含み、上記Ｄ／Ａ変換手段からのＤＡＣ電圧をディジタルデータにＡ／Ｄ変換する並列型確率的Ａ／Ｄ変換手段と、
所定のディジタルしきい値を発生するしきい値発生手段と、
上記並列型確率的Ａ／Ｄ変換手段からのディジタルデータを、上記発生されるディジタルしきい値と比較して比較結果を示すディジタル信号を出力するディジタルコンパレータと、
上記ディジタルコンパレータからのディジタル信号を、上記ディジタルしきい値と、最上位ビットから最下位ビットまで繰り返して逐次比較するように制御することで、上記入力アナログ電圧を出力ディジタル信号にＡ／Ｄ変換して出力する逐次変換レジスタロジック回路とを備えたＡ／Ｄ変換装置であって、
上記しきい値発生手段は、所定のテストディジタルデータを上記ＤＡＣ回路に入力したときに上記並列型確率的Ａ／Ｄ変換手段から出力されるディジタル誤差データに基づいて上記ディジタルしきい値を発生することにより、上記Ａ／Ｄ変換誤差を補正することを特徴とする。
【０００９】
上記Ａ／Ｄ変換装置において、基準となる所定の入力コードデータを上記電荷転送型ＤＡＣ回路に入力したときの上記ディジタル誤差データからの差分として、上記入力コードデータに依存した成分データを検出して記憶する記憶手段をさらに備え、
上記しきい値発生手段は、上記入力コードデータに依存した成分データに基づいて上記ディジタルしきい値を発生することを特徴とする。
【００１０】
また、上記Ａ／Ｄ変換装置において、上記並列型確率的Ａ／Ｄ変換手段は、上記Ｄ／Ａ変換手段からのＤＡＣ電圧に対して、時間平均化処理を実行してＡ／Ｄ変換することを特徴とする。
【００１１】
さらに、上記Ａ／Ｄ変換装置において、
上記並列型確率的Ａ／Ｄ変換手段からのディジタルデータを多数回サンプリングして平均値を演算することで上記ディジタルデータを時間平均化して出力する平均化フィルタと、
上記平均化フィルタからのディジタルデータを所定の第１のビット数から所定の第２のビット数のディジタルデータに符号化するエンコーダとをさらに備えたことを特徴とする。
【００１２】
またさらに、上記Ａ／Ｄ変換装置において、上記エンコーダは、上記平均化フィルタからのバイナリコードのディジタルデータをサーモメーターコードのディジタルデータに符号化することを特徴とする。
【００１３】
また、上記Ａ／Ｄ変換装置において、所定の上位ビットのＡ／Ｄ変換処理において、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記しきい値発生手段、上記ディジタルコンパレータ、及び上記逐次変換レジスタロジック回路を用いてＡ／Ｄ変換処理を実行する一方、
所定の下位ビットのＡ／Ｄ変換処理において、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記平均化フィルタ、及び上記エンコーダを用いてＡ／Ｄ変換処理を実行することを特徴とする。
【００１４】
さらに、上記Ａ／Ｄ変換装置において、所定の機械学習方法を用いて、上記電荷転送型ＤＡＣ回路のＤＡＣ容量の誤差を補正する第１の補正手段をさらに備えたことを特徴とする。
【００１５】
またさらに、上記Ａ／Ｄ変換装置において、所定の機械学習方法を用いて、上記エンコーダの符号化特性を補正する第２の補正手段をさらに備えたことを特徴とする。
【００１６】
またさらに、上記Ａ／Ｄ変換装置において、上記Ａ／Ｄ変換装置は、センサとサーバ装置とに分離し、かつ有線通信回線又は無線通信回線により通信可能に接続されて構成され、
上記センサは、上記電荷転送型ＤＡＣ回路、上記並列型確率的Ａ／Ｄ変換手段、上記しきい値発生手段、上記ディジタルコンパレータ、上記逐次変換レジスタロジック回路、及び上記第１の補正手段を備え、
上記サーバ装置は、上記第２の補正手段を備えたことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係るＡ／Ｄ変換装置によれば、逐次比較Ａ／Ｄ変換器に対して確率的Ａ／Ｄ変換を適用してＡ／Ｄ変換装置を構成することで、従来技術に比較して高い精度を有するＡ／Ｄ変換装置を提供することにある。
【図面の簡単な説明】
【００１８】
【図１】従来技術に係る一般的なｎビット逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２】実施形態１に係るＡ／Ｄ変換装置において用いる並列型確率的Ａ／Ｄ変換器（ＳＦ−ＡＤＣ）の構成を示すブロック図である。
【図３】図２のＳＦ−ＡＤＣの入出力特性を示すグラフである。
【図４】実施形態１において用いるディジタル制御しきい値可変コンパレータの構成を示すブロック図である。
【図５】実施形態１において用いる、サンプルホールド回路を含むｎビット容量Ｄ／Ａ変換器の構成を示す回路図である。
【図６】実施形態１に係る、ＳＦ−ＡＤＣを用いたＤＡＣ誤差補正回路の構成を示すブロック図である。
【図７】実施形態１に係るＡ／Ｄ変換装置において用いるテスト入力コードの一例を示す表である。
【図８】実施形態１に係る、ＳＦ−ＡＤＣによる微弱信号のＡ／Ｄ変換回路の構成を示すブロック図である。
【図９】各ノイズ成分の分類及び特徴を示す表である。
【図１０】図８のＡ／Ｄ変換回路において問題となる確率共鳴現象を示すタイミングチャートである。
【図１１】実施形態１に係るＡ／Ｄ変換装置のシミュレーション結果であって、アナログ入力電圧と出力コードの誤差との関係を示すグラフである。
【図１２】実施形態１に係る、上位１２ビットＳＡＲ−ＡＤＣのシミュレーション条件を示す表である。
【図１３】実施形態１に係るＡ／Ｄ変換装置のシミュレーション結果であって、下位６ビットＡ／Ｄ変換の周波数スペクトルを示すグラフである。
【図１４】実施形態１に係る、下位１２ビットＳＡＲ−ＡＤＣのシミュレーション条件を示す表である。
【図１５】実施形態２に係るＡ／Ｄ変換装置の初期誤差を示す時間波形を示す波形図である。
【図１６】実施形態２に係るＡ／Ｄ変換装置の残留誤差を示す時間波形を示す波形図である。
【図１７】実施形態２に係るＡ／Ｄ変換装置において用いるベイズの追加学習処理を示すフローチャートである。
【図１８】実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、初期学習を用いた予測分布の一例を示すグラフである。
【図１９】実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、学習データＤＴ１を用いた追加学習後の残留誤差を示すグラフである。
【図２０】実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、学習データＤＴ２を用いた追加学習後の残留誤差を示すグラフである。
【図２１】実施形態３に係るＡ／Ｄ変換装置の構成を示すブロック図である。
【図２２】図２１のＡ／Ｄ変換装置におけるテストモード（制御データ取得）処理を示すブロックである。
【図２３】図２１のＡ／Ｄ変換装置におけるＡ／Ｄ変換時のしきい値制御データの生成処理を示すフローチャートである。
【図２４】図２１のＡ／Ｄ変換装置におけるＳＡＲ−ＡＤＣモード（上位ビット変換）処理を示すブロックである。
【図２５】図２１のＡ／Ｄ変換装置におけるＳＦ−ＡＤＣモード（下位ビット変換）処理を示すブロックである。
【図２６】実施形態４に係るＡ／Ｄ変換システムの構成を示すブロック図である。
【図２７】実施形態４の具体例であって、機械学習によるエンコーダ特性を決定するためのシステムの構成を示すブロック図である。
【図２８】図２７のＡ／Ｄ変換装置で用いるバイナリコードからサーモメーターコードに変換する関係の一例を示す表である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２０】
実施形態１．
１−１．まえがき
本実施形態ではマイクロコンピュータ（マイコン）上またはマイコンと同一ボード上に実装される環境を前提とし、マイコンの機能（不揮発性記憶領域等）を利用し、システム的に低電圧高分解能Ａ／Ｄ変換器を実現することを目的としている。提案方式では後述の並列型確率的Ａ／Ｄ変換器（例えば、非特許文献３，４参照）を用いて、しきい値をディジタル的に制御可能なコンパレータを実現する。これをＳＡＲ−ＡＤＣのコンパレータとして用い、事前にテスト信号入力により取得し、マイコンの不揮発性記憶領域に記憶した制御データを用いてコンパレータのしきい値を動的に制御することで、ＳＡＲ−ＡＤＣのＤＡＣ誤差を補正する。また、ノイズが支配的となる下位ビットのＡ／Ｄ変換にはノイズを利用した確率的Ａ／Ｄ変換方式を適用することで、ノイズに埋もれた信号のＡ／Ｄ変換を可能とする。
【００２１】
１−２．確率的Ａ／Ｄ変換
図２は実施形態１に係るＡ／Ｄ変換装置において用いる並列型確率的Ａ／Ｄ変換器（ＳＦ−ＡＤＣ）の構成を示すブロック図である。従来技術に係るフラッシュＡＤＣ（Ｆｌａｓｈ  ＡＤＣ）は参照電圧生成器（抵抗ラダー等）、（２L−１）個のコンパレータ（Lはビット数）及び、サーモメーターコードからバイナリコードに符号化するエンコーダ（Ｔｈｅｒｍｏｍｅｔｅｒ  ｔｏ  Ｂｉｎａｒｙ  Ｅｎｃｏｄｅｒ）を備えて構成される。一方、ＳＦ−ＡＤＣでは、図２に示すように、Ｎ個のコンパレータ５−１〜５−Ｎからなるコンパレータアレイ５と、加算器６とを備えて構成される。
【００２２】
加算器６はＮ個のコンパレータ５−１〜５−Ｎに対し、１を出力したコンパレータの合計数をバイナリコードで出力する機能を持つ。ＳＦ−ＡＤＣはノイズによって信号が増幅される確率共鳴現象（例えば、非特許文献５参照）に基づくＡ／Ｄ変換方式であり、コンパレータの入力換算オフセット電圧をしきい値として利用することを特徴としている。ＳＦ−ＡＤＣにおいて、各コンパレータ５−１〜５−Ｎに発生するオフセット電圧Δｏｆｆ，ｉは個別には予測できないが、集団としての見た場合の統計的性質、すなわち標準偏差や平均値は予測することができる。中心極限値定理により多数のコンパレータ群のオフセット電圧分布はガウス分布に従うと仮定でき、入力電圧Ｖｉｎ、オフセット電圧の標準偏差σｏｆｆとすると、コンパレータが１（ハイレベル）を出力する確率Ｐ（Ｖｉｎ）は以下の式で与えられる（例えば、非特許文献３参照）。
【００２３】
【数１】
0006489605.tif 000002
【００２４】
ただし、オフセット電圧の平均値は０と仮定している。なお、ｅｒｆ（ｙ）は誤差関数（Ｅｒｒｏｒ  Ｆｕｎｃｔｉｏｎ）であり、次式で表される（例えば、非特許文献３，６参照）。
【００２５】
【数２】
0006489605.tif 000003
【００２６】
また、ｎＨは１（ハイレベル）を出力するコンパレータの数であり、図２の加算器６の出力ディジタル信号に対応する。ＳＦ−ＡＤＣでは１を出力したコンパレータの数に応じて出力ディジタル信号が決定される。
【００２７】
図３は図２のＳＦ−ＡＤＣ２３の入出力特性を示すグラフである。オフセット分布がガウス分布に従うと仮定できるため、ＳＦ−ＡＤＣ２３の入出力特性は図３のようにガウス分布の累積分布と全コンパレータ数Ｎの積に等しくなる。
【００２８】
図４は実施形態１において用いるディジタル制御しきい値可変コンパレータ１０の構成を示すブロック図である。図４に示すように、入力ディジタル信号（しきい値データＤｔｈ）と加算器６からの出力を比較し、１ビットに量子化するディジタルコンパレータ１０について考える。ディジタル制御しきい値可変コンパレータ１０は、コンパレータアレイ５と、加算器６と、ディジタルコンパレータ１１とを備えて構成される。
【００２９】
図４に示す構成を用い、コンパレータアレイ５及び加算器６からなるＳＦ−ＡＤＣ２３からの出力信号をディジタルのしきい値Ｄｔｈを用いて１ビットに量子化することで、実効的なしきい値電圧Ｖｔｈ，ｅｆｆがディジタル的に制御可能なコンパレータ１０を実現できる。本実施形態では、以上のようにＳＦ−ＡＤＣ２３とディジタルコンパレータ１１を組み合わせることで、しきい値可変のコンパレータ１０として用い、これをＳＡＲ−ＡＤＣ２３に適用することでＤＡＣ誤差を補正する方式を提案する。
【００３０】
１−３．ＳＦ−ＡＤＣによるＤＡＣ誤差補正．
図５は実施形態１において用いる、サンプルホールド回路を含むｎビット容量Ｄ／Ａ変換器の構成を示す回路図である。Ａ／Ｄ変換装置の内部ＤＡＣ回路３０（図６）は、多くの場合図５に示すようなキャパシタの容量（ＤＡＣ容量）Ｃ０〜Ｃｎ−１とスイッチＳＷ０〜ＳＷ（ｎ−１），ＳＷ（Ｓａｍｐｌｅ）のアレイによって実現される。なお、スイッチＳＷ（Ｓａｍｐｌｅ）は制御信号によりオン又はオフされる。図５のＤＡＣ回路３０はサンプルホールド回路を内蔵する電荷転送型ＤＡＣ回路であって、以下のように動作する（例えば、非特許文献７参照）。
【００３１】
初期状態では、各スイッチスイッチＳＷ０〜ＳＷ（ｎ−１），ＳＷ（Ｓａｍｐｌｅ）をグランドに接続することで各ＤＡＣ容量Ｃ０〜Ｃｎ−１に蓄積されている電荷を放電する。次いで、スイッチＳＷ（Ｓａｍｐｌｅ）をオンとし、その他のスイッチＳＷ０〜ＳＷ（ｎ−１）をそれぞれ入力アナログ電圧Ｖｉｎに接続して、各ＤＡＣ容量Ｃ０〜Ｃｎ−１に対して入力アナログ電圧Ｖｉｎの電荷を転送する。さらに、スイッチＳＷ（Ｓａｍｐｌｅ）をオフとし、入力コード（ディジタル信号）Ｄ０〜Ｄｎ−１の値に応じて対応する各スイッチＳＷ０〜ＳＷ（ｎ−１）を参照電圧Ｖｒｅｆに接続し、又はグランドに接続することで出力信号を得る。すなわち、ＤＡＣ回路３０は入力アナログ電圧Ｖｉｎをサンプルしてホールドするサンプルホールド回路の機能を内蔵しており、入力アナログ電圧Ｖｉｎと、入力コード（ディジタル信号）Ｄ０〜Ｄｎ−１に応じた参照電圧との差を出力信号電圧（ＤＡＣ電圧）Ｖｄａｃとして出力する。容量値Ｃ０〜Ｃｎ−１は通常２のべき乗で重み付けされており、ｉ番目（ｉ＝０，…，ｎ）の容量Ｃｉは次式で表される（例えば、非特許文献７参照）。
【００３２】
【数３】
0006489605.tif 000004
【００３３】
ここで、Ｃｕは単位容量である。また、εｉは製造ばらつきによる容量Ｃｉの相対誤差（ミスマッチ）を表している。なお、直列に接続された容量Ｃｃは容量値をスケーリングするスプリットキャパシタであり、式（３）のｍはスプリットキャパシタを挿入するビットを表している。
【００３４】
本実施形態ではＳＡＲ−Ａ／Ｄ変換器の内部Ｄ／Ａ変換器として図５の回路を差動構成にしたものを使用する。ここでＤ／Ａ変換器の誤差要因として容量ミスマッチと寄生容量を考慮する。過渡的ノイズの影響と対策については後述する。
【００３５】
Ｄ／Ａ変換器の出力電圧をＶｄａｃ、理想的なＤ／Ａ変換器の出力電圧をＶｄａｃ，ｉｄｅａｌとすると、Ｄ／Ａ変換器の誤差ΔＶｄａｃは次式で定義される。
【００３６】
【数４】
0006489605.tif 000005
【００３７】
容量Ｃｉの選択状況によって誤差成分の影響が異なるため、ΔＶｄａｃは入力コード依存性を持つ。これより、ΔＶｄａｃ（Ｄｉｎ）は以下のように入力コードに依存しない成分Ｅｏｆｆと入力コードＤｉに依存する成分Ｅｉ（ｉ＝０，…，ｎ−１）に分けることができる。
【００３８】
【数５】
0006489605.tif 000006
【００３９】
ただし、Ｄｉｎ＝（Ｄｎ−１，…，Ｄ１，Ｄ０）２である。
【００４０】
図６は実施形態１に係る、ＳＦ−Ａ／Ｄ変換器（ＳＦ−ＡＤＣ）を用いたＤＡＣ誤差補正回路の構成を示すブロック図である。上記の誤差をキャンセルするための最適なしきい値制御データＤｔｈの検出は図６のような構成を用いて行うことができる。図６において、ＤＡＣ誤差補正回路は、マルチプレクサ２１と、サンプルホールド回路を有する電荷転送型ＤＡＣ回路（以下、ＤＡＣ回路という。）３０と、ＳＦ−Ａ／Ｄ変換器（ＳＦ−ＡＤＣ）２３と、ディジタルコンパレータ１１と、ＳＡＲロジック回路１２とを備えて構成される。ここで、ＳＡＲロジック回路１２はＳＡＲロジック回路３と同様の構成を有し、入力されるクロックに同期して、ディジタルコンパレータ１１に入力される入力ディジタル値をディジタルしきい値Ｄｔｈと最上位ビットから最下位ビットまで繰り返して逐次比較することで出力ディジタル信号に変換して出力する。
【００４１】
図６において、ＤＡＣ回路３０への入力をマルチプレクサ２１により切り替えられるようにしておき、テストの際には外部からテスト用のディジタル信号（以下、テストデータという。）Ｄｉｎ，ｔｅｓｔを入力する。テストデータＤｉｎ，ｔｅｓｔに対応する理想Ｄ／Ａ変換器の出力電圧Ｖｄａｃ，ｉｄｅａｌを入力アナログ信号とすると（Ｖｉｎ＝Ｖｄａｃ，ｉｄｅａｌ（Ｄｉｎ，ｔｅｓｔ））、ＤＡＣ回路３０の出力電圧Ｖｄａｃは誤差ΔＶｄａｃのみとなる。この誤差ΔＶｄａｃに対するＳＦ−Ａ／Ｄ変換器２３の出力データＤｔｅｓｔをディジタルコンパレータ１１のしきい値データＤｔｈとすることでＤＡＣ回路３０の誤差がキャンセルされる。このようにして検出された制御データＤｔｈを用いて動的にＤＡＣ回路３０の誤差をキャンセルすることで、ＳＡＲ−Ａ／Ｄ変換器の高精度化が可能となる。ただし、このような補正を行う場合、すべての場合のＤ／Ａ変換器の誤差ΔＶｄａｃについて適切なしきい値を設定する必要がある。しかし、式（５）からからわかるように、誤差ΔＶｄａｃは入力コードＤｉｎによって２ｎ通りの値をとる。
【００４２】
本実施形態で想定する環境では前述のディジタル制御しきい値可変コンパレータ１０の制御データは、製造後テスト信号入力によって取得され、マイコンの不揮発性記憶領域に格納される。そして、起動時にＡ／Ｄ変換装置内部のレジスタテーブル（図２１の４１）に読み込まれ参照される。例えばｎ＝１２の場合、２１２＝４０９６通りの場合についてテストと制御データＤｔｈの記憶を行わなければならず現実的でない。そこで、現実的な数のデータから入力データに応じて、動的に最適なＤｔｈを生成する方法が必要となる。
【００４３】
式（５）より、ｉ＝０，…，ｎ−１に対してＥｉ（Ｄｉ）を知ることができればＤＡＣ誤差ΔＶｄａｃ（Ｄｉｎ）求められることがわかる。しかし、Ｅｉ（Ｄｉ）を直接検出することは不可能である。そこで、基準となる入力コードＤｉｎ，ｓｔｄを定め、その時のＤＡＣ誤差からの差分としてＥｉ（Ｄｉ）を検出して記憶する方式を提案する。
【００４４】
基準の入力コードＤｉｎ，ｓｔｄは任意に選択できるが、制御回路の簡単化のため、Ｄｉｎ，ｓｔｄについてＤｉ＝０，（ｉ＝０，…，ｎ−１）、すなわちすべてのビットが０であるとする。このとき式（５）より次式を得る。
【００４５】
【数６】
0006489605.tif 000007
【００４６】
つぎに、次式で表される入力、
【数７】
0006489605.tif 000008
すなわちＤｊのみ１となるような入力Ｄｉｎ，ｊを入力した場合のΔＶｄａｃ（Ｄｉｎ，ｊ）は次式となる。
【００４７】
【数８】
0006489605.tif 000009
【００４８】
これらの差をとることでＤｊ＝１による誤差の情報として次式を得る。
【００４９】
【数９】
0006489605.tif 000010
【００５０】
このように、ｊ番目のビットが１のときの誤差情報をある基準Ｄｉｎ，ｓｔｄからの差分として求め、記憶させることができる。
【００５１】
任意の入力コードＤｉｎに対して誤差を求める場合、前述の操作と逆の操作を行えばよい。具体的にはＤｊ＝１のときにはΔＶｄａｃ（Ｄｉｎ，ｓｔｄ）にＥｊ（１）−Ｅｊ（０）を加算し、Ｄｊ＝０のときには何もしないことで実現できる。これらの操作はディジタル回路によって実現可能である。以上の方式を用いることによって１個の基準ΔＶｄａｃ（Ｄｉｎ，ｓｔｄ）とｎ個の差分Ｅｉ（１）−Ｅｉ（０）のデータだけで２ｎ個のパターンに対して誤差補正を行うことができ、テスト時間及び記憶領域の削減が可能となる。例としてｎ＝１２の場合のテスト入力データを図７に示す。すなわち、図７は実施形態１に係るＡ／Ｄ変換装置において用いるテスト入力コードの一例を示す表である。
【００５２】
１−４．ＳＦ−Ａ／Ｄ変換器による微弱信号検出
低電源電圧で高精度なＡ／Ｄ変換装置を実現する場合、下位ビットのＡ／Ｄ変換では時間的に変化するノイズ成分（熱雑音、フリッカ雑音等）が支配的であり、これらに埋もれた信号に対して分解能を持たせる必要がある。ＳＦ−Ａ／Ｄ変換器を用いてノイズの統計性を利用することで、ノイズレベル以下の信号を検出することができる。
【００５３】
図８は実施形態１に係る、ＳＦ−ＡＤＣによる微弱信号のＡ／Ｄ変換回路の構成を示すブロック図である。すなわち、図８にはノイズに埋もれた微弱信号に対してＡ／Ｄ変換を行う回路の概要を示す。この回路で発生するノイズ（ＤＣ成分含む）はＤＡＣのノイズ、コンパレータのノイズとコンパレータのオフセットである。図８において、Ａ０〜ＡＮはＤＡＣノイズを加算する仮想の加算器である。７は平均化フィルタであり、８はエンコーダである。
【００５４】
図９は各ノイズ成分の分類及び特徴を示す表である。コンパレータのノイズは個々のコンパレータ５−１〜５−Ｎで発生し、互いに無相関である。提案方式では無相関なランダムノイズが信号を増幅する、確率共鳴（Ｓｔｏｃｈａｓｔｉｃ  Ｒｅｓｏｎａｎｃｅ）（例えば、非特許文献５参照）という現象を利用してノイズに埋もれた信号の検出を可能にする。ＳＦ−Ａ／Ｄ変換器はＤＣオフセットをノイズとして扱いこの確率共鳴を利用してＡ／Ｄ変換を行う方式である。
【００５５】
図１０は図８のＡ／Ｄ変換回路において問題となる確率共鳴現象を示すタイミングチャートである。図１０では、確率共鳴現象を利用した信号検出の概要を示す。通常微弱な信号ｓ（ｔ）のみではコンパレータのしきい値を超えることはできない。しかし、微弱な信号にノイズが重畳することで、一定の確率でしきい値を超え、周期的なパルスとして観測することができる。ここで、ノイズｎ（ｔ）はガウス分布に従うと仮定できることから、ノイズに埋もれた信号ｘ（ｔ）＝ｓ（ｔ）＋ｎ（ｔ）の確率密度関数ｐ（ｘ）はノイズの標準偏差をσｎとして、次式で表される。
【００５６】
【数１０】
0006489605.tif 000011
【００５７】
このような信号ｘ（ｔ）をしきい値Ｖｔｈ，ｃｏｍｐを持つコンパレータに入力したとき、１が出力される確率Ｐ（ｘ＞Ｖｔｈ，ｃｏｍｐ）は次式で表される（例えば、非特許文献６参照）。
【００５８】
【数１１】
0006489605.tif 000012
【００５９】
ここで、ｅｒｆ（ｙ）は式（２）で示す誤差関数である。信号にノイズが重畳されることで、一定の確率Ｐ（ｘ＞Ｖｔｈ，ｃｏｍｐ）でしきい値をこえ、その確率から信号のレベルを復元することが可能となる。
【００６０】
このような確率共鳴現象を利用するには出力のノイズが重畳された信号がしきい値を超える確率を観測する必要がある。そのためコンパレータを多数並列化して集合平均をとるか、多数回サンプリングを行って時間平均をとる必要がある。しかし、コンパレータを多数並列化しても実際にはノイズより大きなオフセット電圧があるため、ノイズレベル以下の信号の範囲にしきい値を持つコンパレータの数は著しく制限される。そのため、提案方式では図８のように、同一の入力信号を多数回サンプリングして平均値を演算することで入力信号を時間平均化する平均化フィルタ７を設け、同じ信号に対し多数回サンプリングし、時間平均をとることで分解能を確保する。
【００６１】
平均化フィルタ７の出力コードは信号の大きさに応じた確率を表しているが、絶対値としての信号レベルには対応しない。そのため、この出力コードをそのまま下位ビットのＡ／Ｄ変換結果として出力することはできない。これは式（１１）から分かるようにしきい値をこえる確率がノイズの大きさに依存することに起因している。このため、平均化フィルタの出力を、図８のエンコーダ８によりエンコードして出力する必要がある。なお、図８のエンコーダ８による符号化（エンコード）特性を機械学習により決定する具体例については、第４の実施形態において詳細後述する。
【００６２】
以上のように提案方式では個々のコンパレータ内部で発生する互いに無相関なノイズを利用して、ノイズに埋もれた信号のＡ／Ｄ変換を可能にする。しかし、Ｄ／Ａ変換器で発生するノイズはすべてのコンパレータ５−１〜５−Ｎに共通に入力され、分解能を制限する要因となる。このため、Ｄ／Ａ変換器から発生するノイズは十分低く抑えるか、低域通過フィルタによって十分低減する必要がある。
【００６３】
１−５．シミュレーション検証
本実施形態で提案する方式についてＭＡＴＬＡＢを用いたシステムレベル検証を行った。ここではフルスケール電圧０．５Ｖ、１８ビット分解能を実現するために、上位１２ビットを提案方式を用いたＳＡＲ−Ａ／Ｄ変換器で、下位６ビットをノイズを利用したＳＦ−Ａ／Ｄ変換器によりＡ／Ｄ変換する場合を仮定する。
【００６４】
図１１は実施形態１に係るＡ／Ｄ変換装置のシミュレーション結果であって、アナログ入力電圧と出力コードの誤差との関係を示すグラフである。すなわち、上位１２ビットのＡ／Ｄ変換、すなわちＳＦ−ＡＤＣによるしきい値可変コンパレータを用いたＳＡＲ−ＡＤＣのＤＡＣ誤差補正に関する検証結果を図１１に示す。図１１は差動入力電圧と出力コードの誤差（理想的な出力コードと実際の出力コードの差）の関係を示している。
【００６５】
図１２は実施形態１に係る、上位１２ビットＳＡＲ−ＡＤＣのシミュレーション条件を示す表である。ここでは寄生容量の影響は含めず、ミスマッチのみを考慮している。容量のミスマッチは大きめに設定し、標準偏差値で３．０％とした。図１１より提案方式によってＤ／Ａ変換器の容量ミスマッチによる誤差が補正、出力コードの誤差が低減できていることが確認できる。
【００６６】
図１３は実施形態１に係るＡ／Ｄ変換装置のシミュレーション結果であって、下位６ビットＡ／Ｄ変換の周波数スペクトルを示すグラフである。すなわち、下位６ビットのＡ／Ｄ変換、すなわちノイズを利用したＳＦ−ＡＤＣによる微弱信号のＡ／Ｄ変換に関するシミュレーション結果を図１３に示す。また、図１４は実施形態１に係る、下位１２ビットＳＡＲ−ＡＤＣのシミュレーション条件を示す表である。このとき、ＳＮＤＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ  ａｎｄ  Ｄｉｓｔｏｒｔｉｏｎ  Ｒａｔｉｏ）は３５．２ｄＢとなり、有効ビット数（Ｅｆｆｅｃｔｉｖｅ  Ｎｕｂｍｅｒ  ｏｆ  Ｂｉｔｓ）ＥＮＯＢは次式で計算される。
【００６７】
【数１２】
0006489605.tif 000013
【００６８】
これより、前述のノイズを利用した確率的Ａ／Ｄ変換方式により、ノイズに埋もれた信号に対しても所望の分解能を得られることが確認できた。
【００６９】
１−６．まとめ
以上の第１の実施形態においては、ウェアラブル生体計測センサのための低電圧高分解能Ａ／Ｄ変換方式を説明した。本方式はＳＦ−Ａ／Ｄ変換器によるディジタル制御しきい値可変コンパレータを用いたＳＡＲ−Ａ／Ｄ変換器のＤＡＣ誤差補正技術とノイズを利用したＳＦ−Ａ／Ｄ変換器による微弱信号検出技術からなる。
【００７０】
オフセット電圧を利用したＳＦ−Ａ／Ｄ変換器とディジタルコンパレータを組み合わせることで、しきい値をディジタル的に制御可能なコンパレータを実現できる。本方式ではしきい値制御ためのディジタルコードを事前にテスト信号入力によって検出し、変換の際にそれらの値を用いて動的にしきい値を制御することで、入力コード依存性を持つＤＡＣ誤差を補正する。しきい値制御のディジタルコードの検出は必要最低限の少数のパターンについてのみ行い、実際の変換の際に最適値を動的に発生させることで、テスト工程の負荷と記憶領域の削減を可能にしている。システムレベル検証により、本方式によってＤＡＣ誤差の影響が大きく低減できることを確認した。
【００７１】
ＳＡＲ−Ａ／Ｄ変換器ではノイズの影響により分解能を確保できない下位ビットのＡ／Ｄ変換においては、ノイズの統計性を利用したＳＦ−Ａ／Ｄ変換器による微弱信号Ａ／Ｄ変換方式とオーバーサンプリングによって所望の分解能を達成する。
【００７２】
以上説明したように、提案方式によって、ウェアラブル生体計測センサに要求される低電圧高分解能Ａ／Ｄ変換器の実現が可能となる。具体的には、ＳＦ−Ａ／Ｄ変換器２３と可変レベルディジタルコンパレータ１０により動的にコンパレータ１０のしきい値を制御することで、容量ＤＡＣでのコード選択依存の誤差要因を大幅に低減できる。
【００７３】
なお、本実施形態に係る提案方式では同じ信号に対して同じ入力に対し、多数（Ｎｓ）回サンプリングして平均をとることで、（信号＋ノイズ）がしきい値をこえる確率を求める操作を行っている。本実施形態の例ではこの操作を行い、５００ｋＳｐｓのデータを出力しており、Ｎｓ＝８で平均化している。このようにして得られた５００ｋＳｐｓのデータに対して、図１４のように５００Ｈｚで帯域制限するという形でオーバーサンプリングを行い、共通雑音の影響を低減している。本実施形態中のＳＮＤＲの値もオーバーサンプリングを行った上で算出されている。このことは実施例として所望の分解能を得るために行っているもので、補助的な操作である。前者を「時間平均化」といい、後者を「オーバーサンプリング」と区別することができる。すなわち、ＳＦ−Ａ／Ｄ変換器２３において、「時間平均化」処理は常に必要であるが、「オーバーサンプリング」処理は必ずしも実行する必要はない。
【００７４】
以上説明したように、本実施形態によれば、ＳＦ−Ａ／Ｄ変換器２３（時間平均化も含む）をＳＡＲ−Ａ／Ｄ変換器に適用することで、容量ＤＡＣでの分解能以上の高精度化を達成することができる。また、ＳＡＲ−Ａ／Ｄ変換器での残留誤差もＳＦ−Ａ／Ｄ変換器２３において高分解能でＡ／Ｄ変換することで、トータルでの高精度化を可能とすることができる。なお、実施形態１に係るＡ／Ｄ変換装置において、実施形態２以降の機械学習を一体化して適用してもよい。
【００７５】
実施形態２．
２−１．まえがき
近年の計算資源の進歩により、Ａ／Ｄ変換装置の出力の補正をソフトウェアで容易に行える環境が整ってきた。本実施形態は、高精度逐次比較型ＡＤＣの出力補正アルゴリズムに関するものである。特に本実施形態は、対象となるＡ／Ｄ変換装置の特性を考慮した機械学習による補正法であり、また、経年劣化によるＡ／Ｄ変換装置の特性の変化に伴い、適宜追加学習を行う枠組みも含む。
【００７６】
２−２．ＳＡＲ−Ａ／Ｄ変換器
低消費電力のＡ／Ｄ変換方式としては、図１に示す逐次比較型ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ  ＡＤＣ；ＳＡＲ−ＡＤＣ）が代表的である（例えば、非特許文献８参照）。この方式ではＤ／Ａ変換器と比較器を繰り返し使用し、バイナリサーチアルゴリズムに基づいて最上位ビットＤｎから順に判定を行う。Ｄ／Ａ変換器は多くの場合、図５に示すような容量とスイッチのアレイによって実現される。容量の値は通常２のべき乗で重み付けされており、ｉ番目の容量Ｃｉは次式のようになる。
【００７７】
【数１３】
0006489605.tif 000014
【００７８】
ここで、Ｃｕは単位容量である。また、εｉは製造ばらつきによる容量の２のべき乗からの誤差を表している。
【００７９】
ＳＡＲ−Ａ／Ｄ変換器ではこの２のべき乗からの誤差が分解能を制限する要因の１つとなる。また、高分解能ＳＡＲ−Ａ／Ｄ変換器を実現する場合、容量の値が膨大となるため、通常図５のＣｃのように直列に容量を挿入することで容量値のスケーリングを行うが、この容量Ｃｃの誤差もまた分解能を制限する要因となる。これらの誤差がＤ／Ａ変換器出力に与える影響はスイッチによる容量の選択状況によるため、誤差の影響は上位ビットの判定結果に依存する。
【００８０】
容量の相対誤差は単位容量を大きくすることで低減できるが、集積回路上の占有面積が増大し製造コストが増大するため、高分解能ＳＡＲ−Ａ／Ｄ変換器を実現するためにはこれらの誤差を補正する必要がある。そこで以降でソフトウェアレベルでの補正法について述べる。
【００８１】
２−３．出力誤差補正モデル
以下では、補正モデルの選定及びその学習方法について検討する。ｎビット分解能の高精度ＳＡＲ−Ａ／Ｄ変換器の出力誤差補正には、ｐ個の実際の出力測定値と理想的な出力値（教師信号）のペア（学習データ）を用いる。その学習データｋ＝１，…，ｐを得るため、教師信号
【数１４】
0006489605.tif 000015
に対応したアナログ電圧を高精度Ｄ／Ａ変換器を用いて生成し、その電圧に対するＳＡＲ−Ａ／Ｄ変換器の出力
【数１５】
0006489605.tif 000016
を出力測定値とする。また、教師信号ｔｋと出力測定値ｍｋを十進数表記したものを、それぞれ
【数１６】
0006489605.tif 000017
【数１７】
0006489605.tif 000018
と表す。さらに、考えられる２ｎ通りの学習データに対応する添字集合をＴと表し、添字集合Ｔに対応する学習データの集合を次式とする。
【００８２】
【数１８】
0006489605.tif 000019
【００８３】
２−３−１．回路モデルを考慮した誤差関数
図５で示されるＳＡＲ−ＡＤＣの特性を考慮し、任意の測定値ｍ＝（ｍ０，…，ｍｎ−１）を教師信号に近づける補正関数ｈ（ｍ）として、次式を用いる。
【００８４】
【数１９】
0006489605.tif 000020
【００８５】
ここで、
【数２０】
0006489605.tif 000021
【数２１】
0006489605.tif 000022
【数２２】
0006489605.tif 000023
は、補正関数の調整パラメータであり、便宜上ｗ＝（ｅ，ｆ，g，δ）と表す。式（１４）の第２項は測定値の２のべき乗からの誤差を、第３項はスイッチによる容量の選択状況による誤差を補正するためのものである。また、第４項はＡ／Ｄ変換器の変換結果の大域的な傾向を補正する。
【００８６】
図１５は第２の実施形態に係るＡ／Ｄ変換装置の初期誤差ｍＤ−ｔＤを示す時間波形を示す波形図である。また、図１６は第２の実施形態に係るＡ／Ｄ変換装置の残留誤差ｈ（ｍＤ）−ｔＤを示す時間波形を示す波形図である。
【００８７】
２−３−２．最小二乗法による出力誤差補正
以下では、補正関数の調整パラメータを適切に求めるため、最小二乗法を適用することを考える。ｋ番目の教師信号と出力測定値のペアに対する誤差を
【数２３】
0006489605.tif 000024
と定め、その二乗和を最小化する調整パラメータｗを求めるため、次式の最小化問題を解く。
【００８８】
【数２４】
0006489605.tif 000025
【００８９】
ここで、ｃ１，ｃ２は正規化項の重みである。各変数に対する正規化項を加えることで、パラメータｅ，ｆ，ｇの値が大きくなりすぎることを防ぐ。補正関数の調整パラメータｗ＊＝（ｅ＊，ｆ＊，ｇ＊，δ＊）は次のように解析的に求められる。
【００９０】
【数２５】
0006489605.tif 000026
【００９１】
ここで、Φ，ｄ，Ｉｃは、次のように与えられる。
【００９２】
【数２６】
0006489605.tif 000027
【００９３】
【数２７】
0006489605.tif 000028
【００９４】
【数２８】
0006489605.tif 000029
【００９５】
【数２９】
0006489605.tif 000030
【００９６】
２−３−３．数値実験
提案した補正モデルの評価と最小二乗法による学習の有効性を確かめるため数値実験を行った。実験には１５ビットＳＡＲ−Ａ／Ｄ変換器の動作をシミュレーションして得られた全学習データＤＴを用いた。また、ｃ１＝０．１、ｃ２＝０．０１とした。ここで、調整パラメータｗ＊を用いて補正を行った後の出力測定値
【数３０】
0006489605.tif 000031
の平均誤差を、以下の式を用いて評価した。
【００９７】
【数３１】
0006489605.tif 000032
【００９８】
また、補正前の誤差ｅ０は調整パラメータをｗ＝０とすることで評価した。実験の結果、補正前の出力平均誤差ｅ０が５．０８ＬＳＢであるのに対し、補正後の出力平均誤差
【数３２】
0006489605.tif 000033
が０．８６ＬＳＢであり、１．０ＬＳＢ以下に抑えられていることが確認できた。
【００９９】
さらに、この方法により求まる補正関数の汎化性を調べるため、全学習データＤＴに対して１０分割交差検証（１０−ｆｏｌｄ  Ｃｒｏｓｓ  Ｖａｌｉｄａｔｉｏｎ）（例えば、非特許文献１０参照）を行った。その結果、安定した出力誤差補正が行えていることを確認した。
【０１００】
２−４．ベイジアンモデルを用いた追加学習
以下では、ＳＡＲ−Ａ／Ｄ変換器の実際の製造状況と使用状況を想定した学習方法を提案する。ＳＡＲ−Ａ／Ｄ変換器を組み込んだ製品を製造する際には、それぞれの製品に対して補正を行う。また、その製品を使用するにつれて生じる経時変化に対しても補正を行う必要がある。本実施形態ではこの二つのケースに対応した補正関数の学習方法を考えるが、本実施形態では製品製造時の補正に焦点を当てる。
【０１０１】
ＳＡＲ−Ａ／Ｄ変換器の学習に必要な出力測定値は対象のＳＡＲ−ＡＤＣを用いて測定する必要があるが、熱雑音などの影響を抑えるために、その測定結果を時間平均する必要がある。そのため、すべての教師信号に対する出力測定値を測定することは現実的ではなく、限定した学習データで学習を行う必要がある。従って、学習に用いる学習データを適切に選択しながら追加学習を行う方法を提案する。
【０１０２】
また、補正対象のＳＡＲ−Ａ／Ｄ変換器の高分解能化に伴い、熱雑音などの影響で高精度ＤＡＣの出力の信頼性が低くなり、教師信号にも誤差が含まれると考えられる。そのため、次節で述べるベイズ線形回帰で求められる予測分布を用いて追加データの選択を行う。
【０１０３】
２−５．ベイズ線形回帰
補正関数として２−３節と同様の式（１５）を用いて、ベイズ推定を用いた線形回帰を行うことを考える。まず、下位ビットの信頼性が低いことから、教師信号が正規分布Ｎ（ｔ｜ｈ（ｍ），β−１）に従うものと仮定する。また、ｈ（ｍ）の調整パラメータの事前分布は次式の正規分布であると仮定する。
【０１０４】
【数３３】
0006489605.tif 000034
【０１０５】
このとき、学習データの集合ＤＴに対応するｗの事後分布ｐ（ｗ｜ＤＴ）をｗに関して最大化することで、次式を得る。
【０１０６】
【数３４】
0006489605.tif 000035
【数３５】
0006489605.tif 000036
【数３６】
0006489605.tif 000037
【０１０７】
ここで、ΦＴは、その行が
【数３７】
0006489605.tif 000038
からなる行列を表し、ｄＴは、その要素が
【数３８】
0006489605.tif 000039
である縦ベクトルを表す。さらに、このときのｔの予測分布は次式で表される。
【０１０８】
【数３９】
0006489605.tif 000040
【数４０】
0006489605.tif 000041
【０１０９】
２−４−２．追加学習
追加学習は、２−４−１節で述べたベイズ線形回帰のアプローチを用いることでも実現可能である。本節では、それまでに学習した学習データに対する予測分布を用いて次に学習する学習データを選ぶことを考える。第ｌ回目の追加学習に用いる学習データ集合を
【数４１】
0006489605.tif 000042
とし、ｌ＝０として、まず、ｎ０個のデータ
【数４２】
0006489605.tif 000043
を用いて初期学習を行い、その後ｌｍａｘ回追加学習を行う。
【０１１０】
図１７は実施形態２に係るＡ／Ｄ変換装置において用いるベイズの追加学習処理を示すフローチャートである。当該追加学習処理は、図１７に示すように、ステップＳ１〜Ｓ５の処理を含む。
【０１１１】
ここで、追加データの選択方法として、予測分布を用いた方法を提案する。各追加学習での追加データ数はすべて同じ
【数４３】
0006489605.tif 000044
とし、ｌ反復後の次式の予測分布を用いて以下のように行う。
【０１１２】
【数４４】
0006489605.tif 000045
【０１１３】
Ｔをν個の区間
【数４５】
0006489605.tif 000046
に分割する。それぞれの区間からｎｖ個の追加学習データを選択する。その際、まず、その候補として、各区間からｎｖのｓｎ倍のデータを一様ランダムに選択し、その中でｔの分散σ２が大きい上位ｎｖ個を追加学習データとする。また、対応する集合Ｔｌ＋１と表す。この方法をベイズ選択法（Ｂａｙｅｓ）と呼ぶ。また、比較のため、未選択の学習データ中から一様ランダムに選択する方法も考え、この方法をランダム選択法（Ｒａｎｄｏｍ）と呼ぶ。
【０１１４】
２−４−３．数値実験
提案した追加学習法の有効性を比較するために数値実験を行った。２−３−３節と同様に、実験には１５ビットのＳＡＲ−Ａ／Ｄ変換器をシミュレーションして得られたモデルを使用し、初期学習データ集合Ｔ０は全学習データ集合Ｔから一様ランダムにｎ０＝２００個選択する。また、ｎｖ＝１００、ν＝４、ｓｎ＝１０、ｃ１＝０．１、ｃ２＝０．０１、ｌｍａｘ＝８とする。
【０１１５】
図１８は実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、初期学習を用いた予測分布の一例を示すグラフである。すなわち、一様ランダムに選択した２００点の学習データを用いて得られた予測分布での各ｍに対する予測分布の例を図１８に示す。図中の点が学習に用いた出力測定値それぞれの十進数表現ｍＤを示し、帯が予測分布の分散を示す。
【０１１６】
次に、異なる１５ビットのＳＡＲ−Ａ／Ｄ変換器を想定して得られた３つの学習データ集合に対し、２つの提案法をそれぞれ１０試行行った。
【０１１７】
図１９は実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、学習データＤＴ１を用いた追加学習後の残留誤差を示すグラフである。また、図２０は実施形態２に係るＡ／Ｄ変換装置のシミュレーション結果であって、学習データＤＴ２を用いた追加学習後の残留誤差を示すグラフである。これは、各追加学習後の全学習データ集合に対する１０試行平均出力誤差及びその標準偏差を、提案法（Ｂａｙｅｓ）、（Ｒａｎｄｏｍ）それぞれについて図示したものである。
【０１１８】
その結果、追加学習の反復ごとに出力誤差が減少し、４反復程度で（Ｒａｎｄｏｍ）、（Ｂａｙｅｓ）の両手法で誤差ｅｗが１ＬＳＢを下回り、全学習データを用いたときの精度に近いレベルでの補正が行われていることが分かる。また、実験に用いた３種類の学習データ集合のいずれに対しても、（Ｂａｙｅｓ）が（Ｒａｎｄｏｍ）に比べ出力誤差の低減能力が高く、予測分布の情報を用いる優位性も確認できた。
【０１１９】
２−５．まとめ
本実施形態では、低消費電力高分解能ＳＡＲ−Ａ／Ｄ変換器の変換精度向上のために、Ａ／Ｄ変換器の特性を考慮した補正関数を導出し、その関数のパラメータの設定方法を説明した。さらにＡ／Ｄ変換器の実際の使用状況の観点から、提案法をベイズ線形回帰を用いた追加学習手法も示した。その追加学習時、予測分布に基づいたデータ選択を行うことで、限られた学習データでの学習においても平均誤差を１ＬＳＢ以下に抑えられる。
【０１２０】
実施形態３．
図２１は実施形態３に係るＡ／Ｄ変換装置の構成を示すブロック図である。実施形態３に係るＡ／Ｄ変換装置は、第１の実施形態に係るＡ／Ｄ変換装置と、第２の実施形態に係るＡ／Ｄ変換装置とを備えたことを特徴としている。図２１において、実施形態３に係るＡ／Ｄ変換装置は、以下の構成要素を備えて構成される。なお、第１及び第２の実施形態と同様の構成要素については同一の符号を付している。
（１）サンプルホールド回路を内蔵する電荷転送型ＤＡＣ回路３０；
（２）コンパレータアレイ５及び加算器６からなるＳＦ−Ａ／Ｄ変換器２３；
（３）平均化フィルタ７；
（４）エンコーダ８；
（５）ＳＡＲ−Ａ／Ｄ変換器補正用ディジタルコンパレータ１１；
（６）ＳＡＲロジック回路１２；
（７）出力ディジタル信号を一時的に格納して外部回路に出力する出力レジスタ１３；
（８）テストイネーブル信号がテストモードを示すとき、端子Ａに入力されるテスト入力データＤｉｎを入力してＤ／Ａ変換器３０に出力する一方、テストイネーブル信号が非テストモードを示すとき、端子Ｂに入力される出力データＤｏｕｔを入力してＤ／Ａ変換器３０に出力するマルチプレクサ２１；
（９）Ｄ／Ａ変換器３０のために必要な所定の参照電圧を発生してＤ／Ａ変換器３０に出力する参照電圧発生器３１；
（１０）モード制御信号に基づいて、入力されるデータを端子Ａ，Ｂ，Ｃのいずれかに出力するマルチプレクサ３２；ここで、テストモードのときは端子Ｃに出力し、ＳＡＲ−ＡＤＣモードのときは端子Ａに出力し、ＳＦ−ＡＤＣモードのときは端子Ｂに出力する；
（１１）外部回路から入力されるエンコーダ８用のしきい値データを一時的に格納してエンコーダ８に出力するレジスタテーブル３３；
（１２）外部回路から入力されるディジタルしきい値データ（誤差データ）を一時的に格納してディジタルしきい値発生器４２に出力するレジスタテーブル４１；
（１３）レジスタテーブル４１からのデータに基づいてディジタルしきい値を発生してディジタルコンパレータ１１に出力するディジタルしきい値発生器４２；
（１４）外部回路からの基準クロックに基づいて内部回路用のクロックＣＬＫを発生してコンパレータアレイ５、ＳＡＲロジック回路１２、コントロールロジック回路５２に出力するクロック発生器５１；
（１５）クロックＣＬＫに基づいてモード制御信号を発生してマルチプレクサ３２及びディジタルしきい値発生器４２に出力するコントロールロジック回路５２。
【０１２１】
本実施形態に係るＡ／Ｄ変換装置においては、以下の手順でＡ／Ｄ変換処理を行う。
（１）事前処理であるテストモード処理において、制御データを取得する（図２２）。
（２）入力される入力アナログ電圧をサンプルホールドする。ここで、しきい値ＤｔｈとしてＤｔｈ，ｓｔｄを用いる。
（３）ＳＡＲ−ＡＤＣモード（上位ビット変換）処理を行う（図２４）。
（４）ＤＡＣ回路３０からの出力データを保持し、ＳＡＲロジック回路１２からの出力データを保持状態にする。
（５）上位ビットのＡ／Ｄ変換データを出力レジスタ１３に出力して保持する。
（６）ＳＦ−ＡＤＣモード（下位ビット変換）処理を行う（図２５）。
（７）エンコーダ８からの出力データを保持して出力レジスタ１３に出力する。
（８）出力レジスタ１３から、上位ビット変換データ及び下位ビット変換データからなる出力ディジタル信号を出力する。
【０１２２】
図２２は図２１のＡ／Ｄ変換装置におけるテストモード（制御データ取得）処理を示すブロックである。図２２において、テストモードでは、マルチプレクサ２１、ＤＡＣ回路３０、ＳＦ−Ａ／Ｄ変換器２３、及びマルチプレクサ３２が動作する。マルチプレクサ２１はテストイネーブル信号に基づいて端子Ａを選択し、マルチプレクサ３２はモード制御信号に基づいて端子Ｃを選択する。差動入力アナログ電圧ＶｉｎがＤＡＣ回路３０に入力される。一方、外部回路からのテスト入力データＤｉｎ，ｔｅｓｔはマルチプレクサ２１の端子Ａを介してＤＡＣ回路３０に入力されて、アナログ入力電圧Ｖｉｎと、テスト入力データＤｉｎ，ｔｅｓｔに応じた参照電圧との差がＤ／Ａ変換された後ＳＦ−Ａ／Ｄ変換器２３に入力される。ＳＦ−Ａ／Ｄ変換器２３は入力アナログ電圧Ｖｉｎをテスト入力データＤｉｎ，ｔｅｓｔをしきい値データとして用いて確率的Ａ／Ｄ変換した後、マルチプレクサ３２を介してテスト出力データＤｔｅｓｔとして出力される。
【０１２３】
図２２のテストモード処理では、テスト入力データＤｉｎに対しＶｉｎ＝Ｖｄａｃ，ｉｄｅａｌ（Ｄｉｎ）とすると、ＤＡＣ回路３０の出力ＤＡＣ電圧Ｖｄａｃは誤差ΔＶｄａｃ（Ｄｉｎ）を有する。このときのＳＦ−Ａ／Ｄ変換器２３の出力データＤｔｅｓｔが誤差に対応する。ここで、Ｄｔｈ＝ＤｔｅｓｔとするとＤＡＣ回路３０内のＤ／Ａ変換器の誤差がキャンセルされる。実際には、ＤＡＣ誤差をキャンセルするしきい値Ｄｔｈを以下に示すように動的に生成する。
【０１２４】
図２３は図２１のＡ／Ｄ変換装置におけるＡ／Ｄ変換時のしきい値制御データの生成処理を示すフローチャートである。図２３において、ｉ＝ｎ−１，ｎ−２，…，０であり、図２３の処理では、ｉ＝ｊのときのしきい値を生成する処理を示す。当該処理はステップＳ１１〜Ｓ１４の処理を含む。初期状態では、次式で表される。
【０１２５】
Ｄｔｈ（ｎ−１）＝Ｄｔｈ，ｓｔｄ＋Ｄｔｈ，ｎ−１
【０１２６】
当該処理では、テストモードでの処理とは逆の処理を、Ａ／Ｄ変換時において、次式について動的に実行することでしきい値制御データＤｔｈ，ｊを生成する。次式は上述のＥｊ（１）−Ｅｊ（０）に対応する。
【０１２７】
Ｄｔｈ，ｊ
＝Ｄｔｅｓｔ（ΔＶｄａｃ（Ｄｉｎ，ｊ）−Ｄｔｅｓｔ（ΔＶｄａｃ（Ｄｉｎ，ｓｔｄ））
【０１２８】
具体的には、各判定ステップ毎にしきい値制御データＤｔｈ，ｊを、ｉ＝ｎ−１（ＭＳＢ）からｉ＝０（ＬＳＢ）まで繰り返して計算する。なお、図２３のＳ１１において、Ｄｔｈ１（ｊ）とＤｔｈ０（ｊ）の２つを計算しているが、この計算に伴うレイテンシがＳＡＲ−ＡＤＣモードの各判定ステップ（図２３のＳ１２に相当）で用いるしきい値Ｄｔｈ（ｊ）の動的生成を速やかに行うためである。
【０１２９】
図２４は図２１のＡ／Ｄ変換装置におけるＳＡＲ−ＡＤＣモード（上位ビット変換）処理を示すブロックである。図２４において、マルチプレクサ２１はテストイネーブル信号に基づいて端子Ｂを選択し、マルチプレクサ３２はモード制御信号に基づいて端子Ａを選択する。上述のように生成されたしきい値制御データＤｔｈ，ｊは誤差データとしてディジタルしきい値発生器４２に供給され、ディジタルしきい値発生器４２は誤差データに基づいてディジタルしきい値を発生してディジタルコンパレータ１１に出力する。ここで、ＤＡＣ回路３０、ＳＦ−ＡＤＣ、マルチプレクサ３２、ディジタルコンパレータ１１、ＳＡＲロジック回路１２及びマルチプレクサ２１からなる、「ディジタルしきい値が制御されたＳＦ−Ａ／Ｄ変換装置」において、入力アナログ電圧Ｖｉｎに対して上位ビットのＡ／Ｄ変換が実行され、ＳＡＲロジック回路１２からの出力ディジタル信号は出力レジスタ１３を介して出力される。
【０１３０】
図２５は図２１のＡ／Ｄ変換装置におけるＳＦ−ＡＤＣモード（下位ビット変換）処理を示すブロックである。図２５において、マルチプレクサ３２はモード制御信号に基づいて端子Ｂを選択する。入力アナログ電圧ＶｉｎはＤＡＣ回路３０に入力されてＤ／Ａ変換された後、ＳＦ−Ａ／Ｄ変換器２３によりＡ／Ｄ変換され、平均化フィルタ７で平均化され、エンコーダ８により符号化されて出力レジスタ１３を介して出力される。
【０１３１】
以上説明したように、本実施形態によれば、テストモードにおいてしきい値制御データを取得した後、上位ビットに対してＳＡＲ−ＡＤＣモードでＡ／Ｄ変換し、下位ビットに対してＳＦ−ＡＤＣモードでＡ／Ｄ変換することにより、従来技術に比較して高精度でＡ／Ｄ変換することができる。
【０１３２】
実施形態４．
図２６は実施形態４に係るＡ／Ｄ変換システムの構成を示すブロック図である。図２６において、実施形態４に係るＡ／Ｄ変換システムは、センサ７０とサーバ装置８０とを備えて構成され、センサ７０とサーバ装置８０とは互いに有線通信回線又は無線通信回線を介して接続される。実施形態４では、機械学習結果に基づき、容量ＤＡＣの誤差（製造バラツキ、寄生素子などにより起因）をディジタル的に補正するときに、容量ＤＡＣの誤差のＡ／Ｄ変換の補正をセンサ７０内のＡ／Ｄ変換器内部のみならず、外部のサーバ装置８０でも補正可能とすることにより、Ａ／Ｄ変換器の小型化及び低電力化を図ることを目的としている。
【０１３３】
図２６において、センサ７０は、Ａ／Ｄ変換器７１と、補正パラメータ記憶部７２と、簡易補正処理部７３と、送受信部７４と、テストデータ生成部７５とを備えて構成される。また、サーバ装置８０は、送受信部８１と、高度補正処理部８２と、補正パラメータ推定処理部８３とを備えて構成される。本実施形態に係るＡ／Ｄ変換システムは、センサ７０で簡易補正処理を行う一方、サーバ装置８０で高度補正処理を行うことを特徴としている。
【０１３４】
ここで、簡易補正処理とは具体的には第１の実施形態に係るＳＦ−ＡＤＣによるＤＡＣ誤差補正であり、また、高度補正処理とは、第２の実施形態に係る最小二乗法又はベイジアンモデルによる補正処理である。ただし、これらは実証実験で想定する一例であり、消費電力を考慮したセンサ側の計算能力によっては、高度補正処理の一部（例えば簡単な加減算等）をセンサ側に実装することも可能である。
【０１３５】
図２６の実施形態では、機械学習時において、破線で示すように、サーバ装置８０からの指示信号に基づいて、センサ７０のテストデータ生成部７５がテストデータを生成してＡ／Ｄ変換器７１に入力し、その出力データをサーバ装置８０の補正パラメータ推定処理部８３に送信する。補正パラメータ推定処理部８３はこれに基づいて補正パラメータを推定して、センサ７０の補正パラメータ記憶部７２に記憶させて実使用時の補正パラメータとして簡易補正処理部７３で用いる。なお、補正パラメータとしては、例えば後述するエンコーダ８の特性等である。次いで、実使用時において、Ａ／Ｄ変換器７１は入力アナログ電圧ＶｉｎをＡ／Ｄ変換し、その結果を簡易補正処理部７３に出力して補正した後、サーバ装置８０の高度補正処理部８２に送り、高度補正処理を行った後、出力ディジタル信号として出力する。
【０１３６】
以上説明したように、本実施形態によれば、容量ＤＡＣの誤差の補正を例えばセンサ７０のＡ／Ｄ変換器内部だけでなく、例えば外部回路であるサーバ装置８０等でも可能とすることにより、例えばセンサ７０などのＡ／Ｄ変換器本体の小型化、低消費電力化を図ることができる。
【０１３７】
図２７は実施形態４の具体例であって、機械学習によるエンコーダ特性を決定するためのシステムの構成を示すブロック図である。図２７において、センサ７０は、ＳＦ−Ａ／Ｄ変換器２３と、平均化フィルタ７と、レジスタテーブル３３を有するエンコーダ８と、例えばアンテナ７４ａを有する送受信部７４とを含んで構成される。また、サーバ装置８０は、例えばアンテナ８１ａを有する送受信部８１と、サーバ処理部８４とを含んで構成される。ここで、サーバ処理部８４は、例えば、図２６の高度補正部８２及び補正パラメータ推定補正部８３を含む。
【０１３８】
図２７のシステムは以下のように動作する。
（１）テスト信号をセンサ７０のＳＦ−Ａ／Ｄ変換器２３に入力して、Ａ／Ｄ変換値を平均化フィルタ７及びエンコーダ８を用いて処理を行う。
（２）Ａ／Ｄ変換後の出力コードを送受信部７４から、サーバ装置８０の送受信部８１を介してサーバ処理部８４に送信する。
（３）サーバ処理部８４は、Ａ／Ｄ変換後の出力コードの誤差を評価してエンコーダ８における最適なしきい値を推定する。
（４）送受信部８１は、上記推定された最適なしきい値をセンサ７０のレジスタテーブル３３に送信して格納して、エンコーダ８での符号化に適用する。
（５）当該システムでは、以上のステップ（１）〜（４）の処理を繰り返して、Ａ／Ｄ変換の誤差を最小化する。
【０１３９】
図２８は図２７のＡ／Ｄ変換装置で用いるバイナリコードからサーモメーターコードに変換する関係の一例を示す表である。本実施形態では、Ａ／Ｄ変換値（理想値）Ｖａｌｕｅ＿ｉｄｅａｌ、Ａ／Ｄ変換値（実際値）Ｖａｌｕｅ＿ｍｅａｎｓ、及び誤差Ｅｒｒｏｒについて、次式のようにモデル化することができる。
【０１４０】
【数４６】
0006489605.tif 000047
【０１４１】
【数４７】
0006489605.tif 000048
【０１４２】
【数４８】
0006489605.tif 000049
【０１４３】
ここで、Ｄｉ，ｉｄｅａｌはＡ／Ｄ変換器の理想出力バイナリコードであり、Ｄｉ，ｍｅａｓはＡ／Ｄ変換器の実際の出力バイナリコードであり、Ｔｉ，ｉｄｅａｌはＤｉ，ｉｄｅａｌの下位ｋビットを温度計コードに変換したものであり、Ｔｉ，ｍｅａｓは実際の出力下位ｋビットを温度計コードに変換したものである。また、Ｅｉ，ｉは実際の測定でのバイナリコードの重みであり、Ｅｉ，ｊは判定済みビット依存性を示す。さらに、ＥＴ，ｉは実際の温度計コードの場合の誤差（理想値からの誤差）であり、Δｉｄｅａｌは理想出力バイナリコードの量子化誤差であり、Δｎｏｎｉｄｅａｌは実際の出力バイナリコードの量子化誤差である。なお、ｐは試行番号であり、Ｐは総試行回数である。
【０１４４】
ここで、式（２４）の誤差を機械学習で最小化することで、Ａ／Ｄ変換の精度を高めることができる。なお、式（２４）の代わりに、実施形態２の式（１５）と類似する次式
【数４９】
0006489605.tif 000050
を用いても良い。
【０１４５】
各実施形態において、上位ｎビットのＡ／Ｄ変換については（ｎは２以上の整数）、ＳＡＲ−Ａ／Ｄ変換器を用いてバイナリサーチによりＡ／Ｄ変換を行うので、２のべき乗からの誤差（式（２２）の第１項、式（２３）の第１項についての誤差）について考慮し、機械学習方法については実施形態２に係る方法により誤差補正を行う。また、上位ｋビットのＡ／Ｄ変換については（ｋは２以上の整数）、並列比較のエンコードにより行い、ＳＦ−Ａ／Ｄ変換器の出力（下位ｋビット）は外部のサーバ装置８０でバイナリコードからサーモメーターコードに変換して誤差を評価する。
【０１４６】
以上の実施形態によれば、機械学習結果に基づき、容量ＤＡＣの誤差（製造バラつき，寄生素子起因）をディジタル的に補正（ＡＤＣの外部での処理でも可能）することで、従来技術に比較して、高精度でＡ／Ｄ変換することができる。
【産業上の利用可能性】
【０１４７】
以上詳述したように、本発明に係るＡ／Ｄ変換装置によれば、逐次比較Ａ／Ｄ変換器に対して確率的Ａ／Ｄ変換を適用してＡ／Ｄ変換装置を構成することで、従来技術に比較して高い精度を有するＡ／Ｄ変換装置を提供できる。
【符号の説明】
【０１４８】
１…サンプルホールド回路、
２…コンパレータ、
３…ＳＡＲロジック回路、
４…Ｄ／Ａ変換器（ＤＡＣ）、
５−１〜５−Ｎ…コンパレータ、
６…加算器、
７…平均化フィルタ、
８…エンコーダ、
１０…ディジタル制御しきい値可変コンパレータ、
１１…ディジタルコンパレータ
１２…ＳＡＲロジック回路、
１３…出力レジスタ、
２１…マルチプレクサ、
２３…ＳＦ−Ａ／Ｄ変換器（ＳＦ−ＡＤＣ）、
３０…ＤＡＣ回路、
３１…参照電圧発生器、
３２…マルチプレクサ、
３３…レジスタテーブル、
４１…レジスタテーブル、
５１…クロック発生器、
５２…コントロールロジック回路、
７０…センサ、
７１…Ａ／Ｄ変換器、
７２…補正パラメータ記憶部、
７３…簡易補正処理部、
７４…送受信部、
７４ａ…アンテナ、
７５…補正信号生成部、
８０…サーバ装置、
８１…送受信部、
８１ａ…アンテナ、
８２…高度補正処理部、
８３…補正パラメータ推定処理部、
８４…サーバ処理部、
Ｃ０〜Ｃｎ−１…キャパシタの容量、
ＳＷ０〜ＳＷ（ｎ−１）、ＳＷ（Ｓａｍｐｌｅ）…スイッチ。
【図１】
0006489605.tif 000051
【図２】
0006489605.tif 000052
【図３】
0006489605.tif 000053
【図４】
0006489605.tif 000054
【図５】
0006489605.tif 000055
【図６】
0006489605.tif 000056
【図７】
0006489605.tif 000057
【図８】
0006489605.tif 000058
【図９】
0006489605.tif 000059
【図１０】
0006489605.tif 000060
【図１１】
0006489605.tif 000061
【図１２】
0006489605.tif 000062
【図１３】
0006489605.tif 000063
【図１４】
0006489605.tif 000064
【図１５】
0006489605.tif 000065
【図１６】
0006489605.tif 000066
【図１７】
0006489605.tif 000067
【図１８】
0006489605.tif 000068
【図１９】
0006489605.tif 000069
【図２０】
0006489605.tif 000070
【図２１】
0006489605.tif 000071
【図２２】
0006489605.tif 000072
【図２３】
0006489605.tif 000073
【図２４】
0006489605.tif 000074
【図２５】
0006489605.tif 000075
【図２６】
0006489605.tif 000076
【図２７】
0006489605.tif 000077
【図２８】
0006489605.tif 000078