(57)【特許請求の範囲】
【請求項１】
電源装置であって、
１次巻線および第１および第２の２次巻線を含む変圧器と、
前記１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を前記１次巻線に印加する発振部と、
前記第１および第２の２次巻線のそれぞれに対応する負荷に供給される電圧の大きさに関連付けられた信号を検出する第１および第２の電圧検出部と、
前記第１の２次巻線と対応する出力端との間、および、前記第２の２次巻線と対応する出力端との間の少なくとも一方に設けられ、入力される電圧を連続的に昇圧または降圧可能に構成される電圧変換部と、
前記第１の電圧検出部の検出結果に基づいて、前記発振部における前記スイッチング素子のスイッチング動作を制御する第１の制御手段と、
前記第２の電圧検出部の検出結果に基づいて、前記電圧変換部による電圧の昇圧または降圧を制御する第２の制御手段とを備え、
前記電圧変換部は、電力を消費することで入力される電圧を降圧する第１の構成を含み、
前記第１の構成は、電界効果トランジスタを含み、
前記第２の２次巻線に対応する負荷に供給される電圧は、他の２次巻線に対応する負荷に供給される電圧以下であって、
前記電源装置は、前記第２の２次巻線に対応する負荷にのみ電力を供給する第１のモードを有し、
前記第２の制御手段は、前記第１のモードにおいて、前記電界効果トランジスタのゲートにしきい値電圧より大きい電圧を印加する、電源装置。
【請求項２】
前記第１および第２の２次巻線とそれぞれ電気的に接続されるとともに、対応する２次巻線に誘起される交流電圧を整流するための第１および第２の整流部をさらに備え、
前記電圧変換部は、前記第１の整流部と前記第１の電圧検出部との間、および、前記第２の整流部と前記第２の電圧検出部との間の少なくとも一方に設けられる、請求項１に記載の電源装置。
【請求項３】
前記第２の制御手段は、前記第２の電圧検出部の検出結果と、予め定められた値との差分に応じて、前記第１の構成で消費される電力を調節する、請求項１または２に記載の電源装置。
【請求項４】
前記第２の制御手段は、前記電界効果トランジスタの線形領域において、前記第２の電圧検出部の検出結果と予め定められた値との差分に応じた電圧を前記電界効果トランジスタのゲートに印加する、請求項３に記載の電源装置。
【請求項５】
前記第２の制御手段は、前記第２の２次巻線に接続される負荷に基づいて、前記第２の２次巻線に対応する負荷に流れる電流がゼロのときの、前記電界効果トランジスタのゲートに印加する電圧を設定する、請求項４に記載の電源装置。
【請求項６】
前記電圧変換部は、第２のスイッチング素子を含み、
前記第２の制御手段は、前記第２の電圧検出部の検出結果と予め定められた値との差分に基づいて、前記第２のスイッチング素子のデューティー比を設定する、請求項１または２に記載の電源装置。
【請求項７】
前記第１の２次巻線の出力電圧間に逆接続されるツェナーダイオードをさらに備える、請求項１〜６のいずれか１項に記載の電源装置。
【請求項８】
電源装置を備える画像形成装置であって、
前記電源装置は、
１次巻線および第１および第２の２次巻線を含む変圧器と、
前記１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を前記１次巻線に印加する発振部と、
前記第１および第２の２次巻線のそれぞれに対応する負荷に供給される電圧の大きさに関連付けられた信号を検出する第１および第２の電圧検出部と、
前記第１の２次巻線と対応する出力端との間、および、前記第２の２次巻線と対応する出力端との間の少なくとも一方に設けられ、入力される電圧を連続的に昇圧または降圧可能に構成される電圧変換部と、
前記第１の電圧検出部の検出結果に基づいて、前記発振部における前記スイッチング素子のスイッチング動作を制御する第１の制御手段と、
前記第２の電圧検出部の検出結果に基づいて、前記電圧変換部による電圧の昇圧または降圧を制御する第２の制御手段とを含み、
前記電圧変換部は、電力を消費することで入力される電圧を降圧する第１の構成を含み、
前記第１の構成は、電界効果トランジスタを含み、
前記第２の２次巻線に対応する負荷に供給される電圧は、他の２次巻線に対応する負荷に供給される電圧以下であって、
前記電源装置は、前記第２の２次巻線に対応する負荷にのみ電力を供給する第１のモードを有し、
前記第２の制御手段は、前記第１のモードにおいて、前記電界効果トランジスタのゲートにしきい値電圧より大きい電圧を印加する、画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、電源装置に関し、より特定的には、２次巻線を複数有するトランスを含むスイッチング電源装置に関する。
【背景技術】
【０００２】
２次巻線を複数有するトランスを含む複数出力型スイッチング電源には、簡易な構成を実現するために、特定の出力のみ一定電圧となるようにフィードバック制御を行なうものがある。しかしながら、定電圧制御されていない電源系統の出力電圧は、当該出力または他の電源系統の出力に接続される負荷の変動に伴い、変動してしまうクロスレギュレーションが生じることが知られている。
【０００３】
特開平０９−０９３９２４号公報（特許文献１）は、クロスレギュレーションを抑制する技術に関し、リレーの接点を３端子レギュレータの入力端子、出力端子間に並列接続し、フィードバック制御されていない出力電圧が許容値を超えて低下したとき、３端子レギュレータを短絡することで、３端子レギュレータでの電圧降下量だけ出力電圧を回復させる構成を開示する。
【０００４】
特開平０７−０１１７９０号公報（特許文献２）は、フィードバック制御されるエンジン制御用電圧（５Ｖ）が、フィードバック制御されないエンジン駆動用電源（１２Ｖ）の負荷変動によって変動することを防ぐ技術に関し、画像記録制御手段からの制御信号に基づいて、多出力電源手段の電圧を切り換える電圧切換手段を有する構成を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−０９３９２４号公報
【特許文献２】特開平０７−０１１７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示される技術は、３端子レギュレータによる電圧降下を行なうか否かの制御しかできないため、フィードバック制御されない出力電圧の細やかな制御を行なうことはできない。
【０００７】
また、特許文献２に開示される技術は、そもそもフィードバック制御されない出力電圧の変動（クロスレギュレーション）を抑制する構成については何ら開示されていない。
【０００８】
本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、複数出力型スイッチング電源装置において、従来よりも精度よくクロスレギュレーションを抑制することができる電源装置を提供することである。
【課題を解決するための手段】
【０００９】
電源装置は、１次巻線および第１および第２の２次巻線を含む変圧器と、１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を１次巻線に印加する発振部と、第１および第２の２次巻線のそれぞれに対応する負荷に供給される電圧の大きさに関連付けられた信号を検出する第１および第２の電圧検出部と、第１の２次巻線と対応する出力端との間、および、第２の２次巻線と対応する出力端との間の少なくとも一方に設けられ、入力される電圧を連続的に昇圧または降圧可能に構成される電圧変換部と、第１の電圧検出部の検出結果に基づいて、発振部におけるスイッチング素子のスイッチング動作を制御する第１の制御手段と、第２の電圧検出部の検出結果に基づいて、電圧変換部による電圧の昇圧または降圧を制御する第２の制御手段とを備える。
【００１０】
好ましくは、第１および第２の２次巻線とそれぞれ電気的に接続されるとともに、対応する２次巻線に誘起される交流電圧を整流するための第１および第２の整流部をさらに備える。電圧変換部は、第１の整流部と第１の電圧検出部との間、および、第２の整流部と第２の電圧検出部との間の少なくとも一方に設けられる。
【００１１】
好ましくは、電圧変換部は、電力を消費することで入力される電圧を降圧する第１の構成を含む。第２の制御手段は、第２の電圧検出部の検出結果と、予め定められた値との差分に応じて、第１の構成で消費される電力を調節する。
【００１２】
さらに好ましくは、第１の構成は、電界効果トランジスタを含む。第２の制御手段は、電界効果トランジスタの線形領域において、第２の電圧検出部の検出結果と予め定められた値との差分に応じた電圧を電界効果トランジスタのゲートに印加する。
【００１３】
さらに好ましくは、第２の２次巻線に対応する負荷に供給される電圧は、他の２次巻線に対応する負荷に供給される電圧以下である。電源装置は、第２の２次巻線に対応する負荷にのみ電力を供給する第１のモードを有する。第２の制御手段は、第１モードにおいて、電界効果トランジスタのゲートにしきい値電圧より大きい電圧を印加する。
【００１４】
好ましくは、第２の制御手段は、第２の２次巻線に接続される負荷に基づいて、第２の２次巻線に対応する負荷に流れる電流がゼロのときの、電界効果トランジスタのゲートに印加する電圧を設定する。
【００１５】
好ましくは、電圧変換部は、スイッチング素子を含む。第２の制御手段は、第２の電圧検出部の検出結果と予め定められた値との差分に基づいて、スイッチング素子のデューティー比を設定する。
【００１６】
好ましくは、第１の２次巻線の出力電圧間に逆接続されるツェナーダイオードをさらに備える。
【００１７】
他の局面に従うと、画像形成装置の電源装置は、１次巻線および第１および第２の２次巻線を含む変圧器と、１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を１次巻線に印加する発振部と、第１および第２の２次巻線のそれぞれに対応する負荷に供給される電圧の大きさに関連付けられた信号を検出する第１および第２の電圧検出部と、第１の２次巻線と対応する出力端との間、および、第２の２次巻線と対応する出力端との間の少なくとも一方に設けられ、入力される電圧を連続的に昇圧または降圧可能に構成される電圧変換部と、第１の電圧検出部の検出結果に基づいて、発振部におけるスイッチング素子のスイッチング動作を制御する第１の制御手段と、第２の電圧検出部の検出結果に基づいて、電圧変換部による電圧の昇圧または降圧を制御する第２の制御手段とを含む。
【発明の効果】
【００１８】
一実施形態に従う複数出力型スイッチング電源装置は、従来よりも精度よくクロスレギュレーションを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】関連技術に従う電源装置の構成を説明する図である。
【図２】他の関連技術に従う電源装置の構成を説明する図である。
【図３】さらに他の関連技術に従う電源装置の構成を説明する図である。
【図４】実施形態に従う電源装置の概要を説明する図である。
【図５】実施形態に従う画像形成装置の構成例を説明する図である。
【図６】実施形態１に従う電源装置の構成例を説明する図である。
【図７】実施形態１に従うドロッパー設定切替回路の制御例を説明する図である。
【図８】実施形態１に従う基準降下量の設定に関するフローチャートである。
【図９】実施形態２に従う電源装置の構成例を説明する図である。
【図１０】電圧降下用のＦＥＴ素子を、１次側にフィードバック制御される５Ｖ系統に配置した場合（実施形態１）と、１次側にフィードバック制御されない２４Ｖ系統に配置する場合（実施形態２）とを比較する図である。
【図１１】実施形態３に従う電源装置の構成例を説明する図である。
【図１２】実施形態３に従う省電力モードにおける制御について説明するフローチャートである。
【図１３】実施形態４に従う電源装置の構成例を説明する図である。
【図１４】実施形態５に従う電源装置の構成例を説明する図である。
【図１５】実施形態６に従う電源装置の構成例を説明する図である。
【発明を実施するための形態】
【００２０】
以下、この発明の実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２１】
［Ａ．関連技術］
（ａ１．低電圧電源をフィードバック制御、高電圧電源を無制御）
図１は、関連技術に従う電源装置１００Ｘ１の構成を説明する図である。図１（ａ）を参照して、電源装置１００Ｘ１は、トランスＴ１を有する。トランスＴ１は、１次巻線Ｗ１と、２４Ｖ系統負荷に対応する２次巻線Ｗ２および５Ｖ系統負荷に対応する２次巻線Ｗ３を含む。
【００２２】
１次巻線Ｗ１には、スイッチング素子Ｑおよび電源１０１が接続される。スイッチング素子Ｑは、制御部１５０Ｘ１と電気的に接続される。制御部１５０Ｘ１は、スイッチング素子Ｑのオン／オフを行なうことで、１次巻線Ｗ１に断続的に電圧を印加する。
【００２３】
２次巻線Ｗ２、Ｗ３には、それぞれの巻線比に応じた交流電圧が誘起される。２次巻線Ｗ２、Ｗ３はそれぞれ、整流素子であるダイオードＤ５、Ｄ６が電気的に接続される。ダイオードＤ５、Ｄ６の後段にはそれぞれ、平滑用のコンデンサＣ３、Ｃ４が接続される。
【００２４】
５Ｖ系統の出力間には、抵抗Ｒ３およびＲ４が配置される。制御部１５０Ｘ１は、この抵抗Ｒ３およびＲ４によって分圧される、５Ｖ系統負荷に供給される電圧（以下、「５Ｖ出力電圧」とも称する。）の情報Ｖｏ５に基づいて、スイッチング素子Ｑのオン／オフに関するデューティー比を調節する。これにより、５Ｖ出力電圧は、５Ｖ定電圧にフィードバック制御される。
【００２５】
しかし、電源装置１００Ｘ１において、２４Ｖ系統負荷に供給される電圧（以下、「２４Ｖ出力電圧」とも称する。）は、５Ｖ系統負荷に流れる電流（以下、「５Ｖ出力電流」とも称する。）、および２４Ｖ系統負荷に流れる電流（以下、「２４Ｖ出力電流」とも称する。）の変動によって変動してしまう。
【００２６】
図１（ｂ）は５Ｖ出力電流および２４Ｖ出力電流の変動に対する２４Ｖ出力電圧の変動を説明する図である。図１（ｂ）に示されるように、２４Ｖ出力電圧は、２４Ｖ出力電流が大きくなるにつれて小さくなる。また、２４Ｖ出力電圧は、５Ｖ出力電流が大きくなるにつれて、大きくなる。
【００２７】
図１（ｂ）に示されるように、関連技術に従う電源装置１００Ｘ１は、フィードバック制御されていない２４Ｖ出力電圧の変動が大きい。そのため、電源装置１００Ｘ１は、入力電圧許容範囲の広い２４Ｖ系統負荷を採用する必要があり、全体としてのコストが高くなるという問題がある。
【００２８】
（ａ２．低電圧電源をフィードバック制御、高電圧電源をアッパーリミッター制御）
図２は、他の関連技術に従う電源装置１００Ｘ２の構成を説明する図である。他の関連技術に従う電源装置１００Ｘ２は、図２（ａ）に示されるように、電源装置１００Ｘ１に比して、フィードバック制御されていない２４Ｖ系統にアッパーリミッター回路１２０をさらに有する。
【００２９】
アッパーリミッター回路１２０は、入力された電圧が所定値より大きい場合に、出力する電圧を当該所定値に制限する回路である。図２（ｂ）に示される例において、所定値は、２５Ｖに設定される。これにより、図２（ｂ）に示されるように、２４Ｖ出力電圧は、２５Ｖ以下に保たれる。しかしながら、電源装置１００Ｘ２は、アッパーリミッター回路１２０における消費電力が大きいといった問題に加え、本回路が制限する電圧値以下で、２４Ｖ出力電圧が変動するという問題を有する。
【００３０】
（ａ３．低電圧電源をアッパーリミッター制御、高電圧電源をフィードバック制御）
図３は、さらに他の関連技術に従う電源装置１００Ｘ３の構成を説明する図である。電源装置１００Ｘ３の制御部１５０Ｘ３は、高電圧電源である２４Ｖ出力電圧を、抵抗Ｒ１およびＲ２によって分圧される電圧の情報に基づいて、フィードバック制御する。
【００３１】
また、フィードバック制御されない５Ｖ系統にアッパーリミッター回路１２２を有する。当該構成によれば、電源装置１００Ｘ３は、電源装置１００Ｘ２に比べ、アッパーリミッター回路での損失は少なくなる。加えて、アッパーリミッター回路１２２により、５Ｖ出力電圧は、５Ｖ以下に保たれる。しかしながら、５Ｖ出力電流が小さい軽負荷時において、効率が悪化するという問題がある。この問題は、５Ｖ系統負荷にのみ電力を供給するような動作モードにおいて、特に顕著に表れる。
【００３２】
そこで、これら関連技術に従う電源装置が抱える問題を解消する、実施形態に従う電源装置について、以下に説明を行なう。
【００３３】
［Ｂ．概要］
図４は、実施形態に従う電源装置の概要を説明する図である。図４（ａ）を参照して、実施形態に従う電源装置１００は、関連する電源装置１００Ｘ１に比して、電圧変換部１１０をさらに有する。電圧変換部１１０は、平滑用のコンデンサＣ４と、フィードバック制御に用いる情報Ｖｏ５を取得する抵抗Ｒ３およびＲ４との間に配置される。
【００３４】
電圧変換部１１０は、トランスＴ１の１次側にフィードバック制御されていない２４Ｖ出力電圧に関連付けられる情報Ｖｏ２４を取得する。電圧変換部１１０は、一例として、取得した情報Ｖｏ２４に基づいて、２４Ｖ出力電圧が２４Ｖより大きいか小さいかを判断する。
【００３５】
電圧変換部１１０は、入力される電圧を連続的に昇圧または降圧可能に構成される。例として、電圧変換部１１０が入力される電圧を連続的に降圧する場合について説明する。電圧変換部１１０は、５Ｖ出力電流がゼロのときに、基準電圧Ｖｓｔだけ電圧を降圧するように設定される。このとき、制御部１５０は、５Ｖ出力電圧が５Ｖ定電圧となるように、スイッチング素子Ｑのデューティー比を設定する。
【００３６】
電圧変換部１１０は、２４Ｖ出力電圧が２４Ｖより大きいと判断する場合、電圧降下量を基準電圧Ｖｓｔよりも少なくする。電圧変換部１１０に入力される電圧は、見かけ上昇圧されるとともに、情報Ｖｏ５の電圧が昇圧される。これにより、制御部１５０は、５Ｖ出力電圧が５Ｖになるように、スイッチング素子Ｑのデューティー比を下げる。その結果、２４Ｖ系統の２次巻線Ｗ２に誘起される交流電圧の大きさが下がり、２４Ｖ出力電圧が２４Ｖに制御される。
【００３７】
一方、２４Ｖ出力電圧が２４Ｖより小さいと判断する場合、電圧変換部１１０は、電圧降下量を基準電圧Ｖｓｔよりも多くする。電圧変換部１１０に入力される電圧は、降圧され、情報Ｖｏ５の電圧も降圧される。これにより、制御部１５０は、スイッチング素子Ｑのデューティー比を上げる。その結果、２次巻線Ｗ２に誘起される交流電圧が上がり、２４Ｖ出力電圧が２４Ｖに制御される。
【００３８】
図４（ｂ）は、２４Ｖ出力電圧に対する電圧変換部１１０の電圧の入出力比を説明する図である。図４（ｂ）に示されるように、電圧変換部１１０は、２４Ｖ出力電圧が小さいほど入出力比を下げ、２４Ｖ出力電圧が大きいほど入出力比を上げる。
【００３９】
上記によれば、実施形態に従う電源装置１００は、トランスＴ１の１次側にフィードバック制御される５Ｖ出力電圧を、電圧変換部１１０で昇圧または降圧することにより、２４Ｖ出力電圧を高精度に制御することができる。これにより、２４Ｖ系統負荷の動作が安定する。さらに、電源装置１００は、２４Ｖ系統負荷として、入力電圧許容範囲が狭い、安い部品を用いることができる。以下に、実施形態に従う電源装置の構成および制御の詳細を説明する。
【００４０】
［Ｃ．実施形態１−１次側にフィードバック制御される出力電圧を調節］
（ｃ１．画像形成装置）
図５は、実施形態に従う画像形成装置１の構成例を説明する図である。画像形成装置１は、レーザプリンタやＬＥＤプリンタ等の電子写真方式の画像形成装置である。図５に示されるように、画像形成装置１は、内部のほぼ中央部にベルト部材として中間転写ベルト１００を備えている。中間転写ベルト１０の下部水平部の下には、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の各色にそれぞれ対応する４つの作像ユニット２Ｙ、２Ｍ、２Ｃ、２Ｋが中間転写ベルト１０に沿って並んで配置される。
【００４１】
中間転写ベルト１０の中間転写ベルト駆動ローラ３で支持された部分には、２次転写ローラ４が圧接されており、当該領域で２次転写が行なわれる。２次転写領域後方の搬送路Ｒｏ１の下流位置には、定着ローラ５および加圧ローラ６を有する定着加熱部７が配置されている。
【００４２】
画像形成装置１の下部には、給紙カセット８が着脱可能に配置されている。給紙カセット８内に積載収容された用紙Ｐは、給紙ローラ９の回転によって最上部のものから１枚ずつ搬送路Ｒｏ１に送り出されることになる。
【００４３】
電源装置１００は、本実施形態において、一例として、２４Ｖ系統負荷７０と、５Ｖ系統負荷７２と接続される。２４Ｖ系統負荷７０は、モーターなどの駆動系などであって、一例として、給紙ローラ９を駆動させるモーターが挙げられる。５Ｖ系統負荷７０は、ＣＰＵ（Central Processing Unit）やセンサーなどであって、一例として、後述する制御部１５０が挙げられる。
【００４４】
電源装置１００は、ユーザーの指示に応じた動作を行なう負荷に電力を供給する。なお、本例において、画像形成装置における電源装置としているが、これに限られない。他の局面において、一例として、ＬＥＤ照明装置用の電源装置であってもよい。
【００４５】
なお、本実施形態において、画像形成装置１は、一例として、複数の作像ユニット（２Ｙ、２Ｍ、２Ｃ、２Ｋ）を有する中間転写方式を採用しているがこれに限定されるものではない。画像形成装置は、単一の作像ユニットを備えていてもよいし、ロータリー方式であってもよい。また、他の局面において、画像形成装置は、いわゆるインクジェット方式により画像を形成するものであってもよい。
【００４６】
（ｃ２．画像形成装置１の概略動作）
次に、以上の構成からなる画像形成装置１の概略動作について説明する。画像形成装置は、外部装置（たとえば、パソコン等）から画像信号が入力されると、この画像信号をイエロー、シアン、マゼンタ、ブラックに色変換したデジタル画像信号を作成し、入力されたデジタル信号に基づいて、各作像ユニット２Ｙ、２Ｍ、２Ｃ、２Ｋでトナー像を形成する。
【００４７】
各色のトナー画像は、図１中の矢印Ｔｒ方向に移動する中間転写ベルト１０上に順次重ね合わせて１次転写される。中間転写ベルト１０上に形成されたトナー画像は、２次転写ローラ４の作用により、用紙Ｐに一括して２次転写される。
【００４８】
用紙Ｐに２次転写されたトナー画像は、定着加熱部７に達する。トナー画像は、加熱された定着ローラ５、および加圧ローラ６の作用により用紙Ｐに定着される。トナー画像が定着された用紙Ｐは、排紙ローラ５０を介して排紙トレイ６０に排出される。
【００４９】
（ｃ３．電源装置１００）
次に、実施形態に従う電源装置１００について説明する。図６は、実施形態１に従う電源装置１００の構成例を説明する図である。
【００５０】
図６を参照して、電源装置１００は、その主な構成要素として、交流電源入力部１０２と、ＮＦ部１０４と、整流部１０６と、発振部１０８と、トランスＴ１と、電圧変換部１１０とを有する。
【００５１】
交流電源入力部１０２から出力される交流出力は、ＮＦ部１０４によって、ノイズをフィルタリングされる。ＮＦ部１０４から出力される交流電圧は、ダイオードＤ１〜Ｄ４で構成される整流部１０６によって全波整流される。
【００５２】
整流部１０６が出力する直流電圧は、コンデンサＣ１によって平滑されるとともに、発振部１０８を介してトランスＴ１の１次巻線Ｗ１に印加される。発振部１０８は、スイッチング素子Ｑ１およびＱ２を含む。
【００５３】
１次巻線Ｗ１には、共振用のコンデンサＣ２と、スイッチング素子Ｑ１およびＱ２とが接続される。制御部１５０は、スイッチング素子Ｑ１およびＱ２と電気的に接続されるとともに、これらのスイッチング素子のオン／オフに関するデューティー比を制御する。
【００５４】
トランスＴ１は２４Ｖ系統負荷に対応する２次巻線Ｗ２と、５Ｖ系統負荷に対応する２次巻線Ｗ３とを含む。２次巻線Ｗ２およびＷ３には、それぞれ、整流用のダイオードＤ５、Ｄ６と、平滑用のコンデンサＣ３，Ｃ４が接続される。
【００５５】
５Ｖ系統の出力電圧間には、抵抗Ｒ３およびＲ４が接続される。制御部１５０は、抵抗Ｒ３およびＲ４によって分圧される５Ｖ出力電圧に関連付けられる情報Ｖｏ５を取得する。制御部１５０は、情報Ｖｏ５に基づいて、５Ｖ出力電圧が５Ｖ定電圧となるように、スイッチング素子Ｑ１およびＱ２のデューティー比を制御する。
【００５６】
（ｃ４．クロスレギュレーションを抑制する制御）
電圧変換部１１０は、５Ｖ系統負荷７２に直列に配置されるＦＥＴ（Field Effect Transistor）素子Ｑ３と、ドロッパー設定切替回路１１２とを含む。ドロッパー設定切替回路１１２は、抵抗Ｒ１およびＲ２によって分圧される２４Ｖ出力電圧に関連付けられる情報Ｖｏ２４を取得する。
【００５７】
ドロッパー設定切替回路１１２は、情報Ｖｏ２４に基づいて、２４Ｖ出力電圧が２４Ｖ定電圧となるように、ＦＥＴ素子Ｑ３での電圧降下量を調節する。具体的には、ドロッパー設定切替回路１１２は、ＦＥＴ素子Ｑ３の線形領域において、情報Ｖｏ２４の電圧値と、予め定められた値との差分に基づいた電圧をＦＥＴ素子Ｑ３のゲートに印加する。すなわち、電圧変換部１１０は、入力される電圧を連続的に降圧可能に構成される。予め定められた値とは、一例として、２４ＶにＲ２／（Ｒ１＋Ｒ２）を乗じた値とする。
【００５８】
以下に、一例として、５Ｖ出力電流が変動することによる２４Ｖ出力電圧の変動を抑制する制御について説明する。図１（ｂ）などに示されるように、５Ｖ出力電流が変動すると、２４Ｖ出力電圧も変動する。仮に、電圧変換部１１０がなかった場合の２４Ｖ出力電圧は、次の（１）式で与えられる。
【００５９】
【数１】
0006620559.tif 000002
【００６０】
Ｒａｃは５Ｖ系統の２次巻線Ｗ３が有する抵抗値、Ｉｏ５は５Ｖ出力電流、ＶｆはダイオードＤ６による順方向電圧降下量、Ｔは２次巻線Ｗ２とＷ３との巻線比を表す。５Ｖ出力電流の変動により、抵抗Ｒａｃでの損失、およびダイオードＤ６での電圧降下量が変動する。また、５Ｖ出力電流の変動することで、トランスＴ１の鎖交磁束が変化する。これにより、巻線比Ｔも見かけ上変動する。２４Ｖ出力電圧は、これらパラメータの変動に伴い、変動する。
【００６１】
一方、電圧変換部１１０がある場合の２４Ｖ出力電圧は、次の（２）式で与えられる。
【００６２】
【数２】
0006620559.tif 000003
【００６３】
Ｖｄｒｏｐは、ＦＥＴ素子Ｑ３における電圧降下量を表す。すなわち、ドロッパー設定切替回路１１２は、５Ｖ出力電流の変動により、抵抗Ｒａｃでの損失、ダイオードＤ６での電圧降下量Ｖｆ、見た目上の巻線比Ｔが変動した場合に、これらの変動を打ち消すように、Ｖｄｒｏｐを設定することによって、２４Ｖ出力電圧を安定化する。
【００６４】
図７は、実施形態１に従うドロッパー設定切替回路１１２の制御例を説明する図である。なお、説明を分かりやすくするために、抵抗Ｒａｃでの損失、およびダイオードＤ６での損失（電圧降下）の変動は無視できるものとする。
【００６５】
図７に示されるように、５Ｖ出力電流が０Ａから５Ａ、１２Ａと変動すると、２次巻線Ｗ２、Ｗ３の見かけ上の巻線比Ｔが３から３．５、４．０へと変動する。
【００６６】
ドロッパー設定切替回路１１２は、５Ｖ出力電流（Ｉｏ５）が０ＡのときのＦＥＴ素子Ｑ３における電圧降下量（以下、「基準降下量」とも称する。）を３．０Ｖに設定する。これにより、５Ｖ系統の２次巻線Ｗ３に誘起される電圧（以下、「５Ｖトランス電圧」とも称する）は８Ｖとなる。このとき、制御部１５０は、スイッチング素子Ｑ１およびＱ２をデューティー比５０％でスイッチングする。その結果、２４Ｖ出力電圧は、当該８Ｖに、見かけ上の巻線比Ｔ（＝３．０）を乗じた、２４Ｖとなる。
【００６７】
次に、５Ｖ出力電流が１２Ａの場合について説明する。５Ｖ出力電流が１２Ａのとき、見かけ上の巻線比Ｔは４．０となる。そのため、電圧変換部１１０がない場合、２４Ｖ出力電圧は、３２Ｖまで上昇することになる。これにより、２４Ｖ出力電圧を表す情報Ｖｏ２４の電圧値が、予め定められた値より高くなる。実施形態に従うドロッパー設定切替回路１１２は、これらの値の差分に基づいて、ＦＥＴ素子Ｑ３における電圧降下量を３．０Ｖから１．０Ｖに切り替える。これにより、５Ｖトランス電圧は６Ｖとなる。このとき、制御部１５０は、スイッチング素子Ｑ１およびＱ２をデューティー比３０％でスイッチングする。スイッチング素子Ｑ１およびＱ２のデューティー比が低下することにより、２４Ｖ出力電圧は、３２Ｖから２４Ｖまで下がり、安定化される。
【００６８】
なお、実際には、ドロッパー設定切替回路１１２は、抵抗Ｒａｃでの損失、およびダイオードＤ６での電圧降下（損失）を考慮して、ＦＥＴ素子Ｑ３での電圧降下量を設定する。
【００６９】
上記によれば、実施形態１に従う電源装置１００は、トランスＴ１の１次側にフィードバック制御される５Ｖ出力電圧に加え、１次側にフィードバック制御されない２４Ｖ出力電圧の変動（クロスレギュレーション）を精度よく抑制することができる。これにより、２４Ｖ系統負荷の動作が安定する。さらに、電源装置１００は、２４Ｖ系統負荷として、入力電圧許容範囲が狭い、安い部品を用いることができる。
【００７０】
実施形態１に従う電圧変換部１１０は、クロスレギュレーションを抑制するにあたって、ＦＥＴ素子Ｑ３における電圧降下量をドロッパー設定切替回路１１２によって制御するという簡易な構成で実現することができる。
【００７１】
また、電源装置１００は、電圧降下量を調節するＦＥＴ素子Ｑ３およびドロッパー設定切替回路１１２を、２４Ｖ系統に比べ、負荷電流量の小さい５Ｖ系統に配置することによって、電力損失を抑えることができる。
【００７２】
なお、上記の例において、ＦＥＴ素子Ｑ３は、５Ｖ系統負荷７２に直列に接続される。この場合、ＦＥＴ素子Ｑ３は、トランスＴ１の１次側にフィードバックされる情報Ｖｏ５を取得するための抵抗Ｒ３およびＲ４の前段に配置される必要がある。他の局面において、ＦＥＴ素子Ｑ３は、５Ｖ系統負荷７２に並列に接続されてもよい。この場合、ＦＥＴ素子Ｑ３は、コンデンサＣ４と５Ｖ系統の出力端との間に配置されればよく、抵抗Ｒ３およびＲ４の後段に配置される構成であってもよい。
【００７３】
また、上記の例において、電圧変換部は、ＦＥＴ素子を用いて入力電圧を降圧する構成であるが、これに限られない。電圧変換部は、電力を消費することで入力される電圧を降圧する構成を有し、当該構成での電力消費量を調節するものであればよい。
【００７４】
（ｃ５．基準降下量の設定）
また、上記の例において、ドロッパー設定切替回路１１２は、基準降下量を３．０Ｖに設定するが、これに限られない。他の局面において、ドロッパー設定切替回路１１２は、５Ｖ系統負荷７２に基づいて、基準降下量を設定する構成であってもよい。この基準降下量は、大きくなればなるほどＦＥＴ素子Ｑ３における電力損失が大きくなるため、小さいほうが好ましい。しかし、基準降下量が小さすぎると、２４Ｖ出力電圧が非常に大きい場合に、２４Ｖに安定化させることができなくなる可能性がある。そのためこの基準降下量は、必要最小限に設定されることが好ましい。
【００７５】
図１（ｂ）などに示されるように、５Ｖ出力電流が増えるほど、２４Ｖ出力電圧が大きくなる。この５Ｖ出力電流の最大値は、５Ｖ系統負荷７２の接続（設置）状況に応じて決定される。そのため、基準降下量は、５Ｖ系統負荷７２の接続状況に基づいて設定するように構成されてもよい。以下、図８のフローチャートを用いて基準降下量を設定する制御について説明する。
【００７６】
図８は、実施形態１に従う基準降下量の設定に関するフローチャートである。図８を参照して、ステップＳ１０において、制御部１５０は、５Ｖ系統負荷７２の接続状況を確認するとともに、５Ｖ出力電流の最大値を予測する。たとえば、ＨＤＤ（Hard Disk Drive）、増設メモリなどのオプションの負荷（装置）が５Ｖ系統に接続される場合、５Ｖ出力電流の最大値は高くなると予測される。
【００７７】
ステップＳ１２において、制御部１５０は、予測した５Ｖ出力電流の最大値に基づいて、ＦＥＴ素子Ｑ３における基準降下量を設定する制御信号をドロッパー設定切替回路１１２に出力する。より具体的には、制御部１５０は、５Ｖ出力電流の最大値が大きいほど、基準降下量を大きく設定する。ドロッパー設定切替回路１１２は、制御部１５０から入力された制御信号に基づいて、ＦＥＴ素子Ｑ３における基準降下量を設定する。
【００７８】
上記によれば、実施形態に従う電源装置１００は、５Ｖ系統負荷７２の設置状況に基づいて、ＦＥＴ素子Ｑ３における基準降下量を必要最小限に設定することができる。これにより、電源装置１００は、ＦＥＴ素子Ｑ３における電力損失を最小限に抑えることができる。
【００７９】
［Ｄ．実施形態２−１次側にフィードバック制御されない出力電圧を調節］
実施形態１において、ドロッパー設定切替回路１１２は、トランスＴ１の１次側にフィードバック制御される５Ｖ系統の２次巻線Ｗ３に誘起される電圧を降圧することによって、２４Ｖ出力電圧を制御する。実施形態２において、ドロッパー設定切替回路１１２は、１次側にフィードバック制御されない２４Ｖ系統の２次巻線Ｗ２に誘起される電圧を調節することによって、２４Ｖ出力電圧を制御する。以下、その構成および制御について説明する。
【００８０】
（ｄ１．電源装置１００Ａの構成および制御）
図９は、実施形態２に従う電源装置１００Ａの構成例を説明する図である。なお、電源装置１００Ａの基本構成は、実施形態１に従う電源装置１００と略同じであるため、相違する点についてのみ説明を行なう。
【００８１】
図９を参照して、実施形態２に従う電源装置１００Ａにおいて、電圧変換部１１０Ａに含まれるＦＥＴ素子Ｑ３は、トランスＴ１の１次側にフィードバック制御される５Ｖ系統ではなく、１次側にフィードバック制御されない２４Ｖ系統に配置される。
【００８２】
具体的には、ＦＥＴ素子Ｑ３は、脈流出力を平滑するコンデンサＣ３と、２４Ｖ出力電圧に関連付けられる情報Ｖｏ２４を取得するための抵抗Ｒ１、Ｒ２との間に配置される。
【００８３】
ドロッパー設定切替回路１１２は、情報Ｖｏ２４の電圧値と、予め定められた値との差分に基づいて、ＦＥＴ素子Ｑ３での電圧降下量Ｖｄｒｏｐを設定する。予め定められた値は、一例として、２４ＶにＲ２／（Ｒ１＋Ｒ２）を乗じた値とする。
【００８４】
以下、実施形態２に従う電源装置１００Ａの制御について、図７の例を用いて説明する。２４Ｖ出力電圧が最も小さくなる、５Ｖ出力電流が０Ａのとき、ドロッパー設定切替回路１１２は、ＦＥＴ素子Ｑ３による電圧降下量を最小値に設定する。より具体的には、ドロッパー設定切替回路１１２は、ＦＥＴ素子Ｑ３のゲートに、しきい値電圧以上の電圧を印加し、ＦＥＴ素子Ｑ３を完全にオン状態とする。
【００８５】
次に、５Ｖ出力電流が１２Ａの場合について説明する。５Ｖ出力電流が１２Ａのとき、２４Ｖ出力電圧は、瞬間的に３２Ｖとなる。これにより、情報Ｖｏ２４の電圧値は、予め定められた値よりも大きくなる。
【００８６】
ドロッパー設定切替回路１１２は、この差分に基づいて、ＦＥＴ素子Ｑ３での電圧降下量Ｖｄｒｏｐを８Ｖに設定する。これにより、２４Ｖ出力電圧は、３２Ｖから２４Ｖに安定化される。
【００８７】
上記によれば、電圧変換部に含まれるＦＥＴ素子Ｑ３を、トランスＴ１の１次側にフィードバック制御されない２４Ｖ系統に配置する構成であっても、２４Ｖ出力電圧の変動（クロスレギュレーション）を精度よく抑制することができる。
【００８８】
（ｄ２．小括）
図１０は、電圧降下用のＦＥＴ素子Ｑ３を、１次側にフィードバック制御される５Ｖ系統に配置した場合（実施形態１）と、１次側にフィードバック制御されない２４Ｖ系統に配置する場合（実施形態２）とを比較する図である。
【００８９】
図１０を参照して、ＦＥＴ素子Ｑ３を５Ｖ系統に配置した場合、ドロッパー設定切替回路１１２は、２４Ｖ出力電圧が大きくなるほど、ＦＥＴ素子Ｑ３の線形領域において、ＦＥＴ素子Ｑ３のゲートに印加する電圧を大きくする。これにより、ＦＥＴ素子Ｑ３の抵抗値が下がり、ＦＥＴ素子Ｑ３による電圧降下量Ｖｄｒｏｐが小さくなる。これを受け、制御部１５０は、スイッチング素子Ｑ１およびＱ２のオン／オフのデューティー比を下げる。その結果、２４Ｖ出力電圧は、下がるとともに安定化される。
【００９０】
また、ドロッパー設定切替回路１１２は、２４Ｖ出力電圧が小さくなるほど、ＦＥＴ素子Ｑ３の線形領域において、ＦＥＴ素子Ｑ３のゲートに印加する電圧を小さくする。これにより、制御部１５０は、スイッチング素子Ｑ１およびＱ２のオン／オフのデューティー比を上げる。その結果、２４Ｖ出力電圧は、上がるとともに安定化される。
【００９１】
一方、ＦＥＴ素子Ｑ３を２４Ｖ系統に配置した場合、ドロッパー設定切替回路１１２は、２４Ｖ出力電圧が大きくなるほど、ＦＥＴ素子Ｑ３の線形領域において、ＦＥＴ素子Ｑ３のゲートに印加する電圧を小さくする。これにより、ＦＥＴ素子Ｑ３の抵抗値が上がり、電圧降下量Ｖｄｒｏｐが大きくなる。その結果、２４Ｖ出力電圧は、下がるとともに安定化される。
【００９２】
また、ドロッパー設定切替回路１１２は、２４Ｖ出力電圧が小さくなるほど、ＦＥＴ素子Ｑ３の線形領域において、ＦＥＴ素子Ｑ３のゲートに印加する電圧を大きくする。これにより、ＦＥＴ素子Ｑ３の抵抗値が下がり、電圧降下量Ｖｄｒｏｐが小さくなる。その結果、２４Ｖ出力電圧は、上がるとともに安定化される。
【００９３】
上記によれば、実施形態に従う電源装置は、電圧降下用（電圧変換用）の素子をいずれの電源系統に配置する構成であっても、クロスレギュレーションを精度よく抑制することができる。
【００９４】
［Ｅ．実施形態３−省電力モード］
図１１は、実施形態３に従う電源装置１００Ｂの構成例を説明する図である。なお、電源装置１００Ｂの基本構成は、実施形態１に従う電源装置１００と略同じであるため、相違する点についてのみ説明を行なう。
【００９５】
実施形態３に従う電源装置１００Ｂに含まれる制御部１５０Ｂは、２４Ｖ系統負荷７０および５Ｖ系統負荷７２に電力を供給する通常モードと、５Ｖ系統負荷７２にのみ電力を供給する省電力モードとを切り替え可能に構成される。一例として、制御部１５０Ｂは、所定の時間、２４Ｖ系統負荷７０が動作しない場合に通常モードから省電力モードに切り替える。
【００９６】
図１１に示されるように、実施形態３に従う電源装置１００Ｂは、電源装置１００に比べ、さらに、スイッチＳＷを有する。スイッチＳＷは、２４Ｖ系統に対応する２次巻線Ｗ２に接続される。制御部１５０Ｂは、スイッチＳＷと電気的に接続される。
【００９７】
制御部１５０Ｂは、通常モードから省電力モードに切り替わると、スイッチＳＷをオフ状態とし、２４Ｖ系統負荷７０への電力供給を停止する。省電力モードにおいて、２４Ｖ出力電圧の変動（クロスレギュレーション）は起こり得ない。そのため、制御部１５０Ｂは、省電力モードに切り替わるとともに、ドロッパー設定切替回路１１２にその旨を知らせる信号を出力する。ドロッパー設定切替回路１１２は、当該信号の入力を受け、ＦＥＴ素子Ｑ３のゲートに、しきい値電圧より十分に大きい電圧を印加することで、ＦＥＴ素子Ｑ３を完全にオン状態にする。これにより、ＦＥＴ素子Ｑ３での電力損失を最小限に抑えることができる。
【００９８】
図１２は、実施形態３に従う省電力モードにおける制御について説明するフローチャートである。図１２を参照して、制御部１５０Ｂは、ステップＳ２０において、省電力モードであるか否かを判断する。
【００９９】
制御部１５０Ｂは、省電力モードではない（通常モードである）と判断する場合（ステップＳ２０においてＮＯ）、処理をステップＳ２２に進める。ステップＳ２２において、制御部１５０Ｂは、スイッチＳＷをオン状態とするとともに、情報Ｖｏ２４に基づく２４Ｖ出力電圧の安定化制御を電圧変換部１１０によって行なう。
【０１００】
一方、制御部１５０Ｂは、省電力モードであると判断する場合（ステップＳ２０においてＹＥＳ）、処理をステップＳ２４に進める。ステップＳ２４において、制御部１５０Ｂは、スイッチＳＷをオフ状態とするとともに、電圧変換部１１０による降圧を中止する。より具体的には、電圧変換部１１０は、ＦＥＴ素子Ｑ３のゲートに閾値電圧より十分に大きい電圧を印加する。
【０１０１】
上記によれば、省電力モードにおいて、電源装置１００Ｂは、ＦＥＴ素子Ｑ３における電力損失を最小限にすることができる。
【０１０２】
［Ｆ．実施形態４−降圧チョッパ方式］
上記の実施形態に従う電圧変換部では、ＦＥＴ素子Ｑ３のゲートに印加する電圧を調節することによって、ＦＥＴ素子Ｑ３における電圧降下量を調節する構成であった。実施形態４に従う電圧変換部は、ＰＷＭ（Pulse Width Modulation）制御を行なうことによって、入力電圧を連続的に降圧する制御を行なう。
【０１０３】
図１３は、実施形態４に従う電源装置１００Ｃの構成例を説明する図である。なお、実施形態４に従う電源装置１００Ｃの基本構成は、電源装置１００と略同じであるため、相違する点についてのみ説明する。
【０１０４】
図１３を参照して、コンデンサＣ４の後段に配置される電圧変換部１１０Ｃは、５Ｖ系統負荷７２と直列に接続されるＦＥＴ素子Ｑ３と、整流用のダイオードＤ７と、リアクトルＬ１と、平滑用のコンデンサＣ５と、ＰＷＭ制御部１１４Ｃと、情報Ｖｏ２４を取得するための抵抗Ｒ１およびＲ２とを有する。
【０１０５】
ＰＷＭ制御部１１４Ｃは、抵抗Ｒ１およびＲ２によって分圧される、２４Ｖ出力電圧に関連付けられる情報Ｖｏ２４を取得する。ＰＷＭ制御部１１４Ｃは、情報Ｖｏ２４の電圧値と、予め定められた値との差分に基づいて、ＦＥＴ素子Ｑ３のオン／オフのデューティー比、すなわち、電圧降下量を設定する。より具体的には、ＰＷＭ制御部１１４Ｃは、情報Ｖｏ２４の電圧値が、予め定められた値より大きいほど、ＦＥＴ素子Ｑ３のデューティー比を大きくすることにより、電圧降下量を小さく設定する。
【０１０６】
当該構成によれば、ＰＷＭ制御方式に従う電圧変換部であっても、トランスＴ１の１次側にフィードバック制御されない２４Ｖ出力電圧の電圧変動（クロスレギュレーション）の変動を精度よく抑制することができる。
【０１０７】
［Ｇ．実施形態５−昇圧チョッパ方式］
上記の実施形態に従う電圧変換部は、入力される電圧を連続的に降圧する。一方、実施形態５に従う電圧変換部は、入力される電圧を連続的に昇圧することにより、トランスＴ１の１次側にフィードバック制御されない２４Ｖ出力電圧の電圧変動を抑制する。
【０１０８】
図１４は、実施形態５に従う電源装置１００Ｄの構成例を説明する図である。なお、実施形態５に従う電源装置１００Ｄの基本構成は、電源装置１００と略同じであるため、相違する点についてのみ説明する。
【０１０９】
図１４を参照して、コンデンサＣ４の後段に配置される電圧変換部１１０Ｄは、５Ｖ系統負荷７２と並列に接続されるＦＥＴ素子Ｑ４と、整流用のダイオードＤ８と、リアクトルＬ２と、平滑用のコンデンサＣ６と、ＰＷＭ制御部１１４Ｄと、情報Ｖｏ２４を取得するための抵抗Ｒ１およびＲ２とを有する。
【０１１０】
ＰＷＭ制御部１１４Ｄは、抵抗Ｒ１およびＲ２によって分圧される、２４Ｖ出力電圧に関連付けられる情報Ｖｏ２４を取得する。ＰＷＭ制御部１１４Ｄは、情報Ｖｏ２４の電圧値と、予め定められた値との差分に基づいて、ＦＥＴ素子Ｑ４のオン／オフのデューティー比、すなわち、電圧昇圧量を設定する。より具体的には、ＰＷＭ制御部１１４Ｄは、情報Ｖｏ２４の電圧値が、予め定められた値より大きいほど、ＦＥＴ素子Ｑ４のデューティー比を大きくすることにより、電圧昇圧量を大きく設定する。
【０１１１】
上記によれば、電圧変換部は入力電圧を昇圧する構成であっても、トランスＴ１の１次側にフィードバック制御されない２４Ｖ出力電圧の電圧変動（クロスレギュレーション）の変動を精度よく抑制することができる。
【０１１２】
［Ｈ．実施形態６−アッパーリミッター回路］
図１（ｂ）などに示されるように、５Ｖ出力電流が大きくなるほど、２４Ｖ出力電圧の変動（上昇量）も大きくなる。その結果、ＦＥＴ素子Ｑ３における電圧降下量、すなわち発熱量が増える。そこで、実施形態６に従う電源装置１００Ｅは、実施形態１に従う電源装置１００に比して、トランスＴ１の１次側にフィードバック制御されない２４Ｖ系統に、さらにアッパーリミッター回路を有する。これにより、ＦＥＴ素子Ｑ３による発熱量を分散させる。
【０１１３】
図１５は、実施形態６に従う電源装置１００Ｅの構成例を説明する図である。なお、実施形態６に従う電源装置１００Ｅの基本構成は、電源装置１００と略同じであるため、相違する点についてのみ説明する。
【０１１４】
図１５（ａ）を参照して、電源装置１００Ｅは、アッパーリミッター回路１１６を有する。コンデンサＣ３によって平滑化された電圧は、抵抗Ｒ５、トランジスタＱ５、ツェナーダイオードＺＤとから構成されるアッパーリミッター回路１１６に入力される。アッパーリミッター回路１１６は、２４Ｖ系統負荷７０に過電圧が供給されることを抑制する。
【０１１５】
トランジスタＱ５のエミッタは、２４Ｖ出力電圧側に設けられる。抵抗Ｒ５の一端は、トランジスタＱ５のコレクタに、他端はトランジスタＱ５のベースに接続される。ツェナーダイオードＺＤは、カソードがトランジスタＱ５のベースに接続され、アノードが接地電位に接続される。
【０１１６】
コンデンサＣ３で平滑された後の直流電圧が、ツェナーダイオードＺＤのツェナー電位によって定まる所定電圧を上回る場合、ツェナーダイオードＺＤに電流が流れる。これにより、アッパーリミッター回路１１６は、２４Ｖ系統負荷に過電圧が供給されることを抑制する。
【０１１７】
なお、他の局面において、アッパーリミッター回路は、図１３に示される構成に限られない。出力電圧間に逆接続されるツェナーダイオードを含む構成であればよい。
【０１１８】
図１５（ｂ）は、実施形態６に従う電源装置１００Ｅにおける、５Ｖ出力電流および２４Ｖ出力電流の変動に対する２４Ｖ出力電圧の変動を説明する図である。
【０１１９】
図１５（ｂ）に示される例において、アッパーリミッター回路１１６は、２４Ｖより大きい電圧が２４Ｖ系統負荷７０に印加されないように構成される。２４Ｖ系統の２次巻線Ｗ２に誘起される電圧が２４Ｖを上回る場合、これらの電圧値の差分に応じてアッパーリミッター回路１１６のトランジスタＱ５が発熱する。これにより、２４Ｖ出力電圧が２４Ｖ定電圧に安定化される。
【０１２０】
一方、２４Ｖ出力電圧が２４Ｖより低い場合、電圧変換部１１０は、ＦＥＴ素子Ｑ３における電圧降下量Ｖｄｒｏｐを大きくすることによって、２次巻線Ｗ２に誘起される電圧を大きくする。これにより、２４Ｖ出力電圧が２４Ｖ定電圧に安定化される。
【０１２１】
上記によれば、実施形態６に従う電源装置１００Ｅは、クロスレギュレーションを抑制するために生じる発熱を、ＦＥＴ素子Ｑ３およびトランジスタＱ５に分散することができる。これにより、ＦＥＴ素子Ｑ３の熱によるダメージおよび特性変動を低減することができる。
【０１２２】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。また、上記の実施形態１−６は、任意に組み合わせることができる。
【０１２３】
本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２４】
１  画像形成装置、７０  ２４Ｖ系統負荷、７２  ５Ｖ系統負荷、１００  電源装置、１０６  整流部、１０８  発振部、１１０  電圧変換部、１１２  ドロッパー設定切替回路、１５０  制御部、１１６  アッパーリミッター回路、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６  コンデンサ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８  ダイオード、Ｌ１，Ｌ２  リアクトル、Ｑ１，Ｑ２  スイッチング素子、Ｑ３  ＦＥＴ素子、Ｔ１  トランス、Ｖｄｒｏｐ，Ｖｆ  電圧降下量、Ｗ１  １次巻線、Ｗ２，Ｗ３  ２次巻線、ＺＤ  ツェナーダイオード。
【図１】
0006620559.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0006620559.tif 000014
【図１２】
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【図１３】
0006620559.tif 000016
【図１４】
0006620559.tif 000017
【図１５】
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