(57)【特許請求の範囲】
【請求項１】
低電圧入力信号に直流バイアスをかけて直流バイアス信号を供給するように構成されたソースバイアス回路と、
Ｐ型電界効果トランジスタであって、
前記直流バイアス信号を受信するように構成された第１ソースと、
第１低電圧源から第１低電圧直流電源信号を受信するように構成された第１ゲートと、
前記直流バイアス信号と前記第１低電圧直流電源信号とに基づいて、高電圧出力部を介して、高電圧出力信号を供給するように構成された第１ドレインと
を備え、
前記ソースバイアス回路は、
前記低電圧入力部と前記第１ソースとの間に接続され、前記低電圧入力信号を受信するように構成された第１容量素子と、
アノードとカソードとを有する第１ダイオード素子であって、前記カソードは、前記第１ソースに接続され、前記アノードは、前記第１ゲートに接続され、前記第１低電圧直流電源信号を受信及び整流するように構成された第１ダイオード素子と
を備え、
前記ソースバイアス回路と前記Ｐ型電界効果トランジスタとは、前記低電圧入力信号を受信及び変換して前記高電圧出力信号を供給するように構成された高電圧ドライバを形成している、Ｐ型電界効果トランジスタと、
Ｎ型電界効果トランジスタであって、
前記低電圧入力部に接続された第２ソースと、
前記第１低電圧源とは別の第２低電圧源から第２低電圧直流電源信号を受信するように構成された第２ゲートと、
前記高電圧出力部に接続された第２ドレインと
を備える、Ｎ型電界効果トランジスタと
を備える、回路。
【請求項２】
請求項１に記載の回路であって、
前記第１低電圧源は、さらに、前記低電圧入力信号を変換して前記高電圧出力信号を供給するためのエネルギーを供給するように構成されている、回路。
【請求項３】
請求項１に記載の回路であって、
前記ソースバイアス回路は、さらに、低電圧入力部を介して前記低電圧入力信号を受信するように構成され、
前記第１ドレインは、さらに、前記高電圧出力信号を前記高電圧出力部を介して供給するように構成されている、回路。
【請求項４】
請求項１に記載の回路であって、
前記第１容量素子及び前記第１ダイオード素子は、さらに、前記低電圧入力信号と前記第１低電圧直流電源信号とに基づいて前記直流バイアス信号を供給するように構成されている、回路。
【請求項５】
請求項１に記載の回路であって、
前記第２低電圧源は、前記第１低電圧直流電源信号を受信し、前記第２低電圧直流電源信号が前記第１低電圧直流電源信号に基づいているようにさらに構成されている、回路。
【請求項６】
請求項１に記載の回路であって、
前記第１低電圧直流電源信号の電圧は、前記第２低電圧直流電源信号の電圧の２倍にほぼ等しい、回路。
【請求項７】
請求項１に記載の回路であって、
前記高電圧ドライバは、さらに、前記Ｐ型電界効果トランジスタをオフ状態からオン状態に移行させる前に、前記Ｎ型電界効果トランジスタをオン状態からオフ状態に移行させるように構成されている、回路。
【請求項８】
請求項１に記載の回路であって、
前記第１ソースと前記第１ドレインとの間の最大電圧は、前記第１低電圧直流電源信号の電圧以下である、回路。
【請求項９】
請求項８に記載の回路であって、
前記第１ゲートと前記第１ドレインとの間の最大電圧は、前記第１低電圧直流電源信号の電圧以下である、回路。
【請求項１０】
請求項１に記載の回路であって、
前記高電圧出力信号の電圧振幅は、前記低電圧入力信号の電圧振幅よりも大きい、回路。
【請求項１１】
請求項１０に記載の回路であって、
前記高電圧出力信号の前記電圧振幅は、前記低電圧入力信号の前記電圧振幅の約２倍の大きさである、回路。
【請求項１２】
請求項１１に記載の回路であって、
前記高電圧出力信号の前記電圧振幅は、約６ボルトに等しく、
前記低電圧入力信号の前記電圧振幅は、約３．３ボルトに等しい、回路。
【請求項１３】
請求項１１に記載の回路であって、
前記高電圧出力信号の前記電圧振幅は、約１９．４ボルトに等しく、
前記低電圧入力信号の前記電圧振幅は、約１０ボルトに等しい、回路。
【請求項１４】
請求項１に記載の回路であって、
低電圧論理ドライバは、前記低電圧入力信号を供給するように構成されている、回路。
【請求項１５】
請求項１４に記載の回路であって、
さらに、
前記低電圧論理ドライバを備えている、回路。
【請求項１６】
請求項１に記載の回路であって、
高ゲート駆動電圧電界効果トランジスタのゲートは、前記高電圧出力信号を受信するように構成されている、回路。
【請求項１７】
請求項１６に記載の回路であって、
さらに、
前記高ゲート駆動電圧電界効果トランジスタを備えている、回路。
【請求項１８】
請求項１６に記載の回路であって、
前記高ゲート駆動電圧電界効果トランジスタは、炭化ケイ素製の電界効果トランジスタである、回路。
【請求項１９】
低電圧入力部を有する高電圧ドライバであって、第１ソースと、第１低電圧直流電源に接続された第１ゲートと、前記高電圧ドライバの高電圧出力部に接続された第１ドレインとを備えるＰ型電界効果トランジスタと、前記低電圧入力部に接続された第２ソースと、前記第１低電圧直流電源とは別の第２低電圧直流電源から第２低電圧直流電源信号を受信するように構成された第２ゲートと、前記高電圧出力部に接続された第２ドレインとを備えるＮ型電界効果トランジスタと、前記低電圧入力部と前記第１ソースとの間に接続されたソースバイアス回路であって、前記低電圧入力部と前記第１ソースとの間に接続され、前記低電圧入力部から低電圧入力信号を受信するように構成された容量素子と、アノードとカソードとを有するダイオード素子であって、前記カソードは、前記第１ソースに接続され、前記アノードは、前記第１ゲートに接続され、前記第１低電圧直流電源から第１低電圧直流電源信号を受信及び整流するように構成されたダイオード素子とを備える、ソースバイアス回路とを備える、高電圧ドライバと、
前記低電圧入力部に接続された低電圧論理ドライバと
を備え、
前記高電圧出力部の電圧振幅能力は、前記低電圧入力部の電圧振幅能力よりも高い、回路。
【請求項２０】
高ゲート駆動電圧電界効果トランジスタと、
低電圧入力部を有する高電圧ドライバであって、第１ソースと、第１低電圧直流電源に接続され、低電圧直流電源信号を受信するように構成されている第１ゲートと、前記高電圧ドライバの高電圧出力部を介して前記高ゲート駆動電圧電界効果トランジスタのゲートに接続された第１ドレインとを備え、前記低電圧直流電源信号に基づいて高電圧出力信号を供給するように構成されたＰ型電界効果トランジスタと、前記低電圧入力部に接続された第２ソースと、前記第１低電圧直流電源とは別の第２低電圧直流電源から第２低電圧直流電源信号を受信するように構成された第２ゲートと、前記高電圧出力部に接続された第２ドレインとを備えるＮ型電界効果トランジスタと、前記低電圧入力部と前記第１ソースとの間に接続されたソースバイアス回路であって、前記低電圧入力部と前記第１ソースとの間に接続され、前記低電圧入力部から低電圧入力信号を受信するように構成された容量素子と、アノードとカソードとを有するダイオード素子であって、前記カソードは、前記第１ソースに接続され、前記アノードは、前記第１ゲートに接続され、前記第１低電圧直流電源から前記低電圧直流電源信号を受信及び整流するように構成されたダイオード素子とを備える、ソースバイアス回路とを備える、高電圧ドライバと
を備え、
前記高電圧出力部の電圧振幅能力は、前記低電圧入力部の電圧振幅能力よりも高い、回路。
【請求項２１】
請求項２０に記載の回路であって、
前記高ゲート駆動電圧電界効果トランジスタは、炭化ケイ素製の電界効果トランジスタである、回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［開示分野］
本開示の実施形態は、デジタル回路、及び例えばドライバ等の特定のデジタル回路で用いられる高電圧電界効果トランジスタ及び低電圧電界効果トランジスタに関する。
［背景］
電界効果トランジスタ（ＦＥＴ）は、電界を利用して、半導体材料内のチャネルの導電性を制御するトランジスタである。チャネルがアクティブチャネルである場合、多数電荷キャリアである電子または正孔がＦＥＴのソースからＦＥＴのドレインへとチャネルを通って流れる。チャネルの導電性は、ＦＥＴのゲートとソースとの間に印加された電位の関数となる。この点において、エンハンスメントモードのみのＦＥＴでは、ゲートとソースとの間の電圧がＦＥＴのしきい電圧を超えると、多数電荷キャリアがドレインからソースへと流れることが可能になるような低抵抗のチャネルが確立される。反対に、ゲートとソースとの間の電圧がＦＥＴのしきい電圧よりも下回ると、多数電荷キャリアの流れが妨げられるような高抵抗のチャネルが確立される。
【０００２】
ＦＥＴを電子スイッチとして用いる場合、ＦＥＴは、電流がソースとドレインとの間を流れることができるオン状態か、または、電流がソースとドレインとの間を流れることが妨げられるオフ状態のどちらかを有している。よって、ＦＥＴは、ゲートとソースとの間の電圧がＦＥＴのしきい電圧を超えると、オン状態で動作し得る。反対に、ゲートとソースとの間の電圧がＦＥＴのしきい電圧を下回ると、ＦＥＴはオフ状態で動作し得る。したがって、ＦＥＴのソースをグラウンドに接続した場合には、オン状態とオフ状態とを確実に正しく選択するために、ＦＥＴのゲートに供給する制御信号の電圧振幅は、しきい電圧を超えなければならない。
【０００３】
接合型ＦＥＴ（ＪＦＥＴ）は、ＪＦＥＴのゲートとＪＦＥＴのチャネルとの間にＰ−Ｎ接合を備えている。通常、ＪＦＥＴは、ＪＦＥＴのＰ−Ｎ接合を通る順方向電流の流れを妨げるデプレッションモードのみのデバイスである。金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）は、ＭＯＳＦＥＴの金属ゲートとＭＯＳＦＥＴのチャネルとの間に酸化物層を備えており、ゲートをチャネルから絶縁している。なお、ＭＯＳＦＥＴという用語は、ＭＯＳＦＥＴにおいて、ゲートをチャネルから絶縁するために、金属ゲートの代わりである半導体ゲートとＭＯＳＦＥＴのチャネルとの間に酸化物層を有するＦＥＴを表すためにも一般的に使用されている。半導体ゲートは、多結晶シリコンを含んでいてもよい。本開示では、ＭＯＳＦＥＴという用語は、ゲートとチャネルとの間に酸化物層を有するあらゆるＦＥＴを含む。ＭＯＳＦＥＴは、エンハンスメントモードのみのデバイスでも、デプレッションモードのみのデバイスでも、あるいはエンハンスメントモード−デプレッションモードのデバイスであってもよい。Ｎ型ＦＥＴは、Ｎ型半導体材料を有するソース及びドレインを備え、Ｐ型ＦＥＴは、Ｐ型半導体材料を有するソース及びドレインを備えている。
【０００４】
ＭＯＳＦＥＴを電子スイッチとして使用して、デジタルシステム内に一般的に用いられる論理回路を構成してもよい。このような論理回路は通常、論理回路に用いられるＭＯＳＦＥＴのしきい電圧に適合する出力電圧振幅をもたらす。しかしながら、デジタルシステムの中には、高速、高電圧、高熱、大電流等の特殊な用途に、ある種のＭＯＳＦＥＴが使用され得る。このようなＭＯＳＦＥＴは、そのデジタルシステム内の他のＭＯＳＦＥＴよりも低い相互コンダクタンス、及び／または高いしきい電圧を有することがあり、これにより電圧振幅と所望のゲート電圧との不適合が生じ得る。よって、標準電圧振幅を有する入力信号を受信して、高ゲート駆動電圧ＭＯＳＦＥＴを正常に駆動するために使用可能な、より大きな電圧振幅を有する出力信号を供給するインターフェイス回路が必要とされている。
［概要］
本開示の実施形態は、低電圧入力部と高電圧出力部とを有する高電圧ドライバを備える回路に関する。高電圧ドライバは、Ｐ型電界効果トランジスタ（ＰＦＥＴ）とソースバイアス回路とを備えている。ソースバイアス回路は、低電圧入力部を介して低電圧入力信号を受信し、この低電圧入力信号に直流（ＤＣ）バイアスをかけてＤＣバイアス信号を供給する。ＰＦＥＴは、第１ソースと第１ゲートと第１ドレインとを有している。第１ソースは、ＤＣバイアス信号を受信する。第１ゲートは、第１低電圧ＤＣ電源信号を受信する。第１ドレインは、ＤＣバイアス信号と第１低電圧ＤＣ電源信号とに基づいて、高電圧出力信号を高電圧出力部を介して供給する。この点に関して、高電圧ドライバは、低電圧入力信号を受信及び変換して、高電圧出力信号の電圧振幅が低電圧入力信号の電圧振幅よりも大きくなるように、高電圧出力信号を供給する。
【０００５】
低電圧入力信号にＤＣバイアスをかけることによって、ソースバイアス回路は、高電圧出力信号の電圧振幅を低電圧入力信号の電圧振幅よりも大きくする。回路の一実施形態において、回路は、さらに、低電圧入力部に接続された低電圧論理ドライバを備えている。これより、低電圧論理ドライバは、低電圧入力信号を低電圧入力部を介して供給する。高電圧ドライバの一実施形態において、ソースバイアス回路は、低電圧入力部と第１ソースとの間に接続されている。第１ゲートは、第１低電圧ＤＣ電源信号を供給する第１低電圧ＤＣ電源に接続されている。第１ドレインは、高電圧出力部に接続されている。この点に関して、高電圧出力信号の電圧振幅は、低電圧入力信号の電圧振幅よりも大きいので、高電圧出力部の電圧振幅能力は、低電圧入力部の電圧振幅能力よりも高い。
【０００６】
回路の一実施形態において、回路は、高ゲート駆動電圧電界効果トランジスタ（ＦＥＴ）をさらに備えている。高ゲート駆動電圧ＦＥＴは、他のＦＥＴよりも低い相互コンダクタンス及び／または高いしきい電圧を有し得る。これより、高ゲート駆動電圧ＦＥＴは、オフ状態からオン状態に正しく移行するために、他のＦＥＴよりも高いゲート電圧を必要とし得る。したがって、高ゲート駆動電圧ＦＥＴを正常に動作させるために、高電圧出力信号のより大きな電圧振幅が必要となり得る。よって、第１ドレインは、高電圧出力部を介して高ゲート駆動電圧ＦＥＴのゲートに接続されている。高ゲート駆動電圧ＦＥＴの一実施形態において、高ゲート駆動電圧ＦＥＴは炭化ケイ素製のＦＥＴである。
【０００７】
当業者であれば、添付図面に関連する以下の詳細な説明を読めば、本開示の範囲を理解するとともに、本開示の追加の態様を実現するであろう。
【図面の簡単な説明】
【０００８】
本明細書に組み込まれ、かつ本明細書の一部を形成する添付図面は、本開示のいくつかの態様を図示しており、本記述とともに本開示の原理の説明に供する。
【図１】本開示の一実施形態に係る高電圧ドライバを備える回路を図示している。
【図２】回路の代替の実施形態に係る、低電圧論理ドライバと高ゲート駆動電圧電界効果トランジスタとをさらに備える回路を図示している。
【図３】回路の追加の実施形態に係る第１低電圧ＤＣ電源をさらに備える回路を図示している。
【図４】回路の別の実施形態に係る第２低電圧ＤＣ電源をさらに備える回路を図示している。
【図５】回路のさらなる実施形態に係る回路を図示している。
【図６】回路の追加された実施形態に係る回路を図示している。
【図７】回路の追加の実施形態に係る回路を図示している。
【発明を実施するための形態】
【０００９】
［詳細な説明］
以下に記載された実施形態は、当業者が本開示を実施できるようにするために必要な情報を示しているとともに、本開示を実施する最良の形態を説明している。添付図面を踏まえて以下の説明を読めば、当業者であれば本明細書にて特に述べなくても、本開示の概念を理解し、これらの概念の用途を認識するであろう。これらの概念や用途が本開示及び添付の請求項の範囲の範囲内にあることは理解されるべきである。
【００１０】
本開示の実施形態は、低電圧入力部と高電圧出力部とを有する高電圧ドライバを備える回路に関する。高電圧ドライバは、ＰＦＥＴ（Ｐ型電界効果トランジスタ）と、ソースバイアス回路とを備えている。ソースバイアス回路は、低電圧入力部を介して低電圧入力信号を受信し、この低電圧入力信号にＤＣバイアスをかけてＤＣバイアス信号を供給する。ＰＦＥＴは、第１ソースと、第１ゲートと、第１ドレインとを有している。第１ソースは、ＤＣバイアス信号を受信する。第１ゲートは、第１低電圧ＤＣ電源信号を受信する。第１ドレインは、ＤＣバイアス低電圧入力信号と第１低電圧ＤＣ電源信号とに基づいて、高電圧出力信号を高電圧出力部を介して供給する。この点に関して、高電圧ドライバは、低電圧入力信号を受信及び変換して、高電圧出力信号の電圧振幅が低電圧入力信号の電圧振幅よりも大きくなるように、高電圧出力信号を供給する。
【００１１】
低電圧入力信号にＤＣバイアスをかけることによって、ソースバイアス回路は、高電圧出力信号の電圧振幅を低電圧入力信号の電圧振幅よりも大きくする。回路の一実施形態において、回路はさらに、低電圧入力部に接続された低電圧論理ドライバを備えている。これにより、低電圧論理ドライバは、低電圧入力信号を低電圧入力部を介して供給する。高電圧ドライバの一実施形態において、ソースバイアス回路は、低電圧入力部と第１ソースとの間に接続されている。第１ゲートは、第１低電圧ＤＣ電源信号を供給する第１低電圧ＤＣ電源に接続されている。第１ドレインは、高電圧出力部に接続されている。この点に関して、高電圧出力信号の電圧振幅は低電圧入力信号の電圧振幅よりも大きいので、高電圧出力部の電圧振幅能力は、低電圧入力部の電圧振幅能力よりも高い。
【００１２】
回路の一実施形態において、回路は、高ゲート駆動電圧電界効果トランジスタ（ＦＥＴ）をさらに備えている。高ゲート駆動電圧ＦＥＴは、他のＦＥＴよりも、低い相互コンダクタンス、及び／または高いしきい電圧を有してもよい。これにより、高ゲート駆動電圧ＦＥＴは、オフ状態からオン状態に正しく移行するためには、他のＦＥＴよりも高いゲート電圧が必要となり得る。したがって、高ゲート駆動電圧ＦＥＴを正常に動作させるためには、高電圧出力信号の電圧振幅をより大きくする必要があり得る。よって、第１ドレインは、高電圧出力部を介して高ゲート駆動電圧ＦＥＴのゲートに接続されている。高ゲート駆動電圧ＦＥＴの一実施形態において、高ゲート駆動電圧ＦＥＴは、炭化ケイ素製のＦＥＴである。
【００１３】
図１は、本開示の一実施形態に係る高電圧ドライバ１２を備える回路１０を図示している。高電圧ドライバ１２は、低電圧入力部ＬＩＮと高電圧出力部ＨＯＵＴとを有している。さらに、高電圧ドライバ１２は、ＰＦＥＴ１４とソースバイアス回路１６とを備えている。この点において、ＰＦＥＴ１４とソースバイアス回路１６とが高電圧ドライバ１２を形成している。ＰＦＥＴ１４は、第１ソースと第１ゲートと第１ドレインとを有している。ソースバイアス回路１６は、低電圧入力部ＬＩＮを介して低電圧入力信号ＬＶＩを受信し、低電圧入力信号ＬＶＩにＤＣバイアスをかけてＤＣバイアス信号ＤＢＩを供給する。第１ソースは、ＤＣバイアス信号ＤＢＩを受信する。第１ゲートは、第１低電圧ＤＣ電源信号ＤＣ１を受信する。第１ドレインは、ＤＣバイアス信号ＤＢＩと第１低電圧ＤＣ電源信号ＤＣ１とに基づいて、高電圧出力信号ＨＶＯを高電圧出力部ＨＯＵＴを介して供給する。この点に関して、高電圧ドライバ１２は、低電圧入力信号ＬＶＩを受信及び変換して、高電圧出力信号ＨＶＯの電圧振幅が低電圧入力信号ＬＶＩの電圧振幅よりも大きくなるように、高電圧出力信号ＨＶＯを供給する。
【００１４】
低電圧入力信号ＬＶＩにＤＣバイアスをかけることによって、ソースバイアス回路１６は、高電圧出力信号ＨＶＯの電圧振幅を低電圧入力信号ＬＶＩの電圧振幅よりも大きくする。高電圧ドライバ１２の一実施形態において、高電圧出力信号ＨＶＯの電圧振幅は、低電圧入力信号ＬＶＩの電圧振幅の約２倍程度である。高電圧ドライバ１２の第１の例示的な実施形態において、高電圧出力信号ＨＶＯの電圧振幅は、約６ボルトに等しく、低電圧入力信号ＬＶＩの電圧振幅は、約３．３ボルトに等しい。高電圧ドライバ１２の第２の例示的な実施形態において、高電圧出力信号ＨＶＯの電圧振幅は、約１９．４ボルトに等しく、低電圧入力信号ＬＶＩの電圧振幅は、約１０ボルトに等しい。
【００１５】
ソースバイアス回路１６は、低電圧入力信号ＬＶＩと第１ソースとの間に接続されている。第１ドレインは、高電圧出力部ＨＯＵＴに接続されている。この点に関して、高電圧出力信号ＨＶＯの電圧振幅は、低電圧入力信号ＬＶＩの電圧振幅よりも大きいので、高電圧出力部ＨＯＵＴの電圧振幅能力は、低電圧入力部ＬＩＮの電圧振幅能力よりも高い。ＰＦＥＴ１４の一実施形態において、ＰＦＥＴ１４は、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）である。ＰＦＥＴ１４の代替の実施形態において、ＰＦＥＴ１４は、接合型ＦＥＴ（ＪＦＥＴ）である。ＰＦＥＴ１４の追加の実施形態において、ＰＦＥＴ１４は、任意の種類のＦＥＴである。回路１０の一実施形態において、ソースバイアス回路１６は、低電圧入力信号ＬＶＩと第１ソースとの間に直接接続されており、第１ドレインは、高電圧出力部ＨＯＵＴと直接接続されている。
【００１６】
図２は、回路１０の代替の実施形態に係る回路１０を図示している。図２に図示された回路１０は、図１に図示された回路１０と同様であるが、図２に図示された回路１０は、低電圧論理ドライバ１８と高ゲート駆動電圧ＦＥＴ２０とをさらに備えている点が異なる。低電圧論理ドライバ１８は、低電圧入力部ＬＩＮに接続されている。さらに、低電圧論理ドライバ１８は、ドライバ入力信号ＤＶＩを受信して、低電圧入力信号ＬＶＩを低電圧入力部ＬＩＮを介して高電圧ドライバ１２に供給する。これにより、低電圧入力信号ＬＶＩは、ドライバ入力信号ＤＶＩに基づいている。高ゲート駆動電圧ＦＥＴ２０のゲートは、高電圧出力部ＨＯＵＴを介して第１ドレインに接続されている。これにより、高ゲート駆動電圧ＦＥＴ２０のゲートは、高電圧出力部ＨＯＵＴを介して高電圧出力信号ＨＶＯを受信する。高ゲート駆動電圧ＦＥＴ２０のソースは、グラウンドに接続されている。高ゲート駆動電圧ＦＥＴ２０のドレインは、他の回路構成（図示せず）に接続されている。回路１０の一実施形態において、低電圧論理ドライバ１８は、低電圧入力部ＬＩＮに直接接続され、高ゲート駆動電圧ＦＥＴ２０のゲートは、高電圧出力部ＨＯＵＴを介して第１ドレインに直接接続されている。
【００１７】
高ゲート駆動電圧ＦＥＴは、他のＦＥＴよりも、低い相互コンダクタンス、及び／または高いしきい電圧を有し得る。これにより、高ゲート駆動電圧ＦＥＴ２０は、オフ状態からオン状態に正しく移行するためには、他のＦＥＴよりも高いゲート電圧が必要となり得る。したがって、高ゲート駆動電圧ＦＥＴ２０を正常に動作させるためには、高電圧出力信号ＨＶＯのより大きな電圧振幅が必要となり得る。この点に関して、高電圧ドライバ１２の例示的な実施形態では、高電圧ドライバ１２は、高電圧論理ドライバ、高電圧ゲートドライバ、あるいはその両方である。高ゲート駆動電圧ＦＥＴ２０の一実施形態において、高ゲート駆動電圧ＦＥＴ２０は、ＳｉＣ製のＦＥＴである。ＳｉＣ製のＦＥＴは、高速、高電圧、高熱、大電流等、またはこれらの任意の組み合わせが要求される用途に用いられ得る。高ゲート駆動電圧ＦＥＴ２０の一実施形態において、図２に図示されているように、高ゲート駆動電圧ＦＥＴ２０は、Ｎ型ＦＥＴである。高ゲート駆動電圧ＦＥＴ２０の代替の実施形態において、高ゲート駆動電圧ＦＥＴ２０は、Ｐ型ＦＥＴである。高ゲート駆動電圧ＦＥＴ２０の一実施形態において、高ゲート駆動電圧ＦＥＴ２０は、ＭＯＳＦＥＴである。高ゲート駆動電圧ＦＥＴ２０の代替の実施形態において、高ゲート駆動電圧ＦＥＴ２０は、ＪＦＥＴである。高ゲート駆動電圧ＦＥＴ２０の追加の実施形態において、高ゲート駆動電圧ＦＥＴ２０は、任意の種類のＦＥＴである。
【００１８】
図３は、回路１０の追加の実施形態に係る回路１０を図示している。図３に図示された回路１０は、図２に図示された回路１０と同様であるが、図３に図示された回路１０は、第１低電圧ＤＣ電源２２をさらに備えている点が異なる。第１低電圧ＤＣ電源２２は、第１ゲートと低電圧論理ドライバ１８とに接続されている。これにより、第１低電圧ＤＣ電源２２は、第１低電圧ＤＣ電源信号ＤＣ１を供給する。この点において、第１低電圧ＤＣ電源２２は、低電圧入力信号ＬＶＩを変換して高電圧出力信号ＨＶＯを生成するためのエネルギーを供給する。回路１０の一実施形態において、第１低電圧ＤＣ電源２２は、第１ゲートと低電圧論理ドライバ１８とに直接接続されている。
【００１９】
高電圧ドライバ１２はさらに、第１ドレインとグラウンドとの間に接続された第１抵抗素子Ｒ１を備えている。ソースバイアス回路１６は、低電圧入力部ＬＩＮと第１ソースとの間に接続された電池２４を備えている。電池２４は、陽極と陰極とを有しており、陽極が第１ソースに接続され、陰極が低電圧入力部ＬＩＮに接続されている。陰極は、陽極に対して正である。したがって、電池２４は、ＤＣバイアス信号ＤＢＩが低電圧入力信号ＬＶＩに対して正バイアスを有するように、低電圧入力信号ＬＶＩにＤＣバイアスをかける。
【００２０】
高電圧ドライバ１２の動作の説明を示す。低電圧入力信号ＬＶＩが論理ロー（ＬＯＷ）である場合、低電圧入力信号ＬＶＩは約０ボルトに等しくなり得る。これにより、ＤＣバイアス信号ＤＢＩの電圧は正であり、電池２４の電圧にほぼ等しい。したがって、ＤＣバイアス信号ＤＢＩの電圧と第１低電圧ＤＣ電源信号ＤＣ１の電圧との間の差がＰＦＥＴ１４のしきい電圧よりも小さければ、ＰＦＥＴ１４はオフ状態になる。その結果、第１抵抗素子Ｒ１は、高電圧出力信号ＨＶＯを論理ローである約０ボルトに引き下げることになる。しかしながら、低電圧入力信号ＬＶＩが論理ハイ（ＨＩＧＨ）である場合、低電圧入力信号ＬＶＩは、第１低電圧ＤＣ電源信号ＤＣ１の電圧にほぼ等しい。その結果、ＤＣバイアス信号ＤＢＩの電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧と電池２４の電圧との和に等しくなる。したがって、ＤＣバイアス信号ＤＢＩの電圧と第１低電圧ＤＣ電源信号ＤＣ１の電圧との間の差がＰＦＥＴ１４のしきい電圧よりも大きければ、ＰＦＥＴ１４はオン状態になる。その結果、ＰＦＥＴ１４は、論理ハイであるＤＣバイアス信号ＤＢＩにほぼ等しくなるように高電圧出力信号ＨＶＯを駆動する。
【００２１】
この点に関して、高電圧ドライバ１２は、第１低電圧ＤＣ電源信号ＤＣ１の電圧にほぼ等しい低電圧入力信号ＬＶＩの電圧振幅を、第１低電圧ＤＣ電源信号ＤＣ１の電圧と電池２４の電圧との和にほぼ等しい高電圧出力信号ＨＶＯの電圧振幅に変換する。さらに、低電圧入力信号ＬＶＩが論理ローである場合、高電圧出力信号ＨＶＯは論理ローである。反対に、低電圧入力信号ＬＶＩが論理ハイである場合、高電圧出力信号ＨＶＯは論理ハイである。
【００２２】
回路１０の一実施形態において、第１ソースと第１ドレインとの間の最大電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧以下である。回路１０の一実施形態において、第１ゲートと第１ドレインとの間の最大電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧以下である。回路１０の一実施形態において、第１ソースと第１ゲートとの間の最大電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧以下である。
【００２３】
回路１０の例示的な実施形態において、電池２４の電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧にほぼ等しく、ＰＦＥＴ１４は、エンハンスメントモードのみのＦＥＴである。したがって、高電圧出力信号ＨＶＯの電圧振幅は、低電圧入力信号ＬＶＩの電圧振幅の約２倍に等しい。さらに、低電圧入力信号ＬＶＩが論理ローである場合、第１ソースと第１ゲートとの間の電圧はゼロにほぼ等しく、ＰＦＥＴ１４をオフ状態に強制する。低電圧入力信号ＬＶＩが論理ハイの場合、第１ソースと第１ゲートとの間の電圧は、第１低電圧ＤＣ電源信号ＤＣ１の電圧にほぼ等しく、第１低電圧ＤＣ電源信号ＤＣ１の電圧がＰＦＥＴ１４のしきい電圧よりも大きければ、ＰＦＥＴ１４をオン状態に強制する。
【００２４】
図４は、回路１０の別の実施形態に係る回路１０を図示している。図４に図示された回路１０は、図３に図示された回路１０と同様であるが、図４に図示された回路１０は第２低電圧ＤＣ電源２８をさらに備えている点が異なる。加えて、高電圧ドライバ１２は、Ｎ型ＦＥＴ（ＮＦＥＴ）２６をさらに備え、ソースバイアス回路１６は、第１容量素子Ｃ１と第１ダイオード素子ＣＲ１とを備えている。ＮＦＥＴ２６は、第２ソースと、第２ゲートと、第２ドレインとを有している。第２ゲートは、第２低電圧ＤＣ電源２８に接続されている。第２ソースは、低電圧入力部ＬＩＮに接続されている。第２ドレインは、高電圧出力部ＨＯＵＴに接続されている。第１容量素子Ｃ１は、低電圧入力部ＬＩＮと第１ソースとの間に接続されている。第１ダイオード素子ＣＲ１は、アノードとカソードとを有し、カソードが第１ソースに接続され、アノードが第１ゲートに接続されている。高電圧ドライバ１２の一実施形態において、ＮＦＥＴ２６は、第１抵抗素子Ｒ１（図３）を機能的に置き換え、第１容量素子Ｃ１及び第１ダイオード素子ＣＲ１は、電池２４（図３）を機能的に置き換える。
【００２５】
回路１０の一実施形態において、第２ゲートは、第２低電圧ＤＣ電源２８に直接接続され、第２ソースは、低電圧入力部ＬＩＮに直接接続され、第２ドレインは、高電圧出力部ＨＯＵＴに直接接続され、第１容量素子Ｃ１は、低電圧入力部ＬＩＮと第１ソースとの間に直接接続され、第１ダイオード素子ＣＲ１は、アノードとカソードとを有し、カソードは第１ソースに直接接続され、アノードは第１ゲートに直接接続されているか、あるいはこれらの任意の組み合わせである。
【００２６】
第１容量素子Ｃ１は、低電圧入力部ＬＩＮを介して低電圧入力信号ＬＶＩを受信する。第１ダイオード素子ＣＲ１は、低電圧入力信号ＬＶＩを受信及び整流して、第１容量素子Ｃ１に供給する。これにより、第１容量素子Ｃ１及び第１ダイオード素子ＣＲ１は、低電圧入力信号ＬＶＩと第１低電圧ＤＣ電源信号ＤＣ１とに基づいて、ＤＣバイアス信号ＤＢＩを供給する。低電圧入力信号ＬＶＩが論理ローである場合、低電圧入力信号ＬＶＩは、約０ボルトに等しくなり得る。よって、第１低電圧ＤＣ電源２２は、第１容量素子Ｃ１の両端間の電圧が第１低電圧ＤＣ電源信号ＤＣ１の電圧から第１ダイオード素子ＣＲ１の両端間の電圧降下、つまり約０．６ボルトに等しくなり得る電圧を差し引いた電圧になるまで、第１ダイオード素子ＣＲ１を介して第１容量素子Ｃ１を充電する。低電圧入力信号ＬＶＩが論理ハイに移行すると、低電圧入力信号ＬＶＩは、第１低電圧ＤＣ電源信号ＤＣ１の電圧にほぼ等しい電圧へと移行し、これにより第１ダイオード素子ＣＲ１に逆バイアスをかけ得る。この点において、第１容量素子Ｃ１は電池２４（図３）と同様に機能する。しかしながら、第１容量素子Ｃ１の放電を防ぐために、第１抵抗素子Ｒ１（図３）はＮＦＥＴ２６に置き換えられている。
【００２７】
第２低電圧ＤＣ電源２８は、第２低電圧ＤＣ電源信号ＤＣ２を供給する。これにより、第２ゲートは、第２低電圧ＤＣ電源信号ＤＣ２を受信する。第２ソースは、低電圧入力部ＬＩＮを介して低電圧入力信号ＬＶＩを受信する。低電圧入力信号ＬＶＩが論理ローである場合、低電圧入力信号ＬＶＩは約０ボルトに等しくなり得る。すでに述べたように、ＤＣバイアス信号ＤＢＩの電圧と第１低電圧ＤＣ電源信号ＤＣ１の電圧との間の差がＰＦＥＴ１４のしきい電圧よりも小さければ、ＰＦＥＴ１４はオフ状態になる。さらに、第２低電圧ＤＣ電源信号ＤＣ２の電圧がＮＦＥＴ２６のしきい電圧よりも大きければ、ＮＦＥＴ２６はオン状態になり、これにより高電圧出力信号ＨＶＯを論理ローである約０ボルトに引き下げることになる。
【００２８】
すでに述べたように、低電圧入力信号ＬＶＩが論理ハイである場合、ＤＣバイアス信号ＤＢＩの電圧と第１低電圧ＤＣ電源信号ＤＣ１の電圧との間の差がＰＦＥＴ１４のしきい電圧よりも大きければ、ＰＦＥＴ１４はオン状態になり、これにより高電圧出力信号ＨＶＯを論理ハイをもたらすように駆動することになる。さらに、第２低電圧ＤＣ電源信号ＤＣ２の電圧と低電圧入力信号ＬＶＩとの間の差がＮＦＥＴ２６のしきい電圧よりも小さければ、もしくは、低電圧入力信号ＬＶＩが第２ゲート／第２ソースに逆バイアスをかけるのであれば、ＮＦＥＴ２６はオフ状態になる。この点において、ＰＦＥＴ１４がオン状態である場合、ＮＦＥＴ２６はオフ状態である。反対に、ＮＦＥＴ２６がオン状態である場合、ＰＦＥＴ１４はオフ状態である。
【００２９】
高電圧ドライバ１２の一実施形態において、第１容量素子Ｃ１の放電を防ぐために、ＰＦＥＴ１４がオフ状態からオン状態へと移行する前に、ＮＦＥＴ２６がオン状態からオフ状態へと移行する。さらに、高電圧ドライバ１２の一実施形態において、ＮＦＥＴ２６がオフ状態からオン状態へと移行する前に、ＰＦＥＴ１４がオン状態からオフ状態へと移行する。回路１０の一実施形態において、第１低電圧ＤＣ電源信号ＤＣ１の電圧は、第２低電圧ＤＣ電源信号ＤＣ２の電圧の２倍にほぼ等しい。
【００３０】
ＮＦＥＴ２６の一実施形態において、ＮＦＥＴ２６はＭＯＳＦＥＴである。ＮＦＥＴ２６の代替の実施形態において、ＮＦＥＴ２６はＪＦＥＴである。ＮＦＥＴ２６の追加の実施形態において、ＮＦＥＴ２６は任意の種類のＦＥＴである。回路１０の一実施形態において、高ゲート駆動電圧ＦＥＴ２０の相互コンダクタンスは、ＮＦＥＴ２６の相互コンダクタンスよりも大きい。回路１０の例示的な実施形態において、高ゲート駆動電圧ＦＥＴ２０のターンオンゲート電圧は、ＮＦＥＴ２６のターンオン電圧の約２倍程度である。回路１０の一実施形態において、高ゲート駆動電圧ＦＥＴ２０のターンオン電圧は、ＰＦＥＴ１４のターンオン電圧よりも高い。回路１０の例示的な実施形態において、高ゲート駆動電圧ＦＥＴ２０のターンオン電圧は、ＰＦＥＴ１４のターンオン電圧の約２倍程度である。
【００３１】
図５は回路１０のさらなる実施形態に係る回路１０を図示している。図５に図示された回路１０は、図４に図示された回路１０と同様であるが、図５に図示された回路１０では、第２低電圧ＤＣ電源２８は第１低電圧ＤＣ電源信号ＤＣ１を受信し、第１低電圧ＤＣ電源信号ＤＣ１に基づいて第２低電圧ＤＣ電源信号ＤＣ２を供給する点が異なる。回路１０の一実施形態において、第１低電圧ＤＣ電源信号ＤＣ１の電圧は、第２低電圧ＤＣ電源信号ＤＣ２の電圧の２倍にほぼ等しい。第２低電圧ＤＣ電源２８の一実施形態において、第２低電圧ＤＣ電源２８は、ＤＣ−ＤＣコンバータ、抵抗分圧器、チャージポンプ、リニアコンバータ、ツェナーダイオードを用いたコンバータ等、またはこれらの任意の組み合わせである。
【００３２】
図６は、回路１０の追加の実施形態に係る回路１０を図示している。図６に図示された回路１０は、図４に図示された回路１０と同様であるが、図６に図示された回路１０では、第２低電圧ＤＣ電源２８を省略し、第２ゲートは第１低電圧ＤＣ電源２２に接続されている点が異なる。この点に関して、第２ゲートは、第１低電圧ＤＣ電源信号ＤＣ１を受信する。回路１０の一実施形態において、第２ゲートは、第１低電圧ＤＣ電源２２に直接接続されている。
【００３３】
図７は、回路１０の追加の実施形態に係る回路１０を図示している。図７に図示された回路１０は図４に図示された回路１０と同様であるが、図７に図示された回路１０では、低電圧論理ドライバ１８と、高ゲート駆動電圧ＦＥＴ２０と、第１低電圧ＤＣ電源２２と、第２低電圧ＤＣ電源２８とが回路１０の外部に設けられている点が異なる。回路１０の代替の実施形態において、回路１０は、高ゲート駆動電圧ＦＥＴ２０と、第１低電圧ＤＣ電源２２と、第２低電圧ＤＣ電源２８とのうちのいずれか、あるいは全てを備えている。本開示の代替の実施形態において、高ゲート駆動電圧ＦＥＴ２０と、第１低電圧ＤＣ電源２２と、第２低電圧ＤＣ電源２８とのうちのいずれか、あるいは全てが省略されている。
【００３４】
当業者であれば、本開示の実施形態の改良及び修正を認識するであろう。このような改良及び修正は全て、本明細書に開示された概念及び本明細書に続く特許請求の範囲の範囲内であるとみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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