(57)【特許請求の範囲】
【請求項１】
基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である
半導体素子。
【請求項２】
前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている
請求項１に記載の半導体素子。
【請求項３】
前記側壁膜は、プラズマ酸化膜である
請求項１に記載の半導体素子。
【請求項４】
前記絶縁膜は、複数の膜種が積層されている
請求項１に記載の半導体素子。
【請求項５】
前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める
請求項１に記載の半導体素子。
【請求項６】
CSP(Chip Size Package)構造である
請求項１に記載の半導体素子。
【請求項７】
固体撮像素子である
請求項１に記載の半導体素子。
【請求項８】
製造装置が、
基板に形成されたTSV(Through Silicon Via)のVia内絶縁膜の全面成膜後にエッチバックでフィールド上と前記TSVの底部との前記Via内絶縁膜を除去することで、前記TSVの側壁部に、カバレッジがよい膜である側壁膜を形成し、
少なくともメタル配線と前記側壁膜の間に、熱膨張率が前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である絶縁膜を形成する
半導体素子の製造方法。
【請求項９】
基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、
入射光を前記固体撮像素子に入射する光学系と、
前記固体撮像素子から出力される出力信号を処理する信号処理回路と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子、半導体素子の製造方法、および電子機器に関し、特に、クラックの発生とリークとを抑制することができるようにした半導体素子、半導体素子の製造方法、および電子機器に関する。
【背景技術】
【０００２】
特許文献１で提案されているTSV(Through Silicon Via)を構造中に持っているCSP(Chip Size Package)を基板に実装し、温度サイクル試験を行うとRDL_CU下層の絶縁膜(SiO,SiNなど)が割れることがあった。これは、SiOやSiNは、周りの他の材料に比べて熱膨張係数(CTE)が１乃至２桁小さく、温度サイクルで大きな応力が発生するためである。【０００３】
具体的に、各材料のCTEは、Cuが17ppmであり、SiOが0.6ppmであり、SiNが1.0ppmであり、Siが3.2ppmであり、SMが55ppmであり、はんだが31ppmであり、基板が15乃至20ppmである。絶縁膜には、CuとのCTE差(16ppm)に依る応力と、SiとのCTE差（2.6ppm）による応力が同時に発生する。【０００４】
この対策として、特許文献２に記載されているように、絶縁膜がSiとメタルのCTEの間になるようにする方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６１２１５号公報
【特許文献２】特開２００８−３０６１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、絶縁膜がSiとメタルのCTEの間になるようにする方法では、TSV底のカバレッジの確保が困難であるため、リーク不良が発生する恐れがあった。【０００７】
本開示は、このような状況に鑑みてなされたものであり、クラックの発生とリークとを抑制することができるものである。
【課題を解決するための手段】
【０００８】
本技術の一側面の半導体素子は、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜とを有し、前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である。
【０００９】
前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている。【００１０】
前記側壁膜は、プラズマ酸化膜である。【００１２】
前記絶縁膜は、複数の膜種が積層されている。【００１３】
前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める。【００１４】
CSP(Chip Size Package)構造である。【００１５】
固体撮像素子である。【００１６】
本技術の一側面の半導体素子の製造方法は、製造装置が、基板に形成されたTSV(Through Silicon Via)のVia内絶縁膜の全面成膜後にエッチバックでフィールド上と前記TSVの底部との前記Via内絶縁膜を除去することで、前記TSVの側壁部に、カバレッジがよい膜である側壁膜を形成し、少なくともメタル配線と前記側壁膜の間に、熱膨張率が前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である絶縁膜を形成する。
【００１７】
本技術の一側面の電子機器は、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜とを有し、前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、入射光を前記固体撮像素子に入射する光学系と、前記固体撮像素子から出力される出力信号を処理する信号処理回路とを備える。
【００１８】
本技術の一側面においては、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に、カバレッジがよい膜である側壁膜が形成される。そして、前記TSVのVia部を除くメタル配線の下層に絶縁膜が形成される。前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である。
【発明の効果】
【００１９】
本技術によれば、クラックの発生とリークとを抑制することができる。【００２０】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００２１】
【図１】本技術を適用した固体撮像素子の概略構成例を示すブロック図である。
【図２】本技術を適用した固体撮像素子の構成例を示す断面図である。
【図３】固体撮像素子の製造処理を説明するフローチャートである。
【図４】固体撮像素子の製造工程を示す図である。
【図５】固体撮像素子の製造工程を示す図である。
【図６】固体撮像素子の製造工程を示す図である。
【図７】本技術を適用した固体撮像素子の他の構成例を示す断面図である。
【図８】本技術を適用した固体撮像素子のさらに他の構成例を示す断面図である。
【図９】本技術を適用した電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像素子の概略構成例
１．第１の実施の形態（固体撮像素子の例）
２．第２の実施の形態（電子機器の例）
【００２３】
＜０．固体撮像素子の概略構成例＞
＜固体撮像素子の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の一例の概略構成例を示している。
【００２４】
図１に示されるように、固体撮像素子（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
【００２５】
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
【００２６】
また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
【００２７】
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
【００２８】
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
【００２９】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
【００３０】
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３１】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３２】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
【００３３】
入出力端子１２は、外部と信号のやりとりをするために設けられる。
【００３４】
＜１．第１の実施の形態＞
＜固体撮像素子の断面例＞
図２は、本技術の半導体素子を適用した固体撮像素子の構造を示す断面図である。図２の例においては、基板に実装されるTSV(Through Silicon Via)を構造中に持つCSP(Chip Size Package)の一例として、固体撮像素子が示されている。
【００３５】
図２の例の固体撮像素子５１においては、支持基板である、Si基板６４の上にSiO2層６２が形成されており、その上にSi層６１が形成されている。SiO2層６２には、ALパッド６３が埋め込まれており、SiO2層６２とSi基板６４には、ALパッド６３を底部としたTSV５２が形成されている。
【００３６】
この例において、TSV５２は、例えば、φ70μｍで、深さ100μｍで形成されている。TSV５２内部の側壁部には、Via内絶縁膜６５およびVia内絶縁膜６６ａが積層されている。さらに、図中Si基板６４の下面であるフィールド上には、Via内絶縁膜６６ａから延長して形成されているフィールド上絶縁膜６６ｂが示されている。
【００３７】
そして、TSV５２内部を覆うようにメタル配線６７が10μｍで施されている。メタル配線６７上には、はんだボール６９が形成され、ソルダーマスク６８が形成されている。
【００３８】
ここで、Si基板６４のSiの熱膨張係数(CTE)が3.2ppmであり、メタル配線６７として用いられるRDL（再配線）_CUのCTEは、17ppmである。
【００３９】
本技術においては、メタル配線６７の下は、CTEがメタルとSiの各CTEの間にある膜種の絶縁膜が用いられ、かつ、TSV５２側壁部は、その絶縁膜と、Via内絶縁膜６５として、カバレッジのよいプラズマ酸化膜：P-SiO（1μｍ）とが積層された構造とされる。カバレッジとは、フィールドとボトムとの膜厚の比である。なお、カバレッジのよい膜であれば、プラズマ酸化膜以外であってもよい。例えば、P-SiONや、P-SiOであってもよい。
【００４０】
また、CTEがメタルとSiの各CTEの間にある絶縁膜として、図２の例の場合、Via内絶縁膜６６ａと、それに続くフィールド上絶縁膜６６ｂには、SiOCが、厚さ0.1μｍおよび2μｍで、それぞれ用いられている。なお、支持基板としては、Siでなくても、CTEが大きいものにも対応可能である。
【００４１】
SiOCは、CTEが11ppmであり、Siとの差が7.8ppmであり、CUとの差が6ppmであり、CTEがメタルとSiの間にある。
【００４２】
以上のように、メタル配線の下は、CTEがメタルとSiの各CTEの間にある絶縁膜となっているため、絶縁膜への応力集中がなくなり、クラックの発生を抑制できる。それに加えて、TSV底部（側壁部）は、絶縁膜と、カバレッジのよいP-SiOとの積層構造となる。これにより、Via底のリークを抑制できるため、CSP構造の半導体の信頼性を向上することができる。
【００４３】
なお、CTEがメタルとSiのCTEの各値の間にある絶縁膜としては、上述したSiOCに限らず、次の膜種を用いることもできる。
【００４４】
SiCは、CTEが4.4ppmであり、Siとの差が1.2ppmであり、CUとの差が12.6ppmである。SiCNは、CTEが11ppmであり、Siとの差が7.8ppmであり、CUとの差が6ppmである。Al2O3は、CTEが7.2ppmであり、Siとの差が4ppmであり、CUとの差が9.8ppmである。ZrO2は、CTEが10.5ppmであり、Siとの差が7.3ppmであり、CUとの差が6.5ppmである。
【００４５】
これらの膜種を少なくとも１つ以上積層してもよい。これらの中でも、間であるCTEの値は、両者のほぼ中間の値が最も好ましい。なお、図８を参照して後述するが、複数積層する場合、SiとのCTEの差が少ない方をSi側に積層するように、CUとのCTEの差が少ない方をCU側に積層するようにすることが好ましい。
【００４６】
＜固体撮像素子の製造処理＞
次に、図３のフローチャート、並びに図４乃至図６の工程図を参照し、本技術の固体撮像素子の製造処理について説明する。
【００４７】
なお、この処理は、固体撮像素子５１を製造する製造装置により行われる処理である。
【００４８】
まず、ステップＳ５１において、製造装置は、例えば、図４のＡに示されるように、Si基板６４に、ALパッド６３が埋め込まれたSiO2層６２を形成し、Si層６１を形成する。
【００４９】
ステップＳ５２において、製造装置は、図４のＢに示されるように、ALパッド６３を底部としたTSV５２のレジストをパターニングし、Si基板６４とSiO2層６２とをエッチングしてALパッド６３を露出させる。
【００５０】
ステップＳ５３において、製造装置は、図４のＣに示されるように、Via内絶縁膜(例えば、P−SiO)６５を全面に成膜する。
【００５１】
ステップＳ５４において、製造装置は、図５のＡに示されるように、Via内絶縁膜６５をエッチバックする。このとき、図中Si基板６４の下面であるフィールド上とTSV５２底部のVia内絶縁膜６５が除去される。TSV５２側壁部は、1μｍ残される。
【００５２】
ステップＳ５５において、製造装置は、図５のＢに示されるように、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂを成膜してエッチバックする。このとき、図中Si基板６４の下面であるフィールド上のフィールド上絶縁膜６６ｂは、2μｍ残るが、TSV５２底部のVia内絶縁膜６６ａが除去される。TSV５２側壁部のVia内絶縁膜６６ａは、0.1μｍ残される。
【００５３】
ステップＳ５６において、製造装置は、Ti/Cuシードメタルの形成、RDLパターンのレジストのパターニング、Cuめっき(10μｍ)によるメタル配線６７の形成、レジストの除去、シードメタルのWetエッチングなどを行う。これにより、図６のＡに示されるように、Cuのメタル配線６７が形成される。
【００５４】
ステップＳ５７において、製造装置は、図６のＢに示されるように、ソルダーマスク６８の形成、露光、現像（ランド開口）、はんだボール６９の形成などを行う。
【００５５】
以上のようにして、図２を参照して上述した固体撮像素子５１が形成される。
【００５６】
＜固体撮像素子の他の断面例＞
図７は、本技術の半導体素子を適用した固体撮像素子の他の構造を示す断面図である。
【００５７】
図７の固体撮像素子１０１においては、Si層６１、SiO2層６２、ALパッド６３、Si基板６４、Via内絶縁膜(例えば、P−SiO)６５、メタル配線６７、ソルダーマスク６８、並びに、はんだボール６９が形成されている点は、図４の固体撮像素子５１と共通している。
【００５８】
固体撮像素子１０１は、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂが、Via内絶縁膜（例えば、SiOC）１１１ａおよびフィールド上絶縁膜（例えば、SiOC）１１１ｂに入れ替わった点が、図４の固体撮像素子５１と異なっている。
【００５９】
すなわち、図７の固体撮像素子１０１においては、メタル配線６７の下層のSi基板６４がドライエッチングなどにより、例えば、スリット幅10μｍ、深さ10μｍのスリット状に抜かれ、絶縁膜（例えば、SiOC）１１１ｂが埋められている。
【００６０】
なお、スリットの形状は、上述した例に限定されない。
【００６１】
以上のようにメタル配線６７の下層のSi層をスリット状に抜き、絶縁膜で埋めることで、図４の例の場合よりもさらにSi基板６４からの応力を緩和することができる。
【００６２】
＜固体撮像素子の他の断面例＞
図８は、本技術を適用した固体撮像素子の他の構造を示す断面図である。
【００６３】
図８の固体撮像素子１５１においては、Si層６１、SiO2層６２、ALパッド６３、Si基板６４、メタル配線６７、ソルダーマスク６８、並びに、はんだボール６９が形成されている点は、図４の固体撮像素子５１と共通している。
【００６４】
固体撮像素子１５１は、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂが、Via内絶縁膜１６１ａおよびフィールド上絶縁膜１６１ｂに入れ替わった点が、図４の固体撮像素子５１と異なっている。
【００６５】
すなわち、図８の固体撮像素子１５１においては、フィールド上絶縁膜１６１ｂが、Si基板６４に接する膜であるSiC 2.5μｍと、メタル配線６７に接する膜であるSiCN 2.5μｍとで構成されている点が、図４の固体撮像素子１０１と異なっている。
【００６６】
このように、絶縁膜を複数の膜種で構成するようにしてもよい。なお、Via内絶縁膜１６１ａも、フィールド上絶縁膜１６１ｂと同じ積層構成にしてもよいし、しなくてもよい。
【００６７】
以上のように、メタル配線の下は、CTEがメタルとSiの各CTEの間にある絶縁膜となっているため、絶縁膜への応力集中がなくなり、クラックの発生を抑制でき、かつ、TSV底部（側壁部）には、カバレッジのよいP-SiOとの積層構造となる。これにより、Via底のリークを抑制できるため、CSP構造の半導体の信頼性を向上することができる。
【００６８】
なお、上記説明においては、固体撮像素子のTSVを例に説明してきたが、本技術は、バンプであればなんにでも適用することができる。
【００６９】
また、本技術は、裏面照射型の固体撮像素子および表面照射型の固体撮像素子に適用することができる。本技術は、積層型の固体撮像素子にも適用することができる。本技術を、CMOS固体撮像素子に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像素子といった固体撮像素子に適用するようにしてもよい。
【００７０】
なお、本技術は、固体撮像素子への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュールの形態、すなわちカメラモジュールを撮像装置とする場合もある。さらに、本技術は、固体撮像素子に限らず、半導体素子にも適用することができる。
【００７１】
＜２．第２の実施の形態＞
＜電子機器の構成例＞
ここで、図９を参照して、本技術の第２の実施の形態の電子機器の構成例について説明する。
【００７２】
図９に示される電子機器３００は、固体撮像素子（素子チップ）３０１、光学レンズ３０２、シャッタ装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。固体撮像素子３０１としては、上述した本技術の第１の実施の形態の固体撮像素子５１が設けられる。したがって、クラックの発生を抑制でき、かつ、Via底のリークを抑制できる。
【００７３】
光学レンズ３０２は、被写体からの像光（入射光）を固体撮像素子３０１の撮像面上に結像させる。これにより、固体撮像素子３０１内に一定期間信号電荷が蓄積される。シャッタ装置３０３は、固体撮像素子３０１に対する光照射期間および遮光期間を制御する。
【００７４】
駆動回路３０４は、固体撮像素子３０１の信号転送動作およびシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像素子３０１は信号転送を行う。信号処理回路３０５は、固体撮像素子３０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
【００７５】
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００７６】
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００７７】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【００７８】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【００７９】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８０】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００８１】
なお、本技術は以下のような構成も取ることができる。
（１）  基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのvia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である
半導体素子。
（２）  前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている
前記（１）に記載の半導体素子。
（３）  前記側壁膜は、プラズマ酸化膜である
前記（１）または（２）に記載の半導体素子。
（４）  前記側壁膜は、全面成膜後にエッチバックでフィールド上を完全に除去されている
前記（１）乃至（３）のいずれかに記載の半導体素子。
（５）  前記絶縁膜は、複数の膜種が積層されている
前記（１）乃至（４）のいずれかに記載の半導体素子。
（６）  前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める
前記（１）乃至（５）のいずれかに記載の半導体素子。
（７）  CSP(Chip Size Package)構造である
前記（１）乃至（６）のいずれかに記載の半導体素子。
（８）  固体撮像素子である
前記（１）乃至（７）のいずれかに記載の半導体素子。
（９）  製造装置が、
基板に形成されたTSV(Through Silicon Via)の側壁部に、カバレッジがよい膜である側壁膜を形成し、
前記TSVのvia部を除くメタル配線の下層に絶縁膜を形成する
半導体素子の製造方法。
（１０）  基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのvia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、
入射光を前記固体撮像素子に入射する光学系と、
前記固体撮像素子から出力される出力信号を処理する信号処理回路と
を備える電子機器。
【符号の説明】
【００８２】
１  固体撮像素子，  ５１  固体撮像素子，  ５２  TSV，  ６１  Si層，  ６２  配線層，  ６３  ALパッド，  ６４  Si基板，  ６５  Via内絶縁膜，  ６６ａ  Via内絶縁膜，  ６６ｂ  フィールド上絶縁膜，  ６７  メタル配線，  ６８  ソルダーマスク，  ６９  はんだボール，  １１１ａ  Via内絶縁膜，  １１１ｂ  フィールド上絶縁膜，  １６１ａ  Via内絶縁膜，  １６１ｂ  フィールド上絶縁膜，  ３００  電子機器，  ３０１  固体撮像素子，  ３０２  光学レンズ，  ３０３  信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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