(57)【特許請求の範囲】
【請求項１】
電気的に書換え可能な不揮発性のメモリセルが行列状に配置されたメモリアレイと、
前記メモリアレイの行にそれぞれ対応する複数のワード線を駆動するためのドライバ回路と、
複数のプリデコード信号に基づいて各前記ワード線を選択するための複数の選択信号を生成し、生成した前記複数の選択信号を前記ドライバ回路に供給するデコード回路とを備え、
前記デコード回路は、
各々が、動作モードに応じて対応する前記プリデコード信号の論理レベルを反転する複数の第１の論理ゲートと、
各々が、対応する前記プリデコード信号またはその反転信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第１のレベルシフタと、
各々が、前記複数の第１のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記選択信号を生成する複数の第１の論理回路とを含み、
各前記第１の論理回路は、前記動作モードに応じて異なる論理演算を行う、半導体装置。
【請求項２】
前記メモリアレイは、前記メモリアレイの複数行ごとに複数のブロックに区分され、
前記ドライバ回路は、前記複数のブロックにそれぞれ対応する複数のドライバ群を含み、
各前記ドライバ群は、
低電位側の第１の電源線と、
高電位側の第２の電源線と、
前記第１および第２の電源線から供給される電圧によって動作し、各々が対応するブロックの対応する行のメモリセルを駆動する複数のドライバとを含み、
前記デコード回路は、
各前記ドライバ群の前記第１の電源線に第１の電源電位を供給する第１のデコード回路と、
各前記ドライバ群の前記第２の電源線に第２の電源電位を供給する第２のデコード回路とを含み、
前記第１のデコード回路は、
前記複数の第１の論理ゲートと、
前記複数の第１のレベルシフタと、
各々が、前記選択信号として前記第１の電源電位を対応する前記第１の電源線に供給する前記複数の第１の論理回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記第２のデコード回路は、
各々が、対応の前記プリデコード信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第２のレベルシフタと、
各々が、前記複数の第２のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記第２の電源電位を生成し、生成した前記第２の電源電位を前記選択信号として対応する前記第２の電源線に供給する複数の第２の論理回路とを含み、
各前記第２の論理回路は、前記動作モードによらずに同じ論理演算を行う、請求項２に記載の半導体装置。
【請求項４】
各前記ドライバ群の各前記ドライバは、ゲート制御信号に応じて前記第１または第２の電源線の電位を対応する前記ワード線に供給し、
前記デコード回路は、前記複数のドライバ群で共通に設けられ、各前記ドライバ群を構成する各前記ドライバに前記ゲート制御信号を供給する第３のデコード回路を含み、
前記第３のデコード回路は、
各々が、動作モードに応じて対応する前記プリデコード信号の論理レベルを反転する複数の第２の論理ゲートと、
各々が、対応する前記プリデコード信号またはその反転信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第３のレベルシフタと、
各々が、前記複数の第３のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記ゲート制御信号を生成し、生成した前記ゲート制御信号を前記選択信号として対応する前記ドライバに供給する複数の第３の論理回路とを含み、
各前記第３の論理回路は、前記動作モードに応じて異なる論理演算を行う、請求項３に記載の半導体装置。
【請求項５】
前記ドライバ回路は、
低電位側の第１の電源線と、
高電位側の第２の電源線と、
前記第１および第２の電源線から供給される電圧によって動作し、各々が対応する行のメモリセルを駆動する複数のドライバとを含み、
各前記ドライバは、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）インバータを含み、
前記デコード回路は、
各前記ＣＭＯＳインバータを構成するＮ型トランジスタのゲートに第１のゲート信号を供給する第１のデコード回路と、
各前記ＣＭＯＳインバータを構成するＰ型トランジスタのゲートに第２のゲート信号を供給する第２のデコード回路とを含み、
前記第１のデコード回路は、
前記複数の第１の論理ゲートと、
前記複数の第１のレベルシフタと、
各々が、前記選択信号として前記第１のゲート信号を対応する前記ドライバに供給する前記複数の第１の論理回路とを含む、請求項１に記載の半導体装置。
【請求項６】
前記第２のデコード回路は、
各々が対応の前記プリデコード信号を前記動作モードに応じて電圧レベルの昇圧信号に変換する複数の第２のレベルシフタと、
各々が、前記複数の第２のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記第２のゲート信号を生成し、生成した前記第２のゲート信号を前記選択信号として対応する前記ドライバに供給する複数の第２の論理回路とを含み、
各前記第２の論理回路は、前記動作モードによらずに同一の論理演算を行う、請求項５に記載の半導体装置。
【請求項７】
前記ドライバ回路は、
低電位側の第１の電源線と、
高電位側の第２の電源線と、
前記第１および第２の電源線から供給される電圧によって動作し、各々が対応する行のメモリセルを駆動する複数のドライバとを含み、
各前記ドライバは、対応する前記選択信号に応じて前記第１または前記第２の電源線の電位を対応する前記ワード線に供給する、請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、前記動作モードとして、選択された前記メモリセルにデータを書込む書込みモードと、選択された前記メモリセルの書込みデータを消去する消去モードとを有し、
前記書込みモード時に前記第２のデコード回路は、前記第２の電源電位をデータ読出し時よりも高電位に設定し、
前記消去モード時に前記第１のデコード回路は、前記第１の電源電位を負電位に設定し、
前記第１の論理ゲートは、前記書込みモード時に対応する前記プリデコード信号の論理レベルを反転せず、前記消去モード時に対応する前記プリデコード信号の論理レベルを反転し、
前記第１の論理回路は、前記書込みモード時に前記論理演算としてＡＮＤ演算を行い、前記消去モード時に前記論理演算としてＯＲ演算を行う、請求項２に記載の半導体装置。
【請求項９】
前記半導体装置は、前記動作モードとして、選択された前記メモリセルにデータを書込む書込みモードと、選択された前記メモリセルの書込みデータを消去する消去モードとを有し、
前記書込みモード時に、前記第２の電源線の電位を読出し時よりも高電位に設定し、
前記消去モード時に、前記第１の電源線の電位を負電位に設定し、
前記第１の論理ゲートは、前記書込みモード時に対応する前記プリデコード信号の論理レベルを反転せず、前記消去モード時に対応する前記プリデコード信号の論理レベルを反転し、
前記第１の論理回路は、前記書込みモード時に前記論理演算としてＮＡＮＤ演算を行い、前記消去モード時に前記論理演算としてＮＯＲ演算を行う、請求項７に記載の半導体装置。
【請求項１０】
前記第１の論理回路は、
前記第１の電源線と出力ノードとの間に直列に接続された第１および第２のＮ型トランジスタと、
前記第１の電源線と前記出力ノードとの間に直列かつ前記第１および第２のＮ型トランジスタの全体と並列に接続された第３および第４のＮ型トランジスタと、
前記第４のＮ型トランジスタと並列に接続された第５のＮ型トランジスタと、
前記第２の電源線と前記出力ノードとの間に直列に接続された第１および第２のＰ型トランジスタと、
前記第２の電源線と前記出力ノードとの間に直列かつ前記第１および第２のＰ型トランジスタの全体と並列に接続された第３および第４のＰ型トランジスタと、
前記第４のＰ型トランジスタと並列に接続された第５のＰ型トランジスタとを含み、
前記第１および第４のＮ型トランジスタならびに前記第１および第４のＰ型トランジスタの各ゲートには、昇圧された第１のプリデコード信号またはその反転信号が入力され、
前記第２および第５のＮ型トランジスタならびに前記第２および第５のＰ型トランジスタのゲートには、昇圧された第２のプリデコード信号またはその反転信号が入力され、
前記第３のＰ型トランジスタおよび前記第３のＮ型トランジスタの各ゲートには、反転制御信号が入力され、
前記反転制御信号は、前記書込みモード時にローレベルとなり、前記消去モード時にハイレベルとなる、請求項８に記載の半導体装置。
【請求項１１】
前記第１の論理回路は、
前記第１および第２のＮ型トランジスタの間の第１の中間ノードと、前記第１の電源線と間に接続された第６のトランジスタと、
前記第１および第２のＰ型トランジスタの間の第２の中間ノードと、前記第２のＰ型トランジスタとの間に接続された第７のトランジスタと、
前記第３および第４のＮ型トランジスタの間の第３の中間ノードと、前記出力ノードとの間に接続された第８のトランジスタと、
前記第３および第４のＰ型トランジスタの間の第４の中間ノードと、前記出力ノードとの間に接続された第９のトランジスタとをさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
半導体装置であって、
電気的に書換え可能な不揮発性のメモリセルが行列状に配置されたメモリアレイを備え、
前記メモリアレイは、前記メモリアレイの行にそれぞれ対応する複数のワード線を含み、前記メモリアレイの複数行ごとに複数のブロックに区分され、
前記半導体装置は、前記複数のワード線を駆動するためのドライバ回路をさらに備え、
前記ドライバ回路は、前記複数のブロックにそれぞれ対応する複数のドライバ群を含み、
各前記ドライバ群は、
低電位側の第１の電源線と、
高電位側の第２の電源線と、
対応するブロックに設けられた複数の前記ワード線をそれぞれ駆動する複数のドライバを含み、
前記半導体装置は、複数の第１のプリデコード信号に基づいて、各前記第１の電源線に動作モードに応じた第１の電源電位を供給する第１のデコード回路をさらに備え、
前記第１のデコード回路は、
各々が、前記動作モードに応じて対応する前記第１のプリデコード信号の論理レベルを反転する複数の第１の論理ゲートと、
各々が、対応する前記第１のプリデコード信号またはその反転信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第１のレベルシフタと、
各々が、前記複数の第１のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記第１の電源電位を生成し、生成した前記第１の電源電位を対応する前記第１の電源線に供給する複数の第１の論理回路とを含み、
各前記第１の論理回路は、前記動作モードに応じて異なる論理演算を行う、半導体装置。
【請求項１３】
前記半導体装置は、さらに、前記複数の第１のプリデコード信号に基づいて、各前記第２の電源線に前記動作モードに応じた第２の電源電位を供給する第２のデコード回路をさらに備え、
前記第２のデコード回路は、
各々が、対応する前記第１のプリデコード信号またはその反転信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第２のレベルシフタと、
各々が、前記複数の第２のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記第２の電源電位を生成し、生成した前記第２の電源電位を対応する前記第２の電源線に供給する複数の第２の論理回路とを含み、
各前記第２の論理回路は、前記動作モードによらずに同一の論理演算を行う、請求項１２に記載の半導体装置。
【請求項１４】
各前記ドライバ群の各前記ドライバは、前記複数のドライバ群で共通のゲート制御信号を受け、前記ゲート制御信号に応じて前記第１または第２の電源線の電位を対応する前記ワード線に供給し、
前記半導体装置は、さらに、複数の第２のプリデコード信号に基づいて、各前記ドライバ群の各前記ドライバに前記動作モードに応じた電圧レベルの前記ゲート制御信号を供給する第３のデコード回路を備え、
前記第３のデコード回路は、
各々が、前記動作モードに応じて対応する前記第２のプリデコード信号の論理レベルを反転する複数の第２の論理ゲートと、
各々が、対応する前記第２のプリデコード信号またはその反転信号を前記動作モードに応じた電圧レベルの昇圧信号に変換する複数の第３のレベルシフタと、
各々が、前記複数の第３のレベルシフタからそれぞれ出力された昇圧信号のうち対応する複数の昇圧信号の論理演算を行うことによって前記ゲート制御信号を生成し、生成した前記ゲート制御信号を対応する前記ドライバに供給する複数の第３の論理回路とを含み、
各前記第３の論理回路は、前記動作モードに応じて異なる論理演算を行う、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、たとえば、不揮発性メモリを備えた半導体装置に好適に用いられる。
【背景技術】
【０００２】
不揮発性メモリではデータ書込み時および消去時にワード線（またはメモリゲート線）に高電圧が印加される。このため、低電圧系のアドレス信号をデコードしてワード線に供給する際には、デコードされた信号を低電圧から高電圧にレベル変換する必要がある。
【０００３】
たとえば、特開２０１１−１６５２６９号公報（特許文献１）では、各メモリゲート線に接続されたドライバのゲート制御信号入力ノードの直前にレベルシフタが設けられている。また、図示はされていないが、各メモリゲート線に接続されたドライバの電源信号入力ノードの直前にもレベルシフタが設けられている。この場合、レベルシフタは、ワード線ドライバのゲート制御信号及び電源線の本数と同数設けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１６５２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レベルシフタは一般に大きなレイアウト面積を必要とするため、回路の小面積化のためには、レベルシフタの数をできるだけ少なくしたい。そこで、デコードする前の低電圧信号をレベル変換し、レベル変換後の高電圧アドレス信号を論理演算してデコードする方法が考えられる。ところが、不揮発性メモリでは、ワード線（またはメモリゲート線）に供給する信号には、正の高電圧信号以外に負の高電圧信号も必要になる。このため、不揮発性メモリ用のデコード回路では正の高電圧信号のみを用いる単一電源系の場合と同じ論理演算回路を用いることができない。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態による半導体装置は、電気的に書換え可能な不揮発性メモリセルアレイと、ワード線用のドライバを選択するための選択信号を生成するデコード回路とを備える。デコード回路は、プリデコード後の信号を昇圧するためのレベルシフタを含み、レベルシフタによって昇圧されたプリデコード信号が論理演算回路でデコードされることによって選択信号が生成される。各レベルシフタの前段には、動作モードに応じてプリデコード信号の論理レベルを反転するための論理ゲートが設けられる。さらに、論理演算回路は昇圧されたプリデコード信号をデコードする際に、動作モードに応じて異なる論理演算を実行する。
【発明の効果】
【０００８】
上記の実施形態によれば、不揮発性メモリのデコード回路において、レベルシフタの数を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の構成を示すブロック図である。
【図２】図１のフラッシュメモリモジュールで用いられるメモリセルの構成および動作を示す図である。
【図３】図１のフラッシュメモリモジュールの構成を表わすブロック図である。
【図４】図３のＭＧドライバの具体的な構成例を示す回路図である。
【図５】図３の高電圧デコード回路のうちＭＧデコーダ部の構成を示すブロック図である。
【図６】図５のＭＧデコーダ部のうちＭＧＰ／ＭＧＢデコーダの構成を示すブロック図である。
【図７】ＭＧＧデコーダの回路構成の一例を示すブロック図である。
【図８】図５のＭＧデコーダ部のうち高電圧系の回路に供給される電源電位の例を表形式で示す図である。
【図９】図５のレベルシフタの構成例を示す回路図である。
【図１０】図５の高電圧ＡＮＤ回路の構成例を示す回路図である。
【図１１】図５のＥＸＯＲゲートの構成例を示す回路図である。
【図１２】図５の高電圧論理回路の構成例を示す回路図である。
【図１３】書込み時の選択／非選択メモリセルのバイアス状態を模式的に示す図である。
【図１４】書込み時における図５のＭＧＢＰデコーダに関係する信号のタイミング図である。
【図１５】書込み時における図５のＭＧＢＮドライバに関係する信号のタイミング図である。
【図１６】書込み時における図７のＭＧＧデコーダに関係する信号のタイミング図である。
【図１７】消去時の選択／非選択メモリセルのバイアス状態を模式的に示す図である。
【図１８】消去時における図５のＭＧＢＰデコーダに関係する信号のタイミング図である。
【図１９】消去時における図５のＭＧＢＮドライバに関係する信号のタイミング図である。
【図２０】消去時における図７のＭＧＧデコーダに関係する信号のタイミング図である。
【図２１】第２の実施形態の半導体装置において高電圧論理回路の構成を示す図である。
【図２２】図１２の高電圧論理回路の各部の電圧変化の例を示すタイミング図である。
【図２３】図２１の高電圧論理回路の各部の電圧変化の例を示すタイミング図である。
【発明を実施するための形態】
【００１０】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜第１の実施形態＞
［半導体装置の全体構成］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、半導体装置の一例としてマイクロコントローラユニット（ＭＣＵ）１の構成が示されている。
【００１２】
図１を参照して、マイクロコントローラユニット１は、たとえばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。
【００１３】
図１に示すように、マイクロコントローラユニット１は、中央処理装置（ＣＰＵ：Central  Processing  Unit）２と、ランダムアクセスメモリ（ＲＡＭ）５と、フラッシュメモリモジュール（ＦＭＤＬ）６とを備える。中央処理装置２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ５は、中央処理装置２のワーク領域などに利用される。フラッシュメモリモジュール６は、データおよびプログラムを格納する不揮発性メモリモジュールとして設けられる。
【００１４】
マイクロコントローラユニット１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３と、バスインタフェース回路（ＢＩＦ）４と、フラッシュシーケンサ（ＦＳＱＣ）７と、外部入出力ポート（ＰＲＴ）８，９と、タイマ（ＴＭＲ）１０と、クロックパルスジェネレータ（ＣＰＧ）１１と、高速バス（ＨＢＵＳ）１２と、周辺バス（ＰＢＵＳ）１３とを備える。
【００１５】
バスインタフェース回路４は、高速バス１２と周辺バス１３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ７は、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ１１は、マイクロコントローラユニット１を制御するための内部クロックＣＬＫを生成する。
【００１６】
マイクロコントローラユニット１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）１２と周辺バス（ＰＢＵＳ）１３とが設けられている。高速バス１２および周辺バス１３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス１２および周辺バス１３という２本のバスを設けることによって、共通のバスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。
【００１７】
高速バス１２には、中央処理装置２、ダイレクトメモリアクセスコントローラ３、バスインタフェース回路４、ランダムアクセスメモリ５、およびフラッシュメモリモジュール６が接続される。周辺バス１３には、フラッシュシーケンサ７、外部入出力ポート８，９、タイマ１０、およびクロックパルスジェネレータ１１が接続される。
【００１８】
マイクロコントローラユニット１は、さらに、発振子が接続されるかまたは外部クロックが供給されるクロック端子ＸＴＡＬ／ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢと、リセットを指示する外部リセット端子ＲＥＳと、外部電源端子ＶＣＣと、外部接地端子ＶＳＳとを備える。
【００１９】
図１では、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリ１６を構成する。
【００２０】
フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）１５を介して高速バス（ＨＢＵＳ）１２に接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バス１２から高速アクセスポート１５を介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース回路４を介して周辺バス（ＰＢＵＳ）１３経由でフラッシュシーケンサ７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。
【００２１】
［メモリセルの構成例および動作］
図２は、図１のフラッシュメモリモジュール６で用いられるメモリセルの構成および動作を示す図である。本実施形態では、図２に示すように、メモリセルがスプリットゲート型不揮発性メモリ素子によって構成される場合を例に挙げて説明するが、本実施形態で説明するドライバ回路はスタックド・ゲート型の不揮発性メモリ素子の場合にも適用可能である。
【００２２】
図２（Ａ）を参照して、スプリットゲート型不揮発性メモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介して配置された、コントロールゲートＣＧおよびメモリゲートＭＧを含む。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライド（ＳｉＮ）などの電荷トラップ領域が配置される。コントロールゲートＣＧはコントロールゲート線ＣＧＬ（「読出し用ワード線」とも称する）に接続され、メモリゲートＭＧはメモリゲート線ＭＧＬ（「書換え用ワード線」とも称する）に接続される。コントロールゲートＣＧ側のドレイン領域（またはソース領域）はビット線ＢＬに接続され、メモリゲートＭＧ側のソース領域（またはドレイン領域）はソース線ＳＬに接続される。
【００２３】
図２（Ｂ）には、スプリットゲート型不揮発性メモリ素子の読出し時、書込み時、および消去時におけるビット線ＢＬ、コントロールゲートＣＧ、メモリゲートＭＧ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。図２（Ｂ）に示すように、書込み対象のメモリセルのメモリゲートにはウェル領域に対して正の高電圧が印加され、消去対象のメモリセルのメモリゲートにはウェル領域に対して負の高電圧が印加される。なお、「高電圧」とは電位差（上記の場合、メモリゲートとウェル領域との電位差）の絶対値が読出し時の電源電圧レベル（ＶＤＤレベル）よりも大きいことを言う。高電圧を昇圧電圧とも称する。
【００２４】
具体的に、メモリセルの閾値電圧Ｖｔｈを下げる（消去時）には、たとえば、ビット線ＢＬを非接続状態（ＯＰＥＮ）にし、コントロールゲートＣＧを０Ｖ、メモリゲートＭＧを−３．３〜−８．０Ｖに設定する。さらに、メモリゲートＭＧの電圧に応じてソース線ＳＬは３．２〜７．０Ｖに設定され、ウェル領域ＷＥＬＬは０Ｖに設定される。これによって、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧとの間の高電界によって発生した電子と正孔のうち正孔が、ウェル領域（ＷＥＬＬ）から電荷トラップ領域（ＳｉＮ）に注入される。この処理はメモリゲート線を共有する複数のメモリセルを単位として実行される。
【００２５】
メモリセルの閾値電圧Ｖｔｈを上げる（書込み時）には、たとえば、ビット線を０．８Ｖ、コントロールゲートＣＧを１．０Ｖ、メモリゲートＭＧを６．４〜１１Ｖに設定する。メモリゲートＭＧの電圧に応じてソース線ＳＬを３．２〜７．０Ｖに設定する。ウェル領域ＷＥＬＬは０Ｖに設定される。この場合、ソース線ＳＬからビット線ＢＬに書込み電流が流れることによって、コントロールゲートＣＧとメモリゲートＭＧとの境界部分でホットエレクトロンが発生し、発生したホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はビット線電流を流すか否かによって決まるので、この処理はビット単位で制御される。
【００２６】
読出し時には、たとえば、ビット線ＢＬを１．５Ｖ、コントロールゲートＣＧを１．５Ｖ、メモリゲートＭＧを０Ｖ、ソース線ＳＬを０Ｖ、ウェル領域ＷＥＬＬを０Ｖに設定する。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルの抵抗は小さくなり（オン状態）、閾値電圧Ｖｔｈが高ければメモリセルの抵抗は大きくなる（オフ状態）。
【００２７】
なお、スタックド・ゲート型の不揮発性メモリ素子では、上記の書換え用ワード線および読出し用ワード線の両方に対応する１本のワード線がコントロールゲートに接続されている。この場合も同様に、メモリセルの閾値電圧を上げる場合には、コントロールゲート（ワード線）はウェル領域に対して正の高電圧が印加される。逆に、メモリセルの閾値電圧を下げる場合には、コントロールゲート（ワード線）はウェル領域に対して負の高電圧が印加される。
【００２８】
［フラッシュメモリモジュール］
図３は、図１のフラッシュメモリモジュール（ＦＭＤＬ）６の構成を表わすブロック図である。以下の説明では、図３の紙面の左右方向を行方向と称し、紙面の上下方向を列方向と称する。
【００２９】
図３に示すように、フラッシュメモリモジュール（ＦＭＤＬ）６は、左マットメモリセルアレイ２１Ｌと、右マットメモリセルアレイ２１Ｒと、左マットメモリセルアレイ２１Ｌ用のセンスアンプ／書き込み制御回路２６Ｌと、右マットメモリセルアレイ２１Ｒ用のセンスアンプ／書き込み制御回路２６Ｒと、アドレス制御回路２８と、データ制御回路２９とを備える。さらに、フラッシュメモリモジュール（ＦＭＤＬ）６は、左マットメモリセルアレイ２１Ｌ用のＣＧドライバ回路２２Ｌと、右マットメモリセルアレイ２１Ｒ用のＣＧドライバ回路２２Ｒとを備える。低電圧デコード回路２３と、ＭＧドライバ回路２４と、高電圧デコード回路２５と、昇圧回路２７とを備える。
【００３０】
なお、図２ではメモリセルアレイが中央で２分割される２マット構成の例を示している。高速性を重視しない場合は、メモリセルアレイを１マット構成とすることも可能である。１マット構成の場合は、ＣＧドライバ回路２２Ｌ，２２Ｒは一つにまとめてメモリセルアレイの左端または右端に配置される。
【００３１】
図３を参照して、左マットメモリセルアレイ２１Ｌおよび右マットメモリセルアレイ２１Ｒの各々は、行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣは、図２で説明したスプリットゲートタイプの不揮発性メモリである。以下の説明では、左マットメモリセルアレイ２１Ｌを左メモリマット２１Ｌまたは左マット２１Ｌと略記し、右マットメモリセルアレイ２１Ｒを右メモリマット２１Ｒまたは右マット２１Ｒと略記する場合がある。
【００３２】
ビット線ＢＬは、左メモリマット２１Ｌおよび右メモリマット２１Ｒの列ごとに配置される。図２で説明したように、各ビット線ＢＬは、対応する列に設けられている各メモリセルＭＣのコントロールゲートＣＧ側のソースまたはドレイン領域と接続される。
【００３３】
ソース線ＳＬは、左メモリマット２１Ｌおよびメモリマット２１Ｒで共通に、メモリマット２１Ｌ，２１Ｒの行ごとに配置される。図２で説明したように、各ソース線ＳＬは、対応する行に設けられている各メモリセルＭＣのメモリゲートＭＧ側のソースまたはドレイン領域と接続される。
【００３４】
コントロールゲート線ＣＧＬは、メモリマットごとに個別に設けられる。コントロールゲート線ＣＧＬ＿Ｌは、左メモリマット２１Ｌの行ごとに配置され、コントロールゲート線ＣＧＬ＿Ｒは、右メモリマット２１Ｒの行ごとに配置される。各コントロールゲート線ＣＧＬ＿Ｌは、左メモリマット２１Ｌの対応する行に設けられている各メモリセルＭＣのコントロールゲートＣＧと接続される。同様に、各コントロールゲート線ＣＧＬ＿Ｒは、右メモリマット２１Ｒの対応する行に設けられている各メモリセルＭＣのコントロールゲートＣＧと接続される。
【００３５】
メモリゲート線ＭＧＬは、左メモリマット２１Ｌおよびメモリマット２１Ｒで共通に、メモリマット２１Ｌ，２１Ｒの行ごとに配置される。図２で説明したように、各メモリゲート線ＭＧＬは、対応する行に設けられている各メモリセルＭＣのメモリゲートＭＧと接続される。
【００３６】
なお、高速性を重視する場合、ビット線ＢＬを読み出し用と書込み用に分離する構成を採ることが可能であるし、ビット線を階層化して主ビット線と副ビット線とに分離する構成を採ることも可能である。また、図２では、ソース線ＳＬは、行ごとに設けられるものとしているが、書換え単位の複数の行で１つのソース線ＳＬを共用する構成を採ること、または、ディスターブ低減のため１つの行中で複数のソース線ＳＬに分割する構成を採ることも可能である。
【００３７】
センスアンプ／書き込み制御回路２６Ｌは、左メモリマット２１Ｌ内のメモリセルＭＣとビット線ＢＬを介して接続され、メモリセルＭＣのデータの読み出しおよび書換えを制御する。同様に、センスアンプ／書き込み制御回路２６Ｒは、右メモリマット２１Ｒ内のメモリセルＭＣとビット線ＢＬを介して接続され、メモリセルＭＣのデータの読み出しおよび書換えを制御する。
【００３８】
アドレス制御回路２８は、外部アドレス入力端子３４からアドレス（行アドレスＲＡＲ，列アドレスＣＡＲ）を取り込む。アドレス制御回路２８は、行アドレス信号ＲＡＲを高電圧デコード回路２５および低電圧デコード回路２３に伝送し、かつ列アドレス信号ＣＡＲをセンスアンプ／書き込み制御回路２６Ｌ，２６Ｒに伝送する。
【００３９】
データ制御回路２９は、センスアンプ／書き込み制御回路２６Ｌ，２６Ｒから出力されたリードデータＲＤを外部データ入出力端子３５に出力し、外部データ入出力端子３５に入力されたライトデータＷＤをセンスアンプ／書き込み制御回路２６Ｌ，２６Ｒへ出力する。
【００４０】
ＣＧドライバ回路２２Ｌおよび２２Ｒは、左メモリマット２１Ｌと右メモリマット２１Ｒの間に配置される。具体的には、ＣＧドライバ回路２２Ｌは、左メモリマット２１Ｌの右側に隣接して配置される。ＣＧドライバ回路２２Ｒは、右メモリマット２１Ｒの左側に隣接して配置される。低電圧デコード回路２３は、ＣＧドライバ回路２２ＬとＣＧドライバ回路２２Ｒの間に配置される。
【００４１】
ＣＧドライバ回路２２Ｌは、主に読み出しに使用する複数のコントロールゲート線ＣＧＬ＿Ｌをそれぞれ駆動する複数のＣＧドライバ４６Ｌを備える。同様にＣＧドライバ回路２２Ｒは、主に読み出しに使用する複数のコントロールゲート線ＣＧＬ＿Ｒをそれぞれ駆動する複数のＣＧドライバ４６Ｒを備える。低電圧デコード回路２３は、アドレス制御回路２８から供給された行アドレス信号ＲＡＲに基づいて、行を選択し、選択した行に対応するＣＧドライバ４６Ｌ，４６Ｒを選択して駆動する。
【００４２】
なお、ＣＧドライバ回路２２Ｌ、２２Ｒ、および低電圧デコード回路２３の各々には、高電位側（「ハイ側」とも称する）の電源端子３２および低電位側（「ロー側」とも称する）の電源端子３３を介して、それぞれ低電圧系のハイ側電源電位ＶＤＤおよびロー側電源電位ＶＳＳが供給される。ここで、「低電圧」とは、読出し時に使用される電源電圧レベル（ＶＤＤレベル）を言う。
【００４３】
ＭＧドライバ回路２４は、左メモリマット２１Ｌと右メモリマット２１Ｒとの両方を囲む領域の外側（右側または左側）に配置される。図３の場合には、ＭＧドライバ回路２４は、右メモリマット２１Ｒの右側に隣接して配置される。ＭＧドライバ回路２４は、主に書換え（書込みおよび消去）に使用する複数のメモリゲート線ＭＧＬをそれぞれ駆動する複数のＭＧドライバ４７を備える。
【００４４】
高電圧デコード回路２５は、アドレス制御回路２８から供給された行アドレス信号ＲＡＲに基づいて、行を選択し、選択した行に対応するＭＧドライバ４７を選択して駆動する。高電圧デコード回路２５は、さらに、選択した行のソース線ＳＬを駆動するＳＬドライバ４８を含む。
【００４５】
昇圧回路２７は、低電圧系のハイ側電源電位ＶＤＤおよびロー側電源電位ＶＳＳに基づいて、書換え用のハイ側電源電位および書換え用のロー側電源電位を発生する。昇圧回路２７は、ＭＧドライバ回路２４および高電圧デコード回路２５の各々に、ハイ側電源端子３０を介して書換え用ハイ側電源電位ＶＭＧＢＰＰ，ＶＭＧＢＮＰ，ＶＭＧＰＰ，ＶＢＧＮＰを供給し、ロー側電源端子３１を介して書換え用ロー側電源電位ＶＭＧＢＰＮ，ＶＭＧＢＮＮ，ＶＭＧＰＮ，ＶＭＧＮＮを供給する。
【００４６】
［ＭＧドライバ］
図４は、図３のＭＧドライバ４７の具体的な構成例を示す回路図である。
【００４７】
図４（Ａ）を参照して、ＭＧドライバ４７Ａは、高電位側（ハイ側）の電源線ＭＧＢＰと低電位側（ロー側）の電源線ＭＧＢＮとの間に、ハイ側からロー側の方向に直列に接続されたＰＭＯＳ（Positive-type  Metal  Oxide  Semiconductor）トランジスタ４７１とＮＭＯＳ（Negative-type  Metal  Oxide  Semiconductor）トランジスタ４７２とを含む。ＰＭＯＳトランジスタ４７１のゲートは制御信号線ＭＧＰと接続され、ＮＭＯＳトランジスタ４７２のゲートは制御信号線ＭＧＮと接続される。ＰＭＯＳトランジスタ４７１とＮＭＯＳトランジスタ４７２の接続ノードはメモリゲート線ＭＧＬに接続される。ＰＭＯＳトランジスタ４７１はメモリゲート線ＭＧＬの電位をプルアップするために用いられ、ＮＭＯＳトランジスタ４７２はメモリゲート線ＭＧＬの電位をプルダウンするために用いられる。
【００４８】
図４（Ｂ）のＭＧドライバ４７Ｂは、図４（Ａ）のＭＧドライバ４７Ａにおいて、ＰＭＯＳトランジスタ４７１のゲートとＮＭＯＳトランジスタ４７２のゲートとが、共通の信号線ＭＧＧに接続された構成を有する。
【００４９】
［ＭＧデコーダ部］
（概要）
図５は、図３の高電圧デコード回路２５のうちＭＧデコーダ部２５Ａの構成を示すブロック図である。図５では、さらに、図３の右マットメモリセルアレイ２１ＲおよびＭＧドライバ回路２４の構成例も示す。
【００５０】
図５に示すように、右マットメモリセルアレイ２１Ｒは、６４個のブロックＢＫ［０］〜ＢＫ［６３］に区分される。各ブロックＢＫには、Ｎ行のメモリセルが配置され、Ｎ本のメモリゲート線ＭＧＬ［０］〜ＭＧＬ［Ｎ−１］が配線されている。左マットメモリセルアレイ２１Ｌも、右マットメモリセルアレイ２１Ｒと同様の構成を有する。
【００５１】
ＭＧドライバ回路２４は、ブロックＢＫ［０］〜ＢＫ［６３］にそれぞれ対応する６４個のＭＧドライバ群７０［０］〜７０［６３］を含む。各ドライバ群７０は、対応するブロックＢＫのＮ本のメモリゲート線ＭＧＬをそれぞれ駆動するＮ個のＭＧドライバ４７Ａを含む。各ドライバ群７０には、図４で説明したハイ側の電源線ＭＧＢＰとロー側の電源線ＭＧＢＮとが配線されている。
【００５２】
ＭＧデコーダ部２５Ａは、プリデコーダ４８０Ｌ，４８０Ｕ，４８０Ｇと、ＭＧＢＰ／ＭＧＢＮデコーダ５４と、ＭＧＰ／ＭＧＮデコーダ５３とを含む。
【００５３】
図３のアドレス制御回路２８から出力された行アドレス信号ＲＡＲのうち、６ビット分のアドレス信号ＡＤＤＢ［５：０］がブロックＢＫ［６３：０］の選択に用いられる。残りのビット分のアドレス信号ＡＤＤＧが各ブロックＢＫでＮ本のメモリゲート線ＭＧＬ［Ｎ−１：０］のうち１本を選択するに用いられる。
【００５４】
プリデコーダ４８０Ｕは、ブロックＢＫ選択用のアドレス信号ＡＤＤＢ［５：０］のうち上位３ビットのアドレス信号［５：３］をデコードすることによって各１ビットの８個のプリデコード信号ＰＲＭＧＢＵ［７：０］を生成する。プリデコーダ４８０Ｌは、下位３ビットのアドレス信号ＡＤＤＢ［２：０］をデコードすることによって各１ビットの８個のプリデコード信号ＰＲＭＧＢＬ［７：０］を生成する。
【００５５】
図５では簡略化して示しているが、メモリゲート線ＢＧＬの選択用のアドレス信号ＡＤＤＧも上位ビットと下位ビットに区分される。プリデコーダ４８０Ｇは、上位のアドレス信号ＡＤＤＧをデコードすることによってプリデコード信号ＰＲＭＧＵを生成し、下位のアドレス信号ＡＤＤＧをデコードすることによってプリデコード信号ＰＲＭＧＬを生成する。
【００５６】
ＭＧＢＰ／ＭＧＢＮデコーダ５４は、プリデコーダ４８０Ｌ，４８０Ｕから出力されたプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵに基づいて、選択されたブロックＢＫに対応するＭＧドライバ群７０のハイ側電源線ＭＧＢＰおよびロー側電源線ＭＧＢＮに、データ書換えに必要な電源電位を供給する。ハイ側電源線ＭＧＢＰは正の高電位のみを取り得るが、ロー側電源線ＭＧＢＮは正および負の高電位を取り得る。
【００５７】
ＭＧＰ／ＭＧＮデコーダ５３は、プリデコーダ４８０Ｇから出力されたプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵに基づいて、ＭＧドライバ４７Ａに接続された制御信号線ＭＧＰ，ＭＧＮに制御信号を出力することによって、対応するメモリゲート線ＭＧＬを活性化する。各制御信号線ＭＧＰは、対応するＭＧドライバ４７Ａを構成する図４（Ａ）のＰＭＯＳトランジスタ４７１のゲートと接続され、正の高電位のみを取り得る。各制御信号線ＭＧＮは、対応するＭＧドライバ４７Ａを構成するＮＭＯＳトランジスタ４７２のゲートと接続され、正および負の高電位を取り得る。
【００５８】
（ＭＧＢＰ／ＭＧＢＮデコーダ）
図５に示すように、ＭＧＢＰ／ＭＧＢＮデコーダ５４は、低電圧論理回路としての１６個のＯＲゲート５１０および１６個のＥＸＯＲ（Exclusive-OR）ゲート５２０と、１７個のレベルシフタ（ＬＶＬＳＦＴ）５１１，５２１と、高電圧デコーダ６０［０］〜６０［６３］とを含む。
【００５９】
レベルシフタ５１１は、ＶＤＤレベルの入力信号を正の高電圧レベル（ハイ側電源電位ＶＭＧＢＰＰ；ロー側電源電位ＶＭＧＢＰＮ）の信号に変換する（具体的な数値例は図８で説明する）。各レベルシフタ５１１は、入力信号を保持するためのラッチ回路を内蔵している。遮断信号ＥＮＰがＨレベルのときラッチ回路への信号入力が可能である。遮断信号ＥＮＰをＬレベルにすることによってラッチ回路への信号入力を遮断した後に、レベルシフタ５１１に供給する電源電位を変化させることによって入力信号が正の高電圧に昇圧される。
【００６０】
同様に、レベルシフタ５２１は、ＶＤＤレベルの入力信号を、レベルシフタ５１１の場合とは異なる正または負の高電圧レベル（ハイ側電源電位ＶＭＧＢＮＰ；ロー側電源電位ＶＭＧＢＮＮ）の信号に変換する（具体的な数値例は図８で説明する）。各レベルシフタ５２１は、入力信号を保持するためのラッチ回路を内蔵している。遮断信号ＥＮＮがＨレベルのときラッチ回路への信号入力が可能である。遮断信号ＥＮＮをＬレベルにすることによってラッチ回路への信号入力を遮断した後に、レベルシフタ５２１に供給する電源電位を変化させることによって入力信号が正または負の高電圧に昇圧される。
【００６１】
プリデコーダ４８０Ｌから出力された下位側の８個のプリデコード信号ＰＲＭＧＢＬ［７：０］は、８個のＯＲゲート５１０をそれぞれ介して、８個のレベルシフタ５１１にそれぞれ入力される。８個のレベルシフタ５１１は、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＬ［７：０］を高電圧レベルのプリデコード信号ＰＲＭＧＢＰＬ［７：０］に変換する。ここで、各ＯＲゲート５１０は、対応するプリデコード信号ＰＲＭＧＢＬ［７：０］と全選択信号ＡＳＥＬとの論理和を演算する。したがって、全選択信号ＡＳＥＬがハイレベル（Ｈレベル）のとき、プリデコード信号ＰＲＭＧＢＬ［７：０］は全選択される。全選択信号は、消去時に活性化（Ｈレベル）される。
【００６２】
下位側の８個のプリデコード信号ＰＲＭＧＢＬ［７：０］は、さらに、８個のＥＸＯＲゲート５２０をそれぞれ介して、８個のレベルシフタ５２１にそれぞれ入力される。８個のレベルシフタ５２１は、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＬ［７：０］を高電圧レベルのプリデコード信号ＰＲＭＧＢＮＬ［７：０］に変換する。ここで、各ＥＸＯＲゲート５２０は、対応するプリデコード信号ＰＲＭＧＢＬ［７：０］と反転制御信号ＥＮＯＲとの排他的論理和を演算する。したがって、各ＥＸＯＲゲート５２０は、反転制御信号ＥＮＯＲがＨレベルのとき、対応するプリデコード信号ＰＲＭＧＢＬ［７：０］の論理レベルを反転した信号を出力し、反転制御信号ＥＮＯＲがローレベル（Ｌレベル）のとき、対応するプリデコード信号ＰＲＭＧＢＬ［７：０］の論理レベルを変えずに出力する。反転制御信号ＥＮＯＲは、フラッシュモジュールの動作モード（書込み、消去）が消去モードのときＨレベルに設定され、書込みモードのときＬレベルに設定される。
【００６３】
一方、プリデコーダ４８０Ｕから出力された上位側の８個のプリデコード信号ＰＲＭＧＢＵ［７：０］は、８個のＯＲゲート５１０をそれぞれ介して、８個のレベルシフタ５１１にそれぞれ入力される。８個のレベルシフタ５１１は、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＵ［７：０］を高電圧レベルのプリデコード信号ＰＲＭＧＢＰＵ［７：０］に変換する。ここで、各ＯＲゲート５１０は、対応するプリデコード信号ＰＲＭＧＢＵ［７：０］と全選択信号ＡＳＥＬとの論理和を演算する。
【００６４】
上位側の８個のプリデコード信号ＰＲＭＧＢＵ［７：０］は、さらに、８個のＥＸＯＲゲート５２０をそれぞれ介して、８個のレベルシフタ５２１にそれぞれ入力される。８個のレベルシフタ５２１は、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＵ［７：０］を高電圧レベルのプリデコード信号ＰＲＭＧＢＮＵ［７：０］に変換する。ここで、各ＥＸＯＲゲート５２０は、対応するプリデコード信号ＰＲＭＧＢＵ［７：０］と反転制御信号ＥＮＯＲとの排他的論理和を演算する。
【００６５】
なお、ＶＤＤレベルの反転制御信号ＥＮＯＲは、レベルシフタ５２１によって高電圧レベルの反転制御信号ＨＶＥＮＯＲに変換される。
【００６６】
高電圧デコーダ６０［０］〜６０［６３］は、ＭＧドライバ群７０［０］〜７０［６３］にそれぞれ対応して設けられる。具体的に第ｋ番目（ただし、０≦ｋ≦６３）の高電圧デコーダ６０［ｋ］は、第ｋ番目のＭＧドライバ群７０［ｋ］に設けられたハイ側電源線ＭＧＢＰ［ｋ］およびロー側電源線ＭＧＢＮ［ｋ］にハイ側およびロー側の電源電位をそれぞれ供給する。
【００６７】
具体的に、高電圧デコーダ６０［０］〜６０［６３］の各々は、高電圧ＡＮＤ回路５１２と高電圧論理回路５２２とを含む。高電圧ＡＮＤ回路５１２は、８個の高電圧プリデコード信号ＰＲＭＧＢＰＬ［７：０］の各々と８個の高電圧プリデコード信号ＰＲＭＧＢＰＵ［７：０］の各々とのＡＮＤ演算を行うことによって、ＭＧドライバ回路２４に設けられた６４本のハイ側電源線ＭＧＢＰ［６３：０］に供給する電源電位を生成する。高電圧論理回路５２２は、８個の高電圧プリデコード信号ＰＲＭＧＢＮＬ［７：０］の各々と８個の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：０］の各々との論理演算を行うことによって、ＭＤドライバ回路２４に設けられた６４本のロー側電源線ＭＧＢＮ［６３：０］に供給する電源電位を生成する。ここで、高電圧論理回路５２２は、反転制御信号ＨＶＥＮＯＲがＬレベルのときＡＮＤ演算を行い、反転制御信号ＨＶＥＮＯＲがＨレベルのときＯＲ演算を行う。
【００６８】
具体的に、第（ｉ＋８×ｊ）番目（ただし、０≦ｉ≦７，０≦ｊ≦７）の高電圧デコーダ６０［ｉ＋８×ｊ］に設けられた高電圧ＡＮＤ回路５１２には、第ｉ番目の高電圧レベルのプリデコード信号ＰＲＭＧＢＰＬ［ｉ］と、第ｊ番目の高電圧レベルのプリデコード信号ＰＲＭＧＢＰＵ［ｊ］とが入力される。高電圧ＡＮＤ回路５１２は、入力されたプリデコード信号ＰＲＭＧＢＰＬ［ｉ］およびＰＲＭＧＢＰＵ［ｊ］のＡＮＤ演算を行う。高電圧ＡＮＤ回路５１２で生成された電圧信号（ＡＮＤ演算結果）は、対応するＭＧドライバ群７０［ｉ＋８×ｊ］のハイ側電源線ＭＧＢＰ［ｉ＋８×ｊ］に供給される。
【００６９】
第（ｉ＋８×ｊ）番目（ただし、０≦ｉ≦７，０≦ｊ≦７）の高電圧デコーダ６０［ｉ＋８×ｊ］に設けられた高電圧論理回路５２２には、第ｉ番目の高電圧レベルのプリデコード信号ＰＲＭＧＢＮＬ［ｉ］と、第ｊ番目の高電圧レベルのプリデコード信号ＰＲＭＧＢＮＵ［ｊ］と、高電圧反転制御信号ＨＶＥＮＯＲとが入力される。高電圧論理回路５２２は、高電圧反転制御信号ＨＶＥＮＯＲがＬレベルのとき、入力されたプリデコード信号ＰＲＭＧＢＮＬ［ｉ］およびＰＲＭＧＢＮＵ［ｊ］のＡＮＤ演算を行う。高電圧論理回路５２２は、高電圧反転制御信号ＨＶＥＮＯＲがＨレベルのとき、入力されたプリデコード信号ＰＲＭＧＢＮＬ［ｉ］およびＰＲＭＧＢＮＵ［ｊ］のＯＲ演算を行う。高電圧論理回路５２２で生成された電圧信号（ＡＮＤ演算結果またはＯＲ演算結果）は、対応するＭＧドライバ群７０［ｉ＋８×ｊ］のロー側電源線ＭＧＢＮ［ｉ＋８×ｊ］に供給される。
【００７０】
上記のＭＧＢＰ／ＭＧＢＮデコーダ５４のうち、ＭＧドライバ回路２４のハイ側の電源線ＭＧＢＰ［６３：０］への電源電位の出力に関係するＯＲゲート５１０、レベルシフタ５１１および高電圧ＡＮＤ回路５１２を、ＭＧＢＰデコーダ５４Ｐと称する。同様に、ＭＤドライバ回路２４のロー側の電源線ＭＧＢＮ［６３：０］への電源電位の出力に関係するＥＸＯＲゲート５２０、レベルシフタ５２１、および高電圧論理回路５２２を、ＭＧＢＮデコーダ５４Ｎと称する。
【００７１】
（ＭＧＰ／ＭＧＮデコーダ）
図６は、図５のＭＧデコーダ部２５ＡのうちＭＧＰ／ＭＧＢデコーダ５３の構成を示すブロック図である。図６では、図５のプリデコーダ４８０Ｇ（下位側アドレス用のプリデコーダ４８０ＧＬおよび上位側アドレス用のプリデコーダ４８０ＧＵを含む）、ＭＧドライバ回路２４、および右メモリマット２１Ｒも併せて示している。
【００７２】
なお、図６では、図５の制御信号線ＭＧＰの本数、制御信号線ＭＧＮの本数、およびブロックＢＫごとのメモリゲート線ＭＧＬの本数がいずれも６４本（Ｎ＝６４）の場合が示されている。このため、６ビットのアドレス信号ＡＤＤＧ［５：０］が用いられる。プリデコーダ４８０ＧＵは上位３ビットのアドレス信号ＡＤＤＧ［５：３］を各１ビットの８個のプリデコード信号ＰＲＭＧＵ［７：０］にデコードする。プリデコーダ４８０ＧＬは下位３ビットのアドレス信号ＡＤＤＧ［２：０］を各１ビットの８個のプリデコード信号ＰＲＭＧＬ［７：０］にデコードする。
【００７３】
図６に示すように、ＭＧＰ／ＭＧＮデコーダ５３は、低電圧論理回路としての１６個のＯＲゲート５３０および１６個のＥＸＯＲゲート５４０と、３３個のレベルシフタ（ＬＶＬＳＦＴ）５３１，５４１と、高電圧デコーダ６１［０］〜６１［６３］とを含む。
【００７４】
図６のＭＧＰ／ＭＧＮデコーダ５３の構成および動作は図５のＰＧＰＢ／ＭＧＰＮデコーダの構成および動作と類似のものである。具体的に、図６のＯＲゲート５３０、ＥＸＯＲゲート５４０、およびレベルシフタ５３１，５４１は、図５のＯＲゲート５１０、ＥＸＯＲゲート５２０、およびレベルシフタ５１１，５２１にそれぞれ対応する。図６の高電圧デコーダ６１［０］〜６１［６３］は、図５の高電圧デコーダ６０［０］〜６０［６３］にそれぞれ対応する。
【００７５】
さらに、図６のＶＤＤレベルのプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵは、図５のＶＤＤレベルのプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵにそれぞれ対応する。図６の高電圧レベルのプリデコード信号ＰＲＭＧＰＬ，ＰＲＭＧＰＵ，ＰＲＭＧＮＬ，ＰＲＭＧＮＵは、図５の高電圧レベルのプリデコード信号ＰＲＭＧＢＰＬ，ＰＲＭＧＢＰＵ，ＰＲＭＧＢＮＬ，ＰＲＭＧＢＮＵにそれぞれ対応する。
【００７６】
ただし、レベルシフタ５３１，５４１の出力信号の電圧レベルは、図５の場合と異なる（具体的な数値例は図８で説明する）。具対的に、図６のレベルシフタ５３１は、ＶＤＤレベルの入力信号を正の高電圧レベル（ハイ側電源電位ＶＭＧＰＰ；ロー側電源電位ＶＭＧＰＮ）の信号に変換する。図６のレベルシフタ５４１は、ＶＤＤレベルの入力信号を正または負の高電圧レベル（ハイ側電源電位ＶＭＧＮＰ；ロー側電源電位ＶＭＧＮＮ）に変換する。
【００７７】
さらに、図６の高電圧デコーダ６１は、高電圧ＡＮＤ回路５１２および高電圧論理回路５２２（ＡＮＤ／ＯＲ回路）に代えて、高電圧ＮＡＮＤ回路５３２および高電圧論理回路５４２（ＮＡＮＤ／ＮＯＲ回路）を有する点で図５の高電圧デコーダ６０と異なる。具体的に、第（ｉ＋８×ｊ）番目（ただし、０≦ｉ≦７，０≦ｊ≦７）の高電圧デコーダ６１［ｉ＋８×ｊ］に設けられた高電圧ＮＡＮＤ回路５３２には、第ｉ番目の高電圧レベルのプリデコード信号ＰＲＭＧＰＬ［ｉ］と、第ｊ番目の高電圧レベルのプリデコード信号ＰＲＭＧＰＵ［ｊ］とが入力される。高電圧ＮＡＮＤ回路５３２は、入力されたプリデコード信号ＰＲＭＧＰＬ［ｉ］およびＰＲＭＧＰＵ［ｊ］のＮＡＮＤ演算を行う。高電圧ＮＡＮＤ回路５３２で生成された電圧信号（ＮＡＮＤ演算結果）は、ＭＧドライバ回路２４の制御信号線ＭＧＰ［ｉ＋８×ｊ］に供給される。
【００７８】
第（ｉ＋８×ｊ）番目（ただし、０≦ｉ≦７，０≦ｊ≦７）の高電圧デコーダ６１［ｉ＋８×ｊ］に設けられた高電圧論理回路５４２には、第ｉ番目の高電圧レベルのプリデコード信号ＰＲＭＧＮＬ［ｉ］と、第ｊ番目の高電圧レベルのプリデコード信号ＰＲＭＧＮＵ［ｊ］と、高電圧反転制御信号ＨＶＥＮＯＲとが入力される。高電圧論理回路５４２は、高電圧反転制御信号ＨＶＥＮＯＲがＬレベルのとき、入力されたプリデコード信号ＰＲＭＧＮＬ［ｉ］およびＰＲＭＧＮＵ［ｊ］のＮＡＮＤ演算を行う。高電圧論理回路５４２は、高電圧反転制御信号ＨＶＥＮＯＲがＨレベルのとき、入力されたプリデコード信号ＰＲＭＧＮＬ［ｉ］およびＰＲＭＧＮＵ［ｊ］のＮＯＲ演算を行う。高電圧論理回路５４２で生成された電圧信号（ＮＡＮＤ演算結果またはＮＯＲ演算結果）は、ＭＧドライバ回路２４の制御信号線ＭＧＮ［ｉ＋８×ｊ］に供給される。
【００７９】
図６のＭＧＰ／ＭＧＮデコーダ５３のその他の点は図５のＭＧＢＰ／ＭＧＢＮデコーダ５４とほぼ同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８０】
なお、図６のＭＧＰ／ＭＧＮデコーダ５３のうち、ＭＧドライバ回路２４の制御信号線ＭＧＰ［６３：０］への制御信号の出力に関係するＯＲゲート５３０、レベルシフタ５３１および高電圧ＮＡＮＤ回路５３２を、ＭＧＰデコーダ５３Ｐと称する。同様に、ＭＤドライバ回路２４の制御信号線ＭＧＮ［６３：０］への制御信号の出力に関係するＥＸＯＲゲート５４０、レベルシフタ５４１、および高電圧論理回路５４２を、ＭＧＮデコーダ５３Ｎと称する。
【００８１】
（ＭＧＧデコーダ）
図４（Ｂ）に示した構成のＭＧドライバ４７Ｂを使用する場合、ＭＧＰ／ＭＧＮデコーダ５３に代えて、ＭＧＧデコーダ５３Ｇが設けられる。ＭＧＧデコーダ５３Ｇからは、Ｎ本の制御信号線ＭＧＧ［０］〜ＭＧＧ［Ｎ−１］が引き出される。第ｓ番目（ただし、０≦ｓ≦Ｎ−１）の制御信号線ＭＧＧ［ｓ］は、各ブロックＢＫの第ｓ番目のメモリゲート線ＭＧＬ［ｓ］に対応するＭＧドライバ４７Ｂと接続される。図４（Ｂ）で説明したように、制御信号線ＭＧＧは、各ＭＧドライバ群７０のうちで対応するＭＧドライバ４７Ｂを構成するＰＭＯＳトランジスタ４７１およびＮＭＯＳトランジスタ４７２の各ゲートに接続される。
【００８２】
図７は、ＭＧＧデコーダ５３Ｇの回路構成の一例を示すブロック図である。図７では、図５のプリデコーダ４８０Ｇ（下位側アドレス用のプリデコーダ４８０ＧＬおよび上位側アドレス用のプリデコーダ４８０ＧＵを含む）、ＭＧドライバ回路２４、および右メモリマット２１Ｒも併せて示している。
【００８３】
なお、図７では、制御信号線ＭＧＧの本数およびブロックＢＫごとのメモリゲート線ＭＧＬの本数が６４本（Ｎ＝６４）の場合が示されている。図６の場合と同様に、６ビットのアドレス信号ＡＤＤＧ［５：０］のうち、上位３ビットのアドレス信号ＡＤＤＧ［５：３］がプリデコーダ４８０ＧＵによってプリデコード信号ＰＲＭＧＵ［７：０］にデコードされ、下位３ビットのアドレス信号ＡＤＤＧ［２：０］がプリデコーダ４８０ＧＬによってプリデコード信号ＰＲＭＧＬ［７：０］にデコードされる。
【００８４】
図７に示すように、ＭＧＧデコーダ５３Ｇは、低電圧論理回路としての１６個のＥＸＯＲゲート５５０と、１７個のレベルシフタ５５１と、高電圧デコーダ６２［０］〜６２［６３］とを含む。図７のＭＧＧデコーダ５３Ｇは、図６のＭＧＮデコーダ５３Ｎと同様の構成を有する。具体的に、図７のＥＸＯＲゲート５５０およびレベルシフタ５５１は図６のＥＸＯＲゲート５４０およびレベルシフタ５４１に対応する。図７の高電圧デコーダ６２［０］〜６２［６３］は図６の高電圧デコーダ６１［０］〜６１［６３］にそれぞれ対応する。図７の高電圧論理回路５５２（ＮＡＮＤ／ＮＯＲ回路）は、図６の高電圧論理回路５４２に対応する。さらに、図７の高電圧レベルのプリデコード信号ＰＲＭＧＧＵ，ＰＲＭＧＧＬは、図６の高電圧レベルのプリデコード信号ＰＲＭＧＮＵ，ＰＲＭＧＮＬにそれぞれ対応する。
【００８５】
ただし、レベルシフタ５５１の出力信号の電圧レベルは、図６の場合と異なる（具体的な数値例は図８で説明する）。具体的に図７のレベルシフタ５５１は、ＶＤＤレベルの入力信号を正または負の高電圧レベル（ハイ側電源電位ＶＭＧＧＰ；ロー側電源電位ＶＭＧＧＮ）に変換する。
【００８６】
さらに、図７の高電圧デコーダ６２は、高電圧論理回路５５２（ＮＡＮＤ／ＮＯＲ回路）のみを有し、高電圧ＮＡＮＤ回路を有さない点で図６の高電圧デコーダ６２と異なる。具体的に、第（ｉ＋８×ｊ）番目（ただし、０≦ｉ≦７，０≦ｊ≦７）の高電圧デコーダ６２［ｉ＋８×ｊ］に設けられた高電圧論理回路５５２には、第ｉ番目の高電圧レベルのプリデコード信号ＰＲＭＧＧＬ［ｉ］と、第ｊ番目の高電圧レベルのプリデコード信号ＰＲＭＧＧＵ［ｊ］と、高電圧反転制御信号ＨＶＥＮＯＲとが入力される。高電圧論理回路５５２は、高電圧反転制御信号ＨＶＥＮＯＲがＬレベルのとき、入力されたプリデコード信号ＰＲＭＧＧＬ［ｉ］およびＰＲＭＧＧＵ［ｊ］のＮＡＮＤ演算を行う。高電圧論理回路５５２は、高電圧反転制御信号ＨＶＥＮＯＲがＨレベルのとき、入力されたプリデコード信号ＰＲＭＧＧＬ［ｉ］およびＰＲＭＧＧＵ［ｊ］のＮＯＲ演算を行う。高電圧論理回路５５２で生成された電圧信号（ＮＡＮＤ演算結果またはＮＯＲ演算結果）は、ＭＧドライバ回路２４の制御信号線ＭＧＧ［ｉ＋８×ｊ］に供給される。
【００８７】
図７のＭＧＧデコーダ５３Ｇのその他の点は図６のＭＧＮデコーダ５３Ｎとほぼ同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８８】
［電源電位の例］
図８は、図５のＭＧデコーダ部２５Ａのうち高電圧系の回路に供給される電源電位の例を表形式で示す図である。高電圧系の回路に供給される電源電位は動作モード（書込み、消去、読出し）に応じて異なる。これらの電源電位は、図３の昇圧回路によって生成される。
【００８９】
図５、図８を参照して、ＭＧＢＰデコーダ５４Ｐのレベルシフタ５１１および高電圧ＡＮＤ回路５１２には、ハイ側電源電位ＶＭＧＢＰＰおよびロー側電源電位ＶＭＧＢＰＮが供給される。ハイ側電源電位ＶＭＧＢＰＰは、書込みモードにおいて６．４〜１１Ｖという正の高電圧に設定される。ＭＧＢＮデコーダ５４Ｎのレベルシフタ５２１および高電圧論理回路５２２には、ハイ側電源電位ＶＭＧＢＮＰおよびロー側電源電位ＶＭＧＢＮＮが供給される。ロー側電源電位ＶＭＧＢＮＰは、消去モードにおいて−３．３〜−８Ｖという負の高電圧に設定される。
【００９０】
図６、図８を参照して、ＭＧＰデコーダ５３Ｐのレベルシフタ５３１および高電圧ＡＮＤ回路５３２には、ハイ側電源電位ＶＭＧＰＰおよびロー側電源電位ＶＭＧＰＮが供給される。ハイ側電源電位ＶＭＧＰＰは、書込みモードにおいて６．４〜１１Ｖという正の高電圧に設定される。ＭＧＮデコーダ５３Ｎのレベルシフタ５４１および高電圧論理回路５４２には、ハイ側電源電位ＶＭＧＮＰおよびロー側電源電位ＶＭＧＮＮが供給される。ロー側電源電位ＶＭＧＮＰは、消去モードにおいて−３．３〜−８Ｖという負の高電圧に設定される。
【００９１】
図７、図８を参照して、ＭＧＧデコーダ５３Ｇのレベルシフタ５５１および高電圧論理回路５５２には、ハイ側電源電位ＶＭＧＧＰおよびロー側電源電位ＶＭＧＧＮが供給される。ハイ側電源電位ＶＭＧＧＰは、書込みモードにおいて６．４〜１１Ｖという正の高電圧に設定される。ロー側電源電位ＶＭＧＧＰは、消去モードにおいて−３．３〜−８Ｖという負の高電圧に設定される。
【００９２】
［レベルシフタ５１１の構成例］
図９は、図５のレベルシフタ５１１の構成例を示す回路図である。図９を参照して、レベルシフタ５１１は、ＣＭＯＳ（Complementary  MOS）ラッチ回路５１１１と、ＮＭＯＳトランジスタＭＮ１２〜ＭＮ１５と、出力バッファとしてのＣＭＯＳインバータ５１１２，５１１３とを含む。
【００９３】
ＣＭＯＳラッチ回路５１１１は、高電源電位ＶＭＧＢＰＰが与えられるハイ側の電源ノードＮＤ１０と、高電源電位ＶＭＧＢＰＮが与えられるロー側の電源ノードＮＤ１１との間に接続される。ＣＭＯＳラッチ回路５１１１は、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＮＰ１０によって構成されたＣＭＯＳインバータと、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＮＰ１１によって構成されたＣＭＯＳインバータとを含む。ＣＭＯＳラッチ回路５１１１は、これらのＣＭＯＳインバータの各出力が他方のＣＭＯＳインバータの入力に接続された構成を有している。トランジスタＭＰ１０，ＭＮ１０の接続ノードＮＤ１２とトランジスタＭＰ１１，ＭＮ１１の接続ノードＮＤ１３とに相補データが保持される。
【００９４】
ＮＭＯＳトランジスタＭＮ１４は電源ノードＮＤ１１と接続ノードＮＤ１２との間に接続され、ＮＭＯＳトランジスタＭＮ１５は電源ノードＮＤ１１と接続ノードＮＤ１２との間に接続される。トランジスタＭＮ１４，ＭＮ１５のゲートに相補の入力信号ＩＮＰ１，ＩＮＮ１が入力される。具体的には図５で説明したように、低電圧プリデコード信号ＰＲＭＧＢＬとその論理レベルを反転した信号、または、低電圧プリデコード信号ＰＲＭＧＢＵとその論理レベルを反転した信号が入力信号ＩＮＰ１，ＩＮＮ１として入力される。接続ノードＮＤ１２，ＮＤ１３には、入力信号ＩＮＰ，ＩＮＮの論理レベルを反転した信号が保持される。
【００９５】
ＮＭＯＳトランジスタＭＮ１２はＮＭＯＳトランジスタＭＮ１４と接続ノードＮＤ１２との間に接続され、ＮＭＯＳトランジスタＭＮ１３はＮＭＯＳトランジスタＭＮ１５と接続ノードＮＤ１５と接続ノードＮＤ１３との間に接続される。トランジスタＭＮ１２，ＭＮ１３のゲートには共通の遮断信号ＥＮＰが入力される。遮断信号ＥＮＰがＨレベルからＬレベルに変化すると、接続ノードＮＤ１２，ＮＤ１３への入力信号ＩＮＰ１，ＩＮＮ１の入力が遮断される。
【００９６】
ＣＭＯＳインバータ５１１２は、電源ノードＮＤ１０，ＮＤ１１間に直列に接続されたＰＭＯＳトランジスタＭＰ１６およびＮＭＯＳトランジスタＭＮ１６を含む。ＣＭＯＳインバータ５１１２は、接続ノードＮＤ１２に保持された信号の論理レベルを反転して出力信号ＯＵＴ１として出力する。
【００９７】
ＣＭＯＳインバータ５１１３は、電源ノードＮＤ１０，ＮＤ１１間に直列に接続されたＰＭＯＳトランジスタＭＰ１７およびＮＭＯＳトランジスタＭＮ１７を含む。ＣＭＯＳインバータ５１１３は、接続ノードＮＤ１３に保持された信号の論理レベルを反転する。図５の回路では、ＣＭＯＳインバータ５１１３の出力ノードＮＣ１は非接続であるが、接続ノードＮＤ１２，ＮＤ１３の負荷を等しくするためにＣＭＯＳインバータ５１１３が設けられている。
【００９８】
次に、レベルシフタ５１１の動作について説明する。電源ノードＮＤ１０，ＮＤ１１に印加される電圧の絶対値が低レベル（ＶＤＤレベル）の状態で、ＶＤＤレベルの相補の入力信号ＩＮＰ，ＩＮＮが入力される。このとき遮断信号ＥＮＰをＨレベルにすることによって、入力信号ＩＮＰ，ＩＮＮの論理レベルを反転した信号は、ＣＭＯＳラッチ回路５１１１に入力され、接続ノードＮＤ１２，ＮＤ１３に保持される。
【００９９】
その後、遮断信号ＥＮＰをＬレベルに変化させることによって、入力信号ＩＮＰ１，ＩＮＮ１がＣＭＯＳラッチ回路５１１１にラッチされた状態にする。この状態で、電源ノードＮＤ１０，ＮＤ１１に印加する電位を所望の値（ＶＭＧＢＰＰ，ＶＭＧＢＮＰ）まで変化させる。たとえば、書込み時には電源ノードＮＤ１０の電位を書込みに必要な電源電位ＶＭＧＢＰＰまで上昇させる。なお、ロー側電源ノードＮＤ１１の電位は、最初から電源電位ＶＭＧＢＰＮを与えてもよいし、ハイ側電源ノードＮＤ１０の印加電圧の上昇に合わせて上昇させるようにしてもよい。この結果、入力信号ＩＮＰ１がＨレベルの場合には出力信号ＯＵＴ１としてハイ側の電源電位ＶＭＧＢＰＰが出力され、入力信号ＩＮＰ１がＬレベルの場合には出力信号ＯＵＴ１としてロー側の電源電位ＶＭＧＢＰＮが出力される。
【０１００】
図５のレベルシフタ５２１は、図９の回路において電源ノードＮＤ１０，ＮＤ１１にそれぞれ電源電位ＶＭＧＢＮＰ，ＶＭＧＢＮＮが入力され、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のゲートに遮断信号ＥＮＮが入力されたものである。入力信号ＩＮＰ１，ＩＮＮ１は、プリデコード信号ＰＲＭＧＢＬおよびその論理レベルを反転した信号、または、プリデコード信号ＰＲＭＧＢＵおよびその論理レベルを反転した信号、または、反転制御信号ＥＮＯＲおよびその論理レベルを反転した信号に対応する。反転制御信号ＥＮＯＲがＨレベルの場合には、前二者の場合の入力信号は論理レベルが反転されてから入力される。
【０１０１】
図６のレベルシフタ５３１は、図９の回路において電源ノードＮＤ１０，ＮＤ１１にそれぞれ電源電位ＶＭＧＰＰ，ＶＭＧＰＮが入力されたものである。さらに、入力信号ＩＮＰ１，ＩＮＮ１は、プリデコード信号ＰＲＭＧＵおよびその論理レベルを反転した信号、または、プリデコード信号ＰＲＭＧＬおよびその論理レベルを反転した信号に対応する。
【０１０２】
図６のレベルシフタ５４１は、図９の回路において電源ノードＮＤ１０，ＮＤ１１にそれぞれ電源電位ＶＭＧＮＰ，ＶＭＧＮＮが入力され、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のゲートに遮断信号ＥＮＮが入力されたものである。さらに、入力信号ＩＮＰ１，ＩＮＮ１は、プリデコード信号ＰＲＭＧＵおよびその論理レベルを反転した信号、または、プリデコード信号ＰＲＭＧＬおよびその論理レベルを反転した信号、または反転制御信号ＥＮＯＲおよびその論理レベルを反転した信号に対応する。反転制御信号ＥＮＯＲがＨレベルの場合には、前二者の場合の入力信号は論理レベルが反転されてから入力される。
【０１０３】
図７のレベルシフタ５５１は、図９の回路において電源ノードＮＤ１０，ＮＤ１１にそれぞれ電源電位ＶＭＧＧＰ，ＶＭＧＧＮが入力され、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のゲートに遮断信号ＥＮＮが入力されたものである。入力信号ＩＮＰ１，ＩＮＮ１は、図６のレベルシフタ５４１の場合と同じである。
【０１０４】
［高電圧ＡＮＤ回路５１２の構成例］
図１０は、図５の高電圧ＡＮＤ回路５１２の構成例を示す回路図である。高電圧ＡＮＤ回路５１２は、以下の点を除いて、低電圧系の電源電位ＶＤＤの場合のＡＮＤ回路と同じ構成である。第１の相違点は、ハイ側電源ノードＮＤ２０に電源電位ＶＭＧＢＰＰが印加され、ロー側電源ノードＮＤ２１に電源電位ＶＭＧＢＰＮが印加される点である。第２の相違点は、高耐圧ＣＭＯＳ素子で構成されている点である。具体的に、高電圧ＡＮＤ回路５１２は、ＮＡＮＤ回路５１２１とインバータ５１２２とを含む。
【０１０５】
ＮＡＮＤ回路５１２１は、ハイ側電源ノードＮＤ２０と中間ノードＮＤ２２との間に互いに並列に接続されたＰＭＯＳトランジスタＭＰ２０，ＭＰ２１と、中間ノードＮＤ２２とロー側電源ノードＮＤ２１との間に互いに直列に接続されたＮＭＯＳトランジスタＭＮ２１，ＭＮ２０とを含む。トランジスタＭＰ２０，ＭＮ２０のゲートは第１の入力ノードＮＤ２３に接続され、トランジスタＭＰ２１，ＭＮ２１のゲートは第２の入力ノードＮＤ２４に接続される。図５の例では、入力ノードＮＤ２３，ＮＤ２４には、対応する２個のレベルシフタ５１１から出力された高電圧プリデコード信号ＰＲＭＧＢＰＬ，ＰＲＭＧＢＰＵがそれぞれ入力される。
【０１０６】
インバータ５１２２は、電源ノードＮＤ２０，ＮＤ２２間に互いに直列に接続されたＰＭＯＳトランジスタＭＰ２５とＮＭＯＳトランジスタＭＮ２５とを含む。インバータ５１２２は、中間ノードＮＤ２２の電圧信号の論理レベルを反転させた信号を、図５で説明した対応のＭＧドライバ群７０のハイ側の電源線ＭＧＢＰに出力する。
【０１０７】
図６の高電圧ＮＡＮＤ回路５３２は、図１０の回路において電源ノードＮＤ２０，ＮＤ２１にそれぞれ電源電位ＶＭＧＰＰ，ＶＭＧＰＮが入力され、入力ノードＮＤ２３，ＮＤ２４にそれぞれプリデコード信号ＰＲＭＧＰＬ，ＰＲＭＧＰＵが入力されたものである。さらに、図６の高電圧ＮＡＮＤ回路５３２では、インバータ５１２２が設けられないか、インバータ５１２２が直列に２段設けられる。この場合、ＮＡＮＤ回路５１２２の中間ノードＮＤ２２または後段のインバータ５１２２の出力ノードは、対応する制御信号線ＭＧＰに接続される。
【０１０８】
［ＥＸＯＲゲート５２０の構成例］
図１１は、図５のＥＸＯＲゲート５２０の構成例を示す回路図である。図１１を参照して、ＥＸＯＲゲート５２０は、インバータ７００と、ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳトランジスタＭＮ３０で構成されたトランスミッションゲートＴＭＧ１と、ＰＭＯＳトランジスタＭＰ３１およびＮＭＯＳトランジスタＭＮ３１で構成されたトランスミッションゲートＴＭＧ２とを含む。入力ノードＮＤ３０と出力ノードＮＤ３１との間には、トランスミッションゲートＴＭＧ１を通過する第１の経路と、インバータ７００およびトランスミッションゲートＴＭＧ２を通過する第２の経路とが設けられる。
【０１０９】
上記の構成において、トランジスタＭＰ３０，ＭＮ３１のゲートには反転制御信号ＥＮＯＲが入力され、トランジスタＭＰ３１，ＭＮ３０のゲートには反転制御信号ＥＮＯＲの論理レベルを反転した制御信号／ＥＮＯＲが入力される。したがって、反転制御信号ＥＮＯＲがＨレベルのときは、トランスミッションゲートＴＭＧ１がオフ状態になり、トランスミッションゲートＴＭＧ２がオン状態になる。反転制御信号ＥＮＯＲがＬレベルのときは、トランスミッションゲートＴＭＧ１がオン状態になり、トランスミッションゲートＴＭＧ２がオフ状態になる。この結果、反転制御信号ＥＮＯＲがＨレベルのとき、出力信号ＯＵＴ３の論理レベルは入力信号ＩＮ３の論理レベルを反転したものとなり、反転制御信号ＥＮＯＲがＬレベルのとき、出力信号ＯＵＴ３の論理レベルは入力信号ＩＮ３の論理レベルと同じになる。
【０１１０】
図６および図７のＥＸＯＲゲート５４０，５５０の構成は、図１１の回路構成と同じである。
【０１１１】
［高電圧論理回路５２２の構成例］
図１２は、図５の高電圧論理回路５２２の構成例を示す回路図である。高電圧論理回路５２２は、高耐圧ＣＭＯＳ素子で構成され、ハイ側の電源ノードＮＤ４５に供給された高電源電位ＶＭＧＢＮＰと、ロー側電源ノードＮＤ４６に供給された高電源電位ＶＭＧＢＮＮとによって動作する。
【０１１２】
高電圧論理回路５２２は３つの入力ノードＮＤ４７，ＮＤ４８，ＮＤ４９を有する。入力ノードＮＤ４７，ＮＤ４８には、対応する２個のレベルシフタ５２１から出力された高電圧プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬがそれぞれ入力される。入力ノードＮＤ４９には、対応するレベルシフタ５２１から出力された高電圧反転制御信号ＨＶＥＮＯＲが入力される。高電圧論理回路５２２の出力ノードは、ＭＧドライバ回路２４の対応するロー側電源線ＭＧＢＮに接続される。
【０１１３】
具体的に、高電圧論理回路５２２は、ＮＡＮＤ／ＮＯＲ回路５２２１とＣＭＯＳインバータ５２２２とを含む。ＮＡＮＤ／ＮＯＲ回路５２２１は、ＰＭＯＳトランジスタＭＰ４０〜ＭＰ４４と、ＮＭＯＳトランジスタＭＮ４０〜ＭＮ４４とを含む。トランジスタＭＰ４０，ＭＰ４１はこの並び順でハイ側電源ノードＮＤ４５と中間ノードＮＤ４０との間に直列に接続される。トランジスタＭＰ４２はトランジスタＭＰ４１と並列に接続される。トランジスタＭＰ４３，ＭＰ４４は、この並び順でハイ側電源ノードＮＤ４５と中間ノードＮＤ４０との間に直列かつトランジスタＭＰ４０，ＭＰ４１の全体と並列に接続される。同様に、トランジスタＭＮ４０，ＭＮ４１はこの並び順でロー側電源ノードＮＤ４６と中間ノードＮＤ４０との間に直列に接続される。トランジスタＭＮ４２はトランジスタＭＮ４１と並列に接続される。トランジスタＭＮ４３，ＭＮ４４は、この並び順でロー側電源ノードＮＤ４６と中間ノードＮＤ４０との間に直列かつトランジスタＭＮ４０，ＭＮ４１の全体と並列に接続される。
【０１１４】
入力ノードＮＤ４７は、トランジスタＭＰ４１，ＭＰ４３，ＭＮ４１，ＭＮ４３のゲートに接続される。入力ノードＮＤ４８は、トランジスタＭＰ４２，ＭＰ４４，ＭＮ４２，ＭＮ４４のゲートに接続される。入力ノードＮＤ４９は、トランジスタＭＰ４０，ＭＮ４０のゲートに接続される。
【０１１５】
ＣＭＯＳインバータ５２２２は、ハイ側電源ノードＮＤ４５とロー側電源ノードＮＤ４６との間に直列に接続されたＰＭＯＳトランジスタＭＰ４５とＮＭＯＳトランジスタＭＮ４５とを含む。ＣＭＯＳインバータ５２２２は、中間ノードＮＤ４０の電圧信号の論理レベルを反転した信号を、ＭＧドライバ回路２４の対応するロー側電源線ＭＧＢＮに出力する。
【０１１６】
次に、高電圧論理回路５２２の動作について説明する。まず、高電圧反転制御信号ＨＶＥＮＯＲがＬレベルの場合について説明する。この場合、ＰＭＯＳトランジスタＭＰ４０がオンし、ＮＭＯＳトランジスタＭＮ４０がオフするので、ＮＭＯＳトランジスタＭＮ４０，ＭＮ４１，ＭＮ４２で構成された回路部分５２２４が機能しなくなる一方で、ＮＡＮＤ／ＮＯＲ回路５２２１のその他の部分は機能する。したがって、ＮＡＮＤ／ＮＯＲ回路５２２１は、高電圧プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬのＮＡＮＤ演算結果を出力するＮＡＮＤ回路として動作し、高電圧論理回路５２２全体はＡＮＤ回路として動作する。
【０１１７】
高電圧反転制御信号ＨＶＥＮＯＲがＨレベルの場合は、ＰＭＯＳトランジスタＭＰ４０がオフし、ＮＭＯＳトランジスタＭＮ４０がオンするので、ＰＭＯＳトランジスタＭＰ４０，ＭＰ４１，ＭＰ４２で構成された回路部分５２２３が機能しなくなる一方で、ＮＡＮＤ／ＮＯＲ回路５２２１のその他の部分は機能する。したがって、ＮＡＮＤ／ＮＯＲ回路５２２１は、高電圧プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬのＮＯＲ演算結果を出力するＮＯＲ回路として動作し、高電圧論理回路５２２全体はＯＲ回路として動作する。
【０１１８】
以上のように、高電圧論理回路５２２は、高電圧反転制御信号ＨＶＥＮＯＲの論理レベルがＬレベルかＨレベルかに応じて、高電圧プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬのＡＮＤ論理を出力するＡＮＤ回路として動作するか、ＯＲ論理を出力するＯＲ回路として動作するかを切替えることができる。
【０１１９】
図６の高電圧論理回路５４２は、図１２の回路において電源ノードＮＤ４５，ＮＤ４６にそれぞれ電源電位ＶＭＧＮＰ，ＶＭＧＮＮが入力され、入力ノードＮＤ４７，ＮＤ４８にそれぞれプリデコード信号ＰＲＭＧＮＵ，ＰＲＭＧＮＬが入力されたものである。さらに、図６の高電圧論理回路５４２では、インバータ５２２２が設けられないか、インバータ５２２２が直列に２段設けられる。この場合、ＮＡＮＤ／ＮＯＲ回路５２２１の中間ノードＮＤ４０または後段のインバータ５２２２の出力ノードは、対応する制御信号線ＭＧＮに接続される。
【０１２０】
図７の高電圧論理回路５５２は、図１２の回路において電源ノードＮＤ４５，ＮＤ４６にそれぞれ電源電位ＶＭＧＧＰ，ＶＭＧＧＮが入力され、入力ノードＮＤ４７，ＮＤ４８にそれぞれプリデコード信号ＰＲＭＧＧＵ，ＰＲＭＧＧＬが入力されたものである。さらに、図７の高電圧論理回路５５２では、インバータ５２２２が設けられないか、インバータ５２２２が直列に２段設けられる。この場合、ＮＡＮＤ／ＮＯＲ回路５２２１の中間ノードＮＤ４０または後段のインバータ５２２２の出力ノードは、対応する制御信号線ＭＧＧに接続される。
【０１２１】
［ＭＧデコーダ部の動作−書込み］
次に、図５のＭＧデコーダ部２５Ａの動作について説明する。まず、メモリセルＭＣへのデータ書込みの場合の動作について説明する。
【０１２２】
（動作の概要）
図１３は、書込み時の選択／非選択メモリセルのバイアス状態を模式的に示す図である。図５および図１３を参照して、まず、ＭＧＢＰ／ＭＧＢＮデコーダ５４によるブロックＢＫの選択について説明する。プリデコーダ４８０Ｌ，４８０Ｕは、選択ブロックＢＫに対応するプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵとしていずれもＨレベル（“１”）の信号を出力する。書込み時の反転制御信号ＥＮＯＲはＬレベルであるので、これらのプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの論理レベルはＥＸＯＲゲート５２０で反転されない。さらに、書込み時には高電圧論理回路５２２はＡＮＤ回路として動作する。
【０１２３】
したがって、ＭＧドライバ回路２４において選択ブロックＢＫに対応するハイ側の電源線ＭＧＢＰには、高電圧ＡＮＤ回路５１２のハイ側の電源電位ＶＭＧＢＰＰ（たとえば、図８に示す６．４〜１１Ｖ）が印加される。ＭＧドライバ回路２４において選択ブロックＢＫに対応するロー側の電源線ＭＧＢＮには、高電圧論理回路５２２のハイ側の電源電位ＶＭＧＢＮＰ（たとえば、図８に示す３．５Ｖ）が印加される。
【０１２４】
一方、非選択のブロックＢＫに対応するプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの少なくとも一方はＬレベル（“０”）となる。したがって、ＭＧドライバ回路２４において非選択ブロックＢＫに対応するハイ側の電源線ＭＧＢＰには、高電圧ＡＮＤ回路５１２に印加されたロー側の電源電位ＶＭＧＢＰＮ（たとえば、図８に示す３．５Ｖ）が供給される。ＭＧドライバ回路２４において非選択ブロックＢＫに対応するロー側の電源線ＭＧＢＮには、高電圧論理回路５２２に印加されたロー側の電源電位ＶＭＧＢＮＮ（たとえば、図８に示す１．５Ｖ）が供給される。
【０１２５】
次に、各ブロックＢＫのメモリゲート線ＭＧＬの選択について説明する。以下では簡単のために、ＭＧＰ／ＭＧＮデコーダ５３に代えて図７のＭＧＧデコーダ５３Ｇが設けられているとし、制御信号線ＭＧＰ，ＭＧＮに代えて制御信号線ＭＧＧが設けられているとする。選択されたメモリゲート線ＭＧＬ（選択セル）に対応するプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵはいずれもＨレベルであり、書込み時には図７の高電圧論理回路５５２はＮＡＮＤ回路として動作する。したがって、選択セルに対応する制御信号線ＭＧＧにはＬレベルの信号、すなわち、図７の高電圧論理回路５２２のロー側の電源電位ＶＭＧＧＮ（たとえば、図８に示す３．５Ｖ）が供給される。
【０１２６】
一方、非選択のメモリゲート線ＭＧＬ（非選択セル）に対応するプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵの少なくとも一方はＬレベルであり、書込み時には図７の高電圧論理回路５５２はＮＡＮＤ回路として動作する。したがって、非選択セルに対応する制御信号線ＭＧＧにはＨレベルの信号、すなわち、図７の高電圧論理回路５２２のハイ側の電源電位ＶＭＧＧＰ（たとえば、図８に示す６．４〜１１Ｖ）が供給される。
【０１２７】
上記によれば、（Ａ）選択ブロックＢＫのうちで選択されたメモリゲート線（すなわち、書込み対象のメモリセルのメモリゲートＭＧ）には、ハイ側の電源線ＭＧＢＰの電位ＶＭＧＢＰＰ（たとえば、６．４〜１１Ｖ）が入力される。（Ｂ）選択ブロックＢＫのうちで非選択のメモリゲート線には、ロー側の電源線ＭＧＢＮの電位ＶＭＧＢＮＰ（たとえば、３．５Ｖ）が印加される。
【０１２８】
一方、非選択ブロックＢＫに対応するハイ側電源線ＭＧＢＰの電位ＶＭＧＢＰＮ（たとえば、３．５Ｖ）およびロー側電源線ＭＧＢＮの電位ＶＭＧＢＮＮ（たとえば、１．５Ｖ）は、制御信号線ＭＧＧによって供給されるＬレベルの電位ＶＭＧＧＮ（たとえば３．５Ｖ）以下となっている（すなわち、常にＨレベルとなっている）。したがって、（Ｃ）（Ｄ）メモリゲート線ＭＧＬの選択（Ｌレベル）／非選択（Ｈレベル）によらず、非選択ブロックＢＫのメモリゲート線には、ロー側電源線ＭＧＢＮの電位ＶＭＧＢＮＮ（たとえば、１．５Ｖ）が印加される。
【０１２９】
（具体的な動作例）
以下、図５および図１４〜図１６を参照して、書込み時におけるＭＧデコーダ部２５Ａの動作シーケンスの具体例について説明する。図１４〜図１６では、時刻Ｔ０において、ＭＧＢＰ／ＭＧＢＮデコーダ５４への入力アドレスＡＤＤＢ［５：０］が００Ｈに変化したとする。
【０１３０】
図１４は、書込み時における図５のＭＧＢＰデコーダ５４Ｐに関係する信号のタイミング図である。図５および図１４を参照して、時刻Ｔ０において、入力アドレスＡＤＤＢ［５：０］が００Ｈに変化することにより、下位アドレス側のプリデコーダ４８０Ｌは、プリデコード信号ＰＲＭＧＢＬ［０］を選択し、上位アドレス側のプリデコーダ４８０Ｕは、プリデコード信号ＰＲＭＧＢＵ［０］を選択する。それ以外のプリデコード信号ＰＲＭＧＢＬ［７：１］，ＰＲＭＧＢＵ［７：１］は非選択である。なお、書込み時には、全選択信号ＡＳＥＬは非活性である。
【０１３１】
この時刻Ｔ０の時点で、レベルシフタ５１１および高電圧ＡＮＤ回路５１２に供給されているハイ側電源電位ＶＭＧＢＰＰは５．５Ｖであり、ロー側電源電位ＶＭＧＢＰＮは３．５Ｖとなっている。したがって、レベル変換後の高電圧プリデコード信号ＰＲＭＧＢＰＵ［０］，ＰＲＭＧＢＰＬ［０］の電圧は５．５Ｖ程度であり、それ以外の高電圧プリデコード信号ＰＲＭＧＢＰＵ［７：１］，ＰＲＭＧＢＰＬ［７：１］の電圧は３．５Ｖ程度である。
【０１３２】
なお、この時刻Ｔ０の時点では、レベルシフタ５１１に供給されている遮断信号ＥＮＰは５．５Ｖ程度（Ｈレベル）である。したがって、内蔵のＣＭＯＳラッチ回路５１１１はラッチされておらず、プリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの選択／非選択に応じてレベルシフタ５１１の出力信号は変化する。
【０１３３】
高電圧プリデコード信号ＰＲＭＧＢＰＵおよびＰＲＭＧＢＰＬは、高電圧ＡＮＤ回路５１２でＡＮＤ演算され、演算結果に応じた電圧がハイ側電源線ＭＧＢＰ［６３：０］に供給される。したがって、高電圧プリデコード信号ＰＲＭＧＢＰＵ［０］とＰＲＭＧＢＰＬ［０］とが入力された高電圧ＡＮＤ回路５１２に接続されているハイ側電源線ＭＧＢＰ［０］の電圧のみが５．５Ｖ（ＶＭＧＢＰＰ）程度となり、それ以外のハイ側電源線ＭＧＢＰ［６３：１］の電圧は３．５Ｖ（ＶＭＧＢＰＮ）程度となる。
【０１３４】
次に、時刻Ｔ２において、遮断信号ＥＮＰがＨレベル（５．５Ｖ程度）からＬレベル（３．５Ｖ程度）に変化する。これによって、レベルシフタ５１１への入力信号が遮断され、内蔵のＣＭＯＳラッチ回路５１１１にデータがラッチされた状態となる。
【０１３５】
その後、時刻Ｔ３から時刻Ｔ４にかけて、レベルシフタ５１１および高電圧ＡＮＤ回路５１２に供給されるハイ側電源電位ＶＭＧＢＰＰは５．５Ｖ程度から書込み可能なメモリゲート電圧である６．４Ｖ〜１１Ｖ程度まで上昇する。ロー側電源電位ＶＭＧＢＰＮは３．５Ｖ程度のままである。この電源電位の変化に伴って、選択された高電圧プリデコード信号ＰＲＭＧＢＰＵ［０］，ＰＲＭＧＢＰＬ［０］も、５．５Ｖ程度から６．４Ｖ〜１１Ｖに上昇する。それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＰＵ［７：１］，ＰＲＭＧＢＰＬ［７：１］は３．５Ｖ程度のままである。この結果、選択されたハイ側電源線ＭＧＢＰ［０］の電位は５．５Ｖ程度から６．４Ｖ〜１１Ｖ（ＶＭＧＢＰＰ）まで上昇し、それ以外の非選択のハイ側電源線ＭＧＢＰ［６３：１］の電位は３．５Ｖ程度（ＶＭＧＢＰＮ）となっている。
【０１３６】
図１５は、書込み時における図５のＭＧＢＮデコーダ５４Ｎに関係する信号のタイミング図である。図５および図１５を参照して、時刻Ｔ０において入力アドレスＡＤＤＢ［５：０］が００Ｈに変化することにより、下位アドレス側のプリデコーダ４８０Ｌは、プリデコード信号ＰＲＭＧＢＬ［０］を選択し、上位アドレス側のプリデコーダ４８０Ｕは、プリデコード信号ＰＲＭＧＢＵ［０］を選択する。それ以外のプリデコード信号ＰＲＭＧＢＬ［７：１］，ＰＲＭＧＢＵ［７：１］は非選択である。なお、書込み時には、反転制御信号ＥＮＯＲは非活性である。
【０１３７】
この時刻Ｔ０の時点で、レベルシフタ５２１および高電圧論理回路５２２に供給されているハイ側電源電位ＶＭＧＢＮＰは３．５Ｖであり、ロー側電源電位ＶＭＧＢＮＮは０Ｖとなっている。したがって、レベル変換後の高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］の電圧は３．５Ｖ程度であり、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：１］，ＰＲＭＧＢＮＬ［７：１］の電圧は０Ｖとなる。
【０１３８】
なお、この時刻Ｔ０の時点では、レベルシフタ５２１に供給されている遮断信号ＥＮＮは３．５Ｖ程度（Ｈレベル）である。したがって、内蔵のＣＭＯＳラッチ回路５１１１はラッチされておらず、低電圧プリデコード信号の選択／非選択に応じてレベルシフタ５２１の出力信号は変化する。
【０１３９】
高電圧プリデコード信号ＰＲＭＧＢＮＵおよびＰＲＭＧＢＮＬは、高電圧論理回路５２２によって論理演算された後に、論理演算結果に応じた電圧がロー側電源線ＭＧＢＮ［６３：０］に供給される。したがって、高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］とＰＲＭＧＢＮＬ［０］とが入力された高電圧論理回路５２２（ＡＮＤ回路と同等）に接続されているロー側電源線ＭＧＢＮ［０］の電圧のみが３．５Ｖ（ＶＭＧＢＮＰ）程度となり、それ以外のロー側電源線ＭＧＢＮ［６３：１］の電圧は０Ｖ（ＶＭＧＢＮＮ）となる。
【０１４０】
次に、時刻Ｔ２において、遮断信号ＥＮＮがＨレベル（３．５Ｖ）からＬレベル（０Ｖ）に変化する。これによって、レベルシフタ５２１への入力信号が遮断され、内蔵のＣＭＯＳラッチ回路５１１１にデータがラッチされた状態となる。
【０１４１】
その後、時刻Ｔ３から時刻Ｔ４にかけて、レベルシフタ５２１および高電圧論理回路５２１に供給されるロー側電源電位ＶＭＧＢＮＮは、０Ｖから１．５Ｖ程度まで上昇する。ハイ側電源電位ＶＭＧＢＮＰは３．５Ｖ程度のままである。この電源電位の変化によって、選択された高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］は３．５Ｖ程度のままであるが、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：１］，ＰＲＭＧＢＮＬ［７：１］は０Ｖから１．５Ｖ程度まで上昇する。この結果、選択されたロー側電源線ＭＧＢＮ［０］の電位は３．５Ｖ程度（ＶＭＧＢＮＰ）のままであるが、非選択のロー側電源線ＭＧＢＮ［６３：１］の電位は０Ｖから１．５Ｖ程度（ＶＭＧＢＮＮ）まで上昇する。
【０１４２】
図１６は、書込み時における図７のＭＧＧデコーダ５３Ｇに関係する信号のタイミング図である。図１６において、選択ブロックに対応するＭＧドライバ回路２４の電源線ＭＧＢＰ［０］，ＭＧＢＮ［０］の電位の波形、ならびに非選択ブロックに対応するＭＧドライバ回路２４の電源線ＭＧＢＰ［１］，ＭＧＢＮ［１］の電位の波形は、図１４および図１５と同じである。ＭＧドライバのゲート駆動用の制御信号線ＭＧＧ［０］は、時刻Ｔ０以降、選択状態（Ｌレベル）であり、その他の制御信号線ＭＧＧ［１］〜ＭＧＧ［Ｎ−１］は、時刻Ｔ０以降、非選択状態（Ｈレベル）である。時刻Ｔ４以降の書込み動作時には、選択された制御信号線ＭＧＧ［０］の電位はＶＭＧＧＮ（３．５Ｖ）になり、非選択の制御信号線ＭＧＧ［１］の電位はＶＭＧＧＰ（６．４〜１１Ｖ）になる。
【０１４３】
したがって、選択ブロックＢＫ［０］の場合、選択されたメモリゲート線ＭＧＬ［０］には、時刻Ｔ４以降、ハイ側の電源線ＭＧＢＰ［０］の電位ＶＭＧＢＰＰ（６．４〜１１Ｖ）が印加される。非選択のメモリゲート線ＭＧＬ［１］には、時刻Ｔ４以降、ロー側の電源線ＭＧＢＮ［０］の電位ＶＭＧＢＮＰ（３．５Ｖ）が印加される。
【０１４４】
一方、非選択ブロックＢＫ［１］の場合、時刻Ｔ４以降、ハイ側の電源線ＭＧＢＰ［１］の電位はＶＭＧＢＰＮ（３．５Ｖ）となり、ロー側の電源線ＭＧＢＮ［１］の電位はＶＭＧＢＮＮ（１．５Ｖ）となる。これらは、選択状態の制御信号線ＭＧＧ［０］の電位ＶＭＧＧＮ（３．５Ｖ）以下であるとともに、非選択状態の制御信号線ＭＧＧ［１］の電位ＶＭＧＧＰ（６．４〜１１Ｖ）以下である。したがって、非選択状態のメモリゲート線ＭＧＬ［１］の電位および選択状態のメモリゲート線ＭＧＬ［０］の電位はいずれも、時刻Ｔ４以降、ロー側の電源線ＭＧＢＮ［１］の電位ＶＭＧＢＮＮ（１．５Ｖ）に等しくなる。この結果、時刻Ｔ４以降において、各メモリセルのメモリゲートＭＧに印加される電圧は、図１３の場合と同じになっている。
【０１４５】
［ＭＧデコーダ部の動作−消去］
次に、図５のＭＧデコーダ部２５Ａの消去時の動作について説明する。
【０１４６】
（動作の概要）
図１７は、消去時の選択／非選択メモリセルのバイアス状態を模式的に示す図である。図５および図１７を参照して、まず、ＭＧＢＰ／ＭＧＢＮデコーダ５４によるブロックＢＫの選択について説明する。プリデコーダ４８０Ｌ，４８０Ｕは、選択ブロックＢＫに対応するプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵとしていずれもＨレベル（“１”）の信号を出力する。消去時の反転制御信号ＥＮＯＲはＨレベルであるので、これらのプリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの論理レベルはＥＸＯＲゲート５２０によって反転され、いずれもＬレベル（“０”）となる。さらに、消去時には高電圧論理回路５２２はＯＲ回路として動作する。
【０１４７】
ここで、消去時には、全選択信号ＡＳＥＬが活性化されるので、高電圧ＡＮＤ回路５１２の出力は常にＨレベルとなる。このため、ＭＧドライバ回路２４の全てのハイ側電源線ＭＧＢＰ［６３：０］には（選択／非選択にかかわらず）、高電圧ＡＮＤ回路５１２に供給されるハイ側の電源電位ＶＭＧＢＰＰ（たとえば、図８に示す１．５Ｖ）が印加される。
【０１４８】
一方、ＭＧドライバ回路２４において選択ブロックＢＫに対応するロー側の電源線ＭＧＢＮには、高電圧論理回路５２２に供給されるロー側の電源電位ＶＭＧＢＮＮ（たとえば、図８に示す−３．３〜−８Ｖ）が印加される。非選択ブロックＢＫに対応するロー側の電源線ＭＧＢＮには、高電圧論理回路５２２に供給されるハイ側の電源電位ＶＭＧＢＮＰ（たとえば、図８に示す１．５Ｖ）が印加される。
【０１４９】
次に、各ブロックＢＫのメモリゲート線ＭＧＬの選択について説明する。以下では簡単のために、ＭＧＰ／ＭＧＮデコーダ５３に代えて図７のＭＧＧデコーダ５３Ｇが設けられているとし、制御信号線ＭＧＰ，ＭＧＮに代えて制御信号線ＭＧＧが設けられているとする。選択されたメモリゲート線ＭＧＬ（選択セル）に対応するプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵはいずれもＨレベルであるが、これらのプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵは図７のＥＸＯＲゲート５５０によって反転されてＬレベルとなる。さらに、消去時には、図７の高電圧論理回路５５２はＮＯＲ回路として動作する。したがって、選択セルに対応する制御信号線にはＨレベルの信号、すなわち、図７の高電圧論理回路５２２のハイ側の電源電位ＶＭＧＧＰ（たとえば、図８に示す１．５Ｖ）が印加される。
【０１５０】
一方、非選択のメモリゲート線ＭＧＬ（非選択セル）に対応するプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵの少なくとも一方はＬレベルであるが、これらのプリデコード信号ＰＲＭＧＬ，ＰＲＭＧＵは図７のＥＸＯＲゲート５５０によって反転されるため、少なくとも一方がＨレベルとなる。さらに、消去時には、図７の高電圧論理回路５５２はＮＯＲ回路として動作する。したがって、非選択セルに対応する制御信号線ＭＧＧにはＬレベルの信号、すなわち、図７の高電圧論理回路５２２のロー側電源電位ＶＭＧＧＮ（たとえば、図８に示す−３．３〜−８Ｖ）が印加される。
【０１５１】
上記によれば、（Ａ）選択ブロックＢＫのうちで選択されたメモリゲート線ＭＧＬ（すなわち、消去対象のメモリセルのメモリゲートＭＧ）には、ロー側の電源線ＭＧＢＮの電位ＶＭＧＢＮＮ（たとえば、−３．３〜−８Ｖ）が印加される。（Ｂ）選択ブロックＢＫのうちで非選択のメモリゲート線ＭＧＬには、ハイ側電源線ＭＧＢＰの電位ＶＭＧＢＰＰ（たとえば１．５Ｖ）が印加される。
【０１５２】
一方、非選択ブロックＢＫに対応するハイ側電源線ＭＧＢＰの電位ＶＭＧＢＰＰ（たとえば１．５Ｖ）と、非選択ブロックＢＫに対応するロー側電源線ＭＧＢＮの電位ＶＭＧＢＮＰ（たとえば１．５Ｖ）とは、等しく設定されている。このため、（Ｄ）非選択ブロックＢＫに対応する各メモリゲート線ＭＧＬは、制御信号線ＭＧＧの選択／非選択にかかわらず全て非選択に設定され、その電圧は図８の例では１．５Ｖになる。消去時の非選択ブロックＢＫでは選択メモリセル、すなわち図１７の（Ｃ）の状態は存在しない。
【０１５３】
（具体的な動作例）
以下、図５および図１８〜図２０を参照して、消去時におけるＭＧデコーダ部２５Ａの動作シーケンスの具体例について説明する。図１８〜図２０では、時刻Ｔ０において、ＭＧＢＰ／ＭＧＢＮデコーダ５４への入力アドレスＡＤＤＢ［５：０］が００Ｈに変化したとする。
【０１５４】
図１８は、消去時における図５のＭＧＢＰデコーダ５４Ｐに関係する信号のタイミング図である。図５および図１８を参照して、時刻Ｔ０において、入力アドレスＡＤＤＢ［５：０］が００Ｈに変化したことにより、下位アドレス側のプリデコーダ４８０Ｌは、低電圧プリデコード信号ＰＲＭＧＢＬ［０］を選択し、上位アドレス側のプリデコーダ４８０Ｕは、低電圧プリデコード信号ＰＲＭＧＢＵ［０］を選択する。それ以外の低電圧プリデコード信号ＰＲＭＧＢＬ［７：１］，ＰＲＭＧＢＵ［７：１］は非選択である。
【０１５５】
消去時には、レベルシフタ５１１および高電圧ＡＮＤ回路５１２に供給されているハイ側電源電位ＶＭＧＢＰＰは１．５Ｖに固定され、ロー側電源電位ＶＭＧＢＰＮは０Ｖに固定されている。したがって、時刻Ｔ０の時点で、レベル変換後の高電圧プリデコード信号ＰＲＭＧＢＰＵ［０］，ＰＲＭＧＢＰＬ［０］の電圧は１．５Ｖ程度であり、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＰＵ［７：１］，ＰＲＭＧＢＰＬ［７：１］の電圧は０Ｖとなる。
【０１５６】
なお、この時刻Ｔ０の時点では、レベルシフタ５１１に供給されている遮断信号ＥＮＰは３．５Ｖ程度（Ｈレベル）である。したがって、内蔵のＣＭＯＳラッチ回路５１１１はラッチされておらず、プリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの選択／非選択に応じてレベルシフタ５１１の出力信号は変化する。
【０１５７】
次に、時刻Ｔ１において全選択信号ＡＳＥＬが活性化する。これにより、プリデコード信号ＰＲＭＧＢＵ，ＰＲＭＧＢＬの論理レベルによらず、全ての高電圧デコード信号ＰＲＭＧＢＰＵ，ＰＲＭＧＢＰＬがＨレベル（１．５Ｖ）となる。これらの高電圧プリデコード信号ＰＲＭＧＢＰＵ，ＰＲＭＧＢＰＬは、高電圧ＡＮＤ回路５１２によってＡＮＤ演算され、ＡＮＤ演算結果がＭＧドライバ回路２４のハイ側電源線ＭＧＢＰ［６３：０］に出力される。この結果、全てのハイ側電源線ＭＧＢＰ［６３：０］の電圧はＶＭＧＢＰＰ（１・５Ｖ）になる。
【０１５８】
次に、時刻Ｔ２において、遮断信号ＥＮＰがＨレベル（３．５Ｖ程度）からＬレベル（０Ｖ）に変化する。これによって、レベルシフタ５１１への入力信号が遮断され、内蔵のＣＭＯＳラッチ回路５１１１にデータがラッチされた状態となる。
【０１５９】
その後、レベルシフタ５１１および高電圧ＡＮＤ回路５１２に供給されるハイ側電源電位ＶＭＧＢＰＰは変化しないので、ＭＧドライバ回路２４の全てのハイ側電源線ＭＧＢＰ［６３：０］の電圧はＶＭＧＢＰＰ（１・５Ｖ）のままである。
【０１６０】
図１９は、消去時における図５のＭＧＢＮデコーダ５４Ｎに関係する信号のタイミング図である。図５および図１９を参照して、時刻Ｔ０において、入力アドレスＡＤＤＢ［５：０］が００Ｈに変化したことにより、下位アドレス側のプリデコーダ４８０Ｌは、低電圧プリデコード信号ＰＲＭＧＢＬ［０］を選択し、上位アドレス側のプリデコーダ４８０Ｕは、低電圧プリデコード信号ＰＲＭＧＢＵ［０］を選択する。それ以外の低電圧プリデコード信号ＰＲＭＧＢＬ［７：１］，ＰＲＭＧＢＵ［７：１］は非選択である。
【０１６１】
この時刻Ｔ０の時点で、レベルシフタ５２１および高電圧論理回路５２２に供給されているハイ側電源電位ＶＭＧＢＮＰは１．５Ｖであり、ロー側電源電位ＶＭＧＢＮＮは０Ｖとなっている。したがって、レベル変換後の高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］の電圧は１．５Ｖ程度であり、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：１］，ＰＲＭＧＢＮＬ［７：１］の電圧は０Ｖとなる。
【０１６２】
なお、この時刻Ｔ０の時点では、レベルシフタ５２１に供給されている遮断信号ＥＮＮは３．５Ｖ程度（Ｈレベル）である。したがって、内蔵のＣＭＯＳラッチ回路５１１１はラッチされておらず、プリデコード信号ＰＲＭＧＢＬ，ＰＲＭＧＢＵの選択／非選択に応じてレベルシフタ５２１の出力信号は変化する。
【０１６３】
次の時間Ｔ１において、反転制御信号ＥＮＯＲが活性化する。これによって、ＥＸＯＲゲート５２０は、プリデコード信号ＰＲＭＧＢＵおよびＰＲＭＧＢＬの論理レベルを反転させる。この結果、選択された高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］のみがＬレベル（電位ＶＭＧＢＮＮ：０Ｖ）となり、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：１］，ＰＲＭＧＢＮＬ［７：１］はＨレベル（電位ＶＭＧＢＮＰ：１．５Ｖ）となる。
【０１６４】
さらに、反転制御信号ＥＮＯＲが活性化することによって、高電圧論理回路５２２はＯＲ回路として動作する。このため、選択された高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］が入力された高電圧論理回路５２２のみが対応する電源線ＭＧＢＮ［０］にロー側電源電位ＶＭＧＢＮＮ（０Ｖ）を出力する。その他の高電圧論理回路５２２は、対応する電源線ＭＧＢＮ［０］にハイ側の電源電位ＶＭＧＢＮＰ（１．５Ｖ）を出力する。
【０１６５】
次の時刻Ｔ２において、遮断信号ＥＮＮがＨレベル（３．５Ｖ）からＬレベル（０Ｖ）に変化する。これによって、レベルシフタ５２１への入力信号が遮断され、内蔵のＣＭＯＳラッチ回路５１１１にデータがラッチされた状態となる。
【０１６６】
その後、時刻Ｔ３から時刻Ｔ４にかけて、レベルシフタ５２１および高電圧論理回路５２１に供給されるロー側電源電位ＶＭＧＢＮＮは、０Ｖから消去可能なメモリゲート電圧（−３．３〜−８Ｖ）まで低下する。ハイ側電源電位ＶＭＧＢＮＰは１．５Ｖ程度のままである。この電源電位の変化によって、選択された高電圧プリデコード信号ＰＲＭＧＢＮＵ［０］，ＰＲＭＧＢＮＬ［０］は−３．３〜−８Ｖ程度まで低下するが、それ以外の非選択の高電圧プリデコード信号ＰＲＭＧＢＮＵ［７：１］，ＰＲＭＧＢＮＬ［７：１］は１．５Ｖ程度のまま変化しない。この結果、選択されたロー側電源線ＭＧＢＮ［０］は−３．３〜−８Ｖ程度（ＶＭＧＢＮＮ）まで低下するのに対し、非選択のロー側電源線ＭＧＢＮ［６３：１］は１．５Ｖ程度（ＶＭＧＢＮＰ）のままである。
【０１６７】
図２０は、消去時における図７のＭＧＧデコーダ５３Ｇに関係する信号のタイミング図である。図２０において、選択ブロックに対応するＭＧドライバ回路２４の電源線ＭＧＢＰ［０］，ＭＧＢＮ［０］の電位波形、ならびに非選択ブロックに対応するＭＧドライバ回路２４の電源線ＭＧＢＰ［１］，ＭＧＢＮ［１］の電位波形は、図１８および図１９と同じである。ＭＧドライバのゲート駆動用の制御信号線ＭＧＧ［０］は、時刻Ｔ０以降、選択状態（Ｈレベル）であり、その他の制御信号線ＭＧＧ［１］〜ＭＧＧ［Ｎ−１］は、時刻Ｔ０以降、非選択状態（Ｌレベル）である。時刻Ｔ４以降の消去動作時には、選択された制御信号線ＭＧＧ［０］の電圧は１．５Ｖのままであるが、非選択の制御信号線ＭＧＧ［１］の電圧は−３．３〜−８Ｖまで低下する。
【０１６８】
したがって、選択ブロックＢＫ［０］の場合、選択されたメモリゲート線ＭＧＬ［０］には、時刻Ｔ４以降、ロー側の電源線ＭＧＢＮ［０］の電位ＶＭＧＢＮＮ（−３．３〜−８Ｖ）が印加される。非選択のメモリゲート線ＭＧＬ［１］には、時刻Ｔ４以降、ハイ側の電源線ＭＧＢＰ［０］の電位ＶＭＧＢＰＰ（１．５Ｖ）が印加される。
【０１６９】
一方、非選択ブロックＢＫ［１］の場合、時刻Ｔ１以降、ハイ側の電源線ＭＧＢＰ［１］の電位ＶＭＧＢＰＰ（１．５Ｖ）と、ロー側の電源線ＭＧＢＮ［１］の電位ＶＭＧＢＮＰ（１．５Ｖ）とは等しくなる。したがって、制御信号線ＭＧＧの電位に関係なく、メモリゲート線ＭＧＬ［０］〜ＭＧＬ［Ｎ−１］の各電圧は、ハイ側およびロー側の電源線ＭＧＢＰ［１］，ＭＧＢＮ［１］の電圧である１．５Ｖに等しくなる。この結果、時刻Ｔ４以降において、各メモリセルのメモリゲートＭＧに印加される電圧は、図１７の場合と同じになっている。
【０１７０】
［効果］
以下、第１の実施形態の効果について説明する。たとえば、図５のＭＧＢＮデコーダ５４Ｎに６ビットのアドレス信号ＡＤＤＢ［５：０］が入力される場合、もしくは、図６のＭＧＮデコーダ５３Ｎまたは図７のＭＧＧデコーダ５３Ｇに６ビットのアドレス信号ＡＤＤＧ［５：０］が入力される場合を例に挙げて説明する。この場合、従来技術では６ビットを全デコードすることによって得られる６４個のＶＤＤレベルのデコード信号を、それぞれレベル変換する必要があった。このため、６４個のレベルシフタが必要であった。これに対し、第１の実施形態では８個のプリデコード信号の２組分と反転制御信号ＥＮＯＲとを合わせた１７個の信号をレベル変換すればよい。したがって、レベルシフタの数は１７個で済む。このように本実施形態によれば、比較的面積の大きいレベルシフタの数を削減することができる。
【０１７１】
ここで、不揮発性メモリのデコード回路で問題になる点は、正および負の高電圧を出力する必要がある点である。具体的に、図５のＭＧＢＮデコーダ５４ＮからＭＧドライバ回路２４のロー側電源線ＭＧＢＮに出力される電圧は、正および負の高電圧を取り得る。書込み時のように出力電圧が正の高電圧の場合は、選択信号を非選択信号よりも高電圧にする必要があるので、選択信号はＨレベルに対応し、非選択信号はＬレベルに対応する。この場合、プリデコード信号が全てＨレベルの場合に選択されるように、プリデコード信号をデコードするデコード回路はＡＮＤ論理を取る必要がある。これに対して、消去時のように出力電圧が負の高電圧の場合は、選択信号を非選択信号よりも低電圧にする必要があるので、選択信号はＬレベルに対応し、非選択信号はＨレベルに対応する。この場合、プリデコード信号をデコードするデコード回路はＯＲ論理を取る必要がある。
【０１７２】
第１の実施形態の場合、レベルシフタ５２１の前段にＥＸＯＲゲート５２０を設け、レベルシフタ５２１の後段に高電圧論理回路５２２を設けることによって、上記の問題を解決している。この場合、ＥＸＯＲゲート５２０および高電圧論理回路５２２の動作は、反転制御信号ＥＮＯＲに基づいて制御される。具体的に、ＥＸＯＲゲート５２０は、プリデコード信号を、電源線ＭＧＢＮに負の高電圧を出力する場合に反転させる。高電圧論理回路５２２は、電源線ＭＧＢＮに正の高電圧を出力する場合（反転制御信号ＥＮＯＲがＬレベルの場合）にプリデコード信号のＡＮＤ演算を行い、電源線ＭＧＢＮに負の高電圧を出力する場合（反転制御信号ＥＮＯＲがＨレベルの場合）にプリデコード信号のＯＲ演算を行う。
【０１７３】
なお、図５のＭＧＢＰデコーダ５４ＰからＭＧドライバ回路２４のハイ側電源線ＭＧＢＰに出力される電圧は、正の高電圧しかとり得ない。したがって、この場合は、レベルシフタ５１１で高電圧に変換されたプリデコード信号のＡＮＤ演算を行う高電圧ＡＮＤ回路５１２を設けるだけでよく、回路構成はロー側電源線ＭＧＢＮの場合に比べて簡単になる。
【０１７４】
以下、面積削減の効果についてさらに詳しく説明する。前述のように図５のＭＧＢＮデコーダ５４Ｎの場合、従来技術では６４個のレベルシフタが必要であったものが、１７個に削減することができた。ただし、第１の実施形態では高電圧論理回路５２２が６４個余分に必要になる。もっとも、高電圧論理回路５２２の面積は、レベルシフタの回路面積に比べて十分に小さいので、高電圧論理回路５２２の回路面積の増加分を加味しても、第１の実施形態による不揮発性メモリは従来技術の場合よりもはるかに小面積になる。この理由は次のとおりである。
【０１７５】
まず、ＭＧデコーダ部２５Ａは高速動作が不要なため、ほとんどの部分を最小サイズのＭＯＳトランジスタを用いて形成可能である。したがって、図１２で例示した高電圧論理回路５２２も１２個の最小サイズのＭＯＳトランジスタで構成することができる。これに対して、図９に例示したレベルシフタ５２１は動作マージンを確保するためにＮＭＯＳトランジスタのゲート幅に比べてＰＭＯＳトランジスタのゲート幅を増大させる必要がある。その一方で、反転マージンを確保するためにラッチ回路部分のＰＭＯＳトランジスタに比べて入力部分のＮＭＯＳトランジスタの駆動能力を高める必要がある。このようにレベルシフタ５２１は、アンバランスな構成のために比較的サイズの大きいトランジスタを必要とする。
【０１７６】
この点に関し、図９を参照してさらに具体的に議論する。まず、レベルシフタ５１１（５２１）の反転マージンについて考えた場合、ラッチ回路５１１１を構成するＰＭＯＳトランジスタＭＰ１０，ＭＰ１１と入力ＮＭＯＳトランジスタＭＮ１２，ＭＮ１４，ＭＮ１３，ＭＮ１５との比率が重要である。ラッチ回路５１１１を反転させる時点では、レベルシフタに印加されるハイ側電源電位（ＶＭＧＢＰＰ，ＶＭＧＢＮＰ）はＶＤＤレベルであり、ロー側電源電位（ＶＭＧＢＰＮ，ＶＭＧＢＮＮ）はＧＮＤレベルであり、入力信号ＩＮＰ／ＩＮＮはＶＤＤ−ＧＮＤレベルの信号である。一方で、レベルシフタ５１１（５２１）を構成するＭＯＳトランジスタは高電圧で使用されることを想定した厚膜ＭＯＳトランジスタであるため、ＶＤＤ電圧での使用を前提とした薄膜ＭＯＳトランジスタに比べて閾値レベルが高い。このような条件下ではＰＭＯＳトランジスタに比べてＮＭＯＳトランジスタの駆動能力が弱くなる。そのため、図９の例では、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１を最小ゲート幅および最小ゲート長とした場合、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１４，ＭＮ１３，ＭＮ１５は駆動能力を上げるためにゲート幅を大きくしなければならない。そうしないと、ラッチ回路を反転させることができなくなるからである。
【０１７７】
なお、微細化が進みＶＤＤレベルが低下するほどＮＭＯＳトランジスタの駆動能力が弱まるため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの比はますます増加する傾向にある。例えば、ＰＭＯＳトランジスタのサイズに対しＮＭＯＳトランジスタのサイズを４倍大きくしなければならないと仮定すると、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１のゲート幅が１に対し、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１４，ＭＮ１３，ＭＮ１５のゲート幅を各８とする必要がある。
【０１７８】
次に、レベルシフタの安定性を考えた場合、ラッチ回路５１１１を構成するＰＭＯＳトランジスタＭＰ１０，ＭＰ１１とＮＭＯＳトランジスタＭＮ１０，ＭＮ１１の能力比をほぼ一定にしたい。一般的にＮＭＯＳトランジスタの駆動能力はＰＭＯＳトランジスタの駆動の能力の約２倍であるので、ＰＭＯＳトランジスタのゲート幅をＮＭＯＳトランジスタのゲート幅の約２倍に設定するのが一般的である。しかしながら、図９のレベルシフタ５１１（５２１）の場合、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１のゲート幅を大きくすると入力ＮＭＯＳトランジスタＭＮ１２，ＭＮ１４，ＭＮ１３、ＭＮ１５のゲート幅をさらに大きくしなくてはいけなので、ゲート幅を同じにしてＮＭＯＳトランジスタのゲート長をＰＭＯＳトランジスタのゲート長の２倍にする方が面積効率がよい。図９の例の場合、ＰＭＯＳトランジスタＭＰ０，ＭＰ１のゲート長を１とすると、ＮＭＯＳトランジスタＭＮ０，ＭＮ１のゲート長は２となる。
【０１７９】
なお、レベルシフタ５１１，５２１のクロスカップルノードＮＤ１２，ＮＤ１３の負荷を一定にするため、ノードＮＤ１２，ＮＤ１３にそれぞれＣＭＯＳインバータ５１１２（トランジスタＭＰ１６，ＭＮ１６）およびＣＭＯＳインバータ５１１３（トランジスタＭＰ７，ＭＮ７）を追加する必要があるが、これらのＣＭＯＳインバータを構成するトランジスタＭＰ１６，ＭＮ１６，ＭＰ１７，ＭＮ１７のサイズは最小でも構わない。
【０１８０】
上記の例において、高電圧論理回路５２２の大きさとレベルシフタ５１１（５２１）の大きさとを、単純にゲート幅／ゲート長の比より求めた場合、以下の通りとなる。
【０１８１】
まず、高電圧論理回路５２２について、トランジスタＭＰ４０〜ＭＰ４４，ＭＮ４０〜ＭＮ４４の各々のゲート幅／ゲート長の比は１であるため、合計の大きさは１０となる（トランジスタＭＰ４５，ＭＮ４５で構成されるバッファは従来構成でも必要なため大きさの評価外としている）。
【０１８２】
次に、レベルシフタ５１１，５１２について、トランジスタＭＰ１０，ＭＰ１１の各々のゲート幅／ゲート長の比は１であり、トランジスタＭＮ１０，ＭＮ１１の各々のゲート幅／ゲート長の比は２である。さらに、トランジスタＭＮ１２〜ＭＮ１５の各々のゲート幅／ゲート長の比は８であり、トランジスタＭＰ１６，ＭＰ１７，ＭＮ１６，ＭＮ１７の各々のゲート幅／ゲート長の比は１であるため、合計の大きさは４２となる。図９では図示していないが、耐圧緩和等のために余分な素子を必要とする場合や、信頼性の面からクロスカップル部のＭＯＳトランジスタのゲート長を最小値より大きくする必要がある場合もあり、レベルシフタの回路面積はさらに大きくなることも考えられる。
【０１８３】
以上から、仮に面積比でレベルシフタ５１１，５１２の面積が高電圧論理回路５２２の面積の５倍であるとする。そうすると、高電圧論理回路５２２の１個の面積を基準にして、従来例の６４個のレベルシフタの面積が６４×５＝３２０であるのに対し、第１の実施形態のレベルシフタおよび高電圧論理回路５２２の面積は１７×５＋６４×１＝１４９となる。したがって、第１の実施形態の場合は従来技術の場合に比べて２倍以上の面積効率がある。
【０１８４】
より具体的な例として行方向４Ｋビット、列方向４Ｋビットの８Ｍバイトのフラッシュモジュールの場合について考察する。この場合、１２ビットのアドレスにより４Ｋ本のメモリゲート線ＭＧＬをデコードすることになる。具体的に、図５のＭＧデコーダ部２５Ａにおいて、ＭＧＢＰ／ＭＧＢＮデコーダ５４（すなわち、ブロックＢＫの選択）に６ビット、ＭＧＧデコーダ（すなわち、メモリゲート線ＭＧＬの選択）に６ビットを割り当てることになる。これらのデコーダ回路では、正および負の高電圧を出力する必要があるので、第１の実施形態を好適に適用することができ、上記のように従来技術のデコーダ回路に比べて５０％以上の面積削減を期待できる。
【０１８５】
＜第２の実施形態＞
［高電圧論理回路５２２Ａの構成］
図２１は、第２の実施形態の半導体装置において高電圧論理回路５２２Ａの構成を示す図である。図２１の高電圧論理回路５２２Ａ（ＮＡＮＤ／ＮＯＲ回路５２２１Ａ）は、図１２の高電圧論理回路５２２（ＮＡＮＤ／ＮＯＲ回路５２２１）の変形例である。すなわち、第２の実施形態の半導体装置は、高電圧論理回路５２２の構成が図２１に示された構成に置換された点で、第１の実施形態の半導体装置の構成と異なる。なお、図６の高電圧論理回路５４２および図７の高電圧論理回路５５２も、図２１の場合と同様に変形することができる。第２の実施形態のその他の点は第１の実施形態と同様である。
【０１８６】
図２１を参照して、高電圧論理回路５２２Ａは、ＮＭＯＳトランジスタＭＮ４６およびＰＭＯＳトランジスタＭＰ４６，ＭＰ４７，ＭＰ４８をさらに含む点で、図１２の高電圧論理回路５２２と異なる。
【０１８７】
具体的に、ＮＭＯＳトランジスタＭＮ４６は、ＰＭＯＳトランジスタＭＰ４０およびＭＰ４１の中間ノードＮＤ４１と中間ノードＮＤ４０との間に接続される。ＰＭＯＳトランジスタＭＰ４６は、ＮＭＯＳトランジスタＭＮ４０およびＭＮ４１の中間ノードＮＤ４２と中間ノードＮＤ４０との間に接続される。トランジスタＭＮ４６およびＭＰ４６のゲートには反転制御信号ＨＶＥＮＯＲが与えられる。
【０１８８】
ＰＭＯＳトランジスタＭＰ４７は、ＰＭＯＳトランジスタＭＰ４３およびＭＰ４４の中間ノードＮＤ４３とプリデコード信号ＰＲＭＧＢＮＬの入力ノードＮＤ４８との間に接続される。ＰＭＯＳトランジスタＭＰ４７のゲートは中間ノードＮＤ４３に接続される。ＰＭＯＳトランジスタＭＰ４８は、ＮＭＯＳトランジスタＭＮ４３およびＭＮ４４の中間ノードＮＤ４４とロー側電源ノードＮＤ４６との間に接続される。ＰＭＯＳトランジスタＭＰ４８のゲートは中間ノードＮＤ４４に接続される。図２１のその他の構成は図１２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１８９】
［高電圧論理回路５２２Ａの効果］
上記のように図１２の高電圧論理回路５２２を図２１の高電圧論理回路５２２Ａに置換することによって、図５のＭＧＢＰ／ＭＧＢＮデコーダ５４等において、ＭＯＳトランジスタの耐圧を超えた高電圧を扱えるようになるというメリットがある。
【０１９０】
例えば、ＭＯＳトランジスタの耐圧が１０Ｖ程度であると仮定する。この場合、ＭＧＢＰ／ＭＧＢＮデコーダ５４においてレベルシフタ５１１および高電圧ＡＮＤ回路５１２に供給されるロー側電源電位ＶＭＧＢＰＮがＶＳＳ（＝０Ｖ）のままだと、これらの回路のハイ側電源電位ＶＭＧＢＰＰは最大１０Ｖまでしか昇圧できない。このため、ＭＧドライバ回路２４におけるハイ側の各電源線ＭＧＢＰの最高電位も１０Ｖ程度となる。しかしながら、電源電位ＶＭＧＢＰＰ，ＶＭＧＢＰＮの絶対値が小さい状態（ＶＤＤレベル）でラッチ型レベルシフタ５１１にデータをセットした後、ロー側電源電位ＶＭＧＢＰＮを４Ｖまで上げると、ハイ側電源電位ＶＭＧＢＰＰは１４Ｖ程度まで昇圧することができる。この結果、ＭＧドライバ回路２４におけるハイ側の各電源線ＭＧＢＰの電位も１４Ｖ程度に設定することができる。
【０１９１】
同様に、レベルシフタ５２１および高電圧論理回路５２２に供給されるハイ側電源電位ＶＭＧＢＮＰがＶＤＤ（＝１．５Ｖ）のままだと、これらの回路のロー側電源電位ＶＭＧＢＮＮは−８．５Ｖ程度までしか低下できない。このため、ＭＧドライバ回路２４におけるロー側の各電源線ＭＧＢＮの最低電位も−８．５Ｖ程度となる。しかしながら、電源電位ＶＭＧＢＮＰ，ＶＭＧＢＮＮの絶対値が小さい状態（ＶＤＤレベル）でラッチ型レベルシフタ５２１にデータをセットした後、ハイ側電源電位ＶＭＧＢＮＰを−４Ｖまで下げると、ロー側電源電位ＶＭＧＢＮＮは−１４Ｖ程度まで降圧することができる。この結果、ＭＧドライバ回路２４におけるロー側の各電源線ＭＧＢＮの電位も−１４Ｖ程度に設定することができる。
【０１９２】
以上のように、図５のＭＧＢＰ／ＭＧＢＮデコーダ５４およびＭＧＰ／ＭＧＮデコーダ５３などにおいて、ロー側の電源電位をＶＳＳよりも高電位に設定することによって、またはハイ側の電源電位をＶＳＳよりも低電位に設定することによって、他方の電源電位をＭＯＳトランジスタの耐圧以上の値に設定することができる。
【０１９３】
ただし、このとき問題となるのが、高電圧論理回路５２２等の中間ノードＮＤ４１〜ＮＤ４４の電位である。具体的に、図１２の高電圧論理回路５２２の場合、中間ノードＮＤ４１〜ＮＤ４４は入力信号（ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬ）の組み合わせによってはフローティング状態となり得る。そのようなフローティング状態で電源電位ＶＭＧＢＮＰ，ＶＭＧＢＮＮを大きな範囲で変化させると、中間ノードＮＤ４１〜ＮＤ４４とその他のノードで大きい電位差が発生し、ＭＯＳトランジスタに耐圧以上の電圧が掛かる可能性がある。
【０１９４】
図２１の高電圧論理回路５２２Ａでは４つのクランプＭＯＳトランジスタＭＮ４６，ＭＰ４６〜ＭＰ４８によってそのような状態になることを回避することができる。これらのＭＯＳトランジスタＭＮ４６，ＭＰ４６，ＭＰ４７，ＭＰ４８は、それぞれ中間ノードＮＤ４２，ＮＤ４３，ＮＤ４４の電位を適切な電位にクランプする働きを有するからである。以下、図１２の高電圧論理回路５２２の各部の電圧変化と図２１の高電圧論理回路５２２Ａの各部の電圧変化とを比較しながらさらに詳しく説明する。
【０１９５】
［高電圧論理回路の動作例］
（図１２の高電圧論理回路５２２の動作−比較例）
図２２は、図１２の高電圧論理回路５２２の各部の電圧変化の例を示すタイミング図である。図２２のタイミング図は、電源線ＭＧＢＮに出力する電圧を−１４Ｖまで低下させる場合において、高電圧論理回路５２２の入力信号および中間ノードＮＤ４０，ＮＤ４１，ＮＤ４３の電圧の時間変化を示している。
【０１９６】
図１２、図２２を参照して、時刻Ｔ０で、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＵおよびＰＲＭＧＢＬが両方ともＬレベルに変化することによって、高電圧プリデコード信号ＰＲＭＧＢＮＵおよびＰＲＭＧＢＮＬは両方ともＬレベルに変化する（すなわち、図１２の電源線ＭＧＢＮは非選択状態である）。この結果、ＰＭＯＳトランジスタＭＰ４０，ＭＰ４１，ＭＰ４２，ＭＰ４３は全てＯＮ状態になるので、中間ノードＮＤ４０，ＮＤ４１，ＮＤ４３の電圧は、全てハイ側電源ノードＮＤ４５の電位ＶＭＧＢＮＰ（＝１．５Ｖ）に等しくなる。
【０１９７】
次の時刻Ｔ１に、反転制御信号ＥＮＯＲがＨレベルになることによって、レベル変換された反転制御信号ＨＶＥＮＯＲもＨレベルになる。反転制御信号ＥＮＯＲがＨレベルに活性化されることによって、ＶＤＤレベルのプリデコード信号ＰＲＭＧＢＵおよびＰＲＭＧＢＬは両方ともＬレベルからＨレベルに反転するので、高電圧プリデコード信号ＰＲＭＧＢＮＵおよびＰＲＭＧＢＮＬは両方ともＬレベルからＨレベルに反転する。この結果、ＰＭＯＳトランジスタＭＰ４０，ＭＰ４１，ＭＰ４２，ＭＰ４３は全てオフ（ＯＦＦ）状態になり、ＮＭＯＳトランジスタＭＮ４３，ＭＮ４４がオン（ＯＮ）状態になる。これによって、中間ノードＮＤ４０の電位はロー側電源ノードＮＤ４６の電位ＶＭＧＢＮＮ（＝０Ｖ）に等しくなる。さらに、中間ノードＮＤ４１，ＮＤ４３はフローティングとなる。
【０１９８】
次の時刻Ｔ２に遮断信号ＥＮＮがＬレベルに変化することによって、レベルシフタ５２２にデータがラッチされる。
【０１９９】
その後、時刻Ｔ３から時刻Ｔ４にかけて、ハイ側電源ノードＮＤ４５の電位ＶＭＧＢＮＰが０Ｖから−４Ｖまで低下し、ロー側電源ノードＮＤ４６の電位ＶＭＧＢＮＮが０Ｖかから−１４Ｖまで低下する。この期間中、中間ノードＮＤ４１，ＮＤ４３はフローティングのままであるため、元の電位の値である１．５Ｖが継続して保持されている。よって、ＰＭＯＳトランジスタＭＰ４１，ＭＰ４２，ＭＰ４４のソース‐ドレイン間には１．５Ｖ−（−１４Ｖ）＝１５．５Ｖの電圧がかかるようになる。この電圧は、想定しているＭＯＳトランジスタの耐圧１０Ｖを超えている。これを回避するために、第２の実施形態では図２１の高電圧論理回路５２２Ａが適用される。
【０２００】
（図２１の高電圧論理回路５２２Ａの動作−ロー側電源電位を下降させる場合）
図２３は、図２１の高電圧論理回路５２２Ａの各部の電圧変化の例を示すタイミング図である。図２３のタイミング図は、図２２のタイミング図に対応するものである。すなわち、図２３において、プリデコード信号ＰＲＭＧＢＵ，ＰＲＭＧＢＬ、反転制御信号ＥＮＯＲ、高電圧プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬ、高電圧反転制御信号ＨＶＥＮＯＲ、遮断信号ＥＮＮ、および電源電位ＶＭＧＢＮＰ，ＶＭＧＢＮＮの時間変化は、図２２の場合と同じである。図２３のタイミング図は、電源線ＭＧＢＮに出力する電圧を−１４Ｖまで低下させる場合において、高電圧論理回路５２２の入力信号および中間ノードＮＤ４０，ＮＤ４１，ＮＤ４３の電圧の時間変化を示している。
【０２０１】
図２１のＮＭＯＳトランジスタＭＮ４６は、反転制御信号ＨＶＥＮＯＲがＬレベルのときはオフする。ＮＭＯＳトランジスタＭＮ４６は、反転制御信号ＨＶＥＮＯＲがＨレベルのときはオンすることによって、中間ノードＮＤ４０の電圧にＮＭＯＳトランジスタＭＮ４６の閾値電圧Ｖｔｈｎを加算した値まで、中間ノードＮＤ４１を充電する効果を有する。ＰＭＯＳトランジスタＭＰ４７は、プリデコード信号ＰＲＭＧＢＮＬがＬレベルのときはオフする。ＰＭＯＳトランジスタＭＰ４７は、プリデコード信号ＰＲＭＧＢＮＬがＨレベルのときはオンすることによって、プリデコード信号ＰＲＭＧＢＮＬの電位からＰＭＯＳトランジスタＭＰ４７の閾値電圧Ｖｔｈｐの絶対値を減算した値まで、中間ノードＮＤ４３を充電する効果を有する。
【０２０２】
以上の特性によれば、図２３の時刻Ｔ０から時刻Ｔ１の間は、反転制御信号ＨＶＥＮＯＲはＬレベルであり、プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬは両方ともＬレベルである。したがって、ＰＭＯＳトランジスタＭＰ４０〜ＭＰ４４は全てオン状態になり、ＮＭＯＳトランジスタＮＭ４６およびＰＭＯＳトランジスタＭＰ４７はオフ状態になる。この結果、中間ノードＮＤ４０，ＮＤ４１，ＮＤ４３の電圧は、全てハイ側電源ノードＮＤ４５の電位ＶＭＧＢＮＰ（＝１．５Ｖ）に等しくなる。ここまでは、図２２の場合と同じである。
【０２０３】
時刻Ｔ１で、反転制御信号ＨＶＥＮＯＲはＨレベルに切り替わることによって、プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬも両方ともＬレベルからＨレベル（電源ノードＮＤ４５の電位ＶＭＧＢＮＰに等しい）に反転する。これによって、ＰＭＯＳトランジスタＭＰ４０〜ＭＰ４４は全てオフ状態になるが、ＮＭＯＳトランジスタＮＭ４６およびＰＭＯＳトランジスタＭＰ４７はオン状態になる。さらに、ＮＭＯＳトランジスタＭＮ４０〜ＭＮ４４は全てオン状態になる。したがって、時刻Ｔ１以降、中間ノードＮＤ４０の電位は、ロー側電源ノードＮＤ４６の電位ＶＭＧＢＮＮに等しくなる。中間ノードＮＤ４１の電位は、中間ノードＮＤ４０の電位（電源電位ＶＭＧＢＮＮに等しい）に閾値電圧Ｖｔｈｎを加算した値にクランプされる。中間ノードＮＤ４３の電位は、プリデコード信号ＰＲＭＧＢＮＬ（ハイ側電源電位ＶＭＧＢＮＰに等しい）から閾値電圧Ｖｔｈｐの絶対値を減算した値にクランプされる。
【０２０４】
よって、図２３の場合には、図２２の場合と異なり、中間ノードＮＤ４１，ＮＤ４３は、フローティングになることなく、電源電位ＶＭＧＮＢＰ，ＶＭＧＮＢＮの変化に伴って変化する。具体的に、時刻Ｔ３から時刻Ｔ４にかけて、ロー側電源電位ＶＭＧＢＮＮは０Ｖから−１４Ｖまで低下するので、中間ノードＮＤ４１の電位は−１４Ｖ＋Ｖｔｈｎまで低下する。ハイ側電源電位ＶＭＧＢＮＰは、１．５Ｖから−４Ｖまで低下するので、中間ノードＮＤ４３の電位は−４Ｖ＋Ｖｔｈｐ＝−４Ｖ−Ｖｔｈｎまで低下する。したがって、ＰＭＯＳトランジスタＭＰ４４にかかる最大の電圧は、−４Ｖ−Ｖｔｈｎ−（−１４Ｖ）＝１０Ｖ−Ｖｔｈｎとなり、ＭＯＳトランジスタの耐圧内に収めることができる。
【０２０５】
（図２１の高電圧論理回路５２２Ａの動作−ハイ側電源電位を上昇させる場合）
上記した図２２、図２３の説明は、ロー側電源ノードＮＤ４６の電位を下降させる場合についてのものであった。逆に、図２１のハイ側電源ノードＮＤ４５の電位ＶＭＧＢＮＰの電位を上昇させる場合について説明する。
【０２０６】
まず、図２１において、ＰＭＯＳトランジスタＭＰ４６は、反転制御信号ＨＶＥＮＯＲがＬレベル（非活性）のときはオンすることによって、中間ノードＮＤ４０の電位からＰＭＯＳトランジスタＭＰ４６の閾値電圧Ｖｔｈｐの絶対値を減算した値まで、中間ノードＮＤ４２を充電する効果を有する。ＰＭＯＳトランジスタＭＰ４８は、ロー側の電源電位ＶＭＧＢＮＮの上昇に伴ってオンすることによって、電源電位ＶＭＧＢＮＮからＰＭＯＳトランジスタＭＰ４８の閾値電圧Ｖｔｈｐの絶対値を減算した値まで、中間ノードＮＤ４４を充電する効果を有する。
【０２０７】
したがって、たとえば、プリデコード信号ＰＲＭＧＢＮＵ，ＰＲＭＧＢＮＬおよび反転制御信号ＨＶＥＮＯＲがＬレベルの状態で、ハイ側の電源ノードＮＤ４５の電位が１．５Ｖから１４Ｖまで上昇し、ロー側の電源ノードＮＤ４６の電位が０Ｖから４Ｖまで上昇したとする。そうすると、中間ノードＮＤ４２の電位は１４Ｖ−Ｖｔｈｎまで上昇し、中間ノードＮＤ４４の電位は、４Ｖ＋Ｖｔｈｐ＝４Ｖ−Ｖｔｈｎまで上昇する。したがって、ＮＭＯＳトランジスタＭＮ４４にかかる最大の電圧は、１４Ｖ−（４Ｖ−Ｖｔｈｎ）＝１０Ｖ＋Ｖｔｈｎとなり、ほぼＭＯＳトランジスタの耐圧内に収めることができる。このように、クランプ用のＰＭＯＳトランジスタＭＰ４６，ＭＰ４８によって、中間ノードＮＤ４２，ＮＤ４４の電位をクランプさせ、耐圧違反を回避することができる。
【０２０８】
［第２の実施形態のまとめ］
第２の実施形態では、第１の実施形態の半導体装置に設けられた高電圧論理回路５２２に、中間ノードＮＤ４１、ＮＤ４２，ＮＤ４３，ＮＤ４４をクランプするためのクランプＭＯＳトランジスタＭＮ４６，ＭＰ４６，ＭＰ４７，ＭＰ４８がそれぞれ追加される。これによって、高電圧論理回路の電源ノードの電位が接地電位に対してＭＯＳトランジスタの耐圧を超えるほど大きく振れた場合でも、高電圧論理回路５２２Ａの中間ノードＮＤ４１，ＮＤ４２，ＮＤ４３，ＮＤ４４は電源電位の変化に追従するために、これらの中間ノードがフローティングとなって初期電位を維持することがない。この結果、ＭＯＳトランジスタの耐圧違反を回避することができる。
【０２０９】
なお、動作シーケンス上、正の高電圧を発生させる必要が無い場合はクランプＭＯＳトランジスタＭＰ４６，ＭＰ４８を省略することができ、負の高電圧を発生させる必要が無い場合はクランプＭＯＳトランジスタＭＮ４６，ＭＰ４７を省略することができる。
【０２１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１１】
１  マイクロコントローラユニット、２  中央処理装置、６  フラッシュメモリモジュール、７  フラッシュシーケンサ、１６  フラッシュメモリ、２１Ｌ  左マットメモリセルアレイ、２１Ｒ  右マットメモリセルアレイ、２２Ｌ，２２Ｒ  ＣＧドライバ回路、２４  ＭＧドライバ回路、２３  低電圧デコード回路、２５  高電圧デコード回路、２５Ａ  ＭＧデコーダ部、２６Ｌ，２６Ｒ  センスアンプ／書き込み制御回路、２７  昇圧回路、２８  アドレス制御回路、２９  データ制御回路、３０  ハイ側電源端子、３１  ロー側電源端子、３２  ＶＤＤ電源端子、３３  ＶＳＳ電源端子、４６Ｌ，４６Ｒ  ＣＧドライバ、４７，４７Ａ，４７Ｂ  ＭＧドライバ、４８  ＳＬドライバ、５３  ＭＧＰ／ＭＧＮデコーダ、５３Ｇ  ＭＧＧデコーダ、５３Ｎ  ＭＧＮデコーダ、５３Ｐ  ＭＧＰデコーダ、５４  ＭＧＢＰ／ＭＧＢＮデコーダ、５４Ｎ  ＭＧＢＮデコーダ、５４Ｐ  ＭＧＢＰデコーダ、６０，６１，６２  高電圧デコーダ、７０  ＭＧドライバ群、４８０Ｇ，４８０ＧＬ，４８０ＧＵ，４８０Ｌ，４８０Ｕ  プリデコーダ、５１０，５３０  ＯＲゲート、５２０，５４０  ＥＸＯＲゲート、５１１，５１２，５２１，５２２，５３１，５４１，５５１  レベルシフタ、５２１，５２２，５２２Ａ，５４２，５５２  高電圧論理回路、ＢＫ  ブロック、ＢＬ  ビット線、ＣＧ  コントロールゲート、ＣＧＬ  コントロールゲート線、ＥＮＮ，ＥＮＰ  遮断信号、ＥＮＯＲ，ＨＶＥＮＯＲ  反転制御信号、ＭＣ  メモリセル、ＭＧＢＮ  ロー側電源線、ＭＧＢＰ  ハイ側電源線、ＭＧＧ，ＭＧＮ，ＭＧＰ  制御信号線、ＭＧＬ  メモリゲート線、ＰＲＭＧＢＬ，ＰＲＭＧＢＵ  低電圧プリデコード信号、ＰＲＭＧＬ，ＰＲＭＧＵ  低電圧プリデコード信号（ゲート選択用）、ＰＲＭＧＢＮＬ，ＰＲＭＧＢＮＵ，ＰＲＭＧＢＰＬ，ＰＲＭＧＢＰＵ  高電圧プリデコード信号、ＰＲＭＧＰＬ，ＰＲＭＧＰＵ，ＰＲＭＧＮＬ，ＰＲＭＧＮＵ，ＰＲＭＧＧＬ，ＰＲＭＧＧＵ  高電圧プリデコード信号（ゲート選択用）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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