【事件の表示】
　特許第３３２６６９１号「ディスプレイ」の請求項１から１１までに係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３２６６９１号の請求項１から５までに係る特許を維持する。
【理　由】
第１　手続の経緯
　本件は、特願平１−２８４６９１号（平成１年１１月２日出願）の一部を分割して平成１２年７月１８日に新たな出願（特願２０００−２２２３７２号）とされ、平成１４年７月１２日に特許権の設定登録がされ、同年９月２４日にその特許掲載公報が発行された特許第３３２６６９１号（以下「本件特許」という。）につき、中川徹より平成１５年３月２４日にその請求項１から１１まで（訂正前）に係る特許に対して特許異議の申立てがされたものであり、当審において平成１６年２月１２日付けで取消理由を通知（同月２４日発送）したところ、同年４月２６日に訂正請求書及び特許異議意見書が提出されたものである。
　
第２　訂正について
　１　訂正の内容
　本件特許の明細書を訂正請求書に添付した訂正明細書のとおりに以下のように訂正する。
　（１）訂正事項１
　特許請求の範囲の請求項１から６までを削除する。
　（２）訂正事項２
　特許請求の範囲の請求項１から６までの削除にともない、明りょうでない記載の釈明を目的として、請求項７を独立形式にし、新たな請求項１とする。
　（３）訂正事項３
　特許請求の範囲の請求項１から６までの削除にともない、明りょうでない記載の釈明を目的として、請求項８を独立形式にし、新たな請求項２とする。
　（４）訂正事項４
　特許請求の範囲の請求項１から６までの削除にともない、明りょうでない記載の釈明を目的として、請求項９を独立形式にし、新たな請求項３とする。　
　（５）訂正事項５
　特許請求の範囲の請求項１から６までの削除にともない、明りょうでない記載の釈明を目的として、請求項１０を新たな請求項４とし、特許請求の範囲の減縮を目的として、「伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して」を「伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して」と訂正する。
　（６）訂正事項６
　特許請求の範囲の請求項１から６までの削除にともない、明りょうでない記載の釈明を目的として、請求項１１を新たな請求項５とし、特許請求の範囲の減縮を目的として、「伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して」を「伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して」と訂正する。
　（７）訂正事項７
　特許請求の範囲の請求項１、１０及び１１の「前記各シフトレジスタ回路」の記載が「前記各レジスタ」の誤記であるのにともない、誤記の訂正を目的として、新たな請求項１から５までの「前記各シフトレジスタ」を「前記各レジスタ」に訂正する。
　２　訂正の適否
　（１）訂正事項１は、請求項１から６までを削除するものであるから、特許請求の範囲の減縮を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（２）訂正事項２は、請求項１から６までの削除にともない、請求項７を独立形式にし、新たな請求項１とするものであるから、明りょうでない記載の釈明を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（３）訂正事項３は、請求項１から６までの削除にともない、請求項８を独立形式にし、新たな請求項２とするものであるから、明りょうでない記載の釈明を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（４）訂正事項４は、請求項１から６までの削除にともない、請求項９を独立形式にし、新たな請求項３とするものであるから、明りょうでない記載の釈明を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（５）訂正事項５は、請求項１から６までの削除にともない、請求項１０を独立形式にし、新たな請求項４とし、「前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって」との限定を付加するものであるから、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（６）訂正事項６は、請求項１から６までの削除にともない、請求項１１を独立形式にし、新たな請求項５とし、「前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって」との限定を付加するものであるから、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（７）訂正事項７は、請求項１、１０及び１１の「前記各シフトレジスタ回路」の記載が「前記各レジスタ」の誤記であるのにともない、新たな請求項１から５までの「前記各シフトレジスタ」を「前記各レジスタ」と訂正するものであるから、誤記の訂正を目的とする訂正である。そして、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてしたものであり、実質上特許請求の範囲を拡張し、又は変更するものではない。
　（８）したがって、上記訂正は平成１５年法律第４７号による改正前の特許法１２０条の４、３項において準用する平成６年法律第１１６号による改正前の特許法１２６条１項ただし書及び２項の規定に適合するので、これを認める。
　
第３　特許異議の申立ての理由
　本件特許の請求項１から１１まで（訂正前）に係る発明は、当業者が特開昭６３−２７１２９８号公報（甲第１号証）、特開昭６３−６５７１１号公報（甲第２号証）、特開昭６０−３８９２２号公報（甲第３号証）に記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
第４　本件特許の請求項に係る発明
　上記のように訂正請求が認められるから、本件特許の請求項１から５までに係る発明（以下「本件発明１」などという。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１から５までに記載された以下のとおりのものである。
「【請求項１】クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各レジスタで伝送されるデータが有意のレベルと判断された当該ユニットレジスタ回路のみに、前記スイッチング手段を介して、前記クロック信号が供給されるようにし、クロックラインの容量性負荷を減少するように構成したこと
　を特徴とする液晶ディスプレイ。
　【請求項２】クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各レジスタで伝送されるデータが有意のレベルと判断された当該ユニットレジスタ回路のみに、前記スイッチング手段を介して、前記クロック信号が供給されるようにし、クロックラインの容量性負荷を減少するように構成し、
　前記スイッチング手段が一対の薄膜トランジスタから構成されるとともに、該スイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉される同一導電型のトランジスタによって構成したことを特徴とする液晶ディスプレイ。
　【請求項３】クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各レジスタで伝送されるデータが有意のレベルと判断された当該ユニットレジスタ回路のみに、前記スイッチング手段を介して、前記クロック信号が供給されるようにし、クロックラインの容量性負荷を減少するように構成し、
　前記スイッチング手段が一対の薄膜トランジスタから構成するとともに、該一対のスイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉制御される第１の導電型のトランジスタと、この第１の導電型トランジスタと逆の導電型のトランジスタの並列接続によって構成したことを特徴とする液晶ディスプレイ。
　【請求項４】クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いたディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各レジスタで伝送されるデータが有意のレベルと判断された当該ユニットレジスタ回路のみに、前記スイッチング手段を介して、前記クロック信号が供給されるようにし、クロックラインの容量性負荷を減少するように構成したことを特徴とするディスプレイ。
　【請求項５】クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いたレジスタ回路であって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各レジスタで伝送されるデータが有意のレベルと判断された当該ユニットレジスタ回路のみに、前記スイッチング手段を介して、前記クロック信号が供給されるようにし、クロックラインの容量性負荷を減少するように構成したことを特徴とするレジスタ回路。」
　
第５　甲第１号証から甲第３号証までに記載された発明
　１　甲第１号証
　甲第１号証には、「前記シフトレジスタは前記表示体の一の方向の駆動に必要とされるビット数よりも小さいビット数に分割されたものを縦続接続して構成するとともに、該分割されたシフトレジスタの少なくとも１つに該シフトレジスタのシフト動作が終了したことを検出する終了信号発生回路と、該終了信号発生回路からの終了信号により該シフトレジスタへのクロックパルスの供給を停止させるクロック制御回路とを有する表示駆動回路」（特許請求の範囲（１）７〜１５行）、「（実施例）第１図はこの発明の概念図である。・・・そのため、ｌブロックに分割されたシフトレジスタは、そのブロックでシリアルデータのシフトをする必要がある時のみ動作し、他は動作を停止することができ、シフトレジスタで消費する電力を１／ｌに減少させることができるのである。・・・第４図の動作を第５図のタイミング図に基づき説明する。・・・かくして、合計ｎビットのダイナミックシフトレジスタのうち、クロックパルスが供給され、シフト動作を行なっているのは常にｍビット分に過ぎず、シフト動作に要する消費電流は１／ｌになる。」（３頁左上欄８行〜４頁右下欄１４行）、「以上説明した様にこの発明では、シフトレジスタをｌ分割し、そのレジスタのうちシリアルデータをシフトさせているレジスタのみがクロックパルスの供給を受け、他はクロックパルスの供給を受けないので、シフト動作を行なっているのは常に１ブロックのみとすることができるので、シフト動作に要する消費電流を１／ｌにすることができるのである。」（７頁左上欄６〜１３行）との記載がされている。
　２　甲第２号証
　甲第２号証には、「フリップフロップ回路の出力に対する入力データの変化を検出する検出回路と、該フリップフロップ回路に供給されるクロックを前記検出回路が前記変化を検出したときのみ有効化するコントロール回路を設けたことを特徴とする半導体集積論理回路」（特許請求の範囲）との記載がされている。
　３　甲第３号証
　甲第３号証には、「唯一の信号をシフトさせる場合には、現在、該信号を記憶しているフリップフロップと、次にこれを受け取るフリップフロップが動作すればよく、他のフリップフロップはシフトしてもデータの変化がないので動作する必要がない。しかし、通常のシフトレジスタでは、・・・全フリップフロップを動作させる必要があり、無駄に電力を消費しなければならなかった。更に、・・・クロック供給回路は、全フリップフロップを同時に駆動する能力を持たなければならず、従って、・・・ここでも消費電力が増大するという欠点があった。」（１頁右下欄１８行〜２頁左上欄１４行）との記載がされている。
　
第６　当審の判断
　１　本件発明１、４及び５について
　本件発明１と甲第１号証から甲第３号証までに記載された発明とを対比すると、甲第１号証から甲第３号証までには本件発明１の構成要件である「伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定」する点が記載されていない。
　本件発明１は、この点により明細書記載の作用、効果を奏するものであり、当業者が甲第１号証から甲第３号証までに記載された発明に基いて容易に発明をすることができたものであるということはできない。
　本件発明４及び５も「伝送されるデータが前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって有意のレベルになっているか否かを自己のユニットレジスタ回路で判定」するとの構成要件を有するものであり、同様に、当業者が甲第１号証から甲第３号証までに記載された発明に基いて容易に発明をすることができたものであるということはできない。
　なお、特許異議申立人は、甲第２号証にはスイッチング手段に排他的論理和を含むものが記載されており、これを単なる論理和回路にすることは当業者が適宜になし得ることであると主張するが、ユニットレジスタ回路の入力及び出力データの論理和をとる点については何らの証拠をも示しておらず、根拠がない。
　また、上記の点は、特許異議申立人が提出した特開平１−２８６６０９号公報（参考資料１）、特開平１−１１４１１２号公報（参考資料２）、特開平１−２１６６２２号公報（参考資料３）、特開昭５０−１４１２２８号公報（参考資料４）にも示されていない。
　２　本件発明２について
　本件発明２と甲第１号証から甲第３号証までに記載された発明とを対比すると、甲第１号証から甲第３号証までには本件発明２の構成要件である「スイッチング手段が一対の薄膜トランジスタから構成されるとともに、該スイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉される同一導電型のトランジスタによって構成」される点が記載されていない。
　本件発明２は、この点により明細書記載の作用、効果を奏するものであり、当業者が甲第１号証から甲第３号証までに記載された発明に基いて容易に発明をすることができたものであるということはできない。
　なお、特許異議申立人は、トランスファゲートを信号ラインに挿入して駆動する必要があるトランジスタのみに信号を供給することは参考資料４などに見られるように一般的に行われていることに過ぎないと主張するが、スイッチング手段を一対の薄膜トランジスタから構成するとともにユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉する点については何らの証拠をも示しておらず、根拠がない。
　また、上記の点は、特許異議申立人が提出した参考資料１から参考資料３までにも示されていない。
　３　本件発明３について
　本件発明と甲第１号証から甲第３号証までに記載された発明とを対比すると、甲第１号証から甲第３号証までには本件発明３の構成要件である「スイッチング手段が一対の薄膜トランジスタから構成するとともに、該一対のスイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉制御される第１の導電型のトランジスタと、この第１の導電型トランジスタと逆の導電型のトランジスタの並列接続によって構成」される点が記載されていない。
　本件発明３は、この点により明細書記載の作用、効果を奏するものであり、当業者が甲第１号証から甲第３号証までに記載された発明に基いて容易に発明をすることができたものであるということはできない。
　なお、特許異議申立人は、上記の点について容易になし得たものであるとの主張も立証も行っていない。
　また、上記の点は、特許異議申立人が提出した参考資料１から参考資料４までにも示されていない。
　
第７　むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては、本件発明１から５までについての特許を取り消すことはできない。
　また、他に本件発明１から５までについての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年６月４日（２００４．６．４）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
ディスプレイ
（５７）【特許請求の範囲】
　【請求項１】　クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが
前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって
レジスタ
　を特徴とする液晶ディスプレイ。
　【請求項２】　クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各
レジスタ
、
　
前記スイッチング手段が一対の薄膜トランジスタから構成されるとともに、該スイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉される同一導電型のトランジスタによって構成し
　【請求項３】　クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いた液晶ディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが有意のレベルになっているか否かを自己のユニットレジスタ回路で判定して、前記各
レジスタ
、
　
前記スイッチング手段が一対の薄膜トランジスタから構成されるとともに、該一対のスイッチング手段がユニットレジスタ回路の入力・出力データ及びその反転出力データによって直接開閉制御される第１の導電型のトランジスタと、この第１の導電型トランジスタと逆の導電型のトランジスタの並列接続によって構成し
　【請求項４】　クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いたディスプレイであって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが
前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって
レジスタ
　【請求項５】　クロック信号によって駆動されるユニットレジスタ回路を複数段従属接続したレジスタを用いたレジスタ回路であって、
　クロックラインからのクロック信号を前記各ユニットレジスタ回路に供給する電界効果トランジスタから構成されるスイッチング手段を、該電界効果トランジスタのソースもしくはドレインが上記クロックラインに接続されるように設け、伝送されるデータが
前記ユニットレジスタ回路の入力及び出力データの論理和をとる回路によって
レジスタ
【発明の詳細な説明】
　【０００１】
　【発明が属する技術分野】
　この発明は、特にＣ−ＭＯＳを用いたシフトレジスタ回路を用い、消費電力を低減したディスプレイ、特に液晶ディスプレイに関するものである。
　【０００２】
　【従来の技術】
　まず、液晶ディスプレイに適応される従来のＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたシフトレジスタを図９に示す。
　第９図において、ＱＰ１〜ＱＰ５はＰ型の電界効果トランジスタ（以下，ＦＥＴという）であり、　ＱＮ１〜ＱＮ５はＮ型のＦＥＴである。
　シフトレジスタの各段ＳＲ１，ＳＲ２・・・・（ＳＲ３以下は省略する）は、ＦＥＴＱＰ１，ＱＰ２及びＦＥＴＱＮ１，ＱＮ２からなる第１のクロックドインバータＩＮＶ１と、このクロックドインバータＩＮＶ１の出力をラッチする第２のクロックドインバータＩＮＶ２と、第３のインバータＩＮＶ３から構成される。
　なお、第２のクロックドインバータＩＮＶ２はＦＥＴＱＰ３，ＱＰ４とＦＥＴＱＮ３，ＱＮ４からなり、第３のインバータＩＮＶ３はＦＥＴＱＰ５とＦＥＴＱＮ５からなっている。
　【０００３】
　次に、このシフトレジスタの動作を図１０を参照して説明する。
　ユニットレジスタＳＲ１に供給されている入力信号Ｖ（ＳＴＲＴ）が図１０に示すように立ち上がり、次のタイミングでクロックＶＣＬＫが立ち上がり、相補クロックＶＣＬＫが立ち下がると、第１のクロックドインバータＩＮＶ１の出力がＬレベルに立ち下がり、この出力は第３のインバータＩＮＶ３に入力される。
　【０００４】
　従って、１段目ユニットレジスタＳＲ１の出力Φ１、すなわち、第３のインバータＩＮＶ３の出力は、入力信号Ｖ（ＳＴＲＴ）と同じＨレベルとなる。
　第３のインバータＩＮＶ３の出力は第２のクロックドインバータＩＮＶ２の入力にも加えられ、クロックＶＣＬＫが反転すると、第２のクロックドインバータＩＮＶ２が動作して、第３のインバータＩＮＶ３とで出力信号Φ１をラッチする。
　このとき、２段目のユニットレジスタＳＲ２は１段目のユニットレジスタＳＲ１の出力Φ１を読み込み、その出力Φ２がＨレベルになる。
　【０００５】
　再びクロックＶＣＬＫが立ち上がると、既に立ち下がっている入力信号Ｖ（ＳＴＲＴ）を読み込み、その出力Φ１はＬレベルになる。
　以下、同様の動作で３段目、４段目のユニットレジスタＳＲ３，ＳＲ４に入力信号Ｖ（ＳＴＲＴ）が転送され、出力Φ３，Φ４・・・・が得られる。
　このようなシフトレジスタは、液晶ディスプレイのようなデバイスの信号をサンプリングするときによく用いられる。
　【０００６】
　【発明が解決しようとする課題】
　ところで、このような従来のシフトレジスタでは、クロックＶＣＬＫ，ＶＣＬＫのラインに複数段のユニットレジスタＳＲ１〜ＳＲｎが負荷されるため、かなり大きな容量が負荷される。
　各ユニットレジスタＳＲの容量は図１１に示すように、クロックＶＣＬＫのラインには、ＦＥＴＱＰ３とＦＥＴＱＮ２のゲート容量の和であるＣ（ＱＰ３＋ＱＮ２）が付加され、クロックＶＣＬＫのラインには、ＦＥＴＱＰ１とＦＥＴＱＮ４のゲート容量の和であるＣ（ＱＰ１＋ＱＮ４）が付加される。
　【０００７】
　この容量Ｃは、例えばＭＯＳトランジスタのゲートサイズがＬ＝７ｍ，Ｗ＝５０ｍ，ゲート層が５００Åとすると、０．４９ＰＦとなり、シフトレジスタの段数を仮に４００段とすると、各クロックラインの容量は約２００ＰＦの大きさとなる。
　クロック信号の出力振幅をＡ＝１２ボルト、周波数をｆ＝３．８ＭＨｚとすると、消費される電力Ｐは　Ｐ＝ＣＡ２ｆ＝２００×１０−１２×１４４×３．８×１０６≒１０９ｍｗとなり、各クロックラインで１０９ｍｗ消費されることになり、シフトレジスタの消費電力が大きくなるとともに、シフトレジスタを駆動するために低インピーダンスで大出力のクロック信号源が必要になるという問題点があった。
　【０００８】
　特に、このようなシフトレジスタで携帯型ＴＶカメラのモニタ用液晶ビューファインダを形成すると、低消費電力化の大きな障害となるという問題があった。
　【０００９】
　【課題を解決するための手段】
　本発明の液晶ディスプレイは上記したようなシフトレジスタにおいて、第１のクロックドインバ−タと、第２のクロックドインバ−タおよび第３のインバ−タからなるユニトレジスタを従属接続したものにおいて、各ユニットレジスタにスイッチング手段を設け、各ユニットレジスタの入力および出力デ−タが有意のデ−タであるときは前記スイッチング手段よって当該ユニットレジスタのみにクロック信号が供給されるようにしたものである。
　そのためクロックラインに供給されるクロック信号の消費電力を大幅に低減することが可能になり、低消費電力型の液晶ディスプレイとすることができる。
　【００１０】
　図３はかかる問題点を解消するために提供される液晶ディスプレイ用のシフトレジスタの概要図を示したもので、ＳＲ１，ＳＲ２，ＳＲ３・・・・・はシフトレジスタを形成するために従属接続されている単位回路（以下ユニットレジスタＳＲ１，ＳＲ２・・・という）を示し、各ユニットレジスタＳＲ１〜ＳＲ５はクロックラインからクロック信号（ＶＣＬＫ、ＶＣＬＫ）をスイッチＳ１及びＳ２を介して受け取るように構成されている。
　【００１１】
　そして、スイッチＳ１，Ｓ２は各ユニットレジスタＳＲ１，ＳＲ２・・・・に入力されるデータが例えばＨレベルになったときに閉じるようにしている。
　従って、単一の入力信号データが入力されたときは、図３（ａ）に示すように最初のタイミングでユニットレジスタＳＲ１のみにＨレベルの信号が供給されることになるため、スイッチ回路　Ｓ１１及びＳ１２が閉じ、他のスイッチＳ２１，Ｓ２２，Ｓ３１，Ｓ３２は開く。
　【００１２】
　次のタイミングでユニットレジスタＳＲ２の入力がＨレベルになると、スイッチＳ２１，Ｓ２２が閉じ、他のスイッチは開いた状態になる。
　さらに、次のタイミングではスイッチＳ３１，Ｓ３２が閉じ、他のスイッチは開くことになる。
　つまり、本発明の場合は、伝送されるデータが有意のレベルになったとき、その段のユニットレジスタのみにクロックが選択的に供給されるようにしている。
　【００１３】
　【作用】
　本発明の液晶ディスプレイに適応されるシフトレジスタは、上記したように有意の信号によって状態が反転されるユニットレジスタのみに、クロックを選択して与えることにより、クロックラインの容量性負荷を減少することができ、低消費電力化が図れることになる。
　【００１４】
　【発明の実施の態様】
　本発明の液晶ディスプレイに用いるシフトレジスタの実施の形態を図１に示す。この図１において、ＳＲ１は第１、および第２のクロックドインバ−タＩＮＶ１、ＩＮＶ２と、第３のインバ−タＩＮＶ３によって構成されているユニットレジスタを示し、ＳＣ１は１段目のユニットレジスタＳＲ１に供給される入力と、その出力の双方がＨレベルの信号でないとき、すなわち入出力が有意の信号でない時にクロックＶＣＬＫ、ＶＣＬＫを遮断するクロックスイッチ回路である。
　なお、他のユニットレジスタＳＲ２、ＳＲ３・・・・も同様に構成されているので、その説明を省略する。
　【００１５】
　クロックスイッチ回路ＳＣ１の構成を説明すると、ユニットレジスタＳＲ１の入力である信号Ｖ（ＳＴＲＴ）と、その出力ＯＵＴ１がノアゲートＮＯＲ１に入力される。そして、ノアゲートＮＯＲ１の出力と、その出力をインバータＩＮＶ４で反転した反転出力とで、異なる導電型のトランジスタを並列に接続した１対のトランスファーゲートＳＷ１，ＳＷ２の開閉を制御する。
　以下、図２の信号波形図に基ずいて、本発明のシフトレジスタの動作を説明する。
　時点ｔ０では入力信号Ｖ（ＳＴＲＴ）がＬレベルで、出力ＯＵＴ１もＬレベルであり、ノアゲートＮＯＲ１の出力がＨレベルとなり、インバータＩＮＶ４の出力ＶＯＲ１はＬレベルとなるので、トランスファーゲートＳＷ１，ＳＷ２は閉じる。
　従って、このようなときにはクロックＶＣＬＫおよびＶＣＬＫはユニットレジスタＳＲ１に供給されない。
　【００１６】
　次に図２のタイムチャートのように時点ｔ１で入力信号Ｖ（ＳＴＲＴ）が立ち上がりＨレベルになると、ノアゲートＮＯＲ１の入力の１つがＨレベルになり、このノアゲートＮＯＲ１の出力はＬレベルとなる。この出力と、この出力をインバータＩＮＶ４で反転したＨレベル出力ＶＯＲ１とがトランスファーゲートＳＷ１，ＳＷ２に加わるので、両ゲートＳＷ１，ＳＷ２とも開く。
　従って、このような状態でクロックＶＣＬＫがＨレベルに遷移すると、時点ｔ２でＣＫ−Ｌ１，ＣＫ−Ｒ１に示す信号がユニットレジスタＳＲ１に供給され、ユニットレジスタＳＲ１にクロックが供給され、ユニットレジスタＳＲ１の出力ＯＵＴ１をＨレベルにする。
　【００１７】
　さらに、時点ｔ３で示すように、クロックが遷移してＬレベルになると、前述のように第３のインバータＩＮＶ３と第２のクロックドインバータＩＮＶ２とで出力信号ＯＵＴ１のＨレベルがラッチされる。トランスファーゲートＳＷ１，ＳＷ２は開いたままである。なお、時点ｔ２で出力ＯＵＴ１がＨレベルとなったときに２段目のユニットレジスタＳＲ２に、クロックスイッチＳＣ２を介してクロックが供給され、能動化される。
　【００１８】
　次のタイミング時点ｔ４では、クロックＶＣＬＫがＨレベルになる前に、入力信号Ｖ（ＳＴＲＴ）はＬレベルとなっているので、この時点ｔ４でクロックＶＣＬＫがＨレベルになると、ユニットレジスタＳＲ１はＬレベルを読み込んで、その出力ＯＵＴ１をＬレベルとする。
　出力ＯＵＴ１がＬレベルになると、ユニットレジスタＳＲ１の入力、出力がＬレベルとなるので、トランスファーゲートＳＷ１，ＳＷ２がその直後に閉じ、クロックＶＣＬＫ，ＶＣＬＫがユニットレジスタＳＲ１に供給されなくなる。
　トランスファーゲートＳＷ１，ＳＷ２が開いている時間Ｔは、インバータＩＮＶ４の出力であるＶＯＲ１に示すように、ユニットレジスタＳＲ１の出力ＯＵＴ１が立ち下がるまでの動作遅れ時間と、クロックスイッチ回路ＳＣ１の動作遅れ時間が含まれる時間である。
　従って、トランスファーゲートＳＷ１，ＳＷ２を通過したクロックＶＣＬＫ，ＶＣＬＫの波形は、図２のＣＫ−Ｌ１，ＣＫ−Ｒ１の如く、２つ目のクロックの前半の一部が通過した波形とな　る。
　【００１９】
　また、２段目のユニットレジスタＳＲ２の出力は、クロックＶＣＬＫが立ち上がった時点ｔ３で、出力ＯＵＴ１を読み込んで、その段の出力ＯＵＴ２をＨレベルとする。
　すなわち、ユニットレジスタＯＵＴ１の出力がＨレベルになると、ユニットレジスタＳＲ２の入力もＨレベルとなる。そしてこの時点でユニットレジスタＳＲ２のクロックＶＣＬＫ，ＶＣＬＫが供給されるように、クロックスイッチ回路ＳＣ２のトランスファ−ゲ−ＳＷ１、ＳＷ２がオンになる。
　【００２０】
　以下、ユニットレジスタＳＲ１の動作と同じ動作が順次後続のユニットレジスタで行われ、入力信号Ｖ（ＳＴＲＴ）が順次シフトされる。
　なお、ユニットレジスタＳＲ１に付加されているＦＥＴＱＮ６とＦＥＴＱＰ６は、ユニットレジスタＳＲ１にクロックＶＣＬＫ，ＶＣＬＫが供給されないときに、第１、第２のクロックドインバータＩＮＶ１，ＩＮＶ２がフローティング状態となるのを防止するものであり、このプルダウンＦＥＴＱＮ６とプルアップＦＥＴＱＰ６によってクロックが供給されていないときにも各ユニットレジスタ回路を安定な状態に保持する作用を持っている。
　従って、このプルダウンＦＥＴＮ６、プルアップＦＥＴＰ６のかわりに、図４に示すようにプルアップ抵抗ＲＵ、プルダウン抵抗ＲＤを用いてもよい。
　【００２１】
　以上のシフトレジスタの実施の形態では、有意の信号が正論理のときに動作するように構成されているが、シフトレジスタが負論理のときは、各クロックスイッチ回路ＳＣのノアゲートＮＯＲをナンドゲートに置き換えればよい。
　【００２２】
　図５は本発明の液晶ディスプレイに用いるシフトレジスタの他の例を示す回路である。
　この図で、図１と同一部分は同一記号で示されている。
　しかしながら、この回路例の場合は、クロックスイッチ回路ＳＣ１（ＳＣ２・・・・・）は論理回路が省略され、トランスファ−ゲ−トＳＷ１，ＳＷ２はそれぞれ同じ導電型のＴＦＴＱｎ７，Ｑｎ８とＴＦＴＱｐ７，Ｑｐ８で構成されている。
　この回路例は、入力データＶ（ＳＴＲＴ）が立ち上がる点をラッチするのはクロックＶＣＬＫの立ち上がりであり、入力データＶ（ＳＴＲＴ）の立ち下がり点をラッチするのはクロックＶＣＬＫの立ち下がり点であることに着目してなされたものである。
　【００２３】
　すなわち、図６に示すように、入力信号Ｖ（ＳＴＲＴ）の立ち上がりによってトランスファ−ゲ−トＳＷ１ＳＷ２のトランジスタＱＮ８、ＱＰ８が波形Ａに示すようにオンとなり、出力ＯＵＴ１のデータが立ち下がった時にトランスファ−ゲ−トＳＷ１，ＳＷ２のトランジスタＱＮ８、ＱＰ８が波形Ｂに示すようにオフとなるように制御している。
　したがって期間Ｔの間はトランスファ−ゲ−トＳＷ１、ＳＷ２ともオンになり、この期間ＴにクロックＣＫ−Ｌ、ＣＫ−Ｒが通過し図１の場合と同様な動作が行われる。
　論理回路は通常のインバータに比較して遅延時間が大きいが、本実施の回路例の場合は、この論理回路を省略することによって動作速度の向上をはかったものである。
　【００２４】
　この図５の回路例の場合は、トランスファ−ゲ−トＳＷ１，ＳＷ２とも同じ導電型のＴＦＴで構成することになるため、ＳＷ１，ＳＷ２はＴＦＴのスレッショルド電圧の影響をうけて第７図の拡大図に示すように、Ｖｂ又はＶｄだけレベルが若干低下するが、特にシフト動作に影響を与えるほどのものではない。
（なお、Ｖａ，Ｖｃはスイッチオン時にプルアップ、又はプルダウンＴＦＴを介して流れる電流による電圧降下を示すが、この値はきわめて小さい）
　【００２５】
　図８は、本発明の液晶ディスプレイに使用されるソフトレジスタのさらに他の回路例を示したもので、図５のトランスファ−ゲ−トＳＷ１，ＳＷ２に対して、それぞれ逆の導電型のトランスファ−ゲ−トＳＷ３，ＳＷ４を並列に接続したものである。
　この回路例によると、クロック信号ＶＣＬＫ及びＶＣＬＫは、それぞれ並列に接続された相補型のトランスファ−ゲ−ト（ＳＷ１，ＳＷ３）（ＳＷ２，ＳＷ４）を介して供給されることになるため、正極又は負極の電位に対してスレッショルド電圧の影響を受けることがなくなる。
　また、並列に接続することによってスイッチオン抵抗をさらに減少する効果がある。
　【００２６】
　【発明の効果】
　以上説明したように、本発明の液晶ディスプレイは、デバイスの信号をサンプリングして転送するシフトレジスタに入力されたデータが、各ユニットレジスタの状態を遷移するような有意のデータであるときのみ、その段のユニットレジスタにのみクロックを供給するようにしているため、クロックラインに供給される電力を大幅に低減することができるという効果がある。
　特に、シフト段数が増加するほど、電力の節減効果が大きくなり、クロック信号のドライバが削減できると同時に、クロックをＴＴＬレベルで供給することができるという利点もある。
【図面の簡単な説明】
　【図１】　本発明の液晶ディスプレイ用のシフトレジスタの実施例を示す回路図である。
　【図２】
　図１のタイミングチャートを示す波形図である。
　【図３】
　ソフトレジスタの概念図を示す。
　【図４】
　他のプルアップ及びプルダウン手段を示す回路図である。
　【図５】
　シフトレジスタの他の実施例を示す回路図である。
　【図６】
　図５のタイミングチャートを示す波形図である、
　【図７】
　図６の信号波形の部分的な拡大図である。
　【図８】
　シフトレジスタのさらに他の実施例を示す回路図である。
　【図９】
　従来のシフトレジスタを示す回路図である。
　【図１０】
　従来例のシフトレジスタのタイミングチャートである。
　【図１１】
　従来例のクロックラインに付く負荷容量の説明図である。
　【符号の説明】
　ＩＮＶ１〜ＩＮＶ２　クロックドインバータ、ＩＮＶ３　インバ−タ、
　ＳＣ１〜ＳＣ３　クロックスイッチ回路、
　ＳＷ１、ＳＷ２スイッチング手段、
　ＱＰ１〜ＱＰ６　Ｐ型ＦＥＴ、
　ＱＮ１〜ＱＮ６　Ｎ型ＦＥＴ、
　ＳＲ１〜ＳＲ５　ユニットレジスタ