(57)【特許請求の範囲】
【請求項１】
複数の集積回路を載せ、前記集積回路の金属ピラー／はんだバンプ対間に配置され、前記集積回路の金属ピラー／はんだバンプ対を被覆するポリイミドパッシベーション層を有する前面を備える半導体ウエハをダイシングする方法であって、前記方法は、
前記半導体ウエハを露出するスクライブラインを提供するため、マスク層を使用せずに前記ポリイミドパッシベーション層をレーザスクライビングすること、
前記集積回路を個片化するため、前記スクライブラインを通って、前記半導体ウエハをプラズマエッチングすることを含み、前記プラズマエッチングの少なくとも一部の間に前記ポリイミドパッシベーション層は前記集積回路を保護し、更に
前記集積回路の前記金属ピラー／はんだバンプ対を部分的に露出するため、プラズマアッシング処理を使用することによって、前記ポリイミドパッシベーション層を最終厚みまで薄くすることを含む方法。
【請求項２】
前記ポリイミドパッシベーション層を薄くすることは、Ｏ２に基づいてプラズマアッシング処理を使用することを含む、請求項１に記載の方法。
【請求項３】
前記ポリイミドパッシベーション層を薄くすることは、前記ポリイミドパッシベーション層の最終厚みを３５〜５０ミクロンまで薄くすることを含む、請求項１に記載の方法。
【請求項４】
前記半導体ウエハを露出するスクライブラインを提供するため前記ポリイミドパッシベーション層をレーザスクライビングすることは、前記半導体ウエハにトレンチを形成することを含み、前記スクライブラインを通って前記半導体ウエハをプラズマエッチングすることは、前記トレンチを通ってプラズマエッチングすることを含む、請求項１に記載の方法。
【請求項５】
前記ポリイミドパッシベーション層をレーザスクライビングすることは、フェムト秒ベースのレーザスクライビング処理を使用することを含む、請求項１に記載の方法。
【請求項６】
前記フェムト秒ベースのレーザスクライビング処理を使用することは、５４０ナノメートル以下の波長を有し、４００フェムト秒以下のレーザパルス幅を有するレーザを使用することを含む、請求項５に記載の方法。
【請求項７】
前記半導体ウエハをプラズマエッチングすることは、高密度プラズマエッチング処理を使用することを含む、請求項１に記載の方法。
【請求項８】
複数のＤＲＡＭ回路を載せ、前記ＤＲＡＭ回路の金属ピラー／はんだバンプ対間に配置され、前記ＤＲＡＭ回路の金属ピラー／はんだバンプ対を被覆するポリイミド層を有する前面を含むシリコンウエハをダイシングする方法であって、前記方法は、
前記シリコンウエハを露出するスクライブラインを提供するため、マスク層を使用せずに前記ポリイミド層をレーザスクライビングすることであって、前記ポリイミド層と前記シリコンウエハとの間に双方とも配置された低誘電率材料層と銅の層を通って実施され、フェムト秒ベースのレーザスクライビング処理を含むレーザスクライビングすること、
前記ＤＲＡＭ回路を個片化するためにスクライブラインを通って前記シリコンウエハをプラズマエッチングすることであって、前記ポリイミド層は前記プラズマエッチングの少なくとも一部の間に前記ＤＲＡＭ回路を保護するプラズマエッチングすること、及び
前記ポリイミド層を最終厚さまで薄くして、前記ＤＲＡＭ回路の前記金属ピラー／はんだバンプ対を部分的に露出するため、前記ポリイミド層をプラズマアッシングすること
を含む方法。
【請求項９】
前記ポリイミド層をプラズマアッシングすることは、Ｏ２に基づくプラズマアッシング処理を使用することを含む、請求項８に記載の方法。
【請求項１０】
前記ポリイミド層をプラズマアッシングすることは、前記ポリイミド層を３５〜５０ミクロンの範囲の最終厚みまで薄くすることを含む、請求項８に記載の方法。
【請求項１１】
前記シリコンウエハを露出するスクライブラインを提供するため、前記ポリイミド層をレーザスクライビングすることは、前記シリコンウエハにトレンチを形成することを含み、前記スクライブラインを通って前記シリコンウエハをプラズマエッチングすることは、前記トレンチを通ってプラズマエッチングすることを含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［０００１］  本発明の実施形態は半導体処理の分野に関し、具体的には、各ウエハがその上に複数の集積回路を有する半導体ウエハをダイシングする方法に関する。
【背景技術】
【０００２】
［０００２］  半導体ウエハ処理において、シリコン又は他の半導体材料からなる（基板とも呼ばれる）ウエハ上に集積回路が形成される。一般的に、集積回路を形成するには、半導体、導体、又は絶縁体のいずれかである様々な材料の層が用いられる。これらの材料は、様々な既知の処理を用いてドープ、堆積及びエッチングされ、集積回路を形成する。各ウエハは処理されて、ダイとして知られる集積回路が含まれる多数の個別領域を形成する。
【０００３】
［０００３］  集積回路形成処理に続いて、パッケージ化するために、又は大きい回路内でパッケージ化されていない形態で使用するために、ウエハは“ダイシング”されて互いに個別のダイに分離される。ウエハをダイシングするために使用される２つの主要な技法は、スクライビングとソーイングである。スクライビングでは、予め形成されたスクライブラインに沿って、ウエハ表面全体に対して先端にダイアモンドが付けられたスクライバーが動かされる。このスクライブラインは、ダイ間の空間に沿って延びる。この空間は一般的に「ストリート」と呼ばれる。ダイアモンドスクライバーにより、ストリートに沿ってウエハ表面に浅いひっかき傷が形成される。ローラなどで圧力をかけると、スクライブラインに沿ってウエハが分離する。ウエハの割れ目は、ウエハ基板の結晶格子構造に沿ったものになる。スクライビングは、厚みが約１０ミル（千分の１インチ）以下のウエハに対して使用されうる。厚いウエハに対しては、現時点では、ソーイングが好ましいダイシング方法である。
【０００４】
［０００４］  ソーイングでは、毎分高い回転数で回転する、先端にダイアモンドの付いた切断ソーがウエハ表面に接触し、ストリートに沿ってウエハを切断する。ウエハは膜フレーム全体に広がった接着膜などの支持部材の上に装着され、切断ソーが垂直ストリートと水平ストリートの双方に繰り返し当てられる。スクライビングとソーイングのいずれにおいても問題となるのは、ダイの切断されたエッジに沿ってチップと溝が形成されうることである。これに加えて、亀裂が形成されてダイのエッジから基板の中まで伝播して、集積回路が動作不能になる可能性もある。結晶構造の＜１１０＞方向では、正方形又は長方形のダイの片側しかスクライビングできないため、スクライビングに関してはチップ形成と亀裂形成が特に問題となる。その結果、ダイの別の側が切り裂かれ、結果的に分離線はぎざぎざになる。チップ及び亀裂の形成により、集積回路への損傷を防ぐために、例えば、チップ及び亀裂が実際の集積回路からある距離に保たれるようにウエハ上のダイ間に余分な間隔が必要となる。間隔要件の結果として、標準サイズのウエハにあまり多くのダイを形成することができず、回路のために使用できるウエハの面積が無駄になる。切断ソーを使用すると、半導体ウエハの面積が更に無駄になってしまう。切断ソーの刃には、約１５ミクロンの厚みがある。このため、切断ソーによって生じた切断部周囲の亀裂やその他の損傷によって集積回路が悪影響を受けないように、多くの場合３００〜５００ミクロンで各ダイの回路を分離しなければならない。更に、切断後、各ダイを十分に洗浄して、ソーイング処理で生じた粒子及び他の汚染物質を取り除く必要がある。
【０００５】
［０００５］  プラズマダイシングも使用されてきたが、これにも限界がありうる例えば、制約の１つは、プラズマダイシングにはコストがかかりうることである。レジストをパターニングするための標準的なリソグラフィ工程の実装費用は高額なものとなりうる。プラズマダイシングの実装を阻む可能性があるもう１つの制約は、ストリートに沿ったダイシングにおいて通常遭遇する金属（例：銅）のプラズマ処理により、製造上の問題又はスループット限界が生じうることである。
【発明の概要】
【０００６】
［０００６］  本明細書に記載の一又は複数の実施形態は、マスクレスハイブリッドレーザスクライビング及びプラズマエッチングウエハダイシング処理を目的としている。
【０００７】
［０００７］  一実施形態では、複数の集積回路をのせた前面を有し、間に配置されたパッシベーション層を有し、集積回路の金属ピラー／はんだバンプ対を被覆する半導体ウエハをダイシングする方法は、半導体ウエハを露出するスクライブラインを提供するため、マスク層を使用せずにパッシベーション層をレーザスクライビングすることを含む。方法はまた、集積回路を個片化するため、スクライブラインによって半導体ウエハをプラズマエッチングすることを含み、パッシベーション層はプラズマエッチングの少なくとも一部の間に集積回路を保護する。方法はまた、集積回路の金属ピラー／はんだバンプ対を部分的に露出するため、パッシベーション層を薄くすることを含む。
【０００８】
［０００８］  別の実施形態では、半導体ウエハのダイシングシステムはファクトリインターフェースを含む。レーザスクライビング装置は、ファクトリインターフェースに結合されている。プラズマエッチングチャンバは、ファクトリインターフェースに結合されている。プラズマアッシングチャンバは、ファクトリインターフェースに結合されている。
【０００９】
［０００９］  別の実施形態では、複数のＤＲＡＭ回路をのせ、間に配置されたポリイミド層を有し、ＤＲＡＭ回路の金属ピラー／はんだバンプ対を被覆する前面を含むシリコンウエハをダイシングする方法は、シリコンウエハを露出するスクライブラインを提供するため、マスク層を使用せずにポリイミド層をレーザスクライビングすることを含む。レーザスクラビングは、ポリイミド層とシリコン基板との間に配置された低誘電率材料層と銅の層の双方を経由して実施される。レーザスクライビングは、フェムト秒ベースのレーザスクライビング処理を含む。本方法はまた、ＤＲＡＭ回路を個片化するため、スクライブラインを経由してシリコンウエハをプラズマエッチングすることを含み、ポリイミド層はプラズマエッチングの少なくとも一部の間にＤＲＡＭ回路を保護する。本方法はまた、ポリイミド層を薄くして、ＤＲＡＭ回路の金属ピラー／はんだバンプ対を部分的に露出するため、ポリイミド層をプラズマアッシングすることを含む。
【図面の簡単な説明】
【００１０】
【図１Ａ】ダイシングされる従来の半導体ウエハの上面図を示す。
【図１Ｂ】本発明の一実施形態によるレーザスクライビング処理後で、プラズマエッチング処理前の、厚いパッシベーション層を有する半導体ウエハの上面図を示す。
【図２Ａ】最先端のＤＲＡＭウエハの一部の断面図を示す。
【図２Ｂ】図２Ａの最先端のＤＲＡＭウエハの一部でのダイシング処理の操作を表わす断面図を示す。
【図３Ａ】本発明の一実施形態による、半導体ウエハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウエハの断面図を示す。
【図３Ｂ】本発明の一実施形態による、半導体ウエハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウエハの断面図を示す。
【図３Ｃ】本発明の一実施形態による、半導体ウエハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウエハの断面図を示す。
【図３Ｄ】本発明の一実施形態による、半導体ウエハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウエハの断面図を示す。
【図３Ｅ】本発明の一実施形態による、半導体ウエハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウエハの断面図を示す。
【図４】半導体ウエハをダイシングする対照的な方法の実施中に、複数の集積回路を含む半導体ウエハの断面図を示す。
【図５】本発明の一実施形態による、長いパルス時間に対してフェムト秒範囲のレーザパルスを使用する効果を示す。
【図６】本発明の一実施形態による、半導体ウエハ又は基板のストリート領域に使用されうる材料のスタックの断面図を示す。
【図７】本発明の一実施形態による、結晶シリコン（ｃ−Ｓｉ）、銅（Ｃｕ）、結晶二酸化ケイ素（ｃ−ＳｉＯ２）、及びアモルファス二酸化ケイ素（ａ−ＳｉＯ２），の光子エネルギーの関数とした吸収係数のプロットを含む。
【図８】所定のレーザに対するレーザ強度の関係をレーザパルスエネルギー、レーザパルス幅、及びレーザビーム半径の関数として示す式である。
【図９】本発明の一実施形態による、ウエハ又は基板のレーザ及びプラズマダイシングのためのツールレイアウトのブロック図を示す。
【図１０】本発明の一実施形態による、例示的なコンピュータシステムのブロック図を示す。
【発明を実施するための形態】
【００１１】
［００２２］  マスクレスハイブリッドレーザスクライビング及びプラズマエッチングウエハダイシング処理が説明されている。下記の説明では、本発明の実施形態を完全に理解できるように、レーザスクライビング及びプラズマエッチングの条件及び材料レジメなど、多数の具体的な詳細が記述される。本発明の実施形態がこれらの具体的な詳細なしに実施可能であることは当業者には明らかであろう。他の場合において、本発明の実施形態が不必要に分かりにくくならないように、集積回路の製造などの既知の態様については詳細に説明していない。更に、図に示す様々な実施形態は実例の提示であり、必ずしも縮尺どおりには描かれていないことを理解されたい。
【００１２】
［００２３］  最初のレーザスクライビングとその後のプラズマエッチングを含む、ハイブリッドウエハ又は基板のダイシング処理は、ダイを個片化するために実施されうる。レーザスクライビング処理は、厚いパッシベーション層、有機及び／又は無機誘電体層、及び素子層をきれいに取り除くために使用されうる。次に、レーザエッチング処理は、下層のウエハ又は基板の露出したところで、又は部分的にエッチングされたところで終了される。ダイシング処理のプラズマエッチング部分は、ダイ又はチップを個片化するため、或いはダイシングするため、ウエハ又は基板のバルク、例えば、単結晶シリコンのバルクを貫通するエッチングに使用されうる。本明細書の具体的な実施形態では、厚いパッシベーションポリマー層を有するウエハをダイシングする方法が説明される。一実施形態では、実施されるレーザスクライビングは、スクライビング及びプラズマエッチング中に追加のオーバーレイマスクを使用せずに、厚いパッシベーション層が集積回路上に含まれるように使用されるという点で、マスクレス処理である。
【００１３】
［００２４］  より一般的に、本明細書に記載の実施形態は、ハイブリッドウエハダイシングアプローチを提供するため、フェムト秒ベースのレーザスクライビング及びその後のプラズマエッチングを目的としている。ウエハダイシング技術に関しては、一般的に、多くの既存のダイシング技術は、ダイシング処理のある段階で湿式処理の使用を含む。例えば、ハイブリッドレーザスクライビング及びプラズマエッチングアプローチでは、マスク被覆形成処理は、レーザ及びプラズマ処理中にウエハを保護するためにしばしば使用される。しかしながら、欠陥のないマスク被覆を得ること及びダイシング後のマスク除去と洗浄に関しては、課題が存在する。更に、スピン被覆用の既存の半導体グレードの商用ツールは高価である。別の態様では、レーザダイシング処理はマスク被覆及びその後のダイシング後のマスク除去を要求し、更に別の態様では、ブレードダイシングはダイシング処理中に絶え間なく冷却水／潤滑油を要求しうる。集積回路（ＩＣ）技術に関して、３次元パッケージングのための新世代／次世代のメモリチップは、パッシベーション層として、素子の上面に厚み約４０ミクロンのポリマー膜を保持しうる。比較すると、現在のマイクロプロセッサ素子ウエハは、（ａ）ウエハ上にポリマー膜層を適用するためにドライ膜積層技術が使用されている、及び／又は（ｂ）ポリマーパッシベーション層が目標の厚みを有する、上層ポリマーパッシベーションを使用しており、ドライ膜積層処理は積層厚を制御しうる。
【００１４】
［００２５］  このため、より具体的には、一又は複数の実施形態は、結果として得られるＩＣの目標パッシベーション層よりも厚い層を形成するため、ウエハ前面の上でのポリマー膜の使用を含むアプローチを目的としている。例えば、ポリマーパッシベーション層形成のためのドライ膜積層の同じ処理で、結果として得られる個片化されたＩＣで最終的に所望されているよりも厚いパッシベーション層が形成される。一実施形態では、ポリマー又はパッシベーション層の追加の厚みは、レーザスクライビング中に押し出された破片がポリマー又はパッシベーション層の上に落ちて、はんだバンプを損傷しないように、全ての下層のＩＣバンプを覆うのに充分である。更に、この追加の厚みは、プラズマダイシング中にはんだバンプを含むＩＣ素子が露出されるのを保護するのに十分である。プラズマエッチングが実施され、ウエハをダイシングした後、目標とするパッシベーション層厚の上の残存ポリマー層は、酸素又は酸素含有ガスを使用するプラズマアッシング処理によって、目標とするパッシベーション層厚が実現されるまで除去される。このような一実施形態では、アッシング処理はまた、プラズマエッチング処理中に、個片化されたダイのバンプ上面並びに側壁上に形成されうる化学残留物の除去に適している。
【００１５】
［００２６］  一実施形態では、本明細書に記載のマスクレスダイシングスキームの利点は、（１）追加のマスク被覆操作が必要でないこと、（２）ドライパッシベーション膜積層処理を生かす機会、すなわち、積層中に目標とする最終の厚みよりも厚い最初のパッシベーション層が形成されうること、（３）厚いマスクスピン被覆に関連する問題点の除去、及び（４）ドライマスク処理フローはダイシングシステム上に一体化された専用の堆積チャンバを含むように期待されていること、のうちの一又は複数を含む。
【００１６】
［００２７］  一般的な比較を行うため、従来のウエハダイシングアプローチは、純粋に機械的な分離に基づくダイヤモンドソーカッティング、最初にレーザスクライビングを行い、その後にダイヤモンドソーダイシングを行うこと、或いはナノ秒又はピコ秒レーザダイシングを含む。薄いウエハ又は基板の個片化、例えば５０ミクロン厚のバルクシリコンの個片化に関しては、従来のアプローチでは低い処理品質しか得られない。薄いウエハ又は基板からダイを個片化する際に直面しうる幾つかの課題には、異なる層の間での微小亀裂形成又は層間剥離、無機誘電体層の欠け、厳密なカーフ幅制御の保持、或いは正確なアブレーション深度制御が含まれうる。本発明の実施形態には、上記の課題の一又は複数を克服するのに有用な、ハイブリッドレーザスクライビング及びプラズマエッチングダイ個片化アプローチが含まれている。
【００１７】
［００２８］  本発明の一実施形態によれば、半導体ウエハを個々の、すなわち個片化された集積回路にダイシングするため、レーザスクライビングとプラズマエッチングの組み合わせが使用される。一実施形態では、全体的にそうというわけではないが、基本的に非熱処理として、フェムト秒ベースのレーザスクライビングが使用される。例えば、フェムト秒ベースのレーザスクライビングは局所集中されうるが、熱による損傷ゾーンが全くないか、ごくわずかにすぎない。一実施形態では、本明細書に記載のアプローチは、超低誘電率膜を有する個片化された集積回路に使用される。従来のダイシングでは、このような低誘電率膜に適応するためには、切断ソーは低速化することが必要となる。更に、現在では、半導体ウエハはダイシングの前にしばしば、薄く加工される。このように、一実施形態では、プラズマエッチング処理によって後続される、フェムト秒ベースのマスクパターニングと部分ウエハスクライビングの組み合わせは実際的である。一実施形態では、レーザによる直接描画は、フォトレジスト層のリソグラフィパターニング操作の必要性をなくすことができ、ほとんどコストをかけずに実装可能である。一実施形態では、プラズマエッチング環境でダイシング処理を完了するため、シリコン貫通電極タイプのエッチングが使用される。
【００１８】
［００２９］  したがって、本発明の一態様では、半導体ウエハを個片化された集積回路にダイシングするため、レーザスクライビングとプラズマエッチングの組み合わせが使用されうる。しかしながら、ある種の実施形態はマスクレス処理を対象としており、ダイシング処理中にＩＣのバンプを保護するため、ＩＣのパッシベーション層が使用される。状況を更に説明するため、図１Ａは、ダイシングされる従来の半導体ウエハの上面を示している。図１Ｂは、本発明の一実施形態による、レーザスクライビング処理後で、プラズマエッチング処理前の、厚いパッシベーション層を有する半導体ウエハの上面図を示す。
【００１９】
［００３０］  図１Ａを参照すると、半導体ウエハ１００は、集積回路を含む複数の領域１０２を有する。領域１０２は、垂直ストリート１０４及び水平ストリート１０６によって分離される。ストリート１０４及び１０６は、集積回路を含まない半導体ウエハの領域で、ウエハがダイシングされる場所に沿って設計されている。本発明の幾つかの実施形態は、複数のダイが個々のチップやダイに分離されるように、ストリートに沿って半導体ウエハを通るトレンチを切るため、フェムト秒ベースのレーザスクライブとプラズマエッチング技術の組み合わせを使用することを含む。レーザスクライブもプラズマエッチング処理も結晶構造の配向に依存しないため、ウエハを通る垂直トレンチを実現するのに、ダイシングされる半導体ウエハの結晶構造は重要ではない。
【００２０】
［００３１］  図１Ｂを参照すると、マスクレスアプローチを対象とする実施形態により、半導体ウエハ１００は厚いパッシベーション層２００を有する。厚いパッシベーション層２００及び半導体ウエハ１００の一部は、半導体ウエハ１００がダイシングされるストリート１０４及び１０６に沿って、場所（例えば、ギャップ２０２及び２０４）を画定するため、レーザスクライビング処理によってパターン形成される。半導体ウエハ１００の集積回路領域は、厚いパッシベーション層２００によって被覆され、保護されている。厚いパッシベーション層２００の領域２０６は、その後のエッチング処理中に集積回路がエッチング処理によって劣化しないように位置決めされる。水平ギャップ２０４及び垂直がギャップ２０２は、半導体ウエハ１００を最終的にダイシングするため、エッチング処理中にエッチングされる領域を画定するため、領域２０６の間に形成される。以下で述べるように、パッシベーション層２００は、集積回路の金属バンプ／ピラーの部分を露出するため、その後薄くされてもよい。
【００２１】
［００３２］  より具体的な実施形態は、相互接続用の５０ミクロン以上のバンプを保持し、バンプ周囲に厚いポリイミド層を有する新世代のＤＲＡＭメモリチップ用の個片化を考慮することを目的としている。厚いポリイミド層は、はんだ付け用に露出されたバンプ上面だけに、機械的な支持、電気絶縁及びパッシベーションを提供するように含まれている。しかしながら、このような厚いパッシベーション層は、ダイシングスキームの中で考慮されなければならない。一実施形態では、ウエハには最初、上方に初期の厚みを有し、バンプを被覆するパッシベーション層が提供され、次いでＳｉ基板上のすべての層を取り除くため、レーザによってスクライビングされる。Ｓｉ基板の露出部分を取り除くため、レーザスクライビングの後にプラズマダイシングが続く。次いで、厚いポリイミドパッシベーション層は、金属バンプへのアクセスを可能にするため、アッシングによって約３５〜５０ミクロンの最終厚みまで薄くされる。
【００２２】
［００３３］  状況を完全に説明するため、図２Ａは、最先端のＤＲＡＭウエハの一部の断面図を示している。図２Ａを参照すると、ウエハ２５０は、典型的には１０〜３５μｍの高さの金属バンプ及びはんだボールを有するＤＲＡＭメモリチップを有する。ＤＲＡＭメモリチップはまた、Ｓｉ基板上にすべて配置された素子及びパッシベーション層を含む。図２Ｂは、図２Ａの最先端のＤＲＡＭウエハの一部に対してダイシング処理の操作を表わす断面図を示す。図２Ｂを参照すると、マスク層が図２Ａの構造の上に配置されている。レーザスクライビングは、開放型トレンチを提供するため、バンプ／はんだボールの間にトレンチを提供するように実施される。次いで、プラズマエッチングは、ウエハダイシングのために、トレンチを通って実施される。
【００２３】
［００３４］  図２Ａ及び図２Ｂと対照してみると、図３Ａから図３Ｅは、本発明の実施形態による半導体ウエハのダイシング方法の実施中に、複数のＤＲＡＭチップ（集積回路）を含む新しいＤＲＡＭウエハ３５０の一部の断面図を示している。
【００２４】
［００３５］  図３Ａを参照すると、ウエハ３５０は、約５０ミクロン以上の金属バンプ／はんだボール対３９０をのせたＤＲＡＭメモリチップを有する。ポリイミド層など、約３５〜５０ミクロンの有機層は、金属バンプ／はんだボール対の間のパッシベーション層３０１として使用され、これらの対の最上部のみを露出させる。パッシベーション層３０１は、ＤＲＡＭダイの必須の構造構成要素となりうる。ＤＲＡＭメモリチップはまた、素子及びパッシベーション層３９２を含むが、これらはすべてシリコン（Ｓｉ）基板などの基板３９４上に配置されている。
【００２５】
［００３６］  図３Ｂを参照すると、図３Ａのパッシベーション層３０１は、露出したバンプ／はんだボール対３９０を被覆及び保護する、より厚いパッシベーション層３０１’として示されている。一実施形態によれば、パッシベーション層３０１の３０１’に対する厚みは、図３Ａから図３Ｂへ階段状に示されているが、追加のパッシベーション層（付加的なポリイミド層）は形成済みの膜に付加されている。しかしながら、別の実施形態では、パッシベーション層の最初の厚みは図３Ｂに示されているように、露出したバンプ／はんだボール対３９０の上に形成され、これらを被覆する層３０１’の最初の厚みとなっている。いずれの場合でも、一実施形態により、パッシベーション層はドライ積層処理によって形成されている。図３Ｂを再度参照すると、δＴは全膜厚を表わし、δ１は所望の最終パッシベーション層厚としてターゲット膜厚を表わし、δ２はプラズマダイシング及び／又はアッシング中に消耗される追加の膜厚を表わし、また、δ３はダイシング中の曝露からバンプを保護するために必要な最小の膜厚を表わす。
【００２６】
［００３７］  図３Ｃを参照すると、パッシベーション層３０１’は、ギャップ３１０を提供するため、レーザスクライビング処理によってパターニングされている。レーザスクライビング処理はまた、素子及びパッシベーション層３９２をスクライブして、集積回路の間の基板３９４（すなわち、個々のＤＲＡＭチップの間）の領域を露出するために使用される。レーザスクライビング処理は、素子及びパッシベーション層３９２に形成されたストリート（ここでは図示していないが、図６に関連して記述されている）に沿って実施されうる。本発明の一実施形態によれば、レーザスクライビング処理は、図３Ｃに描かれているように、集積回路間の基板３９４の領域に部分的にトレンチ３１２を更に形成する。
【００２７】
［００３８］  ここで図３Ｄを参照すると、ＤＲＡＭウエハ３５０は、集積回路を個片化するため、スクライブラインを経てパターニングされたパッシベーション層３０１にエッチングされる。本発明の一実施形態によれば、ＤＲＡＭウエハ３５０のエッチングは、図３Ｄに描かれているように、最終的にＤＲＡＭウエハ３５０を通って全体的にエッチングすることを含む。一実施形態では、エッチングはトレンチ３１２に沿って延在し、基板３９４を通る完全なトレンチ３１２’を形成する。再び図３Ｄを参照すると、プラズマエッチングはまた、パッシベーション層３０１’が厚み３０１’’まで低減するように凹部を形成する。このような一実施形態では、ある程度凹部は形成されるが、残存するポリマーの厚み３０１’’は目標とするパッシベーション層厚δ１よりもかなり大きい。
【００２８】
［００３９］  図３Ｅを参照すると、パッシベーション層３０１’’は、目標とする値δ１を有する最終のパッシベーション層３０１’’’まで更に薄くされる。一実施形態では、追加の薄層化はプラズマアッシング処理を使用して実施される。このような特定の実施形態では、プラズマアッシング処理は、ポリマーの厚みを減らすためのＯ２によるアッシングを含む。プラズマアッシング処理後、追加の処理には、ウエハ／ダイ洗浄、ダイのパッケージング、ダイの取り付け、はんだ付けなどが含まれる。
【００２９】
［００４０］  マスクレス処理として、図３Ａから図３Ｅに関連して説明されている上記の処理を更に識別するため、図４は、マスクを利用した半導体ウエハのダイシング方法の実施中に、複数の集積回路を含む半導体ウエハ断面図を示している。図４を参照すると、マスク３０２は図３Ａの構造の上方に形成される。マスク３０２は、露出したバンプ／はんだボール対を被覆し、保護する層からなる。再び図４を参照すると、マスク３０２は、ギャップ３１０を有するパターン形成されたマスク３０８を提供するため、レーザスクライビング処理によってパターニングされる。レーザスクライビング処理はまた、素子及びパッシベーション層に沿ってパッシベーション層３０１をスクライビングして、集積回路の間（すなわち、個々のＤＲＡＭチップの間）のＳｉ基板の領域を露出するように使用される。レーザスクライビング処理は、素子及びパッシベーション層（図示せず）に形成されるストリートに沿って実施される。レーザスクライビング処理は更に、図４に描かれているように、集積回路間のＳｉウエハの領域に部分的にトレンチ３１２を形成しうる。
【００３０】
［００４１］  再び図３Ａから図３Ｅを参照すると、一実施形態では、ＤＲＡＭウエハ３５０は実質的に、製造処理に耐えるのに適し、半導体処理層が好適に配置されうる材料からなる。例えば、一実施形態では、半導体ウエハ又は基板は、ＩＶ族ベースの材料、例えば、限定するものではないが、（図示している）結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムなど、からなる。具体的な実施形態では、半導体ウエハを提供することは、単結晶シリコン基板を提供することを含む。具体的な実施形態では、単結晶シリコン基板は不純物原子がドープされている。別の実施形態では、半導体ウエハ又は基板は、ＩＩＩ−Ｖ材料、例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＩＩＩ−Ｖ材料基板など、からなる。
【００３１】
［００４２］  一実施形態では、半導体ウエハはその上又はその中に、集積回路（ＤＲＡＭ集積回路として示す）の一部として、半導体素子のアレイが配置されている。このような半導体素子の例には、限定するものではないが、シリコン基板で製造され、誘電体層内に封入されたメモリ素子又は相補型金属酸化物半導体（ＣＭＯＳ）トランジスタが含まれる。複数の金属相互接続部は、素子又はトランジスタの上、及び誘電体層周囲に形成することが可能で、素子又はトランジスタを電気的に結合させて、集積回路を形成するのに使用されうる。ストリートを形成している材料は、集積回路を形成するのに使用される材料と同様、又は同一であってもよい。例えば、ストリートは、誘電体材料、半導体材料、及びメタライゼーションの層からなりうる。一実施形態では、一又は複数のストリートには、集積回路の実際の素子と同様の試験素子が含まれる。
【００３２】
［００４３］  一実施形態では、厚いパッシベーション層３０１’をレーザスクライビング処理でパターニングすることは、フェムト秒範囲のパルス幅を有するレーザを使用することを含む。具体的には、可視スペクトル又は紫外線（ＵＶ）又は赤外線（ＩＲ）の範囲（三つ合わせて広帯域光学スペクトル）の波長を有するレーザを使用して、フェムト秒ベースのレーザ、すなわちフェムト秒（１０−１５秒）の大きさのパルス幅を有するレーザを提供することができる。一実施形態では、アブレーションは波長に依存していない、又は本質的に波長に依存していないため、パッシベーション層、ストリート、そして場合によりＳｉウエハの一部の膜などの複合膜に好適である。
【００３３】
［００４４］  図５は、本発明の一実施形態による、長い周波数に対してフェムト秒範囲でのレーザパルスを使用する効果を示す。図５を参照すると、フェムト秒範囲のパルス幅のレーザを使用することにより、熱損傷問題は、長いパルス幅の場合（例えば、５００Ｂでのピコ秒処理では損傷５０２Ｂ、及び５００Ａでのナノ秒処理では大幅な損傷５０２Ａ）と比べて、緩和又は解消される（例えば、５００Ｃでのフェムト秒処理では最小限の損傷から損傷なし５０２Ｃまで）。５００Ｃでの形成時に損傷が解消又は緩和されるのは、図５に描かれているように、（ピコ秒ベースのレーザアブレーションに見られるような）低エネルギーの再結合又は（ナノ秒ベースのレーザアブレーションにみられるような）熱平衡がないことによる。
【００３４】
［００４５］  きれいなレーザスクライビングされた切断部を得るために、チップ形成、微小亀裂及び層間剥離を最小限に抑えた良好なレーザスクライビング及びダイシング処理を開発するには、パルス幅などのレーザパラメータの選択が重要となりうる。レーザスクライビングの切断部がきれいであればあるほど、最終的なダイの個片化のために実施されうるエッチング処理がスムーズになる。半導体素子のウエハの上には通常、多数の異なる種類（例えば、導体、絶縁体、半導体）及び厚さの材料の機能層が配置される。上記材料には、限定するものではないが、ポリマー、金属などの有機材料、又は二酸化ケイ素及び窒化ケイ素などの無機誘電体が含まれうる。
【００３５】
［００４６］  ウエハ又は基板に配置された個々の集積回路の間のストリートには、集積回路自体と類似の又は同じ層が含まれうる。例えば、図６は、本発明の一実施形態による、半導体ウエハ又は基板のストリート領域に使用されうる、材料スタックの断面図を示す。
【００３６】
［００４７］  図６を参照すると、ストリート領域６００には、シリコン基板の上部６０２、第１の二酸化ケイ素層６０４、第１のエッチング停止層６０６、（例えば、二酸化ケイ素の誘電率４．０よりも小さい誘電率を有する）第１の低誘電率誘電体層６０８、第２のエッチング停止層６１０、第２の低誘電率誘電体層６１２、第３のエッチング停止層６１４、ドーピングされていないシリカガラス（ＵＳＧ）層６１６、第２の二酸化ケイ素層６１８が、例示的な材料スタックとして含まれる。再び図６を参照すると、上述のように、非常に厚いパッシベーション層６２０（層３０１’など、５０ミクロンを超える厚いポリイミド層）が含まれている。本発明の実施形態では、パッシベーション層６２０から区別されるマスク層はダイシング処理中は使用されない。銅メタライゼーション６２２は、第１のエッチング停止層６０６及び第３のエッチング停止６１４の間と、第２のエッチング停止層６１０を通過して配置される。特定の実施形態では、第１のエッチング停止層６０６、第２のエッチング停止層６１０及び第３のエッチング停止層６１４は、窒化ケイ素からなるが、低誘電率誘電体層６０８及び６１２は炭素がドープされた酸化ケイ素材料からなる。
【００３７】
［００４８］  （ナノ秒ベースの又はピコ秒ベースのレーザ照射などの）従来のレーザ照射下では、ストリート６００の材料は、光吸収及びアブレーション機構の観点から、全く異なった挙動を示しうる。例えば、二酸化ケイ素などの誘電体層は、通常条件下の市販のすべてのレーザ波長に対して本質的に透明である。対照的に、金属、有機物（例えば、低誘電率材料）及びシリコンにより、特にナノ秒ベースの又はピコ秒ベースのレーザ照射に応答して、きわめて容易に光子が結合されうる。例えば、図７は、本発明の実施形態により、結晶シリコン（ｃ−Ｓｉ、７０２）、銅（Ｃｕ、７０４）、結晶二酸化ケイ素（ｃ−ＳｉＯ２、７０６）、及びアモルファス二酸化ケイ素（ａ−ＳｉＯ２、７０８）に対する光子エネルギーの関数である吸収係数のプロット７００を含む。図８は、レーザパルスエネルギー、レーザパルス幅、及びレーザビーム半径の関数として、所定のレーザに対するレーザ強度の関係を示す方程式８００である。
【００３８】
［００４９］  方程式８００及び吸収係数のプロット７００を使用して、一実施形態では、フェムト秒レーザベースの処理は、無機及び有機の誘電体、金属、及び半導体において、このような材料の一般的なエネルギー吸収特性はある条件下で大幅に異なりうるにもかかわらず、基本的に共通のアブレーション効果を有するように選択されうる。例えば、二酸化ケイ素の吸収率は非線形で、適切なレーザアブレーションパラメータの下では、有機誘電体、半導体及び金属の吸収率との一致が高まりうる。このような一実施形態では、二酸化ケイ素層及び一又は複数の有機誘電体、半導体、又は金属を含む層のスタックをアブレーションするように、高強度でパルス幅の短いフェムト秒ベースのレーザ処理が使用される。特定の実施形態では、フェムト秒ベースのレーザ照射処理において約４００フェムト秒未満のパルスを使用して、マスク、ストリート、及びシリコン基板の一部が取り除かれる。
【００３９】
［００５０］  対照的に、最適でないレーザパラメータが選択された場合には、２つ以上の無機誘電体、有機誘電体、半導体、又は金属を伴うスタックされた構造の中で、レーザアブレーション処理は層間剥離の問題を引き起こしうる。例えば、レーザは、測定しうる吸収なしで、高いバンドギャップエネルギー誘電体（約９ｅＶのバンドギャップを有する二酸化ケイ素など）を貫通する。しかしながら、レーザエネルギーは下層の金属又はシリコン層で吸収されうるため、金属又はシリコン層の大きな蒸発を引き起こす。蒸発は、上に載っている二酸化ケイ素誘電体層を持ち上げる高い圧力を生み出し、潜在的には深刻な中間層の層間剥離及び微小亀裂を引き起こす可能性がある。一実施形態では、ピコ秒ベースのレーザ照射処理は、複合スタックに微小亀裂及び層間剥離を引き起こす一方で、フェムト秒ベースのレーザ照射処理は、同一の材料スタックに微小亀裂又は層間剥離を引き起こさないことを実証した。
【００４０】
［００５１］  誘電体層を直接アブレートすることを可能にするため、誘電体材料のイオン化は、強力に光子を吸収することによって誘電体材料が導電性材料と同様に振る舞うように起こることが必要になりうる。この吸収は、誘電体層の最終アブレーションの前に、レーザエネルギーの大部分が下層のシリコン又は金属層に貫通するのを阻止しうる。一実施形態では、光子によるイオン化を引き起こし、無機誘電体材料内でのイオン化に影響を及ぼすほどレーザ強度が十分に高いときには、無機誘電体のイオン化が実現可能である。
【００４１】
［００５２］  本発明の一実施形態によれば、好適なフェムト秒ベースのレーザ処理は、様々な材料において通常は非線形な相互作用を引き起こす、高いピーク強度（放射照度）で特徴づけられる。このような一実施形態では、フェムト秒レーザ源は、約１０フェムト秒〜５００フェムト秒の範囲、好ましくは１００フェムト秒〜４００フェムト秒の範囲のパルス幅を有する。一実施形態では、フェムト秒レーザ源は、約１５７０ナノメートル〜２００ナノメートルの範囲、好ましくは約５４０ナノメートル〜２５０ナノメートルの範囲の波長を有する。一実施形態では、レーザ及び対応する光学システムは、加工面に約３ミクロン〜１５ミクロンの範囲、好ましくは約５ミクロン〜１０ミクロン或いは１０〜１５ミクロンの範囲の焦点をもたらす。
【００４２】
［００５３］  加工面での空間ビームプロファイルは単一モード（ガウス分布）であってもよく、又はシルクハット状のプロファイルを有してもよい。一実施形態では、レーザ源は、約２００ｋＨｚ〜１０ＭＨｚの範囲、好ましくは約５００ｋＨｚ〜５ＭＨｚの範囲のパルス反復率を有する。一実施形態では、レーザ源は加工面において、約０．５μＪ〜１００μＪの範囲、好ましくは約１μＪ〜５μＪの範囲のパルスエネルギーを供給する。一実施形態では、レーザスクライビング処理は加工面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲、好ましくは約６００ｍｍ／秒〜２ｍ／秒の範囲の速さで進む。
【００４３】
［００５４］  スクライビング処理は、単一パスのみ、又は複数のパスで進みうるが、一実施形態では１〜２パスが好ましい。レーザは、所定のパルス反復率での一連の単一パルス、又は一連のパルスバーストのいずれかで適用することができる。一実施形態では、生成されるレーザビームのカーフ幅は素子／シリコン界面における測定値が約２ミクロン〜１５ミクロンの範囲にあるが、シリコンウエハのスクライビング／ダイシングは、好ましくは約６ミクロン〜１０ミクロンの範囲にある。
【００４４】
［００５５］  レーザパラメータは、無機誘電体（例えば、二酸化ケイ素）のイオン化を実現し、無機誘電体のダイレクトアブレーションの前に下層の損傷によって引き起こされる層間剥離及びチップ形成を最小限に抑えるのに十分高いレーザ強度を提供するなどのメリット及び利点によって選択されうる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さを伴う工業用途に対して有意な処理スループットが得られるように選択されうる。上述したように、フェムト秒ベースのレーザは、ピコ秒ベース及びナノ秒ベースのレーザアブレーション処理と比べて、このような利点をもたらすのにはるかに適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトルにおいてさえも、特定の波長が他の波長よりも良好な性能をもたらすことがある。例えば、一実施形態では、ＵＶ範囲により近い又はＵＶ範囲内の波長を有するフェムト秒ベースのレーザ処理は、ＩＲ範囲により近い又はＩＲ範囲内の波長を有するフェムト秒ベースのレーザ処理よりもきれいなアブレーション処理をもたらす。このような特定の実施形態では、半導体ウエハ又は基板のスクライビングに好適なフェムト秒ベースのレーザ処理は、約５４０ナノメートル以下の波長を有するレーザに基づくものである。このような特定の実施形態では、約５４０ナノメートル以下の波長を有するレーザの約４００フェムト秒以下のパルスが使用される。しかしながら、代替的な実施形態では、二重レーザ波長（例えば、ＩＲレーザ及びＵＶレーザの組み合わせ）が使用される。
【００４５】
［００５６］  一実施形態では、半導体ウエハのエッチングは、プラズマエッチング処理を使用することを含む。一実施形態では、シリコン貫通電極タイプのエッチング処理が使用される。例えば、特定の実施形態では、半導体ウエハ（例えば、シリコン）のエッチング速度は２５ミクロン／分を上回っている。超高密度プラズマ源は、ダイ個片化処理のプラズマエッチング部分に使用することができる。このようなプラズマエッチング処理を実施するのに好適な処理チャンバの例は、米国カリフォルニア州サニーベイルのアプライドマテリアルズ社から販売されているＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）エッチングシステムである。Ａｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）エッチングシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これにより、容量性結合のみで可能になるよりも更にイオン密度とイオンエネルギーを独立して制御することができ、それと共に磁気強化による改善も得られる。この組み合わせにより、イオン密度をイオンエネルギーから効果的に切り離して、かなりの低圧においても、潜在的に損傷を与えうるＤＣバイアスレベルを上げることなく、比較的高密度のプラズマを達成することが可能になる。これにより、例外的に広い処理ウインドウがもたらされる。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバが使用されうる。例示的な実施形態では、本質的に正確なプロファイル制御と、実質的にスキャロップ形成がない側壁を維持しながら、単結晶シリコン基板又はウエハ４０４を従来のシリコンエッチング速度の約４０％よりも速いエッチング速度においてエッチングするのにディープシリコンエッチングが使用される。特定の実施形態では、シリコン貫通電極タイプのエッチング処理が使用される。エッチング処理は、一般的に例えばＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２などのフッ素ベースのガスである反応ガス、又は比較的エッチング速度が速いシリコンをエッチングすることができる何らかの他の反応ガスから生成されるプラズマに基づいている。一実施形態では、厚いパッシベーション層を更に薄くするための、その後のプラズマアッシング操作が、Ｏ２プラズマアッシング処理の実施に適したプラズマアッシングチャンバ内で実施される。このような一実施形態では、チャンバは、プラズマエッチング処理に関して説明されているチャンバと同様である。
【００４６】
［００５７］  したがって、再び図３Ａから図３Ｅを参照すると、ウエハダイシングは、マスク層を経由する最初のレーザアブレーションによって、ウエハストリート（メタライゼーションを含む）を通って、部分的にシリコン基板まで実施されうる。レーザパルス幅は、フェムト秒範囲で選択されうる。ダイ個片化は、その後のシリコンディーププラズマエッチングによって完了されうる。集積回路の厚いパッシベーション層は次いで、バンプ／ピラーの露出された部分まで薄くされる。個片化処理は更に、ダイ付着膜のパターニング、背面テープの上部の露出、及びダイ付着膜の個片化を含みうる。一実施形態では、ダイ付着膜は、レーザ処理又はエッチング処理によって個片化される。更なる実施形態は、背面テープから基板の個片化された部分（例えば、個々の集積回路）をその後取り外すことを含みうる。一実施形態では、個片化されたダイ付着膜は、基板の個片化された部分の背面上に保持される。一実施形態では、個片化された集積回路は、パッケージングのため、背面テープから取り外される。このような一実施形態では、パターニングされたダイ付着膜は各集積回路の背面上に保持され、最終パッケージに含められる。しかしながら、別の実施形態では、パターニングされたダイ付着膜は、個片化処理中に又は個片化処理後に取り外される。代替的な実施形態では、基板が約５０ミクロンよりも薄い場合には、追加のプラズマ処理を使用することなく、基板を完全に個片化するため、レーザアブレーション処理が使用される。
【００４７】
［００５８］  １つの処理ツールは、多くの或いはすべてのハイブリッドレーザアブレーション及びプラズマエッチング個片化処理を実施するように構成されうる。例えば、図９は、本発明の実施形態による、ウエハ又は基板のレーザ及びプラズマダイシングのツールレイアウトのブロック図を示している。
【００４８】
［００５９］  図９を参照すると、処理ツール９００は、ファクトリインターフェースに結合された複数のロードロック９０４を有するファクトリインターフェース９０２（ＦＩ）を含む。クラスタツール９０６は、ファクトリインターフェース９０２と結合されている。クラスタツール９０６は、プラズマエッチングチャンバ９０８などの、一又は複数のプラズマエッチングチャンバを含む。レーザスクライビング装置９１０も、ファクトリインターフェース９０２に結合されている。処理ツール９００の全設置面積は、一実施形態では、図９に描かれているように約３５００ミリメートル（３．５メートル）×３８００ミリメートル（３．８メートル）であってよい。
【００４９】
［００６０］  一実施形態では、レーザスクライビング装置９１０はフェムト秒ベースのレーザを収納する。フェムト秒ベースのレーザは、ハイブリッドレーザ及びエッチング個片化処理のレーザアブレーション部分、例えば上述のレーザアブレーション処理を実施するのに適している。一実施形態では、レーザスクライビング装置９００には移動可能な載台も含まれ、移動可能な載台は、フェムト秒ベースのレーザに対してウエハ又は基板（又はこれらの担体）を移動させるように構成される。特定の実施形態では、フェムト秒ベースのレーザも移動可能である。レーザスクライビング装置９１０の全設置面積は、一実施形態では、図９に描かれているように約２２４０ミリメートル×１２７０ミリメートルであってよい。しかしながら、他の実施形態では、ナノ秒ベースの又はピコ秒ベースのレーザが使用されることを理解されたい。
【００５０】
［００６１］  一実施形態では、一又は複数のプラズマエッチングチャンバ９０８は、複数の集積回路を個片化するためにパターニングされたマスクのギャップを通してウエハ又は基板をエッチングするように構成されている。このような一実施形態では、一又は複数のプラズマエッチングチャンバ９０８は、ディープシリコンエッチング処理を実施するように構成されている。特定の実施形態では、一又は複数のプラズマエッチングチャンバ１２０８は、米国カリフォルニア州サニーベイルのアプライドマテリアルズ社から販売されているＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）  Ｓｉｌｖｉａ（商標）エッチングシステムである。エッチングチャンバは、単結晶シリコン基板又はウエハの上に、又は中に収納される個片化された集積回路を製造するのに使用されるディープシリコンエッチング用に特別に設計されうる。一実施形態では、シリコンエッチング速度を速めるために、プラズマエッチングチャンバ９０８に高密度プラズマ源が含まれている。一実施形態では、個片化又はダイシング処理の製造スループットを高められるよう、処理ツール９００のクラスタツール９０６部分には、２つ以上のエッチングチャンバが含まれている。例えば、このような一実施形態では、図示しているように、専用のプラズマアッシングチャンバ９１２が含まれている。
【００５１】
［００６２］  ファクトリインターフェース９０２は、外の製造施設と、レーザスクライビング装置９１０及びクラスタツール９０６との間の界面となる適切な大気ポートであってよい。ファクトリインターフェース９０２は、ウエハ（又はこれらの担体）を保管ユニット（例えば前面開口統合ポッド）からクラスタツール９０６又はレーザスクライビング装置９１０のいずれか、或いは両方に移動させるアーム又はブレードを有するロボットを含みうる。
【００５２】
［００６３］  クラスタツール９０６は、個片化方法における機能を実施するのに適切な他のチャンバを含みうる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、湿式／乾式ステーション９１４が含まれる。湿式／乾式ステーションは、基板又はウエハのレーザスクライビング及びプラズマエッチング／アッシング個片化処理後に、残留物及び破片を洗浄するのに適しうる。一実施形態では、計測ステーションはまた、処理ツール９００の構成要素として、含まれうる。
【００５３】
［００６４］  本発明の実施形態は、媒体上に保存された命令を有するマシン可読媒体を含みうるコンピュータプログラム製品、又はソフトウェアとして提供され、これらの命令は、本発明の実施形態による処理を実施するコンピュータシステム（又は、他の電子装置）をプログラムするために使用されうる。一実施形態では、コンピュータシステムは、図９に関連して説明されている処理ツール９００に結合されている。マシン可読媒体は、マシン（例えば、コンピュータ）によって可読な形態で情報を保存又は送信するための任意の機構を含む。例えば、マシン可読（例えば、コンピュータ可読）媒体は、マシン（例えば、コンピュータ）可読記憶媒体（例えば、読み出し専用メモリ（“ＲＯＭ”）、ランダムアクセスメモリ（“ＲＡＭ”）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）、マシン（例えば、コンピュータ）可読伝送媒体（電気的、光学的、音響的又は伝播される信号の他の形態（例えば、赤外線信号、デジタル信号など））などを含む。
【００５４】
［００６５］  図１０は、本明細書に記載される一又は複数の任意の方法をマシンに実行させるための命令セットが実行されうるコンピュータシステム１０００の例示的な形態で、マシンの概略的な表現を示している。代替的な実施形態では、マシンは、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、インターネットで他のマシンに接続されうる。マシンは、クライアント・サーバネットワーク環境において、サーバ又はクライアントマシンマシンの資格で、或いはピアツーピア（又は分散）ネットワーク環境において、ピアマシンとして動作しうる。このマシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブ・アプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、又は当該マシンによって行われるべき動作を特定する（順次の又はその他の）命令セットを実行することができる任意のマシンであってもよい。更に、単一のマシンのみを示したが、「マシン」という語はまた、本明細書に記載される一又は複数の任意の方法を実施するために、命令セット（又は複数の命令セット）を独立的に、又は連携的に実行するマシンの任意の集合体を含むと理解されたい。
【００５５】
［００６６］  例示的なコンピュータシステム１０００には、バス１０３０を介して互いに通信し合う、プロセッサ１００２、メインメモリ１００４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はランバスＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ））、スタティックメモリ１００６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び二次メモリ１０１８（例えば、データ記憶装置）が含まれる。
【００５６】
［００６７］  プロセッサ１００２は、マイクロプロセッサ、中央処理装置などの一又は複数の汎用処理装置を表わす。更に具体的には、プロセッサ１００２は、複雑命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、又はその他の命令セットを実行するプロセッサ又は命令セットの組み合わせを実行するプロセッサであってよい。プロセッサ１００２は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどの一又は複数の特殊用途処理装置であってもよい。プロセッサ１００２は、本明細書に記載されている操作を実施するための処理論理１０２６を実行するように構成されている。
【００５７】
［００６８］  コンピュータシステム１０００は更に、ネットワークインターフェース装置１００８を含みうる。コンピュータシステム１０００は、ビデオディスプレイ装置１０１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）、又は陰極線管（ＣＲＴ））、英数字入力装置１０１２（例えば、キーボード）、カーソル制御装置１０１４（例えば、マウス）、及び信号生成装置１０１６（例えば、スピーカー）を含みうる。
【００５８】
［００６９］  二次メモリ１０１８は、本明細書に記載される一又は複数の任意の方法又は機能を具現化する一又は複数の命令セット（例えば、ソフトウェア１０２２）が記憶される、マシンアクセス可能な記憶媒体（又はより具体的にはコンピュータ可読記憶媒体）１０３１を含みうる。このソフトウェア１０２２はまた、完全に又は少なくとも部分的に、コンピュータシステム１０００によって実行される間、メインメモリ１００４内、及び／又はプロセッサ１００２内に存在してもよく、メインメモリ１００４とプロセッサ１００２はまた、マシン可読記憶媒体を構成する。このソフトウェア１０２２は更に、ネットワークインターフェース装置１００８を介して、ネットワーク１０２０上で送信又は受信されうる。
【００５９】
［００７０］  例示的な実施形態において、マシンアクセス可能な記憶媒体１０３１を単一の媒体として示したが、「マシン可読記憶媒体」という語は、一又は複数の命令セットを記憶する単一の媒体、又は複数の媒体（例えば、集中データベース、又は分散データベース、及び／又は関連キャッシュ及びサーバ）を含むと理解されたい。「マシン可読記憶媒体」という語は、マシンによって実行される命令セットを記憶する、又は符号化することができ、マシンに、本発明の一又は複数の方法のいずれかを実施させる任意の媒体を含むと理解されたい。したがって、「マシン可読記憶媒体」という語は、限定するものではないが、固体メモリ、光媒体、及び磁気媒体を含むと理解されたい。
【００６０】
［００７１］  本発明の実施形態では、マシンアクセス可能な記憶媒体は、その媒体上に記憶された命令を有し、これらの命令は、複数の集積回路が載った前面を有し、間に配置されたパッシベーション層を有し、集積回路の金属ピラー／はんだバンプ対を被覆する半導体ウエハをダイシングする方法を、データ処理システムに実行させる。方法は、半導体ウエハを露出するスクライブラインを提供するため、マスク層を使用することなくパッシベーション層をレーザスクライビングすることを含む。方法はまた、集積回路を個片化するため、スクライブラインによって半導体ウエハをプラズマエッチングすることを含み、パッシベーション層はプラズマエッチングの少なくとも一部の間に集積回路を保護する。方法はまた、集積回路の金属ピラー／はんだバンプ対を部分的に露出するため、パッシベーション層を薄くすることを含む。
【００６１】
［００７２］  このように、マスクレスハイブリッドレーザスクライビング及びプラズマエッチングウエハダイシング処理が開示されている。
【図１Ａ】
0006620091.tif 000002
【図１Ｂ】
0006620091.tif 000003
【図２Ａ】
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【図２Ｂ】
0006620091.tif 000005
【図３Ａ】
0006620091.tif 000006
【図３Ｂ】
0006620091.tif 000007
【図３Ｃ】
0006620091.tif 000008
【図３Ｄ】
0006620091.tif 000009
【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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