【事件の表示】
　特許第３３４５３４９号「シフトレジスタ回路および画像表示装置」の請求項１ないし３、６ないし９に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３４５３４９号の請求項１ないし３、６ないし９に係る特許を取り消す。
【理　由】
１.手続の経緯
　本件特許第３３４５３４９号の発明についての出願は、平成１０年５月２６日に出願され、平成１４年８月３０日にその発明について特許権の設定登録がなされ、その後、斉藤　忠により、請求項１〜３、６〜９に係る特許に対して、特許異議の申立てがなされ、当審により、請求項１〜３、６〜９に係る特許に対して取消しの理由が通知され、その指定期間内である平成１５年１１月４日に訂正請求がなされたものである。
　
２．訂正の適否
（１）訂正の内容
イ．訂正事項ａ
　本件特許請求の範囲の請求項１の記載を次のとおりとする。
「クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、
　基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、
　複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、
　上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
ロ．訂正事項ｂ
　段落【００２４】の記載を次のように訂正する。
「【課題を解決するための手段】
　請求項１の発明に係るシフトレジスタ回路は、上記の課題を解決するために、クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
ハ．訂正事項ｃ
　段落【００３５】の記載を次のように訂正する。
「上記の構成によれば、基準クロック信号線は、シフトレジスタ回路と同一基板上の駆動バッファによって駆動されるので、各ラッチ回路群ごとに信号遅延が生じやすくなるが、クロック信号線が各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
ニ．訂正事項ｄ
  段落【００４７】の記載を次のように訂正する。
「（実施例１）
　図１に示すように、本実施例に係るシフトレジスタ回路５は、複数のラッチ回路（ハーフラッチ回路；図中ＬＡＴ）６からなるブロック（ラッチ回路群）を複数個有して構成されている（同図では一例としてＢＬＫ１〜３のブロックを示している）。なお、ラッチ回路６の構成は、図１４で示した従来と全く同じであるので、ここではその説明を省略する。各ラッチ回路６には、各ブロックに対応して設けられているクロック信号線としての２つのローカルクロック信号線７・８から、ローカルクロック信号ＬＣＫ・／ＬＣＫがそれぞれ入力されている。本実施形態では、上記の２つのローカルクロック信号線７・８は、各ブロック間で
、ローカルクロック信号ＬＣＫ・／ＬＣＫが互いに加算され平均化されるように
ホ．訂正事項ｅ
　段落【００９２】の記載を次のように訂正する。
「【発明の効果】
　請求項１の発明に係るシフトレジスタ回路は、以上のように、クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
　
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
ａ．上記訂正事項ａは、訂正前の特許請求の範囲の請求項１の「上記クロック信号線は、各ラッチ回路群間で相互に接続されている」という構成をより限定して、クロック信号が互いに加算され平均化されるように相互に接続されている、とするものであるから、特許請求の範囲の減縮に相当する。
ｂ．上記訂正事項ｂ〜ｅはいずれも、特許請求の範囲の記載の訂正に伴い、それと整合を図るために発明の詳細な説明の記載を訂正するものであるから、明りょうでない記載の釈明に相当する。
　そして、上記訂正事項ａ〜ｅはいずれも、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）むすび　
　したがって、上記訂正は、特許法等の一部を改正する法律（平成１５年法律第４７号）附則第２条第７項の規定によりなお従前の例によるとされる、平成１５年法律第４７号による改正前の特許法第１２０条の４第２項の規定及び第３項において準用する同法第１２６条第２，３項の規定に適合するので、当該訂正を認める。
　
４．特許異議の申立ての概要
　申立人　斉藤　忠は、甲第１〜第３号証を提出し、請求項１〜３、６〜９に係る発明の特許は特許法第２９条第２項の規定に違反してなされたものであるから、請求項１〜３、６〜９に係る発明の特許を取り消すべき旨、主張している。
　
５．特許異議の申立てについての判断
（１）本件発明
　訂正明細書の請求項１に係る発明（以下、「本件発明１」という。）、請求項２に係る発明（以下、「本件発明２」という。）、請求項３に係る発明（以下、「本件発明３」という。）、請求項６に係る発明（以下、「本件発明６」という。）、請求項７に係る発明（以下、「本件発明７」という。）、請求項８に係る発明（以下、「本件発明８」という。）及び請求項９に係る発明（以下、「本件発明９」という。）は、それぞれ以下のとおりである。
　．本件発明１（請求項１）
「クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、
　基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、
　複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、
　上記クロック信号線は、各ラッチ回路群間で、クロック信号が互いに加算され平均化されるように相互に接続されていることを特徴とするシフトレジスタ回路。」
　．本件発明２（請求項２）
「上記クロック信号線は、互いに位相が逆となるクロック信号をそれぞれ伝送する第１および第２の信号線からなり、
　上記第１の信号線と上記第２の信号線とは、入出力の向きが互いに逆向きとなるように、かつ、並列に配置された２個のインバータ回路で接続されていることを特徴とする請求項１に記載のシフトレジスタ回路。」
　．本件発明３（請求項３）
「上記クロックバッファ回路は、２個のバッファ回路からなり、
　上記２個のバッファ回路のうちの一方が、インバータ回路を兼ねていることを特徴とする請求項１または２に記載のシフトレジスタ回路。」
　．本件発明６（請求項６）　
「マトリクス状に配置された複数の画素と、
　データ信号線を介して各画素に映像データを供給するデータ信号線駆動回路と、
　走査信号線を介して各画素に走査信号を供給する走査信号線駆動回路とを備えた画像表示装置において、
　上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が、請求項１ないし５のいずれかに記載のシフトレジスタ回路を有していることを特徴とする画像表示装置。」
　．本件発明７（請求項７）
「上記データ信号線駆動回路と上記走査信号線駆動回路とのうち少なくとも一方が、上記画素と同一基板上に形成されていることを特徴とする請求項６に記載の画像表示装置。」
　．本件発明８（請求項８）
「上記データ信号線駆動回路、上記走査信号線駆動回路、および、上記画素は、それぞれ能動素子を有しており、
　上記能動素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項７に記載の画像表示装置。」
　．本件発明９（請求項９）
「上記能動素子が、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴とする請求項８に記載の画像表示装置。」
　
（２）引用刊行物
　当審が通知した取消しの理由に引用した刊行物１（特開平１０−１２４００９号公報）には、図１に関して、「図１におけるＶドライバ２は、複数のシフトレジスタユニット３を連続して接続されて構成される。シフトレジスタユニット３には転送パルスＡが入力されるとともに、シフトレジスタユニット３を駆動するクロックパルスＣＫおよびその逆位相のクロックパルスＣＫＸが入力される。複数のシフトレジスタユニット３のうち、幾つかのシフトレジスタユニット３のクロックパルスＣＫおよびＣＫＸ入力と、クロックパルスＣＫおよびＣＫＸバスラインとの間には、本発明の特徴事項として、バッファ回路５が挿入されている。このバッファ回路５の働きにより、高画素化の流れでクロックパルスバスラインの容量が増加する状況においても、クロックパルスＣＫおよびＣＫＸ波形が鈍ることがなくなる。」（段落【００１３】）と記載されている。
　そして、上記クロック信号（ＣＫ、ＣＫＸ）は、共通のバッファ（５）を介して、２つのシフトレジスタユニット（３）に共通に供給されているので、該バッファ（５）が各シフトレジスタ群に対応して設けられているといえる。また、図２の記載から、シフトレジスタユニット（３）は、ラッチ回路によって構成されていることは明らかである。
 したがって、上記刊行物１には、
　クロック信号（ＣＫ、ＣＫＸ）に同期してパルス信号（Ａ）を伝送する複数のラッチ回路（３）と、
　クロック信号線（ＣＫ、ＣＫＸの供給ライン）を介して得られるクロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線（ＣＫ′、ＣＫＸ′）を介して各ラッチ回路（３）に供給するバッファ回路（５）とを備え、
　前記複数のラッチ回路（３）からなるラッチ回路群が複数構成されており、上記バッファ回路（５）が各ラッチ回路群に対応して設けられたＶドライバ、に関する発明（以下、「刊行物１記載発明Ａ」という。）が記載されている。
　
　また、上記刊行物１の図２には、液晶画素（ＬＣ）が薄膜トランジスタ（ＴＦＴ）によってスィッチング制御される構成が記載されているので、上記刊行物１には、シフトレジスタ回路によって、アクティブマトリックス型液晶表示装置を駆動制御すること（以下、「刊行物１記載発明Ｂ」という。）が記載されている。
　
　また、当審が通知した取消し理由に引用した刊行物２（特開平５−２４３３７７号公報）には、図２に関して、「また、クロックバッファ１１1、１１2・・・１１5の出力側を短絡させているので、内部クロックバッファセル９の出力端子１２1、１２2・・・１２5の電位を同一にし、内部セル１０1、１０2・・・１０15に同一レベルのクロックを供給し、動作の安定性を図ることができる。」（段落【００２５】）と記載されており、この記載から、刊行物２には、
　クロック信号をバッファ増幅する複数の内部クロックバッファ１１1、１１2・・・１１5の出力側を短絡させることにより、上記バッファ増幅されたクロック信号を受けて動作する複数の素子（内部セル１０1、１０2・・・１０15）に同一レベルのクロック信号を供給しようとする技術思想が記載されている。
　
　また、当審が通知した取消しの理由に引用した刊行物３（特開平７−１６８１５１号公報）の図１には、シフトレジスタ回路によって、アクティブマトリックス型液晶表示装置を駆動制御することが記載されており、また図６には、逆並列接続された２個のインバータを正相のクロックライン（ＣＬ）と逆相のクロックライン（ＣＬ＊）との間に接続することにより、正相のクロックライン（ＣＬ）のクロック信号と逆相のクロックライン（ＣＬ＊）上のクロック信号を常に逆相にすることが記載されており、また図１６には、インバータを用いることにより、ある極性のクロック信号から、同相と逆相の２種類のクロック信号を生成することが記載されている。
　
（３）対比・判断
（ａ）本件発明１について
　本件発明１と刊行物１記載発明Ａとを対比すると、刊行物１記載発明Ａにおける「クロック信号線（ＣＫ、ＣＫＸの供給ライン）は、基準となるクロック信号を伝送するものであるから、本件発明１の「基準クロック信号線」に相当することは明らかである。
　また、刊行物１記載発明Ａの「バッファ回路（５）」は、クロック信号のバッファ回路として機能していることは明らかである。
　また、刊行物１記載発明Ａの「Ｖドライバ」は、刊行物１の図２の記載から明らかなように、シフトレジスタ回路を構成している。
　したがって、両者は、
「基準クロック信号に同期して基準パルス信号を伝送する複数のラッチ回路と、
　クロック信号線を介して得られるクロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、
　前記複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路。」である点で一致し、以下の点で相違しているものと認められる。
［相違点］　
　本件発明１では、クロック信号線は、各ラッチ回路群間で、クロック信号が互いに加算され平均化されるように相互に接続されているのに対して、刊行物１記載発明Ａでは、各群のクロック信号線が相互に接続されておらず、各ラッチ回路群間で、クロック信号が互いに加算され平均化されるように構成されていない点。
　そこで上記相違点について検討すると、上記刊行物２に示されるように、クロック信号をバッファ増幅する複数の内部クロックバッファの出力側を短絡させることにより、上記バッファ増幅されたクロック信号を受けて動作する複数の素子に同一レベルのクロック信号を供給しようとする技術思想は従来公知の事項であり、一方、刊行物１記載発明Ａにおいては、クロック信号を受けて動作する素子間でクロック信号の均一化を図ることは当業者が当然考慮しなければならない技術事項である。してみれば、上記刊行物２に記載されている技術思想を刊行物１記載発明Ａに適用し、その際、回路配置上の制約がなければ、クロック信号を受けて動作する素子に近いところで短絡するほうが、浮遊容量等の影響を避ける意味で、同一レベルのクロック信号を供給するためには有利であることは明らかであるので、刊行物１記載発明Ａの各群のクロック信号線を相互に接続してクロック信号が互いに加算され平均化するようにして、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、本件発明１は、上記刊行物１記載発明Ａ及び刊行物２に記載されている技術思想から当業者が容易に想到し得る程度のものと認められる。
　
（ｂ）本件発明２について　
　本件発明２は、本件発明１に記載されている「クロック信号線」の接続形態及びその機能を限定して、「上記クロック信号線は、互いに位相が逆となるクロック信号をそれぞれ伝送する第１および第２の信号線からなり、
　上記第１の信号線と上記第２の信号線とは、入出力の向きが互いに逆向きとなるように、かつ、並列に配置された２個のインバータ回路で接続されていることを特徴とする請求項１に記載のシフトレジスタ回路。」とする発明であるが、逆並列接続された２個のインバータを正相のクロックライン（ＣＬ）と逆相のクロックライン（ＣＬ＊）との間に接続することにより、正相のクロックライン（ＣＬ）のクロック信号と逆相のクロックライン（ＣＬ＊）上のクロック信号を常に逆相にすることは、上記刊行物３の図６に記載されているように従来周知の技術事項であるから、本件発明２は、刊行物１記載発明Ａ、刊行物２及び３に記載された発明から当業者が容易に想到し得る程度のものと認められる。
　
（ｃ）本件発明３について　
　本件発明３は、本件発明１に記載されている「クロックバッファ回路」の構成を限定して、「上記クロックバッファ回路は、２個のバッファ回路からなり、
　上記２個のバッファ回路のうちの一方が、インバータ回路を兼ねていることを特徴とする請求項１または２に記載のシフトレジスタ回路。」とする発明であるが、インバータを用いることにより、ある極性のクロック信号から、同相と逆相の２種類のクロック信号を生成することは、刊行物３の図１６に記載されているように従来周知の技術事項であるから、本件発明３は、刊行物１記載発明Ａ、刊行物２及び３に記載された発明から当業者が容易に想到し得る程度のものと認められる。
　
（ｄ）本件発明６について
　本件発明６は、請求項１ないし５に記載されている発明を更に限定して、「マトリクス状に配置された複数の画素と、
　データ信号線を介して各画素に映像データを供給するデータ信号線駆動回路と、
　走査信号線を介して各画素に走査信号を供給する走査信号線駆動回路とを備えた画像表示装置において、
　上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が、請求項１ないし５のいずれかに記載のシフトレジスタ回路を有していることを特徴とする画像表示装置。」とする発明であるが、シフトレジスタ回路によって、アクティブマトリックス型液晶表示装置を駆動制御することは、上記刊行物１記載発明Ｂあるいは、上記刊行物３に記載されているように従来周知の技術事項であるから、本件発明６は、刊行物１記載発明Ａ及びＢ、刊行物２及び刊行物３に記載された発明から当業者が容易に想到し得る程度のものと認められる。
　
（ｅ）本件発明７について
　本件発明７は、本件発明６を更に限定して、「上記データ信号線駆動回路と上記走査信号線駆動回路とのうち少なくとも一方が、上記画素と同一基板上に形成されていることを特徴とする請求項６に記載の画像表示装置。」とする発明であるが、データ信号線駆動回路と走査信号線駆動回路とを、画素と同一基板上に形成することは、当業者がその必要に応じて適宜為し得る程度の技術事項に過ぎないものと認められので、本件発明７は、刊行物１記載発明Ａ及びＢ、刊行物２及び刊行物３に記載された発明から当業者が容易に想到し得る程度のものと認められる。
　
（ｆ）本件発明８について
　本件発明８は、本件発明７を更に限定して、「上記データ信号線駆動回路、上記走査信号線駆動回路、および、上記画素は、それぞれ能動素子を有しており、
　上記能動素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項７に記載の画像表示装置。」とする発明であるが、アクティブマトリックス型液晶表示装置の能動素子として多結晶シリコン薄膜トランジスタを用いることは従来周知の技術事項であるから、本件発明８は、刊行物１記載発明Ａ及びＢ、刊行物２及び刊行物３に記載された発明及び従来周知の技術事項から当業者が容易に想到し得る程度のものと認められる。
　
（ｇ）本件発明９について
　本件発明９は、本件発明８の能動素子の形成方法を限定して、「上記能動素子が、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴とする請求項８に記載の画像表示装置。」とする発明であるが、多結晶シリコン薄膜トランジスタをガラス基板上に形成する際にガラスの歪み点以下の温度（６００℃）とすることは技術常識であるから、本件発明９は、刊行物１記載発明Ａ及びＢ、刊行物２及び刊行物３に記載された発明及び従来周知の技術事項から当業者が容易に想到し得る程度のものと認められる。
　
（４）むすび
　以上のとおりであるから、本件発明１〜３、６〜９は、その出願日前に頒布された刊行物１、２及び３に記載された発明及び従来周知の技術事項から当業者が容易に発明をすることができたものであるから、本件発明１〜３、６〜９は、特許法第２９条第２項の規定に違反してなされたものである。
　したがって、訂正明細書の請求項１〜３、６〜９に係る発明の特許は、特許法等の一部を改正する法律（平成１５年法律第４７号）附則第２条第７項の規定によりなお従前の例によるとされる、平成１５年法律第４７号による改正前の特許法第１１３条第２号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年１月２９日（２００４．１．２９）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
シフトレジスタ回路および画像表示装置
（５７）【特許請求の範囲】
　【請求項１】
　クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、
　基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、
　複数のラッチ回路からなるラッチ回路群が複数構成されており、
　上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、
　上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
　【請求項２】
　上記クロック信号線は、互いに位相が逆となるクロック信号をそれぞれ伝送する第１および第２の信号線からなり、
　上記第１の信号線と上記第２の信号線とは、入出力の向きが互いに逆向きとなるように、かつ、並列に配置された２個のインバータ回路で接続されていることを特徴とする請求項１に記載のシフトレジスタ回路。
　【請求項３】
　上記クロックバッファ回路は、２個のバッファ回路からなり、上記２個のバッファ回路のうちの一方が、インバータ回路を兼ねていることを特徴とする請求項１または２に記載のシフトレジスタ回路。
　【請求項４】
　外部からの入力信号を電圧シフトして基準クロック信号線に供給する昇圧手段をさらに備えていることを特徴とする請求項１ないし３のいずれかに記載のシフトレジスタ回路。
　【請求項５】
　上記昇圧手段からの出力信号に基づいて基準クロック信号線を駆動する駆動バッファ回路をさらに備え、上記昇圧手段および上記駆動バッファ回路と同一基板上に形成されていることを特徴とする請求項４に記載のシフトレジスタ回路。
　【請求項６】
　マトリクス状に配置された複数の画素と、
　データ信号線を介して各画素に映像データを供給するデータ信号線駆動回路と、
　走査信号線を介して各画素に走査信号を供給する走査信号線駆動回路とを備えた画像表示装置において、
　上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が、請求項１ないし５のいずれかに記載のシフトレジスタ回路を有していることを特徴とする画像表示装置。
　【請求項７】
　上記データ信号線駆動回路と上記走査信号線駆動回路とのうち少なくとも一方が、上記画素と同一基板上に形成されていることを特徴とする請求項６に記載の画像表示装置。
　【請求項８】
　上記データ信号線駆動回路、上記走査信号線駆動回路、および、上記画素は、それぞれ能動素子を有しており、
　上記能動素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項７に記載の画像表示装置。
　【請求項９】
　上記能動素子が、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴とする請求項８に記載の画像表示装置。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、複数のブロックに分割されて設けられ、入力されたデジタル信号に基づいてパルス信号を出力するシフトレジスタ回路に係り、特に、各ブロックごとに出力信号のタイミングがずれるのを抑え、安定した出力信号を得ることのできるシフトレジスタ回路およびそれを用いた画像表示装置に関するものである。
　【０００２】
　【従来の技術】
　従来の液晶表示装置の一つとして、アクティブマトリクス駆動方式の液晶表示装置が知られている。この液晶表示装置は、図１０に示すように、画素アレイ１と、データ信号線駆動回路（ソースドライバ）５２と走査信号線駆動回路（ゲートドライバ）５３とからなっている。画素アレイ１には、互いに交差する多数のデータ信号線ＳＬ１・ＳＬ２…および多数の走査信号線ＧＬ１・ＧＬ２…が設けられており、隣接する２つのデータ信号線ＳＬｉ・ＳＬｉ＋１（ｉは正数）と、隣接する２つの走査信号線ＧＬｊ・ＧＬｊ＋１（ｊは正数）とで包囲された部分に、画素（図中、ＰＩＸ）４…がマトリクス状に設けられている。
　【０００３】
　データ信号線駆動回路５２は、クロック信号ＣＫＳ等のタイミング信号に同期して、入力された映像信号ＤＡＴをサンプリングし、必要に応じて増幅して各データ信号線ＳＬｉに書き込むようになっている。一方、走査信号線駆動回路５３は、クロック信号ＣＫＧ等のタイミング信号に同期して、走査信号線ＧＬｊを順次選択し、画素４内に設けられたトランジスタＳＷ（図１１参照）の開閉を制御するようになっている。これにより、各データ信号線ＳＬｉに出力された映像信号（データ）は、各画素４に書き込まれると共に保持される。
　【０００４】
　画素４は、図１１に示すように、スイッチング素子である電界効果トランジスタ（以下、単にトランジスタと称する）ＳＷと、液晶容量ＣＬを含む画素容量ＣＰ（必要に応じて補助容量ＣＳが付加される）とによって構成される。トランジスタＳＷのドレインおよびソースを介して、データ信号線ＳＬｉと画素容量ＣＰの一方の電極とが接続されている。トランジスタＳＷのゲートは、走査信号線ＧＬｊに接続され、画素容量ＣＰの他方の電極は、全画素に共通の共通電極に接続されている。なお、上記の共通電極は、画素４がそれぞれ有する図示しない画素電極と液晶層を介して対向するように設けられている。
　【０００５】
　このような画素４において、各液晶容量ＣＬに電圧が印加されると、液晶の透過率または反射率が変調され、画素アレイ１…に映像信号ＤＡＴに応じた画像が表示される。
　【０００６】
　ところで、映像データをデータ信号線に書き込む際の、データ信号線ＳＬｉの駆動方式としては、点順次駆動方式と線順次駆動方式とがある。以下に、点順次駆動方式について説明する。
　【０００７】
　図１２は、データ信号線駆動回路５２の構成例を示している。シフトレジスタ回路（図中ＳＲ）６１は、バッファ回路６２を介してサンプリング回路６３に接続されている。バッファ回路６２は、シフトレジスタ回路６１からの信号を取り込んで、保持・増幅すると共に、必要に応じて反転信号を生成し、サンプリング回路６３に出力するものであり、インバータ６２ａ〜６２ｄで構成されている。また、サンプリング回路６３は、Ｐチャネル型のトランジスタ６３ａとＮチャネル型のトランジスタ６３ｂとが並列に接続されて構成されている。
　【０００８】
　インバータ６２ａ・６２ｂは直列に接続されており、これとインバータ６２ｃとが並列に接続されている。そして、シフトレジスタ回路６１からの出力信号はインバータ６２ｄ・６２ａ・６２ｂを順に介してトランジスタ６３ａのゲートに入力されると共に、インバータ６２ｄ・６２ｃを順に介してトランジスタ６３ｂのゲートに入力される。
　【０００９】
　点順次駆動方式では、シフトレジスタ回路６１の各段の出力パルスに同期させてサンプリング回路６３を開閉することにより、映像信号線に入力された映像信号ＤＡＴを各データ信号線ＳＬｉに書き込むようになっている。
　【００１０】
　なお、シフトレジスタ回路６１の動作周波数には限界があるため、表示装置の表示容量が非常に大きい場合に対応できない場合がある。
　【００１１】
　そこで、例えば特開昭６３−１１５１９８号公報では、分割回路によって内部シフトクロックに同期して映像データを時分割し、この時分割された映像データを内部シフトクロックの１周期分取り込み、これらを内部シフトクロックに同期して同時にパラレルデータとして出力し、それぞれ対応するサンプルホールド回路に取り込むようにしている。これにより、シフトレジスタ回路の動作速度およびサンプルホールド回路のサンプリングスイッチの動作速度を、外部シフトクロック周波数の１／分割数とすることができ、低速のシフトレジスタ回路を用いても大容量の表示装置に対応可能となっている。
　【００１２】
　一方、図１３は、走査信号線駆動回路５３の構成例を示している。同図に示すように、隣接するシフトレジスタ回路６１からの出力信号は、ともにＮＡＮＤゲート６４に入力され、ここで論理積否定がとられる。さらに、ＮＡＮＤゲート６４からの出力信号と外部からのパルス幅制御信号ＧＰＳとがＮＯＲゲート６５に入力され、ここで論理和否定がとられる。ＮＯＲゲート６５からの出力信号は、インバータ６６・６７によって反転および所望のパルス幅に増幅され、各走査信号線ＧＬｊに出力される。
　【００１３】
　以上で説明したデータ信号線駆動回路５２および走査信号線駆動回路５３におけるシフトレジスタ回路６１は、図１４に示すように、クロックドインバータ７１・７２とインバータ７３とからなるラッチ回路７０が、直列かつ多段に接続されることにより構成される。
　【００１４】
　なお、図１４は、一方向にのみ走査できるシフトレジスタ回路６１の構成例であるが、双方向に走査できるシフトレジスタ回路６１を構成することも可能である。いずれのシフトレジスタ回路６１もハーフラッチ回路で構成され、クロック信号の立ち上がり、および、立ち下がりのいずれか一方でのみ信号をラッチし、クロック信号の１周期分のパルス幅を出力するようになっている。
　【００１５】
　【発明が解決しようとする課題】
　ところで、従来では、図１５に示すように、シフトレジスタ回路６１の各ラッチ回路（図中ＬＡＴ）７０へは、外部からのクロック信号ＣＫ・／ＣＫが直接入力されていた。なお、クロック信号ＣＫ・／ＣＫは、互いに位相が反転したものであり、以下、同様の表記はこれと同内容であることを示す。
　【００１６】
　ここで、クロック信号ＣＫ・／ＣＫと、ラッチ回路７０から出力される出力パルスＳｋ（ｋは正数）の波形とを図１６に示す。同図に示すように、クロック信号ＣＫ・／ＣＫは、外部より直接入力されているので波形は常に一定であり、また、各出力パルスＳ３〜Ｓ６の出力タイミングも一定である。
　【００１７】
　一方、近年、機器の低消費電力化や低ＥＭＩ化（不要輻射対策）のために、入出力インターフェースの低電圧化が要求されるようになってきている。特に、駆動回路一体型の画像表示装置においては、近年、その駆動回路に、単結晶シリコントランジスタよりも動作電圧の高い多結晶シリコン薄膜トランジスタが用いられており、駆動回路の動作電圧が高くなっている。そのため、入出力信号の低電圧化を図るためには、駆動回路側に信号昇圧回路（以下、レベルシフタ回路と称する）を搭載する必要が出てきている。この場合、図１７に示すように、入力信号の信号振幅をレベルシフタ回路（図中ＬＳＦ）７４によって増大させた後、上記信号をバッファ回路（図中ＢＦ１）７５またはバッファ回路（図中ＢＦ２）７６を介してラッチ回路７０に供給する構成がとられる。
　【００１８】
　このように、各レベルシフタ回路７４の直後にのみバッファ回路７５・７６を配置する構成では、駆動回路全体に亙ってクロック信号を分配するためには、バッファ回路７５・７６を駆動力の非常に大きなもので構成せざるを得ない。この場合、バッファ回路７５・７６ひいては駆動回路自体が大型化する。
　【００１９】
　さらに、多結晶シリコン薄膜トランジスタで構成される駆動力の小さいバッファ回路７５・７６を用いた場合、クロック配線での信号遅延が大きくなり、クロック信号と映像信号とのタイミングずれ等によって、表示に悪影響を及ぼす恐れがある。
　【００２０】
　ここで、図１８は、図１７に示すシフトレジスタ回路６１における信号波形の一例を示している。同図に示すように、バッファ回路７５・７６の駆動力とクロック信号ＣＫ・／ＣＫの遅延とに起因して、出力パルスＳ３〜Ｓ６の波形はかなり鈍っており、微妙な特性バラツキによって表示に悪影響を及ぼすことが懸念される。
　【００２１】
　これに対して、図１９に示すように、シフトレジスタ回路６１を複数のブロック（同図ではＢＬＫ１〜ＢＬＫ３）に分割し、各ブロック毎にバッファ回路７７・７８（図中ＣＫＢＦ１・ＣＫＢＦ２）を分散配置すると共に、各ブロック毎に独立してローカルクロック信号線を配置することにより、クロック信号線での遅延を抑える方法が考えられる。しかし、この場合には、バッファ回路７７・７８毎に特性バラツキ（駆動力のバラツキ）があると、ブロック毎にバッファ回路以降のクロック信号（ローカルクロック信号）ＬＣＫ・／ＬＣＫのタイミングが変わり、ブロックの境界で表示が不連続になる等の表示不良を招く恐れがある。
　【００２２】
　ここで、図２０は、図１９に示すシフトレジスタ回路６１における信号波形の一例を示している。同図に示すように、バッファ回路７７・７８の特性バラツキによって、クロック信号のタイミングがブロック毎に異なる場合がある。この場合には、シフトレジスタ回路６１の出力パルスＳも、ブロック間でタイミングがずれることになる（出力パルスＳ４・Ｓ５参照）。
　【００２３】
　本発明は、上記の問題点を解決するためになされたもので、その目的は、クロック信号の遅延およびブロック間での出力タイミングのずれを抑え、全段に亙って安定した動作が可能なシフトレジスタ回路、および、当該シフトレジスタ回路を用いて表示品位を向上し得る画像表示装置を提供することにある。
　【００２４】
　【課題を解決するための手段】
　請求項１の発明に係るシフトレジスタ回路は、上記の課題を解決するために、クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
　【００２５】
　上記の構成によれば、各ラッチ回路群に対応して設けられたクロックバッファ回路が、基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成する。そして、生成されたクロック信号は、クロックバッファ回路からクロック信号線を介して各ラッチ回路に供給される。
　【００２６】
　ここで、クロック信号線は、各ラッチ回路群間で相互に接続されているので、各ラッチ回路群間でクロック信号が互いに加算され平均化される。これにより、各ラッチ回路群毎に、クロックバッファ回路の特性のバラツキによって生じるクロック信号の遅延および波形歪みのバラツキが平均化される。
　【００２７】
　したがって、全段に亙ってほぼ同一波形のクロック信号を得ることができると共に、クロック信号のタイミングずれ（特に、各ラッチ回路群間の境界におけるタイミングずれ）を確実に抑えることができる。その結果、シフトレジスタ回路全段に亙って、一定のタイミングで出力される安定した出力パルスを得ることが可能となる。
　【００２８】
　請求項２の発明に係るシフトレジスタ回路は、上記の課題を解決するために、請求項１の構成において、上記クロック信号線は、互いに位相が逆となるクロック信号をそれぞれ伝送する第１および第２の信号線からなり、上記第１の信号線と上記第２の信号線とは、入出力の向きが互いに逆向きとなるように、かつ、並列に配置された２個のインバータ回路で接続されていることを特徴としている。
　【００２９】
　上記の構成によれば、第１および第２の信号線間に設けられた２個のインバータ回路によって、第１および第２の信号線間で、２個のクロック信号が常に互いに逆位相となるように補償し合う。したがって、クロック信号とその反転信号とを確実にかつ常に安定して得ることができる。
　【００３０】
　請求項３の発明に係るシフトレジスタ回路は、上記の課題を解決するために、請求項１または２の構成において、上記クロックバッファ回路は、２個のバッファ回路からなり、上記２個のバッファ回路のうちの一方が、インバータ回路を兼ねていることを特徴としている。
　【００３１】
　上記の構成によれば、例えば各バッファ回路に一位相の基準クロック信号を供給すれば、各バッファ回路から互いに逆位相のクロック信号がそれぞれ得られる。したがって、この場合、基準クロック信号線を各バッファ回路に対応して設けなくても済み、各バッファ回路に共通して１本だけ設けるようにすることが可能になる。このように、基準クロック信号線の本数（入力信号の数）を削減できるので、装置の小型化および低コスト化を図ることができる。
　【００３２】
　請求項４の発明に係るシフトレジスタ回路は、上記の課題を解決するために、請求項１ないし３のいずれかの構成に加えて、外部からの入力信号を電圧シフトして基準クロック信号線に供給する昇圧手段をさらに備えていることを特徴としている。
　【００３３】
　上記の構成によれば、昇圧手段を備えているので、入力信号の電圧とシフトレジスタ回路の動作電圧とが異なる場合にも対応することが可能になる。また、昇圧手段を備えていることで入力信号の低電圧化を図ることができるので、シフトレジスタ回路全体として低消費電力化を図ることができる。
　【００３４】
　請求項５の発明に係るシフトレジスタ回路は、上記の課題を解決するために、請求項４の構成に加えて、上記昇圧手段からの出力信号に基づいて基準クロック信号線を駆動する駆動バッファ回路をさらに備え、上記昇圧手段および上記駆動バッファ回路と同一基板上に形成されていることを特徴としている。
　【００３５】
　上記の構成によれば、基準クロック信号線は、シフトレジスタ回路と同一基板上の駆動バッファによって駆動されるので、各ラッチ回路群ごとに信号遅延が生じやすくなるが、クロック信号線が各ラッチ回路群間で、
クロック信号が互いに加算され平均化されるように
　【００３６】
　請求項６の発明に係る画像表示装置は、上記の課題を解決するために、マトリクス状に配置された複数の画素と、データ信号線を介して各画素に映像データを供給するデータ信号線駆動回路と、走査信号線を介して各画素に走査信号を供給する走査信号線駆動回路とを備えた画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が、請求項１ないし５のいずれかに記載のシフトレジスタ回路を有していることを特徴としている。
　【００３７】
　上記の構成によれば、請求項１ないし５のいずれかに記載のシフトレジスタ回路を、データ信号線駆動回路および／または走査信号線駆動回路に適用しているので、クロック信号と映像データまたは走査信号とのタイミングずれを抑えることができる。これにより、データ信号線駆動回路および／または走査信号線駆動回路から、一定のタイミングで映像データおよび／または走査信号を安定して出力させることができ、その結果、良好な画像を表示させることができる。
　【００３８】
　また、通常、走査信号線駆動回路およびデータ信号線駆動回路は、画像表示装置の辺方向に広く分散配置されるので、各回路におけるクロック信号線の負荷が大きくなり、それにより、クロック信号の遅延やタイミングずれも大きくなる。したがって、上述のように、タイミングずれを抑える構成のシフトレジスタ回路を画像表示装置に採用することによるメリットは極めて大きくなる。
　【００３９】
　請求項７の発明に係る画像表示装置は、上記の課題を解決するために、請求項６の構成において、上記データ信号線駆動回路と上記走査信号線駆動回路とのうち少なくとも一方が、上記画素と同一基板上に形成されていることを特徴としている。
　【００４０】
　上記の構成によれば、表示を行うための画素と、画素を駆動するためのデータ信号線駆動回路および走査信号線駆動回路とを、同一基板上に同一工程で製造することができるので、製造コストや実装コストを低減することができると共に、実装良品率を向上させることができる。実装良品率の向上は、装置の信頼性の向上にもつながる。
　【００４１】
　請求項８の発明に係る画像表示装置は、上記の課題を解決するために、請求項７の構成において、上記データ信号線駆動回路、上記走査信号線駆動回路、および、上記画素は、それぞれ能動素子を有しており、上記能動素子が、多結晶シリコン薄膜トランジスタであることを特徴としている。
　【００４２】
　上記の構成によれば、データ信号線駆動回路、走査信号線駆動回路、および、画素が、多結晶シリコン薄膜トランジスタからなる共通の能動素子を有して構成されているので、これらを同一基板上にほぼ同一の製造工程で容易に得ることができる。
　【００４３】
　また、一般的に、多結晶シリコン薄膜トランジスタは、単結晶シリコン薄膜トランジスタや非晶質シリコントランジスタに比べて、特性のバラツキが極めて大きい。しかし、請求項１ないし５のいずれかに記載のシフトレジスタ回路を用いていることにより、このように特性のバラツキが極めて大きい場合でも、タイミングずれのない安定した信号を出力することができる。
　【００４４】
　請求項９の発明に係る画像表示装置は、上記の課題を解決するために、請求項８の構成において、上記能動素子が、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴としている。
　【００４５】
　上記の構成によれば、ガラスの歪み点である６００℃以下のプロセス温度で、多結晶シリコン薄膜トランジスタを形成するので、安価でかつ大型化の容易なガラスを基板として用いることができる。その結果、大型の画像表示装置を低コストで製造することが可能になる。
　【００４６】
　【発明の実施の形態】
　〔実施の形態１〕
　本発明の実施の一形態について、図１ないし図６に基づいて説明すれば、以下の通りである。本実施形態では、図１０で示した液晶表示装置（画像表示装置）に適用し得るシフトレジスタ回路について、実施例１〜４として以下に説明する。なお、説明の便宜上、各実施例間で共通している部材には同一の部材番号を付記する。
　【００４７】
　（実施例１）
　図１に示すように、本実施例に係るシフトレジスタ回路５は、複数のラッチ回路（ハーフラッチ回路；図中ＬＡＴ）６からなるブロック（ラッチ回路群）を複数個有して構成されている（同図では一例としてＢＬＫ１〜３のブロックを示している）。なお、ラッチ回路６の構成は、図１４で示した従来と全く同じであるので、ここではその説明を省略する。各ラッチ回路６には、各ブロックに対応して設けられているクロック信号線としての２つのローカルクロック信号線７・８から、ローカルクロック信号ＬＣＫ・／ＬＣＫがそれぞれ入力されている。本実施形態では、上記の２つのローカルクロック信号線７・８は、各ブロック間で
、ローカルクロック信号ＬＣＫ・／ＬＣＫが互いに加算され平均化されるように
　【００４８】
　ローカルクロック信号ＬＣＫは、一方のグローバルクロック信号線９（基準クロック信号線）からのグローバルクロック信号ＧＣＫがクロックバッファ回路（図中ＣＫＢＦ）１１を介して供給されるものである。一方、ローカルクロック信号／ＬＣＫは、他方のグローバルクロック信号線１０（基準クロック信号線）から供給されるグローバルクロック信号／ＧＣＫが、上記とは別に設けられたクロックバッファ回路（図中ＣＫＢＦ）１１を介して供給されるものである。したがって、上記２つのクロックバッファ回路１１・１１は、各ブロックに対応して設けられている。
　【００４９】
　上記の構成において、グローバルクロック信号線９・１０を介して得られるグローバルクロック信号ＧＣＫ・／ＧＣＫに基づいて、クロックバッファ回路１１・１１は、それぞれローカルクロック信号ＬＣＫおよびその反転信号であるローカルクロック信号／ＬＣＫを生成し、これをローカルクロック信号線７・８を介して各ラッチ回路６に供給する。
　【００５０】
　ラッチ回路６には、スタートパルスＳＰＳが、ローカルクロック信号ＣＬＫ・／ＣＬＫに同期して入力されると共に、順次シフトされる。そして、各ラッチ回路６から出力パルスＳｋ（ｋは正数）が出力される。
　【００５１】
　ここで、本実施例では、ローカルクロック信号線７・８をそれぞれ各ブロック間で相互接続していることにより、各ブロックに対応して配置されているクロックバッファ回路１１・１１の特性バラツキ（駆動力バラツキ）によって生ずる、ローカルクロック信号ＬＣＫ・／ＬＣＫの遅延や波形歪みのバラツキは平均化され、ローカルクロック信号ＬＣＫ・／ＬＣＫのタイミングずれは無くなる。図２は、ローカルクロック信号ＬＣＫ・／ＬＣＫと、ラッチ回路６からの出力パルスＳｋを示したものであるが、同図より、ローカルクロック信号ＬＣＫ・／ＬＣＫの位相が揃い、出力パルスＳ３〜Ｓ６のタイミングずれが発生していないことが分かる。特に、ブロック境界でのタイミングずれは見られない。
　【００５２】
　したがって、本実施例のように、ローカルクロック信号線７・８をそれぞれ各ブロック間で相互接続してシフトレジスタ回路５を構成することにより、シフトレジスタ回路５の全段に亙って、一定のタイミングで出力パルスを得ることが可能となり、安定な動作が可能となる。
　【００５３】
　また、グローバルクロック信号線９・１０に直接接続される負荷としては、グローバルクロック信号線９・１０自体の負荷と、クロックバッファ回路１１・１１の入力容量とがあるが、クロックバッファ回路１１の数はラッチ回路６の数に比べて著しく少なく、クロックバッファ回路１１に関する負荷はほとんど無視できる。したがって、本実施形態の構成により、グローバルクロック信号線９・１０の負荷を軽減することができるという効果もある。
　【００５４】
　（実施例２）
　図３は、本実施例に係るシフトレジスタ回路５の構成例を示したブロック図である。本実施例では、図１の構成において、２本のローカルクロック信号線７・８（第１の信号線・第２の信号線）を、入出力が互いに逆の関係にある２個のインバータ回路（反転回路）１２・１３を並列配置して互いに接続した構成となっている。このようなインバータ回路１２・１３は、各ブロックごとに設けられている。
　【００５５】
　このような構成では、２個のローカルクロック信号ＬＣＫ・／ＬＣＫは、インバータ回路１２・１３によって常に互いに逆位相となるように補償し合い、これによって、常に互いに逆位相になるように駆動される。したがって、実施例１の構成による効果に加えて、安定したローカルクロック信号ＬＣＫ・／ＬＣＫを得て、これらを安定してラッチ回路６に供給することができる。
　【００５６】
　（実施例３）
　図４は、本実施例に係るシフトレジスタ回路５の構成例を示したブロック図である。本実施例では、図１の構成における２個のクロックバッファ回路１１・１１を、それぞれバッファ回路（図中ＣＫＢＦ１）１４およびバッファ回路（図中ＣＫＢＦ２）１５で構成している。ここで、バッファ回路１４は、図１のクロックバッファ回路１１と同様、単に増幅機能のみを有しているのに対し、バッファ回路１５は、増幅機能に加えて反転機能をも有している。また、グローバルクロック信号線としては、グローバルクロック信号線９の１本のみ設ける構成であり、グローバルクロック信号線９が２個のバッファ回路１４・１５に接続されている。
　【００５７】
　つまり、この構成では、グローバルクロック信号ＧＣＫをバッファ回路１４にて増幅してローカルクロック信号ＬＣＫを得ていると共に、同じグローバルクロック信号ＧＣＫをバッファ回路１５にて増幅かつ位相を反転してローカルクロック信号／ＬＣＫを得ている。
　【００５８】
　このように、反転機能をも有するバッファ回路１５を設けることにより、グローバルクロック信号ＧＣＫと位相の反転したグローバルクロック信号／ＧＣＫを供給するグローバルクロック信号線を設けなくても済み、グローバルクロック信号線の本数を１本とすることができる。これにより、信号線数（或いは、端子数）を削減して、信号線の占有面積を削減することができる。その結果、実施例１の構成による効果に加えて、装置の小型化および低コスト化を図ることができる。
　【００５９】
　（実施例４）
　図５は、本実施例に係るシフトレジスタ回路５の構成例を示したブロック図である。本実施例では、図４の構成において、さらに、外部入力のクロック信号を所望の電圧に昇圧する昇圧手段としての２個のレベルシフタ回路（図中ＬＳＦ）１６・１６と、一方のレベルシフタ回路１６からの出力信号を増幅してグローバルクロック信号線９に供給する駆動バッファ回路としてのバッファ回路（図中ＢＦ１）１７と、他方のレベルシフタ回路１６からの出力信号を増幅してラッチ回路６に供給するバッファ回路（図中ＢＦ２）１８とをそれぞれ設けている。上記の各レベルシフタ回路１６およびバッファ回路１７・１８は、シフトレジスタ回路５と同一基板上に形成されている。ここで、レベルシフタ回路１６の構成例を図６に示す。
　【００６０】
　図６に示すように、本実施例のレベルシフタ回路１６は、Ｐチャネル型のトランジスタ１９・２０と、Ｎチャネル型のトランジスタ２１・２２とで構成されている。トランジスタ１９・２１、および、トランジスタ２０・２２は、それぞれ直列に接続されている。そして、トランジスタ２１・２２の各ゲートに、互いに位相が逆向きの関係にあるクロック信号が外部からそれぞれ入力されるようになっている。
　【００６１】
　トランジスタ２１・２２のゲート以外の端子のうちの一つはともに接地されている。また、トランジスタ２１の残りの端子は、トランジスタ２０のゲートに接続されている一方、トランジスタ２２の残りの端子は、トランジスタ１９のゲートに接続されていると共に、レベルシフタ回路１６自体の出力端子となっている。また、トランジスタ１９・２０における残りの端子には、ともに電源電圧Ｖｃｃが供給されるようになっている。
　【００６２】
　このような構成では、入力信号の電圧とシフトレジスタ回路５の動作電圧とが異なる場合にも対応することが可能になり、例えば、５Ｖ振幅の入力信号で、１５Ｖ駆動のシフトレジスタ回路５を実現することが可能となる。
　【００６３】
　特に、入力信号の電圧とシフトレジスタ回路５の駆動電圧とが異なる場合には、電圧レベルを変換するレベルシフタ回路１６が必要となり、その後に、負荷の大きい信号線（グローバルクロック信号線９）を駆動するために、レベルシフタ回路１６の直後にバッファ回路１７を配置しなければならない。
　【００６４】
　ここで、従来の技術の欄で説明したように、バッファ回路を一箇所に集中的に配置した場合には、回路の巨大化が生じやすい。また、バッファ回路をブロックごとに分散配置した場合には、バッファ回路毎の特性バラツキに起因して、ブロック毎にローカルクロック信号ＬＣＫ・／ＬＣＫの信号遅延やタイミングずれが生じやすい。
　【００６５】
　しかし、本実施例では、バッファ回路１７・１８に加えて、バッファ回路１４・１５をブロック毎に分散して設けているので、バッファ回路１７・１８を駆動力の大きいもので構成する必要がなく、上記回路の巨大化の問題を解消することができる。また、実施例１〜３と同様、ローカルクロック信号線７・８を、各ブロック間で互いに接続していることにより、バッファ回路毎の特性バラツキに起因する、ローカルクロック信号ＬＣＫ・／ＬＣＫの遅延やタイミングずれの発生を抑えることができる。
　【００６６】
　したがって、レベルシフタ回路１６およびバッファ回路１７・１８を配置した場合でも、ローカルクロック信号線７・８を各ブロック間で互いに接続している構成が有効となり、シフトレジスタ回路５の全段に亙って、一定のタイミングで安定した出力パルスを確実に得ることができる。
　【００６７】
　また、レベルシフタ回路１６を備えていることで入力信号の低電圧化を図ることができるので、シフトレジスタ回路５全体として低消費電力化を図ることができる。
　【００６８】
　〔実施の形態２〕
　本発明の実施の他の形態について、図７ないし図１３に基づいて説明すれば、以下の通りである。本実施形態では、まず、実施の形態１で説明した各シフトレジスタ回路５を適用し得る画像表示装置について、液晶表示装置を例に挙げ、実施例５および６として説明する。
　【００６９】
　（実施例５）
　本実施例の液晶表示装置は、図１０に示すように、画素アレイ１と、データ信号線駆動回路２と、走査信号線駆動回路３とからなっている。画素アレイ１には、互いに交差する多数のデータ信号線ＳＬ１・ＳＬ２…と多数の走査信号線ＧＬ１・ＧＬ２…とが設けられており、隣接する２つのデータ信号線ＳＬｉ・ＳＬｉ＋１（ｉは正数）と、隣接する２つの走査信号線ＧＬｊ・ＧＬｊ＋１（ｊは正数）とで包囲された部分に、画素（図中、ＰＩＸ）４…がマトリクス状に設けられている。
　【００７０】
　データ信号線駆動回路２は、クロック信号ＣＫＳ等のタイミング信号に同期して入力された映像信号ＤＡＴをサンプリングし、必要に応じて増幅して各データ信号線ＳＬｉに書き込むようになっている。一方、走査信号線駆動回路３は、クロック信号ＣＫＧ等のタイミング信号に同期して走査信号線ＧＬｊを順次選択し、画素４内に設けられた後述する画素トランジスタＳＷの開閉を制御するようになっている。これにより、各データ信号線ＳＬｉに出力された（データ）は、各画素４に書き込まれると共に保持される。
　【００７１】
　なお、画素４の構成（図１１参照）については、従来と同じであるのでその説明を省略する。また、画素４のトランジスタＳＷとしては薄膜トランジスタが用いられ、データ信号線駆動回路２や走査信号線駆動回路３にも、薄膜トランジスタが用いられている。
　【００７２】
　本実施例の液晶表示装置のデータ信号線駆動回路２および走査信号線駆動回路３は、図１２中のシフトレジスタ回路６１、および／または、図１３中のシフトレジスタ回路６１が、上述の実施例１〜４のいずれかのシフトレジスタ回路５で構成されたものとなっている。
　【００７３】
　実施例１〜４で説明したシフトレジスタ回路５は、いずれも、ローカルクロック信号ＬＣＫ・／ＬＣＫの遅延やタイミングずれを抑えることができるので、このようなシフトレジスタ回路５をデータ信号線駆動回路２や走査信号線駆動回路３に適用することにより、データ信号線駆動回路２や走査信号線駆動回路３の全体に亙って、安定して一定のタイミングでシフトレジスタ出力信号が出力される。したがって、例えばデータ信号線駆動回路２内のサンプリング回路での映像信号の取り込み（サンプリング）にタイミングずれが生じることがない。その結果、ブロック境界での表示不良（ブロック境界で画像が不連続になる等）が発生しなくなり、表示品位の向上した液晶表示装置を提供することができる。
　【００７４】
　（実施例６）
　本実施例の液晶表示装置は、図７に示すように、実施例５の液晶表示装置において、データ信号線駆動回路２と、走査信号線駆動回路３と、画素（図中ＰＩＸ）４とが同一基板２３上に構成された、いわゆるドライバモノリシック構造を呈するものであり、外部コントロール回路２４からの各種信号と、外部電源回路２５からの駆動電源とによって駆動される。上記基板２３は、絶縁性を有する例えばガラスで構成される。
　【００７５】
　外部コントロール回路２４は、データ信号線駆動回路２に与えるためのタイミング信号、すなわち、クロック信号ＣＫＳ、スタートパルスＳＰＳ、映像信号ＤＡＴ等を出力するようになっている。また、外部コントロール回路２４は、走査信号線駆動回路３に与えるためのタイミング信号、すなわちクロック信号ＣＫＧ、スタートパルスＳＰＧ、同期信号ＧＰＳ等を出力するようになっている。
　【００７６】
　外部電源回路２５は、走査信号線駆動回路３に与える高電位側の電源電圧ＶＧＨと低電位側の電源電圧ＶＧＬとを出力すると共に、データ信号線駆動回路２に与える高電位側の電源電圧ＶＳＨと低電位側の電源電圧ＶＳＬとを出力するようになっている。また、外部電源回路２５は、液晶表示装置の共通電極に与える共通電位ＣＯＭを出力するようになっている。
　【００７７】
　このように、データ信号線駆動回路２および走査信号線駆動回路３を画素４と同一基板２３上に（モノリシックに）同一工程で形成することにより、これらを別々に形成して実装する場合よりも、装置の製造コストや実装コストの低減を図ることができる。また、これにより、実装良品率を向上させることができるので、装置の信頼性を向上させることができる。
　【００７８】
　また、データ信号線駆動回路２および走査信号線駆動回路３は、画面（表示領域）の辺方向の長さとほぼ同じ長さで、上記辺方向に広く分散して配置されるので、クロック信号線を長く形成する必要がある。この場合、クロック信号線の負荷が大きくなり、クロック信号の遅延やタイミングずれも大きくなる。また、クロック信号線が極めて長くなると、各駆動回路を構成するトランジスタ特性のバラツキが大きい場合に、信号遅延の絶対値も大きくなり、特性バラツキの影響が大きく現れることになる。
　【００７９】
　しかし、本実施例の液晶表示装置では、信号遅延や出力パルスのタイミングずれを抑えることができる実施例１〜４のいずれかのシフトレジスタ回路５をデータ信号線駆動回路２および走査信号線駆動回路３に適用していることにより、たとえトランジスタの特性バラツキが大きく現れるような場合でも、配線遅延等の影響を回避することができる。
　【００８０】
　ところで、前記の薄膜トランジスタは、図８に示すような順スタガー（トップゲート）構造を有する多結晶シリコン薄膜トランジスタである。この構造においては、例えばガラスからなる基板２３上に汚染防止用のシリコン酸化膜３１が堆積されており、その上に電界効果トランジスタが形成されている。
　【００８１】
　上記の薄膜トランジスタは、シリコン酸化膜３１上に形成されたチャネル領域３２ａ、ソース領域３２ｂおよびドレイン領域３２ｃからなる多結晶シリコン薄膜３２と、さらにその上に形成されたゲート絶縁膜３３、ゲート電極３４、層間絶縁膜３５および金属配線３６・３６により構成されている。
　【００８２】
　上記構成の多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有するデータ信号線駆動回路２および走査信号線駆動回路３を、画素アレイ１と同一基板上にほぼ同一の製造工程で容易に形成することができる、また、多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ（ＭＯＳトランジスタ）に比べて、極めて駆動力の高い特性が得られる反面、特性のバラツキが極めて大きい。しかし、データ信号線駆動回路２および走査信号線駆動回路３を、実施例１〜４のシフトレジスタ回路５によって構成していることにより、特性のバラツキによって生ずる信号遅延やタイミングずれを抑えることができるので、装置の表示品位を確実に向上させることができる。
　【００８３】
　なお、本実施形態では、順スタガー構造の薄膜トランジスタについて説明したが、これに限定するものではない。データ信号線駆動回路２および走査信号線駆動回路３に適用し得る薄膜トランジスタとしては、逆スタガー構造等の他の構造のものであってよい。また、単結晶シリコン薄膜トランジスタ、非晶質シリコン薄膜トランジスタ、または、他の材料からなる薄膜トランジスタも適用することが可能である。
　【００８４】
　次に、上記多結晶シリコン薄膜トランジスタの製造方法について、以下に説明する。図９（ａ）ないし図９（ｋ）は、上記薄膜トランジスタの製造過程における断面図をそれぞれ示している。なお、本実施形態では、摂氏６００°Ｃ（ガラスの歪み点）以下で多結晶シリコン薄膜トランジスタを製造している。
　【００８５】
　まず、図９（ａ）に示す基板２３上に、非晶質シリコン薄膜（ａ−Ｓｉ）３２’を堆積させる（図９（ｂ））。次いで、その非晶質シリコン薄膜３２’にエキシマレーザを照射することにより、多結晶シリコン薄膜３２を形成する（図９（ｃ））。この多結晶シリコン薄膜３２を所望の形状にパターニングし（図９（ｄ））、その上に二酸化シリコンからなるゲート絶縁膜３３を形成する（図９（ｅ））。
　【００８６】
　さらに、ゲート絶縁膜３３上にゲート電極３４をアルミニウム等で形成する（図９（ｆ））。その後、多結晶シリコン薄膜３２においてソース領域３２ｂおよびドレイン領域３２ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型領域には硼素）を注入する（図９（ｇ）、図９（ｈ））。ｎ型領域に不純物を注入する際には、ｐ型領域をレジスト３８でマスクし（図９（ｇ））、ｐ型領域に不純物を注入する際には、ｎ型領域をレジスト３８でマスクする（図９（ｈ））。
　【００８７】
　そして、二酸化シリコン、窒化シリコン等からなる層間絶縁膜３５を堆積させ（図９（ｉ））、層間絶縁膜３５にコンタクトホール３５ａ…を形成する（図９（ｊ））。最後に、コンタクトホール３５ａ…にアルミニウム等の金属配線３６…を形成する（図９（ｋ））。
　【００８８】
　上記のプロセスにおける最高温度は、ゲート絶縁膜３３を形成するときの６００℃である。したがって、絶縁性基板としては、耐熱性が極めて高い高価な石英基板を用いる必要がなくなり、米国コーニング社の１７３７ガラスのような安価な高耐熱性ガラスを使用することができる。それゆえ、液晶表示装置を安価に提供することが可能になる。
　【００８９】
　なお、透過型液晶表示装置の場合は、上記のようにして作製された薄膜トランジスタの上に、さらに別の層間絶縁膜を介して、透明電極を形成することになる。一方、反射型液晶表示装置の場合は、上記薄膜トランジスタの上に別の層間絶縁膜を介して反射電極を形成することになる。
　【００９０】
　上記のように摂氏６００℃以下での製造プロセスを採用することにより、安価で大面積化が可能なガラス基板を用いて多結晶シリコン薄膜トランジスタを形成することが可能となる。それゆえ、液晶表示装置の低コスト化および大型化（大面積化）を容易に実現することができる。
　【００９１】
　以上、本発明の実施例について幾つか説明したが、本発明はこれらの実施例に限定されるものではなく、上記実施例の組み合わせによる他の構成についても、同様に当てはまるものである。
　【００９２】
　【発明の効果】
　請求項１の発明に係るシフトレジスタ回路は、以上のように、クロック信号に同期してパルス信号を伝送する複数のラッチ回路と、基準クロック信号線を介して得られる基準クロック信号に基づいてクロック信号を生成すると共に、生成したクロック信号をクロック信号線を介して各ラッチ回路に供給するクロックバッファ回路とを備え、複数のラッチ回路からなるラッチ回路群が複数構成されており、上記クロックバッファ回路が各ラッチ回路群に対応して設けられたシフトレジスタ回路であって、上記クロック信号線は、各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
　【００９３】
　それゆえ、クロック信号線は、各ラッチ回路群間で相互に接続されているので、各ラッチ回路群間でクロック信号が互いに加算され平均化される。これにより、各ラッチ回路群毎に、クロックバッファ回路の特性のバラツキによって生じるクロック信号の遅延および波形歪みのバラツキが平均化される。
　【００９４】
　したがって、全段に亙ってほぼ同一波形のクロック信号を得ることができると共に、クロック信号のタイミングずれ（特に、各ラッチ回路群間の境界におけるタイミングずれ）を確実に抑えることができる。その結果、シフトレジスタ回路全段に亙って、一定のタイミングで出力される安定した出力パルスを得ることができるという効果を奏する。
　【００９５】
　請求項２の発明に係るシフトレジスタ回路は、以上のように、請求項１の構成において、上記クロック信号線は、互いに位相が逆となるクロック信号をそれぞれ伝送する第１および第２の信号線からなり、上記第１の信号線と上記第２の信号線とは、入出力の向きが互いに逆向きとなるように、かつ、並列に配置された２個のインバータ回路で接続されている構成である。
　【００９６】
　それゆえ、第１および第２の信号線間に設けられた２個のインバータ回路によって、第１および第２の信号線間で、２個のクロック信号が常に互いに逆位相となるように補償し合う。したがって、請求項１の構成による効果に加えて、クロック信号とその反転信号とを確実にかつ常に安定して得ることができるという効果を奏する。
　【００９７】
　請求項３の発明に係るシフトレジスタ回路は、以上のように、請求項１または２の構成において、上記クロックバッファ回路は、２個のバッファ回路からなり、上記２個のバッファ回路のうちの一方が、インバータ回路を兼ねている構成である。
　【００９８】
　それゆえ、基準クロック信号線を各バッファ回路に対応して設けなくても済み、各バッファ回路に共通して１本だけ設けるようにすることが可能になる。このように、基準クロック信号線の本数（入力信号の数）を削減できるので、請求項１または２の構成による効果に加えて、装置の小型化および低コスト化を図ることができるという効果を奏する。
　【００９９】
　請求項４の発明に係るシフトレジスタ回路は、以上のように、請求項１ないし３のいずれかの構成に加えて、外部からの入力信号を電圧シフトして基準クロック信号線に供給する昇圧手段をさらに備えている構成である。
　【０１００】
　それゆえ、請求項１ないし３のいずれかの構成による効果に加えて、入力信号の電圧とシフトレジスタ回路の動作電圧とが異なる場合にも対応することができるという効果を奏する。また、昇圧手段を備えていることで入力信号の低電圧化を図ることができるので、シフトレジスタ回路全体として低消費電力化を図ることができるという効果を併せて奏する。
　【０１０１】
　請求項５の発明に係るシフトレジスタ回路は、以上のように、請求項４の構成に加えて、上記昇圧手段からの出力信号に基づいて基準クロック信号線を駆動する駆動バッファ回路をさらに備え、上記昇圧手段および上記駆動バッファ回路と同一基板上に形成されている構成である。
　【０１０２】
　それゆえ、基準クロック信号線は、シフトレジスタ回路と同一基板上の駆動バッファによって駆動されるので、各ラッチ回路群ごとに信号遅延が生じやすくなるが、クロック信号線が各ラッチ回路群間で
、クロック信号が互いに加算され平均化されるように
　【０１０３】
　請求項６の発明に係る画像表示装置は、以上のように、マトリクス状に配置された複数の画素と、データ信号線を介して各画素に映像データを供給するデータ信号線駆動回路と、走査信号線を介して各画素に走査信号を供給する走査信号線駆動回路とを備えた画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方が、請求項１ないし５のいずれかに記載のシフトレジスタ回路を有している構成である。
　【０１０４】
　それゆえ、請求項１ないし５のいずれかに記載のシフトレジスタ回路を、データ信号線駆動回路および／または走査信号線駆動回路に適用しているので、クロック信号と映像データまたは走査信号とのタイミングずれを抑えることができる。これにより、データ信号線駆動回路および／または走査信号線駆動回路から、一定のタイミングで映像データおよび／または走査信号を安定して出力させることができ、その結果、良好な画像を表示させることができるという効果を奏する。
　【０１０５】
　請求項７の発明に係る画像表示装置は、以上のように、請求項６の構成において、上記データ信号線駆動回路と上記走査信号線駆動回路とのうち少なくとも一方が、上記画素と同一基板上に形成されている構成である。
　【０１０６】
　それゆえ、表示を行うための画素と、画素を駆動するためのデータ信号線駆動回路および走査信号線駆動回路とを、同一基板上に同一工程で製造することができるので、請求項６の構成による効果に加えて、製造コストや実装コストを低減することができると共に、実装良品率を向上させることができるという効果を奏する。また、実装良品率の向上により、装置の信頼性を向上させることができるという効果を併せて奏する。
　【０１０７】
　請求項８の発明に係る画像表示装置は、以上のように、請求項７の構成において、上記データ信号線駆動回路、上記走査信号線駆動回路、および、上記画素は、それぞれ能動素子を有しており、上記能動素子が、多結晶シリコン薄膜トランジスタである構成である。
　【０１０８】
　それゆえ、データ信号線駆動回路、走査信号線駆動回路、および、画素が、多結晶シリコン薄膜トランジスタからなる共通の能動素子を有して構成されているので、請求項７の構成による効果に加えて、これらを同一基板上にほぼ同一の製造工程で容易に得ることができるという効果を奏する。
　【０１０９】
　また、一般的に、多結晶シリコン薄膜トランジスタは、単結晶シリコン薄膜トランジスタや非晶質シリコントランジスタに比べて、特性のバラツキが極めて大きい。しかし、請求項１ないし５のいずれかに記載のシフトレジスタ回路を用いていることにより、このように特性のバラツキが極めて大きい場合でも、タイミングずれのない安定した信号を出力することができるという効果を併せて奏する。
　【０１１０】
　請求項９の発明に係る画像表示装置は、以上のように、請求項８の構成において、上記能動素子が、ガラス基板上に６００℃以下のプロセスで形成されている構成である。
　【０１１１】
　それゆえ、ガラスの歪み点である６００℃以下のプロセス温度で、多結晶シリコン薄膜トランジスタを形成するので、安価でかつ大型化の容易なガラスを基板として用いることができる。その結果、請求項８の構成による効果に加えて、大型の画像表示装置を低コストで製造することができるという効果を奏する。
【図面の簡単な説明】
　【図１】
　本発明の一実施例に係るシフトレジスタ回路の構成例を示すブロック図である。
　【図２】
　上記シフトレジスタ回路における各信号波形を示すタイミングチャートである。
　【図３】
　本発明の他の実施例に係るシフトレジスタ回路の構成例を示すブロック図である。
　【図４】
　本発明のさらに他の実施例に係るシフトレジスタ回路の構成例を示すブロック図である。
　【図５】
　本発明のさらに他の実施例に係るシフトレジスタ回路の構成例を示すブロック図である。
　【図６】
　上記シフトレジスタ回路と同一基板で設けられるレベルシフタ回路の構成を示す回路図である。
　【図７】
　本発明の一実施例に係る画像表示装置の概略の構成を示すブロック図である。
　【図８】
　本発明の画像表示装置を構成する多結晶シリコン薄膜トランジスタの断面構造を示す断面図である。
　【図９】
　（ａ）ないし（ｋ）は、上記多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。
　【図１０】
　本発明の一実施例に係る画像表示装置および従来の画像表示装置に共通の構成を示すブロック図である。
　【図１１】
　上記画像表示装置を構成する画素の構成を示す回路図である。
　【図１２】
　上記画像表示装置のデータ信号線駆動回路の構成を示す回路図である。
　【図１３】
　上記画像表示装置の走査信号線駆動回路の構成を示す回路図である。
　【図１４】
　上記データ信号線駆動回路および／または走査信号線駆動回路を構成するシフトレジスタ回路のラッチ回路の構成を示す回路図である。
　【図１５】
　従来のシフトレジスタ回路の一構成例を示すブロック図である。
　【図１６】
　上記シフトレジスタ回路における各信号波形を示すタイミングチャートである。
　【図１７】
　上記シフトレジスタ回路の他の構成例を示すブロック図である。
　【図１８】
　上記シフトレジスタ回路における各信号波形を示すタイミングチャートである。
　【図１９】
　上記シフトレジスタ回路のさらに他の構成例を示すブロック図である。
　【図２０】
　上記シフトレジスタ回路における各信号波形を示すタイミングチャートである。
　【符号の説明】
　２　データ信号線駆動回路
　３　走査信号線駆動回路
　４　画素
　５　シフトレジスタ回路
　６　ラッチ回路
　７　ローカルクロック信号線（クロック信号線、第１の信号線）
　８　ローカルクロック信号線（クロック信号線、第２の信号線）
　９・１０　グローバルクロック信号線（基準クロック信号線）
　１１　クロックバッファ回路
　１２・１３　インバータ回路
　１４・１５　バッファ回路
　１６　レベルシフタ回路（昇圧手段）
　１７・１８　バッファ回路（駆動バッファ回路）
　２３　基板
　ＳＷ　トランジスタ
　Ｓ１・Ｓ２・…　出力パルス（パルス信号）
　ＳＬ１・ＳＬ２・…　データ信号線
　ＧＬ１・ＧＬ２・…　走査信号線
　ＬＣＫ・／ＬＣＫ　ローカルクロック信号（クロック信号）
　ＧＣＫ・／ＧＣＫ　グローバルクロック信号（基準クロック信号）
　ＢＬＫ１・ＢＬＫ２・…　ブロック（ラッチ回路群）