【事件の表示】
　特許第３３３５７００号「レベルコンバータ及び半導体集積回路」の請求項１ないし１６に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３３５７００号の請求項１ないし１３に係る特許を維持する。
【理　由】
１．手続きの経緯
　特許第３３３５７００号の請求項１ないし１６に係る発明についての出願は、平成５年３月３０日に特許出願され、平成１４年８月２日にその発明について特許権の設定登録がされ、その後、その特許について特許異議申立人松下電器産業株式会社より特許異議の申立てがなされ、平成１５年９月１９日に取消の理由が発送され、その指定期間内である平成１５年１１月１７日に訂正請求がなされたものである。
　
　
２．訂正の適否についての判断
（１）訂正の内容
　特許権者が求めている訂正の内容は以下のａ〜ｙのとおりである。
　
ａ．特許請求の範囲の現請求項１に現請求項２の要件を組み込んだものを新請求項１とすると共に、現請求項２を削除する。
　
ｂ．特許請求の範囲の現請求項１に現請求項３の要件を組み込んだものを新請求項２とすると共に、現請求項３を削除する。
　
ｃ．特許請求の範囲の現請求項４を新請求項３とし、上記の新請求項１、２に従属させる。
　
ｄ．特許請求の範囲の現請求項５を新請求項４とし、上記の新請求項１に従属させる。
　
ｅ．特許請求の範囲の現請求項６を新請求項５とし、上記の新請求項１に従属させる。
　
ｆ．特許請求の範囲の現請求項７を新請求項６とし、上記の新請求項４、５に従属させる。
　
ｇ．特許請求の範囲の現請求項８を新請求項７とする。
　
ｈ．特許請求の範囲の現請求項９を新請求項８とする。
　
ｉ．特許請求の範囲の現請求項１０を新請求項９とし、上記の新請求項７、８に従属させる。
　
ｊ．特許請求の範囲の現請求項１１を新請求項１０とし、上記の新請求項７、８に従属させる。
　
ｋ．特許請求の範囲の現請求項１２を削除する。
　
ｌ．特許請求の範囲の現請求項１３を新請求項１１とし、上記の新請求項１〜１０に従属させる。
　
ｍ．特許請求の範囲の現請求項１４に現請求項１５の「出力レベル変換部」と「入力レベル変換部」を組み込んだものを新請求項１２とする。更に、その新請求項１２に、「前記信号制御手段は、前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路（２０）の信号方向を制御する」なる要件を組み込み、新請求項１２の記載を明瞭にする。
　
ｎ．特許請求の範囲の現請求項１６を新請求項１３とし、上記の新請求項１１、１２に従属させる。
　
ｏ．不明瞭な記載の釈明を目的として、明細書の段落番号００２２を次のように訂正する：「［課題を解決するための手段］本発明の第１のレベルコンバータは、図１（Ａ）、図１（Ｂ）および図２（Ａ）に示すように、入力トランジスタ回路１１と、第１〜第６のトランジスタＴ１〜Ｔ６と、第１，第２の負荷素子Ｒ１，Ｒ２とを具備し、前記入力トランジスタ回路１１が第１の駆動電源系ＶDD１，ＧNDと入力部ＩＮとに接続され、かつ該入力トランジスタ回路１１が第２、第４のトランジスタＴ２，Ｔ４の各ゲートに相補性の第１の制御信号INDと第２の制御信号INDを出力し、前記第１，第２のトランジスタＴ１，Ｔ２が直列接続されて第２の駆動電源系ＶDD２，ＧNDに接続され、かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列接続されて第２の駆動電源系ＶDD２，ＧNDに接続され、前記第１のトランジスタＴ１のゲートが前記第３，第４のトランジスタＴ３，Ｔ４の直列接続点となる第２の出力部ＯUT２に接続され、前記第３のトランジスタＴ３のゲートが前記第１，第２のトランジスタＴ１，Ｔ２の直列接続点となる第１の出力部ＯUT１に接続され、前記第１のトランジスタＴ１のゲートと第２の出力部ＯUT２との間に第２の負荷素子Ｒ２が接続され、前記第１のトランジスタＴ１のゲートと第２の負荷素子Ｒ２との接続点に第６のトランジスタＴ６のドレインが接続され、前記第６のトランジスタＴ６のゲートが第４のトランジスタＴ４のゲートに接続され、前記第３のトランジスタＴ３のゲートと第１の出力部ＯUT１との間に第１の負荷素子Ｒ１が接続され、前記第３のトランジスタＴ３のゲートと第１の負荷素子Ｒ１との接続点に第５のトランジスタＴ５のドレインが接続され、前記第５のトランジスタＴ５のゲートが第２のトランジスタＴ２のゲートに接続され、前記第５，第６のトランジスタＴ５，Ｔ６のソースが電源線ＧNDに接続され、前記第２，第５のトランジスタＴ２，Ｔ５のゲート接続点と、前記第４，第６のトランジスタＴ４，Ｔ６のゲート接続点とが入力トランジスタ回路１１に接続され、前記入力トランジスタ回路１１が入力信号Ｓinをラッチ出力する第１のラッチ回路11Ａから成り、該第１のラッチ回路11Ａによって遅延された前記第１の制御信号INDと前記第２の制御信号INDとによって、前記入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタＴ１のON動作状態と前記第２のトランジスタＴ２のON動作状態とをずらし、また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタＴ３のON動作状態と前記第４のトランジスタＴ４のON動作状態とをずらすことを特徴とする。」
　
ｐ．不明瞭な記載の釈明を目的として、明細書の段落番号００２３を次のように訂正する：「また、本発明の第２のレベルコンバータは、図１（Ａ）、図１（Ｂ）および図２（Ｂ）に示すように、入力トランジスタ回路１１と、第１〜第８のトランジスタＴ１〜Ｔ８を具備し、前記入力トランジスタ回路１１が第１の駆動電源系ＶDD１，ＧNDと入力部ＩＮとに接続され、かつ該入力トランジスタ回路１１が第２、第４のトランジスタＴ２，Ｔ４の各ゲートに相補性の第１の制御信号INDと第２の制御信号INDを出力し、前記第１，第２のトランジスタＴ１，Ｔ２が直列接続されて第２の駆動電源系ＶDD２，ＧNDに接続され、かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列接続されて第２の駆動電源系ＶDD２，ＧNDに接続され、前記第１のトランジスタＴ１のゲートが前記第３，第４のトランジスタＴ３，Ｔ４の直列接続点となる第２の出力部ＯUT２に接続され、前記第３のトランジスタＴ３のゲートが前記第１，第２のトランジスタＴ１，Ｔ２の直列接続点となる第１の出力部ＯUT１に接続され、前記第１のトランジスタＴ１のゲートと第２の出力部ＯUT２との間に第８のトランジスタＴ８が接続され、前記第１のトランジスタＴ１と第８のトランジスタＴ８との接続点に第６のトランジスタＴ６のドレインが接続され、前記第６のトランジスタＴ６のゲートが第４，第８のトランジスタＴ４，Ｔ８のゲートに接続され、前記第３のトランジスタＴ３のゲートと第１の出力部ＯUT１との間に第７のトランジスタＴ７が接続され、前記第３のトランンジスタＴ３と第７のトランジスタＴ７との接続点に第５のトランジスタＴ５のドレインが接続され、前記第５のトランジスタＴ５のゲートが第２，第７のトランジスタＴ２，Ｔ７のゲートに接続され、前記第２，第４，第５及び第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６のソースが電源線ＧNDに接続され、前記第２，第５及び第７のトランジスタＴ２，Ｔ５，Ｔ７のゲート接続点と、前記第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲート接続点とが入力トランジスタ回路１１に接続され、前記入力トランジスタ回路１１が入力信号Ｓinをラッチ出力する第１のラッチ回路11Ａから成り、該第１のラッチ回路11Ａによって遅延された前記第１の制御信号INDと前記第２の制御信号INDとによって、前記入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタＴ１のON動作状態と前記第２のトランジスタＴ２のON動作状態とをずらし、また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタＴ３のON動作状態と前記第４のトランジスタＴ４のON動作状態とをずらすことを特徴とする。」
　
ｑ．不明瞭な記載の釈明を目的として、明細書の段落番号００２４を次のように訂正する：「さらに、本発明の第３のレベルコンバータでは、第１または第２のレベルコンバータにおいて、第１のラツチ回路11Ａが図１（Ｂ）に示すようなインバータ素子ＩＮＶと第１，第２の二入力ＮＯＲ回路ＮOR１，ＮOR２から成ることを特徴とする。」
　
ｒ．不明瞭な記載の釈明を目的として、明細書の段落番号００２５を次のように訂正する：「その第３のレベルコンバータは、前記インバータ素子ＩＮＶの入力部ＩＮが第２の二入力ＮＯＲ回路ＮOR２の一方の入力部ｉｎ１に接続され、前記インバータ素子ＩＮＶの出力部ｏutが第１の二入力ＮＯＲ回路ＮOR１の一方の入力部ｉｎ１に接続され、前記第１の二入力ＮＯＲ回路ＮOR１の他方の入力部ｉｎ２が第２の二入力ＮＯＲ回路ＮOR２の出力部ｏut２に接続され、前記第２の二入力ＮＯＲ回路ＮOR２の他方の入力部ｉｎ２が第１の二入力ＮＯＲ回路ＮOR１の出力部ｏut１に接続され、前記第１，第２の二入力ＮＯＲ回路ＮOR１，ＮOR２の相補性の制御信号IND，INDが本発明の第１のレベルコンバータの第２のトランジスタＴ２のゲートと第４のトランジスタＴ４のゲートとに供給され、又は、前記相補性の制御信号IND，INDが本発明の第２のレベルコンバータの第２，第５のトランジスタＴ２，Ｔ５のゲート接続点及び第４，第６のトランジスタＴ４，Ｔ６のゲート接続点にそれぞれ供給され、又は、前記相補性の制御信号IND，INDが本発明の第３のレベルコンバータの第２，第５，第７のトランジスタＴ２，Ｔ５，Ｔ７のゲート接続点及び第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲート接続点にそれぞれ供給されることを特徴とする。」
　
ｓ．不明瞭な記載の釈明を目的として、明細書の段落番号００２６を次のように訂正する：「また、本発明の第４のレベルコンバータは図３（Ａ）に示すように第２，第４，第５，第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６の各ゲートが入力トランジスタ回路１１に個別に接続されることを特徴とする。さらに、本発明の第５のレベルコンバータは、第１のレベルコンバータに、図３（Ｂ）に示すように、第９，第１０のトランジスタＴ９，Ｔ10が具備され、前記第９のトランジスタＴ９のドレインと第２のトランジスタＴ２のソースとが接続され、前記第９のトランジスタＴ９のゲートが入力トランジスタ回路１１に接続され、前記第１０のトランジスタＴ10のドレインと第４のトランジスタＴ４のソースが接続され、前記第１０のトランジスタＴ10のゲートが入力トランジスタ回路１１に接続され、前記第９のトランジスタＴ９のソースと第１０のトランジスタＴ10のソースとが電源線ＧNDに接続されることを特徴とする。」
　
ｔ．不明瞭な記載の釈明を目的として、明細書の段落番号００３０を次のように訂正する：「なお、本発明の第８のレベルコンバータは、第６，第７のレベルコンバータにおいて、図６（Ａ）に示すように、入力信号Ｓinを遅延し反転出力する遅延回路INV１，INV２がそれぞれ第６のトランジスタＴ６のゲートと第１の出力部ＯUT１との間、前記第５のトランジスタＴ５のゲートと第２の出力部ＯUT２との間に接続されることを特徴とする。」
　
ｕ．不明瞭な記載の釈明を目的として、明細書の段落番号００３１を次のように訂正する：「さらに、本発明の第９のレベルコンバータは、第６，第７のレベルコンバータにおいて、図６（Ｂ）に示すように、入力信号Ｓinを遅延し反転出力する遅延回路INV１，INV２がそれぞれ第５のトランジスタＴ５のゲートと第１の出力部ＯUT１との間、前記第６のトランジスタＴ６のゲートと第２の出力部ＯUT２との間に接続されることを特徴とする。」
　
ｖ．不明瞭な記載の釈明を目的として、明細書の段落番号００３２を次のように訂正する：「また、本発明の第１の半導体集積回路は、図９（Ａ）に示すように、第１の電圧レベルに基づいて駆動をする第１の回路系１６と、前記第１の回路系１６の出力信号のレベル変換をするレベル変換回路１７と、前記レベル変換された入力信号を第２の電圧レベルに基づいて駆動をする第２の回路系１８とを具備し、前記レベル変換回路１７が第１〜９のレベルコンバータから成ることを特徴とする。」
　
ｗ．不明瞭な記載の釈明を目的として、明細書の段落番号００３３を次のように訂正する：「さらに、本発明の第２の半導体集積回路は、図９（Ｂ）及び図６０〜図６２に示すように、第１及び第２の電源線ＶDD１，ＧNDに接続され、第１の電圧レベルに基づいて駆動をする第１の回路系１９と、第２及び第３の電源線ＧND，ＶDD２に接続され、第２の電圧レベルに基づいて駆動をする第２の回路系２１と、前記第１乃至第３の電源線ＶDD１，ＧND，ＶDD２に接続され、前記第１の回路系１９と前記第２の回路系２１の間で入出力信号のレベル変換を行う双方向のレベル変換回路２０と、前記第１乃至第３の電源線ＶDD１，ＧND，ＶDD２に接続され、第１、第３の電源線ＶDD１，ＶDD２の投入順序に基づいて前記双方向のレベル変換回路２０の信号方向を決定する信号制御手段とを具備する半導体集積回路であって、前記双方向のレベル変換回路は、前記第１乃至第３の電源線ＶDD１，ＧND，ＶDD２に接続され、前記第１の回路系１９からの出力信号を受け取り、前記第１の電圧レベルから前記第２の電圧レベルヘとレベル変換して、レベル変換された出力信号を前記第２の回路系２１へ供給する出力レベル変換部と、前記第１乃至第３の電源線ＶDD１，ＧND，ＶDD２に接続され、前記第２の回路系２１からの入力信号を受け取り、前記第２の電圧レベルから前記第１の電圧レベルへとレベル変換して、レベル変換された入力信号を前記第１の回路系１９へ供給する入力レベル変換部と、を有し、前記信号制御手段は、前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路２０の信号方向を制御することを特徴とする。」
　
ｘ．不明瞭な記載の釈明を目的として、明細書の段落番号００３４を次のように訂正する：また、本発明の第１又は第２の半導体集積回路において、前記第１の回路系１６，１９，第２の回路系１８，２１，レベル変換回路１７，双方向性のレベル変換回路２０及び信号制御手段２２に接続される第１〜第３の電源線ＶDD１，ＧND，ＶDD２が半導体チップ内で格子状に配線されることを特徴とする。
　
ｙ．不明瞭な記載の釈明を目的として、明細書の段落番号００３５〜００３９を削除する。（訂正請求書９頁５行〜６行では段落番号００３５〜００４０と記載されているが、全文訂正明細書を参照すれば、段落番号００３５〜００３９の誤りである。）
　
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
ア．上記訂正事項ａ、ｂは、単に従属項を独立項に組み込むだけであり、上記訂正事項ｃ〜ｊは、上記訂正事項ａ、ｂに伴い、単に請求項の番号を変更したり、従属先を変更するだけであり、上記訂正事項ｋは、現請求項１２の削除であり、上記訂正事項ｌは、上記訂正事項ａ〜ｋに伴い、請求項の番号を変更し、且つ請求項の従属先を変更するものであるから、いずれも特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書第１号の「特許請求の範囲の減縮」に該当する。
　
イ．上記訂正事項ｍは、現請求項１４の「双方向のレベル変換回路」が「前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、前記第１の回路系（１９）からの出力信号を受け取り、前記第１の電圧レベルから前記第２の電圧レベルへとレベル変換して、レベル変換された出力信号を前記第２の回路系（２１）へ供給する出力レベル変換部と、前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、前記第２の回路系（２１）からの出力信号を受け取り、前記第２の電圧レベルから前記第１の電圧レベルへとレベル変換して、レベル変換された出力信号を前記第１の回路系（１９）へ供給する入力レベル変換部」を有することに限定し、さらに信号制御手段が、「第１，第３の電源線（ＶDD１，ＶDD２）の投入順序に基づいて双方向性のレベル変換回路（２０）の信号方向を決定する」ことに関し、「前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路（２０）の信号方向を制御する」ことに限定するものであるから、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書第１号の「特許請求の範囲の減縮」に該当する。なお、これらの事項は明細書の段落番号０３６５〜０３７６及び図６０〜図６２に担保されている。
　
ウ．上記訂正事項ｎは、上記訂正事項ｌ、ｍに伴い、請求項の従属先を変更するものなので、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書第１号の「特許請求の範囲の減縮」に該当する。
　
エ．上記訂正事項ｏは、請求項１の訂正（訂正事項ａ）に対応して訂正するものであり、上記訂正事項ｐは、請求項２の訂正（訂正事項ｂ）に対応して訂正するものであり、上記訂正事項ｑ、ｒは、請求項３の訂正（訂正事項ｃ）に対応して訂正するものであり、上記訂正事項ｓは、請求項５の訂正（訂正事項ｄ）に対応して訂正するものであり、上記訂正事項ｔは、請求項９の訂正（訂正事項ｉ）に対応して訂正するものであり、上記訂正事項ｕは、請求項１０の訂正（訂正事項ｊ）に対応して訂正するものであり、上記訂正事項ｖは、請求項１１の訂正（訂正事項ｌ）に対応して訂正するものであり、上記訂正事項ｗは、請求項１２の訂正（訂正事項ｍ）に対応して訂正するものであり、上記訂正事項ｘは、請求項１３の訂正（訂正事項ｎ）に対応して訂正するものであり、上記訂正事項ｙは、訂正後の請求項と対応しない記載と、訂正事項ｔ〜ｘに重複する記載とを削除するものであるから、いずれも特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書第３号の「明りょうでない記載の釈明」に該当する。
　
オ．またこれらａ〜ｙの訂正は願書に添付した明細書及び図面に記載された事項の範囲内の訂正であり、実質的に特許請求の範囲を拡張し又は変更するものではないから、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第２項の規定に適合するものである。
　
（３）むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
　
３．特許異議の申立てについて
（１）申立の理由の概要
　特許異議申立人松下電器産業株式会社は、特許第３３３５７００号の請求項１に係る発明は、甲第１号証または甲第２号証に記載された発明であり、請求項４に係る発明は、甲第１号証に記載された発明であるから、特許法第２９条第１項第３号に規定する発明に該当し、請求項２，３，５ないし１１に係る発明は、甲第１号証または甲第２号証に記載された発明から容易に発明をすることができた発明であり、請求項１２に係る発明は甲第１号証に記載された発明から容易に発明をすることができた発明であり、請求項１３，１５に係る発明は、甲第１号証ないし甲第３号証に記載された発明から容易に発明をすることができた発明であり、請求項１４に係る発明は、甲第３号証に記載された発明から容易に発明をすることができた発明であり、請求項１６に係る発明は、甲第１号証ないし甲第４号証に記載された発明から容易に発明をすることができた発明であるから、特許法第２９条第２項に規定する発明に該当し、請求項１２，１４に係る発明の特許が特許法第３６条第５項に規定する要件を満たしていない特許出願に対してなされたものであるから、その特許は拒絶の査定をしなければならない特許出願に対してされたものである旨主張している。
　
（２）本件発明
　
　本件訂正後の発明は、平成１５年１１月１７日付けの訂正明細書の特許請求の範囲の請求項１〜１３に記載された次のとおりの事項により特定されるものである。
　
「【請求項１】　入力トランジスタ回路（１１）と、第１〜第６のトランジスタ（Ｔ１〜Ｔ６）と、
　第１，第２の付加素子（Ｒ１，Ｒ２）とを具備し、
　前記入力トランジスタ回路（１１）が第１の駆動電源系（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、かつ該入力トランジスタ回路（１１）が第２、第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに相補性の第１の制御信号（IND ）と第２の制御信号（IND ）を出力し、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２の駆動電源系（ＶDD２，ＧND）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２の駆動電源系（ＶDD２，ＧND）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第３，第４のトランジスタ（Ｔ３，Ｔ４）の直列接続点となる第２の出力部（ＯUT２）に接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第１，第２のトランジスタ（Ｔ１，Ｔ２）の直列接続点となる第１の出力部（ＯUT１）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯUT２）との間に第２の負荷素子（Ｒ２）が接続され、
　前記第１のトランジスタ（Ｔ１）のゲートと第２の負荷素子（Ｒ２）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、前記第６のトランジスタ（Ｔ６）のゲートが第４のトランジスタ（Ｔ４）のゲートに接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯUT１）との間に第１の負荷素子（Ｒ１）が接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の負荷素子（Ｒ１）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、前記第５のトランジスタ（Ｔ５）のゲートが第２のトランジスタ（Ｔ２）のゲートに接続され、前記第５，第６のトランジスタ（Ｔ５，Ｔ６）のソースが電源線（ＧND）に接続され、前記第２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点と、前記第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート接続点とが入力トランジスタ回路（１１）に接続され、
　前記入力トランジスタ回路（１１）が入力信号（Ｓin）をラッチ出力する第１のラッチ回路（11Ａ）から成り、
　該第１のラッチ回路（11Ａ）によって遅延された前記第１の制御信号（IND ）と前記第２の制御信号（IND ）とによって、前記入力部（ＩＮ）が「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタ（Ｔ１）のON動作状態と前記第２のトランジスタ（Ｔ２）のON動作状態とをずらし、また、入力部（ＩＮ）が「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタ（Ｔ３）のON動作状態と前記第４のトランジスタ（Ｔ４）のON動作状態とをずらすことを特徴とするレベルコンバータ。
　
　【請求項２】　入力トランジスタ回路（１１）と、第１〜第８のトランジスタ（Ｔ１〜Ｔ８）とを具備し、
　前記入力トランジスタ回路（１１）が第１の駆動電源系（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、かつ該入力トランジスタ回路（１１）が第２、第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに相補性の第１の制御信号（IND ）と第２の制御信号（IND ）を出力し、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２の駆動電源系（ＶDD２，ＧND）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２の駆動電源系（ＶDD２，ＧND）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第３，第４のトランジスタ（Ｔ３，Ｔ４）の直列接続点となる第２の出力部（ＯUT２）に接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第１，第２のトランジスタ（Ｔ１，Ｔ２）の直列接続点となる第１の出力部（ＯUT１）に接続され、　　前記第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯUT２）との間に第８のトランジスタ（Ｔ８）が接続され、
　前記第１のトランジスタ（Ｔ１）と第８のトランジスタ（Ｔ８）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、前記第６のトランジスタ（Ｔ６）のゲートが第４，第８のトランジスタ（Ｔ４，Ｔ８）のゲートに接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯUT１）との間に第７のトランジスタ（Ｔ７）が接続され、
　前記第３のトランジスタ（Ｔ３）と第７のトランジスタ（Ｔ７）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、前記第５のトランジスタ（Ｔ５）のゲートが第２，第７のトランジスタ（Ｔ２，Ｔ７）のゲートに接続され、前記第２，第４，第５及び第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のソースが電源線（ＧND）に接続され、前記第２，第５及び第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点と、前記第４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）のゲート接続点とが入力トランジスタ回路（１１）に接続され、
　前記入力トランジスタ回路（１１）が入力信号（Ｓin）をラッチ出力する第１のラッチ回路（11Ａ）から成り、
　該第１のラッチ回路（11Ａ）によって遅延された前記第１の制御信号（IND ）と前記第２の制御信号（IND ）とによって、前記入力部（ＩＮ）が「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタ（Ｔ１）のON動作状態と前記第２のトランジスタ（Ｔ２）のON動作状態とをずらし、また、入力部（ＩＮ）が「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタ（Ｔ３）のON動作状態と前記第４のトランジスタ（Ｔ４）のON動作状態とをずらすことを特徴とするレベルコンバータ。
　
　【請求項３】　請求項１又は請求項２記載のレベルコンバータにおいて、前記第１のラッチ回路（11Ａ）がインバータ素子（ＩＮＶ）と第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）から成り、
　前記インバータ素子（ＩＮＶ）の入力部（ＩＮ）が第２の二入力ＮＯＲ回路（ＮOR２）の一方の入力部（ｉｎ１）に接続され、
　前記インバータ素子（ＩＮＶ）の出力部（ｏut）が第１の二入力ＮＯＲ回路（ＮOR１）の一方の入力部（ｉｎ１）に接続され、前記第１の二入力ＮＯＲ回路（ＮOR１）の他方の入力部（ｉｎ２）が第２の二入力ＮＯＲ回路（ＮOR２）の出力部（ｏut２）に接続され、前記第２の二入力ＮＯＲ回路（ＮOR２）の他方の入力部（ｉｎ２）が第１の二入力ＮＯＲ回路（ＮOR１）の出力部（ｏut１）に接続され、
　前記第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）の相補性の制御信号（IND ，IND ）が前記第２のトランジスタ（Ｔ２）のゲートと第４のトランジスタ（Ｔ４）のゲートとに供給され、
　又は、前記相補性の制御信号（IND ，IND ）が前記第２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点及び第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート接続点にそれぞれ供給され、
　又は、前記相補性の制御信号（IND ，IND ）が前記第２，第５，第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点及び第４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）のゲート接続点にそれぞれ供給されることを特徴とするレベルコンバータ。
　
　【請求項４】　請求項１記載のレベルコンバータにおいて、第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）の各ゲートが入力トランジスタ回路（１１）に個別に接続されることを特徴とするレベルコンバータ。
　
　【請求項５】　請求項１記載のレベルコンバータにおいて、第９，第10のトランジスタ（Ｔ９，Ｔ10）が具備され、
　前記第９のトランジスタ（Ｔ９）のドレインと第２のトランジスタ（Ｔ２）のソースとが接続され、前記第９のトランジスタ（Ｔ９）のゲートが入力トランジスタ回路（１１）に接続され、前記第10のトランジスタ（Ｔ10）のドレインと第４のトランジスタ（Ｔ４）のソースが接続され、前記第10のトランジスタ（Ｔ10）のゲートが入力トランジスタ回路（１１）に接続され、
　前記第９のトランジスタ（Ｔ９）のソースと第10のトランジスタ（Ｔ10）のソースとが電源線（ＧND）に接続されることを特徴とするレベルコンバータ。
　
　【請求項６】　請求項４又は請求項５記載のレベルコンバータにおいて、前記入力トランジスタ回路（１１）が、第１〜第５のインバータ素子（ INV１〜 INV５）と第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）とが接続された第２のラッチ回路（11Ｂ）から成り、
　前記第１，第２のインバータ素子（ INV１， INV２）が直列接続されて第１の二入力ＮＯＲ回路（ＮOR１）の出力部（ｏut１）に接続され、前記第３，第４のインバータ素子（ INV３， INV４）が直列接続されて第２の二入力ＮＯＲ回路（ＮOR２）の出力部（ｏut２）に接続され、
　前記第５のインバータ素子（ INV５）の入力部（ＩＮ）が第２の二入力ＮＯＲ回路（ＮOR２）の一方の入力部（ｉｎ１）に接続され、
　前記第５のインバータ素子（ INV５）の出力部（ｏut）が第１の二入力ＮＯＲ回路（ＮOR１）の一方の入力部（ｉｎ１）に接続され、
　前記第１の二入力ＮＯＲ回路（ＮOR１）の他方の入力部（ｉｎ２）が、第４のインバータ素子（ INV４）の出力部（ｏut）に接続され、前記第２の二入力ＮＯＲ回路（ＮOR２）の他方の入力部（ｉｎ２）が第２のインバータ素子（ INV２）の出力部（ｏut）に接続され、
　前記第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）から出力される相補性の制御信号（IN１，IN１）が前記第５，第６のトランジスタ（Ｔ５，Ｔ６）のゲート又は前記第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のゲートに供給され、前記第２，第４のインバータ素子（ INV２， INV４）から出力される相補性の遅延制御信号（IN２，IN２）が前記第２，第４のトランジスタ（Ｔ２，Ｔ４）のゲート又は前記第９，第10のトランジスタ（Ｔ９，Ｔ10）のゲートに供給されることを特徴とするレベルコンバータ。
　
　【請求項７】　入力トランジスタ回路（１２）と、第１〜第６のトランジスタ（Ｔ１〜Ｔ６）と、第１，第２の負荷素子（Ｒ１，Ｒ２）とを具備し、
　前記入力トランジスタ回路（１２）が第１，第２の電源線（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、かつ、該入力トランジスタ回路（１２）が第２，第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに接続され、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２，第３の電源線（ＧND，ＶDD２）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２，第３の電源線（ＧND，ＶDD２）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第５のトランジスタ（Ｔ５）のソースに接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第６のトランジスタ（Ｔ６）のソースに接続され、
　前記第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯUT２）に接続され、
　前記第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯUT２）に接続され、
　前記第１の負荷素子（Ｒ１）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、
　前記第２の負荷素子（Ｒ２）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続されることを特徴とするレベルコンバータ。
　
　【請求項８】　入力トランジスタ回路（１３）と、第１〜第８のトランジスタ（Ｔ１〜Ｔ８）とを具備し、
　前記入力トランジスタ回路（１３）が第１，第２の電源線（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、かつ、該入力トランジスタ回路（１３）が第２，第４のトランジスタ（Ｔ４）の各ゲートに接続され、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２，第３の電源線（ＧND，ＶDD２）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２，第３の電源線（ＧND，ＶDD２）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第５のトランジスタ（Ｔ５）のソースに接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第６のトランジスタ（Ｔ６）のソースに接続され、
　前記第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯUT２）に接続され、
　前記第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯUT２）に接続され、
　前記第７のトランジスタ（Ｔ７）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、前記第７のトランジスタ（Ｔ７）のゲートが第２の電源線（ＧND）に接続され、
  前記第８のトランジスタ（Ｔ８）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、前記第８のトランジスタ（Ｔ８）のゲートが第２の電源線（ＧND）に接続されることを特徴とするレベルコンバータ。
　
　【請求項９】　請求項７又は請求項８記載のレベルコンバータにおいて、入力信号（Ｓin）を遅延し反転出力する遅延回路（ INV１， INV２）がそれぞれ第６のトランジスタ（Ｔ６）のゲートと第１の出力部（ＯUT１）との間、前記第５のトランジスタ（Ｔ５）のゲートと第２の出力部（ＯUT２）との間に接続されることを特徴とするレベルコンバータ。
　
　【請求項10】　請求項７又は請求項８記載のレベルコンバータにおいて、入力信号（Ｓin）を遅延し反転出力する遅延回路（ INV１， INV２）がそれぞれ第５のトランジスタ（Ｔ５）のゲートと第１の出力部（ＯUT１）との間、前記第６のトランジスタ（Ｔ６）のゲートと第２の出力部（ＯUT２）との間に接続されることを特徴とするレベルコンバータ。
　
　【請求項11】  第１の電圧レベルに基づいて駆動をする第１の回路系（１６）と、前記第１の回路系（１６）の出力信号のレベル変換をするレベル変換回路（１７）と、前記レベル変換された入力信号を第２の電圧レベルに基づいて駆動をする第２の回路系（１８）とを具備し、前記レベル変換回路（１７）が請求項１〜10記載のレベルコンバータから成ることを特徴とする半導体集積回路。
　【請求項12】　第１及び第２の電源線（ＶDD１，ＧND）に接続され、第１の電圧レベルに基づいて駆動をする第１の回路系（１９）と、
　第２及び第３の電源線（ＧND，ＶDD２）に接続され、第２の電圧レベルに基づいて駆動をする第２の回路系（２１）と、
　前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、前記第１の回路系（１９）と前記第２の回路系（２１）の間で入出力信号のレベル変換を行う双方向のレベル変換回路（２０）と、
　前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、第１、第３の電源線（ＶDD１，ＶDD２）の投入順序に基づいて前記双方向性のレベル変換回路（２０）の信号方向を決定する信号制御手段と
を具備する半導体集積回路であって、
　前記双方向のレベル変換回路は、
　前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、前記第１の回路系（１９）からの出力信号を受け取り、前記第１の電圧レベルから前記第２の電圧レベルへとレベル変換して、レベル変換された出力信号を前記第２の回路系（２１）へ供給する出力レベル変換部と、
　前記第１乃至第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、前記第２の回路系（２１）からの入力信号を受け取り、前記第２の電圧レベルから前記第１の電圧レベルへとレベル変換して、レベル変換された入力信号を前記第１の回路系（１９）へ供給する入力レベル変換部と、
を有し、
　前記信号制御手段は、前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路（２０）の信号方向を制御することを特徴とする半導体集積回路。
　
　【請求項13】　請求項１１又は１２記載の半導体集積回路において、前記第１の回路系（１６，１９），第２の回路系（１８，２１），レベル変換回路（１７），双方向性のレベル変換回路（２０）及び信号制御手段（２２）に接続される第１〜第３の電源線（ＶDD１，ＧND，ＶDD２）が半導体チップ内で格子状に配線されることを特徴とする半導体集積回路。」
　
（３）引用刊行物
　当審が通知した取消理由で引用した刊行物１ないし４には、それぞれ以下の事項が記載されている。
　
　刊行物１．特開平４−３４３５２０号公報
　引用刊行物１には、「入力信号回路（３２）と、第１〜第４のトランジスタ（２６，２７，２２，２３）とを具備し、前記入力信号回路（３２）が第１の駆動電源系（ＶＤＤ）と入力部（３１）とに接続され、かつ該入力信号回路（３２）が第２，第４のトランジスタ（２７，２３）の各ゲートに相補性の第１の制御信号（Ｓｂ）と第２の制御信号（Ｓａ）を出力し、前記第１，第２のトランジスタ（２６，２７）が直列接続されて第２の駆動電源系（ＶＬＣ）に接続されかつ、前記第３，第４のトランジスタ（２２，２３）が直列接続されて第２の駆動電源系（ＶＬＣ）に接続され、前記第１のトランジスタ（２６）のゲートが前記第３，第４のトランジスタ（２２，２３）の直列接続点となる第２の出力部（２８）に接続され、前記第３のトランジスタ（２２）のゲートが前記第１，第２のトランジスタ（２６，２７）の直列接続点となる第１の出力部（２９）に接続され、前記入力信号回路（３２）が入力信号（ＳＩＮ）をラッチ出力する第１のラッチ回路（１６，１７，１８）から成り、該第１のラッチ回路（１６，１７，１８）によって遅延された前記第１の制御信号（Ｓｂ）と前記第２の制御信号（Ｓａ）とによって、前記入力部（３１）が遷移する際に、前記第１のトランジスタ（２６）と前記第２のトランジスタ（２７）、前記第３のトランジスタ（２２）と前記第４のトランジスタ（２３）をともにＯＦＦ動作状態とすることを特徴とするレベルシフト回路」の発明（以下、「引用刊行物１記載の発明」という。）が記載されている。
　
　刊行物２．特開平１−２７３４１７号公報
　引用刊行物２には、「駆動信号供給回路（１）と、第１〜第４のトランジスタ（２２，２１，２４，２３）とを具備し、前記駆動信号供給回路（１）が第１の駆動電源系（ＶＳＳ１）と入力部（ＰＩＮ）とに接続され、かつ該駆動信号供給回路（１）が第２，第４のトランジスタ（２１，２３）の各ゲートに相補性の第１の制御信号（Ｐ１２）と第２の制御信号（Ｐ１１）を出力し、前記第１，第２のトランジスタ（２２，２１）が直列接続されて第２の駆動電源系（ＶＳＳ２）に接続されかつ、前記第３，第４のトランジスタ（２４，２３）が直列接続されて第２の駆動電源系（ＶＳＳ２）に接続され、前記第１のトランジスタ（２２）のゲートが前記第３，第４のトランジスタ（２４，２３）の直列接続点となる第２の出力部（ＰＯＵＴ）に接続され、前記第３のトランジスタ（２４）のゲートが前記第１，第２のトランジスタ（２２，２１）の直列接続点となる第１の出力部に接続され、前記駆動信号供給回路（１）が入力信号（ＰＩＮ）をラッチ出力する第１のラッチ回路（１１，１２，１３，１４，１５）から成り、該第１のラッチ回路（１１，１２，１３，１４，１５）によって遅延された前記第１の制御信号（Ｐ１２）と前記第２の制御信号（Ｐ１１）とによって、前記入力部（ＰＩＮ）が遷移する際に、前記第２のトランジスタ（２１）と前記第４のトランジスタ（２３）をともにＯＦＦ動作状態とすることを特徴とするレベルシフト回路」の発明（以下、「引用刊行物２記載の発明」という。）が記載されている。
　
　刊行物３．特開平１−２５６２１３号公報
　引用刊行物３には、第１の電圧レベルに基づいて駆動する第１の回路系（２０Ａ）と、前記第１の回路系（２０Ａ）の出力信号のレベル変換をするレベル変換回路（１０）と、前記レベル変換された入力信号を第２の電圧レベルに基づいて駆動をする第２の回路系（２０Ｂ）とを具備した構成」の発明（以下、「引用刊行物３記載の発明」という。）が記載されている。
　
　刊行物４．特開平４−２１２４５４号公報
　引用刊行物４には、「電源線１２および接地線１１をメッシュ状に形成している」発明（以下、「引用刊行物４記載の発明」という。）が記載されている。
　
（４）対比・判断
（４−１）請求項１に係る発明について、
　本件訂正後の請求項１に係る発明と、引用刊行物１ないし４に記載された発明とを比較すると、本件訂正後の請求項１に係る発明が、第１，第２の負荷素子と、第５，第６のトランジスタとを備え、「第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯUT２）との間に第２の負荷素子（Ｒ２）が接続され、第１のトランジスタ（Ｔ１）のゲートと第２の負荷素子（Ｒ２）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、第６のトランジスタ（Ｔ６）のゲートが第４のトランジスタ（Ｔ４）のゲートに接続され、第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯUT１）との間に第１の負荷素子（Ｒ１）が接続され、第３のトランジスタ（Ｔ３）のゲートと第１の負荷素子（Ｒ１）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、第５のトランジスタ（Ｔ５）のゲートが第２のトランジスタ（Ｔ２）のゲートに接続され、第５，第６のトランジスタ（Ｔ５，Ｔ６）のソースが電源線（ＧND）に接続され、第２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点と、前記第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート接続点とが入力トランジスタ回路（１１）に接続」されていることはいずれの刊行物にも記載されておらず、また示唆する記載も無い点で相違する。
　そして、当該構成を有することにより、明細書記載の効果を奏するものである。
　したがって、本件訂正後の請求項１に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−２）請求項２に係る発明について、
　本件訂正後の請求項２に係る発明と、引用刊行物１ないし４に記載された発明とを比較すると、本件訂正後の請求項２に係る発明が、第５〜第８のトランジスタとを備え、「第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯUT２）との間に第８のトランジスタ（Ｔ８）が接続され、第１のトランジスタ（Ｔ１）と第８のトランジスタ（Ｔ８）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、第６のトランジスタ（Ｔ６）のゲートが第４，第８のトランジスタ（Ｔ４，Ｔ８）のゲートに接続され、第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯUT１）との間に第７のトランジスタ（Ｔ７）が接続され、第３のトランジスタ（Ｔ３）と第７のトランジスタ（Ｔ７）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、第５のトランジスタ（Ｔ５）のゲートが第２，第７のトランジスタ（Ｔ２，Ｔ７）のゲートに接続され、第２，第４，第５及び第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のソースが電源線（ＧND）に接続され、第２，第５及び第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点と、第４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）のゲート接続点とが入力トランジスタ回路（１１）に接続」されていることはいずれの刊行物にも記載されておらず、また示唆する記載も無い点で相違する。
　そして、当該構成を有することにより、明細書記載の効果を奏するものである。
　したがって、本件訂正後の請求項２に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−３）請求項３に係る発明について、
　本件訂正後の請求項３に係る発明は、請求項１または請求項２に係る発明において、さらに第１のラッチ回路を限定したものであるから、（４−１）または（４−２）に記載した理由により、本件訂正後の請求項３に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−４）請求項４に係る発明について、
　本件訂正後の請求項４に係る発明は、請求項１に係る発明において、さらに「第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）の各ゲートが入力トランジスタ回路（１１）に個別に接続されることを特徴」とするものであるから、（４−１）に記載した理由により、本件訂正後の請求項４に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−５）請求項５に係る発明について、
　本件訂正後の請求項５に係る発明は、請求項１に係る発明において、さらに第９，第１０のトランジスタを具備し、「第９のトランジスタ（Ｔ９）のドレインと第２のトランジスタ（Ｔ２）のソースとが接続され、第９のトランジスタ（Ｔ９）のゲートが入力トランジスタ回路（１１）に接続され、第10のトランジスタ（Ｔ10）のドレインと第４のトランジスタ（Ｔ４）のソースが接続され、第10のトランジスタ（Ｔ10）のゲートが入力トランジスタ回路（１１）に接続され、第９のトランジスタ（Ｔ９）のソースと第10のトランジスタ（Ｔ10）のソースとが電源線（ＧND）に接続されることを特徴」とするものであるから、（４−１）に記載した理由により、本件訂正後の請求項５に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−６）請求項６に係る発明について、
　本件訂正後の請求項６に係る発明は、請求項４または請求項５に係る発明において、さらに入力トランジスタ回路を限定したものであるから、（４−４）または（４−５）に記載した理由により、本件訂正後の請求項６に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−７）請求項７に係る発明について、
　本件訂正後の請求項７に係る発明と、引用刊行物１ないし４に記載された発明とを比較すると、本件訂正後の請求項７に係る発明が、第１，第２の負荷素子と、第５，第６のトランジスタとを備え、「第１のトランジスタ（Ｔ１）のゲートが第５のトランジスタ（Ｔ５）のソースに接続され、第３のトランジスタ（Ｔ３）のゲートが第６のトランジスタ（Ｔ６）のソースに接続され、第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯUT２）に接続され、第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯUT２）に接続され、第１の負荷素子（Ｒ１）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、第２の負荷素子（Ｒ２）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続」されていることはいずれの刊行物にも記載されておらず、また示唆する記載も無い点で相違する。
　そして、当該構成を有することにより、明細書記載の効果を奏するものである。
　したがって、本件訂正後の請求項７に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−８）請求項８に係る発明について、
　本件訂正後の請求項８に係る発明と、引用刊行物１ないし４に記載された発明とを比較すると、本件訂正後の請求項８に係る発明が、第５〜第８のトランジスタとを備え、「第１のトランジスタ（Ｔ１）のゲートが第５のトランジスタ（Ｔ５）のソースに接続され、第３のトランジスタ（Ｔ３）のゲートが第６のトランジスタ（Ｔ６）のソースに接続され、第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯUT２）に接続され、第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯUT２）に接続され、第７のトランジスタ（Ｔ７）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、第７のトランジスタ（Ｔ７）のゲートが第２の電源線（ＧND）に接続され、第８のトランジスタ（Ｔ８）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶDD２）との間に接続され、第８のトランジスタ（Ｔ８）のゲートが第２の電源線（ＧND）に接続」されていることはいずれの刊行物にも記載されておらず、また示唆する記載も無い点で相違する。
　そして、当該構成を有することにより、明細書記載の効果を奏するものである。
　したがって、本件訂正後の請求項８に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−９）請求項９に係る発明について、
　本件訂正後の請求項９に係る発明は、請求項７または請求項８に係る発明において、さらに「入力信号（Ｓin）を遅延し反転出力する遅延回路（ INV１， INV２）がそれぞれ第６のトランジスタ（Ｔ６）のゲートと第１の出力部（ＯUT１）との間、第５のトランジスタ（Ｔ５）のゲートと第２の出力部（ＯUT２）との間に接続されることを特徴」とするものであるから、（４−７）または（４−８）に記載した理由により、本件訂正後の請求項９に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−１０）請求項１０に係る発明について、
　本件訂正後の請求項１０に係る発明は、請求項７または請求項８に係る発明において、さらに「入力信号（Ｓin）を遅延し反転出力する遅延回路（ INV１， INV２）がそれぞれ第５のトランジスタ（Ｔ５）のゲートと第１の出力部（ＯUT１）との間、第６のトランジスタ（Ｔ６）のゲートと第２の出力部（ＯUT２）との間に接続されることを特徴」とするものであるから、（４−７）または（４−８）に記載した理由により、本件訂正後の請求項１０に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−１１）請求項１１に係る発明について、
　本件訂正後の請求項１１に係る発明は、請求項１〜請求項１０記載のレベルコンバータから成るレベル変換回路と、第１の回路系、第２の回路系を有する半導体集積回路であって、請求項１〜請求項１０記載のレベルコンバータから成るレベル変換回路に、さらに第１の回路系、第２の回路系を設けたものであるから、（４−１）ないし（４−１０）に記載した理由により、本件訂正後の請求項１１に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
（４−１２）請求項１２に係る発明について
　本件訂正後の請求項１２に係る発明と、引用刊行物１ないし４に記載された発明とを比較すると、本件訂正後の請求項１２に係る発明が、第１ないし第３の電源線（ＶDD１，ＧND，ＶDD２）に接続され、第１、第３の電源線（ＶDD１，ＶDD２）の投入順序に基づいて双方向性のレベル変換回路（２０）の信号方向を決定する信号制御手段を有していることはいずれの刊行物にも記載されておらず、また示唆する記載も無い点で相違する。
　そして、当該構成を有することにより、明細書記載の効果を奏するものである。
　したがって、本件訂正後の請求項１２に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
　また、本件訂正後の請求項１２に係る発明の特許は、特許法第３６条第５項に規定する要件を満たしていない特許出願に対してなされたものとすることはできない。
　
（４−１３）請求項１３に係る発明について、
　本件訂正後の請求項１３に係る発明は、請求項１１または請求項１２に係る発明において、さらに「第１の回路系（１６，１９），第２の回路系（１８，２１），レベル変換回路（１７），双方向性のレベル変換回路（２０）及び信号制御手段（２２）に接続される第１〜第３の電源線（ＶDD１，ＧND，ＶDD２）が半導体チップ内で格子状に配線されることを特徴」とするものであるから、（４−１１）または（４−１２）に記載した理由により、本件訂正後の請求項１３に係る発明は、引用刊行物１ないし４に記載された発明のいずれとも同一でなく、また、当業者が上記引用刊行物１ないし４に記載された発明に基づいて容易に発明をすることができたものでもない。
　
　
（５）むすび
　以上のとおりであるから、上記特許異議の申立ての理由および証拠によっては、本件請求項１〜１３に係る特許を取り消すことはできない。
　また、他に本件請求項１〜１３に係る特許を取り消す理由を発見しない。
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、上記結論のとおり決定する。
【異議決定日】
平成１５年１２月５日（２００３．１２．５）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
レベルコンバータ及び半導体集積回路
（５７）【特許請求の範囲】
　【請求項１】　入力トランジスタ回路（１１）と、第１〜第
６
６
、
　
第１，第２の負荷素子（Ｒ１，Ｒ２）と
　前記入力トランジスタ回路（１１）が第１の駆動電源系（ＶＤＤ１，ＧＮＤ）と入力部（ＩＮ）とに接続され、かつ該入力トランジスタ回路（１１）が第２、第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに相補性の第１の制御信号（ＩＮＤ）と第２の制御信号（ＩＮＤ）を出力し、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２の駆動電源系（ＶＤＤ２，ＧＮＤ）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２の駆動電源系（ＶＤＤ２，ＧＮＤ）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第３，第４のトランジスタ（Ｔ３，Ｔ４）の直列接続点となる第２の出力部（ＯＵＴ２）に接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第１，第２のトランジスタ（Ｔ１，Ｔ２）の直列接続点となる第１の出力部（ＯＵＴ１）に接続され、
　
前記第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯＵＴ２）との間に第２の負荷素子（Ｒ２）が接続され、
　前記第１のトランジスタ（Ｔ１）のゲートと第２の負荷素子（Ｒ２）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、前記第６のトランジスタ（Ｔ６）のゲートが第４のトランジスタ（Ｔ４）のゲートに接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯＵＴ１）との間に第１の負荷素子（Ｒ１）が接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の負荷素子（Ｒ１）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、前記第５のトランジスタ（Ｔ５）のゲートが第２のトランジスタ（Ｔ２）のゲートに接続され、前記第５，第６のトランジスタ（Ｔ５，Ｔ６）のソースが電源線（ＧＮＤ）に接続され、前記第２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点と、前記第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート接続点とが入力トランジスタ回路（１１）に接続され、
　前記入力トランジスタ回路（１１）が入力信号（Ｓｉｎ）をラッチ出力する第１のラッチ回路（１１Ａ）から成り、
　該第１のラッチ回路（１１Ａ）によって遅延された前記第１の制御信号（ＩＮＤ）と前記第２の制御信号（ＩＮＤ）とによって、前記入力部（ＩＮ）が「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタ（Ｔ１）のＯＮ動作状態と前記第２のトランジスタ（Ｔ２）のＯＮ動作状態とをずらし、また、入力部（ＩＮ）が「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタ（Ｔ３）のＯＮ動作状態と前記第４のトランジスタ（Ｔ４）のＯＮ動作状態とをずらすことを特徴とするレベルコンバータ。
　【請求項２】　入力トランジスタ回路（１１）と、第１〜第
８
８
　前記入力トランジスタ回路（１１）が第１の駆動電源系（ＶＤＤ１，ＧＮＤ）と入力部（ＩＮ）とに接続され、かつ該入力トランジスタ回路（１１）が第２、第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに相補性の第１の制御信号（ＩＮＤ）と第２の制御信号（ＩＮＤ）を出力し、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２の駆動電源系（ＶＤＤ２，ＧＮＤ）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２の駆動電源系（ＶＤＤ２，ＧＮＤ）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第３，第４のトランジスタ（Ｔ３，Ｔ４）の直列接続点となる第２の出力部（ＯＵＴ２）に接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第１，第２のトランジスタ（Ｔ１，Ｔ２）の直列接続点となる第１の出力部（ＯＵＴ１）に接続され、
　
前記第１のトランジスタ（Ｔ１）のゲートと第２の出力部（ＯＵＴ２）との間に第８のトランジスタ（Ｔ８）が接続され、
　前記第１のトランジスタ（Ｔ１）と第８のトランジスタ（Ｔ８）との接続点に第６のトランジスタ（Ｔ６）のドレインが接続され、前記第６のトランジスタ（Ｔ６）のゲートが第４，第８のトランジスタ（Ｔ４，Ｔ８）のゲートに接続され、
　前記第３のトランジスタ（Ｔ３）のゲートと第１の出力部（ＯＵＴ１）との間に第７のトランジスタ（Ｔ７）が接続され、
　前記第３のトランジスタ（Ｔ３）と第７のトランジスタ（Ｔ７）との接続点に第５のトランジスタ（Ｔ５）のドレインが接続され、前記第５のトランジスタ（Ｔ５）のゲートが第２，第７のトランジスタ（Ｔ２，Ｔ７）のゲートに接続され、前記第２，第４，第５及び第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のソースが電源線（ＧＮＤ）に接続され、前記第２，第５及び第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点と、前記第４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）のゲート接続点とが入力トランジスタ回路（１１）に接続され、
　前記入力トランジスタ回路（１１）が入力信号（Ｓｉｎ）をラッチ出力する第１のラッチ回路（１１Ａ）から成り、
　該第１のラッチ回路（１１Ａ）によって遅延された前記第１の制御信号（ＩＮＤ）と前記第２の制御信号（ＩＮＤ）とによって、前記入力部（ＩＮ）が「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタ（Ｔ１）のＯＮ動作状態と前記第２のトランジスタ（Ｔ２）のＯＮ動作状態とをずらし、また、入力部（ＩＮ）が「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタ（Ｔ３）のＯＮ動作状態と前記第４のトランジスタ（Ｔ４）のＯＮ動作状態とをずらすことを特徴とするレベルコンバータ。
　【請求項３】　請求項１
又は請求項２
　前記インバータ素子（ＩＮＶ）の入力部（ＩＮ）が第２の二入力ＮＯＲ回路（ＮＯＲ２）の一方の入力部（ｉｎ１）に接続され、
　前記インバータ素子（ＩＮＶ）の出力部（ｏｕｔ）が第１の二入力ＮＯＲ回路（ＮＯＲ１）の一方の入力部（ｉｎ１）に接続され、前記第１の二入力ＮＯＲ回路（ＮＯＲ１）の他方の入力部（ｉｎ２）が第２の二入力ＮＯＲ回路（ＮＯＲ２）の出力部（ｏｕｔ２）に接続され、前記第２の二入力ＮＯＲ回路（ＮＯＲ２）の他方の入力部（ｉｎ２）が第１の二入力ＮＯＲ回路（ＮＯＲ１）の出力部（ｏｕｔ１）に接続され、
　前記第１，第２の二入力ＮＯＲ回路（ＮＯＲ１，ＮＯＲ２）の相補性の制御信号（ＩＮＤ，ＩＮＤ）が前記第２のトランジスタ（Ｔ２）のゲートと第４のトランジスタ（Ｔ４）のゲートとに供給され、
　又は、前記相補性の制御信号（ＩＮＤ，ＩＮＤ）が前記第２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点及び第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート接続点にそれぞれ供給され、
　又は、前記相補性の制御信号（ＩＮＤ，ＩＮＤ）が前記第２，第５，第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点及び第４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）のゲート接続点にそれぞれ供給されることを特徴とするレベルコンバータ。
　【請求項４】　請求項
１
　【請求項５】　請求項
１
　前記第９のトランジスタ（Ｔ９）のドレインと第２のトランジスタ（Ｔ２）のソースとが接続され、前記第９のトランジスタ（Ｔ９）のゲートが入力トランジスタ回路（１１）に接続され、前記第１０のトランジスタ（Ｔ１０）のドレインと第４のトランジスタ（Ｔ４）のソースが接続され、前記第１０のトランジスタ（Ｔ１０）のゲートが入力トランジスタ回路（１１）に接続され、
　前記第９のトランジスタ（Ｔ９）のソースと第１０のトランジスタ（Ｔ１０）のソースとが電源線（ＧＮＤ）に接続されることを特徴とするレベルコンバータ。
　【請求項６】　請求項
４又は請求項５
　前記第１，第２のインバータ素子（ＩＮＶ１，ＩＮＶ２）が直列接続されて第１の二入力ＮＯＲ回路（ＮＯＲ１）の出力部（ｏｕｔ１）に接続され、前記第３，第４のインバータ素子（ＩＮＶ３，ＩＮＶ４）が直列接続されて第２の二入力ＮＯＲ回路（ＮＯＲ２）の出力部（ｏｕｔ２）に接続され、
　前記第５のインバータ素子（ＩＮＶ５）の入力部（ＩＮ）が第２の二入力ＮＯＲ回路（ＮＯＲ２）の一方の入力部（ｉｎ１）に接続され、
　前記第５のインバータ素子（ＩＮＶ５）の出力部（ｏｕｔ）が第１の二入力ＮＯＲ回路（ＮＯＲ１）の一方の入力部（ｉｎ１）に接続され、
　前記第１の二入力ＮＯＲ回路（ＮＯＲ１）の他方の入力部（ｉｎ２）が、第４のインバータ素子（ＩＮＶ４）の出力部（ｏｕｔ）に接続され、前記第２の二入力ＮＯＲ回路（ＮＯＲ２）の他方の入力部（ｉｎ２）が第２のインバータ素子（ＩＮＶ２）の出力部（ｏｕｔ）に接続され、
　前記第１，第２の二入力ＮＯＲ回路（ＮＯＲ１，ＮＯＲ２）から出力される相補性の制御信号（ＩＮ１，ＩＮ１）が前記第５，第６のトランジスタ（Ｔ５，Ｔ６）のゲート又は前記第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のゲートに供給され、前記第２，第４のインバータ素子（ＩＮＶ２，ＩＮＶ４）から出力される相補性の遅延制御信号（ＩＮ２，ＩＮ２）が前記第２，第４のトランジスタ（Ｔ２，Ｔ４）のゲート又は前記第９，第１０のトランジスタ（Ｔ９，Ｔ１０）のゲートに供給されることを特徴とするレベルコンバータ。
　【請求項７】　入力トランジスタ回路（１２）と、第１〜第６のトランジスタ（Ｔ１〜Ｔ６）と、第１，第２の負荷素子（Ｒ１，Ｒ２）とを具備し、
　前記入力トランジスタ回路（１２）が第１，第２の電源線（ＶＤＤ１，ＧＮＤ）と入力部（ＩＮ）とに接続され、かつ、該入力トランジスタ回路（１２）が第２，第４のトランジスタ（Ｔ２，Ｔ４）の各ゲートに接続され、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２，第３の電源線（ＧＮＤ，ＶＤＤ２）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２，第３の電源線（ＧＮＤ，ＶＤＤ２）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第５のトランジスタ（Ｔ５）のソースに接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第６のトランジスタ（Ｔ６）のソースに接続され、
　前記第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯＵＴ２）に接続され、
　前記第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯＵＴ２）に接続され、
　前記第１の負荷素子（Ｒ１）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶＤＤ２）との間に接続され、
　前記第２の負荷素子（Ｒ２）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶＤＤ２）との間に接続されることを特徴とするレベルコンバータ。
　【請求項８】　入力トランジスタ回路（１３）と、第１〜第８のトランジスタ（Ｔ１〜Ｔ８）とを具備し、
　前記入力トランジスタ回路（１３）が第１，第２の電源線（ＶＤＤ１，ＧＮＤ）と入力部（ＩＮ）とに接続され、かつ、該入力トランジスタ回路（１３）が第２，第４のトランジスタ（Ｔ４）の各ゲートに接続され、
　前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接続されて第２，第３の電源線（ＧＮＤ，ＶＤＤ２）に接続され、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が直列接続されて第２，第３の電源線（ＧＮＤ，ＶＤＤ２）に接続され、
　前記第１のトランジスタ（Ｔ１）のゲートが前記第５のトランジスタ（Ｔ５）のソースに接続され、前記第３のトランジスタ（Ｔ３）のゲートが前記第６のトランジスタ（Ｔ６）のソースに接続され、
　前記第５のトランジスタ（Ｔ５）のドレインが第６のトランジスタ（Ｔ６）のゲートに接続されて第３，第４のトランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第２の出力部（ＯＵＴ２）に接続され、
　前記第６のトランジスタ（Ｔ６）のドレインが第５のトランジスタ（Ｔ５）のゲートに接続されて第１，第２のトランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第１の出力部（ＯＵＴ２）に接続され、
　前記第７のトランジスタ（Ｔ７）が第１，第５のトランジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源線（ＶＤＤ２）との間に接続され、前記第７のトランジスタ（Ｔ７）のゲートが第２の電源線（ＧＮＤ）に接続され、
　前記第８のトランジスタ（Ｔ８）が第３，第６のトランジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源線（ＶＤＤ２）との間に接続され、前記第８のトランジスタ（Ｔ８）のゲートが第２の電源線（ＧＮＤ）に接続されることを特徴とするレベルコンバータ。
　【請求項９】　請求項
７又は請求項８
　【請求項１０】　請求項
７又は請求項８
　【請求項１１】　第１の電圧レベルに基づいて駆動をする第１の回路系（１６）と、前記第１の回路系（１６）の出力信号のレベル変換をするレベル変換回路（１７）と、前記レベル変換された入力信号を第２の電圧レベルに基づいて駆動をする第２の回路系（１８）とを具備し、前記レベル変換回路（１７）が請求項１〜
１０
　【請求項１２】　
第１及び第２の電源線（ＶＤＤ１，ＧＮＤ）に接続され、第１の電圧レベルに基づいて駆動をする第１の回路系（１９）と、
　第２及び第３の電源線（ＧＮＤ，ＶＤＤ２）に接続され、第２の電圧レベルに基づいて駆動をする第２の回路系（２１）と、
　前記第１乃至第３の電源線（ＶＤＤ１，ＧＮＤ，ＶＤＤ２）に接続され、前記第１の回路系（１９）と前記第２の回路系（２１）の間で入出力信号のレベル変換を行う双方向のレベル変換回路（２０）と、
　前記第１乃至第３の電源線（ＶＤＤ１，ＧＮＤ，ＶＤＤ２）に接続され、第１、第３の電源線（ＶＤＤ１，ＶＤＤ２）の投入順序に基づいて前記双方向性のレベル変換回路（２０）の信号方向を決定する信号制御手段と
を具備する半導体集積回路であって、
　前記双方向のレベル変換回路は、
　前記第１乃至第３の電源線（ＶＤＤ１，ＧＮＤ，ＶＤＤ２）に接続され、前記第１の回路系（１９）からの出力信号を受け取り、前記第１の電圧レベルから前記第２の電圧レベルへとレベル変換して、レベル変換された出力信号を前記第２の回路系（２１）へ供給する出力レベル変換部と、
　前記第１乃至第３の電源線（ＶＤＤ１，ＧＮＤ，ＶＤＤ２）に接続され、前記第２の回路系（２１）からの入力信号を受け取り、前記第２の電圧レベルから前記第１の電圧レベルへとレベル変換して、レベル変換された入力信号を前記第１の回路系（１９）へ供給する入力レベル変換部と、
を有し、
　前記信号制御手段は、前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路（２０）の信号方向を制御することを特徴とする半導体集積回路。
　【請求項１３】　請求項
１１又は１２
【発明の詳細な説明】
　【０００１】
〔目次〕
産業上の利用分野従来の技術（図６８）
発明が解決しようとする課題（図６９，７０）
課題を解決するための手段（図１〜９）
作用実施例（１）第１の実施例の説明（図１０〜１２）
（２）第２の実施例の説明（図１３〜１６）
（３）第３の実施例の説明（図１７〜１９）
（４）第４の実施例の説明（図２０〜２２）
（５）第５の実施例の説明（図２３〜２５）
（６）第６の実施例の説明（図２６）
（７）第７の実施例の説明（図２７（Ａ））
（８）第８の実施例の説明（図２７（Ｂ））
（９）第９の実施例の説明（図２８（Ａ））
（１０）第１０の実施例の説明（図２８（Ｂ））
（１１）第１１の実施例の説明（図２９〜３１）
（１２）第１２の実施例の説明（図３２）
（１３）第１３の実施例の説明（図３３〜３５）
（１４）第１４の実施例の説明（図３６〜３８）
（１５）第１５の実施例の説明（図３９）
（１６）第１６の実施例の説明（図４０）
（１７）第１７の実施例の説明（図４１〜４３）
（１８）第１８の実施例の説明（図４４）
（１９）第１９の実施例の説明（図４５〜４７）
（２０）第２０の実施例の説明（図４８）
（２１）第２１の実施例の説明（図４９）
（２２）第２２の実施例の説明（図５０）
（２３）第２３の実施例の説明（図５１）
（２４）第２４の実施例の説明（図５２）
（２５）第２５の実施例の説明（図５３（Ａ））
（２６）第２６の実施例の説明（図５３（Ｂ））
（２７）第２７の実施例の説明（図５４（Ａ））
（２８）第２８の実施例の説明（図５４（Ｂ））
（２９）第２９の実施例の説明（図５５（Ａ））
（３０）第３０の実施例の説明（図５５（Ｂ））
（３１）第３１の実施例の説明（図５６，５７）
（３２）第３２の実施例の説明（図５８，５９）
（３３）第３３の実施例の説明（図６０〜６３）
（３４）第３４の実施例の説明（図６４〜６７）
発明の効果【０００２】
　【産業上の利用分野】本発明は、レベルコンバータ及び半導体集積回路に関するものであり、更に詳しく言えば、駆動電源が異なる回路系間で信号レベルを変換するインターフェース回路及びその集積回路の改善に関するものである。近年，超微細加工，高集積化技術の発達に伴い２〜３〔Ｖ〕程度の低電圧で駆動可能な半導体集積回路装置（以下ＩＣという）が開発製造されている。また、現在使用されているマイクロコンピュータを中心とするＣＭＯＳ集積回路は５Ｖ駆動系が中心である。一方、市場では電池から駆動電源を供給する携帯用電子機器の要求があり、ＩＣ単体としても、低消費電力化が必須条件となっている。
　【０００３】しかしながら、５〔Ｖ〕駆動系のＩＣと２〜３〔Ｖ〕駆動系のＩＣとを共存させるめには、入出力電圧のインタフェースの変換を行うレベルコンバータが必要になる。これによれば、例えば、３〔Ｖ〕駆動系のＩＣと５〔Ｖ〕駆動系のＩＣとを用いて、信号処理回路を構成する場合、個々のＩＣをプリント基板に個別に実装しなくてはならず、携帯用電子機器のコンパクト化の妨げとなっている。
　【０００４】また、レベルコンバータは３〔Ｖ〕駆動系の電源線と接地線間に接続されたインバータ素子と、５〔Ｖ〕駆動系の電源線と接地線間に接続された４つのトランジスタとにより、その基本回路が構成される。このため、入力部の信号遷移時に２つのトランジスタ間に貫通電流が流れ、その回路消費電力が多くなったり、出力部の電位，例えば、「Ｈ」（ハイ）レベルから「Ｌ」（ロー）レベルに立ち下がる時間の遅れから回路動作の高速化の妨げとなっている。
　【０００５】さらに、３〔Ｖ〕駆動系の信号処理回路と５〔Ｖ〕駆動系の信号処理回路と、レベルコンバータとを混在させて、同一チップ内に集積化する要求があった場合に、そのレベル変換回路の電源線，接地線の供給端子や信号の入力部，出力部の端子位置を考慮すると、その配置が制限されるという問題がある。そこで、異種電源駆動回路系間に設けられるレベル変換回路の構成を工夫し、また、それを同一チップ内に集積化する場合に、その配置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることができる回路及びその集積回路が望まれている。
　【０００６】
　【従来の技術】図６８〜７０は、従来例に係る説明図である。図６８は従来例に係るレベルコンバータ及び半導体集積回路の説明図であり、図６９は従来例に係る問題点を説明するレベルコンバータの等価回路図及び信号波形図である。また、図７０は従来例に係る問題点を説明するレベルコンバータの配置及び電源配線図である。
　【０００７】例えば、３〔Ｖ〕駆動系の半導体集積回路装置（以下ＩＣという）１と５〔Ｖ〕駆動系のＩＣ２とを用いて信号処理回路を構成する場合、図６８（Ａ）のシステム構成図において、ＩＣ１とＩＣ２との間にレベルコンバータ用ＩＣ３を接続する。なお、レベルコンバータ用ＩＣ３は、３〔Ｖ〕駆動系のＩＣ１で信号処理された信号レベルを５〔Ｖ〕駆動系のＩＣ２で信号処理可能な電位レベルに変換するインターフェース機能を有している。
　【０００８】また、図６８（Ｂ）はレベルコンバータの回路構成図であり、レベルコンバータ用ＩＣ３を構成する１系統の信号変換回路を示している。図６８（Ｂ）において、レベルコンバータは、インバータ素子ＩＮＶと、２個のｐ型電界効果トランジスタ（以下単にトランジスタという）ＴＰ１，ＴＰ２と、２個のｎ型電界効果トランジスタ（以下単にトランジスタという）ＴＮ１，ＴＮ２から成る。
　【０００９】インバータ素子ＩＮＶは、例えば、接地線ＧＮＤ＝０〔Ｖ〕と電源線ＶＤＤ１＝３〔Ｖ〕との間に接続され、また、それが入力部ＩＮとトランジスタＴＮ２のゲートに接続される。また、トランジスタＴＰ１とＴＮ１とが直列接続され、その共通ドレインがトランジスタＴＰ２のゲートに接続されて出力部ＯＵＴ１に接続され、トランジスタＴＰ１のソースが電源線ＶＤＤ２＝５〔Ｖ〕に接続され、トランジスタＴＮ１のソースが接地線ＧＮＤ＝０〔Ｖ〕に接続される。
　【００１０】同様に、トランジスタＴＰ２とＴＮ２とが直列接続され、その共通ドレインがトランジスタＴＰ１のゲートに接続されて出力部ＯＵＴ２に接続され、トランジスタＴＰ２のソースが電源線ＶＤＤ２＝５〔Ｖ〕に接続され、トランジスタＴＮ２のソースが接地線ＧＮＤ＝０〔Ｖ〕に接続される。なお、トランジスタＴＮ１のゲートがインバータ素子ＩＮＶの入力部ＩＮに接続され、トランジスタＴＮ２のゲートがインバータ素子ＩＮＶの出力部に接続される。
　【００１１】当該レベルコンバータの動作は、図６９（Ａ）において、例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１，ＴＰ２がＯＮ動作をし、トランジスタＴＮ２，ＴＰ１がＯＦＦ動作をし、出力部ＯＵＴ１＝「Ｌ」レベル，ＯＵＴ２＝「Ｈ」レベルにする。また、逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ１，ＴＰ２がＯＦＦ動作をし、トランジスタＴＮ２，ＴＰ１がＯＮ動作をし、出力部ＯＵＴ１＝「Ｈ」レベル，ＯＵＴ２＝「Ｌ」レベルにする。
　【００１２】さらに、図６９（Ｂ）において、例えば、入力部ＩＮが「Ｌ」→「Ｈ」レベルなる遷移時には、トランジスタＴＮ１，ＴＰ２がＯＦＦ→ＯＮ動作をし、トランジスタＴＮ２，ＴＰ１がＯＮ→ＯＦＦ動作をし、出力部ＯＵＴ１＝「Ｈ」→「Ｌ」レベル，ＯＵＴ２＝「Ｌ」→「Ｈ」レベルに遷移する。また、逆に、入力部ＩＮが「Ｈ」→「Ｌ」レベルとなる遷移時には、トランジスタＴＮ２，ＴＰ１がＯＦＦ→ＯＮ動作をし、トランジスタＴＮ１，ＴＰ２がＯＮ→ＯＦＦ動作をし、出力部ＯＵＴ１＝「Ｌ」→「Ｈ」レベル，ＯＵＴ２＝「Ｈ」→「Ｌ」レベルに遷移する。これにより、駆動電源系ＶＤＤ１，ＧＮＤで処理された信号レベルを駆動電源系ＶＤＤ２，ＧＮＤで信号処理可能な電位レベルに変換することができる。
　【００１３】
　【発明が解決しようとする課題】ところで、従来例のレベルコンバータ（以下レベル変換回路ともいう）及び半導体集積回路によれば、次のような問題がある。
▲１▼例えば、３〔Ｖ〕駆動系のＩＣ１と５〔Ｖ〕駆動系のＩＣ２とを用いて、信号処理回路を構成する場合、図６８（Ａ）に示すように、ＩＣ１とＩＣ２との間にレベルコンバータ用ＩＣ３を接続しなくてはならない。このため、個々のＩＣ１〜ＩＣ３をプリント基板に個別に実装しなくてはならず、特に、電池駆動電源に依存する携帯用電子機器のコンパクト化の妨げとなったり、デジタル／アナログ処理回路が混在する電子機器のＩＣ実装面積が大きくなる。
　【００１４】▲２▼また、レベルコンバータは図６８（Ｂ）に示すように、例えば、３〔Ｖ〕駆動系の電源線ＶＤＤ１と接地線ＧＮＤ間に接続されたインバータ素子ＩＮＶと、５〔Ｖ〕駆動系の電源線ＶＤＤ２と接地線ＧＮＤ間に接続されたトランジスタＴＰ１，ＴＮ１と、トランジスタＴＰ２，ＴＮ２から成っている。このため、入力部ＩＮの状態遷移時にトランジスタＴＰ１，ＴＮ１やトランジスタＴＰ２，ＴＮ２間に貫通電流が流れ、その回路消費電力が多くなったり、出力部ＯＵＴ１，２の「Ｈ」→「Ｌ」レベルの立ち下がり時間の遅れから回路動作が遅くなる。
　【００１５】すなわち、図６８（Ｃ）の信号波形図において、例えば、出力部ＯＵＴ１が「Ｈ」レベルから「Ｌ」レベルに変化する状態に注目すると、まず、トランジスタＴＰ１がＯＦＦ動作に遷移する場合、それ以前に、トランジスタＴＰ２をＯＮ動作させる必要がある。この際に、トランジスタＴＰ２がＯＮ動作をする条件は、出力部ＯＵＴ１の電圧レベルがトランジスタＴＰ２の閾値電圧Ｖｔｈ以上になることである。
　【００１６】ここで、入力部ＩＮが「Ｌ」→「Ｈ」レベルに変化する状態遷移時の出力部ＯＵＴ１の電圧レベルは、トランジスタＴＰ２，ＴＮ２のＯＮ抵抗の比により決定される。これは、出力部ＯＵＴ１が「Ｈ」→「Ｌ」レベルに遷移する際にトランジスタＴＰ１，ＴＮ１とが共にＯＮ動作をする状態となることから、トランジスタＴＰ２のＯＮ抵抗が出力部ＯＵＴ１を「Ｌ」レベルに下げようとするトランジスタＴＮ１の負荷（トランジスタＴＮ２のＯＮ抵抗値に依存）となるためである。
　【００１７】このため、トランジスタＴＰ２のＯＮ抵抗とトランジスタＴＮ２のＯＮ抵抗との比によっては、出力部ＯＵＴ１の電圧レベルが回路動作スピードに大きく現れてくる。従って、トランジスタＴＰ１やＴＰ２のＯＮ抵抗を大きくするように、トランジスタサイズを小さく設計するが、あまりＯＮ抵抗を大きく設計すると、次段回路を性能良く駆動することができなくなり、その設計サイズに制限が課せられる。
　【００１８】これにより、回路スピードが抑えられたり、トランジスタＴＰ１やＴＰ２が完全にＯＦＦ動作するまでの間に、電源線ＶＤＤ２と接地線ＧＮＤとの間に消費電流が流れる。なお、スピードが抑えられた分だけ、消費電流が多くなる。以上のことは、出力部ＯＵＴ２を「Ｈ」レベルから「Ｌ」レベルに変化させる状態についても言える。
　【００１９】▲３▼さらに、３〔Ｖ〕駆動系の信号処理回路と５〔Ｖ〕駆動系の信号処理回路と、レベルコンバータとを混在させて、同一チップ内に集積化する要求があった場合に、レベルコンバータの配置位置が制限されるという問題がある。すなわち、図７０に示した問題点を説明するレベルコンバータの配置図において、例えば、半導体チップ４にレベル変換回路６を配置する場合、その中央に設けられたセル部分７の入出力部分にレベル変換回路６を配置し、それらの周辺にＩ／Ｏインターフェース回路５を配置する方法が考えられる。これは、レベル変換回路６の電源線ＶＤＤ１，ＶＤＤ２，接地線ＧＮＤの供給端子や信号の入力部，出力部の端子制限を考慮したためである。
　【００２０】しかし、レベル変換回路６に隣接するＩ／Ｏインターフェース回路５との間では、信号配線距離が短くなることから、その信号伝達の高速化を図ることができるが、レベル変換回路６から離れたＩ／Ｏインターフェース回路５との間では、信号配線距離が長くなることから、その信号伝達に遅れを生ずる原因となる。なお、図７０（Ｂ）に示すように、従来例に係るゲートアレイ方式では、例えば、奇数列のセル９に電源線ＶＤＤ１が供給され、偶数列のセル１０に電源線ＶＤＤ２が供給される。このため、従来例に係る電源供給方法では、同じセル列に異種電源を混在させることができず、電源線ＶＤＤ１，ＶＤＤ２及び接地線ＧＮＤの３つを必要とするレベルコンバータを組み込んだ信号処理回路のゲートアレイ化の妨げとなったり、電源配線の引回しを原因として、無駄な電力消費を招く恐れがある。
　【００２１】本発明は、かかる従来例の問題点に鑑み創作されたものであり、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置位置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることが可能となるレベルコンバータ及び半導体集積回路の提供を目的とする。
　【００２２】
　【課題を解決するための手段】本発明の第１のレベルコンバータは、
図１（Ａ）、図１（Ｂ）および図２（Ａ）
６
６
、第１，第２の負荷素子Ｒ１，Ｒ２と
前記第１のトランジスタＴ１のゲートと第２の出力部ＯＵＴ２との間に第２の負荷素子Ｒ２が接続され、前記第１のトランジスタＴ１のゲートと第２の負荷素子Ｒ２との接続点に第６のトランジスタＴ６のドレインが接続され、前記第６のトランジスタＴ６のゲートが第４のトランジスタＴ４のゲートに接続され、前記第３のトランジスタＴ３のゲートと第１の出力部ＯＵＴ１との間に第１の負荷素子Ｒ１が接続され、前記第３のトランジスタＴ３のゲートと第１の負荷素子Ｒ１との接続点に第５のトランジスタＴ５のドレインが接続され、前記第５のトランジスタＴ５のゲートが第２のトランジスタＴ２のゲートに接続され、前記第５，第６のトランジスタＴ５，Ｔ６のソースが電源線ＧＮＤに接続され、前記第２，第５のトランジスタＴ２，Ｔ５のゲート接続点と、前記第４，第６のトランジスタＴ４，Ｔ６のゲート接続点とが入力トランジスタ回路１１に接続され、
　【００２３】また、本発明の第２のレベルコンバータは
、図１（Ａ）、図１（Ｂ）および図２（Ｂ）に示すように、入力トランジスタ回路１１と、第１〜第８のトランジスタＴ１〜Ｔ８を具備し、前記入力トランジスタ回路１１が第１の駆動電源系ＶＤＤ１，ＧＮＤと入力部ＩＮとに接続され、かつ該入力トランジスタ回路１１が第２、第４のトランジスタＴ２，Ｔ４の各ゲートに相補性の第１の制御信号ＩＮＤと第２の制御信号ＩＮＤを出力し、前記第１，第２のトランジスタＴ１，Ｔ２が直列接続されて第２の駆動電源系ＶＤＤ２，ＧＮＤに接続され、かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列接続されて第２の駆動電源系ＶＤＤ２，ＧＮＤに接続され、前記第１のトランジスタＴ１のゲートが前記第３，第４のトランジスタＴ３，Ｔ４の直列接続点となる第２の出力部ＯＵＴ２に接続され、前記第３のトランジスタＴ３のゲートが前記第１，第２のトランジスタＴ１，Ｔ２の直列接続点となる第１の出力部ＯＵＴ１に接続され、前記第１のトランジスタＴ１のゲートと第２の出力部ＯＵＴ２との間に第８のトランジスタＴ８が接続され、前記第１のトランジスタＴ１と第８のトランジスタＴ８との接続点に第６のトランジスタＴ６のドレインが接続され、前記第６のトランジスタＴ６のゲートが第４，第８のトランジスタＴ４，Ｔ８のゲートに接続され、前記第３のトランジスタＴ３のゲートと第１の出力部ＯＵＴ１との間に第７のトランジスタＴ７が接続され、前記第３のトランジスタＴ３と第７のトランジスタＴ７との接続点に第５のトランジスタＴ５のドレインが接続され、前記第５のトランジスタＴ５のゲートが第２，第７のトランジスタＴ２，Ｔ７のゲートに接続され、前記第２，第４，第５及び第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６のソースが電源線ＧＮＤに接続され、前記第２，第５及び第７のトランジスタＴ２，Ｔ５，Ｔ７のゲート接続点と、前記第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲート接続点とが入力トランジスタ回路１１に接続され、前記入力トランジスタ回路１１が入力信号Ｓｉｎをラッチ出力する第１のラッチ回路１１Ａから成り、該第１のラッチ回路１１Ａによって遅延された前記第１の制御信号ＩＮＤと前記第２の制御信号ＩＮＤとによって、前記入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、前記第１のトランジスタＴ１のＯＮ動作状態と前記第２のトランジスタＴ２のＯＮ動作状態とをずらし、また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、前記第３のトランジスタＴ３のＯＮ動作状態と前記第４のトランジスタＴ４のＯＮ動作状態とをずらすことを
　【００２４】さらに、本発明の第３のレベルコンバータ
では、第１または第２のレベルコンバータにおいて、第１のラッチ回路１１Ａが図１（Ｂ）に示すようなインバータ素子ＩＮＶと第１，第２の二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２から成ることを特徴とする。
　【００２５】
その第３のレベルコンバータは、
　【００２６】また、本発明の第４のレベルコンバータは図３（Ａ）に示すように第２，第４，第５，第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６の各ゲートが入力トランジスタ回路１１に個別に接続されることを特徴とする。さらに、本発明の第５のレベルコンバータは、
第１の
　【００２７】また、本発明の第４，第５のレベルコンバータにおいて、前記入力トランジスタ回路１１が、図４（Ａ）に示すように、第１〜第５のインバータ素子ＩＮＶ１〜ＩＮＶ５と第１，第２の二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２とが接続された第２のラッチ回路１１Ｂから成り、前記第１，第２のインバータ素子ＩＮＶ１，ＩＮＶ２が直列接続されて第１の二入力ＮＯＲ回路ＮＯＲ１の出力部ｏｕｔ１に接続され、前記第３，第４のインバータ素子ＩＮＶ３，ＩＮＶ４が直列接続されて第２の二入力ＮＯＲ回路ＮＯＲ２の出力部ｏｕｔ２に接続され、前記第５のインバータ素子ＩＮＶ５の入力部ＩＮが第２の二入力ＮＯＲ回路ＮＯＲ２の一方の入力部ｉｎ１に接続され、前記第５のインバータ素子ＩＮＶ５の出力部ｏｕｔが第１の二入力ＮＯＲ回路ＮＯＲ１の一方の入力部ｉｎ１に接続され、前記第１の二入力ＮＯＲ回路ＮＯＲ１の他方の入力部ｉｎ２が、第４のインバータ素子ＩＮＶ４の出力部ｏｕｔに接続され、前記第２の二入力ＮＯＲ回路ＮＯＲ２の他方の入力部ｉｎ２が第２のインバータ素子ＩＮＶ２の出力部ｏｕｔに接続され、前記第１，第２の二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２から出力される相補性の制御信号ＩＮ１，ＩＮ１が本発明の第４のレベルコンバータの第５，第６のトランジスタＴ５，Ｔ６のゲート又は本発明の第５のレベルコンバータの第２，第４，第５，第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６のゲートに供給され、前記第２，第４のインバータ素子ＩＮＶ２，ＩＮＶ４から出力される相補性の遅延制御信号ＩＮ２，ＩＮ２が本発明の第４のレベルコンバータの第２，第４のトランジスタＴ２，Ｔ４のゲート又は本発明の第５のレベルコンバータの第９，第１０のトランジスタＴ９，Ｔｌ０のゲートに供給されることを特徴とする。
　【００２８】本発明の第６のレベルコンバータは図５（Ａ）に示すように、入力トランジスタ回路１２と、第１〜第６のトランジスタＴ１〜Ｔ６と、第１，第２の負荷素子Ｒ１，Ｒ２とを具備し、前記入力トランジスタ回路１２が第１，第２の電源線ＶＤＤ１，ＧＮＤと入力部ＩＮとに接続され、かつ、該入力トランジスタ回路１２が第２，第４のトランジスタＴ２，Ｔ４の各ゲートに接続され、前記第１，第２のトランジスタＴ１，Ｔ２が直列接続されて第２，第３の電源線ＧＮＤ，ＶＤＤ２に接続され、かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列接続されて第２，第３の電源線ＧＮＤ，ＶＤＤ２に接続され、前記第１のトランジスタＴ１のゲートが前記第５のトランジスタＴ５のソースに接続され、前記第３のトランジスタＴ３のゲートが前記第６のトランジスタＴ６のソースに接続され、前記第５のトランジスタＴ５のドレインが第６のトランジスタＴ６のゲートに接続されて第３，第４のトランジスタＴ３，Ｔ４のドレイン接続点となる第２の出力部ＯＵＴ２に接続され、前記第６のトランジスタＴ６のドレインが第５のトランジスタＴ５のゲートに接続されて第１，第２のトランジスタＴ１，Ｔ２のドレイン接続点となる第１の出力部ＯＵＴ２に接続され、前記第１の負荷素子Ｒ１が第１，第５のトランジスタＴ１，Ｔ５のゲート・ソース接続点と第３の電源線ＶＤＤ２との間に接続され、前記第２の負荷素子Ｒ２が第３，第６のトランジスタＴ３，Ｔ６のゲート・ソース接続点と第３の電源線ＶＤＤ２との間に接続されることを特徴とする。
　【００２９】また、本発明の第７のレベルコンバータは図５（Ｂ）に示すように、入力トランジスタ回路１３と、第１〜第８のトランジスタＴ１〜Ｔ８とを具備し、前記入力トランジスタ回路１３が第１，第２の電源線ＶＤＤ１，ＧＮＤと入力部ＩＮとに接続され、かつ、該入力トランジスタ回路１３が第２，第４のトランジスタＴ４の各ゲートに接続され、前記第１，第２のトランジスタＴ１，Ｔ２が直列接続されて第２，第３の電源線ＧＮＤ，ＶＤＤ２に接続され、かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列接続されて第２，第３の電源線ＧＮＤ，ＶＤＤ２に接続され、前記第１のトランジスタＴ１のゲートが前記第５のトランジスタＴ５のソースに接続され、前記第３のトランジスタＴ３のゲートが前記第６のトランジスタＴ６のソースに接続され、前記第５のトランジスタＴ５のドレインが第６のトランジスタＴ６のゲートに接続されて第３，第４のトランジスタＴ３，Ｔ４のドレイン接続点となる第２の出力部ＯＵＴ２に接続され、前記第６のトランジスタＴ６のドレインが第５のトランジスタＴ５のゲートに接続されて第１，第２のトランジスタＴ１，Ｔ２のドレイン接続点となる第１の出力部ＯＵＴ２に接続され、前記第７のトランジスタＴ７が第１，第５のトランジスタＴ１，Ｔ５のゲート・ソース接続点と第３の電源線ＶＤＤ２との間に接続され、前記第７のトランジスタＴ７のゲートが第２の電源線ＧＮＤに接続され、前記第８のトランジスタＴ８が第３，第６のトランジスタＴ３，Ｔ６のゲート・ソース接続点と第３の電源線ＶＤＤ２との間に接続され、前記第８のトランジスタＴ８のゲートが第２の電源線ＧＮＤに接続されることを特徴とする。
　【００３０】なお、本発明の第８のレベルコンバータは、第６，第７のレベルコンバータにおいて、図６（Ａ）に示すように、
入力信号Ｓｉｎを遅延し反転出力する遅延回路ＩＮＶ１，ＩＮＶ２がそれぞれ第６のトランジスタＴ６のゲートと第１の出力部ＯＵＴ１との間、前記第５のトランジスタＴ５のゲートと第２の出力部ＯＵＴ２との間に接続されることを特徴とする。
　【００３１】さらに、本発明の第９のレベルコンバータは、
第６，第７のレベルコンバータにおいて、図６（Ｂ）に示すように、入力信号Ｓｉｎを遅延し反転出力する遅延回路ＩＮＶ１，ＩＮＶ２がそれぞれ第５のトランジスタＴ５のゲートと第１の出力部ＯＵＴ１との間、前記第６のトランジスタＴ６のゲートと第２の出力部ＯＵＴ２との間に接続されることを特徴とする。
　【００３２】
また、本発明の第１の半導体集積回路は、図９（Ａ）に示すように、第１の電圧レベルに基づいて駆動をする第１の回路系１６と、前記第１の回路系１６の出力信号のレベル変換をするレベル変換回路１７と、前記レベル変換された入力信号を第２の電圧レベルに基づいて駆動をする第２の回路系１８とを具備し、前記レベル変換回路１７が第１〜９のレベルコンバータから成ることを特徴とする。
　【００３３】
さらに、本発明の第２の半導体集積回路は、図９（Ｂ）及び図６０〜図６２に示すように、第１及び第２の電源線ＶＤＤ１，ＧＮＤに接続され、第１の電圧レベルに基づいて駆動をする第１の回路系１９と、第２及び第３の電源線ＧＮＤ，ＶＤＤ２に接続され、第２の電圧レベルに基づいて駆動をする第２の回路系２１と、前記第１乃至第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２に接続され、前記第１の回路系１９と前記第２の回路系２１の間で入出力信号のレベル変換を行う双方向のレベル変換回路２０と、前記第１乃至第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２に接続され、第１、第３の電源線ＶＤＤ１，ＶＤＤ２の投入順序に基づいて前記双方向のレベル変換回路２０の信号方向を決定する信号制御手段とを具備する半導体集積回路であって、前記双方向のレベル変換回路は、前記第１乃至第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２に接続され、前記第１の回路系１９からの出力信号を受け取り、前記第１の電圧レベルから前記第２の電圧レベルヘとレベル変換して、レベル変換された出力信号を前記第２の回路系２１へ供給する出力レベル変換部と、前記第１乃至第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２に接続され、前記第２の回路系２１からの入力信号を受け取り、前記第２の電圧レベルから前記第１の電圧レベルヘとレベル変換して、レベル変換された入力信号を前記第１の回路系１９へ供給する入力レベル変換部と、を有し、前記信号制御手段は、前記第１及び第３の電源線のレベルを監視し、前記第１及び第３の電源線のどちらの電源線のレベルが先に所定レベルよりも高くなったかを検出して検出結果に応じた制御信号を生成し、前記制御信号に従って前記出力レベル変換部及び前記入力レベル変換部を動作状態又は非動作状態に相補的に設定することにより、前記双方向性のレベル変換回路２０の信号方向を制御することを特徴とする。
　【００３４】
また、本発明の第１又は第２の半導体集積回路において、前記第１の回路系１６，１９，第２の回路系１８，２１，レベル変換回路１７，双方向性のレベル変換回路２０及び信号制御手段２２に接続される第１〜第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２が半導体チップ内で格子状に配線されることを特徴とする。
　【００３５】
　【００３６】
　【００３７】
　【００３８】
　【００３９】
　【００４０】
　【作用】本発明の第１のレベルコンバータによれば、図１（Ａ）に示すように、入力トランジスタ回路１１及び第１〜第４のトランジスタＴ１〜Ｔ４が具備され、該入力トランジスタ回路１１が入力信号Ｓｉｎをラッチ出力する第１のラッチ回路１１Ａから成る。
　【００４１】例えば、図１（Ｂ）に示すようなインバータ素子ＩＮＶ，第１，第２の二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２を設けた第１のラッチ回路１１Ａから相補性の制御信号ＩＮＤ，ＩＮＤ（上線を省略する）が第２のトランジスタＴ２のゲートと第４のトランジスタＴ４のゲートとに供給される。すなわち、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、第１のラッチ回路１１Ａから第２のトランジスタＴ２のゲートに、電位「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、電位「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給される。このため、第１のトランジスタＴ１のＯＮ動作状態と第２のトランジスタＴ２のＯＮ動作状態とをずらすことができる。
　【００４２】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、第１のラッチ回路１１Ａから第２のトランジスタＴ２のゲートに、電位「Ｌ」から「Ｈ」レベルに遷移する非反転制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤ（上線を省略する）が供給される。
　【００４３】このため、入力部ＩＮが「Ｌ」から「Ｈ」レベルに変化する際にも、第３のトランジスタＴ３のＯＮ動作状態と第４のトランジスタＴ４のＯＮ動作状態とをずらすことができる。これにより、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ることが可能となる。
　【００４４】また、本発明の第２のレベルコンバータによれば、図２（Ａ）に示すように第１のレベルコンバータに、第１，第２の負荷素子Ｒ１，Ｒ２及び第５，第６のトランジスタＴ５，Ｔ６が具備され、第１のラッチ回路１１Ａから第２，第５のトランジスタＴ２，Ｔ５のゲート接続点及び第４，第６のトランジスタＴ４，Ｔ６のゲート接続点に相補性の制御信号ＩＮＤ，ＩＮＤ（上線を省略する）がそれぞれ供給される。
　【００４５】このため、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際には、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００４６】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、第１のラッチ回路１１Ａから第２，第５のトランジスタＴ２，Ｔ５のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４，第６のトランジスタＴ４，Ｔ６のゲートに、「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給される。このため、第２のトランジスタＴ２のＯＮからＯＦＦ動作に次いで第２のトランジスタＴ２を早くＯＦＦからＯＮ動作に遷移させることができ、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００４７】これは、第１のトランジスタＴ１のゲート電圧がトランジスタＴ３のＯＮ抵抗Ｒｐと負荷素子Ｒ２との合成抵抗に対するトランジスタＴ６のＯＮ抵抗Ｒｎの比（Ｒｐ＋Ｒ２）／Ｒｎによりスイッチング速度が決定されるためである。なお、第４のトランジスタＴ４のＯＮからＯＦＦ動作に次いで第３のトランジスタＴ３を早くＯＦＦからＯＮ動作に遷移させることができ、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００４８】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際には、第１のラッチ回路１１Ａから第２，第５のトランジスタＴ２，Ｔ５のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４，第６のトランジスタＴ４，Ｔ６のゲートに、「Ｈ」から「Ｌ」レベルに遷移する制御信号が供給される。
　【００４９】このため、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際にも、第４のトランジスタＴ４のＯＦＦ動作に次いで第３のトランジスタＴ３を早くＯＮ動作に遷移させることができ、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。これは、第３のトランジスタＴ３のゲート電圧がトランジスタＴ１のＯＮ抵抗と負荷素子Ｒ１との合成抵抗に対するトランジスタＴ５のＯＮ抵抗の比（Ｒｐ＋Ｒ１）／Ｒｎによりスイッチング速度が決定されるためである。
　【００５０】なお、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、第２のトランジスタＴ２のＯＦＦからＯＮ動作に次いで第１のトランジスタＴ１を早くＯＮからＯＦＦ動作に遷移させることができ、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることが可能となる。これにより、従来例のような第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１のレベルコンバータに比べて回路動作の高速化を図ることが可能となる。
　【００５１】さらに、本発明の第３のレベルコンバータによれば、図２（Ｂ）に示すように第５〜第８のトランジスタＴ５〜Ｔ８が具備され、第２のレベルコンバータの負荷素子Ｒ１，Ｒ２に代わり、第７，第８のトランジスタＴ７，Ｔ８が接続され、第２，第５，第７のトランジスタＴ２，Ｔ５，Ｔ７のゲート接続点及び第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲート接続点に相補性の制御信号ＩＮＤ，ＩＮＤがそれぞれ供給される。
　【００５２】このため、第２のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００５３】これにより、第２のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。
　【００５４】また、本発明の第４のレベルコンバータによれば、図３（Ａ）に示すような第２，第４，第５，第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６の各ゲートが、入力トランジスタ回路１１を構成する図４（Ａ）に示すような第２のラッチ回路１１Ｂに個別に接続される。例えば、第２のラッチ回路１１Ｂの第１の二入力ＮＯＲ回路ＮＯＲ１から第５のトランジスタＴ５のゲートに非反転制御信号ＩＮ１が出力され、第２のインバータ素子ＩＮＶ２から第２のトランジスタＴ２のゲートに非反転遅延信号ＩＮ１が出力される。また、第２の二入力ＮＯＲ回路ＮＯＲ２から第６のトランジスタＴ６のゲートに反転制御信号ＩＮ１（上線を省略する）が出力され、第４のインバータ素子ＩＮＶ４から第４のトランジスタＴ４のゲートに反転遅延信号ＩＮ２（上線を省略する）が出力される。
　【００５５】このため、第２，第３のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００５６】これにより、第２，第３のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２，第３のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。
　【００５７】さらに、本発明の第５のレベルコンバータによれば、第２のレベルコンバータに、図３（Ｂ）に示すような第９，第１０のトランジスタＴ９，Ｔ１０が接続され、そのゲートが図４（Ａ）に示すような第２のラッチ回路１１Ｂに個別に接続される。例えば、第２のラッチ回路１１Ｂの第１の二入力ＮＯＲ回路ＮＯＲ１から第２，第５のトランジスタＴ２，Ｔ５のゲート接続点に非反転制御信号ＩＮ１が出力され、第２のインバータ素子ＩＮＶ２から第９のトランジスタＴ９のゲートに非反転遅延信号ＩＮ１が出力される。また、第２の二入力ＮＯＲ回路ＮＯＲ２から第４，第６のトランジスタＴ４，Ｔ６のゲートに反転制御信号ＩＮ１（上線を省略する）が出力され、第４のインバータ素子ＩＮＶ４から第１０のトランジスタＴ１０のゲートに反転遅延信号ＩＮ２（上線を省略する）が出力される。
　【００５８】このため、第２〜第４のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【００５９】これにより、第２〜第４のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２〜第４のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。
　【００６０】なお、本発明の第１〜第５のレベルコンバータは、第２の電源線ＧＮＤの電位レベルを基準にして、第１，第３の電源線ＶＤＤ１，ＶＤＤ２が高電位電源に接続されるが、図４（Ｂ）に示すように、第２の電源線ＧＮＤの電位レベルを基準にして、第１，第３の電源線ＶＤＤ１，ＶＤＤ２を低電位電源に接続するトランジスタ回路を構成した場合にも、同様に、電源線ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。
　【００６１】これにより、第１〜第５のレベルコンバータと同様に、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１〜第５のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。さらに、本発明の第６のレベルコンバータによれば、図５（Ａ）に示すように、入力トランジスタ回路１２と、第１〜第６のトランジスタＴ１〜Ｔ６と、第１，第２の負荷素子Ｒ１，Ｒ２とを具備し、入力トランジスタ回路１２がインバータ素子又は、図１（Ｂ）に示すような本発明の第１〜第３のレベルコンバータで採用する第１のラッチ回路１１Ａから成る。
　【００６２】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、入力トランジスタ回路１２から第２のトランジスタＴ２のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給される。これにより、第２，第３，第５のトランジスタＴ２，Ｔ３，Ｔ５がＯＮ→ＯＦＦ動作に遷移し、第１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルは抵抗Ｒ１と第４のトランジスタＴ４のＯＮ抵抗の比で決まる。すなわち、第５のトランジスタＴ５がＯＦＦ動作をし、第１のトランジスタＴ１のゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定され、第６のトランジスタＴ６をＯＮ動作させ、抵抗Ｒ２により「Ｈ」レベルが出力部ＯＵＴ１に伝達され、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移する。
　【００６３】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、入力トランジスタ回路１２から第２のトランジスタＴ２のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号が供給される。これにより、第２，第３，第５のトランジスタＴ２，Ｔ３，Ｔ５がＯＦＦ→ＯＮ動作に遷移し、第１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルは抵抗Ｒ２と第２のトランジスタＴ２のＯＮ抵抗の比で決まる。
　【００６４】すなわち、第６のトランジスタＴ６がＯＮ→ＯＦＦ動作に遷移し、第３のトランジスタＴ３のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定され、第５のトランジスタＴ５をＯＮ動作させ、抵抗Ｒ１により「Ｈ」レベルが出力部ＯＵＴ２に伝達され、該出力部ＯＵＴ２が高速に「Ｌ」から「Ｈ」レベルに遷移する。これにより、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１〜第５のレベルコンバータに比べて回路動作の高速化を図ることが可能となる。
　【００６５】また、本発明の第７のレベルコンバータによれば、図５（Ｂ）に示すように、入力トランジスタ回路１３と、第１〜第８のトランジスタＴ１〜Ｔ８とを具備し、第７，第８のトランジスタＴ７，Ｔ８が第６のレベルコンバータの負荷素子Ｒ１，Ｒ２の接続位置に置き換えられる。このため、第７，第８のトランジスタＴ７，Ｔ８のノーマリＯＮ抵抗により第６のレベルコンバータの負荷素子Ｒ１，Ｒ２の機能を肩代わりすることができ、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【００６６】これにより、第６のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。また、本発明の第８のレベルコンバータによれば、図６（Ａ）に示すように、奇数個の第１，第２のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、奇数個の第１のインバータ素子ＩＮＶ１が第５のトランジスタＴ５のゲートと第２の出力部ＯＵＴ２との間に接続され、奇数個の第２のインバータ素子ＩＮＶ２が第６のトランジスタＴ６のゲートと第１の出力部ＯＵＴ１との間に接続される。
　【００６７】このため、第２の出力部ＯＵＴ２の電位レベルの遅延信号を第５のトランジスタＴ５のゲートに供給することができ、また、第１の出力部ＯＵＴ１の電位レベルの遅延信号を第６のトランジスタＴ６のゲートに供給することができ、第６，第７のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【００６８】これにより、第６，第７のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。さらに、本発明の第９のレベルコンバータによれば、図６（Ｂ）に示すように、偶数個の第１，第２のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、直列接続された第１のインバータ素子列が第５のトランジスタＴ５のゲートと第１の出力部ＯＵＴ１との間に接続され、直列接続された第２のインバータ素子列が第６のトランジスタＴ６のゲートと第２の出力部ＯＵＴ２との間に接続される。
　【００６９】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、第２のトランジスタＴ２のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信号が供給される。これにより、第２，第３，第５のトランジスタＴ２，Ｔ３，Ｔ５がＯＮ→ＯＦＦ動作に遷移し、第１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルは抵抗Ｒ１と第４のトランジスタＴ４のＯＮ抵抗の比で決まる。
　【００７０】すなわち、第１のインバータ素子列のディレイ時間を経て第５のトランジスタＴ５がＯＦＦ動作をし、第１のトランジスタＴ１のゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定され、第６のトランジスタＴ６をＯＮ動作させ、抵抗Ｒ２により「Ｈ」レベルが出力部ＯＵＴ１に伝達される。このとき、第４のトランジスタＴ４→出力部ＯＵＴ２→第１のトランジスタＴ１→出力部ＯＵＴ１→第１のインバータ素子列→第５のトランジスタＴ５→抵抗Ｒ１→第１のトランジスタＴ１を循環する第１の信号伝達経路と、第４のトランジスタＴ４→出力部ＯＵＴ２→第２のインバータ素子列→第６のトランジスタＴ６→抵抗Ｒ２→出力部ＯＵＴ１を循環する第２の信号伝達径路が構成される。
　【００７１】このため、第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」から「Ｈ」レベルに高速に遷移させることができ、該第１の信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、又は継続して状態遷移させることが可能となり、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移する。逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、入力トランジスタ回路１２から第２のトランジスタＴ２のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤが供給され、また、第４のトランジスタＴ４のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号が供給される。
　【００７２】これにより、第２，第３，第５のトランジスタＴ２，Ｔ３，Ｔ５がＯＦＦ→ＯＮ動作に遷移し、第１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルは抵抗Ｒ２と第２のトランジスタＴ２のＯＮ抵抗の比で決まるすなわち、第６のトランジスタＴ６が第２のインバータ素子列のディレイ時間を経てＯＮ→ＯＦＦ動作に遷移し、第３のトランジスタＴ３のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定され、第５のトランジスタＴ５をＯＮ動作させ、抵抗Ｒ１により「Ｈ」レベルが出力部ＯＵＴ２に伝達される。
　【００７３】このとき、第２のトランジスタＴ２→出力部ＯＵＴ１→第３のトランジスタＴ３→出力部ＯＵＴ２→第２のインバータ素子列→第６のトランジスタＴ６→抵抗Ｒ２→第３のトランジスタＴ３を循環する第１の信号伝達経路と、第２のトランジスタＴ２→出力部ＯＵＴ１→第１のインバータ素子列→第５のトランジスタＴ５→抵抗Ｒ１→出力部ＯＵＴ２を循環する第２の信号伝達径路が構成される。
　【００７４】このため、第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」から「Ｈ」レベルに高速に遷移させることができ、該第１の信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、又は継続して状態遷移させることが可能となり、出力部ＯＵＴ２が高速に「Ｌ」から「Ｈ」レベルに遷移する。これにより、第６〜第８のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化を図ること、及び、回路動作の高速化を図ることが可能となる。
　【００７５】本発明の第１０のレベルコンバータによれば、図７（Ａ）に示すように、第３，第４の負荷素子Ｒ３，Ｒ４と、第１，第２の静電容量Ｃ１，Ｃ２とが具備される。このため、第２の出力部ＯＵＴ２の電位レベルを第４の負荷素子Ｒ４と第２の静電容量Ｃ２により遅延したゲート制御信号を第５のトランジスタＴ５のゲートに供給することができ、また、第１の出力部ＯＵＴ１の電位レベルを第３の負荷素子Ｒ３と第１の静電容量Ｃ１により遅延したゲート制御信号を第６のトランジスタＴ６のゲートに供給することができ、第６〜第９のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【００７６】これにより、第６〜第９のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。本発明の第１１のレベルコンバータによれば、図７（Ｂ）に示すように、第１，第２のインバータ素子ＩＮＶ１，ＩＮＶ２又は第１，第２のインバータ素子列の前段に積分回路ＣＲ１，ＣＲ２が接続される。
　【００７７】このため、第２の出力部ＯＵＴ２の電位レベルを積分回路ＣＲ２と第２のインバータ素子列とにより遅延したゲート制御信号を第５のトランジスタＴ５のゲートに供給することができ、また、第１の出力部ＯＵＴ１の電位レベルを積分回路ＣＲ１と第１のインバータ素子列とにより遅延したゲート制御信号を第６のトランジスタＴ６のゲートに供給することができ、第６〜第１０のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【００７８】これにより、第６〜第１０のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。なお、本発明の第６〜第１１のレベルコンバータは、第２の電源線ＧＮＤの電位レベルを基準にして、第１，第３の電源線ＶＤＤ１，ＶＤＤ２が高電位電源に接続されるが、図８（Ｂ）に示すように、第２の電源線ＧＮＤの電位レベルを基準にして、第１，第３の電源線ＶＤＤ１，ＶＤＤ２を低電位電源に接続するトランジスタ回路を構成した場合にも、同様に、電源線ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無くすことが可能となる。
　【００７９】これにより、第１〜第１１のレベルコンバータにおいて、従来例のように第１，第３のトランジスタＴ１，Ｔ３のＯＮ抵抗を大きくする必要が無くなり、それらのｐ型電界効果トランジスタサイズを他のｎ型電界効果トランジスタのサイズと同等に設計することができ、レベルコンバータを含めた各種信号処理回路のゲートアレイ（ＣＭＯＳ集積回路）化に寄与するところが大きい。
　【００８０】また、本発明の第１２のレベルコンバータによれば、図８（Ａ）に示すように、パルス発生回路１４及び信号出力回路１５が具備され、該パルス発生回路１４が第１の駆動電源系と入力部ＩＮとに接続され、信号出力回路１５が第２の駆動電源系に接続される。例えば、第１の駆動電源系で処理された入力信号Ｓｉｎがパルス発生回路１４に供給されると、該入力信号Ｓｉｎに基づいてワンショットパルス信号が発生され、ワンショットパルス信号に基づいてレベル変換された第２の駆動電源系用の出力信号が信号出力回路１５からラッチ出力される。
　【００８１】このため、第１の駆動電源系と第２の駆動電源系との電圧切り換えをワンショットパルス信号に基づいて瞬間的に行うことができ、電流消費を伴うカレントミラー回路を主要部とするレベルコンバータに比較して、回路消費電力の低減化を図ることが可能となる。さらに、本発明の第１の半導体集積回路によれば、図９（Ａ）に示すように、第１の回路系１６，レベル変換回路１７及び第２の回路系１８が具備され、該レベル変換回路１７が本発明の第１〜第１２のレベルコンバータから成り、例えば、第１，第２の回路系１６，１８及びレベル変換回路１７が同一の半導体チップ内に設けられる。
　【００８２】このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路を用いて複合集積回路，例えば、デジタル／アナログ処理回路を構成する場合に、本発明の第１〜第１２のレベルコンバータをレベル変換回路１７に適用することにより、低消費電力化及び信号動作の高速化に寄与され、従来例のように個々のＩＣをプリント基板に個別に実装する必要が無くなる。
　【００８３】これにより、電子機器のＩＣ実装面積を小さく抑えることが可能となる。また、電池駆動電源に依存する携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第２の半導体集積回路によれば、第１の回路系１６及びレベル変換回路１７が同一の半導体チップ内に設けられる。
　【００８４】このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路とを共存させる場合に、低電圧駆動系の集積回路の入出カインターフェース部分に、本発明の第１〜第１２のレベルコンバータを適用することにより、低消費電力化及び信号動作の高速化に寄与され、従来例に比べＩＣの単位面積当たりの実装個数を示す実装率を改善することが可能となる。
　【００８５】これにより、第１の半導体集積回路と同様に、電子機器のＩＣ実装面積を小さく抑えることが可能となり、携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第３の半導体集積回路によれば、レベル変換回路１７及び第２の回路系１８が同一の半導体チップ内に設けられる。
　【００８６】このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路とを共存させる場合に、高電圧駆動系の集積回路の入出力インターフェース部分に、本発明の第１〜第１２のレベルコンバータを適用することにより、第２の半導体集積回路と同様に、低消費電力化及び信号動作の高速化に寄与され、ＩＣの実装効率を改善することが可能となる。
　【００８７】これにより、第１，第２の半導体集積回路と同様に、電子機器のＩＣ実装面積を小さく抑えることが可能となり、携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第４の半導体集積回路によれば、図９（Ｂ）に示すように、第１の回路系１９又は第２の回路系２１に双方向性のレベル変換回路２０と、信号制御手段２２が具備され、例えば、第１の回路系１９又は第２の回路系２１の入出力部分毎に双方向性のレベル変換回路２０が設けられ、それらが同一の半導体チップ内に設けられる。
　【００８８】このため、第１，第３の電源線ＶＤＤ１，ＶＤＤ２の投入順序に基づいて信号制御手段２２ではレベルコンバータの動作方向を決定する制御信号ＣＴＬが発生され、その信号ＣＴＬを各双方向性のレベル変換回路２０に出力することができる。例えば、図９（Ｃ）において、第１の電源線ＶＤＤ１の投入が先で第２の電源線ＶＤＤ２の投入が後の場合には、出力レベル変換部２０Ａに非反転制御信号ＣＴＬ＝「Ｈ」レベルが供給され、入力レベル変換部２０Ｂに反転制御信号ＣＴＬ＝「Ｌ」レベルが供給される。これにより、出力レベル変換部２０Ａが動作状態にされ、入力レベル変換部２０Ｂが非動作状態にされ、当該半導体集積回路の出力方向を自動決定することが可能となる。
　【００８９】逆に、第２の電源線ＶＤＤ２の投入が先で第１の電源線ＶＤＤ１の投入が後の場合には、出力レベル変換部２０Ａに非反転制御信号ＣＴＬ＝「Ｌ」レベルが供給され、入力レベル変換部２０Ｂに反転制御信号ＣＴＬ＝「Ｈ」レベルが供給される。これにより、出力レベル変換部２０Ａが非動作状態にされ、入力レベル変換部２０Ｂが動作状態にされ、当該半導体集積回路の入力方向を自動決定することが可能となる。
　【００９０】このことから、ワンチップマイクロコンピュータ等の入出力部の端子数を極力削減することが可能となる。また、本発明の第５の半導体集積回路によれば、第１〜４の半導体集積回路において、第１〜第３の電源線ＶＤＤ１，ＧＮＤ，ＶＤＤ２が半導体チップ内で格子状に配線される。
　【００９１】このため、従来例のようにセル列によって低電圧と高電圧とを分離することなく、例えば、チップ上の電源配線を縦・横方向から各々のセル列に供給することにより、必要に応じて縦・横方向から各セルに電源を供給することができる。このことから、同一セル内に低・高電圧を混在させること及び無駄な電力消費の削減化を図ることが可能となり、電源線ＶＤＤ１，ＶＤＤ２，接地線ＧＮＤ等の供給端子や信号の入出力部を有するレベル変換回路６の配置に自由度を持たせることが可能となる。
　【００９２】これにより、第１の回路系１６，１９，第２の回路系１８，２１，レベル変換回路１７，双方向性のレベル変換回路２０及び信号制御手段２２を、同一チップ内に混在させたＣＭＯＳ集積回路（ゲートアレイ）を構成することが可能となる。また、従来例に比べて入出力信号の迂回配線を低減することができ、回路動作の高速化に寄与する。
　【００９３】
　【実施例】次に、図を参照しながら本発明の各実施例について説明をする。図１０〜６７は、本発明の実施例に係るレベルコンバータ及び半導体集積回路を説明する図である。
（１）第１の実施例の説明図１０は、本発明の第１の実施例に係るレベルコンバータの構成図及び動作波形図であり、図１１はその動作（定常時）を説明する等価回路図であり、図１２はその動作（遷移時）の等価回路図をそれぞれ示している。
　【００９４】本発明の第１のレベルコンバータは、図１０（Ａ）において、入力ラッチ回路１１Ａと、４つのトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２から成る。すなわち、入力ラッチ回路（第１のラッチ回路）１１Ａは入力トランジスタ回路１１の一例であり、第１の駆動電源系となる電源線ＶＤＤ１（駆動電圧ＶＤ１＝３〔Ｖ〕程度），接地線ＧＮＤ（０〔Ｖ〕）との間に接続される。
　【００９５】入力ラッチ回路１１Ａは、インバータ素子ＩＮＶと二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２から成る。インバータ素子ＩＮＶの入力部ＩＮは二入力ＮＯＲ回路ＮＯＲ２の一方の入力部ｉｎ１に接続され、その出力部ｏｕｔは二入力ＮＯＲ回路ＮＯＲ１の一方の入力部ｉｎ１に接続される。また、二入力ＮＯＲ回路ＮＯＲ１の他方の入力部ｉｎ２が二入力ＮＯＲ回路ＮＯＲ２の出力部ｏｕｔ２に接続され、二入力ＮＯＲ回路ＮＯＲ２の他方の入力部ｉｎ２が二入力ＮＯＲ回路ＮＯＲ１の出力部ｏｕｔ１に接続される。これにより、入力ラッチ回路１１Ａにより、入力信号Ｓｉｎがラッチされ、その二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２からトランジスタＴＮ１のゲートとトランジスタＴＮ２のゲートとに相補性の出力制御信号ＩＮＤ，ＩＮＤ（上線を省略する）がそれぞれ供給される。
　【００９６】ここで、入力信号Ｓｉｎの反転信号となる「Ｌ」から「Ｈ」レベルに遷移する制御信号ＩＮＤは、入力信号Ｓｉｎの非反転信号「Ｈ」から「Ｌ」レベルに遷移する制御信号ＩＮＤに遅れてトランジスタＴＮ２に出力される。表１に入力ラッチ回路１１Ａの動作状態表を示す。
　【００９７】
　【表１】
　【００９８】トランジスタＴＰ１は第１のトランジスタＴ１の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ１のソースは第２の駆動電源系となる電源線ＶＤＤ２（駆動電圧ＶＤ２＝５〔Ｖ〕程度）に接続され、そのドレインが出力部ＯＵＴ１とトランジスタＴＮ１のドレインに接続（以下単に直列接続ともいう）され、そのゲートが出力部ＯＵＴ２にそれぞれ接続される。
　【００９９】トランジスタＴＰ２は第３のトランジスタＴ３の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ２のソースは電源線ＶＤＤ２に接続され、そのドレインが出力部ＯＵＴ２とトランジスタＴＮ２のドレインに接続され、そのゲートが出力部ＯＵＴ１にそれぞれ接続される。トランジスタＴＮ１は第２のトランジスタＴ２の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ１のソースは接地線ＧＮＤに接続され、そのドレインが出力部ＯＵＴ１とトランジスタＴＰ１のドレインに接続され、そのゲートが入力ラッチ回路１１Ａの二入力ＮＯＲ回路ＮＯＲ２の出力部ｏｕｔ２に接続される。
　【０１００】トランジスタＴＮ２はトランジスタＴ４の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ２のソースは接地線ＧＮＤに接続され、そのドレインが出力部ＯＵＴ２とトランジスタＴＰ２のドレインに接続され、そのゲートが入力ラッチ回路１１Ａの二入力ＮＯＲ回路ＮＯＲ１の出力部ｏｕｔ１に接続される。次に、当該レベルコンバータの動作について、図１０（Ｂ），図１１，図１２を参照しながら説明をする。図１０（Ｂ）において、例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給される。これにより、図１１（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１０１】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１のゲートに、図１０（Ｂ）に示すような制御信号ＩＮＤ＝「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給される。これにより、図１１（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１０２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルとなる遷移時には、入力ラッチ回路１１ＡからトランジスタＴＮ１のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図１２（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ２がＯＮ→ＯＦＦ動作状態となり、トランジスタＴＮ２，ＴＰ１がＯＦＦ→ＯＮ動作状態に遷移し、出力部ＯＵＴ１が「Ｌ」→「Ｈ」レベルに立ち上がり、出力部ＯＵＴ２が「Ｈ」→「Ｌ」レベルに立ち下がる。
　【０１０３】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図１２（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１がＯＮ→ＯＦＦ動作状態となり、トランジスタＴＮ１，ＴＰ２がＯＦＦ→ＯＮ動作状態に遷移し、出力部ＯＵＴ１が「Ｈ」→「Ｌ」レベルに立ち下がり、出力部ＯＵＴ２が「Ｌ」→「Ｈ」レベルに立ち上がる。
　【０１０４】この繰り返し動作により、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第１の実施例に係るレベルコンバータによれば、図１０（Ａ）に示すように、入力ラッチ回路１１Ａ及びトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２が具備され、該入力ラッチ回路１１ＡからトランジスタＴＮ１のゲートとトランジスタＴＮ２のゲートとに相補性の制御信号ＩＮＤ，ＩＮＤが供給される。
　【０１０５】このため、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、第１のトランジスタＴＰ１のＯＮ動作状態と第２のトランジスタＴＮ１のＯＮ動作状態とをずらすことができる。逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際にも、トランジスタＴＰ２のＯＮ動作状態とトランジスタＴＮ２のＯＮ動作状態とをずらすことができる。
　【０１０６】これにより、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、従来例に比べて当該レベルコンバータの回路消費電力の低減化を図ることが可能となる。
（２）第２の実施例の説明図１３は、本発明の第２の実施例に係るレベルコンバータの構成図及び動作波形図であり、図１４はその動作（定常時）を説明する等価回路図であり、図１５はその動作（遷移時）の等価回路図をそれぞれ示している。
　【０１０７】本発明の第２の実施例では第１の実施例のレベルコンバータに、抵抗素子Ｒ１，Ｒ２と、トランジスタＴＮ３，ＴＮ４とが接続されるものである。すなわち、抵抗素子Ｒ１は第１の負荷素子の一例であり、トランジスタＴＰ２のゲートと出力部ＯＵＴ１との間に接続され、トランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗素子Ｒ２は第２の負荷素子の一例であり、トランジスタＴＰ１のゲートと出力部ＯＵＴ２との間に接続され、トランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。
　【０１０８】トランジスタＴＮ３は第５のトランジスタＴ５の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ３のドレインは抵抗素子Ｒ１とトランジスタＴＰ２のゲートとの接続点ｑ１に接続され、そのソースが接地線ＧＮＤに接続される。また、トランジスタＴＮ３のゲートがトランジスタＴＮ１のゲートに接続されて、入力ラッチ回路１１Ａに接続される。
　【０１０９】トランジスタＴＮ４は第６のトランジスタＴ６の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ４のドレインは抵抗素子Ｒ２とトランジスタＴＰ１のゲートとの接続点ｑ２に接続され、そのソースが接地線ＧＮＤに接続される。また、トランジスタＴＮ４のゲートがトランジスタＴＮ２のゲートに接続されて、入力ラッチ回路１１Ａに接続される。
　【０１１０】これにより、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲート接続点及びトランジスタＴＮ２，ＴＮ４のゲート接続点に相補性の出力制御信号ＩＮＤ，ＩＮＤがそれぞれ供給される。なお、その他の構成は第１の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について、図１３（Ｂ），図１４〜図１６を参照しながら説明をする。
　【０１１１】例えば、図１３（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給される。これにより、図１４（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＮ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＮ４，ＴＰ１がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１１２】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、図１３（Ｂ）に示すような制御信号ＩＮＤ＝「Ｌ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給される。これにより、図１４（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＮ４，ＴＰ１がＯＮ動作状態となり、トランジスタＴＮ１，ＴＮ３，ＴＰ２がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１１３】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、図１３（Ｂ）に示すような制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レベルに遷移する制御信号ＩＮＤは、第１の実施例と同様に、「Ｈ」→「Ｌ」レベルに遷移する制御信号ＩＮＤ（上線を省略する）に遅れてトランジスタＴＮ２，ＴＮ４に出力される。
　【０１１４】これにより、図１５（Ａ）に示すようなトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１１５】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、図１３（Ｂ）に示すような制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レベルに遷移する制御信号ＩＮＤは、「Ｈ」→「Ｌ」レベルに遷移する制御信号ＩＮＤ（上線を省略する）に遅れてトランジスタＴＮ１，ＴＮ３に出力される。
　【０１１６】これにより、図１５（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１１７】この繰り返し動作により、第１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第２の実施例に係るレベルコンバータによれば、図１３（Ａ）に示すように、抵抗素子Ｒ１，Ｒ２及びトランジスタＴＮ３，ＴＮ４が具備され、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲート接続点及びトランジスタＴＮ２，ＴＮ４のゲート接続点に相補性の制御信号ＩＮＤ，ＩＮＤ（上線を省略する）がそれぞれ供給される。
　【０１１８】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際には、出力部ＯＵＴ１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【０１１９】すなわち、図１３（Ｂ）において、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給される。このため、図１５（Ａ）に示すようにトランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＮ１を早くＯＦＦ→ＯＮ動作に遷移させることができ、出力部ＯＵＴ１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち上げることが可能となる。これは、図１６（Ａ）の等価回路図において、トランジスタＴＰ１のゲート電圧はトランジスタＴＰ２のＯＮ抵抗ＲＰ２と抵抗素子Ｒ２との合成抵抗に対するトランジスタＴＮ４のＯＮ抵抗ＲＮ４の比（ＲＰ２＋Ｒ２）／ＲＮ４によりスイッチング速度が決定されるためである。
　【０１２０】なお、図１６（Ａ）において、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＰ２のＯＮ抵抗ＲＰ２と抵抗素子Ｒ２との合成抵抗に依存してゲート電圧ｖｇが急峻に立ち下がり、それ以降はトランジスタＴＮ４のＯＮ抵抗ＲＮ４に依存して緩やかに波形が接地線レベルに収束する。ここで、抵抗Ｒ１を大きく設計すると、トランジスタＴＮ４のＯＮ動作スピードとトランジスタＴＰ１のＯＮ動作と等しくすることができ、従来例に比べて、トランジスタＴＰ１のＯＮ動作期間を短くすることができ、トランジスタＴＰ２を高速にＯＦＦ動作させることができる。
　【０１２１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３のゲートに、図１３（Ｂ）に示すような制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給される。このため、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際にも、図１５（Ｂ）の等価回路に示すように、トランジスタＴＮ２のＯＦＦ動作に次いでトランジスタＴＰ２を早くＯＮ動作に遷移させることができ、出力部ＯＵＴ２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げることが可能となる。これは、トランジスタＴＰ２のゲート電圧がトランジスタＴＰ１のＯＮ抵抗ＲＰ１と抵抗素子Ｒ１との合成抵抗に対するトランジスタＴＮ３のＯＮ抵抗ＲＮ３の比（ＲＰ１＋Ｒ１）／ＲＮ３により決定され、スイッチング速度が決まるためである。
　【０１２２】これにより、図１６（Ｃ）に示すように、例えば、変化点ｑ１の電位レベルに急峻に立ち下げることができるので、従来例に比べて出力部ＯＵＴ２→ｑ２→トランジスタＴＰ１→出力部ＯＵＴ１→ｑ１→トランジスタＴＰ２の信号伝達の流れを早くすることができる。なお、従来例ではトランジスタＴＰ１のゲートＧ電圧がトランジスタＴＰ２のＯＮ抵抗ＲＰ２とトランジスタＴＮ２のＯＮ抵抗ＲＮ２との比のみで決められていたために、トランジスタＴＰ２を小さくする設計する必要があった。しかし、本発明の実施例では、トランジスタＴＰ１やＴＰ２のＯＮ抵抗を大きくする必要が無くなり、トランジスタＴＰ１やＴＰ２のトランジスタサイズを他のトランジスタサイズと同等に設計することができ、レベルコンバータを含めた各種信号処理回路のゲートアレイ（ＣＭＯＳ集積回路）化が容易になる。
　【０１２３】これらのことから、従来例のような駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。これにより、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１の実施例に比べて回路動作の高速化を図ることが可能となる。
　【０１２４】（３）第３の実施例の説明図１７は、本発明の第３の実施例に係るレベルコンバータの構成図及び動作波形図であり、図１８はその動作（定常時）を説明する等価回路図であり、図１９はその動作（遷移時）の等価回路図をそれぞれ示している。本発明の第３の実施例では第２の実施例に係るレベルコンバータと異なり、抵抗素子Ｒ１，Ｒ２に代えてトランジスタＴＰ３，ＴＰ４が設けられる。
　【０１２５】すなわち、トランジスタＴＰ３は第７のトランジスタＴ７の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ３のソースは、トランジスタＴＰ２のゲートと出力部ＯＵＴ１との間に接続され、トランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗を持つ。また、トランジスタＴＰ３のゲートは、トランジスタＴＮ１，ＴＮ３のゲートに接続されて、入力ラッチ回路１１Ａに接続される。
　【０１２６】トランジスタＴＰ４は第８のトランジスタＴ８の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ４はトランジスタＴＰ２のゲートと出力部ＯＵＴ２との間に接続され、トランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗を持つ。また、トランジスタＴＰ４のゲートは、トランジスタＴＮ２，ＴＮ４のゲートに接続されて、入力ラッチ回路１１Ａに接続される。
　【０１２７】これにより、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＰ３，ＴＮ３のゲート接続点及びトランジスタＴＮ２，ＴＰ４，ＴＮ４のゲート接続点に相補性の出力制御信号ＩＮＤ，ＩＮＤがそれぞれ供給される。なお、その他の構成は第１，第２の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について、図１７〜図１９を参照しながら説明をする。例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＰ３，ＴＮ３のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２，ＴＰ４，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給される。これにより、図１８（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＮ３，ＴＰ２，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ２，ＴＮ４，ＴＰ１，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１２８】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＰ３，ＴＮ３のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給され、また、トランジスタＴＮ２，ＴＰ４，ＴＮ４のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給される。これにより、図１８（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＮ４，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＮ３，ＴＰ２，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１２９】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３，ＴＰ３のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４，ＴＰ４のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レベルに遷移する制御信号ＩＮＤは、第１の実施例と同様に、「Ｈ」→「Ｌ」レベルに遷移する制御信号ＩＮＤ（上線を省略する）に遅れてトランジスタＴＮ２，ＴＮ４，ＴＰ４に出力される。
　【０１３０】これにより、図１９（Ａ）に示すように、トランジスタＴＮ１，ＴＮ３のＯＮ→ＯＦＦ動作，トランジスタＴＰ３のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ２，ＴＮ４のＯＦＦ→ＯＮ動作，トランジスタＴＰ４のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１３１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＮ３，ＴＰ３のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２，ＴＮ４，ＴＰ４のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レベルに遷移する制御信号ＩＮＤは、「Ｈ」→「Ｌ」レベルに遷移する制御信号ＩＮＤ（上線を省略する）に遅れてトランジスタＴＮ１，ＴＮ３，ＴＰ３に出力される。
　【０１３２】これにより、図１９（Ｂ）に示すように、トランジスタＴＮ２，ＴＮ４のＯＮ→ＯＦＦ動作，トランジスタＴＰ４のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１，ＴＮ３のＯＦＦ→ＯＮ動作，トランジスタＴＰ３のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１３３】この繰り返し動作により、第１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第３の実施例に係るレベルコンバータによれば、図１７に示すように、第２の実施例に係るレベルコンバータに接続されていた抵抗素子Ｒ１，Ｒ２に代えて、トランジスタＴＰ３，ＴＰ４が接続され、入力ラッチ回路１１ＡからトランジスタＴＮ１，ＴＰ３，ＴＮ３のゲート接続点及びトランジスタＴＮ２，ＴＮ４，ＴＰ４のゲート接続点に相補性の制御信号ＩＮＤ，ＩＮＤがそれぞれ供給される。
　【０１３４】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際の出力部ＯＵＴ１のスイッチング速度を改善することができる。すなわち、トランジスタＴＰ１のゲート電圧はトランジスタＴＰ２のＯＮ抵抗ＲＰ２とトランジスタＴＰ４のＯＮ抵抗ＲＰ４との合成抵抗に対するトランジスタＴＮ４のＯＮ抵抗ＲＮ４の比（ＲＰ２＋ＲＰ４）／ＲＮ４により決定される。これにより、出力部ＯＵＴ１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げることができる。
　【０１３５】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際の出力部ＯＵＴ２は、同様に、トランジスタＴＰ１のＯＮ抵抗ＲＰ１とトランジスタＴＰ３のＯＮ抵抗ＲＰ３との合成抵抗に対するトランジスタＴＮ３のＯＮ抵抗ＲＮ３の比（ＲＰ１＋ＲＰ３）／ＲＮ３により決定される。これにより、出力部ＯＵＴ２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げることができる。
　【０１３６】このことから、第１，第２の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。これにより、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１，第２の実施例と同様に、回路動作の高速化を図ることが可能となる。
　【０１３７】（４）第４の実施例の説明図２０は、本発明の第４の実施例に係るレベルコンバータの構成図であり、図２１はその動作（定常時）を説明する等価回路図であり、図２１はその動作（遷移時）の等価回路図をそれぞれ示している。本発明の第４の実施例では、第２の実施例に係るレベルコンバータと異なり、２種類の相補性の制御信号ＩＮ１，ＩＮ２，ＩＮ１，ＩＮ２（上線を省略する）を出力する入力ラッチ回路１１Ｂが設けられ、トランジスタＴＮ１〜ＴＮ４の各ゲートが入力ラッチ回路１１Ｂに個別に接続される。
　【０１３８】すなわち、図２０において、入力ラッチ回路１１Ｂは第２のラッチ回路１１Ｂの一例であり、駆動電源系ＶＤＤ１，接地線ＧＮＤに接続された５つのインバータ素子ＩＮＶ１〜ＩＮＶ５と、２つの二入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２から成る。インバータ素子ＩＮＶ１，ＩＮＶ２は直列接続されて二入力ＮＯＲ回路ＮＯＲ１の出力部ｏｕｔ１に接続され、インバータ素子ＩＮＶ３，ＩＮＶ４が直列接続されて二入力ＮＯＲ回路ＮＯＲ２の出力部ｏｕｔ２に接続される。
　【０１３９】また、インバータ素子ＩＮＶ５の入力部ＩＮが二入力ＮＯＲ回路ＮＯＲ２の一方の入力部ｉｎ１に接続され、その出力部ｏｕｔが二入力ＮＯＲ回路ＮＯＲ１の一方の入力部ｉｎ１に接続される。二入力ＮＯＲ回路ＮＯＲ１の他方の入力部ｉｎ２はインバータ素子ＩＮＶ４の出力部ｏｕｔに接続され、その他方の入力部ｉｎ２がインバータ素子ＩＮＶ２の出力部ｏｕｔに接続される。
　【０１４０】これにより、二入力ＮＯＲ回路ＮＯＲ１からトランジスタＴＮ１のゲートに非反転制御信号（以下単に制御信号という）ＩＮ１が出力され、二入力ＮＯＲ回路ＮＯＲ２からトランジスタＴＮ４のゲートに反転制御信号ＩＮ１（上線を省略する）が出力される。また、インバータ素子ＩＮＶ２からトランジスタＴＮ１のゲートに非反転遅延制御信号（以下単に制御信号という）ＩＮ２が出力され、インバータ素子ＩＮＶ４からトランジスタＴＮ２のゲートに反転遅延制御信号ＩＮ２（上線を省略する）が出力される。表２に入力ラッチ回路１１Ｂの動作状態表を示す。
　【０１４１】
　【表２】
　【０１４２】なお、その他の構成は第２の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について図２１，図２２の等価回路図を参照しながら説明をする。例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＢからトランジスタＴＮ３のゲートに、制御信号ＩＮ１＝「Ｈ」レベルが供給され、トランジスタＴＮ４のゲートに、制御信号ＩＮ１＝「Ｌ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ１のゲートに、制御信号ＩＮ２＝「Ｈ」レベルが供給され、トランジスタＴＮ２のゲートに制御信号ＩＮ２＝「Ｌ」レベルが供給される。これにより、第２の実施例と同様に図２１（Ａ）において、トランジスタＴＮ１，ＴＮ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＮ４，ＴＰ１がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１４３】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＢからトランジスタＴＮ３のゲートに、制御信号ＩＮ１＝「Ｌ」レベルが供給され、トランジスタＴＮ４のゲートに、制御信号ＩＮ１＝「Ｈ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ１のゲートに、制御信号ＩＮ２＝「Ｌ」レベルが供給され、トランジスタＴＮ２のゲートに制御信号ＩＮ２＝「Ｈ」レベルが供給される。これにより、図２１（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＮ４，ＴＰ１がＯＮ動作状態となり、トランジスタＴＮ１，ＴＮ３，ＴＰ２がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１４４】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、入力ラッチ回路１１ＢからトランジスタＴＮ３のゲートに、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ４のゲートに、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ１のゲートに、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ２のゲートに、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。
　【０１４５】これにより、図２２（Ａ）において、トランジスタＴＮ３がＴＮ１に比べて先にＯＮ→ＯＦＦ動作し、トランジスタＴＮ４がＴＮ２に比べて先にＯＦＦ→ＯＮ動作する。次いで、トランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１４６】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、入力ラッチ回路１１ＢからトランジスタＴＮ４のゲートに、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ２のゲートに、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ３のゲートに、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＮ１のゲートに、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給される。
　【０１４７】これにより、図２２（Ｂ）において、トランジスタＴＮ４がＴＮ２に比べて先にＯＮ→ＯＦＦ動作し、トランジスタＴＮ４がＴＮ２に比べて先にＯＦＦ→ＯＮ動作する。次いで、トランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１４８】この繰り返し動作により、第１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第４の実施例に係るレベルコンバータによれば、図２０に示すように、トランジスタＴＮ１〜ＴＮ４の各ゲートが、入力ラッチ回路１１Ｂに個別に接続される。
　【０１４９】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ３に、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ４に、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給される。また、トランジスタＴＮ１に、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ２に、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。
　【０１５０】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ４に、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ２に、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。また、トランジスタＴＮ３に、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＮ１に、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給される。
　【０１５１】このことから、第２の実施例と同様に、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【０１５２】これにより、第２，第３の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２，第３の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１５３】（５）第５の実施例の説明図２３は、本発明の第５の実施例に係るレベルコンバータの構成図及び動作波形図であり、図２４はその動作（定常時）を説明する等価回路図であり、図２５はその動作（遷移時）の等価回路図をそれぞれ示している。第５の実施例では、第２の実施例のレベルコンバータと異なり、トランジスタＴＮ１，ＴＮ２の低電位側にトランジスタＴＮ５，ＴＮ６が接続され、第４の実施例に示した入力ラッチ回路１１ＢによりトランジスタＴＮ１，ＴＮ３と、トランジスタＴＮ５と、トランジスタＴＮ２，ＴＮ４とトランジスタＴＮ６とを個別に制御するものである。
　【０１５４】すなわち、トランジスタＴＮ５は第９のトランジスタＴ９の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ５のドレインはトランジスタＴＮ１のソースに接続され、トランジスタＴＮ５のソースが接地線ＧＮＤに接続される。トランジスタＴＮ６は第１０のトランジスタＴ１０の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ６のドレインはトランジスタＴＮ２のソースに接続され、トランジスタＴＮ６のソースが接地線ＧＮＤに接続される。なお、トランジスタＴＮ５，ＴＮ６の各ゲートが入力ラッチ回路１１Ｂに接続される。
　【０１５５】また、トランジスタＴＮ１，ＴＮ３の各ゲートが接続されて入力ラッチ回路１１Ｂに接続され、同様に、トランジスタＴＮ２，ＴＮ４の各ゲートが接続されて入力ラッチ回路１１Ｂに接続される。これにより、トランジスタＴＮ１，ＴＮ３のゲートに非反転制御信号（以下単に制御信号という）ＩＮ１が出力され、トランジスタＴＮ２，ＴＮ４のゲートに反転制御信号ＩＮ１（上線を省略する）が出力される。
　【０１５６】また、トランジスタＴＮ５のゲートに非反転遅延制御信号（以下単に制御信号という）ＩＮ２が出力され、トランジスタＴＮ６のゲートに反転遅延制御信号ＩＮ２（上線を省略する）が出力される。なお、その他の構成は第２の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について図２４，図２５の等価回路図を参照しながら説明をする。例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＢからトランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮ１＝「Ｈ」レベルが供給され、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮ１＝「Ｌ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ５のゲートに、制御信号ＩＮ２＝「Ｈ」レベルが供給され、トランジスタＴＮ６のゲートに制御信号ＩＮ２＝「Ｌ」レベルが供給される。これにより、第２の実施例と同様に図２４（Ａ）において、トランジスタＴＮ１，ＴＮ３，ＴＮ５，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＮ４，ＴＮ６，ＴＰ１がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１５７】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＢからトランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮ１＝「Ｌ」レベルが供給され、トランジスタＴＮ５のゲートに、制御信号ＩＮ１＝「Ｌ」レベルが供給される。また、入力ラッチ回路１１ＢからトランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮ２＝「Ｈ」レベルが供給され、トランジスタＴＮ６のゲートに制御信号ＩＮ２＝「Ｈ」レベルが供給される。これにより、図２４（Ｂ）の等価回路に示すように、トランジスタＴＮ１，ＴＮ３，ＴＮ５，ＴＰ２がＯＦＦ動作状態となり、トランジスタＴＮ２，ＴＮ４，ＴＮ６，ＴＰ１がＯＮ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１５８】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給される。また、トランジスタＴＮ５のゲートに、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ６のゲートに、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。
　【０１５９】これにより、図２５（Ａ）において、トランジスタＴＮ３，ＴＮ１がＴＮ５に比べて先にＯＮ→ＯＦＦ動作し、トランジスタＴＮ４，ＴＮ２がＴＮ６に比べて先にＯＦＦ→ＯＮ動作する。次いで、トランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ５のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１６０】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１，ＴＮ３のゲートに、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＮ５のゲートに、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。また、トランジスタＴＮ２，ＴＮ４のゲートに、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＮ６のゲートに、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給される。
　【０１６１】これにより、図２５（Ｂ）において、トランジスタＴＮ４，ＴＮ２がＴＮ６に比べて先にＯＮ→ＯＦＦ動作し、トランジスタＴＮ１，ＴＮ３がＴＮ５に比べて先にＯＦＦ→ＯＮ動作する。次いで、トランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０１６２】この繰り返し動作により、第１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第５の実施例に係るレベルコンバータによれば、図２３に示すように、トランジスタＴＮ１，ＴＮ２の低電位側にトランジスタＴＮ５，ＴＮ６が接続され、第４の実施例に示した入力ラッチ回路１１ＢからトランジスタＴＮ１，ＴＮ３の各ゲートに非反転制御信号ＩＮ１が供給され、トランジスタＴＮ５のゲートに非反転遅延制御信号ＩＮ２が供給され、トランジスタＴＮ２，ＴＮ４の各ゲートに反転制御信号ＩＮ１が供給され、トランジスタＴＮ６のゲートに反転遅延制御信号ＩＮ２が供給される。
　【０１６３】このため、第２〜第４のレベルコンバータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【０１６４】これにより、第２〜第４の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２〜第４の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１６５】なお、本発明の第１〜第５の実施例では、接地線ＧＮＤの電位レベルを基準にして、その零電位よりも高い電源線ＶＤＤ１，ＶＤＤ２により駆動されるレベルコンバータについて説明をしたが、第６〜第１０の実施例では、接地線ＧＮＤの電位レベルを基準にして、その零電位よりも低い電源線ＧＮＤ１，ＧＮＤ２により駆動されるレベルコンバータについて、その構成を簡単に説明する。
　【０１６６】（６）第６の実施例の説明図２６は、本発明の第６の実施例に係るレベルコンバータの構成図及び動作波形図である。なお、本発明の第１〜第５の実施例と異なるは第６の実施例に係るレベルコンバータは、共通の電源線ＶＤＤの電位レベルを基準にして、該電源線ＶＤＤの電位レベルよりも低い電源線ＧＮＤ１，ＧＮＤ２により駆動されるものである。
　【０１６７】すなわち、本発明の第６のレベルコンバータは、図２６（Ａ）において、入力ラッチ回路１１Ｃと、４つのトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２から成る。すなわち、入力ラッチ回路１１Ｃは入力トランジスタ回路１１の他の一例であり、第１の駆動電源系となる電源線ＧＮＤ１（駆動電圧−ＶＳ１＝−３〔Ｖ〕程度），共通の接地線ＧＮＤ（０〔Ｖ〕）との間に接続される。
　【０１６８】なお、入力ラッチ回路１１Ｃは入力信号Ｓｉｎをラッチし、トランジスタＴＰ１のゲートとトランジスタＴＰ２のゲートとに相補性の出力制御信号ＩＮＤ，ＩＮＤ（上線を省略する）をそれぞれ供給する。入力ラッチ回路１１Ｃの内部構成については、第１の実施例と同様であるため、それ参照されたい。トランジスタＴＰ１は第１のトランジスタＴ１の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ１のソースは第２の駆動電源系となる共通の電源線ＶＤＤに接続され、そのドレインが出力部ＯＵＴ１とトランジスタＴＮ１のドレインに接続され、そのゲートが出力部ＯＵＴ２にそれぞれ接続される。
　【０１６９】トランジスタＴＰ２は第３のトランジスタＴ３の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ２のソースは電源線ＧＮＤ２（駆動電圧＝−ＶＳ２＝−５〔Ｖ〕程度）に接続され、そのドレインが出力部ＯＵＴ２とトランジスタＴＮ２のドレインに接続され、そのゲートが出力部ＯＵＴ１にそれぞれ接続される。トランジスタＴＮ１は第２のトランジスタＴ２の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ１のソースは接地線ＧＮＤに接続され、そのドレインが出力部ＯＵＴ１とトランジスタＴＰ１のドレインに接続され、そのゲートが入力ラッチ回路１１Ｃに接続される。
　【０１７０】トランジスタＴＮ２はトランジスタＴ４の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ２のソースは接地線ＧＮＤに接続され、そのドレインが出力部ＯＵＴ２とトランジスタＴＰ２のドレインに接続され、そのゲートが入力ラッチ回路１１Ｃに接続される。次に、当該レベルコンバータの動作について、図２６（Ｂ）を参照しながら説明をする。図２６（Ｂ）において、例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＣからトランジスタＴＰ１のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給され、また、トランジスタＴＰ２のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給される。これにより、トランジスタＴＰ１，ＴＮ２がＯＮ動作状態となり、トランジスタＴＰ２，ＴＮ１がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０１７１】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、入力ラッチ回路１１ＣからトランジスタＴＰ１のゲートに、制御信号ＩＮＤ＝「Ｈ」レベルが供給され、また、トランジスタＴＰ２のゲートに、制御信号ＩＮＤ＝「Ｌ」レベルが供給される。これにより、トランジスタＴＰ２，ＴＮ１がＯＮ動作状態となり、トランジスタＴＰ１，ＴＮ２がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｌ」レベル，出力部ＯＵＴ２が「Ｈ」レベルとなる。
　【０１７２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルとなる遷移時には、トランジスタＴＰ１のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＰ２のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、トランジスタＴＰ１，ＴＮ２がＯＮ→ＯＦＦ動作状態となり、トランジスタＴＰ２，ＴＮ１がＯＦＦ→ＯＮ動作状態に遷移し、出力部ＯＵＴ１が「Ｈ」→「Ｌ」レベルに立ち下がり、出力部ＯＵＴ２が「Ｌ」→「Ｈ」レベルに立ち上がる。
　【０１７３】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルとなる定常時には、入力ラッチ回路１１ＣからトランジスタＴＰ１のゲートに、制御信号ＩＮＤ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＰ２のゲートに、制御信号ＩＮＤ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、トランジスタＴＰ２，ＴＮ１がＯＮ→ＯＦＦ動作状態となり、トランジスタＴＰ１，ＴＮ２がＯＦＦ→ＯＮ動作状態に遷移し、出力部ＯＵＴ１が「Ｌ」→「Ｈ」レベルに立ち上がり、出力部ＯＵＴ２が「Ｈ」→「Ｌ」レベルに立ち下がる。
　【０１７４】この繰り返し動作により、−３〔Ｖ〕駆動系で信号処理された信号レベルを−５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第６の実施例に係るレベルコンバータによれば、図２６（Ａ）に示すように、電源線ＶＤＤの電位レベルを基準にして、電源線ＧＮＤ１，ＧＮＤ２に接続するレベル変換回路を構成した場合にも、第１〜第５の実施例と同様に、電源線ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。
　【０１７５】これにより、第１〜第５の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１〜第５の実施例と同様に回路動作の高速化を図ることが可能となる。
（７）第７の実施例の説明図２７（Ａ）は、本発明の第７の実施例に係るレベルコンバータの構成図である。なお、第６の実施例と異なるのは第７の実施例では、抵抗素子Ｒ１，Ｒ２と、トランジスタＴＰ３，ＴＰ４とが接続されるものである。すなわち、抵抗素子Ｒ１はトランジスタＴＮ２のゲートと出力部ＯＵＴ１との間に接続され、トランジスタＴＮ１のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗素子Ｒ２はトランジスタＴＮ１のゲートと出力部ＯＵＴ２との間に接続され、トランジスタＴＮ２のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。
　【０１７６】トランジスタＴＰ３は第５のトランジスタＴ５の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ３のドレインは抵抗素子Ｒ１とトランジスタＴＮ２のゲートとの接続点ｑ１に接続され、そのソースが接地線ＶＤＤに接続される。また、トランジスタＴＰ３のゲートがトランジスタＴＰ１のゲートに接続されて、入力ラッチ回路１１Ｃに接続される。
　【０１７７】トランジスタＴＰ４は第６のトランジスタＴ６の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ４のドレインは抵抗素子Ｒ２とトランジスタＴＮ１のゲートとの接続点ｑ２に接続され、そのソースが接地線ＶＤＤに接続される。また、トランジスタＴＰ４のゲートがトランジスタＴＰ２のゲートに接続されて、入力ラッチ回路１１Ｃに接続される。なお、その他の構成は第６の実施例と同様であるため、その説明を省略する。
　【０１７８】このようにして、本発明の第７の実施例に係るレベルコンバータによれば、図２７（Ａ）に示すように、抵抗素子Ｒ１，Ｒ２及びトランジスタＴＰ３，ＴＰ４が具備され、入力ラッチ回路１１ＣからトランジスタＴＰ１，ＴＰ３のゲート接続点及びトランジスタＴＰ２，ＴＰ４のゲート接続点に相補性の制御信号ＩＮＤ，ＩＮＤ（上線を省略する）がそれぞれ供給される。
　【０１７９】このため、第２の実施例と同様に、電源線ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。これにより、第１〜第６の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１８０】（８）第８の実施例の説明図２７（Ｂ）は、本発明の第８の実施例に係るレベルコンバータの構成図である。なお、第７の実施例と異なるのは第８の実施例では、抵抗素子Ｒ１，Ｒ２に代えて、トランジスタＴＮ３，ＴＮ４が接続されるものである。すなわち、トランジスタＴＮ３は第７のトランジスタＴ７の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ３のソースは、トランジスタＴＮ２のゲートと出力部ＯＵＴ１との間に接続され、トランジスタＴＮ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗を持つ。また、トランジスタＴＮ３のゲートは、トランジスタＴＰ１，ＴＰ３のゲートに接続されて、入力ラッチ回路１１Ｃに接続される。
　【０１８１】トランジスタＴＮ４は第８のトランジスタＴ８の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ４はトランジスタＴＮ１のゲートと出力部ＯＵＴ２との間に接続され、トランジスタＴＮ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗を持つ。また、トランジスタＴＮ４のゲートは、トランジスタＴＰ２，ＴＰ４のゲートに接続されて、入力ラッチ回路１１Ｃに接続される。なお、その他の構成は第６の実施例と同様であるため、その説明を省略する。
　【０１８２】このようにして、本発明の第８の実施例に係るレベルコンバータによれば、図２７（Ｂ）に示すように、抵抗素子Ｒ１，Ｒ２及びトランジスタＴＮ３，ＴＮ４が具備され、入力ラッチ回路１１ＣからトランジスタＴＰ１，ＴＰ３，ＴＮ３のゲート接続点及びトランジスタＴＰ２，ＴＰ４，ＴＮ４のゲート接続点に相補性の出力制御信号ＩＮＤ，ＩＮＤがそれぞれ供給される。
　【０１８３】このため、第７の実施例と同様に、電源線ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。これにより、第１〜第６の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第２の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１８４】（９）第９の実施例の説明図２８（Ａ）は、本発明の第９の実施例に係るレベルコンバータの構成図である。なお、第８の実施例と異なるのは第９の実施例では、２種類の相補性の制御信号ＩＮ１，ＩＮ２，ＩＮ１，ＩＮ２（上線を省略する）を出力する入力ラッチ回路１１Ｄが設けられ、トランジスタＴＮ１〜ＴＮ４の各ゲートが入力ラッチ回路１１Ｄに個別に接続される。
　【０１８５】すなわち、図２８（Ａ）において、入力ラッチ回路１１Ｄは第２のラッチ回路ＨＢの一例であり、駆動電源系ＶＤＤ，接地線ＧＮＤ１に接続される。入力ラッチ回路１１Ｄは入力信号Ｓｉｎをラッチし、トランジスタＴＰ３，ＴＰ４のゲートに相補性の出力制御信号ＩＮ１，ＩＮ１（上線を省略する）を供給する。また、トランジスタＴＰ１，ＴＰ２のゲートに相補性の出力遅延制御信号ＩＮ２，ＩＮ２（上線を省略する）を供給する。入力ラッチ回路１１Ｄの内部構成については、第４の実施例と同様であるため、それ参照されたい。その他の構成は第７の実施例と同様であるため、その説明を省略する。
　【０１８６】このようにして、本発明の第９の実施例に係るレベルコンバータによれば、図２８（Ａ）に示すように、トランジスタＴＰ１〜ＴＰ４の各ゲートが、入力ラッチ回路１１Ｄに個別に接続される。このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＰ３に、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＰ４に、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給される。また、トランジスタＴＰ１に、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＰ２に、制御信号ＩＮ２＝「Ｈ」→「Ｌ」レベルが供給される。
　【０１８７】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＰ４に、制御信号ＩＮ１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴＰ２に、制御信号ＩＮ２＝「Ｈ」→「Ｈ」レベルが供給される。また、トランジスタＴＰ３に、制御信号ＩＮ１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴＰ１に、制御信号ＩＮ２＝「Ｌ」→「Ｈ」レベルが供給される。
　【０１８８】このことから、第７の実施例と同様に、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【０１８９】これにより、第７の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第６，第７の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１９０】（１０）第１０の実施例の説明図２８（Ｂ）は、本発明の第１０の実施例に係るレベルコンバータの構成図である。なお、第９の実施例と異なるのは第１０の実施例では、トランジスタＴＰ１，ＴＰ２の高電位側にトランジスタＴＰ５，ＴＰ６が接続され、第９の実施例で採用した入力ラッチ回路１１Ｄ（第４の実施例参照）によりトランジスタＴＰ１及びＴＰ３と、トランジスタＴＰ５と、トランジスタＴＰ２及びＴＰ４と、トランジスタＴＰ６とを個別に制御するものである。
　【０１９１】すなわち、トランジスタＴＰ５は第９のトランジスタＴ９の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ５のドレインはトランジスタＴＰ１のソースに接続され、トランジスタＴＰ５のソースが電源線ＶＤＤに接続される。トランジスタＴＰ６は第１０のトランジスタＴ１０の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ６のドレインはトランジスタＴＰ２のソースに接続され、トランジスタＴＰ６のソースが電源線ＶＤＤに接続される。なお、トランジスタＴＰ５，ＴＰ６の各ゲートが入力ラッチ回路１１Ｄに接続される。
　【０１９２】また、トランジスタＴＰ１，ＴＰ３の各ゲートが接続されて入力ラッチ回路１１Ｄに接続され、同様に、トランジスタＴＰ２，ＴＰ４の各ゲートが接続されて入力ラッチ回路１１Ｄに接続される。なお、その他の構成は第７の実施例と同様であるため、その説明を省略する。このようにして、本発明の第１０の実施例に係るレベルコンバータによれば、図２８（Ｂ）に示すように、トランジスタＴＰ１，ＴＰ２の高電位側にトランジスタＴＰ５，ＴＰ６が接続され、第９の実施例に示した入力ラッチ回路１１ＤからトランジスタＴＰ１，ＴＰ３のゲートに反転制御信号（上線を省略する）ＩＮ１が出力され、トランジスタＴＰ２，ＴＰ４のゲートに非反転制御信号ＩＮ１が出力される。また、トランジスタＴＰ５のゲートに反転遅延制御信号ＩＮ２（上線を省略する）が出力され、トランジスタＴＰ６のゲートに非反転遅延制御信号ＩＮ２が出力される。
　【０１９３】このため、第９の実施例と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、出力部ＯＵＴ２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及び、出力部ＯＵＴ２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可能となる。
　【０１９４】これにより、第６〜第９の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、接地線ＧＮＤの電位レベルを基準にして、その零電位よりも低い電源線ＧＮＤ１，ＧＮＤ２により駆動されるレベルコンバータの回路消費電力の低減化を図ること、及び、第６〜第９の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０１９５】（１１）第１１の実施例の説明図２９は、本発明の第１１の実施例に係るレベルコンバータの構成図及び動作波形図であり、図３０はその動作（定常時）の等価回路図であり、図３１はその動作（状態遷移時）の等価回路図をそれぞれ示している。本発明の第１１のレベルコンバータは、第１の実施例と異なり、図２９（Ａ）に示すように、インバータ素子ＩＮＶ，トランジスタＴＮ１，ＴＮ２，ＴＰ１〜ＴＰ４及び抵抗素子Ｒ１，Ｒ２から成る。また、トランジスタＴＰ３，ＴＰ４及び抵抗素子Ｒ１，Ｒ２の接続方法が異なる。
　【０１９６】すなわち、インバータ素子ＩＮＶは入力トランジスタ回路１２の一例であり、第１の駆動電源系となる電源線ＶＤＤ１（駆動電圧ＶＤ１＝３〔Ｖ〕程度），接地線ＧＮＤ（０〔Ｖ〕）との間に接続される。なお、インバータ素子ＩＮＶに代えて、第１の実施例で採用する図１０（Ａ）に示すような入力ラッチ回路１１Ａを用いても良い。
　【０１９７】トランジスタＴＰ１は第１のトランジスタＴ１の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ１のソースは電源線ＶＤＤ２に接続され、そのドレインがトランジスタＴＮ１のドレインに接続（以下直列接続ともいう）されて、出力部ＯＵＴ１に接続される。トランジスタＴＰ１のゲートは抵抗素子Ｒ１の一端とトランジスタＴＰ３のゲート・ソース接続点ｑ２に接続される。
　【０１９８】トランジスタＴＮ１は第２のトランジスタＴ２の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ１のソースは接地線ＧＮＤに接続され、そのゲートがインバータ素子ＩＮＶの入力部ＩＮに接続される。トランジスタＴＰ２は第３のトランジスタＴ３の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ２のソースは電源線ＶＤＤ２に接続され、そのドレインがトランジスタＴＮ２のドレインに接続されて、出力部ＯＵＴ２に接続される。トランジスタＴＰ２のゲートは抵抗素子Ｒ２の一端とトランジスタＴＰ４のゲート・ソース接続点ｑ１に接続される。
　【０１９９】トランジスタＴＮ２は第４のトランジスタＴ４の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ２のソースは接地線ＧＮＤに接続され、そのゲートがインバータ素子ＩＮＶに出力部ｏｕｔに接続される。トランジスタＴＰ３は第５のトランジスタＴ５の一例であり、トランジスタＴＰ４は第６のトランジスタＴ６の一例であり、いずれも、ｐ型電界効果トランジスタから成る。トランジスタＴＰ３のドレインはトランジスタＴＰ４のゲートに接続されて、出力部ＯＵＴ２に接続される。トランジスタＴＰ３のゲートはトランジスタＴＰ４のドレインに接続されて出力部ＯＵＴ１に接続される。
　【０２００】抵抗素子Ｒ１はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、トランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗素子Ｒ２がゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、トランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。次に、当該レベルコンバータの動作について、図２９（Ｂ），図３０，３１を参照しながら説明をする。
　【０２０１】例えば、図２９（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力反転信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３０（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ２が「Ｈ」レベル，出力部ＯＵＴ１が「Ｌ」レベルとなる。
　【０２０２】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ２のゲートに、図３０（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３０（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２０３】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図２９（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図３１（Ａ）に示すようにトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２０４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図２９（Ｂ）に示すような入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図３１（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２０５】この繰り返し動作により、第１〜第５の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の１１の実施例に係るレベルコンバータによれば、図２９（Ａ）に示すように、インバータ素子ＩＮＶ，トランジスタＴＮ１，ＴＮ２，ＴＰ１〜ＴＰ４，抵抗素子Ｒ１，Ｒ２が具備される。
　【０２０６】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＰ４がＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルは抵抗Ｒ１とトランジスタＴＮ２のＯＮ抵抗の比で決まる。例えば、トランジスタＴＰ１の閾値電圧Ｖｔｈより低くなるようにＯＮ抵抗の比を設定をすると、トランジスタＴＰ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定される。また、トランジスタＴＰ４がＯＮ動作をし、抵抗Ｒ２により「Ｈ」レベルが出力部ＯＵＴ１に伝達され、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。
　【０２０７】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ→ＯＮ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＰ４がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルは抵抗Ｒ２とトランジスタＴＮ１のＯＮ抵抗の比で決まる。例えば、トランジスタＴＰ２の閾値電圧Ｖｔｈより低くなるようにＯＮ抵抗の比を設定をすると、トランジスタＴＰ４がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定される。また、トランジスタＴＰ３がＯＮ動作をし、抵抗Ｒ１により「Ｈ」レベルが出力部ＯＵＴ２に伝達され、該出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。
　【０２０８】これにより、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１〜５の実施例に比べて回路動作の高速化を図ることが可能となる。
（１２）第１２の実施例の説明図３２（Ａ），（Ａ）は、本発明の第１２の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。
　【０２０９】第１２の実施例では第１１の実施例と異なり、図３２（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、インバータ素子ＩＮＶに代えて入力ラッチ回路１１Ａを設けたものである。すなわち、トランジスタＴＰ５は第７のトランジスタＴ７の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ５は第１１の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＰ５はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。トランジスタＴＰ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２１０】トランジスタＴＰ６は第８のトランジスタＴ８の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ６はゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。なお、トランジスタＴＰ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２１１】また、入力ラッチ回路１１Ａは入力トランジスタ回路１３の一例であり、第２の実施例で採用した回路を適用し、それが第１の駆動電源線ＶＤＤ１，ＧＮＤ間に接続される。その相補性の制御信号ＩＮＤ，ＩＮＤがトランジスタＴＮ１，ＴＮ２のゲートに接続される。その他の構成及び動作は第２，第１１の実施例と同様であるため、その説明を省略する。
　【０２１２】このようにして、本発明の第１２の実施例に係るレベルコンバータによれば、図３２（Ｂ）に示すように、入力ラッチ回路１１Ａ，トランジスタＴＮ１，ＴＮ２，ＴＰ１〜ＴＰ６が具備され、トランジスタＴＰ５，ＴＰ６が第１１の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えられる。このため、トランジスタＴＰ５，ＴＰ６のノーマリＯＮ抵抗ＲＰ５，ＲＰ６により第１１の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の機能を代替することができる。例えば、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＰ４がＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＰ５のノーマリＯＮ抵抗ＲＰ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０２１３】例えば、トランジスタＴＰ１の閾値電圧Ｖｔｈより低くなるようにノーマリＯＮ抵抗ＲＰ５を設定し、回路のＯＮ抵抗の比を設定すると、トランジスタＴＰ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧がノーマリＯＮ抵抗ＲＰ５により「Ｈ」レベルに設定される。また、トランジスタＴＰ４がＯＮ動作をし、トランジスタＴＰ６のノーマリＯＮ抵抗ＲＰ６により「Ｈ」レベルが出力部ＯＵＴ１に伝達され、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。
　【０２１４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ→ＯＮ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＰ４がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＰ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。例えば、トランジスタＴＰ２の閾値電圧Ｖｔｈより低くなるようにノーマリＯＮ抵抗ＲＰ６を設定し、回路のＯＮ抵抗の比を設定すると、トランジスタＴＰ４がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧がノーマリＯＮ抵抗ＲＰ６により「Ｈ」レベルに設定される。
　【０２１５】また、トランジスタＴＰ３がＯＮ動作をし、ノーマリＯＮ抵抗ＲＰ５により「Ｈ」レベルが出力部ＯＵＴ２に伝達され、該出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、第１１の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２１６】（１３）第１３の実施例の説明図３３は、本発明の第１３の実施例に係るレベルコンバータの構成図及び動作波形図であり、図３４はその動作（定常時）の等価回路図であり、図３５はその動作（状態遷移時）の等価回路図をそれぞれ示している。第１３の実施例では第１１の実施例と異なり、図３３（Ａ）に示すように、奇数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられるものである。
　【０２１７】例えば、奇数個のインバータ素子ＩＮＶの一例となる１個のインバータ素子ＩＮＶ１がトランジスタＴＰ４のゲートと出力部ＯＵＴ１との間に接続される。インバータ素子ＩＮＶ１は電源線ＶＤＤ２，接地線ＧＮＤに接続され、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＰ４のゲート制御をする。同様に、１個のインバータ素子ＩＮＶ２はトランジスタＴＰ３のゲートと出力部ＯＵＴ２との間に接続される。インバータ素子ＩＮＶ２は電源線ＶＤＤ２，接地線ＧＮＤに接続され、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＰ３のゲート制御をする。なお、その他の構成は第１１の実施例と同様であるため、その説明を省略する。
　【０２１８】次に、当該レベルコンバータの動作について、図３３（Ｂ），図３４，図３５を参照しながら説明をする。例えば、図３３（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力反転信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３４（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ２が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２１９】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ２のゲートに、図３４（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３４（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２２０】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図３３（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図３５（Ａ）に示すようにトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２２１】この際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルがインバータ素子ＩＮＶ１により遅延され、そのゲート制御信号ＳＧＰ４がトランジスタＴＰ４に供給され、それがＯＦＦ→ＯＮ動作に遷移する。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２２２】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図３３（Ｂ）に示すような入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図３５（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２２３】この際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルがインバータ素子ＩＮＶ２により遅延され、そのゲート制御信号ＳＧＰ３がトランジスタＴＰ３に供給され、それがＯＦＦ→ＯＮ動作に遷移する。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２２４】この繰り返し動作により、第１１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第１３の実施例に係るレベルコンバータによれば、図３３（Ａ）に示すように、奇数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、インバータ素子ＩＮＶ１がトランジスタＴＰ３のゲートと出力部ＯＵＴ２との間に接続され、インバータ素子ＩＮＶ２がトランジスタＴＰ４のゲートと出力部ＯＵＴ１との間に接続される。
　【０２２５】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ１により遅延し、そのゲート制御信号ＳＧＰ４をトランジスタＴＰ４に供給することができ、トランジスタＴＰ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ２により遅延し、そのゲート制御信号ＳＧＰ３をトランジスタＴＰ３に供給することができ、トランジスタＴＰ３をＯＦＦ→遅れＯＮ動作に遷移させることができる。
　【０２２６】これにより、第１１の実施例に比べて、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第１１の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２２７】（１４）第１４の実施例の説明図３６は、本発明の第１４の実施例に係るレベルコンバータの構成図及び動作波形図であり、図３７はその動作（定常時）の等価回路図であり、図３８はその動作（状態遷移時）の等価回路図をそれぞれ示している。第１４の実施例では第１３の実施例と異なり、図３６（Ａ）に示すように、偶数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられるものである。
　【０２２８】例えば、偶数個のインバータ素子ＩＮＶの一例となる２個のインバータ素子ＩＮＶ１がトランジスタＴＰ３のゲートと出力部ＯＵＴ１との間に接続され、インバータ素子列ＩＮＶ１１を構成する。インバータ素子ＩＮＶ１は電源線ＶＤＤ２，接地線ＧＮＤに接続され、第１３の実施例と異なり、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＰ３のゲート制御をする。同様に、２個のインバータ素子ＩＮＶ２はトランジスタＴＰ４のゲートと出力部ＯＵＴ２との間に接続され、インバータ素子列ＩＮＶ２１を構成する。インバータ素子ＩＮＶ２は電源線ＶＤＤ２，接地線ＧＮＤに接続され、第１３の実施例と異なり、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＰ４のゲート制御をする。
　【０２２９】なお、インバータ素子列ＩＮＶ１１，ＩＮＶ２１は、出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて段数を調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるようにディレイ時間を調整する。これにより、高速に次段に信号を伝達することが可能となる。その他の構成は第１１の実施例と同様であるため、その説明を省略する。
　【０２３０】次に、当該レベルコンバータの動作について、図３６（Ｂ），図３７，図３８を参照しながら説明をする。例えば、図３６（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力反転信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３７（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ２が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２３１】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ２のゲートに、図３７（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図３７（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２３２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図３６（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図３８（Ａ）に示すようにトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２３３】この際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルがインバータ素子ＩＮＶ１により遅延され、そのゲート制御信号ＳＧＰ３がトランジスタＴＰ３に供給され、それがＯＮ→ＯＦＦ動作に遷移する。また、出力部ＯＵＴ２の「Ｈ」→「Ｌ」レベルがインバータ素子ＩＮＶ２により遅延され、そのゲート制御信号ＳＧＰ４がトランジスタＴＰ４に供給され、それがＯＦＦ→ＯＮ動作に遷移する。これにより、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち下がる。
　【０２３４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図３６（Ｂ）に示すような入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図３８（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２３５】この際に、出力部ＯＵＴ１の「Ｈ」→「Ｌ」レベルがインバータ素子ＩＮＶ１により遅延され、そのゲート制御信号ＳＧＰ３がトランジスタＴＰ３に供給され、それがＯＦＦ→ＯＮ動作に遷移する。また、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルがインバータ素子ＩＮＶ２により遅延され、そのゲート制御信号ＳＧＰ４がトランジスタＴＰ４に供給され、それがＯＮ→ＯＦＦ動作に遷移する。これにより、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２３６】この繰り返し動作により、第１１の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第１４の実施例に係るレベルコンバータによれば、図３６に示すように、偶数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、その直列接続されたインバータ素子列ＩＮＶ１１がトランジスタＴＰ３のゲートと出力部ＯＵＴ１との間に接続され、インバータ素子列ＩＮＶ２１がトランジスタＴＰ４のゲートと出力部ＯＵＴ２との間に接続される。
　【０２３７】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、インバータ素子列ＩＮＶ１１のディレイ時間を経てトランジスタＴＰ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定される。これにより、トランジスタＴＰ４がＯＮ動作し、抵抗Ｒ２により「Ｈ」レベルが出力部ＯＵＴ１に伝達される。
　【０２３８】このとき、トランジスタＴＮ２→出力部ＯＵＴ２→トランジスタＴＰ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１１→トランジスタＴＰ３→抵抗Ｒ１→トランジスタＴＰ１を循環する第１の信号伝達経路と、トランジスタＴＮ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２１→トランジスタＴＰ４→抵抗Ｒ２→出力部ＯＵＴ１を循環する第２の信号伝達径路が構成される。
　【０２３９】この第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、遷移状態を継続させることが可能となり、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＰ４がインバータ素子列ＩＮＶ２２のディレイ時間を経てＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定され、トランジスタＴＰ３をＯＮ動作させ、抵抗Ｒ１により「Ｈ」レベルが出力部ＯＵＴ２に伝達される。
　【０２４０】このとき、トランジスタＴＮ１→出力部ＯＵＴ１→トランジスタＴＰ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２１→トランジスタＴＰ４→抵抗Ｒ２→トランジスタＴＰ２を循環する第３の信号伝達経路と、トランジスタＴＮ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１１→トランジスタＴＰ３→抵抗Ｒ１→出力部ＯＵＴ２を循環する第４の信号伝達径路が構成される。
　【０２４１】このため、第３の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第４の信号伝達経路により、その電位を保持し、遷移状態を継続させることことが可能となり、出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、インバータ素子列ＩＮＶ１１やＩＮＶ２１により信号伝達時間に遅延を持たせ、そのディレイ期間にトランジスタＴＰ１，ＴＰ２をＯＮ動作させることにより、出力部ＯＵＴ１，出力部ＯＵＴ２を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早くすることが可能となり、第１１〜第１３の実施例に比べて、回路動作の高速化を図ることが可能となる。また、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を一層低減することが可能となる。このことから、回路消費電力の低減化を図ることが可能となる。
　【０２４２】（１５）第１５の実施例の説明図３９（Ａ），（Ｂ）は、本発明の第１５の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。第１５の実施例では第１３の実施例のレベルコンバータに図３９（Ａ）に示すような、トランジスタＴＰ５，ＴＰ６が設けられ、第１３の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。すなわち、トランジスタＴＰ５は第７のトランジスタＴ７の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ５は第１３の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＰ５はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。トランジスタＴＰ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２４３】トランジスタＴＰ６は第８のトランジスタＴ８の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ６はゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。なお、トランジスタＴＰ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第１３の実施例と同様であるため、その説明を省略する。
　【０２４４】このようにして、本発明の第１５の実施例に係るレベルコンバータによれば、図３９（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、図３９（Ｂ）に示すように、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ１により遅延し、そのゲート制御信号ＳＧＰ４をトランジスタＴＰ４に供給することができ、トランジスタＴＰ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＰ５のノーマリＯＮ抵抗ＲＰ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０２４５】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ２により遅延し、そのゲート制御信号ＳＧＰ３をトランジスタＴＰ３に供給することができ、トランジスタＴＰ３をＯＦＦ→遅れＯＮ動作に遷移させることができる。出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＰ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０２４６】これにより、第１４の実施例と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第１４の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２４７】（１６）第１６の実施例の説明図４０（Ａ），（Ｂ）は、本発明の第１６の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。第１６の実施例では第１４の実施例のレベルコンバータに図４０（Ａ）に示すようななトランジスタＴＰ５，ＴＰ６が設けられ、第１４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。すなわち、トランジスタＴＰ５は第７のトランジスタＴ７の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ５は第１４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＰ５はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。トランジスタＴＰ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２４８】トランジスタＴＰ６は第８のトランジスタＴ８の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ６はゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。なお、トランジスタＴＰ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第１４の実施例と同様であるため、その説明を省略する。
　【０２４９】このようにして、本発明の第１６の実施例に係るレベルコンバータによれば、図４０に示すように、トランジスタＴＰ５，ＴＰ６が第１４の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えられる。このため、図４０（Ａ）において、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、インバータ素子列ＩＮＶ１１のディレイ時間を経てトランジスタＴＰ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧がトランジスタＴＰ５のノーマリＯＮ抵抗ＲＰ５により「Ｈ」レベルに設定される。これにより、トランジスタＴＰ４がＯＮ動作し、トランジスタＴＰ６のノーマリＯＮ抵抗ＲＰ６により「Ｈ」レベルが出力部ＯＵＴ１に伝達される。
　【０２５０】このとき、トランジスタＴＮ２→出力部ＯＵＴ２→トランジスタＴＰ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１１→トランジスタＴＰ３ＯＮ抵抗ＲＰ５→トランジスタＴＰ１を循環する第１の信号伝達経路と、トランジスタＴＮ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２１→トランジスタＴＰ４→ＯＮ抵抗ＲＰ６→出力部ＯＵＴ１を循環する第２の信号伝達径路が構成される。
　【０２５１】この第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、遷移状態を継続させることが可能となり、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＰ４がインバータ素子列ＩＮＶ２２のディレイ時間を経てＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧がＯＮ抵抗ＲＰ６により「Ｈ」レベルに設定され、トランジスタＴＰ３をＯＮ動作させ、ＯＮ抵抗ＲＰ５により「Ｈ」レベルが出力部ＯＵＴ２に伝達される。
　【０２５２】このとき、トランジスタＴＮ１→出力部ＯＵＴ１→トランジスタＴＰ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２１→トランジスタＴＰ４→ＯＮ抵抗ＲＰ６→トランジスタＴＰ２を循環する第３の信号伝達経路と、トランジスタＴＮ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１１→トランジスタＴＰ３→ＯＮ抵抗ＲＰ５→出力部ＯＵＴ２を循環する第４の信号伝達径路が構成される。
　【０２５３】このため、第３の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第４の信号伝達経路により、その電位を保持し、遷移状態を継続させることことが可能となり、出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、インバータ素子列ＩＮＶ１１やＩＮＶ２１により信号伝達時間に遅延を持たせ、そのディレイ期間にトランジスタＴＰ１，ＴＰ２をＯＮ動作させることにより、第１４の実施例と同様に、出力部ＯＵＴ１，出力部ＯＵＴ２を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早くすることが可能となり、第１１〜第１３の実施例に比べて、回路動作の高速化を図ることが可能となる。また、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を一層低減することが可能となる。このことから、回路消費電力の低減化を図ることが可能となる。
　【０２５４】（１７）第１７の実施例の説明図４１（Ａ），（Ｂ）は、本発明の第１７の実施例に係るレベルコンバータの構成図及び動作波形図であり、図４２はその動作（定常時）の等価回路図であり、図４３はその動作（状態遷移時）の等価回路図をそれぞれ示している。第１７の実施例では、第１１の実施例のレベルコンバータに、図４１（Ａ）に示すような抵抗素子Ｒ３，Ｒ４及びコンデンサＣ１，Ｃ２が設けられる。
　【０２５５】すなわち、抵抗素子Ｒ３は第３の負荷素子の一例であり、はトランジスタＴＰ３のゲートと出力部ＯＵＴ１との間に接続される。抵抗素子Ｒ３はトランジスタＴＰ３のＯＮ動作にもよるが、数〔ＫΩ〕程度の抵抗値を設定する。抵抗素子Ｒ４は第４の負荷素子の一例であり、トランジスタＴＰ４のゲートと出力部ＯＵＴ２との間に接続される。抵抗素子Ｒ４はトランジスタＴＰ４のＯＮ動作にもよるが、数〔ＫΩ〕程度の抵抗値を設定する。
　【０２５６】コンデンサＣ１は第１の静電容量Ｃ１の一例であり、出力部ＯＵＴ１と接地線ＧＮＤとの間に接続される。コンデンサＣ２は第２の静電容量Ｃ２の一例であり、出力部ＯＵＴ２と接地線ＧＮＤとの間に接続される。なお、抵抗素子Ｒ３，コンデンサＣ１は、積分回路を構成し、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＰ３のゲートにその遅延信号を出力する。同様に、抵抗素子Ｒ４，コンデンサＣ２は、積分回路を構成し、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＰ４のゲートにその遅延信号を出力する。
　【０２５７】積分回路の時定数は出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるように時定数を調整する。これにより、高速に次段に信号を伝達することが可能となる。なお、その他の構成は第１１の実施例と同様であるため、その説明を省略する。
　【０２５８】次に、当該レベルコンバータの動作について、図４１（Ｂ），図４２，４３を参照しながら説明をする。例えば、図４１（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力反転信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図４２（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ２が「Ｈ」レベル，出力部ＯＵＴ１が「Ｌ」レベルとなる。
　【０２５９】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ２のゲートに、図４２（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図４２（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２６０】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図４１（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図４３（Ａ）に示すようにトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。この際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルが抵抗素子Ｒ３とコンデンサＣ１とにより遅延され、そのゲート制御信号ＳＧＰ３がトランジスタＴＰ３に供給され、それがＯＮ→ＯＦＦ動作に遷移する。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２６１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図４１（Ｂ）に示すような入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図４３（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２６２】この際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルが抵抗素子Ｒ４とコンデンサＣ２とにより遅延され、そのゲート制御信号ＳＧＰ４がトランジスタＴＰ４に供給され、それがＯＮ→ＯＦＦ動作に遷移する。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２６３】この繰り返し動作により、第１１〜第１６の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第１７の実施例に係るレベルコンバータによれば、図４３に示すように、抵抗素子Ｒ３，Ｒ４，コンデンサＣ１，Ｃ２が具備される。
　【０２６４】このため、出力部ＯＵＴ１の電位レベルを抵抗素子Ｒ３とコンデンサＣ１により遅延したゲート制御信号ＳＧＰ３をトランジスタＴＰ３のゲートに供給することができる。また、出力部ＯＵＴ２の電位レベルを抵抗素子Ｒ４とコンデンサＣ２により遅延したゲート制御信号ＳＧＰ４をトランジスタＴＰ４のゲートに供給することができる。
　【０２６５】このことから、第１４，第１６の実施例と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第１１〜第１６のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２６６】（１８）第１８の実施例の説明図４４（Ａ），（Ｂ）は、本発明の第１８の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。第１８の実施例では第１７の実施例のレベルコンバータに図４４（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、第１４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。すなわち、トランジスタＴＰ５は第１４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＰ５はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。トランジスタＴＰ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２６７】トランジスタＴＰ６はゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。なお、トランジスタＴＰ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第１４，第１７の実施例と同様であるため、その説明を省略する。このようにして、本発明の第１８の実施例に係るレベルコンバータによれば、図３９（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。
　【０２６８】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際には、図４４（Ｂ）に示すように、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルを抵抗素子Ｒ３とコンデンサＣ１により遅延し、そのゲート制御信号ＳＧＰ３をトランジスタＴＰ３のゲートに供給することができ、トランジスタＴＰ３をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＰ５のノーマリＯＮ抵抗ＲＰ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０２６９】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルを抵抗素子Ｒ４とコンデンサＣ２により遅延し、そのゲート制御信号ＳＧＰ４をトランジスタＴＰ４のゲートに供給することができ、トランジスタＴＰ４をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＰ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０２７０】これにより、第１４の実施例と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第１４の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２７１】（１９）第１９の実施例の説明図４５（Ａ），（Ｂ）は、本発明の第１９の実施例に係るレベルコンバータの構成図及び動作波形図であり、図４５はその動作（定常時）の等価回路図であり、図４６はその動作（状態遷移時）の等価回路図をそれぞれ示している。第１９の実施例では、第１５の実施例のレベルコンバータに、図４５（Ａ）に示すような積分回路ＣＲ１，ＣＲ２が設けられる。
　【０２７２】すなわち、積分回路ＣＲ１はインバータ素子ＩＮＶ１と出力部ＯＵＴ１との間に接続され、抵抗素子Ｒ３とコンデンサＣ１から成る。その機能は、出力部ＯＵＴ１の電位レベルを遅延してインバータ素子ＩＮＶ１に遅延信号を出力する。なお、抵抗素子Ｒ３はインバータ素子ＩＮＶ１の入力部と出力部ＯＵＴ１との間に接続され、コンデンサＣ１はその接続点と接地線ＧＮＤとの間に接続される。
　【０２７３】同様に、積分回路ＣＲ２はインバータ素子ＩＮＶ２と出力部ＯＵＴ２との間に接続され、抵抗素子Ｒ４とコンデンサＣ２から成る。その機能は、出力部ＯＵＴ２の電位レベルを遅延してインバータ素子ＩＮＶ２にその遅延信号を出力する。なお、抵抗素子Ｒ４はインバータ素子ＩＮＶ２の入力部と出力部ＯＵＴ２との間に接続され、コンデンサＣ２はその接続点と接地線ＧＮＤとの間に接続される。
　【０２７４】また、積分回路ＣＲ１，ＣＲ２の時定数は出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるように時定数を調整する。これにより、高速に次段に信号を伝達することが可能となる。その他の構成は第１１の実施例と同様であるため、その説明を省略する。
　【０２７５】次に、当該レベルコンバータの動作について、図４５（Ｂ），図４６，４７を参照しながら説明をする。例えば、図４５（Ｂ）において、入力部ＩＮが「Ｈ」レベルとなる定常時には、トランジスタＴＮ１のゲートに、入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力反転信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図４６（Ａ）の等価回路に示すように、トランジスタＴＮ１，ＴＰ３，ＴＰ２がＯＮ動作状態となり、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＦＦ動作状態となって、出力部ＯＵＴ２が「Ｈ」レベル，出力部ＯＵＴ１が「Ｌ」レベルとなる。
　【０２７６】逆に、入力部ＩＮが「Ｌ」レベルとなる定常時には、トランジスタＴＮ２のゲートに、図４６（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」レベルが供給される。これにより、図４６（Ｂ）の等価回路に示すように、トランジスタＴＮ２，ＴＰ１，ＴＰ４がＯＮ動作状態となり、トランジスタＴＮ１，ＴＰ２，ＴＰ３がＯＦＦ動作状態となって、出力部ＯＵＴ１が「Ｈ」レベル，出力部ＯＵＴ２が「Ｌ」レベルとなる。
　【０２７７】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図４５（Ｂ）に示すような入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給される。これにより、図４７（Ａ）に示すようにトランジスタＴＮ２のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ１が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。この際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルが積分回路ＣＲ１により遅延され、そのゲート制御信号ＳＧＰ４がトランジスタＴＰ４に供給され、それがＯＦＦ→ＯＮ動作に遷移する。また、トランジスタＴＮ１のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ２が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２７８】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する場合には、トランジスタＴＮ１のゲートに、図４５（Ｂ）に示すような入力信号ＳＩＮ＝「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタＴＮ２のゲートに、入力信号ＳＩＮ＝「Ｈ」→「Ｌ」レベルが供給される。これにより、図４７（Ｂ）に示すように、トランジスタＴＮ１のＯＦＦ→ＯＮ動作に次いでトランジスタＴＰ２が早くＯＦＦ→ＯＮ動作に遷移し、出力部ＯＵＴ２の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。
　【０２７９】この際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルが積分回路ＣＲ２により遅延され、そのゲート制御信号ＳＧＰ３がトランジスタＴＰ３に供給され、それがＯＦＦ→ＯＮ動作に遷移する。また、トランジスタＴＮ２のＯＮ→ＯＦＦ動作に次いでトランジスタＴＰ１が早くＯＮ→ＯＦＦ動作に遷移し、出力部ＯＵＴ１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
　【０２８０】この繰り返し動作により、第１１〜第１８の実施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第１９の実施例に係るレベルコンバータによれば、図４５に示すように、インバータ素子ＩＮＶ１，ＩＮＶ２の前段に積分回路ＣＲ１，ＣＲ２が接続される。
　【０２８１】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際や、「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の電位レベルを積分回路ＣＲ１とインバータ素子ＩＮＶ１とにより遅延したゲート制御信号ＳＧＰ４をトランジスタＴＰ４のゲートに供給することができ、出力部ＯＵＴ２の電位レベルを積分回路ＣＲ２とインバータ素子ＩＮＶ２とにより遅延したゲート制御信号ＳＧＰ３をトランジスタＴＰ３のゲートに供給することができる。このことから、出力部ＯＵＴ１を高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【０２８２】これにより、第１１〜第１８のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
（２０）第２０の実施例の説明図４８（Ａ），（Ｂ）は、本発明の第２０の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。
　【０２８３】第２０の実施例では第１９の実施例のレベルコンバータに図４４（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、第１４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。トランジスタＴＰ５は第１４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。すなわち、トランジスタＴＰ５はゲート・ソース接続点ｑ２と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。トランジスタＴＰ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０２８４】トランジスタＴＰ６はゲート・ソース接続点ｑ１と電源線ＶＤＤ２との間に接続され、そのゲートが接地線ＧＮＤに接続される。なお、トランジスタＴＰ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第１４，第１９の実施例と同様であるため、その説明を省略する。このようにして、本発明の第２０の実施例に係るレベルコンバータによれば、図４８（Ａ）に示すように、トランジスタＴＰ５，ＴＰ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。
　【０２８５】このため、入力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際には、図４８（Ｂ）に示すように、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルを積分回路ＣＲ１により遅延し、そのゲート制御信号ＳＧＰ４をトランジスタＴＰ４のゲートに供給することができ、トランジスタＴＰ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＰ５のノーマリＯＮ抵抗ＲＰ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０２８６】また、入力部ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルを積分回路ＣＲ２により遅延し、そのゲート制御信号ＳＧＰ３をトランジスタＴＰ３のゲートに供給することができ、トランジスタＴＰ３をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＰ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０２８７】これにより、第１４の実施例と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第１４，第１９の実施例と同様に、駆動電源系ＶＤＤ２，ＧＮＤに接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０２８８】以上説明をした第１１〜第２０の実施例に係るレベルコンバータでは、接地線ＧＮＤの電位レベルを基準にして、電源線ＶＤＤ１，ＶＤＤ２が高電位電源に接続されるが、次に説明する本発明の第２１〜第３０の実施例に係るレベルコンバータでは電源線ＧＮＤの電位レベルを基準にして、電源線ＧＮＤ１，ＧＮＤ２を低電位電源に接続するトランジスタ回路の構成を示している。
　【０２８９】（２１）第２１の実施例の説明図４９（Ａ），（Ｂ）は、本発明の第２１の実施例に係るレベルコンバータの構成図及び動作波形図をそれぞれ示している。本発明の第２１のレベルコンバータは、図４９（Ａ）に示すように、インバータ素子ＩＮＶ，トランジスタＴＮ１〜ＴＮ３，ＴＰ１，ＴＰ２及び抵抗素子Ｒ１，Ｒ２が具備され、それらの電源接続方法が第１１〜第２０の実施例と異なる。
　【０２９０】すなわち、インバータ素子ＩＮＶは第１の駆動電源系となる電源線ＶＤＤ（０〔Ｖ〕），接地線（駆動電圧−ＶＳ１＝−３〔Ｖ〕程度）ＧＮＤ１との間に接続される。なお、インバータ素子ＩＮＶに代えて、第１の実施例で採用する図１０（Ａ）に示すような入力ラッチ回路１１Ａを用いても良い。トランジスタＴＰ１は第１のトランジスタＴ１の一例であり、ｐ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＰ１のソースは電源線ＶＤＤに接続され、そのドレインがトランジスタＴＮ１のドレインに接続（以下直列接続ともいう）されて、出力部ＯＵＴ１に接続される。トランジスタＴＰ１のゲートはインバータ素子ＩＮＶの入力部ＩＮに接続される。
　【０２９１】トランジスタＴＮ１は第２のトランジスタＴ２の一例であり、ｎ型電界効果トランジスタ（以下単にトランジスタという）から成る。トランジスタＴＮ１のソースは接地線（駆動電圧−ＶＳ２＝−５〔Ｖ〕程度）ＧＮＤ２に接続され、そのゲートが抵抗素子Ｒ１の一端とトランジスタＴＮ３のゲート・ソース接続点ｑ２に接続される。
　【０２９２】トランジスタＴＰ２は第３のトランジスタＴ３の一例であり、ｐ型電界効果トランジスタから成る。トランジスタＴＰ２のソースは電源線ＶＤＤに接続され、そのドレインがトランジスタＴＮ２のドレインに接続されて、出力部ＯＵＴ２に接続される。トランジスタＴＰ２のゲートはインバータ素子ＩＮＶに出力部ｏｕｔに接続される。トランジスタＴＮ２は第４のトランジスタＴ４の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ２のソースは接地線ＧＮＤ２に接続され、そのゲートが抵抗素子Ｒ２の一端とトランジスタＴＮ４のゲート・ソース接続点ｑ１に接続される。
　【０２９３】トランジスタＴＮ３は第５のトランジスタＴ５の一例であり、トランジスタＴＮ４は第６のトランジスタＴ６の一例であり、いずれも、ｎ型電界効果トランジスタから成る。トランジスタＴＮ３のドレインはトランジスタＴＮ４のゲートに接続されて、出力部ＯＵＴ２に接続される。トランジスタＴＮ３のゲートはトランジスタＴＮ４のドレインに接続されて出力部ＯＵＴ１に接続される。
　【０２９４】抵抗素子Ｒ１はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、トランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗素子Ｒ２がゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、トランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。その他の構成は第１１の実施例と同様であるため、その説明を省略する。
　【０２９５】このようにして、本発明の２１の実施例に係るレベルコンバータによれば、図４９（Ａ）に示すように、インバータ素子ＩＮＶ，トランジスタＴＮ１〜ＴＮ４，ＴＰ１，ＴＰ２，抵抗素子Ｒ１，Ｒ２が具備される。このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＮ３がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＮ４がＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルは抵抗Ｒ１とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０２９６】例えば、トランジスタＴＰ１の閾値電圧Ｖｔｈより低くなるようにＯＮ抵抗の比を設定をすると、トランジスタＴＮ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定される。また、トランジスタＴＮ４がＯＮ動作をし、抵抗Ｒ２により「Ｈ」レベルが出力部ＯＵＴ１に伝達され、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。
　【０２９７】逆に、入力信号ＳＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＮ３がＯＦＦ→ＯＮ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＮ４がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルは抵抗Ｒ２とトランジスタＴＮ１のＯＮ抵抗の比で決まる。例えば、トランジスタＴＰ２の閾値電圧Ｖｔｈより低くなるようにＯＮ抵抗の比を設定をすると、トランジスタＴＮ４がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定される。また、トランジスタＴＮ３がＯＮ動作をし、抵抗Ｒ１により「Ｈ」レベルが出力部ＯＵＴ２に伝達され、該出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。
　【０２９８】これにより、−３〔Ｖ〕駆動系で信号処理されたＥＣＬ信号レベルを−５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換することができる。また、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第１１の実施例と同様に回路動作の高速化を図ることが可能となる。
　【０２９９】（２２）第２２の実施例の説明図５０（Ａ），（Ｂ）は、本発明の第２２の実施例に係るレベルコンバータの構成図及び動作波形図をそれぞれ示している。
第２２の実施例では第２１の実施例と異なり、図５０（Ａ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、インバータ素子ＩＮＶに代えて入力ラッチ回路１１Ａを設けたものである。
　【０３００】すなわち、トランジスタＴＮ５は第７のトランジスタＴ７の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ５は第２１の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＮ５はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。トランジスタＴＮ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０３０１】トランジスタＴＮ６は第８のトランジスタＴ８の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ６はゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。なお、トランジスタＴＮ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第２１の実施例と同様であるため、その説明を省略する。
　【０３０２】このようにして、本発明の第２２の実施例に係るレベルコンバータによれば、図５０（Ａ）に示すように、トランジスタＴＮ１〜ＴＮ６，ＴＰ１，ＴＰ２が具備され、トランジスタＴＮ５，ＴＮ６が第２１の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えられる。このため、トランジスタＴＮ５，ＴＮ６のノーマリＯＮ抵抗ＲＮ５，ＲＮ６により第２１の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の機能を代替することができる。例えば、図５０（Ｂ）に示すように、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＮ３がＯＦＦ→ＯＮ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＮ４がＯＮ→ＯＦＦ動作に遷移する。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＮ５のノーマリＯＮ抵抗ＲＮ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０３０３】つまり、トランジスタＴＰ１の閾値電圧Ｖｔｈより低くなるようにノーマリＯＮ抵抗ＲＮ５を設定し、回路のＯＮ抵抗の比を設定すると、トランジスタＴＮ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧がノーマリＯＮ抵抗ＲＮ５により「Ｈ」レベルに設定される。また、トランジスタＴＮ４がＯＮ動作をし、トランジスタＴＮ６のノーマリＯＮ抵抗ＲＮ６により「Ｌ」レベルが出力部ＯＵＴ１に伝達され、出力部ＯＵＴ１が高速に「Ｈ」→「Ｌ」レベルに遷移する。
　【０３０４】逆に、入力信号ＳＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴＮ１，ＴＰ２，ＴＮ３がＯＦＦ→ＯＮ動作に遷移し、トランジスタＴＰ１，ＴＮ２，ＴＮ４ＯＦＦ→ＯＮ動作に遷移する。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＰ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。例えば、トランジスタＴＰ２の閾値電圧Ｖｔｈより低くなるようにノーマリＯＮ抵抗ＲＮ６を設定し、回路のＯＮ抵抗の比を設定すると、トランジスタＴＮ４がＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧がノーマリＯＮ抵抗ＲＮ５により「Ｌ」レベルに設定される。
　【０３０５】また、トランジスタＴＮ３がＯＮ動作をし、ノーマリＯＮ抵抗ＲＮ５により「Ｈ」レベルが出力部ＯＵＴ２に伝達され、該出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、第２１の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０３０６】（２３）第２３の実施例の説明図５１（Ａ），（Ｂ）は、本発明の第２３の実施例に係るレベルコンバータの構成図及び動作波形図をそれぞれ示している。第２３の実施例では第２１の実施例と異なり、図５１（Ａ）に示すように、奇数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられるものである。
　【０３０７】例えば、奇数個のインバータ素子ＩＮＶの一例となる１個のインバータ素子ＩＮＶ１がトランジスタＴＰ４のゲートと出力部ＯＵＴ１との間に接続される。インバータ素子ＩＮＶ１は電源線ＶＤＤ，接地線ＧＮＤ２に接続され、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＮ４のゲート制御をする。同様に、１個のインバータ素子ＩＮＶ２はトランジスタＴＮ３のゲートと出力部ＯＵＴ２との間に接続される。インバータ素子ＩＮＶ２は電源線ＶＤＤ，接地線ＧＮＤ２に接続され、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＮ３のゲート制御をする。なお、その他の構成は第２１の実施例と同様であるため、その説明を省略する。
　【０３０８】このようにして、本発明の第２３の実施例に係るレベルコンバータによれば、図５１（Ａ）に示すように、奇数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、インバータ素子ＩＮＶ１がトランジスタＴＮ３のゲートと出力部ＯＵＴ２との間に接続され、インバータ素子ＩＮＶ２がトランジスタＴＮ４のゲートと出力部ＯＵＴ１との間に接続される。
　【０３０９】このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、図５１（Ｂ）に示すように、出力部ＯＵＴ１の「Ｈ」→「Ｌ」レベルをインバータ素子ＩＮＶ１により遅延し、そのゲート制御信号ＳＧＮ４をトランジスタＴＮ４に供給することができ、トランジスタＴＮ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。また、入力信号ＳＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｈ」→「Ｌ」レベルをインバータ素子ＩＮＶ２により遅延し、そのゲート制御信号ＳＧＮ３をトランジスタＴＮ３に供給することができ、トランジスタＴＮ３をＯＦＦ→遅れＯＮ動作に遷移させることができる。
　【０３１０】これにより、第２１の実施例に比べて、入力信号ＳＩＮが「Ｌ」から「Ｈ」レベルに遷移する際や、「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｈ」から「Ｌ」レベルに遷移させることができる。これにより、第２１の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０３１１】（２４）第２４の実施例の説明図５２（Ａ），（Ｂ）は、本発明の第２４の実施例に係るレベルコンバータの構成図及び動作波形図をそれぞれ示している。第２４の実施例では第２３の実施例と異なり、図５２（Ａ）に示すように、偶数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられるものである。
　【０３１２】例えば、偶数個のインバータ素子ＩＮＶの一例となる２個のインバータ素子ＩＮＶ１がトランジスタＴＮ３のゲートと出力部ＯＵＴ１との間に接続され、インバータ素子列ＩＮＶ１２を構成する。インバータ素子ＩＮＶ１は電源線ＶＤＤ，接地線ＧＮＤ２に接続され、第２３の実施例と異なり、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＮ３のゲート制御をする。同様に、２個のインバータ素子ＩＮＶ２はトランジスタＴＮ４のゲートと出力部ＯＵＴ２との間に接続され、インバータ素子列ＩＮＶ２２を構成する。インバータ素子ＩＮＶ２は電源線ＶＤＤ，接地線ＧＮＤ２に接続され、第１３の実施例と異なり、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＮ４のゲート制御をする。
　【０３１３】なお、インバータ素子列ＩＮＶ１２，ＩＮＶ２２は、出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて段数を調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるようにディレイ時間を調整する。これにより、高速に次段に信号を伝達することが可能となる。その他の構成は第２１の実施例と同様であるため、その説明を省略する。
　【０３１４】このようにして、本発明の第２４の実施例に係るレベルコンバータによれば、図５２（Ａ）に示すように、偶数個のインバータ素子ＩＮＶ１，ＩＮＶ２が設けられ、その直列接続されたインバータ素子列ＩＮＶ１２がトランジスタＴＮ３のゲートと出力部ＯＵＴ１との間に接続され、インバータ素子列ＩＮＶ２２がトランジスタＴＮ４のゲートと出力部ＯＵＴ２との間に接続される。
　【０３１５】このため、図５２（Ｂ）に示すように入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、インバータ素子列ＩＮＶ１２のディレイ時間を経てトランジスタＴＮ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧が抵抗Ｒ１により「Ｌ」レベルに設定される。これにより、トランジスタＴＮ４がＯＮ動作し、抵抗Ｒ２により「Ｌ」レベルが出力部ＯＵＴ１に伝達される。
　【０３１６】このとき、トランジスタＴＮ２→出力部ＯＵＴ２→トランジスタＴＰ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１２→トランジスタＴＮ３→抵抗Ｒ１→トランジスタＴＰ１を循環する第１の信号伝達経路と、トランジスタＴＮ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２２→トランジスタＴＮ４→抵抗Ｒ２→出力部ＯＵＴ１を循環する第２の信号伝達径路が構成される。
　【０３１７】この第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、遷移状態を継続させることが可能となり、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。逆に、入力信号ＳＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴＮ４がインバータ素子列ＩＮＶ２２のディレイ時間を経てＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定され、トランジスタＴＮ３をＯＮ動作させ、抵抗Ｒ１により「Ｌ」レベルが出力部ＯＵＴ２に伝達される。
　【０３１８】このとき、トランジスタＴＮ１→出力部ＯＵＴ１→トランジスタＴＰ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２２→トランジスタＴＮ４→抵抗Ｒ２→トランジスタＴＰ２を循環する第３の信号伝達経路と、トランジスタＴＮ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１２→トランジスタＴＮ３→抵抗Ｒ１→出力部ＯＵＴ２を循環する第４の信号伝達径路が構成される。
　【０３１９】このため、第３の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第４の信号伝達経路により、その電位を保持し、遷移状態を継続させることことが可能となり、出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、インバータ素子列ＩＮＶ１２やＩＮＶ２２により信号伝達時間に遅延を持たせ、そのディレイ期間にトランジスタＴＰ１，ＴＰ２をＯＮ動作させることにより、出力部ＯＵＴ１，出力部ＯＵＴ２を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早くすることが可能となり、第２１〜第２３の実施例に比べて、回路動作の高速化を図ることが可能となる。また、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を一層低減することが可能となる。このことから、回路消費電力の低減化を図ることが可能となる。
　【０３２０】（２５）第２５の実施例の説明図５３（Ａ）は、本発明の第２５の実施例に係るレベルコンバータの構成図をそれぞれ示している。第２５の実施例では第２３の実施例のレベルコンバータに図５３（Ａ）に示すような、トランジスタＴＮ５，ＴＮ６が設けられ、第２３の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。すなわち、トランジスタＴＮ５は第７のトランジスタＴ７の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ５は第２３の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＮ５はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。トランジスタＴＮ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０３２１】トランジスタＴＮ６は第８のトランジスタＴ８の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ６はゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。なお、トランジスタＴＮ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第２３の実施例と同様であるため、その説明を省略する。
　【０３２２】このようにして、本発明の第２５の実施例に係るレベルコンバータによれば、図３９（Ａ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ１により遅延し、そのゲート制御信号ＳＧＮ４をトランジスタＴＮ４に供給することができ、トランジスタＴＮ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＮ５のノーマリＯＮ抵抗ＲＮ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０３２３】また、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルをインバータ素子ＩＮＶ２により遅延し、そのゲート制御信号ＳＧＮ３をトランジスタＴＮ３に供給することができ、トランジスタＴＮ３をＯＦＦ→遅れＯＮ動作に遷移させることができる。出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＮ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０３２４】これにより、第２４の実施例と同様に、入力信号ＳＩＮが「Ｌ」から「Ｈ」レベルに遷移する際や、「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第２４の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能と
なる。
　【０３２５】（２６）第２６の実施例の説明図５３（Ｂ）は、本発明の第２６の実施例に係るレベルコンバータの構成図を示している。第２６の実施例では第２４の実施例のレベルコンバータに図５３（Ｂ）に示すようななトランジスタＴＮ５，ＴＮ６が設けられ、第２４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。すなわち、トランジスタＴＮ５は第７のトランジスタＴ７の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ５は第２４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。トランジスタＴＮ５はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。トランジスタＴＮ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０３２６】トランジスタＴＮ６は第８のトランジスタＴ８の一例であり、ｎ型電界効果トランジスタから成る。トランジスタＴＮ６はゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。なお、トランジスタＴＮ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第２４の実施例と同様であるため、その説明を省略する。
　【０３２７】このようにして、本発明の第２６の実施例に係るレベルコンバータによれば、図５３（Ｂ）に示すように、トランジスタＴＮ５，ＴＮ６が第２４の実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えられる。このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、インバータ素子列ＩＮＶ１２のディレイ時間を経てトランジスタＴＮ３がＯＦＦ動作をし、トランジスタＴＰ１のゲート電圧がトランジスタＴＮ５のノーマリＯＮ抵抗ＲＮ５により「Ｈ」レベルに設定される。これにより、トランジスタＴＮ４がＯＮ動作し、トランジスタＴＮ６のノーマリＯＮ抵抗ＲＮ６により「Ｈ」レベルが出力部ＯＵＴ１に伝達される。
　【０３２８】このとき、トランジスタＴＮ２→出力部ＯＵＴ２→トランジスタＴＰ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１２→トランジスタＴＮ３→ＯＮ抵抗ＲＮ５→トランジスタＴＰ１を循環する第１の信号伝達経路と、トランジスタＴＮ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２２→トランジスタＴＮ４→ＯＮ抵抗ＲＮ６→出力部ＯＵＴ１を循環する第２の信号伝達径路が構成される。
　【０３２９】この第１の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、遷移状態を継続させることが可能となり、出力部ＯＵＴ１が高速に「Ｌ」→「Ｈ」レベルに遷移する。逆に、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴＮ４がインバータ素子列ＩＮＶ２２のディレイ時間を経てＯＮ→ＯＦＦ動作に遷移し、トランジスタＴＰ２のゲート電圧がＯＮ抵抗ＲＮ６により「Ｈ」レベルに設定され、トランジスタＴＮ３をＯＮ動作させ、ＯＮ抵抗ＲＮ５により「Ｈ」レベルが出力部ＯＵＴ２に伝達される。
　【０３３０】このとき、トランジスタＴＮ１→出力部ＯＵＴ１→トランジスタＴＰ２→出力部ＯＵＴ２→インバータ素子列ＩＮＶ２２→トランジスタＴＮ４→ＯＮ抵抗ＲＮ６→トランジスタＴＰ２を循環する第３の信号伝達経路と、トランジスタＴＮ１→出力部ＯＵＴ１→インバータ素子列ＩＮＶ１２→トランジスタＴＮ３→ＯＮ抵抗ＲＮ５→出力部ＯＵＴ２を循環する第４の信号伝達径路が構成される。
　【０３３１】このため、第３の信号伝達経路により、出力部ＯＵＴ１を「Ｌ」→「Ｈ」レベルに高速に遷移させることができ、該信号伝達経路で立ち上がった後に、第４の信号伝達経路により、その電位を保持し、遷移状態を継続させることことが可能となり、出力部ＯＵＴ２が高速に「Ｌ」→「Ｈ」レベルに遷移する。これにより、インバータ素子列ＩＮＶ１２やＩＮＶ２２により信号伝達時間に遅延を持たせ、そのディレイ期間にトランジスタＴＰ１，ＴＰ２をＯＮ動作させることにより、第２４の実施例と同様に、出力部ＯＵＴ１，出力部ＯＵＴ２を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早くすることが可能となり、第２１〜第２３の実施例に比べて、回路動作の高速化を図ることが可能となる。また、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を一層低減することが可能となる。このことから、回路消費電力の低減化を図ることが可能となる。
　【０３３２】（２７）第２７の実施例の説明図５４（Ａ）は、本発明の第２７の実施例に係るレベルコンバータの構成図を示している。第２７の実施例では、第２１の実施例のレベルコンバータに、図５４（Ａ）に示すような抵抗素子Ｒ３，Ｒ４及びコンデンサＣ１，Ｃ２が設けられる。すなわち、抵抗素子Ｒ３（第３の抵抗素子）はトランジスタＴＮ３のゲートと出力部ＯＵＴ１との間に接続される。抵抗素子Ｒ３はトランジスタＴＮ３のＯＮ動作にもよるが、数〔ＫΩ〕程度の抵抗値を設定する。
　【０３３３】抵抗素子Ｒ４（第４の抵抗素子）はトランジスタＴＮ４のゲートと出力部ＯＵＴ２との間に接続される。抵抗素子Ｒ４はトランジスタＴＮ４のＯＮ動作にもよるが、数〔ＫΩ〕程度の抵抗値を設定する。コンデンサＣ１は第１の静電容量Ｃ１の一例であり、出力部ＯＵＴ１と電源線ＶＤＤとの間に接続される。コンデンサＣ２は第２の静電容量Ｃ２の一例であり、出力部ＯＵＴ２と電源線ＶＤＤとの間に接続される。なお、抵抗素子Ｒ３，コンデンサＣ１は、積分回路を構成し、出力部ＯＵＴ１の電位レベルを遅延してトランジスタＴＮ３のゲートにその遅延信号を出力する。同様に、抵抗素子Ｒ４，コンデンサＣ２は、積分回路を構成し、出力部ＯＵＴ２の電位レベルを遅延してトランジスタＴＮ４のゲートにその遅延信号を出力する。
　【０３３４】積分回路の時定数は出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるように時定数を調整する。これにより、高速に次段に信号を伝達することが可能となる。なお、その他の構成は第２１の実施例と同様であるため、その説明を省略する。
　【０３３５】このようにして、本発明の第２７の実施例に係るレベルコンバータによれば、図５４（Ａ）に示すように、抵抗素子Ｒ３，Ｒ４，コンデンサＣ１，Ｃ２が具備される。このため、出力部ＯＵＴ１の電位レベルを抵抗素子Ｒ３とコンデンサＣ１により遅延したゲート制御信号ＳＧＮ３をトランジスタＴＮ３のゲートに供給することができる。また、出力部ＯＵＴ２の電位レベルを抵抗素子Ｒ４とコンデンサＣ２により遅延したゲート制御信号ＳＧＮ４をトランジスタＴＮ４のゲートに供給することができる。このことから、第２４，第２６の実施例と同様に、入力信号ＳＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【０３３６】これにより、第２１〜第２６のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
（２８）第２８の実施例の説明図５４（Ｂ）は、本発明の第２８の実施例に係るレベルコンバータの構成図を示している。第２８の実施例では第２７の実施例のレベルコンバータに図５４（Ｂ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、第２４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。トランジスタＴＮ５は第２４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。すなわち、トランジスタＴＮ５はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。トランジスタＴＮ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０３３７】トランジスタＴＮ６はゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。なお、トランジスタＴＮ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第２４，第２７の実施例と同様であるため、その説明を省略する。このようにして、本発明の第２８の実施例に係るレベルコンバータによれば、図５４（Ｂ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。
　【０３３８】このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際には、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルを抵抗素子Ｒ３とコンデンサＣ１により遅延し、そのゲート制御信号ＳＧＮ３をトランジスタＴＮ３のゲートに供給することができ、トランジスタＴＮ３をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＮ５のノーマリＯＮ抵抗ＲＮ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０３３９】また、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルを抵抗素子Ｒ４とコンデンサＣ２により遅延し、そのゲート制御信号ＳＧＮ４をトランジスタＴＮ４のゲートに供給することができ、トランジスタＴＮ４をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＮ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０３４０】これにより、第２４の実施例と同様に、入力信号ＳＩＮが「Ｌ」から「Ｈ」レベルに遷移する際や、「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第２４の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０３４１】（２９）第２９の実施例の説明図５５（Ａ）は、本発明の第２９の実施例に係るレベルコンバータの構成図を示している。第２９の実施例では、第２５の実施例のレベルコンバータに、図５５（Ａ）に示すような積分回路ＣＲ１，ＣＲ２が設けられる。すなわち、積分回路ＣＲ１はインバータ素子ＩＮＶ１と出力部ＯＵＴ１との間に接続され、抵抗素子Ｒ３とコンデンサＣ１から成る。その機能は、出力部ＯＵＴ１の電位レベルを遅延してインバータ素子ＩＮＶ１に遅延信号を出力する。なお、抵抗素子Ｒ３はインバータ素子ＩＮＶ１の入力部と出力部ＯＵＴ１との間に接続され、コンデンサＣ１はその接続点と接地線ＧＮＤ２との間に接続される。
　【０３４２】同様に、積分回路ＣＲ２はインバータ素子ＩＮＶ２と出力部ＯＵＴ２との間に接続され、抵抗素子Ｒ４とコンデンサＣ２から成る。その機能は、出力部ＯＵＴ２の電位レベルを遅延してインバータ素子ＩＮＶ２にその遅延信号を出力する。なお、抵抗素子Ｒ４はインバータ素子ＩＮＶ２の入力部と出力部ＯＵＴ２との間に接続され、コンデンサＣ２はその接続点と接地線ＧＮＤ２との間に接続される。
　【０３４３】また、積分回路ＣＲ１，ＣＲ２の時定数は出力部ＯＵＴ１，ＯＵＴ２に接続される負荷（インバータ回路等）に応じて調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるように時定数を調整する。これにより、高速に次段に信号を伝達することが可能となる。その他の構成は第２１の実施例と同様であるため、その説明を省略する。
　【０３４４】このようにして、本発明の第２９の実施例に係るレベルコンバータによれば、図５５（Ａ）に示すように、インバータ素子ＩＮＶ１，ＩＮＶ２の前段に積分回路ＣＲ１，ＣＲ２が接続される。このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際や、「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１の電位レベルを積分回路ＣＲ１とインバータ素子ＩＮＶ１とにより遅延したゲート制御信号ＳＧＮ４をトランジスタＴＮ４のゲートに供給することができ、出力部ＯＵＴ２の電位レベルを積分回路ＣＲ２とインバータ素子ＩＮＶ２とにより遅延したゲート制御信号ＳＧＮ３をトランジスタＴＮ３のゲートに供給することができる。このことから、出力部ＯＵＴ１を高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【０３４５】これにより、第２１〜第２８のレベルコンバータと同様に、第２の駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
（３０）第３０の実施例の説明図５５（Ｂ）は、本発明の第３０の実施例に係るレベルコンバータの構成図を示している。第３０の実施例では第２９の実施例のレベルコンバータに図５５（Ｂ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、第２４の実施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。トランジスタＴＮ５は第１４の実施例に係る抵抗素子Ｒ１の接続位置に設けられる。すなわち、トランジスタＴＮ５はゲート・ソース接続点ｑ２と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。トランジスタＴＮ５はトランジスタＴＰ２のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
　【０３４６】トランジスタＴＮ６はゲート・ソース接続点ｑ１と電源線ＶＤＤとの間に接続され、そのゲートが接地線ＧＮＤ２に接続される。なお、トランジスタＴＮ６はトランジスタＴＰ１のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。その他の構成は第２９の実施例と同様であるため、その説明を省略する。このようにして、本発明の第３０の実施例に係るレベルコンバータによれば、図４８（Ａ）に示すように、トランジスタＴＮ５，ＴＮ６が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。
　【０３４７】このため、入力信号ＳＩＮが「Ｌ」→「Ｈ」レベルに遷移する際には、図４８（Ｂ）に示すように、出力部ＯＵＴ１の「Ｌ」→「Ｈ」レベルを積分回路ＣＲ１により遅延し、そのゲート制御信号ＳＧＮ４をトランジスタＴＮ４のゲートに供給することができ、トランジスタＴＮ４をＯＦＦ→遅れてＯＮ動作に遷移させることができる。この際に、出力部ＯＵＴ２の電位レベルはトランジスタＴＮ５のノーマリＯＮ抵抗ＲＮ５とトランジスタＴＮ２のＯＮ抵抗の比で決まる。
　【０３４８】また、入力信号ＳＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力部ＯＵＴ２の「Ｌ」→「Ｈ」レベルを積分回路ＣＲ２により遅延し、そのゲート制御信号ＳＧＮ３をトランジスタＴＮ３のゲートに供給することができ、トランジスタＴＮ３をＯＮ→遅れてＯＦＦ動作に遷移させることができる。この際に、出力部ＯＵＴ１の電位レベルはノーマリＯＮ抵抗ＲＮ６とトランジスタＴＮ１のＯＮ抵抗の比で決まる。
　【０３４９】これにより、第１４の実施例と同様に、入力信号ＳＩＮが「Ｌ」から「Ｈ」レベルに遷移する際や、「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯＵＴ１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部ＯＵＴ２を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。これにより、第２４，第２９の実施例と同様に、駆動電源系ＶＤＤ，ＧＮＤ２に接続されたトランジスタＴＰ１，ＴＮ１間の貫通電流やトランジスタＴＰ２，ＴＮ２間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。
　【０３５０】以上説明をした第１〜第３０の実施例に係るレベルコンバータでは従来例に比べ、トランジスタＴＰ１，ＴＰ２を他のトランジスタサイズと同等にしても、「Ｈ」→「Ｌ」レベルになる立ち上がり時間を高速にすることが可能となる。
（３１）第３１の実施例の説明図５６は、本発明の第３１の実施例に係るレベルコンバータの構成図であり、図５７はその動作波形図をそれぞれ示している。
　【０３５１】第３１の実施例では第１〜第３０の実施例のレベルコンバータと異なり、図５６に示すように、インバータ素子２３Ａ，ワンショットタイマ回路２４，波形整形回路２３Ｂ及び出力ラッチ回路２５から成る。すなわち、インバータ素子２３Ａは第１の駆動電源系となる電源線ＶＤＤ１（駆動電圧ＶＤ２＝３〔Ｖ〕程度），接地線ＧＮＤ（０〔Ｖ〕）との間に接続され、入力信号Ｓｉｎを反転出力するものである。
　【０３５２】ワンショットタイマ回路２４はパルス発生回路１４の一例であり、第１の駆動電源系ＶＤＤ１，ＧＮＤに接続される。ワンショットタイマ回路２４はインバータ素子ＩＮＶ１０〜ＩＮＶ１３，ＩＮＶ２１〜ＩＮＶ２３及び二入力ＮＡＮＤ回路ＮＡ１，ＮＡ２から成る。４つのインバータ素子ＩＮＶ１０〜ＩＮＶ１３は従属接続されてインバータ素子２３Ａの出力部と二入力ＮＡＮＤ回路ＮＡ１の第２の入力部ｉｎ２に接続され、インバータ素子ＩＮＶ１０の出力部が二入力ＮＡＮＤ回路ＮＡ１の第１の入力部ｉｎ１に接続される。
　【０３５３】また、インバータ素子ＩＮＶ２１〜ＩＮＶ２３は従属接続されてインバータ素子２３Ａの出力部と二入力ＮＡＮＤ回路ＮＡ１の第２の入力部ｉｎ２に接続され、インバータ素子２３Ａの出力部が二入力ＮＡＮＤ回路ＮＡ２の第１の入力部ｉｎ１に接続される。ワンショットタイマ回路２４の機能は入力信号Ｓｉｎに基づき、ワンショットパルス信号を発生し、それを波形整形回路２３Ｂに出力する波形整形回路２３Ｂはインバータ素子ＩＮＶ１４，ＩＮＶ２４から成り、第１の駆動電源系ＶＤＤ１，ＧＮＤに接続される。インバータ素子ＩＮＶ１４は二入力ＮＡＮＤ回路ＮＡ１から出力されたＮＡＮＤ論理信号（以下ワンショットパルス信号という）を出力ラッチ回路２５に反転出力する。同様に、インバータ素子ＩＮＶ２４は二入力ＮＡＮＤ回路ＮＡ２から出力されたワンショットパルス信号を出力ラッチ回路２５に反転出力する。
　【０３５４】出力ラッチ回路２５は信号出力回路１５の一例であり、第２の駆動電源系となる電源線ＶＤＤ２（駆動電圧ＶＤ２＝５〔Ｖ〕程度），接地線ＧＮＤ（０〔Ｖ〕）との間に接続される。出力ラッチ回路２５は二入力ＮＯＲ回路ＮＲ１，ＮＲ２から成る。二入力ＮＯＲ回路ＮＲ１の第１の入力部ｉｎ１がインバータ素子ＩＮＶ１４に接続され、その第２の入力部ｉｎ２が二入力ＮＯＲ回路ＮＲ１の出力部に接続される。また、二入力ＮＯＲ回路ＮＲ２の第１の入力部ｉｎ１がインバータ素子ＩＮＶ２４に接続され、その第２の入力部ｉｎ２が二入力ＮＯＲ回路ＮＲ２の出力部に接続される。これにより、出力ラッチ回路２５からレベル変換された出力信号がラッチ出力される。
　【０３５５】このようにして、本発明の第３１の実施例に係るレベルコンバータによれば、図５６に示すように、インバータ素子２３Ａ，ワンショットタイマ回路２４，波形整形回路２３Ｂ及び出力ラッチ回路２５が具備され、該タイマ回路２４が第１の駆動電源系に接続され、出力ラッチ回路２５が第２の駆動電源系に接続される。例えば、図５７に示すように、第１の駆動電源系で処理された入力信号Ｓｉｎが「Ｈ」レベルから「Ｌ」レベルに遷移する場合、その信号立ち下がりに遅れて出力信号Ｓ１がインバータ素子ＩＮＶ１０から二入力ＮＯＲ回路ＮＲ１に出力される。また、二入力ＮＡＮＤ回路ＮＡ１の出力信号Ｓ２は「Ｈ」レベルを維持し、従属接続されたインバータ素子ＩＮＶ１１〜ＩＮＶ１３のディレイ時間によって変化をする。この変化によって、インバータＩＮＶ１４から出力信号Ｓ３が立ち下がり、その信号Ｓ３が出力ラッチ回路２５に出力される。
　【０３５６】一方、二入力ＮＡＮＤ回路ＮＡ２の出力信号Ｓ４は入力信号Ｓｉｎの立ち下がりに基づいて「Ｈ」→「Ｌ」→「Ｈ」レベルに変化をし、それがワンショットパルス信号となって、インバータＩＮＶ２４により反転出力され、その出力信号Ｓ５が出力ラッチ回路２５に出力される。このため、二入力ＮＯＲ回路ＮＲ２では出力信号Ｓ５と出力部から帰還する信号ＳｏｕｔとのＮＯＲ論理が採られ、その出力信号Ｓ６が「Ｈ」レベルから「Ｌ」レベルに立ち下がる。このことで、二入力ＮＯＲ回路ＮＲ２では出力信号Ｓ３と出力信号Ｓ６とのＮＯＲ論理が採られ、その結果を第２の駆動電源系で信号処理可能な出力信号Ｓｏｕｔとして出力ラッチ回路２５から出力することができる。
　【０３５７】これにより、第１の駆動電源系と第２の駆動電源系との電圧切り換えをワンショットパルス信号に基づいて瞬間的に行うことができ、電流消費を伴うカレントミラー回路を主要部とするレベルコンバータに比較して、回路消費電力の低減化を図ることが可能となる。
（３２）第３２の実施例の説明図５８は、本発明の第３２の実施例に係る半導体集積回路の構成図であり、図５９は、そのＤ／Ａコンバータ回路の内部構成図をそれぞれ示している。
　【０３５８】例えば、情報処理装置とアナログ処理機器との間で信号変換処理をする半導体集積回路は、図５８において、同一半導体チップ１００内に、３〔Ｖ〕駆動回路系２６，レベルコンバータ２７Ａ，２７Ｂ及び５〔Ｖ〕駆動回路系２８が具備される。すなわち、３〔Ｖ〕駆動回路系２６は第１の回路系１６の一実施例であり、第１の電圧レベル，例えば、電源線ＶＤＤ１＝３〔Ｖ〕，接地線ＧＮＤ（０〔Ｖ〕）に基づいて駆動をする信号処理回路である。また、３〔Ｖ〕駆動回路系２６の例としては、アドレスデコーダ２６Ａ，デジタル処理部２６Ｂ及びＩ／Ｏポート部２６Ｃから成り、中央演算処理装置（以下ＣＰＵという）から出力されるデータＳＯＵＴに基づいてデジタル／アナログ変換をしたり、５〔Ｖ〕駆動回路系２８に制御信号を出力する。さらに、５〔Ｖ〕駆動回路系２８で処理されたアナログ／デジタル変換信号は出力データＳＯＵＴとしてＣＰＵに出力される。
　【０３５９】レベルコンバータ２７Ａ，２７Ｂはレベル変換回路１７の一実施例であり、３〔Ｖ〕駆動回路系２６の出力信号を５〔Ｖ〕駆動回路系２８で処理可能な信号にレベル変換をするものである。例えば、レベルコンバータ２７Ａは回路系２６でデジタル／アナログ処理された入力データＳＩＮを回路系２８で処理可能な信号に変換をする。また、レベルコンバータ２７Ｂは回路系２６のＩ／Ｏポート回路２６Ｃから出力される制御信号を回路系２８で処理可能な制御信号に変換をする。なお、レベルコンバータ２７Ａ，２７Ｂが本発明の第１〜第３０の実施例のレベルコンバータから成ることを特徴とする。
　【０３６０】５〔Ｖ〕駆動回路系２８は第２の回路系１８の一実施例であり、レベル変換された各種信号を第２の電圧レベル，例えば、電源線ＶＤＤ２＝５〔Ｖ〕，接地線ＧＮＤ（０〔Ｖ〕）に基づいて駆動をする信号処理回路である。また、５〔Ｖ〕駆動回路系２８の例としては、Ｉ／Ｏセル部２８Ａ，アナログスイッチ部２８Ｂ及びアナログ処理部２８Ｃから成り、各種アナログ処理機器から出力されるアナログ入力信号ＡＳｉｎをサンプリング処理したり、その結果を回路系２６に出力する。
　【０３６１】なお、図５９は本発明の第３２の実施例に係る半導体集積回路の一部を構成するＤ／Ａコンバータの内部構成例であり、入力データＳＩＮが８ビット（Ｄ１〜Ｄ８）の場合を示している。図５９において、Ｄ／Ａコンバータ回路は、デジタル信号３〔Ｖ〕系に接続される９つのレジスタＲＥ１〜ＲＥ９と、レベルコンバータ２７Ａや２７Ｂを構成する１０個のレベル変換部Ｌ１〜Ｌ１０と、アナログ信号５〔Ｖ〕系を処理するＤ／Ａアナログセル２８Ｄと、その他、出力バッファ部２８Ｅ，インバータ素子ＩＮＶ及びＮＯＲ回路ＮＲとを具備する。
　【０３６２】当該Ｄ／Ａコンバータ回路の機能は、デジタル信号３〔Ｖ〕系で信号処理されたデジタル入力データＤ１〜Ｄ８がレジスタＲＥ１〜ＲＥ９に保持され、それがレベル変換部Ｌ１〜Ｌ８により、アナログ信号５〔Ｖ〕系で処理可能な信号にレベル変換され、該信号がＤ／Ａアナログセル２８Ｄによりデジタル／アナログ変換される。この際に、デジタル信号３〔Ｖ〕系から出力されるデジタル制御データＤ０１がレジスタＲＥ９に保持され、インバータ素子ＩＮＶやＮＯＲ回路ＮＲを介して、２個のレベル変換部Ｌ９，Ｌ１０に出力され、該レベル変換部Ｌ９，Ｌ１０ではアナログ信号５〔Ｖ〕系で処理可能な制御信号にレベル変換され、該信号がＤ／Ａアナログセル２８ＤとＩ／Ｏセル部２８Ａに出力される。これにより、出力バッファ２８Ｅからアナログ出力信号ＡＳｏｕｔが出力される。
　【０３６３】このようにして、本発明の第３２の実施例に係る半導体集積回路によれば、図５８に示すように、同一半導体チップ１００内に、３〔Ｖ〕駆動回路系２６，レベルコンバータ２７Ａ，２７Ｂ及び５〔Ｖ〕駆動回路系２８が具備され、本発明の第１〜第３０の実施例に係るレベルコンバータが適用される。このため、情報処理装置とアナログ処理機器との間で信号変換処理をする半導体集積回路の低消費電力化及び信号動作の高速化を図ることができる。また、同一半導体チップ１００内に、各信号処理回路が混在されることから、従来例のように個々のＩＣをプリント基板に個別に実装する必要が無くなる。また、２〜３〔Ｖ〕の低電圧駆動集積回路と既存の５〔Ｖ〕駆動系集積回路を用いてハイブリッド（複合）集積回路を容易に構成することが可能となる。
　【０３６４】これにより、電子機器のＩＣ実装面積を小さく抑えることが可能となり、また、電池駆動電源に依存する携帯用電子機器のコンパクト化及び使用継続時間の改善を図ることが可能となる。
（３３）第３３の実施例の説明図６０は、本発明の第３３の実施例に係る半導体集積回路の構成図であり、図６１は、その双方向性レベルコンバータの構成図であり、図６２はそのタイミング発生回路の構成図をそれぞれ示している。
　【０３６５】例えば、３〔Ｖ〕駆動回路系の入出力インターフェス部に適用した半導体集積回路は図６０において、同一の半導体チップ内に、双方向性レベルコンバータ３０，内部回路２９及びタイミング発生回路３２が設けられて成る。すなわち、内部回路２９は第１の回路系１９の一実施例であり、第１の駆動電源系となる電源線ＶＤＤ１（駆動電圧ＶＤ２＝３〔Ｖ〕程度），接地線ＧＮＤ（０〔Ｖ〕）との間に接続される回路である。例えば、内部回路２９はＩ／Ｏポート部２９Ａ，ＲＯＭ（読出し専用メモリ）２９Ｂ，ＣＰＵ２９Ｃ及びＲＡＭ（随時書込み／読出し可能なメモリ）２９Ｄ等から成る。
　【０３６６】双方向性レベルコンバータ３０は双方向性のレベル変換回路２０の一実施例であり、出力レベルコンバータ３０Ａ及び入力レベルコンバータ３０Ｂから成る。出力レベルコンバータ３０Ａはレベルコンバータ３０１及び出力バッファ３０２から成り、制御信号ＣＴＬに基づいて３〔Ｖ〕駆動系の内部回路２９の出力信号を５〔Ｖ〕駆動回路系で処理可能な信号にレベル変換をする。なお、双方向性レベルコンバータ３０は入出力端子３３毎に設けられる。
　【０３６７】例えば、レベルコンバータ３０１には本発明の第１〜第３０の実施例に係るレベルコンバータを適用し、出力バッファ３０２は図６１に示すように、ｐ型電界効果トランジスタＴＰ１１，ＴＰ１２及びｎ型電界効果トランジスタＴＮ１１，ＴＮ１２から構成する。なお、トランジスタＴＰ１２，ＴＰ１１，ＴＮ１１，ＴＮ１２が直列に接続されて、電源線ＶＤＤ２と接地線ＧＮＤとの間に接続され、トランジスタＴＰ１１，ＴＮ１１の共通ゲートがレベルコンバータ３０１に接続され、その共通ドレインが入出力端子３３に接続される。また、トランジスタＴＰ１２のゲートに反転制御信号ＣＴＬ（上線を省略する）が供給され、トランジスタＴＮ１２のゲートに制御信号ＣＴＬが供給される。
　【０３６８】入力レベルコンバータ３０Ｂはレベルコンバータ３０３及び入力バッファ３０４から成り、制御信号ＣＴＬに基づいて５〔Ｖ〕駆動回路系で処理された信号を３〔Ｖ〕駆動系の内部回路２９で処理可能な出力にレベル変換する。例えば、レベルコンバータ３０３には本発明の第１〜第３０の実施例に係るレベルコンバータを適用し、出力バッファ３０４は図６１に示すように、ｐ型電界効果トランジスタＴＰ１３，ＴＰ１４及びｎ型電界効果トランジスタＴＮ１３，ＴＮ１４から構成する。なお、トランジスタＴＰ１４，ＴＰ１３，ＴＮ１３，ＴＮ１４が直列に接続されて、電源線ＶＤＤ１と接地線ＧＮＤとの間に接続され、トランジスタＴＰ１３，ＴＮ１３の共通ゲートがレベルコンバータ３０３に接続され、その共通ドレインがＩ／Ｏポート部２９Ａとレベルコンバータ３０１との接続点Ｐに接続される。また、トランジスタＴＰ１４のゲートに制御信号ＣＴＬが供給され、トランジスタＴＮ１４のゲートに反転制御信号ＣＴＬ（上線を省略する）が供給される。
　【０３６９】タイミング発生回路３２は信号制御手段２２の一実施例であり、電源線ＶＤＤ１，ＶＤＤ２のの投入順序に基づいて制御信号ＣＴＬを発生する回路である。例えば、タイミング発生回路３２は、図６２（Ａ）に示すように、インバータ素子ＩＮＶ１〜ＩＮＶ３，ｐ型電界効果トランジスタＴＰ２１〜ＴＰ２４及びｎ型電界効果トランジスタＴＮ２１，ＴＮ２４から構成する。
　【０３７０】なお、インバータ素子ＩＮＶ１が電源線ＶＤＤ１，接地線ＧＮＤとの間に接続され、その入力部が電源線ＶＤＤ１に接続される。トランジスタＴＰ２２，ＴＰ２１，ＴＮ２１は直列に接続されて、電源線ＶＤＤ２と接地線ＧＮＤとの間に接続される。トランジスタＴＰ２１，ＴＮ２１の共通ゲートはインバータ素子ＩＮＶ１に接続され、その共通ドレインがトランジスタＴＮ２２のドレインと、トランジスタＴＰ２４，ＴＮ２４のゲートに接続されて出力部ＯＵＴ１に接続される。
　【０３７１】また、インバータ素子ＩＮＶ２が電源線ＶＤＤ２，接地線ＧＮＤとの間に接続され、その入力部が電源線ＶＤＤ２に接続される。トランジスタＴＰ２４，ＴＰ２３，ＴＮ２３は直列に接続されて、電源線ＶＤＤ１と接地線ＧＮＤとの間に接続される。トランジスタＴＰ２３，ＴＮ２３の共通ゲートはインバータ素子ＩＮＶ２に接続され、その共通ドレインがトランジスタＴＮ２２のドレインと、トランジスタＴＰ２２，ＴＮ２２のゲートに接続される。インバータ素子ＩＮＶ２は出力部ＯＵＴ１と出力部ＯＵＴ２との間に接続される。
　【０３７２】これにより、タイミング発生回路３２の出力部ＯＵＴ１から出力バッファ３０２のトランジスタＴＮ１２のゲート及び入力バッファ３０４のトランジスタＴＰ１４のゲートに非反転制御信号ＣＴＬが供給され、その出力部ＯＵＴ２から出力バッファ３０２のトランジスタＴＰ１２のゲート及び入力バッファ３０４のトランジスタＴＮ１４ゲートに反転制御信号ＣＴＬ（上線を省略する）が供給される。
　【０３７３】このようにして、本発明の第３３の実施例に係る半導体集積回路によれば、図６３に示すように、同一の半導体チップ内に、双方向性レベルコンバータ３０，内部回路２９及びタイミング発生回路３２が具備され、該双方向性レベルコンバータ３０が入出力端子毎に設けられ、そのレベルコンバータ３０１，３０３に本発明の第１〜第３０の実施例に係るレベルコンバータが適用される。
　【０３７４】このため、電源線ＶＤＤ１，ＶＤＤ２の投入順序に基づいてタイミング発生回路３２により制御信号ＣＴＬを発生し、その信号ＣＴＬを各双方向性レベルコンバータ３０に出力することにより、その動作方向を決定することができる。例えば、図６２（Ｂ）において、電源線ＶＤＤ１の投入が先で電源線ＶＤＤ２の投入が後の場合には、出力レベルコンバータ３０ＡのトランジスタＴＮ１２のゲートに非反転制御信号ＣＴＬ＝「Ｈ」レベルが供給され、そのトランジスタＴＰ１２のゲートに反転制御信号ＣＴＬ＝「Ｌ」レベルが供給される。また、入力レベルコンバータ３０ＢのトランジスタＴＰ１４のゲートに非反転制御信号ＣＴＬ＝「Ｌ」レベルが供給され、トランジスタＴＮ１４のゲートに反転制御信号ＣＴＬ＝「Ｈ」レベルが供給される。
　【０３７５】これにより、出力レベルコンバータ３０Ａが動作状態にされ、入力レベルコンバータ３０Ｂが非動作状態にされ、図６３（Ａ）に示すように、３〔Ｖ〕駆動系のＩＣから５〔Ｖ〕駆動系のＩＣへの出力方向を自動決定することが可能となる。逆に、電源線ＶＤＤ２の投入が先で電源線ＶＤＤ１の投入が後の場合には、出力レベルコンバータ３０ＡのトランジスタＴＮ１２のゲートに非反転制御信号ＣＴＬ＝「Ｌ」レベルが供給され、そのトランジスタＴＰ１２のゲートに反転制御信号ＣＴＬ＝「Ｈ」レベルが供給される。また、入力レベルコンバータ３０ＢのトランジスタＴＰ１４のゲートに非反転制御信号ＣＴＬ＝「Ｈ」レベルが供給され、トランジスタＴＮ１４のゲートに反転制御信号ＣＴＬ＝「Ｌ」レベルが供給される。
　【０３７６】これにより、出力レベルコンバータ３０Ａが非動作状態にされ、入力レベルコンバータ３０Ｂが動作状態にされ、５〔Ｖ〕駆動回路系２００のＩＣから３〔Ｖ〕駆動回路系２０１のＩＣへの入力方向を自動決定することが可能となる。このことから、信号入出力方向を制御信号として外部供給に依存することなく、電源投入順序で決定することができ、無駄な入出力端子が削減される。また、ワンチップマイクロコンピュータ等の入出力端子数を極力削減することが可能となる。
　【０３７７】なお、図６３（Ｂ）に示すように、双方向性レベルコンバータ３０，タイミング発生回路３２及び第２の回路系１９の一例となる５〔Ｖ〕駆動回路系２０１を同一の半導体チップ内に設け、それを集積化しても良い。これにより、自分自身の駆動電源電圧と、外部接続されている他のＩＣの駆動電源電圧との高低を特に判別すること無く自由に使用することが可能となる。
　【０３７８】例えば、双方向性レベルコンバータ３０を３，４〔Ｖ〕駆動系又は５〔Ｖ〕駆動系のどちらかのＩＣに取込み込むことにより、それに接続されるＩＣが３，４〔Ｖ〕駆動系又は５〔Ｖ〕駆動系のＩＣでも、共通に使用することが可能となる。つまり、当該ＩＣ自身が５〔Ｖ〕駆動系であって、外部に接続されたＩＣが４〔Ｖ〕駆動系の場合，及び、当該ＩＣ自身が３〔Ｖ〕駆動系であって、外部に接続されたＩＣが５〔Ｖ〕駆動系の場合においても、同一ＩＣを共用することが可能となる。
　【０３７９】また、本発明の第３３の実施例に係る半導体集積回路によれば、双方向性レベルコンバータ３０，タイミング発生回路３２が３〔Ｖ〕駆動回路系２００や５〔Ｖ〕駆動回路系２０１と同一の半導体チップ内に設けられることから、従来例に比べＩＣの実装効率を改善することが可能となる。
（３４）第３４の実施例の説明図６４は、本発明の第３４の実施例に係る半導体集積回路の電源配線図であり、図６５は、そのレベルコンバータの構成図である。また、図６６はそのレベルコンバータの電源配線図であり、図６７は本発明の第３４の実施例に係る半導体集積回路の構成図をそれぞれ示している。
　【０３８０】例えば、本発明の第３３の実施例に係る半導体集積回路をＣＭＯＳ集積化し、その電源配線をする場合、図６４において、まず、半導体チップ３４にＩ／Ｏセル部３５，セルアレイ部３６を配置する。ここで、セルアレイ部３６には、本発明の第１〜第３０の実施例に係るレベルコンバータを含む第３２の実施例の３〔Ｖ〕駆動回路系２００又は５〔Ｖ〕駆動回路系２０１が配置される。
　【０３８１】また、Ｉ／Ｏセル部３５やセルアレイ部３６に供給する電源線を格子状に配線する。例えば、５〔Ｖ〕電源配線ＬＤＤ２や３〔Ｖ〕電源配線ＬＤＤ１は周辺のＩ／Ｏセル部３５とセルアレイ部３６との間において、リング状に配置され、そのリング状配線からセルアレイ部３６に対して格子状に配置する。なお、図６５にセルアレイ部内に配置するレベルコンバータセルの構成図を示している。図６５において、例えば、ｍ×ｎ個のレベルコンバータセルはセルアレイ部３６のＸ方向にｍ〔ｍ＝１〜ｍ〕個のレベルコンバータセルＬ１１〜Ｌｍ１が配置され、それがＹ方向にｎ個〔ｎ＝１〜ｎ〕並設される。また、ｍ×ｎ個のレベルコンバータセルに対して、５〔Ｖ〕電源配線ＬＤＤ２や３〔Ｖ〕電源配線ＬＤＤ１がリング状配線から格子状に配線される。
　【０３８２】具体的には、図６６に示すように、半導体チップ内に配置されたＩ／Ｏセル部３５に、５〔Ｖ〕電源配線ＬＤＤ２や３〔Ｖ〕電源配線ＬＤＤ１を配線し、セルアレイ部３６の３〔Ｖ〕駆動セル３６Ａに電源配線ＬＤＤ１を接続し、その５〔Ｖ〕駆動セル３６Ｂに電源配線ＬＤＤ２を接続する。これにより、レベルコンバータの配置に自由度を持たせることが可能となる。
　【０３８３】このようにして、本発明の第３４の実施例に係る半導体集積回路によれば、図６４〜図６６に示すように、５〔Ｖ〕電源配線ＬＤＤ２や３〔Ｖ〕電源配線ＬＤＤ１が半導体チップ３４内で格子状に配線される。このため、従来例のようにセル列によって低電圧源と高電圧源とを分離することなく、例えば、図６７に示すように、半導体チップ３７上の電源配線ＬＤＤ２，ＬＤＤ１を縦・横方向から各々のセル列にリング状（格子状）に、必要に応じて配線するこにより、縦・横方向から各セルに自由に高・低電圧を供給することができる。
　【０３８４】このことから、図６７に示すように、同一セル内にＩ／Ｏポート部３８，ＲＡＭ，ＲＯＭ，乗算セル部３９及びその他のマクロセル部４１が配置され、３〔Ｖ〕駆動回路系２６，レベルコンバータ２７Ａ，２７Ｂ及び５〔Ｖ〕駆動回路系２８を含むワンチップマイクロプロセッサ等の無駄な電力消費の削減化を図ることが可能となる。また、レベルコンバータの配置が自由となることから、従来例に比べて入出力信号の迂回配線を低減することができ、回路動作の高速化が図られる。
　【０３８５】
　【発明の効果】以上説明したように、本発明の第１のレベルコンバータによれば、入力トランジスタ回路及び第１〜第４のトランジスタが具備され、該入力トランジスタ回路が第１のラッチ回路から成る。このため、入力レベル遷移時に第１のラッチ回路から第２，第４のトランジスタに相補性の制御信号を供給することにより、第１，第２のトランジスタのＯＮ動作状態をずらすこと、及び、第３，第４のトランジスタＴ２のＯＮ動作状態をずらすことができる。
　【０３８６】本発明の第２のレベルコンバータによれば、第１のレベルコンバータに、第１，第２の抵抗素子及び第５，第６のトランジスタが具備され、第２，第５のトランジスタのゲート接続点及び第４，第６のトランジスタのゲート接続点に相補性の制御信号がそれぞれ供給される。このため、第３，第４のトランジスタのＯＮ抵抗や第１，第２の抵抗素子の合成抵抗に対する第５，第６のトランジスタのＯＮ抵抗の比によりスイッチング速度が改善でき、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３８７】本発明の第３のレベルコンバータによれば、第１のレベルコンバータに、第５〜第８のトランジスタが具備され、第２，第５，第７のトランジスタのゲート接続点及び第４，第６，第８のトランジスタのゲート接続点に相補性の制御信号がそれぞれ供給される。このため、第１のラッチ回路から上記のゲート接続点に相補性の制御信号を供給することにより、第２のレベルコンバータと同様に、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３８８】本発明の第４のレベルコンバータによれば、入力トランジスタ回路が第２のラッチ回路により構成される。このため、第２のラッチ回路から第５，第６のトランジスタに相補性の制御信号が供給され、第２，第４のトランジスタに相補性の遅延制御信号が供給される。このことから、第２，第３のレベルコンバータと同様に、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３８９】本発明の第５のレベルコンバータによれば、第２のレベルコンバータに、第９，第１０のトランジスタが接続される。このため、第２のラッチ回路から第２，第５のトランジスタ及び第４，第６のトランジスタに相補性の制御信号が供給され、第９，第１０のトランジスタに相補性の遅延制御信号が供給される。このことから、第２〜第４のレベルコンバータと同様に、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３９０】本発明の第６のレベルコンバータによれば、入力トランジスタ回路，第１〜第６のトランジスタ及び第１，第２の抵抗素子を具備し、入力トランジスタ回路が第１のラッチ回路から成る。このため、第５，第６のトランジスタのＯＮ抵抗や第１，第２の抵抗素子の合成抵抗に対する第２，第４のトランジスタのＯＮ抵抗の比によりスイッチング速度が改善でき、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３９１】本発明の第７のレベルコンバータによれば、入力トランジスタ回路及び第１〜第８のトランジスタ〜Ｔ８が具備され、第７，第８のトランジスタが第１，第２の抵抗素子の接続位置に置き換えられる。このため、第７，第８のトランジスタのノーマリＯＮ抵抗により第６のレベルコンバータと同様にスイッチング速度が改善でき、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３９２】本発明の第８のレベルコンバータによれば、奇数個の第１，第２のインバータ素子が設けられ、第１のインバータ素子が第５のトランジスタと出力部との間に接続され、第２のインバータ素子が第６のトランジスタと出力部との間に接続される。このため、出力部の電位レベルを遅延した信号を第５のトランジスタや第６のトランジスタに帰還することができ、第６，第７のレベルコンバータと同様に、入力レベル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができる。
　【０３９３】本発明の第９のレベルコンバータによれば、偶数個の第１，第２のインバータ素子が設けられ、第１のインバータ素子列が第５のトランジスタと出力部との間に接続され、第２のインバータ素子列が第６のトランジスタと出力部との間に接続される。このため、入力レベル遷移時に、第１，第２のインバータ素子列により第５，第６のトランジスタを制御することができる。このとき、第４のトランジスタ→出力部→第１のトランジスタ→出力部→第１のインバータ素子列→第５のトランジスタ→抵抗素子→第１のトランジスタを循環する第１の信号伝達経路と、第４のトランジスタ→出力部→第２のインバータ素子列→第６のトランジスタ→抵抗素子→出力部を循環する第２の信号伝達径路が構成される。
　【０３９４】このため、第１の信号伝達経路により、一方の出力部を高速に遷移させることができ、該第１の信号伝達経路で立ち上がった後に、第２の信号伝達経路により、その電位を保持し、又は継続して状態遷移させることが可能となり、他方の出力部を高速に遷移させることが可能となる。本発明の第１０のレベルコンバータによれば、第３，第４の抵抗素子，第１，第２の静電容量が接続される。
　【０３９５】このため、出力部の電位レベルを第３の抵抗素子と第１の静電容量又は第４の抵抗素子と第１の静電容量とにより遅延したゲート制御信号を第５のトランジスタや第６のトランジスタに供給することができ、第６〜第９のレベルコンバータと同様に、入力遷移時に、一方の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、他方の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【０３９６】本発明の第１１のレベルコンバータによれば、第１，第２のインバータ素子又は第１，第２のインバータ素子列の前段に積分回路が接続される。このため、出力部の電位レベルを積分回路と第１又は第２のインバータ素子列とにより遅延したゲート制御信号を第５，第６のトランジスタに供給することができ、第６〜第１０のレベルコンバータと同様に、入力遷移時に、一方の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移すること、及び、他方の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移させることができる。
　【０３９７】これにより、本発明の第１〜第１１のレベルコンバータにおいて、第２の電源線の電位レベルを基準にして、第１，第３の電源線が高電位電源に接続する場合や、第２の電源線の電位レベルを基準にして、第１，第３の電源線を低電位電源に接続するトランジスタ回路を構成した場合に、従来例のような相補型トランジスタ間の貫通電流を極力低減することが可能となる。
　【０３９８】また、第１〜第１１のレベルコンバータにおいて、従来例のように第１，第３のトランジスタのＯＮ抵抗を大きくする必要が無くなり、それらのｐ型電界効果トランジスタサイズを他のｎ型電界効果トランジスタのサイズと同等に設計することができ、レベルコンバータを含めた各種信号処理回路のゲートアレイ（ＣＭＯＳ集積回路）化に寄与するところが大きい。
　【０３９９】さらに、本発明の第１２のレベルコンバータによれば、パルス発生回路及び信号出力回路が具備され、該パルス発生回路が第１の駆動電源系と入力部とに接続され、信号出力回路が第２の駆動電源系に接続される。このため、第１の駆動電源系と第２の駆動電源系との電圧切り換えをワンショットパルス信号に基づいて瞬間的に行うことができ、電流消費を伴うカレントミラー回路を主要部とするレベルコンバータに比較して、回路消費電力の低減化を図ることが可能となる。
　【０４００】また、本発明の第１〜第３の半導体集積回路によれば、第１の回路系，レベル変換回路及び第２の回路系が具備され、該レベル変換回路が本発明の第１〜第１２のレベルコンバータから成る。このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路を用いて複合集積回路を構成する場合に、本発明の第１〜第１２のレベルコンバータを適用することにより、低消費電力化及び信号動作の高速化が図られる。また、従来例のように第１の回路系，レベル変換回路及び第２の回路系を個々に集積化したＩＣをプリント基板に個別に実装する必要が無くなる。
　【０４０１】これにより、電子機器のＩＣ実装面積を小さく抑えることが可能となる。また、電池駆動電源に依存する携帯用電子機器のコンパクト化を図ることが可能となる。さらに、本発明の第４の半導体集積回路によれば、第１の回路系又は第２の回路系に双方向性のレベル変換回路及び信号制御手段が具備され、それらが同一の半導体チップ内に設けられる。
　【０４０２】このため、第１，第３の電源線の投入順序に基づいて信号制御手段により、レベルコンバータの動作方向を決定する制御信号が発生され、その信号を各双方向性のレベル変換回路に出力することができる。これにより、出力レベル変換部や入力レベル変換部を非動作，動作状態に制御することができ、当該半導体集積回路の入出力方向を自動決定することが可能となる。
　【０４０３】このことから、ワンチップマイクロコンピュータ等の入出力部の端子数を極力削減することが可能となる。また、本発明の第５の半導体集積回路によれば、第１〜４の半導体集積回路において、第１〜第３の電源線が半導体チップ内で格子状に配線される。このため、従来例のようにセル列によって低電圧と高電圧とを分離することなく、必要に応じて縦・横方向から各セルに電源を供給することができる。このことから、同一セル内に低・高電圧を混在させること及び無駄な電力消費の削減化を図ることが可能となる。また、レベル変換回路の配置に自由度を持たせることが可能となる。
　【０４０４】これにより、駆動電源が異なる回路系間で信号レベルを高速変換する半導体集積回路装置の提供、及び、その応用回路装置の提供に寄与するところが大きい。
【図面の簡単な説明】
　【図１】本発明に係るレベルコンバータの原理図（その１）である。
　【図２】本発明に係るレベルコンバータの原理図（その２）である。
　【図３】本発明に係るレベルコンバータの原理図（その３）である。
　【図４】本発明に係るレベルコンバータの原理図（その４）である。
　【図５】本発明に係るレベルコンバータの原理図（その５）である。
　【図６】本発明に係るレベルコンバータの原理図（その６）である。
　【図７】本発明に係るレベルコンバータの原理図（その７）である。
　【図８】本発明に係るレベルコンバータの原理図（その８）である。
　【図９】本発明に係る半導体集積回路の原理図である。
　【図１０】本発明の第１の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図１１】本発明の第１の実施例に係る動作（定常時）を説明する等価回路図である。
　【図１２】本発明の第１の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図１３】本発明の第２の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図１４】本発明の第２の実施例に係る動作（定常時）を説明する等価回路図である。
　【図１５】本発明の第２の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図１６】本発明の第２の実施例に係るレベルコンバータの補足説明図である。
　【図１７】本発明の第３の実施例に係るレベルコンバータの構成図である。
　【図１８】本発明の第３の実施例に係る動作（定常時）を説明する等価回路図である。
　【図１９】本発明の第３の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図２０】本発明の第４の実施例に係るレベルコンバータの構成図である。
　【図２１】本発明の第４の実施例に係る動作（定常時）を説明する等価回路図である。
　【図２２】本発明の第４の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図２３】本発明の第５の実施例に係るレベルコンバータの構成図である。
　【図２４】本発明の第５の実施例に係る動作（定常時）を説明する等価回路図である。
　【図２５】本発明の第５の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図２６】本発明の第６の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図２７】本発明の第７，第８の実施例に係るレベルコンバータの構成図である。
　【図２８】本発明の第９，第１０の実施例に係るレベルコンバータの構成図である。
　【図２９】本発明の第１１の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図３０】本発明の第１１の実施例に係る動作（定常時）を説明する等価回路図である。
　【図３１】本発明の第１１の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図３２】本発明の第１２の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図３３】本発明の第１３の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図３４】本発明の第１３の実施例に係る動作（定常時）を説明する等価回路図である。
　【図３５】本発明の第１３の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図３６】本発明の第１４の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図３７】本発明の第１４の実施例に係る動作（定常時）を説明する等価回路図である。
　【図３８】本発明の第１４の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図３９】本発明の第１５の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図４０】本発明の第１６の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図４１】本発明の第１７の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図４２】本発明の第１７の実施例に係る動作（定常時）を説明する等価回路図である。
　【図４３】本発明の第１７の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図４４】本発明の第１８の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図４５】本発明の第１９の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図４６】本発明の第１９の実施例に係る動作（定常時）を説明する等価回路図である。
　【図４７】本発明の第１９の実施例に係る動作（遷移時）を説明する等価回路図である。
　【図４８】本発明の第２０の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図４９】本発明の第２１の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図５０】本発明の第２２の実施例に係るレベルコンバータの構成図及び等価回路図である。
　【図５１】本発明の第２３の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図５２】本発明の第２４の実施例に係るレベルコンバータの構成図及び動作波形図である。
　【図５３】本発明の第２５，第２６の実施例に係るレベルコンバータの構成図である。
　【図５４】本発明の第２７，第２８の実施例に係るレベルコンバータの構成図である。
　【図５５】本発明の第２９，第３０の実施例に係るレベルコンバータの構成図である。
　【図５６】本発明の第３１の実施例に係るレベルコンバータの構成図である。
　【図５７】本発明の第３１の実施例に係るレベルコンバータの動作波形図である。
　【図５８】本発明の第３２の実施例に係る半導体集積回路の構成図である。
　【図５９】本発明の第３２の実施例に係るＤ／Ａコンバータ回路の構成図である。
　【図６０】本発明の第３３の実施例に係る半導体集積回路の構成図である。
　【図６１】本発明の第３３の実施例に係る双方向性レベルコンバータの構成図である。
　【図６２】本発明の第３３の実施例に係るタイミング発生回路の構成図及び動作波形図である。
　【図６３】本発明の第３３の実施例に係る半導体集積回路の構成図である。
　【図６４】本発明の第３４の実施例に係る半導体集積回路の電源配線図である。
　【図６５】本発明の第３４の実施例に係るレベルコンバータセルの構成図である。
　【図６６】本発明の第３４の実施例に係るレベルコンバータセルの電源配線図である。
　【図６７】本発明の第３４の実施例に係る半導体集積回路の構成図である。
　【図６８】従来例に係るレベルコンバータの説明図である。
　【図６９】従来例に係る問題点を説明するレベルコンバータの等価回路図及び信号波形図である。
　【図７０】従来例に係る問題点を説明するレベルコンバータの配置及び電源配線図である。
　【符号の説明】
　１１，１２，１３…入力トランジスタ回路、
　１１Ａ，１１Ｂ…第１，第２のラッチ回路、
　１４…パルス発生回路、
　１５…信号出力回路、
　１６，１９…第１の回路系、
　１７…レベル変換回路、
　１８，２１…第２の回路系、
　２０…双方向性のレベル変換回路、
　２０Ａ…出力レベル変換回路、
　２０Ｂ…入力レベル変換回路、
　２１…信号制御手段、
　Ｔ１〜Ｔ１０…第１〜第１０のトランジスタ、
　Ｒ１〜Ｒ４…第１〜第４の抵抗素子、
　Ｃ１，Ｃ２…第１，第２の静電容量、
　ＣＲ１，ＣＲ２…第１，第２の積分回路、
　ＩＮＶ，ＩＮＶ１〜ＩＮＶ５…インバータ素子、
　ＶＤＤ１…第１の電源線、
　ＧＮＤ…第２の電源線、
　ＶＤＤ２…第３の電源線。