(57)【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の主面上に設けられる半導体積層体であって、前記支持基板側から順に積層されるコレクタ層、ベース層、及びエミッタ層を有する前記半導体積層体と、
を備える半導体素子であって、
前記コレクタ層は、前記コレクタ層の側面に対して内側に形成されると共に前記支持基板の前記主面と交差する方向に沿って延在する第１面、及び、前記第１面の前記ベース層側の端から、前記コレクタ層の前記側面に向けて延在する第２面を有し、
前記第１面及び前記第２面に接すると共に、前記コレクタ層よりも小さい比誘電率を有する領域をさらに備え、
前記コレクタ層は、第１コレクタ層と、前記第１コレクタ層上に積層される第２コレクタ層とを有し、
前記第２コレクタ層は、第１層と、前記第１層上に設けられる第２層と、前記第１層の側面と前記第１面との間に位置すると共に前記支持基板の前記主面と交差する前記方向に沿って延在する第３面と、を有し、
前記領域は、前記第３面と接する、半導体素子。
【請求項２】
支持基板と、
前記支持基板の主面上に設けられる半導体積層体であって、前記支持基板側から順に積層されるコレクタ層、ベース層、及びエミッタ層を有する前記半導体積層体と、
を備える半導体素子であって、
前記コレクタ層は、前記コレクタ層の側面に対して内側に形成されると共に前記支持基板の前記主面と交差する方向に沿って延在する第１面、及び、前記第１面の前記ベース層側の端から、前記コレクタ層の前記側面に向けて延在する第２面を有し、
前記第１面及び前記第２面に接すると共に、前記コレクタ層よりも小さい比誘電率を有する領域と、
前記半導体積層体と前記支持基板との間に設けられると共に、前記半導体積層体と前記支持基板とを互いに接合する金属層と、をさらに備える、半導体素子。
【請求項３】
前記金属層は、互いに積層される第１金属層及び第２金属層を有し、
前記半導体積層体の積層方向において、前記領域と重なる前記第１金属層と前記第２金属層との間には、第１空隙が設けられる、請求項２に記載の半導体素子。
【請求項４】
前記領域は、樹脂である、請求項１〜３のいずれか一項に記載の半導体素子。
【請求項５】
前記樹脂は、前記半導体積層体の積層方向において、前記支持基板側から前記ベース層側に向けて窪んでいる凹部を有しており、
前記凹部は、第２空隙を形成している、請求項４に記載の半導体素子。
【請求項６】
半導体基板上に、コレクタ層、ベース層、及びエミッタ層が順に積層された半導体積層体を形成する工程と、
前記半導体積層体において前記半導体基板側と反対側の第１主面上に第１支持基板を接着する工程と、
前記半導体基板を前記半導体積層体から除去する工程と、
前記半導体積層体において前記第１主面に対向する第２主面上から前記コレクタ層の一部をエッチングする工程と、
前記コレクタ層がエッチングされて形成される空隙に、前記コレクタ層よりも比誘電率の小さい樹脂を充填する工程と、
前記第２主面上に第２支持基板を接着する工程と、
前記第１支持基板を前記半導体積層体から除去する工程と、
前記半導体積層体の一部をエッチングする工程と、
を備える半導体素子の製造方法。
【請求項７】
前記第２主面上に前記第２支持基板を接着する前に、充填された前記樹脂の一部を除去して凹部を形成する工程をさらに備える、請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、通信機器等の高速化により、高速動作可能な半導体素子が求められている。このような半導体素子の一つとして、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）が知られている。例えば下記特許文献１には、半絶縁性のＧａＡｓ基板上に、ｎ型ＧａＡｓコレクタ層と、ｐ型ＧａＡｓベース層と、ｎ型ＩｎＧａＰ層及びｎ型ＡｌＧａＡｓ層によって構成されるエミッタ層と、を順番に設けたＨＢＴが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−３６７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のＨＢＴのような半導体素子が、例えば数十ＧＨｚ〜数百ＧＨｚにて高周波動作する場合、該半導体素子の寄生容量の影響が無視できないものとなる。このため、半導体素子の寄生容量を低減する手法が望まれている。
【０００５】
本発明は、寄生容量を低減できる半導体素子及び半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体素子は、支持基板と、支持基板の主面上に設けられる半導体積層体であって、支持基板側から順に積層されるコレクタ層、ベース層、及びエミッタ層を有する半導体積層体と、を備え、コレクタ層は、コレクタ層の側面に対して内側に形成されると共に支持基板の主面と交差する方向に沿って延在する第１面、及び、第１面のベース層側の端から、コレクタ層の側面に向けて延在する第２面を有し、第１面及び第２面に接すると共に、コレクタ層よりも小さい比誘電率を有する領域をさらに備える。
【０００７】
本発明の他の一側面に係る半導体素子の製造方法は、半導体基板上に、コレクタ層、ベース層、及びエミッタ層が順に積層された半導体積層体を形成する工程と、半導体積層体において半導体基板側と反対側の第１主面上に第１支持基板を接着する工程と、半導体基板を半導体積層体から除去する工程と、半導体積層体において第１主面に対向する第２主面上からコレクタ層の一部をエッチングする工程と、コレクタ層がエッチングされて形成される空隙に、コレクタ層よりも比誘電率の小さい樹脂を充填する工程と、第２主面上に第２支持基板を接着する工程と、第１支持基板を半導体積層体から除去する工程と、半導体積層体の一部をエッチングする工程と、を備える。
【発明の効果】
【０００８】
本発明によれば、寄生容量を低減できる半導体素子及び半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る半導体素子を示す平面図である。
【図２】図２は、図１のＩＩ−ＩＩ線矢視断面図である。
【図３】図３の（ａ）〜（ｃ）、は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図４】図４の（ａ）〜（ｃ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図５】図５の（ａ）〜（ｃ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図６】図６の（ａ）〜（ｃ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図７】図７の（ａ）〜（ｃ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図８】図８の（ａ），（ｂ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【図９】図９は、第１実施形態の第１変形例の半導体素子を示す平面図である。
【図１０】図１０は、図９のＸ−Ｘ線矢視断面図である。
【図１１】図１１は、第１実施形態の第２変形例の半導体素子を示す断面図である。
【図１２】図１２は、第１実施形態の第３変形例の半導体素子を示す平面図である。
【図１３】図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線矢視断面図である。
【図１４】図１４は、第２実施形態に係る半導体素子を示す平面図である。
【図１５】図１５は、図１４のＸＶ−ＸＶ線矢視断面図である。
【図１６】図１６は、第２実施形態の第１変形例に係る半導体素子を示す断面図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、支持基板と、支持基板の主面上に設けられる半導体積層体であって、支持基板側から順に積層されるコレクタ層、ベース層、及びエミッタ層を有する半導体積層体と、を備え、コレクタ層は、コレクタ層の側面に対して内側に形成されると共に支持基板の主面と交差する方向に沿って延在する第１面、及び、第１面のベース層側の端から、コレクタ層の側面に向けて延在する第２面を有し、第１面及び第２面に接すると共に、コレクタ層よりも小さい比誘電率を有する領域をさらに備える半導体素子である。
【００１１】
この半導体素子は、第１面及び第２面に接すると共に、コレクタ層よりも小さい比誘電率を有する領域を備えている。このような領域が上記半導体素子に設けられることにより、該半導体素子の寄生容量を低減できる。
【００１２】
また、コレクタ層は、第１コレクタ層と、第１コレクタ層上に積層される第２コレクタ層とを有し、領域は、第１コレクタ層内のみに設けられてもよい。この場合、上記領域を介することなく第２コレクタ層の側面から放熱できるので、半導体素子の放熱性が向上する。
【００１３】
また、コレクタ層は、第１コレクタ層と、第１コレクタ層上に積層される第２コレクタ層とを有し、第２コレクタ層は、第１層と、第１層上に設けられる第２層と、第１層の側面と第１面との間に位置すると共に支持基板の主面と交差する方向に沿って延在する第３面と、を有し、領域は、第３面と接してもよい。この場合、例えば第２コレクタ層上のベース層等をウェットエッチングする際に、エッチャントが上記領域の表面を伝って第１コレクタ層に浸入することを抑制できる。
【００１４】
また、上記半導体素子は、半導体積層体と支持基板との間に設けられると共に、半導体積層体と支持基板とを互いに接合する金属層をさらに備えてもよい。この場合、半導体積層体内で発生した熱は、支持基板と半導体積層体とに接する金属層を介して支持基板に良好に放出される。
【００１５】
また、金属層は、互いに積層される第１金属層及び第２金属層を有し、半導体積層体の積層方向において、領域と重なる第１金属層と第２金属層との間には、第１空隙が設けられてもよい。この場合、半導体素子の使用時に発生する熱応力を緩和できる。
【００１６】
また、領域は、樹脂であってもよい。この場合、上記領域内への不純物等の侵入を抑制できる。
【００１７】
また、樹脂は、半導体積層体の積層方向において、支持基板側からベース層側に向けて窪んでいる凹部を有しており、凹部は、第２空隙を形成してもよい。半導体素子の使用に伴って樹脂が熱膨張した場合、当該樹脂は、凹部によって形成される第２空隙内に膨張できる。これにより、半導体素子の破損を抑制できる。
【００１８】
本願発明の他の一実施形態は、半導体基板上に、コレクタ層、ベース層、及びエミッタ層が順に積層された半導体積層体を形成する工程と、半導体積層体において半導体基板側と反対側の第１主面上に第１支持基板を接着する工程と、半導体基板を半導体積層体から除去する工程と、半導体積層体において第１主面に対向する第２主面上からコレクタ層の一部をエッチングする工程と、コレクタ層がエッチングされて形成される空隙に、コレクタ層よりも比誘電率の小さい樹脂を充填する工程と、第２主面上に第２支持基板を接着する工程と、第１支持基板を半導体積層体から除去する工程と、半導体積層体の一部をエッチングする工程と、を備える半導体素子の製造方法である。
【００１９】
この製造方法によれば、コレクタ層の一部が除去されることによって形成される空隙に、該コレクタ層の比誘電率よりも低い比誘電率を有する樹脂が充填されている。これにより、上記製造方法によって製造される半導体素子の寄生容量を低減できる。
【００２０】
また、上記製造方法は、第２の接着層を形成する前に、充填された樹脂の一部を除去して凹部を形成する工程をさらに備えてもよい。半導体素子の形成時等に樹脂が熱膨張した場合、凹部によって形成される空隙内に膨張できる。これにより、半導体素子の破損を抑制できる。
【００２１】
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００２２】
（第１実施形態）
図１は、第１実施形態に係る半導体素子を示す平面図である。図２は、図１のＩＩ−ＩＩ線矢視断面図である。図１及び図２に示されるように、第１実施形態の半導体素子１は、支持基板２上に設けられるヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。半導体素子１は、支持基板（第２の支持基板）２の主面２ａ上に設けられる金属層３と、金属層３上に設けられる半導体積層体４と、半導体積層体４上に設けられる電極５〜７と、半導体積層体４及び電極５〜７を埋め込む絶縁膜８と、配線層９〜１１と、半導体積層体４の一部が除去されることによって設けられる領域１２と、を有する。
【００２３】
支持基板２は、高い熱伝導性を有する基板であり、例えばＡｌＮ基板（窒化アルミニウム基板）、Ｓｉ基板（シリコン基板）、ＳｉＣ基板（炭化ケイ素基板）又はダイヤモンド基板等である。支持基板２の厚さは、例えば２０μｍ〜２００μｍである。支持基板２の熱伝導率は、例えばＩｎＰ基板（インジウムリン基板）の熱伝導率よりも高いことが好ましい。支持基板２の熱伝導率は、例えば１００Ｗ／（ｍ・Ｋ）以上２０００Ｗ／（ｍ・Ｋ）以下である。また、支持基板２の熱膨張率は、例えば１〜５ｐｐｍ／℃程度である。
【００２４】
金属層３は、支持基板２と半導体積層体４との間に設けられると共に、支持基板２と半導体積層体４とを互いに接合するための層である。金属層３は、例えばタングステン、モリブデン及びタンタルの内少なくとも１つを含む金属又は合金から構成される。金属層３の厚さは、１０ｎｍ〜６０ｎｍである。金属層３の厚さが１０ｎｍ以上である場合、半導体積層体４が支持基板２から剥離することを抑制できる。金属層３の厚さが６０ｎｍ以下である場合、半導体積層体４で発生した熱が支持基板２に十分に伝達される。金属層３の厚さは、５０ｎｍ以下であることが好ましく、４５ｎｍ以下であることがより好ましく、４０ｎｍ以下であることがさらに好ましい。
【００２５】
金属層３は、互いに積層される第１金属層１３及び第２金属層１４を有する。第１金属層１３及び第２金属層１４は、互いに同一の材料から構成されてもよいし、互いに異なる材料から構成されてもよい。半導体積層体４の積層方向（以下、単に積層方向とする）において、領域１２と重なる第１金属層１３と第２金属層１４との間には、空隙１５が設けられている。空隙１５には空気が充填されてもよいし、該空隙１５は、真空状態であってもよい。
【００２６】
半導体積層体４は、例えばＩＩＩ−Ｖ族化合物半導体によって構成される。半導体積層体４は、支持基板２側から順に積層されるコレクタ層２１、ベース層２２、エミッタ層２３、及びエミッタコンタクト層２４を有する。
【００２７】
コレクタ層２１は、サブコレクタ層（第１コレクタ層）２５と、該サブコレクタ層２５上に積層されるメインコレクタ層（第２コレクタ層）２６とを有する層である。メインコレクタ層２６の側面２６ａは、サブコレクタ層２５の側面２５ａに対して内側に形成されている。以下では、上記側面２５ａ，２６ａを組み合わせたものを、コレクタ層２１の側面２１ａとする。
【００２８】
サブコレクタ層２５は、金属層３に接している層であり、例えばｎ型のＩｎＰ層である。サブコレクタ層２５の厚さは、例えば３００ｎｍである。サブコレクタ層２５内のＳｉ（シリコン）の濃度は、例えば２×１０１９ａｔｏｍｓ／ｃｍ３程度である。サブコレクタ層２５を形成するＩｎＰの比誘電率は１２．４であり、ＩｎＰの熱膨張率は４．５ｐｐｍ／℃である。
【００２９】
メインコレクタ層２６は、サブコレクタ層２５の一部の領域に接しており、例えば支持基板２側から順に積層される第１層３１及び第２層３２を有する。第１層３１は例えばｎ型のＩｎＰ層である。第２層３２は、例えばｎ型のＩｎＡｌＧａＡｓ層である。第１層３１の厚さは例えば２００ｎｍであり、第２層３２の厚さは例えば５０ｎｍである。第１層３１内のＳｉの濃度は、例えば３×１０１６ａｔｏｍｓ／ｃｍ３程度である。第２層３２内のＳｉの濃度は、例えば１×１０１７ａｔｏｍｓ／ｃｍ３程度である。メインコレクタ層２６において、第２層３２の側面３２ａはベース層２２の側面２２ａと略面一になっており、第１層３１の側面３１ａは、第２層３２の側面３２ａに対して外側に形成されている。また、第１層３１の側面３１ａは、サブコレクタ層２５の側面２５ａに対して内側に形成されている。
【００３０】
サブコレクタ層２５の一部には、積層方向から見て略Ｕ字型になるように開口部２５ｂが形成されている。この開口部２５ｂは、メインコレクタ層２６の第１層３１の側面３１ａに対して内側であって、エミッタコンタクト層２４に対して外側に設けられている。また、メインコレクタ層２６における第１層３１には、積層方向にて上記開口部２５ｂに重なると共に第２層３２の支持基板２側の面を露出する開口部３１ｂが設けられている。この開口部３１ｂの一部は、第２層３２の側面３２ａに対して外側に設けられていると共に該第２層３２から露出している。これらの開口部２５ｂ，３１ｂによって、コレクタ層２１には空隙４１が構成されている。
【００３１】
この空隙４１がコレクタ層２１に構成されていることによって、該コレクタ層２１は、第１面４２、第２面４３、及び第３面４４を有する。第１面４２は、コレクタ層２１の側面２１ａ（特に、第１層３１の側面３１ａ）に対して内側に形成されると共に支持基板２の主面２ａと交差する方向に沿って延在する面である。第２面４３は、第１面４２のベース層２２側の端４２ａからコレクタ層２１の側面２１ａに向けて延在する面である。第３面４４は、第１層３１の側面３１ａと第１面４２との間に位置すると共に支持基板２の主面２ａと交差する方向に沿って延在する面である。第１面４２及び第３面４４は、サブコレクタ層２５及びメインコレクタ層２６の両方に設けられており、第２面４３は、メインコレクタ層２６のみに設けられている。第２面４３における第１面４２の端４２ａに接する端４３ａと反対側の端４３ｂは、第２層３２の側面３２ａに位置しており、第３面４４のベース層２２側の端４４ａに対して内側に位置している。
【００３２】
ベース層２２は、コレクタ層２１に接しており、例えばｐ型のＩｎＧａＡｓ層である。ベース層２２の厚さは、例えば４００ｎｍである。ベース層２２内のＣ（炭素）の濃度は、例えば５×１０１９ａｔｏｍｓ／ｃｍ３程度である。
【００３３】
エミッタ層２３は、ベース層２２の一部の領域に接しており、例えばｎ型のＩｎＰ層である。エミッタ層２３の厚さは、例えば１５０ｎｍである。エミッタ層２３内のＳｉの濃度は、例えば２×１０１８ａｔｏｍｓ／ｃｍ３程度である。
【００３４】
エミッタコンタクト層２４は、エミッタ層２３に接しており、例えばｎ型のＩｎＧａＡｓ層である。エミッタコンタクト層２４の厚さは、例えば２５０ｎｍである。エミッタコンタクト層２４内のＳｉの濃度は、例えば２×１０１９ａｔｏｍｓ／ｃｍ３程度である。
【００３５】
電極５は、メインコレクタ層２６から露出したサブコレクタ層２５に接しているコレクタ電極である。電極６は、エミッタ層２３から露出したベース層２２に接しているベース電極である。電極７は、エミッタコンタクト層２４の頂面に接しているエミッタ電極である。電極５〜７のそれぞれは、例えば第１Ｐｔ層（白金層）、Ｔｉ層（チタン層）、第２Ｐｔ層、Ａｕ層（金層）が順に積層されることによって構成される。電極５〜７のそれぞれにおいて、第１Ｐｔ層の厚さは例えば１０ｎｍであり、Ｔｉ層の厚さは例えば３０ｎｍであり、第２Ｐｔ層の厚さは例えば３０ｎｍであり、Ａｕ層の厚さは例えば１００ｎｍである。
【００３６】
絶縁膜８は、半導体積層体４を覆うと共に領域１２に接するように設けられており、例えばＳｉＯＮ膜（酸化窒化ケイ素膜）とＳｉＮ膜（窒化ケイ素膜）との積層体から構成される。絶縁膜８には、ＳｉＯｘ膜（酸化ケイ素膜）又は有機樹脂層（例えばポリイミド層等）等が含まれていてもよい。絶縁膜８には、開口部８ａ〜８ｃが設けられている。
【００３７】
配線層９は、絶縁膜８の開口部８ａを介して電極６に接続されている。配線層１０は、絶縁膜８の開口部８ｂを介して電極５に接続されている。配線層１１は、絶縁膜８の開口部８ｃを介して電極７に接続されている。配線層９〜１１のそれぞれは、例えばＴｉ層、Ｐｔ層、Ａｕ層が順に積層されることによって構成される。配線層９〜１１のそれぞれにおいて、Ｔｉ層の厚さは例えば３０ｎｍであり、Ｐｔ層の厚さは例えば５０ｎｍであり、Ａｕ層の厚さは例えば５００ｎｍである。なお、本明細書における「接続」とは、直接的な接続に限らず、電気的な接続及び機能的な接続を含む。
【００３８】
領域１２は、上述したコレクタ層２１の空隙４１に設けられており、該コレクタ層２１の第１面４２、第２面４３、及び第３面４４に接している。この領域１２は、積層方向から見て、支持基板２と、ベース電極である電極６とが重なる部分に少なくとも設けられており、該領域１２は、積層方向から見て略Ｕ字型になっている。また、上記空隙４１を構成する開口部３１ｂの一部は露出していることから、領域１２の一部は第２層３２から露出している。本実施形態では、領域１２は、絶縁性を有する樹脂である。したがって、半導体素子１では、積層方向から見て領域１２が設けられていない半導体積層体４を介して、エミッタ−コレクタ間に電流が流れる。
【００３９】
領域１２である樹脂の比誘電率は、コレクタ層２１の比誘電率よりも小さい。上述したようにサブコレクタ層２５及び第１層３１を構成するＩｎＰの比誘電率は１２．４であることから、この樹脂の比誘電率は、例えば２〜６であればよい。本実施形態では、上記樹脂として、例えば比誘電率が２．６であるベンゾシクロブテン（ＢＣＢ）を用いる。なお、上記ベンゾシクロブテンの比誘電率は、半導体積層体４の各層の比誘電率よりも小さく、その熱膨張率は、５２ｐｐｍ／℃である。
【００４０】
領域１２である樹脂は、積層方向において、支持基板２側からエミッタ層２３側に向けて窪んでいる凹部１２ａを有している。この凹部１２ａは空隙（第２空隙）を形成しており、該空隙が形成されていることにより上述した空隙１５が形成される。
【００４１】
次に、図３〜図８を用いながら第１実施形態に係る半導体素子の製造方法を説明する。図３の（ａ）〜（ｃ）、図４の（ａ）〜（ｃ）、図５の（ａ）〜（ｃ）、図６の（ａ）〜（ｃ）、図７の（ａ）〜（ｃ）、及び図８の（ａ），（ｂ）は、第１実施形態に係る半導体素子の製造方法を説明する図である。
【００４２】
まず、図３の（ａ）に示されるように、第１ステップとして、保護層５２、半導体積層体５３、保護層５４、接着層５５、及び支持基板（第１支持基板）５６が順に積層された半導体基板５１を準備する。第１ステップでは、まず、半導体基板５１上に保護層５２、半導体積層体５３、保護層５４を形成する。そして、該保護層５４上に設けられた金属層と、支持基板５６上に設けられた金属層とを互いに接着させて接着層５５を形成する。これにより、半導体積層体５３において半導体基板５１と反対側の第１主面５３ａ上の保護層５４に、接着層５５を介して支持基板５６を接着する。上記金属層同士の接着は、例えば原子拡散接合によって行われる。
【００４３】
半導体基板５１は、例えばＩＩＩ−Ｖ族化合物半導体によって構成される。半導体基板５１は、例えばＩｎＰ基板である。保護層５２は、半導体積層体５３の後述する半導体層６１に対してエッチング選択性が高い半導体層である。保護層５２は、例えば２００ｎｍ程度のＩｎＧａＡｓ層である。保護層５２は、エピタキシャル成長法によって形成される。
【００４４】
半導体積層体５３は、半導体層６１〜６５を有している。半導体層６１は、図２に示されるサブコレクタ層２５に対応する層である。半導体層６２は、図２に示されるメインコレクタ層２６に対応する層である。半導体層６２は、図２に示される第１層３１に対応する層６２ａと、第２層３２に対応する層６２ｂとを有する。半導体層６３は、図２に示されるベース層２２に対応する層である。半導体層６４は、図２に示されるエミッタ層２３に対応する層である。半導体層６５は、図２に示されるエミッタコンタクト層２４に対応する層である。半導体層６１〜６５は、例えばエピタキシャル成長法によって形成される。
【００４５】
保護層５４は、半導体積層体５３の半導体層６５に対してエッチング選択性が高い半導体層である。保護層５４は、例えば２００ｎｍ程度のＩｎＰ層である。保護層５４は、エピタキシャル成長法によって形成される。接着層５５はタングステン層等であり、例えばスパッタリングで成長される。
【００４６】
次に、図３の（ｂ）に示されるように、第２ステップとして、半導体基板５１を半導体積層体５３から除去する。例えば、ドライエッチング又はウェットエッチングにより半導体基板５１を除去する。そして、保護層５２を半導体積層体５３から除去する。
【００４７】
次に、図３の（ｃ）に示されるように、第３ステップとして、露出した半導体積層体５３の第１主面５３ａに対向する第２主面５３ｂ上に、パターニングされたエッチングマスク５７を形成する。このエッチングマスク５７は、例えばシリコン化合物（ＳｉＮ層又はＳｉＯｘ層等）であり、開口部５７ａを有する。この開口部５７ａによって、第２主面５３ｂの一部が露出する。
【００４８】
次に、図４の（ａ）に示されるように、第４ステップとして、エッチングマスク５７を用いて半導体積層体５３の一部をエッチングする。具体的には、コレクタ層２１に対応する半導体積層体５３の半導体層６１，６２をウェットエッチングすることにより、半導体積層体５３に空隙４１を形成する。より具体的には、半導体層６１を構成するＩｎＰ、及び半導体層６２に含まれる層６２ａを構成するＩｎＰを、濃度を調整した塩酸を用いてウェットエッチングすることにより、半導体積層体５３に空隙４１を形成する。ウェットエッチングの時間を調整することにより、空隙４１の最大幅は、エッチングマスク５７に設けられる開口部５７ａの幅よりも大きくなっている。ウェットエッチングの時間は、例えば数分から数十分であってよい。
【００４９】
次に、図４の（ｂ）に示されるように、第５ステップとして、エッチングマスク５７上に樹脂層５８を形成すると共に、上記空隙４１内に樹脂を充填する。例えば、塗布法又はインクジェット法等によって樹脂層５８を形成すると共に、空隙４１内に樹脂を充填する。
【００５０】
次に、図４の（ｃ）に示されるように、第６ステップとして、樹脂層５８を除去する。例えば、ＣＭＰ（Chemical Mechanical Polishing）によって樹脂層５８を除去する。これにより、少なくとも空隙４１に充填された樹脂は残存し、本実施形態の領域１２を形成する。また、エッチングマスク５７の表面と、領域１２である樹脂の露出面とは、略面一になる。なお、樹脂の上記露出面はディッシングによって窪んでもよい。
【００５１】
次に、図５の（ａ）に示されるように、第７ステップとして、領域１２である樹脂の一部を除去することにより、該領域１２に凹部１２ａを形成する。具体的には、エッチングマスク５７を用いて領域１２の一部をドライエッチングすることにより、凹部１２ａを形成する。このドライエッチングは、例えばＣＦ４ガス及びＯ２ガスを用いた反応性イオンエッチングであり、凹部１２ａの窪みが少なくとも第２主面５３ｂよりも支持基板５６側に到達するまで行われる。例えば、ＣＦ４ガスの流量を１０ｓｃｃｍ、Ｏ２ガスの流量を５ｓｃｃｍ、圧力を２０Ｐａ、及び１００Ｗの条件下で上記反応性イオンエッチングを行う。
【００５２】
次に、図５の（ｂ）に示されるように、第８ステップとして、エッチングマスク５７を除去する。例えば、種々のエッチングによってエッチングマスク５７を除去する。
【００５３】
次に、図５の（ｃ）に示されるように、第９ステップとして、その主面２ａに第１金属層１３に対応する金属層５９ａが設けられた支持基板（第２支持基板）２を準備する。また、半導体積層体５３の第２主面５３ｂ上、及び領域１２の露出面上に第２金属層１４に対応する金属層５９ｂを形成する。金属層５９ａ，５９ｂは、例えばタングステン層等である。金属層５９ａ，５９ｂの熱伝導率は、半導体積層体５３よりも高い。また、支持基板２の熱伝導率は、半導体基板５１の熱伝導率よりも高い。
【００５４】
次に、図６の（ａ）に示されるように、第１０ステップとして、半導体積層体５３の第２主面５３ｂ上に支持基板２を接着する。具体的には、金属層５９ａと金属層５９ｂとを互いに接着させることにより金属層５９を形成し、これにより支持基板２を半導体積層体５３の第２主面５３ｂ上に接着する。金属層５９ａ，５９ｂの接着は、例えば原子拡散接合によって行われる。ここで、積層方向から見て領域１２の凹部１２ａに重なる金属層５９ａ，５９ｂは互いに接着せず、空隙１５を形成する。次に、支持基板５６を半導体積層体５３から除去する。例えば、ドライエッチング又はウェットエッチングにより支持基板５６を除去する。そして、接着層５５及び保護層５４を除去する。これにより、半導体積層体５３の第１主面５３ａを露出する。
【００５５】
次に、第１１ステップとして、半導体積層体５３の一部を除去する。第１１ステップでは、まず、半導体層６５をパターニングすることにより、図６の（ｂ）に示されるように、エミッタコンタクト層２４を形成する。例えば、ウェットエッチングにより、エミッタコンタクト層２４を形成する。次に、少なくともエミッタコンタクト層２４を覆うエッチングマスク７１を形成した後、半導体層６３，６４、及び半導体層６２の層６２ｂをウェットエッチングする。これにより、エミッタ層２３、ベース層２２、及びコレクタ層２１における第２層３２を形成する（図２を参照）。上記第１１ステップを経て、第２層３２の側面３２ａに対して外側に形成される領域１２が露出する。
【００５６】
次に、第１２ステップとして、エッチングマスク７１を除去した後、図６の（ｃ）に示されるように、少なくとも露出した領域１２、コレクタ層２１の第２層３２、ベース層２２、エミッタ層２３、及びエミッタコンタクト層２４を覆うエッチングマスク７２を形成する。そして、半導体層６２の層６２ａをウェットエッチングすることにより、第１層３１を形成する（図２を参照）。これにより、第１層３１及び第２層３２を有するメインコレクタ層２６を形成する。
【００５７】
次に、第１３ステップとして、エッチングマスク７２を除去した後、図７の（ａ）に示されるように、少なくとも露出した領域１２、メインコレクタ層２６、ベース層２２、エミッタ層２３、及びエミッタコンタクト層２４を覆うエッチングマスク７３を形成する。そして、半導体層６１をウェットエッチングすることにより、サブコレクタ層２５を形成する（図２を参照）。これにより、サブコレクタ層２５及びメインコレクタ層２６を有するコレクタ層２１、ベース層２２、エミッタ層２３、及びエミッタコンタクト層２４を有するメサ構造の半導体積層体４を形成する。
【００５８】
次に、第１４ステップとして、図７の（ｂ）に示されるように、エッチングマスク７３を用いた反応性イオンエッチングによって金属層５９を除去し、第１金属層１３及び第２金属層１４を有する金属層３を形成する。
【００５９】
次に、第１５ステップとして、図７の（ｃ）に示されるようにエッチングマスク７３を除去する。このエッチングマスク７３は、種々のエッチングによって除去される。
【００６０】
次に、図８の（ａ）に示されるように、第１６ステップとして、エミッタコンタクト層２４の一部の領域上（図３（ａ）に示される第１主面５３ａ上）に電極７を形成する。また、サブコレクタ層２５の一部の領域上に電極５を形成し、ベース層２２の一部の領域上に電極６を形成する。ベース層２２の一部の領域上に形成された電極６は、例えば４００℃、１分の熱処理による白金のシンタリングによって、ベース層２２と接続される。
【００６１】
次に、図８の（ｂ）に示されるように、第１７ステップとして、半導体積層体４及び電極５〜７を埋め込むように絶縁膜８を形成する。絶縁膜８を選択的にエッチングすることにより電極５を露出する開口部８ａと、電極６を露出する開口部８ｂと、電極７を露出する開口部８ｃとを形成する（図１を併せて参照）。そして、配線層９〜１１をパターニング形成することにより、これにより、ＨＢＴである半導体素子１が完成する（図２を参照）。
【００６２】
以上に説明した、第１実施形態に係る製造方法によって形成された半導体素子１は、コレクタ層２１の第１面４２及び第２面４３に接すると共に、コレクタ層２１よりも小さい比誘電率を有する領域１２を備えている。このような領域１２が半導体素子１に設けられることにより、半導体素子１に含まれる半導体積層体４の一部が、その比誘電率よりも小さい領域１２に置換されるので、該半導体素子１の寄生容量を低減できる。
【００６３】
また、メインコレクタ層２６は、第１層３１と、第１層３１上に設けられる第２層３２と、第１層３１の側面３１ａとコレクタ層２１の第２面４３との間に位置すると共に支持基板２の主面２ａと交差する方向に沿って延在する第３面４４を有し、領域１２は、第３面４４と接してもよい。この場合、例えば半導体層６１上に設けられる、メインコレクタ層２６の第１層３１に対応する層６２ａ等をウェットエッチングする際に、エッチャントが上記領域１２の表面を伝ってサブコレクタ層２５に対応する半導体層６１に浸入することを抑制できる。
【００６４】
また、半導体素子１は、半導体積層体４と支持基板２との間に設けられると共に、半導体積層体４と支持基板２とを互いに接合する金属層３をさらに備えてもよい。この場合、半導体積層体４内で発生した熱は、支持基板２と半導体積層体４とに接する金属層３を介して支持基板２に良好に放出される。
【００６５】
また、金属層３は、互いに積層される第１金属層１３及び第２金属層１４を有し、半導体積層体４の積層方向において、領域１２と重なる第１金属層１３と第２金属層１４との間には、空隙１５が設けられてもよい。この場合、半導体素子１の使用時に発生する熱応力を緩和できる。なお、図示しないが、支持基板２と半導体積層体４とのいずれかに空隙を設けることで、領域１２と重なる第１金属層１３と第２金属層１４との間に空隙１５が設けられてもよい。
【００６６】
また、領域１２は、樹脂であってもよい。コレクタ層２１の空隙４１に樹脂が充填されて領域１２が形成されることによって、上記領域１２内への不純物等の侵入を抑制できる。
【００６７】
また、樹脂である領域１２は、半導体積層体４の積層方向において、支持基板２側からベース層２２側に向けて窪んでいる凹部１２ａを有しており、凹部１２ａは、空隙を形成してもよい。半導体素子１の使用に伴って樹脂が熱膨張した場合、当該樹脂は、凹部１２ａによって形成される空隙内に膨張できる。これにより、半導体素子１の破損を抑制できる。
【００６８】
また、半導体素子１は、半導体積層体４を覆う絶縁膜８をさらに備え、絶縁膜８は、領域１２に接していてもよい。上記領域１２がコレクタ層２１から露出している場合であっても、絶縁膜８によって露出した上記領域１２を覆うことができる。
【００６９】
また、半導体素子１は、コレクタ層２１から露出したベース層２２に接続される電極６をさらに備え、領域１２は、支持基板２と電極６とが半導体積層体４の積層方向に沿って重なる部分に少なくとも設けられてもよい。このように領域１２が設けられることによって、ベース電極である電極６に起因して発生する寄生容量を好適に低減できる。
【００７０】
図９は、第１実施形態の第１変形例の半導体素子を示す平面図である。図１０は、図９のＸ−Ｘ線矢視断面図である。図１０に示されるように、半導体素子１Ａは、複数のエミッタコンタクト層２４Ａ，２４Ｂを有してもよい。この場合、エミッタコンタクト層２４Ａ，２４Ｂは、エミッタ層２３の互いに分離した異なる領域上に設けられている。また、エミッタコンタクト層２４Ａ上には電極７Ａが設けられており、エミッタコンタクト層２４Ｂ上には電極７Ｂが設けられている。この場合であっても、第１実施形態と同様の作用効果を奏する。加えて、半導体積層体４内に流れる電流量を増加できる。
【００７１】
図１１は、第１実施形態の第２変形例の半導体素子を示す断面図である。図１１に示されるように、半導体素子１Ｂの空隙４１は、サブコレクタ層２５内のみに形成される。すなわち、空隙４１に充填される樹脂である領域１２は、サブコレクタ層２５内のみに設けられる。この場合、メインコレクタ層２６における第１層３１の支持基板２側の面が、領域１２に接する。また、第１面４２及び第３面４４は、サブコレクタ層２５のみに形成される。この場合であっても、第１実施形態と同様に、半導体素子１Ｂの寄生容量を低減できる。加えて、領域１２を介することなくメインコレクタ層２６の第１層３１の側面３１ａ全体から放熱できるので、半導体素子１Ｂの放熱性が向上する。
【００７２】
図１２は、第１実施形態の第３変形例の半導体素子を示す平面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線矢視断面図である。図１２に示されるように、半導体素子１Ｃの領域１２は、積層方向から見てエミッタコンタクト層２４を囲むように形成されている。この場合、半導体素子１Ｃにおける領域１２の割合が大きくなることから、半導体素子１Ｃの寄生容量を良好に低減できる。なお、図１３に示されるように、電極５は金属層３上に直接設けられている。これにより、領域１２がエミッタコンタクト層２４を囲むように形成されている場合であっても、半導体素子１内に良好に電流が流れる。
【００７３】
（第２実施形態）
以下では、第２実施形態に係る半導体素子について説明する。第２実施形態の説明において第１実施形態と重複する記載は省略し、第１実施形態と異なる部分を記載する。つまり、技術的に可能な範囲において、第２実施形態に第１実施形態の記載を適宜用いてもよい。
【００７４】
図１４は、第２実施形態に係る半導体素子を示す平面図である。図１５は、図１４のＸＶ−ＸＶ線矢視断面図である。図１４及び図１５に示されるように、半導体素子１Ｄの領域１２は、コレクタ層２１から露出していない。換言すれば、半導体素子１Ｄの領域１２は、半導体積層体４のコレクタ層２１内に埋め込まれるように設けられている。これにより、コレクタ層２１において、第２面４３の端４３ｂは、第３面４４の端４４ａと接している。
【００７５】
以上に説明した第２実施形態に係る半導体素子１Ｄであっても、第１実施形態と同様の作用効果を奏することができる。加えて、例えば絶縁膜８の形成時等に領域１２である樹脂にプラズマが照射されなくなるので、上記樹脂の比誘電率の上昇を防ぐことができる。
【００７６】
図１６は、第２実施形態の第１変形例に係る半導体素子を示す断面図である。図１６に示されるように、半導体素子１Ｅのコレクタ層２１内に形成される空隙４１には樹脂等が充填されておらず、真空状態又は空気が充填されている状態である。真空の比誘電率は１であり、空気の比誘電率は約１であり、第１実施形態に示される樹脂の比誘電率よりも小さい。したがって、本変形例においては、半導体素子１Ｅの寄生容量を良好に低減できる。
【００７７】
本発明による半導体素子及び該半導体素子の製造方法は、上述した実施形態及び変形例に限られるものではなく、他に様々な変形が可能である。例えば、第２実施形態に係る半導体素子１Ｄのエミッタコンタクト層２４は、第１実施形態の第１変形例のように、エミッタ層２３上の互いに分離した複数の領域にそれぞれ設けられてもよい。
【００７８】
また、上記実施形態及び変形例において、メインコレクタ層２６は第１層３１及び第２層３２を有しているが、該メインコレクタ層２６は第３層等を有してもよい。例えば、第１層３１と第２層３２との間に第３層を設け、該第３層が領域１２に接してもよい。この場合、第３層の不純物濃度は、第２層３２の不純物濃度より小さくなっている。このような第３層を設けることにより、領域１２とメインコレクタ層２６とが互いに接する界面を流れるリーク電流を低減できる。
【００７９】
また、上記実施形態及び変形例において、可能な範囲で互いに組み合わせてもよい。例えば、第２実施形態に対して第１実施形態の第２変形例の態様を組み合わせてもよい。この場合、半導体積層体４内に埋め込まれる領域１２は、サブコレクタ層２５のみに設けられる。また、上記領域に樹脂等が充填されず、サブコレクタ層２５に空隙４１が形成されてもよい。
【００８０】
また、上記実施形態及び変形例において、半導体積層体５３にはエッチストップ層が含まれていてもよい。例えば、当該エッチストップ層は、半導体積層体５３における半導体層６１と半導体層６２との間に含まれており、半導体層６２に対するエッチング選択性が非常に低いものとする。この場合、エッチストップ層は、半導体層６２の過剰エッチングを抑制でき、半導体素子の特性変化を抑制できる。例えば、エッチストップ層としてＩｎＧａＡｓが用いられる。このエッチストップ層は、例えばリン酸及び過酸化水素水の混合液を水で希釈した液体をエッチャントとしてエッチングされる。
【符号の説明】
【００８１】
１，１Ａ〜１Ｅ…半導体素子、２…支持基板、２ａ…主面、３…金属層、４…半導体積層体、５〜７，７Ａ，７Ｂ…電極、８…絶縁膜、９〜１１…配線層、１２…領域、１３…第１金属層、１４…第２金属層、１５…空隙、２１…コレクタ層、２１ａ…側面、２２…ベース層、２２ａ…側面、２３…エミッタ層、２４，２４Ａ，２４Ｂ…エミッタコンタクト層、２５…サブコレクタ層、２５ａ…側面、２５ｂ，３１ｂ…開口部、２６…メインコレクタ層、２６ａ…側面、３１…第１層、３２…第２層、４１…空隙、４２…第１面、４２ａ…端、４３…第２面、４３ａ，４３ｂ…端、４４…第３面、４４ａ…端、５１…半導体基板、５３…半導体積層体、５３ａ…第１主面、５３ｂ…第２主面、５６…支持基板、５７…エッチングマスク、５８…樹脂層、５９ａ，５９ｂ…金属層、６１〜６５…半導体層。
【図１】
0006447322.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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