(57)【特許請求の範囲】
【請求項１】
半導体被駆動素子の立上り動作を制御する制御信号を出力するソース出力端子と、上記半導体被駆動素子の立下り動作を制御する制御信号を出力するシンク出力端子と、を備えた駆動回路と、
上記ソース出力端子から上記半導体被駆動素子のゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第１抵抗値周波数依存素子と、
上記シンク出力端子から上記半導体被駆動素子の上記ゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第２抵抗値周波数依存素子と、を備え、
上記第１抵抗値周波数依存素子および上記第２抵抗値周波数依存素子のそれぞれが、チップフェライトビーズで構成されており、
上記第１抵抗値周波数依存素子を構成するチップフェライトビーズと、上記第２抵抗値周波数依存素子を構成するチップフェライトビーズとは、互いにコイルの巻き方向が異なっていることを特徴とするゲート駆動回路。
【請求項２】
上記第１抵抗値周波数依存素子および上記第２抵抗値周波数依存素子のそれぞれは、入力信号の周波数が同一の場合における、それぞれの抵抗成分値が互いに異なっていることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
上記半導体被駆動素子は、化合物半導体電界効果トランジスタで構成されていることを特徴とする請求項１または２に記載のゲート駆動回路。
【請求項４】
上記半導体被駆動素子は、化合物半導体電界効果トランジスタと、シリコン半導体電界効果トランジスタと、のカスコード接続であることを特徴とする請求項１から３までの何れか１項に記載のゲート駆動回路。
【請求項５】
上記第１抵抗値周波数依存素子の入力端子に対する出力端子の方向と、上記第２抵抗値周波数依存素子の入力端子に対する出力端子の方向と、が互いに略平行となっていることを特徴とする請求項１から４までの何れか１項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（酸化膜半導体電界効果トランジスタ）は、バイポーラトランジスタに比べて寄生発振（寄生振動）を起こしやすい特性を持っている。これは、パワーＭＯＳＦＥＴの特長である高周波ゲインが高いということに起因している。非特許文献１には、このような寄生発振を抑制する方法として、下記（１）および（２）の２つの方法が開示されている。
（１）図１０の（ａ）に示すようにゲートに直列にフェライトビーズを挿入する方法。
（２）図１０の（ａ）に示すようにゲートに直列に抵抗を挿入する方法。
【０００３】
以下、上記２つの方法の何れか少なくとも一方を用いた回路の従来例を示す。図１０の（ｂ）に示す回路「イ」は、被駆動ＦＥＴ（電界効果トランジスタ）のゲートに抵抗器Ｒｇを直列に入れ、この抵抗器Ｒｇによりゲート容量Ｃｇｓへの充放電電流を制限することで寄生発振を抑制している。次に、図１０の（ｃ）に示す回路「ロ」は、立上り動作よりも立下り動作の方を早くする条件で最適化できる回路の例を示す。次に、図１０の（ｄ）に示す回路「ハ」および図１０の（ｅ）に示す回路「ニ」は、立上り動作と立下り動作とをそれぞれ独立して最適化できる回路の例を示す。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】「パワーＭＯＳＦＥＴ応用上の注意点」、Ｐ４−５、株式会社東芝セミコンダクター社、２００９年３月３１日発行
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような従来技術には、以下のような問題点がある。例えば、図１０の（ａ）に示すように、単一のフェライトビーズをゲートに直列に挿入する形態では、半導体被駆動素子の立上り動作および立下り動作を個別に最適化することができないという問題点がある。
【０００６】
また、例えば、上記回路「イ」〜「ニ」のようにゲートに直列に抵抗を挿入する形態では、抵抗の挿入により元来の駆動信号の立上り動作や立下り動作も抑制することになり、高速動作可能なＦＥＴの特性を生かしきれないという問題点がある。例えば、高速動作可能なＦＥＴを駆動する場合、挿入された抵抗の抵抗値をリンギングや寄生振動を起こさない抵抗値に設定すると、ＦＥＴの高速動作に制限がかかってしまう。
【０００７】
次に、上記回路「ロ」および「ハ」のようにダイオードを回路に含めると、部品点数が多くなり、実装面積が大きくなってしまうという問題点がある。このように回路の実装面積が大きくなると、浮遊インダクタンスや浮遊容量が大きくなってしまう。また、ダイオードを回路に含めると、回路に対するダイオードの容量成分の影響が大きくなってしまう。
【０００８】
本発明は、以上の問題点に鑑みて為されたものであり、その目的は、半導体被駆動素子の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作が可能なゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明の一態様に係るゲート駆動回路は、半導体被駆動素子の立上り動作を制御する制御信号を出力するソース出力端子と、上記半導体被駆動素子の立下り動作を制御する制御信号を出力するシンク出力端子と、を備えた駆動回路と、上記ソース出力端子から上記半導体被駆動素子のゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第１抵抗値周波数依存素子と、上記シンク出力端子から上記半導体被駆動素子の上記ゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第２抵抗値周波数依存素子と、を備え上記第１抵抗値周波数依存素子および上記第２抵抗値周波数依存素子のそれぞれが、チップフェライトビーズで構成されており、上記第１抵抗値周波数依存素子を構成するチップフェライトビーズと、上記第２抵抗値周波数依存素子を構成するチップフェライトビーズとは、互いにコイルの巻き方向が異なっていることを特徴としている。
【発明の効果】
【００１０】
本発明の一態様によれば、半導体被駆動素子の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にするという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係るゲート駆動回路の構成を示す回路図である。
【図２】上記ゲート駆動回路に関し、抵抗値周波数依存素子を構成するチップフェライトビーズの構成および特性を示す図であり、（ａ）は、横巻型のチップフェライトビーズの構成を示し、（ｂ）は、縦巻型のチップフェライトビーズの構成を示し、（ｃ）は、チップフェライトビーズの特性を示す。
【図３】本発明の実施形態２に係る力率改善回路（ＰＦＣ）の構成を示す回路図である。
【図４】上記力率改善回路に関し、ＰＦＣの基本回路の動作を説明するための図であり、（ａ）は、昇圧チョッパ回路の基本回路を示し、（ｂ）は、上記ＰＦＣの基本回路において正のサイクルで動作する回路を示し、（ｃ）上記ＰＦＣの基本回路において負のサイクルで動作する回路を示す。
【図５】本発明の実施形態３に係る双方向チョッパ回路の構成を示す回路図である。
【図６】上記双方向チョッパ回路に関し、双方向チョッパ回路の基本回路の構成および動作を説明するための図であり、（ａ）は、降圧チョッパ回路と、昇圧チョッパ回路とを組合せて構成される双方向チョッパ回路の基本回路を示し、（ｂ）は、双方向チョッパ回路の基本回路における降圧動作時のスイッチングの状態を示し、（ｃ）は、双方向チョッパ回路の基本回路における昇圧動作時のスイッチングの状態を示す。
【図７】本発明の実施形態４に係る多相インバータ回路の構成を示す回路図である。
【図８】上記多相インバータ回路に関し、多相インバータ回路の基本回路の構成および動作を説明するための図である。
【図９】５００ｋＨｚスイッチング時のＦＥＴのＶｄｓ波形を示すグラフであり、（ａ）は、従来のゲート抵抗方式におけるＦＥＴのＶｄｓ波形を示し、（ｂ）は、チップフェライトビーズを使用した場合におけるＦＥＴのＶｄｓ波形を示す。
【図１０】従来の寄生発振を抑制する方法を説明するための図であり、（ａ）は、従来の寄生発振を抑制する方法について説明するための回路図であり、（ｂ）は、従来の寄生発振を抑制する回路の一例を示し、（ｃ）は、従来の寄生発振を抑制する回路の別の例を示し、（ｄ）は、従来の寄生発振を抑制する回路のさらに別の例を示し、（ｅ）は、従来の寄生発振を抑制する回路のさらに別の例を示す。
【発明を実施するための形態】
【００１２】
本発明の実施の形態について図１〜図９に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。
【００１３】
〔実施形態１〕
まず、図１および図２に基づき、本発明の実施形態１に係るゲート駆動回路１００の構成について説明する。図１は、ゲート駆動回路１００の構成を示す回路図である。図１に示すようにゲート駆動回路１００は、電源１１、駆動回路１２、抵抗値周波数依存素子（第１抵抗値周波数依存素子）１３ａ、抵抗値周波数依存素子（第２抵抗値周波数依存素子）１３ｂ、ＦＥＴ（半導体被駆動素子）１４を備える。電源１１は、ゲート駆動回路１００に電力を供給するものである。
【００１４】
（駆動回路１２）
駆動回路１２は、少なくとも２つのＦＥＴ（電界効果トランジスタ）を含んでおり、ソース出力端子１２ａおよびシンク出力端子１２ｂを備える。ソース出力端子１２ａは、後述するＦＥＴ１４の立上り動作を制御する制御信号を出力する端子である。一方、シンク出力端子１２ｂは、ＦＥＴ１４の立下り動作を制御する制御信号を出力する端子である。
【００１５】
（抵抗値周波数依存素子１３ａ，１３ｂ）
抵抗値周波数依存素子１３ａは、入力信号の周波数が高くなる程、抵抗成分が増大する素子であり、ソース出力端子１２ａからＦＥＴ１４のゲート（電極）に至る経路に直列に接続されている。一方、抵抗値周波数依存素子１３ｂは、シンク出力端子１２ｂからＦＥＴ１４のゲートに至る経路に直列に接続されている。
【００１６】
抵抗値周波数依存素子１３ａおよび抵抗値周波数依存素子１３ｂのそれぞれは、入力信号の周波数が同一の場合における、それぞれの抵抗成分値が互いに異なっていても良い。抵抗値周波数依存素子１３ａはＦＥＴ１４の立上りスロープに、抵抗値周波数依存素子１３ｂは、ＦＥＴ１４の立下りスロープに最適な値のものを選択する。これにより、部品点数を少なくして実装面積を小さくし、ＦＥＴ１４の立上り動作および立下り動作を個別に最適化することができる。
【００１７】
次に、図１に示すように、抵抗値周波数依存素子１３ａの入力端子に対する出力端子の方向と、抵抗値周波数依存素子１３ｂの入力端子に対する出力端子の方向と、が互いに略平行となっていても良い。これにより、抵抗値周波数依存素子１３ａの入力端子に対する出力端子の方向と、抵抗値周波数依存素子１３ｂの入力端子に対する出力端子の方向と、が互いに略平行でない形態と比較して、実装面積をより小さくして、浮遊インダクタンスや浮遊容量の影響をより低減させることができる。
【００１８】
（チップフェライトビーズについて）
本実施形態の抵抗値周波数依存素子１３ａおよび抵抗値周波数依存素子１３ｂのそれぞれは、チップフェライトビーズで構成されている。これにより、ＦＥＴ１４のゲートに直列に抵抗を挿入する形態と比較して、ゲート電圧の立上りスロープ、立下りスロープを最適な状態にすることができる。なお、最適な状態とはリンギングや寄生振動を起こさないでできるだけスロープが急峻な状態のことである。
【００１９】
次に、図２の（ａ）および図２の（ｂ）に基づき、抵抗値周波数依存素子１３ａおよび抵抗値周波数依存素子１３ｂのそれぞれを構成するチップフェライトビーズの構成について説明する。図２の（ａ）は、抵抗値周波数依存素子１３ａを構成する横巻型のチップフェライトビーズの構成を示し、図２の（ｂ）は、抵抗値周波数依存素子１３ｂを構成する縦巻型のチップフェライトビーズの構成を示す。以上のように、抵抗値周波数依存素子１３ａを構成するチップフェライトビーズと、抵抗値周波数依存素子１３ｂを構成するチップフェライトビーズとは、互いにコイルの巻き方向が異なっていても良い。これにより、抵抗値周波数依存素子１３ａと抵抗値周波数依存素子１３ｂとの相互結合および相互干渉を防止し、独立して最適化することができる。
【００２０】
次に、図２の（ｃ）に基づき、チップフェライトビーズの特性について説明する。図２の（ｃ）は、チップフェライトビーズの特性を示すグラフである。グラフの横軸は、入力信号の周波数（ＭＨｚ）を示し、縦軸はインピーダンス（Ω）を示す。Ｒは抵抗分を示し、Ｘはリアクタンス成分を示し、Ｚは全体のインピーダンスを示す。チップフェライトビーズはフェライトコアの損失に周波数依存性がある。この特性を利用することにより、図２の（ｃ）に示すグラフのように、リアクタンス成分だけではなく、純抵抗成分が周波数に依存する（入力信号の周波数が高くなると抵抗値が増加し、１０ＭＨｚ〜４００ＭＨｚで寄生振動を抑制する）。本実施形態のゲート駆動回路１００のようにＦＥＴ１４のゲートに対して抵抗器に代えて抵抗値周波数依存素子を直列に接続し、この特性を利用して駆動信号（入力信号）の高い周波数成分には高抵抗、低い周波数成分には低抵抗となり駆動信号への影響を最小にしながら高い周波数の寄生振動を防ぐことができる。
【００２１】
なお、本実施形態では、抵抗値周波数依存素子としてチップフェライトビーズを用いているが、これに限定されない。現在市場で流通している抵抗値周波数依存素子は、チップフェライトビーズのみであるが、チップフェライトビーズとは原理の異なる「抵抗値周波数依存素子」が将来的に汎用部品として出てくる可能性はあると考えられるためである。
【００２２】
次に、本実施形態のゲート駆動回路１００のように、横巻型のチップフェライトビーズ（抵抗値周波数依存素子１３ａ）を、駆動回路１２のソース出力端子１２ａからＦＥＴ１４のゲートに至る経路に直列に接続し、縦巻型のチップフェライトビーズ（抵抗値周波数依存素子１３ｂ）を、駆動回路１２のシンク出力端子１２ｂからＦＥＴ１４のゲートに至る経路に直列に接続することが好ましい（以下、タイプＡという）。
【００２３】
現在、一般的なシリコンＦＥＴドライブ回路では立上り（ソース）スロープよりも立下り（シンク）スロープを短くするのが一般的である。また、チップフェライトビーズにおいては、横巻型より縦巻型の方が構造上、巻き線間浮遊容量が少なく自己共振周波数も高くその抵抗値周波数依存性も高い周波数まで維持している。これらによりシリコンＦＥＴにおいては、上記のタイプＡとすることが好ましい。一方、化合物半導体ＦＥＴの場合については、上記の立上りおよび立下りの関係を逆転させたい場合もありうると考えられる。すなわち、この場合には、縦巻型のチップフェライトビーズを、駆動回路１２のソース出力端子１２ａからＦＥＴ１４のゲートに至る経路に直列に接続し、横巻型のチップフェライトビーズを、駆動回路１２のシンク出力端子１２ｂからＦＥＴ１４のゲートに至る経路に直列に接続しても良い。
【００２４】
（ＦＥＴ１４）
ＦＥＴ１４は、本実施形態では、単一の化合物半導体ＦＥＴで構成されている。これにより、化合物半導体ＦＥＴのように高速動作可能なスイッチング素子の特性を生かすことができる。なお、以上のように、本実施形態のゲート駆動回路１００では、半導体被駆動素子を、単一のＦＥＴ１４（化合物半導体ＦＥＴ）で構成しているが、これに限定されない。例えば、半導体被駆動素子は、後述するように、化合物半導体ＦＥＴと、シリコン半導体ＦＥＴと、のカスコード接続であっても良い。これにより、化合物半導体ＦＥＴ等のように高速動作可能なスイッチング素子の特性を生かすことができる。また、半導体被駆動素子のハードスイッチング動作が可能になる。
【００２５】
（ゲート駆動回路１００の効果）
上述したように、ゲート駆動回路１００は、ソース出力端子１２ａからＦＥＴ１４のゲートに至る経路に直列に接続される抵抗値周波数依存素子１３ａと、シンク出力端子１２ｂからＦＥＴ１４のゲートに至る経路に直列に接続される抵抗値周波数依存素子１３ｂを備える。これにより、駆動回路１２の出力をソース出力、シンク出力を個別に引き出し、それぞれに抵抗値周波数依存素子を配置することにより、ＦＥＴ１４の立上り動作および立下り動作を個別に最適化し、寄生振動を抑制して安定かつ高速動作を可能にすることができる。また、図１０の（ｃ）に示す回路「ロ」、および図１０の（ｄ）に示す回路「ハ」のようにダイオードを含む回路と比較して、部品点数を少なくして実装面積を小さくすることができる。これにより製造コストを低減することができる。また、実装面積が少ないことから浮遊インダクタンスや浮遊容量が最小になる。更にダイオードの容量成分の影響を排除できる。以上により、ゲート駆動回路１００によれば、ＦＥＴ１４の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる。
【００２６】
〔実施形態２〕
次に、図３および図４に基づき、本発明の実施形態２に係るブリッジレスＰＦＣパワー回路（力率改善回路）２００の構成および動作について説明する。図３は、ブリッジレスＰＦＣパワー回路２００の構成を示す回路図である。ブリッジレスＰＦＣパワー回路２００は、高調波電流の発生を抑制する機能を有する力率改善回路であり、基本回路２０を備えている。基本回路２０は、実施形態１のゲート駆動回路１００に相当するゲート駆動回路を含む２組の昇圧チョッパ回路を備えている。例えば、何れかの昇圧チョッパ回路に含まれる駆動ＩＣ（駆動回路）２２、抵抗値周波数依存素子（第１抵抗値周波数依存素子）２３ａ、抵抗値周波数依存素子（第２抵抗値周波数依存素子）２３ｂ、および、カスコード接続ＦＥＴ（半導体被駆動素子）２４は、それぞれ、ゲート駆動回路１００の駆動回路１２、抵抗値周波数依存素子１３ａ、抵抗値周波数依存素子１３ｂ、およびＦＥＴ１４に対応する機能を備えている。
【００２７】
抵抗値周波数依存素子２３ａは、ソース出力端子２２ａからカスコード接続ＦＥＴ２４の化合物半導体ＦＥＴのゲート（電極）に至る経路に直列に接続されている。一方、抵抗値周波数依存素子２３ｂは、シンク出力端子２２ｂからカスコード接続ＦＥＴ２４の化合物半導体ＦＥＴのゲートに至る経路に直列に接続されている。カスコード接続ＦＥＴ２４は、カスコード接続されたＧａＮデバイスであり、ハードスイッチングが可能となっている。
【００２８】
また、上記の２組の昇圧チョッパ回路のうちの一方は、入力される交流電流の正の半波の間の電流の経路（正のサイクルで動作する回路）となっており、他方は、入力される交流電流の負の半波の間の電流の経路（負のサイクルで動作する回路）となっている。以上により、入力側の整流回路を省略し、高効率なブリッジレスＰＦＣパワー回路２００を実現することができる。
【００２９】
部材番号２１の部材は、電源と制御部に接続されるコネクタであり、この接触子からパワー素子の駆動電源を供給すると共に、制御部からはＰＷＭ（Pulse Width Modulation）駆動信号を出力する。また、電流、電圧計測信号を制御部に入力する。
【００３０】
シャント抵抗２５ａは、電流計測用の抵抗器である。シャント抵抗２５ｂは、過電流保護用の抵抗器である。ツェナーダイオード２６は、保護用のダイオードであり、抵抗２７は、駆動電源喪失時におけるパワーデバイスＯＦＦ用の抵抗器である。電圧計測用アッテネータ２８は、抵抗減衰器であり、信号を適切な信号レベルに減衰させる機能を有し、制御部に接続されている。
【００３１】
次に、図４に基づき、ＰＦＣの基本回路の動作について説明する。図４の（ａ）は、昇圧チョッパ回路の基本回路を示す。図４の（ｂ）および図４の（ｃ）に示す回路は、上述した基本回路２０を簡略化した回路（ＰＦＣの基本回路）である。
【００３２】
図４の（ｂ）では、上記ＰＦＣの基本回路が、正のサイクルで動作している状態を示している（破線部分参照）。一方、図４の（ｃ）では、上記ＰＦＣの基本回路が、負のサイクルで動作している状態を示している（破線部分参照）。
【００３３】
以上のように、ブリッジレスＰＦＣパワー回路２００は、２組の昇圧チョッパ回路のそれぞれを交流正のサイクルと負のサイクルとで交互に動作させることにより、入力側の整流回路を省き高効率を実現する回路となっている。また、ブリッジレスＰＦＣパワー回路２００は、カスコード接続ＦＥＴ２４の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができるＰＦＣ回路を実現することができる。
【００３４】
〔実施形態３〕
次に、図５および図６に基づき、本発明の実施形態３に係る双方向チョッパパワー回路（双方向チョッパ回路）３００の構成および動作について説明する。図５は、双方向チョッパパワー回路３００の構成を示す回路図である。双方向チョッパパワー回路３００は、パワー素子２並列のハーフブリッジ回路である基本回路３０ａおよび３０ｂを備えている。基本回路３０ａおよび３０ｂのそれぞれは、実施形態１のゲート駆動回路１００に相当するゲート駆動回路を含んでいる。例えば、基本回路３０ａまたは３０ｂに含まれる駆動ＩＣ（駆動回路）３２、抵抗値周波数依存素子（第１抵抗値周波数依存素子）３３ａ、抵抗値周波数依存素子（第２抵抗値周波数依存素子）３３ｂ、および、カスコード接続ＦＥＴ（半導体被駆動素子）３４は、それぞれ、ゲート駆動回路１００の駆動回路１２、抵抗値周波数依存素子１３ａ、抵抗値周波数依存素子１３ｂ、およびＦＥＴ１４に対応する機能を備えている。
【００３５】
部材番号３１の部材は、電源と制御部に接続されるコネクタで、この接触子からパワー素子の駆動電源を供給すると共に、制御部からはＰＷＭ（Pulse Width Modulation）駆動信号を出力する。図示しない制御部はＤＳＰ（Digital Signal Processor）で構成されている。コイル３５ａは、基本回路３０ａ用のコイルであり、コイル３５ｂは、基本回路３０ｂ用のコイルである。ヒューズ３６は、回路保護用のヒューズである。電圧計測用アッテネータの一部３７は、抵抗減衰器の一部であり、ＤＳＰのＡＤ(Analog to digital converter)へ入力し、フイードバック制御に使用されている。過電圧検出回路３８は、回路保護用の過電圧を検出する回路である。シャント抵抗３９は、保護回路用の抵抗器である。電流センサ６０は、電流を検出する素子であり、ＤＳＰのＡＤへ入力されている。
【００３６】
次に、図６に基づき、双方向チョッパ回路の基本回路について説明する。図６の（ａ）は、降圧チョッパ回路と、昇圧チョッパ回路とを組合せて構成される双方向チョッパ回路の基本回路を示す。昇圧チョッパ回路の上下を反転させて降圧チョッパ回路と重ね合せるとハーフブリッジトポロジの双方向チョッパ回路となる。図６の（ｂ）は、双方向チョッパ回路の基本回路における降圧動作時のスイッチングの状態を示している（破線部分参照）。一方、図６の（ｃ）は、双方向チョッパ回路の基本回路における昇圧動作時のスイッチングの状態を示している（破線部分参照）。
【００３７】
以上のように、双方向チョッパパワー回路３００は、２並列のパワーデバイスの基本回路３０ａと基本回路３０ｂとが交互にインターリブ動作し、カスコード接続ＦＥＴ３４によるハードスイッチングが可能となっている。双方向チョッパパワー回路３００は、寄生振動を起こし易い基本回路３０ａと基本回路３０ｂとの並列接続を１つのドライバと、複数の抵抗値周波数依存素子で安定駆動させている。また、双方向チョッパパワー回路３００によれば、カスコード接続ＦＥＴ３４の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる双方向チョッパ回路を実現することができる。
【００３８】
〔実施形態４〕
次に、図７および図８に基づき、本発明の実施形態４に係る３アームインバータパワー回路（多相インバータ回路）４００の構成および動作について説明する。図７は、３アームインバータパワー回路４００の構成を示す回路図である。
【００３９】
３アームインバータパワー回路４００は、２組のカスコード接続ＦＥＴ４４の直列ペアが３列、直列に接続されたトーテムポール構造を備えた基本回路４０を備えている。基本回路４０は、実施形態１のゲート駆動回路１００に相当するゲート駆動回路部分を合計６組含んでいる。例えば、基本回路４０の１組のゲート駆動回路部分に含まれる抵抗値周波数依存素子（第１抵抗値周波数依存素子）４３ａ、抵抗値周波数依存素子（第２抵抗値周波数依存素子）４３ｂ、および、カスコード接続ＦＥＴ（半導体被駆動素子）４４は、それぞれ、ゲート駆動回路１００の抵抗値周波数依存素子１３ａ、抵抗値周波数依存素子１３ｂ、およびＦＥＴ１４に対応する機能を備えている。なお、駆動ＩＣ４２は、実施形態１のゲート駆動回路１００の駆動回路１２に相当する機能を有している。
【００４０】
部材番号４１の部材は、電源と制御部に接続されるコネクタで、これらは、駆動絶縁電源四系統４１ａおよびＰＷＭ信号入力部４１ｂを備えており、ＰＷＭ信号入力部４１ｂは、駆動ＰＷＭ信号を入力する。過電流保護回路４５は、過電流から保護する回路であり、シャント抵抗５０で電流を電圧に変換し、基準電圧とコンパレータで比較し、ある値以上の場合、フォトカプラ４６の発光側の電源を強制ＯＦＦし、全パワーデバイスをＯＦＦする。フォトカプラ４６は、駆動信号絶縁用のフォトカプラである。交流出力端子４７からは３相（多相）の交流が出力される。電圧計測用アッテネータ４８は、抵抗減衰器である。直流入力部４９からは単相の直流が入力される。ヒューズ５１は、回路を保護するヒューズである。
【００４１】
次に、図８に基づき、３アームインバータパワー回路４００の基本回路４０を簡略化した多相インバータ回路の基本回路の構成および動作について説明する。同図に示すように、多相インバータ回路の基本回路は、２個のＦＥＴの直列ペアが３列、直列に接続されたトーテムポール構造を備えている。この基本回路の入力端子側にＤＣ（直流）の入力があり、各ＦＥＴのゲートをサイン波ＰＷＭ信号で駆動すると、出力端子側からＡＣ（交流；３相サイン波）の出力が得られる。ＡＣの出力は、この後、ＬＣフィルタ回路を経て出力される。各ＦＥＴをサイン波ＰＷＭ信号で駆動し出力に３相サイン波を得るＰＷＭ周波数を上げると、この後のＬＣフィルタの定数を小さくできる。
【００４２】
上述した３アームインバータパワー回路４００は、フォトカプラ４６と駆動絶縁電源四系統４１ａとの組合せによるハードスイッチング動作可能なカスコード接続ＦＥＴ４４を備えたインバータ回路となっている。また、３アームインバータパワー回路４００によれば、カスコード接続ＦＥＴ４４の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる多相インバータ回路を実現することができる。
【００４３】
〔実施形態２〜４の各回路の効果について〕
上述した実施形態２〜４の各回路は何れもハードスイッチングで動作させることが可能な回路であり、抵抗値周波数依存素子を用いて立上りおよび立下りの定数を最適化することにより、動作周波数を上げても、（１）安定動作、（２）効率の向上、および（３）周辺回路へのノイズ放射の減少が見込まれる。
【００４４】
また、上述した実施形態２〜４の各回路によれば、プリント基板パターンの浮遊インダクタンスのある回路を含めて最適化できるので設計の自由度が向上する。例えば、抵抗値周波数依存素子は、プリント基板ができあがった後に実装する部品なので、プリント基板特性に合わせた値の部品を実装することができる。
【００４５】
以上の効果は実数項（抵抗値周波数依存素子）によるもので、虚数項（インダクタンス＝ωＬ）、すなわち周波数が上がるとインピーダンスが上昇する素子では素子にかかる電圧と電流の位相回転が起こり、自己発振を助長する素子では得られない特性である。
【００４６】
〔ゲート駆動回路の効果の検証〕
次に、図９に基づき、ゲート駆動回路の効果の検証結果について説明する。図９は、５００ｋＨｚスイッチング時のＦＥＴのＶｄｓ波形を示すグラフである。図９の（ａ）は、従来のゲート抵抗方式におけるＦＥＴのＶｄｓ波形を示す。一方、図９の（ｂ）は、チップフェライトビーズを使用した場合におけるＦＥＴのＶｄｓ波形を示す。同図に示すように、図９の（ａ）に示すグラフよりも、図９の（ｂ）に示すグラフの方が、寄生振動が抑制されていることが分かる。
【００４７】
〔まとめ〕
本発明の態様１に係るゲート駆動回路（１００）は、半導体被駆動素子（ＦＥＴ１４）の立上り動作を制御する制御信号を出力するソース出力端子（１２ａ）と、上記半導体被駆動素子の立下り動作を制御する制御信号を出力するシンク出力端子（１２ｂ）と、を備えた駆動回路（１２）と、上記ソース出力端子から上記半導体被駆動素子のゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第１抵抗値周波数依存素子（１３ａ）と、上記シンク出力端子から上記半導体被駆動素子の上記ゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第２抵抗値周波数依存素子（１３ｂ）と、を備えた構成である。
【００４８】
上記構成によれば、ソース出力端子から半導体被駆動素子のゲートに至る経路に直列に接続される第１抵抗値周波数依存素子と、シンク出力端子から半導体被駆動素子のゲートに至る経路に直列に接続される第２抵抗値周波数依存素子と、を備える。抵抗値周波数依存素子とは、入力信号の周波数が高くなる程、抵抗成分が増大する素子のことである。これにより、半導体被駆動素子の立上り動作および立下り動作を個別に最適化し、寄生振動を抑制して安定かつ高速動作を可能にすることができる。また、図１０の（ｃ）に示す回路「ロ」、および図１０の（ｄ）に示す回路「ハ」のようにダイオードを含む回路と比較して、部品点数を少なくして実装面積を小さくすることができる。以上により、半導体被駆動素子の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる。
【００４９】
本発明の態様２に係るゲート駆動回路は、上記態様１において、上記第１抵抗値周波数依存素子および上記第２抵抗値周波数依存素子のそれぞれは、入力信号の周波数が同一の場合における、それぞれの抵抗成分値が互いに異なっていても良い。上記構成によれば、部品点数を少なくして実装面積を小さくし、半導体被駆動素子の立上り動作および立下り動作を個別に最適化することができる。
【００５０】
本発明の態様３に係るゲート駆動回路は、上記態様１または２において、上記第１抵抗値周波数依存素子および上記第２抵抗値周波数依存素子のそれぞれが、チップフェライトビーズで構成されていても良い。上記構成によれば、半導体被駆動素子のゲートに直列に抵抗を挿入する形態と比較して、ゲート電圧の立上りスロープ、立下りスロープを最適な状態にすることができる。なお、最適な状態とはリンギングや寄生振動を起こさないでできるだけスロープが急峻な状態のことである。
【００５１】
本発明の態様４に係るゲート駆動回路は、上記態様１〜３の何れかにおいて、上記半導体被駆動素子は、化合物半導体電界効果トランジスタで構成されていても良い。上記構成によれば、化合物半導体電界効果トランジスタのように高速動作可能なスイッチング素子の特性を生かすことができる。
【００５２】
本発明の態様５に係るゲート駆動回路は、上記態様１〜４の何れかにおいて、上記半導体被駆動素子は、化合物半導体電界効果トランジスタと、シリコン半導体電界効果トランジスタと、のカスコード接続であっても良い。上記構成によれば、化合物半導体電界効果トランジスタ等のように高速動作可能なスイッチング素子の特性を生かすことができる。また、上記構成によれば、半導体被駆動素子のハードスイッチング動作が可能になる。
【００５３】
本発明の態様６に係るゲート駆動回路は、上記態様３において、上記第１抵抗値周波数依存素子を構成するチップフェライトビーズと、上記第２抵抗値周波数依存素子を構成するチップフェライトビーズとは、互いにコイルの巻き方向が異なっていても良い。上記構成によれば、第１抵抗値周波数依存素子と第２抵抗値周波数依存素子との相互結合および相互干渉を防止し、独立して最適化することができる。
【００５４】
本発明の態様７に係るゲート駆動回路は、上記態様１〜６の何れかにおいて、上記第１抵抗値周波数依存素子の入力端子に対する出力端子の方向と、上記第２抵抗値周波数依存素子の入力端子に対する出力端子の方向と、が互いに略平行となっていても良い。上記構成によれば、第１抵抗値周波数依存素子の入力端子に対する出力端子の方向と、第２抵抗値周波数依存素子の入力端子に対する出力端子の方向と、が互いに略平行でない形態と比較して、実装面積をより小さくして、浮遊インダクタンスや浮遊容量の影響をより低減させることができる。
【００５５】
本発明の態様８に係る力率改善回路（ブリッジレスＰＦＣパワー回路２００）は、上記態様１〜７の何れかのゲート駆動回路を含む複数の昇圧チョッパ回路を備え、高調波電流の発生を抑制する機能を有する力率改善回路であって、上記複数の昇圧チョッパ回路の一方は、入力される交流電流の正の半波の間の電流の経路となっており、上記複数の昇圧チョッパ回路の他方は、上記交流電流の負の半波の間の電流の経路となっていても良い。上記構成によれば、入力側の整流回路を省略し、高効率な力率改善回路を実現することができる。
【００５６】
本発明の態様９に係る双方向チョッパ回路（双方向チョッパパワー回路３００）は、上記態様１〜７の何れかのゲート駆動回路を含む複数のハーフブリッジ回路のそれぞれが並列接続され、上記複数のハーフブリッジ回路のそれぞれが交互にインターリブ動作するように構成されていても良い。上記構成によれば、寄生振動が発生し易い複数のハーフブリッジ回路の並列接続で安定動作を可能にすることができる。
【００５７】
本発明の態様１０に係る多相インバータ回路（３アームインバータパワー回路４００）は、上記態様１〜７の何れかのゲート駆動回路を複数備え、単一相の直流電流の入力に対して、多相の交流電流を出力しても良い。上記構成によれば、半導体被駆動素子の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる多相インバータ回路を実現することができる。
【００５８】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【００５９】
本発明は、ゲート駆動回路に利用することができる。
【符号の説明】
【００６０】
１２    駆動回路
１２ａ  ソース出力端子
１２ｂ  シンク出力端子
１３ａ  抵抗値周波数依存素子（第１抵抗値周波数依存素子）
１３ｂ  抵抗値周波数依存素子（第２抵抗値周波数依存素子）
１４    ＦＥＴ（半導体被駆動素子）
２２    駆動ＩＣ（駆動回路）
２２ａ  ソース出力端子
２２ｂ  シンク出力端子
２３ａ  抵抗値周波数依存素子（第１抵抗値周波数依存素子）
２３ｂ  抵抗値周波数依存素子（第２抵抗値周波数依存素子）
２４    カスコード接続ＦＥＴ（半導体被駆動素子）
３２    駆動ＩＣ（駆動回路）
３３ａ  抵抗値周波数依存素子（第１抵抗値周波数依存素子）
３３ｂ  抵抗値周波数依存素子（第２抵抗値周波数依存素子）
３４    カスコード接続ＦＥＴ（半導体被駆動素子）
４２    駆動ＩＣ（駆動回路）
４３ａ  抵抗値周波数依存素子（第１抵抗値周波数依存素子）
４３ｂ  抵抗値周波数依存素子（第２抵抗値周波数依存素子）
４４    カスコード接続ＦＥＴ（半導体被駆動素子）
１００    ゲート駆動回路
２００    ブリッジレスＰＦＣパワー回路（力率改善回路）
３００    双方向チョッパパワー回路（双方向チョッパ回路）
４００    ３アームインバータパワー回路（多相インバータ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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