【事件の表示】
　特許第３３４３１６０号「液晶表示装置」の請求項１ないし１２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３４３１６０号の請求項１ないし１２に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第３３４３１６０号は、平成５年９月２４日（優先権主張　平成４年９月２５日、平成５年１月１４日）に特許出願され、平成１４年８月２３日に特許権の設定登録がなされたが、中川徹より特許異議の申立てがなされ、取消理由が通知され、その指定期間内である平成１５年９月１２日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
（１）訂正事項
　特許権者の請求する訂正の内容は、次のとおりである。
ａ．明細書の特許請求の範囲を
「【請求項１】マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の絶縁基板と、
　対向電極を有し前記一方の絶縁基板に対向配置された他方の基板と、
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ型のリーク電流抑制構造を有し、
　リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い事を特徴とする液晶表示装置。
【請求項２】少なくとも画素電極に一番近いソース領域又はドレイン領域の間に備えられた低濃度不純物領域と画素電極に一番遠いソース領域又はドレイン領域とチャネル領域の間に備えられた低濃度不純物領域とを有する事を特徴とする請求項１記載の液晶表示装置。
【請求項３】各薄膜トランジスタは、ソース領域及びドレイン領域の両者とチャネル領域の間に夫々低濃度不純物領域を備えている事を特徴とする請求項１記載の液晶表示装置。
【請求項４】前記スイッチング素子は、直列接続された一対の薄膜トランジスタからなり、一方はソース領域とチャネル領域の間にのみ低濃度不純物領域を有し、他方はドレイン領域とチャネル領域の間にのみ低濃度不純物領域を有する事を特徴とする請求項１記載の液晶表示装置。
【請求項５】各薄膜トランジスタは５μｍ以下のチャネル長を有する事を特徴とする請求項１記載の液晶表示装置。
【請求項６】複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる長さを有する事を特徴とする請求項１記載の液晶表示装置。
【請求項７】マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の絶縁基板と、
　対向電極を有し前記一方の絶縁基板に対向配置された他方の基板と、
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ型のリーク電流抑制構造を有し、
　リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる長さを有し、
　画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配された該低濃度不純物領域が、他の低濃度不純物領域より長く、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い事を特徴とする液晶表示装置。
【請求項８】マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の絶縁基板と、
　対向電極を有し前記一方の絶縁基板に対向配置された他方の基板と、
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ型のリーク電流抑制構造を有し、
　リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる濃度を有し、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い事を特徴とする液晶表示装置。
【請求項９】画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配された該低濃度不純物領域が、他の低濃度不純物領域に比べて小さな濃度を有する事を特徴とする請求項８記載の液晶表示装置。
【請求項１０】マトリクス状に配列した画素用の電極とこの電極を駆動するスイッチング素子とを備えた表示用の基板であって、
　前記スイッチング素子は、画素用の電極に対する信号電荷の充電と保持を行い、
　前記スイッチング素子は、絶縁性の基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　画素用の電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を共通接続したマルチゲート構造を有し、
　個々の薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域であるＬＤＤ領域を備えたＬＤＤ型のリーク電流抑制構造を有しており、
　ＬＤＤ型のリーク電流抑制構造を有する少なくとも２個の該薄膜トランジスタを、夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続して電流リーク故障に対する冗長性を付与し、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高いものである事を特徴とする表示用の基板。
【請求項１１】前記ＬＤＤ型の薄膜トランジスタは、少なくともドレインとして機能する不純物領域とチャネル領域との間に、該不純物領域と同一導電型でより低濃度のＬＤＤ領域を有する事を特徴とする請求項１０記載の表示用の基板。
【請求項１２】前記ＬＤＤ型の薄膜トランジスタは該チャネル領域の両側で交互にドレインとして機能する不純物領域及び付随するＬＤＤ領域を有する事を特徴とする請求項１１記載の表示用の基板。」と訂正する。
　
ｂ．明細書の段落００１１を
「【００１１】【課題を解決するための手段】上述した従来の技術の課題に鑑み、本発明はリーク電流が少なく、閾値電圧特性の制御が容易であり、ゲート容量カップリングの悪影響を受ける事がなく、安定した交流駆動の行なえる、微細化の可能なアクティブマトリクス型液晶表示装置用のＴＦＴ構造を提供する事を第１目的とする。かかる第１目的を達成する為に以下の手段を講じた。即ち、本発明にかかる液晶表示装置は、基本的な構成要素として、マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の絶縁基板と、対向電極を有し前記一方の絶縁基板に対向配置された他方の基板と、両方の基板に保持された液晶層とを備えている。前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行う。前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなる。本発明の特徴事項として、画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少している。前記スイッチング素子は複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有する。さらに、マルチゲート構造を構成する各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ型のリーク電流抑制構造を有している。リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与しする。前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されている。そして該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い。」と訂正するとともに、
　明細書の段落００１４を
「【００１４】本発明の第２の目的は、１個の画素に対して複数のスイッチング素子を用いる事なくスイッチング素子自体に冗長性を持たせ、配線の複雑化及び周辺駆動回路の複雑化をもたらす事なく製造歩留り及び信頼性を改善する事である。かかる第２の目的を達成する為に以下の手段を講じた。即ちマトリクス状に配列した画素用の電極とこの電極を駆動するスイッチング素子とを備えた表示用の基板において、前記スイッチング素子は、画素用の電極に対する信号電荷の充電と保持を行う。前記スイッチング素子は、絶縁性の基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなる。画素用の電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少している。前記スイッチング素子は基本的に複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を共通接続したマルチゲート構造を有する。特徴事項として個々の薄膜トランジスタは少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域であるＬＤＤ領域を備えたＬＤＤ型のリーク電流抑制構造を有しており、少なくとも２個の該薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し、該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高く、電流リーク故障に対する冗長性を付与している。この場合、ＬＤＤ型の薄膜トランジスタは、少なくともドレインとして機能する不純物領域とチャネル領域との間に、該不純物領域と同一導電型でより低濃度のＬＤＤ領域を有している。又、前記ＬＤＤ型の薄膜トランジスタは該チャネル領域の両側で交互にドレインとして機能する不純物領域及び付随するＬＤＤ領域を有している。」と訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａに関し、訂正前の特許請求の範囲の請求項１には、「…画素電極を駆動するスイッチング素子とを備えた一方の基板」とのみ記載され、「一方の基板が絶縁性である」点については記載されていない。これに対し、訂正後の請求項１は、「…画素電極を駆動するスイッチング素子とを備えた一方の絶縁基板」と限定したものである。
　この訂正は、特許明細書の段落００１７に記載された文言「図示するＴＦＴはｎチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。絶縁基板例えば石英基板１の上にはパタニングされた多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されている。」を根拠とするものである。
　また、訂正前の特許請求の範囲の請求項１には、「前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し…」とのみ記載され、「薄膜トランジスタの具体的な膜構成及び動作」については記載されていない。これに対し、訂正後の請求項１は、「前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い」、「前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり」及び「画素電極に対する信号電荷の保持中該スイツチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており」と限定したものである。
　この訂正のうち「前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い」の部分は、特許明細書の段落００３１に記載された文言「一般にアクティブマトリクス型液晶表示装置では、対向電極の電位ＶＣＯＭに対する画素電極の電位が正極性の充電と保持、負極性の充電と保持を繰り返しており、ＴＦＴは画素電極側と入力信号線側の双方でソースにもドレインにもなっている。」及び段落０００９に記載された文言「具体的には、正極性信号電荷の保持期間中連続してゲート電極と画素電極との間に高電界が印加されており、この為局在準位を介して流れるリーク電流は負極性信号電荷の保持期間よりも遥かに大きくなってしまい…」を根拠とするものである。また、「前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり」の部分は、特許明細書の段落００１７に記載された文言「図示するＴＦＴはｎチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。絶縁基板例えば石英基板１の上にはパタニングされた多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されている。この膜にはソース領域３と、ソース／ドレイン領域（接続領域）４と、ドレイン領域５と、この３者の間に位置する一対のチャネル領域２とが形成されている。」を根拠とするものである。さらに、「画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており」の部分は、特許明細書の段落００１８に記載された文言「一般に、ＴＦＴの活性領域となるｐｏｌｙ−Ｓｉ膜は単結晶シリコンに比し欠陥密度が大きいのでリーク電流が増大する傾向にある。この為、通常水素拡散処理を施し欠陥密度を減少させてＴＦＴのリーク電流を下げる様にしている。」及び段落００２８に記載された文言「このＰ−ＳｉＮｘ膜１１２は水素を多量に含有する為、成膜後にアニールを行なう事によりＴＦＴの水素化を効果的に実施できる。水素化によりｐｏｌｙ−Ｓｉ膜１０２の欠陥密度を減少させ、欠陥に起因するＴＦＴのリーク電流を抑制する事ができる。」を根拠とするものである。
　又、訂正前の特許請求の範囲の請求項１には、「各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ構造を有し、」とのみ記載され、「リーク電流抑止構造である」点については記載されていない。これに対し、訂正後の請求項１は、「各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ型のリーク電流抑制構造を有し、」と限定したものである。
　この訂正は、特許明細書の段落００１４に記載された文言「個々の薄膜トランジスタは低濃度不純物領域であるＬＤＤ領域を備えたＬＤＤ型のリーク電流抑制構造を有しており、」を根拠とするものである。
　更に、訂正前の特許請求の範囲の請求項１には、「前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し」とのみ記載され、「マルチゲート構造とすることで電流リーク故障に対する冗長性を付与する」点については記載されていない。これに対し、訂正後の請求項１は、「リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し」と限定したものである。
　この訂正は、特許明細書の段落００１４に記載された文言「個々の薄膜トランジスタは…リーク電流抑制構造を有しており、少なくとも２個の該薄膜トランジスタを…直列接続し、…電流リーク故障に対する冗長性を付与している。」を根拠とするものである。
　加えて、訂正前の特許請求の範囲の請求項１に記載された発明は、「前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されている」点について記載がないが、訂正後の請求項１ではこの点を加入して「前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されている」と限定したものである。
　この訂正は、特許明細書の段落００３３に記載された文言「第４のＬＤＤ領域６４の長さを１．５μｍとしたのは画素電極側のリーク電流を抑える為である。…前述した様に正極性電位を画素電極側が保持している場合に最も高い電界がかかるのは第４のＬＤＤ領域６４である事が解析により明らかになっている。」及び段落００３８に記載された文言「この様にして第４のＬＤＤ領域６４のみが濃度の低いＴＦＴができるので、リーク電流を低く抑える事ができる。」を根拠とするものである。
　上記訂正事項ａに関し、特許請求の範囲の他の独立請求項７，８，１０についての訂正内容も請求項１と同様のものである。
　したがって、上記訂正事項ａは、特許請求の範囲の減縮を目的とするものであり、また、願書に添付した明細書に記載した事項の範囲内においてなされたものであり、さらに、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｂの段落００１１に係る訂正は、請求項１の訂正と整合性を取る為のものであり、また、段落００１４に係る訂正は、請求項１０の訂正と整合性を取る為のものであって、ともに明りょうでない記載の釈明を目的とするものであり、訂正事項ａと同様に、願書に添付した明細書に記載した事項の範囲内において成されたものであり、さらに、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　
（３）むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項の規定並びに同条第３項で準用する特許法第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについての判断
（１）理由の概要
　申立人は、甲第１号証：特開平２−２７１５７４号公報、甲第２号証：特開平２−２７１５４０号公報及び甲第３号証：特開平２−１５８１４３号公報並びに参考資料１：特開平３−２９３６４１号公報、参考資料２：特開平２−８４７７３号公報、参考資料３：特開平１−２１８０７０号公報、参考資料４：特開昭５８−１０５５７４号公報、参考資料５：特開平４−２３９７３１号公報、参考資料６：特開平２−９８１４３号公報及び参考資料７：特開平４−１０６６０号公報を提出して、本件の請求項１ないし５及び１０ないし１２に係る発明は、甲第１号証に記載された発明と実質的に同一であるか、少なくとも甲第１号証に記載された発明に基いて当業者が容易に発明できたものであり、また、請求項６ないし９に係る発明は、甲第１ないし３号証に記載された発明に基いて当業者が容易に発明できたものであるから、これらの発明は、特許法第２９条第１項第３号又は第２項に規定する発明に該当しているので、これらの特許を取り消すべきと主張している。
　
（２）本件発明
　本件訂正明細書の特許請求の範囲請求項１ないし１２に記載される発明（以下、それぞれ、「本件発明１」ないし「本件発明１２」という。）は、上記２．（１）ａ．に記載したとおりであり、本件発明２ないし９は、本件発明１が有する全ての構成要件を含んで構成されている。
　また、本件発明１１及び１２は、本件発明１０が有する全ての構成要件を含んで構成されている。
　さらに、本件発明１は、実質的に本件発明１０の表示用基板を用いた液晶表示装置の発明となっており、本件発明１０が有する全ての構成要件を含んで構成されているものと認められる。
　ここで、本件発明１０は、次のとおりのものである。
「【請求項１０】マトリクス状に配列した画素用の電極とこの電極を駆動するスイッチング素子とを備えた表示用の基板であって、
　前記スイッチング素子は、画素用の電極に対する信号電荷の充電と保持を行い、
　前記スイッチング素子は、絶縁性の基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　画素用の電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を共通接続したマルチゲート構造を有し、
　個々の薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域であるＬＤＤ領域を備えたＬＤＤ型のリーク電流抑制構造を有しており、
　ＬＤＤ型のリーク電流抑制構造を有する少なくとも２個の該薄膜トランジスタを、夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続して電流リーク故障に対する冗長性を付与し、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高いものである事を特徴とする表示用の基板。」
　
（３）甲号証に記載された発明
　甲第１号証（特開平２−２７１５７４号公報）は、サブミクロンレベルのＭＩＳトランジスタの耐圧問題を解決するために、複数個のＭＩＳトランジスタを直列に接続し、これらをあたかも１ケのＭＩＳトランジスタの様に駆動するものであって（２頁左上欄３〜１７行）、特許請求の範囲第１項には「第１導電型の半導体単結晶基板と、この基板上で絶縁膜を介して設けられ、互いに離れて形成され、かつ電気的には接続された複数個のゲート電極と、その複数個のゲート電極の両端にありかつ前記単結晶基板中にある第２導電型のソース及びドレイン領域とからなるマルチゲートＭＩＳトランジスタ。」と記載され、また、第２項には「個々のゲートの両側にソース・ドレインと同じ導電型でかつソース・ドレインより低濃度の領域を形成した」ことが記載されている。
　そして、図１及びその平面図である図２において、シリコン基板１上に形成される２つのゲート電極５、６、ソース２、ドレイン３、第１のトランジスタのドレインと第２のトランジスタのソースを共通にする中間ドレイン４が示されており、第１、第２のトランジスタは同時に駆動される旨記載され（２頁右上欄７行〜左下欄１６行）、さらに、その第３図には、各トランジスタにＬＤＤ形成工程を加えた構造が示されており、基板１上の各トランジスタのゲート電極５、６の両側に形成されたサイドスペーサー１２の下部にそれぞれＬＤＤ部１３が形成され、２つのトランジスタのドレイン・ソースが中間ドレイン４で直列に接続されていること及び中間ドレイン４はソース２及びドレイン３と同様の深さのドーピング領域を有していることが示されている。
　
　甲第２号証（特開平２−２７１５４０号公報）には、ＬＤＤ構造を有するＭＥＳＦＥＴにおいて、ドレイン側のＬＤＤ領域の長さをソース側より長く形成することが記載されている（図２）。
　
　甲第３号証（特開平２−１５８１４３号公報）には、ＬＤＤ構造を非対称とした電界効果トランジスタについて記載されている。
　　
（４）対比・判断
　本件発明１０と甲第１号証に記載された発明を比較する。
　甲第１号証の第３図には、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し、且つ各ゲート電極を共通接続したマルチゲート構造とし、個々の薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域であるＬＤＤ領域を備えたスイッチング素子が記載されており、この点において本件発明１０と共通する。
　一方、本件発明１０は、マトリックス状に配列された画素電極に対する信号電荷の充電と保持を行い、この画素電極に書き込まれた信号電荷の保持のため、スイッチング素子のオフ時に流れるリーク電流の抑制が重要課題となっているものであり、そのトランジスタは、絶縁性の基板の上に形成された多結晶シリコン膜を水素拡散処理して形成されたものであり、電流リーク故障に対する冗長性を付与したものとなっており、両者は、この点で相違しており、本件発明１０が甲第１号証に記載された発明と実質的に同一であるとはいえない。
　また、この相違点についての想到容易性について検討するに、甲第１号証に記載されたものは、単結晶基板上に形成されるＬＳＩ用のＭＩＳトランジスタについて、耐圧改善を目的としてマルチゲート構造及びＬＤＤ構造を採用したものであって、単結晶基板上に形成されるＬＳＩにおける耐圧の改善のみが問題とされており、本件発明１０のような、マトリックス状に配列された画素電極のスイッチングを絶縁性基板上の多結晶シリコン膜を水素拡散処理して形成されたトランジスタを用いて行うものに適用すること、また、それにより電流リーク故障に対して本件明細書に記載される格別の作用効果を奏することについては何らの記載も示唆もない。
　また、甲２号証及び甲第３号証にはＬＤＤ構造に関して記載されているものの、ともに単結晶半導体で形成されたＭＯＳトランジスタに関するものであり、本件発明１０のような絶縁基板上に形成された多結晶半導体を用いて作成された薄膜トランジスタをスイッチング素子とする表示装置の画素欠陥を低減させることを示唆するものではない。
　したがって、アクティブマトリクス型液晶表示装置の技術分野において、ＴＦＴとしてダブルゲート型ＴＦＴを用いることが参考資料１ないし３に記載され、また、ＬＤＤ構造を採用することが参考資料４ないし６に記載されているにしても、甲第１〜３号証に記載された発明に基いて、本件発明１０を当業者が容易に発明できたとすることはできない。
　また、本件発明１ないし９及び１１、１２は、前述のとおり、実質的に本件発明１０が有する全ての構成要件を含んで構成されているから、同様の理由により、甲第１〜３号証に記載された発明に基いて当業者が容易に発明できたとすることはできない。
　
４．むすび
　以上のとおりであって、特許異議申立ての理由及び証拠によっては、訂正後の本件請求項１ないし１２に係る発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年１０月２日（２００３．１０．２）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
液晶表示装置
（５７）【特許請求の範囲】
　【請求項１】　マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の
絶縁
　対向電極を有し前記一方の
絶縁
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　
前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　
前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　
画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ
型のリーク電流抑制
　
リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　
前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い事を特徴とする液晶表示装置。
　【請求項２】　少なくとも画素電極に一番近いソース領域又はドレイン領域の間に備えられた低濃度不純物領域と画素電極に一番遠いソース領域又はドレイン領域とチャネル領域の間に備えられた低濃度不純物領域とを有する事を特徴とする請求項１記載の液晶表示装置。
　【請求項３】　各薄膜トランジスタは、ソース領域及びドレイン領域の両者とチャネル領域の間に夫々低濃度不純物領域を備えている事を特徴とする請求項１記載の液晶表示装置。
　【請求項４】　前記スイッチング素子は、直列接続された一対の薄膜トランジスタからなり、一方はソース領域とチャネル領域の間にのみ低濃度不純物領域を有し、他方はドレイン領域とチャネル領域の間にのみ低濃度不純物領域を有する事を特徴とする請求項１記載の液晶表示装置。
　【請求項５】　各薄膜トランジスタは５μｍ以下のチャネル長を有する事を特徴とする請求項１記載の液晶表示装置。
　【請求項６】　複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる長さを有する事を特徴とする請求項１記載の液晶表示装置。
　【請求項７】　マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の
絶縁
　対向電極を有し前記一方の
絶縁
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　
前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　
前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　
画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを
夫々のソース／ドレイン領域を兼ねる接続領域によって
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ
型のリーク電流抑制
　
リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　
前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる長さを有し、
　画素電極に一番近い
ソース領域またはドレイン領域とチャネル領域との間に配された該
く、
　
該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い
　【請求項８】　マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の
絶縁
　対向電極を有し前記一方の
絶縁
　両方の基板に保持された液晶層とを備えた液晶表示装置であって、
　
前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行い、
　
前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　
画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタを
夫々のソース／ドレイン領域を兼ねる接続領域によって
　各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたＬＤＤ
型のリーク電流抑制
　
リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与し、
　
前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されており、
　該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる濃度を有
し、
　
該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い
　【請求項９】　画素電極に一番近い
ソース領域またはドレイン領域とチャネル領域との間に配された該
　【請求項１０】　マトリクス状に配列した画素用の電極とこの電極を駆動するスイッチング素子とを備えた表示用の基板であって、
　
前記スイッチング素子は、画素用の電極に対する信号電荷の充電と保持を行い、
　
前記スイッチング素子は、絶縁性の基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなり、
　
画素用の電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少しており、
　前記スイッチング素子は、複数個の薄膜トランジスタ
を夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ
　個々の薄膜トランジスタは、
少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の
　
ＬＤＤ型のリーク電流抑制構造を有する
、
て電流リーク故障に対する冗長性を付与し、
　該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高いものであ
る事
　【請求項１１】　前記ＬＤＤ型の薄膜トランジスタは、少なくともドレインとして機能する不純物領域とチャネル領域との間に、該不純物領域と同一導電型でより低濃度のＬＤＤ領域を有する事を特徴とする請求項１０記載の表示用の基板。
　【請求項１２】　前記ＬＤＤ型の薄膜トランジスタは該チャネル領域の両側で交互にドレインとして機能する不純物領域及び付随するＬＤＤ領域を有する事を特徴とする請求項１１記載の表示用の基板。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明はアクティブマトリクス型の液晶表示装置に関する。より詳しくは能動素子として集積形成される薄膜トランジスタの構造に関する。
　【０００２】
　【従来の技術】
　薄膜トランジスタ（以下ＴＦＴと称する）はアクティブマトリクス型の液晶表示装置や密着型イメージセンサ等に応用できる為、近年その開発が活発に行なわれている。特に薄膜材料として多結晶シリコン（以下ｐｏｌｙ−Ｓｉと称する）は、表示部やセンサ部を構成するＴＦＴに加えて、周辺駆動回路を構成するＴＦＴを同一基板上に集積形成できる為注目を集めている。
　【０００３】
　アクティブマトリクス型液晶表示装置の画素をオン／オフする為のスイッチング素子として用いられるＴＦＴについては、特に画素輝点欠陥の原因となるリーク電流を抑制する為、従来から様々な構造が提案され実用化されてきた。例えば、特公平３−３８７５５号公報に開示されている様に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ）構造のＴＦＴ（以下ＬＤＤ　ＴＦＴと称する）が開発されている。このＬＤＤ　ＴＦＴはチャネル領域とドレイン領域端部との間にドレイン領域よりも薄い低濃度不純物領域を有している。このＬＤＤ構造は、ドレイン領域端部での電界集中を緩和する事ができオフセットゲート構造と同様にリーク電流抑制効果がある為、アクティブマトリクス型液晶表示装置等の回路素子に応用されている。
　【０００４】
　本発明の背景を明らかにする為に、図１２を参照して従来のＬＤＤ構造を簡潔に説明する。石英基板１の表面には、所定の形状にパタニングされたｐｏｌｙ−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜にはチャネル領域２とその両側にソース領域３、ドレイン領域５とが形成されている。又、チャネル領域２の両端部には、上述した低濃度不純物領域あるいはＬＤＤ領域６が介在している。ゲート酸化膜７及びゲート窒化膜８を介してゲート電極９がパタニング形成されておりＴＦＴを構成する。ＴＦＴの上には第１層間絶縁膜１０が成膜されている。さらにその上には配線電極１１がパタニング形成されておりコンタクトホールを介してソース領域３に電気接続されている。さらに第２層間絶縁膜１２を介して画素電極１３がパタニング形成されており、同様にコンタクトホールを介してドレイン領域５に電気接続されている。
　【０００５】
　ＴＦＴのリーク電流を減少させるもう一つの方法として、２個以上のゲート電極を設けた、所謂マルチゲート構造のＴＦＴが従来から知られており、例えば特開昭５８−１７１８６０号や特開昭５８−１８００６３号等に開示されている。本発明の理解を容易にする為に、図１３を参照してマルチゲート構造のＴＦＴを簡潔に説明する。石英基板１の表面には所定の形状にパタニングされたｐｏｌｙ−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜には互いに分離した一対のチャネル領域２が形成されており、両者は接続領域４により互いに接続されている。なおこの接続領域４は一方のＴＦＴに属するソース領域及び他方のＴＦＴに属するドレイン領域を含んでいる為、以下の説明上場合によりソース／ドレイン領域４として表示する事もある。一方のチャネル領域２の端部にはソース領域３が形成されており、他方のチャネル領域２の端部にはドレイン領域５が形成されている。又、ゲート酸化膜７を介して所定の形状にパタニングされた一対のゲート電極９が夫々チャネル領域２に整合して設けられている。第１層間絶縁膜１０を介して配線電極１１がパタニング形成されており、ソース領域３に電気接続されている。さらに、第２層間絶縁膜１２を介して画素電極１３がパタニング形成されており同じくコンタクトホールを介してドレイン領域５に電気接続されている。このマルチゲートＴＦＴは、等価回路的には複数のＴＦＴを直列接続した構成となっている。リーク電流は複数のＴＦＴのうち、オフ電流値の最も低いＴＦＴに依存する為、リーク電流を抑制する事ができやはりアクティブマトリクス型液晶表示装置の画素スイッチング素子等に応用されている。
　【０００６】
　図１４は、マルチゲート構造のＴＦＴを採用したアクティブマトリクス型液晶表示装置の１画素分を切り取って示した等価回路図である。スイッチング素子はＴＦＴ１ないしＴＦＴｎの直列接続からなり、個々のゲート電極は夫々共通にゲート線に接続されている。ＴＦＴ１のソース領域端部は信号線に接続されている一方、ＴＦＴｎのドレイン領域端部は画素電極を介して液晶を駆動する。なお、液晶と並列に補助容量も接続されている。
　【０００７】
　【発明が解決しようとする課題】
　従来のＬＤＤ　ＴＦＴ構造では、ＬＤＤ領域の不純物ドーズ量は１×１０１２〜１×１０１３／ｃｍ２程度である為、ｐｏｌｙ−Ｓｉ膜中に不純物イオン打ち込みを行なった場合、ドーズ量の僅な変動でｐｏｌｙ−Ｓｉ膜の比抵抗値が大きくばらついてしまう。この為、ＬＤＤ抵抗の変動が生じ易く、ＬＤＤ　ＴＦＴのリーク電流のばらつきの原因となっていた。リーク電流の高いＴＦＴでは、特に周囲温度を高温（例えば５０〜８０℃）にした時に、リーク電流が温度に対して指数関数的に増大する為、液晶表示装置の画面上で所謂高温輝点欠陥が現われるという課題があった。又、ＴＦＴの活性領域として用いるｐｏｌｙ−Ｓｉ膜の結晶性の微妙な差によって、活性領域中の不純物イオンの活性化率が異なる為、ＴＦＴの閾値電圧（Ｖｔｈ）がばらつくという課題があった。さらに、ＴＦＴのゲート容量と補助容量との間の容量カップリングにばらつきが存在する為、アクティブマトリクス型液晶表示装置の画面に薄い筋状の輝線欠陥が現われる事があり解決すべき課題となっている。この容量カップリングによる輝線欠陥は、特にドレイン電圧が比較的低い状態で画素電極に信号電荷を書き込む場合に顕著になる。
　【０００８】
　一方、従来のマルチゲート構造のＴＦＴではソース領域及びドレイン領域にドーピングされる不純物に水平方向拡散がある為、例えばＰ＋イオンをドーピングしたｎチャネルＴＦＴではチャネル長を５μｍ以下にする事ができないという課題があった。チャネル長を短縮化すると不純物の水平方向拡散の為実効チャネル長が短くなり、リーク電流が極端に増大する。この為従来のマルチゲート構造ではＴＦＴの微細化が困難であり、アクティブマトリクス型液晶表示装置の高精細化の障害になっていた。これに加えて、従来のマルチゲート構造においてもＬＤＤ構造と同様に高温輝点欠陥が多発していた。
　【０００９】
　加えて、ＴＦＴをＬＤＤ構造としても、信号電荷のホールド期間中薄膜トランジスタのリークによる点欠陥画素の発生は完全には抑制できない。特に、全体的にリークレベルが大きくなる高温（例えば５５℃）では、点滅状態に至る点欠陥画素が多発してしまう。そこで解析を試みた所、画素の点欠陥は液晶の交流駆動に関連しており、印加電圧の極性に依存しソース／ドレイン間にリーク電流が発生している事が判明した。具体的には、正極性信号電荷の保持期間中連続してゲート電極と画素電極との間に高電界が印加されており、この為局在準位を介して流れるリーク電流は負極性信号電荷の保持期間よりも遥かに大きくなってしまい、正極性保持期間中高電位の画像信号レベルを十分ホールドできず結果的に液晶に対する交流駆動のバランスが崩れ、点滅する点欠陥画素が多発するという課題がある。
　【００１０】
　さらに別の観点から見た従来の技術の課題を簡潔に説明する。アクティブマトリクス型液晶表示装置の大型化及び高精細化につれて画素数が顕著に増大すると、前述した様に画素欠陥による歩留り低下が製造コスト上重大な問題になる。この対策の１つとして従来から冗長構成が採用されている。冗長構成とは、本来不必要であるが欠陥救済もしくは信頼性向上の為にやむを得ず導入する構造と一般的には位置付けられている。例えば日経ＢＰ社発行「フラットパネルディスプレイ１９９１」ｐ．１０５〜１０８，ｐ．２０１等に示す様に、画素駆動用スイッチング素子として用いられるＴＦＴに起因する画素欠陥の救済策として、１画素に対して複数のスイッチング素子を設けたり、予備のスイッチング素子を設ける等の冗長構成が従来から知られている。しかしながらこれらの従来方法は上述した様に初期の製造歩留りをある程度確保する為にやむなく採用されたものであり、複数のスイッチング素子を設けるという冗長性の代償として製造工程の増加、配線の断線故障、接続工程の複雑化、周辺駆動回路の複雑化等が伴ない、多くの副次的な欠点を有していた。
　【００１１】
　【課題を解決するための手段】
　上述した従来の技術の課題に鑑み、本発明はリーク電流が少なく、閾値電圧特性の制御が容易であり、ゲート容量カップリングの悪影響を受ける事がなく、安定した交流駆動の行なえる、微細化の可能なアクティブマトリクス型液晶表示装置用のＴＦＴ構造を提供する事を第１目的とする。かかる第１目的を達成する為に以下の手段を講じた。即ち、本発明にかかる液晶表示装置は、基本的な構成要素として、マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の
絶縁
絶縁
前記スイッチング素子は、画素電極に対する信号電荷の充電と保持を行う。前記スイッチング素子は、該絶縁基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなる。
画素電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少している。
型のリーク電流抑制
リーク電流抑制構造を有するＬＤＤ型の該薄膜トランジスタを直列接続してマルチゲート構造とすることで電流リーク故障に対する冗長性を付与しする。前記低濃度不純物領域は、少なくとも画素電極に一番近いソース領域またはドレイン領域とチャネル領域との間に配されている。
　【００１２】
　好ましくは、各薄膜トランジスタは、ソース領域及びドレイン領域の両方とチャネル領域の間に夫々低濃度不純物領域を備えている。又好ましくは、前記スイッチング素子は直列接続された一対の薄膜トランジスタからなり、一方はソース領域とチャネル領域の間にのみ低濃度不純物領域を有し、他方はドレイン領域とチャネル領域の間にのみ低濃度不純物領域を有する対称構造としても良い。さらに好ましくは、各薄膜トランジスタは５μｍ以下のチャネル長を有している。
　【００１３】
　特に液晶の交流駆動を安定化する為、複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる長さ寸法を有する様にした。具体的には、画素電極に一番近い低濃度不純物領域が、他の低濃度不純物領域に比べて長くなる様にした。あるいは、複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも１個は、他の低濃度不純物領域と異なる濃度を有する様にしても良い。具体的には、画素電極に一番近い低濃度不純物領域が、他の低濃度不純物領域に比べて小さな濃度を有する。
　【００１４】
　本発明の第２の目的は、１個の画素に対して複数のスイッチング素子を用いる事なくスイッチング素子自体に冗長性を持たせ、配線の複雑化及び周辺駆動回路の複雑化をもたらす事なく製造歩留り及び信頼性を改善する事である。かかる第２の目的を達成する為に以下の手段を講じた。即ちマトリクス状に配列した画素用の電極とこの電極を駆動するスイッチング素子とを備えた表示用の基板において、
前記スイッチング素子は、画素用の電極に対する信号電荷の充電と保持を行う。前記スイッチング素子は、絶縁性の基板の上に形成された多結晶シリコン膜をソース領域、ドレイン領域及びチャネル領域とする薄膜トランジスタからなる。画素用の電極に対する信号電荷の保持中該スイッチング素子に流れるリーク電流を抑制する為、前記多結晶シリコン膜は水素拡散処理により膜中の欠陥密度が減少している。
を夫々のソース／ドレイン領域を兼ねる接続領域によって直列接続し且つ
少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の
　【００１５】
　【作用】
　本発明の第一側面によれば、画素スイッチング素子用ＴＦＴのゲート電極をマルチゲート構造とし、且つＬＤＤ構造を採用している。両構造を組み合せる事により、夫々の長所が生かされるとともに短所が除かれるという顕著な相乗効果が得られる。即ち、リーク電流を低く抑制でき閾値電圧（Ｖｔｈ）及びゲート容量カップリングのばらつきを少なくし、チャネル長の短縮化を図る事ができる。特に、マルチゲート構造とＬＤＤ構造を組み合わせた画素スイッチング素子用ＴＦＴにおいて、画素電極に近接する低濃度不純物領域（ＬＤＤ領域）の長さ又は濃度を残りの低濃度不純物領域と異ならせる事により、画素電位の正極性保持期間中チャネル領域における電界の集中を小さく抑える事ができ局在準位を介してのリーク電流を抑制する。さらに、リーク電流を低く抑えたまま高い駆動電流又はオン電流を得る事ができるので、アクティブマトリクス型液晶表示装置の高性能化に大きく寄与する。又ＴＦＴ設計の自由度が高くなる為液晶表示装置の開口率向上にも寄与できる。
　【００１６】
　本発明の第二側面によれば、リーク電流抑制構造を有する薄膜トランジスタを２個以上直列接続してマルチゲート構造としており、スイッチング素子自体に電流リーク故障に対する冗長性を付与している。換言すると、複数個の薄膜トランジスタのうち少なくとも２個は、ＴＦＴ単独でも画素欠陥とならない程度にリーク電流が小さい。従って、製造工程段階もしくは実使用状態で１個のＴＦＴが電流リーク故障を生じても、残りのＴＦＴが補完的に作用しスイッチング素子自体としては正常に動作可能としている。この様に単独のスイッチング素子自体に冗長性を持たせている為、配線及び周辺駆動回路の複雑化を招く事なく製造歩留り及び信頼性を従来に比し飛躍的に改善する事が可能である。
　【００１７】
　【実施例】
　以下図面を参照して本発明の好適な実施例を詳細に説明する。図１は本発明にかかるアクティブマトリクス型液晶表示装置の第１実施例を示しており、特に要部となるＴＦＴ周辺を拡大して表わした部分断面図である。図示するＴＦＴはｎチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。絶縁基板例えば石英基板１の上にはパタニングされた多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されている。この膜にはソース領域３と、ソース／ドレイン領域（接続領域）４と、ドレイン領域５と、この３者の間に位置する一対のチャネル領域２とが形成されている。ソース領域３、ソース／ドレイン領域４及びドレイン領域５と、各チャネル領域２との間には夫々ソース領域及びドレイン領域と同一導電型の低濃度不純物領域即ちＬＤＤ領域６が合計４箇所形成されている。各チャネル領域２の上方には夫々ゲート絶縁膜を介して対応するゲート電極９が形成されている。このゲート絶縁膜は２層構造を有しゲート酸化膜７とゲート窒化膜８とからなる。石英基板１はＰＳＧ等からなる第１層間絶縁膜１０により被覆されている。第１層間絶縁膜１０に形成されたコンタクトホールを介して、アルミニウム等からなる配線電極１１がソース領域３に電気接続されている。同じくコンタクトホールを介してＩＴＯ等の透明導電材料からなる画素電極１３がドレイン領域５に電気接続されている。この画素電極１３はＰＳＧ等からなる第２層間絶縁膜１２の上に成膜されている。
　【００１８】
　引続き図１を参照して、本発明の機能的な利点について詳細に説明する。先ず最初にリーク電流抑制機能について説明する。一般に、ＴＦＴの活性領域となるｐｏｌｙ−Ｓｉ膜は単結晶シリコンに比し欠陥密度が大きいのでリーク電流が増大する傾向にある。この為、通常水素拡散処理を施し欠陥密度を減少させてＴＦＴのリーク電流を下げる様にしている。水素化が進むとｐｏｌｙ−Ｓｉの欠陥準位が減少し、結晶粒界のエネルギー障壁が小さくなるのでＬＤＤ抵抗が減少する。ＬＤＤ抵抗は水素化の程度に大きく左右されるので、水素化の状態によってはウェハ内での個々のＴＦＴのＬＤＤ抵抗が大きくばらつく。この結果、従来ある統計的な確率でリーク電流の大きい異常ＴＦＴが出現していた。これに対し、本発明のマルチゲート構造ＬＤＤ　ＴＦＴでは、等価回路的に直列接続された複数のＴＦＴのうち最もオフ電流の小さいＴＦＴでリーク電流の実効値が決定される。この為、水素化の程度の相違によるリーク電流のばらつきは激減した。
　【００１９】
　次に閾値電圧の安定化機能を説明する。水素化の程度はリーク電流ばかりでなくＴＦＴの閾値電圧Ｖｔｈにも影響を及ぼす。水素化が過度に進行するとＴＦＴのＶｔｈが低下し、ゲートオフの状態でも電流が流れる様になる。この為、従来のＴＦＴでは所謂Ｖｔｈ輝点と呼ばれる画素欠陥が発生し問題となっていた。これに対し、本発明のマルチゲート構造ＬＤＤ　ＴＦＴでは、Ｖｔｈの値は直列接続された複数のＴＦＴのうち最もＶｔｈの高いＴＦＴで決定される。この結果、Ｖｔｈのばらつきも抑制されＶｔｈ輝点欠陥も激減した。
　【００２０】
　次に従来の単一ゲート構造ＬＤＤ　ＴＦＴで問題となっていたゲート容量カップリングのばらつきについても改善する事ができた。本発明のマルチゲート構造ＬＤＤ　ＴＦＴではＴＦＴ群の間でのゲート容量ばらつきは、単一のＴＦＴのゲート容量ばらつきよりも小さいので、従来の単一ゲート型ＬＤＤ　ＴＦＴに比較すると輝線欠陥の程度を軽減する事ができた。
　【００２１】
　さらに、チャネル長の短縮化について説明する。ＬＤＤ領域を設けない従来のマルチゲート構造ＴＦＴでは、ソース領域及びドレイン領域にドーピングされる不純物の水平方向拡散が大きいので、活性領域としてｐｏｌｙ−Ｓｉ膜を用いた場合設定チャネル長を５μｍにすると実効チャネル長は３μｍ以下になってしまう。この為ドレイン領域端部における電界集中が大きくなりリーク電流が増大する。従ってアクティブマトリクス型液晶表示装置の高精細化及び高開口率化にとっては不利である。これに対し、本発明のマルチゲート構造ＬＤＤ　ＴＦＴでは、ＬＤＤ領域を設ける事によりドレイン領域端部での電界集中を緩和する事ができるので、設定チャネル長を５μｍ以下にする事が可能である。即ち、本発明によりアクティブマトリクス型液晶表示装置の高精細化及び高開口率化を図る事が可能になる。
　【００２２】
　以上に説明した本発明の利点をより明確に示す為、図９に本発明にかかるマルチゲート構造ＬＤＤ　ＴＦＴのゲート電圧対ドレイン電流曲線を示す。又、比較の為図１０に従来のマルチゲート構造ＴＦＴのゲート電圧対ドレイン電流曲線を示す。なお、測定対象となったダブルゲートＴＦＴサンプルの合計チャネル長は３μｍ＋３μｍであり、チャネル幅は３μｍである。又、ソース／ドレイン間電圧を５Ｖに設定しソース／ゲート間電圧を−１０〜＋１５Ｖに変化させた。ＬＤＤのない従来のマルチゲートＴＦＴではリーク電流が大きく上昇し、且つＴＦＴ特性はデプレッション型の曲線を示すのに対し、本発明のマルチゲート構造ＬＤＤ　ＴＦＴではリーク電流の上昇は全く見られない。
　【００２３】
　次に、図１に示したマルチゲート構造ＬＤＤ　ＴＦＴの変形例を説明する。一般に、アクティブマトリクス型液晶表示装置では寿命劣化を抑制する為に液晶層を交流駆動させている。この為、ソース側とドレイン側は交互に入れ替るのでＬＤＤ領域はソース端とドレイン端に対して対称的に設ける事が好ましい。前述した図１の例ではＴＦＴが２個直列に接続されている。もちろんＴＦＴの個数は３個以上であっても差し支えない。液晶を交流駆動させる為ソース側とドレイン側は交互に入れ替るので、ＬＤＤの構造及び位置関係はソース領域及びドレイン領域に関し対称的である事が好ましい。即ち、ソース領域及びドレイン領域は互いに等価で交換可能である事が好ましい。従って、図１の実施例ではＬＤＤ領域を各ゲート電極の端面に接して４箇所設けてある。しかしながら、ＬＤＤ領域の配置は図１に示した実施例に限られる訳ではない。画素スイッチング素子用ＴＦＴの場合は、ソース／ドレインの対称性が保たれれば良い。従って、例えば図２に示す様にソース領域３の端部とドレイン領域５の端部の２箇所のみにＬＤＤ領域６を設けても良い。あるいは、図３に示す様に内側のソース／ドレイン領域４の両端２箇所のみにＬＤＤ領域６を設けても良い。なお、理解を容易にする為に図２及び図３の実施例で図１に示した実施例と共通の部分については同一の参照番号を付してある。
　【００２４】
　本発明にかかるマルチゲート構造ＬＤＤ　ＴＦＴは、画素スイッチング素子用に加えて、同一基板上に同時に形成される周辺回路例えば水平駆動回路や垂直駆動回路にも用いる事ができる。この例を図４に示す。なお理解を容易にする為に、図１に示した構造と対応する部分については対応する参照番号を付してある。一般に、周辺回路に組み込まれるＴＦＴの場合には、スイッチング素子と異なりドレイン側の方向が予め決まっている。従って、図４に示す様にドレイン領域５の端部や、ソース／ドレイン領域４のドレイン側端部のみにＬＤＤ領域６を設け、ソース領域３の端部やソース／ドレイン領域４のソース側端部にＬＤＤ領域を作らない様にしている。この様に、ＬＤＤ領域を一部省略する事によりＴＦＴのオン電流が増加し駆動能力が改善される。
　【００２５】
　次に、図５ないし図８を参照して本発明にかかるマルチゲート構造ＬＤＤ−ＴＦＴの製造工程を詳細に説明する。先ず図５の工程Ａにおいて、石英基板１０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜１０２を約７５ｎｍの膜厚で成膜する。必要ならば、この後Ｓｉ＋イオンをイオンインプランテーションする事によりｐｏｌｙ−Ｓｉ薄膜１０２を非晶質化し、続いて６００℃程度の温度で炉アニールする事により多結晶シリコンを大粒径化する。なお、非晶質シリコンを予め形成する場合にはプラズマ化学気相成長法（ＰＣＶＤ法）を用いて１５０〜２５０℃程度の温度で成膜しても良い。次に工程Ｂにおいて、ｐｏｌｙ−Ｓｉ薄膜１０２を所定のパタンにエッチングする。続いてｐｏｌｙ−Ｓｉ薄膜１０２を酸化しその表面にゲート酸化膜１０３を約６０ｎｍの膜厚で形成する。その後、工程ＣにおいてＴＦＴ閾値電圧調整用にＢ＋イオンを打ち込む。
　【００２６】
　図６の工程Ｄにおいて、ゲート酸化膜１０３の上にＬＰＣＶＤ法で窒化シリコン膜（Ｓｉ３Ｎ４膜）１０４を約１０〜２０ｎｍの膜厚で形成する。場合によってはこの窒化シリコン膜１０４の表面を酸化し、ＳｉＯ２膜を約１〜２ｎｍの膜厚で形成する。この様にして得られた複合ゲート絶縁膜は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２の３層構造となる為ＯＮＯ構造と呼ばれている。この様な構造にするのはゲート耐圧を十分確保し、信頼性を向上させる為である。続いて工程Ｅにおいて、ゲート絶縁膜上に燐ドープの低抵抗多結晶シリコンを約３５０ｎｍの膜厚で形成した後、所定の形状にパタニングして一対のゲート電極１０５を得る。このゲート電極の形成方法には以下の３通りがある。第１の方法は、ノンドープの多結晶シリコン薄膜を形成し、ＰＣｌＯ３ガスから燐を拡散させるものである。第２の方法は、ＰＣｌＯ３ガスの代わりにＰＳＧ膜を用いて燐拡散を行なうものである。第３の方法は、ＬＰＣＶＤ法でＳｉＨ４ガスとＰＨ３ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓｉを成膜するものである。何れの方法でも良いが、本実施例では第１番目の方法を採用した。なお本実施例では、各ＴＦＴのチャネル長Ｌを３μｍに設定しチャネル幅Ｗが３μｍとなる様にゲート電極をパタニングした。次にＬＤＤ領域を形成する工程Ｆに移る。ＬＤＤ領域を形成する為には、ｎチャネルＴＦＴの場合、ゲート電極１０５を形成した後Ａｓ＋又はＰ＋イオンを０．５〜１．５×１０１３／ｃｍ２のドーズ量で打ち込む。ｐチャネルＴＦＴの場合には、Ａｓ＋又はＰ＋イオンの代わりにＢ＋イオンを０．１〜２．０×１０１３／ｃｍ２のドーズ量で同様に打ち込めば良い。次に工程ＧにおいてＳｉ３Ｎ４膜１０４をゲート電極１０５の周囲に沿って所定の形状にカットする。
　【００２７】
　図７の工程Ｈにおいて、ゲート電極１０５の両側面から１μｍの範囲をＬＤＤ領域１０６として残す様にレジスト１０７を形成する。続いて、不純物イオンを１〜３×１０１５／ｃｍ２のドーズ量で打ち込みソース領域及びドレイン領域を形成する。ｎチャネルＴＦＴの場合にはＡｓ＋又はＰ＋イオンを用い、ｐチャネルＴＦＴの場合にはＢ＋イオンを打ち込む。ＬＤＤ領域１０６の長さ寸法は１μｍに限られるものではないが、リーク電流低減の要求が厳しい画素スイッチング素子用ＴＦＴでは、ＬＤＤ長は０．５μｍ以上が望ましい。この後工程ＩにおいてＬＰＣＶＤ法によりＰＳＧからなる第１層間絶縁膜１０８を約６００ｎｍの膜厚で形成した後、１０００℃１０分間の窒素雰囲気アニールを行ないソース領域、ドレイン領域、ＬＤＤ領域を活性化させる。続いて工程Ｊにおいてコンタクトホール１０９を第１層間絶縁膜１０８の所定箇所に形成する。
　【００２８】
　図８の工程Ｋにおいて配線電極１１０となる金属アルミニウムを約６００ｎｍの膜厚で堆積しパタニングする。この上にさらにＰＳＧからなる第２層間絶縁膜１１１を約４００ｎｍの膜厚で形成する。次に工程Ｌにおいて、ＰＣＶＤ法により窒化シリコン膜（Ｐ−ＳｉＮｘ膜）１１２を約１００ｎｍの膜厚で形成する。このＰ−ＳｉＮｘ膜１１２は水素を多量に含有する為、成膜後にアニールを行なう事によりＴＦＴの水素化を効果的に実施できる。水素化によりｐｏｌｙ−Ｓｉ膜１０２の欠陥密度を減少させ、欠陥に起因するＴＦＴのリーク電流を抑制する事ができる。最後に工程ＭにおいてＰ−ＳｉＮｘ膜をエッチングにより全面除去し、コンタクトホールを開口した後ＩＴＯ等の透明導電膜を約１５０ｎｍの膜厚で形成する。このＩＴＯ膜を所定の形状にパタニングして画素電極１１３を得る。
　【００２９】
　なお上述した実施例においては、各ＴＦＴのチャネル長を３μｍに設定し、チャネル幅を３μｍに設定し、ＬＤＤ長を１μｍに設定していたが、ＴＦＴの寸法はこれに限られるものでない事は勿論である。又、上述した実施例においては、ＴＦＴのゲート電極が多結晶シリコンで構成され、ゲート絶縁膜が多層構造を有し、配線電極が金属アルミニウムを用いているが、本発明はこれに限られるものではない。ゲート電極は、例えばシリサイド，ポリサイド，Ｔａ，Ａｌ，Ｃｒ，Ｍｏ，Ｎｉ等の金属、あるいはこれらの合金を用いる事もできる。加えて、本発明はＴＦＴとしてプレーナ型、正スタガ型又は逆スタガ型の何れにも適用可能である事は勿論である。
　【００３０】
　次に図１１を参照して、本発明にかかるマルチゲート構造ＬＤＤ　ＴＦＴを用いて構成されたアクティブマトリクス型液晶表示装置の構成例を説明する。本装置は、アクティブマトリクス基板２１と対向基板２２とをスペーサ２３により貼り合わせた構造を有し、両基板の間に液晶層が充填されている。アクティブマトリクス基板２１の表面にはマトリクス状に配列された画素電極２４とこの画素電極２４を駆動するスイッチング素子２５とからなる液晶表示部２６と、この液晶表示部２６に接続される周辺駆動回路部２７とが形成されている。スイッチング素子２５はマルチゲート構造ＬＤＤ　ＴＦＴからなる。又、場合によっては周辺駆動回路２７を構成するＴＦＴもこの構造としても良い。一方、対向基板２２の内表面には対向電極が形成されている。
　【００３１】
　次に本発明にかかるアクティブマトリクス型液晶表示装置の第２実施例を説明する。本実施例は特に交流駆動に起因するＴＦＴのリーク電流増大防止構造に関係する。第２実施例の説明に入る前に、背景理解を容易にする為、図１５を参照して交流駆動時の極性に依存するＴＦＴの電流リーク現象を簡潔に説明する。一般にアクティブマトリクス型液晶表示装置では、対向電極の電位ＶＣＯＭに対する画素電極の電位が正極性の充電と保持、負極性の充電と保持を繰り返しており、ＴＦＴは画素電極側と入力信号線側の双方でソースにもドレインにもなっている。この正極性保持と負極性保持でソース／ドレイン間のリーク電流の大きさが異なっている事が判明した。画素電極とＴＦＴのゲート電極間の電位差については、正極性保持の場合画素電極に高い信号電圧ＶＨが書き込まれる為、保持時間を通してオフ状態のゲート電圧ＶＧＯＦＦとの間に大きな電位差が生じる。一方、負極性保持の場合、オフ状態のゲート電圧ＶＧＯＦＦに近い反転極性の電圧ＶＬが書き込まれる為、ゲート電極との間の電位差は小さい。即ち、正極性保持の間のみ連続してゲート電極と画素電極との間に高電界がかかっている事を意味している。又、構造的にＴＦＴが画素電極側と信号線側とで対称な場合でも、製造工程上の理由により、ＴＦＴの画素電極側の方が信号線側よりもダメージを受け易くなっている。この為ｐｏｌｙ−Ｓｉ膜中の欠陥準位を通して流れるリーク電流は負極性保持の場合よりも正極性保持の方が遥かに大きくなってしまい書き込まれた画素電位を十分保持できず輝点欠陥となって現われるのである。この対策として、画素電極側のリーク電流をより抑制する為構造的にＴＦＴを非対称にすると、画素スイッチング用ＴＦＴ設計の自由度が減る為液晶画素の開口率を犠牲にせざるを得なかったり、又ＴＦＴのオン電流を十分確保する事ができず画素電位の書き込み不足が生ずるという課題があった。以下に説明する第２実施例は以上の課題を解決するもので、ＴＦＴ設計の自由度を犠牲にする事なくＴＦＴの高オン電流と低リーク電流を同時に達成する事を目的とする。
　【００３２】
　図１６はかかる第２実施例を示しており、特に要部となるＴＦＴ周辺を拡大して表わした部分断面図である。図示するＴＦＴはｎチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。石英基板１の上にはパタニングされたｐｏｌｙ−Ｓｉ膜が形成されている。この膜にはソース領域３と、ソース／ドレイン領域（接続領域）４と、ドレイン領域５と、この三者の間に位置する一対のチャネル領域２とが形成されている。ソース領域３、ソース／ドレイン領域４及びドレイン領域５と、各チャネル領域２との間には夫々ソース領域及びドレイン領域と同一導電型の低濃度不純物領域即ちＬＤＤ領域６１〜６４が合計４個所形成されている。各チャネル領域２の上方には夫々ゲート絶縁膜を介して対応するゲート電極９が形成されている。このゲート絶縁膜は二層構造を有しゲート酸化膜７とゲート窒化膜８とからなる。石英基板１はＰＳＧ等からなる第１層間絶縁膜１０により被覆されている。第１層間絶縁膜１０に形成されたコンタクトホールを介して、アルミニウム等からなる配線電極１１がソース領域３に電気接続されている。同じくコンタクトホールを介してＩＴＯからなる画素電極１３がドレイン領域５に電気接続されている。この画素電極１３は第２層間絶縁膜１２の上に成膜されている。
　【００３３】
　本実施例の特徴事項として複数個のＴＦＴに設けられた複数個のＬＤＤ領域のうち少なくとも１個は、他のＬＤＤ領域と異なる長さを有している。即ち、第１及び第２のＬＤＤ領域６１，６２の長さを夫々１μｍ、第３のＬＤＤ領域６３の長さを０．５μｍ、第４のＬＤＤ領域６４の長さを１．５μｍとした。第４のＬＤＤ領域６４の長さを１．５μｍとしたのは画素電極側のリーク電流を抑える為である。第３のＬＤＤ領域６３の長さを０．５μｍとしたのは、第４のＬＤＤ領域６４を他のＬＤＤ領域より長くした事によるオン電流の落ち込みを補償し、十分に高い書き込み電流を確保する為である。第３のＬＤＤ領域６３の長さを０．５μｍに短縮してもリーク電流が増大する惧れはない。前述した様に正極性電位を画素電極側が保持している場合に最も高い電界がかかるのは第４のＬＤＤ領域６４である事が解析により明らかになっている。
　【００３４】
　図１７はｎチャネル型ＬＤＤ　ＴＦＴのゲート電圧／ドレイン電流曲線を示すグラフである。実線は上述した第２実施例にかかるＴＦＴの特性カーブを示し、点線は従来のＴＦＴの特性カーブである。この従来例はチャネル長Ｌが５μｍでチャネル幅Ｗが３μｍのシングルゲートＬＤＤ　ＴＦＴであり、ＬＤＤ長は１μｍ、ＬＤＤ濃度は１×１０１３ｃｍ−２である。測定は何れの場合も画素電極側がドレインとなる条件で行なった。ドレイン電圧は１０Ｖである。図から明らかな様に、第２実施例にかかるＴＦＴは従来のＴＦＴに比べてリーク電流が１桁低く、且つオン電流が２倍以上大きいという非常に優れた特性を有している事がわかる。
　【００３５】
　次に、図１８ないし図２０を参照して上述した第２実施例の製造工程を説明する。先ず石英基板２０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ膜２０２を約７５ｎｍの厚みで成膜する。必要ならばこの後Ｓｉ＋イオンをイオンインプランテーションする事により非晶質化し、続いて６００℃程度の温度で炉アニールする事により、ｐｏｌｙ−Ｓｉを大粒径化する。なお最初から非晶質シリコンを成膜する場合にはＰＣＶＤ法を用いて１５０〜２５０℃程度の温度で形成しても良い。この様にして大粒径化されたｐｏｌｙ−Ｓｉ膜をＴＦＴに合わせたパタンにエッチングする。続いてｐｏｌｙ−Ｓｉ膜２０２を酸化し、ゲート酸化膜２０３を約６０ｎｍの膜厚で形成する。このゲート酸化膜２０３上にＬＰＣＶＤ法でＳｉ３Ｎ４膜２０４を約１０〜２０ｎｍ成膜する。場合によってはＳｉ３Ｎ４膜２０４を酸化し、ＳｉＯ２膜を約１〜２ｎｍ形成する。この様にして形成したゲート絶縁膜はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２の三層構造となる為ＯＮＯ構造と呼ばれている。この様な構造にするのはゲート耐圧を十分確保し、信頼性を向上させる為である。この後ＴＦＴの閾値電圧Ｖｔｈを制御する為、必要ならばＢ＋イオンを１〜８×１０１２ｃｍ−２程度のドーズ量で打ち込む。このゲート絶縁膜上に燐ドープの低抵抗多結晶シリコンを約３５０ｎｍ形成してゲート電極２０５とする。ゲート電極の形成方法には３通りある。第１の方法は、ノンドープ多結晶シリコン薄膜を形成しＰＣｌＯ３ガスから燐を拡散させる方法である。第２の方法は、ＰＣｌＯ３ガスの代わりにＰＳＧ膜を用い燐拡散を行なう方法である。第３の方法は、ＬＰＣＶＤ法でＳｉＨ４ガスとＰＨ３ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓｉを成膜する方法である。何れの方法を用いても良いが、本実施例では第１の方法を採用した。なお本例ではダブルゲートＴＦＴのチャネル長Ｌは夫々２．５μｍに設定し、チャネル幅Ｗは３μｍに設定した。続いてＬＤＤ領域２０６の形成工程に移る。ＬＤＤ領域を形成するには、ｎチャネルＴＦＴの場合、ゲート電極２０５の形成後Ａｓ＋又はＰ＋イオンを０．５〜１．５×１０１３／ｃｍ２のドーズ量で打ち込む。ｐチャネルＴＦＴの場合はＡｓ＋又はＰ＋イオンの代わりにＢ＋イオンを０．１〜２．０×１０１３／ｃｍ２のドーズ量で同様に打ち込めば良い。この後、ゲート電極２０５の周囲に沿ってＳｉ３Ｎ４膜２０４を所定の形状にカッティングする。
　【００３６】
　次に図１９の工程に移る。ゲート電極２０５の両側面から一定の長さをＬＤＤ領域として残す様にレジスト２０７を形成する。ｎチャネルＴＦＴを形成する為、Ａｓ＋又はＰ＋イオンを１〜３×１０１５／ｃｍ２のドーズ量で打ち込みソース領域及びドレイン領域を設ける。なおｐチャネルＴＦＴを形成する場合にはＢ＋イオンを打ち込む。レジスト２０７のパタニング形状を適切に設定して、夫々所望の長さ寸法を有するＬＤＤ領域を残す。前述した様に、第１ＬＤＤ領域２０８及び第２ＬＤＤ領域２０９の長さは１μｍ、第３ＬＤＤ領域２１０の長さは０．５μｍ、第４ＬＤＤ領域２１１の長さは１．５μｍである。この後ＬＰＣＶＤ法で第１ＰＳＧ膜２１２を約６００ｎｍの膜厚で形成し、１０００℃１０分間のＮ２アニールを行ないソース領域、ドレイン領域、ＬＤＤ領域を活性化させる。次いでコンタクトホール２１３を第１ＰＳＧ膜２１２に開口する。
　【００３７】
　最後に図２０の工程に移る。配線電極２１４となるアルミニウムを約６００ｎｍ形成しパタニングする。この上にさらに第２ＰＳＧ膜２１５を約４００ｎｍ形成する。続いてＰＣＶＤ法で窒化シリコン膜（Ｐ−ＳｉＮｘ膜）２１６を約１００ｎｍ形成する。Ｐ−ＳｉＮｘ膜は水素を多量に含有する為、成膜後にアニールする事でＴＦＴの水素化を効果的に行なえる。水素化によりｐｏｌｙ−Ｓｉ膜の欠陥密度を減少させ、欠陥に起因するＴＦＴのリーク電流を下げる事ができる。最後にＰ−ＳｉＮｘ膜をエッチング除去した後、コンタクトホールを開けＩＴＯ薄膜を約１５０ｎｍ形成する。このＩＴＯ薄膜を所定の形状にパタニングして画素電極２１７を形成する。
　【００３８】
　図２１は本発明にかかるアクティブマトリクス型液晶表示装置の第３実施例を示す模式的な断面図である。基本的には上述した第２実施例と同一の構造を有しており、対応する部分には対応する参照番号を付して理解を容易にしている。異なる点は、第１ないし第４ＬＤＤ領域６１，６２，６３，６４のうち少なくとも１個は、他のＬＤＤ領域と異なる濃度を有している事である。逆に、全てのＬＤＤ領域は同一の長さ１．０μｍに設定されている。具体的には、画素電極１３に一番近い第４のＬＤＤ領域６４が、他のＬＤＤ領域６１，６２，６３に比べて小さな濃度を有している。例えば、ゲート電極９の形成後Ａｓ＋又はＰ＋イオンを０．１〜０．４×１０１３ｃｍ−２程度のドーズ量で打ち込み、次いで第４のＬＤＤ領域６４のみをレジストで覆った後再びＡｓ＋又はＰ＋イオンを０．６〜１．２×１０１３ｃｍ−２程度のドーズ量で打ち込む。この様にして第４のＬＤＤ領域６４のみが濃度の低いＴＦＴができるので、リーク電流を低く抑える事ができる。本実施例では第１から第４までのＬＤＤ領域の長さは全て１μｍである。オン電流が不足する場合は前述した第２実施例と同様に第３のＬＤＤ領域６３の長さを、例えば０．５μｍ程度に短くしてやれば、リーク電流を抑えたまま高いオン電流を確保する事ができる。
　【００３９】
　言うまでもなくＴＦＴのＬＤＤ長、ＬＤＤ濃度、及びそれらの組み合わせば第２及び第３実施例で開示した場合に止まるものではない。ＬＤＤ長、ＬＤＤ濃度、及びそれらの組み合わせばＴＦＴを使用するアクティブマトリクス型液晶表示装置の仕様が異なれば、当然それに合わせて最適化すべき性質のものだからである。なお、第２及び第３実施例においてはＴＦＴのチャネル長を２．５μｍに設定し、チャネル幅を３μｍに設定し、ＬＤＤ長を１μｍに設定していたが、ＴＦＴの寸法はこれに限られるものでないのは勿論である。以上に説明した第２及び第３実施例によればＴＦＴ設計時の自由度が大きくなる為、画素電極パタンレイアウトを設計する際の自由度も大きくなり、結果的に画素開口率が最も大きくなる様にＴＦＴを設計する事も可能になる。この様に本発明は液晶表示装置の開口率を改善する点にも大きな寄与がある。
　【００４０】
　次に、スイッチング素子の冗長性という別の観点から本発明を詳細に説明する。例えば、図１に示した第１実施例では、スイッチング素子は２個の薄膜トランジスタからなり各ゲート電極を共通接続したダブルゲート構造を有している。なお、一般には３個以上のＴＦＴの直列接続を含めてマルチゲート構造と称している。一対の薄膜トランジスタはリーク電流抑制構造を有している。具体的にはＬＤＤ構造を有している。この２個のＬＤＤ　ＴＦＴを直列接続して電流リーク故障に対する冗長性を確保するものである。以下、ダブルゲート構造ＬＤＤ　ＴＦＴからなるスイッチング素子の冗長性に関し、種々の欠陥モードを作成して評価を行なったので説明する。
　【００４１】
　先ず最初に図２２を参照して評価の対象となったダブルゲートＬＤＤ　ＴＦＴからなるスイッチング素子のモデル構造を説明する。このスイッチング素子はＴＦＴ１とＴＦＴ２の直列接続からなる。ＴＦＴ１の開放端側はソースとして接地し、ＴＦＴ２の開放端側はドレインとして所定の電圧Ｖｄｓを印加する。又共通接続されたゲートには所定のゲート電圧Ｖｇｓが印加される。この条件でスイッチング素子に流れるリーク電流を測定し評価するものである。ＴＦＴ１のチャネル領域両側に設けられたＬＤＤ領域を▲１▼，▲２▼で表わし、ＴＦＴ２のチャネル領域両側に設けられたＬＤＤ領域を▲３▼，▲４▼で表わす。
　【００４２】
　図２２に示したモデルにおいて、４個のＬＤＤ領域▲１▼〜▲４▼の１個又は２個を模擬的に破壊したモードを複数種類作成し、リーク電流を測定した。その結果を以下の表１に示す。
　【表１】
　【００４３】
　表１において第１欄はダブルゲートＬＤＤ　ＴＦＴからなるスイッチング素子の各種欠陥モード１〜１２を挙げている。なお、これらのモードの中には比較の為シングルゲートＬＤＤ　ＴＦＴに関する欠陥モードも含まれている。本モデルではＴＦＴの寸法はチャネル幅が５０μｍに設定され、チャネル長が２．５μｍに設定され、ＬＤＤ長は１μｍに設定されている。特に、リーク電流の測定を容易とする為、チャネル幅を実際のスイッチング素子用ＴＦＴの１６．７倍に設定した。図１の第２欄は各モードについて欠陥の生じたＬＤＤ領域の箇所を示している。第２欄中▲１▼〜▲４▼は図２２に示した４個のＬＤＤ領域の位置に夫々対応している。例えばモード１では全てのＬＤＤ領域▲１▼〜▲４▼に○印が付されている。従って、モード１は欠陥のないダブルゲートＬＤＤ　ＴＦＴを表わしている。モード２ではＬＤＤ領域▲４▼に×印が付されている。従って、このモード２は図２２を参照するとＴＦＴ２のドレイン側ＬＤＤ領域▲４▼に欠陥がある事を意味している。なお、この欠陥は人為的にＬＤＤ領域を削除する事によりシミュレートしている。以下同様に、各モードについて欠陥ＬＤＤ領域の箇所を表わしている。但し、モード８及びモード１０は比較の為に挙げられたシングルゲートＬＤＤ　ＴＦＴからなるスイッチング素子であり、ＬＤＤ領域▲３▼，▲４▼に該当する部分がないので−印を付してある。表１の第３欄は各モードについてリーク電流を測定した結果を表わしている。なおこのリーク電流は図２２を参照するとＶｇｓ＝−６Ｖに設定し、Ｖｄｓ＝＋１０Ｖに設定して測定したものである。最後に表１の第４欄は各モード毎に評価結果を表わす判定を示している。モード１〜モード９については部分的にＬＤＤ欠陥が含まれている場合でも、スイッチング素子として正常に動作し画素欠陥が認められない事を表わしている。一方、モード１０〜モード１２についてはスイッチング素子が正常に動作せず、画素欠陥が現われる事を示している。
　【００４４】
　以上の条件により作成された表１に基き、ダブルゲート構造ＬＤＤ　ＴＦＴからなるスイッチング素子の冗長性につき考察を加える。モード１は４個のＬＤＤ領域▲１▼〜▲４▼に全て欠陥がない場合を示しており、リーク電流は当然ながら７．８ｐＡと低く画素欠陥は現われない。次にモード２〜モード５は４個のＬＤＤ領域▲１▼〜▲４▼のうち何れか１箇所が破壊もしくはダメージを受けた場合である。この場合には、一対のＴＦＴのうち一方は完全に正常に動作する為、リーク電流は低く画素欠陥は発生しない。又、モード６，７については片方のＴＦＴに含まれるＬＤＤ領域が両方ともダメージを受けた場合である。この時にも残りのＴＦＴが正常に動作する為リーク電流は低く画素欠陥は発生しない。一方モード８は比較の為シングルゲートＬＤＤ　ＴＦＴからなるスイッチング素子を表わしており、ＬＤＤ領域の破壊がない限りリーク電流を抑制でき画素欠陥は発生しない。しかしながら、モード１０に示す様にシングルゲートＬＤＤ　ＴＦＴの一方のＬＤＤ領域（モード１０ではドレイン側ＬＤＤ領域）がダメージを受けるとリーク電流が極端に増大し画素欠陥となる。従ってシングルゲート構造では何等冗長性が得られず、ＬＤＤ領域の破壊は直ちに画素欠陥に繋がる。さらに、モード９，１１はダブルゲート構造で両ＴＦＴの夫々に１箇所ずつＬＤＤ領域のダメージが生じた場合を表わしている。モード９では一方のＴＦＴのドレイン側ＬＤＤ領域▲２▼と他方のＴＦＴのソース側ＬＤＤ領域▲３▼が破壊されている。この場合でも、他方のＴＦＴのドレイン側ＬＤＤ領域▲４▼が効果的に機能しリーク電流を抑制できる。これに対してモード１１では各ＴＦＴのドレイン側ＬＤＤ領域▲２▼，▲４▼が同時に破壊されている。この時に限り、リーク電流が増大し画素欠陥が発生する。従って、ダブルゲート構造では、少なくともドレインとして機能する不純物領域とチャネル領域との間にＬＤＤ領域を設ける事により、所望の冗長性を確保する事が可能になる。但し、ダブルゲート構造のスイッチング素子を液晶画素駆動に用いた場合、交流駆動を行なうのでソース領域とドレイン領域は交互に入れ替わり互いに等価である。従ってこの場合には図１に示した第１実施例の様に、一対のチャネル領域の両側に合計４箇所のＬＤＤ領域を設ける事が最適な構造となる。最後にモード１２は４個のＬＤＤ領域が全て破壊された場合を示しており、当然ながらリーク電流が増大し画素欠陥が現われる。但し、モード１２が発生する確率は統計的に極めて低く、電流リーク性の画素欠陥を事実上完全になくす事ができる。
　【００４５】
　以上の考察から明らかな様に、ダブルゲート構造を構成する一対のＬＤＤ　ＴＦＴのうち少なくとも一方が単独でも十分リーク電流を抑制する機能を保持している時画素欠陥は発生しない事が理解される。１個のＴＦＴが製造工程中でリーク電流の増大をもたらす様なダメージを受ける確率、あるいはリーク電流増大に繋がる結晶欠陥を有する確率は、１０万画素につき１〜数画素にすぎず、１０−５のオーダーである事が経験的に確認されている。従って、直列接続された一対のＴＦＴが同時にダメージを受け、あるいは同時にリーク電流増大に繋がる結晶欠陥を有していて実際の画素欠陥が発生する確率は（１０−５）２＝１０−１０となり、１００億分の１程度である。従って、事実上画素欠陥は消滅する事になる。実際に本発明にかかるダブルゲート構造ＬＤＤ　ＴＦＴからなるスイッチング素子を用いてアクティブマトリクス型液晶表示装置を作成し、約３３００万画素分を検査したところ、スイッチング素子の電流リークが原因となって生じる画素輝点欠陥は全く発生しておらず、本発明にかかるダブルゲートＬＤＤ　ＴＦＴの冗長性効果は絶大である事が明らかである。
　【００４６】
　一方、従来のＬＤＤ領域を備えていないマルチゲート構造ＴＦＴをスイッチング素子として利用した場合、電流リーク欠陥に対する冗長性は得られない。なぜなら従来のマルチゲート構造ＴＦＴは１個のＴＦＴで十分にリーク電流を抑える事ができない為に考案されたものであり、冗長性に必要な「１個のＴＦＴでリーク電流が十分に低い」という条件を満たしていないからである。
　【００４７】
　又従来のシングルゲート構造ＬＤＤ　ＴＦＴを画素駆動用スイッチング素子に採用した場合、画素欠陥の大部分が、スイッチング素子のオフ状態における電流リーク増大故障に起因している事が明らかになっている。この様にＴＦＴの電流リークが画素欠陥の大部分を占めているのは、プラズマ工程、ラビング工程等の製造処理中静電気が画素電極を通して画素電極側のＴＦＴドレイン端部に位置するＰＮ接合を破壊する事が主な原因であると考えられている。この様なリーク欠陥は従来のシングルゲート構造スイッチング素子を用いたアクティブマトリクス型液晶表示装置の場合、１０万画素につき１〜数画素の割合で発生しており製造工程上の対策では静電気の発生を制御できず、完全に画素欠陥を撲滅する事ができなかった。又静電ダメージ以外にはＴＦＴの素子領域を構成するｐｏｌｙ−Ｓｉの結晶欠陥に起因するリーク電流増大も欠陥原因の１つであり、これも製造工程上の改善では対処する事が困難であった。
　【００４８】
　さらにアクティブマトリクス型液晶表示装置の製造歩留りを改善する為、従来から種々の冗長構成が採用されてきた。例えば１画素に対して複数のスイッチング素子を設けたり、予備のスイッチング素子を設ける等の構成が従来から知られている。しかしながらこれらの従来方法は初期の製造歩留りをある程度確保する為やむなく採用されるものであり、複数のスイッチング素子を１個の画素に対して設けるという冗長性の代償として、製造工程の増加、配線の断線故障、接続工程の複雑化、周辺駆動回路の複雑化等といった多くの欠点が生じていた。これに対して本発明ではダブルゲート構造ＬＤＤ　ＴＦＴを採用する事により単独のスイッチング素子自体に冗長性を持たせており上述した従来の欠点は一切存在しない。即ち、製造工程の増加はなく欠陥画素をリペアする必要もなく、周辺駆動回路の変更も勿論必要ない。以上述べた様に、ダブルゲート構造ＬＤＤ　ＴＦＴによって得られる冗長性の利点は絶大であり実に図り知れないものがある。特に次世代の高品位テレビジョンシステム用に開発される数１００万画素以上を含むアクティブマトリクス型液晶表示装置に対して、本発明は極めて有効な技術となる。
　【００４９】
　なお本実施例ではダブルゲート構造ＬＤＤ　ＴＦＴを例にとってスイッチング素子の冗長性を説明したが、以上の説明から理解できる様に本発明はこれに限られるものではない。例えば、１個のスイッチング素子に含まれるＴＦＴは２個に限られず３個以上のマルチゲート構造としても良い。又スイッチング素子の構成要素としてＴＦＴに代え単結晶シリコンウェハ上に形成したＭＯＳＦＥＴの直列接続であっても良い。さらにレーザアニールｐｏｌｙ−Ｓｉ　ＴＦＴの直列接続でも良いし、アモルファスシリコンＴＦＴの直列接続としても良い。これらのトランジスタ素子はＬＤＤ　ＴＦＴと同様に所定の電流リーク抑制構造を備えている。又アクティブマトリクス液晶表示装置として利用する場合、画素の大きさや補助容量の大きさも本実施例に限られるものではない事は当然である。
　【００５０】
　最後に参考として、表１に示した各モード１〜１２の具体的な構成について説明する。先ず最初にモード１については、図２３に示すスイッチング素子構成を採用した。この例ではスイッチング素子はｎチャネル型からなる一対のＴＦＴを直列接続しており、例えばアクティブマトリクス液晶表示装置の画素駆動に用いられる。液晶画素は一般に交流駆動する為、スイッチング素子のソース側とドレイン側は交互に入れ替わる。従って、ＬＤＤ　ＴＦＴの構造、位置関係はソース及びドレイン領域に対して対称でなくてはならない。即ち、ソース及びドレイン領域は互いに等価で交換可能でなくてはならない。従って基本的な構成となるモード１では、ＬＤＤ領域は一対のゲート電極の端面に接して４箇所設けてある。以下具体的にその構成を説明する。石英等からなる絶縁基板１の上にはパタニングされた多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されている。この膜にはソース領域３とソース／ドレイン領域４とドレイン領域５と、この３者の間に位置する一対のチャネル領域２とが形成されている。ソース領域３、ソース／ドレイン領域４及びドレイン領域５と、各チャネル領域２との間には同一導電型の低濃度不純物領域即ちＬＤＤ領域６が合計４箇所形成されている。図２２に示したモデルと対応させる為、４個のＬＤＤ領域には▲１▼〜▲４▼の符号が付してある。各チャネル領域２の上方にはゲート絶縁膜を介してゲート電極９が形成されている。絶縁基板１は層間絶縁膜１０により被覆されている。層間絶縁膜１０に形成されたコンタクトホールを介して配線電極１１がソース領域３に電気接続されている。同じくコンタクトホールを介して画素電極１３がドレイン領域５に電気接続されている。
　【００５１】
　図２４は図２３に示したスイッチング素子のドレイン電流（Ｉｄｓ）／ゲート電圧（Ｖｇｓ）特性を示すグラフである。表１において先に示した様に、ゲート電圧Ｖｇｓを−６Ｖに設定した場合のリーク電流は７．８ｐＡであった。この様にダブルゲート構造ＬＤＤ　ＴＦＴを採用する事によりスイッチング素子のリーク電流を大幅に抑制できリーク電流増大等に起因する画素欠陥を劇的に減少させる事に成功した。
　【００５２】
　図２５はモード２に対応するスイッチング素子構造を示している。このモード２では一方のＬＤＤ　ＴＦＴのドレイン端側に位置するＬＤＤ領域▲４▼が除かれており、等価的に考えると当該ＬＤＤ部分にダメージが生じた事を意味している。即ちＬＤＤ領域▲４▼を除く事は当該部分の静電破壊あるいは結晶欠陥等をシミュレートしていると考えられる。なお層間絶縁膜、配線電極、画素電極等の構造については図２３に示した第１モードと同一であるので図示を省略してある。以下全てのモードについて同様である。
　【００５３】
　図２５に示したモード２のスイッチング素子について、ドレイン電流／ゲート電圧特性を測定した結果を図２６のグラフに示す。モード１と同一条件下でのリーク電流は表１に示した様に２７．７ｐＡと高くなるが、画素欠陥となる程ではなくリーク電流は十分低く抑えられている。即ち、モード２の意味するところは、ＬＤＤ領域▲４▼にダメージが生じてもスイッチング素子自体は正常に動作可能であり所望の冗長性が得られている事である。
　【００５４】
　次にモード３については、図２５に示したモード２の極性を反転する事により実現できる。即ちスイッチング素子のドレイン電圧の極性を反転させ、ソース端側となるＬＤＤ領域▲１▼を省いた条件として、ドレイン電流／ゲート電圧特性を測定した。このモード３は図２３の構造を参照すると、ソース端側の接合にダメージや結晶欠陥がある場合をシミュレートしていると考えられる。モード１と同条件下でのリーク電流測定結果は９．０ｐＡであり、リーク電流差は測定誤差範囲内になっており、実質上ソース端側のダメージはリーク特性に影響しない事が分かる。
　【００５５】
　次に図２７はモード４に対応するモデル構造を示しており、ＬＤＤ領域▲２▼が除かれている。即ちこの部分にダメージ又は結晶欠陥が発生した事をシミュレートしている。この場合のリーク電流は表１に示す様に１４．６ｐＡ程度であり僅かに上昇するが十分に低い値であり画素欠陥とはならない。
　【００５６】
　次にモード５については図２７に示したモード４のスイッチング素子に対してＴＦＴのドレイン電圧の極性を反転させる事により実現した。即ち図２７に示すドレイン側とソース側を入れ替える事により、等価的にＬＤＤ領域▲３▼を除いた事になる。ドレイン電圧の極性を反転させた条件でドレイン電流／ゲート電圧特性を測定したところモード１と同一条件でのリーク電流は６．６ｐＡ程度でありその差は誤差範囲内である。従って、実質上ＬＤＤ領域▲３▼にダメージが加わってもスイッチング素子のリーク特性に影響しない事が分かる。
　【００５７】
　図２８はモード６に対応するスイッチング素子のモデルを表わしている。即ち一方のＴＦＴ側のＬＤＤ領域▲１▼，▲２▼が両方とも除去されたものである。この場合のリーク電流は１３．１ｐＡ程度であり僅かに上昇するが十分に低い値であり、やはり画素欠陥とはならない。
　【００５８】
　モード７については、図２８に示したモード６のソース側とドレイン側を入れ替える事により実現した。即ち、等価的に一対のＬＤＤ領域▲３▼，▲４▼を同時に除去した事になる。この場合のリーク電流は２５．５ｐＡとやや高くなるが、これも画素欠陥となる程ではなくリーク電流は十分低く抑えられている。
　【００５９】
　モード８は比較の為作成されたものであり、シングルゲート構造のＬＤＤ　ＴＦＴからなるスイッチング素子である。チャネル幅は５０μｍに設定され、チャネル長は２．５μｍに設定され、ＬＤＤ長は１μｍに設定されている。モード１と同一条件で測定されたリーク電流は２４．６ｐＡ程度であり画素欠陥は発生しない。即ち、シングルゲート構造であってもＬＤＤ　ＴＦＴが正常である場合に限りスイッチング素子は正常に動作する。しかしながら当然の様にシングルゲート構造では所望の冗長性を得る事はできない。
　【００６０】
　図３０はモード９に対応するスイッチング素子のモデルを表わしている。即ちダブルゲートを構成する一方のＴＦＴからＬＤＤ領域▲２▼が除かれ、同じく他方のＴＦＴからＬＤＤ領域▲３▼が除かれている。この場合におけるモード１と同一条件下のリーク電流は１４．７ｐＡ程度であり僅かに上昇するが十分に低い値であり、やはり画素欠陥とはならない。即ち、一対のＬＤＤ　ＴＦＴに同時にダメージが加わっても依然としてスイッチング素子自体の正常な動作を確保でき所望の冗長性が得られる。特にモード９の場合ドレイン側に位置するＬＤＤ領域▲４▼が残されておりこの存在がリーク電流抑制に大きく寄与している。
　【００６１】
　図３１は比較例として設けられたモード１０に対応するスイッチング素子のモデル構造を表わしている。このスイッチング素子は、シングルゲート構造のＬＤＤ　ＴＦＴからなりドレイン側のＬＤＤ領域▲２▼が除去されている。なお比較の為ダブルゲート構造と同様に、チャネル幅は５０μｍに設定され、チャネル長は２．５μｍに設定され、ＬＤＤ長は１．０μｍに設定されている。
　【００６２】
　このモード１０のドレイン電流／ゲート電圧特性を図３２のグラフに示す。このグラフから明らかな様にリーク電流は大きく上昇し、モード１と同一条件ではリーク電流が１ｎＡ以上となる。同時に短チャネル化によりＴＦＴの閾値電圧Ｖｔｈが大きくデプレッション側にシフトし、画素欠陥となる。
　【００６３】
　図３３はモード１１に対応するスイッチング素子のモデル構造を表わしている。このモードでは一方のＴＦＴのドレイン側からＬＤＤ領域▲２▼が除去され、他方のＴＦＴのドレイン側からもＬＤＤ領域▲４▼が除去されている。
　【００６４】
　図３３に示したモード１１のスイッチング素子についてドレイン電流／ゲート電圧特性を測定した結果を図３４のグラフに示す。リーク電流が著しく増大しており、モード１と同一測定条件でリーク電流は３４０ｐＡ程度である。
　【００６５】
　最後に図３５は比較例としてモード１２に対応するスイッチング素子構造を示している。このモードはダブルゲート構造を有しているが全てのＬＤＤ領域▲１▼〜▲４▼が除去されており、結果的にＬＤＤ構造を採用しない従来のダブルゲート構造となっている。
　【００６６】
　図３６は図３５に示したモード１２のスイッチング素子のドレイン電流／ゲート電圧特性を示すグラフである。図示する様にリーク電流は著しく増大しており、モード１と同一測定条件でリーク電流は４８８ｐＡ程度である。
　【００６７】
　モード１１，１２の何れの場合も最早画素欠陥を抑える事はできない。従ってリーク欠陥を抑える為の冗長性を確保する為には、ダブルゲート構造を構成する２個のＴＦＴの各々が、そのＴＦＴと等価な単独ＴＦＴを画素駆動用スイッチング素子として用いた場合でも画素欠陥が生じない程度にリーク電流が小さい事が必要である事が分かる。
　【００６８】
　【発明の効果】
　以上説明した様に、本発明の一側面によれば、画素駆動用のスイッチング素子は、マルチゲート構造にＬＤＤ構造を付加したＴＦＴからなる為、微細化してもリーク電流を低く抑制でき且つＴＦＴ閾値電圧のばらつきの少ない状態を容易に実現できるという効果がある。加えて、ゲート容量カップリングのばらつきを低く抑える事もできるという効果がある。この為、高精細、高解像度、高開口率のアクティブマトリクス型液晶表示装置を実現できその効果は絶大なものがある。又、複数個の低濃度不純物領域のうち少なくとも１個は他の低濃度不純物領域と異なる長さ又は異なる濃度とする事により、ＴＦＴのリーク電流を低く抑えたまま高いオン電流を得る事ができるので、アクティブマトリクス型液晶表示装置の高性能化に大きく寄与する。又ＴＦＴ設計の自由度が高くなる為画素開口率の向上にも寄与する。本発明の他の側面によれば、スイッチング素子は複数個の薄膜トランジスタからなり各ゲート電極を共通接続したマルチゲート構造を有する。個々の薄膜トランジスタはリーク電流抑制構造を有しており、少なくとも２個の薄膜トランジスタを直列接続して電流リーク故障に対する冗長性を付与している。この様に、スイッチング素子自体に冗長性を付与した為、配線や周辺駆動回路を複雑化する事なく、スイッチング素子のリーク電流欠陥を大幅に抑制する事が可能になり、例えば液晶画素駆動に用いた場合画素欠陥の発生を従来に比し顕著に抑える事ができ歩留りや信頼性が格段に改善できるという効果がある。この様に本発明はアクティブマトリクス型液晶表示装置の性能向上に多大な効果を奏するものである。
【図面の簡単な説明】
　【図１】
　本発明にかかるアクティブマトリクス型液晶表示装置の第１実施例の要部となるＴＦＴを示す模式的な部分断面図である。
　【図２】
　図１に示したＴＦＴの変形例を示す模式的な断面図である。
　【図３】
　同じく図１に示したＴＦＴの他の変形例を示す模式的な断面図である。
　【図４】
　同じく図１に示したＴＦＴのさらに別の変形例を示す模式的な断面図である。
　【図５】
　図１に示したＴＦＴの製造工程図である。
　【図６】
　同じく製造工程図である。
　【図７】
　同じく製造工程図である。
　【図８】
　同じく製造工程図である。
　【図９】
　本発明にかかるｎチャネル型マルチゲートＬＤＤ　ＴＦＴのゲート電圧／ドレイン電流特性を示すグラフである。
　【図１０】
　従来のｎチャネル型マルチゲートＴＦＴのゲート電圧／ドレイン電流特性を示すグラフである。
　【図１１】
　本発明にかかるマルチゲート構造ＬＤＤ　ＴＦＴを用いて構成されたアクティブマトリクス型液晶表示装置の一例を示す斜視図である。
　【図１２】
　従来のＬＤＤ構造ＴＦＴを示す断面図である。
　【図１３】
　従来のマルチゲート構造ＴＦＴを示す断面図である。
　【図１４】
　従来のマルチゲート構造ＴＦＴをスイッチング素子に用いたアクティブマトリクス型液晶表示装置における１画素分の等価回路図である。
　【図１５】
　従来のアクティブマトリクス型液晶表示装置における画素電位の変化を示す波形図である。
　【図１６】
　本発明にかかるアクティブマトリクス型液晶表示装置の第２実施例の要部となるＴＦＴを示す模式的な部分断面図である。
　【図１７】
　本発明にかかるｎチャネル型マルチゲートＬＤＤ　ＴＦＴのゲート電圧／ドレイン電流特性を示すグラフである。
　【図１８】
　図１６に示したＴＦＴの製造工程図である。
　【図１９】
　同じく製造工程図である。
　【図２０】
　同じく製造工程図である。
　【図２１】
　本発明にかかるアクティブマトリクス型液晶表示装置の第３実施例の要部となるＴＦＴを示す模式的な部分断面図である。
　【図２２】
　本発明にかかるスイッチング素子の冗長モデルを表わす模式図である。
　【図２３】
　本発明にかかるスイッチング素子の冗長性の説明に供する断面図である。
　【図２４】
　同じく冗長性の説明に供するドレイン電流／ゲート電圧特性図である。
　【図２５】
　同じく冗長性の説明に供する断面図である。
　【図２６】
　同じく冗長性の説明に供するドレイン電流／ゲート電圧特性図である。
　【図２７】
　同じく冗長性の説明に供する断面図である。
　【図２８】
　同じく冗長性の説明に供する断面図である。
　【図２９】
　同じく冗長性の説明に供する断面図である。
　【図３０】
　同じく冗長性の説明に供する断面図である。
　【図３１】
　同じく冗長性の説明に供する断面図である。
　【図３２】
　同じく冗長性の説明に供するドレイン電流／ゲート電圧特性図である。
　【図３３】
　同じく冗長性の説明に供する断面図である。
　【図３４】
　同じく冗長性の説明に供するドレイン電流／ゲート電圧特性図である。
　【図３５】
　同じく冗長性の説明に供する断面図である。
　【図３６】
　同じく冗長性の説明に供するドレイン電流／ゲート電圧特性図である。
　【符号の説明】
　１　　石英基板
　２　　チャネル領域
　３　　ソース領域
　４　　ソース／ドレイン領域（接続領域）
　５　　ドレイン領域
　６　　ＬＤＤ領域
　７　　ゲート酸化膜
　８　　ゲート窒化膜
　９　　ゲート電極
　１０　　第１層間絶縁膜
　１１　　配線電極
　１２　　第２層間絶縁膜
　１３　　画素電極