(57)【特許請求の範囲】
【請求項１】
入力トランジスタを備える増幅器と、
前記入力トランジスタのドレインにゲートを結合するダイオードであって、
前記ダイオードは、前記ドレインに対する前記ゲートの電圧が正であるとき、順方向バイアスされるように構成されるダイオード、
を備え、
前記入力トランジスタの前記ドレインを接地端子に直接結合する第２および第３のダイオードをさらに備える装置。
【請求項２】
第１の集積回路パッドと第２の集積回路パッドとをさらに備え、ここにおいて、前記第１の集積回路パッドが前記入力トランジスタの前記ゲートに結合され、前記第２の集積回路パッドが前記入力トランジスタのソースに結合された、請求項１に記載の装置。
【請求項３】
前記入力トランジスタの前記ドレインに前記ゲートを結合する第４のダイオードをさらに備え、前記ダイオードは、前記ドレインに対する前記ゲートの前記電圧が正であるとき、順方向バイアスされるように構成される、請求項１に記載の装置。
【請求項４】
前記ダイオードと直列に結合された抵抗器をさらに備える、請求項３に記載の装置。
【請求項５】
前記入力トランジスタの前記ドレインに前記ゲートを結合する第５のダイオードをさらに備え、前記ダイオードは、前記ゲートに対する前記ドレインの電圧が正であるとき、順方向バイアスされるように構成される、請求項１に記載の装置。
【請求項６】
前記第５のダイオードと直列に結合された第６のダイオードをさらに備える、請求項５に記載の装置。
【請求項７】
前記入力トランジスタのソースに前記ゲートを結合する第７のダイオードをさらに備え、前記ダイオードは、前記ゲートに対する前記ドレインの前記電圧が正であるとき、順方向バイアスされるように構成される、請求項１に記載の装置。
【請求項８】
前記入力トランジスタの前記ドレインに結合されたカスコードトランジスタをさらに備える、請求項１に記載の装置。
【請求項９】
ゲートとドレインとを有する入力トランジスタを備えるカスコード増幅器を使用して入力信号を増幅することと、
前記ドレインに対する前記ゲートの電圧が正であるとき、順方向バイアスされるように構成されるダイオードを使用して、前記入力信号を前記入力トランジスタの前記ドレインに結合することと、
さらに、第２および第３のダイオードを使用して前記入力トランジスタの前記ドレインを接地端子に直接結合することと
を備える方法。
【請求項１０】
第４のダイオードを使用して前記入力信号を前記入力トランジスタの前記ドレインに結合することをさらに備え、前記ダイオードは、前記ドレインに対する前記ゲートの前記電圧が正であるとき、順方向バイアスされるように構成された、請求項９に記載の方法。
【請求項１１】
前記ダイオードと直列に抵抗器を結合すること
をさらに備える、請求項１０に記載の方法。
【請求項１２】
第５のダイオードを使用して前記入力信号を前記入力トランジスタの前記ドレインに結合することをさらに備え、前記ダイオードは、前記ゲートに対する前記ドレインの電圧が正であるとき、順方向バイアスされるように構成された、請求項９に記載の方法。
【請求項１３】
前記第５のダイオードと直列に第６のダイオードを結合すること
をさらに備える、請求項１２に記載の方法。
【請求項１４】
第７のダイオードを使用して前記入力トランジスタのソースを前記入力信号に結合すること
をさらに備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その内容全体が参照により本明細書に明確に組み込まれる、２０１３年９月１２日に出願された、同一出願人が所有する米国非仮特許出願第１４／０２４，８３３号の優先権を主張する。
【０００２】
[0002]本開示は集積回路の静電放電（ＥＳＤ：electro-static discharge）保護に関する。
【背景技術】
【０００３】
[0003]最先端の集積回路（ＩＣ）は、継続的な技術スケーリングにより、ますます高密度の回路およびより小さいデバイスフィーチャサイズを採用する。この傾向は、静電放電（ＥＳＤ）からの損傷に対する現代のＩＣの脆弱性を高め、現代のＩＣの十分でロバストなＥＳＤ保護を与えることが重要になる。
【０００４】
[0004]ＩＣがＥＳＤ要件を満たすことを保証するために、製造およびテスト中に、所定のテスト電圧がＩＣの入力／出力（Ｉ／Ｏ）ピンの両端間に外部から印加され得る。これらのテスト電圧は、ＥＳＤ準拠を決定するための、当技術分野で知られている様々なモデル、たとえば、帯電デバイスモデル（ＣＤＭ：charged-device model）、人体モデル（ＨＢＭ：human body model）、機械モデル（ＭＭ：machine model）などに従って生成され得る。大きいテスト電圧が印加されたとき、寄生インダクタンスまたは抵抗の存在により、大きい電圧降下がＩＣのクリティカル端子の両端間で望ましくなく持続し、敏感回路に潜在的に損傷を与え得る。
【０００５】
[0005]したがって、最先端のＩＣにおけるＥＳＤ保護機構のロバストネスを改善するための新規の技法を提供することが望ましいであろう。
【図面の簡単な説明】
【０００６】
【図１】[0006]本開示の技法が実装され得る従来技術のワイヤレス通信デバイスの設計のブロック図。
【図２】[0007]Ｉ／Ｏパッドおよび回路を組み込んだ集積回路（ＩＣ）の従来技術の実装形態を示す図。
【図３】[0008]上述の問題に対処するために保護ダイオードが設けられた、本開示によるＩＣの例示的な実施形態を示す図。
【図４】[0009]追加の抵抗器を組み込んだ、本開示によるＩＣの代替の例示的な実施形態を示す図。
【図５】[0010]複数の保護ダイオードを組み込んだ、本開示によるＩＣの代替の例示的な実施形態を示す図。
【図６】[0011]本開示の複数の技法を組み込んだ、本開示によるＩＣの代替の例示的な実施形態を示す図。
【図７】[0012]Ｉ／Ｏパッドおよび回路を組み込んだ集積回路（ＩＣ）の代替の従来技術の実装形態を示す図。
【図８】[0013]追加の保護ダイオードが設けられた、本開示によるＩＣの例示的な実施形態を示す図。
【図９】[0014]２つの直列結合されたダイオードが設けられた、本開示によるＩＣの代替の例示的な実施形態を示す図。
【図１０】[0015]本開示のさらなる技法を組み込んだＩＣの代替の例示的な実施形態を示す図。
【図１１】[0016]本開示の複数の技法を組み込んだ、本開示によるＩＣの代替の例示的な実施形態を示す図。
【図１２】[0017]本開示による方法の例示的な実施形態を示す図。
【図１３】[0018]本開示による装置の例示的な実施形態を示す図。
【発明を実施するための形態】
【０００７】
[0019]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈されるべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるために与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わされるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載する態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載する本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。
【０００８】
[0020]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る例示的な様態のみを表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な態様よりも好ましいまたは有利であると解釈されるべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実行するように構成されたエンティティを示すために互換的に使用され得る。
【０００９】
[0021]図１に、本開示の技法が実装され得る従来技術のワイヤレス通信デバイス１００の設計のブロック図を示す。図１は、例示的なトランシーバ設計を示す。概して、送信機および受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実行され得る。これらの回路ブロックは、図１に示す構成とは異なって構成され得る。さらに、図１に示されていない他の回路ブロックも送信機および受信機において信号を調整するために使用され得る。別段に記載されていない限り、図１、または図面中の他の図中のいかなる信号もシングルエンドまたは差動のいずれかであり得る。また、図１中のいくつかの回路ブロックが省略され得る。
【００１０】
[0022]図１に示された設計では、ワイヤレスデバイス１００はトランシーバ１２０とデータプロセッサ１１０とを含む。データプロセッサ１１０は、データとプログラムコードとを記憶するためのメモリ（図示せず）を含み得る。トランシーバ１２０は、双方向通信をサポートする送信機１３０と受信機１５０とを含む。概して、ワイヤレスデバイス１００は、任意の数の通信システムと周波数帯域とのための任意の数の送信機および／または受信機を含み得る。トランシーバ１２０の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、無線周波数（ＲＦ）ＩＣ、混合信号ＩＣなどの上に実装され得る。
【００１１】
[0023]送信機または受信機は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、受信機のために、複数の段においてＲＦとベースバンドとの間で、たとえば、１つの段においてＲＦから中間周波数（ＩＦ）に、次いで別の段においてＩＦからベースバンドに周波数変換される。直接変換アーキテクチャでは、信号が１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図１に示された設計では、送信機１３０および受信機１５０は、直接変換アーキテクチャを用いて実装される。
【００１２】
[0024]送信経路では、データプロセッサ１１０は、送信されるべきデータを処理し、送信機１３０にＩおよびＱアナログ出力信号を与える。図示の例示的な実施形態では、データプロセッサ１１０は、データプロセッサ１１０によって生成されたデジタル信号をさらなる処理のためにＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流に変換するためのデジタルアナログ変換器（ＤＡＣ）１１４ａおよび１１４ｂを含む。
【００１３】
[0025]送信機１３０内で、ローパスフィルタ１３２ａおよび１３２ｂは、前のデジタルアナログ変換によって生じた望ましくないイメージを除去するために、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理する。増幅器（Ａｍｐ）１３４ａおよび１３４ｂは、それぞれ、ローパスフィルタ１３２ａおよび１３２ｂからの信号を増幅し、ＩおよびＱベースバンド信号を与える。ミキサ１４１ａおよび１４１ｂを含むアップコンバータ１４０が、送信（ＴＸ）局部発振（ＬＯ）信号生成器１９０からのＩおよびＱ  ＴＸ  ＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートし、アップコンバートされた信号を与える。フィルタ１４２は、周波数アップコンバージョンによって生じた望ましくないイメージならびに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号をフィルタ処理する。電力増幅器（ＰＡ）１４４は、所望の出力電力レベルを取得するためにフィルタ１４２からの信号を増幅し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、アンテナ１４８を介して送信される。
【００１４】
[0026]受信経路では、アンテナ１４８は、基地局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、低雑音増幅器（ＬＮＡ）１５２に与えられる。デュプレクサ１４６は、ＲＸ信号がＴＸ信号から分離されるように、特定のＲＸ−ＴＸデュプレクサ周波数分離を用いて動作するように設計される。受信ＲＦ信号は、ＬＮＡ１５２によって増幅され、所望のＲＦ入力信号を取得するためにフィルタ１５４によってフィルタ処理される。ダウンコンバージョンミキサ１６１ａおよび１６１ｂは、ＩおよびＱベースバンド信号を生成するために、フィルタ１５４の出力を、受信（ＲＸ）ＬＯ信号生成器１８０からのＩおよびＱ  ＲＸ  ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合する。ＩおよびＱベースバンド信号は、データプロセッサ１１０に与えられるＩおよびＱアナログ入力信号を取得するために、増幅器１６２ａおよび１６２ｂによって増幅され、ローパスフィルタ１６４ａおよび１６４ｂによってさらにフィルタ処理される。図示の例示的な実施形態では、データプロセッサ１１０は、ＩおよびＱアナログ入力信号を、データプロセッサ１１０によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）１１６ａおよび１１６ｂを含む。
【００１５】
[0027]図１では、ＴＸ  ＬＯ信号生成器１９０は、周波数アップコンバージョンのために使用されるＩおよびＱ  ＴＸ  ＬＯ信号を生成し、ＲＸ  ＬＯ信号生成器１８０は、周波数ダウンコンバージョンのために使用されるＩおよびＱ  ＲＸ  ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数をもつ周期信号である。ＰＬＬ１９２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１９０からのＴＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＰＬＬ１８２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１８０からのＲＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
【００１６】
[0028]ＬＮＡ１５２およびＰＡ１４４は、ＩＣの外部のノードにインターフェースする入力／出力（Ｉ／Ｏ）端子を組み込み得るので、そのような回路ブロックは、外部環境からの、場合によっては大きい電位にさらされ、損傷をより受けやすくなり得る。たとえば、製造またはテスト中などの、たとえば、取扱者または工業機器との接触により、かなりの量の静電荷が、たとえば、摩擦、誘導などにより、電子デバイス中に堆積することがある。そのような帯電電子デバイスが放電経路に接触するとき、電子デバイスを通して電流のサージが生成され、デバイスの突発故障（catastrophic failure）が潜在的に生じ得る。電流サージ現象はまた、帯電体が電子デバイスの近傍に入れられたときに発生し得、その場合、帯電体は電子デバイスを通して放電し、それにより、電子デバイスの構成要素に損傷を与え得る。
【００１７】
[0029]上記で説明したようなデバイス故障は、半導体製造およびテストのすべての段階において、ならびに電子デバイスがエンドユーザによって操作されているときのフィールドにおいてさえ発生し得る。したがって、最先端のＲＦおよびアナログＩＣ製品を開発する際に、ＥＳＤに対する十分な保護ストラテジーが有用である。
【００１８】
[0030]図２に、入力／出力（Ｉ／Ｏ）パッドおよび回路を組み込んだ集積回路（ＩＣ）２００の従来技術の実装形態を示す。図２は、説明の目的で示したものにすぎず、本開示の範囲を本明細書で開示する技法の特定の適用例に限定するものではないことに留意されたい。たとえば、ＩＣは、概して、必ずしもＩＣ２００中に示されているとは限らない、追加のパッド、回路、リード線などを含み得る。
【００１９】
[0031]図２では、ＩＣ２００はＩ／Ｏパッド２０１、２０２、および２０３を含む。パッド２０１は、外部から与えられた電源電圧（たとえば、ＶＤＤ、図２に図示せず）をＩＣ２００の供給レール２９９に結合する。パッド２０２は、外部電圧Ｖ２を、ＩＣ２００の入力、たとえば、ＩＣ２００の増幅器入力端子に結合する。パッド２０３は外部電圧Ｖ１をＩＣ２００の接地端子に結合する。ＩＣ２００は、増幅器２１０と、供給クランプ２２０と、他の回路２４０とをさらに含み、それらの機能については以下でさらに説明する。
【００２０】
[0032]図２では、増幅器２１０は、カスコードトポロジーを使用して実装される。特に、増幅器２１０は、ノード２１２ａにおいて結合された入力トランジスタＭ１とカスコードトランジスタＭ２とを内蔵し、Ｍ１のゲートがパッド２０２に結合される。増幅器２１０は、Ｍ２のドレインに結合された負荷インダクタンスＬ２と、入力トランジスタＭ１のソースに結合されたソースインダクタンスＬ１とをさらに含む。図示されていない他の回路要素が増幅器２１０中にさらに存在し得ることに留意されたい。たとえば、直列インダクタンスおよび／または抵抗（図示せず）が入力トランジスタＭ１のゲートなどにさらに結合され得る。
【００２１】
[0033]さらに、増幅器２１０の上述の説明は、本開示の範囲をカスコード増幅器実装形態に限定するものではないことに留意されたい。たとえば、（たとえば、必ずしもカスコードトランジスタＭ２を含むとは限らない）任意の負荷に結合された入力トランジスタＭ１を有する共通ソース増幅器設計が本開示の技法を容易に利用し得る。さらに、いくつかの実装形態では、負荷インダクタンスＬ２は、差動ミキサ（図示せず）の入力を供給するためにトランスフォーマ構成の一部として別のインダクタ（図示せず）に相互結合され得る。代替実装形態では、増幅器２１０は、当技術分野で知られているＬディジェネレートトポロジー（L-degenerated topology）を利用し得、その場合、ソースインダクタンスＬ１は削除され得、および／または整合のために１つまたは複数のシャント抵抗が追加され得る。さらなる代替実装形態では、ソースインダクタンスＬ１はトランスフォーマなどによって置き換えられ得る。本明細書で説明する技法は、そのような他の増幅器トポロジーにも適応するように容易に適合され得ることが諒解されよう。
【００２２】
[0034]ＩＣ２００がＥＳＤに関係する仕様を満たすことを保証するために、テスト段階中に、いくつかのＥＳＤイベントに対するＩＣ２００の応答を決定するために、所定のテスト電圧がＩ／Ｏパッドの両端間に外部から印加され得る。特に、これらのテスト電圧は、ＥＳＤ準拠を決定するための、当技術分野で知られている様々なモデル、たとえば、帯電デバイスモデル（ＣＤＭ）、人体モデル（ＨＢＭ）、機械モデル（ＭＭ）などに従って生成され、印加され得る。たとえば、ＣＤＭは、電子デバイスが（たとえば、摩擦帯電または誘導機構により）高いＤＣ電圧まで充電され、その後、場合によっては電子デバイスのピンのうちの１つに接触する接地導体の近傍に入るシナリオをエミュレートし得る。そのようなシナリオにより、電子デバイス内に（およびそれのピンのすべてに）蓄積された電荷が、低インピーダンス経路を通って接地に至るピンを通して放電することがある。本開示の技法はまた、ＣＤＭイベントのほかに（明示的に言及されていない）他のタイプのＥＳＤイベントの保護を与え得ることが諒解されることに留意されたい。
【００２３】
[0035]ＥＳＤイベントからＩＣ２００のクリティカル回路（たとえば、増幅器２１０、他の回路２４０など）を保護するために、クリティカル回路から離れてＥＳＤ電流を分流するためにいくつかの保護要素が設けられ得る。たとえば、（たとえば、負のＣＤＭイベントなど、ＥＳＤテストイベント中に）かなりの過渡正電圧がデバイスＭ１およびＭ２の両端間に生じた場合、それにより誘起された電流の大部分は、図２に経路１と標示された電流経路を通って分流され得る。たとえば、パッド２０３は、（たとえば、負のＣＤＭテストイベントの場合）負電圧までまたは（たとえば、正のＣＤＭテストの場合）正電圧まで充電され得、パッド２０２は接地に結合され得る。得られた過渡電流は、デバイスＭ１およびＭ２の両端間で大きい過渡電圧を生成し得る。特に、電流Ｉ１は、経路１を流れ、Ｖ２からパッド２０２を通って、ダイオードＤ１、供給レール２９９、供給レール２９９を接地２９８に結合する（場合によっては双方向）供給クランプ２２０、接地レール２９８を通って、パッド２０３を介してＶ１に戻り得る。経路１は低インピーダンスを有するように設計されているので、ＥＳＤイベントに関連する電流の大部分は経路１を通って分流され、それにより、ＩＣ２００のクリティカル回路をある程度まで保護することになる。
【００２４】
[0036]しかしながら、実際には、たとえば、導電経路の残差直列インピーダンス、供給レールおよび／または接地レール、供給クランプおよび／または他の直列保護回路などにより、大きい寄生インダクタンスおよび／または抵抗が経路１の両端間に存在し得る。そのような大きい直列インダクタンスにより、たとえば、オーミック電圧降下に起因する、かなりの電圧がＭ１およびＭ２の端子の両端間に生じ得ることが諒解されよう。この大きい電圧降下は、特に、最先端のトランジスタプロセスを特徴づける低い破壊電圧を仮定すれば、ダイオードＤ１および供給クランプ２２０が設けられたときでも、ＩＣ２００のクリティカル回路に望ましくなく損傷を与え得る。（たとえば、６５ｎｍプロセスを使用して作製された一般的なトランジスタは７Ｖの破壊電圧をサポートし得るが、２８ｎｍプロセスを使用して作製されたトランジスタは５Ｖのみの破壊電圧をサポートすることが可能であり得る。）例示的な実施形態では、破壊電圧は、デバイスのゲートソース接合またはドレインソース接合が、損傷されることなしに維持し得る、電圧に対応し得る。
【００２５】
[0037]さらに、いくつかのトランシーバ実装形態では、トランシーバ入力（たとえば、受信部分の増幅器２１０への入力）は、トランシーバの送信部分から発生する強い信号にさらされ得ることが諒解されよう。たとえば、いくつかの例示的な実施形態では、デバイスは、ＧＳＭ（登録商標）ネットワークのための送信（ＴＸ）とＣＤＭＡネットワークのための受信（ＲＸ）とを同時にサポートし得る。この例示的な実施形態では、ＧＳＭ送信機からＣＤＭＡ受信機へのＴＸ電力漏れもＣＤＭＡ受信機への損傷を望ましくなく引き起こし得る。
【００２６】
[0038]したがって、ＩＣ中のクリティカル回路に損傷を与え得るＥＳＤイベントならびにいくつかの他の高電力イベントに効果的に対処するための新規でロバストな技法を提供することが望ましいであろう。
【００２７】
[0039]図３に、上述の問題に対処するために（本明細書では「保護ダイオード」としても示される）ダイオードＤＰ１が設けられた、本開示によるＩＣの例示的な実施形態３００を示す。図３は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００２８】
[0040]図３では、ダイオードＤＰ１はＭ１のゲートをそれのドレインに結合する。図示の例示的な実施形態では、ＤＰ１は、正電圧がＭ１のゲートとドレインとの間に存在するとき、順方向バイアスされるようにさらに構成される。パッド２０２とパッド２０３との間に大きい正電圧Ｖ２−Ｖ１＞＞０が生じたとき、図２の経路１を通って最初に分流された電流Ｉ１の一部分が、代わりに、ＤＰ１を通ってＭ１のドレイン、またはノード２１２ａに分流される。ノード２１２ａから、分流された電流は、さらに、いくつかの経路を通って、たとえば、Ｍ１のドレインソースチャネルを通って、Ｍ１の基板を通ってなど、接地レール２９８にリダイレクトされ得る。このようにして、経路１を通る電流が相応して低減されるので、Ｖ２とＶ１との間のオーミック電圧降下も低減されることが予想され、したがってデバイスＭ１およびＭ２に対する電圧応力が低下する。
【００２９】
[0041]１つの保護ダイオードＤＰ１が図３に示されているが、代替の例示的な実施形態は、Ｍ１のゲートとそれのドレインとの間で直列に任意の別の数のダイオードを組み込み得ることに留意されたい。複数の直列結合されたダイオードは、有利には、ＥＳＤ保護機構の関連するターンオン電圧を増加させ、それにより、デバイスの通常動作中に保護ダイオードの偶発的順方向バイアスを防ぎ（またはその可能性を低減し）得ることが諒解されよう。
【００３０】
[0042]ダイオードＤＰ１、および／または以下で説明する他のダイオードの機能を実装するための様々な技法が当技術分野で知られていることを当業者は諒解されよう。たとえば、接合ダイオード、ゲート型ダイオード、シリコン制御整流器、およびショットキーダイオードなどのうちのいずれかが使用され得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。
【００３１】
[0043]Ｍ１のドレインを通ってそれのソースに至る分流経路を与えることのさらなる利点は、追加の電流がＭ１のソースを流れることにより、Ｍ１のソース電圧が増加することが予想され、したがってＭ１のゲートソース間電圧が減少することが諒解されよう。この影響は、有利には、Ｍ１のゲートソース接合にかけられる応力を低減し得る。
【００３２】
[0044]図４に、追加の抵抗器ＲＰ１を組み込んだ、本開示によるＩＣ４００の代替の例示的な実施形態を示す。図４は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。図４では、抵抗器ＲＰ１はＤＰ１と直列に設けられる。いくつかの例示的な実施形態では、ＲＰ１をＤＰ１と直列に設けることは、ＤＰ１を通過する電流を低減し、したがって、ＤＰ１のサイズが低減されることが可能になり得ることが諒解されよう。したがって、これは、有利には、たとえば、Ｍ１への入力において、そのようなダイオードに関連する寄生要素（たとえば、キャパシタンスまたは抵抗）のサイズを低減し得る。
【００３３】
[0045]いくつかの例示的な実施形態では、ＲＰ１は、ＤＰ１と直列の明示的に設けられた抵抗要素に対応する必要がないことが諒解されよう。代わりに、ＲＰ１は、図示の様式でＤＰ１が設けられたときに存在する固有の直列抵抗を単にモデル化することが理解され得る。さらに、ＲＰ１などの明示的または暗黙的抵抗が、概して、本開示で説明および／または図示するダイオードのうちのいずれかと直列に配置され得ることが諒解されよう。そのような例示的な実施形態は本開示の範囲内に入ることが企図される。
【００３４】
[0046]図５に、複数の保護ダイオードを組み込んだ、本開示によるＩＣの代替の例示的な実施形態５００を示す。図５は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００３５】
[0047]図５では、ダイオードＤＰ２がダイオードＤＰ３と直列に設けられ、共同でＭ１のドレインまたはノード２１２ａを接地に結合する。ＤＰ２およびＤＰ３は、かなりの正電圧がＭ１のドレインと接地との間に存在するとき、順方向バイアスされるように構成される。特に、大きい正電圧Ｖ２−Ｖ１がパッド２０２とパッド２０３との間に存在するとき、経路１に関連する電流の一部が、ノード２１２ａに分流され、ＤＰ２およびＤＰ３、接地レール２９８を通って、パッド２０３を介してＶ１に戻る。このようにして、パッド２０２とパッド２０３との間の持続するオーミック電圧降下が低減されることが予想される。
【００３６】
[0048]図５では、直列に結合された２つの保護ダイオードＤＰ２およびＤＰ３が示されているが、代替の例示的な実施形態は、概して、図、たとえば、図５ならびに他の図において、本明細書で示すダイオードの代用として直列に任意の複数のダイオードを組み込み得ることに留意されたい。複数の直列結合されたダイオードは、有利には、ＥＳＤ保護機構の関連するターンオン電圧を増加させ、それにより、デバイスの通常動作中に保護ダイオードの偶発的順方向バイアスを防ぎ（またはその可能性を低減し）得ることが諒解されよう。
【００３７】
[0049]図６に、本開示の複数の技法を組み込んだ、本開示によるＩＣの代替の例示的な実施形態６００を示す。例示的な実施形態６００は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。代替の例示的な実施形態は、図６に示されている技法の任意のサブセットまたは組合せを組み込み得、そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。
【００３８】
[0050]図６では、ＤＰ１およびＲＰ１はＭ１のゲートをそれのドレインに結合し、ＤＰ２およびＤＰ３は共同でＭ１のドレインを接地に結合する。例示的な実施形態６００に適用される技法の動作原理は、図４〜図５に関する上記での説明に照らして明らかになり、したがって、それらの説明は以下で省略されることが諒解されよう。
【００３９】
[0051]図７に、入力／出力（Ｉ／Ｏ）パッドおよび回路を組み込んだ集積回路（ＩＣ）７００の代替の従来技術の実装形態を示す。図２および図７中の同様に標示された要素は、同様の機能を有する要素に対応し、したがって、それらの説明は以下で省略されることに留意されたい。
【００４０】
[0052]図７では、ＩＣ７００は、前に図２のＩＣ２００に関して上記で説明した、Ｉ／Ｏパッド２０１、２０２、２０３と、カスコード増幅器２１０と、供給クランプ２２０と、他の回路２４０とを含む。ＩＣ７００は、Ｍ１のゲートを接地レール２９８に結合するダイオードＤ２をさらに含む。大きい負電圧（たとえば、Ｖ２−Ｖ１＜＜０）がＭ１のゲートと接地レール２９８（または、それぞれパッド２０２とパット２０３）との間に存在するとき、Ｄ２は、順方向バイアスされるように構成される。（たとえば、正のＣＤＭイベントなど、ＥＳＤテストイベント中に）かなりの過渡負電圧がパッド２０２および２０３の両端間に印加された場合、それにより誘起された電流の大部分は、図７に経路２と標示された電流経路を通って分流される。特に、電流は、経路２を流れ、Ｖ１からパッド２０３を通って、Ｄ２を通って、パッド２０２を介してＶ２に戻る。経路２は低インピーダンスを有するように設計されているので、ＥＳＤイベントに関連する電流の大部分は経路２を通って分流され、それにより、ＩＣ７００のクリティカル回路（たとえば、増幅器２１０および他の回路２４０）をある程度まで保護することになる。
【００４１】
[0053]しかしながら、実際には、経路２における大きい寄生直列インダクタンス（図７に図示せず）により、大きい電圧がＭ１の両端間に生じ得、それにより、Ｖ２とＶ１との間で相応して大きい（負の）オーミック電圧降下が生じ得る。この大きい負の電圧降下は、Ｄ２が設けられたときでも、ＩＣ７００のクリティカル回路に望ましくなく損傷を与え得る。たとえば、Ｍ１のゲートソース接合は、そのような大きい負の電圧降下の存在下で故障し得る。さらに、かなりの負電圧が存在するとき、それにより生成された電流の一部がインダクタンスＬ２を通って分流され、それにより、Ｍ２および／またはＭ１のドレインに潜在的に損傷を与えることがあるＬ２の両端間の電圧応答におけるかなりのリンギングが生じ得る。
【００４２】
[0054]図８に、保護ダイオードＤＰ４が設けられた、本開示によるＩＣの例示的な実施形態８００を示す。図８は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００４３】
[0055]図８では、保護ダイオードＤＰ４はＭ１のドレインをそれのゲートに結合する。図示の例示的な実施形態では、ＤＰ４は、正電圧がＭ１のドレインとゲートとの間に存在するとき、順方向バイアスされるように構成される。ＤＰ４は、有利には、Ｍ１のドレインにおける電圧スイングを制限し、したがってＭ１に対する電圧応力が低減することが諒解されよう。
【００４４】
[0056]１つの保護ダイオードＤＰ４が図８に示されているが、代替の例示的な実施形態は、Ｍ１のドレインとそれのゲートとの間で直列に任意の数のダイオードを組み込み得ることに留意されたい。複数の直列結合されたダイオードは、有利には、ＥＳＤ保護機構の関連するターンオン電圧を増加させ、それにより、デバイスの通常動作中に保護ダイオードの偶発的順方向バイアスを防ぎ（またはその可能性を低減し）得ることが諒解されよう。たとえば、図９に、２つの直列結合されたダイオードＤＰ４．１およびＤＰ４．２が設けられた、本開示によるＩＣ９００の代替の例示的な実施形態を示す。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。
【００４５】
[0057]図１０に、本開示のさらなる技法を組み込んだＩＣ１０００の代替の例示的な実施形態を示す。図１０では、直列結合された保護ダイオードＤＰ４．１およびＤＰ４．２はＭ１のドレインをそれのゲートに結合し、保護ダイオードＤＰ５はＭ１のソースをそれのゲートにさらに結合する。ＤＰ５は、パッド２０２とパッド２０３との間の可能な負電圧のための代替の分流経路を与え、したがって、ＩＣ１０００のクリティカル回路の追加の保護を与えることに留意されたい。
【００４６】
[0058]特に、ＤＰ５は、正電圧がＭ１のソースとゲートとの間に存在するとき、順方向バイアスされるように構成される。大きい負電圧Ｖ２−Ｖ１＜＜０がパッド２０２とパッド２０３との間に印加されたとき、最初にＤ２を通って分流された電流Ｉ２の一部は、代わりに、ＤＰ５を通って、たとえば、接地レール２９８から、ＤＰ５を通って分流され、パッド２０２を介してＶ２に戻る。このようにして、Ｄ２を通る電流が低減されるので、Ｖ２とＶ１との間のオーミック電圧降下も低減され得る。
【００４７】
[0059]ＩＣ１０００中のＤＰ４．１とＤＰ４．２とＤＰ５との組合せは、有利には、２つの並列分流経路（たとえば、Ｍ１のソースを通ってそれのゲートに至る１つの分流経路、およびＭ１のドレインを通ってそれのゲートに至る１つの分流経路）を与えることが諒解されよう。したがって、たとえば、正のＣＤＭイベントに対処するとき、ＩＣ１０００のために、より大きいＥＳＤ保護が与えられる。
【００４８】
[0060]図１１に、本開示の複数の技法を組み込んだ、本開示によるＩＣの代替の例示的な実施形態１１００を示す。例示的な実施形態１１００は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。代替の例示的な実施形態は、図１１に示されている技法の任意のサブセットを組み込み得、そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。
【００４９】
[0061]図１１では、ＤＰ１およびＲＰ１はＭ１のゲートをそれのドレインに結合し、ＤＰ２およびＤＰ３は共同でＭ１のドレインを接地に結合する。図１１にさらに示されているように、ＤＰ４．１およびＤＰ４．２は共同でＭ１のドレインをそれのゲートに結合し、ＤＰ５はＭ１のソースをそれのゲートに結合する。例示的な実施形態１１００に適用される上述の技法のいくつかの動作原理は、本開示の他の図に関する上記での説明に照らして明らかになり、したがって、それらの説明は以下で省略されることが諒解されよう。
【００５０】
[0062]図１２に、本開示による方法の例示的な実施形態を示す。図１２は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の方法に限定するものではないことに留意されたい。
【００５１】
[0063]図１２では、ブロック１２１０において、ゲートとドレインとを有する入力トランジスタを備えるカスコード増幅器を使用して入力信号を増幅する。
【００５２】
[0064]ブロック１２２０において、ダイオードを使用して入力信号を入力トランジスタのドレインに結合する。
【００５３】
[0065]図１３に、本開示による装置１３００の例示的な実施形態を示す。本明細書の図１３および他の図中の同様に標示された要素は、概して、別段に記載されていない限り、同様の機能を実行する要素に対応し得ることに留意されたい。
【００５４】
[0066]図１３では、増幅器１３０２は入力トランジスタＭ１を含む。Ｍ１のドレインに潜在的に結合された要素は図１３に明示的に示されていないが、そのような要素が、たとえば、１つまたは複数のカスコードトランジスタ、負荷などを含み得ることを当業者は諒解することに留意されたい。同様に、Ｍ１のソースに潜在的に結合された要素は図１３に明示的に示されていないが、そのような要素が、たとえば、１つまたは複数のソースディジェネレーションインダクタなどを含み得ることを当業者は諒解されよう。そのような例示的な実施形態は本開示の範囲内に入ることが企図される。
【００５５】
[0067]図１３では、ダイオードブロック１３１０は入力トランジスタＭ１のゲートをドレインに結合する。例示的な実施形態では、ダイオードブロック１３１０は、図３に示されたダイオードＤＰ１、たとえば、ゲートドレイン間電圧が正であるとき、順方向バイアスされるように構成されたダイオードに対応し得る。代替の例示的な実施形態では、ダイオードブロック１３１０は、図８に示されたダイオードＤＰ４、たとえば、ドレインゲート間電圧が正であるとき、順方向バイアスされるように構成されたダイオードに対応し得る。ダイオードブロック１３１０は、前に上記で説明したように、示されたダイオードＤＰ１またはＤＰ４のほかに他の要素、たとえば、直列結合された抵抗器または複数のダイオードを含み得ることに留意されたい。
【００５６】
[0068]本明細書および特許請求の範囲において、ある要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素はその別の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、ある要素が別の要素に「電気的に結合」されていると言及されるとき、それは、そのような要素間に低抵抗の経路が存在することを示し、ある要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。
【００５７】
[0069]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００５８】
[0070]さらに、本明細書で開示した例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００５９】
[0071]本明細書で開示した例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００６０】
[0072]本明細書で開示した例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
【００６１】
[0073]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００６２】
[0074]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  入力トランジスタを備える増幅器と、
前記入力トランジスタのドレインにゲートを結合するダイオードと
を備える装置。
［Ｃ２］  前記ダイオードは、ゲートドレイン間電圧が正であるとき、順方向バイアスされるように構成された、Ｃ１に記載の装置。
［Ｃ３］  第１の集積回路パッドと第２の集積回路パッドとをさらに備え、ここにおいて、前記第１の集積回路パッドが前記入力トランジスタの前記ゲートに結合され、前記第２の集積回路パッドが前記入力トランジスタのソースに結合された、Ｃ１に記載の装置。
［Ｃ４］  前記ダイオードと直列に結合された抵抗器をさらに備える、Ｃ１に記載の装置。
［Ｃ５］  前記入力トランジスタの前記ドレインに結合されたカスコードトランジスタをさらに備える、Ｃ１に記載の装置。
［Ｃ６］  前記入力トランジスタの前記ドレインを接地端子に結合する２つのダイオードをさらに備える、Ｃ１に記載の装置。
［Ｃ７］  前記ダイオードは、ドレインゲート間電圧が正であるとき、順方向バイアスされるように構成された、Ｃ１に記載の装置。
［Ｃ８］  前記ゲートドレイン間電圧が正であるとき、順方向バイアスされるように構成された、第２のダイオードをさらに備える、Ｃ７に記載の装置。
［Ｃ９］  前記ダイオードと直列に結合された第２のダイオードをさらに備える、Ｃ１に記載の装置。
［Ｃ１０］  前記ドレインを前記ゲートに結合する第２のダイオードをさらに備え、前記第２のダイオードは、前記ドレインゲート間電圧が正であるとき、順方向バイアスされるように構成された、Ｃ２に記載の装置。
［Ｃ１１］  入力信号を増幅するための手段を備える集積回路と、
前記集積回路の帯電デバイスモデル（ＣＤＭ）性能を改善するための手段と
を備える装置。
［Ｃ１２］  ＣＤＭ性能を改善するための前記手段が、正のＣＤＭ性能を改善するための手段を備える、Ｃ１１に記載の装置。
［Ｃ１３］  正のＣＤＭ性能を改善するための前記手段が、増幅するための前記手段のドレインにゲートを結合するダイオードを備える、Ｃ１２に記載の装置。
［Ｃ１４］  ＣＤＭ性能を改善するための前記手段が、負のＣＤＭ性能を改善するための手段を備える、Ｃ１１に記載の装置。
［Ｃ１５］  負のＣＤＭ性能を改善するための前記手段が、増幅するための前記手段のドレインを接地端子に結合する少なくとも１つのダイオードを備える、Ｃ１１に記載の装置。
［Ｃ１６］  ゲートとドレインとを有する入力トランジスタを備えるカスコード増幅器を使用して入力信号を増幅することと、
ダイオードを使用して前記入力信号を前記入力トランジスタの前記ドレインに結合することと
を備える方法。
［Ｃ１７］  前記ダイオードは、ゲートドレイン間電圧が正であるとき、順方向バイアスされるように構成された、Ｃ１６に記載の方法。
［Ｃ１８］  前記ダイオードは、ドレインゲート間電圧が正であるとき、順方向バイアスされるように構成された、Ｃ１６に記載の方法。
［Ｃ１９］  前記入力トランジスタの前記ドレインを接地端子に結合すること
をさらに備える、Ｃ１６に記載の方法。
［Ｃ２０］  第２のダイオードを使用して前記入力トランジスタのソースを前記入力信号に結合すること
をさらに備える、Ｃ１６に記載の方法。
【図１】
0006495291.tif 000002
【図２】
0006495291.tif 000003
【図３】
0006495291.tif 000004
【図４】
0006495291.tif 000005
【図５】
0006495291.tif 000006
【図６】
0006495291.tif 000007
【図７】
0006495291.tif 000008
【図８】
0006495291.tif 000009
【図９】
0006495291.tif 000010
【図１０】
0006495291.tif 000011
【図１１】
0006495291.tif 000012
【図１２】
0006495291.tif 000013
【図１３】
0006495291.tif 000014