(57)【特許請求の範囲】
【請求項１】
半導体装置のテストを行うテスト回路と、
前記テスト回路の稼働状態／非稼働状態を指示する制御信号を出力する制御信号出力部と、
電気的ヒュ−ズ素子の切断により１ビットの出力信号値を変化させるセルを複数備える記憶ブロックと、
前記記憶ブロックの全セルの出力信号値に基づき切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が所定であるか判定する判定回路と、
前記判定回路の判定結果に基づき前記制御信号出力部から出力する制御信号を稼働状態を指示する制御信号又は非稼働状態を指示する制御信号とする制御信号コントロール部と
を具備することを特徴とする半導体装置。
【請求項２】
判定回路は、切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が奇数であるか偶数であるか判定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
テスト回路が複数設けられ、制御信号出力部からそれぞれのテスト回路に、制御信号が与えられることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
テスト回路は、複数の動作モードを有し、制御信号出力部はそれぞれの動作モードについて稼働状態／非稼働状態を指示する制御信号を出力することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
各セルの出力部は出力値を保持してシリアルデータとしてシフト出力する構成を有し、
前記出力部からシフト出力された出力値を保持するカスケード接続されたフリップフロップを備え、
前記各フリップフロップの出力を判定回路へ導くことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
判定回路を、排他的論理和回路により構成したことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
制御信号コントロール部には、複数のテスト回路に与えられる制御信号中の所定の制御信号と、判定回路の出力の論理積演算を行う論理積回路が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項８】
制御信号コントロール部には、複数の動作モードについて稼働状態／非稼働状態を指示する制御信号中の所定の制御信号と、判定回路の出力の論理積演算を行う論理積回路が備えられていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置自身のテストを行うテスト回路を備える半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置としては、メモリをテストするテスト回路を接続するためのテストパッドと、上記メモリとの間にフューズを設けておき、テストパッドにテスト回路を接続してテストを行った後に、フューズを溶断して、テストパッドを介したメモリアクセスを不可能とするものが知られている（特許文献１参照）。備える半導体装置においては、
【０００３】
上記の半導体装置によれば、テスト後には不正なテストが行えなくなるので、データセキュリティの向上を図ることができるという効果を奏する。
【０００４】
また、特許文献２には、テストパッド部、入力バッファ回路部、ＣＭＯＳトランスファー回路部、ＣＭＯＳトランスファー回路部を制御する入力制御回路を備え、入力制御回路に搭載されたフューズの接続もしくは切断の状態に応じて、ＣＭＯＳトランスファー回路部の活性もしくは非活性の状態を一括して制御する半導体装置が開示されている。
【０００５】
上記特許文献２の半導体装置によれば、フューズが搭載された入力制御回路の出力信号により検査時に必要なテストパッド部の制御が可能なため、レイアウト面積の増加を抑制することができ、且つ、出荷時のフューズ切断によりセキュリティの確保を行うこともできるという効果を奏する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１９７６００号公報
【特許文献２】特開２００７−１５７８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記半導体装置によれば、フューズ切断によりセキュリティの確保を行うことが可能であるものの、その後に不良となり、戻入品として返還された場合に、テスト回路を使用したテストを行うことができないため、不良の原因究明に時間を要し、また、戻入品を検査するために、特別に装置や設備を備える必要があり、製造者の負担が大きくなるという問題があった。
【０００８】
本発明は上記のような半導体装置の問題点に鑑みてなされたもので、その目的は、出荷後に不良となり、戻入品として返還された場合に、テスト回路を使用したテストを行うことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体装置のテストを行うテスト回路と、前記テスト回路の稼働状態／非稼働状態を指示する制御信号を出力する制御信号出力部と、電気的ヒュ−ズ素子の切断により１ビットの出力信号値を変化させるセルを複数備える記憶ブロックと、前記記憶ブロックの全セルの出力信号値に基づき切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が所定であるか判定する判定回路と、前記判定回路の判定結果に基づき前記制御信号出力部から出力する制御信号を稼働状態を指示する制御信号又は非稼働状態を指示する制御信号とする制御信号コントロール部とを具備することを特徴とする。
【００１０】
本発明に係る半導体装置では、判定回路は、切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が奇数であるか偶数であるか判定することを特徴とする。
【００１１】
本発明に係る半導体装置では、テスト回路が複数設けられ、制御信号出力部からそれぞれのテスト回路に、制御信号が与えられることを特徴とする。
【００１２】
本発明に係る半導体装置では、テスト回路は、複数の動作モードを有し、制御信号出力部はそれぞれの動作モードについて稼働状態／非稼働状態を指示する制御信号を出力することを特徴とする。
【００１３】
本発明に係る半導体装置では、各セルの出力部は出力値を保持してシリアルデータとしてシフト出力する構成を有し、前記出力部からシフト出力された出力値を保持するカスケード接続されたフリップフロップを備え、前記各フリップフロップの出力を判定回路へ導くことを特徴とする。
【００１４】
本発明に係る半導体装置では、判定回路を、排他的論理和回路により構成したことを特徴とする。
【００１５】
本発明に係る半導体装置では、制御信号コントロール部には、複数のテスト回路に与えられる制御信号中の所定の制御信号と、判定回路の出力の論理積演算を行う論理積回路が備えられていることを特徴とする。
【００１６】
本発明に係る半導体装置では、制御信号コントロール部には、複数の動作モードについて稼働状態／非稼働状態を指示する制御信号中の所定の制御信号と、判定回路の出力の論理積演算を行う論理積回路が備えられていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、電気的ヒュ−ズ素子の切断により１ビットの出力信号値を変化させるセルを複数備える記憶ブロックを備えており、前記記憶ブロックの全セルの出力信号値に基づき切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が所定であるか判定する判定回路と、前記判定回路の判定結果に基づき前記制御信号出力部から出力する制御信号を、稼働状態を指示する制御信号又は非稼働状態を指示する制御信号とする制御信号コントロール部とを備えているので、出荷時の電気的ヒュ−ズ素子の切断により、切断された又は切断されない電気的ヒュ−ズ素子の数を第１の値とし、戻入品として返還された場合に、電気的ヒュ−ズ素子の切断により、切断された又は切断されない電気的ヒュ−ズ素子の数を第２の値とする。この第１の値で、非稼働状態を指示する制御信号とし、上記第２の値で、制御信号を、稼働状態を指示する制御信号に変更する。かくして、一度使用できなくされたテスト回路を用いてテストを行うことが可能となる。戻入品を検査するために、それ用に特別に装置や設備を備える必要がなく、製造者の負担を低減することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係る半導体装置の構成を示すブロック図。
【図２】本発明の実施形態に係る半導体装置に用いられるEFUSEの第１の実施形態の構成を示すブロック図。
【図３】本発明の実施形態に係る半導体装置に用いられるEFUSEの第２の実施形態の構成を示すブロック図。
【図４】本発明の実施形態に係る半導体装置の出荷時の手順を示すフローチャート。
【図５】本発明の実施形態に係る半導体装置が戻入品として返還された場合の手順を示すフローチャート。
【発明を実施するための形態】
【００１９】
以下添付図面を参照して本発明の実施形態に係る半導体装置の構成を説明する。各図において、同一の構成要素には同一の符号を付し重複する説明を省略する。図１に本発明の実施形態に係る半導体装置の構成図を示す。
【００２０】
半導体装置の実施形態は、テスト回路２０とテスト対象部１０を有する。テスト対象部１０は、半導体装置の本来的な回路部であり、メモリや組合回路などにより構成される。テスト回路２０は、テスト対象部１０に対するデバッグを行う機能、スキャンテストを行う機能、ＢＩＳＴ（built-in self test）の機能、所定ピンに所定電位を与えて所要の出力を監視するテスト機能などを備える。テスト回路２０は、複数のテスト回路によって構成されていても良い。また、テスト回路２０は、１つまたは複数のテスト回路により構成され、上記テスト機能を複数の動作モードの指示により実現するものであっても良い。
【００２１】
テスト回路２０は、制御信号出力部３０から制御信号を受けて稼働状態／非稼働状態となる。即ち、制御信号出力部３０は、テスト回路２０の稼働状態／非稼働状態を指示する制御信号を出力する。前述のように、テスト回路が複数設けられる構成であれば、制御信号出力部３０からそれぞれのテスト回路に、制御信号が与えられる。
【００２２】
また、テスト回路２０が、複数の動作モードを有するときには、制御信号出力部３０はそれぞれの動作モードについて稼働状態／非稼働状態を指示する制御信号を出力する。
【００２３】
制御信号出力部３０は、テスト指示データＴＳＴをデコードするデコーダ３１を備え、デコーダ３１の出力はそのまま、或いは論理積回路を介して制御信号とされて出力される。具体的には、テスト対象部１０を通常動作させるためのシステム信号（ＳＹＳＴＥＭ）とスキャンモードで動作させるスキャン信号（ＳＣＡＮ）は、そのまま出力される。
【００２４】
デバッグを行う機能を指示するデバッグモード信号（ＤＥＢＵＧ）、ＢＩＳＴの機能を指示するＢＩＳＴモード信号（ＢＩＳＴ）、様々なテストモードの個々のモードを指示するテスト１モード（ＴＥＳＴ１）、・・・、更に、テストにおける様々なモニタモードの個々のモードを指示するモニタ４モード（ＭＯＮＩＴＡ４）、モニタ４モード（ＭＯＮＩＴＡ５）は、論理積回路から出力される。この論理積回路には、上記デコーダ３１の出力信号と、後述する判定回路７０である排他的論理和回路の出力信号が与えられる。
【００２５】
本実施形態の半導体装置は、記憶ブロック４０を備える。記憶ブロック４０として、電気的にプログラム可能なフューズ素子を用いた不揮発性ＯＴＰ（One Time Programmable）メモリＩＰであるＥＦＵＳＥ（株式会社東芝製）を用いることができる。ＥＦＵＳＥは、電源電圧ＶＤＤＰ、電源電圧ＶＤＤ、チップイネーブルＣＥ、プログラムＰＧＥ、クロックＣＬＫ、Ｐｏｗｅｒ  ＯＮ  ＲＥＳＥＴ、グランドＧＮＤが与えられる。ＳＩは入力端、ＳＯは出力端である。チップイネーブルＣＥ、プログラムＰＧＥ、クロックＣＬＫ、Ｐｏｗｅｒ  ＯＮ  ＲＥＳＥＴ、ＳＩは、記憶ブロック制御部５０により与えられる。
【００２６】
ＥＦＵＳＥの第１の実施形態は、図２に示すような、シリアルアクセス型である。電気的フューズ素子Fuseが図の横方向に８個設けられ、それが上下２段に構成されており、全体で１６の電気的フューズ素子Fuseが設けられている。従って、本実施形態のＥＦＵＳＥは、１６ビットのメモリＩＰである。各電気的フューズ素子Fuseには、センスアンプSAが接続され、センスアンプSAには、フリップフロップSRが接続されている。
【００２７】
電気的フューズ素子FuseとセンスアンプSAとフリップフロップSRとにより１セットが構成され、電気的フューズ素子Fuseが切断されているか切断されていない（非切断）かにより、フリップフロップSRに０または１を読み出すことができる。このセットの所定数を、テスト回路２０を使用可とするか使用不可とするかの制御を行うための参照信号を作成するために用いる。本実施形態では、記憶ブロック４０の最終段から５セットを用いて参照信号作成する。上記複数のフリップフロップSRは、カスケード接続されてシフトレジスタを構成している。
【００２８】
ＥＦＵＳＥの第２の実施形態は、図３に示すような、ランダムアクセス型である。ランダムアクセス型のＥＦＵＳＥは、列方向に複数（図３では、４個）の電気的フューズ素子Fuseが配置されており、Ｒｏｗ  ＤｅｃｏｄｅｒにアドレスAddressを与えて所要の行を指定してアクセスすることができる。他の構成は、図２に示したシリアルアクセス型と同様である。本実施形態のＥＦＵＳＥは、アドレスAddressにより８ビットの列が４行有る中からいずれかを指定でき、全体で３２ビットのメモリＩＰである。
【００２９】
ＥＦＵＳＥのプログラミングは、書き込み時にＭＯＳ絶縁膜を破壊するタイプのもの、ＰＮ接合を破壊するもの、配線を焼き切るものなどがあり、これらのいずれのタイプを用いても良い。シリアルアクセス型とランダムアクセス型のいずれにおいても、記憶ブロック制御部５０から制御信号をＥＦＵＳＥへ送り、ＥＦＵＳＥ内のコントローラｃｏｎｔｒｏｌｌｅｒにより所望の１つの電気的フューズ素子Fuseを指定して、内部電源部Ｉｎｔｅｒｎａｌ  Ｖｏｌｔａｇｅ  Ｇｅｎｅｒａｔｏｒから電流を与えて、電気的フューズ素子Fuseの切断を行うことが可能である。
【００３０】
記憶ブロック４０の出力側には、データ保持部６０が設けられている。データ保持部６０は、ＥＦＵＳＥ内のフリップフロップSRと例えば同数のフリップフロップFFがカスケード接続された構成を有し、クロックＣＬＫのパルス毎に記憶ブロック４０の出力信号が与えられ、複数のフリップフロップSR間をデータがシフトされる。
【００３１】
本実施形態では、前述の通り、記憶ブロック４０の最終段から５セットを用い参照信号を作成するので、この５セット（５ビット）分のデータがデータ保持部６０のフリップフロップFF中の最終段から５個のフリップフロップFFへロードされるまでクロックＣＬＫでシフトする。このとき、フリップフロップFF中の最終段から５個のフリップフロップFFの出力を判定回路７０へ与える。判定回路７０は、記憶ブロック４０の全セルの出力信号値に基づき切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が所定であるか判定するものである。
【００３２】
本実施形態では、判定回路７０は、切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数が奇数であるか偶数であるか判定するため、排他的論理和回路を採用する。本実施形態では、奇数であるか偶数であるか判定するため、排他的論理和回路を採用したが、カウンタなど他の構成を採用しても良い。また、奇数と偶数であるかを判定したが、所定数であるかを検出するようにしても良い。
【００３３】
判定回路７０の出力は、制御信号出力部３０の論理積回路に与えられる。この論理積回路は、判定回路７０の判定結果に基づき上記制御信号出力部３０のデコーダ３１から出力する制御信号を、稼働状態を指示する制御信号又は非稼働状態を指示する制御信号とする制御信号コントロール部として機能する。
【００３４】
本実施形態では、上記記憶ブロック４０の最終段から５セットを用いて参照信号を作成するため、残りのセットを他の目的のために用いることができる。記憶ブロック４０の最終段から５セット以外のセットにより、例えばチップＩＤを作成し、チップ選択用や認証データとして用いても良い。図１の実施形態では、データ保持部６０のフリップフロップFF中の最終段から５個のフリップフロップFFの出力を判定回路７０へ与え、残りのフリップフロップFFの出力をチップＩＤ生成回路８０へ与えている。チップＩＤ生成回路８０からは、例えば、シリアルに或いは所定ビットづつ並列にチップＩＤデータが外部装置へ送られる。
【００３５】
以上のように構成された本実施形態に係る半導体装置は、図４に示すように、出荷の前にテスト回路２０を用いてテスト対象部１０のテストを行い（Ｓ１１）、合格であるか検出して（Ｓ１２）、合格となった場合に、記憶ブロック４０の最終段から５セット中の一つとして、例えば、最終段を選択し、最終段の電気的フューズ素子Fuseの切断を行う（Ｓ１３）。これによって、記憶ブロック４０の最終段から５セットの参照信号中の１ビットだけ（奇数）が「１（Ｈ）」となり、このデータをデータ保持部６０の最終段から５のフリップフロップへロードすると、排他的論理和回路の出力は「０（Ｌ）」となる。制御信号出力部３０の論理積回路は制御信号を不通過とする。この結果、システム信号（ＳＹＳＴＥＭ）とスキャン信号（ＳＣＡＮ）だけが使用可能であるが、他の制御信号によるモードや機能が実行が不可能な状態とされ、セキュリティの保護を図った状態で出荷を行うことができる。テスト結果が不合格となると、不出荷となる（Ｓ１４）。
【００３６】
上記半導体装置が出荷後に不良となり、戻入品として返還された場合には、図５に示すように、記憶ブロック４０の最終段から５セット中の二つ目のセットとして、例えば、最終段の次段のセットを選択し、この段の電気的フューズ素子Fuseの切断を行う（Ｓ２１）。これによって、記憶ブロック４０の最終段から５セットの参照信号中の２ビット（偶数）が「１（Ｈ）」となり、このデータをデータ保持部６０の最終段から５のフリップフロップへロードすると、排他的論理和回路の出力は「１（Ｈ）」となる。制御信号出力部３０の論理積回路は制御信号を通過とする。この結果、制御信号出力部３０から出力される全ての制御信号を用いることが可能となり、テスト回路２０を用いたテストを行うことが可能となる。そこで、テスト指示データＴＳＴを所要のデータとして制御信号出力b３０へ与え、テスト回路２０を用いたテストを実行する（Ｓ２２）。
【００３７】
テスト結果は、製品に反映させる等の所定処理が行われる（Ｓ２３）。このように、本実施形態では、戻入品として返還された場合に電気的フューズ素子Fuseの切断を行うことで、切断された又は切断されない電気的ヒュ−ズ素子を備えるセルの数を所定とすることにより、テスト回路２０によるテストが可能となる。このため、不良の原因究明が容易となり、また、戻入品を検査するために、それ用に特別に装置や設備を備える必要もない。従って、製造者の負担を軽減することができる。
【符号の説明】
【００３８】
１０  テスト対象部
２０  テスト回路
３０  制御信号出力部
３１  デコーダ
４０  記憶ブロック
５０  記憶ブロック制御部
６０  データ保持部
７０  判定回路
８０  チップＩＤ生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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