(57)【特許請求の範囲】
【請求項１】
第１増幅段と、
第２増幅段と、
前記第１増幅段の出力と前記第２増幅段の入力を接続する第１信号線路と、
前記第１増幅段と平面視で重なり、前記第１増幅段に接続された第１グランドプレーンと、
前記第２増幅段と平面視で重なり、前記第２増幅段に接続された第２グランドプレーンと、
前記第１グランドプレーンと前記第２グランドプレーンの平面視で互いに対向する辺を接続する１つまたは複数のグランドラインと、
を備え、
前記グランドラインは中心線の長さが１０μｍ以上１ｍｍ以下であり、前記１つまたは複数のグランドラインの幅の和である幅の総和は前記第１グランドプレーンの幅の３分の１以下であり、前記中心線の長さを前記幅の総和で除した値であるパターン比は１以上であり、
前記第１グランドプレーンの幅は、前記グランドラインの取り出し方向に対して垂直方向の最大寸法であることを特徴とする集積回路。
【請求項２】
前記第１増幅段および前記第２増幅段は、単相入力および単相出力であることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１増幅段、前記第２増幅段および前記第１信号線路が前記第１グランドプレーンおよび第２グランドプレーンと対向する表面に配置された半導体基板と、
前記第１増幅段、前記第２増幅段および前記第１信号線路と、前記第１グランドプレーンおよび前記第２グランドプレーンとの間に配置された誘電体膜と、
前記誘電体膜を貫通して前記第１増幅段と前記第１グランドプレーンを接続する第１接続構造と、前記誘電体膜を貫通して前記第２増幅段と前記第２グランドプレーンを接続する第２接続構造と、
を備えることを特徴とする請求項１または２に記載の集積回路。
【請求項４】
前記誘電体膜上に、前記第１グランドプレーンと前記第２グランドプレーンが、前記第１増幅段及び前記第２増幅段とを覆うように、前記半導体基板に対して最表面側に配置されたことを特徴とする請求項３に記載の集積回路。
【請求項５】
前記グランドラインは、前記第１信号線路に重なるように配置され、
前記グランドラインと前記第１信号線路の間には誘電体膜が配置され、
前記グランドライン、前記誘電体膜および前記第１信号線路は第１マイクロストリップ線路を形成することを特徴とする請求項１〜４の何れか１項に記載の集積回路。
【請求項６】
前記グランドラインは、第１スパイラルインダクタを備えることを特徴とする請求項１〜４の何れか１項に記載の集積回路。
【請求項７】
前記グランドラインは、抵抗値が１０Ω以上である第１抵抗素子を備えることを特徴とする請求項１〜４の何れか１項に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に係り、高周波数帯での利用に好適な多段増幅器を備えた集積回路に関する。
【背景技術】
【０００２】
一般に、複数の増幅段が縦続接続された多段増幅器において、増幅段を接地するためのグランドプレーンを介して信号の帰還が生じる場合がある。この帰還により発振が発生し、多段増幅器の動作が不安定化することがある。特許文献１には、帰還による発振を抑制する方法として、増幅素子ごとにチップ積載パターンを分離した構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５６２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示される方法では、分離したチップ積載パターンをワイヤで接続する必要がある。この構成では、高周波数帯においてワイヤのインダクタンスが特性に大きく影響する。このため、回路を安定に動作させることが困難な場合がある。
【０００５】
本発明は、上述の問題点を解決するためになされたもので、その目的は、多段増幅器を備え、グランドプレーンを介した帰還を抑制することが可能な集積回路を得ることである。
【課題を解決するための手段】
【０００６】
本発明に係る集積回路は、第１増幅段と、第２増幅段と、前記第１増幅段の出力と前記第２増幅段の入力を接続する第１信号線路と、前記第１増幅段と平面視で重なり、前記第１増幅段に接続された第１グランドプレーンと、前記第２増幅段と平面視で重なり、前記第２増幅段に接続された第２グランドプレーンと、前記第１グランドプレーンと前記第２グランドプレーンの平面視で互いに対向する辺を接続する１つまたは複数のグランドラインと、を備え、前記グランドラインは中心線の長さが１０μｍ以上１ｍｍ以下であり、前記１つまたは複数のグランドラインの幅の和である幅の総和は前記第１グランドプレーンの幅の３分の１以下であり、前記中心線の長さを前記幅の総和で除した値であるパターン比は１以上であり、前記第１グランドプレーンの幅は、前記グランドラインの取り出し方向に対して垂直方向の最大寸法である。
【発明の効果】
【０００７】
本発明に係る集積回路では、第１増幅段に第１グランドプレーンが接続され、第２増幅段に第２グランドプレーンが接続される。従って、増幅段ごとにグランドプレーンが分離された構造を備える。多段増幅器において、各増幅器とグランドプレーンとの間のリアクタンス成分が１つのグランドプレーンに作用すると、動作が不安定化する。このため、各増幅段に接続されたグランドプレーンを分離することで、動作を安定化することが可能になる。さらに、グランドプレーン間のインピーダンス成分を調整することで、グランドプレーン間をグランドラインによって接続した構成においても、多段増幅器の動作を安定化することが可能になる。本発明において、グランドプレーン間のインダクタンス成分は、グランドラインの長さおよび幅で決まる。グランドラインの中心線の長さが１０μｍ〜１ｍｍであり、幅の総和が第１グランドプレーンの幅の３分の１以下であり、中心線の長さを幅の総和で除した値であるパターン比が１以上の場合に、多段増幅器を安定に動作させることが可能になる。この構成では、チップ積載パターンを分離せずに、グランドプレーンを介した帰還を抑制することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る集積回路の平面図である。
【図２】本発明の実施の形態１に係る集積回路の平面図である。
【図３】図３Ａは、本発明の実施の形態１に係る集積回路の断面図である。図３Ｂは、本発明の実施の形態１に係る集積回路の実装時の断面図である。
【図４】本発明の実施の形態１に係る集積回路の断面図である。
【図５】比較例に係る集積回路の実装時の断面図である。
【図６】図６Ａは、比較例に係る集積回路の平面図である。図６Ｂは、比較例に係る集積回路の等価回路図である。
【図７】比較例に係る集積回路の反射係数Ｓ１１を示す図である。
【図８】比較例に係る集積回路のゲインを示す図である。
【図９】比較例に係る集積回路の安定係数Ｋを示す図である。
【図１０】図１０Ａは、本発明の実施の形態１に係る集積回路の平面図である。図１０Ｂは、本発明の実施の形態１に係る集積回路の等価回路図である。
【図１１】本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。
【図１２】本発明の実施の形態１に係る集積回路のゲインを示す図である。
【図１３】本発明の実施の形態１に係る集積回路の安定係数Ｋを示す図である。
【図１４】本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。
【図１５】本発明の実施の形態１に係る集積回路のゲインを示す図である。
【図１６】本発明の実施の形態１に係る集積回路の安定係数Ｋを示す図である。
【図１７】比較例に係る集積回路の平面図である。
【図１８】本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。
【図１９】本発明の実施の形態１の変形例に係る集積回路の平面図である。
【図２０】本発明の実施の形態１の変形例に係る集積回路の平面図である。
【図２１】本発明の実施の形態１の変形例に係る集積回路の平面図である。
【図２２】図２２Ａは、本発明の実施の形態２に係る集積回路の平面図である。図２２Ｂは、本発明の実施の形態２に係る集積回路の等価回路図である。
【図２３】図２３Ａは、本発明の実施の形態３に係る集積回路の平面図である。図２３Ｂは、本発明の実施の形態３に係る集積回路の等価回路図である。
【図２４】本発明の実施の形態３に係る集積回路の断面図である。
【図２５】図２５Ａは、本発明の実施の形態４に係る集積回路の平面図である。図２５Ｂは、本発明の実施の形態４に係る集積回路の等価回路図である。
【図２６】本発明の実施の形態４に係る集積回路の反射係数Ｓ１１を示す図である。
【図２７】本発明の実施の形態４に係る集積回路のゲインを示す図である。
【図２８】本発明の実施の形態４に係る集積回路の安定係数Ｋを示す図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る集積回路について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１および図２は、本発明の実施の形態１に係る集積回路の平面図である。図１に示すように、本実施の形態に係る集積回路１００は、入力パッド３２を備える。入力パッド３２は、第１増幅段４０ａの入力と接続される。第１増幅段４０ａの入力は、第１入力整合回路２８ａの入力と接続される。第１入力整合回路２８ａの出力は、増幅素子である第１トランジスタ１２ａに入力される。第１トランジスタ１２ａの出力は、第１出力整合回路３６ａと接続される。第１出力整合回路３６ａとの出力は、第１増幅段４０ａの出力と接続される。第１増幅段４０ａの出力は、第１信号線路４２ａと接続される。
【００１１】
第１増幅段４０ａは、第１入力整合回路２８ａ、第１トランジスタ１２ａおよび第１出力整合回路３６ａを備える。第１増幅段４０ａの出力は、第１信号線路４２ａを介して、第２増幅段４０ｂの入力と接続される。第２増幅段４０ｂは、第１増幅段４０ａと同様の構造である。第２増幅段４０ｂは、第２入力整合回路２８ｂ、第２トランジスタ１２ｂおよび第２出力整合回路３６ｂを備える。第２増幅段４０ｂの出力は、第２信号線路４２ｂを介して、第３増幅段４０ｃの入力と接続される。第３増幅段４０ｃも、第１増幅段４０ａと同様の構造である。第３増幅段４０ｃは、第３入力整合回路２８ｃ、第３トランジスタ１２ｃおよび第３出力整合回路３６ｃを備える。第３増幅段４０ｃの出力は、出力パッド３４と接続される。
【００１２】
第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、単相入力および単相出力の増幅段である。第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、３段の増幅段を備えた多段増幅器を構成している。ここで、集積回路１００は３段以外の多段増幅器を備えるものとしても良く、増幅段は２段以上であれば何段でもよい。また、第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、第１〜第３トランジスタ１２ａ〜１２ｃの代わりに、トランジスタが２段接続されているカスコード接続を備えても良い。また、第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、それぞれが多段増幅器であっても良い。
【００１３】
第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、半導体基板１０の表面に配置される。また、第１増幅段４０ａには、第１増幅段４０ａを接地するための第１グランドプレーン２０ａが接続されている。第１グランドプレーン２０ａは、第１増幅段４０ａと重なるように第１増幅段４０ａの上部に配置される。同様に、第２増幅段４０ｂには、第２グランドプレーン２０ｂが接続されている。また、第３増幅段４０ｃには、第３グランドプレーン２０ｃが接続されている。
【００１４】
第１グランドプレーン２０ａと第２グランドプレーン２０ｂとの間は第１グランドライン３０ａで接続されている。また、第２グランドプレーン２０ｂと第３グランドプレーン２０ｃとの間は第２グランドライン３０ｂで接続されている。
【００１５】
また、集積回路１００は、はんだバンプ１８を備える。はんだバンプ１８ははんだボールとも呼ばれる。はんだバンプ１８は、実装時に集積回路１００と外部との信号の入出力を行う機能を備える。また、はんだバンプ１８は、実装時に第１グランドプレーン２０ａ、第２グランドプレーン２０ｂおよび第３グランドプレーン２０ｃを実装基板のグランドと接続する機能を備える。図２は、はんだバンプ１８を図示しない場合の集積回路１００の平面図である
【００１６】
図３Ａは、本発明の実施の形態１に係る集積回路の断面図である。集積回路１００は、半導体回路形成層２２を備える。半導体回路形成層２２は、上述した半導体基板１０、第１増幅段４０ａ、第２増幅段４０ｂ、第３増幅段４０ｃ、第１信号線路４２ａおよび第２信号線路４２ｂを含む。半導体回路形成層２２の表面には、第１グランドプレーン２０ａ、第２グランドプレーン２０ｂ、第３グランドプレーン２０ｃ、第１グランドライン３０ａおよび第２グランドライン３０ｂが配置される。第１グランドプレーン２０ａ、第２グランドプレーン２０ｂおよび第３グランドプレーン２０ｃの表面には、それぞれはんだバンプ１８ａ、１８ｂ、１８ｃが配置される。ここで、図３Ａおよび図３Ｂでは、はんだバンプ１８のうち接地のためのはんだバンプ１８ａ、１８ｂ、１８ｃのみを図示している。
【００１７】
また、第１グランドプレーン２０ａの表面には、入力パッド３２が配置される。第３グランドプレーン２０ｃの表面には、出力パッド３４が配置される。オンウエハ測定時には、入力パッド３２および出力パッド３４から信号の入出力を行い、測定を実施する。図３Ａは、プローブヘッド２４、２６を入力パッド３２および出力パッド３４に接触させた状態である。この時、集積回路１００とプローブヘッド２４、２６が備えるシグナル部との間で信号の入出力が行われる。
【００１８】
図３Ｂは、本発明の実施の形態１に係る集積回路の実装時の断面図である。図３Ｂにおいて、集積回路１００は、実装基板８２に実装されている。実装時において、はんだバンプ１８ａ、１８ｂ、１８ｃは、実装基板８２が備えるグランド８０と接続される。実装方法は、フリップチップ実装である。実装時には、はんだバンプ１８ａ、１８ｂ、１８ｃを介して第１グランドプレーン２０ａ、第２グランドプレーン２０ｂおよび第３グランドプレーン２０ｃは、実装基板８２のグランド８０に共通接地される。ここで、図３Ａおよび図３Ｂでは、１つのグランドプレーンに対して１つのはんだバンプが接続されている。これに対し、各グランドプレーンは複数のはんだバンプに接続されているものとしても良い。
【００１９】
図４は、本発明の実施の形態１に係る集積回路の断面図である。集積回路１００は、チップスケールパッケージ型のＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。集積回路１００は、半導体基板１０を備える。半導体基板１０は、ＧａＡｓで形成される。半導体基板１０の表面には、３層の多層配線構造が形成される。なお、図４は、集積回路１００を第１グランドライン３０ａおよび第２グランドライン３０ｂを結んだ線に沿って切断することで得られる断面図である。
【００２０】
多層配線構造において、半導体基板１０の表面に配置される最下層には、トランジスタ１２が配置される。ここで、断面図において、集積回路１００が備える第１〜第３トランジスタ１２ａ〜１２ｃのうち一部が図示されている。また、最下層にはトランジスタ１２間を接続する信号線路４２が配置される。また、最下層には、図示しないＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタおよびスパイラルインダクタも形成される。最下層の表面に配置される中間層には、トランジスタ１２に電源を供給するための電源配線４３が配置される。中間層の表面に配置される最上層には、グランドプレーン層１２０が配置される。グランドプレーン層１２０は、第１〜第３グランドプレーン２０ａ〜２０ｃ、第１グランドライン３０ａおよび第２グランドライン３０ｂを備える。信号線路４２および電源配線４３は、配線層１４を構成する。
【００２１】
多層配線構造の層間および最上層の表面には、誘電体膜５０ａ、５０ｂ、５０ｃが配置される。最下層に配置されるトランジスタ１２、信号線路４２、図示しないＭＩＭキャパシタおよびスパイラルインダクタは誘電体膜５０ａによって覆われている。電源配線４３は、誘電体膜５０ｂによって覆われている。グランドプレーン層１２０は、誘電体膜５０ｃによって覆われている。誘電体膜５０ａ、５０ｂ、５０ｃの材料は、ポリイミドなどの誘電体である。なお、図３Ａ、図３Ｂにおいて、便宜上、グランドプレーン層１２０の表面に配置される誘電体膜５０ｃは省略されている。
【００２２】
誘電体膜５０ｃは、複数の開口を備える。この開口は、グランドプレーン層１２０が備える第１〜第３グランドプレーン２０ａ〜２０ｃを露出させる。誘電体膜５０ｃの表面には、開口を埋めるようにアンダーバンプメタル１６が配置される。アンダーバンプメタル１６は、開口において第１〜第３グランドプレーン２０ａ〜２０ｃと接触する。アンダーバンプメタル１６の表面には、はんだバンプ１８が設けられている。従って、第１〜第３グランドプレーン２０ａ〜２０ｃは、それぞれアンダーバンプメタル１６を介してはんだバンプ１８と接続される。ここで、図４において、アンダーバンプメタル１６およびはんだバンプ１８のうち一部が図示されている。
【００２３】
集積回路１００はグランドプレーン層１２０とトランジスタ１２を接続する接続構造１７を備える。集積回路１００において、誘電体膜５０ａ、５０ｂが開口を備える。開口は、トランジスタ１２を露出させる。開口をグランドプレーン層１２０が埋め込むことで、接続構造１７が形成されている。ここで、図４では便宜上１つの接続構造１７のみが図示されているが、集積回路１００は第１接続構造、第２接続構造および第３接続構造の３つの接続構造を備える。
【００２４】
多層配線構造において、第１増幅段４０ａと第１グランドプレーン２０ａは第１接続構造によって接続される。同様に、第２増幅段４０ｂと第２グランドプレーン２０ｂは第２接続構造によって接続される。また、第３増幅段４０ｃと第３グランドプレーン２０ｃは第３接続構造によって接続される。以上から、はんだバンプ１８、グランドプレーン層１２０およびトランジスタ１２が接続される。半導体基板１０、最下層および中間層は半導体回路形成層２２を形成する。
【００２５】
図４に示す多層配線構造において、第１〜第３グランドプレーン２０ａ〜２０ｃ、第１グランドライン３０ａおよび第２グランドライン３０ｂは同層に配置される。これにより、グランドプレーンとグランドラインは、一枚のメタル層から、パターン比の調整により形成することが出来る。
【００２６】
集積回路１００は、チップスケールパッケージ型のＭＭＩＣであり、予め定められたピッチではんだバンプが配置されている。ここで、本発明に係る集積回路１００は、チップスケールパッケージに限定されない。集積回路１００は、はんだバンプ１８の位置に制限がないフリップチップ実装のパッケージにも適用できる。また、図４では３層の多層配線構造を示したが、集積回路１００において多層配線構造は３層以外でも良い。
【００２７】
次に、集積回路１００の動作について説明する。ここでは、オンウエハ測定時の動作について説明する。まず、プローブヘッド２４のシグナル部から、入力パッド３２に高周波信号が入力される。この高周波信号は、第１増幅段４０ａによって増幅される。従って、入力パッド３２に入力された信号よりも、電力が増幅された信号が第１増幅段４０ａから出力される。次に、第１増幅段４０ａから出力された信号は、第１信号線路４２ａを介して第２増幅段４０ｂに入力される。第２増幅段４０ｂによって、更に信号の電力が増幅される。以下、同様にして、第３増幅段４０ｃによって信号の電力が更に増幅される。これにより、第１増幅段４０ａへの入力信号の高周波信号電力は、後段になるに従って徐々に大きくなる。出力電力レベルまで増幅された信号は出力パッド３４から出力される。この出力信号は、プローブヘッド２６によって測定される。
【００２８】
本実施の形態では、各増幅段が別個のグランドプレーンを介して接地される。また、グランドプレーン間はグランドラインによって接続されている。これに対し、多段増幅器を接地する方法として、各増幅段に共通のグランドプレーンを形成する方法が考えられる。しかし、複数の増幅段に共通のグランドプレーンが接続された構造では、グランドプレーンを介した帰還によって発振が生じる可能性がある。この現象について、図５〜６を用いて説明する。
【００２９】
図５は、比較例に係る集積回路の実装時の断面図である。比較例に係る集積回路８００は、グランドプレーン８２０が分離されていない点で集積回路１００と異なる。図５において、集積回路８００は、実装基板８２に実装されている。図３Ｂと同様に、集積回路８００は、複数のはんだバンプ１８ａ、１８ｂ、１８ｃによって実装基板８２の予め定められた場所にフリップチップ実装される。この結果、はんだバンプ１８ａ、１８ｂ、１８ｃは実装基板８２が備えるグランド８０と接続される。従って、グランドプレーン８２０とグランド８０が共通接地される。
【００３０】
図６Ａは、比較例に係る集積回路の平面図である。比較例に係る集積回路８００において、第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、共通のグランドプレーン８２０と接続される。ここで、第１増幅段４０ａ、第２増幅段４０ｂおよび第３増幅段４０ｃは、便宜上、三角形で表されている。以下の図においても同様に表現している。
【００３１】
図６Ｂは、比較例に係る集積回路の等価回路図である。比較例に係る集積回路８００の等価回路では、第１増幅段４０ａはインダクタＬ１の一端と接続される。インダクタＬ１の他端は、グランドプレーン８２０において接地される。同様に、第２増幅段４０ｂはインダクタＬ２の一端と接続される。インダクタＬ２の他端は、グランドプレーン８２０において接地される。第３増幅段４０ｃはインダクタＬ３の一端と接続される。インダクタＬ３の他端は、グランドプレーン８２０において接地される。
【００３２】
インダクタＬ１は、第１増幅段４０ａとグランドプレーン８２０との間のインダクタンス成分である第１インダクタンス４４ａを示す。同様に、インダクタＬ２は、第２増幅段４０ｂとグランドプレーン８２０との間のインダクタンス成分である第２インダクタンス４４ｂを示す。また、インダクタＬ３は、第３増幅段４０ｃとグランドプレーン８２０との間のインダクタンス成分である第３インダクタンス４４ｃを示す。グランドプレーン８２０は、すべての増幅段に共通に接続されている。このため、等価回路において、インダクタＬ１、Ｌ２、Ｌ３の一端は、短絡されている。
【００３３】
以上から、集積回路８００は各増幅段が共通のグランドと接続される。また、各増幅段はインダクタンスを介してグランドと接続されている。このような構造の多段増幅器では、動作が不安定化する場合がある。この現象について、簡易化されたモデルを用いて説明する。
【００３４】
増幅器のモデルのＳパラメータを次式のように定義する。ここで、増幅器は集積回路８００における各増幅段に対応する。
【００３５】
【数１】
0006620656.tif 000002
【００３６】
このとき、増幅器のＺパラメータは次式のようになる。
【００３７】
【数２】
0006620656.tif 000003
【００３８】
但し、式（２）はＺｏ（５０Ω）で規格化されている。また、グランドにリアクタンスｊＸが装荷されたＺパラメータＺｉｎｄは次式のようになる。ここで、リアクタンスｊＸはＺｏで規格化されている。
【００３９】
【数３】
0006620656.tif 000004
【００４０】
ここから、安定係数ＫはＺパラメータＺｉｎｄを用いて次式のように求められる。
【００４１】
【数４】
0006620656.tif 000005
【００４２】
ここで、式（４）に式（３）を代入すると、安定係数ＫはゲインＧとリアクタンスＸで表すことができる。ここで、安定係数ＫはゲインＧの位相条件によって振舞いが異なる。安定係数Ｋは、ゲインＧが負の純虚数の場合に最も不安定になる。この負の純虚数をＧ＝−ｊａで表す。ａは、正の実数である。ゲインＧ＝−ｊａを用いると、安定係数Ｋは次式のようになる。
【００４３】
【数５】
0006620656.tif 000006
【００４４】
一般に、マイクロ波およびミリ波帯の増幅路の場合、ａ＞＞Ｘが成立する。従って、式（５）は式（６）のように近似できる。式（６）はゲインＧ＝−ｊａの増幅器に対してリアクタンス成分が大きくなるほど安定係数Ｋが減少し、不安定性が増すことを示している。ここで、安定係数が１より大きい場合に、増幅器の動作は安定と見なされる。式（６）より、安定係数Ｋが１以下となるリアクタンスの条件式は次式のようになる。
【００４５】
【数６】
0006620656.tif 000007
【００４６】
ここでは安定係数Ｋについて説明したが、リアクタンスＸが大きくなると反射利得（｜Ｓ１１｜＞１）が発生する。反射利得（｜Ｓ１１｜＞１）の発生によっても、増幅器の動作は不安定化する。ここで、グランドプレーンに装荷されたリアクタンス成分は、貫通孔であるバイアホールプロセスを備えた裏面プロセスにおいては、バイアホールのインダクタンスに起因する。また、表面プロセスにおいては、ワイヤおよびはんだバンプのインダクタンスが、リアクタンスの主な成分である。以上から、周波数ｆおよびインダクタンスＬを用いて、Ｘ＝２πｆＬ／Ｚｏと表すことができる。従って、式（６）の安定係数Ｋが１以下となるインダクタンスの条件は次式のようになる。
【００４７】
【数７】
0006620656.tif 000008
【００４８】
式（８）が示す現象について説明する。２０ｄＢのゲインＧを持つ増幅器がインダクタンスＬを持っていると仮定する。この増幅器を２つ直列に接続した場合、トータルゲインは４０ｄＢとなる。また、インダクタンスはＬ／２となる。ここで、式（８）より、トータルゲインが４０ｄＢの場合に、トータルゲインが２０ｄＢである場合と同じ安定係数Ｋを得るためには、インダクタンスを１／１０にしなければならない。しかし、一般にインダクタンスは１／２にしか減少しない。従って、式（８）から、増幅器を２つ直列に接続すると、増幅器が１つの場合よりも動作が不安定となることが分かる。従って、トータルゲインが高い複数の増幅器が１つのグランドプレーンを持つ構造では、動作が不安定になる。
【００４９】
以上から、集積回路８００のように縦続接続された複数の増幅段が１つのグランドプレーンに接続された構造では、動作が不安定になる。これは、各増幅段とグランドプレーンとの間のリアクタンス成分が共通に作用することに起因する。このとき、帰還による発振が発生する場合がある。
【００５０】
次に、図６Ｂに示す等価回路についてのシミュレーション結果について説明する。表１は、シミュレーションに用いた各インダクタンスの設定値を示している。表１において、インダクタＬ１〜Ｌ３のインダクタンスの単位はｐＨで示している。また、集積回路のトータルゲインは４０ｄＢ、周波数は７７ＧＨｚとした。さらに、増幅器のモデルは式（１）を使用し、ゲインＧの位相条件は負の純虚数とした。以下の実施例におけるシミュレーションも同様である。
【００５１】
【表１】
0006620656.tif 000009
【００５２】
図７〜９は、集積回路８００の反射係数Ｓ１１、ゲインＧ及び安定係数Ｋについてのシミュレーション結果を示す。図７は、比較例に係る集積回路の反射係数Ｓ１１を示す図である。図８は、比較例に係る集積回路のゲインを示す図である。図９は、比較例に係る集積回路の安定係数Ｋを示す図である。図７に示すように、周波数ｆが７７ＧＨｚ付近で反射利得が発生している。また、図８に示すように、ゲインＧが急峻となっている。さらに、図９に示すように、周波数ｆの増加と共に安定係数Ｋは減少し、２０ＧＨｚ付近で安定係数Ｋが１以下となる。ここで、式（６）にパラメータ値ａ＝１００およびＬ＝２．３ｐＨを代入し、安定係数Ｋを求めると、周波数ｆがおよそ２０ＧＨｚ以上で安定係数Ｋが１以下となる。従って、式（６）においても、シミュレーション結果と同様の結果が得られる。
【００５３】
以上から、１つのグランドプレーン８２０が、すべての増幅段に共通に接続された集積回路では、安定係数Ｋが減少し、反射利得｜Ｓ１１｜が発生する。従って、集積回路の動作が不安定化する。これは、共通のグランドプレーン８２０に作用するインダクタンス成分によって、複数の増幅段でグランドプレーン８２０を介した帰還が起こることに起因する。
【００５４】
ここで、差動増幅回路では、グランドが高周波信号から見て仮想グランドとなる。このため、高周波信号の特性は、グランドに装荷されたインピーダンスによって影響を受け難い。従って、グランドプレーンを介した帰還は、差動増幅回路においては影響が少ない。これに対し、単相入力および単相出力の増幅回路では、グランドに装荷されたインピーダンスよって、高周波信号の特性が影響を大きく受ける。このため、グランドプレーンを介した帰還は、単相入力および単相出力の増幅回路において問題となる現象である。さらに、ミリ波帯で動作する増幅段を同一チップ上に搭載した集積回路のうち、トータルゲインが３０ｄＢ以上の場合に発生し易い現象である。
【００５５】
次に、本実施の形態に係る集積回路１００についてのシミュレーション結果について説明する。図１０Ａは、本発明の実施の形態１に係る集積回路の平面図である。図１０Ｂは、本発明の実施の形態１に係る集積回路の等価回路図である。図１０Ｂに示すように、集積回路１００の等価回路では、第１増幅段４０ａはインダクタＬ１の一端と接続される。インダクタＬ１の他端は、第１グランドプレーン２０ａにおいて接地される。同様に、第２増幅段４０ｂはインダクタＬ２の一端と接続される。インダクタＬ２の他端は、第２グランドプレーン２０ｂにおいて接地される。第３増幅段４０ｃはインダクタＬ３の一端と接続される。インダクタＬ３の他端は、第３グランドプレーン２０ｃにおいて接地される。
【００５６】
インダクタＬ１は、等価回路において第１増幅段４０ａと第１グランドプレーン２０ａとの間のインダクタンス成分である第１インダクタンス４４ａを示す。同様に、インダクタＬ２は、第２増幅段４０ｂと第２グランドプレーン２０ｂとの間のインダクタンス成分である第２インダクタンス４４ｂを示す。また、インダクタＬ３は、第３増幅段４０ｃと第３グランドプレーン２０ｃとの間のインダクタンス成分である第３インダクタンス４４ｃを示す。
【００５７】
本実施の形態において、各増幅段に接続されるグランドプレーンは分離されている。さらに、グランドプレーン間はグランドラインによって接続されている。このため、集積回路１００の等価回路において、インダクタＬ１、Ｌ２、Ｌ３の一端は、有限のインピーダンスを備えたグランドラインによって接続される。インダクタＬ１とインダクタＬ２の一端は、第１グランドライン３０ａによって接続される。インダクタＬ２とインダクタＬ３の一端は、第２グランドライン３０ｂによって接続される。ここで、等価回路において、第１グランドライン３０ａおよび第２グランドライン３０ｂはインダクタＬ４およびＬ５として表記されている。
【００５８】
次に、グランドラインのインピーダンスについて説明する。図６Ｂに示すように、グランドプレーンが共通の場合は、グランドプレーン間はショートしていると見なされる。従って、グランドラインのインピーダンスは０Ωとなる。また、信号の帰還を抑制する別の方法として、増幅素子毎にチップ積載パターンを分離した構造が考えられる。この構造では、グランドプレーン間はオープンと見なされる。この時、グランドラインのインピーダンスは∞Ωとなる。
【００５９】
ここで、増幅素子毎にチップ積載パターンを分離した構造では、帰還による発振を抑制することが可能になる。一方で、チップ積載パターン間をワイヤで接続する必要がある。マイクロ波およびミリ波帯においては、ワイヤのインダクタンスによって特性が大きく影響を受ける。従って、この構造では、増幅素子の動作を安定化させることが難しい。また、周波数が高くなると、個々の増幅器のサイズが小さくなる。チップ積載パターンを分離した構造では、パターンの分離のためにスペースが必要とされる。このため、増幅器が小型化する一方で、集積回路全体の小型化が妨げられる場合がある。
【００６０】
以上から、グランドラインのインピーダンスが０Ωの場合には帰還が発生し、∞Ωの場合には帰還を抑制することが可能になる。従って、多段増幅器の動作が安定化する条件と不安定化する条件の境界は、グランドラインのインピーダンスが０Ωと∞Ωの間に存在する事が分かる。つまり、グランドプレーン間を、使用周波数において十分高いインピーダンスを有するインダクタンス成分を介して接続することで、多段増幅器を安定に動作させることが可能になる。このとき、チップ積載パターンを分離せずに、帰還による発振を抑制することが可能になる。
【００６１】
次に、集積回路１００を安定に動作させるために、第１グランドライン３０ａおよび第２グランドライン３０ｂが満たすべき条件について検討する。本実施の形態では、各グランドラインのインピーダンスが多段増幅器の動作が安定化する条件を満たすように、各グランドラインの形状を調整する。１本のグランドラインのインダクタンス成分は、グランドラインの長さＬｇと幅Ｗで決まる。一般に、フリップチップ実装型のミリ波帯ＭＭＩＣのサイズは数ｍｍ程度である。このため、各増幅段を接続する信号線路の長さは数μｍ〜数ｍｍ程度となる。これを前提に、第１グランドライン３０ａおよび第２グランドライン３０ｂに好適なサイズを求めるために、反射係数Ｓ１１、ゲインＧ及び安定係数Ｋについてのシミュレーションを行った。シミュレーションでは、図１０Ｂに示す等価回路を用いた。
【００６２】
図１１〜１３は、集積回路１００の反射係数Ｓ１１、ゲインＧ及び安定係数Ｋについてのシミュレーション結果を示す。図１１は、本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。図１２は、本発明の実施の形態１に係る集積回路のゲインを示す図である。図１３は、本発明の実施の形態１に係る集積回路の安定係数Ｋを示す図である。図１１〜１３では、第１グランドライン３０ａおよび第２グランドライン３０ｂの幅Ｗを１０μｍに固定し、長さＬｇを１μｍ〜１０ｍｍの範囲で変化させている。
【００６３】
図１１に示すように、長さＬｇが１０μｍ以上の場合には、反射係数Ｓ１１が小さい。また、図１２に示すように、ゲインＧは、長さＬｇが１ｍｍ以上の場合に、７７ＧＨｚのゲインが１０ｄＢ程度低下していることが分かる。さらに、図１３に示すように、安定係数Ｋは、長さＬｇ＝１０μｍで７７ＧＨｚの安定係数Ｋが１以上である。ここで、長さＬｇが１００μｍ以上の場合については、安定係数Ｋが１以上であることは明らかであるため省略している。
【００６４】
図１４は、本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。図１５は、本発明の実施の形態１に係る集積回路のゲインを示す図である。図１６は、本発明の実施の形態１に係る集積回路の安定係数Ｋを示す図である。図１４〜１６は、第１グランドライン３０ａおよび第２グランドライン３０ｂの長さＬｇを１ｍｍに固定し、幅Ｗを１０μｍ〜１０ｍｍの範囲で変化させている。
【００６５】
図１４に示すように、幅Ｗが１０ｍｍ以上の場合の反射係数は、１ｍｍ以下の場合と比較して大きい。また、図１５に示すように、幅Ｗが１０μｍ以下の場合、７７ＧＨｚにおけるゲインＧが１０ｄＢ程度低下している。さらに、図１６に示すように、幅Ｗが１０ｍｍ以上の場合の安定係数Ｋは、１ｍｍ以下の場合と比較して小さい。
【００６６】
以上のシミュレーションから、第１グランドライン３０ａおよび第２グランドライン３０ｂのパターン比Ｌｇ／Ｗが１以上で、長さＬｇが１０μｍ〜１ｍｍである場合に、集積回路１００は動作を安定化させることが可能になることが分かった。ここで、パターン比Ｌｇ／Ｗは長さＬｇを幅Ｗで除した値である。また、集積回路１００の動作を安定化させるための幅Ｗの下限値は１μｍとなる。
【００６７】
図１１〜１６に示すシミュレーション結果では、第１〜第３グランドプレーン２０ａ〜２０ｃの面積を無限大と仮定している。しかし、実際の第１〜第３グランドプレーン２０ａ〜２０ｃは有限のサイズを有している。図１７は、比較例に係る集積回路の平面図である。図１７に示す集積回路９００では、第１グランドライン９３０ａは、第１グランドプレーン９２０ａおよび第２グランドプレーン９２０ｂの幅Ｓと同等の幅Ｗを備える。このような構造では、グランドラインが両側のグランドプレーンに対してラインと見なされない。この時、グランドラインが図１１〜１６で示した条件を満たしても、本発明の効果は得られない。ここで、グランドラインが隣接するグランドプレーンに対して、ラインと見なされる為の条件について説明する。
【００６８】
図１８は、本発明の実施の形態１に係る集積回路の反射係数Ｓ１１を示す図である。本実施の形態では、グランドラインが隣接するグランドプレーンに対してラインと見なされる為の条件について、実験により検証した。図１８において、実線は本実施の形態に係る集積回路１００の反射係数Ｓ１１についての評価結果を示す。ここで、第１グランドライン３０ａおよび第２グランドライン３０ｂの幅Ｗは、対向するグランドプレーンの幅Ｓに対して３分の１に設定されている。対向するグランドプレーンとは、各グランドラインの両端のグランドプレーンのうち入力側のものを指す。従って、第１グランドライン３０ａの幅Ｗは第１グランドプレーン２０ａの幅Ｓの３分の１に設定されている。また、第２グランドライン３０ｂの幅Ｗは第２グランドプレーン２０ｂの幅Ｓの３分の１に設定されている。評価は、Ｑ帯（３３〜５０ＧＨｚ）の周波数帯域で行った。また、図１８において、破線は比較例に係る集積回路８００の反射係数Ｓ１１ついての評価結果を示す。
【００６９】
図１８に示す評価結果では、比較例と比較して本実施の形態における周波数特性の反射係数Ｓ１１が小さい。従って、本実施の形態の周波数特性が安定していることが分かる。評価結果から、グランドラインの幅Ｗが、グランドプレーンの幅Ｓの３分の１以下の場合に、本実施の形態による効果が得られることが分かった。このとき、グランドラインが両側のグランドプレーンに対してラインと見なされる。
【００７０】
ここで、実際のレイアウトではグランドラインが一直線状ではない可能性がある。この場合は、グランドラインの長さＬｇは、グランドラインの両端をつなぐ、グランドラインの中心線の長さとなる。
【００７１】
図１９は、本発明の実施の形態１の変形例に係る集積回路の平面図である。集積回路１００において、第１グランドプレーン２０ａおよび第２グランドプレーン２０ｂは、一定の幅Ｓを備えた。これに対し、図１９に示す集積回路２００のように、グランドプレーンは幅が一定でなくても良い。図１９に示す集積回路２００では、第１グランドプレーン２２０ａは縁部に凹凸を備える。このように、グランドプレーンの幅が一定では無い場合、グランドプレーンの幅Ｓは、グランドラインの取り出し方向に対して垂直方向の最大寸法で定義される。図１９に示す例では、矢印２２１で示す幅がグランドプレーンの幅Ｓとなる。
【００７２】
図２０は、本発明の実施の形態１の変形例に係る集積回路の平面図である。集積回路１００では、第１グランドプレーン２０ａおよび第２グランドプレーン２０ｂの間を１本のグランドラインが接続した。これに対し、グランドプレーン間を接続するグランドラインは、１本でなくても良い。図２０に示す集積回路４００では、グランドプレーン間を２本のグランドラインが接続する。第１グランドプレーン４２０ａと第２グランドプレーン４２０ｂは２本のグランドライン４３０ａ、４３０ｂによって接続される。同様に、第２グランドプレーン４２０ｂと第３グランドプレーン４２０ｃは２本のグランドライン４３０ｃ、４３０ｄによって接続される。
【００７３】
図２０ではグランドプレーン間を接続するグランドラインが２本の構造を示したが、２本以上でも良い。この構造では、低周波でのグランドプレーンの変動に強くなる効果がある。低周波でのグランドプレーンの変動は、例えば電位差の変動である。
【００７４】
図２０に示すように、グランプレーン間を接続するグランドラインが複数の場合は、等価回路においてインダクタが並列に接続されると見なされる。このとき、シミュレーションにより設定したグランドラインの幅Ｗは、幅の総和Ｗａに置き換わる。幅の総和とは、連続する２つの増幅段に接続されたグランドプレーン間を接続する全てのグランドラインの幅の和である。集積回路４００において、第１グランドプレーン４２０ａと第２グランドプレーン４２０ｂを接続するグランドラインの幅の総和Ｗａは、グランドライン４３０ａ、４３０ｂの幅Ｗの和である。
【００７５】
従って、グランドプレーン間を接続するグランドラインが複数の場合、パターン比Ｌｇ／Ｗａが１以上、長さＬｇが１０μｍ〜１ｍｍ、幅の総和Ｗａがグランドプレーンの幅Ｓの３分の１以下となる場合に、多段増幅器の動作を安定化させることが可能になる。ここで、パターン比Ｌｇ／Ｗａはグランドラインの長さＬｇを幅の総和Ｗａで除した値である。
【００７６】
本実施の形態では、各増幅段にそれぞれ別個のグランドプレーンが接続され、グランドプレーン間はグランドラインで接続されている。これに対し、集積回路が備える増幅段のうち、２つ以上の増幅段が共通のグランドプレーンに接続されても良い。共通のグランドプレーンに接続される増幅段は、レイアウトの制約によって、連続した増幅段であっても良く、連続しない増幅段であっても良い。
【００７７】
図２１は、本発明の実施の形態１の変形例に係る集積回路の平面図である。本実施の形態では、グランドラインで接続された２つのグランドプレーンは、連続する増幅段に接続されるものとした。これに対し、図２１に示すように、連続していない増幅段に接続されたグランドプレーン間が、グランドラインによって接続されていても良い。図２１に示す変形例において、集積回路３００は、第１〜第６増幅段４０ａ〜４０ｆを備える。第１〜第６増幅段４０ａ〜４０ｆには、それぞれ第１〜第６グランドプレーン３２０ａ〜３２０ｆが接続される。連続しない増幅段である第１増幅段４０ａと第６増幅段４０ｆは第６グランドライン３３０ｆによって接続されている。この構造では、第６グランドライン３３０ｆが無い場合と比較して、回路動作の安定化の効果は弱まるが、本発明による効果を得ることが出来る。なお、図２０および図２１に示す変形は、他の実施の形態についても同様に適用することができる。
【００７８】
以上から、本実施の形態に係る集積回路１００、２００、３００、４００では、グランドプレーン間を接続するグランドラインのインダクタンスを調整することで、高周波出力信号を安定して増幅することができる。ここで、グランドラインの長さＬｇが１０μｍ〜１ｍｍであり、幅の総和Ｗａが対向するグランドプレーンの幅Ｓの３分の１以下であり、パターン比Ｌｇ／Ｗａが１以上である場合に、ゲインを低下させることなく、集積回路の動作を安定化させることが可能になる。
【００７９】
本実施の形態では、グランドプレーンを分離し、グランドプレーン間をグランドラインで接続する。この構成では、全ての増幅段が１つのグランドプレーンに接続される構成と比較して、１つのグランドプレーンに接続される増幅段のゲインが小さい。このため、グランドプレーンを介した帰還の発生が抑制される。従って、高周波出力信号を安定して増幅することができる。
【００８０】
また、半導体基板上に作製された集積回路は、一般にウエハ状態での検査であるウエハテストが実施される場合がある。ここで、ＧａＡｓ系の半導体基板上に作製された単相入力および単相出力の増幅回路のウエハテストでは、一般に汎用のＧＳＧ（ＧＮＤ−Ｓｉｇｎａｌ−ＧＮＤ）プローブが使用される。ウエハテスト時には、ＧＳＧプローブを入出力パッドに接触させ、測定を行う。ゲインが高い複数の増幅段が１つのグランドプレーンに接続された集積回路では、プローブヘッドが備えるＧＮＤ針のインダクタンス成分により回路動作が不安定化する可能性があった。また、フリップチップ実装時では、はんだボール７が有するインダクタンス成分により動作が不安定となる可能性があった。
【００８１】
これに対し、本実施の形態では、グランドラインのインダクタンスを調整することで、グランドに装荷されたインダクタンス成分による動作の不安定化を抑制できる。従って、グランドに接続されたプローブヘッドまたははんだボールのインダクタンス成分による動作の不安定化を抑制できる。このため、ウエハテスト時および実装時の動作を安定化させることが可能になる。
【００８２】
本実施の形態では、ベタ状のグランドプレーンが形成されている。これに対し、グランドプレーンに開口またはスリットを設けた構造を備えても良い。グランドプレーンに開口またはスリットを設けることで、グランドラインと見なされる構造が形成される場合は、本発明による効果を得ることが出来る。但し、開口またはスリットによって形成された構造が、図１８で示したグランドラインがグランドプレーンに対してラインと見なされるための条件を満たすことが必要となる。
【００８３】
また、Ｓｉプロセスでは、一般にメッシュ構造のグランドによって複数の増幅段全体を覆う構造が用いられることがある。このようなメッシュ構造のグランドにおいても、増幅段同士の接続部分において、グランドをラインと見なされるように細くした場合には、本発明による効果を得ることが可能になる。
【００８４】
ただし、本発明は、平面視において信号線路を挟むようにグランドプレーンに２つの開口が設けられ、開口の幅が信号波長の１／４であり、２つの開口の間を通る信号と開口を迂回した信号が打ち消し合うことで、信号の帰還が抑制される構造を含まない。
【００８５】
上述したように、グランドプレーンを介した帰還は単相入力および単相出力の増幅段を備えた多段増幅器において、特に問題となる。ここで、単相入力の増幅段とは、増幅段への入力信号が１つであるものを指す。また、単相出力の増幅段とは、増幅段からの出力信号が１つのものを指す。本実施の形態では、第１〜第３増幅段４０ａ〜４０ｃにおいて、第１〜第３トランジスタ１２ａ〜１２ｃのゲートに信号が入力され、ドレインから出力される。従って、第１〜第３増幅段４０ａ〜４０ｃは単相入力および単相出力となる。このため、本実施の形態では、グランドラインを備えることによる動作の安定化の効果が有効に働くこととなる。
【００８６】
本実施の形態に係る集積回路１００、２００、３００、４００は、信号を増幅させる複数の増幅段が縦続接続され、同一チップに集積された回路であるものとした。ここで、本実施の形態は、このような多段増幅器以外にも適用できる。本実施の形態は、前段からの入力信号を処理して次段に出力する機能回路を複数搭載した回路であって、大きなトータルゲインがあるものに適用することが出来る。この場合、機能回路ごとに別個のグランドプレーンを接続する。グランドプレーン間は、本実施の形態と同様にグランドラインによって接続する。
【００８７】
実施の形態２．
図２２Ａは、本発明の実施の形態２に係る集積回路の平面図である。本実施の形態に係る集積回路５００は、グランドプレーン間がグランドラインの代わりにスパイラルインダクタによって接続される。第１増幅段４０ａには第１グランドプレーン５２０ａが接続される。第２増幅段４０ｂには第２グランドプレーン５２０ｂが接続される。第３増幅段４０ｃには第３グランドプレーン５２０ｃが接続される。第１グランドプレーン５２０ａと第２グランドプレーン５２０ｂの間は第１スパイラルインダクタ４６ａによって接続される。第２グランドプレーン５２０ｂと第３グランドプレーン５２０ｃの間は第２スパイラルインダクタ４６ｂによって接続される。
【００８８】
図２２Ｂは、本発明の実施の形態２に係る集積回路の等価回路図である。第１スパイラルインダクタ４６ａおよび第２スパイラルインダクタ４６ｂは、実施の形態１で示したグランドラインについての条件を満たす。従って、各スパイラルインダクタについて、長さＬｇが１０μｍ〜１ｍｍであり、幅の総和Ｗａがグランドプレーンの幅Ｓの３分の１以下であり、パターン比Ｌｇ／Ｗａが１以上である場合に、集積回路５００の動作を安定化させることが可能になる。
【００８９】
第１スパイラルインダクタ４６ａおよび第２スパイラルインダクタ４６ｂは、第１〜第３グランドプレーン５２０ａ〜５２０ｃと同層に配置される。また、各スパイラルインダクタおよびグランドプレーンは、１つのメタル層をパターン化して作製される。ここで、各スパイラルインダクタの中央における端からの配線の取り出しは、別層の金属配線を用いる。
【００９０】
実施の形態１に示す集積回路１００において、使用周波数が低い場合には、動作を安定させるためにインダクタＬ４、Ｌ５が大きなインダクタンス値を備えることが必要とされる場合がある。このとき、グランドラインの長さＬｇを長くする必要が生じる。従って、チップサイズが大きくなる。本実施の形態では、インダクタＬ４およびＬ５をスパイラルインダクタで構成する。このため、グランドプレーン間の間隔を短縮することが可能になる。従って、集積回路５００を小型化することが可能になる。
【００９１】
実施の形態３．
図２３Ａは、本発明の実施の形態３に係る集積回路の平面図である。図２３Ｂは、本発明の実施の形態３に係る集積回路の等価回路図である。本実施の形態に係る集積回路６００は、グランドラインが信号線路と重なるように配置される。第１グランドライン６３０ａは、第１信号線路４２ａと重なるように配置される。第２グランドライン６３０ｂは、第２信号線路４２ｂと重なるように配置される。
【００９２】
図２４は、本発明の実施の形態３に係る集積回路の断面図である。集積回路１００と同様に、集積回路６００では配線層６１４とグランドプレーン層６２０の層間に誘電体膜５０ａ、５０ｂが挟まれた構造を備える。グランドプレーン層６２０は、第１〜第３グランドプレーン６２０ａ〜６２０ｃ、第１グランドライン６３０ａおよび第２グランドライン６３０ｂを備える。配線層６１４は、第１信号線路４２ａおよび第２信号線路４２ｂを含む。この構造では、信号線路と重なるようにグランドラインが配置される箇所において、マイクロストリップ線路５２が形成される。
【００９３】
図２３Ａおよび図２３Ｂにおいて、第１グランドライン６３０ａと第１信号線路４２ａと、その間の誘電体膜によって第１マイクロストリップ線路６５２ａが形成される。同様に、第２グランドライン６３０ｂと第２信号線路４２ｂと、その間の誘電体膜によって第２マイクロストリップ線路６５２ｂが形成される。
【００９４】
本実施の形態では、第１マイクロストリップ線路６５２ａおよび第２マイクロストリップ線路６５２ｂが形成されることで、第１信号線路４２ａおよび第２信号線路４２ｂの特性インピーダンスを特定することが可能になる。実施の形態１において、各信号線路は大きいインダクタンス成分を持つ。このため、各信号線路は、高インピーダンスとなる。このとき、信号線路長が長くなると、増幅段の間の整合を取ることが困難となる。これに対し、本実施の形態では、各信号線路は特性インピーダンスを持つ伝送線路となる。このため、信号線路長が長くても増幅段間の整合設計が容易となる。従って、レイアウトの自由度を高めることが可能になる。
【００９５】
実施の形態４．
図２５Ａは、本発明の実施の形態４に係る集積回路の平面図である。本実施の形態では、グランドラインの代わりに、グランドプレーン間が抵抗素子で接続される。第１グランドプレーン７２０ａと第２グランドプレーン７２０ｂの間は第１抵抗素子７３０ａによって接続される。第２グランドプレーン７２０ｂと第３グランドプレーン７２０ｃの間は第２抵抗素子７３０ｂによって接続される。
【００９６】
図２５Ｂは、本発明の実施の形態４に係る集積回路の等価回路図である。実施の形態１では、使用周波数において十分高いインピーダンスを有するグランドラインを介して、グランドプレーン間を接続することで、多段増幅器を安定に動作させることが可能になった。本実施の形態では、グランドラインの代わりに使用周波数において十分高いインピーダンスを有する抵抗素子を用いて、動作を安定化させる。集積回路７００の動作を安定化させるために抵抗素子が満たすべき条件を得るために、図２５Ｂに示す等価回路を用いてシミュレーションを行った。
【００９７】
図２６〜２８は、集積回路７００の反射係数Ｓ１１、ゲインＧ及び安定係数Ｋについてのシミュレーション結果を示している。図２６は、本発明の実施の形態４に係る集積回路の反射係数Ｓ１１を示す図である。図２７は、本発明の実施の形態４に係る集積回路のゲインを示す図である。図２８は、本発明の実施の形態４に係る集積回路の安定係数Ｋを示す図である。図２６〜２８に示すように、第１抵抗素子７３０ａおよび第２抵抗素子７３０ｂの抵抗値が１０Ω以上の場合において、反射利得が抑制され、安定係数Ｋが１以上となる。このため、第１抵抗素子７３０ａおよび第２抵抗素子７３０ｂの抵抗値が１０Ω以上の場合に、安定した回路動作が実現できる。
【００９８】
また、グランドプレーン間の接続に抵抗素子を用いることで、グランドラインで接続する場合と比較して、集積回路７００の小型化が可能になる。
【符号の説明】
【００９９】
１００、２００、３００、４００、５００、６００、７００  集積回路、４０ａ  第１増幅段、４０ｂ  第２増幅段、４２ａ  第１信号線路、２０ａ  第１グランドプレーン、２０ｂ  第２グランドプレーン、３０ａ  第１グランドライン、１０  半導体基板、５０ａ、５０ｂ  誘電体膜、６５２ａ  第１マイクロストリップ線路、４６ａ  第１スパイラルインダクタ、７３０ａ  第１抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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