(57)【要約】  電流分割器構成において用いられる場合の、自己較正する集積回路（ＩＣ）電流センサが提示される。本電流センサは、フルスケールの電流に相当する較正電流の一部を受け取る集積化された電流導体（１５２）、磁場トランスデューサ（１５４）、利得制御可能段（８６）、および較正コントローラ（８４）を含む。磁場トランスデューサは、較正電流の一部によって生成される磁場に比例した大きさを有する磁場信号を提供する。利得制御可能段は、調整可能な利得を用いて磁場信号を増幅して増幅された磁場信号（８８）を提供する。較正コントローラは、フルスケールの電流が集積化された電流導体によって受け取られた場合に、増幅された磁場信号を所望の電流センサ出力信号電圧レベルに相当する所定の電圧レベルで提供するために、利得制御可能段の調整可能な利得を較正された利得に調整する。
2014522980.tif 000002
【特許請求の範囲】
【請求項１】
較正電流の一部を受け取るようになされた集積化された電流導体であって、前記較正電流がフルスケールの電流に相当する、電流導体と、
前記較正電流の一部によって生成される磁場に比例した電圧レベルを有する磁場信号を提供するために前記較正電流の一部に応答する磁場トランスデューサと、
増幅された磁場信号を提供するために調整可能な利得を用いて前記磁場信号を増幅するように構成された利得制御可能段と、
前記フルスケールの電流が前記集積化された電流導体によって受け取られた場合に、前記増幅された磁場信号を所望の電流センサ出力信号電圧レベルに相当する所定の電圧レベルで提供するために、較正命令信号に応答して前記利得制御可能段の前記調整可能な利得を較正された利得に調整する較正コントローラとを備える集積回路電流センサ。
【請求項２】
前記較正コントローラが、
前記所定の電圧レベルを示すフルスケールの基準電圧に応答する第１の入力部、前記増幅された磁場信号に応答する第２の入力部、ならびに比較器出力信号が、前記増幅された磁場信号が前記フルスケールの基準電圧よりも小さい場合は第１の状態で、および前記増幅された磁場信号が前記フルスケールの基準電圧よりも大きい場合は第２の状態で提供される出力部を有する比較器と、
前記較正命令信号に応答してカウントを開始し、前記比較器出力信号に応答してカウントを停止し、およびカウンタ出力信号を前記調整可能な利得を調整するために前記利得制御可能段に供給するカウンタとを備える請求項１に記載の集積回路電流センサ。
【請求項３】
前記フルスケールの基準電圧が前記較正命令信号によって決定される請求項２に記載の集積回路電流センサ。
【請求項４】
前記較正コントローラが前記フルスケールの基準電圧を提供するように構成された抵抗分圧器をさらに含み、前記抵抗分圧器が可変抵抗および固定抵抗を有し、前記可変抵抗が前記較正命令信号によって決定される請求項３に記載の集積回路電流センサ。
【請求項５】
前記利得制御可能段が前記カウンタ出力信号によって制御される可変抵抗器を備える請求項２に記載の集積回路センサ。
【請求項６】
前記可変抵抗器がディジタル／アナログ変換器（ＤＡＣ）を備える請求項５に記載の集積回路電流センサ。
【請求項７】
前記ＤＡＣがＲ／２Ｒ  ＤＡＣを備える請求項６に記載の集積回路電流センサ。
【請求項８】
前記較正命令信号が、アイ・スクエア・シー（Ｉ２Ｃ）、シングル・エッジ・ニブル伝送（ＳＥＮＴ）、ペリフェラル・センサ・インタフェース５（ＰＳＩ５）、またはシリアル・ペリフェラル・インタフェース（ＳＰＩ）から選択されたフォーマットにおけるシリアルの２値信号である請求項１に記載の集積回路電流センサ。
【請求項９】
利得記憶デバイスをさらに備え、前記較正された利得が前記利得記憶デバイスに記憶される請求項１に記載の集積回路電流センサ。
【請求項１０】
前記利得記憶デバイスがＥＥＰＲＯＭおよびヒューズ網から選択される請求項９に記載の集積回路電流センサ。
【請求項１１】
前記利得制御可能段が調整可能な基準電圧を備え、前記較正コントローラが、前記調整可能な基準電圧を調整するため較正命令信号に応答して、前記増幅された磁場信号をゼロアンペアの較正電流に相当する所定の電圧レベルで提供する請求項１に記載の集積回路電流センサ。
【請求項１２】
前記較正コントローラが、
前記較正電流がゼロアンペアのときに、前記較正電流に相当する前記所定の電圧レベルを示す調整可能な静止電圧出力電圧（ＶＱＶＯ）基準電圧に応答する第１の入力部、前記増幅された磁場信号に応答する第２の入力部、ならびに比較器出力信号が、前記増幅された磁場信号が所定の電圧レベルよりも小さい場合は第１の状態で、および前記増幅された磁場信号が前記所定の電圧レベルよりも大きい場合は第２の状態で提供される出力部を有する比較器と、
前記較正命令信号に応答してカウントを開始し、前記比較器出力信号に応答してカウントを停止し、およびカウンタ出力信号を前記利得制御可能段に供給して前記調整可能な基準電圧を調整するカウンタとをさらに備える請求項１１に記載の集積回路電流センサ。
【請求項１３】
前記調整可能なＶＱＶＯ基準電圧が前記較正命令信号によって決定される請求項１２に記載の集積回路電流センサ。
【請求項１４】
前記較正コントローラが、前記（ＶＱＶＯ）基準電圧を提供するように構成された抵抗分圧器をさらに備え、前記抵抗分圧器が可変抵抗および固定抵抗を有し、前記可変抵抗が前記較正命令信号によって決定される請求項１３に記載の集積回路電流センサ。
【請求項１５】
前記利得制御可能段が前記調整可能な基準電圧を提供するように構成された抵抗分圧器をさらに備え、前記抵抗分圧器が可変抵抗および固定抵抗を有し、前記可変抵抗が前記カウンタ出力信号によって制御される請求項１２に記載の集積回路電流センサ。
【請求項１６】
前記磁場トランスデューサ、前記較正コントローラ、および前記利得制御可能段が集積回路において提供される請求項１に記載の集積回路電流センサ。
【請求項１７】
前記利得制御可能段が調整可能な基準電圧を備え、前記較正コントローラが第２の較正制御信号に応答して前記調整可能な基準電圧を制御する請求項１に記載の集積回路電流センサ。
【請求項１８】
前記集積化された電流導体を形成するリードフレーム部分を有するリードフレームを含むパッケージをさらに備える請求項１に記載の集積回路センサ。
【請求項１９】
電流分割器構成において外部シャント導体と並列に結合された場合の、集積化された電流導体を有する電流センサによる自己較正の方法であって、
前記電流分割器構成にフルスケールの電流レベルで供給され、前記集積化された電流導体を通って運ばれる較正電流の一部によって生成される磁場を、前記磁場に比例した電圧レベルを有する磁場信号を提供するように前記集積化された電流導体に近接して配置された磁場トランスデューサを用いて検知するステップと、
調整可能な利得を用いて前記磁場信号を増幅して増幅された磁場信号を提供するステップと、
前記較正電流がフルスケールの電流レベルで提供される場合に、前記増幅された磁場信号を前記較正電流に関連づけられた所定の電圧レベルで提供するために、調整可能な利得を較正された利得に調整するステップとを含む方法。
【請求項２０】
前記較正電流がゼロアンペアの電流レベルで供給されるときに前記較正電流の一部によって生成される磁場を検知して、前記磁場に比例した電圧レベルを有する磁場信号を提供するステップと、
前記較正された利得を用いて前記磁場信号を増幅して増幅された磁場信号を提供するステップと、
前記較正電流がゼロアンペアの電流レベルで供給されるときに、調整可能な基準電圧を調整して前記増幅された磁場信号を前記較正電流に関連づけられた所定の電圧レベルで提供するステップとをさらに含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積化された電流導体を有する電流センサに関し、より詳細には電流分割器構成において使用されるそうした電流センサに関する。
【背景技術】
【０００２】
当技術分野において知られているように、あるタイプの従来の電流センサは、電流導体に近接した磁場トランスデューサ（例えば、ホール効果または磁気抵抗トランスデューサ）を使用する。磁場トランスデューサは、電流導体を流れる電流によって誘起される磁場に比例した大きさを有する出力信号を生成する。また、典型的には、電流センサは、磁場トランスデューサの出力信号を増幅し調節するための回路も含む。
【０００３】
磁場トランスデューサおよび回路は、電流導体も収容する集積回路（ＩＣ）パッケージ内のＩＣとして提供される場合がある。このタイプの例示的な電流センサは、本願の譲受人である、Ｗｏｒｃｅｓｔｅｒ，ＭＡ  ０１６１５のＡｌｌｅｇｒｏ  ＭｉｃｒｏＳｙｓｔｅｍｓ，Ｉｎｃ．によって部品番号ＡＣＳ７１２およびＡＣＳ７５８ｘＣＢとして販売されている。
【０００４】
様々なパラメータが、感度を含む電流センサの性能を特徴づける。感度は、検知された電流に応じた、ホール効果トランスデューサからの出力電圧における変化の大きさに関連する。電流センサの感度は、様々な要因と関連する。１つの重要な要因は、ホール効果素子と電流導体との間が物理的に分離されていることである。
【０００５】
電流導体をＩＣパッケージ内に集積化することによって、電流導体を磁場トランスデューサに対して密接に正確に配置することが可能となる。しかし、電流導体を経由して流すことができる電流の量は、ＩＣパッケージの物理的および熱的限界によって制限される。
【０００６】
電流センサの電流搬送能力を超える電流レベルを測定するための１つの技法は、電流経路を、集積化された電流導体とこの集積化された電流導体に並列に結合された外部シャント電流導体とに物理的に分割することである。また、この技法を用いて、一部の電流を、電流センサを避けて迂回させることによって電流センサの過渡電流生存能力（電流センサの「過電流能力」とも呼ばれる）を向上させることができる。そうした電流分割器構成を用いて、測定されるべき全電流の一部のみが集積化された電流導体によって運ばれ、電流の残りの部分は、外部シャント電流導体によって運ばれる。外部シャント電流導体は、電流センサが取り付けられるプリント回路板（ＰＣＢ）上のトレースもしくは層を用いて、または母線を用いて実施されてもよい。電流分割器として構成される電流導体は、既知の電流分割を実現するように設計され、それにより集積化された電流導体によって運ばれる電流の測定を用いて全電流を求めることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このタイプの構成を用いて、ある用途の電流測定レベルならびに電流センサの電流搬送能力を向上させることができるが、欠点がある。すなわち、より少ない電流が集積化された電流導体を流れるので、結果として得られる磁場信号レベル（すなわち、分解能）がより低くなる。また、デバイスレベルおよびボードレベルの両方における、製造および組立て公差により、集積化された電流導体とシャント電流導体との間で、設計された電流分割からの、電流分割におけるあるばらつきが生じる。例えば、電流センサのパッケージのリードフレームの抵抗は、生産公差により時間とともに変わる場合がある。また、はんだ抵抗がより高くなることによってより多くの電流がシャント導体を、およびより少ない電流が電流センサの集積化された電流導体を通過する可能性があるので、電流センサのパッケージリードをＰＣＢトレースにはんだ付けする製造工程は、非常に重要である。また、ＰＣＢトレースの厚さおよび幅は、製造公差に応じてばらつくことがある。そうしたばらつきは、全電流を集積化された電流導体によって運ばれる電流の測定値から正確に求めることができないため、望ましくない。Ａｌｌｅｇｒｏ  ＭｉｃｒｏＳｙｓｔｅｍｓ，Ｉｎｃ．の、（ｈｔｔｐ：／／ｗｗｗ．ａｌｌｅｇｒｏｍｉｃｒｏ．ｃｏｍ／ｅｎ／Ｐｒｏｄｕｃｔｓ／Ｄｅｓｉｇｎ／ａｎ／ａｎ２９５０３６．ｐｄｆに公表されている）「Ｕｓｉｎｇ  Ａｌｌｅｇｒｏ  Ｃｕｒｒｅｎｔ  Ｓｅｎｓｏｒ  ＩＣｓ  ｉｎ  Ｃｕｒｒｅｎｔ  Ｄｉｖｉｄｅｒ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ｆｏｒ  Ｅｘｔｅｎｄｅｄ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｒａｎｇｅ」（「測定範囲を拡張するための電流分割器構成のアレグロ電流センサＩＣの使用」）という名称の、その全体が参照により本明細書に組込まれるアプリケーションノートＡＮ２９５０３６，Ｒｅｖ．３に記載されているように、精度の要求によりこれらのばらつきを補償することが必要な用途において、一部の電流センサは、感度を組立体後にプログラムすることができる。
【課題を解決するための手段】
【０００８】
一般に、一態様において、本発明は、電流分割器構成において自己較正を可能にする集積回路電流センサを対象とする。本電流センサは、集積化された電流導体と、磁場トランスデューサと、利得制御可能段と、較正コントローラとを含む。集積化された電流導体は、較正電流の一部を受け取るようになされる。較正電流は、フルスケールの電流に相当する。較正電流の一部に応答する磁場トランスデューサは、較正電流の一部によって生成される磁場に比例した大きさを有する磁場信号を提供する。利得制御可能段は、増幅された磁場信号を提供するために調整可能な利得を用いて磁場信号を増幅するように構成される。フルスケールの電流が集積化された電流導体によって受け取られた場合に、増幅された磁場信号を、所望の電流センサ出力信号電圧レベルに相当する所定の電圧レベルで提供するために、較正コントローラは、較正命令信号に応答して、利得制御可能段の調整可能な利得を較正された利得に調整する。
【０００９】
本発明の実施形態は、以下の特徴の１つまたは複数を含むことができる。較正コントローラは、所定の電圧レベルを示すフルスケールの基準電圧に応答する第１の入力部、増幅された磁場信号に応答する第２の入力部、ならびに比較器出力信号が、増幅された磁場信号がフルスケールの基準電圧よりも小さい場合は第１の状態で、および増幅された磁場信号がフルスケールの基準電圧よりも大きい場合は第２の状態で提供される出力部を有する比較器と、較正命令信号に応答してカウントを開始し、比較器出力信号に応答してカウントを停止する、およびカウンタ出力信号を調整可能な利得を調整するために利得制御可能段に供給するカウンタとを含むことができる。フルスケールの基準電圧は、較正命令信号によって決定されうる。較正コントローラは、フルスケールの基準電圧を供給するように構成された抵抗分圧器をさらに含むことができ、この抵抗分圧器が可変抵抗および固定抵抗を有し、可変抵抗が較正命令信号によって決定される。利得制御可能段は、較正コントローラからのカウンタ出力信号によって制御される可変抵抗器を含むことができる。可変抵抗器は、ディジタル／アナログ変換器（ＤＡＣ）を含むことができる。ＤＡＣは、Ｒ／２Ｒ  ＤＡＣを含むことができる。
【００１０】
較正命令信号は、アイ・スクエア・シー（Ｉ２Ｃ）、シングル・エッジ・ニブル伝送（ＳＥＮＴ）、ペリフェラル・センサ・インタフェース５（ＰＳＩ５）、またはシリアル・ペリフェラル・インタフェース（ＳＰＩ）から選択されたフォーマットにおけるシリアルの２値信号であってもよい。集積回路電流センサは、利得記憶デバイスをさらに含むことができ、較正された利得が、利得記憶デバイスに記憶される。利得記憶デバイスは、ＥＥＰＲＯＭおよびヒューズ網から選択されてもよい。
【００１１】
利得制御可能段は、調整可能な基準電圧を含むことができ、較正コントローラは、基準電圧を調整するため較正命令信号に応答して、増幅された磁場信号を較正電流がゼロアンペアのときにこの較正電流に相当する所定の電圧レベルで提供することができる。較正コントローラは、較正電流がゼロアンペアのときに、この較正電流に相当する所定の電圧レベルを示す調整可能な静止電圧出力電圧（ＶＱＶＯ）基準電圧に応答する第１の入力部、増幅された磁場信号に応答する第２の入力部、および比較器出力信号が、増幅された磁場信号が所定の電圧レベルよりも小さい場合は第１の状態で、増幅された磁場信号が所定の電圧レベルよりも大きい場合は第２の状態で提供される出力部を有する比較器と、較正命令信号に応答してカウントを開始し、比較器出力信号に応答してカウントを停止し、およびカウンタ出力信号を利得制御可能段に供給して調整可能な基準電圧を調整するカウンタとを含むことができる。調整可能なＶＱＶＯ基準電圧は、較正命令信号によって決定されうる。較正コントローラは、（ＶＱＶＯ）基準電圧を提供するように構成された抵抗分圧器をさらに含み、この抵抗分圧器が可変抵抗および固定抵抗を有し、可変抵抗が較正命令信号によって決定される。利得制御可能段は、調整可能な基準電圧を提供するように構成された抵抗分圧器をさらに含み、この抵抗分圧器が可変抵抗および固定抵抗を有し、可変抵抗がカウンタ出力信号によって制御される。
【００１２】
磁場トランスデューサ、較正コントローラ、および利得制御可能段は、集積回路において提供されてもよい。利得制御可能段は、調整可能な基準電圧を含むことができ、較正コントローラは、第２の較正制御信号に応答して調整可能な基準電圧を制御することができる。集積回路センサは、集積化された電流導体を形成するリードフレーム部分を有するリードフレームを含むパッケージをさらに含むことができる。
【００１３】
別の態様において、本発明は、電流分割器構成において外部シャント導体と並列に結合された場合の、集積化された電流導体を有する電流センサによる自己較正の方法を対象とする。本方法は、電流分割器構成にフルスケールの電流レベルで供給され、集積化された電流導体を通って運ばれる較正電流の一部によって生成される磁場を、磁場に比例した電圧レベルを有する磁場信号を提供するように集積化された電流導体に近接して配置された磁場トランスデューサを用いて検知するステップと、調整可能な利得を用いて磁場信号を増幅して増幅された磁場信号を提供するステップと、較正電流がフルスケールの電流レベルで提供される場合に、増幅された磁場信号を較正電流に関連づけられた所定の電圧レベルで提供するために、調整可能な利得を較正された利得に調整するステップとを含む。
【００１４】
本発明の実施形態は、以下の１つまたは複数の特徴を含むことができる。
【００１５】
本方法は、較正電流がゼロアンペアの電流レベルで供給されるときに較正電流の一部によって生成される磁場を検知して、磁場に比例した電圧レベルを有する磁場信号を提供するステップと、較正された利得を用いて磁場信号を増幅して増幅された磁場信号を提供するステップと、較正電流がゼロアンペアの電流レベルで供給されるときに、調整可能な基準電圧を調整して増幅された磁場信号を較正電流に関連づけられた所定の電圧レベルで提供するステップとをさらに含むことができる。
【００１６】
本発明の上記の特徴、ならびに本発明そのものは、各図面の以下の詳細な説明からより完全に理解されるであろう。
【図面の簡単な説明】
【００１７】
【図１】電流分割器構成の電流センサを示す図である。
【図２】コントロールシステムにおける図１の電流センサの簡略化ブロック図である。
【図３】図１および２の電流センサの例示的なアーキテクチャを示すブロック図である。
【図４Ａ】例示的な実施形態による、利得較正機能を含む図３の電流センサの一部のブロック図である。
【図４Ｂ】利得較正機能を含む図３の電流センサの一部の代替の実施形態のブロック図である。
【図５】図４Ａ〜４Ｂに示す利得較正機能に関連づけられた例示的な波形である。
【図６】静止電圧出力（ＱＶＯ）較正機能を含む図３の電流センサの一部の代替の実施形態を示すブロック図である。
【図７】電流分割器構成の代替のセンサを示す図である。
【発明を実施するための形態】
【００１８】
図１を参照すると、例示的な電流分割器電流検知構成１０は、電流導体１４に結合された電流センサ１２を含む。電流導体は、例えば、プリント回路板（ＰＣＢ）のトレースもしくは層、または母線であってもよい。図示するように、電流分割器構成において、電流導体１４は、電流検知導電体部１４ａおよび並列に接続されたシャント導体部１４ｂを含む。図は、電流センサ１２の内部構造を示し、この内部構造は、リード（またはピン）１８ａ〜１８ｄを含む第１の部分１６ａおよびリード１８ｅ〜１８ｈを含む第２の部分１６ｂを有するリードフレーム１６を含む。リード１８ａおよび１８ｂは、リード１８ｃおよび１８ｄに結合されて内部電流経路または内部電流導体を形成する。また、電流センサ１２は、少なくとも１つの磁場トランスデューサまたは検知素子２２、例えばホール効果素子、および磁場トランスデューサ内２２に設けられた磁場センサのインタフェース回路（図示せず）を有する集積回路（ＩＣ）ダイ２０を含む。ダイ２０は、検知素子２２が内部電流導体の「ループ」部分に近接するように、リードフレーム１６の上方に配置され、このループ部分がダイ２０の直下に置かれる（本図の例示的な図には示されていない）。ダイ２０は、第２のリードフレーム部分１６ｂに取り付けられるか、または結合され、ダイおよびリードフレーム組立体がプラスチック材料２４で包み込まれる。図示されるパッケージの様式は、スモールアウトラインＩＣ（ＳＯＩＣ）として知られている表面実装パッケージである。
【００１９】
あるタイプの内部電流導体をダイ２０と共に収容することができる他のパッケージ様式が使用されてもよい。別の可能性のあるパッケージの選択肢は、図７を参照して後述される。（リード１８ａ、１８ｂと１８ｃ、１８ｄとの間に形成されるような）集積化された電流導体および（ダイ２０のような）センサダイを有する電流センサ１２は、パッケージ様式にかわらず、本明細書では、ＩＣ電流センサ、または単に電流センサと呼ばれる。
【００２０】
電流分割器構成において、「ＩＴｏｔ」と名付けられた、測定されるべき全電流は、電流導体１４に加えられる。「Ｉ１」と名付けられた、電流の電流検知部分は、電流検知導電体部１４ａを通って、ループ部分（図示せず）を介して電気的に並列に結合されているように示されるリード１８ａ、１８ｂに流れ込み、やはり電気的に並列に結合されているリード１８ｃ、１８ｄから流れ出す。全電流の残り、または「Ｉ２」と名付けられたシャント電流は、シャント導電体部１４ｂを通って流れ、したがって電流センサ１２を迂回する。電流の経路は、参照数字２６によって示され、全電流ＩＴｏｔに対する全電流経路２８、ならびにシャント電流１２に対するシャント経路３０および電流検知電流Ｉ１に対する電流検知経路３２ａ、３２ｂを含む分離したサブ経路を含む。
【００２１】
本構成において、電流センサによって測定されるべき電流Ｉ１は、一次側の電流センサ１２内に流れ、および電流センサ１２から流れ出す。ＩＣパッケージの内部で、ＩＣダイ２０は、集積化された電流導体ループの上に配置されるが、集積化された電流導体ループとは接触せず、そのことによってガルバニック（電圧）分離を実現する。異なるパッケージ技術を使用することができるが、フリップチップアセンブリを使用することにより、ＩＣダイ２０の磁場トランスデューサ２２を内部電流導体ループに非常に近接して配置することが可能となり、それにより磁気信号結合が最大化される。
【００２２】
背景技術において上記したように、電流分割器構成を使用する欠点には、電流センサの分解能の喪失、および電流分割におけるばらつき（すなわち、Ｉ１とＩ２間の不整合）が含まれる。これらの誤差要因に対処するために用いられる様々な従来の技法には、システムレベルの較正（または補償）およびＰＣＢトレースのトリミングが含まれる。システムレベルの較正は、所望の電流分割をするために設計された電流導体に電流を流すこと、電流センサの出力を記録すること、およびその出力を外部のコントローラにおいて所望の値にスケーリングすることを伴う。この方法は、ユーザによって実施されるより複雑な制御システムを必要とする。別法として、ＰＣＢトレースをレーザトリミングして電流の所望の分割を実現することができる。ＰＣＢトリミング法は、システムレベルの較正よりもさらに複雑であり、適用試験環境において時間を費やし、結果として高コストシステムになる。さらに別の代替形態として、（上で参照したアプリケーションノートにおいて言及されているように）一部の電流センサは、デバイスの組立体後にデバイスの感度をプログラムすることができる。
【００２３】
対照的に、本発明によると、電流センサ１２は、自己較正技法を用いる。自己較正機能により、電流センサが電流センサ自体を較正することが可能となり、より具体的には、電流センサがその出力部において、所与の電流分割器構成を有する用途によって測定されるべき全電流、すなわちＩＴｏｔを示す値を正確に反映するまで感度を調整することが可能となる。感度は、デバイスによって検知される電流の変化に応じた電流センサの出力の変化を指す。デバイスの感度は、（Ｇ／Ａを単位とする）磁気回路の感度と（ｍＶ／Ｇを単位とする）電流センサの線形増幅器利得との積である。電流センサの感度は、利得を調整することによって最適化されうる。「フルスケールの電流」という用語は、本明細書で用いられる場合、シャント経路がない場合に電流センサによって検知される電流の最大レベル、すなわち全電流ＩＴｏｔを指す。「フルスケールの電圧」という用語は、フルスケールの電流に相当する出力電圧を指す。後でより完全に詳細に説明するように、自己較正中に、電流センサ１２は、シャント経路が利用されない場合に、すなわち電流センサがフルスケールの電流ＩＴｏｔを検知することになる場合に電流センサによって提供される出力信号と同等の出力信号を提供するように利得を調整する。このように、自己較正により、（電流分割器構成の使用によって実現されるような）電流センサ側で過渡電流生存能力を向上させ、すなわち過電流能力を改善することができるが、従来の較正手法と異なり、ユーザからは最小限の入力が必要なだけであり、ならびにシャントシステムの設計の問題に対してより簡単であまり高価でない解決策を提供する。
【００２４】
図２は、較正のために（図１に示すような）電流分割器構成が設けられている制御システム３０を示す。電流センサ１２の一次導体側で、検知電流Ｉ１は、電流入力部「Ｉ１ｉｎ」３２ａを介して電流センサ１２に運ばれ、出力部「Ｉ１ｏｕｔ」３２ｂを介して電流センサ１２から運び出される。二次側において、電流センサ１２は、コントローラ３４に接続され、コントローラ３４によって制御される。コントローラ３４は、ユーザからの入力で操作される。コントローラ３４と電流センサ１２間の接続は、電流センサ１２に較正命令信号を送るための少なくとも１つの制御線（「Ｖｃａｌ」）３６、およびセンサの出力をコントローラ３４に供給するための電流センサ出力線（Ｖｏｕｔ）３８を含む。自己較正の後、通常動作中に、出力Ｖｏｕｔ３８は、全電流ＩＴｏｔに比例した電圧を提供する。他の接続には、３．３Ｖとして示す電源電圧に電流センサ１２を接続する電源（Ｖｃｃ）線４０、およびグランドに電流センサ１２を接続するＧＮＤ線４２が含まれる。制御線３６は、プルアップ抵抗「Ｒｐｕｌｌｕｐ」４４を介してＶｃｃに結合される。電流センサ１２は、この構成において、自己較正電流センサとして動作可能である。制御線３６は、電流センサ１２側で自己較正を開始させるコントローラ３４によって使用される。一実施態様において、図示するように、制御線３６をＶｃｃからＧＮＤに引っ張り（負論理）、較正シーケンスを開始する。制御線が通常はロー（Ｌｏｗ）に引っ張られ、高電圧に解除されて較正を開始する正論理の制御信号を使用することもできる。ユーザは、一部がＩ１として電流センサ１２、すなわち較正電流検知部に流れ込み、電流センサ１２から流れ出す、フルスケールの電流に相当する既知の「較正」電流を（ＩＴｏｔとして）電流導体１４に流し、制御信号３６を使用して自己較正を開始する。自己較正中に、電流センサ１２は、出力部３８において提供される出力信号が所望のレベル、すなわち選択されたフルスケールの較正電流ＩＴｏｔに相当するレベルを有するまで、内部利得値を調整する。
【００２５】
１つまたは複数の追加の制御線、例えば、（破線で示されるような）線４６が同様に較正目的のために設けられてもよい。例えば、コントローラ３４は、後で詳細に説明するように、制御線３６を使用して、上記の信号伝達のタイプによって、または単純なシリアルの較正命令を用いることによって自己較正を開始し、別個の制御線、線４６を使用して、較正で要求されるある一定の基準電圧の値をユーザが選択した値に設定するように構成されてもよい。同じ制御信号線を同様に使用して、較正制御をすべて、電流センサに提供することができる。後で図６を参照して論じるように、線３６のような単一の制御線を使用して、自己較正の異なる「フェーズ」を制御／開始することができ、線３６および４６のような別々の線を専用の制御線として使用して、特定のフェーズを制御／開始することができる。
【００２６】
図３は、１つの例示的な実施形態による、ここでは参照数字５０によって表示される、自己較正電流センサ１２の内部アーキテクチャを示す。このアーキテクチャの２つの中心的な構成要素は、集積化された電流導体５２および磁場センサ５３である。磁場センサ５３を収容する電流センサ５０のこの部分は、モノリシックＩＣ（したがって、図１〜２の電流センサ１２のＩＣダイ２０に相当する）として実施される。磁場センサ５３は、磁場トランスデューサまたはここではホール効果素子（「ホールＳＥ」）５４として示される検知素子、ならびにセンサインタフェース回路５６を含む。検知素子５４は、電流導体５２を流れる電流Ｉ１によって生成される磁場を検知する。集積化された電流導体５２は、図１を参照して先に記載したように、電流センサのリードフレームの一部によって形成されてもよい。
【００２７】
回路５６は、検知素子５４の出力、本例においてホール電圧を受け取り、このホール電圧から電流センサ出力５８を生成するように動作する。説明のために、回路５６は、検知インタフェース（または磁場信号生成）段６０、較正制御段６２および出力段６４を含む、様々な機能ブロックまたは段に分割されている。
【００２８】
検知インタフェース段６０は、検知素子の磁場信号出力を増幅し調節する数多くの異なる構成要素を含むように実施されうる。例示したアーキテクチャは、ダイナミックオフセット相殺回路６６、増幅器６８、トリム回路７０および７２、ならびに低域通過フィルタとして示すフィルタ７４を含む。接続７６によってＳＥ５４に結合されるダイナミックオフセット相殺回路６６は、検知素子５４によって生成される磁場信号に付随するＤＣ電圧誤差に対するＤＣオフセット調整を提供する。ダイナミックオフセット相殺回路６６は、増幅器６８に結合され、この増幅器６８がダイナミックオフセット相殺回路６６によって提供されるオフセット調整されたＳＥ出力信号７８を増幅する。精度は、感度トリム回路７０および感度温度係数トリム回路７２をそれぞれ介して、感度および温度応答をトリミングすることによって最適化される。感度トリム回路７０により、増幅器６８の利得の調整が可能となる。感度温度係数トリム回路７２により、温度による利得ばらつきを補償するために増幅器６８の利得の調整が可能となる。
【００２９】
増幅器６８の出力、すなわち増幅器出力８０は、フィルタ７４に結合される。フィルタ７４は、図示するような低域通過フィルタであっても、および／またはノッチフィルタであってもよい。フィルタ７４は、限定されることなく、所望の応答時間、ならびに検知素子、ダイナミックオフセット相殺回路および増幅器に付随するノイズの周波数スペクトルを含む様々な要因に従って選択される。フィルタは、その出力部においてフィルタされた磁場出力信号８２を生成し、この磁場出力信号８２が較正制御段６２への入力として供給される。検知インタフェース段６０の他の実施態様が可能である。
【００３０】
やはり図３を参照すると、較正制御段６２は、較正コントローラ８４および利得制御可能段８６を含む。自己較正を行うのは、較正制御段６２である。利得制御可能段８６は、（「Ｖｓｉｇ」と名付けられた）増幅された磁場出力信号８８を生成し、この磁場出力信号８８が、出力段６４に、および較正コントローラ８４への入力として供給される。Ｖｓｉｇに加えて、較正コントローラ８４は、入力として、電源線９０を介してＶｃｃ、およびＶｃａｌ「較正命令」入力９２を受け取る（このＶｃａｌ「較正命令」入力９２は、図２に示すように、外部のコントローラ３４からの外部の較正制御信号線３６に接続されている）。図４Ａ〜４Ｂを参照してより詳細に説明するように、較正コントローラ８４は、利得調整出力９４に結合され、利得調整出力９４を利得制御可能段８６への入力として供給し、利得制御可能段８６の調整可能な利得を調整する。較正制御段８６の出力は、出力段６４に結合される。
【００３１】
出力段６４は、アナログのバッファされた出力を提供するように、図示されたアーキテクチャにおいて実施される。出力段６４は、図示するように、第１の（非反転）入力部９８および第２の入力部１００を有するバッファ増幅器９６を含む。ＲＣフィルタ１０２は、第１の入力部と利得制御可能段８６からのＶｓｉｇ出力部８８との間に接続されている。Ｖｏｕｔ５８とグランド間に結合される抵抗分圧器１０４によって生み出される基準電圧が、第２の入力部１００に印加される。
【００３２】
磁場センサ５３は、いかなるタイプの磁場センサであってもよく、したがってホール効果技術に限定されない。したがって、検知素子５４は、磁気抵抗効果（ＭＲ）素子などのホール効果素子以外の形態をとってもよい。磁場センサ５３は、ＩＣまたは（検知素子５４を含む）様々な回路素子が形成される基板を含むダイの形態で提供される。１つの検知素子のみが示されているが、この検知素子５４は、差動構成で接続される１対の検知素子、またはブリッジ回路で接続される複数のＭＲ素子と置き換えられてもよい。段６０に含まれるべき構成要素は、選択される検知技術のタイプとともに変わることができる。
【００３３】
図１および２に示すような、自己較正機能を有する、電流分割器（またはシャント）構成の電流センサは、全電流ＩＴｏｔの大きさに比例した大きさ（そうした較正のない場合のＩ１ではない）を有するアナログ出力電圧Ｖｏｕｔ５８を生成するように動作する。
【００３４】
電流センサ５０は、Ｉ１ｉｎおよびＩ１ｏｕｔ、（外部電源に接続するための）ＶＣＣ、（グランドに接続するための）ＧＮＤ、入出力部に対応する少なくとも１つの端子（またはピンもしくはリード）を有する。例えば、振り返って図３と併せて図１に示すＳＯＩＣ１２を参照すると、電流導体５２および様々な信号用の端子またはリードは、Ｉ１ｉｎ用の１８ａ、１８ｂ、Ｉ１ｏｕｔ用の１８ｃ、１８ｄ、Ｖｃｃ用の１８ｅ、ＧＮＤ用の１８ｈ、Ｖｃａｌ用の１８ｇ、およびＶｏｕｔ用の１８ｆの各参照数字によって示されうる。電流センサ５０は、電流センサ出力信号Ｖｏｕｔ５８を（図２のコントローラ３４などの）外部コントローラに結合し、または他のアプリケーション電子機器（図示せず）に伝送するためにＶｏｕｔピン１８ｆにおいて提供する。電力は、ＶＣＣピン１８ｅによって電流センサ５０に供給され、このＶＣＣピン１８ｅが、電源バス相互接続９０を介して様々なサブ回路に、ならびに接続１０８を介してホール検知素子５４にバイアス信号を供給する駆動回路１０６に内部で接続されている。ＧＮＤピン１８ｈは、ＧＮＤバス相互接続１０９を介して内部で接続され、センサＩＣのサブ回路にグランド接続を提供する。例えば、クロック発生および制御機能を実施するための他の回路は、簡単にするために、この図および他の図から大部分省略されている。
【００３５】
較正制御段６２、具体的には利得制御可能段８６および較正コントローラ８４の詳細を、例示的な実施形態によって、図４Ａ〜４Ｂに示す。図４Ａを参照すると、利得制御可能段８６は、前段からの出力８２を、入力抵抗（Ｒｉｎ）１１４を介して増幅器１１０に結合する第１の入力部１１２を有する演算増幅器１１０を含む。増幅器１１０は、基準電圧Ｖｒｅｆに対応する第２の入力１１６部を有する。フィードバック抵抗器（Ｒｆ）１１８は、第１の入力部１１２と出力部８８（Ｖｓｉｇ）との間に結合されている。可変抵抗器であるフィードバック抵抗器１１８の値は、較正コントローラ８４によって調整され増幅器１１０の利得を設定する。増幅器１１０の利得または磁場信号の増幅は、−Ｒｆ／Ｒｉｎによって与えられる。図示した実施形態において、抵抗器１１８は、信号９４を介して較正コントローラ８４によって制御されるディジタル制御可能な抵抗器である。
【００３６】
さらに図４Ａを参照すると、較正コントローラ８４は、インタフェース１２０、比較器１２２、抵抗分圧器１２４、およびカウンタ１２６を含む。インタフェース１２０は、入力として、Ｖｃａｌ制御信号９２を受け取り、出力信号１２８および１３０を分圧器１２４およびカウンタ１２６にそれぞれ供給する。分圧器１２４は、第１の可変抵抗器１３２および固定値抵抗器１３４を含む。可変抵抗器１３２の値は、ユーザによって設定され、インタフェース１２０およびインタフェース出力信号１２８を介して分圧器１２４に供給される。分圧器１２４を使用して、フルスケールの基準電圧「Ｖｆｓ」を生成し、このフルスケールの基準電圧「Ｖｆｓ」が第１の入力部である第１の比較器入力部１３６において比較器に供給される。したがって、抵抗器１３２をプログラムすることによって、ユーザは、Ｖｆｓに対する所望の値を指定することができる。比較器１２２は、第２の入力として、増幅された磁場信号Ｖｓｉｇ８８（増幅器１１０の出力からの、増幅器出力８８）を受け取る。比較器の出力である比較器出力「Ｖｃｏｍｐ」１４０は、カウンタ１２６にカウンタ入力信号として供給される。Ｖｃｏｍｐ出力１４０は、カウンタ・ディスエーブルとして働き、インタフェース出力信号１３０は、カウンタ・イネーブルとして働く。
【００３７】
較正制御信号または命令は、（Ｖｃａｌ線９２を介して）較正コントローラに供給され、自己較正を開始させる。自己較正を開始する前に、ユーザは、所望のフルスケールの較正電流ＩＴｏｔを電流導体（図２に示すような電流導体１４）に流し、その結果、Ｉ１に相当する、この電流の一部が、電流センサのＩｉｎ端子（複数可）（例えば図３に示すような端子１８ａおよび１８ｂ）に流れ込む。自己較正を開始すると、インタフェース１２０は、カウンタ１２６にカウントを始めるように、カウンタ・イネーブル入力１３０を介して信号を送る。したがって、カウンタ１２６は有効にされて、参照数字１４２によって示す、利得値に相当するカウンタ内部の２値のカウント値を変化させる。各カウントによって、結果として利得制御可能段８６の利得の調整が行われる。より具体的には、カウント値を用いて可変フィードバック抵抗器１１８の値を変えることによって利得が調整され、結果的にＶｓｉｇ８８に対する変化が生じる。その一方で、比較器１７８は、信号Ｖｓｉｇ８８を所定の基準入力Ｖｆｓ１３６と比較する。可変抵抗器１１８の値は、Ｖｓｉｇ８８の電圧レベルがフルスケールの基準電圧Ｖｆｓ１３６のフルスケールのしきい値を超えたと比較器１２２が判定するまで、カウンタ１２６による各カウントによって調整される。典型的には、比較器１２２用に使用されるこのタイプの電圧比較器は、その入力間の電圧差がおよそゼロボルトを横切ると、その出力を変化させる。カウント、調整、および比較の処理は、Ｖｓｉｇが、比較器出力Ｖｃｏｍｐ１４０が状態を変化させるＶｆｓの点に達したと比較器１２２が判定するまで継続する。より具体的には、比較器出力信号Ｖｃｏｍｐ１４０は、増幅された磁場信号Ｖｓｉｇ８８がフルスケールの基準電圧Ｖｆｓ１３６よりも小さい場合は第１の状態で、増幅された磁場信号Ｖｓｉｇ８８がフルスケールの基準電圧Ｖｆｓよりも大きい場合は第２の状態で提供される。Ｖｃｏｍｐ１４０の状態におけるこの変化によって、カウンタ１２６にカウントを停止させる。最終的なカウント値に相当するカウント／利得値は、較正された利得値として使用され、カウンタ出力９４を介して利得制御可能段のフィードバック抵抗器１１８に印加される。
【００３８】
自己較正の利得調整部分が完了すると、インタフェース１２０は、較正された利得値１４２を、チップ上に、例えば図示するようなＥＥＰＲＯＭ１４４などの不揮発性メモリに、またはなんらかの代替の方法で永久に記憶することができる。ＥＥＰＲＯＭ１４４は、使用する場合は、線１４６および１４８を介して、インタフェース１２２およびカウンタ１２６のカウント部１４２にそれぞれ結合される。調整された利得が記憶されると、自己較正は完了する。これらの相互接続１４６および１４８を用いて、カウンタ１２６と不揮発性メモリ間で較正された利得値１４２の転送が達成される。
【００３９】
電流導体を流れる全電流としてのＩＴｏｔおよび電流センサによって検知される部分Ｉ１を有する同じ電流分割器構成において電流センサの較正動作が行われない後続する期間に、電流センサは、較正された利得を用いて、検知された電流に相当する電圧レベルから全電流ＩＴｏｔに相当する所定の電圧レベルにスケーリングされた信号を出力に供給する。
【００４０】
較正コントローラ８４および利得制御可能段８６のある一定の実施態様の詳細は、設計選択の問題である。例えば、図４Ｂに示すように、ＥＥＰＲＯＭまたは他の不揮発性メモリは、ヒューズ網１５０と置き換えられてもよい。また、可変抵抗器１１８は、抵抗値の範囲がディジタルコードを使用して選択可能にできる任意のタイプのディジタル制御可能な可変抵抗回路を用いて実施されてもよい。図４Ｂに示すように、可変抵抗器１１８は、ＤＡＣ１５２、例えば、Ｒ／２ＲラダーＤＡＣ、または可変抵抗のディジタル制御を実現する他のタイプの回路を用いて実施されうる。カウンタおよびディジタル制御可能な可変抵抗器の設計により利得調整の範囲および「ステップ」サイズ（すなわち、１カウント当たりの抵抗値の変化）が決定されることが理解されるであろう。図４Ｂの他の詳細は、図４Ａに示される通りである。
【００４１】
較正命令および（分圧器可変抵抗器１３２に対する調整を介した）Ｖｆｓの指定が、別々の制御信号として提供されるように、電流センサ５０がより多くの入力ピンを有しうることが理解されるであろう。インタフェース１２０は、アイ・スクエア・シー（Ｉ２Ｃ）、シングル・エッジ・ニブル伝送（ＳＥＮＴ）、ペリフェラル・センサ・インタフェース５（ＰＳＩ５）もしくはシリアル・ペリフェラル・インタフェース（ＳＰＩ）、または単純なＲＳ２３２インタフェースなどのディジタルのシリアルインタフェースとして実施されてもよい。したがって、例えば、入力部９２に供給される較正命令および不揮発性メモリ（例えばＥＥＰＲＯＭ１４４）へのカウントの転送は、これらまたは他の適切なプロトコルのうちの選択されたプロトコルによりメッセージとともに実現されうる。
【００４２】
図５は、Ｖｆｓに相当する波形１６２、Ｖｓｉｇに相当する波形１６４、Ｖｃｏｍｐに相当する波形１６６、およびＶｃａｌに相当する波形１６８を含む様々な較正関連の波形のグラフ１６０を示す。Ｖｃｏｍｐ波形１６６は、Ｖｃａｌ波形１６８と区別するために点線で示されている。時間ｔ０において、Ｖｃａｌ信号（波形１６８）は、ハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）に遷移して、較正シーケンスを開始させる。較正制御信号が遷移した後、Ｖｓｉｇの値は、利得が各カウントによって調整されるにつれて増加していく。（図４Ａ〜４Ｂの）比較器１２２は、ＶｓｉｇをＶｆｓと比較する。図示したグラフにおいて、Ｖｆｓの値は、３Ｖの所望の値に設定されるように示されている。Ｖｓｉｇに対する初期値は、ＶＣＣ／２（またはＶＣＣ＝３．３Ｖに対して１．６５Ｖ）に設定されている。利得の値は、Ｖｓｉｇの値がＶｆｓの値に達したと判定されるまで調整され、このＶｓｉｇの値のＶｆｓの値への到達はｔ１において生じる。ＶｓｉｇがＶｆｓの所望の値に達すると、比較器出力Ｖｃｏｍｐは、状態を変化させる（例えば、図中に示されるように、ローになる）。ｔ１において、較正シーケンスの利得調整部分は終了する。ｔ２において、制御信号Ｖｃａｌは、再びハイになり、較正シーケンスの終了を知らせる。ｔ１とｔ２との間で、（図４Ａ〜４Ｂの）較正コ８３ントローラ８４は、利得調整中に達した利得（カウント）値を、以前に論じたように、例えば不揮発性メモリにその値を記憶することによって保存する。
【００４３】
したがって、Ｖｆｓの所定の電圧レベル、および対応する較正電流のフルスケールの電流レベル（両方とも所与の電流分割器構成に対してユーザが選択するレベル）に対して、電流センサ５０は、自己較正して利得制御可能段８６の調整可能な利得を調整し、利得制御可能段８６の出力である増幅された磁場信号Ｖｓｉｇ８８（したがって、（図３の）Ｖｏｕｔ５８に供給される出力）の値をＶｆｓの所定の電圧レベルにスケーリングすることができる。例えば、磁気回路の感度が、１アンペア当たりほぼ１０ガウスの大きさのオーダであり（これは、センサの集積化された電流導体５２を流れる１アンペア毎に、１０ガウスの場が生成され、ホール素子５４によって検知されることを意味する）、２０アンペアが電流センサを流れる場合に、所望の出力が３Ｖであると仮定すると、利得制御可能出力段６２の利得は、（３Ｖ−１．６５Ｖ）／２０Ａ／１０Ｇ／Ａ、または６７．５ｍＶ／Ａであると計算される。２０アンペアの全電流「ＩＴｏｔ」を、電流分割器システムを通過させ、この電流を、シャント経路（「Ｉ２」）を通る１０Ａとセンサ（「Ｉ１」）を通る１０Ａとに完全に分割し、Ｖｏｕｔ上の所望の出力電圧が３Ｖである場合、利得は、自己較正によって調整され、上で計算された値の２倍、すなわち（３−１．６５）Ｖ／１０Ａ／１０Ｇ／Ａ、または１３５ｍＶ／Ａとなる。
【００４４】
３Ｖ出力の例および異なる電流レベル分割に対する調整可能な利得の値が、以下表１において与えられる。シャントと電流センサとの間での完全な１０Ａの分割は、表の１１行に示されている。
【００４５】
【表１】
2014522980.tif 000003
【００４６】
実際上、自己較正により利得を非常に高いレベル（例えば、３００ｍＶ／Ａを超える利得）まで増大させることが必要な電流構成システムを設計することは実際的ではなく、その理由は、ホールトランスデューサ出力が微弱な信号を生成し、このことが、分解能および信号対雑音比を低下させることを意味するからである（利得が増加するとともに、信号および雑音が両方とも増幅されるため）。他方、電流の大部分が電流センサを流れ、シャント経路を流れないようにシステムを設計することは、電流センサの過電流能力の改善にはほとんど役に立たない（もちろん、電流センサの過電流能力の改善はシャント経路を使用する利点の１つである）。上記の２０アンペアの例において、電流センサは、表１に示すように、電流センサ中で５Ａ未満であって、シャント経路を通って供給される１５Ａを超える信号をおよそ３００ｍＶ／Ａの利得で増幅することができる。これによって、電流センサおよびシャント経路それぞれを経由して５Ａ／２０Ａの分割、または２５％対７５％の分割を行い、一方で上記したような電流を分割する際のいかなる誤差も補償することができる。
【００４７】
通常、電流が電流センサを全く流れていない場合、（図４Ａ〜４Ｂの増幅器入力部１１６における）Ｖｒｅｆの値は、ある値（０アンペアのオフセット値）に設定され、それによりゼロ電流出力電圧Ｖｓｉｇ（静止電圧出力または「ＱＶＯ」と呼ばれる、検知素子によって検知される電流がゼロの場合の出力信号の電圧）が、双方向の電流検知（すなわち、いずれの方向にも流れる電流を検知する）に対してはＶｃｃ／２に、または、一方向の電流検知（すなわち、その方向にのみ流れる電流を検知する）に対してはグランド近くの低い電圧、例えば０．５Ｖに確実になるようにする。例えば、３．３ＶのＶｃｃを有する双方向センサは、１．６５Ｖの０アンペア出力を有する。
【００４８】
ＱＶＯは、電流センサＩＣの利得に応じてしばしば変化するので、較正制御段６２の自己較正を拡張して、利得調整較正に続いて行なわれる第２の較正であるＱＶＯ較正を含むことが望ましい場合がある。図６を参照すると、ＱＶＯ較正の機能を組み込んだ較正制御段６２の例示的な実施形態である較正制御段６２’が示されている。利得制御可能段８６’として示される修正された利得制御可能段８６は、可変抵抗器１７２および固定抵抗器１７４によって形成される抵抗分圧器１７０をさらに含み、増幅器入力部１１６において調整可能な基準電圧Ｖｒｅｆに対する値を設定する。ここに示す、修正された較正コントローラ８４は、較正コントローラ８４’であり、第２の抵抗分圧器１７６、比較器１７８、およびカウンタ１８０を含む。カウンタ出力１８２における、カウンタ１８０のカウント１８１を用いて、利得制御可能段８６’における可変抵抗器１７２の値を設定する。比較器１７８は、第１の入力として電圧ＶＱＶＯ１８４を、および第２の入力としてフィードバック線１８６を介して利得制御可能段８６’における増幅器１１０の出力からフィードバックされた電圧Ｖｓｉｇを有する。ＶＱＶＯの値は、可変抵抗器１８８および固定値抵抗器１９０によって形成される分圧器１７６によって生成される。可変抵抗器１８８の値は、ここではインタフェース１２０’で示すインタフェースを介してユーザがプログラム可能である。したがって、ユーザは、Ｖｃａｌ制御信号（または別個の制御信号）上で、抵抗値をインタフェース１２０’に供給することによって、ＶＱＶＯ電圧を指定することができる。インタフェース１２０’は、線１９２に沿って抵抗値を可変抵抗器１８８に供給する。また、インタフェース１２０’は、線１９４を介してカウンタ１８０にも結合され、この線１９４がカウンタ１８０にカウンタ・イネーブルを供給する。また、カウンタ１８０には比較器１７８も接続され、この比較器１７８が１９６においてＶｃｏｍｐ信号（「Ｖｃｏｍｐ＿ＱＶＯ」）を生成し、カウンタ１８０によるカウントを無効にする。
【００４９】
自己較正が開始され、利得調整部分および較正された利得の記憶が完了すると、ＱＶＯ較正を開始することができる。最初に、ユーザは、システムを介して電流ＩＴｏｔを０アンペアに設定し、次いで第２の較正命令をインタフェース１２０’に送らなければならない。インタフェースは、較正命令を受け取ると、（線１９４を介して）カウンタ１８０にカウントを開始するように信号を送る。カウンタ１８０のカウントが変化し、Ｖｓｉｇの電圧レベルまたは大きさがＶＱＶＯによって提供されるしきい値を超えたと比較器１７８が判定するまで、各カウントの反復によって、可変抵抗器１８８の値が調整される（それによって、増幅器１１０に供給されるＶｒｅｆの値が調整される）。すなわち、比較器出力信号１９６は、（１８６に提供される）増幅された磁場信号Ｖｓｉｇの大きさがＶＱＶＯ信号１８４の大きさよりも小さい場合は第１の状態で、および増幅された磁場信号Ｖｓｉｇの大きさがＶＱＶＯ信号１８４の大きさよりも大きい場合は第２の状態で提供される。Ｖｓｉｇの値がＶＱＶＯに達すると、自己較正のこの第２のフェーズの基準電源調整部分が完了し、カウンタ１８０からの「最終の」カウント値が、ＥＥＰＲＯＭ１４４または他の適切な不揮発性メモリ（または、代替として図４Ｂに示すヒューズ網１５０のようなヒューズ網）に記憶される。
【００５０】
自己較正動作のこれらの２つのフェーズの順序付けは、外部コントローラによって提供される制御信号または命令によって外部から管理される。単一の制御線、または一方が利得調整を制御し、他方がオフセット調整を制御する、別々の制御線が使用されてもよい。必要に応じて、自己較正は、繰り返されてもよい。また、利得調整の前後にＱＶＯ較正を行なって、調整可能な基準電圧に対する初期設定および利得調整後に更新された設定を行うことができる。ＱＶＯ較正は、（利得調整後に）少なくとも一回行なわれる場合、特に利得を高レベル、例えば３００ｍＶ／Ａのレベルを超える利得まで増大させる設計に対して、電流センサの精度を向上させる。ＱＶＯ較正を利得較正の前だけ行なうこともできるが、（上で論じた理由のため）それほど正確な結果とはならない。
【００５１】
より高い電流測定をサポートするために、より厚い電流導体を有する別の電流センサパッケージの選択肢が用いられてもよい。図７に一例が提供され、この図７は、参照数字１０’によって示される、電流分割器構成の電流センサの内部構造を示す。電流分割器構成１０’は、（母線として示される）電流導体１４’に結合される電流センサ１２’を含む。電流センサ１２’は、一次電流導体２００、パッケージまたはハウジング２０２、およびパッケージ化された電流センサＩＣ２０４を含む。パッケー化された電流センサＩＣ２０４は、（図３のセンサＩＣ５３を収容する）パッケージ本体２０６および信号ピン２０８を有するシングル・イン・ライン（ＳＩＰ）ＩＣとして示されている。このより厚い電流導体とＩＣの検知素子間の磁気結合のために、磁束集束器２１０が使用される。電流導体２００、ＳＩＰデバイス２０４、および集束器２１０は、組み立てられ、次いでオーバモールドされて電流センサ１２’を形成する。パッケージ２０２の外側にある電流導体２００の部分、すなわち部分２００ａ、２００ｂを用いて、電流Ｉ１を電流導体１４’から運び出し、集束器２１０およびＳＩＰ２０４の組立体を収容するパッケージ２０２を通って、Ｉ１を電流導体１４’に戻す。
【００５２】
要するに、上記のような集積化された電流導体および自己較正を有する電流センサを（最小の外部制御によって）制御して、較正された利得を有するように電流センサ自体を較正することができ、その結果、較正電流の検知される部分ではなく、フルスケールの較正電流に相当する電圧レベルを有する電流センサ出力信号が得られる。このように、自己較正電流センサは、比較的容易に、より低い分解能を補償し、電流分割器構成に付随するいかなる電流不整合も「完全に較正する」。
【００５３】
本明細書で引用された参照文献はすべて、参照によりそれらの全体が本明細書に組み込まれる。
【００５４】
本特許の主題である様々な概念、構造、および技法を説明するのに役立つ好ましい実施形態について記載したが、当業者にはこれらの概念、構造、および技法を組み込む他の実施形態が使用されてもよいことがここで明らかになるであろう。したがって、本特許のこの範囲は記載された実施形態に限定されるべきではなく、むしろ添付の特許請求の範囲の趣旨と範囲によってのみ限定されるべきであると考えられる。
【図１】
2014522980.tif 000004
【図２】
2014522980.tif 000005
【図３】
2014522980.tif 000006
【図４Ａ】
2014522980.tif 000007
【図４Ｂ】
2014522980.tif 000008
【図５】
2014522980.tif 000009
【図６】
2014522980.tif 000010
【図７】
2014522980.tif 000011
【国際調査報告】
2014522980.tif 000012
2014522980.tif 000013
2014522980.tif 000014