(57)【要約】  本発明は、100ナノメートル以上の振幅の複数のレリーフ(102)を含むテクスチャ化表面に導電性または半導電性パターンを作るための方法に関し、この方法は、次のステップ、すなわち、-  基板(100、110)を準備するステップ(10)であって、そのステップの間に基板の少なくともテクスチャ化表面が、導電性にされる、ステップ、-  被覆するステップ(20)であって、その間に、インプリント可能材料(120)の少なくとも1つの被膜が、基板の導電性にされたテクスチャ化表面に置かれる、ステップ、-  パターン(132)を形成するためにモールド(130)のくぼみまたは突出部をインプリント可能材料(120)に転写するために、くぼみまたは突出部を含むモールド(130)をプレスするステップ(30)、-  モールドを引き離してインプリント可能材料(120)の適所にパターン(132)のインプリントを残すステップ(40)、-  パターンの底部において、基板の導電性にされたテクスチャ化表面のいくらかをむき出しにするステップ(50)、-  導電性または半導電性パターン(140、150)を形成するために導電性または半導電性材料をパターン(132)中に電気的に堆積させるステップ(60)を含むことを特徴とする。
2014509780.tif 000002
【特許請求の範囲】
【請求項１】
100ナノメートル以上の振幅の複数のレリーフ(102)を含むテクスチャ化表面に導電性または半導電性パターンを作製するための方法において、次のステップ、すなわち、
基板(100、110)を準備するステップ(10)であって、その間に前記基板の前記テクスチャ化表面全体が、導電性にされる、ステップ、
被覆するステップ(20)であって、その間にインプリント可能材料(120)の少なくとも1つの層が、導電性にされた前記テクスチャ化表面に置かれる、ステップ、
パターン(132)を内部に形成するためにモールド(130)の谷部または突出部を前記インプリント可能材料(120)に転写するため、前記谷部または前記突出部を含む前記モールド(130)をプレスするステップ(30)、
前記パターン(132)のインプリントを前記インプリント可能材料(120)に残しながら前記モールドを除去するステップ(40)、
前記パターンの底部において前記テクスチャ化表面を露出させるステップ(50)、
導電性または半導電性パターン(140、150)を形成するために前記パターン(132)中に少なくとも導電性または半導電性材料を電気的に堆積させるステップ(60)
を含むことを特徴とする、方法。
【請求項２】
前記テクスチャ化表面の前記レリーフ(102)は、前記パターン(132)の最小幅の1/10よりも大きい振幅を有する、請求項1に記載の方法。
【請求項３】
前記テクスチャ化表面の前記レリーフ(102)は、前記パターン(132)の最小幅よりも大きい振幅を有する、請求項2に記載の方法。
【請求項４】
前記パターンは、10nmから100μmに及ぶ幅を有する、請求項1から3のいずれか一項に記載の方法。
【請求項５】
前記テクスチャ化表面の前記レリーフ(102)は、反転もしくは非反転ピラミッド形状および/または円形断面をもつ反転もしくは非反転円柱形状および/または反転もしくは非反転多角形状を有し、かつ/または波形および/もしくは溝を形成する、請求項1から4のいずれか一項に記載の方法。
【請求項６】
準備する前記ステップ(10)は、表面がテクスチャ化されるベース基板(100)を得るステップおよび前記テクスチャ化表面を少なくとも部分的に覆うアモルファスシリコンの層(160)を形成するステップを含む、請求項1から5のいずれか一項に記載の方法。
【請求項７】
準備する前記ステップ(10)は、ベース基板(100)を導電性または半導電性にするようにベース基板(100)に電荷キャリアをドープするステップを含む、請求項1から6のいずれか一項に記載の方法。
【請求項８】
準備する前記ステップ(10)は、表面がテクスチャ化されるベース基板(100)を得るステップおよび前記テクスチャ化表面の少なくとも一部を導電層(110)で覆うステップを含む、請求項1から7のいずれか一項に記載の方法。
【請求項９】
前記導電層(110)は、スズドープの酸化インジウム(ITO)の層である、請求項8に記載の方法。
【請求項１０】
前記導電性または半導電性材料は、アルミニウム、銅、銀、白金、鉄、金から選択される金属である、請求項1から9のいずれか一項に記載の方法。
【請求項１１】
アニーリングのステップが、電着の前記ステップ(60)の後に行われる、請求項1から10のいずれか一項に記載の方法。
【請求項１２】
電着の前記ステップ(60)は、前記導電性または半導電性パターン(150)が前記インプリント可能材料(120)を越えて突出するように行われる、請求項1から11のいずれか一項に記載の方法。
【請求項１３】
電着の前記ステップ(60)は、前記導電性または半導電性材料が前記テクスチャ化表面の前記レリーフ(102)を越えて突出するように行われる、請求項1から12のいずれか一項に記載の方法。
【請求項１４】
前記インプリント可能材料は、透明であり、前記インプリント可能材料(120)は、電着の前記ステップ(60)の後も保持される、請求項1から13のいずれか一項に記載の方法。
【請求項１５】
電着の前記ステップの後に前記インプリント可能材料を少なくとも部分的に除去するステップを含む、請求項1から13のいずれか一項に記載の方法。
【請求項１６】
前記インプリント可能材料(120)は、熱硬化性である、請求項1から15のいずれか一項に記載の方法。
【請求項１７】
前記インプリント可能材料(120)は、感光性レジストであり、前記モールド(130)は、前記パターンの外側だけかまたは前記パターンの少なくとも1つの上だけを選択的に覆って前記レジストの露光を少なくとも部分的に阻止するマスキング被膜(134)を含み、前記モールド(130)を除去する前記ステップの前に、前記マスキング被膜(134)によってマスクされない前記レジストを活性化することを目的として露光するステップを含む、請求項1から16のいずれか一項に記載の方法。
【請求項１８】
前記レジストは、ポジ型レジストであり、前記マスキング被膜(134)は、前記パターンの先端の外側で前記モールド(130)を覆う、または前記レジストは、ネガ型レジストであり、前記マスキング被膜(134)は、前記パターンの少なくとも先端で前記モールド(130)を覆う、請求項17に記載の方法。
【請求項１９】
被覆する前記ステップの間に、前記テクスチャ化表面にめっきされるインプリント可能材料(120)の前記層の体積は、Vlayerに等しく、ただし、
Vlayer=Vmold+Vfill+Vsafety
であり、ただし、
Vmold=モールドパターンによって規定される体積、
Vfill=前記テクスチャ化表面と、前記基板に平行で、最大振幅を有する前記レリーフの最高点を通過する平面との間の自由体積、
Vsafety=(前記基板の表面)×(安全厚さ)であり、ただし前記安全厚さ(220、es)は、前記テクスチャ化表面の最高レリーフのピークと前記モールドパターンの先端との間の距離である、請求項1から18のいずれか一項に記載の方法。
【請求項２０】
前記安全厚さesは、次の通りに定義され、
(es)≦2Hm-(A)
ただし、
A=前記テクスチャ化表面の最高点と最低点との間の距離、
Hm=前記モールドパターンの高さである、
請求項19に記載の方法。
【請求項２１】
もし、前記テクスチャ化表面の前記レリーフのアスペクト比が、3以上であるならば、前記モールドは、モールドパターンの幅が前記テクスチャ化表面の前記レリーフの最小幅よりも大きいように設定される、請求項1から20のいずれか一項に記載の方法。
【請求項２２】
請求項1から21のいずれか一項に記載の方法を含む、1つまたは複数の光起電セルを作製するための方法。
【請求項２３】
複数のレリーフ(102)を有するテクスチャ化表面を含む基板(100、110、160)を含む半導体デバイスであって、前記レリーフの少なくともいくつかの振幅が、100ナノメートル以上であり、前記デバイスがまた、導電性または半導電性材料で形成され、前記基板(100、110、160)の前記テクスチャ化表面にめっきされた、パターン(140、150)も含む、デバイスにおいて、前記パターン(140、150)の下にある少なくとも前記テクスチャ化表面が、導電性であること、および前記デバイスが、前記パターン(140、150)間にめっきされた少なくとも透明材料(120)を含むことを特徴とする、デバイス。
【請求項２４】
前記基板(100、110、160)は、導電層(110)で覆われたベース基板(100)を含む、請求項23に記載のデバイス。
【請求項２５】
導電性または半導電性材料(150)で形成された前記パターン(140、150)は、前記透明材料(120)を越えて突出部を形成する、請求項24に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、レリーフまたは高テクスチャ加工部を有する半導電性または導電性のデバイスへの導電性または半導電性パターンの作製に関する。本発明の好ましい適用例は、光起電セルの金属化である。
【背景技術】
【０００２】
集積回路型の半導体デバイスは伝統的に、半導体材料、通常はシリコンの薄切りの表面に工業的に製造され、その薄切りの面の1つは、より具体的には、集積化のレベルが増え続ける結果、ますます精密な方法でこれらの回路を含む部品のサイズおよび形状を規定するために使用される技法の出来る限り最良の実装を可能にするために、光学的要件を満たした仕上げ(鏡面仕上げ)を受けている。
【０００３】
しかしながら、マイクロエレクトロニクス業界によって作製されるデバイスのいくつかについては、これらを顕著なレリーフまたは高テクスチャ加工部を有する基板の表面に作ることが、時には非常に有利なこともあり得る。このことは、表面テクスチャ加工がはるかにより良好な光電子特性を提供する発光ダイオードまたは光起電セルなどの光電子デバイスについて特にそうである。
【０００４】
光起電セルの工業生産のために使用される標準方法は、例えば単結晶または多結晶シリコンを使用する。N型またはP型ドープの基板は、最初に水酸化カリウムの溶液を使った表面のテクスチャ加工を受けなければならない。結果として生じる表面は、マイクロメートルサイズのピラミッド構造を有して、その反射率を低減し、入射光線にさらされる表面を増加させ、基板での入射光線のより良好な光閉じ込めを得ることを可能にする。
【０００５】
低コストデバイスを作製するためのこの種の方法では、相互接続部に使用される最終の金属化は、スクリーン印刷によって、すなわちステンシルおよび通常は銀をベースとした金属ペーストを使用して、デバイスを形成するすべての層の形成の後に追加として行われる。
【０００６】
テクスチャ化表面がレリーフであるために、銀ペーストを用いてスクリーン印刷するとき、銀ペーストがテクスチャ化基板表面に密着しない事がしばしば起こる。その場合、銀ペーストと基板との間の接触は、場所によっては妨げられることもある。電気接触はその結果、不満足なものである。
【０００７】
ここで、デバイス性能は、金属化部とテクスチャ化基板との間の電気接触の質に大きく依存する。
【０００８】
この問題に取り組み、改善するための解決策は、見いだされた。それ故に、解決策は、接触を改善するためにオーブンでアニールするステップを提供する。アニーリング条件、より具体的にはその温度は、得られる電気接触の質にとって極めて重要である。これらの解決策は、いつも容易に実施されるとは限らない。特に、最適アニーリング温度の選択は、実際にはこれらのデバイスを製造するために使用される脆性材料の存在によって制限されることもある。例えば、いわゆるヘテロ接合光起電セルの場合には、アモルファスシリコンの層が、キャリアの再結合を制限することによってより良好な光電子特性を得るために存在する。しかしながら、金属化部はその結果、いわゆる低温で、すなわち約400℃未満でアニールされなければならない。金属をシリコン構造に侵入させるのに必要なこのアニーリングはまた、多くの添加物の存在に起因した電気抵抗がより高いことおよびシリコンへの付着力が低いことを含む弱点がないわけではない特定のスクリーン印刷用ペーストの利用も伴う。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、配線と基板との間の電気接触を改善し、高い電気抵抗または基板への弱い付着力を有する材料を使用する必要性を限定するための解決策を提供する必要性が、存在する。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本発明は、半導体デバイスのテクスチャ化表面に金属パターンを作るための方法を提供し、テクスチャ化表面が、相互接続部などの複数のレリーフを含み、そのレリーフの振幅が、パターン幅の振幅の1倍から1/10に及び、この方法は、次のステップを含むことを特徴とする:
-  基板を準備するステップであって、その間に基板の少なくともテクスチャ化表面が、導電性にされる、ステップ
-  準備するステップであって、その間にインプリント可能材料の層が、導電層上にめっきされる、ステップ
-  金属化すべきパターンを内部に形成するためにモールドの谷部または突出部をインプリント可能材料に転写するように谷部または突出部を含むモールドをプレスするステップ
-  金属化すべきパターンのインプリントをインプリント可能材料に残しながらモールドを除去するステップ
-  導電性または半導電性パターンを形成するためのパターン中への少なくとも1つの導電性または半導電性材料を電着するまたは電気化学的に堆積するステップ。
例えば、導電性または半導電性材料は、金属であり、パターンは、金属製パターンである。
【００１１】
本発明の開発の範囲内で、本発明による本方法により、金属配線と基板との間の接触の質を大幅に改善できることが判明し、このことは、インプリンティング法を使用するときに予想された基板のテクスチャに損傷を及ぼすということがない。
【００１２】
したがって、デバイス性能が、改善される。
【００１３】
加えて、特に有利には、本発明による本方法は、知られているスクリーン印刷技法を用いるよりもはるかに狭いパターンを作製することができる。それ故に、これらのパターンによって占有される表面は、低減できる。このことは、基板のシャドーイングの低減および光束への基板のより良好な露出をもたらす。それ故に、光起電パネルなどの光電子デバイスの性能は、実質的に向上する。
【００１４】
最後に、本発明による本方法は、様々な金属を用いてパターンを作製することができる。主に銀ペーストの使用に限定される既知のスクリーン印刷技法とは異なり、本発明は、パターンが例えば銅などのより導電性の材料で提供されることを可能にする。
【００１５】
それ故に、本発明は、一方では金属パターンと基板との間の接触の質を改善し、他方では高電気抵抗を有する材料を使用する必要がなく基板のシャドーイングを低減することを可能にする。
【００１６】
それ故に、本発明のデバイスの達成される性能は、大幅に改善される。
【００１７】
オプションとして、本発明による本方法は、次のオプションの特徴のうちの少なくともいずれか1つをさらに含む。
【００１８】
テクスチャ化表面のレリーフは、基板の平均平面に平行な方向に沿った前記パターンの最小幅の1/10よりも大きい振幅を有する。ほとんどの場合、テクスチャ化表面のレリーフは、パターンの最小寸法の1/10から千倍に及ぶ振幅を有する。典型的には、本発明は、レリーフの振幅がパターンの最小寸法の百倍よりも大きいときはナノワイヤーの領域を金属化することを可能にする。
【００１９】
概して、本発明は、テクスチャ化表面のレリーフがパターンの最小幅の半分よりも大きい振幅を有するときは特に有利である。本発明は、テクスチャがさらにより顕著であるときおよびテクスチャ化表面のレリーフがパターンの最小幅よりも大きい振幅を有するときはさらにより有利である。典型的には、最小幅ともまた呼ばれるこの最小寸法は、パターンによって形成される配線、溝またはトレンチの幅である。配線、溝またはトレンチの幅は、それが主に延びる方向に垂直な方向に沿って測定される寸法である。
【００２０】
概して、パターンの最小幅は、プレスするステップの間のモールドの送り運動の方向に垂直な平面で測定されるその最小寸法である。それ故に、この最小幅は、基板表面の平面に実質的に平行な平面で測定される。好ましくは、最小幅は、パターンの基部で測定される。
【００２１】
テクスチャ化表面の前記レリーフは、ピラミッド形状および/または円形断面をもつ円柱形状および/または多角形状を有し、かつ/または波形および/もしくは溝を形成する。
【００２２】
準備するステップは、表面がテクスチャ化されるベース基板を得るステップおよび前記テクスチャ化表面を少なくとも部分的に覆うアモルファスシリコンの層を形成するステップを含む。有利には、そのようなステップは、ヘテロ接合光起電セルを得ることを可能にする。
【００２３】
準備するステップは、ベース基板を導電性または半導体的にするようにベース基板に電荷キャリアをドープするステップを含む。代替解決策では、好ましくは、基板が導電性でないまたはほんのわずかに導電性であるとき、準備するステップは、その表面がテクスチャ化されるベース基板を得るステップおよびテクスチャ化された前記表面を導電層で覆うステップを含む。このステップはまた、ドープされた基板にも適用できる。アモルファスシリコンの層が、例えばヘテロ接合光起電セルを作製するためにベース基板にめっきされているまたは形成されているときは、導電層は、アモルファスシリコン層を少なくとも部分的に覆うようにめっきされる。それ故に、本発明は、ベース基板が導電性、半導電性または絶縁性にかかわらず適用される。
【００２４】
好ましくは、基板は、シリコンでできている。有利には、基板は、単結晶シリコンでできている。基板はまた、多結晶とすることもできる。
【００２５】
導電層は、スズドープの酸化インジウム(ITO)の層である。
【００２６】
導電性または半導電性材料は、アルミニウム、銅、銀、白金、鉄、金から選択される金属である。
【００２７】
電着のステップの後、アニーリングのステップが、行われる。有利には、このステップは、一方ではその抵抗率を低減するように堆積物の結晶化度を変え、他方では導電性または半導電性材料の堆積の順応性を改善することを可能にする。導電性または半導電性材料はその結果、テクスチャ化表面の形状に完全に付着する。接触は、質の高いものである。堆積の良好な順応性は、導電性材料と基板との間の密接な接触を反映する。したがって、低抵抗率をもつ界面が反映される。
【００２８】
電着のステップは、導電性または半導電性パターン材料がテクスチャ化表面を越えて突出するように行われる。このように作られたパターンは、レリーフを越えて延びる。その結果、過剰堆積がもたらされる。特定の実施形態によると、過剰堆積は、インプリント可能材料にインプリントされたパターンを完全に充填し、パターンを越えて延びる。それ故に、導電性または半導電性材料は、インプリント可能材料の自由表面に突出部を形成する。有利には、これは、相互接続を容易にする。
【００２９】
インプリント可能材料は、電気絶縁性である。
【００３０】
電着のステップは、導電性または半導電性材料でできているパターンがインプリント可能材料を越えて突出するように行われる。
【００３１】
インプリント可能材料は、透明であり、電着のステップの後も保持される。それ故に、インプリント可能材料は、デバイスの光電子特性を変えることなく保護層を形成する。
【００３２】
典型的には、インプリント可能材料は、SOG(スピンオンガラス)型である。それは、例えばリンケイ酸塩またはシロキサンまたはシルセスキオキサンをベースとする。
【００３３】
電着のステップの後に、本方法は、インプリント可能材料を少なくとも部分的に除去するステップを含む。
【００３４】
インプリント可能材料は、熱硬化性である。
【００３５】
インプリント可能材料は、感光性レジストであり、その場合モールドは、パターンの外側だけかまたはパターンの少なくとも1つの上だけを選択的に覆ってレジストの露光を少なくとも部分的に阻止するマスキング被膜を含み、モールドを除去するステップより前に、マスキング部材によってマスクされないレジストを活性化することを目的として露光するステップを含む。
【００３６】
第1の実施形態では、レジストは、ポジ型レジストであり、マスキング被膜は、パターンの端部の外側でモールドを覆う。第2の実施形態では、レジストは、ネガ型レジストであり、マスキング被膜は、パターンの少なくとも端部でモールドを覆う。
【００３７】
有利な実施形態によると、被覆するステップの間に、前記テクスチャ化表面にめっきされるインプリント可能材料の層の体積は、Vlayerに等しく、ただし、
Vlayer=Vmold+Vfill+Vsafety
であり、ただし、
Vmold=モールドパターンによって規定され、プレスするステップの間はレジストで充填されることを目的とする体積、
Vfill=テクスチャ化表面と、基板に平行で、最大振幅を有するレリーフの最高点を通過する平面との間の自由体積、
Vsafety=(基板の表面)×(安全厚さ)、最高レリーフのピークとモールドパターンの端部との間の距離
である。
【００３８】
好ましくは、安全厚さesは、次のように定義される:
(es)≦2Hm-(A)
ただし、
Hm=モールドパターンの高さ、
A=レリーフの最大振幅
である。この距離は、テクスチャ化表面の最高レリーフの高さと最低谷部との間の差として定義される。
【００３９】
有利な実施形態によると、もしテクスチャ化表面のレリーフのアスペクト比が3以上であるならば、モールドパターンの幅は、テクスチャ化表面のレリーフの最小幅よりも大きい。この条件は、狭いパターンを規定しながらテクスチャ化表面のテクスチャ加工部を保存する。
【００４０】
もし、テクスチャ化表面のレリーフのアスペクト比が3未満であるならば、モールドパターンの幅は、テクスチャ化表面のレリーフの最小幅またはテクスチャ加工の周期以下であってもよい。
【００４１】
別の実施形態によると、本発明は、100ナノメートル以上の振幅を有する複数のレリーフを含むテクスチャ化表面に導電性または半導電性パターンを作るための方法を提供し、この方法は、次のステップを含むことを特徴とする:
-  基板を準備するステップであって、そのときに基板のテクスチャ化表面の少なくとも全体が導電性にされる、ステップ
-  被覆するステップであって、その間にインプリント可能材料の少なくとも1つの層が導電性にされたテクスチャ化表面にナノメートルインプリンティングによって直接めっきされる、ステップ
-  パターンを内部に形成するためにモールドの谷部または突出部をインプリント可能材料に転写するように谷部または突出部を有するモールドをプレスするステップ
-  パターンのインプリントをインプリント可能材料に残したままモールドを除去するステップ
-  パターンの底部において、基板のテクスチャ化表面を露出させるステップ
-  導電性または半導電性パターンを形成するために少なくとも導電性または半導電性材料をパターン中に電気的に堆積させるステップ。
【００４２】
別の態様によると、本発明は、上で述べた方法を含む1つまたは複数の光起電セルを作製するための方法に関する。
【００４３】
本発明の範囲内で、複数のレリーフを有するテクスチャ化表面を有する基板を含む半導体デバイスもまた、提供される。本デバイスはまた、基板のテクスチャ化表面にめっきされた導電性または半導電性パターンも含み、基板のテクスチャ化表面は、導電性であり、基板は、パターン間にめっきされた透明材料を含む。
【００４４】
オプションとして、本発明によるデバイスは、次の特徴のうちの少なくとも1つをさらに含む。
【００４５】
基板は、導電層で覆われたベース基板を含む。この実施形態では、ベース基板は、絶縁性または低伝導性である。別法として、ベース基板は、導電性または半導電性である。
【００４６】
半導電性または導電性パターンは、透明材料を越えて突出部を形成する。
【００４７】
透明材料は、「スピンオンガラス」(SOG)型である。それは、絶縁性である。
【００４８】
別の実施形態では、本発明は、複数のレリーフを有するテクスチャ化表面を有する基板を含む半導体デバイスを提供し、少なくともいくつかのレリーフの振幅が、100nm以上であり、デバイスがさらに、導電性または半導電性材料で形成されかつ基板のテクスチャ化表面にめっきされたパターンを含む。前記パターンの下にある少なくともテクスチャ化表面は、導電性であり、デバイスは、パターン間にめっきされた少なくとも1つの透明材料を含む。
【００４９】
好ましくは、基板は、導電層で覆われたベース基板を含む。
【００５０】
好ましくは、導電性または半導電性材料で形成されたパターンは、前記透明材料を越えて突出部を形成する。
【００５１】
別の実施形態では、本発明は、複数のレリーフを有するテクスチャ化表面を有する基板を含む半導体デバイスを提供し、このデバイスはまた、基板のテクスチャ化表面にめっきされた導電性または半導電性パターンも含み、導電性または半導電性パターンは、本発明による方法のいずれか1つによって作製される。
【００５２】
好ましくは、本デバイスは、パターン間にインプリント可能材料の層で形成された中間パターンを含む。
【００５３】
有利には、本デバイスは、1つまたは複数の光起電セルを含む。特定の実施形態によると、ベース基板のテクスチャ化表面は、アモルファスシリコンを含む。この特徴は、ヘテロ接合光起電セルの作製に特に有利である。
【００５４】
本発明の目的、ならびに特徴および利点は、次の添付の図面によって例示されるその詳細な実施形態からより明らかになろう。
【図面の簡単な説明】
【００５５】
【図１ａ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｂ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｃ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｄ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｅ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｆ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｇ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図１ｈ】本発明の例となる実施形態による方法の異なるステップを示す図である。
【図２】本発明による方法のステップのうちの1つの、ある特定の実施形態を示す図である。
【図３ａ】本発明の別の実施形態による方法の異なるステップを示す図であり、ヘテロ接合光起電セルの作製に特に適した例である。
【図３ｂ】本発明の別の実施形態による方法の異なるステップを示す図であり、ヘテロ接合光起電セルの作製に特に適した例である。
【図３ｃ】本発明の別の実施形態による方法の異なるステップを示す図であり、ヘテロ接合光起電セルの作製に特に適した例である。
【図４】インプリンティングの前に基板に堆積すべきインプリント可能材料の量を計算するための方法を示す図である。
【図５】インプリンティングの前に基板に堆積すべきインプリント可能材料の量を決定するための別の有利な例を示す図である。
【発明を実施するための形態】
【００５６】
添付の図面は、例として与えられ、本発明を制限するものではない。
【００５７】
図1は、図1aから図1hで構成され、本発明の第1の実装形態に対応する方法の必須のステップを説明する。
【００５８】
この第1の実装形態は、作製すべき特定の種類のデバイスに言及しない。それは、基板のテクスチャ化表面との良好な電気接触を維持し、スクリーン印刷で通常使用される金属ペーストよりもはるかに良好に電気を通す金属の使用を可能にしながら、スクリーン印刷によって基板上に得ることができる金属化部よりも狭い金属化部を得るのに必要なステップを説明する。典型的には、知られているスクリーン印刷法は、厚さが80ミクロン未満の金属化配線を得ることができない。
【００５９】
図1aで示すように、基板100、通常シリコンは、表面テクスチャ化される。本発明は、テクスチャ加工部がどのように達成されるかについて何も仮定しないし、たとえテクスチャ加工部が意図的に作製されてもそうである。しかしながら、当業者は、デバイス、より具体的には、光電子デバイスを改善するために表面テクスチャ加工部を作製する方法を知っている。最新技術についての章で述べた方法などの物理化学的方法は、知られている。単結晶シリコンの場合には、湿式異方性エッチングが、それらの頭字語MEMSによって知られているマイクロメートルサイズの電気機械システムの作製のための一般的な慣例である。
【００６０】
ピラミッド状レリーフをもつテクスチャ化表面を作るために、例えば、次の技法が、知られている:
-  選択的であり、シリコンの面(1-1-1)の露出、それ故にピラミッドの形成を可能にする、水酸化カリウムを表すKOHまたは水酸化テトラメチルアンモニウムを表すTMAHを使った腐食によるピラミッドの作製
-  リソグラフィーのステップの後の化学エッチングによるいわゆる「反転ピラミッド」構造の作製。
【００６１】
本発明はまた、作製されたテクスチャの幾何学的形状について何も仮定しない。それはここでは恣意的に、他のどのような種類のテクスチャ加工部への本発明の適用も全て制限されることなく、規則的に間隔の空いた、ピラミッドを形成する、それ故に三角形の横断面を有するレリーフ102として概略的に図示される。
【００６２】
レリーフ102は同様に、基板の自由表面に垂直な平面でのまたは同じ表面に垂直な円形または多角形の断面を有してもよい。レリーフ102はまた、湾曲した形状を有してもよい。それらは、特に基板表面の波形であってもよい。
【００６３】
加えて、2つのパターン間のスペースは、必ずしも一定でない。その上、同じ基板のレリーフは、様々な形を有することができる。
【００６４】
制限的ではないが、テクスチャ加工によって作製されたレリーフ102の振幅は、典型的には、この適用例では、百ナノメートルから数十ミクロン(1ミクロン=10-6メートル)に、より具体的には1から25ミクロンに及ぶ。概して、レリーフ102の振幅は、その最高点と最低点との間の距離として定義される。この距離は、基板表面に実質的に垂直な方向に沿って測定される。より具体的には、この方向は、基板表面の中央面に垂直である。中央面は概して、プレスするステップの間のモールドの送り運動の方向に垂直である。図示する例では、その方向は、鉛直方向であり、図に対して垂直である。図示する例では、参照番号104をもつレリーフの振幅は、三角形の基部と頂点との間の距離である。
【００６５】
レリーフの基部のサイズは、3から25ミクロンに、より好ましくは4から15ミクロンに及ぶ。レリーフの基部のサイズは、2つのレリーフ間の基板表面に関してその突出部分で測定されるレリーフの最大寸法である。
【００６６】
テクスチャ化表面のピッチは、2つの連続するレリーフ間の平均距離に対応する。例えば、テクスチャ化表面のピッチは、2から20ミクロンに、より具体的には、4から15ミクロンに及ぶ。例えば、9μmピッチについては、反転ピラミッド形状レリーフは、6μm深さであり、15μmピッチについては、レリーフは、10μm深さである。典型的には、ピッチは、ピラミッドの2つの頂点間で測定される。以下で見るように、本発明による方法は、基板100、110が少なくとも導電性表面であることを必要とする。結果が図1bで概略的に示される、本方法の第1のステップ10、オプションのステップは、必要に応じて、ベース基板100の表面に導電性材料の層110を堆積させることにある。ベース基板100および導電層110から成る基板100、110は、このように得られる。導電層110は、ベース基板の形状に順応し、それ故にベース基板100のテクスチャを再現する。
【００６７】
光電子デバイスの作製の場合には、導電層はまた、透明でなければならないこともある。ITO(「インジウムスズ酸化物」すなわちスズドープの酸化インジウムを表す)などの材料が、有利に使用されてもよい。この層は、もしたとえばシリコンでできた基板が十分にドープされて導電性であるならば、必要ないことになる。もしベース基板100が、十分に絶縁性でないまたは導電性でないならば、導電層が、必要とされる。
【００６８】
結果が図1cに現れる、本方法の次のステップ20は、レジストなどの材料の層120を堆積させることにあり、層120は、次のステップで論じるように、頭字語NIL(「ナノインプリントリソグラフィー」を表す)によって知られている、いわゆるナノメートルインプリンティングリソグラフィー技法で使用される種類のモールド130からインプリントを受け取りやすいことになる。ナノメートルインプリントリソグラフィーのための2つの主要な技法は、以下で簡潔に述べられる。本発明は、層120に使用される材料の種類に関してもまた層120を堆積させる方法に関しても制限的でない。例えば、感光性液体レジストの場合には、その堆積は、「回転塗布法」としてもまた知られており、マイクロエレクトロニクス業界によって広く使用されている回転遠心法によって簡単に実行されてもよい。真空堆積法、熱蒸発法、その他などの、業界で使用されるすべての他の堆積技法が、使用されてもよい。
【００６９】
インプリント可能材料の層は、誘電体である。それは、導電性ではない。
【００７０】
「スピンオンガラス」またはSOGとして知られている材料が、層120のために有利に使用されてもよい。これらは、誘電体材料である。液体として利用できることから、それらはまた、レジストのように、「回転塗布法」によって簡単に堆積させることができる。本発明の開発の範囲内で、これらのSOG材料は、内部に形成されたレリーフの形状および振幅にかかわらずテクスチャ化表面を充填するのに特に適していることが判明した。
【００７１】
例えば、リンケイ酸塩またはシルセスキオキサンまたはシロキサンをベースとする材料が、使用されてもよい。Dow Corning Inc.のSOG、例えば水素シルセスキオキサンを表すHSQがまた、使用されてもよい。ナノメートルインプリントリソグラフィーは、2つの主要な技法から成る。「熱的ナノインプリントリソグラフィー」を表すT-NILと呼ばれる、第1の技法は、谷部および/または突出部を有する不透明モールドを使って加熱された熱可塑性モノマーまたはポリマーをインプリントすることにある。冷却の後、モールドは、除去でき、インプリントされたパターンが、残る。「光硬化性ナノインプリントリソグラフィー」を表すシンボルP-NILと呼ばれる、第2の技法は、谷部および/または突出部を有する透明モールドを使って感光性レジストをインプリントすること、および透明モールドを通じてレジスト膜の露光をもたらすことにある。露光は、レジスト膜の架橋を引き起こして固化させる。
【００７２】
それ故に、次のステップ30は、図1dで示すように、モールド130を付与することにあり、その場合モールドレリーフが、刻み込まれる。これらのモールドレリーフは、作製するデバイスに再現しなければならない金属化パターン132に対応する。層120へのモールド130の侵入が、圧力によって、モールド130のレリーフを層120にインプリントする。
【００７３】
モールド130は、層120がパターン132の形状を保持するのに十分に固化したときはステップ40の間に除去されてもよい。その結果は、図1eで示すものである。上で述べたように、層120を形成するために堆積される材料の性質および使用されるモールドの種類、不透明かまたは透明かに応じて、固化は、非常に異なるメカニズムを実施する可能性がある。感光性レジストなどの、最初に液体または少なくとも低粘度の材料が使用されるときは、堆積は、遠心法によって容易に行われ、加えるべき圧力は低く、そのことは、本方法の工業的実施にとって利点となり得ることに留意すべきである。液体形態である、上で述べたSOGに関しては、それは、アニーリングによって固化する。
【００７４】
ナノメートルインプリントリソグラフィーのステップのためにどんな技法が本方法によって使用されても、層120を形成するために使用された材料のいくらかは、インプリントされたトレンチの底部に残るので、作られたパターン132はしばしば、直接には使用できない。結果が図1fで示される、次のステップ50は、トレンチの底部において、下にある導電層、すなわちこの例ではITO層110を露出させるために層120への腐食から成る。このために、例えばいわゆるRIEエッチング(「反応性イオンエッチング」を表す)が、酸素プラズマの存在下で実行されてもよい。このエッチングは、均一であり、同じ量の材料が、全表面にわたって除去される。その工程は、インプリントされた範囲に位置するレジストが完全にエッチングされ、一方十分なレジスト厚さが金属化すべきパターン間の範囲に対応する他の範囲に残っているときに停止される。
【００７５】
別の方法は、制御された厚さの材料がその間に全表面にわたって除去される化学湿式エッチングにある。
【００７６】
どちらの場合にも、下にある導電層110の腐食が選択的であり、この例ではITOが腐食を免れることが可能である方法、すなわち、下にある導電層110の腐食が、このステップの工業的実施を容易にするためにインプリント可能層の腐食よりもはるかに遅い方法である。
【００７７】
すべての場合において、このことは、インプリントされたパターンの実質的な変形なしになし得る。ステップ50が完了すると、中間パターン122だけが、層120から残る。代替方法もまた、図2で説明される。
【００７８】
この段階において、パターンは、金属化されてもよい。ステップ60は、ITO層110へのまたはもし基板が上で論じたようにそれ自体かなり良好な導電体であるならば直接基板100への良好な導電性金属の、電気化学堆積ともまた呼ばれる電着にある。
【００７９】
電着は、あらゆる種類の物体に金属を堆積させるための化学工業での一般的な工程である。電着は、酸性またはアルカリ性溶液に金属塩を含有するタンクにおいて液相で実行される。関係する事例では、デバイスが上に作製されており、構造が図1fに対応する半導体ウェハーは、バスに完全に浸漬される。ウェハーは、電源の負極に電気的に接続される。もう一方の極は、それ自体浸漬され、堆積すべき金属から成る電極、または例えば白金でできた、大きな表面積を有する不活性電極に接続される。電流の作用の下で、電解液に含有される金属イオンは、カソードにすなわち中間パターン122によって保護されない範囲でウェハーに堆積されて、図1gで示すような金属層140を形成する。多種多様な金属が、特に基板との非常に良好な接触抵抗および相互接続部のできる限り低い直列抵抗が必要とされるところに関係する適用例の種類については、すなわち銅、銀、金、その他などの非常に良好な導電体であるすべての金属が、この技法によって堆積できる。
【００８０】
Cu2Oのような金属酸化物、p型またはZnO半導体材料などの半導電性材料を堆積させることがまた、考慮されてもよい。
【００８１】
本発明による方法のすべての特徴および本発明のすべてのデバイスについて、電着によって堆積できる半導電性材料が、堆積される金属と置き換えられてもよい。
【００８２】
金属層140は、順応的と言われ、すなわち成長は、テクスチャ化基板上のすべての方向で等しい。典型的だが制限的でなく、層の厚さは、数ナノメートルから数十ミクロンに及ぶ。過剰堆積は、相互接続部の直列抵抗を低減するために、図1hで示すような厚い層150を得るように行われてもよい。
【００８３】
過剰堆積は、それがレジスト材料の厚さを越えるように実行される導電性または半導電性材料の堆積のことである。過剰堆積は、電着の継続である。
【００８４】
図2は、インプリントされたトレンチの底部において、下にある層の露出を伴う本方法のステップ50の代替実装形態を示す。
【００８５】
この代替実装形態では、感光性レジストが、インプリント可能材料層120のために使用される。モールド130は、透明材料でできている。しかしながら、モールド130は、使用されるレジストがそれぞれポジ型レジストかまたはネガ型レジストかに応じてモールドの突出レリーフまたは谷部が不透明になるように作られる。より具体的には、モールド130は、モールド130の突出部の外側だけかまたはモールドの少なくとも1つの突出部の上だけを選択的に覆ってレジストの露光を少なくとも部分的に阻止するマスキング被膜134を含む。本方法はその結果、モールドを除去するステップの前に、マスキング被膜134によってマスクされないレジストが活性化されることを可能にするための露光のステップを含む。
【００８６】
もしレジストが、ポジ型レジストであるならば、マスキング被膜134は、モールド130の突出部の端部の外側でモールド130を覆う。もしレジストが、ネガ型レジストであるならば、マスキング被膜134は、図2で示すように突出部の少なくとも端部上でマスク130を覆う。
【００８７】
それ故に、層120が、モールド130を通じて露光136されるとき、モールド突出部によって圧縮された部分124は、レジストがそれぞれポジ型かまたはネガ型かに応じてかつレジストが実際に露光されたか否かに応じて、可溶性になるかまたは可溶性のままである。有利には、下にある層110を露出させるために、レジストは、従来のフォトリソグラフィー法でのように簡単に溶解されなければならない。前のように、中間パターン122だけが、図1gおよび図1hを参照して述べたように次の金属電着を可能にするために適所に残る。
【００８８】
図3は、ヘテロ接合光起電セルの作製のための方法の特定の実装形態を説明する。
【００８９】
最新技術についての章で論じたように、ヘテロ接合光起電セルの金属化は、現在スクリーン印刷によって実行されている。銀ペーストが、金属化すべき金属表面に適用されるステンシルを通じて堆積され、広げられる。ITO層と金属化部との間の電気接触は、完全でない。スクリーン印刷は、あり得る基板粗さとの不完全な順応状態しか作らない。銀堆積物と基板との間の電気接触を改善するために、すでに見たように、デバイスのすでに堆積された他の層、より具体的には、光起電セルで使用されるアモルファスシリコンを損傷しないアニーリングが、行われなければならない。
【００９０】
半導体デバイスの改善およびますます大きな集積化の概括的文脈では、接触抵抗および相互接続部抵抗を維持または低減しながら金属化部の幅を低減することは、光起電セルの場合には特に重要である。光起電セルにとって極めて重要なパラメーターは実際、金属化によって引き起こされるシャドーイングである。影で覆われた範囲は、電流の生成に関与せず、したがって発生した電流が大幅な抵抗損失なしにデバイス出口に運ばれることを可能にしながら、それらの表面を低減することが、可能でなければならない。
【００９１】
図1aから図1hにおいて上で述べた本方法は、この結果を提供する。図3aは、作製される光起電セル型のデバイスの構造を示す。図3aは、モールド130が層120をインプリントするために適用される図1と比較されなければならない。主な差は、下部のシリコン基板100とのヘテロ接合の作製に必要なアモルファスシリコン層160の存在である。
【００９２】
図1fと比較すべきである図3bは、インプリントされたトレンチの底部において、モールドによって圧縮された層120の材料が除去されたばかりの本方法のステップ50を適用した後に適所に残る中間パターン122を示す。図1または図2で説明した方法のどちらか1つが、トレンチ132の底部において下にあるITO層110を露出させるために使用されてもよい。
【００９３】
図3cは、電着のステップ60の後に得ることができる様々な結果を示す。テクスチャ表面140に順応するいくつかの単原子層の順応厚さを有する金属堆積物は、このように得ることができる。より大きい堆積物は、レジストへのナノメートルインプリンティングによって形成された空洞を部分的にまたは完全に充填することを可能にする。「キノコ」状の過剰堆積は、電着を延長することによって得ることができ、その接触は、接触表面がより大きいので容易になる。異なる電着レベル150がまた、得られてもよい。中間パターン122は、適所にとどまっても、とどまらなくてもよいことにもまた留意すべきである。より具体的には、アニーリングによる固化の後も透明のままである、前に述べたSOGなどの材料を層120に使用することはまた、デバイスに保護を提供することもでき、その場合にはその材料は、金属化の後も除去されない。
【００９４】
本発明による方法は、典型的には10ナノメートルに至るまでの、非常に狭いパターンを形成することを可能にする。例えば、本方法は、上で与えた寸法のレリーフについて10ミクロン幅の金属配線を形成することを容易にし、これらの配線と基板との間の接触は、非常に良好である。
【００９５】
概して、本発明は有利には、インプリンティングによって作製すべきパターンのアスペクト比と比べて表面上のレリーフのアスペクト比が何であれ、10nmから100μmに及ぶ幅のパターンを可能にする。
【００９６】
図4は、インプリンティングの前に基板への堆積に必要とされるレジストまたは材料の量を計算する方法を例示する。
【００９７】
すべてのモールド谷部およびすべての溝ならびに概して基板表面でのテクスチャ加工によって作られたすべての裂け目を、プレスした後に充填するのに十分な量のインプリントすべき層を構成するレジストまたは材料が、作製される平板上に堆積されなければならない。さらに、モールドをプレスした後に、モールドパターンのピークと基板裂け目のピークとの間の最小厚さ220を維持することが、望ましい。典型的には、最小厚さは、数十ナノメートル(nm=10-9メートル)だけである。
【００９８】
堆積すべき材料の量は、一方ではモールドパターンの幾何学的形状およびその高さに基づいて、他方ではモールドと基板裂け目との間で維持されなければならない薄層に加えて充填されなければならない裂け目の体積に基づいて容易に計算できる。裂け目体積は、もしテクスチャ加工部が、本発明を例示する図で使用されるか、またはテクスチャ化基板から実験的に推定される形状などの簡単な幾何学的形状を有するならば、容易に計算できる。
【００９９】
モールドパターンの最小高さは、図3cで示すような相互接続部にとって望ましいアスペクト比に直接依存する。モールドの付与方向に実質的に垂直な方向に沿ったパターン幅は、典型的には、20nmから数ミクロンまで変わる可能性がある。パターンの間隔は、100nmから数百ミクロンの範囲で変わることもある。
【０１００】
モールド適用圧力は主に、層120に使用される技法および材料に依存する。固化が照射(P-NIL)またはアニーリング(SOG)によって得られる感光性レジストなどの液体または低粘度材料は、1から2バール程度の低い圧力を可能にする。印刷はその時、室温で実行される。感光性レジストは、重合されまたは架橋されてもよい。これらは、例えばエポキシ、ビニル、アクリレートおよびメタクリレートのレジストである。
【０１０１】
もし、インプリントすべき材料(T-NIL)が、加熱されなければならないならば、2から15バールに及ぶ圧力が、必要とされることもある。このパラメーターは、所望のインプリンティング時間およびインプリントすべき材料が達する温度、したがって、インプリンティング時でのその粘度に大きく依存する。インプリンティングの温度を高くすることは、材料の粘度を低減し、それ故に加える圧力および/またはインプリンティング時間もまた、低減できる。インプリンティング温度は、選ばれる材料に依存する。熱可塑性材料、例えばPMMA(ポリメチルメタクリレート)、ポリスチレン、ポリカーボネートまたはポリオレフィンのレジストについては、温度は、ガラス転移を越えなければならない。熱硬化性材料、例えばエポキシまたはポリエーテルのレジストについては、インプリンティングは、硬化温度よりも低い温度で実行される。モールド剥ぎ取りはその時、硬化温度を上回って温度を上昇させることによって材料の安定化の後に達成される。
【０１０２】
加えて、電着のステップ60の間の金属層の堆積および成長の制御は、多くのパラメーターおよび物理化学的メカニズムを実施し、そのいくつかは、以下で論じられる。
-  基板をテクスチャ加工する影響を含む基板の全表面を知り、電着反応の収率が100%に近いことを最初に仮定すると、以下で述べるファラデーの法則は、堆積されるモル数を決定することを可能にする。金属の所望の厚さを得るために必要とされる時間はその時、印加される電流の関数として推定できる。
【０１０３】
【数１】
2014509780.tif 000003
【０１０４】
ただし、Iは、電流値であり、tは、時間であり、nは、酸化還元反応で交換される電子数であり、Fは、ファラデー定数であり、Mは、堆積される材料のモル質量であり、mは、堆積されるモル数である。
-  もし、反応収率が100%未満であるならば、1つまたは複数の望ましくない反応が、主要な堆積反応を犠牲にして生じることもある。酸性媒質での最も一般的な望ましくない反応の1つは、H+イオンの水素への還元である。電解液の成分に応じて、堆積すべき金属カチオン以外のカチオンが、還元されることもあり得る。付与電位析出(imparted potential deposition)が、この問題を克服するのに役立つこともある。実際、付与電位析出は、対象の反応が生じる値に電位を固定する。それ故に、望ましくない反応の発生のリスクが、制限される。他方で、付与電位析出はまた、堆積物核生成メカニズムのより良好な制御を可能にもする。選択された電位析出システムを通過するクーロン単位で表した電荷数を知り、堆積が順応性であることを考慮すると、堆積される厚さは容易に推定でき、過剰堆積が実行され得る。
【０１０５】
加えて、以下で要約される2種類の核生成および3つの成長モードがある:
-  瞬間的核生成:すべてのサイトが同時に成長し始める。
-  漸進的核生成:発生(germination)がサイトで次第に増加する。
-  Franck Van Der Merwe成長または層ごとの成長:これは、めったに観察されない理想的な事例である。堆積物は、均一であり、新しい層は、前の層が完了するときにだけ形成される。この種の成長は、欠陥のない表面にだけ生じ、成長は、二次元的である。材料が高品質のものでない光起電セルの場合には、多くの表面欠陥が、このモードを見込みのないものにする。
-  Stranski-Krastanov成長:最初に副層が形成され、次いでクラスターが成長する。この現象は、欠陥をもつ表面の場合に生じ、成長はその時、三次元的である。
-  Volmer-Weber成長:この場合には、クラスターが、副層なしに金属表面に直接形成される。
【０１０６】
発生および成長のモードに応じて、堆積物は、程度の差はあるが順応性であることになる。Stranski-KrastanovまたはVolmer-Weber成長の場合には、堆積物は、クラスターを提示することになる。材料の拡散によって制限される成長は、定義により非順応性である樹枝状堆積物(樹木を形成する成長、デンドライト)の形成につながることになる。
【０１０７】
堆積技法の選択は、発生および成長のモードに大きく影響する可能性がある。それ故に、多数の核を優先するためには、パルス状動作が特に適している。この種の動作は、交流電流または交流電位、還元カソードパルス、およびアノードまたは中断電位(abort potential)パルスにある。核の数が多いほど、堆積物は、より順応性となる。概して、中断電位は、電解液と接触しているときの電極の電位である。それは、電極の平衡電位に関連する可能性がある。カソードパルスは、還元を生じさせる電流または電位パルスである。電位で動作するときは、カソードパルスは、平衡電位よりも低い電位に対応する。アノードパルスは、酸化を生じさせる電流または電位パルスである。電位で動作するときは、アノードパルスは、平衡電位よりも高い電位に対応する。
【０１０８】
様々な電気化学的方法が、この適用例にとって十分に順応性のある堆積物を提供しない、好ましくない事例には、適切なアニーリングが、堆積物の密度を高くし、堆積物/基板界面を改善することになる。基板との接触はより密接となり、界面は低抵抗となる。堆積用バスに添加物を加えることは、堆積を順応性にするのに役立つこともあることにもまた留意すべきである。
【０１０９】
過剰堆積はまた、構造物の導電率を改善し、図3cで示すように金属/基板界面よりも大きいサイズの接触パッドを作ると考えられてもよい。
【０１１０】
図5では、いくつかの寸法が、参照される。これらの寸法は、ナノインプリントによって低次元パターンを得ながら、テクスチャ化表面のレリーフを損傷することを回避するように堆積すべき厚さを計算するために使用される。
【０１１１】
有利な実施形態によると、被覆するステップの間に、前記テクスチャ化表面にめっきされるインプリント可能材料層の体積Vlayerは、
Vlayer=Vmold+Vfill+Vsafety
に等しく、ただし、
Vmold=モールドパターンによって規定される体積。図5では、体積Vmoldは、これらのパターンの幅Lm、高さHmおよび深さ(図示されず)によって規定される個々の体積の合計に等しい。
Vfill=テクスチャ化表面と、基板に平行で、より大きな振幅のレリーフの最高点を通過する平面との間の自由体積。典型的には、この平面は、図5で示す断面の平面に垂直である。実際には、もし、基板が2つの対向面をもつ平板形状を有するならば、その平面は、これらの面に平行である。典型的には、この体積は、原子間力顕微鏡(AFM)によって測定される画像上で基板のテクスチャ化表面のレリーフによって占有される範囲の分析によって決定される。
基板表面は、巨視的表面の範囲である。言い換えれば、これは、基板によって形成される平板の各面の範囲である。
Vsafety=(基板表面)×(安全厚さ)。安全厚さは、図5で参照記号esによって表される。それは、図4での参照記号220に対応する。それは、モールドパターンのピークとテクスチャ化表面のレリーフのピークとの間のレジストの最小厚さに対応する。典型的には、最小安全厚さは、数十ナノメートル(nm=10-9メートル)になる。
【０１１２】
特に有利には、安全厚さesは、次の通りに、(es)≦2Hm-(A)と定義され、
ただし、
Hm=モールドパターンの高さ。図5ではモールドパターンの幅は、Lmと参照される。
A=レリーフの最大振幅。この距離は、テクスチャ化表面での最高レリーフのピークと最低谷部との間の高さの差として定義される。この振幅はまた、最高レリーフの「ピークから谷部まで」の振幅とも呼ばれる。AFM顕微鏡を使用すると、テクスチャ化表面の最高レリーフおよびテクスチャ化表面の最低谷部は、容易に決定され、それらの間の高さの差が、容易に決定される。図5では、この最大振幅は、「h」と参照される。
【０１１３】
また有利にも、Hm≧(A)である。
【０１１４】
有利には、これらの条件の充足は、テクスチャ化表面のレリーフを損傷することなく高い質のモールドパターン転写をもたらす。
【０１１５】
有利な実施形態によると、もし、テクスチャ化表面のレリーフのアスペクト比が、3以上であるならば、モールドパターンの幅は、テクスチャ化表面のレリーフの最小幅よりも大きい。
【０１１６】
この条件は、狭いパターンを規定しながらテクスチャ化表面のテクスチャ加工部を保存する。図5では、レリーフの幅は、基板100または層110で三角形を形成するレリーフの基部の幅である。
【０１１７】
テクスチャ化表面のアスペクト比は、「h」/「I」比を意味し、ただし「h」は、レリーフの高さであり、「I」は、レリーフの幅である。図5では、モールドパターンの幅は、Lmと呼ばれる。
【０１１８】
好ましくは、もし、テクスチャ化表面のレリーフのアスペクト比が、3未満であるならば、モールドパターンの幅は、テクスチャ化表面のレリーフの最小幅またはテクスチャ加工の周期以下であってもよい。
【０１１９】
要約すれば、本発明は、マイクロメートル粗さまたは鋭いテクスチャ加工部を有する基板にサブミクロン寸法の電気めっき金属配線またはパターンを作製するための方法を述べる。電気化学的堆積は、モールドをインプリントすることによって得られるハードマスクを通じて行われる。
-  電気化学的堆積は、順応性堆積物を作製し、高い粗さまたはテクスチャ加工部を有する表面に一貫した質の電気接点を得ることを可能にする。
-  モールドからのパターンのインプリンティングは、基板の強い層化にもかかわらず重要な領域深さ(field depth)をもつ良好な分解能を提供する。
【０１２０】
本発明の方法は有利には、光起電セルの作製に適用される。本方法は、スクリーン印刷で従来より使用される銀ペースト以外の純金属を使って電気接点および相互接続部を作製することを可能にする。このことは、作製されるデバイスの性能を低減することなく、またはそれを改善さえしながら、金属化部の導電率を改善し、その寸法を低減する。加えて、小さなサイズの金属パターンは、基板のシャドーイングを低減し、そのことはまた、デバイスの性能を改善するのにも役立つ。
【０１２１】
さらに、本発明は、金属製パターンを受け入れることを目的とする表面が、以下、すなわち、
-  粒子の異なる高さに起因して表面段差を生み出す粒界の存在、
-  平板の切断の間に、例えばソーを使用するときに出現する表面の波形、
-  平板が面取りされることもあり得る
というような大きな表面欠陥を有するときでさえ、前記パターンと基板との間の良好な接触を提供する。
【０１２２】
これらの欠陥は、特に多結晶基板を使用するときにしばしば見られる。しかしながら、単結晶シリコン基板よりもはるかに安価なこれらの基板は、特に光起電セルの分野で、広く使用される傾向がある。それ故に、本発明は、そのような多結晶基板に金属パターンを正確に堆積させることを可能にするという点において、工業および経済に関して否定できない利点を有する。
【０１２３】
本発明の適用例は、光起電セルの作製に限定されず、例えばナノワイヤー分野の金属化などの他の適用例にまで及ぶ。
【符号の説明】
【０１２４】
10  ベース基板の表面に導電層を堆積させるステップ
20  インプリント可能材料層を堆積させるステップ
30  モールドを適用するステップ
40  モールドを除去するステップ
50  インプリント可能材料層を腐食するステップ
60  電着するステップ
100  基板、ベース基板
102  レリーフ
104  レリーフの振幅
110  導電層、ITO層
120  インプリント可能材料層
122  中間パターン
124  モールドによって圧縮された部分
130  モールド
132  金属化パターン、モールドパターン、トレンチ
134  マスキング被膜
136  露光
140  金属層、テクスチャ面
150  異なる電着レベル、厚い金属層
160  アモルファスシリコン層
220  モールドパターンのピークと基板裂け目のピークとの間の最小厚さ
【図１ａ−１ｄ】
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【図１ｅ−１ｇ】
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【図１ｈ】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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【国際調査報告】
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