(57)【要約】  通常オフ状態の電界効果トランジスタ（ＦＥＴ）は、異なる成分、連続する層の間のヘテロ接合界面、フェルミ準位、伝導及び価電子エネルギーバンドを有する複数の連続的な窒化物半導体層；  複数の窒化物層のうちの頂部窒化物層の上に存在し且つソース及びドレイン近傍の少なくとも二つのヘテロ接合の領域をそれぞれ備えたソースアクセス領域及びドレインアクセス領域を有するソース及びドレイン；  ソースとドレインとの間の第一ゲート；を備え、ゲートと共通接地電圧との間に電位差が存在しない場合に、二次元電子ガス（２ＤＥＧ）が、ソースアクセス領域及びドレインアクセス領域の各々の複数のヘテロ接合におけるアクセス領域に存在し、第一のゲートの下のヘテロ接合の領域に隣接しては実質的に２ＤＥＧが存在しない。
2014527303.tif 000002
【特許請求の範囲】
【請求項１】
通常オフ状態の電界効果トランジスタであって、
複数のヘテロ接合、フェルミエネルギー、及び伝導帯を有する複数の連続的な窒化物半導体層と、
前記複数の窒化物層の頂部窒化物層の上に存在しているソース及びドレインであって、該ソース及びドレイン近傍の少なくとも二つのヘテロ接合の領域をそれぞれ備えたソースアクセス領域及びドレインアクセス領域を有するソース及びドレインと、
前記ソースと前記ドレインとの間の第一ゲートと、
前記複数の窒化物層に備わっている一組の窒化物層とを備え、前記一組の窒化物層が、
ＧａＮ製の第一窒化物層と、
ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層であって、前記第一窒化物層との第一ヘテロ接合を形成し、前記第一ヘテロ接合に向かう電子ドリフトを生じさせる方向を有する静電場を該第二窒化物層内に発生させる第二窒化物層と、
ＩｎｘＧａ１−ｘＮ及びＩｎｙＧａ１−ｙＮの交互の窒化物層を備えた超格子であって、ｘがｙに等しくなく、前記第二窒化物層と同じ側で前記第一窒化物層の上に配置されていて、前記第一ゲートの下の前記ヘテロ接合における伝導帯をフェルミエネルギーの上に上げる静電場を前記第二窒化物層内の電場と逆方向に発生させる超格子と、
ＧａＮ製の第三窒化物層であって、前記超格子との第二ヘテロ接合を形成し、前記第二ヘテロ接合が、前記ソースアクセス領域及び前記ドレインアクセス領域内に二次元電子ガスを有するが、前記第一ゲートの下の領域内に二次元電子ガスを有さない、第三窒化物層と、
ＡｌＮ製の第四窒化物層であって、前記第三窒化物層に向かう電子ドリフトを生じさせる静電場を該第四窒化物層内に発生させる分極を有し、前記第三窒化物層が、該第四窒化物層と第三ヘテロ接合を形成するか、又は前記第三窒化物層と該第四窒化物層との中間の窒化物層と第三ヘテロ接合を形成し、前記第三ヘテロ接合が、前記ソースアクセス領域及び前記ドレインアクセス領域内に二次元電子ガスを有するが、前記第一ゲートの下の領域内に二次元電子ガスを有さない、第四窒化物層と、
ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第五窒化物層であって、前記第四窒化物層と第四ヘテロ接合を形成し、前記第三ヘテロ接合に向かう電子ドリフトを生じさせる分極を有する第五窒化物層とを備え、
前記複数の層が凹部を有するように形成されていて、該凹部が前記第三窒化物層内に延伸して前記第三窒化物層内に底部凹表面を備えていて、該凹部が絶縁層によって覆われていて、該絶縁層の上に前記第一ゲートが配置され、
前記第一ゲートに印加される正の電圧が、前記第一ゲートの下に二次元電子ガスを発生させて、各アクセス領域における前記第二ヘテロ接合及び前記第三ヘテロ接合の二つの二次元電子ガスを導電性チャネルに結合して、前記ソースと前記ドレインとの間に連続的な導電性経路を形成して、電界効果トランジスタをオンにする、電界効果トランジスタ。
【請求項２】
前記ＧａＮ製の第一窒化物層が、略２ｎｍから略２００ｎｍの間の厚さを有する、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層が、略２ｎｍから略２５ｎｍの間の厚さを有する、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層が、ゼロ以上であって且つ略０．３以下のモル分率ｘと、略０．０５以上であって且つ略０．９５以下のモル分率ｙとを有する、請求項３に記載の電界効果トランジスタ。
【請求項５】
前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層が、前記第一ヘテロ接合からの距離と共に減少していく漸変Ａｌモル分率ｙを有する、請求項４に記載の電界効果トランジスタ。
【請求項６】
前記モル分率ｙが、前記第一ヘテロ接合において略０．３５に等しい値を有する、請求項５に記載の電界効果トランジスタ。
【請求項７】
前記モル分率ｙが、略０．０５に等しい最小値に向けて減少していく、請求項５に記載の電界効果トランジスタ。
【請求項８】
前記超格子が、前記第一窒化物層及び前記第二窒化物層よりも上に配置されていて、前記第一窒化物層及び前記第二窒化物層よりも前記ソース及び前記ソースに近い、請求項１に記載の電界効果トランジスタ。
【請求項９】
前記超格子に備わっている層の数が２以上であって且つ１１以下である、請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記超格子に備わっている各層が、略２ｎｍから略１５ｎｍの間の厚さを有する、請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記超格子に備わっているＩｎｘＧａ１−ｘＮ層のモル分率ｘと、前記超格子に備わっているＩｎｙＧａ１−ｙＮ層のモル分率ｙとが、略０．０２から略０．３の間の値を有する、請求項９に記載の電界効果トランジスタ。
【請求項１２】
前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第五窒化物層が、ゼロ以上であって且つ略０．３以下のモル分率ｘと、略０．０５以上であって且つ略０．９５以下のモル分率ｙとを有する、請求項１に記載の電界効果トランジスタ。
【請求項１３】
前記絶縁層が負に帯電している、請求項１に記載の電界効果トランジスタ。
【請求項１４】
前記凹部の両側で前記第三窒化物層が、略１ｎｍから略１７ｎｍの間の厚さを有する、請求項１に記載の電界効果トランジスタ。
【請求項１５】
前記第四窒化物層並びに前記ソース及び前記ドレインに対するアクセス領域の上に存在する第二ゲート及び第三ゲートを前記第一ゲートの両側に備えた請求項１に記載の電界効果トランジスタ。
【請求項１６】
前記複数の連続的な窒化物層が、前記第五窒化物層内に延伸して前記第五窒化物層内に底部凹表面を備えた凹部を有するように形成されている、請求項１５に記載の電界効果トランジスタ。
【請求項１７】
前記第五窒化物層内の前記底部凹表面を覆う絶縁層を備え、該絶縁層の上に前記第三ゲートが配置されている、請求項１６に記載の電界効果トランジスタ。
【請求項１８】
前記絶縁層が負に帯電している、請求項１７に記載の電界効果トランジスタ。
【請求項１９】
前記第一ゲートに印加される電圧が略１ボルト未満では、電界効果トランジスタがオンにならない、請求項１から１８のいずれか一項に記載の電界効果トランジスタ。
【請求項２０】
電界効果トランジスタをオンにするように前記第一ゲート、第二ゲート、第三ゲートに電圧Ｖ１、Ｖ２、Ｖ３を印加する電源を備え、電圧がＶ２＞Ｖ１＞Ｖ３の関係を有する、請求項１９に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本願は、２０１１年８月２３日出願の米国特許出願第１３／２１５２５４号の優先権を参照し、その開示内容は参照として本願に組み込まれる。
【０００２】
本発明の実施形態は電界効果トランジスタに関する。
【背景技術】
【０００３】
ＴＶ、電気自動車、レーダーシステム、電動機制御装置、無停電電源（ＵＰＳ，ｕｎｉｎｔｅｒｒｕｐｔｅｄ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）システム等の市販製品を含む多様な製品及びシステムは、比較的多量の電力供給を必要とし、これは、高電圧源から供給されることが多い。シリコン物質及び技術に基づいた多様なタイプの半導体電界効果トランジスタ（ＦＥＴ，ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）が、それら製品及びシステムによって必要とされるスイッチング機能を行う電源スイッチとして一般的に用いられている。
【０００４】
ＦＥＴは、“ソース”及び“ドレイン”と称されて電源を負荷に接続するための端子と、“ゲート”と称されてソースとドレインとの間のゲートに下に位置するＦＥＴの通電チャネルの抵抗を制御するための端子とを有する。ゲートに印加される共通接地電圧に対する相対的な電圧は、トランジスタをオン及びオフにするようにチャネルの抵抗を制御するＦＥＴの電場を発生させる。オンの際には、ゲートに印加される電圧は、チャネルの抵抗を低下させて、比較的多量の電流がソースとドレインとの間に流れることを許容する。トランジスタがオンの際のソースとドレインとの間の総抵抗は、トランジスタの“オン抵抗”と称される。オン抵抗は、チャネルの抵抗と、ソースの下及び近傍のＦＥＴの領域の電流に対する抵抗と、ドレインの下及び近傍のＦＥＴの領域の抵抗とに依存する。ソース及びドレインの下及び近傍の領域は、一般的にアクセス領域と称される。
【０００５】
従来のシリコンに基づいたパワーＦＥＴは有用なスイッチング機能を提供するが、例えば、電気自動車、ＵＰＳ、光起電インバータ等のデバイスの動作に対する電力スイッチング応用に望まれる特性を提供するように構成することが容易ではない。こうしたデバイスの動作に適したスイッチは、オフの際の比較的高い絶縁破壊電圧と、オンの際におけるソースとドレインとの間の高い“オン電流”と、比較的低いゲート及びドレインの漏れ電流によって有利に特性付けられる。スイッチが、高い接合温度において動作することができ、また、オフ状態とオン状態とのスイッチング中に生じる可能性のある電流及び／又は電圧の過渡現象に対する優れた抵抗を示すと有利である。また、安全性のため、ゲートが接地電位にある際にスイッチがオフであることが好ましい。
【０００６】
例えば、半導体パワースイッチが、オフの際に、略６００Ｖ以上の破壊電圧を有し、また、ゲート近傍で略１００μＡ／ｍｍ（ミリメートル）未満のドレイン漏れ電流を有することが有利となり得る。オンの際には、スイッチが、１０オーム／ｍｍ以下のオン抵抗を有し、略５０Ａ（アンペア）以上のドレイン電流を安全にサポート可能であると有利である。また、安全性のため、一般的には、スイッチが、略２ボルト未満のゲート電圧でオフとなり、略２００℃以上の接合温度で損傷せずに動作可能であることが有利である。Ｓｉ物質及び技術に基づいた半導体スイッチは一般的に、こうした仕様を提供するように容易に構成可能ではない。何故ならば、そのバンドギャップは典型的には略２ｅＶ（電子ボルト）未満であり、当然、物質中での電子の飽和ドリフト速度は、高い破壊電圧及び大きなオン電流をサポートするものではないからである。
【０００７】
一方で、ＧａＮ（窒化ガリウム）やＡｌＮ（窒化アルミニウム）といった窒化物ベースの半導体は、それぞれ３．４ｅＶ、６．２ｅＶという比較的ワイドバンドギャップによって特徴付けられる。そして、ワイドバンドギャップ層に隣接してナローバンドギャップ層を備えた窒化物半導体層構造を有するＦＥＴは、比較的高濃度の高移動度電子を提供し、これは高い飽和ドリフト速度によって特徴付けられる。高移動度電子は、層と層との界面における狭い三角形のポテンシャル井戸内に蓄積し、比較的薄いシート状の電子濃度を形成し、これは、二次元電子ガス（２ＤＥＧ，ｔｗｏ  ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）と称される。２ＤＥＧの幾何学的構成及び位置に起因して、２ＤＥＧ内の電子は一般的に非常に低いドナー不純物散乱を示し、結果として、比較的高い電子移動度（例えば、略１．５×１０７ｃｍ／ｓに等しい）を示す。２ＤＥＧ中の電子濃度は、１×１０１３／ｃｍ２もの高さとなり得る。
【０００８】
２ＤＥＧ中の高移動度電子の発生及び制御によって動作するＦＥＴトランジスタは、一般的に、高電子移動度トランジスタ（ＨＥＭＴ，ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）と称される。こうしたトランジスタを特徴付ける組成の異なる複数の層を備えた半導体層構造は、“ヘテロ構造”と称されて、二つの隣接する組成の異なる層の間の界面は“ヘテロ接合”と称される。
【０００９】
窒化物ベースの半導体物質の固有の特性は、その物質を高パワー半導体スイッチの作製への使用にとって優れた物質とするように見えるが、このようなスイッチを提供するように特性を利用することは難しいことがわかっている。例えば、２ＤＥＧ窒化物ＦＥＴは、通常オン状態であり（通常オフ状態であるのが望ましい）、許容可能なコストで所望の特性を有するパワーＦＥＴを製造するのに十分低い欠陥濃度を有する窒化物半導体層を形成するのが難しいとわかっている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一実施形態は、複数の窒化物半導体層を備えたＦＥＴを提供することに関し、これらの層の圧電分極及び自発分極は、ＦＥＴが通常オフ状態であり、比較的大きな破壊電圧を有し、オンの際には、トランジスタのソースとドレインとの間の電流に対して比較的小さな抵抗を有するように構成される。
【課題を解決するための手段】
【００１１】
本発明の一実施形態では、ＦＥＴの層は、比較的ナローバンドギャップの窒化物“チャネル”層内に配置された２ＤＥＧ電流チャネルを、そのチャネル層と比較的ワイドバンドギャップの窒化物層との間のヘテロ接合近傍に備える。ワイドバンドギャップ層は“電子供給源”として機能して、電子をチャネル層に提供する。チャネル層及び電子供給層には、“ポテンシャル変更層”と称される第三窒化物層が付随する。本発明の一実施形態では、ポテンシャル変更層の圧電分極及び／又は自発分極が発生させる電場は、電子供給層内のものと逆方向を有する。ポテンシャル変更層の電場は、チャネル層及び電子供給層の分極に起因する静電場が発生させる静電ポテンシャルを変更して、ＦＥＴが通常オフ状態になるように電子の第一電流チャネル内の２ＤＥＧチャネルを実質的に減らす。
【００１２】
本発明の一実施形態では、第一２ＤＥＧチャネルに関係するチャネル層、電子供給層は、それぞれＧａＮ、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ製である。ポテンシャル変更層は、任意でＩｎｘＧａ１−ｘＮ製である。電子移動度を低下させる不純物散乱を軽減するため、ＦＥＴのチャネル層及び電子供給層の半導体は意図的にはドープされない。
【００１３】
本発明の一実施形態によると、ＦＥＴは、ＦＥＴのアクセス領域内に２ＤＥＧを有する他の窒化物層のヘテロ接合において追加の２ＤＥＧ電流チャネルを備える。アクセス領域の追加の２ＤＥＧチャネル及び電子は、ＦＥＴをオンにする際にソースとドレインとの間の比較的低抵抗の電流経路を確立することを可能にする。
【００１４】
複数のゲートが、ソースとドレインとの間に配置され、ゲートに印加される電圧を用いて、２ＤＥＧ電流チャネルの電流及び電子濃度を制御するようにＦＥＴ内の電場を成形する。任意で、ＦＥＴは、ＦＥＴの頂部層の下の異なる複数の深さに複数の底部表面を有する凹部を有するように形成される。異なる複数のゲートは、凹部の異なる底部表面上に配置される。
【００１５】
本発明の一実施形態では、ＦＥＴをオンにするため、ソースからのゲートの距離と共に単調に減少する電圧をゲートに印加して、複数の２ＤＥＧチャネル層内に２ＤＥＧ電子集団を発生又は増強させる。任意で、電圧は、ＦＥＴのオフからオンへの過渡期に生じてＦＥＴを損傷させ得る電流及び／電圧の過渡性を穏やかにするように構成される。
【００１６】
本発明の一実施形態では、チャネル層及び電子供給層を含むＦＥＴ中の層を、半導体薄層の超格子構造の上にエピタキシャル成長させて、その超格子構造は、バッファ層内にエピタキシャルに埋め込まれて補償不純物でドープされる。超格子構造は、チャネル層内の電子濃度及び電子移動度を低下させてＦＥＴ内の漏れ電流を増強させる可能性のある転位、パイプ又は他の欠陥が基板からチャネル層及び電子供給層内に伝播することを軽減するように機能する。補償不純物は、電流に対する抵抗の上昇を超格子に与える。
【００１７】
本発明の一実施形態では、アニーリングの前に、ソース電極及びドレイン電極用の導体を、ＦＥＴの頂部半導体表面の上のみに堆積させて、ソース電極及びドレイン電極とＦＥＴの通電“活性”チャネル層との間にオーム接触を提供する。電極用の導体の堆積物を頂部層のみに限定することによって、活性層の下における堆積物と半導体層との間の距離が最大化される。結果として、アニーリング中に、活性層の下における堆積物から層への導体の拡散が軽減される。活性層の下における層への導体の拡散の軽減は、漏れ電流を減らすように機能する。
【００１８】
従って、本発明の一実施形態に従って提供されるのは、通常オフ状態の電界効果トランジスタ（ＦＥＴ）であり、そのＦＥＴは、複数のヘテロ接合、フェルミエネルギー、及び伝導帯を有する複数の連続的な窒化物半導体層；  複数の窒化物層の頂部窒化物層の上に存在しているソース及びドレインであって、該ソース及びドレイン近傍の少なくとも二つのヘテロ接合の領域をそれぞれ備えたソースアクセス領域及びドレインアクセス領域を有するソース及びドレイン；  ソースとドレインとの間の第一ゲート；及び、複数の窒化物層に備わっている一組の窒化物層とを備える。そして、その一組の窒化物層が、ＧａＮ製の第一窒化物層；  ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層であって、第一窒化物層との第一ヘテロ接合を形成し、第一ヘテロ接合に向かう電子ドリフトを生じさせる方向を有する静電場を該第二窒化物層内に発生させる第二窒化物層；  ＩｎｘＧａ１−ｘＮ及びＩｎｙＧａ１−ｙＮ（ｘ≠ｙ）の交互の窒化物層を備えた超格子であって、第二窒化物層と同じ側で第一窒化物層の上に配置されていて、第一ゲートの下のヘテロ接合における伝導帯をフェルミエネルギーの上に上げる静電場を第二窒化物層内の電場と逆方向に発生させる超格子；  ＧａＮ製の第三窒化物層であって、超格子との第二ヘテロ接合を形成し、第二ヘテロ接合が、ソースアクセス領域及びドレインアクセス領域内に二次元電子ガスを有するが、第一ゲートの下の領域内に二次元電子ガスを有さない、第三窒化物層；  ＡｌＮ製の第四窒化物層であって、第三窒化物層に向かう電子ドリフトを生じさせる静電場を該第四窒化物層内に発生させる分極を有し、第三窒化物層が、該第四窒化物層と第三ヘテロ接合を形成するか、又は第三窒化物層と該第四窒化物層との中間の窒化物層と第三ヘテロ接合を形成し、第三ヘテロ接合が、ソースアクセス領域及びドレインアクセス領域内に二次元電子ガスを有するが、第一ゲートの下の領域内に二次元電子ガスを有さない、第四窒化物層；及び、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第五窒化物層であって、第四窒化物層と第四ヘテロ接合を形成し、第三ヘテロ接合に向かう電子ドリフトを生じさせる分極を有する第五窒化物層とを備える。複数の層は凹部を有するように形成されていて、該凹部が第三窒化物層内に延伸して第三窒化物層内に底部凹表面を備えていて、該凹部が絶縁層によって覆われていて、該絶縁層の上に第一ゲートが配置される。記第一ゲートに印加される正の電圧が、第一ゲートの下に二次元電子ガスを発生させて、各アクセス領域における第二ヘテロ接合及び第三ヘテロ接合の二つの二次元電子ガスを導電性チャネルに結合して、ソースとドレインとの間に連続的な導電性経路を形成して、電界効果トランジスタをオンにする。
【００１９】
本発明の一実施形態によると、ＧａＮ製の第一窒化物層は略２ｎｍから略２００ｎｍの間の厚さを有する。
【００２０】
本発明の一実施形態によると、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層は、略２ｎｍから略２５ｎｍの間の厚さを有する。任意で、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層は、ゼロ以上であって且つ略０．３以下のモル分率ｘと、略０．０５以上であって且つ略０．９５以下のモル分率ｙとを有する。任意で、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第二窒化物層は、第一ヘテロ接合からの距離と共に減少していく漸変Ａｌモル分率ｙを有する。任意で、モル分率ｙは、第一ヘテロ接合において略０．３５に等しい値を有する。任意で、モル分率ｙは略０．０５に等しい最小値に向けて減少していく。
【００２１】
本発明の一実施形態では、超格子は、第一及び第二窒化物層の上に配置されていて、これら第一及び第二窒化物層よりもソース及びドレインに近い。任意で、超格子に備わっている層の数は、２以上であって且つ１１以下である。任意で、超格子の備わっている各層は略２ｎｍから略１５ｎｍの間の厚さを有する。
【００２２】
任意で、超格子に備わったＩｎｘＧａ１−ｘＮ層のモル分率ｘと、超格子に備わったＩｎｙＧａ１−ｙＮ層のモル分率ｙとは、略０．０２から略０．３の間の値を有する。
【００２３】
本発明の一実施形態では、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の第五窒化物層は、ゼロ以上であって且つ略０．３以下のモル分率ｘと、略０．０５以上であって且つ略０．９５以下のモル分率ｙとを有する。
【００２４】
本発明の一実施形態では、絶縁層は、負に帯電している。本発明の一実施形態では、凹部の両側における第三窒化物層は略１ｎｍから略１７ｎｍの間の厚さを有する。
【００２５】
本発明の一実施形態に係るＦＥＴは、第四窒化物層並びにソース及びドレインに対するアクセス領域の上にそれぞれ存在する第二及び第三ゲートを第一ゲートの両側に備え得る。
【００２６】
本発明の一実施形態では、複数の連続的な窒化物層が凹部を有するように形成され、その凹部は、第五窒化物層内に延伸していて、第五窒化物層内に位置する底部凹表面を有する。任意で、絶縁層が、第五窒化物層内の底部凹表面を覆い、その絶縁層の上に、第三ゲートが配置される。任意で、その絶縁層は負に帯電している。
【００２７】
本発明の一実施形態では、第一ゲートに印加される電圧が略１ボルト未満では、ＦＥＴがオンにならない。
【００２８】
本発明の一実施形態では、ＦＥＴは、ＦＥＴをオンにするために第一、第二、第三ゲートに電圧Ｖ１、Ｖ２、Ｖ３を印加する電源を備え、それら電圧はＶ２＞Ｖ１＞Ｖ３の関係を有する。
【００２９】
本明細書において、特に断らない限り、本発明の実施形態の特徴の条件又は関係性の特徴を変更する“実質的”や“略”等の形容詞は、意図される応用に向けた実施形態の動作に対して許容可能な範囲内においてそうした条件や特徴が定められることを意味するものと理解される。
【００３０】
この発明の概要は、単純な形で選択的な概要を導入するものであって、以下の発明の詳細な説明で更に説明される。この発明の概要は、特許請求される対象の重要な特徴や本質的な特徴を特定するものではなく、特許請求される対象の範囲を制限するために用いられるものでもない。
【００３１】
以下、本発明の実施形態の非限定的な例が、以下の段落で説明されている添付図面を参照して説明される。二つ以上の図面における同一の構造、要素又は部分には、それらが示されている全図面において同じ参照番号が付されている。図示されている構成要素及び特徴の寸法は、説明のために便利で明確になるように選択されていて、必ずしも縮尺通りではない。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明の一実施形態に係る三つの２ＤＥＧチャネルと三つのゲートとを任意で備えた通常オフ状態のＦＥＴのオフ状態における斜視図を概略的に示す。
【図１Ｂ】導体の拡散がＦＥＴのバッファ層内に侵入しているオーム接触ソース及びドレイン電極を備えたＦＥＴの提供を概略的に示す。
【図１Ｃ】本発明の一実施形態に係る導体の拡散がＦＥＴのバッファ層に侵入しないようにされているオーム接触ソース及びドレイン電極を備えた図１Ｂに示されるＦＥＴの提供を概略的に示す。
【図１Ｄ】本発明の一実施形態に係るオフ状態に対する図１Ａに示されるＦＥＴの領域に対するバンド図を示す。
【図２Ａ】本発明の一実施形態に係るオン状態の図１Ａに示されるＦＥＴを概略的に示す。
【図２Ｂ】本発明の一実施形態に係る図２Ａに示されるオン状態のＦＥＴに対するエネルギーバンド図を概略的に示す。
【図３Ａ】本発明の一実施形態に係る図１Ａに示されるＦＥＴの変形例であるＦＥＴの斜視図を概略的に示す。
【図３Ｂ】本発明の一実施形態に係る図３Ａに示されるＦＥＴに対するエネルギーバンド図の一部を示す。
【図３Ｃ】本発明の一実施形態に係るＦＥＴのゲートの下に負に帯電した誘電体層を備えた図１Ａ及び図２Ｂに示されるものと同様のＦＥＴを概略的に示す。
【図４Ａ】本発明の一実施形態に係るチェッカーボードパターン（市松模様）に構成された図１Ａのものと同様のＦＥＴのモノリシックアレイを概略的に示す。
【図４Ｂ】本発明の一実施形態に係るチェッカーボードパターン（市松模様）に構成された図１Ａのものと同様のＦＥＴのモノリシックアレイを概略的に示す。
【図４Ｃ】本発明の一実施形態に係る金属パッドによって電気的に接続されたソースと、ソースパッドから電気的に絶縁された他の金属パッドによって接続されたドレインとを有する図４Ｂに示されるＦＥＴアレイの一部の断面図を概略的に示す。
【図４Ｄ】本発明の一実施形態に係るＦＥＴのチェッカーボードアレイを備えてチップキャリアに取り付けられたチップを概略的に示す。
【図５】本発明の一実施形態に係る放熱筐体内に収容されたＦＥＴのアレイの断面図を概略的に示す。
【発明を実施するための形態】
【００３３】
以下の発明の詳細な説明の段落では、図１を参照して、本発明の一実施形態に係るパワーＦＥＴの構造と、オフ状態に対するＦＥＴの層の２ＤＥＧ濃度の特性について説明する。図１Ａに示されるＦＥＴ等の半導体デバイスをデバイスのおける漏れ電流を減らす可能性がある電極を備えて提供するための方法を、図１Ｂ及び図１Ｃを参照して説明する。ＦＥＴのオフ状態に対するバンド図が図１Ｄに示されていて、図面を参照しながら説明される。図２Ａは、ＦＥＴがオンの際の図１Ａに示されるＦＥＴを概略的に示す。ＦＥＴのオン状態に対するバンド図は図２Ｂに示されていて、図面を参照しながら説明される。
【００３４】
本明細書において、特に断らない限り、本発明の実施形態特徴の条件又は関係性の特徴を変更する“実質的に”や“略”等の形容詞は、意図される応用に向けた実施形態の動作に対して許容可能な範囲内においてそうした条件や特徴が定められることを意味するものと理解される。
【００３５】
図１Ａは、本発明の一実施形態に係る通常オフ状態のＧａＮ  ＦＥＴトランジスタ２０の斜視図を概略的に示し、そのＦＥＴトランジスタ２０は、ドレイン“ＤＲＮ”及びソース“ＳＲＣ”と、任意でソースとドレインとの間に配置された三つのゲートＧ１、Ｇ２及びＧ３を備え、これらはエピタキシャル成長させた半導体層のヘテロ構造積層体１２０の上に形成される。半導体層は、ソースＳＲＣとドレインＤＲＮとの間で電流を流すための２ＤＥＧ電流経路を有する。ゲートに対する適切な電圧の印加によって、電流経路を導電性又は非導電性にして、それに応じてＦＥＴをオン又はオフにする制御が行われる。図１Ａにおいて、ゲートに電圧が印加されておらず、ＦＥＴはオフであるとされる。
【００３６】
積層体１２０は、底部（任意で高抵抗）基板層１００を備え、その上に上方に存在する層がエピタキシャル形成され、任意で、有機金属化学気相堆積（ＭＯＣＶＤ，ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）成長プロセスが用いられる。本発明の一部実施形態では、これらの層を分子ビームエピタキシ（ＭＢＥ，ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）成長プロセスによって成長させる。基板１００は、単結晶Ｓｉ、Ａｌ２Ｏ３（サファイア）、ＡｌＮ、又はＳｉＣ（炭化シリコン、カーボランダム）の単結晶の多形（４Ｈ‐ＳｉＣ、６Ｈ‐ＳｉＣ、３Ｃ‐ＳｉＣ等）を備え得る。
【００３７】
高抵抗ＡｌＭＧａ１−ＭＮ層のバッファ層１０１を基板上に成長させる。バッファ層１０１は、スタック１２０の上部層におけるねじれや他の転位（これは、基板１００と上部層との間の格子不整合によって発生し得る）の発生を低下させるように機能する。層１０１は任意でＦｅ、Ｗ、Ｖ、Ｃｒ、Ｎｉ、又はＭｇでドープされて、層物質中の伝導帯電子の濃度を低下させて、トランジスタの漏れ電流（層を介して流れ得る）に対する層の抵抗を増強する。層１０１は、略０．５から略５μｍ（マイクロメートル）の厚さを有し、Ｍは０．０から略０．０５の間である。
【００３８】
層１０１の上に、ＧａＮ層１０２を形成し、その中にＧａＮ／ＡｌＧａＮ超格子１０３が埋め込まれている。ＧａＮ層１０２は、略２００ｎｍから略４００ｎｍの間の厚さを有する。任意で、ＧａＮ層１０２は、略３００ｎｍに等しい厚さを有する。超格子１０３は、複数のＡｌＬＧａ１−ＬＮ層１０３ｂと交互配置された複数のＧａＮ層１０３ａを備える。本発明の一実施形態では、超格子１０３は、少なくとも１０の交互配置ＧａＮ／ＡｌＬＧａ１−ＬＮ層１０３ａ／１０３ｂを備える。超格子の各層１０３ａ又は１０３ｂは、略１ｎｍから略３０ｎｍの間の厚さを有する。超格子の層１０３ａと１０３ｂとの間の界面（つまりヘテロ接合）１０３ｈは、層１０２の上方の積層体１２０のエピタキシャル層内に層１００及び１０１からの転位が伝播することを軽減する“機械的”障壁として機能する。本発明の一実施形態に係る超格子１０３を備えた層１０２を、層１０２の上方に位置する活性層の欠陥濃度（これはソースＳＲＣとドレインＤＲＮとの間で電流を流すように制御される）を低下させる追加のバッファ層とみなすことができる。層１０２及び１０３は、任意で、Ｆｅ、Ｗ、Ｖ、Ｃｒ、Ｎｉ、又はＭｇでドープされて、電流に対する層の抵抗を上昇させる。
【００３９】
通常オフ状態で非導電性の２ＤＥＧ電流チャネルを備えた複数のエピタキシャル層の活性層セット１２２を層１０２の上に成長させる。本発明の一実施形態では、活性層セット１２２は、比較的ナローバンドのＧａＮチャネル層１０５を備え、これに比較的ワイドバンドのＩｎｙＡｌｚＧａ１−ｙ−ｚ電子供給層１０６が接触している。２ＤＥＧ電流チャネルは、界面近くにおいて、つまり、ＧａＮ層１０５とＩｎｙＡｌｚＧａ１−ｙ−ｚ層１０６との界面近くにおいて、ＧａＮ層１０５内に位置している。
【００４０】
ＧａＮ層１０５の伝導帯及び価電子帯とＩｎｙＡｌｚＧａ１−ｙ−ｚ層１０６の伝導帯及び価電子帯との間の不連続性、及び、これらの層の圧電分極及び自発分極によって発生する静電場が、ヘテロ接合１０５ｈ近傍においてＧａＮ層内に三角形のポテンシャル井戸を生じさせて、２ＤＥＧをこのポテンシャル井戸に投入する。層１０５及び１０６内の静電場は、それぞれＥ１０５及びＥ１０６と付された矢印で概略的に表されている。２ＤＥＧは、電流がゲートＧ１、Ｇ２及びＧ３に印加されていない際にＧａＮ層１０５の電流チャネルを導電性にして、ソースＳＲＣとドレインＤＲＮとの間で電流が流れることをサポートし得て、これは、ＦＥＴ２０が通常オン状態となることにつながってしまう。
【００４１】
しかしながら、本発明の一実施形態によると、活性層セット１２２は、ポテンシャル変更層１０８を備え、このポテンシャル変更層１０８は、電子供給層１０６内の静電場Ｅ１０６と逆方向に層の自発分極及び／又は圧電分極によって発生する矢印Ｅ１０８で表される静電場を有する。任意で、層１０８は、ＩｎＸＧａ１−ＸＮを備える。電場Ｅ１０８は、ヘテロ接合１０５ｈに発生し得る三角形のポテンシャル井戸の深さを減少させ、また、ヘテロ接合に２ＤＥＧを生成するように井戸内に蓄積し得る電子の数を減少させるように機能するポテンシャルを発生させる。従って、ポテンシャル変更層１０８は、ＧａＮ層１０５の電流チャネルには通常電子が投入されておらず、非導電性であり、ＦＥＴ２０が通常はオフ状態となるようにする。
【００４２】
本発明の一実施形態によると、活性層セット１２２は、層１０３の上に形成されたＩｎＸＧａ１−ＸＮ層１０４を備え、これは、障壁層として機能して、図２Ａ及び図２Ｂを参照して後述されるように、ＦＥＴがＯＮになり、層１０５内を電流が流れるようにＦＥＴ２０を制御する際に、層１０５に対する電子の閉じ込めを改善する。層１０４内の濃度“ｘ”は、略０．０５から略０．１の間の値を有し、その層は、略１ｎｍから略２ｎｍの間の厚さを有する。任意で、活性層セット１２２は、層１０６と層１０８との間に配置されたＧａＮ過渡層１０７を備える。層１０７は、層１０６と、層１０８と、層１０８の上方の層との間の格子整合を増強するように機能する。
【００４３】
本発明の一実施形態では、ＧａＮチャネル層１０５は、略２ｎｍから略２００ｎｍの間の厚さを有する。任意で、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１０６は、ゼロ以上で且つ略０．３以下のモル分率ｙと、略０．０５以上で且つ略０．９５以下のモル分率ｚとを有する。任意で、層１０６は、略２ｎｍと略２５ｎｍの間の厚さを有し、また、層１０５とのヘテロ接合１０５ｈにおける略０．３５から、層１０６と層１０７との間のヘテロ接合１０６ｈにおける略０．０５へと減少していく漸変Ａｌモル分率を有する。本発明の一実施形態では、チャネル層１０５及び電子供給層１０６の格子を整合させるため、ｙが略０．１７６に等しく、ｚが略４．６６ｙに等しい。ＩｎＸＧａ１−ＸＮポテンシャル変更層１０８は、略２ｎｍから２０ｎｍの間の厚さを有し、ｘは略０．０８から略０．２２の間の値を有する。
【００４４】
第二ＧａＮチャネル層１０９及びこれに付随してＡｌＮスペーサ層１１０によって分離されたＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１１１が、層１０８の上に形成される。ＡｌＮスペーサ１１０は、ヘテロ接合１０９ｈにおける電子の合金散乱を低下させて、ヘテロ接合の領域１０９Ｇ２及び１０９Ｇ３近傍に形成される２ＤＥＧの電子移動度及び密度を増大させる。２ＤＥＧについては後述する。層１０９は、略１ｎｍから略２７ｎｍの間の厚さを有する。層１１１は、後述の凹部１３０の形成前において略８ｎｍから略１３ｎｍの厚さを有し、ゼロ以上であって且つ略０．３以下のモル分率ｙと、略０．０５以上であって且つ略０．９５以下のモル分率ｚとを有し得る。
【００４５】
ＡｌＮスペーサは、略０．５ｎｍから略３ｎｍの間の厚さを有する。任意で、層１０５及び１０６の場合のように、ＧａＮチャネル層１０９及び電子供給層１１１を格子整合させるため、ｙは略０．１７６に等しく、ｚは略４．６６ｙに等しい。ＧａＮキャップ層１１２は、略０．５ｎｍから略４ｎｍの間の厚さを有し、ドレインＤＲＮ及びソースＳＲＣの下及び近傍の層１１１の表面領域を酸化から保護する。
【００４６】
ソース端子ＳＲＣ及びドレイン端子ＤＲＮは、キャップ層１１２の上に位置し、オーム接触金属積層堆積物を備え、その堆積物は、端子中の金属が下方に存在する活性半導体層内に拡散して各端子と半導体層との間のオーム接触の形成を促進するようにアニーリングプロセスを受ける。
【００４７】
従来のオーム接触端子用の金属堆積物は、典型的には、オーム接触が望まれる半導体デバイスのメサの活性層の垂直縁と接触し、また、バッファ層（その上にメサの上部エピタキシャル層を成長させる）と接触するように形成される。アニーリング中に、従来の堆積物の金属の拡散は、先端の鋭い金属の“鍾乳石”を形成する可能性があり、これがバッファ層に侵入する。鍾乳石のバッファ層内への侵入、そして、その鋭い先端が発生させる強力な静電場は、漏れ電流を促進して、メサのバッファ層及び他の層を損傷させる可能性がある。
【００４８】
本発明の一実施形態では、バッファ層に侵入する金属の鍾乳石の形成を防止するため、ソースＳＲＣ及びドレインＤＲＮ用の金属堆積物を頂部のみに堆積させて、ＦＥＴ２０のＧａＮキャップ層１１２が、積層体１２０の垂直縁と接触しないようにする。
【００４９】
図１Ｂは、バッファ層２０６上に成長した半導体層のメサ２０４に対するオーム接触端子２０２の従来の形成プロセスによってもたらされる鍾乳石２０２の形成を概略的に示す。鍾乳石は、バッファ層に侵入して、その比較的鋭い先端及び縁において強力な電場を発生させて、その電場は、バッファ層及び下方に存在する基板層２０８内の漏れ電流を促進する。鍾乳石の鋭い点と点（参照用に丸で囲む）の間の漏れ電流経路が破線の矢印２１０によって概略的に示されている。
【００５０】
図１Ｃは、本発明の一実施形態に従って、図１Ｂに示される半導体層の同じメサ２０４に対するオーム接触端子２２２の形成プロセスにおける鍾乳石２２０の形成を概略的に示す。端子２２２用の金属をメサ２０４の頂部層２０５の上のみに堆積させて、メサの層の縁又はバッファ層２０６の上には堆積させていないので、鍾乳石がバッファ層に侵入していない。
【００５１】
本発明の一実施形態では、ＦＥＴ２０は、図２Ａに示される階段状凹部１３０を有するように形成され、その凹部１３０は、ＧａＮ層１０９及びＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１内にそれぞれに位置する下段１３１及び上段１３２を備える。絶縁体（Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ等）の層１１３が、凹部１３０の表面を覆い、また、凹部の縁に沿って層１１１の表面領域を覆う。ゲートＧ１が、下段１３１を覆う絶縁層１１３の上に配置され、ゲートＧ３が、上段１３２を覆う絶縁層１１３の一部の上に配置される。ゲートＧ２は、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１を覆う絶縁層１１３の一部の上にソースＳＲＣと近接して配置される。
【００５２】
ゲートＧ２の下のＦＥＴ２０の領域において、ＧａＮチャネル層１０９、ＡｌＮスペーサ層１１０、及びＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１は、“完全なまま”であり、つまり、その厚さが凹部１３０によって変更されていない。ＧａＮチャネル層１０９の伝導帯及び価電子帯とＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１の伝導帯及び価電子帯との間のエネルギー差、及び、層の分極が発生させる静電場は、ヘテロ接合領域１０９Ｇ２近傍においてＧａＮ層内に三角形のポテンシャル井戸を生じさせて、そのポテンシャル井戸に２ＤＥＧが投入される。図１Ａでは、２ＤＥＧ内の電子が、黒丸１０９ｅＧ２（この参照番号は２ＤＥＧを指称するのにも用いられる）で概略的に表されている。本発明の一実施形態では、２ＤＥＧ  １０９ｅＧ２は、略１０１３個／ｃｍ２以上の電子濃度を有する。ポテンシャル井戸は、後述の図１Ｄのエネルギーバンド図に概略的に示されている。
【００５３】
ゲートＧ３の下のＦＥＴ２０の領域では、ＧａＮチャネル層１０９及びＡｌＮスペーサ層１１０は完全なままであるが、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１１１は、ゲートＧ３の下において、凹部１３０の形成によって、ゲートＧ２の下の幅の略２０％から略７０％の間で薄化されている。ヘテロ接合領域１０９Ｇ２のように、層１０９の伝導帯及び価電子帯と層１１１の伝導帯及び価電子帯との間のエネルギー差、及び層の静電場が、層１０９と層１１０との間のヘテロ接合１０９ｈの領域１０９Ｇ３において２ＤＥＧを投入する。２ＤＥＧ内の電子、及び２ＤＥＧが、黒丸１０９ｅＧ３によって概略的に示されている。しかしながら、ゲートＧ３の下の電子供給層１１１の領域は、ゲートＧ２の下の電子供給層１１１の領域よりも薄いので、ゲートＧ３の下の２ＤＥＧ  １０９ｅＧ３は、ゲートＧ２の下の２ＤＥＧ  １０９ｅＧ２よりも少ない電子蓄積を有する。ゲートＧ２及びＧ３の下における２ＤＥＧの相対的なサイズを概略的に示すため、ゲートＧ３の下の層１０９に示される電子１０９ｅＧ３の数は、ゲートＧ２の下の層１０９に示される電子１０９ｅＧ２の数よりも少ない。本発明の一実施形態では、２ＤＥＧ  １０９ｅＧ３は、略３×１０１２個／ｃｍ２以上の電子濃度を有する。
【００５４】
凹部１３０は、ゲートＧ１の下の電子供給層１１１及びスペーサ層１１０を完全に除去している。従って、ゲートＧ１に対する電圧が存在しないと、２ＤＥＧはゲートＧ１の下に存在せず、結果として、ソースＳＲＣとドレインＤＲＮとの間の通電を可能にする連続的な導電性経路が、層１０９に存在しない。また、２ＤＥＧは、活性層セット１２２のいずれの層においてもゲートＧ１の下に存在せず、従って、ゲートＧ１に対する電圧が存在しないと、活性層セットは、ソースＳＲＣとドレインＤＲＮとの間の連続的な導電性電流経路を提供しない。
【００５５】
上述のように、本発明の一実施形態では、活性層セット１２２に２ＤＥＧが存在しないのは、ＧａＮチャネル層１０５に２ＤＥＧが発生することを防止するポテンシャル変更層１０８の機能によるものである。２ＤＥＧ電子の蓄積を可能にするポテンシャル井戸（図１Ｄに概略的に示す）は、それぞれゲートＧ１、Ｇ２、Ｇ３の下における層１０８と層１０９との間のヘテロ接合領域１０８Ｇ１、１０８Ｇ２、１０８Ｇ３に沿って層１０８内に存在している。ゲートＧ２及びＧ３の下のポテンシャル井戸には、ゲートＧ２の下の電子１０８ｅＧ２、ゲートＧ３の下の電子１０８３Ｇ３が投入される。しかしながら、図１Ｄに示されるように、ゲートＧ１の下の伝導帯エッジにおいてポテンシャル井戸は、フェルミエネルギーよりも実質的に大きなエネルギーを有するので、実質的に電子が存在しない。従って、層１０８は、ゲートＧ１に印加される電圧がないと、ソースＳＲＣとドレインＤＲＮとの間の導電性電流経路を提供しない。
【００５６】
結果として、図１ＡのＦＥＴ２０に示されるように、ゲートＧ１に対する適切な電圧並びにゲートＧ２及びＧ３に対する適切な電圧が存在しないと、ソースＳＲＣとドレインＤＲＮとの間においてＦＥＴには連続的な導電経路が実質的に存在せず、ＦＥＴがオフになる。
【００５７】
図１Ｄは、ＦＥＴ２０の概略断面図と、それぞれゲートＧ１、Ｇ２、Ｇ３の下のＦＥＴの領域に関係するエネルギーバンド図を示すグラフ４１０、４２０、４３０を示す。破線４１１、４２１、４３１はそれぞれ、グラフ４１０、４２０、４３０のバンド図によって特徴付けられるゲートＧ１、Ｇ２、Ｇ３の下のＦＥＴの領域を示す。図１Ａに示される半導体層に対応するグラフの領域には、図１Ａと同じ参照番号が付されている。グラフの垂直破線は、層間のヘテロ接合を示す。図１Ａのヘテロ接合の領域に関連するグラフのヘテロ接合の領域は、図１Ａのヘテロ接合の領域の参照符号が付された破線によって示されている。ポテンシャルエネルギーは各グラフの縦座標に沿って示されていて、線ＥＦは、各バンド図に対するフェルミエネルギー準位を示す。グラフの線ＥＣ及びＥＶはそれぞれ、グラフに関係するＦＥＴ２０の領域に対する伝導帯エッジ及び価電子帯エッジを描いている。
【００５８】
数値的な例として、グラフ４１０、４２０、４３０に示されるエネルギーバンドは、層１０２、１０３…１０８の厚さがそれぞれ１８００ｎｍ、１５０ｎｍ、１ｎｍ、１０ｎｍ、１０ｎｍ、２．６ｎｍ、１０ｎｍに等しいものとして求められている。層１０９は、ゲートＧ２及びＧ３の下において厚さ２５ｎｍであって、ゲートＧ１の下において厚さ５ｎｍであるとされる。ゲートＧ２の下において、層１１０、１１１、１１２はそれぞれ厚さ１ｎｍ、１０．７ｎｍ、１．５ｎｍであるとされる。ゲートＧ３の下において、層１１０、１１１はそれぞれ厚さ１ｎｍ、５ｎｍである。誘電体層１１３は厚さ２０ｎｍである。
【００５９】
グラフ４１０には、ゲートＧ１の下のＦＥＴ２０の領域に対する伝導帯エッジＥＣ及び価電子帯エッジＥＶが示されていて、伝導帯エッジＥＣがフェルミエネルギーＥＦの上に描かれている。結果として、層１０８と層１０９との間のヘテロ接合の破線１０８Ｇ１によって示される領域の伝導帯及びポテンシャル井戸は、電子にとって比較的空いている。グラフ４１０においてそれぞれ破線１０５Ｇ１、１０９Ｇ１によって示される層１０５と層１０６の間、層１０９と層１１０との間のヘテロ接合の領域では、下段１３１の深さ（図１）と、層１０５〜１０９の伝導帯及び価電子帯のエネルギー準位の差とによって、２ＤＥＧ電子を蓄積することができるポテンシャル井戸が実質的に排除されている。ゲートＧ１の下に２ＤＥＧ電子の濃度が存在しないことが、電圧がゲートＧ１に印加されていない際にＦＥＴ２０をオフにする。
【００６０】
一方、グラフ４２０に示されるように、ゲートＧ２の下においては、グラフの破線１０８Ｇ２、１０９Ｇ３によって示される層１０８と層１０９との間、層１０９と層１１０との間のヘテロ接合の領域には、電子ポテンシャル井戸が存在し、ポテンシャル井戸の一部が、フェルミエネルギーＥＦの下に位置している。同様に、ゲートＧ３の下の電子ポテンシャル井戸は、グラフ４３０のそれぞれ破線１０８Ｇ３、１０９Ｇ３によって示される層１０８と層１０９との間、層１０９と層１１０との間のヘテロ接合の領域に存在し、ポテンシャル井戸の一部が、フェルミエネルギーＥＦの下に位置している。結果として、破線の丸によって示された領域におけるポテンシャル井戸が、少なくとも部分的に２ＤＥＧ電子で満たされる。
【００６１】
ゲートＧ２の下の２ＤＥＧ、２ＤＥＧを存在させるポテンシャル井戸内の電子は、図１Ａの説明で上述したように、黒丸１０９ｅＧ２、１０８ｅＧ２によってそれぞれ概略的に示される。同様に、ゲートＧ３の下の２ＤＥＧ、２ＤＥＧを存在させるポテンシャル井戸内の電子は、図１Ａの説明で上述したように、黒丸１０９ｅＧ２、１０８ｅＧ２によってそれぞれ概略的に示される。
【００６２】
ゲートＧ２及びＧ３の下の領域は、上述のようにアクセス領域と称されて、アクセス領域の２ＤＥＧ  １０８ｅＧ２、１０８ｅＧ３、１０９ｅＧ２、１０９ｅＧ３が、ゲートＧ１の下の電子チャネルを急速に満たすための電子ソースを提供して、ＦＥＴ２０をオンにした際にソースＳＲＣとドレインＤＲＮとの間の連続的で低抵抗の伝導電流経路を形成する。
【００６３】
本発明の一実施形態によると、ゲートＧ１、Ｇ２、Ｇ３に印加される電圧は、ＦＥＴ２０に電場を発生させて、ソースＳＲＣとドレインＤＲＮとの間のＦＥＴの電流経路を、実質的に非導電性で高抵抗の電流経路から、導電性で低抵抗の電流経路に変化させて、ＦＥＴをオンにする。これら複数のゲートによって、ＦＥＴの動作に対する有利な特性を提供するＦＥＴ中の電場及び静電ポテンシャルを成形するように、ゲート印加電圧を構成することができる。例えば、ゲートに印加される電圧を用いて、損傷の可能性のある大きな電圧及び／又はオン状態とオフ状態との間の過渡中のＦＥＴの電流過渡性を穏やかなものにすることができる。
【００６４】
ＦＥＴ２０は三つのゲートを備えているが、本発明の実施は、三つのゲートに限定されるものでない点に留意されたい。例えば、ＦＥＴに所望の形状の静電ポテンシャルを発生させるために、ＦＥＴトランジスタが、ソースとドレインとの間に配置された四つ以上のゲートを有することができる。
【００６５】
本発明の一実施形態では、ＦＥＴ２０をオンにするためにソースＳＲＣに近い方のゲートに印加される電圧が、ソースから遠い方のゲートに印加される電圧よりも大きい。漸減電圧方式は、ＦＥＴ２０のオン状態とオフ状態との間の過渡期における電圧及び／又は電流の大きな振れを穏やかなものにする。記号を用いて、ＦＥＴ２０をオンにするためにゲートＧ１、Ｇ２、Ｇ３に印加される電圧をそれぞれＶ１、Ｖ２、Ｖ３と表すと、電圧は、Ｖ２＞Ｖ１＞Ｖ３という関係性を有し得る。
【００６６】
通常オフのＦＥＴ（ＦＥＴ２０等）の構成について、本発明の一実施形態によると、ＦＥＴをオンにするためにゲートＧ１、Ｇ２に印加される電圧Ｖ１、Ｖ２は正である。本発明の一実施形態では、Ｖ１は略２．０ボルト以上である。任意で、Ｖ１は略２．５ボルト以上である。本発明の一実施形態では、Ｖ２は略２．５ボルト以上である。任意で、Ｖ２は略３ボルト以上である。本発明の一実施形態では、Ｖ３は略０ボルト以下である。任意で、Ｖ３は略−１ボルト以下である。
【００６７】
図２Ａは、電圧Ｖ１、Ｖ２、Ｖ３によってＦＥＴをオンにした際のＦＥＴ２０の斜視図を概略的に示す。図２Ｂは、図２Ａに示されるオン状態のＦＥＴ２０の断面図を概略的に示す。また、図２Ｂは、ゲートＧ２、Ｇ３の下のＦＥＴ２０のアクセス領域に対するエネルギーバンドＥＣ、ＥＶのグラフ５２０、５３０と、ゲートＧ１の下のＦＥＴの領域に対するエネルギーバンドＥＣ、ＥＶのグラフ５１０も示す。図１Ｄに示されるグラフで破線の丸によって区別されていたヘテロ接合の領域は、図２Ｂのグラフでも同じ参照番号が付された破線の丸によって区別されている。
【００６８】
数値的な例として、グラフ５１０、５２０、５３０のエネルギーバンドは、グラフ４１０、４２０、４３０に示されるエネルギーバンドを求めるに使われたのと同じ厚さの層に対して、Ｖ１、Ｖ２、Ｖ３がそれぞれ略２．５ボルト、３ボルト、−１Ｖであるとして求められている。
【００６９】
ゲートＧ１に印加される正の電圧Ｖ１は、図１Ｄのグラフ４１０に示されるゲートの下の伝導帯エッジＥＣを再構成して、図２Ｂのグラフ５１０に示される層１０５と層１０６との間、層１０９と層１１０との間の領域１０５Ｇ１、１０９Ｇ１におけるチャネル層１０９、１０５にポテンシャル井戸を生成する。また、Ｖ１は、領域１０９Ｇ１及び１０５Ｇ１に新たに生成されたポテンシャル井戸と、領域１０８Ｇ１において図１Ｄのグラフ４１０に示されるポテンシャル井戸とが、少なくとも部分的フェルミエネルギーＥＦの下になるように伝導帯ＥＣを低下させる。従って、層１０５、１０８、１０９それぞれにおいて２ＤＥＧを存在させる電子で、井戸が少なくとも部分的に満たされる。２ＤＥＧ、及びそれを満たす電子は、図２Ａと、図２Ｂに示されるＦＥＴ２０の断面図において黒丸１０５ｅＧ１、１０８ｅＧ１、１０９ｅＧ１で表される。
【００７０】
ゲートＧ２に印加される電圧Ｖ２は、伝導帯ＥＣを図１Ｄのグラフ４２０に示されるＦＥＴ２０のオフ状態におけるその位置に対して相対的に低下させて、図２Ｂのグラフ５２０に示されるように、層１０９と層１１０との間、層１０８と層１０９との間のヘテロ接合の領域１０９Ｇ２、１０８Ｇ２のポテンシャル井戸がそれぞれフェルミ準位の下に来るようになる。また、電圧Ｖ２は、図２Ｂのグラフ５２０に示されるように、ゲートＧ２の下にある領域１０５Ｇ２のポテンシャル井戸を、フェルミ準位の下に発生又は増強する。層１０５、１０８、１０９のポテンシャル井戸は２ＤＥＧで満たされて、図２Ａに示されるＦＥＴ２０及び図２ＢのＦＥＴの断面図の黒丸１０５ｅＧ２、１０８ｅＧ２、１０９ｅＧ２でそれぞれ概略的に表されている。負の電圧Ｖ３は、ゲートＧ３の下のアクセス領域における電場及びポテンシャルの低下を穏やかなものにして、ドレインまで突き抜けることを防止する。
【００７１】
層１０５、１０８、１０９のゲートＧ１の下における２ＤＥＧの生成、層１０８、１０９のゲートＧ２の下のアクセス領域における２ＤＥＧの増強、そして層１０５内の２ＤＥＧの発生の結果として、ソースＳＲＣとドレインＤＲＮとの間に複数の平行な２ＤＥＧ導電性電流経路が提供される。層１０５、１０６、１０９のシェーディングされた領域５００として示される平行な電流経路は、“組み合わさって”、ソースとドレインとの間の増強２ＤＥＧ電流経路を提供し、これは、いずれの構成要素の電流経路よりも低い抵抗によって特徴付けられる。この組み合わさった電流経路は、オンの際に、ソースとドレインとの間の比較的小さな電圧降下、従って比較的穏やかな熱負荷に対して、ＦＥＴ２０がソースＳＲＣとドレインＤＲＮとの間の比較的大きな電流をサポートすることを可能にする。
【００７２】
本発明の一実施形態では、ＦＥＴ２０は、ソースＳＲＣとドレインＤＲＮとの間の略１００アンペアの電流及びソースとドレインとの間の略１７００ボルトの電圧に対して、ソースＳＲＣとドレインＤＲＮとの間のオン抵抗が略７５ミリオーム以下であることによって特徴付けられる。任意で、オン抵抗は略１０ミリオーム以下である。
【００７３】
ＦＥＴがオンで比較的大きな電流を流す場合には、比較的多量のホットエレクトロン（熱い電子）が、ＦＥＴのソースとドレインとの間の電流チャネルに発生する。一部のホットエレクトロンはＦＥＴのドレインに向かって伝播し、ゲート及びドレインアクセス領域の下において、電流が流れている半導体チャネル層と誘電体層（ＦＥＴ２０の誘電体層１１３等）との間の界面における表面状態にトラップされて、及び／又は、ドレインの下において誘電体層及び／又はパッシベーション層（層１１２等）にトラップされる。トラップされた電子は一般的にＦＥＴを損傷させて、その動作パラメータを劣化させる。
【００７４】
図３Ａは、本発明の一実施形態に係るＧａＮ  ＦＥＴトランジスタ２５０の斜視図を概略的に示し、これは、ＦＥＴトランジスタ２０の一変形例である。ＧａＮトランジスタ２５０はオフ状態のものとして示されている。
【００７５】
任意で、ＧａＮトランジスタ２５０の層は、以下の点を除けば、ＧａＮトランジスタ２０の層と同じであり、つまり、トランジスタ２０の層１０８が層２５８に置換されていて、ＩｎｘＧａ１−ｘＮ及びＩｎｙＧａ１−ｙＮ（ここでｘ≠ｙ）の交互の層を含む超格子として形成されている。これら層は、それぞれ厚さｔｘ、ｔｙを有し、略２ｎｍから１５ｎｍの間の値を有し得る。任意で、超格子層２５８は、略２層から略１１層の間の層を備え得る。超格子に備わったＩｎｘＧａ１−ｘＮ層のモル分率ｘと、超格子層２５８に備わったＩｎｙＧａ１−ｙＮのモル分率ｙは、略０．０２から略０．３の間の値を有し得る。
【００７６】
層１０８内の静電場は、図１Ｄのエネルギーバンド図に示される層１０８の電子の伝導帯エッジＥＣのスロープに等しい比較的滑らかな関数であるが、層２５８内のＥＣは、ＩｎｘＧａ１−ｘＮ及びＩｎｙＧａ１−ｙＮ超格子の層間の界面において不連続層を有するステップ関数のようになっている。しかしながら、層２５８が、ポテンシャル変更層として層１０８と同じ様に機能して、電子供給層１０６の静電場Ｅ１０６とは逆方向の静電場を有する。
【００７７】
本発明の一実施形態では、ｘは略０．０３に等しく、ｙは略０．１２に等しく、厚さｔｘ、ｔｙはそれぞれ略２ｎｍ、２ｎｍに等しい。図３Ｂは、上述のｘ、ｙ、ｔｘ、ｔｙの値に対して層２５８及びこれに隣接する層の電子の伝導帯エッジＥＣのグラフを示す。層２５８等の超格子層は、層２５８の上方に形成される層の欠陥及び不純物の濃度を低下させるという寄与によって、トランジスタ２５０を製造するのに用いられる製造プロセスにおいて有利なものとなり得る。
【００７８】
本発明の一実施形態では、トランジスタ２５０のＧａＮチャネル層１０９が、ＧａＮ製のチャネル層２５９に置換されて、図３Ａに示されるように、そのチャネル層２５９は、凹部１３０の段１３１のエッチングを層２５９の所望の深さまでに制限するエッチング停止層２６０を追加的に有する。
【００７９】
本発明の一実施形態では、トランジスタ２０のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の電子供給層１１１が、トランジスタ２５０のＧａＮ層と格子整合するようにＩｎｘＡｌ１−ｘＮ製の電子供給層（Ｉｎ０．１７Ａｌ０．８３Ｎ製の層２６１等）に置換される。ＩｎｘＡｌ１−ｘＮ製の層は一般的に、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ製の層を生成することができる温度よりも実質的に低い温度（数百度も低くなることも多い）で生成可能である。低温で半導体積層体の所定の層を生成すると、そこに発生する熱応力が少なくなって、その所定の層を生成する前に生成されていた積層体の層に対する損傷の可能性が低くなる。
【００８０】
本発明の一実施形態に係るＦＥＴ（ＦＥＴ２０と同様のＦＥＴ等）は、負に帯電したゲートの下の誘電体層を有し得て、任意で、これは、プラズマ増強化学気相堆積又は原子層堆積によって層内に電子を埋め込むことによって行われる。負に帯電した誘電体は、は、ホットエレクトロンに対する障壁として機能する反発性電場を提供して、ホットエレクトロンが敏感なヘテロ接合表面にトラップされる可能性を低下させる。図３Ｃは、本発明の実施形態に従って、ＦＥＴ２０と同様であるが、ホットエレクトロンに対する障壁として機能する電子６１４で帯電した誘電体層６１３を有するＦＥＴ６２０の一部を概略的に示す。
【００８１】
本発明の一実施形態によると、ゲートの下の誘電体層は、ＨｆＯ２成分層と交互配置されたＡｌ２Ｏ３成分層を備える。任意で、交互配置されたこれらの層は、誘電体層が略５ｎｍから略１００ｎｍの範囲の厚さを有するまで原子相堆積（ＡＬＤ，ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）によって互いの頂部の上に堆積される。任意で、熱ＡＬＤを用いて一部のＡｌ２Ｏ３層及びＨｆＯ２層をまず形成して、次にプラズマ増強ＡＬＤを用いてＡｌ２Ｏ３層及びＨｆＯ２層を形成することによって、誘電体層が形成される。熱ＡＬＤ及びプラズマ増強ＡＬＤ処理の組み合わせは、ＦＥＴのゲートの下の領域に対するプラズマ損傷の可能性を低下させて、ＦＥＴの低ヒステリシスのＣＶ及びＩＶ特性を提供するように機能する。Ａｌ２Ｏ３成分層及びＨｆＯ２成分層を備えた誘電体は、モノリシック誘電体層よりも漏れ電流が低下して、より高い誘電率を提供して、ＦＥＴの相互コンダクタンス及び電流性能を改善することができる。
【００８２】
本発明の一実施形態では、複数のＦＥＴ（任意でＦＥＴ２０と同様のものである）が、チェッカーボードアレイで適切な基板の上にモノリシックに形成されて、一つのＦＥＴの各ソースＳＲＣが、アレイ中の他のＦＥＴの少なくとも二つのドレインＤＲＮに隣接するようにされる。図４Ａは、ＦＥＴ７０１のモノリシックに形成されたアレイ７００を概略的に示し、ＦＥＴは、それらのソースＳＲＣ及びドレインＤＲＮがチェッカーボードパターン（市松模様）を形成するように製造される。任意で、ＦＥＴ７０１は、ＦＥＴ２０と同様のものであって、ＦＥＴ７０１が、三つのゲートＧ１、Ｇ２、Ｇ３を備える。簡単のため、ドレイン及びゲートの下のＦＥＴの半導体層を図示していない。図４Ａに示されるように、全てのＦＥＴに対してゲートＧ１は電気的に接続されている。同様に、全てのゲートＧ２も電気的に接続され、全てのゲートＧ３も電気的に接続されている。任意で、ゲート間の電気接続は、図４Ａに概略的に示されるように、アレイ７００の異なるレベルで形成される。
【００８３】
チェッカーボードアレイにＦＥＴ７０１を展開していることによって、ソースが互いに隣接していて隣接するソースのラインが隣接するドレインのラインと反対になっている従来のＦＥＴアレイと比較して、ソースとドレインとの間の２ＤＥＧ電流チャネルを制御するための比較的大きな“活性”外周部をゲートが有する。一般的に、本発明の一実施形態に係るＦＥＴのチェッカーボードアレイは、同じ数のＦＥＴを備えた従来のアレイと比較して、アレイのゲートの活性外周部を二倍にする。ＦＥＴ及びＦＥＴアレイのオン抵抗は、ゲート外周部の活性長さに実質的に比例するので、本発明の一実施形態に係るＦＥＴアレイは、従来のアレイの略半分のオン抵抗を有し得る。所定の電流に対して、本発明の一実施形態に係るチェッカーボードアレイのオン抵抗の低下は、従来のアレイと比較してアレイに対する熱負荷の実質的な低下をもたらす。また、チェッカーボード構成は、ＦＥＴのホットスポットを穏やかなものにして、ＦＥＴの温度分布を従来のアレイの温度分布よりも均一なものにする可能性がある。
【００８４】
勿論、本発明の一実施形態に係るチェッカーボードアレイは、二つのソース及び二つのドレインを有するアレイに限定されるものではない。例えば、図４Ｂは、本発明の一実施形態に従って、アレイ７００よりも大きなＦＥＴ（任意でＦＥＴ２０（図１Ａ）と同様のものである）のチェッカーボードアレイ７２０を概略的に示す。アレイ７２０は、矩形であり、“交互配置”されたソースＳＲＣ及びドレインＤＲＮの二つの行７２１及び四つの列７２２を備えているが、アレイは任意の数の行及び列を有することができる。例えば、本発明の一実施形態に係るＦＥＴのチェッカーボードアレイは、正方形であり、同じ数の行及び列を備え得る。本発明の一実施形態では、チェッカーボードＦＥＴアレイは、３６行３６列のＦＥＴ（ＦＥＴ２０（図１Ａ）と同様のもの）を備えて、５０Ａの電流をサポートし得る。
【００８５】
図４Ｃは、図４Ｂに示されるチェッカーボードアレイ７２０の線ＡＡで示される平面での概略断面図を示し、本発明の一実施形態に従って、アレイのソースＳＲＣ及びドレインＤＲＮに対するオーム接触の提供が示されている。任意で、ソースＳＲＣ、ドレインＤＲＮ、ゲートＧ１、Ｇ２及びＧ３を覆うように堆積させたＳｉ３Ｎ４、Ａｌ２Ｏ３、又はＡｌＮ等の絶縁体の層の上に堆積させた金属の層７４０によって、ソースＳＲＣに対するオーム接触が提供される。また、金属層７４０はソースパッド７４０とも称される。金属層７４０と多様なソースＳＲＣとの間の電気接触は、ビア７３３内に堆積させた金属層７４０の一部によって設けられる。絶縁層７３４は、ドレインＤＲＮに対するオーム接触を提供する金属層７４２から導電性層７４０を電気的に絶縁する。金属層７４２と多様なドレインＤＲＮとの間の電気接触は、ビア７３５内に堆積させた金属層７４２の一部によって設けられる。ビア７３５内の金属は、絶縁層７３４及び７３２の領域によって金属層７３４から絶縁される。また、金属層７４２は、ドレインパッド７４２とも称される。
【００８６】
図４Ｄは、ＦＥＴチェッカーボードチップ７５０を概略的に示し、そのチップ７５０は、任意で、本発明に従って、ＰＣＢにチップ７５０を接続するための電気接触を提供するチップキャリア８００に対して固定され電気的に接続されたＦＥＴの正方形のチェッカーボードアレイを備える。任意で図４Ｃに示されるように、ＦＥＴチェッカーボードチップ７５０のドレインＤＲＮを電気的に接続するチップドレインパッド７４２は、チップキャリア８００に備わった二つのキャリアドレインパッド８０２に接続され得る。任意で、キャリアドレインパッド８０２は、チップ７５０の両縁に沿って存在して、各キャリアドレインパッド８０２は、チップ及びキャリアドレインパッドに超音波接合された複数の等間隔のワイヤボンド８２０（任意でＣｕ、Ａｌ、又はＡｕ）によってチップドレインパッド７４２に接続される。ＦＥＴの全ソースＳＲＣを接続するチップソースパッド７４１（図４Ｃ）は、任意で、ボール接合Ａｌワイヤボンド８２２によって、キャリアソースパッド８０４に接続され、そのキャリアソースパッド８０４は、キャリアドレインパッド８０２に隣接するチップの縁に垂直なチップ７５０の両縁に隣接して配置される。ゲートＧ１、Ｇ２、Ｇ３は、ワイヤボンド８２４によってそれぞれキャリアゲートパッド８０６、８０８、８１０（キャリアソースパッド８０４に隣接するチップ７５０の同じ縁に隣接している）に電気的に接続される。
【００８７】
図５は、本発明の一実施形態に係る頂部ヒートシンク９４１及び底部ヒートシンク７４２を備えたヒートシンク筐体９４０内に収容されたチェッカーボードＦＥＴチップ９００の断面図を概略的に示す。
【００８８】
チップ９００は、セラミック相互接続基板９１０に対して固定及び電気的に接続され、その基板９１０は、チップ９００をＰＣＢ（図示せず）に電気的に接続するための電気接触を提供する。チップと相互接続基板との間の接続は、はんだボール９２０のボールグリッドアレイによって設けられ、そのはんだボール９２０は、任意でＡｕＳｎ等の高温はんだ合金を備える。任意で、はんだボールは、チップのコンタクトパッド９０１上に形成され、コンタクトパッド９０１は、チップのゲートＧ１、Ｇ２、Ｇ３、ソースＳＲＣ、ドレインＤＲＮ（図４Ａ、図４Ｂ）に電気的に接続される。はんだボールは、相互接続基板に備わった対応する均一なコンタクトパッド９１２にはんだ付けされて、チップを相互接続基板に電気的に接続する。任意で、はんだボールは、基板９１０のコンタクトパッド９１２上にまず形成されて、次に、チップ９００のパッド９０１にはんだ付けされて、チップ及び相互接続基板を電気的に接続する。図５には、チップ９００のソースＳＲＣ及びドレインＤＲＮに接続されたコンタクトパッド９０１しか示されていない。任意で、チップ９００と基板９１０との間の間隙が、誘電体接着剤９３０で充填されて、チップと基板との間の接触に対する機械的安定性を追加して、はんだボール間の電気的絶縁を改善する。
【００８９】
上部ヒートシンク９４１と下部ヒートシンク９４２との間にチップ９００及び基板９１０が挟まれて、それらヒートシンクがチップ及び基板と良好に熱接触するようにする。任意で、ヒートシンク筐体９４０の外側からセラミック相互接続基板９１０への電気的接触が、適切なコネクタ９４４によって設けられて、そのコネクタ９４４は、ワイヤボンド９１４によって、相互接続基板に備わった“周辺”コンタクトパッド９１６にワイヤ接合される。
【００９０】
本願の明細書及び特許請求の範囲において、“備える”、“含む”、“有する”との各動詞並びにそれらの活用形は、その動詞の目的語が、その動詞の主語の構成要素、要素、部分を必ずしも完全に列挙しているものではないとして用いられている。
【００９１】
本願発明の実施形態の説明を例によって説明したが、これは、本発明の範囲を限定するものではない。詳細な実施形態は多様な特徴を備えていたが、これら全てが本発明の全ての実施形態で必要とされるものではない。一部の実施形態では、一部の特徴のみ、又は考えられる特徴の組み合わせが利用される。説明された本発明の実施形態の変更例や、説明された実施形態で述べた特徴の多様な組み合わせを備えた本発明の実施形態が、当業者には想到されるものである。本発明の範囲は特許請求の範囲のみによって限定される。
【符号の説明】
【００９２】
２０  電界効果トランジスタ
１００  基板
１０１  バッファ層
１０２  ＧａＮ層
１０３  超格子
１０４  障壁層
１０５  チャネル層
１０６  電子供給層
１０７  過渡層
１０８  ポテンシャル変更層
１０９  チャネル層
１１０  スペーサ層
１１１  電子供給層
１１２  キャップ層
１２０  積層体
１２２  活性層セット
２５０  電界効果トランジスタ
２５８  超格子層
２５９  チャネル層
２６０  エッチング停止層
ＤＲＮ  ドレイン（端子）
Ｇ１、Ｇ２、Ｇ３  ゲート
ＳＲＣ  ソース（端子）
【図１Ｂ】
2014527303.tif 000003
【図１Ｃ】
2014527303.tif 000004
【図３Ｃ】
2014527303.tif 000005
【図４Ａ】
2014527303.tif 000006
【図４Ｂ】
2014527303.tif 000007
【図４Ｃ】
2014527303.tif 000008
【図５】
2014527303.tif 000009
【図１Ａ】
2014527303.tif 000010
【図１Ｄ】
2014527303.tif 000011
【図２Ａ】
2014527303.tif 000012
【図２Ｂ】
2014527303.tif 000013
【図３Ａ】
2014527303.tif 000014
【図３Ｂ】
2014527303.tif 000015
【図４Ｄ】
2014527303.tif 000016
【国際調査報告】
2014527303.tif 000017