(57)【要約】  電荷貯蔵メモリ内の閾値電圧は、より信頼度の高い動作を提供し、隣接する電荷貯蔵要素および寄生連結等の要因の影響を低減する等のために、閾値電圧の配置によって制御される。隣接のプログラムされた「アグレッサ」メモリセルのための閾値電圧の事前補償および事後補償は、フラッシュメモリシステム内の閾値電圧の不確実性を低減する。ルックアップテーブル等のデータ構造を有するバッファを使用することは、より信頼度の高い動作を提供する等のために、調節されるマルチレベルセルフラッシュメモリ内でのデータ状態の分布を可能にする、プログラム可能な閾値電圧分布を提供する。【選択図】図８
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【特許請求の範囲】
【請求項１】
読み出されるセルに物理的に近い少なくとも１つのアグレッサ不揮発性メモリセルのデータ状態を決定することと、
前記読み出されるセルの閾値電圧を決定することと、
前記決定された閾値電圧および前記可能性のあるアグレッサメモリセルの前記決定されたデータ状態に少なくとも部分的に基づいて、読み出し動作の出力を決定することと、
を含む、メモリを動作させる方法。
【請求項２】
前記決定された閾値電圧および前記可能性のあるアグレッサメモリセルの前記決定されたデータ状態に少なくとも部分的に基づいて、読み出し動作の出力を決定することは、前記アグレッサ不揮発性メモリセルによって及ぼされる影響に起因する、前記読み出されるセルの観察された閾値電圧における予想される変化に基づいて、前記出力を決定することを含む、請求項１に記載のメモリを動作させる方法。
【請求項３】
前記読み出されるセルは、マルチレベル不揮発性メモリセルを含む、請求項１に記載のメモリを動作させる方法。
【請求項４】
前記読み出されるセルの前記決定された閾値電圧は、少なくとも１つのハードビットのデータとして符号化され、かつ前記可能性のあるアグレッサメモリセルの前記決定されたデータ状態は、少なくとも１つのソフトビットのデータとして符号化される、請求項３に記載のメモリを動作させる方法。
【請求項５】
前記読み出し動作の前記出力は、前記少なくとも１つのソフトビットから選択されるように、複数のハードビットのうちの１つから決定される、請求項４に記載のメモリを動作させる方法。
【請求項６】
前記読み出されるセルの前記閾値電圧を決定することは、電圧ランプ信号を前記メモリセルの前記制御ゲートに印加することと、前記読み出されるセルが導通状態を変化させたときに、前記電圧ランプ信号の前記電圧の表示を観察することと、を含む、請求項１に記載のメモリを動作させる方法。
【請求項７】
前記メモリは、メモリチップ、メモリカード、スマートフォン、またはソリッドステート記憶装置を含む、請求項１に記載のメモリを動作させる方法。
【請求項８】
複数のメモリセルと、
選択された１つのメモリセルの閾値電圧を検知するように動作可能である、閾値電圧検出回路と、
前記決定された閾値電圧と、前記選択されたメモリセルに物理的に近い少なくとも１つのアグレッサメモリセルによって及ぼされる予想される影響とに少なくとも部分的に基づき、前記選択されたメモリセルの読み出し動作の出力を決定するように動作可能である、出力補償回路と、
を備える、メモリ。
【請求項９】
前記少なくとも１つのアグレッサメモリセルによって及ぼされる前記予想される影響は、前記メモリセルのプログラムされたデータ状態の結果としての、閾値電圧における予想される変化である、請求項８に記載のメモリ。
【請求項１０】
前記メモリセルは、マルチレベルメモリセルを含む、請求項８に記載のメモリ。
【請求項１１】
前記出力補償回路は、少なくとも１つのハードビットのデータおよび少なくとも１つのソフトビットのデータから前記出力を決定するようにさらに動作可能であり、前記少なくとも１つのハードビットのデータが、前記読み出されるセルの前記決定された閾値電圧を符号化し、前記少なくとも１つのソフトビットのデータが、前記少なくとも１つのアグレッサメモリセルのプログラムされたデータ状態を符号化する、請求項９に記載のメモリ。
【請求項１２】
前記出力補償回路は、複数のハードビットのデータのうちの１つを出力として選択するようにさらに動作可能であり、前記選択は、前記少なくとも１つのソフトビットに少なくとも部分的に基づく、請求項１０に記載のメモリ。
【請求項１３】
電圧ランプ信号を生成するように動作可能な電圧ランプ信号をさらに含み、前記選択されたセルの前記閾値電圧を決定することは、前記電圧ランプ信号を前記選択されたセルの制御ゲートに印加することと、前記読み出されるセルが導通状態を変化させるとき、前記電圧ランプ信号の前記電圧の表示を観察することと、を含む、請求項８に記載のメモリ。
【請求項１４】
前記メモリは、メモリチップ、メモリコントローラ、メモリカード、またはソリッドステート記憶装置を含む、請求項８に記載のメモリ。
【請求項１５】
プログラムされるセルに物理的に近い少なくとも１つの可能性のあるアグレッサメモリセルの目標状態を決定することと、
プログラムされる前記セルのために、前記少なくとも１つの可能性のあるアグレッサメモリセルの前記決定されたデータ状態に少なくとも部分的に基づいて、目標閾値電圧を決定することと、
を含む、メモリをプログラミングする方法。
【請求項１６】
目標閾値を決定することは、前記少なくとも１つのアグレッサメモリセルによって及ぼされる影響に起因する、前記目標閾値電圧からの、プログラムされる前記セルの所望される観察される閾値電圧における予想される変化に少なくとも部分的に基づく、請求項１５に記載のメモリをプログラミングする方法。
【請求項１７】
プログラムされる前記セルのために前記目標のプログラムされた閾値電圧を決定することは、プログラムされる前記セルを、前記少なくとも１つの可能性のあるアグレッサメモリセルのプログラムされたデータ状態に起因する閾値電圧の可能性のある上昇を補償するために、所望される観察される閾値電圧よりも低い閾値電圧にプログラムすることを含む、請求項１５に記載のメモリをプログラミングする方法。
【請求項１８】
前記決定された目標のプログラムされた閾値電圧は、ハードビットおよびソフトビットのデータとして符号化され、および前記可能性のあるアグレッサメモリセルの前記決定されたプログラムされた状態は、前記ソフトビットのデータとして符号化される、請求項１７に記載のメモリをプログラミングする方法。
【請求項１９】
前記ハードビットのデータに符号化された閾値電圧は、前記所望される観察される閾値電圧を下回り、前記ソフトビットのデータは、隣接のプログラムされたアグレッサの欠如を補償するために、前記ハードビットのデータに符号化された前記閾値電圧における増加を符号化する、請求項１８に記載のメモリをプログラミングする方法。
【請求項２０】
プログラムされる前記セルのために目標のプログラムされた閾値電圧を決定することは、マルチレベルプログラミングにおいて用いられる閾値電圧を決定することを含む、請求項１５に記載のメモリをプログラミングする方法。
【請求項２１】
プログラムされるセルに物理的に近い少なくとも１つの可能性のあるアグレッサ不揮発性メモリセルの目標状態を決定することは、プログラムされる前記セルがプログラムされる前に、前記少なくとも１つの可能性のあるアグレッサメモリセルのデータ状態をバッファ内に格納することを含む、請求項１５に記載のメモリをプログラミングする方法。
【請求項２２】
前記メモリは、メモリチップ、メモリカード、スマートフォン、またはソリッドステート記憶装置を含む、請求項１５に記載のメモリをプログラミングする方法。
【請求項２３】
複数のメモリセルと、
前記複数のメモリセルの中の、プログラムされる１つのセルのために、目標閾値電圧を決定するように、および少なくとも１つの可能性のあるアグレッサメモリセルの目標データ状態を決定するように動作可能なプログラミング論理であって、前記目標閾値電圧が、前記少なくとも１つの可能性のあるアグレッサメモリセルの前記決定された目標データ状態に少なくとも部分的に基づく、プログラミング論理と、
を備える、メモリ。
【請求項２４】
前記目標閾値電圧を決定することは、前記少なくとも１つの可能性のあるアグレッサ不揮発性メモリセルによって及ぼされる影響に起因する、前記目標のプログラムされた閾値電圧からの、プログラムされる前記セルの観察された閾値電圧における予想される変化に少なくとも部分的に基づく、請求項２３に記載のメモリ。
【請求項２５】
前記目標閾値電圧は、前記隣接する１つ以上のアグレッサ不揮発性メモリセルに起因する、観察された閾値電圧における上昇を補償するために、所望される観察される閾値電圧よりも低い、請求項２３に記載のメモリ。
【請求項２６】
前記目標のプログラムされた閾値電圧は、少なくとも１つのハードビットおよびソフトビットのデータに符号化され、前記少なくとも１つの可能性のあるアグレッサメモリセルの前記目標データ状態は、少なくとも１つのソフトビットのデータに符号化される、請求項２３に記載のメモリ。
【請求項２７】
前記少なくとも１つのハードビットのデータに符号化された前記閾値電圧は、前記所望される観察される閾値電圧を下回り、かつ前記少なくとも１つのソフトビットのデータは、隣接のプログラムされたアグレッサメモリセルの欠如を補償するために、前記目標のプログラムされた閾値電圧における上昇を符号化する、請求項２６に記載のメモリ。
【請求項２８】
前記メモリセルは、マルチレベルメモリセルを含む、請求項２３に記載のメモリ。
【請求項２９】
書き込まれるセルに物理的に近い１つ以上のアグレッサ不揮発性メモリセルの前記プログラミング状態を決定することは、前記書き込まれるセルまたはアグレッサ不揮発性メモリセルが書き込まれる前に、バッファ内の前記１つ以上のアグレッサ不揮発性メモリセルの前記状態を評価することを含む、請求項２３に記載のメモリ。
【請求項３０】
前記メモリは、メモリチップ、メモリコントローラ、メモリカード、またはソリッドステート記憶装置を含む、請求項２３に記載のメモリ。
【請求項３１】
アナログランプ信号をメモリセルの制御ゲートに提供することと、
前記アナログランプ信号に対応するデジタル信号の値を、変換されたデジタル値に変換することと、
前記変換されたデジタル値を、前記メモリセルに連結されるバッファに提供することであって、前記変換されたデジタル値と前記デジタル信号値の間の差分は、前記メモリセル内の閾値電圧における差分をもたらす、提供することと、
を含む、メモリを動作させる方法。
【請求項３２】
前記アナログランプ信号に対応する前記デジタル信号は、前記メモリセルの前記制御ゲートに前記アナログランプ信号を提供するために、選択ラインに連結されるデジタル／アナログ変換器に連結される、請求項３１に記載のメモリを動作させる方法。
【請求項３３】
前記メモリセル内で、高閾値電圧データ状態の間に、低閾値電圧データ状態の間よりも大きい電圧差が存在する、請求項３１に記載のメモリを動作させる方法。
【請求項３４】
バッファに前記変換されたデジタル値を提供することは、センス増幅器を経由して前記メモリセルに選択的に連結されるように動作可能であるバッファに前記変換されたデジタル値を提供することを含む、請求項３１に記載のメモリを動作させる方法。
【請求項３５】
デジタル信号の値を変換することは、前記デジタル信号の前記値を、データ構造を用いて変換することを含む、請求項３１に記載のメモリを動作させる方法。
【請求項３６】
前記メモリは、メモリチップ、メモリカード、スマートフォン、またはソリッドステート記憶装置を含む、請求項３１に記載のメモリを動作させる方法。
【請求項３７】
アナログランプ信号を受け取るように動作可能である制御ゲートを有する、メモリセルと、
前記アナログランプ信号に対応するデジタル信号を受け取るように動作可能である変換論理であって、前記デジタル信号の値を変換されたデジタル値に変換するように動作可能である、前記変換論理と、
前記変換されたデジタル値を受け取るように動作可能であるバッファであって、前記メモリセルに選択的に連結されるようにさらに動作可能である前記バッファであって、前記変換されたデジタル値と前記デジタル信号値との前記差分が、前記メモリセル内の閾値電圧の差分をもたらす、前記バッファと、
を備える、メモリ。
【請求項３８】
前記アナログランプ信号に対応する前記デジタル信号は、前記アナログランプ信号を前記メモリセルの前記制御ゲートに提供するために、選択ラインに連結されるデジタル／アナログ変換器に連結される、請求項３７に記載のメモリ。
【請求項３９】
前記バッファに連結され、前記メモリセルに選択的に連結されるように動作可能である、センス増幅器をさらに備える、請求項３７に記載のメモリ。
【請求項４０】
前記変換論理は、データ構造を有するバッファを備える、請求項３７に記載のメモリ。
【請求項４１】
前記変換論理は、前記メモリセル内で、高閾値電圧データ状態の間に、低閾値電圧データ状態の間よりも大きい電圧差を提供するように動作可能である、請求項３７に記載のメモリ。
【請求項４２】
前記メモリは、メモリチップ、メモリコントローラ、メモリカード、またはソリッドステート記憶装置を含む、請求項３７に記載のメモリ。
【請求項４３】
所望される閾値電圧を達成する際に、１つ以上の隣り合うアグレッサプログラムされたメモリセルを補償するために、不揮発性メモリセルの閾値電圧を調整することを含む、メモリを動作させる方法。
【請求項４４】
閾値電圧を調整することは、読み出し閾値電圧が所望される閾値電圧となるように、１つ以上の隣り合うアグレッサプログラムされたメモリセルを補償するために、プログラムされた閾値電圧を調整することを含む、請求項４３に記載のメモリを動作させる方法。
【請求項４５】
閾値電圧を調整することは、１つ以上の隣り合うアグレッサプログラムされたメモリセルを補償するために、読み出し閾値電圧を調整することを含む、請求項４３に記載のメモリを動作させる方法。
【請求項４６】
前記メモリは、メモリチップ、メモリカード、スマートフォン、またはソリッドステート記憶装置を含む、請求項４３に記載に記載のメモリを動作させる方法。
【請求項４７】
所望される閾値電圧を達成する際に、１つ以上の隣り合うアグレッサプログラムされたメモリセルによって及ぼされる影響を補償するために、不揮発性メモリセルの閾値電圧を調整する論理を含む、メモリ。
【請求項４８】
閾値電圧を調整することは、１つ以上の隣り合うアグレッサプログラムされたメモリセルを補償するために、読み出し閾値電圧が所望される閾値電圧となるように、プログラムされた閾値電圧を調整することを含む、請求項４６に記載のメモリ。
【請求項４９】
閾値電圧を調整することは、１つ以上の隣り合うアグレッサプログラムされたメモリセルを補償するために、読み出し閾値電圧を調整することを含む、請求項４６に記載のメモリ。
【請求項５０】
前記メモリは、メモリチップ、メモリコントローラ、メモリカードまたはソリッドステート記憶装置を含む、請求項４７に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
＜優先権出願＞
本願は、参照によりその全体が本願に組み込まれる、２０１１年８月２６日に出願された米国特許出願番号１３／２１９，４３９号からの優先権利益を主張する。
【背景技術】
【０００２】
さまざまなコンピュータシステムおよび電子デバイスが、揮発性でないか、または電源が切断されたときに格納したデータを失わないメモリを使用する。これらの不揮発性メモリは、再プログラムされ、読み出され、および電気的に消却されることができ、およびデジタルオーディオプレイヤーの中に音楽を、デジタルカメラの中に画像を、および携帯電話の中に構成データを格納する等、データを格納するのに非常に適している。かかるメモリは、再プログラムされる前に、コンテンツのデータのブロックを消却するためにフラッシュ作動が用いられることを一部の理由として命名され、コンパクトフラッシュ（登録商標）メモリカード、ＵＳＢフラッシュメモリドライブ、および他のかかるデバイス等の製品において消費者による使用のためにパッケージ化された、フラッシュメモリとして一般に知られているデバイスを含む。
【０００３】
フラッシュメモリはいくつものセルを含み、そのそれぞれが典型的に単一の２進数すなわちビットの情報を格納する。典型的なフラッシュメモリセルは、浮遊ゲート等の電気的に絶縁された電荷貯蔵構造、またはメモリセルのソース領域とドレイン領域の間の電気伝導を制御する電荷トラップを有する電界効果トランジスタを含む。データは、電荷貯蔵構造上に格納された電荷およびソース領域とドレイン領域の間で観察される伝導性におけるもたらされた変化によって表される。
【０００４】
電荷貯蔵構造は、メモリセルのソース領域とドレイン領域から制御ゲートを分離する。電荷貯蔵構造上に格納された電子は、制御ゲートによって発生した電界を部分的に相殺するか変更する絶縁酸化被膜により制御ゲートならびにドレインおよびソースから絶縁され、メモリセルの実効閾値電圧（Ｖｔ）における変化をもたらす。制御ゲートに既定電圧をかけることにより、メモリセルが読み出されるとき、このデバイスのソースとドレインとの間の電気インピーダンスは、電荷貯蔵構造上の電荷の存在およびメモリセルの実効Ｖｔまたは閾値電圧に依存して、電圧が流れることを可能にするかまたは可能にしない。閾値レベルを超える電流の存在の有無は検知されることができ、およびメモリセルのプログラムされた状態を決定するために用いられることができ、１値または０値等の特定のデータ値が読み出されるという結果をもたらす。
【０００５】
フラッシュメモリセルには、フラッシュメモリセルのプログラミングおよび読み出しにおいて複数の閾値電圧を用いることにより、セル毎に単一のビットの情報以上を格納することができるものがあり、しばしばマルチレベルメモリセルと称される。例えば、３つの異なる閾値電圧を有するマルチレベルメモリセルは、４つの状態のうちのいずれでもあるようにプログラムされることができ、それによりセル毎に２ビットのデータを格納し、メモリセル内に格納されることができるデータ量を倍にする。
【０００６】
メモリセルは、典型的に２次元配列の行および列に配置され、行はしばしばワード線と呼ばれるアクセス線を経由して連結され、列はしばしばビット線と呼ばれるデータ線を経由して連結される。ワード線およびビット線は、読み出しのためにとあるメモリセルを選択するためか、または書き込みまたはプログラミングのために、ワードおよびビットを選択するために、データ読み出しおよび書き込み機能の間に用いられる。かかる読み出しおよび書き込み機能の間、誘導電場または磁場、容量結合、および導体ならびに絶縁体の有限抵抗等の要因が、ビット線とワード線との間の不要な連結または干渉を引き起こす場合がある。
【０００７】
メモリセル自体は、適切な動作およびメモリコントローラとの通信のためにメモリセルに連結されるビット線およびワード線の抵抗および静電容量に影響される。ソースとドレインとの間の電荷貯蔵構造と伝導領域との間の酸化被膜の厚さのばらつき等のデバイスの特徴もまた、かかるメモリセルの閾値電圧および他の動作パラメータにおけるばらつきを引き起こす場合がある。また、メモリアレイ内のメモリセルの物理的近接の近さは、電荷貯蔵構造の間の連結をもたらす場合があり、メモリセルの動作にさらに影響を与える。これら等の要因は、異なる状態の数が増えるにつれて、異なるデータ状態の間の差分を正確に判別することがより難しくなるため、メモリセル毎に２つ以上の閾値電圧を有するマルチレベルフラッシュメモリにおいてはなおさら顕著である。
【図面の簡単な説明】
【０００８】
【図１】本発明のいくつかの実施形態を実施するために用いられることができる、典型的な不揮発性メモリセルの断面図である。
【図２】本発明のいくつかの実施形態の例と一致するＮＡＮＤフラッシュメモリ構成における、不揮発性メモリセルの典型的なストリングの回路図である。
【図３】本発明のいくつかの実施形態の例と一致する、電圧ランプで駆動される不揮発性メモリの回路図である。
【図４】本発明のいくつかの実施形態の例と一致する、整列した不揮発性メモリセルの閾値電圧分布および対応するハードステート読み出しデータを示す図である。
【図５】本発明のいくつかの実施形態の例と一致する、メモリセル読み出し動作の出力を決定するためのハードステートデータおよびソフトステートデータの使用を示す表である。
【図６】本発明のいくつかの実施形態の例と一致する、いくつもの隣接するアグレッサプログラムされたメモリセルに基づくソフトビット決定を示す表である。
【図７】本発明のいくつかの実施形態の例と一致する、マルチビットバッファに連結されるメモリの偶数および奇数ページを示す回路図である。
【図８】本発明のいくつかの実施形態の例と一致する、ハードおよびソフトメモリ状態データを格納するための、マルチビットバッファの使用を示すブロック図である。
【図９】本発明のいくつかの実施形態の例と一致する、マルチレベル不揮発性メモリシステムのブロック図である。
【図１０】本発明のいくつかの実施形態の例と一致する、不揮発性メモリセルおよび隣接するアグレッサ不揮発性メモリセルの略図である。
【図１１】本発明のいくつかの実施形態の例と一致する、プログラムされた不揮発性メモリセル内の閾値電圧の差異を低減するための、ソフトステートアグレッサプログラミングデータの使用を図示した閾値電圧の略図である。
【図１２】本発明のいくつかの実施形態の例と一致する、不揮発性メモリセルおよび隣接するアグレッサ不揮発性メモリセルの回路図である。
【図１３】本発明のいくつかの実施形態の例と一致する、デジタル信号ランプ状不揮発性メモリの回路図である。
【図１４】本発明のいくつかの実施形態の例と一致する、プログラム可能な閾値電圧を可能にする変換テーブルを含む、デジタル信号ランプ状不揮発性メモリの回路図である。
【発明を実施するための形態】
【０００９】
以下の本発明の実施形態の例の詳細な説明において、図面および解説の手段により、特定の本発明の実施形態の例に対する参照がなされる。これらの例は、当業者が本発明を実施し、種々の目的または実施形態にどのように適用されることができるかを図示するために役立つように十分に詳細に説明される。本発明の他の実施形態が存在し、本発明の範囲内であり、および論理的、機械的、電気的、および他の変更は、本発明の主題および範囲を逸脱することなくなされることができる。本願に記載の本発明の種々の実施形態の特徴または限定は、しかしながら、それらが組み込まれる実施形態の例において不可欠であり、本発明の他の実施形態または本発明を全体として制限せず、および本発明、その要素、動作、および適用に対するいかなる参照も、本発明を全体として制限せず、これらの実施形態の例を画定する役割のみを果たす。以下の詳細な説明は、したがって、本発明の種々の実施形態の範囲を限定せず、これは添付の特許請求の範囲によってのみ画定される。
【００１０】
図１は、電子的消却プログラム可能型メモリ（ＥＥＰＲＯＭ）と基本構造を共有する典型的な不揮発性メモリセルの例を図示する。ソース１０１およびドレイン１０２は、ｐ型半導体材料等の基板１０３上に形成される。ソース、ドレイン、および基板は、いくつかの実施形態において、シリコン中の電子濃度を高めるために、リン、ヒ素、またはアンチモン等の５つの価電子を有するドーパントとともに、または正孔濃度を高めるために、ホウ素、ガリウム、インジウム、またはアルミニウム等の３つの価電子を有するドーパントとともに、シリコンで形成される。ドーパントは、典型的に、半導体材料中に所望される正孔または電子濃度を生じさせるために、少しの制御された量を加えられ、ソース１０１およびドレイン１０２の中等に余剰の電子が存在する場合ｎ型材料をもたらし、基板材料１０３の中等に過剰な正孔が存在する場合、ｐ型材料をもたらす。
【００１１】
酸化ケイ素（ＳｉＯ２）等の絶縁体材料が用いられて絶縁層１０４を形成し、これは金属または導電性ポリシリコン等の導体から加工された浮遊ゲート１０５および同様に導電材料から形成される制御ゲート１０６等の電荷貯蔵構造の内部に組み込まれている。浮遊ゲート１０５は、メモリセルの別の導電素子に直接電気的に連結されず、絶縁材料１０４の中で「浮遊」している。浮遊ゲートは、ソース１０１とドレイン１０２との間のｐ型基板材料１０３の領域から、１０ナノメータ等の制御された厚さの薄い絶縁層によって切り離されている。
【００１２】
動作中、浮遊ゲート１０５は、メモリセルの他のコンポーネントからの電気的遮蔽により、電荷を格納することができる。浮遊ゲート１０５上の電荷レベルのプログラミングまたは消却は、ファウラーノルドハイムトンネリングとして知られるトンネリング過程を経由して実施されることができ、そこで電子は酸化被膜を通ってトンネルし、基板１０３から浮遊ゲート１０５を切り離す。ほとんどのフラッシュメモリセルは、メモリセルの配置か、または書き込み、読み出し、および消却動作を実施するために使用される回路に基づいて、ＮＯＲフラッシュまたはＮＡＮＤフラッシュに分類される。
【００１３】
データビットをＮＯＲフラッシュメモリセルにプログラムするか、または電荷をその浮遊ゲート上に格納するために、ソース１０１が接地されることができ、６ボルト等の供給電圧がドレイン１０２に印加されることができる。一実施形態では、ドレイン電圧は、書き込まれるビットを識別するために用いられるビット線を経由して印加される。１２ボルト等のより高い電圧もまた制御ゲート１０６上にかけられ、正に帯電した制御ゲートへの電子の求引のために、ｐ型基板中に反転領域を形成させる。ソースとドレインとの間の電圧差は、電子の運動エネルギーおよび１０６で制御ゲート電圧によって生成された電界が、絶縁体にわたる、および浮遊ゲート１０５上への高エネルギーのすなわち「高温」電子のファウラーノルドハイムトンネリングをもたらすように、ｐ型材料の中の反転領域とあわせて、ソース１０１とドレイン１０２との間のｐ型基板１０３の反転領域を通る顕著な電子流をもたらす。
【００１４】
浮遊ゲートはそれによりソース１０１とドレイン１０２との間の基板１０３の領域上のあらゆる制御ゲート正電荷の効果に拮抗する負電荷を採用し、ｐ型基板材料１０３中の反転領域にわたる導通をもたらすために、ワード線を介して制御ゲート１０６に印加されるべきメモリセルの閾値電圧を上昇させる。言い換えると、読み出し動作中にワード線の電圧が５ボルト等の高電圧に高められると、書き込み動作中に浮遊ゲート１０５上に格納された電子の結果としてのより高い閾値電圧のためにセルはオンにならない。制御ゲートに印加される読み出し電圧は、消却されたメモリセルの閾値電圧（Ｖｔ）よりも大きいが、書き込まれたセルの基板１０３反転領域にわたる導通を可能にするのに十分には大きくない。
【００１５】
ＮＡＮＤフラッシュメモリセルをプログラムするかまたは書き込むためには、図１のメモリセルのソース１０１およびドレイン１０２は接地されてもよく、および制御ゲート１０６はおそらく２０ボルトの電圧まで高められてもよい。この電圧は、より高い電圧がメモリセルのソースとドレインとの間で減速する「高温」電子の不在を埋め合わせるため、ＮＯＲフラッシュ法を用いて同一のメモリセルをプログラムするのに用いられる１２ボルト制御ゲート電圧よりも顕著に高い。
【００１６】
典型的なＮＯＲフラッシュメモリ回路を用いてメモリセルを消却するために、類似のトンネリングの電子が浮遊ゲート１０５からメモリセルのソース１０１へ生じることができる。ソース１０１は、いくつかの実施形態において、消却性能を強化するため、ドレインよりも深く拡散される。１２ボルト等の正の電圧がソース１０１に印加されることができ、制御ゲート１０６が接地されてもよく、一例では消却動作を行うためにドレイン１０２は接続されない状態とされることができる。ソース１０１上の大きな正の電圧は負に帯電した電子を求引し、絶縁層１０４を通ってこれらをトンネルさせ、浮遊ゲート１０５を離れさせる。消却動作中、ソースとドレインとの間に非常に少ない電流フローしかないため、消却動作を行うことには非常に小さい電流を要し、比較的少ない電力を消費する。
【００１７】
ＮＡＮＤメモリ構成においてしばしば用いられるメモリセル消却動作の別の例では、ソース１０１およびドレイン１０２は浮遊したままにされてもよいが、基板材料１０３は２０ボルト等の高い正の電圧に高められてもよく、負に帯電した電子を求引し、浮遊ゲート１０５から酸化物絶縁層１０４を通って基板材料１０３へとそれらをトンネルさせる。この方法は、チャネルの基板材料１０３が浮遊ゲートから電子を受け取るため、「チャネル消却」としてしばしば知られている。
【００１８】
図１のもの等のメモリセルは、図２に示されるように、ワード線として知られるアクセス線、ビット線として知られるおよびデータ線を経由してアドレス指定されるアレイにしばしば配置される。図２は、単一のビット線に連結され、ビット線の中に示されるメモリセルのそれぞれがワード線を経由してさらに選択可能である、ＮＡＮＤフラッシュメモリアレイの部分を示す。
【００１９】
ビット線２０１は、本例ではメモリセル０〜３１を含む、ワード線２０２に連結される一連の電荷貯蔵メモリセルに連結される。１組のメモリセルは、反対側がソース線２０３に接続され、各々のライン選択トランジスタ２０４によってソース線２０３およびビット線２０１から選択的に分離されることができる。
【００２０】
個別のメモリセルの電荷貯蔵構造上にかかっている可能性のあるいかなる電荷にもかかわりなく、選択されていないメモリセルを導通させるため、選択されていないメモリセルのワード線が、十分に高電圧に高められることができる一方、読み出し動作を実施するために、ワード線およびしたがって選択されたメモリセル２０２の制御ゲートが、低いけれども正の電圧レベルに維持されることができる。選択されたメモリセルが非荷電の電荷貯蔵構造を有する場合、制御ゲート上の低い正の電圧レベルの結果としてアクティベートするが、電荷貯蔵構造が負電荷を有する場合、セルが導通しないように、メモリセル２０２の閾値電圧を制御ゲートに印加される低い正の電圧以上に上昇させる。メモリセルの電荷貯蔵構造の状態は、したがってビット線２０１とソース線２０３との間の伝導性または電流フローを監視することによって決定されることができる。
【００２１】
書き込み動作を実施するため、ビット線２０１およびソース線２０３はライン選択トランジスタ２０４を経由して典型的に接地し、接地したビット線２０１およびソース線２０３にストリングを連結する。選択トランジスタ２０４のゲートはしたがって、トランジスタが導通するように再度電圧ソースに連結される。書き込みをされていないメモリセルの制御ゲートは、メモリセルをそれらの貯蔵された電荷にかかわらず導通させるように、１０ボルト等の十分な高電圧に高められる。選択されたメモリセル２０２の制御ゲートは、２０ボルト等の顕著により高い電圧に連結される。選択されたメモリセルの制御ゲートに印加される電圧は、チャネル内に反転領域を形成させ、２０ボルトの信号に連結された正に帯電した制御ゲートへの電子の求引のため、電子をトンネリングさせる。接地したソースおよびドレインは、チャネル材料中の反転領域とあわせて、電荷貯蔵構造上へとトンネルする電子が接地したビット線およびソース線からの電子によって置換されることができるように、メモリセルの反転領域内でのトンネリングのために電子の連続光源を提供する。
【００２２】
電子が酸化被膜を通って電荷貯蔵構造上にトンネルする際、制御ゲートと連結する電界による電荷貯蔵構造の開始陽電位が減少し、それにより電荷貯蔵構造とチャネル内で導通している反転領域との間の電圧差が減少し、電子の電荷貯蔵構造上へのトンネリングを減速させる。電荷貯蔵構造上の電子の格納は、したがって、ある程度自己限定的であり、制御ゲートと電荷貯蔵構造との間を連結する電界、酸化層の厚さ、ワード線電圧またはビット線電圧のばらつき、およびメモリ回路の他の要素については漂游電界または静電容量等の要因によって画定される。電荷貯蔵構造の電荷にもたらされるばらつきは、書き込まれるメモリセルの閾値電圧Ｖｔにおけるばらつきをもたらし、これはメモリセルの信頼性および電圧消費におけるばらつきの効果のために好ましくない。
【００２３】
隣接するセルの電荷貯蔵構造における電荷貯蔵は、数個の隣接するセルがプログラムされた状態にある場合には特に、セルの機能的閾値電圧を不注意に変更する場合がある。容量結合、温度変動、プログラム／消却のサイクル、およびメモリセル毎の複数のビットのデータの格納の等の他の要因と組み合わされると、隣接する電荷貯蔵構造の影響は、セルの読み間違いを引き起こす場合がある。
【００２４】
閾値電圧でセルが導通するか導通しないかを決定するために、多くのフラッシュメモリがビット線に連結される読み出し論理の一部として比較器を用いる一方で、図３は閾値電圧がより厳密に決定されることができる代替のシステム（例えば、米国公開番号２００９／０１４１５５８Ａ１）を示す。ここで、電圧ランプジェネレータ３０１は、行復号器３０２を経由して選択されるワード線に、およびアナログデジタル変換器３０３に印加される電圧ランプ信号を生成する。読み込まれるメモリセル３０４が導通する場合、読み出し論理３０５は、ビット線の導通およびアナログデジタル変換器の出力の両方を検知し、それによりフラッシュメモリセル３０４の閾値電圧を決定する。代替の実施形態において、デジタル電圧ランプジェネレータを用いる、および読み出し論理に提供されるデジタル信号を行復号器およびメモリセルワード線に提供されるアナログ電圧レベルに変換する等の、類似の機能または結果を提供する他の方法が使用される。
【００２５】
図３に示されるもの等のメモリシステムを用いて異なる閾値電圧を区別する能力は、セルのデータ状態のより正確な決定を促進するだけでなく、本発明の種々の実施形態では、マルチレベルメモリセルの読み出しおよび書き込み、隣接のプログラムされたメモリセルの補償、誤り訂正の見積もり、および他のかかる機能のために用いられることができる。
【００２６】
図４は、本発明の実施形態の例に一致する、可能なデータ状態出力を決定するための、測定された閾値電圧を用いた方法を示す。本例では、数個の「ハードビット」のデータは、読み出されているメモリセルが導通する閾値電圧を評価することにより決定される。図示されるようなハードビットデータは、状態０１と００との間の遷移における確率分布線によって示される４状態マルチレベルセルの最小位ビットであるか、または破線の確率分布線によって示される単一のプログラムされた状態とプログラムされていない状態との間の推移である場合がある。どちらの場合も、閾値電圧が高くなるほどより少ないハードビットが論理１出力値に設定されるように、閾値電圧が高まるにつれて出力として提供されたハードビットデータは変化する。本例では、ハードビットはまた、３ビット目がデータ状態の間の遷移範囲内の最低閾値電圧で変化し、次に２ビット目、１ビット目、および０ビットの順となるように、連続的に変化する。図４に示されるハードビットは、本実施形態においては電圧ランプの直接測定ではなく、むしろ電圧ランプ上の隣接のプログラムされたメモリセルおよび他の変数等の要因の影響を考慮した、起こり得る観察された閾値の範囲内の種々の電圧値に対応する。
【００２７】
図４に示されるように決定されるハードビットは次に、メモリセルの真のデータ状態を表す出力をより正確に決定するために、図５に示されるように「ソフトビット」とあわせて用いられることができる。ソフトビットは、読み出されるセルの閾値電圧を不注意に上げる場合があるようにプログラムされた状態にある、隣接するメモリセルの数を表す。ソフトビットは、可能性のあるアグレッサメモリセルの読み出しを経由して決定されることができ、可能性のあるアグレッサセルのデータ状態は、バッファを用いてソフトビットに変換される。例えば、アグレッサセル（複数可）の読み出し状態は、バッファを用いてソフトビットに変換される（例えば、両面の完全事後補償の場合）か、またはソフトビットとして用いられ（例えば、片面の事後補償）、ハードビットとともにページバッファにマージされる。より詳細な例では、３つのアグレッサセルのそれぞれからの２ハードビットが、アレイからページバッファにダウンロードされ（例えば、３つの別個の読み出しで）、ＳＲＡＭが走査されて６ハードビット（アグレッサセルからの）を２ソフトビットに符号化し、これが次にハードビットとともにマージされる。
【００２８】
本例では、読み出されるセルを干渉する際、物理的にもっとも近いセルのほうがずっと離れたセルよりもより大きい影響または攻撃を有すると見なされる。読み出されるセルから対角にあるセルは、したがって本例では考慮されず、一方垂直または水平に隣接するセルは可能性のあるアグレッサであると考慮される。図６は、さらなる例においていくつもの隣接のプログラムされたアグレッサがどのように符号化されるかを反映し、１１は隣接する垂直または水平のプログラムされたメモリセルがないことを表し、００は隣接する垂直および水平のプログラムされたメモリセルが３つまたは４つあることを表す。図６の「出力」の列は、図４の動作中に４つのハードビットのうちのどの読み出しが、いくつもの隣接するアグレッサに基づいて、図５により詳細に示されるように、ソフトビット５および６によって符号化される際に、メモリデバイスの真のデータ状態をもっともよく表すかを示している。
【００２９】
図５に戻って、種々のメモリセル５００〜５０４のための数個のハードビット読み出しの例を示す表が本発明の実施形態の例に一致する対応するソフトビットデータおよび出力データとともに示される。５０１の例をまず見ると、４つのハードビットはすべて１であり、出力がソフトビット値にかかわらず１であることを示す。５０１でソフトビットを読み出すと、ビット５および６の値は両方とも１であり、図６の表によれば、これは隣接するメモリセルからの低いアグレッサ干渉を示し、また出力値を決定するためにハードビット３が使用されるべきであることを示す。
【００３０】
同様に、５０４で読み出されるフラッシュメモリセルのソフトビットは両方とも１であり、データ状態を決定するためにハードビット３が用いられるべきであるということをやはり示す。５０４で、ハードビット０のみが１値に設定されるため、これは０出力をもたらす。メモリセル５０３は、２つの１であるハードビットと、２つの０であるハードビットとを有するので、出力は１つ以下の隣接のプログラムされたアグレッサメモリセルがある場合０となり、２つ以上の隣接のプログラムされたメモリセルがある場合１となる。ここで、図６のソフトビットによって反映されるように１つの隣接のプログラムされたメモリセルがあるので、出力を提供するために０値を有するハードビット２が用いられる。
【００３１】
メモリセルのデータ状態は、したがって、ソフトビット内の隣接するメモリセルプログラムされた状態を符号化することによって出力を提供するためにどのハードビットが用いられるべきか決定すること等により、読み出されるセルを取り囲むいくつものアグレッサを用いることによって決定されることができ、それにより図４のハードビット表によって反映されるように隣接するメモリセルの影響を補償するため、遷移の域のわずかに近くに閾値位置を変更する。
【００３２】
別の実施形態では、図４〜図６に示される例等の閾値電圧のトラッキングは、隣接するメモリセルからの影響の可能性または見込みを見積もるために用いられることができ、誤り訂正を提供するために使用されることができる。例えば、５０２でメモリセル読み出しを見ると、隣接するアグレッサセルの影響がないと、ハードビット３によって反映されるように、出力がゼロであることがわかる。しかしあらゆる隣接するアグレッサセルの存在は、出力がおそらく１でなければならないことを示し、いくつもの隣接するアグレッサが増加するにつれてその可能性が高まる。本例のソフトビット００は、したがって、０と読み出されたものが、隣接するアグレッサからの影響がないと仮定して、１の出力値であるはずであるという比較的強い可能性を示し、別様には訂正され得ない誤りを解決する助けとなり得る情報を持つ誤り訂正回路を提供する。
【００３３】
図４〜図６の例は、より正確なまたは信頼性の高いプログラムされたフラッシュメモリセルの読み出しを提供するために、アグレッサまたはプログラムされた隣接するメモリセルの補償の方法を図示する。種々の実施形態は、メモリセルの閾値電圧を決定するように動作可能な閾値電圧センス回路、および少なくとも一部分が、少なくとも１つのアグレッサメモリセルのプログラミング状態からの読み出し出力を決定するように動作可能な出力補償回路等のかかる例を実装するために図示されている場合もされていない場合もある、種々のハードウエアおよび他の特徴を含む。別の例では、隣接のプログラムされたアグレッサメモリセルのための補償は、プログラミング中に適用される。
【００３４】
図７は、本発明の実施形態の例に一致する７ビットページのバッファを有するメモリシステムの例を示す。ここで、偶数選択信号７０１および奇数選択信号７０２に連結された偶数および奇数のライン選択トランジスタを用いて、偶数および奇数のメモリページが代替的に読み出されることができる。特定のワード線によって駆動され偶数／奇数選択ライントランジスタによって選択されるすべてのセルは、本例では、８キロバイトのページとして画定される。それぞれのメモリセルに格納されるデータは、ページバッファ７０３および７０４に示されるように、７ビットのデータを含む。
【００３５】
図８は、本発明の実施形態の例に一致する７ビットページのバッファをより具体的に示す。ここで、３つの「ハードビット」がデータを格納するために、または８０１で示されるように８つの異なるデータ記号のうちの１つを符号化するために用いられる。８０２で示される残りの４つの「ソフトビット」は、プログラミングの間の隣接するアグレッサメモリセル補償のために用いられる。代替の例では、メモリセルはマルチレベルセルとして動作されず、１ビットの「ハード」データのみが使用される。「ソフト」ビットの数は、代替の実施形態において、補償の正確性または所望される分解の程度によって同様に多様である場合がある。
【００３６】
図９は、本発明のいくつかの実施形態を実施するために用いられることのできるようなフラッシュメモリのブロック図を示す。フラッシュメモリは、シングルレベルセル部分９０２およびマルチレベルセル部分９０３を含む。メモリのシングルレベルセル（ＳＬＣ）部分は、シングルレベルセルの中に３ページをより一時的に格納するために用いられることができ、その後３ページのデータは結合され、単一のページのデータとしてフラッシュメモリの毎セル３ビットのマルチレベルセル（ＭＬＣ）部分の中に格納される。
【００３７】
より具体的な例では、３ページのデータがコントローラ９０４によってフラッシュメモリ９０２のシングルレベルセル部分に迅速におよび信頼性を持って書き込まれることができる。シングルレベルセル部分の中に格納された３ページは、メモリのマルチレベルセル部分の中に書き込まれるデータのページのそれぞれのセルの３ビットのうちの１つにそれぞれ関連付けられる。コントローラは、シングルレベルセル部分から３つの格納されたデータのページを読み出し、バッファ９０５内に格納し、そこでそれらは結合され、マルチレベルセル部分９０３の中に書き込まれたそれぞれのセルが、３ビットのデータを格納し、３ページのデータのそれぞれから１つがシングルレベルセルメモリ９０２の中に格納され、９０５でコントローラの中でバッファリングされるように、メモリのマルチレベルセル部分に書き込まれる。
【００３８】
本発明の実施形態の例に一致する、隣接するアグレッサセルを持つメモリセルが図１０に示される。本実施形態におけるセル１００１は、どちらかの面であるが異なるページの中のセルＡ１およびＡ２、同一のページ上にあるが隣接するワード線上にあるセルＡ３、両方とも隣接するワード線上で異なるページ上にあるセルＡ４およびセルＡ５を含む隣接するセルの電荷貯蔵構造のプログラムされた状態によって作用される可能性がある。ここで、隣接するセルＡ１およびＡ２は、セル１００１の電荷貯蔵構造により近い電荷貯蔵構造を有し、そのためセル１００１の閾値電圧に対して他の隣接するセルＡ３〜Ａ５よりもより大きな影響を有する。セルＡ３もまた比較的セル１００１に近いが、セルＡ１およびＡ２よりも１００１からいくらか遠く、そのためその電荷貯蔵構造のプログラムされた状態が、セル１００１の閾値電圧にセルＡ１およびＡ２よりもいくらか少なく影響を与える。セルＡ４およびＡ５はセルＡ１〜Ａ３よりも遠く、そのため本例では、セル１００１の閾値電圧への影響は低いため、事前補償に含まれない。
【００３９】
例えば、１００１の目標閾値電圧が３Ｖであり、隣接するセルＡ１、Ａ２、およびＡ３が、セル１００１を読み出す際に、約１ボルトを観察される閾値電圧に寄与するようにプログラムされる場合、セル１００１は、読み出されると所望される３ボルトの閾値電圧を有するように見えるように、約２ボルトの閾値電圧にプログラムされる。
【００４０】
図１１は、本発明の実施形態の例に一致する閾値電圧の事前補償のより詳細な例を示す。ここに示されるグラフは、１１０１で示されるような所望される閾値電圧Ｖｔが、プログラミング中のソフトステート（ＳＳ）補償とともに１１０２で示されるようなハードステート（ＨＳ）プログラムされた電圧を用いていかに達成されるかを図示する。１１０２で示されるハードステート電圧レベルは、ハードステート閾値電圧にプログラムされた（いくつかのマルチレベル実施形態において、それらの最も高い荷電状態にプログラムされる等）状態におけるすべての補償されたアグレッサの影響を足すと、所望される閾値電圧Ｖｔがもたらされるように選択される。これは、１１０２で示されるハードステートに１１１１のソフトステートを足すと、隣接するメモリセルによる攻撃が示されず、プログラムされた閾値電圧Ｖｔがもたらされるように１１０３で示される。
【００４１】
プログラムされたアグレッサメモリセルがある場合、ソフトステートは１１１１未満となり、いくらか低減されたプログラムされた閾値電圧をもたらす。選択されたフラッシュメモリセルが読み出されると、アグレッサメモリセルの影響は、プログラムされた閾値電圧における低下を補い、Ｖｔに近い実効閾値電圧をもたらす。これは１１０４で示され、アグレッサが観察される閾値電圧をＨＳ電圧からＶｔへと上げるように、ソフトステート００００がセルをＨＳの閾値電圧にプログラムすることをもたらす。
【００４２】
補償されていないアグレッサセルのため、閾値電圧においていくらかの不確実性が残るが、１１０５および１１０６で示されるように、不確実性のレベルはソフトステートの値または補償されたアグレッサのアグレッサ状態にかかわらず同一である。最終結果は、隣接のプログラムされたメモリセルの結果として、アグレッサ補償が閾値電圧における不確実性のレベルを１１０８で示される電圧範囲から１１０７で示される電圧範囲に低減するというものである。この改良は、より多くのデータ状態またはより多くのビットのデータをセル毎に提供し、メモリ内のいくつもの読み出し誤りを低減し、または別様にメモリ性能を高めるために用いられることができる。
【００４３】
ソフトステートビットは、上記の例において、図１０に示されるように隣接するセルのハードステートプログラミングデータを観察することにより決定される。図１２は、本発明の実施形態の例に一致する、プログラムされるセルのためのソフトステートビットを決定するより詳細な例を示す。ここで、セル１２０１はプログラムされており、ソフトビットは、隣接するセルＡ１、Ａ２、およびＡ３のハードステートビットを用いて決定される。本例では、セル１２０１のプログラムされた状態を補償するためのソフトステートビットを出力するため、アグレッサＡ１〜Ａ３のハードステートがルックアップテーブルに適用される。代替の実施形態において、セルＡ１のＨ５およびＨ４等のアグレッサの高次ビットのみが用いられるか、またはより少ないもしくはより多い隣接するアグレッサメモリセルが補償計算に含まれる。
【００４４】
本例のページバッファが４ソフトビット許容できるため、それぞれの隣接するセルの２つのもっとも有意なビット、または隣接するセル毎の４つの可能なデータ状態が、０〜１２を範囲とする補償値を生じるために追加されることができる。これは、追加されたハードステートビットが１２である場合、符号化されたソフトステートが１６となるように、ルックアップテーブルを用いて符号化された値０〜１６の範囲の４ビットに符号化／拡張されることができる。代替の実施形態において、可能性のあるアグレッサからのハードビットの総数は、４８の可能な状態の補償値を生じるために、３ハードビットまたは隣接するセル毎の１６の可能な状態が追加される際等に、ソフトステートを形成するために符号化される。この補償値は、ルックアップテーブルを用いて、または３で割られることによって、もたらされた低減された値がソフトビット００００〜１１１１によって符号化されることができるように、１６の状態のうちの１つまで低減される。
【００４５】
１２０１等のセルをプログラミングするために用いられるソフトビットを生成するための隣接するアグレッサメモリセル状態の評価には、セル１２０１がプログラムされる前に、隣接するアグレッサメモリセル状態の知識を用いる。一例では、プログラミング論理は、所望されるページ（複数可）のメモリをＳＲＡＭまたはページバッファ等のバッファのハードビット位置にロードし、ソフトビットは、ルックアップテーブルを用いてハードビットから決定され、メモリセルを連続的に走査し、隣接するセルからソフトビットデータを得る等により、バッファに書き込まれる。バッファリングされたページデータは、次にメモリページに書き込まれ、ハードビットデータおよびソフトビット補償データの両方を含む。
【００４６】
プログラム可能な閾値電圧は、いくつかの実施形態において、閾値電圧からマルチレベルセルフラッシュメモリの閾値電圧への、電圧における変化のより大きい割合を提供するために用いられる。フラッシュメモリのプログラムされた状態は、本例の実施形態では７ビット符号化値であり、マルチレベルセル内の１２８もの異なる可能な閾値電圧状態をもたらす。前の例の３ハードステートビット等の、１６未満の閾値状態または３〜４ビットのデータに現行では制限している技術もある。
【００４７】
図１３は、本発明のいくつかの実施形態と一致する、印加できる閾値電圧を持つフラッシュメモリの例を示す。ここで、ワード線ＤＡＣ１３０１がデジタル信号を受け取り、それをプログラムされるセルのワード線に印加されるアナログランピング電圧信号に変換する。ワード線電圧ランプもまたページバッファＤＡＣ１３０２に伝えられ、これはページバッファ１３０３に接続される。ページバッファは、フラッシュメモリセル１３０５のための閾値電圧に達したことを示す、ＮＡＮＤフラッシュストリング内に電流が流れているかどうかを検知するために設計されたセンス増幅器に連結される。
【００４８】
ページバッファ１３０３は、書き込まれるとセル１３０５の目標の閾値を格納するか、または読み出されると観察されたフラッシュメモリセル１３０５の閾値をラッチするために用いられる。比較器は、ページバッファ１３０３内のラッチＬ０〜Ｌ６内に格納された値をページバッファＤＡＣ１３０２から受け取られた値と比較し、ページバッファがデータ値のフラッシュメモリセル１３０５への読み出しまたは書き込みを行えるようにする。
【００４９】
読み出し動作を実施するため、ワード線ＤＡＣ１３０１が増分されて１３０５で読み出されるセルに印加されるアナログ電圧ランプを生成する。ワード線ＤＡＣの各ステップの間、センス増幅器は導通を監視する。ＮＡＮＤストリングが導通に失敗すると、その電荷貯蔵構造上に格納された電荷からのプログラムされたフラッシュメモリセル１３０５の上昇した閾値電圧のためであり、セルが現在のＤＡＣ信号の閾値電圧にプログラムされたと決定される。一旦ＮＡＮＤストリングが導通すると閾値電圧に達し、ページバッファＤＡＣ値によって決定され、ページバッファラッチ１３０３内でラッチされることができる。ページバッファ１３０３内に格納された値は、本例では、セルの観察される閾値電圧として出力される。
【００５０】
プログラム動作を実施するため、ページバッファ１３０３が１３０５等のフラッシュメモリセルに書き込まれる値とともに格納される。第１のプログラミングパルスは、メモリセルの閾値電圧がマルチレベルセルの目標のプログラムされたデータ状態の最低閾値電圧を超えない電圧レベルでメモリセル１３０５の制御ゲートに印加される。セルがプログラムされた閾値レベルを検証するために、読み出し動作が次に上述したように実施される。セルが所望される閾値電圧にプログラムされていない場合、選択的により高い電圧かまたはより長さの長いパルスを含む追加のプログラミングパルスが印加され、閾値電圧が再検査される。このプロセスは、セルが所望される閾値電圧にプログラムされたと読み出し動作が確定するまで繰り返され、将来のプログラミングパルスの間、セル１３０５のさらなるプログラミングを防ぐため、その時点でビット線が抑止される。
【００５１】
本システムは図１４の例において変更され、そこではワード線ＤＡＣ１４０１およびページバッファＤＡＣ１４０２はＳＲＡＭまたは変換テーブルを格納するルックアップテーブル等の要素によって切り離されている。これは、閾値が図１３のシステムによって提供される閾値電圧間の線形電圧増分以外の分布を有することを可能にし、向上した信頼性、マルチレベルセル毎のより多い情報の符号化、アレイ内の寄生連結の影響の減少、および閾値電圧の配置に依存する他のかかる利益を提供する。
【００５２】
１ボルトから８ボルトへの目標閾値電圧を持つ８つのデータ状態またはプログラマブル閾値レベルを有する３ビットシステムの例を考慮したい。図１３のシステムにおいて、隣り合う閾値電圧間の差分はほぼ等しく、８つの閾値電圧レベルを１、２、３、４、５、６、７、および８ボルトとする。ＳＲＡＭルックアップテーブル１４０６を用いることにより、ページバッファ１４０３は、閾値Ｖｔではなく、閾値電圧Ｖｔから決定されたＳＲＡＭルックアップテーブルからの値を格納し、異なるプログラムされたデータ状態に対応する閾値電圧が、ＳＲＡＭルックアップテーブル１４０６内の種々の閾値電圧に対応するプログラムされたデータ状態を指定することにより、メモリシステムのニーズにしたがってさまざまであることを可能にする。
【００５３】
例えば、閾値電圧は、閾値電圧が上昇するにつれて低下するのではなく、電圧における割合の変化がデータ状態毎に類似であるように分布することができる。より詳細な例では、図１３の例で検討した１ボルトから８ボルトの８つのデータ状態電圧は、ここではそれぞれのデータ状態の目標電圧が次の低いデータ状態の目標電圧の約１．３４６倍であるように、１、１．３５、１．８１、２．４４、３．２８、４．４２、５．９５、および８ボルトとして分布する。他の例では、フィボナッチ数列や多項式級数等の他の分布が用いられる。例えば、閾値電圧Ｖｔ＝ａ＋ａ＊２＾１＋ａ＊２＾２＋…ａ＊２＾ｎであって、ｎはより詳細な実施形態においてセル内で符号化される８つのデータ状態のうちの１つである。
【００５４】
図１４のメモリは図１３のメモリと同様に動作するが、非線形の閾値電圧分布を提供するために閾値電圧の外部の符号化または復号化が必要とされないように、閾値電圧の符号化を内部で実施する。これは、図１４の改良された回路がプログラミングにおける外部の変更または制御を必要とせずに図１３の回路の代用となることができるため、プログラム可能な閾値電圧の実装を単純にする。
【００５５】
ここで示されるシステムの例は、フラッシュメモリ内の閾値電圧が、より信頼性の高い動作を提供し、隣接のプログラムされたメモリセルおよび寄生連結等の要因の影響を低減するための閾値電圧の配置を可能にするシステム内でどのように制御されるかを説明する。メモリシステムにおける閾値電圧の不確実性を低減する、隣接のプログラムされた「アグレッサ」メモリセルのための閾値電圧の事前補償および事後補償が示された。より信頼性の高い動作を提供するために、調節されるマルチレベルセルフラッシュメモリ内の閾値電圧の分布を可能にする、プログラム可能な閾値電圧分布を提供するためのデータ構造またはルックアップテーブルの使用もまた示した。これら等の例は、メモリ、メモリコントローラ、スマートフォン等の電子デバイスまたはソリッドステート記憶装置、または他のかかるデバイスの内部に組み込まれることができる。
【００５６】
本願では特定の実施形態が図示および説明されたが、同一の目的、構造、または機能を達成するあらゆる配置が、示された特定の実施形態の代わりになり得ることが、当業者には認識されよう。本願は、本願に記載の本発明の実施形態の例のあらゆる適合または変形を網羅することを意図する。本発明が特許請求の範囲、およびその同等物のすべての範囲によってのみ限定されることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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2014527254.tif 000018