(57)【要約】高性能チャンネルを有する半導体デバイスと、その半導体デバイスを製造する方法とを開示する。好適には、半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスであり、より好適には、半導体デバイスは炭化ケイ素（ＳｉＣ）ＭＯＳデバイスである。１つの実施形態では、半導体デバイスは、第１導電型のＳｉＣ基板と、第２導電型の第１ウェルと、第２導電型の第２ウェルと、半導体デバイスの第１ウェルと第２ウェルとの間の表面に形成される第２導電型の表面拡散チャンネルとを含む。表面拡散チャンネルの深さおよびドーピング濃度を制御して、半導体デバイスが、常時オフの挙動を呈するようにさせるターンオン電圧または閾値電圧を維持しつつも、オン状態のときに、キャリアの移動度を、表面拡散チャンネル領域の無い同様の半導体デバイスよりも増加させる。
2014510401.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
第１導電型の基板と、
第２導電型であり、前記基板内に設けられる第１ウェルと、
前記第２導電型であり、前記基板内に設けられる第２ウェルと、
前記第２導電型であり、前記基板の前記第１ウェルと前記第２ウェルとの間に形成される表面拡散チャンネルであって、前記表面拡散チャンネルの深さおよびドーピング濃度は、前記半導体デバイスのキャリアの移動度を、前記表面拡散チャンネルの無い半導体デバイスよりも大幅に増加させ、かつ前記半導体デバイスが常時オフの挙動を示すようにさせる深さおよびドーピング濃度である、表面拡散チャンネルと
を含む半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下とすることにより、前記半導体デバイスが常時オフの挙動を示す、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、前記表面拡散チャンネルのドースは５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である、半導体デバイス。
【請求項４】
請求項３に記載の半導体デバイスであって、前記表面拡散チャンネルの深さは１０００オングストローム以下である、半導体デバイス。
【請求項５】
請求項４に記載の半導体デバイスであって、前記表面拡散チャンネルのドーピング濃度は少なくとも５×１０１７／ｃｍ３である、半導体デバイス。
【請求項６】
請求項５に記載の半導体デバイスであって、前記基板内での前記第１ウェルと前記第２ウェルのそれぞれの深さは、２０００オングストロームないし３０００オングストロームの範囲およびこの範囲を含む範囲であり、ドーピング濃度は、１×１０１９／ｃｍ３ないし１×１０２１／ｃｍ３の範囲およびこの範囲を含む範囲である、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、望ましい制御電圧の範囲内において、前記キャリアの移動度が、前記表面拡散チャンネルの無い前記半導体デバイスよりも少なくとも約１０パーセント高い、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、望ましい制御電圧の範囲内において、前記半導体デバイスの前記キャリアの移動度は少なくとも５０ｃｍ２／Ｖｓである、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、前記半導体デバイスへ印加される２ボルトないし６ボルトの範囲内またはこの範囲を含む範囲内の制御電圧に関して、前記半導体デバイスの前記キャリアの移動度は少なくとも５０ｃｍ２／Ｖｓである、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、
前記半導体デバイスはｎチャンネル半導体デバイスであり、
前記基板はｐ型炭化ケイ素（ＳｉＣ）基板であり、
前記表面拡散チャンネルは、前記ｐ型ＳｉＣ基板の１つの領域であり、前記ｐ型ＳｉＣ基板の前記領域をｐ型からｎ型へとカウンタ・ドープするようにＶ族元素が拡散されている、
半導体デバイス。
【請求項１１】
請求項１０に記載の半導体デバイスであって、前記表面拡散チャンネルを形成するように前記ｐ型ＳｉＣ基板へ拡散される前記Ｖ族元素はリンである、半導体デバイス。
【請求項１２】
請求項１１に記載の半導体デバイスであって、前記基板上の前記第１ウェルと前記第２ウェルとの間に制御接点絶縁体を更に含み、１以上のＶ族元素が前記制御接点絶縁体へ加えられる(incorporated)、半導体デバイス。
【請求項１３】
請求項１２に記載の半導体デバイスであって、前記１以上のＶ族元素は、リン以外の１以上のＶ族元素である、半導体デバイス。
【請求項１４】
請求項１２に記載の半導体デバイスであって、前記１以上のＶ族元素は、リンを含むＶ族元素のうちの２以上のＶ族元素である、半導体デバイス。
【請求項１５】
請求項１２に記載の半導体デバイスであって、前記１以上のＶ族元素は窒素を含む、半導体デバイス。
【請求項１６】
請求項１に記載の半導体デバイスであって、
前記半導体デバイスはｐチャンネル半導体デバイスであり、
前記基板はｎ型炭化ケイ素（ＳｉＣ）基板であり、
前記表面拡散チャンネルは、前記ｎ型ＳｉＣ基板の１つの領域であり、前記ｎ型ＳｉＣ基板の前記領域をｎ型からｐ型へとカウンタ・ドープするようにＩＩＩ族元素が拡散されている、
半導体デバイス。
【請求項１７】
請求項１６に記載の半導体デバイスであって、前記基板上の前記第１ウェルと前記第２ウェルとの間に制御接点絶縁体を更に含み、１以上のＩＩＩ族元素が前記制御接点絶縁体へ加えられる、半導体デバイス。
【請求項１８】
請求項１７に記載の半導体デバイスであって、前記１以上のＩＩＩ族元素は、前記表面拡散チャンネルを形成するために前記ｎ型ＳｉＣ基板へ拡散された前記ＩＩＩ族元素以外の１以上のＩＩＩ族元素である、半導体デバイス。
【請求項１９】
請求項１７に記載の半導体デバイスであって、前記１以上のＩＩＩ族元素は、前記表面拡散チャンネルを形成するために前記ｎ型ＳｉＣ基板へ拡散された前記ＩＩＩ族元素を含むＩＩＩ族元素のうちの２以上のＩＩＩ族元素である、半導体デバイス。
【請求項２０】
請求項１に記載の半導体デバイスであって、前記半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスである、半導体デバイス。
【請求項２１】
請求項１に記載の半導体デバイスであって、前記基板上の前記第１ウェルと前記第２ウェルとの間に制御接点絶縁体を更に含む半導体デバイス。
【請求項２２】
第１導電型の基板に半導体デバイスを作る方法であって、
第２導電型である第１ウェルを前記基板内に設けるステップと、
前記第２導電型である第２ウェルを前記基板内に設けるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の表面拡散チャンネルを形成するために、前記基板の表面内へと所定のドーパントを拡散するステップであって、前記表面拡散チャンネルの深さおよびドーピング濃度は、前記半導体デバイスのキャリアの移動度を、前記表面拡散チャンネルの無い半導体デバイスよりも大幅に増加させ、かつ前記半導体デバイスが常時オフの挙動を示すようにさせる深さおよびドーピング濃度である、ステップと
を含む方法。
【請求項２３】
請求項２２に記載の方法であって、ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下とすることにより、前記半導体デバイスが常時オフの挙動を示す、方法。
【請求項２４】
請求項２２に記載の方法であって、
前記基板上の前記第１ウェルと前記第２ウェルとの間に絶縁層を設けるステップ
を更に備え、
前記基板の表面内へと所定のドーパントを拡散する前記ステップは、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散するステップを含む、
方法。
【請求項２５】
請求項２４に記載の方法であって、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、所定の温度で、所定の時間の間、前記基板上に形成された前記絶縁層を含む前記基板に対してアニールを行うステップを含み、
前記所定の温度および前記所定の時間は、前記所定のドーパントが前記基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するように選択され、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を大幅に増加させる深さおよびドーピング濃度である、方法。
【請求項２６】
請求項２４に記載の方法であって、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散する前記ステップは、
前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記基板上に形成された前記絶縁層を含む前記基板に対してアニールを行うステップと、
前記基板上に形成された前記絶縁層を含む前記基板を、前記所定のドーパントが豊富な前記環境から取り出すステップと、
前記第１の所定の温度よりも高い第２の所定の温度で、第２の所定の時間の間、前記基板上に形成された前記絶縁層を含む前記基板に対してアニールを行うステップと
を備え、
前記第１の所定の温度および前記第２の所定の温度と、前記第１の所定の時間および前記第２の所定の時間とは、前記所定のドーパントが前記基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するように選択され、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を大幅に増加させる深さおよびドーピング濃度である、
方法。
【請求項２７】
請求項２４に記載の方法であって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記表面拡散チャンネルを形成するために前記基板の表面内へと拡散される前記所定のドーパントはＶ族元素である、方法。
【請求項２８】
請求項２７に記載の方法であって、前記所定のドーパントはリンである、方法。
【請求項２９】
請求項２８に記載の方法であって、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散する前記ステップは、リンが豊富な環境で、前記基板上に形成された前記絶縁層を含む前記基板に対してアニールを行うステップを含む、方法。
【請求項３０】
請求項２９に記載の方法であって、前記リンが豊富な環境はＰ２Ｏ５環境である、方法。
【請求項３１】
請求項２７に記載の方法であって、
第２のＶ族元素を前記絶縁層ヘ加えるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記絶縁層に対してエッチングを行うステップと
を更に含む方法。
【請求項３２】
請求項３１に記載の方法であって、前記表面拡散チャンネルを形成するために前記基板の表面内へと拡散される前記所定のドーパントはリンであり、前記第２のＶ族元素はリン以外のＶ族元素である、方法。
【請求項３３】
請求項３２に記載の方法であって、前記第２のＶ族元素は窒素であり、第２のＶ族元素を前記絶縁層ヘ加える前記ステップは、前記基板の表面に形成された前記絶縁層を含む前記基板に対して、窒素の豊富な環境でアニールを行うステップを含む、方法。
【請求項３４】
請求項２７に記載の方法であって、
前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散した後に、前記絶縁層を取り除くステップと、
前記基板の表面に新たな絶縁層を設けるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記新たな絶縁層に対してエッチングを行うステップと
方法。
【請求項３５】
請求項３４に記載の方法であって、前記所定のドーパントはリンである、方法。
【請求項３６】
請求項２７に記載の方法であって、
前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へと前記所定のドーパントを拡散した後に、前記絶縁層を取り除くステップと、
前記基板の表面に新たな絶縁層を設けるステップと、
前記新たな絶縁層へ第２のＶ族元素を加えるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記新たな絶縁層に対してエッチングを行うステップと
を更に含む方法。
【請求項３７】
請求項３６に記載の方法であって、前記表面拡散チャンネルを形成するために前記基板の表面内へと拡散される前記所定のドーパントはリンであり、前記第２のＶ族元素はリン以外のＶ族元素である、方法。
【請求項３８】
請求項３７に記載の方法であって、前記第２のＶ族元素は窒素であり、前記新たな絶縁層へ第２のＶ族元素を加える前記ステップは、前記基板の表面に形成された前記新たな絶縁層を含む前記基板に対して、窒素の豊富な環境でアニールを行うステップを含む、方法。
【請求項３９】
請求項２２に記載の方法であって、前記表面拡散チャンネルのドースは５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である、方法。
【請求項４０】
請求項３９に記載の方法であって、前記表面拡散チャンネルの深さは１０００オングストローム以下である、方法。
【請求項４１】
請求項４０に記載の方法であって、前記表面拡散チャンネルのドーピング濃度は少なくとも５×１０１７／ｃｍ３である、方法。
【請求項４２】
請求項２４に記載の方法であって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記基板の表面内へ拡散させる前記所定のドーパントはリンであり、
前記絶縁層の下の前記基板の前記第１ウェルと前記第２ウェルとの間に前記表面拡散チャンネルを形成するために前記絶縁層を通して前記基板の表面内へ前記リンを拡散させる前に、リン以外の第２のＶ族元素を前記絶縁層へ加えるステップ
を更に含む方法。
【請求項４３】
請求項４２に記載の方法であって、前記第２のＶ族元素は窒素である、方法。
【請求項４４】
請求項２２に記載の方法であって、前記半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスである、方法。
【請求項４５】
半導体デバイスであって、
第１導電型の基板と、
第２導電型であり、前記基板内に設けられる第１ウェルと、
前記第２導電型であり、前記基板内に設けられる第２ウェルと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に設けられる制御接点絶縁体であって、少なくとも２つのＩＩＩ−Ｖ族元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体と前記基板との界面とに加えられる、制御接点絶縁体と
を含む半導体デバイス。
【請求項４６】
請求項４５に記載の半導体デバイスであって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記基板はｐ型炭化ケイ素（ＳｉＣ）基板であり、前記少なくとも２つのＩＩＩ−Ｖ族元素の組み合わせは、少なくとも２つのＶ族元素の組み合わせである、半導体デバイス。
【請求項４７】
請求項４５に記載の半導体デバイスであって、前記半導体デバイスはｐチャンネル半導体デバイスであり、前記基板はｎ型炭化ケイ素（ＳｉＣ）基板であり、前記少なくとも２つのＩＩＩ−Ｖ族元素の組み合わせは、少なくとも２つのＩＩＩ族元素の組み合わせである、半導体デバイス。
【請求項４８】
請求項４５に記載の半導体デバイスであって、前記半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスである、半導体デバイス。
【請求項４９】
第１導電型の基板に半導体デバイスを作る方法であって、
第２導電型である第１ウェルを前記基板内に設けるステップと、
前記第２導電型である第２ウェルを前記基板内に設けるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に層を設けるステップと、
Ｐ２Ｏ５源からのリンを前記層へ拡散させるステップであって、少なくとも前記基板と前記層との間の界面まで、前記層へリンを拡散させるステップと、
前記基板の前記第１ウェルと前記第２ウェルとの間の表面に前記半導体デバイスの制御接点絶縁層を形成するように、前記層をエッチングするステップと
を含む方法。
【請求項５０】
請求項４９に記載の方法であって、前記基板は炭化ケイ素（ＳｉＣ）基板である、方法。
【請求項５１】
請求項４９に記載の方法であって、前記半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスである、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、陸軍リサーチ・ラボラトリから授与された契約第Ｗ９１１ＮＦ−０４−２−００２１のもとで政府の資金を用いてなされた。米国政府は本発明の権利を有し得る。
【０００２】
[0002]  この開示は半導体デバイスと関連し、より特定的には、金属酸化物半導体（ＭＯＳ）デバイスと関連し、更に特定的には、高性能チャンネルを有する炭化ケイ素（ＳｉＣ）ＭＯＳデバイスと関連する。
【背景技術】
【０００３】
[0003]  図１は、従来の炭化ケイ素（ＳｉＣ）金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）１０を示す。示されているように、ＳｉＣ  ＭＯＳＦＥＴ１０は、伝統的に４Ｈ−ＳｉＣであるｐ型ＳｉＣ基板１２と、ＳｉＣ  ＭＯＳＦＥＴ１０のソース領域を形成する第１ｎ＋ウェル１４と、ＳｉＣ  ＭＯＳＦＥＴ１０のドレイン領域を形成する第２ｎ＋ウェル１６と、ゲート酸化物１８とを含み、これらが、示されているように配置されている。金属ソース接点２０は、第１ｎ＋ウェル１４の上に形成され、ＳｉＣ  ＭＯＳＦＥＴ１０のソース接点を提供する。同様に、金属ドレイン接点２２は、第２ｎ＋ウェル１６の上に形成され、ＳｉＣ  ＭＯＳＦＥＴ１０のドレイン接点を提供する。最後に、ゲート接点２４はゲート酸化物１８の上に形成される。ゲート接点２４は、ポリシリコンや金属、例えばアルミニウム（Ａｌ）などを用いて形成される。動作において、正のゲート電圧がゲート接点２４へ印加されると、ｎ型反転チャンネルが、ＳｉＣ  ＭＯＳＦＥＴ１０のソース領域とドレイン領域とを形成するｎ＋ウェル１４とｎ＋ウェル１６との間に生成される。ゲート電圧が、ＳｉＣ  ＭＯＳＦＥＴ１０のターンオン電圧または閾値電圧よりも大きい場合、電流がＳｉＣ  ＭＯＳＦＥＴ１０のソース領域からドレイン領域へ流れる。
【０００４】
[0004]  ＳｉＣ  ＭＯＳＦＥＴ１０の１つの問題は、オン状態のときに、（１）５ｃｍ２／Ｖｓより小さい範囲においてＳｉＣにおける電子の移動度が低いことと、（２）ＳｉＣ基板１２とゲート酸化物１８との界面近くでのダングリング・ボンドおよび表面トラップ（surface trap）とに起因して、電流が低いことである。その結果、ＳｉＣ  ＭＯＳＦＥＴ１０のオン抵抗（on-resistance）が高いものとなる。ＭＯＳＦＥＴにおける電子の移動度を高める１つの手法は、ＭＯＳＦＥＴのソース領域とドレイン領域との間の基板の表面にｎ型（ｎチャンネルＭＯＳＦＥＴに関して）カウンタ・ドープ（counter-doped）または埋込のチャンネルを形成するというものであり、そのカウンタ・ドープ・チャンネルは、基板の表面へのイオン注入またはエピタキシャル成長（即ち、再成長）を用いて形成される。しかし、これらの従来のカウンタ・ドープまたは埋込のチャンネルはキャリアの移動度を増加させるが、ＭＯＳＦＥＴのターンオン電圧または閾値電圧を実質的に低下させる。特に、同じ厚さのカウンタ・ドープまたは埋込のチャンネルに関しては、カウンタ・ドープまたは埋込のチャンネルのドーピング濃度が増加すると閾値電圧が低下する。従って、これらの従来のカウンタ・ドープまたは埋込のチャンネルは、常時オフ（normally-off）の（即ち、かなり大きい正のターンオン電圧または閾値電圧の）デバイスである必要がある高出力のＳｉＣ  ＭＯＳデバイスでは、受け入れられない。
【０００５】
[0005]  従って、常時オフという挙動を保ちつつも、オン状態のときに高いチャンネル電流を有するＭＯＳデバイスと、そのＭＯＳデバイスの製造の方法とが必要とされている。
【発明の概要】
【０００６】
[0006]  高性能チャンネルを有する半導体デバイスと、その半導体デバイスを製造する方法とを開示する。好適には、半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスであり、より好適には、半導体デバイスは炭化ケイ素（ＳｉＣ）ＭＯＳデバイスである。１つの実施形態では、半導体デバイスは、第１導電型のＳｉＣ基板と、第２導電型の第１ウェルと、第２導電型の第２ウェルと、半導体デバイスの第１ウェルと第２ウェルとの間の表面に形成される第２導電型の表面拡散チャンネル（surface diffused channel）とを含む。表面拡散チャンネルの深さおよびドーピング濃度を制御して、半導体デバイスが、常時オフの挙動を持ちつつも、オン状態のときに、キャリアの移動度を、表面拡散チャンネルの無い同様の半導体デバイスよりも増加させるようにする。１つの実施形態では、半導体デバイスはｎチャンネル・デバイスであり、表面拡散チャンネルは、リン（Ｐ）をＳｉＣ基板の表面へ拡散することにより形成される。１つの好適な実施形態では、Ｐは、Ｐ２Ｏ５源から、ＳｉＣ基板の表面上に形成される絶縁層を通じてＳｉＣ基板の表面へ拡散される。
【０００７】
[0007]  別の実施形態では、半導体デバイスは、第１導電型のＳｉＣ基板と、第２導電型の第１ウェルと、第２導電型の第２ウェルと、第２導電型の表面拡散チャンネルとを含み、第２導電型の表面拡散チャンネルは、半導体デバイスの第１ウェルと第２ウェルとの間の表面に形成されるものであり、半導体デバイスがｐ型チャンネル・デバイスであるかｎ型チャンネル・デバイスであるかに応じて、ＳｉＣ基板の表面に第１のＩＩＩ−Ｖ族元素を拡散することにより形成される。また、半導体デバイスは、表面拡散チャンネルの上に配される制御接点酸化物（control contact oxide）（例えば、ゲート酸化物）を含み、その中へ１以上の第２のＩＩＩ−Ｖ族元素が組み込まれる。１つの実施形態では、半導体デバイスはｎチャンネル・デバイスであり、第１および第２のＩＩＩ−Ｖ族元素は第１および第２のＶ族元素であり、例えば、Ｐ、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などである。１つの好適な実施形態では、表面拡散チャンネルを形成するためにＳｉＣ基板の表面へ拡散される第１のＶ族元素はＰであり、制御接点酸化物へ組み込まれる１以上の第２のＶ族元素はＮを含む。
【０００８】
[0008]  当業者であれば、以下の好適な実施形態の詳細な説明を添付の図面と関連させて読んだ後に、ここで開示する範囲を理解でき、ここで開示されるものの更なる構成を認識できる。
【０００９】
[0009]  ここでの詳述に含まれ、その一部を形成する添付の図面は、ここで開示される幾つかの構成を示すものであり、以下の説明と共に、ここで開示する原理を説明するために用いる。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来の炭化ケイ素（ＳｉＣ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示す。
【図２】図２は、この開示における１つの実施形態に従った高性能ＭＯＳデバイス、特定的には、高性能ＳｉＣ  ＭＯＳＦＥＴを示す。
【図３Ａ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｂ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｃ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｄ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｅ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｆ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図３Ｇ】図３Ａないし図３Ｇは、この開示における１つの実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図４】図４は、この開示における１つの実施形態に従った、図３Ａないし図３Ｇの製造プロセス中のＳｉＣ  ＭＯＳＦＥＴのＳｉＣ基板の表面へのリンの拡散を、より詳細に示す。
【図５】図５は、実験結果を示すものであり、この開示における１つの特定の例示的な実施形態に従った、表面拡散チャンネルを形成するためのＳｉＣ  ＭＯＳＦＥＴのＳｉＣ基板へのリン（Ｐ）の拡散を示す。
【図６Ａ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｂ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｃ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｄ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｅ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｆ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｇ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図６Ｈ】図６Ａないし図６Ｈは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ａ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ｂ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ｃ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ｄ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ｅ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図７Ｆ】図７Ａないし図７Ｆは、この開示における別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ａ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ｂ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ｃ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ｄ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ｅ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図８Ｆ】図８Ａないし図８Ｆは、この開示における更に別の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴを製造するプロセスを示す。
【図９】図９は、この開示における１つの例示的な実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴのキャリアの移動度を示す。
【図１０】図１０は、この開示における１つの例示的な実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴのドレイン電流を示す。
【図１１】図１１は、この開示における別の例示的な実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴのキャリアの移動度を示す。
【図１２】図１２は、この開示における別の例示的な実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴのドレイン電流を示す。
【発明を実施するための形態】
【００１１】
[0022]  以下で説明する実施形態は、ここで開示されたものを当業者が実施できるようにするために必要な情報であり、開示されたものを実施する際の最適の実施形態を例示する。当業者であれば、添付の図面を参照して以下の説明を読むことにより、ここで開示するものの概念を理解し、それらの概念の、ここでは特定的に説明しない応用についても認識するであろう。それらの概念および応用は、ここでの開示および特許請求の範囲の範囲内にあることを理解すべきである。
【００１２】
[0023]  ここでは、様々なエレメントを説明する際に、第１、第２などのような用語を用いるが、それらのエレメントをこれらの用語により限定すべきではないことは、理解されるであろう。これらの用語は、単に、或るエレメントを別のエレメントと区別するために用いられている。例えば、ここでの開示の範囲を超えることなく、第１のエレメントを第２のエレメントと名付けることができ、同様に、第２のエレメントを第１のエレメントと名付けることができる。ここで用いる「および／または」という用語は、１以上の関連して列挙された項目の何れかのものおよび全ての組み合わせを含ませるものである。
【００１３】
[0024]  層、領域、基板などのエレメントに関して、「上」、「別のエレメントの『上』へ延び」などと記載されている場合、「直上」、「別のエレメントの『直上』へ延び」などを意味する場合もあれば、直接ではなくエレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、「直上」、「別のエレメントの『直上』へ延び」などと記載されている場合、介在するエレメントは存在しない。また、エレメントに関して、別のエレメントへ「接続される」や「結合される」と記載されている場合、直接に接続または結合される場合もあれば、エレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、別のエレメントへ「直接に接続される」や「直接に結合される」と記載されている場合、介在するエレメントは存在しない。
【００１４】
[0025]  ここでは、「下」、「上」、「上側」、「下側」、「水平」、「垂直」などのような相対語は、図に示す１つのエレメントや層や領域と、別のエレメントや層や領域との関係を説明するために用いる。これらの用語や上記で説明したことは、図に示しているデバイスの方向に加えて、デバイスの別の方向を包含することを意図していることが、理解されるであろう。
【００１５】
[0026]  ここで用いられる用語は、特定の実施形態の説明のみを目的としたものであり、ここでの開示を限定することを意図していない。ここで用いられる単数を表す形「１つ（a）」、「１つ（an）」、および「この（the）」は、単数であることを文脈が明らかに示さないかぎり、複数を含むことを意図している。更に、「備え」、「備える」、「含み」、および／または「含む」という用語は、ここで用いた場合には、説明した構成、数、ステップ、動作、エレメント、および／またはコンポーネントの存在を特定するが、１以上の他の構成、数、ステップ、動作、エレメント、コンポーネント、および／またはそれらのグループの存在および追加を除外するものではない。
【００１６】
[0027]  定義しない限り、全ての用語（技術用語および科学用語を含む）は、この開示の分野の当業者が一般に理解している意味と同じ意味を有する。更に、ここで用いる用語は、この明細書の内容および関連する分野における意味と矛盾しない意味を有すると解釈されるべきであることが理解でき、また、理想化した意味や過剰に形式的な意味に解釈することを明確に規定していないかぎり、そのように解釈されないことが理解できるであろう。
【００１７】
[0028]  高性能金属酸化物半導体（ＭＯＳ）デバイスと、その製造方法とを開示する。好適には、ＭＯＳデバイスは炭化ケイ素（ＳｉＣ）ＭＯＳデバイスである。しかし、この開示は、それには限定されない。以下で詳細に説明するように、１つの実施形態では、ＭＯＳデバイスは表面拡散チャンネルを有し、その表面拡散チャンネルは、ＭＯＳデバイスの常時オフという挙動を保持しながらも、チャンネルの移動度を大きく改善するように制御された深さおよびドーピング濃度を有する。ここで用いられるＭＯＳデバイスは、そのＭＯＳデバイスの制御接点（例えば、ゲート接点）へゼロ・ボルト（０Ｖ）が印加されたときに、そのＭＯＳデバイスの定格電流の１／１００００以下の電流を伝導する場合、常時オフである。別の実施形態では、ＭＯＳデバイスがｐチャンネル・デバイスであるかｎチャンネル・デバイスであるかに応じて、ＩＩＩ族元素またはＶ族元素の組み合わせ（即ち、ｐチャンネルＭＯＳデバイスに対してのＩＩＩ族元素の組み合わせ、またはｎチャンネルＭＯＳデバイスに対してのＶ族元素の組み合わせ）が、制御接点絶縁体（例えば、ゲート酸化物）へ組み込まれる。制御接点絶縁体へ組み込まれるＩＩＩ−Ｖ族元素の組み合わせは、ＭＯＳデバイスのオン状態の電流を増加させ、それにより、ＭＯＳデバイスのオン抵抗を低減する。制御接点酸化物へのＩＩＩ−Ｖ族元素の組み込み（incorporation）の一部分として、ＭＯＳデバイスに表面拡散チャンネルが形成され、その表面拡散チャンネルの深さおよびドーピング濃度は、ＭＯＳデバイスの常時オフの挙動を保持しつつもチャンネルの移動度を増加させるように、制御される。
【００１８】
[0029]  図２は、この開示における１つの実施形態に従ったＳｉＣ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２６を示す。以下の説明はＳｉＣ  ＭＯＳＦＥＴ２６に焦点を合わせているが、ここでの開示はそれに限定されないことを留意されたい。ＳｉＣ  ＭＯＳＦＥＴ２６の性能を改善するためのここで説明する概念は、他のタイプのＭＯＳデバイス（例えば、バーティカルＭＯＳＦＥＴ、ラテラルＭＯＳＦＥＴ、パワーＭＯＳＦＥＴ、論理回路および／またはアナログ回路のためのＭＯＳＦＥＴなどのような低パワーＭＯＳＦＥＴ、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタその他）にも、同様に適用できる。更に、ここでの説明は、ＭＯＳデバイスの基板として、ＳｉＣ、特に４Ｈ−ＳｉＣの使用に焦点を合わせているが、ここでの開示はそれに限定されない。
【００１９】
[0030]  例示されているように、ＳｉＣ  ＭＯＳＦＥＴ２６は、ｐ型ＳｉＣ基板２８と、ＳｉＣ  ＭＯＳＦＥＴ２６のソース領域を形成する第１ｎ＋ウェル３０と、ＳｉＣ  ＭＯＳＦＥＴ２６のドレイン領域を形成する第２ｎ＋ウェル３２と、ゲート酸化膜３４とを含み、図示のように配されている。この実施形態では、ＳｉＣ  ＭＯＳＦＥＴ２６はｎチャンネル・デバイスである（即ち、ｐ型基板とｎ型チャンネルとを有する）。ＳｉＣ基板２８は、好適には、４Ｈ−ＳｉＣを用いて形成される。また、ＳｉＣ基板２８は、任意の適切なドーピング・レベル、例えば、１×１０１５／ｃｍ３から１×１０１８／ｃｍ３の範囲およびこの範囲を含む範囲のドーピング・レベルを有することができる。金属ソース接点３６は第１ｎ＋ウェル３０の上に形成され、ＳｉＣ  ＭＯＳＦＥＴ２６のソース接点を提供する。同様に、金属ドレイン接点３８は第２ｎ＋ウェル３２の上に形成され、ＳｉＣ  ＭＯＳＦＥＴ２６のドレイン接点を提供する。ソース接点３６およびドレイン接点３８はオーミックコンタクトである。ゲート接点４０はゲート酸化膜３４の上に形成される。ゲート接点４０は、ポリシリコン（例えば、リン（Ｐ）でドープされたポリシリコン）や金属（例えば、アルミニウム（Ａｌ））で形成することができる。
【００２０】
[0031]  以下で詳細に説明するように、ＳｉＣ  ＭＯＳＦＥＴ２６はまた、表面拡散チャンネル４２を含む。表面拡散チャンネル４２は、ＳｉＣ基板２８における１つの領域であり、この領域は、望ましいドーパントをＳｉＣ基板２８の表面へ拡散することによりｎ型へとカウンタ・ドープされている（即ち、ＳｉＣ基板２８におけるｐ型からｎ型へと逆にするドーピングがなされた領域）。ＳｉＣ基板２８内部への表面拡散チャンネル４２の深さと、表面拡散チャンネル４２のドーピング濃度とを制御して、ＳｉＣ  ＭＯＳＦＥＴ２６の常時オフの挙動を持ちつつも、ＳｉＣ  ＭＯＳＦＥＴ２６のチャンネルにおけるキャリアの移動度を、表面拡散チャンネル４２の無い同様のＳｉＣ  ＭＯＳＦＥＴよりも実質的に増加させる。より特定的には、表面拡散チャンネル４２は、薄く（例えば、１０００オングストロームより薄く、より好適には、５００オングストロームより薄く）、且つ高いドーピング濃度（例えば、５×１０１７／ｃｍ３より高い）を有するように、形成される。表面拡散チャンネル４２は薄く且つ高いドーピング濃度を有するので、表面拡散チャンネル４２は、ＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度を、従来のＳｉＣ  ＭＯＳＦＥＴ（例えば、図１のＳｉＣ  ＭＯＳＦＥＴ１０）のキャリアの移動度と比較して、実質的に増加させ、なおも、常時オフの挙動を維持する（即ち、かなり大きい正のターンオン電圧または閾値電圧を有する）。１つの実施形態では、常時オフの挙動を保持しつつも、ＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度は増加されて、約５０ｃｍ２／Ｖｓよりも大きくなる。
【００２１】
[0032]  好適な実施形態では、表面拡散チャンネル４２は、５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲のドース（即ち、深さｘのドーピング濃度）を有する。更に好適には、表面拡散チャンネル４２は、５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲のドース（即ち、深さｘのドーピング濃度）を有し、表面拡散チャンネル４２の深さは、５００オングストローム以下である。典型的には、同じ深さに関しては、ＳｉＣ  ＭＯＳＦＥＴ２６の閾値電圧は、ドーピング濃度が増加するにつれて減少して、ＳｉＣ  ＭＯＳＦＥＴ２６の常時オフの挙動を維持できなくなっていく。しかし、表面拡散チャンネル４２の深さが５００オングストローム以下である場合に、ドーピング濃度の変化がＳｉＣ  ＭＯＳＦＥＴ２６の閾値電圧に与える影響の度合いが非常に少ないことを、本出願の発明者は発見した。従って、表面拡散チャンネル４２の深さが５００オングストローム以下である場合、常時オフの挙動が維持されるようにＳｉＣ  ＭＯＳＦＥＴ２６の閾値電圧に対する大きい影響を与えずに、表面拡散チャンネル４２のドーピング濃度、従って、ＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度を増加させることができる。
【００２２】
[0033]  １つの例示的な実施形態では、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、ＳｉＣ基板２８の表面から、２０００オングストロームないし３０００オングストロームの範囲およびこの範囲を含む範囲の深さまで延び、１×１０１９／ｃｍ３ないし１×１０２１／ｃｍ３の範囲およびこの範囲を含む範囲のドーピング濃度を有し、表面拡散チャンネル４２は、ＳｉＣ基板２８の表面から１０００オングストローム未満の深さまで延び、１×１０１８／ｃｍ３より大きいドーピング濃度を有し、表面拡散チャンネル４２のドースは、５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である。別の例示的な実施形態では、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、ＳｉＣ基板２８の表面から、２０００オングストロームないし３０００オングストロームの範囲およびこの範囲を含む範囲の深さまで延び、１×１０１９／ｃｍ３ないし１×１０２１／ｃｍ３の範囲およびこの範囲を含む範囲のドーピング濃度を有し、表面拡散チャンネル４２は、ＳｉＣ基板２８の表面から５００オングストローム未満の深さまで延び、１×１０１８／ｃｍ３より大きいドーピング濃度を有し、表面拡散チャンネル４２のドースは、５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である。別の例示的な実施形態では、表面拡散チャンネル４２は、約４００オングストロームの深さを有し、１×１０１８／ｃｍ３より大きいドーピング濃度を有し、表面拡散チャンネル４２のドースは、５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である。特に、ＳｉＣでは、このような薄くてドープ量の高いカウンタ・ドープまたは埋込のチャンネルを、従来の技術（例えば、イオン注入やエピタキシャル成長）を用いて得ることは非常に困難である。なお、表面拡散チャンネル４２に関しては、理論的な最小の深さがないことに留意されたい。しかし、実際的な観点から、および１つの実施形態において、表面拡散チャンネル４２の最小の深さは約３００オングストロームである。なお、上記の例示的な実施形態では、表面拡散チャンネル４２のドーピング濃度が、１×１０１８／ｃｍ３より大きいことに留意されたい。しかし、更に別の実施形態では、表面拡散チャンネル４２のドーピング濃度は、５×１０１７／ｃｍ３より大きい。
【００２３】
[0034]  図３Ａないし図３Ｇは、ここでの開示の第１の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴ２６を製造するプロセスを示す。プロセスは、図３Ａに示すＳｉＣ基板２８から開始する。この実施形態では、ＳｉＣ基板２８はｐ型４Ｈ−ＳｉＣ基板であり、１×１０１５／ｃｍ３ないし１×１０１８／ｃｍ３の範囲およびこの範囲を含む範囲のドーピング濃度を有する。第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、イオン注入により、図３Ｂに示すようにＳｉＣ基板２８内に形成される。この第１ｎ＋ウェル３０および第２ｎ＋ウェル３２はＳｉＣ  ＭＯＳＦＥＴ２６のソース領域およびドレイン領域を形成する。この実施形態では、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、２０００オングストロームないし３０００オングストロームの範囲およびこの範囲を含む範囲の深さ（ｄＷ）を有する。しかし、この開示はこれに限定されない。特定の実施に応じて他の深さとすることができることを、この開示を読んだ当業者であれば理解できる。更に、この実施形態では、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、１×１０１９／ｃｍ３ないし１×１０２１／ｃｍ３の範囲およびこの範囲を含む範囲のドーピング濃度を有する。
【００２４】
[0035]  次に、図３Ｃに示すように、酸化物層４４がＳｉＣ基板２８の表面に形成される。なお、ここで説明する実施形態では酸化物層４４を使用しているが、他のタイプの絶縁材料または絶縁体も使用できることに留意されたい。例えば、酸化物層４４を使用せず、Ｋの高い誘電材料を使用することができる。厚さ（ｔＯＸ）は、好適には、予め定めた厚さであり、以下に説明するように、ＳｉＣ  ＭＯＳＦＥＴ２６の表面拡散チャンネル４２の深さを制御するように選択されたものである。１つの実施形態では、酸化物層４４は、熱酸化プロセスにより形成される二酸化ケイ素（ＳｉＯ２）層である。別の実施形態では、酸化物層４４は、デポジション（deposition）・プロセスによりデポジットされるものであり、デポジション・プロセスとしては、低圧化学蒸着（ＬＰＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などがある。更に、酸化物層４４の厚さ（ｔＯＸ）は様々であり得るが、１つの例示的な実施形態では、酸化物層４４酸化物層４４の厚さ（ｔＯＸ）は３００オングストロームないし１０００オングストロームである。別の例示的な実施形態では、酸化物層４４の厚さ（ｔＯＸ）は約５００オングストロームである。
【００２５】
[0036]  次に、図３Ｄに示すように、酸化物層４４を通してＰがＳｉＣ基板２８の表面へ拡散され、ＳｉＣ  ＭＯＳＦＥＴ２６の表面拡散チャンネル４２が形成される。なお、この実施形態ではＰがＳｉＣ基板２８の表面へ拡散されるが、この開示はそれに限定されないことに留意されたい。代替的に、幾つかの他のＶ族元素（例えば、窒素（Ｎ）やヒ素（Ａｓ））を、酸化物層４４を通してＳｉＣ基板２８へ拡散して、表面拡散チャンネル４２を形成することもできる。好適な実施形態では、図３Ｄの構造（即ち、ＳｉＣ基板２８と、ＳｉＣ基板２８上に形成された酸化物層４４）を、Ｐの豊富な環境でアニールすることにより、ＰをＳｉＣ基板２８の表面に拡散する。１つの実施形態では、Ｐの豊富な環境は、Ｐ２Ｏ５の環境である。別の実施形態では、Ｐの豊富な環境は、ＰＯＣｌ３の環境である。アニール・プロセスのパラメータ、例えば、温度や時間は、酸化物層４４の厚さ（ｔＯＸ）に従って制御されて、表面拡散チャンネル４２が望ましい深さ（即ち、厚さ）と望ましいドーピング濃度とを有するようにされる。なお、パラメータは上記のものに限定されない。表面拡散チャンネル４２の望ましい深さおよび望ましいドーピング濃度とは、表面拡散チャンネル４２が、ＳｉＣ  ＭＯＳＦＥＴ２６の常時オフの挙動を維持しつつも、キャリアの移動度を大きく増加させるものである。なお、代替の実施形態では、酸化物層４４が、ＰをＳｉＣ基板２８の表面へ拡散させる前にエッチングされることもあり、ＳｉＣ基板２８のエッチングされた表面を通してＰの拡散が行われることもあり得ることに留意されたい。
【００２６】
[0037]  表面拡散チャンネル４２が形成された後、酸化物層４４はＰを豊富に含む。この実施形態では、図３Ｅに示すように、酸化物層４４が除去される。酸化物層４４は、例えば、エッチングなどのような任意の適切な技術により除去することができる。なお、用いる技術はエッチングには限定されない。この時点で、ドーパントを更に活性化する必要がある場合、またはそうすることが望ましい場合、高温での追加のアニールを行う。また、高温、例えば、摂氏約１３００度や約１４００度までの温度などでの追加のアニールは、ＰをＳｉＣ基板２８内へ更に拡散させるために用いることができる。この場合、この拡散後アニール・ステップ（post-diffusion annealing step）の温度および時間は、表面拡散チャンネル４２の深さおよびドーピング濃度を制御するために使用する追加のパラメータとなり得る。
【００２７】
[0038]  次に、図３Ｆに示すように、新たな酸化物層４６がＳｉＣ基板２８の表面に形成される。新たな酸化物層４６は、デポジション、熱酸化、またはこれらの組み合わせ（例えば、薄い熱成長させた酸化物と、デポジットされた酸化物との組み合わせ）を用いて形成することができる。新たな酸化物層４６は、例えば、ＳｉＯ２である。しかし、代替的に、他の絶縁体、例えば、高いＫの誘電材料などを用いることもできる。この実施形態では、次に、従来のプロセスを用いて、図３Ｇに示すように、新たな酸化物層４６をエッチングしてゲート酸化膜３４を形成し、次にソース接点３６とドレイン接点３８とゲート接点４０とを形成することにより、ＳｉＣ  ＭＯＳＦＥＴ２６の製造は完了する。ここでも、ソース接点３６およびドレイン接点３８は、好ましくは金属で形成され、ゲート接点４０は、好ましくは金属またはポリシリコンで形成される。
【００２８】
[0039]  図４は、この開示の１つの実施形態に従った、表面拡散チャンネル４２を形成するためのＰ２Ｏ５アニール・プロセスを示す。示されているように、Ｐ２Ｏ５アニール・プロセスが行われるが、このプロセスは、図３Ｄの半導体ウエハ（即ち、酸化物層４４が形成されたＳｉＣ基板２８）を、ボート（boat）またはボートと同様の機構へ配して、酸化物層４４をＰ２Ｏ５ディスク４７に隣接させる。ボートは、示されるように、複数の半導体ウエハとＰ２Ｏ５ディスクとに適応するように構成される。Ｐ２Ｏ５ディスクは、典型的には、Ｐ２Ｏ５と、Ｓｉ、セリウム（Ｃｅ）、ランタン（Ｌａ）、Ａｌ、タンタル（Ｔａ）などの酸化物との複合物である。これらの材料は、加熱されると、Ｐ２Ｏ５と、周囲へ拡散する他の気体状副産物とに分解される。次に、ボートは、炉（例えば、炉配管（furnace tube））へ配置され、不活性ガス（例えばＮ２）の存在下で所定の温度で所定の時間だけ加熱される。好適には、所定の温度および所定の時間は、酸化物層４４の厚さ（ｔＯＸ）に従って選択され、Ｐ２Ｏ５アニール・プロセスの結果として生成される表面拡散チャンネル４２が望ましい深さおよび望ましいドーピング濃度を有するようにされる。言い換えると、所定の温度および所定の時間が選択され、Ｐが、酸化物層４４を通してＳｉＣ基板２８の表面に対して、望ましい深さまで望ましいドーピング濃度で、拡散される。所定の温度は、例えば、摂氏９５０度ないし摂氏１１００度の範囲およびこの範囲を含む範囲である。１つの例示的な実施形態では、酸化物層４４の厚さ（ｔＯＸ）は約５００オングストロームであり、Ｐ２Ｏ５アニール・プロセスは摂氏９５０度の温度で４時間行われ、それにより、表面拡散チャンネル４２は、図５に示すように、約４００オングストロームの深さと、１×１０１８／ｃｍ３より大きいドーピング濃度を有するものとなる。
【００２９】
[0040]  図６Ａないし図６Ｈは、この開示の第２の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴ２６を製造するプロセスを示す。一般に、このプロセスは、新たな酸化物層４６を形成するところまでは、上記のプロセスと同じである。この実施形態では、Ｖ族元素、特定的にはＮが、新たな酸化物層４６へ加えられる（incorporated）。なお、Ｎは例示であることに留意されたい。代替的に、他のタイプのＶ族元素（例えば、Ａｓ、Ｓｂ、および／またはＢｉ）を、新たな酸化物層４６へ加えることもできる。更に、２以上のＶ族元素の組み合わせを新たな酸化物層４６へ加えることもできる。新たな酸化物層４６へＮまたは他のＶ族元素（１以上）を加えることにより、ＳｉＣ基板２８とゲート酸化膜３４との界面近くでのダングリング・ボンドおよび表面トラップの数が低減され、それによりＳｉＣ  ＭＯＳＦＥＴ２６のオン抵抗が減少するので、ＳｉＣ  ＭＯＳＦＥＴ２６の電流が更に増加する。
【００３０】
[0041]  より特定的には、最初に、図６Ａないし図６Ｆに示されるように、図３Ａないし図３Ｆと関連して上記で説明したように製造プロセスが行われ、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２と、表面拡散チャンネル４２と、新たな酸化物層４６とが形成される。次に、この実施形態では、この構造（即ち、図６Ｇに示す新たな酸化物層４６を含むＳｉＣ基板２８）に対して、Ｎの豊富な環境でアニールを行い、Ｎが新たな酸化物層４６へ加えられるようにする。この特定の実施形態では、この構造に対してアニールが行われるが、このアニールは、酸化窒素（ＮＯ）環境で、摂氏１１００度ないし摂氏１３００度の範囲およびこの範囲を含む範囲の温度で、或る時間の長さ、即ち、Ｎが新たな酸化物層４６を通して、また、可能性としてはＳｉＣ基板２８と新たな酸化物層４６との界面を通して、拡散することを可能にする時間の長さだけ、行われる。新たな酸化物層４６へ拡散されるＮは、新たな酸化物層４６とＳｉＣ基板２８との界面近くのダングリング・ボンドおよび表面トラップをパッシベート（passivate）する。ダングリング・ボンドおよび表面トラップをパッシベートすることにより、結果として形成されるＳｉＣ  ＭＯＳＦＥＴ２６のオン状態のときの電流が大幅に増加する。ガス相アニール（gas phase annealing）に代えてイオン注入を用いて、Ｎ（または別の１以上のＶ族元素）を新たな酸化物層４６へ加えることもできる。次に、従来のプロセスを用いて、図６Ｈに示すように、新たな酸化物層４６をエッチングしてゲート酸化膜３４を形成し、次にソース接点３６とドレイン接点３８とゲート接点４０とを形成することにより、ＳｉＣ  ＭＯＳＦＥＴ２６の製造は完了する。ここでも、ソース接点３６およびドレイン接点３８は、好ましくは金属で形成され、ゲート接点４０は、好ましくは金属またはポリシリコンで形成される。
【００３１】
[0042]  図７Ａないし図７Ｆは、この開示の第３の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴ２６を製造するプロセスを示す。この実施形態は、図６Ａないし図６Ｈの実施形態と類似であるが、新たな酸化物層４６をデポジットせず、Ｐの拡散後にＰを豊富に含む酸化物層４４をゲート酸化膜３４として用いる。より特定的には、最初に、図７Ａないし図７Ｄに示すように、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２と、表面拡散チャンネル４２とが、図３Ａないし図３Ｄと関連して上記で説明したように形成される。次に、図７Ｄの構造に対して、図７Ｅに示すように、Ｎの豊富な環境でアニールを行う。注目すべきことは、この実施形態では、Ｐの拡散によりＰを豊富に含むこととなった酸化物層４４が、ゲート酸化膜３４として用いられるので取り除かれず、新たな酸化物層に置き換えられないということである。その結果、Ｐは、ゲート酸化膜３４と、ＳｉＣ基板２８におけるＳｉＣ基板２８とゲート酸化膜３４との界面（即ち、表面拡散チャンネル４２）との双方に含まれる。
【００３２】
[0043]  この特定の実施形態では、この構造は、ＮＯ環境で、摂氏１１００度ないし摂氏１３００度の範囲およびこの範囲を含む範囲の温度で、或る時間の長さ、即ち、Ｎが酸化物層４４を通して、また、可能性としてはＳｉＣ基板２８と酸化物層４４との界面を通して拡散することを可能にする時間の長さだけ、アニールされる。酸化物層４４へ拡散されるＮは、酸化物層４４とＳｉＣ基板２８との界面近くのダングリング・ボンドおよび表面トラップをパッシベートする。ダングリング・ボンドおよび表面トラップをパッシベートすることにより、結果として形成されるＳｉＣ  ＭＯＳＦＥＴ２６のオン状態のときの電流が、大幅に増加する。次に、従来のプロセスを用いて、図７Ｆに示すように、酸化物層４４をエッチングしてゲート酸化膜３４を形成し、次にソース接点３６とドレイン接点３８とゲート接点４０とを形成することにより、ＳｉＣ  ＭＯＳＦＥＴ２６の製造は完了する。ここでも、ソース接点３６およびドレイン接点３８は、好ましくは金属で形成され、ゲート接点４０は、好ましくは金属またはポリシリコンで形成される。
【００３３】
[0044]  図８Ａないし図８Ｆは、この開示の第４の実施形態に従った、図２のＳｉＣ  ＭＯＳＦＥＴ２６を製造するプロセスを示す。この実施形態は、図６Ａないし図６Ｈおよび図７Ａないし図７Ｆの実施形態と類似であるが、リンをＳｉＣ基板２８の表面へ拡散して表面拡散チャンネル４２を形成する前に、Ｎが豊富な環境（例えば、ＮＯ環境）でのアニールが行われる。Ｐの拡散の前に、Ｎが豊富な環境でアニールを行うことにより、ＳｉＣ基板２８の表面で破壊（disruption）が生じ、それにより、ＳｉＣ基板２８へのＰの拡散が改善される。
【００３４】
[0045]  より特定的には、最初に、図８Ａないし図８Ｃに示すように、第１ｎ＋ウェル３０および第２ｎ＋ウェル３２と、酸化物層４４とが、図３Ａないし図３Ｃと関連して上記で説明したように形成される。次に、この実施形態では、Ｎが豊富な環境（例えば、ＮＯ環境）において図８Ｃの構造に対してアニールが行われ、図８Ｄに示すように、Ｎが酸化物層４４へ加えられる。この実施形態ではＮが使用されているが、ここでも、代替として、Ｐ以外の別のＶ族元素（例えば、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、および／またはビスマス（Ｂｉ））を使用することができる。次に、図８Ｅに示すように、図３Ｄおよび図４と関連して上記で説明した様式で、Ｐが、酸化物層４４を通してＳｉＣ基板２８の表面へ拡散され、表面拡散チャンネル４２が形成される。Ｐの拡散の前に、Ｎが豊富な環境でアニールを行った結果として、ＳｉＣ基板２８の表面で破壊が生じ、それにより、ＳｉＣ基板２８の表面へＰを拡散し易くされる。次に、従来のプロセスを用いて、図８Ｆに示すように、酸化物層４４をエッチングしてゲート酸化膜３４を形成し、次にソース接点３６とドレイン接点３８とゲート接点４０とを形成することにより、ＳｉＣ  ＭＯＳＦＥＴ２６の製造は完了する。ここでも、ソース接点３６およびドレイン接点３８は、好ましくは金属で形成され、ゲート接点４０は、好ましくは金属またはポリシリコンで形成される。
【００３５】
[0046]  代替の実施形態では、図８ＥにおけるＰの拡散の後、酸化物層４４を除去して、新たな酸化物層４６のような新たな酸化物層と置換することがてる。次に、Ｖ族元素またはＶ族元素の組み合わせを、図６Ａないし図６Ｆと関連して説明した様式で、新たな酸化物層へ加えることができる。次に、新たな酸化物層をエッチングしてゲート酸化膜３４を形成することができる。次に、ソース接点３６とドレイン接点３８とゲート接点４０とを形成し、ＳｉＣ  ＭＯＳＦＥＴ２６の製造は完了する。
【００３６】
[0047]  図９および図１０は、１つの例示的な実施形態に従ったＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度とドレイン電流との改善を示す。この実施形態では、ＳｉＣ  ＭＯＳＦＥＴ２６は、図７Ａないし図７Ｆのプロセスに従って製造され、Ｐを豊富に含む酸化物層４４がゲート酸化膜３４として用いられる。示されているように、ゲート電圧が、典型的な動作電圧である１５Ｖのとき、標準的なまたは従来のＳｉＣ  ＭＯＳＦＥＴと比較して、ＳｉＣ  ＭＯＳＦＥＴ２６のドレイン電流は約２倍の大きさであり、キャリアの移動度は約１．５ないし２倍の大きさである。更に、ＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度は、約１Ｖないし６Ｖの範囲のゲート電圧に関して、５０ｃｍ２／Ｖｓより大きい。
【００３７】
[0048]  図１１および図１２は、別の例示的な実施形態に従ったＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度とドレイン電流との改善を示す。この実施形態では、ＳｉＣ  ＭＯＳＦＥＴ２６は、図３Ａないし図３Ｇのプロセスに従って製造されている。示されているように、ＳｉＣ  ＭＯＳＦＥＴ２６のキャリアの移動度は、ゲート電圧が２０Ｖのとき、標準的なＳｉＣ  ＭＯＳＦＥＴよりも約１０パーセント高い。また、ＳｉＣ  ＭＯＳＦＥＴ２６に関して図１１から明らかなことは、ターンオンが鋭いこと、および１ｎＡでの伝導の開始により定められる閾値電圧が０．５Ｖ高いことである。なお、ドレイン電流は、図６Ａないし図６Ｈと関連して上記で説明したように、１以上のＶ族元素を新たな酸化物層４６へ加えることにより更に増加され得ることに、留意されたい。
【００３８】
[0049]  ここでの説明は、表面拡散チャンネル４２を含むＳｉＣ  ＭＯＳＦＥＴ２６などのようなＭＯＳデバイスに焦点を合わせているが、この開示はそれに限定されるものではない。ここで説明した概念は、同様の高性能チャンネルを必要とするまたは同様の高性能チャンネルが望ましい他の半導体デバイスにも適用できる。更に、別の実施形態において、ＳｉＣ  ＭＯＳＦＥＴなどのようなＭＯＳデバイスは、表面拡散チャンネル４２無しで製造することができるが、２以上のＶ族元素の組み合わせ（ｎチャンネルＭＯＳデバイスに関して）または２以上のＩＩＩ族元素の組み合わせ（ｐチャンネルＭＯＳデバイスに関して）がゲート酸化膜３４に含まれる。このように構成することにより、オン状態のときにＭＯＳデバイスの電流を実質的に増加させ、従って、ＭＯＳデバイスのオン抵抗を実質的に低減させる。例えば、上記で概説したプロセスは、表面拡散チャンネル４２を形成せずに、ＰおよびＮを、ＭＯＳデバイスのゲート酸化膜３４へ加えるために使用することができる（表面拡散チャンネルの深さを約０として、上記で概説したプロセスを行う）。
【００３９】
[0050]  当業者は、ここで開示したものに関する好適な実施形態についての改善および変更について理解するであろう。そのような改善および変更の全ては、ここで開示した概念および特許請求の範囲の範囲内にあると考えられる。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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