(57)【要約】縦型金属電界効果トランジスタ等のトランジスタは、ＺｎＯ系材料を含む基板と、ＡｌＧａＮ系材料を含む基板の第１の面上に配置される構造体と、基板の第２の面上に配置される電極とを含むことができる。トランジスタはまた、複数の半導体層と電極材料との間に配置される、複数の半導体層と１つの誘電体層とを含むこともできる。【選択図】  図１
2014527302.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタであって、
基板と、
前記基板の第１の面上に配置される、ドリフト層であって、前記ドリフト層は、窒化ガリウム（ＧａＮ）系材料または酸化亜鉛（ＺｎＯ）系材料を含み、前記ドリフト層は、３μｍを超える厚さを有する、ドリフト層と、
前記ドリフト層の上に配置される、ソース電極と、
前記ドリフト層の上に配置される、ゲート電極と、
前記基板の第２の面上に配置される、ドレイン電極と、
を備える、トランジスタ。
【請求項２】
前記ドリフト層と前記ゲート電極との間に配置される、チャネル層をさらに備え、前記チャネル層は、前記ドリフト層と同一の極性を有する、請求項１に記載のトランジスタ。
【請求項３】
前記チャネル層および前記ソース電極は、メサ構造体を備える、請求項２に記載のトランジスタ。
【請求項４】
前記メサ構造体の幅は、２０μｍ未満であり、それは、前記トランジスタにノーマリオフ特性を提供するように構成される、請求項３に記載のトランジスタ。
【請求項５】
前記メサ構造体の幅は、２０μｍを超え、それは、前記トランジスタにノーマリオン特性を提供するように構成される、請求項３に記載のトランジスタ。
【請求項６】
前記基板は、ＺｎＯ系材料を含む、請求項１に記載のトランジスタ。
【請求項７】
前記基板と前記ドリフト層との間に配置される、緩衝層をさらに備え、前記緩衝層は、ＺｎxＭｇ1-xＯ、ＺｎxＣｏ1-xＯ、およびＡｌxＧａ1-xＮのうちの１つ以上を含み、０≦ｘ≦１である、請求項６に記載のトランジスタ。
【請求項８】
前記基板は、（０００±１）ｃ平面極性材料、（１０±１０）ｍ平面非極性材料、（１１±２０）ａ平面非極性材料、および（１０−１±１）、（２０−２±１）、（１０−１±２）、（１１−２±１）、（１１−２±２）半極性材料からなる群から選択される、結晶方位を有する材料を含む、請求項６に記載のトランジスタ。
【請求項９】
前記ソース電極と前記ドリフト層との間に配置される、界面層をさらに備え、前記界面層は、ｐｎ接合を形成するために、前記ドリフト層と反対の極性を有する、請求項１に記載のトランジスタ。
【請求項１０】
前記基板は、金属を含む、請求項１に記載のトランジスタ。
【請求項１１】
前記基板は、約１０５０℃の共晶点を有する金属合金を含む、請求項１に記載のトランジスタ。
【請求項１２】
前記基板と前記ドリフト層との間に接着層をさらに備え、前記接着層は、前記基板および前記ドリフト層を接着するように構成される、請求項１０に記載のトランジスタ。
【請求項１３】
前記ゲート電極と前記ドリフト層との間に配置される、絶縁層をさらに備える、請求項１に記載のトランジスタ。
【請求項１４】
前記ゲート電極と前記ドリフト層との間に配置される、絶縁層をさらに備え、前記絶縁層は、前記ドリフト層の少なくとも一部に埋め込まれるトレンチとして構成される、請求項１に記載のトランジスタ。
【請求項１５】
前記ドリフト層と前記ゲート電極との間に配置される、第１の半導体層および第２の半導体層をさらに備え、前記第１の半導体層および前記第２の半導体層は、ｐｎ接合を形成するように構成される、請求項１に記載のトランジスタ。
【請求項１６】
前記ドリフト層の中または上に配置されるｐウェル、および前記ｐウェル内に配置されるｎウェルをさらに備える、請求項１に記載のトランジスタ。
【請求項１７】
トランジスタであって、
ＺｎＯ系材料を含む、基板と、
前記基板の第１の面上に配置される、緩衝層と、
前記緩衝層上に配置される、第１の半導体層であって、前記第１の半導体層は、化学蒸着プロセスのうちの１つ以上を使用して、前記基板の前記第１の面上に蒸着され、前記第１の半導体層は、３μｍを超える厚さを有する、第１の半導体層と、
前記第１の半導体層の上に配置される、ソース電極およびゲート電極と、
前記基板の第２の面上に配置される、ドレイン電極と、
を備える、トランジスタ。
【請求項１８】
前記化学蒸着プロセスは、原子層蒸着（ＡＬＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシー（ＨＶＰＥ）、および液相エピタキシー（ＬＰＥ）を含む、請求項１７に記載のトランジスタ。
【請求項１９】
前記第１の半導体層は、ＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含み、０≦ｘ≦１である、請求項１７に記載のトランジスタ。
【請求項２０】
有機金属化学蒸着（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を使用して蒸着される、前記第１の半導体層と前記ゲート電極との間の第２の半導体層をさらに備える、請求項１７に記載のトランジスタ。
【請求項２１】
前記第２の半導体層は、メサ構造体を形成し、前記メサ構造体の幅およびドーピングプロファイルは、前記トランジスタのノーマリオン特性を決定するように構成される、請求項２０に記載のトランジスタ。
【請求項２２】
前記第２の半導体層に隣接する界面層をさらに備え、前記界面層は、イオン注入を通して形成される、請求項２０に記載のトランジスタ。
【請求項２３】
前記緩衝層は、ＺｎxＭｇ1-xＯ、ＺｎxＣｏ1-xＯ、およびＡｌxＧａ1-xＮのうちの１つ以上を含み、０≦ｘ≦１である、請求項１７に記載のトランジスタ。
【請求項２４】
トランジスタを製造する方法であって、
ＺｎＯ系材料を含む基板を提供することと、
前記基板の第１の面上に、緩衝層を蒸着することと、
前記ドリフト層の厚さが３μｍを超えるまで、化学蒸着プロセスのうちの１つを使用して、前記緩衝層上に、ＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含むドリフト層を蒸着することであって、０≦ｘ≦１である、蒸着することと、
前記ドリフト層の上にソース電極およびゲート電極を提供することと、
前記基板の第２の面上に、ドレイン電極を提供することと、
を含む、方法。
【請求項２５】
前記化学蒸着プロセスは、原子層蒸着（ＡＬＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシー（ＨＶＰＥ）、および液相エピタキシー（ＬＰＥ）を含む、請求項２４に記載の方法。
【請求項２６】
有機金属化学蒸着（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を使用して、前記ドリフト層と前記ゲート電極との間にチャネル層を提供することをさらに含む、請求項２４に記載の方法。
【請求項２７】
メサ構造体を提供するために、前記チャネル層の少なくとも一部分を除去することをさらに含む、請求項２６に記載の方法。
【請求項２８】
前記チャネル層の前記少なくとも一部分を除去することは、ウェットエッチング、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）、および／または反応性イオンエッチング（ＲＩＥ）のうちの１つ以上を使用して、前記チャネル層の前記少なくとも一部分をエッチングすることを含む、請求項２７に記載の方法。
【請求項２９】
イオン注入を通して前記チャネル層に隣接する界面層を提供することをさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、３５  Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下、２０１１年８月１７日出願のＢｕｎｍｉ  Ａｄｅｋｏｒｅによる「Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ」と題する、米国仮特許出願第６１／５２４，５１０号の先の優先日の利益を主張し、それは、参照によりその全体が本明細書に明確に組み込まれる。
【０００２】
開示された主題は概して、金属絶縁体電界効果トランジスタおよびそれを作製する方法に関し、より具体的には、ＩＩＩ族窒化物材料および／または亜鉛絶縁体型半導体電界効果トランジスタを含む、縦型電界効果トランジスタおよび金属絶縁体電界効果トランジスタに関する。
【背景技術】
【０００３】
縦型電界効果トランジスタ（ＶＦＥＴ）は、独特の種類の三端子トランジスタである。ＶＦＥＴは、ソース、ドレイン、およびゲート電極端子を含み、ＶＦＥＴは、ソース端子とドレイン端子との間で電界を垂直に維持する。ＶＦＥＴは典型的に、シリコン系半導体材料を使用して製造される。シリコン系材料を使用する利点としては、費用効率および高性能が挙げられる。シリコン系ＶＦＥＴの高性能は、シリコンとゲート誘電体との間の低欠陥界面による。ゲート誘電体は、半導体層とゲート電極との間に浮遊し、トランジスタにおける電界効果を達成させるために採用される材料である。絶縁体は、二酸化シリコン絶縁体、および／またはハフニウム絶縁体等の他の「高誘電率（ｈｉｇｈ−Ｋ）」誘電体絶縁体を含むことができる。
【０００４】
しかしながら、シリコン系ＶＦＥＴは、本質的限界を有する。まず、シリコン系ＶＦＥＴは、シリコンの特性により高電圧で動作することができない。材料の臨界磁場は、材料が破壊し、その半導体特性を損失する電界の強度とみなされ得る。シリコンは、比較的低いエネルギーバンドギャップ（例えば、１．１４ｅＶ）を有するため、シリコンの臨界磁場は低い。したがって、シリコン系ＶＦＥＴは、高電圧での動作に適さない。第二に、シリコン系ＶＦＥＴのスイッチング周波数はしばしば、１００ｋＨｚを下回る。第三に、シリコン系ＶＦＥＴのオン抵抗はしばしば高く、例えば、２００ｍΩ−ｃｍ-2を上回る。最後に、シリコン系ＶＦＥＴの動作温度は低く、例えば、約１５０℃であり得る。
【０００５】
シリコン系ＶＦＥＴの欠陥のいくつかは、炭化ケイ素（ＳｉＣ）系ＶＦＥＴによって対処され得る。ＳｉＣのより高いバンドギャップ（例えば、３．０ｅＶ）は、最大で１０，０００ＶのＶＦＥＴのより高い動作電圧、より高いスイッチング周波数、所望のより低いオン抵抗、および約２３０℃のより高い動作温度を可能にする。
【０００６】
しかしながら、ＳｉＣ系ＶＦＥＴは、製造コストが高い。最大で１０，０００Ｖに適応することができる電力トランジスタを製造するために、トランジスタ中のＳｉＣエピタキシャル層は、実質的に厚く、例えば、１０μｍ〜１００μｍの範囲内であるべきである。かかる厚いＳｉＣエピタキシャル層が必要とされるため、ＳｉＣ系ＶＦＥＴを製造するための平準化コストは、シリコン系ＶＦＥＴと比較して最大で１００倍高価になり得る。さらに、ＳｉＣエピタキシャル層のオン抵抗は高くなり得、それは、ＳｉＣ系ＶＦＥＴの性能を制限し得る。高い製造コストならびに制限された性能は、電力トランジスタ中のＳｉＣの採用を遅らせた。
【発明の概要】
【０００７】
開示された主題のある特定の実施形態は、トランジスタを含む。トランジスタは、基板と、基板の第１の面上に配置されるドリフト層とを含むことができ、ドリフト層は、窒化ガリウム（ＧａＮ）系材料または酸化亜鉛（ＺｎＯ）系材料を含み、ドリフト層は、約３μｍを超える厚さを有する。トランジスタはまた、ドリフト層の上に配置されるソース電極、ドリフト層の上に配置されるゲート電極、および基板の第２の面上に配置されるドレイン電極も含むことができる。
【０００８】
一態様では、トランジスタはまた、ドリフト層とゲート電極との間に配置されるチャネル層を含むこともでき、チャネル層は、ドリフト層と同一の極性を有する。
【０００９】
本明細書に記載される実施形態のいずれかにおいて、チャネル層およびソース電極は、メサ構造体を形成することができる。
【００１０】
本明細書に記載される実施形態のいずれかにおいて、メサ構造体の幅は、約２０μｍ未満であり、ノーマリオフスイッチを形成する。
【００１１】
本明細書に記載される実施形態のいずれかにおいて、メサ構造体の幅は、約２０μｍを超え、ノーマリオンスイッチを形成する。
【００１２】
本明細書に記載される実施形態のいずれかにおいて、基板は、ＺｎＯ系材料を含む。
【００１３】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、基板とドリフト層との間に配置される緩衝層も含むことができ、緩衝層は、ＺｎxＭｇ1-xＯ、ＺｎxＣｏ1-xＯ、およびＡｌxＧａ1-xＮのうちの１つ以上を含み、０≦ｘ≦１である。
【００１４】
本明細書に記載される実施形態のいずれかにおいて、基板は、（０００±１）ｃ平面極性材料、（１０±１０）ｍ平面非極性材料、（１１±２０）ａ平面非極性材料、および（１０−１±１）、（２０−２±１）、（１０−１±２）、（１１−２±１）、（１１−２±２）半極性材料からなる群から選択される、結晶方位を有する材料を含むことができる。
【００１５】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ソース電極とドリフト層との間に配置される界面層も含むことができ、界面層は、ｐｎ接合を形成するために、ドリフト層と反対の極性を有する。
【００１６】
本明細書に記載される実施形態のいずれかにおいて、基板は、金属を含む。
【００１７】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、基板とドリフト層との間に接着層も含むことができ、接着層は、基板およびドリフト層を接着するように構成される。
【００１８】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ゲート電極とドリフト層との間に配置される絶縁層も含むことができ、絶縁層は、ドリフト層の少なくとも一部に埋め込まれるトレンチとして構成される。
【００１９】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ドリフト層とゲート電極との間に配置される、第１の半導体層および第２の半導体層も含むことができ、第１の半導体層および第２の半導体層は、ｐｎ接合を形成するように構成される。
【００２０】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ドリフト層の中または上に配置されるｐウェル、およびｐウェル内に配置されるｎウェルも含むことができる。
【００２１】
開示された主題のある特定の実施形態は、トランジスタを含む。トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に蒸着される緩衝層と、緩衝層上に配置される第１の半導体層とを含むことができ、第１の半導体層は、化学蒸着プロセスのうちの１つを使用して、基板の第１の面上に蒸着され、第１の半導体層は、約３μｍを超える厚さを有する。トランジスタはまた、第１の半導体層の上に配置されるソース電極およびゲート電極と、基板の第２の面上に配置されるドレイン電極とを含むことができる。
【００２２】
本明細書に記載される実施形態のいずれかにおいて、化学蒸着プロセスは、原子層蒸着（ＡＬＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシー（ＨＶＰＥ）、および液相エピタキシー（ＬＰＥ）を含む。
【００２３】
本明細書に記載される実施形態のいずれかにおいて、第１の半導体層は、ＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含み、０≦ｘ≦１である。
【００２４】
本明細書に記載される実施形態のいずれかにおいて、トランジスタはさらに、有機金属化学蒸着（ＭＯＣＶＤ）および／または分子線エピタキシー（ＭＢＥ）を使用して蒸着される、第２の半導体層も含むことができる。
【００２５】
本明細書に記載される実施形態のいずれかにおいて、第１の半導体層および第２の半導体層は、メサ構造体を形成し、メサ構造体の幅は、トランジスタのノーマリオン特性を決定するように構成される。
【００２６】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含む。
【００２７】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含む。デバイスはさらに、基板の第１および第２の面上で支持される、半導体層ならびに金属および／または導電性半導体材料電極を含む。
【００２８】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、ｎ型またはｐ型種を含む複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含み、ｎ型またはｐ型種は、イオン注入、気相取り込み、溶液取り込み、および拡散を含む１つまたは複数のドーピング技術によって導入されてもよい。デバイスはさらに、基板の第１および第２の面上で支持される、半導体層ならびに金属および／または導電性半導体材料電極を含む。
【００２９】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含む。デバイスはさらに、基板の第１の面上で支持される半導体層ならびに金属および／または導電性半導体材料電極の表面および／または表面付近の領域上で維持される、少なくとも１つの誘電体または絶縁媒体を含む。
【００３０】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含む。デバイスはさらに、基板の第１および第２の面上で支持される半導体層ならびに金属および／または導電性半導体材料電極の表面および／または表面付近の領域上で維持される、少なくとも１つの誘電体または絶縁媒体を含む。
【００３１】
一態様では、トランジスタは、ＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含む。デバイスはさらに、半導体層の表面および／もしくは表面付近の領域上で維持される、ならびに／または半導体層に埋め込まれるトレンチに蒸着され、かつ基板の第１および第２の面上で支持される金属および／または導電性半導体材料電極を有する、少なくとも１つの誘電体または絶縁媒体を含む。
【００３２】
一態様では、トランジスタは、ｎ型であるＺｎＯ系材料を含む基板と、基板の第１の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、ｎ型またはｐ型種を含む複数のＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含み、ｎ型またはｐ型種は、イオン注入、気相取り込み、溶液取り込み、および拡散を含む１つまたは複数のドーピング技術によって導入されてもよい。デバイスはさらに、半導体層の表面および／もしくは表面付近の領域上で維持される、ならびに／または半導体層に埋め込まれるトレンチに蒸着され、かつｎ型またはｐ型種を含んでもよく基板の第１および第２の面上で支持される金属および／または導電性半導体材料電極を有する、少なくとも１つの誘電体または絶縁媒体を含む。
【００３３】
開示された主題のある特定の実施形態は、トランジスタを製造する方法を含む。方法は、ＺｎＯ系材料を含む基板を提供することと、基板の第１の面上に緩衝層を蒸着することと、ドリフト層の厚さが３μｍを超えるまで、化学蒸着プロセスを使用して、緩衝層上に、ＡｌxＧａ1-xＮおよび／またはＺｎxＭｇ1-xＯ材料を含むドリフト層を蒸着することとを含むことができ、０≦ｘ≦１である。方法はまた、ドリフト層の上にソース電極およびゲート電極を提供することと、基板の第２の面上にドレイン電極を提供することとを含むことができる。
【００３４】
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、有機金属化学蒸着（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を使用して、ドリフト層とゲート電極との間にチャネル層を提供することを含む。
【００３５】
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、メサ構造体を提供するために、チャネル層の少なくとも一部分を除去することを含む。
【００３６】
本明細書に記載される実施形態のいずれかにおいて、チャネル層の少なくとも一部分を除去することは、ウェットエッチング、誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）、および／または反応性イオンエッチング（ＲＩＥ）のうちの１つ以上を使用して、チャネル層の少なくとも一部分をエッチングすることを含む。
【００３７】
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、イオン注入を通してチャネル層に隣接する界面層を提供することを含む。
【００３８】
開示された主題の他の態様、実施形態、および特徴は、添付の図面と併せて考慮されるとき、開示された主題の以下の詳細な説明から明らかとなる。添付の図面は概略的であり、縮尺通りに描かれることを意図していない。図面中、種々の図面に示される各同一または実質的に同様の構成要素は、単一の数字または表記によって表される。明確にするために、全ての構成要素が全ての図面で表示されるわけではない。また、当業者が開示された主題を理解することを可能にするために、例示が必要ではない場合、開示された主題の各実施形態の全ての構成要素が示されるわけでもない。参照により本明細書に組み込まれる全ての特許出願および特許は、参照によりその全体が組み込まれる。矛盾が起こった場合、定義を含む本明細書が優先する。
【００３９】
開示された主題の種々の目的、特徴、および利点は、以下の図面と併せて考慮されるとき、開示された主題の以下の詳細な説明を参照してより十分に理解され得、図面中、同様の番号は、同様の要素を特定する。
【図面の簡単な説明】
【００４０】
【図１】開示された主題のある特定の実施形態に従った、縦型金属半導体トランジスタの断面図である。
【図２】開示された主題のある特定の実施形態に従った、金属基板を調製するために使用され得る、中間構造体を示す。
【図３】開示された主題のある特定の実施形態に従った、金属基板上に提供される、トランジスタを示す。
【図４】開示された主題のある特定の実施形態に従った、非縦型メサ構造体を有するトランジスタを示す。
【図５】開示された主題のある特定の実施形態に従った、縦型金属絶縁体半導体電界効果トランジスタの断面図である。
【図６】開示された主題のある特定の実施形態に従った、追加の半導体層を有する縦型金属絶縁体半導体電界効果トランジスタの断面図を示す。
【図７】開示された主題のある特定の実施形態に従って、複数のトランジスタがどのように共通の基板を共有することができるのかを示す。
【図８】開示された主題のある特定の実施形態に従った、補助的トランジスタシステムを示す。
【図９】開示された主題のある特定の実施形態に従った、平面縦型金属絶縁体半導体電界効果トランジスタの断面図を示す。
【図１０】開示された主題のある特定の実施形態に従った、共通の基板上で製造される、同一の極性を有する複数のトランジスタを示す。
【図１１】開示された主題のある特定の実施形態に従った、共通の基板上で製造される、相補的極性を有する複数のトランジスタを示す。
【図１２】開示された主題のある特定の実施形態に従った、わずかにドープされたエピタキシャル層を有するトランジスタを示す。
【図１３】開示された主題のある特定の実施形態に従った、平面半導体層を有するトランジスタを示す。
【図１４】開示された主題のある特定の実施形態に従った、わずかにドープされたエピタキシャル層および平面半導体層を有するトランジスタを示す。
【発明を実施するための形態】
【００４１】
ここで、開示された主題の実施形態が詳細に参照される。かかる実施形態は、開示された主題を説明する目的で提供され、実施形態は、限定することを意図していない。実際に、当業者は、本明細書を読み、図面を見ることによって、種々の修正および変更が行われ得ることを理解することができる。
【００４２】
開示された主題の少なくとも１つの実施形態を詳細に説明する前に、開示された主題は、その適用を、以下の説明に記載されるか、または図面に示される構造詳細および構成要素の配列に限定されないことを理解されたい。開示された主題は、他の実施形態で表され得、種々の方法で実行および実施され得る。また、本明細書で採用される表現および用語は、説明目的であり、限定するものとみなされるべきではないことを理解されたい。多くの実施形態が本特許出願に記載され、例示目的のみで示される。記載された実施形態は、いかなる意味においても限定することを目的としていない。開示された主題は、本明細書の開示から容易に明らかとなるように、多くの実施形態に広く適用可能である。当業者は、開示された主題が種々の修正および変更を伴い実行され得ることを認識するであろう。開示された主題の特定の特徴は、１つ以上の特定の実施形態または図面を参照して記載され得るが、かかる特徴が、それらが参照して記載される１つ以上の特定の実施形態または図面での使用に限定されないことが理解されるべきである。
【００４３】
したがって、当業者は、本開示が基づく概念が、開示された主題のいくつかの目的を実行するために、他の構造体、方法、およびシステムの設計のための基礎として容易に利用され得ることを理解するであろう。したがって、開示された主題が、本明細書に記載されるものと同等の構造物を、それらが開示された主題の精神および範囲から逸脱しない限り、含むとみなされることが重要である。
【００４４】
例えば、記載されたプロセスの特定の順序は、プロセスが互いに依存しない限りにおいて、ある特定のプロセスが他のプロセスと同時に、または他のプロセスから独立して実施されるように変更され得る。したがって、本明細書に記載されるステップの特定の順序は、プロセスを実施するためのステップの特定の順序を意味するとみなされるものではない。上記のプロセスの他の変更または修正もまた考えられる。例えば、プロセスおよび／またはアルゴリズムのさらなる非実質的な類似もまた、本明細書に記載されるプロセスの範囲内にあるとみなされる。
【００４５】
加えて、一実施形態の一部として例示または記載される特徴は、なおさらなる実施形態を得るために、他の実施形態に使用され得る。さらに、ある特定の特徴は、同一または同様の機能を実施する、まだ言及されていない同様のデバイスまたは特徴で代替され得る。したがって、かかる修正または変更は、開示された主題全体内に含まれることが意図される。
【００４６】
電力トランジスタの所望の特徴のうちの１つは、高い動作電圧である。例えば、最大で５，０００Ｖで電力トランジスタを作動することが、しばしば望ましい。かかる高い動作電圧を達成するために、電力トランジスタは、厚い炭化ケイ素（ＳｉＣ）エピタキシャル層（ＳｉＣエピタキシャル層として既知である）を使用することができる。ＳｉＣの高いバンドギャップ電圧およびエピタキシャル層の高い厚さ（約１０μｍ〜１００μｍ）は、ＳｉＣ系電力トランジスタの高電圧動作を可能にする。しかしながら、厚いＳｉＣエピタキシャル層はしばしば、成長させるコストが高く、したがって、ＳｉＣ系電力トランジスタの使用は制限されてきた。
【００４７】
ＳｉＣの費用効率の高い代替品は、ＩＩＩ族窒化物である。例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）は、ＡｌＧａＮが高いバンドギャップ電圧を有するため、電力トランジスタのための魅力的な材料であり得る。ＩＩＩ族窒化物は、ＩＩＩ族窒化物電力トランジスタを形成するために、ＳｉＣ基板上でエピタキシャルに成長し得る。高い動作電圧を提供するために、ＩＩＩ族窒化物エピタキシャル層の厚さは、１０μｍを超える必要がある。残念ながら、ＩＩＩ族窒化物がＳｉＣ基板上でエピタキシャルに成長したとき、底面転位、積層欠陥、および亀裂を含む、延長線、平面、および体積結晶欠陥は、窒化物の単結晶性を阻害し、最終的に厚さ約５μｍに低下させる。したがって、高電圧電力トランジスタのためにＩＩＩ族窒化物エピタキシャル層を使用することはふさわしくない。
【００４８】
開示された主題の器具、システム、および方法は、既存の高電圧電力トランジスタの課題に対処する。開示された電力トランジスタは、酸化亜鉛（ＺｎＯ）基板上で成長するＩＩＩ族窒化物エピタキシャル層を含むことができる。ＩＩＩ族窒化物エピタキシャル層は、単結晶性（すなわち、単一結晶層）であってもよい。ＩＩＩ族窒化物エピタキシャル層は、窒化ガリウム（ＧａＮ）エピタキシャル層を含むことができる。エピタキシャル層は、開示された製造方法を使用して、約５μｍ〜約３００μｍに及ぶ厚さまで、ＺｎＯ基板上で成長することができる。
【００４９】
本明細書に記載されるいくつかのデバイスにおいて、ＺｎＯ系材料は、トランジスタの半導体部分の一部または全体、例えば、電荷が実施される半導体層を形成するために採用され得る。本明細書で使用される「ＺｎＯ系材料」は、ＡxＺｎ1-xＯであり、Ａは、Ｂｅ、Ｍｇ、Ｂａ、Ｃａ、Ｓｒ、Ｃｄ、Ｍｎ、およびＣｏを含み、０≦ｘ≦１である。
【００５０】
図１は、開示された主題のある特定の実施形態に従った、縦型金属半導体電界効果トランジスタの断面図である。トランジスタ１００は、以下の構造体のうちの１つ以上を含むことができる：基板１０２、緩衝層１０４、ドリフト層１０６、チャネル層１０８、界面層１１０、接合終端層１１２、ゲート電極１１４、ソース電極１１６、ドレイン電極１１８、および／または不動態化層１２０。
【００５１】
いくつかの実施形態では、基板１０２は、ＺｎＯを使用して形成され得る。ＺｎＯ系基板は、基板とエピタキシャル層との間の低い格子不整合のため、低い欠陥密度の単結晶エピタキシャル層の成長を可能にすることができる。低い欠陥密度の単結晶エピタキシャル層は、効率的なデバイス性能を可能にすることができる。ＺｎＯ基板上で形成され得る低い欠陥密度の単結晶エピタキシャル層は、ＺｎＯ系エピタキシャル層、ＡｌxＧａ1-xＮエピタキシャル層、およびＩｎxＧａ1-xＮエピタキシャル層を含むことができ、０≦ｘ≦１である。
【００５２】
いくつかの実施形態では、ＺｎＯ基板１０２は、光学的に透明であり得、望ましい場合、導電性になるようにドープされ得、以下の配向を含むように結晶方位が変化してもよい：（０００±１）ｃ平面極性材料、または（１０±１０）ｍ平面非極性材料もしくは（１１±２０）ａ平面非極性材料、または（１０−１±１）、（２０−２±１）、（１０−１±２）、（１１−２±１）、（１１−２±２）半極性材料。かかる基板は、ＺｎＯ系、ＡｌxＧａ1-xＮ、およびＩｎxＧａ1-xＮ材料に対して、低コストかつ大きい表面積（約１インチを超える直径）の基板を提供することができ、費用効率が高く、かつ効率的な電力トランジスタの生産を促進することができる。
【００５３】
いくつかの実施形態では、基板１０２は、ドープされたｎ型であってもよい。基板１０２は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｎ型ドーパントを含んでもよい。基板１０２は、１Ω−ｃｍ〜１０-6Ω−ｃｍのｎ型抵抗率を有してもよい。いくつかの実施形態では、基板１０２は、ドープされたｐ型であってもよい。例えば、基板１０２は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｐ型ドーパントを含んでもよい。基板１０２は、１０3Ω−ｃｍ〜１０-4Ω−ｃｍのｐ型抵抗率を有してもよい。
【００５４】
基板１０２は、緩衝層１０４に直接連結され得る。緩衝層は、二次相の形成なく、六方晶ＡｌxＧａ1-xＮエピタキシャル層の結晶化を促進することができる。いくつかの実施形態では、緩衝層１０４は、ＺｎＯ系材料の層を含むことができる。緩衝層１０４に対するＺｎＯ系材料としては、ＺｎxＭｇ1-xＯおよび／またはＺｎxＣｏ1-xＯが挙げられ、０≦ｘ≦１である。他の実施形態では、緩衝層１０４は、０≦ｘ≦０．５の組成範囲のＡｌＮおよび／またはＡｌxＧａ1-xＮを含むことができる。いくつかの実施形態では、緩衝層１０４は、ドープされたｎ型であってもよい。例えば、緩衝層１０４は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｎ型ドーパントを含んでもよい。緩衝層１０４は、１Ω−ｃｍ〜１０-6Ω−ｃｍのｎ型抵抗率を有してもよい。いくつかの実施形態では、緩衝層１０４は、ドープされたｐ型であってもよい。緩衝層１０４は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｐ型ドーパントを含んでもよい。緩衝層１０４は、１０3Ω−ｃｍ〜１０-4Ω−ｃｍのｐ型抵抗率を有してもよい。緩衝層１０４は、ＺｎＯ系基板１０２とＧａＮ系活性層との間の格子不整合を軽減するために使用され得る。他の実施形態では、緩衝層は、拡散バリア層としての機能を果たし得る。
【００５５】
いくつかの実施形態では、トランジスタ１００は、ドリフト層１０６を含むことができる。ドリフト層１０６は、キャリアの流動を可能にし、それによりトランジスタ１００のオン抵抗を低減することができる。縦型トランジスタのドリフト層１０６はまた、印加された電圧をスクリーニングおよび／または阻止することができる。スクリーニングされた電圧および許容電流は、トランジスタの厚さおよび面積のそれぞれに比例する。
【００５６】
しばしば、トランジスタの破壊電圧とトランジスタのオン抵抗との間にはトレードオフがあり、このトレードオフは、ドリフト層１０６の厚さおよびドーピングレベルを設計することによって操作され得る。ドリフト層１０６が厚く、低レベルのドーパント濃度でドープされる場合、トランジスタの破壊電圧は高くなり得るが、トランジスタのオン抵抗も同様に高くなり得る。一方で、ドリフト層１０６が薄く、高レベルのドーパント濃度でドープされる場合、トランジスタのオン抵抗は低くなり得るが、トランジスタの破壊電圧も同様に低くなり得る。２つの競合する特徴のバランスを保つために、ドリフト層１０６は、約３μｍ〜約３００μｍに及ぶ厚さを有することができ、約１０14ｃｍ-3〜約１０18ｃｍ-3に及ぶドーパント濃度を有することができる。
【００５７】
ドリフト層１０６は、ＺｎＯ系材料、例えば、ＺｎxＭｇ1-xＯを含むことができ、０≦ｘ≦１である。ドリフト層１０６はまた、ＩＩＩ族窒化物材料、例えば、ＡｌxＧａ1-xＮを含むことができ、０≦ｘ≦１である。いくつかの実施形態では、ドリフト層１０６は、約１０14ｃｍ-3〜約１０18ｃｍ-3に及ぶｎ型ドーパント濃度を有する、ｎ型であってもよい。いくつかの実施形態では、ドリフト層１０６は、約１０14ｃｍ-3〜約１０18ｃｍ-3に及ぶｐ型ドーパント濃度を有する、ｐ型であってもよい。いくつかの実施形態では、ドリフト層１０６は、不均一にドープされてもよい。いくつかの実施形態では、ドリフト層１０６は、単結晶性であってもよい。
【００５８】
いくつかの実施形態では、ドリフト層１０６は、非ドープまたは真性であってもよい。他の実施形態では、ドリフト層１０６は、ドープされたｎ型であってもよい。例えば、ドリフト層１０６は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｎ型ドーパントを含んでもよい。いくつかの実施形態では、ドリフト層１０６は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｐ型ドーパントを含んでもよい。ドリフト層１０６は、１００Ω−ｃｍ〜１０-6Ω−ｃｍのｐ型抵抗率を有してもよい。ドリフト層１０６は、１０3Ω−ｃｍ〜１０-4Ω−ｃｍのｐ型抵抗率を有してもよい。
【００５９】
いくつかの実施形態では、ドリフト層１０６は、約１０14ｃｍ-3〜約１０18ｃｍ-3のドーパント濃度で、ドープされたｎ型またはｐ型であってもよく、ＡｌxＧａ1-xＮ中のＭｇ、Ｚｎ、および／または例えばＦｅを含む等電子不純物での補償により、低伝導率で作られ得る。ドリフト層１０６はまた、デバイスの電極端子を通してスクリーニングされる電界の設計を促進するために、層厚さに応じて不均一のドーピングを含み得る。
【００６０】
トランジスタ１００はまた、チャネル層１０８を含むことができる。チャネル層１０８は、ドリフト層１０６上にエピタキシャルに蒸着され得、ドリフト層１０６と同様の極性を有して、約０．０１μｍ〜１０μｍの厚さであってもよい。
【００６１】
いくつかの実施形態では、ドリフト層１０６およびチャネル層１０８は、メサ構造体を形成することができる。メサ構造体は、エッチングプロセスを使用して形成され得る。エッチングプロセスは、ウェットエッチング、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）、および反応性イオンエッチング（ＲＩＥ）を含むことができる。場合によっては、メサ構造体のサイズは、約１０μｍ未満であってもよい。他の場合では、メサ構造体の幅は、約１０μｍを超えてもよい。
【００６２】
トランジスタ１００はまた、界面層１１０を含むことができる。界面層１１０は、電荷キャリアが空乏化し得る空間電荷領域を形成することに寄与し得る。ゲート電極とチャネル層１０８との間に形成される空間電荷領域の幅は、界面層１１０のドーピングプロファイルを制御することによって制御され得る。例えば、空間電荷領域の幅は、ドーパント濃度に反比例する。以下に記載されるように、空間電荷領域およびメサ構造体の幅は、トランジスタの種類を決定する上で重要な役割を果たし得る。界面層１１０は、少なくとも０．００１μｍの厚さを有することができ、ドリフト層１０６および／またはチャネル層１０８に隣接することができる。界面層１１０は、ｐｎ接合を構築するために、ドリフト層１０６および／またはチャネル層１０８と反対の極性を有することができる。界面層１１０は、エピタキシャル蒸着を含むプロセスを通して、またはイオン注入によって形成され得る。いくつかの実施形態では、界面層１１０は、空間電荷領域を設計するために、不均一にドープされ得る。界面層１１０中のドーピング濃度の評価は、空間電荷領域の設計が、界面層１１０内に延在すること、またはチャネル層１０８中に完全に配置されることを可能にし得る。
【００６３】
トランジスタ１００はまた、接合終端１１２を含むことができる。接合終端１１２は、少なくとも０．００１μｍの幅および深さ、より好ましくはそれぞれ少なくとも５０μｍおよび１μｍの幅および深さの寸法まで延在することができる。接合終端１１２は、層１０６、１０８、および１１０の全体または一部を横断することによって、かつイオン注入を介して形成され得る。イオン注入は、ＶＩＩ族の不活性の元素、金属上で等電子である元素、ＡｌＧａＮ系の窒素副格子、ＺｎＯ系の金属副格子、またはＺｎＯ系の酸素副格子を使用して実施され得る。
【００６４】
トランジスタ１００は、電極１１４、１１６、１１８を含むことができる。電極は、Ａｕ、Ａｇ、Ｐｔ、Ｎｉ、Ａｌ、Ｓｉ、Ｔｉ、Ｗ、Ｃｕ、ＧａＮのｐ型金属化、ポリシリコン、インジウムスズ酸化物、亜鉛ガリウム酸化物、亜鉛インジウム酸化物，および／または亜鉛アルミニウム酸化物を含む、金属を使用して形成され得る。例えば、ゲート電極１１４は、界面層１１０上に蒸着されてもよく、ソース電極１１６は、ソース電極を形成するために、半導体層１０６、１０８のメサ構造体上に蒸着され得、ドレイン電極１１８は、基板１０２の第２の面上で形成され得る。
【００６５】
トランジスタ１００はまた、不動態化層１２０を含むことができる。不動態化層１２０は、電極が電気的接続を受容することができるように、電極の周囲に蒸着され得る。不動態化層１２０は、絶縁体、窒化物、オキシ窒化物、および／またはハロゲン化ポリマーを含むことができる。
【００６６】
いくつかの実施形態では、メサ構造体の幅およびメサ構造体におけるドーピングプロファイルは、空乏モードトランジスタとしても既知のノーマリオントランジスタを形成するように設計され得る。メサ構造体の幅は、真性ビルトイン電界によって形成される空間電荷領域の構造体に影響を及ぼし得、それは次いで、トランジスタ１００の特徴に影響を及ぼし得る。真性ビルトイン電界は、界面層１１０とチャネル層１０８との間のドーピングプロファイルに起因し得る。真性ビルトイン電界は、任意の電荷キャリアを欠くことができる空乏領域等の空間電荷領域を生成し得る。メサ幅が、界面層１１０の周囲に形成される真性空間電荷領域の組み合わされた幅を超えるのに十分大きい場合、真性空間電荷領域は重ならない。したがって、真性空間電荷領域間の空間は、電流フローに適応し得る電荷キャリアを維持することができる。ソース電極およびドレイン電極は、ゲート電極に印加される任意のバイアス電圧がなくても、電流フローを可能にするためにこの空間を使用し得る。
【００６７】
空乏モードトランジスタに対する所望のメサ幅は、チャネル層のドーピング濃度によって決まり得る。いくつかの実施形態では、チャネル層中のドーピング濃度が約１０14ｃｍ-3であるとき、空乏モードトランジスタは、２０μｍを超える、好ましくは約２０μｍのメサ幅を有することができる。ドーピング濃度がより高いとき、空乏モードトランジスタは、２０μｍ未満のメサ幅を有することができる。例えば、空乏モードトランジスタは、適切なドーピング濃度、例えば、１０16ｃｍ-3超で、５μｍのメサ幅を有することができる。
【００６８】
空乏モードトランジスタの動作は、以下のように説明され得る。ドレイン−ソース電圧（ＶDS）が非ゼロ値をとる場合、トランジスタは、任意のゲート電圧がなくても、ソース電極からドレイン電極への電流フローに適応する。特定の臨界ＶDS値、ＶDS-THを超えて、チャネル領域としても既知のソース−ドレイン間の領域中の電流フローは、例えば、約０．００１Ａ〜約５００Ａに変化し得る、好ましくは約０．１Ａ〜約３００Ａの利用が変化し得る最大値をとる。ゲート−ソース電極における逆バイアス電圧（ＶGS）の印加は、トランジスタをオフにするために空間電荷領域を拡大することができる。反対に、逆バイアス電圧ＶGSの除去は、次いで、トランジスタをオンにするために空間電荷領域を収縮し得る。
【００６９】
いくつかの実施形態では、メサ構造体の幅は、エンハンスメントモードトランジスタとしても既知のノーマリオフトランジスタを形成するように設計され得る。しばしば、エンハンスメントモードトランジスタは、ゲート電極間に短いメサを有することができる。メサが短いとき、界面層１１０からの空間電荷領域は融合し、それによりチャネル層１０８をブロックし得る。したがって、トランジスタはノーマリオフである。「ノーマリオフ」トランジスタをオンにするために、空間電荷領域の幅は減少させられ得る。空間電荷領域を減少させるために、ゲート電極に電圧が印加され得る。ゲート−ソース端子への順バイアス電圧（ＶGS）を増加させることは、空間電荷領域の幅を減少させ、ソース電極からドレイン電極への電流フローを可能にし得る。
【００７０】
いくつかの実施形態では、エンハンスメントモードトランジスタは、５０μｍ未満、好ましくは２０μｍ未満のメサ幅を有することができる。いくつかの実施形態では、空間電荷領域の幅は、ドーピング濃度の設計を通して修正され得る。例えば、例えば、１０16ｃｍ-3を下回る、チャネル層１０８の低いドーピング濃度は、広い空間電荷領域を提供することができる。したがって、チャネル層１０８の濃度が低い場合、エンハンスメントモードトランジスタにおけるメサ構造体は広く、例えば、２０μｍよりも広くなり得、なお、エンハンスメントモードを達成し得る。例えば、チャネル層におけるドーピング濃度が約１０14ｃｍ-3であるとき、エンハンスメントモードトランジスタは、２０μｍを超える、好ましくは約２０μｍのメサ幅を有することができる。対照的に、例えば、１０16ｃｍ-3を上回る、チャネル層１０８の高いドーピング濃度は、薄い空間電荷領域を提供することができる。したがって、チャネル層１０８の濃度が高い場合、エンハンスメントモードトランジスタにおけるメサ構造体は、エンハンスメントモードを達成するために薄く、例えば、２０μｍよりも薄くなり得る。例えば、エンハンスメントモードトランジスタは、例えば、１０16ｃｍ-3を超える、適切なドーピング濃度で、５μｍのメサ幅を有することができる。場合によっては、チャネル層１０８における高いドーピング濃度はまた、トランジスタのオン抵抗を低減するために望ましくあり得る。例えば、チャネル層１０８の高いドーピング濃度で、トランジスタのオン抵抗は、１００ｍΩ−ｃｍ2未満になるように設計され得る。
【００７１】
製造方法
トランジスタ１００におけるエピタキシャル層は、以下に開示される方法を使用して形成され得る。ある特定の実施形態では、緩衝層１０４は、ＡｌxＧａ1-xＮ系材料を含み、０≦ｘ≦１であり、約０．００１μｍ〜約１０μｍに及ぶ厚さを有する。緩衝層１０４は、種々の技術を通して基板１０２上に直接蒸着され得る。技術としては、スパッタリング、パルスレーザー蒸着（ＰＬＤ）、分子線エピタキシー（ＭＢＥ）の物理蒸着プロセス、もしくは原子層蒸着（ＡＬＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシー（ＨＶＰＥ）、液相エピタキシー（ＬＰＥ）を含む化学蒸着プロセス、またはこれらのプロセスの任意の組み合わせが挙げられ得る。
【００７２】
いくつかの実施形態では、六方晶ウルツ鉱ＩＩＩ族窒化物結晶を得るために、物理蒸着プロセスを使用して緩衝層１０４を蒸着することが好ましい。物理蒸着プロセスとしては、スパッタリング、パルスレーザー蒸着（ＰＬＤ）、および分子線エピタキシー（ＭＢＥ）が挙げられ得る。特に、ＩＩＩ族窒化物の化学蒸着プロセスと一致する環境を低減する際の不均一の蒸着プロセスは、（Ａｌ／Ｇａ）2−ＺｎＯ4ＮおよびまたはＩＩ〜ＶＩ酸化物およびＩＩＩ族窒化物の他の中間化合物の形成をもたらし得る。これらの中間化合物は、好ましい六方晶ウルツ鉱ＩＩＩ族窒化物化合物からの逸脱を引き起こし得る。
【００７３】
ドリフト層１０６は、縦型トランジスタ１００におけるｎ型ドリフト領域を形成することができる。ドリフト層１０６は、１０14ｃｍ-3〜１０17ｃｍ-3に及ぶ濃度で、ｎ型ドーパントを含むことができる。ドリフト層１０６は、０≦ｘ≦１のＺｎxＭｇ1-xＯ等の化合物で形成され得る。例えば、約１０15−１０17ｃｍ-3を超える真性ドナー濃度を示す成長条件は、低下したキャリア濃度（１０17ｃｍ-3未満）を達成するようにさらに修正され得る。低下したキャリア補償は、不純物での補償ドーピングを通して達成され得る。不純物としては、Ｌｉ、Ｋを含むＩ族元素、および／またはＮ、Ｐ、Ａｓ、もしくはＳｂ等のＶ族不純物が挙げられ得る。
【００７４】
いくつかの実施形態では、ドリフト層１０６は、０≦ｘ≦１のＡｌxＧａ1-xＮ半導体材料を含むことができる。ドリフト層１０６は、約３μｍ〜約３００μｍに厚さが変化し得、スパッタリング、パルスレーザー蒸着（ＰＬＤ）、分子線エピタキシー（ＭＢＥ）の物理蒸着プロセス、および／もしくは原子層蒸着（ＡＬＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシー（ＨＶＰＥ）、液相エピタキシー（ＬＰＥ）を含む化学蒸着プロセス、またはこれらのプロセスの組み合わせを含む種々の技術を通して蒸着され得る。
【００７５】
いくつかの実施形態では、ドリフト層１０６は、ＡｌxＧａ1-xＮ半導体材料を含むことができ、０≦ｘ≦０．５である。ドリフト層１０６は、約０．００１μｍ〜約５０μｍに厚さが変化し得、緩衝層１０４上に直接蒸着され得る。場合によっては、物理蒸着プロセスを使用してドリフト層１０６を蒸着することが好ましい。物理蒸着プロセスとしては、ＭＢＥ、有機金属分子線エピタキシー（ＭＯＭＢＥ）が挙げられ得る。場合によっては、ＨＶＰＥ等の超高速化学蒸着プロセスを使用して、ドリフト層１０６を蒸着することが好ましい。
【００７６】
これまで記載された組み合わせプロセスの特定の利点は、ＺｎＯ基板上に蒸着されるバリア層に対するＨＶＰＥ等の高い成長率（５μｍ／時間超）のプロセスを組み合わせ、同時にＺｎＯ基板への化学的攻撃を最小限に抑え、ＩＩ〜ＶＩ酸化物とＩＩＩ族窒化物との間の中間または二次相化合物の形成を防止する能力を含む。
【００７７】
ドリフト層１０６の厚さは、チャネル層１０８でさらに増大させられ得る。チャネル層１０８は、ドリフト層１０６と同一の極性の異なるドーピングプロファイルを有することができる。チャネル層１０８は、ＭＯＣＶＤ、ＭＢＥ、ＭＯＭＢＥ、ＡＬＤ、および／またはこれらのプロセスの組み合わせによるが、好ましくはＭＢＥおよびＭＯＭＢＥによって、より好ましくはＭＯＣＶＤによって、ドリフト層１０６上に蒸着され得る。ＭＯＣＶＤは、チャネル層１０８に対する十分に制御されたドーピングプロファイルを伴い、高いスループットを提供する。
【００７８】
ドリフト層１０６およびチャネル層１０８はさらに、エッチングプロセスを通してメサ構造体を含有するようにさらに設計され得る。エッチングプロセスとしては、ウェットエッチング、および／または誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）、または反応性イオンエッチング（ＲＩＥ）が挙げられ得る。ドリフト層１０６および／またはチャネル層１０８によって形成されるメサ構造体の幅は、約５μｍ〜２５μｍの間であってもよい。
【００７９】
少なくとも０．００１μｍの厚さを有する界面層１１０は、ドリフト層１０６および／またはチャネル層１０８に隣接して提供される。いくつかの実施形態では、界面層１１０は、上記の列挙されたプロセスもしくはそれらの組み合わせのいずれかによるエピタキシャル蒸着を含むプロセスを使用して、好ましくは有機金属化学蒸着もしくはＭＢＥ／ＭＯＭＢＥによって、またはより好ましくはｐｎ接合を構築するために、ドリフト層１０６および／またはチャネル層１０８への反対の極性を有する種のイオン注入によって提供され得る。例えば、界面層１００は、少なくとも約１０10ｃｍ-2の用量で、Ｚｎ2+もしくはＭｇ2+または両方を埋め込むことによって形成され得る。場合によっては、埋め込まれた層は、さらに、約２００℃〜１０５０℃の温度で、例えば、窒素またはアルゴンの活性化環境中で、急速熱アニールプロセスに供され得る。さらに、界面層１１０のドーパント濃度は、デバイスの電極端子からの電界の設計を促進するように不均一であり得る。
【００８０】
いくつかの実施形態では、トランジスタは、金属基板上に形成されてもよい。場合によっては、金属基板は、（１）ＺｎＯ基板１０２、緩衝層１０４、およびドリフト層１０６上に金属基板を蒸着すること、（２）ＺｎＯ基板１０２および緩衝層１０４を除去すること、ならびに（３）構造体を反転させることによって調製され得る。図２は、開示された主題のある特定の実施形態に従った、金属基板を調製するために使用され得る中間構造体を示す。中間構造体２００は、ＺｎＯ基板１０２、緩衝層１０４、ドリフト層１０６、接着層２０２、および金属基板層２０４を含むことができる。接着層２０２は、金属または金属合金を使用して形成され得、接着層２０２は、例えば、２５℃を超える熱活性化によって、直接接合銅を含む金属基板層２０４に接合され得る。
【００８１】
中間構造体２００は、ＺｎＯ基板１０２および緩衝層１０４を除去するように処理され得る。基板１０２および緩衝層１０４は、機械、摩擦、および／または化学プロセスのうちの１つ以上を通して、除去され得るか、または厚さが低減され得る。いくつかの実施形態では、機械プロセスとしては、研磨台を使用した中間構造体の研磨が挙げられる。機械プロセスとしてはまた、ダイアモンド、アルミナ、および／またはシリカ 微粒子スラリーを使用した中間構造体の研磨が挙げられ得る。いくつかの実施形態では、中間構造体は、研磨品質を改善するために、化学試薬で前処理され得る。化学試薬としては、例えば、過酸化水素、酢酸、および／またはリン酸が挙げられ得る。
【００８２】
いったんＺｎＯ基板１０２および緩衝層１０４が中間構造体２００から除去されると、中間構造体２００は、逆さまに反転させられ得、それにより、金属基板２０４を構造体の底部に、ドリフト層１０６を構造体の頂部に配置する。この反転した構造体は、トランジスタ構造体の残りの部分を構築するための金属基板として使用され得る。
【００８３】
図３は、開示された主題のある特定の実施形態に従った、金属基板上に提供されるトランジスタを示す。図１のトランジスタ１００と同様に、金属基板２０４上に提供されるトランジスタ３００は、チャネル層１０８、界面層１１０、接合終端層１１２、ゲート電極１１４、ドレイン電極１１６、および不動態化層１２０を含むことができる。本実施形態では、金属層２０４は、ドレイン電極として動作し得る。チャネル層１０８、界面層１１０、接合終端層１１２、電極１１４、１１６、および不動態化層１２０の特徴は、図１の特徴と実質的に同様であり得る。
【００８４】
製造方法
トランジスタ３００は、以下に開示される製造方法を使用して製造され得る。まず、トランジスタ３００の製造は、中間構造体２００の製造で開始し得る。基板１０２、緩衝層１０４、およびドリフト層１０６は、トランジスタ１００に関して例示されるように製造され得る。接着層２０２は、上記に概説される蒸着プロセス、ならびに／またはドリフト層１０６上の電子ビーム蒸着、熱蒸発、および／もしくは電解蒸着の任意の組み合わせによって形成され得る。接着層２０２は、１０００℃未満の融点を有する金属、および／または１０５０℃未満の共晶点を有する金属合金を含むことができる。接着層２０２は、０．００１μｍ〜約１０００μｍに厚さが変化し得る。
【００８５】
接着層２０２は、直接接合銅、窒化アルミニウム基板、または金属めっき窒化アルミニウム基板等、金属および／またはセラミック基板２０４に連結され得る。例えば、接着層２０２は、金属および／またはセラミック基板２０４を形成するために、アルミニウムおよび／または銅でコーティングされ得る。得られた構造体は、中間構造体２００である。
【００８６】
いったん中間構造体２００が形成されると、中間構造体２００は、ＺｎＯ基板１０２および緩衝層１０４を除去するように処理され得、それにより金属基板を提供する。基板１０２は、機械もしくは摩擦プロセスを通して、もしくは化学プロセスを通して、または機械および化学プロセスの組み合わせ、例えば、化学機械研磨（ＣＭＰ）を通して除去され得る。緩衝層１０４は、機械および／または化学プロセスを通して除去され得る。いくつかの実施形態では、ドリフト層１０６の「非結合」表面はまた、約５０ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗度を達成するために、ＣＭＰを通して処理されてもよい。
【００８７】
いったん金属基板が利用可能であると、半導体層は、金属基板上でエピタキシャルに成長させられ得る。層１０６と同様の極性のチャネル層１０８は、層１０６の「非結合」表面上にエピタキシャルに蒸着されてもよく、０．００１μｍ〜１０μｍを有してもよい。
【００８８】
いくつかの実施形態では、ドリフト層１０６およびチャネル層１０８の「非結合」表面は、メサ構造体を形成するようにさらに設計されてもよい。これらの層は、ウェットエッチング、およびまたは誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）、または反応性イオンエッチング（ＲＩＥ）を含むエッチングプロセスを使用して処理され得る。メサ構造体幅は、約１０μｍ〜５０μｍ未満になるように設計され得る。メサ構造体幅は、約１０μｍ〜５０μｍを超えるように設計され得る。ダイ面積は、約１０μｍ〜５０μｍ未満であるメサ幅、ならびに約１０μｍ〜５０μｍを超えるメサ幅を有する、メサ構造体を含むように設計されてもよい。
【００８９】
ドリフト層１０６と、チャネル層１０８と、界面層１１０との間の構築されたｐｎ接合の得られた空乏幅の形状をさらに評価するために、界面層１１０は、層厚さに応じて不均一にドープされるように設計され得る。
【００９０】
いくつかの実施形態では、トランジスタは、非縦型壁を有するメサ構造体を含むことができる。例えば、メサ構造体の壁は、水平面に対して９０°未満の傾斜を有することができる。非縦型メサ構造体は、チャネル中のＡｌＧａＮ界面とＧａＮ界面との間の界面に形成される高移動度電子の注入を促進することができる。図４は、開示された主題のある特定の実施形態に従った、非縦型メサ構造体を有するトランジスタを示す。このトランジスタ４００における層は、図１に示されるトランジスタの層と実質的に同様であり得る。いくつかの実施形態では、チャネル強化層４０２は、チャネル層１０８と界面層１１０との間で、メサ構造体の側壁上に蒸着され得る。チャネル強化層４０２は、０．０２≦ｘ≦０．５のＡｌxＧａ1-xＮを含むことができる。チャネル強化層４０２は、２次元電子ガスを形成することができ、したがって、トランジスタ４００のチャネル領域に注入され得る高移動性キャリアを形成することができる。
【００９１】
いくつかの実施形態では、ＺｎＯ系基板１０２および緩衝層１０４は、他の種類の縦型デバイス構造体に使用され得る。図５は、開示された主題のある特定の実施形態に従った、縦型金属絶縁体半導体電界効果トランジスタ（ＶＭＩＳＦＥＴ）の断面図である。トランジスタ５００は、基板１０２、緩衝層１０４、ドリフト層１０６、二重層５０２、５０４、絶縁層５０６、ゲート電極５０８、ソース電極５１０、ドレイン電極５１２、および追加の電気的接続５１４、５１６を含む。トランジスタ５００は、接合型電界効果トランジスタ１００とは異なる、絶縁体型電界効果トランジスタである。トランジスタ５００は、絶縁層５０６が電界効果を作成するために利用される一方で、トランジスタ１００において、ゲート電極とチャネル層との間の空間電荷領域が、電界効果を作成するために利用されるという点で、トランジスタ１００とは異なり得る。
【００９２】
いくつかの実施形態では、トランジスタ５００は、追加の層５０２、５０４を含むことができる。これらの追加の層は、二重層を形成することができる。例えば、追加の層５０２、５０４の間の界面は、ｐｎ接合を形成することができる。追加の層５０２、５０４によって形成されるｐｎ接合は、ボディダイオード、およびソース電極からドレイン電極の電流フローを可能にすることができるチャネル領域も作成することができる。いくつかの実施形態では、層５０２はｎ型層であってもよく、層５０４はｐ型層であってもよい。他の実施形態では、層５０２はｐ型層であってもよく、層５０４はｎ型層であってもよい。例えば、二重層の下層５０２は、１００Ω−ｃｍ〜１０-6Ω−ｃｍのｎ型抵抗率を有してもよく、二重層の上層５０４は、１０００Ω−ｃｍ〜１０-6Ω−ｃｍのｐ型抵抗率を有してもよい。追加の層５０２、５０４は、約０．０１μｍ〜約１０μｍに及ぶ厚さを有することができる。
【００９３】
トランジスタ５００はまた、絶縁層５０６を含むことができる。絶縁層５０６は、ＡxＢ1-xＯyおよび／またはＡxＢ1-xＮyの組成物を有する誘電体材料を使用して形成され得、Ａは、Ａｌ、Ｇａ、Ｌａ、Ｈｆ、Ｓｃを含む群から選択されてもよく、Ｂは、Ｓｉ、Ｚｒ、Ｚｎ、Ｇａ、およびＳｒを含む群から選択されてもよく、０≦ｘ≦１である。
【００９４】
いくつかの実施形態では、絶縁層５０６は、下層の半導体層の頂部に平面的に蒸着され得る。 例えば、絶縁層５０６は、ゲート電極５０８と、半導体層１０６、５０２、５０４、５０６を有する平面構造体との間に配置され得る。他の実施形態では、絶縁層５０６は、図５に示されるように、下層の半導体材料に貫通する埋め込まれたトレンチ中に蒸着されてもよい。場合によっては、トレンチは、最大でドリフト層１０６の厚さの約半分で終端するように、最上半導体層から層５０２、５０４を通して埋め込まれ得る。
【００９５】
いくつかの実施形態では、絶縁層５０６は、ソース電極５１０が下層の半導体層と直接接触している領域を除いて、最大で半導体層の頂面全体を被覆および／または不動態化するように延在してもよい。
【００９６】
トランジスタ５００は、ゲート電極５０８を含むことができる。ゲート電極５０８は、絶縁層５０６上にゲート電極材料を蒸着することによって形成され得る。いくつかの実施形態では、ゲート電極材料としては、金属、ポリシリコン、インジウムスズ絶縁体、亜鉛ガリウム絶縁体、亜鉛インジウム絶縁体、および／または亜鉛アルミニウム絶縁体が挙げられ得る。
【００９７】
トランジスタ５００はまた、ソース電極５１０を含むことができる。ソース電極５１０は、二重層構造体５０２、５０４上にソース電極材料を直接蒸着することによって形成され得る。ソース電極材料は、Ａｌ、Ｓｉ、Ｔｉ、Ｗ、Ｃｕ等の金属を含むことができる。
【００９８】
トランジスタ５００はさらに、ドレイン電極５１２を含むことができる。ドレイン電極は、基板１０２のもう一方の面上にドレイン電極材料を蒸着することによって形成され得る。ドレイン電極材料としては、ＧａＮ、ポリシリコン、インジウムスズ酸化物、亜鉛ガリウム酸化物、亜鉛インジウム酸化物、および／または亜鉛アルミニウム酸化物のＡｕ、Ａｇ、Ｐｔ、Ｎｉ、Ａｌ、Ｓｉ、Ｔｉ、Ｗ、Ｃｕ、ｐ型金属化を含む金属が挙げられ得る。
【００９９】
いくつかの実施形態では、ソース電極５１０およびドレイン電極５１２は、下層の半導体層との電気接触を形成するために、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／Ａｕ、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ、Ｃｒ／Ａｕ、Ｃｒ／Ａｌ、Ｃｒ／Ａｌ／Ａｕ、Ａｌ／Ａｕ、Ａｌ、Ａｌ／Ｐｔ、Ｉｎ、Ｒｕを含む金属もしくは金属スタック、および／もしくはＣｒ、および／もしくはＮｉＯおよび／もしくはＮｉ／Ａｌ／Ａｕ、Ｎｉ／Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｔ、Ａｕ、Ａｇを含む金属もしくは金属スタック、または上記の任意の組み合わせを使用して形成され得る。
【０１００】
いくつかの実施形態では、追加の電気的接続５１４、５１６は、トランジスタ５００を他の電子部分に連結するように、ゲート電極５０８およびソース電極５１０に対して行われる。いくつかの実施形態では、トランジスタ５００は、不動態化層１２０を含むことができる。すでに考察されたように、不動態化層１２０は、以下のうちの１つ以上を使用して形成され得る：絶縁体、窒化物、オキシ窒化物、およびハロゲン化ポリマー。
【０１０１】
いくつかの実施形態では、トランジスタは、二重層５０２、５０４の頂部上に追加の半導体層を含むことができる。図６は、開示された主題のある特定の実施形態に従った、追加の半導体層を有する縦型金属絶縁体半導体電界効果トランジスタの断面図を示す。トランジスタ６００の構造体全体は、図５のものと実質的に同様である。しかしながら、トランジスタ６００は、二重層５０２、５０４よりも上に分極層６０２を含む。分極層６０２は、下層の層に分極効果を与えることができ、したがって２次元電子ガスを形成する。この分極層６０２は、トランジスタ６００を通る電流フローを改善するために、チャネル中に高移動度キャリアを注入することができる。いくつかの実施形態では、分極層６０２は、ＡｌxＧａ1-xＮまたはＭｇxＺｎ1-xＯ等の材料を含むことができる。いくつかの実施形態では、分極層６０２は、ｎ型半導体であってもよい。他の実施形態では、分極層６０２は、ｐ型半導体層であってもよい。いくつかの実施形態では、分極層６０２は、より大きいバンドギャップを有する半導体材料、例えば、ＡｌxＧａ1-xＮまたはＭｇxＺｎ1-xＯを使用して形成され得、０≦ｘ≦１である。
【０１０２】
いくつかの実施形態では、複数のトランジスタが共通の基板上で一緒に連結され得る。図７は、開示された主題のある特定の実施形態に従って、複数のトランジスタがどのように共通の基板を共有することができるのかを示す。図７は、ゲート電極が電気的接続７０２を介して一緒に連結され、隣接するソース電極が電気的接続７０４を介して一緒に連結される、複数のトランジスタ６００を含む。複数のトランジスタ６００は、共通の基板７０６および共通の緩衝層７０８上に形成される。図７に開示される実施形態では、ドレイン電極７１０もまた、トランジスタ６００によって共有される。図７において、トランジスタは、図６に開示される構造体を有する。しかしながら、トランジスタ１００、３００、４００、５００を含む他の種類のトランジスタもまた、共通の基板上に形成され得る。いくつかの実施形態では、共通の基板上で一緒に連結されるトランジスタは、同一の極性であってもよい。例えば、トランジスタは全て、ｎ型またはｐ型であってもよい。
【０１０３】
いくつかの実施形態では、共通の基板上で一緒に連結されるトランジスタは、異なる極性を有し、補助的トランジスタシステムを形成してもよい。図８は、開示された主題のある特定の実施形態に従った、補助的トランジスタシステムを示す。補助的トランジスタシステムにおいて、ドレイン電極は、同一の極性を有するトランジスタの間でのみ共有されてもよい。
【０１０４】
図９は、開示された主題のある特定の実施形態に従った、平面縦型金属絶縁体半導体電界効果トランジスタ（ＶＭＩＳＦＥＴ）デバイスの断面図を示す。トランジスタ９００は、基板１０２、緩衝層１０４、ドリフト層９０２、ｐ型ウェル９０４、ｎ型ウェル９０６、絶縁層９０８、ソース電極９１０、ゲート電極９１２、ドレイン電極９１４、電極９１０、９１２への電気的接続９１６、９１８、および不動態化層１２０を含む。トランジスタ５００にあるように、トランジスタ９００は、絶縁層９０８を使用して電界効果を提供することができる。
【０１０５】
基板１０２および緩衝層１０４は、ドリフト層９０２を支持することができる。ドリフト層９０２の特徴は、ドリフト層１０６の特徴と実質的に同様であってもよい。例えば、ドリフト層９０２は、ＺｎxＭｇ1-xＯおよび／またはＡｌxＧａ1-xＮ等の半導体材料を使用して形成され得、０≦ｘ≦１である。ドリフト層９０２は、約３μｍ〜約２５０μｍに変化し得る厚さを有することができる。ドリフト層９０２は、非ドープまたは真性であってもよい。いくつかの実施形態では、ドリフト層９０２は、ドープされたｎ型であってもよい。場合によっては、ドリフト層９０２は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｎ型ドーパントを含んでもよい。他の場合では、ドリフト層９０２は、１０14ｃｍ-3〜１０21ｃｍ-3の間のｐ型ドーパントを含んでもよい。いくつかの実施形態では、ドリフト層９０２は、１００Ω−ｃｍ〜１０-6Ω−ｃｍのｎ型抵抗率を有してもよい。いくつかの実施形態では、ドリフト層９０２は、１０3Ω−ｃｍ〜１０-4Ω−ｃｍのｐ型抵抗率を有してもよい。
【０１０６】
いくつかの実施形態では、トランジスタ９００は、ｐウェル９０４および／またはｎウェル９０６を含むことができる。ｐウェル９０４およびｎウェル９０６は、チャネル中で様々な抵抗率の領域を提供することができ、それは、電流フローを強化または阻害するために利用され得る。いくつかの実施形態では、ドリフト層９０２は、隣接するｐウェル９０４を形成するためにｐ型ドーパントが埋め込まれ得る。ｐ型ドーパントの用量は、１０10ｃｍ-2〜１０16ｃｍ-2の範囲であってもよい。いくつかの実施形態では、ｐウェル９０４は、エピタキシャル蒸着および後続のリセスエッチングによって形成されてもよい。いくつかの実施形態では、リセスエッチングによってｐウェル９０４に形成されるウィンドウは、ドリフト層９０２と同様の組成物の半導体層で、ｎ型で再成長させられてもよい。いくつかの実施形態では、ｐウェル９０４は、ｎウェル９０６を形成するために、ｎ型ドーパントが直接埋め込まれ得る。ｎ型ドーパントの用量は、１０10ｃｍ-2〜１０16ｃｍ-2の範囲であってもよい。
【０１０７】
いくつかの実施形態では、絶縁層９０８は、ゲート電極９１２の真下またはゲート電極９１２に近接して埋め込まれてもよい。いくつかの実施形態では、ゲート電極９１２は、金属、ポリシリコン、インジウムスズ絶縁体、亜鉛ガリウム絶縁体、亜鉛インジウム絶縁体、および／または亜鉛アルミニウム絶縁体を含んでもよく、絶縁層９０８上に直接蒸着されてもよい。
【０１０８】
トランジスタ９００は、ウェル９０４、９０６上に蒸着され得るソース電極９１０を含むことができる。いくつかの実施形態では、絶縁層９０８は、ソース電極９０８が下層の半導体層と直接接触している領域を除いて、半導体層の頂面全体を被覆および／または不動態化するように延在してもよい。トランジスタ９００はまた、基板９１４の第２の面上に蒸着され得るドレイン電極９１４を含むことができる。いくつかの実施形態では、トランジスタ９００は、ゲートまたはソース電極の周囲に蒸着され得る、不動態化層１２０を含むことができる。
【０１０９】
いくつかの実施形態では、電極９１０、９１４は、下層の半導体層との電気接触を形成するために、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／Ａｕ、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ、Ｃｒ／Ａｕ、Ｃｒ／Ａｌ、Ｃｒ／Ａｌ／Ａｕ、Ａｌ／Ａｕ、Ａｌ、Ａｌ／Ｐｔ、Ｉｎ、Ｒｕを含む金属もしくは金属スタックからなる群、および／もしくはＣｒ、および／もしくはＮｉＯおよび／もしくはＮｉ／Ａｌ／Ａｕ、Ｎｉ／Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｔ、Ａｕ、Ａｇを含む金属もしくは金属スタックからなる群、または上記の任意の組み合わせから選択されてもよい。
【０１１０】
複数のＶＭＩＳＦＥＴが、図１０に示されるように、共通の基板上に製造され得る。複数のＶＭＩＳＦＥＴは、同一の極性であってもよい。例えば、ＶＭＩＳＦＥＴは全て、ｎ型デバイスまたはｐ型デバイスであってもよい。いくつかの実施形態では、ＶＭＩＳＦＥＴはまた、ドレイン電極を共有することができる。場合によっては、複数のＶＭＩＳＦＥＴは、異なる極性であってもよい。複数のｎ型およびｐ型ＶＭＩＳＦＥＴは、図１１に示されるようなコンプリメンタリ回路を形成することができる。
【０１１１】
トランジスタ９００は、トランジスタに追加の層を導入することによって強化され得る。図１２は、開示された主題のある特定の実施形態に従った、改良されたトランジスタを示す。トランジスタ１２００は、トランジスタ９００と実質的に同様の層を含むことができる。トランジスタ１２００はまた、ドリフト層９０２の頂部に配置されるわずかにドープされたエピタキシャル層１２０２を含むことができる。わずかにドープされたエピタキシャル層１２０２は、低伝導率チャネルであってもよい。わずかにドープされたエピタキシャル層１２０２は続いて、必要に応じて増加および／または減少した伝導率の領域を提供するために、ｐウェルおよび／またはｎウェル等のキャリアウェルを使用して設計され得る。わずかにドープされたエピタキシャル層１２０２は、ｐ型ドーパントまたはｎ型ドーパントを使用してドープされ得、最大で５０μｍの厚さを有することができる。
【０１１２】
いくつかの実施形態では、わずかにドープされたエピタキシャル層１２０２は、わずかにドープされたｎ型であってもよく、１０14ｃｍ-3〜１０18ｃｍ-3の間のｎ型ドーパントを含んでもよい。いくつかの実施形態では、わずかにドープされたエピタキシャル層１２０２は、わずかにドープされたｐ型であってもよく、約１０14ｃｍ-3〜１０18ｃｍ-3の濃度で、ｐ型ドーパントを含んでもよい。
【０１１３】
図１３は、開示された主題のある特定の実施形態に従った、改良されたトランジスタを示す。トランジスタ１３００は、トランジスタ９００と実質的に同様の層を含むことができる。加えて、トランジスタ１３００は、平面半導体層１３０２を含むことができる。平面半導体層１３０２は、下層の半導体上の分極場の付与を促進することができ、それは、チャネルに高電子移動度キャリアを注入することを補助し得る。平面半導体層１３０２は、絶縁層９０８と半導体層との間に形成され得る。いくつかの実施形態では、平面半導体層１３０２は、下層の半導体層と比較してより広いバンドギャップを有する材料を含むことができる。平面半導体層１３０２は、ＡｌxＧａ1-xＮまたはＭｇxＺｎ1-xＯ等の材料を使用して形成され得、０≦ｘ≦１である。いくつかの実施形態では、平面半導体層１３０２は、１０-3Ω−ｃｍ〜１０6Ω−ｃｍのｎ型抵抗率を有してもよい。
【０１１４】
いくつかの実施形態では、トランジスタは、開示された主題のある特定の実施形態に従って、図１４に示されるように、わずかにドープされたエピタキシャル層１２０２および平面半導体層１３０２の両方を含むことができる。
【０１１５】
本明細書で使用されるように、構造体（例えば、層、領域）が別の構造体「の上にある」、「にわたってある」、「を覆っている」、または「によって支持される」と称されるとき、それは、構造体上に直接あり得るか、または介在する構造体（例えば、層、領域）もまた存在し得る。別の構造体「上に直接ある」または「と接触している」構造体とは、介在する構造体が存在しないことを意味する。別の構造体「の直接下にある」構造体とは、介在する構造体が存在しないことを意味する。
【０１１６】
用語「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ｅｍｂｏｄｉｍｅｎｔ）」、「複数の実施形態（ｅｍｂｏｄｉｍｅｎｔｓ）」、「その実施形態（ｔｈｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「その複数の実施形態（ｔｈｅ  ｅｍｂｏｄｉｍｅｎｔｓ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ  ｅｍｂｏｄｉｍｅｎｔｓ）」、および「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」とは、明示的に別段の定めのない限り、「本開示された主題（複数を含む）の１つ以上の（だが全てではない）実施形態」を意味する。
【０１１７】
用語「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、およびそれらの変化形は、明示的に別段の定めのない限り、「〜を含むがこれらに限定されない」を意味する。
【０１１８】
用語「〜からなる（ｃｏｎｓｉｓｔｉｎｇ  ｏｆ）」、およびその変化形は、明示的に別段の定めのない限り、「〜を含みこれらに限定される」を意味する。
【０１１９】
アイテムの列挙されたリストは、アイテムのいずれかまたは全てが相互排他的であることを意味しない。アイテムの列挙されたリストは、アイテムのいずれかまたは全てが、明示的に別段の定めのない限り、何かの完全な全体集合であることも意味しない。アイテムの列挙されたリストは、アイテムが、それらが列挙される順序に従ったいかなる方法によっても順序付けられることを意味しない。
【０１２０】
用語「ａ」、「ａｎ」、および「ｔｈｅ」とは、明示的に別段の定めのない限り、「１つ以上の」を意味する。
【０１２１】
本特許出願に提供されるセクションの見出し、および本特許出願の表題は、便宜のためのみであり、いかなる方法によっても本開示を制限するものとみなされるものではない。
【０１２２】
したがって、本開示された主題の少なくとも１つの実施形態のいくつかの態様を記載してきたが、種々の変更、修正、および改善が当業者に容易に想到されることが理解されるべきである。かかる変更、修正、および改善は、本開示の一部であることを目的とし、開示された主題の精神および範囲内であることを目的とする。したがって、上記の説明および図面は、ほんの一例である。
【図１】
2014527302.tif 000003
【図２】
2014527302.tif 000004
【図３】
2014527302.tif 000005
【図４】
2014527302.tif 000006
【図５】
2014527302.tif 000007
【図６】
2014527302.tif 000008
【図７】
2014527302.tif 000009
【図８】
2014527302.tif 000010
【図９】
2014527302.tif 000011
【図１０】
2014527302.tif 000012
【図１１】
2014527302.tif 000013
【図１２】
2014527302.tif 000014
【図１３】
2014527302.tif 000015
【図１４】
2014527302.tif 000016
【国際調査報告】
2014527302.tif 000017
2014527302.tif 000018
2014527302.tif 000019