(57)【要約】【課題】  バイポーラ接合トランジスタを製造する方法、その方法によって作成されるバイポーラ接合トランジスタ、及びバイポーラ接合トランジスタの設計構造体を提供する。【解決手段】  バイポーラ接合トランジスタ（８０）が、真性ベース（８４）上の誘電体層（３２）と、誘電体層によって真性ベースから少なくとも部分的に分離された外部ベース（８２）とを含む。エミッタ開口部（５２）が、外部ベース及び誘電体層を通って延びる。誘電体層はエミッタ開口部に対して横方向に陥凹されて、真性ベースと外部ベースとの間にキャビティ（６０ａ、６０ｂ）を定める。キャビティは、半導体層（６４）で充填され、それにより外部ベースと真性ベースが物理的に連結される。【選択図】      図１７
2014527283.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラ接合トランジスタを製造する方法であって、
真性ベース層を形成することと、
前記真性ベース層上に誘電体層を形成することと、
前記誘電体層上に、前記誘電体層によって前記真性ベース層から分離される外部ベース層を形成することと、
前記外部ベース層及び前記誘電体層を通って前記真性ベース層まで延びるエミッタ開口部を形成することと、
前記誘電体層を前記エミッタ開口部に対して横方向に陥凹させて、前記真性ベース層と前記外部ベース層との間に、前記エミッタ開口部内に開口するキャビティを定めることと、
前記キャビティを半導体層で充填し、前記外部ベース層を前記真性ベース層と物理的に結合させることと、
を含む方法。
【請求項２】
前記外部ベース層は、前記エミッタ開口部の境界を定める側壁を有し、前記外部ベース層及び前記誘電体層を通って延びる前記エミッタ開口部を形成することは、
前記外部ベース層を部分的に通ってエッチングすることと、
前記外部ベース層を部分的にエッチングした後、前記外部ベース層の前記側壁上にスペーサを形成することと、
を含む、請求項１に記載の方法。
【請求項３】
前記外部ベース層及び前記誘電体層を通って延びる前記エミッタ開口部を形成することは、
前記外部ベース層の前記側壁上に前記スペーサを形成した後、前記スペーサを、前記外部ベース層の下にある部分を保護するためのエッチング・マスクとして用いて、前記外部ベース層を通ってエッチングすることと、
前記誘電体層を通って前記真性ベース層までエッチングすることと、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記誘電体層を通って前記真性ベース層までエッチングするために用いられるエッチング・プロセスは、前記誘電体層を前記エミッタ開口部に対して横方向に陥凹させて、前記真性ベース層と前記外部ベース層との間にキャビティを定める、請求項３に記載の方法。
【請求項５】
前記外部ベース層は、前記エミッタ開口部の境界を定める側壁を有し、前記外部ベース層及び前記誘電体層を通って延びる前記エミッタ開口部を形成することは、
前記外部ベース層を通って前記誘電体層までエッチングすることと、
前記外部ベース層をエッチングした後且つ前記誘電体層を通ってエッチングする前、前記外部ベース層の前記側壁上にスペーサを形成することと、
を含む、請求項１に記載の方法。
【請求項６】
前記外部ベース層上に層スタック内の複数の誘電体層を形成することをさらに含み、
前記エミッタ開口部は前記層スタックを通って前記外部ベース層まで延び、前記スペーサは、前記層スタック内の前記誘電体層のうちの１つと同じ材料で構成される、請求項５に記載の方法。
【請求項７】
前記外部ベース層及び前記誘電体層を通って延びる前記エミッタ開口部を形成することは、
前記外部ベース層及び前記誘電体層を通って前記真性ベース層までエッチングすることを含む、請求項１に記載の方法。
【請求項８】
前記エミッタ開口部は基板内のコレクタ領域と位置合わせされ、前記真性ベース層は、前記基板の上面上に形成され、且つ、前記コレクタ領域と位置合わせされた隆起領域を有し、
前記エミッタ開口部をライニングするスペーサを形成することと、
前記スペーサによって前記外部ベースから分離され、且つ、前記外部ベース層と自己整合関係にある前記真性ベースの前記隆起領域の上面に、前記エミッタ開口部内のエミッタを形成することと、
をさらに含む、請求項１に記載の方法。
【請求項９】
前記キャビティを、前記半導体層で充填して前記外部ベース層と前記真性ベース層を物理的に連結させることは、前記スペーサ上への堆積なしに前記キャビティ内に前記半導体層の核形成及び堆積をもたらす堆積プロセスによって前記半導体層を形成することを含む、請求項８に記載の方法。
【請求項１０】
前記エミッタ開口部に対して前記誘電体層を横方向に陥凹させて、前記真性ベース層と前記外部ベース層との間に前記キャビティを定めることは、
前記誘電体層を、前記エミッタ開口部を通って導入される等方性エッチング剤に曝すステップを含む、請求項１に記載の方法。
【請求項１１】
前記誘電体層は二酸化シリコンで構成され、前記エミッタ開口部に対して前記誘電体層を横方向に陥凹させて、前記真性ベース層と前記外部ベース層との間に前記キャビティを定めることは、前記誘電体層内の前記二酸化シリコンを、前記エミッタ開口部を通って導入される湿式フッ化水素酸酸化物ディップに曝すことを含む、請求項１に記載の方法。
【請求項１２】
前記誘電体層は二酸化シリコンで構成され、前記誘電体層は、堆積、熱酸化、又はこれらの組み合わせによって真性ベース層上に形成される、請求項１に記載の方法。
【請求項１３】
バイポーラ接合トランジスタのためのデバイス構造体であって、
真性ベースと、
外部ベースと、
前記真性ベースと前記外部ベースとの間の誘電体層と、
前記外部ベース及び前記誘電体層を通って前記真性ベースまで延びるエミッタ開口部と、
前記エミッタ開口部内に配置されたエミッタと、
前記エミッタと前記真性ベースとの間にあり、前記エミッタ開口部に対して横方向に延びて前記外部ベースと前記真性ベースとの間の物理的連結を確立する半導体層と、
を含むデバイス構造体。
【請求項１４】
前記外部ベースは第１のセクションと、前記第１のセクションより厚い第２のセクションとを含み、前記外部ベースの前記第１のセクションは、前記エミッタと前記外部ベースの前記第２のセクションとの間に横方向に配置される、請求項１３に記載のデバイス構造体。
【請求項１５】
前記半導体層は上面を有し、
前記エミッタ開口部をライニングし、前記エミッタと前記外部ベースの前記第２のセクションとの間に配置され、且つ、前記外部ベースの前記第１のセクションによって前記半導体層の前記上面から分離されるスペーサをさらに含む、請求項１４に記載のデバイス構造体。
【請求項１６】
前記半導体層は上面を有し、
前記エミッタ開口部をライニングし、前記エミッタと前記外部ベースとの間に配置されたスペーサをさらに含み、前記スペーサは、前記半導体層の前記上面と直接接触関係を有する、請求項１３に記載のデバイス構造体。
【請求項１７】
前記エミッタ開口部をライニングし、前記エミッタと前記外部ベースとの間に配置されたスペーサをさらに含み、前記スペーサは、前記エミッタを前記外部ベースと自己整合させる、請求項１３に記載のデバイス構造体。
【請求項１８】
前記誘電体層は、前記エミッタの窓に対して横方向に陥凹された側壁を含み、その結果、キャビティが前記外部ベースと前記真性ベースとの間に定められ、前記半導体層は、前記キャビティ内に配置された外周セクションを含む、請求項１３に記載のデバイス構造体。
【請求項１９】
前記半導体層は、前記エミッタ開口部と位置合わせされ、前記エミッタに接触する中央セクションを含む、請求項１８に記載のデバイス構造体。
【請求項２０】
半導体材料で構成され、上面を有するデバイス領域と、
前記デバイス領域内のコレクタと、
をさらに含み、
前記真性ベースは前記デバイス領域の前記上面上に配置され、前記コレクタは前記エミッタと垂直方向に位置合わせされる、請求項１３に記載のデバイス構造体。
【請求項２１】
前記半導体層は、前記真性ベースの半導体材料とエピタキシャル関係を有する、請求項１３に記載のデバイス構造体。
【請求項２２】
コンピュータ支援設計システム内で処理されたとき、バイポーラ接合トランジスタの機械実行可能表現を生成する要素を含む、機械可読データ・ストレージ媒体上にコード化されたハードウェア記述言語（ＨＤＬ）設計構造体であって、
真性ベースと、
外部ベースと、
前記真性ベースと前記外部ベースとの間の誘電体層と、
前記外部ベース及び前記誘電体層を通って前記真性ベースまで延びるエミッタ開口部と、
前記エミッタ開口部内に配置されたエミッタと、
前記エミッタと前記真性ベースとの間にあり、前記エミッタ開口部に対して横方向に延びて前記外部ベースと前記真性ベースとの間の物理的連結を確立する半導体層と、
を含むＨＤＬ設計構造体。
【請求項２３】
前記ＨＤＬ設計構造体はネットリストを含む、請求項２２に記載のＨＤＬ設計構造体。
【請求項２４】
前記ＨＤＬ設計構造体は、集積回路のレイアウト・データの交換のために用いられるデータ形式としてストレージ媒体上に存在する、請求項２２に記載のＨＤＬ設計構造体。
【請求項２５】
前記ＨＤＬ設計構造体は、プログラム可能ゲートアレイ内に存在する、請求項２２に記載のＨＤＬ設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスの製造に関し、具体的には、バイポーラ接合トランジスタ、バイポーラ接合トランジスタの製造方法、及びバイポーラ接合トランジスタのための設計構造体に関する。
【背景技術】
【０００２】
バイポーラ接合トランジスタは、典型的には、要求の厳しいタイプの集積回路、特に高周波数用途のための集積回路に見出される。バイポーラ接合トランジスタの１つの用途は、無線通信システム、携帯電話における電力増幅器、及び他のタイプの高速集積回路に使用される無線周波数集積回路（ＲＦＩＣ）におけるものである。バイポーラ接合トランジスタはまた、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）集積回路内で相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタと組み合わせることもでき、これは集積回路の構築において両方のタイプのトランジスタの好ましい特性を利用するものである。
【０００３】
従来のバイポーラ接合トランジスタは、３つの半導体領域、即ち、エミッタ、ベース、及びコレクタ領域を含む３端子電子デバイスである。一般に、バイポーラ接合トランジスタは、一対のｐ−ｎ接合、即ち、コレクタ−ベース接合及びエミッタ−ベース接合を含む。ヘテロ接合バイポーラ接合トランジスタは、エミッタ及びベース領域に対して、異なるバンドギャップによって特徴付けられる少なくとも２つの半導体材料を利用し、それによりヘテロ接合が形成される、デバイス・タイプである。例えば、ヘテロ接合バイポーラ接合トランジスタのエミッタはシリコンで構成され、ヘテロ接合バイポーラ接合トランジスタのベースは、シリコンより狭いバンドギャップを有するシリコンゲルマニウムで構成され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バイポーラ接合トランジスタに対して、改良されたデバイス構造体、製造方法、及び設計構造体が必要とされる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態において、バイポーラ接合トランジスタを製造する方法が提供される。本方法は、真性ベース層上に誘電体層を形成することと、誘電体層上に外部ベース層を形成することを含む。外部ベース層及び真性ベース層は、誘電体層によって互いから分離される。本方法は、外部ベース層及び誘電体層を通って延びるエミッタ開口部を形成することをさらに含む。誘電体層をエミッタ開口部に対して横方向に陥凹させて、真性ベース層と外部ベース層との間に、エミッタ開口部内に開口するキャビティを定める。このキャビティを半導体層で充填して、外部ベース層と真性ベース層を物理的に結合又は連結させる。
【０００６】
本発明の一実施形態において、バイポーラ接合トランジスタのデバイス構造体が提供される。このデバイス構造体は、真性ベース、外部ベース、及び真性ベースと外部ベースとの間の誘電体層を含む。エミッタ開口部が、外部ベース層及び誘電体層を通って真性ベースまで延びる。エミッタが、エミッタ開口部内に配置される。デバイス構造体は、エミッタと真性ベースとの間の半導体層を含む。この半導体層は、エミッタ開口部に対して横方向に延びて、外部ベースと真性ベースとの間の物理的連結を確立する。
【０００７】
本発明の一実施形態において、ハードウェア記述言語（ＨＤＬ）設計構造体が、機械可読データ記憶媒体上にコード化される。ＨＤＬ設計構造体は、コンピュータ支援設計システム内で処理されたとき、バイポーラ接合トランジスタの機械実行可能表現を生成する要素を含む。ＨＤＬ設計構造体は、真性ベース、外部ベース、及び真性ベースと外部ベースとの間の誘電体層を含む。エミッタ開口部が、外部ベース及び誘電体層を通って真性ベースまで延びる。エミッタが、エミッタ開口部内に配置される。設計構造体は、エミッタと真性ベースとの間の半導体層をさらに含む。この半導体層は、エミッタ開口部に対して横方向に延びて外部ベースと真性ベースとの間の物理的連結を確立する。ＨＤＬ設計構造体は、ネットリストを含むことができる。ＨＤＬ設計構造体はまた、集積回路のレイアウト・データの交換に用いられるデータ形式としてストレージ媒体上に存在することができる。ＨＤＬ設計構造体は、プログラム可能ゲートアレイ内に存在することができる。
【０００８】
本明細書に組み込まれ、その一部を構成する添付図面が、本発明の種々の実施形態を示し、上記に与えられる本発明の一般的な説明及び以下に与えられる実施形態の詳細な説明と共に、本発明の実施形態を説明する働きをする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図２】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図３】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図４】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図５】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図６】図５の一部の拡大図である。
【図７】本発明の代替的な実施形態による、図６に類似した拡大図である。
【図８】本発明の別の代替的な実施形態による、図６及び図７に類似した拡大図である。
【図９】本発明の別の代替的な実施形態による、図６−図８に類似した拡大図である。
【図１０】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図１１】図１０の一部の拡大図であり、次の製造段階における図６の実施形態を示す。
【図１２】図１１に類似した拡大図であり、次の製造段階における図７の実施形態を示す。
【図１３】図１１及び図１２に類似した拡大図であり、次の製造段階における図８の実施形態を示す。
【図１４】図１１−図１３に類似した拡大図であり、次の製造段階における図９の実施形態を示す。
【図１５】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図１６】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図１７】本発明の実施形態による、デバイス構造体を製造する処理方法の連続的製造段階における基板の一部の断面図である。
【図１８】半導体設計、製造、及び／又は試験に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１０】
図１を参照すると、本発明の実施形態によれば、基板１０は半導体材料で構成される。基板１０は、当業者であれば集積回路を形成するのに適切であると認識する半導体材料を含む、いずれかの適切なバルク基板とすることができる。例えば、基板１０は、（１００）結晶格子配向を有する単結晶シリコンなどの単結晶シリコン含有材料のウェハで構成することができる。基板１０内に含有される単結晶半導体材料は、一定の欠陥濃度を含み得るが、依然として単結晶と見なすことができる。基板１０を構成する半導体材料は、不純物で低濃度ドープしてその電気的特性を変えることができ、且つ、エピタキシャル層を含むことができる。例えば、基板１０は、ホウ素などのｐ型不純物種で低濃度ドープして、これを最初にｐ型にすることができる。
【００１１】
トレンチ分離領域１２が、通常のプロセスにより分離構造体として基板１０内に形成される。一実施形態において、トレンチ分離領域１２は、基板１０内に有底トレンチを定め、トレンチを誘電体で充填し、化学機械研磨（ＣＭＰ）プロセスを用いて層を基板１０の上面１４に平坦化する、リソグラフィ及び乾式エッチング・プロセスに依存する浅いトレンチ分離（shallow trench isolation、ＳＴＩ）技術によって形成される分離構造体とすることができる。誘電体は、例えば、化学気相堆積（ＣＶＤ）によって堆積された高密度化テトラエチルオルトシリケート（ＴＥＯＳ）又はプラズマ支援により堆積された高密度プラズマ（ＨＤＰ）酸化物のような、シリコンの酸化物とすることができる。トレンチ分離領域１２は、バイポーラ接合トランジスタ８０（図１７）の製造に用いられる基板１０のデバイス領域１６を囲み、電気的に絶縁する。
【００１２】
バイポーラ接合トランジスタ８０（図１７）のコレクタ領域１８及びサブコレクタ領域２０は、基板１０内の不純物ドープ領域として存在する。コレクタ領域１８及びサブコレクタ領域２０は、電子が多数キャリアであり、且つ、半導体材料の導電性を支配するｎ型導電性を与えるのに効果的な、周期表のＶ族からの不純物種（例えば、ヒ素）などの異なる濃度の電気的活性ドーパントでドープされる。コレクタ領域１８及びサブコレクタ領域２０は、当業者には周知の技術及び条件を用いて、ｎ型ドーパントをイオン注入し、アニールしてドーパントを活性化することにより形成することができる。例えば、コレクタ領域１８は、選択されたドーズ量及び運動エネルギーによりｎ型ドーパントをデバイス領域１６の中央部に注入することにより形成される選択的注入コレクタ（ＳＩＣ）を含むことができ、且つ、プロセス・フローにおけるいずれかの適切な時点で形成することができる。この処理方法の過程中、コレクタ領域１８内のドーパントは横方向及び垂直方向に拡散するので、実質的に、デバイス領域１６の中央部の全体がドープされるようになり、サブコレクタ領域２０と構造的に連続する。
【００１３】
バイポーラ接合トランジスタ８０（図１７）の真性ベース８４を形成するのに適した材料で構成される真性ベース層２２が、基板１０の上面１４、特に基板１０のデバイス領域１６の上面１４上に連続的追加層として堆積される。代表的な実施形態において、真性ベース層２２は、デバイス領域１６の上面１４及びトレンチ分離領域１２の上面に直接接触する。真性ベース層２２は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含む半導体材料ＳｉｘＧｅ１−ｘで構成することができ、ゲルマニウム含量（１−ｘ）は５原子パーセントから５０原子パーセントまでの範囲であり、シリコン含量（ｘ）は９５原子パーセントから５０原子パーセントまでの範囲である。真性ベース層２２のゲルマニウム含量は均一であってもよく、又は真性ベース層２２の厚さにわたって勾配付けしても若しくは階段状にしてもよい。真性ベース層２２は、ホウ素及び／又は炭素などの１つ又は複数の不純物種でドープすることができる。
【００１４】
真性ベース層２２は、（典型的には、４００℃から８５０℃までの範囲の成長温度での）低温エピタキシャル（ＬＴＥ）成長プロセスを用いて形成される。エピタキシャル成長プロセスは、トレンチ分離領域１２が既に形成された後に実施される。単結晶半導体材料（例えば、単結晶シリコン又はＳｉＧｅ）は、デバイス領域１６の露出された上面１４などのいずれかの結晶表面の上にエピタキシャルに堆積され、非単結晶半導体材料（例えば、ポリシリコン又は多結晶ＳｉＧｅ）は、トレンチ分離領域１２の非結晶材料、又は多結晶半導体材料が既に存在する領域（図示せず）の上に非エピタキシャルに堆積されるため、エピタキシャル成長プロセスは非選択的である。
【００１５】
エピタキシャル成長プロセスの非選択性のために、真性ベース層２２は、隆起領域２４、隆起領域２４を囲む非隆起領域２６、及び隆起領域２４と非隆起領域２６との間のファセット領域２８を含む。真性ベース層２２の隆起領域２４は単結晶半導体材料で構成され、且つ、基板１０のコレクタ領域１８及びデバイス領域１６と垂直方向に位置合わせされた状態で横方向に配置される。真性ベース層２２の非隆起領域２６は多結晶半導体材料で構成され、且つ、隆起領域２４の近傍のトレンチ分離領域１２の上を覆う。真性ベース層２２のファセット領域２８は、ファセット領域２８内の多結晶材料と単結晶材料の混合物、又は主として単結晶材料からで構成され得る。真性ベース層２２の厚さは、約１０ｎｍから約６００ｎｍまでの範囲にわたることができ、隆起領域２４において最大層厚となり、非隆起領域２６の層厚は、隆起領域２４の層厚より薄い。本明細書での層厚は、基板１０の上面１４に対して垂直な方向に測定される。ファセット領域２８は、隆起領域２４との当接部から非隆起領域２６との当接部への方向に単調に変化する厚さを有する。真性ベース層２２の厚さが増大するにつれて、隆起領域２４の厚さも同様に増大するので、ファセット領域２８は、隆起領域２４の中心線に対して横方向外方に移動する。
【００１６】
同様の参照符号が図１における同様の構造部を示す、次の製造段階における図２を参照すると、ベース誘電体層３２が、真性ベース層２２の上面３０上に形成され、代表的な実施形態においては、上面３０に直接接触する。ベース誘電体層３２は、誘電体に特徴的な誘電定数（例えば、誘電率）を有する絶縁材料とすることができる。一実施形態において、ベース誘電体層３２は、５００℃又はそれより高い温度での急速熱処理（ＲＴＰ）を用いて堆積された高温酸化物（ＨＴＯ）とすることができ、且つ、３．９の名目誘電定数を有する、二酸化シリコン（ＳｉＯ２）のようなシリコン酸化物で構成され得る。代替的に、ベース誘電体層が酸化物で構成される場合には、ベース誘電体層３２の材料は、異なる堆積プロセス、又は蒸気による高圧力下での酸化（ＨＩＰＯＸ）のようなシリコンの熱酸化、又は当業者には周知の上記の酸化物形成技術の組み合わせによって堆積させることができる。ベース誘電体層３２は、下にある真性ベース層２２のトポロジーを有する。
【００１７】
同様の参照符号が図２における同様の構造部を示す、次の製造段階における図３を参照すると、外部ベース層３６がベース誘電体層３２の上面３４上に形成され、代表的な実施形態においては、上面３４に直接接触する。外部ベース層は、下にあるベース誘電体層３２とは異なるエッチング選択性を有する材料で構成され得る。一実施形態において、外部ベース層３６は、ＣＶＤプロセスによって堆積された多結晶半導体材料（例えば、ポリシリコン又は多結晶ＳｉＧｅ）で構成され得る。外部ベース層３６は、ｐ型導電性を与えるのに効果的な、周期表のＩＩＩ族からの不純物種（例えば、ホウ素）などのある濃度のドーパントで、堆積中にその場（ｉｎ−ｓｉｔｕ）ドープすることができる。堆積プロセス及び外部ベース層３６がその上に形成されるベース誘電体層３２の非結晶性の性質の結果として、外部ベース層３６全体は多結晶半導体材料で構成される。下にある真性ベース層２２の不均一なトポロジーが外部ベース層３６内に複製されるので、外部ベース層３６は、真性ベース層２２の隆起領域２４の上に重なる隆起領域３５（図４）を有する。
【００１８】
次に、誘電体層４０、４４、４８で構成されるエミッタ誘電体スタック４１が、外部ベース層３６上に形成され、同じく下にある真性ベース層２２のトポロジーを複製する。誘電体層４０は、外部ベース層３６の上面３８上に形成され、代表的な実施形態においては、上面３８に直接接触する。誘電体層４０は、下にある外部ベース層３６とは異なるエッチング選択性を有する誘電体材料で構成され得る。一実施形態において、誘電体層４０は、ＣＶＤ又は別の適切な堆積プロセスによって堆積されたＳｉＯ２で構成され得る。層４４が誘電体層４０の上面４２上に形成され、代表的な実施形態においては、上面４２に直接接触する。層４４は、下にある誘電体層４０とは異なるエッチング選択性を有する誘電体材料で構成され得る。一実施形態において、層４４は、ＣＶＤ又は別の適切な堆積プロセスによって堆積された窒化シリコン（Ｓｉ３Ｎ４）で構成され得る。誘電体層４８は、誘電体層４４とは異なる組成、及び層４０と同じ組成を有する誘電体材料で構成することができ、誘電体層４４の上面４６上に堆積され、代表的な実施形態においては、上面４６に直接接触する。誘電体層４８は、下にある層４４とは異なるエッチング選択性を有する誘電体材料で構成され得る。一実施形態において、誘電体層４８は、ＣＶＤ又は別の適切な堆積プロセスによって堆積されたＳｉＯ２で構成され得る。
【００１９】
同様の参照符号が図３における同様の構造部を示す、次の製造段階における図４を参照すると、エミッタ誘電体スタック４１の誘電体層４０、４４、４８が、フォトリソグラフィ及び減法エッチング・プロセスを用いてパターン形成され、真性ベース層２２の隆起領域２４と位置合わせされたエミッタ開口部５２を定める。そのために、エミッタ誘電体スタック４１は、パターン形成されたエッチング・マスク（図示せず）でマスクされる。一実施形態において、エッチング層は、誘電体層４８の上面にスピン・コーティングにより塗布された犠牲有機材料で構成されたフォトレジスト層とすることができる。フォトリソグラフィ・プロセスは、フォトマスクを通して投影される放射線にフォトレジスト層を露光させることと、露光されたフォトレジスト内に結果として生じた潜像構造部パターンを現像して、エミッタ開口部５２のための意図した位置に窓を定めることとを必要とする。
【００２０】
反応性イオンエッチング（ＲＩＥ）プロセスなどの減法エッチング・プロセスが、窓を通って露光され、エッチング・マスクによって保護されていない表面領域にわたって、誘電体層４０、４４、４８の各々のある領域を連続的に除去するのに用いられる。例えば、エッチング・プロセスの初期セグメントは、誘電体層４８の保護されていない領域を除去するエッチング化学（etch chemistry）を有し、層４４の上面４６上で停止する。エッチング化学を変更して、下にある層４４の保護されていない領域を除去し、誘電体層４０の上面４２で停止するようにすることができる。再びエッチング化学を変更して、下にある誘電体層４０の保護されていない領域を除去し、外部ベース層３６の上面３８上で停止するようにすることができる。代替的に、より少ないエッチング・ステップを含むより簡単なエッチング化学を用いることもできる。
【００２１】
ＲＩＥプロセスなどの減法エッチング・プロセスが、エミッタ開口部５２の内部に露出された上面３８の表面領域にわたって、外部ベース層３６の隆起領域３５の厚さを部分的に除去するのに用いられる。エミッタ開口部５２が外部ベース層３６の厚さを通って部分的にのみ延びるように、減法エッチング・プロセスが制御される。エッチング後、隆起領域３５における外部ベース層３６の上面３８は、エミッタ誘電体スタック４１及びエッチング・マスクによって保護される領域内の外部ベース層３６の上面３８に対して陥凹している。外部ベース層３６の隆起領域３５は、エミッタ開口部５２内部の表面領域にわたって、上面３８に対して垂直に測定された厚さｔ２を有する。厚さｔ２は、エミッタ開口部５２の外側の外部ベース層３６（及び隆起領域３５）の厚さｔ１より薄く、そのため厚さの差が生じる。一実施形態においては、エミッタ開口部５２がベース誘電体層３２の層厚を通ってほぼ半分まで延び、その結果、厚さｔ１が厚さｔ２の約２倍となるように、減法エッチング・プロセスが制御される。減法エッチング・プロセスの終了後に、エッチング・マスクを除去し、フォトレジストを含む場合には、酸素プラズマ・アッシング（ashing）又は化学的剥離によって、エッチング・マスクを除去することができる。
【００２２】
スペーサ５４ａ、５４ｂが、層３６、４０、４４、４８の垂直側壁上に形成され、エミッタ開口部５２と境界を定める。スペーサ５４ａ、５４ｂは、エミッタ開口部５２の底部まで垂直方向に延び、外部ベース層３６の陥凹した上面３８に直接接触する。代表的な実施形態において、スペーサ５４ａ、５４ｂは、非導電性誘電体材料で構成されるブランケット層（図示せず）を堆積させ、このブランケット層を、好ましくは水平面から成分誘電体材料を除去するＲＩＥプロセスなどの異方性エッチング・プロセスにより成形することによって形成することができる。異方性エッチング・プロセスの終了時に、スペーサ５４ａ、５４ｂは、層３６、４０、４４、４８の側壁の形で垂直面上に存在する残留誘電体材料により構成される。スペーサ５４ａ、５４ｂを構成する誘電体材料は、例えば、ＣＶＤによって堆積されたＳｉ３Ｎ４とすることができ、その場合、スペーサ５４ａ、５４ｂは、誘電体層４４と同じ誘電体材料で構成される。
【００２３】
同様の参照符号が図４における同様の構造部を示す、次の製造段階における図５、図６を参照すると、次に、ＲＩＥプロセスなどの異方性エッチングを用いて、エミッタ開口部５２内部に露出された上面３８の表面領域にわたる、外部ベース層３６の隆起領域３５の除去を継続する。このエッチング・プロセスは、スペーサ５４ａ、５４ｂ及びベース誘電体層３２を構成する材料に対して、外部ベース層３６の材料を選択的に（例えば、より高いエッチング速度で）除去する。このエッチング・プロセスは、ベース誘電体層３２上で停止し、エミッタ開口部５２内部のベース誘電体層３２の上面３４を露出させる。外部ベース層３６は、エミッタ開口部５２内部の隆起領域３５の表面領域にわたって完全に除去される。エミッタ開口部５２に隣接し且つスペーサ５４ａ、５４ｂの直下に、外部ベース層３６のセクション３７ａ、３７ｂが、厚さｔ２（図４）を保持する。セクション３７ａの側壁６１ａがスペーサ５４ａの側壁の隣接部分と垂直方向に位置合わせされ、エミッタ開口部５２と境界を定める。セクション３７ｂの側壁６１ｂがスペーサ５４ｂの側壁の隣接部分と垂直方向に位置合わせされ、エミッタ開口部５２と境界を定める。外部ベース層３６は、セクション３７ａ、３７ｂによりエミッタ開口部から分離されたセクション３９にわたって、最初の厚さｔ１（図４）を保持する。
【００２４】
湿式化学エッチング・プロセスなどの等方性エッチング・プロセスが、エミッタ開口部５２内部のベース誘電体層３２の領域を除去するのに用いられ、真性ベース層２２の上面３０で停止する。ベース誘電体層３２のこの領域を除去することにより、隆起領域２４の一部の上に真性ベース層２２の上面３０が露出される。この等方性エッチング・プロセスは、スペーサ５４ａ、５４ｂ、外部ベース層３６、及び真性ベース層２２を構成する材料に対して、ベース誘電体層３２の材料を選択的に除去する。エッチング剤が、エミッタ開口部５２を通ってベース誘電体層３２に達する。一実施形態において、湿式化学エッチング・プロセスは、湿式フッ化水素酸（ＨＦ）酸化物ディップ（ｄｉｐ）などの希釈フッ化水素（ＤＨＦ）又は緩衝フッ化水素（ＢＨＦ）をエッチング剤として用いることができる。誘電体層４８が酸化物で構成される場合、エッチング条件に応じて、代表的な実施形態に示されるように、等方性エッチング・プロセスが、誘電体層４４から誘電体層４８を部分的に除去してもよく、又は誘電体層４４から誘電体層４８を完全に除去してもよい。
【００２５】
キャビティ６０ａ、６０ｂが、ベース誘電体層３２上で実施される等方性エッチング・プロセスにより、外部ベース層３６のセクション３７ａ、３７ｂと真性ベース層２２との間に形成される。具体的には、等方性エッチング・プロセスにより、ベース誘電体層３２が、外部ベース層３６のセクション３７ａ、３７ｂの真下で横方向に陥凹し、より具体的には、ベース誘電体層３２の側壁５９ａ、５９ｂが、それぞれ、セクション３７ａ、３７ｂの側壁６１ａ、６１ｂに対して横方向に陥凹する。代表的な実施形態において、ベース誘電体層３２の側壁５９ａ、５９ｂの各々は、それぞれ、セクション３７ａ、３７ｂの側壁６１ａ、６１ｂに対して距離ｄだけ陥凹する。代表的な実施形態において、ベース誘電体層３２の横方向の陥凹によって形成されたキャビティ６０ａ、６０ｂが、真性ベース層２２の隆起領域２４にわたって部分的にのみ延びる。キャビティ６０ａ、６０ｂは、真性ベース層２２と外部ベース層３６との間に開口体積をもたらす。
【００２６】
ベース誘電体層３２の横方向の陥凹、従って、ベース誘電体層３２の側壁５９ａ、５９ｂの位置を調整するために、エッチング中にエッチング・バイアスを制御することができる。代替的な実施形態においては、図７に示すように、ベース誘電体層３２の横方向の陥凹によって形成されたキャビティ６０ａ、６０ｂは、エミッタ開口部５２から、隆起領域２４を横切って、真性ベース層２２のファセット領域２８とのほぼ境界まで延びることができる。別の代替的な実施形態においては、図８に示すように、ベース誘電体層３２の横方向の陥凹によって形成されたキャビティ６０ａ、６０ｂは、エミッタ開口部５２から、隆起領域２４とファセット領域２８との間の境界を超えて、従ってファセット領域２８を部分的に横切って延びることができる。しかしながら、ベース誘電体層３２の横方向の陥凹によって形成されたキャビティ６０ａ、６０ｂが、真性ベース層２２の非隆起領域２６に達する所までは延びないように、エッチング・プロセスが制御される。
【００２７】
外部ベース層３６の上面３８は、スペーサ５４ａ、５４ｂが形成される前に陥凹されているので、セクション３７ａ、３７ｂの厚さは、エミッタ開口部５２近傍の外側の外部ベース層３６の残りの厚さより薄い。代表的な実施形態においては、セクション３７ａ、３７ｂは、外部ベース層３６の残りの厚さの半分の厚さにすることができ、これは、名目初期堆積厚に等しい。セクション３７ａ、３７ｂは、エミッタ開口部５２の外周の周りに延びることができ、且つ、互いに接続させることができる。
【００２８】
図９を参照すると、代替的な実施形態によれば、セクション３７ａ、３７ｂをデバイス構造体からなくすことができ、スペーサ５４ａ、５４ｂが垂直方向に延びてその空間を占めることができる。外部ベース層３６の隆起領域３５の全厚が、エミッタ開口部５２内部に露出された上面３８の表面領域にわたって除去される（即ち、厚さｔ２＝０となる）ように、図４の減法エッチング・プロセスが変更される。エッチングの後、誘電体層３２の上面が露出される。図４において層３６、４０、４４、４８の垂直側壁上に形成され、エミッタ開口部５２と境界を定めるスペーサ５４ａ、５４ｂは、垂直方向に延びて誘電体層３２の上面３４に直接接触する。等方性エッチング・プロセスは、エミッタ開口部５２内部に露出されたベース誘電体層３２の領域を除去するのに用いられ、スペーサ５４ａ、５４ｂの横方向直下のベース誘電体層３２を陥凹させることによって、キャビティ６０ａ、６０ｂを形成する。ベース誘電体層３２を陥凹させることにより、キャビティ６０ａ、６０ｂが外部ベース層３６と真性ベース層２２の間を部分的に延びる。
【００２９】
同様の参照符号が図５、図６における同様の構造部を示す、次の製造段階における図１０、図１１を参照すると、半導体層６４が、真性ベース層２２の上面３０上に追加層として形成され、代表的な実施形態においては、上面３０上に直接形成される。半導体層６４は、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）などの非選択的堆積プロセス又は選択的堆積プロセスなどの異なるプロセスによって堆積された半導体材料で構成される。半導体層６４を構成する半導体材料は、堆積中又は堆積後にドープすることができ、又は代替的に非ドープとすることができる。半導体層６４は、真性ベース層２２又は外部ベース層３６のいずれとも異なる組成を有することができる。
【００３０】
堆積プロセス中、半導体層６４の半導体材料は、真性ベース層２２の半導体材料上に核形成し、真性ベース層２２の結晶状態を取得する。例えば、真性ベース層２２の隆起領域２４は、単結晶半導体材料で構成され、半導体層６４の成長のための結晶テンプレートとして機能することができる。堆積条件を調整して核形成の遅延をもたらし、スペーサ５４ａ、５４ｂ及び誘電体層４８（又は、誘電体層４８が既に除去されている場合には誘電体層４４）上の核形成が、存在する場合には、真性ベース層２２及び層３６のセクション３７ａ、３７ｂの底面などの露出面上の半導体材料の核形成より遅れるようにする。換言すれば、核形成遅延は、スペーサ５４ａ、５４ｂ及び／又は誘電体層４８上にかなりの量の半導体材料が形成し始める前に、キャビティ６０ａ、６０ｂを半導体層６４で充填するのを可能にする時間遅延を表す。上面３０に垂直な方向に測定される半導体層６４の厚さは、少なくとも４ｎｍとすることができる。
【００３１】
半導体層６４の外周セクション６６ａ、６６ｂは、半導体層６４の外周又は外縁に沿って配置され、それぞれ、キャビティ６０ａ、６０ｂ（図５）を占め、且つ、真性ベース層２２と外部ベース層３６を物理的に結合させる連結部を定める。半導体層６４の外周セクション６６ａ、６６ｂと外部ベース層３６は互いに直接接触し、外周セクション６６ａ、６６ｂと真性ベース層２２の上面も同様に直接接触する。外周セクション６６ａ、６６ｂは、エミッタ開口部５２から、それぞれ、ベース誘電体層３２の側壁５９ａ、５９ｂまで横方向に延びる。この連結部は、外部ベース層３６と真性ベース層２２との間の電流のための直接接続をもたらす。半導体層６４の外周セクション６６ａ、６６ｂとベース誘電体層３２は、ほぼ等しい層厚を有することができ、且つ、キャビティ６０ａ、６０ｂがベース誘電体層３２の横方向の陥凹によって形成され、次いでそれぞれ半導体層６４の外周セクション６６ａ、６６ｂによって充填されるため、好ましくは等しい層厚を有する。半導体層６４の中央セクション６６ｃは、外周セクション６６ａ、６６ｂの間に位置し、外周セクション６６ａ、６６ｂとつながり、キャビティ６０ａ、６０ｂの内部には位置しない。
【００３２】
エミッタ開口部５２が閉じた幾何学的形状（例えば、矩形）を有する場合、ベース誘電体層３２の付加的な側壁（図示せず）によって、ベース誘電体層３２の側壁５９ａをベース誘電体層３２の側壁５９ｂと接続することができ、ベース誘電体層３２を陥凹させる付加的キャビティ（図示せず）によって、キャビティ６０ａがキャビティ６０ｂと接続される。しかしながら、エミッタ開口部５２が閉じた幾何学的形状を有していない場合、ベース誘電体層３２の側壁５９ａはベース誘電体層３２の側壁５９ｂと接続されず、キャビティ６０ａはキャビティ６０ｂと接続されない。
【００３３】
半導体材料はまた、外部ベース層３６のセクション３７ａ、３７ｂの材料上にも核形成し、エミッタ開口部５２内に、多結晶材料の領域６２ａ、６２ｂとして横方向内方に成長する。代表的な実施形態において、付加的な領域６２ａ、６２ｂはエミッタ開口部５２内に短い距離だけ突出するので、エミッタ開口部５２は著しくピンチオフされない。
【００３４】
キャビティ６０ａ、６０ｂが真性ベース層２２の隆起領域２４とファセット領域２８との間のほぼ境界になる代替的な実施形態（図７）において、図１２に示すように、半導体層６４の外周セクション６６ａ、６６ｂも同様に、ほぼこの境界まで横方向に延びる。キャビティ６０ａ、６０ｂが、隆起領域２４とファセット領域２８との間の境界を超えて延びる代替的な実施形態（図８）において、図１３に示すように、半導体層６４の外周セクション６６ａ、６６ｂも同様に、この境界を超えて横方向に延びる。スペーサ５４ａ、５４ｂがキャビティ６０ａ、６０ｂと境界を定める図９の代替的な実施形態において、図１４に示すように、半導体層６４の外周セクション６６ａ、６６ｂがキャビティ６０ａ、６０ｂを占める。
【００３５】
同様の参照符号が図１０における同様の構造部を示す、次の製造段階における図１５を参照すると、誘電体材料を含む層６８が共形に（conformally）堆積され、スペーサ７０ａ、７０ｂが、介在構造体として誘電体層６８を有した状態で、スペーサ５４ａ、５４ｂ上に形成される。誘電体層６８は、５００℃又はそれより高い温度での急速熱処理（ＲＴＰ）によって堆積された高温酸化物（ＨＴＯ）のようなＳｉＯ２の薄層などの誘電体材料から形成することができる。代替的に、誘電体層６８は、異なる堆積プロセス、又は蒸気による高圧力下での酸化（ＨＩＰＯＸ）のようなシリコンの熱酸化、又は当業者には周知の上記の酸化物形成技術の組み合わせによって堆積させることができる。スペーサ７０ａ、７０ｂは、誘電体層６８を構成する誘電体材料に対して選択的にエッチングする誘電体材料（例えば、Ｓｉ３Ｎ４）で構成され、スペーサ５４ａ、５４ｂと類似した方法で、ブランケット層堆積及び異方性エッチングによって形成することができる。誘電体層６８の一部が、エミッタ開口部５２内部の半導体層６４の上面６３を覆う。代替的な実施形態において、スペーサ７０ａ、７０ｂは、Ｓｉで構成され得る。
【００３６】
同様の参照符号が図１５における同様の構造部を示す、次の製造段階における図１６を参照すると、半導体層６４の上面６３（図１０）が、エミッタ開口部５２内部及び誘電体スペーサ７０ａ、７０ｂの横方向の間の誘電体層６８の材料を除去するエッチング・プロセスによって露出される。このエッチング・プロセスは、半導体層６４を構成する材料上で停止し、従って、半導体層６４の上面６３に達すると終了する。このエッチング・プロセスは、誘電体層６８の材料を、ＳｉＯ２で構成される場合には、誘電体スペーサ７０ａ、７０ｂの直下に最小のアンダーカット部を有するように除去する化学酸化物除去（ＣＯＲ）とすることができる。ＣＯＲプロセスは、１：１０から１０：１までの比で、フッ化水素（ＨＦ）とアンモニア（ＮＨ３）の混合物の流れを用いることができ、且つ、減圧下（例えば、約１ｍＴｏｒｒから約１００ｍＴｏｒｒまで）及び室温付近で実施することができる。誘電体層４８の残余物及び誘電体層４８上に存在する誘電体層６８の部分もまた、エッチング・プロセスによって除去され、誘電体層４４の上面４６を露出させる。エッチング・プロセスの後に随意的なＨＦ化学洗浄手順を続けることができる。スペーサ７２ａ、７２ｂが、エッチング・プロセスの実行中、誘電体スペーサ７０ａ、７０ｂにより遮蔽される誘電体層６８の部分から形成され、それぞれ、スペーサ５４ａとスペーサ７０ａとの間及びスペーサ５４ｂとスペーサ７０ｂとの間に配置される。
【００３７】
次に、バイポーラ接合トランジスタ８０のエミッタ７４が、電子が多数キャリアであり、且つ、半導体材料の導電率を支配する、ｎ型導電性を与えるのに効果的な、周期表のＶ族からの不純物種（例えば、ヒ素）などのドーパントで高濃度にドープされた、ポリシリコンなどの高濃度ドープ半導体材料で構成されるブランケット層からエミッタ開口部５２の内部に形成される。高濃度ドープ半導体材料層上に堆積されたＳｉ３Ｎ４などの誘電体材料で構成される層から、随意的な誘電体キャップ７６をエミッタ７４の頭部上に形成することができる。これらの堆積された層は、リソグラフィ及びエッチング・プロセスによってパターン形成され、エミッタ７４及びエミッタ７４上に誘電体キャップ７６を定める。高濃度ドープ半導体材料の層からエミッタ７４を形成するリソグラフィ・プロセスは、エッチング・マスクを用いて、エミッタ開口部５２を充填する部分の上の高濃度ドープ半導体材料のストリップのみを保護することができる。誘電体層４４の材料上で停止するエッチング化学を用いた減法エッチング・プロセスが、高濃度ドープ半導体材料の保護されたストリップからエミッタ７４の頭部を成形するように選択される。エミッタ７４を成形した後、エッチング・マスクを表面から除去することができ、これにより誘電体層４４の上面４６が再露出される。
【００３８】
外部ベース３６が、エミッタ７４に対して自己整合される。自己整合は、スペーサ５４ａ、５４ｂを用いて外部ベース３６に対するエミッタ７４の横方向位置を確立することから生じる。スペーサ５４ａ、５４ｂ、７０ａ、７０ｂ、７２ａ、７２ｂは、外部ベース３６からエミッタ７４を電気的に絶縁する。スペーサ７０ａ、７０ｂ、７２ａ、７２ｂは、エミッタ７４と外部ベース３６の間の距離を確立する。
【００３９】
エミッタ７４は、半導体層６４によって真性ベース層２２と結合される。エミッタ開口部５２内部に配置されたエミッタ７４の底部は、半導体層６４の上面６３に接触する。一実施形態において、エミッタ７４の底部は、半導体層６４の上面６３に直接接触し、真性ベース層２２の上面３０に間接的に接触する。具体的には、エミッタ７４は、半導体層６４の中央セクション６６ｃに接触する。エミッタ７４の頭部は、エミッタ開口部５２から突出し、誘電体層４４の上面４６と部分的に重なる側腕を含む。エミッタ７４の頭部は、上にある相互接続コンタクトがエミッタ７４上に達することを確実にするように、オーバーレイ・マージンをもたらすような寸法にされる。
【００４０】
同様の参照符号が図１６における同様の構造部を示す、次の製造段階における図１７を参照すると、基板１０上のバイポーラ接合トランジスタ８０のフットプリントが、通常のフォトリソグラフィ及びエッチング・プロセスを用いて層２２、３２、３６、４０、４４をパターン形成することによって定められる。最初に、エミッタ７４及び誘電体キャップ７６を形成するのに用いられるのと同じエッチング・マスク、又は、類似の方法で形成される異なるエッチング・マスクを用いて、誘電体層４０、４４がパターン形成される。誘電体層４０の材料上で停止するエッチング化学を用いた、ＲＩＥプロセスとすることができる減法エッチング・プロセスの初期段階が、誘電体層４４をトリミングするのに用いられる。外部ベース層３６の材料上で停止する異なるエッチング化学を用いたエッチング・プロセスが、誘電体層４０をトリミングするのに用いられる。誘電体層４０、４４を成形した後、エッチング・マスクが除去される。エッチング・マスクは、フォトレジストで構成される場合、酸素プラズマ・アッシング又は化学的剥離によって除去することができる。
【００４１】
次に、層２２、３２、３６をパターン形成して、外部ベース層３６からバイポーラ接合トランジスタ８０の外部ベース８２を定め、真性ベース層２２からバイポーラ接合トランジスタ８０の真性ベース８４を定める。層２２、３２、３６をエッチングするのに適したそれぞれのエッチング化学を用いた、ＲＩＥプロセスなどの減法エッチング・プロセスに依存するパターン形成プロセスで用いるために、エッチング・マスクが適用される。減法エッチング・プロセスの終了後、エッチング・マスクが除去され、フォトレジストで構成される場合には、酸素プラズマ・アッシング又は化学的剥離によってエッチング・マスクを除去することができる。
【００４２】
パターン形成後、バイポーラ接合トランジスタ８０は、真性ベース８４がエミッタ７４とコレクタ領域１８との間に配置され、エミッタ７４、真性ベース８４の隆起領域２４、及びコレクタ領域１８が垂直方向に配置される、垂直構造を有する。バイポーラ接合トランジスタ８０の垂直構造において、外部ベース８２は、ベース誘電体層３２によって真性ベース８４から分離される。種々のコンタクト（図示せず）が、サブコレクタ領域２０、エミッタ７４、及び外部ベース８２に設けられ、バイポーラ接合トランジスタ８０への必要な電気的接続を与える。
【００４３】
エミッタ７４を構成する半導体材料の導電型と、外部ベース８２及び真性ベース８４を構成する半導体材料の導電型は逆である。真性ベース８４の半導体材料は、ホウ素及び／又は炭素でドープされたＳｉｘＧｅ１−ｘとすることができ、エミッタ７４及びコレクタ領域１８の材料（例えば、シリコン）よりも狭いバンドギャップを有することができ、この場合、バイポーラ接合トランジスタ８０は、Ｓｉ／ＳｉＧｅへテロ接合を有する。バイポーラ接合トランジスタ８０は、デバイスのドーピング次第で、ＮＰＮデバイス又はＰＮＰデバイスのいずれかを含むことができる。
【００４４】
半導体層６４、外部ベース８２、及び真性ベース８４によって与えられる連結部は、まとめて新しいエピタキシャル・ベース構造体を与え、そこでは、連結部が、真性ベース８４に対して自己整合され寄生が低減した外部ベース８２の連結をもたらし、高いｆｍａｘにより特徴付けられるバイポーラ・トランジスタのための構造体が得られる。電力利得は、典型的にはメトリックｆＭＡＸにより特徴付けられ、バイポーラ／ＢｉＣＭＯＳ性能の重要なパラメータである。バイポーラ接合トランジスタ８０は、真性ベース８４を形成するのに用いられる層（例えば、ＳｉＧｅ）、次いで、外部ベース８２及び半導体層６４を形成するのに用いられる層を含み、薄い連結部をもたらす、二重ポリ自己整合様構造体の非選択的堆積を用いて製造される。
【００４５】
一実施形態において、ＵＨＶ／ＣＶＤなどの非選択的エピタキシャル成長プロセスが、半導体層６４を形成するのに用いられる。ＵＨＶ／ＣＶＤプロセスは、同じくプリベークを必要とする通常の減圧エピタキシャル堆積技術よりも低い熱サイクルによって特徴付けられる。
【００４６】
製造プロセスの前工程（ＦＥＯＬ）部分の際、バイポーラ接合トランジスタ８０のデバイス構造体が、基板１０の表面領域の少なくとも一部にわたって複製される。ＢｉＣＭＯＳ集積回路において、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ（図示せず）が、基板１０の他の領域を用いて形成される。その結果、バイポーラ・トランジスタ及びＣＭＯＳトランジスタの両方が同じ基板１０上で利用可能となる。
【００４７】
局所的相互接続構造体のためのコンタクト及び配線の形成、並びに、誘電体層、ビア・プラグ、及びバイポーラ接合トランジスタ８０との相互接続配線によって結合される相互接続構造体のための配線、及び、基板１０上に製造された他の回路内に含まれるバイポーラ接合トランジスタ８０及びＣＭＯＳトランジスタ（図示せず）のような付加的デバイス構造体のための他の類似のコンタクトの形成を含む、標準的な後工程（ＢＥＯＬ）処理が続く。ダイオード、抵抗器、キャパシタ、バラクタ、及びインダクタなどの他の能動及び受動回路素子を基板１０上に作製し、ＢｉＣＭＯＳ集積回路において使用可能にすることができる。
【００４８】
図１８は、例えば、半導体ＩＣ論理設計、シミュレーション、試験、レイアウト及び製造で用いられる例示的な設計フロー１００のブロック図を示す。設計フロー１００は、上で説明され、且つ、図１７に示される設計構造体及び／又はデバイスの論理的又は他の機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス、機械及び／又は機構を含む。設計フロー１００によって処理及び／又は作成される設計構造体を機械可読伝送又はストレージ媒体上でコード化して、データ処理システム上で実行又は処理されたときにハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的、又は他の機能的に等価な表現を作成するデータ及び／又は命令を含むようにすることができる。機械は、これらに限られるものではないが、回路、コンポーネント、デバイス又はシステムの設計、製造、又はシミュレーションなどのＩＣ設計プロセスに用いられるあらゆる機械を含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械及び／又は機器（例えば、Ｅビームライター）、設計構造体をシミュレートするためのコンピュータ又は機器、製造若しくは試験プロセスに用いられるあらゆる装置、又は設計構造体の機能的に等価な表現を任意の媒体にプログラムするための任意の機械（例えば、プログラマブル・ゲートアレイをプログラムするための機械）を含むことができる。
【００４９】
設計フロー１００は、設計される表現のタイプによって変えることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー１００は、標準的なコンポーネントを設計するための設計フロー１００、又はプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．又はＸｉｌｉｎｘ（登録商標）Ｉｎｃ．から提供されているプログラマブル・ゲートアレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フローとは異なり得る。
【００５０】
図１８は、好ましくは設計プロセス１０４によって処理される入力設計構造体１０２を含む、複数のこうした設計構造体を示す。設計構造体１０２は、設計プロセス１０４によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能的表現を生じる、論理シミュレーション設計構造体とすることができる。設計構造体１０２はさらに、又は代替的に、設計プロセス１０４によって処理されたときにハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むことができる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体１０２は、コア開発者／設計者によって実装されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でコード化された場合、設計構造体１０２を設計プロセス１０４内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、図１７に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、又は他の方法で機能的に表現することができる。そのため、設計構造体１０２は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレーションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又は互換性のある他のデータ構造体を含むことができる。
【００５１】
設計プロセス１０４は、設計構造体１０２のような設計構造体を含むことができるネットリスト１０６を生成するために、図１７に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又は他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込むことが好ましい。ネットリスト１０６は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表わす、コンパイル又はその他の方法で処理されたデータ構造体を含むことができる。ネットリスト１０６は、繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト１０６は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト１０６を機械可読データ・ストレージ媒体上に記録し、又はプログラマブル・ゲートアレイにプログラムすることができる。媒体は、磁気又は光ディスク・ドライブのような不揮発性ストレージ媒体、プログラマブル・ゲートアレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００５２】
設計プロセス１０４は、ネットリスト１０６を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素１０８内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）について共通して用いられるモデル、レイアウト、及び記号表現を含めた素子、回路及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様１１０、特徴データ１１２、検証データ１１４、設計規則１１６、並びに入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル１１８をさらに含むことができる。設計プロセス１０４は、例えば、応力分析、熱分析、機械事象シミュレーション、並びにキャスティング、モールディング、及びダイプレス成形のような操作についてのプロセス・シミュレーション等のような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者でれば、本発明の範囲及び思想から逸脱することなく、設計プロセス１０４において用いられる、可能な機械設計ツール及び用途の範囲を認識することができるであろう。設計プロセス１０４はまた、タイミング分析、検証、設計規則確認、位置及び経路の操作等のような標準的な回路設計プロセスを実行するモジュールを含むことができる。
【００５３】
設計プロセス１０４は、第２の設計構造体１２０を作成するために、ＨＤＬコンパイラ及びシミュレーション・モデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体１０２を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（適用可能な場合）と併せて処理する。設計構造体１２０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他の形式で格納される情報）でストレージ媒体又はプログラマブル・ゲートアレイ上に存在する。設計構造体１０２と同様に、設計構造体１２０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータ・コード化データ又は命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されると、図１７に示される１つ又は複数の本発明の実施形態の、論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体１２０は、図１７に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００５４】
また、設計構造体１２０は、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）も使用することができる。設計構造体１２０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のデータ、並びに、上で説明し、図１７に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者によって要求されるその他のいずれかのデータといった情報を含むことができる。次に、設計構造体１２０は、ステージ１２２に進み、ここで、例えば、設計構造体１２０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
【００５５】
上述したような方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、製造者によって、未処理のウェハの形態（即ち、複数の未パッケージ化チップを有する単一のウェハ）、裸のダイ、又はパッケージ化された形態で配布することができる。後者の場合、チップは、単一チップ・パッケージ（例えば、マザーボード又は他の高レベル・キャリアに付けられるリードを有するプラスチック・キャリアなど）又はマルチチップ・パッケージ（例えば、表面相互接続又は埋込み相互接続のいずれか又は両方を有するセラミック・キャリアなど）内に取り付けられる。いずれの場合にも、チップは次に、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品の一部分として、他のチップ、別個の回路要素、及び／又は他の信号処理デバイスと集積化される。最終製品は、玩具又は他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高性能のコンピュータ製品にまでわたる、集積回路チップを含む任意の製品とすることができる。
【００５６】
ある要素が別の要素に「接続される（connected）」又は「結合される（coupled）」ものとして言及されるとき、その要素は、他の要素に直接的に接続又は結合してもよく、代わりに、１つ又は複数の介在する要素が存在してもよいことも理解されるであろう。対照的に、ある要素が別の要素に「直接接続される（directly connected）」又は「直接結合される（directlycoupled）」ものとして言及されるとき、介在する要素は存在しない。ある要素が別の要素に「間接的に接続される（indirectly connected）」又は「間接的に結合される（indirectlycoupled）」ものとして言及されるとき、少なくとも１つの介在する要素が存在する。
【００５７】
本明細書で用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図したものではない。ここで用いられる単数形の「１つの（a）」、「１つの（an）」及び「その（the）」という用語は、文脈が明確に他の場合を指示していない限り、複数形も含む。「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、本明細書で用いられるとき、記述された特徴、整数、ステップ、操作、要素、及び／又はコンポーネントの存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、コンポーネント、及び／又はその群の存在又は付加を除外するものではないことが、さらに理解されるであろう。
【００５８】
下記の特許請求の範囲におけるすべての機能付き手段（ミーンズ・プラス・ファンクション）又は機能付き工程（ステップ・プラス・ファンクション）の対応する構造、材料、動作、及び均等物は、該当する場合には、具体的に請求される他の請求要素と組み合わせて本機能を実施するためのいずれかの構造、材料、又は動作を含むことを意図している。本発明の記載は、例示及び説明目的で提示されたが、網羅的であることを意図するものでも、開示された形態の発明に限定されることを意図するものでものでもない。当業者であれば、本発明の範囲及び精神から逸脱することなく、多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、選択され、説明された。
【符号の説明】
【００５９】
１０：基板
１２：トレンチ分離領域
１４、３９、３４、３８、４２、４６、６３：上面
１６：デバイス領域
１８：コレクタ領域
２０：サブコレクタ領域
２２：真性ベース層
２４：隆起領域
２６：非隆起領域
２８：ファセット領域
３２：ベース誘電体層
３５：隆起領域
３６：外部ベース層
３７ａ、３７ｂ：外部ベース層のセクション
３９：セクション
４０、４４、４８、６８：誘電体層
４１：エミッタ誘電体スタック
５２：エミッタ開口部
５４ａ、５４ｂ、７０ａ、７０ｂ、７２ａ、７２ｂ：スペーサ
５９ａ、５９ｂ：ベース誘電体層の側壁
６０ａ、６０ｂ：キャビティ
６１ａ：セクション３７ａの側壁
６１ｂ：セクション３７ｂの側壁
６２ａ、６２ｂ：領域
６４：半導体層
６６ａ、６６ｂ：半導体層の外周セクション
６６ｃ：半導体層の中央セクション
７４：エミッタ
７６：誘電体キャップ
８０：バイポーラ接合トランジスタ
８２：外部ベース
８４：真性ベース
１００：設計フロー
１０２、１２０：設計構造体
１０４：設計プロセス
１０６：ネットリスト
１０８：ライブラリ要素
１１０：設計仕様
１１２：特徴データ
１１４：検証データ
１１６設計規則
１１８：試験データ・ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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