(57)【要約】本発明の実施形態は、第１処理装置および第２処理装置の同期動作の方法を提供する。この方法は、第１処理装置で１つの処理を実行するステップと、第１装置における当該処理の実行が順次・並行境界に達したとの判定に応じて、当該処理の実行スレッドを、第１処理装置から第２処理装置に渡すステップと、その処理を第２処理装置上で実行するステップと、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１処理装置および第２処理装置の同期動作の方法であって、
前記第１装置における処理の実行が順次・並行境界に到達したのを判定したことに応じて、前記処理の実行スレッドを、前記第１処理装置から前記第２処理装置に渡すステップと、
前記処理を前記第２処理装置で実行するステップと、
を含む方法。
【請求項２】
前記処理の実行が前記順次・並行境界に到達したことを判定するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１処理装置は、中央処理装置である、請求項１に記載の方法。
【請求項４】
前記第１処理装置は、アクセラレーテッド処理デバイスである、請求項１に記載の方法。
【請求項５】
前記第１処理装置をストールするステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第１処理装置を、前記処理から他の処理にコンテキストスイッチするステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記第２処理装置における前記処理の実行が順次・並行境界に到達したことを判定するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記処理の前記実行スレッドを、前記第２処理装置から前記第１処理装置に渡すステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記第１処理装置および前記第２処理装置は、同一のダイに実装されている、請求項１に記載の方法。
【請求項１０】
前記第１処理装置および前記第２処理装置の何れか一方は、前記第１処理装置および前記第２処理装置の何れか他方と比較して、順次処理を処理するのに適したプロセッサを含む、請求項１に記載の方法。
【請求項１１】
処理を実行し、処理の実行が順次・並行境界に到達したのを判定したことに応じて、前記処理の実行スレッドを第２処理装置に渡すように構成された第１処理装置と、
前記処理を実行するように構成された前記第２処理装置と、
を含む処理システム。
【請求項１２】
前記第１処理装置は、中央処理装置である、請求項１１に記載の処理システム。
【請求項１３】
前記第１処理装置は、アクセラレーテッド処理デバイスである、請求項１１に記載の処理システム。
【請求項１４】
前記第１処理装置および前記第２処理装置は、同一のダイに実装されている、請求項１１に記載の処理システム。
【請求項１５】
前記第１処理装置は、前記実行スレッドを前記第２処理装置に渡した後に、ストールするように構成されている、請求項１１に記載の処理システム。
【請求項１６】
前記第１処理装置は、前記処理の実行が前記順次・並行境界に到達したことを判定するように構成されている、請求項１１に記載の処理装置。
【請求項１７】
前記第２処理装置は、前記第１処理装置における処理の実行が順次・並行境界に到達したとの判定に応じて、前記処理の前記実行スレッドを、前記第１処理装置に渡すように構成されている、請求項１１に記載の処理システム。
【請求項１８】
前記第１処理装置および前記第２処理装置のうち何れか一方は、前記第１処理装置および前記第２処理装置のうち何れか他方と比較して、順次処理を処理するのに適したプロセッサを含む、請求項１１に記載の処理システム。
【請求項１９】
第１処理装置および第２処理装置の同期動作の方法であって、
前記第１処理装置が処理の第１部分を実行するステップであって、前記処理の前記第１部分は、コマンドの順次部分またはコマンドの並列部分を含む、ステップと、
前記処理の前記実行が、前記処理の前記第１部分と、前記処理の後続する第２部分とにより画定される順次・並行境界に到達したことの判定に応じて、前記第２処理装置が前記処理の前記第２部分を実行するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、コンピューティングシステムを対象とする。さらに詳細には、本発明は、概して、コンピューティングシステム内における処理装置の同期動作に関する。
【背景技術】
【０００２】
グラフィックス処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）を一般的な演算に用いる要請は、ＧＰＵの単位電力および／またはコストあたりの能力が優れることから、最近ではより顕著となってきている。ＧＰＵの計算能力は、対応する中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）の計算能力の成長速度を超える速度で成長してきた。移動コンピューティング市場（例えば、ノートブック、モバイルスマートフォン、タブレット、その他）およびその必要な支援サーバ／企業システムの爆発的な成長と組み合わされたこの成長は、特定品質の所望のユーザ経験を提供するために用いられてきている。したがって、並列データの内容を有する作業負荷を実行するためにＣＰＵとＧＰＵとを併用することはボリュームテクノロジとなりつつある。
【０００３】
しかし、ＧＰＵは、従来、主にグラフィックの高速化のために利用可能な制約されたプログラミング環境で動作する。これらの制約は、ＧＰＵが、ＣＰＵと同程度に豊かなプログラミングエコシステムを有さないという事実に起因するものである。したがって、ＧＰＵの使用は、主に、グラフィックスおよびビデオのアプリケーションプログラミングインターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｇｒａｍｍｉｎｇ  ｉｎｔｅｒｆａｃｅ）を処理することに既に順応した、２次元（２Ｄ）グラフィックスと、３次元（３Ｄ）グラフィックスと、少数の最先端マルチメディアアプリケーションとに限られていた。
【０００４】
マルチベンダにサポートされるＯｐｅｎＣＬ（登録商標）、ＤｉｒｅｃｔＣｏｍｐｕｔｅ（登録商標）、標準的なＡＰＩおよびサポート用ツールの出現とともに、従来の用途におけるＧＰＵの限界は、従来のグラフィックスを越えて拡張されてきている。ＯｐｅｎＣＬ（登録商標）およびＤｉｒｅｃｔＣｏｍｐｕｔｅ（登録商標）は将来性のあるスタートではあるが、大部分のプログラミングタスクに対して、ＣＰＵと同程度に流動的にＣＰＵとＧＰＵとの組合せが用いられることを可能にする環境およびエコシステムを作成するには、多数のハードルが残されている。
【０００５】
既存のコンピューティングシステムは、大抵、複数の処理装置を含む。例えば、いくつかのコンピューティングシステムは、ＣＰＵおよびＧＰＵの両方を、別個のチップ上（例えば、ＣＰＵはマザーボード上に、ＧＰＵはグラフィックカード上に配置され得る）または単一チップパッケージ上に有し得る。これらの構成の両方は、（ｉ）別個のメモリシステム、（ｉｉ）処理間でサービス品質（ＱｏＳ）保証を提供すること、（ｉｉｉ）プログラミングモデル、（ｉｖ）複数のターゲット命令セットアーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ  ｓｅｔ  ａｒｃｈｉｔｅｃｔｕｒｅ）へのコンパイルおよび（ｖ）効率的なスケジューリングの全項目を、電力消費を最小化しながら満足することに関して顕著な問題点を依然として含む。
【０００６】
例えば、個別チップ構成においては、システムアーキテクチャおよびソフトウェアアーキテクチャは、各プロセッサがメモリにアクセスするために、チップ間インターフェースを利用することを余儀なくされる。これらの外部インターフェース（例えばチップ間インターフェース）においては、異機種環境のプロセッサを協働させるために、メモリレイテンシおよび電力消費に弊害がもたらされる一方で、別個のメモリシステム（すなわち、別個のアドレス空間）およびドライバに管理される共有メモリにおいては、きめ細かな負荷軽減に対しては許容されないオーバーヘッドが生成されてしまうこととなる。
【０００７】
従来のＧＰＵが、いくつかの演算コマンドを効率的に実行し得ないとするならば、当該コマンドは、ＣＰＵで実行されなければならない。当該コマンドをＣＰＵで実行しなければならないとすると、ＣＰＵにおける処理負荷が増大し、全体的なシステム性能が損なわれてしまう。
【０００８】
ＧＰＵは、演算の負荷軽減のための絶好の機会を提供するが、従来のＧＰＵは、いくつかのマルチプロセッサ環境における効率的な演算に対して望まれる、システムソフトウェア駆動型のプロセス管理に対しては好適でないこともある。これらの制限によりいくつかの問題が生じ得る。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
各処理装置の相対的長所または利用可能リソースが効率的に利用される処理を実行するために、複数の処理装置が用いられることを可能にする、改善された方法およびシステムが必要とされる。
【課題を解決するための手段】
【００１０】
ＧＰＵと、アクセラレーテッドプロセッシングユニット（ＡＰＵ）と、ＧＰＵによる汎目的計算（ＧＰＧＰＵ）とは、この分野において一般に用いられる用語であるが、「アクセラレーテッド処理デバイス」（ＡＰＤ）は、より広い表現とみなされる。例えば、ＡＰＤは、従来のＣＰＵ、従来のＧＰＵ、ソフトウェアおよび／またはこれらの組合せと比較して高速化された方法で行われる、グラフィックス処理タスク、データ並列タスク、またはネスト化されたデータ並列タスクの高速化に関連する機能および演算を実行する任意のハードウェアおよび／またはソフトウェアの協働的集合体を指す。
【００１１】
さらに詳細には、本発明の実施形態は、第１処理装置および第２処理装置の同期動作の方法を提供する。この方法は、第１処理装置で１つの処理を実行するステップと、第１装置における当該処理の実行が順次・並行境界に達したことの判定に応答して、当該処理の実行スレッドを、第１処理装置から第２処理装置に渡すステップと、当該処理を第２処理装置上で実行するステップと、を含む。
【００１２】
本発明の追加的な特徴および利点、ならびに本発明の様々な実施形態の構造および動作は、添付の図面を参照して以下で詳細に説明される。本発明は本明細書において説明される特定の実施形態に制限されないことに注意すべきである。係る実施形態は、例示目的のみのために本明細書において提示される。追加的実施形態は、本明細書に含まれる教示に基づいて当業者に明らかとなるであろう。
【００１３】
添付の図面は、本明細書に組み込まれ本明細書の一部を構成するものであって、本発明を例示し、説明とともに、本発明の原理を説明し、当業者が本発明を実施することを可能にするように、さらに機能する。本発明の様々な実施形態は、添付の図面を参照して以下に説明される。なお、添付の図面の全体を通じて、同様の参照番号は、同様の構成要素を参照するために用いられる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の実施形態に係る処理システムの例示的ブロック図である。
【図１Ｂ】図１Ａに示されたＡＰＤの例示的ブロック図である。
【図２】本発明の一実施形態に係るタスクフロー図である。
【図３】本発明の一実施形態に係る第１処理装置および第２処理装置を同期的に動作させるための方法を示すフロー図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明においては、「１つの実施形態」、「ある実施形態」、「例示的実施形態」またはその他を参照することは、本明細書において説明される実施形態が、特定の特徴、構造または特性を有することを示すが、すべての実施形態がその特定の特徴、構造または特性を必ずしも含むとは限らない。さらに、係る語句は、同一の実施形態を参照するとは限らない。さらに、特定の特徴、構造または特性が１つの実施形態に関連して説明されるとき、係る特長、構造または特性を他の実施形態との関連で実施することは、明示されているか否かによらず、当業者の知識の範囲内であることが提起される。
【００１６】
「本発明の実施形態」という用語は、本発明の実施形態の全部が、検討の対象である特徴、利点または操作モードを含むことを必ずしも要求しない。代替的な実施形態が本発明の範囲から逸脱することなく考案され、本発明の既知の構成要素は、本発明の関連する詳細を不明瞭化しないために、必ずしも詳細に説明されるとは限らず、あるいは省略され得る。加えて、本明細書において用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図するものではない。例えば、本明細書において用いられる単数形の「１つの」および「その」は、内容的に明らかに単数のみを指す場合を除き、複数形をも含むことを意図するものである。本明細書において用いられる場合、「含む」、「備える」、「包含する」および／または「有する」という用語は、述べられた特徴、整数、ステップ、操作、構成要素および／またはコンポーネントが存在することを指定するが、１つまたは複数の他の特徴、整数、ステップ、操作、構成要素、コンポーネントおよび／またはこれらの群の存在または追加を除外しない。
【００１７】
図１Ａは、２つのプロセッサ、すなわちＣＰＵ１０２およびＡＰＤ１０４を含む統合化されたコンピューティングシステム１００の例示的な図である。ＣＰＵ１０２は１つ以上のシングルコアまたはマルチコアＣＰＵを含み得る。本発明の一実施形態において、システム１００は、統合化されたプログラミング環境および実行環境を提供するために、ＣＰＵ１０２およびＡＰＤ１０４を組み合わせた単一のシリコンダイまたはパッケージ上に形成される。この環境は、ＡＰＤ１０４が、いくつかのプログラミングタスクに対して、ＣＰＵ１０２と同程度に流動的に用いられることを可能にする。しかし、ＣＰＵ１０２およびＡＰＤ１０４が単一のシリコンダイ上に形成されることは、本発明の絶対的な要件ではない。いくつかの実施形態において、ＣＰＵ１０２およびＡＰＤ１０４は別個に形成され、同一の基板または異なる基板上に搭載されることが可能である。
【００１８】
１つの例において、システム１００は、メモリ１０６、オペレーティングシステム１０８および通信インフラストラクチャ１０９を含む。オペレーティングシステム１０８および通信インフラストラクチャ１０９は、以下でより詳細に説明される。
【００１９】
システム１００は、カーネルモードドライバ（ＫＭＤ：ｋｅｒｎｅｌ  ｍｏｄｅ  ｄｒｉｖｅｒ）１１０と、ソフトウェアスケジューラ（ＳＷＳ：ｓｏｆｔｗａｒｅ  ｓｃｈｅｄｕｌｅｒ）１１２と、例えば入出力メモリ管理ユニット（ＩＯＭＭＵ：ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｍｅｍｏｒｙ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ）等のメモリ管理ユニット１１６とを含む。システム１００の構成品は、ハードウェア、ファームウェア、ソフトウェアまたはこれらの任意の組合せとして実装され得る。当業者は、システム１００が図１Ａに示される実施形態において示されるものに加えて、またはこれらとは異なる１つ以上のソフトウェアコンポーネント、ハードウェアコンポーネントおよびファームウェアコンポーネントを含み得ることを理解するであろう。
【００２０】
１つの例において、ＫＭＤ１１０等のドライバは、通常、ハードウェアが接続されたコンピュータバスまたは通信サブシステムを通してデバイスと通信する。呼び出しプログラムがドライバにおいてルーチンを呼び出すと、ドライバは、デバイスに対してコマンドを発行する。デバイスがドライバに対してデータを戻すと、ドライバは、元の呼び出しプログラムにおいてルーチンを呼び出し得る。１つの例において、ドライバは、ハードウェア依存的であり、オペレーティングシステム固有である。ドライバは、通常、任意の必要な非同期的時間依存性のハードウェアインターフェースに対して要求されるインタラプトハンドリングを提供する。
【００２１】
デバイスドライバは、特に現代のマイクロソフト・ウィンドウズ（登録商標）プラットフォームにおいては、カーネルモード（リング０）またはユーザモード（リング３）において実行され得る。ドライバをユーザモードにおいて実行することの主要な利益は、安定性が改善されることである。なぜなら、不完全な形で書かれたユーザモードデバイスドライバは、カーネルメモリを上書きすることによってシステムをクラッシュさせることができないためである。一方、ユーザモード／カーネルモードの遷移は、通常、顕著な性能オーバーヘッドを与え、それにより、低レイテンシおよび高スループット要件のためにユーザモードドライバを阻害する。カーネルスペースは、システムコールの使用を通してのみ、ユーザモジュールからのアクセスが可能である。ＵＮＩＸ（登録商標）シェルまたは他のＧＵＩベースのアプリケーションなどのエンドユーザプログラムは、ユーザスペースの一部である。これらのアプリケーションは、カーネルにサポートされた機能を通してハードウェアと相互作用する。
【００２２】
ＣＰＵ１０２は、制御プロセッサ、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）、特定用途集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）またはデジタル・シグナル・プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）のうち１つ以上を含み得る（図示せず）。ＣＰＵ１０２は、例えば、コンピューティングシステム１００の動作を制御する、オペレーティングシステム１０８、ＫＭＤ１１０、ＳＷＳ１１２およびアプリケーション１１１を含む制御ロジックを実行する。この例示的な実施形態において、ＣＰＵ１０２は、１つの実施形態によれば、アプリケーション１１１の実行の起動および制御を、例えばそのアプリケーションに関連する処理を、ＣＰＵ１０２とＡＰＤ１０４等の他の処理リソースとの間に分散させることにより行う。
【００２３】
ＡＰＤ１０４は、とりわけ、グラフィックス演算や、例えば特に並列処理に好適となり得る他の演算等の、選択された機能のためのコマンドおよびプログラムを実行する。一般に、ＡＰＤ１０４は、例えば、ピクセル処理、幾何学演算およびディスプレイに対する画像のレンダリング等のグラフィックスパイプライン処理を実行するために、しばしば用いられ得る。本発明の様々な実施形態において、ＡＰＤ１０４は、ＣＰＵ１０２から受信したコマンドまたは命令に基づいて、計算処理演算（例えば、ビデオ演算、物理シミュレーション、計算流体力学等のグラフィックスに関連しない演算）も実行し得る。
【００２４】
例えば、コマンドは、通常、命令セットアーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ  ｓｅｔ  ａｒｃｈｉｔｅｃｔｕｒｅ）において定義されない特殊な命令であるとみなされ得る。コマンドは、例えばディスパッチプロセッサ、コマンドプロセッサまたはネットワークコントローラ等の特殊なプロセッサにより実行され得る。一方、命令は、例えばコンピュータアーキテクチャ内のプロセッサの単一の演算であるとみなされ得る。１つの例において、２セットのＩＳＡが用いられる場合には、いくつかの命令は、ｘ８６プログラムを実行するために用いられ、いくつかの命令は、ＡＰＤ計算ユニット上でカーネルを実行するために用いられる。
【００２５】
例示的な実施形態において、ＣＰＵ１０２は、選択されたコマンドをＡＰＤ１０４に伝達する。これらの選択されたコマンドは、並列実行に適したグラフィックスコマンドと、並列実行に適した他のコマンドとを含み得る。計算処理コマンドを含み得るこれらの選択されたコマンドは、実質的にＣＰＵ１０２から独立して実行され得る。
【００２６】
ＡＰＤ１０４は、例えば１つ以上のＳＩＭＤ処理コア等ではあるがこれに制限されない、自身の計算ユニット（図示せず）を含み得る。本明細書で参照されるＳＩＭＤは、パイプライン、すなわち、それぞれが自身のデータおよび共有プログラムカウンタを有する複数の処理エレメント上でカーネルが同時に実行されるプログラミングモデルである。全ての処理エレメントは、同等なセットの命令を実行する。プレディケーションを用いることにより、発行された各コマンドに対して、ワークアイテムを関与させることまたはさせないことが可能となる。
【００２７】
１つの例において、各ＡＰＤ計算ユニット１０４は、１つ以上のスカラーおよび／またはベクトル浮動小数点演算ユニットおよび／または算術論理ユニット（ＡＬＵ：ａｒｉｔｈｍｅｔｉｃ  ａｎｄ  ｌｏｇｉｃ  ｕｎｉｔ）を含み得る。ＡＰＤ計算ユニットは、逆平方根ユニットおよびサイン／コサインユニット等の特殊用途処理ユニット（図示せず）も含み得る。１つの例において、ＡＰＤ計算ユニットは、本明細書においてシェーダコア１２２と総称される。
【００２８】
１つ以上のＳＩＭＤが存在することにより、一般に、ＡＰＤ１０４は、グラフィックス処理において一般的なデータ並列タスク等のデータ並列タスクの実行に、理想的に好適なものとなる。
【００２９】
ピクセル処理等のいくつかのグラフィックスパイプライン処理と、他の並列演算処理とは、同一のコマンドストリームまたは計算カーネルが、ストリームまたは入力データ要素の集合体上で実行されることを要求する。同一の計算カーネルのそれぞれのインスタンス化は、上記データ要素を並列に処理するために、シェーダコア１２２の複数の計算ユニット上で同時に実行され得る。本明細書で参照されるように、例えば計算カーネルは、プログラム上で宣言され、ＡＰＤ計算ユニット上で実行される命令を含む関数である。この関数は、カーネル、シェーダ、シェーダプログラムまたはプログラムとも称される。
【００３０】
１つの例示的な実施形態において、各計算ユニット（例えばＳＩＭＤ処理コア）は、入力されるデータを処理するために、特定ワークアイテムのそれぞれのインスタンス化を実行し得る。ワークアイテムは、コマンドによりデバイス上で呼び出されるカーネルの並列実行の集合体の１つである。ワークアイテムは、計算ユニット上で実行されるワークグループの一部として、１つ以上の処理エレメントにより実行され得る。
【００３１】
ワークアイテムは、自身のグローバルＩＤおよびローカルＩＤによって、集合体内の他の実行から区別される。１つの例において、ワークグループ内のＳＩＭＤ上でともに同時に実行されるワークアイテムの一部は、ウェーブフロント１３６と称され得る。ウェーブフロントの幅は、計算ユニット（例えば、ＳＩＭＤ処理コア）のハードウェアの特性である。本明細書で参照されるワークグループは、単一の計算ユニット上で実行される関連するワークアイテムの集合体である。ワークグループ内のワークアイテムは、同一のカーネルを実行し、ローカルメモリおよびワークグループバリアを共有する。
【００３２】
代表的な実施形態において、ワークグループからの全てのウェーブフロントは、同一のＳＩＭＤ処理コア上で処理される。ウェーブフロントにわたる命令は１度に１つずつ発行され、全てのワークアイテムが同一の制御フローに従う場合には、各ワークアイテムは、同一のプログラムを実行する。ウェーブフロントは、ワープ、ベクトルまたはスレッドと称され得る。
【００３３】
実行マスクおよびワークアイテムプレディケーションは、ウェーブフロント内の拡散的な制御フローを可能にするために用いられる。拡散的な制御フローでは、各個別のワークアイテムは、カーネルを通る一意的なコードパスを実際に取り得る。部分的に占められたウェーブフロントは、ワークアイテムの全セットがウェーブフロント開始時に必ずしも利用可能とは限らない場合に、処理され得る。例えば、シェーダコア１２２は、所定数のウェーブフロント１３６を同時に実行し得る。なお、各ウェーブフロント１３６は、複数のワークアイテムを含む。
【００３４】
システム１００において、ＡＰＤ１０４は、グラフィックスメモリ１３０等の自身のメモリを含む（なお、メモリ１３０は、グラフィックス専用に制限されるとは限らない）。グラフィックスメモリ１３０は、ＡＰＤ１０４における計算実行の間の使用のために、ローカルメモリを提供する。シェーダコア１２２内の個々の計算ユニット（図示せず）は、自身のローカルデータ記憶装置（図示せず）を有し得る。１つの実施形態において、ＡＰＤ１０４は、ローカルグラフィックスメモリ１３０へのアクセス、ならびにメモリ１０６へのアクセスを含む。他の実施形態において、ＡＰＤ１０４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、または、ＡＰＤ１０４には直接的に接続されているがメモリ１０６からは分離している他のメモリ（図示せず）へのアクセスを含み得る。
【００３５】
図示の例において、ＡＰＤ１０４は、１つまたは（ｎ）個のコマンドプロセッサ（ＣＰ：ｃｏｍｍａｎｄ  ｐｒｏｃｅｓｓｏｒ）１２４を含み得る。ＣＰ１２４は、ＡＰＤ１０４内の処理を制御する。ＣＰ１２４は、実行されるべきコマンドを、メモリ１０６内のコマンドバッファ１２５から取得し、ＡＰＤ１０４でのこれらのコマンドの実行を調整する。
【００３６】
１つの例において、ＣＰＵ１０２は、アプリケーション１１１に基づくコマンドを、適切なコマンドバッファ１２５に入力する。本明細書において参照されるように、アプリケーションは、ＣＰＵ内またはＡＰＤ内の計算ユニット上で実行されるプログラム部分の組合せである。
【００３７】
複数のコマンドバッファ１２５は、各処理がＡＰＤ１０４での実行のためにスケジュールされた状態で、保持され得る。
【００３８】
ＣＰ１２４は、ハードウェア、ファームウェア、ソフトウェアまたはこれらの組合せにおいて実装され得る。１つの実施形態において、ＣＰ１２４は、スケジューリングロジックを含むロジックを実装するためのマイクロコードを有する縮小命令セットコンピュータ（ＲＩＳＣ：ｒｅｄｕｃｅｄ  ｉｎｓｔｒｕｃｔｉｏｎ  ｓｅｔ  ｃｏｍｐｕｔｅｒ）エンジンとして実装される。
【００３９】
ＡＰＤ１０４は、１つまたは「ｎ」個のディスパッチコントローラ（ＤＣ：ｄｉｓｐａｔｃｈ  ｃｏｎｔｒｏｌｌｅｒ）１２６を含み得る。本願において、ディスパッチという用語は、１セットの計算ユニット上の１セットのワークグループに対するカーネルの実行のスタートを起動するために、コンテキスト状態を使用するディスパッチコントローラにより実行されるコマンドを指す。ＤＣ１２６は、シェーダコア１２２内でワークグループを起動するためのロジックを含む。いくつかの実施形態において、ＤＣ１２６は、ＣＰ１２４の一部として実装され得る。
【００４０】
システム１００は、ＡＰＤ１０４上で実行するための処理を実行リスト１５０から選択するためのハードウェアスケジューラ（ＨＷＳ：ｈａｒｄｗａｒｅ  ｓｃｈｅｄｕｌｅｒ）１２８を含む。ＨＷＳ１２８は、ラウンドロビン方式、優先レベルを用いて、または他のスケジューリングポリシーに基づいて、処理を実行リスト１５０から選択し得る。優先レベルは、例えば、動的に決定され得る。ＨＷＳ１２８は、例えば、新規の処理を追加することによって、あるいは既存の処理を実行リスト１５０から削除することによって、実行リスト１５０を管理する機能を含み得る。ＨＷＳ１２８の実行リスト管理ロジックは、実行リストコントローラ（ＲＬＣ：ｒｕｎ  ｌｉｓｔ  ｃｏｎｔｒｏｌｌｅｒ）と称されることもある。
【００４１】
本発明の様々な実施形態において、ＨＷＳ１２８が、実行リスト１５０から処理の実行を開始すると、ＣＰ１２４は、対応するコマンドバッファ１２５からのコマンドの取得および実行を開始する。いくつかの事例において、ＣＰ１２４は、ＣＰＵ１０２から受信したコマンドに対応する、ＡＰＤ１０４内で実行される１つ以上のコマンドを生成し得る。１つの実施形態において、ＣＰ１２４は、ＡＰＤ１０４リソースおよび／またはシステム１００のリソースの利用が改善または最大化されるように、ＡＰＤ１０４におけるコマンドの優先化およびスケジューリングを、他のコンポーネントとともに実装する。
【００４２】
ＡＰＤ１０４は、インタラプトジェネレータ１４６に対してアクセスを有するか、またはインタラプトジェネレータ１４６を含み得る。インタラプトジェネレータ１４６は、ＡＰＤ１０４がページフォールト等のインタラプトイベントに遭遇すると、ＡＰＤ１０４によってオペレーティングシステム１０８にインタラプトをかけるよう構成され得る。例えば、ＡＰＤ１０４は、ＩＯＭＭＵ１１６内のインタラプト生成ロジックに依存して、上述のページフォールトインタラプトを生成し得る。
【００４３】
ＡＰＤ１０４は、シェーダコア１２２内で現在実行中の処理を切り替えるためのプリエンプションおよびコンテキストスイッチロジック１２０を含み得る。コンテキストスイッチロジック１２０は、例えば処理を停止させ、その現在の状態（例えばシェーダコア１２２状態およびＣＰ１２４状態）を保存する機能を含む。
【００４４】
本明細書において参照される状態という用語は、初期状態、中間状態および／または最終状態を含み得る。初期状態は、機械がプログラム順序にしたがって入力データセットを処理することによって、データの出力セットを生成する開始点である。例えば、処理を前進させるためにいくつかのポイントにおいて記憶される必要がある中間状態が存在する。この中間状態は、他の処理によってインタラプトがかけられた場合に、後に実行を継続することを可能にするために記憶される場合もある。出力データセットの一部として記録され得る最終状態も存在する。
【００４５】
プリエンプションおよびコンテキストスイッチロジック１２０は、他の処理を、ＡＰＤ１０４にコンテキストスイッチするためのロジックを含み得る。他の処理をＡＰＤ１０４で実行するようにコンテキストスイッチするための機能は、ＡＰＤ１０４上で実行するために、例えばＣＰ１２４およびＤＣ１２６によって処理をインスタンス化することと、当該処理に対して以前に保存された状態を復元することと、当該処理の実行を開始することと、を含み得る。
【００４６】
メモリ１０６は、ＤＲＡＭ（図示せず）等の非永続型メモリを含み得る。メモリ１０６は、例えば、アプリケーションまたは他の処理ロジックの部分を実行する間に、処理ロジック命令、定数および様々な変数を記憶し得る。例えば、１つの実施形態において、ＣＰＵ１０２上で１つ以上の演算を実行するための制御ロジックの部分は、ＣＰＵ１０２によって演算のそれぞれの部分が実行される間、メモリ１０６内に常駐し得る。
【００４７】
実行中、個別のアプリケーション、オペレーティングシステム関数、処理ロジックコマンドおよびシステムソフトウェアは、メモリ１０６に常駐し得る。オペレーティングシステム１０８に対して必須である制御ロジックコマンドは、一般に、実行中にはメモリ１０６に常駐することとなるであろう。他のソフトウェアコマンド、例えばカーネルモードドライバ１１０およびソフトウェアスケジューラ１１２は、システム１００の実行中にはメモリ１０６に常駐し得る。
【００４８】
この例において、メモリ１０６は、コマンドをＡＰＤ１０４に送るために、ＣＰＵ１０２によって用いられるコマンドバッファ１２５を含む。メモリ１０６は、プロセスリストおよびプロセス情報（例えば、アクティブリスト１５２およびプロセス制御ブロック１５４）を含み得る。これらのリストおよび情報は、スケジュール情報を、ＡＰＤ１０４および／または関連するスケジューリングハードウェアに伝えるために、ＣＰＵ１０２上で実行されるスケジューリングソフトウェアによって使用される。メモリ１０６に対するアクセスは、メモリ１０６に接続されたメモリコントローラ１４０によって管理され得る。例えば、メモリ１０６に対する読み出しおよび書き込みを実行するための、ＣＰＵ１０２または他のデバイスからの要求は、メモリコントローラ１４０によって管理される。
【００４９】
システム１００の他の態様に戻ると、ＩＯＭＭＵ１１６は、マルチコンテキスト・メモリ管理ユニットである。
【００５０】
本明細書で用いられるコンテキストという用語は、カーネルが実行される環境であって、同期およびメモリ管理が定義されるドメインであるとみなされる。コンテキストは、１セットのデバイスと、これらのデバイスに対してアクセス可能であるメモリと、対応するメモリ特性と、メモリオブジェクト上におけるカーネル（単数または複数）または演算の実行をスケジュールするために用いられる１つ以上のコマンドキューとを含む。
【００５１】
図１Ａにおいて示される例に戻ると、ＩＯＭＭＵ１１６は、ＡＰＤ１０４を含むデバイスに対するメモリページアクセスに対して、仮想アドレスから物理アドレスへの変換を実行するためのロジックを含む。ＩＯＭＭＵ１１６は、例えば、ＡＰＤ１０４等のデバイスによるページアクセスの結果としてページフォールトが生じる場合に、インタラプトを生成するためのロジックを含み得る。ＩＯＭＭＵ１１６は、トランスレーションルックアサイドバッファ（ＴＬＢ：ｔｒａｎｓｌａｔｉｏｎ  ｌｏｏｋａｓｉｄｅ  ｂｕｆｆｅｒ）１１８を含むか、あるいはＴＬＢ１１８に対するアクセスを有し得る。ＴＬＢ１１８は、１つの例として、メモリ１０６内のデータ用にＡＰＤ１０４によりなされた要求に対して、論理（すなわち仮想）メモリアドレスから物理メモリアドレスへの変換を高速化するために、コンテントアドレサブルメモリ（ＣＡＭ：ｃｏｎｔｅｎｔ  ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ）に実装され得る。
【００５２】
示された例において、通信インフラストラクチャ１０９は、必要に応じてシステム１００のコンポーネントを相互接続する。通信インフラストラクチャ１０９は、周辺構成要素相互接続（ＰＣＩ）バス、拡張ＰＣＩ（ＰＣＩ−Ｅ）バス、アドバンスト・マイクロコントローラ・バス・アーキテクチャ（ＡＭＢＡ）バス、アドバンスト・グラフィックス・ポート（ＡＧＰ）または他の通信インフラストラクチャのうち１つ以上を含み得る（図示せず）。通信インフラストラクチャ１０９は、イーサネット（登録商標）若しくは同様のネットワークまたはアプリケーションの転送速度要求を満足する任意の好適な物理的通信インフラストラクチャを含み得る。通信インフラストラクチャ１０９は、コンピューティングシステム１００のコンポーネントを含むコンポーネントを相互接続するための機能を含む。
【００５３】
この例において、オペレーティングシステム１０８は、システム１００のハードウェアコンポーネントを管理する機能と、共通サービスを提供するための機能とを含む。様々な実施形態において、オペレーティングシステム１０８は、ＣＰＵ１０２上で実行し、共通サービスを提供する。これらの共通サービスは、例えば、ＣＰＵ１０２内での実行のためにアプリケーションをスケジューリングすることと、フォールト管理と、インタラプトサービスと、他のアプリケーションの入力および出力を処理することと、を含む。
【００５４】
いくつかの実施形態において、オペレーティングシステム１０８は、例えばインタラプトコントローラ１４８等のインタラプトコントローラによって生成されたインタラプトに基づいて、適切なインタラプトハンドリングルーチンを呼び出す。例えば、オペレーティングシステム１０８は、ページフォールト・インタラプトを検出すると、関連するページをメモリ１０６にロードし始め、且つ、対応するページテーブルを更新するために、インタラプトハンドラを呼び出す。
【００５５】
オペレーティングシステム１０８は、オペレーティングシステムにより管理されるカーネル機能を通して、ハードウェア部品に対するアクセスが仲介されることを確保することによって、システム１００を保護する機能を含み得る。事実、オペレーティングシステム１０８は、アプリケーション１１１等のアプリケーションが、ＣＰＵ１０２上でユーザスペースにおいて実行されることを確保する。オペレーティングシステム１０８は、アプリケーション１１１が、ハードウェアにアクセスするためにオペレーティングシステムにより提供されるカーネル機能および／または入出力機能を呼び出すことも確保する。
【００５６】
例として、アプリケーション１１１は、ＣＰＵ１０２上でも実行されるユーザ計算を実行するための様々なプログラムまたはコマンドを含む。ＣＰＵ１０２は、選択されたコマンドを、ＡＰＤ１０４上で処理されるためにシームレスに送信し得る。
【００５７】
１つの例において、ＫＭＤ１１０は、ＣＰＵ１０２、ＣＰＵ１０２上で実行されるアプリケーションまたは他のロジックが、ＡＰＤ１０４の機能を呼び出し得るアプリケーションプログラミングインタフェース（ＡＰＩ）を実装する。例えば、ＫＭＤ１１０は、ＣＰＵ１０２からのコマンドを、コマンドバッファ１２５にエンキューし得る。なお、ＡＰＤ１０４は、このコマンドバッファ１２５からコマンドを続けて取得することとなる。加えて、ＫＭＤ１１０は、ＡＰＤ１０４上で実行される処理のスケジューリングを、ＳＷＳ１１２とともに実行する。ＳＷＳ１１２は、例えば、ＡＰＤ上で実行される処理の優先度リストを保持するためのロジックを含み得る。
【００５８】
本発明の他の実施形態において、ＣＰＵ１０２上で実行するアプリケーションは、コマンドをエンキューするときに、ＫＭＤ１１０を完全にバイパスし得る。
【００５９】
いくつかの実施形態において、ＳＷＳ１１２は、ＡＰＤ１０４上で実行される処理のアクティブリスト１５２を、メモリ１０６に保持する。ＳＷＳ１１２は、アクティブリスト１５２における処理のうち、ハードウェアのＨＷＳ１２８により管理される一部を選択する。各処理をＡＰＤ１０４上で実行することに関する情報は、ＣＰＵ１０２からプロセス制御ブロック（ＰＣＢ：ｐｒｏｃｅｓｓ  ｃｏｎｔｒｏｌ  ｂｌｏｃｋ）１５４を通して、ＡＰＤ１０４に伝えられる。
【００６０】
アプリケーション、オペレーティングシステムおよびシステムソフトウェアのための処理ロジックは、マスクワーク／フォトマスクの生成を通して最終的に製造プロセスを構成することで、本明細書において説明される本発明の態様を具体化するハードウェア装置を生成することを可能にするための、例えば、Ｃ言語等のプログラム言語および／またはＶｅｒｉｌｏｇ、ＲＴＬ等のハードウェア記述言語もしくはネットリストにおいて指定されるコマンドを含み得る。
【００６１】
当業者は、コンピューティングシステム１００が、図１Ａにおいて示されるコンポーネントよりも多数または少数のコンポーネントを含み得ることを、本明細書を読むことで理解するであろう。例えば、コンピューティングシステム１００は、１つ以上の入力インターフェースと、不揮発性ストレージと、１つ以上の出力インターフェースと、ネットワークインターフェースと、１つ以上のディスプレイまたはディスプレイインターフェースと、を含み得る。
【００６２】
図１Ｂは、図１Ａにおいて示されるＡＰＤ１０４のより詳細な例示を示す実施形態である。図１Ｂにおいて、ＣＰ１２４は、ＣＰパイプライン１２４ａ，１２４ｂ，１２４ｃを含み得る。ＣＰ１２４は、図１Ａにおいて示されるコマンドバッファ１２５から入力として提供されるコマンドリストを、処理するように構成され得る。図１Ｂの典型的な動作において、ＣＰ入力０（１２４ａ）は、コマンドをグラフィックスパイプライン１６２に駆動することを担当する。ＣＰ入力１および２（１２４ｂおよび１２４ｃ）は、コマンドを計算パイプライン１６０に伝える。ＨＷＳ１２８の動作を制御するためのコントローラ機構１６６も提供される。
【００６３】
図１Ｂにおいて、グラフィックスパイプライン１６２は、本明細書において順序化パイプライン１６４と称される、１セットのブロックを含み得る。例えば、順序化パイプライン１６４は、頂点グループ変換器（ＶＧＴ：ｖｅｒｔｅｘ  ｇｒｏｕｐ  ｔｒａｎｓｌａｔｏｒ）１６４ａと、プリミティブアセンブラ（ＰＡ：ｐｒｉｍｉｔｉｖｅ  ａｓｓｅｍｂｌｅｒ）１６４ｂと、スキャンコンバータ（ＳＣ：ｓｃａｎ  ｃｏｎｖｅｒｔｅｒ）１６４ｃと、シェーダエクスポート・レンダーバック・ユニット（ＳＸ／ＲＢ：ｓｈａｄｅｒ−ｅｘｐｏｒｔ，ｒｅｎｄｅｒ−ｂａｃｋ  ｕｎｉｔ）１７６とを含む。順序化パイプライン１６４内の各ブロックは、グラフィックスパイプライン１６２内の異なる段階のグラフィックス処理を表し得る。順序化パイプライン１６４は、固定機能ハードウェアパイプラインであり得る。本発明の精神および範囲に含まれ得る他の実装を用いることも可能である。
【００６４】
わずかな量のデータが、入力としてグラフィックスパイプライン１６２に提供されるが、このデータは、グラフィックスパイプライン１６２からの出力として提供される回数分だけ増幅されることとなるであろう。グラフィックスパイプライン１６２は、ＣＰパイプライン１２４ａから受け取ったワークアイテムグループ内の範囲にわたってカウントするためのＤＣ１６６も含む。ＤＣ１６６を通して提示された計算作業は、グラフィックスパイプライン１６２と準同期している。
【００６５】
計算パイプライン１６０は、シェーダＤＣ１６８，１７０を含む。ＤＣ１６８，１７０のそれぞれは、ＣＰパイプライン１２４ｂ，１２４ｃから受け取ったワークグループ内の計算範囲にわたってカウントするように構成されている。
【００６６】
図１Ｂにおいて示されるＤＣ１６６，１６８，１７０は、入力範囲を受け取り、入力範囲をワークグループに分割し、次いでこれらのワークグループをシェーダコア１２２に伝える。
【００６７】
グラフィックスパイプライン１６２は、一般に固定機能パイプラインであるため、その状態を保存および復元することは困難であり、そのためグラフィックスパイプライン１６２は、コンテキストスイッチが困難である。したがって、ほとんどの場合、本明細書において論じられるコンテキストスイッチは、グラフィックス処理におけるコンテキストスイッチに関係しない。例外は、シェーダコア１２２におけるグラフィックス作業であり、これはコンテキストスイッチされ得る。
グラフィックスパイプライン１６２内の作業の処理が完了した後に、完了した作業は、レンダーバックユニット１７６を通して処理される。レンダーバックユニット１７６は、デプス計算およびカラー計算を行い、次いでその最終結果をメモリ１３０に書き込む。
【００６８】
シェーダコア１２２は、グラフィックスパイプライン１６２および計算パイプライン１６０により共有され得る。シェーダコア１２２は、ウェーブフロントを実行するように構成された一般的なプロセッサである。１つの例において、計算パイプライン１６０内の全ての作業は、シェーダコア１２２内で処理される。シェーダコア１２２は、プログラム可能なソフトウェアコードを実行し、例えば状態データ等の様々な形態のデータを含む。
【００６９】
本明細書において説明される実施形態において、第１処理装置および第２処理装置の同期動作を可能にするための方法およびシステムが提供される。例えば、図１Ａの実施形態において、ＣＰＵ１０２およびＡＰＤ１０４は、同期動作が可能である。そうすることで、システム１００のためのプログラムを書くために用いられるプログラミングモデルは、実質的に簡略化され得る。
【００７０】
特に、並列処理システムのためのプログラミングモデルは、極めて複雑化され得る。異なる処理装置の同期動作を通して処理を実行することにより、プログラミングモデルは大きく簡略化され得る。本明細書において説明されるように、同期動作は、１度に、１つの処理を１つの処理装置で実行することを指す。すなわち、第１処理装置で処理が実行される場合、第２処理装置は当該処理に対してアイドル状態にある。
【００７１】
図２は、本発明の一実施形態に係るＣＰＵ１０２およびＡＰＤ１０４間の同期動作を示すタスクフローチャート２００である。タスクフローチャートは、ＣＰＵ１０２の動作を表す第１ブロック２０２と、ＡＰＤ１０４の動作を示す第２ブロック２０４とを有する。タスクフローチャート２００については、図３を参照してより詳細に説明することとする。
【００７２】
図３は、第１処理装置および第２処理装置の同期動作の典型的な方法のフローチャート３００である。フローチャート３００のステップは、必ずしも図示の順序で行われる必要はない。フローチャート３００については以下で説明することとする。
【００７３】
ステップ３０２において、処理は、第１処理装置で実行される。例えば、図３において、ＣＰＵ１０２が処理を実行し得る。特に図２において示されるように、ＣＰＵ１０２は、当該処理に対してアクティブである。すなわちＣＰＵ１０２は、当該処理を実行中である。
【００７４】
ステップ３０４において、第１処理装置における第１処理の実行が順次・並行境界に到達したことが判定される。
【００７５】
一実施形態において、プログラムを構成するコードは、順次セクションと並行セクションとに分割され得る。並行セクションは、異なるデータに対して反復が実行される状態で繰り返し実行され、一般に、並行して実行され得るコマンドを含む。一方、順次セクションは、一般に、異なるデータに対して反復されない一連の異なるコマンドを含む。順次・並行境界は、プログラムコードの順次セクションおよび並列セクション間の境界である。順次・並行境界は、プログラムコードが、順次セクションから並行セクションに移行するとき、または並行セクションから順次セクションに移行するときに、生じ得る。
【００７６】
ＣＰＵは、コードの順次セクションを効率的に実行することに対して特に好適であり得、その一方で、ＡＰＤ（またはＧＰＵ等のアクセラレーテッドプロセッサ）は、コードの並行セクションを効率的に実行することに対して特に好適となり得る。例えば、ＡＰＤ１０４は、それぞれが独立的に実行され得る複数のＳＩＭＤを含むシェーダコア１２２により、コードの並行セクションを効率的に実行することに対して特に好適となり得る。
【００７７】
したがって、ステップ３０４において、プログラムコードが、順次セクションから並行セクションに移行したこと、またはその逆方向に移行したことが判定され得る。例えば、図２において、ＣＰＵ１０２は、境界２０６に到達したことを判定し得る。境界２０６において、プログラムコードは、順次セクションにある状態から並行セクションにある状態に移行する。例えば、ＣＰＵ１０２で実行中のコンパイラは、ＣＰＵ１０２の処理の実行が順次・並行境界に到達したこと（例えば、順次セクションが終了し、並行セクションが開始されること）を判定し得る。
【００７８】
ステップ３０６において、実行スレッドは、ステップ３０４における判定に応じて、第１処理装置から第２処理装置に渡される。図２に示されるように、ＣＰＵ１０２は、図３のステップ３０４においてなされた判定に応じて、処理の実行スレッドをＡＰＤ１０４に渡し得る。
【００７９】
さらに重要なことに、ステップ３０６では、実行スレッドの全てが、２つの処理装置間で渡される。すなわち、命令（単数または複数）を１つの処理装置から他の処理装置に渡すシステムとは対比的に、ステップ３０６では、実行スレッド（生成される命令をもたらす実行スレッド）が２つの処理装置間で渡される。
【００８０】
任意のステップ３０８において、第１処理装置は、行き詰まる（ストールされる）。例えば、図２に示されるように、ＣＰＵ１０２は、いずれの処理においても進行がなされないよう、その実行エンジンを完全に停止させ得る。
【００８１】
任意のステップ３１０において、第１処理装置は、コンテキストスイッチされる。例えば、図２において、ＣＰＵ１０２は、他の処理にコンテキストスイッチされ得る。
【００８２】
このように、１つの実施形態において、第１処理装置はストールされ得る。このようにして、第１処理装置および第２処理装置の動作は、大いに簡略化され得る。例えば、第１処理装置がストールされると、第２処理装置は、第１処理装置が第２処理装置に干渉しないであろうことを認識して、処理を実行し得る。例えば、第２処理装置は、第２処理装置のメモリ操作が第１処理装置のメモリ操作に干渉しない、ということの保証を得ることができる。さらに、第１処理装置をストールすることによって、省電化を図ることが可能である。なぜなら、第１処理装置は、ストール時、低電力状態に置かれ得るためである。
【００８３】
他の実施形態において、第１処理装置をストールすることに代えて、第１処理装置は、他の処理にコンテキストスイッチされてもよい。そのようにすると、第１処理装置は、実行スレッドが第２処理装置に渡された後もストールされないため、より効率的に利用され得る。しかし、第１処理装置の動作が第２処理装置の動作に干渉しないことを確保するためには、追加的なソフトウェア制御またはハードウェア制御が実装されることが必要となり得る。
【００８４】
ステップ３１２において、処理は、第２処理装置で実行される。例えば、図２に示されるように、第２処理は、ＡＰＤ１０４で実行され得る。特に、ＡＰＤ１０４は、境界２０６の後、処理に対してアクティブとなる。
【００８５】
図３に示されるように、フローチャート３００は、ステップ３１２の後に、ステップ３０４に戻り得る。すなわち、処理の実行スレッドが第１処理装置から第２処理装置に渡された後に、第２処理装置は、プログラムコードにおける他の順次境界に到達したことを判定し得る。例えば、図２において、ＡＰＤ１０４は、境界２０８に到達したことを判定し、次いで実行スレッドをＣＰＵ１０２に渡し得る。このように、フローチャート３００の方法は、処理の実行中、継続的に実行され得る。
【００８６】
（結論）
概要および要約では、１つ以上ではあるが全てではない、本発明の代表的な実施形態が説明される。なお、係る実施形態は、発明者（単数または複数）により検討されたものであり、したがって、本発明および添付の特許請求項を限定することを意図するものでは全くない。本発明は、特定の機能および係る機能の関連性の実装を例示する機能的ビルディングブロックの支援により、上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の簡便化のために本明細書においては任意に画定された。本発明の特定の機能および関連性が適切に実行される限り、代替的な境界が画定されてもよい。
【００８７】
特定の実施形態の前述の説明は、本発明の全般的な性質を十分に明らかにすることであろう。なお、本発明の全般的な性質は、当該技術分野内の知識を適用することにより、他者が特定の実施形態を容易に修正および／または様々な用途に適応させることが、必要以上の実験を行うことなく、本発明の全般的な概念から逸脱することなく、可能である。したがって、係る適応例および修正例は、本明細書において提示された教示およびガイダンスに基づいて開示された実施形態の均等の意味および範囲に含まれることを意図するものである。本明細書における表現および用語は、本明細書の用語または表現が本教示およびガイダンスに照らして当業者により解釈されるよう、説明目的のためのものであり、制限目的のためのものではないことを理解すべきである。
【００８８】
本発明の範囲は、上述の代表的な実施形態のいずれによって制限されるものではなく、以下の特許請求項およびそれらの均等物にしたがって定められるべきである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【国際調査報告】
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