(57)【要約】【課題】半導体処理に適した、シリコンの低温選択的エピタキシー方法を提供すること。【解決手段】本発明のエピタキシー方法は、基板材料の露出した結晶領域を提供することを含む。シリコンは、堆積温度が摂氏５００度未満である低温プロセスにおいて、基板材料上にエピタキシャルに堆積される。ソース・ガスは、希釈ガスを用いて希釈され、ソース・ガスに対する希釈ガスのガス比が１０００未満である。【選択図】  図７
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【特許請求の範囲】
【請求項１】
基板材料の露出した結晶領域を提供すること、および
ソース・ガスを、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて希釈し、前記ソース・ガスに対する前記希釈ガスのガス比が１０００未満とすることにより、堆積温度が摂氏５００度未満である低温プロセスで、前記基板材料上にシリコンをエピタキシャルに堆積すること、
を含む、エピタキシー方法。
【請求項２】
前記シリコンをエピタキシャルに堆積することが、無線周波数または直流のプラズマ促進化学気相堆積プロセスを含む、請求項１に記載の方法。
【請求項３】
前記ソース・ガスがＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含む、請求項１に記載の方法。
【請求項４】
前記堆積温度が摂氏２５０度未満である、請求項１に記載の方法。
【請求項５】
前記基板材料がＳｉ、Ｇｅ、およびＩＩＩ−Ｖ材料のうちの１つを含む、請求項１に記載の方法。
【請求項６】
前記希釈することが、５を超えるガス比でＨ２を用いてＳｉＨ４を希釈することを含む、請求項１に記載の方法。
【請求項７】
ドーパントを導入して、ドープされたエピタキシャル・シリコンを提供することをさらに含む、請求項１に記載の方法。
【請求項８】
前記ドープされたエピタキシャル・シリコンが、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含む、請求項７に記載の方法。
【請求項９】
結晶基板材料を提供すること、
前記基板材料上に絶縁体を成長させること、
前記絶縁体に開口を設けて、前記基板材料の露出エリアを形成すること、
堆積温度が摂氏５００度未満である低温プロセスにおいて、前記基板材料の前記露出エリア上にシリコンを堆積して、前記露出エリア上にエピタキシャル・シリコンを形成し、前記露出エリア以外に非エピタキシャル・シリコンを形成すること、および、
前記露出エリアの上にさらにシリコンをエピタキシャル堆積するために、プラズマを使用して前記非エピタキシャル・シリコンをエッチングすること、
を含む、エピタキシー方法。
【請求項１０】
前記シリコンを堆積することが、無線周波数または直流のプラズマ促進化学気相堆積プロセスを含む、請求項９に記載の方法。
【請求項１１】
前記シリコンを堆積することが、ソース・ガスを、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて希釈し、前記ソース・ガスに対する前記希釈ガスのガス比が１０００未満であることを含み、前記ソース・ガスがＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含む、請求項９に記載の方法。
【請求項１２】
前記希釈することが、５を超えるガス比でＨ２を用いてＳｉＨ４を希釈することを含む、請求項１１に記載の方法。
【請求項１３】
前記堆積温度が摂氏２５０度未満である、請求項９に記載の方法。
【請求項１４】
前記基板材料が、Ｓｉ、Ｇｅ、およびＩＩＩ−Ｖ材料のうちの１つを含む、請求項９に記載の方法。
【請求項１５】
ドーパントを導入して、ドープされたエピタキシャル・シリコンを提供することをさらに含む、請求項９に記載の方法。
【請求項１６】
前記ドープされたエピタキシャル・シリコンが、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含む、請求項１５に記載の方法。
【請求項１７】
前記プラズマがＨ２、ＨＣｌ、Ｃｌ２、またはＡｒのうちの少なくとも１つを含む、請求項９に記載の方法。
【請求項１８】
選択的エピタキシャル成長が、前記堆積ステップおよびエッチング・ステップを交互に行うことによって提供される、請求項９に記載の方法。
【請求項１９】
前記堆積およびエッチングのステップが同時に実行される、請求項９に記載の方法。
【請求項２０】
基板材料の露出した結晶領域を提供すること、および
堆積温度が摂氏５００度未満である、低温プロセスにおいて、ソース・ガスに対する希釈ガスのガス比が１０００未満で、Ｈ２を用いてシランを希釈することによって、前記基板材料上に選択的にシリコンをエピタキシャルに堆積すること、
を含む、エピタキシー方法。
【請求項２１】
前記シリコンをエピタキシャルに堆積することが、無線周波数または直流のプラズマ促進化学気相堆積プロセスを含む、請求項２０に記載の方法。
【請求項２２】
前記基板材料がＳｉ、Ｇｅ、およびＩＩＩ−Ｖ材料のうちの１つを含む、請求項２０に記載の方法。
【請求項２３】
ドーパントを導入して、ドープされたエピタキシャル・シリコンを提供することをさらに含む、請求項２０に記載の方法。
【請求項２４】
前記ドープされたエピタキシャル・シリコンが、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含む、請求項２３に記載の方法。
【請求項２５】
前記堆積温度が１５０度未満である、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体処理に関し、より具体的に言えば、低温エピタキシャル成長プロセスに関する。
【背景技術】
【０００２】
高度にドープされた（highlydoped）シリコンの選択エピタキシャル成長（ＳＥＧ）は、浅くドープされた（shallow-doped）ソース／ドレイン（Ｓ／Ｄ）領域に関連付けられた寄生直列抵抗を減じるために、盛り上がった（raised）Ｓ／Ｄ領域における適用例に好適である。しかしながら、シリコンのＳＥＧに関する従来の方法は、高温処理を必要とする。典型的な処理温度は６００℃よりも高い。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
高温要件は、ＳｉのＳＥＧに関する従来の方法を利用できるプロセスおよび適用例を制限する。さらに、シリコンのエピタキシャル成長のための従来の（６００℃を上回る）高温堆積では、たとえば結晶シリコン（ｃ−Ｓｉ）が露出したエリアなどの所定のエリア上でのＳｉの選択的成長はない。
【課題を解決するための手段】
【０００４】
エピタキシー方法は、基板材料の露出した結晶領域を提供することを含む。シリコンは、堆積温度が摂氏５００度未満の低温プロセスにおいて、基板材料上にエピタキシャルに堆積される。ソース・ガスは、希釈ガスを用いて希釈され、ソース・ガスに対する希釈ガスのガス比は１０００未満である。
【０００５】
別のエピタキシー方法は、結晶基板材料を提供すること、基板材料上で絶縁体を成長させること、絶縁体に開口を設け、基板材料の露出エリアを形成すること、堆積温度が摂氏５００度未満である低温プロセスにおいて基板材料の露出エリア上にシリコンを堆積して、露出エリア上にエピタキシャル・シリコンを形成し、露出エリア以外のエリアに非エピタキシャル・シリコンを形成すること、および、露出エリアの上でのシリコンのエピタキシャル堆積を促進するために、プラズマを使用して非エピタキシャル・シリコンをエッチングすることを含む。
【０００６】
さらに別のエピタキシー方法は、基板材料の露出した結晶領域を提供することと、ソース・ガスに対する希釈ガスのガス比が１０００未満でＨ２を用いてシランを希釈することによって、堆積温度が摂氏５００度未満である低温プロセスにおいて、基板材料上にシリコンを選択的にエピタキシャル堆積することを含む。
【０００７】
これらおよび他の特徴および利点は、その例示的実施形態の以下の詳細な説明を添付の図面に関連して読むことで明らかとなろう。
【０００８】
本開示は、以下の図面を参照しながら、好ましい実施形態の以下の説明において詳細が提供される。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に従い、選択的エピタキシャル成長によって形成される盛り上がったソース／ドレイン領域を伴う例示的半導体デバイスを示す断面図である。
【図２】一実施形態に従い、３つの例示的サンプルを示す［ＰＨ３］／［ＳｉＨ４］に関するシート抵抗対ガス比を示す図である。
【図３】一例に従い、図２の３つのサンプルに関する原子濃度対深さを示し、Ｐ濃度とＰＨ３フローとの間の線形関係をさらに示す図である。
【図４】一実施形態に従い、低温プロセスにおいて非エピタキシャル層と共に形成される選択的エピタキシャル層を有するデバイスを示す断面図である。
【図５】一実施形態に従い、選択的エピタキシャル層をさらに形成するためにエッチングされた非エピタキシャル層を有する、図４のデバイスを示す断面図である。
【図６】一実施形態に従い、非エピタキシャル層が完全にエッチングされた後の図５のデバイスを示す断面図である。
【図７】本原理に従い、選択的エピタキシャル成長に関する例示的方法を示すブロック／流れ図である。
【図８】本原理に従い、エッチングを使用する選択的エピタキシャル成長に関する別の例示的方法を示すブロック／流れ図である。
【発明を実施するための形態】
【００１０】
本原理に従い、低温で高度にドープされたシリコンの選択的エピタキシャル成長に関する方法が開示される。特に有用な実施形態では、プラズマ促進化学気相堆積（ＰＥＣＶＤ）を使用して、１５０℃という低い成長温度が達成される。エピタキシャル成長は、［Ｈ２］／［ＳｉＨ４］のガス比を増加および最適化することによって得られる。別の実施形態では、Ｎ＋ドープ・シリコンは、たとえばＰＨ３ガスを使用してリンを取り込むことによって成長する。
【００１１】
高ドーパント活性化、たとえば１×１０２０ｃｍ−３は、１５０℃で取得可能である。選択的成長は、Ｈ２プラズマ中で、結晶Ｓｉ（ｃ−Ｓｉ）が露出していない領域上の堆積シリコンをエッチングすることによって提供される。結果として本実施形態は、エピタキシャル成長および非エピタキシャルＳｉのプラズマ・エッチングは、同じリアクタ内で行われ、連続したＳｉの選択的エピタキシャル成長（ＳＥＧ）を提供する。本方法を使用した、ホウ素をドープしたＳｉまたは他のドーパントの選択的エピタキシャル成長も可能である。
【００１２】
本原理に従った低温プロセスは、デバイスの３次元（３Ｄ）集積、極薄半導体オン・インシュレータ（ＥＴＳＯＩ）上に製造されるトランジスタ用の盛り上がったソース／ドレイン（Ｓ／Ｄ）領域、部分的に空乏化された（partially-depleted）ＳＯＩ（ＰＤＳＯＩ）、バルク・シリコン基板など多くの適用例、および他の適用例に、可能性を切り開くものである。
【００１３】
３００℃未満の温度でのｃ−Ｓｉ基板上での、非晶質、微結晶、多結晶のシリコンの低温堆積、ならびにシリコンのエピタキシャル成長には、プラズマ促進化学気相堆積（ＰＥＣＶＤ）も採用可能である。
【００１４】
図面内の流れ図および図表は、本発明の様々な実施形態の可能な実装のアーキテクチャ、機能、および動作を示す。いくつかの代替実装では、ブロック内に示された機能が図面内に示された順序以外で実行可能であることにも留意されたい。たとえば連続して示される２つのブロックは、関与する機能に応じて、実際にはほぼ同時に実行可能であるか、または、時には逆の順序で実行可能である。ブロック図あるいは流れ図またはその両方の各ブロック、および、ブロック図あるいは流れ図またはその両方におけるブロックの組み合わせは、指定された機能または動作あるいは特定用途向けハードウェアおよび命令の組み合わせを実行する、特定用途向けハードウェア・ベース・システムによって実装可能であることにも留意されよう。
【００１５】
本発明は、シリコンを使用する所与の例示的アーキテクチャに関して説明されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップが、本発明の範囲内で変更可能であることを理解されよう。
【００１６】
本明細書に記載されるデバイスは、集積回路チップ用の設計の一部とすることができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成し、（記憶アクセス・ネットワーク内などのディスク、テープ、物理ハード・ドライブ、または仮想ハード・ドライブなどの）コンピュータ記憶媒体内に記憶することができる。設計者は、チップ、またはチップの製造に使用されるフォトリソグラフィ・マスクを製造しない場合、結果として生じる設計を、物理的手段によって（たとえば設計を記憶している記憶媒体のコピーを提供することによって）、または電子的に（たとえばインターネットを通じて）、かかるエンティティに直接または間接的に伝送することができる。記憶された設計は、その後、典型的にはウェハ上に形成されることになる当該チップ設計の複数のコピーを含むフォトリソグラフィ・マスクの製造にとって適切な形式（たとえばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチングまたはその他の方法で処理されることになるウェハ（あるいはその上の層またはその両方）のエリアを定義するために利用される。
【００１７】
本明細書に記載される方法は、集積回路チップの製造に使用可能である。結果として生じる集積回路チップは、むき出しのダイ（bare die）などの未加工ウェハの形で（すなわち、複数のパッケージ化されていないチップを有する単一のウェハとして）、またはパッケージの形で、製造者によって配布される。後者の場合、チップは、単一チップ・パッケージ内（マザーボードに固定されたリード線を備えるプラスチック・キャリア、または他の高水準キャリアなど）またはマルチチップ・パッケージ内（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリアなど）に取り付けられる。いずれの場合でも、その後チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素、あるいは他の信号処理デバイス、またはそれらすべてと集積される。最終製品は、玩具および他のローエンド適用例から、ディスプレイ、キーボード、または他の入力デバイスおよび中央プロセッサを有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【００１８】
次に、同じ数字が同じかまたは同様の要素を表す図面を参照すると、最初に図１では、デバイスまたはウェハ１００は基板１０２を含み、ここで本原理に従った方法が適用されることになる。基板１０２は、たとえばバルク単結晶シリコン基板、半導体オン・インシュレータ（ＳＯＩ）、極薄ＳＯＩ（ＥＴＳＯＩ）基板、部分的に空乏化されたＳＯＩ（ＰＤＳＯＩ）基板、または他の基板を含むことができる。他の基板は、Ｇｅ、ＩＩＩ−Ｖ基板（たとえばＧａＡｓ）などを含むことができる。本実施形態では、シリコンはエピタキシャル成長に好適な基板材料であるが、本原理に従った他の結晶基板材料も採用可能である。
【００１９】
デバイス１００は、３次元（３Ｄ）集積適用例、または構成要素層を形成するためにエピタキシャル成長が必要な他の適用例で、採用可能である。特定の有用な実施形態では、トランジスタ用の盛り上がったソース／ドレイン（Ｓ／Ｄ）領域を形成するために、エピタキシャル成長が採用される。本実施形態は、盛り上がったＳ／Ｄ領域を形成することを例示的に説明するが、本原理はいずれのエピタキシャル成長およびエッチングの適用例にも適用される。
【００２０】
ゲート絶縁体１０８（たとえば酸化物）、ゲート導体１１０（たとえばドープされたポリシリコン）、およびスペーサ１１２（たとえば窒化物）を含む、ゲート構造１０６が形成される。他のゲート構造および材料も採用可能である。図１は、ファセット化されたＳ／Ｄ領域１２０を例示的に示しているが、Ｓ／Ｄ領域１２０をファセット化する必要はない。Ｓ／Ｄ領域１２０はエピタキシャル成長によって形成される。エピタキシャル成長は、基板１０２の所定のエリア上で、１５０℃という低い温度で高度にドープされるシリコンまたはドープされないシリコンを含むことができる。これは、好ましくは結晶シリコン（ｃ−Ｓｉ）が露出された、すなわち選択的なエピタキシャル成長である。
【００２１】
一実施形態では、シリコンの選択的エピタキシャル成長は、プラズマ促進化学気相堆積プロセス（ＰＥＣＶＤ）を使用して水素希釈シラン環境で実行される。１５０℃でのシラン・ガスに対する水素ガスのガス比（［Ｈ２］／［ＳｉＨ４］）は、好ましくは０から約１０００の間である。特に有用な実施形態では、シリコンのエピタキシャル成長は約５〜１０のガス比から開始する。エピタキシャルＳｉの品質は、水素希釈をたとえば５またはそれ以上まで増加することによって向上する。
【００２２】
エピタキシャル・シリコンは、たとえばシラン（ＳｉＨ４）、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、ＳｉＣｌ４などの、様々なガス・ソースを使用して成長可能である。エピタキシャル・シリコンの品質は、これらまたは他のガスを使用して水素の希釈度を上げることによって向上する。さらに水素希釈度を上げた場合、インターフェースはより平滑に生成され（エピタキシャル・シリコン対結晶シリコン）、積層欠陥および他の欠陥はほとんど観察されなかった。
【００２３】
好ましくは、無線周波数（ＲＦ）または直流（ＤＣ）のプラズマ促進化学気相堆積（ＣＶＤ）は約室温から約５００℃まで、好ましくは約１５０℃から約２５０℃までの、堆積温度で実行される。プラズマ出力密度は、約２ｍＷ／ｃｍ２から約２０００ｍＷ／ｃｍ２の範囲とすることができる。堆積圧は、約１０ミリトルから約５トルとすることができる。
【００２４】
一実施形態では、１５０℃という低い温度で高ドーパント活性化を得ることができる。これによって本方法は、３Ｄ集積および盛り上がったＳ／Ｄ製造における適用例にとって魅力的なものとなる。エピタキシャルＳｉは、たとえば炭素、ゲルマニウム、リン、ヒ素、ホウ素などを含むことができる。低温エピタキシャルＳｉは、Ｓｉ、Ｇｅ、およびＩＩＩ−Ｖｓなどの、異なる基板上で成長可能である。たとえばエピタキシャル・シリコン層は、本発明者らにより、本原理に従い約摂氏２００度でＧａＡｓ上に成長した。
【００２５】
図２を参照すると、様々なＰＨ３ガス・フローに関してリンがドープされたエピタキシャル・シリコン（ｅｐｉ−Ｓｉ）のシート抵抗が示されている。様々なＰＨ３ガス・フローに関して４０〜５０ｎｍ厚さのｅｐｉ−Ｓｉがドープされる場合のシート抵抗は、シリコンにおける高ドーパント活性化を示す。水素対シラン・ガス比は１４であった。２次イオン質量分析（ＳＩＭＳ）が、１、２、および３で示されたサンプルに対して実行された。
【００２６】
図３は、サンプル１、２、および３についてのＰ濃度（原子／ｃｍ３）対深さ（ｎｍ）を示す。Ｐ濃度は、ＰＨ３と線形に比例している（挿入図２１０を参照のこと）。サンプル１および２に関するシート抵抗測定値からの電気的に活性なドーパントの相対レベルは、ＳＩＭＳデータによって与えられるドーパントの実際の濃度に一致している。しかしながら、サンプル３についての電気的に活性のドーパントの濃度は、図３のＳＩＭＳ分析から明らかなように、取り込まれた全ドーパントよりもはるかに低い。シリコンのエピタキシャル成長は、サンプル３について［ＰＨ３］／［ＳｉＨ４］を上げることによって中断され、シリコンの非エピタキシャル相の成長が開始された。ホウ素の取り込みについても同様の結果が得られた。非結晶シリコン相を避けるため、または所望であれば非エピタキシャル相を提供するために、ドーパント・ガス濃度がしきい値ガス比より低く維持されるべきであることを理解されたい。図３に関して、しきい値は［ＰＨ３］／［ＳｉＨ４］のガス比が約５〜８の間であることを示している。他のガス／ドーパント・プロセスは、他のしきい値を有する。
【００２７】
図４〜図６を参照すると、他の実施形態では、基板３０４上の所定のエリア上でのエピタキシャル・シリコン３０２の選択的成長は、Ｈ２プラズマ３０８における非エピタキシャル・シリコンのその場（in-situ）エッチングによって取得可能である。アモルファス・シリコンのエッチング・プロセスは、露出した結晶シリコン・エリア上でエピタキシャル・シリコンを同時に形成するために採用される。エピタキシャル成長およびエッチングは、必要に応じて順次または同時に実行可能であることを理解されたい。図４では、基板３０４上に形成された絶縁体（たとえばシリコン酸化物（ＳｉＯ２））層３０６内に、ウィンドウ３１２が開けられる。シリコン３０２は、たとえば５００ミリトル、［Ｈ２］／［ＳｉＨ４］＝１４、および出力密度４ｍＷ／ｃｍ２で堆積される。結果として、シリコン３０２は、シリコン３０２が基板３０４のｃ−Ｓｉに対して露出しているウィンドウ・エリア３１２内でエピタキシャルである。シリコン・オン・インシュレータ（たとえば酸化物）３０６は、非エピタキシャル（たとえばアモルファス）シリコン３１０として形成される。
【００２８】
図５では、Ｈ２プラズマ・エッチ３０８は９００ミリトルの１５０℃で実行され、結果として、ａ−Ｓｉ：Ｈ３１０に対するｃ−Ｓｉ３０４に関して、およそ１：３のエッチ選択性が生じる。図６は、選択的エピタキシャル・シリコン３０２、および非エピタキシャル（この場合アモルファス）Ｓｉ３１０の除去を示す。絶縁体３０６上に成長した非エピタキシャル部分（アモルファスＳｉ３１０）は、たとえばＨ２、ＨＣｌ、Ｃｌ２、Ａｒなどのガスを使用してエッチング可能であることを理解されたい。エピタキシャル堆積およびＨ２プラズマ・エッチは、同じチャンバ内で順次または同時に実行可能である。選択的エピタキシャル成長は、エピタキシャル成長（たとえばシランおよびドーパント種）およびエッチ（たとえばＨ２、ＨＣｌなどのプラズマ・エッチャント）を生じさせるガス・パルスを交代させること、または、すべてのガスの同時フローのいずれかによって、達成可能である。
【００２９】
図７を参照すると、選択的エピタキシャル成長に関する方法が例示的に示されている。ブロック５０２で、基板材料の露出した結晶領域が提供される。これは、誘電層内にウィンドウを開けること、または基板上の層をパターニングすることを含むことができる。基板材料は、Ｓｉ、Ｇｅ、ＩＩＩ−Ｖ材料などを含むことができる。
【００３０】
ブロック４０４で、低温プロセスにおいてシリコンが基板材料上にエピタキシャルに堆積され、ここで堆積温度は摂氏５００度未満であり、好ましくは摂氏２５０度未満である。プロセスは基板の露出エリアに対して選択的である。プロセスは、好ましくは無線周波数（ＲＦ）または直流（ＤＣ）のプラズマ促進化学気相堆積プロセスを含む。
【００３１】
ブロック４０８で、ソース・ガスは、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて、ソース・ガスに対する希釈ガスのガス比が１０００未満で希釈される。ソース・ガスは、ＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含むことができる。特に有用な実施形態では、ＳｉＨ４は、５を超えるガス比（［Ｈ２］／［ＳｉＨ４］）でＨ２と共に採用される。
【００３２】
ブロック４１０で、ドーパント種または多重ドーパント種を、ドープされたエピタキシャル・シリコンを提供するガス比で導入することができる。ドープされたエピタキシャル・シリコンは、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含むことができる。
【００３３】
図８を参照すると、たとえばＲＦまたはＤＣのプラズマ促進化学気相堆積プロセスを採用する、選択的エピタキシャル成長に関する別の方法が例示的に示される。ブロック５０２で、結晶基板材料が提供される。基板材料は、Ｓｉ、Ｇｅ、ＩＩＩ−Ｖ材料などを含むことができる。ブロック５０４で、基板材料上に酸化物または絶縁体が成長する。ブロック５０６で、基板材料の露出エリアを形成するために、絶縁体（たとえば酸化物）が開かれるかまたはパターニングされる。
【００３４】
ブロック５１２で、低温プロセス（たとえば摂氏５００度未満、およびより好ましくは摂氏２５０度未満の堆積温度）において、露出エリア上にエピタキシャル・シリコンを形成するため、および、露出エリア以外に非エピタキシャル・シリコンを形成するために、基板材料の露出エリア上にシリコンが堆積される。ブロック５１４で、シリコン堆積は、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて、ソース・ガスを希釈することを含み、ここでソース・ガスは、ＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含む。
【００３５】
ブロック５１６で、非エピタキシャル（たとえばアモルファスまたはポリシリコン）シリコンがプラズマを使用して選択的にエッチングされ、さらにシリコンのエピタキシャル堆積が露出エリアの上で実行される。プラズマは、Ｈ２、ＨＣｌ、Ｃｌ２、またはＡｒのうちの少なくとも１つを含むことができる。
【００３６】
ブロック５１８で、ドーパント種または多重ドーパント種を、ドープされたエピタキシャル・シリコンを提供するガス比で導入することができる。ドープされたエピタキシャル・シリコンは、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含むことができる。ブロック５２０で、選択的エピタキシャル成長は、堆積ステップおよびエッチング・ステップを交代させることによって提供されるか、または堆積およびエッチングは同時に実行される。
【００３７】
以上、デバイス集積のシリコンの超低温選択的エピタキシャル成長に関する好ましい実施形態（例示的であり限定的でないことが意図される）について説明してきたが、当業者であれば、上記の教示に鑑みて修正および変形が実行可能であることに留意されたい。したがって、本発明の範囲内にあり添付の特許請求の範囲によって概要が示された、開示された特定の実施形態において、変更が実行可能であることを理解されよう。したがって、これまで、詳細な、特に特許法が必要とする本発明の態様について説明してきたが、特許証によって請求および保護されるべきものについては、添付の特許請求の範囲に示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成25年8月28日(2013.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板材料の露出した結晶領域を提供すること、および
ソース・ガスを、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて希釈し、前記ソース・ガスに対する前記希釈ガスのガス比が１０００未満とすることにより、堆積温度が摂氏５００度未満である低温プロセスで、前記基板材料上にシリコンをエピタキシャルに堆積すること、
を含む、エピタキシー方法。
【請求項２】
前記ソース・ガスがＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含む、請求項１に記載の方法。
【請求項３】
前記希釈することが、５を超えるガス比でＨ２を用いてＳｉＨ４を希釈することを含む、請求項１に記載の方法。
【請求項４】
結晶基板材料を提供すること、
前記基板材料上に絶縁体を成長させること、
前記絶縁体に開口を設けて、前記基板材料の露出エリアを形成すること、
堆積温度が摂氏５００度未満である低温プロセスにおいて、前記基板材料の前記露出エリア上にシリコンを堆積して、前記露出エリア上にエピタキシャル・シリコンを形成し、前記露出エリア以外に非エピタキシャル・シリコンを形成すること、および、
前記露出エリアの上にさらにシリコンをエピタキシャル堆積するために、プラズマを使用して前記非エピタキシャル・シリコンをエッチングすること、
を含む、エピタキシー方法。
【請求項５】
前記シリコンを堆積することが、ソース・ガスを、Ｈ２、ＨＣｌ、Ｃｌ２、およびＡｒのうちの少なくとも１つを含む希釈ガスを用いて希釈し、前記ソース・ガスに対する前記希釈ガスのガス比が１０００未満であることを含み、前記ソース・ガスがＳｉＨ４、ジクロロシラン（ＤＣＳ）、ＳｉＦ４、またはＳｉＣｌ４のうちの１つを含む、請求項４に記載の方法。
【請求項６】
前記希釈することが、５を超えるガス比でＨ２を用いてＳｉＨ４を希釈することを含む、請求項５に記載の方法。
【請求項７】
前記プラズマがＨ２、ＨＣｌ、Ｃｌ２、またはＡｒのうちの少なくとも１つを含む、請求項４に記載の方法。
【請求項８】
選択的エピタキシャル成長が、前記堆積ステップおよびエッチング・ステップを交互に行うことによって提供される、請求項４に記載の方法。
【請求項９】
前記堆積およびエッチングのステップが同時に実行される、請求項４に記載の方法。
【請求項１０】
基板材料の露出した結晶領域を提供すること、および
堆積温度が摂氏５００度未満である、低温プロセスにおいて、ソース・ガスに対する希釈ガスのガス比が１０００未満で、Ｈ２を用いてシランを希釈することによって、前記基板材料上に選択的にシリコンをエピタキシャルに堆積すること、
を含む、エピタキシー方法。
【請求項１１】
前記堆積温度が１５０度未満である、請求項１０に記載の方法。
【請求項１２】
前記シリコンをエピタキシャルに堆積することが、無線周波数または直流のプラズマ促進化学気相堆積プロセスを含む、請求項１、４または１０のいずれか１項に記載の方法。
【請求項１３】
前記基板材料がＳｉ、Ｇｅ、およびＩＩＩ−Ｖ材料のうちの１つを含む、請求項１、４または１０のいずれか１項に記載の方法。
【請求項１４】
ドーパントを導入して、ドープされたエピタキシャル・シリコンを提供することをさらに含む、請求項１、４または１０のいずれか１項に記載の方法。
【請求項１５】
前記ドープされたエピタキシャル・シリコンが、炭素、ゲルマニウム、リン、ヒ素、またはホウ素のうちの少なくとも１つを含む、請求項１４に記載の方法。
【請求項１６】
前記堆積温度が摂氏２５０度未満である、請求項１、４または１０に記載の方法。
【国際調査報告】
2014512669.tif 000019