(57)【要約】  スタティックランダムアクセスメモリ(SRAM)セルの書込み性を検出し向上させるためのシステムおよび方法。動作条件に対応するバイアス電圧値(114)、たとえば、SRAMセルを備える外部SRAMアレイのセル書込み失敗条件を示すプロセス、電圧、または温度動作条件が生成される(110)。このバイアス電圧値は、モデルSRAMアレイ(130)中のSRAMセルのワード線に印加される。モデルSRAMアレイを通してリップルされたトリガ信号(124)についての第1の遅延(164)が検出され、基準遅延(122)と比較される。第1の遅延が基準遅延以上である場合、書込み支援指示(162)が生成される。書込み支援指示に基づいて、書込み支援がSRAMセルに与えられる。
2014526766.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法であって、
前記SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するステップ(402)と、
前記バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するステップ(404)と、
前記モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するステップ(406)と、
前記第1の遅延を基準遅延と比較するステップ(408)と、
前記第1の遅延が前記基準遅延以上である場合は書込み支援指示を生成するステップ(410)とを含む方法。
【請求項２】
前記トリガ信号を、プログラムされた遅延のプログラム可能遅延線に通すことによって、前記基準遅延を生成するステップを含む、請求項1に記載の方法。
【請求項３】
前記プログラムされた遅延が閾値電圧に対応し、SRAMセルに印加される前記閾値電圧を下回る電源電圧が、前記SRAMセルの書込み性を無効にする、請求項2に記載の方法。
【請求項４】
前記生成された書込み支援指示が、前記外部SRAMアレイの電源電圧値を増大するのに使われる、請求項1に記載の方法。
【請求項５】
前記動作条件が、セル書込み失敗条件を示すプロセス、電圧、または温度動作条件のうちの少なくとも1つを含む、請求項1に記載の方法。
【請求項６】
前記モデルSRAMアレイが、並列および直列接続されたSRAMセルの組合せを備える、請求項1に記載の方法。
【請求項７】
前記書込み支援指示が、書込み性の程度の指示をさらに含み、書込み支援レベルの増大が、前記第1の遅延が前記基準遅延を超える時間量に対応する、請求項1に記載の方法。
【請求項８】
モデルスタティックランダムアクセスメモリ(SRAM)アレイ(130)内のシミュレートされた書込み遅延(164)がプログラム可能遅延(120)値(122)を超える条件を検出するための制御論理(160)であって、前記制御論理の出力(162)が外部SRAMアレイにおける書込み支援を有効にする、制御論理を備える装置(100)。
【請求項９】
前記制御論理が、
前記外部SRAMアレイの1つまたは複数のセルに対応する書込み失敗条件を示す、プロセス、電圧、および温度動作条件のうちの少なくとも1つに応答してトリガ信号をアサートするための制御ブロックを備える、請求項8に記載の装置。
【請求項１０】
前記制御論理が、
トリガ信号を受信するように、および第1の基準クロック信号を出力するように結合された可変遅延線と、
第2の基準クロック信号を出力するように、前記可変遅延線に並列に結合された前記モデルSRAMアレイの並列および直列接続されたビットセルの組合せと、
前記第1および第2の基準クロック信号を受信するように、前記モデルSRAMアレイの前記可変遅延線および前記ビットセルに結合された論理ゲートであって、前記第2の基準クロック信号が前記第1の基準クロック信号と同時またはその後に受信されると書込み支援指示をアサートするための論理ゲートとを備える、請求項8に記載の装置。
【請求項１１】
電圧生成回路が、前記書込み支援に応答して動作可能である、請求項8に記載の装置。
【請求項１２】
書込み支援レベルが、前記シミュレートされた遅延が前記プログラム可能遅延値を超える時間量に依存する、請求項8に記載の装置。
【請求項１３】
前記プログラム可能遅延値が、論理ゲートのプログラム可能遅延線に従って設定される、請求項8に記載の装置。
【請求項１４】
請求項1から7のいずれかに記載の方法を実施するための手段を備える装置。
【請求項１５】
請求項1から7のいずれかに記載の方法をコンピュータまたはプロセッサに実施させるための少なくとも1つの命令を含む、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2011年9月12日に出願された「SENSOR CIRCUIT FOR DETECTING SRAM CELL WRITABILITY」と題する米国仮出願第61533771号の優先権を主張する。本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2011年9月13日に出願された「SENSOR CIRCUIT FOR DETECTING SRAM CELL WRITABILITY」と題する米国仮出願第61533806号の優先権も主張する。
【０００２】
本開示は、電子メモリ動作に関し、より詳細には、スタティックランダムアクセスメモリ(SRAM)セル書込み性の検出および向上に関する。
【背景技術】
【０００３】
半導体メモリデバイスは、たとえば、スタティックランダムアクセスメモリ(SRAM)および動的ランダムアクセスメモリ(DRAM)を含む。DRAMメモリセルは概して、1つのトランジスタおよび1つのキャパシタを含み、そうすることによって、高度の統合をもたらす。ただし、DRAMは、絶えずリフレッシュされる必要があり、それにより、コンピュータメインメモリにDRAMを使用するのは制限される。対照的に、SRAMメモリセルは双安定であり、このことは、十分な電力が供給される限り、SRAMメモリセルはその状態を無期限に維持できることを意味する。SRAMはまた、より低い電力消散で高速動作をサポートし、これは、コンピュータキャッシュメモリにとって有用である。
【０００４】
SRAMメモリセルの一例は、6個の金属酸化膜半導体(MOS)トランジスタを含む6トランジスタ(6T)SRAMメモリセルである。MOSデバイスを製造するためのプロセスがナノメートル技術に移行するのに従い、プロセッサキャッシュメモリ内で従来の6T SRAMセルを使用すると、性能要件への準拠が妨げられる。これらの性能要件を満たすために、6T SRAMセルの代わりに、8トランジスタ(8T)SRAMセルが使われている。8T SRAMセルの使用により、高性能の読取り動作を有効にしながら、より低い最小書込み電圧(Vmin)をサポートするための、メモリセルの読取りおよび書込みポートにおけるデバイスの独自のサイズ決定が可能になり得る。
【０００５】
ただし、大型SRAMキャッシュメモリアレイ用の読取りポートデバイスにおけるナノメートル技術のプロセス変動は、弱磁化ビット(weak bit)につながり得る。弱磁化ビットとは、プロセス/電圧/温度(PVT)デバイス変動により、通常ビットと比較して、電流容量が比較的低いメモリセルである。残念ながら、8T SRAMメモリセルの使用では、従来の実装形態における弱磁化ビットの影響が克服されない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、当該分野において、8T SRAMセルの恩恵を最大限にするとともに、弱磁化ビットに関連した上述の欠点を克服する必要がある。
【課題を解決するための手段】
【０００７】
本発明の例示的な実施形態は、スタティックランダムアクセスメモリ(SRAM)セル書込み性を検出し向上させるためのシステムおよび方法を対象とする。
【０００８】
たとえば、例示的な実施形態は、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法を対象とする。この方法は、SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するステップと、バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するステップと、モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するステップと、第1の遅延を基準遅延と比較するステップと、第1の遅延が基準遅延以上である場合は書込み支援指示を生成するステップとを含む。
【０００９】
別の例示的な実施形態は、モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための制御論理を備える装置を対象とし、ここで制御論理の出力は、外部SRAMアレイにおける書込み支援を有効にするためのものである。
【００１０】
さらに別の例示的な実施形態は、外部SRAMアレイ中に存在するスタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるためのシステムを対象とし、このシステムは、モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための手段を備え、ここで制御論理の出力は、外部SRAMアレイにおける書込み支援を有効にするためのものである。
【００１１】
別の例示的な実施形態は、プロセッサによって実行されると、プロセッサに、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるための動作を実施させるコードを備える非一時的コンピュータ可読記憶媒体であって、SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するためのコードと、バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するためのコードと、モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するためのコードと、第1の遅延を基準遅延と比較するためのコードと、第1の遅延が基準遅延以上である場合は書込み支援指示を生成するためのコードとを備える非一時的コンピュータ可読記憶媒体を対象とする。
【００１２】
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【００１３】
【図１】本開示のある態様による、書込みワード線電圧ブーストの動作を制御するための書込みセンサを示す回路図である。
【図２】本開示のある態様による、リセットノードを含む8トランジスタ(8T)スタティックランダムアクセスメモリ(SRAM)セルを示す回路図である。
【図３】本開示のある態様による、書込みワード線電圧ブーストを有効にするための書込みセンサ回路波形を示す図である。
【図４】例示的な実施形態による、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法に対応するフローチャートである。
【図５】本開示の態様を有利に用いることができる例示的なワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。
【００１５】
「例示的な」という言葉は、「例、実例、または例示として機能すること」を意味するために本明細書で使用される。「例示的な」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
【００１６】
本明細書で使用される用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書で使用されると、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことが理解されよう。
【００１７】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実施すべき、一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実施できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能性を実施させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で全体として具現化されるものと見なすことができる。したがって、本発明の様々な態様は、請求する主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明する実施形態ごとに、そのような任意の実施形態の対応する形式を、たとえば、記載のアクションを実施する「ように構成された論理」として本明細書で説明することがある。
【００１８】
8トランジスタ(8T)スタティックランダムアクセスメモリ(SRAM)セルは一般に、単レールCPU(中央処理装置)設計において使われる。8T SRAMセルは、動的電圧スケーリング(DVS)および高速読取りアクセスをサポートするので、単レールCPU設計において使われる。8T SRAMセルはまた、論理デバイス性能を、レベル0/レベル1(L0/L1)キャッシュメモリのレジスタファイルタイプ設計における読取り性能に追従させる。8T読取りポートが、高い読取り電流向けに独自にサイズ決定され得るとしても、面積および漏れに関する関連コストが、大型L0/L1キャッシュメモリアレイ用のCPU量の大半を占める。
【００１９】
上述したように、弱磁化ビットとは、プロセス/電圧/温度(PVT)デバイスの変動により、通常ビットと比較して、電流容量が比較的低いメモリセルである。弱磁化ビットのセル電流は、SRAMキャッシュメモリの性能に影響を与え、劣化させる場合がある。具体的には、複数のナノメートル技術における不一致の増大により、弱磁化SRAMビットは、閾値電圧が高いと電圧感度が高くなり、結果として、供給ノイズによる論理デバイス性能劣化を超えて性能が劣化する。プロセス変動の増大により、単レールCPUについての全体的最小動作電圧、すなわちVminを設定する8Tセルの最小書込み性電圧(Vmin)も制限される。
【００２０】
ナノメートルシリコン技術では、メモリセル用の読取り/書込みマージンは、プロセス変動の増大により減少しつつある。様々な回路支援技法は一般に、メモリセルのスケーラビリティを維持するのに使われる。回路支援技法はまた、メモリセルを組み込む回路上での動的電圧スケーリング(DVS)を可能にするのに重要な、メモリセルのVminを向上させるのに必要とされる。低DVSは、SRAMアレイを使うモバイルCPUの低電力動作にとって重要である。
【００２１】
モバイルCPUは、積極的な電力仕様を指定し得るので、8TセルVminを低下させることが重要である。8Tメモリセルを含むモバイルCPUでは、別個の読取りポートおよび書込みポートを設けて、ワード線(WL)電圧をブーストすることによってセル書込みVminおよび読取り電流を向上させることができる。具体的には、読取り/書込みマージンを向上させるための1つの技法は、メモリセル電圧と比較して、ワード線(WL)電圧を上げるものである。ワード線電圧は、メモリセル用の高電圧アイランドを作成することによって上げることができる。ただし、電圧アイランドは、レベルシフタが必要であるとともに追加の高電圧供給が必要であることにより、面積、性能および電力によって設計コストが高くなる。また、電荷ポンプ回路を使ってオンチップでより高い電圧供給を生じることができるが、これらの回路は、大幅な面積および電力も消費する。WL電圧を上げることによって、弱磁化ビットセルの書込みマージンおよび読取り電流が大幅に向上される。したがって、面積および電力コストが、ブースティング方式の実装に関わる。さらに、WLが、この技術において認められる最も高い電圧を超えてブーストされる場合、ゲート酸化物の信頼性が問題になり得る。
【００２２】
例示的な一実施形態では、書込みセンサ(WS)回路が、動的書込み支援方式を制御するのに使われ得る。この実施形態では、WS回路は、セル書込み性が劣化するPVT条件を検出することができ、WS回路の出力は、ワード線ブーストなどの書込み支援を有効にするのに使うことができる。WS回路制御の下では、中央処理装置(CPU)および/またはメモリアレイ電圧が低いとき、ワード線ブーストの形の書込み支援を有効にすればよい。そのような書込み支援をこのように選択的に有効化することにより、DVSの下で動作するCPUの全体的電力消費を削減することができる。書込み支援は、高い電圧動作では無効にされるので、デバイス信頼性問題を回避することができる。例示的な実施形態においてワード線ブーストの形の書込み支援の選択的有効化を行うための技法について、次に図1〜図3に関して説明する。
【００２３】
図1を参照すると、例示的な実施形態による書込みセンサ(WS)回路100についての回路図が示されている。図示するように、WS回路100は、ワード線ブーストを含む書込み支援が有効化されるPVT条件を検知するのに使うことができる。
【００２４】
図1に示すWS回路100の構成によると、書込みリップル遅延(in_lat)164が、プログラム可能論理ゲート遅延線120を通る別の遅延(ref_lat)122と比較される。この比較は、上述したCPUおよび/またはメモリアレイ電圧が低く、PVT条件に基づいて、外部SRAMアレイ中の対応する8T SRAMセルの書込み性が劣化していることが検出される条件を表し得る。比較の結果は、センスアンプタイプ高速ラッチ160において獲得されて、出力ワード線ブースト制御162が生じる。「外部SRAMアレイ」という用語は、外部SRAMアレイがWS回路100に対して外部にあることを伝えるために使われるだけであることが理解されよう。より具体的には、WS回路100および外部SRAMアレイは、同じチップ上で統合されてもよい。
【００２５】
図1に示したのは、8トランジスタ(8T)スタティックランダムアクセスメモリ(SRAM)セル130のモデルアレイである。WS回路100の一部として構成される8T SRAMセル130のこのモデルアレイは、外部SRAMアレイ(図示せず)中の弱セルの挙動を模倣するのに使うことができる。個々のSRAMセル130の詳細な図を、図2に挙げる。したがって、図1〜図2を組み合わせて参照すると、SRAMセル130は、WS回路100の信号、すなわちreset 104およびn_reset 102にそれぞれ結合されるresetポート204およびn_resetポート202を含み得る。図2に示すように、SRAMセル130は、対応するresetポート204およびn_resetポート202に、および最終的にはreset 104およびn_reset 102信号にそのゲートが結合される記憶要素(2つのクロス結合されたインバータなど)を含み得る。書込みビット線wblおよびwblbは、書込みワード線wwlにより特定のSRAMセル130が選択されると、記憶要素に書込みするのに使うことができる。読取りビット線rblは、読取りワード線rwlを使って特定のSRAMセル130が選択されると、記憶要素から読出しするのに使うことができる。SRAMセル130の動作については、当業者には理解できよう。
【００２６】
図1の図示する構成において、SRAMセル130を備えるモデルアレイは、論理的なm×nアレイとして構成することができる。典型的には、n個の列の各々におけるSRAMセル130などのm個のセルは、セルの記憶ノードq 208の各々を互いに、およびセルの記憶ノードqbar 206の各々を互いに連結することによって、並列に接続することができる。記憶ノードq 208とqbar 206をこのように連結することによって、個々のSRAMセル130内のランダム変動を平均化することができる。互いに連結されると、qbar 206は、ある列中のすべてのm個のセル用の共通記憶ノードとして形成することができ、1列中のこの共通記憶ノードqbar 206は、インバータペアを駆動することができ、インバータペアは、次いで次の列のビット線wblおよびwblbを駆動することができる。
【００２７】
図1への参照を続けると、制御およびバイアス回路110は、PVT条件に基づいて電圧バイアス値Vbiasを生成するのに使うことができる。図示するように、Vbiasは、SRAMセル130を備えるモデルアレイのワード線wwlに結合され得る。典型的には、Vbiasが許容値を下回る場合、対応するSRAMセル130は、弱セルとして振る舞うことができる。したがって、一実施形態では、SRAMセル130を弱セルとして構成することができるように、Vbiasは、電源電圧値Vdd未満の値に調整される。たとえば、Vbiasは、Vddを下回る約100mVの値に調整することができ、対応するSRAMセル130は、書き込むのがより難しい弱セルを表すことができる。WS回路100は、ワード線ブーストなどの書込み支援を提供するように構成されてよく、そのような書込み支援がないと、そのような弱磁化SRAMセル130は、書き込むのがより難しい。弱セルに関する条件の検出およびワード線ブーストの提供は、以下のように、例示的な実施形態において実装することができる。
【００２８】
入力信号probe_clk 112は、制御およびバイアス回路110にVbias 114を生成させるのに使うことができる。制御およびバイアス回路110は、トリガ信号、すなわちtrig 124も生成することができる。図1に示すように、trig 124は、一方ではプログラム可能論理遅延線120を伝搬して、第1の基準クロック(ref_lat)122を生成し、一方ではSRAMセル130の並列(m個のセル)および直列(n個の列)のアレイを伝搬して、第2の基準クロック(ref_lat)164を生成することができる。プログラム可能遅延線120は、プログラム可能遅延を生成するように構成され得る1つまたは複数のインバータペアを備え得る。典型的には、プログラム可能遅延は、外部アレイが、それを超えてワード線ブーストを要求すると判断され得る、SRAMセル130のモデルアレイを通る許容遅延値に基づき得る。SRAMセル130のモデルアレイにわたる平均化により、およびVbiasに基づいて、モデルアレイを通るリップル遅延は、弱セルの中間書込み遅延を追跡することができる。言い換えると、SRAMセル130のモデルm×nアレイを通る遅延が許容遅延値よりも大きい場合、これらのSRAMセル130は、書き込むのがより難しく、したがって、ワード線ブーストなどの書込み支援を要求する弱セルであると判断することができる。したがって、ワード線ブーストの形の書込み支援が、外部SRAMアレイに供給され得る。
【００２９】
したがって、検知増幅器論理160は、ラッチを含むことができ、第1の基準クロックref_lat 122および第2の基準クロックin_lat 164が検知増幅器論理160に到着した時間を比較するのに使うことができる。in_lat 164がref_lat 122と同時またはその後に到着した(すなわち、SRAMセル130のモデルアレイを通る遅延が許容遅延よりも大きい)場合、信号書込みワード線ブースト162がアサートされ得る。ワード線ブースト162は次いで、ワード線ブーストの形の書込み支援を外部SRAMアレイに提供するのに使うことができる。
【００３０】
図1に示すように、WS回路100は、WS回路100を有効にするのに使うことができる入力信号である書込み検知有効化113も含み得る。したがって、書込み検知有効化113を使って、WS回路100は、選択された時間間隔で起動され得る。たとえば、WS回路100は、動的動作条件を追跡するために、数百周期ごとに一度プローブされ活動化され得る。その後、WS回路100は、必要に応じて、書込み性インジケータを生成するための上述の機能(たとえば、書込みワード線ブースト162)を実施した後でスリープモードに戻ってよい。フィードバックパス123は、WS回路100をリセットし、次のプローブを待ち受けるための可能状態に置くのに使うことができる。
【００３１】
次に図3に移ると、WS回路100の上述した信号に対応する例示的なタイミング図300が示されている。示されるように、SRAMセル130のモデルアレイは、たとえば、差動リセットポート、すなわち、それぞれreset 104およびn_reset 102の信号に結合されたreset 204およびn_reset 202を通して初期化することができる。Vbiasは、Vddを下回る約100mVでよい初期値に初期化され得る。プログラム可能遅延線120は、書込みワード線ブーストが、それを超えて要求されると判断され得る許容遅延を表す遅延値にプログラムされ得る。前述したように、許容遅延値は閾値電圧値に対応してよく、したがって、閾値電圧値は、プログラム可能遅延線120の遅延値をプログラムすることによって調節することができる。trig 124についての信号遷移は、SRAMセル130のアレイのビット線および記憶ノードにわたってリップルされて、in_lat 164が生成され、ならびにプログラム可能遅延線120を通してref_lat 122が生成され得る。検知増幅器論理160は、ref_lat 122およびin_lat 164の到着時間に基づいて、書込みワード線ブースト162をアサートするかどうか判断するのに使うことができる。
【００３２】
ここで以下のTable 1(表1)を参照すると、PVT条件などの例示的な条件が、書込みワード線ブーストを要求する、対応するバイアス電圧値と並んで、一覧にされている。Table 1(表1)において、nmosデバイスは「N」と表され、かつpmosデバイスは「P」と表される。したがって、NおよびPについての「低速」および「高速」という前置部分は、SRAMセルに影響するプロセス条件に関する。Table 1(表1)は、検知増幅器論理160の出力がトグルする閾値電圧値を示す。より具体的には、Table 1(表1)は、WS回路100の統計的シミュレーションに関し、これらの閾値電圧の中間値およびシグマ値を示す。電源電圧Vddが、対応する閾値電圧を下回ると、検知増幅器論理160の出力はトグルすることになり、したがって、対応する弱磁化SRAMセルが、たとえば、対応するワード線ブーストの形の書込み支援を要求することを示すことがわかるであろう。
【００３３】
弱磁化SRAMビットに対する回路シミュレーションから、それを下回ると書込み支援が必要とされる電圧は、温度およびプロセス条件の関数であることがわかる。より低い温度では、書込み支援のための閾値電圧は、より高い温度での書込み支援のための閾値電圧よりも高くなる。同様に、「低速N、高速P」プロセス条件では、閾値電圧は、「高速N、低速P」条件のための閾値電圧よりも高くなる。示すように、閾値電圧は、変動するプロセスおよび温度条件にわたって、SRAMセルに対して書込み支援が要求される電圧を追跡する。より具体的には、中間/シグマ閾値電圧値は、ワード線ブーストなしで、書込みワード線についての期待バイアス電圧値に十分に追従する。Table 1(表1)からわかるように、この閾値電圧は、より低い温度および「低速N、高速P」条件では、最も高くなる。
【００３４】
【表１】
2014526766.tif 000003
【００３５】
実施形態は、本明細書で開示されるプロセス、機能および/またはアルゴリズムを実施するための、様々な方法を含むことが理解されよう。たとえば、図4に示すように、ある実施形態は、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法を含むことができ、この方法は、SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値(たとえば、Vbias 114)を生じるステップ、すなわちブロック402と、バイアス電圧値を、モデルSRAMアレイ(たとえば、SRAMセル130を備えるm×nアレイ)中のSRAMセルのワード線に印加するステップ、すなわちブロック404と、モデルSRAMアレイを通してリップルされたトリガ信号(たとえば、trig 124)についての、(たとえば、ref_lat 122についての)第1の遅延を検出するステップ、すなわちブロック406と、第1の遅延を基準遅延(たとえば、ref_lat 164)と比較するステップ、すなわちブロック408と、第1の遅延が基準遅延以上である場合は書込み支援指示(たとえば、書込みワード線ブースト162)を生成するステップ、すなわちブロック410とを含む。
【００３６】
図5を参照すると、本開示の実施形態が有利に利用され得る例示的なワイヤレス通信システム500が示されている。説明のために、図5は、3つの遠隔ユニット520、530、および550ならびに2つの基地局540を示す。一般的なワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることが認識されよう。遠隔ユニット520、530、および550は、それぞれ、さらに後で論じる本開示の態様である、選択的書込みワード線ブースティング回路構成525A、525B、および525C向けの、向上された書込みセンサを含む。図5は、基地局540から遠隔ユニット520、530、および550への順方向リンク信号580、ならびに、遠隔ユニット520、530、および550から基地局540への逆方向リンク信号590を示す。
【００３７】
図5では、遠隔ユニット520は携帯電話として示され、遠隔ユニット530はポータブルコンピュータとして示され、かつ遠隔ユニット550は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定ロケーションデータユニットであってよい。図5は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。本開示は、選択的ワード線ブースティングのための書込みセンサを含むどのデバイスにおいても適切に利用することができる。
【００３８】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
【００３９】
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、またはソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００４０】
本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【００４１】
したがって、本発明の一実施形態は、メモリアレイ中で書込みワード線ブーストを生成するための方法を実施するコンピュータ可読媒体を含んでもよい。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実施するためのいかなる手段も、本発明の実施形態中に含まれる。
【００４２】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実施されなくてもよい。さらに、本発明の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００４３】
100  書込みセンサ(WS)回路
110  制御およびバイアス回路
120  プログラム可能論理ゲート遅延線、プログラム可能論理遅延線、プログラム可能遅延線
123  フィードバックパス
130  8トランジスタ(8T)スタティックランダムアクセスメモリ(SRAM)セル、SRAMセル
160  センスアンプタイプ高速ラッチ、検知増幅器論理
500  ワイヤレス通信システム
520  遠隔ユニット
525A  選択的書込みワード線ブースティング回路構成
525B  選択的書込みワード線ブースティング回路構成
525C  選択的書込みワード線ブースティング回路構成
530  遠隔ユニット
540  基地局
550  遠隔ユニット
【図１】
2014526766.tif 000004
【図２】
2014526766.tif 000005
【図３】
2014526766.tif 000006
【図４】
2014526766.tif 000007
【図５】
2014526766.tif 000008
【手続補正書】
【提出日】平成25年11月12日(2013.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法であって、
前記SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するステップであって、前記動作条件が、前記SRAMセルの書込み失敗条件を示すプロセス、電圧、または温度動作条件のうちの少なくとも1つを含む、ステップと、
前記バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するステップであって、前記外部SRAMアレイが前記モデルSRAMアレイの外部にある、ステップと、
前記モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するステップと、
前記第1の遅延を基準遅延と比較するステップと、
前記第1の遅延が前記基準遅延以上である場合は書込み支援指示を生成するステップとを含む方法。
【請求項２】
前記トリガ信号を、プログラムされた遅延のプログラム可能遅延線に通すことによって、前記基準遅延を生成するステップを含む、請求項1に記載の方法。
【請求項３】
前記プログラムされた遅延が閾値電圧に対応し、SRAMセルに印加される前記閾値電圧を下回る電源電圧が、前記SRAMセルの書込み性を無効にする、請求項2に記載の方法。
【請求項４】
前記生成された書込み支援指示が、前記外部SRAMアレイの電源電圧値を増大するのに使われる、請求項1に記載の方法。
【請求項５】
前記モデルSRAMアレイが、並列および直列接続されたSRAMセルの組合せを備える、請求項1に記載の方法。
【請求項６】
前記書込み支援指示が、書込み性の程度の指示をさらに含み、書込み支援レベルの増大が、前記第1の遅延が前記基準遅延を超える時間量に対応する、請求項1に記載の方法。
【請求項７】
モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための制御論理であって、前記制御論理の出力が、前記モデルSRAMアレイの外にある、外部SRAMアレイにおける書込み支援を有効にするためのものである、制御論理を備え、
前記制御論理が、前記外部SRAMアレイの1つまたは複数のセルに対応する書込み失敗条件を示す、プロセス、電圧、および温度動作条件のうちの少なくとも1つに応答してトリガ信号をアサートするための制御ブロックを備える、装置。
【請求項８】
前記制御論理が、
トリガ信号を受信するように、および第1の基準クロック信号を出力するように結合された可変遅延線と、
第2の基準クロック信号を出力するように、前記可変遅延線に並列に結合された前記モデルSRAMアレイの並列および直列接続されたビットセルの組合せと、
前記第1および第2の基準クロック信号を受信するように、前記モデルSRAMアレイの前記可変遅延線および前記ビットセルに結合された論理ゲートであって、前記第2の基準クロック信号が前記第1の基準クロック信号と同時またはその後に受信されると書込み支援指示をアサートするための論理ゲートとを備える、請求項7に記載の装置。
【請求項９】
電圧生成回路が、前記書込み支援に応答して動作可能である、請求項7に記載の装置。
【請求項１０】
書込み支援レベルが、前記シミュレートされた遅延が前記プログラム可能遅延値を超える時間量に依存する、請求項7に記載の装置。
【請求項１１】
前記プログラム可能遅延値が、論理ゲートのプログラム可能遅延線に従って設定される、請求項7に記載の装置。
【請求項１２】
前記書込み支援が書込みワード線ブースト動作である、請求項7に記載の装置。
【請求項１３】
外部SRAMアレイ中に存在するスタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるためのシステムであって、
モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための手段であって、制御論理の出力が、前記外部SRAMアレイにおける書込み支援を有効にするためのものである手段を備え、
検出するための前記手段が、前記SRAMセルの書込み失敗条件を示すプロセス、電圧、および温度動作条件のうちの少なくとも1つに応答してトリガ信号をアサートするための手段を備えるシステム。
【請求項１４】
検出するための前記手段が、
トリガ信号を受信し、可変遅延の後で第1の基準クロック信号を出力するための手段と、
前記モデルSRAMアレイの並列および直列接続されたビットセルの組合せに基づいて、第2の基準クロックを生成するための手段と、
第1および第2の基準クロック信号を受信するための手段と、前記第2の基準クロック信号が前記第1の基準クロック信号と同時またはその後に受信されると書込み支援指示をアサートするための手段とを備える、請求項13に記載のシステム。
【請求項１５】
電圧生成手段が、前記書込み支援に応答して動作可能である、請求項13に記載のシステム。
【請求項１６】
前記書込み支援のレベルが、前記シミュレートされた遅延が前記プログラム可能遅延値を超える時間量に依存する、請求項13に記載のシステム。
【請求項１７】
プロセッサによって実行されると、前記プロセッサに、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるための動作を実施させるコードを備えるコンピュータ可読記憶媒体であって、
前記SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するためのコードであって、前記動作条件が、前記SRAMセルの書込み失敗条件を示すプロセス、電圧、または温度動作条件のうちの少なくとも1つを含む、コードと、
前記バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するためのコードであって、前記外部SRAMアレイが前記モデルSRAMアレイの外部にある、コードと、
前記モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するためのコードと、
前記第1の遅延を基準遅延と比較するためのコードと、
前記第1の遅延が前記基準遅延以上である場合は書込み支援指示を生成するためのコードとを備えるコンピュータ可読記憶媒体。
【請求項１８】
前記トリガ信号を、プログラムされた遅延のプログラム可能遅延線に通すことによって、前記基準遅延を生成するためのコードを備える、請求項17に記載のコンピュータ可読記憶媒体。
【請求項１９】
前記プログラムされた遅延が閾値電圧に対応し、SRAMセルに印加される前記閾値電圧を下回る電源電圧が、前記SRAMセルの書込み性を無効にする、請求項18に記載のコンピュータ可読記憶媒体。
【請求項２０】
前記生成された書込み支援指示が、前記外部SRAMアレイの電源電圧値を増大するのに使われる、請求項17に記載のコンピュータ可読記憶媒体。
【手続補正書】
【提出日】平成26年7月7日(2014.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させる方法であって、
前記SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するステップと、
前記バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するステップと、
前記モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するステップと、
前記第1の遅延を基準遅延と比較するステップであって、前記基準遅延が前記トリガ信号をプログラムされた遅延のプログラム可能遅延線に通すことによって生成される、ステップと、
前記第1の遅延が前記基準遅延以上である場合は書込み支援指示を生成するステップとを含む方法。
【請求項２】
前記プログラムされた遅延が閾値電圧に対応し、SRAMセルに印加される前記閾値電圧を下回る電源電圧が、前記SRAMセルの書込み性を無効にする、請求項1に記載の方法。
【請求項３】
前記生成された書込み支援指示が、前記外部SRAMアレイの電源電圧値を増大するのに使われる、請求項1に記載の方法。
【請求項４】
前記動作条件が、セル書込み失敗条件を示す、プロセス、電圧、または温度動作条件のうちの少なくとも1つを含む、請求項1に記載の方法。
【請求項５】
前記モデルSRAMアレイが、並列および直列接続されたSRAMセルの組合せを備える、請求項1に記載の方法。
【請求項６】
前記書込み支援指示が、書込み性の程度の指示をさらに含み、書込み支援レベルの増大が、前記第1の遅延が前記基準遅延を超える時間量に対応する、請求項1に記載の方法。
【請求項７】
モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための制御論理であって、前記制御論理の出力が、外部SRAMアレイにおける書込み支援を有効にするためのものである、制御論理を備える、装置。
【請求項８】
前記制御論理が、
前記外部SRAMアレイの1つまたは複数のセルに対応する書込み失敗条件を示す、プロセス、電圧、および温度動作条件のうちの少なくとも1つに応答してトリガ信号をアサートするための制御ブロックを備える、請求項7に記載の装置。
【請求項９】
前記制御論理が、
トリガ信号を受信するように、および第1の基準クロック信号を出力するように結合された可変遅延線と、
第2の基準クロック信号を出力するように、前記可変遅延線に並列に結合された前記モデルSRAMアレイの並列および直列接続されたビットセルの組合せと、
前記第1および第2の基準クロック信号を受信するように、前記モデルSRAMアレイの前記可変遅延線および前記ビットセルに結合された論理ゲートであって、前記第2の基準クロック信号が前記第1の基準クロック信号と同時またはその後に受信されると書込み支援指示をアサートするための論理ゲートとを備える、請求項7に記載の装置。
【請求項１０】
電圧生成回路が、前記書込み支援に応答して動作可能である、請求項7に記載の装置。
【請求項１１】
書込み支援レベルが、前記シミュレートされた遅延が前記プログラム可能遅延値を超える時間量に依存する、請求項7に記載の装置。
【請求項１２】
前記プログラム可能遅延値が、論理ゲートのプログラム可能遅延線に従って設定される、請求項7に記載の装置。
【請求項１３】
前記書込み支援が書込みワード線ブースト動作である、請求項7に記載の装置。
【請求項１４】
外部SRAMアレイ中に存在するスタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるためのシステムであって、
モデルスタティックランダムアクセスメモリ(SRAM)アレイ内のシミュレートされた書込み遅延がプログラム可能遅延値を超える条件を検出するための手段であって、制御論理の出力が、前記外部SRAMアレイにおける書込み支援を有効にするためのものである手段を備えるシステム。
【請求項１５】
前記検出するための手段が、
前記SRAMアレイの書込み失敗条件を示す、プロセス、電圧、および温度動作条件のうちの少なくとも1つに応答してトリガ信号をアサートするための制御ブロックを備える、請求項14に記載のシステム。
【請求項１６】
検出するための前記手段が、
トリガ信号を受信し、可変遅延の後で第1の基準クロック信号を出力するための手段と、
前記モデルSRAMアレイの並列および直列接続されたビットセルの組合せに基づいて、第2の基準クロックを生成するための手段と、
第1および第2の基準クロック信号を受信するための手段と、前記第2の基準クロック信号が前記第1の基準クロック信号と同時またはその後に受信されると書込み支援指示をアサートするための手段とを備える、請求項14に記載のシステム。
【請求項１７】
電圧生成手段が、前記書込み支援に応答して動作可能である、請求項14に記載のシステム。
【請求項１８】
前記書込み支援のレベルが、前記シミュレートされた遅延が前記プログラム可能遅延値を超える時間量に依存する、請求項14に記載のシステム。
【請求項１９】
プロセッサによって実行されると、前記プロセッサに、スタティックランダムアクセスメモリ(SRAM)セルの書込み性を向上させるための動作を実施させるコードを備えるコンピュータ可読記憶媒体であって、
前記SRAMセルを備える外部SRAMアレイの動作条件に対応するバイアス電圧値を生成するためのコードと、
前記バイアス電圧値を、モデルSRAMアレイ中のSRAMセルのワード線に印加するためのコードと、
前記モデルSRAMアレイを通してリップルされたトリガ信号についての第1の遅延を検出するためのコードと、
前記第1の遅延を基準遅延と比較するためのコードであって、前記基準遅延が前記トリガ信号をプログラムされた遅延のプログラム可能遅延線に通すことによって生成される、コードと、
前記第1の遅延が前記基準遅延以上である場合は書込み支援指示を生成するためのコードとを備えるコンピュータ可読記憶媒体。
【請求項２０】
前記プログラムされた遅延が閾値電圧に対応し、SRAMセルに印加される前記閾値電圧を下回る電源電圧が、前記SRAMセルの書込み性を無効にする、請求項19に記載のコンピュータ可読記憶媒体。
【請求項２１】
前記生成された書込み支援指示が、前記外部SRAMアレイの電源電圧値を増大するのに使われる、請求項19に記載のコンピュータ可読記憶媒体。
【請求項２２】
前記動作条件が、セル書込み失敗条件を示す、プロセス、電圧、または温度動作条件のうちの少なくとも1つを含む、請求項19に記載のコンピュータ可読記憶媒体。
【国際調査報告】
2014526766.tif 000009
2014526766.tif 000010