(57)【要約】  本明細書中では、層間チップ接続のためにＴＳＶを使用する３Ｄメモリ・マルチチップ・パッケージにおいてスレーブチップ間で電力を効果的に調整するための構造および関連するプロセスが開示される。開示される技術は、内部電圧、例えば、ワード線ドライバ電圧（ＶＰＰ）、逆バイアス電圧（ＶＢＢ）、データ線電圧（ＶＤＬ）、および、ビット線プリチャージ電圧／セルプレート電圧（ＶＢＬＰ／ＶＰＬ）の正確なレベル制御のためにスレーブチップのうちの１つ以上で個々の電圧レギュレータを使用する。スレーブチップのうちの１つ以上でレギュレータを使用すると、典型的なメモリ積層工程中に電力レベルの正確な調整が可能になるだけでなく、例えば製造プロセス変化によって引き起こされる電力レベルの小さい変化に許容範囲も与える。また、マルチチップ積層体の各チップに完全な電力発生器を設ける技術と比較してチップ・リアル・エステートが殆ど使用されない。【選択図】図１２
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【特許請求の範囲】
【請求項１】
マスターチップと、前記マスターチップと積み重ねられて前記マスターチップに電気的に結合される１つ以上のスレーブチップと、
前記マスターチップ上に位置され、チップ相互接続を使用して前記１つ以上のスレーブチップへ送られる初期内部供給電圧を発生させるように構成される内部供給電圧発生器と、
前記マスターチップと、前記１つ以上のスレーブチップのうちの少なくとも１つとの、それぞれに位置される電圧レギュレータであって、前記各電圧レギュレータは、前記初期内部供給電圧を前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終内部供給電圧へと変換するように構成される、電圧レギュレータと、
を備える、マルチチップパッケージ。
【請求項２】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにある前記電圧レギュレータは、前記初期内部供給電圧を逓降して前記最終内部供給電圧を発生させるように構成される、請求項１に記載のマルチチップパッケージ。
【請求項３】
前記内部供給電圧発生器は、前記初期内部供給電圧を発生させるためにチャージポンプ回路を備える、請求項２に記載のマルチチップパッケージ。
【請求項４】
前記電圧レギュレータのそれぞれが電圧ダウンコンバータと電圧ドライバとを備える、請求項２に記載のマルチチップパッケージ。
【請求項５】
前記内部供給電圧発生器は、電圧分配器を備える分割コンバータと、前記電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを備える、請求項１に記載のマルチチップパッケージ。
【請求項６】
前記マスターチップに逆バイアス電圧発生器を更に備え、前記逆バイアス電圧発生器は、アクティブモード動作のために構成される高速サイクルオシレータ回路と、待機モード動作のために構成される低速サイクルオシレータ回路とを備える、請求項１に記載のマルチチップパッケージ。
【請求項７】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに逆バイアス電圧レギュレータを更に備え、前記各逆バイアス電圧レギュレータは、待機モード動作のために構成される低速サイクルオシレータを備える、請求項６に記載のマルチチップパッケージ。
【請求項８】
ビット線プリチャージ電圧／セルプレート電圧を発生させるために、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにビット線プリチャージ電圧／セルプレート電圧発生器を更に備える、請求項１に記載のマルチチップパッケージ。
【請求項９】
電圧調整のための方法であって、
マスターチップと１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップと、
前記マスターチップで初期内部供給電圧を発生させるステップと、
前記初期内部供給電圧を、前記マスターチップと積み重ねられて前記マスターチップに電気的に結合される前記１つ以上のスレーブチップのうちの少なくとも１つへ、チップ相互接続を使用して伝送するステップと、
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの前記初期内部供給電圧を、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終内部供給電圧へ、変換するステップと、
を備える、方法。
【請求項１０】
前記初期内部供給電圧を変換する前記ステップは、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの前記初期内部供給電圧を逓降して前記最終内部供給電圧を発生させるステップを備える、請求項９に記載の方法。
【請求項１１】
初期内部供給電圧を発生させる前記ステップは、前記マスターチップでチャージポンプ回路を使用するステップを備え、
前記初期内部供給電圧を逓降する前記ステップは電圧レギュレータを使用するステップを備え、前記各電圧レギュレータは、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに、電圧ダウンコンバータと電圧ドライバとを備える、請求項９に記載の方法。
【請求項１２】
初期内部供給電圧を発生させる前記ステップは、電圧分配器を備える分割コンバータと、前記電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを使用して、前記初期内部供給電圧を発生させるステップを備え、
前記最終内部供給電圧を発生させる前記ステップは、前記最終内部供給電圧を前記初期内部供給電圧と比較するための負帰還コンパレータを使用するステップを備える、請求項９に記載の方法。
【請求項１３】
アクティブモード動作のために構成される逆バイアス電圧と待機モード動作のための逆バイアス電圧とを前記マスターチップで発生させるステップを更に備える、請求項９に記載の方法。
【請求項１４】
待機モード動作のために前記１つ以上のスレーブチップのうちの少なくとも１つで逆バイアス電圧を発生させるステップを更に備える、請求項１３に記載の方法。
【請求項１５】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれでビット線プリチャージ電圧／セルプレート電圧を発生させるステップを更に備える、請求項９に記載の方法。
【請求項１６】
メモリデバイスを備えるマスターチップと、前記マスターチップと積み重ねられて前記マスターチップに電気的に結合されるとともにメモリデバイスを備える１つ以上のスレーブチップと、
前記マスターチップ上に位置され、初期ワード線ドライバ電圧を発生させるように構成される初期ワード線ドライバ電圧発生器、および、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに位置されるワード線ドライバ電圧レギュレータであって、前記各レギュレータが、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで前記初期ワード線ドライバ電圧を逓降して最終ワード線ドライバ電圧を発生させるように構成される、ワード線ドライバ電圧レギュレータと、
前記マスターチップ上に位置され、初期データ線電圧を発生させるように構成される初期データ線電圧発生器、および、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに位置されるデータ線電圧レギュレータであって、前記各レギュレータが、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで前記初期データ線電圧を最終データ線電圧へと変換するように構成される、データ線電圧レギュレータと、
を備える、マルチチップパッケージ。
【請求項１７】
前記初期ワード線ドライバ電圧発生器は、前記初期ワード線ドライバ電圧を発生させるためにチャージポンプ回路を備え、前記各ワード線ドライバ電圧レギュレータが電圧ダウンコンバータと電圧ドライバとを備える、請求項１６に記載のマルチチップパッケージ。
【請求項１８】
前記初期データ線電圧発生器は、電圧分配器を備える分割コンバータと、前記電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを備え、
前記データ線電圧レギュレータは、前記最終データ線電圧と前記初期データ線電圧とを比較するための負帰還コンパレータを備える、請求項１６に記載のマルチチップパッケージ。
【請求項１９】
前記マスターチップに位置され、アクティブモード動作のための逆バイアス電圧を発生させるように構成される逆バイアス電圧発生器を更に備える、請求項１６に記載のマルチチップパッケージ。
【請求項２０】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに逆バイアス電圧発生器を更に備え、前記各逆バイアス電圧発生器が待機モード動作のために構成される低速サイクルオシレータを備える、請求項１９に記載のマルチチップパッケージ。
【請求項２１】
ビット線プリチャージ電圧／セルプレート電圧を発生させるため前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにビット線プリチャージ電圧／セルプレート電圧発生器を更に備える、請求項１６に記載のマルチチップパッケージ。
【請求項２２】
前記ビット線プリチャージ電圧／セルプレート電圧が前記最終データ線電圧から得られる、請求項２１に記載のマルチチップパッケージ。
【請求項２３】
電圧調整のための方法であって、
メモリデバイスを有するマスターチップとメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップと、
前記マスターチップで初期ワード線ドライバ電圧を発生させるステップと、
前記初期ワード線ドライバ電圧を、チップ相互接続を使用して前記１つ以上のスレーブチップのうちの少なくとも１つへと伝送するステップであって、前記１つ以上のスレーブチップが前記マスターチップと積み重ねられて前記マスターチップに電気的に結合される、ステップと、
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで前記初期ワード線ドライバ電圧を逓降して、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終ワード線ドライバ電圧を発生させるステップと、
前記マスターチップで初期データ線電圧を発生させるステップと、
前記初期データ線電圧を、チップ相互接続を使用して前記１つ以上のスレーブチップのうちの少なくとも１つへと伝送するステップと、
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで前記初期データ線電圧を変換して、前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで最終データ線電圧を発生させるステップと、
を備える、方法。
【請求項２４】
初期ワード線ドライバ電圧を発生させる前記ステップは、前記マスターチップでチャージポンプ回路を使用して前記初期ワード線ドライバ電圧を発生させるステップを備え、
前記初期ワード線ドライバ電圧を逓降する前記ステップは、電圧レギュレータを使用して前記初期ワード線ドライバ電圧を逓降するステップを備え、前記各電圧レギュレータは、前記マスターチップと前記１つ以上のスレーブチップとのそれぞれに、電圧ダウンコンバータと電圧ドライバとを備える、請求項２３に記載の方法。
【請求項２５】
初期データ線電圧を発生させる前記ステップは、電圧分配器を備える分割コンバータと、前記電圧分配器からの電圧を基準電圧と比較するための負帰還バックコンパレータとを使用して、前記初期データ線電圧を発生させるステップを備える、請求項２３に記載の方法。
【請求項２６】
マルチチップパッケージのアクティブモード動作のために構成される逆バイアス電圧とマルチチップパッケージの待機モード動作のための逆バイアス電圧とを前記マスターチップで発生させるステップを更に備える、請求項２３に記載の方法。
【請求項２７】
マルチチップパッケージの待機モード動作のために前記１つ以上のスレーブチップのそれぞれで逆バイアス電圧を発生させるステップを更に備える、請求項２３に記載の方法。
【請求項２８】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれでビット線プリチャージ電圧／セルプレート電圧を発生させるステップを更に備える、請求項２３に記載の方法。
【請求項２９】
前記マスターチップと前記１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれでビット線プリチャージ電圧／セルプレート電圧を発生させる前記ステップは、前記最終データ線電圧から前記ビット線プリチャージ電圧／セルプレート電圧を得るステップを備える、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に３Ｄ積層チップに関し、より具体的には、３Ｄ積層マルチチップパッケージ内の電圧制御・調整、および、そのような３Ｄ積層マルチチップパッケージを製造する関連する方法に関する。
【背景技術】
【０００２】
携帯型家電、例えば、ほんの数例を挙げると、携帯電話、ノート型コンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、および、ＭＰ３プレーヤの出現は、コンパクトで高性能のメモリデバイスに対する要求を増大させてきた。いろいろな意味で、半導体メモリデバイスの近年の開発は、最小の想定し得るデバイスを使用して所定の動作速度で最多数のデータビットを供給するプロセスと見なされてもよい。これに関連して、用語「最小」とは、一般に、プリント回路基板またはモジュールボードの主面により規定される平面などの「水平な」Ｘ／Ｙ平面内でメモリデバイスにより占められる最小面積を意味する。当然のことながら、メモリデバイスにより占められる許容水平面積の制約は、それらのデバイスのデータ記憶容量を垂直に組み込む動機をメモリデバイス設計者に起こさせてきた。したがって、ここ何年にもわたって、水平面内で互いに隣接して配置されてきた多数のメモリデバイスは、それに代わって、水平なＸ／Ｙ平面に対して垂直なＺ平面内で互いに上下に垂直に積層されてきた。
【０００３】
いわゆる「貫通シリコンビア（ＴＳＶ）」の製造における最近の開発は、垂直に積層される半導体メモリデバイスへの流れを促進してきた。ＴＳＶは、完全とまではいかなくても基板をほぼ貫通するチップ間接続要素であり、積層基板の外周内に完全に含まれる。ＴＳＶは、積層メモリデバイスの外縁を上方へ延びる垂直接続要素とは異なり、概ね前記垂直接続要素に取って代わってきた。そのような外部配線（すなわち、外周に配置される配線）は、積層デバイスを動作可能に接続するために従来から必要とされた。しかし、この配線は、積層デバイスにより占められる全体の水平面積を増大させ、また、一般に、積層体内の隣接する基板間に層を介挿させる必要がある。ＴＳＶは基板を垂直上方に貫くため、積層体内の最も大きい基板の外周により規定される水平面積を越える更なる水平面積が必要とされない。また、ＴＳＶは、デバイスの積層体を貫く特定の重要な信号経路の全長を短くする傾向があり、それにより、動作速度の高速化を容易にする。
【０００４】
積層半導体メモリデバイスは一種の３次元（３Ｄ）集積回路である。すなわち、メモリコントローラなどの他のシステムコンポーネントの観点からすれば、３Ｄメモリ機器は一体のメモリデバイスとして機能する。データ書き込み動作およびデータ読み取り動作は、非積層（すなわち、単一基板）メモリデバイスに一般に適用できる方法で書き込みデータを記憶しあるいは読み取りデータを検索するために、３Ｄメモリデバイスによって処理される。その上、３Ｄメモリ機器は、非積層メモリデバイスと比べると、単位水平表面積当たり多量のデータを記憶して供給できる。
【０００５】
したがって、ＴＳＶまたは同様の積層製造プロセスの使用により、垂直に積層される複数の基板またはチップを用いて実施されるメモリ（または他の）機器は、比較的小さい水平表面積フットプリントを有する単一の集積回路を使用して多量のデータを記憶して供給できる。しかしながら、３Ｄメモリ機器からのデータの表面積効率が良い記憶および検索は、メモリ機器およびシステムの設計者に多くの関連する課題を突き付ける。
【０００６】
差し当たり、図１に示される従来の単層ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１０について考える。ＤＲＡＭメモリセルアレイ１２は、マトリクス状の行信号線および列信号線に関連して配置される多数の個々のメモリセルを備える。各メモリセルは、書き込みコマンドに応じて書き込みデータを記憶できるとともに、メモリコントローラまたはプロセッサなどの外部デバイス（図示せず）から受けられる読み取りコマンドに応じて読み取りデータを与えることができる。読み取り／書き込みコマンドは、行デコーダ１１および列デコーダ１３などの関連する周辺デバイスを介して特定の制御電圧と共にメモリセルアレイ１２に印加される特定の制御信号（例えば、行アドレス信号、列アドレス信号、イネーブル信号など）の発生をもたらす。
【０００７】
書き込み動作中、書き込みデータ（すなわち、メモリセルアレイ１２に記憶されるようになっているデータ）が外部回路（例えば、外部メモリ、外部入力デバイス、プロセッサ、メモリコントローラ、メモリスイッチなど）から周辺ブロック１５のデータレジスタ１５−４へと伝わる。書き込みデータは、データレジスタ１５−４に記憶される時点で、例えばセンス増幅器および書き込みドライバ回路１４を含んでもよい従来の構造および技術によってメモリセルアレイ１２に書き込まれてもよい。
【０００８】
読み取り動作中、印加された制御電圧、および、行デコーダ１１および列デコーダ１３の制御信号出力は、一般に、メモリセルアレイ１２内の１つ以上のメモリセルを特定して選択するべく協働するとともに、メモリセルに記憶されたデータの値を示す信号の供給を容易にする。結果として生じる「読み取りデータ」は、一般に、読み取りセンス増幅器１４を通ってデータレジスタ１５−４に記憶される。データレジスタ１５−４に記憶される読み取りデータは、その後、読み取り制御回路１５−１の制御下で外部回路へ供給されてもよい。
【０００９】
ここで、図２ａおよび図２ｂをまとめて見ると、典型的なＴＳＶに基づく３Ｄ積層メモリチップ２０が示されており、このチップは、一般に、複数のスレーブチップ２１およびマスターチップ２２、ならびに、下層の基板２３から成る。様々なチップを貫通するＴＳＶ２４も示されており、これらのＴＳＶはＴＳＶ結合パッド２５を使用して相互に接続される。３ＤＴＳＶメモリ２０のこの典型的な実施形態は、スレーブチップ２１およびマスターチップ２２において異なるチップ設計を必要とする。具体的には、マスターチップ２２は、メモリセルアレイを検査するために特定の論理ブロックを何ら必要としないが、スレーブチップ２１は、メモリセルを検査して合格および不合格に分類するために付加的な論理ブロック２６を必要とする。また、マスターチップ２２は、パッケージボールまたはピンを介して外部から接続されるＩ／Ｏインタフェース２７を有するとともに、書き込み／読み取り制御論理、リフレッシュ制御、および、内部電源（例えば、ＶＢＢ、ＶＰＰ、ＶＢＬＰ、ＶＰＬＴ、ＶＤＬなど）などの全てのＤＲＡＭ動作関連論理ブロック２８も含む。
【００１０】
これらの内部電源は、たとえプロセス電圧温度（ＰＶＴ）状態または性能に影響を及ぼす任意の他の状態がどうであろうとも適切な電圧レベルを得るために調整される必要がある。したがって、当該技術分野において必要とされるものは、従来の手法で見出される欠陥に見舞われない、３Ｄ積層マルチチップパッケージ内のスレーブチップ間で電力を効果的に調整するための技術および関連する構造である。以下で詳しく論じられるように、開示される原理はそのような解決策を与える。
【発明の概要】
【課題を解決するための手段】
【００１１】
開示される原理は、ＴＳＶを使用する３ＤＤＲＡＭメモリ積層体などの３Ｄ積層メモリ・マルチチップ・パッケージにおいてスレーブチップ間で電力を効果的に調整するための構造および関連するプロセスを提供する。具体的には、開示される技術は、マルチチップパッケージがマルチチップメモリパッケージである場合に、ワード線ドライバ電圧（ＶＰＰ）、逆バイアス電圧（ＶＢＢ）、データ線電圧（ＶＤＬ）、および、ビット線プリチャージ電圧／セルプレート電圧（ＶＢＬＰ／ＶＰＬ）などの内部電圧の正確なレベル制御のためにスレーブチップの大部分または全てで個々の電圧レギュレータを使用する。スレーブチップの大部分または全てでレギュレータを使用すると、典型的なメモリ積層工程中に電力レベルの正確な調整が可能になるだけでなく、例えば製造プロセス変化によって引き起こされる電力レベルの小さい変化に許容範囲も与える。これに対し、マスターチップからの電力調整を用いる従来の手法は、３Ｄメモリ積層体の様々な層間でかなりのプロセス変化が存在する場合には、小さい電圧レベル許容範囲を有さない。また、個々のスレーブチップ調整回路がなければ、より多くの積層メモリチップが取り付けられるにつれて、電力レベル変化が更に高くなり得る。しかしながら、開示される技術は、積層されるスレーブチップの数がたとえ増大しても、スレーブチップで効果的な電力レベル調整を行なうことができる。
【００１２】
１つの態様では、３Ｄ積層マルチチップパッケージが開示される。１つの典型的な実施形態において、そのようなマルチチップパッケージは、マスターチップと、１つ以上のスレーブチップとを備える。そのような実施形態において、１つ以上のスレーブチップは、マスターチップと積み重ねられるとともに、貫通シリコンビア（ＴＳＶ）などのチップ相互接続を使用してマスターチップに電気的に結合される。また、そのような実施形態において、マルチチップパッケージは、マスターチップ上に位置され、初期内部供給電圧を発生させるように構成される内部供給電圧発生器を備える。この初期内部供給電圧は、チップ相互接続を使用して１つ以上のスレーブチップへ送られる。また、マルチチップパッケージは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに位置される電圧レギュレータを備えてもよい。各電圧レギュレータは、初期内部供給電圧をマスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終内部供給電圧へと変換するように構成される。
【００１３】
関連する実施形態では、内部供給電圧発生器が初期電圧を発生させるように構成されてもよく、また、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにある電圧レギュレータは、電圧を逓降して、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための電圧を発生させるように構成される。幾つかの実施形態において、初期電圧の最小レベルは、１つ以上のスレーブチップへ初期電圧を送るために使用されるチップ相互接続の抵抗と、電圧レギュレータの最大電流消費量とによって決定される。
【００１４】
幾つかの実施形態において、内部供給電圧発生器は、初期電圧を発生させるためにチャージポンプ回路を備えてもよい。また、電圧レギュレータのそれぞれが電圧ダウンコンバータと電圧ドライバとを備えてもよい。更なる他の実施形態では、マスターチップおよび１つ以上のスレーブチップがメモリデバイスを備える。そのような実施形態において、内部供給電圧発生器は、初期ワード線ドライバ電圧を発生させるように構成されてもよく、また、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの電圧レギュレータは、初期ワード線ドライバ電圧を逓降して、マスターチップと１つ以上のスレーブチップとのそれぞれで使用するための最終ワード線ドライバ電圧を発生させるように構成されるワード線ドライバ電圧レギュレータであってもよい。特定の実施形態において、初期ワード線ドライバ電圧発生器は、初期ワード線ドライバ電圧を発生させるためにチャージポンプ回路を備え、また、ワード線ドライバ電圧レギュレータのそれぞれが電圧ダウンコンバータと電圧ドライバとを備える。
【００１５】
他の実施形態では、内部供給電圧発生器が初期データ線電圧を発生させるように構成されてもよく、また、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの電圧レギュレータは、マスターチップと１つ以上のスレーブチップとのそれぞれで使用するための最終データ線電圧を発生させるために初期データ線電圧を変換するように構成されるデータ線電圧レギュレータであってもよい。関連する実施形態において、内部供給電圧発生器は、電圧分配器を備える分割コンバータと、電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを備え、また、データ線電圧レギュレータは、最終データ線電圧と初期データ線電圧とを比較するための負帰還コンパレータを備える。
【００１６】
更なる他の実施形態において、本明細書中に開示されるように構成される典型的なマルチチップパッケージは、マスターチップに逆バイアス電圧発生器を更に備えてもよく、逆バイアス電圧発生器は、アクティブモード動作のために構成される高速サイクルオシレータ回路と、待機モード動作のために構成される低速サイクルオシレータ回路とを備えてもよい。また、典型的なマルチチップパッケージは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに逆バイアス電圧レギュレータを更に備えてもよく、各逆バイアス電圧レギュレータは、待機モード動作のために構成される低速サイクルオシレータを備えてもよい。
【００１７】
他の実施形態において、典型的なマルチチップパッケージは、ビット線プリチャージ電圧／セルプレート電圧を発生させるためにマスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにビット線プリチャージ電圧／セルプレート電圧発生器を更に備えてもよい。他の実施形態において、内部供給電圧発生器は、マスターチップのメモリデバイスの外部の電圧から初期内部供給電圧を発生させるように構成される。幾つかの特定の実施形態では、外部電圧がマルチチップパッケージの入力／出力回路から得られる。
【００１８】
有利な実施形態では、メモリデバイスがＤＲＡＭメモリデバイスを構成してもよい。また、幾つかの実施形態では、１つ以上のスレーブチップが複数のスレーブチップを備えてもよく、この場合、第１の複数のスレーブチップがマスターチップと積み重ねられ、また、他の複数のスレーブチップが第１の複数のスレーブチップと連続して積み重ねられる。そのような実施形態では、マスターチップと複数のスレーブチップとがチップ相互接続を使用して電気的に接続される。更に特定の実施形態では、チップ相互接続が貫通シリコンビアを備える。
【００１９】
更に特定の典型的な実施形態において、開示される原理にしたがって構成されるマルチチップパッケージは、メモリデバイスを内部に含むマスターチップと、同様にメモリデバイスを含む１つ以上のスレーブチップとを備える。１つ以上のスレーブチップは、マスターチップと積み重ねられるとともに、チップ相互接続を使用してマスターチップに電気的に結合される。また、そのような実施形態において、マルチチップパッケージは、マスターチップ上に位置され、初期ワード線ドライバ電圧を発生させるように構成される初期ワード線ドライバ電圧発生器を備えてもよい。この場合、マルチチップパッケージは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに位置されるワード線ドライバ電圧レギュレータを備えてもよい。そのような各ワード線ドライバ電圧レギュレータは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで初期ワード線ドライバ電圧を逓降して最終ワード線ドライバ電圧を発生させるように構成される。また、マルチチップパッケージのこの実施形態は、マスターチップ上に位置され、初期データ線電圧を発生させるように構成される初期データ線電圧発生器、および、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに位置されるデータ線電圧レギュレータとを含んでもよい。そのような各データ線電圧レギュレータは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで初期データ線電圧を最終データ線電圧へと変換するように構成される。
【００２０】
幾つかの実施形態において、初期ワード線ドライバ電圧発生器は、初期ワード線ドライバ電圧を発生させるためにチャージポンプ回路を備え、また、各ワード線ドライバ電圧レギュレータが電圧ダウンコンバータと電圧ドライバとを備える。他の実施形態において、内部供給電圧発生器は、電圧分配器を備える分割コンバータと、電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを備え、また、データ線電圧レギュレータは、最終データ線電圧と初期データ線電圧とを比較するための負帰還コンパレータを備える。
【００２１】
更なる他の実施形態において、開示される原理にしたがって構成されるマルチチップパッケージは、マスターチップに逆バイアス電圧発生器を更に備えてもよく、逆バイアス電圧発生器は、アクティブモード動作のために構成される高速サイクルオシレータ回路と、待機モード動作のために構成される低速サイクルオシレータ回路とを備えてもよい。また、典型的なマルチチップパッケージは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに逆バイアス電圧レギュレータを更に備えてもよく、各逆バイアス電圧レギュレータは、待機モード動作のために構成される低速サイクルオシレータを備えてもよい。
【００２２】
他の実施形態において、典型的なマルチチップパッケージは、ビット線プリチャージ電圧／セルプレート電圧を発生させるためマスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれにビット線プリチャージ電圧／セルプレート電圧発生器を更に備えてもよい。他の実施形態において、内部供給電圧発生器は、マスターチップのメモリデバイスの外部の電圧から初期内部供給電圧を発生させるように構成される。幾つかの特定の実施形態では、外部電圧がマルチチップパッケージの入力／出力回路から得られる。
【００２３】
有利な実施形態では、メモリデバイスがＤＲＡＭメモリデバイスを構成してもよい。また、幾つかの実施形態では、１つ以上のスレーブチップが複数のスレーブチップを備えてもよく、この場合、第１の複数のスレーブチップがマスターチップと積み重ねられ、また、他の複数のスレーブチップが第１の複数のスレーブチップと連続して積み重ねられる。そのような実施形態では、マスターチップと複数のスレーブチップとがチップ相互接続を使用して電気的に接続される。更に特定の実施形態では、チップ相互接続が貫通シリコンビアを備える。
【００２４】
他の態様では、例えば３Ｄマルチチップパッケージにおける電圧調整のための方法が開示される。１つの典型的な方法において、そのような方法は、マスターチップと１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップを備えてもよい。また、そのような方法は、マスターチップで初期内部供給電圧を発生させるステップと、初期内部供給電圧をマスターチップと積み重ねられてマスターチップに電気的に結合される１つ以上のスレーブチップのうちの少なくとも１つへとチップ相互接続を使用して伝送するステップとを備えてもよい。そのような典型的な方法は、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの初期内部供給電圧を、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終内部供給電圧へと変換するステップを備えてもよい。
【００２５】
幾つかの実施形態において、初期内部供給電圧を発生させるステップは、初期電圧を発生させるステップを備えてもよく、また、初期内部供給電圧を変換するステップは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの初期電圧を逓降して、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための電圧を発生させるステップを備えてもよい。関連する実施形態において、初期電圧を発生させるステップは、１つ以上のスレーブチップへ初期電圧を送るために使用されるチップ相互接続の抵抗と電圧レギュレータの最大電流消費量とに基づいて初期電圧の最小レベルを発生させるステップを更に備える。
【００２６】
他の実施形態において、マスターチップと１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップは、メモリデバイスを有するマスターチップとメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップを更に備えてもよい。関連する実施形態において、初期内部供給電圧を発生させるステップは、初期ワード線ドライバ電圧を発生させるステップを備え、また、初期内部供給電圧を変換するステップは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれの初期ワード線ドライバ電圧を逓降して、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終ワード線ドライバ電圧を発生させるステップを備える。
【００２７】
更なる他の実施形態において、初期ワード線ドライバ電圧を発生させるステップは、マスターチップでチャージポンプ回路を使用して初期ワード線ドライバ電圧を発生させるステップを備えてもよく、また、初期ワード線ドライバ電圧を逓降するステップは、電圧レギュレータを使用して初期ワード線ドライバ電圧を逓降するステップを備えてもよく、各電圧レギュレータは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれに電圧ダウンコンバータと電圧ドライバとを備える。
【００２８】
更なる他の実施形態において、初期内部供給電圧を発生させるステップは、初期データ線電圧を発生させるステップを備えてもよく、また、初期内部供給電圧を変換するステップは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終データ線電圧を発生させるために初期データ線電圧を変換するステップを備えてもよい。関連する実施形態において、初期データ線電圧を発生させるステップは、電圧分配器を備える分割コンバータと、電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを使用して、初期データ線電圧を発生させるステップを備える。同様の実施形態において、最終データ線電圧を発生させるステップは、最終データ線電圧を初期データ線電圧と比較するための負帰還コンパレータを使用して最終データ線電圧を発生させるステップを備える。
【００２９】
他の実施形態において、本明細書中に開示される典型的な方法は、アクティブモード動作のために構成される逆バイアス電圧と待機モード動作のための逆バイアス電圧とをマスターチップで発生させるステップを更に備えてもよい。関連する実施形態において、典型的な実施形態は、待機モード動作のために１つ以上のスレーブチップのうちの少なくとも１つで逆バイアス電圧を発生させるステップを更に備えてもよい。他の実施形態において、本明細書中に開示される典型的な方法は、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれでビット線プリチャージ電圧／セルプレート電圧を発生させるステップを更に備えてもよい。
【００３０】
本明細書中に開示される典型的な方法の他の実施形態において、内部供給電圧を発生させるステップは、マスターチップのメモリデバイスの外部の電圧から初期内部供給電圧を発生させるステップを備える。関連する実施形態では、外部電圧がマルチチップパッケージの入力／出力回路から得られる。また、幾つかの実施形態において、メモリデバイスを有するマスターチップとメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップは、ＤＲＡＭメモリデバイスを有するマスターチップとＤＲＡＭメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップを更に備える。
【００３１】
更なる他の実施形態において、１つ以上のスレーブチップを備えるマルチチップパッケージを用意するステップは、複数のスレーブチップを備えるマルチチップパッケージを用意するステップを備え、第１の複数のスレーブチップがマスターチップと積み重ねられ、また、他の複数のスレーブチップが第１の複数のスレーブチップと連続して積み重ねられ、マスターチップと複数のスレーブチップとがチップ相互接続を使用して電気的に接続される。幾つかの特定の実施形態において、初期内部供給電圧をチップ相互接続を使用して１つ以上のスレーブチップのうちの少なくとも１つへ伝送するステップは、初期内部供給電圧を、貫通シリコンビアを使用して１つ以上のスレーブチップのうちの少なくとも１つへ伝送するステップを更に備える。
【００３２】
他の実施形態において、開示される原理にしたがった電圧調整のためのそのような方法は、メモリデバイスを有するマスターチップとメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップを備えてもよい。そのような方法は、マスターチップで初期ワード線ドライバ電圧を発生させるステップと、その後、初期ワード線ドライバ電圧を１つ以上のスレーブチップのうちの少なくとも１つへと伝送するステップとを備えてもよい。そのようなスレーブチップは、マスターチップと積み重ねられてチップ相互接続を使用してマスターチップに電気的に結合される。これらの実施形態でも、方法は、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで初期ワード線ドライバ電圧を逓降して、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで使用するための最終ワード線ドライバ電圧を発生させるステップを備えてもよい。そのような典型的な方法は、マスターチップで初期データ線電圧を発生させるステップと、初期データ線を、チップ相互接続を使用して１つ以上のスレーブチップへと伝送するステップとを更に備えてもよい。その後、そのような方法は、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで初期データ線電圧を変換して、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれで最終データ線電圧を発生させるステップを備えることができる。
【００３３】
幾つかの実施形態において、初期電圧を発生させるステップは、１つ以上のスレーブチップへ初期電圧を送るために使用されるチップ相互接続の抵抗と電圧レギュレータの最大電流消費量とに基づいて初期電圧の最小レベルを発生させるステップを更に備える。
【００３４】
更なる他の実施形態において、初期ワード線ドライバ電圧を発生させるステップは、マスターチップでチャージポンプ回路を使用して初期ワード線ドライバ電圧を発生させるステップを備えてもよく、また、初期ワード線ドライバ電圧を逓降するステップは電圧レギュレータを使用して初期ワード線ドライバ電圧を逓降するステップを備えてもよく、各電圧レギュレータは、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとにそれぞれに、電圧ダウンコンバータと電圧ドライバとを備える。更なる他の実施形態において、初期データ線電圧を発生させるステップは、電圧分配器を備える分割コンバータと、電圧分配器からの電圧を基準電圧と比較するための負帰還コンパレータとを使用して、初期データ線電圧を発生させるステップを備える。同様の実施形態において、最終データ線電圧を発生させるステップは、最終データ線電圧と初期データ線電圧とを比較するための負帰還コンパレータを使用して最終データ線電圧を発生させるステップを備える。
【００３５】
他の実施形態において、本明細書中に開示される典型的な方法は、アクティブモード動作のために構成される逆バイアス電圧と待機モード動作のための逆バイアス電圧とをマスターチップで発生させるステップを更に備えてもよい。関連する実施形態において、典型的な方法は、待機モード動作のために１つ以上のスレーブチップのうちの少なくとも１つで逆バイアス電圧を発生させるステップを更に備えてもよい。他の実施形態において、本明細書中に開示される典型的な方法は、マスターチップと１つ以上のスレーブチップのうちの少なくとも１つとのそれぞれでビット線プリチャージ電圧／セルプレート電圧を発生させるステップを更に備えてもよい。
【００３６】
本明細書中に開示される典型的な方法の他の実施形態において、初期供給電圧を発生させるステップは、マスターチップのメモリデバイスの外部の電圧から初期内部供給電圧を発生させるステップを備える。関連する実施形態では、外部電圧がマルチチップパッケージの入力／出力回路から得られる。また、幾つかの実施形態において、メモリデバイスを有するマスターチップとメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップは、ＤＲＡＭメモリデバイスを有するマスターチップとＤＲＡＭメモリデバイスを有する１つ以上のスレーブチップとを備えるマルチチップパッケージを用意するステップを更に備える。
【００３７】
更なる他の実施形態において、１つ以上のスレーブチップを備えるマルチチップパッケージを用意するステップは、複数のスレーブチップを備えるマルチチップパッケージを用意するステップを備え、第１の複数のスレーブチップがマスターチップと積み重ねられ、また、他の複数のスレーブチップが第１の複数のスレーブチップと連続して積み重ねられ、マスターチップと複数のスレーブチップとがチップ相互接続を使用して電気的に接続される。幾つかの特定の実施形態において、初期内部供給電圧をチップ相互接続を使用して１つ以上のスレーブチップのうちの少なくとも１つへ伝送するステップは、初期内部供給電圧を貫通シリコンビアを使用して１つ以上のスレーブチップのうちの少なくとも１つへ伝送するステップを更に備える。
【００３８】
本明細書中に開示される原理の前述した目的および特徴ならびに他の目的および特徴は、添付図面と併せて解釈される以下の詳細な説明から明らかになり、図中、同様の数字は同様の構成要素を示す。
【図面の簡単な説明】
【００３９】
【図１】従来の単層ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスの１つの実施形態を示す。
【図２ａ】１つのマスターチップと複数のスレーブチップとの間に層間ＴＳＶを組み込む従来の３Ｄメモリ積層体の１つの実施形態を示す。
【図２ｂ】１つのマスターチップと複数のスレーブチップとの間に層間ＴＳＶを組み込む従来の３Ｄメモリ積層体の１つの実施形態を示す。
【図３】開示された原理にしたがったＤＲＡＭメモリデバイスのための電源構成の１つの実施形態を示す。
【図４】本明細書中に開示される原理にしたがって構成される３Ｄ積層メモリアレイのマスターチップ、スレーブチップのいずれかあるいは両方に配置される前述した様々な電圧発生器を示す。
【図５】２組のチャージポンプ回路を特徴とする３Ｄ積層ＤＲＡＭアレイのマスターチップのためのＶＢＢ発生器の典型的な実施形態を示す。
【図６】各スレーブチップ上に位置されるＰＭＯＳトランジスタに基づくポンプ回路・オシレータを示す。
【図７】図６の発生器回路によって発生されるＶＢＢレベル、および、ＶＢＢ発生器の回路図にマークされるノード‘Ａ’および‘Ｂ’で検出される電圧レベルを示す波形図を示す。
【図８】開示される原理にしたがって構成される３Ｄ積層ＤＲＡＭアレイのマスターチップのための典型的なＶＰＰ発生器の１つの実施形態を示す。
【図９】１つのマスターチップからＴＳＶを介した複数の積層されたスレーブチップへのＶＰＰ電流の流れを示す。
【図１０】開示される原理にしたがって構成される３Ｄ積層ＤＲＡＭアレイにおけるスレーブチップのためのＶＰＰレギュレータ・ドライバ回路の１つの実施形態を示す。
【図１１】マスターチップ上に位置されるＶＰＰ＿Ｓ発生器回路およびそれによって発生される波形図を示す。
【図１２】積層アレイの各チップ上にＶＰＰダウンコンバータを有する開示される原理にしたがった３Ｄ積層ＤＲＡＭアレイの側面ブロック図を示す。
【図１３】ＶＢＬＰ／ＶＰＬ電圧を発生させるためのＶＢＬＰ／ＶＰＬ発生器の１つの実施形態の回路図を示す。
【図１４】積層アレイの各チップ上にＶＢＬＰ／ＶＰＬ発生器を有する開示される原理にしたがった３Ｄ積層ＤＲＡＭアレイの側面ブロック図を示す。
【図１５】マスターチップのためのＶＤＬ発生器の典型的な１つの実施形態を示す。
【図１６】本明細書中に開示される３ＤＤＲＡＭ積層体のスレーブチップのそれぞれに含まれる典型的な電圧ダウンコンバータを示す。
【図１７】積層アレイの各チップ上に第２段ＶＤＬダウンコンバータを有する３Ｄ積層ＤＲＡＭアレイの側面ブロック図を示す。
【発明を実施するための形態】
【００４０】
前述したように、開示される原理は、ワード線ドライバ電圧（ＶＰＰ）、逆バイアス電圧（ＶＢＢ）、データ線電圧（ＶＤＬ）、および、ビット線プリチャージ電圧／セルプレート電圧（ＶＢＬＰ／ＶＰＬ）などの内部電圧の正確なレベル制御のために各スレーブチップ上に個々の電圧レギュレータ回路を提供する。前述の典型的なラベルは３Ｄ積層マルチチップパッケージに対する供給電圧を示すために使用されるが、当業者であれば分かるように、そのような電圧は、別の名前または表記によって知られる場合がある。例えば、データ線電圧（ＶＤＬ）は、幾つかの用途では、単に内部電圧（Ｖｉｎｔ）またはメモリセル電圧（Ｖｃｅｌｌ）と称される場合もある。同様に、ＶＤＤは、本明細書中では、入力／出力回路電圧などのメモリアレイのメモリデバイスからの外部電圧を示すために使用されるが、そのような電圧は単に外部電圧（Ｖｅｘｔ）と称される場合もある。したがって、本明細書中で言及されるビット線プリチャージ電圧（ＶＢＬＴ）が単に外部電圧の１／２（ＶＤＤ／２）と称される場合がある。このように、マルチチップパッケージ内の電圧を参照するために本明細書中で使用される用語は、本質的に単なる典型であり、本明細書中に開示される原理を限定するように読み取られるべきではなく、また、そのような電圧を特定するために使用される他の用語または表記が用いられてもよいが、本開示の広い範囲内に入る。
【００４１】
また、典型的な実施形態では本明細書中に「貫通シリコンビア」（ＴＳＶ）が記載されるが、任意の一般的なチップ相互接続が開示原理と共に使用されてもよいことは言うまでもない。したがって、任意の特定のＴＳＶ構造への限定、または、そのような相互接続がシリコン系の層のみを貫通して形成されるようになっていることは、意図されておらず、あるいは、示唆されるべきでない。また、本明細書中の例示は、垂直形態で積層される典型的なマルチチップパッケージを示す場合があるが、言うまでもなく、そのような実施形態は単なる例示であり、したがって、垂直に方向付けられた積層パッケージまたは垂直に配置されたチップ相互接続への限定が意図されずあるいは示唆されるべきでない。そのため、本明細書中に開示されるマルチチップパッケージは、各用途が求める場合には、水平にあるいは任意の他の方向で積層されあるいは相互接続されてもよい。また、メモリデバイスを有するマルチチップパッケージ、例えばＤＲＡＭメモリチップおよびパッケージが本明細書中に開示される実施形態の多くで記載されるが、メモリチップのそのような記載が単なる例示であることも言うまでもない。したがって、本明細書中に開示される原理は、メモリベースのマルチチップパッケージと共に使用することに限定されると解釈されるべきでなく、それよりむしろ、本明細書中で与えられる技術から利益を享受し得る任意のタイプのチップパッケージに適用できると理解されるべきである。
【００４２】
図３は、ＤＲＡＭメモリデバイスのための電源構成３０の１つの実施形態を示す。開示される原理にしたがって構成される３Ｄメモリマルチチップ積層体におけるマスターチップ上の電源回路は、図３に示される構成などの単一ＤＲＡＭ内部電源構成の同じ要件を有することができる。例えば、Ｖｒｅｆ発生器３１は、図示のようにそれぞれが一般的にはコンパレータとＰＭＯＳドライバとの組み合わせである１つ以上のＶＤＬ発生器３２のための基準電圧を発生させる。一般に、他の電源に関して見られるように、雑音排除性およびより安定したレベルを与えるために、ＶＤＬのための２つのコア電圧ドライバが存在する。図示のように、１つのＶＤＬ発生器３２は、メモリセルアレイ３３のためのＶＤＬを発生させ、一方、第２のＶＤＬ発生器３２は、周辺構成要素３４のためのＶＤＬを発生させる。多くの用途において、メモリセルアレイに接続されるＶＤＬは、コア検出動作および書き込み動作からのより多くの雑音を有する。したがって、そのような別個のドライバ構成を使用することにより、雑音結合を回避することができ、ＶＰＰ，ＶＢＢ，ＶＢＬＰ／ＶＰＬのためのより清浄な電源をもたらすことができる。
【００４３】
ＶＰＰ発生器３５は、メモリセルアレイ３３のためのＶＰＰレベルを発生させ、また、一般に、ＤＲＡＭセルの高いデータレベルおよびリフレッシュ特性に影響を及ぼす。図３に示されるように、ＶＰＰは、一般に、ＶＤＬ＋２×Ｖｔ（ＮＭＯＳセル・アクセス・トランジスタの閾値電圧）＋αであり、ワード線ドライバのＰＭＯＳゲートノードとチップのワード線ドライバ領域のＮ−ウェル（Ｎ−ｗｅｌｌ）とに接続される。ＶＢＬＰ／ＶＰＬ発生器３６は、図示のように、アレイ上のメモリデバイスからデータを検出するためのセル信号電圧およびその基準電圧に密接に関連するハーフレベルのＶＤＬを発生させる。ＶＰＬは、セルキャパシタ（通常は、ＯＮＯ（酸化物−窒化物−酸化物）構造を備える）に対する電圧ストレスを半分にすることによってセルの信頼性を高めるためにＤＲＡＭメモリセルのプレートに接続される。ＶＢＢ発生器３７は、マイナスのバイアスがかけられたＶＢＢを発生させることによりセル安定化を高め、これにより、セルは基板雑音に対する感度が低くなる。基板雑音は、ＮＭＯＳｐ−ｎ接合の望ましくない順方向バイアスをもたらし、したがって、メモリセルに蓄えられた電荷がデータ線へと容易に逃げるようにセル・アクセス・トランジスタ閾値電圧をかなり減少させる。また、セル・アクセス・トランジスタ接合漏れを減少させるのに役立つことにより、ＤＲＡＭセルのリフレッシュ特性がかなり向上されてもよい。マイナスのＶＢＢの他の利点は、ＮＭＯＳｐ−ｎ接合容量の減少によってビット線容量が減少されるという点である。
【００４４】
図４は、本明細書中に開示される原理にしたがって構成される３Ｄ積層メモリアレイ４０のマスターチップ３８、スレーブチップ３９のいずれかあるいは両方に配置される前述した様々な電圧発生器を示す。提案される積層マルチチップ・メモリ・アレイ４０は、マスターチップ３８対１つ以上のスレーブチップ３９に関して電圧レベルおよびドライバの別個の調整を行なうために使用される第１および第２のレベルの電源ブロックである２つの主要な構造から成る。特に、以下で更に詳しく説明されるように、開示される原理にしたがって構成されるマルチチップパッケージの実施形態は、マスターチップ３８のそれぞれとスレーブチップ３９のうちの１つ以上とにＶＢＢ発生器３７を含んでもよい。同様に、マスターチップ３８のそれぞれとスレーブチップ３９のうちの１つ以上とにＶＢＬＰ／ＶＰＬ発生器３６が含まれてもよい。また、開示される原理によれば、完全なＶＰＰ発生器３５がマスターチップ３８に含まれるが、ＶＰＰ発生器３５回路の一部だけがスレーブチップ３９のうちの１つ以上に含まれてもよい。同様に、完全なＶＤＬ発生器３２がマスターチップ３８に含まれるが、ＶＤＬ発生器３２回路の一部だけがスレーブチップ３９のうちの１つ以上に含まれてもよい。
【００４５】
したがって、提案される構造は、より正確で安定した電圧レベルを与え、また、３Ｄ積層ＤＲＡＭデバイスの各スレーブチップ３９でのリフレッシュ動作などの３Ｄマルチチップパッケージ内の同時動作に起因して内部電圧レベルの突然の降下または変化が起こるときに、電圧ドライバの急速応答が与えられる。従来の３Ｄマルチチップパッケージでは、図２ａおよび図２ｂを簡単に振り返って見ると、そのような内部電源の局所的な配置により、それぞれのスレーブチップ２１におけるマスターチップ２２からの正確な電圧レベル制御が極めて困難になる。別の従来の手法は、それぞれのチップごとに独立した電源を有すること、すなわち、それぞれの全てのマスターチップおよびスレーブチップごとに別個の調整制御ブロックを有することである。しかしながら、この手法は、チップの誤動作を引き起こし得る不適切な電圧レベルを内部にもたらす可能性がある。従来の３Ｄメモリ積層体の各チップは異なる電圧レギュレータと別個のドライバとを有するため、不安定な動作が各チップに異なる調整電圧をもたらす場合がある。
【００４６】
より具体的には、最初に言及された従来の手法では、マスターチップ２２がＶＰＰ，ＶＤＬ，ＶＢＢ，ＶＢＬＰ／ＶＰＬを発生させるために全ての電源を有し、また、マスターチップ２２からの内部で発生された電圧がＴＳＶを用いてスレーブチップ２１に接続される。したがって、通常のプロービングパッドと同様のサイズのＴＳＶパッドに全所要電力を外的に押し通すことによって、ウエハ検査ステージで内部発生電圧を伴うことなくスレーブチップ２１のための検査が行なわれる。全ての電圧レベル調整はマスターチップ２２で行なわれ、したがって、スレーブチップ２１は、内部電圧レベルを調整するための制御論理を全く有さない。マスターチップ２２のみからのこの単一の給電調整および駆動により、例えばＶＰＰ，ＶＢＢ，ＶＤＬ，ＶＢＬＰ／ＶＰＬの電圧レベルが不安定になる可能性があり、それにより、メモリセル書き込み動作および読み取り動作において不正確なタイミング状態および誤動作を引き起こす。具体的には、積層ＤＲＡＭデバイスの同時リフレッシュ動作が重要な問題である。これは、そのような同時リフレッシュ動作が、同じ動作ポイントでの大きな電流消費によって大きな電圧レベル変化をしばしば引き起こすからである。マスターチップ２２上にのみ位置される調整回路の遅い応答時間に起因して、突然の電圧変化が迅速に補償されない。
【００４７】
以下は、本明細書中に開示される原理にしたがって構成される３Ｄ積層マルチチップメモリパッケージのマスターチップおよびスレーブチップに関する各電源による電圧レベル発生の詳細な説明である。これらの原理によれば、そのようなマルチチップパッケージの実施形態は、ＶＰＰ，ＶＢＢ，ＶＤＬ，ＶＢＬＰ／ＶＰＬ電圧レベルに関して様々な電力発生器とレギュレータとの組み合わせを含んでもよい。したがって、実施形態は、１つのそのような供給電圧だけのための電圧発生器およびレギュレータを含んでもよく、あるいは、２つ以上のそのような供給電圧の電圧制御のための電圧発生器とレギュレータとの組み合わせを含んでもよい。そのため、以下の説明は、これらのオンチップ電圧のそれぞれの制御のための典型的な実施形態および方法について記載するが、これらのオンチップ電圧の全ての制御が開示される原理にしたがって記載される各実施形態で必要とされることを意味すると解釈されるべきでない。
［ＶＢＢ発生器］
【００４８】
電力消費は、ＤＲＡＭ用途において、特に３Ｄ積層ＤＲＡＭアレイにおいて重要な問題のうちの１つである。したがって、逆バイアス電圧（ＶＢＢ）の使用は、半導体メモリデバイスにおける電流消費を減らすことができる。この点を考慮して、開示される原理にしたがった逆バイアス電圧発生器３７は２つの主要な発生ブロックから成る。一方の発生ブロックは待機モードのためのものであり、他方の発生ブロックは、アクティブモードのため、例えばリフレッシュ動作および書き込み／読み取り動作のためのものである。
【００４９】
３Ｄ積層ＤＲＡＭアレイは、専用のＩ／Ｏ構成を除き、全てのスレーブチップ３９およびマスターチップ３８のための共通の入力／出力（Ｉ／Ｏ）を有する。開示される原理にしたがった３Ｄメモリアレイにおいては、チップのうちの１つだけが３Ｄ積層ＤＲＡＭアレイから選択される。例えば、マスターチップ３８は、マスターチップ３８の全ての動作状況にとって適切なマイナスのＶＢＢレベルを維持するために使用される完全なＶＢＢ発生器３７を有する。積層アレイにおけるＴＳＶの使用により、全ての入力および出力が一般に全てのマスターチップおよびスレーブチップを通じて接続される。特定の用途または動作においては必要に応じて、最上位ビット（ＭＳＢ）アドレス（／最下位ビット（ＬＳＢ）アドレス）または別個のチップイネーブル動作が、（マスター／スレーブチップの）チップのうちの１つを起動させるために使用される。
【００５０】
図５は、２組のチャージポンプ回路を特徴とする３Ｄ積層ＤＲＡＭアレイのマスターチップ３８のためのＶＢＢ発生器３７の典型的な実施形態を示す。図５の上部には低速サイクル・リング・オシレータ５１が示されており、この低速サイクル・リング・オシレータは保持モード中および待機モード中に僅かな電流を供給する。図５の下部には高速サイクル・リング・オシレータ５２が示されており、この高速サイクル・リング・オシレータは、アクティブサイクル中、または、ＶＢＢレベルが適切なマイナスの範囲内にないことをレベル検出器５３が検出するときに、十分に大きい電流を供給する。したがって、このレベル検出器５３は、そのような検出に基づき、必要に応じて高速サイクル回路５２をＯＮ／ＯＦＦに切り換えることによって保持電流を最小限に抑える。
【００５１】
図６は、開示される原理の幾つかの実施形態により与えられる３Ｄ積層ＤＲＡＭアレイのスレーブチップ３９のためのＶＢＢ発生器５１ａを示す。各スレーブチップ３９上のＶＢＢ発生器５１ａは、たった１つのチャージポンプ回路を特徴とする。このチャージポンプ回路は、図５に示されるマスターチップ３８で見出される低速サイクル・リング・オシレータ５１のような低速サイクル・リング・オシレータ５１ａであり、保持モードおよび待機モードのためのＶＢＢ電流を供給する。したがって、図示の実施形態では、マスターチップ３８に設けられるようなアクティブサイクルのためのチャージポンプ回路がスレーブチップ３９に存在しない。あるいは、開示される原理にしたがって構成される３Ｄ積層アレイは、望ましい場合には、高速サイクル・リング・オシレータを各スレーブチップ３９に含んでもよい。更なる他の実施形態において、本明細書中に開示されるように構成されるスレーブチップ３９は、高速サイクル・リング・オシレータだけをそのような各チップに含んでもよく、また、マルチチップ積層メモリパッケージの特定の望ましい用途に応じて低速サイクル・リング・オシレータを排除してもよい。更なる他の実施形態では、スレーブチップ３９の全てがＶＢＢ発生器５１ａまたは高速サイクル・リング・オシレータを含まなくてもよい。例えば、そのような実施形態では、隣接するスレーブチップ３９が大きなＶＢＢ漏れ電流に見舞われない場合に、選択されたスレーブチップ３９のみがＶＢＢ発生器５１ａを含むことができ、あるいは、他の理由のため、本明細書中に開示されるように構成される３Ｄパッケージの全てのスレーブチップ３９におけるＶＢＢ発生器５１ａの必要性が排除される。
【００５２】
図６および図７を組み合わせて見ると、図６は、前述したように、各スレーブチップ３９上に位置されるＰＭＯＳトランジスタに基づくポンプ回路・オシレータ５１ａを示す。マイナスのＶＢＢは、出力ノードＶＢＢでＰＭＯＳトランジスタ（Ｐ２）を使用してｐ−基板から正孔を抽出することによって実現される。ＰＭＯＳトランジスタの使用は、発生器内のダイオードからＮＭＯＳメモリ・アクセス・ベースＤＲＡＭセルへの少数キャリア（電子）注入を回避するのに役立つ。図７は、図６の発生器回路５１ａによって発生されるＶＢＢレベル、および、ＶＢＢ発生器５１ａの回路図にマークされるノード‘Ａ’および‘Ｂ’で検出される電圧レベルを示す波形図を示す。図７において、ノード‘Ａ’は、高い移行と低い移行とを繰り返し発生させるオシレータの出力を有する。この高低移行は、キャパシタＣ１の結合効果によって同じ高低移行をノード‘Ｂ’に対してもたらす。しかしながら、高レベルがＰＭＯＳトランジスタＰ１によって放出され、したがって、ノード‘Ｂ’は以下となる。
｜Ｖｔｐ１｜（ＰＭＯＳ  Ｐ１閾値電圧）
ノード‘Ａ’のレベルが高から低へと移ると、ノード‘Ｂ’のレベルは、キャパシタＣ１の結合効果によって、以下となり、
−ＶＤＬ＋｜Ｖｔｐ１｜
また、その後、ノード‘Ａ’のレベルが低いままで再び高へのその移行に近づくにつれて、
｜Ｖｔｐ２｜
の調整がなされる。この動作により、ｐ−基板から正孔が抽出される。最終段階で、ノード‘Ｂ’のレベルは、ＰＭＯＳトランジスタＰ１およびオシレータの動作によって、以下となる。
−ＶＤＬ＋｜Ｖｔｐ１｜
ノード‘ＶＢＢ’のレベルは、ＶＢＢレベルが
−ＶＤＬ＋｜Ｖｔｐ１｜＋｜Ｖｔｐ２｜
となるようにこの−ＶＤＬ＋｜Ｖｔｐ１｜レベルに起因して制限される。
【００５３】
同じ動作がマスターチップＶＢＢ発生器５１で行なわれる。アクティブモード回路およびＶＢＢ検出器は単にマスターチップ３８のＶＢＢオシレータの制御器にすぎない。ＤＲＡＭ動作において、ＤＲＡＭアレイは、ＶＰＰおよびＶＤＬとは異なり、正に正確なＶＢＢレベルを有する必要がない。したがって、許容ＶＢＢ範囲内の何らかの許容誤差が、動作ＶＤＬレベルに応じて許容される。そのため、開示される原理によれば、低速サイクル・リング・オシレータに基づくＶＢＢ発生器がマスターチップ３８を含む各チップに配置され、それにより、マルチチップパッケージ４０の各チップでＶＢＢ漏れ回復がなされる。ＶＢＢ発生器における低速サイクル・リング・オシレータのＶＢＢ電流レベルは、チップレベルＶＢＢ漏れレベルによって決定される。しかしながら、正確なＶＢＢ漏れの決定は、一般に、プロセス電圧温度（ＰＶＴ）変化に起因して不可能である。そのため、マスターチップ３８上の高速サイクルＶＢＢ発生器５１は、ＶＢＢ電圧レベルを保つのに十分なＶＢＢ電流を与える。特に、書き込みおよび読み取りなどのアクティブ動作は、適切なＶＢＢ電圧レベルを保持するために、より多くのＶＢＢ電流を必要とする。したがって、図５に示されるような高速サイクル回路５２を起動させるために‘アクティブモード’信号が供給される。また、積層チップを伴う３Ｄメモリアレイの場合、高速サイクルオシレータ５２をＶＢＢレベル検出器５３と組み合わせて使用すると、迅速なＶＢＢレベル回復を行なうことによって予期しないＶＢＢレベル変化の可能性を減らすのに役立つ。
［ＶＰＰ発生器］
【００５４】
図８は、開示される原理にしたがって構成される３Ｄ積層ＤＲＡＭアレイ４０のマスターチップ３８のための典型的なワード線ドライバ電圧（ＶＰＰ）発生器３５の１つの実施形態を示す。これらの開示される原理によれば、ＶＰＰ発生器３５は、従来の３ＤＤＲＡＭマルチチップパッケージで発生されてスレーブチップへと伝えられる従来のワード線ドライバ電圧（ＶＰＰ）電圧よりもかなり高い初期ワード線ドライバ供給電圧レベルを発生させる電圧アップコンバータである。開示される原理により与えられるこのかなり高いワード線ドライバ供給電圧の利点は、以下で論じられる。
【００５５】
従来の３Ｄ積層ＤＲＡＭアレイにおいては、ＶＰＰレベルにおけるソース電圧がＶＰＰ発生器によって発生され、また、このＶＰＰは、前述したように、ＴＳＶを使用してマスターチップからスレーブチップへと送られる。これは、従来の３Ｄ積層アレイにおける１つのマスターチップからＴＳＶを介した複数の積層されたスレーブチップへのＶＰＰ電流の流れを示す図９の左側に示される。しかしながら、ＴＳＶは、それらの製造プロセスで使用されるプラグ材料と累積されたＴＳＶ距離とに基づくそれら自体の抵抗を有する。したがって、スレーブチップ（特に、マルチスレーブチップ積層体の上端のスレーブチップ）からの大きな電流消費がある場合には、一般に、ＴＳＶプラグ材料を通じてかなりの電圧降下が起こる。結果として、現在開示される原理によって与えられる最小ＶＰＰ＿Ｓレベル要件は、以下のように、ＤＲＡＭセルアレイからの最大ＶＰＰ電流消費量と共に、ＴＳＶ材料シート抵抗およびＴＳＶ幅／長さによって決定される。
ＶＰＰ＿Ｓ＞ＶＰＰ＋（シート抵抗×長さ／幅）×
（ＤＲＡＭ書き込み／読み取り動作からの最大ＩＰＰ電流）
【００５６】
図８を振り返って見ると、図示の典型的なＶＰＰ発生器３５は、チャージポンプ回路７１と第２レベルドライバ７２とを備える２つの別個の構成要素を有する。チャージポンプ回路７１で発生される更に高いＶＰＰ＿Ｓが、ＤＲＡＭメモリアレイのＮ−ウェルに供給されるとともに、レジスタに基づく分配器およびＰＭＯＳドライバ（第１コンバータ）を有する電圧ダウンコンバータと、第２レベルドライバ７２のＰＭＯＳドライバ（第２コンバータ）を有するコンパレータとに供給される。このハイブリッド組み合わせを使用することにより、典型的なＶＰＰレベルのリップルを抑制できるとともに、従来のように設計された３Ｄ積層体におけるマスターチップおよびスレーブチップの層状の経路でＩＰＰ（ＶＰＰ電流）がＴＳＶを通じて流れるときに起こる電圧降下を補償できる。
【００５７】
図９の右側は、開示される原理にしたがって構成される３ＤＤＲＡＭ積層体を例示するとともに、マスターチップ３８からＴＳＶ２４を介して各スレーブチップ３９のＶＰＰレギュレータ７２ａへと上方へ向かうＶＰＰ＿Ｓ（すなわち、ＶＰＰ＿Ｓ電流）の伝達を示す。各スレーブチップ３９のＶＰＰレギュレータ７２ａはそれぞれ、マスターチップ３８上の第２レベルドライバで見出される同じダウンコンバータ回路７２である。図１０は、開示される原理にしたがって構成される３Ｄ積層ＤＲＡＭアレイ４０におけるスレーブチップ３９のためのＶＰＰレギュレータ・ドライバ回路７２ａの１つの実施形態を示す。ＶＰＰ＿Ｓをソース電圧として使用するスレーブチップ３９のそれぞれのこのワード線ドライバ電圧レギュレータ７２ａを見ると明らかなように、このレギュレータは、マスターチップ３８でも同様に用いるＶＰＰ＿Ｓをダウンコンバートするためにマスターチップ３８の第２レベルドライバ７２で使用される同じダウンコンバータ回路である（前述した図８参照）。かなり高いＶＰＰ＿Ｓをソース電圧として使用することにより、スレーブチップのワード線ドライバ電圧レギュレータ７２ａは、好適には、最終ＶＰＰがマスターチップから伝えられるときにしばしば生じる各スレーブチップでの最終ＶＰＰの変化ではなく、良好に調整された最終ＶＰＰレベルをそれぞれのスレーブチップ３９ごとに与える。また、スレーブチップ３９にＶＰＰレギュレータ７２ａのみを含むことにより、マルチチップパッケージの各チップに完全なＶＰＰ発生器を設ける従来の手法と比べてチップ・リアル・エステート（ｃｈｉｐ  ｒｅａｌ  ｅｓｔａｔｅ）が殆ど使用されない。他の実施形態では、スレーブチップ３９の全てがＶＰＰ発生器７２ａを含まなくてもよい。例えば、そのような実施形態では、隣接するスレーブチップ３９間のＴＳＶを通じた電圧降下が過度に大きくない場合に、選択されたスレーブチップ３９のみがＶＰＰ発生器７２ａを含むことができ、あるいは、他の理由のため、本明細書中に開示されるように構成される３Ｄパッケージの全てのスレーブチップ３９におけるＶＰＰ発生器７２ａの必要性が排除される。
【００５８】
ここで、図１１を参照すると、マスターチップ３８上に位置される最初に前述したＶＰＰ＿Ｓ発生器回路７１が示される。また、図１１には、ＶＰＰ＿Ｓレベルと、ＶＰＰ＿Ｓ発生器７１の回路図にマークされるノード‘Ｃ’および‘Ｄ’で検出される電圧レベルとを示す波形図も示される。従来の３Ｄ積層ＤＲＡＭアレイとは異なり、開示される原理にしたがってＶＰＰよりも高いＶＰＰ＿ＳがＶＤＤから発生される。ＶＤＤは、外部電圧（Ｖｅｘｔ）、例えばＤＲＡＭアレイのＩ／Ｏ側で使用される電圧であり、ＶＰＰ＿Ｓのかなり高い電圧レベルを発生させるために使用される。この高いＶＰＰ＿Ｓから、必要とされる低い内部ＶＰＰレベルが、電圧ダウンコンバータ（７２および７２ａ）からそれらの入力として使用されるＶＰＰ＿Ｓを用いて発生される。
【００５９】
図１１に示されるように、ノード‘Ｃ’は、高い移行と低い移行とを繰り返し発生させるチャージポンプ回路のリングオシレータの出力を有する。この高低移行は、キャパシタＣ２の結合効果によって同じ高低移行をノード‘Ｄ’に対してもたらす。しかしながら、高レベルが、ノード‘Ｄ’において、ＮＭＯＳクランプトランジスタＮ１およびＮＭＯＳドライバトランジスタＮ２を通じてＶＤＤ−Ｖｔｎ１＋Ｖｔｎ２の大きさだけ放出される（この場合、Ｖｔｎ１はトランジスタＮ１における閾値電圧であり、Ｖｔｎ２はトランジスタＮ２の閾値電圧である）。ノード‘Ｃ’のレベルが高から低へと移ると、ノード‘Ｄ’のレベルは、キャパシタＣ２の結合効果によって、以下となる。
−Ｖｔｎ１＋Ｖｔｎ２
最終段階で、ノード‘Ｄ’のレベルは、ＮＭＯＳトランジスタＮ１およびオシレータの動作によって、以下となる。
ＶＤＤ−Ｖｔｎ１
ノード‘ＶＰＰ＿Ｓ’のレベルは、ＶＰＰ＿Ｓレベルが
２ＶＤＤ−Ｖｔｎ１−Ｖｔｎ２
となるようにこの−ＶＤＤ−Ｖｔｎ１レベルに起因してその増大が制限される。
【００６０】
図１２は、開示される原理にしたがった３Ｄ積層ＤＲＡＭアレイ４０の側面ブロック図を示す。図示のアレイ４０では、３つのスレーブチップ３９が１つのマスターチップ３８上に互いに上下に積層されて見える。前述したように、ＶＰＰ＿Ｓ発生器７１は、マスターチップ３８内にだけ位置されて見え、高いＶＰＰ＿Ｓレベルを発生させるために使用される。また、マスターチップ３８では、前述したように電圧ダウンコンバータ回路であるＶＰＰレギュレータ７２が、ワード線ドライバＮ−ウェルおよびＰＭＯＳドライバソースによって用いる使用可能なＶＰＰレベルへとＶＰＰ＿Ｓを逓降するために使用される。また、開示される原理によっても与えられるように、スレーブチップ３９のそれぞれは、ＶＰＰレギュレータ回路７２ａ（図１２にはそのうちの１つだけが示される）も含む。
【００６１】
各スレーブチップ３９にＶＰＰダウンコンバータ回路７２ａを含むことによって、スレーブチップ３９のＶＰＰレギュレータ回路７２ａがＶＰＰ＿Ｓを使用可能なＶＰＰレベルへと逓降するため、一般的にはＴＳＶ抵抗により引き起こされる電圧レベル損失に見舞われることなく、積層されたスレーブチップ３９とマスターチップ３８とを相互に接続するＴＳＶ２４を通じてかなり高いＶＰＰ＿Ｓレベルを伝えることができる。具体的には、各スレーブチップ３９がＶＰＰ＿Ｓの電圧ダウンコンバートを行なうＶＰＰレギュレータ７２ａを有し、したがって、ＶＰＰ＿Ｓがこれらの電圧ダウンコンバータ７２ａのためのソース電圧である。ＴＳＶ３Ｄ積層ＤＲＡＭアレイのためのこの新規なＶＰＰ発生技術により、積層体の各チップで正確なＶＰＰレベルを制御できる。したがって、マルチチップパッケージの各チップでの局所的なＶＰＰ発生により、ＴＳＶを通じた移送により引き起こされる損失、および、突然のＶＰＰ降下が補償される。
【００６２】
先の実施形態は、ＶＤＤを使用するＶＰＰ＿Ｓの発生について記載するが、ＶＰＰ＿Ｓ発生がＶＤＬを使用して行なわれてもよい。そのような実施形態では、ＶＤＬ対ＶＤＤのレベルの差を考慮に入れて、同様のオシレータ回路が使用されてもよい。また、本明細書中で論じられる実施形態は、ＶＤＤを電圧源として使用するＶＰＰ＿Ｓ発生のための１つの技術だけを示し、したがって、スレーブチップに関する提案されたＶＰＰ発生原理のための他の技術も本開示の広い範囲内に入る。
［ＶＢＬＰ／ＶＰＬ発生器］
【００６３】
図１３は、ビット線プリチャージ電圧／セルプレート電圧（ＶＢＬＰ／ＶＰＬ）を発生させるためのＶＢＬＰ／ＶＰＬ発生器３６の１つの実施形態の回路図を示す。本明細書中に開示されるように、ＶＢＬＰ／ＶＰＬ発生器３６は、マスターチップ３８とスレーブチップ３９の全てとを含む３Ｄ積層アレイ４０における各チップに構成される。また、各チップ上に位置されるこれらのＶＢＬＰ／ＶＰＬ発生器３６のそれぞれは、従来の内部電力発生器で見られるような互いに異なるあるいは第１段と第２段との間で異なるドライバ構造を備えない。一方、開示される原理によれば、ＶＢＬＰ／ＶＰＬ発生器３６は、マスターチップ３８および１つ以上のスレーブチップ３９で同じ回路構造を有する。また、各ＶＢＬＰ／ＶＰＬ発生器３６は、一般に、（図１４に示されるように）メモリアレイ４０のＴＳＶ２４を介して接続される。これらの内部電力ＶＢＬＰ／ＶＰＬ発生器３６は、全てのチップ（マスターチップ３８およびスレーブチップ３９）間で共通の接続にわたって１／２ＶＤＬレベル（ＶＤＬ／２）を保つために、したがって、積層チップ間で安定したＶＢＬＰ／ＶＰＬ電圧レベルを維持するために、（図１３の回路図に示されるように）プルアップトランジスタおよびプルダウントランジスタを有する。他の実施形態では、スレーブチップ３９の全てがＶＢＬＰ／ＶＰＬ発生器３６を含まなくてもよい。例えば、そのような実施形態では、特定のスレーブチップにおいてビット線漏れ電流およびプレート漏れ電流がそのようなスレーブチップでＶＢＬＰ／ＶＰＬ発生器３６を必要とするのに十分大きくない場合には、選択されたスレーブチップ３９のみがＶＢＬＰ／ＶＰＬ発生器３６を含むことができ、あるいは、他の理由のため、本明細書中に開示されるように構成される３Ｄパッケージの全てのスレーブチップ３９におけるＶＢＬＰ／ＶＰＬ発生器３６の必要性が排除される。
【００６４】
図１４は、図１２に示されるアレイ４０と同様の開示される原理にしたがった３Ｄ積層ＤＲＡＭアレイ４０の側面ブロック図を示す。図示のアレイ４０においても、先と同じように、３つのスレーブチップ３９が単一のマスターチップ３８上に互いに上下に積層されて見える。前述したように、開示される原理によれば、マスターチップ３８およびスレーブチップ３９はそれぞれＶＢＬＰ／ＶＰＬ発生器３６を有する。積層チップのそれぞれにＶＢＬＰ／ＶＰＬ発生器３６を含むことにより、ＶＢＬＰ／ＶＰＬは、積層チップとマスターチップ３８とを互いに接続するＴＳＶを介して伝えられない。その代わり、ＶＢＬＰ／ＶＰＬ電圧レベルが別個のＶＢＬＰ／ＶＰＬ電圧発生器３６によって３Ｄ積層アレイの各チップで個別に発生される。そのような手法は、より正確なＶＢＬＰ／ＶＰＬレベル調整をチップ間でもたらすとともに、従来のように設計された積層メモリアレイの場合に見られるようなマスターチップ３８でのみＶＢＬＰ／ＶＰＬが発生される（マスターチップから伝えられる）ときのＴＳＶにわたる電位レベル降下を排除する。
［ＶＤＬ発生器］
【００６５】
図１５は、開示される原理にしたがったマスターチップ３８のためのデータ線電圧（ＶＤＬ）発生器３２の１つの典型的な実施形態を示す。図１５の実施形態には、２段を備えるハイブリッドコンバータが示される。第１段がＶＤＬ分割コンバータ７３であり、第２段が従来のコンバータ７４である。第１段ＶＤＬ分割コンバータ７３は、負荷が少ない容量と、無負荷電流パルスとを有する。ＶＤＬ分割コンバータ７３は、ハイブリッドＶＤＬ発生器３２の第２段コンバータ７４のための基準電圧を発生させる。このタイプのハイブリッド構造を使用することにより、ＶＤＬコンバータ３２による高速応答が与えられるとともに、第２段コンバータ７４をマルチチップパッケージ４０の各チップに配置することができ、それにより、一般に１つのマスターチップからそのスレーブチップへのＶＤＬ伝送によって起こる雑音問題が排除される。
【００６６】
引き続き図１５を参照して、ＶＤＬ分割コンバータ７３の動作について説明する。具体的には、一般にバンドギャップ電圧発生器または他の固定電圧発生回路から成る基準電圧発生器から電圧基準レベル（Ｖｒｅｆ）が得られる。レジスタに基づく電圧分配器（Ｒ１，Ｒ２）を用いると、一般に電圧ダウンコンバータで使用されるＰＭＯＳドライバを通じて初期データ線供給電圧（ＶＤＬ＿Ｓ）レベルが得られる。ＶＤＬ＿Ｓレベルを比較する前に、そのレベルが分割された後に基準電圧Ｖｒｅｆと比較される。適切なＶＤＬ＿Ｓレベルを基準電圧との比較から発生させるために、電圧分配器におけるレジスタＲ１，Ｒ２のための抵抗値が選択される。
【００６７】
レジスタに基づく電圧分配器は、ＰＶＴ変化が殆どないバンドギャップ電圧発生器（または他のタイプの発生器回路）から低い基準電圧Ｖｒｅｆレベルを有するべく使用される。このタイプの構造を使用することにより、電圧分配器として使用されているレジスタＲ１、Ｒ２に起因して、そのような負帰還電圧ダウンコンバータの応答時間が更に遅くなる。しかしながら、この問題を克服するために、第２段コンバータ７４に第２の負帰還コンパレータが設けられる。
【００６８】
図１６は、開示される原理にしたがって本明細書中に開示される３ＤＤＲＡＭ積層体のスレーブチップ３９のそれぞれに含まれる典型的な電圧コンバータ７４ａを示す。図示のように、スレーブチップ３９上のこれらの電圧コンバータ７４ａは、先に詳しく述べたようなマスターチップ３８に含まれる電圧コンバータと同じである。他の実施形態では、スレーブチップ３９の全てが電圧コンバータ７４ａを含まなくてもよい。例えば、そのような実施形態では、特定のスレーブチップ３９における電流消費量がそのようなスレーブチップで電圧コンバータ７４ａを求めるのに十分大きくない場合には、選択されたスレーブチップ３９のみが電圧コンバータ７４ａを含むことができ、あるいは、他の理由のため、本明細書中に開示されるように構成される３Ｄパッケージの全てのスレーブチップ３９における電圧コンバータ７４ａの必要性が排除される。
【００６９】
図１７は、開示される原理にしたがった３Ｄ積層ＤＲＡＭアレイ４０の側面ブロック図を示す。図示のアレイ４０では、先と同様に、３つのスレーブチップ３９が１つのマスターチップ３８上に互いに上下に積層されて見え、これらのスレーブチップはＴＳＶ２４を使用して相互に接続される。第１段ＶＤＬ分割コンバータ７３は、マスターチップ３８上にだけ位置され、従来の積層アレイで使用される典型的なＶＤＬレベルではなくＶＤＬ＿Ｓを発生させるために使用される。また、マスターチップ３８では、第１段コンバータ７３のＶＤＬ＿ＳからＶＤＬレベルを発生させるために第２段コンバータ７４が使用される。また、本開示によっても与えられるように、スレーブチップ３９のそれぞれが第２段コンバータ７４ａを含む。したがって、本明細書中に開示されるように構成される３Ｄ積層体のマスターチップおよびスレーブチップのそれぞれには（ソース電圧としての）ＶＰＰ＿Ｓから適切なＶＰＰレベルがもたらされると同時に、（基準としての）ＶＤＬ＿ＳおよびＶＤＤを使用して層間パッケージのマスターチップおよびスレーブチップのそれぞれに適切なＶＤＬレベルも形成される。３ＤマルチチップパッケージにおけるＶＤＬのために開示される技術を使用することにより、積層体の各チップで正確なＶＤＬレベルを制御することもできる。結果として、先と同様、ＴＳＶを通じた移送により引き起こされる損失は、前述した局所的なＶＰＰ発生の場合のように、マルチチップパッケージの各チップにおける局所的なＶＤＬ発生によって補償される。また、ＶＤＬ伝送損失を補償しようとしてスレーブチップのそれぞれに完全なＶＤＬ発生器回路を設ける従来の手法と比較すると、チップ・リアル・エステートも殆ど必要とされない。
【００７０】
以上、開示される原理の様々な実施形態を説明してきたが、それらの実施形態が単なる一例として与えられており、限定的に与えられていないことは言うまでもない。したがって、本発明の広さおよび範囲は、前述した典型的な実施形態のいずれかによって限定されるべきでなく、任意の特許請求項およびこの開示から派生する特許請求項の等価物にしたがってのみ規定されるべきである。また、前述した利点および特徴は、記載された実施形態で与えられるが、前記利点のいずれかあるいは全てを達成するプロセスおよび構造に対するそのような与えられた特許請求項の適用を限定すべきではない。
【００７１】
また、本明細書中の節の見出しは、３７Ｃ．Ｆ．Ｒ．１．７７に基づく示唆と一致するようにあるいはさもなければ構成上のきっかけをもたらすために与えられる。これらの見出しは、この開示から派生し得る任意の特許請求項に記載される発明を限定しあるいは特徴付けるべきでない。具体的には、一例として、見出しが「技術分野」であるとしても、そのような特許請求項は、いわゆる技術分野を説明するためにこの見出しの下で選択される言語によって限定されるべきでない。また、「背景」における技術の説明は、その技術がこの開示における任意の発明の従来技術であるという自白として解釈されるべきでない。「概要」に関しても、与えられた特許請求項に記載される発明の特徴付けとして考慮されるべきでない。また、この開示における単数形での「発明」への任意の言及は、この開示に新規性のポイントが１つしかないことを論じるために使用されるべきでない。複数の発明がこの開示から派生する複数の特許請求項の限定にしたがって記載されてもよく、したがって、そのような特許請求項は、発明とそれによって保護されるその等価物とを規定する。全ての場合において、そのような特許請求の範囲は、この開示に照らしてそれら自体の利点と見なされるべきであり、本明細書中に記載される見出しによって制約されるべきでない。
【符号の説明】
【００７２】
１０・・・ＤＲＡＭ
１１・・・行デコーダ
１２・・・メモリセルアレイ
１３・・・列デコーダ
１４・・・センス増幅器および書き込みドライバ回路
１５・・・周辺ブロック
１５−１・・・読み取り制御回路
１５−２・・・書き込み制御回路
１５−３・・・レジスタ
１５−４・・・データレジスタ
１５−５・・・アドレスプレデコーダ
１６・・・入力／出力バッファ／インタフェース
２０・・・３Ｄ積層メモリチップ
２１・・・スレーブチップ
２２・・・マスターチップ
２３・・・基板
２４・・・ＴＳＶ
２５・・・ＴＳＶ結合パッド
２６・・・論理ブロック
２７・・・Ｉ／Ｏインタフェース
２８・・・ＤＲＡＭ動作関連論理ブロック
３０・・・電源構成
３１・・・Ｖｒｅｆ発生器
３２・・・ＶＤＬ発生器
３３・・・メモリセルアレイ
３４・・・周辺構成要素
３５・・・ＶＰＰ発生器
３６・・・ＶＢＬＰ／ＶＰＬ発生器
３７・・・ＶＢＢ発生器
３８・・・マスターチップ
３９・・・スレーブチップ
４０・・・積層マルチチップ・メモリ・アレイ
５１・・・低速サイクル・リング・オシレータ
５２・・・高速サイクル・リング・オシレータ
５３・・・レベル検出器
５１ａ・・・ＶＢＢ発生器
７１・・・チャージポンプ回路
７２・・・第２レベルドライバ
７２ａ・・・ＶＰＰレギュレータ
７３・・・ＶＤＬ分割コンバータ
７４・・・第２段コンバータ
７４ａ・・・電圧コンバータ
【図１】
2014530445.tif 000003
【図２ａ】
2014530445.tif 000004
【図２ｂ】
2014530445.tif 000005
【図３】
2014530445.tif 000006
【図４】
2014530445.tif 000007
【図５】
2014530445.tif 000008
【図６】
2014530445.tif 000009
【図７】
2014530445.tif 000010
【図８】
2014530445.tif 000011
【図９】
2014530445.tif 000012
【図１０】
2014530445.tif 000013
【図１１】
2014530445.tif 000014
【図１２】
2014530445.tif 000015
【図１３】
2014530445.tif 000016
【図１４】
2014530445.tif 000017
【図１５】
2014530445.tif 000018
【図１６】
2014530445.tif 000019
【図１７】
2014530445.tif 000020
【国際調査報告】
2014530445.tif 000021
2014530445.tif 000022
2014530445.tif 000023