(57)【要約】  本発明は金属酸化物半導体フィールドエフェックトトランジスタ（ＭＯＳＦＥＴ）の製造方法を開示した。当該方法は、エピタキシー層を含む基板を提供する工程と、前記エピタキシー層の上にゲート酸化物層とポリシリコン層を形成する工程と、前記ポリシリコン層の上のフォトレジスト層および前記フォトレジスト層におけるゲート領域のパターンを形成する工程と含む。当該方法は、さらに、前記フォトレジスト層におけるゲート領域のパターンをマスクとして、前記ゲート領域がフォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ側面を有するように、前記ポリシリコン層をエッチングすることによって、ゲート領域を形成する工程を含む。さらに、当該方法が、前記フォトレジスト層におけるゲート領域のパターンをマスクとし、イオンの注入と不純物のドライブインにより、ボディ領域と前記ゲート領域との間における重なる領域が前記予定の縮み込み長さに基づいて縮小されるように、ボディ領域を形成する工程を含む。【選択図】図４
2014501042.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化物半導体フィールドエフェックトトランジスタ（ＭＯＳＦＥＴ）の製造方法であって、
エピタキシー層を含む基板を提供する工程と、
前記エピタキシー層の上にゲート酸化物層とポリシリコン層とを形成する工程と、
前記ポリシリコン層の上にフォトレジスト層を形成しかつ前記フォトレジスト層の中にゲート領域のパターンを形成する工程と、
前記フォトレジスト層におけるゲート領域のパターンをマスクとして、前記ゲート領域が前記フォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ側面を有するように、前記ポリシリコン層をエッチングすることによって、ゲート領域を形成する工程と、
前記フォトレジスト層におけるゲート領域のパターンをマスクとして、イオンの注入と不純物のドライブインにより、ボディ領域と前記ゲート領域との間における重なる領域が前記予定の縮み込み長さに基づいて縮小されるように、ボディ領域を形成する工程とを含む金属酸化物半導体フィールドエフェックトトランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項２】
前記フォトレジスト層およびゲート領域のパターンを形成する工程には、
さらに、
前記ポリシリコン層の上に前記フォトレジスト層を塗布する工程と
フォトエッチングにより前記フォトレジスト層の中にゲート領域のパターンを形成する工程とを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記フォトレジスト層を除去する工程と、
ソース領域用の予定領域におけるゲート酸化物層の一部分を除去する工程と、
前記ゲート酸化物層に基づいて、ボディ領域におけるソース領域を形成する工程と、をさらに含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記予定の長さは０．１μｍ〜０．５μｍであることを特徴とする請求項１に記載の方法。
【請求項５】
前記ポリシリコンは、等方性のプラズマによりエッチングされることを特徴とする請求項１に記載の方法。
【請求項６】
前記ゲート酸化物層およびポリシリコン層を形成する前に、
前記エピタキシー層の上に酸化物保護層を形成する工程と、
前記酸化物保護層の中にフォトエッチングにより導電性保護領域のパターンを形成する工程と、
前記導電性保護領域のパターンをマスクとするイオンの注入と不純物のドライブインにより、導電性保護領域を形成する工程と、
上記酸化物保護層を除去する工程と、をさらに含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記酸化物保護層を除去した後、さらに、
前記エピタキシー層の表面を酸化させて酸化物層を形成する工程と、
前記酸化物層の中にアクティブ領域のパターンを形成する工程と、
前記アクティブ領域のパターンをマスクとして複数のアクティブ領域を形成する工程と、
エピタキシー層の表面における酸化物層を除去する工程と、を有することを特徴とする請求項６に記載の方法。
【請求項８】
前記ソース領域を形成した後、さらに、
前記基板のエピタキシー層の表面に誘電体層を形成する工程と、
前記誘電体層の中に前記ゲート領域とソース領域までのコンタクトホールを形成する工程と、
金属化させてゲート電極とソース電極を得る工程とを有することを特徴とする請求項１に記載の方法。
【請求項９】
さらに、前記基板の裏面にドレイン電極を形成する工程を含むことを特徴とする請求項8に記載の方法。
【請求項１０】
前記エピタキシー層はＮ型ドーピングされ、前記ボディ領域はＰ型ドーピングされ、かつ前記ソース領域はＮ型ドーピングされることを特徴とする請求項１に記載の方法。
【請求項１１】
前記ゲート酸化物層には少なくとも酸化シリコンを含み、かつその厚さが約２０〜５０Åであることを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造分野に関するものであり、特に金属酸化物半導体フィールドエフェックトトランジスタ（ＭＯＳＦＥＴｓ）の製造方法と工程に関するものである。
【背景技術】
【０００２】
もっと速い計算速度、大きいデータの記憶量、多い機能を持つため、半導体チップは、より高い素子の密度、高い集積度を有するように発展している。そのため、半導体装置の物理構成と製造工程に対しての要求も高くなってきた。例えばＭＯＳＦＥＴでは、そのゲート領域（ｇａｔｅ  ｒｅｇｉｏｎ）とボディー領域（ｂｏｄｙ  ｒｅｇｉｏｎ）との重なり合う部分のサイズが、ＭＯＳＦＥＴの入力容量、ゲート−ソース電荷、ソース−ドレイン電荷に対しての影響は大きい。重なり合う部分のサイズが大きいほど、入力容量が大きくなるため、動特性も悪くなって、ＭＯＳＦＥＴ製品の良品率も低くなる。
【０００３】
図１は普通の製造工程条件におけるＭＯＳＦＥＴの局部構成の模式図。図１に示したとおり、ボディー領域１０２とゲート領域１０１とがお互い重なる部分の面積は大きく、そのような重なる面積により、該ＭＯＳＦＥＴの輸入容量も大きくなって、動特性も悪くなった。このようなＭＯＳＦＥＴ装置は工程の要求に合わなく、良品率も低い。
【０００４】
本発明の方法および装置は、上記に提出されたた一つあるいは複数の課題及び別の課題を解決するものである。
【発明の概要】
【０００５】
本発明の一つの方面における金属酸化物半導体フィールドエフェックトトランジスタ（ＭＯＳＦＥＴｓ）の製造方法は、エピタキシー層を含む基板を提供し、上記のエピタキシー層の上にゲート酸化物層およびポリシリコン層を形成し、上記のポリシリコン層の上にフォトレジスト層を、フォトレジスト層の中にゲート領域のパターンを形成した。当該方法は、フォトレジスト層におけるゲート領域のパターンをマスクとして、上記のポリシリコン層をエッチングして、ゲート領域を形成したことをさらに含む。上記のエッチングする工程は、上記ゲート領域が上記のフォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ（ｒｅｄｕｃｉｎｇ）側面を有するように実現される。また、上記の方法は、フォトレジスト層におけるゲート領域のパターンをマスクとして、イオンの注入（ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）と不純物のドライブイン（ｄｏｐａｎｔ  ｄｒｉｖｅ−ｉｎ）により、ボディー領域と上記のゲート領域との間における重なる領域が上記予定の縮みこみ長さに基づいて減少されるように、ボディー領域を形成することを含む。
【０００６】
本発明の明細書、請求の範囲、添付された図面により、当業者にとっては、本発明に公開された他の方面にも理解できる。相関する出願の引用について、本出願は、中国特許出願番号が２０１０１０５６４５８１．３で、出願日が２０１０年１１月２９日である優先権を主張し、当該中国特許出願の全部内容を引用内容としてここに記載している。
【図面の簡単な説明】
【０００７】
【図１】一般的なＭＯＳＦＥＴの要部の構成図である。
【図２】本発明の実施形態におけるＭＯＳＦＥＴの製造方法のフローチャート図である。
【図３】本発明の実施形態におけるゲート領域が形成されたＭＯＳＦＥＴ装置の模式図である。
【図４】本発明の実施形態におけるボディー領域が形成されたＭＯＳＦＥＴ装置の模式図である。
【図５】本発明の実施形態におけるソース領域が形成されたＭＯＳＦＥＴ装置の模式図である。
【図６】異なる縮みこみ長さに応じた半導体セルの断面におけるボディー領域とソース領域の拡散関数の模式図である。
【図７】本発明の実施形態におけるＭＯＳＦＥＴの局部の構成模式図である。
【発明を実施するための形態】
【０００８】
以下、図に基づいてさらに詳しく本発明を説明する。図には本発明の実施形態を例として示した。図面においては、同じまたは類似の部品には同じ符号を付した。
【０００９】
図２に示したのはＭＯＳＦＥＴ装置の製造過程の例である。図２に示した通り、半導体基板が提供された後、半導体基板のエピタキシー層の表面に、ゲート酸化物層およびポリシリコン層が順次に形成される（Ｓ２０１）。
【００１０】
半導体基板は、ＭＯＳＦＥＴを製造できる材料であれば、どんな材料でもよく、例えば、単結晶、多結晶、あるいはアモルファス構成のシリコン、またはＳｉＧｅの半導体で構成することもでき、また、例えば、ＳｉＣ（炭化シリコン）、ＩｎＳｂ、ＰｂＴｅ、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＳｂ、合金半導体、あるいはこれらの組み合わせの混合半導体で構成することもできる。また、絶縁体の上に珪素（シリコン）を形成する（ＳＯＩ）構成であってもよい。また、半導体基板は、別の材料を含んでもよく、例えば、エピタキシー層あるいは埋込層（ｂｕｒｉｅｄ  ｌａｙｅｒ）の多層構造をふくんでもよい。
【００１１】
半導体基板は、エピタキシー層を含むことができる。エピタキシー層は、基板に形成されたＮ−−Ｎ＋型の構成であってもよい。エピタキシー層の厚さは、具体的な応用に基づいて確定することができる。また、エピタキシー層は、半導体基板の正面に形成されても、裏面に形成されてもよい。
【００１２】
ゲート酸化物層は、加熱酸化の方法により、半導体基板のエピタキシー層の表面に形成される。ゲート酸化物層は、少なくとも酸化シリコンを含んで、その厚さが２０〜５０Åである。また、ポリシリコン層は、異なるステップで形成でき、例えば、これらのステップは、ゲート酸化物層を含む半導体基板を、低圧化学気相蒸着（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）装置に装着し、シランを低圧化学気相蒸着装置の蒸着チャンバーに導入する。シランが分解した後、ポリシリコンはゲート酸化物層の表面に蒸着し、ポリシリコン層の厚さは、約５０００Åである。ポリシリコン層の蒸着が完成した後、ポリシリコンのドーピングがさらに行われる。
【００１３】
ゲート酸化物層とポリシリコン層が形成された（Ｓ２０１）後、ゲート領域が形成された（Ｓ２０２）。ゲート領域を形成するステップは以下の通りである。すなわち、ポリシリコン層にフォトレジスト層を塗布して、フォトエッチング（ｐｈｏｔｏｅｔｃｈｉｎｇ）方法によりフォトレジスト層にゲート領域のパターンを形成し、その後、ゲート領域のパターンをマスクとして、ポリシリコン層をエッチングする。ポリシリコンゲートをエッチングする工程は、形成されたゲート領域がフォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ側面を有するように、行われる。
【００１４】
すなわち、フォトレジスト層において、露光と現像によりゲート領域のパターンを形成する。そして、浸食方法によりゲート領域のパターン以外のポリシリコン層を除去してゲート領域を形成する。図３はゲート領域を形成したデバイスを示す図である。
【００１５】
図３に示したとおり、半導体基板（符号が付いていない）はＮ−−Ｎ＋型の構成であるエピタキシー層３０１を含む。ゲート酸化物層３０２が半導体基板（すなわちエピタキシー層３０１）の上に形成され、また、ポリシリコン層３０３がゲート酸化物層３０２の上に形成される。さらに、ゲート領域のパターン３０４はフォトレジスト層の中に形成され、当該フォトレジスト層はポリシリコン層の上に形成される。ゲート領域のパターン３０４をマスクとしてポリシリコン層をエッチングした後、ゲート領域３０３が形成される。形成されたゲート領域３０３は、フォトレジスト層におけるゲート領域のパターン３０４に対して予定の長さで縮み込んだ側面を有する。 
等方性のプラズマによるエッチング、あるいは、ウェットエッチによるエッチングにより、ポリシリコン層をエッチングすることができる。ポリシリコン層は、あらゆる方向では同じレートでエッチングされるから（たとえば等方性のエッチング工程）、ゲート領域のパターン３０４の直下の対応するポリシリコン層の側面も浸食される。このように得られたポリシリコンゲート３０３の幅はフォトレジスト層におけるゲート領域のパターン３０４の幅より小さく、すなわち、形成されたゲート領域３０３の側面は、フォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ。
【００１６】
さらに、イオンの注入と不純物のドライブインによりボディー領域を形成する（Ｓ２０３）。ボディー領域を形成する場合、フォトレジスト層をマスクとする。言い換えれば、ステップＳ２０２の以後、直接フォトレジスト層を除去しなく、かわりに、ボディー領域を形成するとき、イオンの注入と不純物のドライブインという期間、フォトレジスト層をマスクとする。ボディー領域を形成するためにイオンを注入する場合、エピタキシー層の表面におけるゲート酸化物層がイオン注入の深さを制御することができる。
【００１７】
図４に示したように、例えばイオンの注入のプロセスによりボディー領域３０５を形成する。前に説明したとおり、形成されたゲート領域３０３がフォトレジスト層におけるゲート領域のパターン３０４に対して予定の長さＸで縮み込んだ側面を有するように、ポリシリコンをエッチングする。イオンを注入してボディー領域３０５を形成する期間に、オンの注入のプロセスではフォトレジスト層におけるゲート領域のパターン３０４をマスクとして、その結果、形成されたボディー領域３０５が、形成されたゲート領域３０３から遠いエンド（ｅｎｄ）を有する。このように、ボディー領域３０５とゲート領域３０３と重なるエリアは、減少される。
【００１８】
ボディー領域が形成された（Ｓ２０３）後、フォトレジスト層が除去される（Ｓ２０４）。すなわち、ボディー領域が形成された後、半導体基板（例えばポリシリコン層）表面におけるフォトレジスト層は使うことなく、完全に除去される。具体的に言えば、半導体基板の表面におけるフォトレジスト層はウェットエッチで除去することができる（例えば、フォトレジスト層をレジスト除去用の溶液に浸入して溶解させて、フォトレジスト層を除去する）。
【００１９】
さらに、ボディー領域にソース領域を形成する（Ｓ２０５）。ソース領域の予定のエリアの一部分のゲート酸化物層は除去される。ボディー領域に対して、ゲート酸化物層をマスクとし、イオンを注入することにより、ソース領域を形成することができる。上記に説明したとおり、ソース領域におけるゲート酸化物層の一部分はエッチングで除去することができる。図５は、ソース領域を形成したデバイスを示す図である。
【００２０】
図５に示したように、ソース領域３０６はボディー領域３０５に形成され、ボディー領域はエピタキシー層３０１に形成され、かつゲート領域３０３とゲート酸化物層３０２はエピタキシー層３０１の上に形成された。
【００２１】
さらに具体的に言えば、Ａは既存技術におけるゲート領域とソース領域が重なる長さ（点線Ｋ１は既存技術におけるボディー領域のトレンチのエッジである）であり、Ｂは本発明の公開された実施方式におけるゲート領域３０３とソース領域３０５が重なる長さ（Ｋは本出願の公開された実施方式におけるボディー領域のトレンチのエッジである）である。そのように、既存技術と比べて、Ｘは本発明に公開された実施方式におけるソース領域とゲート領との間における重なり長さが減少された長さであり、また、Ｘはエッチングによりゲート領域３０３を形成するプロセスにおけるゲート領域３０３の側面の予定の縮みこみ長さでも言える。当該デバイスの電圧のしきい値は、エッジＫの位置及びエッジＫでのイオン濃度により決定される。
【００２２】
一つの実施例において、形成されたゲート領域の側面がフォトレジスト層におけるゲート領域のパターンに対して縮み込んだ予定の長さは、デバイスの種類によるものである。当該予定の長さの上限は、製造するデバイスのしきい値電圧によるものであり、その下限は製造プロセスの特性、例えば製造精度と測定精度によるものである。ある実施例において、予定の長さは０．１μｍ〜０．５μｍである。ゲート領域３０３を形成するエッチングレートおよび／あるいはエッチング過程の時間に基づいて、あらかじめ縮みこみ長さを確定することができる。図６は異なる縮みこみ長さに対応する半導体セル断面のボディー領域とソース領域の拡散関数を示すものである。図６に示したとおり、実線は既存技術により得た拡散関数カーブである。点線（ｄａｓｈｅｄ  ｌｉｎｅ）は縮みこみ長さが０．５μｍである場合の拡散関数カーブである。点鎖線（ｄａｓｈ−ｄｏｔ  ｌｉｎｅ）は縮みこみ長さが０．７μｍである場合の拡散関数カーブである。実線のカーブによると、ＡＢ領域あるいはＡＢセクションは、ボディー領域におけるドーピング分布の傾斜領域であるが、ＢＣ領域は、ボディー領域におけるドーピングの高勾配の濃度領域である。
【００２３】
また、ボディー領域のドーピング分布の断面においては、高勾配の濃度領域と交差する約１μｍの初期傾斜領域がある。しかし、傾斜領域の中間部分はソース領域に吸引され、ボディー領域のエッジＫの右側には約０．５μｍのボディー領域の傾斜領域がある。そうして、ＭＯＳＦＥＴデバイスのしきい値電圧は、ボディー領域のトレンチのエッジにおけるボディー領域のドーピング濃度に直接により決定される。
【００２４】
ポリシリコンゲート領域がフォトレジストのパターンに対して一定の距離を縮みこむため、ソース領域のドーピング分布が断面では変更がない場合、断面におけるボディー領域のドーピング分布がゲート領域から遠い。したがって、ボディー領域のトレンチのエッジは、ボディー領域のドーピング断面に従って移動する。それが０．５μｍである場合、Ｋは傾斜領域の端末に移動し、それが０．５μｍより大きい場合、Ｋは、ボディー領域におけるドーピング分布の高勾配の濃度領域に移動する。また、Ｋが高勾配の濃度領域にある場合、ＭＯＳＦＥＴのしきい値電圧の再現性を減少することは著しい。
【００２５】
また、上記のようにＭＯＳＦＥＴデバイスを製造する方法では、ゲート酸化物層とポリシリコン層を形成する前に、さらに、半導体基板に導電保護領域を形成してもいい。導電保護領域はデバイスを保護することおよび／またはデバイスを隔離することとができる。導電保護領域を形成するために、まず、半導体基板のエピタキシー層の表面に酸化物保護層を形成し、さらに、フォトエッチングプロセスにより酸化物保護層に導電保護領域のパターンを形成し、イオンの注入と不純物のドライブインというプロセスにより、導電保護領域のパターンをマスクとして、イオンを注入し、および／あるいは、ある不純物をドライブインすることにより、エピタキシー層におけるウェル領域を形成し、そして、当該ウェル領域が導電保護領域として使われ、その後、酸化物保護層を除去する。
【００２６】
酸化物保護層は酸素ガスを高温反応チャンバーに導入してシリコン基板を酸化させて得たものである。酸化物保護層は主に酸化物遮蔽層として用いられ、イオンを注入する過程におけるドーピング面積とドーピング深さを制御し、エピタキシー層を汚れないように保護し、および／あるいはイオンを注入する過程における半導体基板を厳しく損傷しないように保護する。
【００２７】
また、半導体基板に複数のアクティブ領域を規定することができる。酸化物保護層を除去してからゲート酸化物層とポリシリコン層を形成する前に、半導体基板のエピタキシー層の表面を酸化させて酸化物層を形成することができる。そして、フォトエッチングすることにより、エピタキシー層の表面の酸化物層に複数のアクティブ領域用のアクティブ領域のパターンが形成される。
【００２８】
アクティブ領域のパターンをマスクとして、エピタキシー層に複数のアクティブ領域を形成することができる。さらに、アクティブ領域が形成された後、エッチング／浸食することにより、エピタキシー層の表面における酸化物層を除去する。複数のアクティブ領域により、複数のデバイスを形成することができる。
【００２９】
また、アクティブ領域が形成された後、他のプロセスを利用して半導体デバイスを製造することができる。例えば、ソース領域が形成された後、半導体基板のエピタキシー層の表面に誘電体層を形成することができる。当該誘電体層にはゲート領域とソース領域までのコンタクトホールを形成することが可能である。さらに金属化させて（あるいは金属とコンタクトすること）ゲート電極とソース電極とが得られる。また、半導体基板の裏面にドレイン電極を形成してもいい。
【００３０】
図７はＭＯＳＦＥＴデバイスの構成の模式図である。図７に示したように、この前に記載したデバイスのように、当該デバイスは半導体基板のエピタキシー層３０１と、ゲート酸化物層３０２と、ポリシリコン層をエッチングして形成したゲート領域３０３と、ボディー領域３０５と、ソース領域３０６と、ドレイン３０９と、誘電体層３０７と、金属材料で充填されたスルーホール３０８とを含む。
【００３１】
具体的に言えば、エピタキシー層をＮ−−Ｎ＋型の構成とすることもでき、ソース領域３０６はＮ＋ドーピングされたものでもよく、かつボディー領域３０５はＰ―ドーピングされたものでもよい。フォトレジスト層におけるゲート領域のパターンをマスクとして、ホウ素イオンを注入して、かつ不純物をドライブインすることにより、ボディー領域を形成することができる。
【００３２】
以上に開示した方法とプロセスを利用することにより、ＭＯＳＦＥＴデバイスにおけるポリシリコン層は、形成されたゲート領域がフォトレジスト層におけるゲート領域のパターンに対して予定の長さＸで縮み込んだ側面を有するように形成される。このように、その後のボディー領域を形成するためのプロセスでは、イオンを注入する場合にはフォトレジスト層におけるゲート領域のパターンをマスクとするため、その結果、形成されたボディー領域は、形成されたゲート領域から遠いエッジを有する。そのため、ＭＯＳＦＥＴデバイスは、明らかに減少された、ボディー領域とゲート領域との間における重なり合うエリアを有するため、デバイスの輸入容量を減少でき、かつＭＯＳＦＥＴデバイスの動特性と良品率を上げることができる。
【００３３】
公開された実施方式は、任意の半導体デバイスにも応用できる。公開された実施方式に対しての種々の変換、補正、あるいは同一視できるものの置換は、当業者に対して自明である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2014501042.tif 000010
2014501042.tif 000011