(57)【要約】  本発明は、ＣＭＯＳ技術に基づく能動画素を利用する時間遅延および電荷積分イメージセンサに関する。  センサはＮ行の画素を含み、略正方形の各画素は２つ（ただし、３つまたは４つでも可能）のフォトダイオード（ＰＰＤａｉ、ＰＰＤｂｉ）と電荷蓄積ノード（ＮＤＣｉ、ＮＤＥｉ）を含み、電荷を各フォトダイオードから蓄積ノードの一方またはその他に転送するための手段を有する。フォトダイオードから蓄積ノードのうちの一方、そして他方への転送の制御は、１つの蓄積ノードが、周期的サイクルの連続する２段階で、２段階中に同じ画像部分を見ていた２つのフォトダイオードからの電荷を連続的に受け取るような方法で実行される。第一段階中に蓄積ノードのうちの一方が受ける電荷は、次の段階で他方の蓄積ノードが受け取った電荷に加算される。
2014533025.tif 000002
【特許請求の範囲】
【請求項１】
時間遅延および電荷加算画像センサであって、その前記電荷加算は前記センサと前記画像との間の相対的移動と同期され、センサはピッチＤで分散されたＮ行の画素を含み、１列の中の階層ｉの各画素は、前記移動の方向に連続的に配置された第一および第二のフォトダイオード（ＰＰＤａｉ、ＰＰＤｂｊ）と、前記フォトダイオードから電荷転送ゲートによって分離された３つの電荷蓄積ノードとを含み、これらの蓄積ノードは、前記２つのフォトダイオード間に配置された中央ノード（ＮＤＣｉ）と、隣接する前記画素と共有される２つの他のノードとを含み、これらのノードは階層ｉの前記画素の前記第一のフォトダイオードと階層ｉの前記画素のすぐ下流に位置する階層ｉ＋１の前記画素の前記第二のフォトダイオードとの間に配置された下流ノード（ＮＤＥｉ）と、階層ｉの前記画素の前記第二のフォトダイオードと階層ｉの前記画素のすぐ上流に位置する階層ｉ−１の前記画素の前記第一のフォトダイオードとの間に配置された上流ノード（ＮＤＥｉ−１）であり、前記センサは、
−階層ｉの各画素に関連付けられた階層ｉのアナログ／デジタル変換回路（ＣＯＮＶｉ）と、
−前記転送ゲートと前記変換回路を制御して、フォトダイオードからその側面に位置する前記蓄積ノードの一方または他方に電荷を転送し、その後、これらの電荷を変換する手段であって、これが、前記画像が前記画素の行の前記ピッチと等しい距離だけ移動するのにかかる時間Ｔｐである期間Ｔｐの周期的サイクルで、２段階で行われ、
−第一段階の終了時に、前記２つのフォトダイオードの前記電荷が前記中央ノードに転送され、
−期間Ｔｐ／２の第二段階の終了時に、階層ｉの前記画素の前記第一のフォトダイオードの前記電荷と階層ｉ＋１の前記下流の画素の前記第二のフォトダイオードの前記電荷とが前記下流ノードに転送され、その後、前記下流ノード内にある前記電荷が階層ｉの前記画素に関連付けられる階層ｉの前記変換器（ＣＯＮＶｉ）の中で変換される
ようになっている手段と、
−階層ｉの前記変換回路の中で、２段階サイクル中に実行された前記１回または複数の変換の結果を、それに先行するサイクルの終了時に階層ｉ−１の前記変換回路の中に予め累積されていた結果と累積する手段と、
をさらに含む画像センサ。
【請求項２】
前記画素が略正方形であることを特徴とする、請求項１に記載の画像センサ。
【請求項３】
前記中央ノードまたは前記下流ノードを相互に独立して選択することにより、そこに含まれる電荷を読み出す選択手段が提供されることと、前記第一段階の終了時に、前記電荷が前記中央ノードに転送された後に、このノードの前記電荷が、階層ｉの前記画素に関連付けられた階層ｉの前記変換回路で変換されることを特徴とする、請求項１または２のいずれかに記載の画像センサ。
【請求項４】
前記中央ノードと前記下流ノードが導体によって電気的に接続されて電気的共通ノードが形成されることと、前記電気的共通ノードに含まれる前記電荷が、前記第一段階の終了時ではなく、前記第二段階の終了時にのみ階層ｉの前記変換回路で変換されることを特徴とする、請求項１または２のいずれかに記載の画像センサ。
【請求項５】
前記共通ノードをリセットする手段が提供され、前記第二段階中ではなく、前記第一段階中に電荷が前記中央ノードに転送される前にこのノードをリセットすることを特徴とする、請求項４に記載の画像センサ。
【請求項６】
前記アナログ／デジタル変換回路の各々がカウンタを含み、その値が、変換対象の信号のアナログ値に比例して増加され、階層ｉの前記画素に対応する前記カウンタの前記値が、同じサイクルの２つの段階間ではなく、周期的２段階サイクルの開始時に、次の階層ｉ−１の前記変換回路の前記カウンタによって累積された結果である値に設定されることを特徴とする、請求項１に記載のセンサ。
【請求項７】
時間遅延および電荷加算画像センサであって、その前記電荷加算は前記センサと前記画像との間の相対的移動と同期し、そのセンサはピッチＤで分散されたＮ行の画素を含み、各画素は略正方形であり、２より大きい整数ＰであるＰ個の、前記画像の正面での前記センサの前記移動の方向に連続的に配置されたフォトダイオードを含み、前記画素の前記フォトダイオード間および所与の画素列のうちの隣接する画素の前記フォトダイオード間の電荷蓄積ノードを有し、前記フォトダイオードと前記蓄積ノードとの間に転送ゲートを有し、前記蓄積ノードは列導体と、１列内の画素数と同数のアナログ／デジタル変換回路に接続されていてもよく、各変換回路は各段階でＰ−１回の同時アナログ／デジタル変換を実行することができ、これらの変換はＰ−１個の蓄積ノードの前記電荷に対応し、前記転送ゲートが、１つのフォトダイオードからの前記電荷を前記フォトダイオードの下流に位置する蓄積ノードか上流に位置するノードのいずれかに、前記画像が距離Ｄだけ移動するのにかかる時間に対応する期間の周期的サイクルで転送するように制御され、前記サイクルが等しい期間のＰ個の段階を含み、前記ゲートの前記制御が、各段階で、前記フォトダイオードから電荷を受け取らない蓄積ノードがあり、電荷を受け取らない蓄積ノードは新しい段階ごとに循環置換されるように行われ、それ以外の蓄積ノードが受け取った前記電荷が、１つの周期の異なる段階にわたり、およびＮ個の連続的周期にわたり、前記移動と同期してデジタル化され、相互に加算され、前記加算された結果が毎回、前記Ｐ個の段階において同じではないが、Ｐ段階の前記サイクル中に同じ画像部分を見ていた２つの隣接するフォトダイオードから発せられているようになっている画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は線形時間遅延および積分センサ（ＴＤＩセンサ）に関し、その中では、観察対象のシーンの複数の点からなる線の画像が、複数の行の感光素子がそのシーンの中の所与の線を、そのシーンがセンサの正面で行に対して垂直に通過する間に連続的に観察することによって再構成される。
【背景技術】
【０００２】
センサはたとえば、衛星による地球観測システムにおいて使用される。これらは、感光画素の複数の平行な行を含み、異なる行を制御する回路の順位付け（露光時間を制御してから、光誘起電荷を読み出す）がシーンとセンサの相対的移動と同期され、それによってセンサのすべての行が観察対象シーンの中のある１本の線を見る。その後、生成された信号が、観察された線の各点について点ごとに加算される。
【０００３】
理論上の信号対ノイズ比は、センサの行数Ｎの平方根に比例して改善される。この数は、用途（工業の品質管理、地上観測、歯科用パノラマＸ線撮影またはマンモグラフィ）に応じて数行から約１００行の範囲で変動しうる。
【０００４】
電荷転送センサ（ＣＣＤセンサ）では、信号の点ごとの加算は、ある画素行の中に、先行する画素行の中で生成され、累積された電荷をシーンとセンサの相対的移動と同期して明け渡すことによって、読み出しノイズを発生させずに自然に達成される。観察対象シーンの線が生成した電荷をＮ回累積した最後の画素行がその後、出力レジスタに転送されて、読み出し段階では、電圧または電流に変換される。
【０００５】
このような電荷転送センサは、隣接する転送ゲートが少なくとも２つのポリシリコンレベルから生成されて、第二のレベルが第一のレベルを部分的に覆うような従来の技術か、１つのポリシリコンゲートレベルを利用する技術のいずれかで製作され、このような１つのレベルを採用する技術のほうが、現在のＣＭＯＳ論理集積回路製造技術とより適合する。
【０００６】
しかしながら、ＣＭＯＳ技術に基づく能動画素を使用する電荷センサは有利であり、その一例が国際公開第２００８／０３４７９４号パンフレットに記載されている。電荷は行ごとに転送されるのではなく、これは、能動画素が電荷転送モードで動作せずに、列の導体に電圧を供給するからである。異なる画素行によって見られた所与の画像線に対応する信号を加算するために、アナログ／デジタル変換を使って、各画素の出力のデジタル表現と、移動中に連続的にその画像点を見たＮ個の画素から発せられたＮ個のデジタル値が加算される。しかしながら、同出願で説明される原理では、本当の意味での相関二重サンプリング読み出しは行えない。
【０００７】
これに加えて、時間遅延および積分センサの場合に遭遇する１つの問題は、センサの正面でのシーンの相対的運動は継続するが、画素情報が別々に処理されるという事実により、変調伝達関数が劣化することである。それゆえ、画素のピッチの白黒の線の画像からセンサからの出力として供給されるのは、画像が静止していればユニタリ値のピーク間信号振幅であるが（純粋に幾何学的な変調伝達関数が除かれる）、画像が移動していると、そのピーク間振幅は０．６４にすぎない。この０．６４という数値は、変調伝達関数の移動成分である（変調伝達関数全体をさらに劣化させうる、その他の要素に関するその他の成分がある）。
【０００８】
もちろん、理論上の解像度を増大させることによって低い変調伝達関数を補償するために、画素のサイズを小さくすることもできる。画素のピッチを２で割ると、解像度は２倍になる。しかしながら、この場合、アナログ／デジタル変換器の数もまた倍にしなければならない。
【０００９】
ＣＭＯＳ技術に基づく画素を用いた画像撮影の別の制約は、同じ持続時間であるが、行ごとに時間をずらした連続的なウィンドウ（ローリングシャッタ動作モード）中ではなく、できれば持続時間を調整できる同一の時間ウィンドウ中にすべての画素行を露光させる必要がある（グローバルシャッタ動作モード）という点である。
【００１０】
最後に、思い出されることとして、４つまたは５つのトランジスタを含むＣＭＯＳ技術に基づく画素で撮影される画像はｋＴＣ読み出しノイズを受け、相関二重サンプリングを実行することによってこれを低減させるように試みる必要があり、これは、ある電荷蓄積ノードにアクティブ状態の電荷を転送する前に、このノードのリセットレベルの読み出しを試行しなければならないことを意味する。既知のＣＭＯＳ技術に基づくセンサにおいて、グローバルシャッタ動作モードは本当の意味での相関二重サンプリングと両立しない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００８／０３４７９４号
【発明の概要】
【課題を解決するための手段】
【００１２】
本発明の目的は、ＣＭＯＳ能動画素を採用するＴＤＩセンサ構造を提供することであり、この構造は、移動に関連する変調伝達関数の数値を増大させ、その一方で、本当の意味での相関二重サンプリング読み出しと、好ましくは積分時間が調整可能なグローバルシャッタ動作モードを可能にする。この目的のために、あるセンサが提供され、その（一般的に正方形の）画素は、センサの正面での画像の移動方向に連続的に配置された少なくとも２つの、任意選択により３つまたは４つでさえもよいフォトダイオードを含み、その画素のフォトダイオード間および所与の画素列のうちの隣接する画素のフォトダイオード間に電荷蓄積ノードを有し、各フォトダイオードに関連付けられた、そのフォトダイオードとその側面に位置する２つのノードとの間の２つの転送ゲートを有する。階層ｉのある画素の蓄積ノードは列導体に接続され、ある列内の画素と同数のサンプリングおよびアナログ／デジタル変換回路がある。転送ゲートは、１つのフォトダイオードからフォトダイオードの下流に位置する蓄積ノードまたは上流に位置するノードに電荷を転送するように制御される。このゲート制御は、複数の段階（その画素内のフォトダイオードと同じ段階）で構成される周期的サイクルで実行される。このサイクルの周期とは、センサとシーンが相互に関して、画素の高さと等しい、すなわち１列の画素のピッチと等しい距離だけ移動するのにかかる時間である。各段階で、フォトダイオードから電荷を受けない蓄積ノードがあり、それ以外は隣接するフォトダイオードから電荷を受け取り、電荷を受け取らないノードは新しい段階ごとに循環置換される。それ以外の蓄積ノードが受け取った電荷は、ある１期間の中の異なる段階にわたり、および連続的なＮ個の期間にわたり、時間をずらしてデジタル化されて、一緒に加算される。この加算は移動と同期して行われ、すなわち、異なるフォトダイオードであるが、異なる段階において同じ画像部分を見ていたそれらから発生される電荷が加算される。
【００１３】
最も単純なケースである２段階動作式のセンサの場合、正方形の画素は、下流フォトダイオードと上流フォトダイオードと呼ぶことのできる２つのフォトダイオードと、２つのフォトダイオード間に配置された中央電荷蓄積ノードと、その画素の下流フォトダイオードと当該の画素のすぐ下流に位置する上流フォトダイオードとの間に配置された下流電荷蓄積ノードと、当該の画素の上流フォトダイオードとすぐ上流に位置する画素の下流フォトダイオードとの間に配置された上流蓄積ノードとを含む。したがって、下流ノードは、上流ノードと同様に、２つの隣接する画素間で共有される。
【００１４】
より正確には、２段階動作の場合、本発明によれば、時間遅延および電荷加算画像センサが提供され、その電荷加算はセンサの正面での画像の相対的移動と同期され、このセンサはピッチＤで分散されたＮ行の画素を含み、移動方向のある列の中の階層ｉの各画素は、略正方形であり、移動方向に連続して配置された第一および第二のフォトダイオードと、フォトダイオードから電荷転送ゲートによって分離された３つの電荷蓄積ノードとを含み、蓄積ノードは、２つのフォトダイオード間に配置された中央ノードと、隣接する画素により共有される２つの他のノードとを含みこれらのノードは、階層ｉの画素の第一のフォトダイオードと階層ｉの画素のすぐ下流に位置する階層ｉ＋１の画素の第二のフォトダイオードとの間に配置された下流ノードと、階層ｉの画素の第二のフォトダイオードと階層ｉの画素のすぐ上流に位置する階層ｉ−１の画素の第一のフォトダイオードとの間に配置された上流ノードである。センサは、
−各画素に関連付けられたアナログ／デジタル変換回路と、
−転送ゲートと変換回路を制御して、フォトダイオードからその側面に位置する蓄積ノードの一方または他方に電荷を転送し、その後、これらの電荷を変換する手段であって、これが、画像が画素行のピッチと等しい距離だけ移動するのにかかる期間Ｔｐである期間Ｔｐの周期的サイクルで、２段階で行われ、
−第一段階の終了時に、２つのフォトダイオードの電荷が中央ノードに転送され、
−第二段階の終了時に、階層ｉの画素の第一のフォトダイオードの電荷と階層ｉ＋１の下流の画素の第二のフォトダイオードの電荷が下流ノードに転送され、その後、下流ノード内にある電荷が階層ｉの画素に関連付けられる階層ｉのアナログ／デジタル変換器の中で変換される
ようになっている手段と、
−階層ｉの変換器の中で、２段階サイクル中に実行された１回または複数の変換の結果を、それに先行するサイクルの終了時に階層ｉ−１の変換器の中に予め累積されていた結果と累積する手段と、
をさらに含む。
【００１５】
第一の実施形態において、中央ノードまたは下流ノードを相互に独立して選択することにより、そこに含まれている電荷を読み出す選択手段が提供され、特に、ノードは相互に独立してリセットされてもよく、電荷は、ノードごとに独立して、リセットした後に読み出されても、電荷を転送した後に読み出されてもよい。この場合、第一段階の終了時に、電荷が中央ノードに転送された後に、このノードの電荷が、階層ｉの画素に関連付けられた階層ｉの変換回路で変換される。
【００１６】
他の実施形態において、中央ノードと下流ノードは導体によって電気的に接続されて電気的共通ノードが形成され、ノードを相互に独立して選択するための手段は提供されず、この場合、電気的共通ノードに含まれる電荷は、第一段階の終了時ではなく、第二段階の終了時にのみ階層ｉの変換回路で変換され、異なるフォトダイオードから発せられる２段階の電荷は共通ノードでアナログ式に加算された後にデジタル化される。共通ノードをリセットする手段が提供され、電荷が下流ノードに転送される前の第二段階中ではなく、電荷が中央ノードに転送される前の第一段階中にこのノードをリセットする。
【００１７】
３段階動作の場合、好ましくは略正方形の画素は、移動方向に連続的に配置された３つのフォトダイオードと、フォトダイオード間の２つの中央蓄積ノードと、隣接画素と共有される他の２つのノードとを含み、これらのノードはそれぞれ、階層ｉの画素の第一のフォトダイオードとすぐ下流に位置する階層ｉ＋１の画素の最後のフォトダイオードの間の下流蓄積ノードと、階層ｉの画素の最後のフォトダイオードとすぐ上流に位置する階層ｉ−１の画素の第一のフォトダイオードの間の上流蓄積ノードであり、フォトダイオードと蓄積ノードとの間に電荷転送ゲートが、画素の内部と２つの隣接画素のフォトダイオード間の両方にある。転送ゲートは３つの連続する段階中に、蓄積ノードのうちの２つは電荷を受け取るが、３つ目は受け取らないように作動される。電荷を受け取らないノードは１つの段階から次へと循環置換され、蓄積ノードに転送された電荷が毎回、その画素が見た所与の画像部分に対応するようになっている。これらの蓄積ノードの電荷は３段階中に読み出されてデジタル化され（それぞれの変換は、各段階で、電荷を受け取った蓄積ノードの各々について実行され、すなわちここでは、１段階につき２回の変換）、加算は３段階にわたって実行され、この加算結果は毎回、３段階で同じではないが、３段階のサイクル中に同じ画像部分を見ていた２つの隣接するフォトダイオードから発せられたものであるようになっている。画像の正面でのセンサの移動中に同じ画像部分を見ていたＮ個の画素に関する変換結果のデジタル加算がさらに実行される。
【００１８】
４段階動作または、５つ以上の段階を含む動作もまた想定可能であるが、それによって複雑さが増し、変調伝達関数において得られる改善幅がわずかとなる。
【００１９】
より一般的に言えば、Ｐ個の段階について、好ましくは略正方形の各画素は、画像の正面のセンサの移動方向に連続的に配置されるＰ個のフォトダイオードを含み、その画素のフォトダイオード間および所与の画素列のうちの隣接する画素のフォトダイオード間の電荷蓄積ノードを有し、各フォトダイオードに関連付けられる、フォトダイオードとそれに隣接する２つの蓄積ノートの間の２つの伝達ゲートを有し、蓄積ノードは、列導体と、１列内にある画素と同数のアナログ／デジタル変換回路に接続されるように選択されてもよく、各変換回路は、Ｐ−１個の蓄積ノードの電荷に対応するＰ−１回の同時変換を実行でき（すなわち、ある画素に関連付けられる変換回路は、平行して動作するＰ−１個のサンプリング回路とＰ−１個の変換器を含む）、転送ゲートは、１つのフォトダイオードからそのフォトダイオードの下流に位置する蓄積ノードまたは上流に位置するノードのいずれかに、画像が距離Ｄだけ移動するのにかかる時間に対応する期間Ｔｐの周期的サイクルで電荷を転送するように制御され、このサイクルは同じ期間のＰ個の段階を含み、ゲートの制御は、各段階において、フォトダイオードからの電荷を受け取らない１つの蓄積ノードがあり、電荷を受け取らないノードは新しい段階ごとに循環置換され、それ以外の蓄積ノードが受け取った電荷は、ある期間中の異なる段階にわたってデジタル化され、相互に加算されて、加算結果が毎回、２つの隣接するフォトダイオードから発せられたものであり、これらはＰ個の段階で同じではないがＰ個の段階のそのサイクル中に同じ画像部分を見ていたそれらであるようになっている。画像の正面でのセンサの移動中に同じ画像部分を見ていたＮ個の画素に関する変換結果のデジタル加算がさらに行われる。
【００２０】
異なる段階中のデジタル加算と、同じ画像部分を見ていたＮ個の画素間の加算を容易にするために、アナログ／デジタル変換回路の各々が、変換されるべき信号のアナログ値に比例してその値が増大するような１つのカウンタ（または、より一般的に言えば、Ｐ個の段階があるとするとＰ−１個のカウンタ）とともに動作するようになされ、階層ｉの画素に対応するカウンタの値が、同じサイクルの中の２段階（または３またはそれ以上の段階）間ではなく、２段階（または３またはそれ以上の段階）からなる周期的サイクルの開始時に、先行する階層ｉ−１の変換回路の対応するカウンタにより累積された結果である数値に設定されるようになされる。
【００２１】
本発明のその他の特徴と利点は、添付の図面に関連して行われる以下の詳しい説明を読むことによって明らかとなるであろう。
【図面の簡単な説明】
【００２２】
【図１】本発明によるセンサの一般的構成を示す。
【図２】５つのトランジスタを含むＣＭＯＳ能動画素を概略的に示す。
【図３】２段階動作モードのための、本発明により配置された画像列を概略的に示す。
【図４】２段階の周期的サイクルを採用する動作モードのための、本発明によるセンサに関する一連の画像撮影を示す。
【図５】１列内の画素の回路図を示し、各画素はそれぞれのアナログ／デジタル変換回路に関連付けられている。
【図６】図３〜５のセンサの動作のタイミングチャートを示す。
【図７】１画素の２つの蓄積ノードが電気的に接続されている他の実施形態の中の回路図を示す。
【図８】図７のセンサの動作のタイミングチャートを示す。
【図９】３段階動作モードのための画素構造を示す。
【図１０】１つの３段階サイクルにおける画像撮影の概略を示す。
【図１１】図９の構造の動作のタイミングチャートを示す。
【発明を実施するための形態】
【００２３】
図１は、一般的な時間遅延および電荷加算画像センサの構造を示す。センサはＮ行の画素を含み、観察対象の画像はセンサに関して、行に垂直、すなわち画素列に平行な、矢印ＤＰＬで示される方向に移動する。移動速度は、光によって生成される電荷の積分と読み出しのシーケンスと同期され、それによって、ある列内の画素のピッチをＤ、移動速度をＶとすると、電荷の積分と読み出しは、期間Ｔｐ＝Ｄ／Ｖで周期的に実行される。ある期間中に複数の画素行のうちの１つから読み出された電荷は、先行する期間中に（矢印ＤＰＬの方向に関して）先行する画素行から読み出された電荷に加算される。電荷は、Ｎ行の画素が所与の画像部分を連続的に観察することに対応するＮ個の期間にわたって加算される。
【００２４】
画素は、ＣＭＯＳ技術で作製される能動画素である。これらは画素内の電荷／電圧変換を実行し、各画素はそれを照明する光により生成される電荷を収集して、ある期間中に収集された電荷に対応する電位を出力導体に転送する。出力導体は、所与のコラムの全画素に共通する列導体である。画素は行ごとにアドレス指定されて、ある行の各画素はその列導体に電位を供給し、その後、その列導体は次の行の画素に対応する電位を受け取る。行デコーダＤＥＣ１は、このような行の連続的アドレス指定を実行する。
【００２５】
列導体上に存在する電位は、好ましくは二重サンプリングによってサンプリングされ、Ｎ行の画素マトリクスの外に設置されたデジタル／アナログ変換器によってデジタル化される。図１の構造では、変換回路マトリクス（サンプリングおよびアナログ／デジタル変換）が提供され、それぞれの変換回路はマトリクス内の各画素に関連付けられ、第二の行デコーダＤＥＣ２は、ある変換回路行を、それに関連する画素行がコンバータＤＥＣ１によって選択された時に選択する役割を果たす。
【００２６】
それゆえ、ある画素行が、期間Ｔｐ中にこの行の正面で画像が移動する時にこの行の画素によって生成された信号（電位）の読み出しのために選択されると、サンプラと変換器の行が同時に選択される。各画素について、デジタル値の結果が生成される。この結果は、先行する画素行により先行する期間中に取得された結果に加算され、この画素行は前記先行する期間中に同じ画像部分を見ていたものである。加算はデジタルで行われる。
【００２７】
一般的なシーケンス回路ＳＥＱは、デコーダＤＥＣ１とＤＥＣ２および制御回路ＡＤＣＣＴＲＬに必要な制御信号を生成する。回路ＳＥＱはクロック信号ＣＬＫによって制御され、これは読み出しのタイミング全体を決定する。
【００２８】
回路ＡＤＣＣＴＲＬは、十分に定義されたタイミングでカウンタランプ信号とクロック信号および変換制御パルスを提供するコンバータを制御する回路である。
【００２９】
最後に、デコーダＤＥＣ２はまた、各変換回路行のためのサンプリング制御パルスも生成する。
【００３０】
図２は、ある列の中の階層ｉの例示的な個々の画素Ｐｉを示し、この個々の画素は半導体基板上に形成される。画素は好ましくは、略正方形（破線で示される）であり、行方向と列方向の両方にピッチＤで分散され、一般的に行方向と列方向の解像度は同じであることが望ましい。画素Ｐｉは従来の能動画素であり、これは、
−一般に埋め込みフォトダイオードと呼ばれる、すなわち表面電位がそれを覆う薄いドープ表面層によって固定されるフォトダイオードＰＰＤと、
−基板中へのｎ＋型拡散である電荷蓄積ノードＮＤと、
−フォトダイオードと蓄積ノードとの間にあり、フォトダイオード内で生成された電荷を蓄積ノードに転送する転送信号ＴＲＡにより制御可能な転送ゲート（斜線部）と、
−供給電源Ｖｄｄに接続されたドレインと、蓄積ノードＮＤに接続されたゲート（斜線部）と、ソースとを有する読み出しトランジスタであって、蓄積ノードの電位を表す電位をそのソースに供給する読み出しトランジスタと、
−所与の行の全画素に共通する行導体を介して供給され、デコーダＤＥＣ１から発せられる信号ＳＥＬによって制御されるゲートを含む行選択トランジスタであって、選択トランジスタのドレインが読み出しトランジスタのソースに接続され（または、そのソースと同じ拡散から作製され）、選択トランジスタのソースが所与の列の全画素の出力を形成する列導体ＣＣに接続され、信号ＳＥＬによってその画素が選択されると蓄積ノードの電位が列導体に供給されるような行選択トランジスタと、
−蓄積ノードの電位をリセットするゲートであって、リセット信号ＲＳＴによって制御され、蓄積ノードと基準電位Ｖｒｅｆまで上昇されたドレインとの間に配置されたゲートと、
−最後に、フォトダイオードの電位をすべてリセットするゲートであって、フォトダイオードとＶｒｅｆでありうる基準電位まで上昇されたドレインとの間に配置され、信号ＧＲによって制御されて、フォトダイオードが電荷を蓄積しないようにして、そのマトリクスの全画素のための所望の電荷積分時間を定めることを可能にするような、任意選択のゲートと、
を含む。
【００３１】
画素Ｐｉは、列導体ＣＣに、
−まず、ノードＮＤが信号ＲＳＴによってリセットされた後に、リセット電位、
−次に、電荷がフォトダイオードからノードＮＤに信号ＴＲＡによって転送された後に、有用な信号電位、
を供給する。
【００３２】
これらの動作の順序は、サンプリング時にｋＴＣ型の読み出しノイズを極小化できる本当の意味での相関二重サンプリング測定を得ようとするのであれば、重要である。
【００３３】
上記の２つの電位は、階層ｉの行がデコーダＤＥＣ１によって選択された時に、デコーダＤＥＣ２によって同時に選択される階層ｉのサンプリング回路に供給される。
【００３４】
図３は、本発明によるセンサの画素列の図を示す。このコラムは図１による一般的な構造の一部を形成するが、この画素の構造は図２のそれと異なり、図２の画素と比較しながら説明する。
【００３５】
ここでまた、画素は破線で示されるように略正方形であり、画素の分散ピッチは、好ましくは行方向と列方向の両方にＤである。画素の電荷の積分および読み出しサイクルの持続時間はＴｐ＝Ｄ／Ｖである。これに対して、この画素は２つのフォトダイオードと３つの蓄積ノード、すなわち下流蓄積ノード、上流蓄積ノード、中央蓄積ノードを含む。しかしながら、下流蓄積ノードはすぐ下流に位置する画素と共有され、上流蓄積ノードはすぐ上流に位置する画素と共有されるため、その列にＮ個の画素があるとすると、その列の蓄積ノードは合計で３Ｎではなく２Ｎである。上流側と下流側は、矢印ＤＰＬで示される、画像の移動方向に関して定義される。
【００３６】
図３において階層ｉの画素ＰｉはフォトダイオードＰＰＤａｉとフォトダイオードＰＰＤｂｉと、これらのフォトダイオード間にあるが、その各々からそれぞれの転送ゲートによって分離される中央蓄積ノードＮＤＣｉと、画素Ｐｉのすぐ下流に位置する画素Ｐｉ＋１の上流蓄積ノードである下流蓄積ノードＮＤＥｉと、最後に、上流画素Ｐｉ−１の下流ノードである上流蓄積ノードＮＤＥｉ−１とを含む。それぞれの転送ゲートによって、フォトダイオードＰＰＤａｉから中央ノードＮＤＣｉまたは下流ノードＮＤＥｉに電荷が転送されて制御される。同様に、それぞれのゲートによって、フォトダイオードＰＰＤｂｉから中央ノードＮＤＣｉまたは上流ノードＮＤＥｉ−１に電荷が転送される。中央ノードに対応するゲートは、画素内の内部電荷転送に対応する転送信号ＴＲＡによって同時に制御され、外部の下流および上流ノードに対応するゲートは転送信号ＴＲＡ’によって制御され、このノードは、その画素の１つにとっては下流ノードであり、もう一方の画素にとっては上流ノードである。
【００３７】
ここに示されているフォトダイオードは長方形の表面を有し、それによって２つのフォトダイオード、中央蓄積ノード、上流と下流半々の蓄積ノード、転送ゲート、および各ノードに関連付けられるその他の動作要素が、１辺Ｄの正方形の中に入る。これらのその他の要素（読み出しトランジスタ、選択トランジスタ、リセットゲート、ドレイン）は、以下にまとめるような、図２の画素と同じレイアウトと同じ機能を有する。
−リセット信号によって制御される各蓄積ノードをリセットするゲート、
−そのゲートが蓄積ノードに接続され、そのソースが列導体ＣＣに接続されている読み出しトランジスタ、
−選択信号によって制御される行選択トランジスタ（注：蓄積ノードは個々に選択され、すなわち、異なる選択信号によって、どの蓄積ノードの電位も読み出せる）と、
−信号ＧＲによって制御される、フォトダイオードの電位を全部リセットするための、任意選択のゲート。
【００３８】
本発明の原理は以下の通りである。図１のように、階層ｉのそれぞれのアナログ／デジタル変換回路ＣＯＮＶｉは、階層ｉの各画素に関連付けられ、ここで、変換されるべき電位をサンプリングする回路と、サンプリングされた電位（実際には、サンプリングされた２つの電位の差）をデジタル値に変換する実際のアナログ／デジタル変換器の両方が、簡略的名称の「変換回路」に分類される。これに加えて、当然のことながら、ある画素に関連付けられた変換回路が、デジタル加算機能を直接実行して、１つの周期的サイクルに１つの画素から発せられた結果と先行するサイクル中に他の画素から発せられた結果を加算することが好ましい。同じ画像部分を見るＮ個の画素から発行されるＮ個の値を加算する機能はこの場合、各種の変換回路に分散されており、したがって、「変換回路」という名称はまた、このように分散された加算機能も含むことがわかるであろう。
【００３９】
本発明によれば、転送ゲートとサンプリングおよび変換回路を制御する手段が、同じ持続時間の２つの段階を有する以下のような周期的サイクルを確立するために提供され、期間Ｔｐは画素行のピッチＤにわたる画像の移動に対応する。２つの段階は部分的に重複し、これを以下に示す。
【００４０】
１．第一段階
この段階中に２つのフォトダイオードにより積分される電荷は中央ノードＮＤＣｉに転送されて、その後、中央ノードの電荷が、階層ｉの画素に関連付けられた階層ｉの変換回路ＣＯＮＶｉで変換され、それと同時に、他方の中央ノードの電荷はこの他方の画素に関連付けられている変換回路の中で変換される。
【００４１】
２．第二段階
ａ）この段階中に階層ｉの画素の第一のフォトダイオードＰＰＤａｉによって積分される電荷と、この段階中に階層ｉ＋１（すぐ下流の画素）の第二のフォトダイオードＰＰＤｂｉによって積分される電荷は、下流蓄積ノードＮＤＥｉに転送され、同様に、階層ｉの画素の第二のフォトダイオードＰＰＤｂｉの電荷と画素の階層ｉ−１（上流の画素）の第一のフォトダイオードＰＰＤａｉ−１の電荷が上流ノードＮＤＥｉ−１に転送される。
ｂ）次に、下流のノードＮＤＥｉにある電荷が階層ｉの変換回路ＣＯＮＶｉで変換され、同様に、同時に画素Ｐｉ−１の下流ノードでもある上流ノードＮＤＥｉ−１にある電荷が階層ｉ−１の変換回路ＣＯＮＶｉ−１により変換される。
【００４２】
これら２つの段階中に階層ｉの変換回路により実行された変換の結果はこの回路内に累積され、先行するサイクルの終了時に階層ｉ−１の変換回路内に累積された結果に加算される。
【００４３】
同じ画像部分を見ていた各種の画素に関連するデジタル加算は好ましくは、次のように実行される。変換回路ＣＯＮＶｉは好ましくは、変換されるべき電位差によって決定される時間的長さの所与の周期でカウントするカウンタを含むランプ変換器を含み、カウンタの最終値と初期値との間の差は、この電位差と同様の数値を表す。次に、各種の変換回路のカウンタは、階層ｉ−１の回路のカウンタの値が、新たな変換がトリガされる前に階層ｉの回路のカウンタの初期値として使用されるように接続される。
【００４４】
２つの段階の変換結果のデジタル累積は、第一段階の終了後にカウンタの値をリセットしないことによって、すなわち、第二段階の開始時のカウンタの初期値として第一段階の終了時のカウンタの値を保存することによって実現される。第二段階の終了時のカウンタの値は２つの段階の変換結果の合計を表す。
【００４５】
図４は、上記の工程を説明する。この図は、画素のフォトダイオードの電荷が中央ノードに向かって、次に下流および上流ノードに向かって、交互に誘導され、第二段階において、画像は２つの段階の間でＤ／２だけ移動しているものの、フォトダイオードのうち第一段階と同じ画像部分を見ていたものから発せられる電荷が加算される方法を示している。
【００４６】
４つのステップが示されており、それぞれ、連続する２サイクルの各段階ＰＨ１ａ、ＰＨ１ｂ、ＰＨ２ａ、ＰＨ２ｂの終了時に対応しており、その間に画像は幅Ｄの画像の線の正面でピッチＤの２倍移動する。画素は隣接する幅Ｄの正方形によって表され、下流および上流蓄積ノードは２つの正方形間の境界線によって表され、中央蓄積ノードは正方形の中央の水平の破線によって表される。画像の線は固定位置で幅Ｄ（幅は移動方向に測定される）の斑点部分によって表され、画像に関するセンサの画素の相対的移動は、この細長い構成の正面で下流から上流（図の上から下）に起こる。斑点模様の画像の線は、図をわかりやすくするために、センサの横に示されている。
【００４７】
湾曲した矢印は、電荷がまず中央ノードに（各サイクルの第一段階ＰＨ１ａ、ＰＨ２ａ）、次に下流および上流ノード、すなわち２つの画素間のノード（サイクルの第二段階ＰＨ１ｂ、ＰＨ２ｂ）に転送されることを表している。
【００４８】
画素の右側に、各蓄積ノードの位置に対向して示されている変換回路の番号は、どの回路が各ノードに対応する電位を受け取って、これをサンプリングし、変換するかを示している。以下のことがわかるであろう。
−階層ｉ−１の変換器はまず、中央ノードから画素Ｐｉ−１の２つのフォトダイオードによって蓄積された電荷を変換し（ＰＨ１ａ）、次に、下流ノードから、画素Ｐｉ−１の下流フォトダイオードと画素Ｐｉの上流フォトダイオードから発さられた電荷を変換し（ＰＨ１ｂ）、したがって、第二段階では、第一段階のそれと同じ画像の線を見てきた２つのフォトダイオードの集合が利用される。
−次のサイクルＰＨ２ａ、ＰＨ２ｂの中でも同じことが行われるが、同じ画像の線を考えると、動作が始まるのは画素Ｐｉと変換器ＣＯＮＶｉからであり、そのために、第二のサイクルは変換回路ＣＯＮＶｉ（画素Ｐｉに関連付けられている）が実行した変換の結果を先行するサイクルで変換回路ＣＯＮＶｉ−１が実行した変換の結果に加算しなければならない。
【００４９】
図５は画素列（連続する３つの画素Ｐｉ−１、Ｐｉ、Ｐｉ＋１）とこれらの画素に関連付けられる変換回路（ＣＯＮＶｉ−ｉ、ＣＯＮＶｉ、ＣＯＮＶｉ＋１）が示されている。列導体ＣＣが全画素の出力を接続し、蓄積ノードの電位を変換回路に転送する。画素は、電気回路の形態で表され、図２と３に関して行われた物理的な説明に対応する。
【００５０】
後述の構成は、読み出し値が相関二重サンプリング見出し値であることを前提としており、その中では以下の動作が順番で実行される。すなわち、蓄積ノードをリセットし、リセットレベルをサンプリングし、次にフォトダイオードから蓄積ノードに電管を転送し、最後に、電荷を表す有用電位レベルをサンプリングする。
【００５１】
さらに、図５の実施形態において、階層ｉの変換回路は以下を含む。
−２つのサンプリングコンデンサ。一方は第一のサンプリング信号ＳＨＲｉの制御下でリセット電位レベルを保存し、他方は第二のサンプリング信号ＳＨＳｉの制御下で有用電位レベルを保存する。信号ＳＨＲｉとＳＨＳｉは、信号ＳＥＬｉまたはＳＥＬ’ｉによる蓄積ノード（ＮＤＣｉまたはＮＤＥｉ）の列導体との接続と同期して発生される。
−全変換回路に共通していてもよく、電圧ランプＲＭＰを供給する線形電圧ランプ発生器。このランプが第二のコンデンサの端子に印加される、
−その入力が２つのコンデンサに接続される比較器ＣＭＰであって、この比較器は当初、変換開始時に第一の状態を有し、その第二の入力での電位が第二のコンデンサに与えられるランプの影響により、その第一の入力での電位に到達すると、第二の状態に切り替わる。
−ランプの開始から所定の周期でパルスをカウントし、比較器が切り替わった時に比較器の制御下でカウントを停止するカウンタＣＰＴ。説明を簡単にするために、クロック信号ＣＬＫが示されているが、それは、電圧ランプＲＭＰの開始からのみカウントを許可すると理解しなければならない。
【００５２】
カウンタの値は、電圧ランプ中にリセット電位と有用電位の差を表す数値だけ進められる。しかしながら、以下からわかるように、カウンタの初期値は、上流に位置するカウンタの（先行するサイクルの）最終値から設定して、階層ｉの変換回路ＣＯＮＶｉで直接、現在の結果が、先行するサイクルの終了時に先行する階層の回路ＣＯＮＶｉ−１のカウンタの中で得られた値と直接加算されてもよい。それゆえ、Ｎ番目のサイクルの終了時のカウンタの値は、Ｎ個の連続する読み出しサイクル中に同じ画像部分を見ていたＮ個の画素で収集された電荷の変換の結果の合計を表す。信号ＳＨＩＦＴにより、変換器ＣＯＮＶｉ−１の結果を変換器ＣＯＮＶｉのカウンタに転送できる。
【００５３】
画素Ｐｉの中央蓄積ノードは、行選択導体ＳＥＬｉによって列導体に接続されてもよい。下流蓄積ノードＮＤＥｉは、行選択導体ＳＥＬ’ｉによって別々に選択されてもよい。中央蓄積ノードＮＤＣｉは、信号ＲＳＴによってすべて同時にリセットされてもよく、同様に、下流および上流蓄積ノードも信号ＲＳＴ’によってすべて同時にリセットされてもよい。電荷は、全画素に共通する信号ＴＲＡによって、ある画素の２つのフォトダイオードから中央ノードＮＤＣｉに転送されてもよく、同様に、電荷は全画素に共通する信号ＴＲＡ’によって２つのダイオードから下流および上流ノードに転送されてもよい。
【００５４】
全画素に共通する信号ＧＲによって、全フォトダイオードの電位が、選択された積分期間後にリセット可能である。
【００５５】
転送信号ＴＲＡとＴＲＡ’が全画素に共通するという事実によって、グローバルシャッタ動作モードでの動作が可能となり、これは、画素の行の階層ｉに応じてずらされた期間ではなく、同じ積分期間中に全画素が照明されるため、有利である。これに加えて、グローバルリセッティング信号ＧＲが全画素に共通するという事実によって、共通の積分時間も調節できる。
【００５６】
図５の回路は、図６のタイミングチャートに関連して以下の方法で機能し、図６は期間Ｔｐの２つの測定サイクルの２つの段階ＰＨ１ａとＰＨ１ｂ、次にＰＨ２ａ、ＰＨ２ｂを示す。
【００５７】
以下の信号が示されている。
−周期Ｔｐでのフォトダイオードからの中央ノードへの電荷の転送を制御するＴＲＡと、同じく周期Ｔｐでの下流および上流ノードへの転送を制御するＴＲＡ’であり、信号ＴＲＡ’は信号ＴＲＡに関してＴｐ／２だけシフトされている。
−相互に関してＴｐ／２だけシフトされた周期ＴｐのＲＳＴとＲＳＴ’ゼロ化信号
−周期Ｔｐ／２の、所望に応じて採用可能なＧＲ。信号ＧＲの終端は信号ＴＲＡの終端に関して、および信号ＴＲＡ’の終端に関して、時間的に同じ点を有する。
−中央蓄積ノードが列導体ＣＣに接続されている状態で、リセット電位の測定のためか、照明による電位の測定のためかを問わず、行１〜Ｎを選択する信号であるＳＥＬ１〜ＳＥＬＮ。
−ここでも再び、リセット電位の測定のためか、照明による電位の測定のために、下流蓄積ノードが列導体に接続されている状態で、行１〜Ｎを選択する連続信号であるＳＥＬ’１〜ＳＥＬ’Ｎ。
−それぞれの変換回路ＣＯＮＶ１〜ＣＯＮＶＮの第一のコンデンサへのリセット電位レベルをサンプリングする信号であるＳＨＲ１〜ＳＨＲＮ。これらの信号は行選択信号に対応して生成され、回路ＣＯＮＶｉの信号ＳＨＲｉは、信号ＳＥＬｉが階層ｉの行の中央ノードを選択した時に発生され、信号ＳＥＬ’ｉがこの行の下流ノードを選択するともう一度発生され、したがって、（同じコンデンサへの）リセットレベルのサンプリングは各変換回路において１サイクルで２回行われる。
−それぞれの変換回路ＣＯＮＶ１からＣＯＮＶＮの第二のコンデンサへの照明による電位レベルをサンプリングする信号であるＳＨＳ１〜ＳＨＳＮ。これらの信号もまた、行選択信号に対応して生成され、回路ＣＯＮＶｉの信号ＳＨＲｉは、信号ＳＥＬｉが階層ｉの行の中央ノードを選択した時に発生され、信号ＳＥＬ’ｉがこの行の下流ノードを選択するともう一度発生され、したがって、（同じコンデンサへの）有用電位レベルのサンプリングは各変換回路において１サイクルで２回行われる。
−最終行のサンプリング信号ＳＨＳＮの後に全変換回路に同時に供給される変換制御信号であるＣＯＮＶ。変換回路信号は、電圧ランプとカウンタによるカウントをトリガし、変換は１サイクルに２回、すなわち１回目は全中央ノードの有用電位のサンプリング後、次に、下流ノードの有用電位のサンプリング後に行われる。
−最後に、全変換器に共通する信号ＳＨＩＦＴであり、これによって階層ｉ−１の変換器の値を階層ｉの変換器のカウンタに転送して、このカウンタを、階層ｉの変換器と同じ画像部分を見ていた階層１〜ｉ−１の行の変換結果の累積合計を表す数値で初期化し、変換によって生成される結果は、この初期値に加算される。
【００５８】
各段階内の電荷積分時間はＴｐ／２または、Ｔｐ／２より小さい時間Ｔｉｎｔ／２のいずれかであり、この信号の使用時に信号ＧＲの位置を調整することによって調整可能である。信号ＧＲの終端は、全画素の積分時間の開始を定める。パルスＴＲＡとＴＲＡ’の終端はそれぞれ第一および第二段階の積分時間の終了を定め、これは、これらの信号がフォトダイオードの内容を蓄積ノードへと明け渡すからである。信号ＧＲが使用されない場合、パルスＴＲＡまたはＴＲＡ’の終端はまた、新しい積分時間の開始点も定める。
【００５９】
周期的２段階サイクルは、以下のように進む。
第一段階ＰＨ１ａ
−ａ）時間Ｔｉｎｔ／２中のフォトダイオード内の電荷の積分。この時間中、変換器は先行する段階中にサンプリングされた信号を変換する。
−ｂ）先行するサイクルの信号が変換されている、積分時間Ｔｉｎｔ／２の終了に向かって、信号ＳＨＩＦＴは、全変換回路について、階層ｉ−１のカウンタの中に蓄積された結果を階層ｉのカウンタに転送して、これらの結果に応じてカウンタを初期化した後に、新しい変換を行う。
−ｃ）信号ＳＨＩＦＴの前、中、または後に、積分時間の終了に向かって、全中央蓄積ノードの電位をリセットするためにグローバル信号ＲＳＴが発生される。
−ｄ）信号ＲＳＴの後に、行１〜Ｎの中央蓄積ノードが信号ＳＥＬ１〜ＳＥＬＮによって連続的に選択され、列導体は毎回、それぞれのリセット電位を受け取り、サンプリング信号ＳＨＲ１〜ＳＨＲＮは毎回、これらの電位を対応する変換器の第一のコンデンサにサンプリングし、信号ＳＥＬ’ｉは非活性状態のままである。
−ｅ）信号ＴＲＡが発生され、全ダイオードの電荷を中央ノードに転送し、制御信号ＴＲＡ’は非活性状態のままである。
−ｆ）信号ＴＲＡの後に、列１〜Ｎの中央蓄積ノードがもう一度、信号ＳＥＬ１〜ＳＥＬＮによって連続的に選択され、列導体は毎回、中央貯蓄積ノードの中に蓄積された電荷を表す有用電位を受け取り、サンプリング信号ＳＨＲ１〜ＳＨＲＮは毎回、これらの有用電位を対応する変換器の第二のコンデンサにサンプリングし、信号ＳＥＬ’ｉは非活性状態のままであり、したがって、有用電位は、そのリセット電位が事前にサンプリングされたノードに電荷が転送された後にサンプリングされ、その結果、本当の意味での相関二重サンプリングが可能となる。
−ｇ）リセット電位と有用電位のすべてがサンプリングされた後に、変換制御信号ＣＯＮＶが全変換器に同時に印加され、この制御信号は、カウンタの電圧ランプとカウンティングをトリガし、カウンタの増分の量は変換器にサンプリングされた電位差に依存する。
【００６０】
ステップｆとｇは上と下で段階ＰＨ１ａの一部を成すと考えられ、それは、これらが段階ＰＨ１ａ中に積分される電荷に関するからであるが、これらのステップは第二段階ＰＨ１ｂが始まった後、すなわち、フォトダイオードの電荷の積分が、転送信号ＴＲＡの終端後に再開した後も継続する。したがって、２段階は同一であるが、幾分重複する。
【００６１】
第二段階ＰＨ１ｂ
第二段階も同様に進むが、中央ノードではなく下流ノードに関連する。したがって、第二段階では、信号ＴＲＡが非活性状態となって、信号ＴＲＡ’に取って代わられ、信号ＳＥＬ１〜ＳＥＬＮが非活性状態となり、信号ＳＥＬ’１〜ＳＥＬ’Ｎに取って代わられる。
【００６２】
さらに、第一段階と異なり、信号ＳＨＩＦＴは発生されず、すなわち、カウンタがリセットされない。これらは、第一段階で積分された電荷の変換の終了時に取得された結果を保持し、したがって、第二段階ＰＨ１ｂで生成された電荷の変換によって、第一段階で得られた結果から、カウンタが進められる。信号ＳＨＩＦＴがもう一度発生されるのは、この第二の変換が終了してからのみである。
【００６３】
階層Ｎの変換回路ＣＯＮＶＮは、Ｎ個の連続的サイクルでＮ個の変換回路によって見られ、同じ画像部分に対応する照度測定結果を蓄積する。これらは全体的測定結果を供給する。この結果は、周期Ｔｐで出力される。
【００６４】
本発明による構造により生成されるノイズは、２つの隣接するフォトダイオードが常にその電荷を自己の蓄積ノードに転送する従来の構造により生成されるものより小さい。具体的には、本発明の構造での転送はノイズを発生させずに電荷を加算し、ノイズを発生させるデジタル加算がこのアナログ電荷加算の後でのみ実行される。
【００６５】
上記では、下流蓄積ノードと中央蓄積ノードの各々がリセットトランジスタ、読み出しトランジスタ、行選択トランジスタに関連付けられると考えた。このために、下流ノードには、中央ノードの行選択信号ＳＥＬｉとは異なる行選択信号ＳＥＬ’ｉを必要となった。しかしながら、若干異なる解決策も想定され、すなわち、依然として各フォトダイオードの側面に位置する異なる蓄積ノードと上述のような別の信号ＴＲＡとＴＲＡ’を提供しながら、２つのノードが導電体を介して電的に接続されるようになされていてもよい（この導体は、実際には集積回路内のｎ型拡散である２つのノードと接触する）。この変形の実施形態が図７に示されており、その中では中央ノードＮＤＣｉと下流ノードＮＤＥｉが導体によって接続されていることが示されている。
【００６６】
次に、一方が電荷を受け取るが、他方は受け取らない、２つの物理的に異なるノードが、電気的に言えば、これらが同時にリセットされ、同時に読み出されるという点で共通ノードとなる。
【００６７】
段階ＰＨ１ａでは、２つのノードが、１つの信号ＲＳＴによって制御される１つのリセットトランジスタによって同時にリセットされ、それらの共通のリセットレベルがサンプリングされ（ＳＥＬｉを発信し、同時にＳＨＲＩを発信する）、次に、２つのフォトダイオードの電荷が信号ＴＲＡによってあるノードに転送され（ここでは、このノードの側面に位置する２つのフォトダイオードから電荷を受け取る中央ノード）、段階ＰＨ１ｂでは、フォトダイオード内で引き続き電荷が積分され、その後、途中リセットされずに、信号ＴＲＡ’によって共通ノードに再び転送される（ここでは、その側面に位置する２つのフォトダイオードから電荷を受け取る下流ノード）。これら２つの段階で受け取られた電荷は共通の蓄積ノード内でアナログ式に（ノイズを発生させずに）加算され、この加算の後で初めてデジタル化される。したがって、各期間Ｔｐでは１回の変換が行われ、それによってノイズが低減し、変換器の速度の制約が緩和される。
【００６８】
共通ノードでそこから得られる電位が、２つの接続されたノードに共通の読み出しトランジスタと選択トランジスタ（ＳＥＬｉ）によって列導体に印加され、この電位がパルスＳＨＳｉによってＳＥＬｉと同時にサンプリングされる。選択導体ＳＥＬ’ｉはない。
【００６９】
この実施形態で、タイミングチャートは図８に示されるものとなり、図６との相違は以下のとおりである。
−周期Ｔｐ／２のリセット信号ＲＳＴが１つのみ、ＴＲＡ’の前ではなく、信号ＴＲＡの前にある。
−信号ＳＨＲとその信号に続く信号ＳＨＳの周期はＴｐ／２ではなくＴｐであり、信号ＳＨＲはパルスＲＳＴに続き、かつ信号ＴＲＡの前にあり、信号ＳＨＳはパルスＴＲＡ’に続く。
−信号ＳＥＬ１〜ＳＥＬＮはそれぞれ、信号ＳＨＲ１〜ＳＨＲＮおよび、信号ＳＨＳ１〜ＳＨＳＮと同期し、信号ＳＥＬ’はない。
−変換パルスの周期はＴｐ／２ではなくＴｐであり、最後の信号ＳＨＳＮに続く。
【００７０】
ここでも、積分時間が調整可能なグローバルシャッタ動作モードと本当の意味での相関二重サンプリング読み出しが可能となる。
【００７１】
図３〜８の説明は２段階で周期的に動作するセンサに関しているが、段階数がこれより多いと想定することも可能である。略正方形の画素がより多くの数のフォトダイオードに分割され、画素のフォトダイオード間の複数の中央蓄積ノードと、さらに、下流の画素と共有される下流蓄積ノードと上流の画素と共有される上流蓄積ノードがある。
【００７２】
次に、変換回路は、所与の段階で複数の蓄積ノードリセット電位値と複数の有用電位値をサンプリングできることが必要となり、回路は各変換ステップで複数回の変換を実行する（各段階に１つの変換ステップがある）。より正確には、Ｐ個の段階がある場合、１段階でＰ−１個のリセット値とＰ−１個の有用値をサンプリングし、Ｐ−１個の電位差を別々に変換することが必要であり、Ｐ−１回の変換の結果がデジタルで加算される。
【００７３】
たとえば、３段階があれば、各画素内の３つのフォトダイオードと、１つの共有の下流蓄積ノード、１つの共有の上流蓄積ノードと、下流中央ノードと上流中央ノードと呼ぶことのできる２つの中央蓄積ノードがある。
【００７４】
次に、蓄積ノードの使用は循環置換され、それによって電荷がフォトダイオードから、これらの段階中に同じ画像部分を見るフォトダイオードの電荷を段階ごとに異なるノード群へと転送する傾向のある方向へと転送されることになる。Ｐ−１個のノードが使用され、Ｐ番目のノードは使用されず、このノードは循環置換される。
【００７５】
１段階の代わりに２段階を使用した時に０．６４から０．９０へと増大する変調伝達関数は、３段階によってさらにいっそう改善され、０．９５に到達する。
【００７６】
４段階構造もまた使用でき、これによって変調伝達関数はさらに改善するが、得られる改善幅は、段階数が増えるにつれて徐々に小さくなる。４段階の場合の関数の理論値は０．９７であり、得られる改善幅はわずか約２％である。
【００７７】
図９は３段階構造を示しており、略正方形の画素１つに３つのフォトダイオードＰＰＤａｉ、ＰＰＤｂｉ、ＰＰＤｃｉがある。図１０は、図４と同じ原理に従って、３つの段階ＰＨ１ａ、ＰＨ１ｂ、ＰＨ１ｃでの画像撮影の概略を示し、使用されないノードが上流から下流に循環置換されることを示している。
【００７８】
図１１は３段階動作のタイミングチャートを示し、これには１つの画素の３つの蓄積ノードの各々に関連付けられ、全画素に共通する転送信号ＴＲＡ、ＴＲＡ’、ＴＲＡ’’と、１つの画素のノードの各々に関連付けられ、全画素に共通するリセット信号ＲＳＴ、ＲＳＴ’、ＲＳＴ’’と、１つの画素のノードの各々に関連付けられ、１〜Ｎの各画素に固有の行選択信号ＳＥＬ、ＳＥＬ’、ＳＥＬ’’と、が関わる。サンプリング信号ＳＨＲ、ＳＨＳは図画が複雑とならないように示されていないが、これらは行選択信号と同期され、当然のことながら、各段階では３つのうちの２つの蓄積ノードが隣接するフォトダイオードから電荷を受け取るため、各段階で２つのサンプリング動作群と２つの変換動作群が実行される。これらのサンプリングは、列導体が１つしかない場合、連続して行われる。変換信号ＣＯＮＶは、２つのアナログ電位差の同時変換を制御する信号である。したがって、これは各段階においてＴｐ／３の周期で繰り返される。信号ＳＨＩＦＴは、変換回路のカウンタを先行するサイクルの終了時の先行する階層のカウンタの値に初期化する。これは、Ｔｐの周期で発生される。
【００７９】
各段階に２つの同時のリセット信号があり、３つ目は非活性状態であり、段階が変わる時に循環置換が行われる。同様に、２つの同期の転送信号があり、３つ目は非活性状態のままである。行選択信号に関しては、１つの列導体しかなければ、これらは同時となりえず、この場合、相互に連続し、信号群ＳＥＬ’１〜ＳＥＬ’Ｎが信号群ＳＥＬ１〜ＳＥＬＮに続く。ここで再び、各段階は２つの信号群、たとえばＳＥＬ１〜ＳＥＬＮとＳＥＬ’１〜ＳＥＬ’Ｎを使用し、３番目は非活性状態のままであり、他の段階では循環置換が行われる。
【００８０】
階層ｉの変換回路によって読み出される階層ｉの画素について、
段落１：まず、階層ｉの画素の上流ノードと上流中央ノードがリセットされ、２つのリセット電位が行ごとにサンプリングされ、次に、フォトダイオードからこれら２つのノードへの電荷の転送が可能となり（２つのノード間のフォトダイオードの電荷は２つのノード間で共有される）、これらのノードの有用電位が行ごとにサンプリングされ、２つの電位差が同時または連続的に、同じ画像部分を見ていた先行する画素から事前に初期化されていた階層ｉの変換回路の中で変換され、下流中央ノードは使用されず、電荷を受け取らない。
【００８１】
段階２：２つの中央ノードがリセットされ、２つのリセット電位が、段階１後にリセットされていない同じ変換回路にサンプリングされ、次にフォトダイオードから当該の２つのノードへの電荷の転送が可能となり（これら２つのノードに隣接するフォトダイオードの電荷が共有される）、もう一度、２つのサンプルの差か変換回路にサンプリングされ、その中で変換され、上流ノードは使用されないままである。
【００８２】
段階３：同じであるが下流中央ノードと下流ノードが使用され、上流中央ノードは使用されない。したがって、使用されないノードは循環置換される。
【００８３】
段階３の後に、階層ｉの変換器の中に蓄積されたカウント結果が、全画素について同時に、階層ｉ＋１の変換器のカウンタに転送されて、必要な累積合計が得られる。
【００８４】
それゆえ、第一段階ＰＨ１ａの中で、インデックスｉのついた３つの隣接する蓄積ノードを考えると、
−信号ＲＳＴの後に得られる第一の蓄積ノードのリセットレベルが、第一の選択パルスＳＥＬｉ中にサンプリングコンデンサにサンプリングされる。
−次に、ＲＳＴと同時の信号ＲＳＴ’に続いて得られる第二のノードのリセットレベルが、選択パルスＳＥＬ’ｉの間に他のコンデンサにサンプリングされる。
−次に、他のパルスＳＥＬｉと別のパルスＳＥＬ’ｉの間に有用レベルが２つの他のコンデンサに（同時の転送パルスＴＲＡとＴＲＡ’の後に）蓄積される。
−次に、４つのコンデンサ内に蓄積されたサンプルに基づいて、２回のアナログ／デジタル変換が実行される。
【００８５】
次の段階で、工程は第二と第三の蓄積ノードから、リセット信号ＲＳＴとＲＳＴ’の代わりにＲＳＴ’とＲＳＴ’、選択信号ＳＥＬとＳＥＬ’の代わりにＳＥＬ’とＳＥＬ’’、同時転送信号ＴＲＡとＴＲＡ’の代わりにＴＲＡ’とＴＲＡ’’等々を使って再開される。
【００８６】
あとは循環置換を用いて、第三段階と同様である。
【００８７】
カウンタは３段階の新しい周期的サイクルの各々でのみリセットされ、すなわちここでは、段階ＰＨ１ａで積分された電荷の変換前である。
【００８８】
本発明による画像センサは２方向に機能可能な構造を有し、すなわち、画像の移動方向を、ＴＤＩ動作の利益を失うことなく、逆転することができ、次に、たとえば、カウンタの接続を逆転させるか、または階層ｉの画素を階層Ｎ−ｉの変換器に関連付けるようにする必要があることがわかるであろう。
【００８９】
所望に応じて、Ｎより少ない画素数ｎについて電荷を累積させるように選択してもよい。次に、ｎ個の周期の後でカウンタをゼロにし、ｎ番目のカウンタからの出力結果を読み出すことが必要となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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