(57)【要約】電荷注入プリエンファシスを有する差動ドライバを含む装置を含め、装置および方法が開示される。１つのかかる装置は、プリエンファシス回路および出力段回路を含む。プリエンファシス回路は、差動シリアル信号を受信し、バッファリングされた差動シリアル信号を提供するために、その差動シリアル信号をバッファリングするように構成されている。出力段回路は、バッファリングされた差動シリアル信号を受信して、そのバッファリングされた差動シリアル信号を差動通信経路上に駆動するように構成されている。プリエンファシス回路は、差動通信経路上に選択的に電荷を注入して、差動通信経路のうちの少なくとも１つ上での信号遷移を支援するように構成されている。追加の実施形態が開示される。【選択図】図１
2014526206.tif 000002
【特許請求の範囲】
【請求項１】
差動シリアル信号を受信し、かつ、バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングするように構成されたプリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、かつ、前記バッファリングされた差動シリアル信号を差動通信経路上に駆動するように構成された出力段回路と
を備える装置であって、
前記プリエンファシス回路が、前記通信経路の少なくとも１つの上での信号遷移を支援するために、選択的に電荷を前記通信経路上に注入するように構成されている、
装置。
【請求項２】
前記通信経路に結合された終端回路をさらに含み、前記終端回路が差動終端を共通モードノードに提供するように構成されている、請求項１に記載の装置。
【請求項３】
前記終端回路が、前記通信経路のうちの１つと前記共通モードノードとの間に約１００オームの抵抗を含み、かつ、前記通信経路のうちの別の１つと前記共通モードとの間に別の約１００オームの抵抗を含む、請求項２に記載の装置。
【請求項４】
前記バッファリングされた差動シリアル信号が、第１および第２の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、前記ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第１の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第１のドーピングタイプのスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第２のドーピングタイプのスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第２の信号を受信するように構成されたゲートを有する、スイッチングトランジスタと
を含む、
請求項１に記載の装置。
【請求項５】
前記ブーストプルアップ回路および前記スイッチングトランジスタのうちの１つが、高電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力に電荷を注入するために協働するように構成されている、請求項４に記載の装置。
【請求項６】
前記ブーストプルダウン回路および前記スイッチングトランジスタのうちの１つが、低電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力から電荷を除去するために協働するように構成されている、請求項４に記載の装置。
【請求項７】
パラレル信号を受信し、前記パラレル信号を差動シリアル信号に変換するように構成された並直列変換器と、
プリエンファシス回路であって、
前記差動シリアル信号を受信して、バッファリングされた差動シリアル信号を提供するように構成されたバッファと、
前記バッファリングされた差動シリアル信号を受信し、差動通信経路のペアのそれぞれ１つに選択的に電荷を注入して、差動通信経路の前記ペアの前記それぞれ１つ上での信号遷移を支援するように構成されたブースト回路と
を含む、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と
を備える装置。
【請求項８】
終端回路をさらに備え、前記終端回路が、
共通モードノードを提供するためのトランジスタスタックと、
前記差動通信経路のうちの第１の１つと、前記共通モードノードとの間の第１の抵抗と、
前記差動通信経路のうちの第２の１つと、前記共通モードノードとの間の第２の抵抗と
を含む、
請求項７に記載の装置。
【請求項９】
バッファリングされた差動信号を提供するように構成された前記バッファが、第１および第２の信号を提供するように構成された交差結合インバータを含み、かつ、
前記ブースト回路が、
ブースト出力に結合された第１のドーピングタイプの第１のスイッチングトランジスタ、および前記ブースト出力に結合された第２のドーピングタイプの第２のスイッチングトランジスタと、
前記第１のスイッチングトランジスタに結合されたブーストプルアップ回路であって、前記ブーストプルアップ回路および前記第１のスイッチングトランジスタが、高電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力に電荷を注入するために協働するように構成されている、ブーストプルアップ回路と、
前記第２のスイッチングトランジスタに結合されたブーストプルダウン回路であって、前記ブーストプルダウン回路および前記第２のスイッチングトランジスタが、低電位に遷移する前記ブースト出力上の前記出力信号に応答して、前記ブースト出力から電荷を除去するために協働するように構成されている、ブーストプルダウン回路と
を含み、
前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第１の信号を受信するよう構成され、かつ前記スイッチングトランジスタの各々が前記第２の信号を受信するように構成されたそれぞれのゲートを有する、
請求項７に記載の装置。
【請求項１０】
前記ブーストプルアップ回路がプレチャージ装置を含み、前記プレチャージ装置は、プルアップキャパシタンスに結合されたプルアップトランジスタを含み、前記プルアップトランジスタは、前記第１の信号を受信するように構成されたゲートを有し、前記プルアップキャパシタンス、前記プルアップトランジスタ、および前記第１のスイッチングトランジスタが、低電位にある前記第１の信号および前記出力信号に応答して、電荷を前記プルアップキャパシタンスに格納し、かつ、高電位に遷移する前記第１の信号および前記出力信号に応答して、電荷を前記プルアップキャパシタンスから前記ブースト出力に放電するために協働するように構成されている、請求項９に記載の装置。
【請求項１１】
前記ブーストプルダウン回路がプレチャージ装置を含み、前記プレチャージ装置は、プルダウンキャパシタンスに結合されたプルダウントランジスタを含み、前記プルダウントランジスタは、前記第１の信号を受信するように構成されたゲートを有し、前記プルダウンキャパシタンス、前記プルダウントランジスタ、および前記第２のスイッチングトランジスタが、高電位にある前記第１の信号および前記出力信号に応答して、電荷を前記プルダウンキャパシタンスに格納し、かつ、低電位に遷移する前記第１の信号および前記出力信号に応答して、電荷を前記ブースト出力から放電するために協働するように構成されている、請求項９に記載の装置。
【請求項１２】
プリエンファシス回路であって、
差動シリアル信号を受信して、バッファリングされた差動シリアル信号を第１および第２の出力で提供するように構成されたバッファと、
前記バッファリングされた差動シリアル信号を受信して、差動通信経路上に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されたブースト回路のセットであって、
各セットが、第１のブースト回路および第２のブースト回路を含み、
各ブースト回路が第１の入力、第２の入力、イネーブル入力、およびブースト出力を含み、
前記第１のブースト回路について、前記第１の入力が前記バッファの前記第１の出力に結合され、前記第２の入力が前記バッファの前記第２の出力に結合され、かつ、前記ブースト出力が前記差動通信経路のうちの第２の１つに結合され、
前記第２のブースト回路について、前記第１の入力が前記バッファの前記第２の出力に結合され、前記第２の入力が前記バッファの前記第１の出力に結合され、かつ、前記ブースト出力が前記差動通信経路のうちの第１の１つに結合されている、ブースト回路のセットと、
を含む、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と
を備える装置。
【請求項１３】
各ブースト回路が、
前記第２の入力に結合されたブーストプルアップ回路と、
前記第２の入力に結合されたブーストプルダウン回路と、
前記ブーストプルアップ回路と前記ブースト出力との間に結合されたｐタイプのトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合されたｎタイプのトランジスタであって、前記トランジスタの各々が前記第１の入力に結合されたそれぞれのゲートを有する、トランジスタと
をさらに含む、請求項１２に記載の装置。
【請求項１４】
前記ブーストプルアップ回路が、前記第２の入力およびｐタイプのイネーブルトランジスタに結合されたプルアッププレチャージ装置を含み、かつ、
前記ブーストプルダウン回路が、前記第２の入力およびｎタイプのイネーブルトランジスタに結合されたプルダウンプレチャージ装置を含み、各ブースト回路が、前記イネーブル入力に結合され、かつ前記ブーストプルアップとブーストプルダウン回路との間に結合されたそれぞれのインバータを含む、
請求項１３に記載の装置。
【請求項１５】
前記プルアッププレチャージ装置が、
前記第２の入力に結合されたゲートを有するｐタイプのプルアップトランジスタと、
前記ｐタイプのプルアップトランジスタと供給電圧との間に結合されるように構成されたブーストプルアップキャパシタンスと
を含み、かつ、
前記プルダウンプレチャージ装置が、
前記第２の入力に結合されたゲートを有するｎタイプのプルダウントランジスタと、
前記ｎタイプのプルダウントランジスタと供給電圧との間に結合されるように構成されたブーストプルダウンキャパシタンスと
を含む、
請求項１４に記載の装置。
【請求項１６】
差動シリアル信号を受信し、かつ、バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングするように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、前記バッファリングされた差動シリアル信号を受信し、差動通信経路に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、かつ、前記バッファリングされた差動信号を前記差動通信経路上に駆動するように構成された出力段回路と、
終端回路であって、前記終端回路が、
共通モードノードを提供するための第１のドーピングタイプのトランジスタおよび第２のドーピングタイプのトランジスタを含む、トランジスタスタックと、
前記差動通信経路のうちの第１の１つと、前記共通モードノードとの間の第１の抵抗と、
前記差動通信経路のうちの第２の１つと、前記共通モードノードとの間の第２の抵抗と
を含む、前記終端回路と
を備える装置。
【請求項１７】
前記バッファリングされた差動シリアル信号が、第１および第２の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、各ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第１の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第１のスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第２のスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第２の信号を受信するように構成されたそれぞれのゲートを有する、スイッチングトランジスタと
を含む、
請求項１６に記載の装置。
【請求項１８】
前記ブーストプルアップ回路がプルアッププレチャージ装置を含み、前記プルアッププレチャージ装置が、プルアップキャパシタンスに結合されたプルアップトランジスタを含み、前記プルアップトランジスタが前記第１の信号を受信するように構成されたゲートを有する、請求項１７に記載の装置。
【請求項１９】
前記ブーストプルダウン回路がプルダウンプレチャージ装置を含み、前記プルダウンプレチャージ装置が、プルダウンキャパシタンスに結合されたプルダウントランジスタを含み、前記プルダウントランジスタが前記第１の信号を受信するように構成されたゲートを有する、請求項１７に記載の装置。
【請求項２０】
パラレル通信信号を提供するように構成されたチップエレクトロニクスと、
前記パラレル通信信号を前記チップエレクトロニクスから差動シリアル信号に変換するように構成された並直列変換器と、
送信機回路であって、前記送信機回路が、
前記差動シリアル信号を前記並直列変換器から受信して、バッファリングされた差動シリアル信号を提供するように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、差動通信経路上に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と
を含む、送信機回路と
を備える装置。
【請求項２１】
前記プリエンファシス回路がブースト回路を含み、かつ、前記ブースト回路の各々がイネーブル入力を含む、請求項２０に記載の装置。
【請求項２２】
前記ブースト回路が、各々が第１のブースト回路および第２のブースト回路を含む、ブースト回路のセット内で有効にされるように構成されている、請求項２１に記載の装置。
【請求項２３】
前記差動通信経路に結合された終端回路をさらに含み、前記終端回路が、差動終端を共通モードノードに提供するように構成されている、請求項２０に記載の装置。
【請求項２４】
前記終端回路が、
前記共通モードノードを提供するための第１および第２のトランジスタを含む、トランジスタスタックと、
前記差動通信経路のうちの第１の１つと、前記共通モードノードとの間の第１の抵抗と、
前記差動通信経路のうちの第２の１つと、前記共通モードノードとの間の第２の抵抗と
を含む、請求項２３に記載の装置。
【請求項２５】
第１の集積回路チップおよび前記第１の集積回路チップに積み重ねられた第２の集積回路チップであって、前記第１および第２の集積回路チップが差動通信経路を通じて互いに通信するように構成され、前記第１および第２の集積回路チップの各々が、
パラレル通信信号を差動シリアル信号に変換するように構成された並直列変換器と、
送信機回路であって、前記送信機回路が、
差動シリアル信号を受信し、かつ、バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングするように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、前記バッファリングされた差動シリアル信号を受信し、前記差動通信経路に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、かつ、前記バッファリングされた差動シリアル信号を差動通信経路上に駆動するように構成された出力段回路と、
終端回路であって、前記終端回路が、共通モードノードを提供するためのトランジスタスタックと、前記差動通信経路のうちの第１の１つと前記共通モードノードとの間の第１の抵抗と、前記差動通信経路のうちの第２の１つと前記共通モードノードとの間の第２の抵抗とを含む、前記終端回路と
を含む、送信機回路と
を含む、第１および第２の集積回路チップ
を含む、装置。
【請求項２６】
前記バッファリングされた差動シリアル信号が、第１および第２の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、各ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第１の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第１のスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第２のスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第２の信号を受信するように構成されたそれぞれのゲートを有する、スイッチングトランジスタと
を含む、
請求項２５に記載の装置。
【請求項２７】
差動シリアル信号を伝達する方法であって、
バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングすることと、
前記バッファリングされた差動シリアル信号を使用して、プレチャージ装置を選択的に充電することと、
前記バッファリングされた差動シリアル信号を前記出力段の出力から通信経路上に駆動することと、
低から高電位に遷移する前記経路上の電位に応答して、前記プレチャージ装置を、前記通信経路のうちの１つに放電することと
を含む、方法。
【請求項２８】
放電することが、
ブーストプルアップ回路を使用して、前記通信経路のうちの前記１つの上に選択的に電荷を注入することの１つを含む、
請求項２７に記載の方法。
【請求項２９】
差動終端を使用して、前記通信経路を終端処理することをさらに含む、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔優先出願〕
本願は、２０１１年８月４日に出願された、米国出願第１３／１９８，４９０号からの優先権利益を主張し、それは、参照によりその全体が本明細書に組み込まれる。
【背景技術】
【０００２】
ドライバは、集積回路（「ＩＣ」）間または単一のＩＣ内のいずれかで、信号伝達用に使用される回路である。限定ではなく例として、ドライバは、例えば、データ信号をメモリとの間でやりとりするため、または制御信号をメモリコントローラとの間でやりとりするためなど、信号を伝達するために使用できる。
【０００３】
「差動（ｄｉｆｆｅｒｅｎｔｉａｌ）」出力ドライバは、実質的に同時に２つの入力信号を受信し、実質的に同時に２つの出力信号を生成する。情報は、通常、２つの出力信号間の電位差によって伝達される。一方の出力信号は、通常、第１の供給電圧（例えば、ＶＣＣ）に実質的に等しい電位を有し、他方の出力信号は、通常、第２の供給電圧（例えば、負電圧または接地であり得る、例えば、ＶＳＳ）に実質的に等しい電位を有する。かかる信号のペアは、差動信号として知られている。一方の出力信号の電圧に影響を及ぼす任意のノイズまたはジッターは、しばしば、実質的に同じ方法で、他方の出力信号の電圧に影響を及ぼし得るので、差動出力ドライバは比較的ノイズおよびジッターに影響されない。
【０００４】
並直列変換器／直並列変換器（ＳｅｒＤｅｓ）の直列化機能は、パラレル信号（例えば、データ信号）を（例えば、シリアルデータの伝送に備えて）シリアル信号（複数）に変換し、ＳｅｒＤｅｓの逆直列化機能は、受信したシリアル信号（複数）をパラレル信号に変換する。ＳｅｒＤｅｓは、広いビット幅のパラレルバスを利用して、パラレルバスよりもずっと高い頻度率で切り替える差動信号を出力できる。低速のパラレル通信経路よりもむしろ高速のシリアル通信経路を通じた信号の伝達（例えば、伝送）は、複雑性、費用、電力、および必要スペースを減らしながら、大量のデータの二地点間の移動を可能にする。従って、ＳｅｒＤｅｓは、所要電力および集積回路領域を減らしながら、高いデータスループットを達成し得る。
【０００５】
本発明の実施形態は、添付の図面の図において、限定ではなく例として、示されている。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に従った、送信機回路を示す。
【図２】従来の入出力（入力／出力）回路を示す。
【図３】本発明の実施形態に従った、終端回路を示す。
【図４】本発明の実施形態に従った、集積回路チップ間の差動シリアル通信を示す。
【図５】本発明の実施形態に従った、集積回路チップを示す。
【図６】本発明の実施形態に従った、図１における１００または図５における５１６で示され得るような、差動シリアル送信機回路の略図である。
【図７】本発明の実施形態に従った、出力段回路を示す。
【図８】本発明の実施形態に従った、プリエンファシス回路の高レベル概観を示す。
【図９】本発明の実施形態に従った、プリエンファシスブースト回路を示す。
【図１０】本発明の実施形態に従った、ブーストプルアップおよびプルダウン回路を示す。
【図１１】本発明の実施形態に従った、ブーストプルアップおよびプルダウン回路を示す。
【図１２Ａ】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。
【図１２Ｂ】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。
【図１２Ｃ】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。
【図１２Ｄ】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。
【図１３】本発明の実施形態に従った、差動送信機回路の出力段をプレチャージするための方法を示す。
【図１４】本発明の実施形態に従った、出力ノード上のプリエンファシスプログラム可能性を示す。
【図１５Ａ】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１５Ｂ】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１５Ｃ】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１５Ｄ】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１５Ｅ】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１６Ａ】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１６Ｂ】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１６Ｃ】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【図１６Ｄ】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。
【発明を実施するための形態】
【０００７】
以下の詳細な説明は、限定ではなく、例として、本発明の様々な実施形態を示す添付の図を参照する。これらの実施形態は、当業者が、これらおよび他の実施形態を実施できるように十分詳細に説明されている。他の実施形態が利用され得、構造的、論理的、および電気的変更がこれらの実施形態に対して行われ得る。様々な実施形態は、いくつかの実施形態が新しい実施形態を形成するために１つまたは複数の他の実施形態と結合できるので、必ずしも互いに排他的ではない。以下の詳細な説明は、それ故、制限的な意味でとられるべきでない。
【０００８】
差動シリアル入出力回路は、高データ速度での堅牢な信号通信を可能にする。従来のプリエンファシス方法は、メインの出力経路および別個の、パラレルプリエンファシス経路を有しており、領域および電力の両方を増加する。従来の送信機回路は３ｐｊ／ビット〜６ｐｊ／ビットを消費する。
【０００９】
対照的に、本発明のある実施形態に従った送信機回路は、プリエンファシスを出力段と組み合わせることができ、それは、高速動作を維持しながら、領域の削減および電力の低減という結果となり得る。改善された設計は、例えば、終端電流を減らすか、かつ／または内部の送信機回路を単純化することができ、それは、送信機回路内で必要な電力を減らすことができる。このアーキテクチャは、単一のデータ経路および単一のクロック経路を可能にする。この新しい送信機の一実施形態は、約０．５ｐｊ／ビット〜０．７ｐｊ／ビットを消費し得るが、これは、標準的なＳｅｒＤｅｓ送信機実施態様と比較して、５〜１０倍の所要電力の削減を示す。
【００１０】
図１は、本発明の実施形態に従った、送信機回路を示す。送信機回路は、ドライバとして使用できる。送信機回路１００は、差動シリアル信号１０１を受信し、差動シリアル信号１０２を通信経路（例えば、回線、パッドなど）を通じて駆動する。図示した送信機回路１００は、プリエンファシス回路１０３、出力段回路１０４、および終端回路１０５を含む。プリエンファシス回路１０３は、差動シリアル信号を（例えば、ＳｅｒＤｅｓ内で実装され得るような、データ並直列変換器から）受信できる。プリエンファシス回路１０３は、差動シリアル信号を経路１０６を介して出力段回路１０４に提供（例えば、送信）し、また、経路１０７を介して、出力段回路１０４に結合された通信経路に、選択的に電荷を注入することもできる。選択的な電荷注入は、例えば、通信経路の比較的大きなキャパシタンスが通信経路上での信号遷移に与える悪影響を補正するために使用できる。従って、通信経路上に注入された電荷は、例えば、遷移速度を論理ハイレベルに向上できる。
【００１１】
終端回路１０５は、振幅を生成するために必要な電流を最小限にするためになど、差動終端を提供する。比較として、従来の入出力回路２００を図２に示し、また、本発明の実施形態に従った終端回路を図３に示す。従来の入出力回路２００は、終端を接地するために５０オームを使用する。図に示すように、送信機および受信機の各々に対して、５０オームの抵抗２０８が、差動通信経路の各々と接地との間に配置されている。各経路が、終端抵抗の１つを含むので、等価抵抗は、並列した２つの５０オーム抵抗である。従って、図２に示す終端回路２００は、２５オームのシステム終端インピーダンスという結果になる。
【００１２】
対照的に、本発明の実施形態は、１００オームの差動終端を使用する。図３に示すように、１００オームの抵抗３０９（ここで、抵抗が、個別抵抗および／または寄生抵抗によって提供され得る）が、差動通信経路の各々に、およびＰＭＯＳとＮＭＯＳトランジスタスタック３１１との間の共通モードノード３１０に結合される。トランジスタスタック３１１は、ＶＤＤとＶＳＳ電位との間の共通モード電圧を決定する。経路の各々が終端抵抗の１つを含むので、等価抵抗は、並列した２つの１００オーム抵抗である。従って、かかる終端回路は、５０オームのシステム終端インピーダンスを提供して、システム終端のインピーダンスを２５オームから５０オームに効果的に２倍にするが、これは、終端電流を減らして、通信所要電力を節約するのに役立つはずである。
【００１３】
図４は、一実施形態に従った、チップ４１３Ａと４１３Ｂとの間の差動シリアル通信４１２を示す。限定ではなく、例として、２つ以上のチップが一緒に積み重ねられ得る。例えば、チップ４１３Ｂは、チップ４１３Ａの上に接合されて、（例えば、直接的または間接的のいずれかで、電気的に接続されて）電気的に結合され得る。これは、積み重ねられたチップの構造のフットプリントを増加させることなく、総集積回路領域を増加できる。しかし、かかる構造に対する設計課題は、チップのスタックから発する熱を除去するか、または他の方法で制御することであり得る。本発明の実施形態は、構造から散逸される熱を減らすために、チップ間通信用の電力消費を削減できる。
【００１４】
図５は、本発明の実施形態に従った、集積回路チップを示す。図示したチップ５１３は、チップエレクトロニクス５１４、パラレル／シリアル通信変換回路５１５（ＳｅｒＤｅｓの直列化機能など）、および送信機回路５１６を含む。チップエレクトロニクス５１４は、変換回路５１５への幅広いパラレル経路５１７内にパラレル信号を提供（例えば、出力）し、変換回路５１５は、そのパラレル信号を、送信機回路５１６への差動シリアル通信経路５１８を介して提供される差動シリアル信号に変換する。送信機回路５１６は、別のチップへの差動通信経路５１２を介して、差動シリアル信号を受信、調整、および駆動する。図示した変換回路５１５は、パラレル通信経路５１７を通して受信したデータを一時的に格納するために使用されるデータおよびクロックバッファ５１９、ならびに差動シリアル通信経路５１８を通した通信に適した差動シリアル信号を形成するためにバッファ内に格納されたデータを使用するように構成されている差動データ並直列変換器５２０を含む。図示した差動シリアル送信機回路５１６は、ドライバとして動作可能であるが、図１に示す回路に似ており、プリエンファシス回路５２１、出力段回路５２２、および終端回路５２３を含む。プリエンファシス回路５２１は、差動シリアル送信機回路５１６内に組み込まれる。従って、プリエンファシス回路５２１は、変換回路５１５が通信信号（例えば、データ）を直列化した後、通信経路５１８を経由して差動シリアル信号を受信する。従って、経路５１７の各々がプリエンファシス回路を利用するような、パラレル通信経路５１７上の通信信号についてプリエンファシスを実行することと比較すると、図５に示す実施形態は、プリエンファシス回路の数を減らして、設計を単純化し、それ故、使用される電力を削減するはずである。
【００１５】
図６は、本発明の実施形態に従った、図１における回路１００もしくは図５における回路５１６に似ているか、またはそれと同一である、差動シリアル送信機回路６００の略図である。図示した回路６００は、プリエンファシス回路６２１、出力段回路６２２、および終端回路６２３を含む。終端は、図３に関連して上述したように、１００オームの差動終端である。出力段６２２は、図７にさらに詳細に示しており、プリエンファシス回路は、図８〜図９にさらに詳細に示している。
【００１６】
図６に示すように、（例えば、ＳｅｒＤｅｓによって提供される）差動シリアル信号６１８は、プリエンファシス回路６２１への通信経路（例えば、真の信号経路（ＴＲＵＥ）および補完的な信号経路（ＣＯＭＰ））を通じて提供される。プリエンファシス回路６２１は、電荷注入経路６２５を経由して、通信経路６２８上に選択的に電荷を注入するように構成された１つまたは複数のブースト回路６２４を含む。プリエンファシス回路６２１は、選択的に電荷を通信経路６２８に注入するためにどのブースト回路（複数）が有効にされるかを制御するイネーブル信号６２６を受信する。いくつかの実施形態では、イネーブル信号６２６は、マルチビット信号である。例えば、２ビットのイネーブル信号は、最大で４（２２）セットまでのブースト回路を個々に有効にでき、また、４ビットのイネーブル信号は、最大で１６（２４）セットまでのブースト回路を個々に有効にできる。プリエンファシス回路６２１は、受信した差動シリアル信号６１８をバッファリングして、そのバッファリングされたシリアル信号を、ＴＲＵＥおよびＣＯＭＰ信号経路を含む、差動経路６２７を通じて、出力段６２２に提供（例えば、出力）し、出力段６２２は、バッファリングされた差動シリアル信号を、差動通信経路６２８のＴＲＵＥおよびＣＯＭＰ経路を通じて、駆動するが、それらは、プリエンファシス回路６２１からの選択的な電荷注入によってブーストされる。バイアス回路６２９については、図７の説明と共に、以下で説明する。
【００１７】
図の以下の説明では、第１および第２のドーピングタイプのトランジスタの特定例として、ＰＭＯＳおよびＮＭＯＳトランジスタに言及される。第１のドーピングタイプのトランジスタは、ｐタイプのトランジスタであり得、ｐタイプのトランジスタの一例はＰＭＯＳトランジスタであり；また、第２のドーピングタイプのトランジスタは、ｎタイプのトランジスタであり得、ｎタイプのトランジスタの一例はＮＭＯＳトランジスタである。ＭＯＳは、金属‐酸化物‐半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に対する頭文字であるが、最新のトランジスタはしばしば、金属の代わりに、または金属に加えて、ポリ（ｐｏｌｙ）を使用する。従って、ＭＯＳという用語は、金属ゲートに限定されることを意図しない。
【００１８】
図７は、出力段回路７２２の一実施形態を示す。出力段７２２は、ＰＭＯＳ電流ミラーを提供するために、図６のバイアス回路６２９内のＰＭＯＳトランジスタ６３１とともに動作するＰＭＯＳトランジスタ７３０、およびＮＭＯＳ電流ミラーを提供するために、図６のバイアス回路６２９内のＮＭＯＳトランジスタ６３３とともに動作するＮＭＯＳトランジスタ７３２を含む。出力段７２２は、ＰＭＯＳトランジスタ７３４および７３５ならびにＮＭＯＳトランジスタ７３６および７３７を含む、差動スイッチングトランジスタを含む。ＰＭＯＳトランジスタ７３４のゲートおよびＮＭＯＳトランジスタ７３６のゲートは、バッファリングされた差動シリアル信号６２７のＴＲＵＥ信号をプリエンファシス回路６２４から受信し、ＰＭＯＳトランジスタ７３５のゲートおよびＮＭＯＳトランジスタ７３７のゲートは、バッファリングされた差動シリアル信号６２７のＣＯＭＰ信号をプリエンファシス回路６２４から受信する。差動ドライバ出力信号のＴＲＵＥ信号が、トランジスタ７３５と７３７との間のノードＥから駆動され、差動ドライバ出力信号用のＣＯＭＰ信号が、トランジスタ７３４と７３６との間のノードＦから駆動される。出力段用のバイアス回路６２９は、プログラマブル電流源６３８を含む。プログラマブル電流源の一例は、電圧制御式電流源を含む。電流源６３８からのプログラムされた電流は、ＮＭＯＳおよびＰＭＯＳ電流ミラー構成により、ＰＭＯＳおよびＮＭＯＳトランジスタ７３０および７３２を通って流れる。ＮＭＯＳトランジスタ６３３および６３９は、ＰＭＯＳトランジスタ６３１を流れる電流フローを制御するＮＭＯＳ電流ミラーを提供し、そのＰＭＯＳトランジスタ６３１は、ＰＭＯＳトランジスタ７３０と電流ミラーを形成する。ＮＭＯＳトランジスタ６３３および６３９は、ＮＭＯＳトランジスタ７３２を流れる電流を制御するためにもＮＭＯＳ電流ミラーを形成する。従って、プログラマブル電流源６３８は、差動通信経路６２８上での電圧振幅のために、トランジスタ７３０および７３２により、差動通信経路６２８に対して提供される電流、および差動通信経路６２８から提供される電流の制限を制御する。図示したバイアス回路６２９は、キャパシタンス６４１および６４２も含む。（個別のコンデンサおよび／または寄生容量によって提供され得る）これらのキャパシタンス６４１および６４２は、トランジスタ７３０および７３２のゲートに印加された電圧を平坦化して制御するが、それは、差動通信経路６２８への、および差動通信経路６２８からの利用可能な電流フローを維持する。本開示の内容を読むと、当業者には明らかであるように、電流制御を達成するために、ＮＭＯＳおよびＰＭＯＳミラー回路の他の相補的な構成が使用され得る。
【００１９】
図８は、本発明の実施形態に従った、プリエンファシス回路８２１の高レベル概観を示す。プリエンファシスは、例えば、チャネルにおける損失を補正して、送信等化を提供するために使用できる。図の左側は、バッファリングされた差動信号を図７に示す出力段７２２に提供する、バッファを、交差結合インバータ８４３の形式で示す。インバータ８４３は、積み重ねられたＰＭＯＳおよびＮＭＯＳトランジスタ８４４、８４５、８４６および８４７を含む。トランジスタ８４４および８４５のゲートは、図６に６１８として示している、差動シリアル通信経路８１８のＴＲＵＥ信号経路に接続され、トランジスタ８４６および８４７のゲートは、差動シリアル通信経路８１８のＣＯＭＰ信号経路に接続される。クロックインバータフィードバック８４８は、交差結合インバータ８４３に対して安定した切換点を保持するために使用できる。クロックインバータフィードバック８４８は、相対する方向に接続された２つのインバータを使用して形成され得る。インバータ８４３は、バッファリングされた差動シリアル信号をノードＣおよびノードＤを経由して、出力段に提供する。
【００２０】
図示したブースト回路８４９は、２つセットで動作するが、セット内の一方のブースト回路８４９Ａは、ＴＲＵＥ信号について動作し、セット内のもう一方のブースト回路８４９Ｂは、ＣＯＭＰ信号について動作する。図に示すように、ＴＲＵＥ信号が、ＴＲＵＥブースト回路８４９Ａの真の信号入力ＩＮで受信され、かつ、ＣＯＭＰブースト回路８４９Ｂの補完的な信号入力ＩＮＢＵＦで受信され、また、ＣＯＭＰ信号が、ＴＲＵＥブースト回路８４９Ａの補完的な信号入力ＩＮＢＵＦで受信され、かつ、ＣＯＭＰブースト回路８４９Ｂの真の信号入力で受信される。追加の真および補完的ペアのブースト回路（例えば、８４９Ｃ、および８４９Ｄ）が含まれ得る。ＴＲＵＥブースト回路の出力は、ＣＯＭＰ信号であり、それは、図６の電荷注入経路６２５のＣＯＭＰ経路に接続され、また、ＣＯＭＰブースト回路の出力は、ＴＲＵＥ信号であり、それは、図６の電荷注入経路６２５のＴＲＵＥ経路に接続される。各有効にされたブースト回路は、選択的な電荷注入を出力段の出力に提供できる。イネーブル信号は、例えば、ＴＲＵＥおよびＣＯＭＰブースト回路８４９Ａおよび８４９Ｂの単一のペアを有効または無効にするための単一ビット信号であり得るか、またはＴＲＵＥおよびＣＯＭＰブースト回路の２つ以上のペアをアドレス指定可能なマルチビット信号であり得る。例えば、２ビットのイネーブル信号は、最大で４（２２）ペアまでのＴＲＵＥおよびＣＯＭＰブースト回路をアドレス指定し得る。追加のブースト回路が、他のブースト回路と一緒に有効にされるために追加され得る。また、３ビット以上のイネーブル信号は、例えば、追加のブースト回路を一意に有効にするための追加の一意のアドレスを提供するために、使用され得る。これらの個々に有効にされたブースト回路は、プログラマブルプリエンファシスレベルに対して様々なレベルのプリエンファシスを提供できる。
【００２１】
図９は、本発明の実施形態に従った、プリエンファシスブースト回路９４９を示す。図示した回路９４９は、ブースト回路の出力、および従って、出力段の対応する出力上へのソース電流に対するブーストプルアップ回路９５０を含む。図示した回路９４９は、ブースト回路の出力からのシンク電流に対するブーストプルダウン回路９５１も含む。ＩＮ入力は、ＴＲＵＥブースト回路に対してＴＲＵＥ信号を受信し、ＣＯＭＰブースト回路に対してＣＯＭＰ信号を受信する；また、ＩＮＢＵＦ入力は、ＴＲＵＥブースト回路に対してＣＯＭＰ信号を受信し、ＣＯＭＰブースト回路に対してＴＲＵＥ信号を受信する。インバータ９５２を用いて、図１０および図１１を参照すると、ＥＮＡＢＬＥ入力上の信号は、ブーストプルダウン回路９５１およびブーストプルアップ回路９５０を有効にするか、またはブーストプルアップ回路９５０およびブーストプルダウン回路９５１を無効にする。ＩＮ入力上の信号が、ＰＭＯＳおよびＮＭＯＳスイッチングトランジスタ９５３および９５４に提供され、それらは、反転されたブースト出力を提供するために、ＩＮ信号を反転する。ＰＭＯＳスイッチングトランジスタ９５３は、ブーストプルアップ回路９５０からの電荷が反転されたブースト出力上に選択的に注入（例えば、追加、印加など）されるようにし、ＮＭＯＳスイッチングトランジスタ９５４は、電荷が、反転されたブースト出力からブーストプルダウン回路９５１を通して選択的に除去されるようにする。ブーストプルアップ回路９５０からの選択的な電荷注入およびブーストプルダウン回路９５１を通じた選択的な電荷除去は、プリエンファシスを提供できる。ＩＮＢＵＦ入力上の信号は、ＩＮ終端上の信号に対して補完的である。
【００２２】
図１０および図１１は、本発明の実施形態に従った、ブーストプルアップおよびプルダウン回路を示す。ＰＭＯＳトランジスタ１０５５およびＮＭＯＳトランジスタ１１５６は両方とも、プログラマブル出力を提供するために、（例えば、プリエンファシス回路のブースト回路の）プリエンファシス回路のブーストプルアップおよびブーストプルダウン回路を有効にするイネーブル信号に応答する。ＩＮＢＵＦ信号は、ＰＭＯＳプレチャージ装置１０５７によって受信されるが、それは、ＰＭＯＳプルアップトランジスタ１０５８およびブーストプルアップキャパシタンス１０５９を含む。ＰＭＯＳプレチャージ装置１０５７は、信号ＩＮＢＵＦが低い場合にキャパシタンス１０５９上に電荷を格納し、信号ＩＮＢＵＦが低から高に遷移する場合に（例えば、キャパシタンス１０５９を放電することにより）電荷を出力ノード上に注入する。ＩＮＢＵＦ信号は、ＮＭＯＳプレチャージ装置１１６０によっても受信されるが、それは、ＮＭＯＳプルダウントランジスタ１０６１およびブーストプルダウンコンデンサ１０６２を含む。ＮＭＯＳプレチャージ装置１０６０は、信号ＩＮＢＵＦが高い場合にキャパシタンス１０６２上に電荷を格納し、信号ＩＮＢＵＦが高から低に遷移する場合に電荷を出力ノードから除去する。例として、いくつかの実施形態は、ブースト回路の有効にされたセットに対する所望のプリエンファシスステップに対して電荷を提供するために、キャパシタンス１０５９および１０６２に約２０ｆＦのキャパシタンスを提供する。キャパシタンスの値ならびにトランジスタ１０５８および１０６１のサイジングは、チャネル損失を補正するために、所望の電流出力を出力ノードに提供するため、一緒にサイジングされる。
【００２３】
図１２Ａ〜図１２Ｄは、Ｔｒｕｅ信号がＨｉｇｈである場合の状態（図１２Ａ）、Ｔｒｕｅ信号がＨｉｇｈからＬｏｗに遷移した後の過渡状態（図１２Ｂ）、Ｔｒｕｅ信号がＬｏｗである場合の状態（図１２Ｃ）、およびＴｒｕｅ信号がＬｏｗからＨｉｇｈに遷移するときの過渡状態（図１２Ｄ）を含む、差動シリアル信号の異なる状態に対するプリエンファシスブースト回路を示す。図１２Ｂは、ＨｉｇｈからＬｏｗに遷移するＴｒｕｅ信号に応答して、インバータ出力に電荷を注入するブーストプルアップを示し、図１２Ｄは、ＬｏｗからＨｉｇｈに遷移するＴｒｕｅ信号に応答して、インバータ出力から電荷を除去するブーストプルダウンを示す。ＥＮＡＢＬＥ  ＰＭＯＳトランジスタ１２５５およびＮＭＯＳトランジスタ１２５６は、図１２Ａ〜図１２Ｄの全てに対してＯＮである。
【００２４】
図１２Ａは、Ｔｒｕｅ信号がＨｉｇｈである場合の状態に対するプリエンファシスブースト回路を示す。ＩＮがＨｉｇｈである場合にＬｏｗである、インバータ出力は、出力回路に対するＣＯＭＰ出力に接続される。ＩＮがＨｉｇｈである場合、ＩＮＢＵＦはＬｏｗである。従って、インバータのＰＭＯＳトランジスタ１２５３はＯＦＦであり、インバータのＮＭＯＳトランジスタ１２５４はＯＮであり、ＰＭＯＳプルアップトランジスタ１２５８はＯＮであり、ＮＭＯＳプルダウントランジスタ１２６１はＯＦＦである。プルアッププレチャージ装置１２５７は、プルアッププレチャージ装置の出力がほぼＶＤＤの電位を有するので、ブーストプルアップキャパシタンス１２５９上に電荷を格納する。トランジスタ１２５４および１２５６がＯＮであるので、プルダウンプレチャージ装置１２６０の出力での電位は、インバータ出力での負のＣＯＭＰ信号に対応する。
【００２５】
図１２Ｂは、Ｔｒｕｅ信号がＨｉｇｈからＬｏｗに遷移した後の過渡状態に対するプリエンファシスブースト回路を示す。ＮＭＯＳおよびＰＭＯＳトランジスタが両方とも導通する、わずかな期間があることが認識される。この図は、トランジスタが切り替えられた後を示すことを意図しているが、回路内の過渡応答は、装置のプレチャージ機能を提供する。従って、インバータのＰＭＯＳトランジスタ１２５３はＯＮであり、インバータのＮＭＯＳトランジスタ１２５４はＯＦＦであり、ＰＭＯＳプルアップトランジスタ１２５８はＯＦＦであり、ＮＭＯＳプルダウントランジスタ１２６１はＯＮである。
【００２６】
プルアッププレチャージ装置１２５７は、電位をブーストプルアップキャパシタンス１２５９からインバータ出力上に放電し、従って、（例えば、インバータ出力上の電位がＬｏｗからＨｉｇｈに遷移するときに信号遷移を支援するため）電荷をインバータ出力に注入する。プルアッププレチャージ装置１２５７の出力は、ほぼＶＤＤの電位からインバータ出力の電位に低下し、次いで、インバータ出力の電位が上昇すると再度上昇する。プルダウンプレチャージ装置１２６０内のトランジスタ１２６１はＯＮであるが、インバータのＮＭＯＳトランジスタ１２５４がＯＦＦであるので、プルダウンプレチャージ装置１２６０の出力ノードは、負電位からＶＳＳに上昇する。
【００２７】
図１２Ｃは、Ｔｒｕｅ信号がＬｏｗである場合の状態に対するプリエンファシスブースト回路を示す。ＩＮがＬｏｗである場合、インバータ出力はＨｉｇｈである。ＩＮがＬｏｗである場合、ＩＮＢＵＦはＨｉｇｈである。従って、インバータのＰＭＯＳトランジスタ１２５３はＯＮであり、インバータのＮＭＯＳトランジスタ１２５４はＯＦＦであり、ＰＭＯＳプルアップトランジスタ１２５８はＯＦＦであり、ＮＭＯＳプルダウントランジスタ１２６１はＯＮである。プルアッププレチャージ装置１２５７の出力は、トランジスタ１２５３および１２５５は両方ともＯＮであるので、インバータ出力上のＨｉｇｈ電位に対応する電位を有する。トランジスタ１２６１がＯＮであるので、プルダウンプレチャージ装置１２６０の出力での電位は、ＶＳＳに対応する。
【００２８】
図１２Ｄは、Ｔｒｕｅ信号がＬｏｗからＨｉｇｈに遷移した後の過渡状態に対するプリエンファシスブースト回路を示す。ＮＭＯＳおよびＰＭＯＳトランジスタが両方とも導通する、わずかな期間があることが認識される。この図は、トランジスタが切り替えられた後を示すことを意図しているが、装置のプレチャージ機能を提供する過渡電流がある。従って、インバータのＰＭＯＳトランジスタ１２５３がＯＦＦであり、インバータのＮＭＯＳトランジスタ１２５４がＯＮであり、ＰＭＯＳプルアップトランジスタ１２５８がＯＮであり、ＮＭＯＳプルダウントランジスタ１２６１がＯＦＦである。
【００２９】
プルアッププレチャージ装置１２５７は、キャパシタンス１２５９を充電しており、プルアッププレチャージ装置１２５７出力での電位がＶＤＤまで上昇する。ＮＭＯＳプレチャージ出力において印加されるステップアップ電圧は高周波イベントであり、キャパシタンス１２６２を通るＶＳＳへの過渡高周波応答を生じる。電流がインバータ出力から流れて、キャパシタンス１２６２を充電するとき、ＮＭＯＳプレチャージ出力の電位がＶＳＳからインバータ出力の電位に上昇し、次いで、インバータ出力の電位が負電位に低下すると、それとともに低下する。
【００３０】
図１３は、本発明の実施形態に従った、差動送信機回路の出力段をプレチャージするための方法を示す。送信機回路は、少なくとも１つのプリエンファシス回路を含み、それは、ブースト回路を含むことができる。１３７０で、ブースト回路の少なくとも１つのセットが有効にされる。ブースト回路のセットでは、第１のブースト回路が差動通信経路のうちの第１の１つに結合され、第２のブースト回路が差動通信経路のうちの第２の１つに結合される。各ブースト回路がインバータを含む場合、第１のブースト回路に対するＴｒｕｅ入力信号が、出力段の出力に対するＣｏｍｐ信号として出力され、第２のブースト回路に対するＣｏｍｐ入力信号が、出力段の出力に対するＴｒｕｅ信号として出力される。イネーブル信号は、２つ以上のブースト回路を選択的に有効にするために使用されるマルチビットイネーブル信号であり得る。１３７１で、送信機回路が差動終端回路を使用して終端処理されるが、それは、終端抵抗を流れる電流を減らし、従って、回路の電力使用を減らすことができる。１３７２で、差動シリアル信号が、送信機回路から通信経路を通じて伝達（例えば、伝送）される。１３７３で、差動シリアル信号の伝達は、送信機回路内の出力段回路および送信機回路内の１つまたは複数の有効にされたプリエンファシスブースト回路の両方において、並直列変換器から提供された差動シリアル信号を受信することを含む。１３７４で、出力ノードが高電位に遷移すると、有効にされたプリエンファシスブースト回路（複数）を使用して、出力段回路の出力ノードに選択的に電荷を注入し、また、出力ノードが低電位に遷移すると、有効にされたプリエンファシスブースト回路（複数）を使用して、出力段回路の出力ノードから選択的に電荷を除去することにより、通信経路損失を補正することを含め、差動シリアル信号が、出力段回路から送信される。例えば、有効にされたプリエンファシスブースト回路が、差動通信経路の１つに対する出力上に電荷を注入すると、別の有効にされたプリエンファシス回路が、差動通信経路の他の１つから電荷を除去する。プリエンファシスブースト回路内のブーストプルアップ回路は、選択的に電荷を注入し、プリエンファシスブースト回路内のブーストプルダウン回路は、選択的に電荷を除去する。
【００３１】
図１４は、出力ノード上のプリエンファシスプログラム可能性のシミュレーションを示す。これらの図は、ブースト回路なし、ならびに１つ、２つ、３つ、および４つのブースト回路の有効にされたセットに対する信号遷移を示す。ブースト回路の有効にされたセットは、より高速で大規模な信号遷移を可能にする。図１５〜図１６に関して示すように、回路のプログラム可能性は、適切な数のブースト回路セットが、通信経路の所与の特性に対して有効にできるようにする。図１５は、−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示し、図１６は、−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。−５ｄＢチャネル損失の通信経路に対して、最も一貫した遷移は、ブースト回路の２つの有効にされたセットによって提供されるように見える。−１０ｄＢチャネル損失の通信経路に対して、最も一貫した遷移は、ブースト回路の４つの有効にされたセットによって提供されるように見える。これらの図は、通信経路上でのより大きなチャネル損失を補正するため、より多くの電荷を通信経路上に選択的に注入するために、追加のブースト回路が有効にできることを大まかに示すために例として提供される。プリエンファシスの量は、プレチャージ装置に対して使用されるキャパシタンスによって決まり得る。
【００３２】
本明細書では、特定の実施形態を示して説明しているが、当業者には、同じ目的を達成するために計算された任意の配置が、図示した特定の実施形態と置換され得ることが理解されるであろう。例えば、本文書では、ＮＭＯＳトランジスタに言及するが、回路機構は他のＮタイプのトランジスタを使用するように設計され得、また、本文書では、ＰＭＯＳトランジスタに言及するが、回路機構は他のＰタイプのトランジスタを使用するように設計され得る。図示した回路は、他のｎタイプおよびｐタイプのトランジスタで設計され得る。様々な実施形態は、本明細書に記載する実施形態の置換および／または組合せを使用する。前述の説明は、制限ではなく、例示を意図していること、および本明細書で採用された句法または用語は、説明のためであることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【国際調査報告】
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