(57)【要約】記憶素子に対する最適化されたリセット状態による漏洩低減及び性能改善のための種々の方法が提供される。方法は記憶素子を選択することを含み、ここで記憶素子は、静的電流漏洩を低減するようにサイズ付けられた少なくとも１つの記憶素子コンポーネント、又は記憶素子の速度若しくは性能の少なくとも１つを増大するように適合させられた少なくとも１つの記憶素子コンポーネントを備える。方法はまた、望ましいリセット状態を記憶素子のために決定することを要求し、ここで望ましいリセット状態は、静的電流漏洩の低減、記憶素子の速度又は性能に少なくとも基づく。方法はまた、当該記憶素子リセット状態を望ましいリセット状態にセットすることを要求する。追加的な方法は、予め定められた時間を記憶素子が静的状態で費やしたかどうかを決定することと、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づく望ましいリセット状態を記憶素子のために決定することと、を要求する。追加的な方法はまた、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づく望ましいリセット状態をセットすることを要求する。【選択図】図１
2014503875.tif 000002
【特許請求の範囲】
【請求項１】
静的電流漏洩を低減するようにサイズ付けられた少なくとも１つの記憶素子コンポーネントを記憶素子が備えていることに少なくとも基づき前記記憶素子を選択することと、
静的電流漏洩の低減に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、
当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。
【請求項２】
記憶素子を選択することは、クロス結合されたインバータの対を備える記憶素子を選択することと、前記クロス結合されたインバータの対が静的電流漏洩を低減するように非対称にサイズ付けされていることに少なくとも基づき記憶素子を選択することと、を更に備える請求項１の方法。
【請求項３】
記憶素子を選択することは、静的電流漏洩を低減するようにサイズ付けされた記憶素子コンポーネントの積層体を前記クロス結合されたインバータの対が備えていることに更に基づく請求項２の方法。
【請求項４】
第２の記憶素子コンポーネントが静的電流漏洩を低減するようにサイズ付けられていることに少なくとも基づき記憶素子を選択することと、
記憶素子がフリップフロップ、ラッチ、ビットセル又はレジスタの１つであることに基づきその記憶素子を選択することと、を更に備える請求項１の方法。
【請求項５】
漏洩を低減するために少なくとも１つの記憶素子コンポーネントを追加的に積層することと、漏洩を低減するために少なくとも１つの記憶素子コンポーネントの種類を変更することと、漏洩を低減するために少なくとも１つの記憶素子コンポーネントのチャネル長を長くすることと、の少なくとも１つを更に備える請求項１の方法。
【請求項６】
記憶素子の速度又は性能の少なくとも１つを増大するように適合させられた少なくとも１つの記憶素子コンポーネントを前記記憶素子が備えていることに少なくとも基づき前記記憶素子を選択することと、
前記記憶素子の速度又は性能の少なくとも１つの増大に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、
当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。
【請求項７】
記憶素子を選択することは、クロス結合されたインバータの対を備える記憶素子を選択することと、前記クロス結合されたインバータの対が記憶素子の速度又は性能の少なくとも１つを増大する少なくとも１つの特性を備えていることに少なくとも基づきその記憶素子を選択することと、を更に備える請求項６の方法。
【請求項８】
記憶素子を選択することは、前記クロス結合されたインバータの対がその記憶素子の速度又は性能の少なくとも１つを増大する少なくとも１つの特性を備える記憶素子コンポーネントの積層体を備えていることに更に基づき、
記憶素子を選択することは、前記記憶素子コンポーネント又は前記クロス結合されたインバータの対の少なくとも一方が非対称にサイズ付けされていることに当該選択を少なくとも基づかせることを更に備える請求項７の方法。
【請求項９】
第２の記憶素子コンポーネントが記憶素子の速度又は性能の少なくとも１つを増大するようにサイズ付けられていることに少なくとも基づきその記憶素子を選択することと、
記憶素子がフリップフロップ、ラッチ、ビットセル又はレジスタの１つであることに基づきその記憶素子を選択することと、を更に備える請求項６の方法。
【請求項１０】
漏洩電流の低減、記憶素子速度の増大又は記憶素子性能の増大の少なくとも１つに基づく望ましいリセット状態を記憶素子のために決定することと、
当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。
【請求項１１】
前記望ましいリセット状態を決定することは、
前記記憶素子が前記漏洩電流の低減に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における漏洩電流の低減、
前記記憶素子が前記記憶素子速度の増大に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における記憶素子速度の増大、又は
前記記憶素子が前記記憶素子性能の増大に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における記憶素子性能の増大、の少なくとも１つに基づく請求項１０の方法。
【請求項１２】
リセットから脱している前記記憶素子を前記望ましいリセット状態にすることを更に備える請求項１０の方法。
【請求項１３】
記憶素子のための前記望ましいリセット状態を記憶素子コンポーネントのサイズに少なくとも基づいて決定することを更に備える請求項１０の方法。
【請求項１４】
少なくとも予め定められた時間を記憶素子が静的状態で費やしたかどうかを決定することと、
少なくとも前記予め定められた時間を前記記憶素子が費やした前記静的状態に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、
少なくとも前記予め定められた時間を前記記憶素子が費やした前記静的状態に少なくとも基づく望ましいリセット状態をセットすることと、を備える方法。
【請求項１５】
前記記憶素子が少なくとも前記予め定められた時間を異なる静的状態で費やしたかどうかを決定することと、
前記記憶素子が少なくとも前記予め定められた時間を費やした前記異なる静的状態に少なくとも基づいて前記望ましいリセット状態を変更することと、を更に備える請求項１４の方法。
【請求項１６】
リセットから脱している前記記憶素子を前記望ましいリセット状態にすること、又は少なくとも１つの電力節約考慮に少なくとも基づき前記望ましいリセット状態を決定することの少なくとも１つを更に備える請求項１４の方法。
【請求項１７】
処理デバイスの一部になるべき前記記憶素子を選択することを更に備える請求項４、９、１３又は１４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は概して半導体記憶素子に関し、より特定的には最適化されたリセット状態による漏洩低減のための方法及び装置に関する。
【背景技術】
【０００２】
コンピュータ回路は、比較的単純な基本的実装から複雑で高速な設計へと進化してきている。最新の通信デバイス、コンピューティングデバイス及び処理デバイスの速度、特徴及び能力の増大は、多くの分野でより大きな電力をコンピュータ回路に消費させている。そのような電力重視回路設計は、例えばバッテリ寿命がそのような電力重視回路設計によって悪影響を受け得る携帯型デバイスにおいて、設計者にとっては課題であったし、消費者にとっては問題であった。同様に、デスクトップ及びラップトップコンピュータ、コンピュータモニタ等のような製品も、それらの特徴、複雑性及び速度を増大してきた。設計者達は、通常動作の間の他、ユーザによって使用されないときにも電力をそれほど消費しないデバイスを開発することによって、バッテリ寿命及び電力消費の問題を改善するよう試みてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
典型的には、コンピュータ回路レベルでは、最新の通信デバイス、コンピューティングデバイス及び処理デバイスは、ラッチ、フリップフロップ、組み合わせ論理、バッファ及びインバータ、トランジスタ等の標準的な構成要素デバイスに基づいている。ラッチ及びフリップフロップのような記憶素子は、既存のデータ値をホールドし、そして新たな値を「クロックイン(clock in)」する。ラッチ及びフリップフロップのような記憶素子へと新たな値をロードすることは、ラッチやフリップフロップが処理を「切り換えられる(switched)」ことを必要とし、それにより、例えば、クロック信号等に合わせて新たなデータ値がラッチ又はフリップフロップ内へとロードされる。「切り換わり(switching)」の間、ラッチやフリップフロップはアクティブに動作している。しかし、ラッチ及びフリップフロップ等の記憶素子が切り換わっていない時間も存在する。即ち、記憶素子は、記憶されているデータ値の変化が生じない「静的状態(static states)」においても時間を費やす。そのような「静的状態」の間、ラッチ及びフリップフロップ等の記憶素子は、それらのそれぞれのサブコンポーネントと共に、静的な電力浪費、即ち電力漏洩を生じやすい。漏洩電流とは、「静的状態」にある間に（即ち記憶素子が「切り換わって」いない間に）記憶素子の１つ以上のコンポーネントによって浪費される電流の量のことである。記憶素子が切り換わっていないとき、その非アクティブなコンポーネントは電力を浪費し続け、浪費された電力は本質的に無駄になるので、どのような静的電力浪費であっても特にコストがかかる。そのような静的漏洩は、記憶素子を特定の電圧及び電流で電源オンにしておくコストと見ることができる。従って、このコストを低減するために改良された漏洩効率を伴う設計に対する要求が存在する。標準的な記憶素子を用いる現在の回路実装では、漏洩を低減するために複数のトランジスタを「積層する(stacking)」等、全体動作を考慮した設計によってこの問題を低減することを試みるが、そのような設計でも漏洩最適化問題が残ってしまう。
【０００４】
同様に、記憶素子は、記憶素子が属する電気回路経路に対するタイミングに影響し得る切り換わり時間、クロック・出力間時間、ホールド時間、セットアップ時間等のための速度に関連する特性を有している。標準的な記憶素子を用いる現在の回路設計実装では、回路経路タイミングの何らかの側面を改善するために、所望のクロック・出力間、ホールド又はセットアップの特性を伴う標準的な記憶素子を選択することによってタイミングを低減することを試みるが、そのような設計でもタイミング最適化問題が残ってしまう。
【課題を解決するための手段】
【０００５】
本発明の１つの実施形態においては、方法が提供される。この方法は、静的電流漏洩を低減するようにサイズ付けられた少なくとも１つの記憶素子コンポーネントを備える記憶素子を選択することと、望ましいリセット状態を記憶素子のために決定することと、を含み、この場合、望ましいリセット状態は、静的電流漏洩の低減に少なくとも基づく。この方法はまた、当該記憶素子リセット状態を望ましいリセット状態にセットすることを含む。
【０００６】
本発明の別の実施形態においては、方法が提供される。この方法は記憶素子を選択することを含み、この場合、記憶素子は、記憶素子の速度又は性能の少なくとも１つを増大するように適合させられた少なくとも１つの記憶素子コンポーネントを備える。この方法はまた、記憶素子の速度又は性能の少なくとも１つの増大に少なくとも基づく望ましいリセット状態を記憶素子のために決定することと、当該記憶素子リセット状態を望ましいリセット状態にセットすることと、を含む。
【０００７】
本発明の更に別の実施形態においては、方法が提供される。この方法は、記憶素子のための望ましいリセット状態を決定することを含み、この場合、望ましいリセット状態は、漏洩電流の低減、記憶素子速度の増大又は記憶素子性能の増大の少なくとも１つに基づく。この方法はまた、当該記憶素子リセット状態を望ましいリセット状態にセットすることを要求する(calls for)。
【０００８】
本発明の更に別の実施形態においては、方法が提供される。この方法は、予め定められた時間を記憶素子が静的状態で費やしたかどうかを決定することと、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づき望ましいリセット状態を記憶素子のために決定することと、を要求する。方法はまた、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づく望ましいリセット状態をセットすることを要求する。
【図面の簡単な説明】
【０００９】
本発明は添付の図面と共に以下の説明を参照することによって理解されるであろう。図面において参照番号の最も左側の単一又は複数の数字は、その参照番号が現れる最初の図面を表す。
【００１０】
【図１】図１は１つの例示的な実施形態に従う記憶スキームを採用するグラフィクスカードを含むコンピュータシステムの単純化されたブロック図を模式的に示している。
【図２】図２は１つの例示的な実施形態に従いネットワークを介して接続された多重コンピュータシステムの単純化されたブロック図を示している。
【図３】図３Ａは１つの例示的な実施形態に従いシリコンチップ並びに図１及び２に示されるデバイスにおいて用いられ得る記憶素子及び記憶素子のアレイの単純化された例示的な表現を示す図（その１）であり、図３Ｂは１つの例示的な実施形態に従いシリコンチップ並びに図１及び２に示されるデバイスにおいて用いられ得る記憶素子及び記憶素子のアレイの単純化された例示的な表現を示す図（その２）であり、図３Ｃは１つの例示的な実施形態に従い半導体ウェハ又は製品を製造するために用いられる半導体製造設備の単純化された例示的な表現を示す図である。
【図４】図４は対称なサイズ付けを伴う標準的な従来の記憶素子の詳細な表現を示す図である。
【図５】図５は１つの例示的な実施形態に従い漏洩、速度及び／又は性能のための最適化を伴う記憶素子の詳細な表現を示す図である。
【図６】図６は１つの例示的な実施形態に従う図５の最適化された記憶素子におけるクロス結合されたインバータの対の詳細な表現を示す図である。
【図７】図７は１つの例示的な実施形態に従い記憶素子において漏洩を低減し又は速度／性能を高めるための動作的なフローチャートを示している。
【図８】図８は１つの例示的な実施形態に従い記憶素子における望ましいリセット状態を決定するための動作的なフローチャートを示している。
【００１１】
本発明は種々の修正及び代替的形態を許容する一方で、その具体的な実施形態が図面において例として示され、またここに詳細に説明される。但し、具体的な実施形態のここでの説明は、開示される特定の形態に本発明を限定することを意図されておらず、むしろそれとは逆に、添付の特許請求の範囲によって画定される本発明の精神及び範囲内にある全ての修正、均等なもの及び代替案を網羅することが意図されている。
【発明を実施するための形態】
【００１２】
本発明の例示的な実施形態が以下に説明される。明瞭さのために、実際の実装の全ての特徴がこの明細書に記載されているわけではない。任意のそのような実際の実施形態の開発においては、システム関連及びビジネス関連の制約の遵守等の実装毎に変わり得る開発者の具体的な目標を達成するために、種々の実装固有の決定がなされるであろうことが当然に理解されるべきである。また、そのような開発努力は得てして複雑で且つ時間を費やすものであるかもしれないが、この開示の利益を享受する当業者にとってはルーチン的な業務であろうことが理解されるはずである。
【００１３】
次に添付の図面を参照して、本発明の実施形態を説明する。説明のみを目的とし且つ本開示に係る主題を当業者にとって周知である詳細で不明瞭にすることのないように、種々の構造、接続、システム及びデバイスが図面に模式的に示されている。にもかかわらず、添付の図面は、本発明の例証的な例を記載し且つ説明するために含まれているものである。ここで用いられる語句は、関連分野を含めた当業者によるそれらの語句の理解と一致する意味を有するものとして理解され且つ解釈されるべきである。ある用語又は句の特別の定義、即ち当業者によって理解される通常の且つ慣例的な意味とは異なる定義は、ここでのその用語又は句の一貫した使用によって暗示されることが意図されるわけではない。ある用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別な定義は、その用語又は句に対するその特別な定義を直接的且つ明白に提供する定義的な方法において明細書内に明示的に記載されることになる。
【００１４】
ここに説明される種々の実施形態を実施するために、任意のサイズの相補型金属酸化物半導体（ＣＭＯＳ）の使用が検討される。加えて、非ＣＭＯＳ実装も検討される。
【００１５】
ここで用いられる「記憶素子」の用語は、この開示の利益を享有する当業者によって理解されるであろうように、フリップフロップ、ラッチ、レジスタ、ビットセル等を意味する。記憶素子は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、他のトランジスタ等の１つ以上の記憶素子コンポーネントから構成されてよく、記憶素子コンポーネントもまた、２つ以上のＭＯＳＦＥＴ、他のトランジスタ等の組み合わせであってよい。「記憶素子」はまた、上述の例のグループ又はアレイを包含し得る。「電子デバイス」の用語は、具体的には、デスクトップ及びラップトップコンピュータ、サーバ及びコンピューティングデバイス、電子コンポーネント（例えば記憶ドライブ／ハードドライブ、メモリ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理アレイ及びプログラム可能アレイ論理（ＰＬＡ／ＰＡＬ）、複合プログラム可能論理デバイス（ＣＰＤＬ）、マイクロプロセッサ、マイクロコントローラ、フロッピドライブ、テープドライブ、コンパクトディスク及びデジタルビデオディスク（ＣＤ−ＲＯＭ及びＤＶＤ）ドライブ等）、コンピュータモニタデバイス、プリンタ及びスキャナ、処理デバイス、ワイヤレスデバイス、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、携帯型音楽プレーヤ、ビデオゲーム及びビデオゲームコンソール、外部メモリデバイス（例えば、ユニバーサルシリアルバス（ＵＳＢ）サムドライブ、外部ハードドライブ等）、オーディオ及びビデオプレーヤ、ステレオ、テレビジョン、製造装置、自動車及びオートバイ、大量輸送車両（例えば、バス、列車、飛行機等）における電子システム、セキュリティシステム、及び記憶素子を採用している任意の他のデバイス又はシステムに加えて、記憶素子を含む。加えて、「電子デバイス」は、上述したように、「記憶素子」の複数素子を採用している装置であってよい。「電子デバイス」は、１つ以上の「記憶素子」、「記憶素子」の１つ以上のアレイ、及び／又は１つ以上のシリコンチップを含んでいてよい。
【００１６】
「標準的記憶素子」の用語は、当該産業において通常用いられているような記憶素子であって、本発明の種々の実施形態において説明される追加的な利益及び特徴を有していない記憶素子を参照する。例えば上述の背景技術以降に記載されているように、回路設計の現在の実装は、「標準的な」フリップフロップ及びラッチを用いているであろう。ここでの１つ以上の実施形態に示されるように、最適化されたリセット状態の使用による漏洩（即ち漏洩電流及び電力浪費）の最適化及び／又は低減は、「標準的な記憶素子」に対する単一又は複数の改善を可能にする。ここでの１つ以上の実施形態では、漏洩低減は、「標準的な記憶素子」トランジスタコンポーネント（例えば「標準的な」フリップチップトランジスタ）とは異なってサイズ付けされた記憶素子コンポーネント（例えばＭＯＳＦＥＴ等）を利用する記憶素子（例えばフリップフロップ、ラッチ等）において実装されてよい。ここでの種々の実施形態では、１つ以上の記憶素子コンポーネントは、漏洩を低減するようにサイズ付けられる（例えば静止状態にてより少ない電流を用いるように、より小さくサイズ付けられる）。
【００１７】
本開示の利益を享有する当業者にとって明らかであろうように、ここで説明される異なる複数の実施形態は種々の組み合わせにおいて一緒に実装され得ることが検討される。即ち、ここに示される複数の実施形態は、互いに相互排他的ではなく、ここでの説明に従って単独で又は任意の組み合わせにおいて実施されてよい。
【００１８】
本発明の実施形態は、概して、種々のコンピューティングデバイス及び処理デバイスにおいて記憶素子のための最適化されたリセット状態を用いることによって、漏洩低減を提供する。
【００１９】
先ず図１を参照すると、本発明の実施形態に従う例示的なコンピュータシステム１００のブロック図が示されている。種々の実施形態において、コンピュータシステム１００は、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、携帯型デバイス、電話機、パーソナルデータアシスタント（ＰＤＡ）、サーバ、メインフレーム、ワーク端末、等であってよい。コンピュータシステム１００は主構造１１０を含み、主構造１１０は、コンピュータマザーボード、回路ボード又はプリント回路ボード、デスクトップコンピュータ筐体及び／又はタワー、ラップトップコンピュータベース、サーバ筐体、携帯型デバイスの一部、パーソナルデータアシスタント（ＰＤＡ）等であってよい。１つの実施形態においては、主構造１１０はグラフィクスカード１２０を含む。１つの実施形態においては、グラフィクスカード１２０は、アドバンスト・マイクロ・デバイセズ（「ＡＭＤ」）からのＡＴＩ＿Ｒａｄｅｏｎ（商標）グラフィクスカードであってよく、代替的な実施形態においては、メモリを用いる任意の他のグラフィクスカードであってよい。種々の実施形態において、グラフィクスカード１２０は、周辺コンポーネント相互接続(Peripheral Component Interconnect)（ＰＣＩ）バス（図示せず）、ＰＣＩエクスプレス(PCI-Express)バス（図示せず）、アクセレレーテッドグラフィクスポート(Accelerated Graphics Port)（ＡＧＰ）バス（同じく図示せず）又は当該分野で知られる任意の他の接続上で接続されていてよい。尚、本発明の実施形態は、グラフィクスカード１２０の主コンピュータ構造１１０への接続性によっては限定されない。１つの実施形態においては、コンピュータシステム１００は、Ｌｉｎｕｘ（登録商標）、ＵＮＩＸ（登録商標）、Ｗｉｎｄｏｗｓ（登録商標）、Ｍａｃ＿ＯＳ等のオペレーティングシステムを実行する。
【００２０】
１つの実施形態においては、グラフィクスカード１２０は、グラフィクスデータを処理する場合に用いられるグラフィクス処理ユニット（ＧＰＵ）１２５を含んでいてよい。ＧＰＵ１２５は、１つの実施形態においては、記憶素子３１０（図３に関して更に詳細に後で論じられる）を含んでいてよい。１つの実施形態においては、記憶素子３１０は、複数の記憶素子のアレイ３２０（図３）であってよく、記憶素子のアレイ３２０は、組み込み型ランダムアクセスメモリ（ＲＡＭ）、組み込み型スタティックランダムアクセスメモリ（ＳＲＡＭ）、組み込み型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＣＰＵ１４０、ＧＰＵ１２５又は何らかの他の集積回路（ＩＣ）の一部であってよい。代替的な実施形態においては、記憶素子３１０又は記憶素子のアレイ３２０は、ＧＰＵ１２５内に組み込まれることに加えて又はそれに代えて、グラフィクスカード１２０内に組み込まれていてよい。種々の実施形態において、グラフィクスカード１２０は、回路ボード、プリント回路ボード又はドーターボード等と称されることがある。
【００２１】
１つの実施形態においては、コンピュータシステム１００は、中央処理ユニット（ＣＰＵ）１４０を含み、ＣＰＵ１４０はノースブリッジ１４５に接続される。ＣＰＵ１４０及びノースブリッジ１４５は、マザーボード（図示せず）上又はコンピュータシステム１００の何らかの他の構造上に配置されてよい。特定の実施形態においては、グラフィクスカード１２０は、ノースブリッジ１４５を介して又は当該分野で知られる何らかの他の接続を介してＣＰＵ１４０に結合され得ることが検討される。例えば、ＣＰＵ１４０、ノースブリッジ１４５及びＧＰＵ１２５は、単一のパッケージ内に含まれていてよく、又は単一のダイ若しくは「チップ」の一部として含まれていてよい。主構造１１０の一部を形成するものとして図示される種々のコンポーネントの配置を変更する代替的な実施形態もまた検討される。特定の実施形態においては、ＣＰＵ１４０及び／又はノースブリッジ１４５は、各々、コンピュータシステム１００内の他のどこかに見られる他の記憶素子３１０に加えて、記憶素子３１０及び／又は記憶素子３１０のアレイを含んでいてよい。特定の実施形態においては、ノースブリッジ１４５はシステムＲＡＭ（又はＤＲＡＭ）１５５に結合されていてよく、他の実施形態においては、システムＲＡＭ１５５はＣＰＵ１４０に直接的に結合されてよい。システムＲＡＭ１５５は当該分野で知られる任意の種類のＲＡＭであってよい。ＲＡＭ１５５の種類は本発明の実施形態を限定しない。１つの実施形態においては、ノースブリッジ１４５はサウスブリッジ１５０に接続されてよい。他の実施形態においては、ノースブリッジ１４５及びサウスブリッジ１５０はコンピュータシステム１００内の同じチップ上にあってよく、又はノースブリッジ１４５及びサウスブリッジ１５０は異なるチップ上にあってよい。１つの実施形態においては、サウスブリッジ１５０は、コンピュータシステム１００内の他のどこかにおける任意の他の記憶素子３１０に加えて記憶素子３１０を有していてよい。種々の実施形態において、サウスブリッジ１５０は１つ以上のデータ記憶ユニット１６０に接続されてよい。データ記憶ユニット１６０は、ハードドライブ、ソリッドステートドライブ、磁気テープ、又はデータを記憶するために用いられる任意の他の書き込み可能媒体であってよい。種々の実施形態において、中央処理ユニット１４０、ノースブリッジ１４５、サウスブリッジ１５０、グラフィクス処理ユニット１２５及び／又はＤＲＡＭ１５５は、コンピュータチップ若しくはシリコンベースのコンピュータチップであってよく、又はコンピュータチップ若しくはシリコンベースのコンピュータチップの一部であってよい。１つ以上の実施形態において、コンピュータシステム１００の種々のコンポーネントは、１つのバス１９５又は２つ以上のバス１９５に動作可能に、電気的に且つ／又は物理的に接続され又はリンクされてよい。
【００２２】
種々の実施形態において、コンピュータシステム１００は、１つ以上のディスプレイユニット１７０、入力デバイス１８０、出力デバイス１８５及び／又は他の周辺デバイス１９０に接続されてよい。種々の実施形態において、これらの要素は、コンピュータシステム１００の内部又は外部にあってよく、また本発明の実施形態の範囲に影響することなく有線又はワイヤレスで接続されてよい。ディスプレイユニット１７０は、内部又は外部のモニタ、テレビジョン画面、携帯型デバイスディスプレイ等であってよい。入力デバイス１８０は、キーボード、マウス、トラックボール、スタイラス、マウスパッド、マウスボタン、ジョイスティック、スキャナ等のいずれであってもよい。出力デバイス１８５は、モニタ、プリンタ、プロッタ、複写機又は他の出力デバイスのいずれであってもよい。周辺デバイス１９０は、コンピュータに結合され得る任意の他のデバイスであってよく、物理的なデジタル媒体から読み出し且つ／又はそれに書き込むことが可能なＣＤ／ＤＶＤドライブ、ＵＳＢデバイス、Ｚｉｐドライブ、外部フロッピドライブ、外部ハードドライブ、電話機及び／又は広帯域モデム、ルータ／ゲートウェイ、アクセス点、等が例示される。コンピュータシステム１００の特定の例示的な側面がここに説明されていない限りにおいて、そのような例示的側面は、当業者によって理解されるであろうような本発明の実施形態の精神及び範囲を限定することなしに、種々の実施形態に含まれていてよく又は含まれていなくてよい。
【００２３】
次に図２を参照すると、本発明の実施形態に従う例示的なコンピュータネットワーク２００のブロック図が示されている。１つの実施形態においては、任意の数のコンピュータシステム１００が、ネットワーク基盤２１０を介して通信可能に互いに結合され且つ／又は接続される。種々の実施形態において、そのような接続は、ここに説明される実施形態の範囲を限定することなく有線２３０又はワイヤレス２２０であってよい。ネットワーク２００は、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、パーソナルネットワーク、企業イントラネット又は企業ネットワーク、インターネット等であってよい。１つの実施形態においては、ネットワーク基盤２１０を介してネットワーク２００に接続されるコンピュータシステム１００は、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、携帯型デバイス、電話機、パーソナルデータアシスタント（ＰＤＡ）、サーバ、メインフレーム、ワーク端末、等であってよい。図２に示されるコンピュータの数は全く例示的なものであり、実際上は任意の数のコンピュータシステム１００がネットワーク２００を用いて結合／接続されてよい。
【００２４】
次に図３Ａ〜３Ｃを参照すると、１つの実施形態に従いシリコンチップ３４０や図１及び２に示されるデバイスにおいて用いられてよい記憶素子３１０及び記憶素子３１０のアレイ３２０の単純化された例示的な表現が示されている。図３Ａは１つの実施形態に従う例示的な記憶素子３１０（ここではＱＢ、非スキャン、Ｄフリップフロップ）を示しているが、当業者であれば、記憶素子３１０は本発明の精神及び範囲から逸脱することなしに上述したものを含めて種々の形態のいずれかを取り得ることを理解するはずである。記憶素子３１０は、単一の素子（３１０）として実装されてよく又はアレイ３２０において若しくは他のグループ（図示せず）において実装されてよい。
【００２５】
図３Ｂを参照すると、アレイ３２０は、複数の記憶素子３１０から形成されるものとして図示されており、そして各列がｍ行からなるｎ列に配列されてよい。つまり、アレイ３２０は「ｍ×ｎ」個の記憶素子３１０の配列から構成されていてよい。ｍ及びｎは両方とも１以上の整数であることが検討される。例えば、２つの具体的な実施形態によると、アレイ３２０は、単一の記憶素子３１０（１×１アレイ、ここではｍ＝１且つｎ＝１）から構成されてよく、６５，５３６個の記憶素子３１０（２５６×２５６アレイ、ここではｍ＝２５６且つｎ＝２５６）から構成されてよく、２５６個の記憶素子３１０（２５６×１アレイ、ここではｍ＝２５６且つｎ＝１）から構成されてよく、又は本開示の利益を享受する当業者にとって明らかであろうような任意の他の構成であってよい。上述したように、記憶素子３１０のアレイ３２０は、限定はされないが、中央プロセッサ、グラフィクスプロセッサ、マザーボード、グラフィクスカード、組み合わせ論理実装、レジスタバンク、メモリ、他の集積回路（ＩＣ）等を含めて幅広い種類の電子デバイスにおいて用いられてよい。
【００２６】
次に図３Ｃを参照すると、１つの実施形態に従い、記憶素子３１０の１つ以上のアレイ３２０は、シリコンチップ３４０（又はコンピュータチップ）上に含まれていてよい。シリコンチップ３４０は、記憶素子３１０のアレイ３２０の１つ以上の異なる構成を含んでいてよい。シリコンチップ３４０は、製造設備（又は「ファブ(fab)」）３９０においてシリコンウェハ３３０上に製造されてよい。つまり、シリコンウェハ３３０及びシリコンチップ３４０は、ファブ３９０の出力又は製品と称されてよい。シリコンチップ３４０は、本開示において上述されたもの等の電子デバイスにおいて用いられてよい。
【００２７】
次に図４を参照すると、標準的な従来の記憶素子４００の詳細な表現が示されている。図示される記憶素子４００は、標準的な反転出力フリップフロップとして例示される。従来の記憶素子４００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の構成として図示されている。図示されるＭＯＳＦＥＴは、本開示の利益を享受する当業者にとって明らかであろうように、ｎ型（ｎＦＥＴ）及びｐ型（ｐＦＥＴ）のＭＯＳＦＥＴとして示されている。従来の記憶素子４００は、電源ノード（ＶＤＤ！）４３７（ここでは「非接地電位ノード」と言う）及び接地ノード（ＶＳＳ！）４３０を含む。電源ノードＶＤＤ！４３７は、ｐＦＥＴ４１６ａ〜ｆを介して従来の記憶素子４００の種々のコンポーネントに接続され、また接地ノードＶＳＳ！４３０は、ｎＦＥＴ４１５ａ〜ｆを介して従来の記憶素子４００の種々のコンポーネントに接続される。従来の記憶素子４００は、入力端子４５０（「Ｄ」）及び反転出力端子４５５（「ＱＢ」）を含む。入力４５０に供給される値は、クロック信号ＣＬＫ４６０及びＣＬＫＢ４６５並びにクロッキングコンポーネント４９０を用いてクロックインされる。クロック信号ＣＬＫ４６０及びＣＬＫＢ４６５は、図４に示されるｐＦＥＴ及びｎＦＥＴのクロックゲートに提示される。一旦クロックインされると、入力値は記憶ノード４２０（「ｑｆ」）で記憶される。対応する反転入力値は記憶ノード４２５（「ｑｆ＿ｘ」）において記憶される。記憶ノード４２０で記憶された値に対応する反転された記憶値は、反転出力端子４５５で提示される。
【００２８】
更に図４を参照すると、標準的な従来の記憶素子（４００）の実装は、漏洩の懸念を軽減するためにトランジスタ積層を用いている。標準的な従来の記憶素子４００において積層されたＭＯＳＦＥＴのグループは、積層グループ４９９として示されている。積層グループ４９９は、ｐＦＥＴ４１６ｃ及び４１８ａ並びにｎＦＥＴ４１５ｃ及び４１９ａからなる。積層グループ４９９のｐＦＥＴ４１６ｃ，４１８ａ及びｎＦＥＴ４１５ｃ，４１９ａの端対端構成(end-to-end configuration)は、この種の構成にあるＭＯＳＦＥＴの固有の特性に基づき、漏洩の幾らかの低減を可能にする。積層グループ４９９は、クロス結合された(cross-coupled)１つのインバータコンポーネントの一部である積層グループ４９９の対の一方であってよい（図５において後で更に論じる）。標準的な従来の記憶素子４００構成は、クロス結合されたインバータコンポーネントを作製するために用いられる積層グループ４９９を対称にサイズ付けする。例えば、積層グループ４９９のＭＯＳＦＥＴ群は、図４に示されるように、クロッキングコンポーネント４９０及びｎＦＥＴ４１５ｂ，ｐＦＥＴ４１６ｂ対におけるＭＯＳＦＥＴ群と同じにサイズ付けされることになる。この構成においては、標準的な従来の記憶素子４００におけるＭＯＳＦＥＴ群は、標準的な従来の記憶素子４００が電力を受け取る時間の大半に対する電力を特定のＭＯＳＦＥＴが受け取るかどうかにかかわらず、同じように動作することになる。つまり、サイズ付け及び傾斜付け(sizing and skewing)に関してこれらのコンポーネントに全体的な最適化が図られるので、この対称積層スキームは、固有の非効率性を有する。
【００２９】
次に図５を参照すると、１つ以上の実施形態に従う記憶素子３１０の詳細で且つ例示的な実施形態が示されている。図５に示されるように、記憶素子３１０は、幾つかの実施形態においては、フリップフロップであってよい。記憶素子３１０は、本開示の利益を享受する当業者にとって明らかであろうように、ｎ型（ｎＦＥＴ）及びｐ型（ｐＦＥＴ）のＭＯＳＦＥＴとして示されている。記憶素子３１０は、電源ノード（ＶＤＤ！）５３７（ここでは「非接地電位ノード」と言う）及び接地ノード（ＶＳＳ！）５３０を含む。電源ノードＶＤＤ！５３７は、ｐＦＥＴ５２０ａ〜５２０ｆを介して記憶素子３１０の種々のコンポーネントに接続され、また接地ノードＶＳＳ！５３０は、ｎＦＥＴ５１５ａ〜５１５ｆを介して記憶素子３１０の種々のコンポーネントに接続される。記憶素子３１０は、入力端子５５０（「Ｄ」）及び反転出力端子５５５（「ＱＢ」）を含む。入力端子５５０で提示される任意の値を制御可能に通過させるために、クロック信号ＣＬＫ５６０及びＣＬＫＢ５６５並びにクロッキングコンポーネント５９０が用いられる。クロック信号ＣＬＫ５６０は、ｐＦＥＴ５２５ａ，５２５ｃ及びｎＦＥＴ５２７ｂのクロックゲートに提示され、クロック信号ＣＬＫＢ５６５は、ｐＦＥＴ５２５ｂ及びｎＦＥＴ５２７ａ，５２７ｃのクロックゲートに提示される。一旦クロックインされると、入力値は記憶ノード５４０（「ｑｆ」）で記憶される。対応する反転入力値はノード５４５（「ｑｆ＿ｘ」）において記憶される。記憶ノード５４０で記憶された値に対応する反転された記憶値は、反転出力端子５５５で提示される。
【００３０】
図５を参照すると、１つ以上の実施形態において、記憶素子３１０は、クロス結合されたインバータ５０５及び５１０の対を含む。例示的な実施形態においては、図５に示されるように、インバータ５０５は、接地ノードＶＳＳ！５３０とｐＦＥＴ５２０ａとに接続されるｎＦＥＴ５１５ａを含み、一方、ｐＦＥＴ５２０ａは電源ノードＶＤＤ！５３７に接続される。インバータ５０５構成はまた、クロッキングコンポーネント５９０を含む。１つの実施形態においては、図５に示されるように、インバータ５０５のゲートは記憶ノード５４０に接続され、また記憶ノード５４５は、ｎＦＥＴ５１５ａのドレインとｐＦＥＴ５２０ａのドレインとに接続される。例示的な実施形態においては、インバータ５１０はｎＦＥＴ５１５ｃを含み、ｎＦＥＴ５１５ｃは、接地ノードＶＳＳ！５３０と、ＣＬＫＢ５６５に結合されるゲートを有するｎＦＥＴ５２７ａと、に接続される。ｎＦＥＴ５２７ａは、ＣＬＫ５６０に結合されるゲートを有するｐＦＥＴ５２５ａに接続されてよい。ｐＦＥＴ５２５ａは次いでｐＦＥＴ５２０ｃに接続されてよい（ｐＦＥＴ５２０ｃはまた電源ノードＶＤＤ！５３７に接続される）。１つの実施形態においては、図５に示されるように、インバータ５１０のｎＦＥＴ５１５ｃ及びｐＦＥＴ５２０ｃは記憶ノード５４５に接続され、また記憶ノード５４０は、ｎＦＥＴ５２７ａのドレインとｐＦＥＴ５２５ａのドレインとに接続される。このような構成は、クロス結合されたインバータの対６００が互いを駆動することを可能にし得る。
【００３１】
次に図６を参照すると、１つの例示的な実施形態に従う図５に示される記憶素子３１０においてクロス結合されたインバータ５０５及び５１０の対の詳細な表現６００が示されている。既に論じられたように、記憶素子３１０（例えばフリップフロップ、ラッチ、ビットセル等）の対称なサイズ付け及び傾斜付けは、漏洩の非効率性をもたらす。例えば、クロス結合されたインバータ５０５及び５１０のｎＦＥＴ及びｐＦＥＴを対称にサイズ付けすることは、漏洩に関する非効率性をもたらす。一般に記憶素子３１０等のデバイスは、望ましいリセット状態値を有するはずである。幾つかの場合には、記憶素子３１０をその出力端子５５５上の「１」の値のリセット状態から抜け出させることが望ましいはずである。他の場合には、記憶素子３１０をその出力端子５５５上の「０」値のリセットから抜け出させることが望ましいかもしれない。そのような選択は全体の回路設計に関係しているが、リセット状態値（即ち「１」又は「０」）の実際の選択は、ここに提示される種々の実施形態にとって本質的ではない。ここでの種々の実施形態は、漏洩を低減するために、記憶素子３１０の種々のコンポーネントのサイズ付け及び／又は傾斜付けを可能にし得る。１つ以上の実施形態によると、記憶素子３１０の複数のＭＯＳＦＥＴコンポーネントが、漏洩を低減するためにサイズ付けられ且つ／又は傾斜付けられてよい。例えば、より小さいサイズ及び／又は漏洩のコンポーネントを伴うＭＯＳＦＥＴが、回路内の所望のｎＦＥＴ又はｐＦＥＴコンポーネントとして選択されてよい。別の例としては、特定の状態への又は特定の状態からのより高速な遷移のために傾斜付けられたＭＯＳＦＥＴは、時間を節約し得るし、また記憶素子３１０の速度を増大し得る。加えて、サイズ付け及び傾斜付けの最適化の組み合わせは、記憶素子３１０の全体的な性能を向上させるのに役立ち得る。
【００３２】
１つ以上の実施形態によると、記憶素子３１０のｎＦＥＴ群及びｐＦＥＴ群は、記憶素子３１０の性能を向上させ且つ／又は速度（例えば動作速度）を高めるために、非対称にサイズ付け及び／又は傾斜付けされてよい。例えば記憶素子３１０は、リセット中の記憶素子３１０が望ましいリセット状態へとより迅速に遷移する（リセットから脱した後に）ことを可能にするｎＦＥＴ及びｐＦＥＴの構成及び／又はサイズを含んでいてよい。同様に、幾つかの実施形態においては、記憶素子３１０は、静的状態（例えば望ましいリセット状態）から代替的な状態へと迅速に遷移するように構成されてよい。記憶素子がいくらかの時間の間「１」又は「０」の静的状態のままである場合、記憶素子３１０の最初の遷移は静的状態から別の状態へのものとなる。つまり、延長された静的状態期間を生かすために、即ち望ましいリセット状態を生かすために記憶素子３１０を傾斜付けることによって、記憶素子３１０の全体的な切り換わり速度を高めることができる。
【００３３】
１つ以上の実施形態によると、記憶素子３１０のｎＦＥＴ群及びｐＦＥＴ群は、漏洩を低減するために、非対称にサイズ付け及び／又は傾斜付けされてよい。図６に関しては、クロス結合されたインバータ対６００の種々のｎＦＥＴ及び／又はｐＦＥＴは、漏洩を低減するために非対称にサイズ付け及び／又は傾斜付けされてよい。１つの実施形態によると、クロス結合されたインバータ５１０のｎＦＥＴ５１５ｃは、漏洩を低減するのに適した方法でサイズ付けられてよい。１つの実施形態においては、記憶素子３１０の所望のリセット状態値が「１」であるかどうかが決定されてよい。即ち、記憶素子３１０がリセットから脱するとき、その出力端子５５５は「１」の出力値を提示することになる。延長された時間の間に記憶素子３１０が切り換えられない場合には、「１」の値が記憶素子３１０において維持される。そのような構成の下では、ｎＦＥＴ５１５ｃは「オン」のままである一方ｐＦＥＴ５２０ｃは「オフ」のままであり、即ち、記憶素子３１０が静的状態又は無変化状態のままである（例えば延長された時間の間に「１」の値を維持している）場合には、ｎＦＥＴ５１５ｃは「オン」のままである一方ｐＦＥＴ５２０ｃは「オフ」のままである。この構成は、クロス結合されたインバータ５１０によって「０」の値が記憶ノード（５４０）に対して出力されることを可能にするので、反転出力端子５５５は「１」の値を出力することになる。
【００３４】
１つの実施形態によると、クロス結合されたインバータ５１０のｐＦＥＴ５２０ｃは、漏洩を低減するのに適した方法でサイズ付けられてよい。即ち、ｐＦＥＴ５２０ｃは、サイズを小さくされたり、チャネル／ゲート構成等を変更させられたりしていてよい。１つの実施形態においては、記憶素子３１０の所望のリセット状態値が「０」であるかどうかが決定されてよい。即ち、記憶素子３１０がリセットから脱するとき、その出力端子５５５は「０」の出力値を提示することになる。延長された時間の間に記憶素子３１０が切り換えられない場合には、「０」の値が記憶素子３１０において維持される。そのような構成の下では、ｐＦＥＴ５２０ｃは「オン」のままである一方ｎＦＥＴ５１５ｃは「オフ」のままであり、即ち、記憶素子３１０が静的状態又は無変化状態のままである（例えば延長された時間の間に「０」の値を維持している）場合には、ｐＦＥＴ５２０ｃは「オン」のままである一方ｎＦＥＴ５１５ｃは「オフ」のままである。望ましいリセット状態が長く維持されるほど、望ましいリセット状態を維持するために「オフ」のままであるｎＦＥＴ又はｐＦＥＴから電力が長く浪費される（即ち全体的な漏洩が大きくなる）。
【００３５】
尚、図６を更に参照すると、図６に関して上述した漏洩低減のためのサイズ付け及び／又は傾斜付けの考慮は、任意の定められた時間の間に静的な非切り換わり状態のままである記憶素子３１０内の他のｎＦＥＴ群及びｐＦＥＴ群に実装されてよい。例えば１つの実施形態においては、ｎＦＥＴ５１５ａが「オフ」のままであることにより、クロス結合されたインバータ５０５出力（即ち記憶ノード５４５）を「１」の値に保持してよい。従って、ｎＦＥＴ５１５ａは漏洩を低減するためにサイズ付けられてよい。同様に１つの実施形態においては、ｐＦＥＴ５２０ａが代わりに「オフ」のままであることにより、クロス結合されたインバータ５１０出力（即ち記憶ノード５４５）を「０」の値に保持してよい。従って、ｐＦＥＴ５２０ａは漏洩を低減するためにサイズ付けされてよい。
【００３６】
尚、ここで説明されるサイズ付け及び／又は傾斜付けは、記憶素子３１０における単一のＭＯＳＦＥＴには限定されない。つまり、記憶素子３１０における複数のＭＯＳＦＥＴが適切にサイズ付け及び／又は傾斜付けされてよく、回路内の他のＭＯＳＦＥＴを補完するような方法で複数のＭＯＳＦＥＴがサイズ付け及び／又は傾斜付けされ得ることが検討される。図６に関する先の例示的な説明を参照すると、記憶素子３１０のリセット状態値が「１」であるのが望ましいことがある。この構成においては、上述したように、クロス結合されたインバータ５０５は記憶ノード５４０上で「１」の出力値を維持する一方、クロス結合されたインバータ５１０は記憶ノード５４５上で「０」の出力値を維持することになる。従って、１つの実施形態によると、記憶素子３１０において「１」の静的出力値を維持するとき、クロス結合されたインバータ５０５は記憶ノード５４０上で「１」の出力値を維持する一方、クロス結合されたインバータ５１０は記憶ノード５４５上で「０」の出力値を維持することになる。つまり、記憶素子３１０がその反転出力端子５５５で「１」の静的値を保持するとき、クロス結合されたインバータ５０５のｐＦＥＴ５２０ａは「オン」のままであることになり、またクロス結合されたインバータ５１０のｎＦＥＴ５１５ｃ及びｎＦＥＴ５２７ａは「オン」のままであることになる。従って、ｎＦＥＴ５１５ａ、ｐＦＥＴ５２０ｃ及びｐＦＥＴ５２５ａは「オフ」のままであることになる。「オフ」のままであるＭＯＳＦＥＴ群は、漏洩を低減するためにサイズ付けられてよい。ここに示されるように、クロス結合されたインバータ対６００の性質に起因して、クロス結合されたインバータ５０５及び５１０は、動作の間、相補的に互いを駆動する。このことは、記憶素子３１０の所望のリセット値が「１」であるとき、クロス結合されたインバータ５０５は記憶ノード５４５上で「１」を駆動し、またクロス結合されたインバータ５１０は記憶ノード５４０上で「０」を駆動することを意味する。従って、記憶素子３１０が「１」の静的値を維持する場合、ｎＦＥＴ５１５ａとｐＦＥＴ５２５ａ及び／又はｐＦＥＴ５２０ｃは、記憶素子３１０の静的状態が維持されている限り「オフ」のままであることになる。このように、１つの実施形態によると、ｎＦＥＴ５１５ａとｐＦＥＴ５２５ａ及び／又はｐＦＥＴ５２０ｃは、全て漏洩を低減するためにサイズ付けされ得る。即ち、ｎＦＥＴ５１５ａとｐＦＥＴ５２５ａ及び／又はｐＦＥＴ５２０ｃのいずれかをサイズ付けすることは、「１」のリセット状態に対して漏洩を低減し得る。他の場合には、漏洩低減は、更なる積層、デバイス種類を変更すること（例えばｎＦＥＴからｐＦＥＴへ若しくはその逆、又はｎＦＥＴ／ｐＦＥＴの特定の構成からｎＦＥＴ／ｐＦＥＴの別の構成へ変更すること）、より長いチャネル長を有すること等によって達成され得る。
【００３７】
代替的な実施形態においては、記憶素子３１０のリセット状態値が「０」であるのが望ましいことがある。この構成においては、上述したように、クロス結合されたインバータ５０５は記憶ノード５４０上で「０」の出力値を維持する一方、クロス結合されたインバータ５１０は記憶ノード５４５上で「１」の出力値を維持することになる。従って、１つの実施形態によると、記憶素子３１０において「０」の静的出力値を維持するとき、クロス結合されたインバータ５０５は記憶ノード５４０上で「０」の出力値を維持する一方、クロス結合されたインバータ５１０は記憶ノード５４５上で「１」の出力値を維持することになる。つまり、記憶素子３１０がその反転出力端子５５５で「０」の静的値を保持するとき、クロス結合されたインバータ５０５のｎＦＥＴ５１５ａは「オン」のままであることになり、またクロス結合されたインバータ５１０のｐＦＥＴ５２０ｃ及び５２５ａは「オン」のままであることになる。ここに示されるように、クロス結合されたインバータ対６００の性質に起因して、クロス結合されたインバータ５０５及び５１０は、動作の間、相補的に互いを駆動する。このことは、記憶素子３１０の所望のリセット値が「０」であるとき、クロス結合されたインバータ５０５は記憶ノード５４５上で「０」を駆動し、またクロス結合されたインバータ５１０は記憶ノード５４０上で「１」を駆動することを意味する。従って、記憶素子３１０が「０」の静的値を維持する場合、ｐＦＥＴ５２０ｃ、ｐＦＥＴ５２５ａ及びｎＦＥＴ５１５ａは、記憶素子３１０の静的状態が維持されている限り「オン」のままであることになる一方、ｐＦＥＴ５２０ａ並びにｎＦＥＴ５１５ｃ及び５２７ａは「オフ」のままであることになる。このように、１つの実施形態によると、ｐＦＥＴ５２０ａ並びにｎＦＥＴ５１５ｃ及び５２７ａは、漏洩を低減するためにサイズ付けされ得る（全てが一斉に又は任意の組み合わせにおいて）。
【００３８】
種々の実施形態において、他のＭＯＳＦＥＴが単独で若しくは対で且つ／又は複数のＭＯＳＦＥＴグループが、直前に説明されたのと同様の方法でサイズ付けされ且つ／又は傾斜付けられ得ることも検討される。
【００３９】
次に図７を参照すると、本発明の１つの実施形態に従い記憶素子における漏洩を低減し又は速度／性能を高めるための動作的なフローチャートが示されている。ステップ７１０では、記憶素子３１０がユーザ、設計者、自動化されたシステム等によって選択されてよい。典型的には、ここでの１つ以上の実施形態によると、記憶素子３１０は、静的電流漏洩を低減するようにサイズ付けされ、傾斜付けされ且つ／若しくは構成され且つ／又は記憶素子３１０の速度若しくは性能の少なくとも１つを高めるように適合させられた少なくとも１つの記憶素子コンポーネントを含む。１つ以上の実施形態において、記憶素子コンポーネントは、ＭＯＳＦＥＴ、他のトランジスタ、インバータ、クロス結合されたインバータ、これらの組み合わせ等であってよい。記憶素子３１０が一旦選択されると、フローはステップ７２０へ進む。ステップ７２０で、記憶素子３１０が漏洩低減に対して最適化されることが決定されると、制御はステップ７３０へ進む。代替的に記憶素子３１０が速度／性能を高めるために最適化されることが決定されると、制御はステップ７３５へ進む。
【００４０】
記憶素子が漏洩低減のために最適化される場合、記憶素子３１０のための望ましいリセット状態がステップ７３０で決定される。記憶素子が速度／性能の増大のために最適化される場合、記憶素子３１０のための望ましいリセット状態がステップ７３５で決定される。望ましいリセット状態は、静的電流漏洩の低減及び／又は記憶素子３１０の速度／性能の増大に全体的に又は部分的に基づいていてよい。記憶素子３１０の望ましいリセット状態はステップ７４０でセットされてよい。
【００４１】
１つの実施形態においては、記憶素子は、静的電流漏洩を低減するようにサイズ付けされた１つ以上のＭＯＳＦＥＴ又は他の記憶素子コンポーネントをその記憶素子が含んでいることに少なくとも基づいて選択されてよい。記憶素子のための望ましいリセット状態は、静的電流漏洩の低減に少なくとも基づいて決定されてよい。記憶素子リセット状態は、次いで望ましいリセット状態にセットされてよい。
【００４２】
別の実施形態においては、記憶素子は、記憶素子の速度及び／又は性能を高めるための単一又は複数の特性を有する１つ以上のＭＯＳＦＥＴ又は他の記憶素子コンポーネントをその記憶素子が含んでいることに少なくとも基づいて選択されてよい。記憶素子のための望ましいリセット状態は、そのような特性に少なくとも基づいて決定されてよい。そのような特性は、チャネル長、駆動強度、サイズ、種類及び／又は傾斜を含み得る。記憶素子リセット状態は、次いで望ましいリセット状態にセットされてよい。
【００４３】
次に図８を参照すると、本発明の１つの実施形態に従い望ましいリセット状態を決定するための動作的なフローチャートが示されている。ステップ８１０では、記憶素子３１０が静的状態で費やした時間が決定されてよい。例えば、記憶素子３１０がリセットから脱するとき、記憶素子３１０は幾らかの時間の間は静的状態にあるであろう（例えば「１」又は「０」の値を保持している）。ステップ８２０では、静的状態で費やされた時間が少なくとも予め定められた時間であるかどうか（又は幾つかの実施形態においては、それを超えるかどうか）が決定される。予め定められた時間は、ユーザ、設計者、自動化された設計システム等によってセットされてよい。幾つかの実施形態においては、予め定められた時間は後で変更されてよい。記憶素子３１０が静的状態で予め定められた時間よりも短い時間（又はそれを超えない時間）を費やしている場合には、フローはステップ８１０に戻る。記憶素子３１０が静的状態で少なくとも予め定められた時間（又はそれを超える時間）を費やした場合には、フローはステップ８３０へ進む。
【００４４】
ステップ８３０では、記憶素子３１０のための望ましいリセット状態が決定されてよい。望ましいリセット状態は、記憶素子が予め定められた時間を費やした静的状態に全体的に又は部分的に基づいていてよい。望ましいリセット状態は、記憶素子３１０の使用及び／又は寿命の間に経時的に変化し得ることが検討される。望ましいリセット状態が決定されたならば、フローは８４０へ進み、記憶素子３１０の望ましいリセット状態がセットされてよい。
【００４５】
１つの実施形態においては、少なくとも予め定められた時間を記憶素子が静的状態で費やしたかどうかが決定されてよい。記憶素子のための望ましいリセット状態は、少なくとも予め定められた時間をその記憶素子が費やした静的状態に少なくとも基き決定されてよい。つまり、フリップフロップ、ラッチ、ビットセル及び／又はレジスタ等の記憶素子が特定の時間の間「０」又は「１」の静的状態のままである場合には、その記憶素子の望ましいリセット状態は、その記憶素子がその特定の時間の間にとどまっていた静的状態値と同じであるべきであると決定されてよい。望ましいリセット状態は、次いで、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づきセットされてよい。
【００４６】
幾つかの実施形態においては、半導体製品及び半導体デバイス等の超大規模集積回路（ＶＬＳＩ回路）や他の種類の半導体デバイスを設計したり製造したりするプロセスにおいて種々のハードウエア記述言語（ＨＤＬ）が用いられ得ることも更に検討される。ＨＤＬの幾つかの例はＶＨＤＬ及びＶｅｒｉｌｏｇ／Ｖｅｒｉｌｏｇ−ＸＬであるが、記載されていない他のＨＤＬフォーマットが用いられてもよい。１つの実施形態においては、グラフィクスデータベースシステム（ＧＤＳ）データ、ＧＤＳＩＩデータ等を生成するためにＨＤＬコード（例えばレジスタ転送レベル（ＲＴＬ）コード／データ）が用いられてよい。ＧＤＳＩＩデータは、例えば、記述的ファイルフォーマットであり、そして半導体製品又は半導体デバイスの三次元モデルを表すために種々の実施形態において用いられてよい。そのようなモデルは、半導体製品や半導体デバイスを作製するために半導体製造設備によって用いられてよい。ＧＤＳＩＩデータは、データベース又は他のプログラム記憶構造として記憶されてよい。このデータはコンピュータ可読記憶デバイス（例えばデータ記憶ユニット１６０、ＲＡＭ１５５、コンパクトディスク、ＤＶＤ、ソリッドステート記憶装置等）に記憶されてもよい。１つの実施形態においては、ＧＤＳＩＩデータ（又は他の同様なデータ）は、本発明の種々の態様を具現化することが可能なデバイスを作製するために、製造設備を構成する（例えばマスクワークの使用を通して）ように適合させられてよい。つまり、種々の実施形態においては、このＧＤＳＩＩデータ（又は他の同様なデータ）は、コンピュータ１００、プロセッサ１２５／１４０又は制御器内にプログラムされてよく、これらは次いで、半導体製品や半導体デバイスを作製するために、半導体製造設備（又はファブ）３９０の動作を全体的に又は部分的に制御してよい。例えば１つの実施形態においては、ＧＤＳＩＩデータ（又は他の同様なデータ）を用いて、漏洩低減のために最適化された、非対称にサイズ付けられ且つ／又は傾斜付けられた記憶素子３１０の種々の構成を含むシリコンウェハ３３０が作製されてよい。
【００４７】
尚、漏洩低減のために最適化された記憶素子に関して種々の実施形態が説明されているが、ここに説明される実施形態は、本開示の利益を享受する当業者にとって明らかであろうように、ここに説明される特定の実装だけではなく広範な適用可能性を有し得ることが検討される。
【００４８】
本発明は、ここでの教示の利益を享受する当業者には明らかな、異なるが均等な方法において修正されてよく且つ実施されてよく、従って上に開示される特定の実施形態は例示のみを目的としている。また、ここに示される構成又は設計の詳細に対しては、特許請求の範囲に記述される以外は、限定は意図されていない。従って、上に開示される特定の実施形態は変更又は修正されてよく、また全てのそのような変形は、特許請求される発明の範囲及び精神内にあるとみなされることは明らかである。
【００４９】
よって、ここに求められる保護は特許請求の範囲に記述されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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