(57)【要約】  【課題】  【解決手段】アクティブピクセル画像センサ（４５）は、Ｎ個の出力ライン（３９）上においてアドレス指定されたピクセルからピクセル読出し信号を供給するべくランダムアクセスアドレス指定される能力を有するアクティブピクセルのピクセルアレイ（１１）であって、Ｎは、複数の整数である、ピクセルアレイと、ピクセル読出し信号のアナログ−デジタル変換を実行する能力を有するＭ個のＡＤＣレーン（２９）であって、Ｍは、Ｎ未満の複数の整数である、ＡＤＣレーンと、を有する。スイッチング構成（２８）は、出力ライン（３９）をＭ個のＡＤＣレーン（２９）に対して選択的に接続する能力を有する。制御ユニット（４０）は、ピクセルのランダムアクセスアドレス指定を提供し、且つ、これと同期した状態において、アドレス指定されたピクセルがピクセル読出し信号を供給する出力ライン（３９）をＡＤＣレーン（２９）に対して接続するようにスイッチング構成（２８）を制御する。  【選択図】図２
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【特許請求の範囲】
【請求項１】
アクティブピクセル画像センサであって、
Ｎ個の出力ライン上においてアドレス指定されたピクセルからピクセル読出し信号を供給するべく、ランダムアクセスアドレス指定される能力を有するアクティブピクセルのピクセルアレイであって、Ｎは、複数の整数である、ピクセルアレイと、
並列に構成され、且つ、ピクセル読出し信号のアナログ−デジタル変換を実行する能力をそれぞれが有するＭ個のＡＤＣレーンであって、Ｍは、Ｎ未満の複数の整数である、ＡＤＣレーンと、
出力ラインを前記Ｍ個のＡＤＣレーンに対して選択的に接続する能力を有するスイッチング構成と、
前記ピクセルのランダムアクセスアドレス指定を提供するように、且つ、これと同期した状態において、前記ピクセルの前記ランダムアクセスアドレス指定に従って前記スイッチング構成を制御して、前記アドレス指定されたピクセルがピクセル読出し信号を供給する前記出力ラインを、選択されたＡＤＣレーンに対して接続するように構成された制御ユニットと、
を有するアクティブピクセル画像センサ。
【請求項２】
前記制御ユニットは、異なるレートにおいて前記画像センサの異なるピクセルのランダムアクセスアドレス指定を提供する能力を有する請求項１に記載のアクティブピクセル画像センサ。
【請求項３】
前記制御ユニットは、
前記ピクセルのランダムアクセスアドレス指定を提供するように構成されたピクセルアドレス指定ユニットと、
前記スイッチング構成の前記制御を実行するように構成されたＡＤＣアドレス指定ユニットであって、前記ピクセルアドレス指定ユニット及び前記ＡＤＣアドレス指定ユニットは、同期した状態において動作するように構成されている、ＡＤＣアドレス指定ユニットと、
を有する請求項１又は２に記載のアクティブピクセル画像センサ。
【請求項４】
前記ピクセルアドレス指定ユニットは、
ピクセルのランダムアクセスピクセルアドレスを提供するように構成されたピクセルアドレス生成器と、
前記ピクセルアドレス生成器によって生成された前記ピクセルアドレスを受け取り、且つ、前記受け取ったピクセルアドレスに従って、ピクセルをアドレス指定するために、前記ピクセルアレイの制御ライン上において制御信号を供給するように構成されたデコーダ構成と、
を有する請求項３に記載のアクティブピクセル画像センサ。
【請求項５】
それぞれのＡＤＣレーンは、動作のための準備が完了した状態にあるかどうかを示す状態信号を前記制御ユニットに供給するように構成されており、且つ、前記制御ユニットは、前記状態信号に応答して、前記アドレス指定されたピクセルがピクセル読出し信号を供給する前記出力ラインを、動作のための準備が完了していると前記状態信号によって示されるＡＤＣレーンに対して接続するべく、前記スイッチング構成を制御するように構成されている請求項１から４のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項６】
前記ＡＤＣレーンのそれぞれは、
複数のアナログ−デジタルコンバータと、
前記ＡＤＣレーンに供給される前記ピクセル読出し信号を連続的に前記ＡＤＣレーンの前記複数のアナログ−デジタルコンバータに対して多重化するように構成されたマルチプレクサと、
を有する請求項１から５のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項７】
前記ＡＤＣレーンのそれぞれは、前記ＡＤＣレーンの前記複数のアナログ−デジタルコンバータの動作を監視すると共に前記監視される動作に基づいて前記マルチプレクサを制御するように構成された負荷分散器を更に有する請求項６に記載のアクティブピクセル画像センサ。
【請求項８】
前記スイッチング構成は、前記Ｎ個の出力ラインのうちのいずれかを前記Ｍ個のＡＤＣレーンのうちのいずれかに対して選択的に接続する能力を有する請求項１から７のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項９】
前記制御ユニットは、前記アドレス指定されたピクセルがピクセル読出し信号を供給する前記出力ラインを、選択されたＡＤＣレーンに対して連続的に接続するべく、前記ピクセルの前記ランダムアクセスアドレス指定に従って前記スイッチング構成を制御するように構成されている請求項１から８のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項１０】
前記ピクセルアレイは、ランダムアクセス方式によって前記ピクセルアレイのピクセルのアドレス指定を提供する能力を有している制御ラインを有する請求項１から９のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項１１】
前記制御ラインは、前記ピクセルをリセットする能力を有するリセット制御ラインと、前記ピクセル読出し信号を供給するように前記ピクセルを制御する能力を有する読出し制御ラインと、を有する請求項１０に記載のアクティブピクセル画像センサ。
【請求項１２】
前記制御ラインは、マトリックスアドレス指定構成を有する請求項１０又は１１に記載のアクティブピクセル画像センサ。
【請求項１３】
前記ピクセルは、ＣＭＯＳ構造を有する請求項１から１２のいずれか１項に記載のアクティブピクセル画像センサ。
【請求項１４】
半導体チップ内において実装された請求項１から１３のいずれか１項に記載のアクティブピクセル画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、光学撮像や放射線撮像などの撮像の分野におけるアクティブピクセル画像センサに関し、且つ、更に詳しくは、アクティブピクセル画像センサにおけるピクセルのアドレス指定及び読出しに関する。
【背景技術】
【０００２】
本発明の背景は、高感度ピクセルのピクセルアレイと、１つ又は複数のＡＤＣレーンの形態の１つ又は複数のアナログ−デジタルコンバータ（Ａｎａｌｏｇｕｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）と、ＡＤＣレーンに供給されるピクセル読出し信号を出力ライン上において供給するべくピクセルアレイのピクセルをアドレス指定するプログラム可能なアドレス指定ユニット（シーケンサ、スキャナ、又はマイクロプロセッサ）と、からなる様々な従来型のアクティブピクセル画像センサである。
【０００３】
このようなアクティブピクセル画像センサの一般的な動作は、プログラム可能なアドレス指定ユニットが、望ましいピクセルにピクセル読出し信号をＡＤＣレーンのうちの１つに対して順番に供給させる一連の列及び行ピクセルアドレスを生成することにより、ピクセルをアドレス指定するというものである。最も一般的には、アドレス指定は、例えば、ピクセルアレイ全体の左上隅から右下隅まで走査されるが、いくつかのアーキテクチャにおいては、ランダムアクセスも可能である。一般に、複数のＡＤＣを使用して合計読出し帯域幅を増大させる場合には、これらのＡＤＣは、マルチプレクサによって制御される相対的に大きな合計速度の１つ又は複数のレーンとして永久的に接続されるか、或いは、永久的に並列に接続されると共にいくつかのピクセルが同時にアドレス指定される。
【０００４】
ピクセルアドレス指定ユニットがスキャナである場合には、いくつかのアーキテクチャにおいては、ピクセルアドレス指定ユニットは、開始行及び開始列のみならず、それらの走査対象領域の幅及び高さの設定を許容するために、プログラム可能であってもよい。又、レートも、例えば、それぞれ、フレームレート及び蓄積時間を提供するアドレス指定速度及び走査の間の時間などの構成可能なパラメータを提供することにより、プログラム可能であってもよい。又、例えば、ピクセルアドレス指定ユニットがマイクロプロセッサである場合には、ピクセルアレイに対するランダムアクセスも可能であり、且つ、この結果、自由な形状を有すると共に変化するフレームレートを伴う対象領域の使用が可能となる。このケースにおいては、１つの方式は、マイクロプロセッサがアレイ命令のみを生成するようにアレイデコーダロジックを使用することにより、詳細なピクセルレベルのロジックを相対的に高速のアレイデコーダ回路に任せ、且つ、これにより、ピクセルアドレス指定速度を増大させるというものである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ピクセルアドレス指定ユニットとＡＤＣの間における物理的接続の永久的な特性が付与された場合に、このような画像センサの動作及び出力は、設計によって組み込まれた動作モードにより、予め決定されると共に固定される。ピクセルアレイに対するランダムアクセスは、ピクセルアドレス指定ユニットを通じてプログラム可能であるが、読出し帯域幅に対する制約が存在しており、この結果、例えば、複雑な複数の対象領域又はそれらの複数の対象領域の独立したデータ出力の場合に影響が及ぶ実際的な制限が生じる。この結果、このような画像センサを適用してもよい実際のアプリケーションが制限されることになる。
【課題を解決するための手段】
【０００６】
本発明によれば、アクティブピクセル画像センサが提供され、このセンサは、  Ｎ個の出力ライン上においてアドレス指定されたピクセルからピクセル読出し信号を供給するべくランダムアクセスアドレス指定される能力を有するアクティブピクセルのピクセルアレイであって、Ｎは、複数の整数である、ピクセルアレイと、  並列に構成されると共にピクセル読出し信号のアナログ−デジタル変換を実行する能力をそれぞれが有するＭ個のＡＤＣレーンであって、Ｍは、Ｎ未満の複数の整数である、ＡＤＣレーンと、  出力ラインをＭ個のＡＤＣレーンに対して選択的に接続する能力を有するスイッチング構成と、  ピクセルのランダムアクセスアドレス指定を提供し、且つ、これと同期した状態において、アドレス指定されたピクセルがピクセル読出し信号を供給する出力ラインをＡＤＣレーンに対して接続するようにピクセルのランダムアクセスアドレス指定に従ってスイッチング構成を制御するように、構成された制御ユニットと、
を有する。
【０００７】
このようなアクティブピクセル画像センサは、ピクセルアレイと、アドレス指定されたピクセルからのピクセル読出し信号が出力ライン上において順番にＡＤＣレーンに供給されるように、ピクセルアレイのランダムアクセスアドレス指定が上述のいくつかの既知のアクティブピクセル画像センサに類似した方式によって実行される複数の並列ＡＤＣレーンと、を有する。但し、このようなピクセルアレイのランダムアクセスアドレス指定に加えて、出力ラインをＭ個のＡＤＣレーンに対して選択的に接続する能力を有するスイッチング構成の提供により、アドレス指定されたピクセルがピクセル読出し信号を供給する出力ラインのＡＤＣレーンに対する接続の制御が可能になっている。この結果、ＡＤＣレーンも、アドレス指定可能である。これにより、ＡＤＣレーンとランダムアクセスが適用されるピクセルアレイの出力ラインの間の接続のリアルタイム構成が可能である。
【０００８】
この結果、本発明によれば、（ａ）例えば、矩形ではない対象のピクセル領域の場合などにおけるランダムアクセスされるピクセルの構成と、（ｂ）例えば、画像センサの異なるピクセルが異なるレートにおいてアドレス指定されると共に／又はピクセルが規則的ではない時間インターバルにおいてアドレス指定される場合などにおける異なるピクセルがアドレス指定されるレートと、の両方とは無関係に、画像センサは、最適な読出しの帯域幅を維持することができる。例えば、このような最適な動作は、異なるフレームレートをそれぞれが有する同一の撮像装置上において構成されたいくつかの対象領域が存在する場合にも、維持される。
【０００９】
従って、本発明の実施形態は、以下の利点のうちの１つ又は複数を任意の組合せにおいて提供することができる。  ・複数の対象領域などのすべてのピクセルアドレス指定構成においてＡＤＣレーンの使用を極大化させるように画像センサを制御することができることに伴うデータ帯域幅の相対的に効率的な使用  ・ＡＤＣ帯域幅全体を使用するべく露光時間及び読出しが動的に構成されることに伴う時間分解能の向上  ・フレームレートが独立したＡＤＣレーンによって制限されないことに伴う相対的に広いダイナミックレンジ
【００１０】
このような利点は、例えば、同一撮像チップ上において異なるフレームレートの独立したプログラム可能な対象領域を必要としている科学的アプリケーションやセキュリティ又は一般的な消費者用電子装置におけるものなどの顔面認識、物体追跡、スマートカメラなどのマシンビジョンなどにおける最大フレームレート、ダイナミックレンジ、又はデータ圧縮などのためのプログラム可能な最適化を必要としている高度な撮像アプリケーションにおいて特別な利益を有する。
【００１１】
更に十分に理解することができるように、以下、非限定的な例として添付図面を参照し、本発明の一実施形態について説明することとする。
【図面の簡単な説明】
【００１２】
【図１】比較例としてのアクティブピクセル画像センサの図である。
【図２】本発明の一実施形態であるアクティブピクセル画像センサの図である。
【図３ａ】ブロック命令の一例を示す図である。
【図３ｂ】ブロック命令の一例を示す図である。
【図３ｃ】ブロック命令の一例を示す図である。
【図４】ピクセルランダムアクセスアドレス生成器の詳細図である。
【図５】アクティブピクセルの第１の例の図である。
【図６】アクティブピクセルの第２の例の図である。
【図７】ＡＤＣランダムアドレス生成器の詳細図である。
【図８】ＡＤＣレーンの図である。
【図９】アクティブピクセル画像センサにおけるデータ及びコマンドフローのフローチャートである。
【発明を実施するための形態】
【００１３】
以下の説明においては、参照符号を説明対象の図面の要素にラベルとして付与しているが、その他の図面においては、異なる要素にラベルとして付与するべく同一の参照符号が使用されていることに留意されたい。
【００１４】
図１は、比較例であるアクティブピクセル画像センサ８の図であり、これは、本発明の一実施形態ではない。アクティブピクセル画像センサ８は、Ｎ×Ｎアクティブピクセルのピクセルアレイ９を有する。ピクセルアレイ９は、ピクセルのランダムアクセスアドレス指定を提供するべく、ピクセルの行及び列に接続された制御ラインのマトリックスアドレス指定構成を有する。アドレス指定されたピクセルは、ピクセル読出し信号をＮ個の出力ライン上において供給するが、この例においては、これは、ピクセルのそれぞれの列との関係において１つの制御ラインである。
【００１５】
ピクセルアレイ９のランダムアクセスアドレス指定を提供するべく、アクティブピクセル画像センサ８は、ピクセルアレイデコーダロジックユニット３と、Ｄａｔａ／ＲＳＴ行デコーダ１と、Ｄａｔａ／ＲＳＴ列デコーダ２と、から構成された制御ユニットを有する。
【００１６】
ピクセルアレイデコーダロジックユニット３は、アクティブピクセル画像センサ８の外部に位置すると共にこれに接続されたマイクロプロセッサ７によって供給されるピクセルアドレスから行及び列アドレスを生成する。マイクロプロセッサ７は、コマンドインターフェイス１０を有する。行及び列アドレスは、ピクセルアレイデコーダロジックユニット３からＤａｔａ／ＲＳＴ行デコーダ１及びＤａｔａ／ＲＳＴ列デコーダ２に供給される。
【００１７】
Ｄａｔａ／ＲＳＴ行デコーダ１は、ピクセル行アドレスを復号化すると共にピクセルアレイ８をアドレス指定するための制御信号を生成し、これらの制御信号は、ピクセルアレイ８に供給される読出し制御信号及びリセット制御信号である。例えば、２０４８×２０４８ピクセルアレイ８の場合には、Ｄａｔａ／ＲＳＴ行デコーダ１は、１２ビットの行アドレスを取得し、且つ、２０４８制御ラインの中において、対応する「Ｄａｔａ  ｓｅｌ」及び／又は「ＲＳＴ  ｓｅｌ」制御ラインを設定する。同様に、Ｄａｔａ／ＲＳＴ列デコーダ２は、ピクセル列アドレスを復号化すると共にピクセルアレイ８をアドレス指定するための制御信号を生成し、これらの制御信号は、ピクセルアレイ８に供給される読出し制御信号及びリセット制御信号である。例えば、２０４８×２０４８ピクセルのピクセルアレイ８の場合には、Ｄａｔａ／ＲＳＴ列デコーダ２は、１２ビットの列アドレスを取得し、且つ、２０４８個の制御ラインの中において、対応する「Ｄａｔａ  ｓｅｌ」及び／又は「ＲＳＴ  ｓｅｌ」制御ラインを設定する。このアドレス指定により、アドレス指定されたピクセルからのピクセル読出し信号が出力ライン上において出力される。それぞれの出力ラインは、増幅器４を収容している。
【００１８】
アクティブピクセル画像センサは、複数のＡＤＣをそれぞれが有する複数のＡＤＣレーン６を更に有し、ＡＤＣの数は、ピクセル読出し速度に対するＡＤＣ変換速度の比率によって左右される。このようにＡＤＣを単一のＡＤＣレーン６に組み合わせることにより、ＡＤＣレーン６は、単純なＡＤＣと比べて相対的に高いスループット帯域幅を提供することができる。それぞれのＡＤＣレーン６内のＡＤＣは、自身に対して供給されたピクセル読出し信号のアナログ−デジタル変換を実行する。
【００１９】
出力ラインは、マルチプレクサ６を通じてＡＤＣレーン６に接続されている。マルチプレクサ６は、連続的に、即ち、一度に１つずつ、出力ラインをＡＤＣレーン６に対して接続する。このスイッチングは、既定の順序で実行される。この結果、それぞれのＡＤＣレーン６は、それぞれの読出しクロックサイクルごとに、接続された出力ラインからの、即ち、アドレス指定されたピクセルからの、アナログピクセル読出し信号をデジタル信号に変換する。
【００２０】
図２は、本発明の一実施形態であるアクティブピクセル画像センサ４５の図である。アクティブピクセル画像センサ４５は、半導体チップ３８内において実装されている。アクティブピクセル画像センサ４５は、Ｎ×Ｎアクティブピクセルのピクセルアレイ１１を有し、この場合に、Ｎは、複数である。それぞれの行及びそれぞれの列においてＮ個のピクセルを有する正方形のアレイである代わりに、ピクセルアレイ１１は、行及び列において異なる数のピクセルを有する矩形のアレイであってもよいであろう。
【００２１】
ピクセルアレイ１１は、ピクセルのランダムアクセスアドレス指定を提供するべく、ピクセルの行及び列に接続された制御ラインのマトリックスアドレス指定構成を有する。制御ラインは、（１）ピクセルをリセットするためのリセット列制御ライン１５及びリセット行制御ライン２０と、（２）ピクセルにピクセル読出し信号を出力させるための読出し列制御ライン１３及び読出し行制御ライン１８と、から構成されている。（１）ピクセルをリセットするためのリセット列制御ライン１５及びリセット行制御ライン２０と（２）読出し列制御ライン１３及び読出し行制御ライン１８のそれぞれは、マトリックスアドレス指定構成において構成されている。この結果、リセット列及び行制御ライン１５及び２０上における又は読出し列及び行制御ライン１３及び１８上における制御信号の同時供給により、任意のピクセルのランダムアクセスアドレス指定が得られる。
【００２２】
アドレス指定されたピクセルは、ピクセル読出し信号をＮ個の出力ライン３９上において供給し、これらの出力ラインは、この例においては、ピクセルのそれぞれの列との関係において１つの出力ライン３９であるが、行及び列を反転させることができるであろう。ＣＭＯＳ構造の場合には、従来同様に、それぞれの出力ライン３９は、増幅器２７を収容しており、この増幅器２７は、汎用アナログ増幅器であってもよい。
【００２３】
ピクセルアレイ１１のランダムアクセスアドレス指定を提供するべく、アクティブピクセル画像センサ４５は、リセット列デコーダ１４と、リセット行デコーダ１９と、読出し列デコーダ１２と、読出し行デコーダ１８と、ピクセルランダムアドレス生成器２２と、を含む制御ユニット４０によって制御されている。
【００２４】
ピクセルランダムアドレス生成器２２は、アドレス指定対象のピクセルを識別する２進フォーマットを有する列及び／又は行アドレス１６及び２１を生成する。一般に、列及び行方向においてＮ個のピクセルが存在している場合には、２進アドレスは、ｎ個のビットを有し、この場合に、Ｎ＝２ｎである。例えば、ピクセルの２０４８×２０４８アレイを有するピクセルアレイ１１の場合には、行及び列アドレスは、１２ビットの２進数である。ピクセルランダムアドレス生成器２２は、画像センサ４５の用途に適したアドレス生成ロジックを収容している。
【００２５】
行アドレスは、リセット行デコーダ１９及び読出し行デコーダ１７に供給され、且つ、列アドレスは、リセット列デコーダ１４及び読出し列デコーダ１２に供給される。リセット列デコーダ１４及びリセット行デコーダ１９は、適切なタイミングにおいて、自身に対して供給される行及び列アドレスを復号化し、且つ、リセット制御信号を生成すると共にリセット制御信号をリセット制御ライン１５及び２０に供給する。読出し列デコーダ１２及び読出し行デコーダ１７は、適切なタイミングにおいて、自身に対して供給される行及び列アドレスを復号化し、且つ、読出し制御信号を生成すると共に読出し制御信号を読出し制御ライン１３及び１８に供給し、且つ、これにより、ピクセルがアドレス指定される。
【００２６】
アクティブピクセル画像センサ４５は、Ｍ個の並列ＡＤＣレーン２９を更に有し、この場合に、Ｍは、出力ライン３９の数（即ち、Ｎ）未満の複数である。更に後述するように、それぞれのＡＤＣレーン２９は、複数のＡＤＣを有する。それぞれのＡＤＣレーン２９は、自身に対して供給されたピクセル読出し信号のアナログ−デジタル変換を実行し、これにより、ピクセル読出し信号をデジタル信号に変換する。変換されたデジタルピクセル読出し信号は、１つ又は複数のデータ出力チャネル３５上において、ＡＤＣレーン２９から、且つ、画像センサ４５から、出力される。高帯域幅データ出力の場合には、複数のデータ出力チャネル３５を使用してもよいであろう。データ出力チャネル３５は、例えば、ＬＶＤＳなどの任意の適切なフォーマットにおいてデータを伝達してもよく、且つ、例えば、データ出力バッファ及び／又はインターフェイスを含むものなどのように、任意の適切な構造を有してもよい。
【００２７】
アクティブピクセル画像センサ４５は、ピクセルアレイ１１の出力ライン３９とＡＤＣレーン２９の間において接続された所定のタイプのスイッチング構成としてスイッチマトリックス２８を更に有する。スイッチマトリックス２８は、ランダムアクセス方式により、出力ライン３９のいずれかをＡＤＣレーン２９のいずれかに対して選択的に接続する。ピクセル読出し信号が一度に１つの出力ライン３９上に出現する上述のピクセルアレイ１１の例においては、スイッチマトリックス２８は、連続的に、即ち、一度に１つずつ、接続を実施するが、これは、必ずしも、既定の順序においてではない。スイッチマトリックス２８は、Ｎ−Ｍマルチプレクサであり、且つ、アナログスイッチから構成してもよい。例えば、１６個のＡＤＣレーン２９を有するピクセルの２０４８×２０４８アレイを有するピクセルアレイ１１の場合には、スイッチマトリックス２８は、２０４８−１６マルチプレクサである。
【００２８】
出力ライン３９とＡＤＣレーン２９の間に物理的接続を有する図１に示されているアクティブピクセル画像センサとは対照的に、複数のＡＤＣレーン２９は、スイッチマトリックス２８と協働し、ＡＤＣアドレスに応じた任意のＡＤＣレーン２９による変換の自由な実行を可能にしている。この結果、オンザフライで任意のＡＤＣレーン２９を使用して任意のピクセル出力信号を変換する柔軟性が得られる。
【００２９】
ＡＤＣレーン２９のランダムアクセスアドレス指定を提供するべく、アクティブピクセル画像センサ４５の制御ユニット４０は、ＡＤＣレーン２９の選択のためにスイッチマトリックス２８用の適切なＡＤＣランダムアドレスを生成するＡＤＣランダムアドレス生成器３２を更に有する。ＡＤＣランダムアドレスは、適切なロジック又はマイクロ命令を使用して生成することができよう。後者の場合には、ＡＤＣランダムアドレス生成器３２は、マイクロ命令からＡＤＣレーンアドレスを取得する。又、この結果、異なる対象領域からの異なるＡＤＣレーン２９へのピクセル読出し信号のオンザフライでのグループ化も可能となり、これにより、ユーザーが好む方式によるデータ出力の分離が可能となり、且つ、複雑な又は特殊な用途におけるデータ転送又は事後処理設計の問題が低減されることになろう。
【００３０】
ＡＤＣランダムアドレス生成器３２は、ピクセルのランダムアクセスアドレス指定に従ってスイッチマトリックス制御信号を生成し、且つ、スイッチマトリックス制御信号は、スイッチ制御ライン３１上においてスイッチマトリックス２８に供給される。スイッチマトリックス制御信号は、ピクセルのアドレス指定と同期した状態において、アドレス指定されたピクセルがピクセル読出し信号を供給する出力ライン３９を選択されたＡＤＣレーン２９に対して接続するように、スイッチマトリックス２８を制御する。この制御は、既定の順序においてではなく、ピクセルのランダムアクセスアドレス指定に従って実行されることから、ピクセル読出し信号が出現する出力ライン３９のみを接続することができる。この結果、ＡＤＣレーン２９によって供給される変換帯域幅を効率的に使用することができる。
【００３１】
それぞれのＡＤＣレーン２９は、動作のための準備が完了した状態にあるかどうかを示す状態信号を状態ライン３０上においてＡＤＣランダムアドレス生成器３２に供給する。その予想される状態に基づいてＡＤＣレーン２９を選択する代わりに、ＡＤＣランダムアドレス生成器３２は、動作のための準備が完了しているとその状態信号が通知しているＡＤＣレーン２９を選択してもよく、且つ、出力ライン３９をそれらのＡＤＣレーン２９に対して接続するように制御信号を生成する。この結果、処理されている信号に対する適合を許容することにより、ＡＤＣレーン２９によって提供される変換帯域幅の使用の効率を改善することができる。この結果、ＡＤＣレーン２９内のＡＤＣの欠陥又は障害に対する適合を許容することにより、効率を改善することができる。この結果、残りのＡＤＣレーン２９を使用することにより、欠陥が発生したＡＤＣレーン２９を有する画像センサが依然として動作することができることから、製造の歩留まりを向上させることができる。
【００３２】
ピクセルランダムアドレス生成器２２及びＡＤＣランダムアドレス生成器３２によって実装されるピクセルのランダムアクセスアドレス指定を使用し、任意の順序において、且つ、任意のレートにおいて、ピクセルをアドレス指定してもよい。ピクセルは、ピクセルアレイ１１内の１つ又は複数の対象領域内においてアドレス指定してもよい。このような対象領域は、任意の形状を有してもよい。時間に伴って（可変レート）又は領域ごとに（複数レート）変化してもよい異なるレートにおいて、異なるピクセルをアドレス指定してもよい。例えば、ピクセルの異なる領域を、それぞれ、独立したレートにおいてアドレス指定してもよい。スイッチマトリックス２９の制御により、ＡＤＣレーン２９によって提供される変換帯域幅を効率的に使用することができる。逆に、その変換帯域幅の限度内において、スイッチマトリックス２９の制御により、さもなければ可能であるものよりも複雑なランダムアクセスアドレス指定が可能となる。
【００３３】
ピクセルランダムアドレス生成器２２及びＡＤＣランダムアドレス生成器３２は、ランダムアクセスアドレス指定を選択するべく、以下のように制御される。
【００３４】
アクティブピクセル画像センサ４５の外部に位置したマイクロプロセッサ３６は、アドレス指定対象のピクセル及びフレームレートを設定するべく、コマンドインターフェイス３７を通じてユーザーによって制御され、且つ、アクティブピクセル画像センサ４５に接続されている。具体的には、マイクロプロセッサ３６は、ピクセルランダムアドレス生成器２２及びＡＤＣランダムアドレス生成器３２用の設定及び制御信号を生成する。
【００３５】
一構成においては、アクティブピクセル画像センサ４５は、アドレス指定対象のピクセルのブロックを示すアドレス及び／又はマイクロ命令の形態のブロック命令を保存するブロック命令バッファ２５を含む。マイクロプロセッサ３６は、ブロック命令の読取り／書込みを実行し、即ち、データ入出力バス２６上において、ブロックバッファ２５との間において、アドレス及び／又はマイクロ命令の読取り／書込みを実行する。
【００３６】
一例として、図３ａ〜図３ｃは、ピクセルアレイ１１内の８×８ピクセルのグリッド５１内の対象領域５０と、以下のようにその領域をアドレス指定するための２つの代替ブロック命令と、を示している。
【００３７】
図３ａは、この場合には５つのノードＰ１（７，３）、Ｐ２（４，２）、Ｐ３（２，４）、Ｐ４（３，７）、及びＰ５（５，７）によって表現された多角形である対象領域５０を示している。一般に、対象領域５０は、任意の形状を有することができよう。
【００３８】
図３ｂは、対象領域５０を表すために使用してもよいブロック命令によって識別された５つのラインブロック５２の形状を太い線のアウトラインで示している。ブロック命令が、ｙがラインブロック５２のｙ座標であり、且つ、ｘ１及びｘ２がラインブロック５２の開始点及び終了点のｘ座標である形態（ｙ，ｘ１，ｘ２）の座標によってラインブロック５２を表している場合には、ラインブロック５１の座標は、（２，４，４）、（３，３，７）、（４，２，６）、（５，３，６）、（６，３，５）、（７，３，５）である。或いは、この代わりに、ブロック命令が、ｙがラインブロック５２のｙ座標であり、ｘがラインブロック５２の開始点のｘ座標であり、且つ、ｄがラインブロック５２の長さである形態（ｙ，ｘ，ｄ）の座標によってラインブロック５２を表している場合には、ラインブロック５２の座標は、（２，４，１）、（３，３，５）、（４，２，５）、（５，３，４）、（６，３，３）、（７，３，３）である。
【００３９】
図３ｃは、対象領域５０を表すのに使用してもよいブロック命令によって識別された５つの矩形ブロック５３の形状を太い線のアウトラインで示している。ブロック命令が、ｘ１及びｙ１が矩形ブロック５３の左上隅のｘ座標及びｙ座標であり、且つ、ｘ２及びｙ２が矩形ブロック５３の右下隅のｘ座標及びｙ座標である形態（ｙ１、ｘ１、ｙ２、ｘ２）の座標によって矩形ブロック５３を表している場合には、矩形ブロック５３の座標は、（２，４，２，４）、（３，３，５，６）、（３，７，３，７）、（４，２，４，２）、（６，３，７，５）である。
【００４０】
アドレス及び／又はマイクロ命令は、命令ライン２３及び３３上において、ブロック命令バッファ２５からピクセルランダムアドレス生成器２２及びＡＤＣランダムアドレス生成器３２に供給され、且つ、これらに基づいて、ピクセルランダムアドレス生成器２２がピクセルアドレスを生成し、且つ、同期した状態において、ＡＤＣランダムアドレス生成器３２がＡＤＣランダムアドレスを生成する。又、ＡＤＣランダムアドレス生成器３２は、データライン２４上においてピクセルランダムアドレス生成器２２から供給されるピクセルアドレスを使用してもよい。この結果、アナログピクセル入力を表すデジタル信号が正しいデジタル出力において供給されるように、望ましいピクセルが望ましいＡＤＣレーン２９に接続される。
【００４１】
又、マイクロプロセッサ３６は、設定であるＡＤＣランダムアドレス生成器制御信号と、ＡＤＣランダムアドレス生成器３２用の制御信号と、を制御ライン３４上においてＡＤＣランダムアドレス生成器３２に供給してもよい。これらの制御信号は、ＡＤＣレーンアドレスによって定義されている特定のＡＤＣレーン２９を選択するように、或いは、次の利用可能なＡＤＣレーン２９を選択するように、ＡＤＣランダムアドレス生成器３２を制御してもよい。
【００４２】
図４は、ピクセルランダムアクセスアドレス生成器２２の詳細図である。具体的には、ピクセルランダムアクセスアドレス生成器２２は、列アドレス１６が供給されるリセット列アドレスラッチ６１及びデータ列アドレスラッチ６２を更に有する。リセット列アドレスラッチ６１及びデータ列アドレスラッチ６２は、列アドレス１６をラッチし、且つ、この列アドレス１６を、それぞれ、ライン６３上においてリセット列デコーダ１４に、且つ、ライン６４上において読出し列デコーダ１２に、供給する。同様に、ピクセルランダムアクセスアドレス生成器２２は、行アドレス２１が供給されるリセット行アドレスラッチ６５及びデータ行アドレスラッチ６６を更に有する。リセット行アドレスラッチ６５及びデータ行アドレスラッチ６６は、行アドレス２１をラッチし、且つ、この行アドレス２１を、それぞれ、ライン６７上においてリセット行デコーダ１９に、且つ、ライン６８上において読出し行デコーダ１７に、供給する。
【００４３】
更には、リセット列アドレスラッチ６１及びリセット行アドレスラッチ６５は、それぞれ、リセットの同期化のための出力イネーブル制御を有する。これらの出力イネーブル制御には、ピクセルランダムアクセスアドレス生成器２２によって供給されるピクセル同期化信号と、同期ライン７０上においてＡＤＣランダムアドレス生成器３２から供給されるＡＤＣ同期化信号と、を受け取るようにその入力が接続されているＡＮＤゲート６９から出力イネーブル信号が供給される。動作の際には、ＡＮＤゲート６９は、ＡＤＣラインサンプリングが終了すると共にマイクロ命令がこれを許容する際には常にリセット行及び列アドレスラッチ６１及び６５を有効にする出力イネーブル信号を供給し、これにより、ＡＤＣレーン２９が更なる動作のための準備が完了する時点まで、データ及びリセットデコーダが保持される。この結果、ピクセルランダムアクセスアドレス生成器２２は、ＡＤＣランダムアドレス生成器３２と同期した状態において動作することができる。
【００４４】
以下、ブロック命令及びこのブロック命令から生成されるアドレス指定制御信号の一例について説明することとする。
【００４５】
ブロック命令は、読取りイネーブル、リセットイネーブル、開始ＡＤＣ番号、ＡＤＣレーンの数、行座標、開始列座標、停止列座標というフォーマットを有してもよい。この図３ａに示されている対象領域５０用のフォーマットにおけるブロック命令の一例は、以下の表に示されているとおりである。
【００４６】
【表１】
2014532361.tif 000003
【００４７】
このケースにおいては、ピクセルランダムアドレス生成器２２及びＡＤＣランダムアドレス生成器３２は、以下の表に示されているように、読取り、リセット、及びＡＤＣ信号、並びに、アドレスを生成する。
【００４８】
【表２】
2014532361.tif 000004
【００４９】
この結果、図３ａに示されている対象領域５０の検知というデジタル出力結果が生成される。
【００５０】
図５は、ピクセルアレイにおけるアクティブピクセル７１の第１の例の図である。この例においては、ピクセルは、ランダムアクセスリセットを提供する従来の３Ｔ構造を有しているが、一般には、任意の構造を適用してもよい。ピクセル７１は、以下のように、制御ラインのアクティブマトリックスアドレス指定構成によってランダムアクセスアドレス指定される能力を有する。
【００５１】
アクティブピクセル７１は、検出対象の粒子に対する感度を有するダイオード７２を含む従来型のＣＭＯＳ構造を有し、検出対象の粒子は、光子又は荷電粒子であってもよい。リセット装置７３が、ダイオード７２とピクセルの行に共通的に接続されたリセット行制御ライン７４の間に接続されており、且つ、リセット行制御信号ＲＳＴ  Ｉｎを受け取る。リセット装置７３は、ピクセルの列内のリセット装置７３の入力に共通的に接続されたリセット列制御ライン７５上のリセット列制御信号ＲＳＴ  Ｓｅｌによって制御されるスイッチとして機能する。従って、リセット装置７３は、ピクセル７１がリセット行制御信号ＲＳ  Ｉｎ及びリセット列制御信号ＲＳＴ  Ｓｅｌの組合せによってアドレス指定された際に、ダイオード７２を選択的にリセットする。
【００５２】
又、ダイオード７２は、すべてのピクセル７１に接続されたバイアスライン７７上のバイアス電圧Ｖｄｄによってバイアスされたバッファ装置７６の入力にも接続されている。バッファ装置７６は、ダイオード７２に跨る電圧をバッファリングすると共に増幅する。
【００５３】
バッファ装置７６の出力は、ピクセルサンプリング装置７８により、データライン８０に接続されている。ピクセルサンプリング装置７８は、ピクセル７１の行内のピクセルサンプリング装置７８の入力に共通的に接続された読出し行制御ライン７９上の読出し行制御信号Ｄａｔａ  Ｓｅｌによって制御されるスイッチとして機能し、データライン８０上の読出し信号Ｄａｔａ  Ｏｕｔとしてダイオード７２によって収集された電荷を表す出力信号を生成する。
【００５４】
ピクセル７１のデータライン８０は、ピクセル７１の列全体にとって共通したものであってもよい列サンプリング装置４１により、出力ライン３９に接続されている。列サンプリング装置４１は、列サンプリング装置４１の入力に接続された読出し列制御ライン４２上の読出し列制御信号Ｃｏｌ  ｓｅｌによって制御されるスイッチとして機能し、読出し列信号Ｃｏｌ  ｓｅｌ及び行制御信号Ｄａｔａ  Ｓｅｌの組合せによってアドレス指定されたピクセル７１からピクセル読出し信号Ｄａｔａ  Ｏｕｔを出力ライン３９に供給する。
【００５５】
図６は、ピクセルアレイ内のアクティブピクセル８１の第２の例の図である。この例においては、ピクセル８１は、リセット制御装置８１が、リセット行制御信号ＲＳＴ  Ｒｏｗによって制御されるスイッチとして機能するようにリセット装置７３とリセット行制御ライン７４の間に接続されていることを除いて、第１の例のピクセル７１と同一の構造を有する（且つ、従って、共通の要素について、同一の参照符号が使用され、且つ、説明が省略されている）ランダムアクセス読取り及びリセットを提供する４Ｔ構造を有する。又、リセット制御装置８１は、すべてのピクセル８１に接続されたバイアスライン８２上のリセットバイアス電圧ＶＲＳＴにも接続されている。従って、ダイオード７２は、ピクセルがリセット行制御ライン７４上のリセット行制御信号ＲＳＴ  Ｒｏｗとリセット列制御ライン７５上のリセット列制御信号ＲＳＴ  Ｃｏｌの組合せによってアドレス指定された際に、選択的にリセットされる。図７は、ＡＤＣレーンアレイアドレス指定の更に詳細な図を提供しているＡＤＣランダムアドレス生成器３２の詳細図であり、これは、ＡＤＣランダムアドレス生成器３２及びスイッチングマトリックス２８に伴う必要な接続を示すと共に、且つ、ピクセルランダムアクセス生成器、ブロック命令バッファ２５、及びマイクロプロセッサ３６に対して必要な更なる制御ラインを示している。
【００５６】
図７は、スイッチマトリックス２８が、ＡＤＣレーン２９を示すスイッチ制御ライン３１上におけるＡＤＣランダムアドレス生成器３２からの入力と、アドレス指定対象であるピクセル列を示す制御ライン９０上におけるピクセルランダムアドレス生成器２２からの入力と、によって制御される一代替肢を示している。制御ライン５は、ＡＤＣレーン２９を識別する２進フォーマットにおいて制御信号を搬送する。一般に、Ｍ個のＡＤＣレーン２９が存在している場合には、２進アドレスは、ｍ個のビットを有し、この場合に、Ｍ＝２ｍである。これらの入力に基づいて、スイッチマトリックス２８は、ピクセルのアドレス指定と同期した状態において、アドレス指定されたピクセルがピクセル読出し信号を供給する出力ライン３９を選択されたＡＤＣレーン２９に対して選択的に接続する。
【００５７】
更には、図７は、同期ライン７０上においてＡＤＣ同期信号をピクセルランダムアドレス生成器２２に供給するＡＤＣランダムアドレス生成器３２を示している。
【００５８】
図８は、そのすべてが同一の構造を有する単一のＡＤＣレーン２９の図を示している。ＡＤＣレーン２９は、複数のＡＤＣ１０２を有しており、ＡＤＣ１０２は、従来型の構造を有してもよい。ＡＤＣ１０２の数は、ピクセル読出し速度に対するＡＤＣ変換速度の比率によって左右される。このようにＡＤＣ１０２を単一のＡＤＣレーン２９に組み合わせることにより、ＡＤＣレーン２９は、単純なＡＤＣと比べた場合に、相対的に高いスループット帯域幅を提供することができる。
【００５９】
マルチプレクサ１０１が、スイッチマトリックス２８とＡＤＣ１０２の間に接続されており、且つ、ＡＤＣレーン２９に供給されるピクセル読出し信号を、連続的に、即ち、一度に１つずつ、ＡＤＣ１０２に対して多重化する。従って、マルチプレクサ１０１は、１−Ｐマルチプレクサであり、この場合に、Ｐは、ＡＤＣ１０２の数である。
【００６０】
ＡＤＣレーン２９は、モジュール状態ライン上においてＡＤＣ１０２から供給された状態信号に基づいてＡＤＣ１０２の動作を監視する負荷分散器１０５を更に有する。状態信号は、ＡＤＣ１０２が動作のための準備が完了した状態にあるかどうかを示す。負荷分散器１０５は、制御ライン１０６上において信号を供給することにより、マルチプレクサ１０１を制御し、この制御は、予め設定された論理に応じた監視対象の動作に基づいたものであり、具体的には、動作のための準備が完了しているＡＤＣ１０２の選択に基づいたものである。又、負荷分散器１０５は、上述の状態信号をも生成し、且つ、これらの状態信号を状態ライン１０８上においてＡＤＣランダムアドレス生成器３２に供給する。
【００６１】
ＡＤＣ１０２からのデジタル信号出力は、ＡＤＣ１０２の間におけるローカルデータ接続を出力バッファ１０４に提供するローカルデータバス１０３に供給される。
【００６２】
この構造の一代替肢として、それぞれのＡＤＣレーン２９は、単一のＡＤＣ１０２を有することができよう。
【００６３】
図９は、上述のアクティブピクセル画像センサ４５の動作の際のデータ及びコマンドフローのフローチャートである。データ及びコマンドフローは、以下のとおりである。
【００６４】
上述のように、マイクロプロセッサ３６は、制御信号１１０、設定１１１、並びに、ブロック命令バッファ２５内に読み込まれるブロック命令をアクティブピクセル画像センサ４５に供給する。ピクセルランダムアクセスアドレス生成器２２及びＡＤＣランダムアドレス生成器３２は、以下のようにブロック命令を使用し、出力デジタル信号１１４としてアクティブピクセル画像センサ４５から出力される前に、出力バッファ１１３内に保存されているそれぞれのブロックとの関係において出力デジタルデータ１１２を生成する。
【００６５】
ピクセルランダムアクセスアドレス生成器２２は、以下のように、ブロック命令を使用する。
【００６６】
ステップＳ１において、出力バッファ１１３内において保存されているデータに基づいて、次のピクセルブロックが選択される。
【００６７】
ステップＳ２において、ブロックのための次のピクセル命令が読み取られる。ステップＳ３において、すべてのピクセル命令が完了しているかどうかがチェックされ、且つ、この判定結果が肯定的である場合には、ステップＳ４において、ステップＳ２に戻る前に、第１ピクセル命令が設定される。
【００６８】
ステップＳ５において、ピクセルデータ及びリセットアドレスが生成され、ステップＳ５における結果により、ピクセルアナログ値がピクセルアレイ１１から出力される。
【００６９】
ＡＤＣランダムアドレス生成器３２は、ブロック命令を以下のように使用する。
【００７０】
ステップＳ７において、出力バッファ１１３内に保存されているデータに基づいて、次のＡＤＣブロックが選択される。
【００７１】
ステップＳ８において、次のＡＤＣ命令が読み取られる。ステップＳ９において、すべてのＡＤＣ命令が終了したかどうかがチェックされ、且つ、この判定結果が肯定的である場合には、ステップＳ１０において、ステップＳ８に戻る前に、第１ＡＤＣ命令が設定される。
【００７２】
ステップＳ１１において、ＡＤＣアドレスが生成される。
【００７３】
ステップＳ１２において、ステップＳ６において生成されたピクセルアナログ値のアナログ−デジタル変換が実行され、この結果、出力デジタルデータ１１２が生成される。
【００７４】
上述のアクティブピクセル画像センサ４５は、最大フレームレート、ダイナミックレンジ、又はデータ圧縮のためのものなどのようなプログラム可能な最適化を必要とする高度な撮像アプリケーションのために使用してもよい。使用分野の１つは、同一の撮像チップ上における異なるフレームレートの独立したプログラム可能な対象領域を必要としている科学的アプリケーションにおけるものであるが、例えば、セキュリティや一般的な消費者用電子装置におけるものなどの顔面認識、物体追跡、スマートカメラなどのマシンビジョンにおけるものなどの広範なその他のアプリケーションが存在している。
【図１】
2014532361.tif 000005
【図２】
2014532361.tif 000006
【図３ａ】
2014532361.tif 000007
【図３ｂ】
2014532361.tif 000008
【図３ｃ】
2014532361.tif 000009
【図４】
2014532361.tif 000010
【図５】
2014532361.tif 000011
【図６】
2014532361.tif 000012
【図７】
2014532361.tif 000013
【図８】
2014532361.tif 000014
【図９】
2014532361.tif 000015
【国際調査報告】
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