(57)【要約】【課題】本発明は、素子のオン電流と降伏電圧を同時に向上させることができるＣＭＯＳ素子を提供する。【解決手段】本発明のＣＭＯＳ素子は、ベースと、ベースの上に形成されるウェル区域と、前記ベースの上に形成されているゲートと、を含む。前記ＣＭＯＳ素子は、前記ベースの上に形成され且つ前記ゲートの両側に配置されている第一区域及び第二区域と、前記ベースの上に形成され且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、をさらに含む。前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する。【選択図】  図１
2014504008.tif 000002
【特許請求の範囲】
【請求項１】
ベースと、
前記ベースの上に形成されているウェル区域と、
前記ベースの上に形成されているゲートと、
前記ベースの上に形成され、且つ前記ゲートの両側に配置されている第一区域及び第二区域と、
前記ベースの上に形成され、且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、
前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、を含むＣＭＯＳ素子において、
前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する、ことを特徴とするＣＭＯＳ素子。
【請求項２】
前記第二低濃度不純物ドレイン区域に形成されている第二不純物層をさらに含み、且つ前記第二不純物層に注入されているイオンの伝導型と前記第二低濃度不純物区域に注入されているイオンの伝導型とが相違する、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項３】
前記第一不純物層は、前記第一不純物層と前記第一低濃度不純物ドレイン区域との間にＰ型接合をさらに形成することにより、前記第一低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるように構成されている、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項４】
前記第一不純物層が前記第一低濃度不純物ドレイン区域の表面に形成されている、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項５】
前記第一不純物層が前記第一低濃度不純物ドレイン区域の中間部に形成されている、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項６】
前記第一不純物層が前記第一低濃度不純物ドレイン区域の底部に形成されている、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項７】
前記第一不純物層は、浅く形成される不純物層であり、前記不純物層の不純物の濃度が１０１６ｃｍ−３〜１０１９ｃｍ−３である、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項８】
前記第一低濃度不純物ドレイン区域に注入されるイオンは、りんイオンであり、前記第一不純物層に注入されるイオンは、インジウムイオンである、ことを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項９】
前記第一不純物層に注入されるイオンの拡散係数は、前記第一低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さい、ことを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１０】
ＣＭＯＳ素子の製造方法に使われるプロセスにおいて、前記プロセスは、第一低濃度不純物ドレイン区域を形成した後第一不純物層をさらに形成することであり、且つ前記プロセスは、
不純物層において低濃度不純物ドレイン区域に注入されるイオンの伝導型と異なる注入用イオンを選択するステップと、
ＣＭＯＳ素子の種類に基づいて前記伝導型を有する特定の注入用イオンを選択するステップと、
前記伝導型を有する特定の注入用イオンを使って、イオンの濃度をコントロールすることと、イオンを注入することにより、低濃度不純物ドレイン区域に一層の不純物層を形成するステップと、を含む、ＣＭＯＳ素子の製造方法に使われるプロセス。
【請求項１１】
前記不純物層のイオン濃度と深度は、低濃度不純物ドレイン区域の表面に一層のイオン注入層を形成することによりコントロールする、ことを特徴とする請求項１０に記載のプロセス。
【請求項１２】
前記不純物層にイオンを注入する時に使われるマスクプレートと、前記低濃度不純物ドレイン区域にイオンを注入する時に使われるマスクプレートとが同じである、ことを特徴とする請求項１０に記載のプロセス。
【請求項１３】
前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項１０に記載のプロセス。
【請求項１４】
前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項１０に記載のプロセス。
【請求項１５】
前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項１０に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に相補型金属酸化膜半導体（ＣＭＯＳ）技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor、相補型金属酸化膜半導体）素子は、大規模集積回路によく使用される基本素子である。集積回路の集積度が高まりつつあるので、ＣＭＯＳ素子の配線幅を減らさなければならない。実際の応用において、ＣＭＯＳ素子の作動電圧が非常に小さいので、ＣＭＯＳ素子の内部の電界強度が高まりつつある。電界強度が高まる場合、ホットキャリア効果（Hot  carrier  Effect）が増加されるとともに、ＣＭＯＳ素子の降伏電圧が減ってしまう。
【０００３】
前述した問題を解決するため、通常ＣＭＯＳ素子のドレインに種類がドレインと同じである一層の低濃度不純物（ＬＤＤ、Lightly  Doped  Drain）区域をさらに形成する。ＣＭＯＳ素子が正方向に作動する場合、大部分のＶＤＳが低濃度不純物区域により消耗され、且つ空乏区域の幅の大部分が前記ＬＤＤ区域により形成されるので、チャネル電荷を共用することによる短チャネル効果を改善し、ＣＭＯＳ素子の降伏電圧を向上させることができる。即ち、ＬＤＤ区域を形成することにより、ＣＭＯＳ素子の性能を大幅に向上させることができる。
【０００４】
しかし、ＬＤＤ区域を形成することにより、ＣＭＯＳ素子の抵抗が大きくなり、オン電流が減る恐れがある。低濃度不純物ドレイン区域は、ドレインの抵抗を増加するとともに、ＣＭＯＳ素子の電流損失を招来する。従来の技術において、高いオン電流を得るため、ＬＤＤ区域に注入するイオンの量を増加していた。しかし、ＬＤＤ区域に注入するイオンの量を増加する場合、低濃度不純物ドレイン区域又は空乏区域の幅が狭くなってしまう。従って、狭い空乏区域を有するＣＭＯＳ素子に同じな電圧を印加する時、強度の強い電界が生じる。且つ、強度の強い電界により、ＣＭＯＳ素子の降伏電圧が減り、ホットキャリア効果を対抗する性能も悪くなる。前述した通り、従来のＣＭＯＳ素子は、素子のオン電流と降伏電圧を同時に改善することができない欠点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、従来の技術の問題を解決することができるＣＭＯＳ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前述した問題を解決するため、次のような相補型金属酸化膜半導体（ＣＭＯＳ素子）を提供する。本発明のＣＭＯＳ素子は、ベースと、ベースの上に形成されるウェル区域と、前記ベースの上に形成されているゲートと、を含む。前記ＣＭＯＳ素子は、前記ベースの上に形成され且つ前記ゲートの両側に配置されている第一区域及び第二区域と、前記ベースの上に形成され且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、をさらに含む。前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する。
【０００７】
前述した問題を解決するため、次のようなＣＭＯＳ素子の製造方法に使われるプロセスをさらに提供する。前記プロセスは、第一低濃度不純物ドレイン区域を形成した後第一不純物層をさらに形成することである。前記プロセスは、不純物層において低濃度不純物ドレイン区域に注入されるイオンの伝導型と異なる注入用イオンを選択するステップと、ＣＭＯＳ素子の種類に基づいて前記伝導型を有する特定の注入用イオンを選択するステップと、前記伝導型を有する特定の注入用イオンを使って、イオンの濃度をコントロールすることと、イオンを注入することにより、低濃度不純物ドレイン区域に一層の不純物層を形成するステップと、を含む。
【発明の効果】
【０００８】
上述した本発明のＣＭＯＳ素子が不純物層をさらに具備するので、不純物の濃度が高い低濃度不純物ドレイン区域を全空乏化させるとともに、降伏電圧に影響を与えることを避けることができる。即ち、不純物層が不純物層と低濃度不純物ドレイン区域との間にＰ型接合をさらに形成することにより、低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるようにすることができる。また、不純物の濃度が高い低濃度不純物ドレイン区域が素子の電気抵抗を低減して、オン電流を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係るＣＭＯＳ素子の構造を示す図である。
【図２】本発明の他の実施例に係るＣＭＯＳ素子の構造を示す図である。
【図３】本発明の他の実施例に係るＣＭＯＳ素子の構造を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施例について詳しく説明する。図面において、同様な符号は同様又は類似する部品を示す。
【００１１】
図１は、本発明の実施例に係るＣＭＯＳ素子の構造を示す図である。図１に示す通り、本実施例のＣＭＯＳ素子１００は、ベース（図示せず）と、ベースの上に形成されるウェル区域１０１と、を含む。前記ＣＭＯＳ素子１００は、多結晶シリコンゲート１０２と、ゲート酸化層１０３と、ソース・ドレイン区域１０４と、第一低濃度不純物ドレイン区域１０５ａと、第二低濃度不純物ドレイン区域１０５ｂと、第一オフセットスペーサー（offset  spacer）１０６ａと、第二オフセットスペーサー１０６ｂと、をさらに含む。前記ＣＭＯＳ素子１００は、他の構造をさらに含むか或いは一部の構造を無くすこともできる。前記ベースの材料として、ＣＭＯＳ素子の製造に適用できるすべての材料を用いることができる。例えば、前記ベースとして半導体ベースを用いることができる。例えば、単結晶又は多結晶のシリコン又はシリコンゲルマニウム、無固定形状の構造から形成されるベースである。また、前記ベースとして混合型半導体ベースを用いることもできる。例えば、カーボランダム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム又はアンチモン化ガリウム、合金半導体或いはそれらの組み合わせから構成されるベースである。前記ベースは、シリコンオンインシュレーター（Silicon  on  Insulator）をさらに含むことができる。前記ベースは、他の材料を含むか、或いは外部延伸層又は積層を含む多層構造に構成されることもできる。他の材料から構成されるベースを用いても良い。
【００１２】
前記ソース・ドレイン区域１０４は、第一区域１０４ａ（例えば、ドレイン区域）と第二区域１０４ｂ（例えば、ソース区域）と、を含む。第一区域１０４ａと第二区域１０４ｂとは、両方とも前記ウェル区域１０１に形成されている。前記第一オフセットスペーサー１０６ａと第二オフセットスペーサー１０６ｂは、前記多結晶シリコンゲート１０２の両側に形成されて、隔離と保護の作用を奏する。前記第一低濃度不純物ドレイン区域１０５ａと第二低濃度不純物ドレイン区域１０５ｂは、前記第一区域１０４ａと前記第二区域１０４ｂに沿ってそれぞれ形成され、且つ前記第一区域１０４ａと前記第二区域１０４ｂから前記多結晶シリコンゲート１０２までそれぞれ延伸されている。
【００１３】
前記第一低濃度不純物ドレイン区域１０５ａは、第一不純物層１０７ａを含み、前記第二低濃度不純物ドレイン区域１０５ｂは、第二不純物層１０７ｂを含む。前記第一不純物層１０７ａと第二低濃度不純物ドレイン区域１０５ｂは、対応する低濃度不純物ドレイン区域において、各自の低濃度不純物区域に一定の不純物層を注入することにより形成することができる。前記第一不純物層１０７ａと前記第二不純物層１０７ｂに注入するイオンの伝導型と、低濃度不純物区域に注入するイオンの伝導型とを、相違にすることができる。
【００１４】
前記ＣＭＯＳ素子１００は、ＰＭＯＳ素子或いはＮＭＯＳ素子であることができる。本発明の実施例において、前記ＣＭＯＳ素子１００がＮＭＯＳ素子であり、前記ウェル区域１０１がＰ型不純物であり、前記第一低濃度不純物ドレイン区域１０５ａと前記第二低濃度不純物ドレイン区域１０５ｂがＮ型不純物であることができる。この場合、前記第一不純物層１０７ａと前記第二不純物層１０７ｂがＰ型不純物である。
【００１５】
具体的には、前記第一低濃度不純物ドレイン区域１０５ａ及び／又は前記第二低濃度不純物ドレイン区域１０５ｂに注入される導電粒子／イオンがりんであり、前記第一不純物層１０７ａ及び／又は及び／又は前記第二不純物層１０７ｂに注入される導電粒子／イオンがインジウムである。さらに、二重表面電界低減技術（Ｄ−ＲＥＳＵＲＦ）により、第一低濃度不純物ドレイン区域１０５ａと第二低濃度不純物ドレイン区域１０５ｂに一定量のインジウムイオンを注入することができる。これにより、低濃度不純物ドレイン区域に不純物の濃度が前記第一低濃度不純物ドレイン区域１０５ａ及び／又は前記第二低濃度不純物ドレイン区域１０５ｂより高いＰ型不純物が形成される。
【００１６】
前記第一不純物層１０７ａを形成した場合、第一低濃度不純物ドレイン区域１０５ａとウェル区域１０１との間には、１つの横方向のＰＮ接合と１つの縦方向ＰＮ接合が形成され、第一低濃度不純物ドレイン区域１０５ａと第一不純物層１０７ａとの間には、１つの縦方向ＰＮ接合が形成される。即ち、第一低濃度不純物ドレイン区域１０５ａの周辺に、１つの横方向のＰＮ接合と２つの縦方向ＰＮ接合とが形成される。前記第一低濃度不純物ドレイン区域１０５ａと前記第一不純物層１０７ａとの間に形成される縦方向ＰＮ接合は、前記第一不純物層１０７ａを形成する時に形成されるものである。
【００１７】
前記第二不純物層１０７ｂを形成した場合、第二低濃度不純物ドレイン区域１０５ｂとウェル区域１０１との間には、１つの横方向のＰＮ接合と１つの縦方向ＰＮ接合が形成され、第二低濃度不純物ドレイン区域１０５ｂと第二不純物層１０７ｂとの間には、１つの縦方向ＰＮ接合が形成される。即ち、第二低濃度不純物ドレイン区域１０５ｂの周辺に、１つの横方向のＰＮ接合と２つの縦方向ＰＮ接合とが形成される。
【００１８】
前記ＣＭＯＳ素子１００のドレインに正電圧を印加する時、第一低濃度不純物ドレイン区域１０５ａの周辺の３つのＰＮ接合が全部逆バイアスされる。且つオフセットスペーサーが第一低濃度不純物ドレイン区域１０５ａへ拡散して第一低濃度不純物ドレイン区域１０５ａと重なるので、第一低濃度不純物ドレイン区域１０５ａを容易に全空乏化させ、降伏電圧を高めることができる。
【００１９】
従来のＮＭＯＳ  ＣＭＯＳ素子と比較すると、本発明のＣＭＯＳ素子１００は、Ｐ型不純物層１０７ａをさらに具備し、且つ前記低濃度不純物ドレイン区域１０５ａの不純物の濃度が従来の低濃度不純物ドレイン区域の不純物の濃度より高い。本発明のＣＭＯＳ素子が不純物層をさらに具備するので、不純物の濃度が高い低濃度不純物ドレイン区域を全空乏化させるとともに、降伏電圧に影響を与えることを避けることができる。即ち、不純物層１０７ａが不純物層と低濃度不純物ドレイン区域との間にＰ型接合をさらに形成することにより、低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるようにすることができる。また、不純物の濃度が高い低濃度不純物ドレイン区域は、素子の電気抵抗を低減して、オン電流を高めることができる。つまり、前記第一不純物層１０７ａと前記ベースが前記第一低濃度不純物ドレイン区域を全空乏化させることにより、第一低濃度不純物ドレイン区域１０５ａが容易に全空乏化されるようにする。
【００２０】
前記第一不純物層１０７ａ又は前記第二不純物層１０７ｂは、前記第一低濃度不純物ドレイン区域１０５ａ又は前記第二低濃度不純物ドレイン区域１０５ｂのいずれの区域に形成することができる。即ち、前記第一不純物層１０７ａ又は前記第二不純物層１０７ｂを、前記第一低濃度不純物ドレイン区域１０５ａ又は前記第二低濃度不純物ドレイン区域１０５ｂの表面、中間部或いは底部に形成することができる。
【００２１】
図２は、異なる低濃度不純物ドレイン区域を具備する本発明のＣＭＯＳ素子２００を示す図である。図２に示す通り、前記ＣＭＯＳ素子１００のように本実施例のＣＭＯＳ素子２００は、ベース（図示せず）と、ベースの上に形成されるウェル区域１０１と、を含む。また、前記ＣＭＯＳ素子２００は、多結晶シリコンゲート１０２と、ゲート酸化層１０３と、ソース・ドレイン区域１０４と、第一低濃度不純物ドレイン区域１０５ａと、第二低濃度不純物ドレイン区域１０５ｂと、第一オフセットスペーサー（offset  spacer）１０６ａと、第二オフセットスペーサー１０６ｂと、をさらに含む。２つの実施例の相違点は、本実施例のＣＭＯＳ素子２００において、第一不純物層１０７ａがウェル区域１０１の内に位置するように第一低濃度不純物ドレイン区域１０５ａの表面に形成され、前記第二不純物層がウェル区域１０１の内に位置するように第二低濃度不純物ドレイン区域１０５ｂの表面に形成されていることにある。
【００２２】
図３は、異なる低濃度不純物ドレイン区域を具備する本発明のＣＭＯＳ素子３００を示す図である。図３に示す通り、前記ＣＭＯＳ素子１００のように本実施例のＣＭＯＳ素子３００は、ベース（図示せず）と、ベースの上に形成されるウェル区域１０１と、多結晶シリコンゲート１０２と、ゲート酸化層１０３と、ソース・ドレイン区域１０４と、第一低濃度不純物ドレイン区域１０５ａと、第二低濃度不純物ドレイン区域１０５ｂと、第一オフセットスペーサー（offset  spacer）１０６ａと、第二オフセットスペーサー１０６ｂと、を含む。２つの実施例の相違点は、本実施例のＣＭＯＳ素子３００において、第一不純物層１０７ａが第一低濃度不純物ドレイン区域１０５ａの底部に形成され、第二不純物層１０７ｂが第二低濃度不純物ドレイン区域１０５ｂの底部に形成されていることにある。
【００２３】
第一低濃度不純物ドレイン区域１０５ａ及び／又は第二低濃度不純物ドレイン区域１０５ｂにインジウムイオンを注入する量を増加する場合、第一不純物層１０７ａ及び／又は第二不純物層１０７ｂはベースとともに、第一低濃度不純物ドレイン区域１０５ａ及び／又は第二低濃度不純物ドレイン区域１０５ｂが全空乏化されるようにこれらの全空乏化速度を増加する。これにより、降伏電圧に影響を与えることを避けることができる。また、低濃度不純物ドレイン区域の不純物の濃度を高めることにより、素子の電気抵抗を低減して、オン電流を高めることができる。従って、前記第一不純物層１０７ａ及び／又は第二不純物層１０７ｂを不純物の濃度が高い不純物層にすることができる。具多的には、前記不純物の濃度を１０１６ｃｍ−３〜１０１９ｃｍ−３にすることができる。
【００２４】
ＮＭＯＳ素子を例にして説明する場合、低濃度不純物ドレイン区域に本発明のＰ型不純物層１０７ａ及び／又は１０７ｂを形成せず、低濃度不純物ドレイン区域に注入するイオン量を増加する方法だけにより素子の電流を増加しようとする場合、低濃度不純物ドレイン区域を全空乏化させにくくなり、降伏電圧が減り、且つホットキャリア効果が強化される。また、低濃度不純物ドレイン区域に濃度が高いＰ型不純物層を注入する場合、前記不純物層と低濃度不純物ドレイン区域に形成される縦方向のＰＮ接合により低濃度不純物ドレイン区域が全空乏化されることを強化することができる。従って、低濃度不純物ドレイン区域の濃度が高くなっても、低濃度不純物ドレイン区域が全空乏化されることを確保することができる。即ち、素子の駆動電流を高めるとともに、降伏電圧が変化することと、ホットキャリア効果が強化されることを防ぐことができる。
【００２５】
本発明の実施例において、前記第一不純物層１０７ａ及び／又は第二不純物層１０７ｂは、イオンを注入することにより、前記低濃度不純物ドレイン区域を形成することができる。不純物層に注入するイオンの濃度と深度をコントロールするため、具体的な実施例により不純物層に注入されるイオンの拡散係数を選択しなければならない。例えば、低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さいか、大きいか或いは等しい拡散係数を選択することができる。
【００２６】
例えば、不純物層が浅く形成される実施例において、不純物層に注入されるイオンの拡散係数が低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さい。ＮＭＯＳ素子である場合、前記低濃度不純物ドレイン区域に注入されるイオンがりんイオン又は他のイオンであり、前記不純物層に注入されるイオンがインジウムイオン又は他のイオンであることができる。低濃度不純物ドレイン区域と、第一不純物層１０７ａ及び／又は第二不純物層１０７ｂと、にイオンを注入する場合、同一なマスクプレートを使うことができる。この場合、インジウムイオンの拡散係数がりんイオンの拡散係数より遥かに小さいので、低濃度不純物ドレイン区域に深度が非常に浅い第一不純物層１０７ａ及び／又は第二不純物層１０７ｂを形成することができる。従って、第一不純物層１０７ａ及び／又は第二不純物層１０７ｂを形成することにより低濃度不純物ドレイン区域に影響を与えることを避けることができる。
【００２７】
前述した方法は、ＰＭＯＳ素子にも使うことができる。ＰＭＯＳ素子とＮＭＯＳ素子の構造が同じであるが、対応する区域に注入されるイオンの伝導型が異なる。具体的に説明すれば、ＰＭＯＳ素子において、低濃度不純物ドレイン区域はＰ型不純物であり、第一不純物層１０７ａ及び／又は第二不純物層１０７ｂは、Ｎ型不純物である。ＰＭＯＳ素子とＮＭＯＳ素子の構造が類似し、且つ前述した内容を参照することができるので、ここで再度説明しない。
【００２８】
前述したＣＭＯＳ素子の製造方法において、前記不純物層を形成するプロセスを前記ＣＭＯＳ素子の製造方法に加える場合、現在のＣＭＯＳ素子の製造方法により前記不純物層を形成することができる。例えば、前記低濃度不純物ドレイン区域を形成した後、イオンを注入することにより低濃度不純物ドレイン区域に一層の不純物層を形成することができる。前記不純物層を形成するためには、まず前記イオンの伝導型を選択する。即ち、前記不純物層に注入するイオンの伝導型と前記低濃度不純物ドレイン区域に注入するイオンの伝導型とが相違するようにする。注入するイオンの種類も選択することができる。例えば、ＮＭＯＳ素子において、低濃度不純物ドレイン区域をＮ型不純物にし、不純物層をＰ型不純物にすることができる。つまり、前記低濃度不純物ドレイン区域に注入するイオンがりんイオン又は他のイオンであり、前記不純物層に注入するイオンがインジウムイオン又は他のイオンであることができる。ＰＭＯＳ素子においては、前記低濃度不純物ドレイン区域をＰ型不純物にし、前記不純物層をＮ型不純物にすることができる。
【００２９】
前記不純物層を形成する場合、次の方法により不純物層に注入されるイオン濃度とイオンの深度をコントロールすることができる。まず、低濃度不純物ドレイン区域の表面に一層のイオン注入層を形成する。次は、前記イオン注入層により、前記不純物層のイオン濃度と注入されるイオンの深度をコントロールすることができる。前記不純物層は、低濃度不純物ドレイン区域のいずれの位置に形成することができる。例えば、低濃度不純物ドレイン区域の表面、中間部或いは底部に形成することができる。次に、不純物層のイオン濃度を要望の範囲にコントロールする。例えば、イオンの濃度を１０１６ｃｍ−３〜１０１９ｃｍ−３にする。前述した方法は、ＰＭＯＳ素子にも応用することができる。
【００３０】
不純物層に注入されるイオン濃度と深度をコントロールするため、具体的な実施例により不純物層に注入されるイオンの拡散係数を選択する。前記不純物層に注入されるイオンの拡散係数は、低濃度不純物ドレイン区域に注入されるイオンの拡散係数より、小さいか、大きいか或いは等しいことができる。例えば、深度の浅い不純物層を形成するため、不純物層に注入されるイオンの拡散係数を低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さくする。且つ低濃度不純物ドレイン区域と不純物層にイオンを注入する場合、同一なマスクプレートを使うことができる。
【００３１】
本発明のＣＭＯＳ素子の製造方法において、素子の低濃度不純物ドレイン区域に一層の不純物層を形成し、且つ前記不純物層に注入するイオンの伝導型と前記低濃度不純物ドレイン区域に注入するイオンの伝導型とが相違するようにする。従って、前記ＣＭＯＳ素子のドレインに正電圧を印加する時、前記不純物層と前記低濃度不純物ドレイン区域に縦方向に逆バイアスされるＰＮ接合が形成され、且つ前記不純物層と前記ベースは低濃度不純物ドレイン区域が全空乏化されることを加速化して、低濃度不純物ドレイン区域がより容易に全空乏化されるようにするとともに、降伏電圧が変化することを防ぐことができる。また、低濃度不純物ドレイン区域の不純物の濃度を高めることにより、素子の電気抵抗を低減して、オン電流を高めることができる。また、本発明の製造方法は、現在の製造方法に不純物層にイオンを注入するプロセスを加えることにより実現することができる。即ち、不純物層にイオンを注入するプロセスを現在のＣＭＯＳ素子の製造方法に加えることができるので、実現する方法が簡単であり、コストが低く、広く応用できる利点を有している。
【００３２】
本発明に記載されている実施例は、半導体素子の製造方法だけではなく、ＭＯＳＦＥＴ素子の製造方法にも応用することできる。本発明の要旨或いは特許請求の範囲が定めた範囲において、当業者が容易に想到して得ることができるいろいろな変形例或いは改良例は、すべて本願の特許請求の範囲が定めた範囲に属する。
【符号の説明】
【００３３】
１００  ＣＭＯＳ素子
１０１  ウェル区域
１０２  多結晶シリコンゲート
１０３  ゲート酸化層
１０４  ソース・ドレイン区域
１０５ａ  第一低濃度不純物ドレイン区域
１０５ｂ  第二低濃度不純物ドレイン区域
１０６ａ  第一オフセットスペーサー
１０６ｂ  第二オフセットスペーサー
１０７ａ  第一不純物層
１０７ｂ  第二不純物層
【図１】
2014504008.tif 000003
【図２】
2014504008.tif 000004
【図３】
2014504008.tif 000005
【国際調査報告】
2014504008.tif 000006
2014504008.tif 000007
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