(57)【要約】デバイスの横方向に延びる切り換え回路を形成して、前記デバイスの上層の横方向に延びるピクセル導体のアレイを制御するステップと、導電性の横方向に延びるパターン化されたスクリーンを第１の絶縁領域を介して前記切り換え回路上にわたって形成するステップであって、前記パターン化されたスクリーンが、前記切り換え回路と前記ピクセル導体のアレイとの間の導電層間接続部を受けるための穴を画定するステップと、その後、前記パターン化されたスクリーン上にわたって第２の絶縁領域を形成し、前記パターン化されたスクリーンとの容量性カップリングのために前記第２の絶縁領域を介して前記パターン化されたスクリーン上にわたって前記ピクセル導体のアレイを形成し、前記パターン化されたスクリーンに画定される前記穴の位置で少なくとも前記第１および第２の絶縁領域を貫通する貫通穴を形成するとともに、前記貫通穴内に前記層間接続部を形成するステップとを備え、前記パターン化されたスクリーンは、ピクセル導体のアレイと下層の導電要素との間の重なり合いの面積が切り換え回路に対するピクセル導体の横方向位置の範囲内でほぼ一定であるように構成され、前記範囲は、第１の方向で、前記第１の方向でのピクセル導体のピッチ（Ｐ）の４０％よりも大きい、技術。【選択図】図７
2014516421.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの横方向に延びる切り換え回路を形成して、前記デバイスの上層の横方向に延びるピクセル導体のアレイを制御するステップと、
導電性の横方向に延びるパターン化されたスクリーンを第１の絶縁領域を介して前記切り換え回路上にわたって形成するステップであって、前記パターン化されたスクリーンが、前記切り換え回路と前記ピクセル導体のアレイとの間の導電層間接続部を受けるための穴を画定するステップと、
その後、前記パターン化されたスクリーン上にわたって第２の絶縁領域を形成し、前記パターン化されたスクリーンとの容量性カップリングのために前記第２の絶縁領域を介して前記パターン化されたスクリーン上にわたって前記ピクセル導体のアレイを形成し、前記パターン化されたスクリーンに形成される前記穴の位置で少なくとも前記第１および第２の絶縁領域を貫通する貫通穴を画定するとともに、前記貫通穴内に前記層間接続部を形成するステップとを備え、
前記パターン化されたスクリーンは、前記ピクセル導体のアレイと下層の導電要素との間の重なり合いの面積が前記切り換え回路に対する前記ピクセル導体の横方向位置の範囲内でほぼ一定であるように構成され、前記範囲は、第１の方向において、前記第１の方向での前記ピクセル導体のピッチの４０％よりも大きい、方法。
【請求項２】
前記ピクセル導体のアレイの方への前記パターン化されたスクリーンの投影面積は、前記ピクセル導体のアレイのフットプリントの面積の少なくとも約６０％である、請求項１に記載の方法。
【請求項３】
前記ピクセル導体のアレイの方への前記パターン化されたスクリーンの投影面積は、前記ピクセル導体のアレイのフットプリントの面積の少なくとも約８４％である、請求項２に記載の方法。
【請求項４】
前記ピクセル導体のうちの単一のピクセル導体の方への前記パターン化されたスクリーンの投影面積は、単一の前記ピクセル導体のフットプリントの面積の少なくとも約５８％である、請求項１に記載の方法。
【請求項５】
前記ピクセル導体のうちの単一のピクセル導体の方への前記パターン化されたスクリーンの投影面積は、単一の前記ピクセル導体のフットプリントの面積の少なくとも約８１％である、請求項４に記載の方法。
【請求項６】
前記ピクセル導体のアレイの方への前記パターン化されたスクリーンの投影面積は、前記ピクセル導体のアレイのフットプリントの全面積−約２０００平方ミクロン以下の面積×前記ピクセル導体のアレイ内のピクセル導体の数に等しい、請求項１に記載の方法。
【請求項７】
前記パターン化されたスクリーンがストリップのアレイへと分割される、請求項１〜請求項６のいずれかに記載の方法。
【請求項８】
前記切り換え回路は、ソース／ドレイン電極の対のアレイを画定するソース／ドレイン電極層を備え、前記ソース／ドレイン電極のそれぞれの対は、前記ソース／ドレイン電極層の平面内でソース電極によって完全に取り囲まれるドレイン電極を備え、前記層間接続部が前記ドレイン電極に至るまで下側へ延びる、請求項１〜請求項７のいずれかに記載の方法。
【請求項９】
複数のデバイス間でピクセル性能の均一性を向上させる目的のための、請求項１〜請求項８のいずれかに記載のパターン化されたスクリーンの使用。
【請求項１０】
ピクセル性能は、電圧保持率およびキックバック電圧のグループから選択される少なくとも一方である、請求項９に記載の使用。
【発明の詳細な説明】
【背景技術】
【０００１】
多くの電子デバイスは、切り換え回路によって制御されるピクセル導体のアレイを備える。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
幾つかのそのようなデバイスが、各ピクセル導体と同じアレイの他のピクセル導体を制御するために使用される下層の回路の部分とを容量結合することよって利益を得ることが分かってきた。しかしながら、今では、幾つかのデバイスの量産において、デバイス性能の向上がデバイス間で異なる可能性があることが分かってきており、また、更に予測できる一貫したデバイス性能の向上を得ることができる技術を提供するという課題が特定されてきた。
【０００３】
この課題を満たすことが本発明の目的である。
【課題を解決するための手段】
【０００４】
これにより、デバイスの横方向に延びる切り換え回路を形成して、前記デバイスの上層の横方向に延びるピクセル導体のアレイを制御するステップと、導電性の横方向に延びるパターン化されたスクリーンを第１の絶縁領域を介して前記切り換え回路上にわたって形成するステップであって、前記パターン化されたスクリーンが、前記切り換え回路と前記ピクセル導体のアレイとの間の導電層間接続部を受けるための穴を画定するステップと、その後、前記パターン化されたスクリーン上にわたって第２の絶縁領域を形成し、前記パターン化されたスクリーンとの容量性カップリングのために前記第２の絶縁領域を介して前記パターン化されたスクリーン上にわたって前記ピクセル導体のアレイを形成し、前記パターン化されたスクリーンに画定される前記穴の位置で少なくとも前記第１および第２の絶縁領域を貫通する貫通穴を形成するとともに、前記貫通穴内に前記層間接続部を形成するステップとを備え、前記パターン化されたスクリーンは、ピクセル導体のアレイと下層の導電要素との間の重なり合いの面積が切り換え回路に対するピクセル導体の横方向位置の範囲内でほぼ一定であるように構成され、前記範囲は、第１の方向において、前記第１の方向での前記ピクセル導体のピッチの４０％よりも大きい、方法が提供される。
【０００５】
１つの実施形態によれば、ピクセル導体のアレイの方へのパターン化されたスクリーンの投影面積は、ピクセル導体のアレイのフットプリントの面積の少なくとも約６０％である。
【０００６】
１つの実施形態によれば、ピクセル導体のアレイの方へのパターン化されたスクリーンの投影面積は、ピクセル導体のアレイのフットプリントの面積の少なくとも約８４％である。
【０００７】
１つの実施形態によれば、ピクセル導体のうちの単一のピクセル導体の方へのパターン化されたスクリーンの投影面積は、単一のピクセル導体のフットプリントの面積の少なくとも約５８％である。
【０００８】
１つの実施形態によれば、ピクセル導体のうちの単一のピクセル導体の方へのパターン化されたスクリーンの投影面積は、単一のピクセル導体のフットプリントの面積の少なくとも約８１％である。
【０００９】
１つの実施形態によれば、ピクセル導体のアレイの方へのパターン化されたスクリーンの投影面積は、ピクセル導体のアレイのフットプリントの全面積−約２０００平方ミクロン以下の面積×ピクセル導体のアレイ内のピクセル導体の数に等しい。
【００１０】
１つの実施形態によれば、パターン化されたスクリーンがストリップのアレイへと分割される。
【００１１】
１つの実施形態によれば、前記切り換え回路は、ソース／ドレイン電極の対のアレイを画定するソース／ドレイン電極層を備え、ソース／ドレイン電極のそれぞれの対は、前記ソース／ドレイン電極層の平面内でソース電極によって完全に取り囲まれるドレイン電極を備え、前記層間接続部が前記ドレイン電極に至るまで下側へ延びる。
【００１２】
また、これにより、複数のデバイス間でピクセル性能の均一性を向上させる目的での前述したようなパターン化されたスクリーンの使用も提供される。
【００１３】
１つの実施形態によれば、ピクセル性能は、電圧保持率およびキックバック電圧のグループから選択される少なくとも一方である。
【００１４】
発明の理解を助けるため、ここで、添付図面を参照して、発明の特定の実施形態を単なる一例として説明する。
【図面の簡単な説明】
【００１５】
【図１】ＴＦＴ制御ピクセル導体アレイの製造を示す。
【図２】ＴＦＴ制御ピクセル導体アレイの製造を示す。
【図３】ＴＦＴ制御ピクセル導体アレイの製造を示す。
【図４】図１の技術にしたがって製造された本発明の一実施形態に係るＴＦＴ制御ピクセル導体アレイの一例の概略図である。
【図５】図４の実施形態におけるピクセル導体とパターン化されたスクリーンとの間の重なり度合を示している。
【図６】図４の実施形態の１つの変形例に係るパターン化されたスクリーンのストリップへの分割を示している。
【図７】ソース電極およびドレイン電極の異なるアレイを使用する、図４の実施形態の他の変形例を示している。
【図８】図７のソース電極およびドレイン電極の異なるアレイを更に示している。
【発明を実施するための形態】
【００１６】
以下、図１〜図４を参照して、本発明の一実施形態を単なる一例として詳しく説明する。
【００１７】
図１〜図４は、その電位が薄膜トランジスタ（ＴＦＴ）の下層アレイを介して独立に制御可能なピクセル導体のアレイを製造する例としての本発明に係る一実施形態を示している。
【００１８】
パターン化された導電層２が支持基板１上に設けられる。パターン化された導電層は、ＴＦＴアレイのＴＦＴごとに、ソース電極３と、ドレイン電極２０と、ドレインパッド２２と、ドレイン電極２０とドレインパッド２２との間の導電接続部２４とを規定するとともに、ＴＦＴアレイのソース電極をアドレス指定するための一組の導電ラインも規定する。その後、パターン化された半導体層４が、パターン化された導電層２上にわたって設けられる。パターン化された半導体層２は、各ソース−ドレイン電極対間の半導体チャネルを規定する。その後、パターン化された或いはパターン化されない絶縁層５が、パターン化された半導体層４およびパターン化された導電層２上にわたって設けられる。絶縁層５は、各半導体チャネルと次のステップで形成されるそれぞれのゲートライン２６との間にゲート誘電体領域を与えるとともに、パターン化された導電層２と上層の導電要素との間の短絡を防止する。その後、第２のパターン化された導電層６が絶縁層５上にわたって設けられる。この第２のパターン化された導電層６は、アレイのＴＦＴのそれぞれの直線状の組のためのゲート電極としての機能をそれぞれが果たすゲートライン２６を規定する。パターン化された導電スクリーン層８が、更なる絶縁層７を介して下層上にわたって形成される。パターン化されたスクリーン層８は、ピクセル導体１１のアレイのフットプリント３０の大部分をカバーするとともに、層間接続部１０が後にドレインパッド２２とそれぞれのピクセル導体１１との間に形成されるようになっている部位に窓２８を画定する。その後、更なる絶縁層９が、パターン化されたスクリーン層８上と下層の絶縁層７上とにわたって形成される。その後、パターン化されたスクリーン層の窓２６の位置に、ドレインパッド２２に至るまで絶縁層を貫通してビアホールが形成される。その後、ビアホールに導電材料が充填されて、導電層間接続部１０が形成され、また、ピクセル導体１１のアレイが上側絶縁層９上にわたってそれぞれの層間接続部１１と接触して形成される。
【００１９】
支持基板１は、例えば、ガラスまたは平坦化された高分子膜のいずれかであってもよい。１つの例によれば、高分子膜は、ポリエチレンテレフタレート（ＰＥＴ）またはポリエチレンナフタレン（ＰＥＮ）の膜である。
【００２０】
１つの例によれば、導電層２は金属層である。金属層の１つの例は、金または銀などの無機金属、あるいは、基板１に良好に付着する任意の金属の層である。他の例は、金属材料の層と、この金属材料の層と支持基板１との間にあるシード層または接着層とを含む二層構造である。導電層２のための材料の他の例は、ＰＥＤＯＴ／ＰＳＳなどの導電性高分子である。パターン化された導電層２は、例えば、スピンコーティング、ディップコーティング、ブレードコーティング、バーコーティング、スロットダイコーティング、または、スプレーコーティング、インクジェット印刷、グラビア印刷、オフセット印刷、または、スクリーン印刷などの溶解処理技術を使用して堆積され得る。蒸着技術を使用して金属層を堆積させることもでき、一般的には、蒸着技術にはスパッタリング技術が好ましい。
【００２１】
パターン化された導電層２のパターニングは、例えば、フォトリソグラフィ技術またはレーザアブレーション技術による導電材料の連続するブランケット堆積層の選択領域の選択的な除去によって達成されてもよい。あるいは、パターニングは、インクジェット印刷または他のダイレクトライト印刷技術を使用することによって導電材料を堆積するときに達成されてもよい。
【００２２】
１つの例によれば、パターン化された半導体層４における材料は、ポリトリアリールアミン、ポリフルオレン、または、ポリチオフェン誘導体などの半導体高分子である。半導体層４は、隣接するＴＦＴ間の漏れ電流をより良好に防止するようにパターン化される。パターニングは、スピンコーティングなどのブランケット堆積技術により堆積される連続層の選択された部分を除去するためにレーザアブレーションなどの技術を使用することによって達成され得る。あるいは、パターニングは、インクジェット印刷、ソフトリソグラフィ印刷（Ｊ．Ａ．Ｒｏｇｅｒｓ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５，１０１０（１９９９）；Ｓ．Ｂｒｉｔｔａｉｎ  ｅｔ  ａｌ．，Ｐｈｙｓｉｃｓ  Ｗｏｒｌｄ  Ｍａｙ  １９９８，ｐ．３１）、または、スクリーン印刷（Ｚ．Ｂａｏ，ｅｔ  ａｌ．，Ｃｈｅｍ．Ｍａｔ．９，１２９９９（１９９７））などの印刷技術を使用することにより半導体層を堆積するときに達成され得る。最終的なデバイスの半導体層における典型的な厚さは、５０〜１００ｎｍ程度である。
【００２３】
ポリイソブチレン、ポリメチルメタクリレート、ポリスチレン、または、ポリビニルフェノールは、ゲート誘電体層５における材料の例である。ゲート誘電体材料は、例えばスプレーコーティング、ブレードコーティング、または、スピンコーティングなどの技術によって連続層の形態を成して堆積されてもよい。スピンコーティングが一般に好ましい。ゲート誘電体領域５における典型的な厚さは、１５０〜１０００ｎｍである。ゲート誘電体領域５は、単一の層を備えてもよく、あるいは、複数の層の積層体を備えてもよい。１つの例によれば、誘電体領域は、半導体層と接触する誘電率（ｋ）が比較的低い材料の層と、誘電率ｋが比較的低いこの材料の上端に堆積される誘電率ｋが比較的高い材料とを有する二重層構造を備える。他の例によれば、誘電率ｋが高い誘電体材料の上端には、ゲートライン２６の堆積を容易にする更なる誘電体層、例えばメタルインクからゲートライン２６を形成する場合にはポリビニルフェノールの層が堆積される。
【００２４】
１つの例によれば、ゲートライン２６は、ポリスチレンスルホン酸がドープされたポリエチレンジオキシチオフェン（ＰＥＤＯＴ／ＰＳＳ）などの導電性高分子から形成される。他の例によれば、ゲートライン２６が金などの金属材料から形成される。１つの例によれば、ゲートライン２６は、銀または金の無機ナノ粒子を含む印刷可能な液体から形成される。ゲートラインのパターンは、ゲートライン材料の連続層の選択された部分の選択的な除去によって達成され、あるいは、インクジェット印刷などのダイレクトライト技術を使用することによりゲートライン材料を堆積するときに達成される。
【００２５】
ゲートライン２６が印刷可能な液体から形成される場合には、ゲートライン２６の導電率をその後のアニーリングプロセスにより高めることができる。１つの例によれば、このアニーリングプロセスがＩＲレーザビームを用いて行なわれる。幾つかのメタルインクに関して紫外線放射または熱アニーリングが使用されてもよい。
【００２６】
１つの例によれば、ゲートライン２６上にわたって形成される誘電体層７は、有機誘電体材料の層、または、有機−無機ハイブリッド誘電体材料の層である。誘電体材料７の層は、例えば、化学蒸着されたパリレンの層、または、ネガフォトレジスト材料としての用途も有するＳＵ−８の層であってもよい。１つの例によれば、誘電体材料の層の積層体は、溶液コーティングされたポリスチレンまたはＰＭＭＡなどの材料の層を含めて、この段階で堆積される。誘電体材料のこれらの層は、スピンコーティング、スプレーコーティング、または、ブレードコーティングなどの任意の大面積コーティング方法によりコーティングされてもよいが、これらのコーティング方法に限定されない。１つの例によれば、ゲートライン２６上にわたる誘電体層７の厚さは、０．１〜２０μｍの範囲内、より具体的には１〜１２μｍの範囲内、特に５〜１０μｍの範囲内である。
【００２７】
ゲートライン２６上にわたって形成される誘電体層７は、パターン化された導電スクリーン８とゲートライン２６との間の短絡を防止するために電気的な絶縁を行なう。パターン化された導電スクリーンは、導電材料の連続層を堆積させ、その後、誘電体層９を堆積する前に窓２８を形成するべく例えばフォトリソグラフィによって連続層の選択された部分を除去することによって形成することができる。１つの例によれば、パターン化された導電スクリーンが金属層であり、また、フォトリソグラフィによるパターニング前に金属の連続層を堆積するためにスパッタリングが使用される。スクリーン印刷、スピンコーティング、および、蒸着は、導電材料の連続層を堆積するために使用され得る他の例である。
【００２８】
パターン化された導電スクリーン８上にわたって堆積される誘電体層９のための材料は、ピクセル導体１１の上層のアレイの形成を容易にするように選択される。
【００２９】
１つの例によれば、層間接続部１０を設けるために使用されるビホールは、エキシマレーザーを使用して形成される。他の方法としては、機械的な穿孔が挙げられる。
【００３０】
ビアホールを満たしてピクセル導体１１を形成するために使用される材料は、高い導電性を有する必要がない。１つの例によれば、ＰＥＤＯＴ／ＰＳＳなどの導電性高分子が使用される。１つの例によれば、導電材料は、例えば、スピンコーティング、ディップコーティング、ブレードコーティング、バーコーティング、スロットダイコーティング、または、スプレーコーティング、インクジェット印刷、グラビア印刷、オフセット印刷、または、スクリーン印刷などの溶解処理技術を使用して堆積される。ピクセル導体１１のアレイのパターンは、ピクセル導体材料の連続層に対してフォトリソグラフィまたはレーザアブレーションを適用することにより得ることができる。あるいは、パターンは、例えばダイレクトライト印刷技術を使用することによってピクセル導体材料を堆積するときに得ることができる。後者に関しては、表面エネルギーパターンを使用して、ピクセル導体材料のパターン層の形成を助けることができる。より詳細には、下層の誘電体層９の表面エネルギーは、ピクセル導体材料の液滴の広がりをより良好に制限するとともに横方向で分離されるピクセル導体１１の境界明瞭なアレイをより良好に得るように、選択された領域で変えられる。
【００３１】
ピクセル導体材料を液体から堆積させることは、ビアホールを確実に充填して、ドレインパッド２２とそれぞれのピクセル導体１１との間に信頼できる導電接続部１０を形成するという観点からも好ましい。しかしながら、蒸着プロセスを使用することもできる。一般的には、スパッタリング技術が蒸着プロセスよりも好ましい。スパッタされた或いは蒸着された金属層のレーザアブレーションによってピクセル導体がパターン化される場合には、ピコ秒レーザが使用されてもよい。１つの例によれば、ピクセル導体１１のアレイのためのスパッタ層または蒸着層の使用は、ビアホールに導電材料を充填するための別個のプロセスと組み合わせて用いられる。
【００３２】
１つの例によれば、ピクセル導体１１のアレイは、規則的なピッチを得ることを目的として形成されるが、規則的なピッチは、製造プロセスから生じる歪みに起因して最終的に不可能な場合がある。
【００３３】
パターン化された導電スクリーン８は、パターン化された導電スクリーン８の下側に位置する導電要素の全てからピクセル導体１１を電気的に遮蔽する（ドレインパッド２２とピクセル導体１１との間に層間接続部１０を形成できるようにパターン化されたスクリーン層８に画定される窓２８の場所を除く）。この構成は、ピクセル導体１１とパターン化された導電スクリーン８よりも下側の位置にある任意の導電要素との間の容量性カップリングを最小限に抑えるのに役立つ。したがって、ピクセル導体と共に実質的な容量性カップリングを成す唯一の下層導電要素は、パターン化された導電スクリーン８であり、また、この導電スクリーン８がピクセル導体１１のアレイのフットプリント３０のほぼ全体にわたって延びるため、パターン化された導電スクリーン８の下側に位置する導電要素に対するピクセル導体１１の位置の変化（この変化は、製造プロセスにより引き起こされる予測できない歪みに起因して避けられない可能性がある）は、ピクセル導体１１と下層の導電要素との間の容量性カップリングの度合いに最小限の影響しか及ぼさない。したがって、この構成は、実質的に下層の導電層に対するピクセル導体の横方向位置にかかわらず、ピクセル性能を安定させるという効果を有する。
【００３４】
１つの例によれば、ピクセル導体のアレイは、約１１３ミクロンのピクセルピッチ（Ｐ）をｘ方向およびｙ方向で成し、その場合、各ピクセル導体１１間のピクセル隙間（Ｉ）はｘ方向およびｙ方向のいずれにおいても約１０ミクロンである。パターン化された導電スクリーンに画定される窓２８はそれぞれ、約５０ミクロンの直径（Ｈ）（すなわち、ｘ方向およびｙ方向の両方で約５０ミクロンの最大寸法（Ｈ））を有する。
【００３５】
ピクセル導体１１の非常に簡単な４×３アレイの例が図５に示される。図５は、下層の導電スクリーン８に画定される窓２８のｘ−ｙ位置も破線で示している。ピクセル導体１１のアレイのフットプリント３０は、ピクセル導体１１の全てを包含する最小の仮想の正方形形状または長方形形状の面積、あるいは、言い換えると、外側のピクセル導体の外縁をたどる仮想外周線によって縁どられる面積である。ピクセル導体１１のアレイ上への導電スクリーン８の投影面積は、導体のアレイのフットプリント３０−窓２８の組み合わせ面積に等しく、これは、［ＰｘＰｙ−π（Η／２）２］として表わされる。ここで、Ｐｘはｘ方向のピクセルピッチであり、Ｐｙはｙ方向のピクセルピッチであり、Ｈは略円形の窓２８の直径である。ＰｘおよびＰｙがいずれも１１３ミクロンであり且つＨが５０ミクロンである１つの例によれば、ピクセル導体のアレイの方へのパターン化されたスクリーンの投影面積は、ピクセル導体１１のアレイのフットプリント３０の約８４％である。
【００３６】
ピクセル導体１１のうちの任意の単一のピクセル導体上への導電スクリーン８の投影面積は、単一のピクセル導体のフットプリント−単一の窓２８の面積に等しく、これは、［（Ｐｘ−Ｉｘ）（Ｐｙ−Ｉｙ）−π（Η／２）２］として表わされる。ここで、Ｐｘ，ＰｙおよびＨは前述したように定義され、また、ＩｘおよびＩｙは、隣接するピクセル電極間のｘ方向およびｙ方向の距離である。ＰｘおよびＰｙがいずれも１１３ミクロン、Ｈが５０ミクロン、および、ＩｘおよびＩｙがいずれも１０ミクロンである前述した例によれば、ピクセル導体１１のうちの任意の単一のピクセル導体上へのパターン化されたスクリーンの投影面積は、単一のピクセル導体１１のフットプリントの約８１％である。
【００３７】
それぞれのドレインパッドとの電気的な接続を達成しつつ、ピクセル導体と下層の導電要素との間の容量性カップリングに実質的な変化がない、ピクセル導体１１のｘ方向の位置の範囲は、以下の式によって与えられる。
Ρｘ−Ｉｘ−Ｈ（または、ｙ方向に関してＰｙ−Ｉｙ−Ｈ）
【００３８】
また、ｘ方向のピクセルピッチのパーセンテージとして表わされる前記位置の範囲は、以下の式によって与えられる。
（Ｐｘ−Ｉｘ−Ｈ）×１００／Ｐｘ（または、ｙ方向に関して（Ｐｙ−Ｉｙ−Ｈ）×１００／Ｐｙ）
【００３９】
ここで、ＰｘおよびＰｙは前述したように定義され、また、ＩｘおよびＩｙは、隣接するピクセル電極間のｘ方向およびｙ方向のそれぞれの距離である。
【００４０】
Ｐｘ＝Ｐｙ＝１１３ミクロン、Ｉｘ＝Ｉｙ＝１０ミクロン、および、Ｈ＝５０ミクロンの先の例に関して、ピクセル導体のｘ方向およびｙ方向の両方の前記位置の範囲は、ｘ方向またはｙ方向におけるピクセルピッチ（Ｐ）の約４６％である。
【００４１】
パターン化された導電スクリーン８により画定される比較的大きい窓２８は、ピクセル電極の低い許容誤差または例えばレーザ処理、スクリーン印刷、または、フォトリソグラフィによるピクセル電極のその後のパターニングを維持できるようにする。パターン化された導電スクリーン８の窓２８を更に小さくできるプロセスにおいては、ピクセル導体１１の前記位置の範囲、したがって、歪み許容誤差がかなり大きくなる。
【００４２】
前述した類のＴＦＴアレイを有するアクティブマトリクスディスプレイデバイスでは、ゲートライン２６が連続的に起動される。アドレス指定サイクルの全体にわたって１つのゲートラインと関連するピクセル導体１１の電圧を比較的一定レベルに維持する（すなわち、他のゲートラインをアドレス指定する期間にわたっても維持する）ことは、特にグレースケールデバイスの場合に、画像を維持するために望ましい。
【００４３】
液晶または電子ペーパーなどの電圧制御されるデバイスにおいて、各ピクセル導体１１およびディスプレイ媒体の反対側にある上層のＣＯＭ平面（図示せず）は、共同して、電荷の蓄積を行なう平行板コンデンサを形成する。このキャパシタンスは、前述した類の構成を用いて、ピクセル導体１１とパターン化された導電スクリーン８との間の容量性カップリングにより増大される。この更なる容量性カップリングは、ＴＦＴの寄生ゲート−ソース／ドレインキャパシタンスに起因して生じ得るいわゆるキックバック電圧を減少させることにも役立つ。ピクセル充電サイクルの終わりにゲート電圧がそのＯＮ値からそのＯＦＦ値へと切り換えられると、ピクセル電圧は、ゲート電圧の切り換えに追従する傾向となる可能性があり、量ΔＶＰだけ変化する。この効果は、一般に望ましくなく、また、所定のＴＦＴ構造においては、ピクセルキャパシタンスの値を増大させることによって低減され得る。ピクセルキャパシタンスの増大は、電圧保持率を向上させることにも役立ち、それにより、ディスプレイの均一性を高めるのに役立つ。
【００４４】
ピクセル導体１１とパターン化された導電スクリーン８とにより規定されるピクセルキャパシタは、電気泳動媒体などの比較的厚いディスプレイ媒体を有するディスプレイデバイス（あるいは、電子ペーパーと称される）において特に役立つ。この種のディスプレイ媒体の比較的大きな厚さにより、ピクセル導体１１と上層のＣＯＭ平面（図示せず）との間の容量性カップリングの度合いが比較的低くなり、また、ピクセル導体１１と下層のパターン化された導電スクリーン８との間のピクセルキャパシタは、例えばキックバック電圧の低減において比較的大きな役割を有する。
【００４５】
前述した技術の１つの変形によれば、パターン化されたスクリーン層が平行なストリップ（図６の８ａ，８ｂ，８ｃ，８ｄ）へと分割される。隣接するストリップのそれぞれの対は、共同して、層間接続部１０のそれぞれの列のための窓２８を画定する。ストリップ８ａ，８ｂ，８ｃ，８ｄ間の隙間は、パターン化された導電スクリーンの前述した遮蔽機能に対する隙間の影響がゼロである或いは無視できるように十分に小さくすることができる。パターン化されたスクリーンの複数のストリップへのこの分割は、それによりデバイスの生産者がパターン化された導電スクリーン８と下層のゲートライン２６との間でたまたま生じ得る任意の電気的短絡により良く対処できるという利点を有する。
【００４６】
図７および図８に示される前述した技術の他の変形例によれば、交互に入り込むソース電極およびドレイン電極３，２０と付随するドレインパッド２２とのそれぞれの組が、ソース電極およびドレイン電極を規定する導電層の面内にドレイン電極２０ａを完全に囲い入れるドレイン電極２０ａおよびソース電極３ａにとって代えられる。層間接続部は、それぞれのドレイン電極２０ａとそれぞれのピクセル導体１１との間に直接に形成される。図８に示されるように、ソース電極およびドレイン電極３ａ，２０ａは、円形構造または更に角ばった構造を有することができる。ゲートライン２６は、ソース電極３ａとドレイン電極２０ａとの間のチャネルの形状をたどって層間接続部１０を取り囲む部分を含むように同様に変更される。
【００４７】
ソース電極およびドレイン電極における前述した代替的構成は、以下の利点を有する。ドレインパッド２２が存在しないことにより、ＴＦＴアレイの構造が簡略になるとともに、単位面積当たりのＴＦＴの数を増大することが容易になり、それにより、ピクセルで構成されたディスプレイデバイスの分解能が向上する。また、各ソース電極３ａがそれぞれのドレイン電極２０ａを完全に取り囲むように設計されているため、隣接するＴＦＴのソース電極とドレイン電極との間の寄生漏れに対する懸念が少なく、そのため、（図１〜図４に示されるパターン化された半導体層４の代わりに）全てのＴＦＴのソース／ドレイン電極にわたって延びる連続する（パターン化されない）半導体層４ａをより良く使用できる。更に、図１〜図４に示されないが、ドレインパッド２２の使用は、ゲートライン２６と同じ高さにあってゲートライン２６と略平行に延びる上層のｃｏｍラインのアレイを伴う。図７の別の構成では、ドレインパッド２２が存在しないことにより、そのようなｃｏｍラインが存在しないこととなり、そのため、ｃｏｍラインとゲートライン２６との間の層間電気短絡に対する任意の懸念が排除される。
【００４８】
前述した技術は、プラスチック基板上に形成されるデバイスにおいて特に役立つ。プラスチック基板は、効率的な製造プロセスに関連する高温および高湿度の状態下で生じる予測できない歪みの影響を特に受け易い場合がある。歪み（すなわち、寸法変化）は、基板の軸ごとに異なる場合がある。
【００４９】
本発明は、前述した例に限定されない。本発明の態様は、本明細書中に記載される概念の全ての新規な及び／又は発明的な態様、および、本明細書中に記載される特徴の全ての新規な及び／又は発明的な組み合わせを含む。
【００５０】
本明細書において、出願人は、本明細書中に記載されるそれぞれの個々の特徴と２つ以上のそのような特徴の任意の組み合わせとを、そのような特徴または特徴の組み合わせが本明細書中に開示される任意の問題を解決するかどうかにかかわらず、また、特許請求の範囲に対する限定を伴うことなく、当業者の共通の一般的な知識に照らして全体としてそのような特徴または組み合わせを本出願に基づいて実施できる程度まで分離して開示する。出願人は、本発明の態様が任意のそのような個々の特徴または特徴の組み合わせから成ってもよいことを示唆する。以上の説明を考慮して、様々な改変が本発明の範囲内に入り得ることは当業者に明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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