(57)【要約】  超小型電子ユニット１２は、基板２０及び導電性素子４０を備える。基板２０は、１０ｐｐｍ／℃未満のＣＴＥと、基板を通って延在していない凹部３０を有する主面２１と、凹部内に配置された弾性係数が１０ＧＰａ未満の材料５０と、を有することができる。導電性素子４０は、凹部３０の上に重なりかつ基板２０によって支持されるアンカー部分４１から延在している、接合部分４２を備えることができる。接合部分４２を、超小型電子ユニット１２の外部のコンポーネント１４に接続するために、主面２１において少なくとも部分的に露出させることができる。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
基板であって、１０ｐｐｍ／℃未満のＣＴＥと、該基板を通って延在していない凹部を有する主面と、該凹部内に配置された、弾性係数が１０ＧＰａ未満である材料と、を有する基板と、
前記凹部の上に重なり、かつ前記基板によって支持されるアンカー部分から延在している接合部分を備える導電性素子であって、該接合部分は、該超小型電子ユニットの外部のコンポーネントに接続するために前記主面において少なくとも部分的に露出している、導電性素子と、
を具備する、超小型電子ユニット。
【請求項２】
前記基板は、ＣＴＥが７ｐｐｍ／℃未満である、請求項１に記載の超小型電子ユニット。
【請求項３】
前記接合部分は、前記超小型電子ユニットの動作、製造又は試験中に存在する可能性がある応力等の、該接合部分に対する応力を低減するように移動可能である、請求項１に記載の超小型電子ユニット。
【請求項４】
前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなる、請求項１に記載の超小型電子ユニット。
【請求項５】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子は、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続されている、請求項１に記載の超小型電子ユニット。
【請求項６】
前記凹部内に配置された前記材料は、ポリイミド、シリコーン及びエポキシからなる群から選択された少なくとも１つの材料を含む、請求項１に記載の超小型電子ユニット。
【請求項７】
前記凹部は、前記基板を通って延在していない、請求項１に記載の超小型電子ユニット。
【請求項８】
前記接合部分は、前記基板の前記主面に対して実質的に平行な方向に延在している、請求項１に記載の超小型電子ユニット。
【請求項９】
前記アンカー部分及び前記接合部分は同じ方向に延在している、請求項１に記載の超小型電子ユニット。
【請求項１０】
前記導電性素子は、前記基板の前記主面とは反対側の第２の面に向かって延在している導電性ビアに電気的に結合されている、請求項９に記載の超小型電子ユニット。
【請求項１１】
前記導電性ビアは前記第２の面において露出している、請求項１０に記載の超小型電子ユニット。
【請求項１２】
前記導電性ビアは、前記基板において前記第２の面から前記主面まで延在している孔内に延在している、請求項１０に記載の超小型電子ユニット。
【請求項１３】
前記孔は、前記主面から前記第２の面に向かって延在している第１の開口部と、該第１の開口部から前記第２の面まで延在している第２の開口部と、を含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定している、請求項１２に記載の超小型電子ユニット。
【請求項１４】
少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備える積層アセンブリであって、該第１の超小型電子ユニットは請求項１に記載の超小型電子ユニットであり、前記第２の超小型電子ユニットは、該第１の超小型電子ユニットと積層されており、該積層アセンブリ内の前記第１の超小型電子ユニットの前記基板は、前記第２の超小型電子ユニットの基板と電気的に接続されている、積層アセンブリ。
【請求項１５】
前記第１の超小型電子ユニットの前記接合部分と前記第２の超小型電子ユニットの導電性素子とに電気的に結合されている導体塊を更に具備する、請求項１４に記載の積層アセンブリ。
【請求項１６】
請求項１に記載の構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
【請求項１７】
ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項１６に記載のシステム。
【請求項１８】
請求項１のいずれか一項に記載の複数の超小型電子アセンブリを備えるモジュールであって、前記超小型電子アセンブリの各々にかつ各々から信号を伝送するための共通の電気的インタフェースを有している、モジュール。
【請求項１９】
ＣＴＥが１０ｐｐｍ／℃未満である基板の主面に支持される導電性素子を形成するステップと、
前記主面から、少なくとも前記導電性素子の接合部分を支持する材料を除去するステップであって、それにより前記基板を通って延在しない凹部を形成し、前記接合部分が前記基板によって支持されず、一方で、前記接合部分に隣接する前記導電性素子のアンカー部分が前記基板によって支持されるようにする、除去するステップと、
弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、
を含み、
前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために前記基板の前記主面において少なくとも部分的に露出する、超小型電子ユニットを製造する方法。
【請求項２０】
前記基板は、ＣＴＥが７ｐｐｍ／℃未満である、請求項１９に記載の方法。
【請求項２１】
前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなる、請求項１９に記載の方法。
【請求項２２】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子を形成する前記ステップは、前記導電性素子を、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続する、請求項１９に記載の方法。
【請求項２３】
前記導電性素子を形成する前記ステップは、前記接合部分が前記主面に対して実質的に平行に配置されるように行われる、請求項１９に記載の方法。
【請求項２４】
前記基板から材料を除去し、前記主面から該主面とは反対側の前記基板の第２の面まで延在する孔を形成するステップと、
前記孔内に延在する導電性ビアを、該導電性ビアが前記導電性素子に電気的に結合されかつ前記第２の面に向かって延在するように形成するステップと、
を更に含む、請求項１９に記載の方法。
【請求項２５】
前記基板から材料を除去し、孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定する、請求項２４に記載の方法。
【請求項２６】
少なくとも第１の超小型電子素子及び第２の超小型電子素子を備える積層アセンブリを製造する方法であって、該第１の超小型電子素子は請求項１９に記載の通りに製造され、該方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含む、方法。
【請求項２７】
ＣＴＥが１０ｐｐｍ／℃未満である基板から材料を除去するステップであって、それにより、該基板の主面から該主面とは反対側の第２の面まで延在する孔を形成する、基板から材料を除去するステップと、
前記主面の上方に延在しかつ該主面上に支持される接合部分と、前記基板に対して固定されたアンカー部分と、前記接合部分から前記アンカー部分まで下方に延在する接続部分と、を有する導電性素子を形成するステップであって、前記接続部分の表面は、前記孔の内面の輪郭に沿う輪郭を有する、導電性素子を形成するステップと、
前記主面から、少なくとも前記導電性素子の接合部分を支持する材料を除去するステップであって、それにより、凹部を、前記接合部分が少なくとも部分的に該凹部の上に重なるように、かつ前記接続部分の前記表面の前記輪郭が前記凹部の内面の輪郭に沿わないように形成する、前記主面から材料を除去するステップと、
弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、
を含み、
前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために前記基板の前記主面において少なくとも部分的に露出する、超小型電子ユニットを製造する方法。
【請求項２８】
前記基板は、ＣＴＥが７ｐｐｍ／℃未満である、請求項２７に記載の方法。
【請求項２９】
前記導電性素子を形成する前記ステップの前に、前記孔内に延在しかつ前記第２の面に向かって延在する導電性ビアを形成するステップを更に含み、それにより、前記導電性素子を形成する前記ステップは、該導電性素子を前記導電性ビアに電気的に結合する、請求項２７に記載の方法。
【請求項３０】
前記導電性素子を形成する前記ステップは、前記接合部分が前記接続部分に対して中心合わせされないように行われる、請求項２７に記載の方法。
【請求項３１】
前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなる、請求項２７に記載の方法。
【請求項３２】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子を形成する前記ステップは、該導電性素子を前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続する、請求項２７に記載の方法。
【請求項３３】
前記導電性素子を形成する前記ステップは、前記接合部分が内部穴を画定するように行われる、請求項２７に記載の方法。
【請求項３４】
前記導電性素子を形成する前記ステップは、前記穴が前記接合部分を通って前記接続部分内へ延在するように行われる、請求項３３に記載の方法。
【請求項３５】
前記穴の少なくとも一部分内に誘電材料を堆積させるステップを更に含む、請求項３４に記載の方法。
【請求項３６】
前記基板から材料を除去する前記ステップであって、それにより孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定する、請求項２７に記載の方法。
【請求項３７】
少なくとも第１の超小型電子素子及び第２の超小型電子素子を備える積層アセンブリを製造する方法であって、該第１の超小型電子素子は請求項２７に記載の通りに製造され、該方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型超小型電子アセンブリ及びこうしたアセンブリを作製する方法と、こうしたアセンブリにおいて有用なコンポーネントと、に関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１０年１２月８日に出願された米国特許出願第１２／９６２，８０６号の継続出願であり、その開示内容は引用することにより本明細書の一部をなすものとする。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージングされたユニットとして提供される。標準的なチップは、平坦な矩形本体を有し、その表面にチップの能動回路部に接続されたコンタクトがある。通常、各個々のチップは、パッケージに実装され、次にパッケージは、プリント回路基板等の回路パネルに実装され、チップのコンタクトを回路パネルの導体に接続する。多くの従来の設計では、チップパッケージは、チップ自体の面積よりも大幅に広い回路パネルの面積を占有する。本開示において表面を有するフラットチップに関して使用するとき、「チップの面積」は、表面の面積を指すものと理解するべきである。
【０００４】
「フリップチップ」設計では、チップの表面はパッケージ基板の面に対面し、すなわち、チップキャリア及びチップ上のコンタクトは、はんだボール又は他の接続素子によってチップキャリアのコンタクトに直接接合される。そして、チップキャリアを、チップの表面の上に重なる端子を介して回路パネルに接合することができる。「フリップチップ」設計は、比較的小型の構成を可能にし、各チップは、例えば、その開示を引用することにより本明細書の一部をなすものとする本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、米国特許第５，１４８，２６６号及び米国特許第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの表面の面積に等しいか又はそれよりわずかに広い回路パネルの面積を占有する。
【０００５】
超小型電子アセンブリが占有する回路パネルの平面面積を最小限にすることに加えて、回路パネルの平面に対して垂直な高さ又は寸法全体が小さいチップパッケージを製造することも望ましい。こうした薄い超小型電子パッケージにより、隣接する構造体に近接してパッケージが実装されている回路パネルの配置が可能になり、これにより、回路パネルを組み込んだ製品の全体的なサイズが低減する。
【０００６】
複数のチップを「積層体」構成で、すなわち複数のチップが重なり合って配置される構成でパッケージングすることも提案された。積層型構成では、幾つかのチップを、チップの総面積よりも小さい回路パネルの面積に実装することができる。或る特定の積層型チップ構成は、例えば、その開示を引用することにより本明細書の一部をなすものとする、上述した米国特許第５，１４８，２６５号、米国特許第５，６７９，９７７号及び米国特許第５，３４７，１５９号の或る特定の実施形態に開示されている。同様に引用することにより本明細書の一部をなすものとする米国特許第４，９４１，０３３号は、チップが積み重なり合って、チップに関連するいわゆる「配線フィルム」上の導体によって互いに相互接続される構成を開示している。
【０００７】
従来のチップコンタクトには、コンタクトにおける非最適な応力分布と、例えば半導体チップとチップが結合される構造体との間の熱膨張係数（ＣＴＥ）の不整合と、のために、信頼性の問題がある可能性がある。例えば、半導体チップの面において導電性コンタクトが比較的薄くかつ堅い誘電材料によって絶縁されている場合、コンタクトにおいて著しい応力が存在する可能性がある。さらに、半導体チップがポリマ基板の導電性素子に結合されている場合、チップと基板のＣＴＥがより高い構造との間の電気的接続が、ＣＴＥ不整合のために応力を受けることになる。
【０００８】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスを、高解像度ディスプレイ及び関連する画像処理チップと一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもののようなデータサーバにおける用途等の、他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体コンタクト形成及び相互接続において進歩があったにも関らず、電気的相互接続の信頼性を向上させるとともに半導体チップのサイズを最小限にするために、依然として改善が必要である。本発明のこれらの属性は、以下に説明するように超小型電子パッケージの構造によって達成される。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、超小型電子ユニットは、基板及び導電性素子を備えることができる。基板は、１０ｐｐｍ／℃未満のＣＴＥと、基板を通って延在していない凹部を有する主面と、凹部内に配置された弾性係数が１０ＧＰａ未満の材料と、を有することができる。導電性素子は、凹部の上に重なりかつ基板によって支持されるアンカー部分から延在している、接合部分を備えることができる。接合部分を、超小型電子ユニットの外部のコンポーネントに接続するために、主面において少なくとも部分的に露出させることができる。
【００１１】
一実施の形態では、前記基板は、７ｐｐｍ／℃未満のＣＴＥを有することができる。特定の実施の形態では、前記接合部分は、前記超小型電子ユニットの動作、製造又は試験中に存在する可能性がある応力等の、該接合部分に対する応力を低減するように、移動可能とすることができる。例示的な実施の形態では、前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなることができる。一実施の形態では、前記基板は、複数の能動半導体デバイスを備えることができ、前記導電性素子は、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続することができる。特定の実施の形態では、前記凹部内に配置された前記材料は、ポリイミド、シリコーン及びエポキシからなる群から選択された少なくとも１つの材料を含むことができる。
【００１２】
例示的な実施の形態では、前記凹部は、前記基板を通って延在していなくてもよい。一実施の形態では、前記接合部分は、前記基板の前記主面に対して実質的に平行な方向に延在することができる。特定の実施の形態では、前記アンカー部分及び前記接合部分は同じ方向に延在することができる。例示的な実施の形態では、前記導電性素子は、前記基板の前記主面とは反対側の第２の面に向かって延在している導電性ビアに電気的に結合することができる。一実施の形態では、前記導電性ビアは前記第２の面において露出することができる。特定の実施の形態では、前記導電性ビアは、前記基板において前記第２の面から前記主面まで延在している孔(hole)内に延在することができる。
【００１３】
一実施の形態では、前記孔は、前記主面から前記第２の面に向かって延在している第１の開口部(opening)と、該第１の開口部から前記第２の面まで延在している第２の開口部と、を含むことができる。前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。例示的な実施の形態では、積層アセンブリが、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備えることができ、前記第２の超小型電子ユニットは、前記第１の超小型電子ユニットと積層されており、該積層アセンブリ内の前記第１の超小型電子ユニットの前記基板は、前記第２の超小型電子ユニットの基板と電気的に接続されている。特定の実施の形態では、前記積層アセンブリは、前記第１の超小型電子ユニットの前記接合部分と前記第２の超小型電子ユニットの導電性素子とに電気的に結合されている導体塊を更に具備することができる。
【００１４】
本発明の別の態様によれば、超小型電子ユニットは、基板及び導電性素子を備えることができる。基板は、１０ｐｐｍ／℃未満のＣＴＥと、基板を通って延在していない凹部を有する主面と、凹部内に配置された弾性係数が１０ＧＰａ未満の材料と、を有することができる。導電性素子は、基板に対して固定されたアンカー部分と、少なくとも部分的に凹部の上に重なる接合部分と、接合部分からアンカー部分まで下方に延在する接続部分と、を有することができる。接合部分は、アンカー部分から離れる方向に延在することができ、超小型電子ユニットの外部のコンポーネントに接続するために主面において露出することができる。接続部分は、凹部の内面の輪郭に沿わない輪郭を有することができる。
【００１５】
例示的な実施の形態では、前記基板は、７ｐｐｍ／℃未満のＣＴＥを有することができる。一実施の形態では、前記接合部分は、前記超小型電子ユニットの動作、製造又は試験中に存在する可能性がある応力等の、該接合部分に対する応力を低減するように、移動可能とすることができる。特定の実施の形態では、前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなることができる。一実施の形態では、前記基板は、複数の能動半導体デバイスを備えることができ、前記導電性素子は、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続することができる。例示的な実施形態では、前記接続部分は凹部内へ延在することができる。
【００１６】
特定の実施形態では、前記導電性素子は、前記基板の前記主面とは反対側の第２の面に向かって延在している導電性ビアに電気的に結合することができる。一実施形態では、導電性ビアは前記第２の面において露出することができる。例示的な実施形態では、前記導電性ビアは、前記基板において前記第２の面から前記主面まで延在している孔内に延在することができる。特定の実施形態では、前記孔は、前記主面から前記第２の面に向かって延在している第１の開口部と、該第１の開口部から前記第２の面まで延在している第２の開口部と、を含むことができる。前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。一実施形態では、前記アンカー部分は、前記孔の内面の輪郭に沿う輪郭を有することができる。例示的な実施形態では、前記接合部分は内部穴(aperture)を画定することができる。
【００１７】
一実施形態では、前記穴は、前記接合部分を通って前記接続部分内に延在することができる。特定の実施形態では、前記穴の少なくとも一部を、誘電材料で充填することができる。例示的な実施形態では、積層アセンブリが、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備えることができ、前記第２の超小型電子ユニットは、前記第１の超小型電子ユニットと積層されており、該積層アセンブリ内の前記第１の超小型電子ユニットの前記基板は、前記第２の超小型電子ユニットの基板と電気的に接続されている。特定の実施の形態では、前記積層アセンブリ前記第１の超小型電子ユニットの前記接合部分と前記第２の超小型電子ユニットの導電性素子とに電気的に結合されている導体塊を更に具備することができる。
【００１８】
本発明の更に別の態様によれば、超小型電子ユニットを製造する方法が、ＣＴＥが１０ｐｐｍ／℃未満である基板の主面に支持される導電性素子を形成するステップと、前記主面から、少なくとも導電性素子の接合部分を支持する材料を除去するステップであって、それにより前記基板を通って延在しない凹部を形成する、除去するステップと、弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、を含むことができる。前記接合部分は、基板によって支持されなくてもよく、一方で、前記接合部分に隣接する前記導電性素子のアンカー部分は前記基板によって支持することができる。前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために、前記基板の主面において少なくとも部分的に露出することができる。
【００１９】
一実施形態では、前記基板は、７ｐｐｍ／℃未満のＣＴＥを有することができる。例示的な実施形態では、前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択される１つの材料からなることができる。特定の実施形態では、前記基板は、複数の能動半導体デバイスを含むことができ、前記導電性素子を形成する前記ステップは、前記導電性素子を、前記複数の半導体デバイスのうちの少なくとも１つに電気的に接続することができる。例示的な実施形態では、導電性素子を形成するステップを、前記接合部分が前記主面に対して実質的に平行に配置されるように行うことができる。一実施形態では、本方法は、基板から材料を除去し、前記主面から該主面とは反対側の基板の第２の面まで延在する孔を形成するステップと、前記孔内に延在する導電性ビアを、該導電性ビアが前記導電性素子に電気的に結合されかつ前記第２の面に向かって延在するように形成するステップと、を更に含むことができる。
【００２０】
特定の実施形態では、前記基板から材料を除去し、孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含むことができる。前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。一実施形態では、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備える積層アセンブリを製造する方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含むことができる。
【００２１】
本発明の更に別の態様によれば、超小型電子ユニットを製造する方法が、ＣＴＥが１０ｐｐｍ／℃未満である基板から材料を除去するステップであって、それにより、該基板の主面から、該主面とは反対側の第２の面まで延在する孔を形成する、基板から材料を除去するステップと、前記主面の上方に延在しかつ該主面上に支持される接合部分と、前記基板に対して固定されたアンカー部分と、前記接合部分から前記アンカー部分まで下方に延在する接続部分と、を有する導電性素子形成するステップと、前記主面から、少なくとも前記導電性素子の接合部分を支持する材料を除去するステップであって、それにより、凹部を、前記接合部分が少なくとも部分的に該凹部の上に重なるように形成する、前記主面から材料を除去するステップと、弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、を含むことができる。前記接続部分の表面は、前記孔の内面の輪郭に沿う輪郭を有することができる。前記接続部分の前記表面の輪郭は、前記凹部の内面の輪郭に沿わなくてもよい。前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために、前記基板の前記主面において少なくとも部分的に露出することができる。
【００２２】
特定の実施形態では、基板は、７ｐｐｍ／℃未満のＣＴＥを有することができる。例示的な実施形態では、前記超小型電子ユニットを製造する方法は、前記導電性素子を形成する前記ステップの前に、前記孔内に延在しかつ前記第２の面に向かって延在する導電性ビアを形成するステップを更に含むことができ、それにより、前記導電性素子を形成する前記ステップは、該導電性素子を前記導電性ビアに電気的に結合する。一実施形態では、前記導電性素子を形成する前記ステップを、前記接合部分が前記接続部分に対して中心合わせされないように行うことができる。特定の実施形態では、前記基板は、本質的に、半導体、ガラス及びセラミックからなる群から選択された１つの材料からなることができる。例示的な実施形態では、前記基板は、複数の能動半導体デバイスを備えることができ、前記導電性素子を形成する前記ステップは、該導電性素子を前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続することができる。一実施形態では、前記導電性素子を形成する前記ステップを、前記接合部分が内部穴を画定するように行うことができる。特定の実施形態では、前記導電性素子を形成する前記ステップを、前記穴が前記接合部分を通って前記接続部分内へ延在するように行うことができる。
【００２３】
一実施形態では、前記超小型電子ユニットを製造する方法は、前記穴の少なくとも一部分内に誘電材料を堆積させるステップを更に含むことができる。特定の実施形態では、前記基板から材料を除去する前記ステップであって、それにより孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含むことができる。前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。例示的な実施形態では、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備える積層アセンブリを製造する方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含むことができる。
【００２４】
本発明の更なる態様は、他の電子デバイスとともに、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを提供する。例えば、本システムを、携帯型ハウジングとすることができる単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムよりも小型にすることができる。
【００２５】
本発明の更なる態様は、本発明の上述した態様による複数の超小型電子アセンブリを備えることができるモジュールを提供する。各モジュールは、前記超小型電子アセンブリの各々にかつ各々から信号を伝送するための共通の電気的インタフェースを有することができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の一実施形態によるコンタクト構造体を有する積層アセンブリを示す側面図である。
【図１Ｂ】線Ａ−Ａに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の一実施形態の図である。
【図１Ｃ】線Ａ−Ａに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の別の実施形態の図である。
【図１Ｄ】線Ａ−Ａに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の更に別の実施形態の図である。
【図２Ａ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｂ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｃ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｄ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図３Ａ】本発明の一実施形態によるコンタクト構造体を有する積層アセンブリを示す側面図である。
【図３Ｂ】線Ｂ−Ｂに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の一実施形態の図である。
【図３Ｃ】線Ｂ−Ｂに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の別の実施形態の図である。
【図３Ｄ】線Ｂ−Ｂに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の更に別の実施形態の図である。
【図４Ａ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｂ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｃ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｄ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｅ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図５】本発明による、チップに電気的に接続されたパッドを有する基板の上面斜視図である。
【図６】本発明の別の実施形態によるコンタクト構造体を有する基板を示す側断面図である。
【図７】本発明の１つの実施形態によるモジュールの概略図である。
【図８】本発明の１つの実施形態によるシステムの概略図である。
【発明を実施するための形態】
【００２７】
図１Ａを参照すると、本発明の一実施形態による積層型超小型電子アセンブリ１０は、第１の超小型電子素子１２及び第２の超小型電子素子１４を備えている。幾つかの実施形態では、第１の超小型電子素子１２及び第２の超小型電子素子１４を、半導体チップ、ウェハ、誘電体基板等とすることができる。例えば、第１の超小型電子ユニット１２及び第２の超小型電子ユニット１４の一方又は両方は、メモリ記憶素子を備えることができる。本明細書で用いるとき、「メモリ記憶素子」は、電気的インタフェースによってデータを伝送するため等のために、メモリセルにデータを格納しかつそこからデータを検索するように使用可能な回路とともにアレイで配置された多数のメモリセルを指す。
【００２８】
第１の超小型電子ユニット１２は、基板２０であって、主面２１から部分的にその基板を通って主面とは反対側の第２の面２２に向かって延在している凹部３０を有する基板２０と、導電性素子４０であって、基板によって支持されるアンカー部分４１、アンカー部分から延在している接合部分４２であって、少なくとも部分的に凹部３０の上に重なり、かつ第１の超小型電子ユニットの外部のコンポーネントと相互接続するために主面において少なくとも部分的に露出している接合部分４２、及び端部分４６を有する導電性素子４０と、を備えている。図示するように、端部分４６は、接合部分４２の端部に位置している。誘電体領域５０が、少なくとも凹部３０内の内面３１の上に重なっている。
【００２９】
図１Ａにおいて、主面２１に対して平行な方向を、本明細書では「水平」方向又は「横」方向と呼ぶのに対し、表面に直交する方向を、本明細書では上方向又は下方向と呼び、本明細書ではまた「垂直」方向とも呼ぶ。本明細書で言及する方向は、言及する構造体の基準系にある。したがって、これらの方向は、標準の基準系又は重力基準系に対する任意の向きに位置することができる。１つの特徴が「面の上方」に別の特徴よりも高い高さに配置されていると言う場合、それは、その１つの特徴が、その面から離れる同じ直交方向において他方の特徴よりも遠い距離にあることを意味する。逆に、１つの特徴が「面の上方」に別の特徴よりも低い高さに配置されていると言う場合、それは、その１つの特徴が、その面から離れる同じ直交方向において他方の特徴よりも近い距離にあることを意味する。
【００３０】
基板２０は、好ましくは、熱膨張係数（「ＣＴＥ」）が１０×１０−６／℃（すなわちｐｐｍ／℃）未満である。特定の実施形態では、基板２０は、７×１０−６／℃（すなわちｐｐｍ／℃）未満の熱膨張係数（「ＣＴＥ」）を有することができる。基板２０は、好ましくは、本質的に半導体、ガラス又はセラミック等の材料からなる。基板２０が、シリコン等の半導体から作製される実施形態では、複数の能動半導体デバイス（例えばトランジスタ、ダイオード等）を、主面２１又は第２の面２２及び／又はその下方に位置する基板２０の能動半導体領域に配置することができる。基板２０の主面２１と第２の面２２との間の厚さは、通常、２００μｍ未満であり、著しく小さく、例えば１３０μｍ、７０μｍ又は更にはそれより小さくすることができる。
【００３１】
基板２０は、主面２１と少なくとも１つの導電性素子４０との間に配置された誘電体層を更に備えることができる。誘電体層が、第２の面２２の上に重なることができる。こうした誘電体層は、基板２０から導電性素子を電気的に絶縁することができる。これらの誘電体層のうちの一方又は両方を、第１の超小型電子ユニット１２の「パッシベーション層」と呼ぶことができる。誘電体層は、無機誘電材料若しくは有機誘電材料又は両方を含むことができる。誘電体層は、電着したコンフォーマルコーティング又は他の誘電材料、例えば光画像形成可能なポリマ材料、例えばはんだマスク材料を含むことができる。
【００３２】
超小型電子素子１２は、基板２０の主面２１において露出している１つ又は複数の導電性素子４０を備えることができる。各導電性素子４０の接合部分４２を、第２の超小型電子素子１４のように、第１の超小型電子素子１２の外部のコンポーネントと相互接続するために主面２１において露出させることができる。特に図には示さないが、基板２０の能動半導体デバイスを、接合部分４２に導電接続することができる。したがって、能動半導体デバイスを、基板２０の１つ又は複数の誘電体層内に又はその上方に延在している、組み込まれた配線を介して、導電的にアクセス可能とすることができる。導電性素子４０（及び本明細書に記載する他の導電性素子のうちの任意のもの）を、例えば銅又は金を含む任意の導電性金属から作製することができる。
【００３３】
例えば図１Ｃに図示するように、接合部分４２’は、導電性ボンドパッド、例えば薄い平坦な部材の下面図形状を有することができる。各接合部分４２は、例えば、図１Ｂに示すような矩形トレース形状、図１Ｃに示すように円形パッド形状、楕円形状、正方形状、三角形状、又はより複雑な形状を含む任意の下面図形状を有することができる。他の実施形態では、接合部分４２を、例えば導電性ポストを含む他の任意のタイプの導電性コンタクトとすることができる。
【００３４】
接合部分４２を、凹部３０と位置合せすることができ、凹部によって画定される基板２０の領域内に完全に又は部分的に配置することができる。図１Ａに見られるように、接合部分４２は、凹部３０によって画定される領域内に完全に配置されている。図示するように、接合部分４２の上面４３によって画定される平面は、基板２０の主面２１によって画定される平面に対して実質的に平行である。図示するように、接合部分４２の底面４４は、基板２０の主面２１によって画定される平面に位置している。他の実施形態では、接合部分４２の底面４４を、主面２１によって画定される平面の上方又は下方に配置することができる。導電性素子４０の端部分４６は、基板２０によって支持されておらず、それにより、端部分を、アンカー部分４１に対して片持ちにすることができる。主面２１の上に重なりかつ誘電体領域５０に隣接して位置する接合部分４２のこうした支持されていない端部分４６は、支持されているアンカー部分４１に対して自由に移動することができ、それにより、接合部分４２は片持ち梁として機能することができる。
【００３５】
本開示において用いられるとき、導電性素子が基板又は基板の面の上に重なる誘電体素子の面「において露出して」いるという記述は、導電性素子が、誘電体素子の表面に直交する方向において、誘電体素子の外側から誘電体素子の表面に向かって移動している理論的な点に接触することができることを示す。したがって、誘電体素子の表面において露出している端子又は他の導電性素子は、こうした表面から突出することができるか、こうした表面と同一平面とすることができるか、又はこうした表面に対して凹状とし、誘電体における孔又は窪みを通して露出させることができる。
【００３６】
導電性素子を形成するために使用可能な本質的に任意の技法を使用して、本明細書に記載する導電性素子を形成することができるが、２０１０年７月２３日に出願された、本願と同一の所有者によって所有される米国特許出願第１２／８４２，６６９号においてより詳細に説明されているような特定の技術を採用することができる。この特許出願は、参照することにより本明細書の一部をなすものとする。こうした技法は、例えば、表面をレーザにより、又はフライス加工若しくはサンドブラスト加工等の機械的プロセスにより、導電性素子が表面の他の部分とは異なるように形成されるべきである経路に沿って表面のそれらの部分を処理するように、選択的に処理することを含むことができる。例えば、レーザ又は機械的プロセスを使用して、特定の経路のみに沿って表面から犠牲層等の材料を取り除き又は除去し、それによりその経路に沿って延在する溝を形成することができる。そして、溝内に触媒等の材料を堆積させることができ、溝内に１つ又は複数の金属層を堆積させることができる。
【００３７】
導電性素子４０の端部分４６は、図では、凹部３０の外側境界３２（図１Ｂ）を越えて横方向に（すなわち、基板２０の主面２１に対して平行な方向に）延在していないものとして示されている。本明細書に開示する実施形態のうちの任意のものにおいて、導電性素子の端部分及び／又は接合部分は、凹部の外側境界を越えて横方向に延在することができる。一実施形態では、接合部分の端部を、対応する凹部の外側境界を越えて横方向に延在する導電性トレース（図示せず）に結合することができるが、接合部分を、依然として、後述するように対応する基板に対して移動可能とすることができる。
【００３８】
凹部３０は、主面２１から部分的に基板２０を通って第２の面２２に向かって延在している。凹部３０の内面３１は、主面２１から基板２０を通って任意の角度で延在することができる。好ましくは、内面３１は、主面２１から、主面２１によって画定される水平面に対して０度と９０度との間の角度で延在している。内面３１は、一定の勾配又は可変の勾配を有することができる。例えば、主面２１によって画定される水平面に対する内面３１の角度又は勾配は、内面３１が第２の面２２に向かって深く貫入するに従い、大きさが減少する（すなわち、正又は負の大きさが小さくなる）ことができる。
【００３９】
凹部３０は、例えば、図１Ｂに示すような楕円形、又は図１Ｃに示すような円形を含む、任意の底面図形状を有することができる。図１Ｂに示す実施形態では、凹部３０は、主面２１に沿って第１の横方向に幅Ｗを有し、凹部は、第１の横方向に対して横切る主面に沿った第２の横方向に長さＬを有しており、長さは幅より大きい。幾つかの例では、凹部３０は、特に、例えば円柱、立方体、角柱又は円錐台形状を含む、任意の３次元形状を有することができる。
【００４０】
特定の実施形態では、図１Ｄに示すように、凹部３０を矩形溝とし、複数の接合部分４２が少なくとも部分的に凹部の上に重なるようにすることができる。任意の数の接合部分４２が単一の凹部３０の上に重なることができ、接合部分を、単一の凹部の上に重なる任意の幾何学的構成で配置することができる。例えば、図１Ｄに示すように、３つの接合部分４２を、単一の凹部３０の上に重なる共通軸に沿って配置することができる。
【００４１】
図示する実施形態では、誘電体領域５０は、誘電体領域の輪郭が凹部の輪郭（すなわち、凹部の内面３１の形状）に沿うように凹部３０を充填する。誘電体領域５０は、基板２０に対して優れた誘電体分離を提供することができる。誘電体領域５０をコンプライアントとし、弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシ(compliancy)を提供するように十分低くかつ厚くすることができる。好ましくは、導電性素子４０の接合部分４２は、少なくとも部分的に誘電体領域５０の上に重なる。コンプライアントな誘電体領域５０により、導電性素子４０の接合部分４２が、接合部分に外部負荷が加えられたとき、基板２０及びその上に支持されている導電性素子のアンカー部分４１に対して幾分か撓曲又は移動することができる。そのように、第１の超小型電子ユニット１２の接合部分４２と第２の超小型電子素子１４の端子との間の結合は、第１の超小型電子ユニットと第２の超小型電子ユニットとの間の熱膨張係数（「ＣＴＥ」）の不整合による熱歪みに対してより優れた耐性を有することができる。
【００４２】
本明細書において導電性素子の接合部分に関連して用いるとき、「移動可能」とは、接合部分が、それに加えられる外部負荷によって基板の主面に対して、以下のような程度まで変位することができることを意味するものとし、すなわち、こうした変位がない場合に導電性素子との電気的接続において存在することになる、超小型電子ユニットの動作、製造又は試験中に熱膨張差によってもたらされるもの等の機械的応力を、変位が相当に緩和又は低減する程度である。
【００４３】
誘電体領域５０の厚さとその弾性係数との積によって提供されるコンプライアンシの程度を、第１の超小型電子ユニット１２と、第１の超小型電子ユニットが接合部分を介して実装される第２の超小型電子ユニット１４と、の間の熱膨張不整合に起因して接合部分４２に加えられる歪みを補償するのに十分とすることができる。誘電体領域５０の露出した外面５１とこうした第２の超小型電子ユニット１４との間にアンダーフィル（図示せず）を設けて、ＣＴＥ不整合による熱応力に対する耐性を向上させることができる。
【００４４】
図示する実施形態では、誘電体領域５０の外面５１（図１Ａ）は、基板２０の主面２１によって画定される平面内に位置している。代替的に、誘電体領域５０の外面５１は、基板２０の主面２１によって画定される平面の上方に延在することができ、又は、誘電体領域の外面を、基板の主面によって画定される平面の下方に窪ませることができる。
【００４５】
誘電体層２５が、基板２０の主面２１と接合部分４２ではない導電性素子４０の部分との上に重なることにより、基板と接合部分ではない導電性素子の部分とに対して優れた誘電体分離を提供することができる。誘電体層２５は、無機誘電材料若しくは有機誘電材料又は両方を含むことができる。特定の実施形態では、誘電体領域２５は、誘電体領域５０と同じコンプライアント誘電材料を含むことができる。例示的な実施形態では、誘電体層２５を、誘電体領域５０と連続して形成することができる。
【００４６】
第２の超小型電子素子１４は、基板１５と、第１の超小型電子ユニット１２の接合部分４２と相互接続するために基板の主面１７において少なくとも部分的に露出している導電性コンタクト１６ａ及び１６ｂと、を備えることができる。第１の超小型電子ユニット１２に接合部分４２を設け、第２の超小型電子素子１４に裏面導電性コンタクト１４を設けることにより、複数の超小型電子ユニットを上下に積層して、積層超小型電子アセンブリ１０を形成することができる。こうした配置では、接合部分４２は、導電性コンタクト１６ａ及び１６ｂと位置合せされる。
【００４７】
図１Ａに示すように、導電性コンタクト１６ａは導電性ポストである。導電性ポスト１６ａは、任意のタイプの導電性ポストとすることができ、円錐台形状を含む任意の形状を有することができる。各導電性ポスト１６ａの基部及び先端は、実質的に円形であるか、又は異なる形状、例えば楕円形を有することができる。２０１０年７月８日に出願された、本願と同一の所有者によって所有される米国特許出願第１２／８３２，３７６号に示し記載されているように、導電性ポストの他の例を使用することができる。導電性コンタクト１６ｂは、導電性パッドとして示されている。導電性パッド１６ｂは、円形、正方形、楕円形、矩形又はより複雑な形状を含む、任意の形状を有することができる。
【００４８】
第１の超小型電子ユニット１２と第２の超小型電子ユニット１４との間の接続は、導体塊１８を介することができる。基板２０の主面２１の誘電体層２５及び誘電体領域５０と基板１５の主面１７の上に重なる誘電体層（例えばパッシベーション層）とは、相互接続が設けられる場所を除き、第１の超小型電子ユニット１２と第２の超小型電子ユニット１４との間に電気的絶縁を提供することができる。
【００４９】
導体塊１８は、比較的溶融温度が低い可溶金属、例えば、はんだ、錫、又は複数の金属を含む共晶混合物(eutectic mixture)を含むことができる。代替的に、導体塊１８は、湿潤性金属、例えば銅、又ははんだ若しくは別の可溶金属よりも溶融温度の高い他の貴金属若しくは非貴金属を含むことができる。こうした湿潤性金属を、対応する特徴、例えば第２の超小型電子ユニット１４等の相互接続素子の可溶金属の特徴と接合して、第１の超小型電子ユニット１２をこうした相互接続素子に外部で相互接続することができる。特定の実施形態では、導体塊１８は、媒体内に散在する導電性材料、例えば導電性ペースト、例えば金属充填ペースト、はんだ充填ペースト、又は等方性導電性接着剤若しくは異方性導電性接着剤を含むことができる。
【００５０】
ここで、図２Ａ〜図２Ｄを参照して、超小型電子アセンブリ１０（図１Ａ〜図１Ｄ）を製造する方法について説明する。図２Ａに示すように、第１の超小型電子ユニット１２は、基板２０と主面２１の上に重なる１つ又は複数の導電性素子４０とを備えている。導電性素子４０を、パッシベーション層（図示せず）等の誘電体層によって基板２０から絶縁することができる。
【００５１】
図２Ｂに示す製造の段階では、誘電体層２５が、基板２０の主面２１の上に形成され、主面の残りの部分を保存することが望まれる場所でエッチングマスク層としての役割を果たす。例えば、誘電体層２５を、堆積し主面２１の一部のみを覆うようにパターニングされる、光画像形成可能層、例えばフォトレジスト層とすることができ、その後、時限エッチングプロセスを行うことによって凹部３０を形成することができる。各導電性素子４０の接合部分４２を、第１の超小型電子ユニット１２の外部のコンポーネントに接続するために、主面２１において少なくとも部分的に露出した（すなわち、誘電体層２５によって覆わない）ままにすることができる。
【００５２】
様々な方法を使用して、誘電体層２５を形成することができる。一例では、流動性誘電材料を、基板２０の主面２１に施すことができ、その後、流動性材料は、「スピンコーディング」操作中に、主面にわたってより均一に分散され、次いで、加熱を含むことができる乾燥サイクルが続く。別の例では、誘電材料の熱可塑性フィルムを、主面２１に施すことができ、その後、アセンブリは加熱されるか、又は真空環境で、すなわち周囲圧力未満の環境に配置されて加熱される。別の例では、蒸着を用いて、誘電体層２５を形成することができる。
【００５３】
更に別の例では、基板２０を誘電体堆積浴(bath)に浸漬して、コンフォーマル誘電体コーティング又は誘電体層２５を形成することができる。本明細書において用いられるとき、「コンフォーマルコーティング」は、誘電体層２５が主面２１の輪郭に沿う場合等、コーティングされている表面の輪郭に沿う特定の材料のコーティングである。例えば電気泳動堆積法又は電解堆積法を含む電気化学堆積法を使用して、コンフォーマル誘電体層２５を形成することができる。
【００５４】
一例では、電気泳動堆積法を用いてコンフォーマル誘電体コーティングを形成することができ、それにより、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面上にのみに堆積する。堆積中、半導体デバイスウェハは所望の電位で保持され、浴を異なる望ましい電位で保持するために、浴内に電極が浸漬される。そして、限定されないが主面２１に沿って、導電性又は半導性である基板の露出面に、電着したコンフォーマル誘電体層２５を形成するために十分な時間、アセンブリは、適切な条件下で浴内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と浴との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。
【００５５】
電気泳動堆積は、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電（非導電）特性に起因して、主面２１の上に重なる残りのパッシベーション層の上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積が、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約１０ミクロンを超え数１０ミクロンまでの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層２５を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表１に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。
【００５６】
【表１】
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【００５７】
別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積した層の厚さが、それが形成される導電性又は半導性面に近接していることによって制限されない。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。
【００５８】
その後、図２Ｃに示す製造の段階では、基板２０の主面２１から第２の面２２に向かって下方に延在する凹部３０を形成することができる。例えば、主面２１の残りの部分を保存することが望まれる場所においてマスク層（例えば、誘電体層２５）を形成した後、基板の材料を除去するように基板２０を選択的にエッチングすることにより、凹部３０を形成することができる。凹部３０を、少なくとも接合部分４２を支持する基板２０の材料が除去されるように形成することができる。
【００５９】
主面２１から第２の面２２に向かって下方に延在している凹部３０の内面３１は、図２Ｃに示すように、傾斜させることができ、すなわち主面に対して垂直角（直角）以外の角度で延在することができる。ウェットエッチングプロセス、例えば特に等方性エッチングプロセス及びテーパ刃を使用するのこ引きを使用して、傾斜した内面３１を有する凹部３０を形成することができる。特に、レーザアブレーション、機械的フライス加工、化学エッチング、プラズマエッチング、基板２０に向かって微細研磨粒子の噴射を向けることを使用して、傾斜した内面３１を有する凹部３０（又は本明細書に記載する他の任意の孔若しくは開口部）を形成することもできる。
【００６０】
代替的に、凹部３０の内面は、傾斜している代りに、主面２１から下方に、主面２１に対して実質的に直角に、垂直方向に又は実質的に垂直方向に延在することができる。特に、異方性エッチングプロセス、レーザアブレーション、機械的除去プロセス、例えばフライス加工、超音波加工、基板２０に向かって微細研磨粒子の噴流を向けることを使用して、本質的に垂直な内面を有する凹部３０を形成することができる。
【００６１】
その後、図２Ｄに示す製造の段階では、凹部３０の内側に誘電体領域５０が形成される。誘電体領域５０は、無機材料、ポリマ材料又は両方を含むことができる。任意選択的に、誘電体領域５０を、その領域の露出した外面５１が、基板２０の主面２１又は誘電体層２５の露出面と同一平面上であるか又は実質的に同一平面上であるように形成することができる。例えば、凹部３０に、例えば分配プロセス又はステンシル印刷プロセスによって自己平坦化誘電体材料を堆積させることができる。別の例では、誘電体領域５０を形成した後に、基板２０の主面２１又は誘電体層２５の露出面に、研削プロセス、ラップ仕上げプロセス又は研磨プロセスを施すことにより、誘電体領域５０の表面を、主面２１又は誘電体層２５の露出した表面に対して平坦化することができる。
【００６２】
その後、再び図１Ａを参照すると、第１の超小型電子ユニット１２を第２の超小型電子ユニット１４の上に積層することができ、それにより、積層超小型電子アセンブリ１０を形成することができる。上述したように、第１の超小型電子ユニット１２と第２の超小型電子ユニット１４との間の接続は、導体塊１８を介することができる。導体塊１８は、第１の超小型電子ユニット１２の接合部分４２と、第２の超小型電子ユニット１４の導電性コンタクト１６ａ及び１６ｂと、の間の電気的接続を提供することができる。こうした配置では、接合部分４２は、導電性コンタクト１６ａ及び１６ｂと位置合せされる。
【００６３】
ここで図３Ａを参照すると、本発明の別の実施形態による積層超小型電子アセンブリ１１０は、第１の超小型電子ユニット１１２及び第２の超小型電子ユニット１１４を備えている。超小型電子ユニット１１２及び１１４は、上述した超小型電子ユニット１２及び１４と同様の機能を有することができる。
【００６４】
第１の超小型電子ユニット１１２は、基板１２０であって、主面１２１から部分的にその基板を通って、主面と反対側の第２の面１２２に向かって延在している凹部１３０ａ及び１３０ｂを有する基板１２０と、導電性素子１４０ａ及び１４０ｂであって、各々が、基板によって支持されるそれぞれのアンカー部分１４１ａ又は１４１ｂ、少なくとも部分的にそれぞれの凹部１３０ａ又は１３０ｂの上に重なり、かつ第１の超小型電子ユニットの外部のコンポーネントと相互接続するために主面において少なくとも部分的に露出している、それぞれの接合部分１４２ａ又は１４２ｂ、アンカー部分と接合部分との間に延在している１つ又は複数のそれぞれの接続部分１４５ａ又は１４５ｂ、並びに端部分１４６を有する、導電性素子１４０ａ及び１４０ｂと、を備えている。図示するように、端部分１４６は、各接合部分１４２ａ及び１４２ｂの端部に位置している。誘電体領域１５０が、少なくとも凹部１３０ａ又は１３０ｂ内の内面１３１の上に重なっている。
【００６５】
基板１２０は、開口部１３０から第２の面１２２まで延在している孔１６０と、孔内においてそれぞれのアンカー部分１４１ａ又は１４１ｂから第２の面まで延在している導電性ビア１７０と、を更に備えている。導電性ビア１７０は、積層超小型電子アセンブリ１１０の外部のコンポーネントと相互接続するために第２の面１２２において露出しているコンタクト部分１８０を備えている。
【００６６】
基板１２０は、図１Ａ〜図２Ｄを参照して上述した基板２０と同様の特性を有している。例えば、基板１２０は、好ましくは、ＣＴＥが１０ｐｐｍ／℃未満であり、基板１２０は、好ましくは、本質的に、半導体、ガラス又はセラミック等の材料からなる。基板１２０がシリコン等の半導体から作製される実施形態では、その基板の中に複数の能動半導体デバイスを配置することができる。基板１２０は、主面１２１及び／又は第２の面１２２の上に重なる誘電体層（例えば「パッシベーション層」）を更に備えることができる。
【００６７】
超小型電子素子１１２は、基板１２０の主面１２１において露出している１つ又は複数の導電性素子１４０ａ及び１４０ｂを備えることができる。それぞれの導電性素子１４０ａ及び１４０ｂの接合部分１４２ａ及び１４２ｂを、第２の超小型電子素子１１４等、第１の超小型電子素子１１２の外部のコンポーネントと相互接続するために、主面１２１において露出させることができる。基板１２０における能動半導体デバイスを、接合部分１４２ａ及び１４２ｂに導電接続することができる。
【００６８】
各接合部分１４２ａ及び１４２ｂは、任意の下面図形状を有することができる。例えば図３Ｂに示すように、接合部分１４２ａ及び１４２ｂは、導電性ボンドパッド、例えば薄い平坦な部材、又は導電性ボンドパッドの一部の形状を有することができる。例えば、図３Ｂ及び図３Ｃに示す接合部分１４２Ｂは、円形の中実下面図形状を有している。図３Ｂに示す接合部分１４２ａは、円形の下面図形状を有し、そこを通って穴１４７が延在している。図３Ｃに示す接合部分セグメント１４２ａ’は合わせて円形下面図形状を有し、穴１４７がそこを通って延在し、間隙１４８が隣接する接合部分セグメントの間に延在している。
【００６９】
接合部分１４２ａ及び１４２ｂは、例えば矩形トレース形状又は矩形トレース形状部分を含む、他の下面図形状を有することができる。例えば、図３Ｄに示す接合部分１４２ｂ’’は、矩形トレース形状を有している。図３Ｄに示す接合部分１４２ａ’’は、間に穴１４７が位置している矩形トレース形状部分である。接合部分１４２ａ及び１４２ｂは、代替的に、より複雑な形状を有することができる。他の実施形態では、接合部分１４２ａ及び１４２ｂを、例えば導電性ポストを含む、他の任意のタイプの導電性コンタクトとすることができる。
【００７０】
接合部分１４２ａ及び１４２ｂを、それぞれの凹部１３０ａ又は１３０ｂと位置合せすることができ、凹部によって画定される基板１２０の領域内に完全に又は部分的に配置することができる。図３Ａに見られるように、接合部分１４２ａ及び１４２ｂは、それぞれの凹部１３０ａ又は１３０ｂによって画定される領域内に完全に配置されている。図示するように、それぞれの接合部分１４２ａ又は１４２ｂの上面１４３ａ及び１４３ｂによって画定される平面は、基板１２０の主面１２１によって画定される平面に対して実質的に平行である。図示するように、それぞれの接合部分１４２ａ又は１４２ｂの底面１４４ａ及び１４４ｂは、基板１２０の主面１２１によって画定される平面に位置している。他の実施形態では、底面１４４ａ及び１４４ｂを、主面１２１によって画定される平面の上方又は下方に配置することができる。
【００７１】
接続部分１４５ａ及び１４５ｂは、それぞれの接合部分１４２ａ又は１４２ｂからそれぞれのアンカー部分１４１ａ又は１４１ｂまで下方に延在している。接続部分１４５ａ及び１４５ｂの少なくとも一部は、それぞれの凹部１３０ａ又は１３０ｂの内面１３１の輪郭に沿わない輪郭を有している。特定の実施形態では、単一トレース形状の接続部分１４５ｂがアンカー部分１４１ｂから接合部分１４２ｂまで延在することができる。代替実施形態では、任意の数の接続部分がアンカー部分から延在することができる。例えば、一実施形態では、接続部分１４５ａは、図３Ｂに示す実施形態におけるように、内部穴１４７を備える中空円錐台形状を有することができる。別の実施形態では、４つの個々の接続部分が、単一のアンカー部分１４１ａと、図３Ｃに示す接合部分１４２ａ’等のそれぞれの接合部分との間に延在することができる。更に別の実施形態では、２つの個々の接続部分が、単一のアンカー部分１１４ａと、図３Ｄに示す接合部分１４２ａ’’等のそれぞれの接合部分と、の間に延在することができる。接合部分１４２ａ及び１４２ｂは、好ましくは、それぞれの接続部分１４５ａ又は１４５ｂに対して中心合わせされておらず、それにより、それぞれの導電性素子１４０ａ又は１４０ｂの端部分１４６を、それぞれのアンカー部分１４１ａ又は１４１ｂに対して片持ちにすることができる。
【００７２】
凹部１３０ａ及び１３０ｂは、図１Ａ〜図２Ｄを参照して上に示し説明した凹部３０と同様である。凹部１３０ａ及び１３０ｂは、主面１２１から部分的に基板１２０を通って第２の面１２２まで延在している。凹部１３０ａ及び１３０ｂの内面１３１は、主面１２１から基板１２０を通って任意の角度で延在することができる。好ましくは、内面１３１は、主面１２１から、主面１２１によって画定される水平面に対して０度と９０度との角度で延在する。
【００７３】
凹部１３０ａ及び１３０ｂは、例えば、図１Ｂ〜図１Ｄに示す凹部１３０ｂ等、楕円形、又は図１Ｂ及び図１Ｃに示す凹部１３０ａ等、円形を含む、任意の下面図形状を有することができる。幾つかの例では、凹部１３０ａ及び１３０ｂは、特に、例えば円柱、立方体、角柱又は円錐台形状を含む、任意の３次元形状を有することができる。特定の実施形態では、凹部１３０ａ及び１３０ｂを矩形溝とし、図１Ｄに示す接合部分４２の構成に類似する構成で、複数のそれぞれの接合部分１４２ａ及び１４２ｂが少なくとも部分的に凹部の上に重なるようにすることができる。
【００７４】
誘電体領域１５０は、図１Ａ〜図２Ｄを参照して上に示し説明した誘電体領域５０と同様のあり得る構成及び特性を有している。例えば、図３Ａ〜図３Ｄに示す実施形態では、誘電体領域１５０は、誘電体領域の輪郭が凹部の輪郭（すなわち、凹部の内面１３１の形状）に沿うように、凹部１３０ａ及び１３０ｂを充填している。誘電体領域１５０をコンプライアントとし、弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシを提供するように十分低くかつ厚くすることができる。好ましくは、接合部分１４２ａ及び１４２ｂは、基板１２０に対して移動可能とすることができるように、少なくとも部分的に誘電体領域１５０の上に重なっている。
【００７５】
図１Ａ〜図２Ｄを参照して上述した誘電体層２５と同様に、誘電体層１２５は、基板１２０の主面１２１と接合部分１４２ａ及び１４２ｂではない導電性素子１４０ａ及び１４０ｂの部分との上に重なることにより、基板と接合部分ではない導電性素子の部分とに対して優れた誘電体分離を提供することができる。
【００７６】
図３Ａ〜図３Ｄに示すように、孔１６０は段状であり、開口部１３０から第２の面１２２に向かって延在している第１の開口部１６１と、第１の開口部から第２の面まで延在している第２の開口部１６２と、を含む。段状孔１６０は、２０１０年７月２３日に出願された、本願と同一の所有者によって所有される米国特許出願第１２／８４２，７１７号と、本願と同一の所有者によって所有される米国特許出願公開第２００８／０２４６１３６号とにおいてより詳細に示し記載されている構造のうちの任意のものを有することができ、上記出願は、引用することにより本明細書の一部をなすものとする。他の実施形態では、図６を参照して示し説明する孔６０ｂ等、孔はより単純な非段状構造を有することができる。
【００７７】
第１の開口部１６１は、凹部１３０から部分的に基板１２０を通って第２の面１２２に向かって延在している。第１の開口部１６１は、凹部１３０から基板１２０を通って、主面１２１によって画定される水平面に対して０度と９０度との間の角度で延在する、内面１６３を有している。内面１６３は、一定の勾配又は可変の勾配を有することができる。例えば、主面１２１によって画定される水平面に対する内面１６３の角度又は勾配は、内面１６３が第２の面１２２に向かって深く貫入するに従い、大きさが減少する（すなわち、正又は負の大きさが小さくなる）ことができる。例えば図４Ｄに示すように、第１の開口部１６１は、凹部１３０において幅Ｗ１を有し、第１の開口部が第２の開口部１６２に接触する場所において、Ｗ１より小さい幅Ｗ２を有し、それにより、第１の開口部は、主面１２１から第２の面１２２に向かう方向において先細りになっている。他の例では、第１の開口部は一定の幅を有することができ、又は第１の開口部を、第２の面から表面に向かう方向に先細りにすることができる。第１の開口部１６１は、特に、例えば立方体、円柱、円錐台又は角柱を含む、任意の３次元形状を有することができる。
【００７８】
第２の開口部１６２は、第１の開口部１６１から部分的に基板１２０を通って第２の基板１２２に向かって延在している。第２の開口部１６２は、第１の開口部１６１から基板１２０を通って、主面１２１によって画定される水平面に対して０度と９０度との角度で延在する内面１６４を有している。上述した内面１６３と同様に、内面１６４は、一定の勾配又は可変の勾配を有することができる。例えば図４Ｄに示すように、第２の開口部１６２は、第１の開口部１６１と接触する場所において幅Ｗ３を有し、第２の面１２２において、Ｗ３より大きい幅Ｗ４を有し、それにより、第１の開口部は、第２の面１２２から主面１２１に向かう方向において先細りになっている。他の例では、第２の開口部は一定の幅を有することができ、又は、第２の開口部を、表面から第２の面に向かう方向において先細りにすることができる。第２の開口部１６２は、特に、例えば立方体、円柱、円錐台又は角柱を含む、任意の３次元形状を有することができる。
【００７９】
特定の実施形態では、内面１６３及び１６４は、主面１２１に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。任意の数の第１の開口部１６１が単一の第２の開口部１６２から延在することができ、任意の数の第２の開口部が単一の第１の開口部から延在することができる。第１の開口部１６１及び第２の開口部１６２を、各々に対しかつ基板１２０に対し任意の幾何学的構成で配置することができる。様々な第１の及び第２の開口部形態並びにこれらの形態を形成する方法の特定の例は、上述の、本願と同一の譲受人が所有する米国特許出願第１２／８４２，７１７号及び米国特許出願公開第２００８／０２４６１３６号に記載されている。
【００８０】
それぞれの導電性素子１４０ａ及び１４０ｂのアンカー部分１４１ａ及び１４１ｂは、好ましくは、それぞれの第１の開口部１６１の輪郭に沿う輪郭を有し、それにより、アンカー部分は、基板１２０に対して固定された位置を有している。アンカー部分１４１ａ又は１４１ｂは、支点としての役割を果たすことができ、取り付けられた超小型電子ユニットに対する熱膨張差によってもたらされるもの等の機械的応力下に置かれたときに、取り付けられた接合部分１４２ａ又は１４２ｂが、その支点を中心に枢動することができる。
【００８１】
導電性ビア１７０は、それぞれのアンカー部分１４１ａ又は１４１ｂと第２の面１２２との間の孔１６０を通って延在している。図３Ａに示すように、導電性ビア１７０は、導電性ビアから基板１２０を電気的に絶縁することができる任意選択的な誘電体層（図示せず）の内側の第２の開口部１６２内の容積の全てを充填することができる。導電性ビア１７０は、第２の開口部１６２の輪郭に沿うことができる。導電性ビア１７０は、円柱形状又は円錐台形状を有することができる。導電性ビア１７０を、例えば銅又は金を含む、金属又は金属の導電性化合物から作製することができる。
【００８２】
他の実施形態（図示せず）では、導電性ビア１７０の輪郭（すなわち、導電性ビアの外面の形状）は、第２の開口部１６２の輪郭（すなわち、第２の開口部の内面１６４の形状）に沿わない。こうした非コンフォーマルな導電性ビアの実施形態では、導電性ビア１７０は、例えば、円柱形状、円錐台形状、又は第２の面１２２から異なる距離における円柱形状及び円錐台形状の組合せを含む、任意の形状を有することができる。
【００８３】
導電性ビア１７０を、中実又は中空とすることができる。幾つかの実施形態では、導電性ビアは、誘電体材料で充填される内部空間を有することができる。例えば、導電性ビア１７０を、第２の開口部１６２の内面１６４の上に重なる金属を堆積させることによって形成することができ、それにより、第２の開口部の内面の上に重なる導電性層を生成することができる。様々な導電性ビア形態及びこれらの形態を形成する方法の特定の例は、上述の、本願と同一の譲受人が所有する米国特許出願第１２／８４２，７１７号及び米国特許出願公開第２００８／０２４６１３６号に記載されている。
【００８４】
導電性ビア１７０は、各々、積層超小型電子アセンブリ１１０の外部のコンポーネントと相互接続するように、第２の面１２２において露出しているコンタクト部分１８０を備えている。幾つかの実施形態では、各導電性ビア１７０を、第２の面１２２において露出している別個の導電性コンタクトに電気的に結合することができる。
【００８５】
第２の超小型電子ユニット１１４は、図１Ａを参照して上に示し説明した第２の超小型電子ユニット１４と同様である。第２の超小型電子ユニット１１４は、基板１１５と、第１の超小型電子ユニット１１２の接合部分１４２ａ及び１４２ｂと相互接続するために基板の主面１１７において少なくとも部分的に露出している導電性コンタクト１１６と、を備えることができる。
【００８６】
図３Ａに示すように、導電性コンタクト１１６は導電性パッドである。導電性パッド１１６は、円形、正方形、楕円形、矩形、又はより複雑な形状を含む、任意の形状を有することができる。特定の実施形態では、導電性コンタクト１１６を、例えば、図１Ａに示す導電性ポスト１６ａ等の導電性ポストを含む、任意のタイプの導電性コンタクトとすることができる。２０１０年７月８日に出願された、本願と同一の所有者によって所有される米国特許出願第１２／８３２，３７６号に示し記載されているように、導電性ポストの他の例を使用することができる。
【００８７】
第１の超小型電子ユニット１１２と第２の超小型電子ユニット１１４との間の接続は、図１Ａ〜図２Ｄを参照して説明したものと同様に、導体塊１１８を介することができる。基板１２０の主面１２１における誘電体層１２５及び誘電体領域１５０と、基板１１５の主面１１７の上に重なる誘電体層（例えばパッシベーション層）とは、相互接続が設けられている場所を除き、第１の超小型電子ユニット１１２と第２の超小型電子ユニット１１４との間に電気的絶縁を提供することができる。
【００８８】
ここで、図４Ａ〜図４Ｄを参照して、超小型電子アセンブリ１１０（図３Ａ〜図３Ｄ）を製造する方法について説明する。図４Ａに示す製造の段階では、第１の超小型電子ユニット１１２は基板１２０を備えている。基板から材料を除去することにより、主面１２１から基板１２０の第２の面１２２まで延在する孔１６０を形成することができる。特定の実施形態では、主面１２１から内側に延在する第１の開口部１６１を形成することができ、第２の面１２２から内側に延在する第２の開口部を形成することができる。他の実施形態では、主面１２１又は第２の面１２２のいずれから、第１の開口部１６１及び第２の開口部１６２のいずれか又は両方を形成することができる。
【００８９】
孔１６０を、凹部３０を形成することに関して上述したものと同様の方法でかつ同様のプロセスを用いて形成することができる。例えば、主面１２１の残りの部分を保存することが望まれる場所にマスク層を形成した後、基板の材料を除去するように基板１２０を選択的にエッチングすることにより、孔１６０を形成することができる。凹部３０と同様に、第１の開口部１６１の内面１６３及び第２の開口部１６２の内面１６４は、主面１２１に対して任意の一定の角度又は可変の角度で延在することができる。
【００９０】
図示しないが、基板１２０の主面１２１に、及び／又は第１の開口部１６１の内面１６３及び第２の開口部１６２の内面１６４の上に重ねて、誘電体層を任意選択的に形成することにより、導電性素子１４０ａ及び１４０ｂ並びに導電性ビア１７０の基板からの電気的絶縁を可能にすることができる。こうした誘電体層を、図２Ｂに示す誘電体層２５を参照して上述した様々な方法のうちの任意のものを用いて形成することができる。こうした誘電体層を、基板１２０の主面１２１の上に既に重なっている可能性があるパッシベーション層に加えるか又はその代りとすることができる。
【００９１】
図４Ｂに示す製造の段階において、アンカー部分１４１ａ及び１４１ｂと、導電性素子１４０ａ及び１４０ｂのそれぞれの接続部分１４５ａ及び１４５ｂとを、第１の開口部１６１内に形成することができ、主面１２１の上に重なる接合部分１４２ａ及び１４２ｂを形成することができ、コンタクト部分１８０を第２の面１２２において露出させて、導電性ビア１７０を第２の開口部１６２内に形成することができる。アンカー部分１４１ａ及び１４１ｂの各々、接続部分１４５ａ及び１４５ｂ、接合部分１４２ａ及び１４２ｂ、並びに導電性ビア１７０を、単一金属堆積プロセス又は別個のプロセスで形成することができる。導電性ビア１７０が、第２の面１２２において露出している別個の導電性コンタウトに電気的に結合される実施形態では、こうした導電性コンタクトを、導電性素子１４０ａ及び１４０ｂ並びに導電性ビアとともに単一金属堆積プロセスで形成することができ、又はこうした導電性コンタクトを別個のプロセスで形成することができる。
【００９２】
導電性素子１４０ａ及び１４０ｂ並びに導電性ビア１７０を形成する例示的な方法は、基板１２０の露出面上への主金属層のスパッタリング、めっき又は機械的堆積のうちの１つ又は複数により、金属層を堆積させることを含む。機械的堆積は、コーティングされる表面上に加熱された金属粒子の流れを高速で向けることを含むことができる。このステップを、例えばブランケット堆積により、主面１２１、並びに内面１６３及び１６４に対して行うことができる。一実施形態では、主金属層は、アルミニウムを含むか又は本質的にアルミニウムからなる。別の特定の実施形態では、主金属層は、銅を含むか又は本質的に銅からなる。更に別の実施形態では、主金属層は、チタンを含むか又は本質的にチタンからなる。導電性素子１４０ａ及び１４０ｂ並びにビア１７０を形成するプロセスにおいて、１つ又は複数の他の例示的な金属を用いることができる。特定の例では、複数の金属層を含む積層体を上述した面のうちの１つ又は複数の上に形成することができる。例えば、こうした積層金属層としては、例えば、チタンの層及びそれに続くチタンの上に重なる銅の層（Ｔｉ−Ｃｕ）、ニッケルの層及びそれに続くニッケル層の上に重なる銅の層（Ｎｉ−Ｃｕ）、同様に設けられるニッケル−チタン−銅の積層体（Ｎｉ−Ｔｉ−Ｃｕ）、又はニッケル−バナジウムの積層体（Ｎｉ−Ｖ）を挙げることができる。
【００９３】
特定の実施形態では、図２Ａに示す製造の段階に示すように、例えば基板から任意の材料を除去する前に、接合部分１４２ａ及び１４２ｂを基板１２０の主面１２１の上に堆積させることができる。こうした実施形態では、例えば、接合部分１４２ａ及び／又は１４２ｂを通してエッチングし、その後、基板１２０内にエッチングすることにより、孔１６０を形成することができる。接合部分１４２ａ及び／又は１４２ｂを通して孔１６０が形成された後、上述したように、接続部分１４５ａ及び１４５ｂ、アンカー部分１４１ａ及び１４１ｂ並びに導電性ビア１７０を形成することができる。
【００９４】
図４Ｃに示す製造の段階では、誘電体層１２５は、基板１２０の主面１２１に形成され、主面の残りの部分を保存することが望まれる場所においてエッチングマスク層としての役割を果たす。誘電体層１２５を、図２Ｂに示す誘電体層２５に関して上述した様々な方法のうちの任意のものを用いて形成することができる。接合部分１４２ａ及び１４２ｂを、第１の超小型電子ユニット１１２の外部のコンポーネントと接続するために、主面１２１において少なくとも部分的に露出させた（すなわち、誘電体層１２５によって覆わない）ままとすることができる。
【００９５】
その後、図４Ｄに示す製造の段階では、凹部３０を形成することに関して上述したものと同様にかつ同様のプロセスを用いて、凹部１３０を形成することができる。例えば、主面１２１の残りの部分を保存することが望まれる場所にマスク層（例えば誘電体層２５）を形成した後、基板の材料を除去するように基板１２０を選択的にエッチングすることにより、凹部１３０を形成することができる。少なくとも接合部分１４２ａ及び１４２ｂを支持する基板１２０の材料が除去されるように、凹部１３０を形成することができる。凹部３０と同様に、凹部１３０の内面１３１は、主面１２１に対して任意の一定の角度又は可変の角度で延在することができる。
【００９６】
図４Ｄに示すように、凹部１３０を、第１の開口部１６１ほど主面１２１から遠くに延在しないように形成することができ、それにより、アンカー部分１４１ａ及び１４１ｂの輪郭は、第１の開口部の内面１６３の残りの部分の輪郭に沿う。特定の実施形態では、凹部１３０を、少なくとも第１の開口部１２１程度に主面１２１から遠くに延在するように形成することができ、それにより、アンカー部分１４１ａ及び１４１ｂの輪郭は、基板１２０の任意の内面の輪郭に沿わない。こうした実施形態では、アンカー部分１４１ａ及び１４１ｂを、アンカー部分と、第２の開口部１６２の内面１６４の輪郭に沿う輪郭を有することができる導電性ビア１７０と、の間の取付物（attachment）を介して、基板１２０に固定することができる。
【００９７】
その後、図４Ｅに示す製造の段階において、凹部３０の内側に誘電体領域５０を形成することに関して上述したものと同様にかつ同様のプロセスを用いて、凹部１３０の内側に誘電体領域１５０を形成することができる。例えば、誘電体領域１５０の領域の露出した外面１５１が、（図４Ｅに示すように）基板１２０の主面１２１又は誘電体層１２５の露出面と同一平面状であるか又は実質的に同一平面であるように、誘電体領域１５０を形成することができる。
【００９８】
その後、再び図３Ａを参照すると、第１の超小型電子ユニット１１２を第２の超小型電子ユニット１１４の上に積層することができ、それにより、積層超小型電子アセンブリ１１０が形成される。上述したように、第１の超小型電子ユニット１１２と第２の超小型電子ユニット１１４との間の接続は、導体塊１１８を介することができる。導体塊１１８は、第１の超小型電子ユニット１１２の接合部分１４２ａ及び１４２ｂと、第２の超小型電子ユニット１１４の導電性コンタクト１６と、の間の電気的接続を提供することができる。こうした配置では、接合部分１４２ａ及び１４２ｂは、それぞれの導電性コンタクト１６に位置合せされる。
【００９９】
図５に示すように、図１Ａ〜図４Ｅを参照して上述した実施形態のうちの任意のものにおいて使用するのに適している、導電性素子２４０の基礎部分２４１及び接合部分２４２が示されている。接合部分２４２は、導電性素子２４０の基礎部分２４１から延在している。基礎部分２４１を、例えば、図３Ａに示す第１の超小型電子ユニット１１２に関して上述した接合部分１４２ａ又は１４２ｂの一部、又は図１Ａに示す第１の超小型電子ユニット１２に関して上述したアンカー部分４１の一部とすることができる。基礎部分２４１を、基板２２０の主面２２１の真下に、又は誘電体領域２５０の外面２５１の真下に配置された他の導電性素子に接続することができる。図５に示す実施形態では、基礎部分２４１は、コンプライアントであるか、又は主面２２１によって画定される平面の方向に移動可能であるセグメント２４３を備え、それにより、セグメントは、加えられる外部負荷によって主面２２１に沿う方向に変位することができる。
【０１００】
ここで図６を参照すると、別の実施形態による第１の超小型電子アセンブリ１２’は、図１Ａに示す第１の超小型電子アセンブリ１２に類似しているが、導電性素子４０’は、基板２０’の主面２１と第２の面２２との間に延在している導電性ビア７０ａ及び７０ｂに電気的に接続されている点が異なる。
【０１０１】
基板２０’は、主面２１及び第２の面２２から延在している孔６０ａ及び６０ｂを備え、導電性ビア７０ａ及び７０ｂは、それぞれの孔内で、導電性素子４０’のそれぞれのアンカー部分４１’から第２の面まで延在している。各導電性ビア７０ａ及び７０ｂは、第１の超小型電子ユニット１２’の外部のコンポーネントと相互接続するために第２の面２２において露出しているコンタクト部分８０を備えている。孔６０ａは、開口部３０が孔６０ａ又は６０ｂのいずれともオーバラップしない点を除いて、図３Ａに示す孔１６０と同様の段状孔であり、そのため、孔６０ａ及び６０ｂは、第２の面からそれぞれの開口部までではなく、第２の面２２から主面２１まで延在している。孔６０ｂは段状ではなく、すなわち、孔６０ｂを、例えば、基板２０’から材料を除去する単一エッチングプロセス又は他のプロセスで形成することができる。
【０１０２】
図１Ａに示す第１の超小型電子アセンブリ１２と同様に、各導電性素子４０は、第１の超小型電子素子１２’の外部のコンポーネントと相互接続するために主面２１において露出させることができる接合部分４２を備えている。また第１の超小型電子アセンブリ１２と同様に、誘電体領域５０をコンプライアントとすることができ、それにより、各接合部分４２を基板２０’に対して移動可能とすることができる。
【０１０３】
図７は、超小型電子アセンブリ３１０の各々にかつ各々から信号を伝送するための電気的インタフェース３２０を有している、合わせて１つのユニットに配置された少なくとも２つの超小型電子アセンブリ３１０を備えたモジュール３００を示す。電気的インタフェースは、超小型電子アセンブリ３１０内の超小型電子素子の各々に共通である、信号の伝送又は基準電位、例えば電源及び接地に使用可能な１つ又は複数のコンタクトを含むことができる。超小型電子アセンブリ３１０を、上述したアセンブリのうちの任意のものとすることができる。特定の例では、モジュール３００を、デュアルインラインメモリモジュール（「ＤＩＭＭ」）又はシングルインラインメモリモジュール（「ＳＩＭＭ」）とすることができ、その１つ又は複数の部分が、マザーボード上に設けることができるような、システムの他のコネクタの対応するスロットに挿入されるようなサイズである。こうしたＤＩＭＭ又はＳＩＭＭでは、電気的インタフェースは、こうしたスロットコネクタ内の複数の対応するばね接点と嵌合するのに適しているコンタクト３３０を有することができる。こうしたばね接点を、対応するモジュールコンタクトと嵌合するように各スロットの単一の側部又は複数の側部に配置することができる。モジュールが非積層超小型電子アセンブリ又は積層超小型電子アセンブリを有することができ、又は、並列若しくは直列の電気的インタフェース、若しくはモジュールにかつモジュールから電気信号を伝送するための並列の電気的インタフェース及び直列の電気的インタフェースの組合せを有することができる、様々な他のモジュール及び相互接続配置が可能である。本発明により、モジュール３００と更なるシステムインタフェースとの間の任意の種類の電気的相互接続配置が企図されている。
【０１０４】
図８に示すように、上述した超小型電子アセンブリを多様な電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム４００は、他の電子コンポーネント４０８及び４１０とともに上述したような超小型電子アセンブリ４０６を含む。説明した例では、コンポーネント４０８は半導体チップであり、コンポーネント４１０が表示画面であるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図８には２つの追加のコンポーネントのみを示すが、本システムは、任意の数のこうしたコンポーネントを含むことができる。超小型電子アセンブリ４０６を、上述したような超小型電子アセンブリのうちの任意のものとすることができる。更なる変形形態では、任意の数のこうした超小型電子アセンブリを使用することができる。
【０１０５】
超小型電子アセンブリ４０６並びにコンポーネント４０８及び４１０は、破線で概略的に示す共通ハウジング４０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル４０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体４０４を含み、それらのうちの１つのみを図８に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらす任意の適切な構造を使用することができる。
【０１０６】
ハウジング４０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面４１０は、ハウジングの表面において露出している。構造体４０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ４１１又は他の光学デバイスも提供することができる。この場合もまた、図８に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
【０１０７】
本明細書に開示されているビア及びビア導電体は、２０１０年７月２３日に出願された、同時係属の本願と同一の譲受人に譲渡された米国特許出願第１２／８４２，５８７号、同第１２／８４２，６１２号、同第１２／８４２，６５１号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，７１７号に、かつ米国特許出願公開第２００８／０２４６１３６号により詳細に開示されているもの等のプロセスによって形成することができ、それらの開示内容は、引用することにより本明細書の一部をなすものとする。
【０１０８】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることを理解されたい。
【０１０９】
本明細書において記述される種々の従属請求項及び特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。
【産業上の利用可能性】
【０１１０】
本発明は、限定はしないが、超小型電子ユニット及び超小型電子ユニットを製造する方法を含む、広範な産業上の利用可能性を有する。
【図１Ａ】
2014504451.tif 000004
【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
2014504451.tif 000021
【図６】
2014504451.tif 000022
【図７】
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【図８】
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【手続補正書】
【提出日】平成24年11月13日(2012.11.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
【図１Ａ】本発明の一実施形態によるコンタクト構造体を有する積層アセンブリを示す側面図である。
【図１Ｂ】線Ａ−Ａに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の一実施形態の図である。
【図１Ｃ】線Ａ−Ａに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の別の実施形態の図である。
【図１Ｄ】線Ａ−Ａに沿って取り出された図１Ａの積層アセンブリの対応する下から上への断面図の更に別の実施形態の図である。
【図２Ａ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｂ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｃ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図２Ｄ】図１Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図３Ａ】本発明の一実施形態によるコンタクト構造体を有する積層アセンブリを示す側面図である。
【図３Ｂ】線Ｂ−Ｂに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の一実施形態の図である。
【図３Ｃ】線Ｂ−Ｂに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の別の実施形態の図である。
【図３Ｄ】線Ｂ−Ｂに沿って取り出された図３Ａの積層アセンブリの対応する下から上への断面図の更に別の実施形態の図である。
【図４Ａ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｂ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｃ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｄ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図４Ｅ】図３Ａに示す本発明の実施形態による製造の段階を示す断面図である。
【図５】本発明による、チップに電気的に接続されたパッドを有する基板の上面斜視図である。
【図６】本発明の別の実施形態によるコンタクト構造体を有する基板を示す側断面図である。
【図７】本発明の１つの実施形態によるモジュールの概略図である。
【図８】本発明の１つの実施形態によるシステムの概略図である。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板であって、本質的に半導体材料からなる少なくとも１つの領域と、該少なくとも１つの領域内へ延在し、かつ該基板を通って延在していない凹部を有する主面と、前記凹部内に配置された、弾性係数が１０ＧＰａ未満である材料と、を有する基板と、
前記凹部の上に重なり、かつ前記基板によって支持されたアンカー部分から延在している接合部分を備える導電性素子であって、該接合部分は、該超小型電子ユニットの外部のコンポーネントに接続するために前記主面において少なくとも部分的に露出している、導電性素子と、
を具備する、超小型電子ユニット。
【請求項２】
前記接合部分は、前記超小型電子ユニットの動作、製造又は試験中に存在する可能性がある応力等の、該接合部分に対する応力を低減するように移動可能である、請求項１に記載の超小型電子ユニット。
【請求項３】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子は、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続されている、請求項１に記載の超小型電子ユニット。
【請求項４】
前記凹部内に配置された前記材料は、ポリイミド、シリコーン及びエポキシからなる群から選択された少なくとも１つの材料を含む、請求項１に記載の超小型電子ユニット。
【請求項５】
前記接合部分は、前記基板の前記主面に対して実質的に平行な方向に延在している、請求項１に記載の超小型電子ユニット。
【請求項６】
前記アンカー部分及び前記接合部分は同じ方向に延在している、請求項１に記載の超小型電子ユニット。
【請求項７】
前記導電性素子は、前記基板の前記主面とは反対側の第２の面に向かって延在している導電性ビアに電気的に結合されている、請求項６に記載の超小型電子ユニット。
【請求項８】
前記導電性ビアは前記第２の面において露出している、請求項７に記載の超小型電子ユニット。
【請求項９】
前記導電性ビアは、前記導電性素子の前記アンカー部分と前記第２の面との間において前記基板の孔を通って延在している、請求項８に記載の超小型電子ユニット。
【請求項１０】
前記導電性ビアは、前記基板において前記第２の面から前記主面まで延在している孔内に延在している、請求項７に記載の超小型電子ユニット。
【請求項１１】
前記孔は、前記主面から前記第２の面に向かって延在している第１の開口部と、該第１の開口部から前記第２の面まで延在している第２の開口部と、を含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定している、請求項１０に記載の超小型電子ユニット。
【請求項１２】
前記基板の前記主面と前記導電性素子の前記アンカー部分との間に配置された誘電体層を更に具備する、請求項１に記載の超小型電子ユニット。
【請求項１３】
前記誘電体層は、前記凹部内に配置された前記材料とは異なる材料を備えている、請求項１２に記載の超小型電子ユニット。
【請求項１４】
前記誘電体層は、前記凹部内に配置された前記材料と同じ材料を備えている、請求項１２に記載の超小型電子ユニット。
【請求項１５】
前記凹部は、可変の勾配を有する内面を画定し、該内面が前記主面とは反対側の前記基板の第２の面に向かって更に延在するに従い、前記主面に対する該内面の角度の大きさが減少するようになっている、請求項１に記載の超小型電子ユニット。
【請求項１６】
少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備える積層アセンブリであって、該第１の超小型電子ユニットは請求項１に記載の超小型電子ユニットであり、前記第２の超小型電子ユニットは、該第１の超小型電子ユニットと積層されており、該積層アセンブリ内の前記第１の超小型電子ユニットの前記基板は、前記第２の超小型電子ユニットの基板と電気的に接続されている、積層アセンブリ。
【請求項１７】
前記第１の超小型電子ユニットの前記接合部分と前記第２の超小型電子ユニットの導電性素子とに電気的に結合されている導体塊を更に具備する、請求項１６に記載の積層アセンブリ。
【請求項１８】
請求項１に記載の構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
【請求項１９】
ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項１８に記載のシステム。
【請求項２０】
請求項１のいずれか一項に記載の複数の超小型電子アセンブリを備えるモジュールであって、前記超小型電子アセンブリの各々にかつ各々から信号を伝送するための共通の電気的インタフェースを有している、モジュール。
【請求項２１】
本質的に半導体材料からなる少なくとも１つの領域を有する基板の主面上に支持される導電性素子を形成するステップと、
前記主面から、少なくとも前記導電性素子の接合部分を支持する材料を除去するステップであって、それにより、前記少なくとも１つの領域内に延在し、かつ前記基板を通って延在しない凹部を形成し、前記接合部分が前記基板によって支持されず、該接合部分に隣接する前記導電性素子のアンカー部分が前記基板によって支持されるようにする、除去するステップと、
弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、
を含み、
前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために前記基板の前記主面において少なくとも部分的に露出する、超小型電子ユニットを製造する方法。
【請求項２２】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子を形成する前記ステップは、前記導電性素子を、前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続する、請求項２１に記載の方法。
【請求項２３】
前記導電性素子を形成する前記ステップは、前記接合部分が前記主面に対して実質的に平行に配置されるように行われる、請求項２１に記載の方法。
【請求項２４】
前記基板から材料を除去し、前記主面から該主面とは反対側の前記基板の第２の面まで延在する孔を形成するステップと、
前記孔内に延在する導電性ビアを、該導電性ビアが前記導電性素子に電気的に結合されかつ前記第２の面に向かって延在するように形成するステップと、
を更に含む、請求項２１に記載の方法。
【請求項２５】
前記基板から材料を除去し、孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定する、請求項２４に記載の方法。
【請求項２６】
少なくとも第１の超小型電子素子及び第２の超小型電子素子を備える積層アセンブリを製造する方法であって、該第１の超小型電子素子は請求項２１に記載の通りに製造され、該方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含む、方法。
【請求項２７】
基板から材料を除去するステップであって、それにより該基板の主面から該主面と反対側の第２面まで延在する孔を形成し、前記基板は、本質的に半導体材料からなる少なくとも１つの領域を備える、基板から材料を除去するステップと、
前記主面の上方に延在しかつ該主面上に支持される接合部分と、前記基板に対して固定されたアンカー部分と、前記接合部分から前記アンカー部分まで下方に延在する接続部分と、を有する導電性素子を形成するステップであって、前記接続部分の表面は、前記孔の内面の輪郭に沿う輪郭を有する、導電性素子を形成するステップと、
前記主面から、少なくとも前記導電性素子の接合部分を支持する材料を除去するステップであって、それにより、前記少なくとも１つの領域内へ延在しかつ前記基板を通って延在しない凹部を、該接合部分が少なくとも部分的に前記凹部の上に重なるように、かつ前記接続部分の前記表面の前記輪郭が前記凹部の内面の輪郭に沿わないように形成する、前記主面から材料を除去するステップと、
弾性係数が１０ＧＰａ未満である材料を前記凹部内に堆積させるステップと、
を含み、
前記接合部分は、前記超小型電子ユニットの外部のコンポーネントに接続するために前記基板の前記主面において少なくとも部分的に露出する、超小型電子ユニットを製造する方法。
【請求項２８】
前記導電性素子を形成する前記ステップの前に、前記孔内に延在しかつ前記第２の面に向かって延在する導電性ビアを形成するステップを更に含み、それにより、前記導電性素子を形成する前記ステップは、該導電性素子を前記導電性ビアに電気的に結合する、請求項２７に記載の方法。
【請求項２９】
前記導電性素子を形成する前記ステップは、前記接合部分が前記接続部分に対して中心合わせされないように行われる、請求項２７に記載の方法。
【請求項３０】
前記基板は、複数の能動半導体デバイスを備え、前記導電性素子を形成する前記ステップは、該導電性素子を前記複数の能動半導体デバイスのうちの少なくとも１つに電気的に接続する、請求項２７に記載の方法。
【請求項３１】
前記導電性素子を形成する前記ステップは、前記接合部分が内部穴を画定するように行われる、請求項２７に記載の方法。
【請求項３２】
前記導電性素子を形成する前記ステップは、前記穴が前記接合部分を通って前記接続部分内へ延在するように行われる、請求項３１に記載の方法。
【請求項３３】
前記穴の少なくとも一部分内に誘電材料を堆積させるステップを更に含む、請求項３２に記載の方法。
【請求項３４】
前記基板から材料を除去する前記ステップであって、それにより孔を形成する前記ステップは、前記主面から前記第２の面に向かって延在する第１の開口部と、該第１の開口部から前記第２の面まで延在する第２の開口部と、を形成するステップを含み、前記第１の開口部及び前記第２の開口部の内面は、前記主面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定する、請求項２７に記載の方法。
【請求項３５】
少なくとも第１の超小型電子素子及び第２の超小型電子素子を備える積層アセンブリを製造する方法であって、該第１の超小型電子素子は請求項２７に記載の方法の通りに製造され、該方法は、前記第１の超小型電子ユニットの前記基板を前記第２の超小型電子ユニットの基板に電気的に接続するステップを更に含む、方法。
【国際調査報告】
2014504451.tif 000025
2014504451.tif 000026
2014504451.tif 000027
2014504451.tif 000028