(57)【要約】  本発明概念の一態様によれば、半導体装置を製造するプロセスが提供され、このプロセスは、チャネル層（１０４）を提供するステップと、チャネル層上にマスク（１０６）を提供するステップと、チャネル層との接触状態において接触層（１０８）をエピタキシャル成長させるステップと、接触層上において支持層（１１０）をエピタキシャル成長させるステップであって、支持層が、接触層よりも大きな速度でエッチングされるように構成されている、ステップと、マスクを除去することにより、支持層を通じて延在するトレンチを形成するステップと、トレンチ内に導体（１１８）を提供するステップと、を具備する。又、半導体装置の製造用の中間生成物も提供される。
2014520391.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を製造するプロセスであって、
チャネル層を提供するステップと、
該チャネル層上にマスクを提供するステップと、
該チャネル層との接触状態において接触層をエピタキシャル成長させるステップと、
該接触層上において支持層をエピタキシャル成長させるステップであって、該支持層が、該接触層よりも大きな速度でエッチングされるように構成されている、ステップと、
該マスクを除去することにより、該支持層を通じて延在するトレンチを形成するステップと、
該トレンチ内に導体を提供するステップと、
を具備するプロセス。
【請求項２】
該支持層が、該トレンチが該支持層の成長方向に沿って増大する寸法を有するように、成長している、請求項１に記載のプロセス。
【請求項３】
該支持層が、該支持層が該支持層の成長方向において該マスクを超えて延在するように、成長している、請求項１又は請求項２に記載のプロセス。
【請求項４】
該接触層が、該チャネル層上において成長している、請求項１から請求項３までのいずれか一項に記載のプロセス。
【請求項５】
障壁層を提供するステップであって、この障壁層の上部において該チャネル層が提供される、ステップと、
該チャネル層によってカバーされていない該障壁層の表面上において該接触層をエピタキシャル成長させるステップと、
を更に具備する、請求項１から請求項３までのいずれか一項に記載のプロセス。
【請求項６】
該障壁層上において該接触層を成長させる該ステップが、該接触層が該接触層の成長方向において該導体とオーバーラップしないような厚さにまで該接触層を成長させるステップ、を具備する、請求項５に記載のプロセス。
【請求項７】
該トレンチ内に該導体を提供する前に、該トレンチ内において該チャネル層上に第一絶縁層を提供するステップ、を更に具備する、請求項１から請求項６までのいずれか一項に記載のプロセス。
【請求項８】
該導体に第二絶縁層を提供するステップであって、該第二絶縁層が、該第一絶縁層よりも小さな誘電率を有する、ステップ、を更に具備する、請求項７に記載のプロセス。
【請求項９】
該支持層をエッチングによって除去するステップ、を更に具備する、請求項１から請求項８までのいずれか一項に記載のプロセス。
【請求項１０】
該接触層上に接続層を金属被覆法によって提供するステップであって、該導体がシャドウマスクとして使用される、ステップ、を更に具備する、請求項９に記載のプロセス。
【請求項１１】
該トレンチ内に該導体を提供する該ステップが、該導体が該トレンチの外部において延在するように該トレンチを該導体によって充填するステップ、を更に具備する、請求項１から請求項１０までのいずれか一項に記載のプロセス。
【請求項１２】
該トレンチの外部において延在する該導体の一部分を除去するステップ、を更に具備する、請求項１１に記載のプロセス。
【請求項１３】
該チャネル層上の該マスクがＨＳＱから形成される、請求項１から請求項１２までのいずれか一項に記載のプロセス。
【請求項１４】
該チャネル層が、共鳴トンネル構造がその上部に配置される基材上に提供される、請求項１から請求項１３までのいずれか一項に記載のプロセス。
【請求項１５】
半導体装置の製造用の中間生成物であって、
チャネル層と、
該チャネル層との接触状態にあるエピタキシャル成長した接触層と、
該接触層上においてエピタキシャル成長した支持層であって、該接触層よりも大きな速度でエッチングされるように構成された支持層と、
を有する中間生成物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明概念は、半導体装置を製造するプロセスに関する。半導体装置の製造用の中間生成物も提供される。
【背景技術】
【０００２】
産業界においては、更に小型であって、高速であり、且つ、エネルギー効率の優れた電子回路を製造するための不断の競争が繰り広げられている。この目的のために、更に小さく且つ更に高速の半導体装置、特にトランジスタを製造する方法の開発に多大な努力が傾注されている。
【０００３】
従来技術においては、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）などの電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）は、所謂、ゲート先行製造プロセス（gate-first process）において製造されており、この場合には、ソース領域及びドレイン領域を形成する前に、ゲートがチャネル層上に形成される。ソース領域及びドレイン領域は、多くの場合に、高ドープ半導体によって形成される。ゲート先行製造プロセスの利点の１つは、ゲートがチャネル領域に対して（即ち、ソース領域とドレイン領域との間において）自己アライメントされた状態になるようにプロセスを設計することが比較的容易であり、且つ、従って、ソースとドレインとの間の直列抵抗を制限することが比較的容易であるという点にある。但し、欠点の１つは、ソース領域及びドレイン領域を形成する際に、ゲートとチャネル層との間の境界面が、イオン注入及びこれに後続するドープ活性化アニーリングなどの高温加工の、又は高温において実行される再成長プロセスの、悪影響を受けるという点にある。ゲートとチャネルとの境界面を設計する際には、この点を考慮しなければならず、且つ、従って、この結果、設計の選択肢が制限されることになる。イオン注入によるドープ処理に固有の更なる欠点は、注入プロセスがすべての材料において効率的であるわけではないという点にある。例えば、III／Ｖ材料における注入は、一般に、低品質の接点材料を結果的にもたらす。
【０００４】
代替プロセスの１つが、所謂ゲート最終製造プロセス（gate-last process）であり、この場合には、ゲートを基材上に製造する前に、ソース領域及びドレイン領域が形成される。これにより、トランジスタの製造の際のゲートとチャネルとの境界面の劣化が回避されるか又は少なくとも低減されることになる。但し、ゲートがチャネル領域と正確にアライメントされた状態となることを保証するには、プロセスを設計する際に特別な注意が必要である。
【０００５】
特許文献１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造するゲート最終製造方法を開示しており、この場合に、ゲートは、自己アライメントされた状態となる。この方法によれば、ダミーのゲート構造体をＳＯＩ基材のシリコン層上に製造している。その後、エッチングによってダミーゲート構造体がアンダーカットされることによってチャネル領域のシンニング（thinning）が実現するように、シリコン層をエッチングしている。次いで、ダミーゲート構造体の両側においてエッチング済みのシリコン層上に高度なドープ処理が施されたソース領域及びドレイン領域をエピタキシャル製造させている。この結果得られた構造体の上方に誘電体層を堆積させることにより、ソース領域、ドレイン領域、及びダミーゲート構造体をカバーしている。ダミーゲート構造体の上部表面と同一平面上に位置するように、誘電体層を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）プロセスによって平坦化している。誘電体層の堆積及び後続の平坦化ステップの後に、ダミーゲート構造体をエッチングによって除去してもよく、この場合には、誘電体層を通じて延在するトレンチを形成してもよく、且つ、その後に、このトレンチを金属ゲートによって充填してもよい。
【０００６】
但し、この方法によれば、ゲートの設計に制約が課される。ダミーゲート構造体の除去を可能にするには、ダミー構造体が、平坦化済みの誘電体層の表面からアクセス可能でなければならない。従って、シリコン層の上方におけるゲートの高さがダミーゲート構造体の高さによって制限される。この結果、相対的に短いゲート長を規定することが困難になり、その理由は、ゲートの最小アスペクト比が、特にダミーゲート構造体の最大アスペクト比によって決定されるからである。更には、この方法は、ゲートを形成する前に実行される誘電体層の堆積とその平坦化という２つの別個のプロセスにより、更に複雑化している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００６／０２８６７５５号明細書
【発明の概要】
【０００８】
本発明概念の目的は、自己アライメントされたゲートを有する半導体装置を製造するプロセスを提供するという点にあり、この方法によれば、従来技術の方法によって課されている上述の設計上の制限のうちの少なくとも一部が低減される。これらの及び更なる目的については、以下の記述内容を参照することによって理解することができよう。
【０００９】
本発明概念の第一の態様によれば、半導体装置を製造するプロセスが提供され、このプロセスは、チャネル層を提供するステップと、チャネル層上にマスクを提供するステップと、チャネル層との接触状態において接触層をエピタキシャル成長させるステップと、接触層上に支持層をエピタキシャル成長させるステップであって、支持層は、接触層よりも大きな速度でエッチングされるように構成されているステップと、マスクを除去することによって支持層を通じて延在するトレンチを形成するステップと、トレンチ内に導体を提供するステップと、を有する。
【００１０】
本発明態様によれば、ソース領域及びドレイン領域に対して、且つ、従って、チャネル領域に対して、自己アライメントされたゲートを含むトランジスタなどの半導体装置の製造を可能にする相対的に複雑ではない製造プロセスが提供される。
【００１１】
接触層及び支持層を成長させた後にトレンチ内に導体を提供することにより、導体とチャネル層との間の境界面の高温プロセスに対する曝露が回避されることになる。
【００１２】
接触層をエピタキシャル成長させることにより、III／Ｖ材料、IV材料、II／IV材料、及びこれらの組合せなどの様々な材料によって高ドープ接触層が得られることになる。
【００１３】
接触層及び支持層をエピタキシャル成長させることにより、エッチングストップ層の使用を伴うことなしに、トレンチが形成されることになる。エッチングストップ層は、いくつかのケースにおいては、半導体装置の性能を制限する場合があり、その理由は、その結果、望ましくない更なる抵抗が装置に付与されることになるからである。
【００１４】
支持層をエピタキシャル成長させることにより、本プロセスは、単にマスクのエッジにおいて成長条件を制御することにより、トレンチの形状と、その結果、導体の形状と、を制御することができるという設計の柔軟性を提供する。更には、支持層は、マスクの過成長を伴うことなしに、支持層の成長方向において観察された際にマスクの上方において延在するように、成長させてもよい。従って、マスクの最大可能アスペクト比によって制限されることなしに、導体を設計してもよい。従って、導体の基部の長さを低減してもよく、これは、トランジスタの観点においては、ゲート長を低減してもよいことを意味している。
【００１５】
支持層が接触層よりも大きな速度でエッチングされるように構成されているため、実質的に接触層に対して影響を及ぼすことなしに、支持層を接触層から選択的にエッチングしてもよい。この結果、外部接続のための接触層に対する便利なアクセスが可能である。この特性の結果として得られる更なる利点は、半導体装置が高周波数に対応したものになるという点にあり、その理由は、導体と支持層との間の容量結合が除去されることになるからである。
【００１６】
一実施形態によれば、トレンチが支持層の成長方向に沿って増大する寸法を有するように、支持層を成長させている。従って、トレンチには、面取りされたエッジを、即ち、面取りされた面を、提供してもよい。この結果、マスクを過成長させるリスクが低減された状態で、大きな厚さの支持層を得ることができる。この結果、トランジスタを製造する際に、大きなサイズのゲートの形成が可能であり、この場合には、ゲート抵抗が低減されることになる。これは、特に高周波数の用途においては、トランジスタの望ましい特性であろう。
【００１７】
一実施形態によれば、支持層が支持層の成長方向においてマスクを超えて延在するように、支持層を成長させている。従って、大きな高さのステム部と、小さな長さの基部と、を有する導体が得られることになる。
【００１８】
一実施形態によれば、チャネル層の表面上において接触層を成長させている。この結果、相対的に少数のプロセスステップを含む製造プロセスが可能になる。
【００１９】
一実施形態によれば、本プロセスは、マスクによってカバーされていない領域内のチャネル層の厚さを低減するステップと、その後に、低減された厚さのチャネル層上に接触層を成長させるステップと、を有する。これにより、接触層の成長方向における接触層と導体との間のオーバーラップが低減されることになる。この結果、導体と接触層との間の容量結合が制御されることになる。逆に、導体とのオーバーラップを制御しつつ、接触層の厚さを増大させてもよい。接触層の増大した厚さは、接触層の抵抗の低減を意味することになろう。
【００２０】
一実施形態によれば、本プロセスは、障壁層を提供するステップであって、障壁層の上部には、チャネル層が提供される、ステップと、チャネル層によってカバーされていない障壁層の表面上において接触層をエピタキシャル成長させるステップと、を更に有する。これにより、接触層は、チャネル層内に没することになろう。この結果、導体と接触層との間のオーバーラップを低減することができる。これにより、導体と接触層との間の容量結合を制御してもよい。逆に、導体とのオーバーラップを制御しつつ、接触層の厚さを増大させてもよい。マスクによってカバーされていない領域内においてチャネル層を除去することにより、チャネル層によってカバーされていない障壁層の表面を形成してもよい。
【００２１】
本プロセスは、マスクによってカバーされていない領域内において障壁層の厚さを低減するステップと、その後に、低減された厚さの障壁層上において接触層を成長させるステップと、を更に有してもよい。これにより、接触層は、チャネル層と障壁層との両方内に没することになろう。この結果、接触層と導体との間のオーバーラップの更なる低減が可能である。
【００２２】
一実施形態によれば、障壁層の厚さをエッチングによって低減しており、且つ、障壁層は、エッチングストップ層を含む。これにより、エッチングの深さの正確な制御が実現されることになろう。
【００２３】
一実施形態によれば、接触層が接触層の成長方向において導体とオーバーラップしないような厚さにまで、接触層を障壁層上において成長させている。これにより、導体と接触層との間の容量結合が低減されることになろう。
【００２４】
一実施形態によれば、導体がチャネル層から絶縁されるように、導体をトレンチ内に提供している。更に詳しくは、導体がチャネル層の能動的な、即ち、導電性を有する層セクションから絶縁されるように、導体をトレンチ内に提供してもよい。トレンチ内に絶縁層を提供することにより、導体を絶縁してもよい。絶縁層は、誘電体を含んでもよい。或いは、この代わりに、又はこれに加えて、チャネル層は、導体からチャネル層の導電性層セクションを少なくとも部分的に絶縁するように構成された障壁層セクションを含んでもよい。障壁層セクションは、チャネル層内において上部障壁層セクションとして提供してもよい。
【００２５】
一実施形態によれば、本プロセスは、トレンチ内に導体を提供する前に、トレンチ内においてチャネル層上に第一絶縁層を提供するステップを更に有する。従って、第一絶縁層は、接触層及び支持層を成長させると共にマスクを除去するプロセスの後に、トレンチ内に提供される。この結果、第一絶縁層は、接触層及び支持層の成長の際に存在する悪条件に対して曝露されない。
【００２６】
一実施形態によれば、本プロセスは、導体に第二絶縁層を提供するステップを更に有し、第二絶縁層は、第一絶縁層よりも小さな誘電率を有する。第一絶縁層は、高ｋ誘電材料を含んでもよい。第二絶縁層は、低ｋ誘電材料であってもよい。この結果、導体と装置のその他の部分（接触層や金属接続層など）との間の望ましくない容量結合が低減されることになろう。その一方で、第一絶縁層により、導体とチャネル層との間に強力な容量結合が維持されることになろう。
【００２７】
トレンチ内に導体を提供する前に、トレンチの側部表面上に第二絶縁層を提供してもよい。従って、完成した装置内において、第二絶縁層は、導体の側部表面との接触状態において配置されることになろう。第二絶縁層の外部に存在する第一絶縁層の部分を除去してもよい。この結果、容量結合の更なる低減が実現されることになろう。更には、この選択肢によれば、第二絶縁層の厚さを介して導体の基部の長さを制御してもよい。第一絶縁層の除去される部分は、導体とチャネル層との間の容量結合に顕著に寄与していない部分でもあってもよい。第一絶縁層の除去される部分は、導体とチャネル層との間に配置されていない部分であってもよい。
【００２８】
或いは、この代わりに、支持層の除去の後に、導体に第二絶縁層を提供してもよい。任意選択により、第二絶縁層は、支持層の除去の後に、且つ、導体からの第一絶縁層の一部分の除去の後に、提供してもよい。第二絶縁層の除去される部分は、導体とチャネル層との間の容量結合に対して顕著に寄与していない部分であってもよい。第一絶縁層の除去される部分は、導体とチャネル層との間に配置されていない部分であってもよい。
【００２９】
一実施形態によれば、本プロセスは、エッチングによって支持層を除去するステップを更に有する。支持層は、接触層よりも大きな速度でエッチングされるように構成されているため、実質的に接触層に対して影響を及ぼすことなしに、支持層が接触層から選択的にエッチングされることになろう。この結果、その他の電気コンポーネントとの接続のための接触層に対する便利なアクセスが可能である。この特性の結果として得られる更なる利点は、結果的に得られる半導体装置が高周波数に対応したものになるという点にあり、その理由は、導体と支持層との間の容量結合が除去されることになるからである。
【００３０】
任意選択により、支持層の除去よりも、導体によってカバーされていない領域内における支持層からの第一絶縁層の除去を先行させてもよい。
【００３１】
一実施形態によれば、本プロセスは、接触層上に接続層を提供するステップを更に有する。支持層が除去された後に、接続層を提供してもよい。二つのこのような接続層を導体の両側において接触層上に提供することにより、接続層は、その他の電気コンポーネントのための接続地点を形成してもよい。トランジスタの観点においては、接続層は、ソース接点及びドレイン接点を形成してもよい。
【００３２】
接続層を蒸着によって提供してもよく、この場合には、導体がシャドウマスクとして使用される。これにより、接続層は、自己アライメントされた方式により、導体の近傍に配置されることになろう。これにより、接続層とチャネル層との間の直列抵抗が低減されることになろう。
【００３３】
導体に第二絶縁層が提供される場合には、第二絶縁層の厚さによって接続層と導体との間の離隔を制御してもよい。更には、接続層と導体との間の容量結合を低減してもよい。
【００３４】
傾斜蒸着（tilted evaporation）により、接続層を提供してもよい。この結果、導体の上部部分が、接触層の上方において突出し、且つ、従って、接触層を覆っている場合にも、接続層は、導体の近傍において接触層上に配置されることになろう。
【００３５】
一実施形態によれば、導体は、導体がトレンチの外部において延在するように導体によってトレンチを充填することにより、トレンチ内に提供されている。従って、相対的に大きな導体が得られることになり、この場合には、導体の抵抗が低減されることになろう。これは、高周波数動作及び低ゲート抵抗が重要な要素であるアナログトランジスタの用途において有利であろう。
【００３６】
一実施形態によれば、本プロセスは、トレンチの外部において延在する導体の部分を除去するステップを更に有する。この結果、相対的に小さな導体が得られることになり、この場合には、容積効率の優れた装置が得られることになろう。これは、例えば、ＶＬＳＩ（Very-Large-Scale Integration）用途などのデジタルトランジスタの用途において有利であり、この場合には、小さな装置寸法が重要な要素である。
【００３７】
一実施形態によれば、チャネル層上のマスクは、ＨＳＱ（hydrogen silsesquioxane）から形成されている。従って、正確に制御することができる電子ビームによってＨＳＱを照射することにより、或いは、光学リソグラフにより、マスクを便利に規定してもよい。この結果、トレンチの寸法の正確な制御が実現されることになろう。更には、ＨＳＱは、ＣＶＤ（Chemical Vapor Deposition）と、後続のエッチングステップと、によって形成される従来の硬質マスクよりも低いプロセス温度を必要としており、且つ、従って、装置に及ぼす影響が低減されよう。
【００３８】
一実施形態によれば、チャネル層は、基材上に提供されている。基材は、ベース層を含んでもよい。ベース層は、バッファ層を含んでもよい。ベース層上に障壁層を配置してもよく、この場合には、障壁層上にチャネル層が提供される。障壁層は、ベース層のバッファ層上に配置してもよい。
【００３９】
一実施形態によれば、共鳴トンネル構造体がその上部に配置される基材上にチャネル層を提供している。この結果、単一の基材上における共鳴トンネルダイオードとトランジスタの形成が可能である。半導体装置及び共鳴トンネル構造体は、III／Ｖ材料グループから選択された半導体材料によって形成してもよい。このグループからの材料によれば、良好な性能の共鳴トンネル構造体の形成が可能である。更には、上述のように、本プロセスによれば、ソース領域とドレイン領域との間に小さな抵抗を有するトランジスタのIII／Ｖ材料による製造が可能であり、この場合には、有利には、共鳴トンネル構造体とトランジスタとの組合せを単一の基材上において形成してもよい。本方法は、チャネル層との接触状態において、且つ、及び共鳴トンネル構造体上に、接触層をエピタキシャル成長させるステップを更に有してもよい。
【００４０】
一実施形態によれば、接触層のエピタキシャル成長の際に、接触層の材料組成又は接触層のドープ処理濃度のうちの少なくとも一つを変化させている。この結果、装置の設計における更なる自由度が得られる。完成した接触層のドープ処理濃度が接触層の成長方向に沿って変化するように、接触層をエピタキシャル成長させてもよい。更には、又はこの代わりに、接触層内のバンドギャップが接触層の成長方向に沿って変化するように、接触層をエピタキシャル成長させてもよい。
【００４１】
一実施形態によれば、完成した接触層のドープ処理濃度が接触層の成長方向に沿って増大するように、接触層をエピタキシャル成長させている。これにより、導体領域近傍の接触層及び／又はチャネル層内の寄生効果が低減されることになろう。寄生効果には、例えば、電子又は正孔衝撃イオン化、バンド内トンネリング、又はバンド間トンネリングが含まれよう。又、寄生効果には、接触層に印加された電位によって誘発される障壁低下も含まれよう。トランジスタの観点においては、このような寄生効果は、ゲート−ドレイン領域内の高電界強度におけるオフ状態電流を劣化させることになろう。この方式によってドープ処理濃度を変化させることにより、チャネル層−接触層領域内に形成される高電界領域を延在させることが可能であり、この場合には、最大電界強度が低下することになろう。更には、これは、接触層の成長方向に沿って、且つ、従って、半導体装置の横方向寸法を増大させることなしに、特性を変化させることにより、実現してもよい。更には、接触層には、チャネル層近傍の接触層の下部領域内において相対的に小さなドープ処理濃度を提供してもよい。上述の悪影響の低減が可能である別の実施形態によれば、完成した接触層のバンドギャップが接触層の成長方向に沿って減少するように、接触層をエピタキシャル成長させてもよい。接触層の上部領域内の相対的に小さなバンドギャップにより、相対的に大きなバンドギャップと比べた場合に、接続層との間の改善されたオーム接触が可能となろう。任意選択により、これら二つの実施形態は、単一の実施形態において組み合わせてもよく、この場合には、完成した接触層の少なくとも一部分内のドープ処理濃度が接触層の成長方向に沿って増大するように、且つ、完成した接触層の前記少なくとも一部分内のバンドギャップが接触層の成長方向に沿って減少するように、接触層がエピタキシャル成長している。これらの実施形態のいずれにおいても、個々のパラメータの増大及び／又は減少は、漸進的なものであってもよく（連続的に増大／減少している）、或いは、段階的なものであってもよい。
【００４２】
一実施形態によれば、トレンチの第一側部において接触層の第一領域の上部に突出する第一部分と、トレンチの第二側部において接触層の第二領域の上部に突出する第二部分と、を有するように、導体を形成しており、この場合に、第二部分の突出の延在部は、第一部分の突出の延在部を超過している。支持層の成長方向を横断する方向におけるトレンチの外部の導体の延在部は、トレンチの両側において異なったものであってもよい。蒸着により、接続層を接触層上に提供してもよく、この場合には、導体がシャドウマスクとして使用される。突出の寸法を制御することにより、突出の側における接続層の部分と導体が充填されたトレンチの下方のチャネル領域との間の距離を制御してもよい。トランジスタの観点においては、ドレイン側における突出により、ドレイン接点をゲートの下方においてチャネル層の能動領域から離隔させることができる。従って、半導体装置の使用の際に、ゲート−ドレイン領域内の最大電界強度が低減されることになり、この場合には、寄生効果が低減されることになろう。
【００４３】
本発明概念の第二の態様によれば、半導体装置の製造用の中間生成物が提供され、この中間生成物は、チャネル層と、チャネル層との接触状態にあるエピタキシャル成長した接触層と、接触層上においてエピタキシャル成長した支持層と、を有し、支持層は、接触層よりも大きな速度でエッチングされるように構成されている。この中間生成物は、支持層と、任意選択により、接触層と、を通じて延在するトレンチ内に配置されたマスク又は導体を更に含んでもよい。導体は、チャネル層から絶縁されるように、トレンチ内において構成されていてもよい。
【００４４】
中間生成物によれば、支持層の選択的エッチングにより、トランジスタなどの高周波数に対応した半導体装置の製造が可能である。上述のプロセスの結果として得られる半導体製品の更なる利点及び詳細は、相応して、中間生成物から得られる半導体製品にも適用される。
【００４５】
本発明概念の上述の及び更なる目的、特徴、及び利点については、同一の参照符号が同一の又は類似の要素に使用されている添付図面を参照した本発明概念の好適な実施形態に関する以下の例示用の且つ非限定的な詳細説明を参照することにより、更に詳細に理解することができよう。
【図面の簡単な説明】
【００４６】
【図１ａ】第一実施形態のプロセスの概略図である。
【図１ｂ】第一実施形態のプロセスの概略図である。
【図１ｃ】第一実施形態のプロセスの概略図である。
【図１ｄ】第一実施形態のプロセスの概略図である。
【図１ｅ】第一実施形態のプロセスの概略図である。
【図１ｆ】第一実施形態のプロセスの概略図である。
【図１ｇ】第一実施形態のプロセスの概略図である。
【図１ｈ】第一実施形態の変形の概略図である。
【図１ｉ】第一実施形態の変形の概略図である。
【図１ｊ】第一実施形態の変形の概略図である。
【図１ｋ】第一実施形態の変形の概略図である。
【図２ａ】第二実施形態のプロセスの概略図である。
【図２ｂ】第二実施形態のプロセスの概略図である。
【図２ｃ】第二実施形態のプロセスの概略図である。
【図３ａ】第三実施形態のプロセスの概略図である。
【図３ｂ】第三実施形態のプロセスの概略図である。
【図４ａ】第四実施形態のプロセスの概略図である。
【図４ｂ】第四実施形態のプロセスの概略図である。
【図４ｃ】第四実施形態のプロセスの概略図である。
【図５】製造された装置の一設計を概略的に示す。
【図６】製造された装置の別の設計を概略的に示す。
【図７ａ】第五実施形態によるプロセスの概略図である。
【図７ｂ】第五実施形態によるプロセスの概略図である。
【図７ｃ】第五実施形態によるプロセスの概略図である。
【図８ａ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【図８ｂ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【図８ｃ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【図８ｄ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【図８ｅ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【図８ｆ】一実施形態に従って単一の基材上においてトランジスタ及びＲＴＤを製造するプロセスの概略図である。
【発明を実施するための形態】
【００４７】
以下、添付図面を参照し、本発明概念の態様の詳細な実施形態について説明することとする。
【００４８】
まずは、図１ａ〜図１ｇを参照し、トランジスタの、且つ、更に詳しくは、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）の形態を有する半導体装置を製造するプロセスの第一実施形態について説明することとする。
【００４９】
図１ａは、装置を製造してもよい構造を示している。この構造は、ベース層１００を有する。ベース層１００上に障壁層１０２が形成されている。障壁層１０２上にチャネル層１０４が形成されている。障壁層１０２は、ベース層１００上においてエピタキシャル成長した半導体層であってもよい。チャネル層１０４は、障壁層１０４上においてエピタキシャル成長した半導体層であってもよい。
【００５０】
図１ａに示されている切断面Ａ−Ａに従って取得した構造の断面を示す図１ｂに示されているように、マスク１０６がチャンネル層１０４の表面上に配置される。切断面Ａ−Ａは、ベース層１００の長さ寸法Ｌと平行に延在している。切断面Ａ−Ａは、層の成長方向によって規定されたベース層１００の厚さ寸法Ｔに対して垂直である。又、切断面Ａ−Ａは、層１００、層１０２、層１０４と平行に延在するベース層１００の幅寸法Ｗに対しても垂直である。図１ａに示されている構造は、更に大きな基材の一部分を表してもよく、この基材の部分上には、単一の装置を形成してもよい。従って、基材は、複数のこのような部分を含んでもよく、この場合に、それぞれの部分上に１つの装置が形成されてもよい。
【００５１】
マスク１０６は、硬質マスクであってもよい。マスク１０６は、ＨＳＱ（hydrogen silsesquioxane）などのマスク物質から形成してもよい。マスク層をチャネル層１０４上に堆積させてもよい。マスク層は、スピンオンプロセスを使用して堆積させてもよい。この構造を適切な速度で回転させることにより、望ましい厚さのマスク層を得てもよい。構造を高速で回転させるほど、層は薄くなる。構造の回転を低速にするほど、層は厚くなる。次いで、マスクの寸法をリソグラフプロセスにおいて規定してもよい。電子ビームによってマスク層の選択された部分を照射することにより、マスク１０６を規定してもよい。或いは、この代わりに、光学リソグラフを使用することにより、マスク１０６を規定してもよい。次いで、現像液を適用してもよく、この場合には、照射されていないマスク層の部分が除去され、且つ、照射された部分が硬質マスクを形成する。ＨＳＱ層は、完全に又は部分的にＳｉＯ2の硬質マスクに変換されることになろう。
【００５２】
或いは、この代わりに、チャネル層１０４の全体表面上にＳｉＯ2、Ｗ、又はＳｉ3Ｎ4を堆積させることにより、マスク１０６を形成してもよい。この堆積は、例えば、ＣＶＤ（Chemical Vapor Deposition）ステップであってもよい。次いで、リソグラフステップにおいて、マスク１０６を規定してもよく、このリソグラフステップには、エッチングステップ又はリフトオフステップが後続し、これらのステップにおいて、マスク層の望ましくない部分が除去され、且つ、マスク１０６が形成される。
【００５３】
更に一般的には、マスク１０６は、チャネル層、接触層、及び支持層と反応しないと共に接触層及び支持層のエピタキシャル成長において高温に曝露された際にその特性が顕著には変化しない材料から形成してもよい（以下を参照されたい）。
【００５４】
マスク１０６がチャネル層１０４上に提供された後に、接触層１０８をチャネル層１０４上にエピタキシャル成長させている（図１ｃ）。接触層１０８は、高ドープ半導体であってもよい。マスク１０６は、マスク１０６によってカバーされたチャネル層１０４の領域上において接触層１０８が成長することを妨げる。接触層１０８を成長させた後に、接触層１０８上において支持層１１０をエピタキシャル成長させる。接触層１０８及び支持層１１０は、ＭＢＥ（Molecular Beam Epitaxy）、或いは、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）とも呼ばれるＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）を使用することにより、チャネル層１０４上において成長させてもよい。
【００５５】
チャネル層１０４上において接触層１０８を成長させることにより、相対的に大きな面積の境界面が接触層１０８とチャネル層１０４との間に得られることになろう。この大きな境界面により、接触層１０８からチャネル層１０４への電荷キャリアの効率的な転送が可能になる。チャネル層１０４は、ドープ処理されていない半導体によって形成してもよい。ドープ処理されていない半導体は、小さな不純物濃度と、従って、高い移動度と、を有することになろう。その結果、ドープ処理されていないチャネル層１０４上において接触層１０８を成長させることにより、有利には、接触層１０８とチャネル層１０８との間の小さな直列抵抗が得られることになろう。
【００５６】
チャネル層１０４と接触層１０８との間における相対的な格子整合状態は、接触層１０８をチャネル層１０４上においてエピタキシャル成長させてもよいようなものになっている。同様に、接触層１０８と支持層１１０との間の相対的な格子整合状態も、支持層１１０を接触層１０８上においてエピタキシャル成長させてもよいようなものになっている。許容可能な不整合の大きさは、成長させる対象の層の厚さによって左右される。いくつかの単一層からのみ構成されている層の場合には、歪層であってもよい。
【００５７】
本プロセスにおいて使用するべく、多数の材料の組合せが可能である（詳細な例については、以下を参照されたい）。但し、一般に、接触層１０８と支持層１１０との組合せは、支持層１１０が接触層１０８よりも大きな速度でエッチングされるように選択されている。従って、適切なエッチング液は、接触層１０８と支持層１１０とを弁別することになろう。換言すれば、支持層１１０が接触層１０８から選択的にエッチングされることになろう。
【００５８】
図１ｃに示されているように、接触層１０８及び支持層１１０の厚さは、支持層１１０の上部表面のレベルがマスク１０６の上部表面のレベルを超過するようなものであってもよい。或いは、この代わりに、支持層１１０の成長は、支持層１１０の上部表面がマスク１０６の上部表面と同一平面上に位置した際に、停止させてもよい。又、図１ｃには示されていないが、接触層１０８の厚さも、接触層１０８の上部表面のレベルがマスク１０６の上部表面のレベルを超過するようなものであってもよい。
【００５９】
図１ｃに示されているように、支持層１１０は、マスク１０６近傍の領域内の面取りされた面１１２を有するように、成長させてもよい。面１１２により、マスク１０６が過成長するリスクが低減されることになろう。面１１２は、マスク１０６の領域内における成長条件の適切な制御によって（例えば、圧力、温度、成長の際のプレカーソル間の比率を変化させことによって、及び／又は、チャネル層１０４上におけるマスク１０６の異なる向きを選択することによって）得てもよい。任意選択により、成長条件の適切な制御により、面取りされた面を接触層１０８に対して提供してもよい。
【００６０】
以上及び以下においては、チャネル層、接触層、支持層、絶縁層などの層を参照しているが、それぞれの層は、異なる材料からなる一つ又は複数の層セクションを含んでもよいことに留意されたい。
【００６１】
図１ｄを参照すれば、マスク１０６が除去されており、この場合には、トレンチ１１４が形成されている。トレンチ１１４は、マスク１０６によって予め占有されていた空間を通じて延在している。チャネル層１０４がトレンチ１１４の底部を形成している。トレンチ１１４は、支持層１１０を通じて延在している。トレンチ１１４は、接触層１０８を通じて延在している。
【００６２】
トレンチ１１４内に絶縁層１１６を形成している（図１ｅ）。絶縁層１１６は、支持層１１０を更にカバーしてもよい。絶縁層１１６は、有利には、チャネル層１０４に対する強力な容量結合を可能にするべく、相対的に大きな誘電率を有してもよい。換言すれば、絶縁層１１６は、高ｋ材料であってもよい。絶縁層１１６は、Ａｌ2Ｏ3、ＨｆＯ2、又はＺｒＯ2を含んでもよい。絶縁層１１６は、ＡＬＤ（Atomic Layer Deposition）によって形成してもよい。
【００６３】
絶縁層１１６の堆積に続いて、トレンチ１１４内において導体を堆積させることにより、ゲート１１８を形成している。絶縁層１１６は、チャネル層１０４及び接触層１０８から導体１１８を絶縁している。導体１１８は、Ｔｉ、Ｐｄ、又はＡｕなどの金属を含んでもよい。導体１１８は、例えば、ＣＶＤ、スパッタリング、蒸着、又はＡＬＤを使用することにより、堆積させてもよい。トレンチ１１４の外部のゲート１１８の横断方向の寸法Ｔｇ（即ち、図１ｅにおいて示されているゲート１１８の寸法Ｔｇ）は、以下のように規定してもよい。即ち、レジストを支持層１１０上において適用してもよい。次いで、トレンチ１１４におけるレジストの長さＴｇの領域を照射することにより、ゲート１１８の横断方向の寸法Ｔｇを規定してもよく、この場合には、照射された領域内のレジストが除去されることになろう。その後に、支持層１１０上において、且つ、トレンチ１１４内において、導体１１８を堆積させる。次いで、リフトオフプロセスにおいて、幅Ｔｇの領域の外部において延在している導体１１８の領域を除去してもよい。或いは、この代わりに、支持層１１０上において、且つ、トレンチ１１４内において、導体１１８を堆積させてもよい。次いで、リソグラフステップにおいて導体１１８の望ましい部分（即ち、トレンチにおける寸法Ｔｇの領域内部の部分）を照射することにより、ゲート１１８の横断方向の寸法Ｔｇを規定してもよい。次いで、導体１１８の望ましくない部分（即ち、照射されていない部分）をエッチングによって除去することにより、最終的なゲート構造を形成してもよい。
【００６４】
ゲート１１８を形成した後に、支持層１１０をエッチングによって除去している（図１ｆ）。支持層１１０は、ウェットエッチングステップ、ドライエッチングステップ、又はこれらの組合せにおいて、除去してもよい。支持層１１０の除去よりも、ゲート１１８によってカバーされていない領域内において支持層１１０から絶縁層１１６を除去するステップを先行させてもよい。絶縁層１１６をウェット又はドライエッチングによって除去してもよい。
【００６５】
次いで、図１ｇに示されているように、接続１２０、１２２を接触層１０８上に配置してもよい。従って、接続１２０、１２２は、本装置の、それぞれ、ソース接点及びドレイン接点を形成してもよい。接続１２０、１２２は、導体を接触層１０８上に堆積させることにより、形成してもよい。導体は、Ｔｉ、Ｐｄ、又はＡｕなどの金属を含んでもよい。導体は、蒸着によって堆積させてもよい。ゲート１１８の横断方向の寸法Ｔｇは、トレンチの横断方向の寸法（即ち、寸法Ｌと平行な方向におけるトレンチ１１４の寸法）を超過してもよい。従って、ゲート１１８は、接触層１０８の上方において突出してもよく、又はこれを覆っていてもよい。従って、ゲート１１８をシャドウマスクとして使用することにより、ゲート１１８に向かう接続１２０、１２２の延在を制限してもよい。導体を堆積させる際には、図１ｇに示されているように、導体層１２４をゲート１１８の上部に形成してもよい。
【００６６】
図１ｇに示されている完成した装置の使用の際には、電流は、接点１２０から接触層１０８の左側部分を介してチャネル層１０４に、且つ、更には、接触層１０８の右側部分を介して接点１２２に、通過することになろう。従って、電流は、チャネル層１０４のプレーン内を流れる。装置を通じて流れる電流の大きさは、ゲート１１８に印加されるゲート電圧によって制御してもよい。ゲート１１８は、絶縁層１１６を介してチャネル層１０４に容量結合されている。ゲート１１８の制御を受けることなしに、障壁層１０２がチャネル層１０４の下方における電流経路の形成を妨げる。本プロセスにより、本装置には、相対的に大きなゲート導体本体が提供されることになり、この場合には、ゲート抵抗が低減されることになろう。これは、高周波数の用途において有利であろう。
【００６７】
図１ｈは、代替設計による装置を示しており、この場合には、構造は、蒸着ステップにおいて傾斜させられており、この場合には、少なくとも部分的にゲート１１８の突出部の下方において、且つ、従って、トレンチの近傍に、接続１２０、１２２を配置してもよい。この結果、接続１２０、１２２とチャネル層１０４との間の直列抵抗が低減されることになろう。
【００６８】
図１ｉは、更に別の代替設計による装置を示しており、この場合には、絶縁層１１６よりも小さな誘電率を有する更なる絶縁層１２６がゲート１１８に提供されている。絶縁層１２６は、ＳｉＯ2、ＳｉＮx、Ｓｉ3Ｎ4などの低ｋ材料であってもよい。絶縁層１２６は、トレンチ内にゲート１１８を提供する前に、トレンチの側壁上に提供してもよい。絶縁層１２６は、絶縁層１１６の後に、トレンチ内において堆積させてもよい。次いで、異方性エッチングプロセスを使用することにより、絶縁層１２６をトレンチ１１４の底部において除去してもよい。絶縁層１２６は、ゲート１１８のステム部上に、且つ、これとの接触状態において、配置されている。但し、絶縁層１２６は、ゲート１１８の基部とチャネル層１０４との間の境界面には、配置されていない。これにより、ゲート１１８とチャネル層１０４との間の強力な容量結合が得られることになる一方で、ゲート１１８と接触層１０８とゲート１１８と接続１２０、１２２との間における寄生容量結合が制限されることになろう。更には、このようにして絶縁層１２６を形成することにより、絶縁層１２６の厚さを制御することによって制御された方式でゲート長が低減されることになろう。
【００６９】
任意選択により、支持層１１０が除去された後に、絶縁層１２６の外部の絶縁層１１６の部分を除去してもよい。この選択肢に従って製造された装置が図１ｊに示されている。高ｋ絶縁層１１６からなるこれらの部分を除去することにより、ゲート１１８と接続１２０、１２２との間及びゲート１１８と接触層１０８との間における容量結合が更に低減されることになろう。
【００７０】
又、図１ｋを参照すれば、非対称な設計を導体１１８’に対して提供してもよい。例えば、ドレイン側においてではなく、ソース側において、導体１１８’の相対的に大きな領域を（例えば、リフトオフ又はリソグラフ及びエッチングによって）除去してもよい。導体１１８’は、第一部分１１８ａと、第二部分１１８ｂと、を含む。第一部分１１８ａは、接触層１０８のソース領域の上部に突出している。第二部分１１８ｂは、接触層１０８のドレイン領域の上部に突出している。第一及び第二部分１１８ａ、１１８ｂは、トレンチから離れると共にトレンチの深さに対して垂直の方向において、チャネル層１０８の上方において突出している。第二部分１１８ｂの突出部の寸法は、第一部分１１８ａの突出部の寸法を超過している。これにより、導体１１８’との関係において自己アライメントされた方式でソース接続及びドレイン接続１２０、１２２を形成しつつ、ドレイン接続１２２がトレンチの底部下方のチャネル層１０４の能動的領域から離隔することになろう。
【００７１】
以下、図１ａに示されている切断面Ａ−Ａに対応する構造内における切断面に沿って取得した構造の断面を示す図２ａ〜図２ｃを参照し、半導体装置の製造プロセスの第二実施形態について説明することとする。
【００７２】
第二実施形態は、第一実施形態に類似しているが、ゲートがトレンチ内に提供された後に平坦化プロセスが含まれているという点が異なっている。更に詳しくは、且つ、図２ａに示されているように、トレンチは、第一実施形態に従って形成されているが、上述の面取りされた面１１２の代わりに、垂直の面を有している。但し、任意選択により、トレンチは、面取りされた面を有するように形成してもよいことに留意されたい。チャネル層１０４から絶縁されたゲート２１８を提供するべく、絶縁層１１６及び導体２１８が第一実施形態に従ってトレンチ内に配置されている。この実施形態においては、トレンチの外部におけるゲート２１８の寸法Ｔｇを規定するリソグラフステップを省略してもよい。従って、平坦化の前に、導体２１８が支持層１１０の全体をカバーしていてもよい。
【００７３】
本プロセスは、トレンチの外部において延在する導体２１８の部分を除去するステップによって進行する（図２ｂ）。これらの部分は、化学機械研磨、化学エッチング、物理エッチング、又はこれらの組合せを含む平坦化プロセスにおいて除去してもよい。又、平坦化プロセスにおいては、支持層１１０をカバーしている絶縁層１１６の部分を除去してもよい。或いは、この代わりに、絶縁層１１６は、別個のエッチングステップにおいて除去してもよい。平坦化は、支持層１１０の上部表面と同一平面上に位置した上部表面を有するゲート２１８を結果的にもたらす。又、任意選択により、平坦化の際に、支持層１１０の厚さを低減してもよい。
【００７４】
次いで、接触層１０８にではなく支持層１１０に対して作用するエッチングを使用することにより、第一実施形態のものに完全に類似した方式によって支持層１１０を除去してもよい。この結果得られた装置が図２ｃに示されている。第一実施形態に従って、金属製のソース接点及びドレイン接点（図示されてはいない）を接触層１０８上に提供してもよい。但し、この場合には、ゲート２１８は、接触層１０８を覆ってはいない。図１ｉ〜図１ｊとの関連において説明した絶縁層１１６及び１２６の様々な構成をこの第二実施形態に対して適用することもできる。
【００７５】
第一実施形態において得られる装置と比べて、第二実施形態において得られる装置は、相対的に小さな容積及び小さな長さ寸法のゲート導体本体を有することになろう。従って、第二実施形態の装置は、有利には、小さなサイズが重要な設計基準であるデジタル回路において使用してもよい。
【００７６】
以下、図１ａに示されている切断面Ａ−Ａに対応する構造内の切断面に沿って取得した構造の断面を示す図３ａ及び図３ｂを参照し、半導体装置を製造するプロセスの第三実施形態について説明することとする。
【００７７】
第三実施形態は、第一実施形態に類似しているが、接触層及び支持層のエピタキシャル成長よりも、マスク１０６によってカバーされていないチャネル層１０４の領域内におけるチャネル層１０４の除去を先行させているという点が異なっている（図３ａ）。この領域は、エッチングによって除去してもよく、この場合には、マスク１０６が、マスク１０６によってカバーされているチャネル層１０４の領域のエッチングを妨げる。
【００７８】
図３ａに示されているように、エッチングにより、マスク１０６の下部を切り取ってもよい。この下部の切取りの量は、水平エッチング速度を適合させることによって制御してもよい。又、エッチングステップにおいては、障壁層１０２を部分的にエッチングしてもよく、この場合には、障壁層１０２の厚さを低減してもよい。エッチングの深さを制御するべく、障壁層１０２は、エッチングストップ層を含んでもよい。
【００７９】
エッチングステップに続いて、障壁層１０２上において接触層１０８をエピタキシャル成長させている。次いで、本プロセスは、有利には、接触層１０８上において第一実施形態の支持層１１０と同様に支持層をエピタキシャル成長させ、且つ、その後に、マスク１０６を除去することによってトレンチを形成することにより、第一実施形態のプロセスと同様に進行する。その後に、トレンチ内に絶縁層１１６及びゲート３１８を提供する。次いで、接触層１０８を除去することなしに、支持層をエッチングによって除去してもよい。この結果得られた装置が図３ｂに示されている。第一実施形態と同様に、接続１２０、１２２、１２４に対応する接続を接触層１０８上に提供してもよい。上述のように、任意選択の低ｋ絶縁層１２６をゲート３１８の側部に提供してもよい。絶縁層１１６、１２６の様々な構成に関する図１ｉ〜図１ｊとの関連における説明は、この第三実施形態に対しても適用可能である。
【００８０】
チャネル層１０４（並びに、適用可能な場合には、障壁層１０２）の初期エッチングに起因し、接触層１０８は、チャネル層１０４内に（並びに、適用可能な場合には、障壁層１０２内に）没した状態となる。従って、接触層１０８は、接触層１０８の成長方向においてチャネル層１０４とオーバーラップすることになろう。接触層１０８がチャネル層１０４内に没するようにすることにより、接触層１０８のソース領域とドレイン領域との間の直列抵抗が低減されることになろう。更には、且つ、図３ｂに示されているように、接触層１０８の成長方向における接触層１０８とゲート３１８との間のオーバーラップが極小化することになろう。これにより、ゲート３１８と接触層１０８との間の容量結合が低減されることになろう。これは、寄生ゲート容量が損失を生成することになる高周波数の用途において有利であろう。但し、別の設計によれば、接触層１０８が部分的に成長方向においてゲート３１８にオーバーラップするような厚さにまで、接触層１０８を成長させてもよい。これは、いくつかの用途においては、好ましく、その理由は、これにより、チャネル層１０８内における抵抗の低減を可能にする相対的に厚い接触層１０８の形成が可能となるからである。
【００８１】
以下、図１ａに示されている切断面Ａ−Ａに従って取得した構造の断面を示す図４ａ〜図４ｃを参照し、半導体装置を製造するプロセスの第四実施形態について説明することとする。
【００８２】
第四実施形態は、第三実施形態に類似しているが、ゲート４１８がトレンチ内に提供された後に平坦化ステップが含まれているという点が異なっている。従って、この観点においては、第四実施形態は、第二実施形態に類似している。更に詳しくは、且つ、図４ａに示されているように、トレンチを第三実施形態に従って形成しているが、上述の任意選択の面取りされた面１１２の代わりに、垂直の面を有している。チャネル層１０４から絶縁されたゲート４１８を提供するために、第三実施形態に従って、絶縁層１１６及び導体４１８をトレンチ内に配置している。この実施形態においては、トレンチの外部のゲート４１８の横断方向の寸法Ｔｇを規定するリソグラフステップを省略してもよい。従って、平坦化の前に、導体４１８が支持層１１０の全体をカバーしていてもよい。
【００８３】
本プロセスは、トレンチの外部に延在している導体４１８の一部分を除去するステップによって進行している（図４ｂ）。これらの部分は、化学機械研磨、化学エッチング、物理エッチング、又はこれらの組合せを含む平坦化プロセスにおいて除去してもよい。又、平坦化プロセスにおいては、支持層１１０をカバーしている絶縁層１１６の部分を除去してもよい。平坦化は、支持層１１０の上部表面と同一平面上に位置した上部表面を有するゲート４１８を結果的にもたらす。
【００８４】
次いで、接触層１０８にではなく支持層１１０に対して作用するエッチングを使用することにより、第一、第二、及び第三実施形態のものと完全に類似した方式によって支持層１１０を除去してもよい。この結果得られた装置が図４ｃに示されている。次いで、金属製ソース接点及びドレイン接点（図示されてはいない）を第一実施形態に従って接触層１０８上に提供してもよい。ゲート４１８の側部に任意選択の低ｋ絶縁層１２６を提供してもよい。絶縁層１２６は、支持層１１０が除去された後に、且つ、任意選択により、高ｋ絶縁層１１６の任意の部分がゲート４１８の側部から除去された後に、ゲート４１８の側部上に提供してもよい。絶縁層１２６の厚さを使用し、金属製のソース接点及びドレイン接点とゲート４１８との間の距離を制御してもよい。絶縁層１１６及び１２６の様々な構成に関する図１ｉ〜図１ｊとの関連における説明は、第四実施形態に対しても適用可能である。
【００８５】
図４ｃの装置は、図３ｃの装置と類似した利点を有することになろう。但し、導体４１８の平坦化に起因し、ゲート４１８は、ゲート３１８よりも小さな寸法に形成してもよい。従って、第四実施形態の装置は、有利には、小さなサイズが重要な設計基準であるデジタル回路において使用してもよい。
【００８６】
第三及び第四実施形態によれば、マスク１０６の外部の領域内においてチャネル層１０４をエッチングすることにより、接触層１０８がチャネル層１０４内に没するようにしてもよい。一代替プロセスによれば、チャネル層１０４は、障壁層１０２の選択された領域上において再成長させられたものであってもよい。次いで、マスク１１６に類似したマスクを再成長したチャネル層１０４上に配置してもよく、この場合には、本プロセスは、第三及び第四実施形態と完全に類似した方式により、但し、チャネル層１０４の初期エッチングを伴うことなしに、進行してもよい。
【００８７】
上述の実施形態は、様々な材料の組合せと共に使用してもよい。材料の１つの組合せによれば、ベース層１００は、ＩｎＰを含んでもよい。障壁層１０２は、例えば、Ｉｎ0.52Ａｌ0.48ＡｓなどのＩｎxＡｌ1-xＡｓを含んでもよい。障壁層１０２は、ドープ処理されていなくてもよい。或いは、この代わりに、障壁層１０２は、わずかにドープ処理されたものであってもよい。この結果、いくつかのケースにおいては、障壁層１０２の特性が改善されることになろう。障壁層１０２は、ＩｎＰのエッチングストップ層を含んでもよい。チャネル層１０４は、例えば、Ｉｎ0.53Ｇａ0.47ＡｓなどのＩｎxＧａ1-xＡｓを含んでもよい。チャネル層１０４は、ドープ処理されていなくてもよい。接触層１０８は、例えば、Ｉｎ0.53Ｇａ0.47ＡｓなどのＩｎxＧａ1-xＡｓを含んでもよい。接触層１０８及び支持層１１０の成長温度は、約５００℃であってもよい。接触層１０８は、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン（ＡｓＨ3）をプレカーソルとして使用することにより、成長させてもよい。これらのプレカーソルを、それぞれ、ＴＭＧａ、ＴＭＩｎ、及びＡｓＨ3について、３．０Ｅ−５、７．７９Ｅ−５、及び１．１５Ｅ−２のモル分率で導入することにより、成長を開始してもよい。接触層１０８は、高度なｎドープ処理が施されたものであってもよい。ドープ処理は、接触層１０８を成長させつつ、テトラエチルスズを流すことにより、実行してもよい。テトラエチルスズ（ＴＥＳｎ）のモル分率は、１．２Ｅ−５であってもよく、これにより、０．１１というＳｎ／III 比が得られる。支持層１１０は、ＩｎＰを含んでもよい。ＩｎＰの成長の際には、ＴＭＩｎ及びホスフィン（ＰＨ３）をプレカーソルとして使用してもよい。例えば、それぞれ、ＴＭＩｎ及びＰＨ３について、約１．１Ｅ−４及び１．９Ｅ−２というモル分率を使用してもよい。支持層１１０は、ＨＣＩ：Ｈ2０を含むウェットエッチングを使用することにより、除去してもよい。絶縁層１１６は、Ａｌ2Ｏ3及び／又はＨｆＯ2を含んでもよい。絶縁層１１６は、ＢＯＥ１０：１ドライエッチングを使用することにより、除去してもよい。但し、絶縁層１１６は、Ｔａ2Ｏ5、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＢｅＯ、ＢａＯ、Ｙ2Ｏ3、Ｌｕ2Ｏ3、ＭｇＯ、ＳｒＯ、ＳｉＯ2、Ｓｉ3Ｎ4、又はこれらの合金又は組合せを含んでもよい。絶縁層１２６は、Ｓｉ3Ｎ4を含んでもよい。絶縁層１２６は、フッ化物に基づいたドライエッチングによって除去してもよい。上述のように、マスク１０６は、ＳｉＯ2マスクであってもよい。マスク１０６は、エッチング溶液を含むＨＦを使用することにより、除去してもよい。
【００８８】
これは、本発明概念において使用してもよい材料及びプロセスパラメータの一例を構成するものに過ぎず、且つ、添付の請求項の範囲によってのみ規定される本発明の範囲内において、その他の組合せ及びプロセスパラメータも可能であることに留意されたい。例えば、ベース層１００は、ＧａＡｓ及びＡｌxＧａ1-xＳｂを含んでもよい。障壁層１０２は、ＡｌxＡｓ1-xＳｂを含んでもよい。チャネル層１０４は、ＩｎＡｓを含んでもよい。接触層１０８は、ＩｎＡｓを含んでもよい。支持層１１０は、ＡｌxＡｓ1-xＳｂを含んでもよい。支持層１１０は、ＨＦ又はＨＣＬを含むウェットエッチングを使用することにより、除去してもよい。更に別の例によれば、ベース層１００は、ＧａＡｓを含んでもよい。障壁層は、ＡｌxＡｓ1-xＳｂ又はＡｌxＧａ1-xＳｂを含んでもよい。チャネル層１０４は、ＧａＳｂを含んでもよい。チャネル層１０４は、ドープ処理されていなくてもよい。接触層１０８は、ＧａＳｂを含んでもよい。接触層１０８は、高度なドープ処理が施されていてもよい。支持層１１０は、ＩｎＡｓを含んでもよい。支持層１１０は、クエン酸及びＨ2Ｏ2を含むウェットエッチングを使用することにより、除去してもよい。更に別の例によれば、ベース層１００は、基材層と、バッファ層と、を含んでもよい。障壁層１０２は、バッファ層上に成長させてもよい。基材層は、Ｓｉを含んでもよく、この場合に、バッファ層は、ベース層１００上におけるＩｎxＡｌ1-xＡｓ、ＡｌxＡｓ1-xＳｂ、又はＡｌxＧａ1-xＳｂからなる障壁層の形成を許容してもよい。
【００８９】
上述の材料の組合せのうちの任意の組合せにおいて、ゲート１１８、２１８、３１８、４１８、及び接続層１２０、１２２、１２４は、３．１〜５．４ｅＶの範囲の仕事関数を有する導体又は導体の合金を含んでもよい。例えば、導体又は合金は、Ｔｉ、Ｐｄ、及びＡｕを含んでもよい。
【００９０】
上述の実施形態の一変形においては、接触層１０８は、少なくとも１つのパラメータを変化させつつ、エピタキシャル成長させてもよい。変化させる少なくとも１つのパラメータは、ドープ処理濃度又はバンドギャップを含んでもよい。この結果、装置を設計する際に更なる自由度が得られよう。例えば、接触層１０８は、第一濃度から第一濃度を上回る第二濃度に接触層１０８のドープ処理濃度を変化させつつ、及び／又は、第一値から第一バンドギャップを下回る第二値に接触層１０８のバンドギャップを変化させつつ、エピタキシャル成長させてもよい。バンドギャップは、接触層１０８の材料組成を変化させることによって変化させてもよい。従って、完成した接触層１０８は、第一セクションを含むことになり、この第一セクションは、第二セクションよりもチャネル層１０４の近傍に配置され、且つ、チャネル層１０４から相対的に大きな距離において配置された第二セクションの材料よりも低いドーパントの濃度を有すると共に／又は、大きなバンドギャップを有する材料を含む。この結果、導体１１８、２１８、３１８、４１８近傍の接触層１０８及び／又はチャネル層１０４の領域内における寄生効果を低減することができる。一例によれば、チャネル層は、Ｉｎ0.53Ｇａ0.47Ａｓを含んでもよい。接触層１０８は、チャネル層１０８の成長方向に沿って、Ｉｎ0.53Ｇａ0.47Ａｓの第一セクションと、線形で変化するＩｎxＧａ1-xＡｓの第二セクションであって、ｘ＝０．５３〜１．００である、第二セクションと、ＩｎＡｓの第三セクションと、を含んでもよい。支持層１１０は、９０ｎｍのＩｎＰを含んでもよい。第一、第二、及び第三セクションのドープ処理濃度は、例えば、それぞれ、２Ｅ１６〜５Ｅ１８ｃｍ-3、２Ｅ１６〜６Ｅ１９ｃｍ-3、及び１Ｅ１９〜６Ｅ１９ｃｍ-3の範囲であってもよい。第一セクションは、例えば、５〜１００ｎｍの厚さを有する。第二セクションは、例えば、１〜２０ｎｍの厚さを有してもよい。第三セクションは、例えば、１〜２０ｎｍの厚さを有してもよい。これらの値は、例として提供されているものに過ぎず、且つ、これらの例に基づいて当業者には理解されるように、更なる材料組成及びドープ処理濃度が可能である。
【００９１】
以上においては、ＭＩＳＦＥＴとの関連において、プロセスの実施形態について説明しているが、本発明概念は、この特定のタイプのＦＥＴに限定されるものではなく、その他のタイプのＦＥＴ構造にも更に一般的に適用可能である。例えば、チャネル層の上部層を提供することにより、ＨＥＭＴ（High Electron Mobility Transistor）を製造してもよく、上部層は、半導体境界面層を含む。ゲート（例えば、ゲート１１８、２１８、３１８、又は４１８）は、上部半導体境界面層との接触状態において配置してもよい。ＨＥＭＴは、ゲート（例えば、１１８、２１８、３１８、又は４１８）とチャネル層（例えば、層１０８）との間に絶縁層（例えば、層１１６）を含む必要はない。その代わりに、半導体境界面層が、ゲートとチャネル層の能動的（即ち、導電性）部分との間の障壁として機能する。絶縁層１２６などの絶縁層をゲート（例えば、１１８、２１８、３１８、又は４１８）と接触層（例えば、層１０８）との間に提供してもよい。或いは、この代わりに、絶縁層（例えば、層１１６）と半導体境界面層との両方を提供してもよい。従って、絶縁層は、ゲートとチャネル層の半導体境界面層との間に、且つ、これらとの接触状態において、配置してもよい。このような装置は、ＭＩＳＨＥＭＴと呼んでもよい。
【００９２】
上述の実施形態は、様々な設計の横方向の電流伝導を有する装置（しばしば、プレーナー伝導装置とも呼ばれる）を製造するために使用してもよい。図５は、１つの可能な設計の装置の断面を示している。この断面は、図４ｃの切断面Ｂ−Ｂによって示されているように、ゲート４１８の垂直中心線を通じて延在している。但し、図５の断面は、図１ｆ、図２ｃ、及び図３ｂに示されている装置について適用することも可能である。この設計は、ベース層１００の幅の寸法Ｗ（即ち、図１ａに示されている寸法Ｗ）の全体に沿って延在するようにマスク１０６を規定することにより、得られることになろう。
【００９３】
図６は、３つのチャネル層部材１０４ａ、１０４ｂ、１０４ｃを含む別の可能な設計による装置の断面を示している。この装置の断面も、図４ｃにおける切断面Ｂ−Ｂによって示されているように取得されたものである。図４ｃに示されている断面は、チャネル層部材１０４ａ、１０４ｂ、１０４ｃのうちのいずれか１つを通じて取得した切断面を表してもよい。図６のトランジスタは、しばしば、トライゲート又はＦｉｎＦＥＴトランジスタと呼称されている。この設計は、障壁層１０２上において１つ又は複数のマスク部分（例えば、ＨＳＱから形成されたハードマスク）を含むマスクを形成することにより、得られることになり、この場合には、望ましい厚さのチャネル層部材１０４ａ、１０４ｂ、１０４ｃをマスクによってカバーされていない障壁層１０２の領域上において再成長させてもよい。或いは、この代わりに、この設計は、チャネル層１０４上においていくつかのマスク部分を含むマスクを規定し、且つ、例えば、エッチングにより、前記マスク部分によってカバーされていないその領域内においてチャネル層１０４の厚さを低減することにより、得られることになろう。マスク部分によってカバーされていないチャネル層１０４の領域は、完全に除去してもよい。図６に示されているチャネル層部材の数は、一例に過ぎず、且つ、更に少ない又は更に多くの数の層部材を提供してもよい。マスク、即ち、マスク部分は、マスク１０６と同一の方式によって規定してもよく、且つ、同一の材料を含んでもよい。
【００９４】
マスク１０６（例えば、第三又は第四実施形態において使用されているマスク）は、チャネル層部材１０４ａ、１０４ｂ、１０４ｃ上に提供してもよく、この場合に、マスク１０６の外部において延在するチャネル層部材１０４、１０４ｂ、１０４ｃの領域は、第三及び第四実施形態において説明したように、エッチングによって除去してもよい。次いで、本プロセスは、障壁層１０２上における接触層１０８の成長によって始まる第三又は第四実施形態と完全に類似した方式により、進行してもよい。
【００９５】
又、トライゲート又はＦｉｎＦＥＴ構造は、第一及び第二実施形態のプロセスを使用することによって得てもよい。上述のように、エッチング又は再成長プロセスにより、チャネル層部材１０４ａ、１０４ｂ、１０４ｃに類似したチャネル層部材を障壁層１０２上に提供してもよい。チャネル層部材は、ベース層１００の長さの全体（即ち、図１ａに示されている寸法Ｌ）に沿って延在してもよい。次いで、本プロセスは、チャネル層部材上においてマスク１０６を提供し、且つ、次いで、マスク１０６によってカバーされていないチャネル層部材の領域内において、且つ、チャネル層部材１０４ａ、１０４ｂ、１０４ｃにもマスク１０６にもカバーされていない障壁層１０２の領域内において、接触層１０８を成長させることによって始まる第一又は第二実施形態と完全な類似した方式により、進行してもよい。
【００９６】
更なる代替肢によれば、チャネル層部材１０４ａ、１０４ｂ、１０４ｃに類似したチャネル層部材は、別個のプロセスにおいて形成してもよく、且つ、次いで、障壁層１０２の表面に転写してもよい。チャネル層部材は、例えば、細い半導体部材として、又は半導体ワイヤとして、形成してもよい。次いで、本プロセスは、第一〜第四実施形態のいずれかと完全に類似した方式により、進行してもよい。
【００９７】
次に、図７ａ〜図７ｃを参照し、第五実施形態によるプロセスについて説明することとする。複数のチャネル層部材７０４ａ、７０４ｂ、７０４ｃを含むチャネル層（図７ａにおいては、３つの部材が示されているが、更に少ない又は更に多くの数の部材を提供してもよい）が、ベース層１００上に配置された障壁層１０２上に提供されている。ベース層は、例えば、ＧａＡｓ及びＡｌxＧａ1-xＳｂを含んでもよい。障壁層１０４は、ＡｌxＡｓ1-xＳｂを含んでもよい。チャネル層部材７０４ａ、７０４ｂ、７０４ｃは、ＩｎＡｓを含んでもよい。チャネル層部材７０４ａ、７０４ｂ、７０４ｃは、ドープ処理されていなくてもよい。チャネル層部材７０４ａ、７０４ｂ、７０４ｃは、障壁層１０２からチャネル層の領域を除去することによって提供してもよい。エッチングマスクをチャネル層上に提供してもよく、この場合には、エッチングマスクによってカバーされていない部分をエッチングによって除去することにより、残りの領域によってチャネル層部材７０４ａ、７０４ｂ、７０４ｃを形成してもよい。或いは、この代わりに、チャネル層部材７０４ａ、７０４ｂ、７０４ｃは、別個のプロセスにおいて形成してもよく、且つ、次いで、障壁層の表面に転写してもよい。チャネル層部材は、例えば、細い半導体メンブレインとして又は半導体ワイヤとして形成してもよい。図７ａにおいては、チャネル層部材は、部分的にのみ、ベース層１００の長さＬにわたって延在している。但し、チャネル層部材は、ベース層の長さＬの全体に沿って延在してもよい。
【００９８】
次に、マスク１０６（例えば、第一〜第四実施形態のマスク１０６に類似している）をチャネル層部材７０４ａ、７０４ｂ、７０４ｃ上に提供している。このマスクは、第一実施形態との関連において説明した方法のいずれかによって形成してもよい。次いで、本プロセスは、マスク１０６によってカバーされていない領域内において接触層１０８及び支持層１１０を成長させることにより、進行してもよい。従って、接触層１０８は、第三及び第五実施形態と類似した方式により、障壁層１０２上において成長させてもよい。或いは、この代わりに、（例えば、チャネル層部材がベース層の長さＬの全体に沿って延在している場合には）、マスク１０６は、チャネル層部材７０４ａ、７０４ｂ、７０４ｃを完全にカバーする必要はない。換言すれば、マスク１０６の寸法は、チャネル層部材７０４ａ、７０４ｂ、７０４ｃの長さを下回ってもよい。次いで、マスク１０６によってカバーされていないチャネル層部材７０４、７０４ｂ、７０４ｃの領域内において、且つ、チャネル層部材７０４ａ、７０４ｂ、７０４ｃにもマスク１０６にもカバーされていない障壁層１０２の領域内において、接触層１０８を成長させてもよい。
【００９９】
接触層１０８は、ＩｎＡｓを含んでもよい。接触層１０８は、高度なドープ処理が施されたものであってもよい。支持層１１０は、ＧａxＡｓ1-xＳｂを含んでもよい。支持層１１０の成長に続いて、例えば、エッチングにより、マスク１０６を除去してもよく、この場合に、支持層１１０及び接触層１０８を通じて延在する、以下においては中間トレンチと呼ばれる、トレンチが形成される。この中間トレンチの底部は、交互に、チャネル層部材７０４ａ、７０４ｂ、７０４ｃの上部表面と、チャネル層部材７０４ａ、７０４ｂ、７０４ｃに接続している障壁層１０２の領域と、によって形成されている。
【０１００】
次に、トレンチ内においてウェットエッチングを適用している。このウェットエッチングは、それぞれ、チャネル層部材７０４ａ、７０４ｂ、７０４ｃ、接触層１０８、及び支持層１１０を顕著にエッチングすることなしに障壁層１０２がエッチングされるように、選択的なエッチングであってもよい。従って、障壁層１０２、チャネル層部材７０４ａ、７０４ｂ、７０４ｃ、及び接触層１０８の組合せは、障壁層１０２がその他のものよりも大きな速度でエッチングされるように、選択してもよい。従って、適切なエッチング液は、障壁層１０２の材料とチャネル層部材７０４ａ、７０４ｂ、７０４ｃ及び接触層１０８の材料とを弁別してもよい。ＡｌxＡｓ1-xＳｂを含む障壁層とＩｎＡｓを含むチャネル層部材７０４ａ、７０４ｂ、７０４ｃ及び接触層１０８の場合には、ＨＦを含むウェットエッチングを使用してもよい。
【０１０１】
障壁層１０２のエッチングの結果として、中間トレンチの深さが増大し、これにより、チャネル層部材７０４ａ、７０４ｂ、７０４ｃの下方に延在する最終的なトレンチが形成される。最終的なトレンチは、障壁層１０２の厚さの全体を通じてベース層１００まで延在してもよい。
【０１０２】
次に、最終的なトレンチ内において、且つ、任意選択により、最終的なトレンチの外部の支持層１１０上に、絶縁層７１６を提供してもよい。絶縁層７１６は、ＡＬＤステップにおいて堆積させてもよい。絶縁層７１６は、最終的なトレンチの底部上においてベース層１００をカバーしてもよい。絶縁層７１６は、障壁層１０２の面をカバーすることにより、最終的なトレンチの下部部分の寸法を規定してもよい。絶縁層７１６は、トレンチ内においてチャネル層部材７０４ａ、７０４ｂ、７０４ｃの自由表面を更にカバーしてもよい。
【０１０３】
この後に、ゲート７１８を形成するために、最終的なトレンチを導体によって充填してもよい。ゲート７１８は、ゲート１１８、２１８、３１８、４１８と類似の材料を含んでもよい。この後に、接触層１０８には顕著に影響を及ぼさない選択的なエッチングステップにおいて、支持層１１０を除去してもよい。ＧａＳｂを含む支持層１１０及びＩｎＡｓを含む接触層１０８の場合には、ＮＨ4ＯＨを含むウェットエッチングを使用することにより、選択的エッチングを実行してもよい。
【０１０４】
この結果得られた構造が、図７ｂの断面図に示されており、この切断面は、図７ａの切断面Ｃ−Ｃによって示されているように、チャネル層部材７０４ｂを通じて延在している。チャネル層部材７０４ａ及び７０４ｃを通じた切断面も、類似の断面を結果的にもたらすことになろう。支持層１１０を除去した後に、ゲート７１８の側部に、第一〜第四実施形態との関連において説明した絶縁層１２６に類似した低ｋ絶縁層１２６を提供してもよい。任意選択により、絶縁層１２６を提供する前に、接触層１０８の上方において延在するゲート７１８の側部をカバーする絶縁層７１６の部分を除去してもよい。
【０１０５】
図７ｃは、図７ｂに示されている構造の別の断面を示している。図７ｃの断面は、図７ｃの切断面Ｄ−Ｄによって示されているように、チャネル層部材１０４ｂの垂直中心線を通じて延在している。図７ｃに示されているように、ゲート７１８は、チャネル層部材１０４ａ、１０４ｂ、１０４ｃを取り囲んでいる。チャネル層部材７０４ａ、７０４ｂ、７０４ｃは、絶縁層７１６によってゲート７１８から絶縁されている。従って、ゲート７１８は、ラップアラウンドゲートを形成している。添付図面を参照して上述した詳細な実施形態においては、トレンチ（例えば、トレンチ１１４）は、接触層及び支持層の選択エリアエピタキシャル成長によって形成されている。別の態様によれば、トレンチは、支持層及び接触層のエッチングによって形成してもよい。更に詳しくは、半導体装置を製造するプロセスが提供され、このプロセスは、半導体接触層上に支持層を提供するステップであって、接触層は、半導体チャネル層上に配置され、支持層は、接触層よりも大きな速度でエッチングされるように構成されている、ステップと、支持層材料及び接触層材料をエッチングして除去することにより、支持層及び接触層を通じてチャネル層まで延在するトレンチを形成するステップと、トレンチ内において導体を提供するステップと、を有する。
【０１０６】
導体は、チャネル層から絶縁されていてもよい。又、導体は、接触層から絶縁されていてもよい。支持層は、支持層が接触層上においてエピタキシャル成長してもよいように、相対的な格子整合状態を有する半導体材料であってもよい。或いは、この代わりに、支持層は、誘電体であってもよい。支持層は、ＣＶＤ又はスピンオン法を使用することにより、接触層上に堆積させてもよい。次いで、化学機械研磨プロセスなどの平坦化プロセスを支持層に適用してもよい。トレンチを規定するエッチングマスクを支持層上に形成してもよい。次いで、異方性エッチングを使用し、チャネル層まで延在するトレンチを形成してもよい。従って、チャネル層は、トレンチの底部を形成している。トレンチが形成されたら、本プロセスは、第一又は第二実施形態のプロセスと類似した方式により、進行してもよい。
【０１０７】
トランジスタを製造するための上述のプロセスは、有利には、単一の基材上においてトランジスタと共鳴トンネルダイオード（Resonant Tunneling Diode：ＲＴＤ）の組合せの形成を可能にする更なる製造ステップによって補完してもよい。以下、この拡張されたプロセスの一実施形態について図８ａ〜図８ｆを参照して説明することとする。本プロセスは、ＩｎxＧａ1-xＡｓ／ＩｎＰ材料系を参照して説明することとするが、ＩｎＡｓ／ＡｌＳｂなどのその他のグループ III／Ｖ材料の組合せと共に使用してもよい。以下においては、本プロセスは、第一実施形態によるトランジスタの製造との関連において説明することとするが、第二〜第五実施形態のうちのいずれの実施形態のプロセスも、単一の基材上におけるトランジスタとＲＴＤの形成を可能にするべく、追加の製造ステップによって補完してもよい。
【０１０８】
図８ａは、ベース層１００と、障壁層１０２と、チャネル層１０４と、を含む構造を示している。層１０２、１０４は、半導体材料を含んでもよく、且つ、ベース層１００上にエピタキシャル成長させてもよい。ベース層１００は、ＩｎＰを含んでもよい。障壁層１０２は、ＩｎxＡｌ1-xＡｓ（例えば、Ｉｎ0.52Ａｌ0.48Ａｓ）を含んでもよい。チャネル層１０４は、ＩｎxＧａ1-xＡｓ（例えば、Ｉｎ0.53Ｇａ0.47Ａｓ）を含んでもよい。チャネル層１０４は、ドープ処理されていなくてもよい。チャネル層１０４上にメサ８０８を提供している。メサ８０８を提供した後に、マスク１０６をチャネル層１０４上に提供している。マスク１０６は、第一実施形態のマスク１０６に類似したものであってもよい。
【０１０９】
図８ｂは、図８ａの構造の断面図である。切断面は、切断面Ｅ−Ｅによって示されているように取得したものである。メサ８０８は、第一エッチングストップ層８１０を含んでもよい。エッチングストップ層８１０は、ＩｎＰを含んでもよい。メサ８０８は、ＲＴＤ接触層８１２を含んでもよい。ＲＴＤ接触層８１２は、ＩｎxＧａ1-xＡｓ（例えば、Ｉｎ0.53Ｇａ0.47Ａｓ）を含んでもよい。メサ８０８は、第二エッチングストップ層８１４を含んでもよい。エッチングストップ層８１４は、ＩｎＰを含んでもよい。メサ８０８は、共鳴トンネルダイオード構造８１６（ＲＴＤ）を含んでもよい。ＲＴＤ８１６は、例えば、ＩｎxＧａ1-xＡｓ及びＡｌＡｓにおいて構成された二重障壁ヘテロ構造によって実現してもよい。
【０１１０】
層１０２、１０４及びメサ８０８は、半導体材料の１つ又は複数のサブ層を含んでおり、且つ、ベース層１００上においてエピタキシャル成長させてもよい。メサ８０８は、従来のエッチング手順を使用することにより、チャネル層１０４から、メサ８０８を形成する層の望ましくない部分をエッチングによって除去することにより、形成してもよく、この場合には、第一エッチングストップ層８１０がチャネル層１０４のエッチングを防止する。
【０１１１】
本プロセスは、マスク１０６によってカバーされていない領域内において接触層１０８を成長させることにより、第一実施形態のプロセスと類似した方式により、進行してもよい。これにより、接触層１０８は、チャネル層１０４及びメサ８０８をカバーする。この後に、支持層１１０を接触層１０８上においてエピタキシャル成長させてもよい。マスク１０６を（例えば、エッチングによって）除去した後に、トレンチが形成され、このトレンチには、絶縁層１１６を提供してもよく、且つ、このトレンチは、ゲート１１８を形成する導体によって充填してもよい。次いで、支持層１１０を接触層１０８から選択的にエッチングしてもよい。この結果得られた構造が図８ｃに示されている。
【０１１２】
図８ｄにおいては、マスク８２２をメサ８０８上に提供している。更に詳しくは、マスク８２２は、メサ８０８上に配置された接触層１０８の一部分上に提供されている。マスク８２２は、例えば、Ｔｉ、Ｐｄ、Ａｕなどの金属、又はこれらの組合せなどの導体を含んでもよい。更には、この構造のトランジスタ部分上において、即ち、ゲート及び接触層１０８の取り囲んでいる部分上に、エッチングレジスト層（破線８２０によって概略的に示されている）を適用している。
【０１１３】
次に、ＲＴＤにおける接触層１０８の領域が、トランジスタにおける、即ち、ゲート８１８における、接触層１０８の領域から切断されるように、接触層１０８を除去している（図８ｅ）。更に詳しくは、エッチングレジスト８２０又はマスク８２２にカバーされていない構造の領域を除去してもよい。接触層１０８は、エッチングによって除去してもよく、この場合には、マスク８２２が、マスク８２２によってカバーされていない接触層１０８の領域のエッチングを防止する。エッチングは、酢酸及びＨ2Ｏ2、或いは、Ｈ2Ｏ2及びＨ3ＰＯ4を含んでもよい。エッチングは、更に、ＲＴＤ８１６のシンニングを結果的にもたらすことになろう。第二エッチングストップ層８１４は、ＲＴＤ接触層８１２のエッチングを防止することになろう。図８ｅに示されているように、エッチングマスク８２２の下方において、ＲＴＤのアンダーエッチングが発生することになろう。この後に、選択的なウェットエッチングステップにおいて、エッチングストップ層８１４を除去してもよい。エッチングは、例えば、ＨＣＩを含んでもよい。
【０１１４】
この後に、構造上に接続層を堆積させて接点を形成してもよい。接続層は、ゲート８１８及び導電性マスク８２２をシャドウマスクとして使用することにより、提供してもよい。図８ｆは、この結果得られる構造を示しており、この構造は、ゲート８１８において接触層１９８上にソース及びドレイン接点８２４、８２６を含む。堆積の際に、接続層８２８をゲート１１８の上部に形成してもよい。接点８３０、８３２をＲＴＤ接触層８１２上に提供している。又、堆積の際に、接続層８３４をマスク８２２上に形成してもよい。
【０１１５】
上述の実施形態においては、１つのトランジスタ及び１つのＲＴＤの形成について説明している。但し、類似のプロセスを使用し、複数のトランジスタ及び複数のＲＴＤを単一の基材上に形成してもよい。
【０１１６】
以上においては、限られた数の例を主に参照し、本発明の態様について説明している。但し、当業者には容易に理解されるように、以上において開示されているもの以外のその他の例も、添付の請求項によって規定される本発明の範囲内において、同様に可能である。
【図１ａ】
2014520391.tif 000003
【図１ｂ】
2014520391.tif 000004
【図１ｃ】
2014520391.tif 000005
【図１ｄ】
2014520391.tif 000006
【図１ｅ】
2014520391.tif 000007
【図１ｆ】
2014520391.tif 000008
【図１ｇ】
2014520391.tif 000009
【図１ｈ】
2014520391.tif 000010
【図１ｉ】
2014520391.tif 000011
【図１ｊ】
2014520391.tif 000012
【図１ｋ】
2014520391.tif 000013
【図２ａ】
2014520391.tif 000014
【図２ｂ】
2014520391.tif 000015
【図２ｃ】
2014520391.tif 000016
【図３ａ】
2014520391.tif 000017
【図３ｂ】
2014520391.tif 000018
【図４ａ】
2014520391.tif 000019
【図４ｂ】
2014520391.tif 000020
【図４ｃ】
2014520391.tif 000021
【図５】
2014520391.tif 000022
【図６】
2014520391.tif 000023
【図７ａ】
2014520391.tif 000024
【図７ｂ】
2014520391.tif 000025
【図７ｃ】
2014520391.tif 000026
【図８ａ】
2014520391.tif 000027
【図８ｂ】
2014520391.tif 000028
【図８ｃ】
2014520391.tif 000029
【図８ｄ】
2014520391.tif 000030
【図８ｅ】
2014520391.tif 000031
【図８ｆ】
2014520391.tif 000032
【国際調査報告】
2014520391.tif 000033
2014520391.tif 000034
2014520391.tif 000035