(57)【要約】ウエハ上に設けた、カスタマイズ不可のマスク層を備えた第１の固定（非プログラマブル）領域と、第１固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、を備えるカスタム集積回路（ＩＣ）を形成するためのシステムおよび方法を開示する。第１の固定領域は、ベースセルを形成する、多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の相互接続層とを備える。プログラマブル領域のマスク層のうち少なくとも１層を第２の相互接続層と接続して、ベースセルのすべてのトランジスタノードへの電気的アクセスを可能にする。プログラマブル領域は、カスタマイズ可能なマスク層と接続する第３の相互接続層を備え、ＩＣをカスタマイズする。第２の固定領域をプログラム領域の上に形成し、固定領域を複数とし、カスタムＩＣをカスタマイズする際に必要なマスクの数を削減してもよい。【選択図】図４
2014528649.tif 000002
【特許請求の範囲】
【請求項１】
カスタム集積回路（ＩＣ）であって、
ウエハ上に設けた、カスタマイズ不可のマスク層を備えた第１の固定（非プログラマブル）領域と、
前記第１の固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、を備え、
前記第１の固定領域は、ベースセルを形成する、多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の相互接続層と、を備え、
前記プログラマブル領域内のマスク層のうち少なくとも１層は、前記第２の相互接続層と接続することにより、前記ベースセルのすべてのトランジスタのノードへの電気的アクセスを提供し、
前記プログラマブル領域は、前記カスタマイズ可能なマスク層と接続する第３の相互接続層を備えて前記カスタムＩＣをカスタマイズすることを特徴とする、
カスタム集積回路（ＩＣ）。
【請求項２】
前記プログラマブル領域の上に設けた第２の固定領域を備え、固定領域を複数とし、前記カスタムＩＣをカスタマイズする際に必要なマスクの数を削減することを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項３】
前記プログラマブル領域は、第２のビア層（ビア２層）と、第３の相互接続層（金属３層）と、を備えることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項４】
前記固定領域および前記プログラマブル領域に形成した１つ以上のコンポーネントを備え、前記コンポーネントは、プログラマブルセルアレイ、メモリ、カスタム機能セル、および設計資産セルから選択した１つであることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項５】
一組のコンポーネントと、１層以上の相互接続層と、を備え、前記一組のコンポーネントは、前記プログラマブル領域内の第３の相互接続層によりカスタマイズ可能として、ＳｏＣ（system on chip）またはＡＳＩＣ（application specific IC）を作製することを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項６】
第１の相互接続積層の高さを有する第１のコンポーネントと、前記第１の相互接続積層の高さとは異なる第２の相互接続積層の高さを有する第２のコンポーネントと、を備える、請求項１に記載のカスタムＩＣであって、
前記第１の相互接続積層と前記第２の相互接続積層の高さの差を埋める可変領域をさらに備え、前記可変領域においては、１層以上のプログラマブル層を、相互接続要求に基づき、前記可変領域内の上位相互接続層に昇格させることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項７】
前記第２の固定領域は、多様な配電ネットワーク、クロックネットワーク、およびシステムリセット信号、テストモード信号、およびテストイネーブル信号を含むグローバル信号ネットワーク用の、追加の相互接続層を１層以上備えることを特徴とする、請求項２に記載のカスタムＩＣ。
【請求項８】
前記ベースセルは、それぞれ、２つのＰ型ＭＯＳトランジスタおよび２つのＮ型ＭＯＳトランジスタからなる４つのトランジスタを備えることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項９】
前記ベースセルは、それぞれ、６つ以上のトランジスタを備えることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項１０】
ゲートノード用および拡散ノード用の第１の金属配線を、ゲート電極方向に平行な第１の方向に１本以上備える、請求項１に記載のカスタムＩＣ。
【請求項１１】
ゲート電極方向と直交する、電源ノード（ＶＣＣ）用および接地ノード（ＶＳＳ）用の第１の金属配線を１本以上備え、Ｐ型トランジスタの各ボディノードおよびＮ型トランジスタの各ボディノードそれぞれへの接続を行う、請求項１に記載のカスタムＩＣ。
【請求項１２】
第１の金属層と直交するように配置した第２の金属層を備える、請求項１に記載のカスタムＩＣ。
【請求項１３】
第１の金属（メタル１）配線の上に形成され、第１のビア（ビア１）層と接続されて通電容量を増加させる、電源（ＶＣＣ）用および接地（ＶＳＳ）用の第２の金属配線を備える、請求項１に記載のカスタムＩＣ。
【請求項１４】
ベースセル中の他の第２の金属（メタル２）配線と比較して、同じまたは異なる幅を有する電源（ＶＣＣ）用および接地（ＶＳＳ）用の第２の金属配線を備える、請求項１に記載のカスタムＩＣ。
【請求項１５】
ベースセル中の他の第２の金属（メタル２）配線と比較して、同じまたは異なる間隔（ピッチ）を有する電源（ＶＣＣ）用および接地（ＶＳＳ）用の第２の金属配線を備える、請求項１に記載のカスタムＩＣ。
【請求項１６】
前記ベースセルそれぞれの第２の金属配線は、他のメタル３配線が垂直方向に存在しないようにしてルータビリティを高めた、第３の金属（メタル３）ルーティングトラックが１本以上得られるよう、形成または配置される、請求項１に記載のカスタムＩＣ。
【請求項１７】
複数の水平トラックにまたがる、長尺の第３の金属接続ポートを備え、それにより、水平方向の金属接続を高め、複数の金属層およびビア層を用いてジョグまたは信号ルートの変更を最小限に抑えることを特徴とする、請求項１に記載のカスタムＩＣ。
【請求項１８】
カスタム集積回路（ＩＣ）であって、
ウエハ上に、カスタマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域と、
前記第１の固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、
前記プログラマブル領域の上に設けた第２の固定領域と、を備え、
前記第１の固定領域は、ベースセルを形成する、多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の相互接続層と、を備え、
前記プログラマブル領域内の相互接続層のうち少なくとも一層は、前記第２の相互接続層と接続し、前記ベースセルのすべてのトランジスタのノードへの電気的アクセスを提供し、
前記プログラマブル領域は、前記カスタマイズ可能なマスク層と接続して、前記ＩＣをカスタマイズする第３の相互接続層を備え、
前記第２の固定領域は、固定領域を複数とし、前記カスタムＩＣをカスタマイズする際に必要なマスクの数を削減することを特徴とする、カスタム集積回路（ＩＣ）。
【請求項１９】
カスタム集積回路（ＩＣ）を製作する方法であって、
カスタマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、前記第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を形成するステップと、
カスタマイズ可能なマスク層を備えるプログラマブル領域を前記第１の固定領域の上に製作するステップと、
第２の固定（非プログラマブル）領域を前記プログラマブル領域の上に製作するステップと、
前記プログラマブル領域内のカスタマイズ可能なマスク層のうち少なくとも１層を、前記第１の固定領域内の前記第２の相互接続層に電気的に接続するステップと、
前記ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、前記プログラマブル領域内の前記カスタマイズ可能なマスク層を介して、前記ＩＣをフルカスタマイズするステップと、を含む方法。
【請求項２０】
カスタム集積回路（ＩＣ）を製作する方法であって、
カスタムマイズ可能なマスク層を備えるプログラマブル領域を第１の固定領域の上に製作するステップと、
前記プログラマブル領域内のカスタマイズ可能なマスク層のうち少なくとも１層を、前記第１の固定領域内の第２の相互接続層に電気的に接続するステップと、
ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、前記プログラマブル領域内の前記カスタマイズ可能なマスク層を介して、前記ＩＣをフルカスタマイズするステップと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はカスタム半導体集積回路デバイスに関する。
【背景技術】
【０００２】
今日の複雑で高度に集積されたＡＳＩＣ（Application Specific Integrated Circuit）またはＳｏＣ（System On Chip）は、例えばＣＰＵ（central processing units）、メモリ、高速トランシーバ、他のフルカスタムまたはセミカスタム仕様の機能ブロック等、非常に多くの再利用可能なＩＰ（intellectual property、設計資産）を備えうる。これらのＩＰブロックは、例えば２層よりも多くの金属層およびビア層を含む可能性があるスタンダードセル技術またはゲートアレイ技術等のフルカスタム手法またはセミカスタム手法を用いて、それぞれ単独で設計および実装されうる。例えば、ＡＳＩＣ設計またはＳｏＣ設計において一般的に用いられる機能ブロックの１つとしてＲＡＭブロックが挙げられる。ＲＡＭブロックはフルカスタム設計でもよいし、メタルプログラマブル設計でもよく、３層以上の金属層およびビア層を含む可能性がある。また、ＡＳＩＣやＳｏＣが、設計の複雑度に応じて、５層より、または６層より多く、最大１０層の金属層を含みうることも今日では非常に一般的である。
【０００３】
高度に集積されたＡＳＩＣまたはＳｏＣを製造する際に通常用いられる周知の手法の１つとして、スタンダードセル技術が挙げられる。この技術においては、すべての層（活性層および相互接続層（interconnect layer)）が完全にカスタマイズ可能なため、高度な柔軟性を実現可能である。その結果、スタンダードセル方式では、多くの場合、最適なダイサイズ、最高性能、および最も容易なＩＰの集積化が達成可能である。しかしながら、スタンダードセル技術においては、シリコンウエハにパターンを投射して集積回路を作製する際、各層ごとに異なるマスクを用いる必要があり、今日の最先端ＩＣ製作プロセスノード（例えば、４５ｎｍ）においては、一マスクセットあたりのマスクの費用が１００万ドルを容易に超えてしまう場合がある。よって、時間およびコストの観点から、スタンダードセル技術は多くのＡＳＩＣまたはＳｏＣを実現するには不向きとなってきている。
【０００４】
スタンダードセル技術の欠点、特に、ＡＳＩＣまたはＳｏＣ製造に際してかかる高いマスク費用および長時間にわたる製造時間を克服するため、例えばゲートアレイ技術およびストラクチャードＡＳＩＣ技術等のメタルプログラマブル技術が提案されている。メタルプログラマブル技術においては、固定マスク層の一部が独立して設計されており、金属層またはビア層のみをカスタマイズしてＡＳＩＣまたはＳｏＣを作製すればよく、製造時間の短縮およびマスク費用の削減を実現可能であるという利点がある。メタルプログラマブル技術においては、多数のベースセルが非プログラマブル層（例えば、固定領域）に存在し、ベースセルのカスタマイズは金属層またはビア層によってのみ行えばよい。さらに、メタルプログラマブル技術を用いたＡＳＩＣまたはＳｏＣデバイスは、カスタマイズ不可の金属層をあらかじめ多層備えた多数のＩＰブロックを備えることができ、それらの金属層はＩＰブロック固有の固定的な（intrinsic）要素であるため、ＡＳＩＣまたはＳｏＣへ集積した際にも改変されることがない。
【０００５】
図１Ａは、従来のゲートアレイ技術を用いて集積回路１００を製造する際に用いられうる例示的な積層体（stack of layers）を示す図である。固定領域２００は、基板層２０１、拡散層２０２、およびゲート電極層２０３を備え、Ｐ型およびＮ型ＭＯＳトランジスタを形成することができる。固定領域２００の各層はカスタマイズ不可または改変不可としてもよい。よって、利用可能なトランジスタまたはベースセルをあらかじめ規定して、ウエハ上に前もって製作しておいてもよく、その後、プログラマブル領域２１０に存在する各層をカスタマイズすることにより、前記トランジスタまたはベースセルをカスタマイズまたはプログラミング可能としている。従来のゲートアレイ技術においては、集積回路１００を実装する際に固定領域２００の各層は共通となるため、結果として、スタンダードセル技術と比較して層数を削減することが可能である。
【０００６】
図１Ｂは、従来のゲートアレイ技術を用いた２入力ＮＡＮＤ回路の一例を示すレイアウト図である。最も一般的に用いられるゲートアレイベースセルは、２つのＰ型ＭＯＳトランジスタ２１と２つのＮ型ＭＯＳトランジスタ２２を含む。これらのトランジスタは、基板層２０１、拡散層２０２、およびゲート電極層２０３で形成することができるが、各層は図１Ａの固定領域２００の一部である。本図の設計では、プログラマブル領域２１０の一部であるコンタクト層２０５および金属層２１１を用いて、いくつかのＰ型ＭＯＳのノードとＮ型ＭＯＳのノードを接続し、ＮＡＮＤ機能回路を作製している。
【０００７】
メタルオンリープログラマブル技術により実現可能な利点を維持しつつ、ダイサイズの小型化および高性能化による潜在的な利点を実現するため、メタルプログラマブル技術においては多くの試みがなされてきた。特許文献１〜特許文献５には、ゲート密度（例えば、ダイサイズ）を向上させるためのさまざまなゲートアレイベースセル構造、およびベースセル中のさまざまなサイズのトランジスタが開示されている。特許文献６には、ゲート密度を高めるための２種類の異なるベースセル、およびスタンダードセル技術およびゲートアレイ技術におけるグローバル配線と製品化までに要する時間の問題（time to market problems）を改善するカスタマイズ化のための金属層のレベルの引き上げが開示されている。特許文献７〜特許文献１０には、ＦＰＧＡ（Field Programmable Gate Array）において一般的な、ルックアップテーブル（ＬＵＴ）ベースセルを有する単一ビア層によってカスタマイズ可能なメタルプログラマブル集積回路が開示されている。これらの開示によれば、結果として単一マスクによりプログラマブルなＩＣが製造可能であり、マスク費用を削減することができる。しかしながら、これらのデバイスは、従来のゲートアレイと比較して、例えばＬＵＴ等といったサイズがより大きいベースセルに依存しうる。加えて、スタンダードセル技術に相当する密度、電力、性能が得られるとは限らない。特許文献１１および特許文献１２には、マルチプレクサ、単純な組み合わせ論理回路、またはインバータ等を含む種々のベースセルにより、プログラマブルマスク層の層数を最小限に抑えることが開示されているが、これらのベースセルによっても、スタンダードセル技術と同等の密度、電力、性能は得られない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５,３４１,０４１号明細書
【特許文献２】米国特許第５,２８９,０２１号明細書
【特許文献３】米国特許第４,８１６,８８７号明細書
【特許文献４】米国特許第５,０３８,１９２号明細書
【特許文献５】米国特許第４,６６８,９７２号明細書
【特許文献６】米国特許第６,６１７,７６１号明細書
【特許文献７】米国特許第７,４６３,０６２号明細書
【特許文献８】米国特許第６,９８５,０１２号明細書
【特許文献９】米国特許第６,９３０,５１１号明細書
【特許文献１０】米国特許第６,１９４,９１２号明細書
【特許文献１１】米国特許第７,８７０,５１３号明細書
【特許文献１２】米国特許第４,９１０,４１７号明細書
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、ウエハ上に設けた、カスタマイズ不可のマスク層を備えた第１の固定（非プログラマブル）領域と、第１固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、を備えたカスタム集積回路（ＩＣ）を形成するためのシステムおよび方法を開示する。第１の固定領域は、ベースセルを形成する、多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の相互接続層とを備える。プログラマブル領域内のマスク層のうち少なくとも１層は、第２の相互接続層と接続することにより、ベースセルのすべてのトランジスタのノードへの電気的アクセスを提供する。プログラマブル領域は、カスタマイズ可能なマスク層と接続する第３の相互接続層を備えて、ＩＣをカスタマイズする。
【００１０】
本発明の第２の態様によれば、カスタム集積回路（ＩＣ）は、ウエハ上に設けた、カスタマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域と、第１の固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、プログラマブル領域の上に設けた第２の固定領域と、を備え、第１の固定領域は、ベースセルを形成する、多数のトランジスタと、第１相互接続層と、前記第１の相互接続層の上に設けた第２の相互接続層と、を備え、プログラマブル領域内のマスク層のうち少なくとも一層は、第２相互接続層と接続し、ベースセルのすべてのトランジスタのノードへの電気的アクセスを提供し、プログラマブル領域は、カスタマイズ可能なマスク層と接続してＩＣをカスタマイズする第３の相互接続層を備え、第２の固定領域は、固定領域を複数とし、カスタムＩＣをカスタマイズする際に必要なマスクの数を削減する。
【００１１】
本発明の第３の態様によれば、カスタム集積回路（ＩＣ）を製作する方法は、カスタマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の固定領域の上に製作するステップと、第２の固定（非プログラマブル）領域をプログラマブル領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するステップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズするステップと、を含む。
【００１２】
本発明の第４の態様によれば、カスタム集積回路（ＩＣ）を製作する方法は、カスタマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の固定領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するステップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズするステップと、を含む。
【００１３】
上記の各態様の実施にあたり、以下に挙げるもののうち１つ以上を含むことができる。本システムにおいては、単一の半導体集積回路デバイス上の多数の相互接続層とともに、一式のコンポーネントを設けることができ、各コンポーネントとして、プログラマブルセルアレイ、ＲＡＭ、ＲＯＭ、および／または他の諸機能（ＩＰ）を挙げることができ、それらはすべて、従来のゲートアレイにおけるカスタマイズ可能な層（例えば、コンタクト層、メタル１層、および相互接続層）よりも上位の相互接続層（例えば、ビア２層、メタル３層、およびその上の相互接続層）を介してカスタマイズ可能である。本システムによれば、複数の非プログラマブル層の領域を設けて、ＡＳＩＣまたはＳｏＣをカスタマイズする際に必要なマスクの数をさらに削減するものであってもよい。本システムによれば、プログラマブル層をより上位の相互接続層へ昇格する（promote）ことにより、ベースセルに含まれうる例えば拡散ノードやゲート電極といったトランジスタのすべてのノードへのアクセスが可能となる。よって、ＬＵＴ等のより大きいベースセルまたは他のストラクチャードＡＳＩＣベースセルを用いた他のメタルプログラマブル技術と比較して、より高い密度および性能が達成可能である。相互接続要求に基づいて所定のプログラマブル層および固定層が選択可能な可変領域を用いて、プログラマブル層をより上位層へ昇格することにより、スタンダードセル技術やゲートアレイ技術と比較した場合に、さらに上位階層でプログラム可能である性能（programmability）を実現することができる。
【発明の効果】
【００１４】
好適な各実施形態により可能となりうる利点として、以下の1つ以上の利点が挙げられる。本システムによれば、スタンダードセル技術における製品化までに要する時間、性能、および密度を維持しつつ、多くのＩＰと複数の固定的な（intrinsic）金属層を用いるＡＳＩＣまたはＳｏＣが要するマスク費用を削減することができる。これらの特徴は、メタルプログラマブル技術の利点を維持しつつ達成される。さらに、上位相互接続層および前記の各特徴点を利用することで、現在利用可能なＦＰＧＡと比較して、性能における利点と単価（unit cost）における利点のうち一方または両方を実現可能である。また、必要なマスクの数を削減することができるため、従来のゲートアレイ手法およびスタンダードセル手法よりも、生産設備コスト（tooling cost）の点で有利である。上位相互接続層および前記の特徴点を利用することで、スタンダードセル技術に相当するゲート密度および性能が得られるが、これは空トラック（empty tracks）および複数のトラックポート（multiple track ports）によりもたらされる高いルータビリティに起因するものである。
【００１５】
本発明の上記の各態様は、以下に示す好適な各実施形態を添付図面に照らして理解することにより、新規な特徴点等とともに、完全に明確になるであろう。しかしながら、各図面は単に説明を目的とするものであり、本発明はこれらに限定されない。
【図面の簡単な説明】
【００１６】
本発明の好ましい例示的な実施形態は、以下の図面に基づいて詳しく述べられる。
【図１Ａ】従来のゲートアレイ構造の一例を示す図である。
【図１Ｂ】従来のゲートアレイ構造の一例を示す図である。
【図２】本発明の一態様に係る、カスタム高集積回路（ＩＣ）の一例を示す図である
【図３】カスタムＩＣを製作する際に用いることのできる一般的な積層体を示す図である。
【図４】２つの固定領域間の間に挟まれたプログラマブル領域を形成する積層体の一例を示す図である。
【図５Ａ】相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
【図５Ｂ】相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
【図５Ｃ】相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
【図５Ｄ】相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
【図５Ｅ】相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
【図６Ａ】プログラマブル領域を有する集積回路の例示的なレイアウト図である。
【図６Ｂ】プログラマブル領域を有する集積回路の例示的なレイアウト図である。
【図６Ｃ】プログラマブル領域を有する集積回路の例示的なレイアウト図である。
【図７】集積回路の別の一例であって、多数のベースセルを有する集積回路を示すレイアウト図である。
【図８Ａ】種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
【図８Ｂ】種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
【図８Ｃ】種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
【図９】集積回路のさらに別の実施形態を示す図であり、集積回路は種々のプログラマブル領域を含み、種々のプログラマブル領域は１つ以上のプログラマブル層および１層以上の固定層またはそれらの任意の組み合わせを有する。
【発明を実施するための形態】
【００１７】
以下に、本発明の十分な理解のため、多くの具体的な詳細を記載する。しかしながら、これらの具体的詳細の一部またはすべてがない場合でも、本発明が実施可能なことは当業者とって明らかであろう。他の例においては、本発明を不必要に曖昧にすることにならぬよう、周知の工程動作は詳細に記載していない。
【００１８】
図２は、本発明の一態様に係るカスタム高集積回路（ＩＣ）１００の一例を示す図である。集積回路１００は、１つ以上の中央処理装置（ＣＰＵ）１０１を備え、前記ＣＰＵは、マイクロプロセッサ、マイクロコントローラ、状態機械、または他の適切な処理装置とすることができる。集積回路１００は、また、多数の出入力装置（Ｉ／Ｏ）１０２を備え、ＩＣ１００とシステム内の他の各ＩＣとの間でデータまたは信号を送受信することもできる。ＩＣ１００はまた、多数のメモリ１０３を備えていてもよく、メモリは、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、レジスタファイル、または他のタイプのメモリとすることができる。ＩＣ１００は、さらに、本発明を具現化する集積回路１０５を備えていてもよく、また、図２に示すように、ＩＣ１００をＣＰＵ１０１の一要素としてＣＰＵ１０１に含むこともできる。同様に、多数の集積回路１０５が、任意の機能回路ブロックまたはすべての機能回路ブロックに含まれていてもよい。さらに、図２に示す各機能回路ブロック（またはＩＰ）は、スタンダードセル技術、フルカスタム技術、またはメタルプログラマブル技術等のさまざまな技術を用いて実現可能であり、これらの機能回路ブロックは、各機能ブロックの一部でありカスタマイズ不可でありうる固定的な（intrinsic）相互接続層を含んでいてもよい。例えば、メモリ１０３のうちの１つを、フルカスタムメモリ（ＲＡＭ）としてもよく、メモリの一部でありカスタマイズ不可または改変不可とした多数のＣＭＯＳトランジスタおよび固定的な相互接続層で構成してもよい。メタル３層までの固定的な相互接続層を用いる多数の集積回路１０５およびメモリ１０３を含む集積回路１００が作製される場合、集積回路１０５において妥当なルータビリティおよびダイサイズを達成するには、５層以上の金属層およびそれらのビア層が必要となりうる。この例においては、メモリは既にメタル３層までを有しているため、追加の層が少なくとも２層必要となりうる。また、各メモリ間で信号接続を行うには、追加の相互接続金属層およびそれらのビア層が少なくとも２層必要となりうる。例えば、メタル３層までを固定的な階層とするメモリをまたいでの信号接続またはルーティングは、特に、メタル４層、ビア４層、およびメタル５層を利用することにより行うことができる。本例においては、従来のゲートアレイを用いてカスタマイズを行うには、５層すべての金属層およびそれらのビア層が必要となりうる。しかしながら、本発明の一実施形態によれば、カスタマイズを行うにあたり、３つの金属層およびそれらのビア層のみを必要とするため、マスク費用の削減および製造時間の短縮という利点が実現可能となる。
【００１９】
図３は、ＩＣ１００の製作にあたり用いることのできる一般的な積層体を示す図である。図３に示す一般的な積層体は、ＣＭＯＳ製造プロセスを余すところなく説明することを意図したものではないことは理解されよう。しかしながら、集積回路１０５を標準的なＣＭＯＳ製造プロセスによって製造してもよい。いくつかの実施形態を、ｎウェルとｐ基板を用いたＣＭＯＳプロセスとの関連において説明するが、当業者であればこの概念が、三重ウェルＣＭＯＳまたはＳＯＩ（Silicon-On-Insulator）等、ＣＭＯＳ技術のすべての変形例に適用可能であることは容易に理解されよう。
【００２０】
ここで、図３を参照すると、基板２０１、拡散層２０２、およびゲート電極層２０３を用いて多数のＰタイプおよびＮタイプのＭＯＳトランジスタが形成可能である。さらに、コンタクト層２０５、メタル１層２１１、ビア１層２１２、および追加の相互接続層を用いて、集積回路１００を作製可能である。今日のＣＭＯＳプロセス技術においては、一般に、１０層までの金属層およびビア層を用いてＩＣ１００を作製する。スタンダードセル技術においては、図３に示すすべての層がカスタマイズ可能であり、ＩＣ１００の各層ごとに固有のパターンを含みうるため、固有のマスクセットを要する。
【００２１】
メタルプログラマブル技術においては、２つの異なる領域が複数の相互接続層（例えば、金属層およびビア層）を含みうる。領域のうちの１つは、固定（非プログラマブル）領域であってもよく、この領域内の各マスク層は固定されておりカスタマイズ不可でありうる。一方、第２の領域は、プログラマブル領域であってもよく、この領域内の各マスク層はカスタマイズ可能であり、特定の設計を有する集積回路の作製が可能となる。
【００２２】
図４に示すように、好適な実施形態によれば、プログラマブル領域内のマスク層のみを用いてトランジスタレベルでのカスタマイズを実現しつつも、プログラマブル領域に含まれるマスクの数を削減することが可能となる。固定領域の上に設けた可変プログラマブル領域を用いることにより、固定的な相互接続層を有しうる多数の機能ブロックまたは設計資産（ＩＰ）を有する集積回路を柔軟に実装することが可能となる。図４のシステムにおいては、プログラマブル領域の上に存在する相互接続層を固定する（別の固定領域）ことにより、存在するカスタマイズ層の数を削減しているが、別の固定領域は、配電および接地配線ネットワーク、クロックネットワーク、および、例えばシステムリセット、テストモード、テストイネーブル等のグローバル信号ネットワークに利用可能な追加のマスク層を含んでいてもよい。
【００２３】
図４は、本発明の種々の実施形態に係る集積回路１００を製造する際に用いる積層体の一例を示す図である。図４の各実施形態においては、固定領域３００内の層数を増加させ、プログラマブル層をより上位の相互接続層であるプログラマブル領域３１０へ移動可能としている。よって、ＩＣ１００を新たに作製するにあたり必要なマスク数を削減することができる。ＩＣ１００は、前述の、メタル３層までが固定的な相互接続層であるメモリ（ＲＡＭ）の例のように、カスタマイズ不可である固定的な相互接続層を有する多数の集積回路１０５および機能ブロックを含んでいてもよい。
【００２４】
図４の例において、固定領域３００は、従来のゲートアレイ技術の場合を示す図１Ａの固定領域２００に加え、コンタクト層２０５、メタル１層２１１、ビア１層２１２、メタル２層２２１を含む。種々の実施形態においては、特定の設計に応じて後から仕様・設定変更するため、メタル２層２２１までは前もって製作したＩＣ１００のウエハを保持することにより、固定層の数を増加しカスタマイズ可能な層の数を削減して、生産設備コストの削減および製造時間の短縮が可能となる。
【００２５】
図４において、ＩＣ１００は、プログラマブル領域３１０の上に追加の固定領域３２０を備えることもでき、プログラマブル層の層数をさらに削減してもよい。追加の固定領域３２０は、ビア５層２５２、メタル６層２６１、および追加の相互接続層２７０を含んでいてもよく、固定領域３２０は、配電ネットワーク、クロックネットワーク、および、システムリセット、テストモード、テストイネーブル等のグローバル信号ネットワークに利用されうる。
【００２６】
図５Ａ〜図５Ｅは、プログラマブル領域３１０内の１層以上を用いて集積回路１０５を作製する、種々の好適な実施形態を示す図である。回路１０５では、固定領域３００内の層をあらかじめ決定および製作することもでき、それにより、マスク費用を削減し製造時間を短縮してもよい。
【００２７】
図５Ａは、例示的なベースセル４００を用いた一実施形態の回路図であり、ベースセルは、本例では、４つのＭＯＳトランジスタを含む。その他の実施形態では、ベースセルは、６つ以上のＭＯＳトランジスタを含んでもよい。ベースセルは、２つのＰ型ＭＯＳトランジスタおよび２つのＮ型ＭＯＳトランジスタを有する。ＭＰＬおよびＭＰＲはＰ型トランジスタであり、左のＰ型トランジスタＭＰＬおよび右のＰ型トランジスタＭＰＲは共通のドレインノードＰＭを有し、互いに接続している。左のＰ型トランジスタＭＰＬのソースノードをＰＬと表記し、右のＰ型トランジスタＭＰＲのソースノードをＰＲと表記する。同様に、ＭＮＬおよびＭＮＲはＮ型ＭＯＳトランジスタであり、左のＮ型トランジスタＭＮＬおよび右のＮ型トランジスタＭＮＲは共通のドレインノードＮＭを有する。左のＮ型トランジスタＭＮＬのソースノードをＮＬと表記し、右のＮ型トランジスタＭＮＲのソースノードをＮＲと表記する。Ｐ型トランジスタのボディノードであるＰＢおよびＮ型トランジスタのボディノードであるＮＢも図示されている。ボディノード、ソースノード、ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタル２層）へ昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム可能である。
【００２８】
図５Ｂは、図５Ａの回路図と等価のベースセル４００の例示的なレイアウト図である。ＭＰＬトランジスタおよびＭＮＬトランジスタの各ゲートは、ＧＬと表記されたゲート電極と接続される。同様に、ＭＰＲトランジスタおよびＭＮＲトランジスタの各ゲートは、ＧＲと表記されたゲート電極と接続される。図５Ｂにおいてもまた、ボディノード、ソースノード、ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタル２層）へ昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム可能である。
【００２９】
図５Ｃは、図５Ｂに図示したベースセル４００の例示的なレイアウト図であり、固定領域３００の一部でありうるコンタクト層２０５およびメタル１層２１１をさらに示す図である。従来のスタンダードセル技術およびゲートアレイ技術においては、コンタクト層２０５およびメタル１層２１１を用いて、トランジスタのさまざまなノードへの接続を行い、図１Ａ〜１Ｂに示す所定の各機能を創出する。図５Ｃの実施形態においては、コンタクト層２０５およびメタル１層２１１は、主に、すべてのトランジスタのノードに上層のメタル２層２２１への伝導経路を提供するのに用いられる。
【００３０】
種々の実施形態において、ゲートノード用および拡散ノード用のメタル１配線は、おもに、ゲート電極方向（Ｙ方向）と同方向（平行）に配置されることが多い。本図においては、ゲート電極層２０３はおもに垂直方向に延びており、ボディノード以外のすべてのトランジスタのノード用のメタル１配線は垂直方向を向いていてもよい。本発明のさらに別の実施形態においては、電源ノード（ＶＣＣ）用のメタル１配線は、ゲート電極方向に直交していてもよく、Ｐ型トランジスタのボディノードへ接続する。接地ノード（ＶＳＳ）用のメタル１配線もまた、ゲート電極方向に直交していてもよく、Ｎ型トランジスタのボディノードへ接続する。
【００３１】
図５Ｄは、図５Ｃに図示されるベースセル４００の例示的なレイアウト図であり、固定領域３００内のビア１層２１２およびメタル２層２２１をさらに示す図である。メタル２配線は、電源（ＶＣＣ）配線および接地（ＶＳＳ）配線を除いて、メタル１層と直交していてもよい。一実装形態においては、電源（ＶＣＣ）配線および接地（ＶＳＳ）メタル２配線をメタル１配線の上部に配置してビア１層２１２と接続し、通電容量を増加させる一方、ベースセル４００をカスタマイズする際に、電源および接地接続の簡素化が容易になり、プログラマブル領域３１０を用いてさまざまな機能性を有するセルを作製する。
【００３２】
本発明のさらに別の実施形態では、ベースセル４００に含まれる多数のメタル２層２２１の配線は、どのトランジスタのノードとも接続していなくてもよく、上位層との信号接続用のフィードスルーとして用いられてもよい。図５Ｄにおいて、メタル２配線４１１、４１２、および４１３はフィードスルー配線であり、上位の相互接続層においてさまざまなセル機能を実現しうるものであり、１つのベースセルから別の１つ以上のベースセルへの水平方向の信号接続を促進しうる。図５Ｄに示すように、図５Ａに示したすべてのトランジスタのノードはメタル２層２２１へ昇格（promoted）し（すなわち利用可能または電気的にアクセス可能となり）、プログラマブル領域３１０内の層を用いて、異なる機能性を有するセルを作製する際に用いることができる。
【００３３】
図５Ｅは、図５Ｄのレイアウト図を簡略化した図であり、図５Ａに示すすべてのトランジスタのノードから昇格した対応ノードを有するメタル２層のみを図示している。図５Ｅは、メタル３層２３１およびメタル５層２５１により使用されうる垂直トラック４２０、およびメタル４層２４１およびメタル６層２６１により使用されうる水平トラック４３０も図示しており、各トラックのピッチは、金属およびビアの間隔および幅の製造用設計規則に基づいて、対応する各層の最小金属ピッチとすることができる。
【００３４】
一実施形態によると、メタル２層２２１は好適な水平方向を有し、メタル３層２３１はそのメタル２層２２１の好適な方向に直交する好適な垂直方向を有しうる。同様に、メタル４層２４１は好適な水平方向を有し、メタル５層２５１はそのメタル４層２４１の好適な方向に直交し、かつメタル２層２２１の好適な方向と同じである好適な垂直方向を有しうる。
【００３５】
別の実施形態によると、メタル２配線の形状および長さは、メタル２配線４１１および４１２として図示されるように、おのおの異なっていてもよい。メタル２配線は、他層（例えばメタル３層、メタル５層）からの垂直配線により使用されうる、２本以上の垂直ルーティングトラック上にまたがっており、さまざまな機能回路を作製する際のレイアウトを単純化し、１つ以上の（例えば、その層の金属配線のない）空トラックを実現してゲート利用密度を高める。
【００３６】
本発明のさらに別の実施形態によると、電源ＶＣＣ用および接地ＶＳＳ用メタル２配線は、ベースセル４００の他のメタル２配線と、同じまたは異なる幅を有していてもよいし、他のメタル２配線と、同じまたは異なる間隔（ピッチ）を有していてもよい。本実施形態により可能となりうる利点としては、電源および接地配線ネットワークを設計する際の柔軟性を促進できる点、プログラマブル領域３１０を用いて電源接続の頻度を減らし、より望ましいルータビリティおよびゲート利用が実現可能という点が挙げられる。
【００３７】
本発明のさらなる実施形態によると、ベースセル４００は、プログラマブル領域３１０の層のみを利用して、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ回路、ラッチ回路、マルチプレクサ回路、および他の機能回路等、多様な機能を果たすよう形成されてもよい。
【００３８】
図６Ａは、本発明のある特定の実施形態による２入力ＮＡＮＤ回路の例示的なレイアウト図であり、１つのベースセル４００は、プログラマブル領域３１０のビア２層２２２およびメタル３層２３１のみを用いてＮＡＮＤ機能回路を作製している。ベースセル４００のメタル２配線は、２つ以上の垂直トラック上にまたがっており、従来のゲートアレイと比較して、より単純にトランジスタのノードの接続を実現できるよう配列されていてもよい。その場合、占有される垂直金属トラックの数が減少する可能性があり、集積回路１００の作製に利用可能な１つ以上の（同層金属配線のない）空垂直トラックが実現されうる。
【００３９】
図６Ａの例を参照すると、ＮＡＮＤ機能を作製するにあたり４本のうち３本のメタル３垂直トラックのみが利用されうる。よって、このデバイスでは、１本の（メタル３配線なしの）空メタル３垂直トラック５１０が集積回路１００を構成する際に利用可能となりうる。この可能となりうる利点は、図６Ｂに図示されよう。図６Ｂでは２つの異なる２つの入力ＮＡＮＤ回路が隣り合って設置されている。本例では、図６Ａでは垂直トラック５１０である垂直トラック５２０にはメタル３配線がなく、集積回路１００を構成する際の信号接続に利用可能である。
【００４０】
ここで図６Ａを参照すると、いくつかの実施形態に係る、別の図示される利点は、Ａ２ポート５０１用およびＺＮポート５０３用のメタル３配線は、ポートの垂直方向において（アクセス可能な）他のメタル３配線とは関係がないことである。よって、メタル３層を用いたこれらのポートへの接続可能性を実現し、集積回路１００を実装する際、ルータビリティおよびゲート利用密度を高めることが可能となりうる。図６Ａの実施形態の他の利点は、メタル３ポートＡ１、メタル３ポートＡ２、およびメタル３ポートＡ３は、多数の水平トラック上にまたがるため、信号接続を向上可能なことである。なぜなら、自動的信号ルータは、集積回路１００を構成する際、複数の金属層およびビア層を用いて、ジョグまたは方向転換なしに、信号接続にとって最適な水平ルーティングトラックを選択することができるからである。例えば、ＺＮポート５０３は１０本の水平ルーティングトラック上にまたがっており、自動信号ルータは、その中から最短かつ直線的な信号接続（例えばメタル４層）を、複数の金属層およびビア層を用いて、ジョグまたは方向転換なしで、選択しうる。
【００４１】
図６Ｃは、３つのベースセル４００を用いて、インバータに接続されている４入力ＮＡＮＤにより作製可能な４入力ＡＮＤ回路を示すレイアウト図であり、後工程に利用可能な１本以上の空メタル３垂直トラックが存在しうることをさらに示している。垂直トラック５２１、５２２、および５２３は空でありメタル３配線を有していない。よって集積回路１００に実装した際の信号接続を高めることが可能となる。本発明の各実施形態によると、２つ以上のベースセル４００により実装可能な機能回路は、２本以上の空のメタル３垂直トラックを有する可能性があるため、より望ましいルータビリティおよびゲート利用が実現可能となる。
【００４２】
図７は、多数のベースセル４００を有する別の例示的集積回路１０５を示す図である。例示的なＩＣは、図５Ｅに示されるようなメタル２層のみを有する２×４配列のベースセル４００を含む。一実施形態によると、多数のベースセル４００は、電源（ＶＣＣ）バスまたは接地（ＶＳＳ）バスを共有するために、行方向に配列されていてもよく、それらは交互にＸ軸に対して対称（例えば、Ｘ軸に対して線対称）であってもよい。具体的な実施形態ではベースセル４００は行方向に配列されうるが、他の実施形態ではベースセル４００は列方向に配列されていてもよい。
【００４３】
本発明の他の実施形態は、機能ブロックをさらに容易にレイアウトするために１つ以上の異なるタイプのベースセル４００を有していてもよい。図８Ａおよび８Ｂは、図５Ｃに示された同じベースセル４００を有しつつ、異なるメタル２配線パターンを有しうる例示的ベースセルを示す図である。
【００４４】
例えば、図８Ａは、図５Ｅと同様のメタル２パターンを有する、第１タイプ（タイプＡ）のベースセル４００であってもよい。図８Ｂは、図５Ｅとは異なるメタル２パターンを有する、第２タイプ（タイプＢ）のベースセル４００であってもよく、１つ以上の異なるメタル２パターンが存在しうる。図８Ｂはそのような例で、第２タイプのベースセル４００は、１本のメタル２配線７０２を含み、それは図８Ａのメタル２配線７０１とは異なるものであってもよい。
【００４５】
図８Ｃは集積回路１０５の別の実施形態の図であり、集積回路１０５は、多数の第１タイプおよび第２タイプのベースセル４００を含む。本図において、両方のタイプのベースセル４００の２×４配列が含まれる。本実施形態においては、より長尺なメタル２配線７０３が実現可能であるという利点が得られるため、大規模なセル機能を作製する際により容易にレイアウトすることができ、接続可能なベースセル４００を多く含むことができる。
【００４６】
図９は、さらに別の実施形態を示す図であり、この実施形態では、集積回路１００は１層以上のプログラマブル層および１層以上の固定層またはそれらの任意の組み合わせを有する可変プログラマブル領域８９０を含む。固定領域８００はすでに記載した構成と同様であってよいし、プログラマブル領域８１０を用いた集積回路１０５の作製に供するものであってもよい。しかしながら、種々の固定的な金属層を含む多数の機能ブロックを有する集積回路１００を作製するためには、追加の相互接続層が必要となる場合もありうる。したがって、図９の実施形態においては、集積回路１０５の作製にあたり、より層数の多い固定領域８００およびプログラマブル領域８１０を用いてもよい。また、集積回路１００の相互接続要求に基づき追加のプログラマブル層および固定層を加えてもよく、プログラマブル相互接続層の層数をさらに最小限に削減してもよい。
【００４７】
当業者には、上記の記載は例示に過ぎず、いかなる場合も限定を意図したものではないことが理解されよう。開示した範囲内の内容を精査すれば、本発明のその他の実施形態も、当業者には容易に自明となるであろう。
【００４８】
以上、好適な実施形態を種々の変形例や変更例とともに参照して、本発明の具体的な利点について詳細に説明したが、本発明のより広範な局面において、さらなる実施形態、変更、および変形が可能であり、それらはすべて以下に記載の請求の範囲に示す本発明の精神および範囲により規定される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【国際調査報告】
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