(57)【要約】  本発明は高性能マルチレイヤセラミックコンデンサの製造方法に関し、ａ）第１，第２端部を有する基板を供給する工程、ｂ）厚膜／薄膜堆積法で基板に下部電極層を堆積して、トレンチを下部電極層と第２端部の間に隣接して提供する工程、ｄ）厚膜／薄膜堆積法で電極層に高誘電率誘電体セラミック層を堆積する工程、ｆ）薄膜堆積法で高誘電率誘電体セラミック層に、窒化シリコン、二酸化ケイ素及び／又は酸化アルミニウムを含む低誘電率誘電体層を堆積する工程、ｈ）厚膜／薄膜堆積法で低誘電率誘電体層に他の電極層を堆積する工程、ｊ）工程ｆ），ｈ）による各層を通るトレンチを切断するためにコンデンサをエッチングしてトレンチを第２端部から離間配置する工程、ｍ）基板の延びる方向に垂直なトレンチの延伸部を通る両端サイドにおいてコンデンサを切断する工程、ｎ）厚膜堆積法でコンデンサの切断された両サイドをメタライズする工程を含む。【選択図】図４
2014504800.tif 000002
【特許請求の範囲】
【請求項１】
ａ）第１端部と、前記第１端部の反対側に位置する第２端部とを有する基板を供給する工程と、
ｂ）厚膜及び／又は薄膜堆積法を用いて、前記基板上に、下部電極層を堆積して、前記電極層を前記基板の前記第１端部から前記第２端部に向かって全面に広げ、前記下部電極層を含まないトレンチを、前記堆積された下部電極層と前記基板の前記第２端部との間に隣接して提供する、工程と、
ｄ）厚膜及び／又は薄膜堆積法を用いて、前記電極層上に、高誘電率誘電体セラミック層を堆積して、前記高誘電率誘電体セラミック層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｆ）薄膜堆積法を用いて、前記高誘電率誘電体セラミック層上に、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む低誘電率誘電体層を堆積して、前記低誘電率誘電体層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｈ）厚膜及び／又は薄膜堆積法を用いて、前記低誘電率誘電体層上に、他の電極層を堆積して、前記他の電極層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｊ）工程ｆ）及びｈ）において堆積された、前記他の電極層と前記低誘電率誘電体層とを通るトレンチを切断するためにコンデンサをエッチングして、前記トレンチを、前記基板の前記第２端部から離間して配置する、工程と、
ｍ）前記基板の延びる方向に垂直な、前記トレンチの延伸部を通る両端サイドにおいて前記コンデンサを切断する工程と、
ｎ）厚膜堆積法を用いて、前記コンデンサにおける切断された両サイドをメタライズする工程と、
を含む、高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項２】
ｋ）工程ｄ）からｈ）を繰り返し、その後、繰り返された工程ｆ）において堆積された前記他の電極層と、繰り返された工程ｈ）において堆積された前記低誘電率誘電体層とを通るトレンチを切断するために前記コンデンサをエッチングして、前記トレンチを、前記基板の前記第２端部から離間して配置する、工程、
をさらに含む、請求項１に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項３】
工程ｄ）からｋ）を繰り返す工程をさらに含む、請求項２に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項４】
ｃ）前記下部電極層を、好ましくは真空環境内及び／又は減圧環境内で、熱処理する工程と、
ｅ）前記高誘電率誘電体セラミック層を、第１温度、好ましくは真空環境内及び／又は減圧環境内で、熱処理し、より好ましくは、その後、前記高誘電率誘電体セラミック層を、酸化雰囲気において、前記第１温度よりも低い第２温度で、熱処理する、工程と、
ｇ）前記コンデンサを冷却する工程、及び／又は、
ｉ）前記他の電極層を、好ましくは真空環境内及び／又は減圧環境内で、熱処理する工程と、
をさらに含む、請求項１から３の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項５】
工程ｄ）及びｆ）において堆積される前記誘電体層は、前記低誘電率誘電体層の厚みが、前記高誘電率誘電体セラミック層の厚みの５％以下になるように、堆積される、
請求項１から４の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項６】
前記厚膜堆積法は、スクリーン印刷処理及び／又はテープ成形処理を含む、請求項１から５の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項７】
前記薄膜堆積法は、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、エレクトログラフティング、電気メッキ法、及び／又は、無電解メッキ法、を含む、請求項１から６の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項８】
前記基板は、金属、セラミック、及び／又はガラス、好ましくは、アルミナ、ムライト、クォーツ、シリコン、耐熱金属箔、最も好ましくは、ニッケル又はニッケル合金、を含む、請求項１から７の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項９】
前記電極層は、ニッケル、銅、プラチナ、イリジウム、ロジウム、パラジウム、及び／又は、パラジウム及び／又は銀の合金、を含む、請求項１から８の何れか１項に記載の高性能マルチレイヤセラミックコンデンサの製造方法。
【請求項１０】
第１端部と、前記第１端部の反対側に位置する第２端部とを有する基板と、
前記基板上に堆積される下部電極層であって、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、該下部電極層を含まないトレンチが、前記堆積された下部電極層と前記基板の前記第２端部との間に隣接して提供される、前記下部電極と、
前記電極層上に堆積される高誘電率誘電体セラミック層であって、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記高誘電率誘電体セラミック層と、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む低誘電率誘電体層であって、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、該低誘電率誘電体層を含まないトレンチが、前記堆積された低誘電率誘電体層と前記基板の前記第１端部との間に隣接して提供される、前記低誘電率誘電体層と、
前記低誘電率誘電体層上に堆積される他の電極層であって、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、該他の電極層を含まないトレンチが、前記堆積された他の電極層と前記基板の前記第１端部との間に隣接して提供される、前記他の電極層と、
前記基板の第１端部において前記基板の延びる方向に垂直に配置され、前記下部電極層に電気的に接続される、第１メタライズ電極と、
前記基板の第２端部において前記基板の延びる方向に垂直に配置され、前記他の電極層に電気的に接続される、第２メタライズ電極と、
を備える、高性能マルチレイヤセラミックコンデンサ。
【請求項１１】
前記他の電極層上に堆積される第１高誘電率誘電体セラミック層であって、前記高誘電率誘電体セラミック層が、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記第１高誘電率誘電体セラミック層、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む第１低誘電率誘電体層であって、前記低誘電率誘電体層が、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、前記第１低誘電率誘電体層を含まないトレンチが、前記堆積された第１低誘電率誘電体層と前記基板の前記第２端部との間に隣接して提供される、前記第１低誘電率誘電体層、及び、
前記低誘電率誘電体層上に堆積される第１電極層であって、前記他の電極層が、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、前記第１電極層を含まないトレンチが、前記堆積された第１電極層と前記基板の前記第２端部との間に隣接して提供される、前記第１電極層、
を組み合わせた第１層と、
前記第１電極層上に堆積される第２高誘電率誘電体セラミック層であって、前記高誘電率誘電体セラミック層が、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記第２高誘電率誘電体セラミック層、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む第２低誘電率誘電体層であって、前記低誘電率誘電体層が、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、前記第２低誘電率誘電体層を含まないトレンチが、前記堆積された第２低誘電率誘電体層と前記基板の前記第１端部との間に隣接して提供される、前記第２低誘電率誘電体層、及び、
前記低誘電率誘電体層上に堆積される第２電極層であって、前記他の電極層が、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、前記第２電極層を含まないトレンチが、前記堆積された第２電極層と前記基板の前記第１端部との間に隣接して提供される、前記第２電極層、
を組み合わせた第２層と、をさらに備え、これにより、
前記第１メタライズ電極が、前記基板の前記第２端部に隣接するトレンチを含む全ての電極層に隣接して電気的に接続して配置され、
前記第２メタライズ電極が、前記基板の前記第１端部に隣接するトレンチを含む全ての電極層に隣接して電気的に接続して配置される、
請求項１０に記載の高性能マルチレイヤセラミックコンデンサ。
【請求項１２】
それぞれが互いに頂上に配置される、複数の第１及び第２層セットを含む、請求項１１に記載の高性能マルチレイヤセラミックコンデンサ。
【請求項１３】
前記低誘電率誘電体層の厚みが、前記高誘電率誘電体層の厚みの５％以下である、請求項１０から１２の何れか１項に記載の高性能マルチレイヤセラミックコンデンサ。
【請求項１４】
前記低誘電率誘電体層は、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、エレクトログラフティング、電気メッキ法、及び／又は、無電解メッキ法により堆積される、請求項１０から１３の何れか１項に記載の高性能マルチレイヤセラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気エネルギーの蓄積の分野に関し、特に、高比誘電率及び高耐電圧を有するマルチセラミックコンデンサに関する。
【背景技術】
【０００２】
１９６５年、インテル社（Intel）の設立者の一人であるゴードン・ムーア（Gordon  Moore）は、後に「ムーアの法則（Moore's  Law）」として知られるようになる説を初めて記した。しばしば誤って引用されており、実際には、Dr.  Mooreは、G.  E.  Moore  in  Electronics  38(8),  4  (1965)  に記載されているように、部品あたりのコストが最小になるような複雑さは、毎年およそ２倍の速度で増大してきたことに注目し、短期的には、この増加率が現状を維持することは確実であると仮定した。ムーアの法則は、ほぼ半世紀にわたって半導体が進歩する速度のペースとなり、専門家が集積回路（ICs）の将来を述べるときに頻繁に言及した、「より小さく、より速く、より明るく、より安く」がスローガンとして掲げられた。
【０００３】
しかしながら、集積回路は、部品サイズが実質的に縮小された電子部品だけではなく、他の例としては、プリント回路基板上に互いに近接して設けられる、必須のマルチレイヤセラミックコンデンサ（ＭＬＣＣ）がある。実際には、ＭＬＣＣの容量及び容積効率の速度は、M.  Randall,  D.  Skamser,  T.  Kinard,  J.  Qazi,  A.  Tajuddin,  S.  Trolier-McKinstry,  C.  Randall,  S.  W.  Ko,  and  T.  Dechakupt  in  CARTS  2007  Symposium  Proceedings,  Albuquerque,  NM,  pp.  403-415,  March  2007  に記載されているように、ムーアの法則を超えて、１９９４年から増加し、１３か月から１４か月ごとに倍になっている。しかし、ムーアの法則では、ＩＣ性能は１８か月ごとに倍になっている。これらの急速な進歩は、永久には続かないだろう。
【０００４】
ペースを維持するために、活性層数及び比誘電率を増加させなければならない一方で、絶縁体及び金属電極の厚みを減少させなければならない。これはジレンマとなる。すなわち、今日のＭＬＣＣのほとんどの製造に用いられるテープ成形では十分に小さい層厚を得られない一方、ゾル−ゲル堆積、化学気相成長（ＣＶＤ）及び物理気相成長（ＰＶＤ）のような薄膜技術は高価過ぎて、２０００に達する活性層数の製造に用いられない。明らかなことは、明日のＭＬＣＣが、「より小さく、より速く、より明るく、より安い」将来のエレクトロニクスにおいて必要とされる小型化の進歩を達成するためには、革新的な新たなプロセス技術及び／又は新たな材料が必要なことである。
【０００５】
コンデンサ誘電体層の厚みが減少することにより提起される他の問題は、漏電及び／又は絶縁破壊が増加することである。後者は、サイクル寿命の問題も引き起こす。典型的には、これらの電気的な完全性（integrity）を維持するためには、セラミックコンデンサは、絶縁破壊に要求される電界の１０％よりも大きい電圧を受けるべきではない。しかし一般的には、ゾル−ゲル堆積、ＣＶＤ又はＰＶＤで堆積される高品質膜は、通常、膜厚と絶縁耐力（dielectric  strengths）との間で逆関係を示し、これによりある膜厚に抑制される。厚膜技術で堆積される膜は、通常、信頼性を目的とするコンデンサの厚み全体で４グレイン（grain）の最小値を要する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、商業的に許容し得るコストで高性能ＭＬＣＣを製造することを可能にする製造方法を提供することである。さらに、ここに示される技術により、コンデンサを、小さな大きさで、比較的多くの容量の電気エネルギーを蓄積できるように形成することである。
【課題を解決するための手段】
【０００７】
この目的は、独立請求項により達成される。有利な実施形態は、従属請求項に詳述される。
【０００８】
特に、上記目的は、高性能マルチレイヤセラミックコンデンサの製造方法により達成される。高性能マルチレイヤセラミックコンデンサの製造方法は、
ａ）第１端部と、前記第１端部の反対側に位置する第２端部とを有する基板を供給する工程と、
ｂ）厚膜及び／又は薄膜堆積法を用いて、前記基板上に、下部電極層を堆積して、前記電極層を前記基板の前記第１端部から前記第２端部に向かって全面に広げ、前記下部電極層を含まないトレンチを、前記堆積された下部電極層と前記基板の前記第２端部との間に隣接して提供する、工程と、
ｄ）厚膜及び／又は薄膜堆積法を用いて、前記電極層上に、高誘電率誘電体セラミック層を堆積して、前記高誘電率誘電体セラミック層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｆ）薄膜堆積法を用いて、前記高誘電率誘電体セラミック層上に、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む低誘電率誘電体層を堆積して、前記低誘電率誘電体層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｈ）厚膜及び／又は薄膜堆積法を用いて、前記低誘電率誘電体層上に、他の電極層を堆積して、前記他の電極層を、前記基板の前記第１端部及び前記第２端部へ全面に広げる、工程と、
ｊ）工程ｆ）及びｈ）において堆積された、前記他の電極層と前記低誘電率誘電体層とを通るトレンチを切断するためにコンデンサをエッチングして、前記トレンチを、前記基板の前記第２端部から離間して配置する、工程と、
ｍ）前記基板の延びる方向に垂直な、前記トレンチの延伸部を通る両端サイドにおいて前記コンデンサを切断する工程と、
ｎ）厚膜堆積法を用いて、前記コンデンサにおける切断された両サイドをメタライズする工程と、
を含む。
【０００９】
本発明の他の好ましい実施形態によれば、上記方法は、さらに、
ｋ）工程ｄ）からｈ）を繰り返し、その後、繰り返された工程ｆ）において堆積された前記他の電極層と、繰り返された工程ｈ）において堆積された前記低誘電率誘電体層とを通るトレンチを切断するために前記コンデンサをエッチングして、前記トレンチを、前記基板の前記第２端部から離間して配置する、工程、
を含む。
【００１０】
本発明の他の好ましい実施形態によれば、上記方法は、さらに、
工程ｄ）からｋ）を繰り返す工程を含む。
【００１１】
本発明の他の好ましい実施形態によれば、上記方法は、さらに、
ｃ）前記下部電極層を、好ましくは真空環境内及び／又は減圧環境内で、熱処理する工程と、
ｅ）前記高誘電率誘電体セラミック層を、第１温度、好ましくは真空環境内及び／又は減圧環境内で、熱処理し、より好ましくは、その後、前記高誘電率誘電体セラミック層を、酸化雰囲気において、前記第１温度よりも低い第２温度で、熱処理する、工程と、
ｇ）前記コンデンサを冷却する工程、及び／又は、
ｉ）前記他の電極層を、好ましくは真空環境内及び／又は減圧環境内で、熱処理する工程と、
を含む。
【００１２】
本発明の他の好ましい実施形態によれば、工程ｄ）及びｆ）において堆積される前記誘電体層は、前記低誘電率誘電体層の厚みが、前記高誘電率誘電体セラミック層の厚みの５％以下になるように、堆積される。
【００１３】
本発明の他の好ましい実施形態によれば、前記厚膜堆積法は、スクリーン印刷処理及び／又はテープ成形処理を含む。
【００１４】
本発明の他の好ましい実施形態によれば、前記薄膜堆積法は、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、エレクトログラフティング、電気メッキ法、及び／又は、無電解メッキ法を含む。
【００１５】
本発明の他の好ましい実施形態によれば、前記基板は、金属、セラミック、及び／又はガラス、好ましくは、アルミナ、ムライト、クォーツ、シリコン、耐熱金属箔、最も好ましくは、ニッケル又はニッケル合金を含む。
【００１６】
本発明の他の好ましい実施形態によれば、前記電極層は、ニッケル、銅、プラチナ、イリジウム、ロジウム、パラジウム、及び／又は、パラジウム及び／又は銀の合金を含む。
【００１７】
本発明の目的はさらに、高性能マルチレイヤセラミックコンデンサにより達成され、高性能マルチレイヤセラミックコンデンサは、
第１端部と、前記第１端部の反対側に位置する第２端部とを有する基板と、
前記基板上に堆積される下部電極層であって、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、該下部電極層を含まないトレンチが、前記堆積された下部電極層と前記基板の前記第２端部との間に隣接して提供される、前記下部電極と、
前記電極層上に堆積される高誘電率誘電体セラミック層であって、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記高誘電率誘電体セラミック層と、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む低誘電率誘電体層であって、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、該低誘電率誘電体層を含まないトレンチが、前記堆積された低誘電率誘電体層と前記基板の前記第１端部との間に隣接して提供される、前記低誘電率誘電体層と、
前記低誘電率誘電体層上に堆積される他の電極層であって、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、該他の電極層を含まないトレンチが、前記堆積された他の電極層と前記基板の前記第１端部との間に隣接して提供される、前記他の電極層と、
前記基板の第１端部において前記基板の延びる方向に垂直に配置され、前記下部電極層に電気的に接続される、第１メタライズ電極と、
前記基板の第２端部において前記基板の延びる方向に垂直に配置され、前記他の電極層に電気的に接続される、第２メタライズ電極と、
を備える。
【００１８】
本発明の他の好ましい実施形態によれば、高性能マルチレイヤセラミックコンデンサはさらに、
前記他の電極層上に堆積される第１高誘電率誘電体セラミック層であって、前記高誘電率誘電体セラミック層が、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記第１高誘電率誘電体セラミック層、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む第１低誘電率誘電体層であって、前記低誘電率誘電体層が、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、前記第１低誘電率誘電体層を含まないトレンチが、前記堆積された第１低誘電率誘電体層と前記基板の前記第２端部との間に隣接して提供される、前記第１低誘電率誘電体層、及び、
前記低誘電率誘電体層上に堆積される第１電極層であって、前記他の電極層が、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、前記第１電極層を含まないトレンチが、前記堆積された第１電極層と前記基板の前記第２端部との間に隣接して提供される、前記第１電極層、
を組み合わせた第１層と、
前記第１電極層上に堆積される第２高誘電率誘電体セラミック層であって、前記高誘電率誘電体セラミック層が、前記基板の前記第１端部及び前記第２端部へ全面に広がる、前記第２高誘電率誘電体セラミック層、
前記高誘電率誘電体セラミック層上に堆積される、窒化シリコン、二酸化ケイ素、及び／又は酸化アルミニウムを含む第２低誘電率誘電体層であって、前記低誘電率誘電体層が、前記基板の前記第１端部から前記第２端部へ向かって全面に広がり、前記第２低誘電率誘電体層を含まないトレンチが、前記堆積された第２低誘電率誘電体層と前記基板の前記第１端部との間に隣接して提供される、前記第２低誘電率誘電体層、及び、
前記低誘電率誘電体層上に堆積される第２電極層であって、前記他の電極層が、前記基板の前記第１端部から前記第２端部に向かって全面に広がり、前記第２電極層を含まないトレンチが、前記堆積された第２電極層と前記基板の前記第１端部との間に隣接して提供される、前記第２電極層、
を組み合わせた第２層と、をさらに備え、これにより、
前記第１メタライズ電極が、前記基板の前記第２端部に隣接するトレンチを含む全ての電極層に隣接して電気的に接続して配置され、
前記第２メタライズ電極が、前記基板の前記第１端部に隣接するトレンチを含む全ての電極層に隣接して電気的に接続して配置される。
【００１９】
本発明の他の好ましい実施形態によれば、高性能マルチレイヤセラミックコンデンサはさらに、それぞれが互いに頂上に配置される、複数の第１及び第２層セットを含む。
【００２０】
本発明の他の好ましい実施形態によれば、前記低誘電率誘電体層の厚みが、前記高誘電率誘電体層の厚みの５％以下である。
【００２１】
本発明の他の好ましい実施形態によれば、前記低誘電率誘電体層は、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、エレクトログラフティング、電気メッキ法、及び／又は、無電解メッキ法により堆積される。
【図面の簡単な説明】
【００２２】
本発明のこれら及び他の見地は、後述の実施形態の参照から明らかでありまた解明される。
【００２３】
【図１】本発明の好ましい実施形態に係る、高性能マルチレイヤセラミックコンデンサスタックを製造するための工程を示す図である。
【図２】本発明の好ましい実施形態に係る、高性能マルチレイヤセラミックコンデンサスタックを製造するための工程を示す図である。
【図３】本発明の好ましい実施形態に係る、高性能マルチレイヤセラミックコンデンサスタックを製造するための工程を示す図である。
【図４】本発明の好ましい実施形態に係る、高性能マルチレイヤセラミックコンデンサスタックを製造するための工程を示す図である。
【図５】本発明の好ましい実施形態に係る、高性能マルチレイヤセラミックコンデンサスタックを切断する工程を示す図である。
【図６】本発明の好ましい実施形態に係る、切断された高性能マルチレイヤセラミックコンデンサスタックをメタライズする工程を示す図である。
【発明を実施するための形態】
【００２４】
図面を参照することは、ここに説明される発明を理解するために有益である。図１〜図４は、発明者が提案する、マルチレイヤセラミックコンデンサの基本ユニットを製造するための方法の概略図を示している。図１を参照すると、工程は基板を有することから始まり、基板は、コンデンサ構造が工程中にさらされる最大温度に耐えられる能力を有する、金属、セラミック又はガラスである。いくつかの好適な基板の例として、アルミナ、ムライト、クォーツ、シリコン、耐熱金属箔、ニッケル（Ｎｉ）、高融点合金などがある。他の好適な基板は、この分野における通常の知識を有する者に周知である。下部電極の材料は、基板に供給される。このため、ニッケル（Ｎｉ）及び銅（Ｃｕ）等のベースメタルは、コスト的に好ましいが、パラジウム（Ｐｄ）及び銀（Ａｇ）の合金だけでなく、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）などの貴金属のような他の材料も効果的であることは、この分野における通常の知識を有する者に周知である。また、コスト的な理由のために、スクリーン印刷又はテープ成形などの厚膜方法は好ましいが、電極層の厚みが最高である場所において、限定はされないが、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、電気メッキ法、及び、無電解メッキ法を含む薄膜技術が用いられ得る。金属電極層は連続的であり、最大薄膜技術で約５ｎｍの厚さの下限に配置される。すなわち、薄膜技術により可能な最小厚さは、典型的には、１桁及び２桁の間分大きくなる。
【００２５】
要求される場合、下部電極を熱処理することにより、その密度を増加させることができ、及び／又は、例えばスクリーン印刷工程において用いられるインク及び接合材（binder）の有機かつ揮発性成分を除去することができる。Ｎｉ及び／又はＣｕ等のベースメタルが存在する場所では、これは真空又は他の減圧環境下（reducing  environment）で行われなければならない。代わりに、上記電極及び上記セラミック誘電層用の熱処理工程は、併用することができる。摂氏数百度のスパッタリングにより堆積される電極層は、通常、高密度かつ低抵抗であり、また典型的には、誘電体を堆積する前に成膜後熱処理（a  post-deposition  heat  treatment）は要求されない。好ましい実施形態では、下部電極は、基板の一端部まで全面に広がるように堆積されるが、反対側の端部には完全には広がらない。このパターンは、シャドーマスクを通して、スクリーン印刷又はＰＶＤによって容易に達成される。
【００２６】
下部電極の堆積に続いて、セラミック誘電体が堆積される。再び、これは、コスト的な理由のために好ましい、スクリーン印刷又はテープ成形などの厚膜技術によりなされ得るが、誘電層の厚みが最高である場所において、限定はされないが、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、及び、エレクトログラフティング（electrografting）を含む薄膜技術が用いられ得る。ほとんどのケースでは、セラミック誘電体の成膜後熱処理は、例えばスクリーン印刷工程において利用されるインク及び接合材の有機かつ揮発性成分を除去するため、また、所望の結晶を形成し、ペロブスカイト相（perovskite  phase）へ転移されるドープしたチタン酸バリウムなどの高誘電率材料（high-k  materials）用の構造を得るために、真空又は他の減圧環境下で高温燃焼を要求されるだろう。しばしば、酸化雰囲気における低温の第２加熱処理は、高温処理中に上記誘電体で形成されるすべての酸素空孔外（out  any  oxygen  vacancies）でアニールするように実行され、これにより、上記コンデンサにおける漏電が生じ得る。貴金属電極が用いられる場合、２つのアニール工程は実行する必要はなく、通常は、制御された酸化雰囲気における単一の高温燃焼で十分である。加えて、一定のドーパントのチタン酸バリウムなどの高誘電率材料（high-k  materials）への導入は、格子（lattice）における酸素空孔を補うことによって、上述の第２燃焼行程の要求を不要にし得る。さらに、高温、典型的には６００℃より高温の、スパッタリング及びＣＶＤ法は、通常、所望のペロブスカイト相においてドープされたチタン酸バリウムを堆積し、これにより、誘電体の最大成膜燃焼温度が低下する。原則的には、高温ＰＶＤ又はＣＶＤにより一定のドープされた誘電体を有する貴金属電極の利用は、完全に熱処理の必要性をなくす。
【００２７】
図２へ続き、高比誘電率セラミックは、窒化シリコン（ＳｉＮＸ）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などの高品質で完全な薄膜で被覆される。これらの比誘電率がチタン酸バリウム及び関連化合物などの材料と比較して非常に低いにもかかわらず、これらの薄膜形状において、これらの膜は、優れた絶縁耐力（典型的には、＞５ＭＶ／ｃｍ）と低い漏電とを兼ねることが知られている。これらの薄膜は連続的であり、特に、これらはおよそ５ｎｍ以上の大きい厚みを有している。しかし、これらの厚みは、実用上の要求に合っており、いっそう薄くなり得る。好ましい堆積技術は、ゾル−ゲル堆積、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、プラズマ化学気相成長、エレクトログラフティング、及び、特には、大気圧あるいはそれに近い圧力で堆積する化学気相成長、を含み、それにより、高価な真空装置が不要となる。また、大気圧ＣＶＤ法は、例えば、金属箔基板に対応する、リールトゥリール（reel-to-reel）プロセスを用いる、又は、上記基板がベルト上又は類似の装置上に配置され、堆積が行われる単一又は複数ゾーン炉を通る、システムを用いることによって、連続処理に非常に適している。高誘電率誘電体（high-k  dielectric）及び破壊強度が高い誘電体の相対厚さを、注意深く調整することは重要である。なぜなら、低誘電率（low-k）、高強度の誘電体が非常に薄い場合、２つの誘電体コンデンサが２つのコンデンサとして連続して機能し、その容量が、以下の式に従って、低誘電率、低容量誘電体により左右するからである。
【数１】
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ＣＴｏｔａｌは２つの層構造の総容量であり、ＣＨｉ−ｋは高誘電率誘電体による容量であり、ＣＬｏ−ｋは低誘電率誘電体による容量である。しかし、低誘電率誘電体の厚みが５％まであるいは高誘電率誘電体の厚みよりも低い場合、分析法及び数値解析法による複合構造のモデルは、全複合が、高誘電率誘電体の体積分率が１００％に向かうように、急速にＣＨｉ−ｋに近づきながら、主に、大容量を有するコンデンサとして機能する、ことを予測する。この結果は、全誘電体量の５％より小さい誘電体を備える、低誘電率マトリクス（a  low-k  matrix）における高誘電率材料の大容量比を含む、複合コンデンサの測定により実験的に証明されている。最適な構造を製造するために、大気圧ＣＶＤは、再度行われる。なぜなら、熱ＣＶＤは、個々の高誘電率グレイン（grain）のギャップ間でさえ、非常に小さいスペースに入り込むことが可能であるためである。この方法において、バリア層型の誘電体コンデンサは、大容量であるが、減少した漏電及び増加した絶縁破壊強度を有して形成される。高い絶縁破壊強度の材料において所望の厚みにより、それは、比較的速く、これにより比較的安価に堆積され得る。
【００２８】
好ましい実施形態は、連続的に処理する、複数ゾーン炉を有する、大気圧あるいは近い大気圧ＣＶＤ法の蒸着システムを使用する工程は、十分に自動製造に適合する、ことを示している。セラミックの堆積に続いて、上記基板は、複数ゾーン炉へ導入され、第１高温ゾーンが還元雰囲気（a  reducing  ambient）を与え、第２ゾーンが制御された酸化雰囲気を与え、第３ゾーンが堆積工程を与える。すなわち、適当なガスカーテンが、１つ前から各ゾーンを分離する。異なるゾーンは、この分野における知識により経験される、異なる温度で調整される。
【００２９】
コンデンサスタックを堆積した後、Ｎｉ又は他の適当な金属電極材料の、冷却及び第２層が、前述の技術により堆積される。任意に、要求される場合、この層は、成膜後熱処理にさらされ得る。このとき、コンデンサ構造は、エッチングのために、適当な装置に導入される。これは、レーザ及びケミカルアシスト（chemical  assist）で、あるいは、ケミカルアシストはなくレーザで、最も経済的に行われる。レーザ強度及びレーザ速度は、Ｎｉ又は他の金属電極層を通って、及び低誘電率誘電体の薄膜層を通って、トレンチ（trench）を切断するように、調整される。このように、連続する平行トレンチは、基板全体にわたってエッチングされ得る。これにより、必要な大きさのＭＬＣＣへ、最終的なシンギュレーション（singulation；ダイシング）用の構造が用意される。代わりに、上記コンデンサスタックは、反応性イオンエッチング又はプラズマエッチングにおいて、あるいは、湿式化学法により、リソグラフィパターン及びエッチングされる。しかし、これは複雑化し全体的なコスト増となる。さらに、貴金属の化学及びプラズマエッチングは困難であり、すなわち、プラズマエッチングは、Ｎｉ及びＣｕ電極によく適しておらず、十分な揮発性のエッチング生成物は、これらの金属用に知られている。
【００３０】
図３を参照して、上記トレンチがエッチングされた後、高誘電率セラミックの第２層が、前述した技術により、前の工程においてエッチングされたトレンチを特に注意深く満たして、第２金属電極上に堆積される。適当な熱処理後、第２の高効率、高い完全性（high  integrity）の薄膜が、前述のように、堆積される。これは、直後の熱処理で又は該熱処理せずに、付加的な金属堆積によって次々と続き、別のエッチング工程が、第３金属電極及びその直下の第２低誘電率誘電体を通って、トレンチを切断するように行われる。この第２エッチング工程において、上記トレンチは、図４の概略に示すように、トレンチの上記第１アレイからオフセットされる。２つのトレンチの中心線の間の距離は、シンギュレーション後のＭＬＣＣデバイスの一端の長さに対応している。その後にエッチングされたトレンチは、第１トレンチ（奇数番目のエッチング工程による）又は第２トレンチ（偶数番目のエッチング工程による）上に直接整列される。この全体の連続工程は、所望の数のコンデンサレイヤに到達するまで繰り返される。最後に、図５の概略に示す構造が得られる（この図には、７レイヤだけが示されているが、原則として、ここに示した方法は、必要に応じて、数千レイヤを有するコンデンサの製造に用いることができる）。この点において、上記構造は、この技術の分野における通常の知識を有する者に周知の方法により、上記トレンチの中心線を通って、分割又は切断され、幅の広い、幅の狭いＭＬＣＣを含む、上記基板の連続したストリップ（strip）が製造される。
【００３１】
これらのストリップの反対側は、この技術の分野における通常の知識を有する者に周知の方法により、メタライズされている。上記方法は、限定されないが、図６に示す、スパッタリング、蒸着、イオンプレーティング、パルスレーザ堆積法、原子層堆積法、化学気相成長、プラズマ化学気相成長、エレクトログラフティング、及び、無電解メッキ法を含む。最後に、これらのストリップは、トレンチの方向に垂直に切断され、周知の方法によりパッケージされる。この段階で、上記基板は、研磨、化学機械研磨、エッチング又は同様の手段により、全体的に、薄くされ又は切り離される。
【００３２】
従来の製造されたＭＬＣＣにおける、全体的な絶縁強度の増加及び漏電の減少に加えて、ここに示された、厚膜堆積技術と薄膜堆積技術とを組み合わせる方法は、他の方法において有利に利用され得る。例えば、M.  Randall,  D.  Skamser,  T.  Kinard,  J.  Qazi,  A.  Tajuddin,  S.  Trolier-McKinstry,  C.  Randall,  S.  W.  Ko,  and  T.  Dechakupt  in  CARTS  2007  Symposium  Proceedings,  Albuquerque,  NM,  pp.  403-415,  March  2007  に記載されているように、薄膜手段で製造されたＭＬＣＣは、隣り合う電極間で高誘電率誘電体における少なくとも４グレインを繰り返し必要とする。ＣＶＤ及び／又はＰＶＤ等の薄膜工程は、テープ成形又はスクリーン印刷により堆積される、同等の薄い層の頂上に、高品質、高完全性、小グレインの層を堆積するために利用され、これにより、各層における誘電体の全体的な厚みを減らすことが可能となる。薄膜技術による全体の誘電体層の堆積は、非常に遅く、そのためより経済的である。
【００３３】
ここに示された方法は、また、新しい高誘電率コンデンサ誘電体の利用を可能にし、多くの漏出性を証明する。例えば、ＣａＣｕ３Ｔｉ４Ｏ１２（ＣＣＴＯ）の材料は、C.  C.  Homes,  T.  Vogt,  S.  M.  Shapiro,  S.  Wakimoto  and  A.  P.  Ramirez  in  Science  293,  673,  2001  に示されているように、報告された、１００，０００に近い比誘電率を有する。しかし、それは、コンデンサ誘電体として、アプリケーション用に、非常に高い導電率である。上記高強度の誘電体をグレイン構造（grain  structure）に浸入させることを可能にする、熱ＣＤＶ又は技術により理想的に堆積される、非常に薄い電気的なブロック層、例えばＳｉＮＸ、ＳｉＯ２、Ａｌ２Ｏ３など、を有する構造を製造することにより、ドープされた化合物又は他の極めて高い誘電率材料に関連する、ＣＣＴＯを用いるＭＬＣＣが想像され得る。
【００３４】
ここに示された方法の代わりの実施形態は、高破壊強度、電気的絶縁材料のマトリクスにより囲まれた、高誘電率誘電体材料からなる複合構造を製造するための、化学気相含浸法（ＣＶＩ）の利用である。このＣＶＩ工程は、前述の上記高誘電率セラミック誘電体の、高温燃焼／アニール工程の一つ又は両方の前、間、あるいは後に行われる。
【００３５】
本発明は図面及び前述の明細書において詳細に示され、また説明されている。このような図面及び説明は考察された説明または例示であり限定的ではなく、本発明は開示された実施形態に限定されない。開示された実施形態の他の形態は、図面、開示及び添付の請求項の検討から、請求された発明の実践において、これらの知識により理解され、また成し遂げることができる。請求項において、「備える（comprising）」の用語は、他の要素又はステップを除外せず、不定冠詞「a」又は「an」は複数形を除外しない。明確な手段が互いに異なる従属請求項において引用されているという単なる事実は、これらの手段の組み合わせが利点になり得ないことを示すものではない。請求項における全ての参照符号は、限定的な範囲として解釈すべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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