(57)【要約】  本明細書は、超小型電子素子用の非プレーナ型トランジスタを含む超小型電子トランジスタを製造する分野に関する。本明細書の実施形態は、高密度プラズマプロセスで形成することができる実質的にボイドのない誘電体のキャップ誘電体構造によってキャップされる凹状ゲート電極の形成に関する。【選択図】図１
2014531770.tif 000002
【特許請求の範囲】
【請求項１】
一対のゲートスペーサーと、
前記一対のゲートスペーサーの間に配置された凹状ゲート電極と、
前記凹状ゲート電極に隣接しかつ前記一対のゲートスペーサーの間に配置された、実質的にボイドのないキャップ誘電体構造と、
を備える、トランジスタゲート。
【請求項２】
前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項１に記載のトランジスタゲート。
【請求項３】
前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項１に記載のトランジスタゲート。
【請求項４】
前記凹状ゲート電極は、非プレーナ型ゲート電極である、請求項１に記載のトランジスタゲート。
【請求項５】
非プレーナ型トランジスタフィンの上の非プレーナ型トランジスタゲートであって、一対のゲートスペーサーの間に凹状のゲート電極と、前記一対のゲートスペーサーの間の前記凹状のゲート電極の上に配置された実質的にボイドのないキャップ誘電体構造とを有する、前記非プレーナ型トランジスタゲートと、
ソース／ドレイン領域と、
前記ソース／ドレイン領域、前記非プレーナ型トランジスタゲートの前記一対のゲートスペーサー及び前記実質的にボイドのないキャップ誘電体構造の上に配置された少なくとも１つの誘電体材料層と、
前記少なくとも１つの誘電体材料層の一部を通って延在して前記ソース／ドレイン領域と接触するソース／ドレインコンタクトと、
を備える、超小型電子素子。
【請求項６】
前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項５に記載の超小型電子素子。
【請求項７】
前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項５に記載の超小型電子素子。
【請求項８】
前記ソース／ドレインコンタクトは、１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部に当接する、請求項５に記載の超小型電子素子。
【請求項９】
前記ソース／ドレインコンタクトは、前記キャップ誘電体構造の少なくとも一部と当接する、請求項５に記載の超小型電子素子。
【請求項１０】
トランジスタゲートを製造する方法であって、
一対のゲートスペーサーを形成することと、
前記一対のゲートスペーサーの間に配置されたゲート電極を形成することと、
前記ゲート電極の上面にかつ前記一対のゲートスペーサーの間にキャップ誘電体構造を高密度プラズマ堆積させることと、
を含む、方法。
【請求項１１】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１０に記載の方法。
【請求項１２】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１０に記載の方法。
【請求項１３】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、約３００℃と６００℃との間の温度で前記キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１０に記載の方法。
【請求項１４】
前記ゲート電極を形成することは、非プレーナ型ゲート電極を形成することを含む、請求項１０に記載の方法。
【請求項１５】
非プレーナ型トランジスタフィンの上に犠牲非プレーナ型トランジスタゲートを形成することと、
前記犠牲非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、
前記犠牲非プレーナ型トランジスタゲートに隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、
ソース／ドレイン領域を形成することと、
前記犠牲非プレーナ型トランジスタゲートを除去して、前記非プレーナ型トランジスタゲートスペーサーの間にゲートトレンチを形成し前記非プレーナ型トランジスタフィンの一部を露出させることと、
前記ゲートトレンチ内に前記非プレーナ型トランジスタフィンに隣接してゲート誘電体を形成することと、
前記ゲートトレンチ内に導電性ゲート材料を堆積させることと、
前記導電性ゲート材料の一部を除去して、前記非プレーナ型トランジスタゲートスペーサーの間に凹部を形成することと、
誘電体材料を高密度プラズマ堆積させることにより前記凹部内にキャップ誘電体構造を形成することと、
前記ソース／ドレイン領域、前記非プレーナ型トランジスタゲートスペーサー及び前記キャップ誘電体構造の上に少なくとも１つの誘電体材料を形成することと、
前記少なくとも１つの誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることと、
を含む、方法。
【請求項１６】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１５に記載の方法。
【請求項１７】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１５に記載の方法。
【請求項１８】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、約３００℃と６００℃との間の温度で前記キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項１５に記載の方法。
【請求項１９】
キャップ誘電体構造を形成することは、
前記凹部内にキャップ誘電体材料を高密度プラズマ堆積させることと、
過剰なキャップ誘電体材料を除去することと、
を含む、請求項１５に記載の方法。
【請求項２０】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部及び１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１５に記載の方法。
【請求項２１】
前記ソース／ドレイン領域の露出部分及び前記非プレーナ型トランジスタゲートスペーサーの露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項２０に記載の方法。
【請求項２２】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１５に記載の方法。
【請求項２３】
前記ソース／ドレイン領域の露出部分及び前記キャップ誘電体構造の露出部分と当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項２２に記載の方法。
【請求項２４】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部、前記非プレーナ型トランジスタゲートスペーサーの少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１５に記載の方法。
【請求項２５】
前記ソース／ドレイン領域の露出部分、前記非プレーナ型トランジスタゲートスペーサーの露出部分及び前記キャップ誘電体構造の露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の実施形態は、包括的には、超小型電子素子（microelectronic device）製造の分野に関し、より詳細には、非プレーナ型トランジスタゲート内におけるキャップ誘電体構造の製造に関する。
【発明の概要】
【０００２】
本開示の主題は、本明細書の結論部分において特に示され、かつ明確に請求されている。本開示の上述した特徴及び他の特徴は、添付図面とともに以下の説明及び添付の特許請求の範囲からより完全に明らかとなろう。添付図面は、本開示による幾つかの実施形態のみを示し、したがって、本開示の範囲を限定するものとみなされるべきではないことが理解される。本開示の利点をより容易に確認することができるように、本開示を、添付図面を用いて更に特定し詳細に説明する。
【図面の簡単な説明】
【０００３】
【図１】本明細書の一実施形態による非プレーナ型トランジスタの斜視図である。
【図２】超小型電子基板内又はその上に形成された非プレーナ型トランジスタフィンの側断面図である。
【図３】本明細書の一実施形態による、図２の非プレーナ型トランジスタの上に配置された犠牲材料の側断面図である。
【図４】本明細書の一実施形態による、図３の非プレーナ型トランジスタフィンの一部を露出させるように配置された犠牲材料に形成されたトレンチの側断面図である。
【図５】本明細書の一実施形態による、図４のトレンチに形成された犠牲ゲートの側断面図である。
【図６】本明細書の一実施形態による、図５の犠牲材料を除去した後の犠牲ゲートの側断面図である。
【図７】本明細書の一実施形態による、図６の犠牲ゲート及び超小型電子基板の上に配置されたコンフォーマル誘電体層の側断面図である。
【図８】本明細書の一実施形態による、図７のコンフォーマル誘電体層から形成されたゲートスペーサーの側断面図である。
【図９】本明細書の一実施形態による、図８のゲートスペーサーの両側において非プレーナ型トランジスタフィンに形成されたソース領域及びドレイン領域の側断面図である。
【図１０】本明細書の一実施形態による、図９のゲートスペーサー、犠牲ゲート、非プレーナ型トランジスタフィン及び超小型電子基板の上に配置された第１の誘電体材料の側断面図である。
【図１１】本明細書の一実施形態による、犠牲ゲートの上面を露出させるように第１の誘電体材料を平坦化した後の図１０の構造の側断面図である。
【図１２】本明細書の一実施形態による、ゲートトレンチを形成するように犠牲ゲートを除去した後の図１１の構造の側断面図である。
【図１３】本明細書の一実施形態による、ゲートスペーサーの間で非プレーナ型トランジスタフィンに隣接してゲート誘電体を形成した後の図１２の構造の側断面図である。
【図１４】本明細書の一実施形態による、図１３のゲートトレンチ内に配置された導電性ゲート材料の側断面図である。
【図１５】本明細書の一実施形態による、非プレーナ型トランジスタゲートを形成するように過剰な導電性ゲート材料を除去した後の図１４の構造の側断面図である。
【図１６】本明細書の一実施形態による、凹状非プレーナ型トランジスタゲートを形成するように非プレーナ型トランジスタゲートの一部をエッチングで除去した後の図１５の構造の側断面図である。
【図１７】本明細書の一実施形態による、凹状非プレーナ型トランジスタゲートの形成からもたらされる凹部内にキャップ誘電体材料を堆積させた後の図１６の構造の側断面図である。
【図１８】本明細書の一実施形態による、図１７のキャップ誘電体材料の堆積のための高密度堆積プロセスの流れ図である。
【図１９】本明細書の一実施形態による、非プレーナ型トランジスタゲート上にキャップ誘電体構造を形成するように過剰なキャップ誘電体材料を除去した後の図１７の構造の側断面図である。
【図２０】本明細書の一実施形態による、図１９の第１の誘電体材料層、ゲートスペーサー及び犠牲ゲート上面の上に堆積した第２の誘電体材料の側断面図である。
【図２１】本明細書の一実施形態による、図２０の第２の誘電体材料の上でパターニングされたエッチングマスクの側断面図である。
【図２２】本明細書の一実施形態による、図２１の第１の誘電体材料層及び第２の誘電体材料層を通して形成されたコンタクト開口の側断面図である。
【図２３】本明細書の一実施形態による、エッチングマスクを除去した後の図２２の構造の側断面図である。
【図２４】本明細書の一実施形態による、図２３のコンタクト開口に堆積した導電性コンタクト材料の側断面図である。
【図２５】本明細書の一実施形態による、ソース／ドレインコンタクトを形成するように過剰な導電性コンタクト材料を除去した後の図２４の構造の側断面図である。
【発明を実施するための形態】
【０００４】
以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、１つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において「１つの実施形態」又は「一実施形態」と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも１つの実施態様に含まれることを意味する。したがって、「１つの実施形態」又は「一実施形態において」という句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。
【０００５】
トライゲートトランジスタ及びＦｉｎＦＥＴ等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい（例えば約３０ｎｍ未満）の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタ「フィン」と呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び２つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の３つの面に隣接しているため、３つの別個のチャネル及びゲートが形成される。３つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。ＦｉｎＦＥＴトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、（トライゲートトランジスタの場合の３つではなく）２つの別個のチャネルが形成される。
【０００６】
本明細書の実施形態は、超小型電子トランジスタの形成に関し、このトランジスタは、高密度プラズマプロセスで形成することができる実質的にボイドのない誘電体のキャップ誘電体構造によってキャップされた凹状ゲート電極を備えている。本明細書における実施形態は、非プレーナ型トランジスタ及びリプレースメントゲート技法に関して記載されているが、主題は、プレーナ型トランジスタにおいて及び非リプレースメントゲートの用途において使用することができるため、そのように限定されない。
【０００７】
図１は、超小型電子基板１０２上に形成される、少なくとも１つのトランジスタフィンの上に形成された少なくとも１つのゲートを含む、非プレーナ型トランジスタ１００の斜視図である。本開示の一実施形態において、超小型電子基板１０２を、単結晶シリコン基板とすることができる。超小型電子基板１０２を、シリコンオンインシュレーター（「ＳＯＩ」）、ゲルマニウム、ヒ化ガリウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、アンチモン化ガリウム等のような他のタイプの基板とすることもでき、それらのうちの任意のものをシリコンと結合することができる。
【０００８】
トライゲートトランジスタとして知られる非プレーナ型トランジスタは、少なくとも１つの非プレーナ型トランジスタフィン１１２を備えることができる。非プレーナ型トランジスタフィン１１２は、上面１１４と、それぞれ側壁１１６及び対向する側壁１１８である一対の横方向に対向する側壁とを有することができる。
【０００９】
図１に更に示すように、少なくとも１つの非プレーナ型トランジスタゲート１２２を、非プレーナ型トランジスタフィン１１２の上に形成することができる。非プレーナ型トランジスタフィンの上面１１４の上に又はそれに隣接して、かつ非プレーナ型トランジスタフィンの側壁１１６及び非プレーナ型トランジスタフィンの対向する側壁１１８の上に又はそれらに隣接してゲート誘電体層１２４を形成することによって、非プレーナ型トランジスタゲート１２２を製造することができる。ゲート誘電体層１２４の上に又はそれに隣接してゲート電極１２６を形成することができる。本開示の１つの実施形態において、非プレーナ型トランジスタフィン１１２は、非プレーナ型トランジスタゲート１２２に対して実質的に垂直な方向に延びることができる。
【００１０】
ゲート誘電体層１２４を、限定されないが、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、窒化ケイ素（Ｓｉ３Ｎ４）、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率（high-k）誘電体材料を含む、任意の既知のゲート誘電体材料から形成することができる。ゲート誘電体層１２４を、当業者には理解されるように、ゲート誘電体材料をコンフォーマルに堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法によってゲート誘電体材料をパターニングすることによる等、既知の技法によって形成することができる。
【００１１】
ゲート電極１２６を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極１２６を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。ゲート電極１２６を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。
【００１２】
非プレーナ型トランジスタフィン１１２のゲート電極１２６の反対側に、ソース領域及びドレイン領域（図１には図示せず）を形成することができる。１つの実施形態において、ソース領域及びドレイン領域を、当業者には理解されるように、非プレーナ型トランジスタフィン１１２をドープすることによって形成することができる。別の実施形態において、ソース領域及びドレイン領域を、当業者には理解されるように、非プレーナ型トランジスタフィン１１２の一部分を除去し、これらの部分を適切な材料（複数の場合もあり）と置き換えてソース領域及びドレイン領域を形成することによって、形成することができる。
【００１３】
図２〜図２５は、非プレーナ型トランジスタを製造する１つの実施形態の側断面図を示し、図２〜図５は、図１の矢印Ａ−Ａ及び矢印Ｂ−Ｂに沿った図であり、図６〜図１５は、図１の矢印Ａ−Ａに沿った図であり、図１６〜図２５は、図１の矢印Ｃ−Ｃに沿った図である。
【００１４】
図２に示すように、超小型電子基板１０２をエッチングすることにより、又は、本技術分野において既知である任意の技法によって超小型電子基板１０２の上に非プレーナ型トランジスタフィン１１２を形成することにより、非プレーナ型トランジスタフィン１１２を形成することができる。図３に示すように、非プレーナ型トランジスタフィン１１２の上に犠牲材料１３２を堆積させることができ、図４に示すように、犠牲材料１３２内にトレンチ１３４を形成して、非プレーナ型トランジスタフィン１１２の一部を露出させることができる。犠牲材料１３２を、本技術分野において既知である任意の適切な材料とすることができ、トレンチ１３４を、限定されないがリソグラフィマスキング及びエッチングを含む、本技術分野において既知である任意の技法によって形成することができる。
【００１５】
図５に示すように、トレンチ１３４（図４を参照）内に犠牲ゲート１３６を形成することができる。犠牲ゲート１３６を、ポリシリコン材料のような任意の適切な材料とすることができ、限定されないが化学気相成長法（「ＣＶＤ」）及び物理気相成長法（「ＰＶＤ」）を含む、本技術分野において既知である任意の技法によって、トレンチ１３４（図４を参照）内に堆積させることができる。
【００１６】
図６に示すように、犠牲材料１３２を選択的エッチングする等、本技術分野において既知である任意の技法によって、図５の犠牲材料１３２を除去して犠牲ゲート１３６を露出させることができる。図７に示すように、犠牲ゲート１３６及び超小型電子基板１０２の上にコンフォーマル誘電体層１４２を堆積させることができる。コンフォーマル誘電体層１４２を、限定されないが窒化ケイ素（Ｓｉ３Ｎ４）及び炭化ケイ素（ＳｉＣ）を含む任意の適切な材料とすることができ、限定されないが原子層堆積法（「ＡＬＤ」）を含む任意の適切な技法によって形成することができる。
【００１７】
図８に示すように、図７のコンフォーマル誘電体層１４２を、適切なエッチング液での異方性（directional）エッチング等によりエッチングすることによって、犠牲ゲート１３６の側壁１４６に一対のゲートスペーサー１４４を形成することができ、一方で、超小型電子基板１０２及び犠牲ゲート１３６の上面１４８に隣接するコンフォーマル誘電体材料層１４２を実質的に除去することができる。ゲートスペーサー１４４の形成中、非プレーナ型トランジスタフィン１１２の側壁１１６及び１１８（図１を参照）にフィンスペーサー（図示せず）を同時に形成することができることが理解される。
【００１８】
図９に示すように、ゲートスペーサー１４４の両側に、ソース領域１５０ａ及びドレイン領域１５０ｂを形成することができる。１つの実施形態において、ソース領域１５０ａ及びドレイン領域１５０ｂを、ドーパントの注入によって非プレーナ型トランジスタフィン１１２に形成することができる。当業者には理解されるように、ドーパント注入は、半導体材料内に、その導電性及び電子特性を変化させる目的で、不純物を導入するプロセスである。これは、一般に、まとめて「ドーパント」と呼ばれるＰ型イオン（例えばホウ素）又はＮ型イオン（例えばリン）のいずれかのイオン注入によって達成される。別の実施形態において、非プレーナ型トランジスタフィン１１２の一部分を、エッチング等、本技術分野において既知である任意の技法によって除去することができ、除去された部分の代りに、ソース領域１５０ａ及びドレイン領域１５０ｂを形成することができる。ソース領域１５０ａ及びドレイン領域を、以降、まとめて「ソース／ドレイン領域１５０」と呼ぶ。
【００１９】
図１０に示すように、ゲートスペーサー１４４、犠牲ゲートの上面１４８、非プレーナ型トランジスタフィン１１２及び超小型電子基板１０２の上に、第１の誘電体材料層１５２を堆積させることができる。図１１に示すように、第１の誘電体材料層１５２を平坦化して犠牲ゲートの上面１４８を露出させることができる。第１の誘電体材料層１５２の平坦化を、限定しないが化学機械研磨（ＣＭＰ）を含む本技術分野において既知である任意の技法によって達成することができる。
【００２０】
図１２に示すように、図１１の犠牲ゲート１３６を除去してゲートトレンチ１５４を形成することができる。犠牲ゲート１３６を、選択的エッチング等、本技術分野において既知である任意の技法によって除去することができる。図１３に示すように、図１にも示すゲート誘電体層１２４を、上述したように、非プレーナ型トランジスタフィン１１２と当接するように形成することができる。
【００２１】
図１４に示すように、ゲートトレンチ１５４内に導電性ゲート材料１５６を堆積させることができ、図１５に示すように、過剰な導電性ゲート材料１５６（例えば、図１２のゲートトレンチ１５４内にない導電性ゲート材料１５６）を除去して、非プレーナ型トランジスタゲート電極１２６（図１も参照）を形成することができる。ゲート電極１２６を形成する材料及び方法については上述した。過剰な導電性ゲート材料１５６の除去を、限定されないが化学機械研磨（ＣＭＰ）、エッチング等を含む、本技術分野において既知である任意の技法によって達成することができる。
【００２２】
図１６に示すように、非プレーナ型トランジスタゲート電極１２６の一部を除去して、凹部１５８及び凹状非プレーナ型トランジスタゲート１６２を形成することができる。除去を、限定されないがウェットエッチング又はドライエッチングを含む、任意の既知の技法によって達成することができる。
【００２３】
図１７に示すように、図１６の凹部１５８を充填するようにキャップ誘電体材料１６４を堆積させることができる。キャップ誘電体材料１６４を、限定されないが窒化ケイ素（ＳｉｘＮｙ）及び炭化ケイ素（ＳｉｘＣｙ）を含む任意の適切な材料とすることができる。しかしながら、プラズマ化学気相成長法等、誘電体を堆積させる既知のプロセスは、アスペクト比（高さ対幅比）が高い凹部１５８を充填することができない可能性があり、キャップ誘電体材料１６４にボイドが形成される結果となる可能性がある。後述するように、こうしたボイドにより、コンタクト−ゲート短絡がもたらされる可能性がある。ボイドの形成を防止するために、高温堆積技法（例えば４００℃を超える）を採用することができる。しかしながら、当業者には理解されるように、高温堆積は、非プレーナ型トランジスタゲート電極１２６の仕事関数に影響を与える可能性がある。さらに、高温堆積により、ソース／ドレイン領域１５０におけるドーパントの移動又は非活性化がもたらされる可能性がある。
【００２４】
図１８は、高アスペクト比凹部１５８（図１７を参照）内に実質的にボイドのないキャップ誘電体材料１６４（図１７を参照）を形成する高密度プラズマ（ＨＤＰ）誘電体堆積プロセス２００の流れ図である。ブロック２１０に定義するように、所望の誘電体膜、すなわち堆積させるべき誘電体によって、高密度プラズマチャンバーの壁をコーティングすることができる。ブロック２２０に定義するように、シリコンウェハ等の超小型電子基板を、高密度プラズマチャンバー内のチャックの上に配置することができる。１つの実施形態において、チャックを、室温、例えば７５℃で水冷式セラミック静電チャックとすることができる。ブロック２３０に定義するように、高密度プラズマチャンバーを、アルゴン等の不活性ガスで加圧することができる。１つの実施形態において、高密度プラズマチャンバーを、約４０ｍトルを超える圧力まで加圧することにより、持続性のある低出力高周波（ＲＦ）プラズマを生じることができる。ブロック２４０に定義するように、高密度プラズマチャンバー内に少なくとも一種類の反応性ガスを導入しながら、高密度プラズマチャンバー内のＲＦ電極に対して電力を供給することができる。１つの実施形態において、上部電極及び側部電極等、ＲＦ電極のそれぞれに対して、約３０秒と約６０秒との間の持続時間、約２ｋＶと約８ｋＶとの間の範囲まで電力を供給することができる。反応性ガスとしては、限定されないが、酸素、窒素等を挙げることができる。超小型電子基板温度を、チャックの温度を調整することによって約３００℃未満と約６００℃との間で調整することができる。持続時間、超小型電子基板温度、ＲＦ出力及び反応性混合ガスを、所望の堆積結果に対して調整することができることが理解される。ブロック２５０に定義するように、バイアスＲＦ電極に電力を供給しながら、高密度プラズマチャンバーに堆積ガスを導入することができる。１つの実施形態において、シラン（ＳｉＨ４）、窒素（Ｎ２）、アルゴン（Ａｒ）及びヘリウム（Ｈｅ）を含む堆積ガスを使用して、窒化ケイ素誘電体を堆積させることができる。別の実施形態において、シラン（ＳｉＨ４）、メタン（ＣＨ４）、アルゴン（Ａｒ）及びヘリウム（Ｈｅ）を含む堆積ガスを使用して、炭化ケイ素誘電体を堆積させることができる。ＲＦ電極に対して、約３ｋＶと約５ｋＶとの間の範囲まで電力を供給することができ、バイアスＲＦ電極は約１ｋＶ及び３ｋＶからの範囲である。窒化ケイ素堆積の場合の窒素ガス体積対シランガス体積の比、及びメタンガス体積対シランガス体積の比を、誘電体層の所望の特性に応じて約０．５と９との間とすることができ、一方で、シランガス流は約３０ｓｃｃｍと７０ｓｃｃｍとの間で維持される。これらの条件下で、堆積速度を、約７オングストローム／秒〜約３０オングストローム／秒の範囲とすることができる。堆積時間を、所望の誘電体層厚さ及び堆積速度に基づいて計算することができることが理解される。ブロック２６０に定義するように、高密度プラズマ堆積チャンバー内への堆積ガスの導入を中断しバイアスＲＦへの電力供給を中断することにより、堆積プロセスは中断される。ＲＦ電極への供給電力を減少させることができ、静電荷は、超小型電子基板から放散され、それにより、静電チャックから超小型電子基板を取り除くことができる。取り除いた後、遠隔プラズマユニット等により、高密度プラズマチャンバーを洗浄することができ、高密度プラズマチャンバーの壁を、所望の誘電体膜で再コーティングすることができる。
【００２５】
上述したプロセスにより、誘電体層の同時の堆積及びスパッタリングをもたらすことができ、適切な堆積対スパッタリング比により、実質的にボイドのない誘電体層をもたらすことができる。
【００２６】
堆積の後、図１９に示すように、キャップ誘電体層１６４を平坦化して過剰なキャップ誘電体材料１６４（例えば、図１６の凹部内にないキャップ誘電体材料１６４）を除去して、凹状非プレーナ型トランジスタゲート１６２の上にかつゲートスペーサー１４４の間にキャップ誘電体構造１６６を形成することができる。過剰なキャップ誘電体材料１６４の除去を、限定されないが化学機械研磨（ＣＭＰ）、エッチング等を含む、本技術分野において既知である任意の技法によって達成することができる。
【００２７】
図２０に示すように、第１の誘電体材料層１５２、ゲートスペーサー１４４及びキャップ誘電体構造１６６の上に、第２の誘電体材料層１６８を堆積させることができる。第２の誘電体材料層１６８を、限定されないが二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）及び窒化ケイ素（Ｓｉ３Ｎ４）を含む任意の適切な誘電体材料から、任意の既知の堆積技法によって形成することができる。図２１に示すように、既知のリソグラフィ技法等により、第２の誘電体材料層１６８の上の少なくとも１つの開口１７４があるようにエッチングマスク１７２をパターニングすることができる。
【００２８】
図２２に示すように、図２１のエッチングマスク開口１７４を通してエッチングしてソース／ドレイン領域１５０の一部を露出させることにより、第１の誘電体材料層１５２及び第２の誘電体材料層１６８を通してコンタクト開口１８２を形成することができる。図２３に示すように、その後、図２２のエッチングマスク１７２を除去することができる。１つの実施形態において、第１の誘電体材料層１５２及び誘電体材料層１６８は、ゲートスペーサー１４４及びキャップ誘電体構造１６６両方の誘電体材料とは異なり、それにより、第１の誘電体材料層１５２及び第２の誘電体材料層１６８のエッチングは、ゲートスペーサー１４４及びキャップ誘電体構造１６６に対して選択的であり得る（すなわち、より高速にエッチングする）。これは、本技術分野において自己整合として知られる。
【００２９】
図２４に示すように、図２３のコンタクト開口１８２内に導電性コンタクト材料１８８を堆積させることができる。導電性コンタクト材料１８８は、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含むことができる。導電性コンタクト材料１８８の堆積の前に、図２３のコンタクト開口１８２内に、さまざまな接着剤層、障壁層、ケイ化物層及び／又は導電性層をコンフォーマルに堆積させるか又は形成することができることが理解される。
【００３０】
図２５に示すように、図２４の過剰な導電性コンタクト材料１８８（例えば、図１２のコンタクト開口１８２内にない導電性コンタクト材料１８８）を除去してソース／ドレインコンタクト１９０を形成することができる。限定されないが化学機械研磨（ＣＭＰ）、エッチング等を含む、本技術分野において既知である任意の技法により、過剰な導電性コンタクト材料１８８の除去を達成することができる。
【００３１】
上述したように、１つの実施形態において、第１の誘電体材料層１５２及び誘電体材料層１６８は、ゲートスペーサー１４４及びキャップ誘電体構造１６６の両方の誘電体材料とは異なり、それにより、第１の誘電体材料層１５２及び第２の誘電体層１６８のエッチングは、ゲートスペーサー１４４及びキャップ誘電体構造１６６に対して選択的であり得る（すなわち、より高速にエッチングする）。したがって、コンタクト開口１８２の形成中、凹状非プレーナ型トランジスタ１６２が保護される。これにより、比較的大型のソース／ドレインコンタクト１９０を形成することができ、それにより、ソース／ドレインコンタクト１９０と凹状非プレーナ型トランジスタゲート１６２との間の短絡の危険なしに、トランジスタ駆動電流性能を増大させることができる。これは、キャップ誘電体構造１４４内にボイドがある場合には不可能であり、それは、ボイドが、ソース／ドレインコンタクト１９０と凹状非プレーナ型トランジスタゲート１６２との間の短絡の可能性を増大させるためである。
【００３２】
本明細書の主題は、必ずしも図１〜図２５に示す具体的な用途に限定されないことが理解される。例示した実施形態は非プレーナ型の用途に関するが、本主題を、非プレーナ型トランジスタにかつ非リプレースメントゲートの用途に適用することができる。さらに、本主題を、当業者には理解されるように、他の超小型電子素子製造の用途に適用することができる。
【００３３】
このように本発明の実施形態を詳細に説明したが、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得るので、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではないことが理解される。
【図１】
2014531770.tif 000003
【図２Ａ】
2014531770.tif 000004
【図２Ｂ】
2014531770.tif 000005
【図３Ａ】
2014531770.tif 000006
【図３Ｂ】
2014531770.tif 000007
【図４Ａ】
2014531770.tif 000008
【図４Ｂ】
2014531770.tif 000009
【図５Ａ】
2014531770.tif 000010
【図５Ｂ】
2014531770.tif 000011
【図６】
2014531770.tif 000012
【図７】
2014531770.tif 000013
【図８】
2014531770.tif 000014
【図９】
2014531770.tif 000015
【図１０】
2014531770.tif 000016
【図１１】
2014531770.tif 000017
【図１２】
2014531770.tif 000018
【図１３】
2014531770.tif 000019
【図１４】
2014531770.tif 000020
【図１５】
2014531770.tif 000021
【図１６】
2014531770.tif 000022
【図１７】
2014531770.tif 000023
【図１８】
2014531770.tif 000024
【図１９】
2014531770.tif 000025
【図２０】
2014531770.tif 000026
【図２１】
2014531770.tif 000027
【図２２】
2014531770.tif 000028
【図２３】
2014531770.tif 000029
【図２４】
2014531770.tif 000030
【図２５】
2014531770.tif 000031
【手続補正書】
【提出日】平成26年4月25日(2014.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一対のゲートスペーサーと、
前記一対のゲートスペーサーの間に配置された凹状ゲート電極と、
前記凹状ゲート電極に隣接しかつ前記一対のゲートスペーサーの間に配置された、実質的にボイドのないキャップ誘電体構造と、
を備える、トランジスタゲート。
【請求項２】
前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項１に記載のトランジスタゲート。
【請求項３】
前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項１に記載のトランジスタゲート。
【請求項４】
非プレーナ型トランジスタフィンの上の非プレーナ型トランジスタゲートであって、一対のゲートスペーサーの間に凹状のゲート電極と、前記一対のゲートスペーサーの間の前記凹状のゲート電極の上に配置された実質的にボイドのないキャップ誘電体構造とを有する、前記非プレーナ型トランジスタゲートと、
ソース／ドレイン領域と、
前記ソース／ドレイン領域、前記非プレーナ型トランジスタゲートの前記一対のゲートスペーサー及び前記実質的にボイドのないキャップ誘電体構造の上に配置された少なくとも１つの誘電体材料層と、
前記少なくとも１つの誘電体材料層の一部を通って延在して前記ソース／ドレイン領域と接触するソース／ドレインコンタクトと、
を備える、超小型電子素子。
【請求項５】
前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項４に記載の超小型電子素子。
【請求項６】
前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項４に記載の超小型電子素子。
【請求項７】
前記ソース／ドレインコンタクトは、１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部に当接する、請求項４から６の何れか一項に記載の超小型電子素子。
【請求項８】
前記ソース／ドレインコンタクトは、前記キャップ誘電体構造の少なくとも一部と当接する、請求項４から６の何れか一項に記載の超小型電子素子。
【請求項９】
トランジスタゲートを製造する方法であって、
一対のゲートスペーサーを形成することと、
前記一対のゲートスペーサーの間に配置されたゲート電極を形成することと、
前記ゲート電極の上面にかつ前記一対のゲートスペーサーの間にキャップ誘電体構造を高密度プラズマ堆積させることと、
を含む、方法。
【請求項１０】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項９に記載の方法。
【請求項１１】
前記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項９に記載の方法。
【請求項１２】
前記ゲート電極を形成することは、非プレーナ型ゲート電極を形成することを含む、請求項９から１１の何れか一項に記載の方法。
【請求項１３】
非プレーナ型トランジスタフィンの上に犠牲非プレーナ型トランジスタゲートを形成することと、
前記犠牲非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、
前記犠牲非プレーナ型トランジスタゲートに隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、
ソース／ドレイン領域を形成することと、
前記犠牲非プレーナ型トランジスタゲートを除去して、前記非プレーナ型トランジスタゲートスペーサーの間にゲートトレンチを形成し前記非プレーナ型トランジスタフィンの一部を露出させることと、
前記ゲートトレンチ内に前記非プレーナ型トランジスタフィンに隣接してゲート誘電体を形成することと、
前記ゲートトレンチ内に導電性ゲート材料を堆積させることと、
前記導電性ゲート材料の一部を除去して、前記非プレーナ型トランジスタゲートスペーサーの間に凹部を形成することと、
誘電体材料を高密度プラズマ堆積させることにより前記凹部内にキャップ誘電体構造を形成することと、
前記ソース／ドレイン領域、前記非プレーナ型トランジスタゲートスペーサー及び前記キャップ誘電体構造の上に少なくとも１つの誘電体材料を形成することと、
前記少なくとも１つの誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部と接触させることと、
を含む、方法。
【請求項１４】
キャップ誘電体構造を形成することは、
前記凹部内にキャップ誘電体材料を高密度プラズマ堆積させることと、
過剰なキャップ誘電体材料を除去することと、
を含む、請求項１３に記載の方法。
【請求項１５】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部及び１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１３または１４に記載の方法。
【請求項１６】
前記ソース／ドレイン領域の露出部分及び前記非プレーナ型トランジスタゲートスペーサーの露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項１５に記載の方法。
【請求項１７】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１３または１４に記載の方法。
【請求項１８】
前記ソース／ドレイン領域の露出部分及び前記キャップ誘電体構造の露出部分と当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項１７に記載の方法。
【請求項１９】
前記誘電体材料を通してコンタクト開口を形成して、前記ソース／ドレイン領域の少なくとも一部を露出させることは、前記ソース／ドレイン領域の少なくとも一部、前記非プレーナ型トランジスタゲートスペーサーの少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項１３または１４に記載の方法。
【請求項２０】
前記ソース／ドレイン領域の露出部分、前記非プレーナ型トランジスタゲートスペーサーの露出部分及び前記キャップ誘電体構造の露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、請求項１９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
このように本発明の実施形態を詳細に説明したが、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得るので、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではないことが理解される。
（項目１）
一対のゲートスペーサーと、
上記一対のゲートスペーサーの間に配置された凹状ゲート電極と、
上記凹状ゲート電極に隣接しかつ上記一対のゲートスペーサーの間に配置された、実質的にボイドのないキャップ誘電体構造と、
を備える、トランジスタゲート。
（項目２）
上記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、項目１に記載のトランジスタゲート。
（項目３）
上記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、項目１に記載のトランジスタゲート。
（項目４）
上記凹状ゲート電極は、非プレーナ型ゲート電極である、項目１に記載のトランジスタゲート。
（項目５）
非プレーナ型トランジスタフィンの上の非プレーナ型トランジスタゲートであって、一対のゲートスペーサーの間に凹状のゲート電極と、上記一対のゲートスペーサーの間の上記凹状のゲート電極の上に配置された実質的にボイドのないキャップ誘電体構造とを有する、上記非プレーナ型トランジスタゲートと、
ソース／ドレイン領域と、
上記ソース／ドレイン領域、上記非プレーナ型トランジスタゲートの上記一対のゲートスペーサー及び上記実質的にボイドのないキャップ誘電体構造の上に配置された少なくとも１つの誘電体材料層と、
上記少なくとも１つの誘電体材料層の一部を通って延在して上記ソース／ドレイン領域と接触するソース／ドレインコンタクトと、
を備える、超小型電子素子。
（項目６）
上記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、項目５に記載の超小型電子素子。
（項目７）
上記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、項目５に記載の超小型電子素子。
（項目８）
上記ソース／ドレインコンタクトは、１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部に当接する、項目５に記載の超小型電子素子。
（項目９）
上記ソース／ドレインコンタクトは、上記キャップ誘電体構造の少なくとも一部と当接する、項目５に記載の超小型電子素子。
（項目１０）
トランジスタゲートを製造する方法であって、
一対のゲートスペーサーを形成することと、
上記一対のゲートスペーサーの間に配置されたゲート電極を形成することと、
上記ゲート電極の上面にかつ上記一対のゲートスペーサーの間にキャップ誘電体構造を高密度プラズマ堆積させることと、
を含む、方法。
（項目１１）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１０に記載の方法。
（項目１２）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１０に記載の方法。
（項目１３）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、約３００℃と６００℃との間の温度で上記キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１０に記載の方法。
（項目１４）
上記ゲート電極を形成することは、非プレーナ型ゲート電極を形成することを含む、項目１０に記載の方法。
（項目１５）
非プレーナ型トランジスタフィンの上に犠牲非プレーナ型トランジスタゲートを形成することと、
上記犠牲非プレーナ型トランジスタゲート及び上記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、
上記犠牲非プレーナ型トランジスタゲートに隣接する上記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、
ソース／ドレイン領域を形成することと、
上記犠牲非プレーナ型トランジスタゲートを除去して、上記非プレーナ型トランジスタゲートスペーサーの間にゲートトレンチを形成し上記非プレーナ型トランジスタフィンの一部を露出させることと、
上記ゲートトレンチ内に上記非プレーナ型トランジスタフィンに隣接してゲート誘電体を形成することと、
上記ゲートトレンチ内に導電性ゲート材料を堆積させることと、
上記導電性ゲート材料の一部を除去して、上記非プレーナ型トランジスタゲートスペーサーの間に凹部を形成することと、
誘電体材料を高密度プラズマ堆積させることにより上記凹部内にキャップ誘電体構造を形成することと、
上記ソース／ドレイン領域、上記非プレーナ型トランジスタゲートスペーサー及び上記キャップ誘電体構造の上に少なくとも１つの誘電体材料を形成することと、
上記少なくとも１つの誘電体材料を通してコンタクト開口を形成して、上記ソース／ドレイン領域の少なくとも一部を露出させることと、
を含む、方法。
（項目１６）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１５に記載の方法。
（項目１７）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１５に記載の方法。
（項目１８）
上記キャップ誘電体構造を高密度プラズマ堆積させることは、約３００℃と６００℃との間の温度で上記キャップ誘電体構造を高密度プラズマ堆積させることを含む、項目１５に記載の方法。
（項目１９）
キャップ誘電体構造を形成することは、
上記凹部内にキャップ誘電体材料を高密度プラズマ堆積させることと、
過剰なキャップ誘電体材料を除去することと、
を含む、項目１５に記載の方法。
（項目２０）
上記誘電体材料を通してコンタクト開口を形成して、上記ソース／ドレイン領域の少なくとも一部を露出させることは、上記ソース／ドレイン領域の少なくとも一部及び１つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部を露出させるコンタクト開口を、上記誘電体材料を通して形成することを更に含む、項目１５に記載の方法。
（項目２１）
上記ソース／ドレイン領域の露出部分及び上記非プレーナ型トランジスタゲートスペーサーの露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、項目２０に記載の方法。
（項目２２）
上記誘電体材料を通してコンタクト開口を形成して、上記ソース／ドレイン領域の少なくとも一部を露出させることは、上記ソース／ドレイン領域の少なくとも一部及び上記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、上記誘電体材料を通して形成することを更に含む、項目１５に記載の方法。
（項目２３）
上記ソース／ドレイン領域の露出部分及び上記キャップ誘電体構造の露出部分と当接するようにソース／ドレインコンタクトを形成することを更に含む、項目２２に記載の方法。
（項目２４）
上記誘電体材料を通してコンタクト開口を形成して、上記ソース／ドレイン領域の少なくとも一部を露出させることは、上記ソース／ドレイン領域の少なくとも一部、上記非プレーナ型トランジスタゲートスペーサーの少なくとも一部及び上記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、上記誘電体材料を通して形成することを更に含む、項目１５に記載の方法。
（項目２５）
上記ソース／ドレイン領域の露出部分、上記非プレーナ型トランジスタゲートスペーサーの露出部分及び上記キャップ誘電体構造の露出部分に当接するようにソース／ドレインコンタクトを形成することを更に含む、項目２４に記載の方法。
【国際調査報告】
2014531770.tif 000032
2014531770.tif 000033