(57)【要約】  直列「ＬＣ」回路を介して負荷に接続されたトランジスタ（Ｔ２）を備えるＦＥＴを有し、定電流源を介して供給電圧に接続され、共振コントローラを更に含み、前記共振コントローラは、ＡＣアプリケーションの電力制御を提供し、電源によって供給される入力インダクタの共振トラッキングシステムを含み、前記共振トラッキングシステムは、直列に２つの検出抵抗負荷を有する抵抗共振検出器を使用するＥ級増幅器。
2014528688.tif 000002
【特許請求の範囲】
【請求項１】
直列「ＬＣ」回路を介して負荷に接続されたトランジスタ（Ｔ２）を備えるＦＥＴを有し、定電流源を介して供給電圧に接続され、共振コントローラを更に含むＥ級増幅器。
【請求項２】
前記共振コントローラは、ＡＣアプリケーションの電力制御を提供し、電源によって供給される入力インダクタの共振トラッキングシステムを含み、前記共振トラッキングシステムは、直列に２つの検出抵抗負荷を有する抵抗共振検出器を使用する請求項１に記載のＥ級増幅器。
【請求項３】
前記共振コントローラは、構成要素、基準電圧、共振センサおよび第１の入力電流センサを含む請求項２に記載のＥ級増幅器。
【請求項４】
前記共振コントローラは、接地への第１および第２の検出抵抗Ｒ５およびＲ１１である検出抵抗負荷を含み、第１の検出抵抗Ｒ５が接地に至り、第２の検出抵抗Ｒ１１が基準電圧の入力と比較して出力制御ドライブ信号を提供するように比較器に供給する２つの検出抵抗負荷の間で受信される入力インダクタＬ２のフィードバックを有する請求項２または３に記載のＥ級増幅器。
【請求項５】
前記共振コントローラは、２つのそれぞれの信号の電圧加算ノードを形成する前記第１および第２の検出抵抗負荷の配列を含み、接地への前記第１の検出抵抗Ｒ５は、入力のＤＣ変動を検出し、比較器に供給する前記第２の検出抵抗Ｒ１１は、ＡＣ変動を検出する請求項４に記載のＥ級増幅器。
【請求項６】
前記共振コントローラは、システム電力が制御されるようなＬ２の望ましい電流を追跡するための主要な役割を有する第１の検出抵抗Ｒ５を含む請求項１〜５のいずれか１項に記載のＥ級増幅器。
【請求項７】
前記共振コントローラは、Ｌ２のリップル電流により、前記検出抵抗負荷Ｒ５におけるリップル情報の使用を含む請求項４に記載のＥ級増幅器。
【請求項８】
前記共振コントローラは、整流されたＡＣ波形によりシステムに課される大きい電圧範囲にわたり、十分な信号強度を確保するためにリップル成分を増幅するために、Ｒ１１と組み合わせて第１の検出抵抗負荷Ｒ５を含む請求項４に記載のＥ級増幅器。
【請求項９】
前記共振コントローラは、システム力率の制御を可能にするために選択されたＲ１１およびＲ５の比を含む請求項８に記載のＥ級増幅器。
【請求項１０】
前記共振コントローラは、ＡＣ信号が十分になると、システム共振周波数をデジタルシステム待ち時間と一致させることを含む請求項４に記載のＥ級増幅器。
【請求項１１】
前記ＡＣ信号が十分になるとシステム共振周波数をデジタルシステム待ち時間と一致させることは、オプションの位相遅れＲＣフィルタを追加することによって達成される請求項１０に記載のＥ級増幅器。
【請求項１２】
前記比較器の出力において前記システム共振周波数を前記デジタルシステム待ち時間と一致させることは、デジタルセクションで実行される請求項１１に記載のＥ級増幅器。
【請求項１３】
システム共振制御は、１つの本線電圧半サイクルにわたる正確および定期的な動作１５を良好に保証し、システムが、高速、低損失の動作に優先するゼロ電圧スイッチ（ＺＶＳ）を行うことを可能とする請求項４に記載のＥ級増幅器。
【請求項１４】
電流のオーバーシュートにより抵抗負荷経由のフローが可能で、これによって過電流に対する停止手段またはブレーキが提供されるように、前記ブレーキ要素が前記ブレーキ回路のＦＥＴをオフにするような入力インダクタ供給のフィードバックの決定にしたがった、増幅器のＦＥＴの出力および増幅器のＦＥＴの入力のためのフィードバック回路におけるＦＥＴおよび抵抗負荷Ｒ３およびトランジスタＴ３の配置によって備えられるブレーキ要素を有する、ブレーキ回路を更に備える請求項１〜１３のいずれか１項に記載のＥ級増幅器。
【請求項１５】
ブレーキ回路スイッチングは、その他の信号制御を電源オフにした後にしか行われないので、過電流の可能性を回避する請求項１４に記載のＥ級増幅器。
【請求項１６】
線形調整器と組み合わせたＦＥＴコントローラの使用によって、ＦＥＴゲートがしきい値内であることを保証するために入力電力のアクティブ整流器を含む電力制御を使用するアクティブ整流器を更に備える請求項１〜１５のいずれか１項に記載のＥ級増幅器。
【請求項１７】
前記線形調整器は、制御スイッチングにおける電流の最小化を通じて電力損失を最小化するために、１００Ｋオームの大きい抵抗Ｒ４およびＦＥＴの動作電圧に近い電圧を組み入れる請求項１６に記載のＥ級増幅器。
【請求項１８】
前記整流器は、ＰおよびＮの不純物添加ＭＯＳＦＥＴの複数のペアから形成され、１つのＰ不純物添加ＭＯＳＦＥＴのゲートは、Ｎ不純物添加ＭＯＳＦＥＴのドレーンに、およびその逆に接続される請求項１６または１７に記載のＥ級増幅器。
【請求項１９】
前記整流器は、ＮＦＥＴまたはＰＦＥＴのペアのペアを含み、１ボルト未満の電圧によるＦＥＴの動作は、前記整流器によって制御される請求項１８に記載のＥ級増幅器。
【請求項２０】
前記整流器は、前記ＰおよびＮの不純物添加ＭＯＳＦＥＴのペアのペアの間を接続するツェナー／抵抗配列を含む請求項１９に記載のＥ級増幅器。
【請求項２１】
ツェナーは、前記整流器ＦＥＴが確実にオンされるのに十分なだけの大きさであり、エネルギーの転送を低く抑える請求項１９に記載のＥ級増幅器。
【請求項２２】
前記ＭＯＳＦＥＴのインピーダンスはブリッジＭＯＳＦＥＴの充電中は低いので、急速な充電が可能であるが、いったんツェナー電圧に到達すると非常に高くなり、入力上にどのＡＣ信号があるかには関わりなく漏損が生じないようにする請求項１９に記載のＥ級増幅器。
【請求項２３】
ツェナーバイアス抵抗は、ブリッジＭＯＳＦＥＴゲートキャップを充電していないので、その値は非常に大きく、ごくわずかなエネルギーしか使用しない可能性がある請求項１９に記載のＥ級増幅器。
【請求項２４】
ゲート信号が低下すると、Ｄ１（Ｔｉのボディダイオード）はブリッジゲート容量を放電する請求項１９に記載のＥ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御に関し、詳細には、電力制御を達成するためのスイッチングの明確な制御に関する。より詳細には、本発明は、シリコン・トポロジーにおける電力制御の改良された手段を提供するが、そのような手段に限定されない。
【０００２】
本発明は、低電圧から本線電圧に至る電源、および直流（ＤＣ：Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）または交流（ＡＣ：Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔ）の電源の範囲に適用されうるが、便宜上、本発明は、本明細書において、ある範囲の電圧について発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）の制御に関して説明するものとする。特に、本発明は、Ｅ級増幅器に関して説明される。しかし、本発明の範囲は、Ｅ級増幅器に限定されず、その他の電力制御の使用のセクションの１つまたは複数を含むことができる。
【背景技術】
【０００３】
電力制御回路における重要な懸念事項は、電力損失および電力貯蔵である。スイッチモード電源において、電力損失は、さまざまな形で発生する。主要な方法の一部は以下のとおりである。
【０００４】
１．  以下の式により説明される抵抗Ｒ素子を通じて電流Ｉから生じる抵抗電力Ｐ損失
Ｐ＝Ｉ２×Ｒ
２．  ＦＥＴのようなスイッチがオンまたはオフのいずれかから遷移する場合、および電流または電圧のいずれかがＦＥＴ内にあったか、またはＦＥＴを通過した場合、遷移期間は前記ＦＥＴの両端間で電流および電力をもたらし、電力損失と同等となる。
【０００５】
３．  ハードスイッチングは、以前オフであり両端間で電圧Ｖを有するＦＥＴがオンに切り替わるイベントである。出力にわたる寄生容量Ｃは、３０エネルギーＥを保持する。
【０００６】
Ｅ．  ０．５×Ｃ×Ｖ２
この条件下でＦＥＴがオンになるごとに、貯蔵されたエネルギーは電力損失として放散される。
【０００７】
４．  Ｃがゲート容量であり、Ｒが接続ゲート抵抗である、等価ＲＣ回路の形態のゲートドライブ損失。ＲＣ回路は、周波数Ｆ、静電容量Ｃ、および電圧Ｖの２乗に比例して電力を放散する。
【０００８】
Ｐ＝ＦｘｃｘＶ２
電力制御の１つの特定の形態は、Ｅ級増幅器である。標準的なＥ級増幅器は、図１に示されるようなものであり、直列「ＬＣ」回路を介して負荷（Ｒ１）に接続されたトランジスタ（Ｔ２）を備えるＦＥＴを有し、大きいインダクタ（Ｌ２）を介して供給電圧（図示せず）に接続されている。Ｌ２は、概ね定電流源として機能する。Ｅ級増幅器は、接地に至るトランジスタ出力の両端間でキャパシタ（Ｃ１）を追加する。しかし、そのような電力増幅器は、ある程度の電力損失を被る。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、従来技術の欠点の１つまたは複数を克服または大幅に改善するか、もしくは効果的な代替策を少なくとも提供することが、本発明の目的である。
【課題を解決するための手段】
【００１０】
本発明は、状態ベースの制御を使用する電力制御の手段および方法を提供する。本発明は、個別に、または併せて使用されうる、いくつかの異なる変更を提供する。
【００１１】
ＡＣアプリケーションの電力制御は、電源によって供給される入力インダクタの共振トラッキングシステムを含むことができ、共振トラッキングシステム２０は、接地への直列の２つの検出抵抗負荷を有し、第１の検出抵抗負荷が接地に至り、第２の検出抵抗負荷が基準電圧の入力と比較して出力制御ドライブ信号を提供するように比較器に供給する、２つの検出抵抗負荷の間の入力インダクタのフィードバックを受信する、抵抗共振検出器を使用する。
【００１２】
検出抵抗負荷の配列は、明らかに、２つのそれぞれの信号の電圧加算ノードであることが分かる。接地への第１の検出抵抗負荷は、入力のＤＣ変動を検出することができる。比較器に供給する第２の検出抵抗負荷は、ＡＣ変動を検出することができる。
【００１３】
第２の抵抗負荷から比較器への供給は、ＲＣフィルタによって変更されてもよい。
【００１４】
電力制御は、過電流が生じないようにするために電圧入力フィードバック上にＲＣ回路を含む検出手段を有するブレーキ回路を含むことができる。
【００１５】
電力制御は、ＦＥＴゲートがしきい値内になることを保証するための、中に線形調整器と併せてＦＥＴコントローラがある、入力電力のアクティブ整流器を含むことができる。線形調整器は、制御スイッチングにおける電流の最小化を通じて電力損失を最小化するために、大きい抵抗および小さいツェナー電圧を組み入れることができる。
【００１６】
電力制御は、ＰおよびＮの不純物添加ＭＯＳＦＥＴの複数のペアから形成された整流器を含むことができ、１つのＰ不純物添加ＭＯＳＦＥＴのゲートは、Ｎ不純物添加ＭＯＳＦＥＴのドレーンに、およびその逆に接続される。好ましくは、ＰおよびＮの１０の不純物添加ＭＯＳＦＥＴのペアのペアがある。
【００１７】
このようにして、１ボルト未満の電圧でのＦＥＴの動作は、引き続き整流器によって制御される。これはまた、ＭＯＳＦＥＴのペアの動作が同時に生じることができない／不可能であるので、突き抜け現象を回避する。
【００１８】
本発明の１つの形態において、電力使用および電力損失を制限するように相互に補う共振および給電の周期でスイッチングする調節における状態スイッチングが提供される。
【００１９】
本発明は、Ｅ級増幅器に１つの形態で大幅な改善をもたらすことができる。
【００２０】
好ましい実施形態において、電力制御は、Ｅ級増幅器に関連し、以下のセクションのうちの任意の１つまたは複数を含むことができる。それらのセクションは次のものを含む。
【００２１】
Ａ．  共振トラッキング
Ｂ．  ブレーキ回路
Ｃ．  整流器
Ｄ．  ステップダウン（降圧）
しかし、これらのセクションはまた、類似する利点を実行するためにその他の電力制御システムに使用されてもよい。
【００２２】
本発明が、１つの形態においてＥ級トポロジー制御の新しい方法を提供することが分かる。自己共振ではあるが、新しい手法は、ＦＥＴドライブ制御が変換器のようなその他のコンポーネントから結合されるその他の自己共振システムとほとんど共通点を有していない。そのようなアプリケーションに関連する問題は、満足に定義されていない開始／停止条件、および波形制御のための制限された余地を含む。
【００２３】
提案される方法は、設計の自由度および利点を備えた、簡単なコンポーネントにおける、リアルタイムの、サイクルごとのデジタル制御を組み入れる。異なる値および周波数の複数の類似信号は、加算され、単一比較点によってしきい値処理される。それらのパラメータの制御は、並外れた効率、速度、および力率を備えた、ＤＣから、広い範囲の入力電圧の共振回路の物理的限度までの、正確な共振制御を可能にする。
【００２４】
本発明がさらに容易に理解されうるために、特定の実施形態が、非限定的な実施例により説明される。
【図面の簡単な説明】
【００２５】
【図１】従来技術のＥ級増幅器を示す回路図である。
【図２】本発明の実施形態のＥ級増幅器に使用される共振ドライバの形態の本発明の電力制御を示す回路図である。
【図３】ＡＣ検出を有するがブレーキのない制御を示す、本発明の１つの実施形態の電力制御を示す回路図である。
【図４】図３の電力制御回路のＶおよびＩの動作トレースを示す図である。
【図５】ブレーキを示す本発明の１つの実施形態の電力制御を示す回路図である。
【図６】図５の電力制御回路のＶおよびＩの動作トレースを示す図である。
【図７】整流器を示す本発明の１つの実施形態の電力制御を示す回路図である。
【図８】比較のために示される従来技術の整流器の電力制御を示す回路図である。
【図９】図８の電力制御回路のＶおよびＩの動作トレースを示す図である。
【図１０】アクティブ・プルダウンを備える整流器を示す本発明の１つの実施形態の電力制御を示す回路図である。
【図１１】図１０の電力制御回路のＶおよびＩの動作トレースを示す図である。
【図１２】線形調整器と組み合わせて、図１０のＦＥＴ  Ｘ１からＸ４の詳細を示すＮのＦＥＴ等価分岐回路を示す図である。
【図１３】線形調整器と組み合わせて、図１０のＦＥＴ  Ｘ１からＸ４の詳細を示すＰのＦＥＴ等価分岐回路を示す図である。
【図１４】ステップダウンおよびフライバックの代替を示す本発明の負荷へのアドオン電圧制御要素の１つの実施形態の電力制御を示す回路図である。
【図１５】１０ｍｓで９Ｖの図１４のステップダウンを使用する電力制御回路のＶおよびＩの動作トレースを示す図である。
【図１６】マイクロレベルで図１５の電力制御回路のＶおよびＩの動作トレースを示す図である。
【発明を実施するための形態】
【００２６】
この好ましい実施形態において図面を参照して、図２に示されるように、本発明は、以下のすべてのセクションを有するＥ級増幅器を提供する。
【００２７】
Ａ．  共振トラッキング
Ｂ．  ブレーキ回路
Ｃ．  整流器
Ｄ．  ステップダウン／フライバック
【００２８】
Ａ．  共振トラッキング
図１に示されるように、電力制御の１つの特定の形態は、Ｅ級増幅器である。標準的なＥ級増幅器は、直列「ＬＣ」回路を介して負荷（Ｒ１）に接続されたトランジスタ（Ｔ２）を備えるＦＥＴを有し、概ね定電流源として動作する大きいインダクタ（Ｌ２）を介して供給電圧（図示せず）に接続される。
【００２９】
しかし、これを低電圧または高電圧いずれかのＡＣアプリケーションに拡大することが、図３に示される。ここでは、成分０１、Ｖ１（基準電圧）、Ｒ２（共振センサ）、およびＲ５（入力電流センサ）を伴う新しい共振コントローラが含まれる。
【００３０】
ＡＣアプリケーションの電力制御は、電源によって供給される入力インダクタの共振トラッキングシステムを含み、共振トラッキングシステムは直列に２つの検出抵抗負荷を有する抵抗共振検出器を使用する。この場合、検出抵抗負荷は、接地への第１および第２の検出抵抗Ｒ５およびＲ１１である。入力インダクタＬ２のフィードバックは、第１の検出抵抗Ｒ５が接地に至り、第２の検出抵抗Ｒ１１が基準電圧Ｖ１の入力と比較して出力制御ドライブ信号を提供するように比較器０１に供給する２つの検出抵抗負荷の間で受信される。
【００３１】
検出抵抗負荷の配列は、明らかに、２つのそれぞれの信号の電圧加算ノードであることが分かる。接地への第１の検出抵抗Ｒ５は、入力のＤＣ変動を検出することができる。比較器０１に供給する第２の検出抵抗Ｒ１１は、ＡＣ変動を検出することができる。
【００３２】
Ｒ５の主要な役割は、Ｌ２の望ましい電流を追跡することである。このように、システム電力は容易に制御されうる。Ｌ２の避けることができないリップル電流により、Ｒ５は確かにリップル情報を含むことに留意されたい。そのため、通常の動作は、Ｒ１１を含めることなく生じうることが実現可能である。実際には、整流されたＡＣ波形によりシステムに課される大きい電圧範囲にわたり、リップル成分を増幅する必要性が明らかになる。これはＲ１１の重要点であり、Ｒ１１を含めることで十分な信号強度が確実に存在するようになる。Ｒ１１およびＲ５の比もまた、システム力率の制御を可能にすることに留意されたい。
【００３３】
ＡＣ信号が十分になると、システム共振周波数をデジタルシステム待ち時間と一致させることが必要になる場合もある。これは、図２においてＲ３およびＣ４として示される、オプションの位相遅れＲＣフィルタを追加することによって容易に達成されてもよい。比較器０１の出力における追加の待ち時間制御は、必要に応じてデジタルセクションで実行されてもよい。
【００３４】
図４は、上記の事項が、１つの本線電圧半サイクルにわたり、いかにして良好に正確および定期的な動作１５を保証するかを示し、マクロビューでは、いかにしてシステムが常に、高速、低損失の動作に優先するゼロ電圧スイッチ（ＺＶＳ：Ｚｅｒｏ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ）を行なうかを示す。
【００３５】
Ｂ．  ブレーキ回路
ブレーキを持たない図３の回路を参照すると、ブレーキがない場合、過電流条件がさまざまな問題をもたらしうることが分かる。ＡＣ信号は、共振の信号をもたらすＤＣリップルによりバイアスがかけられている。次いで、これはＲ１２およびＣ４を含み、それにより自己共振システムである、ＲＣシステムによって減速される。しかし、共振および電流パルスが追加される場合、過電流状態および障害がある。これは懸念の最大原因であり、従来技術の解決策では大量の電力を使用する。
【００３６】
ブレーキを備える回路は図５に示され、ブレーキ要素はＲ３およびトランジスタＴ３によって提供される。図２に示される他の形態において、Ｒ６およびＴ３はブレーキ要素を提供する。重要な効果は、オーバーシュートによりＲ１５経由のフロー（flow）が可能になる場合に、ブレーキ要素がＴ１のＦＥＴをオフにすることである。図５、および図６の動作トレースを参照すると、過電流に対する停止手段またはブレーキが提供されることが示される。特に、スイッチングは、その他の信号制御を電源オフにした後にしか行なわれないので、過電流の可能性を回避する。
【００３７】
Ｃ．  整流器
従来技術のアクティブ整流器回路は、図８に示され、動作トレースが図９に示される。特に、ＡタイプまたはＮタイプのいずれかであるＦＥＴは、ほぼ１００オーム程度のＲ４のような外部抵抗に接続されるので、大量の電流フローおよび相応する電力損失を許容する。特に、図９のトレースは、上部に入力を、中央部に有効出力を示す。しかし、下側トレースによって示されるように、動作全体を通じて大量の電力損失がある。
【００３８】
しかし、本発明は、図７に最も簡略な形式で示され、図１０、１２、および１３に詳細に示され、図１１のトレースは、ＦＥＴゲートがしきい値内であることを保証するために入力電力のアクティブ整流器を含む電力制御を使用することができる整流器を示す。これは、線形調整器と組み合わせたＦＥＴコントローラによって達成される。線形調整器は、制御スイッチングにおける電流の最小化を通じて電力損失を最小化するために、ほぼ１００Ｋオーム程度の大きい抵抗Ｒ４およびＦＥＴの動作電圧に近い電圧を組み入れることができる。図９のトレースとは対照的に、図１０の本発明の図１１におけるトレースは、上部に入力を、中央部に有効出力を示す。しかし、下側トレースによって示されるように、動作全体を通じて最小の断続的な電力損失がある。
【００３９】
図１０に示されるように、電力制御は、ＰおよびＮの不純物添加ＭＯＳＦＥＴの複数のペアから形成された整流器を含むことができ、１つのＰ不純物添加ＭＯＳＦＥＴのゲートは、Ｎ不純物添加ＭＯＳＦＥＴのドレーンに、およびその逆に接続される。この場合、ＰおよびＮの不純物添加ＭＯＳＦＥＴのペアのペアがあり、各々Ｘ１からＸ４は図１２および図１３のＮＦＥＴまたはＰＦＥＴを備える。
【００４０】
このようにして、１ボルト未満の電圧によるＦＥＴの動作は、引き続き整流器によって制御される。これはまた、ＭＯＳＦＥＴのペアの動作が同時に生じることはありえず、しきい値を超える電圧を追加することができないので、突き抜け現象を回避する。
【００４１】
特に低電圧、高電流のアプリケーションにおいて、ＡＣ／ＤＣ整流は、さほど大きい順方向伝導電圧降下を有する必要はないので、ダイオード（ショットキー、ＰＮ、カーバイドなど）よりも、ＦＥＴフルブリッジでさらに効率的に実行されてもよい。実施において以下のような考慮事項がある。
【００４２】
１．  最大電圧がＦＥＴゲート値を超える場合、ＭＯＳＦＥＴが破壊されないようにするため、保護が行なわれる必要がある。これは、提供される概略図におけるツェナー／抵抗配列の目的である。
【００４３】
２．  ツェナーは、最大ゲート電圧よりもほんのわずか小さい必要があり、そうしないとツェナーを経由する伝導が大量のエネルギーを消費し、それは残念なことに、ゲート容量がＦＥＴをオンにするために必要なエネルギーをはるかに超えるエネルギーを有することを意味する。
【００４４】
３．  抵抗は、入力電圧がツェナーを超える場合に電流を制限できる十分な大きさである必要があるが、十分にオンおよびオフの時間を短くできるように、およびＦＥＴ突き抜け現象を防ぐように十分に小さい必要がある。
【００４５】
４．  ＭＯＳＦＥＴはゲート容量を有するので、例と同様に使用される任意の抵抗は、オンおよびオフの切り替え遅延に関する問題を生じる。
【００４６】
５．  ゲート容量および抵抗はＲＣフィルタを形成するが、ＲＣフィルタは、ＡＣが入力上にある場合にエネルギーを消費して、周波数および振幅とともに悪化する。
【００４７】
図１０に示される新しい構成は、図８の従来技術と類似する外観である。しかし、Ｘモジュールをさらに調べると明らかな相違が、図１２および図１３の「ＳＣＨ  ＮＦＥＴ基礎」および「ＳＣＨ  ＰＦＥＴ基礎」に示される。各分岐回路（ＮおよびＰ）は、従来技術のＭＯＳＦＥＴ、ツェナー、および抵抗を、ブリッジの底部のＮの分岐回路、ブリッジの上部のＰの分岐回路に置き換えるように設計される。
【００４８】
Ｎ  ＦＥＴ分岐回路を調べると、完全なＦＥＴモデルがボックス内に表される。ボックスの外部には、追加された回路、ダイオードおよびＦＥＴ（ＭＯＳＦＥＴは常にボディダイオードを有するので唯一の素子となる）、抵抗、およびツェナーがある。ＭＯＳＦＥＴの追加は、回路に以下のような大きな影響を有する。
【００４９】
１．  ツェナーはこれで、整流器ＦＥＴが確実にオンにされるのに十分なだけの大きさになり、エネルギーの転送を低く抑えることができる。
【００５０】
２．  ＭＯＳＦＥＴのインピーダンスはブリッジＭＯＳＦＥＴの充電中は低いので、急速な充電が可能であるが、いったんツェナー電圧に到達すると非常に高くなり、入力上にどのＡＣ信号があるかには関わりなく漏損が生じないようにする。
【００５１】
３．  ツェナーバイアス抵抗はもはやブリッジＭＯＳＦＥＴゲートキャップを充電していないので、その値は非常に大きく、ごくわずかなエネルギーしか使用しない可能性がある。
【００５２】
４．  ゲート信号が低下すると、Ｄ１（Ｔｉのボディダイオード）はブリッジゲート容量を放電する。
【００５３】
Ｐ  ＦＥＴ分岐回路は動作において同一であるが、ただしＰ  ＦＥＴであるので負電圧という意味に限られる。
【００５４】
図９の従来技術のトレースファイルおよび図１１の新しいアクティブ整流器を参照すると、赤（上部）トレースは、構築された波形の、はるかに高い周波数で５Ｖｐｐ信号の、１２ＶＲＭＳ（＋−１７ボルトピークツーピーク）ＡＣのベース信号を示す。次のトレースは、ソースからの電流を示し、緑は負荷抵抗Ｒ１の電圧であり、最後のトレースは、半波ブリッジＰ／Ｎ  ＦＥＴペアに入る電流である。最大の改善の指標は、図１１のトレースであり、示されているように、新しいアクティブ整流器は、スイッチング電流を除いては明らかな電流を伴わない。測定値は、図９との簡単な比較により、従来のシステムの９５％に対して新しいシステムが９８％の効率であることを示した。この分岐は、従来技術のツェナーがさらに伝導するのに応じて、または周波数が増大した場に、大きい入力電圧範囲にわたり、はるかに大きくなってゆく。
【００５５】
最後に、図１０の次の反復は、ブリッジＦＥＴのしきい値電圧を新しいゲートドライブＦＥＴのボディダイオードよりも低くすることができる機能拡張を示す。信号はＮおよびＰ分岐回路の間で共有されて、ＦＥＴが確実にシャットダウンされる。
【００５６】
各々のＮまたはＰペアにおいて、対向側ドライブＦＥＴもまた、もう一方の新たに加えられた「プルダウン」ＦＥＴを駆動する。
【００５７】
Ｄ．  ステップダウン／フライバック
図１４に示されるステップダウン／フライバック・コンポーネントは、多くの場合、動作電圧の制限によるＬＥＤの電力制御のために、図２に示されるキャパシタＣ２の両端間で出力において接続することが必要とされる。しかし、そのようなシステムは、その他の電力制御領域においては必須でないこともある。
【００５８】
光ダイオード（ＬＥＤ）の一定順方向電圧特性により、並列に接続されたキャパシタにおける使用可能なエネルギーは非常に限られている。これは、ＬＥＤ  Ｖｆ（順方向電圧）を上回るキャパシタ内の任意の電圧が、伝導が停止する時点となるＶｆに低下するまで、より高い電流で迅速に放電されるためである。その簡単な手法は、直列に抵抗を備えることであるが、そうすることでＶｆを超える電圧において電流を制限する。この手法の欠点は、当然ながら、抵抗において消費されるエネルギーである。
【００５９】
さらに複雑な方法は、完全「降圧（ｂｕｃｋ）」回路を実施することである。これを良好に実施すことで、複雑さとコストという代償を払って、追加の電力損失を最小化することができる。その潜在的な問題は、電圧の上昇に応じて電流が低下する、およびその逆の状態が生じる、「負のインピーダンス（ｎｅｇａｔｉｖｅ  ｉｍｐｅｄａｎｃｅ）」の導入である。これは、電流および電圧が共に、比例的またはそうでなく上昇および降下する「正のインピーダンス（ｐｏｓｉｔｉｖｅ  ｉｍｐｅｄａｎｃｅ）」と対照をなすものである。独立型の回路において、降圧の負のインピーダンスは問題とはならないが、別の制御方式と併せて使用される場合、問題を生じることがある。
【００６０】
キャパシタを直接ＬＥＤとともに並列に備えることに関わるもう１つの問題は、昇圧（ｂｏｏｓｔ）トポロジーを使用している場合に生じる。出力電圧が入力電圧よりも常時高い必要があるので、ＬＥＤ  Ｖｆは比較的高くしなければならない。入力電圧が１７Ｖピーク（１２ＶＲＭＳ）に到達しうるＭＲ１６の場合、これは結果を２０Ｖ＋チップに制限する。より低い電圧のＬＥＤを使用しようとする場合、当然の解決策は、昇圧の後に降圧ステージを導入することである。しかし、そうすることで、個々の昇圧および降圧ステージが相互に「争う」という問題をもたらし、その問題こそが、大きな容量エネルギー備蓄バッファリングが相互間にあるにもかかわらず、負のインピーダンス負荷（降圧）によって生じた過電圧出力条件によりブースタが頻繁に電源オフになってしまう理由である。
【００６１】
本発明は、導入されるべきはるかに簡単なステップダウン機構を含み、この機構ははるかに安価に実施することができ、しかも正のインピーダンスによる昇圧を提供する。
【００６２】
図１４を参照すると、一般的に可能な組み合わせが示される。この組み合わせは、９Ｖおよび２１Ｖ  ＬＥＤの解決策に使用されてもよい。２１Ｖ  ＬＥＤがすでにより高い電圧要件を満たしているとしても、本線周波数（５０〜６０Ｈｚ）を超えるＬＥＤのリップル電流は、現在使用可能な大きい動作電圧範囲によるさらに容易に使用可能なエネルギー備蓄の理由から、はるかに優れている。
【００６３】
降圧の場合は負荷電圧まで、フライバックの場合完全な範囲の、正確な負荷調整を可能にすることを含む従来技術における降圧の利点がある。しかし、以下のような降圧およびフライバックに関する問題もある。
【００６４】
１．  高価であること
２．  複雑な閉ループシステムであり、特に（降圧構成において）高圧側ＦＥＴドライブが必要である場合には非効率的であること
３．  電圧供給に負のインピーダンス特性を課すこと
４．  複雑さおよび安定度の要件が概して最大速度を制限し、そのため実施にあたりさらに大きい受動素子を必要とすること
同様に、固定の周波数およびデューティ・ステップダウンまたはフライバックの利点がある。
【００６５】
１．  開ループ（フィードバックなし）により、非常に安価で実施が容易であること
２．  低圧側スイッチングしか必要としないので、実施が容易であること
３．  常時正のインピーダンスを課すので、昇圧のような調整ステージとの組み合わせが容易であること
４．  簡易性、つまりより高い速度は共振源ドライブ能力によってしか制限されないので、極めて高くなりうること。
【００６６】
固定の周波数およびデューティ・ステップダウンまたはフライバックに関する問題は以下のとおりである。
【００６７】
１．  開ループとは、動作が入力電圧の固定変換に制限される、つまり適応が可能ではないことを意味する。
【００６８】
本発明の動作は図面を参照するが、図１４において、Ｒ４がＤ１と直列に含まれ、望ましい寄生コンポーネントで構成される「実際の」ＬＥＤを表すことに留意されたい。９Ｖの概略およびトレースにおいて参照されるステップダウンは、この例Ｖ３において、非常に簡単な動作を有し、ＦＥＴを駆動することができる任意のタイプの振動源を実装する。ＦＥＴがバイアス電流をオンにされると、電流はＬ３でＬＥＤ（Ｄ１）およびＣ３を上昇させ始める。ＦＥＴがオフになると、インダクタはＤ１およびＣ３に放電する。Ｃ３は単に、ＬＥＤの電流リップルを最小に保持するためのＡＣバイパスとしての役割を果たし、したがって極めて小さくなりうる。この簡単なアクションの結果、Ｌ３がＬＥＤと直列の追加のインピーダンスとなり、ＬＥＤ  Ｖｆと貯蔵Ｃ３との間の電圧の差のみによって変化する。このインピーダンスは、Ｌ１のインダクタンス、またはインバータの周波数／デューティ・サイクル比を変更することによって変動してもよい。
【００６９】
２１Ｖのトレースおよび概略図において参照されるフライバックは、上記のように、実施が著しく簡単であり、また図１４に概ね示される。ＦＥＴがバイアス電流をオンにされると、Ｌ１は充電を開始する。ＦＥＴがオフになると、Ｌ１はＣ４およびＬＥＤに放電する。この場合も同様に、Ｃ４は、単にＡＣをバイパスして、ＤＣ電流をＬＥＤに供給するために含まれる。この回路は、ＬＥＤ電圧未満にＣ４を放電することができるという点でステップダウンと異なる。これは、２１Ｖのような大きいＶｆでは望ましいが、最小の許容ブースト電圧をすでに下回っている電圧の場合には極めて望ましくない。ステップダウンの場合と同様に、インダクタは、周波数およびデューティ・サイクル比が固定されている限り、概ね線形の、正のインピーダンスとして現れる。
【００７０】
任意の周波数およびデューティが実施されてもよく、以下のようないくつかの調節について利点があることに留意されたい。
【００７１】
１．  周波数ジッタ  −  電磁干渉（ＥＭＩ：Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）が生じる場合に役立つ可能性がある
２．  （例に使用されている）５０／５０以外のデューティ・サイクル比は、より低いＶｆが望ましい場合には特に有用となりうるが、デューティをたとえば１５／８５オン／オフに設定することで、使用される発信源に応じて、さらに複雑さまたはフィードバックを追加することなく、電圧を３ボルト（単一ＬＥＤチップ）まで低くステップダウンすることが可能になる。
【００７２】
本明細書において、電力制御の特定の実施形態を説明してきたが、本発明のその他の実施形態が上記で説明されている特徴の任意の数およびいずれか１つの任意の組み合わせを呈することができることが、さらに想定される。しかし、本発明の精神および範囲を逸脱することなく変形および変更が行なわれてもよいことが理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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