(57)【要約】  相互接続構成要素１０は第１の支持部１２を含み、各々が第１の表面１４に隣接する第１の端部２６と第２の表面１６に隣接する第２の端部２４を有するように支持部の表面に対して実質的に垂直に支持部を貫通して延在する複数の第１の導電性ビア２２を有する。第２の支持部３０は、各々が第１の表面３４に隣接する第１の端部４４と第２の表面３２に隣接する第２の端部４２を有するように支持部の表面に対して実質的に垂直に支持部を貫通して延在する複数の第２の導電性ビア４０を有する。再分配層５０は、第１の支持部の第２の表面と第２の支持部の第２の表面との間に配置され、第１のビアのうちの少なくとも一部を第２のビアのうちの少なくとも一部と電気的に接続する。第１及び第２の支持部は、１２ｐｐｍ／℃未満のＣＴＥを有することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第１の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第１の導電性ビアを有する前記第１の支持部と、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第２の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第２の導電性ビアを有する前記第２の支持部と、
前記第１の支持部の前記第２の表面と前記第２の支持部の前記第２の表面との間に配置され、前記第１のビアのうちの少なくとも一部を前記第２のビアのうちの少なくとも一部と電気的に接続する再分配層と、
を備える、相互接続構成要素。
【請求項２】
前記第１の支持部及び前記第２の支持部のうちの少なくとも一方の前記第１の表面を覆って形成された少なくとも１つの再分配層を更に備え、前記再分配層はその外側表面に露出している接点を含み、前記接点は前記第１の導電性ビア又は前記第２の導電性ビアと接続している、請求項１に記載の相互接続構成要素。
【請求項３】
前記第２の支持部の前記第１の表面に露出している第２の接点を更に備え、前記第２の接点は前記第２の導電性ビアと接続している、請求項２に記載の相互接続構成要素。
【請求項４】
前記第１の支持部内の前記導電性ビアの最小ピッチが、前記第２の支持部内の前記導電性ビアの最小ピッチよりも小さく、前記相互接続構成要素が前記第１の支持部の前記第１の表面に露出している第１の接点を更に備え、前記第１の接点は前記第１の導電性ビアと接続している、請求項１に記載の相互接続構成要素。
【請求項５】
前記第１及び第２の導電性ビアの前記第１の端部が、超小型電子素子、回路パネル、及びパッケージ基板のうちの少なくとも１つに前記相互接続素子を結合するために使用可能であり、前記第１の導電性ビア又は前記第２の導電性ビアの前記第１の端部のうちの少なくとも一方が超小型電子素子の面における要素接点の空間分布に適合し、前記第１の導電性ビア又は前記第２の導電性ビアの前記第１の端部のうちの少なくとも一方が回路パネル及びパッケージ基板のうちの少なくとも一方の面に露出している回路接点の空間分布に適合する、請求項１に記載の相互接続構成要素。
【請求項６】
前記第１の導電性ビアの前記第１の端部が、前記相互接続構成要素を超小型電子素子に結合するために使用可能であり、前記第１の支持部が前記超小型電子素子のＣＴＥ以上でかつ前記第２の支持部のＣＴＥ以下のＣＴＥを有する、請求項５に記載の相互接続構成要素。
【請求項７】
前記第１の導電性ビアの前記第１の端部が、前記第１の支持部の前記第１の表面に露出している第１の接点を介して前記相互接続構成要素を前記超小型電子素子に結合するために使用可能であり、前記第１の接点は前記第１の導電性ビアの上に位置してこれと接続している、請求項６に記載の相互接続構成要素。
【請求項８】
前記第２の導電性ビアの前記第１の端部が、前記相互接続素子を回路パネル又はパッケージ基板に結合するために使用可能であり、前記第２の支持部が前記第１の支持部の前記ＣＴＥ以上であるＣＴＥを有する、請求項５に記載の相互接続構成要素。
【請求項９】
前記第２の導電性ビアの前記第１の端部が、前記第２の支持部の前記第１の表面に露出している第２の接点を介して前記相互接続構成要素を前記回路パネル又はパッケージ基板に結合するために使用可能であり、前記第２の接点は、前記第２の導電性ビアの上に位置してこれと接続している、請求項８に記載の相互接続構成要素。
【請求項１０】
前記第１及び第２の支持部が、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有する、請求項１に記載の相互接続構成要素。
【請求項１１】
前記第１の支持部が３〜６ｐｐｍ／℃の範囲のＣＴＥを有し、前記第２の支持部が６〜１２の範囲のＣＴＥを有する、請求項１０に記載の相互接続構成要素。
【請求項１２】
前記第１の導電性ビアが第１のピッチで相互に間隔を空けて離れており、前記第２の導電性ビアが前記第１のピッチよりも大きな第２のピッチで相互に間隔を空けて離れている、請求項１に記載の相互接続構成要素。
【請求項１３】
前記再分配層が、
誘電体層と、
前記誘電体層に埋設され、前記誘電体層を少なくとも部分的に貫通して延在する第３の導電性ビアを含む配線回路であって、前記配線回路は、前記第１の導電性接点のうちの少なくとも一部を前記第２の導電性接点のうちの少なくとも一部と電気的に接続する、前記配線回路と、を更に含み、
前記第３の導電性ビアの最小ピッチが、前記第１の導電性ビアの最大ピッチよりも大きくかつ前記第２の導電性ビアの最小ピッチよりも小さい、請求項１に記載の相互接続構成要素。
【請求項１４】
前記再分配層が第１及び第２の部分を含み、前記第１の部分が前記第１の表面及び前記第１の導電性接点を含み、前記第２の部分が前記第２の表面及び前記第２の導電性接点を含み、前記第１及び第２の部分の各々が中間表面及び中間接点を更に含み、前記中間表面が相互に対向し、前記中間接点が相互に接合されている、請求項１に記載の相互接続構成要素。
【請求項１５】
前記中間接点が導電塊を使用して相互に接合され、前記構成要素が前記中間表面間にアンダーフィルを更に備え、前記アンダーフィルが前記導電塊のそれぞれの間の空隙を塞ぐ、請求項１４に記載の相互接続構成要素。
【請求項１６】
前記中間接点が相互に融合し、前記中間表面に露出している誘電性材料が相互に融合している、請求項１４に記載の相互接続構成要素。
【請求項１７】
前記第１の導電性ビアの最小ピッチが前記第２の導電性ビアの最小ピッチよりも小さい、請求項１に記載の相互接続構成要素。
【請求項１８】
前記第１及び第２の支持部の前記第１の表面間に配置され、前記第１の導電性ビア、前記第２の導電性ビア、前記第１の接点、及び前記第２の接点のうちの１つ以上と電気的に接続している受動素子を更に備える、請求項１に記載の相互接続構成要素。
【請求項１９】
前記受動素子が前記第１の支持部の前記第２の表面と前記第２の支持部の前記第２の表面との間に配置されている、請求項１８に記載の相互接続構成要素。
【請求項２０】
前記受動素子が前記第１又は第２の支持部のうちの一方の前記第１の表面と反対側の第２の表面との間に配置されている、請求項１８に記載の相互接続構成要素。
【請求項２１】
前記受動素子が、前記第１及び第２の支持部のうちの一方の前記第２の表面と前記第１及び第２の支持部のうちの他方の前記第１の表面との間に配置されている、請求項１９に記載の相互接続構成要素。
【請求項２２】
前記第１及び第２の支持部のうちの少なくとも一方が半導体材料からなる、請求項１に記載の相互接続構成要素。
【請求項２３】
半導体材料からなる前記第１又は第２の支持部のうちの何れかが、当該支持部の前記導電性ビアに隣接した部分を囲む誘電体ライニングを含む、請求項２２に記載の相互接続構成要素。
【請求項２４】
前記第１及び第２の支持部のうちの少なくとも一方がガラスを含む、請求項１に記載の相互接続構成要素。
【請求項２５】
請求項１に記載の相互接続構成要素と、
第１の超小型電子素子の面に要素接点を有する前記第１の超小型電子素子と、
を備え、
前記第１のビアの前記第１の端部が前記超小型電子素子の前記要素接点の空間分布に適合し、前記要素接点が導電性接合材料塊を介して前記第１のビアの前記第１の端部と接合されている、超小型電子アセンブリ。
【請求項２６】
第２の超小型電子素子の上に要素接点を有する前記第２の超小型電子素子を更に備え、前記第２の支持部の伸長部分が前記第１の支持部の縁部よりも遠方に伸長し、前記第２の超小型電子素子が前記伸長部分の上に実装され、前記第１のビアのうちの前記伸長部分に露出している第１のビアと電気的に接続している、請求項２５に記載の超小型電子アセンブリ。
【請求項２７】
ワイヤボンドを更に備え、前記ワイヤボンドが前記第２の超小型電子素子を前記第１のビアのうちの前記伸長部分に露出している第１のビアと電気的に相互接続している、請求項２６に記載の超小型電子アセンブリ。
【請求項２８】
第２のワイヤボンドを更に備え、前記第２のワイヤボンドは前記第１のビアのうちの前記伸長部分に露出している第１のビアを前記回路接点のうちの一部と接続する、請求項２６に記載の超小型電子アセンブリ。
【請求項２９】
基板の表面に形成された回路接点を有する前記基板を更に備え、前記第２の導電性ビアが前記回路接点と電気的に接続している、請求項２５に記載の超小型電子アセンブリ。
【請求項３０】
前記第２の支持部が、その第１の表面に露出している第２の接点を有し、前記第２の導電性ビアと電気的に接続しており、前記第２の接点は前記回路接点に接合されている、請求項２９に記載の超小型電子アセンブリ。
【請求項３１】
請求項２５に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続している１つ以上の他の電子構成要素と、を備えるシステム。
【請求項３２】
相互接続構成要素を製造する方法であって、
仕掛りユニット上に再分配層を形成する工程であって、前記仕掛りユニットは第１の支持部の第１の表面からこの表面に対して実質的に垂直な方向に延在する複数の開口部を有する前記第１の支持部を含み、前記再分配層は前記複数の開口部と位置合わせされた配線回路を含む、前記形成する工程と、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面を有する第２の支持部を、前記再分配層を前記第１及び第２の支持部間に配置するようにして前記仕掛りユニットと接合する工程と、
前記再分配層の前記配線回路と接続している前記第１の支持部を貫通して延在する第１の導電性ビアを形成し、前記主表面に対して実質的に垂直に前記支持部を貫通して延在し、かつ各々が第１の端部及び第２の端部を有し前記第２の端部が前記第２の表面に隣接するような第２の導電性ビアを前記第２の支持部内に形成し、前記第１の導電性ビアが前記第１の支持部を貫通して延在し、前記第２の導電性ビアが前記第２の支持部を貫通して延在し、前記第１及び第２のビアが前記再分配層を介して電気的に接続するように、前記第１の開口部を導電性材料で塞ぐ工程と、
を備える、方法。
【請求項３３】
前記第１及び第２の支持部が１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有する、請求項３２に記載の方法。
【請求項３４】
前記開口部が前記第１の支持部を部分的に貫通して延在するように形成され、第１の支持部を貫通する第１の導電性ビアを形成する工程が、前記第１の表面と実質的に平行でこの表面から間隔を空けて離れている前記第１の支持部の第２の表面を形成すると共に前記第２の表面に前記第１の開口部を露出させるために、前記第１の支持部の一部を除去する工程を更に含む、請求項３２に記載の方法。
【請求項３５】
前記第１の支持部の前記一部を除去する工程の後に前記開口部を前記導電性材料で塞ぐ、請求項３４に記載の方法。
【請求項３６】
前記再分配層を形成する工程の前に前記開口部が前記導電性材料で塞がれ、前記第１の支持部の一部を除去する前記工程がその前記第２の表面に前記開口部内の前記導電性材料を露出させる、請求項３４に記載の方法。
【請求項３７】
前記穴が前記配線回路の部分を露出させるようにして前記再分配層を形成する工程の後に前記第１の支持部内の前記開口部が形成される、請求項３２に記載の方法。
【請求項３８】
前記再分配層が、結合剤の層を使用して前記第２の支持部の再分配層の上に形成される、請求項３２に記載の方法。
【請求項３９】
少なくとも前記第２の導電性ビアを形成する工程が、穴が前記第２の支持部の前記第２の表面に開口するようにして前記第２の支持部を貫通する前記穴を形成する工程と、前記再分配層と結合する前に導電性材料で前記穴を塞ぐ工程と、前記支持部の前記第１の表面を形成し、前記第１の表面に前記ビアの前記第１の端部を露出させるために、前記支持部から材料を除去する工程とを含む、請求項３２に記載の方法。
【請求項４０】
穴が前記配線回路の接点を露出させるように、前記再分配層と結合した後に、前記第２の支持部を貫通する前記穴を作製し、次に前記穴を前記第２の接点のうちの対応するそれぞれと電気的に接続する導電性材料で塞ぐことにより、少なくとも前記第２のビアを形成する、請求項３２に記載の方法。
【請求項４１】
前記第２の支持部の前記第２の表面に穴が開口するようにして前記第２の支持部の一部を貫通する前記穴を作製し、前記支持部を前記再分配層と結合し、前記第１の表面に前記穴が開口しておりその箇所で対応する接点が露出するように前記支持部から材料を除去し、前記導電性接点と電気的に接続し、前記穴を前記第１の表面に隣接する導電性材料で塞ぐことにより、少なくとも前記第２のビアを形成する、請求項３２に記載の方法。
【請求項４２】
少なくとも前記第１の支持部及び前記再分配層が、単一のウェハー内の第１の支持部上に形成された複数の再分配層のうちのそれぞれとして形成され、次にこのウェハーが分割されて前記第１の支持部を含む複数の第１の支持部のうちのそれぞれの上に形成された再分配層の別々のユニットを形成する、請求項３２に記載の方法。
【請求項４３】
前記相互接続構成要素内に受動素子を埋設する工程と、前記受動素子を前記第１のビア、前記第２のビア、前記第１の接点、又は前記第２の接点のうちの１つと接続する工程とを更に備える、請求項３２に記載の方法。
【請求項４４】
前記第１の支持部内の前記導電性ビアの最小ピッチが前記第２の支持部内の前記導電性ビアの最小ピッチよりも小さく、前記方法は前記第１の支持部の前記第１の表面に露出している第１の接点を形成する工程を更に備え、前記第１の接点は前記第１の導電性ビアと接続するように形成されている、請求項３２に記載の方法。
【請求項４５】
前記第１の支持部が３〜６ｐｐｍ／℃の範囲のＣＴＥを有する材料から作製され、前記第２の支持部が６〜１２ｐｐｍ／℃の範囲のＣＴＥを有する材料から作製される、請求項３２に記載の方法。
【請求項４６】
前記第１の導電性ビアが第１のピッチで相互に間隔を空けて形成され、前記第２の導電性ビアが前記第１のピッチよりも大きな第２のピッチで相互に間隔を空けて形成される、請求項３２に記載の方法。
【請求項４７】
前記再分配層がその第１の表面に、前記配線回路の一部であり前記第１のビアの前記第２の端部のうちの少なくとも一部と実質的に位置合わせされている第１の導電性接点を含むように形成され、前記配線層がその前記第２の表面に、前記配線回路の一部であり前記第２のビアの前記第２の端部のうちの少なくとも一部と実質的に位置合わせされている第２の導電性接点を含み、前記配線回路が前記第１の導電性接点のうちの少なくとも一部を前記第２の導電性接点のうちの少なくとも一部と電気的に接続するように形成され、前記配線回路が前記誘電体層を貫通する第３の導電性ビアを有して形成され、前記第３の導電性ビアの最小ピッチが前記第１の導電性ビアの最大ピッチよりも大きくかつ前記第２の導電性ビアの最小ピッチよりも小さい、請求項４６に記載の方法。
【請求項４８】
前記再分配層を形成する工程が、前記配線回路を少なくとも部分的に埋設するように誘電体層を堆積する工程を含む、請求項４７に記載の方法。
【請求項４９】
前記第１の導電性ビアの最小ピッチが前記第２の導電性ビアの最小ピッチよりも小さい、請求項３２に記載の方法。
【請求項５０】
少なくとも前記第１の導電性ビアがめっきによって形成される、請求項３２に記載の方法。
【請求項５１】
酸化物による面間結合を用いて前記第２の支持部に結合する工程を含み、前記再分配層を前記第２の支持部上に形成する、請求項３２に記載の方法。
【請求項５２】
少なくとも前記第２の支持部が半導体材料から作製される、請求項３２に記載の方法。
【請求項５３】
少なくとも前記第２の導電性ビアを形成する工程が、穴の壁部を画定する前記穴を前記第２の支持部内に形成する工程と、前記穴の壁部に沿って誘電体ライニングを堆積する工程と、前記穴の残部を導電性金属で塞ぐ工程とを含む、請求項５２に記載の方法。
【請求項５４】
相互接続構成要素を製造する方法であって、
中間表面同士を対向させ、中間接点を電気的に相互接続するように、前記中間表面及びその上に露出している前記中間接点を有する第１の仕掛りユニットを前記中間表面及びその中で露出している前記中間接点を有する第２の仕掛りユニットに接合する工程を備え、
前記第１の仕掛りユニットは、双方の間の厚さを定める第１の表面及び反対側の第２の表面を有する第１の支持部、並びに各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するようにして前記支持部を貫通して延在する複数の第１の導電性ビアを含み、前記支持部の前記第２の表面に第１の再分配部が形成され、前記第１の再分配部は前記第１の中間表面を画定すると共に前記第１の中間接点を含み、前記第１の中間接点は前記第１の導電性ビアと電気的に接続し、
前記第２の仕掛りユニットは、双方の間の厚さを定める第１の表面及び反対側の第２の表面を有する第２の支持部、並びに各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するようにして前記支持部を貫通して延在する複数の第２の導電性ビアを含み、前記支持部の前記第２の表面に第２の再分配部が形成され、前記第２の再分配部は前記第２の中間表面を画定すると共に前記第２の中間接点を含み、前記第２の中間接点は前記第２の導電性ビアと電気的に接続する、方法。
【請求項５５】
前記第１の導電性ビアが第１のピッチで相互に間隔を空けて形成され、前記第２の導電性ビアが前記第１のピッチよりも大きな第２のピッチで相互に間隔を空けて形成される、請求項５４に記載の方法。
【請求項５６】
前記中間接点が導電塊を使用して相互に接合され、前記方法が前記中間表面間にアンダーフィルを形成する工程を更に備え、前記アンダーフィルは前記導電塊のそれぞれの間の空隙を埋めるために形成される、請求項５４に記載の方法。
【請求項５７】
前記中間接点が相互に融合し、前記中間表面に露出している誘電性材料が相互に融合する、請求項５４に記載の方法。
【請求項５８】
超小型電子アセンブリを製造する方法であって、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、並びに前記第１及び第２の主表面に対して実質的に垂直に前記支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような第１の複数の導電性ビアを有する第１の支持部と、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、並びに前記第１及び第２の主表面に対して実質的に垂直に前記支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような第２の複数の導電性ビアを有する第２の支持部と、
前記第１の支持部の前記第２の表面に結合している第１の表面、前記第１の表面から間隔を空けて前記第２の支持部の前記第２の表面に結合している第２の表面、前記第１の表面に沿って前記第１の支持部のビアのそれぞれと接続している第１の複数の導電性接点、及び前記第２の表面に沿って前記第２の支持部のビアのそれぞれと接続している第２の複数の導電性接点を有する再分配層であって、前記第１の複数の接点のうちの少なくとも一部が前記第２の複数の接点のうちの少なくとも一部と電気的に接続している、再分配層と、
を有する相互接続構成要素と共に超小型電子素子の面上に要素接点を有する前記超小型電子素子を組み立てる工程を備え、前記第１のビアの前記第１の端部が前記要素接点の空間分布に適合し、前記第１の端部が前記要素接点と接合される、超小型電子アセンブリを製造する方法。
【請求項５９】
回路パネルの面上に回路接点を有する前記回路パネルを前記相互接続構成要素と共に組み立てる工程を更に備え、前記第２の接点が前記回路接点の空間分布に適合し、前記回路接点に接合される、請求項５８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１１年９月１４日に出願され、「ＬＯＷ  ＣＴＥ  ＩＮＴＥＲＰＯＳＥＲ」と題され、この参照によりその開示が本明細書に組み込まれる、米国特許出願第１３／２３２，４３６号の係属出願である。
【背景技術】
【０００２】
インターポーザなどの相互接続構成要素は、異なる接続形態を用いた構成要素間の接続を容易にするために、又は超小型電子アセンブリ内の構成要素間に必要な間隔を設けるために、電子アセンブリ内に使用される。インターポーザは、シート又は層の上若しくはその中に延在する多数の導電性トレースを有する、誘電性材料のシート状又は層状の誘電体素子を含むことができる。トレースは、単一の誘電体層の全域に亘って１つのレベル又は複数のレベルに設け、層内の誘電性材料の部分によって分離することができる。インターポーザはまた、異なるレベルのトレースを相互接続するために誘電性材料の層を貫通して延在する導電性ビアなどの導電性素子を含むこともできる。インターポーザによっては、超小型電子アセンブリの構成要素として使用されるものもある。一般的に、超小型電子アセンブリは、基板上に実装された１つ以上の半導体チップのような１つ以上のパッケージ化された超小型電子素子を含む。インターポーザの導電性素子には、プリント配線基板（printed circuit board：ＰＣＢ）のような形態のより大きな基板又は回路パネルと電気的に接続するために使用することのできる導電性トレース及び端子が含まれる場合もある。この構成により、装置の望ましい機能性を達成する上で必要な電気配線が容易となる。チップをトレースに電気的に接続することができ、したがって端子に接続することができるので、回路パネルの端子をインターポーザ上の導体パッドに結合させることにより、パッケージをより大きな回路パネルに実装することができる。例えば、超小型電子パッケージに使用されるインターポーザによっては、誘電体層を貫通して延在するピン又はポストの露出した端部の形態の端子を有するものもある。他の用途において、インターポーザの端子は、再分配層上に形成された露出したパッド又はトレースの部分である場合もある。
【０００３】
これまでに当該技術分野においてインターポーザの開発及びこのような構成要素の製造方法に注力された多大な努力にも拘わらず、更なる改良が望まれる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の一態様は、双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、並びにこの第１及び第２の主表面に対して実質的に垂直に第１の支持部を貫通して延在し、かつ各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような第１の複数の導電性ビアを有する第１の支持部含む、相互接続構成要素に関する。相互接続構成要素は、双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、並びにこの第１及び第２の主表面に対して実質的に垂直に第２の支持部を貫通して延在し、かつ各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような第２の複数の導電性ビアを有する第２の支持部を更に含む。再分配層は、第１の支持部の第２の表面と第２の支持部の第２の表面との間に配置され、第１のビアのうちの少なくとも一部を第２のビアのうちの少なくとも一部と電気的に接続する。第１及び第２の支持部は、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有することができる。
【０００５】
一実施形態において、第１の支持部内の導電性ビアの最小ピッチは、第２の支持部内の導電性ビアの最小ピッチよりも小さくすることができる。このような相互接続構成要素は、第１の支持部の第１の表面に露出している第１の接点を更に含むことができる。第１の接点は、第１の導電性ビアと接続することができる。相互接続構成要素は、第２の支持部の第１の表面に露出している第２の接点を更に含むことができる。第２の接点は、第２の導電性ビアと接続することができる。
【０００６】
第１及び第２の導電性ビアの第１の端部は、超小型電子素子、回路パネル、及びパッケージ基板のうちの少なくとも１つに相互接続素子を結合するために使用可能であり、第１の導電性ビア又は第２の導電性ビアの第１の端部のうちの少なくとも一方は超小型電子素子の面における要素接点の空間分布に適合し、第１の導電性ビア又は第２の導電性ビアの第１の端部のうちの少なくとも一方は回路パネル及びパッケージ基板のうちの少なくとも一方の面に露出している回路接点の空間分布に適合する。一実施形態において、第１の導電性ビアの第１の端部は、相互接続構成要素を超小型電子素子に結合するために更に使用可能とすることができる。この実施形態では、第１の支持部は、超小型電子素子の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）以上でかつ第２の支持部のＣＴＥ以下のＣＴＥを有することができる。更に、あるいは別の方法として、第２の導電性ビアの第１の端部は、相互接続素子を回路パネル又はパッケージ基板に結合するために使用可能とすることができ、第２の支持部は第１の支持部のＣＴＥ以上のＣＴＥを有することができる。一実施形態において、第１の支持部は３〜６ｐｐｍ／℃の範囲のＣＴＥを有することができ、第２の支持部は６〜１２の範囲のＣＴＥを有することができる。
【０００７】
あるいは、第１の支持部のＣＴＥ及び第２の支持部のＣＴＥがほぼ等しくてもよい。
【０００８】
相互接続構成要素の一実施形態において、第１の導電性ビアは第１のピッチで相互に間隔を空けることができ、第２の導電性ビアは第１のピッチよりも大きな第２のピッチで相互に間隔を空けることができる。更に、第１の導電性接点を第１のビアの第２の端部のうちの少なくとも一部と実質的に位置合わせすることができ、第２の導電性接点を第２のビアの第２の端部のうちの少なくとも一部と実質的に位置合わせすることができる。再分配層は、第１の導電性接点のうちの少なくとも一部を第２の導電性接点のうちの少なくとも一部に電気的に接続する配線回路を更に含むことができる。一実施形態において、再分配層は、配線回路が少なくとも部分的に埋設された誘電体層を更に含むことができる。このような配線回路は、誘電体層を貫通する第３の導電性ビアを含むことができ、第３の導電性ビアの最小ピッチは、第１の導電性ビアの最大ピッチよりも大きくかつ第２の導電性ビアの最小ピッチよりも小さくてもよい。再分配層は第１及び第２の部分を含むことができ、第１の部分は第１の表面及び第１の導電性接点を含み、第２の部分は第２の表面及び第２の導電性接点を含む。第１の部分及び第２の部分の各々は中間表面及び中間接点を更に含むことができ、中間接点は互相互に対向し、例えば導電塊によって相互に接合されている。中間接点はまた、中間表面に露出している再分配層の誘電性材料と共に相互に融合させることもできる。接点は、例えば金属間接合又は酸化物間接合を用いて相互に融合させることができる。
【０００９】
相互接続構成要素の一実施形態において、第１の導電性ビアの最小ピッチは、第２の導電性ビアの最小ピッチよりも小さくてもよい。あるいは、第１の導電性ビアの最小ピッチは、第２の導電性ビアの最小ピッチよりも小さくてもよい。第１又は第２の導電性ビアは、再分配層に接して堆積した導電性材料を含むことができる。導電性ビアは、めっきによって形成することができる。
【００１０】
一実施形態において、第１の支持部は、適合することのできる粘着性の結合剤を使用して再分配層に結合することができる。あるいは、第１の支持部は、酸化物による面間結合を用いて再分配層に結合することができる。
【００１１】
相互接続構成要素は、第１の支持部の第１の表面と第２の支持部の第１の表面との間に配置された受動素子を更に含むことができる。受動素子は、第１の導電性ビア、第２の導電性ビア、第１の接点、又は第２の接点のうちの１つ以上と電気的に接続することができる。受動素子は、第１の支持部の第２の表面と第２の支持部の第２表面との間に配置することができる。あるいは、受動素子は第１又は第２の支持部のうちの一方の第１の表面と反対側の第２の表面との間に配置することができる。更に別の方法として、受動素子は、第１及び第２の支持部のうちの一方の第２の表面と第１及び第２の支持部のうちの他方の第１の表面との間に配置することができる。
【００１２】
一実施形態において、第１及び第２の支持部のうちの少なくとも一方は、例えばシリコン又はセラミックなどの半導体材料からなる。このような実施形態において、半導体材料からなる第１又は第２の支持部のうちの何れかは、支持部の導電性ビアに隣接した部分を囲む誘電体ライニングを含むことができる。
【００１３】
超小型電子アセンブリは、上述の実施形態のうちの１つ以上に係る相互接続構成要素を含むことができる。このようなアセンブリは、第１の超小型電子素子の面に要素接点を有する第１の超小型電子素子を更に含むことができる。第１のビアの第１の端部は、超小型電子素子の要素接点の空間分布に適合することができ、要素接点は導電性接合材料塊を介して第１のビアの第１の端部と接合することができる。アセンブリは、要素接点が第１の接点に面し、導電塊によってこれに接合されるように構成することができる。アセンブリは、第２の超小型電子素子の上に要素接点を有する第２の超小型電子素子を更に含むことができる。第２の支持部の伸長部分は第１の支持部の縁部よりも遠方まで伸長することができ、第２の超小型電子素子をこの伸長部分に実装し、これに電気的に接続することができる。ワイヤボンドは、第２の超小型電子素子を伸長部分に電気的に相互接続することができる。追加のワイヤボンドは、伸長部分の上の接点を回路接点の一部に接続することができる。アセンブリは、回路接点と電気的に接続することのできる基板表面に形成された回路接点を有する基板を更に含むことができる。第２の支持部は、その第１の表面に露出し、第２の導電性ビアに電気的に接続している第２の接点を有することができる。第２の接点は、回路接点に接合することができる。
【００１４】
システムは、上述の１つ以上の実施形態に係る超小型電子アセンブリと、超小型電子アセンブリに電気的に接続している１つ以上の他の電子構成要素を含むことができる。
【００１５】
本開示の別の態様は、相互接続構成要素を製造する方法に関する。この方法は、仕掛りユニット上に再分配層を形成する工程を含み、仕掛りユニットは第１の支持部の第１の表面からこの表面に実質的に垂直な方向に延在する複数の開口部を有する。再分配層は、複数の開口部と位置合わせされた配線回路を有する。この方法は、双方の間の厚さを定める第１の主表面及び反対側の第２の主表面を有する第２の支持部を、再分配層を第１の支持部と第２の支持部との間に配置するようにして仕掛りユニットと接合する工程を更に含む。次に、第１の開口部が導電性材料で塞がれ、第１の支持部を貫通して延在し再分配層の配線回路に接続している第１の導電性ビアを形成する。次に、第２の導電性ビアが、主表面に実質的に垂直に第２の支持部を貫通してその中に延在し、かつ各々が第１の端部及び第２の表面に隣接した第２の端部を有するように形成される。第１の導電性ビアは、第１の支持部を貫通して延在し、第２の導電性ビアが第２の支持部を貫通して延在する。第１及び第２のビアは、再分配層を貫通して電気的に接続される。第１及び第２の支持部は、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有することができる。
【００１６】
この方法の一実施形態において、開口部は第１の支持部を部分的に貫通して延在するように形成されてもよく、第１の支持部を貫通して第１の導電性ビアを形成する工程は、第１の表面に実質的に平行でこの表面から間隔を空けて離れている第１の支持部の第２の表面を形成すると共に第２の表面に第１の開口部を露出させるために、第１の支持部の一部を除去する工程を更に含むことができる。開口部は、第１の支持部の一部を除去する工程の後に導電性材料で塞ぐことができる。あるいは、再分配層を形成する工程の前に開口部は導電性材料で塞ぐことができ、第１の支持部の一部を除去する工程はその第２の表面に開口部内の導電性材料を露出させることができる。更なる変型として、穴が配線回路の部分を露出させるようにして再分配層を形成する工程の後に第１の支持部内の開口部を形成してもよい。
【００１７】
少なくとも第２の導電性ビアを形成する工程は、穴が第２の支持部の第２の表面に開口するようにして第２の支持部を貫通する穴を形成する工程と、再分配層と結合する前に導電性材料で穴を塞ぐ工程と、第１の表面にビアの第１の端部を露出させるために、支持部から材料を除去する工程とを含むことができる。あるいは、穴が配線回路の接点を露出させるように、再分配層に結合した後に、第２の支持部を貫通する穴を作製し、次に、穴を第２の接点のうちの対応するそれぞれと電気的に接続する導電性材料で塞ぐことにより、少なくとも第２のビアを形成することができる。更に別な方法として、第２の支持部の第２の表面に穴が開口するようにして第２の支持部の一部を貫通する穴を作製し、支持部を再分配層と結合し、第１の表面に穴が開口しておりその箇所で対応する接点が露出するように支持部から材料を除去し、導電性接点と電気的に接続し、穴を第１の表面に隣接する導電性材料で塞ぐことにより、少なくとも第２のビアを形成することができる。
【００１８】
この方法の一実施形態において、少なくとも第１の支持部及び再分配層が、単一のウェハー内の複数の第１の支持部上に形成された再分配層のうちのそれぞれとして形成され、次にこのウェハーが分割されて、の第１の支持部を含む複数の第１の支持部のうちのそれぞれの上に形成された再分配層の別々のユニットを形成することができる。
【００１９】
この方法の別の実施形態は、相互接続構成要素内に受動素子を埋設する工程と、受動素子を第１のビア、第２のビア、第１の接点、又は第２の接点のうちの１つと接続する工程と、を更に含むことができる。
【００２０】
第１の支持部内の導電性ビアの最小ピッチは、第２の支持部内の導電性ビアの最小ピッチよりも小さくてもよく、この方法は、第１の支持部の第１の表面に露出している第１の接点を形成する工程を更に含むことができる。このような第１の接点は、第１の導電性ビアと接続するように形成することができる。この方法は、第２の支持部の第１の表面に露出している第２の接点を形成する工程を更に備えることができる。このような第２の接点は、第２の導電性ビアと接続するように形成することができる。
【００２１】
再分配層を形成する工程は、配線回路を少なくとも部分的に埋設するように誘電体層を堆積する工程を含むことができる。誘電体層を貫通する第３の導電性ビアを有する配線回路を形成することができ、第３の導電性ビアの最小ピッチは、第１の導電性ビアの最大ピッチよりも大きくてもよく、第２の導電性ビアの最小ピッチよりも小さくてもよい。第１の導電性ビアの最小ピッチは、第２の導電性ビアの最小ピッチよりも小さくてもよい。第１の導電性ビアの最小ピッチは、第２の導電性ビアの最小ピッチよりも小さくてもよい。
【００２２】
少なくとも第２の支持部は、例えばシリコン又はセラミックなどの半導体材料から製造することができる。このような実施形態において、少なくとも第２の導電性ビアを形成する工程は、穴の壁部を画定する第２の支持部内に穴を形成する工程と、穴の壁部に沿って誘電体ライニングを堆積する工程と、穴の残部を導電性材料で塞ぐ工程とを含むことができる。
【００２３】
本開示の別の態様は、相互接続構成要素の製造方法に関する。この方法は、中間表面同士を対向させ、中間接点を電気的に相互接続するように、中間表面及びその上に露出している中間接点を有する第１の仕掛りユニットを中間表面及びその中で露出している中間接点を有する第２の仕掛りユニットに接合する工程を含むことができる。第１の仕掛りユニットは、双方の間の厚さを定める第１の表面及び反対側の第２の表面、並びに各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような支持部を貫通して延在する第１の複数の導電性ビアを有する第１の支持部を含む。第１の再分配部は、支持部の第２の表面に形成される。第１の再分配部は、第１の中間表面を画定し、第１の中間接点を含む。第１の中間接点は、第１の導電性ビアに電気的に接続する。第２の仕掛りユニットは、双方の間の厚さを定める第１の表面及び反対側の第２の表面、並びに各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような支持部を貫通して延在する複数の第２の導電性ビアを有する第２の支持部を含む。第２の再分配部は、支持部の第２の表面に形成される。第２の再分配部は、第２の中間表面を画定し、第２の中間接点を含む。第２の中間接点は、第２の導電性ビアに電気的に接続する。第１及び第２の支持部の支持部は、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有することができる。
【００２４】
一実施形態において、中間接点は、導電塊を使用して相互に接合することができる。このような実施形態において、この方法は、中間表面間にアンダーフィルを形成する工程を更に含むことができ、アンダーフィルは導電塊のそれぞれの間の空隙を埋めるために形成される。あるいは、中間接点を共に融合させることができ、また中間表面に露出している誘電性材料を共に融合させることもできる。
【００２５】
本開示の別の実施形態は、超小型電子アセンブリを製造する方法に関する。この方法は、超小型電子素子の面上に要素接点を有する超小型電子素子を相互接続構成要素と共に組み立てる工程を含む。相互接続構成要素は、双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、並びにこの第１及び第２の主表面に対して実質的に垂直に支持部を貫通して延在し、かつ各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような第１の複数の導電性ビアを有する、第１の支持部を有する。相互接続構成要素は、双方の間の厚さを定める第１及び第２の対向する主表面、並びにこの第１及び第２の主表面に対して実質的に垂直に支持部を貫通して延在し、各々が第１の表面に隣接する第１の端部及び第２の表面に隣接する第２の端部を有するような第２の複数の導電性ビアを有する、第２の支持部を更に含む。再分配層は、第１の支持部の第２の表面に結合している第１の表面、第１の表面から間隔を空けて離れ第２の支持部の第２の表面に結合している第２の表面、第１の表面に沿って第１の支持部のビアのそれぞれと接続している第１の複数の導電性接点、及び第２の表面に沿って第２の支持部のビアのそれぞれと接続している第２の複数の導電性接点を有する。第１の複数の接点のうちの少なくとも一部は、第２の複数の接点のうちの少なくとも一部に電気的に接続している。第１及び第２の支持部は、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有することができる。第１のビアの第１の端部は要素接点の空間分布に適合し、第１の端部は要素接点に接合される。この方法は、回路パネルの面上に回路接点を有する回路パネルを相互接続構成要素と共に組み立てる工程を更に含み、第２の接点は回路接点の空間分布に適合し、回路接点に接合される。
【００２６】
本発明の種々の実施形態を、添付の図面を参照して説明する。これらの図面は本発明のいくつかの実施形態のみを描写しており、したがってその範囲を限定するものであるとみなすべきではないことが理解される。
【図面の簡単な説明】
【００２７】
【図１】本開示の実施形態に係る相互接続構成要素である。
【図２】本開示の別の実施形態に係る相互接続構成要素である。
【図３】本開示の別の実施形態に係る相互接続構成要素である。
【図４Ａ】図３の相互接続構成要素の変型である相互接続構成要素である。
【図４Ｂ】図３の相互接続構成要素の別の変型である相互接続構成要素である。
【図４Ｃ】図３の相互接続構成要素の別の変型である相互接続構成要素である。
【図５Ａ】図１に係る相互接続構成要素を含む超小型電子アセンブリである。
【図５Ｂ】図１の構成要素の変型に係る相互接続構成要素を含む別の超小型電子アセンブリである。
【図６】本開示の実施形態の製造方法の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図７】本開示の実施形態の製造方法の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図８】本開示の実施形態の製造方法の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図９】本開示の実施形態の製造の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図１０】本開示の実施形態の製造の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図１１】本開示の実施形態の製造の種々の工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図１２】本開示の実施形態の代替的な製造方法の種々の代替的な工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図１３】本開示の実施形態の代替的な製造方法の種々の代替的な工程の過程における本開示の一実施形態に係る相互接続構成要素を示す図である。
【図１４】図５Ａに係る超小型電子アセンブリを含むことのできるシステムである。
【発明を実施するための形態】
【００２８】
ここで、同様の参照番号が同様の特徴を指すために使用される図を参照すると、図１は、本開示の一実施形態に係る接続構成要素１０を示している。本実施形態において、接続構成要素１０は、再分配構造体５０の反対側の上に結合した第１及び第２の支持部１２、３０を含んでいる。導体パッド２８は、第１の支持体１２の表面１４の上に位置する誘電体層２７の外側表面の上に露出している。導体パッド２８は、外部の構造体又は構成要素に接続するように構成されている。同様に、導体パッド４６は、第２の支持体３０の外側表面３２の上に位置する誘電体層４７の外側表面の上に露出している。導体パッド４６もまた、外部の構造体又は構成要素に接続するように構成されている。
【００２９】
第１の支持部１２は、第１の支持部１２の厚さを定めるように外側表面１４から間隔を空けて外側表面１４に略平行な内側表面１６を更に含んでいる。一実施形態において、第１の支持部１２は、少なくとも５μｍの厚さを有する。実施形態によっては、第１の支持部１２は、５０μｍ〜３００μｍの厚さを有することができるものの、より厚くすることも可能である。第１の支持部１２は、例えばポリイミド、ガラス、又は繊維強化エポキシなどの高分子樹脂材料のような誘電性材料からなることができる。あるいは、第１の支持部１２は、シリコンのような半導体材料からなることもできる。第１の支持部はまた、低熱膨張係数（coefficient of thermal expansion：ＣＴＥ）、例えば１２ｐｐｍ／℃を有する材料からなることもできる。上記に挙げた種類の材料はこのようなＣＴＥを有することができ、又は望ましいＣＴＥを達成するために、他の材料に加えて上述の材料のうちの１つ以上を含む特定の変型若しくは混合物として製造することができる。
【００３０】
第１の支持部１２は、その中に、第１の支持部１２を貫通して内側表面１６及び外側表面１４の双方に実質的に直角に延在する複数の第１の導電性ビア２２を含んでいる。第１の導電性ビア２２は、第１の支持部１２の内側表面１６及び外側表面１４とそれぞれ実質的に面一である内側端部２４及び外側端部２６を含んでいる。外側端部２６及び内側端部２４は共に、それぞれ表面１４、１６と実質的に面一又は共面であることができる。一実施形態において、第１の導電性ビア２２は、銅、金、ニッケル、アルミニウムなどをはじめとする金属のような導電性材料からなっている。第１の導電性ビア２２に使用できる他の導電性材料としては、導電性ペースト又は浮遊導電性金属を含む焼結マトリックスが挙げられる。第１の導電性ビア２２を使用してそれぞれの要素をその内側端部２４及び外側端部２６に接続することにより、第１の支持部１２を貫通する電気配線を形成することができる。第１の支持部１２は、第１の導電性ビア２２を所定位置に保持し、第１の導電性ビア２２同士の間に間隔を空ける。図に示すように、相互接続構成要素１０は、第１の導電性ビア２２間に伸びる、又は内側端部２４と外側端部２６との間の誘電性材料内の少なくとも部分的に横方向の（第１の支持部１２の表面１４、１６に平行な）他の箇所の一切の導電性の相互配線に束縛されない。トレースなどのような電気的相互配線を使用して、内側端部２４と外側端部２６との間の領域の外側を横方向に伸びる結線を形成することができる。一実施例において、第１の支持部１２内には横方向の結線が存在しない。別の実施例において、第１の支持部１２内の結線は、表面１４と表面１６との間の第１の導電性ビア２２によって形成されたもののみである。
【００３１】
第２の支持部３０は概略的な構造において第１の支持部１２と同様であり、一般的に間隔を空けて離れており外側表面２６と平行な外側表面３２及び内側表面３４を画定している。内側表面２４と外側表面２６との間で定められる厚さは、第１の支持部１２に関して上述した範囲であってよい。更に、第２の支持部３０は、低ＣＴＥを有するものを含め、第１の支持部１２に関して述べた材料又はそれらの組み合わせの何れからなってもよい。第２の支持部３０は、その中に複数の第２の導電性ビア４０を支持し保持することができる。第２の導電性ビアは、第２の支持部３０によって覆われずに内側表面３４に隣接した内側端部４４、及び第２の支持部３０によって覆われずに外側表面３２に隣接した外側端部４２をそれぞれ有することができる。一実施形態において、内側端部４４及び外側端部４２は、それぞれ内側表面３４及び外側表面３２と面一である。第２の導電性ビア４０は、第２の支持部３０を貫通して内側表面３４及び外側表面３２に対して実質的に直角に延在することができる。更に、第２の支持部３０は、第１の導電性ビア２２に関して上述したように、第２の導電性ビア４０間で少なくとも部分的に横方向に延在する電子的相互配線を含むことができない。
【００３２】
前述のとおり、第１の支持部１２及び第２の支持部３０は、それぞれの内側表面１４及び３４が対向するように配置される。次に、第１の支持部１２及び第２の支持部３０は、構成要素１０が単体ユニットとして固定されるように再分配構造体５０の反対側の表面に結合される。また、再分配構造体５０は、第１の導電性ビア２２の選択された外側端部２６に接続している構造体と第２の導電性ビア４０の反対側の外側端部４２との間に電子的相互配線を形成できるように、第１の導電性ビア２２及び第２の導電性ビア４０のそれぞれの対を電気的に相互接続する。電気的相互接続は、再分配構造体を介して、例えば再分配構造体５０に含まれる１つ以上の誘電体層に埋設されたトレース６４及びビア６６の形態の再分配回路を経由して達成される。図１に示す実施例では、再分配構造体５０は第１の誘電体層５２及び第２の誘電体層５８を含むが、他の実施形態では、より多くの、又はより少ない誘電体層を使用することができる。図示のとおり、第１の誘電体層５２は、第１の支持部１２の内側表面１６に結合している外側表面５４を有する。同様に、第２の誘電体層５８は、第２の支持部３０の内側表面３４に結合している外側表面６０を有する。第１の誘電体層５２は、その中に埋設され第１の導電性ビア２２の内側端部２４で第１の導電性ビア２２のそれぞれと接続している複数のトレース６４を含む。次に、トレース６４は、内側端部２４から隔たり１つ以上の横方向に間隔を空けているそれぞれのビア６６に接合されている。同様に、第２の誘電体層５８は、その中に埋設され第２の導電性ビア４０の内側端部４４で第２の導電性ビア４０のそれぞれに接続している複数のトレース６４を含む。次に、トレースは、内側端部４４から隔たり１つ以上の横方向に間隔を空けている内側端部４４からそれぞれのビア６６に接合されている。
【００３３】
第１の誘電体層５２及び第２の誘電体層５８の双方の中のビア６６のうちの少なくとも一部は、それぞれの内側表面５６、６２で露出しており、電気的接続に利用可能となっている。図示の実施形態において、第１の誘電体層の内側表面５６で露出しているビア６６のうちの少なくとも一部は、第２の誘電体層５８の内側表面６２で露出しているビア６６のうちの少なくとも一部のそれぞれと位置が揃っており、位置の揃った対応するビア６６の対をなしている。図１に示すように、これらの対応するビアの対は位置が揃って相互に接合され、再分配構造体５０を介して第１の導電性ビア２２及び第２の導電性ビア４０の対応する対の間に望ましい電気的相互接続を達成する。図１の実施形態において、対応するビア６６は、酸化物による面間接合による、又はビア６６の一方若しくは双方の上の例えばスズ、インジウム、若しくははんだなどのボンドメタルのコーティングによる接合のような他の類似の手段による金属間接合の形態によって相互に接合されている。図１に更に示すように、第１及び第２の誘電体層５２及び５８のそれぞれの内側表面５６及び６２は、接着剤などの追加的手段を使用してビア６６の対の接合によって相互に接触し、結合することができる。
【００３４】
図１に示すように、導体パッド２８及び４６の形態の濡れ性の接点は、外側表面１４及び３２でそれぞれ露出することができる。他の超小型電子構成要素に接続する濡れ性の接点であることのできる相互接続構成要素１０に、追加的な濡れ性の金属層又は金属構造体を追加することができる。このような濡れ性の金属層又は金属構造体は、ニッケル若しくはＮｉ−Ａｕ、又はプリフラックス（organic solderable preservative：ＯＳＰ）から製造することができる。このような濡れ性の接点は、第１の導電性ビア２２及び第２の導電性ビア４０のそれぞれの外側端部２６及び４２の上に位置し、これらに電気的に接続することができる。導体パッド２８及び４６は、これらが接続している導電性ビア２２又は４０に対応する配列で外側表面１４及び３２をそれぞれ覆って空間的に配置することができる。導体パッド２８及び４６は、これらが相互に接触することなく配置された配列の大きさ若しくはピッチに合わせて、又は１つ以上の外部構造体との望ましい電気的接続を達成するために、様々な大きさであってよい。導体パッド２８及び４６は、ビア２２及び４０と同じ又は異なる導電性材料からなることができる。導体パッド２８及び４６は、それぞれの誘電体層２７又は４７内で、再分配層を形成するようにこれらが接続されているビア２２及び４０から１つ以上の横方向に遠ざかるように配置することができる。トレース又は再分配ビアなどによってそれぞれのビア２２又は４０との接続を達成するために、導体パッド２８又は４６を含むそれらの間に追加の再分配層を含めることができる。図２に示すような別の実施形態において、第１の導電性ビア２２及び第２の導電性ビア４０の外側端部２６及び３４は、それぞれ接続構成要素１０の濡れ性の接点であることができる。
【００３５】
パッド２８及び４６、外側端部２６及び３４、又は他の好適な構造体であれ、濡れ性の接点は、接続構成要素１０を構成要素１０の外側表面１４及び３２の上にそれぞれ位置する超小型電子構成要素に接続し、又はこれらの間に接続することを可能とすることができる。図５Ａに示すように、接続構成要素１０を使用して、外側表面３２がその上に位置する回路パネル９４に外側表面１４の上に横たわる超小型電子素子８０を接続することができる。一実施形態において、接続構成要素１０を使用して、その上にそれぞれ異なるピッチで配列された接点を有する２つの超小型電子構成要素の間にこのような接続を形成することができる。図５に示すように、超小型電子素子８０は、その上に接点８６が露出した前面８２を有している。裏面８２は、前面８２から間隔を空けて離れており、これと平行である。超小型電子素子８０は、外側表面１４に面する前面８２を有し、半田ボール６８を使用してビア２２の外側端部２６に結合された接点８６を有するフリップチップとして外側表面１４に実装されている。接続構成要素１０（したがって、及び超小型電子素子８０）は、はんだボール６８を使用してビア４０の外側端部４２を回路接点９６に接合することによって、回路パネル９４に実装されている。「第１」及び「第２」とする支持構造体の指定は、種々の支持構造体を参照する上での明瞭性のためにのみなされ、どの支持構造体が本明細書内で述べる超小型電子構成要素の何れに接続されるのか、又はどの支持構造体がより大きな若しくはより小さなピッチの配列での濡れ性の接点を含むのかなどとは一切関係ないことに留意されたい。
【００３６】
図示のとおり、超小型電子素子８０の接点８６は、一般的に回路パネル９４上の回路接点９６のピッチよりも小さなピッチを有する配列で間隔を空けて離れている。結果的に、第１の導電性ビア２２（したがって、及び外側端部２６）は、そのピッチをも含めて、超小型電子素子８０の接点８６の配列構成及びピッチに実質的に適合する配列構成で配置されている。同様に、第２の導電性ビア４０は、そのピッチをも含めて、回路接点９６の配列構成及びピッチに実質的に適合する配列構成で配置されている。導体パッド２８及び４６のような導体パッドを有する一実施形態において、導体パッドもまた、それらが接合されたそれぞれの構成要素の接点の配列構成及びピッチに適合することができる。接点の配列は、多数の列及び行を有する格子など、任意の所望の構成であってよい。配列のピッチは、接点の１つ以上の方向に均一な間隔に基づいて測定することができる。あるいは、ピッチは、配列内の接点間の平均、最大、又は最小距離として指定することができる。他の実施形態において、外側表面１４及び外側表面３２上の濡れ性の接点のピッチは、実質的に同一であってよく、又は外側表面１４上の濡れ性の接点のピッチは、外側表面３２上の濡れ性の接点のピッチよりも大きくてもよい。一実施形態において、外側端部２６のような濡れ性の接点は、第１のピッチを有する配列であってよく、外側端部４２のような濡れ性の接点は、第１のピッチの大きさの１〜５倍の間の第２のピッチを有してもよい。別の実施形態において、第２のピッチは、第１のピッチの大きさの約２倍であってもよい。
【００３７】
一実施形態において、誘電性構造体５０内の隣接する誘電体層間を接続する対応するビア６６の対のようなビア６６は、第１の導電性ビア２２のピッチと第２の導電性ビア４０のピッチとの間の第３のピッチで配置することができる。このような構成は、再分配構造体５０を貫通する配線回路を効率的に配置するうえで有用な場合がある。他の実施形態において、トレース６４及びビア６６は、第１の導電性ビア２２若しくは第２の導電性ビア４０の何れかのピッチに実質的に等しいピッチを有する配列であってよく、又は第１の導電性ビア２２及び第２の導電性ビア４０の双方のピッチよりも大きな配列であってもよい。ビア６６が不均一な配列であるものなど、更なる配列が可能である。
【００３８】
また、支持部１２及び３０のＣＴＥも異なることができる。図５Ａに示すような一実施形態において、超小型電子素子８０は、回路パネル９４のＣＴＥよりも小さなＣＴＥを有することができる。低ＣＴＥを有する超小型電子素子をより高いＣＴＥを有する回路パネルと共に組み立てる場合の実施形態では、熱サイクルの反復がはんだ接合部などの破損のような構成要素間の接続点の破損の原因となる可能性がある。一実施形態において、第１の支持部１２及び第２の支持部３０は共に、超小型電子素子８０のＣＴＥと回路パネル９６のＣＴＥの間のＣＴＥを有することができる。この構成により、はんだ接合部６８などの構成要素間の接続点の信頼性を向上させることができる。超小型電子素子８０が第１の支持部１２の上に位置する場合の更なる実施形態において、第１の支持部１２のＣＴＥは、回路パネル９４の上に横たわる第２の支持部３０のＣＴＥよりも低くすることができる。例えば、このような実施形態において、超小型電子素子は約３ｐｐｍ／℃のＣＴＥを有することができ、回路パネルは約１２ｐｐｍ／℃のＣＴＥを有することができる。したがって、第１の支持部１２のＣＴＥを３ｐｐｍ／℃よりも大きくすることができ、第２の支持部３０のＣＴＥを１２ｐｐｍ／℃未満とすることができ、第１の支持部１２のＣＴＥを第２の支持部３０のそれよりも小さくすることができる。このような範囲の更なる実施例において、第１の支持部１２は３〜６ｐｐｍ／℃のＣＴＥを有することができ、第２の支持部１２は６〜１２ｐｐｍ／℃のＣＴＥを有することができる。あるいは、第１の支持部１２は３〜７ｐｐｍ／℃のＣＴＥを有することができ、第２の支持部１２は７〜１２ｐｐｍ／℃のＣＴＥを有することができる。
【００３９】
誘電体層５２及び５８のように再分配構造体５０内で使用される誘電性材料もまた、低ＣＴＥを有することができる。再分配誘電体のＣＴＥは、更に、第１の支持部１２のＣＴＥと第２の支持部３０のＣＴＥとの間であってもよい。例えば、上述の実施形態において、第１の支持部１２は約４ｐｐｍ／℃のＣＴＥを有することができ、第２の支持部３０は約１０ｐｐｍ／℃のＣＴＥを有することができ、第１及び第２の誘電体層５２及び５８は共に約７ｐｐｍ／℃のＣＴＥを有することができる。
【００４０】
図５Ｂの実施形態において、相互接続構成要素４１０は、第２の支持部４３０の内側表面４３４の領域の一部のみを覆う第１の支持部４１２を含んでいる。この実施形態は、他の点については図１及び図５Ａの実施形態と同様であってもよい。再分配構造体４５０は第１の支持部４１２と第２の支持部４３０との間に配置され、第１の支持部４１２に結合しその大きさに全体的に一致する第１の誘電体層４５２及び第２の支持部４３０に結合した第２の誘電体層を含んでいる。図示の実施形態において、第２の誘電体層４５８の内側表面４６２の一部は、第１の誘電体層４５２によって覆われた領域の外側で露出している。したがって、第２の誘電体層４５８に関連づけられるビア４６６は、表面４６０に上向きに結合した状態で図示されている超小型電子素子４８０Ｂのような１つ以上の外部構成要素との接続に利用可能とすることができる。次に、超小型電子素子４８０Ｂの接点４８６は、第２の誘電体層４５８上で露出したビア４６６のうちの少なくとも一部にワイヤボンディングされている。第２の導電性ビア４４０のそれぞれは、はんだボール４６８を介して回路パネル４９４と接続する超小型電子素子４８０と接続しているビア４６６と接続している。別の超小型電子素子４８０Ａが、図５Ａの超小型電子素子８０について上述したように、第１の支持部４１２の外側表面４１４上に実装されている。超小型電子素子４８０Ａの接点４８６は、回路パネル４９４のそれぞれの接点４９６に接続するビア４４０のそれぞれに再分配構造体４５０を介して接続しているビア４２２の端部４２６と接合されている。更に、第２の誘電体層２５８の露出したビア４６６のうちの一部を、ワイヤボンド４９２などによって回路パネル４９４のような超小型電子構成要素に接続するように構成することができる。
【００４１】
図５Ｂに示す接続構成要素４１０の実施形態は、例えば異なるＣＴＥを有する超小型電子素子４８０Ａ及び４４０Ｂを超小型電子素子４８０Ａ及び４４０Ｂの双方よりも高いＣＴＥを有する回路パネル４９４に接続するために使用することができる。一実施形態において、超小型電子素子４８０Ａは第１のＣＴＥを有することができ、超小型電子素子４８０Ｂは第１のＣＴＥよりも高い第２のＣＴＥを有することができる。第２の支持部４３０は、第２のＣＴＥと回路パネル４９４のＣＴＥとの間のＣＴＥを有することができる。更に、第１の支持部４１２は、第２の支持部４３０のＣＴＥと第１のＣＴＥとの間のＣＴＥを有することができる。
【００４２】
別の実施形態に係る接続構成要素１１０を図２に示す。接続構成要素１１０は、図１について上述した接続構成要素１０に類似しており、再分配構造体１５０を介して接合された第１の支持部１１２及び第２の支持部１３０を含んでいる。第１の支持部１１２及び第２の支持部１３０は共に、それぞれの内側表面１１６及び１３４からそれぞれの外側表面１１４及び１３２まで延在する導電性ビア１２２及び１４０をそれぞれ含んでいる。濡れ性の接点は外側表面１１４及び１３２上に露出しており、これらは図示の実施形態では外側表面１１４上に露出した外側端部１２６及び外側表面１３２上に露出した外側端部１４２によって形成されている。濡れ性の接点は、接続構成要素１１０を使用して図５Ａに示すものと同様の構成で外部の超小型電子構成要素同士を接続するために使用することができる。したがって、第１の導電性ビア１２２及び第２の導電性ビア１４０は、それらに接続したそれぞれの超小型電子構成要素に対応した異なるピッチを有する配列に配置することができ、第１の支持部１１２及び第２の支持部１３０は同じように選択されたＣＴＥを有することができる。接続構成要素１１０はまた、外部の超小型電子構成要素を備える同様なアセンブリにおいて、図５Ｂに示す実施形態と同様の別の実施形態に構成することもできる。
【００４３】
図２の接続構成要素１１０において、再分配構造体５０は、その中に埋設された配線回路に含まれるトレース１６４及びビア１６６を有する単一の誘電体層１５２を含んでいる。トレース１６４のうちの一部は第１の導電性ビア１２２の内側端部１２４に接続してこれらから横方向に延出しており、他は第２の導電性ビア１４０の内側端部１４４に接続してこれらから横方向に延出している。誘電体層１５０内のビア１６６うちの一部は、それらに関連づけられるトレース１６４間の接続によって第１の導電性ビア１２２及び第２の導電性ビア１４０のそれぞれの対を相互接続している。ビア１６６は、第１の導電性ビア１２２又は第２の導電性ビア１４０のピッチに等しいピッチを有することができる。このような実施形態において、ビア１６６は、トレースを使用せずに第１の導電性ビア１２２又は第２の導電性ビア１４０の何れかに直接接続することができる。このような実施形態において、第１の支持部１１２又は第２の支持部１３０は、適合する材料からなることのできる接着層１４８などを使用して誘電体層１５２に接着することができる。
【００４４】
図３は、図１に示す接続構成要素１０と同様な接続構成要素２１０の別の実施形態を示している。この実施形態では、再分配構造体２５０内の第１の誘電体層２５２及び第２の誘電体層２５８が間隔を空けて離れている。第１の誘電体層２５２と第２の誘電体層２５８との間で位置が揃っているビア２６６の対は、はんだボール２６８のような導電性材料の小塊を使用して相互に接合されている。この結果生じる第１の誘電体層２５２の内側表面２５６と第２の誘電体層２５８の内側表面２６２との間の空隙は、はんだボール２６８間の空隙を塞ぐアンダーフィル２７０によって塞ぐことができる。
【００４５】
図４Ａ〜４Ｃに示すように、本開示の種々の実施形態に従って、抵抗器、コンデンサ、トランジスタ、ダイオードなどの少なくとも１つの受動素子を接続構成要素内に埋設することができる。図４Ａ〜４Ｃにおいて、例示的な受動素子２７４が、図３に示し、かつ上述した実施形態と同様な接続構成要素２１０内に埋設されている。本明細書内で述べ、かつ図示する接続構成要素の他の実施形態もまた、同様の構造体の中に埋設した受動素子を有することができる。図４Ａでは、第１の誘電体層２５０の内側表面２５６の上から受動素子２７４が実装されており、トレース２６４を介して第１の導電性ビア２２２Ａのそれぞれと接続しているビア２６６Ａと電気的に接続している。
【００４６】
したがって、第１の導電性ビア２２２Ａと接続している超小型電子構成要素は、受動素子２７４と接続することとなる。内側表面２５６と２６２との間の受動素子２７４又は空隙は、受動素子２７４がこの空隙内に完全に収まるような大きさであることができる。このような実施形態において、アンダーフィル２７０が受動素子２７４を囲み、受動素子２７４とはんだボール２６０との間の空隙を塞ぐことができる。同様の方法で第２の誘電体層２６０の内側表面２６２の上から受動素子２７４のような受動素子を実装し、再分配構造体２５０内に埋設することができる。図１及び２に示すような接続構成要素の一実施形態は、同様の方法で、例えばアンダーフィル２７０の代わりに追加の誘電体層を含め、これらの第１及び第２の誘電体層の内側表面に接続のために露出しているビアを接続するためのより背の高いビア又は追加のビアを追加することによって、これらの対応する再分配構造体内に埋設された受動素子を含むことができる。
【００４７】
図４Ｂは、受動素子２７４の代替的な組み込みを示している。この実施形態において、受動素子２７４は、第１の誘電体層２５２の内側表面２５６で露出しているビア２６６に接続しており、再分配構造体よりも高い高さを有している。受動素子２７４の高さに適合するために、第２の誘電体層２５８には開口部２７６が組み込まれており、第２の支持部２３０には受動素子２７４の一部を受け入れるためにそれに適合する空洞２７２が組み込まれている。接続構成要素２１０は、第２の誘電体層２５８の上から実装され、第１の支持部２１２内の空洞の中に延在する受動素子２７４と同様な受動素子を含むために、同様の構造であることができる。更には、図１及び２の実施形態もまた、同様な受動素子を受け入れるために同様の構造であることができる。
【００４８】
図４Ｃは、第２の誘電体層２５８の外側表面２６０上に実装され、第２の支持部２３０内に形成された適切な大きさの空洞２７８に受け入れられた受動素子２７４を有する接続構成要素２１０を示している。受動素子２７４は、第２の誘電体層２５８内のビア２６６Ａのうちの選択されたビア２５６Ａに接続され、ビア２６６Ａは、外側表面２１３上の外側端部２２６を有する第１の導電性ビア２２２Ａのそれぞれと接続している、第１の誘電体層２５２内の対応するビア２６６に接続している。したがって、第１の導電性ビア２２２Ａと接続している超小型電子構成要素は、受動素子２７４と接続することとなる。あるいは、ビア２６６Ａは、外側端部２４４を介して外部構成要素と接続するトレース２６６のうちの対応するそれぞれを介して第２の導電性ビア２４０のそれぞれに接続することができる。同様の方法で第１の誘電体層２５２の外側表面２５４上に受動素子を実装することができる。図１及び２の実施形態もまた、同様の方法で同様な受動素子を含むように構成することができる。
【００４９】
図６〜８は、図２に完成した形態で示されているような接続構成要素１１０を製造する方法を示している。図６に示すように、仕掛りユニット１１０’は、図１及び２について上述したように、その中に第１の導電性ビア１２２を有する第１の支持部１１２’を含んで形成されている。図６の第１の支持部１１２’は、ビア１２２の外側端部１２６が第１の支持部１１２’によって覆われ、外側表面１１４’が外側端部１２６の上方に間隔を空けて置かれるように、形成されている。上述のように、再分配構造体１５０は、第１の支持部１１２’の内側表面１１６を覆って形成され、第１の導電性ビア１２２の内側端部１２４に接続されている配線回路を含んでいる。仕掛りユニット１１０’は、第１の支持部１１２’内に止まり穴を形成し、それらを金属などの導電性材料で塞ぎ、次に内側表面１１６を覆って再分配構造体１５０を形成することによって製造することができる。別の実施形態では、ビア１２２を形成するために使用される止まり穴は、再分配構造体１５０の形成後まで塞がないままにしておくことができる。あるいは、再分配構造体１５０を、例えばキャリアの上に形成することができ、次に再分配構造体１５０内の配線回路の適切な部分の上に、例えばめっきによって第１の導電性ビア１２２を形成することができる。次に、成形などによって、第１の導電性ビア１２２を覆って第１の支持部１１２’を形成することができる。仕掛りユニット１１２’のような構造体を形成するこれらの方法及び他の方法は、この参照によりその開示の全部が本明細書内に組み込まれる、同一出願人による同時係属の米国特許出願第１３／０９１，８００号に図示され、記載されている。
【００５０】
別の実施形態において、再分配構造体１５０の形成後まで、ビア１２２を形成するために使用する止まり穴を塞がないままにしておくことができる。次に、研削、研磨、エッチングなどによって第１の支持部１１２’の外側部分を除去することにより、止まり穴を開口することができる。第２の表面１１４上に穴を開口した後に、これらの穴を導電性材料で塞いでビア１２２を形成することができる。更に別の方法では、再分配構造体１５０の形成後に、第１の支持部１１２’内にビア１２２を形成するために使用する穴を形成することができる。これは、例えば第２の表面１１４の上から第１の支持部１１２’の中に穴を穿設し、そこに接点１２４を露出させることによって実施できる。次に、穴を塞いで接点１２４に接続されたビア１２２を形成することができる。
【００５１】
図６に更に示すように、ブランク１３０’が用意され、仕掛りユニット１１２’と位置合わせされる。ブランク１３０’は第２の支持部１２０を形成するために使用されることとなるので、本明細書内で述べた材料の何れかから製造でき、本明細書内の別の箇所で更に述べるように、ＣＴＥなどの特定の特性を有するように選択することができる。図７に示すように、ブランク１３０’を、接着などによって仕掛りユニット１１２’’に加えることができる。これは、接着層１４８などを使用して実施できる。あるいは、ブランク１３０’は、接着層１４８を用いずに図７の構造体を達成するために、仕掛りユニット１１２’上で適所に成形することができる。
【００５２】
次に、図８に示すように、ブランク１３０’に第２の導電性ビア１４０を形成して、図２に示され更に図１の実施形態について説明したものと同様の第２の支持部１３０が形成される。ブランク１３０’に止まり穴を穿設してビア１６６のうちの対応するそれぞれを露出させ、次にこれらの穴の中に導電性材料を堆積させて選択されたビア１６６と接続すると共に穴を塞ぎ、第２の支持部１３０の外側表面１３２で露出している第２の導電性ビア１４０の外側端部１４２を形成して図８に示す仕掛りユニット１１０’’’を得ることにより、第２の導電性ビア１４０を形成することができる。次に、第１の支持部１１２’の一部を除去して外側表面１１４’を低くし、外側表面１１４上のビア１２２の外側端部１２６を露出させることにより、仕掛りユニット１１０’’’を更に加工して図２の接続構成要素１１０を得ることができる。これは、機械的な研磨、研削、ラッピングなどによって完成させることができる。また、化学的エッチング又はレーザーエッチングなどのエッチングを使用することもできる。外側端部１２６が外側表面１１４と実質的に面一となるのを容易にするために、研削及び研磨を使用することもできる。同様に、第２の支持部１３０の外側表面１３２で第２の支持部１３０を研削又は研磨することができ、これには、外側端部１４２及び外側表面１３２を実質的に面一にするための外側端部１４２の研削又は研磨を含むことができる。より厚い第１の支持部１１２’で図６に示す仕掛りユニット１１０’を形成し、その後に研削又は研磨を行って外側端部１２６を露出させることにより、接続構成要素１１０の製造の先々の工程の過程において、仕掛りユニット１１０’の取扱いを容易にすることができ、破損しにくくすることができる。
【００５３】
図２に示す接続構成要素１１０と同様の接続構成要素を製造する更なる方法を、図９〜１１に示す。この方法は、仕掛りユニット１１０’’’が、内部に第２の導電性ビア１４０を備えた第２の支持部１３０’上の再分配構造体１５０を含んで形成される点を除けば、図６〜８について上述したものと同様である。図６〜８の実施形態では仕掛りユニットにピッチのより細かい第１の導電性ビア１２２が含まれているのに対して、図９〜１１の実施形態では、仕掛りユニット１１０’にピッチのより粗い第２の導電性ビア１４０が形成されている。この実施形態において、第１の導電性ビア１２２は、図１０に示すように、仕掛りユニット１１０’’にブランク１１２’を組み込んだ後にブランク１１２’に形成される。これにより図１１に示す仕掛りユニット１１０’’’が得られ、図８について上述したように、この仕掛りユニット１１０’’’を更に加工して図２の接続構成要素１１０が得られる。
【００５４】
図１２及び１３は、図１の相互接続構成要素のような相互接続構成要素の製造方法の様々な段階を示している。図１２に示すように、２つの仕掛りユニット１０Ａ’及び１０Ｂ’が形成され、相互に位置合わせされる。第１の仕掛りユニット１０Ａ’は、その中に形成された第１の導電性ビア１２２を有する第１の支持部１２、及び第１の支持部１２の内側表面１６を覆って形成された第１の誘電体層５２を含んでいる。第２の仕掛りユニット１０Ｂ’は、その中に形成された第２の導電性ビア１４０を有する第２の支持部３０、及び第２の支持部３０の内側表面３４を覆って形成された第２の誘電体層５８を含んでいる。第１及び第２の仕掛りユニット１０Ａ’及び１０Ｂ’は共に、図６について上述した方法に従って形成することができ、これらの個々の特徴は図１に関する記述に従って形成することができる。図１３に示すように、第１の誘電体層５２及び第２の誘電体層５８のそれぞれの内側表面５６及び６２が相互に接して配置され（かつ必要に応じて接着剤などを使用して相互に結合し）、上述のように、内側表面５６上で露出している一方と内側表面６２上で露出している他方の対応するビア６６の対が金属間接合を用いて相互に結合している。これにより図１３の仕掛りユニット１０’が得られ、次にこの仕掛りユニット１０’が図８について前述したものと同様の方法で加工され、外側表面１４及び３２上の外側端部２６及び４２を露出させる。本明細書内で述べた方法の何れにおいても、外側表面１４及び３２上のパッド２８及び４６のような導体パッドの形成、外側表面に露出した濡れ性の接点を備えた外側表面１４若しくは３２を覆う追加の再分配層の形成、又は他の更なる構造体を含む追加の工程を実施することができる。次に、結果として得られる接続構成要素を、図５Ａ及び５Ｂに示しかつそれらについて述べたような他様々な構成要素と共に組み立てることができる。
【００５５】
本明細書内で説明した接続構成要素の種々の実施形態は、多種多様な電子システムに関連して使用することができる。上述の相互接続構成要素は、図１４に示すように、多種多様な電子システムの構築において利用することができる。例えば、本発明の更なる実施形態に係るシステム１は、図５Ａに示すような超小型電子素子８０及び相互接続構成要素１０からなる超小型電子アセンブリと同様の、超小型電子素子８０を相互接続構成要素１０と共に組み立てることよって形成されたユニットである、超小型電子アセンブリ２を含むことができる。上述のように、図示の実施形態並びに相互接続構成要素の他の変型又はそのアセンブリを、他の電子構成要素６及び３と共に使用することができる。図示の例では、構成要素６は半導体チップ若しくは半導体パッケージ、又は半導体チップを含む他のアセンブリであってもよく、一方、構成要素３はディスプレイ画面であるが、他の任意の構成要素を使用することもできる。当然ながら、図１４では、説明を分かりやすくするために、２つの追加構成要素しか示されていないが、システムはこのような構成要素を任意数含んでもよい。更なる変型において、超小型電子素子及び相互接続構成要素を含む任意数の超小型電子アセンブリを使用することができる。超小型電子アセンブリと構成要素６及び３は、破線で概略的に示されている共通のハウジング４内に実装され、所望の回路を形成するべく必要に応じて互いに電気的に相互接続される。図示の例示的なシステムでは、システムは、フレキシブルプリント回路基板などの回路パネル９４を含み、回路パネルは、構成要素を互いに相互接続する数多くの導体９６を含む。但し、これは単なる例示に過ぎず、導体パッドなどと接続でき又は一体化できる多数のトレースなど、電気配線をなす任意の好適な構造体を使用することができる。更に、はんだボール６８などを使用して、回路パネル９４を相互接続構成要素１０に接続することができる。ハウジング４は、例えば、携帯電話又は携帯情報端末に使用可能な種類の携帯型のハウジングとして示されており、画面３はハウジングの表面に露出している。また、システム１が撮像チップ等の感光素子を含む場合には、光を構造体に送るためにレンズ５又は他の光学デバイスを設けてもよい。先と同様に、図１４に示されている単純化したシステム１は単なる例示に過ぎず、デスクトップコンピュータ、ルータなどのように固定構造体と一般に見なされているシステムを含む他のシステムを、上述した構造体を用いて作製することができる。
【００５６】
本明細書では、具体的な実施形態を参照して本発明が説明されているが、これらの実施形態は単に本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、例示的な実施形態には数多くの変更がなされてよいこと、及び添付の請求項によって定義されるとおりの本発明の趣旨及び範囲から逸脱することなく他の構成が考案されてよいことを理解されたい。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成26年6月13日(2014.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第１の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第１の導電性ビアを有する前記第１の支持部と、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第２の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第２の導電性ビアを有する前記第２の支持部と、
前記第１の支持部の前記第２の表面と前記第２の支持部の前記第２の表面との間に配置され、前記第１のビアのうちの少なくとも一部を前記第２のビアのうちの少なくとも一部と電気的に接続する再分配層と、
を備え、
前記第１及び第２の支持部のうちの少なくとも一方が半導体材料からなり、
半導体材料からなる前記第１又は第２の支持部のうちの何れかが、当該支持部の前記導電性ビアに隣接した部分を囲む誘電体ライニングを含む、相互接続構成要素。
【請求項２】
前記再分配層は、前記第１の支持部及び前記第２の支持部のうちの少なくとも一方の前記第１の表面を覆って形成され、前記再分配層はその外側表面に露出している接点を含み、前記接点は前記第１の導電性ビア又は前記第２の導電性ビアと接続している、請求項１に記載の相互接続構成要素。
【請求項３】
前記第２の支持部の前記第１の表面に露出している第２の接点を更に備え、前記第２の接点は前記第２の導電性ビアと接続している、請求項２に記載の相互接続構成要素。
【請求項４】
前記第１の支持部内の前記導電性ビアの最小ピッチが、前記第２の支持部内の前記導電性ビアの最小ピッチよりも小さく、前記相互接続構成要素が前記第１の支持部の前記第１の表面に露出している第１の接点を更に備え、前記第１の接点は前記第１の導電性ビアと接続している、請求項１に記載の相互接続構成要素。
【請求項５】
前記第１及び第２の導電性ビアの前記第１の端部が、超小型電子素子、回路パネル、及びパッケージ基板のうちの少なくとも１つに前記相互接続素子を結合するために使用可能であり、前記第１の導電性ビア又は前記第２の導電性ビアの前記第１の端部のうちの少なくとも一方が超小型電子素子の面における要素接点の空間分布に適合し、前記第１の導電性ビア又は前記第２の導電性ビアの前記第１の端部のうちの少なくとも一方が前記回路パネル及び前記パッケージ基板のうちの少なくとも一方の面に露出している回路接点の空間分布に適合する、請求項１に記載の相互接続構成要素。
【請求項６】
前記第１の導電性ビアの前記第１の端部が、前記相互接続構成要素を超小型電子素子に結合するために使用可能であり、前記第１の支持部が前記超小型電子素子のＣＴＥ以上でかつ前記第２の支持部のＣＴＥ以下のＣＴＥを有し、
前記第１の導電性ビアの前記第１の端部が、前記第１の支持部の前記第１の表面に露出している第１の接点を介して前記相互接続構成要素を前記超小型電子素子に結合するために使用可能であり、前記第１の接点は前記第１の導電性ビアの上に位置してこれと接続している、請求項５に記載の相互接続構成要素。
【請求項７】
前記第２の導電性ビアの前記第１の端部が、前記相互接続素子を回路パネル又はパッケージ基板に結合するために使用可能であり、前記第２の支持部が前記第１の支持部の前記ＣＴＥ以上であるＣＴＥを有し、
前記第２の導電性ビアの前記第１の端部が、前記第２の支持部の前記第１の表面に露出している第２の接点を介して前記相互接続構成要素を前記回路パネル又はパッケージ基板に結合するために使用可能であり、前記第２の接点は、前記第２の導電性ビアの上に位置してこれと接続している、請求項５に記載の相互接続構成要素。
【請求項８】
前記第１及び第２の支持部が、１２ｐｐｍ／℃未満の熱膨張係数（coefficient of thermal expansion：ＣＴＥ）を有する、請求項１に記載の相互接続構成要素。
【請求項９】
前記第１の支持部が３〜６ｐｐｍ／℃の範囲のＣＴＥを有し、前記第２の支持部が６〜１２の範囲のＣＴＥを有する、請求項８に記載の相互接続構成要素。
【請求項１０】
前記第１の導電性ビアが第１のピッチで相互に間隔を空けて離れており、前記第２の導電性ビアが前記第１のピッチよりも大きな第２のピッチで相互に間隔を空けて離れている、請求項１に記載の相互接続構成要素。
【請求項１１】
前記再分配層が、
誘電体層と、
前記誘電体層に埋設され、前記誘電体層を少なくとも部分的に貫通して延在する第３の導電性ビアを含む配線回路であって、前記配線回路は、前記第１の導電性接点のうちの少なくとも一部を前記第２の導電性接点のうちの少なくとも一部と電気的に接続する、前記配線回路と、を更に含み、
前記第３の導電性ビアの最小ピッチが、前記第１の導電性ビアの最大ピッチよりも大きくかつ前記第２の導電性ビアの最小ピッチよりも小さい、請求項１に記載の相互接続構成要素。
【請求項１２】
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第１の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第１の導電性ビアを有する前記第１の支持部と、
双方の間の厚さを定める第１の主表面及び反対側の第２の主表面、及び前記第１及び第２の主表面に対して実質的に垂直に第２の支持部を貫通して延在し、かつ各々が前記第１の表面に隣接する第１の端部及び前記第２の表面に隣接する第２の端部を有するような複数の第２の導電性ビアを有する前記第２の支持部と、
前記第１の支持部の前記第２の表面と前記第２の支持部の前記第２の表面との間に配置され、前記第１のビアのうちの少なくとも一部を前記第２のビアのうちの少なくとも一部と電気的に接続する再分配層と、
を備え、
前記再分配層が第１及び第２の部分を含み、前記第１の部分が前記第１の表面及び前記第１の導電性接点を含み、前記第２の部分が前記第２の表面及び前記第２の導電性接点を含み、前記第１及び第２の部分の各々が中間表面及び中間接点を更に含み、前記中間表面が相互に対向し、前記中間接点が相互に接合され、
前記中間接点が導電塊を使用して相互に接合され、前記構成要素が前記中間表面間にアンダーフィルを更に備え、前記アンダーフィルが前記導電塊のそれぞれの間の空隙を塞ぐ、相互接続構成要素。
【請求項１３】
前記第１の導電性ビアの最小ピッチが前記第２の導電性ビアの最小ピッチよりも小さい、請求項１に記載の相互接続構成要素。
【請求項１４】
前記第１及び第２の支持部の前記第１の表面間に配置され、前記第１の導電性ビア、前記第２の導電性ビア、前記第１の接点、及び前記第２の接点のうちの１つ以上と電気的に接続している受動素子を更に備える、請求項１に記載の相互接続構成要素。
【請求項１５】
前記受動素子が、前記第１の支持部の前記第２の表面と前記第２の支持部の前記第２の表面との間、又は、前記第１又は第２の支持部のうちの一方の前記第１の表面と反対側の第２の表面との間の少なくとも一方に配置されている、請求項１４に記載の相互接続構成要素。
【請求項１６】
前記第１及び第２の支持部のうちの少なくとも一方がガラスを含む、請求項１に記載の相互接続構成要素。
【請求項１７】
請求項１に記載の相互接続構成要素と、
第１の超小型電子素子の面に要素接点を有する前記第１の超小型電子素子と、
を備え、
前記第１のビアの前記第１の端部が前記超小型電子素子の前記要素接点の空間分布に適合し、前記要素接点が導電性接合材料塊を介して前記第１のビアの前記第１の端部と接合され、
第２の超小型電子素子の上に要素接点を有する前記第２の超小型電子素子を更に備え、前記第２の支持部の伸長部分が前記第１の支持部の縁部よりも遠方に伸長し、前記第２の超小型電子素子が前記伸長部分の上に実装され、前記第１のビアのうちの前記伸長部分に露出している第１のビアと電気的に接続し、
第１のワイヤボンドを更に備え、前記第１のワイヤボンドは、前記第２の超小型電子素子を前記第１のビアのうちの前記伸長部分に露出している第１のビアと電気的に相互接続し、
第２のワイヤボンドを更に備え、前記第２のワイヤボンドは、前記第１のビアのうちの前記伸長部分に露出している第１のビアを前記回路接点のうちの一部と接続する、超小型電子アセンブリ。
【請求項１８】
基板の表面に形成された回路接点を有する前記基板を更に備え、前記第２の導電性ビアが前記回路接点と電気的に接続し、
前記第２の支持部が、その第１の表面に露出している第２の接点を有し、前記第２の導電性ビアと電気的に接続しており、前記第２の接点は前記回路接点に接合されている、請求項１７に記載の超小型電子アセンブリ。
【国際調査報告】
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2014531756.tif 000021
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