(57)【要約】  本発明は、ニューロモルフィック電子回路に関する。  これらの回路は、生物学的ニューラルネットワークの動作をある程度模倣するように構成されたマルチセルネットワークである。この回路は、ネットワーク内のニューロンアドレスによってそれぞれが識別されたニューロンのネットワーク（ＲＮ）であって、それぞれのニューロンは、少なくとも１つの信号を受け取ると共に処理することができ、且つ、次いで、その後に、ニューロンの出力において、ニューロン内において発生したイベントを表す信号を放出することができる、ネットワークと、個々のニューロンとそれぞれが関連付けられたエレメンタリーメモリ（ＭＥ１、ＭＥ２）から構成されたプログラムメモリと、を有する。本発明によれば、ポストシナプスアドレス及び重みのメモリであるエレメンタリーメモリは、アドレスエンコーダ又はデコーダを通過することなしに、このニューロンによって放出されたイベント信号を直接的に受け取るように、導体により、関連付けられたニューロンの出力にリンクされた活性化入力（ＳＰＫ１）を有する。ニューロンによって活性化されたエレメンタリーメモリから抽出されたポストシナプスアドレスは、関連付けられたスナプス重みと共に、入力を装って、ニューラルネットワークに対して印加される。
2014504401.tif 000002
【特許請求の範囲】
【請求項１】
−発火ニューロンのネットワーク（ＲＮ）であって、それぞれの前記発火ニューロンは、前記ネットワーク内のニューロンアドレスによって識別されており、それぞれの前記ニューロンは、少なくとも１つの入力信号を受け取ると共に処理することができ、且つ、次いで、後から、前記ニューロンの出力上において、前記ニューロンの内部において発生するイベントを表す信号を放出することができる、ネットワークと、
−個々のニューロンとそれぞれが関連付けられたエレメンタリーメモリ（ＭＥ１、ＭＥ２）から構成されたプログラム可能なメモリであって、前記エレメンタリーメモリは、データを有するニューロンと関連付けられており、このデータは、ニューロンの１つ又は複数のアドレスと、それぞれのアドレスと関連付けられた個々の重みと、を有する、メモリと、
−ニューロンが前記ニューロンの活動の結果を表すイベント信号を放出した後に、前記ニューロンに関係する前記データを前記メモリから抽出する手段と、
−前記データ内に含まれるアドレスによって識別された前記ニューロンの入力に、前記データ内の前記アドレスと関連付けられた前記重みが割り当てられた個別の信号を印加する処理回路（ＤＡＣ、ＤＥＣ）と、
を有するニューロモルフィック回路において、
前記エレメンタリーメモリは、前記ニューロンによって放出されたイベント信号を直接的に受け取るために前記関連するニューロンの前記出力に対して直接的にリンクされた活性化入力（ＳＰＫ１）と、前記イベント信号を受け取った後に前記データの前記抽出をトリガする論理回路（ＣＧ１１〜ＣＧ１４）と、ポストシナプスバスと呼ばれるバスに対してリンクされた出力（ｂｌ、ｂｌｂ）であって、前記処理回路宛てとして、前記バス上において前記データを送信する出力と、を有することを特徴とする回路。
【請求項２】
前記エレメンタリーメモリの前記論理回路は、別のエレメンタリーメモリから生じたデータが前記バス上において放出されている間に前記バスに対するデータの書込みを妨げる衝突管理回路を有することを特徴とする請求項１に記載のニューロモルフィック回路。
【請求項３】
前記エレメンタリーメモリは、前記ニューラルネットワーク内の前記関連付けられたニューロンと並置されることを特徴とする請求項１又は２に記載のニューロモルフィック回路。
【請求項４】
前記エレメンタリーメモリは、前記関連付けられたニューロンの上方に位置することを特徴とする請求項１又は２に記載のニューロモルフィック回路。
【請求項５】
前記ニューラルネットワークは、第１集積回路上に位置しており、且つ、前記メモリは、前記第１集積回路の上方に配置された第２集積回路上に位置しており、前記エレメンタリーメモリは、前記２つのチップの間における個別の接点によって前記関連付けられたニューロンにリンクされていることを特徴とする請求項４に記載のニューロモルフィック回路。
【請求項６】
前記エレメンタリーメモリは、いくつかのメモリレジスタ（ＲＥＧ１１〜ＲＥＧ１４）を有し、それぞれのレジスタは、アドレスと、関連付けられた重みと、を収容し、且つ、前記ニューロモルフィック回路は、前記ポストシナプスバスに対して、前記様々なレジスタに対応した前記様々なアドレス及び関連付けられた重みを連続的に印加する手段を有することを特徴とする請求項１〜５のいずれか１項に記載のニューロモルフィック回路。
【請求項７】
前記エレメンタリーメモリの第１レジスタは、その内容を前記ポストシナプスバスに印加するように、前記関連するニューロンから生じた前記イベント信号（ＳＰＩＫＥ１）を受け取り、且つ、イベント信号を装ってそれ自体が第２レジスタに印加される読取り信号（ＲＤ）を生成し、前記第２レジスタは、その後に、次のレジスタ宛ての読取り信号を放出し、且つ、前記エレメンタリーメモリの最後のレジスタに至るまで、以下同様に実行されることを特徴とする請求項６に記載のニューロモルフィック回路。
【請求項８】
前記メモリは、プログラム可能な可変数のレジスタをニューロンに割り当てる手段を有することを特徴とする請求項７に記載のニューロモルフィック回路。
【請求項９】
関連付けられたニューロンの列に対応したエレメンタリーメモリの列の前記レジスタは、任意のレジスタが直接上流に位置したレジスタから、上流に位置したこのレジスタが同一のエレメンタリーメモリの一部を形成していない場合にも、イベント信号を受け取ることができるように、カスケード接続されていることを特徴とする請求項８に記載のニューロモルフィック回路。
【請求項１０】
任意のレジスタは、このレジスタに対応した前記エレメンタリーメモリと関連付けられたニューロンから直接的に生じたイベント信号（ＳＰＩＫＥ１）、又は、同一のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号（Ｓｐｉｋｅｍ１）、又は、さもなければ、別のニューロンに対してリンクされた別のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号のいずれかを受け取るために、プログラム可能な選択回路によって制御されることを特徴とする請求項９に記載のニューロモルフィック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ニューロモルフィック電子回路に関する。
【背景技術】
【０００２】
上記回路は、生物学的ニューラルネットワークの動作をある程度模倣するように構成されたマルチセルネットワークである。生物学的ニューラルネットワークは、情報を受け取ると共に放出するエレメンタリーニューロンと、これらのニューロンをその他のニューロンに対して接続するシナプスと、を有する。類推されるように、ニューロモルフィック回路は、一般に、メモリ内の個々のアドレスによってそれぞれが識別されたニューロンと呼ばれる基本的な処理セルのマトリックスネットワークと、存在しているニューロンと同一数のエレメンタリーメモリのマトリックスメモリと、を有し、それぞれのエレメンタリーメモリは、ニューロンと関連付けられており、且つ、従って、このニューロンの固有のアドレスによって識別することが可能であり、このエレメンタリーメモリに対応したニューロンに由来する情報項目を受け取ることを要するその他のニューロンのアドレスを収容している。
【０００３】
以下、所謂「発火（ｄｉｓｃｈａｒｇｅ）」ニューロンについて検討する。これらのニューロンは、その他のニューロンに由来した入力信号を受け取り、これらの信号を略アナログの形態において処理し、且つ、結果を生成する。結果は、例えば、所与の瞬間におけるパルスなどのイベント信号の放出であり得る。その他のニューロン（ターゲットニューロン又は宛先ニューロン）のアドレスのみならず、これらのアドレスのそれぞれと関連付けられた重みをも、ニューロンと関連付けられたエレメンタリーメモリからフェッチするように働くのが、この所謂「ニューロン発火」パルスである。関連付けられた重みは、１つのニューロンが、画一的な方式ではなく、重み付けされた方式により、１つ又は複数のその他のニューロンに影響を及ぼすことになることを意味している。
【０００４】
１つのニューロンの影響を受けるニューロンのアドレスは、ポストシナプスアドレスと呼称され、関連する重みは、シナプス重みと呼称される。
【０００５】
例えば、アナログのエメレンタリーニューロンは、漏洩時間積分器の形態において構成することが可能であり、その内部電位は、その他のニューロンによってその入力に時間に伴って印加されるいくつかの電位の代数的合計を表しており、この合計は、漏洩電流の影響を受け、内部電位が特定の閾値を達成した際に、ニューロンは、「スパイク」としばしば呼称される非常に短い持続時間のパルスであるイベント信号を放出することにより、このイベントを通知する。次いで、電位は、休止状態に復帰し、新しい入力を待つ。イベント信号、即ち、スパイクは、そのスパイクを放出したニューロンのアドレスと共に、このアドレスと関連付けられたエレメンタリーメモリの内容を抽出するために使用され、この内容は、１つ又は複数のポストシナプスアドレスと、それらの関連付けられたシナプス重みと、から構成されている。これらのアドレス及び重みは、処理回路によって受け取られ、処理回路は、重み付けされた入力信号を生成し、且つ、それらの信号を入力信号を装ってポストシナプスアドレスに対応したニューロンに送信する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術においては、図１に示されているように、ニューロンのマトリックスＲＮのうちの１つのニューロンの発火から生じたイベント信号は、アドレスエンコーダＥＮＣに印加され、アドレスエンコーダＥＮＣは、イベントを生成したニューロンのアドレスを判定し、且つ、このアドレスを所謂プレシナプスバスＢｐｒｅ−ｓｙｎ上において送出する。プレシナプスバスは、メモリ用のアドレスバスである。このバスは、コントローラＣＴＲＬによって管理されており、コントローラＣＴＲＬは、このアドレスをメモリＭＥＭに印加し、且つ、１つ又は複数のポストシナプスアドレス及びそれらのそれぞれと関連付けられた重みをメモリから収集する。コントローラは、連続的に、様々なポストシナプスアドレスをポストシナプスアドレスバスＢｐｏｓｔ−ｓｙｎ上において放出し、ポストシナプスアドレスバスＢｐｏｓｔ−ｓｙｎは、これらのアドレスをニューロンのマトリックスＲＮと関連付けられたアドレスデコーダＤＥＣに印加する。同時に、コントローラは、シナプス重みをデジタルアナログコンバータＤＡＣに送出し、デジタルアナログコンバータＤＡＣは、それぞれのシナプス重みの関数として、アナログレベルを確立する。従って、既定のシナプス重みが割り当てられたアナログ信号レベルが、イベント信号によって活性化されたエレメンタリーメモリの内容によって識別されるポストシナプスニューロンのそれぞれに対して印加される。
【０００７】
イベントが時間に伴って離隔している場合にも、即ち、ニューロンの発火の平均頻度がコントローラによるイベントの処理速度よりも格段に小さい場合にも、マトリックスの多数のニューロンに起因して、コントローラ、エンコーダ、及びデコーダが飽和する可能性が存在する。更には、これらの回路は、嵩張り、且つ、これらの回路は、大量のエネルギーを消費する。
【０００８】
本発明の目的は、ニューロモルフィックネットワークのアーキテクチャ及び動作を改善することにある。
【課題を解決するための手段】
【０００９】
従って、ニューロモルフィック回路が提案されており、この回路は、
−ネットワーク内のニューロンアドレスによってそれぞれが識別される発火ニューロンのネットワークであって、それぞれのニューロンは、少なくとも１つの入力信号を受け取ると共に処理することができ、且つ、その後に、ニューロン内において発生したイベントを表す信号をニューロンの出力上において放出することができる、ネットワークと、
−個々のニューロンとそれぞれが関連付けられたエレメンタリーメモリから構成されたプログラム可能なメモリであって、ニューロンと関連付けられたエレメンタリーメモリはデータを有し、このデータは、ニューロンの１つ又は複数のアドレスと、それぞれのアドレスと関連付けられた個々の重みと、を有する、メモリと、
−ニューロンがニューロンの活動の結果を表すイベント信号を放出した後に、そのニューロンに関係したデータをメモリから抽出する手段と、
−データ内に含まれているアドレスと関連付けられた重みが割り当てられた個々の信号をデータ内に含まれたそのアドレスによって識別されるニューロンの入力に対して印加する処理回路と、
を有し、
エレメンタリーメモリは、このニューロンによって放出されるイベント信号を直接受け取るために関連付けられたニューロンの出力に対して直接的にリンクされた活性化入力と、イベント信号を受け取った後にデータの抽出をトリガするための論理回路と、ポストシナプスバスと呼称されるバスにリンクされた出力であって、処理回路を宛先として、このバス上においてデータを送信するための出力と、を有することを特徴とする。
【００１０】
この結果、アドレスエンコーダと、メモリに対するアクセスを管理するためのコントローラと、に対するニーズが除去される。関連するイベントを通知するためのニューロンとエレメンタリーメモリの間のリンクは、アドレスエンコーダも、アドレスデコーダも、通過しない直接的な接続である。
【００１１】
それぞれのエレメンタリーメモリには、自身が収容するデータの読取りを管理するための、且つ、特にポストシナプスバス上における衝突を管理するための、手段（管理回路）が設けられており、更に正確には、この管理回路は、別のエレメンタリーメモリから生じたデータがバス上において放出されている間、そのバスに対するデータの書き込みを防止する。
【００１２】
物理的には、エレメンタリーメモリは、ニューロンネットワーク内の関連付けられたニューロンと並置される。３次元における回路の統合の可能性と関連し、エレメンタリーメモリは、好ましくは、関連するニューロンの上方に（又は、下方に）配置されることになる（この場合に、上方及び下方とは、純粋に従来の意味を有している）。好適な解決策は、ニューラルネットワークを第１集積回路上に配置し、且つ、メモリを、第１集積回路の上方に配置された第２集積回路上に配置するというものであり、エレメンタリーメモリは、２つの集積回路間の（ニューロン当たりに１つの）個別の接点により、関連するニューロンに対してリンクされる。
【００１３】
エレメンタリーメモリは、好ましくは、いくつかのメモリレジスタを有し、それぞれのレジスタは、アドレスと、関連付けられた重みと、を収容し、手段は、好ましくは、様々なレジスタに対応した様々なアドレス及び関連付けられた重みをポストシナプスバスに対して連続的に印加するように設計される。エレメンタリーメモリの管理回路は、単一のエレメンタリーメモリの単一のレジスタが所与の瞬間において読み取られるように、ポストシナプスバス上の衝突を管理する。
【００１４】
一解決策においては、エレメンタリーメモリの第１レジスタは、この第１レジスタの内容をポストシナプスバスに印加するように、関連付けられたニューロンから生じたイベント信号を受け取り、このレジスタ（又は、関連する管理回路）は、イベント信号を装って第２レジスタにそれ自体が印加される読取り信号を生成し、第２レジスタは、その後に、次のレジスタ宛の読取り信号を放出し、且つ、エレメンタリーメモリの最後のレジスタに至るまで、以下同様である。
【００１５】
メモリが、プログラム可能な可変数のレジスタをニューロンに対して割り当てる手段を有するようにしてもよいことが理解されるだろう。
【００１６】
特に、有利には、ニューロンと関連付けられたエレメンタリーメモリの任意のレジスタが直接上流に位置したレジスタから、上流に位置したこのレジスタがニューロンと関連付けられた同一のエレメンタリーメモリの一部を形成していない場合にも、イベント信号を受信することができるように、関連付けられたニューロンの列に対応したエレメンタリーメモリの列のレジスタをカスケード接続するようにしてもよい。任意のレジスタは、このレジスタに対応したエレメンタリーメモリと関連付けられたニューロンから直接生じたイベント信号、又は同一のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号、又は、さもなければ、別のニューロンにリンクされた別のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号のいずれかを受信するように、このレジスタと関連付けられたプログラム可能な選択回路（又は、マルチプレクサ）によって制御することができる。
【００１７】
本発明のその他の特性及び利点については、以下の、且つ、添付図面を参照して提供される詳細な説明を読むことにより、明らかとなろう。
【図面の簡単な説明】
【００１８】
【図１】既に説明済みの図であり、従来技術によるニューラルネットワークの構造を示す。
【図２】本発明によるニューロモルフィック回路の基本アーキテクチャを示す。
【図３】本発明によるニューロモルフィック回路のメモリ構造を示す。
【図４】エレメンタリーメモリレジスタの構造を、このレジスタ用の個別の管理回路と共に、示す。
【図５】レジスタのエレメンタリーメモリポイントを示す。
【図６】レジスタと関連する管理回路の可能な構造を示す。
【図７】本発明によるニューロモルフィック回路のメモリのアーキテクチャの別の図であり、この場合には、レジスタ及びその管理回路が単一のブロックによって表されている。
【図８】メモリを示しており、この場合には、小さなプログラム可能な選択回路がそれぞれのレジスタと関連付けられ、その結果、この選択回路により、レジスタをニューロンと直接的に関連付けなければならないかどうか又はそれを別のニューロンと関連付けられたエレメンタリーメモリの更なるレジスタであると見なさなければならないかどうかを判定することが可能になっている。
【図９】図８の回路内における使用が意図されたその関連する管理回路を有するメモリレジスタを示す。
【図１０】メモリのそれぞれの列ごとに図９のレジスタ及び管理回路を統合した個別のブロックを有するエレメンタリーメモリの構造を示す。
【図１１】図９の管理回路に対応した例示用の詳細な回路を示す。
【発明を実施するための形態】
【００１９】
本発明によるニューロモルフィック回路の一般的なアーキテクチャが図２に示されている。これは、行と列の形態において配列されたニューロンのマトリックスネットワークＲＮを有する。それぞれのニューロンは、その行及び列アドレスによって識別され、且つ、入力及び出力を有するエレメンタリー回路を有する。図２においては、ネットワークＲＮは、斑模様の背景を有する格子状の正方形によって表されている。
【００２０】
プログラム可能なメモリＭＥＭがニューロンのマトリックスと関連付けられており、且つ、このメモリのそれぞれの要素は、個々のニュートンと関連付けられている。図２においては、メモリＭＥＭは、ニューラルネットワークと同一の間隔を有する格子状の正方形によって表され、且つ、ニューラルネットワークの上方において、遠近法により、且つ、部分的に透明な状態において、重畳されている。この図は、象徴的なものであって、メモリ要素と関連付けられたニューロンの間の対応関係を示すのみならず、メモリは、ニューラルネットワークの上方又は下方に物理的に配設することが可能であり、且つ、メモリのそれぞれの要素は、真上又は真下に位置した関連するニューロンに対して直接的にリンクすることができることを示している。
【００２１】
以下、ニューロンと関連付けられたメモリ要素をエレメンタリーメモリと呼称することとする。従って、エレメンタリーメモリは、ニューロンがイベント信号を放出した際に、この信号がエレメンタリーメモリを活性化すると共にその内部に収容されたデータの抽出を認可するように、関連するニューロンの出力に対して個別の導体によって直接的にリンクされた活性化リンクを有する。これらのデータは、対象のニューロンによって通知されたイベントの際に情報項目を受け取らなければならないポストシナプスニューロンのアドレスと、これらのアドレスのそれぞれと関連付けられたシナプス重み（ポストシナプスアドレスＡＤＲ当たりに１つのシナプス重みＰｄｓ）と、である。その活性化の際にエレメンタリーメモリから読み取られたデータは、メモリからポストシナプスバスＢｐｏｓｔ−ｓｙｎに送出される。
【００２２】
バスによって搬送されたシナプス重みは、（ニューロンがアナログエレメンタリ回路である一般的なケースにおいては）デジタル−アナログコンバータＤＡＣに印加される（但し、ニューロンは、恐らくは、純粋にデジタル的なものであってもよいであろう）。ポストシナプスバスによって搬送されたアドレスは、既定のニューロンを行及び列によって選択することができるアドレスデコーダＤＥＣに対して印加される。ポストシナプスアドレスによって所与の瞬間において選択されたニューロンは、バス上においてコンバータＤＡＣによってこの瞬間に生成される電圧又は電流をその入力において受け取り、これは、このアドレスと関連付けられたシナプス重みに対応している。
【００２３】
１つ又は複数の入力信号を受け取ったニューロンは、受け取った入力信号との関連においてその瞬間に達成した状態の結果を通知するイベント信号を特定の時間の後に放出することができる。この信号は、アドレスエンコーダ又はコントローラを通過することなしに、このニューロンに対応したエレメンタリーメモリの活性化を直接的にトリガする。この活性化は、１つ又は複数のポストシナプスアドレスと、これらのアドレスのそれぞれと関連付けられたシナプス重みと、の放出をトリガする。
【００２４】
従って、いまや、それぞれのニューロンの出力とこのニューロンと関連付けられたエレメンタリーメモリ用の活性化入力の間には、直接的なリンクが存在している。図２に表されているように、エレメンタリーメモリは、好ましくは、それぞれのニューロンの上方に（或いは、同様に、下方に）位置しているが、エレメンタリーメモリは、それぞれのニューロンと並置してもよいであろう。エレメンタリーメモリが上方に位置している場合には、それぞれのエレメンタリーメモリごとのＴＳＶ（「Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ」）タイプの接続を伴って、即ち、チップの表面上に集積されたエレメンタリーメモリと別のチップの表面上に位置したニューロンの間のチップの厚さを貫通した接触を伴って、集積回路スタックの技術を使用するようにしてもよい。ネットワークの形状は、この場合には、（図２に表されているように）メモリ及びニューラルネットワークについて行及び列の両方において同一のピッチ間隔を有するように構成されている。エレメンタリーメモリがニューロンよりも格段に大きな面積を占有する場合には、それぞれがメモリの一部を収容すると共にニューロンとエレメンタリーメモリの間の直接的なリンク（数チップの厚さを貫通したものであってもよい）を有するいくつかの重畳されたプレーンにメモリを分割することが望ましいであろう。
【００２５】
エレメンタリーメモリ内に収容されたアドレス及び重みデータは、好ましくは、列導体により、ポストシナプスバスに送信され、即ち、それぞれのメモリ列ごとに、少なくとも１つの導体がその列のすべてのエレメンタリーメモリをリンクしている。列導体は、図２においては、破線の矢印によって表されている。尚、列当たりに１つの導体のみが示されているが、実際には、この導体は、エレメンタリーメモリのデータが、直列ではなく、並列に、ポストシナプスバスに送出されている場合には、複数の導体からなるバスである。衝突を管理するための表示されてはいない回路を、２つの異なる列に由来するデータを同時にポストシナプスバスに印加する試みを防止するように、設計することができる。
【００２６】
更には、好ましくは、それぞれのエレメンタリーメモリ内には、エレメンタリーメモリの電子管理回路が、収容されており、１つの且つ同一の列のいくつかのエレメンタリーメモリが列導体上においてそれぞれの内容を同時に送信することを防止するように、機能する。このタイプの衝突の管理は、循環的に実行される。関連するニューロンから生じたイベント信号を受け取ると共に情報項目をエレメンタリーメモリから抽出しなければならない瞬間を判定するのが、この回路である。
【００２７】
ニューロモルフィック回路がニューロンの間のシナプスリンクの任意の構成に対して適合可能であることが望ましい場合には、メモリＭＥＭは、プログラム可能である。
【００２８】
メモリのプログラミングのために、行アドレス及び列アドレスデコーダが使用されるが、これらは、図を簡潔にするために、図２には示されていない（図２のデコーダＤＥＣは、ニューロンアドレスデコーダであって、メモリのアドレスデコーダではない）。行デコーダは、データを書き込むことが望ましいエレメンタリーメモリの行を指定し、且つ、列デコーダは、上述の列導体を通過することにより、その行のそれぞれのエレメンタリーメモリに対して望ましいデータを印加できるようにする。
【００２９】
実際には、以下において理解されるように、それぞれのエレメンタリーメモリは、いくつかの別個にアドレス指定可能なレジスタにサブ分割されており、それぞれのレジスタは、ポストシナプスアドレスと、関連付けられたシナプス重みと、を収容する。そして、個々の管理回路は、エレメンタリーメモリ内のそれぞれのレジスタと関連付けられている。
【００３０】
図３は、図２のアーキテクチャを実装できるようにする、即ち、関連するニューロンに対して直接的にリンクされたエレメンタリーメモリと共に動作できるようにすると共に列導体によってポストシナプスバスにメモリの情報を抽出できるようにするエレメンタリーメモリの構造を表している。
【００３１】
この例においては、エレメンタリーメモリは、それぞれがポストシナプスアドレスと、関連付けられたシナプス重みと、を収容することが意図された４つのメモリレジスタから構成されている。従って、それぞれのニューロンは、その他のゼロ個〜４個のニューロンに対して影響を及ぼすことができる。この数４は、一例として挙げたものであり、且つ、別の数であってもよいであろう。レジスタの内容は、エレメンタリーメモリの活性化の際に、関連付けられたニューロンにより、順番に抽出される。
【００３２】
１つの及び同一の列に属する２つのエレメンタリーメモリＭＥ１及びＭＥ２が示されており、これらは、ネットワークＲＮの２つの異なるニューロンと関連付けられている。その他の列は、示されていない。エレメンタリーメモリの４つのレジスタのそれぞれは、その内容を列バス上において提供することが可能であり、列バスは、列のすべてのエレメンタリーメモリのすべてのレジスタをリンクしている。レジスタは、メモリＭＥ１の場合には、ＲＥＧ１１〜ＲＥＧ１４により、且つ、メモリＭＥ２の場合には、ＲＥＧ２１〜ＲＥＧ２４により、表記されている。この例においては、バスは、レジスタの内容を表す１６ビットのワードを送信するように機能する３２本の導体を有する。この場合には、それぞれの情報ビットは、ビットの実際の値と、その補数と、を送信するように、２つの導体上において送信され、これは、メモリが、好ましくは、ＳＲＡＭタイプであるという事実に関係している。これらのビットは、１６ビットのバスＢＬ上において送信され、その補数は、１６ビットのバスＢＬｂ上において送信される。ビットが、並列ではなく、直列に送信される構成を含むその他の構成も可能である。
【００３３】
更には、いくつかのレジスタがバスＢＬ及びＢＬｂ上においてそれぞれの内容を同時に提供することを防止するために、衝突の管理のための２つの更なる列導体も想定される。ＲＥＱによって表記された更なる導体のうちの１つは、レジスタの一部分に関するクエリ（バス上においてデータを提供するための認可を要求するクエリ）を送信するためのものである。もう１つのＡＣＫは、レジスタからのデータの抽出を終了するアクノリッジ信号を送信するためのものである。これら２つの導体は、レジスタのそれぞれと関連付けられた衝突管理回路に対してリンクされている。この管理回路は、個々のレジスタの左側の小さなブロックＣＧ１１〜ＣＧ１４及びＣＧ２１〜ＣＧ２４によって概略的に表されている。この管理回路は、それぞれ（アクノリッジ導体ＡＣＫにリンクされた）ニューラルイベント信号及びアクノリッジ入力である２つの入力と、クエリ出力（実際には、クエリ導体ＲＥＱにリンクされたクエリ入出力）及び読取り信号出力と呼ばれる別の出力である２つの出力と、を有する。
【００３４】
エレメンタリメモリＭＥ１は、イベント信号ＳＰＩＫＥ１を受け取るようにニューロンに対して直接的にリンクされた活性化入力ＳＰＫ１を有する。エレメンタリメモリＭＥ２は、イベント信号ＳＰＩＫＥ２を受け取るように別のニューロンに対して直接的にリンクされた活性化入力ＳＰＫ２を有する。信号ＳＰＩＫＥ１及びＳＰＩＫＥ２は、それぞれのメモリの第１レジスタの管理回路のイベント信号入力に、即ち、それぞれ、メモリＭＥ１のレジスタＲＥＧ１１及びメモリＭＥ２のレジスタＲＥＧ２１に、印加される。レジスタのイベント入力上において受け取られた信号は、そのレジスタの読取りをトリガする。
【００３５】
１つの且つ同一のエレメンタリーメモリＭＥ１の連続したレジスタＲＥＧ１１〜ＲＥＧ１４の管理回路は、次の管理回路のイベント信号入力に供給される管理回路の読取り信号出力により、カスケードリンクされている（これは、ＭＥ２についても当て嵌まる）。従って、レジスタの管理回路から生じた読取り信号は、次のレジスタにより、（ニューロンに由来するものであるかのように）イベント信号であるものとして見なされることになる。従って、イベント信号がニューロンによってこのエレメンタリーメモリのイベント入力上において放出された後に、これらのレジスタを１つずつ読み取ることができるように、回路ＣＧ１１の読取り信号出力は、管理回路ＣＧ１２のイベント信号入力にリンクされており、且つ、以下、回路ＣＧ１４まで、同様にリンクされている。
【００３６】
この連続的な読取りのプロセスは、循環的に実行される。
【００３７】
図３に更に示されているのは、エレメンタリーメモリのそれぞれのレジスタを行の観点においてアドレス指定できるようにするワードラインＷＬ１１〜ＷＬ２４である。列内に存在しているレジスタと同数のワードラインが存在しており、従って、ここでは、列内のエレメンタリメモリの（従って、列内のニューロンの）数の４倍の数のワードラインが存在している。ビットラインバスＢＬ及びＢＬｂを使用してレジスタの内容及びそれぞれのレジスタを指定するためのワードラインを規定することにより、メモリのレジスタのすべてを随意にプログラムすることができる。当然のことながら、ワードラインは、これらのレジスタの書込み又は読取りのために、メモリの１つの且つ同一の行内に位置したメモリの様々な列のレジスタを同時にアドレス指定するように機能する。
【００３８】
図４は、その個々の管理回路を有するメモリレジスタの一般的なアーキテクチャを示しており、そのレジスタが、エレメンタリーメモリの第１レジスタであるのか（ＲＥＧ１１又はＲＥＧ２１など）、或いは、そのメモリの別のレジスタ（ＲＥＧ１２、ＲＥＧ１３、ＲＥＧ１４など）であるのかは問わない。これは、この場合には、その管理回路ＣＧ１１を有する図３のレジスタＲＥＧ１１であるものと仮定されている。
【００３９】
例えば、１６個のエレメンタリーメモリポイントを有するメモリレジスタプロパーは、ビットラインにリンクされており、これらのビットラインは、１６ポイントのエレメンタリービットラインをそれぞれが１つにグループ化する１６ビットのバスＢＬ及びＢＬｂである。このメモリレジスタは、メモリのプログラミング又は読出しフェーズにおいて、ワードラインＷＬ１１によって制御される。そして、このメモリレジスタは、更には、読取り活性化入力Ｒｄを有しており、この入力は、ニューロモルフィック回路の動作の際に（即ち、メモリプログラミングフェーズ以外において）、レジスタの内容を読み取ることができるようにする。
【００４０】
レジスタＲＥＧ１１と関連付けられた管理回路ＣＧ１１は、イベント信号ＳＰＩＫＥ１を受け取ると共にこの信号を保存するように意図された入力Ｓｐｋを有し、エレメンタリーメモリの第１レジスタの場合には、この入力Ｓｐｋは、同時に、エレメンタリーメモリの入力ＳＰＫ１を構成しており、その他のレジスタの場合には、入力Ｓｐｋは、上流に位置した管理回路の出力を受け取る。又、回路ＣＧ１１は、ラインＲＥＱ（クエリライン）に対してリンクされた入出力Ｒｅｑと、ラインＡＣＫ（アクノリッジライン）に対してリンクされた入力Ａｃｋと、をも有し、第２出力Ｒｄは、このレジスタの読取りを認可するように、関連するレジスタＲＥＧ１１用の読取り信号ＲＤを生成する。
【００４１】
管理回路ＣＧ１１の出力Ｒｄは、レジスタの列構成において直接下流に位置したレジスタの管理回路の入力Ｓｐｋに対して更にリンクされている。従って、ニューロンのイベント信号に応答した回路ＣＧ１１による信号ＲＤの生成は、レジスタＲＥＧ１１の読取りをトリガするのみらなず、出力Ｒｄ上において、直接下流に位置したレジスタの制御回路ＣＧ１２の入力Ｓｐｋ用のイベント信号の等価物をもトリガする。そして、同様に、それぞれの制御回路は、一度に且つ同時に、その出力Ｒｄ上において、直接下流に位置したレジスタの管理回路との関係において、その関連するレジスタ用の読取り信号と、イベント信号と、を、生成し、エレメンタリーメモリの最後のレジスタに至るまで、これを繰り返す。
【００４２】
エレメンタリーメモリの様々なレジスタの内容を読み取るプロセスにおいては、イベント信号ＳＰＩＫＥ１を受信した際に、管理回路ＣＧ１１は、以下の動作を実行する。
−信号ＳＰＩＫＥ１によって表されたイベントの保存
−アクティブなクエリが現在このライン上に存在していない場合のラインＲＥＱ上におけるクエリの放出（或いは、クエリが現在アクティブである場合の待機とクエリラインが解放された際のクエリの放出）：クエリは、クエリラインを０論理レベルに遷移させるステップから構成することができる。
−関連するレジスタ及び直接下流に位置した管理回路宛ての信号の出力Ｒｄ上における放出：この結果、第１レジスタが読み取られ、且つ、イベントが次のレジスタ内に保存される。
−次のレジスタの管理回路によるクエリの放出及びその次のレジスタによるそのデータの提供を可能にする入力Ａｃｋ上におけるアクノリッジ信号の受信とクエリラインの解放
【００４３】
クエリラインは、ラインＡＣＫに由来するアクノリッジ信号の管理回路による受信の際に解放される。この信号は、メモリの外部においてポストシナプスバスの制御回路によって生成され、そのバスがメモリから抽出されたデータを実際に受け取ったことを通知する。
【００４４】
最後に、例えば、それぞれの電源投入の際に回路を既知の非アクティブ状態に遷移させるように、リセット信号ＲＳＴを設計することができる。この信号は、管理回路の入力Ｒｓｔに印加される。
【００４５】
メモリのレジスタ内にデータビットを保存するための基本構造は、図５に表されているとおりである。これは、その出力が、ワードラインＷＬによって制御されるアクセストランジスタＱ１ａ及びＱ１ｂにより、一側においては、ビットラインＢＬに対して、他側において、相補型ビットラインＢＬｂに対して、リンクされた２つのヘッドツーテールインバータＩＮＶａ、ＩＮＶｂを有する従来のＳＲＡＭメモリポイントである。但し、更に、インバータの入出力は、レジスタの管理回路から生じた読取り信号ＲＤによって制御される２つの更なるトランジスタＱ２ａ及びＱ２ｂにより、ビットラインにもリンクされている。
【００４６】
これは、ワードライン及びトランジスタＱ１ａ及びＱ１ｂにより、行デコーダを通じて、従来の方式により、メモリに書き込むと共に読み取ることが可能であり、且つ、信号ＲＤ及びトランジスタＱ２ａ及びＱ２ｂにより、メモリの内容を読み取ることが更に可能であることを意味している。信号ＲＤは、メモリポイントがエレメンタリーメモリの第１レジスタＲＥＧ１１又はＲＥＧ２１の一部を形成している場合には、イベント信号ＳＰＩＫＥに応答して、或いは、メモリポイントが第１レジスタの下流のレジスタの一部を形成している場合には、直接上流に位置した管理回路から生じた読取り信号ＲＤに応答して、放出されることになる。
【００４７】
更には、（メモリプログラミングフェーズにおいては）ワードラインＷＬ又は（ニューロモルフィック回路使用フェーズにおいては）イベント信号によって直接又は間接的に生成される信号ＲＤをトランジスタのゲートに向かって送付できるようにする小さなステアリング回路により、４つではなく、２つのトランジスタで間に合わせることも可能であることを更に理解されよう。
【００４８】
図６は、一例として、管理回路ＣＧ１１の可能な実施形態を示している。この回路は、上述の単純な機能を電子的に実行する。これは、入力Ｓｐｋにリンクされた状態において、イベント信号ＳＰＩＫＥ１を受け取ると共にその受取を保存するためのメモリポイントを構成する２つのヘッドツーテールインバータＩＮＶ１、ＩＮＶ２のグループを有し、レジスタの読取りの活性化を認可するのは、このメモリポイントの出力である。パルスＳＰＩＫＥ１（或いは、上流に位置すると共にイベント信号として機能する別の管理回路から生じた読取り信号ＲＤ）は、保存されたら、即座に消失してもよい。読取りの終了時点において、この保存は、アクノリッジ信号によって取り消されることになるが、この保存は、管理回路の入力Ｒｓｔ上において受け取られるグローバルリセット信号によって取り消すこともできる。又、管理回路は、１度に且つ同時にパルスが受け取られると共にクエリラインが利用可能であるという事実を受け取ると共に保存するための第２メモリポイントを構成する２つのヘッドツーテールインバータＩＮＶ３、ＩＮＶ４のグループをも有し、（入力Ｒｅｑに接続された）クエリラインは、この場合には、Ｌｏｗ論理レベルにおいてアクティブであるものと見なされる。ヘッドツーテールインバータの第２グループの活性化により、端末Ｒｅｑに関するクエリが強制され、このクエリは、端子Ｒｅｑを同一列のその他のレジスタには利用不能な状態とする。この強制は、クエリラインが既にアクティブである場合には、即ち、同一のエレメンタリーメモリ又は別のニューロンと関連する別のエレメンタリーメモリのレジスタとの関係において進行中のクエリが既に存在している場合には、発生しない。
【００４９】
クエリが端子Ｒｅｑ上において強制されるのと同時に、管理回路は、この管理回路と関連付けられた読取りレジスタ用の、且つ、更には、直接下流に位置した管理回路用の、読取り信号を出力Ｒｄに送出する。
【００５０】
次いで、レジスタのビットが読み取られた際に、アクノリッジラインは、アクノリッジ信号ＡＣＫを管理回路の入力Ａｃｋに対して送信する。この信号は、現在活性化されている管理回路の２つのメモリポイントをリセットする。第２メモリポイントのリセットは、出力Ｒｅｑを不活性化し、且つ、クエリラインＲＥＱを利用可能な状態とする。
【００５１】
図７は、ＭＥ１などのエレメンタリーメモリの一般的なアーキテクチャの別の図であり、この図に示されているのは、それぞれのワードライン用の単一の回路であり、この回路は、管理回路とメモリレジスタの両方を有する。エレメンタリーメモリは、ワードラインＷＬ１１〜ＷＬ１４によってアドレス指定される４つの同一の列回路を有する。これらの回路のそれぞれは、図４に示されている組のように構成されている。従って、それぞれの回路は、イベント入力Ｓｐｋ、リセット入力Ｒｓｔ、行アドレス指定入力ＷＬ、アクノリッジ信号入力Ａｃｋ、クエリ入出力Ｒｅｑ、（この例においては）それぞれ１６ビットのバス出力ｂｌ及びｂｌｂ、及び読取り出力Ｒｄを有する。回路の読取り出力Ｒｄは、直接下流に位置した回路の入力Ｓｐｋに対して接続されている。チェーンの第１回路の入力Ｓｐｋは、エレメンタリーメモリの活性化入力ＳＰＫ１を構成し、且つ、このエレメンタリーメモリと関連するニューロンのイベント信号ＳＰＩＫＥ１を受け取る。チェーン内の最後の回路の出力Ｒｄは、接続されてはいない。図７には、ニューロモルフィック回路の動作の開始時点において回路のすべてが静止状態にあることを保証するように、エレメンタリーメモリの列の管理回路のすべてをグローバルにリセットできるようにするリセット導体ＲＳＴが示されている。
【００５２】
図８は、列のニューロンと関連付けられたエレメンタリーメモリポイントの列のアーキテクチャの変形であるが、この場合には、ニューロンとエレメンタリーメモリの間の関連付けが部分的にプログラム可能である。このアーキテクチャによれば、可変数のレジスタをニューロンと関連付けることができる。実際に、特定のニューロンは、その他のニューロンよりも多くのポストシナプスニューロンをトリガする必要があろう。従って、以前の図は、４つのレジスタがそれぞれのニューロンと固定された方式によって関連付けられるという原理によって構築されていたが、図８は、列のプログラム可能な可変数のレジスタがニューロンと関連付けられるという原理に基づいて構築されている。但し、当然のことながら、１つのニューロンが多くのレジスタを使用する場合には、その列と関連するその他のニューロンが、少ないレジスタを使用するか又はニューロンをまったく使用しないように、レジスタの合計数は、列内において制限される。
【００５３】
この結果を実現するために、それぞれのポストシナプスレジスタは、シナプスアドレス及びニューロンに関連付けられた重みのみならず、「構成ビット」と呼ばれる更なるビットをも有し、このビットは、このレジスタをニューロンから直接的に生じたイベント信号によって読取りの観点で活性化しなければならないかどうか又はそれを直接上流に位置したレジスタの読取り出力によって下流レジスタを装って逆に活性化しなければならないのかどうかを判定する。
【００５４】
従って、
−図２においては、ニューロンから生じた実際のイベント信号ＳＰＩＫＥ１又はＳＰＩＫＥ２を受け取るのは、常に４つのレジスタのグループのうちの第１レジスタであり、且つ、このニューロンは、これら４つのレジスタと関連付けることができるのみであり、４つのレジスタは、次のエレメンタリメモリの第１レジスタに対してリンクされてはいない。
−しかしながら、図８においては、ニューロンと関連付けられた４つのレジスタは、いずれも、ニューロンから生じたイベント信号ＳＰＩＫＥ１（又は、ＳＰＩＫＥ２）を受け取ることが可能であり、且つ、それぞれのレジスタは、任意選択により、そのレジスタ内においてプログラムされた構成ビットに従って第１レジスタであるものと見なすことが可能であり、従って、エレメンタリーメモリＭＥＭ１の活性化入力ＳＰＫ１は、メモリの４つのレジスタの管理回路の入力Ｓｐｋに対して並列にリンクされており、ニューロンと関連付けられた第１レジスタのサイトは、このようにして選択され、且つ、先行するレジスタを先行するニューロンに対して割り当てることが可能であり、同一の列内の直接上流に位置した１つの（場合によっては、複数の）ニューロンと関連付けられたレジスタを下流のニューロンのすべてに対して割り当てることさえも可能である。
【００５５】
従って、いまや、管理回路は、レジスタ内においてプログラムされた構成ビットによって制御されるイベント入力選択回路（又は、マルチプレクサ）を有する。この場合には、この選択回路は、レジスタの管理回路の一部を形成するものと見なされ、且つ、従って、図８においては、管理回路は、いまや、２つのイベント信号入力と、実際に使用されるイベント信号を規定する出力と、を有するマルチプレクサを有していることを理解される。第１イベント信号入力は、回路ＣＧ２１〜ＣＧ２４用の、例えば、ＳＰＩＫＥ２などの信号ＳＰＩＫＥを受け取り、且つ、従って、関連するニューロンに直接的に接続されており、第２のイベント信号入力は、直接上流に位置した管理回路から生じた読取り信号を受け取る。マルチプレクサは、この場合には、レジスタ内においてプログラムされた１７番目のビットである構成ビットによって制御されており、第１の１６ビットは、エレメンタリメモリの実際の内容、即ち、アドレスとシナプス重みを規定している。ニューロンと関連付けられた４つのレジスタのグループの第１レジスタＣＧ２１の管理回路は、それ自体が、ニューロンから生じた信号ＳＰＩＫＥ２又は列内において上流に位置したレジスタのグループの最後のレジスタ（ＣＧ１４）から生じた読取り信号を受け取ることができることに留意されたい。
【００５６】
従って、レジスタが、例えば、イベント信号ＳＰＩＫＥ２を受け取るようにプログラムされたＲＥＧ２３などの中間レジスタレジスタである場合には、グループのその他のレジスタは、イベント信号ＳＰＩＫＥ２を受け取らないようにプログラムされる。更には、次いで、ＲＥＧ２３の上流に位置したレジスタＲＥＧ２２及びＲＥＧ２１を先行するニューロンと関連付ける（且つ、従って、エレメンタリーメモリＭＥ１と関連付ける）ことが可能であり、且つ、この場合には、レジスタＲＥＧ２２及びＲＥＧ２１は、それぞれの管理回路が上流に位置したメモリ（ＭＥＭ１）と関連付けられた最後のレジスタ（ＲＥＧ１４）から生じた読取り信号とカスケード配列されるように、プログラムされる。同様に、いずれのレジスタが信号ＳＰＩＫＥ２を受け取るようにプログラムされているとしても、これらのレジスタの管理回路がエレメンタリメモリＭＥＭ２の最後のレジスタＲＥＧ２４から生じた読取り信号をカスケード受信するように、ＭＥＭ２の下流に位置したエレメンタリーメモリと関連付けられたレジスタをプログラムすることもできる。
【００５７】
更には、以上においては、レジスタのメモリポイントが、ワードラインＷＬによって制御されると共にメモリのプログラミング用のメモリポイントの行アドレス指定のために従来方式によって機能するトランジスタＱ１ａ及びＱ２ａに加えて、ニューロモルフィックネットワークモードにおける読取りのために読取り信号ＲＤによって制御される２つのトランジスタＱ２ａ及びＱ２ｂをも含むものと考えていた。但し、（メモリのプログラミング用の）ワードラインＷＬのアドレス指定信号を、或いは、ワードラインが活性化されていない際には（ニューロモルフィック回路の動作用の）直接上流に位置したレジスタの管理回路によって放出される信号ＲＤを、これらのトランジスタに向かって導くための更なる論理機能を管理回路が有するという条件において、メモリポイントが、例えば、Ｑ２ａ及びＱ２ｂなどの２つのトランジスタのみを有するようにすることも可能であろう。
【００５８】
この結果、読取り信号ＲＤが、列の最下部において確立され、且つ、回路の動作の際に管理回路間において伝播される。ワードラインＷＬが活性化されていない際にレジスタのメモリポイントの読取りを直接的にトリガするのは、この信号ＲＤである。ワードラインが活性化されている際にメモリポイント内における読取り又は書込みを活性化するのは、ワードラインである。
【００５９】
図９は、例えば、ＲＥＧ１１などのレジスタ及びその関連する管理回路ＣＧ１１（上述のマルチプレクサを含む）について結果的に得られるアーキテクチャを示している。
【００６０】
１７ビットのレジスタＲＥＧ１１が右側に示されており、管理回路は、左側に示されている。レジスタの３４個の出力は、ビットラインＢＬ及びＢＬｂ（１７本のライン）上において搬送され、このうちの２つの出力ＢＬ１６及びＢＬｂ１６は、管理回路を制御するように機能する１７番目のプログラム可能なビットに対応しており、このビット及びその補数は、この目的のために、管理回路の入力ｂｌ１６及びｂｌｂ１６に対して印加される。
【００６１】
レジスタは、レジスタ内における読取り又は書込みを認可するために、メモリポイントのトランジスタを制御する活性化入力ｗｄを有する。この入力は、管理回路から信号ＲＤを受け取り、信号ＲＤは、（ニューロモルフィック動作モードにおいては）ニューロンによって通知されたイベントにより、或いは、（メモリプログラミングモードにおいては）このレジスタが属するラインと関連付けられたワードラインＷＬｂの活性化により、トリガされる。
【００６２】
管理回路は、図４に示されているものと同一の入出力、アクノリッジＡｃｋ、及びクエリＲｅｑを有する。又、これは、一般的なリセット入力Ｒｓｔをも有する。但し、これは、いまや、単一のイベント信号入力Ｓｐｋではなく、２つの入力Ｓｐｋ及びＳｐｋｍ１を有し、第１のものは、（ＳＰＩＫＥ１を受け取るために）エレメンタリーメモリと関連付けられたニューロンに対して接続され、且つ、他方は、直接上流のレジスタの管理回路のイベント信号出力に対してリンクされており、これらの入力は、上述のマルチプレクサの入力に対応している。又、管理回路は、下流の管理回路の入力Ｓｐｋｍ１に対して接続されたイベント信号出力（Ｓｐｋｐ１）をも有する。管理回路は、入力ｓｐｋと入力ｓｐｋｍ１のいずれを使用しなければならないのかを判定するように機能する１７番目のビットＢＬ１６（構成ビット）及びその補数Ｂｌｂ１６を受け取るための入力ｂｌ１６及びｂｌｂ１６を有する。
【００６３】
レジスタのメモリポイントが、トランジスタＱ１ａ及びＱ１ｂではなく、図５のトランジスタＱ２ａ及びＱ２ｂのみを有するこの構成においては、直接上流に位置した管理回路から生じた読取り信号を受け取るための入力Ｒｄｉと、下流に位置した管理回路の入力Ｒｄｉに対して読取り信号を提供するための出力Ｒｄｏと、レジスタの入力ｗｄ（即ち、レジスタのメモリポイントのトランジスタＱ２ａ、Ｑ２ｂのゲート）に対して読取り命令を提供するための出力Ｒｄと、を管理回路が更に有するようにする。次いで、最後に、管理回路は、レジスタに対応したワードラインＷＬを受け取るための入力ｗ１を有し、この入力は、レジスタを活性化するために出力Ｒｄ上においていずれの信号を提供しなければならないかを判定し、これは、入力Ｒｄｉ（ニューロモルフィックネットワークモードにおける回路）によって受け取られた信号によってトリガされる読取り信号又は命令であり、これは、ＷＬが非活性化された（Ｌｏｗレベルにある）際であり、或いは、逆に、回路が、このレジスタのプログラミングモードにある際には、ＷＬがアクティブである（Ｈｉｇｈレベルにある）際の信号ＲＤとは独立したアドレス指定命令である。
【００６４】
従って、回路は、以下の方式によって動作する。
−ニューロモルフィックネットワークプログラミングモードにおいては、ワードラインＷＬは、連続的に、Ｈｉｇｈレベルに遷移してプログラム対象のレジスタのそれぞれをアドレス指定し、その他の場合には、Ｌｏｗレベルに留まり、入力Ｒｄｉ及び出力ＲＤｏは、使用されず、管理回路の出力Ｒｄは、アドレス指定されたレジスタの１７個のメモリポイント用の書込み命令をトリガし、ビットラインは、これら１７個のメモリポイントにプログラムされるように、情報項目を供給する。
−ニューロモルフィックネットワーク動作モードにおいては、ワードラインＷＬは、すべてのレジスタについてＬｏｗレベルにあり、管理回路は、ニューロンから直接的に由来するイベント情報（入力Ｓｐｋ上の信号ＳＰＩＫＥ１）と、直接上流に位置した管理回路に由来するイベント情報（入力Ｓｐｋｍ１上の信号Ｓｐｉｋｅｍ１）と、を受け取り、いずれの情報項目を使用するのかを判定するのは、管理回路内にプログラムされた構成ビットであり、情報のイベント項目を保存したレジスタの実際の読取りは、入力Ｒｄｉが活性された際に、且つ、当然のことながら、クエリライン上のクエリ手順がこの読取りを認可しているということを条件として、実行され、次いで、読取り命令が管理回路の出力Ｒｄによってレジスタの入力ｗｄに対して放出される。レジスタのデータは、バスＢＬ、ＢＬｂに印加される。その後に、管理回路は、出力Ｓｐｋｐ１上において信号Ｓｐｉｋｅｐ１を放出すると共に出力Ｒｄｏ上において信号ＲＤ０を放出し、直接下流に位置した管理回路内において同一のプロセスをトリガする。
【００６５】
図１０は、図７のものと同一タイプの図によってエレメンタリーメモリＭＥ１の構成を示しており、即ち、単一のブロックが、それぞれのレジスタ及びその関連する管理回路に対して割り当てられている。この図には、１つの且つ同一のエレメンタリーメモリの様々なブロックのカスケード接続が示されており、次のエレメンタリーメモリの第１ブロックに対するエレメンタリーメモリの最後のブロックの接続は、エレメンタリーメモリの内部における接続と同一である。
【００６６】
最後に、図１１は、図９を参照して説明した管理回路の実施形態の可能な細部を一例として示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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2014504401.tif 000016
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