(57)【要約】  内部チャンバを有する筐体を含む電力モジュールが開示され、複数のスイッチモジュールは、内部チャンバ内に搭載される。スイッチモジュールは、負荷への電力をスイッチングすることを容易にするために相互に接続される複数のトランジスタおよびダイオードを備える。いくつかの実施形態では、トランジスタのレイアウトは、ソースコンタクト抵抗の減少をもたらす。一実施形態では、スイッチモジュールのうちの少なくとも１つは、ｃｍ２当たり少なくとも１０アンペアの電流密度をサポートする。
2014531752.tif 000002
【特許請求の範囲】
【請求項１】
内部チャンバを有する筐体と、
前記内部チャンバ内に搭載され、負荷への電力をスイッチングすることを容易にするために相互に接続された複数のトランジスタおよび複数のダイオードを備える複数のスイッチモジュールであって、複数のスイッチモジュールのうちの少なくとも１つがｃｍ２当たり少なくとも１０アンペアの電流密度をサポートする、複数のスイッチモジュールと
を備える、電力モジュール。
【請求項２】
前記内部チャンバは、室内面積に関連付けられ、前記電流密度が、前記複数のスイッチモジュールのうちの前記１つに割り当てられた前記室内面積に対する前記複数のスイッチモジュールのうちの前記１つがサポートする最大平均電流の比率として定義される、請求項１に記載の電力モジュール。
【請求項３】
前記複数のスイッチモジュールのうちの前記少なくとも１つが、ｃｍ２当たり少なくとも１２アンペアの電流密度をサポートする、請求項１に記載の電力モジュール。
【請求項４】
前記複数のスイッチモジュールのうちの前記少なくとも１つが、ｃｍ２当たり少なくとも１５アンペアの電流密度をサポートする、請求項１に記載の電力モジュール。
【請求項５】
前記複数のスイッチモジュールの各々が、完全なＨブリッジまたは半Ｈブリッジの一部を形成する、請求項１に記載の電力モジュール。
【請求項６】
前記複数のトランジスタが、互いに並列にかつ前記複数のダイオードとは逆並列に接続される、請求項１に記載の電力モジュール。
【請求項７】
前記複数のトランジスタおよび前記複数のダイオードが、炭化ケイ素から作られる、請求項１に記載の電力モジュール。
【請求項８】
前記複数のトランジスタのうちの少なくとも２つが、それぞれ、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対の第２の導電型を有する前記ドリフト層内のウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有しかつ前記ウェル領域内にチャネル領域を画定し、前記チャネル領域に隣接する横方向ソース領域および前記チャネル領域に対向する前記横方向ソース領域から離れて延びる複数のソースコンタクト領域を含むソース領域と、
前記複数のソースコンタクト領域のうちの少なくとも２つの間でかつ前記ウェル領域と接触し、前記第２の導電型を有するボディコンタクト領域と、
前記ソースコンタクト領域および前記ボディコンタクト領域のうちの少なくとも一方と重なり、前記横方向ソース領域とは重ならないソースオーミックコンタクトと
を備える、請求項１に記載の電力モジュール。
【請求項９】
前記複数のトランジスタのうちの少なくとも２つが、それぞれ、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対である第２の導電型を有するウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有するソース領域と、
前記ウェル領域と接触し前記第２の導電型を有するボディコンタクト領域と、
ソースコンタクトエリア内で前記ソース領域と重なり、ボディコンタクト領域エリア内で前記ボディコンタクト領域と重なるソースオーミックコンタクトと
を備え、
前記ウェル領域の最小寸法ｗ１に対する前記ソースコンタクトエリアの最小寸法ｎ１の比率が、０．２よりも大きい、
請求項１に記載の電力モジュール。
【請求項１０】
前記複数のトランジスタのうちの少なくとも２つが、それぞれ、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対である第２の導電型を有するウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有するソース領域と、
前記ウェル領域と接触し前記第２の導電型を有するボディコンタクト領域と、
ソースコンタクトエリア内で前記ソース領域と重なり、ボディコンタクト領域エリア内で前記ボディコンタクト領域と重なるソースオーミックコンタクトと
を備え、
前記ウェル領域の最小寸法ｗ１に対する前記ボディコンタクト領域エリアの最小寸法ｐ１の比率が、０．２よりも大きい、
請求項１に記載の電力モジュール。
【請求項１１】
前記複数のトランジスタのうちの少なくとも２つがそれぞれ、１０００ボルトを超える逆方向ブロッキング電圧を有し、かつ１００Ａよりも大きな電流において平方センチメートル当たり２００アンペアよりも大きな電流密度を有する、請求項１に記載の電力モジュール。
【請求項１２】
前記複数のトランジスタのうちの少なくとも２つがそれぞれ、１０００ボルト以上の逆方向ブロッキング電圧を有し、かつ５ボルト以下の順方向電圧において１００Ａよりも大きな順方向電流能力を有する、請求項１に記載の電力モジュール。
【請求項１３】
前記複数のトランジスタのうちの少なくとも２つが、１２００ボルト以上の逆方向ブロッキング電圧を有する、請求項１に記載の電力モジュール。
【請求項１４】
前記複数のトランジスタのうちの少なくとも２つが、１０００ボルト以上の逆方向ブロッキング電圧を有し、かつ８ｍΩ・ｃｍ２未満の微分オン抵抗を有する金属−酸化膜半導体電界効果型トランジスタデバイスである、請求項１に記載の電力モジュール。
【請求項１５】
前記複数のトランジスタのうちの少なくとも２つがそれぞれ、１０００ボルト未満のブロッキング電圧を有し、かつ５ボルト以下の順方向電圧降下で平方センチメートル当たり２００アンペアよりも大きな電流密度で順方向電流を通すように構成される、請求項１に記載の電力モジュール。
【請求項１６】
前記複数のトランジスタのうちの少なくとも２つが、１００Ａ／ｃｍ２の電流密度において５．２Ｖ以下の順方向電圧降下を有する絶縁ゲート型バイポーラトランジスタデバイスである、請求項１に記載の電力モジュール。
【請求項１７】
前記複数のトランジスタのうちの少なくとも２つが、４ボルト未満であるドレイン−ソース間電圧および２０μｍ未満のセルピッチを有し、かつ１００Ａよりも大きな順方向電流能力を有する金属−酸化膜半導体電界効果型トランジスタデバイスである、請求項１に記載の電力モジュール。
【請求項１８】
前記セルピッチが、１０μｍ未満である、請求項１７に記載の電力モジュール。
【請求項１９】
前記複数のトランジスタのうちの少なくとも２つが、５ボルト未満であるドレイン−ソース間電圧および１０μｍ未満のセルピッチを有し、かつ８０Ａよりも大きな順方向電流能力を有する金属−酸化膜半導体電界効果型トランジスタデバイスである、請求項１に記載の電力モジュール。
【請求項２０】
前記複数のトランジスタのうちの少なくとも２つが、１３ｋＶ以上のブロッキング電圧および５Ａ以上の順方向電流能力を有する絶縁ゲート型バイポーラトランジスタデバイスである、請求項１に記載の電力モジュール。
【請求項２１】
内部チャンバを有する筐体と、
前記内部チャンバ内に搭載され、かつ負荷への電力をスイッチングすることを容易にするために相互に接続された複数のトランジスタおよび複数のダイオードを備える複数のスイッチモジュールであって、前記複数のトランジスタのうちの少なくとも１つが、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対の第２の導電型を有する前記ドリフト層内のウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有しかつ前記ウェル領域内にチャネル領域を画定し、前記チャネル領域に隣接する横方向ソース領域および前記チャネル領域に対向する前記横方向ソース領域から離れて延びる複数のソースコンタクト領域を含むソース領域と、
前記複数のソースコンタクト領域のうちの少なくとも２つの間でかつ前記ウェル領域と接触し、前記第２の導電型を有するボディコンタクト領域と、
前記ソースコンタクト領域および前記ボディコンタクト領域のうちの少なくとも一方と重なり、前記横方向ソース領域とは重ならないソースオーミックコンタクトと
を備える、複数のスイッチモジュールと
を備える、電力モジュール。
【請求項２２】
前記ボディコンタクト領域が、前記複数のソースコンタクト領域の間に散在する複数のボディコンタクト領域を含む、請求項２１に記載の電力モジュール。
【請求項２３】
前記複数のボディコンタクト領域が、前記横方向ソース領域によって前記チャネル領域から間隔を空けて設けられる、請求項２２に記載の電力モジュール。
【請求項２４】
前記ソースオーミックコンタクトが、ソースコンタクトエリア内で前記少なくとも１つのソースコンタクト領域と重なり、かつ、ボディコンタクト領域エリア内で前記ボディコンタクト領域と重なり、
前記ウェル領域の最小寸法ｗ１に対する前記ソースコンタクト領域エリアの最小寸法ｎ１の比率が、０．２よりも大きい、
請求項２１に記載の電力モジュール。
【請求項２５】
前記ウェル領域の前記最小寸法ｗ１に対する前記ソースコンタクト領域エリアの前記最小寸法ｎ１の前記比率が、０．３と１との間である、請求項２４に記載の電力モジュール。
【請求項２６】
前記ウェル領域の前記最小寸法ｗ１に対する前記ソースコンタクト領域エリアの前記最小寸法ｎ１の前記比率が、０．５よりも大きい、請求項２４に記載の電力モジュール。
【請求項２７】
前記ソースオーミックコンタクトが、ソースコンタクトエリア内で前記ソース領域と重なり、かつ、ボディコンタクト領域エリア内で前記ボディコンタクト領域と重なり、
前記ウェル領域の最小寸法ｗ１に対する前記ボディコンタクト領域エリアの最小寸法ｐ１の比率が、０．２よりも大きい、請求項２１に記載の電力モジュール。
【請求項２８】
前記ウェル領域の前記最小寸法ｗ１に対する前記ボディコンタクト領域エリアの前記最小寸法ｐ１の前記比率が、約０．３よりも大きい、請求項２７に記載の電力モジュール。
【請求項２９】
前記ウェル領域の前記最小寸法ｗ１に対する前記ボディコンタクト領域エリアの前記最小寸法ｐ１の前記比率が、約０．５よりも大きい、請求項２７に記載の電力モジュール。
【請求項３０】
前記ドリフト層が、ワイドバンドギャップ半導体材料を含む、請求項２１に記載の電力モジュール。
【請求項３１】
前記ドリフト層が、炭化ケイ素を含む、請求項３０に記載の電力モジュール。
【請求項３２】
前記ドリフト層が、２Ｈ、４Ｈおよび／または６Ｈポリタイプを有する炭化ケイ素を含む、請求項３０に記載の電力モジュール。
【請求項３３】
前記ドリフト層が、３Ｃおよび／または１５Ｒポリタイプを有する炭化ケイ素を含む、請求項３０に記載の電力モジュール。
【請求項３４】
前記ソース領域が、シート抵抗を有し、前記ソースオーミックコンタクトが、コンタクト抵抗を有し、前記シート抵抗に対する前記コンタクト抵抗の比率が、１よりも大きい、請求項２１に記載の電力モジュール。
【請求項３５】
前記複数のトランジスタの各々が、１０００ボルトを超える逆方向ブロッキング電圧および平方センチメートル当たり７００アンペアよりも大きな電流密度を有する、請求項２１に記載の電力モジュール。
【請求項３６】
前記複数のトランジスタのうちの１つが、電界効果型トランジスタを含む、請求項２１に記載の電力モジュール。
【請求項３７】
前記複数のトランジスタのうちの１つが、絶縁ゲート型バイポーラトランジスタを含む、請求項２１に記載の電力モジュール。
【請求項３８】
前記複数のトランジスタの各々のソースコンタクトエリアの最小寸法が、前記ソースオーミックコンタクトと前記ソースコンタクト領域のうちの前記少なくとも１つとの間の重なりのエリアによって規定される、請求項２１に記載の電力モジュール。
【請求項３９】
内部チャンバを有する筐体と、
前記内部チャンバ内に搭載され、負荷への電力をスイッチングすることを容易にするために相互に接続された複数のトランジスタおよび複数のダイオードを備える複数のスイッチモジュールであって、前記複数のトランジスタのうちの少なくとも１つが、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対である第２の導電型を有するウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有するソース領域と、
前記ウェル領域と接触し前記第２の導電型を有するボディコンタクト領域と、
ソースコンタクトエリア内で前記ソース領域と重なり、かつボディコンタクト領域エリア内で前記ボディコンタクト領域と重なるソースオーミックコンタクトと
を備える、複数のスイッチモジュールと
を備え、
前記ウェル領域の最小寸法ｗ１に対する前記ソースコンタクトエリアの最小寸法ｎ１の比率が、０．２よりも大きい、
電力モジュール。
【請求項４０】
前記ウェル領域の前記最小寸法ｗ１に対する前記ソースコンタクトエリアの前記最小寸法ｎ１の前記比率が、約０．３よりも大きい、請求項３９に記載の電力モジュール。
【請求項４１】
前記ウェル領域の前記最小寸法ｗ１に対する前記ソースコンタクト領域エリアの前記最小寸法ｎ１の前記比率が、０．５よりも大きい、請求項３９に記載の電力モジュール。
【請求項４２】
内部チャンバを有する筐体と、
前記内部チャンバ内に搭載され、負荷への電力をスイッチングすることを容易にするために相互に接続された複数のトランジスタおよび複数のダイオードを備える複数のスイッチモジュールであって、前記複数のトランジスタのうちの少なくとも１つが、
第１の導電型を有するドリフト層と、
前記第１の導電型とは反対である第２の導電型を有するウェル領域と、
前記ウェル領域内にあり、前記第１の導電型を有するソース領域と、
前記ウェル領域と接触し前記第２の導電型を有するボディコンタクト領域と、
ソースコンタクトエリア内で前記ソース領域と重なり、かつボディコンタクト領域エリア内で前記ボディコンタクト領域と重なるソースオーミックコンタクトと
を備える、複数のスイッチモジュールと
を備え、
前記ウェル領域の最小寸法ｗ１に対する前記ボディコンタクト領域エリアの最小寸法ｐ１の比率が、０．２よりも大きい、
電力モジュール。
【請求項４３】
前記ウェル領域の前記最小寸法ｗ１に対する前記ボディコンタクト領域エリアの前記最小寸法ｐ１の前記比率が、約０．３よりも大きい、請求項４２に記載の電力モジュール。
【請求項４４】
前記ウェル領域の前記最小寸法ｗ１に対する前記ボディコンタクト領域エリアの前記最小寸法ｐ１の前記比率が、約０．５よりも大きい、請求項４２に記載の電力モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、２０１１年９月１１日出願の米国仮特許出願第６１／５３３，２５４号の利益を主張し、その開示は、全体が参照によって本明細書中に組み込まれる。本出願は、２０１１年５月６日出願の米国特許出願第１３／１０２，５１０号の一部の継続出願である２０１１年５月１６日出願の米国特許出願第１３／１０８，４４０号に関係し、その開示は、全体が参照によって本明細書中に組み込まれる。
【０００２】
[0002]本開示は、電子デバイス、特に電力モジュールに関する。
【背景技術】
【０００３】
[0003]炭化ケイ素（ＳｉＣ）で作られたパワーデバイスは、ＳｉＣの大きな臨界電界および広いバンドギャップのために、高速、大電力および／または高温用として、シリコン上のパワーデバイスに比べて大きな利点を示すことが期待される。約５ｋＶを超える電圧のような高電圧をブロックすることができるデバイスに関して、注入される少数キャリアによって生じる導電率変調を介してドリフト層抵抗を減少させるためにバイポーラ動作させることが望ましい場合がある。しかしながら、炭化ケイ素でのバイポーラデバイスにとって１つの技術的難題は、炭化ケイ素単結晶中の基底面転位（ＢＰＤ）の存在に潜在的に起因する時間経過に伴う順方向電圧低下である。したがって、たとえば１０ｋＶまでまたはそれ以上の大電力用途には、一般に、ＳｉＣショットキーダイオードおよびＭＯＳＦＥＴなどのユニポーラデバイスが使用される。
【０００４】
[0004]１０ｋＶブロッキング能力を有するＳｉＣ  ＤＭＯＳＦＥＴが、約１００ｍΩ×ｃｍ２の比オン抵抗で製造されている。ＤＭＯＳＦＥＴデバイスは、その多数キャリアの性質のために、たとえば、１００ｎｓよりも短い非常に早いスイッチング速度を示すことができる。しかしながら、デバイスの所望のブロッキング電圧が、たとえば、１５ｋＶまでまたはそれ以上に高くなるにつれて、ＭＯＳＦＥＴデバイスのオン抵抗は、ドリフト層厚さの対応する増加のために実質的に増加することがある。この問題は、バルク移動度の低下のために高温においてさらに悪化することがあり、これが過剰な電力放散を招くことがある。
【０００５】
[0005]ＳｉＣ結晶材料成長の進歩で、いくつかの手法が、ＢＰＤに関係する問題を緩和させるために開発されている。たとえば、その全体が引用によって本明細書中に組み込まれるＢ．Ｈｕｌｌ、Ｍ．Ｄａｓ、Ｊ．Ｓｕｍａｋｅｒｉｓ、Ｊ．Ｒｉｃｈｍｏｎｄ、およびＳ．Ｋｒｉｓｈｉｎａｓｗａｍｉの「Ｄｒｉｆｔ−Ｆｒｅｅ  １０−ｋＶ，２０−Ａ  ４Ｈ−ＳｉＣ  ＰｉＮ  Ｄｉｏｄｅｓ（ドリフトフリー１０ｋＶ、２０Ａ  ４Ｈ−ＳｉＣ  ＰｉＮダイオード）」、Ｊｏｕｎａｌ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  Ｍａｔｅｒｉａｌｓ、３４巻、４号、２００５年を参照されたい。これらの開発は、サイリスタ、ＧＴＯなどのＳｉＣバイポーラデバイスの開発および／または可能性のある用途を増大させることができる。サイリスタおよび／またはＧＴＯが小さな順方向電圧降下を提供できるにも関わらず、これらはゲート駆動および保護用の大きな整流回路を必要とすることがある。したがって、ＳｉＣバイポーラデバイスがゲートターンオフ能力を有することが望ましい場合がある。優れたオン状態特性、妥当なスイッチング速度、および／または優れた安全動作領域（ＳＯＡ）のために、４Ｈ−ＳｉＣ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）がパワースイッチング用途により適したものになりつつある。
【０００６】
[0006]これらのデバイスは、モータ、インバータ、発電機などについてのスイッチングを介して大量の電力を動的に制御するように動作する電力モジュールにおいて使用される。より小さくかつ製造するために費用がかからず、同時により大きな負荷を制御することが可能である電力モジュールが引き続き求められている。
【発明の概要】
【課題を解決するための手段】
【０００７】
[0007]大きな電流密度をサポートする電力モジュールが開示される。電力モジュールは、内部チャンバを有する筐体を含み、複数のスイッチモジュールが、内部チャンバ内に搭載される。スイッチモジュールは、負荷への電力をスイッチングすることを容易にするために相互に接続される複数のトランジスタおよびダイオードを備える。一実施形態では、スイッチモジュールのうちの少なくとも１つは、ｃｍ２当たり少なくとも１０アンペアの電流密度をサポートする。
【０００８】
[0008]他の実施形態では、スイッチモジュール内の少なくとも１つのトランジスタは、第１の導電型を有するドリフト層と、第１の導電型とは反対の第２の導電型を有するドリフト層内のウェル領域と、ウェル領域内のソース領域とを含む。ソース領域は、第１の導電型を有しかつウェル領域内にチャネル領域を画定する。ソース領域は、チャネル領域に隣接する横方向ソース領域およびチャネル領域に対向する横方向ソース領域から離れて延びる複数のソースコンタクト領域を含む。第２の導電型を有するボディコンタクト領域は、複数のソースコンタクト領域のうちの少なくとも２つの間にありかつウェル領域と接触し、ソースオーミックコンタクトは、ソースコンタクト領域およびボディコンタクト領域と接触する。
【０００９】
[0009]ボディコンタクト領域は、ソースコンタクト領域の間に散在する複数のボディコンタクト領域を含むことができる。複数のボディコンタクト領域は、横方向ソース領域によってチャネル領域から間隔を空けて設けられることがある。
【００１０】
[0010]ソースオーミックコンタクトは、ソースコンタクトエリア内でソース領域と接触することができ、ソースオーミックコンタクトは、ボディコンタクト領域エリア内でボディコンタクト領域と接触することができる。
【００１１】
[0011]いくつかの実施形態では、ウェル領域の最小寸法ｗ１に対するコンタクト領域エリアの最小寸法ｐ１の比率は、０．２より大きくてもよい。さらなる実施形態では、ウェル領域の最小寸法ｗ１に対するコンタクト領域エリアの最小寸法ｐ１の比率は、約０．３より大きくてもよい。
【００１２】
[0012]ドリフト領域は、炭化ケイ素などのワイドバンドギャップ半導体材料を含むことができる。
[0013]ソース領域は、シート抵抗を有し、ソースオーミックコンタクトは、ソース領域のコンタクト抵抗の７５％よりも大きく、かついくつかの実施形態では、ソース領域のコンタクト抵抗よりも大きいシート抵抗を有する。
【００１３】
[0014]トランジスタは、１０００ボルトを超える逆方向ブロッキング電圧および平方センチメートル当たり２００アンペアよりも大きな電流密度を有することができる。
[0015]本開示のより深い理解を与えるために含まれ、本出願の一部に組み込まれかつ一部を構成する添付の図面は、本開示の（１つまたは複数の）ある種の実施形態を図示する。
【図面の簡単な説明】
【００１４】
【図１】[0016]モータを駆動するように構成された例示的な電力モジュール用のＨブリッジの回路図である。
【図２】[0017]第１の方向にモータを駆動するときの図１のＨブリッジ内の第１の電流経路の図である。
【図３】[0018]第２の方向にモータを駆動するときの図１のＨブリッジ内の第２の電流経路の図である。
【図４】[0019]図１のＨブリッジのスイッチモジュールの回路図である。
【図５】[0020]一実施形態による電力モジュールの上平面図である。
【図６】[0021]図５の電力モジュールの等角図である。
【図７】[0022]金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスの回路図である。
【図８】[0023]ＭＯＳＦＥＴデバイスに関する仮想のオン状態電流電圧特性を図示するグラフである。
【図９】[0024]ゲート電圧についてのソース抵抗の影響を図示するグラフである。
【図１０】[0025]従来型パワーＭＯＳＦＥＴデバイスのセルの部分断面図である。
【図１１】[0026]従来型パワーＭＯＳＦＥＴデバイスのレイアウトを図示する平面図である。
【図１２】従来型パワーＭＯＳＦＥＴデバイスのレイアウトを図示する平面図である。
【図１３】[0027]いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスのレイアウトを図示する平面図である。
【図１４】いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスのレイアウトを図示する平面図である。
【図１５】[0028]いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスのセルの部分断面図である。
【図１６】いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスのセルの部分断面図である。
【図１７】[0029]いくつかの実施形態によるＭＯＳＦＥＴデバイスに関するオン状態電流電圧特性のグラフである。
【図１８】[0030]いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスのセルの断面図である。
【図１９】[0031]いくつかの実施形態による絶縁ゲート型バイポーラトランジスタデバイスのセルの断面図である。
【図２０】[0032]いくつかの実施形態によるｐ型絶縁ゲート型バイポーラトランジスタデバイスのセルの断面図である。
【図２１】[0033]図２０のＰ−ＩＧＢＴデバイスの電流電圧特性を示すグラフである。
【図２２】[0034]図２２Ａは、図２０のｐ−ＩＧＢＴの電圧ブロッキング特性を示すグラフである。[0035]図２２Ｂは、図２０のＰ−ＩＧＢＴのパルスオン状態電流電圧特性を示すグラフである。[0036]図２２Ｃは、室温から３００℃までの範囲の温度に関する図２０のＰ−ＩＧＢＴのさらなるオン状態電流電圧特性を示すグラフである。[0037]図２２Ｄは、温度の関数としての図２２のＰ−ＩＧＢＴのオン状態電流電圧特性を示すグラフである。
【発明を実施するための形態】
【００１５】
[0038]次に、本開示の実施形態は、添付の図面を参照して以下でより十分に説明され、図面には、本開示の実施形態が示される。しかしながら、本開示は、多種多様な形態で具体化されることが可能であり、本明細書において記述する実施形態に限定されるように考えるべきではない。むしろ、本開示が、十分かつ完璧であるように、そして当業者に本開示の範囲を十分に伝えるために、これらの実施形態は提供される。図面全体を通して、同様な番号は同様な要素を示す。
【００１６】
[0039]用語第１の、第２のなどが、さまざまな要素を記述するために本明細書においては使用される場合があるが、これらの要素が、これらの用語によって限定されるべきではないことが、理解されよう。これらの用語は、１つの要素を別のものとは区別するために使用されるだけである。たとえば、第１の要素は、第２の要素と称することが可能であり、同様に、第２の要素は、本開示の範囲から逸脱せずに第１の要素と称することが可能である。本明細書において使用するように、用語「および／または」は、関係する列挙した項目のいずれかおよび１つまたは複数のすべての組み合わせを含む。
【００１７】
[0040]本明細書において使用する用語法は、単に特定の実施形態を説明するためのものであり、本開示を限定しないものとする。本明細書において使用するように、単数形「１つ（ａ）」、「１つ（ａｎ）」および「その（ｔｈｅ）」は、別段文脈によって明確に示さない限り、同様に複数形を含むものとする。本明細書において使用されるときに、用語「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、述べた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらのグループの存在または追加を排除しないことが、さらに理解されよう。
【００１８】
[0041]別段規定されない限り、本明細書において使用する（技術用語および科学用語を含む）すべての用語は、本開示が属する技術の当業者によって一般に理解されるものと同じ意味を有する。本明細書において使用する用語は、本明細書の文脈および関係する技術におけるそれらの意味と矛盾のない意味を有すると解釈すべきであり、本明細書において明確にそのように規定しない限り理想化した意味でまたは過度に形式張った意味では解釈されないことが、さらに理解されよう。
【００１９】
[0042]層、領域または基板などの要素が別の要素の「上に（ｏｎ）」あるまたは「上に（ｏｎｔｏ）」延びると称するときには、別の要素の直接上にあるもしくは直接上に延びることが可能であり、または介在する要素が、やはり存在してもよいことが、理解されよう。対照的に、要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ  ｏｎ）」あるもしくは「直接上に（ｄｉｒｅｃｔｌｙ  ｏｎｔｏ）」延びると称するときには、介在する要素は存在しない。要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」と称するときには、別の要素に直接接続されるもしくは直接結合されることが可能であり、または介在する要素が存在してもよいことが、やはり理解されよう。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」もしくは「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」と称するときには、介在する要素は存在しない。
【００２０】
[0043]「下方に（ｂｅｌｏｗ）」または「上方に（ａｂｏｖｅ）」または「上に（ｕｐｐｅｒ）」または「下に（ｌｏｗｅｒ）」または「水平に（ｈｏｒｉｚｏｎｔａｌ）」または「横に（ｌａｔｅｒａｌ）」または「垂直に（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に図示したように、１つの要素、層、または領域の別の要素、層、または領域に対する関係を説明するために本明細書において使用されることがある。これらの用語が、図に示された向きに加えて、デバイスのさまざまな向きを包含するものとすることが、理解されよう。
【００２１】
[0044]本開示の実施形態が、本開示の理想化した実施形態（および中間構造）の概略図である断面図を参照して本明細書において説明される。図面中の層および領域の厚さは、明確にするために誇張されることがある。加えて、たとえば、製造技術および／または許容範囲の結果として図の形状からの変形が、予想される。したがって、本開示の実施形態は、本明細書中に図示した特定の形状の領域に限定するようには解釈すべきではなく、たとえば、製造に起因する形状の逸脱を含むべきである。たとえば、長方形として図示した注入領域は、典型的には、丸まったまたは湾曲した形体および／または注入領域から非注入領域に不連続な変化というよりはむしろその端部において注入濃度の勾配を有することになる。同様に、注入によって形成される埋め込み領域は、この埋め込み領域とそこ通して注入を行う表面との間の領域内にある程度の注入を生じることがある。したがって、図に図示した領域は、本質的に概略であり、その形状は、デバイスの領域の実際の形状を図示することを目的とせず、本開示の範囲を限定しないものとする。
【００２２】
[0045]本開示のいくつかの実施形態は、層および／または領域内の多数キャリア濃度を指すｎ型またはｐ型などの導電型を有するとして特徴付けられる半導体層および／または領域を参照して説明される。したがって、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、一方で、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。いくつかの材料は、（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−などにおけるように）「＋」または「−」を用いて示される場合があり、別の層または領域に比べて多数キャリアの相対的に多い（「＋」）または少ない（「−」）濃度を示す。しかしながら、このような表記は、層または領域内に特定の濃度の多数キャリアまたは少数キャリアの存在を意味しない。
【００２３】
[0046]電力モジュールを利用する例示的なシステムが、図１に図示される。示されたように、電力モジュールは、制御された方式で電源ＰＳ１から負荷に電力を送るために制御部ＣＳ１によって制御される４つのスイッチモジュールＳＭ１〜ＳＭ４を含むことが可能である。スイッチモジュールＳＭ１およびＳＭ２は、Ｈブリッジの前半を形成し、一方でスイッチモジュールＳＭ３およびＳＭ４は、Ｈブリッジの後半を形成する。記載のように、電力モジュールは、直流（ＤＣ）モータＭ１によって形成されるものなどの誘導性負荷を駆動するために多くの場合に使用される。スイッチモジュールＳＭ１〜ＳＭ４の詳細が、下記にさらに詳細に説明される。
【００２４】
[0047]差し当たり、スイッチモジュールＳＭ１〜ＳＭ４が、トランジスタと逆並列に接続された内部または外部ダイオードと並列接続の少なくとも１つのトランジスタを含むことができると仮定する。トランジスタは、金属酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）として図示され、ダイオードは、説明の目的でショットキーダイオードとして図示される。ＭＯＳＦＥＴは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を含むバイポーラトランジスタ、ならびにジャンクション電界効果型トランジスタ（ＪＦＥＴ）および高電子移動度トランジスタ（ＨＥＭＴ）などのさまざまな種類の電界効果型トランジスタ（ＦＥＴ）などの別のタイプのトランジスタで置き換えられる場合がある。同様に、ショットキーダイオードは、従来型のｐｎダイオードで置き換えられる場合がある。
【００２５】
[0048]図示したように、スイッチモジュールＳＭ１は、ｎチャネルまたはｐチャネルＭＯＳＦＥＴ  Ｑ１を含むことができ、これはＭＯＳＦＥＴ  Ｑ１のドレイン端子およびソース端子の両端間に逆並列に接続されたショットキーダイオードＤ１を有する。スイッチモジュールＳＭ２〜ＳＭ４は同様に構成される。スイッチモジュールＳＭ２は、ｎチャネルＭＯＳＦＥＴ  Ｑ２を含み、これはＭＯＳＦＥＴ  Ｑ２のドレイン端子およびソース端子の両端間に逆並列に接続されたショットキーダイオードＤ２を有する。スイッチモジュールＳＭ３は、ｎチャネルまたはｐチャネルＭＯＳＦＥＴ  Ｑ３を含むことができ、これはＭＯＳＦＥＴ  Ｑ３のドレイン端子およびソース端子の両端間に逆並列に接続されたショットキーダイオードＤ３を有する。スイッチモジュールＳＭ４は、ｎチャネルＭＯＳＦＥＴ  Ｑ４を含み、これはＭＯＳＦＥＴ  Ｑ４のドレイン端子およびソース端子の両端間に逆並列に接続されたショットキーダイオードＤ４を有する。
【００２６】
[0049]スイッチモジュールＳＭ１およびＳＭ３は、「ハイ」側にあると考えられ、スイッチモジュールＳＭ２およびＳＭ４は、電力モジュールの「ロー」側にあると考えられる。ＭＯＳＦＥＴ  Ｑ１およびＱ３のドレインならびにダイオードＤ１およびＤ３のカソードは、共に電源ＰＳ１に結合される。ＭＯＳＦＥＴ  Ｑ１のソース、ダイオードＤ１のアノード、ＭＯＳＦＥＴ  Ｑ２のドレイン、およびダイオードＤ２のカソードは、共にモータＭ１の第１の端子に結合される。ＭＯＳＦＥＴ  Ｑ３のソース、ダイオードＤ３のアノード、ＭＯＳＦＥＴ  Ｑ４のドレイン、およびダイオードＤ４のカソードは、共にモータＭ１の第２の端子に結合される。最後に、ＭＯＳＦＥＴ  Ｑ２およびＱ４のソースならびにダイオードＤ２およびＤ４のアノードは、接地に結合される。ＭＯＳＦＥＴ  Ｑ１〜Ｑ４のゲートは、制御信号Ｓ１〜Ｓ４によってそれぞれ駆動され、制御信号は、制御システムＣＳ１によって与えられる。モータＭ１が、順方向および逆方向のどちらにも駆動されることがあると仮定する。
【００２７】
[0050]順方向動作に関して、制御信号Ｓ１〜Ｓ４は、ＭＯＳＦＥＴ  Ｑ２およびＱ３をオンにし、ＭＯＳＦＥＴ  Ｑ１およびＱ４をオフにするように構成され、これが順方向にモータＭ１を駆動することに対応すると仮定する。図２に図示したように、順方向電流ｉｆは、電源ＰＳ１からＭＯＳＦＥＴ  Ｑ３、モータＭ１、およびＭＯＳＦＥＴ  Ｑ２を通り接地に流れる。ＭＯＳＦＥＴ  Ｑ２およびＱ３がオンのままである場合には、最大順方向電流ｉｆが供給され、モータＭ１は、最大速度で、最大トルクで、またはこれらの組み合わせで順方向に回転することになる。
【００２８】
[0051]速度またはトルクを制御するために、ＭＯＳＦＥＴ  Ｑ２およびＱ３の一方または両方が、モータＭ１から望まれる速度またはトルクに対応するデューティサイクルでオフおよびオンを切り換えられることがある。結果として、モータＭ１に供給される電圧は、パルス幅変調され、ＭＯＳＦＥＴ  Ｑ２およびＱ３のオン対オフスイッチング比が、モータＭ１に供給される平均電圧を規定する。モータＭ１の誘導的な性質は、順方向電流ｉｆを一定に保つように試み、結果として、モータＭ１に供給される電圧をＭＯＳＦＥＴ  Ｑ２およびＱ３のオン対オフスイッチング比に対応するレベルに平均化する。モータＭ１に供給される平均電圧は、モータＭ１を通過する順方向電流ｉｆを規定し、したがって、モータＭ１の実際の速度またはトルクを制御する。
【００２９】
[0052]逆方向動作に関して、制御信号Ｓ１〜Ｓ４がＭＯＳＦＥＴ  Ｑ１およびＱ４をオンにし、ＭＯＳＦＥＴ  Ｑ２およびＱ４をオフにするように構成されると仮定する。図３に図示したように、逆方向電流ｉｒは、電源ＰＳ１からＭＯＳＦＥＴ  Ｑ１、モータＭ１、およびＭＯＳＦＥＴ  Ｑ４を通り接地に流れる。ＭＯＳＦＥＴ  Ｑ１およびＱ４がオンのままである場合には、最大逆方向電流ｉｒが供給され、モータＭ１は、最大速度で、最大トルクで、またはこれらの組み合わせで逆方向に回転することになる。とりわけ、用語「逆方向」は、用語「逆方向電流ｉｒ」において形容詞として使用されるときには、モータＭ１に関する動作の方向を単に呼ぶ。図２および図３中に与えられた矢印は、それぞれ、順方向電流ｉｆおよび逆方向電流ｉｒの両者についての電流の流れの方向を示す。
【００３０】
[0053]上に説明したように、さまざまなＭＯＳＦＥＴ  Ｑ１〜Ｑ４は、比較的高い頻度でオン、オフされ、順方向動作または逆方向動作のいずれかのためにモータＭ１へパルス幅変調電圧を供給し、また順方向動作から逆方向動作に切り替えることができる。ＭＯＳＦＥＴ  Ｑ２およびＱ３などの一対のＭＯＳＦＥＴが順方向動作中にオン状態からオフ状態に遷移するときには、モータＭ１の誘導巻線中に存在する電磁場のために、ＭＯＳＦＥＴ  Ｑ２およびＱ３がオフにされた後でも、順方向電流ｉｆは、モータＭ１を通り流れ続ける。この点で、ＭＯＳＦＥＴ  Ｑ１〜Ｑ４のすべてはオフであり、依然として順方向電流ｉｆは、モータＭ１を通って流れ続ける。順方向電流ｉｆがＭＯＳＦＥＴ  Ｑ１〜Ｑ４のいずれかを通りより低い電位ノードに流れることができないので、ショットキーダイオードＤ１からＤ４のうちの１つまたは複数は、順方向バイアスされるようになり、順方向電流ｉｆが接地または電源ＰＳ１に流れるための経路を与えることができる。
【００３１】
[0054]スイッチモジュールＳＭ１〜ＳＭ４の電力取扱い量（ｈａｎｄｌｉｎｇ）を増加させるために、ＭＯＳＦＥＴ  Ｑ１〜Ｑ４の各々は、事実上並列トランジスタのアレイを表すことができる。同様に、ショットキーダイオードＤ１〜Ｄ４の各々は、事実上並列ダイオードのアレイを構成することができる。この概念は、スイッチモジュールＳＭ１の例示的な実施形態が図示される図４に表現される。他のスイッチモジュールＳＭ２〜ＳＭ３が、同様に構成されることがある。
【００３２】
[0055]図示したように、スイッチモジュールＳＭ１は、事実上並列に結合されたＭＯＳＦＥＴ  Ｑ１１〜Ｑ１Ｎのアレイを含み、その結果、ドレインがすべて共に電源ＰＳ１に結合され、ソースがすべて共にモータＭ１およびスイッチモジュールＳＭ２に結合され、そしてゲートが共に制御システムＣ１（制御信号Ｓ１）に結合される。ショットキーダイオードＤ１１〜Ｄ１Ｎは、ＭＯＳＦＥＴ  Ｑ１１〜Ｑ１Ｎのドレインおよびソースの両端間に逆並列に結合される。ＭＯＳＦＥＴ  Ｑ１１〜Ｑ１ＮおよびショットキーダイオードＤ１１〜Ｄ１Ｎの数（Ｎ）は、個々のデバイスそれぞれの能力および用途に応じて、２個から１００個以上にわたることがある。とりわけ、説明図では、たとえ１対１の関係だけであるとしても、各ＭＯＳＦＥＴ  Ｑ１について２個以上のショットキーダイオードＤ１があり得る。
【００３３】
[0056]図５および図６は、例示的な電力モジュールの上面図および斜視図を示す。図５を参照すると、長方形筐体Ｈ１は、内部チャンバを備え、これは１つまたは複数のプリント回路基板ＰＣＢ１およびＰＣＢ２を保持する。明確にするために、プリント回路基板ＰＣＢ１およびＰＣＢ２は、図６には示されない。各プリント回路基板ＰＣＢ１およびＰＣＢ２は、スイッチモジュールＳＷ１〜ＳＷ４の主要な構成要素を表す複数のトランジスタＱおよびダイオードＤを有するように示される。たとえば、スイッチモジュールＳＷ１およびＳＷ２によって形成される前半Ｈブリッジのハイ側およびロー側は、プリント回路基板ＰＣＢ１上に設けられ、一方でスイッチモジュールＳＷ３およびＳＷ４によって形成される後半Ｈブリッジのハイ側およびロー側は、プリント回路基板ＰＣＢ２上に設けられる。前半および後半Ｈブリッジは、共に、上記の完全なＨブリッジを形成する。
【００３４】
[0057]プリント回路基板ＰＣＢ１およびＰＣＢ２上の構成要素間の必要なインターコネクトは、プリント回路基板ＰＣＢ１およびＰＣＢ２上に金属トレース（図示せず）によって形成される。ボンドワイアは、プリント回路基板ＰＣＢ１およびＰＣＢ２と１つまたは複数のコネクタまたはバスＢ１およびＢ２との間の接続を作るために使用されることがある。たとえば、バスＢ１は、スイッチモジュールＳＭ２およびＳＭ４を接地に接続するために使用されることがあり、バスＢ２は、スイッチモジュールＳＭ１およびＳＭ３を電源ＰＳ１に接続するために使用されることがある。これらのコネクタまたは他のコネクタは、制御信号Ｓ１〜Ｓ４用に使用されることがある。プリント回路基板ＰＣＢ１およびＰＣＢ２は、筐体Ｈ１に添着された搭載構造に搭載されることがある。図示したように、搭載構造は、平坦なヒートシンクＨＳ１であり、これはまたスイッチモジュールＳＭ１〜ＳＭ４によって発生された熱を放散させるように機能する。
【００３５】
[0058]この場合も、電力モジュールのＨブリッジ構成は、電力モジュールのための、特に誘導性負荷を駆動するために使用されるもののための多くの利用可能な設計のうちのほんの１つである。電力モジュール用のＨブリッジ構成の代替形態は、半Ｈブリッジおよび同様の既知の電力スイッチング回路または制御回路を含む。
【００３６】
[0059]電力モジュールの構成のタイプに拘わらず、デバイスの電力取扱い能力を測定するための１つの尺度は、スイッチモジュールＳＭ１〜ＳＭ４のうちの１つの電流密度である。このスイッチモジュール電流密度は、１つのスイッチモジュールＳＭ１〜ＳＭ４に対して割り当てられた筐体Ｈ１の内部面積に対する、１つのスイッチモジュールＳＭ１〜ＳＭ４が取り扱うことが可能である最大平均電流の比率として定義される。図示した例に関して、等しいサイズの４個のスイッチモジュールＳＭ１〜ＳＭ４がある。それはそうとして、１つのスイッチモジュールＳＭ１〜ＳＭ４に割り当てられた筐体Ｈ１の内部面積は、筐体Ｈ１の全内部面積の４分の１（１／４）である。
【００３７】
[0060]たとえば、筐体Ｈ１の内部面積が１００ｃｍ２であり、スイッチモジュールＳＭ１〜ＳＭ４のうちの１つの最大平均電流取扱い量が２５０アンペアであると仮定する。そのようなものとして、１つのスイッチモジュールＳＭ１〜ＳＭ４に割り当てられる筐体Ｈ１の内部面積は、１００ｃｍ２の４分の１、すなわち２５ｃｍ２である。スイッチモジュール電流密度は、２５０アンペアの最大平均電流取扱い量を１つのスイッチモジュールＳＭ１〜ＳＭ４に割り当てられる筐体Ｈ１の内部面積で除することによって計算され、１０アンペア／ｃｍ２を得る。
【００３８】
[0061]筐体Ｈ１の内部面積は、筐体Ｈ１の内部の最大（２次元）断面積として定義され、ここでは測定の平面は、１つもしくは複数のプリント回路基板ＰＣＢ１およびＰＣＢ２が存在する平面、またはスイッチモジュールＳＭ１〜ＳＭ４を形成する１つもしくは複数の半導体ダイが存在する平面に沿う。図５に図示した例に関して、内部面積は、筐体Ｈ１の内壁の周囲長Ｐによって規定される。周囲長Ｐは、太線で強調される。とりわけ、筐体Ｈ１が、図５および図６に図示した長方形の構成に加えて、さまざまな形状および構成を有することができるので、内部領域は、長方形である必要はなく、内部領域の周囲長は、筐体Ｈ１の内部側壁にしたがうことになる。一実施形態では、スイッチモジュール電流密度は、約１０アンペア／ｃｍ２以上である。別の一実施形態では、スイッチモジュール電流密度は、約１２アンペア／ｃｍ２以上である。別の一実施形態では、スイッチモジュール電流密度は、約１５アンペア／ｃｍ２以上である。
【００３９】
[0062]下記の説明は、ＭＯＳＦＥＴ  Ｑ１Ｎ〜Ｑ４Ｎとしてまたはこの代替形態として電力モジュールにおいて使用されることが可能であるいくつかのトランジスタ構成の概要を示す。別のトランジスタ構成が、利用されることがある。本開示のいくつかの実施形態は、大電力および／または高温用途にとって適している炭化ケイ素（ＳｉＣ）絶縁ゲートデバイスを提供する。
【００４０】
[0063]図７は、金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス１０の回路図である。ここに示したように、ＭＯＳＦＥＴデバイスは、一般に３つの端子、すなわち、ドレイン端子（Ｄ）、ソース端子（Ｓ）、およびゲート端子（Ｇ）を含む。デバイスのゲート−ソース間電圧が、ＶＧＳと表示される一方で、デバイスのドレイン−ソース間電圧は、ＶＤＳと表示される。デバイスは、デバイスの物理的特性に基づくビルトインソース抵抗ＲＳおよびビルトインドレイン抵抗ＲＤを有する。ビルトインソース抵抗ＲＳを跨ぐ電圧は、ＶＲｓと表示される。
【００４１】
[0064]ＭＯＳＦＥＴデバイスでは、ドレインからソースにデバイスのチャネルを通過する電流は、ゲートに電圧を印加することによって調整される。ゲートは、二酸化ケイ素などのゲート絶縁膜によってチャネルとは絶縁される。ゲート端子上の電圧が上昇するにつれて、デバイスを通過する電流は、増加することができる。
【００４２】
[0065]図８は、所定のゲート−ソース間電圧（ＶＧＳ）についてのＭＯＳＦＥＴデバイスに関する仮想の（曲線１０２）および実際の（１０４）オン状態電流電圧特性を図示するグラフである。図８に示したように、所定のゲート電圧に関して、デバイスを通る電流（ＩＤ）は、ドレインとソースとの間の電圧（ＶＤＳ）が飽和点まで増加するにつれて増加する。実際のデバイスでは、トランジスタの実際の飽和電流は、典型的には、理想的な飽和電流よりも小さい。これに関する理由の一部は、デバイスのソース抵抗に関係する。
【００４３】
[0066]特に、デバイスを通過するドレイン電流ＩＤが増加するにつれて、ソース抵抗ＲＳを跨いで低下する電圧の大きさは、正比例で増加する。図９は、ゲート電圧へのソース抵抗の影響を図示するグラフである。図９では、ゲート端子からソース端子への電圧は、ＶＧＳと表示される。ゲート端子とソース端子の両端間にデバイスに印加されるゲート電圧ＶＧＳの一部は、デバイスの内部ソース抵抗ＲＳを跨いで低下する。ゲート電圧のその部分は、図９ではＶＲｓと表示される。ゲート−ソース間電圧の残りは、ゲート絶縁膜を横切る電圧として現れ、図９ではＶＧＳ，ｉｎｔと表示される。したがって、ＶＧＳは、ＶＲｓとＶＧＳ，ｉｎｔの合計に等しい。
【００４４】
[0067]図９に示したように、ゲート−ソース間電圧は、ドレイン電流が増加しても一定のままであり得る。しかしながら、デバイスの内部ソース抵抗を跨いで低下するゲート電圧ＶＧＳの部分ＶＲｓは、ドレイン電流ＩＤが増加するにつれて増加するが、ゲート絶縁膜を横切る電圧として現れるゲート−ソース間電圧の部分、ＶＧＳ，ｉｎｔは、ドレイン電流ＩＤが増加するにつれて減少する。
【００４５】
[0068]したがって、ドレイン電流が増加するにつれて、チャネルを維持するために使用されるゲート電圧の部分は減少し、これが、ドレイン−ソース間電圧の低いレベルにおいてデバイスを飽和の状態にさせることがある。したがって、高いソース抵抗は、ＭＯＳＦＥＴまたは他の絶縁ゲート制御型デバイスの動作に悪影響を及ぼすことがある。
【００４６】
[0069]いくつかの実施形態によるＭＯＳＦＥＴ構造の単位セル１０が、図１０に示される。図１０のデバイス１０は、ｎ型、８°オフ軸４Ｈ−ＳｉＣ基板１２上にｎドリフトエピタキシャル層１４を含む。ｎドリフト層１４は、約１００μｍから約１２０μｍの厚さを有することができ、約１０ｋＶのブロッキング能力のために約２×１０１４ｃｍ−３から約６×１０１４ｃｍ−３のドーピング濃度でｎ型ドーパントをドープされることがある。他のドーピング濃度／電圧ブロッキング範囲もやはり可能である。１２００Ｖ  ＭＯＳＦＥＴデバイスに関して、基板は、４°オフ軸４Ｈ−ＳｉＣであることがあり、ドリフト層は、約１０μｍの厚さを有することができ、そして約６×１０１５ｃｍ−３のドーピング濃度でｎ型ドーパントをドープされることがある。
【００４７】
[0070]本構造は、ｐ＋ウェル領域１８およびｎ＋ソース領域２０をさらに含み、これらはたとえば、それぞれアルミニウムおよび窒素の選択注入によって形成されることが可能である。ｐ＋ウェル領域１８の接合深さは、約０．５μｍとすることができるが、他の深さも可能である。本構造１０は、ドリフト層１４の表面からｐ＋ウェル領域１８中に延びるｐ＋コンタクト領域２２をさらに含む。接合終端部（図示せず）は、デバイス周囲の付近に設けられる場合がある。
【００４８】
[0071]注入したドーパントのすべては、シリコン過圧状態（ｏｖｅｒ  ｐｒｅｓｓｕｒｅ）でおよび／またはグラファイト膜などの封止層により覆って、約１６００℃の温度で構造をアニールすることによって活性化させることが可能である。高温アニールは、これらの条件を用いないと炭化ケイ素エピタキシの表面に損傷を与えることがある。シリコン過圧状態は、シランの存在によって、またはある量のシリコン過圧状態を与える炭化ケイ素コーティングした物体のごく近くに形成されることが可能である。あるいは、またはシリコン過圧状態と組み合わせて、グラファイトコーティングが、デバイスの表面上に形成されることがある。注入したイオンを活性化するためにデバイスをアニールすることに先立って、アニール中に構造の表面を保護するために、グラファイトコーティングが、構造の上側／おもて側に付けられることがある。グラファイトコーティングは、従来型のレジストコーティング法によって付けられてもよく、約１μｍの厚さを有することができる。グラファイトコーティングは、ドリフト層１４上に結晶性コーティングを形成するために加熱されることがある。注入したイオンは、たとえば、約１６００℃以上の温度において不活性ガス中で実行されることがある熱アニールによって活性化させることが可能である。特に、熱アニールは、約１６００℃の温度においてアルゴン中で５分間行われることがある。グラファイトコーティングは、高温アニール中にドリフト層１４の表面を保護するために役立つことがある。
【００４９】
[0072]グラファイトコーティングは、その後、たとえば、アッシングまたは熱酸化によって除去されることが可能である。
[0073]注入物アニールの後で、約１μｍの厚さを有する二酸化ケイ素のフィールド酸化膜（図示せず）が、堆積され、デバイスの能動領域を露出させるためにパターニングされることが可能である。
【００５０】
[0074]４００〜６００Åの最終ゲート酸化膜厚を有するゲート酸化膜層３６は、ゲート酸化プロセスによって形成されることが可能である。
[0075]特に、ゲート酸化膜は、ドライ−ウェット酸化プロセスによって成長されることが可能であり、これはたとえば、米国特許第５，９７２，８０１号中に記載されるように、ドライＯ２中でのバルク酸化膜の成長、続いてウェットＯ２中でのバルク酸化膜のアニールを含み、上記特許の開示は、全体が参照によって本明細書中に組み込まれる。本明細書において使用するように、ウェットＯ２中での酸化膜のアニールは、Ｏ２および蒸発させたＨ２Ｏの両方を含有する雰囲気中で酸化膜をアニールすることを指す。アニールは、ドライ酸化膜成長とウェット酸化膜成長との間で実行されることがある。ドライＯ２酸化膜成長は、たとえば、約１２００℃までの温度においてドライＯ２中で少なくとも約２．５時間の時間の間、石英管内で実行されることがある。ドライ酸化膜成長は、所望の厚さまでバルク酸化膜層を成長させるように実行される。ドライ酸化膜成長の温度は、酸化膜成長速度に影響を及ぼすことがある。たとえば、より高いプロセス温度は、より大きな酸化膜成長速度をもたらすことができる。最大成長温度は、使用するシステムに依存することがある。
【００５１】
[0076]いくつかの実施形態では、ドライＯ２酸化膜成長は、約１１７５℃の温度においてドライＯ２中で約３．５時間の間行われることがある。得られた酸化膜層は、約１２００℃までの温度において不活性雰囲気中でアニールされることがある。特に、得られた酸化膜層は、約１１７５℃の温度においてＡｒ中で約１時間の間アニールされることがある。ウェットＯ２酸化膜アニールは、約９５０℃以下の温度において少なくとも１時間の時間の間実行されることがある。ウェットＯ２アニールの温度は、ＳｉＣ／ＳｉＯ２界面のさらなる熱酸化膜成長を止めるために制限されることがあり、これが、追加の界面状態を導入することがある。特に、ウェットＯ２アニールは、ウェットＯ２中で約９５０℃の温度において約３時間の間実行されることがある。得られたゲート酸化膜層は、約５００Åの厚さを有することができる。
【００５２】
[0077]いくつかの実施形態では、ドライＯ２酸化膜成長は、約１１７５℃の温度においてドライＯ２中で約４時間の間実行されることがある。得られた酸化膜層は、約１１７５℃までの温度において不活性雰囲気中でアニールされることがある。特に、得られた酸化膜層は、約１１７５℃の温度においてＡｒ中でおよそ３０分から２時間までの範囲にわたる期間の間アニールされることがある。その後、酸化膜層は、ＮＯ雰囲気中で１１７５℃から１３００℃までの範囲にわたる温度において３０分から３時間までの範囲にわたる期間の間アニールを受ける。得られたゲート酸化膜層は、約５００Åの厚さを有することができる。
【００５３】
[0078]ゲート酸化膜３４の形成の後で、ポリシリコンゲート３２が堆積され、たとえば、ホウ素をドープされ、ゲート抵抗を低下させるためにメタライゼーションプロセスに続くことがある。Ａｌ／Ｎｉコンタクトが、ｐ型オーミックソースコンタクト金属２８として堆積されることがあり、およびｎ型ドレインコンタクト金属２６としてＮｉが堆積されることがある。すべてのコンタクトは、急速熱アニール装置（ＲＴＡ）内でシンタリングされることがあり、厚いＴｉ／Ａｕ層が、パッド金属用に使用されることがある。
【００５４】
[0079]図１０を参照すると、ＭＯＳＦＥＴデバイスのソース抵抗は、２つの主要な成分、すなわち、ソースオーミックコンタクト３４とソース領域２０との間のコンタクト抵抗ＲＣおよびソースオーミックコンタクト３４とチャネルとの間のソース領域２０内のシート抵抗ＲＳｈｅｅｔを有する。したがって、ＲＳ＝ＲＣ＋ＲＳｈｅｅｔである。従来型のシリコン系ＭＯＳＦＥＴデバイスでは、シリコンおよび他のナローバンドギャップ半導体に対する非常に低抵抗のオーミックコンタクトを形成することが可能であるという理由で、シート抵抗ＲＳｈｅｅｔは、ソース抵抗を決定する際の支配的な因子である。しかしながら、炭化ケイ素および窒化ガリウムなどの化合物半導体材料、ダイアモンド、およびＺｎＯを含むワイドバンドギャップ半導体（すなわち、約２．０Ｖよりも大きなバンドギャップを有する半導体）では、コンタクト抵抗ＲＣは、ソース抵抗に対する支配的な原因成分であり得る。特に、炭化ケイ素および他のワイドバンドギャップ材料に対して非常に低抵抗のオーミックコンタクトを形成することは、このような材料に付随する高いエネルギー障壁のために困難である。
【００５５】
[0080]図１１および図１２は、従来型のパワーＭＯＳＦＥＴデバイスのレイアウトを図示する平面図である。従来型のパワーＭＯＳＦＥＴデバイスでは、コンタクト抵抗がシート抵抗よりも重要度が低いという仮定の下で、レイアウトはシート抵抗を減少させるまたは最小にするように設計される。したがって、図１１を参照すると、従来型のパワーＭＯＳＦＥＴデバイスは、典型的には、ドリフト層１４内に形成されたｐウェル１８、ｐウェル１８内のｎ＋ソース領域２０、およびｎ＋ソース領域２０内のｐ＋コンタクト領域２２を含む。図１２を参照すると、ソースコンタクト３４がｎ＋ソース領域２０およびｐ＋コンタクト領域２２上に形成される。ゲート３２は、ｐウェル１８の上方に形成され、ｎ＋ソース領域２０の周辺部およびドリフト層１４の隣接する部分と重なる。ドレインからソースに流れる電流は、図１１には矢印４２によって示される。
【００５６】
[0081]上記のように、ワイドバンドギャップ半導体材料系では、ソース抵抗は、ソース層のシート抵抗によるよりもソースオーミックコンタクトのコンタクト抵抗によってより大きく影響を受けることがある。したがって、ワイドバンドギャップパワー半導体デバイスのソース抵抗を減少させるために、ソースオーミックコンタクトのコンタクト抵抗を減少させることが望ましいことがある。一般的に、コンタクト抵抗は、任意の方向におけるコンタクトの最も小さい寸法であるコンタクトの最小寸法を大きくすることによって減少させることが可能である。しかしながら、電子デバイスのソースオーミックコンタクトの最小寸法を単に大きくすることは、デバイスのセル間間隔、すなわちピッチを不必要に大きくすることがある。ＭＯＳＦＥＴデバイスのピッチは、デバイスのｐウェル領域の幅に比例することがある。デバイスのピッチを大きくすることは、１つの基板上に形成されることが可能なデバイスの密度を減少させ、得られるデバイスを減少させ、製造コストを高くする。
【００５７】
[0082]いくつかの実施形態によれば、デバイスのピッチおよび／またはデバイスのｐウェル領域の幅を大きくせずにソースオーミックコンタクトの最小寸法を大きくする絶縁ゲートデバイスレイアウトが、提供される。いくつかの実施形態によるデバイスレイアウトは、デバイスのシート抵抗を大きくすることができる。このような効果は、ナローバンドギャップ半導体材料に基づくデバイスでは非常に望ましくないことがある。しかしながら、シート抵抗がワイドバンドギャップデバイスのソース抵抗を決定する際には支配的な要因ではないので、このようなトレードオフは、ワイドバンドギャップデバイスにとって許容され得る。いくつかの実施形態によるデバイスでは、ソースコンタクト抵抗に対するソースシート抵抗の比率は、０．７５より大きくてもよい（すなわち、ＲＳｈｅｅｔ／ＲＣ＞０．７５）。いくつかの実施形態では、デバイスは、ソースシート抵抗よりも小さいソースコンタクト抵抗を有することができる。すなわち、いくつかの実施形態では、ソースコンタクト抵抗に対するソースシート抵抗の比率は、１よりも大きい（すなわち、ＲＳｈｅｅｔ／ＲＣ＞１）ことがあり、そしてさらなる実施形態では、ソースコンタクト抵抗に対するソースシート抵抗の比率は、５より大きくてもよい。
【００５８】
[0083]図１３および図１４は、いくつかの実施形態によるＭＯＳＦＥＴデバイスセル１００のレイアウトを図示する平面図であり、図１５および図１６は、いくつかの実施形態によるＭＯＳＦＥＴデバイスのセルの部分断面図である。特に、図１５は、図１３の線Ａ−Ａ’に沿って取った断面であり、一方で、図１６は、図１４の線Ｂ−Ｂ’に沿って取った断面である。
【００５９】
[0084]図１３〜図１６に示したデバイス１００は、ｎ型、８°オフ軸４Ｈ−ＳｉＣ基板１１２上のｎドリフトエピタキシャル層１１４を含む。ｎドリフト層１１４は、約１００μｍから約１２０μｍの厚さを有することができ、約１０ｋＶのブロッキング能力のために約２×１０１４ｃｍ−３から約６×１０１４ｃｍ−３のドーピング濃度でｎ型ドーパントをドープされることがある。１２００Ｖ  ＭＯＳＦＥＴデバイスに関して、基板は、４°オフ軸４Ｈ−ＳｉＣであることがあり、ドリフト層は、約１０μｍの厚さを有することができ、そして約６×１０１５ｃｍ−３のドーピング濃度でｎ型ドーパントをドープされることがある。
【００６０】
[0085]本構造は、ｐ＋ウェル領域１１８およびｎ＋ソース領域１２０をさらに含み、これらはたとえば、それぞれアルミニウムおよび窒素の選択注入によって形成されることが可能である。ｐ＋ウェル領域１１８の接合深さは、約０．５μｍとすることができる。本構造１００は、ドリフト層１１４の表面からｐ＋ウェル領域１１８中に延びる複数のｐ＋コンタクト領域１２２をさらに含む。接合終端部（図示せず）は、デバイス周囲の付近に設けられる場合がある。
【００６１】
[0086]図１３を参照すると、ｎ＋ソース領域１２０は、ｐウェル１１８内の対向するチャネル領域１２５に平行である１対の横方向ソース領域１２０Ａを含む。複数のソースコンタクト領域１２０Ｂは、横方向ソース領域１２０Ａ間に延び、複数のｐ＋コンタクト領域１２２は、ソースコンタクト領域１２０Ｂ間に形成される。
【００６２】
[0087]図１４を参照すると、ゲートコンタクト１３２が、チャネル領域１２５の上方に形成され、横方向ソース領域１２０Ａと重なる。ソースオーミックコンタクト１３４は、ソースコンタクト領域１２０Ｂおよびｐ＋コンタクト領域１２２を横切って形成される。ソースオーミックコンタクト１３４は、ソースコンタクト領域１３６内のソースコンタクト領域１２０Ｂと重なる。ソースオーミックコンタクト１３４は、ボディコンタクト領域１３８内のｐ＋コンタクト領域１２２と重なる。
【００６３】
[0088]ソースオーミックコンタクト１３４により接触するソースコンタクト領域１２０Ｂの一部は、同様なピッチ／ｐウェルサイズについて図１１および図１２に示したレイアウトなどの従来型のレイアウトについて求められることが可能な最小寸法よりも大きい最小寸法を有することができる。したがって、ソースコンタクト抵抗は、デバイスピッチ／ｐウェルサイズを実質的に大きくせずに減少させることが可能である。フィーチャの「最小寸法」は、フィーチャの任意の断面内のフィーチャの最小幅を指す。たとえば、ボディコンタクト領域１３８の最小寸法ｐ１、ｎ型コンタクト領域１３６の最小寸法ｎ１およびｐウェル領域１１８の最小寸法ｗ１が図１４に示される。
【００６４】
[0089]図１３および図１４に示したようなレイアウトを有するデバイスでは、ソースコンタクトへの電流の流れは、図１３中に矢印１４２によって示されたように、ソースコンタクト領域１２０Ｂを通って流れる。ソースコンタクト領域１２０Ｂは、図１１および図１２に示したような従来型のレイアウトを有するデバイスのソース領域に比べて大きなシート抵抗を有することができる。しかしながら、シート抵抗の増加は、コンタクト抵抗の減少によって補償されるよりも大きいことがあり、したがって、デバイスのソース抵抗の総合的な減少をもたらす。
【００６５】
[0090]図１７は、いくつかの実施形態による７ｍｍ×８ｍｍ、１２００Ｖ炭化ケイ素ＭＯＳＦＥＴデバイスに関するオン状態電流電圧特性のグラフである。図１７に図示したデバイス特性では、３７７Ａのドレイン電流（ＩＤ）が３．８Ｖの順方向電圧ドレイン−ソース間電圧（ＶＤＳ）において測定された。能動面積に対して規格化した電流密度は、７５０Ａ／ｃｍ２を超えた。
【００６６】
[0091]ＭＯＳＦＥＴデバイスのオン抵抗は、デバイスのドレイン抵抗、チャネル抵抗およびソース抵抗によって影響される。したがって、デバイスのソース抵抗を小さくすることは、デバイスのオン抵抗をやはり小さくする。
【００６７】
[0092]いくつかの実施形態によるレイアウトを有するワイドバンドギャップＭＯＳＦＥＴデバイスは、デバイスの小さなオン抵抗および増加した電流レベルがゲートに対してそれほどデバイアス効果がないという事実により、飽和電流を実質的に大きくすることが可能である。すなわち、小さなソース抵抗のために、ドレイン電流が増加するについて、より小さな電圧しか、ソース抵抗を跨いで発生しないことになる。したがって、いっそう大きなゲート−ソース間電圧が、デバイスのチャネルに印加される。
【００６８】
[0093]図１８は、いくつかの実施形態によるレイアウトを有するデバイスの理想的な断面である。特に図１８は、いくつかの実施形態によるレイアウトを有するデバイスのいくつかの寸法を図示する。たとえば、図１８に示したように、注入したセルエリア（すなわち、ｐウェル１１８）の最小寸法は、図１８では幅ｗ１として表示される。しかしながら、ｐウェル１１８の最小寸法が図１８に図示したデバイスの平面とは異なるディメンションに見出されることがあることが、理解されよう。たとえば、ｐウェル１１８の最小寸法は、図１８に図示したデバイスの平面に垂直なディメンションにおいて存在することがある。
【００６９】
[0094]ｎ型コンタクトエリアの最小寸法は、図１８では幅ｎ１と表示され、一方で、ｐ型コンタクトエリアの最小寸法は、図１８では幅ｐ１と表示される。ｎ型コンタクエリアは、ソースオーミックコンタクト１３２とｎ＋ソース領域１２０との間の重なったエリアとして規定されることが可能であり、一方で、ｐ型コンタクトエリアは、ソースオーミックコンタクト１３２とｐ＋コンタクト領域１２２との間の重なったエリアとして規定されることが可能である。
【００７０】
[0095]いくつかの実施形態による絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）デバイス２００が図１９に図示される。ここに示したように、ＩＧＢＴデバイスは、ｐ型エピタキシャル層２１２上のｎドリフトエピタキシャル層２１４を含む。ｐ型エピタキシャル層２１２は、高濃度にドープしたｐ型、８°オフ軸４Ｈ−ＳｉＣ基板または層２１０上に形成される。ｎドリフト層２１４は、約１００μｍから約１２０μｍの厚さを有することができ、約１０ｋＶのブロッキング能力のために約２×１０１４ｃｍ−３から約６×１０１４ｃｍ−３のドーピング濃度でｐ型ドーパントをドープされることがある。
【００７１】
[0096]ＩＧＢＴ構造２００は、ｐ＋ウェル領域２１８およびｎ＋ソース／エミッタ領域２２０をさらに含み、これらはたとえば、それぞれアルミニウムおよび窒素の選択注入によって形成されることが可能である。ｐ＋ウェル領域２１８の接合深さは、約０．５μｍとすることができる。本構造２００は、ドリフト層２１４の表面からｐ＋ウェル領域２１８中に延びる複数のｐ＋ボディコンタクト領域２２２をさらに含む。導電型は、いくつかの実施形態では、逆にされることがある。
【００７２】
[0097]ゲートコンタクト２３２は、ゲート絶縁膜２３６上にあり、ソース／エミッタコンタクト２３４は、ソースコンタクト領域２２０およびボディコンタクト領域２２２上にある。コレクタコンタクト２２６は、基板２１０と接触する。
【００７３】
[0098]いくつかの実施形態によれば、トランジスタデバイスは、０．２よりも大きなｗ１に対するｎ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．３よりも大きなｗ１に対するｎ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．２から１の範囲内であるｗ１に対するｎ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．３から１の範囲内であるｗ１に対するｎ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、０．５よりも大きなｗ１に対するｎ１の比率を有することができる。たとえば、いくつかの実施形態によるレイアウトを有するデバイスのｎ型コンタクトエリアの最小寸法ｎ１は、６μｍの注入したセルエリアの最小寸法を有するデバイスについて約２μｍとすることができる。
【００７４】
[0099]いくつかの実施形態によれば、トランジスタデバイスは、０．２よりも大きなｗ１に対するｐ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．３よりも大きなｗ１に対するｐ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．５よりも大きなｗ１に対するｐ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．２から０．５の範囲内であるｗ１に対するｐ１の比率を有することができる。さらなる実施形態では、トランジスタデバイスは、約０．２から１の範囲内であるｗ１に対するｐ１の比率を有することができる。
【００７５】
[00100]いくつかの実施形態は、増加した電流密度を有するトランジスタデバイスを提供する。電流密度は、チップの面積で除した全電流として定義される。たとえば、いくつかの実施形態によるワイドバンドギャップトランジスタデバイスは、２００Ａ／ｃｍ２を超える電流密度および１０００Ｖ以上のブロッキング電圧が可能であり得る。さらなる実施形態によるワイドバンドギャップトランジスタデバイスは、２００Ａ／ｃｍ２を超える電流密度において１００Ａ以上の電流、５Ｖ未満の順方向電圧降下、および１０００Ｖ以上のブロッキング電圧が可能であり得る。なおさらなる実施形態によるワイドバンドギャップトランジスタデバイスは、３００Ａ／ｃｍ２を超える電流密度において１００Ａ以上の電流、５Ｖ未満の順方向電圧降下、および１０００Ｖ以上のブロッキング電圧が可能であり得る。
【００７６】
[00101]いくつかの実施形態による半導体デバイスは、１０００ボルトを超える逆方向ブロッキング電圧および１００Ａよりも大きな電流において平方センチメートル当たり２００アンペアよりも大きな電流密度を有する。
【００７７】
[00102]さらなる実施形態による半導体デバイスは、１０００ボルト以上の逆方向ブロッキング電圧および５ボルト以下の順方向電圧において１００Ａよりも大きな順方向電流能力を有する。
【００７８】
[00103]いくつかの実施形態による金属−酸化膜半導体電界効果型トランジスタデバイスは、１２００ボルト以上の逆方向ブロッキング電圧および１００Ａよりも大きな順方向電流能力を有する。
【００７９】
[00104]いくつかの実施形態による金属−酸化膜半導体電界効果型トランジスタデバイスは、１０００ボルト以上の逆方向ブロッキング電圧および８ｍΩ・ｃｍ２未満の微分オン抵抗を有する。
【００８０】
[00105]半導体デバイスは、１０００Ｖ未満のブロッキング電圧を有しかつ５Ｖ以下の順方向電圧降下で平方センチメートル当たり２００アンペアよりも大きな電流密度で順方向電流を通すように構成される。
【００８１】
[00106]いくつかの実施形態は、ワイドバンドギャップトランジスタデバイスが２０μｍ未満のセルピッチを有するデバイスにおいて４ボルト未満であるドレイン−ソース間電圧において１００アンペア以上のドレイン電流を実現することを可能にすることができる。いくつかの実施形態は、ワイドバンドギャップトランジスタデバイスが１０μｍ未満のセルピッチを有するデバイスにおいて４ボルト未満であるドレイン−ソース間電圧において１００アンペア以上のドレイン電流を実現することを可能にすることができる。いくつかの実施形態は、ワイドバンドギャップトランジスタデバイスが１０μｍ未満のセルピッチを有するデバイスにおいて５ボルト未満であるドレイン−ソース間電圧において８０アンペア以上のドレイン電流を実現することを可能にすることができる。
【００８２】
[00107]１０ｋＶ以上の電圧ブロッキング能力を有するいくつかの実施形態によるＩＧＢＴデバイスは、１００Ａ／ｃｍ２の電流密度において５．２Ｖ以下の順方向電圧降下で１４ｍΩ・ｃｍ２未満の微分比オン抵抗を有することができる。
【００８３】
[00108]いくつかの実施形態によるｐ型絶縁ゲート型バイポーラトランジスタ（ｐ−ＩＧＢＴ）デバイス３００が、図２０に図示される。ここに示したように、ＩＧＢＴデバイスは、ｎ型、８°オフ軸４Ｈ−ＳｉＣ基板３１０上に形成されたｐ型フィールドストップバッファ層３１１上にｐドリフトエピタキシャル層３１４を含む。ｐドリフト層３１４は、約１００μｍから約２００μｍの厚さを有することができ、約２×１０１４ｃｍ−３から約６×１０１４ｃｍ−３のドーピング濃度でｐ型ドーパントをドープされることがある。
【００８４】
[00109]ｐ−ＩＧＢＴ構造３００は、ｎ＋ウェル領域３１８およびｐ＋ソース／エミッタ領域３２０をさらに含み、これらはたとえば、それぞれ窒素およびアルミニウムの選択注入によって形成されることが可能である。ｎ＋ウェル領域３１８の接合深さは、約０．５μｍであってもよい。本構造３００は、ドリフト層３１４の表面からｎ＋ウェル領域３１８中に延びる複数のｎ＋ボディコンタクト領域３２２をさらに含む。
【００８５】
[00110]ゲートコンタクト３３２は、ゲート絶縁膜３３６上にあり、ソース／エミッタコンタクト３３４は、ソースコンタクト領域３２０およびボディコンタクト領域３２２上にある。コレクタコンタクト３２６は、基板３１０と接触する。
【００８６】
[00111]図２０に示したように４Ｈ−ＳｉＣ  ｐ−ＩＧＢＴが、約２×１０１４ｃｍ−３ドープし、ドリフト層３１４として１４０μｍ厚ｐ型エピ層、および１×１０１７ｃｍ−３から５×１０１７ｃｍ−３のドーピング濃度範囲を有する２μｍ厚ｐ型フィールドストップバッファ層３１１を使用して製造された。マルチゾーンＪＴＥ（１５ゾーン）端部終端構造（図示せず）が、窒素イオン注入によって形成された。ＪＴＥ終端は、たとえば、米国特許第６，００２，１５９号に記載され、これは参照によって本明細書中に組み込まれる。ＭＯＳチャネルは、注入したｎウェル３１８上に形成された。５０ｎｍ厚の熱成長酸化膜層が、ゲート絶縁膜３３６として使用された。
【００８７】
[00112]図２１は、−５０ｍＶに固定されたＶＤＳを有する図２０に示したｐ−ＩＧＢＴデバイスのＩＤ−ＶＧＳ特性を示す。ＩＤ−ＶＧＳ特性が、同じウェハ上に製造された２００μｍ／２００μｍのＷ／Ｌを有するテストＭＯＳＦＥＴから測定された。−１０Ｖのしきい値電圧、および１０ｃｍ２／ＶｓのピークＭＯＳチャネル移動度が、ＩＤ−ＶＧＳ特性から得られた。
【００８８】
[00113]図２２Ａは、室温における、０．１６ｃｍ２の能動面積を有する６．７ｍｍ×６．７ｍｍ、４Ｈ−ＳｉＣ  Ｐ−ＩＧＢＴのブロッキング特性（ＶＧＥ＝０Ｖ）を示す。測定電圧は、プローブ装置の限界のために−１５ｋＶに制限された。デバイスは、０．６μＡのリーク電流を示した、これは−１５ｋＶのＶＣＥにおける１．２μＡ／ｃｍ２のリーク電流密度に対応する。これは、ＳｉＣパワースイッチにおいてこれまでに報告された最大のブロッキング電圧である。図２２Ｂは、Ｔｅｋｔｒｏｎｉｘ３７１カーブトレーサを使用して測定したｐ−ＩＧＢＴのパルスオン状態Ｉ−Ｖ特性を示す。デバイスは、−１４５Ａのオン状態電流を示した、これは−２２．５ＶのＶＣＥおよび−２０ＶのＶＧＥにおける、９０６Ａ／ｃｍ２の電流密度を表す。寄生サイリスタラッチアップの形跡は、この測定中には観測されなかった。図２２Ｃは、室温から３００℃までの温度範囲についての４Ｈ−ＳｉＣ  Ｐ−ＩＧＢＴのＩＣ−ＶＧＥ特性を示す。ＶＣＥは、この測定に関しては−１０Ｖに固定された。Ｉ−Ｖ特性は、高温においてはゼロの方にシフトした。しかしながら、デバイスは、温度範囲全体を通してノーマリオフ特性を維持した。図２２Ｄは、温度の関数としてのオン状態Ｉ−Ｖ特性を示す。ＶＧＥは、この測定に関しては−２０Ｖに固定された。温度の上昇に伴う順方向電圧降下の単調な減少が、観測された。これは、高温においてキャリアライフタイムが長くなることによって引き起こされる、少数キャリア（電子）の拡散長の増加のためであると考えられる。
【００８９】
[00114]したがって、いくつかの実施形態によるｐ−ＩＧＢＴは、約１０ｋＶよりも大きく、いくつかのケースでは約１３ｋＶよりも大きい、逆方向ブロッキング電圧を有することができ、これは５アンペアよりも大きな順方向電流能力を有する。
【００９０】
[00115]本開示のいくつかの実施形態がｎ型ドリフト層を有する炭化ケイ素ＩＧＢＴデバイスおよびＭＯＳＦＥＴデバイスに関連して説明されているが、本開示は、これに限定されず、ｐ型基板および／またはドリフト層を有するデバイスにおいて具体化され得ることが、理解されよう。さらにその上、本開示は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、絶縁ゲート整流サイリスタ（ＩＧＣＴ）、ジャンクション電界効果型トランジスタ（ＪＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などを含むが、これらに限定されない多種多様なタイプのデバイスにおいて使用されることが可能である。
【００９１】
[00116]図面および明細書において、本開示の典型的な実施形態を開示してきており、具体的な用語を使用しているが、これらは、限定の目的ではなく、一般的かつ説明的な意味でのみ使用され、本開示の範囲は別記の特許請求の範囲において記述される。
【図１】
2014531752.tif 000003
【図２】
2014531752.tif 000004
【図３】
2014531752.tif 000005
【図４】
2014531752.tif 000006
【図５】
2014531752.tif 000007
【図６】
2014531752.tif 000008
【図７】
2014531752.tif 000009
【図８】
2014531752.tif 000010
【図９】
2014531752.tif 000011
【図１０】
2014531752.tif 000012
【図１１】
2014531752.tif 000013
【図１３】
2014531752.tif 000014
【図１４】
2014531752.tif 000015
【図１５】
2014531752.tif 000016
【図１６】
2014531752.tif 000017
【図１７】
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【図１８】
2014531752.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図１２】
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【国際調査報告】
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