(57)【要約】概して、試験機器は、制御システムとの通信を含む、試験機器の動作を制御するようにプログラムされ、かつ試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラムされた処理システムを含み、処理システムが、複数の処理デバイスと、試験機器にインターフェース接続されたデバイスと通信を交換する、構成可能なインターフェースとを含み、構成可能なインターフェースが、異なる構成が割り当て可能である、物理ポートを含む。
2014532862.tif 000002
【特許請求の範囲】
【請求項１】
試験機器であって、
制御システムとの通信を含む前記試験機器の動作を制御するようにプログラムされ、かつ前記試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラムされた処理システムであって、複数の処理デバイスを備える、処理システムと、
前記試験機器にインターフェース接続された前記デバイスと通信を交換する、構成可能なインターフェースであって、異なる構成が割り当て可能である、物理ポートを備える、構成可能なインターフェースと、を備える、試験機器。
【請求項２】
前記構成可能なインターフェースが、プログラム可能な論理を備え、前記論理が、前記論理へのロードのアプリケーションを通じてプログラム可能であり、前記ロードが、前記物理ポートが異なる構成を想定することを可能にする機能性を提供する、請求項１の試験機器。
【請求項３】
前記プログラム可能な論理が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備え、
前記ロードが、前記物理ポートが、制御入力に応答して前記異なる構成を想定することを可能にする、単一のロードである、請求項２に記載の試験機器。
【請求項４】
前記単一のロードが、前記試験機器にインターフェース接続された前記デバイス上で１つ以上の試験を実施するように、前記ＦＰＧＡを更に構成する、請求項３に記載の試験機器。
【請求項５】
異なる構成が、少なくとも部分的に、前記複数の処理デバイスのうちのどれが前記試験機器にインターフェース接続された前記デバイスと通信するかに基づいて、前記物理ポートに割り当て可能である、請求項１に記載の試験機器。
【請求項６】
前記処理システムが、前記制御入力を前記ＦＰＧＡに提供するようにプログラムされる、請求項３に記載の試験機器。
【請求項７】
前記異なる構成が、ポートが入力又は出力として動作するかどうかを含む、前記ポートの機能に関係する、請求項１に記載の試験機器。
【請求項８】
前記異なる構成が、前記ポートの幅に関係する、請求項１に記載の試験機器。
【請求項９】
前記異なる構成が、前記ポートを通じて伝送される信号の周波数に関係する、請求項１に記載の試験機器。
【請求項１０】
前記異なる構成が、前記ポートと関連付けられるメモリの深さに関係する、請求項１に記載の試験機器。
【請求項１１】
前記処理システムが、
前記試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラム可能であり、かつ前記試験機器の動作を制御するようにプログラムされる、第１の処理サブシステムと、
デバイス試験専用である第２の処理サブシステムであって、前記デバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラム可能である複数の処理デバイスを備える、第２の処理サブシステムと、を備える、請求項１に記載の試験機器。
【請求項１２】
方法であって、
制御システムとの通信を含む、試験機器の動作を制御するように処理システムを構成することであって、前記構成することが、前記試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するように前記処理システムをプログラムすることを含み、前記処理システムが、複数の処理デバイスを備える、構成することと、
前記試験機器にインターフェース接続された前記デバイスと通信を交換する、構成可能なインターフェースを提供することであって、前記構成可能なインターフェースが、異なる構成が割り当て可能である物理ポートを備える、提供することと、を含む、方法。
【請求項１３】
前記構成可能なインターフェースが、プログラム可能な論理を含み、前記論理が、前記論理へのロードのアプリケーションを通じてプログラム可能であり、前記ロードが、前記物理ポートが異なる構成を想定することを可能にする機能性を提供する、請求項１２に記載の方法。
【請求項１４】
前記プログラム可能な論理が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み、
前記ロードが、前記物理ポートが制御入力に応答して前記異なる構成を想定することを可能にする、単一のロードである、請求項１３に記載の方法。
【請求項１５】
前記単一のロードが、前記試験機器にインターフェース接続された前記デバイス上で１つ以上の試験を実施するように、前記ＦＰＧＡを更に構成する、請求項１４に記載の方法。
【請求項１６】
異なる構成が、少なくとも部分的に、前記複数の処理デバイスのうちのどれが前記試験機器にインターフェース接続された前記デバイスと通信するかに基づいて、前記物理ポートに割り当て可能である、請求項１２に記載の方法。
【請求項１７】
前記異なる構成が、ポートが入力又は出力として動作するかどうかを含む、前記ポートの機能に関係する、請求項１２に記載の方法。
【請求項１８】
前記異なる構成が、前記ポートの幅に関係する、請求項１２に記載の方法。
【請求項１９】
前記異なる構成が、前記ポートを通じて伝送される信号の周波数に関係する、請求項１２に記載の方法。
【請求項２０】
前記異なる構成が、前記ポートと関連付けられるメモリの深さに関係する、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、構成可能なインターフェースを有する試験機器に関する。
【背景技術】
【０００２】
自動試験装置（ＡＴＥ）は、半導体デバイス及び回路基板アセンブリ等、電子部品の製造において役割を果たす。製造業者は概して、製造プロセスの間にデバイスの動作を検証するために、自動試験装置、又は「テスタ機器」を使用する。このようなデバイスは、「被試験デバイス」（ＤＵＴ）又は「被試験ユニット」（ＵＵＴ）と称される。障害の早期検出は、早期検出されない場合に不良デバイスを処理することによって生じるコストを排除し、それによって、製造コスト全体を削減する。製造業者はまた、多様な仕様を評価するためにもＡＴＥを使用する。デバイスは、速度等、分野の異なるレベルの性能に従って、試験し、分類することができる。デバイスは、その実性能レベルに従って、ラベル付けし、販売することができる。
【発明の概要】
【課題を解決するための手段】
【０００３】
概して、一態様において、試験機器は、制御システムとの通信を含む、試験機器の動作を制御するようにプログラムされ、かつ試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラムされた処理システムを含み、処理システムが、複数の処理デバイスと、試験機器にインターフェース接続されたデバイスと通信を交換する、構成可能なインターフェースと、を含み、構成可能なインターフェースが、異なる構成が割り当て可能である、物理ポートを含む。
【０００４】
概して、別の態様において、方法は、制御システムとの通信を含む、試験機器の動作を制御するように処理システムを構成することを含み、構成することが、試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するように処理システムをプログラムすることを含み、処理システムが、複数の処理デバイスを含む。方法は、試験機器にインターフェース接続されたデバイスと通信を交換する、構成可能なインターフェースを提供することを更に含み、構成可能なインターフェースが、異なる構成が割り当て可能である、物理ポートを含む。
【０００５】
態様には以下の特徴の１つ以上が含まれてもよい。構成可能なインターフェースは、プログラム可能な論理を含み、論理が、論理へのロードのアプリケーションを通じてプログラム可能であり、ロードが、物理ポートが異なる構成を想定することを可能にする機能性を提供する。プログラム可能な論理は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み、ロードは、物理ポートが、制御入力に応答して異なる構成を想定することを可能にする単一のロードである。単一のロードは更に、ＦＰＧＡが試験機器にインターフェース接続されたデバイス上で１つ以上の試験を実施するように構成する。異なる構成は、少なくとも部分的に、複数の処理デバイスのうちのどれが試験機器にインターフェース接続されたデバイスと通信するかに基づいて、物理ポートに割り当て可能である。処理システムは、制御入力をＦＰＧＡに提供するようにプログラムされる。異なる構成は、ポートが入力又は出力として動作するかどうかを含む、ポートの機能に関係する。異なる構成は、ポートの幅に関係する。異なる構成は、ポートを通じて伝送される信号の周波数に関係する。異なる構成は、ポートと関連付けられるメモリの深さに関係する。処理システムは、試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラム可能であり、かつ試験機器の動作を制御するようにプログラム可能である、第１の処理サブシステムと、デバイス試験専用である第２の処理サブシステムとを含み、第２の処理システムが、デバイスを試験するために、１つ以上の試験プログラムを実行するようにプログラム可能である、複数の処理デバイスを含む。
【０００６】
この概要の項を含む、本開示で説明される特徴のうちの、２つ以上を組み合わせることにより、本明細書では具体的に説明されない実施形態を形成することができる。
【０００７】
本明細書において説明されるシステム及び技法、又はその部分は、１つ以上の非一時的機械可読記憶媒体上に記憶され、かつ１つ以上の処理デバイス上で実行可能である命令を含む、コンピュータプログラム製品として実装されてもよい。本明細書において説明されるシステム及び技法、又はその部分は、記載の機能を実装するために実行可能な命令を記憶するように、１つ以上の処理デバイス及びメモリを含むことができる装置、方法、又は電子システムとして実装されてもよい。
【０００８】
１つ以上の実装の詳細を、添付の図面及び以下の説明で明らかにする。他の特徴、目的及び利点は、発明を実施するための形態及び図面、並びに特許請求の範囲から明白となるであろう。
【図面の簡単な説明】
【０００９】
【図１】図１は例示的な試験機器のブロック図である。
【図２】図２は例示的なプログラム可能な論理を示すブロック図である。
【図３】図３は例示的な試験システムのブロック図である。
【図４】図４は試験システムに含まれる例示的なテスタのブロック図である。
【発明を実施するための形態】
【００１０】
本明細書において、構成可能であるインターフェースを含む試験機器を説明する。試験機器は、複数の処理デバイスを含むことができる、処理システムを含む。処理システムは、試験機器の動作を制御するようにプログラムされる。処理システムはまた、試験機器にインターフェース接続されたデバイスを試験するために、１つ以上の試験プログラムを実行するようにもプログラムされる。試験機器は、試験機器にインターフェース接続されたデバイス（例えば、被試験ユニット、又は「ＵＵＴ」）と通信が交換される、構成可能なインターフェースを含む。この例示的な実装において、構成可能なインターフェースは、異なる構成が割り当て可能である、物理ポートを含む。この例示的な実装において、インターフェースは、複数の選択可能なインターフェース構成を含む、単一のプログラムイメージを使用して、リアルタイムで構成可能である。
【００１１】
図１は、前述の試験機器１００の例示的な実装のブロック図である。図１において、試験機器１００は、３階層の処理システムを含む。しかしながら、他の例示的な実装において、これより多い、又は少ない階層が存在してもよい。試験機器１００の異なる階層は、ＵＵＴに対するその階層の相対的関係を反映する。本実施例において、第１の階層１０１は、コンピュータ１０２を含む。本実施例において、コンピュータ１０２は、外部ネットワークとの通信等、試験機器１００の多様な機能を制御するシステム処理デバイスを含む。加えて、コンピュータ１０２は、以下に説明されるように、多様な試験動作を実施するようにプログラム可能である。第２の階層１０４は、試験専用である、１つ以上の処理デバイス１０６〜１０８を含む。例えば、処理デバイス１０６〜１０８は、典型的に、試験機器の制御及びネットワーク通信のような、試験以外の機能を実施しない。しかしながら、いくつかの実施例において、処理デバイス１０６〜１０８は、通信、及び制御の流れ、中断、タイミング等、いくつかのハウスキーピング機能を実施してもよい。第３の階層１１０は、ＵＵＴ  １１５に対するインターフェースとして機能するように、かつＵＵＴ上で１つ以上の試験動作を実施するようにプログラム可能である、論理１１１〜１１３を含む。
【００１２】
この例示的な第１の階層１０１において、コンピュータ１０２は、１つ以上のマイクロプロセッサ又は単一のマルチコアマイクロプロセッサ（図示せず）等、１つ以上の処理デバイスを含む。コンピュータ１０２はまた、外部環境との試験機器の通信を制御するため、かつ試験機器１００の動作を制御するための多様な「ハウスキーピング」機能を実施するための実行可能なコードを記憶するメモリ（図示せず）も含む。例えば、コンピュータ１０２は、ネットワークインターフェース１２０上で試験機器と１つ以上の外部エンティティとの間の通信を交換すること、マルウェアに対して試験機器をスキャンすること、メモリ管理、出力制御、及びＵＵＴの試験に特に関係しない他の機能を担ってもよい。
【００１３】
コンピュータ１０２はまた、試験機器１００にインターフェース接続されたＵＵＴ（例えば、１１５）上で試験動作を実施するようにもプログラム可能である。試験動作は、バス速度、反応時間、又はＵＵＴの任意の他の適切な動作態様を試験することを含むことができるが、これらに限定されない。一般に、実施される試験は、試験されるデバイスの種類、及び試験中に求められる情報に依存する。
【００１４】
１つ以上の試験プログラムが、コンピュータ１０２上のメモリにロードされ、試験を実施するために、コンピュータ１０２内の処理デバイス（複数を含む）によって実行されてもよい。試験を実施している間、コンピュータ１０２は、試験機器１００の動作状態を保つために、上で説明されるもののような他の機能を実施し続けてもよい。このため、試験レイテンシ（例えば、試験の開始と試験結果の受信との間の時間量）は、ミリ秒単位であり得る。これは、試験レイテンシの例に過ぎない。異なるシステムにおいて、コンピュータ１０２内の処理デバイス（複数を含む）の速度、コンピュータ１０２内で試験プログラムを実行するために利用可能なメモリの量等、多数の因子が試験レイテンシに影響を与える場合がある。
【００１５】
コンピュータ１０２を介して試験を実施することの可能な利点は、試験プログラムの開発コストに関係する。より具体的には、コンピュータ１０２は、ＭＩＣＲＯＳＯＦＴ（登録商標）ＷＩＮＤＯＷＳ（登録商標）又は任意の他の比較的操作が簡単なオペレーティングシステム等、オペレーティングシステム（ＯＳ）を実行することができる。オペレーティングシステム等の試験プログラムの開発に利用できるツールは、典型的に広く入手可能で、一般に、試験プログラム開発者によく知られている。この結果、コンピュータ１０２上で実行するために、コンピュータ１０２上で試験プログラムを開発するコストは、多階層アーキテクチャの他の階層上で実行するために試験プログラムを開発するコストよりも少なくすることができる。しかしながら、この一般化は、全ての事例では該当しない場合がある。
【００１６】
本実施例において、第２の階層１０４は、複数の埋め込み処理デバイス１０６〜１０８を含む。ここでは、３つの埋め込み処理デバイスが示されるが、しかしながら、試験機器１００は、例えば、１つ、２つ、４つ、５つ以上等、任意の適切な数の埋め込み処理デバイスを含んでもよい。これらの処理デバイスは、これらが、試験機器１００に組み込まれ、かつ、試験機能の実施専用（例えば、試験機器１００にインターフェース接続されたＵＵＴを試験するために）であるという意味で埋め込みである。埋め込み処理デバイス１０６〜１０８は、典型的に、コンピュータ１０２によって実施される、上で説明される「ハウスキーピング」動作等の試験機器動作を担わない。しかしながら、いくつかの実装において、埋め込み処理デバイス１０６〜１０８は、１つ以上のそのような動作、又はＵＵＴ試験に特に関係しない、他の動作を実施するようにプログラムされてもよい。
【００１７】
各埋め込み処理デバイス１０６〜１０８は、例えば、単一のコア又は複数のコアを有するマイクロコントローラ又はマイクロプロセッサ等を含むことができる。各マイクロプロセッサは、直接又はコンピュータ１０２を介して、プログラム可能である。例えば、試験機器１００のユーザーは、埋め込み処理デバイス１０６をプログラムするために、コンピュータ１０２のオペレーティングシステムと相互作用することができる。あるいは、各埋め込み処理デバイスがプログラムされる場合がある、例えば、ハードウェア又はソフトウェア等、直接のインターフェースが存在してもよい。プログラミングは、この文脈において、それぞれの埋め込み処理デバイス上へ１つ以上の試験プログラムを記憶することを指し、試験プログラムは、ＵＵＴを試験するために、その埋め込み処理デバイス上で実行することができる。
【００１８】
図１に示されるように、各埋め込み処理デバイスは、コンピュータ１０２、及びそれぞれのプログラム可能な論理（本実施例において、フィールドプログラマブルゲートアレイ（ＦＰＧＡ））にインターフェース接続される。以下に説明するように、各ＦＰＧＡは、試験対象の別個のＵＵＴ（図示せず）、又は単一のＵＵＴの一部（例えば、示されるようにそのＵＵＴ上のバス１２２、１２３、１２４）に対するインターフェースとして機能する。したがって、本実施例において、各埋め込み処理デバイスは、試験されている、対応するＵＵＴ、又はその一部の専用に設計された試験プログラムでプログラムされてもよい。記載されるように、適切な試験プログラムは、埋め込み処理デバイスに直接ロードされてもよく、又はコンピュータ１０２を介してロードされてもよい。各埋め込み処理デバイスは、その独自の試験プログラムを別個に、及び他の埋め込み処理デバイスと同時に実行してもよい。いくつかの実装において、それらのそれぞれの試験プログラムがどのように実行されるかについて、埋め込み処理デバイス間で協調が存在してもよい。そのような協調は、埋め込み処理デバイス自体によって、又はコンピュータ１０２によって実装されてもよい。いくつかの実装において、協調には、アーキテクチャの異なる階層にあるデバイスが関与してもよい。いくつかの実装において、異なる埋め込み処理デバイス１０６〜１０８は、適切な協調を用いて、又は用いずに、同じ試験プログラムの異なる部分（例えば、モジュール）を実装してもよい。
【００１９】
埋め込み処理デバイスを介して試験を実施することの可能な利点は、試験レイテンシに関係する。より具体的には、埋め込み処理デバイスは、主に試験専用であるため、それらのリソースは典型的に、他のタスクによる負担がかからない。この結果、試験レイテンシは、コンピュータ１０２によって達成するよりも少なくすることができる。例えば、埋め込み処理デバイスの試験レイテンシは、マイクロ秒の単位であり得る。しかしながら、これは、埋め込み処理デバイスの試験レイテンシの例に過ぎない。異なるシステムにおいて、処理デバイスの速度、試験プログラムを実行するために利用可能なメモリの量等、多数の因子が試験レイテンシに影響を与える場合がある。したがって、前述の一般化は、全ての事例では該当しない場合がある。
【００２０】
更に、埋め込み処理デバイス上で試験プログラムを開発するためのツールが利用可能である。この結果、埋め込み処理デバイス上で実行するために、埋め込み処理デバイス上で試験プログラムを開発するコストは、ＦＰＧＡ等、ハードウェア上で実行するために、試験プログラムを開発するコストより少なくすることができる。
【００２１】
第３の階層１１０は、例えば、ＦＰＧＡ  １１１〜１１３等、プログラム可能な論理を含むが、ＦＰＧＡの代わりに、他の種類のプログラム可能な論理が使用されてもよい。各ＦＰＧＡは、ＦＰＧＡにプログラムイメージをロードすることによって構成される。このプログラムイメージは、「ＦＰＧＡロード」と称される。本実施例において、各ＦＰＧＡは、ＵＵＴ又はその一部（例えば、ＵＵＴバス）と試験機器１００との間のインターフェースとして機能するように構成される。例えば、ＦＰＧＡは、ポート幅、ポート速度、入力ポートの数、出力ポートの数等を指定することができる。
【００２２】
第１の階層１０１のコンピューティングデバイス（複数を含む）（例えば、コンピュータ１０２）及び第２の階層１０４のコンピューティングデバイス（複数を含む）（例えば、埋め込み処理デバイス１０６〜１０８）は、第３の階層１１０を通じて、ＵＵＴ  １１５にアクセスする。例えば、図１に示されるように、各埋め込み処理デバイスは、対応するＦＰＧＡを通じて、ＵＵＴ  １１５と通信することができる。コンピュータ１０２は、どのＵＵＴ、又はＵＵＴのどの部分が、現在試験されているかに依存して、１つ以上のＦＰＧＡを通じて、ＵＵＴ  １１５と通信してもよい。いくつかの実装において、ＦＰＧＡによって実装される各インターフェースは、プログラム可能である。他の実装において、各ＦＰＧＡによって実装されるインターフェースは、静的である（例えば、プログラム可能ではない）。
【００２３】
各ＦＰＧＡはまた、ＦＰＧＡがインターフェース接続される、対応するＵＵＴ、又はその一部上で１つ以上の試験を実施するように構成されてもよい。例えば、各ＦＰＧＡに対するＦＰＧＡのロードは、ＵＵＴの多様な態様を試験するために、ＦＰＧＡによって実行される、１つ以上の試験ルーチンを含むことができる。上記のように、実装されるルーチンは、試験されているデバイス、及び試験中に求められる情報に依存する。各ＦＰＧＡによって実行される試験ルーチンは、他のＦＰＧＡによって実行される他の試験ルーチンとは独立して実行されてもよく、又は、多様なＦＰＧＡの間で協調が存在してもよい。各ＦＰＧＡは、それ独自の試験ルーチンを別個に、及び他の埋め込み処理デバイスと同時に実行することができる。いくつかの実装において、それらのそれぞれの試験プログラムがどのように実行されるかについて、ＦＰＧＡ間で協調が存在してもよい。このような協調は、ＦＰＧＡ自体によって、それらの対応する埋め込み処理デバイスによって、又はコンピュータ１０２によって実装されてもよい。いくつかの実装において、協調には、アーキテクチャの異なる階層にあるデバイスが関与してもよい。例えば、コンピュータ１０２は、埋め込み処理デバイス１０６〜１０８と連携して、それぞれのＦＰＧＡ  １１１〜１１３の動作を協調させることができる。いくつかの実装において、異なるＦＰＧＡは、適切な協調を用いて、又は用いずに、同じ試験ルーチンの異なる部分（例えば、モジュール）を実装してもよい。
【００２４】
ＦＰＧＡを介して試験を実施することの可能な利点は、試験レイテンシに関係する。より具体的には、ＦＰＧＡは、ハードウェアデバイスであるため、埋め込み処理デバイス１０６〜１０８又はコンピュータ１０２内のいずれかにプログラムされる試験ルーチンよりも高速で実行することが可能である。この結果、試験レイテンシは、埋め込み処理デバイス１０６〜１０８又はコンピュータ１０２によって達成されるよりも少なくすることができる。例えば、プログラム可能なデバイスの試験レイテンシは、ナノ秒の単位であり得る。しかしながら、これは、ＦＰＧＡの試験レイテンシの例に過ぎない。異なるシステムにおいて、多数の因子が試験レイテンシに影響を与える場合がある。したがって、前述の一般化は、全ての事例では該当しない場合がある。
【００２５】
いくつかの実装において、試験は、アーキテクチャの１つの階層又は別の階層によって、排他的に実施されてもよい。例えば、コンピュータ１０２は、ＵＵＴを試験するために、１つ以上の試験プログラムを実行するようにプログラムされてもよく、一方、アーキテクチャの他の階層上のデバイスは、ＵＵＴ試験を実施しない。埋め込み処理デバイス１０６〜１０８は、ＵＵＴを試験するために、１つ以上の試験プログラムを実行するようにプログラムされてもよく、一方、アーキテクチャの他の階層上のデバイスは、ＵＵＴ試験を実施しない。ＦＰＧＡ  １１１〜１１３は、デバイス上で１つ以上の試験を実行するように構成されてもよく、一方、アーキテクチャの他の階層上のデバイスは、ＵＵＴ試験を実施しない。試験を実施していないデバイスは、この時間中、必ずしも休眠状態ではない。例えば、コンピュータ１０２は、上で説明されるハウスキーピング動作を実施し続けてもよく、ＦＰＧＡは、ＵＵＴへ／ＵＵＴからデータをルーティングし続けてもよく（すなわち、ＵＵＴに対するインターフェースとして機能する）、埋め込み処理デバイスは、協調又は他の通信（例えば、ＦＰＧＡからコンピュータ１０２へ試験結果を伝送すること）で作動状態であり続けてもよい。
【００２６】
他の実装において、試験は、アーキテクチャの異なる階層によって、同時又は連携して実施されてもよい。例えば、コンピュータ１０２、埋め込み処理デバイス１０６〜１０８、及びＦＰＧＡ  １１１〜１１３のうちの２つ以上は、単一のＵＵＴ又は複数のＵＵＴ上で１つ以上の試験動作を実施するために、同時に又は同じ試験順序内で、協調して機能することができる。このような協調を有効にするために、適切なプログラミングが、コンピュータ１０２及び／若しくは埋め込み処理デバイス１０６〜１０８内にロードされ、並びに／又は適切なイメージがＦＰＧＡ内にロードされる。例として、第１の試験は、コンピュータ１０２によってＵＵＴ上で実施されてもよく、第２の試験は、埋め込み処理デバイス１０６によってＵＵＴ上で実施されてもよく、第３の試験は、ＦＰＧＡ  １１１によってＵＵＴ上で実施されてもよい。第１、第２、及び第３の試験は、別個の試験、又は同じ試験順序の一部であってもよい。第１、第２、及び第３の試験からのデータは、適切な試験結果を取得するために、例えば、コンピュータ１０２内で組み合わされ、処理されてもよい。これらの試験結果は、分析及び報告のために、外部のコンピュータ（図示せず）へ送信されてもよい。アーキテクチャの階層のいずれか又は別の（例えば、第三者）当事者のコンピュータ（図示せず）が、協調を実施してもよい。
【００２７】
アーキテクチャの１つ以上の階層がプログラムされていない実装において、プログラムされていない階層は迂回されてもよい（少なくとも、それらの試験機能が関与する限り）。プログラムされていない階層は、プログラミング並びに階層間及び外部のネットワークとの通信に関係する上で説明されるもののような多様な機能を実施するように、事前プログラム、又は事前構成されてもよい。
【００２８】
多様な階層にあるデバイスは、リアルタイムでプログラム又は構成されてもよい。この文脈において、「リアルタイム」は、試験時点で、又は試験時間直前にプログラムすることを含む。すなわち、試験機器は、ＵＵＴ上で実行される試験プログラムで事前プログラムされている必要はない。それらの試験プログラムは、適切なタイミングで、機器内に組み込まれてもよい。試験機器上の既存の試験プログラムは、同様に、必要に応じて、新しい試験プログラムと置換されてもよい。
【００２９】
図２は、プログラム可能な論理２０１の実施例を示し、これは、試験機器１００の一部であってもよい。プログラム可能な論理２０１は、例えば、上で説明されるようなＦＰＧＡ、又は任意の他の適切な種類のプログラム可能な論理であってもよい。この文脈において、プログラム可能な論理は、ＵＵＴに対するインターフェース２０８を含む。インターフェース２０８は、接続されたＵＵＴとデータを交換する際に使用される構成要素（例えば、ポート、メモリ等）を含む。インターフェースは、以下で説明されるように、インターフェースの異なる要素に、記憶された構成情報に基づいて、異なる役割が割り当てられてもよいという意味で構成可能である。有利に、インターフェースは、異なる試験が、例えば、異なるルーチンを使用する、又は異なるデバイスによって、ＵＵＴ上で実施されるように構成され得るという意味で、リアルタイムで構成可能であってもよい。
【００３０】
本実施例において、プログラム可能な論理２０１は、複数の試験チャネルを含む。各試験チャネルは、物理ポート２０２ａ〜２０２ｎに対応する。各物理ポートは、プログラム可能な論理上の、ピン又はスロット等、インターフェース要素に対応してもよい。これらの物理ポートは、ＵＵＴの係合するコネクタにインターフェース接続するように構造化される。本実施例において、プログラム可能な論理２０１は、１２８の物理ポートを含むが、しかしながら、他の実施例において、異なる数の物理ポートが使用されてもよい。
【００３１】
メモリ２０４（例えば、ランダムアクセスメモリ「ＲＡＭ」）は、物理ポートの各々と関連付けられてもよい。このメモリは、示されるように、同じ隣接するメモリ空間の部分であってもよく、又は異なるメモリ空間の一部であってもよい。試験データは、メモリ２０４から、物理ポートを通じて、ＵＵＴへ転送されてもよい。試験結果データは、ＵＵＴから、物理ポートを通じて、メモリ２０４へ転送されてもよい。図１に関して上で説明されるように、試験は、第１の階層１０１、第２の階層１０４、及び／又は第３の階層１１０（本実施例において、プログラム可能な論理２０１に含まれる）内のデバイス（複数を含む）によって、開始、及び制御されてもよい。したがって、試験データは、任意の適切な階層上の構成要素（複数を含む）から、メモリ２０４で受信されてもよく、試験結果データは、メモリ２０４から、任意の適切な階層上の構成要素（複数を含む）へ転送されてもよい。
【００３２】
各物理ポートは、複数のポートクロック（図示せず）のうちの１つによって指示される周波数で動作してもよい。本実施例において、ポートクロックは、試験機器１００内の回路（例えば、複数の階層のうちの１つの中の処理デバイス）によって生成されてもよく、又は、ポートクロックは、試験機器に対する外部入力で提供されるクロックに基づいて生成されてもよい。物理ポートは、異なる周波数で動作してもよい。例えば、物理ポート２０２ａ〜２０２ｎは、第１の周波数で動作することができ、物理ポート２０２ａ〜２０２ｎは、第２の周波数で動作することができる、等となる。本実施例において、ある周波数での動作は、データがポートから転送される速度を含む。
【００３３】
プログラム可能な論理２０１は、レジスタ２０６ａ〜２０６ｎも含む。レジスタ２０６ａ〜２０６ｎは、ＵＵＴに対する、プログラム可能な論理２０１のインターフェース２０８を構成するために使用されてもよい、設定及び他のデータ等の構成情報を記憶する。より具体的には、インターフェース２０８の態様は、異なる処理デバイス、異なる試験ルーチン、又はプロトコル等に対応するように構成可能である。例えば、各物理ポートは、入力ポート、出力ポート、又は入力及び出力両方のポートとして動作するように構成されてもよい。
【００３４】
ポート幅が構成されてもよい。例えば、複数の物理ポートは、１つ以上のマルチビットポートを作成するようにグループ化されてもよい。例えば、上の実施例の１２８の物理ポートは、共に単一の１２８ビットポートとして動作するように、２つの６４ビットポートとして動作するように、４つの３２ビットポートとして動作するように、１つの３２ビットポート及び１つの９６ビットポートとして動作するように等、構成されてもよい。物理ポートは、このようなマルチビットポートを作成するように、任意の適切な様式でグループ化されてもよい。
【００３５】
ポートメモリの深さが構成されてもよい。例えば、各ポート（物理及びマルチビットポートの両方）の深さは、ポートに対して利用可能なメモリ２０４の量に基づいて、別個に設定することができる。例として、１０２４メガバイト（ＭＢ）のメモリ２０４は、４つのマルチビット（例えば、３２ビット）ポートの各々に割り当てられる２５６ＭＢとして、均等に分割することができる。その同じ１０２４ＭＢのメモリ２０４は、５１２ＭＢの１つのブロック及び１２８ＭＢの４つのブロックに分割することができる。５１２ＭＢが１つのマルチビットポートに割り当てられてもよく、１２８ＭＢが４つの他のマルチビットポートの各々に割り当てられてもよい。本実施例において、ポートメモリの深さは、典型的に、利用可能なメモリの量を超えない。ポートメモリの深さに対する構成が、利用可能なメモリの量を超える場合、追加のメモリが、プログラム可能な論理上の他の場所から利用可能になってもよい。あるいは、構成が許可されなくてもよい。
【００３６】
各ポート（物理及びマルチビットの両方のポート）の周波数が構成可能であってもよい。例えば、上で説明されるもののような適切なクロックは、各ポートと関連付けられてもよく、それらのポート（複数を含む）を通じて信号が伝送される周波数を制御するために使用されてもよい。例えば、実クロック周波数が、ポートを制御するために使用されてもよく、又は、ステップアップ若しくはステップダウンバージョンのそれらのクロック周波数が、ポートを制御するために使用されてもよい。いくつかの実装において、ポートは、例えば、１０メガヘルツ（ＭＨｚ）〜４００ＭＨｚで動作するように構成されてもよい。しかしながら、これら以外の周波数が使用されてもよい。
【００３７】
異なる試験ルーチン又はプロトコルが、異なるポート構成を使用してもよい。異なるポート構成は、レジスタ２０６ａ〜２０６ｎに記憶された構成情報に基づいてもよい。この点で、ＦＰＧＡの例において、単一のＦＰＧＡロードは、試験機器によって実施される複数の試験に対して、複数の構成を指定することができる。複数の構成は、１回の試験につき、例えば、ポート幅、ポート速度（例えば、１０ＭＨｚ〜４００ＭＨｚ）、入力ポートの数、出力ポートの数、メモリの深さ、ポートのグループ化、及びＵＵＴに対するインターフェースを構成することと関連付けられる任意の他の適切な構成パラメータを指定することができる。いくつかの実装において、異なる構成は、それらが実装される処理デバイスに関係なく、異なる試験ルーチン若しくはプロトコルに適用してもよく、又は異なる構成は、それらが実装する試験ルーチン若しくはプロトコルに関係なく、異なるデバイスに適用してもよい。
【００３８】
上で記載されるように、インターフェースに対する構成情報は、プログラム可能な論理の１つ以上のレジスタ（例えば、レジスタ２０６ａ〜２０６ｎ）に記憶されてもよい。試験が、例えば、プログラム可能な論理から、又は試験機器と関連付けられる別の処理デバイスから（例えば、階層１０１又は１０４から）開始される時、適切なインターフェース構成が、適切なレジスタから取得されてもよい。構成は、試験専用又は処理デバイス専用であってもよい。記載されるように、構成は、異なる階層若しくは階層内の処理デバイスに対して記憶されてもよく、又は異なる構成は、それらが実行される処理デバイスに関係なく、異なる試験プログラム又はプロトコルに対して記憶されてもよい。
【００３９】
インターフェース構成情報は、各レジスタ（又はどこかの場所）に記憶されてもよく、インターフェース構成をＵＵＴ試験又はデバイスと関連付ける。試験が開始される時、プログラム可能な論理（例えば、ＦＰＧＡ）は、例えば、プログラム可能な論理の外側（例えば、システム処理デバイス又は埋め込み処理デバイス上）で実行される試験コードによって、適切なレジスタから情報を読み出すように、及びインターフェースの構成を試験と関連付けるように、命令されてもよい。その構成において、インターフェースは、試験に適切な構成で動作する。試験がプログラム可能な論理自体から開始される時、類似のプロセスが実施されてもよい。
【００４０】
例として、埋め込み処理デバイス１０６上で実行している試験プログラムが、ＵＵＴ  １１５のバス１２２に対するＦＰＧＡ  １１１（例として、プログラム可能な論理２０１）のインターフェースに、メモリの深さが１０５４ＭＢの単一の１２８ビットのポートを有することを要求すると想定する。本実施例において、適切な情報が適切なレジスタ２０６ａから取得されてもよく、ＦＰＧＡ  １１１は、これに応じてインターフェースを操作してもよい。同じＵＵＴに対する異なるインターフェース（例えば、バス１２２、１２３、及び１２４に対するインターフェース）の構成及び動作は、協調されてもよく、又はそれらのインターフェースの構成及び動作は、別個であってもよい。例えば、同じレジスタ（単数又は複数）は、同じＵＵＴに対する複数のインターフェースの各々が、特定の試験プログラム又は試験デバイスに対する同様の様式で構成されることを指定することができる。あるいは、異なるインターフェースは、同じＵＵＴ、試験プログラム、デバイス等に対して異なる構成を有することができる。
【００４１】
有利に、前述の例示的な実装において、ＦＰＧＡロードは、ＤＵＴに対する試験機器のインターフェースを再構成するために、変更される必要はない。すなわち、同じＦＰＧＡロードは、このインターフェースに異なる構成を指定してもよく、それらのインターフェース構成は、ＵＵＴ上で実施される試験に基づいて選択されてもよい。例えば、これらの例示的な実装において、同じＦＰＧＡロードは、複数のインターフェース構成の構成情報を含む（例えば、レジタに記憶されている構成情報）。したがって、これらの例示的な実装において、試験機器のインターフェース（複数を含む）を再構成するために、プログラム可能な論理に異なるプログラムイメージを適用する必要はない。他の例示的な実装において、再構成を実施するために、異なるプログラムイメージが適用されてもよい。
【００４２】
ここで図３を参照すると、この図は、本アーキテクチャが実装されてもよいシステムの実施例を示す。図３は、ＵＵＴ  ３０１を試験するための例示的な試験システム３００を示す。試験システム３００は、図１又は図２の多階層アーキテクチャを有することができる、テスタ３０２を含む。テスタ３０２と相互作用するために、システム３００は、ネットワーク接続３０６上でテスタ３０２とインターフェース接続するコンピュータシステム３０５を含む。下記のように、コンピュータシステム３０５は、コンピュータ１０２（図１）の機能性を組み込んでもよく、又は試験機器上でコンピュータ１０２と相互作用する外部のコンピュータであってもよい。典型的に、コンピュータシステム３０５は、ＵＵＴ  ３０１を試験するためのルーチン及びプログラムの実行を開始するために、テスタ３０２へコマンドを送信する。そのような試験プログラムの実行は、ＵＵＴ  ３０１への試験信号の生成及び伝送を開始し、ＵＵＴからの応答を回収することができる。多様な種類のＵＵＴがシステム３００によって試験されてもよい。例えば、ＵＵＴは、航空電子機器、レーダー、兵器、半導体デバイス等であってもよい。
【００４３】
試験信号を提供し、ＵＵＴから応答を回収するために、テスタ３０２は、適切なＦＰＧＡインターフェースを介して、ＵＵＴ  ３０１の内部回路のインターフェースを提供する、１つ以上のコネクタピンに接続される。例示目的のために、本実施例において、デバイステスタ３０２は、試験信号を（ＵＵＴ  ３０１の内部回路へ）送達するために、配線接続を介して、ＵＵＴ  ３０１のコネクタピンへ接続される。デバイステスタ３０２はまた、デバイステスタ３０２によって提供された試験信号に応答して、ＵＵＴ  ３０１で信号を感知する。例えば、試験信号に応答して、電圧信号又は電流信号がＵＵＴピンで感知されてもよい。そのような単一ポート試験は、ＵＵＴ  ３０１に含まれる他のピン上でも実施されてよい。例えば、テスタ３０２は、他のピンへ試験信号を提供し、（提供された信号を送達する）伝導体上で反射した関連信号を回収してもよい。いくつかの実施例において、反射した信号を回収することによって、ピンの入力インピーダンスは、他の単一ポート試験量と共に特徴付けられてもよい。他の試験状況において、デジタル信号は、ＵＵＴ  ３０１上で記憶するためにＵＵＴ  ３０１へ送信されてもよい。いったん記憶されると、ＵＵＴ  ３０１は、記憶されたデジタル値を読み出し、テスタ３０２へ送信するためにアクセスされてもよい。次いで、読み出されたデジタル値は、正しい値がＵＵＴ  ３０１に記憶されたかどうかを判定するために識別されてもよい。
【００４４】
１ポート測定の実施と共に、２ポート試験もまた、デバイステスタ３０２によって実施されてもよい。例えば、試験信号がＵＵＴ  ３０１上のピンに注入されてもよく、応答信号がＵＵＴ  ３０１の１つ以上の他のピンから回収されてもよい。この応答信号はデバイステスタ３０２に提供され、利得応答、位相応答、及び他のスループット測定量などの量を判定する。
【００４５】
図４も参照すると、ＵＵＴ（又は複数のＵＵＴ）の複数のコネクタピンからの試験信号を送信し、かつ回収するために、デバイステスタ３０２は、多くのピンと通信することができるインターフェースカード４０１を含む。例えば、インターフェースカード４０１は、本明細書において説明される１つ以上のＦＰＧＡを含み、ＵＵＴへ試験信号を伝送し、対応する応答を回収するために使用されてもよい。ＵＵＴ上のピンへの各通信リンクは、チャネルを成すことができ、試験信号を多数のチャネルに提供することによって、複数の試験を同時に実施することができるので、試験時間を低減することができる。インターフェースカード上に多くのチャネルを有すると共に、複数のインターフェースカードをテスタ３０２内に含むことによって、全体のチャネル数は増加し、これによって更に試験時間を低減することができる。本実施例において、複数のインターフェースカードをテスタ３０２に装着させることができるということを実証するために、２つの追加のインターフェースカード４０２及び４０３が示されている。
【００４６】
各インターフェースカードは、特定の試験機能を実施するための、例えば、ＦＰＧＡ及び埋め込み処理デバイス（説明されるように、例えば、図１）を含む、専用集積回路構成を含むことができる。この回路構成は、例えば、ＰＥ試験を実施するためのピン電子（ＰＥ）段階、及び試験を実施するためのパラメータ測定ユニット（ＰＭＵ）段階を実装することができる。典型的に、ＰＭＵ試験は、入力及び出力インピーダンスなどの量、漏電電流、並びに他の種類のＤＣ性能特徴を判定するために、（プログラム可能な）ＤＣ電圧又は電流信号をＵＵＴに提供することを含む。ＰＥ試験は、ＤＣ又はＡＣ試験信号、又は波形をＵＵＴ（例えば、ＵＵＴ  ３０１）へ送信することと、ＵＵＴの性能を更に特徴付けるために応答を回収することと、を含む。例えば、ＰＥ段階は、ＵＵＴ上で記憶するために２進値のベクトルを表すＡＣ試験信号を（ＵＵＴへ）伝送してもよい。いったんこれらの２進値が記憶されると、正しい２進値が記憶されたかどうかを判定するために、ＵＵＴがテスタ３０２によってアクセスされてもよい。
【００４７】
いくつかの構成では、テスタ３０２からＵＵＴまで１つ以上の伝導体を接続するために、インターフェースデバイスが使用されてもよい。例えば、ＵＵＴは、テスタと接続するインターフェース接続アダプタ（ＩＣＡ）とインターフェース接続する、インターフェース試験アダプタ（ＩＴＡ）に接続してもよい。ＵＵＴ（例えば、ＵＵＴ  ３０１）は、各ＵＵＴピンへのアクセスを提供するために、デバイスインターフェースボード（ＤＩＢ）上に載置されてもよい。そのような構成において、ＵＵＴ伝導体は、ＵＵＴの適切なピン（複数を含む）上に試験信号を配置するために、ＤＩＢに接続されてもよい。更に、いくつかの構成では、テスタ３０２は、１つ又は複数のＵＵＴに対するインターフェースカード４０１〜４０３によって提供されるチャネルをインターフェース接続するために、２つ以上のＤＩＢに接続してもよい。
【００４８】
インターフェースカード４０１〜４０３によって実施される試験を開始及び制御するために、テスタ３０２は、試験信号を生成し、ＵＵＴ応答を分析するために、試験パラメータ（例えば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を提供するためのＰＥコントローラ４０８（例えば、システム処理デバイス内、埋め込み処理デバイス内、又はプログラム可能な論理内）を含む。テスタ３０２はまた、コンピュータシステム３０５が、テスタ３０２によって実行される動作を制御することを可能にし、かつデータ（例えば、試験パラメータ、ＵＵＴ応答等）がテスタ３０２とコンピュータシステム３０５との間で渡ることを可能にする、ネットワークインターフェース４０９も含む。
【００４９】
コンピュータシステム、若しくは試験システム３００上で使用される、又はそれと関連付けられる別の処理デバイスは、デバイステスタとの有効な通信チャネルを通じて、テスタ３０２上で実行している試験プログラムとの通信を交換するように構成されてもよい。コンピュータシステムは、図１のコンピュータ１０２であっても、又はこれを含んでもよい。あるいは、コンピュータ１０２は、テスタ３０２の一部であってもよく、図４に関して説明されるコンピュータシステムは、コンピュータ１０２と通信してもよい。
【００５０】
上記は、システム処理デバイス、埋め込み処理デバイス、又はプログラム可能な論理を使用して、試験を実施することを説明する。しかしながら、試験は、本明細書において説明されるように、システム処理デバイス、埋め込み処理デバイス、又はプログラム可能な論理の組み合わせを使用して実施されてもよい。例えば、これらの異なる要素の各々は、同じデバイス又はその一部を試験するために、１つ又は複数の試験プログラムを同時に実行してもよい。同様に、これらの異なる要素は、例えば、システム処理デバイス（例えば、図１の１０２）が、試験順序の第１の部分を実施し、埋め込み処理デバイス（例えば、図１の１０６）が、同じ試験順序の第２の部分を実施し、プログラム可能な論理（例えば、図１のＦＰＧＡ  １１１）が、同じ試験順序の第３の部分を実施するように、試験を協調させてもよい。任意の適切な協調が、本明細書において説明される試験機器の異なるプログラム可能な要素の間で行われてもよい。
【００５１】
更に、いくつかの実装において、一階層の処理が回避されてもよい。例えば、試験は、システム処理デバイス（例えば、１０２）及びプログラム可能な論理（例えば、ＦＰＧＡ  １１１）を使用するが、埋め込み処理デバイスを使用せずに、行われてもよい。このような実装において、システム処理デバイスとプログラム可能な論理との間の通信は、埋め込み処理デバイスを通過しても、又は埋め込み処理デバイス階層を全て迂回してもよい。
【００５２】
いくつかの実装において、４つ以上の階層の処理デバイスが存在してもよい。例えば、２つの階層の埋め込み処理デバイスが存在する場合がある（例えば、合計で４つの階層になる）。例えば、単一の埋め込み処理デバイスが、単一のデバイスの試験を協調させるために使用されてもよく、異なる埋め込み処理デバイスが、（その単一の埋め込み処理デバイスの指令の下で）その単一のデバイスの異なる態様又は特徴を試験するために使用されてもよい。
【００５３】
いくつかの実装において、１つ以上の階層の処理デバイスが、図１のシステムから排除されてもよい。例えば、いくつかの実装は、埋め込み処理デバイスの階層を含まない場合がある。このような例示的なシステムにおいて、システム処理デバイス（例えば、図１の１０２）及びプログラム可能な論理（例えば、ＦＰＧＡ  １１１〜１１３）だけが存在してもよい。この点で、任意の適切な組み合わせの階層が、本明細書において説明される試験機器に採用されてもよい。
【００５４】
いくつかの実装において、システム処理デバイス（例えば、図１の１０２）は、試験機器の外部であってもよい。例えば、外部のコンピュータが、試験機器の動作を制御するために採用されてもよく、本明細書において説明される様式で、試験機器上の埋め込み処理デバイス（複数を含む）及びプログラム可能な論理と相互作用してもよい。他の実装において、システム処理デバイスは、試験機器の一部であっても、又は試験機器から遠隔にあってもよい（例えば、ネットワーク上で試験機器に接続される）。
【００５５】
いくつかの実装において、プログラム可能な論理は、プログラム不可能な論理と置換されてもよい。例えば、ＦＰＧＡを使用するのではなく、本明細書において説明されるプログラム可能な論理の代わりに、又はこれに加えて、１つ以上の特定用途向け集積回路（ＡＳＩＣ）が、試験機器に組み込まれてもよい。
【００５６】
本明細書において説明される機能性、又はその一部分、及びその多様な修正（以下、「機能」）は、本明細書において説明されるハードウェアに限定されない。機能の全て又は一部は、例えば、プログラム可能なプロセッサ、コンピュータ、多数のコンピュータ、及び／又はプログラム可能な論理構成要素などの、１つ以上のデータ処理装置によって実行するため、又は１つ以上のデータ処理装置の動作を制御するために、１つ以上の非一時的機械可読媒体等の、情報キャリアにおいて明確に実現される、例えば、コンピュータプログラムなどの、コンピュータプログラム製品を、少なくとも部分的に介して、実装され得る。
【００５７】
コンピュータプログラムは、コンパイラ型又はインタープリタ型言語などのプログラミング言語の任意の形態で書かれることもでき、独立プログラムとして、又はモジュール、構成要素、サブルーチン、若しくはコンピューティング環境での使用に好適な他のユニットとしてなど、任意の形態で展開されてもよい。コンピュータプログラムは、１つのコンピュータ上で、又は一箇所にあるか、若しくは複数箇所に分布してネットワークで相互接続された複数のコンピュータ上で、実行されるように展開され得る。
【００５８】
機能の全部又は一部の実装に関わる行為は、較正プロセスの機能を実施するための１つ以上のコンピュータプログラムを実行する、１つ以上のプログラム可能なプロセスによって実施され得る。機能の全部又は一部は、例えば、ＦＰＧＡ及び／又はＡＳＩＣ（特定用途向け集積回路）などの、特殊目的の論理回路構成として実装され得る。
【００５９】
コンピュータプログラムの実行に好適なプロセッサとしては、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの双方、並びに任意の種類のデジタルコンピュータの、任意の１つ以上のプロセッサが挙げられる。一般に、プロセッサは、命令及びデータを、読み取り専用メモリ又はランダムアクセスメモリ又は両方から受信する。コンピュータの構成要素は、命令を実行するためのプロセッサ、並びに命令及びデータを記憶するための１つ以上のメモリデバイスを含む。
【００６０】
本明細書において説明される異なる実施形態の構成要素は組み合わされて、上で特に記載されていない他の実施形態を形成してもよい。構成要素は、その動作に悪影響を与えることなく、図１〜４に示される回路構成から排除されてもよい。更に、多様な別個の構成要素が、１つ以上の個別の構成要素へと組み合わされて、本明細書において説明される機能を実行することがある。
【００６１】
本明細書において特に説明されない他の実施形態もまた、以下の特許請求の範囲内となる。
【図１】
2014532862.tif 000003
【図２】
2014532862.tif 000004
【図３】
2014532862.tif 000005
【図４】
2014532862.tif 000006
【国際調査報告】
2014532862.tif 000007
2014532862.tif 000008