(57)【要約】【課題】  本発明の実施形態は、多数の臨界寸法を用いる側壁像転写プロセスにおける半導体デバイスを形成する方法を提供する。【解決手段】  この方法は、複数のマンドレルの上に多レベル誘電体層を形成することであって、多レベル誘電体層が複数のマンドレルを覆う複数の領域を有し、多レベル誘電体層の複数の領域が異なる厚さを有する、ことと、方向性エッチング・プロセスを適用することによって多レベル誘電体層の複数の領域をエッチングしてスペーサとすることであって、スペーサが、複数のマンドレルの側壁に隣接して形成されると共に、多レベル誘電体層の複数の領域の異なる厚さに相当する異なる幅を有する、ことと、スペーサの間の複数のマンドレルを除去することと、スペーサの底部像をスペーサの下の１つ以上の層に転写することと、を含む。【選択図】  図３
2014528647.tif 000002
【特許請求の範囲】
【請求項１】
複数のマンドレルの上に多レベル誘電体層を形成することであって、前記多レベル誘電体層が前記複数のマンドレルを覆う複数の領域を有し、前記多レベル誘電体層の前記複数の領域が異なる厚さを有する、ことと、
方向性エッチング・プロセスを適用することによって前記多レベル誘電体層の前記複数の領域をエッチングしてスペーサとすることであって、前記スペーサが、前記複数のマンドレルの側壁に隣接して形成されると共に、前記多レベル誘電体層の前記複数の領域の前記異なる厚さに相当する異なる幅を有する、ことと、
前記スペーサの間の前記複数のマンドレルを除去することと、
前記スペーサの底部像を前記スペーサの下の１つ以上の層に転写することと、
を含む、方法。
【請求項２】
前記多レベル誘電体層を形成することが、
前記複数のマンドレルの上に実質的にコンフォーマルな誘電体層を形成することと、
前記実質的にコンフォーマルな誘電体層の第１の部分をマスクによって覆うことと、
前記実質的にコンフォーマルな誘電体層の第２の部分であり前記マスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることで、前記実質的にコンフォーマルな誘電体層の前記第２の部分が、前記実質的にコンフォーマルな誘電体層の前記第１の部分よりも薄い厚さを有するようになる、ことと、
前記マスクを除去することと、
を含む、請求項１に記載の方法。
【請求項３】
前記実質的にコンフォーマルな誘電体層が、誘電体材料の少なくとも第１および第２の連続して堆積された層を含み、前記実質的にコンフォーマルな誘電体層の前記第２の部分をエッチングすることが、前記マスクに覆われていない前記誘電体材料の第２の層を除去してその下の前記誘電体材料の第１の層を露出させることを含む、請求項２に記載の方法。
【請求項４】
前記第２の層の前記誘電体材料が前記第１の層の前記誘電体材料とは異なり、前記誘電体材料の第２の層の前記除去が、前記誘電体材料の第１の層に対して選択的であるエッチング・プロセスによって実行される、請求項３に記載の方法。
【請求項５】
第１のマスクである前記マスクを除去した後に、
前記実質的にコンフォーマルな誘電体層の第３の部分を覆う第２のマスクを形成することと、
前記実質的にコンフォーマルな誘電体層の第４の部分であり前記第２のマスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることと、
前記第２のマスクを除去することと、
を更に含む、請求項２に記載の方法。
【請求項６】
前記実質的にコンフォーマルな誘電体層の前記第３の部分が、前記第１のマスクによって以前に覆われた前記実質的にコンフォーマルな誘電体層の前記第１の部分の一部であり、前記実質的にコンフォーマルな誘電体層の前記第４の部分の前記エッチングによって、前記実質的にコンフォーマルな誘電体層の３つの異なる領域において３つの異なる厚さを生成する、請求項５に記載の方法。
【請求項７】
前記実質的にコンフォーマルな誘電体層の前記第３の部分が、前記実質的にコンフォーマルな誘電体層の前記第１の部分のセクションおよび前記第２の部分のセクションの組み合わせであり、前記実質的にコンフォーマルな誘電体層の前記第４の部分の前記エッチングによって、前記実質的にコンフォーマルな誘電体層の４つの異なる領域において４つの異なる厚さを生成する、請求項５に記載の方法。
【請求項８】
異なる厚さの前記複数の領域の各々内では、前記多レベル誘電体層が実質的にコンフォーマルな誘電体層である、請求項１に記載の方法。
【請求項９】
前記スペーサの底部像を転写することが、方向性エッチング・プロセスを適用して前記１つ以上の層の部分をエッチングにより除去することを含み、前記スペーサを保護マスクとして適用することによって前記スペーサに関して前記１つ以上の層の部分を形成する、請求項１に記載の方法。
【請求項１０】
前記マスクがハード・マスクである、請求項２に記載の方法。
【請求項１１】
複数のマンドレルの上に実質的にコンフォーマルな誘電体層を形成することであって、前記実質的にコンフォーマルな誘電体層が前記複数のマンドレルを覆う複数の領域を有する、ことと、
前記実質的にコンフォーマルな誘電体層を、前記複数の領域において異なる厚さを有する多レベル誘電体層に変換することと、
前記多レベル誘電体層の前記複数の領域をエッチングしてスペーサとすることであって、前記スペーサが、前記複数のマンドレルの側壁に隣接していると共に、前記多レベル誘電体層の前記複数の領域の前記異なる厚さに相当する異なる幅を有する、ことと、
前記スペーサの間の前記複数のマンドレルを除去することと、
前記スペーサの底部像を前記スペーサの下の１つ以上の層に転写することと、
を含む、方法。
【請求項１２】
前記実質的にコンフォーマルな誘電体層を前記多レベル誘電体層に変換することが、
前記実質的にコンフォーマルな誘電体層の第１の部分をマスクによって覆うことと、
前記実質的にコンフォーマルな誘電体層の第２の部分であり前記マスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることで、前記実質的にコンフォーマルな誘電体層の前記第２の部分が、前記実質的にコンフォーマルな誘電体層の前記第１の部分よりも薄い厚さを有するようになる、ことと、
を含む、請求項１１に記載の方法。
【請求項１３】
前記実質的にコンフォーマルな誘電体層が、異なる誘電体材料の少なくとも第１および第２の連続して堆積された層を含み、前記実質的にコンフォーマルな誘電体層の前記第２の部分をエッチングすることが、前記マスクに覆われていない前記誘電体材料の第２の層を、その下の前記誘電体材料の第１の層に対して選択的に除去することを含む、請求項１２に記載の方法。
【請求項１４】
前記マスクが第１のマスクであり、
前記実質的にコンフォーマルな誘電体層の第３の部分を覆う第２のマスクを形成することと、
前記実質的にコンフォーマルな誘電体層の第４の部分であり前記第２のマスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることと、
を更に含む、請求項１２に記載の方法。
【請求項１５】
前記実質的にコンフォーマルな誘電体層の前記第３の部分が、前記実質的にコンフォーマルな誘電体層の前記第１の部分のセクションおよび前記第２の部分のセクションの組み合わせであり、前記実質的にコンフォーマルな誘電体層の前記第４の部分の前記エッチングによって、前記実質的にコンフォーマルな誘電体層の４つの異なる領域において４つの異なる厚さを生成する、請求項１４に記載の方法。
【請求項１６】
前記第１および第２のマスクが、ハード・マスク、ソフト・マスク、またはハード・マスクおよびソフト・マスクの組み合わせのいずれかである、請求項１４に記載の方法。
【請求項１７】
複数のマンドレルの上に第１の誘電体層を形成することであって、前記第１の誘電体層が前記複数のマンドレルを覆う複数の領域を有する、ことと、
前記第１の誘電体層を、前記複数の領域において異なる厚さを有する第２の誘電体層に変換することと、
前記第２の誘電体層の前記複数の領域をエッチングしてスペーサとすることであって、前記スペーサが、前記複数のマンドレルの側壁に隣接していると共に、前記第２の誘電体層の前記複数の領域の前記異なる厚さに相当する異なる幅を有する、ことと、
前記スペーサの間の前記複数のマンドレルを除去することと、
前記スペーサの底部像を前記スペーサの下の１つ以上の層に転写することと、
を含む、方法。
【請求項１８】
前記第１の誘電体層を前記第２の誘電体層に変換することが、
前記第１の誘電体層の第１の部分をマスクによって覆うことと、
前記第１の誘電体層の第２の部分であり前記マスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることで、前記第１の誘電体層の前記第２の部分が、前記第１の誘電体層の前記第１の部分よりも薄い厚さを有するようになる、ことと、
を含む、請求項１７に記載の方法。
【請求項１９】
前記マスクが第１のマスクであり、
前記第１の誘電体層の第３の部分を覆う第２のマスクを形成することと、
前記第１の誘電体層の第４の部分であり前記第２のマスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングして、前記第２の誘電体層の異なる領域において異なる厚さを生成することと、
を更に含む、請求項１８に記載の方法。
【請求項２０】
前記第１の誘電体層が実質的にコンフォーマルな誘電体層であり、前記第２の誘電体層が異なる領域において多数レベルの厚さを有する多レベル誘電体層である、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス製造の分野に関する。具体的には、本発明は、半導体デバイスの多数の臨界寸法を形成することに適した、改良された側壁像転写プロセスに関する。
【背景技術】
【０００２】
半導体デバイス製造は、デバイス・パターニング・プロセスの様々なステップを含む。例えば半導体チップの製造は、例えば複数のＣＡＤ（コンピュータ支援設計）によって発生したデバイス・パターンで開始することができ、次いでこれらのデバイス・パターンを基板内に複製する作業を行う。この複製プロセスは、様々な露光技法の使用、および多種多様な減法的（subtractive）（エッチング）材料処理手順または付加的（additive）（堆積）材料処理手順あるいはその両方の使用を伴う。例えばフォトリソグラフィ・プロセスにおいては、まずフォトレジスト材料層を基板上に塗布し、次いで所定の１つのデバイス・パターンまたは複数のデバイス・パターンに従って選択的に露光することができる。光または他のイオン化放射（例えば紫外線、電子ビーム、Ｘ線等）に露呈されたフォトレジストの部分では、特定の溶液に対する溶解性を変化させることができる。次いでフォトレジストを現像液で現像し、これによってレジスト層の非照射部分（ネガ型レジストの場合）または照射部分（ポジ型レジストの場合）を除去することで、フォトレジスト・パターンまたはフォトマスクを生成することができる。続いてフォトレジスト・パターンまたはフォトマスクを、フォトレジスト・パターンの下の基板にコピーまたは転写することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
単一の半導体デバイスのために利用可能な半導体ウェハ内の面積が縮小する一方であるので、技術者は、デバイスの高密度化を求め続ける市場の要求にどうやって応えるかという難題に常に直面している。８０ｎｍ未満のピッチのパターニングでは、１つの技法として、側壁像転写（ＳＩＴ：sidewall image transfer）と呼ばれる技法を用いてパターン密度を２倍にする。これは側壁スペーサ像転写とも呼ばれる。従来のＳＩＴプロセスでは、通常、マンドレルのリソグラフィ現像の後に誘電体材料等のスペーサ形成材料のブランケット堆積を行い、次いで方向性エッチング・プロセスによってスペーサ形成材料のブランケット層からスペーサを形成する。しかしながら、このプロセスは一般に、基板の表面に沿って測定した場合に同一の幅を有する１つのみのタイプのスペーサを生成し、結果としてデバイス・パターンの１つのみの臨界寸法が下の基板に転写される。現実には、デバイスの多数の臨界寸法が望ましいのが普通である。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、デバイス・パターンの多数の臨界寸法を生成する側壁像転写を実行する方法を提供する。更に具体的には、この方法は、複数のマンドレルの上に多レベル誘電体層を形成することであって、多レベル誘電体層が複数のマンドレルを覆う複数の領域を有し、多レベル誘電体層の複数の領域が異なる厚さを有する、ことと、方向性エッチング・プロセスを適用することによって多レベル誘電体層の複数の領域をエッチングしてスペーサとすることであって、スペーサが、複数のマンドレルの側壁に隣接して形成されると共に、多レベル誘電体層の複数の領域の異なる厚さに相当する異なる幅を有する、ことと、スペーサの間の複数のマンドレルを除去することと、スペーサの底部像をスペーサの下の１つ以上の層に転写することと、を含む。
【０００５】
一実施形態によれば、多レベル誘電体層を形成することが、複数のマンドレルの上に実質的にコンフォーマルな誘電体層を形成することと、実質的にコンフォーマルな誘電体層の第１の部分を、ソフトまたはハード・マスクとすることができるマスクによって覆うことと、実質的にコンフォーマルな誘電体層の第２の部分でありマスクに覆われていない残り部分をエッチング・プロセスにおいてエッチングすることで、実質的にコンフォーマルな誘電体層の残り部分が、実質的にコンフォーマルな誘電体層の第１の部分よりも薄い厚さを有するようになる、ことと、ソフトまたはハード・マスクを除去することと、を含む。
【０００６】
別の実施形態によれば、実質的にコンフォーマルな誘電体層が、誘電体材料の少なくとも第１および第２の連続して堆積された層を含み、実質的にコンフォーマルな誘電体層の第２の部分をエッチングすることが、ソフトまたはハード・マスクに覆われていない誘電体材料の第２の層を除去してその下の誘電体材料の第１の層を露出させることを含む。
【０００７】
一実施形態によれば、第２の層の誘電体材料が第１の層の誘電体材料とは異なり、誘電体材料の第２の層の除去が、誘電体材料の第１の層に対して選択的であるエッチング・プロセスによって実行される。
【０００８】
別の実施形態によれば、この方法は、第１のマスクであるソフトまたはハード・マスクを除去した後に、実質的にコンフォーマルな誘電体層の第３の部分を覆う第２のソフトまたはハード・マスクを形成することと、実質的にコンフォーマルな誘電体層の第４の部分であり第２のソフトまたはハード・マスクに覆われていない残り部分を等方性エッチング・プロセスにおいてエッチングすることと、第２のソフトまたはハード・マスクを除去することと、を更に含む。
【０００９】
一態様において、実質的にコンフォーマルな誘電体層の第３の部分が、第１のソフトまたはハード・マスクによって以前に覆われた実質的にコンフォーマルな誘電体層の第１の部分の一部であり、実質的にコンフォーマルな誘電体層の第４の部分のエッチングによって、実質的にコンフォーマルな誘電体層の３つの異なる領域において３つの異なる厚さを生成する。
【００１０】
別の態様において、実質的にコンフォーマルな誘電体層の第３の部分が、実質的にコンフォーマルな誘電体層の第１の部分のセクションおよび第２の部分のセクションの組み合わせであり、実質的にコンフォーマルな誘電体層の第４の部分のエッチングによって、実質的にコンフォーマルな誘電体層の４つの異なる領域において４つの異なる厚さを生成する。
【００１１】
一実施形態によれば、異なる厚さの複数の領域の各々内では、多レベル誘電体層が実質的にコンフォーマルな誘電体層である。
【００１２】
別の実施形態によれば、スペーサの底部像を転写することが、方向性エッチング・プロセスを適用して１つ以上の層の部分をエッチングにより除去することを含み、スペーサを保護マスクとして適用することによってスペーサに関して１つ以上の層の部分を形成する。
【００１３】
本発明は、好適な実施形態の以下の詳細な説明を添付図面と関連付けて読むことから、更に充分に理解され認められよう。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図２】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図３】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図４】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図５】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図６】本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図７】本発明の実施形態に従った、多数の臨界寸法を有する半導体構造を形成する方法のフローチャートである。
【図８】本発明の別の実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図９】本発明の別の実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図１０】本発明の別の実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。
【図１１】（ａ）〜（ｄ）は、本発明の更に別の実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の上面の説明図である。
【図１２】（ａ）〜（ｄ）は、本発明の実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の上面の説明図である。
【００１５】
例示の簡略化および明確化のため、図面における要素は必ずしも縮尺どおりに描いていないことは認められよう。例えば、要素のいくつかの寸法は明確化のために他の要素に対して誇張する場合がある。
【発明を実施するための形態】
【００１６】
以下の詳細な説明において、本発明の様々な実施形態の完全な理解を得るために多数の具体的な詳細事項を述べる。しかしながら、これらの具体的な詳細事項がなくても本発明の実施形態を実現可能であることは理解されよう。
【００１７】
本発明の本質または実施形態あるいはその両方の提示を不明瞭にしないために、以下の詳細な説明において、当技術分野で既知のいくつかの処理ステップまたは動作あるいはその両方を、提示または例示あるいはその両方の目的のために組み合わせている場合があり、いくつかの例では詳細に記載していない場合もある。他の例では、当技術分野において既知のいくつかの処理ステップまたは動作あるいはその両方を全く記載しない場合がある。更に、いくつかの周知のデバイス処理技法を詳細に記載していない場合があり、いくつかの例では、本発明の本質または実施形態あるいはその両方の記載を不明瞭にしないために、他の公表された記事、特許、または特許出願あるいはそれら全てを参照のために引用する場合がある。以下の説明は、本発明の様々な実施形態の特有の特性（features）または要素あるいはその両方に焦点を当てていることは理解されよう。
【００１８】
図１から図６は、本発明の一実施形態に従った半導体構造を形成する方法における、多数の臨界寸法を有する半導体構造の横断面の説明図である。図１から図６において、半導体構造１００は、いくつかの非限定的な例として、後工程（ＢＥＯＬ：back-end-of-line）相互接続構造、中間工程（ＭＯＬ：mid-of-line）相互接続構造、またはいくつかの例では前工程（ＦＥＯＬ：front-end-of-line）デバイスとすれば良く、例えば高ｋ金属ゲート半導体トランジスタ・デバイスを含むことができる。
【００１９】
例えば図１は、本発明の一実施形態に従った半導体構造１００を形成するステップにおける、多数の臨界寸法（ＣＤ）を有する半導体構造１００の横断面の説明図である。一実施形態において、この方法は基板１０１の上にある層のスタックで開始することができ、そこに多数のＣＤを有するデバイス・パターンが形成される。更に具体的には、層のスタックは例えば、誘電体キャップ層１０２、ハード・マスク層１０３、平坦化層１０４、および別のハード・マスク層１０５を含むことができる。
【００２０】
スタックの底部の基板層１０１は、ＢＥＯＬまたはＭＯＬ相互接続構造を形成するのに適した誘電体材料とすることができ、またはＦＥＯＬ構造を形成するのに適したゲート材料とすることができる。いくつかの実施形態では、基板層１０１は、シリコン・オン・インシュレータ（ＳＯＩ）基板のような誘電体材料の上の半導体材料または半導体とすることができる。誘電体キャップ層１０２は酸化シリコンを含むことができ、例えばテトラエチルオルトシリケート（ＴＥＯＳ）前駆物質から形成することができる。ハード・マスク層１０３および１０５は金属窒化物または金属酸化物あるいはその両方を含むことができ、同一のまたは異なる厚さを有するように形成することができる。平坦化層１０４は、有機平坦化層（ＯＰＬ）または、堆積によって上にハード・マスク層１０５を形成可能である平坦化を与えることができる材料層とすれば良い。例えば、ハード・マスク層１０５が窒化チタン（ＴｉＮ）層である場合、平坦化層１０４は例えば、材料の脱ガス処理または分解あるいはその両方を引き起こすことなく、その上にＴｉＮを堆積する高温に耐えることができるアモルファス炭素層とすることができる。
【００２１】
この方法は更に、ハード・マスク層１０５の上に複数のマンドレル１０６を形成することを含むことができる。多数のマンドレル１０６は、標準的なフォトリソグラフィ・プロセスを用いて、例えばポリマーを含む有機材料層等のいずれかの適切な材料から形成すれば良い。
【００２２】
ここで、図１に説明図として示す層１０２から層１０５のスタックは、これを用いて多数のＣＤを有する１つの半導体デバイスまたは複数のデバイスを基板１０１の上または内部に形成可能である多くの可能な例の１つであることに留意すべきである。本発明の精神から逸脱することなく、誘電体または半導体層あるいはそれら両方の他のタイプの組み合わせも使用可能である。
【００２３】
次に、本発明の一実施形態に従って、複数のマンドレル１０６の上にこれを覆うように多レベル誘電体層を形成することができる。多レベル誘電体層は、図３に誘電体層３０１として説明図で示すように、好ましくは実質的にコンフォーマルな層である最初に堆積した誘電体層に対して多数堆積プロセスまたは多数エッチング・プロセス等の様々なプロセスを行うことで形成して、異なる厚さの複数の領域を有することができる。一実施形態におけるように、各領域内での多レベル誘電体層は、実質的にコンフォーマルに形成するかまたは実質的にコンフォーマルなままとすることができるが、本発明の実施形態はこの態様に限定されない。これより、複数のマンドレル１０６の上に多レベル誘電体層を形成するプロセスの１つについて更に詳細に説明する。
【００２４】
図２は、本発明の一実施形態に従った、図１に示すステップの後の半導体構造１００を形成するステップにおける、多数のＣＤを有する半導体構造１００の横断面の説明図である。更に具体的には、この方法は、多数のマンドレル１０６の上に直接に誘電体材料層２０１を堆積することを含む。この堆積は、高密度プラズマ（ＨＤＰ）堆積プロセスまたは他のいずれかの既知のもしくは将来開発される技法等のコンフォーマル堆積プロセスによって形成して、多数のマンドレル１０６全体で実質的に均一な厚さを有するように実質的にコンフォーマルな誘電体層２０１を生成することができる。一実施形態において、誘電体層２０１の材料は窒化シリコンまたは低温酸化シリコンを含むことができるが、他の誘電体材料も使用可能である。実際には、コンパチブルなプロセスによって側壁スペーサを形成するのに適したいずれかの材料を使用可能である。
【００２５】
誘電体層２０１の形成後、実質的にコンフォーマルな誘電体層２０１の上に、ソフト・マスク（フォトマスク等）またはハード・マスクとすることができるマスク２０２を形成して、誘電体層２０１の第１の部分を選択的に覆うことができる。誘電体層２０１の第１の部分は、第１の群のマンドレル１０６の上に形成される。マスク２０２は、その下の誘電体層２０１を１つ以上の以降のエッチング・プロセスにおけるエッチングから保護するために用いてパターニングすることができる。このエッチング・プロセスは、図３に説明図で示すように異なる領域において多数の異なる厚さを有するようになる多レベル誘電体層３０１を形成するために設計されたものである。
【００２６】
図３は、本発明の一実施形態に従った、図２に示すステップの後の半導体構造１００を形成するステップにおける、多数のＣＤを有する半導体構造１００の横断面の説明図である。更に具体的には、この方法は、誘電体層２０１の残り部分の厚さを薄くすることを含む。この部分は誘電体層２０１の第２の部分と称することができ、ソフトまたはハード・マスク２０２によって覆われていない。厚さの低減は例えば、好ましくは等方性のエッチング・プロセスを適用することで達成可能である。等方性エッチング・プロセスにより、誘電体層２０１の露出部分の厚さを実質的に均一に薄くして、少なくとも第１の領域３０１ａおよび第２の領域３０１ｂを含む多レベル誘電体層３０１を生成する。図３において、多レベル誘電体層３０１の実質的にコンフォーマルな第２の領域３０１ｂは、等方性エッチング・プロセスの間にソフトまたはハード・マスク２０２によって覆われ保護される多レベル誘電体層３０１の第１の領域３０１ａよりも厚さが薄いものとして説明している。上述のプロセスによって、実質的にコンフォーマルな誘電体層２０１が多レベル誘電体層３０１へと変換される。エッチングの後、いずれかの従来のプロセスを適用することで、ソフトまたはハード・マスク２０２を除去することができる。
【００２７】
ここで、本発明の本質は、異なる領域において異なる厚さを有するが、その一方で、異なるマンドレルまたは異なるマンドレル群を包含する個々の領域内では好ましくはコンフォーマルである多レベル誘電体層の形成にあると注記することは重要である。上述のことを達成するため、本方法の一実施形態は、最初に均一に形成した誘電体層に対して上述の選択的エッチング・プロセスを実行する。しかしながら、本発明の実施形態は上述の態様に限定されず、他の異なる手法も採用可能である。例えば、異なるマンドレル１０６または異なる群のマンドレル１０６に及ぶ異なる領域に選択的な堆積を実行可能である多堆積プロセスを用いることで、異なる領域において異なる厚さを有する多レベル誘電体層３０１を生成または形成することも可能である。更に、多レベル誘電体層３０１の異なる領域における厚さの変化を得るために、他の既存のまたは将来開発される技法を用いることもできる。
【００２８】
堆積後、一実施形態によれば、誘電体層３０１の領域３０１ａおよび３０１ｂに反応性イオン・エッチング（ＲＩＥ）・プロセス等の方向性エッチング・プロセスを実行して、異なる幅のスペーサを形成することができる。図４に説明図で示すように、方向性エッチング・プロセスによってハード・マスク層１０５の上から誘電体層３０１のほとんどを除去して、マンドレル１０６の側壁に誘電体層３０１の領域３０１ａおよび３０１ｂの一部のみを残すことで、側壁スペーサ４０１ａおよび４０１ｂを形成することができる。
【００２９】
本発明の実施形態によれば、ハード・マスク１０５に沿ってスペーサ４０１ａの底部で水平に測定したスペーサ４０１の幅は、誘電体層領域３０１ａの厚さに相当し、実際には図３に示すような誘電体層領域３０１ａの厚さと実質的に等しくすることができる。同様に、底部で水平に測定したスペーサ４０１ｂの幅は、誘電体層領域３０１ｂの厚さに相当し、誘電体層領域３０１ｂの厚さと実質的に等しくすることができる。換言すると、誘電体層３０１の各領域３０１ａおよび３０１ｂの厚さの差のために、スペーサ４０１ｂの幅はスペーサ４０１ａの幅よりも狭くすることができる。異なるスペーサの異なる幅は、その下の１つ以上の層に転写されるデバイス・パターンの異なる臨界寸法を表す。従って、多数のＣＤを有する半導体デバイスを形成することができる。
【００３０】
図５は、本発明の一実施形態に従った、図４に示すステップの後の半導体構造１００を形成するステップにおける、多数のＣＤを有する半導体構造１００の横断面の説明図である。一実施形態において、多レベル誘電体層３０１が異なる幅の複数の側壁スペーサ４０１ａおよび４０１ｂに変換された後、マンドレル１０６を取り出して開口５０１ａおよび５０１ｂを形成または生成することができる。この取り出しは、側壁スペーサ４０１ａおよび４０１ｂを削らず、かつ側壁スペーサ４０１ａおよび４０１ｂの幅に実質的に影響を与えない酸素含有プラズマにおいて実行することができる。効果的に、スペーサ４０１ａおよび４０１ｂの幅により表される多数のＣＤを維持することができる。図５に示すように、スペーサ４０１ａおよび４０１ｂは異なる幅を有し、これらは以降のプロセスで転写されるデバイス・パターンのための２つの異なる臨界寸法を与える。３つ以上の臨界寸法を達成することも可能である。
【００３１】
図６は、本発明の一実施形態に従った、図５に示すステップの後の半導体構造１００を形成するステップにおける、多数のＣＤを有する半導体構造１００の横断面の説明図である。更に具体的には、スペーサ４０１ａおよび４０１ｂの底部像を、ハード・マスク層１０５、平坦化層１０４、およびハード・マスク層１０３を含む下の層に転写して、パターニングした層のスタックを形成することができる。例えば、スペーサ４０１ａの下に、層１０３ａ、１０４ａ、および１０５ａから成るスタック６０１ａを形成することができ、スペーサ４０１ｂの下に、層１０３ｂ、１０４ｂ、および１０５ｂから成るスタック６０１ｂを形成することができる。スタック６０１ａおよび６０１ｂは、半導体デバイス１００のための異なる臨界寸法を有することができる。この後、エッチング・プロセス等により、既存のまたは将来開発されるプロセスを用いて、スペーサ４０１ａおよび４０１ｂの底部像のパターンを下の基板１０１に転写することができる。
【００３２】
図７は、本発明の一実施形態に従った、多数の臨界寸法を有する半導体構造を形成する方法のフローチャートである。更に具体的には、この方法はステップ７０１においてリソグラフィ・プロセスを用いて基板上にマンドレルを形成することを含む。基板は、１つ以上のソフトまたはハード・マスク、および多数の臨界寸法を有するデバイス・パターンを基板に転写するために設計された他の適切な層によって覆うことができる。この方法は、続いてマンドレルの上に多レベル誘電体層を形成することを含む。多レベル誘電体層を形成するため、この方法は、例えば高密度プラズマ堆積によってマンドレルの上に酸化物層等の実質的にコンフォーマルな誘電体層を形成するステップ７０２を含む。次にステップ７０３において、酸化物層の上にソフトまたはハード・マスク等のブロック・リソグラフィ・パターンを形成して、酸化物層の少なくとも部分または一部を覆うことができる。酸化物層の部分または一部をソフトまたはハード・マスクで保護しながら（７０３）、この方法は、例えば等方性エッチング・プロセスによって露出した酸化物層の厚さを削るステップ７０４を含む。この削るプロセスによって、露出した酸化物層の厚さは、ソフトまたはハード・マスクにより覆われた部分とは異なるものになる。この厚さは、基板に形成されるパターンの異なる臨界寸法として機能することができる。
【００３３】
本発明の実施形態は、３つ以上の異なる臨界寸法を有するデバイス・パターンを生成する方法を提供する。例えばステップ７０５において、この方法は、基板に追加の臨界寸法（ＣＤ）を生成することが必要であるまたは望ましいか否かを判定するステップを含む。追加のＣＤが必要である場合、この方法は次いでステップ７０３に戻り、以前に形成したソフトまたはハード・マスクを除去した後、すでにエッチングした酸化物層に別のソフトまたはハード・マスクのパターンを形成する。次いでステップ７０４において、この新しいソフトまたはハード・マスクにより露出された異なるセクションまたは領域を再びエッチングして、異なるセクションまたは領域に酸化物層の追加の異なる厚さを生成する。酸化物層において所望のまたは所定の数の異なる厚さが達成されるまで、上述のプロセスを繰り返すことができる。この所定の数の異なる厚さは、下の基板に形成される１つのデバイスまたは複数のデバイスの臨界寸法の所定の数を表す。
【００３４】
ステップ７０５において、酸化物層の異なる厚さによって表される所定数の臨界寸法が得られ、かつ追加のＣＤが必要でない場合、方法は、削った酸化物層からスペーサを形成するステップ７０６に移る。酸化物層はこの時点で多レベル誘電体層であり、これは異なる領域において異なる厚さを有することを意味する。一方、異なる各領域内では酸化物層はなお実質的にコンフォーマルである。エッチングによってスペーサを形成する際に、厚さが異なること、および基板の上の酸化物層を完全にまたは実質的に除去する目的のために、酸化物層が他の部分よりも薄い一部の領域ではある程度のオーバーエッチングが起こる可能性がある。しかしながら、かかるオーバーエッチングは一般に許容できる程度である。これは特に、場合によっては図５に示すように下の基板が通常ハード・マスク１０５等のハード・マスクによって覆われているからである。異なる幅または臨界寸法を有するスペーサを形成した後、方法は、上にあった酸化物層のエッチングにより露出したマンドレルを除去し、既存のまたは将来開発される技法を用いてスペーサの底部像をその下の基板に転写するするステップ７０７を含む。
【００３５】
図８から図１０は、本発明の実施形態に従った、半導体構造８００を形成する方法における、多数のＣＤを有する半導体構造８００の横断面の説明図である。図２と同様に図８は、ソフトまたはハード・マスクとすることができるマスク８０８を示し、これは、多数のマンドレル８０６を覆うように実質的に均一に形成された下にある誘電体層８０７の一部を覆っている。例えば図８に説明図で示すように、中央および右側のマンドレル８０６の上の誘電体層８０７の一部はマスク８０８によって覆われ、左側のマンドレル８０６の上の誘電体層８０７の一部は露出している。マンドレル８０６は、図２に示すような層１０２、１０３、１０４、および１０５と同様の層８０２、８０３、８０４、および８０５のスタック上に形成され、基板８０１の上に形成されている。
【００３６】
図９は、本発明の一実施形態に従った、図８に示すステップの後の半導体構造８００を形成する方法における、多数のＣＤを有する半導体構造８００の横断面の説明図である。このステップ中、誘電体層８０７の露出部分に好ましくは等方性エッチングを行うことで、領域９０１ｂは、マスク８０８により覆われた残りの領域９０１ａに比べて厚さが薄くなる。この時点で、最初に実質的にコンフォーマルであった誘電体層８０７は２レベル誘電体層９０１となる。エッチングの後、マスク８０８を除去することができる。
【００３７】
図１０は、本発明の一実施形態に従った、図９に示すステップの後の半導体構造８００を形成する方法における、多数のＣＤを有する半導体構造８００の横断面の説明図である。このステップ中、新しいソフトまたはハード・マスクを形成して誘電体層９０１の異なる部分を覆うことができる。例えば図１０に示すように、ソフトまたはハード・マスク１００２を形成して、中央のマンドレル８０６の上にある誘電体層９０１の中心部のみを覆うことができる。誘電体層９０１の左部分および右部分の双方を露出させた状態で、等方性エッチング・プロセスを適用し、領域９０１ｂの厚さを更に削ることによって、領域９０１ｂよりも更に厚さが薄い新しい領域１００１ｂとなることができる。一方、等方性エッチング・プロセスによって、領域１００１ｂよりも厚いが領域１００１ａよりも薄い領域１００１ｃを生成する。領域１００ａは、誘電体層８０７の元の厚さのソフトまたはハード・マスク１００２により覆われた領域である。
【００３８】
異なるソフトまたはハード・マスクを用いた多数の等方性エッチング・プロセスを実行することにより、上述のプロセスは、図１０に示すような３レベル誘電体層等の多レベル誘電体層である領域１００１ａ、１００１ｂ、および１００１ｃを含む誘電体層１００１を生成する。誘電体層１００１の形成後、本発明の実施形態によれば、方向性エッチング・プロセスを適用して、誘電体層１００１を、半導体デバイスのための多数の臨界寸法を表すかまたはこれに相当する異なる幅を有するスペーサに変換することができる。
【００３９】
図１１（ａ）、図１１（ｂ）、図１１（ｃ）、および図１１（ｄ）は、本発明の実施形態に従った、半導体構造１１００を形成する方法における、多数のＣＤを有する半導体構造１１００の上面の説明図である。更に具体的には、半導体構造１１００を形成するステップにおいて、例えば異なる幅の３つのマンドレル１１０１、１１０２、および１１０３を、図１１（ａ）に示すようなパターンに形成して配置することができる。次に、誘電体材料層を堆積してマンドレル１１０１、１１０２、および１１０３を覆うことができる。図１１（ｂ）では、相対的な位置を示すためにマンドレル１１０１、１１０２、および１１０３を見えるように図示するが、実際には全てのマンドレルは誘電体層によって覆われている。更に、説明の簡略化の目的のために、マンドレル１１０１に隣接した誘電体層を誘電体層１１１１として示し、マンドレル１１０２に隣接した誘電体層を誘電体層１１１２として示し、マンドレル１１０３に隣接した誘電体層を誘電体層１１１３として示すが、それらは全て単一の誘電体層の部分である。誘電体層１１１１、１１１２、および１１１３の形成後、図１１（ｃ）に示すように、ソフトまたはハード・マスク１１２０を形成して誘電体層１１１１および１１１２ならびにその下のマンドレルを覆うことができ、誘電体層１１１３のみを露出させる。次いで誘電体層１１１３に等方性エッチング・プロセスを実行して、その厚さを誘電体層１１１３ａの厚さまで削ることができる。
【００４０】
マンドレル１１０３を覆うように形成された誘電体層１１１３を削った後、第２のソフトまたはハード・マスク１１３０を形成して、誘電体層１１１２および厚さが削られた誘電体層１１１３ａを覆い、誘電体層１１１１を露出したままとすることができる。次いで、誘電体層１１１３を削ったことと同様に誘電体層１１１１の厚さを削って、概して誘電体層１１１３ａの厚さまたは誘電体層１１１２の厚さのいずれかとは異なるものであり得る厚さ１１１１ａとする。これを図１１（ｄ）に示す。
【００４１】
この段階までに、図１１（ｂ）に１１１１、１１１２、および１１１３として示す元々堆積されていた誘電体層は、それぞれマンドレル１１０１、１１０２、および１１０３を覆う３つの異なるセクションにおいて３つの異なる厚さを有する。一実施形態によれば、誘電体層を方向性エッチング・プロセスでエッチングして、異なる幅を有するマンドレル１１０１、１１０２、および１１０３に隣接したスペーサを形成することができる。スペーサの異なる幅は、スペーサの下にある基板に転写される半導体デバイス・パターンの異なる臨界寸法を表す。
【００４２】
図１２（ａ）、図１２（ｂ）、図１２（ｃ）、および図１２（ｄ）は、本発明の実施形態に従った、半導体構造１２００を形成する方法における、多数のＣＤを有する半導体構造１２００の上面の説明図である。更に具体的には、半導体構造１２００の形成において、図１２（ａ）に示すように、例えば２つのマンドレル１２０１および１２０２を基板上に形成することができる。例示の目的のために、マンドレル１２０１および１２０２は異なる幅を有するものとして示すが、マンドレル１２０１および１２０２は実際には同一の幅を有する場合がある。一実施形態によれば、次に、２回の連続的な誘電体堆積プロセスによって、マンドレル１２０１および１２０２を第１のコンフォーマルな誘電体層１２１１および第２のコンフォーマルな誘電体層１２２１によって覆うことができる。第１のコンフォーマルな層１２１１および第２のコンフォーマルな層１２２１は、好ましくは異なる誘電体材料とすることができる。図１２（ｂ）において、マンドレル１２０１、１２０２および第１のコンフォーマルな層１２１１は双方とも第２のコンフォーマルな層１２２１によって覆われているが、説明の目的のためにそれらを例示として示す。
【００４３】
コンフォーマルな誘電体層１２１１および１２２１の形成後、図１２（ｃ）に示すように本発明の一実施形態によれば、マンドレル１２０２の上のコンフォーマルな誘電体層１２２１の一部をソフトまたはハード・マスク１２３０によって覆うことで、マンドレル１２０１の上にあるコンフォーマルな誘電体層１２２１の残りを露出させることができる。続いて、コンフォーマルな誘電体層１２１１に選択的であると好ましいエッチング・プロセスを適用することで、コンフォーマルな誘電体層１２２１の露出部分を除去またはエッチングにより取り除いて、その下の誘電体層１２１１を露出させることができる。図１２（ｄ）に示すように、ソフトまたはハード・マスク１２３０を除去した後、マンドレル１２０１はこの時点で誘電体層１２１１のみに覆われ、マンドレル１２０２は誘電体層１２１１および誘電体層１２２１の双方によって覆われているので、誘電体層（複数の層）の全体的な厚さは異なるものになる。本発明の実施形態によれば、この後の方向性エッチング・プロセスによって、コンフォーマルな誘電体層（複数の層）を、マンドレル１２０１および１２０２の側壁に隣接したスペーサに変換することができる。異なる数の誘電体層を有するスペーサは異なる幅を有し、これは多数の臨界寸法のデバイス・パターンを形成するために必要な異なる臨界寸法を表す。
【００４４】
本明細書において本発明のいくつかの特性について図示し説明したが、当業者には多くの変形、置換、変更、および均等物が想起されよう。従って、添付の特許請求の範囲は、本発明の精神内に該当する全てのそのような変形および変更を包含することが意図されることは理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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