(57)【要約】インターポーザー基板は、インターポーザー基板内の相互コネクターアレイと、相互コネクターアレイ内の少なくとも１つのコネクターに接続されたインターポーザー内の少なくとも１つの導電配線と、インターポーザー基板上に位置し、前記導電配線に電気的に接続された少なくとも１つの周辺回路と、を備える。インターポーザー基板内の相互コレクターアレイは、回路基板上のプロセッサー用の相互コネクターアレイに従って配置されている。導電配線は、インターポーザー基板内のコネクターと、回路基板上のプロセッサー用の相互コネクターアレイの対応する１つとの間に電気的な接続が存在しないように、インターポーザー基板に対して平行に配置されている。【選択図】図１
2014516474.tif 000002
【特許請求の範囲】
【請求項１】
インターポーザー基板であって、
前記インターポーザー基板内の相互コネクターアレイと、
前記相互コネクターアレイ内の少なくとも１つの前記コネクターに接続された前記インターポーザー内の少なくとも１つの導電配線と、
前記インターポーザー基板上に位置し、前記導電配線に電気的に接続された少なくとも１つの周辺回路と、を備え、
前記インターポーザー基板内の相互コレクターアレイは、回路基板上のプロセッサー用の相互コネクターアレイに従って配置され、
前記導電配線は、前記インターポーザー基板内の前記コネクターと、前記回路基板上の前記プロセッサー用の前記相互コネクターアレイの対応する１つとの間に電気的な接続が存在しないように、前記インターポーザー基板に対して平行に配置されていることを特徴とするインターポーザー基板。
【請求項２】
前記インターポーザー基板は、フレキシブル基板を含む請求項１に記載のインターポーザー基板。
【請求項３】
前記周辺回路は、少なくとも１つのメモリーチップを含む請求項１に記載のインターポーザー基板。
【請求項４】
前記周辺回路は、少なくとも１つのペリフェラル・コンポーネント・インターコネクト・インターコネクト・エクスプレス（ＰＣＩｅ）ユニットをさらに含む請求項１に記載のインターポーザー基板。
【請求項５】
前記周辺回路は、固体ディスクドライブを含む請求項１に記載のインターポーザー基板。
【請求項６】
前記周辺回路は、前記インターポーザーが前記プロセッサーと前記周辺回路との間に挿入されたとき、前記インターポーザーが折り畳み可能なように、前記インターポーザーの端部上に配置されている請求項１に記載のインターポーザー基板。
【請求項７】
前記周辺回路は、コネクターによって、前記インターポーザーに取り付けられる請求項１に記載のインターポーザー基板。
【請求項８】
前記コネクターは、メモリーマイクロモジュールコネクターをさらに含む請求項７に記載のインターポーザー基板。
【請求項９】
前記コネクターは、同一平面コネクターをさらに含む請求項７に記載のインターポーザー基板。
【請求項１０】
前記インターポーザー基板は、複数の層で形成された折り畳み構造を有し、
前記層のそれぞれは、前記インターポーザーの平面を形成し、
前記インターポーザーの前記平面のそれぞれは、少なくとも１つの前記周辺回路を保持する請求項１に記載のインターポーザー基板。
【請求項１１】
前記周辺回路のそれぞれへの経路長は、等しい請求項１０に記載のインターポーザー基板。
【請求項１２】
前記インターポーザー基板上の前記相互コネクターアレイは、ランドグリッドアレイ、ボールグリッドアレイ、ピングリッドアレイ、またはエラストマー端子のいずれか１つを含む請求項１に記載のインターポーザー基板。
【請求項１３】
前記プロセッサー用の前記相互コネクターアレイは、ランドグリッドアレイ、ボールグリッドアレイ、ピングリッドアレイ、またはソケットのいずれか１つを含む請求項１に記載のインターポーザー基板。
【請求項１４】
前記導電配線は、前記導電配線を通過して伝達される最大周波数信号の４分の１波長以下の長さを有する請求項１に記載のインターポーザー基板。
【請求項１５】
前記インターポーザーは、前記回路基板上の前記プロセッサー用の前記相互コネクターアレイ内の１つのコネクターに接続する前記インターポーザー基板内の前記相互コネクターアレイの少なくとも１つをさらに含む請求項１に記載のインターポーザー基板。
【請求項１６】
前記１つのコネクターは、前記回路基板上のメモリー回路に接続され、前記インターポーザー上の前記周辺回路は、キャッシュメモリーとして構成されている請求項１５に記載のインターポーザー基板。
【請求項１７】
導電経路に接続するよう配置された相互コネクターアレイを有するプロセッサーと、
前記プロセッサーとの接続を提供するよう配置された相互コネクターアレイを有する回路基板と、
前記プロセッサーと前記回路基板との間に配置されたインターポーザー基板と、
前記プロセッサー上の前記相互コネクターアレイの少なくとも１つのコネクターに接続された前記インターポーザー基板内の少なくとも１つの導電配線と、
前記少なくとも１つの導電配線に接続された少なくとも１つの周辺回路と、を備え、
前記回路基板は、前記相互コネクターアレイに接続された導電経路を有し、
前記導電配線は、前記インターポーザー基板内の前記コネクターと前記回路基板上の前記プロセッサー上の前記相互コネクターの対応する１つとの間に電気的な接続が存在しないように、前記インターポーザー基板に対して平行に配置されていることを特徴とする装置。
【請求項１８】
前記プロセッサーおよび前記周辺回路に熱的に接続されたヒートシンクをさらに備える請求項１７に記載の装置。
【請求項１９】
前記プロセッサーに熱的に接続された前記ヒートシンクは、前記プロセッサーに直接接触している前記ヒートシンク、または前記ヒートシンクと前記プロセッサーとの間の熱伝達シートのいずれか一方を含む請求項１８に記載の装置。
【請求項２０】
前記インターポーザーは、前記回路基板上の前記プロセッサー用の前記相互コネクターアレイ内の１つの相互コネクターに接続される前記インターポーザー基板内の前記相互コネクターアレイの少なくとも１つの接続をさらに備える請求項１７に記載の装置。
【請求項２１】
前記回路基板は、メモリー相互コネクターアレイを有するマザーボード、またはメモリー相互コネクターを有さないマザーボードの一方を含む請求項１７に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
あらゆるタイプの演算デバイス内のＣＰＵ（Central Processing Units）の動作速度は、メモリー、ＰＣＩ（Peripheral Computing Interface）回路、画像プロセッサー等の周辺回路の進歩と同様に、増加し続けている。しかしながら、動作速度の進歩は、プロセッサーとプロセッサーに関連するメモリーを含む周辺デバイスとの間のデータ伝送速度が制限され、それにより性能が妨げられてしまうという、外的な物理的制限に直面している。これらの制限には、高キャパシタンス（capacitance）／高抵抗の信号配線、プリント回路基板上に配置され、クロストークを引き起こす密集した信号線、コネクターおよび信号経路内の回路配線の不連続点（discontinuities）、並びに、デバイス内の温度を上昇させ、熱管理問題を引き起こす消費電力増加等の要因に起因するシグナル・インテグリティ（signal integrity：信号の整合性、無歪度）問題が含まれる。これらの要因への対処は、しばしば、（対処の）長期化、設計段階の高コスト化、マザーボードレイアウトおよび製造の高コスト化、および冷却技術のさらなる複雑化かつ高コスト化の原因となる。
【０００２】
シグナル・インテグリティは、信号線の一方の端部において受信されたデータ値が、信号線の他方の端部において送信されたデータ値と整合するか否かの信頼性の評価基準として参照することができる。伝送スピードが増加するにつれ、以前は重要度の低かったクロストーク、回線のキャパシタンス、およびインピーダンスの不連続点等の回路の非理想性（non-ideality）がシグナル・インテグリティに対して、より大きな影響を与えるようになっている。このような回路の非理想性は、実際に達成可能なスピードを、そのような要因がなければ本来半導体デバイスがサポートできるレベル以下に制限してしまう。
【０００３】
ＣＰＵおよびメモリーデバイス内の部品の数、並びに、それらの本来のスイッチングスピードは、処理速度の増加と共に増加するものである。同様に、Ｉ／Ｏ（Input-Output）ピンの数は、より広いデータ経路、すなわち、外部に対するより高い伝送効率を実現するために増加する。しかしながら、一般的なパッケージサイズは、同等か、より小さくなる。この結果、ＣＰＵコネクターピンアレイの密度はますます増大し、外部デバイスとＣＰＵとの間の回線は、互いにますます近接して配置しなければならない。このため、回線間の結合が増加することとなり、その結果、より大きなクロストークの発生、およびシグナル・インテグリティの低下を引き起こしてしまう。
【０００４】
また、現在の構成に関連するその他の特性も、シグナル・インテグリティの低下の一因となっている。メモリー容量増加の傾向により、メモリーバス（memory bus）に接続されるメモリーデバイスはますます増加しており、さらに多くのメモリーモジュールを受け入れるためにバス長がより長くなってきている。しかしながら、回線を長くすると、信号経路内のキャパシタンスが相対的に高くなること、信号経路の直列抵抗が相対的に高くなること、信号経路内の不連続点の数が増加すること、および、時間遅延によるバスの駆動端と、最近傍および最遠の負荷または目標デバイスとの間の時間遅延によるディスパリティ（disparity：不等性）が増加すること等の相当に高い犠牲を強いられることになる。
【０００５】
一般的なメモリーアレイでは、送信および受信動作の正確な同期が、全体の適切な動作のために必要不可欠である。より多くのメモリー、その他周辺回路またはデバイスがバスに沿って接続されるにしたがって、ＣＰＵと最近傍の目標もしくは負荷デバイスとの間、および、ＣＰＵと最遠の目標もしくは負荷デバイスとの間の時間遅延によるディスパリティが問題となってきている。適切な同期のため、全てのデバイスは、正確な信号が受信されるまで待機しなければならないが、これにより、ネットワーク全体のスピードは、最も遅い（最も遠い）デバイスのスピードに制限されてしまう。この、いわゆる遅延差（differential delay）問題を軽減する試みのため、様々な技術が用いられている。しかし、一般的に、回線が長くなれば、全体の性能は遅くなる。
【０００６】
ＣＰＵとメモリーまたは他の周辺デバイスとの間の信号線は、特定の回線インピーダンス（line impedance）を有し、駆動末端および負荷末端（load end termination）を備える伝送回線として、またはシンプルなワイヤー（金属線）として精巧に作られている。伝送回線は、一般的に、最も早いスピードの信号伝送環境を提供するものの、適切なシグナル・インテグリティのために抵抗接続される必要がある。それは、外部電力供給源およびターミネーション抵抗（termination resistor）の使用、それに伴う電力の増加を必要とする。理想的な伝送回線が適切に接続にされるのであれば、長さとは無関係に、良好な信号忠実性（signal fidelity）を提供することができる。しかしながら、メモリーシステムの場合、回線に沿った各接続または“タップ”（Tap：回路途中の接続点）、およびワイヤー自身の固有の直列抵抗は、回線に沿った信号を妨害または減衰させ、与えられた任意の動作周波数における実用的な長さの限界を規定することとなる。
【０００７】
信号線は、シンプルなワイヤーとして設計されていてもよい。この場合、ターミネーションは必要ないが、信号線の性能は、金属の直列抵抗、並びに、グラウンド（接地）および／または他の隣接のワイヤーに対する寄生キャパシタンス（parasitic capacitance）によって制限される。
【０００８】
各信号線内の直列抵抗は、回線の入力端において存在していた信号のパワーの一部を消費し、信号の減衰過程において電気的エネルギーを熱に変換し、信号を減衰させる。回線が長くなればなるほど、信号の減衰は大きくなり、いくつかのポイントでは、受信端がもはや信号上にエンコード（コード化）された情報を識別できなくなる。これは、上述の伝送回線環境の場合とは高い確率で異なる、信号経路の長さの限界、すなわち、メモリーの全体サイズを制限する。増幅器、バッファー、および中継器（repeater）は、この問題を軽減可能なものであるが、これらは全て、全体としての部品点数および実装エリアの増大、消費電力増大、熱負荷増大、並びに、システムのコストおよび複雑性の増加の原因となる。
【０００９】
シンプルなワイヤーとして設計された信号線も同様に、グラウンドおよび周辺の導体（conductors）に対するキャパシタンスに敏感であり、制限を受ける。回線の長さの増加、グラウンドまたは他の導体との物理的距離の減少、またはタップの数の増加にしたがって、回線キャパシタンスは増加する。高いキャパシタンスを高い抵抗に接続すると、信号経路のバンド幅が狭くなってしまい、デジタルパルス信号の繋がりにおける立ち上がりエッジおよび立ち下がりエッジが鈍ってしまう。エッジが鈍ると、パルス信号は時間的に広がってしまう。そのため、データのいくつかのビットは、所定のインターバルで送信しなければならず、データ伝送効率が低下し、制限されてしまう。パルス信号の伝送効率が増加するにしたがい、データビットは、いわゆるシンボル間干渉（inter-symbol interference：連続するパルス（シンボル）が時間的に広がってしまうことで重なり合うこと）に起因するエラーに直面してしまう。
【００１０】
不連続点は、一般的には、信号経路を形成する金属その他導電性材料のサイズや厚さの状態変遷（transitions）から構成される。例えば、プリント回路基板上の貫通孔（through-via）の導体パッド、コーナーを形成する配線、メモリーコネクター用の導体パッドと交差する信号線、集積回路（ＩＣ）のボールグリッドアレイ（ball grid array）またはランドグリッドアレイ（land grid array）上のピン用の導体パッドと交差する信号線等が信号線の状態変遷であり、これらは全て不連続点を引き起こす。これらは、一方では、伝送回線の部分的なインピーダンスを変化させ、他方では、シンプルなワイヤーに対してキャパシタンスを追加している。これら双方とも、反射やバンド幅を単に減少させることにより、信号波形、すなわち振幅を歪ませる要因となっている。これら全ての影響は、シグナル・インテグリティに対して大きな影響を与え、データエラーを次々と引き起こす。このようなデータエラーのため、信号の周期的な再送信、信号伝達の確認、その他一般的なエラー訂正アプローチ等の補償が必要となる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
シグナル・インテグリティ問題への対応アプローチの１つは、減衰や歪みを補償するために、信号のパワーを増強することである。このアプローチでは、ＣＰＵおよび周辺回路用の消費電力が増加してしまう。また、より高いレベルの熱管理が必要となる。一般的に熱は、導体のモビリティー（mobility：電子等の移動度）減少によるトランジスターの動作スピードの全体的な低下だけではなく、トランジスター内の電流リーク増加による半導体デバイス内での劣化を引き起こす。この軽減アプローチでは、スピードの損失を克服するためのパワー増強のサイクルが発生するが、消費電力が増加するので、より多くの熱が発生してしまう。その結果、さらなる電力と熱の増加が発生するので、現実的または経済的な制限に直面してしまう。
【００１２】
その他のエラー軽減アプローチは、伝送スピードを減少させることによって、回線の高速での駆動に必要な電力の低減と同様、回線に負荷を与えるキャパシタンスの影響を低減するアプローチを含む。しかしながら、このアプローチは、より速いスピードとより高い性能に対する要求に逆行するものである。
【００１３】
また、その他のエラー軽減アプローチは、通信経路を短くするため、メモリーチップおよび／またはプロセッサーチップを積み重ねる（スタックする）ことである。しかしながら、このアプローチでは、特別に設計されたマザーボードおよび非伝統的なシステム構成が必要となり、一般的な使用に用いるのは非実用的である。
【図面の簡単な説明】
【００１４】
【図１】図１は、マザーボード上方インターポーザーの実施形態を示す図である。
【００１５】
【図２】図２は、マザーボード上方インターポーザーの実施形態を示す平面図である。
【００１６】
【図３】図３は、コネクターを有するマザーボードの実施形態を示す図である。
【００１７】
【図４】図４は、インターポーザーと共にコネクターに搭載されたＣＰＵの実施形態を示す図である。
【００１８】
【図５】図５は、フレキシブルインターポーザーの実施形態を示す図である。
【００１９】
【図６Ａ】図６Ａは、別のパッケージ配置の実施形態を示す図である。
【図６Ｂ】図６Ｂは、別のパッケージ配置の実施形態を示す図である。
【００２０】
【図７Ａ】図７Ａは、別のパッケージ配置の別の実施形態を示す図である。
【図７Ｂ】図７Ｂは、別のパッケージ配置の別の実施形態を示す図である。
【００２１】
【図８】図８は、バネ端子を有するインターポーザーの実施形態を示す側面図である。
【００２２】
【図９】図９は、エラストマー端子を有するインターポーザーの実施形態を示す側面図である。
【図１０】図１０は、エラストマー端子を有するインターポーザーの実施形態を示す側面図である。
【００２３】
【図１１】図１１は、従来技術のマザーボード上のＤＩＭＭコネクターのファンアウト長を示す図である。
【００２４】
【図１２】図１２は、ボード上方インターポーザーのファンアウト長を示す図である。
【００２５】
【図１３】図１３は、従来技術の複数の異なる不連続点を有する信号経路の実施形態を示す図である。
【００２６】
【図１４】図１４は、ボード上方インターポーザー信号線の実施形態のＴＤＲ応答を示す図である。
【００２７】
【図１５】図１５は、メモリーモジュール回線に対する従来のマザーボードの信号経路のＴＤＲ特徴を示す図である。
【００２８】
【図１６】図１６は、均等な経路長を確保するよう構成されたボード上方インターポーザーの実施形態を示す図である。
【図１７】図１７は、均等な経路長を確保するよう構成されたボード上方インターポーザーの実施形態を示す図である。
【図１８】図１８は、均等な経路長を確保するよう構成されたボード上方インターポーザーの実施形態を示す図である。
【図１９】図１９は、均等な経路長を確保するよう構成されたボード上方インターポーザーの実施形態を示す図である。
【００２９】
【図２０】図２０は、一般的なＤＲＡＭメモリー配線を用いるマザーボードの実施形態を示す図である。
【００３０】
【図２１】図２１は、ＤＲＡＭメモリー配線を除去したマザーボードの実施形態を示す図である。
【００３１】
【図２２】図２２は、オフチップＤＲＡＭキャッシュとして機能する周辺回路を有するボード上方インターポーザーの実施形態を示す図である。
【００３２】
【図２３】図２３は、ＣＰＵヒートシンクへの短い長さのメモリー熱経路を有するインターポーザーの実施形態を示す図である。
【００３３】
【図２４】図２４は、ヒートシンクに直接接する周辺回路を有するインターポーザーの実施形態を示す図である。
【００３４】
【図２５】図２５は、グラファイト熱シートまたはその他類似の熱伝達媒体を有するヒートシンクに接続された周辺回路を有するインターポーザーの実施形態を示す図である。
【００３５】
【図２６】図２６は、空冷ヒートシンクを有するインターポーザーの実施形態を示す図である。
【００３６】
【図２７】図２７は、別の回路に接続されたインターポーザーを有する実施形態を示す図である。
【００３７】
【図２８】図２８は、ＣＰＵピングリッドアレイに接続されたインターポーザーの実施形態を示す図である。
【発明を実施するための形態】
【００３８】
図１は、“マザーボード上方（above motherboard）”または“ボード上方（above board）”インターポーザーの実施形態を示す図である。用語“マザーボード上方”は、インターポーザーの位置が中央演算処理装置用のソケットもしくは搭載面の上方であることを意味する。用語“中央演算装置”は、演算デバイス用のメインプロセッサー、またはビデオ、オーディオボード等の任意の付属ボード上のプロセッサーを意味し、以下ＣＰＵと称される。また、用語“マザーボード上方”は、処理部と周辺回路との接続（部）の配置も意味する。周辺回路は、ボード上方インターポーザーの上方に位置し、接続はマザーボードを介するというよりも、インターポーザーを介するよう構成されている。複数の実施例が以下に述べられるが、周辺回路は如何なるタイプの集積回路でもよく、特定のタイプへの限定を意味するものではない。
【００３９】
図１は、コネクター１６を介してマザーボード１２上に搭載（マウント）されたＣＰＵパッケージ１０を示している。この例では、コネクターは、ＣＰＵパッケージ上の接続アレイと、プロセッサーが接続されるマザーボード上の１８や２２のようなコネクターアレイとの間を接続する、２０のようなバネを用いたランドグリッドアレイ（ＬＧＡ：Land Grid Array）から構成されている。本実施形態では、コネクターは、ＬＧＡ接続であるが、ＣＰＵとボード上方インターポーザーとの間、もしくはボード上方インターポーザーとマザーボートとの間のコネクター用のボールグリッドアレイ（ＢＧＡ: Ball Grid Array）、ピングリッドアレイ（ＰＧＡ： Pin Grid Array）、エラストマー端子等で構成されていてもよい。議論のため、マザーボート、インターポーザー、およびＣＰＵパッケージを接続する任意の機構は、相互コネクター（相互接続）と称され、パッド、ＢＧＡ、ＰＧＡ、ＬＧＡ等を含む。
【００４０】
従来技術においては、プロセッサーとマザーボードとの間の接続の全てが、２６のように、ソケットを経てマザーボードへ到達している。ボード上方インターポーザー１４を用いた場合、ＣＰＵ１０とマザーボード１２上の配線との間の接続の内、選択された任意のものは、インターポーザーを経てインターポーザー上の図示しない周辺回路に経路変更される。経路２４は、経路変更された別の経路の１例を示す。以下の更なる議論から明らかになるように、これによって接続の長さ、不連続点の数が減少し、マザーボードを介した接続の経路を用いることによって生じる多くの問題を除去することができる。
【００４１】
いくつかの例では、ＣＰＵとマザーボードとの間の複数の接続は、その経路指定（routing）に影響されない。例えば、コネクター１８とマザーボード１２との間の接続経路２８が導通される。一方、コネクター２２とマザーボードとの間の接続は、インターポーザー１４を通過するよう経路変更されており、マザーボードと接触しない。
【００４２】
図２は、同様の構成の平面図を示している。マザーボード１２は、ＣＰＵ１０をマザーボード１２に接続するための接続アレイを形成するＬＧＡ、ＢＧＡ等で構成されるコネクター１６を有している。ボード上方インターポーザー１４は、ＣＰＵ１０と、コネクター１６との間に位置している。ボード上方インターポーザー１４は、周辺回路３０を備える。周辺回路は、メモリー、ＰＣＩｅ（Peripheral Component Interconnect Express）ユニット（回路）、固体ディスクドライブ等を含む。図３〜５は、ボード上方インターポーザーの側面図を示す。
【００４３】
図３は、上面にコネクター１６が位置するマザーボード１２を示している。本実施形態では、周辺回路３０は、少なくとも１つのメモリー回路を含む。従来技術では、ＣＰＵ１０によって利用されるメモリーは、一般的には、ＤＩＭＭ（Dual Inline Memory Module）コネクター４０のように、マザーボード１２上の別の場所に位置している。メモリーをボード上方インターポーザー１４上に移動させることによって、アクセス時間、信号経路長、不連続性、キャパシタンスおよび抵抗の影響を大幅に低減させ、さらに、シグナル・インテグリティを大幅に増加させることができる。
【００４４】
図４は、コネクター１６内の所定位置に、インターポーザー１４と共に搭載されたＣＰＵを示している。図５では、インターポーザーがフレキシブルであり（可撓性を有しており）、インターポーザーの１部分または複数部分が、コネクターに対して垂直上方に折り畳み可能となっている。これにより、マザーボード上の現在の構成に影響を与えることなく、インターポーザーをソケットの付いた、または差し込み可能な任意のプロセッサーと共に使用することができる。
【００４５】
図６Ａおよび６Ｂは、マザーボード１２とインターポーザー１４との間のＬＧＡ／バネコネクター１６と、インターポーザーとＣＰＵパッケージ１０との間のコネクター４６とが存在する別のパッケージ配置を示している。図６Ａは、分離された部品として、ＣＰＵ、インターポーザー、並びに、ソケット１６および４６を示している。図６Ｂは、それら部品が組み立てられた状態を示している。得られた構成は、２８のような接続、２７のような“Ｔ”接続、および２４のような経路変更された接続を介した経路を有している。本実施形態では、周辺回路３０は、インターポーザーの一方の側面上に位置している。
【００４６】
図７Ａおよび７Ｂは、インターポーザーがコネクター５０を有する点を除き、図６Ａおよび６Ｂと同様の配置を示している。本実施形態の周辺回路３０は、４４のような補助（auxiliary）インターポーザー基板に取り付けられている。補助インターポーザー基板は、コネクター５０を介して、ボード上方インターポーザー１４に接続される。５０のようなこれらコネクターは、必要に応じて、装着されていてもいなくてもよい。このような構成により、ＣＰＵに近接近し、高い自由度の周辺回路の配置を実現することができる。さらに、補助インターポーザーは、特定の構造に収納するために曲げられるよう、フレキシブルであってもよい。また、補助インターポーザーは、所望の配置用に、事前に曲げられまたは湾曲されていてもよい。
【００４７】
図８は、バネ端子に接触しているインターポーザーの側面図を示している。接続は、ＬＧＡコネクターやその他のタイプのコネクター内にあるような上述のバネ端子によって構成することができる。ボード上方インターポーザーは、一般的にテストインターポーザーと称されるものと混合して解される可能性がある。テストインターポーザーは、一般的には、デバイスへダメージを与えることなく、デバイスをテストするために使用されるものであって、通常動作の際に所定の場所にそのままとされることは、一般的にない。しかしながら、最も重要な点は、テストインターポーザーは、システムのキー、必須、および機能的要素であるボード上方インターポーザーとは対照的に、デバイスの適切な動作のために必要とされるわけではない。
【００４８】
テストインターポーザーは、一般的には、２つのタイプの接続、Ｔタイプ接続またはアウトアンドバック（out-and-back）接続の内、一方の接続を有している。Ｔ−接続では、貫通接続（pass-through connection）がその端部において分岐しており、Ｔ字のようになっている。アウトアンドバック接続では、ＣＰＵ上のコネクターから延伸し、その後、同じコネクターに戻ってくるような接続となっている。ボード上方インターポーザーとは対照的に、このテストインターポーザーの接続は、Ｔ−接続であるか、インターポーザーを通過し、またはインターポーザーを通過して経路変更するかのいずれか一方であり、両方が同時に実装されることは一般的にはない。図８は、この対比を示している。
【００４９】
インターポーザー内には少なくとも３つの層が存在しており、ポリイミドやＦＲ−４等の非導電材料層６４と、ボード上方インターポーザーとの接続に用いられる金属層６８と、金属層６８が他のデバイスまたは部品に対して不要に接触するのを防止し、他のデバイスまたは部品に接続される金属層６８のアクセスポイントを所望の位置に規定するために用いられるソルダーレジスト（solder mask）層６６とが形成されている。２８のような導通（pass-through）接触は、これら３つの層のいずれにも覆われていない。テストインターポーザーのＴ−接続とよく似た６０のような接続は、金属層６８によって覆われている。導体パット６２からの接続のように経路変更された接続では、ポリマーまたはその他非導電材料６４が、パット６２からの接続がマザーボードに到達しないよう保護している。その代わりに、金属層６８は、インターポーザーを介した図示しない周辺回路への接続の経路を規定している。
【００５０】
図９および１０は、ＴＹＣＯ  ＭＰＩ（Metalized Particle Interconnect）導電性エラストマーバンプ（隆起）のようなエラストマー端子を用いたインターポーザー基板の別の実施形態の側面図を示している。コネクターアレイにおけるフレキシブルなコネクターまたは接触媒体の使用は、機械的な一体性および接続の完全性を補助することができる。
【００５１】
任意のタイプのコネクターまたは接触部と共に、インターポーザーを用いることによって、ＤＩＭＭ等のマザーボード上のメモリーコネクターを用いることに起因する数多くの問題を低減することができる。以下の議論は、メモリーコネクターの例として、ＤＩＭＭを用いるが、同様の理由（理屈）は、その他任意のマザーボード上のメモリーまたは周辺回路コネクターに対しても適用可能である。ＤＩＭＭのようなマザーボード上のコネクターに起因する問題の１つは、信号経路のファンアウト長（fan-out length）である。
【００５２】
信号経路の長さは、経路を経由して伝達される信号のシグナル・インテグリティに対して非常に大きな影響を与える。不連続点と同様、抵抗およびキャパシタンスの影響は、信号のパワーを低下させ、信号が現在の電圧では、他端に“達する”ことができないような場合、受信時におけるエラーを引き起こす。図１１は、従来技術におけるマザーボード上のＤＩＭＭコネクターのファンアウト長、単一回線（single-line）、マルチドロップ（multi-drop：分岐）、４つのメモリーモジュールへのファンアウトを示している。
【００５３】
ＣＰＵ１０は、回線７２に接続される回線７０に接続されている。回線７２は、４つのＤＩＭＭコネクターと交差しており、各ＤＩＭＭコネクターは、回線の傾斜で表されている。４つのＤＩＭＭ用のファンアウト長は、約５２インチであり、６つのＤＩＭＭ用のファンアウト長は、約８０インチである。対称的に、図１２に示すように、ＣＰＵ１０からボード上のコネクター７０を介し、さらに経路８２ａ〜ｃまたは８４ａ〜ｃを介してメモリーモジュールへ到達するボード上方インターポーザーのファンアウト長は、例えば、１．５〜２．５インチである。この部分は、図１４および１５を参照して、さらに議論される。
【００５４】
さらに、ボード上方インターポーザーは、経路を経由して伝達される信号の４分の１波長以下の経路長を有している。４分の１波長以下とすることの利点は、伝送用回線が不要となり電力を節約できること、信号経路をよりシンプルにできること、キャパシタンス負荷を低下させて、駆動信号をより小さくできること、電力節約、読み込み／書き込み待ち時間を少なくできること、ワイヤーレイアウトをよりシンプルにできること、ターミネーション抵抗やコンデンサー等が不要となり部品点数が少なくなること、少ない層でプリント回路基板（ＰＣＢ）のフットプリント（footprint：基板上でのデバイス等の占有面積）をより小さくでき、プリント回路基板を安価にできること、および、少ないビアとはんだ接続でも信頼性を向上させることができることである。
【００５５】
一般的に、１／４波長を決定するためには、３００を信号のクロック周波数によって除算し、信号の波長をメートルで得る。１．０６６ＧＨｚのクロック周波数用には、３００を１０６６ＭＨｚで除算し、０．２８１メートル、２８１ミリメートルまたは約１１インチを得る。１１インチの４分の１は、おおよそ２．７３インチまたは７０ミリメートルである。したがって、ボード上方インターポーザーは、上述の利点を提供することができる。
【００５６】
さらに、インターポーザーを使用することにより、プロセッサーがマザーボードを介して周辺回路と相互通信する現在の構成において存在する信号不連続点（不連続性）の多くを除去することができる。図１３は、複数の異なる不連続点を有する信号経路の従来技術の例を示している。経路は、ＣＰＵ１０と、９９のようなＤＩＭＭコネクターの１つとの間の接続を提供している。
【００５７】
図１３の経路は、異なる複数のタイプの複数の不連続点を含んでいる。ＣＰＵは、第１の誘導性の（inductive）不連続点となるバネ８６を介して、マザーボードと接続している。該接続には、メモリーモジュールソケットにおける９３ａ〜ｄの誘導性の不連続点が続いている。キャパシタンスの不連続点は、８８、９２ａ〜ｅおよび９５ａ〜ｄのような貫通孔ビアスタブ（via stubs）を含んでいる。また、９０ａ〜ｃおよび９１ａ〜ｄのような箇所、メモリーモジュールの回路内、およびマザーボード上の抵抗９４において、信号経路における潜在的なワイヤーインピーダンスの不整合が発生する。
【００５８】
経路がモジュール用コネクターまで到達すると、プラグイン（plug-in）コネクター９３ａ〜ｄで接触する金属による追加的な誘導性の不連続点への途中において、さらに貫通孔ビアスタブ９５ａ〜ｄがマザーボード内に存在することになる。モジュール自身の内部では、導体パッド９６ａ〜ｄの端部、貫通孔ビアスタブ９７ａ〜ｄおよび９８ａ〜ｄにおいて、キャパシタンスの不連続点が発生する。キャパシタンスの不連続点、誘導性の不連続点、または抵抗の不連続点であろうと、これら全ての不連続点は、インピーダンスの不整合を引き起こし、シグナル・インテグリティに負の影響を及ぼす。対照的に、図１２に戻って、ボード上方インターポーザー基板の信号経路内の信号の不連続点は非常に少ない。
【００５９】
ＴＤＲ（Time Domain Reflectometry）は、高スピードの信号経路の品質特性を示すために用いられる標準的な測定方法であって、信号経路内の不連続点の物理的な位置および大きさの双方に対する指標を与えるものである。この測定法は、急速に立ち上がるステップ波形（fast-rising step waveform）を信号経路に送信し、得られる反射をオシロスコープのスクリーン上に表示することにより実行される。時間軸（Ｘ軸）は、経路に沿った物理的な位置に関連しており、振幅軸（Ｙ軸）は、回線に沿った各ポイントでのオーム（ohm）で測定されたインピーダンスを示す。
【００６０】
図１４の画像は、図１２のボード上方インターポーザー信号線のＴＤＲ応答であって、ＣＰＵピンと接触する末端からの回線を詳しく示している。典型的な測定設定では、テストされる回線は、５０オームとなる長さを有する伝送回線１０１を用いたＴＤＲ機器に、５０オームとして測定されるよう接続される。不連続点による信号劣化がない状況下であれば、理想的には、ＣＰＵからメモリーＩＣまでの信号経路全体において、５０オームになる。
【００６１】
信号が、ＣＰＵピンとメモリー部品にファンアウト（fan out：論理出力）するポイント７０との間の回線８３に直面（encounter）すると、ＣＰＵピンの密集したアレイから出ていくために必要な一般的に非常に狭い回線８３は、８０オームのインピーダンスを示す。信号が接続ポイント７０に到達すると、図１４に示すように、信号は、８０オーム回線の左側である８４ｂ、および８０オーム回線の右側である８２ｂの２つの開始点に直面し、共に８０／２＝４０オームのインピーダンスを示す。ポイント７０を通過した後の非常に短い期間、回線８２ｂおよび８４ｂは、８２ａおよび８４ａに再度枝分かれし、８０／３＝２７オームにインピーダンスが低下する。
【００６２】
４０オームインピーダンス水準は、信号がスタブ８２ａおよび８４ａの端部に到達するまで持続する。スタブ８２ａおよび８４ａでは、スタプ８２ａおよび８４ｂの端部に位置するメモリーＩＣのピンインピーダンスに信号が直面することによって、信号は２０オームにまで低下する。パルス端が接続ポイント８２ａ〜８２ｂおよび８４ａ〜８４ｂを通過した後、インピーダンスは、信号が経路８２ｃおよび８４ｃとの接続ポイントに到達するまで、４０オーム水準の８２ｂ、８４ｂにまで戻る。その過程は、８２ａおよび８４ａとの接続ポイントでのプロセスと同様に、インピーダンスに対して影響を及ぼす。第１のメモリーＩＣ、スタブ８２ａおよび８４ａの端部での信号到着と、スタブ８２ｃおよび８４ｃの端部におけるメモリーＩＣでの信号到着との間の時間遅延は、最終的に、システムの最大動作スピードを決定する役割を果たしている。全てのデバイスは、安定した“１”または“０”の信号レベルを参照しなければならないので、システムは、最近接および最遠のメモリーＩＣ間を行き来するための信号に要求される、少なくとも１００ｐｓ程度、待機しなければならない。
【００６３】
図１５は、図１３の信号経路のＴＤＲ特徴、すなわち、従来技術のマザーボードメモリーモジュールのＴＤＲ特徴を示している。図１４と同様に、ＴＤＲ信号は５０オームから始まっており、１０３と同軸となっている。ボード上方インターポーザーの場合とは異なり、信号は、それぞれ誘導性およびキャパシタンスの不連続点を引き起こすＣＰＵソケットのバネ８６およびマザーボード内のビア８８に、最初に直面する。その後、信号は、図１２の８３と同じ目的で用いられ、８３と同じような狭い回線８５の長さを伝達する。すなわち、ＣＰＵソケット直下の密集したピンアレイから出ていくために信号が伝達する。回線８５は狭いので、そのインピーダンスは、５０オーム以上、図１５に示すように９０オーム以上となる。
【００６４】
部分８５の端部では、信号は、回路基板内に積層された位置によって、その幅および誘電環境が異なる直列する短い長さの回線９０ａ〜ｃ内を流れる。回線９０ａ〜ｃは、ビア９２ａ〜ｃを介して、ＰＣＢの層間を横断するようになっている。回線の幅、誘電環境、およびビアのキャパシタンスの変化は全て、５０オームより小さいインピーダンスの不連続点となる。
【００６５】
メモリーモジュールへの経路に沿って、信号は、回路基板の上面または下面に位置し、ビア９２ｄ〜ｅを介して埋設された信号経路に接続されているターミネーション抵抗９４を通過する。この場合における抵抗９４は、３４オームの抵抗値を示し、一方、ビアは、図１５内の典型的なキャパシンタンス不連続点９２ｄ〜ｅとなる。
【００６６】
信号は、第１のメモリーモジュール８７ａおよびそれに関連するソケット９３ａが位置するポイントである回線９１ａの短い長さを伝達する。回線９１ａには、ビア９５ａによる不連続点、バネ端子９６ａのコネクターによる誘導性の不連続点、およびコネクター内のバネ端子に対応するメモリーモジュール上の金属パッドでのキャパシタンスの不連続点が存在している。メモリーモジュール上では、信号経路が追加的ビア９７ａおよび９８ａを横断し、モジュール上に搭載されたメモリーＩＣへの途中、回線の様々な短い長さを伝達していく。
【００６７】
上述の記載は、複数のメモリーモジュールの第１番目への信号経路のみをカバーしているにすぎない。図１５に同じような反射のその後に続くグループが示されているように、一連の後続の各モジュールは、自身の同じような反射のセット（集合）を追加する。最終的に、信号は、非常に低いインピーダンスを示すターミネーション抵抗８９に到達する。
【００６８】
図１４の場合では、最近接と最遠のメモリーＩＣ間の時間遅延は、システムの最大動作スピードを決定する役目を果たしている。従来のＣＰＵ−ｔｏ−マザーボード構成の場合、遅延量は８００ｐｓ程度と推定され、図１２および１４のボード上方インターポーザー系システムの８倍となる。
【００６９】
発明者らが信号経路内の不連続点に着目することができた唯一つの理由は、各不連続点が、負荷から離れるように、電源（source）に向かって、エネルギーを後方反射することに着目したことにある。後方反射されたエネルギーの全ては、負荷端に到達しない信号情報となるので、情報伝達に寄与することができない。散逸抵抗効果（dissipative resistive effects）、直列ワイヤー寄生（series wiring parasitics）またはインピーダンス不連続点による信号経路内の損失を埋め合わせるためには、信号振幅（amplitude）を増加させ、損失を埋め合わせるための外部電力の消費が必要となる。
【００７０】
１／４波長以下の経路長を用いる利点および信号の不連続点を少なくする利点に加えて、信号伝達およびクロック協調（clocking coordination）のため、各部品（コンポーネント）への信号経路は、均等であることが好ましい。図１６〜１９は、ボード上方インターポーザーが均等な経路長を確保するため、どの様に構成されているのかの例を示している。図１６は、２つの接続１０２および１０４のセットを有する周辺回路１００に接続されたインターポーザー１４を示している。図示のようにインターポーザーを構成することにより、各部品は、ＣＰＵまでの均等な経路長を有することができる。
【００７１】
この構成の複数の変形が存在する。図１７は、接続１０２／１０４および１０６／１０８への均等な経路長を提供するよう、インターポーザーが折り畳まれた構成を示している。図１８は、図１７の折り畳まれた構成から得られる多層インターポーザーを示している。図１９は、周辺回路用に同じように折り畳まれ、接合され、さらに積層された構成を示している。これら構成の可撓性（自由度）および順応能力は、ボード上方インターポーザーにおける可撓性のさらなる利点である。
【００７２】
ここまでの議論は、演算デバイス用の現在のマザーボード上で用いられるボード上方インターポーザーに焦点を当てた。しかしながら、もし、当業者がマザーポードの設計段階において上述のインターポーザーの存在を前提としていたのであれば、その当業者は、図２０において１１０で示される領域のようなマザーボード上のファンアウト領域を除去し得るであろう。本実施例のボード１１２は、シングルソケットサーバーである。図２１は、ＤＲＡＮメモリー配線およびコネクターを除去して得られたマザーボード１１４を示している。インターポーザーの使用を前提として設計されたマザーボードは、以下、“能率化（streamlined）”マザーボードと称される。シミュレーションでは、これにより、ボードサイズを２８％減少可能なことが示されている。以下に示す表は、プロセッサーソケットの数に基づく異なるマザーボード構成の複数のボードのサイズ減少を示している。いくつか構成は、ボードのレイアウトに依存する範囲を有している。
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改良応用（retrofit application）に加えて、ここまでの議論は、一般的な場合を除き、インターポーザー上の周辺回路構成について、言及していない。上述のように、インターポーザー上の周辺回路は、システムメモリーやキャッシュ等のメモリー回路から構成される。図２２は、周辺回路が、ＣＰＵ、ＤＲＡＭキャッシュとして超高速（ultra-fast）、オフチップとしての機能を有する実施例を示している。
【００７３】
一般的なメモリー構成は、メモリーアクセス用の所定数の複数の“レーン（lane）”を有する。例えば、インテル（登録商標）Ｘ５８マザーボードは、３つのメモリーレーンと、６つのメモリーＤＩＭＭを有している。図２２では、インターポーザー上の周辺回路１１６は、６４〜１２８ＧＢのキャッシュメモリーから構成され、さらに、上述の導通（pass-through）接触を介して、６４〜１２８ＧＢのメインメモリー１１８にアクセスしている。これは単なる１例でしかなく、当然、その他多くのメモリーの潜在的な可能性（その他メモリーの追加）を想定することができる。
【００７４】
能率的マザーボードにおけるＤＩＭＭの除去によって増幅される別の利点は、熱サイクル化において故障し得る部品数の減少に起因する。処理用の電力を増加に伴い、熱管理は、マザーボード設計および動作における非常に重要な問題となる。部品数の減少は、故障の可能性を減らすことができる。ＤＩＭＭコネクターまたはその他のタイプの周辺回路コネクターを除去することによって、ボードから除去される貫通孔ビア、はんだ接続、配線取り回し（wiring runs）、端部接触（edge contacts）、コネクター、ＤＩＭＭ  ＰＣＢ、抵抗およびコンデンサーの数は、１万点を数える。ボード上方インターポーザーを採用することにより、これらの故障可能性が消滅する。
【００７５】
熱サイクル間において故障する可能性のある部品数の減少に加えて、ボード上方インターポーザーの構成は、ＣＰＵヒートシンク（heat sink）への短いメモリー熱経路を採用することを可能とする。図２３は、その例を示している。図２３では、インターポーザー１４上の周辺回路１２０からの熱は、ＰＧＳグラファイトシート１２１を介して、既存のヒートシンク１２２に伝達される。本実施形態では、ヒートシンク１２２は、熱パイプ１２３を介して、冷却部１２４に接続されている。
【００７６】
図２４は、インターポーザー１４の可撓性（自由度）が、周辺回路チップ１２０をヒートシンク１２８と直接接触（direct contact）する配置のために用いられた直接接触の実施形態を示している。本実施形態では、ヒートシンクは、水またはその他の液体の冷却ブロック（cooled block）から構成されている。
【００７７】
図２５は、インターポーザー１４が１２０のような周辺回路を保持している別の実施形態を示している。周辺回路は、同様に、インターポーザーから離れた回路の表面において、ＰＧＳグラファイトシート１２１と接触している。ＰＧＳグラファイトシート１２１は、その後、銅製搭載ブロック１３０を含み得るヒートシンク１２８への熱／機械的インターフェースを形成する。様々な金属、ポリマー等の、グラファイト以外の材料をシート１２１に用いてもよい。
【００７８】
水冷却ブロックまたはリモート冷却ブロックへの熱パイプ以外のヒートシンク以外の形態が存在する。図２６は、冷却フィン１３４に熱的に接続された１３４のような熱パイプと共に、空冷ヒートシンクブロック１３２を採用した点を除き、図２５と似た実施例を示している。インターポーザー構造の可撓性（自由度）は、熱管理用の複数の異なる構成を可能としている。
【００７９】
上述したが詳細について議論されなかった別の変形は、周辺回路の位置および数について取り上げるものである。図２に戻って、図示のインターポーザー１４は、ＣＰＵ用コネクターアレイの一方の面上に周辺回路のアレイを有している。構成の種類は、限定を意味するものではなく、そのような意図もない。例えば、周辺回路は、ＣＰＵ用のコネクターアレイの一方の面上、二方の面上、三方の面上、または四方の全ての面上にあってもよい。さらに、周辺回路のアレイは、１連の回路（one bank of circuits）以上の回路を有していてもよい。インターポーザーは、マザーボードソケットに挿入されたとき、複数折り畳まれ、複数バンク（bank）の周辺回路の使用を可能にしてもよい。同様に、複数バンクの回路は、図７Ａおよび７Ｂに示されたインターポーザー上のコネクターを用いて実現されてもよい。
【００８０】
加えて、インターポーザーは、別の回路と同一平面の様態（in a coplanar fashion）で接続されていてもよい。図２７は、ボード上方インターポーザー１４が別の回路１４０と接続されている実施形態を示している。接続は、複数の方法で実行されていてもよい。この特定の実施形態では、インターポーザー１４上のＰＣＢエッジコネクターパッド１４６および対象の回路１４０を用いている。これらの接触は、“ゼブラストリップ（Zebra strip：縞状の長尺片）”１４４によって覆われている。ゼブラストリップは、通常、カーボンまたはその他の導電材料と、ゴムまたはプラスチックストリップによって構成されており、各回路上のエッジコネクターパッド１４６間の接続を結合している。ゼブラストリップは、一般的に、接着剤および１４２のような加圧板によってボード上に搭載される。このタイプの搭載は、回路基板の厚さ、機械的な不均等（ズレ）、ギャップ等の不整合に対して、非常に耐性がある（寛容である）。
【００８１】
上述のように、その他の変形は、インターポーザーとマザーボードとの間で、ＣＰＵをインターポーザーに接続するために用いられる異なるタイプのコネクターを含む。そのような変形の１つがピングリッドアレイである。図２８は、マザーボード上のソケット内の銅製キャプチャーパッドの開口中央に挿入される１５０のようなコネクターピンの実施例を示している。インターポーザー１５２内の開口は、ピンがインターポーザーを導通することを可能としており、さらに、インターポーザー内にピンと接続するための配線を設けることを可能としている。
【００８２】
ボード上方インターポーザーの利点は、上述のように、様々であり非常に多く存在する。ボード上方インターポーザー用の特定の実施形態にポイントを当てて説明したが、そのような特定の参照例は、以下の特許請求の範囲に記載される本発明の範囲を限定するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成25年12月18日(2013.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インターポーザー基板であって、
前記インターポーザー基板内の第１のインターポーザー相互コネクターアレイと、
前記インターポーザー基板内の第２のインターポーザー相互コネクターアレイと、
前記第１のインターポーザー相互コネクターアレイ内の少なくとも１つの相互コネクターに接続された前記インターポーザー基板内の少なくとも１つの導電配線と、
前記インターポーザー基板上に位置し、前記導電配線と電気的に接続された少なくとも１つの周辺回路と、を備え、
前記第１のインターポーザー相互コネクターアレイ内のインターポーザー相互コネクターのそれぞれは、プロセッサー相互コネクターアレイ内の相互コネクターに対応し、
前記第２のインターポーザー相互コネクターアレイ内のインターポーザー相互コネクターのそれぞれは、回路基板上の回路相互コネクターアレイに対応し、
前記導電配線は、前記相互コネクターと、前記第２のインターポーザー相互コネクターアレイ内の前記インターポーザー相互コネクターの対応する１つとの間に電気的な接続が存在しないように、前記インターポーザー基板に対して平行な平行部を有するよう配置されていることを特徴とするインターポーザー基板。
【請求項２】
前記インターポーザー基板は、フレキシブル基板を含む請求項１に記載のインターポーザー基板。
【請求項３】
前記周辺回路は、少なくとも１つのメモリーチップを含む請求項１または２に記載のインターポーザー基板。
【請求項４】
前記インターポーザーは、前記インターポーザーの端部上に前記周辺回路が配置された折り畳み可能なインターポーザーを含む、または、前記インターポーザーは、複数層によって構成される折り畳み構造を有し、前記層のそれぞれは前記インターポーザーの平面を形成し、前記インターポーザーの前記平面は、少なくとも１つの前記周辺回路を保持する請求項１ないし３のいずれかに記載のインターポーザー基板。
【請求項５】
前記インターポーザー基板上の前記相互コネクターアレイは、ランドグリッドアレイ、ボールグリッドアレイ、ピングリッドアレイまたはエラストマー端子のいずれか１つを含む請求項１ないし４のいずれかに記載のインターポーザー基板。
【請求項６】
前記プロセッサー用の前記相互コネクターアレイは、ランドグリッドアレイ、ボールグリッドアレイ、ピングリッドアレイまたはソケットのいずれか１つを含む請求項１ないし５のいずれかに記載のインターポーザー基板。
【請求項７】
前記導電配線は、前記導電配線を通過して伝達される最大周波数信号の４分の１波長以下の長さを有する請求項１ないし６のいずれかに記載のインターポーザー基板。
【請求項８】
導電経路に接続するよう配置されたプロセッサー相互コネクターアレイを有するプロセッサーと、
前記プロセッサーとの間の接続を提供するよう配置された回路相互コネクターアレイを有する回路基板と、
前記プロセッサーと前記回路基板との間に配置されたインターポーザー基板と、
前記プロセッサー上の前記相互コネクターアレイ内の少なくとも１つのプロセッサー相互コネクターに接続された前記インターポーザー基板内の少なくとも１つの導電配線と、
前記少なくとも１つの導電配線に接続された少なくとも１つの周辺回路と、を備え、
前記回路基板は、前記回路相互コネクターアレイに接続された導電経路を有し、
前記導電配線は、前記インターポーザー基板内の前記導電配線と、前記回路基板上の前記回路相互コネクターの対応する１つとの間に電気的な接続が存在しないように、前記インターポーザー基板に対して少なくとも部分的に平行になるように配置されていることを特徴とする装置。
【請求項９】
前記プロセッサーおよび前記周辺回路と熱的に接続されたヒートシンクをさらに備える請求項８に記載の装置。
【請求項１０】
前記回路基板は、メモリー相互コネクターアレイを有するマザーボード、またはメモリー相互コネクターを有さないマザーボードのいずれか一方を含む請求項８または９に記載の装置。
【国際調査報告】
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