(57)【要約】  装置が、第１のビット値によって駆動される第１の制御スイッチ（１１１）、第１のクロック信号によって駆動される第１の重み付きスイッチ（１４１）、第１の制御スイッチと第１の重み付きスイッチとの間に結合される第１の中間ノード（１１２）、第１の中間ノードに結合され、クロック信号の反転によって駆動される第１のプリチャージトランジスタ（１３１）、ビットの反転によって駆動される第２の制御スイッチ（１２１）、第２のクロック信号によって駆動される第２の重み付きスイッチ（１５１）、第２の制御スイッチと第２の重み付きスイッチとの間に結合される第２の中間ノード（１２２）、第２の中間ノードに結合され、第２のクロック信号の反転によって駆動される第２のプリチャージトランジスタ（１３５）、及び第１の制御スイッチと第２の制御スイッチと第１の重み付きスイッチと第２の重み付きスイッチとに結合されるキャパシタ（１５９）を含む。
2014520436.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
ビット値によって駆動される制御スイッチと、
クロック信号によって駆動される重み付きスイッチと、
前記制御スイッチと前記重み付きスイッチとの間に結合される中間ノードと、
前記中間ノードに結合され、前記クロック信号の反転によって駆動されるプリチャージトランジスタと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記制御スイッチ及び前記重み付きスイッチがキャパシタに結合される、装置。
【請求項３】
請求項２に記載の装置であって、前記キャパシタに結合され、前記キャパシタをプリチャージできる、キャパシタプリチャージトランジスタを更に含む、装置。
【請求項４】
請求項１に記載の装置であって、前記制御スイッチ及び前記重み付きスイッチがオフ状態に駆動されるとき前記プリチャージトランジスタがオン状態に遷移される、装置。
【請求項５】
請求項１に記載の装置であって、
前記ビット値の反転によって駆動される第２の制御スイッチと、
第２のクロック信号によって駆動される第２の重み付きスイッチと、
前記第２の制御スイッチと前記第２の重み付きスイッチとの間に結合される第２の中間ノードと、
前記中間ノードに結合され、第２のクロック信号の反転によって駆動される第２のプリチャージトランジスタと、
を更に含み、
前記第１の重み付きスイッチが、前記第２の重み付きスイッチと実質的に同じキャパシタンスを有する、
装置。
【請求項６】
請求項２に記載の装置であって、前記キャパシタが、前記第１のクロック信号及び前記第２のクロック信号の混合位相出力を生成するようにインバータに結合される、装置。
【請求項７】
装置であって、
第１のビット値によって駆動される第１の制御スイッチと、
第１のクロック信号によって駆動される第１の重み付きスイッチと、
前記第１の制御スイッチと前記第２の重み付きスイッチとの間に結合される第１の中間ノードと、
前記第１の中間ノードに結合され、前記第１のクロック信号の反転によって駆動される第１のプリチャージトランジスタと、
第２のビット値によって駆動される第２の制御スイッチと、
第２のクロック信号によって駆動される第２の重み付きスイッチと、
前記第２の制御スイッチと前記第２の重み付きスイッチとの間に結合される第２の中間ノードと、
前記第２の中間ノードに結合され、前記第２のクロック信号の反転によって駆動される第２のプリチャージトランジスタと、
前記第１の制御スイッチ、前記第２の制御スイッチ、前記第１のプリチャージトランジスタ、及び前記第２のプリチャージトランジスタに結合されるキャパシタと、
を含む装置。
【請求項８】
請求項７に記載の装置であって、前記キャパシタに結合され、前記キャパシタをプリチャージできる、キャパシタプリチャージトランジスタを更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記制御スイッチ及び前記重み付きスイッチがオフ状態に駆動されるとき前記プリチャージトランジスタがオン状態に遷移される、装置。
【請求項１０】
請求項７に記載の装置であって、
第３のビット値によって駆動される第３の制御スイッチと、
第１のクロック信号によって駆動される第３の重み付きスイッチと、
前記第３の制御スイッチと前記第３の重み付きスイッチとの間に結合される第３の中間ノードと、
前記第３の中間ノードに結合され、前記第１のクロック信号の反転によって駆動される第３のプリチャージトランジスタと、
論理ユニットの前記ビットの反転によって駆動される第４の制御スイッチと、
前記第２のクロック信号によって駆動される第４の重み付きスイッチと、
前記第４の制御スイッチと前記第４の重み付きスイッチとの間に結合される第４の中間ノードと、
前記第４の中間ノードに結合され、前記第２のクロック信号の反転によって駆動される第４のプリチャージトランジスタと、
前記第３の制御スイッチ、前記第４の制御スイッチ、前記第３のプリチャージトランジスタ、及び前記第４のプリチャージトランジスタに結合されるキャパシタと、
を更に含み、
前記第１の重み付きスイッチが、前記第３の重み付きスイッチと実質的に同じキャパシタンスを有する、
装置。
【請求項１１】
システムであって、
複数のタップを有する遅延ロックループ（ＤＬＬ）と、
前記ＤＬＬの連続タップから信号を受信するように結合される位相ブレンダと、
前記位相ブレンダに制御ワードを提供するように前記位相ブレンダに結合される状態機械と、
前記位相ブレンダ及び前記状態機械に結合されるトグル回路と、
前記トグル回路に結合されるデューティサイクル補正回路と、
前記トグル回路及び状態機械に結合されるシグマデルタ変調器と、
を含み、
前記位相ブレンダが、
ビット値によって駆動される制御スイッチ、
クロック信号によって駆動される重み付きスイッチ、
前記制御スイッチと前記重み付きスイッチとの間に結合される中間ノード、及び
前記中間ノードに結合されるプリチャージトランジスタ
を含み、
前記プリチャージトランジスタが前記クロック信号の反転によって駆動される、
システム。
【請求項１２】
請求項１１に記載のシステムであって、前記位相ブレンダが、
第２のビット値によって駆動される第２の制御スイッチと、
第２のクロック信号によって駆動される第２の重み付きスイッチと、
前記第２の制御スイッチと前記第２の重み付きスイッチとの間に結合される第２の中間ノードと、
前記中間ノードに結合される第２のプリチャージトランジスタと、
を更に含み、
前記プリチャージトランジスタが前記第２のクロック信号の反転によって駆動され、
前記第１の重み付きスイッチが、前記第２の重み付きスイッチと実質的に同じキャパシタンスを有する、
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般にデジタル位相補間器に関し、より具体的には、線形応答が改善されたデジタル位相補間器に関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）は多くの従来の回路における周波数合成に用いられてきており、これらのＰＬＬは一般に内部及び／又は外部分周器を含んでいた。これらのＰＬＬ（及び対応する分周器）は、分数周波数を生成するためにも用いられてきたが、通常は比較的高価である（すなわち、スパー及びジッター）。したがって、ＰＬＬ又は基準クロック生成器と共に、又はこれらの内部で用い得る、改良された分数分周器が求められている。更に、こうした分数分周器の設計、及び、利用可能なクロック位相から一層微細な中間位相ステップが導出される必要のある他の回路の設計において用いられることになる、線形性が改善された改良されたデジタル位相補間器も求められている。
【０００３】
従来の回路の幾つかの例は下記文献に記載されている。
【特許文献１】米国特許番号第６，６１７，９０９号
【特許文献２】米国公開番号２００５/００９３５９４
【特許文献３】米国特許番号第５，９４５，８６２号
【特許文献４】米国特許番号第６，１１４，９１４号
【特許文献５】米国特許番号第６，２３６，７０３号
【特許文献６】米国特許番号第６，８０７，５５２号
【特許文献７】米国特許番号第７，２９５，０７７号
【特許文献８】米国特許番号第７，４１７，５１０号
【特許文献９】米国特許番号第７，５９５，６７０号
【特許文献１０】米国特許番号第７，７６４，１３４号
【特許文献１１】米国特許番号第７，８００，４５１号
【非特許文献１】Yang et al, "A High-Frequency Phase-Compensation Fractional N-Frequency Synthesizer." IEEE International Symposium of Circuits and Systems", 2005 ISCAS, May 23-26.2005, pp. 5091-5094
【非特許文献２】Garlepp et al, "A Portable Digital DLL for High-Speed CMOS Interface Circuits", IEEE Journal of Solid-State Circuits, Vol. 34, No. 5, May 1999, pp. 632-644
【非特許文献３】Garlepp et al, "A Portable Digital DLL Architecture for CMOS Interface Circuits", IEEE 1998 Symposium on VLSI Circuits Digest of Technical papers,, pages 214-215
【非特許文献４】Saeki, et al., "A 1.3-Cycle Lock Time, Non-PLL/DLL Clock Multiplier Based on Direct Clock Cycle Interpolation for 'Clock on Demand'"
【非特許文献５】IEEE Journal of Solid-State Circuits, Vol. 35, November 200, pp. 1581-1590
【非特許文献６】Chang et al, "A 0.7-2-GHz Self-Calibrated Multiphase Delay-Locked Loop", IEEE Journal of Solid State Circuits, Vol. 41, No. 5, May 2006, pp. 1051-1061
【発明の概要】
【０００４】
第１の態様が或る装置を提供し、この装置は、ビット値によって駆動される制御スイッチ、クロック信号によって駆動される重み付きスイッチ、制御スイッチと重み付きスイッチとの間に結合される中間ノード、及び中間ノードに結合されるプリチャージトランジスタを含む。プリチャージトランジスタはクロック信号の反転によって駆動される。
【０００５】
更に第１の態様では、制御スイッチ及び重み付きスイッチがキャパシタに結合される。回路プリチャージトランジスタは、キャパシタに結合され、キャパシタをプリチャージできる。プリチャージトランジスタは、制御スイッチ及び重み付きスイッチがオフに駆動されたときオンに遷移される。
【０００６】
第１の態様は更に、反転されたビット値によって駆動される第２の制御スイッチ、第２のクロック信号によって駆動される第２の重み付きスイッチ、第２の制御スイッチと第２の重み付きスイッチとの間に結合される第２の中間ノード、及び、中間ノードに結合される第２のプリチャージトランジスタを提供する。プリチャージトランジスタは第２のクロック信号の反転によって駆動され、第１の重み付きスイッチは第２の重み付きスイッチと実質的に同じキャパシタンスを有する。キャパシタは、第１のクロック信号及び第２のクロック信号の混合位相出力を生成するようにインバータに結合される。ビット値は制御ワードの一部である。
【０００７】
第２の態様が或る装置を提供し、この装置は、第１のビット値によって駆動される第１の制御スイッチと、第１のクロック信号によって駆動される第１の重み付きスイッチと、第１の制御スイッチと第２の重み付きスイッチとの間に結合される第１の中間ノードと、第１の中間ノードに結合され、且つ、クロック信号の反転によって駆動される第１のプリチャージトランジスタと、論理ユニットのビットの反転によって駆動される第２の制御スイッチと、第２のクロック信号によって駆動される第２の重み付きスイッチと、第２の制御スイッチと第２の重み付きスイッチとの間に結合される第２の中間ノードと、第２の中間ノードに結合され、且つ、第２のクロック信号の反転によって駆動される第２のプリチャージトランジスタと、第１の制御スイッチ、第２の制御スイッチ、第１のプリチャージトランジスタ、及び第２のプリチャージトランジスタに結合されるキャパシタとを含む。
【０００８】
第２の態様は、キャパシタに結合され、キャパシタをプリチャージできる回路プリチャージトランジスタを更に提供する。プリチャージトランジスタは、制御スイッチ及び重み付きスイッチの両方がオフに駆動された時に遷移される。キャパシタは、第１のクロック信号及び第２のクロック信号の混合位相出力を生成するようにインバータに結合される。第１のビット値は制御ワードの一部である。
【０００９】
第３の態様が或るシステムを提供し、このシステムは、複数のタップを有する遅延ロックループ（ＤＬＬ）と、ＤＬＬの連続タップから信号を受信するように結合される位相ブレンダと、位相ブレンダに制御ワードを提供するように位相ブレンダに結合される状態機械と、位相ブレンダ及び状態機械に結合されるトグル回路と、トグル回路に結合されるデューティサイクル補正回路と、トグル回路及び状態機械に結合されるシグマデルタ変調器とを含む。位相ブレンダは、ビット値によって駆動される制御スイッチ、クロック信号によって駆動される重み付きスイッチ、制御スイッチと重み付きスイッチとの間に結合される中間ノード、及び中間ノードに結合されるプリチャージトランジスタを含む。プリチャージトランジスタはクロック信号の反転によって駆動される。
【００１０】
更に第３の態様では、制御スイッチ及び重み付きスイッチがキャパシタに結合される。回路プリチャージトランジスタがキャパシタに結合され、キャパシタをプリチャージできる。プリチャージトランジスタは、制御スイッチ及び重み付きスイッチがオフに駆動されたときオンに遷移される。
【００１１】
第３の態様は更に、第２のビット値によって駆動される第２の制御スイッチ、第２のクロック信号によって駆動される第２の重み付きスイッチ、第２の制御スイッチと第２の重み付きスイッチとの間に結合される第２の中間ノード、及び中間ノードに結合される第２のプリチャージトランジスタを提供する。プリチャージトランジスタは第２のクロック信号の反転によって駆動され、第１の重み付きスイッチは、第２の重み付きスイッチと実質的に同じキャパシタンスを有する。キャパシタは、第１のクロック信号及び第２のクロック信号の混合位相出力を生成するようにインバータに結合される。ビット値は制御ワードの一部である。
【００１２】
例示の実施形態を、添付の図面を参照して説明する。
【図面の簡単な説明】
【００１３】
【図１】それぞれの中間ノードに結合されるプリチャージトランジスタを用いる位相ブレンダの一実施形態を示す。
【００１４】
【図２】図１の位相混合のタイミング図を示す。
【００１５】
【図３】図１の位相ブレンダ回路を用いるデジタル位相補間器の一実施形態である。
【００１６】
【図４】図１の位相ブレンダ回路を用いる場合及び用いない場合の補間誤差のグラフである。
【００１７】
【図５Ａ】補間回路の従来技術のジッターのグラフである。
【００１８】
【図５Ｂ】図１の位相ブレンダ回路を用いる補間回路のジッターのグラフである。
【発明を実施するための形態】
【００１９】
図１は、例示のデジタル位相補間器（補間器）１００の形式の位相ブレンダを示す。一般に、補間器１００の重要なパラメータは、その線形性、すなわち、ＩＮＴ＿ＣＬＫ信号等の混合出力クロック信号が、補間器１００の動作の間、理想的な所望の位相にどの程度近いか、である。
【００２０】
補間器１００は、複数のｎＭＯＳトランジスタスイッチ（制御スイッチ）１１１、１１３、１１５、１１７、及び、制御スイッチ１２１、１２３、１２５、１２７を用い、これらは、それぞれ制御ワード「ＳＥＬ」及び「ＳＥＬＺ」（すなわち反転されたＳＥＬ）によって制御される。複数のバイナリ重み付きクロックｎＭＯＳトランジスタスイッチ（重み付きスイッチ）１４１、１４３、１４５、１４７、並びに、重み付きスイッチ１５１、１５３、１５５、及び１５７が、それぞれクロック入力ＣＫ０及びＣＫ１によって制御される。重み付きスイッチ１４１〜１５７は制御スイッチ１１１〜１２７と直列に結合される。
【００２１】
複数のｎＭＯＳ中間ノードプリチャージトランジスタ（中間ノードプリチャージトランジスタ）１３１〜１３４、及び複数の中間ノードプリチャージトランジスタ１３５〜１３８が、それぞれ個別に、それぞれの中間１１２〜１１８及び中間ノード１２２〜１２８に結合される。言い換えれば、中間ノード１１２〜１１８は、中間ノード１１２〜１１８及び中間ノード１２２〜１２８にプリチャージするために、その対応する制御スイッチ１１１〜１２７とその重み付きスイッチ１４１〜１５７との間に結合される。一実施形態において、このプリチャージは、以下でより詳細に説明するように、電圧供給ＶＤＤ１５９を下回る１つのしきい値電圧である。
【００２２】
キャパシタＣ０  １５８も、出力中間ノード１６０、ＩＮＴＣＬＫＢに提供される。キャパシタＣ０  １５８は、電圧供給ＶＤＤ１５９に結合されるｐＭＯＳプリチャージトランジスタ（回路プリチャージトランジスタ）１６３によって、クロック入力ＣＫ０及びＣＫ１の低サイクルにおいてプリチャージされる。
【００２３】
補間器１００において、回路プリチャージトランジスタ１６３のゲートは、２つのクロック位相ＣＫ０及びＣＫ１のＯＲによって制御される。これらのクロックＣＫ０及びＣＫ１の両方が低になると、回路プリチャージトランジスタ１６３は、閉じ、ＣＫ０及びＣＫ１の次の立ち上がりエッジが到達する前に、ＩＮＴＣＫＢを高にプルアップする。言い換えれば、ＣＫ０及びＣＫ１の両方が低になると、回路プリチャージトランジスタ１６３の電圧供給ＶＤＤ１５９のＶｄｄ電圧がＣ０  １５８を横切って供給される。一実施形態において、ＯＲは、インバータ１６２の入力に結合されるＮＯＲゲート１６１の出力として具体化される。
【００２４】
補間器１００は、ＣＫ０及びＣＫ１等の２つのクロック信号、並びに「ＳＥＬ」（及びその論理的に反転された「ＳＥＬＺ」）等の制御ワードを入力として取り、混合された位相出力クロック信号ＩＮＴ＿ＣＬＫを生成し、ここでＩＮＴ＿ＣＬＫの位相は制御ワードの線形関数である。一般に、補間器１００は、クロック信号の中間位相が必要とされる様々な態様で用いられ得る。位相補間器が用いられ得る１つの例が、Erdoganによる米国公開番号２０１２／００９２０５１、発明の名称「微細分数分解能を用いる１から２ｎ−１分数分周器回路」に記載された分数分周器回路であり、その全文が参照により本明細書に組み込まれる。
【特許文献１２】米国特許公開番号２０１２／００９２０５１
【００２５】
従来技術において、従来の位相ブレンダ回路内における２つのｎＭＯＳトランジスタ間のプルダウンパスにおける中間ノードでの電圧は、制御ワードに依存し得、制御ワードの影響を受ける可能性があるため、不利である。これは、内部ノードでの寄生キャパシタンス（トランジスタ寄生及びレイアウト寄生の両方）の存在とスイッチングクロック信号からの静電結合とに起因し得る。
【００２６】
従来技術において、ワードスイッチに印加される制御信号が高である場合、対応するクロックも高になるとき出力キャパシタから接地までの完全なパスが存在し得るため、寄生キャパシタンスは実質的に干渉なしで接地に放電され得る。言い換えれば、所与の重み付き分岐に対するクロックされたスイッチがオンであり、ワードスイッチがオンである場合、ライン内に短絡が存在し、内部ノードの寄生キャパシタンスは放電される。
【００２７】
しかしながら、従来技術において、内部ノードは、入力クロックの立ち上がりエッジからの寄生結合に起因してゼロを上回る電圧までまずチャージされ、次に、プルダウンパスが不完全であるため、制御信号が低である場合、所期のＯＮパスを介して放電される。クロックトランジスタが頂部に配置され得、制御スイッチが底部でそれらと直列に配置され得る従来のシステムにおいて、クロック入力遷移が高であるとき、クロック入力遷移によってイネーブルされ得るトランジスタはオンになる。頂部のクロックトランジスタはオンになるが、その下の制御スイッチトランジスタが特定の制御ワードの値に起因してオフであるセグメントにおいて、それらの間のノードは浮動であるため不利である。
【００２８】
従来技術において、クロック遷移が高であるとき、これは、クロックトランジスタのゲートと従来技術の浮動内部ノードとの間の静電結合に起因して、このノードに有限のチャージ量を配する。底部の制御トランジスタがオフであるため、このチャージはこの制御トランジスタを介して接地に放電され得ない。しかしながら、それにもかかわらず頂部のクロックトランジスタはオンであるため、少なくとも１つ又は複数のｎＭＯＳプルダウンセグメントを通じた接地までのパスが存在する。接地までのこのパスは、内部ノードから接地に結合されたクロックトランジスタを通る。したがって、内部ノードでのチャージはこのパスを介して除去される。しかしながら、キャパシタに対して電気的に直列でもある中間プルダウンノードに格納された所期のチャージに加えて、高に向かうクロック上の内部ノードに存在するチャージ量は、制御ワードと内部ノード上の前の電圧とに依存するため、出力位相は非線形となる。
【００２９】
これは、従来技術において、依然として未選択の内部ノード上に内部キャパシタンス及びチャージが存在するためであり得る。このチャージ量は制御ワードＳＥＬに依存する。内部キャパシタンス及びそれに対するチャージは、所与の重み付き分岐によって与えられる有効重みに影響を与える。したがって、出力位相は所望なように制御ワードＳＥＬに対する線形関係を負わない。その結果、ジッターが増加する。
【００３０】
最悪の偏移のうちのいくつかは境界上で、すなわち制御０から１５又はその逆にスイッチするとき、発生する。結果として、従来の位相ブレンダ回路は、現在の制御ワードに対するだけでなく、前の制御ワード上に対する、位相補間器出力位相の依存性を導入するメモリ効果をも呈し得る。米国特許公開番号２０１２／００９２０５１で例示された分数分周器等のブロックで用いられる場合、これは付加的なジッター、すなわち時間的なクロックエッジの理想的でない配置、をもたらす。
【００３１】
従来技術とは異なり、プリチャージトランジスタ１３１〜１３４及び１３５〜１３８を用いることで、制御スイッチ１１１〜１１７と重み付きスイッチ１４１〜１４７との間のプルダウンパス内、及び制御スイッチ１２１〜１２７と重み付きスイッチ１５１〜１５７との間のプルダウンパス内の、中間ノード１１２〜１１８及び１２２〜１２８の電圧は、それぞれ、前の制御ワードに依存しないため有利である。一実施形態において、これらの中間ノード１１２〜１１８及び１２２〜１２８は、電圧供給１５９を下回るプリチャージトランジスタ１３１〜１３８の１つのしきい値電圧までプリチャージされる。一実施形態において、これらのプリチャージトランジスタ１３１〜１３８のゲートは、反転されたクロック入力ＣＫ０Ｚ及びＣＫ１Ｚによって制御される。
【００３２】
補間器１００の一実施形態において、重み付きスイッチ１４１〜１５７の制御ゲートに用いられる複数の遅延クロック信号ＣＫ０＿１及びＣＫ１＿１は、ＣＫ０＿２及びＣＫ１＿２に対しても遅延される。ＣＫ０＿２及びＣＫ１＿２は、回路プリチャージトランジスタ１６３のゲートを制御するために用いられる。これは、キャパシタ１５９のプリチャージパスとプルダウンパスとの間のいかなる競合をも避けるために実行される（すなわち、プルダウンパスは、制御スイッチ１１１〜１２７及びその重み付きスイッチ１４１〜１５７の両方がオンの場合である）。
【００３３】
従来の補間器において、プルダウンパスがオンのときｐＭＯＳプリチャージトランジスタがオンであり導通されている場合、ｐＭＯＳキャパシタプリチャージトランジスタによって提供される同時プルアップパスは、導通されるとき、従来技術の中間ノードの放電と競合し得る。従来の回路において、プルアップパスは、そのゲートが常に接地に接続されているｐＭＯＳトランジスタであり得る。したがって、プルアップパスは常にオンである。この場合、中間ノードの放電時間はプルダウンパスによって完全に制御されないため、デジタル制御ワードによって完全に制御されないことになる。これは、従来技術の補間器の最終出力位相を、制御ワード入力に正比例しない非線形とするため、望ましくない。
【００３４】
補間器１００の一実施形態において、この望ましくない状態は、プルダウンパスがすでにオフである、入力クロックＣＫ０＿１及びＣＫ１＿１がどちらも低状態に遷移した後に限り、回路プリチャージトランジスタ１６３をアクティブにすることによって、回避される。
【００３５】
一実施形態において、制御ワードＳＥＬ及びＳＥＬＺは、クロック入力の立ち上がりエッジに先立って設定され準備され、制御スイッチ１１１〜１１７及び１２１〜１２７にそれぞれ印加される。ＣＫ０及びＣＫ１の立ち上がりエッジが重み付きスイッチ１４１〜１４７に到達すると、制御ワードＳＥＬは、キャパシタＣ０  １５９の放電のタイミングに対する前（ＣＫ０）及び後（ＣＫ１）クロック入力の相対的寄与を制御する。
【００３６】
一実施形態において、制御ワードＳＥＬ及びＳＥＬＺは、クロック入力の立ち上がりエッジに先立って設定され準備され、制御スイッチ１１１〜１１７及び１２１〜１２７にそれぞれ印加される。ＣＫ０及びＣＫ１の立ち上がりエッジが重み付きスイッチ１４１〜１４７に到達すると、制御ワードＳＥＬは、キャパシタＣ０  １５９の放電のタイミングに対する前（ＣＫ０）及び後（ＣＫ１）クロック入力の相対的寄与を制御する。
【００３７】
回路１００において、反転された入力クロックＣＫ０Ｚ及びＣＫ１Ｚが低になるとき、ＣＫ０クロック信号とＣＫ１クロック信号との間の立ち上がりエッジの補間は完了する。ここで、重み付きスイッチ１４１〜１４７及び１５１〜１５７を介した開回路が存在する。しかしながら、反転された入力クロックＣＫ０Ｚ及びＣＫ１Ｚが低になるのと実質的に同時に、反転されたクロックＣＫ０Ｚ及びＣＫ１Ｚが高になり、中間ノード１１２〜１１８及び中間ノード１２２〜１２８のすべては、これらの中間ノードでのいずれの以前の所与の制御ワード又は寄生キャパシタンスの大きさにも関係なく、同じ電圧までのプリチャージが可能である。その後、クロック信号ＣＫ０及びＣＫ１が高になるとき、ＣＫ０Ｚ及びＣＫ１Ｚは低になり、プリチャージトランジスタ１３１〜１３８はオフになって、制御ワードに関係なく、現在の制御ワード入力及び同じ内部チャージ状態に基づく補間を実行することが可能となる。
【００３８】
一実施形態において、クロック信号は、補間器１００のｎＭＯＳスタックの底部に配置された重み付きスイッチ１４１〜１４７及び１５１〜１５７に結合され、制御スイッチ１１１〜１１７及び１２１〜１２７は頂部に配置される。これは、その対応するプリチャージトランジスタ１３１〜１３８及び底部ｎＭＯＳトランジスタ重み付きスイッチ１４１〜１５７が同時にオンになることに起因して短絡回路電流が存在しないように、成される。一実施形態において、ＳＥＬなどの制御ワードに応じて、制御スイッチ１１１〜１１７のうちの幾つかはオンであり幾つかはオフであり、制御スイッチ１２１〜１２７は、ＳＥＬＺなどの反転された制御ワードに応じてオン及びオフである。
【００３９】
補間器１００において、プリチャージトランジスタ１３１〜１３８は、時間の半分の低クロック位相中はオンである。仮定として、制御スイッチが放電パスの底部に配置された場合、その特定の制御ワードに対してオンであるスイッチは、プリチャージトランジスタが高でありこれらのプリチャージトランジスタがオンであるときは必ず、プリチャージトランジスタに直列に供給源から接地までの完全な短絡回路パスを提供する。しかしながら、この仮定の短絡回路パスを回避するために、重み付きスイッチ１４１〜１５７が導電性パスの底部に配置され、プリチャージトランジスタ１３１〜１３８は、重み付きスイッチ１４１〜１５７を駆動するクロック信号の反転によって制御される。
【００４０】
一実施形態では、補間器１００において、重み付きスイッチ１４１〜１５７は、その対応する制御スイッチ１１１〜１２７のバイナリ制御ビットに正比例するサイズとされる。例えば、重み付きスイッチ１４１の幅が１単位の場合、重み付きスイッチ１４３は２単位の幅を有するようなサイズとされ、重み付きスイッチ１４５は４単位の幅を有するようなサイズとされ、重み付きスイッチ１４７は８単位の幅を有するようなサイズとされる。重み付きスイッチ１５１〜１５７は、それらの制御ビットに比例して同様にサイズが決定される。これにより、重み付きスイッチ１４１〜１５７であるｎＭＯＳトランジスタで構成されるプルダウンパス全体の強度をデジタル制御することができる。一般に、重み付きスイッチ１４１〜１５７のそれぞれは、その個別のサイズに比例したキャパシタンスを有する。これにより、ノード１６０の放電時間のデジタル制御が可能になり、これが出力のタイミングを制御する。一実施形態において、均一性のために、トランジスタ重み付きスイッチ１４１〜１５７のゲート長さは同一に保たれ、それらの幅は、それらが制御ワード内に提示する対応するバイナリ位置に比例して調節される。
【００４１】
以下の説明では、説明しやすいように特定の要素に番号が付けられている。しかしながら、番号付きセットのうちの他の適切な番号付き要素も用い得ることに留意されたい。一実施形態において、制御スイッチ１１１などの制御スイッチはビット値によって駆動され、重み付きスイッチ１４１などの重み付きスイッチはクロック信号によって駆動される。中間ノード１１２などの中間ノードは、制御スイッチ１１１と重み付きスイッチ１４１との間に結合される。プリチャージトランジスタ１３１などのプリチャージトランジスタは、中間ノード１１２に結合され、プリチャージトランジスタ１３１はクロック信号の反転によって駆動される。制御スイッチ１１１及び重み付きスイッチ１４１は、キャパシタ１５８に結合される。キャパシタプリチャージトランジスタ１６３はキャパシタ１５８に結合され、キャパシタ１５８をプリチャージできる。制御スイッチ１１１及び重み付きスイッチ１４１がオフ状態に駆動されるとき、プリチャージトランジスタ１３１はオン状態に遷移される。
【００４２】
更なる実施形態において、回路１００は、反転されたビット値によって駆動される制御スイッチ１２１などの第２の制御スイッチと、第２のクロック信号によって駆動される重み付きスイッチ１５１などの第２の重み付きスイッチと、第２の制御スイッチ１２１と第２の重み付きスイッチ１５１との間に結合された中間ノード１２２などの第２の中間ノードと、中間ノード１２２に結合されたプリチャージトランジスタ１３５などの第２のプリチャージトランジスタとを更に含む。プリチャージトランジスタ１３５は第２のクロック信号の反転によって駆動される。第１の重み付きスイッチ１４１は、第２の重み付きスイッチ１５１と実質的に同じキャパシタンスを有する。キャパシタ１５８は、第１の制御スイッチ１１１、第２の制御スイッチ１２１、第１の重み付きトランジスタ１４１、及び第２の重み付きトランジスタ１５１に結合される。キャパシタ１５８は、第１のクロック信号及び第２のクロック信号の混合位相出力を生成するようにインバータ１６５に結合される。ビット値は制御ワードの一部である。
【００４３】
更に他の実施形態において、制御スイッチ１１３などの第３の制御スイッチが、第２のビット値によって駆動される。重み付きスイッチ１４３などの第３の重み付きスイッチが、クロック信号によって駆動される。ノード１１４などの第３の中間ノードが、第３の制御スイッチ１１３と第３の重み付きスイッチ１４３との間に結合される。プリチャージトランジスタ１３２などの第３のプリチャージトランジスタが、第３の中間ノード１１４に結合され、第３のプリチャージトランジスタ１３２はクロック信号の反転によって駆動される。制御スイッチ１２３などの第４の制御スイッチが、第２のビットの反転によって駆動される。重み付きスイッチ１５１などの第４の重み付きスイッチが、第２のクロック信号によって駆動される。ノード１２４などの第４の中間ノードが、第４の制御スイッチ１２３と第４の重み付きスイッチ１５３との間に結合される。プリチャージトランジスタ１３６などの第４のプリチャージトランジスタが、第４の中間ノード１２４に結合され、第４のプリチャージトランジスタ１３６は第２のクロック信号の反転によって駆動される。キャパシタ１５８は、第３の制御スイッチ１１３、第４の制御スイッチ１２３、第３のプリチャージトランジスタ１３２、及び第４のプリチャージトランジスタ１３６に結合される。更なる実施形態において、第１の重み付きスイッチ１４１は、第３の重み付きスイッチ１４３の実質的に２倍のキャパシタンスを有する。
【００４４】
次に図２を見ると、タイミング図２００の一実施形態が示されている。一般に、中間ノード１１２〜１１８及び中間ノード１２２〜１２８はすべて、ＣＫ０Ｚ及びＣＫ１Ｚクロックが低になるとき電圧供給１５９を下回る１つのしきい値電圧までプリチャージされる。中間ノード１１２〜１１８及び中間ノード１２２〜１２８は、入力クロックＣＫ０及びＣＫ１の高サイクルによるＳＥＬに応じて、選択的に接地に放電される。この方式のノード１１２〜１１８及び１２２〜１２８のプリチャージは、すべての中間ノードのチャージ状態が制御ワードに関係なく各補間器に対して同じであるという効果を有する。したがって、メモリ及び履歴効果は、消去されるか又は実質的に消去される。
【００４５】
タイミング図２００において、ＣＫ０信号が重み付きスイッチ１４１〜１４７に印加され、ＣＫ１信号がスイッチ１５１〜１５７に印加される。ＰＣＨＧＺは、ｐＭＯＳプリチャージトランジスタ１６３に印加される信号である。ＰＣＨＧＺは低アクティブ信号であり、すなわち、ｐＭＯＳデバイスであるキャパシタプリチャージトランジスタ１６３は、ＰＣＨＧＺが低であるときアクティブにされ及びオンになる。これは、ＣＫ０及びＣＫ１が低になると生じる。
【００４６】
図に示されるように、ＩＮＴＣＬＫＢノードは、ＣＬＫ１及びＣＬＫ２の両方が印加されるとき降下する電圧値である。これは、ＳＥＬ（及びＳＥＬＺ）コマンドに従い、重み付きスイッチ１４１〜１４７がオンであるか、又は重み付きスイッチ１５１〜１５７がオンであるかのいずれかによって生じる。内部ノード１５８での負の遷移は、ＳＥＬコマンドによって決定されるように、ＣＫ０の立ち上がりエッジ後に開始し、立ち上がりエッジＣＫ１を介して継続する。同様に、ＩＮＴＣＬＫＢは、ＣＫ０及びＣＫ１の両方の立ち下がりエッジ後に高になる。
【００４７】
図２に示されるように、入力クロックが高から低に遷移した後、すなわち、正のエッジの補間が完了した後、ＩＮＴＣＬＫＢノード１５８は、プリチャージトランジスタ１６３などの回路プリチャージトランジスタを介してＶＤＤまでプリチャージされる。回路プリチャージトランジスタ１６３のゲートは、ＰＣＨＧＺによって制御される。ＣＫ０＿１及びＣＫ１＿１が低になった後にこの信号が低になるとき、回路プリチャージトランジスタ１６３はＩＮＴＣＬＫＢノード１５８を高にプルし、これを立ち上がりエッジ補間のために設定する。同時に、内部ノード１１２〜１２８もＶＤＤ−Ｖｔ（ｎＭＯＳプリチャージトランジスタ１３１〜１３８のしきい値電圧）まで高にプリチャージされる。
【００４８】
次に図３を見ると、位相ブレンダ３１２として図１の位相ブレンダ１００を用いる分数分周器３００の一例が見られる。分周器３００は概して、プリスケーラ３０２、遅延ロックループ（ＤＬＬ）３０４、マルチプレクサ又はＭＵＸ３０６及び３２０、状態機械３０５、ラッチ３１０−１〜３１０−Ｒ、位相ブレンダ又は補間器３１２、トグル回路３１４、デューティサイクル補正回路又はＤＣＣ、及びシグマ−デルタ変調器又はＳＤＭ３１６、並びに分周器３２２を含む。
【００４９】
動作において、分周器が、ＰＬＬからクロック信号ＰＣＬＫを受信し、分周の大きさを示す制御ワードＤＩＶに基づいて分周されたクロック信号ＣＬＫＯＵＴを生成する。典型的には、制御ワードＤＩＶは、例えば、整数設定用に１０ビット、粗い分数設定用に８ビット、及び微細な分数設定用に１２ビットを有する、３０ビット長とすることができる。一般に、プリスケーラ３０２は、ＤＬＬ２０４が用いるためにクロック信号ＰＣＬＫを分周（例えば２で分周）する。いくつかのタップ（すなわち１６）を有するＤＬＬ３０４は、これらのタップで（プリスケーラ３０２から）プリスケールされたクロック信号のいくつかの位相ＣＬＫ１〜ＣＬＫＲを生成することができる。プリスケールされたクロック信号のこれらの位相ＣＬＫ１〜ＣＬＫＲの各々は概して、ＭＵＸ３０６及び状態機械３０５の入力端末に提供される。各位相ＣＬＫ１〜ＣＬＫＲは、それぞれのラッチ３１０−１〜３１０−Ｒ（これらは、分周比の分数部分に応じてＤフリップフロップ又はラッチとして動作するように構成され得る）にも提供され得る。状態機械３０８（これは、制御ワードＤＩＶから整数設定及び粗い分数設定を受信し得る）は、連続位相ＭＣＬＫ１及びＭＣＬＫ２（これらは、例えば、ＭＵＸ３０６に入力される位相ＣＬＫ１〜ＣＬＫＲからの位相ＣＬＫ（ｉ）及びＣＬＫ（ｉ＋１）に対応し得る）を選択するように、（選択信号ＳＥＬ１〜ＳＥＬＲを用いてラッチ３１０−１〜３１０−Ｒを介して）ＭＵＸ３０６を制御する。
【００５０】
位相ブレンダ３１２は概して、連続位相ＣＫ０及びＣＫ１を補間することによってより微細な中間位相を生成し、位相ブレンダ３１２の出力ＩＮＴ＿ＣＬＫは、状態機械３０５（これはイネーブル信号ＥＮを提供し得る）によってイネーブルされ得るトグル回路３１４（これはＤフリップフロップとし得る）に対するクロック信号として用いられ得る。トグル回路３１４からのこの出力信号ＦＲＡＣ＿ＤＩＶは、ＤＣＣ３１８及び分周器３２２に提供され得る。ＭＵＸ３２０は、出力クロック信号ＣＬＫＯＵＴを精密にするように、分周器３２０（これは例えば２で分周する分周器とし得る）及びＤＣＣ３１８（これは制御ワードＤＩＶに基づき得る）の出力間から選択され得る。また、精密な分周比を生成し、一般に低い決定論的ジッターを維持するために連続位相ＣＫ０及びＣＫ１から導出される２つの混合位相間の出力クロック信号ＣＬＫＯＵＴをディザリングするため、ＳＤＭ３１６が状態機械３０５への制御信号を提供し得るように、トグル回路３１４の出力信号ＦＲＡＣ＿ＤＩＶが、ＳＤＭ３１６（これは、制御ワードＤＩＶから精密な分数設定も受信し得、１次ＳＤＭであり得る）に提供され得る。
【００５１】
次に図４にうつると、回路１００を位相ブレンダ３１２として用いる場合の、従来技術に比べて低減されたジッターの一例が示される。図示されるように、ジッターノイズは極端な場合、例えば５分の１に減じることができる。差分非線形性（ＤＮＬ）がピコ秒（＝１０−１２秒）で示される。このグラフはＳＰＩＣＥ（登録商標）シミュレーション結果から構築されている。
【００５２】
次に図５Ａにうつると、ジッターの従来技術の内容が示されている。この図は、出力クロックの複数期間が互いに頂部で折り返されているアイダイアグラムを示す。理想的な出力の場合、すべてのエッジは互いに頂部に位置することになる。実際のケースでは、タイミングの非理想性に起因して、折り返されたエッジの広がりがある。これは、この信号に関連付けられたタイミングジッターの兆候である。したがって、折り返されたエッジの広がりを小さくすること、すなわち一層少ないジッターを有すること、が望ましい。
【００５３】
図５Ａは、位相補間器の以前の実装を用いる分数分周器出力に関する、アイダイアグラム及びそれに関連付けられたジッターを示す。ジッターに対する位相補間器の影響を示すために、このシミュレーションでは理想的なＤＬＬ（遅延ロックループ）が用いられる。したがって、全ジッターが位相補間器の非線形性によるものである。
【００５４】
図５Ｂは、図１に記載した位相補間器を用いる場合の、対応するアイダイアグラム及びその結果のジッターを示す。図から分かるように、本願で説明する位相補間器は、大幅に改善された線形性により、分数分周器の出力ジッターの大幅な減少を生じさせる。このグラフは、ＳＰＩＣＥ（登録商標）シミュレーション結果から構築されている。
【００５５】
本明細書が関連する当業者であれば、説明された実施形態に対して、その他及び更なる追加、削除、置換、及び改変が成され得ることを理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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