(57)【要約】  超小型電子パッケージ５１０が、対向する第１の表面５２１及び第２の表面５２７を有する基板５２０と、超小型電子素子の少なくとも２つの対５０７ａ、５１２ｂと、第２の表面において露出した複数の端子５２５とを備えることができる。超小型電子素子の各対５０７は、上側超小型電子素子５３０ｂ及び下側超小型電子素子５３０ａを含むことができる。超小型電子素子の対５０７は、基板５２０の第１の表面５２１に対して平行な水平方向Ｈにおいて互いに十分離間することができる。各下側超小型電子素子５３０ａは、前面５３１と、この前面における複数のコンタクト５３５とを有することができる。上側超小型電子素子５３０ｂのそれぞれの表面５３１は、基板５２０の第１の表面５２１及びその対内の下側超小型電子素子５３０ａの上に少なくとも部分的に重なることができる。【選択図】図５Ａ
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【特許請求の範囲】
【請求項１】
超小型電子パッケージであって、
対向する第１の表面及び第２の表面を有する基板と、
超小型電子素子の少なくとも２つの対であって、超小型電子素子の各対は、上側超小型電子素子及び下側超小型電子素子を含み、前記超小型電子素子の対は、前記基板の前記第１の表面に対して平行な水平方向において互いに十分離間し、各下側超小型電子素子は、前面と、該前面における複数のコンタクトとを有し、前記下側超小型電子素子の前記前面は、前記第１の表面に対して平行であるとともに該第１の表面の上に重なる単一の平面に配置され、前記上側超小型電子素子のそれぞれの表面は、前記基板の前記第１の表面の上に重なるとともに、その対内の前記下側超小型電子素子の上に少なくとも部分的に重なり、前記超小型電子素子は、メモリ記憶アレイ機能を主として提供するようにともに構成されている、超小型電子素子の少なくとも２つの対と、
前記第２の表面において露出した複数の端子であって、該端子は、該超小型電子パッケージの外部の少なくとも１つの構成要素に該超小型電子パッケージを接続するように構成されている、複数の端子と、
各下側超小型電子素子の前記コンタクトのうちの少なくとも幾つかから前記端子のうちの少なくとも幾つかに延在する電気的接続部と、
を備える、超小型電子パッケージ。
【請求項２】
前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置され、前記第１の軸及び前記第２の軸は、互いに対して横向きである、請求項１に記載の超小型電子パッケージ。
【請求項３】
前記第１の軸及び前記第２の軸は、互いに対して直交する、請求項２に記載の超小型電子パッケージ。
【請求項４】
前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置され、前記第１の軸及び前記第２の軸は、互いに平行である、請求項１に記載の超小型電子パッケージ。
【請求項５】
前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含む、請求項１に記載の超小型電子パッケージ。
【請求項６】
前記下側超小型電子素子のそれぞれの前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定するコンタクトの列に配置され、前記第１の軸及び前記第３の軸は、互いに平行であり、前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きである、請求項５に記載の超小型電子パッケージ。
【請求項７】
前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子であり、前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置され、前記第１の下側超小型電子素子の上に少なくとも部分的に重なる前記上側超小型電子素子は、前記第２の下側超小型電子素子の上にも少なくとも部分的に重なる、請求項１に記載の超小型電子パッケージ。
【請求項８】
前記端子は、エリアアレイに配置され、前記端子は、互いに同一平面上にある露出した接触面を有する、請求項１に記載の超小型電子パッケージ。
【請求項９】
前記電気的接続部は、前記下側超小型電子素子のそれぞれのコンタクトと、前記基板の前記第１の表面において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含む、請求項１に記載の超小型電子パッケージ。
【請求項１０】
前記上側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第１の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第１の開口部と位置合わせされた少なくとも一部を有する第１のリードを含む、請求項１に記載の超小型電子パッケージ。
【請求項１１】
前記下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第２の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第２の開口部と位置合わせされた少なくとも一部を有する第２のリードを含む、請求項１０に記載の超小型電子パッケージ。
【請求項１２】
前記下側超小型電子素子のそれぞれの前記前面は、前記基板の前記第１の表面の方に向き、前記上側超小型電子素子のそれぞれの前記前面は、該上側超小型電子素子のそれぞれの該前面におけるコンタクトが、その対内の前記下側超小型電子素子の縁部を越えて配置されるように、その対内の前記下側超小型電子素子の背面の上に部分的に重なる、請求項１１に記載の超小型電子パッケージ。
【請求項１３】
前記上側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第１の開口部のうちの対応するものの上に重なり、前記下側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第２の開口部のうちの対応するものの上に重なり、上側超小型電子素子及び下側超小型電子素子の各対の前記対応する第１の開口部及び第２の開口部は、互いに離間している、請求項１２に記載の超小型電子パッケージ。
【請求項１４】
前記上側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの上側超小型電子素子の前記前面の中央領域において列に配置され、前記上側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第１の開口部のうちの対応するものの長さの方向に延在する、請求項１２に記載の超小型電子パッケージ。
【請求項１５】
前記下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの下側超小型電子素子の前記前面の中央領域において列に配置され、前記下側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第２の開口部のうちの対応するものの長さの方向に延在する、請求項１４に記載の超小型電子パッケージ。
【請求項１６】
前記第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有し、前記第１の開口部のそれぞれの前記幅は、該第１の開口部の該幅と同じ方向における、該第１の開口部の上に重なる前記上側超小型電子素子のうちの前記対応するものの幅よりも大きくない、請求項１５に記載の超小型電子パッケージ。
【請求項１７】
前記リードのうちの少なくとも幾つかは、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方を通って延在するワイヤボンドを含む、請求項１１に記載の超小型電子パッケージ。
【請求項１８】
前記リードの全ては、前記少なくとも１つの第１の開口部を通って延在するワイヤボンドである、請求項１１に記載の超小型電子パッケージ。
【請求項１９】
前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在し、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在する、請求項１１に記載の超小型電子パッケージ。
【請求項２０】
前記リードのうちの少なくとも幾つかはリードボンドを含む、請求項１１に記載の超小型電子パッケージ。
【請求項２１】
各上側超小型電子素子は、その前記前面において露出した複数のコンタクトを有し、前記前面の縁部に隣接して配置されたコンタクトの少なくとも１つの列に配置され、各コンタクトの列は、前記下側超小型電子素子のうちの前記対応するものの縁部を越えて配置されている、請求項１０に記載の超小型電子パッケージ。
【請求項２２】
前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子であり、前記第２の下側超小型電子素子の前面が、前記第１の表面に対して平行な前記単一の平面に配置され、前記第１の下側超小型電子素子の前記背面の上に少なくとも部分的に重なる前記上側超小型電子素子の前記前面は、前記上側超小型電子素子の前記前面における前記コンタクトが、前記第２の下側超小型電子素子の縁部を越えて配置されるように、前記第２の下側超小型電子素子の背面の上にも少なくとも部分的に重なる、請求項１２に記載の超小型電子パッケージ。
【請求項２３】
前記第２の下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第３の開口部の上に重なり、前記電気的接続部は、前記少なくとも１つの第３の開口部と位置合わせされた少なくとも一部を有する第３のリードを含む、請求項２２に記載の超小型電子パッケージ。
【請求項２４】
前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの超小型電子素子の前記前面の中央領域において列に配置され、前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトの列は、それぞれの前記少なくとも１つの第１の開口部、前記少なくとも１つの第２の開口部、及び前記少なくとも１つの第３の開口部のうちの対応するものの長さの方向に延在する、請求項２３に記載の超小型電子パッケージ。
【請求項２５】
前記第１の開口部、前記第２の開口部、及び前記第３の開口部のそれぞれは、その長さに対して横向きの方向に幅を有し、前記開口部のそれぞれの前記幅は、該開口部の該幅と同じ方向における、該開口部の上に重なる前記超小型電子素子のうちの前記対応するものの幅よりも大きくない、請求項２４に記載の超小型電子パッケージ。
【請求項２６】
前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在し、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在し、前記第３のリードの全ては、前記少なくとも１つの第３の開口部を通って延在する、請求項２３に記載の超小型電子パッケージ。
【請求項２７】
前記超小型電子パッケージは、超小型電子素子の４つの対を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
【請求項２８】
前記超小型電子パッケージは、超小型電子素子の４つの対を備え、各超小型電子素子の前記コンタクトは、９つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
【請求項２９】
前記超小型電子パッケージは、９つの超小型電子素子を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
【請求項３０】
前記超小型電子パッケージは、超小型電子素子の２つの対を備え、各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
【請求項３１】
前記超小型電子パッケージは、超小型電子素子の２つの対を備え、各超小型電子素子の前記コンタクトは、１６個のデータＩ/Ｏコンタクトを含む、請求項１に記載の超小型電子パッケージ。
【請求項３２】
前記超小型電子パッケージにおいて、前記端子のうちの少なくとも幾つかと、前記超小型電子素子のうちの１つ又は複数とに電気的に接続されたバッファ素子を更に備え、該バッファ素子は、該超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている、請求項１に記載の超小型電子パッケージ。
【請求項３３】
前記バッファ素子は、前記基板の前記第１の表面に実装される、請求項３２に記載の超小型電子パッケージ。
【請求項３４】
前記バッファ素子は、前記基板の前記第２の表面に実装される、請求項３２に記載の超小型電子パッケージ。
【請求項３５】
前記少なくとも１つの信号は、前記超小型電子パッケージに転送される前記アドレス信号の全てを含む、請求項３２に記載の超小型電子パッケージ。
【請求項３６】
前記少なくとも１つの信号は、前記超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含み、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項３２に記載の超小型電子パッケージ。
【請求項３７】
前記少なくとも１つの信号は、前記超小型電子パッケージによって受信された前記データ信号の全てを含む、請求項３２に記載の超小型電子パッケージ。
【請求項３８】
前記基板に実装されるとともに識別情報を記憶するように構成された不揮発性メモリ素子を更に備え、該不揮発性メモリ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続されている、請求項１に記載の超小型電子パッケージ。
【請求項３９】
温度センサを更に備える、請求項１に記載の超小型電子パッケージ。
【請求項４０】
前記基板に実装されたデカップリングコンデンサ素子を更に備え、該デカップリングコンデンサ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続されている、請求項１に記載の超小型電子パッケージ。
【請求項４１】
前記基板は、該基板の平面における熱膨張係数が１２ｐｐｍ／℃未満である材料から実質的になる要素である、請求項１に記載の超小型電子パッケージ。
【請求項４２】
前記基板は、該基板の平面における熱膨張係数が３０ｐｐｍ／℃未満である材料から実質的になる誘電体素子を備える、請求項１に記載の超小型電子パッケージ。
【請求項４３】
前記超小型電子素子は、アドレス指定可能メモリモジュールとしてともに機能するように構成され、前記超小型電子パッケージは、前記超小型電子素子のそれぞれにおいて受信されたデータの一部を記憶するように構成されている、請求項１に記載の超小型電子パッケージ。
【請求項４４】
前記超小型電子パッケージは、デュアルインラインメモリモジュールとして機能するように構成されている、請求項４３に記載の超小型電子パッケージ。
【請求項４５】
前記超小型電子パッケージは、同じコマンド及び信号インタフェースを有し、デュアルインラインメモリモジュールと同じ量のデータを転送するように構成されている、請求項４４に記載の超小型電子パッケージ。
【請求項４６】
前記超小型電子素子のそれぞれは、主としてメモリ記憶アレイ機能を提供するように構成されている、請求項１に記載の超小型電子パッケージ。
【請求項４７】
前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含む、請求項１に記載の超小型電子パッケージ。
【請求項４８】
前記超小型電子素子のそれぞれは、該超小型電子素子のうちの他のものと機能的及び機械的に同等である、請求項１に記載の超小型電子パッケージ。
【請求項４９】
前記基板の前記第２の表面は、その中央部分を占有する中央領域を有し、前記端子のうちの少なくとも幾つかは、前記中央領域に配置された第１の端子である、請求項１に記載の超小型電子パッケージ。
【請求項５０】
前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含み、超小型電子素子の各対は、前記基板の前記第１の表面と前記第２の表面との間に延在する開口部の上に少なくとも部分的に重なり、各開口部は、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定する長さを有し、前記第１の軸及び前記第３の軸は、互いに平行であり、前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きであり、前記中央領域は、前記第１の軸、前記第２の軸、前記第３の軸、及び前記第４の軸によって境界が定められる、請求項４９に記載の超小型電子パッケージ。
【請求項５１】
前記各開口部は、外側開口部であり、超小型電子素子の各対は、前記外側開口部のうちの対応するもの隣接して前記基板の前記第１の表面と前記第２の表面との間に延在する内側開口部の上に少なくとも部分的に重なり、各内側開口部は、前記外側開口部のうちの前記対応するものの前記長さによって規定される前記軸よりも前記基板の重心に近い軸を規定する長さを有する、請求項４９に記載の超小型電子パッケージ。
【請求項５２】
前記第１の端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを搬送するように構成されている、請求項５０に記載の超小型電子パッケージ。
【請求項５３】
前記第１の端子は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のうちの少なくとも幾つかを搬送するように構成され、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックであり、前記第１の端子は、前記超小型電子素子のうちの少なくとも２つによって共有される、請求項５０に記載の超小型電子パッケージ。
【請求項５４】
前記第１の端子は、前記超小型電子素子のそれぞれによって共有される、請求項５３に記載の超小型電子パッケージ。
【請求項５５】
前記超小型電子素子のうちの少なくとも１つと熱連通する放熱体を更に備える、請求項１に記載の超小型電子パッケージ。
【請求項５６】
前記放熱体は、前記上側超小型電子素子のそれぞれの背面の上に少なくとも部分的に重なる、請求項５５に記載の超小型電子パッケージ。
【請求項５７】
前記放熱体は、前記下側超小型電子素子のそれぞれの前記背面の上に少なくとも部分的に重なる、請求項５６に記載の超小型電子パッケージ。
【請求項５８】
請求項１に記載の複数の超小型電子パッケージを備える超小型電子アセンブリであって、パネルコンタクトを有する回路パネルを更に備え、前記パッケージの前記端子は、前記パネルコンタクトにボンディングされる、請求項１に記載の複数の超小型電子パッケージを備える超小型電子アセンブリ。
【請求項５９】
前記回路パネルは、前記超小型電子パッケージのそれぞれに及びそれぞれから信号を運搬する共通の電気インタフェースを有する、請求項５８に記載の超小型電子アセンブリ。
【請求項６０】
前記超小型電子パッケージのそれぞれは、デュアルインラインメモリモジュールと同じ機能を有するように構成されている、請求項５８に記載の超小型電子アセンブリ。
【請求項６１】
前記回路パネルはマザーボードである、請求項５８に記載の超小型電子アセンブリ。
【請求項６２】
前記回路パネルは、マザーボードに取り付けられるように構成されたモジュールである、請求項５８に記載の超小型電子アセンブリ。
【請求項６３】
前記回路パネルに実装されるとともに前記超小型電子パッケージのうちの少なくとも幾つかに電気的に接続されたバッファ素子を更に備え、該バッファ素子は、前記超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている、請求項５８に記載の超小型電子アセンブリ。
【請求項６４】
前記少なくとも１つの信号は、前記超小型電子アセンブリに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含み、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項６３に記載の超小型電子アセンブリ。
【請求項６５】
前記少なくとも１つの信号は、前記超小型電子アセンブリによって受信された前記データ信号の全てを含む、請求項６３に記載の超小型電子アセンブリ。
【請求項６６】
請求項５８に記載の複数の超小型電子アセンブリを備えるモジュールであって、各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれに及びそれぞれから信号を運搬する第２の回路パネルに電気的に結合されている、請求項５８に記載の複数の超小型電子アセンブリを備えるモジュール。
【請求項６７】
請求項１に記載の超小型電子パッケージと、該超小型電子パッケージに電気的に接続された１つ又は複数の他の電子構成要素とを備える、システム。
【請求項６８】
ハウジングを更に備え、前記超小型電子パッケージ及び前記他の電子構成要素は、前記ハウジングに実装されている、請求項６７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１２年１月９日に出願された米国特許出願第１３／３４６，１８５号の継続出願である。この米国特許出願は、全てが２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，４８８号、第６１／５４２，４９５号、及び第６１／５４２，５５３号と、２０１１年７月１２日に出願された米国仮特許出願第６１／５０６，８８９号との出願日の利益を主張する。これらの米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
【背景技術】
【０００３】
半導体チップは、一般に、事前にパッケージされた個々のユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
【０００４】
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、当該基板上に重なる外部端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供し、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。チップ自体の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積内に単一のチップを収容することができるパッケージは、一般に、「チップスケールパッケージ」と呼ばれる。
【０００５】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
【０００６】
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を搬送し、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
【０００７】
マルチチップパッケージ内で、そのパッケージの複数のチップに信号を送信することは、特に、メモリチップに対するクロック信号、アドレス信号及びストローブ信号等の、パッケージ内の２つ以上のチップに共通の信号の場合、課題をもたらす。そのようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なる可能性がある。経路長が異なると、信号が端子と各チップとの間を進行するのにかかる時間が長くなるか又は短くなる可能性がある。２点間の信号の進行時間は「伝搬遅延」と呼ばれ、導体長、導体の構造、及びその導体に近接している他の誘電体又は導体構造の関数である。
【０００８】
２つの異なる信号が特定の場所に到着する時間差も「スキュー」と呼ぶことができる。２つ以上の場所において特定の信号の到着時間に生じるスキューは、伝搬遅延と、その特定の信号がそれらの場所に向かって進行し始める時刻との両方の結果である。スキューは回路性能に影響を与える場合も、与えない場合もある。同期している信号群内の全ての信号に一斉にスキューが生じているとき、その場合、動作のために必要とされる全ての信号が、必要なときに一緒に到着するので、スキューは多くの場合に性能にほとんど影響を及ぼさない。しかしながら、動作のために必要とされる同期している信号群の異なる信号が異なる時刻に到着するとき、これは当てはまらない。この場合、必要とされる全ての信号が到着しない限り、動作を実行することができないので、スキューは性能に影響を与える。本明細書において説明する実施形態は、同時係属中の米国仮特許出願第６１／５０６，８８９号（ＴＥＳＳＥＲＡ３．８-６６４）に開示されているスキューを最小にする特徴を含むことができる。この米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
【０００９】
従来の超小型電子パッケージは、メモリ記憶アレイ機能を主として提供するように構成された超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積み重ねて電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記に鑑みると、電気的性能を改良するために、マルチチップ超小型電子パッケージ及びアセンブリに対して或る特定の改良を行うことができる。本発明のこれらの特質は、以下に説明するような超小型電子パッケージ及びアセンブリを構築することによって達成することができる。
【００１１】
本発明の一態様によれば、超小型電子パッケージが、対向する第１の表面及び第２の表面を有する基板と、超小型電子素子の少なくとも２つの対であって、超小型電子素子の各対は、上側超小型電子素子及び下側超小型電子素子を含む超小型電子素子の少なくとも２つの対と、前記第２の表面において露出した複数の端子と、各下側超小型電子素子の前記コンタクトのうちの少なくとも幾つかから前記端子のうちの少なくとも幾つかに延在する電気的接続部とを備えることができる。前記超小型電子素子の対は、前記基板の前記第１の表面に対して平行な水平方向において互いに十分離間することができる。各下側超小型電子素子は、前面と、該前面における複数のコンタクトとを有することができる。前記下側超小型電子素子の前記前面は、前記第１の表面に対して平行であるとともに該第１の表面の上に重なる単一の平面に配置することができる。前記上側超小型電子素子のそれぞれの表面は、前記基板の前記第１の表面の上に重なるとともに、その対内の前記下側超小型電子素子の上に少なくとも部分的に重なることができる。前記超小型電子素子は、メモリ記憶アレイ機能を主として提供するようにともに構成することができる。前記端子は、該超小型電子パッケージの外部の少なくとも１つの構成要素に該超小型電子パッケージを接続するように構成することができる。
【００１２】
特定の実施形態において、前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置することができる。前記第１の軸及び前記第２の軸は、互いに対して横向きにすることができる。一例において、前記第１の軸及び前記第２の軸は、互いに対して直交することができる。例示的な実施形態において、前記超小型電子素子の対のうちの第１の対及び第２の対の前記下側超小型電子素子の前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸及び第２の軸を規定するコンタクトのそれぞれの列に配置することができる。前記第１の軸及び前記第２の軸は、互いに平行にすることができる。特定の例において、前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含むことができる。
【００１３】
一実施形態において、前記下側超小型電子素子のそれぞれの前記複数のコンタクトのうちの少なくとも幾つかは、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定するコンタクトの列に配置することができる。前記第１の軸及び前記第３の軸は、互いに平行にすることができる。前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きにすることができる。超小型電子パッケージ。特定の実施形態において、前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子とすることができる。前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置することができる。前記第１の下側超小型電子素子の上に少なくとも部分的に重なる前記上側超小型電子素子は、前記第２の下側超小型電子素子の上にも少なくとも部分的に重なることができる。
【００１４】
例示的な実施形態において、前記端子は、エリアアレイに配置することができる。前記端子は、互いに同一平面上にある露出した接触面を有することができる。特定の例において、前記電気的接続部は、前記下側超小型電子素子のそれぞれのコンタクトと、前記基板の前記第１の表面において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含むことができる。一実施形態において、前記上側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第１の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第１の開口部と位置合わせされた少なくとも一部を有する第１のリードを含むことができる。特定の実施形態において、前記下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第２の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第２の開口部と位置合わせされた少なくとも一部を有する第２のリードを含むことができる。
【００１５】
一例において、前記下側超小型電子素子のそれぞれの前記前面は、前記基板の前記第１の表面の方に向くことができ、前記上側超小型電子素子のそれぞれの前記前面は、該上側超小型電子素子のそれぞれの該前面におけるコンタクトが、その対内の前記下側超小型電子素子の縁部を越えて配置されるように、その対内の前記下側超小型電子素子の背面の上に部分的に重なることができる。例示的な実施形態において、前記上側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第１の開口部のうちの対応するものの上に重なることができ、前記下側超小型電子素子のそれぞれの前記コンタクトは、前記少なくとも１つの第２の開口部のうちの対応するものの上に重なることができる。上側超小型電子素子及び下側超小型電子素子の各対の前記対応する第１の開口部及び第２の開口部は、互いに離間することができる。
【００１６】
特定の例において、前記上側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの上側超小型電子素子の前記前面の中央領域において列に配置することができる。前記上側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第１の開口部のうちの対応するものの長さの方向に延在することができる。一実施形態において、前記下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの下側超小型電子素子の前記前面の中央領域において列に配置することができる。前記下側超小型電子素子のそれぞれの前記コンタクトの列は、前記少なくとも１つの第２の開口部のうちの対応するものの長さの方向に延在することができる。特定の実施形態において、前記第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができる。前記第１の開口部のそれぞれの前記幅は、該第１の開口部の該幅と同じ方向における、該第１の開口部の上に重なる前記上側超小型電子素子のうちの前記対応するものの幅よりも大きくしないことができる。
【００１７】
一例において、前記リードのうちの少なくとも幾つかは、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方を通って延在するワイヤボンドを含むことができる。例示的な実施形態において、前記リードの全ては、前記少なくとも１つの第１の開口部を通って延在するワイヤボンドとすることができる。特定の例において、前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在することができ、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在することができる。一実施形態において、前記リードのうちの少なくとも幾つかはリードボンドを含むことができる。特定の例において、各上側超小型電子素子は、その前記前面において露出した複数のコンタクトを有することができ、前記前面の縁部に隣接して配置されたコンタクトの少なくとも１つの列に配置することができる。各コンタクトの列は、前記下側超小型電子素子のうちの前記対応するものの縁部を越えて配置することができる。
【００１８】
特定の例において、前記超小型電子素子の対のうちの少なくとも１つの対の前記下側超小型電子素子は、第２の下側超小型電子素子に隣接して配置された第１の下側超小型電子素子とすることができる。前記第２の下側超小型電子素子の前面は、前記第１の表面に対して平行な前記単一の平面に配置することができる。前記第１の下側超小型電子素子の前記背面の上に少なくとも部分的に重なる前記上側超小型電子素子の前記前面は、前記上側超小型電子素子の前記前面における前記コンタクトが、前記第２の下側超小型電子素子の縁部を越えて配置されるように、前記第２の下側超小型電子素子の背面の上にも少なくとも部分的に重なることができる。一実施形態において、前記第２の下側超小型電子素子のそれぞれは、前記基板の前記第１の表面と前記第２の表面との間に延在する少なくとも１つの第３の開口部の上に重なることができる。前記電気的接続部は、前記少なくとも１つの第３の開口部と位置合わせされた少なくとも一部を有する第３のリードを含むことができる。
【００１９】
例示的な実施形態において、前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトのうちの少なくとも幾つかは、前記それぞれの超小型電子素子の前記前面の中央領域において列に配置することができる。前記上側超小型電子素子、前記第１の下側超小型電子素子、及び前記第２の下側超小型電子素子のそれぞれの前記コンタクトの列は、それぞれの前記少なくとも１つの第１の開口部、前記少なくとも１つの第２の開口部、及び前記少なくとも１つの第３の開口部のうちの対応するものの長さの方向に延在することができる。一例において、前記第１の開口部、前記第２の開口部、及び前記第３の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができる。前記開口部のそれぞれの前記幅は、該開口部の該幅と同じ方向における、該開口部の上に重なる前記超小型電子素子のうちの前記対応するものの幅よりも大きくしないことができる。特定の例において、前記第１のリードの全ては、前記少なくとも１つの第１の開口部を通って延在することができ、前記第２のリードの全ては、前記少なくとも１つの第２の開口部を通って延在することができ、前記第３のリードの全ては、前記少なくとも１つの第３の開口部を通って延在することができる。
【００２０】
特定の実施形態において、該超小型電子パッケージは、超小型電子素子の４つの対を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。代替的に、各超小型電子素子の前記コンタクトは、９つのデータＩ/Ｏコンタクトを含むことができる。一実施形態において、該超小型電子パッケージは、９つの超小型電子素子を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。例示的な実施形態において、該超小型電子パッケージは、超小型電子素子の２つの対を備えることができる。各超小型電子素子の前記コンタクトは、８つのデータＩ/Ｏコンタクトを含むことができる。代替的に、各超小型電子素子の前記コンタクトは、１６個のデータＩ/Ｏコンタクトを含むことができる。
【００２１】
一例において、前記超小型電子パッケージは、該超小型電子パッケージにおいて、前記端子のうちの少なくとも幾つかと、前記超小型電子素子のうちの１つ又は複数とに電気的に接続されたバッファ素子も備えることができる。該バッファ素子は、該超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成することができる。特定の実施形態において、前記バッファ素子は、前記基板の前記第１の表面に実装することができる。例示的な実施形態において、前記バッファ素子は、前記基板の前記第２の表面に実装することができる。一実施形態において、前記少なくとも１つの信号は、該超小型電子パッケージに転送される前記アドレス信号の全てを含むことができる。特定の例において、前記少なくとも１つの信号は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。
【００２２】
例示的な実施形態において、前記少なくとも１つの信号は、該超小型電子パッケージによって受信された前記データ信号の全てを含むことができる。一実施形態において、該超小型電子パッケージは、前記基板に実装されるとともに識別情報を記憶するように構成された不揮発性メモリ素子も備えることができる。該不揮発性メモリ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続することができる。特定の例において、前記超小型電子パッケージは温度センサも備えることができる。特定の実施形態において、前記超小型電子パッケージは、前記基板に実装されたデカップリングコンデンサ素子も備えることができる。該デカップリングコンデンサ素子は、前記超小型電子素子のうちの１つ又は複数に電気的に接続することができる。一実施形態において、前記基板は、該基板の平面におけるＣＴＥが１２ｐｐｍ／℃未満である材料から実質的になる要素とすることができる。特定の実施形態において、前記基板は、該基板の平面におけるＣＴＥが３０ｐｐｍ／℃未満である材料から実質的になる誘電体素子を備えることができる。
【００２３】
一例において、前記超小型電子素子は、アドレス指定可能メモリモジュールとしてともに機能するように構成することができる。該超小型電子パッケージは、前記超小型電子素子のそれぞれにおいて受信されたデータの一部を記憶するように構成することができる。一実施形態において、該超小型電子パッケージは、デュアルインラインメモリモジュールとして機能することができる。例示的な実施形態において、該超小型電子パッケージは、同じコマンド及び信号インタフェースを有することができ、デュアルインラインメモリモジュールと同じ量のデータを転送するように構成することができる。特定の実施形態において、前記超小型電子素子のそれぞれは、主としてメモリ記憶アレイ機能を提供するように構成することができる。一例において、前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含むことができる。特定の例において、前記超小型電子素子のそれぞれは、該超小型電子素子のうちの他のものと機能的及び機械的に同等とすることができる。
【００２４】
特定の実施形態において、前記基板の前記第２の表面は、その中央部分を占有する中央領域を有することができる。前記端子のうちの少なくとも幾つかは、前記中央領域に配置された第１の端子とすることができる。一実施形態では、前記超小型電子素子の少なくとも２つの対は、超小型電子素子の４つの対を含むことができる。超小型電子素子の各対は、前記基板の前記第１の表面と前記第２の表面との間に延在する開口部の上に少なくとも部分的に重なることができる。各開口部は、それぞれの第１の軸、第２の軸、第３の軸、及び第４の軸を規定する長さを有することができる。前記第１の軸及び前記第３の軸は、互いに平行にすることができる。前記第２の軸及び前記第４の軸は、前記第１の軸及び前記第３の軸に対して横向きにすることができる。前記中央領域は、前記第１の軸、前記第２の軸、前記第３の軸、及び前記第４の軸によって境界を定めることができる。
【００２５】
例示的な実施形態において、前記各開口部は、外側開口部とすることができる。超小型電子素子の各対は、前記外側開口部のうちの対応するものに隣接して前記基板の前記第１の表面と前記第２の表面との間に延在する内側開口部の上に少なくとも部分的に重なることができる。各内側開口部は、前記外側開口部のうちの前記対応するものの前記長さによって規定される前記軸よりも前記基板の重心に近い軸を規定する長さを有することができる。一実施形態では、前記第１の端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを搬送するように構成することができる。
【００２６】
特定の例において、前記第１の端子は、該超小型電子パッケージに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のうちの少なくとも幾つかを搬送するように構成することができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。前記第１の端子は、前記超小型電子素子のうちの少なくとも２つによって共有することができる。一例では、前記第１の端子は、前記超小型電子素子のそれぞれによって共有することができる。例示的な実施形態において、超小型電子パッケージは、前記超小型電子素子のうちの少なくとも１つと熱連通する放熱体も備えることができる。特定の実施形態において、前記放熱体は、前記上側超小型電子素子のそれぞれの背面の上に少なくとも部分的に重なることができる。一実施形態において、前記放熱体は、前記下側超小型電子素子のそれぞれの前記背面の上に少なくとも部分的に重なることができる。
【００２７】
本発明の一態様によれば、超小型電子アセンブリが、上記で説明したような複数の超小型電子パッケージを備えることができる。該超小型電子アセンブリは、パネルコンタクトを有する回路パネルも備えることができる。前記パッケージの前記端子は、前記パネルコンタクトにボンディングすることができる。一実施形態において、前記回路パネルは、前記超小型電子パッケージのそれぞれに及びそれぞれから信号を運搬する共通の電気インタフェースを有することができる。例示的な実施形態において、前記超小型電子パッケージのそれぞれは、デュアルインラインメモリモジュールと同じ機能を有するように構成することができる。特定の例において、前記回路パネルはマザーボードとすることができる。一例において、前記回路パネルは、マザーボードに取り付けられるように構成されたモジュールとすることができる。
【００２８】
特定の実施形態において、前記超小型電子アセンブリは、前記回路パネルに実装されるとともに前記超小型電子パッケージのうちの少なくとも幾つかに電気的に接続されたバッファ素子も備えることができる。該バッファ素子は、前記超小型電子パッケージの前記端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成することができる。一例において、前記少なくとも１つの信号は、該超小型電子アセンブリに転送される前記コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、前記コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、前記クロック信号は、前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである。例示的な実施形態において、前記少なくとも１つの信号は、該超小型電子アセンブリによって受信された前記データ信号の全てを含むことができる。
【００２９】
本発明の一態様によれば、モジュールが、上記で説明したような複数の超小型電子アセンブリを含むことができる。各超小型電子アセンブリは、該超小型電子アセンブリのそれぞれに及びそれぞれから信号を運搬する第２の回路パネルに電気的に結合することができる。本発明の更なる態様は、本発明の上記態様による超小型電子アセンブリ、本発明の上記態様による複合チップ、又は双方を、それらに電気的に接続された他の電子構成要素とともに組み込んだシステムを提供することができる。例えば、このシステムは、ポータブルなハウジングとすることができる単一のハウジングに配置及び／又は実装することができる。本発明のこの態様における好ましい実施形態によるシステムは、比較可能な従来のシステムよりもコンパクトにすることができる。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明の一実施形態による超小型電子パッケージの概略斜視図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂの線に沿って取られた図１Ａの超小型電子パッケージの側断面図である。
【図１Ｃ】超小型電子素子のロケーションを示す、図１Ａの超小型電子パッケージの底面図である。
【図２Ａ】基板に実装された超小型電子素子フリップチップを有する別の実施形態による超小型電子パッケージの概略斜視図である。
【図２Ｂ】図２Ａの２Ｂ−２Ｂの線に沿って取られた図２Ａの超小型電子パッケージの側断面図である。
【図２Ｃ】対応する下側超小型電子素子の上に少なくとも部分的に重なっている１つ又は複数の上側超小型電子素子を有する、図２Ａの超小型電子パッケージの変形形態の側断面図である。
【図２Ｄ】対応する下側超小型電子素子の上に少なくとも部分的に重なっている１つ又は複数の上側超小型電子素子を有する、図２Ａの超小型電子パッケージの変形形態の側断面図である。
【図３Ａ】ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図３Ｂ】ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図３Ｃ】ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図３Ｄ】ボンド窓及び中央領域のロケーションを示す、更なる実施形態による４つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図４Ａ】ボンド窓及び中央領域のロケーションを示す、別の更なる実施形態による３つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図４Ｂ】ボンド窓及び中央領域のロケーションを示す、別の更なる実施形態による３つの超小型電子素子を有する超小型電子パッケージの上面図である。
【図５Ａ】積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。
【図５Ｂ】図５Ａの５Ｂ−５Ｂの線に沿って取られた、図５Ａの超小型電子パッケージの側断面図である。
【図５Ｃ】超小型電子素子のロケーションを示す、図５Ａの超小型電子パッケージの底面図である。
【図６Ａ】積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。
【図６Ｂ】図６Ａの６Ｂ−６Ｂの線に沿って取られた、図６Ａの超小型電子パッケージの側断面図である。
【図６Ｃ】超小型電子素子のロケーションを示す、図６Ａの超小型電子パッケージの底面図である。
【図７】積み重ねられた超小型電子素子を有する更に別の実施形態による超小型電子パッケージの概略斜視図である。
【図８Ａ】回路パネルに実装された複数の超小型電子パッケージを有する超小型電子アセンブリの概略斜視図である。
【図８Ｂ】図８Ａの超小型電子アセンブリの底面図である。
【図８Ｃ】回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。
【図８Ｄ】回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。
【図８Ｅ】回路パネルに実装された複数の超小型電子パッケージを有する更なる実施形態による超小型電子アセンブリの概略斜視図である。
【図９】複数のモジュールを備える一実施形態によるシステムの概略図である。
【発明を実施するための形態】
【００３１】
本発明の或る特定の実施形態は、超小型電子素子、例えば、半導体チップ、又は半導体チップを積み重ねて配置したものが、メモリ記憶アレイ機能を主として提供するように構成されているパッケージ又は超小型電子アセンブリを提供する。そのような超小型電子素子では、メモリ記憶アレイ機能を提供するように構成された、すなわち、そのように構築されて他のデバイスと相互接続された、その素子内の能動デバイス、例えばトランジスタの数は、他のいずれかの機能を提供するように構成された能動デバイスの数よりも多い。したがって、一例では、ＤＲＡＭチップ等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有することができる。代替的に、別の例では、そのような超小型電子素子は、混合用途を有することができ、メモリ記憶アレイ機能を提供するように構成された能動デバイスを組み込むことができるとともに、プロセッサ機能、すなわち、数ある中でも信号プロセッサ機能又はグラフィックスプロセッサ機能等の別の機能を提供するように構成された他の能動デバイスも組み込むことができる。この場合も、超小型電子素子は、依然として、メモリ記憶アレイ機能を提供するように構成された能動デバイスを、超小型電子素子の他のいずれの機能よりも多く有することができる。
【００３２】
本明細書における本発明の実施形態は、その中に２つ以上の半導体チップ、すなわち、超小型電子素子を有するパッケージを提供する。多チップパッケージは、その中にあるチップを、数ある中でも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線板に接続するのに必要とされる面積及び空間の量を削減することができる。そのような接続空間は、小型又はポータブルな計算デバイス、例えば、通常パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つ可能性がある。
【００３３】
マルチチップパッケージを接続するのに必要とされる回路パネルの面積の量は、パッケージ内の２つ以上のチップに至る途中に、少なくとも幾つかの信号がその中を通って進行する共通端子をパッケージ上に設けることによって削減することができる。しかしながら、高性能動作をサポートしながら、それを果たすには課題がある。無終端スタブに起因した信号の望ましくない反射等の望ましくない影響を回避するには、パッケージの外面にある端子を回路パネル上のグローバル配線と電気的に接続する回路パネル上のトレース、ビア、及び他の導体は長すぎてはならない。放熱も、高度なチップにとって課題を提示し、そのため、各チップの大きな平坦面のうちの少なくとも１つは、放熱体に結合されるか、又は設置されたシステム内の流れあるいは空気に、暴露されるかあるいは熱連通していることが望ましい。以下に説明するパッケージは、これらの更なる目標に役立つことができる。
【００３４】
図１Ａ〜図１Ｃは、本発明の一実施形態による特定のタイプの超小型電子パッケージ１０を示している。図１Ａ〜図１Ｃに見られるように、超小型電子パッケージ１０は、パッケージ構造、例えば、対向する第１の表面２１及び第２の表面２２を有する基板２０を備えることができる。場合によっては、基板２０は、（基板の第１の表面２１に対して平行な方向の）基板の平面において低い熱膨張係数（「ＣＴＥ」）、すなわち、１２パーツパーミリオン／摂氏温度（以下、「ｐｐｍ／℃」）未満のＣＴＥを有する材料から実質的になることができ、半導体材料、例えばシリコン、又はセラミック材料若しくは二酸化シリコン、例えばガラス等の誘電体材料等から実質的になることができる。代替的に、基板２０は、シート状基板を含むことができ、このシート状基板は、ポリイミド、エポキシ樹脂、熱可塑性物質、熱硬化プラスチック等の高分子材料、又は他の適した高分子材料から実質的になることもできるか、又は数ある中でもＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造又はＦＲ４等のエポキシ樹脂ガラス等の合成高分子無機材料を含むか又はそれらの材料から実質的になる。一例では、そのような基板２０は、基板の平面、すなわちその表面に沿った方向において３０ｐｐｍ／℃未満のＣＴＥを有する材料から実質的になることができる。
【００３５】
図１Ａ〜図１Ｃにおいて、基板２０の第１の表面２１に対して平行な方向は、本明細書では「水平」方向又は「横」方向と呼ばれるのに対して、第１の表面に対して垂直な方向は、本明細書では、上向き方向又は下向き方向と呼ばれ、本明細書では、「垂直」方向とも呼ばれる。本明細書で言及するこれらの方向は、言及する構造の基準系におけるものである。したがって、これらの方向は、重力基準系における通常の「上」方向又は「下」方向に対して任意の向きにあることができる。
【００３６】
１つの特徴部が別の特徴部よりも「表面の上方において」高い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも大きく離れた距離にあることを意味する。逆に、１つの特徴部が別の特徴部よりも「表面の上方において」低い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも小さく離れた距離にあることを意味する。
【００３７】
少なくとも１つの開口部２６が、基板２０の第１の表面２１と第２の表面２２との間に延在することができる。図１Ａに見て取ることができるように、基板２０は、当該基板を貫通して延在する４つの開口部２６を有することができる。基板２０は、当該基板上に複数の端子２５、例えば、導電性パッド、ランド、又は導電性ポスト若しくは導電性ピンを有することができる。そのような端子２５は、基板２０の第２の表面２２において露出することができる。端子２５は、超小型電子パッケージ１０と外部の構成要素の対応する導電性素子との接続用の端点として機能することができる。この外部の構成要素は、特に、回路パネル、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インタポーザ、又は受動構成要素アセンブリ（例えば、図８Ａに示す回路パネル）等である。一例では、そのような回路パネルは、マザーボード又はＤＩＭＭモジュールボードとすることができる。特定の実施形態では、端子は、数ある中でも、ボールグリッドアレイ（ＢＧＡ）（以下に説明するような接合素子１１を備える）、ランドグリッドアレイ（ＬＧＡ）、又はピングリッドアレイ（ＰＧＡ）等のエリアアレイに配置することができる。一実施形態では、端子２５は、基板２０の第２の表面２２の周辺部に沿って配置することができる。
【００３８】
一例示の実施形態では、端子２５は、銅、銅合金、金、ニッケル等の導電性材料から作製された実質的に剛性のポストを含むことができる。端子２５は、例えば、レジストマスクにおける開口内に導電性材料をめっきすることによって、又は例えば、銅、銅合金、ニッケル、若しくはそれらの組み合わせから作製されたポストを形成することによって形成することができる。そのようなポストは、例えば、金属シート又は他の金属構造体を基板２０から離れる方向に延在するポストにサブトラクティブパターニングすることによって、超小型電子パッケージ１０を例えば以下に説明する回路パネル８６０等の外部の構成要素と電気的に相互接続する端子として形成することができる。端子２５は、例えば、米国特許第６，１７７，６３６号に記載されているような他の構成を有する実質的に剛性のポストとすることができる。この米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。一例では、端子２５は、互いに同一平面上の露出した接触面を有することができる。
【００３９】
超小型電子パッケージ１０は、外部の構成要素との接続用の端子２５に取り付けられた接合素子１１を備えることができる。この接合素子１１は、例えば、はんだ、スズ、インジウム、共晶組成、若しくはそれらの組み合わせ等のボンドメタル又は導電性ペースト若しくは導電性接着剤等の別の接合材料の塊とすることができる。特定の実施形態では、端子２５と外部の構成要素（例えば、図８Ａに示す回路パネル８６０）のコンタクトとの間の接合部は、所有者が共通する米国特許出願第１３／１５５，７１９号及び第１３／１５８，７９７号に記載されているような導電性マトリックス材を含むことができる。これらの米国特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。特定の実施形態では、これらの接合部は、これらの米国特許出願に記載されているものと同様の構造を有することもできるし、これらの米国特許出願に記載されているような方法で形成することもできる。
【００４０】
導電性素子が構造体の表面「において露出する」という記述は、この開示において用いられるとき、その導電性素子が、表面に対して垂直な方向に、構造体の外側からその表面に向かって移動する理論的な点との接触に利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面をなすこともできるし、そのような表面に対して陥凹して、構造体内の孔又は窪みを通じて露出することもできる。
【００４１】
端子２５は、基板２０の第２の表面２２の中央領域２３において露出する第１の端子２５ａと、中央領域の外側にある第２の表面の周辺領域２８において露出する第２の端子２５ｂとを含むことができる。図１Ａ〜図１Ｃに示す配置は、或る超小型電子素子が他のいずれの超小型電子素子の上にも重なる必要なく、超小型電子素子３０のコンパクトな配置と、比較的広範囲の中央領域２３とを提供することができる。
【００４２】
第１の端子２５ａは、外部の構成要素から超小型電子パッケージ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを搬送するように構成することができる。例えばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）用のダイナミックメモリ記憶アレイを備える超小型電子素子では、そのような超小型電子素子がダイナミックランダムアクセスメモリ記憶デバイスであるとき、例えば、コマンド信号は、超小型電子パッケージ１０内の超小型電子素子によって用いられる書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。ワンダイ終端（ＯＤＴ）、チップセレクト、クロックイネーブル等の他の信号は、第１の端子２５ａによって搬送する必要があるコマンド信号の一部ではない。
【００４３】
クロック信号は、アドレス信号をサンプリングするのに用いられるサンプリングクロックとすることができる。第２の端子２５ｂのうちの少なくとも幾つかは、第１の端子２５ａによって搬送されるコマンド信号、アドレス信号、及びクロック信号以外の信号を搬送するように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって搬送することができる。これらの信号又は基準電位のいずれも、第１の端子２５ａによって搬送する必要はない。
【００４４】
図１Ｃに示す例等の特定の例では、第２の端子２５ｂは、各周辺領域２８において少なくとも１つの列に配置することができる。一実施形態では、コマンド信号、アドレス信号、及びクロック信号以外の信号を搬送するように構成された第２の端子２５ｂのうちの少なくとも幾つかは、基板２０の第２の表面２２の中央領域２３において露出することができる。
【００４５】
超小型電子パッケージ１０は、それぞれが基板２０の第１の表面２１の方に向いた前面３１を有する複数の超小型電子素子３０も備えることができる。一例では、超小型電子素子３０のそれぞれは、それぞれがダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイ等のメモリ記憶素子又は主としてＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として機能するように構成された記憶素子を組み込んだベアチップ又は超小型電子ユニットとすることができる。「メモリ記憶素子」とは、本明細書において用いられるとき、電気インタフェースを介してデータを運搬等するように、データを記憶及び検索するのに使用可能な回路部とともにアレイに配置された多数のメモリセルを指す。特定の例では、超小型電子パッケージ１０は、シングルインラインメモリモジュール（「ＳＩＭＭ」）又はデュアルインラインメモリモジュール（「ＤＩＭＭ」）に含めることができる。
【００４６】
特定の例では、メモリ記憶素子を備える超小型電子素子３０は、少なくともメモリ記憶アレイ機能を有することができるが、この超小型電子素子は、フル機能メモリチップでない場合がある。そのような超小型電子素子は、それ自体バッファリング機能を有しない場合があるが、超小型電子素子のスタック内の他の超小型電子素子に電気的に接続される場合があり、そのスタック内の少なくとも１つの超小型電子素子が、バッファリング機能を有する（バッファリング超小型電子素子は、バッファチップ、フル機能メモリチップ、又はコントローラチップとすることができる）。
【００４７】
他の例では、本明細書において説明するパッケージの任意のものにおける超小型電子素子のうちの１つ又は複数が、例えば、フラッシュメモリ、ＤＲＡＭ又は他のタイプのメモリのような他のいずれの機能よりも多くの数のメモリ記憶アレイ機能を提供する能動デバイスを具現化することができ、別の超小型電子素子又は主として論理機能を提供するように構成された「論理チップ」とともにパッケージ内に配置することができる。特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用計算素子等の、プログラマブル又はプロセッサ素子とすることができる。その論理チップは、マイクロコントローラ素子、グラフィックスプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタルシグナルプロセッサ等とすることができる。特定の実施形態では、論理チップは、ハードウェア状態機械機能を主に実行することができるか、又は特定の機能若しくは目的を果たすように別の方法でハードコード化することができる。代替的には、論理チップは、特定用途向け集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップとすることができる。そのような変形形態では、その際、パッケージは「システムインパッケージ」（「ＳＩＰ」）とすることができる。
【００４８】
別の変形形態では、本明細書において説明されるパッケージのうちの任意のものにおける超小型電子素子は、同じ超小型電子素子内に共に埋め込まれた１つ又は複数の関連するメモリ記憶アレイを有するプログラマブルプロセッサ等の、その中に埋め込まれた論理機能及びメモリ機能を併せ持つことができる。そのような超小型電子素子は、プロセッサ等の論理機能が、メモリ記憶アレイ、又は特殊化した機能の場合がある幾つかの他の機能を実行する回路等の他の回路とともに埋め込まれるという点で、「システムオンチップ」（「ＳＯＣ」）と呼ばれる場合もある。
【００４９】
特定の例では、超小型電子素子３０のそれぞれは、超小型電子素子の他のものと機能的及び機械的に同等とすることができ、そのため、各超小型電子素子は、同じ機能を有する同じパターンの導電性コンタクト３５を前面３１に有することができる。ただし、各超小型電子素子の長さ、幅、及び高さの特定の寸法は、他の超小型電子素子のものと異なることができる。
【００５０】
各超小型電子素子３０は、その前面３１において露出する複数の導電性コンタクト３５を有することができる。各超小型電子素子３０のコンタクト３５は、前面のエリアの中央部分を占有する前面３１の中央領域３６に配置される１つ又は複数の列に配置することができる。中央領域３６は、例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ間の最短距離の中央３分の１を含む前面３１のエリアを占有することができる。各超小型電子素子３０の前面３１は、周縁部３２ａに隣接する第１の周辺領域と、もう１つの周縁部３２ｂに隣接する第２の周辺領域と、第１の周辺領域と第２の周辺領域との間に配置された中央領域３６とを有すると考えることができる。図１Ｂに示すように、各超小型電子素子３０のコンタクト３５は、開口部２６のうちの少なくとも１つと位置を合わせることができる。
【００５１】
超小型電子素子の表面又は面、例えば、超小型電子素子３０の前面３１の中央領域３６は、本明細書において用いられるとき、表面の第１の周辺領域と第２の周辺領域との間に配置される表面の部分を意味する。これらの周辺領域は、超小型電子素子の対向するそれぞれの第１の周縁部及び第２の周縁部（例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ）に隣接して配置される。第１の周辺領域及び第２の周辺領域並びに中央領域のそれぞれは、等しい幅を有し、そのため、中央領域は、そのような超小型電子素子の対向する第１の周縁部と第２の周縁部との間の最短距離の中央３分の１に延在する表面のエリアを占有する。
【００５２】
特定の実施形態では、超小型電子パッケージ１０は、４つの超小型電子素子３０を有することができ、各超小型電子素子のコンタクト３５は、８つのデータＩ／Ｏコンタクトを含む。別の実施形態では、超小型電子パッケージ１０は、４つの超小型電子素子３０を有することができ、各超小型電子素子のコンタクト３５は、１６個のデータＩ／Ｏコンタクトを含む。特定の例では、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、１クロックサイクルにおいて３２個のデータビットを並列に転送、すなわち、パッケージによって受信又はパッケージから送信するように構成することができる。別の例では、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、１クロックサイクルにおいて６４個のデータビットを並列に転送するように構成することができる。複数の他のデータ転送量が可能であり、その中でも、数個のそのような転送量のみについて言及するが、限定するものではない。例えば、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）は、クロックサイクルごとに７２個のデータビットを転送するように構成することができる。この７２個のデータビットは、データを表す６４個の基本ビットと、６４個の基本ビットのための誤り訂正符号（「ＥＣＣ」）ビットである８つのビットとのセットを含むことができる。９６個のデータビット、１０８個のビット（データビット及びＥＣＣビット）、１２８個のデータビット、及び１４４個のビット（データビット及びＥＣＣビット）は、超小型電子パッケージ１０（及び本明細書において説明する他の超小型電子パッケージのうちの任意のもの）がサポートするように構成することができる、サイクル当たりのデータ転送幅の他の例である。
【００５３】
図１Ａ〜図１Ｃの実施形態では、パッケージの第１の端子２５ａを通過する少なくとも幾つかの信号は、超小型電子素子３０のうちの少なくとも２つと共通にすることができる。これらの信号は、第１の端子２５ａから、基板２０の第２の表面２２に対して平行な方向に延在する導電性トレース等の接続部を通って超小型電子素子３０の対応するコンタクト３５に送ることができる。超小型電子パッケージ１０は、複数の超小型電子素子３０に共通の信号を、超小型電子素子のうちの特定の１つにそれぞれ専用化されたパッケージの２つ以上の端子を通してではなく、パッケージの共通の第１の端子２５ａを通して送ることができる。このようにして、そのような端子２５によって占有される基板２０の面積量を削減することができる。
【００５４】
図１Ａは、風車の形状に類似した、基板２０上の超小型電子素子３０ａ、３０ｂ、３０ｃ、及び３０ｄの特定の配置を示している。この場合、各超小型電子素子３０の複数のコンタクト３５のうちの少なくとも幾つかは、それぞれの第１の軸２９ａ、第２の軸２９ｂ、第３の軸２９ｃ、及び第４の軸２９ｄ（総称して軸２９）を規定するコンタクトのそれぞれの列に配置することができる。図１Ａに示す例では、第１の軸２９ａ及び第３の軸２９ｃは、互いに平行にすることができ、第２の軸２９ｂ及び第４の軸２９ｄは、互いに平行にすることができ、第１の軸及び第３の軸は、第２の軸及び第４の軸に対して横向きにすることができる。特定の実施形態では、第１の軸２９ａ及び第３の軸２９ｃは、第２の軸２９ｂ及び第４の軸２９ｄに対して直交することができる。一例では、第１の軸２９ａ、第２の軸２９ｂ、第３の軸２９ｃ、及び第４の軸２９ｄのそれぞれは、開口部２６を上述したような風車の構成に配置することができるように、開口部２６ａ、２６ｂ、２６ｃ、及び２６ｄのうちの対応するものの長さによって規定することができる。
【００５５】
図１Ａに示す特定の例では、各超小型電子素子３０の軸２９は、それぞれの超小型電子素子を二分することができ、超小型電子パッケージ１０内の正確に１つの他の超小型電子素子のエリアと交差することができる。例えば、第１の軸２９ａは、第１の超小型電子素子３０ａを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる。同様に、第２の軸２９ｂは、第２の超小型電子素子３０ｂを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる。同じことは、第３の超小型電子素子３０ｃを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる第３の軸２９ｃにも当てはまる。確かに、これは、第４の超小型電子素子３０ｄを二分することができ、正確に１つの他の超小型電子素子３０のエリアと交差することができる第４の軸２９ｄにも当てはまる。
【００５６】
コンタクト３５と端子２５との間の電気的接続部は、オプションのリード、例えば、ワイヤボンド４０、又はリードの少なくとも一部分が開口部２６のうちの少なくとも１つと位置合わせされている他の可能な構造を含むことができる。例えば、図１Ｂに見られるように、電気的接続部のうちの少なくとも幾つかは、基板内の開口部２６の縁部を越えて延在するワイヤボンド４０を含むことができ、コンタクト３５及び基板の導電性素子２４に接合される。一実施形態では、電気的接続部のうちの少なくとも幾つかは、リードボンドを含むことができる。そのような接続部は、導電性素子２４と端子２５との間を、基板２０の第１の表面２１及び第２の表面２２のいずれか又は双方に沿って延在するリードを含むことができる。特定の例では、そのようなリードは、各超小型電子素子３０のコンタクト３５と端子２５との間に電気的に接続することができ、各リードは、開口部２６のうちの少なくとも１つと位置合わせされた部分を有する。
【００５７】
一例では、開口部２６のそれぞれは、それぞれの軸２９に対して横向きの方向に幅を有することができ、各開口部の幅は、その開口部の幅と同じ方向において、その開口部の上に少なくとも部分的に重なる超小型電子素子３０の幅よりも大きくない。
【００５８】
一例では、基板２０の第１の表面２１（図１Ａ）又は第２の表面２２の方に向いた表面３１’を有する１つ又は複数の追加のチップ３０’を基板２０に実装することができる。そのような追加のチップ３０’は、基板２０の第１の表面２１において露出した導電性コンタクトにフリップチップボンディングすることができる。
【００５９】
追加のチップ３０’のうちの１つ又は複数は、超小型電子パッケージ１０の外部の構成要素に対する超小型電子素子３０のそれぞれの信号絶縁を提供するのに役立つように構成することができるバッファリングチップとすることができる。一例では、そのようなバッファリングチップ又はバッファ素子は、超小型電子パッケージ１０において、端子２５のうちの少なくとも幾つかと、超小型電子素子３０のうちの１つ又は複数とに電気的に接続することができ、バッファ素子は、超小型電子パッケージ１０の端子のうちの１つ又は複数において受信された少なくとも１つの信号を再生成するように構成されている。一実施形態では、超小型電子パッケージ１０は、レジスタードＤＩＭＭであり、少なくとも１つの信号は、パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを含むことができ、コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であり、クロック信号は、アドレス信号をサンプリングするのに用いられるサンプリングクロックである。特定の例では、超小型電子パッケージ１０が、負荷軽減ＤＩＭＭ（「ＬＲＤＩＭＭ」）であるとき、少なくとも１つの信号は、超小型電子パッケージによって受信されたデータ信号の全てを含むことができる。
【００６０】
特定の実施形態では、追加のチップ３０’のうちの１つ又は複数は、デカップリングコンデンサとすることができる。１つ又は複数のデカップリングコンデンサは、上述したバッファリングチップの代わりに又はそれに加えて、超小型電子素子３０間に配置することができる。そのようなデカップリングコンデンサは、超小型電子パッケージ１０内の内部の電源バス及び接地バスに電気的に接続することができる。
【００６１】
一実施形態では、追加のチップ３０’のうちの１つは、基板２０に実装されるとともに、超小型電子パッケージのデータ幅及びデータ深度等の超小型電子パッケージ１０の識別情報を永久的に記憶するように構成された電気的消去可能プログラマブル読み出し専用メモリ（「ＥＥＰＲＯＭ」）等の不揮発性メモリ素子とすることができる。そのような不揮発性メモリ素子は、超小型電子素子３０のうちの１つ又は複数に電気的に接続することができる。
【００６２】
一例では、追加のチップ３０’のうちの１つは、温度センサとすることができる。そのような温度センサは、超小型電子素子３０のうちの１つ又は複数に電気的に接続することができる。一例では、温度センサは、ダイオードを含むことができ、基板２０に実装することができる。特定の実施形態では、追加のチップ３０’のうちの１つは、基板２０に実装されたシリアルプレゼンスディテクト素子とすることができる。
【００６３】
超小型電子パッケージ１０は、超小型電子素子３０の前面３１と基板２０の第１の表面２１との間に接着剤１２を更に備えることができる。超小型電子パッケージ１０は、超小型電子素子３０の背面３２をオプションとして覆うか、部分的に覆うか、又は覆いのないままとすることができる封入材（図示せず）も備えることができる。例えば、図１Ａ〜図１Ｃに示すパッケージには、超小型電子素子３０の背面３２に封入材を流し込むことができるか、ステンシル印刷することができるか、スクリーン印刷することができるか、又は分注することができる。別の例では、封入材は、オーバモールドによってその上に形成される成形化合物とすることができる。
【００６４】
上記の実施形態の変形形態では、超小型電子素子のコンタクトは、その表面の中央領域内に配置されないようにすることができる。むしろ、それらのコンタクトは、そのような超小型電子素子の縁部に隣接する１つ又は複数の行内に配置される場合がある。別の変形形態では、超小型電子素子のコンタクトは、そのような超小型電子素子の２つの対向する縁部に隣接して配置することができる。更に別の変形形態では、超小型電子素子のコンタクトは、任意の２つの縁部に隣接して配置することができるか、又はそのような超小型電子素子の３つ以上の縁部に隣接して配置することができる。そのような場合、基板内の開口部の場所は、超小型電子素子のそのような１つ又は複数の縁部に隣接して配置されるコンタクトの場所に対応するように変更することができる。
【００６５】
図２Ａ及び図２Ｂは、図１Ａ〜図１Ｃに関して上述した実施形態の一変形形態を示している。この変形形態では、超小型電子素子２３０が、基板２２０の第１の表面２２１にフリップチップボンディングされている。そのような一実施形態では、超小型電子素子２３０と基板２２０との間の電気的接続部は、超小型電子素子のそれぞれのコンタクトと、基板の第１の表面２２１において露出した導電性ボンドパッドとの間に延在するフリップチップ接続部を含む。
【００６６】
図２Ｃは、図２Ａ及び図２Ｂに関して上述した実施形態の一変形形態を示している。この変形形態では、超小型電子素子２３０のうちの１つ又は複数は、下側超小型電子素子２３０’であり、超小型電子パッケージ２１０’は、上側超小型電子素子２３０ａ、２３０ｂ、及び２３０ｃを備え、各上側超小型電子素子は、下側超小型電子素子の背面２３２の上に少なくとも部分的に重なる表面を有する。図２Ｃに示すように、上側超小型電子素子２３０ａ、２３０ｂ、及び２３０ｃは、下側超小型電子素子を貫通して延在する少なくとも１つの導電性ビア２０９を通じて下側超小型電子素子２３０’と電気的に接続されている。特定の実施形態では、下側超小型電子素子２３０”を、基板２２０の第２の表面２２２において露出した導電性コンタクトにワイヤボンディングすることができる。
【００６７】
図２Ｄは、図２Ａ及び図２Ｂに関して上述した実施形態の一変形形態を示している。この一変形形態では、超小型電子素子２３０のうちの１つ又は複数は、下側超小型電子素子２３０”であり、超小型電子パッケージ２１０”は、上側超小型電子素子２３０ａ及び２３０ｂを備え、各上側超小型電子素子は、下側超小型電子素子の背面２３２の上に少なくとも部分的に重なる表面を有する。図２Ｄに示すように、上側超小型電子素子２３０ａ及び２３０ｂは、上側超小型電子素子のコンタクト２３５と、下側超小型電子素子２３０”の背面２３２において露出した導電性素子２４５との間に延在するワイヤボンド２４０を通じて下側超小型電子素子２３０”と電気的に接続されている。特定の実施形態では、下側超小型電子素子２３０”は、基板２２０の第２の表面２２２において露出した導電性コンタクトにワイヤボンディングすることができる。
【００６８】
図３Ａ〜図３Ｄは、基板の第１の表面に対する超小型電子素子の異なるロケーションを有する、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０の追加の変形形態を示している。図３Ａ〜図３Ｄにおいて、それぞれの超小型電子パッケージ３０１、３０２、３０３、及び３０４は、４つの超小型電子素子３３０をそれぞれ備えることができ、各超小型電子素子は、基板３２０の第２の表面において露出した導電性コンタクトにそれぞれの開口部３２６を通ってワイヤボンディングされたコンタクトを有する。開口部３２６は、基板の第２の表面の中央領域３２３の境界の部分を規定することができ、この中央領域には、超小型電子素子３３０のうちの少なくとも２つに接続された共有される第１の端子が位置することができる。
【００６９】
図３Ａにおいて、超小型電子パッケージ３０１は、図１Ａ〜図１Ｃの超小型電子素子３０と同様に配置された超小型電子素子３３０を有するが、超小型電子素子３３０はそれぞれ、実質的に正方形の形状を有し、そのため、基板３２０の第１の表面には、超小型電子素子間に位置する空所がほとんどない。
【００７０】
図３Ｂにおいて、超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。超小型電子素子３３０のそれぞれの第１の縁部３３２ａは、他の超小型電子素子のいずれのエリアも通って延在していない軸３２９を規定することができる。そのような実施形態では、基板３２０の第１の表面において、超小型電子素子３３０間に位置するより大きな空所があり、基板の第２の表面の中央領域３２３は、比較的大きくすることができる。
【００７１】
図３Ｃにおいて、超小型電子素子３３０のそれぞれは、他の超小型電子素子のいずれのエリアも通って延在していない軸３２９を規定するそれぞれの開口部３２６の上に重なることができる。しかしながら、図３Ｂと比較すると、超小型電子素子のうちの２つ３３０ａ及び３３０ｃは、基板３２０の第１の表面の中央により近く移動している。超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｃの第１の縁部３３２ａは、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９ａ及び３２９ｃを規定することができる。
【００７２】
図３Ｄは、超小型電子素子のうちの２つ３３０ａ及び３３０ｃが基板３２０の第１の表面の中央により一層近く移動している、図３Ｃの一変形形態である。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｂは、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９及び３２９’を規定するそれぞれの開口部３２６ａ及び３２６ｃの上に重なることができる。また、超小型電子素子３３０のそれぞれは、それぞれの開口部３２６の長さに対して平行に向いた第１の縁部３３２ａ及び対向する縁部３３２ｂを有する。第１の超小型電子素子３３０ａ及び第３の超小型電子素子３３０ｃの第１の縁部３３２ａは、同様に、第２の超小型電子素子３３０ｂ及び第４の超小型電子素子３３０ｄのエリアを通って延在するそれぞれの軸３２９ａ及び３２９ｃを規定することができる。
【００７３】
図４Ａ及び図４Ｂは、基板４２０の第１の表面に対して平行な単一の平面に配置された前面を有する３つの超小型電子素子を有する、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０の追加の変形形態を示している。図４Ａにおいて、超小型電子パッケージ４０１は、基板４１０の第１の側に実装された３つの超小型電子素子４３０を有する。超小型電子素子のうちの第１のもの４３０ａは、例えば、図２Ｃ又は図２Ｄに示すような方法で、当該第１の超小型電子素子の上に少なくとも部分的に重なるとともに当該第１の超小型電子素子と電気的に接続された追加の超小型電子素子を有することができる。超小型電子素子のうちの第２のもの４３０ｂは、例えば、コントローラとすることができる。図４Ｂにおいて、超小型電子パッケージ４０２は、風車構成の超小型電子素子４３０のうちの１つが省略され、基板４２０の第１の表面に対して平行な単一の平面に配置された前面を有する３つの超小型電子素子が残されていることを除いて、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０と同じである。
【００７４】
図５Ａ〜図５Ｃは、図１Ａ〜図１Ｃに関して上述した実施形態の一変形形態を示している。超小型電子パッケージ５１０は、図１Ａ〜図１Ｃに示す超小型電子パッケージ１０と同様である。しかしながら、パッケージ５１０は、下側超小型電子素子５３０ａ及び上側超小型電子素子５３０ｂの複数の対５０７を含む。そのような各対５０７において、上側超小型電子素子５３０ｂの前面５３１は、下側超小型電子素子５３０ａの背面とすることができるそのような下側超小型電子素子５３０ａの表面５３２の上に少なくとも部分的に重なる。第１の対５０７ａ及び第２の対５０７ｂ等の超小型電子素子の隣接する対５０７は、基板５２０の第１の表面５２１に対して平行な水平方向Ｈに互いに十分離間させることができる。特定の例では、超小型電子素子５３０ａ及び５３０ｂはともに、他のいずれの機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く具現化することができる。
【００７５】
一実施形態では、超小型電子パッケージ５１０は、８つの超小型電子素子５３０（４つの下側超小型電子素子５３０ａ及び４つの上側超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、８つのデータＩ／Ｏコンタクトを備える。別の実施形態では、超小型電子パッケージ５１０は、８つの超小型電子素子５３０（４つの下側超小型電子素子５３０ａ及び４つの上側超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、９つのデータＩ／Ｏコンタクトを備える。
【００７６】
特定の例では、超小型電子素子の隣接する対の下側超小型電子素子５３０ａの前面５３１において露出した導電性コンタクト５３５のうちの少なくとも幾つかは、第１の軸５２９ａ及び第２の軸５２９ａ’を規定するコンタクトのそれぞれの列に配置することができる。図５Ａに示すように、そのような第１の軸５２９ａ及び第２の軸５２９ａ’は、互いに対して横向きにすることができる。特定の例では、第１の軸５２９ａ及び第２の軸５２９ａ’は、互い直交することができる。一実施形態では、第１の軸５２９ａ及び第２の軸５２９ａ’は、互いに平行にすることができる。
【００７７】
一実施形態では、超小型電子素子の各対５０７は、基板５２０の第１の表面５２１と第２の表面５２２との間に延在する外側開口部５２６ａの上に少なくとも部分的に重なることができる。各外側開口部５２６ａは、第１の表面及び第２の表面に対して平行な方向に延在する外側軸５０９ａを規定する長さを有することができる。４つの外側軸５０９ａは、上述したような風車構成に配置することができ、外側軸５０９ａは、外側軸の２つ平行な対に配置することができ、各対は、他方の対に対して横向きである。基板５２０の第２の表面５２２の中央部分を占有する中央領域５２３は、図５Ｃに示すように、４つの外側軸５０９ａによって境界を定めることができる。基板５２０の第２の表面５２２の中央領域５２３において露出した端子５２５のうちの少なくとも幾つかは、上述した第１の端子２５ａと同様の機能を有する第１の端子とすることができる。
【００７８】
一例示の実施形態では、超小型電子素子の各対５０７は、図５Ａに示すように、同じ超小型電子素子の対内の外側開口部５２６ａのうちの対応するものに隣接する、基板５２０の第１の表面５２１と第２の表面５２２との間に延在する内側開口部５２６ｂの上にも少なくとも部分的に重なることができる。各内側開口部５２６ｂは、第１の表面及び第２の表面に対して平行な方向に延在する軸５０９ｂを規定する長さを有することができ、各内側軸５０９ｂは、外側開口部５２６ａのうちの対応するものの長さによって規定される軸５０９ａよりも基板の重心５０１に近い。
【００７９】
図５Ａに示すように、各下側超小型電子素子５３０ａは、外側開口部５２６ａの上に重なり、各上側超小型電子素子５３０ｂは、内側開口部５２６ｂの上に重なる。特定の実施形態では、各上側超小型電子素子５３０ｂは、外側開口部５２６ａの上に重なることができ、各下側超小型電子素子５３０ａは、内側開口部５２６ｂの上に重なることができる。一例では、下側超小型電子素子５３０ａのうちの１つ又は複数は、対応する外側開口部５２６ａの上に重なることができ、他の下側超小型電子素子は、対応する内側開口部５２６ｂの上に重なることができる一方、上側超小型電子素子５３０ｂのうちの１つ又は複数は、対応する外側開口部の上に重なることができ、他の上側超小型電子素子は、対応する内側の開口部の上に重なることができる。
【００８０】
特定の例では、各上側超小型電子素子５３０ｂは、内側開口部５２６ｂ又は外側開口部５２６ａのいずれかとすることができる第１の開口部の上に重なることができる。第１の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができ、第１の開口部のそれぞれの幅は、第１の開口部の幅と同じ方向において第１の開口部の上に重なる上側超小型電子素子５３０ｂのうちの対応するものの幅よりも大きくない。
【００８１】
一例では、各下側超小型電子素子５３０ａは、内側開口部５２６ｂ又は外側開口部５２６ａのいずれかとすることができる第２の開口部の上に重なることができる。第２の開口部のそれぞれは、その長さに対して横向きの方向に幅を有することができ、第２の開口部のそれぞれの幅は、第２の開口部の幅と同じ方向において第２の開口部の上に重なる下側超小型電子素子５３０ａのうちの対応するものの幅よりも大きくない。
【００８２】
上側超小型電子素子５３０ｂの前面５３１と、基板５２０の第１の表面５２１の一部分との間にスペーサ５１４を位置決めすることができ、当該スペーサと基板の第１の表面との間に位置する接着剤５１２の有無は問わない。そのようなスペーサ５１４は、例えば、二酸化シリコン等の誘電体材料、シリコン等の半導体材料、又は１つ若しくは複数の接着剤層から作製することができる。スペーサ５１４が接着剤を含む場合、それらの接着剤は、上側超小型電子素子５３０ｂを基板５２０に接続することができる。一実施形態では、スペーサ５１４は、基板５２０の第１の表面５２１に対して実質的に垂直な垂直方向Ｖにおいて、前面５３１と背面５３２との間の下側超小型電子素子５３０ａの厚さＴ２と実質的に同じ厚さＴ１を有することができる。特定の実施形態では、例えば、スペーサ５１４が、接着材料から作製されているとき、スペーサ５１４は、上述した接着剤１２等の接着剤５１２なしで用いることができる。
【００８３】
図６Ａ〜図６Ｃは、図５Ａ〜図５Ｃに関して上述した実施形態の一変形形態を示している。超小型電子パッケージ６１０は、当該超小型電子パッケージ６１０では、上側超小型電子素子６３０ｂの前面６３１が、２つの下側超小型電子素子６３０ａの背面６３２の上に少なくとも部分的に重なることを除いて、図５Ａ〜図５Ｃに示す超小型電子パッケージ５１０と同様である。下側超小型電子素子６３０ａの全ては、基板６２０の第１の表面６２１に対して平行な単一の平面に配置された前面６３１を有することができる。
【００８４】
図７は、図５Ａ〜図５Ｃに関して上述した実施形態の別の変形形態を示している。超小型電子パッケージ７１０は、当該超小型電子パッケージ７１０が、超小型電子素子の３つの対７０７を備え、各対が下側超小型電子素子７３０ａ及び上側超小型電子素子７３０ｂを有することを除いて、図５Ａ〜図５Ｃに示す超小型電子パッケージ５１０と同じである。超小型電子素子の第４の対７０７の代わりに、超小型電子パッケージ７１０は、２つの下側超小型電子素子７３０ａと、上側超小型電子素子のそれぞれの背面７３２の上に少なくとも部分的に重なる前面７３１を有する１つの対応する上側超小型電子素子７３０ｂとをグループ化したものを備える。一例では、超小型電子パッケージ７１０は、それぞれ８つのデータＩ／Ｏコンタクトを備える９つの超小型電子素子７３０を有することができる。
【００８５】
図８Ａ及び図８Ｂを参照すると、超小型電子アセンブリ８０１は、共通の回路パネル８６０に実装することができる複数の超小型電子パッケージ８１０を備えることができる。超小型電子パッケージ８１０のそれぞれは、図１Ａ〜図１Ｃからの超小型電子パッケージ１０として示されているが、そのような超小型電子パッケージ８１０は、図１Ａ〜図７を参照して上述した超小型電子パッケージの任意のものとすることができる。回路パネル８６０は、対向する第１の表面８６１及び第２の表面８６２と、それぞれの第１の表面及び第２の表面において露出した複数の導電性パネルコンタクトとを有することができる。超小型電子パッケージ８１０は、例えば、各超小型電子パッケージの端子とパネルコンタクトとの間に延在することができる図１Ｂに示す接合素子１１によって、パネルコンタクトに実装することができる。図８Ｂに示すように、第１の超小型電子パッケージ８１０ａの基板の第２の表面と、第２の超小型電子パッケージ８１０ｂの基板の第２の表面とは、互いの上に少なくとも部分的に重なることができる。特定の例では、回路パネル８６０は、３０ｐｐｍ／℃未満のＣＴＥを有する素子を備えることができる。一実施形態では、そのような素子は、半導体、ガラス、セラミック、又は液晶ポリマ材料から実質的になることができる。
【００８６】
特定の実施形態では、回路パネル８６０は、超小型電子アセンブリ８０１がソケット（図９に示す）に挿入されたときに、ソケットの対応するコンタクトと接続する複数の平行な露出した縁部コンタクト８５０を、第１の表面８６１及び第２の表面８６２のうちの少なくとも一方の挿入縁部８５１に隣接して有することができる。縁部コンタクト８５０のうちの一部又は全ては、超小型電子アセンブリ８０１の第１の表面８６１又は第２の表面８６２のいずれか又は双方において露出することができる。一例では、回路パネル８６０は、マザーボードとすることができる。一例示の実施形態では、回路パネル８６０は、マザーボード等の別の回路パネルに取り付けるように構成することができるメモリサブシステム等のモジュールとすることができる。別の回路パネルへの回路パネル８６０のそのような取り付けは、以下に説明するようなものとすることができる。
【００８７】
露出した縁部コンタクト８５０及び挿入縁部８５１は、マザーボード上に設けることができるようなシステムの他のコネクタの対応するソケット（図９）内への挿入用にサイズ決めすることができる。そのような露出した縁部コンタクト８５０は、そのようなソケットコネクタ内の複数の対応するばねコンタクト（図９）と接続するのに適することができる。そのようなばねコンタクトは、露出した縁部コンタクト８５０のうちの対応するものと接続するように、各スロットの単一又は複数の側に配置することができる。一例では、縁部コンタクト８５０のうちの少なくとも幾つかは、それぞれの縁部コンタクトと、超小型電子パッケージ８１０のうちの１つ又は複数との間で信号又は基準電位のうちの少なくとも一方を搬送するのに使用可能とすることができる。特定の実施形態では、超小型電子アセンブリ８０１は、デュアルインラインメモリモジュールと同じ信号インタフェースを有することができる。
【００８８】
図８Ｃ〜図８Ｅは、図５Ａ〜図５Ｃからの超小型電子パッケージ５１０として示されている超小型電子パッケージ８１０’を備える、図８Ａ及び図８Ｂに示す超小型電子アセンブリ８０１の変形形態を示している。図８Ｃにおいて、超小型電子パッケージ８０２は、回路パネル８６０の第１の側８６１に実装された５つの超小型電子パッケージ８１０’を有する。
【００８９】
図８Ｄにおいて、超小型電子パッケージ８０３は、回路パネル８６０の第１の表面８６１に実装された５つの超小型電子パッケージ８１０’を有し、回路パネルの第１の表面の方に向いた表面を有する、図１Ａに示す追加のチップ３０’のような追加のチップ８３０’が示されている。そのような追加のチップ８３０’は、例えば、超小型電子アセンブリ８０３の外部の構成要素に対する超小型電子パッケージ８１０’のそれぞれの信号絶縁を提供するのに役立つように構成することができるバッファリングチップを備える、図１Ａ〜図１Ｃを参照して上述した追加のチップのタイプのうちの任意のものとすることができる。一例では、追加のチップ８３０’は、メモリコントローラを含むことができる。
【００９０】
図８Ｅにおいて、超小型電子パッケージ８０４は、それぞれのソケット８０５にそれぞれ実装された５つの超小型電子パッケージ８１０’を有し、各ソケットは、回路パネル８６０の第１の表面８６１に実装されている。
【００９１】
図１〜図８Ｅを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図９に示すシステム９００等の多様な電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム９００は、上述したような超小型電子パッケージ及び超小型電子アセンブリ等の複数のモジュール又は構成要素９０６を、他の電子構成要素９０８及び９１０とともに備える。
【００９２】
システム９００は、複数のソケット９０５を備えることができ、各ソケットは、当該ソケットの一方又は双方の側に複数のコンタクト９０７を備え、各ソケット９０５が、対応するモジュール又は構成要素９０６の対応する露出した縁部コンタクト又は露出したモジュールコンタクトと接続するのに適することができるようになっている。図示する例示のシステム９００では、システムは、フレキシブルプリント回路基板等の回路パネル又はマザーボード９０２を備えることができ、この回路パネルは、モジュール又は構成要素９０６を互いに相互接続する多数の導体９０４を備えることができ、これらの導体のうちの１つのみが図９に示されている。そのような回路パネル９０２は、システム９００に備えられた超小型電子パッケージ１０又は１１０のそれぞれに及びそれぞれから信号を運搬することができる。しかしながら、これは、単なる例示にすぎない。モジュール又は構成要素９０６間の電気的接続部を作製する任意の適した構造を用いることができる。特定の例では、モジュール又は構成要素９０６を、ソケット９０５を通じて回路パネル９０２に結合するのではなく、超小型電子パッケージ１０等のモジュール又は構成要素９０６のうちの１つ又は複数を回路パネル９０２に直接実装することができる。
【００９３】
特定の実施形態では、システム９００は、半導体チップ９０８等のプロセッサも備えることができ、各モジュール又は構成要素９０６は、１クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、１クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
【００９４】
一例では、システム９００は、１クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ９０８を備えることができ、このシステムは、図１Ａ〜図１Ｃを参照して説明したモジュール１０等の４つのモジュール９０６も備えることができ、各モジュール９０６は、１クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール９０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、１クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【００９５】
別の例では、システム９００は、１クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ９０８を備えることができ、このシステムは、図９を参照して説明したモジュール１０００等の４つのモジュール９０６も備えることができ、各モジュール９０６は、１クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール９０６は、第１の超小型電子素子及び第２の超小型電子素子からなる２つセットを備えることができ、これらの４つの超小型電子素子のそれぞれは、１クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【００９６】
図９に示す例では、構成要素９０８は半導体チップであり、構成要素９１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム９００において用いることができる。もちろん、説明図を明瞭にするために、図９には２つの追加の構成要素９０８及び９１０しか示されていないが、システム９００は、任意の数のそのような構成要素を備えることができる。
【００９７】
モジュール又は構成要素９０６並びに構成要素９０８及び９１０は、破線で概略的に示す共通のハウジング９０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング９０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルなハウジングとして示され、スクリーン９１０は、このハウジングの表面において露出することができる。構造９０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ９１１又は他の光学デバイスも設けることができる。ここでも、図９に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製することができる。
【００９８】
上記で説明した超小型電子パッケージのいずれか又は全てにおいて、超小型電子素子のうちの１つ又は複数の背面は、製造の完了後に超小型電子パッケージの外表面において少なくとも部分的に露出させることができる。したがって、図１Ａに関して上述した超小型電子パッケージ１０において、超小型電子素子３０の背面３２は、完成した超小型電子パッケージ１０内の封入材の外表面において部分的又は全面的に露出させることができる。
【００９９】
上述した実施形態のいずれかにおいて、超小型電子パッケージは、任意の適した熱伝導性材料から部分的又は全体的に作製された放熱体を備えることができる。適した熱伝導性材料の例には、金属、グラファイト、熱伝導性接着剤、例えば、熱伝導性エポキシ樹脂、はんだ等、又はそのような材料の組み合わせが含まれるが、これらに限定されるものではない。一例では、放熱体は、実質的に連続した金属シートとすることができる。
【０１００】
一実施形態では、放熱体は、超小型電子素子のうちの１つ又は複数に隣接して配置された金属層を備えることができる。この金属層は、超小型電子パッケージの背面において露出することができる。代替的に、放熱体は、超小型電子素子の少なくとも背面をカバーするオーバモールド又は封入材を含むことができる。一例では、放熱体は、図５Ａ及び図５Ｂに示す下側超小型電子素子５３０ａ及び／又は上側超小型電子素子５３０ｂ等の上下の超小型電子素子のそれぞれの前面及び背面のうちの少なくとも一方と熱連通することができる。放熱体は、超小型電子素子のうちの隣接するものの隣接する縁部間に延在することができる。放熱体は、周囲環境への放熱を改善することができる。
【０１０１】
特定の実施形態では、金属製又は他の熱伝導性材料製の事前に形成された放熱体を、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料を用いて、超小型電子素子のうちの１つ又は複数の背面に取り付けるか又は配置することができる。接着剤が存在する場合、この接着剤は、例えば、コンプライアントに取り付けられた素子間の熱膨張差を吸収するように、放熱体と、この放熱体が取り付けられた超小型電子素子との間の相対的な移動を可能にするコンプライアント材料とすることができる。放熱体は、モノリシック構造とすることができる。代替的に、放熱体は、互いに離間した複数のスプレッダ部を備えることができる。特定の実施形態では、放熱体は、図５Ａ及び図５Ｂに示す下側超小型電子素子５３０ａ及び／又は上側超小型電子素子５３０ｂ等の超小型電子素子のうちの１つ又は複数の背面の少なくとも一部分に直接接合されたはんだの層とすることができるか、又はこのはんだの層を含むことができる。
【０１０２】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【０１０３】
様々な従属請求項及びそこに記載した特徴を、初期の請求項に提示したものとは異なる方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説明した特徴は、説明した実施形態の他のものと共有することができることも認識されるであろう。
【産業上の利用可能性】
【０１０４】
本発明は、超小型電子パッケージ及び超小型電子パッケージを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【国際調査報告】
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