(57)【要約】  本発明は、高周波（約６０ＧＨｚ）回路を設計する際、「コンデンサ結合」または「変圧器結合」ならびに、これらの結合技術に関連する関連した望ましくない寄生容量および寄生インダクタンスを排除する。この周波数において、２つの隣接した段の間の距離を最小化する必要がある。電力リード線またはアース線と直列の共振回路が、バイアス信号を高周波信号から分離するために使用される。この共振回路を導入することにより、金属トレースを使用して、第１の段を次段に「直結」することができる。「直結」技術は、高周波信号およびバイアス電圧の両方を次段へ送る。段間で高周波信号を伝達するためにコンデンサも変圧器も必要としないため、「ＡＣ結合」または「変圧器結合」手法のどちらと比較しても、「直結」手法は大きいダイ面積の使用を克服する。【選択図】図２ａ
2014520458.tif 000002
【特許請求の範囲】
【請求項１】
ある値で第１のトランジスタに変倍された第２のトランジスタと、
第１のバイアス電圧を生成する、前記第１のトランジスタを流れる第１の電流と、
前記第１のバイアス電圧を監視し、第２のバイアス電圧を生成する制御ループと、
前記第２のトランジスタを流れる第２の電流を制御するために、前記第２のバイアス電圧を前記第２のトランジスタの入力に直結する第１の共振並列ＬＣ負荷と
を含む装置において、
前記第２の電流が、前記値で前記第１の電流に変倍されることを特徴とする装置。
【請求項２】
請求項１に記載の装置において、
前記第１のトランジスタが飽和状態で接続されることを特徴とする装置。
【請求項３】
請求項２に記載の装置において、
前記第２のバイアス電圧が、前記第１のバイアス電圧と実質的に等しいことを特徴とする装置。
【請求項４】
請求項３に記載の装置において、
前記第１の共振並列ＬＣ負荷に直結された第３のトランジスタの出力と、
前記第２のトランジスタの出力に電源を直結する第２の共振並列ＬＣ負荷と、
前記第２のトランジスタの前記出力において中間信号を生成する、前記第２のトランジスタの前記入力に結合された入力信号と、
前記第３のトランジスタの入力に直結された前記中間信号と
をさらに含むことを特徴とする装置。
【請求項５】
請求項４に記載の装置において、
前記ＬＣ負荷が、寄生容量成分および非寄生容量成分と、寄生インダクタンス成分および非寄生インダクタンス成分と、寄生抵抗とを含むことを特徴とする装置。
【請求項６】
請求項４に記載の装置において、
前記中間信号が、前記第３のトランジスタの前記出力における前記第２のバイアス電圧と結合し、前記第２のトランジスタの前記出力において出力信号を生成するために、前記第２のトランジスタの前記入力に直結されることを特徴とする装置。
【請求項７】
請求項６に記載の装置において、
前記ＬＣ負荷が、割り当てられたスペクトルから周波数帯を選択するために、ある周波数で共振することを特徴とする装置。
【請求項８】
請求項１に記載の装置において、
前記第１の電流が調整可能であり、前記第１のトランジスタの幅が調整可能であるか、両方が調整可能であることを特徴とする装置。
【請求項９】
第１の段の第１の共振並列ＬＣ負荷を介して、前記第１の段の出力に結合された調整可能なバイアス電圧を含み、
前記第１の段の前記出力が次段の入力に直結され、
前記次段の少なくとも１つの特性が前記調整可能なバイアス電圧によって制御されることを含むことを特徴とする装置。
【請求項１０】
請求項９に記載の装置において、
前記調整可能なバイアス電圧を生成する第１のトランジスタと、
前記次段の第２のトランジスタと
をさらに含み、
前記第１のトランジスタが、前記第２のトランジスタを変倍したものであることを特徴とする装置。
【請求項１１】
請求項１０に記載の装置において、
前記特性が、前記次段を流れる電流または前記次段の電力出力であることを特徴とする装置。
【請求項１２】
請求項９に記載の装置において、
前記次段の出力に電源を直結する第２の共振並列ＬＣ負荷と、
第１の段の前記出力において中間信号を生成する、前記第１の段の入力に結合された入力信号と
をさらに含み、
前記中間信号が、前記次段の前記入力に直結されることを特徴とする装置。
【請求項１３】
請求項１２に記載の装置において、
前記並列ＬＣ負荷が、寄生容量成分および非寄生容量成分と、寄生インダクタンス成分および非寄生インダクタンス成分と、寄生抵抗とを含むことを特徴とする装置。
【請求項１４】
請求項１３に記載の装置において、
前記ＬＣ負荷が、割り当てられたスペクトルから周波数帯を選択するために、ある周波数で共振することを特徴とする装置。
【請求項１５】
請求項１２に記載の装置において、
前記次段の前記出力における出力信号をさらに含み、
前記中間信号が、前記第１の段の前記出力における前記第２のバイアス電圧と結合し、前記出力信号を生成するために、前記次段の前記入力に直結されることを特徴とする装置。
【請求項１６】
請求項１５に記載の装置において、
第１の電流を生成する電流源または電流シンクと、
飽和状態の第１のトランジスタと、
前記第１のトランジスタを流れる前記第１の電流に起因する、前記第１のトランジスタの両端に形成された第２のバイアス電圧と
をさらに含むことを特徴とする装置。
【請求項１７】
請求項１６に記載の装置において、
前記第２のバイアス電圧を監視し、前記調整可能なバイアス電圧を生成する制御ループをさらに含むことを特徴とする装置。
【請求項１８】
最終段の電流を制御する方法において、
制御ループに基準バイアス電圧を印加するステップと、
前記制御ループを使用して、第１のバイアス電圧を生成するステップと、
第１の共振並列ＬＣ負荷を流れる前記第１のバイアス電圧を第１の段の出力に直結するステップと、
前記第１の段の前記出力における中間信号を前記第１のバイアス電圧と直結するステップと、
前記第１のバイアス電圧を有する前記中間信号を前記最終段の入力に直結するステップと、
前記第１のバイアス電圧を調整し、それによって前記最終段の前記電流を制御するステップと
を含むことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法において、
電源と最終段の出力との間に第２の共振並列ＬＣ負荷を結合するステップと、
前記最終段の前記出力を被駆動負荷に結合するステップと
をさらに含むことを特徴とする方法。
【請求項２０】
請求項１９に記載の方法において、
前記被駆動負荷が、少なくとも１つのアンテナを含むことを特徴とする方法。
【請求項２１】
第２のバイアス電圧を基準電圧と比較する制御ループの動作段と、
前記基準電圧を生成する、第１のトランジスタを流れる第１の電流と、
第２のトランジスタを流れる第２の電流を制御するために、前記第２のバイアス電圧を前記第２のトランジスタのゲートに直結する第１の並列ＬＣ負荷と、
ある値で前記第１のトランジスタに変倍される前記第２のトランジスタと
を含み、
前記第１の電流が調整可能であり、
前記制御ループが前記第２のバイアス電圧を前記基準電圧に等しくし、
前記第２の電流が、前記値で前記第１の電流に変倍される、
ことを特徴とする装置。
【請求項２２】
請求項２１に記載の装置において、
前記動作段が負帰還を使用して、前記制御ループを形成することを特徴とする装置。
【請求項２３】
請求項２１に記載の装置において、
前記動作段が正帰還を使用して、前記制御ループを形成し、前記動作段の補償回路網を不要にすることを特徴とする装置。
【請求項２４】
請求項２１に記載の装置において、
前記第２のトランジスタの出力に電源を直結する第２の並列ＬＣ負荷と、
第１の段の前記出力において中間信号を生成する、前記第１の段の入力に結合された入力信号と
をさらに含み、
前記中間信号が、前記第２のトランジスタの前記ゲートに直結されることを特徴とする装置。
【請求項２５】
請求項２４に記載の装置において、
前記第１の電流が、前記第２のトランジスタの利得を調整することを特徴とする装置。
【請求項２６】
請求項２４に記載の装置において、
前記ＬＣ負荷が、割り当てられたスペクトルから周波数帯を選択するために、ある周波数で共振することを特徴とする装置。
【請求項２７】
請求項２６に記載の装置において、
前記第２のトランジスタの前記出力における出力信号をさらに含み、
前記中間信号が、前記出力信号を生成するために、前記第２のトランジスタの前記ゲートにおける前記第２のバイアス電圧と結合することを特徴とする装置。
【発明の詳細な説明】
【背景技術】
【０００１】
連邦通信委員会（ＦＣＣ：Ｆｅｄｅｒａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｃｏｍｍｉｓｓｉｏｎ）は、６０ＧＨｚの周波数範囲（５７〜６４ＧＨｚ）における帯域幅のスペクトルを割り当てている。半導体ダイ内に形成された集積回路は、このミリメートル波長範囲の周波数における高周波動作を提供する。これらの集積回路のいくつかは、これらの設計のダイを形成するために、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはシリコンゲルマニウム（ＳｉＧｅ：Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ）技術を利用する。６０ＧＨｚにおいて、短いオンチップ金属トレースは、これらの高周波回路の設計に影響を与えるインダクタンス値を意味する。この周波数における集積回路内の金属トレースのおおよその寄生インダクタンスは、トレース長１マイクロメータ当たり（トレース幅２〜４μｍ、トレース厚０．８５〜３μｍ）約１ｐＨである。６０ＧＨｚにおいて、典型的なインダクタは約５０〜１２０ｐＨのインダクタンスを有し、一例の場合では、一辺が約１００μｍのダイ面積を占める。
【０００２】
これらの高周波（〜６０ＧＨｚ）において、本質的に、段間で信号を伝達する２つの手法がある。両手法は、無効素子（ｒｅａｃｔｉｖｅ  ｄｅｖｉｃｅｓ）を使用する。これらの手法は、「ＡＣ結合」および「変圧器結合」として知られている。これらの２つの手法で使用される無効素子は、段内の能動素子それら自体より大きいダイ面積を使い果たす傾向がある。
【０００３】
「ＡＣ結合」手法では（例えば、Ｃｈｉｎｈ  Ｈ．Ｄｏａｎ，Ｓｏｈｒａｂ  Ｅｍａｍｉ，Ａｌｉ  Ｍ．Ｎｉｋｎｅｊａｄ，Ｒｏｂｅｒｔ  Ｗ．Ｂｒｏｄｅｒｓｅｎ，“Ｄｅｓｉｇｎ  ｏｆ  ＣＭＯＳ  ｆｏｒ  ６０ＧＨｚ  Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｓｅｓｓｉｏｎ  ２４．４，Ｆｅｂｒｕａｒｙ  １８，２００４，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｓａｎ  Ｆｒａｎｃｉｓｃｏ，ＣＡ参照）、段間の信号は、第１の段と次段との間に結合された直列コンデンサを介して伝達される。コンデンサは、第１の段のＤＣ動作電圧が次段のＤＣ動作条件に影響を与えないようにする。この技術により、各段は互いに独立してＤＣバイアスされ得る。しかしながら、信号のＡＣ成分は、コンデンサを介して段間で伝達される。このコンデンサを集積回路上に形成することはまた、望ましくなく避けられない寄生容量をグラウンド、電力、およびダイ（基板）に導入する。これにより効率は低下し、「ＡＣ結合」手法の電力消散は増加する。６０ＧＨｚにおける典型的な結合コンデンサは、２００ｆＦ〜５００ｆＦの範囲をとることができ、一例の場合、４０μｍ×４０μｍの寸法を有するであろう。
【０００４】
第２の手法は、段間に「変圧器結合」（例えば、Ｗｅｉ  Ｌ．Ｃｈａｎ，Ｊｏｈｎ  Ｒ．Ｌｏｎｇ，Ｍａｒｃｏ  Ｓｐｉｒｉｔｏ，Ｊｏｈｎ  Ｊ．Ｐｅｋａｒｉｋ，“Ａ  ６０ＧＨｚ−Ｂａｎｄ  １Ｖ  １１．５ｄＢｍ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  ｗｉｔｈ  １１％  ＰＡＥ  ｉｎ  ６５ｎｍ  ＣＭＯＳ”，Ｓｅｓｓｉｏｎ  ２４．４，Ｆｅｂｒｕａｒｙ  １１，２００９，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｓａｎ  Ｆｒａｎｃｉｓｃｏ，ＣＡ参照）を使用して、第１の段と次段との間で信号を伝達する。変圧器は、ダイ上に大きい寸法を有し、典型的には平衡信号構造において使用される。変圧器は、典型的には大きい寄生容量を有する。能動素子および平衡回路網は、変圧器の寄生容量を共振させる。しかしながら変圧器は、表皮損失（ｓｋｉｎ  ｌｏｓｓ）、結合損失およびダイ（または基板）損失を受ける。平衡構造は、互いに位相が１８０°ずれている２つの信号を生成する必要がある。これにより、「ＡＣ結合」の段の２倍の段が存在するため、この手法の電力消散は増加する。金属トレースは、酸化物によって分離され、かつ典型的には一方を他方の上に重ね合わせる、変圧器の下部コイルおよび上部コイルを形成し、変圧器内の結合係数（〜０．９）を増加させる。下部コイルの下面、上部コイルの上面および両コイルの側面は、浮遊容量を有する。浮遊容量は効率を低下させ、「変圧器結合」手法の電力消散を増加させる。６０ＧＨｚにおける１つの典型的な変圧器は、８０μｍ×８０μｍの寸法を有し得るであろう。変圧器は、結合コンデンサより約４倍大きいダイ面積を使用する。
【０００５】
結合コンデンサ法および結合変圧器法の欠点の１つは、それらの非常に大きい物理的サイズであり、これは、ダイ面積がより大きくなり、コストが増加することを意味する。また、これらの無効成分（ｒｅａｃｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ）が広面積であるため、無効成分を介して第１の段を次段に相互結合させるためのトレースの長さが増加する。トレースは１マイクロメータ毎に１ｐＨのインダクタンスを有し、無効素子の寸法は約１００μｍの長さであるため、寄生インダクタンスおよび寄生容量は、所望の負荷インダクタンスおよび負荷容量を著しく変更し得るであろう。
【０００６】
これらの欠点に加えて、ＣＭＯＳ製造工場は典型的に、モデルを提供せず、２０ＧＨｚを超えて動作する回路向けの結合コンデンサおよび結合変圧器のモデル化を保証もしない。このことは、モデル化を行うグループおよび高周波測定機器のない会社に、非常に重大な課題および困難を与える。これにより無線周波数（ＲＦ）設計者は、これらのモデルの利点または６０ＧＨｚにおける回路の挙動を用いずに、所与の技術の中で、それらの回路の物理的レイアウトを慎重に研究および解析しなければならない。この解析を行うために必要な追加の時間によって、所与の技術の最終マスク段階（「テープアウト」として知られている）を生成するための時間が増加し、収益低下の可能性が生じる。
【発明の概要】
【０００７】
本発明の一態様によれば、共振回路が、高周波信号からバイアス信号を分離するために使用される。この共振回路を電力リード線またはアース線と直列に導入することにより、金属トレースを使用して、第１の段を次段に「直結」することができる。「直結」手法は、段間で信号を伝達するためにコンデンサも変圧器も必要としないため、高周波（〜６０ＧＨｚ）回路設計で用いられる「ＡＣ結合」または「変圧器結合」手法について先に記載したようなダイ面積の無駄な使用を克服する。この「直結」発明は、直結して、バイアス信号を第１の段から次段に、これらの点を接続する金属トレース上で伝達することにより、段間の距離を最小化する。さらに高周波信号はまた、第１の段から次段に、同じ金属トレース上で伝達される。第１の段では、電源リード線中の共振回路が、高周波信号からバイアス信号を分離するために使用される。共振回路は、高周波信号を搬送する金属トレースの方へバイアス信号を送るが、金属トレース上の高周波（〜６０ＧＨｚ）信号がバイアス信号に影響を与えないようにする。このバイアス信号は、次段の電力駆動特性を正確に制御するために使用される。
【０００８】
別の例示的実施形態では、基準電流源が、飽和状態で接続されたトランジスタに印加される。基準電流源が調整されると、電流源によって制御された電圧基準回路が、共振回路に印加されるバイアス電圧を生成する。バイアス電圧は、第１の段の共振回路を通り、金属トレース上の高周波（〜６０ＧＨｚ）信号と結合して、次段へ移動する。バイアス電圧信号は、次段のパラメータを調整するための情報を含む。例えば、次段の駆動強度は基準電流源の大きさを操作することにより制御される。駆動強度制御は、基準トランジスタ（Ｎ１）の幅に対する次段の能動素子（Ｎ３）の幅を基準電流源の大きさに掛けたものに比例する。このように、次段の出力電力は、基準電流源の大きさを調整することにより慎重に制御される。次段の電流は、基準電流源と正比例して変倍し、それによって次段の電力駆動特性を制御する。このように、次段の電力制御、電流の流れおよび正確なバイアスなどの次段の特性は、ＤＣバイアスを調整することによって制御することができる。
【０００９】
基準電流源は、飽和状態で接続された可変幅トランジスタに印加される。トランジスタの幅は、バイアス電圧を変更するために調整される。バイアス電圧は、第１の段の共振回路を通り、次段に印加される。バイアス電圧信号は、トランジスタの幅に関する情報を搬送し、次段のパラメータを調整する。調整されたパラメータの１つは、例えば、アンテナを駆動するための電力段の「最終段」になり得る次段の電力制御である。可変幅トランジスタによって制御された電圧基準回路は、第１の段の共振回路の一端部に印加される依存型バイアス電圧を生成する。バイアス電圧は、共振回路を通り、金属トレース上の高周波（〜６０ＧＨｚ）信号と結合する。バイアス電圧の可変幅トランジスタが、次段の挙動を制御するために使用される。次段の駆動強度は、基準トランジスタの幅を操作することにより制御される。制御は、基準トランジスタの幅に対する次段の能動素子の幅を基準電流源の大きさに掛けたものに比例する。このように、次段の出力電力は、基準トランジスタ幅を調整することにより慎重に制御される。
【図面の簡単な説明】
【００１０】
本明細書に示す図面は、縮尺通りに描かれていない場合があり、図中の様々な要素の相対的な寸法は概略的に描かれ、縮尺通りではないことに注意されたい。
【００１１】
【図１ａ】図１ａは、本発明による第１の動作段を使用する直接バイアス技術の一実施形態を示す。
【図１ｂ】図１ｂは、本発明による第２の動作段を使用する直接バイアス技術の第２の実施形態を示す。
【図１ｃ】図１ｃは、本発明による負荷に結合された段の出力を示す。
【図１ｄ】図１ｄは、本発明による共振回路の等価回路の一部を示す。
【図１ｅ】図１ｅは、本発明による共振回路の第２の等価回路の一部を示す。
【図１ｆ】図１ｆは、本発明による共振回路の等価回路を示す。
【図１ｇ】図１ｇは、本発明による図１ｆのブロック図を示す。
【図１ｈ】図１ｈは、補償を備えた第１の動作段の内部回路を示す。
【図１ｉ】図１ｉは、補償のない第２の動作段の内部回路を示す。
【図２ａ】図２ａは、本発明による図１ｅのブロック図を備えた直接バイアス技術の一実施形態を示す。
【図２ｂ】図２ｂは、本発明によるトランジスタのサイズ調整を示す。
【図３ａ】図３ａは、本発明による追加のブロック図を備えた直接バイアス技術の一実施形態を示す。
【図３ｂ】図３ｂは、本発明による平衡出力ドライバ向けの直接バイアス技術の第３の実施形態を示す。
【発明を実施するための形態】
【００１２】
本発明は、６０ＧＨｚのワイヤレスシステム向けの電力段（ＰＡ：Ｐｏｗｅｒ  Ｓｔａｇｅ）設計に組み込まれている。本発明の装置は任意の高周波システムに適用可能であり、例えば高周波システムでは、金属トレースの寄生インダクタンスは、１マイクロメータ当たり約１ｐＨである。６０ＧＨｚにおいて、段内または段間の典型的なインダクタンスは約５０〜１２０ｐＨである。コンデンサの実際の寸法は、いくつかの問題、例えばコンデンサの種類、補償を必要とする所定の段内の全体的な正のリアクタンス、およびコンデンサの物理的レイアウトに依存する。これらの周波数において、信号が第１の段から次段に結合される際、結合回路の寄生容量および／または寄生インダクタンスは重要であり、最小化される必要がある。本発明は、「コンデンサ結合」または「変圧器結合」を不要とし、それらとともに、関連する望ましくない寄生容量および寄生ンダクタンスを排除する。本発明では、第１の段からの信号は次段に直結される。
【００１３】
図１ａは、本発明の回路１−１の一実施形態を示し、まずＤＣ条件下について説明する。インダクタＬ１が、ノード１−５の電圧をノード１−６の電圧にほぼ等しくさせる非常に低い抵抗を有すると仮定する。素子Ｎ１およびＮ３は、互いを変倍したものであり、良好に整合する。本発明の説明を簡単にするため、素子のゲート長および酸化物厚さは一定のままであり、一方、ゲート幅、Ｗは、整合した素子のサイズを変倍するために調整されると仮定する。第２の素子は、ある値で第１の素子に変倍することができる。例えば、第２の素子が１００μｍの幅を有し、第１の素子が１０μｍの幅を有する場合、第２の素子は１０Ｘの値で第１の素子に変倍される。Ｎ２およびＰ１素子の素子名称はそれぞれ、ＮチャネルおよびＰチャネルＭＯＳ（金属酸化膜半導体（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））素子を意味する。素子Ｎ３のゲート幅は、素子Ｎ１よりＭ倍大きく（Ｎ１の幅のＭ倍）変倍される。Ｉ１のバイアス電流は、ノード１−２のゲート電圧を提供する、ダイオードに接続されたＮ１素子（ゲートはそのドレインに接続される）を流れる。動作段１−３は、その負入力上のこの電圧を監視する。動作段の出力１−４は、素子Ｐ１のゲートに印加される。Ｐ１のドレイン１−５は、動作段１−３の正入力に接続される。動作段１−３および素子Ｐ１は、ノード１−５の電圧を強制的にノード１−２の電圧にさせる制御ループを形成する。さらに、ノード１−２のＤＣバイアス電圧（Ｎ１のゲート電圧）は、７００〜９００ｍＶの範囲をとり得る。Ｎ２のドレイン電流（Ｉ２）は約１０ｍＡに設定され、インダクタＬ１のＤＣ抵抗は約２Ωであるため、インダクタＬ１の両端の総ＤＣ電圧降下は約２０ｍＶである。ノード１−５と１−６との間のインダクタＬ１の両端におけるこのＤＣ電圧降下は、所望のＤＣバイアス電圧の約２％である。このように、ノード１−５の電圧は、ノード１−６の電圧と本質的に等しく、Ｎ３のゲート電圧は、Ｎ１のゲート電圧でもあるノード１−２上の電圧と本質的に等しくなる。素子Ｎ１およびＮ３は良好に整合した素子であり、Ｎ１およびＮ３のゲート電圧は等しいため、Ｎ３を流れる電流Ｉ３は、素子Ｎ１を流れる電流のＭ倍、すなわち、Ｉ３＝Ｍ＊Ｉ１である。ここで、Ｍ＝（ＷＮ３／ＷＮ１）であり、ＷＮ３は素子Ｎ３の幅、ＷＮ１は素子Ｎ１の幅である。電流Ｉ３は、ＶＤＤ１−８によって供給され、インダクタＬ２を通り、Ｎ３のドレインであるノード１−７に送られる。この機構によって、出力素子Ｎ３を流れる電流Ｉ３は、Ｎ１の素子サイズを調整し、Ｉ１電流源をプログラムし、または両方の調整を同時に行うことにより制御される。Ｎ２素子を流れる電流は、入力信号Ｖｉｎのそのゲートバイアス電圧によって決定される。出力信号Ｖｏｕｔは、ノード１−７上で利用可能である。
【００１４】
この機構の非常に重要な利点は、第１の段（Ｎ２）が、ノード１−６とＮ３のゲートとの間の金属トレースによって、次段（Ｎ３）に「直結」されることである。ここで、ノード１−６と素子Ｎ３のゲートとの間のトレース長は、レイアウト内の隣接素子の最小配置に関する所与の技術における設計ルールによって決定される。このように、これらの２つの段を結合するこのノード上のいかなる抵抗、インダクタンスまたは容量の寄生をも所与の技術に対してできるだけ最小に低減されており、それによって、いかなる段間結合損失も減少させる。インダクタンスおよび容量の両方は、寄生成分および非寄生成分からなる。
【００１５】
「ＡＣ結合」および「変圧器結合」の両方は、ノード１−６とＮ３のゲートとの間のトレースに、直列コンデンサまたは直列変圧器のどちらか、またはそれらの等価物を導入することを思い出されたい。これらの構成要素は両方とも、大きいダイ面積を消費する。例えば、典型的な変圧器は８０μｍ×８０の範囲の辺寸法を有し、一方、結合コンデンサは４０μｍ×４０の範囲の辺寸法を有する約４倍小さい面積を使用するであろう。このように、変圧器またはコンデンサのどちらかを使用して、ノード１−６をＮ３のゲートに接続することと比較すると、ノード１−６とＮ３のゲートとの間の直結されたトレースを使用することは利点を有する。これらの利点のいくつかには、１）単純なトレース（金属導体）を使用して、信号をＮ２のドレインからＮ３のゲートに伝達すること、２）同じ金属導体がＤＣバイアス電圧を搬送して、Ｎ３の挙動を正確に制御すること、３）高周波結合トレースの面積消費が最小に減少すること、４）ダイのサイズが縮小すること、５）ダイのコストが減少すること、６）短い金属導体の寄生インダクタンスおよび寄生容量の複雑さが低減されること、７）消散される電力がより少ない（駆動される寄生容量／インダクタンスがより少ない）こと、８）金属導体をモデル化する演算時間が減少すること、ならびに９）最終レイアウトのシミュレーション時間が減少することがある。
【００１６】
図１ｂは、本発明の回路の第２の実施形態を示す。回路は、調整可能電流源Ｉ４、第２の動作段１−１７および素子Ｎ８を除いて、図１ａの回路と等しい。調整可能電流源Ｉ４は、ドレイン１−２に接続されたゲートを備えたＮチャネルＮ１に結合され、第２の動作段１−１７の正入力に印加される。制御ループは、第２の動作段１−１７と、第２の動作段出力１−１８と、ＮチャネルＮ８と、第２の動作段の負端子への帰還経路１−１９とによって形成される。調整可能電流源Ｉ４は、Ｎチャネル素子Ｎ３の利得を調整するために使用される。
【００１７】
図１ａでは、第１の動作段１−３の安定性を制御するために、第１の動作段１−３は負帰還を使用して、制御ループを形成することに注意されたい。制御ループは、第１の動作段１−３と、第１の動作段出力１−４と、ＰチャネルＰ１と、第１の動作段の正端子への帰還経路とによって形成される。図１ｈは、安定性を維持するための、第１の動作段１−３に必要なＲ２およびＣ１からなる補償回路網を示す。図１ａでは、増幅器の出力Ｖｏｕｔにおける利得は、ミリメートル波周波数で制御するのが非常に難しい。制御ループにおいて、Ｐチャネル素子Ｐ１はさらに位相のずれを与え、この位相のずれは動作段１−３内部にゼロを加えることにより補償されなければならない。補償回路網は、動作段１−３の応答時間を制限する。大きい時定数を引き起こすいかなる安定性懸念事項をも克服するために、大きい補償コンデンサ（〜４ｐＦ）および４ＫΩ抵抗器が必要とされる。図１ａの動作段１−３および素子Ｐ１は、負帰還によってノード１−５の電圧を強制的にノード１−２の電圧にさせる制御ループを形成する。補償コンデンサが大きいために、動作段の応答時間はＲＣ遅延によって制限され、５００ｎｓｅｃにもなり得る。
【００１８】
しかしながら図１ｂでは、Ｐチャネル素子はＮチャネル素子Ｎ８で置き換えられているため、第２の動作段１−１７は正帰還を使用して、制御ループを形成する。Ｎチャネル素子を使用すると補償が必要ないため、応答時間は短縮され、利得制御を非常に迅速に遂行することができる。トランスミッタＮ３の最終段が約１００ｎｓｅｃで利得を調整するため、利得制御が速い場合、電力を節約することができる。第２の動作段１−１７を図１ｉに示す。補償回路網は、第２の動作段１−１７に必要とされない。図１ｂでは、動作段１−１７および素子Ｎ８は、正帰還によってノード１−５の電圧をノード１−２の電圧に等しくさせる制御ループを形成する。
【００１９】
ここでノード１−５は動作段１−１７の出力１−１８に続き、したがって位相反転はないため、図１ｂのＮチャネルＮ８は、動作段の負入力への帰還経路１−１９における１８０の位相ずれを排除する。図１ｂの制御ループの安定性問題は、補償コンデンサが必要とされないところまで緩和される。この動作段は帰還を必要としないため、応答時間を１００ｎｓｅｃまで短縮することができる。
【００２０】
第１の動作段１−３の内部回路を図１ｈに示す。電流Ｉ５は、電流ミラー素子Ｎ１０およびＮ１１にバイアスを供給するＮチャネル素子Ｎ９を流れる。電流ミラー素子Ｎ１０およびＮ１１はそれぞれ、素子Ｐ２、Ｐ３、Ｎ１３およびＮ１２、ならびに出力ドライバ素子Ｐ４からなる差動第１の段（ｄｉｆｆｅｒｅｎｔｉａｌ  ｆｉｒｓｔ  ｓｔａｇｅ）に電流シンクを設ける。負入力ＶｎがＮ１３のゲートに印加され、正入力ＶｐがＮ１２のゲートに印加される。次いで、中間出力１−２０が素子Ｐ４のゲートに印加される。補償回路網は、第１の動作段の出力Ｖｏｐａｍｐをノード１−２０に結合する。
【００２１】
第２の動作段１−１７の内部回路を図１ｉに示す。電流Ｉ６はＮチャネル素子Ｎ１９を流れ、電流ミラー素子Ｎ１８は素子Ｐ６、Ｐ７、Ｎ１６およびＮ１７からなる差動第１の段に電流シンクを設ける。負入力ＶｎがＮ１６のゲートに印加され、正入力ＶｐがＮ１７のゲートに印加される。次いで、中間出力１−２１および１−２２がそれぞれ、素子Ｐ５およびＰ８のゲートに印加される。素子Ｐ６およびＰ７の両方は、それらのゲートに結合されたドレインを有する。素子Ｎ１４は、素子Ｎ１５のバイアス電流制御１−２３を生成する。中間出力１−２２およびバイアス電流制御１−２３はそれぞれ、出力素子Ｐ８およびＮ１５に印加され、第２の動作段の出力Ｖｏｐａｍｐを生成する。この回路は帰還を内部で使用する。このように、第２の動作段１−１７は、図１ｂの本発明の回路内の利得変化に迅速に応答するべきである。
【００２２】
図１ｃでは、少なくとも１つのアンテナのインピーダンスを示し得る負荷抵抗器Ｒａｎｔに接続された次段（「最終段」）の出力ノードＶｏｕｔの例１−１１を示す。高周波信号がノード１−７で生成され、金属トレース上を、信号がダイを出るダイ上の点Ｖｏｕｔまで送られる。さらに、負荷Ｒａｎｔへの相互接続（点線）は、金属トランス、ボンディングパッド、ボンディングワイヤ、ハンダバンプ、パッケージトレース、配線、ワイヤ、伝送ライン、ビアなどを含み得る。これらの構成要素の各々は、寄生抵抗、寄生インダクタンスおよび寄生容量をトレースへ導く。場合によっては、アンテナは同じダイ上に製造されてもよく、それによって金属トレースの寄生をより良好に制御することができる。後で説明するように、インダクタＬ２は６０ＧＨｚで共振するように設定されている負荷である。
【００２３】
非常に単純化したモデルを図１ｄ〜図１ｆに示す。これらのモデルは、基本的であるが、本発明の考えの特徴のうちのいくつかを示すのに役立つ。図１ｄは、ＤＣでのインダクタＬ１の等価インピーダンスを示す。ＺＬ１＝ｊωＬｄｃ＝０（ここでω＝２πｆであり、ｆは０に等しく設定された周波数である）であるため、インダクタＬｄｃのインピーダンスはゼロであり、一方、抵抗器Ｒｄｃのインピーダンスは金属トレースの全断面積を利用して、電流を流すであろう（無限の表皮厚さ）。その結果、この時点で抵抗は最小化される。図１ｅは、ある周波数ｆでのインダクタＬ１の等価インピーダンスを示す。ｆ＞０の場合、ＺＬ１＝ｊωＬａｃであり、０より大きい値を有するが、表皮効果のために、周波数が増加するにつれ、インピーダンスＲａｃが増加する。表皮厚さはｆ−１／２に比例し、ｆが増加するにつれ、ＡＣ電流の流れに対してより抵抗を示す金属トレースの外形断面積のより近くを、強制的に電流が流される（例えば、銅、Ｃｕの表皮厚さはｆ＝６０ＧＨｚで０．２７μｍである）。このように、ＤＣ信号およびＡＣ信号が金属トレースを介して伝達される際、ＡＣ信号は表皮効果抵抗および大きいリアクタンスを受け、一方、ＤＣ信号は金属トレースの全断面積を受け、リアクタンスを受けないであろう。
【００２４】
図１ａの点線で囲った領域１−９および１−１０内のインダクタＬ１の各端部に接続された容量は、図１ｆに示すような大雑把なモデルに加えられている。図１ｆでは、点線で囲った領域１−１０に対応する容量Ｃｐは、動作段１−３の入力の容量と、Ｐ１のドレインおよびミラー容量と、インダクタＬ１の近端容量と、任意の金属トレース容量とを含む。点線で囲った領域１−９に対応する容量Ｃｓｉｇは、素子Ｎ２のドレイン容量およびミラー容量と、素子Ｎ３のゲート容量およびオーバーラップ容量と、インダクタＬ１の近端容量と、ノード１−６とＮ３のゲートとの間の任意の金属トレース容量とを含む。ノード１−６および１−７は、Ｖｉｎで提供された信号を負荷Ｒａｎｔに伝達する。中間信号は、Ｖｉｎによって１−６（Ｎ２のドレイン）で生成される。中間信号は、１−６からＮ３のゲートに直結される。出力信号Ｖｏｕｔは、１−７（Ｎ３のドレイン）で生成され、負荷を駆動するために使用される。
【００２５】
図１ｆの回路１−１４は、Ｎ２の負荷をモデル化し、抵抗損失Ｒを備えた並列ＬＣ回路である。インダクタ抵抗器（Ｌ−Ｒ）回路の両端の容量は、ＣｐおよびＣｓｉｇの直列接続、すなわちＣｅｆｆ＝（Ｃｐ＊Ｃｓｉｇ）／（Ｃｐ＋Ｃｓｉｇ）を含む。容量Ｃｓｉｇは、ノード１−５に追加の容量を導入して、Ｃｐの値を著しく増加させることにより、支配することができる。より大きい値の容量もまた、動作段１−３の入力に印加されるノード１−５の電圧を安定させるのに役立つ。並列ＬＣ回路の構造要素は、対象周波数（例えば６０ＧＨｚ）で共振するように設計される。抵抗器の抵抗損失Ｒは、応答の範囲を広げる。
【００２６】
インダクタＬ２はまた、図１ｆに示したモデルと類似のモデルを有するであろう。Ｌ２の場合には、Ｃｐはノード１−８に位置するであろう。これは電源用のリード線であるため、電源の容量は進み、ノード１−７（Ｖｏｕｔ）の容量Ｃｓｉｇよりはるかに大きいであろう。全てのＮチャネルがＰチャンネルで置き換えられ、全てのＰチャネルがＮチャネルで置き換えられている相補型回路に同様の技術を使用することができ、電源ＶＤＤおよびＶＳＳが切り替えられ、かつ、ここで回路は補数形式（ｃｏｍｐｌｅｍｅｎｔ  ｆｏｒｍ）を示す。
【００２７】
実施形態を示す一設計は、各ノード１−６または１−７上の容量Ｃｓｉｇが所望の対象周波数で共振するように、インダクタＬ１およびＬ２を調整するであろう。ＬＣタンク回路が共振すると、それらのインピーダンスは最大であり、それによってノード１−６および１−７の高周波信号を、２つのインダクタ１−５および１−８の反対側のノードから分離する。さらに、並列ＬＣタンク回路のインピーダンスはまた、素子Ｎ２およびＮ３の負荷になるであろう。
【００２８】
実施形態を示す別の設計は、両方のＬＣ回路が所望の対象周波数で共振するように、インダクタＬ１またはＬ２への変更をそれぞれ最小化しながら、各ノード１−６または１−７上の容量Ｃｓｉｇの値を調整するであろう。両方のＬＣタンク回路が共振すると、それらのインピーダンスは最大であり、それによってノード１−６および１−７の高周波信号を、２つのインダクタＬ１およびＬ２の反対側のノード１−５および１−８から分離する。さらに、並列ＬＣタンク回路のインピーダンスはまた、素子Ｎ２およびＮ３の負荷になるであろう。図１ｆのＬＣ回路であるブロック図１−１５を図１ｇに示す。
【００２９】
さらに、別の実施形態は、容量Ｃｓｉｇと、インダクタＬ１およびＬ２との両方を同時に変更することである。共振ＬＣタンク回路では、Ｃの容量が低下すると、ｆ＝（２π（ＬＣ）１／２））−１に従って回路を電気的に共振するよう維持するために、Ｌのインダクタンスが増加しなければならない。
【００３０】
最後に、実施形態を示す別の設計は、両方の段において、インダクタンスと容量との両方を最小化することであり、それによって全体的な寄生容量および寄生抵抗を低減し、これは次いで電力消散の低減を導く。次いで、各ＬＣ回路は、Ｌ１およびＬ２のインダクタンス値を増加させることにより、所望の周波数で共振するように設定される。これは、インダクタＬ１およびＬ２の長さを直線的に増加させることによって、または、円形もしくは螺旋パターンのレイアウトを使用することによって、それらの物理的な長さを増加させることにより行われる。
【００３１】
図２ａは、図１ａに示した回路を単純化するために、ブロック図１−１５を使用する。電流Ｉ３は素子Ｎ１のサイズを変えることにより調整することができ、ここで、Ｉ３＝（ＷＮ３／ＷＮ１）＊Ｉ１である。別の方法は、プログラム可能な電流源中の電流Ｉ１の値を変更することによるものである。電流Ｉ１を変更することは単純であり、本技術分野で知られているため言及しない。
【００３２】
図２ｂに示すように、図２ａの素子Ｎ１のサイズは、電流Ｉ３を調整するために変えることができる。Ｎチャネルトランジスタは、それらのチャネル幅によって特定される図２ｂ。最初の素子Ｉ３の幅はＷＮ１であるため、図２ｂの素子の幅、Ｗａ、ＷｂおよびＷｃの合計は、ＷＮ１に等しい。Ｎ１のサイズを調整するための回路の一実施形態を図２ｂに示す。このように、全ての素子が、それらの対応するスイッチＳ１、Ｓ２およびＳ３によって有効になる（全てのスイッチがノード１−２に接続される）と、合計幅はＷｎ１になるであろう。スイッチＳ１、Ｓ２またはＳ３が無効になる（グラウンドに切り替えられる）と、複合素子Ｎ１ａ、Ｎ１ｂおよびＮ１ｃそれぞれの幅の合計は減少する。このように、図２ｂに示した場合、電流Ｉ３＝（ＷＮ３／Ｗｂ）＊Ｉ１である。
【００３３】
図３ａは、図２ａに示した回路を別の単純化したもの３−１を示す。電圧基準ブロック３−２は、図２ａに示したような動作段１−３と、素子Ｎ１およびＰ１と、接続性とを示すために付け加えられている。電圧基準３−２と、電流源Ｉ３とからなるバイアス電圧回路は、ノード１−５でバイアス電圧を生成し印加する。さらに、この電圧は素子Ｎ２に電力を供給するために使用される。図３ｂは、本発明の概念が平衡出力回路まで拡張されている実施形態を示す。バイアス電圧回路は、バイアス電圧を「ＬＣ負荷１」２−２に印加し、次いで「ＬＣ負荷１」２−２は、ノード３−４および３−６にバイアス電圧を印加する。「直結」が利用されるため、バイアス電圧は素子Ｎ５およびＮ７のゲートそれぞれに直結される。「ＬＣ負荷２」２−３は、動作周波数において素子Ｎ５およびＮ７に高インピーダンス高周波負荷を与える。ＶｉｎはＮ６のゲートに印加され、一方、Ｖｉｎ（１８０度位相がずれている）はＮ４のゲートに印加される。平衡出力ＶｏｕｔおよびＶｏｕｔはそれぞれ、ノード３−７および３−５で利用可能である。
【００３４】
段間のトレース長を縮小することにより、回路網中の全体的なインダクタンスが最小化される。さらに、他の利点には、ダイ面積がより小さいこと、コストがより低いこと、電力がより低い（駆動される寄生容量／インダクタンスがより少ない）こと、および、設計時間が短縮されることがある。寄生容量または寄生インダクタンスの回路網が増加すると、回路のシミュレーションが遅くなり、評価するのに長い時間を要する。段間の距離を最小化することによって、段を含むダイの面積が減少する。ダイ面積が減少すると、寄生容量または寄生インダクタンスの回路網が減少し、シミュレーション結果がより迅速になる。
【００３５】
最後に、上記の記述は、本発明の原理を説明するだけのものであることが理解される。様々な変更形態、改良形態および修正形態が生じ、本明細書によって示唆され、本発明の精神および範囲内にある。しかしながら、本発明は様々な形式で具体化されてもよく、本明細書で述べた実施形態に限定されるものとして解釈されるべきでない。むしろ、開示は徹底的かつ完全であり、当業者に本発明の範囲が十分に伝わるように、これらの実施形態を提供する。本発明の様々な実施形態は、異なるが相互に排他的ではないことが理解される。これらの原則に従って、当業者は本発明の精神および範囲から逸脱することなく、多くの修正形態を考案してもよい。この本発明の技術は、多段回路の高周波設計に直接バイアスをかけるのに適用可能である。段は、能動電子機器、無効負荷および抵抗、またはそれらの任意の組合せを有し得る。集積回路において、できるだけ小さい面積で回路を動作させるために、段内同様に段間の全ての寄生インダクタンスおよび寄生容量を最小化することは、困難なレイアウト作業である。面積が縮小すると、伝播時間も短縮される。これによりＲＦ設計者は、所与の技術に対してさらに高い周波数回路まで概念を拡張することができる。ＬＣ回路は、割り当てられたスペクトルから他の周波数帯を選択するために、６０ＧＨｚを超える、または６０ＧＨｚ未満の周波数で共振するように設定され得る。電気的に共振している際、並列ＬＣ回路は共振並列ＬＣ回路とも呼ぶことができる。トレースは、１つのノードを別のノードに結合する金属配線になり得る。非携帯型システムと同様に、多くの携帯型無線システムは、本明細書に示した本発明の技術から利益を得ることができる。さらに、ネットワークおよび携帯型システムは、ＴＤＭＡ（時分割多重接続（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ））、ＦＤＭＡ（周波数分割多重接続（Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ））、ＣＤＭＡ（符号分割多重接続（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ））、ＯＦＤＭ（直交周波数分割多重（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ））、ＵＷＢ（超広帯域（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ））、ＷｉＦｉ、ＷｉＧｉｇ、ブルートゥースなどの通信技術を使用することによって、情報を無線で交換することができる。ネットワークは、電話ネットワーク、ＩＰ（インターネットプロトコル（Ｉｎｔｅｒｎｅｔ  ｐｒｏｔｏｃｏｌ））ネットワーク、ＬＡＮ（ローカルエリアネットワーク（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ））、アドホックネットワーク、ローカルルータおよび他の携帯型システムなどを含み得る。
【図１】
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【図１−１】
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【図１−２】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【国際調査報告】
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