(57)【要約】  デジタルアナログコンバータ（ＤＡＣ）が、デコーダ及びレゾルーション回路（１０３）を含む。回路（１０３）は、複数のレジスタ（Ｒ−１〜Ｒ−（Ｍ＋２Ｎ））、スイッチの第１のセット（ＳＡ−１〜ＳＡ−（Ｎ＋Ｍ））、及びスイッチの第２のセット（ＳＢ−１〜ＳＢ−（Ｎ＋Ｍ））を有する。レジスタは、複数の列及び複数の行を有するアレイに配され、ここで、レジスタの数は、列の数及び行の数の少なくとも一方の整数倍である。レジスタは、レジスタストリング（１０５）を形成するためスキップＫパターンで共に結合される。スイッチの第１及び第２のセットからの各スイッチがレジスタストリングに結合され、スイッチの第１及び第２のセットが、各々シーケンスに配され、オフセット値だけ互いにオフセットされる。スイッチの第１及び第２のセットはまた、スイッチの第１のセットからの各スイッチが、スイッチの第２のセットからのシーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し且つそれに関連付けられるように、アレイの周辺に沿って配置される。
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【特許請求の範囲】
【請求項１】
装置であって、
複数の列及び複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するためスキップＫ（ｓｋｉｐ−Ｋ）パターンで共に結合される、前記複数のレジスタ、
スイッチの第１のセットであって、スイッチの前記第１のセットからの各スイッチが前記レジスタストリングに結合される、スイッチの前記第１のセット、及び
スイッチの第２のセットであって、スイッチの前記第２のセットからの各スイッチが前記レジスタストリングに結合される、スイッチの前記第２のセット、
を含み、
スイッチの前記第１及び第２のセットが、各々シーケンスに配され、且つ、互いにオフセット値だけオフセットされ、
スイッチの前記第１及び第２のセットが前記アレイの周辺に沿って配されて、スイッチの前記第１のセットからの各スイッチが、スイッチの前記第２のセットからの前記シーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し且つ同じ行又は同じ列に関連付けられるようにされ、
レジスタの数が、列の数及び行の数の少なくとも一方の整数倍か又は前記オフセット値の比（fraction）の少なくとも一方である、
装置。
【請求項２】
請求項１に記載の装置であって、前記第１及び第２のスイッチが、前記アレイの端部に沿って複数のインターリーブされた列に配される、装置。
【請求項３】
請求項２に記載の装置であって、前記装置が、
スイッチの前記第１のセットからの各スイッチに結合される第１のバッファ、及び
スイッチの前記第２のセットからの各スイッチに結合される第２のバッファ、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、Ｋが２であり、前記オフセット値が６４である、装置。
【請求項５】
請求項４に記載の装置であって、各レジスタがシリコンクロムレジスタを更に含む、装置。
【請求項６】
請求項５に記載の装置であって、トランジスタの前記第１及び第２のセットの各々からの前記少なくとも１つのスイッチが伝送ゲートである、装置。
【請求項７】
装置であって、
第１の範囲内の電圧を生成するように構成される第１の出力、
第２の範囲内の電圧を生成するように構成される第２の出力であって、前記第１及び第２の範囲がオフセット電圧だけ互いにオフセットされる、前記第２の出力、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、レジスタの各セットからのレジスタが、レジスタストリングを形成するためスキップＫパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行、及び
各々前記レジスタストリングに結合される複数のスイッチ、
を含み、
前記複数のスイッチが、
前記複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、且つ、前記第１の範囲内の第１の電圧を前記第１の出力に提供するように構成される第１のスイッチ、及び
前記複数のレジスタ行の前記第１のレジスタ行からの第２のレジスタに結合され、且つ、前記第２の範囲内の第２の電圧を前記第２の出力に提供するように構成される第２のスイッチ、
を含み、
前記第１及び第２のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、Ｋ、レジスタ行の数、及び前記オフセット電圧の関数であり、
前記第１及び第２の電圧間の差が前記オフセット電圧にほぼ等しい、
装置。
【請求項８】
請求項７に記載の装置であって、
前記複数のスイッチが、スイッチの第１のセットとスイッチの第２のセットとを更に含み、
スイッチの前記第１のセットが前記第１のスイッチを含み、
スイッチの前記第２のセットが前記第２のスイッチを含む、
装置。
【請求項９】
請求項８に記載の装置であって、前記装置が、
スイッチの前記第１のセットからの各スイッチと前記第１の出力との間に結合される第１のバッファ、及び
スイッチの前記第２のセットからの各スイッチと前記第２の出力との間に結合される第２のバッファ、
を更に含む、装置。
【請求項１０】
請求項９に記載の装置であって、スイッチの前記第１及び第２のセットがシーケンスに配されて、前記第１及び第２のセットに対する前記シーケンスにおける対応するスイッチから出力される電圧間の差が前記オフセット電圧にほぼ等しくなるようになっている、装置。
【請求項１１】
請求項１０に記載の装置であって、前記オフセット電圧がオフセット値に関連付けられる、装置。
【請求項１２】
請求項１に記載の装置であって、Ｋが２であり、前記オフセット値が６４である、装置。
【請求項１３】
請求項１２に記載の装置であって、行の数が３２である、装置。
【請求項１４】
デジタルアナログコンバータ（ＤＡＣ）であって、
デジタル信号を受信するように構成されるデコーダ、及び
前記デコーダに結合され、且つ、アナログ信号を生成するように構成されるレゾルーション回路、
を含み、
前記レゾルーション回路が、
第１の範囲内の電圧を生成するように構成される第１の出力、
第２の範囲内の電圧を生成するように構成される第２の出力であって、前記第１及び第２の範囲がオフセット電圧だけ互いにオフセットされる、前記第２の出力、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、レジスタの各セットからのレジスタが、レジスタストリングを形成するためスキップＫパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行、及び
各々前記レジスタストリングに結合され、且つ、前記デコーダからの出力信号により制御される複数のスイッチ、
を有し、
前記複数のスイッチが、
前記複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、且つ、前記第１の範囲内の第１の電圧を前記第１の出力に提供するように構成される第１のスイッチと、
前記複数のレジスタ行の前記第１のレジスタ行からの第２のレジスタに結合され、且つ、前記第２の範囲内の第２の電圧を前記第２の出力に提供するように構成される第２のスイッチと、
を含み、
前記第１及び第２のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、Ｋ、レジスタ行の数、及び前記オフセット電圧の関数であり、
前記第１及び第２の電圧間の差が前記オフセット電圧にほぼ等しい、
ＤＡＣ。
【請求項１５】
請求項１４に記載のＤＡＣであって、
前記複数のスイッチが、スイッチの第１のセットとスイッチの第２のセットとを更に含み、
スイッチの前記第１のセットが前記第１のスイッチを含み、
スイッチの前記第２のセットが前記第２のスイッチを含む、
ＤＡＣ。
【請求項１６】
請求項１５に記載のＤＡＣであって、前記装置が、
スイッチの前記第１のセットからの各スイッチと前記第１の出力との間に結合される第１のバッファ、及び
スイッチの前記第２のセットからの各スイッチと前記第２の出力との間に結合される第２のバッファ、
を更に含む、ＤＡＣ。
【請求項１７】
請求項１６に記載のＤＡＣであって、スイッチの前記第１及び第２のセットがシーケンスに配されて、前記第１及び第２のセットに対する前記シーケンスにおける対応するスイッチから出力される電圧間の差が前記オフセット電圧にほぼ等しくなるようになっている、ＤＡＣ。
【請求項１８】
請求項１７に記載のＤＡＣであって、前記オフセット電圧がオフセット値に関連付けられる、ＤＡＣ。
【請求項１９】
請求項１８に記載のＤＡＣであって、Ｋが２であり、前記オフセット値が６４である、ＤＡＣ。
【請求項２０】
請求項１９に記載のＤＡＣであって、行の数が３２である、ＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してデジタルアナログコンバータ（ＤＡＣ）に関し、更に特定して言えば、共有レジスタストリングを有するＤＡＣに関連する。
【背景技術】
【０００２】
ＤＡＣは、種々の応用例において用いられている一般的な回路である。典型的に、ＤＡＣは、デジタル信号に基づいてアナログ信号を出力するスイッチド分圧器を含む。分圧器は例えば、レジスタストリング又はレジスタラダー（一般的にＲ−２Ｒレジスタラダーと呼ばれる）であり得、解像度は、ＤＡＣから出力される電圧レベルの数を増大することにより増大され得る。しかし、解像度を増大させることにより、面積又はサイズが増加されるため、解像度が高く面積が小さいＤＡＣを有することが非常に望ましい。幾つかの従来のＤＡＣは下記文献に説明されている。
【特許文献１】米国特許番号第６，９３７，１７８号
【特許文献２】米国特許番号第７，２５９，７０６号
【特許文献３】米国特許番号第７，４１４，５６１号
【特許文献４】米国特許番号第７，５３２，１４０号
【発明の概要】
【０００３】
例示の実施例が或る装置を提供する。この装置は、複数の列及び複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するためスキップＫ（ｓｋｉｐ−Ｋ）パターンで共に結合される複数のレジスタ、スイッチの第１のセット、及びスイッチの第２のセットを含む。スイッチの第１のセットからの各スイッチはレジスタストリングに結合される。スイッチの第２のセットからの各スイッチはレジスタストリングに結合される。スイッチの第１及び第２のセットは、各々シーケンスに配され、互いにオフセット値だけオフセットされる。スイッチの第１及び第２のセットはアレイの周辺に沿って配されて、スイッチの第１のセットからの各スイッチが、スイッチの第２のセットからのシーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し且つ同じ行又は同じ列に関連付けられるようになっている。レジスタの数は、列の数及び行の数の少なくとも一方の整数倍か又はオフセット値の比（fraction）の少なくとも一方である。
【０００４】
例示の一実施例において、第１及び第２のスイッチは、アレイの端部に沿って複数のインターリーブされた列に配される。
【０００５】
例示の一実施例において、この装置は、スイッチの第１のセットからの各スイッチに結合される第１のバッファと、スイッチの第２のセットからの各スイッチに結合される第２のバッファとを更に含む。
【０００６】
例示の一実施例において、Ｋは２であり、オフセット値は６４である。
【０００７】
例示の一実施例において、各レジスタはシリコンクロムレジスタを更に含む。
【０００８】
例示の一実施例において、トランジスタの第１及び第２のセットの各々からの少なくとも１つのスイッチは伝送ゲートである。
【０００９】
例示の一実施例において或る装置が提供される。この装置は、第１の範囲内の電圧を生成するように構成される第１の出力、第２の範囲内の電圧を生成するように構成される第２の出力、複数のレジスタ行、及び各々レジスタストリングに結合される複数のスイッチを含む。第１及び第２の範囲はオフセット電圧だけ互いにオフセットされる。複数のレジスタ行の各レジスタ行はレジスタのセットを含み、レジスタの各セットからのレジスタは、レジスタストリングを形成するためスキップＫパターンで共に結合され、レジスタの数は行の数の整数倍である。複数のスイッチは、複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、且つ、第１の範囲内の第１の電圧を第１の出力に提供するように構成される第１のスイッチと、複数のレジスタ行の第１のレジスタ行からの第２のレジスタに結合され、且つ、第２の範囲内の第２の電圧を第２の出力に提供するように構成される第２のスイッチとを含む。第１及び第２のレジスタはレジスタの所定のセットだけ互いに分離され、所定のセット内のレジスタの数は、Ｋ、レジスタ行の数、及びオフセット電圧の関数である。第１及び第２の電圧間の差はオフセット電圧にほぼ等しい。
【００１０】
例示の一実施例において、複数のスイッチは、スイッチの第１のセットとスイッチの第２のセットとを更に含む。スイッチの第１のセットは第１のスイッチを含み、スイッチの第２のセットは第２のスイッチを含む。
【００１１】
例示の一実施例において、この装置は、スイッチの第１のセットからの各スイッチと第１の出力との間に結合される第１のバッファと、スイッチの第２のセットからの各スイッチと第２の出力との間に結合される第２のバッファとを更に含む。
【００１２】
例示の一実施例において、スイッチの第１及び第２のセットはシーケンスに配されて、第１及び第２のセットに対するシーケンスにおける対応するスイッチから出力される電圧間の差がオフセット電圧にほぼ等しくなるようになっている。
【００１３】
例示の一実施例において、オフセット電圧はオフセット値に関連付けられる。
【００１４】
例示の一実施例において、行の数は３２である。
【００１５】
例示の一実施例において、デジタルアナログコンバータ（ＤＡＣ）が提供される。このＤＡＣは、デジタル信号を受信するように構成されるデコーダと、デコーダに結合され、且つ、アナログ信号を生成するように構成されるレゾルーション回路とを含む。レゾルーション回路は、第１の範囲内の電圧を生成するように構成される第１の出力、第２の範囲内の電圧を生成するように構成される第２の出力、複数のレジスタ行、及び複数のスイッチを有する。第１及び第２の範囲は、オフセット電圧だけ互いにオフセットされる。複数のレジスタ行の各レジスタ行はレジスタのセットを含む。レジスタの各セットからのレジスタは、レジスタストリングを形成するためスキップＫパターンで共に結合される。レジスタの数は行の数の整数倍である。複数のスイッチは、各々レジスタストリングに結合され、且つ、デコーダからの出力信号により制御される。複数のスイッチは、複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、且つ、第１の範囲内の第１の電圧を第１の出力に提供するように構成される第１のスイッチと、複数のレジスタ行の第１のレジスタ行からの第２のレジスタに結合され、且つ、第２の範囲内の第２の電圧を第２の出力に提供するように構成される第２のスイッチとを含む。第１及び第２のレジスタはレジスタの所定のセットだけ互いに分離される。所定のセット内のレジスタの数は、Ｋ、レジスタ行の数、及びオフセット電圧の関数である。第１及び第２の電圧間の差はオフセット電圧にほぼ等しい。
【図面の簡単な説明】
【００１６】
【図１】図１は、デジタルアナログコンバータ（ＤＡＣ）の一例の図である。
【００１７】
【図２】図２は、図１のレゾルーション回路の一例の図である。
【図３】図３は、図１のレゾルーション回路の一例の図である。
【００１８】
【図４】図４は、スキップ２パターンを用いる図２及び図３のレジスタアレイの一例の図である。
【００１９】
【図５】図５は、３２行及び１０列を有する図４のレジスタアレイの一例の図である。
【００２０】
【図６】図６は、図５のレジスタアレイに対する行及びスイッチング回路の配置の例の図である。
【図７】図７は、図５のレジスタアレイに対する行及びスイッチング回路の配置の例の図である。
【発明を実施するための形態】
【００２１】
図１及び図２は、デジタルアナログコンバータ（ＤＡＣ）１００の例示の実施例を図示する。図示するように、ＤＡＣ１００は概して、デコーダ１０１及びレゾルーション回路１０３を含む。デコーダ１０１は概して、デジタル入力信号ＤＩＮを受信し、アナログ出力信号ＡＯＵＴを生成するためレゾルーション回路１０３内のスイッチを制御する制御信号を生成するように構成される。レゾルーション回路１０３は概してレジスタストリング１０５を含み、レジスタストリング１０５は、２つの電圧レール（即ち、ＶＤＤ及び接地）間で互いに直列に共に結合されるレジスタＲ−１〜Ｒ−（Ｍ＋２Ｎ）を含む。図示するように、このレゾルーション回路１０３は、バッファ１０２及び１０４（これらは差動であり得、選択されたレジスタを介して結合され得、内挿（interpolating）バッファであり得る）から２つの出力信号ＯＵＴ１及びＯＵＴ２を生成することができ、一層多くの出力信号も可能である。これらの出力信号ＯＵＴ１及びＯＵＴ２（これらはＡ側及びＢ側と呼ばれ得る）は、スイッチの個別のセット又はスイッチバンクＳＡ−１〜ＳＡ−（Ｎ＋Ｍ）及びＳＢ−１〜ＳＢ−（Ｎ＋Ｍ）（これらは、伝送ゲート、又はＮＭＯＳトランジスタなどのトランジスタスイッチであり得る）から生成される。この構成において、Ａ側とＢ側との間にオフセット電圧があり、これにより、Ａ側及びＢ側が、異なる範囲内の電圧を出力することができるようになる。例えば、レールＶＤＤからの供給電圧が約５Ｖであると仮定すると、オフセット電圧は約１Ｖとなり得、ここで、Ａ側での電圧範囲は約０Ｖ〜約４Ｖであり、Ｂ側での電圧範囲は約１Ｖ〜約５Ｖである。このオフセット電圧は概して、レジスタの数においてオフセット値を有するによって達成される。例えば、上記で図示したＡ側及びＢ側に対する電圧範囲を用いて及び３２０個のレジスタを有するレジスタストリングを用いて、レジスタの数に対するオフセット値は６４であり得、ここで、Ａ側はレジスタＲ−１〜Ｒ−２５６を用い、Ｂ側はレジスタＲ−６５〜Ｒ−３２０を用いる。また、図１及び図２に示す例示の構成において、Ａ側及びＢ側各々が同じ数のレジスタ（即ち、Ｎ＋Ｍ個、ここで、Ｍ個のレジスタは重なる）を用いるが、異なる数のレジスタ、及び他の「側」（Ｃ側、Ｄ側など）を有することも可能である。
【００２２】
このＤＡＣ１００を製造するため、レジスタストリング１０５は典型的に、図３に示すように、レジスタアレイ１０６（これは列及び行を有する）としてレイアウトされる。この構成において、スイッチバンク１０８−Ａ及び１０８−Ｂは、アレイ１０６の端部に近接し、互いでインターリーブされる。アレイ１０６を用いると、アレイ１０６の製造におけるプロセス差異に起因してアレイ１０６の列及び行の方向の抵抗性勾配が存在し得る。列又は行レイアウトに従って線形に共に結合される場合、これらの抵抗性勾配は、レジスタストリング１０５における不正確性につながり得る。この問題に対処するため、レジスタＲ−１〜Ｒ−（Ｎ＋Ｍ）は、スキップＫパターンで共に結合される（ここでＫはスキップ数である）。列方向のスキップ２配線パターンの一例を図４に示す。この例に示すように、アレイ１０６は、列１１０−１〜１１０−Ｒ及び行１１２−１〜１１２−Ｌを含み、一例として行１１２−１及び列１１０−１におけるレジスタを見ると、それは、列１１０−１及び行１１２−２におけるレジスタをスキップして、列１１０−１及び行１１２−３におけるレジスタに結合される。このスキップは最後の行１１２−Ｌまで継続されて、最後の列１１０−２までループする。この結合は、「中間」に達するまでこのスパイラルパターンで継続し、「中間」とはこのスパイラルパターンが方向を反転する地点である。３２０個のレジスタを有するレジスタストリング１０５に対しスキップ２パターンを用いるレジスタアレイ１０６の一例を図５で見ることができ、図５において「中間」での反転は矢印で示される。スキップ４又はスキップ８などの他のスキップＫパターンが、種々の長さのレジスタストリング１０５と共に有利に用いられ得る。スキップＫパターンは行方向に適用することもでき、オーバーエッチング又は他のプロセス関連の問題を補償するためにダミーレジスタがアレイ１０６の周辺に沿って置かれてもよい。
【００２３】
このスキップＫパターンを用いることにより、列１１０−１〜１１０−１１０−Ｒの方向における及び行１１２−１〜１１２−Ｌの方向における抵抗性勾配の影響は低減され得、スイッチＳＡ−１〜ＳＡ−（Ｎ＋Ｍ）及びＳＢ−１〜ＳＢ−（Ｎ＋Ｍ）が、配路のために用いられる面積量を低減するように有利に配置され得る。レジスタストリング１０５におけるレジスタの総数を、行（又は、スイッチＳＡ−１〜ＳＡ−（Ｎ＋Ｍ）及びＳＢ−１〜ＳＢ−（Ｎ＋Ｍ）が列に関連付けられるように配置される場合は列）の数の整数倍又はオフセット値の比（fraction）とすることにより、関連するスイッチ（スイッチＳＡ−１及びＳＢ−１など）が、分離を備えて同じ行（又はスイッチＳＡ−１〜ＳＡ−（Ｎ＋Ｍ）及びＳＢ−１〜ＳＢ−（Ｎ＋Ｍ）が列に関連付けられるように配置される場合は列）に関連付けられ得、ここで、分離におけるレジスタの数は、行の数、スキップ数Ｋ、及びオフセットの関数である。同じレジスタに結合されるスイッチ（即ち、図６の例において示されるスイッチＳＡ−９７及びＳＢ−３３）は、配路チャネルのサイズを更に低減するためにアレイ１０６の周辺において互いに結合され得る。
【００２４】
図６及び図７は、３２０個のレジスタを備えたスキップ２パターンを用いる図５の例示のアレイ１０６のための行１１２−１及び１１２−２に対するスイッチ配路のための例示の配置を図示する。この例では、アレイ１０６は１０列及び３２行を有し、ここで、レジスタの総数（３２０）は、行の数（３２）の整数倍であり、オフセット値（６４）の比（fraction）（１／２）である。レジスタＲ−１、Ｒ−３３、Ｒ−６５、Ｒ−９７、Ｒ−１２９、Ｒ−１６１、Ｒ−１９３、Ｒ−２５７、及びＲ−２８９が行１１２−１にあり、レジスタＲ−３２、Ｒ−６４、Ｒ−９６、Ｒ−１２８、Ｒ−１６０、Ｒ−１９２、Ｒ−２２４、Ｒ−２５６、及びＲ−３２０が行１１２−２にある。行１１２−１において、レジスタＲ−１及びＲ−３３は、Ａ側（これは、この例では約０Ｖ〜約４Ｖの間の電圧範囲を有する）に用いられる。レジスタＲ−１は、Ａ側に対する第１のレジスタ（これは第１のスイッチＳＡ−１に関連付けられ且つ第１のスイッチＳＡ−１に結合される）であり、レジスタＲ−６５は、Ｂ側に対する第１のレジスタ（これはスイッチＳＢ−１に関連付けられ且つスイッチＳＢ−１に結合される）である。図示するように、これらのスイッチＳＡ−１及びＳＢ−１は、互いに近接しており（即ち、隣接しており）、（例えば）同じ選択信号によりアクティブにされ得る。レジスタＲ−６５はＡ側及びＢ側により共有されるため、関連するＡ側スイッチ（即ち、スイッチＳＡ−６５）はスイッチＳＡ−１に近接している。この例では、レジスタＲ−３３は、レジスタＲ−１及びＲ−６５を分離し、この分離は、行の数（３２）、スキップ数Ｋ（２）、及びオフセット値（６４）の関数である。この例で示される構成では、約０Ｖ〜約２．５Ｖまでの範囲の電圧ではＮＭＯＳトランジスタスイッチを用いることができ、面積を更に低減するように約２．５Ｖ〜約５Ｖまでの範囲の電圧では伝送ゲートを用いることができる。このパターンは、行１１２−１及び１１２−２に対して示される例にわたって該当し得る。
【００２５】
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014533070.tif 000007
【図６】
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【図７】
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【国際調査報告】
2014533070.tif 000010
2014533070.tif 000011