(57)【要約】  スイッチドキャパシタ回路（１０、３２、又は３２Ａ）は、第１のキャパシタ（Ｃ１又はＣＩＮ１）の上部プレートを加算導体（１３）を介して第１の基準電圧（ＶＳＳ）に切り替え、その下部プレートを第１の信号に切り替えることによって第１の信号（ＶＩＮ＋）を第１のキャパシタにサンプリングする。第２の信号（ＶＩＮ−）は第２のキャパシタ（Ｃ３又はＣＩＮ３）の上部プレートを第２の信号に切り替え、その下部プレートを第１の基準電圧に切り替えることによって第２のキャパシタにサンプリングされる。サンプリング後、第２のキャパシタの上部プレートが第１のキャパシタの上部プレートに結合される。第２のキャパシタの下部プレートは第１の基準電圧に結合される。第１のキャパシタの下部プレートが第２の基準電圧（ＶＤＤ又はＶＲＥＦ）に結合され、それによって、第１の導体（１３）からの同相モード入力電圧成分の少なくとも一部をキャンセルし、サンプリングされた差動電荷を加算導体にホールドし、そこに所定の同相モード電圧を確立し、加算導体がそこからの電荷のリークを許容する電圧を有することを防止する。スイッチドキャパシタ回路はＳＡＲ、積分器、又は増幅器であってよい。
2014513496.tif 000002
【特許請求の範囲】
【請求項１】
スイッチドキャパシタ回路であって、
（ａ）第１及び第２の入力信号を受け取る第１のステージであって、前記第１のステージが、第１、第２、第３、及び第４の入力キャパシタを含み、前記第１のステージが更に、第１のフェーズの間、前記第１の入力信号を前記第１の入力キャパシタの下部プレートと前記第４の入力キャパシタの上部プレートとに結合し、前記第２の入力信号を前記第２の入力キャパシタの下部プレートと前記第３の入力キャパシタの上部プレートとに結合し、そして、前記第１及び第２の入力キャパシタの上部プレートを第１の基準電圧に結合するように構成された、スイッチの第１の配置を含み、前記第３及び第４の入力キャパシタの下部プレートが前記第１の供給電圧に結合され、従って、前記第１及び第２の入力信号が前記第１のフェーズの間サンプリングされる、前記第１のステージ、及び
（ｂ）第１及び第２の出力信号を生成するように第１の加算導体信号及び第２の加算導体信号を処理するために前記第１のステージに結合された第１及び第２の加算導体を有する第２のステージ、
を含み、
（ｃ）前記第１のステージが更に、第２のフェーズの間、前記第１及び第２の入力キャパシタの前記下部プレートを第２の基準電圧に結合し、前記第１の入力キャパシタの前記上部プレートを前記第３の入力キャパシタの前記上部プレートに結合し、そして、前記第２の入力キャパシタの前記上部プレートを前記第４の入力キャパシタの前記上部プレートに結合するように構成される、スイッチの第２の配置を更に含んで、前記第１及び第２の加算導体信号からの前記第１及び第２の入力信号に関連する同相モード成分の少なくとも一部をキャンセルし、前記第１及び第２の加算導体に所定の同相モード電圧を確立し、そのため、前記第１の入力信号に関連する電荷が前記第１及び第３の入力キャパシタから前記第１の加算導体に伝達され、前記第２の入力信号に関連する電荷が前記第４及び第２の入力キャパシタから前記第２の加算導体に伝達されると、前記第１及び第２の加算導体信号を所定の安全動作範囲内に維持するようにする、
スイッチドキャパシタ回路。
【請求項２】
請求項１に記載のスイッチドキャパシタ回路であって、ＳＡＲ  ＡＤＣを含み、
前記ＳＡＲ  ＡＤＣが、
（１）多数のビット試験動作の各々の間、前記第１の加算導体信号と前記第２の加算導体信号を比較するための前記第２のステージにおけるコンパレータ、
（２）第１のステージにおける第１のＣＤＡＣであって、前記第１のＣＤＡＣが、ＭＳＢキャパシタと各々が前記第１の加算導体に結合される第１の端子を有する複数のＬＳＢキャパシタとを含むバイナリ加重キャパシタの第１のグループと、前記第１のグループの対応するキャパシタの第２の端子を、前記第１の基準電圧又は前記第２の基準電圧に選択的に結合するためのスイッチの第１のグループとを含み、前記サンプリングの間、前記第１のグループの前記ＬＳＢキャパシタの前記第２の端子が前記第１の入力信号に選択的に結合される、前記第１のＣＤＡＣ、及び
（３）前記コンパレータによって生成される出力信号に応答して前記第１のグループの前記スイッチを制御するためのＳＡＲ及び制御回路要素、
を含み、
（４）前記サンプリングが完了した後、且つ、第１のビットの試験の前に、前記第１の加算導体に前記所定の同相モード電圧信号成分を生成する容量分圧器として機能するように、前記ＳＡＲ及び制御回路要素が前記第１のグループの前記スイッチを制御して、前記第１のグループの前記ＭＳＢキャパシタ及び前記ＬＳＢキャパシタの第２の端子を、前記第１及び第２の基準電圧の間に直列に接続する、
スイッチドキャパシタ回路。
【請求項３】
請求項２に記載のスイッチドキャパシタ回路であって、前記サンプリング動作の間、前記第１の加算導体を前記第１の基準電圧に結合する第１のスイッチを含む、スイッチドキャパシタ回路。
【請求項４】
請求項３に記載のスイッチドキャパシタ回路であって、前記サンプリングの後、且つ、前記第１のビットの前記試験の前に、電荷ホールド動作の間、前記第１の加算導体を前記ＭＳＢキャパシタの前記第１の端子に結合する第２のスイッチを前記第１のＣＤＡＣが含む、スイッチドキャパシタ回路。
【請求項５】
請求項４に記載のスイッチドキャパシタ回路であって、第２のＣＤＡＣを含み、
前記第２のＣＤＡＣが、ＭＳＢキャパシタと、各々が第２の加算導体に第２の信号を生成するように結合される第１の端子を有する複数のＬＳＢキャパシタとを含むバイナリ加重キャパシタの第２のグループと、前記第２のグループの対応するキャパシタを前記第１の基準電圧又は前記第２の基準電圧に選択的に結合するためのスイッチの第２のグループとを含み、
前記第２のグループの前記ＬＳＢキャパシタの前記第２の端子が、前記サンプリングの間、第２の入力信号に接続され、
前記第１のグループの前記ＭＳＢキャパシタの前記第１の端子が、前記サンプリングの間、前記第１の入力信号を受け取るように結合され、
前記第２のグループの前記ＭＳＢキャパシタの前記第１の端子が、前記サンプリングの間、前記第２の入力信号を受け取るように結合される、
スイッチドキャパシタ回路。
【請求項６】
請求項４に記載のスイッチドキャパシタ回路であって、前記電荷ホールド動作が前記第１のグループの前記ＭＳＢキャパシタ及び前記ＬＳＢキャパシタを用いて実行される、スイッチドキャパシタ回路。
【請求項７】
請求項４に記載のスイッチドキャパシタ回路であって、前記第１のグループの第１のスイッチが、前記サンプリングの間、前記第１のグループの前記ＭＳＢキャパシタの前記第２の端子を前記第１の基準電圧に結合し、前記第１のグループの他のスイッチが、前記サンプリングの間、第１のグループの、それぞれ、前記ＬＳＢキャパシタの前記第２の端子を前記第１の入力信号に結合する、スイッチドキャパシタ回路。
【請求項８】
請求項７に記載のスイッチドキャパシタ回路であって、前記第１のグループの前記第１のスイッチが、前記電荷ホールド動作の間、前記ＭＳＢキャパシタの前記第２の端子を前記第１の基準電圧に結合し、前記第１のグループの他のスイッチが、前記電荷ホールド動作の間、前記第１のグループの、それぞれ、前記ＬＳＢキャパシタの前記第２の端子を前記第２の基準電圧に結合する、スイッチドキャパシタ回路。
【請求項９】
請求項２に記載のスイッチドキャパシタ回路であって、全てのビット試験動作の間、前記第１及び第２の信号が、前記第１及び第２の基準電圧の間に留まり、前記ビット試験が進行するにつれて前記所定の同相モード電圧信号成分に向かって収斂する、スイッチドキャパシタ回路。
【請求項１０】
請求項２に記載のスイッチドキャパシタ回路であって、前記第１の加算導体上の前記同相モード電圧信号成分が、前記第１及び第２の基準電圧の間の中途の電圧を有する、スイッチドキャパシタ回路。
【請求項１１】
請求項２に記載のスイッチドキャパシタ回路であって、前記ビット試験動作が、ＳＡＲアルゴリズムに従って前記コンパレータ及び前記ＳＡＲ及び制御回路要素に応答して実行される、スイッチドキャパシタ回路。
【請求項１２】
請求項１に記載のスイッチドキャパシタ回路であって、それぞれ、前記第１及び第２の加算導体に結合される第１及び第２の集積回路基板ダイオードを含む、スイッチドキャパシタ回路。
【請求項１３】
請求項１に記載のスイッチドキャパシタ回路であって、前記第２のステージに積分器、第１の積分キャパシタ、及び第２の積分キャパシタを含むスイッチドキャパシタ積分回路を含む、スイッチドキャパシタ回路。
【請求項１４】
請求項１に記載のスイッチドキャパシタ回路であって、前記第２のステージに増幅器を含むスイッチドキャパシタ増幅回路を含む、スイッチドキャパシタ回路。
【請求項１５】
請求項２に記載のスイッチドキャパシタ回路であって、前記ＳＡＲ  ＡＤＣが差動アナログデジタルコンバータである、スイッチドキャパシタ回路。
【請求項１６】
第１及び第２の入力信号の差に等しい差動入力信号からサンプリングされた差動入力電荷のリークを防ぐための方法であって、前記方法が、
（ａ）第１のキャパシタの第１の端子を第１の導体を介して第１の基準電圧に切り替えること、及び前記第１のキャパシタの第２の端子を前記第１の入力信号に切り替えることによって、前記第１のキャパシタに前記第１の入力信号をサンプリングすること、
（ｂ）第２のキャパシタの第１の端子を前記第２の入力信号に切り替えること、及び前記第２のキャパシタの第２の端子を前記第１の基準電圧に切り替えることによって、前記第２のキャパシタに前記第２の入力信号をサンプリングすること、
（ｃ）前記サンプリングが完了した後、前記第１の導体を前記第１の基準電圧から切り離すこと、及び、
（ｄ）前記第２のキャパシタの前記第１の端子を前記第１のキャパシタの前記第１の端子に結合するように、前記第２のキャパシタの前記第１の端子を前記第１の導体に切り替えること、前記第２のキャパシタの前記第２の端子を前記第１の基準電圧に切り替えること、及び前記第１のキャパシタの前記第２の端子を第２の基準電圧に切り替えることであって、それによって、前記第１の導体からの同相モード入力電圧成分の少なくとも一部をキャンセルし、前記サンプルされた差動電荷を前記第１の導体にホールドし、前記第１の導体に所定の同相モード電圧成分を確立し、前記リークを発生させる値を前記第１の導体の電圧が有することを防ぐようにすること、
を含む方法。
【請求項１７】
請求項１６に記載の方法であって、
前記第１の入力信号と前記第２の入力信号との前記差をデジタル信号に変換することを含み、
ステップ（ａ）が、第１のグループのバイナリ加重ＬＳＢキャパシタの第１の端子を、第１の加算導体を介して第１の基準電圧に切り替えること、及び第１のグループの前記バイナリ加重ＬＳＢキャパシタの第２の端子を前記第１の入力信号に切り替えることによって、前記バイナリ加重ＬＳＢキャパシタの前記第１のグループの各々に前記第１の入力信号をサンプリングすることを含み、バイナリ加重ＬＳＢキャパシタの前記第１のグループが前記第１のキャパシタに含まれ、
ステップ（ｂ）が、第１のＭＳＢキャパシタの第２の端子を前記第１の基準電圧に切り替えること、及び前記第１のＭＳＢキャパシタの第１の端子を前記第２の入力信号に切り替えることを含み、前記第１のＭＳＢキャパシタが前記第２のキャパシタに含まれ、前記第１の導体がコンパレータの第１の入力に接続され、
ステップ（ｃ）が、第１のビットの試験の前に前記第１の導体を前記第１の基準電圧から切り離すことを含み、
ステップ（ｄ）が、前記第１のＭＳＢキャパシタの前記第１の端子を前記第１の導体に切り替えることであって、それによって前記第１のＭＳＢキャパシタの前記第１の端子を前記第１のグループの前記バイナリ加重ＬＳＢキャパシタの前記第１の端子に結合すること、前記第１のＭＳＢキャパシタの前記第２の端子を前記第１の基準電圧に切り替えること、及びＬＳＢキャパシタの前記第１のグループの前記第２の端子を第２の基準電圧に切り替えることを含み、
前記方法が更に、前記第１のＭＳＢキャパシタとＬＳＢキャパシタの前記第１のグループとにそれぞれ対応する前記デジタル信号の連続ビットを試験及び設定するために、ＳＡＲアルゴリズムに従って前記コンパレータ及び各種スイッチを動作させることによって前記デジタル信号を生成することを含む、
方法。
【請求項１８】
請求項１７に記載の方法であって、前記コンパレータの第２の入力を前記第１及び第２の基準電圧の間の中途の基準電圧に結合することを含む方法。
【請求項１９】
請求項１７に記載の方法であって、
ステップ（ａ）が、第２のグループのバイナリ加重ＬＳＢキャパシタの第１の端子を、第２の導体を介して前記第１の基準電圧に切り替えること、及び、前記第２のグループの前記バイナリ加重ＬＳＢキャパシタの第２の端子を前記第２の入力信号に切り替えることによって、前記バイナリ加重ＬＳＢキャパシタの前記第２のグループの各々の第１の端子に前記第２の入力信号をサンプリングすることを含み、
ステップ（ａ）が更に、第２のＭＳＢキャパシタの第１の端子を前記第１の入力信号に切り替えること、及び前記第２のＭＳＢキャパシタの第２の端子を前記第１の基準電圧に切り替えることによって、前記第１の入力信号を前記第２のＭＳＢキャパシタの第２の端子にサンプリングすることを含み、
ステップ（ｂ）が、ＬＳＢキャパシタの前記第２のグループの前記第２の端子を前記第１の基準電圧に切り替えること、前記第２のＭＳＢキャパシタの前記第１の端子を前記第２の導体に切り替えること、及び前記第２のＭＳＢキャパシタの前記第２の端子を前記第２の基準電圧に切り替えることを含む、
方法。
【請求項２０】
請求項１９に記載の方法であって、ステップ（ｄ）が、前記第１の加算導体に前記所定の同相モード電圧信号成分を生成させるように、前記第１のＭＳＢキャパシタとＬＳＢキャパシタの前記第１のグループとを容量分圧器として動作させることを含む、方法。
【請求項２１】
請求項１７に記載の方法であって、前記ＬＳＢキャパシタの最下位と同じキャパシタンスを有するダミーキャパシタを提供することを含む方法。
【請求項２２】
サンプリングされた入力電荷のリークを防ぐために第１及び第２の入力信号の差をデジタル信号に変換するためのスイッチドキャパシタ回路であって、
（ａ）第１のキャパシタの第１の端子を、第１の導体を介して第１の基準電圧に切り替えること、及び前記第１のキャパシタの第２の端子を前記第１の入力信号に切り替えることによって、第１の入力信号を前記第１のキャパシタにサンプリングするための手段、
（ｂ）第２のキャパシタの第１の端子を前記第２の入力信号に切り替えること、及び前記第２のキャパシタの第２の端子を前記第１の基準電圧に切り替えることによって前記第２の入力信号を前記第２のキャパシタにサンプリングするための手段、及び
（ｃ）前記第２のキャパシタの前記第１の端子を前記第１のキャパシタの前記第１の端子に結合するように、前記第２のキャパシタの前記第１の端子を前記第１の導体に結合し、前記第２のキャパシタの前記第２の端子を前記第１の基準電圧に結合し、前記第１のキャパシタの前記第２の端子を第２の基準電圧に結合するための手段であって、それによって、前記第１の導体からの同相モード入力電圧成分の少なくとも一部をキャンセルし、前記サンプリングされた差動電荷を前記第１の導体にホールドし、前記第１の導体に所定の同相モード電圧成分を確立し、前記第１の導体の前記電圧が前記リークを許容する値を有することを防止する、手段、
を含む、スイッチドキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全般的に、ＳＡＲ  ＡＤＣ（逐次比較レジスタアナログデジタルコンバータ）を含むスイッチドキャパシタ回路に関し、より特定的には、スイッチドキャパシタ回路、ＳＡＲ  ＡＤＣにおいて、許容範囲外に振幅するアナログ加算ノード電圧に起因する、集積回路基板ダイオードを介した電荷リークを防ぐための改善された技術に関する。更に特定的には、従来技術で利用可能なものに比べ、より簡素で且つ安価なＳＡＲ  ＡＤＣに関する。
【背景技術】
【０００２】
従来技術の図１Ａは、アナログ入力電圧ＶＩＮをデジタル出力信号Ｄ０ＵＴに変換するために従来のＳＡＲアルゴリズムを実行する基本的周知のシングルエンドＳＡＲ  ＡＤＣの簡略図である。例えばＤａｖｉｄ  Ｊｏｈｎｓ及びＫｅｎ  Ｍａｒｔｉｎ著の「アナログ集積回路設計」（１９９７年、Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ，Ｉｎｃ社）の図１３．５、１３．６、及び１３．７、及び関連するテキストを参照されたい。
【非特許文献１】"Analog IntegratedCircuit Design" by David Johns and Ken Martin (1997 John Wiley & Sons,Inc.)
【０００３】
従来技術の図１ＡのＳＡＲ  ＡＤＣは入力電圧ＶＩＮを受け取るサンプル／ホールド回路１９を含む。サンプル／ホールド回路１９の出力はコンパレータ２０の（＋）入力に印加される。コンパレータ２０の出力２３は、ＳＡＲ／制御ロジック回路要素２１の入力に印加され、ＳＡＲ／制御ロジック回路要素２１は基本的ＳＡＲアルゴリズムを制御して連続的にＮ個のビット、ｂ１、ｂ２．．．ｂＮを生成する。Ｎ個のビット、ｂ１、ｂ２．．．ｂＮは、その出力電圧ＶＤＡＣをＶＩＮに正確に等しくさせるように、ＤＡＣ１６を制御する。アナログデジタル変換プロセスの終わりに、ＳＡＲ／制御ロジック２１は「変換終了」信号ＥＯＣを生成し、Ｎ個のビット、ｂ１、ｂ２．．．ｂＮは、ＶＩＮが変換されたデジタル出力信号ＤＯＵＴとして取り扱われ得る。
【０００４】
サンプル／ホールド回路１９の出力はコンパレータ２０によってＶＤＡＣと比較される。コンパレータ２０の出力は、ＳＡＲ／制御ロジック２１に、ビット、ｂ１、ｂ２、．．．ｂＮの値をＳＡＲアルゴリズムに従って決定させる。その方式は、ＳＡＲ変換サイクルが進行するに連れて、ＤＡＣ１６に導体１３のＶＤＡＣの値をＶＩＮの値に徐々に近づけさせるような方式で行なう。基本的ＳＡＲ変換プロセスはサンプル及びホールド動作が完了した後に開始する。最初にビットｂ１が「１」に設定され、他のビット、ｂ２、ｂ３．．．ｂＮは「０」に設定される。ＤＡＣ１６は値ＶＲＥＦ／２に等しい中間レベルの「ハーフボルテージ」を生成する。この値と、サンプリングされた入力信号ＶＩＮとが比較される。ＶＲＥＦは、ＶＩＮのフルスケール値を表す。コンパレータ２０は、ＶＩＮがＶＤＡＣより大きい場合、ビットｂ１の最終値を「１」に設定させ、そうでない場合、ｂ１は「０」に設定される。いずれの場合も残りのビットｂ２、ｂ３．．．ｂＮは「０」に設定される。次の変換サイクルでは、ＳＡＲアルゴリズムはコンパレータ２０に同様にしてビットｂ２を試験させる。ＤＡＣ１６は、サンプリングされた入力信号ＶＩＮを比較するためのＶＤＡＣの調整値を生成する。コンパレータ２０は、ＶＩＮがＶＤＡＣより大きい場合、ビットｂ２の最終の値を「１」に設定させ、そうでない場合は、ｂ２は「０」に設定される。いずれの場合も、残りのビットｂ３、ｂ４．．．ｂＮは「０」に設定される。それぞれ残りのビットｂ３、ｂ４．．．ｂＮの各々について残りのビットサイクルの各々の間、本質的に同じ手順が繰り返される。
【０００５】
最も近い従来技術は、本明細書に参照として組み込まれる２００３年１２月２３日、Ｍｕｅｃｋらに発行された米国特許第６，６６７，７０７号、発明の名称「バイアス又は基準電圧電力消費なしに信号を同期サンプリングする能力を備えるアナログデジタルコンバータ」を含むと考えられる。本明細書の従来技術の図１Ｂは、本質的に、Ｍｕｅｃｋらの特許の図４と同じであり、従来技術の図１ＡのＳＡＲ  ＡＤＣの改善された差動ＣＤＡＣ実装を示す。
【特許文献１】米国特許第６，６６７，７０７号
【０００６】
従来技術の図１Ｂにおいて、差動入力電荷再分配ＳＡＲ  ＡＤＣシステム３００が、同相モードバイアス電圧Ｖｃｍに関して、一対の入力電圧Ｖｉｎｐ及びＶｉｎｎをサンプリングする。ＳＡＲアルゴリズム／エンジンの制御下で、出力ＯＵＴにおいて一連のバイナリ決定が生成され、それらはＶｒｅｆｐ−Ｖｒｅｆｎのデジタル等価に対応する。ＡＤＣシステム３００は、２つのＤＡＣ、ＤＡＣ−Ｐ及びＤＡＣ−Ｎ、コンパレータ３２、及び、ＤＡＣを駆動するためのＳＡＲエンジン（図示せず）を含む。なお、ＣＤＡＣアレイは、入力電圧に応答してコンパレータ入力においてＣＤＡＣ出力電圧を提供するビット決定「フィードバック」機能のために用いられることに加えて、従来技術の図１Ａのサンプル／ホールド回路１９のサンプル／ホールド機能を実行することに留意されたい。この例では、各ＤＡＣは、６ビットバイナリ加重キャパシタアレイ３４Ｐ、３４Ｎを含み、各アレイ３４Ｐ、３４Ｎの総キャパシタンスはＣである。ＤＡＣは、それぞれのＤＡＣ入力をＶｉｎｐ／ｎに接続するためのスイッチの２つの対応セット３６Ｐ、３６Ｎ、及びそれぞれのＤＡＣ入力をＶｒｅｆｐ／ｎに接続するための対応するセット３８Ｐ、３８Ｎを更に含み、また、ＤＡＣ出力、ＴＯＰ−Ｐ、ＴＯＰ−ＮをＶｃｍに接続するためのスイッチ２０Ｐ、２０Ｎを更に含む。加重キャパシタアレイの各々、即ち、ＤＡＣ−Ｎに関連する３４Ｎ及びＤＡＣ−Ｐに関連する３４Ｐは、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、及びＣ７を含み、それらはＣ１＝Ｃ／２、Ｃ２＝Ｃ／４、Ｃ３＝Ｃ／８、Ｃ４＝Ｃ／１６、Ｃ５＝Ｃ／３２、Ｃ６＝Ｃ／６４、及びＣ７＝Ｃ／６４のキャパシタンスを有する。これらの合計はおよそＣに等しい。ＤＡＣ−Ｎに関連するスイッチセット３６Ｎ及びＤＡＣ−Ｐに関連するスイッチセット３６Ｐの各々は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、及びＳ６を含む。ＤＡＣ−Ｎに関連するスイッチグループ３８Ｎ及びＤＡＣ−Ｐに関連するスイッチグループ３８Ｐの各々は、スイッチＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、及びＳ２６を含む。ＤＡＣ出力ＴＯＰ−Ｐ、ＴＯＰ−Ｎは入力電圧をコンパレータ３２に提供する。ＴＯＰ−Ｐ、ＴＯＰ−Ｎに直接接続されたキャパシタのプレートは「上部プレート」と称され、他のキャパシタプレートは「下部プレート」と称される。Ｖｃｍへのスイッチは、「上部プレートスイッチ」２０Ｐ及び２０Ｎと称される。
【０００７】
動作中、入力電圧が入力キャパシタを横切る電荷としてサンプリングされる。上部プレートスイッチ２０Ｐ及び２０Ｎが閉のときに、ＤＡＣ下部プレートがスイッチ及び３６Ｐ、３６Ｎを介して入力電圧Ｖｉｎｐ及びＶｉｎｎに接続されると、ＤＡＣは「入力をサンプリングしている」と言われ、上部プレートスイッチが開になる瞬間に、ＤＡＣは「サンプルを取った」と言われる。入力電圧をサンプリングした後、ＳＡＲ  ＡＤＣ３００は反復ＳＡＲプロセスを実行する。ＳＡＲ反復プロセスは、例として回路のＰ側を用いて、キャパシタアレイ３４Ｐ、キャパシタＣ１．．．Ｃ６の各々の下部プレートを、スイッチバンク３６Ｐの対応するスイッチＳ１．．．Ｓ６、及びスイッチバンク３８Ｐの対応するスイッチＳ２１．．．Ｓ２６を介して、正の基準電圧Ｖｒｅｆｐ又は負の基準電圧Ｖｒｅｆｎのいずれかに接続することにより開始する。各キャパシタ、例えばＣ４、はＡＤＣ３００のデジタル出力ワードのビットの１つを表す。その最上位ビット（ＭＳＢ）はキャパシタＣ１に対応し、その最下位ビット（ＬＳＢ）はキャパシタＣ６に対応する。
【０００８】
従来技術の図１Ｂでは、関連するキャパシタ、例えばＣ４、の下部プレートが正の基準電圧Ｖｒｅｆｐに接続されるとき、ビットは２進値１を有し、キャパシタ、例えばＣ４、の下部プレートがスイッチバンク３８を介して負の基準電圧Ｖｒｅｆｎに接続されるとき、ビットは２進値０を有する。この例では、スイッチＳ４はキャパシタＣ４をＶｒｅｆセットに接続するように切り替えられ、Ｃ４が論理１又は０のどちらを表すかに応じて、スイッチＳ２４はキャパシタＣ４をＶｒｅｆｐ又はＶｒｅｆｎのいずれかに接続するように整合される。ＭＳＢキャパシタから始まりＬＳＢキャパシタで終わるこのような一連のＳＡＲ反復を介して、各反復の間、上部プレート電圧ＴＯＰ−Ｐ及びＴＯＰ−Ｎが各反復に収斂するように、各キャパシタはＶｒｅｆｐ又はＶｒｅｆｎのいずれかに切り替えられる。反復が完了すると、最後に使用されたデジタルワード（キャパシタが接続されたビットの値）がＡＤＣ３００の出力として選択される。
【０００９】
ＤＡＣ上部プレートはＶｃｍにサンプリングされる。これは任意であるが一定の電圧であり、また、ゼロパワーサンプリングの場合はＶＳＳであり得る。サンプリング中、ＴＯＰ−Ｐ及びＴＯＰ−Ｎは上部プレートスイッチによっておよそＶｃｍに公称上ホールドされる。
【００１０】
従来技術の図１Ｂでは、入力電圧をサンプリングした後であるがＳＡＲプロセスを開始する前に、コンパレータ出力がＳＡＲアルゴリズムに２つのＤＡＣ出力が収斂するようにＤＡＣ入力を改変するように命令する。ＤＡＣの同相モード出力電圧は、反復の幾つかの間のみブーストされる。コンパレータへの入力は、反復の幾つかの間、同相モード電圧ブーストをコンパレータ入力に結合することによって容量性ブーストされ、それによって、サンプリングされた電荷の基板ダイオードを介したリークを防止する。しかしながら、ＳＡＲプロセスが進行するに連れて、ＴＯＰ−ＰとＴＯＰ−Ｎとの間の電圧差が徐々に小さくなり、ＤＡＣの出力ノードの電圧が基板ダイオードをオンにすることができないポイントまで小さくなり、その後、コンパレータ入力に対する容量ブーストが取り除かれる。
【００１１】
従来技術の図１Ｂに示されるもののような従来のゼロパワーサンプリングＳＡＲ  ＡＤＣの場合は、ＣＤＡＣ上部プレートの加算ノード電圧は、供給又は接地電圧のいずれをも大きく上回って振幅し得る。従来技術の図１ＢのＳＡＲ  ＡＤＣ３００では、これによってＣＤＡＣキャパシタから再配分された電荷のリークが起こり、上部プレートスイッチに関連する基板ダイオードを介して放電し、変換エラーを引き起こす。従来技術の図１Ｂでは、２つのスイッチがコンパレータ３２の入力でＶｃｍに接続される。接合から基板へのリークを防ぐために、加算ノード電圧を許容不可能な範囲外値から許容可能な値に、即ち、ＶＳＳから約１００ｍＶを超えて下回らない値までブースト／シフトすることによって、コンパレータ３２の入力における加算ノード電圧を許容可能な範囲に維持するように、キャパシタ３１１Ｐ及び３１１Ｎ、及び、スイッチ３１３Ｐ及び３１３Ｎを含む、関連する追加の回路要素をブーストすることが必要とされる。また、多数の開始ビットサイクルのためにブーストキャパシタを動作的に接続し、その後、ブーストキャパシタを動作的に切断することによってブースト／シフト動作を適合するように従来のＳＡＲアルゴリズムが改変される。加算ノードの同相モード電圧を許容範囲内に維持するために、加算ノード電圧が監視及び制御されなければならない。
【００１２】
従って、加算導体に固定同相モード電圧成分を提供するスイッチドキャパシタ回路及び方法に対する満たされていない必要性がある。それがなければその電圧は通常動作中、安全動作電圧範囲を超える恐れがある。
【００１３】
また、アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオードを介したリークを防ぐために、コンパレータの入力においてアナログ加算電圧をブーストすることを必要としないＳＡＲ  ＡＤＣ及び方法に対する満たされていない必要性が存在する。
【００１４】
また、アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオードを介したリークを防ぐために、コンパレータの入力におけるアナログ加算電圧のブーストを必要とせず、且つ、最近の従来技術のＳＡＲ  ＡＤＣよりもシンプルで低コストＳＡＲ  ＡＤＣ及び方法に対する満たされていない必要性が存在する。
【００１５】
また、アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオードを介したリークを防ぐために、コンパレータの入力におけるアナログ加算電圧のブーストを必要とせず、且つ、通常のＳＡＲ  ＡＤＣ決定プロセスの改変を必要としないＳＡＲ  ＡＤＣ及び方法に対する満たされていない必要性が存在する。
【００１６】
また、アナログ加算ノードの基板ダイオードからのリークを防ぐために、従来技術のコンパレータの入力において、アナログ加算電圧のキャパシタブースティングの使用に関連するＳＮＲ（信号対雑音比）の低下を防止するＳＡＲ  ＡＤＣ及び方法に対する満たされていない必要性が存在する。
【００１７】
また、ＡＤＣ、スイッチドキャパシタフィルタ、スイッチドキャパシタ積分器、又は、スイッチドキャパシタ増幅器などの回路の加算導体の同相モード電圧を監視及び制御するための特殊な回路要素を提供する必要性を回避するための満たされていない必要性が存在する。
【発明の概要】
【００１８】
加算導体に所定の同相モード電圧成分を提供する、スイッチドキャパシタ回路及び方法を提供することが本発明の一つの目的である。提供されなければその電圧は通常動作中に安全動作電圧範囲を超える恐れがある。
【００１９】
導体の電圧が安全動作範囲を超えることを防止するために、動作中に、任意の導体の電圧をブーストする必要がなく、入力同相モードの幅広い範囲を適合可能なスイッチドキャパシタ回路を提供することが本発明のもう１つの目的である。
【００２０】
アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオード又は他の寄生的リーク通路（ＭＯＳトランジスタ等）を介したリークを防ぐために、そのコンパレータの入力においてアナログ加算電圧のブーストを必要としないＡＤＣ及び方法を提供することが本発明のもう１つの目的である。
【００２１】
アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオードを介したリークを防ぐために、コンパレータの入力においてアナログ加算電圧のブーストを必要とせず、且つ、最近の従来技術のＳＡＲ  ＡＤＣよりもシンプルで低コストのＳＡＲ  ＡＤＣ及びその方法を提供することが本発明のもう１つの目的である。
【００２２】
ＡＤＣに印加されたアナログ入力信号の同相モード電圧とは関係なく、コンパレータ入力において最適な同相モード電圧を得るためのＡＤＣのためのゼロパワーサンプリング方法を提供することが本発明のもう１つの目的である。
【００２３】
アナログ加算電圧の範囲外値に起因するアナログ加算ノードからの集積回路の基板ダイオードを介したリークを防ぐためにコンパレータの入力においてアナログ加算電圧のブーストを必要とせず、且つ、通常のＳＡＲ  ＡＤＣ決定プロセスの改変を必要としない、ＳＡＲ  ＡＤＣ及びその方法を提供することが本発明のもう１つの目的である。
【００２４】
アナログ加算ノードからの基板ダイオードを介したリークを防ぐために従来技術のコンパレータの入力におけるアナログ加算電圧のキャパシタブースティングの使用に関連するＳＮＲ（信号対雑音比）の低下を防止するＳＡＲ  ＡＤＣ及び方法を提供することが本発明のもう１つの目的である。
【００２５】
同相モード電圧を許容範囲内に維持するように加算導体の同相モード電圧を監視及び制御するために従来技術で必要とされるような特別な回路要素を提供する必要性を回避することが本発明のもう１つの目的である。
【００２６】
簡潔に説明すると及び一実施形態に従って、本発明は、第１のキャパシタ（Ｃ１又はＣＩＮ１）の上部プレートを加算導体（１３）を介して第１の基準電圧（ＶＳＳ）に切り替え、その下部プレートを第１の信号に切り替えることによって、第１のキャパシタ（Ｃ１又はＣＩＮ１）に第１の信号（ＶＩＮ＋）をサンプリングするスイッチドキャパシタ回路（１０、３２、又は３２Ａ）を提供する。第２のキャパシタ（Ｃ３又はＣＩＮ３）の上部プレートを第２の信号に切り替え、その下部プレートを第１の基準電圧に切り替えることによって、第２のキャパシタ（Ｃ３又はＣＩＮ３）に第２の信号（ＶＩＮ−）がサンプリングされる。サンプリングの後、第２のキャパシタの上部プレートが第１のキャパシタの上部プレートに結合される。第２のキャパシタの下部プレートは第１の基準電圧に結合される。第１のキャパシタの下部プレートは第２の基準電圧（ＶＤＤ又はＶＲＥＦ）に結合され、それによって、第１の導体（１３）からの同相モード入力電圧成分の少なくとも一部をキャンセルし、サンプリングされた差動電荷を加算導体にホールドし、そこに所定の同相モード電圧を確立し、加算導体が、そこからの電荷のリークを許容する電圧を有することを防止する。
【００２７】
一実施形態において、本発明はスイッチドキャパシタ回路（１０、３２、又は３２Ａ）を提供する。スイッチドキャパシタ回路（１０、３２、又は３２Ａ）は第１のステージ（１６又は３３）を含む。第１のステージ（１６又は３３）は、第１（ＶＩＮ+）及び第２（ＶＩＮ−）の入力信号を受け取り、第１（ＣＩＮ１）、第２（ＣＩＮ２）、第３（ＣＩＮ３）、及び第４（ＣＩＮ４）の入力キャパシタを含み、スイッチの第１の配置を更に含む。スイッチの第１の配置は、第１のフェーズの間、（１）第１の入力信号（ＶＩＮ＋）を第１の入力キャパシタ（ＣＩＮ１）の下部プレートと第４の入力キャパシタ（ＣＩＮ４）の上部プレートとに結合し、（２）第２の入力信号（ＶＩＮ−）を第２の入力キャパシタ（ＣＩＮ２）の下部プレートと第３の入力キャパシタ（ＣＩＮ３）の上部プレートとに結合し、そして、（３）第１（ＣＩＮ１）及び第２（ＣＩＮ２）の入力キャパシタの上部プレートを第１の基準電圧（ＶＳＳ）に結合するように構成される。第３（ＣＩＮ３）及び第４（ＣＩＮ４）の入力キャパシタの下部プレートが、第１の供給電圧（ＶＳＳ）に結合され、従って、第１（ＶＩＮ＋）及び第２（ＶＩＮ−）の入力信号が第１のフェーズの間サンプリングされる。第２のステージ（２０又は３４）が、第１（ＶＯＵＴ＋）及び第２（ＶＯＵＴ−）の出力信号を生成するように第１の加算導体信号（ＶＡ＋）及び第２の加算導体信号（ＶＡ−）を処理するために第１のステージ（１６又は３３）に結合された第１（１３）及び第２（１４）の加算導体を有する。第１のステージ（３２）はスイッチの第２の配置を更に含み、スイッチの第２の配置は、第２のフェーズの間、第１（ＣＩＮ１）及び第２（ＣＩＮ２）の入力キャパシタの下部プレートを第２の基準電圧（ＶＲＥＦ又はＶＤＤ）に結合し、（１）第１の入力キャパシタ（ＣＩＮ１）の上部プレートを第３の入力キャパシタ（Ｃ１Ｎ３）の上部プレートに結合し、そして、（２）第２の入力キャパシタ（ＣＩＮ２）の上部プレートを第４の入力キャパシタ（ＣＩＮ４）の上部プレートに結合するように構成され、そのため、第１（ＶＡ＋）及び第２（ＶＡ−）の加算導体信号からの第１（ＶＩＮ＋）及び第２（ＶＩＮ−）の入力信号に関連する同相モード成分の少なくとも一部をキャンセルし、第１（１３）及び第２（１４）の加算導体に所定の同相モード電圧を確立し、それによって、第１の入力信号（ＶＩＮ＋）に関連する電荷が第１（ＣＩＮ１）及び第３の入力キャパシタ（ＣＩＮ３）から第１の加算導体（１３）に伝達されると、且つ、第２の入力信号（ＶＩＮ−）に関連する電荷が第４（ＣＩＮ４）及び第２（ＣＩＮ２）の入力キャパシタから第２の加算導体（１４）に伝達されると、第１（ＶＡ＋）及び第２（ＶＡ−）の加算導体信号を所定の安全動作範囲内に維持するようにする。
【００２８】
一実施形態において、スイッチドキャパシタ回路はＳＡＲ  ＡＤＣ（１０）を含み、ＳＡＲ  ＡＤＣ（１０）は、多数のビット試験動作の各々の間に第１の加算導体（１３）上の第１の加算導体信号（ＶＡ−）と第２の加算導体（１４）上の第２の加算導体信号（ＶＡ＋）を比較するための第２のステージ（２０又は３４）におけるコンパレータ（２０）を含む。第１のステージ（１６又は３３）の第１のＣＤＡＣ（１６）は、ＭＳＢキャパシタ（Ｃ３）と、各々が第１の加算導体（１３）に結合される第１の端子を有する複数のＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）とを含むバイナリ加重キャパシタの第１のグループと、第１のグループの対応するキャパシタの第２の端子を、第１の基準電圧（ＶＳＳ）又は第２の基準電圧（ＶＲＥＦ）に選択的に結合するためのスイッチの第１のグループ（Ｓ１、２．．．Ｎ、ＳＤＵＭＭＹ）とを含む。第１のグループのＬＳＢキャパシタの第２の端子は、サンプリングの間、第１の入力信号（ＶＩＮ＋）に選択的に結合される。ＳＡＲ及び制御回路要素（図１の２１）が、コンパレータ（２０）によって生成された出力信号（２３、２４）に応答して、第１のグループのスイッチ（Ｓ１、２．．．Ｎ、ＳＤＵＭＭＹ）を制御する。サンプリング動作が完了した後、且つ、第１のビット（ｂ１）の試験の前に、ＳＡＲ及び制御回路要素（２１）は、第１のグループのスイッチ（Ｓ１、２．．．Ｎ、ＳＤＵＭＭＹ）を制御して、第１のグループのＭＳＢキャパシタ（Ｃ３）及びＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第２の端子を、第１（ＶＳＳ）及び第２（ＶＲＥＦ）の基準電圧の間に直列に接続し、第１の加算導体（１３）に所定の同相モード電圧信号成分（ＶＣＭ）を生成する容量分圧器として機能させる。第１の加算導体（１３）上の同相モード電圧信号成分（ＶＣＭ）は、第１（ＶＳＳ）及び第２（ＶＲＥＦ）の基準電圧の間の中途の電圧を有する。説明される一実施形態において、ビット試験動作は、ＳＡＲアルゴリズムに従ってコンパレータ（２０）及びＳＡＲ及び制御回路要素（２１）に応答して実行される。
【００２９】
一実施形態において、第１のスイッチ（ＳＷ５）は、サンプリング動作の間、第１の加算導体（１３）を第１の基準電圧（ＶＳＳ）に結合する。第１のＣＤＡＣ（１６）は、サンプリングの後、且つ、第１のビット（ｂ１）の試験の前に、電荷ホールド動作の間、第１の加算導体（１３）をＭＳＢキャパシタ（Ｃ３）の第１の端子に結合する第２のスイッチ（ＳＷ３）を含む。
【００３０】
一実施形態において、第２のＣＤＡＣ（１７）が、ＭＳＢキャパシタ（Ｃ２）と、各々が第２の加算導体（１４）に第２の信号（ＶＡ＋）を生成するように結合された第１の端子を有する複数のＬＳＢキャパシタ（Ｃ４＝３０−２、３．．．Ｎ、２７）とを含むバイナリ加重キャパシタの第２のグループと、第２のグループの対応するキャパシタを第１の基準電圧（ＶＳＳ）又は第２の基準電圧（ＶＲＥＦ）に選択的に結合するためのスイッチ（Ｓ１、２．．．Ｎ、ＳＤＵＭＭＹ）の第２のグループとを含む。第２のグループのＬＳＢキャパシタの第２の端子が、サンプリング動作の間、第２の入力信号（ＶＩＮ−）に接続される。第１のグループのＭＳＢキャパシタ（Ｃ３）の第１の端子が、サンプリング動作の間、第１の入力信号（ＶＩＮ−）を受け取るように結合され、第２のグループのＭＳＢキャパシタ（Ｃ２）の第１の端子が、サンプリング動作の間、第２の入力信号（ＶＩＮ＋）を受け取るように結合される。電荷ホールド動作が、第１のグループのＭＳＢキャパシタ（Ｃ３）及びＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）を用いて実行される。
【００３１】
一実施形態において、第１のグループの第１のスイッチ（Ｓ１）が、サンプリングの間、第１のグループのＭＳＢキャパシタ（Ｃ３）の第２の端子を第１の基準電圧（ＶＳＳ）に結合し、第１のグループの他のスイッチ（Ｓ２、３．．．Ｎ、ＳＤＵＭＭＹ）が、サンプリングの間、第１のグループの、それぞれ、ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第２の端子を第１の入力信号（ＶＩＮ＋）に結合する。第１のグループの第１のスイッチ（Ｓ１）は、電荷ホールド動作の間、ＭＳＢキャパシタ（Ｃ３）の第２の端子を第１の基準電圧（ＶＳＳ）に結合し、第１のグループの他のスイッチ（Ｓ２、３．．．Ｎ、ＳＤＵＭＭＹ）が、電荷ホールド動作の間、第１のグループのそれぞれのＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第２の端子を第２の基準電圧（ＶＲＥＦ）に結合する。全てのビット試験動作の間、第１（ＶＡ−）及び第２（ＶＡ＋）の信号が、第１（ＶＳＳ）及び第２（ＶＲＥＦ）の基準電圧の間に留まり、ビット試験が進行すると、所定の同相モード電圧信号成分（ＶＣＭ）に向かって収斂する。
【００３２】
一実施形態において、アナログデジタルコンバータは完全差動アナログデジタルコンバータである。一実施形態において、スイッチドキャパシタ回路は、第２のステージ（３４）に、積分器（３５）、第１の積分キャパシタ（ＣＩＮＴＡ）、及び第２の積分キャパシタ（ＣＩＮＴＢ）を含むスイッチドキャパシタ積分回路（３２）を含む。他の実施形態において、スイッチドキャパシタ回路は、第２のステージ（３４Ａ）に、増幅器（３６）を含むスイッチドキャパシタ増幅回路（３２Ａ）を含む。
【００３３】
一実施形態において、本発明は、第１（ＶＩＮ＋）及び第２（ＶＩＮ−）の入力信号の差に等しい差動入力信号からサンプリングされた差動入力電荷のリークを防ぐための方法を提供する。この方法は、第１のキャパシタ（Ｃ１又はＣＩＮ１）の第１の端子（上部プレート）を、第１の導体（１３）を介して第１の基準電圧（Ｖｓｓ）に切り替えること、及び第１のキャパシタ（Ｃ１又はＣＩＮ１）の第２の端子（下部プレート）を第１の入力信号（ＶＩＮ＋）に切り替えることによって、第１のキャパシタ（Ｃ１又はＣＩＮ１）に第１の入力信号（ＶＩＮ＋）をサンプリングすること；第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第２の入力信号（ＶＩＮ−）に切り替えること、及び第２のキャパシタ（Ｃ３又はＣＩＮ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えることによって、第２のキャパシタ（Ｃ３又はＣＩＮ３）に第２の入力信号（ＶＩＮ−）をサンプリングすること；サンプリング動作が完了した後、第１の導体（１３）を第１の基準電圧（ＶＳＳ）から切り離すこと；及び、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第１のキャパシタ（Ｃ１又はＣＩＮ１）の第１の端子（上部プレート）に結合するように、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第１の導体（１３）に切り替えること、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えること、及び第１のキャパシタ（Ｃ１又はＣＩＮ１）の第２の端子（下部プレート）を第２の基準電圧（ＶＤＤ又はＶＲＥＦ）に切り替えることであって、それによって、第１の導体（１３）からの同相モード入力電圧成分の少なくとも一部をキャンセルし、サンプルされた差動電荷を第１の導体（１３）にホールドし、第１の導体（１３）に所定の同相モード電圧成分を確立し、第１の導体（１３）の電圧が、リークを発生させる値を有することを防ぐことを含む。
【００３４】
一実施形態において、この方法は、第１の入力信号（ＶＩＮ＋）と第２の入力信号（ＶＩＮ−）との差をデジタル信号（ＤＯＵＴ）に変換することを含む。
【００３５】
一実施形態において、この方法は、第１のグループのバイナリ加重ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１の端子（上部プレート）を、第１の加算導体（１３）を介して第１の基準電圧（ＶＳＳ）に切り替えること、及び第１のグループのバイナリ加重ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第２の端子（下部プレート）を第１の入力信号（ＶＩＮ＋）に切り替えることによって、バイナリ加重ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１のグループの各々に第１の入力信号（ＶＩＮ＋）をサンプリングすることを含み、バイナリ加重ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１のグループは第１のキャパシタ（Ｃ１）に含まれる。
また、この方法は、第１のＭＳＢキャパシタ（Ｃ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えること、及び第１のＭＳＢキャパシタ（Ｃ３）の第１の端子（上部プレート）を第２の入力信号（ＶＩＮ−）に切り替えることを含み、第１のＭＳＢキャパシタ（Ｃ３）は第２のキャパシタ（Ｃ３）に含まれ、第１の導体（１３）はコンパレータ（２０）の第１の入力（−）に接続される。また、この方法は、第１のビット（ｂ１）の試験の前に第１の導体（１３）を第１の基準電圧（ＶＳＳ）から切り離すことを含む。また、この方法は、第１のＭＳＢキャパシタ（Ｃ３）の第１の端子（上部プレート）を第１の導体（１３）に切り替え、それによって第１のＭＳＢキャパシタ（Ｃ３）の第１の端子（上部プレート）を第１のグループのバイナリ加重ＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１の端子（上部プレート）に結合すること、第１のＭＳＢキャパシタ（Ｃ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えること、及びＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１のグループの第２の端子（下部プレート）を第２の基準電圧（ＶＲＥＦ）に切り替えることを含む。またこの方法は、第１のＭＳＢキャパシタ（Ｃ３）とＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１のグループとにそれぞれ対応するデジタル信号（ＤＯＵＴ）の連続ビットを試験及び設定するために、ＳＡＲアルゴリズムに従ってコンパレータ（２０）及び各種スイッチを動作させることによってデジタル信号（ＤＯＵＴ）を生成することを更に含む。
【００３６】
一実施形態において、この方法は、コンパレータ（２０）の第２の入力（＋）を第１（ＶＳＳ）及び第２の基準電圧（ＶＲＥＦ）の間の中途にある基準電圧に結合することを含む。
【００３７】
一実施形態において、この方法は、第２のグループのバイナリ加重ＬＳＢキャパシタ（Ｃ４＝３０−２、３．．．Ｎ、２７）の第１の端子（上部プレート）を、第２の導体（１４）を介して第１の基準電圧（ＶＳＳ）に切り替えること、及び第２のグループのバイナリ加重ＬＳＢキャパシタ（Ｃ４＝３０−２、３．．．Ｎ、２７）の第２の端子（下部プレート）を第２の入力信号（ＶＩＮ−）に切り替えることによって、バイナリ加重ＬＳＢキャパシタ（Ｃ４＝３０−２、３．．．Ｎ、２７）の第２のグループの各々の第１の端子（上部プレート）に第２の入力信号（ＶＩＮ−）をサンプリングすることを含む。また、この方法は、第２のＭＳＢキャパシタ（Ｃ２）の第１の端子（上部プレート）を第１の入力信号（ＶＩＮ＋）に切り替えること、及び第２のＭＳＢキャパシタ（Ｃ２）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えることによって、第１の入力信号（ＶＩＮ＋）を第２のＭＳＢキャパシタ（Ｃ２）の第２の端子（下部プレート）にサンプリングすることを更に含む。また、この方法は、ＬＳＢキャパシタ（Ｃ４＝３０−２、３．．．Ｎ、２７）の第２のグループの第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えること、第２のＭＳＢキャパシタ（Ｃ２）の第１の端子（上部プレート）を第２の導体（１４）に切り替えること、及び第２のＭＳＢキャパシタ（Ｃ２）の第２の端子（下部プレート）を第２の基準電圧（ＶＲＥＦ）に切り替えることとを含む。
【００３８】
一実施形態において、この方法は、第１の加算導体（１３）に所定の同相モード電圧信号成分（ＶＲＥＦ／２）を生成させるように、第１のＭＳＢキャパシタ（Ｃ３）とＬＳＢキャパシタ（Ｃ１＝２９−２、３．．．Ｎ、２６）の第１のグループとを容量分圧器として動作させることを含む。説明する一実施形態では、ＬＳＢキャパシタ（２９−Ｎ）の最下位と同じキャパシタンスを有するダミーキャパシタ（２６）が提供される。
【００３９】
一実施形態において、本発明は、サンプリングされた入力電荷の集積回路基板ダイオード（２５）を介したリークを防ぐために、第１（ＶＩＮ＋）及び第２の入力信号（ＶＩＮ−）の差をデジタル信号（ＤＯＵＴ）に変換するためのスイッチドキャパシタ回路（１０、３２、又は３２Ａ）を提供する。このスイッチドキャパシタ回路は、第１のキャパシタ（Ｃ１又はＣＩＮ１）の第１の端子（上部プレート）を、第１の導体（１３）を介して第１の基準電圧（ＶＳＳ）に切り替えること、及び第１のキャパシタ（Ｃ１又はＣＩＮ１）の第２の端子（下部プレート）を第１の入力信号（ＶＩＮ＋）に切り替えることによって、第１の入力信号（ＶＩＮ＋）を第１のキャパシタ（Ｃ１又はＣＩＮ１）にサンプリングするための手段（図１Ａの２１、及び図２の１６、又は図９の３３）と、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第２の入力信号（ＶＩＮ−）に切り替えること、及び第２のキャパシタ（Ｃ３又はＣＩＮ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に切り替えることによって、第２の入力信号（ＶＩＮ−）を第２のキャパシタ（Ｃ３又はＣＩＮ３）にサンプリングするための手段（図１Ａの２１、及び図２の１６、又は図９の３３）と、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第１のキャパシタ（Ｃ１又はＣＩＮ１）の第１の端子（上部プレート）に結合するように、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第１の端子（上部プレート）を第１の導体（１３）に結合し、第２のキャパシタ（Ｃ３又はＣＩＮ３）の第２の端子（下部プレート）を第１の基準電圧（ＶＳＳ）に結合し、第１のキャパシタ（Ｃ１又はＣＩＮ１）の第２の端子（下部プレート）を第２の基準電圧（ＶＤＤ又はＶＲＥＦ）に結合するための手段であって、それによって、第１の導体（１３）からの同相モード入力電圧成分の少なくとも一部をキャンセルし、サンプリングされた差動電荷を第１の導体（１３）にホールドし、第１の導体（１３）に所定の同相モード電圧成分を確立し、第１の導体（１３）の電圧がリークを許容する値を有することを防止する、手段（図２のＳＷ３、又は図９のＳ３Ａ、Ｂ）とを含む。
【図面の簡単な説明】
【００４０】
【図１Ａ】基本的従来技術ＳＡＲ  ＡＤＣのブロック図である。
【００４１】
【図１Ｂ】従来技術ＳＡＲ  ＡＤＣの差動ＣＤＡＣ実装の概略図である。
【００４２】
【図２】差動入力電圧をサンプリングするために構成されたスイッチを有するＳＡＲ  ＡＤＣの概略図である。
【００４３】
【図３】サンプリングされた差動入力電圧をホールドし、それをデジタル表現に変換するために構成されたスイッチを有する図２のＳＡＲ  ＡＤＣの概略図である。
【００４４】
【図４】図２及び図３のＳＡＲ  ＡＤＣのゼロパワーサンプリング技術を説明及び分析するための簡略化された概略図である。
【００４５】
【図５】図２及び図３のＳＡＲ  ＡＤＣのためにサンプリング及びホールドされた差動入力を変換する間のＣＤＡＣキャパシタ電荷を説明及び分析するための簡略化された概略図である。
【００４６】
【図６】図２及び図３の入力電圧信号ＶＩＮ＋及びＶＩＮ−を説明するため、及び図２及び図３のＳＡＲ  ＡＤＣの分析に用いられる電圧信号ＶＳＩＧを説明するためのグラフである。
【００４７】
【図７】図２及び図３のＳＡＲ  ＡＤＣの差動入力電圧の関数として信号ＶＡ＋及びＶＡ−  を説明するグラフである。
【００４８】
【図８】図２及び図３のＳＡＲ  ＡＤＣの１６ビット実装のビット試験サイクルの関数として信号ＶＡ＋及びＶＡ−を説明するグラフである。
【００４９】
【図９】本発明のゼロパワーサンプリングスイッチドキャパシタ積分回路実施形態の概略図である。
【００５０】
【図１０】図９のスイッチドキャパシタ積分回路のゼロパワーサンプリング技術を説明及び分析するための概略図である。
【００５１】
【図１１】図９のスイッチドキャパシタ積分回路の積分動作中の電荷伝達を説明及び分析するための簡略化された概略図である。
【００５２】
【図１２】本発明のゼロパワーサンプリングスイッチドキャパシタ増幅器実施形態の簡略化された概略図である。
【発明を実施するための形態】
【００５３】
図２を参照すると、ＳＡＲ  ＡＤＣ１０は、上側ＣＤＡＣ（キャパシタデジタルアナログコンバータ）１６、下側ＣＤＡＣ１７、及び従来のコンパレータ２０を含む。また、ＳＡＲ  ＡＤＣ１０は、従来技術の図１に示すＳＡＲ／制御ロジック２１等の従来のＳＡＲ及び制御ロジック回路要素を含む。差動アナログ入力電圧ＶＩＮ＋−ＶＩＮ−が入力導体９と１１との間に印加される。
【００５４】
上側ＣＤＡＣ１６はＮ個のバイナリ加重キャパシタ２９−１、２．．．Ｎ、ダミーキャパシタ２６、Ｎ個のスイッチＳ１、Ｓ２．．．ＳＮ、及びダミースイッチＳＤＵＭＭＹを含む。１つの実装において、Ｎは１６に等しい（又は、例えば従来のスケーリングキャパシタが使用される場合は１６に等しい）。キャパシタ２９−１は上側ＣＤＡＣ１６のＭＳＢキャパシタであり、その「上部プレート」が導体１５に接続され、その「下部プレート」がスイッチＳ１のポール端子に接続されている（なお、ＣＤＡＣキャパシタ対し図２に示される記号「Ａ」は、どのプレートが上部プレート」で、どのプレートが「下部プレート」かを示していることを留意されたい）。上側ＣＤＡＣ１６の残りのキャパシタ２９−２、３．．．Ｎは、「ＬＳＢキャパシタ」と称され、各々の上部プレートは、アナログ電圧ＶＡ−を伝達しＳＡＲコンパレータ２０の（−）入力に接続された第１の加算導体１３に接続されている。上側ＣＤＡＣ１６のキャパシタ２９−１、２、３．．．Ｎは、それぞれ、Ｃ／２、Ｃ／４、．．．Ｃ／２Ｎに等しいキャパシタンスを有する。上側ＣＤＡＣ１６のダミーキャパシタ２６は最下位ＬＳＢキャパシタ２９−Ｎと同じキャパシタンスＣ／２Ｎを有する（ダミーＬＳＢキャパシタ２６はＳＡＲ  ＡＤＣ１０のＬＳＢ誤差をＬＳＢ値の二分の一以内に維持するために有用である）。加算導体１３はＳＡＲ  ＡＤＣ１０が製造される集積回路の基板に基板ダイオード２５によって結合される。
【００５５】
ＬＳＢキャパシタ２９−２、３．．．Ｎは、それぞれスイッチＳ１、２．．．ＳＮのポール端子に接続された下部プレートを有する。ダミーキャパシタ２６の上部プレートは加算導体１３に結合される。ダミーキャパシタ２６の下部プレートはスイッチＳＤＵＭＭＹのポール端子に接続される。スイッチＳＷ５が加算導体１３とＶＳＳとの間に接続される。導体１５が、スイッチＳＷ３によって上側加算導体１３に結合され、また、スイッチＳＷ１により入力導体１１に動作的に接続される（なお、ダミーキャパシタ２６及びそれに関連するスイッチＳＤＵＭＭＹは任意選択的とし得ることが理解されるべきであろう。また、より加重の高い（ＭＳＢ）キャパシタの幾つかのサイズを低減するために、従来のスケーリングキャパシタがＣＤＡＣのセクション間に直列に結合されてもよい）。
【００５６】
スイッチＳ１、２．．．Ｎの各々の第１の端子が、典型的に接地電圧（ＧＮＤ）である供給電圧ＶＳＳに接続される。スイッチＳ１、２．．．Ｎの各々の第２の端子が基準電圧ＶＲＥＦに接続される。スイッチＳ２、３．．．Ｎの各々の第３の端子が、ＶＩＮ＋を受け取るために導体９に接続される。ダミースイッチＳＤＵＭＭＹの第１、第２、及び第３の端子は、それぞれＶＳＳ、ＶＲＥＦ、及びＶＩＮ＋に接続される。
【００５７】
同様に、下側ＣＤＡＣ１７は、Ｎ個のバイナリ加重キャパシタ３０−１、２．．．Ｎ、ダミーキャパシタ２７、Ｎ個のスイッチＳ１、Ｓ２．．．ＳＮ、及びダミースイッチＳＤＵＭＭＹを含む。キャパシタ３０−１は下側ＣＤＡＣ１７のＭＳＢキャパシタであり、その上部プレートが導体１８に接続され、その下部プレートがスイッチＳ１のポール端子に接続される。下側ＣＤＡＣ１７の残りのキャパシタ３０−２、３．．．Ｎは、そのＬＳＢキャパシタと称され、各々の上部プレートは、アナログ電圧ＶＡ＋を伝達し、コンパレータ２０の（＋）入力に接続された第２の加算導体１４に接続される。下側ＣＤＡＣ１７のキャパシタ３０−１、２．．．Ｎは、それぞれ、Ｃ／２、Ｃ／４、．．．Ｃ／２Ｎに等しいキャパシタンスを有する。下側ＣＤＡＣ１７のダミーキャパシタ２７は、Ｃ／２Ｎに等しいキャパシタンスを有する。加算導体１４は基板ダイオード２８によって、ＳＡＲ  ＡＤＣ１０が作成される集積回路の基板に結合される。下側ＣＤＡＣ１７のＬＳＢキャパシタ３０−２、３．．．Ｎの下部プレートは、それぞれ、スイッチＳ２、３．．．ＳＮのポール端子に接続される。ダミーキャパシタ２７の上部プレートは加算導体１４に接続される。ダミーキャパシタ２７の下部プレートは、スイッチＳＤＵＭＭＹの１つの端子に接続される。スイッチＳＷ６が加算導体１４と供給電圧ＶＳＳとの間に接続される。導体１８は、スイッチＳＷ４によって加算導体１４に結合され、また、スイッチＳＷ２によって入力導体９に動作的に接続される。スイッチＳ１、２．．．Ｎの各々の第１の端子がＶＳＳに接続される。スイッチＳ１、２．．．Ｎの各々の第２の端子が基準電圧ＶＲＥＦに接続される。スイッチＳ２、３．．．Ｎの各々の第３の端子が、ＶＩＮ−を受け取るように導体１１に接続される。ダミースイッチＳＤＵＭＭＹの第１、第２、及び第３の端子は、それぞれ、ＶＳＳ、ＶＲＥＦ、及びＶＩＮ−に接続される。
【００５８】
ＳＡＲ変換プロセスの間、上側ＣＤＡＣ１６及び下側ＣＤＡＣ１７の両方のスイッチＳ１、Ｓ２．．．ＳＮを制御するためＮビット信号ｂ１、ｂ２、．．．ｂＮを生成するように、コンパレータ２０の出力導体２３及び２４が、ＳＡＲ及び制御ロジック回路要素（これは従来技術の図１に示すＳＡＲ／制御ロジック２１と同様であり得る）の入力に結合される。また、スイッチＳＤＵＭＭＹはビット信号ｂＮによって制御される。デジタルアナログ変換プロセスの最後のｂ１、ｂ２、．．．ｂＮの論理レベルがＳＡＲ  ＡＤＣ１０のデジタル出力信号ＤＯＵＴを形成する。なお、ＶＡ＋又はＶＡ−のいずれかがＶＳＳ／接地から約１００ｍＶを超えて下に行く場合は、上側ＣＤＡＣ１６のスイッチＳＷ３、ＳＷ５、及びＳＷ１、及び下側ＣＤＡＣ１７のスイッチＳＷ４、ＳＷ６、及びＳＷ２に関連する（ダイオード２５及び２８及び図２等の）集積回路基板ダイオードは、僅かに順方向バイアスがかけられ、変換エラーに繋がる恐れのある加算導体１３及び／又は１４からの電荷のリークを起こし得る。
【００５９】
図２に示す上側ＣＤＡＣ１６及び下側ＣＤＡＣ１７の種々のスイッチの開／閉構成は、入力電圧ＶＩＮ＋及びＶＩＮ−のサンプリングの間用いられる。具体的には、入力サンプリング動作中、上側ＣＤＡＣ１６のスイッチＳ１はキャパシタ２９−１の下部プレートをＶＳＳに動作的に接続し、スイッチＳ２、３．．．Ｎ及びＳＤＵＭＭＹはキャパシタ２９−２、３．．．Ｎ及び２６の下部プレートをＶＩＮ＋に接続する。同様に、入力サンプリング動作中、下側ＣＤＡＣ１７のスイッチＳ１がキャパシタ３０−１の下部プレートをＶＳＳに接続し、スイッチＳ２、３．．．Ｎ及びＳＤＵＭＭＹはキャパシタ３０−２、３．．．Ｎ及び２７の下部プレートをＶＩＮ＋に接続する。サンプリング中、スイッチＳＷ１、ＳＷ２、ＳＷ５、及びＳＷ６は閉になり、スイッチＳＷ３及びＳＷ４は開になる。
【００６０】
図３は、図２に示すサンプリングプロセスの間サンプリングされた入力電圧ＶＩＮ＋及びＶＩＮ−に関連する電荷を「ホールド」又は保存する間に使用される、上側ＣＤＡＣ１６及び下側ＣＤＡＣ１７の種々のスイッチの異なる開／閉構成を示す。具体的には、上側ＣＤＡＣ１６では、サンプリングされた電荷のホールド動作の間、スイッチＳ１はキャパシタ２９−１の下部プレートをＶＳＳに動作的に接続し、スイッチＳ２、３．．．Ｎ及びＳＤＵＭＭＹは、それぞれ、キャパシタ２９−２、３．．．Ｎ及び２６の下部プレートをＶＲＥＦに動作的に接続する。下側ＣＤＡＣ１７では、サンプリングされた電荷のホールド動作の間、スイッチＳ１がキャパシタ３０−１の下部プレートをＶＲＥＦに動作的に接続し、スイッチＳ２、３．．．Ｎ及びＳＤＵＭＭＹは、それぞれ、キャパシタ３０−２、３．．．Ｎ及び２７の下部プレートをＶＳＳに動作的に接続する。サンプリングされた電荷のホールド動作の間、スイッチＳＷ３及びＳＷ４は閉になり、スイッチＳＷ１、ＳＷ２、ＳＷ５及びＳＷ６は開になる。
【００６１】
図４は、図２に示すようなサンプリング動作中の上側ＣＤＡＣ１６及び下側ＣＤＡＣ１７のスイッチ及びＣＤＡＣキャパシタの構成を表す簡略化された等価回路を示す。図４及び後述する図５では、キャパシタＣ１は、上側ＣＤＡＣのＬＳＢキャパシタ２９−２、３．．．Ｎ及びダミーキャパシタ２６の組み合わされたキャパシタンスを表す。キャパシタＣ２は下側ＣＤＡＣのＭＳＢキャパシタ３０−１を表す。キャパシタＣ３は上側ＣＤＡＣのＭＳＢキャパシタ２９−１を表し、キャパシタＣ４は、下側ＣＤＡＣのＬＳＢキャパシタ３０−２、３．．．Ｎ及びダミーキャパシタ２７の組み合わされたキャパシタンスを表す。キャパシタＣ１、Ｃ２、Ｃ３、及びＣ４のキャパシタンスは全てＣに等しいと仮定される（が、Ｃ１、Ｃ２、及びＣ４全てがＣに正確に等しい必要はない。幾つかのケースでは、それらはＣにほぼ等しいだけであり得る）。
【００６２】
図４では、キャパシタＣ１の上部プレート及び下部プレートは、それぞれ、ＶＳＳ及びＶＩＮ＋に接続される。キャパシタＣ２の上部プレート及び下部プレートは、逆順に、それぞれ、ＶＩＮ＋及びＶＳＳに接続される。同様に、キャパシタＣ４の上部プレート及び下部プレートは、それぞれ、ＶＳＳ及びＶｍ−に接続され、キャパシタＣ３の上部プレート及び下部プレートは、逆順に、それぞれ、ＶＩＮ−及びＶＳＳ、に接続される（が、或いは、キャパシタＣ１及びＣ４の上部プレート、及びキャパシタＣ２及びＣ３の下部プレートがＶＳＳ又は接地ではなくＶＤＤに接続されてもよい）。
【００６３】
図５は、図２に示すサンプリングが完了した後直ちに生じるサンプリングされた電荷のホールド中の、上側ＣＤＡＣ１６及び下側ＣＤＡＣ１７の種々のスイッチ及びＣＤＡＣキャパシタの構成を表す簡略化された等価回路を示す。具体的には、図５において、キャパシタＣ１の上部プレート及び下部プレートは、それぞれ、ＶＡ−及びＶＲＥＦに接続される。キャパシタＣ２の上部プレート及び下部プレートは、それぞれ、ＶＡ＋及びＶＲＥＦに接続され、キャパシタＣ３の上部プレート及び下部プレートは、それぞれ、ＶＡ−及びＶＳＳに接続される。キャパシタＣ４の上部プレート及び下部プレートは、それぞれ、ＶＡ＋及びＶＳＳに接続される。
【００６４】
ここで、以下の式Ａ、Ｄ、及びＣ、及び式（１）〜（６）で用いられる信号ＶＩＮ＋、ＶＩＮ−、ＶＳＩＧ、及び同相モード入力電圧成分ＶＣＭの波形を示す図６を参照することは役立つであろう。
【００６５】
図６のＶＳＩＧは、入力電圧ＶＩＮ＋及びＶＩＮ−のＡＣ成分を示し、また、ＶＩＮ＋及びＶＩＮ−の同相モード電圧成分ＶＣＭを示す。ＳＡＲ  ＡＤＣ１０の入力に印加される信号は、差動入力信号成分ＶＩＮ＋−ＶＩＮ−及び同相モード入力信号成分ＶＣＭの両方を含む。ＶＩＮ＋はＶＣＭ＋ＶＳＩＧに等しく、ＶＩＮ−はＶＣＭ−ＶＳＩＧに等しい。ＶＩＮ＋及びＶＩＮ−を平均すると、式（ＶＩＮ＋＋ＶＩＮ−）／２が得られ、これは同相モード信号ＶＣＭであり、ＶＩＮ＋がＶＣＭ＋ＶＳＩＧに等しく、且つＶＩＮ−がＶＣＭ−ＶＳＩＧに等しいため、差動入力信号ＶＩＮ＋−ＶＩＮ−は２×ＶＳＩＧに等しい。
【００６６】
同相モード信号成分ＶＣＭは、差動入力信号ＶＩＮ＋−ＶＩＮ−を生成する特定の回路又はアプリケーションに依存する。ＶＩＮ＋、ＶＩＮ−、ＶＳＩＧ、及びＶＣＭの間に以下の関係が存在することが容易にわかる。
式（Ａ）  ＶｌＮ＋＝ＶＣＭ＋ＶＳＩＧ
式（Ｂ）  ＶＩＮ−＝ＶＣＭ−ＶＳＩＧ
式（Ｃ）  ＶＩＮ＋−ＶＩＮ−＝２ＶＳＩＧ
【００６７】
スイッチＳＷ５及びＳＷ６は、それぞれ、加算導体１３及び１４をＶＳＳに接続する。ＶＩＮ＋は、キャパシタＣ１の下部プレート及びキャパシタＣ２の上部プレートにサンプリングされる。入力電圧ＶＩＮ＋は差動電圧ＶＩＮ＋−ＶＩＮ−の同相モード電圧成分ＶＣＭを含む。ＳＡＲ  ＡＤＣ１０の入力電圧は、差動入力電圧ＶＩＮ＋−ＶＩＮ−と同相モード電圧ＶＣＭとの組み合わせとして考えられ得る。サンプリングが終了した後、キャパシタＣ１の下部プレートのサンプリングされた電荷は（ＶＣＭ＋（ＶＩＮ＋−ＶＩＮ−）／２）にＣ１を掛けたものに等しい。
【００６８】
キャパシタの上部プレート及び下部プレートは、量は等しいが逆の極性の電荷を有する。従って、Ｃ１の上部プレートの電荷は（−ＶＣＭ−（ＶＩＮ＋−ＶＩＮ−）／２）にＣ１を掛けたものに等しい。サンプリングが終了した後、サンプリングされた総電荷はキャパシタＣ１の上部プレートにホールドされる。ＶＩＮ−はキャパシタＣ３の上部プレートにサンプリングされる。サンプリングが完了した後、キャパシタＣ３の上部プレートにホールドされた電荷は（ＶＣＭ−（ＶＩＮ＋−ＶＩＮ−））にＣ３を掛けたものに等しい。「ＶＣＭ誘導」電荷のみが逆の極性を有し、差動入力電圧（ＶＩＮ＋−ＶＩＮ−）電荷は同じ極性を有する。従って、キャパシタＣ１及びＣ３の上部プレートでは、ＶＣＭ誘導電荷が逆の極性を有し、差動電荷が同じ極性を有する。
【００６９】
サンプリングフェーズの終わりに、差動入力信号ＶＩＮ＋、ＶＩＮ−が図４のキャパシタＣ１〜Ｃ４にサンプリングされる。これらのキャパシタの上部プレート及び下部プレートに保存される電荷は以下の式によって求められる。
式（１）  ＱＣ１，ｔｏｐ＝ＱＣ２，ｂｏｔｔｏｍ＝−ＣＶ１Ｎ＋＝−Ｃ（ＶＣＭ＋ＶＳ１Ｇ）
これは、サンプリングフェーズの終わりに、Ｃ１の下部プレートにおけるサンプリングされた電荷はＱＣ１，ｂｏｔｔｏｍ＝Ｃ１ＶＩＮ＋に等しいからである。Ｃ１の上部プレートは、Ｃ１の下部プレートと同じ量であるが逆の極性の電荷を有するため、Ｃ１の上部プレートの電荷はＱＣ１，ｔｏｐ＝−ＱＣ１，ｂｏｔｔｏｍ＝−Ｃ１Ｖ１Ｎ＋である。サンプリングフェーズの終わりに、Ｃ２の上部プレートのサンプリングされた電荷は、ＱＣ２，ｔｏｐ＝Ｃ２ＶＩＮ＋に等しい。Ｃ２の上部プレートは、Ｃ２の下部プレートと同じ量であるが逆の極性の電荷を有するため、Ｃ２の下部プレートの電荷は次のようになる。
式（２）  ＱＣ２，ｂｏｔｔｏｍ＝−Ｃ２ＶＩＮ＋
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ、であるため、ＱＣ１，ｔｏｐ＝ＱＣ２，ｂｏｔｔｏｍ＝−ＣＶｌＮ＋である。
式（３）  ＱＣ３，ｂｏｔｔｏｍ＝ＱＣ４，ｔｏｐ＝−ＣＶＩＮ−＝−Ｃ（ＶＣＭ−ＶＳＩＧ）
式（４）  ＱＣ１，ｂｏｔｔｏｍ＝ＱＣ２，ｔｏｐ＝ＣＶＩＮ＋＝Ｃ（ＶＣＭ＋ＶＳＩＧ）
式（５）  ＱＣ３，ｔｏｐ＝ＱＣ４，ｂｏｔｔｏｍ＝ＣＶＩＮ−＝Ｃ（ＶＣＭ−ＶＳＩＧ）
【００７０】
サンプリングが完了し、ＳＡＲ  ＡＤＣ１０が第１のビット決定動作を開始する直前に、キャパシタＣ３は、図４に示す接続から図５のキャパシタＣ１への接続に切り替えられる。また、キャパシタＣ２は、図４に示す接続から図５のキャパシタＣ４への接続に切り替えられる。
【００７１】
サンプリング動作の完了後、図５に示すように、キャパシタＣ１及びＣ３の上部プレートが共に接続され、キャパシタＣ２及びＣ４の上部プレートが共に接続されている。そのため、同相モード電荷がキャンセルされている。キャパシタＣ１及びＣ３は、容量分圧器として機能し、導体１３の同相モード電圧をＶＲＥＦ／２に等しくさせる。同様に、キャパシタＣ１及びＣ３は、容量分圧器として機能し、導体１４の同相モード電圧をＶＲＥＦ／２に等しくさせる。その結果、後続のビット試験プロセスが継続するにつれて、加算導体電圧ＶＡ＋及びＶＡ−は安全範囲に留まり、安定してＶＲＥＦ／２に本質的に等しくなる。
【００７２】
このように、図２及び図３のＳＡＲ  ＡＤＣ１０では、コンパレータ入力同相モード電圧が固定され、従って、ＣＤＡＣ加算導体１３及び１４のそれぞれの電圧ＶＡ＋及びＶＡ−は常に供給電圧と接地の間である。そのため、サンプリングされた電荷が、種々のＣＤＡＣスイッチに関連する基板ダイオードを介してリークすることがない。従って本発明によれば、ＳＡＲビット試験プロセス中にコンパレータの入力において加算ノード導体の電圧をブーストするために種々の従来技術を利用する必要がなくなる。
【００７３】
これは、従来技術の図１Ｂに示すＳＡＲ  ＡＤＣとは直接対比する。従来技術の図１Ｂに示すＳＡＲ  ＡＤＣでは、従来技術の容量ブースト技術及び改変されたＳＡＲアルゴリズムが使用されない限り、コンパレータの入力における電圧のアナログ加算導体は、同相モード入力電圧の関数として実質的に変動し、従って、典型的に、供給電圧と接地電圧との間の安全範囲の外側の値を有する（それによって、サンプリングされた電荷が集積回路基板ダイオードを介してリークする）。
【００７４】
より詳細には、ＳＡＲ  ＡＤＣ１０が図２及び図４に示すサンプリング構成から図３及び図５に示すサンプリングされた電荷のホールド構成に切り替えられると、同相モード電荷は逆の極性を有するため平均化又はキャンセルされ、差動信号電荷は同じ極性を有するため追加される。更に、図５では、キャパシタＣ１の下部プレートがＶＲＥＦに接続され、キャパシタＣ３の下部プレートが接地に接続されるため、それらは、導体１３のＶＡ−の同相モード電圧成分ＶＣＭをＶＲＥＦ／２に等しくするための分圧器として機能する。図５では、キャパシタＣ１及びＣ３の上部プレートに保存された電荷が共に加算され、キャパシタＣ２及びＣ４の上部プレートに保存された電荷が同様に共に加算される。図５に示すように結合された種々のキャパシタの上部プレート及び下部プレートの電荷は次のようになる。
式（６）  ＱＣｌ，Ｃ３＝ＱＣ１，ｔｏｐ＋ＱＣ３，ｔｏｐ＝−２ＣＶＳＩＧ
式（７）  ＱＣ２，Ｃ４＝ＱＣ２，ｔｏｐ＋ＱＣ４，ｔｏｐ＝２ＣＶＳＩＧ
【００７５】
このように、図５の初期の入力同相モード信号ＶＣＭに対応する電荷はキャンセルされ、ＶＩＮ＋−ＶＩＮ−に対応する差動電荷のみがデジタル出力信号ＤＯＵＴに変換される。それぞれ、導体１３及び１４のＶＡ＋及びＶＡ−の同相モード電圧成分ＶＣＭは、基準電圧ＶＲＥＦにのみ依存し、Ｃ１＝Ｃ３及びＣ２＝Ｃ４であるためＶＲＥＦ／２に等しい。ＣＤＡＣ加算導体１３及び１４の同相モード電圧成分ＶＣＭはＶＲＥＦ／２の固定値を有する。従って、後続のＳＡＲビット決定は差動信号ＶＩＮ＋−ＶＩＮ−の同相モード電圧成分ＶＣＭに依存しない。
【００７６】
サンプリングされた電荷が図４に示すように構成されたスイッチによってＳＡＲ  ＡＤＣ１０内にホールド又は保存された直後、コンパレータ２０が出力を生成し、その出力は、ビット１が「１」又は「０」のいずれに設定されるべきかを決定するために使用される。
【００７７】
第１のビットｂ１の試験の間、上側ＭＳＢキャパシタＣ３はＶＳＳに接続され、残りの上側キャパシタ、即ち上側ＬＳＢキャパシタＣ１、はＶＲＥＦに接続される。Ｃ３＝Ｃ１であるため、これら２つのキャパシタンスは分圧器として機能し、加算導体電圧ＶＡ−をＶＲＥＦ／２に等しくさせる。同様に、第１のビットｂ１の試験の間、下側ＭＳＢキャパシタＣ２はＶＲＥＦに接続され、残りの下側キャパシタ、即ち下側ＬＳＢキャパシタＣ４、は接地に接続される。Ｃ２＝Ｃ４であるため、これら２つのキャパシタンスは分圧器として機能し、加算導体電圧ＶＡ＋をＶＲＥＦ／２に等しくさせる。
【００７８】
図２及び図３の完全差動ＳＡＲ  ＡＤＣ１０の例では、ＭＳＢキャパシタＣ３及びＣ２はそれらの上部プレートにサンプリングされ、ＬＳＢキャパシタＣ１及びＣ４はそれらの下部プレートにサンプリングされる。入力電圧のサンプリングが完了した後、且つ、第１のビットの決定プロセスが開始する前に、入力同相モード電圧をキャンセルするように、ＭＳＢキャパシタＣ３の上部プレートはＬＳＢキャパシタＣ１の上部プレートに接続される。従って、上側ＣＤＡＣ１６は加算導体１３上の差動入力信号電荷のみを含み、そのＤＣ電圧は、ＶＲＥＦ／２に等しく、入力同相モード電圧ＶＣＭに依存しない。また、入力電圧のサンプリングが完了した後、且つ、第１のビット決定プロセスの開始の前に、入力同相モード電圧をキャンセルするように、ＭＳＢキャパシタＣ２の上部プレートはＬＳＢキャパシタＣ４の上部プレートに接続される。従って、下側ＣＤＡＣ１７は加算導体１４上の差動入力信号電荷のみを含み、そのＤＣ電圧は、ＶＲＥＦ／２に等しく、入力同相モード電圧ＶＣＭに依存しない。
【００７９】
その結果、ＣＤＡＣの上部プレート電圧は常に供給電圧ＶＲＥＦと接地との間であり、そのため、サンプリングされた電荷は、ＣＤＡＣキャパシタ上に確実に保存され得、加算導体１３及び１４に関連する集積回路基板ダイオードを介して至るリークが起こることがない。
【００８０】
図７は、入力電圧サンプリングが完了した直後（であるがビット１決定が行なわれる前）の、それぞれ、加算導体１３及び１４上の正規化電圧ＶＡ＋及びＶＡ−を正規化差動入力電圧ＶＩＮ＋−ＶＩＮ−の関数として示す。図７のグラフは、ＶＡ＋及びＶＡ−の両方が常に、０〜１．０ボルトの正規化電圧範囲内にあることを示しており、そのため、集積回路基板ダイオードを介した電荷のリークに起因する、差動入力信号ＶＩＮ＋−ＶＩＮ−を表すサンプリングされた電荷の損失に関する問題が完全に回避される。
【００８１】
図８のグラフは、１６個のＳＡＲビット試験動作（ＳＡＲ  ＡＤＣ１０の１６ビット実装の場合）の各々の間の加算ノード電圧ＶＡ＋及びＶＡ−の正規化値を示す。変換プロセスの開始において、加算ノード電圧ＶＡ＋及びＶＡ−は、「安全範囲」（この範囲内では、サンプリングされた電荷の基板ダイオードを介したリークは起こり得ない）内であり、ＳＡＲビット試験が進行するにつれて正規化同相モード基準電圧ＶＲＥＦ／２に収斂する。加算ノード電圧ＶＡ＋及びＶＡ−が収斂するまで、ＶＡ＋及びＶＡ−は安全領域内に留まるため、ビット決定エラーを起こす可能性のある、基板に対するサンプリングされた電荷のリークの危険性は全くない。
【００８２】
ＳＡＲ  ＡＤＣ１０では、Ｖｃｍ，ｃｍｐが常に最適値ＶＲＥＦ／２に等しいので、両方の加算導体１３及び１４上の加算導体同相モード電圧Ｖｃｍ，ｃｍｐ（式、Ｖｃｍ，ｃｍｐ＝（ＶＡ＋＋ＶＡ−）／２によって求められる）は、ＡＤＣ入力信号同相モード電圧（式、ＶＣＭ＝（ＶＩＮ＋＋ＶＩＮ−）／２によって求められる）に依存することがなく、従って、各ビット試験及び変換サイクルを通して変化しないままである。Ｖｃｍ，ｃｍｐのその値は、基板接合ダイオードを介した電荷リークを起こすことなく、最大ＡＤＣ入力信号範囲を提供する。これは、最も近い従来技術と直接対比する。従来技術では加算導体同相モード電圧Ｖｃｍ，ｃｍｐは、Ｖｃｍに強く関連し、各ビット試験及び変換サイクルの間大きく変化する。
【００８３】
なお、図２及び図３は完全差動ＡＤＣを示しているが、本発明は擬似変動ＡＤＣにも適用可能であることを理解されたい。擬似変動ＡＤＣでは入力の１つ、例えばＶＩＮ−、は典型的には接地電圧に近い固定電圧に留まる。また、シングルエンドのＡＤＣではＶＩＮ−入力は内部的に接地に接続され得る。それ以外は上述の擬似差動ＡＤＣと同じである。
【００８４】
また、単一のＣＤＡＣのみが必要であることも理解されるべきである。例えば、図２ではＣＤＡＣ１７が省略されてもよく、その代わりにコンパレータ２０の（＋）入力がＶＲＥＦ／２に等しい基準電圧に接続され得る。その場合、Ｃ１（即ち、キャパシタ２９−２、３．．．Ｎ、２６）で表されるＬＳＢキャパシタの下部プレートにＶＩＮ＋がサンプリングされ得、ＭＳＢキャパシタＣ３の上部プレートにＶＩＮ−がサンプリングされ得る。ホールドフェーズの間、Ｃ１及びＣ３の上部プレートを共に接続するように、スイッチＳＷ３が閉にされ得、Ｃ１で表されるＬＳＢキャパシタの下部プレートが、ＶＲＥＦに切り替えられ得、ＭＳＢキャパシタＣ３の下部プレートが接地に接続され得る。この結果、加算導体１３からの入力同相モード電圧成分がキャンセルされ得、導体１３及び１４にＶＲＥＦ／２の同相モード電圧を提供し得る。
【００８５】
要約すると、ＳＡＲ  ＡＤＣ１０における同相モード電圧信号成分及び関連する同相モード電荷が自動的にキャンセルされ、ＶＲＥＦと接地との間に結合された分圧器によって、ＳＡＲコンパレータの入力に接続された加算導体にＶＲＥＦ／２に等しい固定同相モード電圧が自動的に確立される。その同相モード電圧成分は、ＳＡＲ  ＡＤＣ入力電圧の同相モード成分に依存しない。これによって、範囲外又は安全でない加算導体電圧を完全に防ぐことができる。
【００８６】
その結果、ＳＡＲ  ＡＤＣ１０は、ＳＡＲコンパレータの入力における入力同相モード電圧をブーストするために従来技術で必要とされている追加のブーストキャパシタの必要性を回避する。また、ＳＡＲ  ＡＤＣ１０は、ブーストキャパシタのブースト動作に適合するために従来技術で必要とされているＳＡＲアルゴリズムの対応する改変の必要性を回避する。また、ＳＡＲ  ＡＤＣ１０はブーストキャパシタによって起こるＳＮＲ（信号対雑音比）の低下を防止する。最も近い従来技術に対するＳＡＲ  ＡＤＣ１０の利点としては、要求される集積回路チップ面積量の削減、回路要素の簡素化、及びサンプリング電力の削減が含まれる。
【００８７】
図９は、ゼロパワーサンプリングスイッチドキャパシタ積分回路３２を含む本発明の別の実施形態を示す。図１０はゼロパワーサンプリングを説明及び分析するための簡略図を示す。図１１は積分動作中の電荷を説明及び分析するための簡略図である。
【００８８】
図９では、スイッチドキャパシタ積分回路３２がスイッチドキャパシタ回路要素３３を含み、スイッチドキャパシタ回路要素３３は、入力信号ＶＩＮ＋−ＶＩＮ−を受け取り、それぞれ、加算導体１３及び１４に電圧ＶＡ＋及びＶＡ−を生成する。加算導体１３は、積分器３５の（−）入力と積分キャパシタＣＩＮＴＡの上部プレートとに接続され、積分キャパシタＣＩＮＴＡの下部プレートは積分器３５の（＋）出力に接続される。加算導体１４は、積分器３５の（＋）入力と積分キャパシタＣＩＮＴＢの上部プレートとに接続され、積分キャパシタＣＩＮＴＢの下部プレートは積分器３５の（−）出力に接続される。積分器出力電圧ＶＯＵＴ＋−ＶＯＵＴ−が積分器３５の（＋）出力と（−）出力との間に生成される。
【００８９】
図９のスイッチドキャパシタ回路要素３３は、それぞれの１つの端子がＶＩＮ＋に結合されたスイッチＳ１Ａ及びＳ２Ｂを含み、また、それぞれの１つの端子がＶＩＮ−に結合されたスイッチＳ１Ｂ及びＳ２Ａを含む。スイッチＳ１Ａの第２の端子は入力又はサンプリングキャパシタＣＩＮ１の下部プレート、及びスイッチＳ６Ａの１つの端子に接続され、スイッチＳ６Ａの別の端子はＶＤＤに接続される。スイッチＳ１Ｂの第２の端子は入力又はサンプリングキャパシタＱ２の下部プレート、及びスイッチＳ６Ｂの１つの端子に接続され、スイッチＳ６Ｂの別の端子はＶＤＤに接続される。入力キャパシタＣＩＮ１の上部プレートはスイッチＳ３Ａの１つの端子、スイッチＳ４Ａの１つの端子、及び、スイッチＳ５Ａの１つの端子に接続される。入力キャパシタＣＩＮ２の上部プレートは、スイッチＳ３Ｂの１つの端子、スイッチＳ４Ｂの１つの端子、及び、スイッチＳ５Ｂの１つの端子に接続される。スイッチＳ３Ａの別の端子は、スイッチＳ２Ａの別の端子、及び入力又はサンプリングキャパシタＣＩＮ３の上部プレートに接続され、その下部プレートはＶＳＳに接続される。スイッチＳ３Ｂの他方の端子はスイッチＳ２Ｂの別の端子、及び入力又はサンプリングキャパシタＣＩＮ４の上部プレートに接続され、サンプリングキャパシタＣＩＮ４の下部プレートはＶＳＳに接続される。スイッチＳ４Ａ及びＳ４Ｂの別の端子はＶＳＳに接続される。スイッチＳ５Ａの他方の端子は加算導体１３に接続され、スイッチＳ５Ｂの他方の端子は加算導体１４に接続される。
【００９０】
ＣＫ１及びＣＫ２は、相補的な非重複クロック信号である。スイッチＳ１Ａ、Ｓ１Ｂ、Ｓ２Ａ、Ｓ２Ｂ、Ｓ４Ａ、及びＳ４Ｂは、ＣＫ１によって制御される。スイッチＳ３Ａ、Ｓ３Ｂ、Ｓ６Ａ、Ｓ６Ｂ、Ｓ５Ａ、及びＳ５Ｂは、ＣＫ２によって制御される。（なお、代わりに、スイッチＳ１Ａ及びＳ１Ｂを制御するためにＣＫ１の僅かに遅延したバージョンが用いられてもよいことを留意されたい。）
【００９１】
図９では、スイッチＳ５Ａ及びＳ５Ｂが開のとき、即ちサンプリングフェーズの間、積分キャパシタＣＩＮＴＡ及びＣＩＮＴＢの電荷が「保存」又は「ホールド」される。
【００９２】
スイッチドキャパシタ積分回路３２が図１０に示すようにサンプリングフェーズにあるとき、ＣＫ１は論理「１」であり、従ってＳ１Ａ、Ｓ１Ｂ、Ｓ２Ａ、Ｓ２Ｂ、Ｓ４Ａ、及びＳ４Ｂは閉にされる。その後、ＣＩＮ１の上部プレート、ＣＩＮ３の下部プレート、ＣＩＮ２の上部プレート、及びＣＩＮ４の下部プレートが接地に接続される。また、ＶＩＮ＋がＣＩＮ１の下部プレート及びＣＩＮ４の上部プレートに接続され、ＶＩＮ−がＣＩＮ２の下部プレート及びＣＩＮ３の上部プレートに接続される。従って、差動入力信号ＶＩＮ＋−ＶＩＮに関連する差動入力情報及び同相モード入力情報の両方がサンプリングされる。理想的には、入力キャパシタＣＩＮ１、ＣＩＮ２、ＣＩＮ３、及びＣＩＮ４の４つが全て等しい。積分キャパシタＣＩＮＴＡ及びＣＩＮＴＢは、積分キャパシタＣＩＮＴＡ及びＣＩＮＴＢに前のサイクルからの電荷をホールドさせるように、積分器３５のために負のフィードバックを提供する。
【００９３】
図１０に示すサンプリングが終了した後、スイッチドキャパシタ積分回路３２は積分動作に切り替わり、そこでは、ＣＩＮ３及びＣＩＮ２が図１１に示すように接続される。この結果、ＣＩＮ１の下部プレートがＶＤＤに結合され、且つ、ＣＩＮ３の下部プレートがＶＳＳに結合されるとき、導体１３からの同相モード電荷成分がキャンセルされる。また、このことは加算導体１３上の同相モード電圧をＶＤＤ／２に設定する。動作は、ＶＤＤ／２に等しい同相モード電圧を加算導体１４に確立する場合に類似する。ＶＩＮ＋に関連する差動信号電荷が、ＣＩＮ１及びＣＩＮ３から積分キャパシタＣＩＮＴＡに伝達され、出力電圧ＶＯＵＴ＋を変更し、ＶＩＮ−に関連する差動信号電荷が、ＣＩＮ２及びＣＩＮ４から積分キャパシタＣＩＮＴＢに伝達され、出力電圧ＶＯＵＴ−を変更して、現行の積分フェーズを終了する。
【００９４】
このように、差動電荷が、積分キャパシタＣＩＮＴＡ及びＣＩＮＴＢに伝達され、ＶＯＵＴ＋及びＶＯＵＴ−の値を決定する差動電荷を提供し、差動出力電圧ＶＯＵＴ＋−ＶＯＵＴ−に影響を与えることなく同相モード電圧がキャンセルされる。各積分フェーズの後、スイッチドキャパシタ積分回路３２はサンプリングモードに戻り、ＶＯＵＴ＋及びＶＯＵＴ−の新しい値が次の積分フェーズまでホールド又は維持される。
【００９５】
図１２は、本発明のゼロパワーサンプリングスイッチドキャパシタ増幅器の実施形態の簡略化された概略図である。図１２では、スイッチドキャパシタ増幅器３２Ａは、図９のものと同様であるがスイッチＳ５Ａ及びＳ５Ｂが省かれた、スイッチドキャパシタ回路要素３３Ａを含む。スイッチドキャパシタ増幅回路３２Ａは、図９の積分器３５ではなく、増幅器３６を含み、その（−）入力は加算導体１３によってキャパシタＣＩＮ１の上部プレートに接続され、その（＋）入力は加算導体１４によってキャパシタＣＩＮ２の上部プレートに接続される。
【００９６】
また、増幅器３６の（−）入力は、フィードバックキャパシタＣＦＢ１の上部プレート、及びスイッチＳ７Ａの１つの端子にも接続される（定義上、図２及び図３のコンパレータ２０、図９の積分器３５、及び図１２の増幅器３６は、「処理」回路と考えられる）。フィードバックキャパシタＣＦＢ１の下部プレートは、スイッチＳ８Ａ及びＳ９Ａの各々の１つの端子に接続される。スイッチＳ８Ａの他方の端子はスイッチＳ７Ａの他方の端子に接続され、スイッチＳ９Ａの他方の端子は、出力電圧ＶＯＵＴ＋を生成する増幅器３６の（＋）出力に接続される。同様に、増幅器３６の（＋）入力は、フィードバックキャパシタＣＦＢ２の上部プレート、及びスイッチＳ７Ｂの１つの端子に接続される。フィードバックキャパシタＣＦＢ２の下部プレートは、スイッチＳ８Ｂ及びＳ９Ｂの各々の１つの端子に接続される。スイッチＳ８Ｂの他方の端子は、スイッチＳ７Ｂの他方の端子に接続され、スイッチＳ９Ｂの他方の端子は出力電圧ＶＯＵＴ−を生成する増幅器３６の（−）出力に接続される。クロック信号ＣＫ１及びＣＫ２は、図９のものと同じであり、図９のスイッチドキャパシタ回路要素３３にあるのと同じ、スイッチドキャパシタ回路要素３３Ａのスイッチを制御する。図１２では、クロック信号ＣＫ１はスイッチＳ７Ａ、Ｓ７Ｂ、Ｓ８Ａ、及びＳ８Ｂも制御し、クロック信号ＣＫ２はスイッチＳ９Ａ及びＳ９Ｂを制御する。入力同相モード信号成分をキャンセルし、導体１３及び１４に固定同相モード信号レベルを確立するためのスイッチドキャパシタ回路要素３３Ａの動作は、本質的に図９のものと同じである。
【００９７】
図９のスイッチドキャパシタ回路要素３３と本質的に類似するスイッチドキャパシタ回路要素は、デルタシグマ変調器又はデルタシグマＡＤＣにおいても使用できることを理解されたい。
【００９８】
本発明を幾つかの特定の実施形態を参照して説明してきたが、当業者であれば、本発明の真の趣旨及び範囲を逸脱することなく、本発明の説明した実施形態に種々の変更が可能であろう。特許請求の範囲に記載されたものと非実質的に異なるが、請求されたものと同じ結果を達成するため実質的に同じ方法で、それぞれ、同じ機能を実質的に実行する要素又は工程は全て本発明の請求の範囲に包含されることを意図している。例えば、図２及び図３に示す本発明の実施形態では、同相モード入力電圧成分の影響の完全キャンセルを達成し、同時に固定同相モード電圧ＶＲＥＦ／２を加算導体１３及び１４の各々に確立する目的のために、キャパシタＣ１、Ｃ２、Ｃ３、及びＣ４を理想的に等しくして、ＭＳＢキャパシタＣ３及びＣ２の接続を図４に示す構成から図５に示す構成に切り替えるが、幾つかのケースではＬＳＢキャパシタの１つを、対応するＭＳＢキャパシタと共に、対応するＭＳＢキャパシタと同じ様に切り替えることによって、適切な結果が得られる場合もある。これは同相モード入力電圧成分の完全なキャンセレーションを下回るものを提供し得、また加算導体１３及び１４に確立される同相モード電圧もＶＲＥＦ／２とは異なる結果になり得る。それでも、これは加算導体電圧ＶＡ＋及びＶＡ−が所定の安全動作電圧範囲内に留まるような方式で達成され得るであろう。
【図４】
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【図５】
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【図６】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図７】
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【図８】
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【国際調査報告】
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