(57)【要約】デジタル／アナログ変換器においてスイッチンググリッチを基準化するための補償型電流セル。それぞれ第１および第２の入力信号に基づいて第１および第２の出力との間で入力電流をスイッチングするように構成された第１および第２のスイッチングトランジスタと、第２の出力に接続された第１の補償型電流を提供するために第１の入力信号に接続された第１の補償型トランジスタと、第１の出力に接続された第２の補償型電流を提供するために第２の入力信号に接続された第２の補償型トランジスタとを含み、ここで、第１および第２の補償型トランジスタは、互いに接続されたソース端子を有する、補償型電流セルが開示される。別の態様において、スイッチンググリッチは、スイッチングトランジスタと補償型トランジスタとの間のサイズの差分に基づいて基準化される。
2014513908.tif 000002
【特許請求の範囲】
【請求項１】
補償型電流セルであって、
それぞれ第１および第２の入力信号に基づいて第１および第２の出力の間で入力電流をスイッチングするように構成された第１および第２のスイッチングトランジスタと、
前記第２の出力に接続された第１の補償型電流を提供するために前記第１の入力信号に接続された第１の補償型トランジスタと、
前記第１の出力に接続された第２の補償型電流を提供するために、前記第２の入力信号に接続された第２の補償型トランジスタと
を備え、前記第１および第２の補償型トランジスタは、互いに接続されたソース端子を有する、セル。
【請求項２】
前記第１および第２のスイッチングトランジスタおよび前記第１および第２の補償型トランジスタはＭＯＳトランジスタである、請求項１に記載のセル。
【請求項３】
前記第１の補償型電流は、第２の出力上のグリッチを基準化するように構成され、前記第２の補償型電流は、第１の出力上のグリッチを基準化するように構成される、請求項１に記載のセル。
【請求項４】
前記第１の出力上のグリッチは、前記第１のスイッチングトランジスタと、前記第２の補償型トランジスタとのサイズの差に基づいて基準化される、請求項３に記載のセル。
【請求項５】
前記第１のスイッチングトランジスタと、前記第２の補償型トランジスタとの前記サイズの差は、電流基準化係数(current scaling factor)に等しく設定される、請求項４に記載のセル。
【請求項６】
前記電流基準化係数は、前記第１の出力上の前記グリッチを低減するためにゼロに設定される、請求項５に記載のセル。
【請求項７】
前記第２の出力上のグリッチは、前記第２のスイッチングトランジスタと、前記第１の補償型トランジスタとのサイズの差に基づいて基準化される、請求項３に記載のセル。
【請求項８】
前記第２のスイッチングトランジスタと、前記第１の補償型トランジスタとの前記サイズの差は、電流基準化係数に等しく設定される、請求項７に記載のセル。
【請求項９】
前記電流基準化係数は、前記第２の出力上の前記グリッチを低減するためにゼロに設定される、請求項８に記載のセル。
【請求項１０】
補償型電流セルであって、
第１の入力信号に基づいて、入力電流を第１の出力にスイッチングするための第１の手段と、
第２の入力信号に基づいて、前記入力電流を第２の出力にスイッチングするための第２の手段と、
前記第１の入力信号に応じて第１の補償型電流を生成するための第１の手段と、ここで、前記第１の補償型電流は、前記第２の出力に結合される、
前記第２の入力に応じて第２の補償型電流を生成するための第２の手段と、ここで、前記第２の補償型電流は、前記第１の出力に結合され、前記生成するための第２の手段は、前記生成するための第１の手段に接続される、
を備える、セル。
【請求項１１】
前記第１の補償型電流は、前記第２の出力上のグリッチを基準化するように構成され、前記第２の補償型電流は、前記第１の出力上のグリッチを基準化するように構成される、請求項１０に記載のセル。
【請求項１２】
前記第１の出力上の前記グリッチは、前記スイッチングするための第１の手段と、前記生成するための第２の手段との間の第１のサイズの差に基づいて基準化され、前記第２の出力上の前記グリッチは、前記スイッチングするための第２の手段と、前記生成するための第１の手段との第２のサイズの差に基づいて基準化される、請求項１１に記載のセル。
【請求項１３】
前記第１のサイズの差と前記第２のサイズの差とは、電流基準化係数に等しく設定される、請求項１２に記載のセル。
【請求項１４】
前記電流基準化係数は、前記第１および第２の出力上の前記グリッチを低減するためにゼロに設定される、請求項１３に記載のセル。
【請求項１５】
デジタル／アナログ変換器（ＤＡＣ）であって、
デジタル入力を受信し、電流出力を生成するように構成された少なくとも１つの補償型電流セルを備え、各々の補償型電流セルは、
それぞれ第１および第２の入力信号に基づいて第１および第２の出力の間で入力電流をスイッチングするように構成された第１および第２のスイッチングトランジスタと、
前記第２の出力に接続された第１の補償型電流を提供するために前記第１の入力信号に接続された第１の補償型トランジスタと、
前記第１の出力に接続された第２の補償型電流を提供するために、前記第２の入力信号に接続された第２の補償型トランジスタと
を備え、前記第１および第２の補償型トランジスタは、互いに接続されたソース端子を有する、デジタル／アナログ変換器（ＤＡＣ）。
【請求項１６】
前記第１および第２のスイッチングトランジスタおよび前記第１および第２の補償型トランジスタはＭＯＳトランジスタである、請求項１５に記載のセル。
【請求項１７】
前記第１の出力上のグリッチは、前記第１のスイッチングトランジスタと、前記第２の補償型トランジスタとの第１のサイズの差に基づいて基準化され、前記第２の出力上のグリッチは、前記第２のスイッチングトランジスタと、前記第１の補償型トランジスタとの第２のサイズの差に基づいて基準化される、請求項１５に記載のＤＡＣ。
【請求項１８】
第１のサイズの差と第２のサイズの差とは、電流基準化係数に等しく設定される、請求項１６に記載のＤＡＣ。
【請求項１９】
電流基準化係数は、前記第１および第２の出力上の前記グリッチを基準化するように設定される、請求項１７に記載のＤＡＣ。
【請求項２０】
前記電流基準化係数は、前記第１および第２の出力上の前記グリッチを低減するためにゼロに設定される、請求項１９に記載のＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は一般に、ＲＦシステムの動作および設計に関し、より詳細には、デジタル／アナログ変換器に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器（ＤＡＣ）は、送信用にデジタルデータをアナログ信号に変換するために、送信機のような様々なプリケーションで使用される。１つのタイプのＤＡＣは、電流ステアリングＤＡＣと呼ばれ、デジタルデータを、そのデジタルデータを表すアナログ電圧信号を生成するために使用可能な対応電流へと変換するように動作する。例えば、電流ステアリングＤＡＣは、隣接電流レベルが、最下位ビット（ＬＳＢ）に対応する量だけ異なるように、デジタル入力に基づいて、出力で電流をスイッチングする。結果として、１４ビットのＤＡＣは、最大で１６,３８４通りの異なる電流レベルを出力することができる。
【０００３】
電流ステアリングＤＡＣが状態を変化させると、ＤＡＣの性能を劣化させうるスイッチング過渡電流（transient）（すなわちグリッチ）が生成される。例えば、グリッチは、電流出力をアナログ電圧に変換する間、不正確さ（inaccuracy）を引き起こしうる。スイッチング過渡電流が不可避であるため、それらは、ＤＡＣ性能に及ぼす影響を最小化するために、同一であることが望まれる。
【０００４】
同一のスイッチング過渡電流を有するための１つの方法は、変換されるべきデジタルコードに基づいて選択的にイネーブルにされる１６，３８３通りの個々の電流源を用いてＤＡＣ（すなわち、この例では１４ビットのＤＡＣ）を設計することである。この解決策は同一のグリッチを確実にしうるが、そのような大量の電流源を実現することは効率的ではない。他の代替例は、二値重みづけ電流源(binary weighted current sources)を用いてＤＡＣを設計することである。それゆえ、１４ビットのＤＡＣの場合、１４個の個々に制御可能な電流源が存在することとなり、それらは、ある電流源から次の電流源へ２の倍数で重みが異なる。しかしながら、この解決策の問題は、電流マッチング要件が正確に満たされるように二値重み付け電流源を生成することが難しい点である。加えて、二値重み付け電流源は、それらが生成したグリッチを容易に基準化することができないだろう。
【０００５】
したがって、スイッチング過渡電流が制御されることを可能にするＤＡＣを有し、それによって、それらがスイッチング電流と同じ方法で基準化(scaling)し、ＤＡＣ性能を劣化させないことが望まれるだろう。
【図面の簡単な説明】
【０００６】
本明細書で説明される前述の態様は、添付図面と共に考慮された場合、下記の詳細な説明への参照により、より容易に明らかになるであろう。
【図１】図１は、電流ステアリングＤＡＣで使用するための従来の非補償型電流セル(compensated current cell)を示す。
【図２】図２は、図１に示されている電流セルの動作中に生成されたグリッチを示す従来のグラフを示す。
【図３】図３は、例示的な補償型電流セルを示す。
【図４】図４は、図３に示された補償型電流セルを備える、例示的なセグメント化された電流ステアリングＤＡＣを示す。
【図５】図５は、図４に示されるＤＡＣの４つの最下位ビットを表す４つの例示的な補償型電流セルを示す。
【図６】図６は、図３に示された補償型電流セルを用いて達成されるグリッチ低減を示す例示的なグラフを示す。
【図７】図７は、例示的な補償型電流セル装置を示す。
【発明を実施するための形態】
【０００７】
添付図面に関連して以下に示される詳細な説明は、本発明の例示的な実施形態の説明であることが意図されており、本発明が実現されうる唯一の実施形態を表すことは意図されない。本明細書全体にわたって用いられる「例示的な（exemplary）」という用語は、「例、事例、または例示として提供する」ことを意味しており、必ずしも、他の例示的な実施形態より好ましいまたは有利であると解釈されるべきではない。詳細な説明は、本発明の例示的な実施形態の完全な理解を提供することを目的として特定の詳細を含む。本発明の例示的な実施形態がこれらの特定の詳細なしに実現されうることは、当業者には明らかであろう。いくつかの事例では、周知の構造およびデバイスが、本明細書に示される例示的な実施形態の新規性を曖昧にしないために、ブロック図の形で示される。
【０００８】
図１は、電流ステアリングＤＡＣで使用するための従来の非補償型電流セル１００を示す。電流セル１００は、電流源１０２から電流（Ｉ０）を受信するために接続されている差分ＰＭＯＳトランジスタペア（Ｍ１，Ｍ１ｂ）を備える。相補信号入力ＹおよびＹｂは、それぞれトランジスタＭ１およびＭ１ｂを制御して電流（Ｉ０）をスイッチングし、相補出力電流ｉｏｕｔｍおよびｉｏｕｔｐを生成する。ＶＭおよびＶＰは、電流ｉｏｕｔｍおよびｉｏｕｔｐを受信する低いインピーダンス源を表す。電流ｉｏｕｔｍおよびｉｏｕｔｐは、ＤＡＣ回路の他の場所で電圧に変換される。キャパシタＣ１、Ｃ２、Ｃ１ｂ、およびＣ２ｂは、デバイスＭ１およびＭ１ｂに関連付けられた寄生容量であり、電流セル１００のスイッチングによって生成されるグリッチに寄与する。
【０００９】
動作中、電流セル１００は、差分入力ＹおよびＹｂに応じて差分トランジスタペアをスイッチングしたことに起因するスイッチンググリッチを生成する。結果として生じるグリッチは、少なくとも、以下の２つのソースを有する。１．クロックフィードスルー２．チャージ挿入
クロックフィードスルーは、クロック信号（または、このケースでは、差分入力ＹおよびＹｂ）が出力に容量的に結合した結果である。ＤＡＣのケースにおいて、各電流セルの入力ＹおよびＹｂは、差分スイッチに関連付けられた寄生容量を通して共有出力ｉｏｕｔｍおよびｉｏｕｔｐに結合することとなる。例えば、クロック信号は、デジタル入力を電流出力に変換するために、複数の電流セル１００を備えるＤＡＣを駆動するように構成される。チャージ挿入は、トランジスタが状態を変化させた際に、トランジスタ（Ｍ１，Ｍ１ｂ）に関連付けられたチャネルチャージが出力電流に結合した結果である。スイッチンググリッチがどのように生成されるか、についてのより詳細な説明が以下に提供される。
【００１０】
図２は、図１に示されている非補償型電流セル１００の動作中に生成されたグリッチを示す従来のグラフ２００を示す。例えば、グラフ２００は、差分ペアＭ１およびＭ１ｂをスイッチングする差分入力信号ＹおよびＹｂのプロットを示す。差分ペアＭ１およびＭ１ｂの動作に起因する出力電流ｉｏｕｔｍおよびｉｏｕｔｐのプロットもまた示される。
【００１１】
入力ＹおよびＹｂに応じてトランジスタＭ１がオフになり、トランジスタＭ１ｂがオンになると、電流Ｉ０は、ｉｏｕｔｍの生成からｉｏｕｔｐの生成へとスイッチングされさる。電流ｉｏｕｔｍおよびｉｏｕｔｐのプロットで示されるように、このスイッチングの間に、グリッチ２０２、２０４、および２０６が生じる。グリッチ２０２は、Ｍ１ｂ「閉成(turn on)」電荷注入の結果として生成される。グリッチ２０４は、Ｍ１がオフになると生成され、グリッチ２０６は、Ｍ１ｂが閉成すると生成される。３つのグリッチ２０２、２０４、および２０６が組み合わせられて、単一の統合グリッチを作り、それは、ＤＡＣ性能の劣化に帰着しうる。
【００１２】
電流ステアリングＤＡＣにおいてグリッチを基準化(scaling)するように動作する新しい補償型電流セルが開示される。補償型電流セルは、２つの補償型デバイスを備え、それらは、グリッチを基準化するために使用される補償型電流を生成する。１つの例示的なＤＡＣ実現において、補償型電流セルは、デジタル値の最下位ビットを変換するために使用され、結果として、ＤＡＣ出力におけるスイッチンググリッチは、正確に基準化されることができる。別の例示的なＤＡＣ実現において、補償型電流セルは、デジタル値全体を変換するために使用され、結果として、ＤＡＣ出力におけるスイッチンググリッチが著しく減らされうるか、除去されうる。
【００１３】
図３は、例示的な補償型電流セル３００を示す。例えば、補償型電流セル３００は、電流スイッチングＤＡＣにおけるスイッチンググリッチを基準化、低減、または除外するための使用に適している。
【００１４】
電流セル３００は、それぞれ差分ＰＭＯＳトランジスタペア３０８および３１０のソース端子３０４および３０６に入力電流Ｉ０を提供するために接続された電流源３０２を備える。トランジスタ３０８および３１０は、それぞれそれらのゲート端子３１２および３１４において補間的な入力信号（ＺおよびＺｂ）に接続されている。入力信号（ＺおよびＺｂ）は、トランジスタ３０８および３１０をオンおよびオフにスイッチングして、入力電流Ｉ０をドレイン端子３１６および３１８へとスイッチングするように動作し、それによって、それぞれ、出力電流ｉｏｕｔｍおよびｉｏｕｔｐを生成する。
【００１５】
電流セル３００もまた、補償型ＰＭＯＳトランジスタ３２０および３２２を備える。補償型トランジスタ３２０および３２２は、互いに接続されたそれぞれのソース端子３２４および３２６を有する。入力信号Ｚは、補償型トランジスタ３２０のゲート端子３２８に接続され、入力信号Ｚｂは、補償型トランジスタ３２２のゲート端子３３０に接続されている。入力信号（ＺおよびＺｂ）は、補償型トランジスタ３２０および３２２をオンおよびオフにスイッチングして、それぞれドレイン端子３３２および３３４において補償型電流ｉｐｃおよびｉｍｃを生成するように動作する。例示的な実施形態において、すべてのデバイスは、三極管モードで動作する。
【００１６】
ドレイン端子３１６および３１８は、それぞれ出力電流ｉｏｕｔｍおよびｉｏｕｔｐを提供する。補償型電流ｉｍｃおよびｉｐｃは、それぞれ端子３３６および３３８において、出力電流ｉｏｕｔｍおよびｉｏｕｔｐを搬送する信号経路に結合される。補償型電流ｉｍｃおよびｉｐｃが出力電流ｉｏｕｔｍおよびｉｏｕｔｐと組み合わせられた場合にグリッチ基準化が提供され、補償型出力電流ｉｏｕｔｍｃおよびｉｏｕｔｍｐが生成される。
【００１７】
補償型電流は、非補償型電流セル、例えば、図１に示されている非補償型電流セル１００に通常現れるであろうグリッチの既定の部分を除去（または基準化）する。グリッチの基準化は、電流スイッチ３０８および３１０と、それらの関連付けられた補償型デバイス３２２および３２０との間のサイズの差によって決定される。例えば、電流スイッチ３０８は、デバイスサイズＳＳＭを有しており、電流スイッチ３１０は、デバイスサイズＳＳＰを有している。加えて、補償型デバイス３２０は、デバイスサイズＳＣＰを有しており、補償型デバイス３２２は、デバイスサイズＳＣＭを有している。このように、（ＳＳＭおよびＳＣＭ）と（ＳＳＰおよびＳＣＰ）の間のサイズの差は、グリッチ基準化の量を決定する。１つの実現において、（ＳＳＭおよびＳＣＭ）の間のサイズの差は、（ＳＳＰおよびＳＣＰ）の間のサイズの差と同じである。しかしながら、他の実現において、これらのサイズの差は、同一ではない可能性がある。
【００１８】
スイッチングデバイス（３０８、３１０）および補償型デバイス（３２０、３２２）のチャネル長が同じであると想定すると、サイズの差は、これらのデバイス間のチャネル幅（Ｗ０）の差によって決定される。電流スイッチングデバイスと、それらの関連付けられた補償型デバイスとの間のサイズの差がグリッチ基準化のためにどのように調整されるかについてのより詳細な説明が以下に提供される。
【００１９】
図４は、図３に示された補償型電流セル３００を備える例示的なセグメント化された電流ステアリングＤＡＣ ４００を示す。例えば、補償型電流セル３００は、ＤＡＣ ４００の４つの最下位ビット（ＬＳＢ）の各々に対して補償型出力電流を生成するように構成される。この例において、ＤＡＣ ４００は、１４ビットのデジタル値を、次にアナログ電圧に変換される出力電流に変換するように構成される。
【００２０】
ＤＡＣアーキテクチャにおいて、電流セルによって生成された電流は、様々な技術を用いて基準化される。例えば、従来の１４ビットのＤＡＣにおいて、ＭＳＢ電流セルに関連付けられた電流と、ＬＳＢ電流セルに関連付けられた電流との比は、２１４：１、すなわち、１６３８４：１である。そのような高い比を正確に実現することは難しい可能性があり、よって、ＤＡＣ設計では、セグメント化されたアーキテクチャが頻繁に使用される。この例示的な実現において、セグメント化されたアーキテクチャは、ＤＡＣ ４００の電流セルによってスイッチングされる最大電流と最小電流との比を、２５６：１に設定するために使用される。
【００２１】
ＤＡＣ ４００は、（６から６３への）復号のために構成された第１のサーモメータ復号器４０２を備える、セグメント化されたアーキテクチャを有する。復号器４０２は、変換されるべき１４ビット値のうちの６つの最上位ビット（Ｂ８〜Ｂ１３）に接続されており、これらのビットを、ＤＡＣ ４００のＭＳＢ部の６３個の非補償型電流セル４０４に接続されている６３個の信号に復号する。６３個の信号は、非補償型電流セル４０４の入力に接続されている差分信号を備える。非補償型電流セル４０４の各々は、レベル（１６×Ｉ０）を有する電流をスイッチングする。例えば、１つの例示的な実現において、非補償型電流セルの各々は、Ｉ０の電流レベルをスイッチングして、（１６×Ｉ０）に等しい正の電流出力（ｉｏｕｔｐ）を生成するための、各デバイスと互いに並列に接続されている１６個のスイッチングデバイスと、Ｉ０の電流レベルをスイッチングして（１６×Ｉ０）に等しい負の出力電流（ｉｏｕｔｍ）を生成するための、各スイッチングデバイスと互いに並列に接続されている１６個のスイッチングデバイスとを備える。
【００２２】
ＤＡＣ ４００はまた、（４から１５への）復号のために構成された第２のサーモメータ復号器４０６を備える。復号器４０６は、変換されるべき１４ビット値のうちの４つの中位ビット（Ｂ４〜Ｂ７）に接続されており、これらのビットを、ＤＡＣ ４００のＭＩＤ部の１５個の非補償型電流セル４０８に接続されている１５個の信号に復号する。１５個の信号は、非補償型電流セル４０８の入力に接続されている差分信号を備える。非補償型電流セル４０８の各々は、（Ｉ０）のあるレベルを有する電流をスイッチングする。例えば、１つの例示的な実現において、非補償型電流セルの各々は、Ｉ０の電流レベルをスイッチングして正の電流出力（ｉｏｕｔｐ）を生成するための１つのスイッチングデバイスと、Ｉ０の電流レベルをスイッチングして負の電流出力（ｉｏｕｔｍ)を生成するための１つのスイッチングデバイスとを備える。
【００２３】
ＤＡＣ ４００はまた、変換されるべき１４ビット値のうちの４つの最下位ビット（Ｂ０−Ｂ３）に接続されている、４つの二値重み付け補償型電流セル４１０を備える。例えば、補償型電流セル４１０の各々は、図３に示される補償型電流セル３００でありうる。ビット（Ｂ０−Ｂ３）は、ＤＡＣ ４００のＬＳＢ部の４ビットの二値重み付け補償型電流出力を生成するために補償型電流セル４１０の入力に接続されている差分入力信号を備える。例えば、補償型電流セル４１０の各々は、電流Ｉ０の異なる基準化レベルを有する電流をスイッチングする。
【００２４】
この例示的な実現において、補償型電流セルＬ１は、基準化レベル（Ｉ０／１６）を有する電流をスイッチングし、電流セルＬ２は、基準化レベル（Ｉ０／８）を有する電流をスイッチングし、電流セルＬ３は、基準化レベル（Ｉ０／４）を有する電流をスイッチングし、電流セルＬ４は、基準化レベル（Ｉ０／２）を有する電流をスイッチングする。このように、ＤＡＣ ４００のＭＳＢ部の電流セルは、（Ｉ０×１６）によって表される電流をスイッチングし、ＬＳＢ電流セルは、（Ｉ０／１６）によって表される電流をスイッチングし、それは、２５６：１という比を提供する。しかしながら、最上位ビット（Ｂ１３）に関連付けられた電流は、実際、ＭＳＢ部の３２個の電流セルからの電流出力の合計であり、それは、（５１２×Ｉ０）に等しい。
【００２５】
デジタル／アナログ変換の間、６３個のＭＳＢセル４０４は、６３個（ＩＯＵＴＭ−ＭＳＢ１〜ＩＯＵＴＭ−ＭＳＢ６３）の非補償型負極電流と、６３個（ＩＯＵＴＰ−ＭＳＢ１〜ＩＯＵＴＰ−ＭＳＢ６３）の非補償型正極電流とを出力する。１５個のＭＩＤセル４０８は、１５個（ＩＯＵＴＭ−ＭＩＤ１〜ＩＯＵＴＭ−ＭＩＤ１５）の非補償型負極電流と、１５個（ＩＯＵＴＰ−ＭＩＤ１〜ＩＯＵＴＰ−ＭＩＤ１５）の非補償型正極電流とを出力する。４つのＬＳＢ補償型電流セル４１０は、４個（ＩＯＵＴＭＣ０〜ＩＯＵＴＭＣ３）の補償型負極電流と、４個（ＩＯＵＴＰＣ０〜ＩＯＵＴＰＣ３）の補償型正極電流とを出力する。正極および負極の電流のすべては、それぞれ出力デバイス４１４および４１２に接続され、それは、低いインピーダンスソースを表す。次に、ＶＰおよびＶＭにおける電流は、ＤＡＣ ４００の別の場所で、出力電圧ＶＯＵＴＰおよびＶＯＵＴＭに変換される。ＤＡＣ ４００が補償型電流セル４１０を利用して、デジタル値の４つの最下位ビットを変換するため、ＤＡＣ ４００は、基準化されたスイッチンググリッチと、改善された性能とを提供するように動作する。
【００２６】
デバイスサイズ構成
例示的な実現において、ＭＩＤ電流セル４０８は、上述されたように入力電流Ｉ０をスイッチングするために、それらの差分電流スイッチに対して最小サイズのＰＭＯＳデバイスを使用する。ＤＡＣのＭＳＢ部の電流セルが、Ｉ０の１６倍の大きさの電流をスイッチングするため、ＤＡＣのＭＳＢ部の電流セル（すなわち、電流セル４０４）は各々、それらの電流スイッチングコンポーネントのために、互いに並列に接続された１６個の最小サイズのＰＭＯＳデバイスを利用する。ＬＳＢ電流セルにおける電流スイッチは、最小サイズのＰＭＯＳデバイスよりも小さく基準化されることはないが、補償型電流セル４１０の各々は、これらのスイッチングデバイスと、これらの補償型デバイスとのサイズの差を使用して、これらのＬＳＢセルに関連付けられたスイッチンググリッチを基準化する。
【００２７】
図５は、図４に示されるＤＡＣ ４００で使用される４つの例示的な補償型電流セル（Ｌ１−Ｌ４）を示す。例えば、電流セル（Ｌ１−Ｌ４）の各々は、図３に示された電流セル３００でありうる。電流セル（Ｌ１−Ｌ４）は、図４に示される１４ビットのデジタル値のうちの４つの最下位ビットを変換するために使用されるＬＳＢ二値重み付け電流セル４１０を表す。
【００２８】
電流セル（Ｌ１−Ｌ４）は、本明細書で説明されるようにグリッチ基準化を提供するために、適切にサイズ変更されたスイッチングデバイスおよび補償型デバイスを含む。例示的な実現において、デバイスのサイズは、以下のアルゴリズムにしたがって決定される。
【００２９】
電流スケール係数(current scale factor)＝［スイッチングデバイスのサイズ−補償型デバイスのサイズ］
１つの例示的な実現において、ＤＡＣ ４００で使用されるすべてのデバイスが同じチャネル長を有することが想定される。このように、この実現において、デバイスのサイズ変更は、スイッチングデバイスおよび補償型デバイスのチャネル幅（Ｗ０）を調整することによって達成される。例えば、すべての補償型デバイスのチャネル幅が、幅１を有する最小サイズのＰＭＯＳデバイスに設定されることが想定されるだろう。このように、スイッチングデバイスのチャネル幅は、基準化された所与の入力電流とともに上記アルゴリズムを用いて決定されうる。
【００３０】
下で説明されるように、ｐ側のスイッチングデバイスのサイズしか決定されないが、ｍ側のスイッチングデバイスが同じ様にサイズ変更されることは想定される。
【００３１】
（１／１６）で基準化された電流を有する補償型電流セルＬ１の場合、ｐ側のスイッチングデバイス幅は、ＳＳＰ１であり、その補償型デバイス幅はＳＣＰ１である。上のアルゴリズムにしたがって、補償型デバイス幅ＳＣＰ１が１に等しい場合、スイッチングデバイス幅ＳＳＰ１は、以下のように決定される。  
（１／１６）＝.０６２５＝ＳＳＰ１−ＳＣＰ１  
ＳＳＰ１＝.０６２５＋１＝１．０６２５
（１／８）で基準化された電流を有する補償型電流セルＬ２の場合、ｐ側のスイッチングデバイス幅は、ＳＳＰ２であり、その補償型デバイス幅はＳＣＰ２である。上のアルゴリズムにしたがって、補償型デバイス幅ＳＣＰ２が１に等しい場合、スイッチングデバイス幅ＳＳＰ２は、以下のように決定される。  
(１／８)＝.１２５＝ＳＳＰ２−ＳＣＰ２  
ＳＳＰ２＝.１２５＋１＝１．１２５
（１／４）で基準化された電流を有する補償型電流セルＬ３の場合、ｐ側のスイッチングデバイス幅は、ＳＳＰ３であり、その補償型デバイス幅はＳＣＰ３である。上のアルゴリズムにしたがって、補償型デバイス幅ＳＣＰ３が１に等しい場合、スイッチングデバイス幅ＳＳＰ３は、以下のように決定される。  
（１／４）＝.２５＝ＳＳＰ３−ＳＣＰ３  
ＳＳＰ３＝.２５＋１＝１．２５
（１／２）で基準化された電流を有する補償型電流セルＬ４の場合、ｐ側のスイッチングデバイス幅は、ＳＳＰ４であり、その補償型デバイス幅はＳＣＰ４である。上のアルゴリズムにしたがって、補償型デバイス幅ＳＣＰ４が１に等しい場合、スイッチングデバイス幅ＳＳＰ４は、以下のように決定される。  
（１／２）＝.５＝ＳＳＰ４−ＳＣＰ４  
ＳＳＰ４＝.５＋１＝１．５
このように、上のアルゴリズムを使用して、補償型電流セルのスイッチングデバイスおよび補償型デバイスについてのデバイスのサイズは、スイッチンググリッチを適切に基準化するように決定されうる。
【００３２】
ＤＡＣグリッチ低減
例示的な実現において、補償型電流セル３００は、ＤＡＣ全体についてスイッチンググリッチを顕著に低減させるまたは除外するように構成されうる。この実現において、補償型デバイスのサイズは、対応スイッチングデバイスのサイズに等しく設定される。例えば、上のアルゴリズムにおいて、電流スケール係数はゼロに設定され、それは、スイッチングデバイスおよび補償型デバイスのサイズが同じであることを示す。
【００３３】
例示的な実現において、ＤＡＣは、ＤＡＣ全体についてスイッチンググリッチを基準化または低減させるために補償型電流セルと構成されうる。この実現において、ＤＡＣのすべての電流セルは、補償型電流セル３００で実現される。これは、ＤＡＣ出力レンジを通してスイッチンググリッチが低減させられることに帰着する。
【００３４】
図６は、図３に示された補償型電流セル３００を用いて達成されるグリッチ低減を示す例示的なグラフ６００を示す。例えば、グラフ６００は、垂直軸５０２上に電圧を（ボルトで）、水平軸６０４上に時間を（ナノ秒で）示す。グラフ６００に示される電圧波形を生成するために、非補償型電流セル（すなわち、図１に示されたセル１００）がスイッチングされ、非補償型電流出力（ｉｏｕｔｐ，ｉｏｕｔｍ）が、グラフ６００に示される電圧波形６０６および６０８に変換される。次に、補償型電流セル（すなわち、図３に示されるセル３００）がスイッチングされ、補償型電流出力（ｉｏｕｔｐ，ｉｏｕｔｍ）が、グラフ６００に示される電圧波形６１０および６１２に変換される。電圧への変換において、１つのＬＳＢは１ボルトと等価的である。
【００３５】
グラフ６００で見受けられるように、補償型電流セルに関連付けられた、基準化されたグリッチ（６１０，６１２）は、非補償型電流セルに関連付けられたグリッチ（６０６，６０８）よりもかなり小さい。例えば、非補償型電流セルでは、グリッチ不一致が、±２ボルト＝２ＬＳＢの誤差を引き起こす。補償型電流セルでは、この誤差が、±０.１６ボルト＝０．１６ＬＳＢの誤差に低減させられる。
【００３６】
図７は、例示的な補償型電流セル装置７００を示す。装置７００、図３で示された補償型電流セル３００としての使用のために適している。ある態様において、装置７００は、本明細書で説明された機能を提供するように構成された１つ以上のモジュールによって実現される。例えば、ある態様において、各モジュールは、ディスクリートコンポーネント、ハードウェアモジュール、および／またはハードウェア実行ソフトウェアを備える。
【００３７】
装置７００は、第１の入力信号に基づいて、入力電流を第１の出力にスイッチングするための第１の手段（７０２）を備える第１のモジュールを備え、それは、ある態様では、デバイス３０８を備える。
【００３８】
装置７００は、第２の入力信号に基づいて、入力電流を第２の出力にスイッチングするための第２の手段（７０４）を備える第２のモジュールを備え、それは、ある態様では、デバイス３１０を備える。
【００３９】
装置７００はまた、第１の入力信号に応じて第１の補償型電流を生成するための第１の手段（７０６）を備える第３のモジュールを備え、第１の補償型電流は、第２の出力に結合され、それは、ある態様では、デバイス３２０を備える。
【００４０】
装置７００はまた、第２の入力信号に応じて第２の補償型電流を生成するための第２の手段（７０８）を備える第４のモジュールを備え、第２の補償型電流は、第１の出力に結合され、生成するための第２の手段は、生成するための第１の手段に接続され、それは、ある態様では、デバイス３２２を備える。
【００４１】
当業者は、情報および信号が、様々な異なる技術および技法のいずれかを使用して表されうることまたは処理されうることを理解するだろう。例えば、上記説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表されうる。同じ結果を達成するために、トランジスタタイプおよび技術が置換、再配列、または他の方法で変更されうることにさらに注意されたい。例えば、ＰＭＯＳトランジスタを利用して示されている回路は、ＮＭＯＳトランジスタを使用するように変更されることができ、逆もまた同様である。このように、本明細書で開示された回路は、様々なトランジスタタイプおよび技術を用いて実現され、図に示されたそれらのトランジスタタイプおよび技術に限定されるわけではない。
【００４２】
当業者は、本明細書に開示された実施形態に関連して説明された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実現されうることをさらに理解するであろう。ハードウェアおよびソフトウェアの互換性を明確に例示するために、様々な実例となるコンポーネント、ブロック、モジュール、回路、およびステップが、概ね、それらの機能の観点から上記で説明されている。このような機能が、ハードウェアとして実現されるか、あるいはソフトウェアとして実現されるかは、特定のアプリケーションおよびシステム全体に課せられる設計制約に依存する。当業者は、特定のアプリケーションごとに、多様な方法で、説明された機能を実現することができるが、このような実現の決定は、本発明の例示的な実施形態の範囲から逸脱するものであると解釈されるべきでない。
【００４３】
本明細書で開示された実施形態に関連して説明された様々な実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは、本明細書で説明された機能を実行するように設計されたこれらの任意の組み合わせで実現または実行されうる。汎用プロセッサは、マイクロプロセッサでありうるが、代替的に、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンでありうる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアを備えた１つ以上のマイクロプロセッサ、または、あらゆる他のこのような構成との組み合わせとして実現されうる。
【００４４】
本明細書に開示された実施形態に関連して説明されたアルゴリズムまたは方法のステップは、直接ハードウェアに、プロセッサによって実行されるソフトウェアモジュールに、またはこれら２つの組み合わせに組み込まれうる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られているある他の形態の記憶媒体に存在しうる。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替において、記憶媒体は、プロセッサと一体化されうる。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在しうる。ＡＳＩＣは、ユーザ端末内に存在しうる。代替において、プロセッサおよび記憶媒体は、ユーザ端末内のディスクリートコンポーネントとして存在しうる。
【００４５】
１つ以上の例示的な実施形態では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実現されうる。ソフトウェアで実現される場合、これらの機能は、１つ以上の命令またはコードとして、コンピュータ読取可能な媒体に記憶されるか、コンピュータ読取可能な媒体を通して送信されうる。コンピュータ読取可能な媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体および非一時的なコンピュータ記憶媒体の両方を含む。非一時的な記憶媒体は、コンピュータによってアクセスされうる任意の利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または搬送するために使用可能であり、かつコンピュータによってアクセスされうるその他任意の媒体を備えうる。また、任意の接続は、厳密にはコンピュータ読取可能な媒体と称されうる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバ、またはその他のリモートソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波のような無線技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ここでディスク（disks）は、通常磁気的にデータを再生し、ディスク（discs）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００４６】
開示された典型的な実施形態についての説明は、いかなる当業者であっても、本発明の製造または使用を可能にするように提供される。これら典型的な実施形態への様々な変更は、当業者にとって容易に明らかであり、本明細書で定義された包括的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態にも適用されうる。このように、本発明は、本明細書に示された例示的な実施形態に限定されることが意図されず、本明細書に開示された原理および新規な特徴と一致する最も広い範囲が与えられべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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