(57)【要約】  ドレイン領域と浮遊ゲートとの間に容量結合部を備えた垂直組立て形不揮発性メモリ素子。二端子プログラム可能不揮発性素子（２００）が基板周りに垂直に設けられた浮遊ゲート（２１０）を有し、浮遊ゲートは、第１の側部（２１３）、第２の側部（２１５）及び底部（２１７）を備えている。ソース領域（２４０）が第１の端子に結合された状態で浮遊ゲートの第１の側部に隣接して形成されている。ドレイン領域（２２０）が第２の端子に結合された状態で浮遊ゲートの第２の側部に隣接して形成されている。不揮発性素子は、プログラミング及び消去操作を可能にするようソース領域とドレイン領域を互いに結合したチャネル（２９０）を有している。ドレイン領域は、浮遊ゲートに容量結合されている。チャネルを基板又は基板のフィン形状部分内に引っ込めるのが良い。ゲート絶縁層は、ドレイン側よりもソース側のほうが厚い。【選択図】図２
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【特許請求の範囲】
【請求項１】
二端子プログラム可能不揮発性素子であって、
基板周りに垂直に設けられた浮遊ゲートを有し、前記浮遊ゲートは、第１の側部、第２の側部及び底部を備え、
第１の端子に結合されると共に前記浮遊ゲートの前記第１の側部に隣接して形成されたソース領域を有し、
第２の端子に結合されると共に前記浮遊ゲートの前記第２の側部に隣接して形成されたドレイン領域を有し、
前記ソース領域と前記ドレイン領域を結合したチャネルを有し、
前記ドレイン領域は、前記浮遊ゲートに容量結合されている、不揮発性素子。
【請求項２】
前記浮遊ゲートは、前記基板内に部分的に埋め込まれた引っ込みチャネル浮遊ゲートから成る、請求項１記載の不揮発性素子。
【請求項３】
前記浮遊ゲートは、半導体基板上に設けられたＦｉｎＦＥＴ構造体を有する、請求項１記載の不揮発性素子。
【請求項４】
半導体基板上に設けられると共に該半導体基板中に部分的に埋め込まれたＦｉｎＦＥＴ構造体を有する、請求項１記載の不揮発性素子。
【請求項５】
前記ドレイン領域は、前記浮遊ゲートの十分な部分とオーバーラップしており、前記ドレイン領域の前記第２の端子に印加される前記不揮発性素子のためのプログラム供給電圧を容量結合により前記浮遊ゲートに与えることができるようになっている、請求項１記載の不揮発性素子。
【請求項６】
前記浮遊ゲートの前記第２の側部に被着されると共に前記ドレイン領域と前記浮遊ゲートとの間に形成された薄い酸化物層を更に有する、請求項５記載の不揮発性素子。
【請求項７】
前記浮遊ゲートの前記第１の側部に被着されたスペーサ酸化物層を更に有する、請求項１記載の不揮発性素子。
【請求項８】
前記ドレイン領域は、前記ドレイン領域と前記浮遊ゲートとの第１のオーバーラップが前記ソース領域と前記浮遊ゲートとの第２のオーバーラップよりも大きいように前記ソース領域よりも前記基板中に更に延びている、請求項７記載の不揮発性素子。
【請求項９】
前記ドレイン領域と前記浮遊ゲートとの前記容量結合は、前記ソース領域と前記浮遊ゲートとの容量結合よりも大きい、請求項１記載の不揮発性素子。
【請求項１０】
前記二端子不揮発性素子は、浮遊ゲートｎ‐チャネルトランジスタを含む、請求項１記載の不揮発性素子。
【請求項１１】
前記二端子不揮発性素子は、浮遊ゲートｐ‐チャネルトランジスタを含む、請求項１記載の不揮発性素子。
【請求項１２】
ビットライン接点を介して前記ドレイン領域に結合されたビットラインを更に有し、前記ビットライン接点は、前記浮遊ゲートに容量結合されている、請求項１記載の不揮発性素子。
【請求項１３】
前記浮遊ゲートは、
頂部を更に有し、前記ビットラインは、前記浮遊ゲートの前記頂部に容量結合されている、請求項１２記載の不揮発性素子。
【請求項１４】
垂直に配置されたキャパシタを更に有し、前記キャパシタは、
前記ドレイン領域に電気的に結合されたｎドープ領域と、
前記浮遊ゲートに電気的に結合されると共に前記ｎドープ領域内に設けられた浮遊ゲート延長部と、
前記ｎドープ領域と前記浮遊ゲート延長部との間に設けられた酸化物薄層とを有する、請求項１記載の不揮発性素子。
【請求項１５】
メモリセルアレイであって、
第１の方向に差し向けられた複数本のビットラインと、
複数個の二端子プログラム可能不揮発性素子とを含み、前記不揮発性素子の各々は、
基板内に部分的に埋め込まれた引っ込みチャネル浮遊ゲートを有し、前記浮遊ゲートは、第１の側部、第２の側部及び底部を備え、
第１の端子に結合されると共に前記浮遊ゲートの前記第１の側部に隣接して形成されたソース領域を有し、
第２の端子に結合されると共に前記浮遊ゲートの前記第２の側部に隣接して形成されたドレイン領域を有し、前記ドレイン領域は、ビットライン接点を介して前記ビットラインのうちの１本に電気的に結合され、
前記ソース領域と前記ドレイン領域を結合したチャネルを有し、
前記ドレイン領域は、前記浮遊ゲートに容量結合されている、メモリセルアレイ。
【請求項１６】
前記第１の方向と直交する第２の方向に差し向けられた少なくとも１本のソースラインを更に有し、前記少なくとも１本のソースラインは、前記アレイの行の状態に配列された不揮発性素子の１つ又は２つ以上のソース領域を有する、請求項１５記載のメモリセルアレイ。
【請求項１７】
対応の不揮発性素子の前記ドレイン領域は、前記浮遊ゲートの十分な部分とオーバーラップしており、前記ドレイン領域の前記第２の端子に印加される前記不揮発性素子のためのプログラム供給電圧を容量結合により前記浮遊ゲートに与えることができるようになっている、請求項１５記載のメモリセルアレイ。
【請求項１８】
対応の不揮発性素子は、
前記浮遊ゲートの前記第２の側部に被着されると共に前記ドレイン領域と前記浮遊ゲートとの間に形成された薄い酸化物層を更に有する、請求項１５記載のメモリセルアレイ。
【請求項１９】
対応の不揮発性素子内において、前記ドレイン領域と前記浮遊ゲートとの第１のオーバーラップが前記ソース領域と前記浮遊ゲートとの第２のオーバーラップよりも大きいように前記ドレイン領域は、前記ソース領域が前記第１の側部の下へ前記基板中に延びるよりも前記引っ込みチャネル浮遊ゲートの前記第２の側部の下へ前記基板中に更に延びている、請求項１５記載のメモリセルアレイ。
【請求項２０】
対応の不揮発性素子内において、前記ビットライン接点は、前記浮遊ゲートに容量結合されている、請求項１５記載のメモリセルアレイ。
【請求項２１】
対応の不揮発性素子内において、前記浮遊ゲートは、
頂部を更に備え、前記ビットラインは、前記浮遊ゲートの前記頂部に容量結合されている、請求項１５記載のメモリセルアレイ。
【請求項２２】
対応の不揮発性素子は、浮遊ゲートｎ‐チャネルトランジスタを含む、請求項１５記載のメモリセルアレイ。
【請求項２３】
対応の不揮発性素子は、浮遊ゲートｐ‐チャネルトランジスタを含む、請求項１５記載のメモリセルアレイ。
【請求項２４】
メモリセルアレイを形成する方法であって、
表面を備えた半導体基板を用意するステップを含み、
前記表面の周りに複数個の二端子プログラム可能不揮発性素子を設けるステップを含み、前記複数個の不揮発性素子は、行と列の状態に配列され、
前記不揮発性素子の複数の浮遊ゲートを用意するステップを含み、前記浮遊ゲートの各々は、前記基板の前記表面の周りに垂直に設けられ、前記浮遊ゲートの各々は、第１の側部、第２の側部及び底部を備え、
複数個のソース領域を用意するステップを含み、前記ソース領域の各々は、対応の浮遊ゲートの対応の第１の側部に隣接して形成され、
複数個のドレイン領域を用意するステップを含み、前記ドレイン領域の各々は、対応の浮遊ゲートの対応の第２の側部に隣接して形成され、前記ドレイン領域の各々は、対応の浮遊ゲートに容量結合され、
複数本のチャネルを用意するステップを含み、前記チャネルの各々は、対応の不揮発性素子の対応のソース領域と対応のドレイン領域を結合する、方法。
【請求項２５】
第１の方向に差し向けられた複数本の主ビットラインを用意するステップと、
複数個のビットライン接点を用意するステップとを更に含み、前記アレイの列の状態に配列された不揮発性素子の１つ又は２つ以上のドレイン領域は、１つ又は２つ以上のビットライン接点を介して対応の主ビットラインに結合される、請求項２４記載の方法。
【請求項２６】
前記第１の方向と直交する第２の方向に差し向けられた複数本の副ビットラインを用意するステップを更に含み、副ビットラインは、前記アレイの行の状態に配列された不揮発性素子の１つ又は２つ以上のソース領域を有する、請求項２５記載の方法。
【請求項２７】
前記二端子不揮発性素子のうちの１つ又は２つ以上を通る電圧又は電流を測定する目的で複数個のセンス増幅器を前記複数本の副ビットラインに結合するステップを更に含む、請求項２６記載の方法。
【請求項２８】
前記ビットライン接点が対応の浮遊ゲートに容量結合されるよう対応のビットライン接点を構成するステップを更に含む、請求項２５記載の方法。
【請求項２９】
前記対応のビットラインが対応の浮遊ゲートの頂部に容量結合されるよう対応のビットラインを構成するステップを更に含む、請求項２５記載の方法。
【請求項３０】
前記複数個のドレイン領域を用意するステップは、前記複数個のドレイン領域の各々が前記対応の浮遊ゲートの十分な部分とオーバーラップして対応のドレイン領域の端子に印加される対応の不揮発性素子のためのプログラム供給電圧を容量結合により対応の浮遊ゲートに与えることができるよう各ドレイン領域を形成するステップを含む、請求項２４記載の方法。
【請求項３１】
前記複数個の浮遊ゲートを用意するステップは、
前記複数個の浮遊ゲートの各々を前記基板の前記表面上に形成されるＦｉｎＦＥＴ構造体として形成するステップを含む、請求項２４記載の方法。
【請求項３２】
前記複数個の浮遊ゲートを用意する前記ステップは、
前記複数個の浮遊ゲートの各々を前記基板内に部分的に埋め込まれた引っ込みチャネルとして形成するステップを含む、請求項２４記載の方法。
【請求項３３】
複数の薄い酸化物層を形成するステップを更に含み、前記酸化物層の各々は、対応の浮遊ゲートの対応の第２の側部に被着され、更に、対応のドレイン領域と前記対応の浮遊ゲートとの間に形成される、請求項２４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の説明）
本願は、２０１１年１０月２８日に発明者としてデビット・イー・フィッシュ（David E. Fisch）、ウィリアム・シー・プランツ（William C. Plants）及びマイケル・シー・パリス（Michael C. Parris）名義で出願された米国特許出願第１３／２８４，７９５号（発明の名称：COMMON DOPED REGION WITH SEPARATE GATE CONTROL FOR A LOGIC COMPATIBLE NON-VOLATILE MEMORY CELL）（代理人事件番号ＴＳＲＡ‐０２０１１‐３５０）に関する。この米国特許出願を参照により引用し、全ての目的に関しその記載内容全体を本明細書の一部とする。
【背景技術】
【０００２】
近年、ディジタル設計とアナログ設計の両方についてカスタマイゼーションが必要な多くの用途において有益な使用ができるよう消去可能又は１回書き込み（one time programmable：ＯＴＰ）及び多数回書き込み（multi-time programmable：ＭＴＰ）メモリが導入された。これら用途は、データ暗号化、リファレンストリミング（reference trimming）、製造識別（ＩＤ）、セキュリティＩＤ及び他の多くの用途を含む。それにもかかわらず、ＯＴＰ及びＭＴＰメモリは、典型的には、幾つかの追加の処理ステップという手間をかけて提供されている。
【０００３】
例えば、ＯＴＰ及びＭＴＰメモリは、データをプログラム可能メモリセルのアレイ上に記憶するフラッシュメモリ素子を含む場合がある。典型的には、これらセルは、電気的に消去したり再プログラムしたりすることができる浮遊ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）で作られている。先行技術（PRIOR ART ）とラベル表示されている図１は、電源供給の存在なしで長期間にわたり電荷を蓄えるよう構成された不揮発性浮遊ゲートＭＯＳＦＥＴを示している。ＭＯＳＦＥＴ１００は、特徴がシリコンウェーハ又は基板１１０の表面上に施されたプレーナ構造体として示されている。図示のように、浮遊ゲートＭＯＳＦＥＴは、ｐ型基板１１０、ｎ型ドーパントを含むドレイン領域１２０及びｎ型ドーパントを含むソース領域１２５を有する。ゲート構造体は、基板の頂部上に設けられ、このゲート構造体は、酸化物層１４０，１６０により隔離された浮遊ゲート１５０を有する。浮遊ゲート１５０は、電気的に絶縁されているので、この層中に位置するどのような電子も捕捉され、これら電子は、長年の間、通常の条件下で捕捉状態のままである。制御ゲートも又、浮遊ゲート１５０上に被着され、酸化物層１４０がこの制御ゲートと浮遊ゲートとの間に介在して存在する。制御ゲート１３０は、浮遊ゲート１５０に容量結合され、この制御ゲートは、ＭＯＳＦＥＴ１００の動作を制御するために用いられる。
【０００４】
ＭＯＳＦＥＴ１００のプログラミング、消去及び読み取りは、種々の電圧を制御ゲートとソース領域とドレイン領域との間で種々の組み合わせで印加することによって達成される。フラッシュメモリの場合、これら電圧は、比較的高く、例えば最高１２ボルトであり又はこれを超える。例えば、ＭＯＳＦＥＴ１００をプログラムすると、ｎ型チャネル１１５がドレイン領域１２０とソース領域１２５との間に形成される。プログラミング中、電子が酸化物１６０中に注入され、次に浮遊ゲート１５０内で捕捉される。プログラムドＭＯＳＦＥＴ１００を読み取る際、電流はＭＯＳＦＥＴ１００を通って流れず、このことは、論理‐０を示す。他方、消去済みＭＯＳＦＥＴ１００は、浮遊ゲート１５０上に存在する電子を有していない。したがって、消去済みＭＯＳＦＥＴ１００を読み取る際、電流がＭＯＳＦＥＴ１００を通って流れ、これは、論理‐１を示す。
【０００５】
１つ又は２つ以上のＭＯＳＦＥＴ１００をシリコンウェーハ上に作製するのに多くのステップが実施される。これらステップとしては、ＭＯＳＦＥＴ１００の特徴部を成長させるための種々の成膜、除去、パターニング及びマスキングステップが挙げられ、ＭＯＳＦＥＴの特徴部としては、ドレイン領域、ソース領域、浮遊ゲート酸化物層及び制御ゲート酸化物層が挙げられる。二重ポリシリコンゲート構造体を有する典型的なフラッシュメモリセルの場合、このフラッシュメモリセルは、最高２０回までのマスキングステップを要する場合がある。次の各マスキングステップは、作製費を増大させると共に更にトランジスタの品質を低下させる。したがって、埋め込み型用途の場合、シリコンチップの部分上に作製されるフラッシュメモリの使用は、提供される機能の割にはコストがかかりすぎる場合があり、しかもチップ上のアクティブなトランジスタの全ての品質に悪影響を及ぼす場合がある。
【０００６】
制御ゲートをアクティブなメモリトランジスタの側に動かすことによってメモリセルを平坦化する技術的努力が行われた。具体的に説明すると、制御ゲートは、メモリ素子の浮遊ゲートに容量結合された側部に組み付けられたｎ‐ウェルを含む。幾つかの場合、ｎ‐ウェルは、素子のドレインに結合される。ｎ‐ウェルは、浮遊ゲートに容量結合されるので、ドレインに印加される電圧は、部分的にこの浮遊ゲートにも印加され、二端子メモリ素子を効果的に作る。この構造により、埋め込み型メモリチップを作製する費用が減少するが、この構造は、二重ポリシリコンゲート層を必要としないので、制御ゲートをアクティブなメモリ素子の側部に組み付けるにはチップの表面上に追加の平べったいスペースが必要であるという欠点がある。
【０００７】
コンピューティング装置がますます機能的に複雑になっているので、これらの寸法も又、例えば手持ち型装置の場合、薄く且つ小型になっている。その結果、コンピューティング装置内で用いられるチップ上の平べったい又は平面状のスペースは、貴重である。二重ポリシリコンゲート層を作製する追加のマスキングステップを必要とせず、それと同時に、メモリ素子の平面状のフットプリントを減少させるメモリ素子を提供することが有利である。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の実施形態は、容量結合をゲート制御するよう垂直ドレインを介してプログラム可能な不揮発性メモリ素子を提供する。例えば、ドレイン領域と浮遊ゲートとの間に容量結合を有する垂直に作製された不揮発性メモリ素子のための方法及び装置が記載される。
【０００９】
一実施形態では、二端子プログラム可能不揮発性素子が、基板周りに垂直に設けられた浮遊ゲートを有し、浮遊ゲートは、第１の側部、第２の側部及び底部を備え、不揮発性素子は、第１の端子に結合されると共に浮遊ゲートの第１の側部に隣接して形成されたソース領域と、第２の端子に結合されると共に浮遊ゲートの第２の側部に隣接して形成されたドレイン領域と、ソース領域とドレイン領域を結合したチャネルとを更に有し、ドレイン領域は、浮遊ゲートに容量結合されている。
【００１０】
別の実施形態では、メモリセルアレイも又、１つ又は２つ以上の浮遊ゲートメモリセルのプログラミングを促進するために垂直ドレイン‐ゲート結合を利用する。メモリセルアレイは、各々が第１の方向に差し向けられた複数本のビットラインを含む。メモリセルアレイは、複数個の二端子プログラム可能不揮発性素子を更に含む。不揮発性素子の各々は、基板内に部分的に埋め込まれた引っ込みチャネル浮遊ゲートを有する。浮遊ゲートは、第１の側部、第２の側部及び底部を備えている。不揮発性素子は、第１の端子に結合されたソース領域を有する。ソース領域は、浮遊ゲートの第１の側部に隣接して形成されている。ドレイン領域が第２の端子に結合されている。ドレイン領域は、浮遊ゲートの第２の側部に隣接して形成されている。ドレイン領域は、ビットライン接点を介してビットラインのうちの１本に電気的に結合されている。チャネルがソース領域とドレイン領域を結合している。具体的に言えば、ドレイン領域は、浮遊ゲートに容量結合されている。
【００１１】
別の実施形態では、メモリセルアレイを形成する方法が開示される。この方法は、表面を備えた半導体基板を用意するステップを含む。アレイ中において、複数個の二端子プログラム可能不揮発性素子を表面の周りに用意して形成する。複数個の不揮発性素子は、アレイを形成するよう行と列の状態に配列される。不揮発性素子の複数の浮遊ゲートを又用意する。浮遊ゲートの各々は、基板の表面の周りに垂直に設けられる。具体的に言えば、浮遊ゲートの各々は、第１の側部、第２の側部及び底部を備えている。複数個のソース領域を用意する。ソース領域の各々は、対応の浮遊ゲートの対応の第１の側部に隣接して形成される。複数個のドレイン領域も又用意する。ドレイン領域の各々は、対応の浮遊ゲートの対応の第２の側部に隣接して形成される。また、ドレイン領域の各々は、対応の浮遊ゲートに容量結合される。複数本のチャネルも又用意し、チャネルの各々は、対応の不揮発性素子の対応のソース領域と対応のドレイン領域を結合する。
【００１２】
本発明の種々の実施形態のこれらの目的及び利点並びに他の目的及び利点は、種々の図に示された実施形態についての以下の詳細な説明を読んだ後に当業者によって認識されよう。
【００１３】
本明細書に組み込まれてその一部をなす添付の図面は、本発明の実施形態を示しており、本明細書と一緒になって、本発明の原理を説明するのに役立つ。なお、図中、同一の符号は、同一の要素を示している。
【図面の簡単な説明】
【００１４】
【図１】先行技術の金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図である。
【図２】本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する例示の垂直に設けられた二端子浮遊ゲート電界効果トランジスタ（ＦＥＴ）の断面図である。
【図３】本発明の一実施形態に従って引っ込みチャネルアレイトランジスタとして形成されているドレイン領域と浮遊ゲートとの間に容量結合を有する垂直に設けられた二端子浮遊ゲートＦＥＴの断面図である。
【図４】本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦＥＴのアレイの平面図である。
【図５】本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦＥＴのアレイを形成する方法を示す流れ図である。
【図６Ａ】本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦｉｎＦＥＴの引き伸ばし図である。
【図６Ｂ】本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する図６Ａの二端子浮遊ゲートＦｉｎＦＥＴの斜視図である。
【図７】本発明の一実施形態に従って側方に位置決めされたｎドープ領域に容量結合された垂直に構成されている浮遊ゲートトランジスタの断面図である。
【図８】本発明の一実施形態に従って本発明の方法及びシステムを具体化するのに適した例示のコンピュータシステムのブロック図である。
【発明を実施するための形態】
【００１５】
次に、本発明の種々の実施形態を詳細に参照し、これら実施形態の例が添付の図面に示されている。これら実施形態と関連して説明するが、かかる実施形態は、本発明のこれら実施形態に限定するものではないことが理解されよう。これとは異なり、本発明は、特許請求の範囲に記載された本発明の精神及び範囲に含まれうる変形例、改造例及び均等例を含むものである。さらに、本発明の以下の詳細な説明において、本発明の完全な理解を得るために多くの特定の細部が記載されている。しかしながら、本発明は、これら特定の細部なしで実施できることが理解されよう。他の場合、本発明の観点を不必要にぼかすことがないよう周知の方法、手順、コンポーネント及び回路については詳細には説明していない。
【００１６】
したがって、本発明の実施形態は、垂直に設けられた素子又はデバイスの垂直ドレイン‐ゲート結合を利用する不揮発性メモリ素子を示している。ドレイン‐ゲート結合方式のこのメモリ素子は、伝統的なフラッシュメモリ素子よりも少ないマスキングステップを用いて作製される。というのは、二重ポリシリコンゲート層の形成が行われないからである。加うるに、ドレイン‐ゲート結合方式の不揮発性メモリ素子は、低電圧で動作を実行することができる。さらに、ドレイン‐ゲート結合方式のメモリ素子は、減少した平面状フットプリントを呈する。というのは、アクティブな領域の側にキャパシタを形成する必要がないからである。
【００１７】
現行のメモリ素子は、基板上に側方に形成される従来型のプレーナＦＥＴ構造体と比較して、非プレーナ幾何学的形状及び／又はアーキテクチャに進化している。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）プロセスは、基板上に平べったいスペースを消費しないで性能を向上させるためにチャネル長さを増大させようとして凹み‐チャネル‐アレイトランジスタ（ＲＣＡＴ）構造体にほぼ全体的に移行した。この技術の固有の一問題は、この技術によりアクティブ‐ゲートキャパシタンスが増大し、それによりソースからドレインへの漏れが増大するので好ましくないことにある。従来、プロセス技術は、ゲートへの容量結合を減少させようとして常に改良されている。他方、本発明の実施形態は、ゲートへの容量結合を増大させ、特に、ドレイン‐ゲート容量結合を増大させるよう構成されている。
【００１８】
図２は、本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する例示の垂直に配置された浮遊ゲートＦＥＴメモリ素子２００の断面図である。具体的に説明すると、メモリ素子２００は、１回書き込み（消去可能）素子又は多数回書き込み素子として動作可能である二端子不揮発性素子である。実施形態では、メモリ素子２００は、適当な改造を施した状態で従来型トランジスタ金属酸化膜半導体技術を用いて形成される。したがって、メモリ素子２００に示されている特徴部（例えば、ソース領域、ドレイン領域、ゲート等）は、ＦＥＴメモリ素子の作製で用いられるのに適したものとして知られている材料から成る。
【００１９】
不揮発性メモリ素子２００は、基板周りに垂直に設けられた浮遊ゲート２１０を有する。浮遊ゲートは、第１の側部２１３、第２の側部２１５及び底部２１７を備えている。浮遊ゲートのための頂部２１９も又示されている。浮遊ゲートの構成材料は、位置具体化例では、ポリシリコンであるが、電荷を蓄えることができる材料であれば任意適当なものであって良い。例えば、浮遊ゲートは、金属層、ポリシリコン層又は任意他の適当に導電性の材料で構成可能である。加うるに、浮遊ゲート２１０は、電圧源には電気的に接続されておらず、電圧は、以下に説明するように容量結合によりゲート２１０に印加される。浮遊ゲートを単一ポリシリコン層として説明すると共に図示するが、本発明の他の実施形態では他の材料がサポートされる。
【００２０】
一実施形態では、浮遊ゲート２１０は、引っ込みチャネルとして構成され、この浮遊ゲートは、基板（図示せず）内に部分的に埋め込まれている。このようにして、メモリ素子２００は、垂直構造体として構成されている。図２は、不揮発性メモリをＲＣＡＴ形態で示しているが、当業者には明らかなように、他の垂直構造体を使用することができる。かくして、本発明の実施形態を多ゲート（ＦｉｎＦＥＴ型）向きで又は浮遊ゲートが基板に対して垂直に差し向けられた任意の形態で利用することができる。
【００２１】
ソース領域２４０が浮遊ゲート２１０の第１の側部２１３に隣接して形成されている。一実施形態では、アクティブなソース領域２４０と浮遊ゲート２１０との間の間隔は、容量結合を減少させるよう増大している。図２に示されているように、スペーサゲート酸化物層２８０が形成されている。すなわち、スペーサゲート酸化物層２８０は、浮遊ゲート２１０の第１の側部２１３に被着されている。このようにして、ソース領域２４０は、浮遊ゲート２１０から電気的に絶縁され、更に、ソース領域２４０と浮遊ゲート２１０との容量結合を減少させ又はなくすのに必要な厚さのものである。
【００２２】
他の実施形態では、スペーサゲート酸化物層２８５が浮遊ゲート２１０の底部２１７に隣接して形成されている。一実施形態では、スペーサゲート酸化物層２８０を製作するために使用される同じ１つ又は複数の処理ステップを用いてスペーサゲート酸化物層２８５を形成することができ又は互いに異なる１つ又は複数の作製ステップを用いてスペーサゲート酸化物層２８５を形成することができる。
【００２３】
ソース領域２４０は、電圧を印加する通り道としての第１の端子（図示せず）に結合されている。一具体化例では、第１の端子は、ソース領域２４０に結合されたビットライン又はソースライン２４５に結合されている。例えば、この端子は、ソースライン２４５中の任意の箇所（例えば、中点、端等）に結合されるのが良い。別の具体化例では、第１の端子は、ソース領域２４０に直接結合される。例えば、ソース領域は、チャネルを用いて形成されるのが良く、第１の端子は、チャネル中の任意の箇所に結合される。幾つかの実施形態では、ソースライン２４５のインプラントが浮遊ゲート２１０への結合を最小限に抑えるよう構成されている。例えば、ソースライン２４５の深さは、浮遊ゲート２１０とソースライン２４５との結合を最小限に抑えるよう構成されている（例えば、短くされている、深くされている、間隔が広げられている等）。
【００２４】
不揮発性メモリ素子２００のための有効ドレイン接合部が示されている。ドレイン接合部は、ドレイン領域２２０、ドレイン延長部２２５、プラグ接点２３０及びビットライン２６０の複数の部分を含む。有効ドレインは、不揮発性メモリ素子内に設けられていて、浮遊ゲート２１０との容量結合を可能にするよう構成された特徴部として構成される。
【００２５】
特に、ドレイン領域２２０は、浮遊ゲート２１０の第２の側部２１５に隣接して形成されている。ドレイン領域２２０は、浮遊ゲートの十分な部分とオーバーラップしており、その結果、ドレイン領域の端子（図示せず）に印加される不揮発性素子のためのプログラム供給電圧が容量結合により浮遊ゲート２１０に与えられるようになっている。かくして、最小状態では、ドレイン領域２２０に印加される電圧は、いかなるものでも浮遊ゲート２１０に効果的に結合されることになる。
【００２６】
一実施形態では、ドレイン領域２２０は、オプションとしてのドレイン延長部２２５を有する。このように、延長部２２５を含むドレイン領域２２０は、代表的なドレイン領域２２０よりも基板中に更に延びている。実施形態では、ドレイン延長部２２５の深さは、様々な長さのものである。例えば、ドレイン延長部２２５は、浮遊ゲート２１０の底部２１７まで延びるのが良い。他の実施形態では、ドレイン延長部２２５は、浮遊ゲート２１０の側部２１５の下に途中まで延びている。別の実施形態では、ドレイン延長部２２５は、浮遊ゲート２１０の底部２１７の輪郭を辿り、その結果、ドレイン延長部が側部２１５及び底部２１７に隣接してソース領域２４０に向かって側部２１３に沿って上方に途中まで形成されるようになっている。換言すると、ドレイン延長部２２５は、側部２１３，２１５及び底部２１７に隣接して浮遊ゲート２１０の底部に巻き付いている。図示のように、ドレイン延長部２２５は、ソース領域２４０よりも対応の基板中に更に延び、その結果、ドレイン延長部２２５を含むドレイン領域２２０は、ソース領域２４０と浮遊ゲート２１０との間における露出よりも浮遊ゲート２１０のうちの多くに露出される。すなわち、ドレイン領域２２０と浮遊ゲート２１０とのオーバーラップは、ソース領域２４０と浮遊ゲート２１０とのオーバーラップよりも広い。加うるに、ドレイン領域２２０は、プラグ接点２３０に電気的に結合され、接点２３０は、ビットライン２６０に導電性をもたらす。これら特徴部のうちの１つ又は２つ以上は、ドレイン接合部を形成するようドレイン領域２２０と組み合わせた状態で構成可能であり、ドレイン接合部は、浮遊ゲート２１０に実効容量結合をもたらす。かくして、ドレイン接合部に印加される電圧であればどのような電圧でも浮遊ゲート２１０に効果的に結合されることになる。
【００２７】
また、一実施形態では、ドレイン接合部にはビットライン２６０の一部分２６５も又含まれる。図示のように、ビットライン２６５は、浮遊ゲート２１０の頂部２１９に隣接して形成されている。具体的に説明すると、ビットライン２６０の部分２６５は、浮遊ゲート２１０の頂部２１０に隣接して形成されている。高い比誘電率（ｋ）の酸化物層２５０がビットライン２６０を浮遊ゲート２１０から隔てている。この具体化例では、部分２６５も又、頂部２１９を介して浮遊ゲート２１０に容量結合されているのでドレイン接合部中には部分２６５も又含まれる。すなわち、ビットライン２６０に印加される電圧であればどのような電圧でも、これ又ドレイン接合部中に含まれているビットライン２６０の部分２６５に効果的に印加され、そして浮遊ゲート２１０に効果的に結合されることになる。
【００２８】
図２に示されているように、高い比誘電率（ｋ）特性を備えた薄いゲート酸化物層２７０がドレイン領域２２０と浮遊ゲート２１０との間に形成されている。図２に示されているように、薄いゲート酸化物層又は膜２７０は、ゲート２１０をドレイン領域２２０の任意の部分又はドレイン接合部内に設けられていてドレイン領域に電気的に結合された任意の特徴部から電気的に絶縁するために、浮遊ゲートの第２の側部２１５を内張りしている。例えば、薄いゲート酸化物層２７０が浮遊ゲートの第２の側部２１５を覆って形成されていて、ビットライン接点２３０、ドレイン領域２２０及びドレイン延長部２２５の各々を浮遊ゲート２１０から隔てている。
【００２９】
特に、薄いゲート酸化物層２７０の厚さは、ドレインを電気的に絶縁するのに十分である。しかしながら、薄いゲート酸化物層は又、ドレイン領域２２０とドレイン領域２２０に電気的に結合された任意他の特徴部との容量結合を促進するのに十分に薄い。図２に示されているように、薄いゲート酸化物層２７０の厚さは、ソース領域２４０を浮遊ゲート２１０から隔てるスペーサゲート酸化物層２８０の厚さよりも薄く且つ浮遊ゲート２１０の底部２１７に隣接して設けられたスペーサゲート酸化物層２８５よりも薄い。このように、ドレイン領域２２０と浮遊ゲート２１０との容量結合は、ソース領域２４０と浮遊ゲート２１０との潜在的な容量結合よりも大きい。
【００３０】
動作中、チャネル２９０がソース領域２４０とドレイン領域２２０を結合する。具体的に説明すると、チャネル２９０は、ソース領域２４０とドレイン領域２２０及び／又はドレイン延長部２２５との間に形成されている。このようにして、電流の流れ２９５が電子を浮遊ゲート２１０中に注入する目的、電子を浮遊ゲートから取り除く目的又は浮遊ゲート２１０上の電荷によって影響を受ける半導体デバイス２００上における読み取り操作を実行する目的で、チャネル領域２９０内で操作される。
【００３１】
一実施形態では、チャネル２９０にはｐ型不純物がドープされ、ソース領域２４０及びドレイン領域２２０にはｎ型不純物がドープされており、その結果、二端子不揮発性メモリ素子２００は、ｎ‐チャネルトランジスタである。他の実施形態では、チャネル２９０にはｎ型不純物がドープされ、ソース領域２４０及びドレイン領域２２０にはｐ型不純物がドープされており、その結果、二端子不揮発性メモリ素子２００は、ｐ‐チャネルトランジスタである。
【００３２】
図３は、本発明の一実施形態に従って、ドレイン領域と浮遊ゲートとの間に容量結合を有する垂直に設けられた二端子浮遊ゲートＦＥＴメモリセル３０５を含むメモリセルアレイ３００の断面図である。したがって、浮遊ゲート３１０の容量結合の目的で半導体基板を貫通して延びるキャパシタを提供するのではなく、本発明の実施形態は、二端子メモリセル３０５内の浮遊ゲート３１０にかかる電圧を制御するためにメモリセルアレイ又はデバイス３００のドレイン領域及び／又はドレイン接合部と浮遊ゲート３１０との容量結合を利用すると共に促進することができる。
【００３３】
メモリセル３０５内の浮遊ゲート３１０は、基板３０１の周りに垂直に設けられている。図３に示されているように、浮遊ゲート３１０は、基板３０１内に部分的に埋め込まれおり、この浮遊ゲートは又、基板３０１の上方に延びている。他の実施形態は、浮遊ゲート３１０が全体的に基板３１０内に設けられる構成に好適であり且つ、更に別の実施形態では、浮遊ゲート３１０が全体として基板３１０の上方に設けられる形態に好適である。
【００３４】
浮遊ゲート３１０は、通常、従来型作製ステップを用いてワード線への接点として働く上側部分３１５を含む。例えば、上側部分３１５は、ゲート接点又はゲート電極であるのが良く、ゲート接点とゲート電極の両方は、浮遊ゲート３１０に電気的に結合されると共に／或いは浮遊ゲート３１０の延長部となる。しかしながら、本発明の実施形態では、ゲート３１０は、電圧源に（例えば、ワード線接続を介して）電気的には結合されておらず、これとは異なり、浮遊状態のままにされている。上述したように、電圧がドレイン領域３２０との容量結合により且つ／或いはドレイン領域３２０及びドレイン領域３２０に電気的に結合された任意他の特徴部、例えばドレイン接点３３０を含むドレイン接合部との容量結合によって、浮遊ゲート３１０にかけられる。
【００３５】
メモリセルは、ソース領域３４０及びドレイン領域３２０を有する。図３に示されているように、ソース領域３４０とドレイン領域３２０は、それぞれ、浮遊ゲート３１０に関して対称である。しかしながら、他の実施形態では、ソース領域３４０とドレイン領域３２０は、非対称である。例えば、ドレイン領域３２０は、ソース領域３４０よりも大きいのが良い。一具体化例では、ドレイン領域３２０は、ソース領域３４０と浮遊ゲート３１０との容量結合よりも大きなドレイン領域３２０と浮遊ゲート３１０との容量結合をもたらすよう基板３０１中に更に延びるのが良い。
【００３６】
図３に示されているように、オプションとしてのソース／ドレインインプラント部分３４９がソース領域３４０及びドレイン領域３２０に導電性をもたらしている。例えば、ソース領域３４０に電気的に結合されたインプラント３４９は又、オプションとしての埋設ストラップに電気的に結合されている。このようにして、埋設ストラップ３５０に結合された端子（図示せず）が電圧でソース領域３４０を駆動することができる。別の実施形態では、電圧源（図示せず）がアレイ３００の周囲まで延びるトレンチを形成する電圧源（図示せず）がオプションとしてのインプラント部分３４９に結合されている。さらに別の実施形態では、アレイ３００の周囲まで延びるトレンチを形成する電圧源がソース領域３４０に直接結合されている。
【００３７】
ドレイン領域３２０がビットライン接点３３０に電気的に結合されている。ビットライン３６０がビットライン接点３３０を介してドレイン領域３２０に電気的に結合されている。図３に示されているように、ビットライン接点３３０も又、ドレイン領域３２０との追加のインターフェース取りをもたらすようインプラント部分３４９に結合されるのが良い。
【００３８】
加うるに、ゲート酸化物層スペーサ３７０が浮遊ゲート３１０に電気的絶縁をもたらすために浮遊ゲート３１０に隣接して形成されている。ゲート酸化物層３７０は、或る程度、基板３０１内に埋め込まれた浮遊ゲート３１０を部分的に内張りしている。例えば、ゲート酸化物層３７０が基板３０１と浮遊ゲート３１０の底部３１７との間に設けられている。したがって、基板３０１は、浮遊ゲート３１０から隔てられている。また、ゲート酸化物層３７０が浮遊ゲート３１０の第２の側部３１５に隣接して設けられている。したがって、酸化物層３７０は、ドレイン領域３２０と浮遊ゲート３１０との間に設けられている。
【００３９】
加うるに、ビットライン接点３３０と浮遊ゲート３１０との間には、ゲート酸化物ライナ３７５も又形成されている。酸化物ライナ３７５は、高い比誘電率（ｋ）特性を示す。したがって、浮遊ゲート３１０は、ビットライン接点３３０から電気的に絶縁されている。しかしながら、ライナ３７５は、ビットライン接点３３０と浮遊ゲート３１０との容量結合を促進するのに足るほど薄い。
【００４０】
加うるに、ビットライン接点３３０がビットライン３６０に向かって上方に垂直に延びびているので、酸化物ライナ３７７が接点３３０と浮遊ゲート３１０の上側部分（例えば、ワード線接点）３１５との間に形成されている。ゲート酸化物ライナ３７７は、一実施形態では、ゲート酸化物ライナ３７５を製作するために用いられるのと同一の１つ又は複数の処理ステップを用いて形成でき、或いは、異なる１つ又は複数の作製ステップを用いて形成できる。このようにして、浮遊ゲート３１０と上側部分３１５は、ビットライン接点３３０から電気的に絶縁されたままである。しかしながら、ライナ３７７は、ビットライン接点３３０と浮遊ゲート３１０に電気的に結合された上側部分３１５との容量結合を促進するに足るほど薄い。
【００４１】
さらに、高比誘電率（ｋ）酸化物ライナ３７９が浮遊ゲート３１０の上側部分３１５とビットライン３６０との間に形成されている。このようにして、ビットライン３６０は、浮遊ゲート３１０の上側部分３１５から電気的に絶縁されている。しかしながら、ライナ３７９は、ビットライン接点３３０と浮遊ゲート３１０の上側部分３１５との容量結合を促進するのに足るほど薄い。
【００４２】
図３に示されているように、不揮発性メモリ素子３００のための有効ドレイン接合部が示されている。ドレイン接合部は、ドレイン領域３２０、ドレイン延長部２２５、ビットライン接点３３０及びビットライン２６０の部分を含む。有効ドレインは、浮遊ゲート３１０との容量結合を可能にするよう構成された不揮発性メモリ素子中の特徴部として構成される。
【００４３】
一実施形態では、ゲート酸化物層３７０に加えて、スペーサ酸化物層３１３が浮遊ゲート３１０とソース領域３４０との間に更に設けられている。このように、スペーサ酸化物層３１３は、浮遊ゲート３１０とソース領域３４０との間に追加の電気的遮蔽をもたらす。したがって、ソース領域３４０と浮遊ゲートとの容量結合が減少する。また、スペーサ酸化物層は、浮遊ゲート３１０とドレイン領域３２０との間には存在せず、従って、メモリ素子３００内では対称ではない。一実施形態では、ドレイン領域３２０と浮遊ゲート３１０との容量結合は、ソース領域３４０と浮遊ゲート３１０との潜在的な容量結合よりも大きい。
【００４４】
動作中、チャネル３９０がソース領域３４０とドレイン領域３２０を結合する。このようにして、電流の流れ３９５が電子を浮遊ゲート３１０中に注入する目的、電子を浮遊ゲート３１０から取り除く目的又は浮遊ゲート３１０上の電荷によって影響を受ける半導体デバイス３００上における読み取り操作を実行する目的で、チャネル領域３９０内で操作される。一実施形態では、チャネル３９０にはｐ型不純物がドープされ、ソース領域３４０及びドレイン領域３２０にはｎ型不純物がドープされており、その結果、二端子不揮発性メモリ素子３００は、ｎ‐チャネルトランジスタである。他の実施形態では、チャネル３９０にはｎ型不純物がドープされ、ソース領域３４０及びドレイン領域３２０にはｐ型不純物がドープされており、その結果、二端子不揮発性メモリ素子３００は、ｐ‐チャネルトランジスタである。
【００４５】
図４は、本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦＥＴのアレイ４００の平面図である。アレイ４００は、本発明の実施形態では、図２の二端子メモリ素子２００、図３のメモリ素子３００及び／又は図６Ａ及び図６Ｂのメモリ素子６００Ａ，６００Ｂで構成可能である。例えば、アレイ４００中のメモリ素子４９０は、アレイ４００中のメモリ素子を表している。一実施形態では、メモリ素子４９０は、基板（図示せず）中に部分的に埋め込まれた引っ込みチャネル浮遊ゲート４１０を有し、この浮遊ゲートは、第１の側部、第２の側部及び底部を備えている。ソース領域（隠されている）が第１の端子に結合され、このソース領域は、浮遊ゲート４１０の第１の側部に隣接して形成されている。ドレイン領域４２０が第２の端子（図示せず）に結合され、このドレイン領域は、浮遊ゲート４１０の第２の側部に隣接して形成されている。ドレイン領域４２０は、対応のビットライン接点４３０を介してビットライン４６０のうちの１本に電気的に結合されている。また、メモリ素子の動作中、チャネルがソース領域及びドレイン領域に結合される。
【００４６】
複数の実施形態では、代表的なメモリ素子４９０に関し、ドレイン領域４２０は、浮遊ゲート４１０に容量結合される。すなわち、ドレイン領域４２０及び／又はドレイン領域４２０に結合されると共にドレイン接合部を形成する特徴部は、浮遊ゲートの十分な部分とオーバーラップしており、その結果、ドレイン領域４２０の第２の端子に印加される不揮発性素子のためのプログラム供給電圧を容量結合により浮遊ゲート４１０に与えることができるようになっている。容量結合の実現を容易にするため、高い比誘電率（ｋ）を備えた薄い酸化物層４１７が浮遊ゲートとドレイン領域４２０との間に設けられている。加うるに、薄い酸化物層４１７は、浮遊ゲートとドレイン領域に電気的に結合された任意の特徴部との間に設けられても良く、これらは全て、ドレイン接合部（例えば、ドレイン領域、ビット接点、ビットラインの幾つかの部分等）を構成する。さらに別の実施形態では、ドレイン領域は、対応のソース領域よりも基板中に更に延び、従って、ドレイン領域は、ソース領域と比較して浮遊ゲートのうちの多くに露出される。すなわち、ドレイン領域４２０と浮遊ゲート４１０とのオーバーラップは、ソース領域２４０と浮遊ゲート２１０とのオーバーラップよりも広い。
【００４７】
複数本のビットライン４６０が設けられており、これらビットラインの各々は、第１の方向に差し向けられている。図４に示されているように、各メモリセルにおいて、ビットライン接点４３０は、対応のビットライン４６０と上述したドレイン領域４２０又は対応のドレイン接合部との電気的結合をもたらす。幾つかの実施形態では、ドレイン領域４２０は、ビットライン接点４３０及びドレインインプラント（例えば、インプラント２２０）を介して対応のビットライン４６０に結合されている。ビットラインは、対応のメモリ素子の下に位置するアクティブな領域から電気的に絶縁されている。
【００４８】
少なくとも１つのソースライン４４５がアレイ４００内に設けられている。ソースライン４４５は、第１の方向と直交した第２の方向に差し向けられている。したがって、少なくとも１つのソースライン４４５の方向は、ビットライン４６０の方向と直交している。一実施形態では、ソースライン４４５は、これ又対応のメモリ素子のソース領域に電気的に結合された埋設ストラップ（図示せず）に結合されている。別の実施形態では、ソースライン４４５は、インプラント部分を介して対応のメモリ素子のソース領域に直接結合されている。さらに別の実施形態では、ソースラインは、対応のメモリ素子のソース領域を構成する。
【００４９】
一実施形態では、スペーサ酸化物層４１３が電気的遮蔽をもたらすよう浮遊ゲート４１０とソース領域（隠されている）及び／又はソースライン４４５との間に更に設けられている。図４に示されているように、スペーサ酸化物層４１３の厚さは、薄い酸化物層４１７の厚さよりも大きく、それにより浮遊ゲート４１０とドレイン領域４２０が互いに分離されている。したがって、ドレイン領域４２０と浮遊ゲート４１０との容量結合は、ソース領域及び／又はソースライン４４５と浮遊ゲート４１０との潜在的な容量結合よりも大きい。
【００５０】
図５は、本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦＥＴのアレイを形成する方法の流れ図５００である。例えば、流れ図５００は、一実施形態では、図４に示されたアレイ４００を作製するために実施できる。
【００５１】
ステップ５１０では、半導体基板を用意する。この基板は、表面を有し、この表面の周りに不揮発性メモリ素子が形成される。具体的に説明すると、ステップ５２０では、複数個の二端子プログラム可能不揮発性素子をこの表面の周りに形成する。例えば、垂直に構造化されたメモリ素子をこの表面の周りに形成する。幾つかの実施形態では、アレイ中のメモリ素子の浮遊ゲートは、ＲＣＡＴ素子として構成される。他の実施形態では、アレイ中のメモリ素子の浮遊ゲートは、ＦｉｎＦＥＴ素子として構成される。さらに別の実施形態は、垂直に構造化された浮遊ゲートメモリ素子の任意の形態をサポートする。
【００５２】
ステップ５３０では、不揮発性素子の複数個の浮遊ゲートを用意する。上述したように、浮遊ゲートを基板の表面の周りに垂直に設ける。さらに、浮遊ゲートは各々、第１の側部、第２の側部及び底部を備えている。例えば、一実施形態では、浮遊ゲートの各々をＲＣＡＴ形態では引っ込みチャネルとして形成し、この場合、側部及び底部は、浮遊ゲートを基板の表面内に且つ／或いはこの周りに作製するよう部分的に用いられるトレンチ又はトレンチの複数の部分を構成する。すなわち、浮遊ゲートは、基板内に部分的に埋め込まれる。別の実施形態では、浮遊ゲート及びメモリ素子は、基板の表面の上方にフィン構造体（例えば、ＦｉｎＦＥＴ）として形成される。
【００５３】
ステップ５４０では、複数個のソース領域を用意する。ソース領域の各々を対応の浮遊ゲートの対応の第１の側部に隣接して形成する。加うるに、ステップ５５０では、複数個のドレイン領域を設ける。ドレイン領域の各々を対応の浮遊ゲートの対応の第２の側部に隣接して形成する。一実施形態では、ドレイン領域とソース領域を浮遊ゲートに関して対称に形成する。他の実施形態では、ドレイン領域とソース領域を上述したように浮遊ゲートに関して非対称に形成する。複数本のチャネルを設け、これらチャネルの各々は、対応のプログラム可能不揮発性メモリ素子の対応のドレイン領域とソース領域を結合する。一実施形態では、チャネルは、ｎ型チャネルであり、不揮発性メモリ素子は、ｐ型ドレイン及びソース領域を有する。別の実施形態では、チャネルは、ｐ型チャネルであり、不揮発性メモリ素子は、ｎ型ドレイン及びソース領域を有する。
【００５４】
特徴的なことを言えば、メモリ素子の各々において、ドレイン領域は、浮遊ゲートに容量結合される。すなわち、ドレイン領域は、対応の浮遊ゲートの十分な部分とオーバーラップする。具体的に説明すると、メモリ素子の各々において、高い比誘電率（ｋ）を備えた薄い酸化物層をドレイン領域と浮遊ゲートとの間に形成する。この薄い酸化物層は、ドレイン領域と浮遊ゲートとの電気的絶縁の実現を容易にし、更に、これら２つの特徴部相互間の容量結合を促進する。このように、メモリ素子の対応のドレインの端子に印加されるプログラム供給電圧を対応のドレイン領域にもかけ、一部は、容量結合を介して浮遊ゲートに与えられる。
【００５５】
複数の実施形態において、容量結合は、ドレイン領域に電気的に結合された任意の特徴部によって達成される。すなわち、ドレイン接合部は、ドレイン領域及びドレイン領域に電気的に結合されると共に浮遊ゲートに隣接して位置する１つ又は２つ以上の特徴部を含む。例えば、ドレイン接合部は、ドレイン領域、ビットライン接点、ドレインインプラント及びビットラインの複数の部分を含む。具体的に説明すると、メモリ素子の各々に関し、高い比誘電率（ｋ）を備えた薄い酸化物層をドレイン接合部の特徴部と浮遊ゲートとの間に形成する。薄い酸化物層は、ドレイン接合部と浮遊ゲートとの電気的絶縁の実現を容易にすると共に更にこれら２つの特徴部相互間の容量結合を促進する。このように、端子に印加されたプログラム供給電圧であればどのようなプログラム供給電圧でもドレイン接合部全体を通じて反映され、かかるプログラム供給電圧は、一部が容量結合を介して浮遊ゲートに与えられる。一例として、メモリ素子に関し、ビットライン接点は、ビットライン接点が対応の浮遊ゲートに容量結合されるよう構成されるのが良い。別の一例では、メモリ素子に関し、ビットラインの対応の部分（例えば、浮遊ゲートの上側部分又はゲート接点に隣接して位置する部分）は、ビットラインが対応の浮遊ゲートに容量結合されるよう構成される。
【００５６】
さらに、複数個の二端子プログラム可能不揮発性素子が行（ロウ，横の並び）及び列（コラム，縦の並び）をなした状態で配列されると共に／或いは構成される。行の方向と列の方向は、互いにほぼ直交している。具体的には、複数本の主ビットラインが設けられて第１の方向に差し向けられる。すなわち、主ビットラインの各々は、第１の方向に差し向けられる。複数個のビットライン接点も又設けられ、この場合、アレイの列の状態に配列された不揮発性素子の１つ又は２つ以上のドレイン領域も又、１つ又は２つ以上のビットライン接点を介して対応の主ビットラインに結合される。加うるに、複数本の副ビットラインが設けられると共に第１の方向と直交した第２の方向に差し向けられる。すなわち、副ビットラインの各々は、第２の方向に差し向けられる。一実施形態では、アレイの行をなして配列された不揮発性メモリ素子のソース領域は、対応の副ビットラインを含む。別の実施形態では、行をなして配列された不揮発性メモリ素子のソース領域は、対応の副ビットラインに（例えば、ビットライン接点を介して、ドープインプラントを介して等）結合される。
【００５７】
さらに別の実施形態では、複数個のセンス増幅器が複数本の副ビットラインに結合される。他の実施形態では、センス増幅器ではなく、電流又は電圧を測定するのに適した手段が複数本の副ビットラインに結合される。センス増幅器及び／又は測定手段は、アレイ上でプログラミング、消去及び読み取り操作を実行する際に電流又は電圧を測定する目的で用いられる。
【００５８】
図６Ａは、本発明の一実施形態に従ってドレイン領域と浮遊ゲートとの間に容量結合を有する二端子浮遊ゲートＦｉｎＦＥＴ６００Ａの引き伸ばし図である。例えば、一具体化例では、アレイ４００は、１つ又は２つ以上の二端子浮遊ゲートＦｉｎＦＥＴ６００Ａ構造体で構成されるのが良い。ＦｉｎＦＥＴ６００Ａ構造体は、種々の非プレーナ型トランジスタ技術を表すことを意図しており、従って、分かりやすくすると共に例示のため、本発明の実施形態に適当な特徴部についてのみ説明する。
【００５９】
図６Ａに示されているように、ＦｉｎＦＥＴ６００Ａは、基板上に実装された非プレーナ型浮遊ゲートトランジスタである。一具体化例では、ＦｉｎＦＥＴ６００Ａは、ＳＯＩ（silicon on insulator）基板上に実装される。他の具体化例では、ＦｉｎＦＥＴ６００Ａは、ＲＣＡＴ構造体又は任意他の適当な垂直方向に設けられた構造体として構成される。ＦｉｎＦＥＴ６００Ａは、ソース領域／端子６１０及びドレイン領域／端子６１５を有する。チャネル６２０がソース領域６１０とドレイン領域６１５との間に垂直フィンとして形成されている。ソース延長部／接点６１１がソース領域／端子６１０とフィンチャネル６２０との電気的結合の実現を容易にするよう形成されている。また、ドレイン／延長部接点６１６がドレイン領域６１５とフィンチャネル６２０との電気的結合の実現を容易にするよう形成されている。ＦｉｎＦＥＴ６００Ａは、フィンチャネル６２０に巻き付いたゲート絶縁体６２５を有する。ゲート絶縁体６２５の表面上にゲート酸化物層／電極６３０が形成されている。図示のように、ゲート酸化物層／電極６３０は、フィンチャネル６２０に巻き付き、これらの間には絶縁体６２５が設けられている。幾つかの実施形態では、２つのゲート酸化物層／電極６３０がフィンチャネル６２０の各側にそれぞれ１つずつ形成されている。ゲート酸化物層／電極６３０は、ＦｉｎＦＥＴ６００Ａのゲートを形成している。
【００６０】
また、図６Ａに示されているように、絶縁体６４０は、ゲート酸化物層／電極６３０をソース領域／端子６１０から隔てている。加うるに、絶縁体６４５は、ゲート酸化物層／電極６３０をドレイン領域／端子６１５から隔てている。特に、ゲート酸化物層／電極６３０をドレイン領域／端子６１５から隔てる絶縁体６４５は、ゲート酸化物層／電極６３０をソース領域／端子６１０から隔てる絶縁体６４０よりも薄い。したがって、絶縁体６４０は、ゲート酸化物層／電極６３０とドレイン領域／端子６１５との間に絶縁体６４５によって提供される電気的遮蔽の度合いよりも高い遮蔽の度合いを浮遊ゲート酸化物層／電極６３０とソース領域／端子６１０との間にもたらす。このようにすると、ソース領域／端子６１０とゲート酸化物層／電極６３０との容量結合が減少する。一実施形態では、ドレイン領域／端子６１５とゲート酸化物層／電極６３０との容量結合は、ソース領域／端子６１０とゲート酸化物層／電極６３０との潜在的な容量結合よりも大きい。
【００６１】
図６Ｂは、本発明の一実施形態としての二端子浮遊ゲートアレイとＦｉｎＦＥＴ６００Ｂの斜視図である。一実施形態では、ＦｉｎＦＥＴ６００Ｂは、本発明の一実施形態によれば、ドレイン領域と浮遊ゲートとの間に容量結合を有する図６ＡのＦｉｎＦＥＴ６００Ａである。図６Ｂに示されているように、ソース領域／端子６１０とドレイン領域／端子６１５は、フィンチャネル（隠されている）によって隔てられている。１つ又は２つ以上のゲート電極６３０がフィンチャネルを包囲し、これらゲート電極は、ドレイン領域／端子６１５とゲート酸化物層／電極６３０との所望の容量結合を可能にする少なくとも１つの表面を提供する。例えば、容量結合の実現を容易にするためにドレイン領域／端子６１５と対応のゲート酸化物層／電極６３０との間には薄い絶縁体６４５が形成されている。また、容量結合を減少させるためにソース領域／端子６１０と対応のゲート酸化物層／電極６３０との間に厚い絶縁体６４０が形成されている。加うるに、一実施形態では、ゲート酸化物層／電極６３０を覆って絶縁体６２７が形成されている。
【００６２】
図７は、側方に位置決めされたｎドープ領域、例えばアクティブにドープされたＮ＋領域又はｎウェルに容量結合された浮遊ゲートメモリトランジスタを含む垂直に構成されたメモリセル７００の断面図であり、この場合、垂直に構成された結合キャパシタが本発明の一実施形態に従ってドレインとゲートとの容量結合を増大させるために用いられている。垂直に構成された浮遊ゲートメモリセル７００は、複数の実施形態においてメモリアレイ４００の構成に具体化されている。すなわち、平面（プレーナ）形態と垂直形態の両方のメモリセルがメモリアレイ４００内に具体的に実現可能である。
【００６３】
一実施形態では、浮遊ゲートメモリセル７００は、引っ込みチャネルアレイトランジスタ（ＲＣＡＴ）として構成され、この浮遊ゲートメモリセルは、基板７５０内に部分的に埋め込まれている。このように、メモリセル７００は、垂直方向構造体として構成されている。図７は、ＲＣＡＴ形態の不揮発性メモリを示しているが、当業者には明らかなように、他の垂直方向構造体を使用することができる。かくして、本発明の実施形態は、多ゲート（ＦｉｎＦＥＴ型）配向状態で又は浮遊ゲートが基板７５０に対して垂直に差し向けられた任意の形態で使用できる。
【００６４】
図７に示されているように、メモリトランジスタの浮遊ゲート７１０に隣接してソース領域７２０及びドレイン領域７２５が形成されている。ソース領域７２０とドレイン領域７２５を結合するチャネル領域が浮遊ゲート７１０の下に配置されている。
【００６５】
一実施形態では、ソース領域７２０と浮遊ゲート７１０との間の間隔は、容量結合を減少させるよう広げられている。例えば、厚い酸化物層７６０がソース領域７２０と浮遊ゲート７１０との間に設けられ、この厚い酸化物層は、ソース領域７２０と浮遊ゲート７１０との容量結合を減少させ又はなくすのに必要な厚さのものである。加うるに、基板中へのソース領域７２０の深さは、基板中へのドレイン領域７２５の深さよりも小さく、その結果、ドレイン領域７２５と浮遊ゲート７１０とのオーバーラップは、ソース領域７２０と浮遊ゲート７１０とのオーバーラップよりも広くなっている。また、薄い酸化物層７１７がドレイン領域７２５と浮遊ゲート７１０との間に設けられている。例えば、薄い酸化物層７１７は、ドレイン領域７２５と浮遊ゲート７１０との間並びに浮遊ゲート延長部７１５とｎドープ領域７４０との間に設けられている。図示のように、薄い酸化物層は、厚い酸化物７６０が設けられている領域を除き、浮遊ゲート７１０を包囲している。
【００６６】
加うるに、浮遊ゲート７１０は、電圧源に電気的に接続されておらず、電圧は、ドレイン領域７２５又はｎドープ領域７４０への容量結合を介してゲート７１０に印加される。具体的に説明すると、浮遊ゲート７１０は、ｎ型ドーパントがドープされたｎドープ領域７４０、例えばアクティブにドープされたＮ＋領域又はｎウェルに容量結合され、かかるｎドープ領域の少なくとも複数の部分がメモリトランジスタから側方に配置されている。一実施形態では、ｎドープ領域７４０は、１つ又は２つ以上のメモリセルに共通である。
【００６７】
浮遊ゲート７１０は、セル７００内のメモリトランジスタのチャネル領域を超えて延びている。例えば、浮遊ゲート７１０は、ソース領域７２０、ドレイン領域７２５及び浮遊ゲート７１０を含むメモリトランジスタから見て側方に配置されたゲート延長部／接点７１５を含むと共に／或いはこれに電気的に結合されている。具体的に説明すると、ゲート延長部／接点７１５は、埋設ｎドープ領域７４０とオーバーラップし、このゲート延長部／接点は、薄い酸化物層７１７によって電気的に絶縁されている。このように、ゲート延長部／接点７１５及び浮遊ゲート７１０の延長部は、ｎドープ領域７４０に容量結合されている。したがって、ｎドープ領域７４０に印加される電圧であれば、どのような電圧であっても容量結合を介して浮遊ゲート７１０に印加される。
【００６８】
浮遊ゲートメモリセルは、電圧が適当なソース端子を介してソース領域７２０に印加されるという点で二端子素子である。加うるに、電圧は、適当なドレイン端子を介してドレイン領域７２５か適当な端子を介してｎドープ領域７４０かのいずれかに印加可能である。ドレイン領域７２５及びｎドープ領域７４０は、互いに類似した特性を持つ材料（例えば、ｎ型ドーパント）で構成されているので、２つの領域は、互いに電気的に結合される。このように、ドレイン領域７２５に印加される電圧であればどのような電圧であってもｎドープ領域７４０に印加され、同様に、ｎドープ領域７４０に印加される電圧であればどのような電圧であってもドレイン領域７２５に印加される。したがって、ドレイン領域７２５及び／又はｎドープ領域７４０のいずれかに印加される電圧であればどのような電圧でもドレイン領域７２５と浮遊ゲート７１０との容量結合を介すると共にｎドープ領域７４０と浮遊ゲート延長部／接点７１５との容量結合を介して浮遊ゲート７１０に印加される。
【００６９】
図８は、本発明の実施形態を具体化することができる例示のコンピューティングシステム８１０のブロック図である。コンピューティングシステム８１０は、広義には、コンピュータ可読命令を実施することができ、フィルタリング処理型電源を提供するよう構成されたキャパシタンス層を有するパッケージ型コンポーネント（例えば、プロセッサ８１４、メモリ８１６、メモリ制御器８１８等）を含む任意のシングルプロセッサ又はマルチプロセッサコンピューティング装置又はシステムを表している。コンピューティングシステム８１０の例としては、ワークステーション、ラップトップ、クライアント側端末装置、サーバ、分散コンピューティングシステム、手持ち型装置又は任意他のコンピューティングシステム若しくは装置が挙げられるが、これらには限定されない。コンピューティングシステム８１０は、その最も基本的な形態では、少なくとも１つのプロセッサ８１４及びシステムメモリ８１６を含むのが良い。
【００７０】
プロセッサ８１４は、一般に、データを処理し又は命令を解釈して実行することができる任意形式又は形態の処理ユニットを表している。或る特定の実施形態では、プロセッサ８１４は、ソフトウェアアプリケーション又はモジュールから命令を受け取ることができる。これら命令により、プロセッサ８１４は、本明細書において説明すると共に／或いは図示した例示の実施形態のうちの１つ又は２つ以上の機能を実行することができる。例えば、プロセッサ８１４は、単独で又は他の要素との組み合わせ状態で、本明細書において説明した識別、判定、使用、具体化、並進、追跡、受け取り、運動及び提供のうちの１つ又は２つ以上を実行することができると共に／或いはかかる実行を行う手段であるのが良い。プロセッサ８１４は又、本明細書において説明すると共に／或いは図示した任意他のステップ、方法又はプロセスを実行することができると共に／或いはかかる実行を行う手段であるのが良い。
【００７１】
システムメモリ８１６は、一般に、データ及び／又は他のコンピュータ可読命令を格納又は記憶することができる任意形式又は形態の揮発性又は不揮発性ストレージ又は記憶装置又は媒体を表している。加うるに、メモリ８１６は、１つ又は２つ以上のパッケージ型装置内のメモリチップのスタックを表す場合がある。システムメモリ８１６の例としては、ＲＡＭ、ＤＲＡＭ、ＲＯＭ、フラッシュメモリ又は任意他の適当なメモリ素子が挙げられるが、これらには限定されない。必要であるというわけではないが、或る特定の実施形態では、コンピューティングシステム８１０は、揮発性メモリユニット（例えば、システムメモリ８１６）と不揮発性ストレージ装置（例えば、一次ストレージ装置８３２）の両方を含むのが良い。システムメモリ８１６中のメモリ素子は、二端子不揮発性メモリ素子２００，３００，６００Ａ，６００Ｂ並びにアレイ４００のうちの１つ又は２つ以上を含むのが良い。
【００７２】
コンピューティングシステム８１０は、プロセッサ８１４及びシステムメモリ８１６に加えて、１つ又は２つ以上のコンポーネント又は要素を含むのが良い。例えば、図８の実施形態では、コンピューティングシステム８１０は、メモリ制御器８１８、入出力（Ｉ／Ｏ）制御装置（以下、「Ｉ／Ｏコントローラ」と言う）８２０及び通信インターフェース８２２を含み、これらの各々は、通信インフラストラクチャ８１２を介して互いに相互に接続可能である。通信インフラストラクチャ８１２は、一般に、コンピューティング装置の１つ又は２つ以上のコンポーネント相互間の通信を容易にすることができる任意形式又は形態のインフラストラクチャを表している。通信インフラストラクチャ８１２の例としては、通信バス（例えば、業界標準アーキテクチャ（ＩＳＡ）、ペリフェラル・コンポーネント・インターコネクト（Peripheral Component Interconnect：ＰＣＩ）、ＰＣＩエクスプレス（ＰＣＩｅ）又はこれらに類似したバス）及びネットワークが挙げられるが、これらには限定されない。
【００７３】
メモリ制御器８１８は、一般に、メモリ若しくはデータを取り扱い又はコンピューティングシステム８１０の１つ又は２つ以上のコンポーネント相互間の通信を制御することができる任意形式又は形態の装置を表している。例えば、メモリ制御器８１８は、通信インフラストラクチャ８１２を介してプロセッサ８１４、システムメモリ８１６及びＩ／Ｏコントローラ８２０相互間の通信を制御することができる。メモリ制御器は、単独で又は他の要素との組み合わせ状態で、本明細書において説明する動作（演算）又は特徴のうちの１つ又は２つ以上を実行することができると共に／或いはかかる実行のための手段であるのが良い。
【００７４】
Ｉ／Ｏコントローラ８２０は、一般に、コンピューティング装置の入力及び出力機能を協調させると共に／或いは制御することができる任意形式又は形態のモジュールを表している。例えば、Ｉ／Ｏコントローラ８２０は、コンピューティングシステム８１０の１つ又は２つ以上の要素、例えばプロセッサ８１４、システムメモリ８１６、通信インターフェース８２２、ディスプレイアダプタ８２６、入力インターフェース８３０及びストレージインターフェース８３４相互間のデータの伝送を制御し又は容易にすることができる。Ｉ／Ｏコントローラ８２０は、例えば、単独で又は他の要素との組み合わせ状態で、本明細書において説明する動作又は演算のうちの１つ又は２つ以上を実行するために使用可能であると共に／或いはかかる実行のための手段であるのが良い。Ｉ／Ｏコントローラ８２０は又、本明細書に記載した他の動作及び特徴を実行するために使用できると共に／或いはかかる実行のための手段であるのが良い。
【００７５】
通信インターフェース８２２は、広義には、例示のコンピューティングシステム８１０と１つ又は２つ以上の追加の装置との間の通信を容易にすることができる任意形式又は形態の通信装置又はアダプタを表している。例えば、通信インターフェース８２２は、コンピューティングシステム８１０と追加のコンピューティングシステムを含む私設網又は公衆網との間の通信を容易にすることができる。通信インターフェース８２２の例としては、ワイヤードネットワークインターフェース（例えば、ネットワークインターフェースカード）、ワイヤレスネットワークインターフェース（例えば、ワイヤレスネットワークインターフェースカード）、モデム及び任意他の適当なインターフェースが挙げられるが、これらには限定されない。一実施形態では、通信インターフェース８２２は、ネットワークへの直接リンク、例えばインターネット（Internet）を介してリモートサーバへの直接接続をもたらす。通信インターフェース８２２は又、例えばローカルエリアネットワーク（例えば、イーサネット（登録商標）（Ethernet（登録商標））ネットワーク）、パーソナルエリアネットワーク、電話又はケーブル網、セルラー電話接続、衛星データ接続又は任意他の適当な接続を介してかかる接続を間接的に提供することができる。
【００７６】
通信インターフェース８２２は又、外部バス又は通信チャネルを介してコンピューティングシステム８１０と１つ又は２つ以上の追加のネットワーク又はストレージ装置との間の通信を容易にするよう構成されたホストアダプタを表す場合がある。また、通信インターフェース８２２により、コンピューティングシステム８１０は、分散又は遠隔コンピューティング（コンピュータ処理又は計算）に携わることができる。例えば、通信インターフェース８２２は、遠隔装置から命令を受け取り又は命令を実行のために遠隔装置に送ることができる。通信インターフェース８２２は、単独で又は他の要素との組み合わせ状態で、本明細書において説明する動作（演算）のうちの１つ又は２つ以上を実行することができると共に／或いはかかる実行のための手段であるのが良い。通信インターフェース８２２は又、本明細書において説明する他の動作（演算）及び特徴を実行すると共に／或いはかかる実行のための手段であるよう使用可能である。
【００７７】
図８に示されているように、コンピューティングシステム８１０は、ディスプレイアダプタ８２６を介して通信インフラストラクチャ８１２に結合された少なくとも１つのディスプレイ装置８２４を更に含むのが良い。ディスプレイ装置８２４は、一般に、ディスプレイアダプタ８２６によって送られる情報を視覚的に表示することができる任意形式又は形態の装置を表している。同様に、ディスプレイアダプタ８２６は、一般に、ディスプレイ装置８２４上での表示のために図形、テキスト及び他のデータを通信インフラストラクチャ８１２から（又は、当該技術分野において知られているようにフレームバッファから）送るよう構成された任意形式又は形態の装置を表している。
【００７８】
図８に示されているように、コンピューティングシステム８１０は、入力インターフェース８３０により通信インフラストラクチャ８１２に結合された少なくとも１つの入力装置８２８を更に含むのが良い。入力装置８２８は、一般に、コンピュータ生成か人間生成かのいずれかの入力をコンピューティングシステム８１０に提供することができる任意形式又は形態の入力装置を表している。入力装置８２８の例としては、キーボード、ポインティング装置、音声認識装置又は任意他の入力装置が挙げられるが、これらには限定されない。一実施形態では、入力装置８２８は、単独で又は他の要素との組み合わせ状態で、本明細書において説明する動作（演算）のうちの１つ又は２つ以上を実行することができると共に／或いはかかる実行のための手段であるのが良い。入力装置８２８は又、本明細書において説明する他の動作（演算）及び特徴を実行すると共に／或いはかかる実行のための手段であるよう使用可能である。
【００７９】
図８に示されているように、コンピューティングシステム８１０は、ストレージインターフェース８３４を介して通信インフラストラクチャ８１２に結合された主記憶装置（主ストレージ装置）８３２及びバックアップ記憶装置８３３を更に含むのが良い。記憶装置８３２，８３３は、一般に、データ及び／又は他のコンピュータ可読命令を格納又は記憶することができる任意形式又は形態の記憶装置又は媒体を表している。例えば、記憶装置８３２，８３３は、磁気ディスク装置（例えば、所謂ハードドライブ）、フロッピディスク装置、磁気テープ装置、光ディスク装置、フラッシュドライブ等であるのが良い。ストレージインターフェース８３４は、一般に、記憶装置８３２，８３３とコンピューティングシステム８１０の他のコンポーネントとの間でデータを伝送する任意形式又は形態のインターフェース又は装置を表している。
【００８０】
一実施例では、データベース８４０を主記憶装置８３２に格納又は記憶させることができる。データベース８４０は、単一のデータベース若しくはコンピューティング装置又は複数個のデータベース若しくはコンピューティング装置の部分を表す場合がある。例えば、データベース８４０は、コンピューティングシステム８１０の一部分を表す場合がある（かかる一部分上に記憶させることができる）。変形例として、データベース８４０は、コンピューティング装置、例えばコンピューティングシステム８１０によってアクセス可能な１つ又は２つ以上の物理的に別個の装置を表す場合がある（この装置上に記憶させることができる）。
【００８１】
引き続き図８を参照すると、記憶装置８３２，８３３は、コンピュータソフトウェア、データ又は他のコンピュータ可読情報を記憶するよう構成されたリムーバブルストレージユニットから読み取ると共に／或いはこれに書き込むよう構成されているのが良い。適当なリムーバブルストレージユニットの例としては、フロッピディスク、磁気テープ、光ディスク、フラッシュメモリ装置等が挙げられるが、これらには限定されない。ストレージ装置８３２，８３３は又、コンピュータソフトウェア、データ又は他のコンピュータ可読命令をコンピューティングシステム８１０にロードすることができるようにするための他の類似の構造又は装置を更に含むのが良い。例えば、ストレージ装置８３２，８３３は、ソフトウェア、データ又は他のコンピュータ可読情報を読み取ったり書き込んだりするよう構成されているのが良い。ストレージ装置８３２，８３３は又、コンピューティングシステム８１０の一部であっても良く、或いは、他のインターフェースシステムを介してアクセスされる別個の装置であっても良い。
【００８２】
ストレージ装置８３２，８３３は、単独で又は他の要素との組み合わせ状態で、本明細書において説明する動作（演算）のうちの１つ又は２つ以上を実行することができると共に／或いはかかる実行のための手段であるのが良い。ストレージ装置８３２，８３３は又、本明細書において説明する他の動作（演算）及び特徴を実行すると共に／或いはかかる実行のための手段であるよう使用可能である。
【００８３】
多くの他の装置又はサブシステムをコンピューティングシステム８１０に接続することができる。これとは逆に、図８に示されたコンポーネント及び装置の全てが、本明細書において説明した実施形態を実施する上で必ずしも存在する必要はない。上述の装置及びサブシステムは又、図８に示されたやり方とは異なるやり方で相互接続可能である。コンピューティングシステム８１０は又、任意の数のソフトウェア、ファームウェア及び／又はハードウェアコンフィギュレーションを採用することができる。例えば、本明細書において開示する例示の実施形態をコンピュータ可読媒体上でコンピュータプログラム（これは、コンピュータソフトウェア、ソフトウェアアプリケーション、コンピュータ可読命令又はコンピュータ制御ロジックとも呼ばれる）としてコード化可能である。
【００８４】
コンピュータプログラムを含むコンピュータ可読媒体をコンピューティングシステム８１０にロードすることができる。次に、コンピュータ可読媒体上に記憶されたコンピュータプログラムの全て又は一部分をシステムメモリ８１６及び／又はストレージ装置８３２，８３３の種々の部分に記憶させることができる。プロセッサ８１４によって実行されると、コンピューティングシステム８１０にロードされたコンピュータプログラムにより、プロセッサ８１４は、本明細書において説明すると共に／或いは図示した例示の実施形態の機能を実行することができると共に／或いはかかる実行のための手段であっても良い。追加的に又は代替的に、本明細書において説明すると共に／或いは図示した例示の実施形態をファームウェア及び／又はハードウェアで具体化することができる。例えば、コンピューティングシステム８１０は、本明細書において開示した実施形態のうちの１つ又は２つ以上を実行するようになった特定用途向け集積回路（ＡＳＩＣ）として構成できる。
【００８５】
かくして、本発明の実施形態によれば、垂直に設けられた装置の垂直ドレイン‐ゲート結合を活用する二端子不揮発性メモリ素子が開示されている。これらメモリ素子は、ドレイン‐ゲート結合が専用キャパシタなしで提供されているので平面状フットプリントが減少していることを特徴としている。
【００８６】
上記説明は、特定のブロック図、流れ図及び実施例を用いて種々の実施形態を説明しているが、本明細書において説明すると共に／或いは図示した各ブロック図コンポーネント、流れ図ステップ、動作及び／又はコンポーネントを個々に且つ／或いは一まとめに実施することができる。加うるに、他のコンポーネント内に含まれたコンポーネントの開示は、例示として解されるべきである。というのは、同じ機能を達成する上で他の多くのアーキテクチャを実施できるからである。
【００８７】
本明細書において説明すると共に／或いは図示したプロセスパラメータ及びステップのシーケンスは、例示として与えられているに過ぎず、これを所望に応じて変更することができる。例えば、図示すると共に／或いは本明細書において説明したステップは、特定の順序で示され又は説明されているが、これらステップは、必ずしも、図示又は説明した順序で実施される必要はない。本明細書において説明すると共に／或いは図示した種々の例示の方法は又、本明細書において説明し、又は図示したステップのうちの１つ又は２つ以上を省くことができ又は開示したステップに加えて追加のステップを含むことができる。
【００８８】
上記内容は、説明の目的で特定の実施形態に関して説明してある。しかしながら、上述の例示の説明は、網羅的であるというわけではなく又は本発明を開示した形態そのものに限定するものではない。上記教示を考慮すると多くの改造例及び変形例が想到可能である。実施形態は、本発明の原理及びその実用的用途を最も良く説明するために選択されて説明されており、それにより、計画した特定の用途に合うように種々の改造を施した状態で本発明及び種々の実施形態を最も良く利用することができる。
【００８９】
かくして、本発明の実施形態を説明した。この開示内容を特定の実施形態に関して説明したが、本発明は、かかる実施形態によって限定されるものと解されてはならず、これとは異なり、添付の特許請求の範囲の記載に基づいて解されることは理解されるべきである。
【図５】
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【図７】
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【図８】
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【図１】
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【図２】
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【図３】
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【図４】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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