(57)【要約】  シリコンオンインシュレータ（ＳＯＩ）構造（１０２）上に形成される横方向ＤＭＯＳトランジスタ（３００）が、ＳＯＩ構造のバルク領域（１０４）にキャビティ（３１０）が形成される結果、一層高い降伏電圧を有する。キャビティは、ＤＭＯＳトランジスタのドリフト領域の直下に位置するＳＯＩ構造の絶縁層（１０６）の底面の一部を露出させる。
2014517509.tif 000002
【特許請求の範囲】
【請求項１】
ＤＭＯＳトランジスタであって、
シリコンオンインシュレータ（ＳＯＩ）構造を有し、
前記ＳＯＩ構造が、
上面を有するバルク領域、
前記バルク領域の上面に接し、上面及び底面を有する絶縁層、及び、
前記絶縁層の前記上面に接する単結晶半導体領域、
を有し、
前記単結晶半導体領域が、
前記絶縁層に接する第１の導電型のドープ領域、
前記絶縁層に接する第２の導電型のドリフト領域、及び、
前記絶縁層の前記底面の一部を露出させる、前記バルク領域内のキャビティ、
を有し、
前記絶縁層の前記底面の前記一部が、前記ドリフト領域の直下に位置する、
ＤＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＤＭＯＳトランジスタであって、
前記単結晶半導体領域が、
前記ドリフト領域に接し且つ前記ドープ領域から離間して位置する前記第２の導電型のドレイン領域、及び、
前記ドープ領域に接し且つ前記ドリフト領域から離間して位置する前記第２の導電型のソース領域、
を更に有し、
前記ドリフト領域及び前記ソース領域の間に水平に位置し且つそれらに接する前記ドープ領域のチャネル領域、
を更に含むＤＭＯＳトランジスタ。
【請求項３】
請求項２に記載のＤＭＯＳトランジスタであって、前記ドープ領域が、
前記絶縁層に接するウェル領域、
前記ウェル領域より高いドーパント濃度を有し、前記ウェル領域に接し、前記チャネル領域を含む、ボディ領域、及び、
前記ボディ領域より高いドーパント濃度を有し、前記ボディ領域に接するコンタクト領域、
を含むＤＭＯＳトランジスタ。
【請求項４】
請求項２に記載のＤＭＯＳトランジスタであって、
前記チャネル領域に接し、その上に位置する非導電層、及び、
前記非導電層に接し、前記チャネル領域の上に位置するゲート、
を更に含むＤＭＯＳトランジスタ。
【請求項５】
請求項４に記載のＤＭＯＳトランジスタであって、前記ドリフト領域が前記絶縁層に接する、ＤＭＯＳトランジスタ。
【請求項６】
請求項４に記載のＤＭＯＳトランジスタであって、前記ドープ領域が前記ドリフト領域と前記絶縁層との間に垂直に位置する、ＤＭＯＳトランジスタ。
【請求項７】
請求項４に記載のＤＭＯＳトランジスタであって、前記キャビティが前記ゲートの一部の直下に位置する、ＤＭＯＳトランジスタ。
【請求項８】
請求項４に記載のＤＭＯＳトランジスタであって、前記キャビティのいかなる部分も、前記ゲートの任意の部分の直下に位置しない、ＤＭＯＳトランジスタ。
【請求項９】
請求項８に記載のＤＭＯＳトランジスタであって、前記ゲートの最も近くに位置する前記キャビティのエッジが、前記キャビティの最も近くに位置する前記ゲートのエッジに一致して位置する垂直ラインから水平に離間する、ＤＭＯＳトランジスタ
【請求項１０】
ＤＭＯＳトランジスタを形成する方法であって、
シリコンオンインシュレータ（ＳＯＩ）構造のバルク領域上で対応する複数の領域を露出させるように、単結晶半導体領域及び絶縁層を介する複数の開口を選択的にエッチングすることであって、前記複数の開口が複数の側壁を有すること、
前記複数の開口の前記複数の側壁に接する複数の側壁スペーサを形成すること、及び、
前記開口の各々の下に位置する単一のキャビティを形成するように、前記複数の開口を介して前記バルク領域をウェットエッチングすること、
を含む方法。
【請求項１１】
請求項１０に記載の方法であって、前記複数の開口を塞ぐ複数の非導電プラグを形成することを更に含む方法。
【請求項１２】
請求項１０に記載の方法であって、第１の導電型のドープ領域及び第２の導電型のドリフト領域を形成することを更に含み、前記ドープ領域が前記絶縁層に接し、前記ドリフト領域が前記ボディ領域に接する、方法。
【請求項１３】
請求項１２に記載の方法であって、前記キャビティが前記ドリフト領域の全ての直下に位置する方法。
【請求項１４】
請求項１２に記載の方法であって、前記キャビティが前記ドリフト領域の全てより少ない部分の直下に位置する、方法。
【請求項１５】
請求項１２に記載の方法であって、前記第２の導電型のソース及びドレイン領域を形成することを更に含み、前記ソース領域が前記ドープ領域に接し且つ前記ドリフト領域から離間し、前記ドレイン領域が前記ドリフト領域に接し且つ前記ドープ領域から離間する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願はＤＭＯＳトランジスタに関し、より特定的には、ドリフト領域の下に位置するキャビティを備えるＤＭＯＳトランジスタに関する。
【背景技術】
【０００２】
金属酸化物半導体（ＭＯＳ）トランジスタは、逆の導電型の軽ドープチャネル半導体領域によって分割される、重ドープソース及びドレイン半導体領域を有する周知のデバイスである。またＭＯＳトランジスタは、チャネル半導体領域の上に位置する酸化物層、及び酸化物層に接し且つチャネル半導体領域の上に位置する金属ゲートを有する。金属に加えて、ＭＯＳトランジスタのゲートは、一般にドープポリシリコンでも形成される。
【０００３】
二重拡散型ＭＯＳ（ＤＭＯＳ）トランジスタは、ドリフト領域として知られる大きな軽ドープドレイン半導体領域を有するパワートランジスタであり、ドリフト領域はチャネル半導体領域に接し、典型的にチャネル半導体領域と重ドープドレイン半導体領域との間に位置する。ＤＭＯＳトランジスタは一般に、ソース及びドレイン領域が垂直に離間する垂直デバイスとして、及びソース及びドレイン領域が水平に離間する横方向デバイスとして形成される。
【０００４】
動作において、垂直ＤＭＯＳトランジスタは、典型的に、横方向ＤＭＯＳトランジスタより良好な性能（例えば、低いオン状態ドレインソース間抵抗）を提供する。しかしながら、一般に横方向ＤＭＯＳトランジスタは垂直ＤＭＯＳトランジスタに比べ製作がはるかに容易であり、従ってより安価に製造できる。
【０００５】
図１は従来の横方向ＤＭＯＳトランジスタ１００の例を説明する断面図を示す。図１に示すように、ＤＭＯＳトランジスタ１００は、バルク領域１０４、バルク領域１０４の上面を覆う厚み約０．４μｍの絶縁層１０６、及び絶縁層１０６の上面に接する厚み約０．８μｍの単結晶半導体領域１０８を含むシリコンオンインシュレータ（ＳＯＩ）構造１０２を含む。
【０００６】
また、ＳＯＩ構造１０２は、絶縁層１０６に接するように、且つ単結晶半導体領域１０８の多数の隔離された領域を形成するように、単結晶半導体領域１０８を通って延びるトレンチ隔離構造ＴＯＸを含む（明確にするために、図では単結晶半導体領域１０８の１つの隔離された領域のみが示されている）。
【０００７】
更に図１に示すように、単結晶半導体領域１０８は、絶縁層１０６に接するｐ型ウェル１１０、ｐ型ウェルに接し（且つ、ＤＭＯＳトランジスタ１００の閾値電圧を設定する）ｐ−ボディ領域１１２、及び、絶縁層１０６、ｐ型ウェル１１０、及びｐ−ボディ領域１１２に接するｎ−ドリフト領域１１４を含む。
【０００８】
単結晶半導体領域１０８は、ｎ−ドリフト領域１１４に接し且つｐ−ボディ領域１１２から離間して位置するｎ＋ドレイン領域１２０、ｐ−ボディ領域１１２に接し且つｎ−ドリフト領域１１４から離間して位置するｎ＋ソース領域１２２、及びｐ−ボディ領域１１２に接するｐ＋コンタクト領域１２４を更に含む。このように、ｎ−ドリフト領域１１４は、ｐ型ウェル１１０、ｐ−ボディ領域１１２、及びｐ＋コンタクト領域１２４を含むドープ領域に接する。また、ｐ−ボディ領域１１２のチャネル領域１２６は、ｎ−ドリフト領域１１４とｎ＋ソース領域１２２との間に水平に位置し、それらに接する。
【０００９】
更に図１に示すように、横方向ＤＭＯＳトランジスタ１００は、チャネル領域１２６の上のｐ−ボディ領域１１２に接するゲート酸化物層１３０、及びチャネル領域１２６の上のゲート酸化物層１３０に接するゲート１３２を更に含む。ゲート１３２は金属又はドープポリシリコンを用いて実装され得る。
【００１０】
動作において、第１の正電圧がｎ＋ドレイン領域１２０に印加され、第２の正電圧がゲート１３２に印加され、一方、ｎ＋ソース領域１２２及びｐ＋コンタクト領域１２４に接地が配置される。これらのバイアス条件に応答して、ｐ−ボディ領域１１２のチャネル領域１２６が反転し、ｎ＋ソース領域１２２からｎ＋ドレイン領域１２０に電子が流れる。
【００１１】
ＤＭＯＳトランジスタの１つの重要な特徴は、トランジスタの降伏電圧ＢＶｄｓｓであり、これはドリフト領域１１４からボディ領域１１２への接合部がブレークダウンするか、或いは絶縁層１０６がブレークダウンするかいずれか低い方が発生するより以前にｎ＋ドレイン領域１２０に印加され得る最大オフ状態電圧である。ＤＭＯＳトランジスタはパワートランジスタであるため、より大きい電圧を扱う必要性があり、従って、トランジスタの降伏電圧ＢＶｄｓｓも増大させる必要がある。
【００１２】
Ｕｄｒｅａらの米国特許第６，７０３，６８４号は、ＤＭＯＳトランジスタの下に位置するバルク領域１０４の一部を除去することにより横方向ＤＭＯＳトランジスタの降伏電圧ＢＶｄｓｓが増大され得ることを教示している。図２は従来技術のＵｄｒｅａのＤＭＯＳトランジスタ２００の例を説明する断面図を示す。
【特許文献１】米国特許第６，７０３，６８４号
【００１３】
ＵｄｒｅａのＤＭＯＳトランジスタ２００は、ＤＭＯＳトランジスタ１００に似ているため、両方のＤＭＯＳトランジスタに共通の構造を示すために同じ参照番号を使用している。図２に示すように、ＵｄｒｅａのＤＭＯＳトランジスタ２００は、ＵｄｒｅａのＤＭＯＳトランジスタ２００がＤＭＯＳトランジスタ２００の下に位置する絶縁層１０６の一部を露出させるようにバルク領域１０４を通って延びる背面開口２１０を有する点で、ＤＭＯＳトランジスタ１００とは異なる。
【００１４】
しかしながら、Ｕｄｒｅａのトランジスタ２００はトランジスタの降伏電圧ＢＶｄｓｓを増大させるが、背面トレンチエッチングは、プロセスフローを著しく複雑にさせ、エッチングをストップさせるために厚いＳＯＩウエハを必要とし、またプロセスフローに必要な装置の購入に大きな設備投資が必要となり得る。
【図面の簡単な説明】
【００１５】
【図１】従来の横方向ＤＭＯＳトランジスタ１００の例を説明する断面図である。
【００１６】
【図２】従来のＵｄｒｅａのＤＭＯＳトランジスタ２００の例を説明する断面図である。
【００１７】
【図３】本発明に従ったＤＭＯＳトランジスタ３００の例を説明する断面図である。
【００１８】
【図４】本発明に従ったＤＭＯＳトランジスタ３００の動作を更に説明するグラフである。
【００１９】
【図５Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図５Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図５Ａの５Ｂ―５Ｂの線に沿った断面図である。
【図５Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図５Ａの５Ｃ―５Ｃの線に沿った断面図である。
【図６Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図６Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図６Ａの６Ｂ―６Ｂの線に沿った断面図である。
【図６Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図６Ａの６Ｃ―６Ｃの線に沿った断面図である。
【図７Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図７Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図７Ａの７Ｂ―７Ｂの線に沿った断面図である。
【図７Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図７Ａの７Ｃ―７Ｃの線に沿った断面図である。
【図８Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図８Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図８Ａの８Ｂ―８Ｂの線に沿った断面図である。
【図８Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図８Ａの８Ｃ―８Ｃの線に沿った断面図である。
【図９Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図９Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図９Ａの９Ｂ―９Ｂの線に沿った断面図である。
【図９Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図９Ａの９Ｃ―９Ｃの線に沿った断面図である。
【図１０Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１０Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１０Ａの１０Ｂ―１０Ｂの線に沿った断面図である。
【図１０Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１０Ａの１０Ｃ―１０Ｃの線に沿った断面図である。
【図１１Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１１Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１１Ａの１１Ｂ―１１Ｂの線に沿った断面図である。
【図１１Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１１Ａの１１Ｃ―１１Ｃの線に沿った断面図である。
【図１２Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１２Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１２Ａの１２Ｂ―１２Ｂの線に沿った断面図である。
【図１２Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１２Ａの１２Ｃ―１２Ｃの線に沿った断面図である。
【図１３Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１３Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１３Ａの１３Ｂ―１３Ｂの線に沿った断面図である。
【図１３Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１３Ａの１３Ｃ―１３Ｃの線に沿った断面図である。
【図１４Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１４Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１４Ａの１４Ｂ―１４Ｂの線に沿った断面図である。
【図１４Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１４Ａの１４Ｃ―１４Ｃの線に沿った断面図である。
【図１５Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１５Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１５Ａの１５Ｂ―１５Ｂの線に沿った断面図である。
【図１５Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１５Ａの１５Ｃ―１５Ｃの線に沿った断面図である。
【図１６Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１６Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１６Ａの１６Ｂ―１６Ｂの線に沿った断面図である。
【図１６Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１６Ａの１６Ｃ―１６Ｃの線に沿った断面図である。
【図１７Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１７Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１７Ａの１７Ｂ―１７Ｂの線に沿った断面図である。
【図１７Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１７Ａの１７Ｃ―１７Ｃの線に沿った断面図である。
【図１８Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１８Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１８Ａの１８Ｂ―１８Ｂの線に沿った断面図である。
【図１８Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１８Ａの１８Ｃ―１８Ｃの線に沿った断面図である。
【図１９Ａ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する平面図である。
【図１９Ｂ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１９Ａの１９Ｂ―１９Ｂの線に沿った断面図である。
【図１９Ｃ】本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する、図１９Ａの１９Ｃ―１９Ｃの線に沿った断面図である。
【００２０】
【図２０】本発明の代替実施形態に従ったＤＭＯＳトランジスタ２０００の例を説明する断面図である。
【００２１】
【図２１Ａ】本発明に従ったＤＭＯＳトランジスタ２０００の動作を更に説明するグラフである。
【図２１Ｂ】本発明に従ったＤＭＯＳトランジスタ２０００の動作を更に説明するグラフである。
【発明を実施するための形態】
【００２２】
図３は本発明に従ったＤＭＯＳトランジスタ３００の例を説明する断面図を示す。以下に更に詳しく説明するように、ＳＯＩ構造のバルク領域にキャビティを形成することにより、ＤＭＯＳトランジスタ３００の降伏電圧ＢＶｄｓｓが増大される。
【００２３】
ＤＭＯＳトランジスタ３００はＤＭＯＳトランジスタ１００に似ているため、両方のトランジスタに共通する構造を示すために同じ参照番号を使用している。図３に示すように、ＤＭＯＳトランジスタ３００は、ＤＭＯＳトランジスタ３００が絶縁層１０６の底面の一部を露出させるキャビティ３１０をバルク領域１０４に有するという点でＤＭＯＳトランジスタ１００とは異なる。絶縁層１０６の底面の一部はｎ−ドリフト領域１１４の直下に位置する。
【００２４】
キャビティ３１０は、深さＤを有する単一領域であり、図３の例では、その一部がゲート１３２の一部の直下に位置する。或いは、キャビティ３１０のいかなる一部分もゲート１３２の任意の一部の直下に位置しなくてもよい。上述のように、ＤＭＯＳトランジスタ３００は、横方向ｐｎダイオード（ｐ−ボディ領域１１２及びｎ−ドリフト領域１１４）及び垂直に隔離されたフィールドプレートを含む。
【００２５】
ＤＭＯＳトランジスタ３００の動作は、ＤＭＯＳトランジスタ１００と同じであるが、ｎ＋ドレイン領域１２０に電圧が印加されると、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅＦｉｅｌｄ（縮小表面電界））原理の結果として、絶縁層１０６を横切る電界の垂直成分が、ｎ−ドリフト領域１１４及び絶縁層１０６を横切る空間電荷空乏領域を誘導する。ＲＥＳＵＲＦ原理は横方向の電界を低下させる。低下させられた横方向の電界は、ＤＭＯＳトランジスタ３００の降伏電圧ＢＶｄｓｓを増加させてＤＭＯＳトランジスタ３００をより高いドレイン電圧レベルで動作可能にさせる。
【００２６】
図４は本発明に従ったＤＭＯＳトランジスタ３００の動作を更に説明するグラフを示す。グラフは、シミュレートされた降伏電圧ＢＶｄｓｓ対ＭＯＳトランジスタ３００のキャビティ３１０の深さＤを比較している。図４に示すように、正しいキャビティ３１０の深さＤを備えると７００Ｖより高い降伏電圧ＢＶｄｓｓが実現され得る。
【００２７】
更に、図４はＤＭＯＳトランジスタ３００のオン状態ドレインソース間抵抗ｒＤＳ（ＯＮ）とキャビティ３１０の深さＤとの間の関係を示す。更に図４に示すように、オン状態ドレインソース間抵抗ｒＤＳ（ＯＮ）は、キャビティ３１０の深さＤが増加するにつれて概して線形に上昇する。ＤＭＯＳトランジスタはパワートランジスタであり、その結果、電源オン時に大きな電流を通過させることがある。そのためトランジスタのオン状態ドレインソース間抵抗ｒＤＳ（ＯＮ）が低いことが重要なファクタとなる。
【００２８】
更に、シリコン、酸化物、及び（キャビティ３１０中の）空気は、極めて異なる誘電率（例えば、それぞれ、１１．９、３．９、及び１．０）を有する。この値が低くなればなるほど、その領域に対して一層多くの電界線が引かれる。しかしながら、キャビティ３１０の深さＤが増加すると、その領域に引かれる電界線が一層少なくなり得る。この効果にとって、誘電率が下れば下がる程一層良好になる。
【００２９】
キャビティ３１０の深さＤが非常に大きいとき、等電位線はキャビティ３１０内に自由に広がり、絶縁層１０６の厚みが降伏電圧ＢＶｄｓｓを制限することはない。その結果、キャビティ３１０の深さＤが非常に大きいとき、ｎ−ドリフト領域１１４のドーピングは大幅に低減されるべきである。
【００３０】
図４の例では、キャビティ３１０が深さＤ約１．５μｍのときに、（絶縁層１０６が厚み約０．４μｍ、及び半導体領域１０８が厚み約０．８μｍで）、７００Ｖより高い降伏電圧ＢＶｄｓｓと、低いオン状態ドレインソース間抵抗ｒＤＳ（ＯＮ）を備えるＤＭＯＳトランジスタが実現され得る。
【００３１】
図５Ａ〜図５Ｃから図１９Ａ〜図１９Ｃは、本発明に従ったＤＭＯＳトランジスタを形成する方法を説明する図を示す。図５Ａ〜図１９Ａは平面図であり、図５Ｂ〜図１９Ｂは図５Ａ〜図１９Ａの５Ｂ―５Ｂから１９Ｂ―１９Ｂの線に沿った断面図であり、図５Ｃ〜図１９Ｃは、図５Ａ〜図１９Ａの５Ｃ―５Ｃから１９Ｃ―１９Ｃの線に沿った断面図である。
【００３２】
図５Ａ〜図５Ｃに示すように、この方法は、厚み約７５０μｍのバルク領域５０４、バルク領域５０４の上面を覆う厚み約０．４μｍの絶縁層５０６、及び絶縁層５０６の上面に接する厚み約０．４５μｍの単結晶半導体領域５１０を含む、従来方法で形成されたＳＯＩウエハ５０２を使用する。
【００３３】
また、ＳＯＩウエハ５０２は、絶縁層５０６に接し且つ単結晶半導体領域５１０の多数の隔離された領域を形成するように、単結晶半導体領域５１０を通って延びるトレンチ隔離構造ＴＯＸを含む（明確にするために、図では単結晶半導体領域５１０の１つの隔離された領域のみが示されている）。
【００３４】
更に、図５Ａ〜５Ｃに示すように、この方法は、先ず、単結晶半導体領域５１０上にパッド酸化物５１２の層を低圧化学気相堆積法（ＬＰＣＶＤ）等により堆積し、その後、パッド酸化物層５１２上にシリコン窒化物５１４をＬＰＣＶＤ等により堆積する。
【００３５】
この後、パターニングされたフォトレジスト層５１６がシリコン窒化物層５１４の上面上に形成される。パターニングされたフォトレジスト層５１６は、フォトレジストの層を堆積すること、及びマスクとして知られるパターニングされた黒／透明ガラス板を介して光を投影してフォトレジストの層上にパターニングされた画像を形成することを含む従来の方式により形成される。この光は露光されたフォトレジスト領域を軟化させる。その後、軟化したフォトレジスト領域が除去される。
【００３６】
図６Ａ〜図６Ｃに示すように、パターニングされたフォトレジスト層５１６が形成された後、単結晶半導体領域５１０の表面上の領域を露出させるように、従ってパターニングされたハードマスク５２０を形成するように、シリコン窒化物層５１４及びパッド酸化物層５１２の露出された領域が従来の方式で異方性エッチングされる。このようにしてパターニングされたハードマスク５２０は、シリコン窒化物層５１４及びパッド酸化物層５１２のエッチングによって画定されたパターンを有する。エッチングの後、パターニングフォトレジスト層５１６が従来の方式で除去される。
【００３７】
図７Ａ〜図７Ｃに示すように、ハードマスク５２０が形成された後、各々がバルク領域５０４の上面を露出する多数の開口５２２を形成するように、単結晶半導体領域５１０及び絶縁層５０６の露出された領域が異方性ドライエッチングされる。開口５２２は単結晶半導体領域５１０の領域を通って延び得る。単結晶半導体領域５１０は、その後、軽ドープドリフト領域を形成するように、従って横方向ＲＥＳＵＲＦ領域として機能するように、或いは重ドープ領域を形成するように注入される。或いは、開口５２２は、トレンチ隔離構造ＴＯＸを通って形成され得る。
【００３８】
次に、図８Ａ〜図８Ｃに示すように、エッチングによって露出されたシリコン表面上に酸化物層５２４を形成するようにＳＯＩウエハ５０２が酸化される。この後、窒化珪素の層が従来の方式で堆積される。次いで、バルク領域５０４の上面を露出させ、開口５２２の側壁の境界を提供する側壁スペーサ５２６を形成するように、窒化珪素層及び酸化物層５２４が従来の方式で異方性エッチバックされる。
【００３９】
図９Ａ〜図９Ｃに示すように、側壁スペーサ５２６が形成された後、バルク領域５０４にキャビティ５３０を形成するように、シリコンに選択的なエッチャントを用いて従来の方式でＳＯＩウエハ５０２がウェットエッチングされる。また、隣接する開口５２２間のキャビティ５３０の底面は、ウェット等方性エッチングを用いることによるピーク５３２を有する。ピーク５３２の高さを最小化するように、開口５２２の密度が配されるべきである。
【００４０】
更に図９Ｂに示すように、キャビティ５３０は、単結晶半導体領域５１０のトランジスタ部分５３４及び絶縁層５０６の下部部分の下に延びる。一旦、キャビティ５３０が形成されると、シリコン窒化物層５１４と側壁スペーサ５２６の窒化物部分とが従来のプロセスを用いて除去される。
【００４１】
シリコン窒化物層５１４及び側壁スペーサ５２６の窒化物部分の除去の後、図１０Ａ〜図１０Ｃに示すように、キャップ酸化物５３６の層がパッド酸化物層５１２上に、例えば、化学気相堆積によって、堆積される。更に図１０Ａ〜図１０Ｃに示すように、キャップ酸化物層５３６は開口５２２を覆うが充填はしない。
【００４２】
次に、図１１Ａ〜図１１Ｃに示すように、単結晶半導体領域５１０の上面の上に位置する、パッド酸化物層５１２とキャップ酸化物層５３６の一部とを除去して、単結晶半導体領域５１０の上面を露出させるように、従来の方式でＳＯＩウエハ５０２が平坦化される。
【００４３】
例えば、平坦な表面を形成するためにキャップ酸化物層５３６上に先ず平坦化材料が堆積され得る。その後、平坦化材料及び酸化物（キャップ酸化物層５３６及びパッド酸化物層５１２）を実質的に同じ速度でエッチングするエッチャントを用いて、ＳＯＩウエハ５０２がウェットエッチングされ得る。エッチングは、単結晶半導体領域５１０の上面が露出されるまで継続する。
【００４４】
或いは、酸化物の上側部分を除去するために化学機械研磨が用いられ得るが、単結晶半導体領域５１０の上面に損傷を与えずに化学機械研磨が実行できない限り、単結晶半導体領域５１０の上面を露出させるために用いられる可能性は低い。
【００４５】
また、更に図１１Ａ〜図１１Ｃに示すように、この平坦化は酸化物プラグ５４０を形成する。平坦化及び単結晶半導体領域５１０の上面の露出の後、図１２Ａ〜図１２Ｃに示すように、形成されるべきｐ型ウェル領域のドーパント濃度を設定するように、ボロン等のｐ型ドーパントが単結晶半導体領域５１０の上面にブランケット注入される。或いは、ブランケット注入は、ＳＯＩウエハ５０２が平坦化される前に実行されてもよい。
【００４６】
次に、図１３Ａ〜図１３Ｃに示すように、ゲート酸化物等の非導電層５４２が単結晶半導体領域５１０の上面上に形成される。非導電層５４２の形成の後、ゲート酸化物層５４２に接するようにポリシリコン層５４４が形成される。
【００４７】
ポリシリコン層５４４が形成されると、例えば、ドーズ量１．７９×ｌ０１６原子／ｃｍ３、及び注入エネルギー３０ＫｅＶのｎ型ブランケット注入を用いて、ポリシリコン層５４４がドープされる。その後、パターニングされたフォトレジスト層５４６が通常の方式でポリシリコン層５４４上に形成される。
【００４８】
次に、図１４Ａ〜図１４Ｃに示すように、ゲート５５０を形成するように、ポリシリコン層５４４の露出された領域が従来の方式でエッチング除去される。次いでパターニングされたフォトレジスト層５４６が従来の工程を用いて除去される。その後、図１５Ａ〜図１５Ｃに示すように、パターニングされたフォトレジスト層５５２が単結晶半導体領域５１０の上に従来の方式で形成される。
【００４９】
次に、ｎ−ドリフト領域５５４を形成するように、従ってｐ型ウェル領域５５６も形成するように、リン酸等のｎ型ドーパントが単結晶半導体領域５１０の上面に注入される。例えば、ｎ−ドリフト領域５５４は約ｌ×１０１６原子／ｃｍ３のドーパント濃度及び約３０〜５０μｍの長さを有し得る。キャビティ５３０の深さＤが増加するとともに、ドーピングが低減される。
【００５０】
或いは、多数のパターニングされたフォトレジスト層を使用して、等級化されたドーパント濃度を有するようにｎ型ドリフト領域５５４が形成されてもよい。例えば、ゲート５５０に最も近いｎ−ドリフト領域５５４の領域のドーパント濃度は約８×ｌ０１５原子／ｃｍ３であり得、ドーパント濃度は線形に増加してゲート５５０から最も遠くに位置する領域ではドーパント濃度が約３×ｌ０１６原子／ｃｍ３になり得る。次いでパターニングされたフォトレジスト層５５２が従来の方式で除去される。
【００５１】
パターニングされたフォトレジスト層５５２の除去の後、図１６Ａ〜図１６Ｃに示すように、パターニングされたフォトレジスト層５６０が単結晶半導体領域５１０上に従来の方式で形成される。次に、ｎ＋ソース領域５６２及びｎ＋ドレイン領域５６４を形成するように、ヒ素等のｎ型ドーパントが単結晶半導体領域５１０の上面に注入される。例えば、ｎ＋ソース領域５６２及びドレイン領域５６４はｌ×ｌ０１８原子／ｃｍ３のドーパント濃度を有し得る。次いで、パターニングされたフォトレジスト層５６０が従来の方式で除去される。
【００５２】
パターニングされたフォトレジスト層５６０の除去の後、図１７Ａ〜図１７Ｃに示すように、パターニングされたフォトレジスト層５６６が単結晶半導体領域５１０の上に従来の方式で形成される。次に、ｐ−ボディ領域５６８を形成するように、ボロン等のｐ型ドーパントが、単結晶半導体領域５１０の上面に斜めに注入される。この注入は、形成されるべきＤＭＯＳトランジスタの閾値電圧を設定する。次いで、パターニングされたフォトレジスト層５６６が従来の方式で除去される。
【００５３】
パターニングされたフォトレジスト層５６６の除去の後、図１８Ａ〜図１８Ｃに示すように、パターニングされたフォトレジスト層５６９が単結晶半導体領域５１０の上に従来の方式で形成される。次に、ｐ−ボディ領域５６８に接するｐ＋コンタクト領域５７０を形成するように、ボロン等のｐ型ドーパントが単結晶半導体領域５１０の上面に注入される。例えば、ｐ＋コンタクト領域５７０はｌ×１０１８原子／ｃｍ３のドーパント濃度を有し得る。
【００５４】
このように、ｎ−ドリフト領域５５４は、ｐ型ウェル領域５５６、ｐ−ボディ領域５６８、及びｐ＋コンタクト領域５７０を含むドープ領域に接する。また、ｐ−ボディ領域５６８のチャネル領域５７２は、ｎ−ドリフト領域５５４とｎ＋ソース領域５６２との間に水平に位置し、それらに接する。（ｎ＋ソース領域５６２及びｐ＋コンタクト領域５７０の下に位置するｐ−ボディ領域５６８内に深いｐ型領域を形成するためなど、追加的な垂直のｐ型注入を行なってもよく、例えば、ｐ型領域に更に合わせるように、マスクを形成し、注入し、マスクを除去する等の上述と同様の方式で行なう。）
【００５５】
その後、図１９Ａ−１９Ｃに示すように、パターニングされたフォトレジスト層５６９が従来の方式で除去される。従来の高速熱プロセスが用いられて注入物のドライブ及び活性化が行なわれる（或いは、各注入の後などに、多数回注入物がドライブイン及び活性化されてもよい）。注入物がドライブ及び活性化されると、この方法は、従来のバックエンド処理工程で継続してＤＭＯＳトランジスタの形成を完了する。
【００５６】
このように、ＳＯＩウエハ５０２にキャビティ５３０を備える横方向ＤＭＯＳトランジスタを形成する方法が開示されている。この方法では、単結晶半導体領域５１０及び絶縁層５０６を通る多数の開口を選択的にエッチングすることにより、キャビティ５３０を形成し、ＳＯＩウエハ５０２のバルク領域５０４に対応する数の領域を露出させる。
【００５７】
また、この方法では、多数の開口５２２の側壁に接するように多数の側壁スペーサを形成し、多数の開口５２２を介してバルク領域５０４をウェットエッチングして、開口５２２の各々の下に位置する単一のキャビティ５３０を形成する。キャビティ５３０が形成されると、この方法では開口５２２を塞ぐ多数のプラグ５４０も形成する。
【００５８】
図２０は本発明に従ったＤＭＯＳトランジスタ２０００の例を説明する断面図を示す。ＤＭＯＳトランジスタ２０００はＤＭＯＳトランジスタ３００に似ているため、両方のトランジスタに共通の構造を示すために同じ参照番号を使用している。
【００５９】
図２０に示すように、ＤＭＯＳトランジスタ２０００は、ＤＭＯＳトランジスタ２０００がｎ−ドリフト領域１１４の代わりにｎ−ドリフト領域２０１０を用いるという点で、ＤＭＯＳトランジスタ３００とは異なる。Ｎ型ドリフト領域２０１０は、ｎ−ドリフト領域１１４より薄いため、ｐ型ウェル領域１１０の一部をｎ−ドリフト領域２０１０の下に位置させることができる。
【００６０】
また、キャビティ３１０も短いため、ゲート１３２の最も近くに位置するキャビティ３１０のエッジは、キャビティ３１０に最も近いゲート１３２のエッジに一致して位置する垂直ラインから水平分離距離ＸＳＯＮだけ、水平に離間する。この場合、キャビティ３１０は、ドリフト領域２０１０の全てより少ない部分の直下に位置する。
【００６１】
ＤＭＯＳトランジスタ２０００の動作は、ＤＭＯＳトランジスタ３００と同じであるが、ｎ−ドリフト領域２０１０と、ｎ−ドリフト領域２０１０の下に位置するｐ型ウェル領域１１０の一部との間の接合を横切る空乏領域が、ｎ−ドリフト領域１１４の下に位置するｐ型ウェル領域１１０の一部と共に、ｎ−ドリフト領域１１４を実質的に覆う点が異なる。
【００６２】
ＤＭＯＳトランジスタ２０００は、約２．５×ｌ０１５原子／ｃｍ３のドーパント濃度を有するように単結晶半導体領域５１０にｐ型ドーパントを注入し、次いでトレンチ隔離領域ＴＯＸが形成される前に、単結晶半導体領域５１０の上面上にｎ型エピタキシャル層を成長させることによって、形成され得る。
【００６３】
更に、バルク領域５０４がウェットエッチングされるとき、キャビティ５３０の長さを短くするように、より少ない開口５２２が形成される。また、続いてｎ−ドリフト領域２０１０が形成されるとき、約３．０×１０１５原子／ｃｍ３のドーパント濃度を有するように、より低い注入エネルギーを用いてｎ−ドリフト領域２０１０が形成される。
【００６４】
図２１Ａ及び図２１Ｂは、本発明に従ったＤＭＯＳトランジスタ２０００の動作を更に説明するグラフを示す。図２１Ａのグラフは、ＤＭＯＳトランジスタ２０００のシミュレートされた降伏電圧ＢＶｄｓｓ対キャビティ３１０の深さＤを比較する。図２１Ａに示すように、正しいキャビティ３１０の深さＤを用いると、約６００Ｖの降伏電圧ＢＶｄｓｓが実現され得る。
【００６５】
図２１Ｂのグラフは、シミュレートされた降伏電圧ＢＶｄｓｓ対水平分離距離ＸＳＯＮ（ゲート１３２のエッジとキャビティ３１０のエッジとの間で測定）を比較する。図２１Ｂに示すように、キャビティ３１０のエッジとゲート１３２のエッジとの間に小さな水平分離が存在するとき、最も高い降伏電圧が実現され得る。
【００６６】
図２０の例では、キャビティ３１０が約１４μｍの深さＤを有するとき、（絶縁層１０６が厚み約１．０μｍ、ｎ−ドリフト領域２０１０が厚み約２．２５μｍ、及び、ｎ−ドリフト領域２０１０の直下のｐ型ウェル領域１１０が厚み約２．２μｍで）、約６００Ｖの降伏電圧ＢＶｄｓｓを備えるＤＭＯＳトランジスタが実現され得る。従って、ＤＭＯＳトランジスタ２０００は、ＤＭＯＳトランジスタ３００より僅かに低い降伏電圧ＢＶｄｓｓを有するが、ＤＭＯＳトランジスタ２０００のキャビティ３１０の深さＤは実質的に大きい。
【００６７】
当業者であれば、本発明の特許請求の範囲から逸脱することなく、記載された実施形態に変更が行なわれ得ること、及び他の多くの実施形態が可能であることが理解されるであろう。
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図１】
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【図２】
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【国際調査報告】
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