(57)【要約】半導体ダイ用のルーティング層が開示される。ルーティング層は、集積回路ボンドパッドをＵＢＭに相互接続するトレースを含む。ルーティング層は、誘電体材質の層上に形成されている。ルーティング層は、ＵＭＢに取り付けられた半田バンプからの応力を吸収するように、ＵＢＭの下方に配列された伝導性トレースを含む。ＵＢＭの下方のトレースは、半田バンプに隣接する下層の誘電体材質の一部を、応力から保護する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
ｉ）半導体ウエハの一片の１つの表面に形成された集積回路と、
ｉｉ）前記集積回路と相互接続された複数の入出力（Ｉ／Ｏ）パッドと、
ｉｉｉ）前記表面上に形成された誘電体層と、前記誘電体層上に形成される複数の伝導性トレースとを備えたルーティング層であって、前記伝導性トレースのそれぞれは、前記Ｉ／Ｏパッドから延在するルーティング層と、
ｉｖ）複数の半田バンプのそれぞれ１つを取り付けるための上面をそれぞれ有する複数のアンダーバンプメタライゼーション（ＵＢＭ）と、を備え、
前記伝導性トレースの少なくとも１つは、前記ＵＢＭの前記上面の下方を通過して、前記ＵＢＭの１つに隣接する前記ルーティング層を機械的に補強するように幾何学的に配列されている、半導体ダイ。
【請求項２】
前記ルーティング層は、伝導性トレースの複数の層を備え、前記伝導性トレースの複数の層のそれぞれは、少なくとも１つの誘電体層によって、前記伝導性トレースの複数の層のうち他の１つの層から隔てられている、請求項１の半導体ダイ。
【請求項３】
前記伝導性トレースの前記少なくともいくつかは、前記半導体ダイの熱膨張係数と、前記半田バンプが取り付けられた基板の熱膨張係数との不整合に起因する、前記半田バンプのうち対応する１つの半田バンプからの応力を吸収する、請求項１の半導体ダイ。
【請求項４】
前記伝導性トレースの前記少なくともいくつかは、電力トレース、接地トレース及び信号トレースのうち１つを備える、請求項１の半導体ダイ。
【請求項５】
対応するＵＢＭの上面の平均半径ＲＵＢＭ以上の半径Ｒａｒｅａの円形領域として定義された、バンプパッドを含む円形外接区域は、前記含まれたバンプパッドを除くその区域の３０％〜１００％が前記伝導性トレースの一部で覆われている、請求項１の半導体ダイ。
【請求項６】
前記バンプパッドのそれぞれに内接する円の直径は、約５０μｍである、請求項１の半導体ダイ。
【請求項７】
前記ＵＢＭのそれぞれの上面内で内接する円の直径は、約８０μｍであり、前記ＵＢＭのそれぞれの底部コンタクト表面内で内接する円の直径は、約４６μｍである、請求項６の半導体ダイ。
【請求項８】
前記伝導性トレースのそれぞれの幅は、約１２μｍである、請求項７の半導体ダイ。
【請求項９】
前記ダイは、フリップチップ取り付けを用いて前記基板に取り付けられている、請求項１の半導体ダイ。
【請求項１０】
前記パッケージは、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ及びＤＳＰのうち１つである、請求項１の半導体ダイ。
【請求項１１】
半導体ダイであって、
ｉ）１つの表面上に形成された少なくとも１つの集積回路と、前記少なくとも１つの集積回路に接続された複数の入出力（Ｉ／Ｏ）パッドと、
ｉｉ）前記ダイの前記表面上に形成された誘電体層と、前記誘電体層上に形成された複数の伝導性トレースとを備えたルーティング層であって、前記伝導性トレースのそれぞれは、前記Ｉ／Ｏパッドの１つと、前記誘電体層上に形成された複数のバンプパッドの１つとの間で延在するルーティング層と、
ｉｉｉ）前記集積回路を基板と電気的に相互接続するために前記バンプパッド上に形成された複数の半田バンプと、を備え、
前記バンプパッドの少なくとも１つは、各前記バンプパッド上に形成された、対応するアンダーバンプメタライゼーション（ＵＢＭ）の上面の平均半径以上の半径を有する円形外接区域内に含まれており、前記伝導性トレースの少なくともいくつかは、含まれたバンプパッドに接触せずに前記円形外接区域を通過して、前記含まれたバンプパッドに隣接する前記ルーティング層を機械的に補強する、半導体ダイ。
【請求項１２】
円形外接区域内に含まれた前記少なくとも１つのバンプパッドは、六角形、八角形、及び多角形形状のうちの１つである、請求項１１の半導体ダイ。
【請求項１３】
前記ＵＢＭ上に形成された半田バンプをさらに備える、請求項１１の半導体ダイ。
【請求項１４】
前記半田バンプの１つは、前記ＵＢＭの前記上面に取り付けられており、前記上面よりも小さい前記ＵＢＭの底部コンタクト表面は、前記少なくとも１つのバンプパッドと物理的に通じている、請求項１３の半導体ダイ。
【請求項１５】
半導体ダイのためのルーティング層であって、
ｉ）アンダーバンプメタライゼーション（ＵＢＭ）を用いて半田バンプを取り付けるための複数のバンプパッドと、
ｉｉ）前記バンプパッドのうち対応する１つと、ダイ上に形成された集積回路の複数の入出力（Ｉ／Ｏ）パッドとを相互接続する複数の伝導性トレースと、を備え、
前記伝導性トレースの少なくとも１つは、前記バンプパッドの１つに隣接して通過して、前記ＵＢＭのうち対応する１つのＵＢＭに隣接する前記ルーティング層を機械的に補強する、ルーティング層。
【請求項１６】
前記バンプパッドのそれぞれは、多角形、円及び長方形形状のうちの１つである、請求項１５のルーティング層。
【請求項１７】
前記バンプパッドの少なくとも１つは、関連するＵＢＭのための前記トレースのうち１つのトレースの接触点として形成されている、請求項１５のルーティング層。
【請求項１８】
前記複数の伝導性トレースのそれぞれは、銅、アルミニウム、金、鉛、錫、銀、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル及びガリウムの少なくとも１つを備える、請求項１５のルーティング層。
【請求項１９】
誘電体層をさらに備え、前記複数の伝導性トレースは、前記誘電体層上に形成されている、請求項１５のルーティング層。
【請求項２０】
請求項１５のルーティング層を備える、半導体ダイ。
【請求項２１】
複数の入出力（Ｉ／Ｏ）パッドと相互接続された集積回路（ＩＣ）を有するダイのための半導体ダイを製造する方法であって、
ｉ）誘電体層上に複数の伝導性トレースを形成することであって、前記トレースは、複数のアンダーバンプメタライゼーション（ＵＢＭ）接触点のうち対応する接触点と、前記Ｉ／Ｏパッドとを相互接続し、少なくとも１つの前記伝導性トレースは、前記ＵＢＭ接触点のうち１つのＵＢＭ接触点に隣接する前記誘電体層を補強するように、前記接触点のうち隣接する前記１つの接触点を通過することと、
ｉｉ）複数の前記半田バンプを、前記ＵＢＭのうち対応するＵＢＭと相互接続されたＵＢＭに取り付けることと、
を含む、方法。
【請求項２２】
前記ルーティング層上にパッシベーション層を形成することをさらに含む、請求項２１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、２００９年１０月２３日に出願された米国特許出願第１２／６０４，５８４号の一部継続出願であって、その内容は、参照することによって本明細書に組み込まれる。
【０００２】
本発明は、概して、半導体ダイスに関し、より具体的には、半導体ダイのためのルーティング層設計に関する。
【背景技術】
【０００３】
最新の半導体パッケージは、半導体ウエハ上に多数の集積回路を形成することによって製造される。ウエハは、典型的には、ダイスにされ（すなわち、個々の片に切り分けられ）、そのそれぞれは、ダイと称される。各ダイは、１つの表面上に１つ以上の集積回路を含む。この表面（しばしば、「アクティブ表面」と称される）は、入出力（Ｉ／Ｏ）パッドと称される多数の信号インタフェースコンタクトを含む。
【０００４】
ダイは、典型的には、外部回路基板上への取り付けに適した半田ボールを含むキャリア基板を用いてパッケージングされる。キャリア基板は、通常は、コアと、コアの何れかの側に形成される１つ以上のビルドアップ層とを含む。各ビルドアップ層は、誘電体材質の層上に形成されるメタライゼーション又はトレースを有する。キャリア基板は、ダイのＩ／Ｏパッドとの電気的な相互接続のためのボンドパッドを含む。基板上のトレースは、個々のボンドパッドを、それらの対応する半田ボールと相互接続するために用いられる。
【０００５】
ダイ上のＩ／Ｏパッドと基板上のボンドパッドとの間での信頼性のある電気的接続を形成するために、種々のボンディング技術が用いられ得る。最も一般的な２つの技術は、ワイヤボンディングとフリップチップアセンブリである。
【０００６】
ワイヤボンディングでは、ダイは、そのアクティブ表面がキャリア基板から外方を向くようにキャリア基板上に配置される。次いで、ワイヤの一端が、ダイ上のＩ／Ｏパッドにボンディングされ、そして、ワイヤの他端が、基板上の対応するボンドパッドにボンディングされる。
【０００７】
一方、フリップチップアセンブリでは、ダイのアクティブ表面は、ダイが取り付けられるときにキャリア基板を向く。取り付けに先立ち、半田バンプと称される少量の半田が各Ｉ／Ｏパッド上に堆積される。次いで、半田バンプは、溶融されて、ダイ上の各Ｉ／Ｏパッドと、基板上の対応するボンドパッドとを相互接続する。
【０００８】
ダイ上のＩ／Ｏパッドは、ダイのアクティブ表面上のどこに配置されてもよい。例えば、Ｉ／Ｏパッドは、いくつかのダイスにおいて、アクティブ表面の全体にわたって分散され得る一方で、他のダイスにおいて、ダイの周辺境界の近くに限られ得る。いずれの場合にも、ダイ上のＩ／Ｏパッドは、典型的には、それらが最終的に取り付けられる基板上のボンドパッドに対して位置合わせされていない。また、Ｉ／Ｏパッドは、互いに近接しすぎて、フリップチップアセンブリに必要とされるような適切な半田バンプを形成することができない場合がある。結果として、これら元のＩ／Ｏパッドを、半田バンプ形成により適した新たなパッド位置（バンプパッドと称される）に再配分することが多くの場合に有用である。次いで、バンプパッドは、基板上のボンドパッドに対して位置合わせされ得るとともに、半田バンプを用いて取り付けられ得る。元のＩ／Ｏパッドをフリップチップボンディングに適した新たなバンプパッド位置に再配分するために、典型的には、ルーティング層又は再分配層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ）（ＲＤＬ）が、シリコンウエハ又は個々のダイのアクティブ表面上に形成される。
【０００９】
ルーティング層は、多くの場合、薄い誘電体層上に形成されており、誘電体層上には、各Ｉ／Ｏパッドを、対応するバンプパッドと相互接続するための伝導性トレースが形成されている。トレースは、相互接続されるＩ／Ｏパッドを除き、ダイの下層から誘電体材質によって絶縁されている。ルーティング層は、基板ボンドパッドの位置を考慮することなく、Ｉ／Ｏドライバがダイ内のどこにでも配置されることを可能にする。したがって、再分配層は、バンプパッド上に形成されている半田バンプを基板上のボンドパッドに対して位置合わせすることができるため、Ｉ／Ｏドライバは、ダイ内で自由に配置され得る。また、ルーティング層の使用は、基板の形成を簡単にし、場合によっては、ビルドアップ層を少なくして、コストの低減につながる。
【００１０】
ルーティング層は、誘電体材質と、ルーティングの必要性に応じた関連するトレースとの多重層を含み得る。場合によっては、空気への露出から金属製のトレースを保護するために、最上層のルーティング層上には、パッシベーション層が形成される。パッシベーション層内の開口は、バンプパッドを露出させる。
【００１１】
露出したバンプパッド上には、典型的には、アンダーバンプメタライゼーション（ＵＢＭ）が形成されており、ＵＢＭは、基板への取り付けのために、半田バンプへの低抵抗な電気的接続を提供する。バンプパッドのＵＢＭ上には、典型的には、半田バンプが、例えば半田ペーストの堆積によって形成されている。
【００１２】
フリップチップ取り付けに際して、再分配バンプパッド上に形成された半田バンプは、基板において対応するボンドパッドに対して位置決めされ、次いで、リフローされて、すなわち、溶融されて、信頼性のある電気的且つ機械的なコンタクトを形成する。
【００１３】
半導体ダイが基板に取り付けられた後、半田バンプは、多くの場合、作動中に機械的且つ熱的な応力にさらされる。各バンプパッドは、それらがなければルーティング層における下層の誘電体層に影響を及ぼすであろう応力の多くを吸収するのに役立つ。半田バンプからのそのような応力を緩衝するために、各バンプパッドは、多くの場合、その対応するＵＢＭと少なくとも同等の大きさで（場合によっては、ＵＢＭよりも実質的に大きく）作製される。
【００１４】
しかし、この場合、バンプパッドが大きくなるのに従って、ルーティング層においてルーティング伝導性トレースのために利用可能な面積が減少するという不都合があり、その結果、トレース及びバンプパッドのより高密度な配置が、潜在的に信号品位を損なう可能性がある。また、大きなバンプパッドの周りにルーティングされなければならないトレースは、より長く作製される必要があるため、それらの抵抗及び容量が増大する。トレースにおける抵抗及び容量の増大は、多くの場合、電力トレースにおける電圧降下や、信号トレースにおけるより長い伝搬遅延をもたらす。加えて、より新しくより小型なダイスは、それらのルーティングの必要性に対して利用可能な面積を増大するために、しばしば、より小さなバンプパッドを必要とし、また場合によっては、脆弱な誘電体材質を使用している。
【００１５】
バンプパッドのサイズを小さくするための１つの既知の方法は、小さなバンプパッドとその上に形成される大きなＵＢＭとの間にポリイミドを使用して、ダイの誘電体層に影響を及ぼし得る応力を軽減するのに役立てることである。しかし、残念ながら、この方法は、パッケージングのコストを増加させるものであって、脆弱な誘電体層とは有効に機能し得ない。
【００１６】
したがって、信号品位を損なうことなくトレースの数を増やすことができ、熱的及び機械的な応力から誘電体層を保護することができる半導体ダイが必要とされている。
【発明の概要】
【００１７】
本発明の１つの態様によると、半導体ウエハの一片の１つの表面に形成された集積回路と、集積回路と相互接続される複数の入出力（Ｉ／Ｏ）パッドと、ルーティング層とを含む、半導体ダイが提供される。ルーティング層は、１つの表面に形成された誘電体層と、誘電体層に形成された複数の伝導性トレースとを含み、伝導性トレースのそれぞれは、複数のＩ／Ｏパッドの１つと、誘電体層に形成された複数のバンプパッドの１つとの間に延在する。また、半導体ダイは、複数のアンダーバンプメタライゼーション（ＵＢＭ）を含み、ＵＢＭのそれぞれは、複数の半田バンプのそれぞれ１つを取り付けるための上面と、上面よりも小さく、バンプパッドのそれぞれ１つと物理的に接触する底部コンタクト表面とを有する。伝導性トレースの少なくともいくつかは、ＵＢＭの１つの上面の下方でバンプパッドに接触せずにバンプパッドに隣接して通過して、ＵＢＭの１つに隣接するルーティング層を機械的に補強する。
【００１８】
本発明の別の態様によると、１つの表面に形成された少なくとも１つの集積回路及び集積回路に接続された複数の入出力（Ｉ／Ｏ）パッドと、ダイの表面に形成された誘電体層及び誘電体層に形成された複数の伝導性トレースを含むルーティング層であって、伝導性トレースのそれぞれは、Ｉ／Ｏパッドの１つと、誘電体層に形成された複数のバンプパッドの１つとの間に延在するルーティング層と、集積回路を基板と電気的に相互接続するためにバンプパッドに形成された複数の半田バンプとを含む、半導体ダイが提供される。バンプパッドの少なくとも１つは、各バンプパッドに形成された対応するアンダーバンプメタライゼーション（ＵＢＭ）の上面の平均半径以上の半径を有する円形外接区域内に含まれる。伝導性トレースの少なくともいくつかは、含まれるバンプパッドに接触せずに、円形外接区域を通過して、含まれるバンプパッドに隣接するルーティング層を機械的に補強する。
【００１９】
本発明の他の態様及び特徴は、添付の図面と共に本発明の特定の実施形態の以下の説明を精査することによって当業者に明らかになるであろう。
【００２０】
図面は、例示のみを目的として本発明の実施形態を示している。
【図面の簡単な説明】
【００２１】
【図１】Ｉ／Ｏパッドをバンプパッドに再分配する従来の半導体ダイのの従来のルーティング層の平面図である。
【図２】従来の半導体ダイの垂直断面図である。
【図３】図２の従来の半導体ダイの一部の平面図である。
【図４】本発明の実施形態の例示である半導体ダイの一部の垂直断面図である。
【図５】図４に示す例示的な半導体ダイの別の断面図である。
【図６】図４の例示的な半導体ダイの別の断面図である。
【図７】図５の例示的なバンプパッドと図４の従来のバンプパッドとの相対的なサイズを示す図である。
【図８】図４の半導体ダイの例示的なルーティング層の平面図である。
【図９】例示的なバンプパッドとの比較を目的として示された従来のバンプバッドのオーバーレイを伴う図８の平面図である。
【図１０】本発明の実施形態の例示である半導体ダイの一部の垂直断面図である。
【図１１】図１０に示す例示的な半導体ダイの一部の平面図である。
【図１２】図１０の半導体のルーティング層の平面図である。
【発明を実施するための形態】
【００２２】
図１は、従来の半導体ダイ１００のルーティング層の平面図を示している。ダイ１００は、その集積回路の一部を形成している、元となるＩ／Ｏパッド１１４Ａ，１１４Ｂ，１１４Ｃ（個別に且つ総称して、Ｉ／Ｏパッド１１４）と、フリップチップ半田バンプ形成に適する再分配されたバンプパッド１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄ（個別に且つ総称して、バンプパッド１０４）とを含む。伝導性トレース１２２Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄ，１２２Ｅ，１２２Ｆ（個別に且つ総称して、伝導性トレース１２２）は、Ｉ／Ｏパッド１１４を、対応するバンプパッド１０４と相互接続する。
【００２３】
図２は、伝導性トレース１２２と、Ｉ／Ｏパッド１１４と、半田バンプ１１２が上方に形成されたバンプパッド１０４とを含む、従来の半導体ダイ１００の一部の垂直断面図を示す。Ｉ／Ｏパッド１１４は、半導体ウエハ（例えば、シリコンウエハ）の一片に形成された集積回路を含むダイ１００の下側金属層１１６に形成されている。
【００２４】
バンプパッド１０４は、集積回路へのＩ／Ｏ接触点を提供する。バンプパッド１０４上に形成された半田バンプ１１２は、フリップチップ取り付け技術を用いて、ダイ１００を、キャリア基板又はプリント配線板等の基板に取り付けるために用いられる。
【００２５】
下側金属層１１６上に形成されたルーティング層１０８は、誘電体層１２０と、誘電体層１２０に形成された伝導性トレース１２２とを含む。誘電体層１２０は、Ｉ／Ｏパッド１１４を除いて、下側金属層１１６を伝導性トレース１２２から絶縁する。伝導性トレース１２２のそれぞれは、Ｉ／Ｏパッド１１４を、バンプパッド１０４と相互接続する。
【００２６】
バンプパッド１０４のそれぞれに形成されるアンダーバンプメタライゼーション（ＵＢＭ）１０２は、半田バンプ１１２のそれぞれに対して低抵抗取り付け表面を提供する。各ＵＢＭ１０２は、半田バンプ１１２に通じる上面１０２Ａと、バンプパッド１０４に通じる底部コンタクト表面１０２Ｂとを有し得る。
【００２７】
ダイ１００を基板と相互接続するために、半田バンプ１１２は、基板上のボンドパッドに対して位置合わせされ、そして、熱を用いて溶融させられて、基板との電気的且つ機械的ボンドを形成する。
【００２８】
作動中、半導体ダイ１００は、電圧又は電流入力の形態にある電気的エネルギーを消費し、そして、そのエネルギーの一部を熱として消散させる。熱は、ダイ１００及びダイ１００が取り付けられている基板の両方を、それら各々の熱膨張係数（ＣＴＥ）で膨張させる。ダイ１００のＣＴＥと、基板（半田バンプ１１２を介してダイ１００が相互接続されている）のＣＴＥとは、多くの場合、異なっている。ＣＴＥ値のこの不整合は、半田バンプ１１２並びに例えばＵＢＭ１０２及びルーティング層１０８の誘電体材質１２０等の他の近隣の構造における熱応力の原因になる。半田バンプ１１２に隣接する構造は、熱応力に加えて、基板又はダイ１００の何れかの屈曲及び／又は振動に起因する機械的な応力にさらされ得る。
【００２９】
熱的及び／又は機械的な応力は、ルーティング層１０８（特に、誘電体材質１２０）と、下側層１１６において用いられる他の材質とに潜在的な損傷を与える可能性がある。例えば、超低Ｋ（ｅｘｔｒｅｍｅ  ｌｏｗ  Ｋ；ＥＬＫ）誘電体材質（κ＜３．０の誘電定数を有する）が下側層１１６において用いられ得る。しかし、ＥＬＫ材質は脆弱である傾向があり、機械的又は熱的な応力の下で反り、ひびが入り又は壊れる場合がある。必ずしもＥＬＫではない誘電体材質であっても、熱的且つ機械的な応力にさらされることで損傷を受け得る。
【００３０】
ルーティング層１０８の誘電体材質１２０及び下側層１１６への応力の影響を軽減するために、バンプパッド１０４は、多くの場合、ＵＢＭ１０２よりも大きく形成されている。大きなバンプパッドは、それらがなければ下層の誘電体材質に影響するような応力を吸収するのに役立つ。
【００３１】
図３には、ＵＢＭ１０２及びバンプパッド１０４の表面の相対的サイズが示されており、図３は、図２のＩＩＩ−ＩＩＩ線に沿った従来のダイ１００の一部の平面図を表している。図示されるように、従来のバンプパッド１０４は、ＵＢＭ１０２よりも大きく、したがって、対応する半田バンプ（図３には図示せず）からの機械的且つ熱的な応力を吸収するのに役立ち、それにより、誘電体材質１２０及び下側層１１６の損傷を防止している。
【００３２】
残念なことに、より大きなバンプパッド１０４は、ルーティング層１０８内で伝導性トレース１２２をルーティングするために用いられ得る利用可能な面積を減少させる。加えて、いくつかのトレースは、より大きなパッド１０４の周りをルーティングするために、長く形成される必要がある。前述したように、長いトレースは、抵抗及び容量の増大の一因となり、電力トレースに沿った電圧降下と、信号トレースに沿った伝搬遅延の増大とを次々に招く。さらに、４５ｎｍ以下のプロセス技術を用いて形成された集積回路は、典型的には、小さなサイズであり、そして多くの場合、ＥＬＫ誘電体材質とともにパッケージングされる。そのようなデバイスに対しては、バンプパッド１０４等の大きなバンプパッドは適していないであろう。
【００３３】
そこで、本発明の例示的な実施形態は、ＥＬＫ誘電体材質を伴う使用に適したより小さいサイズのバンプパッドを利用してもよい。より小さなパッドサイズは、空間を解放して、所与の区域内の電力トレース及び接地トレースの密度を増大し得る。逆に、新たに解放された空間は、並列トレース間の間隔を増大させることを可能にし、クロストークを低減し得る。理解されるように、クロストークの低減並びに／又は電力トレース及び接地トレースの増加は、信号品位を改善し且つ性能を高めるのに役立つ。
【００３４】
これに基づき、図４は、本発明の実施形態の例示である半導体ダイ２００の垂直断面図を示している。図５は、図４の例示的なダイ２００の一部の平面図を示している。図示されるように、例示的なダイ２００は、半導体ウエハ（例えば、シリコンウエハ又はガリウムヒ素ウエハ）の一片に形成された集積回路（ＩＣ）と、ＩＣに相互接続されたＩ／Ｏパッド２１４とを含み、Ｉ／Ｏパッド２１４は、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）から作製され得る。
【００３５】
また、ダイ２００は、誘電体材質２２０の１つ以上の層から構成されたルーティング層２０８を含み、誘電体材質２２０の各層は、その上に形成された伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃ（個別に且つ総称して、伝導性トレース２２２）の層を有し得る。ダイ２００は、伝導性トレース２２２の空気への露出から遮蔽して、それにより、酸化を防止するために、パッシベーション層２０６等の保護カバーを含んでもよい。伝導性トレース２２２は、Ｉ／Ｏパッド２１４を、対応するバンプパッド２０４の１つと相互接続してもよい。
【００３６】
複数の半田バンプ２１２は、それぞれが１つのバンプパッド２０４上に存在するように形成されてもよい。半田バンプ２１２は、フリップチップ取り付け方法を用いてダイ２００を基板に取り付けるために用いられ得る。半田バンプ２１２は、基板上の対応するボンドパッドに対して位置合わせされ、そして、リフローされて、電気的且つ機械的なボンドを形成してもよい。フリップチップ取り付け方法は、当業者によく知られている。
【００３７】
各伝導性トレース２２２は、一端にあるＩ／Ｏパッド２１４を、対応するバンプパッド２０４（及びこれに伴う半田バンプ２１２）に接続してもよい。好都合なことに、バンプパッド２０４は、Ｉ／Ｏ相互接続を、ダイ２００上の集積回路に提供する。
【００３８】
理解されるように、他の最適化を妨げないようなバンプパッド配置を考慮することなく、Ｉ／Ｏパッド２１４及び関連するＩ／Ｏドライバ回路の配置を設計することは有利となり得る。Ｉ／Ｏパッド２１４は、区域パッド（ａｒｅａ  ｐａｄｓ）、複数列パッド（ｍｕｌｔｉ―ｒｏｗ  ｐａｄｓ）、周辺パッド（ｐｅｒｉｍｅｔｅｒ  ｐａｄｓ）等であってもよい。Ｉ／Ｏパッド２０４の位置にかかわらず、ルーティング層２０８は、Ｉ／Ｏパッド２１４をバンプパッド２０４に再分配して、半田バンプ２１２を基板上のそれぞれのボンドパッドと位置合わせするために用いられ得る。
【００３９】
伝導性トレース２２２は、典型的には、銅又はアルミニウムから作製されるが、金、鉛、錫、銀、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、ガリウム等の他の金属から作製されてもよい。上記金属の１つ以上からなる合金が用いられてもよい。
【００４０】
半田バンプ２１２への低抵抗実装表面を提供するために、バンプパッド２０４のそれぞれには、アンダーバンプメタライゼーション（ＵＢＭ）２０２が形成され得る。例えば、１つの実施形態においては、各ＵＢＭ２０２上に半田ペーストが堆積されて、各半田バンプ２１２を形成し得る。
【００４１】
各ＵＢＭ２０２は、対応する半田バンプ２１２に通じる上面２０２Ａと、それぞれのバンプパッド２０４に下部で通じる底部コンタクト表面２０２Ｂとを有していてもよい。ＵＢＭ２０２は、上面２０２Ａと底部コンタクト表面２０２Ｂとの間に、例えば、接着サブ層、拡散バリアサブ層、半田濡れサブ層及び任意に酸化バリアサブ層等のいくつかのサブ層（図示せず）を含んでいてもよい。底部コンタクト表面２０２Ｂは、バンプパッド２０４と物理的に接触している。
【００４２】
ＵＢＭ２０２の形成は、洗浄と、絶縁性酸化物除去と、半田バンプ２１２への良好な電気的且つ機械的な接続を行うメタラジー（ｍｅｔａｌｌｕｒｇｙ）の堆積とを含んでいてもよい。半田濡れサブ層は、下層のバンプパッド２０４への半田バンプ２１２の良好なボンディングのために、溶融半田に対して濡れ易い表面を提供する。（図２の半田バンプ１１２と同様に）半田バンプ２１２は、半導体ダイ２００と、基板又は回路基板との間の電気的且つ機械的な相互接続を形成するために、熱を用いて溶解されてもよい。
【００４３】
以下に詳細に説明されるように、ダイ２００のバンプパッド２０４は、ダイ１００のバンプパッド１０４よりも小さい。その結果、ルーティング層２０８は、伝導性トレース２２２をルーティングするために、より大きな余地又は付加的な空間を提供し、伝導性トレース２２２の長さを短くしてもよい。より短いトレースは、トレースの抵抗及び容量の減少をもたらすので、有利である。抵抗値及び容量値の減少は、電力トレースにわたる電圧降下の低減と、信号トレースに沿ったより小さい信号伝搬遅延とを次々にもたらす。
【００４４】
図６は、図５のＶＩ−ＶＩ線に沿った半導体ダイ２００の垂直断面を示している。図６に示されるように、例示的なバンプパッド２０４は、対応するＵＢＭ２０２よりも小さい。例示的なバンプパッド２０４は、金属トレース２２２を経由して、Ｉ／Ｏパッド２１４と相互接続されている。
【００４５】
図２と図４とを比較する（又は図３と図５と比較する）と、より小さいバンプパッド２０４が、概ね、バンプパッド１０４によって占められている同一区域内で、複数の伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃ（個別に且つ総称して、伝導性トレース２２２）をルーティングするのを可能にしていることが観察され得る。バンプパッド１０４及びバンプパッド２０４の相対的なサイズが、図７及び図９にさらに示されている。
【００４６】
ここで、バンプパッド２０４の減少したサイズからもたらされ得るルーティング層２０８内の誘電体材質への応力の効果を軽減するために、１つ以上のトレース２２２は、機械的及び／又は熱機械的応力を吸収することを支援する方法で、バンプパッド２０４の近くにルーティングされ得る。
【００４７】
具体的には、図４〜６に示された特定の実施形態においては、伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃは、ＵＢＭ２０２に隣接するルーティング層２０８を機械的に補強するために、バンプパッド２０４に隣接して通過する。伝導性トレース２２２Ａ，２２２Ｂのうち、バンプパッド２０４に隣接してこれを包囲又は通過する部分は、ＵＢＭ２０２の上面２０２Ａの下方に存在してもよいが、バンプパッド２０４と物理的に接触している底部コンタクト表面２０２Ｂの下方には存在しないであろう。このように、伝導性トレース２２２Ａ，２２２Ｂは、ＵＢＭ２０２に隣接するルーティング層２０８を補強する。したがって、バンプパッド２０４に隣接して通過する伝導性トレース２２２Ａ，２２２Ｂの部分は、バンプパッド２０４に取り付けられた半田バンプからの機械的及び／又は熱的な応力を吸収して、半田バンプ２１２に隣接する下層の誘電体材質２２０を保護してもよい。
【００４８】
図５に示されるように、バンプパッド２０４のそれぞれは、ＵＢＭの上面２０２Ａの平均半径ＲＵＢＭ以上の半径Ｒａｒｅａを有する（すなわち、ＲＵＢＭ＝Ｄ２／２の場合、Ｒａｒｅａ≧ＲＵＢＭ）円形外接区域２２４内に含まれていてもよい。後で詳細に説明されるように、伝導性トレースの少なくともいくつか（例えば、トレース２２２Ａ，２２２Ｂ）は、円形外接区域２２４内に含まれているバンプパッドに直接接触せずに、円形外接区域２２４を通過して、当該含まれているバンプパッドに隣接するルーティング層２０８を機械的に補強してもよい。
【００４９】
バンプパッド２０４と、円形外接区域２２４の内側の伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃの部分とは、従来のバンプパッド１０４と同様の大きさの実効サイズ（応力吸収の観点からの）を有する「仮想パッド」とみなされ得る。外接区域２２４は、対応する半田バンプ（外接バンプパッド２０４上のＵＢＭ表面２０２Ａに形成されている）からの応力を効果的に緩衝することができ、それにより、下層の誘電体材質を応力誘起損傷から保護することができる。言うまでもなく、他の実施形態においては、円形外接区域２２４は、従来のバンプパッド１０４と同じサイズであってよく、又は従来のバンプパッド１０４よりも大きい、若しくは僅かに小さいサイズであってもよい。
【００５０】
異なる形状のパッド、ＵＢＭ及び外接区域の相対的なサイズを比較するためには、所与の形状内で内接する円の直径が、その形状のサイズを表すものと考えてもよい。
【００５１】
図２では、ＵＢＭ１０２の上面１０２Ａ内で内接する円の直径は、約８０μｍ（すなわち、ｄ２≒８０μｍ）であってもよい。つまり、ＵＢＭ上面１０２Ａの内接円半径（ｉｎｒａｄｉｕｓ）は、約８０μｍ／２＝４０μｍである。バンプパッド１０４内で内接する円の直径は、約９２μｍ（すなわち、ｄ３≒９２μｍ）であって、開口１１０内（又は底部コンタクト表面１０２Ｂ内、ｄ１で示される）で内接する円の直径は、約６０μｍ（すなわち、ｄ１≒６０μｍ）であってもよい。
【００５２】
一方、図４における１つの実施形態においては、ＵＢＭ２０２の上面２０２Ａ（内で内接する円）の直径（Ｄ２で示される）は、約８０μｍ（すなわち、Ｄ２≒８０μｍ）であってもよい。バンプパッド２０４（内で内接する円）の直径は、約５０μｍ（すなわち、図４においてＤ３≒５０μｍ）であって、開口２１０（内で内接する円）の直径（図４においてＤ１で示される）は、約４６μｍ（すなわち、Ｄ１≒４６μｍ）であってもよい。各伝導性トレース２２２の幅（Ｗ１で示される）は、約１２μｍであってもよい。当業者に理解されるように、上述の形態は例示のみを目的とし、他の実施形態においては、より大きい又はより小さい寸法が用いられてもよい。
【００５３】
同様に、ＵＢＭ表面２０２Ａ，２０２Ｂと、バンプパッド２０４と、開口２１０とは、同じ形である必要はなく、又は必ずしも八角形である必要はない。むしろ、ＵＢＭ２０２と、バンプパッド２０４と、パッシベーション開口２１０とは、任意の形状を有していてもよく、又は多様なサイズを有していてもよい。それらは、例えば、六角形又は長方形等の他の多角形形状を有していてもよい。また、それらは、他の形状を有していてよく、すなわち、それらは適切なサイズの円、楕円、不規則な形状又は任意の形状であってもよい。
【００５４】
例示的なルーティング層２０８において、バンプパッド２０４の周囲の、又はバンプパッド２０４を包囲している伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃの配置は、有利である。所与の区域において、追加された数の信号ルーティングトレースを許容することに加えて、当該配置は、従来のバンプパッド１０４を大きくすることと比較して、応力に対してより大きな保護を効果的に提供し得る円形外接区域２２４の形態にある応力緩衝ゾーンを形成する。理解されるように、バンプパッド２０４（区域２２４内）に隣接する伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃの部分によって、それらがなければルーティング層２０８における下層の誘電体材質に損傷を与えるであろう応力が吸収される。
【００５５】
図７は、例示的なバンプパッド２０４及び従来のバンプパッド１０４の相対的なサイズ並びに種々の応力緩衝ゾーンに対する輪郭を表す例示的な円形外接区域を示している。区域７０２は、より大きな従来のバンプパッド１０４と、これと同心円状に配置されるより小さな例示的なバンプパッド２０４との間の表面積の差に対応する。従来のバンプパッド１０４では、区域７０２（バンプパッド１０４の一部を形成する）のどの部分も、ルーティングに使用することができない。好都合なことに、区域７０２の部分は、バンプパッド２０４を用いる例示的な実施形態においては、ルーティングトレースのために使用され得る。
【００５６】
しかし、反対に、バンプパッド１０４のような従来のパッドでは、区域７０２の全てが応力を吸収するのに役立つ一方で、本発明の例示的な実施形態では、トレースによって占められる区域７０２の一部のみが応力を吸収してルーティング層２０８を補強する。例示的な実施形態は、区域７０２内での応力吸収を増大するために、伝導性トレースによって覆われる区域７０２の割合を増やしてもよい。
【００５７】
例示的なルーティング層２０８では、応力緩衝ゾーン（応力吸収区域）は、区域７０２に限定される必要はない。むしろ、区域７０２よりも小さいか、又は大きくてもよい。したがって、応力緩衝区域は、バンプパッド２０４と、これに含まれるトレースの一部とを含む第１の円形外接区域２２４’によって定義され得る。図７に示されるように、円形外接区域２２４’は、バンプパッド１０４よりも小さいサイズであってもよい。しかし、バンプパッド２０４を包囲してルーティング層２０８を補強するさらに多くのトレースを用いることによって、バンプパッド１０４よりも大きな応力緩衝ゾーンが形成されてもよい。このことは、図７に示される第２の円形外接区域２２４”によって例示される。理解されるように、所与の円形外接区域（例えば区域２２４”）に含まれるバンプパッドと、伝導性トレースの一部とによって覆われる当該円形外接区域の表面積の割合を増やすことは、含まれているバンプパッドに隣接するルーティング層２０８に対してより大きな機械的補強を提供する。いくつかの実施形態においては、伝導性トレースによって覆われる区域７０２の割合は、約３０％と１００％との間であってもよい。
【００５８】
図８は、例示的な半導体ダイ２００の例示的なルーティング層２０８の平面図を示している。ルーティング層２０８は、集積回路において元となるＩ／Ｏパッド２１４Ａ，２１４Ｂ，２１４Ｃ（個別に且つ総称して、Ｉ／Ｏパッド２１４）と、フリップチップ半田バンプ形成に適する再分配された例示的なバンプパッド２０４Ａ，２０４Ｂ，２０４Ｃ，２０４Ｄ（個別に且つ総称して、バンプパッド２０４）とを含む。Ｉ／Ｏパッドを、対応するバンプパッド（全ては図示されていない）と相互接続するために、伝導性トレース２２２Ｄ，２２２Ｅ，２２２Ｆ，２２２Ｇ，２２２Ｈ，２２２Ｉ，２２２Ｊ，２２２Ｋ，２２２Ｌ（個別に且つ総称して、伝導性トレース２２２）が用いられている。
【００５９】
図１では、５つの信号トレースのみがバンプパッド１０４Ａ及び１０４Ｄの間でルーティングされている。一方、図８では、少なくとも１０の信号トレース、接地トレース、及び電力トレース（すなわち、２２２Ｄ，２２２Ｅ，２２２Ｆ，２２２Ｇ，２２２Ｈ，２２２Ｉ，２２２Ｊ，２２２Ｋ，２２２Ｌ，２２２Ｍ）が、バンプパッド２０４Ａとバンプパッド２０４Ｄとの間に収容され得る。観察されるように、図８のルーティング層は、隣接するトレースを隔てる間隔を狭めることなく、さらに多くの信号トレースを複数のバンプパッドの間に含み、信号密度の改良を促進することができる。
【００６０】
図８において、ルーティング層２０８のための図示される伝導性パターンは、第１の半田バンプをＩ／Ｏパッド２１４Ａに取り付けるための第１のバンプパッド２０４Ａと相互接続された第１の伝導性トレース２２２Ａ’と、第２の半田バンプ及び第２のＩ／Ｏパッド２１４Ｂを取り付けるための第２のバンプパッド２０４Ｂと相互接続された第２の伝導性トレース２２２Ｂ’とを含む。Ｉ／Ｏパッド２１４は、任意の形状を有していてよく、又はダイ２００上のどこへでも配置されてもよい。
【００６１】
また、図９は、例示的な半導体ダイ２００の例示的なルーティング層２０８の平面図を示しており、例示的なルーティング層２０８によって達成される相対的なサイズ及びルーティング密度を説明するために、従来の仮想的なバンプパッドの輪郭１０４Ａ’，１０４Ｂ’，１０４Ｃ’，１０４Ｄ’（個別に且つ総称して、パッド輪郭１０４’）とともに示されている。
【００６２】
図示されるように、伝導性トレース２２２Ｂ’，２２２Ｃ’の一部（例えば、パッド輪郭１０４Ａ’内の部分）は、少なくとも部分的にバンプパッド２０４Ａを包囲し、又はバンプパッド２０４Ａに隣接して通過する。したがって、バンプパッド２０４Ａの近くのトレース２２２Ａ’，２２２Ｂ’，２２２Ｃ’の一部は、バンプパッド２０４Ａに取り付けられた半田バンプからの応力を吸収する。図示された配置は、パッド２０４Ａを包囲する「仮想パッド」又は外接区域（例えば輪郭１０４Ａ’若しくは内部の内接円）を効果的に形成し、パッド２０４Ａに隣接する誘電体層を、熱的及び機械的な応力に起因する潜在的な損傷から保護する。
【００６３】
また、図８及び図９は、追加的なパッド２０４Ｃ，２０４Ｂを示しており、これらのそれぞれは、個々のトレースと相互接続されている。図示されるように、伝導性トレース２２２Ｂ’，２２２Ｃ’は、バンプパッド２０４Ａと直接的に相互接続されていないが、伝導性トレース２２２Ｂ’，２２２Ｃ’の一部は、パッド２０４Ａに隣接する誘電体層を保護するのに役立つ。
【００６４】
有利なことに、半導体ダイ２００を製造するためにコストのかかる追加ステップが不要である。例えば、ダイ２００等の半導体ダイを製造する１つの方法は、アクティブ表面上に形成された一組のＩ／Ｏパッドを含む、少なくとも１つの集積回路（ＩＣ）を有するウエハを調製することを含んでいてもよい。誘電体材質の層を含むルーティング層２０８等のルーティング層は、ウエハ上に形成されてもよい。ルーティング層は、その上に形成される少なくとも１つの伝導性トレースを有していてよく、第１のパッド（例えば、バンプパッド２０４）を第１のＩ／Ｏパッドと相互接続してもよい。また、ルーティング層は、第２のバンプパッドと、第２のＩ／Ｏパッドと、第２のバンプパッドを第２のＩ／Ｏパッドに相互接続する第２の伝導性トレースとを含んでいてもよい。第２の伝導性トレース（例えば、トレース２２２Ｂ’）は、第１のバンプパッド（例えば、図８におけるバンプパッド２０４Ａ）に隣接して通過するように形成されてよく、又は第１のバンプパッドを部分的に包囲してもよい。したがって、第２の伝導性トレースは、第１のバンプパッドに取り付けられた半田バンプからの応力を緩衝して、半田バンプに隣接する下層の誘電体材質を応力から保護し得る。
【００６５】
また、パッシベーション層が形成されてもよい。さらに、製造方法は、バンプパッドを露出させるためにパッシベーション層に開口を形成することと、バンプパッド上に半田バンプを実装し、堆積させ又は取り付けるために、各バンプパッド上にアンダーバンプメタライゼーション（ＵＢＭ）パッドを形成することとを含んでいてもよい。
【００６６】
さらに、方法は、フリップチップ取り付けを用いて、ダイ２００をキャリア基板上に取り付けることを含んでいてもよい。フリップチップ取り付けは当業者によく知られており、例えば、Ｈａｒｐｅｒ，Ｃｈａｒｌｅｓ  Ａ．２００５，Ｅｌｅｃｔｒｏｎｉｃ  Ｐａｃｋａｇｉｎｇ  ａｎｄ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ，４ｔｈ  ｅｄ．Ｎｅｗ  Ｙｏｒｋ：ＭｃＧｒａｗ  Ｈｉｌｌにおいて論じられており、その内容は、参照により本明細書に組み込まれる。
【００６７】
図１０〜図１２は、本発明の別の実施形態の例示である、さらなる半導体ダイ３００の一部を図示している。図示されるように、半導体ダイ３００は、複数の伝導性トレース３２２ａ，３２２ｂ，・・・，３２２ｇ（個別に且つ総称して、伝導性トレース３２２）を含むルーティング層３０８を備えている。ルーティング層３０８は、下側金属層３０４の上部に形成された誘電体３０６を含んでもよい。ＵＢＭ３０２は、半田バンプ３１２によって、基板等へのダイ３００の取り付けを可能にする（図１０）。伝導性トレース２２２（図４−９）のような各伝導性トレース３２２ａ，３２２ｂ，３２２ｃ，・・・，３２２ｇは、Ｉ／Ｏパッド３１４ａ，３１４ｂ，・・・，３１４ｇ（図１２）とともに半導体ダイ３００のＩＣ上に出現し、信号、電力等をＩＣから、及びＩＣに搬送してもよい。しかし、図４〜図９の実施形態と異なり、伝導性トレース３２２ｄは、ＵＢＭ３０２のためのバンプパッドの役割を果たす。このように、ＵＢＭ３０２は、ＵＢＭ３０２用の従来のバンプパッド（バンプパッド１０４のように）として、又はその代わりに作用する、複数の伝導性トレースのうちの１つの伝導性トレース上の接触点から直接延在してもよい。トレース３２２ｄは、ＵＢＭ３０２を越えて、別のＵＢＭ（図示せず）又は他の終点に延在してもよい。
【００６８】
特に、図１０に図示されるように、ＵＢＭ３０２は、誘電体３０６を通して延在する金属化ビア３１０によって、トレース３２２に電気的に相互接続されてもよい。再度図示されるように、トレース３２２ｄに対して略平行に延びる複数の他のトレース３２２は、ＵＢＭ３０２の下方に延在し、図１１を参照して最も良く理解されるように、ＵＢＭ３２２及びルーティング層３０８のための十分な構造補強を提供する。バンプパッドとして作用するトレース３２２ｄは、残りのトレース３２２より大きく形成される必要がなく、アンダーバンプメタライゼーション３０２の下方で物理的に終端する必要もないが、代わりに、Ｉ／Ｏパッド３１４ｄから、関連するＵＢＭのための接触点へ延在し、潜在的に、それを越えて延在してもよい。このように、トレース３２２ｄのような単一トレースが、ＵＢＭ３０２のようないくつかのＵＢＭに信号、電力等を提供する役割を果たしてもよい。同様に、トレース３２２は、付加的空間を占めないため、新しく解放された空間は、トレース３２２間の空間の増加をもたらし、可能性として、より広いトレースをもたらし、クロストークを低減させ、トレース３２２によって搬送される電力を増加させる。理解されるように、補強トレース３２２は、平行である必要はないが、ＵＢＭ３０２のように、ＵＢＭの下方に別様に延在し、ＵＢＭ３０２に隣接する誘電体３０６を補強するように幾何学的に配列され得る。
【００６９】
有利なことに、図８〜図１１に示されたトレース２２２／３２２のためのパターンをルーティングすることは、ルーティング密度の増大を可能にする一方で、それらがなければ、より小さなダイスと共に用いられてますます脆弱になる誘電体材質に対して悪影響を及ぼす半田バンプからの応力の多くを吸収することができる。より小さなバンプパッド２０４、又はバンプパッドとして作用するトレース３２２上の接触点は、より大きな従来のバンプパッドと比ベて、信号、電力／接地のためにさらに多くのルーティングトレース２２２／３２２を可能にする。加えて、より小さなバンプパッド２０４／トレース３２２は、信号伝送に対してより小さな容量になるであろう。
【００７０】
電力トレース及び接地トレースの実効抵抗は、ルーティング層における電力／接地トレースの数を増やすことによって低減することができ、それにより、さらに効率的な電力使用が可能になる。また、本発明の実施形態の例示としての半導体ダイスは、バンプパッド上に形成されたＵＢＭパッドの形状に適合する必要のないバンプパッド形状を可能にする。
【００７１】
好都合なことに、説明された実施形態は、ＵＢＭとルーティング層との間にポリイミドバッファを付加することに関連するコストを回避し得る。
【００７２】
理解されるように、明瞭さを目的として、１層の誘電体材質２２０及び対応する１層の伝導性トレース２２２のみが図４及び図５に示されている。しかし、当業者であれば、他の実施形態において、トレースのいくつかの層が、ルーティング層２０８内で誘電体材質の層によってそれぞれ絶縁されて配置され得ることを容易に理解するであろう。
【００７３】
他の実施形態では、ダイ２００のルーティング層２０８におけるバンプパッドのいくつかのみが、バンプパッドに隣接して通過する伝導性トレースによって包囲されてもよい。ルーティング層２０８を機械的に補強するために、それぞれのＵＢＭに隣接して通過する伝導性トレースを必ずしも有していない、いくつかの他のバンプパッドが存在してもよい。また、対応するＵＢＭの上面よりも小さい例示的なバンプパッド２０４に加えて、対応するＵＢＭよりも大きい他のバンプパッド（バンプパッド１０４のような）が存在してもよい。
【００７４】
本発明の実施形態は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ、ＤＳＰ、並びに種々の標準的なアナログ信号、デジタル信号及び混合された信号の回路パッケージの製造を含む種々の応用において用いられ得る。
【００７５】
言うまでもなく、上述した実施形態は例示的であることのみを意図されており、また限定を意図するものでは決してない。本発明を実施する上述の実施形態は、形態、構成要素の配置、動作の詳細及び順序の多くの修正を許容する。むしろ、本発明は、特許請求の範囲によって画定される本発明の範囲内での全てのそのような修正を包含することが意図されている。
【図１】
2014516472.tif 000003
【図２】
2014516472.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成25年12月25日(2013.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｉ）半導体ウエハの一片の１つの表面に形成された集積回路と、
ｉｉ）前記集積回路と相互接続された複数の入出力（Ｉ／Ｏ）パッドと、
ｉｉｉ）前記表面上に形成された誘電体層と、前記誘電体層上に形成される複数の伝導性トレースとを備えたルーティング層であって、前記伝導性トレースのそれぞれは、前記Ｉ／Ｏパッドから延在するルーティング層と、
ｉｖ）複数の半田バンプのそれぞれ１つを取り付けるための上面をそれぞれ有する複数のアンダーバンプメタライゼーション（ＵＢＭ）であって、各々が、前記Ｉ／Ｏパッドから前記ＵＢＭに延在する前記伝導性トレースによって、対応する１つの前記Ｉ／Ｏパッドと相互接続されている、複数のＵＢＭと、を備え、
前記伝導性トレースの少なくとも１つは、前記ＵＢＭの前記上面の下方を通過して、前記ＵＢＭの１つに隣接する前記ルーティング層を機械的に補強するように幾何学的に配列されている、半導体ダイ。
【請求項２】
前記ルーティング層は、伝導性トレースの複数の層を備え、前記伝導性トレースの複数の層のそれぞれは、少なくとも１つの誘電体層によって、前記伝導性トレースの複数の層のうち他の１つの層から隔てられている、請求項１の半導体ダイ。
【請求項３】
前記伝導性トレースの前記少なくともいくつかは、前記半導体ダイの熱膨張係数と、前記半田バンプが取り付けられた基板の熱膨張係数との不整合に起因する、前記半田バンプのうち対応する１つの半田バンプからの応力を吸収する、請求項１の半導体ダイ。
【請求項４】
前記伝導性トレースの前記少なくともいくつかは、電力トレース、接地トレース及び信号トレースのうち１つを備える、請求項１の半導体ダイ。
【請求項５】
対応するＵＢＭの上面の平均半径ＲＵＢＭ以上の半径Ｒａｒｅａの円形領域として定義された、バンプパッドを含む円形外接区域は、前記含まれたバンプパッドを除くその区域の３０％〜１００％が前記伝導性トレースの一部で覆われている、請求項１の半導体ダイ。
【請求項６】
前記バンプパッドのそれぞれに内接する円の直径は、約５０μｍである、請求項１の半導体ダイ。
【請求項７】
前記ＵＢＭのそれぞれの上面内で内接する円の直径は、約８０μｍであり、前記ＵＢＭのそれぞれの底部コンタクト表面内で内接する円の直径は、約４６μｍである、請求項６の半導体ダイ。
【請求項８】
前記伝導性トレースのそれぞれの幅は、約１２μｍである、請求項７の半導体ダイ。
【請求項９】
前記ダイは、フリップチップ取り付けを用いて前記基板に取り付けられている、請求項１の半導体ダイ。
【請求項１０】
前記パッケージは、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ及びＤＳＰのうち１つである、請求項１の半導体ダイ。
【請求項１１】
半導体ダイであって、
ｉ）１つの表面上に形成された少なくとも１つの集積回路と、前記少なくとも１つの集積回路に接続された複数の入出力（Ｉ／Ｏ）パッドと、
ｉｉ）前記ダイの前記表面上に形成された誘電体層と、前記誘電体層上に形成された複数の伝導性トレースとを備えたルーティング層であって、前記伝導性トレースのそれぞれは、前記Ｉ／Ｏパッドの１つから、前記誘電体層上に形成された複数のアンダーバンプメタライゼーション（ＵＢＭ）の１つに延在する、ルーティング層と、
ｉｉｉ）前記集積回路を基板と電気的に相互接続するために前記ＵＢＭ上に形成された複数の半田バンプと、を備え、
前記伝導性トレースの少なくとも１つは、１つの前記ＵＢＭに接触せずに前記１つの前記ＵＢＭの下方を通過して、前記１つの前記ＵＢＭに隣接する前記ルーティング層を機械的に補強する、半導体ダイ。
【請求項１２】
前記ＵＢＭの少なくとも１つの上に形成された半田バンプをさらに備える、請求項１１の半導体ダイ。
【請求項１３】
半導体ダイのためのルーティング層であって、
ｉ）半田バンプを取り付けるための複数のアンダーバンプメタライゼーション（ＵＢＭ）と、
ｉｉ）前記ＵＢＭのうち対応する１つと、ダイ上に形成された集積回路の複数の入出力（Ｉ／Ｏ）パッドとの間に延在する複数の伝導性トレースと、を備え、
前記伝導性トレースの少なくとも１つは、１つの前記ＵＢＭに接触せずに前記１つの前記ＵＢＭの下方を通過して、前記１つの前記ＵＢＭに隣接する前記ルーティング層を機械的に補強する、ルーティング層。
【請求項１４】
前記ＵＢＭのそれぞれは、多角形、円及び長方形形状のうちの１つである、請求項１３のルーティング層。
【請求項１５】
前記複数の伝導性トレースのそれぞれは、銅、アルミニウム、金、鉛、錫、銀、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル及びガリウムの少なくとも１つを備える、請求項１３のルーティング層。
【請求項１６】
誘電体層をさらに備え、前記複数の伝導性トレースは、前記誘電体層上に形成されている、請求項１３のルーティング層。
【請求項１７】
請求項１３のルーティング層を備える、半導体ダイ。
【請求項１８】
複数の入出力（Ｉ／Ｏ）パッドと相互接続された集積回路（ＩＣ）を有するダイのための半導体ダイを製造する方法であって、
ｉ）誘電体層上に複数の伝導性トレースを形成することであって、前記トレースは、複数のアンダーバンプメタライゼーション（ＵＢＭ）のうち対応するＵＢＭと、前記Ｉ／Ｏパッドとを相互接続し、少なくとも１つの前記伝導性トレースは、１つの前記ＵＢＭに隣接する前記誘電体層を補強するように、前記１つの前記ＵＢＭに接触せずに前記１つのＵＢＭに隣接して通過することと、
ｉｉ）複数の前記半田バンプを、前記ＵＢＭに取り付けることと、
を含む、方法。
【請求項１９】
前記ルーティング層上にパッシベーション層を形成することをさらに含む、請求項１８の方法。
【国際調査報告】
2014516472.tif 000015
2014516472.tif 000016