(57)【要約】  半導体電力スイッチ（Ｑ７）を制御するドライバ回路（１０）は、第１電力ドライバ・トランジスタ（ＱＳ）と、この第１電力ドライバ・トランジスタ（０８）に対して相補的な第２電力ドライバ・トランジスタ（Ｑ５）とを含む。双方の電力ドライバ・トランジスタ（Ｑ５，Ｑ６）は、出力端子が半導体電力スイッチ（Ｑ７）の入力端子｛３４｝に接続されている。第２電力ドライバ・トランジスタ（Ｑ５）の入力端子は、半ブリッジ回路に接続されている。この半ブリッジ回路は、第１プリドライバ・トランジスタ（Ｑ３）と、この第１プリドライバ・トランジスタ＜Ｑ３）に対して相補的な第２プリドライバ・トランジスタ（０４）とを含む。第１および第２プリドライバ・トランジスタ（Ｑ３，Ｑ４）の双方は、出力端子（１８）が第２電力ドライバ・トランジスタ（０５）の入力端子に接続されている。これによって、プリドライバ・トランジスタ（Ｑ３，Ｑ４）に対して、速いスイッチング時間および低電力消費が得られる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体電力スイッチを制御するドライバ回路であって、
第１電力ドライバ・トランジスタと、前記第１電力ドライバ・トランジスタに対して相補的な第２電力ドライバ・トランジスタであって、前記半導体電力スイッチの入力端子に接続された出力端子を有する、前記第１および第２電力ドライバ・トランジスタを含み、
前記第２電力ドライバ・トランジスタの入力端子が、第１プリドライバ・トランジスタと、前記第１プリドライバ・トランジスタに対して相補的な第２プリドライバ・トランジスタとを含む半ブリッジ回路に接続されており、前記第１および第２プリドライバ・トランジスタが、前記第２電力ドライバ・トランジスタの前記入力端子に接続された出力端子を有する、ドライバ回路。
【請求項２】
請求項１記載のドライバ回路において、前記第１プリドライバ・トランジスタの入力端子が、第１プリプリドライバ・トランジスタと、この第１プリプリドライバ・トランジスタに対して相補的な第２プリプリドライバ・トランジスタとを含む半ブリッジ回路に接続されており、第１および第２プリプリドライバ・トランジスタの双方が、前記第１プリドライバ・トランジスタの入力端子に接続された出力端子を有する、ドライバ回路。
【請求項３】
請求項２記載のドライバ回路において、前記第２プリドライバ・トランジスタの入力端子が、前記ドライバ回路の入力に直接接続されており、前記入力が、前記第２プリプリドライバ・トランジスタの入力端子に接続された出力を有する論理インバータにも接続された、ドライバ回路。
【請求項４】
請求項２記載のドライバ回路において、前記第１プリプリドライバ・トランジスタの入力端子が、前記第１プリドライバ・トランジスタの前記出力端子に接続された、ドライバ回路。
【請求項５】
請求項１記載のドライバ回路において、前記第１プリドライバ・トランジスタおよび前記第２プリドライバ・トランジスタの出力間に、電圧リミッタが接続された、ドライバ回路。
【請求項６】
請求項２記載のドライバ回路において、前記第１プリプリドライバ・トランジスタおよび前記第２プリプリドライバ・トランジスタの出力間に電圧リミッタが接続された、ドライバ回路。
【請求項７】
請求項１記載のドライバ回路において、前記第１プリドライバ・トランジスタが、Ｐ−チャネル金属酸化物半導体電界効果トランジスタであり、前記第２プリドライバ・トランジスタが、Ｎ−チャネル金属酸化物半導体電界効果トランジスタである、ドライバ回路。
【請求項８】
請求項２記載のドライバ回路において、前記第１プリプリドライバ・トランジスタが、Ｐ−チャネル金属酸化物半導体電界効果トランジスタであり、前記第２プリプリドライバ・トランジスタが、Ｎ−チャネル金属酸化物半導体電界効果トランジスタである、ドライバ回路。
【請求項９】
請求項１記載のドライバ回路において、前記第１電力ドライバ・トランジスタが、Ｎ−チャネル金属酸化物半導体電界効果トランジスタであり、前記第２電力ドライバ・トランジスタが、Ｐ−チャネル金属酸化物半導体電界効果トランジスタである、ドライバ回路。
【請求項１０】
請求項１記載のドライバ回路に接続された半導体電力スイッチを含み、電気負荷を駆動するために直流電流から交流電圧を生成するインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電力スイッチ用ドライバ回路に関する。
【０００２】
本文書は、２０１１年２月２３日に出願され、DRIVER  CIRCUIT  FOR  A  SEMICONDUCTOR  POWER  SWITCH（半導体電力スイッチ用ドライバ回路）と題する米国仮特許出願第６１／４４５，６２６号に基づいて、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づく優先権を主張する。
【従来技術】
【０００３】
電気負荷は、比較的高い電力によって駆動されるが、ときとして、半導体電力スイッチを利用した電子制御回路によって制御されることがある。このような電子制御回路の典型的な例は、電動機を駆動するために直流電流から交流電圧を生成するインバータである。電力スイッチは、通常、金属酸化物半導体、電界効果トランジスタ（ＭＯＳＦＥＴ）、または絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）である。
【０００４】
電子制御回路の主要電力スイッチを制御するためのゲート・ドライバ回路では、バイポーラおよび相補型の２種類が一般に使用されている。バイポーラ・ゲート・ドライバには、電圧利用度が低い、速度に限度がある、そして異なるターンオン／ターンオフ出力抵抗を適用するのが難しいという欠点がある。相補型構成のゲート・ドライバは、これらの問題を克服するが、論理レベル信号（例えば、０および５ボルト）から電流レベルへの変換が、ドライバ・トランジスタ（例えば、トライ場出力トランジスタ）を駆動するために必要となる。単純な抵抗器およびＰ−チャネルＭＯＳＦＥＴインバータが、通例、この目的のために、電圧リミッタと合わせたプリドライバ(pre-driver)として用いられているが、このプリドライバは、設計選択に依存して、遅いが電力消費が少ない、または速いが電力消費が多いのいずれかである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、半導体電力スイッチを制御する電力ドライバを駆動するために、高速スイッチング速度および低消費電力をもたらすプリドライバ回路が必要とされている。
【課題を解決するための手段】
【０００６】
一実施形態によれば、半導体電力スイッチを制御するためのドライバ回路は、第１ドライバ・トランジスタと、この第１ドライバ・トランジスタに対して相補的な第２ドライバ・トランジスタとを含む。第１および第２電力ドライバ・トランジスタは、各々、半導体電力スイッチの入力端子に接続されている出力を有する。第２電力ドライバ・トランジスタの入力端子は、第１プリドライバ・トランジスタと、第２プリドライバ・トランジスタとを含む半ブリッジ回路に接続されており、第１および第２プリドライバ・トランジスタは、第２電力ドライバ・トランジスタの入力端子に接続されている出力端子を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、半導体電力スイッチおよびドライバ回路を有する電子制御回路の電子回路図である。
【発明を実施するための形態】
【０００８】
図１に示す電子制御回路１０は、回路エレメントの中でもとりわけ、第１段１４（例えば、プリドライバまたはレベル・シフタ段）、および第２段１２（例えば、出力電力段）を含む。一実施形態では、電子制御回路１０は、第２段１２に接続されている負荷を駆動するために、直流電流から交流電圧を生成するインバータを含む。
【０００９】
出力段１２は、半導体電力スイッチＱ７を含む。例えば、半導体電力スイッチＱ７は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）（図１に示すような）、バイポーラ・トランジスタ、ＭＯＳＦＥＴ、サイリスタ、シリコン制御整流器（ＳＣＲ）、あるいは他の適した半導体デバイスまたは半導体デバイスの構成という形態で具体化することができる。半導体電力スイッチＱ７の出力端子３７（例えば、コレクタまたはエミッタ）は、モータ（例えば、交流モータ、誘導モータ、または永久磁石モータ）のような電気負荷に接続される。半導体電力スイッチＱ７の他の端子３８（例えば、エミッタまたはコレクタ）は、ＤＣ電源に接続される（双方とも図示せず）。一実施形態では、ゲート駆動回路は、Ｑ７のエミッタをその接地基準として使用することができる。
【００１０】
図１に示すように、半導体電力スイッチＱ７の入力端子（例えば、ゲートまたはベース）が、抵抗器Ｒ４を介して第１電力ドライバ・トランジスタＱ６の出力端子（例えば、ドレインまたは電極）に接続されている。例えば、第１電力ドライバ・トランジスタＱ６は、図示のように、エンハンスメント型Ｎ−チャネルＭＯＳＦＥＴを含むことができる。Ｑ６のソースは、負電源電圧２８（例えば、−Ｖｃｃ）に接続されている。負電源電圧２８は、接地に対して任意の適した値（例えば、−８ＶＤＣ）とすることができる。Ｑ６の入力端子（ゲート）は、直接電子制御回路１０の第１入力に接続されている。
【００１１】
一実施形態では、半導体電力スイッチＱ７の入力端子３４（例えば、ゲートまたはベース）は、抵抗器Ｒ７を介して電力ドライバ・トランジスタＱ８の出力端子（例えば、ドレインまたは電極）に接続されている。例えば、第１電力ドライバ・トランジスタＱ８は、図示のように、エンハンスメント型Ｎ−チャネルＭＯＳＦＥＴを含むことができる。Ｑ８のソースは、負電源電圧２８（例えば、Ｖｃｃ）に接続されている。Ｑ８の入力端子（ゲート）は、電子制御回路１０の第２入力２４に直接接続されている。
【００１２】
また、Ｑ７の入力端子３４（ゲート）は、抵抗器Ｒ２を介して第２電力ドライバ・トランジスタＱ５の出力端子（ドレイン）にも接続されている。例えば、第２電力ドライバ・トランジスタは、エンハンスメント型Ｐ−チャネルＭＯＳＦＥＴＱ５を含むことができる。Ｑ５のソースは、正電源電圧２６（例えば、＋Ｖｃｃ）に接続されている。正電源電圧２６は、接地に対して任意の適した値（例えば、＋１４ＶＤＣ）とすることができる。直流（ＤＣ）電源電圧（＋Ｖｃｃ）は、キャパシタＣ１およびＣ２によって、接地からバッファまたは分離される。直流電流（ＤＣ）電源電圧−Ｖｃｃは、キャパシタＣ３およびＣ４によって接地からバッファまたは分離される。Ｑ５の入力端子（ゲート）は、第１段１４（例えば、プリドライバまたはレベル・シフタ回路）の出力１８に接続されている。トランジスタＱ５およびＱ６が一緒になって、半導体電力スイッチＱ７の相補電力ドライバを構成する。
【００１３】
第１段（例えば、プリドライバまたはレベル・シフタ回路）は、第１（または出力）プリドライバ・トランジスタＱ３を含む。例えば、第１プリドライバ・トランジスタＱ３は、エンハンスメント型Ｐ−チャネルＭＯＳＦＥＴを含むことができる。このエンハンスメント型Ｐ−チャネルＭＯＳＦＥＴは、出力端子（ドレイン）が出力１８に接続されており、ソースが抵抗器Ｒ３を介して正電源電圧（＋Ｖｃｃ）に接続されている。更に、出力１８は、電圧制限ダイオードＤ２（例えば、ツエナー・ダイオード）のカソードにも接続されており、そのアノードは第２（低い方の）プリドライバ・トランジスタＱ４の出力端子（ドレイン）に接続されている。例えば、第２プリドライバ・トランジスタＱ４は、ソースが負電源端子２８（−Ｖｃｃ）に接続されているエンハンスメント型Ｎ−チャネルＭＯＳＦＥＴを含むことができる。一実施形態では、電圧制限ダイオードＤ２は、１５ＶＣＤブレークダウン電圧というような、正および負電源電圧に対して適した電圧定格を有するツエナー・ダイオードを含むことができる。
【００１４】
第１プリプリドライバ・トランジスタＱ１は、そのソースが抵抗器Ｒ１を介して正電源電圧２６（＋Ｖｃｃ）に接続されており、その出力端子（ドレイン）が他の電圧制限ダイオードＤ１（例えば、ツエナー・ダイオード）のカソードに接続されている。電圧制限ダイオードＤ１は、そのアノードが第２プリプリドライバ・トランジスタＱ２の出力端子（ドレイン）に接続されている。ここで、第１プリプリドライバ・トランジスタＱ１は、エンハンスメント型Ｐ−チャネルＭＯＳＦＥＴを含むことができ、第２プリプリドライバ・トランジスタＱ２は、ソースが負電源電圧２８（−Ｖｃｃ）に接続されているエンハンスメント型Ｎ−チャネルＭＯＳＦＥＴを含むことができる。Ｑ１の入力端子（ゲート）は、直接出力１８に接続されており、更に抵抗器Ｒ５を介して正電源電圧２６（＋Ｖｃｃ）に接続されている。第１プリドライバ・トランジスタＱ３の入力端子（ゲート）は、抵抗器Ｒ６を介して正電源電圧２６（＋Ｖｃｃ）に接続されており、更に第１プリプリドライバ・トランジスタＱ１の出力端子（ドレイン）に直接接続されている。
【００１５】
第２プリドライバ・トランジスタＱ４の入力端子（ゲート）は、電子制御回路１０の第２入力２０に直接接続されている。また、第２入力２０は、論理インバータ２２の入力端子にも接続されている。論理インバータ２２の出力端子は、第２プリプリドライバ・トランジスタＱ２の入力端子（ゲート）に接続されている。論理インバータ２２は、電源電圧３０（例えば、−Ｖｃｃ２）に接続されている。電源電圧３０は、任意の適した電圧（例えば、接地に対して−３Ｖ。これは−Ｖｃｃに対する＋５Ｖに対応すればよい）にすることができる。論理インバータ２２の第２電源電圧入力は、−Ｖｃｃに接続することができる。ここで、論理インバータには、適した異なる電圧（例えば、５Ｖのトランジスタ−トランジスタ・ロジック（ＴＴＬ）電圧）が供給される。
【００１６】
入力１６および２０は、通常では、−Ｖｃｃに対する相補（反転）論理（ＴＴＬ）信号によって駆動される。入力１６および２０における２つの論理信号は、双方が同時にハイになることはできないが、これらは双方共ローになることはできる。また、第２オフ・チャネルには、第３入力２４が供給される。第３入力２４は、第３電力ドライバ・トランジスタＱ８の入力端子（ゲート）に接続されている。第３電力ドライバ・トランジスタＱ８は、エンハンスメント型Ｎ−チャネルＭＯＳＦＥＴの形態であり、そのソースが負電源電圧２８（例えば、−Ｖｃｃ）に接続されており、その出力端子（ドレイン）が、Ｒ４よりも大きな抵抗値を有する抵抗器Ｒ７を介して、Ｑ７の入力（ゲート）に接続されている。この第２オフ・チャネルは、高電流障害の間入力１６を介するよりも遅くＱ７をターンオフし、ターンオフの間の高電流変化速度によるＱ７の過剰電圧を回避するために使用される。通常では、３つの論理入力１６、２０、２４の内１つだけがハイになる。つまり、第１入力１６が論理０即ちロー論理レベル（例えば、−Ｖｃｃに対して０Ｖ）にある場合、第２入力２０は１即ちハイ論理レベル（例えば、−Ｖｃｃに対して＋５Ｖ）となる。この場合、第１電力ドライバ・トランジスタＱ６はオフになる。一方、第２ドライバ・トランジスタＱ４のゲートは、負電源電圧２８（−Ｖｃｃ）に対して＋５Ｖにあり、つまりＱ４はオンになるので、出力１８を接地に対して＋７Ｖにスイッチングし、こうして第２電力ドライバ・トランジスタＱ５をスイッチングし、したがって半導体電力スイッチＱ７をスイッチングし、最終的に負荷をオンにする。論理インバータ２２の出力は、負電源電圧２８（−Ｖｃｃ）に対して０Ｖになる。つまり、Ｑ２はオフになり、一方Ｑ１はオンになる。何故なら、出力１８つまりＱ１のゲートが接地に対して＋７Ｖになるからである。Ｑ１がオンになったので、Ｑ３のゲートは＋Ｖｃｃとなり、したがってＱ３はオフになる。
【００１７】
一方、第１入力１６が論理１（−Ｖｃｃに対して＋５Ｖ）である場合、第２入力はゼロ（−Ｖｃｃに対して０Ｖ）になる。この場合、第１電力ドライバ・トランジスタＱ６はオンになる。一方、第２ドライバ・トランジスタＱ４の出力は、−Ｖｃｃに対して０Ｖになり、したがってＱ４はオフになる。論理インバータ２２の出力は、−Ｖｃｃに対して＋５Ｖになる。したがって、Ｑ２はオンになり、Ｑ１のソースおよびＱ３のゲートを、接地に対して＋７Ｖに引き上げる。その結果、Ｑ３はオンになり、出力１８は＋Ｖｃｃとなって、第２電力ドライバ・トランジスタＱ５をスイッチングし、したがって半導体電力スイッチＱ７をスイッチングし、最終的に負荷をオフにする。次いで、Ｑ１もオフになる。同じことは、第３入力２４が論理１になったときにも当てはまる。
【００１８】
第１プリドライバ・トランジスタＱ３および第２プリドライバ・トランジスタＱ４は、一緒になって第１段（例えば、プリドライバおよびレベル・シフタ回路）の出力１８を駆動するための相補半ブリッジ（例えば、第１相補半ブリッジ）を構成する。相補半ブリッジは、先に記載した状況、または異なる動作モードにおいて有利であり、出力１８をロー電位に移すためには高い定常電力消散は必要ないが、記載した状態間で高速遷移を可能にする。第１プリプリドライバ・トランジスタＱ１および第２プリプリドライバ・トランジスタＱ２は、一緒になって、第１プリドライバ・トランジスタＱ３の入力端子（ゲート）を制御するための他の相補半ブリッジ（例えば、第２相補半ブリッジ）を構成する。これも、第１プリドライバ・トランジスタＱ３の制御入力をロー電位にするために高い定常状態電力消散を必要としないが、高いスイッチング速度を可能にする。プルアップ抵抗器Ｒ３は、電力消散ではなくＱ５に対するスイッチング速度の要件に基づいてそのサイズを決めることができ、通例では十分に小さい。Ｑ３、Ｑ４で構成された相補半ブリッジの出力抵抗値は、オンおよびオフ状態双方において十分に低くすることができ、したがって、１つのトランジスタおよび抵抗器による従来の解決策よりも遙かに早く第２電力ドライバ・トランジスタＱ５を駆動することができる。
【００１９】
第１段１４の相補半ブリッジは、出力端子１８におけるオンおよびオフ状態双方において、出力インピーダンスの低下または出力抵抗の低下をサポートし、第２段（例えば、電力ドライバ・トランジスタＱ５において）の高速で効率的な駆動を容易にする。第１および第２プリドライバ・トランジスタ（例えば、それぞれ、トランジスタＱ３およびＱ４）は、各々、出力端子（例えば、ドレイン）が第２電力ドライバ・トランジスタ（例えば、トランジスタＱ５）の入力端子に結合されており、Ｑ４は電圧制限ダイオードＤ２を介して結合されているので、第１段１４のドライバ回路は、プリドライバ・トランジスタに対して低い電力消費で比較的速いスイッチング時間を容易に得ることができる。
【００２０】
以上、好ましい実施形態について説明したが、添付した特許請求の範囲において定められている本発明の範囲から逸脱することなく、種々の変更を行うことができることは明白であろう。
【図１】
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【国際調査報告】
2014515198.tif 000004
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