(57)【要約】  積層基板と関連した特徴の間に最小の垂直相互接続がある、関連する回路の配置に関して積層方式を用いて基板上の画素配列の領域を最適化するハイブリッド撮像センサの実施形態が開示される。最大化された画素配列サイズ／ダイサイズ（領域の最適化）の実施形態が開示され、デジタルイメージングの産業に共通する特定の応用についての改善された画質、改善された機能、および改善されたフォームファクタをもたらす最適化された撮像センサも開示される。上記の実施形態は、垂直相互接続を用いた列またはサブ列のハイブリッド画像センサ内のＡＤＣまたは列の回路のバンプを交互に配置するシステム、方法、およびプロセスを含むことができ、また、それらを開示する。
2014514782.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板および少なくとも１つの第２の次の(subsequent)支持用基板を含む複数の基板と、
画素配列(array)と、
複数の相互接続(interconnects)と、
複数の支援(support)回路と
を備える撮像センサであって、
前記複数の基板のうちの前記第１の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第１の基板に対して遠隔に(remotely)配置される(disposed)前記少なくとも１つの第２の次の支持用基板上に配設され、
前記複数の支援用回路が、前記第１の基板と前記少なくとも１つの第２の次の支持用基板の間に配設される前記複数の相互接続を介して、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記第２の次の支持用基板が、撮像される対象に対して前記画素配列の背後に配設され、
前記複数の相互接続が、前記画素配列の画素ピッチより大きい距離で互いに対して(relative to one another)間隔をおいて(spaced)配置される、撮像センサ。
【請求項２】
前記撮像センサが裏面照射される、請求項１に記載の撮像センサ。
【請求項３】
前記複数の基板が、複数の第２の次の支持用基板をさらに備える、請求項１に記載の撮像センサ。
【請求項４】
前記画素配列が、前記第１の基板の表面の実質的大部分(substantial majority)を覆う、請求項１に記載の撮像センサ。
【請求項５】
前記画素配列が、前記第１の基板の表面の２５パーセントより多くを覆う、請求項１に記載の撮像センサ。
【請求項６】
前記画素配列が、前記第１の基板の表面の４０パーセントより多くを覆う、請求項１に記載の撮像センサ。
【請求項７】
前記画素配列が、前記第１の基板の表面の７０パーセントより多くを覆う、請求項１に記載の撮像センサ。
【請求項８】
前記画素配列が、前記第１の基板の表面の９０パーセントより多くを覆う、請求項１に記載の撮像センサ。
【請求項９】
前記支援用回路の１つが、アナログ・デジタル変換器である、請求項１に記載の撮像センサ。
【請求項１０】
前記支援用回路の１つが、増幅器回路である、請求項１に記載の撮像センサ。
【請求項１１】
前記少なくとも１つの第２の次の支持用基板が、積み重ねられた(stacked)構成(configuration)で前記第１の基板とＺ次元に揃えられる(aligned in the Z-dimension)、請求項１に記載の撮像センサ。
【請求項１２】
前記第２の次の支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる(displaced laterally therefrom)、請求項１に記載の撮像センサ。
【請求項１３】
前記第１の基板が、主にシリコン材料で作製される、請求項２に記載の撮像センサ。
【請求項１４】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項２に記載の撮像センサ。
【請求項１５】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項２に記載の撮像センサ。
【請求項１６】
前記第１の基板および前記複数の第２の次の支持用基板が、揃った状態で(in alignment)積み重ねられ(stacked)、それによって複数の通信列が、多層(multi-layer)スタックで形成される、請求項３に記載の撮像センサ。
【請求項１７】
前記複数の相互接続の各々がバンプ(bump)であり、幅２画素(two pixels in width)より大きい、バンプからバンプ(bump to bump)の距離を含む、請求項１に記載の撮像センサ。
【請求項１８】
前記バンプからバンプの距離が、幅４画素より大きい、請求項１７に記載の撮像センサ。
【請求項１９】
前記バンプからバンプの距離が、幅８画素より大きい、請求項１７に記載の撮像センサ。
【請求項２０】
バンプピッチが、
【数１】
2014514782.tif 000004
より大きい、請求項１７に記載の撮像センサ。
【請求項２１】
前記画素配列が、複数の画素列から構成され、各画素列が複数の画素を含み、
前記画素配列内の前記複数の画素列の各々が、共通の源(origin)から読み出される第１の列から順にバスに読み出され、第２の列が、前記第２の列に対して以前に読み出された画素列とは異なると共に、前記第２の列に対して続いて読み出される画素列とは異なる第１の行から読み出される、
請求項１に記載の撮像センサ。
【請求項２２】
前記第１の行が、前記以前に読み出された画素列および前記続いて読み出される画素列の行位置から少なくとも２行分の位置だけ遠くに間隔をおいて配置される、請求項２１に記載の撮像センサ。
【請求項２３】
第１の基板および少なくとも１つの第２の次の支持用基板を含む複数の基板と、
画素配列と、
複数の相互接続と、
複数の支援用回路と、
前記複数の基板のうちの前記第１の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第１の基板に対して遠隔に配置される前記少なくとも１つの第２の次の支持用基板上に配設され、
前記複数の支援用回路が、前記第１の基板と前記少なくとも１つの第２の次の支持用基板の間に配設される前記複数の相互接続を介して、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記第２の次の支持用基板が、撮像される対象に対して前記画素配列の背後に配設され、
前記画素配列が、前記第１の基板の第１の表面の大部分を覆い、
前記複数の相互接続が、前記画素配列の画素ピッチより大きい距離で互いに対して間隔をおいて配置される、撮像センサ。
【請求項２４】
前記撮像センサが裏面照射される、請求項２３に記載の撮像センサ。
【請求項２５】
前記複数の基板が、複数の第２の次の支持用基板をさらに備える、請求項２３に記載の撮像センサ。
【請求項２６】
前記画素配列が、前記第１の基板の表面の実質的大部分を覆う、請求項２３に記載の撮像センサ。
【請求項２７】
前記画素配列が、前記第１の基板の表面の５５パーセントより多くを覆う、請求項２３に記載の撮像センサ。
【請求項２８】
前記画素配列が、前記第１の基板の表面の６０パーセントより多くを覆う、請求項２３に記載の撮像センサ。
【請求項２９】
前記画素配列が、前記第１の基板の表面の７０パーセントより多くを覆う、請求項２３に記載の撮像センサ。
【請求項３０】
前記画素配列が、前記第１の基板の表面の９０パーセントより多くを覆う、請求項２３に記載の撮像センサ。
【請求項３１】
前記支援用回路の１つが、アナログ・デジタル変換器である、請求項２３に記載の撮像センサ。
【請求項３２】
前記支援用回路の１つが、増幅器回路である、請求項２３に記載の撮像センサ。
【請求項３３】
前記少なくとも１つの第２の次の支持用基板が、積み重ねられた構成で前記第１の基板とＺ次元に揃えられる、請求項２３に記載の撮像センサ。
【請求項３４】
前記少なくとも１つの第２の次の支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる、請求項２３に記載の撮像センサ。
【請求項３５】
前記第１の基板が、主にシリコン材料で作製される、請求項２４に記載の撮像センサ。
【請求項３６】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項２４に記載の撮像センサ。
【請求項３７】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項２４に記載の撮像センサ。
【請求項３８】
前記第１の基板および前記複数の第２の次の支持用基板が、揃った状態で積み重ねられ、それによって複数の通信列が、多層スタックで形成される、請求項２５に記載の撮像センサ。
【請求項３９】
前記複数の相互接続の各々がバンプであり、幅２画素より大きいバンプからバンプの距離を含む、請求項２３に記載の撮像センサ。
【請求項４０】
前記バンプからバンプの距離が、幅４画素より大きい、請求項３９に記載の撮像センサ。
【請求項４１】
前記バンプからバンプの距離が、幅８画素より大きい、請求項３９に記載の撮像センサ。
【請求項４２】
バンプピッチが、
【数２】
2014514782.tif 000005
より大きい、請求項３９に記載の撮像センサ。
【請求項４３】
前記画素配列が、複数の画素列から構成され、各画素列が複数の画素を含み、
前記画素配列内の前記複数の画素列の各々が、共通の源から読み出される第１の列から順にバスに読み出され、第２の列が、前記第２の列に対して以前に読み出された画素列とは異なると共に、前記第２の列に対して続いて読み出される画素列とは異なる第１の行から読み出される、
請求項２３に記載の撮像センサ。
【請求項４４】
前記第１の行が、前記以前に読み出された画素列および前記続いて読み出される画素列の行の位置から少なくとも２つの行の位置だけ離れて間隔をおいて配置される、請求項４３に記載の撮像センサ。
【請求項４５】
複数の基板と、
画素配列と、
複数の支援用回路と
を備える撮像センサであって、
前記複数の基板のうちの第１の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第１の基板に対して遠隔に配置される少なくとも１つの続く支持用基板上に配設され、
前記複数の支援用回路が、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記少なくとも１つの続く支持用基板が、撮像される対象に対して前記画素配列の背後に配設され、
前記画素配列が、前記第１の基板の第１の表面の少なくとも４０パーセントを覆い、
前記第１の基板の前記画素配列が、前記複数の基板の各々に配設された複数のそれぞれのリードバスを通じて前記少なくとも１つの続く支持用基板上に配設された前記複数の支援用回路と電気的に通信し、相互接続を通じて電子的に接続される、撮像センサ。
【請求項４６】
前記撮像センサが裏面照射される、請求項４５に記載の撮像センサ。
【請求項４７】
前記少なくとも１つの続く支持用基板が、複数の続く支持用基板を含む、請求項４５に記載の撮像センサ。
【請求項４８】
前記画素配列が、前記第１の基板の表面の実質的大部分を覆う、請求項４５に記載の撮像センサ。
【請求項４９】
前記画素配列が、前記第１の基板の表面の５０パーセントより多くを覆う、請求項４５に記載の撮像センサ。
【請求項５０】
前記画素配列が、前記第１の基板の表面の６０パーセントより多くを覆う、請求項４５に記載の撮像センサ。
【請求項５１】
前記画素配列が、前記第１の基板の表面の７０パーセントより多くを覆う、請求項４５に記載の撮像センサ。
【請求項５２】
前記画素配列が、前記第１の基板の表面の９０パーセントより多くを覆う、請求項４５に記載の撮像センサ。
【請求項５３】
前記複数の支援用回路のうちの１つが、アナログ・デジタル変換器である、請求項４５に記載の撮像センサ。
【請求項５４】
前記支援用回路の１つが、増幅器回路である、請求項４５に記載の撮像センサ。
【請求項５５】
前記少なくとも１つの続く支持用基板が、前記第１の基板と揃えられる、請求項４５に記載の撮像センサ。
【請求項５６】
前記少なくとも１つの続く支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる、請求項４５に記載の撮像センサ。
【請求項５７】
前記第１の基板が、主にシリコン材料で作製される、請求項４６に記載の撮像センサ。
【請求項５８】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項４６に記載の撮像センサ。
【請求項５９】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項４６に記載の撮像センサ。
【請求項６０】
前記第１の基板および前記複数の続く支持用基板が、揃った状態で積み重ねられ、それによって複数の通信列が、多層スタックで形成される、請求項４７に記載の撮像センサ。
【請求項６１】
前記複数の相互接続の各々がバンプであり、幅２画素より大きい、バンプからバンプの距離を含む、請求項４５に記載の撮像センサ。
【請求項６２】
前記バンプからバンプの距離が、幅４画素より大きい、請求項６１に記載の撮像センサ。
【請求項６３】
前記バンプからバンプの距離が、幅８画素より大きい、請求項６１に記載の撮像センサ。
【請求項６４】
バンプピッチが、
【数３】
2014514782.tif 000006
より大きい、請求項６１に記載の撮像センサ。
【請求項６５】
前記画素配列が、複数の画素列から構成され、各画素列が複数の画素を含み、
前記画素配列内の前記複数の画素列の各々が、共通の源から読み出される第１の列から順にバスに読み出され、第２の列が、前記第２の列に対して以前に読み出された画素列とは異なると共に、前記第２の列に対して続いて読み出される画素列とは異なる第１の行から読み出される、
請求項４５に記載の撮像センサ。
【請求項６６】
前記第１の行が、前記以前に読み出された画素列および前記続いて読み出される画素列の行位置から少なくとも２行分の位置だけ遠くに間隔をおいて配置される、請求項６５に記載の撮像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、電磁センシングおよび電磁センサに関し、低エネルギー電磁入力状態、および低エネルギー電磁スループット条件にも関する。本開示は、より詳細には、必ずしも全部ではないが、基板同士の間に最小の垂直相互接続があるハイブリッド画像センサ、および関連したシステム、方法および特徴について積層方式を用いるのに望まれる許容誤差の最適化に関する。
【背景技術】
【０００２】
一般に、画像／カメラ技術を利用し、その使用を含む電子装置の数の普及がある。例えば、スマートフォン、タブレットコンピュータ、および他のハンドヘルドコンピュータ装置は全て、画像／カメラ技術を含み、それを利用する。画像／カメラ技術の使用は、家庭用電化製品の産業に限られない。様々な他の使用分野も、様々な産業的応用、医学的応用、家庭およびビジネス用防犯／監視応用、他多数を含む画像／カメラ技術を利用する。実際に、画像／カメラ技術は、ほとんど全ての産業で利用される。
【０００３】
普及により、市場では、ますます小型の高解像度の撮像センサの需要が目覚ましく増大している。高分解能および高解像度は、より多くのデータが比較的小さい空間内で移動されなければならないことを意味する。本開示の装置、システムおよび方法は、サイズおよびフォームファクタが考慮事項である任意のイメージング応用において利用することができる。電荷結合素子（ＣＣＤ）、もしくは相補型金属酸化物半導体（ＣＭＯＳ）、または現在知られているまたは将来知られることになり得る他の任意の画像センサなどのいくつかの異なるタイプの撮像センサが、本開示によって利用できる。
【０００４】
典型的には、ＣＭＯＳ画像センサは、画素配列全体、ならびに関連する回路、例えばアナログ・デジタル変換器および／または増幅器などを単一のチップに取り付ける。ＣＭＯＳ画像センサのサイズの制限はしばしば、ますます増えるより多くのデータをいっそうより小さい範囲内で移動することを必要とする。回路間のコンタクトパッドは、ＣＭＯＳ画像センサの設計および製造において考慮されなければならないいくつかの考慮事項により、センサと信号処理などの他の重要な機能との間でますます小さく製造され得る。したがって、例えば、画素配列の面積が増大すると、関連する回路が占め得る面積が減少するために、Ａ／Ｄ変換または他の信号処理機能などの他の面積においてトレードオフを伴い得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明の一実施例は、例えば、相互接続を最適化する許容誤差がある画像センサに関する。
【課題を解決するための手段】
【０００６】
本開示は、第１の基板上の画素配列を最適化および最大化し、続く基板上の関連する回路を積層化することによって、信号処理の質を犠牲にすることなく画素配列を最適化および最大化する。本開示は、基板上の画素配列の領域の最適化を利用するために裏面照射および他の領域の進歩を利用する。積層方式および積層構造によって、小さいチップサイズを維持しつつ、高機能の大規模回路の利用を可能にする。
【０００７】
本開示の特徴および利点は、後述の説明に記載されることになり、一部はこの説明から明らかであり、または過度の実験をすることなく本開示の実施によって知ることができる。本開示の特徴および利点は、添付の特許請求の範囲に特に挙げられた手段および組合せによって理解することおよび得ることができる。
【０００８】
本開示の特徴および利点は、添付図面に関連して提示される続く詳細な説明の検討から明らかになろう。
【図面の簡単な説明】
【０００９】
【図１ａ】単一の基板上に構成される撮像センサの一実施形態の概略図である。
【図１ｂ】本開示の教示および原理による、画素配列に対する処理回路の遠隔配置を示す撮像センサの一実施形態の概略図である。
【図２】本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態の概略図である。
【図３ａ】モノリシック回路上に作製された撮像センサの一実施形態の斜視図であって、支援用回路が幅１画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｂ】モノリシック回路上に作製された撮像センサの一実施形態の上面図であって、支援用回路が幅１画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｃ】図３ａからとった画素および支援用回路を含む単一の列の斜視図である。
【図３ｄ】図３ｂからとった画素および支援用回路を含む単一の列の上面図である。
【図３ｅ】モノリシック回路上に作製された撮像センサの一実施形態の斜視図であって、支援用回路が幅２画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｆ】モノリシック回路上に作製された撮像センサの一実施形態の上面図であって、支援用回路が幅２画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｇ】本開示の教示および原理による、画素配列が第１の基板上にあると共に、支援用回路が第２のまたは次の基板上に位置し、複数の基板を接続する相互接続およびビアが示されている、複数の基板上に構築された撮像センサの一実施形態の斜視図である。
【図３ｈ】図３ｇの複数の基板上に構築された撮像センサの実施形態の正面図である。
【図３ｉ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
【図３ｊ】間に電気的接続を示す図３ｉからとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｋ】間に電気的接続を示す図３ｉおよび図３ｊからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｌ】間に電気的接続を示す図３ｉおよび図３ｊからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｍ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｎ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置し、回路列が幅２画素および画素列の長さの半分である、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｏ】間に電気的接続を示す図３ｎの最右列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｐ】間に電気的接続を示す図３ｎおよび図３ｏからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｑ】間に電気的接続を示す図３ｎおよび図３ｏからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｒ】間に電気的接続を示す図３ｎの最左列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｓ】間に電気的接続を示す図３ｎおよび図３ｒからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｔ】間に電気的接続を示す図３ｎおよび図３ｒからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｕ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置し、回路列が幅４画素である、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｖ】間に電気的接続を示す図３ｕの最右列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｗ】間に電気的接続を示す図３ｕおよび図３ｖからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｘ】間に電気的接続を示す図３ｕおよび図３ｖからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｙ】間に電気的接続を示す図３ｕの最右列の、左側へ隣接した列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｚ】間に電気的接続を示す図３ｕおよび図３ｙからとった画素の単一の列および回路の単一の列の正面図である。
【図３ａａ】間に電気的接続を示す図３ｕおよび図３ｙからとった画素の単一の列および回路の単一の列の側面図である。
【図４】本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。
【図５】本開示の教示および原理による、回路の一部が比較的遠隔に配置される、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。
【図６】本開示の教示および原理による、様々な画素配列による様々な割合の適用範囲を有する第１の基板の一実施形態を示す図である。
【図７】本開示の教示および原理による、複数の画素配列を有する一実施形態を示す図である。
【図８】本開示の教示および原理による、最適化された画素配列および関連する回路または支援用回路が積み重ねられている画像センサの一実施形態を示す図であって、光源を示す図である。
【図９】本開示の教示および原理による、最適化された画素配列および関連する回路または支援用回路が積み重ねられている画像センサの裏面照射される実施形態を示す図である。
【図１０】本開示の教示および原理による、画素配列が全ての前記支援用回路からより遠隔に設置される、画像センサの一実施形態を示す図である。
【図１１】本開示の教示および原理による異なるサイズの積層基板を有する画像センサの一実施形態を示す図である。
【図１２】各画素列が別の画素列と共にリードバスを共有しない、画素構造の一実施形態を示す図である。
【図１３】リードバスに対して画素列の水平２ウェイ共有があり、２つの画素列当たり１つのリードバスが存在するようになっている、画素構造の一実施形態を示す図である。
【図１４】本開示の教示および原理による正面照射される画素配列を有する複数の基板上に構築された撮像センサの一実施形態を示す図である。
【図１５】複数の画素を含むリード領域に分割された画素配列を有する撮像センサの一実施形態を示す図である。
【図１６】複数の基板と、複数の画素を含むリード領域に分割された画素配列からのデータにアクセスするための複数のバスの接続とを有する撮像センサの一実施形態を示す図である。
【図１７ａ】本開示の教示および原理による、相互接続が画素配列内の画素に対して間隔をおいて配置される、画素配列の一実施形態を示す図である。
【図１７ｂ】本開示の教示および原理による、相互接続が画素配列内の列に対して間隔をおいて配置される画素配列の一実施形態を示す図である。
【図１７ｃ】本開示の教示および原理による、相互接続が画素配列内の領域に対して間隔をおいて配置される画素配列の一実施形態を示す図である。
【図１８ａ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１８ｂ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１８ｃ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１８ｄ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１８ｅ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１８ｆ】本開示の教示および原理による、画素配列内の一定の画素領域に対して相互接続が間隔をおいて配置され得る、画素配列の実施形態を示す図である。
【図１９】本開示の原理および教示による、相互接続／バンプを間隔をおいて配置する方法を示す図である。
【図２０】各画素領域が、専用支援回路が専用にされる画素領域内の画素によって生成されるデータの処理だけに専用にされる少なくとも１つの支援回路を有することができるように、画素領域の専用支援回路が使用できる、一実施形態を示す図である。
【図２１】本開示の原理および教示の拡張性を示す概略的に大きい画像センサの一実施形態を示す図である。
【図２２】本開示の原理および教示の拡張性を示す概略的に大きい画像センサの一実施形態を示す図である。
【発明を実施するための形態】
【００１０】
本開示による原理の理解を促進するために、次に、図面に示された実施形態の参照がなされ、特定の言語がそれを説明するために使用される。それにも関わらず、本開示の範囲について限定のないことがそれによって意図されると理解されよう。本開示を手に入れた当業者に通常思い浮かぶ、本明細書に示された本発明の特徴の任意の変更およびさらなる修正、ならびに本明細書に示されるような本開示の原理の何らかのさらなる応用は、特許請求の範囲に記載された本開示の範囲内とみなされるべきである。
【００１１】
垂直相互接続を用いた列またはサブ列のハイブリッド画像センサ内のＡＤＣまたは列の回路のバンプを交互に配置する装置、システム、方法、およびプロセスが、開示および説明される前に、構造、構成、工程段階、および材料は多少変更され得るものだから、本開示は、本明細書に開示されたそのような特定の構造、構成、工程段階、および材料に限定されないことを理解されたい。本明細書に用いられる専門用語は、特定の実施形態を説明するために使用されるものにすぎず、本開示の範囲は、添付の特許請求の範囲およびその均等物によってのみ限定されるものであるから、専門用語は限定するものではないということも理解されたい。
【００１２】
本明細書および添付の特許請求の範囲に使用されるとき、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈上明らかに他に示さない限り、複数の概念を含むことに留意しなければならない。
【００１３】
本開示の主題を説明およびクレームするとき、以下の専門用語は、以下に述べる定義に従って使用される。
【００１４】
本明細書に用いられるとき、用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む、備える（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「ことを特徴とする（ｃｈａｒａｃｔｅｒｉｚｅｄ  ｂｙ）」、およびその文法的に等価な表現は、追加の記載されていない要素または方法ステップを除外しない非排他的なまたはオープンエンドの用語である。
【００１５】
本明細書に用いられるとき、語句「からなる（ｃｏｎｓｉｓｔｉｎｇ  ｏｆ）」およびその文法的に等価な表現は、請求項に記載されていないいかなる要素またはステップも除外する。
【００１６】
本明細書に用いられるとき、語句「本質的に〜からなる（ｃｏｎｓｉｓｔｉｎｇ  ｅｓｓｅｎｔｉａｌｌｙ  ｏｆ）」およびその文法的に等価な表現は、請求項の範囲を、記載された構成要素またはステップ、ならびにクレームされた開示の基本的かつ新規な１つまたは複数の特徴に実質的に影響しない構成要素またはステップに限定する。
【００１７】
本明細書に用いられるとき、用語「近位」は、起点に最も近い部分という概念を幅広く指すものとする。
【００１８】
本明細書に用いられるとき、用語「遠位」は、一般に、近位の反対を指すものであり、つまり、文脈に応じて、起点からより遠い部分、または最も遠い部分という概念を指すものとする。
【００１９】
デジタルイメージングは、静止画であろうと動画であろうと、画像データを記録するために使用される装置に関して課せられる多くの制約を有する。本明細書中に述べられるように、撮像センサは、少なくとも１つの基板上に配設される画素配列および支援用回路を備えることができる。通常、装置は、用途に応じて撮像センサのフォームファクタに対する実際的で最適な制約を有する。大部分の用途、特に商業的利用の場合に関しては、通常はサイズが制約である。サイズがほとんど制約されないように思われる宇宙空間の用途であっても、撮像装置が軌道に打ち上げられ、重力に打ち勝つ必要があるので、サイズは、依然として問題である。加えて、特に家庭用電化製品では、撮像装置／カメラによって加わる大きさは、可能性のある他の機能的なハードウェアまたは電地の容量／寿命を奪い去る。したがって、サイズは、ほとんど常に、撮像センサを用いるどの用途でも対処しなければならない制約である。
【００２０】
多くの場合、撮像装置のフォームファクタは制約される。画素配列に対して横方向／水平方向に制限のない領域または占有面積が存在でき、あるいは画素配列の真後ろに垂直に豊富な空間が存在し得る。しばしば、それは、取り付け品についての検討事項である画素配列ではなく、収容されることが必要である支援用回路である。支援用回路は、アナログ・デジタル変換器、電力回路、パワーハーベスタ、増幅器回路、専用信号プロセッサ、およびフィルタ、データ伝送用の直列化回路などであり得るが、必ずしもそれらに限定されない。回路に加えて、光フィルタおよびレンズなどの物理的特性要素が必要とされ得る。上記の全てのことは、撮像装置のフォームファクタを決定および設計するときに検討されなければならず、従来より産業は、その時代の画像センサを設計するときに支援用回路の横方向配置または水平配置を選んできた。しかしそれでも、横方向または水平方向のフォームファクタよりもむしろより垂直なフォームファクタから恩恵を受ける多くの応用が存在する。
【００２１】
（画素配列に対して）比較的垂直なフォームファクタを有する撮像装置から恩恵を受ける応用の一例は、スコープの使用を必要とする使用分野におけるものである。例えば、工業用スコープおよび医療用内視鏡は、装置の管腔内に格納できる画像センサから恩恵を受ける。そのようなスコープ応用では、スコープの管腔内に配設できる画像センサが有利であり得る。次いで、管腔の内径（円い場合）は、画像センサの最大経（円形）を定めることになる。３ｍｍから１５ｍｍのよくある管腔のサイズの範囲の場合、画像センサは、内径の制約による横方向のフォームファクタの検討事項に大きく制限されることが理解されよう。したがって、より垂直な構成が有利であり得る。
【００２２】
上述の通りサイズが問題であるが、画素数は、特定の応用に関係なく産業全体で上昇し続け、しばしば、コンピュータのモニタまたはテレビなどの画像が記録された後に画像を実際に見るのに使用される手段を凌駕する。しかし、全ての画素が等しく作り出されるのではないことを理解されたい。上記の例では、スコープの構成は、限られた光応用において使用することができる。したがって、光が少ない状況でよく機能するスコープを利用した画像センサが有利であり得る。大きい画素は、画素のサイズが異なるために、小さい画素よりも単純により多くの光を集める能力を有する。しかし、市場の趨勢は、所与のフォームファクタにおける画素の個数を増大させることとなっている。必然的に、所与の面積中に画素がより多くあることは、一般的に、より小さい画素サイズを意味する。より小さい画素は、電子の混み合いのために、より少ない光の中で良く働かず、ノイズを作り出すという欠点がある。加えて、より多くの画素は、集光空間に対して境界的空間がより多いものと同じである。より大きい画素は、より大きい画素が光感知部分とボーダー部分の大きな比を単純に有するので、より良い画像およびより高い画質をもたらす傾向がある。これらの問題の両方が、今日の小さい画像センサの画質の悪さをもたらす。
【００２３】
画素数が所与の空間内で増大し続けるにつれて、画素ピッチは減少し、それによって相互接続の電気接点についてより優れた精度を必要とする。したがって、増大した画素ピッチの場合、データ処理時のより優れた精度の必要性が要求されるにつれて、画像センサの生産コストは増加し得る。現在の技術を使用して性能を向上させた画像センサを実現できるが、製造中に歩留まりが落ちるので増大したコストで実現し得る。
【００２４】
画素ピッチとバンプピッチの比に対しての本明細書に開示された技法および構造は、以下のことを可能にする。
・交互の相互接続、すなわち、相互接続の冗長性を与える能力が増大されることにより製造信頼性を改善すること。
・応用または使用分野ごとに費用効率性が高いやり方でバンプピッチサイズを最大化すること。
・より大きい画素ピッチを使用する能力により、より経済的なＣＭＯＳプロセスを可能にすること。
・より効率的なバンプ技術のアクセス、すなわち複数のバスからのデータ読み出しまたは画素配列から直接のデータ読み出しを可能にすること。
・ＣＭＯＳプロセスの冗長性が歩留まりを改善することを可能にすること。
・所定または一定の画素領域における局所的なＡＤＣを使用すること。
・複数の画素配列の幾何学的形状、複数のバスおよび列バンプ構成が利用されることを可能にすること。
【００２５】
上記の特定された問題は、この産業内のいくつかの必要性に関連して現在の最先端を説明する。必要なものは、できるだけ画素サイズが大きい画素数、垂直構造、およびフォームファクタによって十分な分解能を有する画像センサであり、その全ては、限られた空間内に制約される。本開示は、基板／チップ上の画素配列のサイズを最適化し、概して垂直な構成で１つまたは複数の支持用基板／チップ上に支援用回路を遠隔に設置することによって、これらの問題および潜在的な他の問題に対処する設計の実施形態および方法を考え、述べることにする。
【００２６】
オンチップアナログデジタル変換器（ＡＤＣ）、オンチップデジタルアルゴリズムおよびオンチップアナログアルゴリズム、オンチップ複雑タイミング、ならびにオンチップ複雑アナログ機能を使用する高性能画像センサは、以下の理由（以下のリストは、完全なリストではなく、例示のために与えられるに過ぎない）、すなわち、
長いオフチップアナログデータ線によるピックアップノイズが無いこと（オンチップＡＤＣがない場合、アナログ信号がチップ外へ送られる必要があること）、
デジタル変換がデータ経路内で早期に実行されるため低テンポラルノイズであること（余分なノイズを付加する余分な増幅器、バッファがないこと）、
複雑なオンチップタイミング発生器を用いるローカルタイミング最適化により、高品質の画像を与える。パッドカウントの制限のため、単純なタイミングだけが外部システムを用いて実行でき、低ノイズがＩ／Ｏにより発生する。
オンチップシステムは、パッドカウントの減少を可能にし、
より高速な動作（より連続的なオンチップ動作、浮遊容量および抵抗の低減）を実現することができる。
【００２７】
しかし、そのような高品質の画像をもたらすために使用される精密な機能およびプロセスは、画素配列の周辺にとても大きな領域を占め、画素配列サイズとダイサイズの比を大きく下げる。上記のＡＤＣおよび他の精密な機能を備えるオンチップのプロセスおよび回路を使用するイメージングシステムでは、画素配列サイズとダイサイズの比を２５％未満にさせることは一般的である。したがって、画素配列サイズとダイサイズの比とオンチップの機能の間にトレードオフが存在する。
【００２８】
したがって、画素配列サイズとダイサイズの最適化された比を使用する必要がある技術の応用の大部分は、デジタル変換を用いない（アナログ出力である）または低減されたアナログ／デジタル機能および低グレードのアナログ・デジタル変換を用いるカスタマイズされた画像センサを使用する。その場合でも、５０％より大きい画素配列サイズとダイサイズの比は、実現するのが困難である。
【００２９】
本開示は、画質を犠牲にすることなく画素配列サイズとダイサイズの比を増大させるシステムおよび方法を説明し、考える。本開示は、所与のダイサイズを使用し、最大化された画素配列サイズが必要とされるイメージング応用、または所与の画素配列サイズを使用するが、より小さいダイサイズが必要とされるイメージング応用を考える。
【００３０】
３次元積層技術の重要な問題の１つは、バンプピッチである。現在の技術は、約５０ｍｍから約１００ｍｍのバンプピッチを実現する。次の３年から１０年の間に、開発中の技術によって、バンプピッチが、画素ピッチと等しいサイズまたはほぼ同じサイズである範囲内でサイズが減少することを可能にすることが期待される。
【００３１】
また、積層基板／チップの歩留まりは、バンプピッチに直接左右される。最も良くある積層基板／チップの不良は、２つの相互接続またはバンプ間の電気的短絡である。バンプピッチのサイズが減少し、バンプピッチが小さくなるにつれて、ウェハの平坦化の仕様はより厳しくならざるを得ない。ウェハの平坦化の誤差を吸収するために、相互接続またはバンプは、より高く作製または成長させられる。しかし、より高い相互接続／バンプにおける余盛りは、ウェハボンディングプロセス中に（１つまたは複数の）側部に移動する傾向があり、これによって隣り合ったまたは隣接したバンプを短絡させる可能性がある。緩和されたウェハ位置合わせプロセスによるより高い歩留まりおよびより低いコストは、相互接続またはバンプピッチを緩和させることによって実現することができる。
【００３２】
本開示は、バンプピッチを緩めつつ、より狭い画素ピッチで動作する装置、システム、方法を提案する。
【００３３】
本開示は、画像センサの画素配列および支援用回路が単一のモノリシックの基板／チップ上にあり、画素配列を支援用回路の全部または大部分から隔てた状態の他の方法によって製造され得る画像センサも考える。本開示は、３次元積層技術を用いて積み重ね合わされる少なくとも２つの基板／チップを使用することができる。２つの基板／チップのうちの第１の基板／チップは、イメージＣＭＯＳプロセスを用いて処理できる。第１の基板／チップは、画素配列で排他的に構成することができ、または限られた回路によって囲まれた画素配列で構成することができる。第２のまたは次の基板／チップは、任意のプロセスを用いて処理することができ、イメージＣＭＯＳプロセスによる必要はない。第２の基板／チップは、限定するものではないが、基板／チップ上のとても限られた空間または領域に様々な多数の機能を組み込むために非常に高密度のデジタルプロセスとすることができ、または例えば精密なアナログ機能を組み込むために混合モードまたはアナログプロセスとすることができ、または無線能力を実装するためにＲＦプロセスとすることができ、またはＭＥＭＳ（微小電気機械システム）デバイスを組み込むためにＭＥＭＳとすることができる。イメージＣＭＯＳ基板／チップは、任意の３次元技法を用いて第２のまたは次の基板／チップを積み重ねることができる。第２の基板／チップは、回路のほとんどすなわち大部分を支持することができ、この回路は、（モノリシックの基板／チップ上に実装される場合）第１のイメージＣＭＯＳチップに周辺回路として他の方法で実装され、したがって、画素配列サイズを一定に維持すると共に、できる限り最大限に最適化しつつシステム領域全体を増大させる。２つの基板／チップ間の電気的接続は、結線、ｍバンプおよび／またはＴＳＶ（シリコン貫通電極）であり得る相互接続によってなされ得る。
【００３４】
次に、図１ａおよび図１ｂを参照すると、図１ａは、モノリシック設計の撮像センサの一例であり、単一の基板がチップ構成の基礎として使用される。図１ａに見られるように、基板１００ａは、画素配列１５０ａを備えることができ、画素配列１５０ａは、電磁エネルギーを受け取り、電磁エネルギーをデータに変換し、次いでそのデータを処理のために支援用回路１１０ａ、１２０ａ、１３０ａへ送り、それにより最終的にデジタル画像または映像になるように構成される。支援用回路は、ほんのいくつかの例を挙げると、アナログ・デジタル変換器１１０ａ、増幅器回路１３０ａ、フィルタ回路、電力供給および収穫回路１２０ａ、およびシリアルプロセッサなどの信号処理回路を含むことができる。支援用回路のいくつかは、他の回路よりも画素配列により近くに位置し、画素配列の各画素にバスを介して接続することができる。例えば、増幅回路およびデジタル変換回路は、画素配列のより近くに位置することが好ましいものであり得るが、これはその構造が、データ流の明確性を増大させ、システムに最小のノイズをもたらし得るからである。図１ａに見られるように、画像センサ１００ａは、画像センサに関して典型的に市場で入手できるものの概略図である。図１ａは、コストおよび製造の制約のために今日市場を支配する画素配列１５０ａに対する支援用回路のほぼ横方向配置を示す。基板画素配列１５０ａと同じ基板および画素配列１５０ａに対して同じ基板上の支援用回路の横方向配置は、構造を単純化し、生産コストを削減する。しかし、上述したように全ての応用が横方向回路配置および水平回路配置に役立つのではないため、単一の基板の使用は、フォームファクタの問題などのいくつかの欠点および制約を有する。図１ｂに示されるように、支援回路、例えば１１０ａ、１２０ａ、１３０ａなどが、第１の基板１６０から取り除かれるとき、第１の基板１６０上に設置されることになるより大きい画素配列１５０ａのためのかなり大きい場所が残り、このことは、より多くのまたはより大きい画素が使用できることを意味する。本明細書に開示された特徴の技法および組合せを用いる撮像センサを使用する電子装置に同じ物理的制約があるとすれば、向上した画素分解能または増大した画素サイズの使用が可能になる。そのような場合には、画像センサの基板は、サイズを減少することができ、サイズが一番の関心事であると共に、しかも高品質の画像が望ましいより多くの装置に使用することができる。具体的には、図（１ｂ）は、支援回路１１０ｂ、１２０ｂおよび１３０ｂを画素配列に対して遠隔に設置する設計概念を示す。
【００３５】
主に図２を参照すると、支援用回路を担持するために支持用基板を使用することが述べられる。例示的な画像センサ２００の一実施形態では、複数の画素列に形成される複数の画素を含み得る画素配列２０５は、第１の基板２１０の表面に配置される。第１の基板２１０上に位置する複数の画素列の各々は、リードバス２４０に電気的に接続することができる。信号処理および画像強調は、第２の基板２２０上に位置する支援用回路によって実行することができる。この回路は、アナログ・デジタル変換器２２８、増幅器回路２２６、フィルタ回路２２４、電力供給および収穫回路２２２などの信号処理回路を含むことができ、これは第１の基板２１０上の複数の画素列に対応する複数の回路列も形成することができる。各回路列は、各回路列に対応するリードバス２３０または複数のリードバスと電子通信する複数の支援用回路から構成することができる。言い換えれば、信号処理回路は、第２の基板または支持用基板２２０上に位置することができる。次いで、第２の基板２２０上の複数の回路列の各々は、はんだバンプ、はんだボール、またはビアなどの相互接続を介して第１の基板２１０上に位置する対応する画素列に電子的に接続することができ、相互接続は、リードバス２３０、２４０が重ね合わされるまたは重なり合う物理的経路に沿ってどこかに位置し得る。画像センサの所望の機能に応じて、それぞれの基板が画像センサに必要な任意の回路を格納すると共に支援用回路が任意の秩序または組合せにある複数の二次基板の使用を考えることはやはり本開示の範囲内である。
【００３６】
図３ａから図３ｆに示されるように、概して、画像センサ３００ａは、画素配列３５０ａと、支援用回路３７０ａとを備えることができ、支援用回路３７０ａは、アナログ・デジタル変換器３１７ａ、増幅器３１５ａ、フィルタ３１４ａ、およびクロック３１６ａを含み得るものであり、それらの全ては、モノリシックの基板３１０ａ上に配設され得る。図３ａおよび図３ｂでは、モノリシックの画像センサが、それぞれ斜視図および上面図に示される。画素配列３５０ａは、複数の画素列から構成することができ、複数の画素列３５２ａの各々は複数の個々の画素を含む。支援用回路３７０ａは、複数の回路列３５６ａを備えることができ、回路列３５６ａの各々は、対応する画素列３５２ａを支援するための回路を備える。図に示されるように、モノリシックの回路列３５６ａはそれぞれ幅１画素であり、回路列３５６ａが対応する画素列に対して局所的に設置される。これらの図は、画像センサの一方の側だけで対応する列回路に電気的に接続される画素列当たり１つのリードバスを伴う共有されない複数の画素の画素配列を示す。本実施形態では、対応する回路は、１画素の幅であるが、以下に述べられるような支援回路の他の構成は、本開示の範囲内と考えられ、画像センサの設計オプションを増すために使用することができると理解されよう。
【００３７】
次に、図３ｃおよび図３ｄを参照すると、複数の画素を含む単一の画素列３５２ａ、および単一の回路列３５６ａが、それぞれ斜視図および上面図に示される。図に示された単一の画素列３５２ａおよび対応する回路列３５６ａは、図３ａおよび図３ｂに示される画像センサ３００ａからとられ、単一の回路列３５６ａに電気的に接続される単一の画素列３５２ａを単に示すことが理解されよう。
【００３８】
図３ｅおよび図３ｆは、モノリシック回路上に作製された撮像センサ３００ａの一実施形態の斜視図および上面図を示すものであり、画素および支援用回路を含む複数の列を示す。図３ａおよび図３ｂとは対照的に、図３ｅおよび図３ｆは、幅２画素があるものとして支援用回路を示す。これらの図では、交互の画素列３５２ａは、画素列３５２ａの両端に位置する対応する回路に読み出されることが見られる。そのような構成は、対応する回路列３５６ａの領域のアスペクト比の変化をもたらす。バス３３０ａは画素配列３５０ａの交互の両端に読み出されるので、回路列３５６ａは、幅２画素とすることができる。図３ｂ〜図３ｆに示されるセンサと対比させると、図３ｂに示される画素列３５２ａは、６画素（単位）の長さと１画素の幅のアスペクト比（６／１）を有し、回路列３５６ａは、同様のアスペクト比を有する。反対に、図３ｆに示される画像センサは、６画素（単位）の長さと１画素の幅のアスペクト比（６／１）を有する画素列３５２ａと、回路列３５６ａは、２画素の幅および３画素の長さ（２／３）のアスペクト比を有する。
【００３９】
対照的に、（図３ａ〜図３ｆに示された）モノリシックの基板上に構築された撮像センサ３００ａの同一の機能が、モノリシックの基板またはチップよりもずっと小さい寸法を有する（少なくとも横方向において、ずっと小さい領域およびフォームファクタを有する）撮像センサ３００に与えられ、提供され得る。次に、図３ｇから図３ａａを参照すると、第１の基板３１０上に配設され得る画素配列３５０を備えることができ、一方、支援用回路３７０の全部は、第２の基板３１１および第３の基板３１２などの１つまたは複数の支持用基板に（画素配列３５０および第１の基板３１０に対して）遠隔に設置できる撮像センサ３００が述べられる。
【００４０】
画像センサが複数の基板上に構築および製造できることに留意されたい。複数の基板の各々は、積み重ねられた構成または形態で互いに対して設置することができ、ここで、支持用基板の全部は、撮像される対象に対して、画素配列３５０を備える第１の基板３１０の背後に積み重ねられまたは揃えられる。積層時の基板の各々は、はんだバンプもしくははんだボール、ビア、または電気通信の他の形態などの相互接続３２１を通じて電気的に接続することができる。相互接続３２１は、本開示の範囲から逸脱することなく、同じまたは異なる基板上の様々な回路に電気信号を伝える任意の知られた手段または方法を含み得ることが理解されよう。
【００４１】
図３ｇ、図３ｉ、図３ｍ、図３ｎおよび図３ｕでは、画像センサ３００の画素配列３５０および様々な支援用回路３７０を備える複数の基板の各々は、積層時に同様のサイズとなり得、複数の基板が積層内でほぼ揃うことができるようになっている。一実施形態では、第１の基板３１０および複数の続く支持用基板３１１は、複数の通信列がほぼ同じ長さおよび幅の多層スタックに形成されるようにほぼ揃った状態で積み重ねることができる。
【００４２】
他の実施形態では、フォームファクタがそれを可能にする場合、異なる長さおよび幅を有する様々なサイズの基板が使用されてもよく、積層時に好ましいものとなり得ることに留意されたい。熱放散およびノイズなどの検討事項は、多くのさらに多くの検討事項と共に、積み重ねられた構成を設計するときに考慮することができる。例えば、一実施形態では、増幅用回路などの高熱回路は、（図１１に最も良く示される）積層内の支持用基板のうちの１つの突出部分に配置することができる。
【００４３】
画素配列３５０は、複数行の画素および複数列の画素に形成することができることに留意されたい。各画素列３５２は、直線状フォームファクタ内に複数の画素を備えることができる。この直線状フォームファクタは、１画素の幅および「Ｎ」個の画素の長さである。各画素列３５２が、画素ピッチとほぼ同じ幅、およびセンサ設計による所定のものと同じ長さである面積値を有することになることにさらに留意されたい。
【００４４】
反対に、本明細書中で言及されるとき、回路列３５６は、画素配列３５０を含む第１の基板３１０ではない基板上に割り当てられた空間であり、これは対応する画素列３５２に専用であり、対応する画素列３５２に電気的に接続されるまたは電気通信する少なくとも１つの支援回路３７０を含む。画素列３５２によって占められる空間は、画素列３５２と対応する回路列３５６によって占められる空間と同じまたはほぼ同じにできることが理解されよう。このようにして、第２の基板または支持用基板３１１は、複数の回路列３５６を備えることができ、各回路列３５６は、対応する画素列３５２が第１の基板３１０上に領域を有するのと実質的に同一または類似の占有面積の領域を第２の基板３１１上に備える。
【００４５】
加えて、各画素列３５２は、第１の基板３１０上のリードバス３３０と電子通信するまたは電子通信可能であり、一方、回路列３５６は、第２の基板３１１上のリードバス３４０と電子通信するまたは電子通信可能である。２つの前述のバス３３０、３４０は、少なくとも１つの相互接続３２１に電気的に接続することができ、図３ｇから図３ａａに示されるように、相互接続３２１は、２つのバス３３０、３４０によって形成される経路に沿ったどこか、あるいは２つのバス３３０、３４０の重ね合わせ内のどこか、または２つのバス３３０、３４０の間のどこかに設置される。一実施形態では、複数の相互接続３２１が、単一の画素列３５２を単一の対応する回路列３５６に接続するために使用することができる。そのような一実施形態では、使用される相互接続３２１の個数の冗長性は、生産歩留まりの増加または機能の向上をもたらすことができる。
【００４６】
本明細書中で言及されるとき、アスペクト比は、基板上の領域の全体的な形状に言及するために使用される。例えば、４画素単位の幅および５画素単位の長さとして定められる領域は、４／５または５／４のアスペクト比を有する。アスペクト比なる用語は、領域の形状が重要とみなされる状況を一般的に示すために使用することができる。例えば、アスペクト比の概念は、異なる基板上に位置する２つの対応する領域のアスペクト比の差を示すために使用することができる。図３ｇ〜図３ａａに示される画素列３５２と回路列３５６のアスペクト比は、同一であっても異なってもよく、画素列３５２およびその対応する回路列３５６の実装面積の領域は、ほぼ同じくすなわち等しくすることができることに留意されたい。異なるアスペクト比のいくつかの例が、図３ｇから図３ａａに示されるが、本開示の原理は、任意の数のアスペクト比の構成に適用できることに留意されたい。しかし、図に示されるように、回路列３５６の実装面積または占有面積の領域は、画素列３５２の実装面積または占有面積の領域とほぼ同じまたはほぼ等しい。製造技法が改善されるまたは設計パラメータが変更されると、多かれ少なかれ領域が、回路列３５６の支援用回路３７０のために必要とされ得る。
【００４７】
図３ｇおよび図３ｈを特に参照すると、増幅器、フィルタ、クロック、または画像センサを支援するために必要な他の回路を備えることができる支援用回路３７０が全部、第２の基板３１１などの１つまたは複数の支持用基板上に配設され得る。しかし、そのような回路は、第２の基板３１１または第３の基板などの１つまたは複数の基板上に分散させられてもよいことが理解されよう。加えて、アナログ・デジタル変換器が、支持用基板のうちの１つの上に遠隔に設置されてもよい。支援用回路３７０の秩序および位置は、変更することができ、必要に応じて、複数の支持用基板のうちのいずれかの支持用基板上に設置されてもよいことが理解されよう。
【００４８】
図に見られるように、各画素列３５２は、第１の基板３１０上の１つのリードバス３３０に関連すると共に、第１の基板３１０上の１つのリードバス３３０に電気的に接続することができ、一方、回路列３５６の各々は、支持用基板３１１上の１つのリードバス３４０に関連すると共に、１つまたは複数の相互接続３２１によって支持用基板３１１上の１つのリードバス３４０に電気的に接続することができ、１つまたは複数の相互接続３２１は、ｕバンプ３２１ａとビア３２１ｂを共に含むことができる（図３ｈに最も良く示される）。少なくとも１つの相互接続３２１は、例示されるように、第１の基板３１０上の画素列バス３３０を支持用基板３１１上の回路列バス３４０に接続するために使用することができる。図３ｉ、図３ｊ、図３ｌ、図３ｏ、図３ｑ、図３ｒ、図３ｔ、図３ｖ、図３ｘ、図３ｙおよび図３ａａ中の破線矢印は、相互接続３２１が、対応する画素列３５２および回路列３５６ごとの２つのリードバス３３０および３４０の重ね合わせ経路に沿ってどこかに位置することができることを示す。
【００４９】
次に、図３ｉから図３ｍを参照すると、複数の基板上に構築された撮像センサの一実施形態３００の様々な図が示される。図３ｉおよび図３ｍは、第１の基板３１０上の画素配列３５０を形成する複数の画素列３５２、および第２の基板３１１上の（支援用回路３７０を表す）複数の回路列３５６を示す。例示されるように、回路列３５６は、回路列３５６が関連する画素列３５２に直接対応するために１画素の幅および「Ｎ」個の画素の長さであり得る。これらの図は、各画素列３５２と回路列３５６内のその関連した回路３７０との間の接続の一例を示す。これらの図は、画素列３５２当たり１つのリードバス３３０、および回路列３５６当たり１つのリードバス３４０も示し、ここで回路列３５６内の関連した回路３７０は、１つの画素列の幅である。
【００５０】
本明細書に上述のように、各画素列３５２は、１つの画素列バス３３０に電気的に関連または接続することができ、各回路列３５６は、１つの画素列バス３４０に電気的に関連または接続することができる。図３ｊから図３ｌはそれぞれ、図３ｉに示された複数の画素列３５２および複数の回路列３５６から分離された単一の画素列３５２および単一の回路列３５６の斜視図、正面図、および側面図を示す。図３ｊから図３ｌは、１つまたは複数の相互接続３２１を用いて、画素列３５２および回路列３５６のバス３３０と３４０の間の電気的接続をさらに示す。バス３３０および３４０は、１つまたは複数の相互接続３２１を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続３２１が、バス３３０および３４０の重ね合わされた経路に沿ってどこかに位置し得ることを示す。
【００５１】
次に、図３ｎから図３ｔを参照すると、複数の基板上に構築された撮像センサ３００の一実施形態の様々な図が示されており、画素配列３５０を形成する複数の画素列３５２は、第１の基板３１０上に位置し、複数の回路列３５６は、第２の基板３１１上に位置する。この実施形態では、回路列３５６は、２画素の幅または２画素の列であり得る。この例では、各画素列３５２と対応する回路列３５６内のその関連した回路３７０の間の接続は、画素列３５２および回路列３５６ごとに１つのリードバス３３０、３４０であり得る。図に見られるように、第１の基板３１０上の画素列３５２によって費やされる領域は、対応する回路列３５６によって費やされる領域に対応する。そのような対応関係は、基板、例えば３１０および３１１のダイレクトオーバーレイ（ｄｉｒｅｃｔ  ｏｖｅｒｌａｙ）を可能にし、回路列３５６内の支援回路３７０は、支援回路３７０が支援する画素列３５２で直接積み重ねられるようになっている。
【００５２】
そのような構成では、画素列３５２のアスペクト比は、回路列３５６のアスペクト比にほぼ等しくなるが、さらに以下に述べられるように、そのようなアスペクト比の等しさは必要とされないことにも留意されたい。図３ｍに見られるように、画素列は、１つの画素列の幅および６画素の長さであり、したがってアスペクト比は１／６である。回路列も、同じ１／６のアスペクト比を有する。対照的に、図３ｎは、回路列のアスペクト比が画素列のアスペクト比の２倍の幅であるが、たった半分の長さであり、それによって支援用回路を配置するために使用可能な実装面積をできる限りより多く与える設計を示す。図３ｍおよび図３ｎでは共に、画素列３５２と回路列３５６の両方の実装面積の領域は、アスペクト比が異なっているとしても、互いにほぼ等しい。
【００５３】
図３ｎは、基板同士の間の異なるアスペクト比が、バスの接触箇所においてどのように柔軟性を可能にすることができるのかについても示す。本実施形態では、列の回路バス３４０は、回路列３５６の領域をより均一に占めるように概して「Ｕ」形状のもので設計し、それによって回路列３５６全体にわたって相互接続３２１を接続するためのオプションを与えている。画素列バス３３０はほぼＵ形ではないが、回路列バス３４０はほぼＵ形とすることができ、そのため同じ列の回路３５６は、図３ｏおよび図３ｒの２つの異なる画素列の構成と共に使用することができることに留意されたい。（図３ｏに示されるように）Ｕ形の回路列バス３４０の第１の脚は、第１の画素列３５２のリードバス３３０に重ね合わせることができ、（図３ｒに示されるように）Ｕ形の回路列バス３４０の第２の脚は、次の隣接した画素列３５２のリードバス３３０に重ね合わせることができる。図３ｏおよび図３ｒは、図３ｎの画素配列３５０からとった画素列３５２を示す。図３ｏおよび図３ｒは、回路列３５６の実装面積内の相互接続３２１の配置についての３つのオプションを示す。図３ｑに示されるように、回路列３５６のアスペクト比が２倍の幅であると示されるが、対応する画素列３５２が半分の長さであるので、相互接続３２１の位置のオプションは、画素列３５２の長さの一部に単に利用できるだけであることに留意されたい。図３ｐは、複雑なバス形状の場合、それが支持する画素列３５２の２倍の幅を有する回路列３５６内のバス３４０に沿って２つの相互接続位置経路のオプションが存在できることを示す。図３ｐは、Ｕ形の回路列バス３４０の第１の脚と第１の画素列３５２のリードバス３３０の重ね合わせの正面図を示し、相互接続３２１を次の隣接した画素列３５２に設置するために図３ｒおよび図３ｓに示されるようにバス３４０の最内部分を使用するのとは対照的に、相互接続３２１を設置するためにバス３４０の最外部分を使用する。図３ｒは、図３ｎ（最右の画素列）および図３ｏに示される第１の画素列に対してその左に設置される次の画素列３５２を示す。図３ｒに示される第２の画素列３５２のバス３３０は、例示されるようにバス３４０の第２の脚に電気的に接続することができる。回路列３５６の実装面積がアスペクト比２／３を有するので、画素列バス３３０と回路列バス３４０の重ね合わせは、回路列バス３４０の第２の脚がほぼＵ形であることを必要とし、それによって図３ｒおよび図３ｓに示される次の画素列３５２に対してバス３３０および３４０の自然な整合または重ね合わせを可能にすることに留意されたい。
【００５４】
図３ｕは、複数の基板上に構築された撮像センサの一実施形態３００の斜視図を示しており、画素配列３５０を形成する複数の画素列３５２は第１の基板３１０上に位置し、複数の回路列３５６は第２の基板３１１上に位置しており、回路列３５６は、幅４画素であるが、４分の１の長さでもある。この図は、複数の画素列３５２と回路の関連したまたは対応する列３５６との間の複数の電気的接続および通信経路も示す。
【００５５】
図３ｖは、間に電気的接続を示す図３ｕの最右列からとった画素の単一の列３５２および回路の単一の列３５６、ならびにこの構造に対応するための例示的なバス構成の斜視図を示す。図に見られるように、一実施形態は、対応する回路列３５６（および関連したバス３４０）との重なり部分が最小である画素列３５２（および関連したバス３３０）を備えることができる。言い換えれば、とても小さいバスの重ね合わせが、基板同士の間で求められる。しかし、図３ｕに示されるように、基板レベルで重ね合わせが存在できる。
【００５６】
図３ｗは、間に電気的接続を示す図３ｖからとった画素の単一の列３５２および回路の単一の列３５６の正面図を示す。図に見られるように、バスの重ね合わせのほんのわずかな外側部が、画素列３５２を回路列３５６に接続するために必要とされる。
【００５７】
図３ｘは、間に電気的接続を示す図３ｖからとった画素の単一の列３５２および回路の単一の列３５６の側面図を示す。図に見られるように、１つまたは複数の相互接続３２１は、いくつかの実施形態に使用することができ、この図は、相互接続３２１の配置が、バス３３０および３４０の重ね合わせに沿ってどこかにあり得ることも示す。
【００５８】
図３ｙは、間に電気的接続を示す図３ｕの最右列３５６の左側への最右列３５６に隣接した列からとった画素の単一の列３５２および回路の単一の列３５６の斜視図を示す。図３ｚは、間に電気的接続を示す図３ｙからとった画素の単一の列３５２および回路の単一の列３５６の正面図を示す。図３ｖおよび図３ｙは、図３ｕの画素配列３５０からとった画素列３５２を示す。図３ｖおよび図３ｙは、回路列３５６の実装面積内の相互接続３２１の配置についての２つのオプションを示す。図３ａａに示されるように、回路列のアスペクト比はより広いが、対応する画素列３５２のアスペクト比より短いので、相互接続位置のオプションは、画素列３５２の長さの一部に利用できるだけであることに留意されたい。図３ｚは、複雑なバス形状の場合、それが支持する画素列３５２の４倍の幅および４分の１の長さを有する回路列３５６内のバス３４０に沿って４つの相互接続位置経路のオプションが存在できることを示す。したがって、回路列３５６のアスペクト比は画素列３５２のアスペクト比とは異なるが、それぞれの実装面積の領域が、ほぼ同じであり、すなわち等しいことが見られる。製造技法が改善されるまたは設計パラメータが変更されると、多かれ少なかれ領域が、回路列３５６の支援用回路のために必要とされ得る。
【００５９】
図３ｖおよび図３ｗは、第１の画素列のリードバス３３０と回路列のリードバス３４０の第１の脚の重ね合わせを示す。図３ｙは、図３ｖに示される画素列に対して次の隣接した画素列を示す。回路列３５６の実装面積がアスペクト比４／２を有するので、画素列バス３３０と回路列バス３４０の重ね合わせは、回路列バス３４０の第２の脚がそれに応じて成形されることを必要とし、それによって図３ｙおよび図３ｚに示される次の画素列３５２に対してバス３３０および３４０の自然な整合または重ね合わせを可能にすることに留意されたい。図３ａａは、間に電気的接続を示す図３ｙからとった画素の単一の列および回路の単一の列の側面図を示す。
【００６０】
画素列の各々は、画素の設計および構造に悪影響を及ぼし得る目下の状態に応じて、リードバスに対して共有可能または共有されないことが可能であることが理解されよう。画素構造の２つの例が、図１２および図１３に示される。図１２は、各画素列が別の画素列と共にリードバスを共有しない画素構造を示す。この例は、画素列当たりたった１つのリードバスが存在するとき、共有されない画素構造を示す。反対に、図１３には、水平２ウェイ画素共有が示される。図１３では、２つの画素列当たりたった１つのリードバスが存在する。本明細書に述べられるように３次元積層の実施形態では、画素配列３５０が第１の基板上で最適化され、第２のまたは支持用基板上に位置する支援用回路の大部分から分離された実施形態において、画素列当たりのリードバスの数は、重要な検討事項であり得ることに留意されたい。
【００６１】
複数の画素列が回路列内の支援回路のセットに対応することを可能にすることは、本開示の範囲内であることに留意されたい。例えば、いくつかの支援回路の処理能力が、画素列により生成されるデータによって必要とされるものより大きい可能性があるので、複数の画素列が、回路列に対応することができる。逆も本明細書において考えられ、いくつかの実施形態は、複数の回路列が、画素配列内の単一の画素列に対応することができる。
【００６２】
上記の特定のプロセスおよび実施の一実施形態では、接続は、２つの基板／チップの間に位置するｕバンプなどの相互接続を通じて行うことができる。２つの基板／チップの両金属層は互いに向き合うことができ、したがって、画素配列を含むＣＭＯＳ画像センサチップに対しての裏面照射が必要とされ得る（第１のチップの正面側は、第２のチップの正面側に接合され得る）。一実施形態では、第１の基板／チップと第２の基板／チップの間に、列３５２、３５６当たりたった１つの相互接続が使用され得る。一実施形態では、２つ以上の相互接続が、列３５２、３５６当たりに使用でき、冗長性の目的（プロセスの歩留まり）のために使用することができる。従来技術（図３ａから図３ｆに示されるモノリシックＣＭＯＳ画像センサ）に比べて、リードバスは、画素配列の縁部で折られる場合があり、第２の基板／チップ内で折り返すことができる。そして、バンプは、列内のどこかで２つのバスを接続することができる。ｕバンプなどのより多くの相互接続が、２つ以上の基板／チップ間の配電、または他の信号（例えば、垂直デコーダ）のために必要とされる場合があることを理解されよう。
【００６３】
次に、図４を参照すると、複数の基板上に構築された画素配列および支援用回路を備える画像センサの一実施形態が、裏面照射を用いた状態で示される。図に見られるように、画素配列４５０は、第１の基板４５２上に配設され得る。第１の基板４５２は、光透過特性を制御するためにシリコンまたは別の材料で作製することができる。はんだボール、バンプ、またはビア４２１が、ある基板を別の基板に電気的に接続するために使用することができる。積み重ねられた画像センサの一実施形態は、第１の基板４５２上の画素配列４５０を備えることができる。画素配列４５０は、第１の基板４５２の第１の表面４５１の少なくとも４０パーセントを覆うことができる。裏面照射される構成では、図９に最も良く示されるように、画素配列９５０は、前記第１の基板９５２の裏面上に配設することができる。さらに、裏面照射の構成では、基板４５２は、それを通じての光の透過を制御するために薄くすることができる。裏面照射を利用する一実施形態では、第１の基板は、主にシリコン材料で作製することができ、または第１の基板は、主に「高Ｚ」半導体材料（例えば、テルル化カドミウム）で作製することができ、または第１の基板は、主にＩＩＩ−Ｖ半導体材料（例えば、ガリウムヒ素）で作製することができる。
【００６４】
一実施形態では、画素配列４５０は、第１の基板４５２の第１の表面４５１の大部分を覆うことができる。そのような一実施形態では、画素配列４５０は、前記第１の表面４５１の任意の部分上に位置または設置することができる。第１の表面４５１上の残りの空間は、必要ならば、二次回路配置に使用することができる。二次回路は画素配列の中央配置が実際的でないようなサイズに作製される場合がある状況が生じる可能性がある。
【００６５】
次に、図５を参照すると、所定の目的のために働くために、支援用回路および構成要素の少なくともいくつかが、他の支援用回路および構成要素から遠隔に設置された一実施形態が述べられる。いくつかの応用については、ある種の二次プロセッサが、画素配列からより遠隔に設置されることが望ましいものであり得る。例えば、内視鏡などの医療用スコープでは、必要な支援回路の全部を収容するのに十分な場所が画素配列の周りに存在しない場合がある。そのような場合には、画素配列を含む基板５１０は、画像センサ５００内で他の支持用基板からある距離離れて遠隔に設置することができる。
【００６６】
一実施形態では、画素配列を含む基板５１０は、画素配列を含む基板に対して遠隔に設置される支持基板５２０に隣接しているまたはその近くにあることができる。支持基板５２０は、その上に増幅器回路を備えることができ、一方、他の支援用回路は、支持基板５２０が画素配列基板５１０から離れて設置される距離よりも画素配列基板５１０から離れている距離で別の基板５３０ａ上により遠隔に設置することができる。一実施形態では、より遠隔に設置された基板５３０は、配線ビア５２２によって画像センサ５００内の他の基板に接続することができ、または他の基板および回路と無線で通信することができる。隣接した基板同士は、バンプまたははんだボール５２１によって互いに接続することができる。画素配列および他の回路が徐々により効率的になるにつれて、画素配列を含む基板が全ての他の支援回路からより遠隔である画像センサを提供することが、本開示の範囲内である。そのような回路は、図１０に示されており、画素配列を含む基板１０１０は、信号処理回路および電力回路などの支援回路をそれぞれが備える支持基板１０２０、１０３０、１０４０からビア１０２２によってより遠隔に設置される。
【００６７】
一実施形態では、画像センサの画素配列は、第１の基板５７０の利用できる表面積の大きな割合を占め得る。図６に見られるように、（破線で示される）様々なサイズの画素配列５７２、５７４、５７６が、本開示によって考えられ、開示した設計の範囲内に含まれる。画素配列５７６は、画素配列５７６が第１の基板５７０の大きな割合を覆うが、基板５７０の大部分はまだ覆うことができない構成を概略的に表す。画素配列５７６は、利用できる領域の大部分ではないが、そのような大きな割合の領域を覆うことができ、支援用回路の少なくとも一部が、第１の基板５７０上に位置できないようになっている。
【００６８】
画素配列５７４は、画素配列５７６および５７２とは別個の構成を概略的に示しており、画素配列５７４は、第１の基板５７０のほぼ半分を覆う。画素配列５７２は、画素配列５７６および５７４とは別個の構成を概略的に示しており、画素配列は、第１の基板５７０の明らかに大部分を覆う。最適化プロセスによって、用途、機能または目的によって要求される制約内で機能しつつ、可能な最良の画像および画質を与える画素配列サイズを見つけることを可能にすることができることが、上記の説明から明らかなはずである。したがって、一定の第１の基板のサイズの撮像センサを有する応用においても、第１の基板上に位置する画素配列によって示される表面積の割合は異なることができ、第１の基板で利用できる多くの異なる割合の全表面積を覆う。
【００６９】
したがって、画素配列が占めることができる表面積は、第１の基板の表面の一方の全表面積の約２５％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約４０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約５０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約６０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約７０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約８０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約９０％から約９９％である範囲内に含まれてもよいことが理解されよう。述べた範囲内に含まれる全ての割合が、本開示の範囲内に含まれることが意図されると理解されよう。第１の基板の表面の一方の全表面積の約２５％から約９９％の範囲内に含まれる全てのサブ範囲が、本開示の範囲内に含まれることが意図されるとさらに理解されよう。
【００７０】
裏面照射される画素配列の性質のため、上記の基板表面は、裏面照射される画素配列を含む画像センサには無関係であり得る。したがって、裏面照射される応用では、基板表面は、無くされてもよく、または画素配列と一体に形成されてもよい。
【００７１】
画素配列の適用範囲または表面積は、画素配列が存在する基板の全表面積の約４０％から約７０％の範囲内とすることができ、そのような場合には、画像センサの設計から減縮することなく、いくつかの支援回路をその上に配置することが可能であり得る。一実施形態では、発光回路は、使用中に光を供給するように第１の基板上の一部の空間を占め得る。多くの応用に関して、寸法が極端に厳しく、最も厳しく制約される場合、最適化された撮像センサは、９０％以上、第１の基板の表面積のほぼ全部まで覆うことができる。基板に加えられるのではなく、内部に集積基板を有する画素配列を考えることは本開示の範囲内であることに留意されたい。
【００７２】
図７には、複数の画素配列を有する撮像センサの一実施形態が示される。図に見られるように、画像センサ７００は、第１の画像センサ７１０および第２の画像センサ７１１を含むことができ、第１の画像センサ７１０および第２の画像センサ７１１は、撮像される対象に対して垂直にまたは他の方法で積み重ねられ得る基板７１５または複数の基板と電気通信する。一実施形態では、上述したように、支援用回路は、続くまたは支持用基板上に遠隔に設置することができる。そのような構成は、３次元画像キャプチャに望ましいものであり得、２つの画素配列は、使用中にオフセットされ得る。別の実施形態では、第１の画素配列および第２の画素配列は、所定の範囲の波長の電磁放射線を受信することに対して専用にすることができ、第１の画素配列は、第２の画素配列とは異なる範囲の波長の電磁放射線に対して専用にされる。
【００７３】
図１４および図１５には、１つまたは複数の第２の基板または支援用基板１５５４（図１４参照）上に位置する画像センサ１５００のための支援用回路１５２０を用いて、第１の基板１５５２（図１５参照）上の最適化されている画素配列１５１０からデータを取り出すための一実施形態が示されており、これらは（図１４および図１５が組み合わされる）積み重ねられた構成に構成することができる。図に見られるように、画素配列１５１０は、第１の基板１５５２上に位置することができ、１つまたは複数の相互接続１５２１を用いて１つまたは複数の続くまたは支持用基板１５５４（図１４）上に存在できる支援回路１５２０に電気的に接続することができる。図１４および図１５に示される実施形態では、画素配列１５１０は、複数の画素列１５５０ａ〜ｆから構成することができる。画素列１５５０ａ〜ｆの各々は、複数の個々の画素から構成することができ、画素列１５５０ａ〜ｆは、対応する画素列バス１５５１を通じて読み出すことができる。画素配列１５１０全体内に画素列１５５０当たり１つのリードバス１５５１が存在し得ることを理解されよう。複数の個々の画素１５２６は、画素配列１５１０内の個々の画素１５２６の位置を示すまたは定める列（ｙ軸）および行（ｘ軸）に形成することができることに留意されたい。
【００７４】
図に示されるように、複数の画素列リードバス１５５１の各々は、図１５中の１５５０ａ、１５５０ｂ、１５５０ｃ、１５５０ｄ、１５５０ｅ、および１５５０ｆなどの所定または一定の画素列１５５０のための電気的接続を与えることができる。そのような一実施形態では、所定または一定の画素列、例えば１５５０ａ内の画素１５２６から集められるデータは、回路列のリードバス１５１６（図１４参照）を介しておよび／または１つまたは複数の相互接続１５２１を通じて１つまたは複数の第２の次のまたは支持用基板１５５４上に位置する支援回路１５２０に伝送することができる。回路１５２０は、支持基板１５５４の両側に位置することができ、電気の接触は、基板材料に配設され、基板を通じて延びるビアによって容易にされ得る。続く基板１５５４は、複数の回路列を備えることができ、各回路列は、複数の回路１５２０と、画像センサ１５００内の回路列内の様々な回路１５２０を電気的に接続するバス１５１６とを備える。画素列バス１５５１を回路列バス１５１６に接続するために使用できる相互接続１５２１間の間隔が、画素列１５５０ａ〜ｆに対して相互接続１５２１を交互に配置することによって、図中で増加したことに留意されたい。基板１５５４に示される破線は、第１の基板１５５２上の画素列１５５０によって費やされる領域に対応する基板上の領域を示す。
【００７５】
一実施形態では、任意の所与の画素列１５５０のための支援回路１５２０が、第２の基板上に位置する対応する領域内に配置される画像センサ１５００を設計することが望ましいものであり得る。一実施形態では、１つまたは複数の専用支援回路１５２０は、画素列または領域１５５０ごとに使用することができ、各画素領域１５５０ａ〜１５５０ｆは、支援回路が専用にされる画素列１５５０ａ〜１５５０ｆによって表されるその所定または一定の画素列内の画素１５２６によって生成されるデータだけを処理することに専用にされる少なくとも１つの支援回路１５２０を有するようになっていることに留意されたい。例えば、各画素列の領域１５５０ａ〜１５５０ｆは、関連した画素列１５５０内からの関連した画素１５２６から読み出されたアナログデータを変換することに専用にされる専用アナログ・デジタル変換回路を有することができる。この密接および直接に関連した専用回路が使用されて、画像センサ１５００内デジタル信号処理を単純化することができ、それによって画像センサ１５００内のタイミングおよび直列化プロセスを大きく単純化することができる。そのような特徴は、画像センサ１５００内の熱発生およびエネルギー消費を制御するために使用することもできる。
【００７６】
主に図１６を参照すると、内部にリードバス構成を有する多重基板の画像センサ１６００が示される。図に見られるように、基板１６５２は、画素配列１６１０を含むことができ、複数の画素列リードバスを通じて支持基板１６５４および１６５６に電気的に接続することができ、画像センサの構造は、１つまたは複数の続く基板１６５４および１６５６上に支援回路を設置することによって大いに単純化することができる。続く基板１６５４および１６５６は、第１の基板１６５２に近接するが、第１の基板１６５２の背後にあることができる。支援回路１６２２および１６６３は、例示されるように、垂直構成で基板を積み重ねることを可能にするために、続く基板１６５４および１６５６上に配置することができる。貫通基板ビアが使用されて、複数の基板のいずれかを通じて前から後ろへの通信を可能にすることができる。積層時の第２の基板１６５４は、第１の基板１６５２上に位置する画素列１６５０に対して専用にされる二次回路であって、それらと電気的に接続される二次回路を備えることができる。第３の基板１６５４は、第２の基板上の支援回路１６２２に対して専用にされ得る追加のデータ処理回路１６６３を備えることができ、第２の基板から複数の支援回路からのデータを処理することになっていてもよい。第３の基板１６５６上の回路１６６３は、第１の基板１６５２上の特定の画素列１６５０に対して専用にすることができ、または複数の画素列１６５０からのデータの処理に対して専用にすることができることに留意されたい。言い換えれば、第３の基板１６５６上に位置する回路１６６３は、第２の基板１６５４上の特定の回路１６２２、または第１の基板１６５２上の特定の画素列１６５０に直接対応することができる。各基板が、全基板上の回路を電気的に接続する少なくとも１つのバスを備えることができることに留意されたい。したがって、基板の各々のバス１６２３ａ〜１６２３ｃは、基板同士の間に配設された相互接続１６２１によって、バス１６２３ａ〜１６２３ｃ間の電気的接続を引き起こすように重ね合わせることができる。
【００７７】
図に見られるように、第１の基板１６５２上に位置する画素１６５０の列は、画素列１６５０またはバス系統１６２３ａ〜１６２３ｃ内の１つまたは複数の戦略的に設けられた相互接続１６２１の配置によって直接的な画素列の読み出しを通じて１つまたは複数の支持用基板１６５４、１６５６上に位置する支援回路に電気的に接続することができる。画像センサ１６００を構成する複数の基板１６５２、１６５４および１６５６の各々はそれぞれ、それ自体のバスまたはバス系統１６２３ａ、１６２３ｂおよび１６２３ｃを備えることができる。したがって、バス１６２３の各々を共に接続して基板のある層から次の層へのバス骨組み系統１６３０を形成することが有利であり得る。例えば、本明細書に開示されたように最適化された画素配列１６１０を備える第１の基板１６５２は、所定または一定の画素列１６５０内に位置する相互接続１６２１と、重ね合わされたバス系統１６２３の経路に沿ってどこかに位置できる相互接続１６２１との使用によって、第２の次の基板１６５４上に存在する支援回路１６２２に接続することができる。
【００７８】
例示されるように、第１の相互接続１６２１ａを使用して、第１の画素列１６５０および画素列バス１６２３ａを第２の基板１６５４上に位置する第２のバスまたはバス系統１６２３ｂおよび支援回路１６２２に直接接続することができ、一方、第２の相互接続１６２１ｂを使用して、第２の基板１６５４上に存在する第２のバスまたはバス系統１６２３ｂを第３の基板１６５６上に存在する第３のバス１６２３ｃに接続することができる。加えて、図１６に示されるように、バス骨組み系統１６３０は、全ての基板がバス骨組み系統１６３０を通じて電気的に接続されてしまうまで、第１の基板１６５２および第２の基板１６５４を越えて延在することができ、第２の基板１６５４を第３の基板１６５６などに延ばして電気的に接続することができる。第２の基板１６５４上に位置するバス１６２３ｂは、全ての基板が共に電気的に接続されてしまうまで、第３の基板１６５６上に位置し得る第３のバス１６２３ｃなどに接続することができる。このようにして、所定または一定の画素列１６５０は、複数の基板上に位置するそれぞれのバス１６２３ａ〜１６２３ｃを通じて、第２の基板１６５４上に遠隔に存在し得る支援回路１６２２、または第３の基板１６５６上に遠隔に存在し得る支援回路１６６３と電気通信することができる。
【００７９】
複数の画素を含む列１６５０を読み出すために、単一の相互接続１６２１が使用され得るので、相互接続の間隔またはピッチは、画素配列１６１０の画素ピッチよりかなり大きいものであり得ることに留意されたい。
【００８０】
使用中、画素配列上の個々の画素によって生成されるデータは、支援用回路によって処理されなければならず、そのようなものとして、各画素１７２６は、第２の基板１７５４上の支援用回路１７７０に電子的に接続されなければならない。理想的には、各画素は、同時に読み出すことができ、それによってグローバルシャッタを生成する。次に、図１７ａを参照すると、グローバルシャッタとして撮像装置からデータを読み出す能力は、画素１７２６当たり１つの相互接続１７２４が存在することを必要とし、これは、バンプピッチを製造公差内とする理由により、実際には実現することがとても難しいことが理解されよう。図１７ｂは、画素１７２６が列１７２８に形成された状態を示しており、ただし、バンプピッチの要件は、水平方向のもののままである。約５μｍのバンプピッチは、そのサイズの近くの画素に必要とされ、一方、本明細書に開示された３次元積層技術および相互接続の交互配置の利用によって、実際の生産において約２０μｍから約２００μｍのバンプピッチを可能にすることができる。したがって、３次元の積層技術も使用するとても高いフレーム率のローリング式シャッタが、実質的な改善とみなされ得る。ローリングシャッタの場合、画素列１７２８当たり１つの相互接続／バンプ１７２４だけが、画素１７２６当たり１つの相互接続／バンプ１７２４の代わりに必要とされる。
【００８１】
図１７ａは、画素１７２６当たり１つのバンプ１７２４を用いたバンプ構成またはバンプ方式を示し、これはグローバルシャッタ動作に似ている。この構成では、バンプピッチは、Ｘ軸およびＸ方向とＹ軸およびＹ方向の両方で画素ピッチに等しいまたはほぼ等しい。
【００８２】
図１７ｂは、画素列１７２８当たり１つの相互接続／バンプ１７２４を用いるバンプ構成またはバンプ方式を示す。この構成は、ローリングシャッタ動作に使用することができる。このバンプピッチ構成またはバンプピッチ方式は、垂直方向だけの図１７ａのバンプピッチに比べてより緩和される。しかし、この構成では、バンプピッチは、画素ピッチと一方向または一次元で少なくとも同じであることがなお必要とされることを留意されたい。図１７ｂは、各列１７２８が複数の画素１７２６から構成される複数の列１７２８を示す。画素の各列は、ある距離にわたってｙ方向（ｙ軸）に延びることができ、例示されるように幅１画素とすることができる。画素の各列は、各列１７２８の一端で単一の接続箇所を通じて読み出すことができる。そのような構成は、チップ構造を単純化するが、相互接続は隣り合った相互接続と接触してはならず、それに応じた大きさに作製されなければならないため、画素同士の間の距離が、横方向（水平方向）にバンプ（相互接続）ピッチを制限し続けるので、厳しい許容誤差がさらに維持されなければならない。
【００８３】
図１７ｃは、図１７ａまたは図１７ｂに示されるものよりさらにいっそう緩和されているバンプ構成を示す。この図では、バンプピッチは緩和され、相互接続／バンプ１７２４の半分は、列１７２８の交互する対向した端部で第２のセットの相互接続１７２４を加えるまたは導入することによって、画素配列１７１０の両側で処理することができる。図１７ｃに見られるように、第２のセットの相互接続は、第１のセットの相互接続と組み合わせて使用されてもよく、データの半分が、画素配列１７１０の両側で処理または読み出しできるように用いられ得る。そのような構成は、少なくとも１つの次元における画素ピッチに比べて、ほぼ２倍のサイズのバンプピッチ（相互接続）を可能にすることができ、これによって画像センサ１７００の生産コストを大きく低下させる。一実施形態では、画素列１７２８当たり２つ以上の相互接続またはバンプ１７２４が利用でき、それによってデータは、画素列１７２８のどちらかの端から読み出すことができる。
【００８４】
図１８ａ〜図１８ｆは、基板／チップ上に交互に配置された相互接続またはバンプ１８２４の配置を有する画素配列１８１０の実施形態および構成を示す。上述の通り、画素列１８２８当たり１つのリードバス、および回路列当たり１つのリードバスがあり、リードバスが列の上から列の底に延びるので、相互接続／バンプ１８２４は、列内のバスの重ね合わされた経路に沿ったどこかで配置することができる。バンプピッチを緩和するために、次の列において（Ｙ方向に）上または下に次の列のバンプ１８２４をずらすことによって、列から列までのバンプの距離を増大させることができる。
【００８５】
例によれば、画素ピッチは約５μｍとすることができ、画素列は任意の長さ、例えば、約２ｍｍから約１５ｍｍの間の長さとすることができることを理解されよう。バンプピッチは画素ピッチの関数であり、画素ピッチが理想的なバンプピッチの決定因となるようになっていることを理解されたい。例えば、約１００μｍの所望のバンプピッチがあると仮定すると、そのとき、第１の相互接続またはバンプ１８２４の配置は、第１の列の上部で開始し、次の列の相互接続またはバンプを１００μｍだけ下にずらすことによって実現することができる。全ての他のバンプは、ラインの２０番目の列内の相互接続またはバンプが画素列の底に位置するまで、同様に配置される。その時点で、２１番目の列内の相互接続またはバンプが、画素列の上部に再び配置可能である。次いで、この同じパターンが、画素配列の終わりまで繰り返され得る。水平方向に、相互接続またはバンプは、２０列×５μｍ＝１００μｍだけ離され得る。この例では、画素ピッチが約５μｍでも、そのとき全部のバンプが１００μｍより多く離される。次いで、冗長性が、歩留まりのために画素列に導入されてもよい。例えば、全ての列内のバンプは、２倍にすることができる（すなわち、２つのリードバスが、２つの相互接続またはバンプによって取り付けられる）。この技法は、積層の歩留まりをかなり向上させ、プロセス全体のコストを下げる。
【００８６】
図１８ａに見られるように、画素１８２６の第１の列１８２８は、第１の相互接続１８２４ａを介して電気的にアクセスすることができる。本実施形態では、第２の画素列１８３０は、第２の相互接続１８２４ｂを通じて電気的にアクセスすることができ、第２の相互接続１８２４ｂは、前記第１の相互接続１８２４ａに対して交互に配置された構成で製造中に配置されたものである。例示されるように、第２の相互接続１８２４ｂの位置または配置は、ＸとＹの両方の次元または方向に第１の相互接続１８２４ｂの位置から（および任意の他の相互接続１８２４から）少なくとも２画素の幅だけ離れることができる。次いで、第３の相互接続１８２４ｃが、画素配列１８１０にわたるＮ個の相互接続１８２４について第３の画素列などにおいて同様に配置できる。そのような構成によって画素ピッチの少なくとも３倍のものである相互接続ピッチを与える。相互接続ピッチのゲインは、標準的な条件下の画素ピッチのゲインの３倍よりずっと大きいものであり得ることを理解されよう。しかし、相互接続ピッチのゲインは、上述の画素ピッチの少なくとも３倍であり得ることを理解されよう。
【００８７】
同様に、より大きい相互接続のゲインは、列と列に基づく接続性ではなく、領域に基づいた間隔を用いて作製することができる（画素列のアスペクト比６／１ならびに回路列のアスペクト比６／１（図３ｍの場合）および３／２（図３ｎの場合）と、画素列のアスペクト比８／１ならびに回路列のアスペクト比２／４（図３ｕの場合）とを示す図３ｍ、図３ｎおよび図３ｕに関連する図および説明を参照せよ）。これは、より多くのバス構造の追加、または続く基板への直接の読み出しの使用を用いて実現することができる。したがって、いずれの構成でも、相互接続ピッチは、
【００８８】
【数１】
2014514782.tif 000003
【００８９】
のように説明することができ、ただし、Ｎは、Ｘ方向の２つの隣接した相互接続の間の画素の個数、およびＭは、Ｙ方向の２つの隣接した相互接続の間の画素の個数である。複数の相互接続の各々はバンプとすることができ、バンプからバンプ距離は、幅２画素より大きく、または幅４画素より大きく、または幅８画素より大きいものとすることができることが理解されよう。
【００９０】
多くの応用では、Ｎ×Ｘ方向の画素ピッチは、Ｍ×Ｙ方向の画素ピッチに等しい。図１８ｂ〜図１８ｆに示されるように、より大きい画素配列１８１０は、さらなる反復により上記のプロセスを推定することによって対応または設計することができる。図１８ｂは、重ね合わされたシリコン基板のスタックを示す。この図では、画素配列からなる第１の基板１８５２は、支援回路を含む支持基板１８５４の上部に重ねられて示される。第１の画素列１８８１のための支援回路を設置するために利用できる領域は、破線で描かれ、簡潔化および説明のために指示される。回路列の実際の領域は、破線によって表されないが、画素列の領域より大きい、画素列の領域より小さい、または画素列の領域と同じであり得ることが理解されよう。上述したように、支援回路領域は、それらが対応する画素列の領域と直接相関関係にある。各画素列は、１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。図１８ｂでは、支援回路の配置のために利用できる領域は、１画素単位の幅と６４画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、図１８ｂ中の基板同士の間の相互接続１８２４は、この列を読み出すために、６４画素単位の領域内のどこかに含まれなければならないが、これは、画素列リードバスおよび列の回路リードバスが、６４個の画素の経路に沿って重ね合わされ、それによって相互接続１８２４が、リードバスを接続するためにそれらの６４個の画素に沿ってどこかに配置できるからである。
【００９１】
また、相互接続は画素列リードバスと支援回路リードバスが重なり合うところだけで生じ得るので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および６４画素の長さであり、これは、接続される画素列と支援回路の間の交差である。
【００９２】
図１８ｂ中の支援回路領域の例示的なアスペクト比が、１／６４として示されることに留意されたい。この領域内の相互接続１８２４を設置または配置するための多くのオプションがあり、次いで設計者によって、相互接続から相互接続まで所望の間隔を可能にするように、最終的な位置を選ぶことができる。例えば、図１８ｂ〜図１８ｆに最も良く示されるように、相互接続またはバンプ１８２４が交互に配置された構成である一実施形態では、画素１８２６の群当たり１つの相互接続またはバンプ１８２４が存在できることを理解されよう。
【００９３】
加えて、様々なリードバス構造が、所望の応用に応じて利用できることに留意されたい。上述したように、より大きい専用支援回路が、各相互接続１８２４を通じて読み出すデータを処理するために用いることができる。各相互接続／バンプ１８２４の位置の交互配置は、画素配列内の各領域または画素の群１８１０に対して支援回路のためのさらにいっそう大きい空間を与えることもできる。
【００９４】
図１８ｂから図１８ｆに示されるような多くの最適な交互配置構成は、異なる支援回路のアスペクト比を有する同じベースセンサのために見出されたものであることにも留意されたい。画素列と支援回路の間の交差の範囲内の相互接続の位置、および支援回路の各画素列への割り当てのパターンを変化させることによって、最適な構成を見出すことができる。図１８ｂから図１８ｆに示される全ての相互接続は、互いから距離７画素より多く離れていることにも留意されたい。
【００９５】
図１８ｃでは、支援回路の配置のために利用できる領域は、２画素単位の幅と３２画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板１８５２と基板１８５４の間の相互接続は、この列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比が、２／３２であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および３２画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
【００９６】
図１８ｄでは、支援回路の配置のために利用できる領域は、４画素単位の幅と１６画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は４／１６であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
【００９７】
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および１６画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
【００９８】
図１８ｅでは、支援回路の配置のために利用できる領域は、８画素単位の幅と８画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板１８５２と１８５４の間の相互接続１８２４は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は８／８であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
【００９９】
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および８画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
【０１００】
図１８ｆでは、支援回路の配置のために利用できる領域は、１６画素単位の幅と４画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は１６／４であり、この例は、本明細書に開示されたこれらの方法および装置が与えることができる可撓性を示すことに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
【０１０１】
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および４画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
【０１０２】
支援回路と画素列の関連のパターンは、図１８ｂから図１８ｆのパターンとは異なっていてもよく、最終的に、そのような関連は、互いから離れた相互接続の最適な距離を与えることができることにも留意されたい。例えば、相互接続は、互いから少なくとも２画素の幅だけ離れて、４画素の幅だけ離れて、８画素の幅だけ離れて、またはそれ以上離れて最適に配置することができる。設計者は、（１）１列当たりの画素の個数、ならびに（２）回路のアスペクト比および位置の２自由度に基づいて、相互接続が互いから離れて配置できる距離を最適に決定することができる。図１８ｂ〜図１８ｆに示される例では、相互接続１８２４は、互いから約８画素だけ離れて設置することができる。しかし、本開示の精神または範囲から逸脱することなく、他の設計が実施されてもよいことが理解されよう。
【０１０３】
例えば、図１８ｂに示されるように、相互接続の各々１８２４は、長さを互いから８画素および幅１画素だけ離れて設置することができる。回路列はそれぞれ、幅１画素および長さ６４画素のアスペクト比を有するので、そこで、相互接続１８２４は、図１８ｂに示されるように、回路１８００の底に到達するまで隣接した列内で互いから８画素だけ離れて設置することができ、到達の場合には、次いで、相互接続１８２４は、次の列の上部に移動させられ、画素配列１８１０の全幅について続く。反対に、図１８ｆでは、相互接続１８２４は、互いから長さ８画素および幅１画素だけ離れてさらに位置する。しかし、この例では、回路列のアスペクト比では、このとき、長さ４画素および幅１６画素である。したがって、相互接続１８２４が互いから少なくとも８画素だけ離れている場合、アスペクト比がたった長さ４画素のため、相互接続１８２４が最適な間隔を保つように、１つの回路列１８５６ｂが飛ばされなければならない。したがって、例えば、（第１の列１８２８の第１の画素上の）図１８ｆ中の画素配列１８１０の左上の隅に相互接続１８２４を配置し、次いで、次の画素列１８３０へ移動し、長さ８画素をカウントダウンし、次いで、次の相互接続１８２４が、第３の回路列１８５６ｃ内に配置でき、第２の回路列１８５６ｂを完全に飛ばす。このパターンは、画素配列の全体にわたって使用することができる。次いで、第２の飛ばした回路列１８５６ｂは、９番目の画素列に配置される相互接続１８２４ａによって画素配列に接続され、パターンは、全部の飛ばした回路列について繰り返される。このようにして、例示されるように、最適な相互接続間隔が実現でき、様々な回路設計が、本開示の範囲から逸脱することなく考慮することができる。
【０１０４】
図７に戻って参照すると、基板７１５または複数の基板と電気通信する第１の画像センサ７１０および第２の画像センサ７１１に加えて、本明細書中に上述したように交互に配置された相互接続を用いて構成することができる複数の画素配列を有する撮像センサの一実施形態が示されている。そのような構成は、３次元画像キャプチャに望ましいものであり得、２つの画素配列は、使用中にオフセットされ得る。別の実施形態では、第１の画素配列および第２の画素配列は、所定の範囲の波長の電磁放射線を受信することに専用にすることができ、第１の画素配列は、第２の画素配列とは異なる範囲の波長の電磁放射線に対して専用にされる。
【０１０５】
図１９は、第１の基板上の画素配列の最適化に関連した設計および検査の手法を示す。撮像センサの製造についての利用できる許容誤差の差を決定するためのステップがあり得る。次いで、設計を行うことができ、バンプピッチはある基準に関して決定することができる。次いで、シミュレートされた試験センサは、試験を受け、読み出され、必要なら再設計することができる。
【０１０６】
図２０は、所与の画素領域について少なくとも１つの専用支援回路を有する一実施形態を示す。複数の専用支援回路２０６０ａ〜２０６０ｆは、撮像装置２０００に使用することができ、本開示の原理により画素配列２０１０に対して積み重ねることができる。画素配列２０１０は、複数の画素領域２０５０を含むことができる。複数の画素領域、例えば２０５０ａ〜２０５０ｆなどの各々は、専用回路２０６０が充てられる所与の所定または一定の画素領域２０５０内の複数の画素２０２６によって生成されるデータだけを処理することに専用にされる少なくとも１つの支援回路２０６０を備えることができる。例えば、各画素領域２０５０は、関連した画素領域２０５０内から関連した画素２０２６により読まれたアナログデータを変換することに専用にされる専用アナログ・デジタル変換回路を有することができる。この密接および直接に関連した専用回路が使用されて、画像センサ内のデジタル信号処理を単純化することができ、それによって画像センサ内のタイミングおよび直列化プロセスを大きく単純化する。そのような特徴は、画像センサ内の熱発生およびエネルギー消費を制御するために使用することができる。
【０１０７】
図２１には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。各画素列は、１画素の幅および１２８画素の長さである、または１画素の幅および１２８画素の長さであり得る。これは、本開示の教示を表すために一例として選ばれたことに留意されたいが、列の長さに関して任意の個数の画素が可能であり、本開示の範囲から逸脱することなく使用することができることに留意されたい。列の長さに関しての画素の個数は、偶数または奇数とすることができ、２のべき乗である必要はないことにさらに留意されたい。図に見られるように、支援回路の配置のために利用できる領域は、４画素単位の幅と１６画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、６４画素単位の領域内のどこかに含まれなければならない。また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および１６画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。この例における支援回路領域のアスペクトが４／１６であることに留意されたい。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術であっても、これらの方法と共に使用することができる。大きい配列構成のためにより柔軟であること（例えば、画素列の並列処理）を可能にするように、任意の所与の画素列のために複数の相互接続（２５１６および２５１８）が存在できることにも留意されたい。
【０１０８】
図２２には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。各画素列は、１画素の幅および１２８画素の長さである、または１画素の幅および１２８画素の長さであり得る。これは、本開示の教示を表すために一例として選ばれたことに留意されたいが、列の長さに関して任意の個数の画素が可能であり、本開示の範囲から逸脱することなく使用することができることに留意されたい。列の長さに関しての画素の個数は、偶数または奇数とすることができ、２のべき乗である必要はないことにさらに留意されたい。図に見られるように、支援回路の配置のために利用できる領域は、２画素単位の幅と３２画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、６４画素単位の領域内のどこかに含まれなければならない。また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および１６画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。支援回路領域のアスペクト比が、２／３２であることに留意されたい。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術でさえ、これらの方法と共に使用することができる。大きい配列構成のためにより柔軟であること（例えば、画素列の並列処理）を可能にするように、任意の所与の画素列のために複数の相互接続（２６１６および２６１８）が存在できることにも留意されたい。図２１および図２２は、同じ画素配列を表しており、２つの図の間の差は、支援回路のアスペクト比が変更されていること（すなわち、図２１では４／１６のアスペクト比、および図２２中では２／３２のアスペクト比）だけであることに留意されたい。
【０１０９】
本明細書に開示された構造および機器は、撮像センサを最適化するための例示に過ぎないことが理解され、本明細書に開示されたものと同じ働きをするまたはそれと均等である３次元積層技術を用い、積層中で基板間の相互接続を交互に配置することによって画像センサ上の画素配列を最適化する任意の構造、機器またはシステムは、現在知られているまたは将来利用できることになる可能性のある撮像のための構造、機器またはシステムを含めて、本開示の範囲内に含まれることが意図されることを理解されたい。３次元積層技術を用い、積層中で基板間の相互接続を交互に配置することによって画像センサ上の画素配列を最適化する手段と同じ働きをするものまたはそれと均等であるものは、本開示の範囲内に含まれる。
【０１１０】
当業者は、本開示の特徴によって与えられる利点を理解されよう。例えば、設計および製造が簡単である撮像センサ上の最適化された画素配列を提供することは本開示の潜在的な特徴である。本開示の別の潜在的な特徴は、全体サイズに対してより大きい画素を備えるそのような撮像センサを提供することである。別の潜在的な特徴は、３次元積層技術を用い、積層内で基板間の相互接続を交互に配置することによって最適化された画像センサ上の画素配列を提供することである。
【０１１１】
前述の詳細な説明では、本開示の様々な特徴は、本開示を簡素化するために単一の実施形態にまとめられ、または異なる実施形態で述べられる。この開示方法は、特許請求の範囲に記載された開示が各請求項に明示的に挙げられるものより多くの特徴を必要とする意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲を反映するとき、発明の態様は、単一の前述の開示した実施形態の全部の特徴より少ないものであり、別個の実施形態に開示された様々な発明の特徴は、以下により完全に特許請求の範囲に記載されるようにそれ自体の実施形態を形成するように組み合わせることができる。したがって、添付の特許請求の範囲は、本参照により本詳細な説明にここに組み込まれ、各請求項は、本開示の別個の実施形態としてそれ自体に基づくものである。
【０１１２】
上記の構成は、本開示の原理の応用の例示に過ぎないことを理解されたい。多数の修正形態および代替構成が、本開示の精神および範囲から逸脱することなく当業者によって考案される可能性があり、添付の特許請求の範囲は、そのような修正形態および構成を含むものである。したがって、本開示は、図面に示され、具体的および詳細に上述されてきたが、限定するものではないが、サイズ、材料、形状、形態、機能および動作方法、組立ならびに使用の変更が含まれる多数の修正形態が、本明細書に説明した原理および概念から逸脱することなくなされ得ることは当業者には明らかであろう。
【図１ａ】
2014514782.tif 000007
【図１ｂ】
2014514782.tif 000008
【図２】
2014514782.tif 000009
【図３ａ】
2014514782.tif 000010
【図３ｂ】
2014514782.tif 000011
【図３ｃ】
2014514782.tif 000012
【図３ｄ】
2014514782.tif 000013
【図３ｅ】
2014514782.tif 000014
【図３ｆ】
2014514782.tif 000015
【図３ｇ】
2014514782.tif 000016
【図３ｈ】
2014514782.tif 000017
【図３ｉ】
2014514782.tif 000018
【図３ｊ】
2014514782.tif 000019
【図３ｋ】
2014514782.tif 000020
【図３ｌ】
2014514782.tif 000021
【図３ｍ】
2014514782.tif 000022
【図３ｎ】
2014514782.tif 000023
【図３ｏ】
2014514782.tif 000024
【図３ｐ】
2014514782.tif 000025
【図３ｑ】
2014514782.tif 000026
【図３ｒ】
2014514782.tif 000027
【図３ｓ】
2014514782.tif 000028
【図３ｔ】
2014514782.tif 000029
【図３ｕ】
2014514782.tif 000030
【図３ｖ】
2014514782.tif 000031
【図３ｗ】
2014514782.tif 000032
【図３ｘ】
2014514782.tif 000033
【図３ｙ】
2014514782.tif 000034
【図３ｚ】
2014514782.tif 000035
【図３ａａ】
2014514782.tif 000036
【図４】
2014514782.tif 000037
【図５】
2014514782.tif 000038
【図６】
2014514782.tif 000039
【図７】
2014514782.tif 000040
【図８】
2014514782.tif 000041
【図９】
2014514782.tif 000042
【図１０】
2014514782.tif 000043
【図１１】
2014514782.tif 000044
【図１２】
2014514782.tif 000045
【図１３】
2014514782.tif 000046
【手続補正書】
【提出日】平成26年1月15日(2014.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、電磁センシングおよび電磁センサに関し、低エネルギー電磁入力状態、および低エネルギー電磁スループット条件にも関する。本開示は、より詳細には、必ずしも全部ではないが、画素配列領域の最適化、及び、基板同士の間に最小の垂直相互接続があるハイブリッド画像センサ、および関連したシステム、方法および特徴について積層方式を用いことに関する。この方法および特徴は、画素の寸法／ダイ（die）の寸法を最大化すること（領域（area）の最適化）をも含み得る。
【背景技術】
【０００２】
一般に、画像／カメラ技術を利用し、その使用を含む電子装置の数の普及がある。例えば、スマートフォン、タブレットコンピュータ、および他のハンドヘルドコンピュータ装置は全て、画像／カメラ技術を含み、それを利用する。画像／カメラ技術の使用は、家庭用電化製品の産業に限られない。様々な他の使用分野も、様々な産業的応用、医学的応用、家庭およびビジネス用防犯／監視応用、他多数を含む画像／カメラ技術を利用する。実際に、画像／カメラ技術は、ほとんど全ての産業で利用される。
【０００３】
普及により、市場では、ますます小型の高解像度の撮像センサの需要が目覚ましく増大している。高分解能および高解像度は、より多くのデータが比較的小さい空間内で移動されなければならないことを意味する。本開示の装置、システムおよび方法は、サイズおよびフォームファクタが考慮事項である任意のイメージング応用において利用することができる。電荷結合素子（ＣＣＤ）、もしくは相補型金属酸化物半導体（ＣＭＯＳ）、または現在知られているまたは将来知られることになり得る他の任意の画像センサなどのいくつかの異なるタイプの撮像センサが、本開示によって利用できる。
【０００４】
典型的には、ＣＭＯＳ画像センサは、画素配列全体、ならびに関連する回路、例えばアナログ・デジタル変換器および／または増幅器などを単一のチップに取り付ける。ＣＭＯＳ画像センサのサイズの制限はしばしば、ますます増えるより多くのデータをいっそうより小さい範囲内で移動することを必要とする。回路間のコンタクトパッドは、ＣＭＯＳ画像センサの設計および製造において考慮されなければならないいくつかの考慮事項により、センサと信号処理などの他の重要な機能との間でますます小さく製造され得る。したがって、例えば、画素配列の面積が増大すると、関連する回路が占め得る面積が減少するために、Ａ／Ｄ変換または他の信号処理機能などの他の面積においてトレードオフを伴い得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明の一実施例は、例えば、相互接続を最適化する許容誤差がある画像センサに関する。
【課題を解決するための手段】
【０００６】
本開示は、第１の基板上の画素配列を最適化および最大化し、続く基板上の関連する回路を積層化することによって、信号処理の質を犠牲にすることなく画素配列を最適化および最大化する。本開示は、基板上の画素配列の領域の最適化を利用するために裏面照射および他の領域の進歩を利用する。積層方式および積層構造によって、小さいチップサイズを維持しつつ、高機能の大規模回路の利用を可能にする。
【０００７】
本開示の特徴および利点は、後述の説明に記載されることになり、一部はこの説明から明らかであり、または過度の実験をすることなく本開示の実施によって知ることができる。本開示の特徴および利点は、添付の特許請求の範囲に特に挙げられた手段および組合せによって理解することおよび得ることができる。
【０００８】
本開示の特徴および利点は、添付図面に関連して提示される続く詳細な説明の検討から明らかになろう。
【図面の簡単な説明】
【０００９】
【図１ａ】単一の基板上に構成される撮像センサの一実施形態の概略図である。
【図１ｂ】本開示の教示および原理による、画素配列に対する処理回路の遠隔配置を示す撮像センサの一実施形態の概略図である。
【図２】本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態の概略図である。
【図３ａ】モノリシック回路上に作製された撮像センサの一実施形態の斜視図であって、支援用回路が幅１画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｂ】モノリシック回路上に作製された撮像センサの一実施形態の上面図であって、支援用回路が幅１画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｃ】図３ａからとった画素および支援用回路を含む単一の列の斜視図である。
【図３ｄ】図３ｂからとった画素および支援用回路を含む単一の列の上面図である。
【図３ｅ】モノリシック回路上に作製された撮像センサの一実施形態の斜視図であって、支援用回路が幅２画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｆ】モノリシック回路上に作製された撮像センサの一実施形態の上面図であって、支援用回路が幅２画素である、画素および支援用回路を含む複数の列を示す図である。
【図３ｇ】本開示の教示および原理による、画素配列が第１の基板上にあると共に、支援用回路が第２のまたは次の基板上に位置し、複数の基板を接続する相互接続およびビアが示されている、複数の基板上に構築された撮像センサの一実施形態の斜視図である。
【図３ｈ】図３ｇの複数の基板上に構築された撮像センサの実施形態の正面図である。
【図３ｉ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
【図３ｊ】間に電気的接続を示す図３ｉからとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｋ】間に電気的接続を示す図３ｉおよび図３ｊからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｌ】間に電気的接続を示す図３ｉおよび図３ｊからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｍ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｎ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置し、回路列が幅２画素および画素列の長さの半分である、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｏ】間に電気的接続を示す図３ｎの最右列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｐ】間に電気的接続を示す図３ｎおよび図３ｏからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｑ】間に電気的接続を示す図３ｎおよび図３ｏからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｒ】間に電気的接続を示す図３ｎの最左列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｓ】間に電気的接続を示す図３ｎおよび図３ｒからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｔ】間に電気的接続を示す図３ｎおよび図３ｒからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｕ】画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置し、回路列が幅４画素である、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、複数の電気的接続、および複数の画素列と回路の関連したまたは対応する列との間の通信を示す図である。
【図３ｖ】間に電気的接続を示す図３ｕの最右列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｗ】間に電気的接続を示す図３ｕおよび図３ｖからとった画素の単一の列および回路の単一の列の正面図である。
【図３ｘ】間に電気的接続を示す図３ｕおよび図３ｖからとった画素の単一の列および回路の単一の列の側面図である。
【図３ｙ】間に電気的接続を示す図３ｕの最右列の、左側へ隣接した列からとった画素の単一の列および回路の単一の列の斜視図である。
【図３ｚ】間に電気的接続を示す図３ｕおよび図３ｙからとった画素の単一の列および回路の単一の列の正面図である。
【図３ａａ】間に電気的接続を示す図３ｕおよび図３ｙからとった画素の単一の列および回路の単一の列の側面図である。
【図４】本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。
【図５】本開示の教示および原理による、回路の一部が比較的遠隔に配置される、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。
【図６】本開示の教示および原理による、様々な画素配列による様々な割合の適用範囲を有する第１の基板の一実施形態を示す図である。
【図７】本開示の教示および原理による、複数の画素配列を有する一実施形態を示す図である。
【図８】本開示の教示および原理による、最適化された画素配列および関連する回路または支援用回路が積み重ねられている画像センサの一実施形態を示す図であって、光源を示す図である。
【図９】本開示の教示および原理による、最適化された画素配列および関連する回路または支援用回路が積み重ねられている画像センサの裏面照射される実施形態を示す図である。
【図１０】本開示の教示および原理による、画素配列が全ての前記支援用回路からより遠隔に設置される、画像センサの一実施形態を示す図である。
【図１１】本開示の教示および原理による異なるサイズの積層基板を有する画像センサの一実施形態を示す図である。
【図１２】各画素列が別の画素列と共にリードバスを共有しない、画素構造の一実施形態を示す図である。
【図１３】リードバスに対して画素列の水平２ウェイ共有があり、２つの画素列当たり１つのリードバスが存在するようになっている、画素構造の一実施形態を示す図である。
【発明を実施するための形態】
【００１０】
本開示による原理の理解を促進するために、次に、図面に示された実施形態の参照がなされ、特定の言語がそれを説明するために使用される。それにも関わらず、本開示の範囲について限定のないことがそれによって意図されると理解されよう。本開示を手に入れた当業者に通常思い浮かぶ、本明細書に示された本発明の特徴の任意の変更およびさらなる修正、ならびに本明細書に示されるような本開示の原理の何らかのさらなる応用は、特許請求の範囲に記載された本開示の範囲内とみなされるべきである。
【００１１】
基板間の最小の垂直相互接続を有するハイブリッド画像センサのための、積み重ねスキームを用いて画素配列領域を最適化するための装置、システム、方法、およびプロセスが、開示および説明される前に、構造、構成、工程段階、および材料は多少変更され得るものだから、本開示は、本明細書に開示されたそのような特定の構造、構成、工程段階、および材料に限定されないことを理解されたい。本明細書に用いられる専門用語は、特定の実施形態を説明するために使用されるものにすぎず、本開示の範囲は、添付の特許請求の範囲およびその均等物によってのみ限定されるものであるから、専門用語は限定するものではないということも理解されたい。
【００１２】
本明細書および添付の特許請求の範囲に使用されるとき、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈上明らかに他に示さない限り、複数の概念を含むことに留意しなければならない。
【００１３】
本開示の主題を説明およびクレームするとき、以下の専門用語は、以下に述べる定義に従って使用される。
【００１４】
本明細書に用いられるとき、用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む、備える（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「ことを特徴とする（ｃｈａｒａｃｔｅｒｉｚｅｄ  ｂｙ）」、およびその文法的に等価な表現は、追加の記載されていない要素または方法ステップを除外しない非排他的なまたはオープンエンドの用語である。
【００１５】
本明細書に用いられるとき、語句「からなる（ｃｏｎｓｉｓｔｉｎｇ  ｏｆ）」およびその文法的に等価な表現は、請求項に記載されていないいかなる要素またはステップも除外する。
【００１６】
本明細書に用いられるとき、語句「本質的に〜からなる（ｃｏｎｓｉｓｔｉｎｇ  ｅｓｓｅｎｔｉａｌｌｙ  ｏｆ）」およびその文法的に等価な表現は、請求項の範囲を、記載された構成要素またはステップ、ならびにクレームされた開示の基本的かつ新規な１つまたは複数の特徴に実質的に影響しない構成要素またはステップに限定する。
【００１７】
本明細書に用いられるとき、用語「近位」は、起点に最も近い部分という概念を幅広く指すものとする。
【００１８】
本明細書に用いられるとき、用語「遠位」は、一般に、近位の反対を指すものであり、つまり、文脈に応じて、起点からより遠い部分、または最も遠い部分という概念を指すものとする。
【００１９】
デジタルイメージングは、静止画であろうと動画であろうと、画像データを記録するために使用される装置に関して課せられる多くの制約を有する。本明細書中に述べられるように、撮像センサは、少なくとも１つの基板上に配設される画素配列および支援用回路を備えることができる。通常、装置は、用途に応じて撮像センサのフォームファクタに対する実際的で最適な制約を有する。大部分の用途、特に商業的利用の場合に関しては、通常はサイズが制約である。サイズがほとんど制約されないように思われる宇宙空間の用途であっても、撮像装置が軌道に打ち上げられ、重力に打ち勝つ必要があるので、サイズは、依然として問題である。加えて、特に家庭用電化製品では、撮像装置／カメラによって加わる大きさは、可能性のある他の機能的なハードウェアまたは電地の容量／寿命を奪い去る。したがって、サイズは、ほとんど常に、撮像センサを用いるどの用途でも対処しなければならない制約である。
【００２０】
多くの場合、撮像装置のフォームファクタは制約される。画素配列に対して横方向／水平方向に制限のない領域または占有面積が存在でき、あるいは画素配列の真後ろに垂直に豊富な空間が存在し得る。しばしば、それは、取り付け品についての検討事項である画素配列ではなく、収容されることが必要である支援用回路である。支援用回路は、アナログ・デジタル変換器、電力回路、パワーハーベスタ、増幅器回路、専用信号プロセッサ、およびフィルタ、データ伝送用の直列化回路などであり得るが、必ずしもそれらに限定されない。回路に加えて、光フィルタおよびレンズなどの物理的特性要素が必要とされ得る。上記の全てのことは、撮像装置のフォームファクタを決定および設計するときに検討されなければならず、従来より産業は、その時代の画像センサを設計するときに支援用回路の横方向配置または水平配置を選んできた。しかしそれでも、横方向または水平方向のフォームファクタよりもむしろより垂直なフォームファクタから恩恵を受ける多くの応用が存在する。
【００２１】
（画素配列に対して）比較的垂直なフォームファクタを有する撮像装置から恩恵を受ける応用の一例は、スコープの使用を必要とする使用分野におけるものである。例えば、工業用スコープおよび医療用内視鏡は、装置の管腔内に格納できる画像センサから恩恵を受ける。そのようなスコープ応用では、スコープの管腔内に配設できる画像センサが有利であり得る。次いで、管腔の内径（円い場合）は、画像センサの最大経（円形）を定めることになる。３ｍｍから１５ｍｍのよくある管腔のサイズの範囲の場合、画像センサは、内径の制約による横方向のフォームファクタの検討事項に大きく制限されることが理解されよう。したがって、より垂直な構成が有利であり得る。
【００２２】
上述の通りサイズが問題であるが、画素数は、特定の応用に関係なく産業全体で上昇し続け、しばしば、コンピュータのモニタまたはテレビなどの画像が記録された後に画像を実際に見るのに使用される手段を凌駕する。しかし、全ての画素が等しく作り出されるのではないことを理解されたい。上記の例では、スコープの構成は、限られた光応用において使用することができる。したがって、光が少ない状況でよく機能するスコープを利用した画像センサが有利であり得る。大きい画素は、画素のサイズが異なるために、小さい画素よりも単純により多くの光を集める能力を有する。しかし、市場の趨勢は、所与のフォームファクタにおける画素の個数を増大させることとなっている。必然的に、所与の面積中に画素がより多くあることは、一般的に、より小さい画素サイズを意味する。より小さい画素は、電子の混み合いのために、より少ない光の中で良く働かず、ノイズを作り出すという欠点がある。加えて、より多くの画素は、集光空間に対して境界的空間がより多いものと同じである。より大きい画素は、より大きい画素が光感知部分とボーダー部分の大きな比を単純に有するので、より良い画像およびより高い画質をもたらす傾向がある。これらの問題の両方が、今日の小さい画像センサの画質の悪さをもたらす。
【００２３】
画素数が所与の空間内で増大し続けるにつれて、画素ピッチは減少し、それによって相互接続の電気接点についてより優れた精度を必要とする。したがって、増大した画素ピッチの場合、データ処理時のより優れた精度の必要性が要求されるにつれて、画像センサの生産コストは増加し得る。現在の技術を使用して性能を向上させた画像センサを実現できるが、製造中に歩留まりが落ちるので増大したコストで実現し得る。
【００２４】
画素ピッチとバンプピッチの比に対しての本明細書に開示された技法および構造は、以下のことを可能にする。
・交互の相互接続、すなわち、相互接続の冗長性を与える能力が増大されることにより製造信頼性を改善すること。
・応用または使用分野ごとに費用効率性が高いやり方でバンプピッチサイズを最大化すること。
・より大きい画素ピッチを使用する能力により、より経済的なＣＭＯＳプロセスを可能にすること。
・より効率的なバンプ技術のアクセス、すなわち複数のバスからのデータ読み出しまたは画素配列から直接のデータ読み出しを可能にすること。
・ＣＭＯＳプロセスの冗長性が歩留まりを改善することを可能にすること。
・所定または一定の画素領域における局所的なＡＤＣを使用すること。
・複数の画素配列の幾何学的形状、複数のバスおよび列バンプ構成が利用されることを可能にすること。
【００２５】
上記の特定された問題は、この産業内のいくつかの必要性に関連して現在の最先端を説明する。必要なものは、できるだけ画素サイズが大きい画素数、垂直構造、およびフォームファクタによって十分な分解能を有する画像センサであり、その全ては、限られた空間内に制約される。本開示は、基板／チップ上の画素配列のサイズを最適化し、概して垂直な構成で１つまたは複数の支持用基板／チップ上に支援用回路を遠隔に設置することによって、これらの問題および潜在的な他の問題に対処する設計の実施形態および方法を考え、述べることにする。
【００２６】
オンチップアナログデジタル変換器（ＡＤＣ）、オンチップデジタルアルゴリズムおよびオンチップアナログアルゴリズム、オンチップ複雑タイミング、ならびにオンチップ複雑アナログ機能を使用する高性能画像センサは、以下の理由（以下のリストは、完全なリストではなく、例示のために与えられるに過ぎない）、すなわち、
長いオフチップアナログデータ線によるピックアップノイズが無いこと（オンチップＡＤＣがない場合、アナログ信号がチップ外へ送られる必要があること）、
デジタル変換がデータ経路内で早期に実行されるため低テンポラルノイズであること（余分なノイズを付加する余分な増幅器、バッファがないこと）、
複雑なオンチップタイミング発生器を用いるローカルタイミング最適化により、高品質の画像を与える。パッドカウントの制限のため、単純なタイミングだけが外部システムを用いて実行でき、低ノイズがＩ／Ｏにより発生する。
オンチップシステムは、パッドカウントの減少を可能にし、
より高速な動作（より連続的なオンチップ動作、浮遊容量および抵抗の低減）を実現することができる。
【００２７】
しかし、そのような高品質の画像をもたらすために使用される精密な機能およびプロセスは、画素配列の周辺にとても大きな領域を占め、画素配列サイズとダイサイズの比を大きく下げる。上記のＡＤＣおよび他の精密な機能を備えるオンチップのプロセスおよび回路を使用するイメージングシステムでは、画素配列サイズとダイサイズの比を２５％未満にさせることは一般的である。したがって、画素配列サイズとダイサイズの比とオンチップの機能の間にトレードオフが存在する。
【００２８】
したがって、画素配列サイズとダイサイズの最適化された比を使用する必要がある技術の応用の大部分は、デジタル変換を用いない（アナログ出力である）または低減されたアナログ／デジタル機能および低グレードのアナログ・デジタル変換を用いるカスタマイズされた画像センサを使用する。その場合でも、５０％より大きい画素配列サイズとダイサイズの比は、実現するのが困難である。
【００２９】
本開示は、画質を犠牲にすることなく画素配列サイズとダイサイズの比を増大させるシステムおよび方法を説明し、考える。本開示は、所与のダイサイズを使用し、最大化された画素配列サイズが必要とされるイメージング応用、または所与の画素配列サイズを使用するが、より小さいダイサイズが必要とされるイメージング応用を考える。
【００３０】
３次元積層技術の重要な問題の１つは、バンプピッチである。現在の技術は、約５０ｍｍから約１００ｍｍのバンプピッチを実現する。次の３年から１０年の間に、開発中の技術によって、バンプピッチが、画素ピッチと等しいサイズまたはほぼ同じサイズである範囲内でサイズが減少することを可能にすることが期待される。
【００３１】
また、積層基板／チップの歩留まりは、バンプピッチに直接左右される。最も良くある積層基板／チップの不良は、２つの相互接続またはバンプ間の電気的短絡である。バンプピッチのサイズが減少し、バンプピッチが小さくなるにつれて、ウェハの平坦化の仕様はより厳しくならざるを得ない。ウェハの平坦化の誤差を吸収するために、相互接続またはバンプは、より高く作製または成長させられる。しかし、より高い相互接続／バンプにおける余盛りは、ウェハボンディングプロセス中に（１つまたは複数の）側部に移動する傾向があり、これによって隣り合ったまたは隣接したバンプを短絡させる可能性がある。緩和されたウェハ位置合わせプロセスによるより高い歩留まりおよびより低いコストは、相互接続またはバンプピッチを緩和させることによって実現することができる。
【００３２】
本開示は、バンプピッチを緩めつつ、より狭い画素ピッチで動作する装置、システム、方法を提案する。
【００３３】
本開示は、画像センサの画素配列および支援用回路が単一のモノリシックの基板／チップ上にあり、画素配列を支援用回路の全部または大部分から隔てた状態の他の方法によって製造され得る画像センサも考える。本開示は、３次元積層技術を用いて積み重ね合わされる少なくとも２つの基板／チップを使用することができる。２つの基板／チップのうちの第１の基板／チップは、イメージＣＭＯＳプロセスを用いて処理できる。第１の基板／チップは、画素配列で排他的に構成することができ、または限られた回路によって囲まれた画素配列で構成することができる。第２のまたは次の基板／チップは、任意のプロセスを用いて処理することができ、イメージＣＭＯＳプロセスによる必要はない。第２の基板／チップは、限定するものではないが、基板／チップ上のとても限られた空間または領域に様々な多数の機能を組み込むために非常に高密度のデジタルプロセスとすることができ、または例えば精密なアナログ機能を組み込むために混合モードまたはアナログプロセスとすることができ、または無線能力を実装するためにＲＦプロセスとすることができ、またはＭＥＭＳ（微小電気機械システム）デバイスを組み込むためにＭＥＭＳとすることができる。イメージＣＭＯＳ基板／チップは、任意の３次元技法を用いて第２のまたは次の基板／チップを積み重ねることができる。第２の基板／チップは、回路のほとんどすなわち大部分を支持することができ、この回路は、（モノリシックの基板／チップ上に実装される場合）第１のイメージＣＭＯＳチップに周辺回路として他の方法で実装され、したがって、画素配列サイズを一定に維持すると共に、できる限り最大限に最適化しつつシステム領域全体を増大させる。２つの基板／チップ間の電気的接続は、結線、ｍバンプおよび／またはＴＳＶ（シリコン貫通電極）であり得る相互接続によってなされ得る。
【００３４】
次に、図１ａおよび図１ｂを参照すると、図１ａは、モノリシック設計の撮像センサの一例であり、単一の基板がチップ構成の基礎として使用される。図１ａに見られるように、基板１０２ａは、画素配列１５０ａを備えることができ、画素配列１５０ａは、電磁エネルギーを受け取り、電磁エネルギーをデータに変換し、次いでそのデータを処理のために支援用回路１１０ａ、１２０ａ、１３０ａへ送り、それにより最終的にデジタル画像または映像になるように構成される。支援用回路は、ほんのいくつかの例を挙げると、アナログ・デジタル変換器１１０ａ、増幅器回路１３０ａ、フィルタ回路、電力供給および収穫回路１２０ａ、およびシリアルプロセッサなどの信号処理回路を含むことができる。支援用回路のいくつかは、他の回路よりも画素配列により近くに位置し、画素配列の各画素にバスを介して接続することができる。例えば、増幅回路およびデジタル変換回路は、画素配列のより近くに位置することが好ましいものであり得るが、これはその構造が、データ流の明確性を増大させ、システムに最小のノイズをもたらし得るからである。図１ａに見られるように、画像センサ１００ａは、画像センサに関して典型的に市場で入手できるものの概略図である。図１ａは、コストおよび製造の制約のために今日市場を支配する画素配列１５０ａに対する支援用回路のほぼ横方向配置を示す。基板画素配列１５０ａと同じ基板および画素配列１５０ａに対して同じ基板上の支援用回路の横方向配置は、構造を単純化し、生産コストを削減する。しかし、上述したように全ての応用が横方向回路配置および水平回路配置に役立つのではないため、単一の基板の使用は、フォームファクタの問題などのいくつかの欠点および制約を有する。図１ｂに示されるように、支援回路、例えば１１０ａ、１２０ａ、１３０ａなどが、第１の基板１６０から取り除かれるとき、第１の基板１６０上に設置されることになるより大きい画素配列１５０ａのためのかなり大きい場所が残り、このことは、より多くのまたはより大きい画素が使用できることを意味する。本明細書に開示された特徴の技法および組合せを用いる撮像センサを使用する電子装置に同じ物理的制約があるとすれば、向上した画素分解能または増大した画素サイズの使用が可能になる。そのような場合には、画像センサの基板は、サイズを減少することができ、サイズが一番の関心事であると共に、しかも高品質の画像が望ましいより多くの装置に使用することができる。具体的には、図（１ｂ）は、支援回路１１０ｂ、１２０ｂおよび１３０ｂを画素配列に対して遠隔に設置する設計概念を示す。
【００３５】
主に図２を参照すると、支援用回路を担持するために支持用基板を使用することが述べられる。例示的な画像センサ２００の一実施形態では、複数の画素列に形成される複数の画素を含み得る画素配列２０５は、第１の基板２１０の表面に配置される。第１の基板２１０上に位置する複数の画素列の各々は、リードバス２４０に電気的に接続することができる。信号処理および画像強調は、第２の基板２２０上に位置する支援用回路によって実行することができる。この回路は、アナログ・デジタル変換器２２８、増幅器回路２２６、フィルタ回路２２４、電力供給および収穫回路２２２などの信号処理回路を含むことができ、これは第１の基板２１０上の複数の画素列に対応する複数の回路列も形成することができる。各回路列は、各回路列に対応するリードバス２３０または複数のリードバスと電子通信する複数の支援用回路から構成することができる。言い換えれば、信号処理回路は、第２の基板または支持用基板２２０上に位置することができる。次いで、第２の基板２２０上の複数の回路列の各々は、はんだバンプ、はんだボール、またはビアなどの相互接続を介して第１の基板２１０上に位置する対応する画素列に電子的に接続することができ、相互接続は、リードバス２３０、２４０が重ね合わされるまたは重なり合う物理的経路に沿ってどこかに位置し得る。画像センサの所望の機能に応じて、それぞれの基板が画像センサに必要な任意の回路を格納すると共に支援用回路が任意の秩序または組合せにある複数の二次基板の使用を考えることはやはり本開示の範囲内である。
【００３６】
図３ａから図３ｆに示されるように、概して、画像センサ３００ａは、画素配列３５０ａと、支援用回路３７０ａとを備えることができ、支援用回路３７０ａは、アナログ・デジタル変換器３１７ａ、増幅器３１５ａ、フィルタ３１４ａ、およびクロック３１６ａを含み得るものであり、それらの全ては、モノリシックの基板３１０ａ上に配設され得る。図３ａおよび図３ｂでは、モノリシックの画像センサが、それぞれ斜視図および上面図に示される。画素配列３５０ａは、複数の画素列から構成することができ、複数の画素列３５２ａの各々は複数の個々の画素を含む。支援用回路３７０ａは、複数の回路列３５６ａを備えることができ、回路列３５６ａの各々は、対応する画素列３５２ａを支援するための回路を備える。図に示されるように、モノリシックの回路列３５６ａはそれぞれ幅１画素であり、回路列３５６ａが対応する画素列に対して局所的に設置される。これらの図は、画像センサの一方の側だけで対応する列回路に電気的に接続される画素列当たり１つのリードバスを伴う共有されない複数の画素の画素配列を示す。本実施形態では、対応する回路は、１画素の幅であるが、以下に述べられるような支援回路の他の構成は、本開示の範囲内と考えられ、画像センサの設計オプションを増すために使用することができると理解されよう。
【００３７】
次に、図３ｃおよび図３ｄを参照すると、複数の画素を含む単一の画素列３５２ａ、および単一の回路列３５６ａが、それぞれ斜視図および上面図に示される。図に示された単一の画素列３５２ａおよび対応する回路列３５６ａは、図３ａおよび図３ｂに示される画像センサ３００ａからとられ、単一の回路列３５６ａに電気的に接続される単一の画素列３５２ａを単に示すことが理解されよう。
【００３８】
図３ｅおよび図３ｆは、モノリシック回路上に作製された撮像センサ３００ａの一実施形態の斜視図および上面図を示すものであり、画素および支援用回路を含む複数の列を示す。図３ａおよび図３ｂとは対照的に、図３ｅおよび図３ｆは、幅２画素があるものとして支援用回路を示す。これらの図では、交互の画素列３５２ａは、画素列３５２ａの両端に位置する対応する回路に読み出されることが見られる。そのような構成は、対応する回路列３５６ａの領域のアスペクト比の変化をもたらす。バス３３０ａは画素配列３５０ａの交互の両端に読み出されるので、回路列３５６ａは、幅２画素とすることができる。図３ｂ〜図３ｆに示されるセンサと対比させると、図３ｂに示される画素列３５２ａは、６画素（単位）の長さと１画素の幅のアスペクト比（６／１）を有し、回路列３５６ａは、同様のアスペクト比を有する。反対に、図３ｆに示される画像センサは、６画素（単位）の長さと１画素の幅のアスペクト比（６／１）を有する画素列３５２ａと、回路列３５６ａは、２画素の幅および３画素の長さ（２／３）のアスペクト比を有する。
【００３９】
対照的に、（図３ａ〜図３ｆに示された）モノリシックの基板上に構築された撮像センサ３００ａの同一の機能が、モノリシックの基板またはチップよりもずっと小さい寸法を有する（少なくとも横方向において、ずっと小さい領域およびフォームファクタを有する）撮像センサ３００に与えられ、提供され得る。次に、図３ｇから図３ａａを参照すると、第１の基板３１０上に配設され得る画素配列３５０を備えることができ、一方、支援用回路３７０の全部は、第２の基板３１１および第３の基板３１２などの１つまたは複数の支持用基板に（画素配列３５０および第１の基板３１０に対して）遠隔に設置できる撮像センサ３００が述べられる。
【００４０】
画像センサが複数の基板上に構築および製造できることに留意されたい。複数の基板の各々は、積み重ねられた構成または形態で互いに対して設置することができ、ここで、支持用基板の全部は、撮像される対象に対して、画素配列３５０を備える第１の基板３１０の背後に積み重ねられまたは揃えられる。積層時の基板の各々は、はんだバンプもしくははんだボール、ビア、または電気通信の他の形態などの相互接続３２１を通じて電気的に接続することができる。相互接続３２１は、本開示の範囲から逸脱することなく、同じまたは異なる基板上の様々な回路に電気信号を伝える任意の知られた手段または方法を含み得ることが理解されよう。
【００４１】
図３ｇ、図３ｉ、図３ｍ、図３ｎおよび図３ｕでは、画像センサ３００の画素配列３５０および様々な支援用回路３７０を備える複数の基板の各々は、積層時に同様のサイズとなり得、複数の基板が積層内でほぼ揃うことができるようになっている。一実施形態では、第１の基板３１０および複数の続く支持用基板３１１は、複数の通信列がほぼ同じ長さおよび幅の多層スタックに形成されるようにほぼ揃った状態で積み重ねることができる。
【００４２】
他の実施形態では、フォームファクタがそれを可能にする場合、異なる長さおよび幅を有する様々なサイズの基板が使用されてもよく、積層時に好ましいものとなり得ることに留意されたい。熱放散およびノイズなどの検討事項は、多くのさらに多くの検討事項と共に、積み重ねられた構成を設計するときに考慮することができる。例えば、一実施形態では、増幅用回路などの高熱回路は、（図１１に最も良く示される）積層内の支持用基板のうちの１つの突出部分に配置することができる。
【００４３】
画素配列３５０は、複数行の画素および複数列の画素に形成することができることに留意されたい。各画素列３５２は、直線状フォームファクタ内に複数の画素を備えることができる。この直線状フォームファクタは、１画素の幅および「Ｎ」個の画素の長さである。各画素列３５２が、画素ピッチとほぼ同じ幅、およびセンサ設計による所定のものと同じ長さである面積値を有することになることにさらに留意されたい。
【００４４】
反対に、本明細書中で言及されるとき、回路列３５６は、画素配列３５０を含む第１の基板３１０ではない基板上に割り当てられた空間であり、これは対応する画素列３５２に専用であり、対応する画素列３５２に電気的に接続されるまたは電気通信する少なくとも１つの支援回路３７０を含む。画素列３５２によって占められる空間は、画素列３５２と対応する回路列３５６によって占められる空間と同じまたはほぼ同じにできることが理解されよう。このようにして、第２の基板または支持用基板３１１は、複数の回路列３５６を備えることができ、各回路列３５６は、対応する画素列３５２が第１の基板３１０上に領域を有するのと実質的に同一または類似の占有面積の領域を第２の基板３１１上に備える。
【００４５】
加えて、各画素列３５２は、第１の基板３１０上のリードバス３３０と電子通信するまたは電子通信可能であり、一方、回路列３５６は、第２の基板３１１上のリードバス３４０と電子通信するまたは電子通信可能である。２つの前述のバス３３０、３４０は、少なくとも１つの相互接続３２１に電気的に接続することができ、図３ｇから図３ａａに示されるように、相互接続３２１は、２つのバス３３０、３４０によって形成される経路に沿ったどこか、あるいは２つのバス３３０、３４０の重ね合わせ内のどこか、または２つのバス３３０、３４０の間のどこかに設置される。一実施形態では、複数の相互接続３２１が、単一の画素列３５２を単一の対応する回路列３５６に接続するために使用することができる。そのような一実施形態では、使用される相互接続３２１の個数の冗長性は、生産歩留まりの増加または機能の向上をもたらすことができる。
【００４６】
本明細書中で言及されるとき、アスペクト比は、基板上の領域の全体的な形状に言及するために使用される。例えば、４画素単位の幅および５画素単位の長さとして定められる領域は、４／５または５／４のアスペクト比を有する。アスペクト比なる用語は、領域の形状が重要とみなされる状況を一般的に示すために使用することができる。例えば、アスペクト比の概念は、異なる基板上に位置する２つの対応する領域のアスペクト比の差を示すために使用することができる。図３ｇ〜図３ａａに示される画素列３５２と回路列３５６のアスペクト比は、同一であっても異なってもよく、画素列３５２およびその対応する回路列３５６の実装面積の領域は、ほぼ同じくすなわち等しくすることができることに留意されたい。異なるアスペクト比のいくつかの例が、図３ｇから図３ａａに示されるが、本開示の原理は、任意の数のアスペクト比の構成に適用できることに留意されたい。しかし、図に示されるように、回路列３５６の実装面積または占有面積の領域は、画素列３５２の実装面積または占有面積の領域とほぼ同じまたはほぼ等しい。製造技法が改善されるまたは設計パラメータが変更されると、多かれ少なかれ領域が、回路列３５６の支援用回路３７０のために必要とされ得る。
【００４７】
図３ｇおよび図３ｈを特に参照すると、増幅器、フィルタ、クロック、または画像センサを支援するために必要な他の回路を備えることができる支援用回路３７０が全部、第２の基板３１１などの１つまたは複数の支持用基板上に配設され得る。しかし、そのような回路は、第２の基板３１１または第３の基板などの１つまたは複数の基板上に分散させられてもよいことが理解されよう。加えて、アナログ・デジタル変換器が、支持用基板のうちの１つの上に遠隔に設置されてもよい。支援用回路３７０の秩序および位置は、変更することができ、必要に応じて、複数の支持用基板のうちのいずれかの支持用基板上に設置されてもよいことが理解されよう。
【００４８】
図に見られるように、各画素列３５２は、第１の基板３１０上の１つのリードバス３３０に関連すると共に、第１の基板３１０上の１つのリードバス３３０に電気的に接続することができ、一方、回路列３５６の各々は、支持用基板３１１上の１つのリードバス３４０に関連すると共に、１つまたは複数の相互接続３２１によって支持用基板３１１上の１つのリードバス３４０に電気的に接続することができ、１つまたは複数の相互接続３２１は、ｕバンプ３２１ａとビア３２１ｂを共に含むことができる（図３ｈに最も良く示される）。少なくとも１つの相互接続３２１は、例示されるように、第１の基板３１０上の画素列バス３３０を支持用基板３１１上の回路列バス３４０に接続するために使用することができる。図３ｉ、図３ｊ、図３ｌ、図３ｏ、図３ｑ、図３ｒ、図３ｔ、図３ｖ、図３ｘ、図３ｙおよび図３ａａ中の破線矢印は、相互接続３２１が、対応する画素列３５２および回路列３５６ごとの２つのリードバス３３０および３４０の重ね合わせ経路に沿ってどこかに位置することができることを示す。
【００４９】
次に、図３ｉから図３ｍを参照すると、複数の基板上に構築された撮像センサの一実施形態３００の様々な図が示される。図３ｉおよび図３ｍは、第１の基板３１０上の画素配列３５０を形成する複数の画素列３５２、および第２の基板３１１上の（支援用回路３７０を表す）複数の回路列３５６を示す。例示されるように、回路列３５６は、回路列３５６が関連する画素列３５２に直接対応するために１画素の幅および「Ｎ」個の画素の長さであり得る。これらの図は、各画素列３５２と回路列３５６内のその関連した回路３７０との間の接続の一例を示す。これらの図は、画素列３５２当たり１つのリードバス３３０、および回路列３５６当たり１つのリードバス３４０も示し、ここで回路列３５６内の関連した回路３７０は、１つの画素列の幅である。
【００５０】
本明細書に上述のように、各画素列３５２は、１つの画素列バス３３０に電気的に関連または接続することができ、各回路列３５６は、１つの画素列バス３４０に電気的に関連または接続することができる。図３ｊから図３ｌはそれぞれ、図３ｉに示された複数の画素列３５２および複数の回路列３５６から分離された単一の画素列３５２および単一の回路列３５６の斜視図、正面図、および側面図を示す。図３ｊから図３ｌは、１つまたは複数の相互接続３２１を用いて、画素列３５２および回路列３５６のバス３３０と３４０の間の電気的接続をさらに示す。バス３３０および３４０は、１つまたは複数の相互接続３２１を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続３２１が、バス３３０および３４０の重ね合わされた経路に沿ってどこかに位置し得ることを示す。
【００５１】
次に、図３ｎから図３ｔを参照すると、複数の基板上に構築された撮像センサ３００の一実施形態の様々な図が示されており、画素配列３５０を形成する複数の画素列３５２は、第１の基板３１０上に位置し、複数の回路列３５６は、第２の基板３１１上に位置する。この実施形態では、回路列３５６は、２画素の幅または２画素の列であり得る。この例では、各画素列３５２と対応する回路列３５６内のその関連した回路３７０の間の接続は、画素列３５２および回路列３５６ごとに１つのリードバス３３０、３４０であり得る。図に見られるように、第１の基板３１０上の画素列３５２によって費やされる領域は、対応する回路列３５６によって費やされる領域に対応する。そのような対応関係は、基板、例えば３１０および３１１のダイレクトオーバーレイ（ｄｉｒｅｃｔ  ｏｖｅｒｌａｙ）を可能にし、回路列３５６内の支援回路３７０は、支援回路３７０が支援する画素列３５２で直接積み重ねられるようになっている。
【００５２】
そのような構成では、画素列３５２のアスペクト比は、回路列３５６のアスペクト比にほぼ等しくなるが、さらに以下に述べられるように、そのようなアスペクト比の等しさは必要とされないことにも留意されたい。図３ｍに見られるように、画素列は、１つの画素列の幅および６画素の長さであり、したがってアスペクト比は１／６である。回路列も、同じ１／６のアスペクト比を有する。対照的に、図３ｎは、回路列のアスペクト比が画素列のアスペクト比の２倍の幅であるが、たった半分の長さであり、それによって支援用回路を配置するために使用可能な実装面積をできる限りより多く与える設計を示す。図３ｍおよび図３ｎでは共に、画素列３５２と回路列３５６の両方の実装面積の領域は、アスペクト比が異なっているとしても、互いにほぼ等しい。
【００５３】
図３ｎは、基板同士の間の異なるアスペクト比が、バスの接触箇所においてどのように柔軟性を可能にすることができるのかについても示す。本実施形態では、列の回路バス３４０は、回路列３５６の領域をより均一に占めるように概して「Ｕ」形状のもので設計し、それによって回路列３５６全体にわたって相互接続３２１を接続するためのオプションを与えている。画素列バス３３０はほぼＵ形ではないが、回路列バス３４０はほぼＵ形とすることができ、そのため同じ列の回路３５６は、図３ｏおよび図３ｒの２つの異なる画素列の構成と共に使用することができることに留意されたい。（図３ｏに示されるように）Ｕ形の回路列バス３４０の第１の脚は、第１の画素列３５２のリードバス３３０に重ね合わせることができ、（図３ｒに示されるように）Ｕ形の回路列バス３４０の第２の脚は、次の隣接した画素列３５２のリードバス３３０に重ね合わせることができる。図３ｏおよび図３ｒは、図３ｎの画素配列３５０からとった画素列３５２を示す。図３ｏおよび図３ｒは、回路列３５６の実装面積内の相互接続３２１の配置についての３つのオプションを示す。図３ｑに示されるように、回路列３５６のアスペクト比が２倍の幅であると示されるが、対応する画素列３５２が半分の長さであるので、相互接続３２１の位置のオプションは、画素列３５２の長さの一部に単に利用できるだけであることに留意されたい。図３ｐは、複雑なバス形状の場合、それが支持する画素列３５２の２倍の幅を有する回路列３５６内のバス３４０に沿って２つの相互接続位置経路のオプションが存在できることを示す。図３ｐは、Ｕ形の回路列バス３４０の第１の脚と第１の画素列３５２のリードバス３３０の重ね合わせの正面図を示し、相互接続３２１を次の隣接した画素列３５２に設置するために図３ｒおよび図３ｓに示されるようにバス３４０の最内部分を使用するのとは対照的に、相互接続３２１を設置するためにバス３４０の最外部分を使用する。図３ｒは、図３ｎ（最右の画素列）および図３ｏに示される第１の画素列に対してその左に設置される次の画素列３５２を示す。図３ｒに示される第２の画素列３５２のバス３３０は、例示されるようにバス３４０の第２の脚に電気的に接続することができる。回路列３５６の実装面積がアスペクト比２／３を有するので、画素列バス３３０と回路列バス３４０の重ね合わせは、回路列バス３４０の第２の脚がほぼＵ形であることを必要とし、それによって図３ｒおよび図３ｓに示される次の画素列３５２に対してバス３３０および３４０の自然な整合または重ね合わせを可能にすることに留意されたい。
【００５４】
図３ｕは、複数の基板上に構築された撮像センサの一実施形態３００の斜視図を示しており、画素配列３５０を形成する複数の画素列３５２は第１の基板３１０上に位置し、複数の回路列３５６は第２の基板３１１上に位置しており、回路列３５６は、幅４画素であるが、４分の１の長さでもある。この図は、複数の画素列３５２と回路の関連したまたは対応する列３５６との間の複数の電気的接続および通信経路も示す。
【００５５】
図３ｖは、間に電気的接続を示す図３ｕの最右列からとった画素の単一の列３５２および回路の単一の列３５６、ならびにこの構造に対応するための例示的なバス構成の斜視図を示す。図に見られるように、一実施形態は、対応する回路列３５６（および関連したバス３４０）との重なり部分が最小である画素列３５２（および関連したバス３３０）を備えることができる。言い換えれば、とても小さいバスの重ね合わせが、基板同士の間で求められる。しかし、図３ｕに示されるように、基板レベルで重ね合わせが存在できる。
【００５６】
図３ｗは、間に電気的接続を示す図３ｖからとった画素の単一の列３５２および回路の単一の列３５６の正面図を示す。図に見られるように、バスの重ね合わせのほんのわずかな外側部が、画素列３５２を回路列３５６に接続するために必要とされる。
【００５７】
図３ｘは、間に電気的接続を示す図３ｖからとった画素の単一の列３５２および回路の単一の列３５６の側面図を示す。図に見られるように、１つまたは複数の相互接続３２１は、いくつかの実施形態に使用することができ、この図は、相互接続３２１の配置が、バス３３０および３４０の重ね合わせに沿ってどこかにあり得ることも示す。
【００５８】
図３ｙは、間に電気的接続を示す図３ｕの最右列３５６の左側への最右列３５６に隣接した列からとった画素の単一の列３５２および回路の単一の列３５６の斜視図を示す。図３ｚは、間に電気的接続を示す図３ｙからとった画素の単一の列３５２および回路の単一の列３５６の正面図を示す。図３ｖおよび図３ｙは、図３ｕの画素配列３５０からとった画素列３５２を示す。図３ｖおよび図３ｙは、回路列３５６の実装面積内の相互接続３２１の配置についての２つのオプションを示す。図３ａａに示されるように、回路列のアスペクト比はより広いが、対応する画素列３５２のアスペクト比より短いので、相互接続位置のオプションは、画素列３５２の長さの一部に利用できるだけであることに留意されたい。図３ｚは、複雑なバス形状の場合、それが支持する画素列３５２の４倍の幅および４分の１の長さを有する回路列３５６内のバス３４０に沿って４つの相互接続位置経路のオプションが存在できることを示す。したがって、回路列３５６のアスペクト比は画素列３５２のアスペクト比とは異なるが、それぞれの実装面積の領域が、ほぼ同じであり、すなわち等しいことが見られる。製造技法が改善されるまたは設計パラメータが変更されると、多かれ少なかれ領域が、回路列３５６の支援用回路のために必要とされ得る。
【００５９】
図３ｖおよび図３ｗは、第１の画素列のリードバス３３０と回路列のリードバス３４０の第１の脚の重ね合わせを示す。図３ｙは、図３ｖに示される画素列に対して次の隣接した画素列を示す。回路列３５６の実装面積がアスペクト比４／２を有するので、画素列バス３３０と回路列バス３４０の重ね合わせは、回路列バス３４０の第２の脚がそれに応じて成形されることを必要とし、それによって図３ｙおよび図３ｚに示される次の画素列３５２に対してバス３３０および３４０の自然な整合または重ね合わせを可能にすることに留意されたい。図３ａａは、間に電気的接続を示す図３ｙからとった画素の単一の列および回路の単一の列の側面図を示す。
【００６０】
画素列の各々は、画素の設計および構造に悪影響を及ぼし得る目下の状態に応じて、リードバスに対して共有可能または共有されないことが可能であることが理解されよう。画素構造の２つの例が、図１２および図１３に示される。図１２は、各画素列が別の画素列と共にリードバスを共有しない画素構造を示す。この例は、画素列当たりたった１つのリードバスが存在するとき、共有されない画素構造を示す。反対に、図１３には、水平２ウェイ画素共有が示される。図１３では、２つの画素列当たりたった１つのリードバスが存在する。本明細書に述べられるように３次元積層の実施形態では、画素配列３５０が第１の基板上で最適化され、第２のまたは支持用基板上に位置する支援用回路の大部分から分離された実施形態において、画素列当たりのリードバスの数は、重要な検討事項であり得ることに留意されたい。
【００６１】
複数の画素列が回路列内の支援回路のセットに対応することを可能にすることは、本開示の範囲内であることに留意されたい。例えば、いくつかの支援回路の処理能力が、画素列により生成されるデータによって必要とされるものより大きい可能性があるので、複数の画素列が、回路列に対応することができる。逆も本明細書において考えられ、いくつかの実施形態は、複数の回路列が、画素配列内の単一の画素列に対応することができる。
【００６２】
上記の特定のプロセスおよび実施の一実施形態では、接続は、２つの基板／チップの間に位置するｕバンプなどの相互接続を通じて行うことができる。２つの基板／チップの両金属層は互いに向き合うことができ、したがって、画素配列を含むＣＭＯＳ画像センサチップに対しての裏面照射が必要とされ得る（第１のチップの正面側は、第２のチップの正面側に接合され得る）。一実施形態では、第１の基板／チップと第２の基板／チップの間に、列３５２、３５６当たりたった１つの相互接続が使用され得る。一実施形態では、２つ以上の相互接続が、列３５２、３５６当たりに使用でき、冗長性の目的（プロセスの歩留まり）のために使用することができる。従来技術（図３ａから図３ｆに示されるモノリシックＣＭＯＳ画像センサ）に比べて、リードバスは、画素配列の縁部で折られる場合があり、第２の基板／チップ内で折り返すことができる。そして、バンプは、列内のどこかで２つのバスを接続することができる。ｕバンプなどのより多くの相互接続が、２つ以上の基板／チップ間の配電、または他の信号（例えば、垂直デコーダ）のために必要とされる場合があることを理解されよう。
【００６３】
次に、図４を参照すると、複数の基板上に構築された画素配列および支援用回路を備える画像センサの一実施形態が、裏面照射を用いた状態で示される。図に見られるように、画素配列４５０は、第１の基板４５２上に配設され得る。第１の基板４５２は、光透過特性を制御するためにシリコンまたは別の材料で作製することができる。はんだボール、バンプ、またはビア４２１が、ある基板を別の基板に電気的に接続するために使用することができる。積み重ねられた画像センサの一実施形態は、第１の基板４５２上の画素配列４５０を備えることができる。画素配列４５０は、第１の基板４５２の第１の表面４５１の少なくとも４０パーセントを覆うことができる。裏面照射される構成では、図９に最も良く示されるように、画素配列９５０は、前記第１の基板９５２の裏面上に配設することができる。さらに、裏面照射の構成では、基板４５２は、それを通じての光の透過を制御するために薄くすることができる。裏面照射を利用する一実施形態では、第１の基板は、主にシリコン材料で作製することができ、または第１の基板は、主に「高Ｚ」半導体材料（例えば、テルル化カドミウム）で作製することができ、または第１の基板は、主にＩＩＩ−Ｖ半導体材料（例えば、ガリウムヒ素）で作製することができる。
【００６４】
一実施形態では、画素配列４５０は、第１の基板４５２の第１の表面４５１の大部分を覆うことができる。そのような一実施形態では、画素配列４５０は、前記第１の表面４５１の任意の部分上に位置または設置することができる。第１の表面４５１上の残りの空間は、必要ならば、二次回路配置に使用することができる。二次回路は画素配列の中央配置が実際的でないようなサイズに作製される場合がある状況が生じる可能性がある。
【００６５】
次に、図５を参照すると、所定の目的のために働くために、支援用回路および構成要素の少なくともいくつかが、他の支援用回路および構成要素から遠隔に設置された一実施形態が述べられる。いくつかの応用については、ある種の二次プロセッサが、画素配列からより遠隔に設置されることが望ましいものであり得る。例えば、内視鏡などの医療用スコープでは、必要な支援回路の全部を収容するのに十分な場所が画素配列の周りに存在しない場合がある。そのような場合には、画素配列を含む基板５１０は、画像センサ５００内で他の支持用基板からある距離離れて遠隔に設置することができる。
【００６６】
一実施形態では、画素配列を含む基板５１０は、画素配列を含む基板に対して遠隔に設置される支持基板５２０に隣接しているまたはその近くにあることができる。支持基板５２０は、その上に増幅器回路を備えることができ、一方、他の支援用回路は、支持基板５２０が画素配列基板５１０から離れて設置される距離よりも画素配列基板５１０から離れている距離で別の基板５３０ａ上により遠隔に設置することができる。一実施形態では、より遠隔に設置された基板５３０は、配線ビア５２２によって画像センサ５００内の他の基板に接続することができ、または他の基板および回路と無線で通信することができる。隣接した基板同士は、バンプまたははんだボール５２１によって互いに接続することができる。画素配列および他の回路が徐々により効率的になるにつれて、画素配列を含む基板が全ての他の支援回路からより遠隔である画像センサを提供することが、本開示の範囲内である。そのような回路は、図１０に示されており、画素配列を含む基板１０１０は、信号処理回路および電力回路などの支援回路をそれぞれが備える支持基板１０２０、１０３０、１０４０からビア１０２２によってより遠隔に設置される。
【００６７】
一実施形態では、画像センサの画素配列は、第１の基板５７０の利用できる表面積の大きな割合を占め得る。図６に見られるように、（破線で示される）様々なサイズの画素配列５７２、５７４、５７６が、本開示によって考えられ、開示した設計の範囲内に含まれる。画素配列５７６は、画素配列５７６が第１の基板５７０の大きな割合を覆うが、基板５７０の大部分はまだ覆うことができない構成を概略的に表す。画素配列５７６は、利用できる領域の大部分ではないが、そのような大きな割合の領域を覆うことができ、支援用回路の少なくとも一部が、第１の基板５７０上に位置できないようになっている。
【００６８】
画素配列５７４は、画素配列５７６および５７２とは別個の構成を概略的に示しており、画素配列５７４は、第１の基板５７０のほぼ半分を覆う。画素配列５７２は、画素配列５７６および５７４とは別個の構成を概略的に示しており、画素配列は、第１の基板５７０の明らかに大部分を覆う。最適化プロセスによって、用途、機能または目的によって要求される制約内で機能しつつ、可能な最良の画像および画質を与える画素配列サイズを見つけることを可能にすることができることが、上記の説明から明らかなはずである。したがって、一定の第１の基板のサイズの撮像センサを有する応用においても、第１の基板上に位置する画素配列によって示される表面積の割合は異なることができ、第１の基板で利用できる多くの異なる割合の全表面積を覆う。
【００６９】
したがって、画素配列が占めることができる表面積は、第１の基板の表面の一方の全表面積の約２５％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約４０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約５０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約６０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約７０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約８０％から約９９％である範囲内に含まれてもよく、または第１の基板の表面の一方の全表面積の約９０％から約９９％である範囲内に含まれてもよいことが理解されよう。述べた範囲内に含まれる全ての割合が、本開示の範囲内に含まれることが意図されると理解されよう。第１の基板の表面の一方の全表面積の約２５％から約９９％の範囲内に含まれる全てのサブ範囲が、本開示の範囲内に含まれることが意図されるとさらに理解されよう。
【００７０】
裏面照射される画素配列の性質のため、上記の基板表面は、裏面照射される画素配列を含む画像センサには無関係であり得る。したがって、裏面照射される応用では、基板表面は、無くされてもよく、または画素配列と一体に形成されてもよい。
【００７１】
画素配列の適用範囲または表面積は、画素配列が存在する基板の全表面積の約４０％から約７０％の範囲内とすることができ、そのような場合には、画像センサの設計から減縮することなく、いくつかの支援回路をその上に配置することが可能であり得る。一実施形態では、発光回路は、使用中に光を供給するように第１の基板上の一部の空間を占め得る。多くの応用に関して、寸法が極端に厳しく、最も厳しく制約される場合、最適化された撮像センサは、９０％以上、第１の基板の表面積のほぼ全部まで覆うことができる。基板に加えられるのではなく、内部に集積基板を有する画素配列を考えることは本開示の範囲内であることに留意されたい。
【００７２】
図７には、複数の画素配列を有する撮像センサの一実施形態が示される。図に見られるように、画像センサ７００は、第１の画像センサ７１０および第２の画像センサ７１１を含むことができ、第１の画像センサ７１０および第２の画像センサ７１１は、撮像される対象に対して垂直にまたは他の方法で積み重ねられ得る基板７１５または複数の基板と電気通信する。一実施形態では、上述したように、支援用回路は、続くまたは支持用基板上に遠隔に設置することができる。そのような構成は、３次元画像キャプチャに望ましいものであり得、２つの画素配列は、使用中にオフセットされ得る。別の実施形態では、第１の画素配列および第２の画素配列は、所定の範囲の波長の電磁放射線を受信することに対して専用にすることができ、第１の画素配列は、第２の画素配列とは異なる範囲の波長の電磁放射線に対して専用にされる。
【００７３】
本明細書に開示された構造および機器は、撮像センサを最適化するための例示に過ぎないことが理解され、本明細書に開示されたものと同じ働きをするまたはそれと均等である３次元積層技術を用い、積層中で基板間の相互接続を交互に配置することによって画像センサ上の画素配列を最適化する任意の構造、機器またはシステムは、現在知られているまたは将来利用できることになる可能性のある撮像のための構造、機器またはシステムを含めて、本開示の範囲内に含まれることが意図されることを理解されたい。３次元積層技術を用い、積層中で基板間の相互接続を交互に配置することによって画像センサ上の画素配列を最適化する手段と同じ働きをするものまたはそれと均等であるものは、本開示の範囲内に含まれる。
【００７４】
当業者は、本開示の特徴によって与えられる利点を理解されよう。例えば、設計および製造が簡単である撮像センサ上の最適化された画素配列を提供することは本開示の潜在的な特徴である。本開示の別の潜在的な特徴は、全体サイズに対してより大きい画素を備えるそのような撮像センサを提供することである。別の潜在的な特徴は、３次元積層技術を用い、積層内で基板間の相互接続を交互に配置することによって最適化された画像センサ上の画素配列を提供することである。
【００７５】
前述の詳細な説明では、本開示の様々な特徴は、本開示を簡素化するために単一の実施形態にまとめられ、または異なる実施形態で述べられる。この開示方法は、特許請求の範囲に記載された開示が各請求項に明示的に挙げられるものより多くの特徴を必要とする意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲を反映するとき、発明の態様は、単一の前述の開示した実施形態の全部の特徴より少ないものであり、別個の実施形態に開示された様々な発明の特徴は、以下により完全に特許請求の範囲に記載されるようにそれ自体の実施形態を形成するように組み合わせることができる。したがって、添付の特許請求の範囲は、本参照により本詳細な説明にここに組み込まれ、各請求項は、本開示の別個の実施形態としてそれ自体に基づくものである。
【００７６】
上記の構成は、本開示の原理の応用の例示に過ぎないことを理解されたい。多数の修正形態および代替構成が、本開示の精神および範囲から逸脱することなく当業者によって考案される可能性があり、添付の特許請求の範囲は、そのような修正形態および構成を含むものである。したがって、本開示は、図面に示され、具体的および詳細に上述されてきたが、限定するものではないが、サイズ、材料、形状、形態、機能および動作方法、組立ならびに使用の変更が含まれる多数の修正形態が、本明細書に説明した原理および概念から逸脱することなくなされ得ることは当業者には明らかであろう。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の基板と、
画素配列(array)と、
複数の支援(support)回路と
を備える撮像センサであって、
前記複数の基板のうちの前記第１の基板が、前記画素配列からなり、
前記複数の支援用回路が、前記第１の基板に対して遠隔に(remotely)配置される(disposed)前記第２の次の支持用基板上に配設され、
前記複数の支援用回路が、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記第２の次の支持用基板が、撮像される対象に対して前記画素配列の背後に配設される、
撮像センサ。
【請求項２】
前記画素配列が、複数の画素列(column)を備え、各画素列が、画素列当たり１つの画素列バスを有する、複数の検知要素(detecting elements)を備え、
前記第２の、次の、支持用基板が、回路列当たり１つの回路列バスを有する、複数の回路列(circuit columns)を備え、
各画素列バス、及び、各回路列バスが、重ねられ(superimposed)て、各画素列バス、及び、各回路列バスが、実質的に整列され(aligned)、
少なくとも１つの相互接続(interconnect)が、各画素列バスと、各回路列バスの間に電気的接続を与え、当該相互接続が、前記重ねられた画素列バスと前記回路列バスの経路(path)に沿った、どこかに(anywhere)配置される、
請求項１に記載の撮像センサ。
【請求項３】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、単一の（single）相互接続によって実現される、請求項２に記載の撮像センサ。
【請求項４】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、２つの相互接続によって実現される、請求項２に記載の撮像センサ。
【請求項５】
前記撮像センサが裏面照射される、請求項１に記載の撮像センサ。
【請求項６】
前記複数の基板が、複数の次の支持用基板をさらに備える、請求項１に記載の撮像センサ。
【請求項７】
前記画素配列が、前記第１の基板の表面の実質的大部分(substantial majority)を覆う、請求項１に記載の撮像センサ。
【請求項８】
前記画素配列が、前記第１の基板の表面の２５パーセントより多くを覆う、請求項１に記載の撮像センサ。
【請求項９】
前記支援用回路の１つが、アナログ・デジタル変換器である、請求項１に記載の撮像センサ。
【請求項１０】
前記支援用回路の１つが、増幅器回路である、請求項１に記載の撮像センサ。
【請求項１１】
前記支持用基板が、積み重ねられた(stacked)構成(configuration)で前記第１の基板と揃えられる(aligned)、請求項１に記載の撮像センサ。
【請求項１２】
前記第２の次の支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる(displaced laterally therefrom)、請求項１に記載の撮像センサ。
【請求項１３】
前記第１の基板が、主にシリコン材料で作製される、請求項５に記載の撮像センサ。
【請求項１４】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項５に記載の撮像センサ。
【請求項１５】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項５に記載の撮像センサ。
【請求項１６】
前記第１の基板および前記複数の第２の次の支持用基板が、揃った状態で(in alignment)積み重ねられ(stacked)、それによって複数の通信列が、多層(multi-layer)スタックで形成される、請求項６に記載の撮像センサ。
【請求項１７】
複数の基板と、
画素配列(array)と、
複数の支援(support)回路と
を備える撮像センサであって、
前記複数の基板のうちの前記第１の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第１の基板に対して遠隔に(remotely)配置される(disposed)前記第２の次の支持用基板上に配設され、
前記複数の支援用回路が、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記第２の次の支持用基板が、撮像される対象に対して前記画素配列の背後に配設され、
前記画素配列が、前記第１の基板の第１の表面の大部分(majority)を覆う(covers)、
撮像センサ。
【請求項１８】
前記画素配列が複数の画素列を備え、画素列当たり１つの画素列バスを有し、各画素列が複数の検知要素(detecting elements)を備え、
前記第２の、次の、支持基板が、回路列当たり１つの回路列バスを有する、複数の回路列を備え、
各画素列バスと各回路列バスが、重ねられ(superimposed)て、各画素列バスと各回路列バスが、実質的に整列される(aligned)ようにされ、
少なくとも１つの相互接続が、各画素列バスと各回路列バスの間の電気的相互接続(interconnection)を与え、当該相互接続が、前記重ねられた画素列バスと前記回路列バスの経路(path)に沿ったどこか(anywhere)に配置され(placed)る、
請求項１７に記載の撮像センサ。
【請求項１９】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、単一の相互接続によって実現される、請求項１８に記載の撮像センサ。
【請求項２０】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、２つの相互接続によって実現される、請求項１８に記載の撮像センサ。
【請求項２１】
前記撮像センサが裏面照射される、請求項１７に記載の撮像センサ。
【請求項２２】
前記複数の基板が、複数の次の支持用基板をさらに備える、請求項１７に記載の撮像センサ。
【請求項２３】
前記画素配列が、前記第１の基板の表面の５５パーセントより多くを覆う、請求項１７に記載の撮像センサ。
【請求項２４】
前記支援用回路の１つが、アナログ・デジタル変換器である、請求項１７に記載の撮像センサ。
【請求項２５】
前記支援用回路の１つが、増幅器回路である、請求項１７に記載の撮像センサ。
【請求項２６】
前記支持基板が、前記第１の基板と整列される(aligned)、請求項１７に記載の撮像センサ。
【請求項２７】
前記支持基板が、前記第１の基板の背面に(behind)配置され(disposed)、そこから横にずらされる、請求項１７に記載の撮像センサ。
【請求項２８】
前記第１の基板が、主にシリコン材料で作製される、請求項２１に記載の撮像センサ。
【請求項２９】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項２１に記載の撮像センサ。
【請求項３０】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項２１に記載の撮像センサ。
【請求項３１】
前記第１の基板および前記複数の第２の次の支持用基板が、揃った状態で積み重ねられ、それによって複数の通信列が、多層スタックで形成される、請求項２２に記載の撮像センサ。
【請求項３２】
複数の基板と、
画素配列と、
複数の支援用回路と
を備える撮像センサであって、
前記複数の基板のうちの第１の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第１の基板に対して遠隔に配置される少なくとも１つの続く支持用基板上に配設され、
前記複数の支援用回路が、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記少なくとも１つの続く支持用基板が、撮像される対象に対して前記画素配列の背後に配設され、
前記画素配列が、前記第１の基板の第１の表面の少なくとも４０パーセントを覆い、
前記第１の基板の前記画素配列が、前記複数の基板の各々に配設された複数のそれぞれのリードバスを通じて前記少なくとも１つの続く支持用基板上に配設された前記複数の支援用回路と電気的に通信し、相互接続を通じて電子的に接続される、撮像センサ。
【請求項３３】
前記画素配列が複数の画素列を備え、画素列当たり１つの画素列バスを有し、各画素列が複数の検知要素(detecting elements)を備え、
前記第２の、次の、支持基板が、回路列当たり１つの回路列バスを有する、複数の回路列を備え、
各画素列バスと各回路列バスが、重ねられ(superimposed)て、各画素列バスと各回路列バスが、実質的に整列される(aligned)ようにされ、
少なくとも１つの相互接続が、各画素列バスと各回路列バスの間の電気的相互接続(interconnection)を与え、当該相互接続が、前記重ねられた画素列バスと前記回路列バスの経路(path)に沿ったどこか(anywhere)に配置され(placed)る、
請求項３２に記載の撮像センサ。
【請求項３４】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、単一の相互接続によって実現される、請求項３３に記載の撮像センサ。
【請求項３５】
１つの画素列バスと１つの回路列バスの間の前記電気的接続が、２つの相互接続によって実現される、請求項３３に記載の撮像センサ。
【請求項３６】
前記撮像センサが裏面照射される、請求項３２に記載の撮像センサ。
【請求項３７】
前記少なくとも１つの続く支持用基板が、複数の続く支持用基板を含む、請求項３２に記載の撮像センサ。
【請求項３８】
前記画素配列が、前記第１の基板の表面の実質的大部分を覆う、請求項３２に記載の撮像センサ。
【請求項３９】
前記画素配列が、前記第１の基板の表面の５０パーセントより多くを覆う、請求項３２に記載の撮像センサ。
【請求項４０】
前記複数の支援用回路のうちの１つが、アナログ・デジタル変換器である、請求項３２に記載の撮像センサ。
【請求項４１】
前記支援用回路の１つが、増幅器回路である、請求項３２に記載の撮像センサ。
【請求項４２】
前記少なくとも１つの続く支持用基板が、前記第１の基板と揃えられる、請求項３２に記載の撮像センサ。
【請求項４３】
前記少なくとも１つの続く支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる、請求項３２に記載の撮像センサ。
【請求項４４】
前記第１の基板が、主にシリコン材料で作製される、請求項３６に記載の撮像センサ。
【請求項４５】
前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、請求項３６に記載の撮像センサ。
【請求項４６】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項３６に記載の撮像センサ。
【請求項４７】
前記第１の基板および前記複数の続く支持用基板が、揃った状態で積み重ねられ、それによって複数の通信列が、多層スタックで形成される、請求項３７に記載の撮像センサ。
【請求項４８】
少なくとも第１の及び第２の基板を備える複数の基板と、
前記第１の基板の上に配置され、複数の画素列を備える画素配列(array)であって。
当該複数の画素列の各々が、幅１画素、長さ複数画素のもの、として規定される(defined as)ものと、
前記第２の基板上に配置され、複数の回路列を備え、１つの回路列が、１つの画素列に対応し、当該複数の回路列の各々が、対応する画素列の領域に対応する領域（area）を有するものとして規定される、複数の支援(support)回路と
複数のバスとであって、前記第１の基板に配置されている(residing on )画素列当たり１つの画素列バスと、前記第２の基板に配置されている回路列当たり１つの回路列バスが存在するものと、
を備える撮像センサであって、
前記画素列バスの各々の少なくとも一部が、対応する回路列バスの各々の少なくとも一部と重ねられ(superimposed)、
１つの画素列バスと対応する１つの回路列バスの間に電気的通信を与える、少なくとも１つの相互接続を更に備え、
前記少なくとも１つの相互接続が、１つの画素列バスと１つの対応する回路列バスの間のどこか(anywhere)に配置され、互いに(with respect to each other)重ねられる（superimposed）、
撮像センサ。
【請求項４９】
前記第１の及び第２の基板が整列される(in alignment)、請求項４８に記載の撮像センサ。
【請求項５０】
前記第１の基板上の前記画素列の１つの領域(area)が、実質的に、前記第２の基板上の前記対応する回路列の１つの領域と等しい、請求項４８に記載の撮像センサ。
【請求項５１】
前記第２の基板が、実質的に、前記第１の基板と同じ寸法(size)である、請求項４８に記載の撮像センサ。
【請求項５２】
前記第１の基板上の前記画素列の１つの領域(area)が、前記第２の基板上の、前記対応する回路列の１つの領域より大きい、請求項４８に記載の撮像センサ。
【請求項５３】
前記第１の基板上の前記画素列の１つの領域が、前記第２の基板上の、前記対応する回路列の１つの領域より小さい、請求項４８に記載の撮像センサ。
【請求項５４】
前記画素列の１つのアスペクト比が、前記回路列の１つのアスペクト比と、実質的に均等である(similar)、請求項４８に記載の撮像センサ。
【請求項５５】
複数の相互接続が、画素列バスを、対応する回路列バスに接続する、請求項４８に記載の撮像センサ。
【請求項５６】
前記画素列の１つのアスペクト比が、前記回路列の１つのアスペクト比と異なる、請求項４８に記載の撮像センサ。
【請求項５７】
前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の４倍広く、前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の１／４の長さである、請求項５６に記載の撮像センサ。
【請求項５８】
前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の２倍広く、前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の１／２の長さである、請求項５６に記載の撮像センサ。
【請求項５９】
前記第１の基板が、主に、シリコン材料から作られる、請求項４９に記載の撮像センサ。
【請求項６０】
前記第１の基板が、主に、テルル化カドミウムのような、「高Ｚ」半導体材料から作られる、請求項４９に記載の撮像センサ。
【請求項６１】
前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、請求項４９に記載の撮像センサ。
【請求項６２】
双方向(two-way)共有(shared)画素アーキテクチャ(architecture)が存在し、各２つの隣接画素列当たり、１つの画素列バスが存在する、請求項４９に記載の撮像センサ。
【国際調査報告】
2014514782.tif 000047