(57)【要約】  本発明は、酸化物ＴＦＴアレイ基板及びその製造方法、並びに電子デバイスに係るものである。本発明において、ゲート電極絶縁層上に、連続的に活性層とエッチストップ層を形成し、シングルステップ連続的エッチング工程により活性層とエッチストップ層に対して二次パターニング工程を行う。本発明は、製造過程での剥離、洗浄などの工程における、酸化物半導体薄膜の表面及び特性に対する影響を回避し、効果的に製品の性能と歩留率を向上させ、これにより研究開発と生産のコストを下げることができる。
2014524666.tif 000002
【特許請求の範囲】
【請求項１】
酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法であって、
（Ｍ１）ベース基板上にゲート電極とゲート電極絶縁層とを順次成膜するステップと、
（Ｍ２）活性層とエッチストップ層とを成膜するステップと、
（Ｍ３）ソース電極、ドレイン電極、データライン、電源ライン、ビアホール、及び画素電極を作製するステップと、
を含み、
前記ステップＭ２は、
（Ｓ３０５）前記ゲート電極絶縁層上に前記活性層を形成するステップであって、前記活性層が酸化物半導体材料を含むステップと、
（Ｓ３０６）前記活性層上に前記エッチストップ層を形成するステップと、
（Ｓ３０７）前記活性層と前記エッチストップ層との積層体に対してパターニングを行うステップと、
（Ｓ３０８）前記エッチストップ層に対して二次パターニングを行うステップと、
を含むことを特徴とする、酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項２】
前記ステップＳ３０７において、活性層パターンのマスクを用いて、前記活性層と前記エッチストップ層との積層体に対してパターニングを行うことを特徴とする、請求項１に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項３】
前記ステップＳ３０８において、エッチストップ層パターンのマスクを用いて、前記エッチストップ層に対して二次パターニングを行うことを特徴とする、請求項１又は２に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項４】
前記ステップＳ３０７において、ドライエッチング又はウェットエッチングを用いて、前記活性層と前記エッチストップ層との積層体に対してパターニングを行うことを特徴とする、請求項１〜３の何れか一項に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項５】
前記ステップＳ３０８において、ドライエッチング又はウェットエッチングを用いて前記エッチストップ層に対して二次パターニングを行うことを特徴とする、請求項１〜４の何れか一項に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項６】
前記ステップＳ３０５において、マグネトロンスパッタリング堆積法又は溶液法により、前記ゲート電極絶縁層上に、前記活性層を形成することを特徴とする、請求項１〜５の何れか一項に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法。
【請求項７】
前記活性層の酸化物半導体材料が、ＩＧＺＯ又はＩＴＧＯであることを特徴とする、請求項１〜６の何れか一項に記載の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法
【請求項８】
ゲート電極、ソース電極、ドレイン電極、ゲート電極絶縁層、活性層、エッチストップ層、データライン及び画素電極を含み、前記活性層及び前記エッチストップ層は互いに隣接し、且つシングルステップ連続的エッチング工程によりパターニングを実現し、前記活性層は酸化物半導体材料を含むことを特徴とする、酸化物ＴＦＴアレイ基板。
【請求項９】
前記活性層の酸化物半導体材料は、ＩＧＺＯ又はＩＴＧＯであることを特徴とする、請求項８に記載の酸化物ＴＦＴアレイ基板。
【請求項１０】
請求項８又は９に記載の酸化物ＴＦＴアレイ基板を含む、電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は酸化物ＴＦＴアレイ基板及びその製造方法、並びに電子デバイスに係るものである。
【背景技術】
【０００２】
酸化物薄膜トランジスタ（ＴＦＴ）は、アクティブ表示デバイスのエネルギー消費を低減させ、表示デバイスをさらに薄く軽くし、速度をさらに高くするために開発された技術である。新世代の有機エレクトロルミネッセンスディスプレイ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ，ＯＬＥＤ）パネルは、外観が非常に薄く、重量が軽く、消費電力が低く、及び自身が発光する特徴を有し、より艶やかな色彩とより明瞭な映像を提供し、既に実用段階に入りつつある。酸化物ＴＦＴ技術は、現在の低温ポリシリコン技術（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ，ＬＴＰＳ）の替わりに、大画面表示分野に用いられる技術と考えられている。
【０００３】
図２は従来の酸化物ＴＦＴアレイ基板の断面図である。図１は従来の酸化物ＴＦＴアレイ基板の製造方法のフローチャートであり、ステップＳ１０１〜Ｓ１１１を含む。該製造方法は、六回露光マスク（Ｍａｓｋ）を用いて、ゲート電極層、酸化物半導体層、エッチストップ層（Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ，ＥＳＬ）、データライン層、ビアホール（Ｖｉａ  ｈｏｌｅ）及び画素電極を形成する。
【０００４】
酸化物ＴＦＴアレイ基板の薄膜トランジスタの活性層は、酸化物半導体を用いている。活性層の成膜は、酸化物ＴＦＴアレイ基板作製の鍵となる工程であり、以下のステップを含む。
【０００５】
ステップＳ１０５において、ゲート電極絶縁層に酸化物半導体活性層を形成する。
【０００６】
ステップＳ１０６において、酸化物半導体活性層に対してパターニングを行う。
【０００７】
上記の従来技術における工程は、酸化物半導体層に対して一回パターン形成工程を行うことにより、酸化物半導体に対してパターニングを行い、フォトレジストの除去、洗浄等の工程を経てからエッチストップ層の堆積とパターニングを行う。活性層酸化物半導体パターニング工程の主なエッチング工程は二種類ある。ウェットエッチングとドライエッチングである。どのようなエッチング工程を用いるにしても、酸化物半導体薄膜の表面に対する損傷が避けられず、最終製品の性能に影響を与えてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施例が解決しようとする技術課題の一つは、活性層酸化物半導体の表面及び性能に対する影響を減少させる、酸化物ＴＦＴアレイ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は一つの側面において、酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法であって、
（Ｍ１）ベース基板上にゲート電極とゲート電極絶縁層とを順次成膜するステップと、
（Ｍ２）活性層とエッチストップ層とを成膜するステップと、
（Ｍ３）ソース電極、ドレイン電極、データライン、電源ライン、ビアホール、及び画素電極を作製するステップと、
を含み、
前記ステップＭ２は、
（Ｓ３０５）前記ゲート電極絶縁層上に前記活性層を形成するステップであって、前記活性層が酸化物半導体材料を含むステップと、
（Ｓ３０６）前記活性層上に前記エッチストップ層を形成するステップと、
（Ｓ３０７）前記活性層と前記エッチストップ層との積層体に対してパターニングを行うステップと、
（Ｓ３０８）前記エッチストップ層に対して二次パターニングを行うステップと、  を含むことを特徴とする酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法を提供する。
【００１０】
例えば、前記ステップＳ３０７において、活性層パターンのマスクを用いて、前記活性層と前記エッチストップ層との積層体に対してパターニングを行う。
【００１１】
例えば、前記ステップＳ３０８において、エッチストップ層パターンのマスクを用いて、エッチストップ層に対して二次パターニングを行う。
【００１２】
例えば、前記ステップＳ３０７において、ドライエッチング又はウェットエッチングを用いて、前記活性層と前記エッチストップ層との積層体に対してパターニングを行う。
【００１３】
例えば、前記ステップＳ３０８において、ドライエッチング又はウェットエッチングを用いて前記エッチストップ層に対して二次パターニングを行う。
【００１４】
例えば、前記ステップＳ３０５において、マグネトロンスパッタリング堆積法又は溶液法により、前記ゲート電極絶縁層上に、前記活性層を形成する。
【００１５】
例えば、前記活性層の酸化物半導体材料は、ＩＧＺＯ、ＩＴＧＯ、ＩＺＯ又はＩＴＯである。
【００１６】
本発明はもう一つの側面において、酸化物ＴＦＴアレイ基板を提供し、該基板はゲート電極、ソース電極、ドレイン電極、ゲート電極絶縁層、活性層、エッチストップ層、データライン及び画素電極を有し、ここで、前記活性層と前記エッチストップ層とは互いに隣接し、且つシングルステップ連続的エッチング工程によりパターニングを実現し、前記活性層は酸化物半導体材料を含む。
【００１７】
例えば、前記活性層の酸化物半導体材料は、ＩＧＺＯ、ＩＴＧＯ、ＩＺＯ又はＩＴＯである。
【００１８】
本発明はもう一つの側面において、電子デバイスを提供し、電子デバイスは酸化物ＴＦＴアレイ基板を含む。
【発明の効果】
【００１９】
本発明の実施例における酸化物ＴＦＴアレイ基板の製造方法は、マスク露光回数を増やさない前提において、酸化物半導体を成膜した後に、まず一次パターン工程により酸化物半導体に対してパターニングを行い、それから剥離、洗浄などの工程を経てエッチストップ層の堆積などをする工程を減らし、これにより前記工程における、酸化物半導体薄膜の表面及び特性に対する影響を低減できる。さらに、本発明の実施例は連続的に形成する活性層及びエッチストップ層に対して、シングルステップ連続エッチングを行う工程を用いて、効果的に製品の性能及び歩留率を高め、これにより研究と開発のコストを低減させることができる。
【００２０】
本発明の実施例の技術的手段をさらに明確に説明するために、以下に実施例の図面について簡単に紹介する。明らかなように、以下に記載の図面は本発明の一部の実施例に係るものであり、本発明に対して制限するものではない。
【図面の簡単な説明】
【００２１】
【図１】従来の酸化物ＴＦＴアレイ基板の製造方法のフローチャートである。
【図２】従来の酸化物ＴＦＴアレイ基板の断面図である。
【図３】本発明の実施例における、酸化物ＴＦＴアレイ基板の製造方法のフローチャートである。
【図４Ａ】本発明の実施例における、ステップＳ３０１後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｂ】本発明の実施例における、ステップＳ３０２後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｃ】本発明の実施例における、ステップＳ３０３後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｄ】本発明の実施例における、ステップＳ３０５後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｅ】本発明の実施例における、ステップＳ３０６後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｆ】本発明の実施例における、ステップＳ３０７後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｇ】本発明の実施例における、ステップＳ３０８後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｈ】本発明の実施例における、ステップＳ３０９中の金属層堆積後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｉ】本発明の実施例における、ステップＳ３０９後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｊ】本発明の実施例における、ステップＳ３１０中のパッシベーション層堆積後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｋ】本発明の実施例における、ステップＳ３１０後の酸化物ＴＦＴアレイ基板の断面図である。
【図４Ｌ】本発明の実施例における、ステップＳ３１１中の画素電極層形成後のＴＦＴアレイ基板の断面図である。
【図５】本発明の実施例における、酸化物ＴＦＴアレイ基板の断面図である。
【発明を実施するための形態】
【００２２】
本発明の実施例の目的、技術的手段及び利点をさらに明確にするために、以下に本発明の実施例における図面を参照して、本発明の実施例における技術的手段について明確に、完全に記載する。明らかなように、記載した実施例は本発明の一部の実施例であり、全部の実施例ではない。記載された本発明の実施例に基づいて、当業者が創作的な労働を必要としない前提において得られるその他のすべての実施例も、本発明の保護範囲に属するものである。
【００２３】
本発明の一つの実施例の酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法のフローチャートは図３に示すとおりである。図４Ａ〜図４Ｌは本発明の該実施例の酸化物ＴＦＴアレイ基板の製造過程における断面図である。具体的な説明は以下の通りである。
【００２４】
本実施例により得られた酸化物ＴＦＴアレイ基板は、複数のゲートラインとデータラインとを含み、これらのゲートラインとデータラインとは互いに交差してマトリックス配列の複数の画素単位を定義し、それぞれの画素単位は薄膜トランジスタと画素電極とを含み、薄膜トランジスタはアクティブスイッチデバイスとなる。一つの画素単位の薄膜トランジスタのゲート電極に対応するゲートラインは電気的に接続され、又は一体に形成され、ソース電極と対応するデータラインは電気的に接続され、又は一体に形成され、ドレイン電極は対応する画素電極と接続する。もう一つの実施例中において、アレイ基板は共通電極を含むことができ、共通電極は画素電極と協同で駆動電界を形成する。以下の記載は一つの画素単位の薄膜トランジスタに対して行うものであるが、その他の薄膜トランジスタも同様に形成することができる。
【００２５】
ステップＳ３０１において、ベース基板４０１上にゲート電極金属層４０２を形成する。
【００２６】
図４Ａに示すように、マグネトロンスパッタリング堆積法を用いることにより、例としてガラス基板が挙げられるベース基板４０１上に、ゲート電極金属層４０２を形成する。ゲート電極金属層４０２の材料は種々のデバイス構造と工程との要求によって選択することができ、通常用いられるゲート電極金属はＭｏ、Ｃｕ、Ｔｉ又はそれらの合金などであり、厚さは一般的には２００ｎｍ〜３５０ｎｍで、これによりシート抵抗を比較的低い水準に保つことができる。
【００２７】
ステップＳ３０２において、ゲート電極金属層４０２に対してパターニングを行う。
【００２８】
フォトエッチング工程によりフォトレジストを形成し、次に光フォトレジストを用いて、ウェットエッチングの方法により、ゲート電極金属層４０２に対してパターニングを行い、図４Ｂに示されているゲート電極４０２ａを形成する。同時に、本ステップはさらに、ゲートライン（未図示）と補助電極ライン４０２ｂを形成することができ、ゲートラインは例えばゲート電極４０２ａと一体に形成できる。補助電極ライン４０２ｂは例えば、コンデンサーの補助に用いることができ、もう一つの実施例において、補助電極ライン４０２ｂを形成しないこともできる。
【００２９】
ステップＳ３０３において、ゲート電極４０２ａ上にゲート電極絶縁層４０３を形成する。
【００３０】
図４Ｃに示すように、ゲート電極４０２ａをパターニングした後、Ｐｒｅ−ｃｌｅａｎ（成膜前洗浄）工程により、ゲート電極パターンを形成しているベース基板４０１に対して洗浄を行い、それからＰＥＣＶＤ（プラズマ増強化学気相堆積法）により、ゲート電極パターンを有するベース基板４０１上に、ゲート電極絶縁層４０３を成膜する。ゲート電極絶縁層４０３の材料は、二酸化ケイ素（ＳｉＯ２）薄膜、窒化ケイ素（ＳｉＮｘ）薄膜、酸化窒化ケイ素（ＳｉＯｘＮｙ）薄膜、酸化アルミニウム（Ａｌ２Ｏ３）薄膜、酸化チタン（ＴｉＯｘ）薄膜又はこれらを複合する多層構造の薄膜とすることができる。
【００３１】
ステップＳ３０４において、ゲート電極絶縁層４０３に対して表面処理を行う。
【００３２】
ＴＦＴの製造過程において、ゲート電極絶縁層表面の特性はＴＦＴ全体の特性に対して重要な役割を果たし、酸化物ＴＦＴ中においては特に重要である。本実施例中では、プラズマ（Ｐｌａｓｍａ）を用いてゲート電極絶縁層４０３に対して処理又は表面修飾を行う。しかし、形成されたゲート電極絶縁層４０３が適切な表面特性を有するのであれば、表面処理ステップは省略することができる。
【００３３】
ステップＳ３０５において、活性層４０４１を形成する。
【００３４】
酸化物ＴＦＴ作製における重要なステップは活性層４０４１の成膜である。本実施例の活性層４０４１は酸化物半導体材料を使用した。本実施例は、マグネトロンスパッタリング堆積法により、ゲート電極絶縁層４０３上に、活性層４０４１を形成している酸化物半導体材料を成膜し、図４Ｄに示す状態になる。使用する酸化物半導体材料は、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、インジウム−ガリウム−スズ酸化物（ＩＴＧＯ）、インジウム−亜鉛酸化物（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）等又はそれらの種々の比率の混合物である。
【００３５】
ステップＳ３０６において、エッチストップ層４０５１を形成する。
【００３６】
活性層４０４１上にエッチストップ層４０５１を直接形成し、図４Ｅに示す状態になる。エッチストップ層４０５１の材料は異なる工程の要求によって異なるものであり、通常は例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料を用いることで、データラインのパターニング過程における、酸化物半導体薄膜に対する損傷を減少できる。
【００３７】
活性層４０４１及びエッチストップ層４０５１を順次形成した後、シングルステップ連続エッチング（Ｓｉｎｇｌｅ−ｓｔｅｐ  Ｃｏｎｔｉｎｕｏｕｓ  Ｅｔｃｈ  Ｍｅｔｈｏｄ，ＳＣＥＭ）工程により、活性層４０４１及びエッチストップ層４０５１に対してパターニングを行う。この工程はＳ３０７及びＳ３０８を含む。
【００３８】
ステップＳ３０７において、活性層４０４１及びエッチストップ層４０５１に対してパターニングを行う。
【００３９】
活性層パターンのマスクを用いてフォトエッチング工程を行うことでフォトレジストマスクを作製し、次にフォトレジストマスクを使用して、活性層４０４１とエッチストップ層４０５１との積層体に対してパターニング工程を行う。本実施例はドライエッチング法を用いて、まずエッチストップ層４０５１に対してパターニングを行っているが、エッチストップ層４０５１がエッチングされた後、活性層４０４１に対してパターニングを行う。よって、得られた初期パターニングされたエッチストップ層４０５２及びパターニングされた活性層４０４が得られ、図４Ｆに示す状態になる。
【００４０】
ステップＳ３０８において、初期パターニングされたエッチストップ層４０５２に対して二次パターニングを行う。
【００４１】
エッチストップ層パターンのマスクを用いてフォトエッチングを行うことで、フォトレジストマスクを作製し、それからフォトレジストマスクを用いて初期パターニングされたエッチストップ層４０５２に対して二次エッチング工程を行い、パターニングされたエッチストップ層４０５が得られ、図４Ｇに示す状態になる。本発明の実施例はドライエッチング法により初期パターニングされたエッチストップ層４０５２に対してエッチングを行う。
【００４２】
ステップＳ３０９において、ソース電極４０６ｂ、ドレイン電極４０６ａ、データライン及び電源ラインを形成する。
【００４３】
まず、マグネトロンスパッタリング堆積法を用いて、表面に金属層４０６を堆積させることで、図４Ｈに示す状態になる。
【００４４】
次に、フォトエッチングを行うことでフォトレジストマスクが得られ、次にフォトレジストマスクを用いるウェットエッチング法により、金属層４０６に対してパターニング工程を行い、ＴＦＴの、ソース電極４０６ｂ、ドレイン電極４０６ａ、データライン、及び電源ラインを形成し（ＯＬＥＤディスプレイ中で使用されるが、ここでは示していない）、完成した後の構造は図４Ｉに示すとおりである。ここで、ソース電極４０６ｂは例えばデータラインと一体に形成される。このように構造化された層はデータライン層と称されることもできる。
【００４５】
金属層４０６の材料は、異なるデバイス構造と工程との要求にしたがって選択することができ、例えば電極金属として、Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ積層構造の電極、Ｃｕ及び金属チタン及びそれらの合金、並びに、ＩＴＯ電極などを用いることで、厚さが一般的には１００ｎｍ〜３５０ｎｍとなり、シート抵抗を比較的低い水準に保持できる。
【００４６】
ステップＳ３１０において、パッシベーション層４０７を形成し、さらにビアホール（Ｖｉａ  ｈｏｌｅ）４０７ａを形成する。
【００４７】
ＴＦＴの、ソース電極、ドレイン電極、及びデータラインを形成した後、ベース基板４０１上全面にパッシベーション層４０７を形成することで、図４Ｊに示す状態になる。パッシベーション層４０７の材料は例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料である。
【００４８】
フォトエッチング工程を行うことでフォトレジストマスクが得られ、それからフォトレジストマスクを用いてパッシベーション層４０７に対してエッチングを行い、ビアホール４０７ａを形成することで、ＴＦＴのドレイン電極及びそれ以後に形成する画素電極との接続を実現する。形成されるビアホール４０７ａは図４Ｋに示すとおりである。
【００４９】
ステップＳ３１１において、画素電極層４０８の堆積及びパターニングを行う。
【００５０】
図４Ｌに示すように、ビアホール４０７ａを形成した後、画素電極層４０８を形成し、その材料は例えば、インジウム−スズ酸化物（ＩＴＯ）、インジウム−亜鉛酸化物（ＩＺＯ）、酸化スズなどである。
【００５１】
フォトエッチング工程を行うことでフォトレジストパターンが得られ、次にフォトエッチングパターンを用いるウェットエッチング法により画素電極層４０８に対してパターニングを行い、接触電極４０８ａと画素電極４０８ｂとを形成し、完成した構造は図５に示すとおりである。
【００５２】
本実施例中において、６回のフォトエッチング工程（マスク露光工程）を実施して、ゲート電極層、活性層、エッチストップ層、データライン層、ビアホール及び画素電極を順次形成する。マスク露光回数を増やさない前提において、ＳＣＥＭ法を用いて、活性層である酸化物半導体を効果的に保護することができ、活性層のチャネル領域に対する直接の光照射及びエッチングを回避した。これは、ＴＦＴデバイスの性能を改善し、これによりアレイ基板の歩留率の向上とコストの低下に非常に重要な役割を果たしている。
【００５３】
例えば、上記実施例ステップＳ３０５においてマグネトロンスパッタリング堆積法又は溶液法などの方法により、ゲート電極絶縁層上に、活性層に用いる酸化物半導体層を形成する。
【００５４】
例えば、上記実施例ステップＳ３０７及びステップＳ３０８において、ドライエッチング又はウェットエッチングを用いて、活性層及びエッチストップ層に対してパターニングを行うことができる。
【００５５】
本発明のもう一つの実施例は、酸化物ＴＦＴアレイ基板を提供し、酸化物ＴＦＴアレイ基板は上記方法によって得られたものであり、図５に示すとおりである。酸化物ＴＦＴアレイ基板は、ベース基板４０１、ベース基板４０１上に形成するゲートライン、薄膜トランジスタ、データライン、及び画素電極４０８ｂを形成し、薄膜トランジスタは、ゲート電極４０２ａ、ソース電極４０６ｂ、ドレイン電極４０６ａ、ゲート電極絶縁層４０３、パターニングされた活性層４０４、及びパターニングされたエッチストップ層４０５を含み、上記活性層及びエッチストップ層はＳＣＥＭ工程によってパターニングすることにより得られる。上記活性層の材料は、ＩＧＺＯ、ＩＴＧＯ、ＩＺＯ又はＩＴＯを用いることができる。ＳＣＥＭ法を用いることにより、活性層を充分に保護することができ、活性層のチャネル領域が直接光照射を受けること、及びエッチングされることを回避でき、ＴＦＴデバイスの性能を改善し、且つより高い歩留率とより低いコストを達成できる。本実施例中において、酸化物ＴＦＴアレイ基板はさらに、ベース基板４０１上に形成される補助電極ライン４０２ｂを含む。しかし補助電極ライン４０２ｂを形成しないこともできる。
【００５６】
本発明の実施例における酸化物ＴＦＴアレイ基板は、液晶ディスプレイパネル、ＯＬＥＤディスプレイパネル、電子ペーパー表示装置などに用いることができる。
【００５７】
本発明のもう一つの実施例は、上記アレイ基板を使用している電子デバイスを提供する。上記電子デバイスは液晶パネル、電子ペーパースクリーン、ＯＬＥＤ表示スクリーン、携帯電話、タブレットＰＣ等に使用することができる。
【００５８】
以上は本発明の好ましい実施例であり、留意すべきは、当業者にとって、本発明の技術原理を離脱しない前提において、さらなる改良と代替をすることができ、これらの改良と代替も本発明の保護範囲とすると見なされる。
【符号の説明】
【００５９】
４０１  ベース基板
４０２  ゲート電極金属層
４０２ａ  ゲート電極
４０２ｂ  補助電極ライン
４０３  ゲート電極絶縁層
４０４１  活性層
４０４  活性層
４０５１  エッチストップ層
４０５２  エッチストップ層
４０５  エッチストップ層
４０６  金属層
４０６ａ  ドレイン電極
４０６ｂ  ソース電極
４０７  パッシベーション層
４０７ａ  ビアホール
４０８  画素電極層
４０８ａ  接触電極
４０８ｂ  画素電極
【図１】
2014524666.tif 000003
【図２】
2014524666.tif 000004
【図３】
2014524666.tif 000005
【図４Ａ】
2014524666.tif 000006
【図４Ｂ】
2014524666.tif 000007
【図４Ｃ】
2014524666.tif 000008
【図４Ｄ】
2014524666.tif 000009
【図４Ｅ】
2014524666.tif 000010
【図４Ｆ】
2014524666.tif 000011
【図４Ｇ】
2014524666.tif 000012
【図４Ｈ】
2014524666.tif 000013
【図４Ｉ】
2014524666.tif 000014
【図４Ｊ】
2014524666.tif 000015
【図４Ｋ】
2014524666.tif 000016
【図４Ｌ】
2014524666.tif 000017
【図５】
2014524666.tif 000018
【国際調査報告】
2014524666.tif 000019
2014524666.tif 000020
2014524666.tif 000021
2014524666.tif 000022
2014524666.tif 000023
2014524666.tif 000024