(57)【要約】マイクロコントローラは、それと関連付けられた保護リングを有する、容量センサのキャパシタンスを測定する。保護リングは、各容量センサプレートの周囲に提供され、関連付けられた容量センサプレートにかかる電圧と実質的に同一の電圧に充電される。保護リングは、容量センサプレートと、隣接する回路導体、接地面、および電力面との間の電圧電位の差異によって生じる、容量センサプレートの寄生キャパシタンスを低減させる。アナログ出力は、バッファされ、容量センサプレートに結合されるアナログ入力に結合され、保護リング電圧を容量センサプレートにかかる電圧と実質的に同一の電圧に駆動させるために使用される。
2014534504.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコントローラであって、
メモリを伴う、デジタルプロセッサと、
アナログノードとして機能するようにプログラムされることができる、複数の外部入力／出力ノードと、
前記デジタルプロセッサによって、前記アナログノードのうちの１つを選択し、前記アナログノードをアナログバスに結合するために制御される、マルチプレクサと、
前記アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、前記アナログバスと結合され、前記デジタル表現を伝達するために、前記デジタルプロセッサに結合されるデジタル出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
前記マルチプレクサから独立して、前記デジタルプロセッサによって制御されるプログラム可能スイッチによって、前記アナログバスに接続されることができる、さらなる外部ノードと
を備える、マイクロコントローラ。
【請求項２】
少なくとも１つのアナログ出力ドライバと、
前記ＡＤＣと関連付けられたサンプルホールドキャパシタと、
前記マイクロコントローラ内の第１のアナログバスに結合される、第１のアナログノードと、
前記マイクロコントローラ内の第２のアナログバスに結合される、第２のアナログノードであって、前記第２のアナログバスはまた、前記少なくとも１つのアナログ出力ドライバの入力に結合される、第２のアナログノードと
をさらに備え、
前記第１のアナログバスは、電源コモン、電源電圧、前記サンプルホールドキャパシタ、または前記第２のアナログバスに切替可能に結合され、
前記第２のアナログバスは、前記電源コモン、前記電源電圧、または前記第１のアナログバスに切替可能に結合され、
前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切替可能に結合され、
前記マイクロコントローラの少なくとも１つの第３のアナログ出力ノードは、前記少なくとも１つのアナログ出力ドライバの個別の１つに結合される、
請求項１に記載のマイクロコントローラ。
【請求項３】
前記第２のアナログノードは、容量センサに結合するために適合される、請求項２に記載のマイクロコントローラ。
【請求項４】
前記少なくとも１つの第３のアナログ出力ノードは、前記容量センサと関連付けられた保護リングに結合するために適合され、前記保護リングにかかる電圧は、前記容量センサ上と実質的に同一の電圧である、請求項２に記載のマイクロコントローラ。
【請求項５】
前記第１のアナログノードは、外部キャパシタに結合するために適合される、請求項２に記載のマイクロコントローラ。
【請求項６】
前記第１のアナログバスに切替可能に結合される、少なくとも１つの内部キャパシタをさらに備える、請求項１に記載のマイクロコントローラ。
【請求項７】
複数のスイッチをさらに備え、
前記複数のスイッチの第１のものは、閉鎖されると、前記第１および第２のアナログバスをともに結合し、
前記複数のスイッチの第２のものは、閉鎖されると、前記第１のアナログバスを電源コモンに結合し、
前記複数のスイッチの第３のものは、閉鎖されると、前記第２のアナログバスを電源電圧に結合し、
前記複数のスイッチの第４のものは、閉鎖されると、前記第１のアナログバスを前記電源電圧に結合し、
前記複数のスイッチの第５のものは、閉鎖されると、前記第２のアナログバスを前記電源コモンに結合する、
請求項２に記載のマイクロコントローラ。
【請求項８】
前記デジタルプロセッサは、前記複数のスイッチを制御する、請求項７に記載のマイクロコントローラ。
【請求項９】
前記複数のスイッチは、複数の電界トランジスタ（ＦＥＴ）スイッチである、請求項７に記載のマイクロコントローラ。
【請求項１０】
前記デジタルプロセッサに結合される、精密タイマと、
複数のスイッチと、
前記複数のスイッチに結合される、第１のノードであって、また、外部容量センサに結合するために適合される、第１のノードと、
前記精密タイマに結合される、制御入力と、前記第１のノードに結合される、アナログ入力と、前記ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、
前記複数のスイッチに結合される、一定電流源であって、
前記複数のスイッチは、前記第１のノードを電源コモンまたは前記一定電流源のいずれかに結合するために、前記精密タイマによって制御される、一定電流源と、
第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
をさらに備え、
前記第２のノードは、前記外部容量センサと関連付けられた外部保護リングに結合するために適合され、
前記第１のノードは、前記精密タイマによって判定される精密時間周期の開始まで、前記複数のスイッチを通して、前記電源コモンに結合され、次いで、前記第１のノードは、前記一定電流源に結合され、それによって、前記外部容量センサは、前記精密タイマによって判定される精密時間周期の停止まで、前記一定電流源によって、充電され、
前記精密タイマの停止が生じた後、前記外部容量センサにかかる電圧充電のサンプルが、採取され、前記サンプルホールド回路内に記憶され、
前記サンプリングおよび記憶された電圧充電は、前記ＡＤＣによって、そのデジタル表現に変換され、
前記デジタルプロセッサは、前記ＡＤＣからの前記デジタル表現を読み取り、前記精密時間周期からの前記外部容量センサのキャパシタンス値および前記電圧充電のデジタル表現を判定する、
請求項１に記載のマイクロコントローラ。
【請求項１１】
前記複数のスイッチに結合される、一定電流シンク
をさらに備え、
前記第１のノードは、前記精密タイマによって判定される別の精密時間周期の開始まで、前記複数のスイッチを通して、電源電圧に結合され、次いで、前記第１のノードは、前記一定電流シンクに結合され、それによって、前記外部容量センサは、前記精密タイマによって判定される精密時間周期の別の停止まで、前記一定電流シンクによって放電され、
前記精密タイマの別の停止が生じた後、前記外部容量センサにかかる別の電圧充電のサンプルが、採取され、前記サンプルホールド回路内に記憶され、
前記サンプリングおよび記憶された別の電圧充電は、前記ＡＤＣによって、その別のデジタル表現に変換され、
前記デジタルプロセッサは、前記ＡＤＣからの前記別のデジタル表現を読み取り、前記別の精密時間周期からの前記外部容量センサのキャパシタンス値および前記別の電圧充電の別のデジタル表現を判定する、
請求項１０に記載のマイクロコントローラ。
【請求項１２】
可変周波数発振器と、
前記デジタルプロセッサに結合される、出力と、前記可変周波数発振器に結合される、入力とを有する、周波数測定回路と、
前記可変周波数発振器に結合される、第１のノードであって、また、外部容量センサに結合するために適合される、第１のノードと、
前記外部容量センサと関連付けられた外部保護リングに結合するために適合される、第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
をさらに備え、
前記外部容量センサは、前記可変周波数発振器の周波数判定回路の一部であり、それによって、前記可変周波数発振器の周波数は、前記外部容量センサのキャパシタンス値が変化すると、変化し、
前記周波数測定回路は、前記可変周波数発振器の周波数を測定し、そのデジタル表現に変換し、
前記デジタルプロセッサは、前記周波数のデジタル表現を読み取り、前記外部容量センサのキャパシタンス値を判定する、
請求項１に記載のマイクロコントローラ。
【請求項１３】
容量センサシステムであって、
容量センサと、
前記容量センサと関連付けられた保護リングと、
マイクロコントローラと
を備え、前記マイクロコントローラは、
メモリを伴う、デジタルプロセッサと、
アナログノードとして機能するようにプログラムされることができる、複数の外部入力／出力ノードと、
前記デジタルプロセッサによって、前記アナログノードのうちの１つを選択し、前記アナログノードをアナログバスに結合するために制御される、マルチプレクサと、
前記アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、前記アナログバスと結合され、前記デジタル表現を伝達するために、前記デジタルプロセッサに結合されるデジタル出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
前記マルチプレクサから独立して、前記デジタルプロセッサによって制御されるプログラム可能スイッチによって、前記アナログバスに接続されることができる、さらなる外部ノードと、
複数のスイッチに結合される、サンプルホールドキャパシタと、
前記複数のスイッチに結合される、第１のノードであって、
前記複数のスイッチの第１のものは、前記サンプルホールドキャパシタを前記ＡＤＣの入力または前記第１のノードのいずれかに結合する、第１のノードと、
前記複数のスイッチおよび前記容量センサに結合される、第２のノードと、
前記容量センサと関連付けられた保護リングに結合される、第３のノードと、
前記第２のノードに結合される、アナログ入力と、前記第３のノードに結合される、アナログ出力とを有し、それによって、前記第３のノードにかかる電圧は、前記第２のノードにかかる電圧と実質的に同一である、アナログドライバと
を備え、
前記複数のスイッチの第１のものは、閉鎖されると、前記第１および第２のノードをともに結合し、
前記複数のスイッチの第２のものは、閉鎖されると、前記第１のノードを電源コモンに結合し、
前記複数のスイッチの第３のものは、閉鎖されると、前記第２のノードを電源電圧に結合し、
前記複数のスイッチの第４のものは、閉鎖されると、前記第１のノードを前記電源電圧に結合し、
前記複数のスイッチの第５のものは、閉鎖されると、前記第２のノードを前記電源コモンに結合する、システム。
【請求項１４】
前記第１のノードに結合される、パディングキャパシタをさらに備え、前記パディングキャパシタおよび前記サンプルホールドキャパシタの組み合わせられた容量値は、前記容量センサの容量値にほぼ等しい、請求項１３に記載の容量センサシステム。
【請求項１５】
前記デジタルプロセッサは、前記複数のスイッチを制御する、請求項１３に記載の容量センサシステム。
【請求項１６】
容量センサシステムであって、
容量センサと、
前記容量センサと関連付けられた保護リングと、
マイクロコントローラと
を備え、前記マイクロコントローラは、
メモリを伴う、デジタルプロセッサと、
前記デジタルプロセッサに結合される、精密タイマと、
前記デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
複数のスイッチおよび前記容量センサに結合される、第１のノードと、
前記精密タイマに結合される、制御入力と、前記第１のノードに結合される、アナログ入力と、前記ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、
前記複数のスイッチに結合される、一定電流源であって、
前記複数のスイッチは、前記第１のノードを電源コモンまたは前記一定電流源のいずれかに結合するために、前記精密タイマによって制御される、一定電流源と、
前記保護リングに結合される、第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
を備え、
前記第１のノードは、前記精密タイマによって判定される精密時間周期の開始まで、前記複数のスイッチを通して、前記電源コモンに結合され、次いで、前記第１のノードは、前記一定電流源に結合され、それによって、前記外部容量センサは、前記精密タイマによって判定される精密時間周期の停止まで、前記一定電流源によって、充電され、
前記精密タイマの停止が生じた後、前記外部容量センサにかかる電圧充電のサンプルが、採取され、前記サンプルホールド回路内に記憶され、
前記サンプリングおよび記憶された電圧充電は、前記ＡＤＣによって、そのデジタル表現に変換され、
前記デジタルプロセッサは、前記ＡＤＣからの前記デジタル表現を読み取り、前記精密時間周期からの前記容量センサのキャパシタンス値および前記電圧充電の前記デジタル表現を判定する、
システム。
【請求項１７】
容量センサシステムであって、
容量センサと、
前記容量センサと関連付けられた保護リングと、
マイクロコントローラと
を備え、前記マイクロコントローラは、
メモリを伴う、デジタルプロセッサと、
可変周波数発振器と、
前記デジタルプロセッサに結合される、出力と、前記可変周波数発振器に結合される、入力とを有する、周波数測定回路と、
前記可変周波数発振器および前記外部容量センサに結合される、第１のノードと、
前記保護リングに結合する、第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
を備え、
前記外部容量センサは、前記可変周波数発振器の周波数判定回路の一部であり、それによって、前記可変周波数発振器の周波数は、前記外部容量センサのキャパシタンス値が変化すると、変化し、
前記周波数測定回路は、前記可変周波数発振器の周波数を測定し、そのデジタル表現に変換し、
前記デジタルプロセッサは、前記周波数のデジタル表現を読み取り、前記外部容量センサのキャパシタンス値を判定する、
システム。
【請求項１８】
容量センサのキャパシタンスを測定し、前記容量センサと関連付けられた保護リングにかかる電圧を制御するための方法であって、
容量センサを提供するステップと、
前記容量センサと関連付けられた保護リングを提供するステップと、
前記保護リングに、前記容量センサにかかる電圧と実質的に同一である、電圧を提供するステップと、
マイクロコントローラを提供するステップであって、前記マイクロコントローラは、
メモリを伴う、デジタルプロセッサと、
前記デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
複数のスイッチに結合される、サンプルホールドキャパシタと、
前記複数のスイッチに結合される、第１のノードであって、
前記複数のスイッチの第１のものは、前記サンプルホールドキャパシタを前記ＡＤＣの入力または前記第１のノードのいずれかに結合する、第１のノードと、
前記複数のスイッチおよび前記容量センサに結合される、第２のノードと、
前記容量センサと関連付けられた保護リングに結合される、第３のノードと、
前記第２のノードに結合される、アナログ入力と、前記第３のノードに結合される、アナログ出力とを有し、それによって、前記第３のノードにかかる電圧は、前記第２のノードにかかる電圧と実質的に同一である、アナログドライバと
を備える、ステップと、
前記サンプルホールドキャパシタを前記第１のノードに結合するステップと、
前記第１のノードを電源電圧に結合するステップと、
前記第２のノードを電源コモンに結合するステップと、
その間の第１の充電が安定するために十分な間、前記第１および第２のノードをともに結合するステップと、
前記サンプルホールドキャパシタを前記第１のノードから分断するステップと、
前記第２のノードを前記電源コモンに結合するステップと、
前記第２のノードを前記電源電圧に結合するステップと、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換するステップと、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第１のデジタル表現を読み取るステップと、
前記第１のノードを前記電源コモンに結合するステップと、
その間の第２の充電が安定するために十分な間、前記第１および第２のノードをともに結合するステップと、
前記サンプルホールドキャパシタを前記第１のノードから分断するステップと、
前記第２のノードを前記電源電圧に結合するステップと、
前記第２のノードを前記電源コモンに結合するステップと、
前記ＡＤＣによって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換するステップと、
前記デジタルプロセッサによって、前記ＡＤＣからの前記第２のデジタル表現を読み取るステップと
を含む、方法。
【請求項１９】
前記デジタルプロセッサによって、前記第１および第２のデジタル表現を処理し、実質的に、同相雑音を低減させるステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記第１および第２のデジタル表現を前記デジタルプロセッサと関連付けられたメモリ内に記憶するステップと、
前記記憶された第１および第２のデジタル表現を後続の第１および第２のデジタル表現と比較するステップと、
をさらに含み、前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一である場合、前記容量センサは、作動されず、
前記記憶された第１および第２のデジタル表現が、前記後続の第１および第２のデジタル表現と実質的に同一ではない場合、前記容量センサは、作動される、
請求項１８に記載の方法。
【請求項２１】
容量センサのキャパシタンスを測定し、前記容量センサと関連付けられた保護リングにかかる電圧を制御するための方法であって、前記方法は、
容量センサと関連付けられた保護リングに、前記容量センサにかかる電圧と実質的に同一である電圧を提供するステップを含み、さらに、
ａ）容量センサを第２の電圧に充電するステップと、
ｂ）サンプルホールドキャパシタを第１の電圧に充電するステップと、
ｃ）その間の第１の充電が安定するために十分な間、前記サンプルホールドキャパシタおよび前記容量センサをともに結合するステップと、
ｄ）前記サンプルホールドキャパシタを前記容量センサから分断するステップと、
ｅ）アナログ／デジタルコンバータ（ＡＤＣ）によって、前記サンプルホールドキャパシタにかかる前記安定した第１の充電をその第１のデジタル表現に変換するステップと、
ｆ）前記容量センサを前記第２の電圧に充電するステップと、
ｇ）前記容量センサを前記第１の電圧に充電するステップと、
ｈ）デジタルプロセッサによって、前記ＡＤＣからの前記第１の充電の第１のデジタル表現を読み取るステップと、
ｉ）その間の第２の充電が安定するために十分な間、前記サンプルホールドキャパシタおよび前記容量センサをともに結合するステップと、
ｊ）前記サンプルホールドキャパシタを前記容量センサから分断するステップと、
ｋ）前記アナログ／デジタルコンバータ（ＡＤＣ）によって、前記サンプルホールドキャパシタにかかる前記安定した第２の充電をその第２のデジタル表現に変換するステップと、
ｌ）前記容量センサを前記第１の電圧に充電するステップと、
ｍ）前記容量センサを前記第２の電圧に充電するステップと、
ｎ）前記デジタルプロセッサによって、前記ＡＤＣからの前記第２の充電の第２のデジタル表現を読み取るステップと、
ｏ）ステップｂ）に戻るステップと
を含む、方法。
【請求項２２】
前記第１の電圧は、ほぼ電源電圧であり、前記第２の電圧は、ほぼ電源コモンである、請求項２１に記載の方法。
【請求項２３】
前記第１の電圧は、ほぼ電源コモンであり、前記第２の電圧は、ほぼ電源電圧である、請求項２１に記載の方法。
【請求項２４】
前記保護リングにかかる電圧は、前記容量センサにかかる電圧と実質的に同一である、請求項２１に記載の方法。
【請求項２５】
容量センサのキャパシタンスを測定し、前記容量センサと関連付けられた保護リングにかかる電圧を制御するための方法であって、
容量センサを提供するステップと、
前記容量センサと関連付けられた保護リングを提供するステップと、
前記保護リングに、前記容量センサにかかる電圧と実質的に同一である、電圧を提供するステップと、
混合信号集積回路を提供するステップであって、前記混合信号集積回路は、
メモリを伴う、デジタルプロセッサと、
前記デジタルプロセッサに結合される、精密タイマと、
前記デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、
複数のスイッチおよび前記容量センサに結合される、第１のノードと、
前記精密タイマに結合される、制御入力と、前記第１のノードに結合される、アナログ入力と、前記ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、
前記複数のスイッチに結合される、一定電流源であって、
前記複数のスイッチは、前記第１のノードを電源コモンまたは前記一定電流源のいずれかに結合するために、前記精密タイマによって制御される、一定電流源と、
前記保護リングに結合される、第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
を備える、ステップと、
前記精密タイマによって判定される精密時間周期の開始まで、前記複数のスイッチを通して、前記第１のノードを前記電源コモンに結合するステップと、
次いで、前記第１のノードを前記一定電流源に結合するステップであって、それによって、前記外部容量センサは、前記精密タイマによって判定される精密時間周期の停止まで、前記一定電流源によって、充電される、ステップと、
前記精密タイマの停止が生じた後、前記サンプルホールド回路によって、前記容量センサにかかる電圧充電をサンプリングおよび記憶するステップと、
前記サンプリングおよび記憶された電圧充電をそのデジタル表現に変換するステップと、
前記デジタルプロセッサによって、前記ＡＤＣからの前記デジタル表現を読み取るステップと、
前記容量センサのキャパシタンス値を前記電圧充電の前記デジタル表現から判定するステップと
を含む、方法。
【請求項２６】
容量センサのキャパシタンスを測定し、前記容量センサと関連付けられた保護リングにかかる電圧を制御するための方法であって、
容量センサを提供するステップと、
前記容量センサと関連付けられた保護リングを提供するステップと、
前記保護リングに、前記容量センサにかかる電圧と実質的に同一である、電圧を提供するステップと、
マイクロコントローラを提供するステップであって、前記マイクロコントローラは、
メモリを伴う、デジタルプロセッサと、
可変周波数発振器と、
前記デジタルプロセッサに結合される、出力と、前記可変周波数発振器に結合される、入力とを有する、周波数測定回路と、
前記可変周波数発振器および前記外部容量センサに結合される、第１のノードと、
前記保護リングに結合する、第２のノードと、
前記第１のノードに結合される、アナログ入力と、前記第２のノードに結合される、アナログ出力とを有し、前記第２のノードにかかる電圧は、前記第１のノードにかかる電圧と実質的に同一である、アナログドライバと
を備える、ステップと、
前記周波数判定回路によって、前記可変周波数発振器の周波数を測定するステップと、
前記測定された周波数のデジタル表現を前記デジタルプロセッサに提供するステップと、
前記容量センサのキャパシタンス値を前記周波数のデジタル表現から判定するステップと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、出願日２０１１年１０月７日に出願され、”Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  ＡＤＣ  ｗｉｔｈ  Ｅｘｔｅｒｎａｌ  Ａｃｃｅｓｓ  ｔｏ  ｔｈｅ  Ａｎａｌｏｇ  Ｉｎｐｕｔ  Ｂｕｓ”と題された、  Ｚｅｋｅ  Ｌｕｎｄｓｔｒｕｍ，  Ｋｅｉｔｈ  Ｃｕｒｔｉｓ，  Ｂｕｒｋｅ  Ｄａｖｉｓｏｎ，  Ｓｅａｎ  Ｓｔｅｅｄｍａｎ  ａｎｄ  Ｙａｎｎ  ＬｅＦａｏｕによる、同一出願人の米国仮特許出願第６１／５４４，３６３号に対する優先権を主張するものであり、該米国仮特許出願は、あらゆる目的のために、参照により本明細書中に援用される。
【０００２】
本開示は、特に、マイクロコントローラ内で使用するための、より具体的には、容量タッチ検出能力を伴う、マイクロコントローラによって使用するためのアナログ／デジタルおよび周波数コンバータに関する。
【背景技術】
【０００３】
物体、例えば、金属片、指、手、足、脚等による容量センサのタッチまたは接近容量近接センサへの接近は、そのあるパラメータ、特に、例えば、マン・マシン・インターフェースデバイス、例えば、キーパッドまたはキーボード内で使用される、タッチセンサ内に内蔵される、キャパシタのキャパシタンス値を変化させる。マイクロコントローラは、現在、そのような容量センサの検出および評価を向上させる、周辺機器を含む。そのような用途の１つは、容量分圧（ＣＶＤ）を利用して、容量タッチ要素がタッチされたかどうかを評価する。別の用途は、充電時間測定ユニット（ＣＴＭＵ）を利用して、精密な時間にわたって、一定電流源によって、容量タッチ要素を充電し、次いで、精密な時間の終了時、容量タッチ要素にかかる結果として生じる電圧を測定する。さらに別の用途は、容量タッチ要素のキャパシタンスの変化に比例する、容量感知モジュール（ＣＳＭ）によって、周波数の変化を測定する。しかしながら、そのようなセンサが、高雑音環境内で動作されるとき、従来のシステムにおける分解能または検出は、十分ではない場合がある。
【０００４】
特に、寄生キャパシタンスは、多くの容量センサ用途において、問題を呈し得る。寄生キャパシタンスは、センサに隣接する導体（または、マイクロコントローラへのその接続）が、センサと異なる電圧電位にあるとき、常時、発生される。したがって、寄生キャパシタンスが、容量センサの感度を低下させ、それによって、結果として生じる容量変換プロセス、例えば、ＣＶＤ、ＣＴＭＵ、またはＣＳＭの分解能を低下させ得ると仮定して、容量センサと関連付けられた寄生キャパシタンスを低減させることが好ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、必要とされるのは、容量センサと関連付けられた寄生キャパシタンスを低減させ、それによって、その動作の間、その容量測定値変化感度を増加させるための効果的方法である。
【課題を解決するための手段】
【０００６】
ある実施形態による、マイクロコントローラは、メモリを伴う、デジタルプロセッサと、アナログノードとして機能するようにプログラムされることができる、複数の外部入力／出力ノードと、該アナログノードのうちの１つを選択し、そのアナログノードをアナログバスに結合するために、デジタルプロセッサによって制御される、マルチプレクサと、アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、アナログバスと結合され、デジタル表現を伝達するために、デジタルプロセッサに結合されるデジタル出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、該マルチプレクサから独立して、デジタルプロセッサによって制御されるプログラム可能スイッチによって、アナログバスに接続されることができる、さらなる外部ノードとを備えてもよい。
【０００７】
さらなる実施形態によると、マイクロコントローラは、少なくとも１つのアナログ出力ドライバと、ＡＤＣと関連付けられたサンプルホールドキャパシタと、マイクロコントローラ内の第１のアナログバスに結合される、第１のアナログノードと、マイクロコントローラ内の第２のアナログバスに結合される、第２のアナログノードとを備えてもよく、第２のアナログバスはまた、少なくとも１つのアナログ出力ドライバの入力に結合されてもよく、第１のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第２のアナログバスに切替可能に結合されてもよく、第２のアナログバスは、電源コモン、電源電圧、または第１のアナログバスに切替可能に結合されてもよく、サンプルホールドキャパシタは、第１のアナログバスまたはＡＤＣの入力のいずれかに切替可能に結合されてもよく、マイクロコントローラの少なくとも１つの第３のアナログ出力ノードは、少なくとも１つのアナログ出力ドライバの個別の１つに結合されてもよい。
【０００８】
さらなる実施形態によると、第２のアナログノードは、容量センサに結合するために適合されてもよい。さらなる実施形態によると、少なくとも１つの第３のアナログ出力ノードは、容量センサと関連付けられた保護リングに結合するために適合されてもよく、保護リングにかかる電圧は、容量センサ上と実質的に同一の電圧であってもよい。さらなる実施形態によると、第１のアナログノードは、外部キャパシタに結合するために適合されてもよい。さらなる実施形態によると、少なくとも１つの内部キャパシタは、第１のアナログバスに切替可能に結合されてもよい。
【０００９】
さらなる実施形態によると、マイクロコントローラは、複数のスイッチを備えてもよく、複数のスイッチの第１のものは、閉鎖されると、第１および第２のアナログバスをともに結合し、複数のスイッチの第２のものは、閉鎖されると、第１のアナログバスを電源コモンに結合し、複数のスイッチの第３のものは、閉鎖されると、第２のアナログバスを電源電圧に結合し、複数のスイッチの第４のものは、閉鎖されると、第１のアナログバスを電源電圧に結合し、複数のスイッチの第５のものは、閉鎖されると、第２のアナログバスを電源コモンに結合する。
【００１０】
さらなる実施形態によると、デジタルプロセッサは、複数のスイッチを制御する。さらなる実施形態によると、複数のスイッチは、複数の電界トランジスタ（ＦＥＴ）スイッチであってもよい。
【００１１】
さらなる実施形態によると、マイクロコントローラは、デジタルプロセッサに結合される、精密タイマと、複数のスイッチと、複数のスイッチに結合される、第１のノードであって、また、外部容量センサに結合するために適合されてもよい、第１のノードと、精密タイマに結合される、制御入力と、第１のノードに結合される、アナログ入力と、ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、複数のスイッチに結合される、一定電流源と、複数のスイッチは、第１のノードを電源コモンまたは一定電流源のいずれかに結合するために、精密タイマによって制御されてもよく、第２のノードと、第１のノードに結合される、アナログ入力と、第２のノードに結合される、アナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備えてもよく、第２のノードは、外部容量センサと関連付けられた外部保護リングに結合するために適合されてもよく、第１のノードは、精密タイマによって判定される精密時間周期の開始まで、複数のスイッチを通して、電源コモンに結合されてもよく、次いで、第１のノードは、一定電流源に結合されてもよく、それによって、外部容量センサは、精密タイマによって判定される精密時間周期の停止まで、一定電流源によって、充電されてもよく、精密タイマの停止が生じた後、外部容量センサにかかる電圧充電のサンプルが、サンプルホールド回路によって採取され、その中に記憶されてもよく、サンプリングおよび記憶された電圧充電は、ＡＤＣによって、そのデジタル表現に変換されてもよく、デジタルプロセッサは、ＡＤＣからのデジタル表現を読み取り、精密時間周期からの外部容量センサのキャパシタンス値および電圧充電のデジタル表現を判定する。
【００１２】
さらなる実施形態によると、マイクロコントローラは、複数のスイッチに結合される、一定電流シンクを備えてもよく、第１のノードは、精密タイマによって判定される別の精密時間周期の開始まで、複数のスイッチを通して、電源電圧に結合されてもよく、次いで、第１のノードは、一定電流シンクに結合されてもよく、それによって、外部容量センサは、精密タイマによって判定される精密時間周期の別の停止まで、一定電流シンクによって放電されてもよく、精密タイマの別の停止が生じた後、外部容量センサにかかる別の電圧充電のサンプルが、サンプルホールド回路によって採取され、その中に記憶されてもよく、サンプリングおよび記憶された別の電圧充電は、ＡＤＣによって、その別のデジタル表現に変換されてもよく、デジタルプロセッサは、ＡＤＣからの別のデジタル表現を読み取り、別の精密時間周期からの外部容量センサのキャパシタンス値および別の電圧充電の別のデジタル表現を判定する。
【００１３】
さらなる実施形態によると、マイクロコントローラは、可変周波数発振器と、デジタルプロセッサに結合される、出力と、可変周波数発振器に結合される、入力とを有する、周波数測定回路と、可変周波数発振器に結合される、第１のノードであって、また、外部容量センサに結合するために適合されてもよい、第１のノードと、外部容量センサと関連付けられた外部保護リングに結合するために適合される、第２のノードと、第１のノードに結合される、アナログ入力と、第２のノードに結合される、アナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備えてもよく、外部容量センサは、可変周波数発振器の周波数判定回路の一部であってもよく、それによって、可変周波数発振器の周波数は、外部容量センサのキャパシタンス値が変化すると、変化し、周波数測定回路は、可変周波数発振器の周波数を測定し、そのデジタル表現に変換し、デジタルプロセッサは、周波数のデジタル表現を読み取り、外部容量センサのキャパシタンス値を判定する。
【００１４】
別の実施形態によると、容量センサシステムは、容量センサと、容量センサと関連付けられた保護リングと、マイクロコントローラであって、メモリを伴う、デジタルプロセッサと、アナログノードとして機能するようにプログラムされることができる、複数の外部入力／出力ノードと、該アナログノードのうちの１つを選択し、そのアナログノードをアナログバスに結合するために、デジタルプロセッサによって制御される、マルチプレクサと、アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、アナログバスと結合され、デジタル表現を伝達するために、デジタルプロセッサに結合されるデジタル出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、該マルチプレクサから独立して、デジタルプロセッサによって制御されるプログラム可能スイッチによって、アナログバスに接続されることができる、さらなる外部ノードと、複数のスイッチに結合される、サンプルホールドキャパシタと、複数のスイッチに結合される、第１のノードと、複数のスイッチの第１のものは、サンプルホールドキャパシタをＡＤＣの入力または第１のノードのいずれかに結合し、複数のスイッチおよび容量センサに結合される、第２のノードと、容量センサと関連付けられた保護リングに結合される、第３のノードと、第２のノードに結合される、アナログ入力と、第３のノードに結合される、アナログ出力とを有し、それによって、第３のノードにかかる電圧は、第２のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備え、複数のスイッチの第１のものは、閉鎖されると、第１および第２のノードをともに結合し、複数のスイッチの第２のものは、閉鎖されると、第１のノードを電源コモンに結合し、複数のスイッチの第３のものは、閉鎖されると、第２のノードを電源電圧に結合し、複数のスイッチの第４のものは、閉鎖されると、第１のノードを電源電圧に結合し、複数のスイッチの第５のものは、閉鎖されると、第２のノードを電源コモンに結合する、マイクロコントローラとを備えてもよい。
【００１５】
さらなる実施形態によると、容量センサシステムは、第１のノードに結合される、パディングキャパシタを備えてもよく、パディングキャパシタおよびサンプルホールドキャパシタの組み合わせられた容量値は、容量センサの容量値にほぼ等しくてもよい。さらなる実施形態によると、デジタルプロセッサは、複数のスイッチを制御する。
【００１６】
さらに別の実施形態によると、容量センサシステムは、容量センサと、容量センサと関連付けられた保護リングと、マイクロコントローラであって、メモリを伴う、デジタルプロセッサと、デジタルプロセッサに結合される、精密タイマと、デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、複数のスイッチおよび容量センサに結合される、第１のノードと、精密タイマに結合される、制御入力と、第１のノードに結合される、アナログ入力と、ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、複数のスイッチに結合される、一定電流源と、複数のスイッチは、第１のノードを電源コモンまたは一定電流源のいずれかに結合するために、精密タイマによって制御されてもよく、保護リングに結合される、第２のノードと、第１のノードに結合される、アナログ入力と、第２のノードに結合されるアナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備えてもよい、マイクロコントローラとを備えてもよく、第１のノードは、精密タイマによって判定される精密時間周期の開始まで、複数のスイッチを通して、電源コモンに結合されてもよく、次いで、第１のノードは、一定電流源に結合されてもよく、それによって、外部容量センサは、精密タイマによって判定される精密時間周期の停止まで、一定電流源によって、充電されてもよく、精密タイマの停止が生じた後、外部容量センサにかかる電圧充電のサンプルが、サンプルホールド回路によって採取され、その中に記憶されてもよく、サンプリングおよび記憶された電圧充電は、ＡＤＣによって、そのデジタル表現に変換されてもよく、デジタルプロセッサは、ＡＤＣからのデジタル表現を読み取り、精密時間周期からの容量センサのキャパシタンス値および電圧充電のデジタル表現を判定する。
【００１７】
さらに別の実施形態によると、容量センサシステムは、容量センサと、容量センサと関連付けられた保護リングと、マイクロコントローラであって、メモリを伴う、デジタルプロセッサと、可変周波数発振器と、デジタルプロセッサに結合される、出力と、可変周波数発振器に結合される、入力とを有する、周波数測定回路と、可変周波数発振器および外部容量センサに結合される、第１のノードと、保護リングに結合する、第２のノードと、第１のノードに結合される、アナログ入力と、第２のノードに結合される、アナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備えてもよい、マイクロコントローラとを備えてもよく、外部容量センサは、可変周波数発振器の周波数判定回路の一部であってもよく、それによって、可変周波数発振器の周波数は、外部容量センサのキャパシタンス値が変化すると、変化し、周波数測定回路は、可変周波数発振器の周波数を測定し、そのデジタル表現に変換し、デジタルプロセッサは、周波数のデジタル表現を読み取り、外部容量センサのキャパシタンス値を判定する。
【００１８】
別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサと関連付けられた保護リングにかかる電圧を制御するための方法は、容量センサを提供するステップと、容量センサと関連付けられた保護リングを提供するステップと、保護リングに、容量センサにかかる電圧と実質的に同一であり得る、電圧を提供するステップと、マイクロコントローラであって、メモリを伴う、デジタルプロセッサと、デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、複数のスイッチに結合される、サンプルホールドキャパシタと、複数のスイッチに結合される、第１のノードと、複数のスイッチの第１のものは、サンプルホールドキャパシタをＡＤＣの入力または第１のノードのいずれかに結合し、複数のスイッチおよび容量センサに結合される、第２のノードと、容量センサと関連付けられた保護リングに結合される、第３のノードと、第２のノードに結合される、アナログ入力と、第３のノードに結合される、アナログ出力とを有し、それによって、第３のノードにかかる電圧は、第２のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備えてもよい、マイクロコントローラを提供するステップと、サンプルホールドキャパシタを第１のノードに結合するステップと、第１のノードを電源電圧に結合するステップと、第２のノードを電源コモンに結合するステップと、その間の第１の充電が安定するために十分な間、第１および第２のノードをともに結合するステップと、サンプルホールドキャパシタを第１のノードから分断するステップと、第２のノードを電源コモンに結合するステップと、第２のノードを電源電圧に結合するステップと、ＡＤＣによって、サンプルホールドキャパシタにかかる安定した第１の充電をその第１のデジタル表現に変換するステップと、デジタルプロセッサによって、ＡＤＣからの第１のデジタル表現を読み取るステップと、第１のノードを電源コモンに結合するステップと、その間の第２の充電が安定するために十分な間、第１および第２のノードをともに結合するステップと、サンプルホールドキャパシタを第１のノードから分断するステップと、第２のノードを電源電圧に結合するステップと、第２のノードを電源コモンに結合するステップと、ＡＤＣによって、サンプルホールドキャパシタにかかる安定した第２の充電をその第２のデジタル表現に変換するステップと、デジタルプロセッサによって、ＡＤＣからの第２のデジタル表現を読み取るステップとを含んでもよい。
【００１９】
本方法のさらなる実施形態によると、デジタルプロセッサによって、第１および第２のデジタル表現を処理するステップは、実質的に、同相雑音を低減させ得る。
【００２０】
本方法のさらなる実施形態によると、本方法は、第１および第２のデジタル表現をデジタルプロセッサと関連付けられたメモリ内に記憶するステップと、記憶された第１および第２のデジタル表現を後続の第１および第２のデジタル表現と比較するステップとを含んでもよく、記憶された第１および第２のデジタル表現が、後続の第１および第２のデジタル表現と実質的に同一であり得る場合、容量センサは、作動されなくてもよく、記憶された第１および第２のデジタル表現が、後続の第１および第２のデジタル表現と実質的に同一であり得ない場合、容量センサは、作動されてもよい。
【００２１】
さらに別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサと関連付けられた保護リングにかかる電圧を制御するための方法は、容量センサと関連付けられた保護リングに、容量センサにかかる電圧と実質的に同一であり得る電圧を提供するステップを備えてもよく、ａ）容量センサを第２の電圧に充電するステップと、ｂ）サンプルホールドキャパシタを第１の電圧に充電するステップと、ｃ）その間の第１の充電が安定するために十分な間、サンプルホールドキャパシタおよび容量センサをともに結合するステップと、ｄ）サンプルホールドキャパシタを容量センサから分断するステップと、ｅ）アナログ／デジタルコンバータ（ＡＤＣ）によって、サンプルホールドキャパシタにかかる安定した第１の充電をその第１のデジタル表現に変換するステップと、ｆ）容量センサを第２の電圧に充電するステップと、ｇ）容量センサを第１の電圧に充電するステップと、ｈ）デジタルプロセッサによって、ＡＤＣからの第１の充電の第１のデジタル表現を読み取るステップと、ｉ）その間の第２の充電が安定するために十分な間、サンプルホールドキャパシタおよび容量センサをともに結合するステップと、ｊ）サンプルホールドキャパシタを容量センサから分断するステップと、ｋ）アナログ／デジタルコンバータ（ＡＤＣ）によって、サンプルホールドキャパシタにかかる安定した第２の充電をその第２のデジタル表現に変換するステップと、ｌ）容量センサを第１の電圧に充電するステップと、ｍ）容量センサを第２の電圧に充電するステップと、ｎ）デジタルプロセッサによって、ＡＤＣからの第２の充電の第２のデジタル表現を読み取るステップと、ｏ）ステップｂ）に戻るステップとをさらに含む。
【００２２】
本方法のさらなる実施形態によると、第１の電圧は、ほぼ電源電圧であってもよく、第２の電圧は、ほぼ電源コモンであってもよい。本方法のさらなる実施形態によると、第１の電圧は、ほぼ電源コモンであってもよく、第２の電圧は、ほぼ電源電圧であってもよい。本方法のさらなる実施形態によると、保護リングにかかる電圧は、容量センサにかかる電圧と実質的に同一であってもよい。
【００２３】
別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサと関連付けられた保護リングにかかる電圧を制御するための方法は、容量センサを提供するステップと、容量センサと関連付けられた保護リングを提供するステップと、保護リングに、容量センサにかかる電圧と実質的に同一であり得る、電圧を提供するステップと、混合信号集積回路であって、メモリを伴う、デジタルプロセッサと、デジタルプロセッサに結合される、精密タイマと、デジタルプロセッサに結合される出力を有する、アナログ／デジタルコンバータ（ＡＤＣ）と、複数のスイッチおよび容量センサに結合される、第１のノードと、精密タイマに結合される、制御入力と、第１のノードに結合される、アナログ入力と、ＡＤＣの入力に結合される、アナログ出力とを有する、サンプルホールド回路と、複数のスイッチに結合される、一定電流源と、複数のスイッチは、第１のノードを電源コモンまたは一定電流源のいずれかに結合するために、精密タイマによって制御されてもよく、保護リングに結合される、第２のノードと、および第１のノードに結合される、アナログ入力と、第２のノードに結合される、アナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備える、混合信号集積回路を提供するステップと、精密タイマによって判定される精密時間周期の開始まで、複数のスイッチを通して、第１のノードを電源コモンに結合するステップと、次いで、第１のノードを一定電流源に結合するステップであって、それによって、外部容量センサは、精密タイマによって判定される精密時間周期の停止まで、一定電流源によって充電されてもよい、ステップと、精密タイマの停止が生じた後、サンプルホールド回路によって、容量センサにかかる電圧充電をサンプリングおよび記憶するステップと、サンプリングおよび記憶された電圧充電をそのデジタル表現に変換するステップと、デジタルプロセッサによって、ＡＤＣからのデジタル表現を読み取るステップと、容量センサのキャパシタンス値を電圧充電のデジタル表現から判定するステップとを含んでもよい。
【００２４】
さらに別の実施形態によると、容量センサのキャパシタンスを測定し、容量センサと関連付けられた保護リングにかかる電圧を制御するための方法は、容量センサを提供するステップと、容量センサと関連付けられた保護リングを提供するステップと、保護リングに、容量センサにかかる電圧と実質的に同一であり得る、電圧を提供するステップと、マイクロコントローラであって、メモリを伴う、デジタルプロセッサと、可変周波数発振器と、デジタルプロセッサに結合される、出力と、可変周波数発振器に結合される、入力とを有する、周波数測定回路と、可変周波数発振器および外部容量センサに結合される、第１のノードと、保護リングに結合する、第２のノードと、第１のノードに結合される、アナログ入力と、第２のノードに結合される、アナログ出力とを有し、それによって、第２のノードにかかる電圧は、第１のノードにかかる電圧と実質的に同一であり得る、アナログドライバとを備える、マイクロコントローラを提供するステップと、周波数判定回路によって、可変周波数発振器の周波数を測定するステップと、測定された周波数のデジタル表現をデジタルプロセッサに提供するステップと、容量センサのキャパシタンス値を周波数のデジタル表現から判定するステップとを含んでもよい。
【図面の簡単な説明】
【００２５】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【図１】図１は、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図を図示する。
【図２】図２は、図１に示される容量センサキーの概略立面図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に容量保護リングを有する、容量センサキーの概略立面図を図示する。
【図４】図４は、本開示の別の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に保護リングを有する、容量センサキーの基本構想図を図示する。
【図５】図５は、容量センサを囲繞する静電場線および接地遮蔽の概略立面図を図示する。
【図６】図６は、本開示の教示による、容量センサを囲繞する静電場線、保護リング、および接地遮蔽の概略立面図を図示する。
【図７】図７は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図７Ａ】図７Ａは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図８】図８は、本開示の教示による、キャパシタンス変換の概略電圧−時間図を図示する。
【図９】図９は、本開示の具体的例示的実施形態による、キャパシタンス変換およびこれらの変換の間の保護リング電圧制御の概略電圧−時間図を図示する。
【図１０】図１０は、図７および７Ａに示される、容量変換システムの概略タイミング図を図示する。
【図１１】図１１および１２は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。
【図１２】図１１および１２は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。
【図１３】図１３は、一定電流源から充電されている、キャパシタの時間−電圧グラフを図示する。
【図１４】図１４は、本開示のさらに別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＴＭＵ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図１５】図１５は、本開示のさらに別の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのための２段階ＣＴＭＵ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図１６】図１６は、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＳＭ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。
【図１７】図１７は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示する。
【図１８】図１８は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示し、アナログ機能は、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる。
【図１９】図１９は、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図を図示する。
【発明を実施するための形態】
【００２６】
本開示は、種々の修正および代替形態を被り得るが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明されている。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される、あらゆる修正および均等物を網羅することを理解されたい。
【００２７】
マイクロコントローラは、現在、容量センサの検出および評価を向上させる、周辺機器を含む。一実施形態によると、容量分圧（ＣＶＤ）が、容量タッチ要素がタッチされたかどうかを評価するために使用されてもよい。別の実施形態によると、充電時間測定ユニット（ＣＴＭＵ）は、容量タッチ要素が、タッチされたかどうかを評価するために使用されてもよい。さらに別の実施形態によると、容量感知モジュール（ＣＳＭ）が、容量タッチ要素が、タッチされたかどうかを評価するために使用されてもよい。しかしながら、それと関連付けられた容量センサが、高雑音環境において動作されるとき、これらの容量測定システムにおける分解能または容量変化検出は、十分ではない場合がある。
【００２８】
特に、寄生キャパシタンスは、多くの容量センサ用途において、問題を呈し得る。寄生キャパシタンスは、センサに隣接する導体（または、マイクロコントローラへのその接続）が、センサと異なる電圧電位にあるとき、常時、発生される。したがって、結果として生じるキャパシタンス変化変換プロセスの分解能を増加させるために、寄生容量センサのキャパシタンスを低減させる必要がある。本明細書に開示される種々の実施形態によると、センサキャパシタンスに近似し、センサ（および、その接続）とそれに近接近する他の導体および／または接地面との間に設置された伝導性トレースを駆動させる、電圧が、生成され得る。
【００２９】
次に、図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号で表され、類似要素は、異なる小文字添え字を伴う、同一番号によって表されるであろう。
【００３０】
図１を参照すると、描写されるのは、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図である。マイクロコントローラ集積回路デバイス１０１は、デジタルプロセッサ１０６、メモリ、入力−出力（Ｉ／Ｏ）ポート（ノード）のうちの１つ以上、アナログ／デジタルコンバータ（ＡＤＣ）、精密タイマ、多機能入力および出力ノード、充電時間測定ユニット（ＣＴＭＵ）、マルチプレクサ、デジタル／アナログコンバータ（ＤＡＣ）、またはそれらの組み合わせを備えてもよい。容量タッチアナログフロントエンド（ＡＦＥ）１０４は、マイクロプロセッサ１０１の前述の機能のうちのいくつかが実装されてもよい。容量タッチＡＦＥ１０４は、アナログマルチプレクサ（図示せず）を通して、容量センサキー１０２のマトリクス、例えば、プッシュボタン、レバー、トグル、ターゲット、ハンドル、ノブ等に結合されてもよい。
【００３１】
容量タッチＡＦＥ１０４は、単一低コスト集積回路マイクロコントローラを用いて、例えば、限定ではないが、関連付けられた容量センサのキャパシタンス値を変化させる、ターゲットキーの押下および偏向によって、容量センサの作動が存在するときを判定する際に使用される、すべてのアクティブ機能を促進する。容量タッチＡＦＥ１０４は、容量センサキー１０２のマトリクスの各センサのキャパシタンス値を測定し、キャパシタンス値を個別のアナログ直流（ＤＣ）電圧または周波数に変換し、これは、アナログ／デジタルコンバータ（ＡＤＣ）（図示せず）または周波数測定デバイス（図示せず）によって、読み取られ、デジタル値に変換され、デジタルプロセッサ１０６に送信される。
【００３２】
デジタルプロセッサ１０６は、クロックおよび制御機能を容量タッチＡＦＥ１０４に供給し、容量タッチＡＦＥ１０４のアナログ電圧検出器出力を読み取り、容量センサキー１０２のマトリクスの各キーを選択する。容量センサキー１０２のマトリクスのキーの作動が判定されると、デジタルプロセッサ１０６は、適切な措置を講じるであろう。種々の容量タッチシステムのより詳細な説明は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍから利用可能なＭｉｃｒｏｃｈｉｐ  Ｔｅｃｈｎｏｌｏｇｙ  ＩｎｃｏｒｐｏｒａｔｅｄのアプリケーションノートＡＮ１２９８、ＡＮ１３２５、およびＡＮ１３３４により完全に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００３３】
図２を参照すると、描写されるのは、図１に示される容量センサキーの概略立面図である。基板２０４、例えば、印刷回路基板（ＰＣＢ）は、電磁妨害（ＥＭＩ）遮蔽のために使用され得る、接地面２０６（随意）を有してもよい。容量センサプレート２０８は、基板２０４のある面に、接地面２０６（随意）に近接して転置されてもよい。他の回路導体２１０（例えば、ＰＣＢトレース）もまた、容量センサプレート２０８に近接してもよい。タッチターゲット２１２は、容量センサプレート２０８の個別のものを覆って敷設され、空隙２１４をその間に有してもよい。タッチターゲット２１２は、図２に示されるように、容量センサプレート２０８のキャパシタンスを変化させる任意の物体、例えば、金属片、指、手、足、脚等によって置換されてもよいことが想定され、これは、本開示の範囲内である。被覆２１６は、容量センサプレート２０８を覆って載置される、および／またはタッチターゲット２１２（随意）の一部であってもよく、その上に刻設された英数字情報を有してもよい。容量タッチキー１０８はそれぞれ、センサプレート２０８および被覆２１６を備える。誘電スペーサ２１８は、容量タッチキー１０８のそれぞれの間に位置する。随意に、タッチターゲット２１２は、各個別のセンサプレート２０８を覆って追加されてもよい。
【００３４】
接地面２０６（随意）および／または回路導体２１０は、容量センサプレート２０８と異なる電圧電位であってもよい。これは、容量センサプレート２０８と容量センサプレート２０８に近接する接地面２０６（随意）および／または回路導体２１０の一部との間に寄生キャパシタンスを生成する。異なる電圧電位における容量センサプレート２０８と周囲導体との間の静電場の略図については、図５を参照されたい。容量センサプレート２０８と周囲導体との間の強静電場線に留意されたい。本寄生キャパシタンスは、そこへのタッチの間に生じる、容量センサのプレート２０８のキャパシタンス値の変化の検出分解能を制限する。寄生キャパシタンスは、同様に、容量センサプレート２０８とＡＦＥ１０４との間の接続に影響を及ぼす。また、容量タッチシステムにおいて採用され得る、雑音遮蔽の量を制限する。
【００３５】
図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に容量保護リングを有する、容量センサキーの概略立面図である。容量センサプレート２０８のそれぞれの周囲の保護リング３２０が、容量センサキー１０２ａに追加される。その他の点では、全他の要素は、図２に示される容量センサキー１０２と実質的に同一である。個別の容量センサプレート２０８にかかる電圧と実質的に同一である、保護リングにかかる電圧３２０を維持することによって、寄生キャパシタンスは、有意に低減される。それによって、そこへのタッチの間に生じる、キャパシタセンサプレート２０８のキャパシタンス値の変化の検出分解能を増加させる。加えて、向上した雑音遮蔽の提供は、図２に示される構成におけるであろうように、検出分解能に影響を及ぼさない。容量センサプレート２０８、保護リング３２０、周囲接地面２０６（随意）、および導体２１０（図示せず）間の静電場の略図については、図６を参照されたい（容量センサプレート２０８および保護リング３２０は、実質的に同一の電圧電位である）。容量センサプレート２０８と周囲導体および接地面２０６（随意）との間のはるかに弱い静電場線（より長い線）に留意されたい。両方とも、実質的に同一の電圧電位であるため、実質的に、寄生キャパシタンスは、容量センサプレート２０８と保護リング３２０との間に存在しない。
【００３６】
図４を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、図１に示される容量センサキーおよび容量センサのそれぞれの周囲に保護リングを有する、基本構想図である。タッチキー１０８の容量センサプレート２０８はそれぞれ、電気的にともに結合され、その上に同一の電圧電位を有する、保護リング４２０によって囲繞される。本構成では、１つのみの容量センサプレート２０８のキャパシタンス値が、１度に判定され、したがって、保護リング４２０のマトリクス全体が、以下により完全に説明されるように、ＡＦＥ１０４およびデジタルプロセッサ１０６によって判定されるそのキャパシタンス値を有する、容量センサプレート２０８の電圧電位をとる。
【００３７】
図３に示される保護リング３２０はそれぞれ、相互から独立し、その上に異なる電圧を有してもよいが、デジタルプロセッサ１０６へのより多くの接続を要求するであろう。したがって、２つ以上の容量センサプレート２０８の同時キャパシタンス読取が、同時に判定される必要がない限り、単一電圧電位保護リング４２０（図４）で十分であって、デジタルプロセッサ１０６へのより少ない回路接続を要求するであろう。
【００３８】
図７を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図７に示される混合信号集積回路デバイス１０１ａ、例えば、マイクロコントローラは、容量センサプレート２０８のキャパシタンス値を判定する容量分圧器（ＣＶＤ）法を使用するときに適用可能である。最初に、タッチされていない容量センサプレート２０８のキャパシタンス値を判定し、次いで、タッチされた容量センサプレート２０８の後続キャパシタンス値を判定することによって、容量センサプレート２０８へのタッチが、そのキャパシタンスの変化に基づいて、判定されてもよい。ＣＶＤでは、２つのキャパシタは、反対電圧値に充電／放電される。次いで、２つの反対に充電されるキャパシタは、ともに結合され、結果として生じる電圧は、接続された２つのキャパシタ上で測定される。ＣＶＤのより詳細な説明は、共同所有の米国特許出願公開第ＵＳ２０１０／０１８１１８０号に提示され、あらゆる目的のために、参照することによって本明細書に組み込まれる。図７に示されるスイッチは、例えば、限定ではないが、電界トランジスタ（ＦＥＴ）スイッチであってもよい。ノード７２８および７３０は、それぞれ、個別の内部単一線（導体）アナログバス７３２および７３４に結合される、アナログノードである。
【００３９】
容量センサプレート２０８のキャパシタンスは、可変キャパシタ７０４（第１のＣＶＤキャパシタ）によって表され、第２のＣＶＤキャパシタは、これらの２つのキャパシタが、非常に近い容量値、例えば、１：１〜約３：１を有する場合、サンプルホールドキャパシタ７１６であってもよい。これに対する理由として、ＣＶＤでは、一方のキャパシタからの充電の一部は、充電を有していない、または反対充電を有する、他方のキャパシタに移送されることが挙げられる。例えば、２つのＣＶＤキャパシタの値が等しいとき、一方上の充電の半分は、他方のキャパシタに移送されるであろう。２対１のキャパシタンス比は、充電の１／３が移送される、またはキャパシタのいずれが最初に充電されたかに応じて、より小さい（１／２Ｃ）キャパシタから得られる結果をもたらすであろう。サンプルホールドキャパシタ７１６が、実質的に、容量センサキャパシタ７０４より小さいとき、付加的キャパシタンス７０６ａは、ノード７２８の外部に追加されてもよく、および／または内部キャパシタンス７０６ｂは、キャパシタ７１６、７０６ａ、および／または７０６ｂの組み合わせられたキャパシタンスが、前述の基準を満たすために、容量センサキャパシタンス７０４のキャパシタンス値に関連して十分なキャパシタンスを有するように、ノード７２８から独立して追加されてもよい。これは、ＣＶＤを使用して、キャパシタンス値を判定する際の最良分解能をもたらす。キャパシタ７１６はまた、充電が２つのＣＶＤキャパシタ間で移送された後にもたらされるアナログ電圧をサンプリングし、ホールドするために使用される、サンプルホールドキャパシタである。充電移送が完了すると、アナログ／デジタルコンバータ（ＡＤＣ）７１８は、結果として生じる充電電圧を、タッチセンサキャパシタ７０４のキャパシタンス値のさらなる処理および判定のために、デジタルプロセッサ１０６によって読み取られる、デジタル値に変換する。
【００４０】
以下に提示される実施例では、キャパシタ７０４（第１のＣＶＤキャパシタ）、キャパシタ７０６ａ（外部接続されたキャパシタ）および／またはキャパシタ７０６ｂ（内部接続されたキャパシタ）のためのキャパシタンス値は、サンプルホールドキャパシタ７１６と組み合わせて選択され、第１のＣＶＤキャパシタ７０４が、Ｖｓｓに放電されるか、またはＶｄｄに充電されるか、およびそれぞれ、キャパシタ７０６および７１６の組み合わせが、Ｖｄｄに充電されるか、またはＶｓｓに放電されるかに応じて、Ｖｄｄ電圧の１／３または２／３の組み合わせられた電圧をもたらしてもよい。本実施例では、キャパシタ７０４は、キャパシタ７０６および７１６の並列に接続された組み合わせのキャパシタンスの約２倍のキャパシタンスである。２つの反対極性に充電されたＣＶＤキャパシタをともに結合した後の結果として生じる静止電圧は、キャパシタ７０４が最初にＶｓｓに放電されたとき、約１／３＊Ｖｄｄとなり、キャパシタ７０４が最初にＶｄｄに充電されたとき、約２／３＊Ｖｄｄとなるであろう。
【００４１】
随意に、高入力インピーダンスを有する、アナログバッファドライバ７１４が、同様に、キャパシタ７０４に結合される、ノード７３０に結合されてもよい。アナログバッファドライバ７１４は、スイッチＪを通して、同様に、保護リングキャパシタンス７０２に結合されるノード７２６に切替可能に結合され得る、低インピーダンス出力を有する。アナログバッファドライバ７１４の出力電圧は、そこへの入力としての電圧に正確に追従する。したがって、保護リング３２０または４２０にかかる電圧は、実質的に、デジタルプロセッサ１０６によって、キャパシタンス値が評価される、個別のセンサプレート２０８にかかる電圧に追従する。
【００４２】
図７Ａを参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図７Ａに示される混合信号集積回路デバイス１０１ｂ、例えば、マイクロコントローラは、図７に示されるデバイス１０１ａと実質的に同一の性能を果たすが、１つのみの単一ワイヤアナログバス７３２ａが存在し、内部キャパシタ７０６ｂおよび７０６ｃは、スイッチＨによって、バス７３２ａに結合され／そこから分断され、外部ノード７２８は、スイッチＧによって、バス７３２ａに結合され／そこから分断され、ノード７２６は、スイッチＪによって、バス７３２ａに結合され／そこから分断される。１セットのみのＶｄｄ／ＶｓｓスイッチＤおよびＣが、使用され、第１のＣＶＤキャパシタ７０４は、異なる時間周期の間、充電／放電され、次いで、第２のＣＶＤキャパシタ７１６（および、７０６）が、放電／充電される。これは、スイッチのセットおよび第２の内部アナログバスを節約することになる（図７バス７３４参照）。
【００４３】
加えて、複数のスイッチＩ（マルチプレクサ）は、図１に示される容量タッチキー１０８において使用される、容量センサ７０４のそれぞれを多重化するために使用される。これらの特徴はまた、図７の回路に組み込まれてもよい。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査するにつれて、複数のセンサキャパシタ７０４の個別のものを選択する。複数のノード７３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。
【００４４】
随意に、高入力インピーダンスを有する、アナログバッファドライバ７１４は、複数のキャパシタ７０４の選択されたものが、充電／放電されているとき、スイッチＪを通して、ノード７２６と単一ワイヤアナログバス７３２ａとの間で結合されてもよい。アナログバッファドライバ７１４は、保護リングキャパシタンス７０２に結合される、ノード７２６に結合された低インピーダンス出力を有する。アナログバッファドライバ７１４の出力電圧は、複数のキャパシタ７０４の選択されたものにかかる電圧に正確に追従する。
【００４５】
図７および７Ａに関して、マイクロコントローラの種々の実施形態は、前述に説明されたように、外部キャパシタ７０６ａの接続を可能にするために、外部ノード７２８を含んでもよいことが想定され、これは、本開示の範囲内である。付加的調節可能キャパシタ７０６ｂ（および、７０６ｃ）は、内部に存在してもよく、アナログバス７３２ａに切替可能に結合されてもよい。しかしながら、他の実施形態は、そのような外部ノード７２８を提供しなくてもよい。代わりに、キャパシタンス７１６が、適切な値を有し得るか、あるいは付加的内部キャパシタンス７０６ｂ、例えば、可変キャパシタンスが、バス７３２に接続される、または接続されることができるかのいずれかである。さらに、各外部ノード７２６、７２８、および７３０が、複数の機能をサポートするようにプログラム可能であってもよいため、付加的スイッチ（図７には図示せず）を使用して、図１７および１８に関して以下により詳細に説明されるように、他の機能のために、ノード７２６、７２８、および７３０を使用することを可能にしてもよい。
【００４６】
図８および９を参照すると、描写されるは、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧-時間図（図８）、およびこれらの変換の間の保護リング電圧制御（図９）である。セグメントＩでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｄｄに充電され、容量センサキャパシタ７０４および保護リングキャパシタンス７０２は、Ｖｓｓに放電される。セグメントＩＩでは、キャパシタ７０６、７１６、および７０４は、ともに結合され、容量タッチキー１０８が押下されないとき、約１／３＊Ｖｄｄの静止電圧がもたらされ、押下されるとき、１／３＊Ｖｄｄとほとんど同じくらいがもたらされるであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる容量に追従する。セグメントＩＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＩＩの間に得られた静止電圧を留保する。セグメントＩＩＩでは、キャパシタ７０４（容量センサ）にかかるいかなる電圧充電も、実質的に、Ｖｓｓに放電され、次いで、セグメントＩＶの開始時では、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｄｄに充電される。その間、また、セグメントＩＶでは、サンプルホールドキャパシタ７１６に貯蔵された静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、静止電圧が非作動タッチセンサから予期されるものより低いかどうか判定する際に使用される。タッチセンサキャパシタ７０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより少なくなるであろう。これは、キャパシタ７０４が、Ｖｓｓに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｄｄに初期化されると、後続静止電圧は、容量センサが作動されないときの約２／３＊Ｖｄｄである。
【００４７】
セグメントＶでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｓｓに放電され、容量センサキャパシタ７０４および保護リングキャパシタンス７０２は、既に、Ｖｄｄに充電されている。セグメントＶＩでは、キャパシタ７０６、７１６、および７０４は、ともに結合され、約２／３＊Ｖｄｄの静止電圧が、容量タッチキー１０８が押下されていないとき、もたらされ、押下されると、２／３＊Ｖｄｄとほとんど同じくらいがもたらされるであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる容量に追従する。セグメントＶＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＶＩの間に得られた静止電圧を留保する。セグメントＶＩＩでは、キャパシタ７０４（容量センサ）は、実質的に、Ｖｄｄに充電され、次いで、セグメントＶＩＩＩの開始時、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｓｓに放電される。その間、また、セグメントＶＩＩＩでは、サンプルホールドキャパシタ７１６に貯蔵された静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、静止電圧が非作動タッチセンサから予期されるものより低いかどうか判定する際に使用される。タッチセンサキャパシタ７０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより大きくなるであろう。これは、キャパシタ７０４が、Ｖｄｄに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｓｓに初期化されると、後続静止電圧は、本明細書に前述されるように、容量センサが作動されていないときの約１／３＊Ｖｄｄである。これらのシーケンスは、タッチキー１０８のそれぞれ１つに対して繰り返される。また、容量測定サイクル１つおきに、電圧充電極性を反転させ、容量測定値を平均化することによって、差動動作タイプが、達成され、同相雑音および妨害、例えば、６０Ｈｚ電力線妨害を最小限にする。
【００４８】
図１０を参照すると、描写されるのは、図７に示される容量変換システムの概略タイミング図である。本概略タイミング図は、図７に示される回路の具体的例示的動作の実施形態を明確に表す。ノード７２４、７２６、７２８、および７３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。図１０は、基本的に、図９に示されるものと同一の電圧およびタイミング波形を表す。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。
【００４９】
図１１および１２を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。ステップ１１０２では、キャパシタンス値変換が、始動される。ステップ１１０４では、キャパシタ７０６および７１６のサンプルホールドキャパシタ組み合わせは、第１の電圧に充電される。ステップ１１０６では、容量センサおよび容量センサ保護リングは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであってもよく、第２の電圧は、Ｖｓｓであってもよく、またはその逆であってもよい。容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電されてもよい。
【００５０】
ステップ１１１２では、以前に第１の電圧に充電されたサンプルホールドキャパシタ組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１１１４では、サンプルホールドキャパシタおよび容量センサは、第１の共通静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１１１６では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第１の充電を留保する。ステップ１１１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。
【００５１】
ステップ１１２０では、容量センサおよび保護リングは、短時間、第２の電圧に放電される。ステップ１１２２では、容量センサおよび保護リングは、第１の電圧に充電される。そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、容量センサ保護リングは、第１の電圧に充電される。ステップ１１２６では、そのデジタル表現への第１の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。
【００５２】
ステップ１１２８では、キャパシタ７０６および７１６のサンプルホールドキャパシタ組み合わせが、第２の電圧に充電される。ステップ１１３０では、容量センサおよび容量センサ保護リングは、第１の電圧に充電される。容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電される。
【００５３】
ステップ１１３６では、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタ組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１１３８では、サンプルホールドキャパシタ組み合わせおよび容量センサは、第２の静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１１４０では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第２の充電を留保する。ステップ１１４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。
【００５４】
ステップ１１４４では、容量センサおよび保護リングは、短時間、第１の電圧に放電される。ステップ１１４６では、容量センサおよび保護リングは、第２の電圧に充電される。容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電される。ステップ１１５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。第１および第２の充電のデジタル表現は、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減するように処理され得ることである。
【００５５】
図１４を参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＴＭＵ処理能力を有する、混合信号集積回路デバイスの概略図である。図１４に示される混合信号集積回路デバイス１０１ｃ、例えば、マイクロコントローラは、精密タイマ１４２０、サンプルホールド回路１４１６、一定電流源１４２２、および電流操向スイッチ１４２４を備える、充電時間測定ユニット（ＣＴＭＵ）と、アナログ／デジタルコンバータ（ＡＤＣ）１４１８と、メモリ１４０６を伴う、デジタルプロセッサとを備えてもよい。ノード７２６における電圧は、前述でより完全に説明されたように、信号ワイヤアナログバス１４３２にかかる電圧に追従するであろう。随意に、高入力インピーダンスを有する、アナログバッファドライバ７１４は、ノード７２６と単一ワイヤアナログバス１４３２との間に結合されてもよい。アナログバッファドライバ７１４は、保護リングキャパシタンス７０２に結合される、ノード７２６に結合される低インピーダンス出力を有する。アナログバッファドライバ７１４の出力電圧は、複数のキャパシタ７０４の選択された１つにかかる容量に正確に追従する。
【００５６】
複数のスイッチＩ（マルチプレクサ）は、図１に示される容量タッチキー１０８において使用される、容量センサ７０４のそれぞれを多重化するために使用される。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査するにつれて、複数のセンサキャパシタ７０４の個別のものを選択する。複数のノード７３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。ノード７２６および複数のノード７３０は、図１７および１８に示される回路に関して以下により詳細に説明されるように、複数の機能をサポートするようにプログラムされてもよい。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。
ＣＴＭＵの機能は、一定電流源から充電されているキャパシタの時間−電圧グラフが、描写される、図１３を参照してより理解され得る。キャパシタ７０４が、一定電流源１４２２を通して充電されると、キャパシタ７０４にわたる電圧Ｖは、式（１）に従って、時間に伴って、線形に増加する。
Ｉ＝Ｃ＊ｄＶ／ｄＴ   式（１）
【００５７】
式中、Ｃは、キャパシタ７０４のキャパシタンス値であって、Ｉは、一定電流源１４２２からの電流であって、Ｖは、時間Ｔにおいて、キャパシタ７０４にかかる電圧である。電流Ｉ、時間Ｔ、および電圧Ｖのうちの任意の２つの値が、既知であるとき、他の未知の値は、２つの既知の値から計算されてもよい。例えば、一定電流源１４２２からの充電電流と、電圧Ｖ１におけるＴ１と電圧Ｖ２におけるＴ２との間の時間間隔とが、既知である場合、キャパシタ７０４のキャパシタンスは、上の式（１）を使用して、判定されてもよい。
【００５８】
デジタルプロセッサ１４０６は、ＣＴＭＵの精密タイマ１４２０をイネーブルにし、一定電流源１４２２のキャパシタ７３０の充電の精密なタイミングを計り始める。第１の時間では、精密タイマ１４２０は、スイッチ１４２４ａを閉鎖し、スイッチ１４２４ｂおよび１４２４ｃを開放し、それによって、キャパシタ７０４の一定電流充電を始動させる。一定電流源１４２２は、キャパシタ７０４を充電し、結果として、そこにかかる電圧は、線形に増加する（第２の時間までの図１３の電圧-時間グラフ参照）。第２の時間では、サンプルホールド回路１４１６は、キャパシタ７３０にかかる電圧充電の電圧サンプルを採取する。その後、精密タイマ１４２０は、スイッチ１４２４ａを開放し、スイッチ１４２４ｂおよび１４２４ｃを閉鎖する。キャパシタ７０４にかかる電圧充電は、ゼロ電圧から始動し、スイッチ１４２４ｃが閉鎖されるため、ゼロ電圧に戻る。精密タイマ１４２０からの経過時間は、デジタルプロセッサ１４０６に送信される。ＡＤＣ１４１８は、サンプルホールド回路１４１６からサンプリングされた電圧をそのデジタル表現に変換し、そのデジタル表現をデジタルプロセッサ１４０６に送信する。デジタルプロセッサ１４０６は、精密タイマ１４２０からの経過時間およびＡＤＣ１４１８からサンプリングされた電圧のデジタル表現を使用して、上の式（１）に従って、キャパシタ７０４に対するキャパシタンス値を判定する。本プロセスは、容量タッチキー１０８のそれぞれに対して、反復的に継続される。
【００５９】
ＣＴＭＵは、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍから利用可能なＭｉｃｒｏｃｈｉｐアプリケーションノートＡＮ１２５０およびＡＮ１３７５ならびに共同所有の米国特許第ＵＳ７，４６０，４４１Ｂ２号「Ｍｅａｓｕｒｉｎｇ  ａ  ｌｏｎｇ  ｔｉｍｅ  ｐｅｒｉｏｄ」および第ＵＳ７，７６４，２１３Ｂ２号「Ｃｕｒｒｅｎｔ−ｔｉｍｅ  ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ」（両方とも、Ｊａｍｅｓ  Ｅ．  Ｂａｒｔｌｉｎｇによる）により完全に説明されており、全て、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００６０】
混合信号集積回路デバイス１０１ｃはさらに、複数の入力／出力ノード７４２、複数の入力／出力ノード７４２に結合されるプログラム可能受信機／ドライバ７４０、およびプログラム可能受信機／ドライバ７４０に結合されるアナログマルチプレクサ７３８を備えてもよい。デジタルプロセッサ１０６は、プログラム可能受信機／ドライバ７４０を制御し、それによって、複数の入力／出力ノード７４２のうちの任意の１つ以上をアナログ入力、デジタル入力、アナログ出力（ＤＡＣは図示せず）、および／またはデジタル出力として構成してもよい。マルチプレクサ７３８は、デジタルプロセッサ１０６によって制御され、ＡＤＣ７１８の入力をアナログ入力として構成される複数の入力／出力ノード７４２の任意の１つに結合するために使用されてもよい。マルチプレクサ７３８はまた、アナログモジュール（図示せず）、例えば、ＡＤＣ、デジタル／アナログコンバータ（ＤＡＣ）、コンパレータ、動作増幅器等をアナログ入力または出力として適切に構成される複数の入力／出力ノード７４２の任意の１つ以上に結合するために使用されてもよい。
【００６１】
図１５を参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのための２段階ＣＴＭＵ処理能力を有する、混合信号集積回路デバイスの概略図である。図１５に示される混合信号集積回路デバイス１０１ｄ、例えば、マイクロコントローラは、精密タイマ１４２０、サンプルホールド回路１４１６、第１の一定電流源１４２２、第１の電流操向スイッチ１４２４、第２の一定電流源１５３６、第２の電流操向スイッチ１５３４を備える、充電時間測定ユニット（ＣＴＭＵ）と、反転スイッチ１５３２と、アナログ／デジタルコンバータ（ＡＤＣ）１４１８と、メモリ１４０６を伴う、デジタルプロセッサとを備えてもよい。ノード７２６における電圧は、前述でより完全に説明されたように、ノード７３０における電圧に追従するであろう。図１４に示される回路特徴はまた、図１５の回路に組み込まれてもよい。
【００６２】
デジタルプロセッサ１４０６は、図１４に示される回路に関して説明されるように、第１の容量測定シーケンスを行なう。次いで、デジタルプロセッサ１４０６は、容量測定反転スイッチ１５３２を位置ａ（図１４に示される回路と同一の動作）から位置ｂに変化させる。ここで、スイッチ１５３４ｂおよび１５３４ｃは、閉鎖され、キャパシタ７０４をＶｄｄに充電する。デジタルプロセッサ１４０６は、次いで、ＣＴＭＵの精密タイマ１４２０をイネーブルにし、一定電流源１５３６のキャパシタ７３０の放電の精密なタイミングを計り始める。
【００６３】
第１の時間では、精密タイマ１４２０は、スイッチ１５３４ａを閉鎖し、スイッチ１５３４ｂおよび１５３４ｃを開放し、それによって、キャパシタ７０４の一定電流放電を始動させる。一定電流源１５３６は、キャパシタ７０４を放電し、結果として、そこにかかる電圧は、線形に低下する。第２の時間では、サンプルホールド回路１４１６は、キャパシタ７３０にかかる電圧充電の電圧サンプルを採取する。その後、精密タイマ１４２０は、スイッチ１５３４ａを開放し、スイッチ１５３４ｂおよび１５３４ｃを閉鎖する。キャパシタ７０４にかかる電圧充電は、Ｖｄｄボルトから開始し、スイッチ１５３４ｂが閉鎖されるため、Ｖｄｄボルトに戻る。精密タイマ１４２０からの経過時間は、デジタルプロセッサ１４０６に送信される。ＡＤＣ１４１８は、サンプルホールド回路１４１６からサンプリングされた電圧をそのデジタル表現に変換し、その（第２の変換）デジタル表現をデジタルプロセッサ１４０６に送信する。デジタルプロセッサ１４０６は、精密タイマ１４２０からの経過時間およびＡＤＣ１４１８からサンプリングされた電圧のデジタル表現を使用して、上の式（１）に従って、キャパシタ７０４に対する第２のキャパシタンス値を判定する。第１および第２の変換（第１の充電、第２の放電）からのデジタル表現は、その後、同相雑音および妨害、例えば、６０Ｈｚ電力線妨害を低減させるように処理されてもよい。本プロセスは、容量タッチキー１０８のそれぞれに対して、反復的に継続される。
【００６４】
図１６を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＳＭ処理能力を有する、混合信号集積回路デバイスの概略図である。図１６に示される、混合信号集積回路デバイス１０１ｅ、例えば、マイクロコントローラは、可変周波数発振器１６１８、周波数測定回路１６２０、およびデジタルプロセッサ１６２０を備えてもよい。随意のアナログバッファドライバ７１４は、前述でより完全に説明されたように機能する。複数のキャパシタ７０４の選択されたものは、可変周波数発振器の周波数判定回路１６１８の一部であって、そのキャパシタンス値が、変化するにつれて、結果として生じる周波数も変化する。周波数測定回路１６２０は、可変周波数発振器１６１８からの周波数を測定し、測定された周波数をデジタルプロセッサ１６２０によって読み取られるデジタル形式で提供し、これは、次いで、周波数変化の量を判定する。周波数の十分に大きな変化は、選択されたキャパシタ７０４のキャパシタンス値が、変化したことを示し、これは、関連付けられた容量タッチキー１０８が作動されることを示すであろう。周波数を使用する容量測定システムは、Ｊｅｒｒｙ  Ｈａｎａｕｅｒ  ａｎｄ  Ｔｏｄｄ  Ｏ’Ｃｏｎｎｏｒによる共同所有の米国特許出願公開第ＵＳ２０１１／０２６７３０９号「Ｍｕｔｕａｌ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｅａｓｕｒｅｍｅｎｔ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｔｏｕｃｈ  Ｉｎｐｕｔ  Ｄｅｖｉｃｅ」により完全に説明されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００６５】
複数のスイッチＩ（マルチプレクサ）は、図１に示される容量タッチキー１０８において使用される、容量センサ７０４のそれぞれを多重化するために使用される。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査するにつれて、複数のセンサキャパシタ７０４の個別のものを選択する。複数のノード７３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。
【００６６】
図１７を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図である。トライステート出力を有する、デジタルドライバ１７５４は、外部ノード７２８に結合され、例えば、限定ではないが、デジタルプロセッサ１０６からのトライステート制御信号によって制御される。例えば、限定ではないが、デジタルプロセッサ１０６からのデジタル出力信号は、デジタルドライバ１７５４の入力に結合される。
【００６７】
例えば、図７Ａにおいて、スイッチＧを実装し得る、アナログパスゲートスイッチ１７５０は、例えば、限定ではないが、デジタルプロセッサ１０６からのＡＤＣチャネル選択から独立して、アナログバス制御信号によって制御され得る、アナログスイッチ論理１７５２によって制御される。概して、内部ＡＤＣのためのアナログマルチプレクサは、外部ピンのうちの１つのみが、１度に、内部ＡＤＣに接続されるように、複数のスイッチのうちの１つのみが、閉鎖することを可能にするように構成される。しかしながら、別の実施形態によると、ＡＤＣのためのアナログマルチプレクサは、２つ以上のスイッチが、外部ピンをアナログバスに接続するように制御され得ることを可能にするように構成されてもよい。故に、制御論理１７５２およびアナログパスゲートスイッチ１７５０は、アナログマルチプレクサから独立して制御されるか、またはアナログマルチプレクサの一部であるかのいずれかであってもよい。アナログパスゲートスイッチ１７５０は、閉鎖されると、前述でより完全に説明されたように、ノード７２８のアナログバス１７３２への直接結合を有効化する。アナログパスゲートスイッチ１７５０が閉鎖されると、デジタルドライバ１７５４の出力は、トライステート制御によって、高インピーダンス状態にされ、それによって、アナログポートとして使用されるとき、ノード７２８に最小限の影響を及ぼす。他の機能も、本明細書に説明される他の実施形態に従って含まれてもよいことが想定され、これは、本開示の範囲内である。
【００６８】
図１８を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートし、加えて、アナログ機能が、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる、多機能ポート論理の概略ブロック図である。そのようなポート論理は、外部ピン７３０のいずれかのために使用されてもよく、アナログマルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように構成されるとき、また、ピン７２８のために使用されてもよい。ノード７３０におけるデジタルおよびアナログ機能間の切替は、プロセッサ集約的であり得、前述でより完全に説明されたように、ノード７３０の要求される全関連デジタルおよびアナログ機能を適切に操作するための複雑なプログラムを要求し得る。各容量センサのキャパシタンス値の設定および判定、例えば、図８−１２の間、プロセッサ１０６にかかる負荷、例えば、プログラムステップおよび／または制御機能を軽減するために、ＡＤＣ上書き特徴が、本明細書に説明される、容量タッチ判定回路に組み込まれてもよい。図１８に示される回路機能を組み込む、専用ＡＤＣコントローラの使用は、デジタルプロセッサプログラムステップを保存し、容量センサキャパシタンスの判定の間、プロセッサが、他の機能を行なうことを可能にするであろう。しかしながら、他の実施形態によると、上書き機能はまた、省略されることができる。また、さらに他の実施形態によると、図１７および１８に示されるようなポート論理は、例えば、図７Ａに示されるように、各外部ピンのための汎用ポート論理を生成するように組み合わせられてもよい。したがって、全外部ピンのための汎用ポート論理は、独立して、アナログバスに接続するように制御され得る、２つのパスゲートを有してもよく、または独立イネーブル信号によって制御されることを可能にする、アナログマルチプレクサの一部である、単一パスゲートを有してもよい。
【００６９】
トライステート出力を有する、デジタルドライバ１８５４は、外部ノード７３０に結合され、マルチプレクサ１８５８からのトライステート制御信号によって制御される。マルチプレクサ１８６０からのデジタル出力信号は、デジタルドライバ１８５４の入力に結合される。図７Ａにおいて、スイッチＩを実装し得る、アナログパスゲートスイッチ１８５０は、アナログスイッチ論理１８５２によって制御される。ＡＤＣ上書きイネーブル信号が、論理低であるとき、マルチプレクサ１８５８は、トライステート制御信号に結合し、デジタルドライバ１８５４のトライステート出力を制御し、マルチプレクサ１８６０は、デジタル出力信号をデジタルドライバ１８５４の入力に結合する。ＡＤＣチャネル選択（アナログバス制御）は、前述でより完全に説明されたように、アナログパスゲートスイッチ１８５０を制御し、直接、ノード７３０をアナログバス７３２に結合する。本構成では、図１８に示される回路は、図１７に示される回路と実質的に同一の方式で機能する。
【００７０】
しかしながら、ＡＤＣ上書きイネーブル信号が、論理高であるとき、マルチプレクサ１８５８は、ＡＤＣ上書きデータイネーブル信号に結合し、デジタルドライバ１８５４のトライステート出力を制御し、マルチプレクサ１８６０は、ＡＤＣ上書きデータ信号をデジタルドライバ１８５４の入力に結合する。アナログパスゲートスイッチ１８５０は、アナログバス７３２をノード７３０から分断するように強制される。本構成では、ＡＤＣ上書きデータイネーブルおよびＡＤＣ上書きデータ信号は、ＡＤＣ論理コントローラ（図示せず）によって提供されてもよく、デジタルプロセッサ１０６からのプログラム集約的措置を要求することなく、ノード７３０に結合される容量タッチセンサを充電または放電するために使用されてもよい。
【００７１】
ノード７２６および７２８のためのポート論理は、前述のように、図１７または図１８に示されるように、実装されてもよい。複数のノード７３０は、図１８に示されるように、実装されることができる。前述のように、汎用ポートは、全外部ピンのために使用されてもよい。付加的機能ドライバ７１４または他の論理または回路等の付加的機能が、個別の外部ピンに従って、他の機能性をサポートするために実装されることができる。
【００７２】
図１９を参照すると、描写されるのは、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図である。複数のアナログパスゲートスイッチ１９３８は、アナログマルチプレクサを実装し、複数のノード７３０ｘをアナログバス７３２に結合し、そこから分断してもよい（例えば、複数の容量タッチセンサのそれぞれの選択）。直接接続が、ノード７２８およびアナログバス７３２をともに結合するか（例えば、図７参照）、または随意のアナログパスゲートスイッチ１９３６が、ノード７２８をアナログバス７３２に結合し、そこから分断してもよい（例えば、図７Ａ参照）。前述のように、付加的パスゲートスイッチ１９３６は、マルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように設計される場合、アナログマルチプレクサの一部であることができる。複数のスイッチ１９３４は、付加的サンプルホールドキャパシタ１９４４をアナログバス７３２に結合し、そこから分断してもよい。スイッチ１９４０は、アナログバス７３２をＶｄｄに充電するために使用されてもよく、スイッチ１９４２は、アナログバス７３２をＶｓｓに放電するために使用されてもよい。
【００７３】
本開示の実施形態が、描写され、説明され、本開示の例示的実施形態を参照することによって定義されるが、そのような参照は、本開示の限定を含意するものではなく、そのような限定が、推測されるべきではない。開示される主題は、それらの当業者および本開示の利益を有するものに想起されるであろうように、形態および機能における多数の修正、改変、ならびに均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−６】
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【図７】
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【図７Ａ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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