(57)【要約】  チューナブル発振器回路が開示される。チューナブル発振器回路は、第1のキャパシタバンクと並列に結合された1次インダクタを備えるインダクタ/キャパシタ(LC)タンク回路を含む。LCタンクは、ある周波数で共振して発振電圧を生成する。チューナブル発振器回路は、LCタンクおよびトランスコンダクタに結合された90度位相シフトバッファも含む。トランスコンダクタは、90度位相シフトバッファおよび2次インダクタに結合される。チューナブル発振器回路は、1次インダクタに誘導結合されトランスコンダクタから利得スケーリングされた発振電流を受け取る2次インダクタも含む。トランスコンダクタンスを変更することにより、2次インダクタ内の利得スケーリングされた発振電流が変化し、それにより実効1次インダクタンスおよび発振周波数がチューニングされ得る。
2014506102.tif 000002
【特許請求の範囲】
【請求項１】
第1のキャパシタバンクと並列に結合された1次インダクタを備え、ある周波数で共振して発振電圧を生成するインダクタ/キャパシタ(LC)タンク回路と、
前記LCタンクおよびトランスコンダクタに結合された90度位相シフトバッファであって、
前記トランスコンダクタが前記90度位相シフトバッファおよび2次インダクタに結合された90度位相シフトバッファと、
前記1次インダクタに誘導結合され、前記トランスコンダクタから利得スケーリングされた発振電流を受け取る2次インダクタと
を備える、チューナブル発振器回路。
【請求項２】
前記90度位相シフトバッファが前記発振電圧を90度位相シフトする、請求項1に記載のチューナブル発振器回路。
【請求項３】
前記トランスコンダクタが前記シフトされた発振電圧を前記利得スケーリングされた発振電流に変換する、請求項2に記載のチューナブル発振器回路。
【請求項４】
前記トランスコンダクタが金属酸化物半導体電界効果トランジスタ(MOSFET)である、請求項1に記載のチューナブル発振器回路。
【請求項５】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電流をソースノードまたはドレインノードで受け取る、請求項4に記載のチューナブル発振器回路。
【請求項６】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電圧をゲートノードで受け取る、請求項4に記載のチューナブル発振器回路。
【請求項７】
前記90度位相シフトバッファが、
キャパシタであって、前記キャパシタの第1のノードが前記インダクタ/キャパシタ(LC)タンクに結合され、前記キャパシタの第2のノードが抵抗器の第1のノードに結合された、キャパシタと、
接地に結合されたソースノードをもつn形金属酸化物半導体電界効果トランジスタ(NMOSFET)と、
基準電圧(Vdd)に結合されたソースノードをもつp形金属酸化物半導体電界効果トランジスタ(PMOSFET)であって、前記NMOSFETおよびPMOSFETのゲートが前記キャパシタの前記第2のノードおよび前記抵抗器の前記第1のノードに結合された、p形金属酸化物半導体電界効果トランジスタ(PMOSFET)と、
前記抵抗器の第2のノード、前記トランスコンダクタ、ならびに、前記NMOSFETおよび前記PMOSFETのドレインに結合された第1のノードをもつ分路キャパシタバンクであって、前記分路キャパシタバンクの第2のノードが切替型接地に結合された、分路キャパシタバンクと
を備える、請求項2に記載のチューナブル発振器回路。
【請求項８】
前記分路キャパシタバンクが、前記チューナブル発振器回路の動作中、プロセスまたは温度に基づいて異なる静電容量を作るようにプログラム可能である、請求項7に記載のチューナブル発振器回路。
【請求項９】
発振器を誘導チューニングするための集積回路であって、
第1のキャパシタバンクと並列に結合された1次インダクタを備え、ある周波数で共振して発振電圧を生成するインダクタ/キャパシタ(LC)タンク回路と、
前記LCタンクおよびトランスコンダクタに結合された90度位相シフトバッファであって、
前記トランスコンダクタが前記90度位相シフトバッファおよび2次インダクタに結合された90度位相シフトバッファと、
前記1次インダクタに誘導結合され、前記トランスコンダクタから利得スケーリングされた発振電流を受け取る2次インダクタと
を備える、集積回路。
【請求項１０】
前記90度位相シフトバッファが前記発振電圧を90度位相シフトする、請求項9に記載の集積回路。
【請求項１１】
前記トランスコンダクタが前記シフトされた発振電圧を前記利得スケーリングされた発振電流に変換する、請求項10に記載の集積回路。
【請求項１２】
前記トランスコンダクタが金属酸化物半導体電界効果トランジスタ(MOSFET)である、請求項9に記載の集積回路。
【請求項１３】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電流をソースノードまたはドレインノードで受け取る、請求項12に記載の集積回路。
【請求項１４】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電圧をゲートノードで受け取る、請求項12に記載の集積回路。
【請求項１５】
前記90度位相シフトバッファが、
キャパシタであって、前記キャパシタの第1のノードが前記インダクタ/キャパシタ(LC)タンクに結合され、前記キャパシタの第2のノードが抵抗器の第1のノードに結合された、キャパシタと、
接地に結合されたソースノードをもつn形金属酸化物半導体電界効果トランジスタ(NMOSFET)と、
基準電圧(Vdd)に結合されたソースノードをもつp形金属酸化物半導体電界効果トランジスタ(PMOSFET)であって、前記NMOSFETおよびPMOSFETのゲートが前記キャパシタの前記第2のノードおよび前記抵抗器の前記第1のノードに結合された、p形金属酸化物半導体電界効果トランジスタ(PMOSFET)と、
前記抵抗器の第2のノード、前記トランスコンダクタ、ならびに、前記NMOSFETおよび前記PMOSFETのドレインに結合された第1のノードをもつ分路キャパシタバンクであって、前記分路キャパシタバンクの第2のノードが切替型接地に結合された、分路キャパシタバンクと
を備える、請求項10に記載の集積回路。
【請求項１６】
前記分路キャパシタバンクが、前記発振器の動作中、プロセスまたは温度に基づいて異なる静電容量を作るようにプログラム可能である、請求項15に記載の集積回路。
【請求項１７】
第1のキャパシタバンクおよび1次インダクタを使用して発振電圧を生成するための手段と、
前記発振電圧をバッファリングし位相シフトするための手段と、
前記シフトされた発振電圧を利得スケーリングされた発振電流に変換するための手段と、
前記発振電流を使用して前記1次インダクタの実効インダクタンスを変更することにより、前記発振電圧の周波数を変更するための手段と
を備える、チューナブル発振器回路。
【請求項１８】
前記変換するための手段が金属酸化物半導体電界効果トランジスタ(MOSFET)を備える、請求項17に記載のチューナブル発振器回路。
【請求項１９】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電流をソースノードまたはドレインノードで受け取る、請求項18に記載のチューナブル発振器回路。
【請求項２０】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電圧をゲートノードで受け取る、請求項18に記載のチューナブル発振器回路。
【請求項２１】
前記バッファリングし位相シフトするための手段が、
キャパシタであって、前記キャパシタの第1のノードが前記インダクタ/キャパシタ(LC)タンクに結合され、前記キャパシタの第2のノードが抵抗器の第1のノードに結合された、キャパシタと、
接地に結合されたソースノードをもつn形金属酸化物半導体電界効果トランジスタ(NMOSFET)と、
基準電圧(Vdd)に結合されたソースノードをもつp形金属酸化物半導体電界効果トランジスタ(PMOSFET)であって、前記NMOSFETおよびPMOSFETのゲートが前記キャパシタの前記第2のノードおよび前記抵抗器の前記第1のノードに結合された、p形金属酸化物半導体電界効果トランジスタ(PMOSFET)と、
前記抵抗器の第2のノード、トランスコンダクタ、ならびに、前記NMOSFETおよび前記PMOSFETのドレインに結合された第1のノードをもつ分路キャパシタバンクであって、前記分路キャパシタバンクの第2のノードが切替型接地に結合された、分路キャパシタバンクと
を備える、請求項17に記載のチューナブル発振器回路。
【請求項２２】
前記チューナブル発振器回路の動作中、プロセスまたは温度に基づいて異なる静電容量を作るように前記分路キャパシタバンクをプログラミングするための手段をさらに備える、請求項21に記載のチューナブル発振器回路。
【請求項２３】
発振器を誘導チューニングするための方法であって、
第1のキャパシタバンクおよび1次インダクタを使用して発振電圧を生成するステップと、
90度位相シフトバッファを使用して前記発振電圧をバッファリングし位相シフトするステップと、
トランスコンダクタを使用して前記シフトされた発振電圧を利得スケーリングされた発振電流に変換するステップと、
前記発振電流を使用して前記1次インダクタの実効インダクタンスを変更することにより、前記発振電圧の周波数を変更するステップと
を含む、方法。
【請求項２４】
前記トランスコンダクタが金属酸化物半導体電界効果トランジスタ(MOSFET)を備える、請求項23に記載の方法。
【請求項２５】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電流をソースノードまたはドレインノードで受け取る、請求項24に記載の方法。
【請求項２６】
前記金属酸化物半導体電界効果トランジスタ(MOSFET)が、前記2次インダクタに送られた前記利得スケーリングされた発振電流、前記1次インダクタの実効インダクタンス、および前記発振電圧の前記周波数を変更するチューニング電圧をゲートノードで受け取る、請求項24に記載の方法。
【請求項２７】
前記90度位相シフトバッファが、
キャパシタであって、前記キャパシタの第1のノードが前記インダクタ/キャパシタ(LC)タンクに結合され、前記キャパシタの第2のノードが抵抗器の第1のノードに結合された、キャパシタと、
接地に結合されたソースノードをもつn形金属酸化物半導体電界効果トランジスタ(NMOSFET)と、
基準電圧(Vdd)に結合されたソースノードをもつp形金属酸化物半導体電界効果トランジスタ(PMOSFET)であって、前記NMOSFETおよびPMOSFETのゲートが前記キャパシタの前記第2のノードおよび前記抵抗器の前記第1のノードに結合された、p形金属酸化物半導体電界効果トランジスタ(PMOSFET)と、
前記抵抗器の第2のノード、前記トランスコンダクタ、ならびに、前記NMOSFETおよび前記PMOSFETのドレインに結合された第1のノードをもつ分路キャパシタバンクであって、前記分路キャパシタバンクの第2のノードが切替型接地に結合された、分路キャパシタバンクと
を備える、請求項23に記載の方法。
【請求項２８】
前記発振器の動作中、プロセスまたは温度に基づいて異なる静電容量を作るように前記分路キャパシタバンクをプログラミングするステップをさらに含む、請求項27に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に通信システムに関する。より詳細には、本開示は、バラクタレスチューナブル発振器に関する。
【背景技術】
【０００２】
電子デバイス(携帯電話、ワイヤレスモデム、コンピュータ、デジタル音楽プレーヤ、全地球測位システムユニット、携帯情報端末、ゲーム機器など)は、日常生活の一部になっている。現在では、小型のコンピューティングデバイスが、自動車から住宅の鍵に至るまで、あらゆるものに設けられている。電子デバイスは、ここ数年で劇的に複雑になっている。たとえば、多くの電子デバイスは、デバイスの制御を助ける1つまたは複数のプロセッサを有するとともに、そのプロセッサおよびデバイスの他の部分を支援するための、多数のデジタル回路も有する。
【０００３】
音声、ビデオ、データなどのような、様々なタイプの通信コンテンツを提供するために、ワイヤレス通信システムが広く展開されている。これらのシステムは、1つまたは複数の基地局との複数のワイヤレス通信デバイスの同時通信をサポートできる、多元接続システムであってよい。
【０００４】
モバイルデバイスは、動作中に使用される様々な回路を含むことができる。たとえば、モバイルデバイス内でボードまたは集積回路にわたって様々な回路を同期させるために発振器が使用され得る。さらに、モバイルデバイス内の様々な回路は、様々な周波数を使用して動作することができる。したがって、モバイルデバイスは、様々な目的のために複数の基準信号を発生させることができる。
【０００５】
しかしながら、他のポータブル電子デバイスのように、モバイルデバイスはバッテリー寿命が限られている場合がある。他のタイプの回路とともに、発振器は動作中に電流を消費し、それによりバッテリー寿命を短縮する。さらに、発振器のチューニングレンジを最大化し、発振器信号内の雑音の量を最小化し、かつ信号品質のためのチューニング線形性を向上させることが望ましい場合がある。それゆえ、バラクタレスチューナブル発振器により、利益が実現され得る。
【発明の概要】
【課題を解決するための手段】
【０００６】
チューナブル発振器回路が開示される。チューナブル発振器回路は、第1のキャパシタバンクと並列に結合された1次インダクタを備えるインダクタ/キャパシタ(LC)タンク回路を含む。LCタンクは、ある周波数で共振して発振電圧を生成する。チューナブル発振器回路は、LCタンクおよびトランスコンダクタに結合された90度位相シフトバッファも含む。トランスコンダクタは、90度位相シフトバッファおよび2次インダクタに結合される。チューナブル発振器回路は、1次インダクタに誘導結合されトランスコンダクタから利得スケーリングされた発振電流を受け取る2次インダクタも含む。
【０００７】
一構成では、90度位相シフトバッファは、発振電圧を90度位相シフトする。トランスコンダクタは、シフトされた発振電圧を利得スケーリングされた発振電流に変換することができる。トランスコンダクタは、金属酸化物半導体電界効果トランジスタ(MOSFET)であってよい。MOSFETは、2次インダクタに送られた利得スケーリングされた発振電流、1次インダクタの実効インダクタンス、および発振電圧の周波数を変更するチューニング電流をソースノードまたはドレインノードで受け取ることができる。あるいは、MOSFETは、2次インダクタに送られた利得スケーリングされた発振電流、1次インダクタの実効インダクタンス、および発振電圧の周波数を変更するチューニング電圧をゲートノードで受け取ることができる。
【０００８】
90度位相シフトバッファは、インダクタ/キャパシタ(LC)タンクに結合された第1のノード、および抵抗器の第1のノードに結合された第2のノードをもつキャパシタを含むことができる。90度位相シフトバッファは、接地に結合されたソースノードをもつn形金属酸化物半導体電界効果トランジスタ(NMOSFET)も含むことができる。90度位相シフトバッファは、基準電圧(Vdd)に結合されたソースノードをもつp形金属酸化物半導体電界効果トランジスタ(PMOSFET)も含むことができ、NMOSFETおよびPMOSFETのゲートは、キャパシタの第2のノードおよび抵抗器の第1のノードに結合される。90度位相シフトバッファは、抵抗器の第2のノードに結合された第1のノードをもつ分路キャパシタバンク、トランスコンダクタ、ならびにNMOSFETおよびPMOSFETのドレインも含むことができ、分路キャパシタバンクの第2のノードは切替型接地に結合される。分路キャパシタバンクは、チューナブル発振器回路の動作中、プロセスまたは温度に基づいて異なる静電容量を作るようにプログラム可能であってよい。
【０００９】
発振器を誘導チューニングするための集積回路も開示される。集積回路は、第1のキャパシタバンクと並列に結合された1次インダクタを備えるインダクタ/キャパシタ(LC)タンク回路を含み、LCタンクはある周波数で共振して発振電圧を生成する。集積回路は、LCタンクおよびトランスコンダクタに結合された90度位相シフトバッファも含む。トランスコンダクタは、90度位相シフトバッファおよび2次インダクタに結合される。集積回路は、1次インダクタに誘導結合され、トランスコンダクタから利得スケーリングされた発振電流を受け取る2次インダクタも含む。
【００１０】
チューナブル発振器回路も開示される。チューナブル発振器回路は、第1のキャパシタバンクおよび1次インダクタを使用して発振電圧を生成するための手段を含む。チューナブル発振器回路は、発振電圧をバッファリングし位相シフトするための手段も含む。チューナブル発振器回路は、シフトされた発振電圧を利得スケーリングされた発振電流に変換するための手段も含む。チューナブル発振器回路は、発振電流を使用して1次インダクタの実効インダクタンスを変更することにより、発振電圧の周波数を変更するための手段も含む。
【００１１】
発振器を誘導チューニングするための方法も開示される。発振電圧は、第1のキャパシタバンクおよび1次インダクタを使用して生成される。発振電圧は、90度位相シフトバッファを使用してバッファリングされ、位相シフトされる。シフトされた発振電圧は、トランスコンダクタを使用して、利得スケーリングされた発振電流に変換される。発振電圧の周波数は、発振電流を使用して1次インダクタの実効インダクタンスを変更することによって変更される。
【図面の簡単な説明】
【００１２】
【図１】受信機を示すブロック図である。
【図２】送信機を示すブロック図である。
【図３】キャパシタバンクを示す回路図である。
【図４】チューナブル発振器を示すブロック図である。
【図５】発振器を誘導チューニングするための方法を示す流れ図である。
【図６】チューナブル発振器を示す回路図である。
【図７】別のチューナブル発振器を示す回路図である。
【図８】誘導周波数チューニング機構を示す回路図である。
【図９】誘導周波数チューニング機構を示す回路図である。
【図１０】チューナブル発振器の別の構成を示す回路図である。
【図１１】チューナブル発振器内の信号に対する90度位相シフタの効果を示す図である。
【図１２】電子デバイス/ワイヤレスデバイス内に含まれ得る特定の構成要素を示す図である。
【発明を実施するための形態】
【００１３】
本システムおよび方法は、周波数合成器で使用され得る無線周波(RF)発振器について説明することができる。より詳細には、バラクタレス高度線形誘導チューニング電流制御発振器(ICO)について説明することができる。本明細書で使用する、「バラクタレス」という用語は、精細な周波数チューニングまたは温度補償のためのバラクタアレイを有さない特徴を意味する。本システムおよび方法は、粗いチューニングキャパシタバンクを使用することができるが、(バラクタではない)誘導チューニングが、精細なチューニングおよび温度補償のために使用され得る。本明細書で説明する発振器の発振周波数は、チューニング電流を使用する誘導結合によってチューニングされ得るし、電圧制御発振器(VCO)としても構成され得る。利点の1つは、広帯域の位相/周波数変調技法によって使用される、比較的線形のゲイン(KICO)であってよい。チューニング回路は、比較的小さい容量性負荷を発振器タンクに強いることができ、発振器タンクは、比較的高い最大チューナブル周波数を実現することができる。
【００１４】
図1は受信機100を示すブロック図である。受信機100は、ワイヤレス通信用に設計されたモバイルデバイスまたは基地局の一部であってよい。受信機100は、とりわけ、低雑音増幅器(LNA)102、周波数合成器108および混合器112を含むことができる。LNA102は、アンテナ104からワイヤレス通信信号を受信することができる。LNA102は、受信した信号を使用できるレベルまで増幅し、無線周波(RF)信号106、すなわち送信された元の信号の表現を生成する。周波数合成器108は、特定の用途を対象とする周波数で基準信号110を出力することができる。周波数合成器108は、様々な周波数を生成することが可能であってよい。詳細には、周波数合成器108は、入力電流または入力電圧によって制御されるチューナブル発振器120を使用して、基準信号110を生成することができる。たとえば、チューナブル発振器120は、比較的ゲインが線形で、雑音および消費電力が低い、バラクタレスチューナブル発振器であってよい。受信機100の中で示したが、周波数合成器108は、ワイヤレス通信用に設計されたモバイルデバイスまたは基地局における様々な用途で使用され得る。混合器112は、LNA102からRF信号106を、周波数合成器108から基準信号110を受信し、ベースバンド信号114を生成することができる。ベースバンド信号114は、送信デバイス上のマイクロフォンが受信した実際の復元音声、たとえば有声音声または他の種類のデータであってよい。このように、受信機100は混合器112を使用して、ベースバンド信号114を復元することができる。
【００１５】
図2は送信機200を示すブロック図である。送信機200は、図1に示した受信機100も含むことができるワイヤレスデバイスの一部であってよい。送信機200は、とりわけ、周波数合成器208、混合器212、駆動増幅器216および電力増幅器218を含むことができる。前と同様に、周波数合成器208はチューナブル発振器220、たとえばバラクタレスチューナブル発振器を使用して、基準信号210を生成することができる。混合器212は、基準信号210およびベースバンド信号214(たとえば有声音声)を受信し、RF信号206を生成することができる。言い換えれば、送信機200は混合器212を使用して、送信される変調された高周波RF信号206を生成することができる。RF信号206がアンテナ204を介して送信される前に、RF信号206は駆動増幅器216、電力増幅器218、または両方によって増幅され得る。このように、送信機200は混合器212を使用して、送信用のRF信号206を構築することができる。
【００１６】
図3はバラクタバンク365を示す回路図である。位相変調送信機では、高度線形電圧制御発振器(VCO)は、たとえばエラーベクトル振幅(EVM)によって測定された許容可能な性能のために使用され得る。補償がない場合、周波数チューニングデバイスとしてバラクタを使用するVCOは、チューニング電圧(Vtune)317a〜cおよび周波数にわたってVCOゲイン(KVCO)が+/-100%変動する、本質的に非線形であってよい。非線形性を補償する1つの可能な方法は、キャパシタバンク365の中にバラクタをもつことであってよい。
【００１７】
バラクタバンク365は、周波数補償用バラクタアレイ322および温度補償用バラクタアレイ326を含むことができる。周波数補償用バラクタアレイ322は、様々なバイアス電圧をもつ複数のバラクタ(X0〜X5)325a〜fを使用して、VCOゲイン(KVCO)内の非線形性を補償する。低い周波数で(たとえば、低い周波数帯域内で)、高い周波数の場合よりも多くのバラクタ(X0〜X5)325a〜fがVCOゲイン(KVCO)の補償に使用され得る。バラクタ(X0〜X5)325a〜fに加えて、周波数補償用バラクタアレイ322は、複数のキャパシタ(C0〜C5)323a〜f、抵抗器(R0〜R5)321a〜f、および線形化制御信号(V0〜V2)311a〜b、313a〜b、315a〜bを含むことができる。たとえば、第1の線形化制御信号(V0)311a〜bは、それぞれ、抵抗器R0 321aおよび抵抗器R1 321bで受信されて、キャパシタバンク365内のC0 323aおよびC1 323bの実効キャパシタンスを選択的に含むことができる。同様に、第2の線形化制御信号(V1)313a〜bは、それぞれ、抵抗器R2 321cおよび抵抗器R3 321dで受信されて、キャパシタバンク365内のC2 323cおよびC3 323dの実効キャパシタンスを選択的に含むことができる。同様に、第3の線形化制御信号(V2)315a〜bは、それぞれ、抵抗器R4 321eおよび抵抗器R5 321fで受信されて、キャパシタバンク365内のC4 323eおよびC5 323fの実効キャパシタンスを選択的に含むことができる。
【００１８】
動作時、バラクタ(X0〜X5)325a〜fの静電容量は、その2つの端子の電圧差に応じて変動する可能性がある。たとえば、X0 325aの静電容量は、V0 311aおよびVtune 317aによって決定され得る。同様に、X2 325cの静電容量は、V1 313aおよびVtune 317bによって決定され得る。バラクタ(X0〜X5)325a〜fの静電容量は、この電圧差に伴って非線形に変動するので、それはKVCOを非線形にする。異なるV0、V1およびV2を有することにより、バラクタ(X0〜X5)325a〜fの動作点はシフトされ、それによりそのKVCO特性を部分的に線形化することができる。
【００１９】
温度補償用バラクタアレイ326は、様々なバイアス電圧をもつ複数のバラクタ(X6〜X7)325g〜hを使用して、VCOゲイン(KVCO)内の温度変動を補償することができる。たとえば、第1の線形化制御信号(V0)311c〜dは、それぞれ、抵抗器R6 321gおよび抵抗器R7 321hで受信されて、キャパシタバンク365内のC6 323gおよびC7 323hの実効キャパシタンスを選択的に含むことができる。しかしながら、温度バラクタ(X6〜X7)325g〜hは、Vtune317a〜cの代わりに絶対温度比例(PTAT)温度係数(すなわちVtemp319)を使用してバイアスされ得る。
【００２０】
このタイプのKVCO補償(すなわち、周波数補償用バラクタアレイ322の使用および/または温度補償用バラクタアレイ326の使用)は、欠点を有する可能性がある。詳細には、バラクタチューニング発振器内のKVCOは、式(1)に従って与えられ得る。
【００２１】
【数１】
2014506102.tif 000003
【００２２】
ここで、f0は発振器の共振周波数であり、
【数２】
2014506102.tif 000004
は、Vtune317a〜cの変化の関数としてのバラクタ325a〜hの静電容量における変化である。したがって、KVCOは、f03に比例し、
【数３】
2014506102.tif 000005
における非線形性のために、Vtune317a〜cにわたって非線形であってよい。たとえば、バラクタアレイをもつ場合でも、(たとえば、8MHzなどのVtuneにわたって15%の)線形化の後、Vtune317a〜cにわたってVCOゲイン(KVCO)内で依然として大きい変動がある可能性があり、これにより、いくつかのワイヤレス通信プロトコル、たとえば、第3世代パートナーシッププロジェクトのGSM(登録商標) EDGE無線アクセスネットワークエボリューション-データ最適化(GERAN-EV)または広帯域符号分割多元接続(WCDMA(登録商標))に対する帯域幅要件を満たすことができない可能性がある。さらに、補償バラクタアレイ322、326は、最大チューナブル周波数を制限する比較的大きい寄生容量を強いて、(バイアス生成回路とともに)大量のシリコン面積を使用する可能性がある。
【００２３】
1つの可能なバラクタレスチューナブル発振器の構成は、2つの直交位相発振器を使用することができる。しかしながら、直交位相発振器は、集積回路上に大きい面積を使用し、大量の電力を消費する可能性がある。さらに、2つの直交位相発振器間の不一致は、KICOの線形性にとって重要であり、KICOの較正は無効である可能性がある。最後に、コアと直交位相発振器の2次ループとの間のバッファがない場合、位相性能は劣化する可能性がある。
【００２４】
図4はチューナブル発振器430を示すブロック図である。チューナブル発振器430は、インダクタ/キャパシタ(LC)タンク432、90度位相シフトバッファ440、トランスコンダクタ442、および2次インダクタ446を含むことができる。発振器430は、変圧器435、すなわち誘導結合437を使用して2次インダクタ446に結合されたLCタンク432内の1次インダクタ434の組合せを使用して、誘導チューニングを実行することができる。言い換えれば、チューナブル発振器430はバラクタを使用して周波数をチューニングしなくてもよい。代わりに、変圧器435の2次コイル(すなわち、2次インダクタ446)の電流は、1次コイル(すなわち、1次インダクタ434)の電流と誘導結合し、1次コイルの電流は、1次インダクタ434の実効インダクタンスを変更する。次いで、1次インダクタ434およびキャパシタバンク465は、共振して新しい周波数の発振電圧438を生成する。
【００２５】
2次インダクタ446の電流は、90度位相シフトバッファ440を介して発振電圧438から発生して、シフトされた発振電圧441を生成することができる。トランスコンダクタ(Gm)442はシフトされた発振電圧441を受け取り、2次インダクタ446に供給される利得スケーリングされた発振電流444を生成することができる。言い換えれば、トランスコンダクタ442は、入力のシフトされた発振電圧441に基づいて、その出力電流にゲインを印加することができる。トランスコンダクタ442は、印加されたゲインに作用するようにチューニング電流439によって制御され得る。上記で説明したように、利得スケーリングされた発振電流444は、次いで、1次インダクタ434の実効インダクタンスを変更することができる。したがって、チューナブル発振器430は、チューニング電流439またはチューニング電圧(図示せず)を使用して、バラクタなしに発振電圧438の周波数をチューニングすることができる。
【００２６】
図5は発振器を誘導チューニングするための方法500を示す流れ図である。たとえば、方法500は、図4に示すチューナブル発振器430によって実行され得る。チューナブル発振器430は、キャパシタバンク465および1次インダクタ434を使用して発振電圧438を、すなわちLCタンク432を使用して共振を、548で生成することができる。チューナブル発振器430は、90度位相シフトバッファ440を使用して発振電圧438を、550でバッファリングし90度位相シフトすることもできる。チューナブル発振器430は、トランスコンダクタ442、たとえばチューニング電流439によって制御されたトランジスタを使用して、シフトされた発振電圧441を利得スケーリングされた電流444に、552で変換することもできる。利得スケーリングされた電流444は、2次インダクタ446に供給され得る。チューナブル発振器430は、2次インダクタ446内の発振電流444を使用して1次インダクタ434の実効インダクタンスを変更することにより、発振電圧438の周波数を、554で変更することもできる。言い換えれば、利得スケーリングされた電流444は、1次インダクタ434の電流と誘導結合し、1次インダクタ434の実効インダクタンスを変更し、それにより発振周波数を変更することができる。
【００２７】
図6はチューナブル発振器630を示す回路図である。発振器630のコアは、第1のn形金属酸化物半導体(NMOS)電界効果トランジスタ(NMOSFET)N1 670aを含むことができ、N1 670aのソースは接地に結合され、N1 670aのドレインは発振器630のコアのVtank-出力671に結合される。N1 670aのゲートは、発振器630のコアのVtank+出力673に結合され得る。発振器630のコアは、第2のNMOSFET N2 670bを含むこともでき、N2 670bのソースは接地に結合され、N2 670bのドレインはVtank+出力673に結合される。N2 670bのゲートは、Vtank-出力671に結合され得る。
【００２８】
発振器630のコアは、インダクタ/キャパシタ(LC)タンク、すなわち、発振信号を生成するように設計された共振回路内で結合された、1次インダクタ(L1)664と(C1 665とモデル化された)切替型キャパシタのバンクとの組合せを含むこともできる。インダクタ/キャパシタ(LC)タンクは、Vtank+673とVtank-671とを接続することができる。キャパシタバンク(C1)665は、粗い周波数チューニングに使用され得る。2次インダクタ(L2)662を通過する電流は、1次インダクタ(L1)664を通過する電流と誘導結合することができる。このことは1次インダクタ(L1)664の実効インダクタンスを変更することができ、それにより発振周波数を変更する。言い換えれば、1次インダクタ(L1)664は、M 660の相互インダクタンスで2次インダクタ(L2)662と誘導結合することができる。Vdd 668に結合された1次インダクタ(L1)664からの中央タップ、およびVdd 668に結合された2次インダクタ(L2)662からの中央タップ、たとえば調整電圧電源が存在し得る。
【００２９】
発振器630のコアの出力(すなわち、Vtank-671およびVtank+673)は、位相シフトバッファ677に入力され得る。位相シフトバッファ677はコア出力を90度シフトすることができ、その結果1次インダクタ電流(I1)688と2次インダクタ電流(I2)690は、同相に、または180度位相がずれて整列される。90度位相シフタ677がない場合、1次インダクタ電流(I1)688と2次インダクタ電流(I2)690は同相になることができず、それにより、周波数チューニングは線形ではあり得ず、チューニングレンジは限定され得る。位相シフトバッファ677は、以下で説明する抵抗器/キャパシタ(RC)フィルタとともに実装され得る。抵抗器(図示せず)も、インバータバッファのセルフバイアスに使用され得る。位相シフトバッファ677内の分路キャパシタ(図示せず)は、プロセスおよび温度全体にわたって補償するようにプログラム可能であってよい。さらに、コアと2次ループとの間の位相シフトバッファ677のバッファリングがない場合、位相雑音および性能が劣化する可能性がある。
【００３０】
トランスコンダクタ(Gm)682は、たとえば、位相ロックループによって生成された、チューニング電流(Itune)678またはチューニング電圧(図示せず)によって制御され得る。トランスコンダクタンス(gm)をチューニングすることにより、2次インダクタ電流(I2)690は変化することができ、それにより実効1次インダクタンスおよび発振周波数をチューニングすることができる。したがって、トランスコンダクタ(Gm)682は、1次インダクタ(L1)664と2次インダクタ(L2)662との間に直接的な電流結合がないにもかかわらず、1次インダクタ(L1)664と2次インダクタ(L2)662との間の誘導結合を使用して、出力信号(V1")658の周波数をチューニングする。言い換えれば、トランスコンダクタ(Gm)682は、2次インダクタ(L2)662を通る電流(I2)690の量を変更する。
【００３１】
図6で発振器630の線形性を説明するために、共振タンクのインピーダンス伝達関数が使用され得る。V1"658(すなわち、1次インダクタ(L1)664の両端間の測定電圧)は、式(2)に従って与えられ得る。
v1=sL1i1+sMi2+R1i1  (2)
【００３２】
ここで、sは発振器630の複素周波数であり、L1は1次インダクタ(L1)664のインダクタンスであり、Mは1次インダクタ(L1)664と2次インダクタ(L2)662との間の相互インダクタンスであり、R1は1次インダクタ(L1)664の寄生抵抗であり、i1 688は1次インダクタ(L1)664を通過する電流であり、i2 690は2次インダクタ(L2)662を通過する電流である。1次インダクタ電流(I1)688は、式(3)に従って与えられ得る。
i1=is-sC1v1  (3)
【００３３】
ここで、C1はキャパシタバンク665のキャパシタンスであり、is 674は(電流源としてモデル化された)NMOSFET(N1〜N2)670a〜bからのソース電流である。ωps<<動作周波数帯であるので、2次インダクタ電流(I2)690は式(4)に従って与えられ得る。
【００３４】
【数４】
2014506102.tif 000006
【００３５】
ここでωpsは位相シフトバッファ677からの極であり、A1は位相シフトバッファ677のゲインであり、Gmはトランスコンダクタ682のトランスコンダクタンスである。したがって、共振タンクの実効インピーダンスは式(5)に従って与えられ得る。
【００３６】
【数５】
2014506102.tif 000007
【００３７】
定常状態正弦波交流電流(AC)信号の場合、s=jωである。したがって、式(5)は式(6)に書き直され得る。
【００３８】
【数６】
2014506102.tif 000008
【００３９】
発振の場合、式(7)に従って分母の虚数部はゼロであるべきである。
【００４０】
【数７】
2014506102.tif 000009
【００４１】
発振周波数ωoscは式(8)に従って与えられ得る。
【００４２】
【数８】
2014506102.tif 000010
【００４３】
ここで、ω0はラジアン単位のLCタンクの理想的な共振周波数であり、Q0は1次インダクタ(L1)664の無負荷Q値である。発振器630のゲイン(kICO)は式(9)によって与えられ得る。
【００４４】
【数９】
2014506102.tif 000011
【００４５】
ここで、f0はLCタンクの理想的な共振周波数である。式(9)の第2項は、第1項より非常に小さいので、ω0は式(10)に従って書き直され得る。
【００４６】
【数１０】
2014506102.tif 000012
【００４７】
ここで、相互インダクタンス(M)660は式(11)に従って与えられ得る。
【００４８】
【数１１】
2014506102.tif 000013
【００４９】
ここで、kは結合係数(0≦k≦1)である。チューナブル発振器630のゲインは式(12)に従って与えられ得る。
【００５０】
【数１２】
2014506102.tif 000014
【００５１】
大きい信号動作では、Gm∝Ituneである。したがって、バラクタレスチューナブル発振器630のゲイン(KICO)は、f0の1次関数であってよいし、Itune678全体にわたって一定であってよい。対照的に、バラクタアレイでチューニングされたVCOは式(13)によるゲインを有することができる。
【００５２】
【数１３】
2014506102.tif 000015
【００５３】
したがって、バラクタアレイでチューニングされたVCOは、Vtune全体にわたって非線形ゲインをもつf0の3次関数であってよい。
【００５４】
図7は別のチューナブル発振器730を示す回路図である。チューナブル発振器730は、図6に示したチューナブル発振器630と同様の素子を含むことができる。詳細には、図7に示した第1のNMOSFET(N1)770a、第2のNMOSFET(N2)770b、キャパシタバンク(C1)765、Vdd768a〜c電源、1次インダクタ(L1)764、および2次インダクタ(L2)762は、それぞれ、図6に示した第1のNMOSFET(N1)670a、第2のNMOSFET(N2)670b、キャパシタバンク(C1)665、Vdd668電源、1次インダクタ(L1)664、および2次インダクタ(L2)662に対応し、同様の機能を含むことができる。
【００５５】
前述のように、変圧器(すなわち、1次インダクタ(L1)764と2次インダクタ(L2)762との組合せ)は、発振器730の誘導チューニングを実行することができる。言い換えれば、2次インダクタ(L2)762を通る電流は、1次インダクタ(L1)764の実効インダクタンスを変更し、それにより発振器730の出力周波数を変更することができる。
【００５６】
入力電流(IIN)784は、第1のノード741、たとえば、第3のNMOSFET(N3)770cのドレインまたはソースで受け取られ得る。入力電流(IIN)784は、たとえば位相ロックループ内の、電流モードデジタルアナログ変換器(IDAC)から受け取られ得る。入力電流(IIN)784は、第4のNMOSFET(N4)770d内で鏡映されて、トランスコンダクタ(Gm1〜Gm2)782a〜b用のチューニング電流(Itune)778を作成することができる。
【００５７】
この構成では、第1の90度位相シフトバッファ777aは、発振器730のコアの一方の出力、たとえばVtank-671を受け取る。同様に、第2の90度位相シフトバッファ777bは、発振器730のコアの他方の出力、たとえばVtank+673を受け取ることができる。90度位相シフトバッファ777a〜bは、1次インダクタ(L1)764および2次インダクタ(L2)762を整列するために、それらの入力を90度シフトすることができる。90度位相シフトバッファ777a〜bは、プログラマブル分路キャパシタバンク(C4〜C5)786a〜bで雑音逆転分離およびKICO補償を実行することもできる。プログラマブル分路キャパシタバンク(C4〜C5)786a〜bは、たとえば、3ビット制御信号(図示せず)を使用して切替えることができる。
【００５８】
90度位相シフトバッファ777a〜bでは、第1の直列キャパシタ(C2)767aおよび第2の直列キャパシタ(C3)767bは、それぞれ第1の直列抵抗器(R1)787aおよび第2の直列抵抗器(R2)787bと結合して、発振器730のタンク出力を位相シフトすることができる。第1のp形金属酸化物半導体(PMOS)電界効果トランジスタ(PMOSFET)P1 771aおよび第2のPMOSFET(P2)771bは、それぞれ第5のNMOSFET(N5)770eおよび第6のNMOSFET(N6)770fと結合して、位相シフトされたタンク出力を反転およびバッファリングし、発振器730のコアとトランスコンダクタ(Gm1〜Gm2)782a〜bを分離する。
【００５９】
一構成では、第1の90度位相シフトバッファ777aでは、第1のPMOSFET(P1)771aおよび第5のNMOSFET(N5)770eのゲートは、第1の直列キャパシタ(C2)767aの出力に一緒に結合される。第1のPMOSFET(P1)771aのソースはVdd 768bに結合され得るし、第5のNMOSFET(N5)770eのソースは接地に結合され得る。第1のPMOSFET(P1)771aおよび第5のNMOSFET(N5)770eのドレインは、第1のプログラマブル分路キャパシタ(C4)786aの入力に一緒に結合され得る。
【００６０】
同様に、第2の90度位相シフトバッファ777bでは、第2のPMOSFET(P2)771bおよび第6のNMOSFET(N6)770fのゲートは、第2の直列キャパシタ(C3)767bの出力に一緒に結合され得る。第2のPMOSFET(P2)771bのソースはVdd 768cに結合され得るし、第6のNMOSFET(N6)770fのソースは接地に結合され得る。第2のPMOSFET(P2)771bおよび第6のNMOSFET(N6)770fのドレインは、第2のプログラマブル分路キャパシタ(C5)786bの入力に一緒に結合され得る。
【００６１】
トランスコンダクタ(Gm1〜Gm2)782a〜bは、チューニング電流(Itune)778またはチューニング電圧によって制御され得る。Itune778は、第4のNMOSFET(N4)770dのドレインバイアス電流であってよく、Gm1 782aとGm2 782bのソース電流の合計であってよい。したがって、Itune778は、Gm1(782a)とGm2(782b)のバイアス電流であってよく、それらのトランスコンダクタンスを画定することができる。入力電流(IIN)784を介してチューニング電流(Itune)778を変更すると、2次インダクタ(L2)762を通る電流が変更され、それにより実効1次インダクタンスおよび発振周波数がチューニングされ得る。1次インダクタ(L1)764と2次インダクタ(L2)762との間の直接的な電流結合がないにもかかわらず、1次インダクタ(L1)764と2次インダクタ(L2)762との間のこの誘導性または間接的な結合は、出力信号の周波数をチューニングすることができる。
【００６２】
この構成はいくつかの利点を含むことができる。第1に、チューニング電流(Itune)778を通過する発振周波数は、比較的線形、たとえば、18MHz上で+/-2%、40MHz上で+/-6%以内のチューニングゲイン変動であってよい。第2に、最大チューナブル周波数は、バラクタアレイのそれと比較して、90度位相シフトバッファ777a〜bからのより小さい寄生容量性装荷のために比較的高い可能性がある。第3に、チューナブル発振器730は、バラクタアレイを使用する発振器よりも、同等またはより良い位相雑音パフォーマンス、電流消費量、およびより小さいダイ面積を有することができる。
【００６３】
図8は誘導周波数チューニング機構831を示す回路図である。誘導周波数チューニング機構831は、図7に示したチューナブル発振器730内の素子のサブセットを含むことができる。詳細には、図8に示したキャパシタバンク(C1)865、1次インダクタ(L1)864、および2次インダクタ(L2)862は、それぞれ、図7に示したキャパシタバンク(C1)765、1次インダクタ(L1)764、および2次インダクタ(L2)762に対応し、同様の機能を含むことができる。さらに、第1の抵抗器(R1)892aは1次インダクタ(L1)864の寄生容量であり、第2の抵抗器(R2)892bは2次インダクタ(L2)862の寄生容量である。
【００６４】
この構成では、1次インダクタ(L1)864の両端間の電圧(V1)858は、上記の式(2)に従って与えられ得る。相互インダクタンス(M)860は上記の式(11)に従って与えられ得る。したがって、係数αは、式(13)に従ってi2 890に対するi1 888用の倍数因子として導入され得る。
i2=α・i1  (13)
【００６５】
ここで、正のαは、i1 888とi2 890が同相(すなわち、正結合)であることを示し、負のαは、i1 888とi2 890が異相(すなわち、負結合)であることを示す。M 860とi2 890をそれぞれ式(11)と(13)で置換すると、LCタンク832の両端間の電圧(V1)858は、式(14)に従って与えられ得る。
v1=s(L1+α・M)・i1+R1i1  (14)
【００６６】
ここで、(L1+α・M)は、1次インダクタ(L1)864の実効インダクタンスである。したがって、チューニング機構831の共振周波数fOは式(15)に従って与えられ得る。
【００６７】
【数１４】
2014506102.tif 000016
【００６８】
したがって、共振周波数fO'は、トランスコンダクタ(図示せず)を使用してi2 890を変更することによって制御され得る。たとえば、図7に示した入力電流(IIN)784は鏡映されて、チューニング電流(Itune)778を作成することができ、チューニング電流(Itune)778は、トランスコンダクタ782a〜bによって生成されたi2 890を制御することができる。
【００６９】
図9は誘導周波数チューニング機構931を示す回路図である。誘導周波数チューニング機構931は、図8に示したチューニング機構831と同様の素子を含むことができる。詳細には、図9に示したキャパシタバンク(C1)965、相互インダクタンス(M)960、第1の抵抗器(R1)992a、第2の抵抗器(R2)992b、1次インダクタ電流(I1)988、2次インダクタ電流(I2)990、1次インダクタ(L1)964、および2次インダクタ(L2)962は、それぞれ、図8に示したキャパシタバンク(C1)865、相互インダクタンス(M)860、第1の抵抗器(R1)892a、第2の抵抗器(R2)892b、1次インダクタ電流(I1)888、2次インダクタ電流(I2)890、1次インダクタ(L1)864、および2次インダクタ(L2)862に対応し、同様の機能を含むことができる。チューニング機構931はαi1 996の電流源を有するように図示されるが、この電流は、実際はトランスコンダクタ、たとえばGm1〜Gm2 782a〜bから受け取られ得る。さらに、チューニング機構931は、2次ステージ(図示せず)の寄生容量をモデル化するキャパシタ(Cp)998を有して図示される。
【００７０】
この構成では、LCタンクの両端間の電圧(V1)958は、式(16)に従って与えられ得る。
v1=jωL1i1+jωMi2+R1i1  (16)
【００７１】
さらに、2次インダクタ電流(I2)990は式(17)に従って与えられ得る。
【００７２】
【数１５】
2014506102.tif 000017
【００７３】
ここで、r0 994は2次インダクタ(L2)962の並列実効抵抗である。したがって、1次インダクタのインピーダンス(Z1)は式(18)に従って与えられ得る。
【００７４】
【数１６】
2014506102.tif 000018
【００７５】
チューニング機構931のQ値(Qeff)は式(19)に従って与えられ得る。
【００７６】
【数１７】
2014506102.tif 000019
【００７７】
次いで、r0>>R2の場合、チューニング機構931のQ値(Qeff)は式(20)に従って与えられ得る。
【００７８】
【数１８】
2014506102.tif 000020
【００７９】
したがって、2次インダクタ(L2)962のQ値は、チューニング機構931のQ値(Qeff)全体に比較的小さい影響しかもたない可能性がある。これにより、チューニング機構931の簡単な実装が可能になる。言い換えれば、2次インダクタ(L2)962のQ値が犠牲にされて、代わりに、1次インダクタ(L1)964のQ値が最適化される可能性があり、それにより、1つのインダクタのQ値のみが最適化されているので、複雑度を削減し得る。
【００８０】
図10はチューナブル発振器1030の別の構成を示す回路図である。チューナブル発振器1030は、図7に示したチューナブル発振器と同様の素子を含むことができる。詳細には、図10に示したキャパシタバンク(C1)1065、直列抵抗器(R1〜R2)1087a〜b、1次インダクタ(L1)1064および2次インダクタ(L2)1062、直列キャパシタ(C2〜C3)1067a〜b、分路キャパシタバンク(C4〜C5)1086a〜b、NMOSFET(N1〜N6)1070a〜f、PMOSFET(P1〜P2)1071a〜b、Vdd1068a〜c、トランスコンダクタ(Gm1〜Gm2)1082a〜b、ならびに90度位相シフタ1077a〜bは、それぞれ、図7に示したキャパシタバンク(C1)765、直列抵抗器(R1〜R2)787a〜b、1次インダクタ(L1)764および2次インダクタ(L2)762、直列キャパシタ(C2〜C3)767a〜b、分路キャパシタバンク(C4〜C5)786a〜b、NMOSFET(N1〜N6)770a〜f、PMOSFET(P1〜P2)771a〜b、Vdd768a〜c、トランスコンダクタ(Gm1〜Gm2)782a〜b、ならびに90度位相シフタ777a〜bに対応し、同様の機能を含むことができる。さらに、チューナブル発振器1030は、バイアス抵抗器(R3〜R4)1093a〜bおよびバイアスキャパシタ(C6〜C7)1095a〜bを含むことができる。
【００８１】
この構成では、しかしながら、チューニング電圧(Vtune)1099は、チューニング電流(Itune) 778に鏡映された入力電流(IIN)784の代わりに、トランスコンダクタ(Gm1〜Gm2)1082a〜bの実効Gmを制御するために使用され得る。これにより、図7に示した電流制御発振器(ICO)の代わりに電圧制御発振器(VCO)を作成することができる。第3のNMOSFET(N3)1070cに入力され、第4のNMOSFET(N4)1070dに鏡映された電流は、バイアス電流(Ibias)1091の代わりになる。トランスコンダクタ(Gm1〜Gm2)1082a〜bをバイアスすることにより、バイアス電流(Ibias)1091はkVCO特性を調整することができる。トランスコンダクタ(Gm1〜Gm2)1082a〜bのサイズを調整することでも、kVCO特性に影響を及ぼすことができる。
【００８２】
VCO構成1030は、単一の発振器内で図7に示したICO構成730と結合され得る。この結合された発振器は、チューニング電流(Itune)778を供給するデジタル位相ロックループ、およびチューニング電圧(Vtune)1099を供給するアナログ位相ロックループに適合することができる。しかしながら、VCO構成1030のKVCOはICO構成730のKICOよりも線形でない可能性がある。
【００８３】
図11はチューナブル発振器1030内の信号に対する90度位相シフタ1077a〜bの効果を示す図である。90度位相シフタ1077a〜bがない場合、1次インダクタ電流(I1)1188aは、2次インダクタ電流(I2)1190aと90度位相がずれている可能性がある。対照的に、90度位相シフタ1077a〜bは、1次インダクタ電流(I1)1188bを2次インダクタ電流(I2)1190bと同相(図示)または180度位相をずらして整列させることができる。
【００８４】
90度位相シフタ1077a〜bがない場合、V1 1181a、V1' 1183aおよびV1" 1185aは、お互いに位相がずれている可能性がある。対照的に、90度位相シフタ1077a〜bが使用された場合、V1 1181b、V1' 1183bおよびV1" 1185bは、お互いに同相であってよい。V1 1181a〜bは第1ステージからの発振信号の振幅であってよいし、V1' 1183a〜bは第2ステージからの発振信号の振幅であってよいし、V1" 1185a〜bはV1 1181a〜bとV1' 1183a〜bのベクトル和であってよい。
【００８５】
図12は電子デバイス/ワイヤレスデバイス1204内に含まれ得る特定の構成要素を示す。電子デバイス/ワイヤレスデバイス1204は、アクセス端末、移動局、ユーザ機器(UE)、基地局、アクセスポイント、ブロードキャスト送信機、ノードB、発展型ノードB、などであってよい。たとえば、電子デバイス/ワイヤレスデバイス1204は、それぞれ図1および図2に示した受信機100または送信機200を含むことができる。電子デバイス/ワイヤレスデバイス1204はプロセッサ1203を含む。プロセッサ1203は、汎用のシングルチップマイクロプロセッサまたはマルチチップマイクロプロセッサ(たとえばARM)、専用マイクロプロセッサ(たとえば、デジタル信号プロセッサ(DSP))、マイクロコントローラ、プログラマブルゲートアレイ、などであってよい。プロセッサ1203は、中央演算処理装置(CPU)と呼ばれ得る。図12の電子デバイス/ワイヤレスデバイス1204には、プロセッサ1203がたった1つしか示されていないが、代替構成では、プロセッサの組合せ(たとえばARMとDSP)が使用されてもよい。
【００８６】
電子デバイス/ワイヤレスデバイス1204はメモリ1205も含む。メモリ1205は電子情報を格納することができる任意の電子部品であってよい。メモリ1205は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、磁気ディスク記憶媒体、光記憶媒体、RAMのフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、EPROMメモリ、EEPROMメモリ、レジスタなど、およびそれらの組合せとして具現化され得る。
【００８７】
データ1207aおよび命令1209aはメモリ1205に格納され得る。命令1209aは、本明細書で開示する方法を実装するために、プロセッサ1203によって実行可能であってよい。命令1209aを実行することは、メモリ1205に格納されたデータ1207aの使用を伴う場合がある。プロセッサ1203が命令1209aを実行すると、命令の様々な部分1209bがプロセッサ1203上にロードされてよく、データの様々な断片1207bがプロセッサ1203上にロードされてよい。
【００８８】
電子デバイス/ワイヤレスデバイス1204は、電子デバイス/ワイヤレスデバイス1204との間の信号の送信と受信を可能にする送信機1211と受信機1213を含むこともできる。送信機1211と受信機1213は、送受信機1215と総称され得る。複数のアンテナ1217a-bは、送受信機1215に電気的に結合され得る。電子デバイス/ワイヤレスデバイス1204は、複数の送信機、複数の受信機、複数の送受信機、および/または追加のアンテナを含むこともできる(図示せず)。
【００８９】
電子デバイス/ワイヤレスデバイス1204は、デジタル信号プロセッサ(DSP)1221を含むことができる。電子デバイス/ワイヤレスデバイス1204は、通信インターフェース1223を含むこともできる。通信インターフェース1223は、ユーザが電子デバイス/ワイヤレスデバイス1204と対話することを可能にすることができる。
【００９０】
電子デバイス/ワイヤレスデバイス1204の様々な構成要素は、1つまたは複数のバスによって互いに結合することができ、それらのバスには、電力バス、制御信号バス、ステータス信号バス、データバス、などが含まれ得る。明確にするために、様々なバスはバスシステム1219として図12に示される。
【００９１】
「結合された」という用語は、多種多様な接続を含む。たとえば、「結合された」という用語は、互いに直接接続された回路素子、および他の回路素子を介して間接的に接続された回路素子を含むように、広く解釈されるものとする。
【００９２】
「決定する」という用語は、幅広い動作を含み、したがって、「決定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、検索すること(たとえば、テーブル、データベース、または別のデータ構造を検索すること)、確認することなどを含むことができる。また、「決定すること」は、受信すること(たとえば、情報を受信すること)、アクセスすること(たとえば、メモリ内のデータにアクセスすること)などを含むことができる。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立することなどを含むことができる。
【００９３】
別段に明記されていない限り、「〜に基づいて」という句は、「〜のみに基づいて」を意味しない。言い換えれば、「〜に基づいて」という句は、「〜のみに基づいて」と「少なくとも〜に基づいて」の両方を表す。
【００９４】
「プロセッサ」という用語は、汎用プロセッサ、中央処理装置(CPU)、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、コントローラ、マイクロコントローラ、ステートマシン、などを含むように、広く解釈されるものとする。いくつかの状況下では、「プロセッサ」は、特定用途向け集積回路(ASIC)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、などを指すことができる。「プロセッサ」という用語は、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連動する1つまたは複数のマイクロプロセッサ、または他の任意のそのような構成など、処理デバイスの組合せを指すことができる。
【００９５】
「メモリ」という用語は、電子情報を格納することができる任意の電子部品を含むように、広く解釈されるものとする。メモリという用語は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、不揮発性ランダムアクセスメモリ(NVRAM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能PROM(EEPROM)、フラッシュメモリ、磁気式または光学式のデータストレージ、レジスタ、などの様々なタイプのプロセッサ可読媒体を指すことができる。メモリは、プロセッサがメモリから情報を読み込み、かつ/またはメモリに情報を書き込むことができる場合、プロセッサと電子的に通信していると言われる。プロセッサと一体のメモリは、プロセッサと電子的に通信している。
【００９６】
「命令」および「コード」という用語は、任意のタイプのコンピュータ可読ステートメントを含むように、広く解釈されるものとする。たとえば、「命令」および「コード」という用語は、1つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャ、などを指すことができる。「命令」および「コード」は、単一のコンピュータ可読ステートメントまたは多数のコンピュータ可読ステートメントを含むことができる。
【００９７】
本明細書で説明した機能は、ハードウェアによって実行されているソフトウェアまたはファームウェアで実装され得る。機能は、コンピュータ可読媒体上の1つまたは複数の命令として格納され得る。「コンピュータ可読媒体」または「コンピュータプログラム製品」という用語は、コンピュータまたはプロセッサによってアクセスされ得る任意の有形な記憶媒体を指す。限定ではなく、例として、コンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態で所望のプログラムコードを運ぶもしくは格納するために使用され、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。本明細書で使用する場合、ディスク(disk)およびディスク(disc)は、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フレキシブルディスク、およびブルーレイ(登録商標)ディスクを含み、ディスク(disk)は、通常、磁気的にデータを再生し、ディスク(disc)は、レーザで光学的にデータを再生する。
【００９８】
本明細書で開示された方法は、記載の方法を達成するための1つまたは複数のステップまたは動作を含む。方法のステップおよび/または動作は、特許請求の範囲から逸脱することなく、互いに交換され得る。言い換えれば、説明されている方法の適切な操作のために、ステップまたは動作の特定の順序が必要とされない限り、特定のステップおよび/または動作の順序および/または使用は、特許請求の範囲から逸脱することなく修正され得る。
【００９９】
さらに、たとえば図5によって示されたものなど、本明細書で説明された方法および技法を実行するためのモジュールおよび/または他の適切な手段は、デバイスによってダウンロードされ得、かつ/または、別の方法で入手され得ることを諒解されたい。たとえば、本明細書で説明された方法を実行するための手段の転送を容易にするために、デバイスはサーバに結合され得る。あるいは、本明細書で説明された様々な方法は、ストレージ手段をデバイスに結合または提供した後、デバイスが様々な方法を得ることができるように、記憶手段(たとえば、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、コンパクトディスク(CD)またはフレキシブルディスクなどの物理的記憶媒体など)を介して提供され得る。
【０１００】
特許請求の範囲は、上記に示した正確な構成および構成要素に限定されないことを理解されたい。様々な修正、変更、および変形は、特許請求の範囲から逸脱することなく、本明細書で説明されたシステム、方法、および装置の構成、操作、および細部において行われ得る。
【符号の説明】
【０１０１】
100  受信機
102  低雑音増幅器(LNA)
104  アンテナ
106  無線周波(RF)信号
108  周波数合成器
110  基準信号
112  混合器
114  ベースバンド信号
120  チューナブル発振器
200  送信機
204  アンテナ
206  RF信号
208  周波数合成器
210  基準信号
212  混合器
214  ベースバンド信号
216  駆動増幅器
218  電力増幅器
220  チューナブル発振器
311a  線形化制御信号(V0)
311b  線形化制御信号(V0)
311c  線形化制御信号(V0)
311d  線形化制御信号(V0)
313a  線形化制御信号(V1)
313b  線形化制御信号(V1)
315a  線形化制御信号(V2)
315b  線形化制御信号(V2)
317a  チューニング電圧(Vtune)
317b  チューニング電圧(Vtune)
317c  チューニング電圧(Vtune)
319  絶対温度比例項(PTAT)温度係数(Vtemp)
321a  抵抗器(R0)
321b  抵抗器(R1)
321c  抵抗器(R2)
321d  抵抗器(R3)
321e  抵抗器(R4)
321f  抵抗器(R5)
321g  抵抗器(R6)
321h  抵抗器(R7)
322  周波数補償用バラクタアレイ
323a  キャパシタ(C0)
323b  キャパシタ(C1)
323c  キャパシタ(C2)
323d  キャパシタ(C3)
323e  キャパシタ(C4)
323f  キャパシタ(C5)
323g  キャパシタ(C6)
323h  キャパシタ(C7)
325a  バラクタ(X0)
325b  バラクタ(X1)
325c  バラクタ(X2)
325d  バラクタ(X3)
325e  バラクタ(X4)
325f  バラクタ(X5)
325g  バラクタ(X6)
325h  バラクタ(X7)
326  温度補償用バラクタアレイ
365  バラクタバンク、キャパシタバンク
430  チューナブル発振器
432  インダクタ/キャパシタ(LC)タンク
434  1次インダクタ
435  変圧器
437  誘導結合
438  発振電圧
439  チューニング電流
440  90度位相シフトバッファ
441  シフトされた発振電圧
442  トランスコンダクタ
444  利得スケーリングされた発振電流、利得スケーリングされた電流
446  2次インダクタ
465  キャパシタバンク
630  発振器
658  出力信号(V1")
660  相互インダクタンス(M)
662  2次インダクタ(L2)
664  1次インダクタ(L1)
665  キャパシタバンク(C1)
668  基準電圧(Vdd)
670a  第1のn形金属酸化物半導体電界効果トランジスタ(NMOSFET)N1
670b  第2のn形金属酸化物半導体電界効果トランジスタ(NMOSFET)N2
671  Vtank-出力
673  Vtank+出力
674  ソース電流(is)
677  位相シフトバッファ
678  チューニング電流(Itune)
682  トランスコンダクタ(Gm)
688  1次インダクタ電流(I1)
690  2次インダクタ電流(I2)
730  チューナブル発振器
741  第1のノード
762  2次インダクタ(L2)
764  1次インダクタ(L1)
765  キャパシタバンク(C1)
767a  第1の直列キャパシタ(C2)
767b  第2の直列キャパシタ(C3)
768a  基準電圧(Vdd)
768b  基準電圧(Vdd)
768c  基準電圧(Vdd)
770a  第1のNMOSFET(N1)
770b  第2のNMOSFET(N2)
770c  第3のNMOSFET(N3)
770d  第4のNMOSFET(N4)
770e  第5のNMOSFET(N5)
770f  第6のNMOSFET(N6)
771a  第1のp形金属酸化物半導体電界効果トランジスタ(PMOSFET)P1
771b  第2のp形金属酸化物半導体電界効果トランジスタ(PMOSFET)P2
777a  第1の90度位相シフトバッファ
777b  第2の90度位相シフトバッファ
778  チューニング電流(Itune)
782a  トランスコンダクタ(Gm1)
782b  トランスコンダクタ(Gm2)
784  入力電流(IIN)
786a  第1のプログラマブル分路キャパシタバンク(C4)
786b  第2のプログラマブル分路キャパシタバンク(C5)
787a  第1の直列抵抗器(R1)
787b  第2の直列抵抗器(R2)
831  誘導周波数チューニング機構
832  LCタンク
858  電圧(V1)
860  相互インダクタンス(M)
862  2次インダクタ(L2)
864  1次インダクタ(L1)
865  キャパシタバンク(C1)
888  1次インダクタ電流(I1)
890  2次インダクタ電流(I2)
892a  第1の抵抗器(R1)
892b  第2の抵抗器(R2)
931  誘導周波数チューニング機構
958  電圧(V1)
960  相互インダクタンス(M)
962  2次インダクタ(L2)
964  1次インダクタ(L1)
965  キャパシタバンク(C1)
988  1次インダクタ電流(I1)
990  2次インダクタ電流(I2)
992a  第1の抵抗器(R1)
992b  第2の抵抗器(R2)
994  並列実効抵抗(r0)
996  電流源(αi1)
998  キャパシタ(Cp)
1030  チューナブル発振器
1062  2次インダクタ(L2)
1064  1次インダクタ(L1)
1065  キャパシタバンク(C1)
1067a  第1の直列キャパシタ(C2)
1067b  第2の直列キャパシタ(C3)
1068a  基準電圧(Vdd)
1068b  基準電圧(Vdd)
1068c  基準電圧(Vdd)
1070a  第1のNMOSFET(N1)
1070b  第2のNMOSFET(N2)
1070c  第3のNMOSFET(N3)
1070d  第4のNMOSFET(N4)
1070e  第5のNMOSFET(N5)
1070f  第6のNMOSFET(N6)
1071a  第1のPMOSFET(P1)
1071b  第2のPMOSFET(P2)
1077a  第1の90度位相シフタ
1077b  第2の90度位相シフタ
1082a  トランスコンダクタ(Gm1)
1082b  トランスコンダクタ(Gm2)
1086a  第1のプログラマブル分路キャパシタバンク(C4)
1086b  第2のプログラマブル分路キャパシタバンク(C5)
1087a  第1の直列抵抗器(R1)
1087b  第2の直列抵抗器(R2)
1091  バイアス電流(Ibias)
1093a  バイアス抵抗器(R3)
1093b  バイアス抵抗器(R4)
1095a  バイアスキャパシタ(C6)
1095b  バイアスキャパシタ(C7)
1099  チューニング電圧(Vtune)
1181a  振幅(V1)
1181b  振幅(V1)
1183a  振幅(V1')
1183b  振幅(V1')
1185a  振幅(V1")
1185b  振幅(V1")
1188a  1次インダクタ電流(I1)
1188b  1次インダクタ電流(I1)
1190a  2次インダクタ電流(I2)
1190b  2次インダクタ電流(I2)
1203  プロセッサ
1204  電子デバイス/ワイヤレスデバイス
1205  メモリ
1207a  データ
1207b  データの様々な断片
1209a  命令
1209b  命令の様々な部分
1211  送信機
1213  受信機
1215  送受信機
1217a  アンテナ
1217b  アンテナ
1219  バスシステム
1221  デジタル信号プロセッサ(DSP)
1223  通信インターフェース
【図１】
2014506102.tif 000021
【図２】
2014506102.tif 000022
【図３】
2014506102.tif 000023
【図４】
2014506102.tif 000024
【図５】
2014506102.tif 000025
【図６】
2014506102.tif 000026
【図７】
2014506102.tif 000027
【図８】
2014506102.tif 000028
【図９】
2014506102.tif 000029
【図１０】
2014506102.tif 000030
【図１１】
2014506102.tif 000031
【図１２】
2014506102.tif 000032
【国際調査報告】
2014506102.tif 000033
2014506102.tif 000034
2014506102.tif 000035