(57)【要約】【課題】  応力付与チャネル領域を有する電界効果トランジスタ（ＦＥＴ）デバイスを形成する。【解決手段】  ソース／ドレイン・バッファを有する応力付与チャネル型電界効果トランジスタ（ＦＥＴ）を形成するための方法が、基板上に配置されたゲート・スタックの両側の基板内にキャビティをエッチングすることと、キャビティ内にソース／ドレイン・バッファ材料を堆積させることと、ソース／ドレイン・バッファ材料をエッチングして、ＦＥＴのチャネル領域に隣接した垂直方向ソース／ドレイン・バッファを形成することと、垂直方向ソース／ドレイン・バッファに隣接しその上を覆うように、キャビティ内にソース／ドレイン・ストレッサ材料を堆積させることとを含む。【選択図】      図７
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【特許請求の範囲】
【請求項１】
ソース／ドレイン・バッファを有する応力付与チャネル型電界効果トランジスタ（ＦＥＴ）を形成するための方法であって、
基板上に配置されたゲート・スタックの両側の前記基板内にキャビティをエッチングすることと、
前記キャビティ内にソース／ドレイン・バッファ材料を堆積させることと、
前記ソース／ドレイン・バッファ材料をエッチングして、前記ＦＥＴのチャネル領域に隣接して垂直方向ソース／ドレイン・バッファを形成することと、
前記垂直方向ソース／ドレイン・バッファに隣接しその上を覆うように、前記キャビティ内にソース／ドレイン・ストレッサ材料を堆積させることと、
を含む方法。
【請求項２】
前記基板はシリコン・オン・インシュレータ（ＳＯＩ）基板を含み、前記キャビティは前記ＳＯＩ基板の上部シリコン層内に配置される、請求項１に記載の方法。
【請求項３】
前記基板内に前記キャビティをエッチングすることは、異方性反応性イオン・エッチング、及び、異方性反応性イオン・エッチングと等方性反応性イオン・エッチングとの組み合わせのうちの１つを含む、請求項１に記載の方法。
【請求項４】
前記キャビティは、前記基板内に３０ナノメートルから８０ナノメートルまでの深さまでエッチングされる、請求項１に記載の方法。
【請求項５】
前記キャビティをエッチングした後、前記キャビティの底部に位置する前記基板の一部をドープすることをさらに含む、請求項１に記載の方法。
【請求項６】
前記ソース／ドレイン・バッファ材料を堆積させることは、エピタキシャル堆積を含む、請求項１に記載の方法。
【請求項７】
前記堆積されたソース／ドレイン・バッファ材料は、５ナノメートルから１５ナノメートルまでの厚さを有する、請求項１に記載の方法。
【請求項８】
前記ソース／ドレイン・バッファ材料は、前記ＦＥＴがｐ型ＦＥＴを含む場合には、非ドープのシリコンゲルマニウムを含み、前記ＦＥＴがｎ型ＦＥＴを含む場合には、非ドープの炭化シリコンを含む、請求項１に記載の方法。
【請求項９】
前記ソース／ドレイン・バッファ材料は、前記ＦＥＴがｐ型ＦＥＴを含む場合には、ホウ素で低濃度ドープされたシリコンゲルマニウムを含み、前記ＦＥＴがｎ型ＦＥＴを含む場合には、リンで低濃度ドープされた炭化シリコンを含む、請求項１に記載の方法。
【請求項１０】
前記ソース／ドレイン・バッファ材料をエッチングして前記ソース／ドレイン・バッファを形成することは、異方性反応性イオン・エッチング、及び、異方性エッチングと等方性エッチングとの組み合わせの１つを含む、請求項１に記載の方法。
【請求項１１】
前記ソース／ドレイン・バッファは、前記ゲート・スタックの下に配置された前記基板の前記チャネル領域が、前記ソース／ドレイン・バッファの上部に露出されるようにエッチングされる、請求項１に記載の方法。
【請求項１２】
前記基板の前記露出されたチャネル領域は、前記ゲート・スタックの底部より下方に基板内に５ナノメートルから１５ナノメートルまでの深さを有する、請求項１１に記載の方法。
【請求項１３】
前記堆積されたソース／ドレイン・ストレッサ材料は、前記ソース／ドレイン・バッファより上方の前記基板の前記露出されたチャネル領域に当接する、請求項１１に記載の方法。
【請求項１４】
前記ソース／ドレイン・ストレッサ材料を堆積させることは、エピタキシャル堆積を含む、請求項１に記載の方法。
【請求項１５】
前記ソース／ドレイン・ストレッサ材料は、前記ＦＥＴがｐ型ＦＥＴを含む場合には、ホウ素で高濃度ドープされたシリコンゲルマニウムを含み、前記ＦＥＴがｎ型ＦＥＴを含む場合には、リンで高濃度ドープされた炭化シリコンを含む、請求項１に記載の方法。
【請求項１６】
前記ソース／ドレイン・ストレッサ材料はその場（in-situ）ドープされる、請求項１５に記載の方法。
【請求項１７】
基板と、
前記基板上に配置されたゲート・スタックと、
前記ゲート・スタックの下の前記基板内に配置されたチャネル領域と、
前記チャネル領域の両側の前記基板のキャビティ内に配置されたソース／ドレイン・ストレッサ材料と、
前記ソース／ドレイン・ストレッサ材料と前記基板との間で前記基板の前記キャビティ内に配置された垂直方向ソース／ドレイン・バッファと、
を含み、前記ソース／ドレイン・ストレッサ材料は、前記ソース／ドレイン・バッファより上方の前記チャネル領域に当接する、応力付与チャネル型電界効果トランジスタ（ＦＥＴ）。
【請求項１８】
前記垂直方向ソース／ドレイン・バッファは、前記ＦＥＴがｐ型ＦＥＴを含む場合には、非ドープの又はホウ素で低濃度ドープされたシリコンゲルマニウムを含み、前記ＦＥＴがｎ型ＦＥＴを含む場合には、非ドープの又はリンで低濃度ドープされた炭化シリコンを含む、請求項１７に記載のＦＥＴ。
【請求項１９】
前記ソース／ドレイン・ストレッサ材料は、前記ＦＥＴがｐ型ＦＥＴを含む場合には、ホウ素で高濃度ドープされたシリコンゲルマニウムを含み、前記ＦＥＴがｎ型ＦＥＴを含む場合には、リンで高濃度ドープされた炭化シリコンを含む、請求項１７に記載のＦＥＴ。
【請求項２０】
前記ソース／ドレイン・ストレッサ材料が前記垂直方向ソース／ドレイン・バッファより上方の前記チャネル領域に当接する領域は、前記ゲート・スタックの底部より下方に５ナノメートルから１５ナノメートルまでの深さを有する、請求項１７に記載のＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体製造の分野に関し、より具体的には、応力付与（stressed）チャネル領域を有する電界効果トランジスタ（ＦＥＴ）デバイスを形成することに関する。
【背景技術】
【０００２】
半導体デバイスの基板内の機械的応力を用いて、デバイス性能を調節することができる。例えば、シリコン（Ｓｉ）技術においては、ＦＥＴのチャネルを、シリコンの｛１１０｝面に沿って配向することができる。この構成において、正孔移動度は、チャネルが膜の方向に圧縮応力を受けているとき及び／又はチャネルに対して垂直な方向に引張応力受けているときに増大される、電子移動度は、シリコン膜がチャネルに対して垂直な方向に引張応力を受けているときに増大される。従って、ｐ型ＦＥＴ（ＰＦＥＴ）又はｎ型ＦＥＴ（ＮＦＥＴ）のチャネル領域において圧縮応力及び／又は引張応力を有利に生成し、そうしたデバイスの性能を向上させることができる。
【０００３】
望ましい応力付与チャネル領域を生成するための１つの可能な手法は、ＦＥＴデバイスのソース／ドレイン領域の応力キャビティ内に、ＰＦＥＴのソース／ドレイン・ストレッサ材料については埋め込みシリコンゲルマニウム（ＳｉＧｅ）、又は、ＮＦＥＴのソース／ドレイン・ストレッサ材料については埋め込み炭化シリコン（ＳｉＣ）を形成して、ソース領域とドレイン領域との間に位置するチャネル領域内に圧縮歪み又は引張歪みを誘起することである。ソース／ドレイン・ストレッサ材料をその場で（in situ）高濃度ドープして、チャネル応力を低下させ得る、ストレッサへの注入損傷を回避することができる。ストレッサがチャネルに近接しているほどチャネル応力が増大するが、高濃度ドープされたソース／ドレイン・ストレッサ材料がＦＥＴチャネルに極めて近接していることが、完成した応力付与チャネル型ＦＥＴデバイスの静電気を低下させることがある。特に、チャネル領域に極めて近接している高濃度ドープされたソース／ドレイン材料は、短チャネル効果及びパンチスルー（punchthrough）問題を悪化させることがあり、さらに、ＦＥＴ動作中の寄生漏れ、接合容量、及びバンド間トンネリング（band to band tunneling）による浮遊ボディ効果を増大させることもある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
応力付与チャネル領域を有する電界効果トランジスタ（ＦＥＴ）デバイスを形成する。
【課題を解決するための手段】
【０００５】
一態様において、ソース／ドレイン・バッファを有する応力付与チャネル型電界効果トランジスタ（ＦＥＴ）を形成するための方法が、基板上に配置されたゲート・スタックの両側の基板内にキャビティをエッチングすることと、キャビティ内にソース／ドレイン・バッファ材料を堆積させることと、ソース／ドレイン・バッファ材料をエッチングして、ＦＥＴのチャネル領域に隣接した垂直方向のソース／ドレイン・バッファを形成することと、垂直方向ソース／ドレイン・バッファに隣接しその上を覆うように、キャビティ内にソース／ドレイン・ストレッサ材料を堆積させることとを含む。
【０００６】
一態様においては、応力付与チャネル型電界効果トランジスタ（ＦＥＴ）が、基板と、基板上に配置されたゲート・スタックと、ゲート・スタックの下の基板内に配置されたチャネル領域と、チャネル領域の両側の基板のキャビティ内に配置されたソース／ドレイン・ストレッサ材料と、ソース／ドレイン・ストレッサ材料と基板との間で基板のキャビティ内に配置された垂直方向ソース／ドレイン・バッファとを含み、ソース／ドレイン・ストレッサ材料は、ソース／ドレイン・バッファより上方のチャネル領域に当接する。
【０００７】
さらなる特徴が、本発明の例示的な実施形態の技術を通して理解される。他の実施形態は、本明細書で詳細に説明され、特許請求される本発明の一部とみなされる。例示的な実施形態の特徴をより良く理解するために、説明及び図面を参照されたい。
【０００８】
ここで、幾つかの図面において同様の要素は同じ番号を付されている図を参照する。
【図面の簡単な説明】
【０００９】
【図１】ソース／ドレイン・バッファを有する埋め込みストレッサ・チャネル型ＦＥＴを作製する方法の実施形態のフローチャートを示す。
【図２】ゲート及びスペーサを有する基板の実施形態を示す概略的なブロック図である。
【図３】埋め込みストレッサ・キャビティをエッチングした後の、図２のデバイスの実施形態を示す概略的なブロック図である。
【図４】埋め込みストレッサ・キャビティ内にソース／ドレイン・バッファ材料を堆積させた後の、図３のデバイスの実施形態を示す概略的なブロック図である。
【図５】ソース／ドレイン・バッファ材料をエッチングしてソース／ドレイン・バッファを形成した後の、図４のデバイスの実施形態を示す概略的なブロック図である。
【図６】ソース／ドレイン・バッファに隣接した応力ウェル内にソース／ドレイン埋め込みストレッサ材料を堆積させた後の、図５のデバイスの実施形態を示す概略的なブロック図である。
【図７】ソース／ドレイン・バッファを含む埋め込みストレッサＦＥＴの実施形態を示す概略的なブロック図である。
【発明を実施するための形態】
【００１０】
ソース／ドレイン・バッファを含む応力付与チャネル型ＦＥＴデバイス、及びソース／ドレイン・バッファを含む応力付与チャネル型ＦＥＴデバイスを作製する方法の実施形態が提供され、例示的な実施形態が以下に詳細に説明される。チャネルと埋め込みソース／ドレイン・ストレッサ材料との間にソース／ドレイン・バッファを形成することが、動作中、応力付与チャネル型ＦＥＴにおける接合容量及び漏れ電流を低減させる働きをし、チャネルに対してソース／ドレイン・ストレッサ材料を相対的に極めて近接させることを可能にするが、このことは、ＦＥＴデバイス内の埋め込みストレッサ材料の量、及び、チャネル内のストレッサ材料によって誘起される応力の量を増大させる。種々の実施形態において、ソース／ドレイン・バッファは、低濃度ドープされてもよく、又は非ドープのＳｉＧｅ又はＳｉＣとしてもよい。
【００１１】
図１は、ソース／ドレイン・バッファを有する応力付与チャネル型ＦＥＴを形成する方法１００の実施形態を示す。種々の実施形態において、方法１００は、ＮＦＥＴ又はＰＦＥＴを形成するために用いることができる。図２−図７を参照して、図１を説明する。ブロック１０１において、図２に示されるような出発デバイス２００が提供される。デバイス２００は、ゲート誘電体層２０２及びゲート電極２０３を含むゲート・スタック構造体と、基板２０１上に配置された、ゲート・スタック構造体を囲むスペーサ２０４とを含む。ゲート・スタック構造体２０２／２０３は、これらに限定されるものではないが、高ｋ／金属ゲート、ポリシリコン、又は、種々の実施形態の置換ゲート・プロセスによって作製されるＦＥＴのためのダミー・ゲートを含む、いずれかの適切なタイプのＦＥＴゲートとすることができる。幾つかの実施形態において、スペーサ２０４は、窒化物又は酸化物のような誘電体材料とすることができる。スペーサ２０４は、方法１００の実施中に、ゲート／スタック構造体２０２／２０３を保護する働きをし、図１に示される実施形態においては、スペーサ２０４は、ゲート・スタック構造体２０２／２０３の上部を覆う。基板２０１は、幾つかの実施形態においてはシリコン基板とすることができ、又は、他の実施形態においては、埋め込み酸化物（ＢＯＸ）層の上に上部シリコン層を含むシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。ブロック１０１において、デバイス２００の基板２０１をエッチングし、基板２０１内に、図３のデバイス３００に示されるような埋め込みストレッサ・キャビティ３０１を形成する。埋め込みストレッサ・キャビティ３０１は、ゲート・スタック構造体２０２／２０３及びスペーサ２０４の両側の基板２０１内にエッチングされる。ブロック１０１のエッチングは、反応性イオン（ＲＩＥ）エッチングを含むことができ、種々の実施形態においては、ＦＥＴのゲート・エッジへの所望の近さを設定するために、異方性エッチングであっても、又は異方性エッチングと等方性エッチングとの組み合わせであってもよい。幾つかの実施形態において、基板２０１内の埋め込みストレッサ・キャビティ３０１の深さは、約３０ナノメートル（ｎｍ）から約８０ナノメートル（ｎｍ）までの間とすることができる。基板２０１がＳＯＩを含む実施形態において、埋め込みストレッサ・キャビティ３０１の底部は、基板２０１のＢＯＸにほぼ当接させてもよいが、後のエピタキシャル成長を容易にするために、ＢＯＸとストレッサ・キャビティ３０１の底部との間に、何らかの半導体材料が必要である。埋め込みストレッサ・キャビティ３０１のエッチング後、幾つかの実施形態においては、キャビティ３０１の底部に位置する基板２０１の一部を随意的にドープすることができる。この随意的なドープは、ＰＦＥＴ形成のためにはホウ素でドープすること、又はＮＦＥＴ形成のためにはリンでドープすることを含むことができる。
【００１２】
ブロック１０２において、埋め込みストレッサ・キャビティ３０１内にソース／ドレイン・バッファ材料４０１を堆積させ、図４に示されるようなデバイス４００をもたらす。ソース／ドレイン・バッファ材料４０１は、ＰＦＥＴ形成のためには、非ドープのＳｉＧｅ若しくは低濃度ドープされたホウ素ＳｉＧｅを含むことができ、又は、ＰＦＥＴ形成のためには、非ドープのＳｉＣ若しくは低濃度ドープされたリンＳｉＣを含むことができる。ソース／ドレイン・バッファ材料４０１の堆積は、エピタキシャルである。幾つかの実施形態においては、ソース／ドレイン・バッファ材料４０１は、スペーサ２０４上に形成することもできる。幾つかの実施形態においては、堆積されたソース／ドレイン・バッファ材料４０１は、約５ナノメートルから約１５ナノメートルまでの厚さを有することができる。
【００１３】
ブロック１０３において、堆積されたソース／ドレイン・バッファ４０１をエッチングして、ストレッサ・キャビティ３０１内に、図５に示されるような垂直方向のソース／ドレイン・バッファ５０１をもたらす。ソース／ドレイン・バッファは、基板２０１内のＦＥＴチャネル領域５０２に隣接して配置される。ソース／ドレイン・バッファ５０１の上部を陥凹させて、ゲート２０２／２０３及びスペーサ２０４の下にある基板２０１のチャネル領域５０２の一部を露出させる。ブロック１０３のエッチングは、異方性ＲＩＥを含むことができ、且つ、幾つかの実施形態においては、ゲート・スタック構造体２０２／２０３及びスペーサ２０４の下方に約５ｎｍから約１５ｎｍまでの深さとすることができる。図４に示される実施形態においては、堆積されたソース／ドレイン・バッファ材料４０１の全てが、埋め込みストレッサ・キャビティ３０１の底部から除去されるが、幾つかの実施形態においては、ブロック１０３のＲＩＥエッチングの後、一部の堆積されたソース／ドレイン・バッファ材料が、埋め込みストレッサ・キャビティ３０１の底部に残ったままであってもよい。
【００１４】
ブロック１０４において、ソース／ドレイン・バッファ５０１に隣接し、随意的にその上を覆うように、埋め込みストレッサ・キャビティ３０１内にソース／ドレイン・ストレッサ材料６０１を堆積させ、図６に示されるようなデバイス６００をもたらす。ソース／ドレイン・ストレッサ材料６０１は、ＰＦＥＴについてはホウ素でドープされたＳｉＧｅ（特に、その場（in-situ）ドープされたホウ素又はＩＳＤＢ、ＳｉＧｅ）、又はＮＦＥＴについてはリンでドープされたＳｉＣのような、高濃度ドープされた材料を含む。ソース／ドレイン・ストレッサ材料６０１は、結晶材料として堆積させることができ、エピタキシャル堆積によって堆積させることができる。図６の実施形態に示されるように、ソース／ドレイン・ストレッサ材料６０１は、埋め込みストレッサ・キャビティ３０１を過剰充填（overfill）することができ、幾つかの実施形態においては、過剰充填は、基板２０１の上部より約０ｎｍ乃至約３０ｎｍだけ高くすることができる。
【００１５】
ソース／ドレイン・ストレッサ材料６０１は、ソース／ドレイン・バッファ５０１の上方のみ、基板２０１のチャネル部分５０２に当接し、幾つかの実施形態においては、ソース／ドレイン埋め込みストレッサ材料６０１と基板２０１との間のこの接触区域の深さは、ゲート・スタック構造体２０２／２０３の底部から基板２０１内に約５ｎｍから約１５ｎｍまでとすることができる。チャネル５０２とソース／ドレイン・ストレッサ材料６０１との間のこの比較的短い接触区域が、動作中、ＦＥＴ７００の漏れ電流及び接合容量を減少させると同時に、基板２０１のチャネル部分内に応力を誘起し、チャネル５０２の移動度を向上させる。
【００１６】
最後に、スペーサがゲートの上部を覆う実施形態において、ブロック１０４におけるソース／ドレイン埋め込みストレッサ材料６０１の堆積後、ブロック１０５において、ゲート・スタック構造体２０２／２０３の上部から、スペーサ２０４の一部（及び、ブロック１０２又はブロック１０４の際にスペーサ２０４の上部に堆積され得たいずれかの他の材料）を除去することができる。次いで、ゲート・スタック構造体２０２／２０３の上部にゲート・コンタクト７０１を形成して、図７に示されるような、完成した応力付与チャネル型ＦＥＴ７００を形成することができる。ゲート２０２／２０３がダミー・ゲートを含む実施形態においては、完成したＦＥＴを形成するためのゲート・コンタクト形成の前に、ダミー・ゲートを除去し、ダミー・ゲートの代わりに置換ゲートを形成することができる。
【００１７】
例示的な実施形態の技術的効果及び利点として、比較的高いチャネル移動度、並びに比較的低い漏れ電流及び接合容量を有するＦＥＴが挙げられる。
【００１８】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられるとき、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図されている。本明細書で用いられるとき、「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、提示された特徴、整数、ステップ、動作、要素、及び／又は構成要素が存在することを特定するものであるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除するものではないことがさらに理解されるであろう。
【００１９】
以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の例示的な実施形態の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に適したものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００２０】
２００：出発デバイス
２０１：基板
２０２：ゲート誘電体層
２０３：ゲート電極
２０４：スペーサ
３００、６００：デバイス
３０１：埋め込みストレッサ・キャビティ
４０１：ソース／ドレイン・バッファ材料
５０１：ソース／ドレイン・バッファ
５０２：チャネル領域
６０１：ソース／ドレイン・ストレッサ材料
７００：ＦＥＴ
７０１：ゲート・コンタクト
【図１】
2014506726.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2014506726.tif 000007
【図６】
2014506726.tif 000008
【図７】
2014506726.tif 000009
【国際調査報告】
2014506726.tif 000010