(57)【要約】  希薄ソース使用可能縦型有機発光トランジスタに関する様々な実施形態が提供される。様々な実施形態において、ディスプレイパネルはピクセルのアレイを含む。とりわけ、一実施形態において、少なくとも１つのピクセルは、スイッチングトランジスタと、スイッチングトランジスタに結合される駆動トランジスタとを含み、駆動トランジスタは、スイッチングトランジスタによる起動に応答して光を発するように構成される。駆動トランジスタは、希薄ソース使用可能縦型有機発光トランジスタ（ＤＳ−ＶＯＬＥＴ）であり得る。スイッチングトランジスタは希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含み得る。別の実施形態では、二重希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）は、第２のＤＳ−ＶＦＥＴに結合される第１のＤＳ−ＶＦＥＴを含む。
2014505324.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイパネルであって、
ピクセルのアレイを含み、少なくとも１つのピクセルは、
スイッチングトランジスタと、
前記スイッチングトランジスタに結合される駆動トランジスタであって、該駆動トランジスタは、前記スイッチングトランジスタによる起動に応答して光を発するように構成される、駆動トランジスタと
を含む、ディスプレイパネル。
【請求項２】
前記駆動トランジスタは、前記スイッチングトランジスタに結合される希薄ソース使用可能縦型有機発光トランジスタ（ＤＳ−ＶＯＬＥＴ）である、請求項１に記載のディスプレイパネル。
【請求項３】
前記ＤＳ−ＶＯＬＥＴはカーボンナノチューブ使用可能縦型有機発光トランジスタ（ＣＮ−ＶＯＬＥＴ）である、請求項２に記載のディスプレイパネル。
【請求項４】
前記ＤＳ−ＶＯＬＥＴは、
基板層と、
ゲート電界を提供するための、前記基板上に位置付けられるゲート電極と、
希薄ソース材料を含むソース層と、
前記ゲート電極と前記ソース層との間に置かれる誘電体層であって、該誘電体層は前記ゲート電極上に位置付けられる、誘電体層と、
ドレイン層であって、該ドレイン層は、前記ソース層によって注入されるもう一方の電荷と相補的である電荷を注入するための導体を含む、ドレイン層と、
前記ソース層と前記ドレイン層との間に配置される能動層であって、前記電荷は結合して光子を生成し、前記ソース層と該能動層との間の電荷注入はゲート電界によって変調される、能動層と
を含む、請求項２に記載のディスプレイパネル。
【請求項５】
前記基板層は絶縁体である、請求項４に記載のディスプレイパネル。
【請求項６】
前記基板層はガラスおよびプラスチックのうちの少なくとも一方を含む、請求項５に記載のディスプレイパネル。
【請求項７】
前記基板層は金属であり、該基板層と前記スイッチングトランジスタとの間、および該基板層と前記ＤＳ−ＶＯＬＥＴとの間に位置付けられる絶縁ベース層を含む、請求項４に記載のディスプレイパネル。
【請求項８】
前記絶縁ベース層は、酸化ケイ素、窒化ケイ素、ポリイミド、および溶解処理可能絶縁ポリマーのうちの少なくとも１つを含む、請求項７に記載のディスプレイパネル。
【請求項９】
前記基板層は可撓性である、請求項４に記載のディスプレイパネル。
【請求項１０】
前記ゲート電極は導体を含む、請求項４に記載のディスプレイパネル。
【請求項１１】
前記ゲート電極は、スズをドープした酸化インジウム（ＩＴＯ）、アルミニウム、モリブデン、タンタル、チタンおよび金のうちの少なくとも１つを含む、請求項４に記載のディスプレイパネル。
【請求項１２】
前記ゲート誘電体層は絶縁体である、請求項４に記載のディスプレイパネル。
【請求項１３】
前記ゲート誘電体層は２層である、請求項４に記載のディスプレイパネル。
【請求項１４】
前記２層は無機酸化物層および疎水化ポリマー層を含む、請求項１３に記載のディスプレイパネル。
【請求項１５】
前記無機酸化物層は酸化アルミニウムを含み、前記疎水化ポリマー層はベンゾシクロブテン（ＢＣＢ）を含む、請求項１４に記載のディスプレイパネル。
【請求項１６】
前記希薄ソース材料は浸透性希薄ネットワークを含む、請求項４に記載のディスプレイパネル。
【請求項１７】
前記希薄ソース材料は低密度状態材料を含む、請求項４に記載のディスプレイパネル。
【請求項１８】
前記希薄ソース材料はグラフェンを含む、請求項４に記載のディスプレイパネル。
【請求項１９】
前記希薄ソース材料はグラフェンの複数の層を含む、請求項４に記載のディスプレイパネル。
【請求項２０】
前記グラフェンは穿孔を有するようにパターニングされる、請求項１９に記載のディスプレイパネル。
【請求項２１】
前記希薄ソース材料はカーボンナノチューブの希薄ネットワークを含む、請求項４に記載のディスプレイパネル。
【請求項２２】
前記能動層は半導体層および発光層を含む、請求項４に記載のディスプレイパネル。
【請求項２３】
前記半導体層は有機半導体または無機半導体を含む、請求項２２に記載のディスプレイパネル。
【請求項２４】
前記能動層は複数の半導体層を含む、請求項２２に記載のディスプレイパネル。
【請求項２５】
前記複数の半導体層は、多結晶半導体層と、該多結晶半導体層上に位置付けられる溶解処理可能ポリマー層とを含む、請求項２４に記載のディスプレイパネル。
【請求項２６】
前記溶解処理可能ポリマー層は架橋可能溶解処理可能ポリマー層である、請求項２５に記載のディスプレイパネル。
【請求項２７】
前記能動層は複数の発光層を含む、請求項２２に記載のディスプレイパネル。
【請求項２８】
前記能動層は、前記半導体層と前記発光層との間に遷移導電層をさらに含む、請求項２２に記載のディスプレイパネル。
【請求項２９】
前記遷移導電層を前記ソース導電線から電気的に絶縁する層間誘電体層をさらに含む、請求項２８に記載のディスプレイパネル。
【請求項３０】
前記遷移導電層の一部分は基板層に直接接触する、請求項２８に記載のディスプレイパネル。
【請求項３１】
前記ソース層はソース導電線に結合される、請求項４に記載のディスプレイパネル。
【請求項３２】
前記ドレイン層は２層である、請求項４に記載のディスプレイパネル。
【請求項３３】
前記２層はフッ化リチウム層およびアルミニウム層を含む、請求項３２に記載のディスプレイパネル。
【請求項３４】
前記ドレイン層は多層である、請求項４に記載のディスプレイパネル。
【請求項３５】
前記多層は、フッ化リチウム層、酸化モリブデン層、およびスズをドープした酸化インジウム（ＩＴＯ）の層を含む、請求項３４に記載のディスプレイパネル。
【請求項３６】
前記スイッチングトランジスタは導電線によって前記ＤＳ−ＶＯＬＥＴに結合される、請求項２に記載のディスプレイパネル。
【請求項３７】
前記導電線は前記スイッチングトランジスタのドレイン電極を形成する、請求項３６に記載のディスプレイパネル。
【請求項３８】
前記スイッチングトランジスタは薄膜トランジスタ（ＴＦＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項３９】
前記スイッチングトランジスタはデータ導電線に結合され、該データ導電線は前記スイッチングトランジスタのソース電極を形成する、請求項１に記載のディスプレイパネル。
【請求項４０】
前記スイッチングトランジスタはスキャン導電線に結合されるゲート電極を含む、請求項１に記載のディスプレイパネル。
【請求項４１】
前記スイッチングトランジスタは希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項４２】
前記ＤＳ−ＶＦＥＴのソース層は浸透性希薄ネットワークを含む、請求項４１に記載のディスプレイパネル。
【請求項４３】
前記ＤＳ−ＶＦＥＴのソース層は低密度状態材料を含む、請求項４１に記載のディスプレイパネル。
【請求項４４】
前記ＤＳ−ＶＦＥＴのソース層はグラフェンの層を含む、請求項４１に記載のディスプレイパネル。
【請求項４５】
前記グラフェンは穿孔を有するようにパターニングされる、請求項４４に記載のディスプレイパネル。
【請求項４６】
前記ＤＳ−ＶＦＥＴはカーボンナノチューブ使用可能縦型電界効果トランジスタ（ＣＮ−ＶＦＥＴ）である、請求項４１に記載のディスプレイパネル。
【請求項４７】
前記ＣＮ−ＶＦＥＴのソース層はカーボンナノチューブの希薄ネットワークを含む、請求項４６に記載のディスプレイパネル。
【請求項４８】
前記ＤＳ−ＶＦＥＴは、データ導電線に結合されるソース層と、前記駆動トランジスタのゲート電極に結合されるドレイン層導電線とを含む、請求項４１に記載のディスプレイパネル。
【請求項４９】
前記ＤＳ−ＶＦＥＴは、データ導電線に結合されるドレイン層と、前記駆動トランジスタのゲート電極に結合されるドレイン層導電線とを含む、請求項４１に記載のディスプレイパネル。
【請求項５０】
前記ＤＳ−ＶＦＥＴは、
前記基板上に位置付けられるゲート電極と、
前記ゲート電極上に位置付けられるゲート誘電体層と、
前記ゲート誘電体層上に位置付けられる希薄ソース材料を含むソース層と、
半導体層と、
ドレイン層であって、前記半導体層は前記ソース層と該ドレイン層との間に位置付けられる、ドレイン層と
を含む、請求項４１に記載のディスプレイパネル。
【請求項５１】
前記ゲート誘電体層は２層である、請求項５０に記載のディスプレイパネル。
【請求項５２】
前記２層は無機酸化物層および疎水化ポリマー層を含む、請求項５１に記載のディスプレイパネル。
【請求項５３】
前記無機酸化物層は酸化アルミニウムを含み、前記疎水化ポリマー層はベンゾシクロブテン（ＢＣＢ）を含む、請求項５２に記載のディスプレイパネル。
【請求項５４】
前記スイッチングトランジスタは二重側方希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項５５】
前記二重側方ＤＳ−ＶＦＥＴは並列に結合される第１のＤＳ−ＶＦＥＴと第２のＤＳ−ＶＦＥＴとを含む、請求項５４に記載のディスプレイパネル。
【請求項５６】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴはゲート電極を共有する、請求項５５に記載のディスプレイパネル。
【請求項５７】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴは各々、希薄カーボン・ナノチューブ・ネットワークを含むソース層を含む、請求項５５に記載のディスプレイパネル。
【請求項５８】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴは各々、グラフェンの層を含むソース層を含む、請求項５５に記載のディスプレイパネル。
【請求項５９】
前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第１のＤＳ−ＶＦＥＴの前記ソース層に結合されて、前記第２のＤＳ−ＶＦＥＴ上のドレイン電極を形成し、データ導電線が前記第２のＤＳ−ＶＦＥＴのソース層に結合されて、前記第１のＤＳ−ＶＦＥＴのドレイン電極を形成する、請求項５５に記載のディスプレイパネル。
【請求項６０】
前記スイッチングトランジスタは二重反転希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項６１】
前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記二重反転ＤＳ−ＶＦＥＴは、
スキャン導電線に結合される第１のゲート電極と、
前記第１のゲート電極上に位置付けられる第１のゲート誘電体層と、
前記第１のゲート誘電体層上に位置付けられる第１のソース層であって、該第１のソース層は希薄ソース材料を含み、該第１のソース層はデータ導電線に結合される、第１のソース層と、
前記第１のソース層上に位置付けられる半導体層と、
前記半導体層上に位置付けられる第２のソース層であって、該第２のソース層は希薄ソース材料を含み、該第２のソース層は前記導電線に結合される、第２のソース層と、
前記第２のソース層上に位置付けられる第２のゲート誘電体層と、
前記第２のゲート誘電体層上に位置付けられる第２のゲート電極であって、該第２のゲート電極は前記スキャン導電線に結合される、第２のゲート電極と
を含む、請求項６０に記載のディスプレイパネル。
【請求項６２】
前記第１のソース層および前記第２のソース層は浸透性希薄ネットワークを含む、請求項６１に記載のディスプレイパネル。
【請求項６３】
前記第１のソース層および前記第２のソース層は低密度状態材料を含む、請求項６１に記載のディスプレイパネル。
【請求項６４】
前記第１のソース層および前記第２のソース層は希薄カーボン・ナノチューブ・ネットワークを含む、請求項６１に記載のディスプレイパネル。
【請求項６５】
前記第１のソース層および前記第２のソース層はグラフェンを含む、請求項６１に記載のディスプレイパネル。
【請求項６６】
前記スイッチングトランジスタは反転直列二重希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項６７】
前記反転直列二重ＤＳ−ＶＦＥＴは直列に結合される第１のＤＳ−ＶＦＥＴと第２のＤＳ−ＶＦＥＴとを含む、請求項６６に記載のディスプレイパネル。
【請求項６８】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴはゲート電極を共有する、請求項６７に記載のディスプレイパネル。
【請求項６９】
前記第１のＤＳ−ＶＦＥＴのドレイン層は前記第第２のＤＳ−ＶＦＥＴのドレイン層に結合される、請求項６７に記載のディスプレイパネル。
【請求項７０】
前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第１のＤＳ−ＶＦＥＴのソース層に結合され、データ導電線が前記第２のＤＳ−ＶＦＥＴのソース層に結合される、請求項６７に記載のディスプレイパネル。
【請求項７１】
前記第１のＤＳ−ＶＦＥＴのソース層は前記第第２のＤＳ−ＶＦＥＴのソース層に結合される、請求項６７に記載のディスプレイパネル。
【請求項７２】
前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第１のＤＳ−ＶＦＥＴのドレイン層に結合され、データ導電線が前記第２のＤＳ−ＶＦＥＴのドレイン層に結合される、請求項６７に記載のディスプレイパネル。
【請求項７３】
二重側方希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）であって、
第１のＤＳ−ＶＦＥＴと、
前記第１のＤＳ−ＶＦＥＴと並列に結合される第２のＤＳ−ＶＦＥＴであって、前記第１のＤＳ−ＶＦＥＴおよび該第２のＤＳ−ＶＦＥＴはゲート電極を共有し、前記第１のＤＳ−ＶＦＥＴおよび該第２のＤＳ−ＶＦＥＴは各々、希薄ソース材料を含むソース層を含む、第２のＤＳ−ＶＦＥＴと
を含む、二重側方希薄ソース使用可能縦型電界効果トランジスタ。
【請求項７４】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴはカーボンナノチューブ使用可能縦型電界効果トランジスタ（ＣＮ−ＶＦＥＴ）である、請求項７３に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項７５】
前記第１のＤＳ−ＶＦＥＴおよび前記第２のＤＳ−ＶＦＥＴは基板層上に位置付けられ、該基板層は金属を含む、請求項７３に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項７６】
前記金属はステンレス鋼である、請求項７５に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項７７】
前記基板層は可撓性である、請求項７５に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項７８】
前記基板層と前記第１のＤＳ−ＶＦＥＴとの間、および前記基板層と前記第２のＤＳ−ＶＦＥＴとの間に絶縁ベース層が位置付けられる、請求項７５に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項７９】
前記第１のＤＳ−ＶＦＥＴのソース層は前記第２のＤＳ−ＶＦＥＴのドレイン電極に結合され、前記第２のＤＳ−ＶＦＥＴのソース層は前記第１のＤＳ−ＶＦＥＴのドレイン電極に結合される、請求項７３に記載の二重側方ＤＳ−ＶＦＥＴ。
【請求項８０】
二重反転希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）であって、
基板層と、
基板層上に堆積される第１のゲート層と、
前記第１のゲート層上に位置付けられる第１のソース層であって、該第１のソース層は希薄ソース材料を含む、第１のソース層と、
前記第１のソース層上に位置付けられる半導体層と、
前記半導体層上に位置付けられる第２のソース層であって、該第２のソース層は希薄ソース材料を含む、第２のソース層と、
前記第２のソース層上に位置付けられる第２のゲート層と
を含む、二重反転希薄ソース使用可能縦型電界効果トランジスタ。
【請求項８１】
前記第１のソース層および前記第２のソース層は浸透性希薄ネットワークを含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８２】
前記第１のソース層および前記第２のソース層は低密度状態材料を含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８３】
前記第１のソース層および前記第２のソース層は希薄カーボン・ナノチューブ・ネットワークを含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８４】
前記第１のソース層および前記第２のソース層はグラフェンを含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８５】
前記第１のゲート層および前記第２のゲート層は各々、ゲート電極とゲート誘電体とを含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８６】
前記基板層は絶縁体を含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８７】
前記基板層は可撓性である、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【請求項８８】
前記基板層と前記第１のゲート層との間に絶縁ベース層が位置付けられ、前記基板層は金属を含む、請求項８０に記載の二重反転ＤＳ−ＶＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２０１０年１２月７日に提出された、通し番号６１／４２０，５１２を有し、「アクティブマトリクス式ナノチューブ使用可能縦型有機発光トランジスタアレイ（ＡＣＴＩＶＥ  ＭＡＴＲＩＸ  ＮＡＮＯＴＵＢＥ  ＥＮＡＢＬＥＤ  ＶＥＲＴＩＣＡＬ  ＯＲＧＡＮＩＣ  ＬＩＧＨＴ  ＥＭＩＴＴＩＮＧ  ＴＲＡＮＳＩＳＴＯＲ  ＡＲＲＡＹ）」と題する同時係属の米国仮特許出願の優先権を主張し、当該出願の全体が参照によって本明細書に組み込まれる。
【０００２】
連邦政府による資金提供を受けた研究に関する記載
本発明は、全米科学財団によって授与された合意ＥＣＣＳ−０８２４１５７／０００６９９３７の下で政府支援によってなされた。政府は本発明において一定の権利を有する。
【背景技術】
【０００３】
ディスプレイ技術は、種々の市場の需要に応じて発達し続けている。コントラスト比の向上、視野角に影響されなくなること、電力節約、および製造費用の低減という点から、多くの開発努力がなされている。しかしながら、電力消費を低減する既存のディスプレイ技術の転換は、ディスプレイのコントラストおよび明度の向上と相反することが多い。
【図面の簡単な説明】
【０００４】
本開示の多くの態様は、以下の図面を参照してよりよく理解されることができる。図面内の構成要素は必ずしも縮尺されておらず、代わりに、本開示の原理を明瞭に示すことが強調される。その上、図面において、同様の参照符号はいくつかの図全体を通じて対応する部分を示す。
【０００５】
【図１Ａ】本開示の様々な実施形態によるアクティブマトリクス式希薄ソース使用可能縦型有機発光トランジスタ（ＡＭＤＳ−ＶＯＬＥＴ）ピクセルの一例の平面図である。
【図１Ｂ】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアクティブセルの例の断面図である。
【図１Ｃ】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアクティブセルの例の断面図である。
【図２Ａ】本開示の様々な実施形態による、ＡＭＤＳ−ＶＯＬＥＴ内に含まれ得る希薄カーボンナノチューブ（ＣＮＴ）ネットワークの一例の原子間力顕微鏡（ＡＦＭ）画像の図である。
【図２Ｂ】本開示の様々な実施形態による、図２ＡのＣＮＴネットワークに関する透過率対波長のグラフである。
【図３】本開示の様々な実施形態による、図２Ａの希薄ＣＮＴネットワーク上に成長した多結晶ペンタセンの再配向のＸ線回折（ＸＲＤ）および原子間力顕微鏡（ＡＦＭ）による痕跡を示す図である。
【図４】本開示の様々な実施形態による表面上のペンタセン平面配向を示す図である。
【図５】本開示の様々な実施形態による、多結晶粗面のポリ［９，９−ジオクチル−フルオレン−ｃｏ−Ｎ−（４−ブチルフェニル）−ジフェニルアミン］（ＴＦＢ）による平坦化を示す画像を含む図である。
【図６】本開示の様々な実施形態による、図５のＴＦＢ平坦化層を含む、図１ＡのＡＭＤＳ−ＶＯＬＥＴのアクティブセルの一例の断面図である。
【図７】本開示の様々な実施形態による、図６のアクティブセル内の図５のＴＦＢ平坦化層による電流効率の向上を示すグラフである。
【図８】本開示の様々な実施形態による、図６のアクティブセルのフォトダイオード反応を示すグラフである。
【図９Ａ】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアクティブセルの例の断面図である。
【図９Ｂ】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアクティブセルの例の断面図である。
【図１０】本開示の様々な実施形態による、図１Ｂ、図１Ｃ、図９Ａ、および図９Ｂのアクティブセルを示す回路図である。
【図１１】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図１２】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図１５】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図１７】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図１９】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図２２】本開示の様々な実施形態による、図１Ａのスイッチングトランジスタ（Ｓｗ−Ｔ）のレイアウトの例の平面図である。
【図１３】本開示の様々な実施形態による、図１２のＳｗ−Ｔを含む図１Ａのアクティブセルの例の断面図である。
【図１８】本開示の様々な実施形態による、図１７のＳｗ−Ｔを含む図１Ａのアクティブセルの例の断面図である。
【図２０】本開示の様々な実施形態による、図１９のＳｗ−Ｔを含む図１Ａのアクティブセルの例の断面図である。
【図２３】本開示の様々な実施形態による、図２２のＳｗ−Ｔを含む図１Ａのアクティブセルの例の断面図である。
【図１４Ａ】本開示の様々な実施形態による、図１３のアクティブセルの例を示す回路図である。
【図１４Ｂ】本開示の様々な実施形態による、図１３のアクティブセルの例を示す回路図である。
【図１６】本開示の様々な実施形態による、図１５のアクティブセルの例を示す回路図である。
【図２１】本開示の様々な実施形態による、図２０のアクティブセルの例を示す回路図である。
【図２４】本開示の様々な実施形態による、図２３のアクティブセルの例を示す回路図である。
【図２５】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアレイのレイアウトの例を示す平面図である。
【図２６】本開示の様々な実施形態による、図１ＡのＡＭＤＳ−ＶＯＬＥＴピクセルのアレイのレイアウトの例を示す平面図である。
【発明を実施するための形態】
【０００６】
本明細書において、アクティブマトリクス式希薄ソース使用可能縦型有機発光トランジスタ（ＡＭＤＳ−ＶＯＬＥＴ）に関連する様々な実施形態が開示される。ここで、図面に示されているような実施形態の説明の詳細を参照し、いくつかの図全体を通じて同様の参照符号は同様の部分を示す。
【０００７】
電力節約、コントラスト比の向上、および視野角に影響されなくなることのために、既存のディスプレイ技術からアクティブマトリクス式有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイへの技術的転換が行われている。この変換に対する障害は、バックプレーン内の薄膜トランジスタ（ＴＦＴ）からの、有機発光ダイオード（ＯＬＥＤ）によって必要とされる高駆動電流の供給である。多結晶シリコン（ポリＳｉ）をチャネル材料として使用することが高駆動電流を達成するための１つの選択肢であるが、ポリＳｉは高い製造費用を追加し、不均一性の問題がある。ＴＦＴチャネル材料に対する有機半導体材料はより安価であり得るが、有機半導体材料はポリＳｉの出力電流に対抗することができない。
【０００８】
有機半導体材料を使用して高出力電流を達成するための１つの方法は、ＴＦＴのチャネル長を短くすることである。従来の側方チャネルＴＦＴ設計では、チャネル長を短くするということは、ＴＦＴのソース端子およびドレイン端子を互いに非常に近くに配置するということである。しかしながら、これは高分解能パターニングを必要とすることに起因して高価であり得る。希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）が、この問題を回避する。ＤＣ−ＶＦＥＴのチャネル長は、半導体薄膜チャネル層の厚さによって規定され、高分解能パターニングを使用することなくサブミクロン単位のチャネル長がもたらされる。これによって、ポリＳｉ  ＴＦＴに匹敵する電力消費でＯＬＥＤを動作させるのに有用な高駆動電流が可能になる。ＤＳ−ＶＦＥＴは、それ自体が光を発するデバイスにも転換され得、それによって、ピクセルバックプレーン内に必要とされる構成要素の数が低減される。ＤＳ−ＶＦＥＴ発光組み合わせデバイスは、希薄ソース使用可能縦型有機発光トランジスタ（ＤＳ−ＶＯＬＥＴ）と称される。
【０００９】
本願は、ＤＳ−ＶＯＬＥＴを含むディスプレイ、ピクセル、およびアクティブセルの様々な実施形態を説明する。従来のＡＭＯＬＥＤピクセルでは、駆動トランジスタおよび電荷蓄積コンデンサは、ピクセル面積を占めるＯＬＥＤに隣接して存在し、したがって、口径比（ＯＬＥＤ発光面積と総ピクセル面積との比）が低減している。説明される様々な実施形態において、ＤＳ−ＶＯＬＥＴは、その構造の一部として駆動トランジスタおよび蓄積コンデンサを含み、それによって、ＤＳ−ＶＯＬＥＴがより大きくなり、したがって、発光面積が増大することが可能になる。これによって、必要とされる別個の回路構成要素がより少なくなるため、製造工程も単純化される。さらに、各ピクセル内で、ＤＳ−ＶＯＬＥＴはスイッチングトランジスタ（Ｓｗ−Ｔ）に結合され、Ｓｗ−Ｔの様々な実施形態も同様に下記に説明する。
【００１０】
図１Ａは、アクティブマトリクス式希薄ソース使用可能縦型有機発光トランジスタ（ＡＭＤＳ−ＶＯＬＥＴ）ピクセル１００の一実施形態の一例のレイアウトの平面図である。ＡＭＤＳ−ＶＯＬＥＴピクセル１００は、図１Ａに示すように導電線１２３によって包囲される領域内にあるアクティブセル１０２の一実施形態を含む。図１Ｂは、ここでは１０２ａとして示される、図１Ａに示すアクティブセル１０２の一実施形態の断面図を示す。図１Ａおよび図１Ｂに示すアクティブセル１０２は、ＤＳ−ＶＯＬＥＴ１０３の一実施形態の一例のレイアウトを含む。スイッチングトランジスタ（Ｓｗ−Ｔ）１０６（トランジスタ回路要素によって表される）は、ＤＳ−ＶＯＬＥＴ１０３、および、ここでは１２３ａ１、１２３ａ２、１２３ｂ、１２３ｃ、および１２３ｄとして示される導電線１２３に結合される。Ｓｗ−Ｔ１０６の様々な実施形態のレイアウトを下記に詳細に説明する。
【００１１】
図１Ａおよび図１Ｂに示すＡＭＤＳ−ＶＯＬＥＴピクセル１００の実施形態に含まれる導電線１２３は、各々がそれぞれのＶｄａｔａ電圧信号を提供する、ここでは１２３ａ１および１２３ａ２として示される、２つのデータ導電線１２３ａを含む。導電線１２３は、ソース導電線１２３ｂ（すなわち、Ｖｓｏｕｒｃｅ電圧信号を提供する）およびスキャン導電線１２３ｃ（すなわち、Ｖｓｃａｎを提供する）をさらに含む。加えて、導電線１２３ｄが、Ｓｗ−Ｔ１０６をＤＳ−ＶＯＬＥＴ１０３に結合する。
【００１２】
ＤＳ−ＶＯＬＥＴ１０３は、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の発光構成要素である。ＡＭＤＳ−ＶＯＬＥＴピクセル１００内に別個の駆動トランジスタおよび電荷蓄積コンデンサを含む代わりに、ＤＳ−ＶＯＬＥＴ１０３は、駆動トランジスタおよび蓄積コンデンサをＤＳ−ＶＯＬＥＴ１０３のスタック内に組み込む。駆動トランジスタおよび蓄積コンデンサをＤＳ−ＶＯＬＥＴ１０３のスタック内に含むことによって、ＤＳ−ＶＯＬＥＴ１０３とは別個の駆動トランジスタおよび蓄積コンデンサは不要である。その上、駆動トランジスタおよび蓄積コンデンサはＤＳ−ＶＯＬＥＴ１０３内に含まれるため、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の発光部分は従来のピクセルの発光部分よりも大きい。発光部分が増大することによって、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の口径比が増大する。この発光部分の増大は、ＡＭＤＳ−ＶＯＬＥＴピクセル１００が従来のピクセルと同じ光強度を出力することを可能にするが、ＡＭＤＳ−ＶＯＬＥＴピクセル１００が使用する電流密度はより低く、これによって、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の寿命が増大し得る。また、いくつかの実施形態では、Ｓｗ−Ｔ１０６は、Ｓｗ−Ｔ１０６によって消費されるピクセル面積を低減し、ＤＳ−ＶＯＬＥＴ１０３によって使用されるピクセル面積を増大させるために、小さくなるように設計される。
【００１３】
トランジスタを駆動する、薄膜トランジスタ（ＴＦＴ）アーキテクチャを使用するアクティブ・マトリクス・アレイ内の蓄積コンデンサは、駆動トランジスタの既存のゲート容量にさらなる電荷蓄積能力を提供する。総容量、すなわち、ゲート容量と蓄積コンデンサ容量との和は、アレイの動作サイクルにおけるリフレッシュ事象間のデータ電荷の大部分を保持するのに十分大きいものとする。ＤＳ−ＶＯＬＥＴ１０３のアーキテクチャは、大きなゲーティング面積、および、したがって、別個の蓄積コンデンサなしに、リフレッシュ事象間のデータ電荷の大部分を保持するのに必要とされるより多くのゲート容量を有するようなものである。これは、ゲーティング面積が、ＡＭＤＳ−ＶＯＬＥＴピクセル１００のほとんどであり得る（すなわち、５０％よりも大きい）ＡＭＤＳ−ＶＯＬＥＴピクセル１００の発光面積と同等の大きさであることができるためである。後述するように、ゲート層および基板が透明であることができるため、ＤＳ−ＶＯＬＥＴ１０３は、大きいゲーティング面積および口径比の両方を有する。しかしながら、ゲート容量が大きくなりすぎると、ＤＳ−ＶＯＬＥＴ１０３のスイッチング速度が不十分になるという懸念がある。ゲート容量が大きくなるほど、スイッチング速度は遅くなる。スイッチング速度測定値が下記に提示され、一般的にディスプレイ用途におけるＡＭＤＳ−ＶＯＬＥＴピクセル１００のスイッチング速度を制限しないよう十分に速いものとして示されている。
【００１４】
図１Ａに示すように、ＤＳ−ＶＯＬＥＴ１０３は、ゲート層１０９（ここでは１０９ａとして示す）と、ソース層１１３（ここでは１１３ａとして示す）と、能動層１１６と、ドレイン層１１９とを含む。こレラの層は、図１Ｂの記載に関連してさらに後述する。Ｓｗ−Ｔ１０６は、Ｖｄａｔａ信号を送信するデータ導電線１２３ａ１に結合され、Ｓｗ−Ｔ１０６は、導電線１２３ｄによってＤＳ−ＶＯＬＥＴ１０３のゲート層１０９ａにも結合される。Ｓｗ−Ｔ１０６は、Ｖｓｃａｎ電圧信号を提供する、Ｓｗ−Ｔ１０６のゲート１０９に結合されるスキャン導電線１２３ｃによって一定間隔で起動される。Ｓｗ−Ｔ１０６の起動によって、Ｖｄａｔａ信号がＤＳ−ＶＯＬＥＴ１０３のゲート層１０９ａに送信される。このように、Ｓｗ−Ｔ１０６はＤＳ−ＶＯＬＥＴ１０３のゲート層１０９ａに電圧（たとえば、Ｖｄａｔａ）を選択的に提供して、ＤＳ−ＶＯＬＥＴ１０３のグレースケールを制御する。Ｖｓｏｕｒｃｅ信号およびＶｄｒａｉｎ信号はそれぞれＤＳ−ＶＯＬＥＴ１０３のソース層１１３ａおよびドレイン層１１９にわたる電圧を提供する。
【００１５】
ここで図１Ｂを参照すると、ここでは１０２ａとして示される、図１Ａに示すアクティブセル１０２の一実施形態の断面図が示されている。アクティブセル１０２ａは、ここでは１０６ａとして示す、Ｓｗ−Ｔ１０６の一実施形態を含む。Ｓｗ−Ｔ１０６ａは、ＴＦＴである。アクティブセル１０２ａは、ＤＳ−ＶＯＬＥＴ１０３（ここでは１０３ａとして示す）の一実施形態も含む。ＤＳ−ＶＯＬＥＴ１０３ａおよびＳｗ−Ｔ１０６ａは各々、ここではそれぞれ１０９ａおよび１０９ｂとして示す、ゲート層１０９を含む。ゲート層１０９ａ、１０９ｂは、同じ工程にしたがって形成されてもよく、または代わりに互いに独立して形成されてもよい。ゲート層１０９ａ、１０９ｂは、可視光に対して透過性の材料を含み得る、基板層１２６と直接接触している。たとえば、基板層１２６は、ガラス、石英、プラスチック基板、および／または別の透明材料を含み得る。基板層１２６は、本来剛性であってもよく、または可撓性であってもよい。基板層１２６の可能性のあるプラスチック材料は、限定ではないが、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、およびポリエチレンナフタレート（ＰＥＮ）を含む。いくつかの実施形態では、基板層１２６は不透明であってもよく、基板層１２６は絶縁材料を含んでもよく、絶縁材料の光学的特性は一切限定されない。たとえば、いくつかの実施形態では、ＡＭＤＳ−ＶＯＬＥＴピクセル１００は、トップエミッション型ディスプレイにおいて使用されてもよく、ＡＭＤＳ−ＶＯＬＥＴピクセル１００に含まれる基板層１２６は不透明である。基板層１２６は、ステンレス鋼のような金属をも含んでもよい。金属は、機械的柔軟性を与えるために一定の厚さであり得る。基板層１２６が金属を含む実施形態では、ＡＭＤＳ−ＶＯＬＥＴピクセル１００と金属基板層１２６との間の電気的連通を防止するために絶縁ベース層がすべての他の層の前に堆積される。この絶縁ベース層は、酸化ケイ素、窒化ケイ素、またはポリイミドのような溶解処理可能絶縁ポリマーを含み得る。絶縁ベース層は、プラズマ化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、スピンコーティングまたは下記に記載する別の堆積方法によって堆積され得る。
【００１６】
ゲート層１０９ａ、１０９ｂの各々は、ゲート電極２０１と、ゲート誘電体層２０２とを含む。ゲート層１０９ａは、簡潔にするために図１Ａにおいては単一の層として示されている。ゲート電極２０１は、ＤＳ−ＶＯＬＥＴ１０３ａおよびＳｗ−Ｔ１０６ａに対応するようにパターニングされ、それぞれここでは、ＤＳ−ＶＯＬＥＴゲート電極２０１ａおよびＳｗ−Ｔゲート電極２０１ｂとして示されている。ゲート電極２０１の少なくとも一部分は、ゲート誘電体層２０２によって電気的に絶縁される。ゲート誘電体層２０２は、ＤＳ−ＶＯＬＥＴ１０３ａおよびＳｗ−Ｔ１０６ａに対応するようにパターニングされ、それぞれここでは、ＤＳ−ＶＯＬＥＴゲート誘電体２０２ａおよびＳｗ−Ｔゲート誘電体２０２ｂとして示されている。
【００１７】
いくつかの実施形態では、ゲート電極２０１は透明導電層を含み、ゲート誘電体層２０２は透明誘電体コーティングを含む。他の実施形態では、ゲート電極２０１は不透明である。ゲート電極２０１は、たとえば、有機または無機導電性材料、透明または不透明金属、半金属および／または半導体（ドープされたまたはドープされていない、好ましくはドープされている）のような、導電性材料の単一の層または複数の層を含み得る。「導体（ｃｏｎｄｕｃｔｏｒ）」という用語は、導体として取り扱われるようにそのキャリア密度を増大させるためにドープされた半導体材料または半金属を指すのに使用されることができる。ゲート電極２０１に含まれる材料のいくつかの例は、単層または多層グラフェン、カーボンナノチューブ（ＣＮＴ）の希薄ネットワークまたは非希薄層、スズをドープした酸化インジウム（ＩＴＯ）、ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレン−スルホン酸）（ＰＥＤＯＴ：ＰＳＳ）、ＺｎＯおよび／または酸化インジウムナノ粒子である。いくつかの実施形態では、ゲート誘電体層２０２は、酸化アルミニウムおよびベンゾシクロブテン（ＢＣＢ）のようなポリマーのような２層の無機材料をも含み得る。無機材料は大きい容量を提供し、ポリマーは疎水化層としての役割を果たす。これらの層は、ＰＥＣＶＤ、ＡＬＤ、スピンコーティングまたは他の既知の方法によって堆積され得る。
【００１８】
ＤＳ−ＶＯＬＥＴ１０３ａにおいて、ゲート誘電体２０２ａは、ゲート電極２０１ａをＤＳ−ＶＯＬＥＴ１０３ａに含まれる他の層から電気的に絶縁するためにゲート電極２０１ａ上に位置付けられる。ＤＳ−ＶＯＬＥＴゲート電極２０１ａおよびＳｗ−Ｔゲート電極２０１ｂは同時に堆積およびパターニングされ得る。同様に、ゲート誘電体層２０２はＤＳ−ＶＯＬＥＴゲート誘電体層２０２ａおよびＳｗ−Ｔゲート誘電体２０２ｂになるために同時に堆積およびパターニングされ得る。これらの層は別個に堆積されることもできる。
【００１９】
いくつかの実施形態では、ソース層１１３ａは浸透希薄ネットワークを含む希薄ソース材料を含むことができる。浸透希薄ネットワークは、たとえば、無機もしくは有機の、任意の低密度状態導体、ナノ構造導体もしくは半導体、ナノパターン化導体もしくは半導体、低密度状態半導体、または無機もしくは有機の、低密度状態半金属のような、任意の希薄で電気的に浸透する材料であることができる。低密度状態半金属の一例はグラフェンである。グラフェンは単層であっても多層であってもよく、穿孔を含むようにパターニングされてもよく、パターニングされなくてもよい。低密度状態導体の別の例は、金属単層および多層カーボンナノチューブを含み、これは、固有の低密度状態を有し、さらに、低密度で堆積されて希薄ネットワークと称されるものになることができる。低密度状態半導体の他の例は、半導体カーボンナノチューブおよびほぼすべての有機半導体を含む。ナノ構造半導体の例は、Ｓｉナノワイヤ、酸化亜鉛ナノワイヤ、リン化インジウムナノワイヤ、窒化ガリウムナノワイヤを含む。ナノ構造導体の例は、銀ナノワイヤ、金ナノワイヤおよびニッケルナノワイヤを含む。有機半導体（ｏｒｇａｎｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）という用語は、半導体特性を有することが知られている任意の有機ベースの小分子、オリゴマーまたはポリマーを指す。
【００２０】
本明細書において使用される場合、「希薄ネットワーク（ｄｉｌｕｔｅ  ｎｅｔｗｏｒｋ）」とは、ソース層１１３ａに含まれる穿孔を有する薄膜またはネットワークを指し、ここで、誘電体層２０２ａの相当の領域はこの薄膜またはネットワークによって被覆されない。ソース層１１３ａは、下にある表面を、たとえば、約０．１％〜約９９．９％、約３０％〜約９０％、および約５０％〜約８０％の範囲内で露出させるために十分に希薄であり得る。さらに、「浸透（ｐｅｒｃｏｌａｔｉｎｇ）」とは、（ｉ）ナノチューブまたはナノワイヤソース層１１３ａが、ソース層１１３ａの一端から他端までの電気的導通を提供するのに十分な密度のナノチューブ（すなわち、単位面積あたりのナノチューブの数）またはナノワイヤを有すること、または（ｉｉ）導体、半導体、または半金属膜が頻出する穿孔を含む（たとえば、ナノメートル範囲、ピコメートル範囲および／またはマイクロメートル範囲で出現する）が、ソース層１１３ａの一端から他端までの電気的導通を保持することを指す。希薄はグラフェンを参照することもでき、これは、低密度状態を有し、したがって穿孔とともにまたは穿孔なしに使用されることができるため、希薄ソース材料とみなされる。
【００２１】
いくつかの実施形態では、カーボンナノチューブの希薄ネットワークがＤＳ−ＶＯＬＥＴ１０３ａのソース電極として使用される。図１Ｃを参照すると、ソース層１１３ｂとして単層カーボンナノチューブの希薄ネットワークを含むアクティブセル１０２ｂの一実施形態が示されており、これはカーボンナノチューブ使用可能縦型有機発光トランジスタ（ＣＮ−ＶＯＬＥＴ））１０３ｂと称される場合がある。希薄ナノチューブ・ネットワーク・ソース層１１３ｂは、ＣＮ−ＶＯＬＥＴゲート電極２０１ａの上でＣＮ−ＶＯＬＥＴゲート誘電体２０２ａ上に位置付けられる。ＣＮ−ＶＯＬＥＴ１０３ｂの様々な実施形態、ならびにＤＳ−ＶＦＥＴおよびＤＳ−ＶＯＬＥＴ１０３の他の実施形態は、２００８年９月１０日付で提出された、「ナノチューブ使用可能ゲート電圧制御式発光ダイオード（Ｎａｎｏｔｕｂｅ  Ｅｎａｂｌｅｄ，Ｇａｔｅ−Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅｓ）」と題する、通し番号１２／６７７，４５７を有する米国特許出願公開第２０１０／０２３７３３６号明細書、２０１１年３月４日付で提出された、「電気的浸透性ソース層を含む半導体デバイスおよびその作製方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｉｎｃｌｕｄｉｎｇ  ａｎ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｅｒｃｏｌａｔｉｎｇ  Ｓｏｕｒｃｅ  Ｌａｙｅｒ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  Ｓａｍｅ）」と題する、国際出願番号ＰＣＴ／ＵＳ２０１１／０２７１５５を有する国際公開第２０１１／１０９６９３号パンフレット、および、通し番号６１／３１０，３４２を有し、２０１０年３月４日付で提出された「ナノチューブ層およびメモリ層を含む半導体デバイスならびにその作製方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｉｎｃｌｕｄｉｎｇ  ａ  Ｎａｎｏｔｕｂｅ  Ｌａｙｅｒ  ａｎｄ  ａ  Ｍｅｍｏｒｙ  Ｌａｙｅｒ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  Ｓａｍｅ）」と題する米国仮特許出願に記載されており、これらはすべて、その全体が参照により本明細書に組み込まれる。
【００２２】
図１Ｂを再び参照すると、ゲート電極２０１ａおよびソース層１１３ａは、基板１２６の重なり合った領域２１８ａを画定している。能動層１１６はソース層１１３ａ上に位置付けられ、能動層１１６は、ドープされ得る少なくとも１つの有機半導体層２０３を含む。図１Ｂに示す実施形態では、能動層１１６は、ここでは２０３ａ、２０３ｂとして示す２つの有機半導体層２０３を含む。希薄ナノチューブネットワークは、サイエンス２００４年３０５巻１２７３〜１２７６頁（［Ｓｃｉｅｎｃｅ（２００４）３０５，ｐｐ．１２７３−１２７６］）に掲載されている真空ろ過移送方法、または、スピンコーティング、ディップコーティング、ドロップキャスティング、スクリーン印刷、スプレーコーティング、蒸気ジェット印刷、ドクターブレーディング、化学気相成長、グラビア印刷、フレキソ印刷およびインクジェット印刷の方法のうちの少なくとも１つによって堆積され得る。
【００２３】
能動層１１６は、少なくとも１つの発光層２０６をさらに含む。図１Ｂに示す実施形態では、能動層１１６は、ここでは２０６ａ、２０６ｂ、および２０６ｃとして示す３つの例の発光層２０６を含む。発光層２０６は少なくとも１つの有機半導体層２０３上に位置付けられる。図１Ｂに示す実施形態では、発光層２０６ａは少なくとも１つの有機半導体層２０ｂ上に位置付けられる。発光層２０６ａは、正孔輸送層（ＨＴＬ）であり、電界発光層（ＥＬ）である発光層２０６ｂは発光層２０６ａ上に位置付けられる。電子輸送層（ＥＴＬ）である発光層２０６ｃは発光層２０６ｂ上に位置付けられる。発光層２０６はドープされてもよいし、ドープされなくてもよい。１つまたは複数のドープされたまたはドープされていない正孔注入層のような追加の層（図１Ｂには示されていない）が付加されて、ＨＴＬ２０６ａの下で、少なくとも１つの有機半導体層２０３上に位置付けられることができる。能動層１１６は、任意の有機（小分子もしくはポリマー）または無機半導体を含んでもよい。いくつかの実施形態では、発光層２０６ｂは、蛍光発光またはリン光発光する、ドープされたまたはドープされていない有機または無機半導体材料である。発光層２０６ｂに含まれる材料の例は、４，４−Ｎ，Ｎ−ジカルバゾール−ビフェニル（ＣＢＰ）内にドープされるｆａｃ−トリス（２−フェニルピリジナート）イリジウム（ＩＩＩ）（ｌｒ（ｐｐｙ）３）である。いくつかの実施形態では、発光層２０６ａは、１，１−ビス［（ジ−４−トリアミノ）フェニル］シクロヘキサン（ＴＡＰＣ）またはＮ，Ｎ’−ジ（１−ナフチル）−Ｎ，Ｎ’−ジフェニル−１，１’−ジフェニル−１，４’−ジアミン）（ＮＰＤ）を含む。いくつかの実施形態では、発光層２０６ｃは、トリス［３−（３−ピリジル）−メシチル］ボラン（３ＴＰＹＭＢ）を含む。
【００２４】
ドレイン層１１９は能動層１１６上に位置付けられる。具体的には、ドレイン層１１９は、能動層１１６内に含まれる少なくとも１つの発光層２０６上に位置付けられる。図１Ｂに示すもののようないくつかの実施形態では、ドレイン層１１９は、ここでは２０９ａ、２０９ｂとして示す２つの導電層２０９を含む。導電層２０９ａは、発光層２０６ｃに対する電子注入層（ＥＩＬ）としての役割を果たし得る。導電層２０９ｂは、アルミニウム、別の金属、および／または透明導電性材料を含み得る。いくつかの実施形態では、ドレイン層１１９も、単一の層、２層、または多層になった、有機または無機導電性材料、透明または不透明金属、半金属または半導体（ドープされたまたはされていない、好ましくはドープされている）のような、様々な導電性材料である。ドレイン層１１９に含まれる材料のいくつかの例は、単層または多層グラフェン、カーボンナノチューブの希薄ネットワークまたは非希薄層、アルミニウム、フッ化リチウム、スズをドープした酸化インジウム（ＩＴＯ）、酸化モリブデン、ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレン−スルホン酸）（ＰＥＤＯＴ：ＰＳＳ）、ＺｎＯもしくは酸化インジウムナノ粒子または金属ナノ粒子である。いくつかの実施形態では、ＤＳ−ＶＯＬＥＴ１０３ａの能動層１１６は、発光層２０６ａと発光層２０６ｂとの間に位置付けられる電子ブロッキング層をさらに含む。
【００２５】
ＤＳ−ＶＯＬＥＴ１０３がドレイン層１１９を通じて光を発する場合、これはトップエミッティングＤＳ−ＶＯＬＥＴ１０３と称される場合があるが、透明導体であるためにＩＴＯが使用されることができる。しかしながら、ＩＴＯは一般的にスパッタリングによって堆積されるため、それが一般的に下にある有機発光層にダメージを与えている。この下にある発光層を保護するために、酸化モリブデンまたは別の金属酸化物が、ＩＴＯを堆積するために熱蒸着されることができ、これは、これらの無機金属酸化物が、金属酸化物堆積後に行われることができるＩＴＯスパッタ堆積中に、材料の高エネルギー照射に対する保護障壁を提供するためである。加えて、他の実施形態は、上述の層および追加の層の組み合わせもしくはそれらの変更形態、またはその省略を含んでもよい。
【００２６】
図２Ａを参照すると、ＣＮＴネットワークの原子間力顕微鏡（ＡＦＭ）画像が示されており、ＣＮＴ表面数密度はＣＮ−ＶＯＬＥＴ１０３ｂの一実施形態のソース層１１３ｂに使用されるものに一般的なものである。図２Ｂに示すように、おおよそこの表面数密度を有する希薄ＣＮＴネットワークは非常に高い透過率２３０を有し、これは、ＣＮ−ＶＯＬＥＴ１０３ｂのいくつかの実施形態のエレクトロルミネセント発光層２０６ｂが逃げることを可能にするのに有益であり、それによって、ＣＮ−ＶＯＬＥＴ１０３ｂのエネルギー効率に対する、ＣＮＴソース層１１３ｂが被る透過率損失による影響が最小限（およそ１％）に抑えられる。可視および近赤外線スペクトルを通じて図２Ａに示されている希薄ネットワークの透過率が図２Ｂに示されており、可視波長において９８％よりも大きい。
【００２７】
図１Ｂおよび図１Ｃに示すように、いくつかの実施形態では、能動層１１６は、ここでは２０３ａ、２０３ｂとして示す２つの有機半導体層２０３を含む。有機半導体層２０３ａは、多結晶有機半導体材料を含み得、有機半導体層２０３ａは、ＤＳ−ＶＯＬＥＴ１０３のソース層１１３の少なくとも一部分をコーティングする。たとえば、図１Ｃのソース層１１３ｂをコーティングする結果として、ソース層１１３ｂに含まれるナノチューブに少なくとも部分的に起因して、有機半導体層２０３ａの上面のモルフォロジーが非常に粗くなる。
【００２８】
たとえば、カーボン・ナノチューブ・ソース層１１３ｂの直上に成長されるペンタセンは、ソース層１１３ｂのナノチューブに隣接する露出したＣＮ−ＶＯＬＥＴゲート誘電体２０２ａとは、ナノチューブに対する配向が異なる多結晶粒を核とする。ナノチューブ上の核とされる粒の具体的な配向は、有機半導体層２０３ａの高移動度面を向き、ＣＮ−ＶＯＬＥＴ１０３ｂの動作のために電流が流れる方向と一致する。したがって、高移動度面の方向は、ＣＮ−ＶＯＬＥＴ１０３ｂの性能にとって非常に好都合である。ナノチューブの上の高移動度粒は、最も速く成長する粒でもあり、したがって、高速成長粒は有機半導体層２０３ａの堆積後の最終表面トポロジにおいて高い点を形成する。
【００２９】
希薄ＣＮＴネットワーク上に成長したペンタセン多結晶粒の再配向のＸ線回折（ＸＲＤ）および原子間力顕微鏡（ＡＦＭ）による痕跡が、図３に示されている。ペンタセンは、３つの基板タイプ、すなわち、１）ＢＣＢコーティングガラス上の希薄ＣＮＴネットワーク、２）ガラス上の４５ｎｍ厚ＣＮＴ膜、および３）ＣＮＴが存在しないＢＣＢコーティングガラス基板上に、真空熱蒸着チャンバ内で１Ａ／ｓで５６０ｎｍの厚さまで成長した。４５ｎｍ厚ＣＮＴ膜のＣＮＴは基板表面全体を効率的にコーティングするため、ＣＮ−ＶＯＬＥＴに使用される希薄ＣＮＴネットワークの場合と同様に、４５ｎｍ厚膜が、ＢＣＢ領域が存在しない表面上でのペンタセン成長の実験を可能にした。図３（ａ）内のＸＲＤデータ２３３、２３６、および２３９は、それらのａ−ｂ平面がＣＮＴを有する基板の領域の上でほぼ垂直方向に向いている、および、それらのａ−ｂ平面がＣＮＴ間内のむき出しの誘電体領域の上の領域内の基板に平行に向いている、ペンタセン粒と一致する。図３（ｂ）は、ＢＣＢコーティングガラス基板上の希薄ＣＮＴネットワークのＡＦＭ画像を示す。図３（ｂ）内のＣＮＴ表面数密度は、ＣＮ−ＶＯＬＥＴ１０３ｂのいくつかの実施形態のソース電極に使用されたものと同様である。４５ｎｍＣＮＴサンプルに関する図３（ａ）のＸＲＤデータ２３３内に提示のピークが存在しないことは、ＢＣＢの露出した領域がないとき、それらのａ−ｂ平面が表面に平行に向いている粒がないことを示す。図３（ａ）において、ＢＣＢサンプル上の希薄ＣＮＴ上のペンタセンに関するＸＲＤデータ２３６は、それらのａ−ｂ平面が基板表面に平行な粒と、それらのａ−ｂ平面が基板表面にほぼ垂直な粒の両方の粒配向からのＸＲＤピークを示している。ＸＲＤデータ２３９内のむき出しのＢＣＢのＸＲＤピークは、それらのａ−ｂ平面が基板表面に平行なペンタセン粒のみが存在することを示している。これは、ＣＮＴが、ペンタセン粒をほぼ垂直な方向、すなわち、その性能を増強するＣＮ−ＶＯＬＥＴ１０３ｂ内の電荷輸送にとって好都合な方向に再配向することを核とすることを示している。４５ｎｍＣＮＴ膜およびＢＣＢ上の希薄ＣＮＴネットワーク上に成長するペンタセンのペンタセン表面の図３（ｃ）および図３（ｄ）のＡＦＭ画像は、それぞれ、４１．１ｎｍおよび５１．９ｎｍの大きい二乗平均平方根（ＲＭＳ）表面粗度値を示す。これらのＲＭＳ粗度値は、図３（ｅ）におけるむき出しのＢＣＢサンプルのＡＦＭ画像上のペンタセンに関して測定された２０．８ｎｍのＲＭＳ粗度よりも大幅に大きい。ＡＦＭデータ２３３、２３６、および２３９は、上部に続けてペンタセンが成長する基板表面上にＣＮＴが存在することによって、ペンタセンの表面ＲＭＳ粗度が大幅に増大することを示している。ペンタセンａ−ｂ平面がほぼ垂直方向に向くとき、ペンタセン分子は、それらの長軸が図４における図解に示されているように、ＣＮＴ長軸に平行であるように存在している。
【００３０】
図１Ｃに示す実施形態を参照すると、（たとえば、図３（ｄ）内のＡＦＭ画像において測定されるような）＞３０ｎｍのＲＭＳ表面粗度の結果として、有機半導体層２０３ａの平均厚さを１２０ｎｍ上回るほど高い、および、１２０ｎｍ下回るほど低い外れ値（極端に高いまたは低い膜の領域）がもたらされる。有機半導体層２０３ａの平均厚さから突出または陥没しているこれらの表面領域は、すべての発光層２０６（すなわち、２０６ａ、２０６ｂおよび２０６ｃ）の合計の厚さよりも大きい範囲にわたる。この表面粗度の結果として、発光層２０６にわたって直接短絡がもたらされる場合があり、この結果として、ＡＭＤＳ−ＶＯＬＥＴピクセル１００が動作しなくなるか、または輝度電流効率が低減する。
【００３１】
この直接短絡の問題を克服するために、非晶質溶解処理可能有機半導体層２０３ｂが、平坦化層として堆積され得る。いくつかの実施形態では、溶解処理可能非晶質有機半導体であるポリ［９，９−ジオクチル−フルオレン−ｃｏ−Ｎ−（４−ブチルフェニル）−ジフェニルアミン］（ＴＦＢ）が、平坦化層に使用されて有機半導体層２０３ｂとしての役割を果たすことができる。ＴＦＢは、トルエンまたは他の溶媒から多結晶小分子有機粗面へとスピンコーティングされることができる。多結晶粗面のＴＦＢによるこのような平坦化の例が図５に示されている。図５（ａ）は、平坦化する前のむき出しの多結晶有機粗面を示し、ＲＭＳ表面粗度は２７ｎｍである。図５（ａ）の表面は成長条件を変更することによって、図３（ｄ）の５１．９ｎｍのＲＭＳ表面粗度よりも平滑にされた。図５（ｂ）は、ＴＦＢを用いて平坦化した後の、図５（ａ）の同じ表面を示し、その結果、ＲＭＳ粗度が１０．５ｎｍに低減されている。
【００３２】
この平坦化の有効性の実験として、図６に示す構造を有するＣＮ−ＶＯＬＥＴデバイス１０３ｃが、ＴＦＢ平坦化層を有して、および有せずに作製されて、デバイス性能が比較された。図６の作製例において、基板１２６はガラスであり、ゲート電極２０１ａはスズをドープした酸化インジウム（ＩＴＯ）であり、誘電体層１０９ａは第１の層が堆積された酸化アルミニウムの原子層２０２ａであり、第２の層がＢＣＢの層２０２ｄである２層であり、ソース層１１３ｂは、ＣＮＴ表面数密度が図３ＢのＡＦＭ画像に示されるものと同様である希薄ＣＮＴネットワークであり、第１の有機半導体層２０３ａは小分子多結晶有機物であり、第２の有機半導体層２０３ｂはＴＦＢであり、第３の有機半導体層２０３ｃ（正孔注入層）は酸化モリブデンを共添加したＮＰＤであり、正孔輸送発光層２０６ａはＮＰＤであり、エレクトロルミネセント発光層２０６ｂはｌｒ（ｐｐｙ）３を共添加したＣＢＰであり、電子輸送発光層２０６ｃは３ＴＰＹＭＢであり、電子注入導電層２０９ａはフッ化リチウムであり、金属導電層２０９ｂはアルミニウムである。図６の実例において、多結晶有機半導体層２０３ａは、その粗面を表すスパイクを有して示されている。
【００３３】
図７は、カンデラ／アンペア（Ｃｄ／Ａ）単位で測定され、試験されたＣＮ−ＶＯＬＥＴ１０３ｃ（図６）の輝度の関数としてプロットされた、ＴＦＢ平坦化層による電流効率の向上を示しており、輝度はカンデラ毎平方メートル（Ｃｄ／ｍ２）単位である。ドレイン電圧（ＶＤ）が０Ｖから−９Ｖまで掃引され、ゲート電圧（ＶＧ）は−３Ｖで一定に保持された。ＴＦＢ平坦化層がないとき、電流効率２４３は２倍を超えて低下する。この電流効率の低下は、多結晶有機半導体層粗面から生じる、ＴＦＢのないＣＮ−ＶＯＬＥＴデバイス１０３ｃ内の第１の有機半導体層２０３ａと導電層２０９ａおよび２０９ｂとの間の直接短絡によるものである。ＴＦＢを有するＣＮ−ＶＯＬＥＴデバイス１０３ｃはＴＦＢがないものの２倍を超える電流効率２４６を有し、これは、有機半導体層２０３ａおよび２０３ｂが両方とも、続いて堆積される正孔注入層２０３ｃならびに発光層２０６ａ、２０６ｂおよび２０６ｃが十分に被覆されることで電流が強制的に発光層２０６ａ、２０６ｂおよび２０６を通じて進行するようにされるのに十分に平滑であり、したがってより高い電流効率を有するためである。
【００３４】
しかしながら、非晶質溶解処理可能有機半導体材料は多結晶半導体材料の移動度に対抗することはできないことに留意されたい。多結晶半導体材料の高移動度配向粒が、有機半導体層２０３ａのトポロジにおいて最も高い特徴部であるという事実によって、最も高い特徴部を軽くコーティングしながらそれらの周囲を充填し得る、制限された厚さの有機半導体層２０３ｂを使用することが可能になり、それによって、そのような層に起因する性能のあらゆる損失が低減される。有機半導体層２０３ｂは、共溶解性ドーパントをさらにドープされ得、かつ／または、界面ドーパントがこの平坦化層の堆積の前および／もしくは後に堆積され得る。可能性のあるドーパントは、ＳｂＣｌ５、ＷＯ３、酸化モリブデン、ＲｅＯ３、塩化鉄（ＩＩＩ）、酸化鉄、２，３，５，６−テトラフルオロ−７，７，８，８−テトラシアノキノジメタン（Ｆ４ＴＣＮＱ）、１，３，４，５，７，８−ヘキサフルオロテトラシアノナフトキノジメタン（Ｆ６−ＴＮＡＰ）および３，６−ジフルオロ−２，５，７，７，８，８−ヘキサシアノキノジメタン（Ｆ２−ＨＣＮＱ）を含む。有機半導体層２０３ａは、ＴＦＢまたはポリ［Ｎ，Ｎ’−ビス（４−ブチルフェニル）−Ｎ，Ｎ’−ビス（フェニル−ベンジジン］（ポリ−ＴＰＤ）のようなドープされたまたはドープされていないポリマーを含み得る。代替的な実施形態では、有機半導体層２０３ａは、ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレン−スルホネート）（ＰＥＤＯＴ  ＰＳＳ）または溶液堆積ナノ粒子層のような高導電性ポリマーを含み得る。
【００３５】
図５（ｂ）に示す平坦化表面の粗度は１０．５ｎｍである。いくつかの用途では、この粗度は大きすぎる場合があり、それによって、続いて発光層およびドレイン層を堆積して高性能デバイスを実現することが妨げられる。この粗度は、第１の平坦化層の上に第２の平坦化層をスピンコーティングすることによって低減され得る。スピンコーティングする前に、第１の層が第２の層に対して不溶性になる。これを行うための１つの方法は、第１の平坦化層を架橋して、その元の溶媒に対して不溶性にし、それによって、同じポリマーおよび溶媒溶液が再び使用されることを可能にすることである。ＴＦＢは、適切な時間期間にわたるアニーリング工程の間に一定の温度を上回って架橋可能であることが知られており、これは、ＴＦＢが、第２のＴＦＢ層を堆積する前に適切な処置によって架橋される限り、架橋可能な第１の平坦化層および第２の平坦化層として使用されることができることを意味する。前に記載したように、ＴＦＢのキャリア移動度は多結晶半導体層よりも低く、このため、複数のポリマー平坦化層を使用することによって、デバイスの直列抵抗が増大し得、その電力消費が許容可能であるよりも大きく増大する。ポリマー平坦化層をドープすることが、これを回避する１つの方法である。しかしながら、２つのポリマー平坦化層では、第２の層が第１の層よりも高濃度にドープされ得る。第１の平坦化層をドープすることができる程度には上限があり、これは、一定の点を過ぎると、キャリア密度が高すぎることに起因してオフ状態電流が増大するためにＤＳ−ＶＯＬＥＴのオン／オフ比が劣化し始めることになるためである。第１のポリマー平坦化層を架橋することによって、より高濃度にドープされた第２のポリマー平坦化層が、ＤＳ−ＶＯＬＥＴのより低い層を汚染することがないよう保護されることになる。第２のポリマー層がより高濃度にドープされることによって、ＤＳ−ＶＯＬＥＴの電力消費に対するその悪影響を最小限に抑えることができる。
【００３６】
さらに、いくつかの実施形態では、有機半導体層２０３ａならびに発光層２０６ａ、２０６ｂ、および２０６ｃは熱蒸着によって堆積されてもよい。また、有機半導体層２０３ｂはスピンコーティングによって堆積されてもよい。他の実施形態では、可溶性で移動度が高くバンドギャップが広い有機小分子が溶液内に添加されて、後述する方法のうちのいずれかによって有機半導体層２０３ａとしての役割を果たしてもよい。高移動度とは、約０．０１ｃｍ２Ｖ−１ｓ−１の電界効果キャリア移動度を指す。バンドギャップが広いことによって、薄膜固相の有機小分子は可視光を吸収しない。有機小分子は、溶媒を乾燥している間およびその後に局在化された他結晶粒を形成し得、これによって、高移動度を実現することが可能になる。しかしながら、溶解した有機小分子材料を含むそのような溶液の粘度は低い可能性があり、有機小分子の濃度を飽和点まで増大させた後でさえ、スピンコーティングまたは後述するような他の技法において十分な厚さの材料が達成可能でないほどに低い可能性がある。粘度を増大させるために、ＴＦＢまたはポリ−ＴＰＤのような可溶性非晶質ポリマーが、制御された量で添加されて、可溶性有機小分子溶媒溶液の粘度が増大し得、それによって、選択された堆積方法が適切な膜厚およびモルフォロジーを達成することが可能になる。ポリマー増粘剤を有するかまたは有しない溶液堆積小分子有機半導体層２０３ａは少なくとも、ポリマー平坦化熱蒸着小分子有機半導体層２０３ａの表面と同程度に平滑であり、それよりも平滑である可能性があり得る。他の実施形態では、有機半導体層２０３ａは、後述する堆積方法のうちの１つを通じて溶媒を乾燥している間またはその後に局在化された多結晶粒を形成し得る、バンドギャップが広く移動性が高いオリゴマーまたはポリマー材料から成ることができる。これらの局在化された多結晶粒は、堆積された薄膜が高移動度を達成することを可能にし得る。溶液堆積オリゴマーまたはポリマー有機半導体層２０３ａは少なくとも、ポリマー平坦化熱蒸着小分子有機半導体層２０３ａの表面と同程度に平滑であり、それよりも平滑である可能性があり得る。いくつかの実施形態では、以下の溶解処理可能方法および非溶解処理可能方法、すなわち、スピンコーティング、ディップコーティング、ドロップキャスティング、スクリーン印刷、スプレーコーティング、蒸気ジェット印刷、物理気相成長、温度勾配昇華、ドクターブレーディング、グラビア印刷、フレキソ印刷、熱蒸着およびインクジェット印刷が、有機半導体層２０３および発光層２０６のうちの少なくとも１つを堆積するのに使用される。
【００３７】
ここでは１２３ａ１および１２３ａ２として示すデータ導電線１２３ａ（すなわち、Ｖｄａｔａ電圧信号を提供する）、ソース導電線１２３ｂ（すなわち、Ｖｓｏｕｒｃｅ電圧信号を提供する）、およびスキャン導電線１２３ｃ（すなわち、Ｖｓｃａｎ電圧信号を提供する）を含む導電線１２３は、金属、導電性ナノ粒子を組み込まれるかまたは組み込まれないカーボンペースト、ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレン−スルホネート）（ＰＥＤＯＴＰＳＳ）のような溶解処理可能導電性ポリマー、溶解堆積導電性ナノ粒子、および導電性ナノ粒子を組み込むペーストのうちの少なくとも１つから作成され得る。導電線１２３を堆積する方法は、スパッタリング、熱蒸着、電子ビーム蒸着、電気めっき、スピンコーティング、ディップコーティング、ドロップキャスティング、ドクターブレーディング、スクリーン印刷、スプレーコーティング、グラビア印刷、フレキソ印刷、ノズルを通じたペースト堆積およびインクジェット印刷を含む。データ導電線１２３ａは、重なり合う領域内でそれ自体とソース導電線１２３ｂおよびスキャン導電線１２３ｃとの間に、それらの間の電気的連通を防止するために層間誘電体（ＩＬＤ）を有する。ソース導電線１２３ｂはＤＳ−ＶＯＬＥＴ１０３のソース層１１３ａと電気的に接触している。データ導電線１２３ａは、Ｓｗ−Ｔ１０６の一方の側への接続を提供する。Ｓｗ−Ｔ１０６の他方の側はＤＳ−ＶＯＬＥＴゲート電極２０１ａに接続する。いくつかの実施形態では、ドレイン層１１９は列（より詳細に後述する）全体において複数のアクティブセル１０２に沿った連続する層である。ＩＬＤは、重なり合った領域において、ドレイン層１１９と、ソース導電線１２３ｂおよびスキャン導電線１２３ｃの両方との間に堆積される。ＩＬＤ層は、１つまたは複数の様々な有機または無機絶縁材料を含み得る。たとえば、ＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、ＢＣＢ、またはポリイミドを含み得る。ＩＬＤ層は、ＰＥＣＶＤ、ＡＬＤ、スピンコーティングまたは上述した別の堆積方法によって堆積され得る。
【００３８】
ＣＮ−ＶＯＬＥＴ１０３ｃのカットオフ周波数が一般的なディスプレイ用途に十分であるか否かを判定するために、図６のＣＮ−ＶＯＬＥＴ１０３ｃの一実施形態のスイッチング速度が測定された。ピクセルサイズは、１ｍｍ幅ＣＮＴソース１１３ｂと１ｍｍ幅アルミニウム導電層２０９ｂとの重なりによって画定される１ｍｍ×１ｍｍであった。ＣＮＴソース層１１３ｂとＩＴＯゲート電極２０１ａとの重なり領域は１ｍｍ（ＣＮＴ幅）×３ｍｍ（ＩＴＯ幅）であり、このゲート電極はレイヤ位置整合の大きな懸念なしに適切なデバイス作製を補助するのに必要とされるよりも３倍大きいが、これは低減されて寄生容量を低減し得るため、寄生オーバーラップ容量はピクセル内のゲート容量の２倍の大きさであると推定された。デバイスは、ＣＮＴソース１１３ｂとアルミニウム導電層２０９ｂとの間に一定の電圧を与えられた。ＩＴＯゲート電極２０１ａは、方形波電圧信号を供給する関数生成器に接続され、ＣＮ−ＶＯＬＥＴ１０３ｃを、そのオン状態とオフ状態との間で振動させた。ＣＮ−ＶＯＬＥＴ１０３ｃから発せられる点滅光が、その信号がオシロスコープによって読み出される高速増幅器に接続されるＳＩフォトダイオードを用いて測定された。図８は、３ｋＨｚの周波数におけるＣＮ−ＶＯＬＥＴのフォトダイオード応答２５３および入力信号２５６を示す。カットオフ周波数がフォトダイオード応答の３ｄｂの減衰でとられ、約９．１ｋＨｚであると測定された。ピクセルゲータ容量のサイズの２倍の寄生容量を考慮して、この寄生容量のない適切に設計された１ｍｍ×１ｍｍピクセルのスイッチング速度は、この量の３倍から約２７ｋＨｚを減算した値であり得る。ハンド・ヘルド・デバイスおよびテレビ受像機の一般的なディスプレイピクセルの一般的な側方寸法は、約１００μｍ〜約４００μｍの範囲内である。１ｍｍ×１ｍｍピクセルサイズが低減すると、スイッチング速度は逆に増大する。ＣＮ−ＶＯＬＥＴ１０３ｃ（図６）の寸法がハンド・ヘルド・ディスプレイおよびテレビ受像機ディスプレイのピクセルサイズまで低減することに関するスイッチング速度の対応する増大は結果として、それぞれ約２．７ＭＨｚおよび約２００ｋＨｚの値になる。そのスイッチング速度がより低い後者の事例を考えると、１９２０×１２００ピクセルＷＵＸＧＡ大画面高精細テレビ受像機ディスプレイは、６０Ｈｚの画面リフレッシュレートについて約７２ｋＨｚを必要とする。したがって、ＣＮ−ＶＯＬＥＴ１０３ｃは、大型高精細テレビ受像機ディスプレイを含むほとんどのディスプレイ用途に対して十分なスイッチング速度を有することが予測される。
【００３９】
ＤＳ−ＶＯＬＥＴ１０３のアーキテクチャはそのスイッチング速度に関して固有の利点を有する。ＤＳ−ＶＯＬＥＴと従来のＴＦＴとの間のアーキテクチャの差によって、ＤＳ−ＶＯＬＥＴは、従来のＴＦＴのスイッチング速度を制限する同じ物理過程によって影響されない。一般的なＴＦＴのアーキテクチャは、ゲート電荷の充電および放電の速度がそのチャネルの抵抗によって制限されるようなものであり、これはＴＦＴがオフ状態にあるときは非常に高い。しかしながら、ＤＳ−ＶＯＬＥＴはそのチャネルの抵抗によって制限されず、主としてソース層１１３ａの抵抗によって制限され、これは相対的に低く、デバイスがオン状態にあるか、またはオフ状態にあるかにかかわらずほぼ一定である。当業者には周知であるように、ＴＦＴにおいて計算されるカットオフ周波数はｆＴｃ＝ｇｍ／（２πＣｇ）であり、式中、ｇｍはトランスコンダクタンスであり、Ｃｇはゲート容量である。従来のＴＦＴに関する既知のｆＴｃ式を用いてＤＳ−ＶＯＬＥＴのスイッチング速度を計算する試みにおいて、希薄ＣＮＴネットワークがＣＮ−ＶＯＬＥＴ１０３ｃを備えるソース電極１１３ｂとして使用されるとき、計算されたｆＴｃは、ＤＳ−ＶＯＬＥＴ１０３の例示的な実施形態に関して測定される実際のカットオフ周波数を大幅に過小評価することが分かった。ｆＴｃ＝ｇｍ／（２πＣｇ）を使用し、別個に測定されるＣＮ−ＶＯＬＥＴ１０３ｃのパラメータｇｍ＝３２μＡ／ＶおよびＣｇ＝３．７ｎＦを代入すると、計算されるｆＴ＝１．３ｋＨｚとなり、これは９．１ｋＨｚの測定されるカットオフ周波数ｆＴｍよりもほぼ１桁低い。しかしながら、測定されるカットオフ周波数により近くなるモデルは、抵抗Ｒおよび容量Ｃの一般的な並列ＲＣ回路についてＲＣカットオフ周波数ｆＲＣ＝１／（２πＲＣ）であったものであり、Ｒ＝５キロオームおよびＣ＝３．７ｎＦのデバイスについて測定されたＣＮＴ直列抵抗について、ｆＲＣは８．６ｋＨｚであるように計算され、これは９．１ｋＨｚの測定値にはるかに近い。概略的には、そのゲート容量を与える、そのゲート電極およびその活性領域の重なり領域２１８ａ（すなわち、ＣＮＴ間の開領域においてソース層１１３ｂおよび有機半導体層２０３ａから成る領域、ここで、ソース層１１３ａがＣＮＴを含む実施形態では層２０３ａは誘電体層２０２ａと直接接触する）によって画定されるコンデンサと直列に接続される、ＣＮ−ＶＯＬＥＴゲートの充電および放電はソース層の直列抵抗によって制限されるので、ＲＣモデルとのより良好な一致が予測される。ＣＮ−ＶＯＬＥＴは並列ＲＣ回路モデルに適合する可能性があるため、その速度は、誘電体層２０２ａの厚さを増大させるか、またはその誘電率を低減することによって、単純にそのゲート容量を低下させることによって増大する可能性があり得、これは大きい動作ゲート電圧を犠牲にする。しかしながら、従来のＴＦＴのカットオフ周波数を増大させる試みにおいてゲート容量を低減することはうまく機能せず、これは、当該技術分野において既知である、ＴＦＴに対する支配的なモデルに含まれる物理特性のためである。
【００４０】
上述のように、ＡＭＤＳ−ＶＯＬＥＴピクセル１００レイアウトによって、少なくとも、駆動トランジスタが発光層２０６と同じスタック内に含まれ、これによってＡＭＤＳ−ＶＯＬＥＴピクセル１００のより多くの面積を発光に充てることが可能になるという理由で、ＡＭＤＳ−ＶＯＬＥＴピクセル１００のより大きい口径比を可能にする。しかしながら、ＡＭＤＳ−ＶＯＬＥＴ１００内のＤＳ−ＶＯＬＥＴ１０３によって可能にされる、発光層２０６の被覆の面積がより大きくなることに伴って、いくつかの実施形態では、ここではゲート容量と称する、ソース層１１３ａとゲート電極２０１ａとの間の容量が、必要であるよりも大きくなる。必要であるよりも大きいゲート容量は、ＡＭＤＳ−ＶＯＬＥＴピクセル１００のスイッチング速度を制限し、可能性として、いくつかの用途においてＡＭＤＳ−ＶＯＬＥＴピクセル１００の有用性を制限し得る。
【００４１】
スイッチング速度を増大させる目的で、より低い誘電率を有する誘電体層２０２ａを使用すること、および／または誘電体層２０２ａの厚さを増大させることによって、ＤＳ−ＶＯＬＥＴ１０３のゲート容量が低減され得る。しかしながら、これらの方法のいずれかによってスイッチング速度を増大させることは、それに比例したゲート電圧の増大を犠牲にする。ゲート電圧が比例して増大することによって、可能性として、いくつかの用途においてＡＭＤＳ−ＶＯＬＥＴピクセル１００の有用性が制限され得る。代替的な実施態様では、ＤＳ−ＶＯＬＥＴ１０３のゲート容量は、ゲート電極２０１ａとソース層１１３ａとの間で重なり領域２１８ａの基板１２６上の面積被覆を低減することによって低減され得、それによって、ゲート電圧の比例した増大をもたらさない様式で、ＤＳ−ＶＯＬＥＴ１０３のゲート容量が低減される。このようにゲート容量を低減することによって、より大きいゲート電圧という制限的な欠点なしにＡＭＤＳ−ＶＯＬＥＴピクセル１００のスイッチング速度が増大されることが可能になる。しかしながら、重なり領域２１８ａを低減しながら大きい口径比を維持するために、遷移導電層が追加される場合がある。
【００４２】
次に図９Ａを参照すると、ここでは１０３ｄとして示されるＤＳ−ＶＯＬＥＴ１０３の一例を含む、ここでは１０２ｃとして示される、図１Ａに示すアクティブセル１０２の別の実施形態の断面図が示されている。図９Ａに示すＤＳ−ＶＯＬＥＴ１０３ｄは、いくつかの点で図１Ｂに示すＤＳ−ＶＯＬＥＴ１０３ａと異なっている。たとえば、ゲート電極２０１ａおよびソース層１１３ａは重なり領域２１８ｂを画定するが、これは図１Ｂに示す重なり領域２１８ａよりも面積が小さい。加えて、ＤＳ−ＶＯＬＥＴ１０３ｄは、発光層２０６と有機半導体層２０３との間に位置付けられる遷移導電層２２０をさらに含む。ＩＬＤ層２２３が、遷移導電層２２０とソース導電線１２３ｂとの間に位置付けられる。図９Ｂを参照すると、ここでは１０３ｅとして示すＣＮ−ＶＯＬＥＴ１０３の一例を含む、ここでは１０２ｄとして示すアクティブセルの一実施形態が示されている。ＣＮ−ＶＯＬＥＴ１０３ｅは、ＣＮ−ＶＯＬＥＴゲート電極２０１ａの上でＣＮ−ＶＯＬＥＴゲート誘電体２０２ａ上に位置付けられるソース層１１３ｂとして、単層カーボンナノチューブの希薄ネットワークを含む。図９ＡのＤＳ−ＶＯＬＥＴ１０３ｄにおけるように、ＣＮ−ＶＯＬＥＴ１０３ｅは、発光層２０６と有機半導体層２０３との間に位置付けられる遷移導電層２２０を含む。
【００４３】
遷移導電層２２０は、ソース層１１３ａ、ゲート誘電体層２０２ａ、およびゲート電極２０１ａの上に位置付けられる有機半導体層２０３からの電流を、より大きい面積の上に堆積される発光層２０６に移送し、それによって、発光領域がＡＭＤＳ−ＶＯＬＥＴピクセル１００において利用可能な面積の実質的に全体を占めることが可能になる。ＩＬＤ層２２３が、ソース導電線１２３ｂと遷移導電層２２０との間の電気的短絡を防止する。遷移導電層２２０は、たとえば、有機または無機材料、透明または不透明金属、半金属および／または半導体（ドープされたまたはドープされていない、好ましくはドープされている）のような、任意の導電性材料の単一の層または複数の層を含み得る。遷移導電層２２０のための材料のいくつかの例は、単層もしくは多層のグラフェン、カーボンナノチューブの希薄ネットワークもしくは非希薄層、スズをドープした酸化インジウム、ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレン−スルホネート）（ＰＥＤＯＴ：ＰＳＳ）、ＺｎＯ、または酸化インジウムナノ粒子を含む。
【００４４】
いくつかの実施形態では、遷移導電層２２０は発光層２０６が発する光に対して透過性である。いくつかの実施形態では、遷移導電層２２０は金属のような不透明な導体である。それらの不透明な実施形態では、ドレイン層２０９は、透明材料を含み得、ＡＭＤＳ−ＶＯＬＥＴピクセル１００は、上部発光ディスプレイ内に含まれ得、発光層２０６内で生成される光は透明ドレイン層２０９を通じて伝播する。加えて、遷移導電層２２０上の光の反射が、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の光の外部結合損失を低減する。代替的な実施態様では、遷移導電層２２０の上面は、非反射性にされることができ、黒色にされ得、それによってＡＭＤＳ−ＶＯＬＥＴピクセル１００に周囲光が照射されるときにＡＭＤＳ−ＶＯＬＥＴのコントラスト比が向上し、これは、第１の金属、および、たとえば、非晶質炭素、カーボンナノチューブ、グラフェン、グラファイト、ＰＥＤＯＴ：ＰＳＳまたはＣ６０のような次の黒色導電性コーティングの２層を用いて達成されることができる。
【００４５】
さらに、遷移導電層２２０を含むそのような実施形態は、ＤＳ−ＶＯＬＥＴ１０３の駆動トランジスタ層（すなわち、２０１ａ、２０２ａ、１１３ａ、２０３ａおよび２０３ｂ）が発光層２０６から発する光、または環境内での使用においてＡＭＤＳ−ＶＯＬＥＴピクセル１００が遭遇する外部光に対して敏感であるときに特に有用になり得る。それらの実施形態では、遷移導電層２２０は、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の安定性を向上させる、光に対する障壁をも提供する。そのような実施形態では、ＤＳ−ＶＯＬＥＴ１０３の駆動トランジスタ層（すなわち、２０１ａ、２０２ａ、１１３ａ、２０３ａおよび２０３ｂ）の面積被覆は、発光層２０６の面積被覆よりも小さい、それと同じ、またはそれよりも大きいことができる。加えて、ＤＳ−ＶＯＬＥＴ１０３の駆動トランジスタ層（すなわち、２０１ａ、２０２ａ、１１３ａ、２０３ａ、および２０３ｂ）を光から遮蔽する目的で、光吸収もしくは反射層が基板層１２６の底部もしくはゲート電極２０１ａと基板層１２６との間の中に追加され得るか、または基板層自体が不透明であり得るか、またはゲート電極２０１ａ自体が金属のような不透明および／もしくは反射材料を含み得る。
【００４６】
正電荷がソース層１１３ａから注入されてゲート電極２０１ａによって制御され、電子がドレイン層１１９から注入されて電子および正孔が発光層２０６ｂ（たとえば、ＥＬ層）内で再結合して光を発する、本明細書に記載のＤＳ−ＶＯＬＥＴ１０３の描写とともに、この構成を反転したものが本開示の精神を大幅に逸脱することなく実装されてもよい。反転ＡＭＤＳ−ＶＯＬＥＴ１００ピクセルの場合、一実施形態は、電子を有機半導体層２０３内に注入するソース層１１３を含んでもよく、これらの電子の注入はゲート電極２０１ａに印加される電圧によって制御され得る。同様に、ドレイン層１１９によって正孔が注入されてもよい。次いで、これらの正孔は発光層２０６ｂ内で注入電子と再結合して光を発し得る。追加の変形形態は、トップエミッティング反転設計、完全に透明な非反転設計、および完全に透明な反転設計を含む。
【００４７】
ここで、図１Ｂ、図１Ｃ、図９Ａおよび図９Ｂに示すアクティブセル１０２の実施形態におけるＳｗ−Ｔ１０６ａの説明に移り、Ｓｗ−Ｔ１０６ａは薄膜トランジスタ（ＴＦＴ）である。Ｓｗ−Ｔ１０６ａに含まれるゲート層１０９ｂは、Ｓｗ−Ｔゲート電極２０１ｂおよびＳｗ−Ｔゲート誘電体２０２ｂを含む。Ｓｗ−Ｔゲート電極２０１ｂは基板１２６と直接接触しており、Ｓｗ−Ｔゲート電極２０１ｂはスキャン導電線１２３ｃと電気的に接触している。図１Ｂ、図１Ｃ、図９Ａおよび図９Ｂにおける断面図に示すように、Ｓｗ−Ｔゲート誘電体２０２ｂはＳｗ−Ｔゲート電極２０１ｂの表面を被覆する。Ｓｗ−Ｔゲート誘電体２０２ｂは透明であっても不透明であってもよく、酸化アルミニウムのような無機材料、および、オクタデシルホスホン酸（ＯＤＰＡ）のような自己組織化単分子膜（ＳＡＭ）の２層を含み得る。無機材料は大きい容量を提供し、ＳＡＭは疎水化層としての役割を果たす。Ｓｗ−Ｔ１０６ａは、Ｓｗ−Ｔゲート誘電体２０２ｂ上に位置付けられる半導体層２１６をさらに含む。半導体層２１６は、透明または不透明である有機または無機半導体材料（たとえば、それぞれペンタセンまたは非晶質Ｓｉ）を含み得る。
【００４８】
図６、図１３、および図１８に示すアクティブセル１０２の様々な実施形態の断面図においては、（それぞれ）ＣＮ−ＶＯＬＥＴ１０３ｃ、１０３ｆ、および１０３ｇ実施形態のみが示されている。しかしながら、当業者によって理解されるように、ＤＳ−ＶＯＬＥＴ１０３が、図６、図１３、および図１８に示すアクティブセル１０２の様々な実施形態においてＣＮ−ＶＯＬＥＴ１０３ｃ、１０３ｆ、および１０３ｇの代わりに使用されてもよい。
【００４９】
図１０は、図１Ｂ、図１Ｃ、図９Ａ、および図９Ｂ内の断面図に示すアクティブセル１０２ａを示す回路図である。Ｓｗ−Ｔ１０６ａは、トランジスタ回路要素３０３によって表される薄膜トランジスタを含み、ＤＳ−ＶＯＬＥＴ１０３はＤＳ−ＶＯＬＥＴ回路要素３０６によって表されている。図面に示すように、Ｖｓｃａｎ信号がトランジスタ回路要素３０３のゲートに結合される。さらに、Ｖｄａｔａ信号がトランジスタ回路要素３０３のソース／ドレインに結合され、トランジスタ回路要素３０３のドレイン／ソースはＤＳ−ＶＯＬＥＴ１０３のゲートに結合される。
【００５０】
図１１は、図１Ｂ、図１Ｃ、図９Ａ、図９Ｂ、および図３に示すＳｗ−Ｔ１０６ａのレイアウト例を示す平面図である。図１１に示すレイアウトは図１Ａにおいて破線によって画定されるＳｗ−Ｔ領域１２９に対応する。図１１に示すＳｗ−Ｔ１０６ａはゲート層１０９ｂ（図１Ｂ、図１Ｃ、図９Ａ、および図９Ｂに示すＳｗ−Ｔゲート電極２０１ｂおよびＳｗ−Ｔゲート誘電体２０２ｂを含む）を含み、Ｓｗ−Ｔ１０６ａは、ゲート層１０９ｂ上に位置付けられる半導体層２１６をさらに含む。導電線１２３ｄは半導体層２１６に結合され、図１１には示されていないが、導電線１２３ｄがＤＳ−ＶＯＬＥＴ１０３のＤＳ−ＶＯＬＥＴゲート電極２０１ａに結合される。スキャン導電線１２３ｃはゲート層１０９ｂに結合され、データ導電線１２３ａは、導電線１２３ｄに結合される半導体層２１６の端部から対向する、半導体層２１６の端部に結合される。
【００５１】
次に、Ｓｗ−Ｔ１０６ａにおいて説明した実施形態のＴＦＴの代わりに様々な方法で接続される単一または複数のＤＳ−ＶＦＥＴを含むＳｗ−Ｔ設計を説明する。ＤＳ−ＶＦＥＴを含むこれらのバージョンは、ＤＳ−ＶＦＥＴおよび従来のＴＦＴ設計にまさるＤＳ−ＶＯＬＥＴ設計を利用する。手短に言えば、ＤＳ−ＶＦＥＴアーキテクチャの短いチャネル長および大きい面積電流容量によって、Ｓｗ−Ｔが同じ電流出力容量でより小さくされ、したがって、ＴＦＴを備えるＳｗ−Ｔから作成されるものよりも占有する面積がより小さくなることが可能である。これによって、ＡＭＤＳ−ＶＯＬＥＴピクセル１００の口径比がさらに増大することが可能である。
【００５２】
図１２は、ここでは１０６ｂと示すＳｗ−Ｔ１０６の一実施形態のレイアウト例を示す平面図であり、図１３は、Ｓｗ−Ｔ１０６ｂを備えるアクティブセル１０２ｅの一実施形態の断面図である。図１２に示すレイアウトは図１Ａにおいて破線によって画定されるＳｗ−Ｔ領域１２９に対応する。Ｓｗ−Ｔ１０６ｂは単一のカーボンナノチューブ使用可能縦型電界効果トランジスタ（ＣＮ−ＶＦＥＴ）を含み、これはＤＳ−ＶＦＥＴに置き換えることもできる。ＣＮ−ＶＯＬＥＴ１０３ｂの様々な実施形態、ならびにＤＳ−ＶＦＥＴおよびＤＳ−ＶＯＬＥＴ１０３の他の実施形態は、２００８年９月１０日付で提出された、「ナノチューブ使用可能ゲート電圧制御式発光ダイオード（Ｎａｎｏｔｕｂｅ  Ｅｎａｂｌｅｄ，Ｇａｔｅ−Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅｓ）」と題する、通し番号１２／６７７，４５７を有する米国特許出願公開第２０１０／０２３７３３６号明細書、２０１１年３月４日付で提出された、「電気的浸透性ソース層を含む半導体デバイスおよびその作製方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｉｎｃｌｕｄｉｎｇ  ａｎ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｅｒｃｏｌａｔｉｎｇ  Ｓｏｕｒｃｅ  Ｌａｙｅｒ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  Ｓａｍｅ）」と題する、国際出願番号ＰＣＴ／ＵＳ２０１１／０２７１５５を有する国際公開第２０１１／１０９６９３号パンフレット、および、通し番号６１／３１０，３４２を有し、２０１０年３月４日付で提出された「ナノチューブ層およびメモリ層を含む半導体デバイスならびにその作製方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｉｎｃｌｕｄｉｎｇ  ａ  Ｎａｎｏｔｕｂｅ  Ｌａｙｅｒ  ａｎｄ  ａ  Ｍｅｍｏｒｙ  Ｌａｙｅｒ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  Ｓａｍｅ）」と題する米国仮特許出願に記載されており、これらはすべて、その全体が参照により本明細書に組み込まれる。ＴＦＴを含む図１１のＳｗ−Ｔ１０６ａとは異なり、図１２のＳｗ−Ｔ１０６ｂは、希薄カーボンナノチューブ層を有するソース層１１３ｃを含むＣＮ−ＶＦＥＴである。ソース層１１３ｂおよび１１３ｃ（図１３）はＣＮ−ＶＯＬＥＴ１０３ｆを含む場合に同時に堆積され得る。同様に、ソース層１１３ａ（図１Ｂ）および１１３ｃはＤＳ−ＶＯＬＥＴ１０３を含む場合に同時に堆積され得る。また、図１２および図１３におけるＳｗ−Ｔ１０６ｂは、ソース層１１３ｃが、ＤＳ−ＶＯＬＥＴ１０３について前に列記した浸透性希薄ネットワークのいずれかを含む他のソース電極を含むことができるＤＳ−ＶＦＥＴから成ることができる。ソース層１１３ｃは、任意の、無機もしくは有機の低密度状態金属、無機もしくは有機の低密度状態半導体、または無機もしくは有機の低密度状態半金属を含むことができる。低密度状態有機半金属の一例はグラフェンを含む。グラフェンは単層であっても多層であってもよく、穿孔を含むようにパターニングされてもよく、パターニングされなくてもよい。図１３を参照すると、ＣＮ−ＶＯＬＥＴ１０３ｆの構造は図１Ｃに示す実施形態に示す構造と同じであり、任意選択的に図１Ｂ、図９Ａ、または図９Ｂに示す構造に置き換わってもよい。
【００５３】
図１Ｂ、図１Ｃ、図９Ａ、および図９Ｂに示すＳｗ−Ｔ１０６ａと同様に、図１３に示すＳｗ−Ｔ１０６ｂは、Ｓｗ−Ｔゲート電極２０１ｂおよびＳｗ−Ｔゲート誘電体２０２ｂを備えるゲート層１０９ｂを含む。Ｓｗ−Ｔゲート電極２０１ｂはスキャン導電線１２３ｃ（図１２）に結合される。Ｓｗ−Ｔゲート誘電体２０２ｂはＳｗ−Ｔゲート電極２０１ｂの表面を被覆する。Ｓｗ−Ｔゲート電極２０１ｂは透明であっても不透明であってもよく、酸化アルミニウム（たとえば、Ａｌ２Ｏ３）のような無機材料、および、ＢＣＢのようなポリマーの２層を含み得る。無機材料は大きい容量を提供し、ポリマーは疎水化層としての役割を果たす。
【００５４】
次に、Ｓｗ−Ｔ１０６ｂは、データ導電線１２３ａに結合されるソース層１１３ｃを含む。上述のように、ソース層１１３ｃは希薄カーボンナノチューブ層を含む。ソース層１１３ｃ上には半導体層２１６が位置付けられる。半導体層２１６は、単一の層もしくは複数の層、またはドープされた単一もしくは複数の層を含む。これらの層は、ペンタセンのような有機半導体材料、シリコン（非晶質、ナノ結晶／微結晶または多結晶）のような無機半導体材料を含み得る。シリコンはＰＥＣＶＤによって堆積されることができる。いくつかの実施形態では、無機である半導体層１１６の可能なｐ型ドーパントは、ＳｂＣｌ５、ＷＯ３、酸化モリブデン、ＲｅＯ３、塩化鉄（ＩＩＩ）、酸化鉄、Ｆ４−ＴＣＮＱ、Ｆ２−ＨＣＮＱまたはＦ６−ＴＮＡＰを含む。半導体層１１６がシリコンを含む他の実施形態では、可能なドーパントはホウ素（ｐ型）およびリンまたはヒ素（両方ともｎ型）を含む。
【００５５】
図１４Ａは、図１３に示すアクティブセル１０２ｅの一例を示す回路図である。図１３に示すように、導電線１２３ｄがＳｗ−Ｔ１０６ｂ内の半導体層２１６上に位置付けられて、ＤＳ−ＶＯＬＥＴ１０３またはＣＮ−ＶＯＬＥＴ１０３ｆに結合されるドレイン電極が形成される。上述のように、Ｓｗ−Ｔ１０６ｂは、図１４ＡにおいてＣＮ−ＶＦＥＴまたはＤＳ−ＶＦＥＴ回路要素３０９ａによって表されるＣＮ−ＶＦＥＴを含む。図１４Ｂは、ここでは１０２ｆとして示すアクティブセル１０２の別の例を示す回路図である。図１４Ａに示すアクティブセル１０２ｅと同様に、アクティブセル１０２ｆはＤＳ−ＶＯＬＥＴ１０３を含む。アクティブセル１０２ｆはＳｗ−Ｔ１０６ｂをも含む。さらに、Ｓｗ−Ｔ１０６ｂは、図１４ＢにおいてＣＮ−ＶＦＥＴまたはＤＳ−ＶＦＥＴ回路要素３０９ｂによって表されるＣＮ−ＶＦＥＴを含む。しかしながら、ＣＮ−ＶＦＥＴ回路要素３０９ｂでは、Ｓｗ−Ｔ１０６ｂのソース−ドレイン接続は反転される。（Ｓｗ−Ｔ１０６ｂのドレイン電極の代わりに）Ｓｗ−Ｔ１０６ｂのソース電極（すなわち、ソース層１１３ｃ）は、ＣＮ−ＶＯＬＥＴ１０３のゲート電極２０１ａに対する電気的接続を可能にする導電線１２３ｄに結合される。したがって、アクティブセル１０２ｆにおいて、ドレイン電極はデータ導電線１２３ａ１によって形成される。
【００５６】
図１５は、ここでは１０６ｃと示すＳｗ−Ｔ１０６の一実施形態のレイアウト例を示す平面図であり、図１６は、図１５に示す平面図に示すＳｗ−Ｔ１０６ｃを備えるアクティブセル１０２ｇの一実施形態を含む回路図である。図１５に示すレイアウトは図１Ａにおいて破線によって画定されるＳｗ−Ｔ領域１２９に対応する。図１５および図１６を参照すると、図示されているＳｗ−Ｔ１０６ｃは二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴを含む。図１６では、Ｓｗ−Ｔ１０６ｃに含まれる二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴは、二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴ回路要素３１２によって表される。二重側方ＣＮ−ＶＦＥＴは、反転ソース層１１３ｃ、１１３ｄおよびドレイン電極を用いて並列に結合されて並んで位置付けられる２つのＣＮ−ＶＦＥＴを含み、２つのＣＮ−ＶＦＥＴは共通のゲート層１０９ｂを共有する。同様に、二重側方ＤＳ−ＶＦＥＴは、反転ソース層１１３ｃ、１１３ｄおよびドレイン電極を用いて並列に結合されて並んで位置付けられる２つのＤＳ−ＶＦＥＴを含み、２つのＤＳ−ＶＦＥＴは共通のゲート層１０９ｂを共有する。
【００５７】
Ｓｗ−Ｔ１０６ｃ（すなわち、二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴを含む）は、データ導電線１２３ａからのＤＳ−ＶＯＬＥＴゲート電極２０１ａに電荷を供給し、当該ゲート電極から電荷を除去することを通じて、Ｓｗ−Ｔ１０６ｂよりも良好な電流制御を可能にする。対照的に、図１２、図１３、図１４Ａ、および１４ＢのＳｗ−Ｔ１０６ｂ（すなわち、単一のＣＮ−ＶＦＥＴまたはＤＳ−ＶＦＥＴを含む）が順方向バイアスされるとき、電流はソース層１１３ｃから導電線１２３ｄへ（すなわち、ソースからドレインへ）進行し、電流は、指定グレースケールにおいてＤＳ−ＶＯＬＥＴ１０３を動作させるのに適切な量の電荷を付加するのに十分に制御される。しかしながら、Ｓｗ−Ｔ１０６ｂが逆方向バイアスされるとき、導電線１２３ｄからソース層１１３ｃへ（すなわち、ドレインからソースへ）進行する電流は十分に制御されず、結果としてアクティブセル１０２のリフレッシュ事象間の時間の中でＤＳ−ＶＯＬＥＴゲート電極２０１ａ上に蓄積される電荷の損失がもたらされる。リフレッシュ事象は、指定行のスキャン導電線１２３ｃの電圧を脈動させ、それによって、指定列のデータ導電線１２３ａからの電荷によってＤＳ−ＶＯＬＥＴ１０３のＤＳ−ＶＯＬＥＴゲート電極２０１ａを充電することによって、アクティブセル１０２をアドレス指定することを含む。電荷の進行をＤＳ−ＶＯＬＥＴ１０３のゲートへと、当該ゲートからとで等しく良好に制御することによって、ＡＭＤＳ−ＶＯＬＥＴピクセル１００が首尾よく動作することが可能になる。
【００５８】
Ｓｗ−Ｔ１０６ｃに含まれる二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴのゲート層１０９ｂ、ソース層１１３ｃ、１１３ｄ、半導体層２１６ｂ、２１６ｃは、Ｓｗ−Ｔ１０６ｃの層が図１５に示すレイアウト例に示すようにパターニングされることを除いて、上述のＳｗ−Ｔ１０６ｂと同じ作製工程を使用して作成され得る。加えて、ソース層１１３ｃ、１１３ｄは、同じパターニング層の一部と同時に堆積され得る。同様に、半導体層２１６ｂ、２１６ｃも、同じパターニング層の一部と同時に堆積され得る。これらの層の構成は図１５に示す例において図示されている。Ｓｗ−Ｔ１０６ｃのいくつかの実施形態では、図１５内の下側の単一のＣＮ−ＶＦＥＴまたはＤＳ−ＶＦＥＴのドレイン電極を形成する導電線１２３ｄ、および、図１５内の上側の単一のＣＮ−ＶＦＥＴまたはＤＳ−ＶＦＥＴのドレイン電極を形成する導電線１２３ａは、二重側方ＣＮ−ＶＦＥＴまたは二重側方ＤＳ−ＶＦＥＴの半導体層２１６ｂ、２１６ｃと接触すると電子または正孔に対するショットキーバリア＞０．１ｅＶを形成する材料を含み得る。
【００５９】
図１７は、ここでは１０６ｄと示すＳｗ−Ｔ１０６の別の実施形態のレイアウト例を示す平面図であり、図１８は、Ｓｗ−Ｔ１０６ｄを備えるアクティブセル１０２ｈの一実施形態の断面図である。図１７に示すレイアウトは図１Ａにおいて破線によって画定されるＳｗ−Ｔ領域１２９に対応する。この実施形態では、Ｓｗ−Ｔ１０６ｄは二重反転ＣＮ−ＶＦＥＴまたは二重反転ＤＳ−ＶＦＥＴを備える。図１８には、二重反転ＣＮ−ＶＦＥＴを備えるＳｗ−Ｔ１０６ｄの一実施形態が描かれている。二重反転ＣＮ−ＶＦＥＴおよび二重反転ＤＳ−ＶＦＥＴは、それぞれ単一のＣＮ−ＶＦＥＴおよびＤＳ−ＶＦＥＴに類似する設計を有し、少なくとも１つの差は、ドレイン層として機能するもう１つのソース層１１３ｅが加わっていることである。ソース層１１３ｅは、Ｓｗ−Ｔ１０６ｄが二重反転ＣＮ−ＶＦＥＴを備える場合には希薄カーボン・ナノチューブ・ネットワークを含み、ソース層１１３ｅは導電線１２３ｄに結合される。図１７および図１８に示すように、Ｓｗ−Ｔゲート誘電体２０２ｃおよびＳｗ−Ｔゲート電極２０１ｃを含むゲート層１０９ｃが、ソース層１１３ｅ上に位置付けられる。
【００６０】
二重反転ＣＮ−ＶＦＥＴまたは二重反転ＤＳ−ＶＦＥＴのゲート層１０９ｂ、ソース層１１３ｃ、半導体層２１６は、Ｓｗ−Ｔ１０６ｄの層が図１７に示すレイアウト例に示すようにパターニングされることを除いて、上述のＳｗ−Ｔ１０６ｂと同じ様式で同じ材料から作成され得る。層の被覆は図１７および図１８に示す例に示されている。たとえば、ソース層１１３ｅは半導体層２１６上に堆積され、第２のゲート層１０９ｃはソース層１１３ｅ上に堆積される。図１８に示すように、第２のゲート層１０９ｃは、ソース層１１３ｅ上に堆積されるＳｗ−Ｔゲート誘電体２０２ｃと、Ｓｗ−Ｔゲート誘電体２０２ｃ上に堆積されるＳｗ−Ｔゲート電極２０１ｃとを含む。Ｓｗ−Ｔゲート誘電体２０２ｃは、単一の絶縁層または複数の絶縁層であり得る。Ｓｗ−Ｔゲート電極２０１ｃは、金属（たとえば、アルミニウム（Ａｌ））、ＴＣＯ（たとえば、ＩＴＯ）、および／もしくはその２つの混合物、またはカーボンナノチューブ、グラフェン、ＰＥＤＯＴ：ＰＳＳおよび導電性ナノ粒子を含む他の導電性材料であり得る。図１７および図１８に示すＳｗ−Ｔ１０６ｄの実施形態は、Ｓｗ−Ｔ１０６ｃ（すなわち、二重側方ＣＮ−ＶＦＥＴおよび二重側方ＤＳ−ＶＦＥＴを含む）とは異なっているが、Ｓｗ−Ｔ１０６ｂ（すなわち、単一のＣＮ−ＶＦＥＴおよび単一のＤＳ−ＶＦＥＴを含む）にまさる類似の電流制御の利点を提供する。
【００６１】
図１９は、ここでは１０６ｅと示すＳｗ−Ｔ１０６の別の実施形態のレイアウト例を示す平面図であり、図２０は、Ｓｗ−Ｔ１０６ｅを備えるアクティブセル１０２ｊの一実施形態の断面図である。図１９に示すレイアウトは図１Ａにおいて破線によって画定されるＳｗ−Ｔ領域１２９に対応する。この実施形態では、Ｓｗ−Ｔ１０６ｅは反転直列二重ＣＮ−ＶＦＥＴまたは反転直列二重ＤＳ−ＶＦＥＴを備える。図１９および図２０には、反転直列ＤＳ−ＶＦＥＴを備えるＳｗ−Ｔ１０６ｅの実施形態が描かれている。反転直列二重ＤＳ−ＶＦＥＴは、単一のＤＳ−ＶＦＥＴに類似の設計を有し、少なくとも１つの差は、第２の、直列接続されるが極性が反転されたＤＳ−ＶＦＥＴのソース層として機能するもう１つのソース層１１３ｆが加わっていることである。ソース層１１３ｆは、希薄ナノチューブネットワークを含む、ＤＳ−ＶＦＥＴまたはＤＳ−ＶＯＬＥＴについて上述したすべての材料を含む。ソース層１１３ｆは導電線１２３ｄに結合される。Ｓｗ−Ｔ１０６ｅのドレイン電極１２３ｅは図１９および図２０に示す両方のＤＳ−ＶＦＥＴの間で共有される。図２１は、回路要素３１３として示す反転直列二重ＤＳ−ＶＦＥＴ  Ｓｗ−Ｔ１０６ｅを含むアクティブセル１０２ｊの回路図を示す。
【００６２】
反転直列二重ＤＳ−ＶＦＥＴのゲート層１０９ｂ、ソース層１１３ｆおよび１１３ｇ、半導体層２１６は、Ｓｗ−Ｔ１０６ｅの層が図１９および図２０に示すレイアウト例に示すようにパターニングされることを除いて、上述のＳｗ−Ｔ１０６ｂと同じ様式で同じ材料から作成され得る。Ｓｗ−Ｔ１０６ｅのいくつかの実施形態では、ドレイン電極１２３ｅは、反転直列二重ＤＳ−ＶＦＥＴの半導体層２１６ｂと接触すると電子または正孔に対するオーム性接触バリア＜０．２ｅＶを形成する材料を含み得る。図１９および図２０に示すＳｗ−Ｔ１０６ｅの実施形態は、Ｓｗ−Ｔ１０６ｃ（すなわち、二重側方ＣＮ−ＶＦＥＴおよび二重側方ＤＳ−ＶＦＥＴを含む）とは異なっているが、Ｓｗ−Ｔ１０６ｂ（すなわち、単一のＣＮ−ＶＦＥＴおよび単一のＤＳ−ＶＦＥＴを含む）にまさる類似の電流制御の利点を提供する。
【００６３】
Ｓｗ−Ｔ１０６の別の実施形態は、反転直列二重ＤＳ−ＶＦＥＴ実施形態において各ＤＳ−ＶＦＥＴの極性を反転させることを含み、図２２、図２３、および図２４に示され、ここではＳｗ−Ｔ１０６ｆとして示される。図２３は、Ｓｗ−Ｔ１０６ｆを備えるアクティブセル１０２ｋの一実施形態の断面図である。Ｓｗ−Ｔ１０６ｆのＤＳ−ＶＦＥＴは、図２２および図２３に示す別個にパターニングされるドレイン電極と共通のソース電極１１３ｈを共有する。図２４は、その回路要素が３１４として示されている反転直列二重ＤＳ−ＶＦＥＴ  Ｓｗ−Ｔ１０６ｆの回路図を示す。
【００６４】
図２５は、ここでは１２００ａとして示す、ＡＭＤＳ−ＶＯＬＥＴピクセル１００のアレイ１２００の実施形態のレイアウト例を示す平面図である。各ＡＭＤＳ−ＶＯＬＥＴピクセル１００は各々同じ色の光を発し、各ＡＭＤＳ−ＶＯＬＥＴピクセル１００は上記の実施形態のいずれかによるアクティブセル１０２を含む。アクティブセル１０２は、ｎ列×ｍ行のアレイ１２００ａにレイアウトされ、各アクティブセル１０２のロケーションは座標（ｎ，ｍ）によって指定され、ｎは列番号であり、ｍは行番号である。各アクティブセル１０２は、ディスプレイパネルにその周辺で据え付けられ得る外部制御回路によって提供されるＶｓｃａｎ−ｎおよびＶｄａｔａ−ｍ信号によってアドレス指定可能である。Ｖｄｒａｉｎ−ｍ電圧信号はすべて、指定電圧を提供する単一の電圧源に接続され得る。Ｖｓｏｕｒｃｅ電圧信号はすべて、指定電圧を提供する単一の電圧源に接続され得る。
【００６５】
図２６は、ここでは１２００ｂとして示す、ＡＭＤＳ−ＶＯＬＥＴピクセル１００のアレイ１２００の別の実施形態のレイアウト例を示す平面図である。各ＡＭＤＳ−ＶＯＬＥＴピクセル１００は、上記の実施形態のいずれかによる、各々が異なる色（たとえば、赤、青、緑）を発する３つのアクティブセル１０２を含む。１つの実施形態では、ＡＭＤＳ−ＶＯＬＥＴピクセル１００は隣り合う３つのアクティブセル１０２を含み、１つのアクティブセル１０２は赤（Ｒ）であり、１つは緑（Ｇ）であり、他は青（Ｂ）である。反復アクティブセル１０２は、ｎ列×ｍ行の行列にレイアウトされ、各反復セルのロケーションは座標（ｎ，ｍ）によって指定され、ｎは列番号であり、ｍは行番号である。各列Ｃｎは図２６に示すように３色に分割される。列Ｃｎは、列色にしたがって個々の列に分割される（たとえば、Ｒｎ（赤）、Ｇｎ（緑）およびＢｎ（青））。
【００６６】
様々な色実現方法にしたがってアクティブセル１０２の様々な色が達成され得る。第１の色実現方法では、色は、それぞれのアクティブセル１０２内のＤＳ−ＶＯＬＥＴ１０３の発光層２０６ｂ（すなわち、ＥＬ層）に使用される材料の選択によって決定される。言い換えれば、発光層２０６ｂに含まれる材料は、所望の色、Ｒ、Ｇ、またはＢのいずれかを発する。第２の色実現方法では、発光層２０６ｂに含まれる材料が白色光を発するように選択され、適切な色フィルタ層が、指定のＲ、ＧまたはＢ色が色フィルタ層を通じて伝播することを可能にするように採用される。色フィルタ層は、（たとえば、発光層２０６ｂからの光が基板層１２６を通じて発せられるボトムエミッション型ディスプレイでは）指定色が、所望される領域内で、基板層１２６の反対側または基板１２６とゲート層１０９ａとの間に配置され得る。トップエミッション型ディスプレイ（発光層２０６ｂからの光がＤＳ−ＶＯＬＥＴ１０３のドレイン層（複数の場合もあり）１１９を通じて発せられる）の場合、色フィルタ層はドレイン層（複数の場合もあり）１１９の上に配置され得る。第３の色実現方法では、発光層２０６ｂが青色光を発し、それぞれＲおよびＧアクティブセル上でＲおよびＧ光を実現するように適切な色変更層が採用される。色変更層の位置は、第２の色実現方法における色フィルタ層に使用されるものと同様であり得る。
【００６７】
前述の実施形態のすべては、当業者に既知の従来のパターニング方法を使用することを想定している。従来のフォトリソグラフィは、フォトレジストを堆積する前に基板全体の上に堆積された対象の材料のエッチング除去（ウェットまたはドライのいずれか）のような後続の工程段階のためのパターンを画定するために使用される、広く使用されている方法である。フォトレジストは、所望の領域を一般的には紫外線（ＵＶ）光で曝露することによってパターンを作成するのに使用されるポリマー材料である。ＵＶ光曝露の後、ポジ型／ネガ型フォトレジストの曝露された／曝露されていない領域が、現像液に可溶性になる。フォトレジストはまた、基板全体を被覆し、一般的にスピンコーティングによって堆積される。エッチング除去以外の方法も同様に利用されてもよい。金属を画定するのに一般的に使用されるリフトオフプロセスのような方法も、他の材料タイプに使用されてもよい。リフトオフ法では、たとえば金属であり得る対象の材料が堆積される前にフォトレジストが被着される。一般的にリフトオフレジストと称される、一般的にこの用途のために特別に設計されるフォトレジストは、次いで、ＵＶ光曝露および現像液内でのパターン現像の、従来のフォトリソグラフィ工程段階を受ける。パターンがリフトオフレジストに転写された後、金属はスパッタリングのような従来の方法によって堆積され得る。金属が堆積された後、リフトオフレジストがまだ存在する領域が溶媒内で溶解され得、金属はそれらの領域において、所望のレイアウトを有するパターン化金属層を残してリフトオフされ得る。また、グラビア印刷、フレキソ印刷、インクジェット印刷および蒸気ジェット印刷のような、セルフパターニングである方法について、従来のフォトリソグラフィは必要でない場合がある。
【００６８】
本願に含まれるすべての図面は縮尺されていない。有機半導体層は必ずしも有機であるようには限定されない。他の実施形態では、有機半導体層は無機であってもよく、この場合、それらは半導体層であるに過ぎない。可能な無機半導体は、シリコン（非晶質、単結晶、微／ナノ結晶および多結晶）およびナノ粒子を含む。
【００６９】
上記の実施形態は、本開示の原理を明瞭に理解するために記載される実施態様の可能な例に過ぎないことが強調されるべきである。本開示の精神および原理から大幅に逸脱することなく上記の実施形態に多くの変更および改変を行うことができる。本明細書において、すべてのこのような改変および変更が本開示および本願の範囲内に含まれることが意図されている。
【００７０】
比、濃度、量、および他の数値データは本明細書において範囲形式で表現されている場合があることに留意されたい。このような範囲形式は簡便で簡潔にするために使用されており、したがって、範囲の限界として明示的に記載されている数値を含むだけでなく、その範囲内に包含されるすべての個々の数値または部分範囲を、各数値および部分範囲が明示的に記載されているように含むように、柔軟に解釈されるべきであることを理解されたい。例示として、「約０．１％〜約５％」の濃度範囲は、明示的に記載されている約０．１ｗｔ％〜約５ｗｔ％の濃度を含むだけでなく、示されている範囲内の個々の濃度（たとえば、１％、２％、３％、および４％）および部分範囲（たとえば、０．５％、１．１％、２．２％、３．３％、および４．４％）をも含むように解釈されるべきである。「約（ａｂｏｕｔ）」という用語は、数値の有効数字による従来の丸めを含むことができる。加えて、「約『ｘ』〜『ｙ』」という語句は、「約『ｘ』〜約『ｙ』」を含む。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成25年8月7日(2013.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディスプレイパネルであって
ピクセルのアレイを含み、少なくとも１つのピクセルは、
スイッチングトランジスタと、
前記スイッチングトランジスタに結合される駆動トランジスタであって、該駆動トランジスタは、前記スイッチングトランジスタによる起動に応答して光を発するように構成され、該駆動トランジスタは、前記スイッチングトランジスタに結合される希薄ソース使用可能縦型有機発光トランジスタ（ＤＳ−ＶＯＬＥＴ）である、駆動トランジスタと
を含む、ディスプレイパネル。
【請求項２】
前記ＤＳ−ＶＯＬＥＴは、
基板層と、
ゲート電界を提供するための、前記基板上に位置付けられるゲート電極と、
希薄ソース材料を含むソース層と、
前記ゲート電極と前記ソース層との間に置かれる誘電体層であって、該誘電体層は前記ゲート電極上に位置付けられる、誘電体層と、
ドレイン層であって、該ドレイン層は、前記ソース層によって注入されるもう一方の電荷と相補的である電荷を注入するための導体を含む、ドレイン層と、
前記ソース層と前記ドレイン層との間に配置される能動層であって、前記電荷は結合して光子を生成し、前記ソース層と該能動層との間の電荷注入はゲート電界によって変調される、能動層と
を含む、請求項１に記載のディスプレイパネル。
【請求項３】
前記希薄ソース材料は浸透性希薄ネットワークを含む、請求項２に記載のディスプレイパネル。
【請求項４】
前記希薄ソース材料は穿孔を含むようにパターニングされるグラフェンを含む、請求項２に記載のディスプレイパネル。
【請求項５】
前記希薄ソース材料はカーボンナノチューブの希薄ネットワークを含む、請求項２に記載のディスプレイパネル。
【請求項６】
前記スイッチングトランジスタは希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項７】
前記ＤＳ−ＶＦＥＴのソース層は浸透性希薄ネットワークを含む、請求項６に記載のディスプレイパネル。
【請求項８】
前記ＤＳ−ＶＦＥＴはカーボンナノチューブ使用可能縦型電界効果トランジスタ（ＣＮ−ＶＦＥＴ）であり、該ＣＮ−ＶＦＥＴの前記ソース層はカーボンナノチューブの希薄ネットワークを含む、請求項８に記載のディスプレイパネル。
【請求項９】
前記スイッチングトランジスタは、並列に結合される第１のＤＳ−ＶＦＥＴと第２のＤＳ−ＶＦＥＴとを含む二重側方希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【請求項１０】
前記スイッチングトランジスタは二重反転希薄ソース使用可能縦型電界効果トランジスタ（ＤＳ−ＶＦＥＴ）を含む、請求項１に記載のディスプレイパネル。
【国際調査報告】
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