(57)【要約】  第１の導電型を有する半導体基板を備える半導体整流器が提供される。エピタキシャル層が基板上に形成される。エピタキシャル層は第１の導電型を有し、基板よりも更に低濃度にドープされる。複数のフローティングゲートがエピタキシャル層に形成され、金属層がエピタキシャル層上に配置され、それらの間にショットキー接触を形成する。第１の電極が金属層上に形成され、第２の電極が基板の裏側に形成される。
2014508407.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板と、
前記第１の導電型を有する基板上に形成され、前記基板より更に低濃度にドープされているエピタキシャル層と、
前記エピタキシャル層に形成される複数のフローティングゲートと、
前記エピタキシャル層上に配置される金属層であって、それらの間でショットキー接触を形成する、金属層と、
前記金属層上に形成される第１電極、及び前記基板の裏側に形成される第２電極と、
を含む、半導体整流器。
【請求項２】
前記複数のフローティングゲートが、前記エピタキシャル層に形成される少なくとも１つのトレンチに配置される、請求項１に記載の半導体整流器。
【請求項３】
前記トレンチの底部及び側壁をライニングする絶縁層をさらに含む、請求項２に記載の半導体整流器。
【請求項４】
トレンチに配置される複数の誘電体層をさらに含み、前記複数のフローティングゲートが、隣接する誘電体層の間にそれぞれ挿入される複数の導電層を含む、請求項１に記載の半導体整流器。
【請求項５】
前記複数の導電層は、複数のＡｌ層である、請求項４に記載の半導体整流器。
【請求項６】
前記複数の導電層は、複数のドープされたポリシリコン層である、請求項４に記載の半導体整流器。
【請求項７】
前記金属層がニッケルであり、前記エピタキシャル層はシリコンを含み、シリサイド層が前記ニッケルとエピタキシャル層との間の界面に形成される、請求項１に記載の半導体整流器。
【請求項８】
第１の導電型の半導体ボディーを提供する段階と、
前記半導体ボディーの表面に複数のトレンチをエッチングし、メサが隣接するトレンチの間に残存するようにし、前記トレンチのそれぞれが側壁及び底部を有する、段階と、
前記トレンチのそれぞれに複数のフローティングゲートを形成する段階と、
前記メサの表面に金属層を形成し、それとともにショットキー接触が形成される、段階と、
を含む、整流器を製作する方法。
【請求項９】
前記半導体ボディーは、第１の導電型を有する半導体基板と、前記第１の導電型を有する基板上に形成され、前記基板より更に低濃度にドープされているエピタキシャル層と、を含む、請求項８に記載の方法。
【請求項１０】
前記トレンチのそれぞれに複数のフローティングゲートを形成する段階が、前記トレンチのそれぞれにおいて誘電材料及び導電材料の複数の交互層を形成する段階を含む、請求項８に記載の方法。
【請求項１１】
前記複数の交互層のそれぞれを形成する段階が、前記誘電材料または導電材料を堆積及びエッチバックする段階を含む、請求項１０に記載の方法。
【請求項１２】
前記導電材料はＡｌである、請求項１０に記載の方法。
【請求項１３】
前記導電材料はドープされたポリシリコンである、請求項１０に記載の方法。
【請求項１４】
前記金属層はニッケルであり、エピタキシャル層はシリコンを含み、前記ニッケルとエピタキシャル層との間の界面にシリサイド層が形成される、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、半導体デバイスに関し、より具体的にはトレンチＭＯＳデバイスのためのゲート構造に関する。
【背景技術】
【０００２】
通常、ショットキーダイオードは、典型的に単結晶シリコンで作られた高濃度にドープされた半導体基板を含む。第２層がその基板を覆う。ドリフト領域と呼ばれるその第２層は、基板と同じ導電型のキャリアを有する材料でより少なく高濃度にドープされる。金属層または金属シリサイド層は、低濃度にドープされたドリフト領域とともにショットキー接触を形成し、ダイオードアノードを形成する。
【０００３】
ショットキーダイオードなどのユニポーラ部品を形成する場合、２つの対立する制約が生じる。特に、その部品は、高いブレークダウン電圧を有する一方、最も低い可能なオン状態抵抗（ｔｈｅ  ｌｏｗｅｓｔ  ｐｏｓｓｉｂｌｅ  ｏｎ−ｓｔａｔｅ  ｒｅｓｉｓｔａｎｃｅ）（Ｒｏｎ）を示さなくてはならない。オン状態抵抗を最小化することは、より少なくドープされた層の厚さを最小化すること及びこの層のドーピングを最大化することを課す。反対に、高い逆ブレークダウン電圧を得るために、等電位面が強力に湾曲される領域の生成を回避すると同時に、より少なくドープされた層のドーピングは最小化されるべきであり、その厚さは最大化されるべきである。
【０００４】
これらの対立する制約を調整するために様々な解決策が提供されてきたが、それはトレンチＭＯＳキャパシタンスショットキーダイオード構造の開発につながり、それはトレンチＭＯＳバリアショットキー（ＴＭＢＳ）ダイオードと呼ばれる。このような構造の一例では、例えば高濃度にドープされたＮ型ポリシリコン領域などの導電性領域が、下部の基板よりもより少なく高濃度のＮ型でドープされた厚いドリフト領域の上部部分に形成される。絶縁層は、その厚い層から導電性領域を絶縁する。アノード層が全体の構造を覆い、絶縁された導電性領域の上部面と接触し、低濃度でドープされたドリフト領域とともにショットキー接触を形成する。
【０００５】
逆バイアスされる場合、絶縁された導電性領域は、ドリフト領域内に側方枯渇（ａ  ｌａｔｅｒａｌ  ｄｅｐｌｅｔｉｏｎ）をもたらし、それはこの層における等電位面の分配を修正する。このことは、ドリフト領域のドーピングの増大を可能にし、故に逆ブレークダウン電圧に悪影響を及ぼすことなく、オン状態抵抗を低減する。
【０００６】
図１は、従来型ＴＭＢＳショットキーダイオードまたは整流器の簡略化された部分図である。ダイオードは、その上に低濃度でドープされたＮ型エピタキシャル層２が形成される高濃度でドープされたＮ型シリコンウェハ１から形成される。このエピタキシャル層には開口が形成され、それは例えば、トレンチ形状であり得る。導電性領域３がその開口に形成され、それは例えば、ドープされたポリシリコンで作られる。絶縁層４は、各導電性領域とその対応する開口（例えばトレンチ）の壁との間に挿入される。絶縁層４は、例えば熱酸化によって形成され得、開口は、共形堆積（ｃｏｎｆｏｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ）によってポリシリコンで充填され得、その後平坦化ステップが続き得る。この後、単結晶シリコンの上部及びポリシリコン充填領域の上部にシリサイド５及び６を形成することができる、例えばニッケルなどの金属が堆積される。一旦シリサイドが形成されると、シリコンと反応しなかった金属は選択的エッチングによって除去される。この後、アノード金属堆積７が上部面側に形成され、カソード金属堆積８が下部面側に形成される。
【０００７】
平坦構造の代わりにトレンチ構造を使用することは、（略２ミクロン幅のトレンチに対して）追加で略２０Ｖの阻止能力を作り出す。この増加は、エピタキシャル層の表面からトレンチの底部までのピーク電場の再配置及びシリコンにおける電場の再分配に起因する。この追加の阻止能力の重要性は、より高い阻止電圧に対しては低下する。例えば、２０Ｖは８０Ｖデバイスに対しては阻止電圧の２５％の増加を示すが、１８０Ｖデバイスに対しては１１％の増加を示すのみである。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明によると、第１の導電型を有する半導体基板を備える半導体整流器が提供される。エピタキシャル層はその基板上に形成される。エピタキシャル層は第１の導電型を有し、その基板よりも更に低濃度にドープされている。複数のフローティングゲートがそのエピタキシャル層に形成され、金属層がそのエピタキシャル層上に配置され、それらの間にショットキー接触を形成する。第１電極が金属層の上に形成され、第２電極が基板の裏側に形成される。
【０００９】
本発明の別側面によると、それを含む整流器を製作する方法が提供される。その方法は、第１の導電型の半導体ボディーを提供する段階と、複数のトレンチをその半導体ボディーの表面にエッチングして、メサが隣接するトレンチの間に残るようにする段階と、を含む。それぞれのトレンチは、側壁及び底部を有する。複数のフローティングゲートが、各トレンチに形成される。金属層がそのメサの表面上に形成され、それとともにショットキー接触が形成される。
【図面の簡単な説明】
【００１０】
【図１】従来型ＴＭＢＳショットキーダイオードまたは整流器の簡略化された部分図である。
【図２】ＭＦＧＴＭＢＳダイオードのアクティブ領域の断面図を示す。
【図３ａ】５つのフローティングゲートを有するＴＭＢＳダイオードを通る断面図を示す。
【図３ｂ】単一のゲートのみを有するＴＭＢＳダイオードを通る断面図を示す。
【図３ｃ】図３ａ及び図３ｂに示された両方のダイオードに対する広がり抵抗プロファイル（ｓｐｒｅａｄｉｎｇ  ｒｅｓｉｓｔａｎｃｅ  ｐｒｏｆｉｌｅ、ＳＰＲ）を示す。
【図４ａ】５つのフローティングゲートを有するＭＦＧＴＭＢＳダイオード及び単一のゲートのみを有するＴＭＢＳダイオードを通る断面図のオーバーレイを示す。
【図４ｂ】２００Ｖで逆バイアスされた場合の、図４ａの両方のダイオードにおける電場分配を示す。
【図５】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図６】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図７】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図８】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図９】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１０】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１１】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１２】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１３】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１４】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【図１５】図２のデバイスを製作するのに採用され得るプロセスステップの一例を示す。
【発明を実施するための形態】
【００１１】
以下で詳細に説明するように、トレンチＭＯＳバリアショットキー（ＴＭＢＳ）ダイオードのゲート構造は、デバイスのエピタキシャル層におけるピーク電場をさらに再配置するために修正される。このように、阻止電圧の追加的な増加が、トレンチ設計の使用によって達成され得る。特に、単一のゲート設計を使用する代わりに、複数のフローティングゲートを使用するＴＭＢＳダイオードが提供される。このようなデバイスは、本明細書では時折、マルティプルフローティングゲートＴＭＢＳ（ＭＦＧＴＭＢＳ）と呼ばれる。各フローティングゲートの角での電荷結合及び場の込み合いを通じて、複数の電場がデバイスのエピタキシャル層において生成される。このことは、より高濃度でドープされたエピタキシャル層が使用され得るため、スーパージャンクションのような電場を生じさせ、より高い阻止電圧能力を有するデバイスをもたらす。
【００１２】
図２は、ＭＦＧＴＭＢＳダイオードのアクティブ領域の断面図を示す。アクティブ領域は、第１の導電型のドーパントにより高濃度でドープされた（例えばｎ＋型の）半導体基板１００Ｂを備える。第１のエピタキシャル層１００Ａは、基板１００Ｂ上に形成され、第１の導電型のドーパントでより低濃度でドープされる（例えばｎ−型である）。１つまたは複数のトレンチ１１０が第１のエピタキシャル層１００Ａに形成される。トレンチ１１０は、絶縁層１２５で覆われている（ｌｉｎｅｄ  ｗｉｔｈ）。トレンチ１１０は、それぞれ導電材料及び絶縁材料である交互層１４０及び１２７で充填される。導電層１４０はフローティングゲート１４０として働き、例えば金属（例えばアルミニウム）またはドープされたポリシリコンなどの導電材料から形成され得る。絶縁層１２７は、例えばＳｉＯ２などの任意の適切な絶縁材料から形成され得る。絶縁層１２５及び１２７は、同一のまたは異なる絶縁材料から形成され得る。図２に示された例は５つのフローティングゲート１４０を採用しているが、より一般的には、任意の数のフローティングゲートが採用され得る。
【００１３】
金属層１６０は、導電材料１４０及び第１のエピタキシャル層１００Ａの露出された面上に形成される。ショットキー接触は、金属層１６０と第１のエピタキシャル層１００Ａとの間の界面に形成される。アノード金属１６５が金属層１６０上に形成される。カソード電極１７０が、半導体基板１００Ｂの裏側に位置される。
【００１４】
複数のフローティングゲートを有するＴＭＢＳの性能の特徴を示すシミュレーションが実施された。例えば、図３ａ及び３ｂはそれぞれ、（図２のような）５つのフローティングゲートを有するＴＭＢＳダイオードを通る断面図、及び単一のゲートのみを有するＴＭＢＳダイオードを通る断面図を示す。図３ｃは、図３ａ及び図３ｂに示された両方のダイオードに対する広がり抵抗プロファイル（ＳＰＲ）を示す。
【００１５】
図４ａは、５つのフローティングゲートを有するＭＦＧＴＭＢＳダイオード及び単一のゲートのみを有するＴＭＢＳダイオードを通る断面図のオーバーレイを示す。図４ｂは、２００Ｖで逆バイアスされた場合の、図４ａの両方のダイオードにおける電場分配を示す。示されるように、単一ゲートＴＭＢＳダイオードは、単一の電場のピークを有する。しかしながら、ＭＦＧＴＭＢＳダイオードは、各フローティングゲートの角での電荷結合及び場の込み合いを通じて、電場を再分配することができ、電場において複数のピークを生成する。前述のように、このように、より高濃度でドープされたエピタキシャル層が使用され得るため、スーパージャンクションのような電場が生成され、より高い阻止電圧能力を有するデバイスをもたらす。例えば、単一ゲートＴＭＢＳダイオードが略１×１０１５／ｃｍ３のエピタキシャル層におけるドーパント濃度を有し得る一方、５つのフローティングゲートを有する同一の電圧定格のＭＦＧＴＭＢＳダイオードの幾つかの実施形態は、略５×１０１５／ｃｍ３のエピタキシャル層におけるドーパント濃度を有することができる。
【００１６】
電場を再配置することによって、より高濃度にドープされたエピタキシャル層はまた、デバイスの順電圧の改善をもたらす。同一の逆阻止電圧は、ＴＭＢＳおよびＭＦＧＴＭＢＳデバイスの両方で達成され得る一方、ＭＦＧＴＭＢＳダイオードの場合は、チップサイズが７０％以上低減されたデバイスが達成され得る。
【００１７】
シミュレーションはまた、メサ幅が略１．５ミクロンを超えるときにＭＦＧＴＭＢＳダイオードにおける漏れ電流密度が単一ゲートＴＭＢＳダイオードに対するものよりも大きいことを示した。しかしながら、略２ミクロン未満のメサ幅を有するＭＦＧＴＭＢＳダイオードの実際の全体の漏れ電流は、単一ゲートＴＭＢＳダイオードの実際の全体の漏れ電流より大きくない。例えば、１．５ミクロンのメサ幅を有するＭＦＧＴＭＢＳダイオードのＪＲは、２００Ｖ単一ゲートＴＭＢＳダイオードに対する１．５×１０−１１Ａ／μｍ２の値より高い２．２×１０−１１Ａ／μｍ２であるが、そのシリコンの使用は、単一ゲートＴＭＢＳダイオードのたったの４０％である。例えば、０．６Ｖの目標順電圧では、ＭＦＧＴＭＢＳダイオードの全体の漏れ電流は（２．２×１０−１１）×（０．４）＝８．８×１０−１２Ａ／μｍ２となり、それは２００Ｖ単一ゲートＴＭＢＳダイオードに対する（１．５×１０−１１）×（１．０）Ａ／μｍ２の値より低い。
【００１８】
単一ゲートＴＭＢＳダイオードでは、漏れ電流は、ゲートの深さを調整することによって制御され得る。ショットキー漏れへの主な寄与はバリアの低下であるとみられているため、ＭＦＧＴＭＢＳダイオードの漏れ電流は、第１のフローティングゲートの深さを増加することによって低減され得、それは表面電場を低減する手助けをする。最終的に、高濃度の多数キャリアにより順コンダクタンスで操作するときにより少ない少数キャリアが存在するため、ＭＦＧＴＭＢＳダイオードのスイッチング性能は、２００Ｖの単一ゲートＴＭＢＳより良好であることが予期される。結果として、スイッチング速度はより速いべきである。実際に、２００ＶのＭＦＧＴＭＢＳダイオードのスイッチング性能は、１００Ｖの単一ゲートのスイッチング性能と類似しているべきである。
【００１９】
追加のシミュレーションは、ＭＦＧＴＭＢＳダイオードにおけるメサの幅が、単一ゲートＴＭＢＳにおいて生じるトレードオフと類似である、デバイスの逆および順性能の間のトレードオフを作り出すために変化され得ることを証明した。
【００２０】
図２のＭＦＧＴＭＢＳダイオードを形成するのに採用され得る方法の一例が、図５〜１５に関連して説明される。
【００２１】
図５は、第１の導電型のドーパントを有する（例えばｎ−型の）第１の層１００Ａと、第１の導電型のドーパントでより高濃度にドーピングされている（例えばｎ＋型の）ベース基板１００Ｂと、を含む半導体基板１００の断面図である。酸化物層１０１が化学蒸着（ＣＶＤ）によって、例えば略２０００−１０，０００オングストロームの厚さまで、第１の基板１００Ａ上に形成される。次に、フォトレジスト（図示せず）が酸化物層１０１上に覆われ、複数のトレンチ１１０を規定する。トレンチ１１０は、メサ１１５によって互いに間隔を隔てて配置される。
【００２２】
図６を参照すると、酸化物層１０１の除去の後、高温酸化プロセスが実施され、ゲート酸化物層１２５を形成する。ゲート酸化物層１２５は、幾つかの例では略１５０オングストロームと３０００オングストロームとの間の厚さを有し、トレンチの側壁１１０Ａおよび底部１１０Ｂ、並びにメサ１１５の表面上に形成される（図７参照）。酸化プロセスの代わりに、ゲート酸化物層１２５がＣＶＤ酸化物層によって形成され得る。
【００２３】
次に、図７に示されるように、第１の導電層１４０１がＣＶＤによってゲート酸化物１２５上に形成され、トレンチ１１０を充填する。第１の導電層１４０１は、金属、ドープされたポリシリコン、またはドープされたアモルファスシリコンなどの任意の適切な材料であり得る。１つの特定の実施形態では、第１の導電層１４０はＡｌである。幾つかの実施形態では、第１の導電層１４０１は、略０．１から５ミクロンの厚さを有し得る。
【００２４】
ここで図８を参照すると、異方性エッチングが実施され、トレンチ１１０内から過剰な第１の導電層１４０１を除去する。同様に、図９では、ゲート酸化物層１２５は、その上部面が第１の導電層１４０１の上部面と概して共平面になるようにエッチングされる。このエッチングプロセスの後、図１０では、第１の誘電体層１２７１が第１の導電層１４０１上でトレンチ１１０内に形成される。誘電体層１２７は、例えばＳｉＯ２などの任意の適切な材料から形成され得る。第１の誘電体層１２７１は次いで、異方的にエッチングされ、第１の導電層１４０１上でその厚さを低減する。幾つかの実施形態では、第１の誘電体層１２７は、０．２と２ミクロンの間の厚さに低減され得る。
【００２５】
第１の導電層１４０１は、図２に示される第１のフローティングゲートとして機能する。図７〜９に示されるプロセスは、後に形成される追加のフローティングゲートのそれぞれに対して繰り返される。例えば、図１１では、第２の導電層１４０２が、第１の誘電体層１２７１上に形成され、図１２でエッチバックされる。次に、図１３に示される（かつ、図９に類似する）ように、第１の誘電体層１２７１は、その上部面が第２の導電層１４０２の上部面と概して共平面となるようにエッチングされる。図１４は、５つの導電層１４０１−１４０５が形成された後の結果を示す。
【００２６】
次に、図１５では、フローティングゲートの形成後、スパッタリングまたは他の適切なプロセスが実施され、メサ１１５上にショットキー接触領域１１５Ａを形成するように導電層１６０を堆積する。導電層１６０は、下部の第１の層１００Ａとともにショットキーダイオードを形成することができる任意の材料から形成され得る。例えば、第２の導電層１６０は、金属シリサイド層であり得る。
【００２７】
その方法には、導電体を堆積およびエッチングしてダイオードアノード電極１６５を形成する段階が続き、それは導電層１６０と同一の空間に延在し得る。同様に、カソード電極１７０は、基板１００Ｂの裏側に形成される。
【００２８】
上記の例および開示は、例示を目的とするものであり、包括的なものではない。これらの例および説明は、当業者に多くの変形物および代替物を示唆するであろう。すべてのこれらの代替物および変形物は、添付の請求項の範囲内に含まれることが意図される。当該技術分野に精通している者は、本明細書に記載された特定の実施形態の他の相当実施形態を認識することができ、相当実施形態はまた、これに添付された請求項によって包含されることが意図される。
【符号の説明】
【００２９】
１００Ａ    第１のエピタキシャル層
１００Ｂ    半導体基板
１０１    酸化物層
１１０    トレンチ
１１５    メサ
１２５    絶縁層
１２７    絶縁層、誘電体層
１４０    導電層
１６０    金属層（導電層）
１６５    アノード金属（ダイオードアノード電極）
１７０    カソード電極
【図１】
2014508407.tif 000003
【図２】
2014508407.tif 000004
【図３ａ】
2014508407.tif 000005
【図３ｂ】
2014508407.tif 000006
【図３ｃ】
2014508407.tif 000007
【図４ａ】
2014508407.tif 000008
【図４ｂ】
2014508407.tif 000009
【図５】
2014508407.tif 000010
【図６】
2014508407.tif 000011
【図７】
2014508407.tif 000012
【図８】
2014508407.tif 000013
【図９】
2014508407.tif 000014
【図１０】
2014508407.tif 000015
【図１１】
2014508407.tif 000016
【図１２】
2014508407.tif 000017
【図１３】
2014508407.tif 000018
【図１４】
2014508407.tif 000019
【図１５】
2014508407.tif 000020
【国際調査報告】
2014508407.tif 000021