(57)【要約】データを記憶するように構成された複数のビットセルを備える第１のメモリ（１１０）と、第１のメモリ内の対応する位置に記憶されるデータのインデックスを記憶するように構成されており、修復情報を記憶するように構成された第２のメモリ（１２０）と、を含み、修復情報は、第１のメモリ内の対応する位置でのビットセルエラーを示す、メモリシステムを提供する。【選択図】図１
2014505296.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するように構成された複数のビットセルを備えるデータアレイと、
前記データアレイ内の対応する位置に記憶された前記データのインデックスを記憶するように構成されており、前記データアレイの前記対応する位置でのエラーを示す修復情報を記憶するように構成されたタグアレイと、を備える、
キャッシュ。
【請求項２】
前記タグアレイに記憶された前記修復情報を受信するように構成されたコントローラをさらに備え、
前記コントローラは、前記修復情報に基づいて、前記データアレイにおけるビットセルを訂正するようにさらに構成されている、
請求項１に記載のキャッシュ。
【請求項３】
前記修復情報は、前記対応する位置における前記エラーの位置に基づいて符号化されている、
請求項２に記載のキャッシュ。
【請求項４】
前記データアレイは、第２の複数のビットセルを備える冗長列を有するように構成されている、
請求項１に記載のキャッシュ。
【請求項５】
前記データアレイ内の少なくとも２つのビットセルからの入力を受信するように構成された複数のマルチプレクサであって、前記複数のマルチプレクサのうち少なくとも１つは、前記冗長列におけるビットセルからの入力を受信するように構成されている、複数のマルチプレクサと、
前記修復情報に基づいて、前記複数のマルチプレクサの出力を選択するように構成されたコントローラと、をさらに備える、
請求項４に記載のキャッシュ。
【請求項６】
前記修復情報は、ビットセルエラーが存在する前記データアレイ内の前記対応する位置の領域を示す、
請求項１に記載のキャッシュ。
【請求項７】
前記キャッシュは、前記修復情報を判断し、前記修復情報を前記タグアレイに記憶するために、起動時にビルトインテストを実施するように構成されている、
請求項１に記載のキャッシュ。
【請求項８】
データを記憶するように構成された複数のビットセルを備える第１のメモリと、
前記第１のメモリ内の対応する位置でのビットセルエラーを示す修復情報を記憶するように構成された第２のメモリと、を備える、
メモリシステム。
【請求項９】
前記第２のメモリに記憶された前記修復情報を受信するように構成されたコントローラをさらに備え、
前記コントローラは、前記修復情報に基づいて、前記第１のメモリ内のビットセルを訂正するようにさらに構成されている、
請求項８に記載のメモリシステム。
【請求項１０】
前記修復情報は、前記対応する位置における前記エラーの位置に基づいて符号化されている、
請求項８に記載のメモリシステム。
【請求項１１】
前記第１のメモリは、第２の複数のビットセルを備える冗長領域を有するように構成されている、
請求項８に記載のメモリシステム。
【請求項１２】
前記第１のメモリ内の少なくとも２つのビットセルからの入力を受信するように構成された複数のマルチプレクサであって、前記複数のマルチプレクサのうち少なくとも１つは、前記冗長領域におけるビットセルからの入力を受信するように構成されている、複数のマルチプレクサと、
前記修復情報に基づいて、前記複数のマルチプレクサの出力を選択するように構成されたコントローラと、をさらに備える、
請求項１１に記載のメモリシステム。
【請求項１３】
前記修復情報は、前記ビットセルエラーが存在する前記第１のメモリ内の前記対応する位置の領域を示す、
請求項８に記載のメモリシステム。
【請求項１４】
前記第１のメモリは、前記修復情報を判断し、前記修復情報を前記第２のメモリに記憶するために、起動時にビルトインテストを実施するように構成されている、
請求項８に記載のメモリシステム。
【請求項１５】
キャッシュ内のタグアレイから、前記キャッシュのデータアレイ内のビットセルの位置に対応する修復情報を取り出すステップと、
エラーが前記ビットセルと関連付けられているということを前記修復情報が示す場合に、前記データアレイ内の前記ビットセルを訂正するステップと、を含む、
方法。
【請求項１６】
前記データアレイ内の前記ビットセルに対応する修復情報を、前記タグアレイに記憶するステップをさらに含む、
請求項１５に記載の方法。
【請求項１７】
前記記憶するステップは、前記データアレイ内の前記ビットセルのうちどのビットセルが、対応するエラーを有しているか判断するために、起動時ビルトインテストを使用するステップをさらに含む、
請求項１６に記載の方法。
【請求項１８】
前記修復情報は符号化されており、
前記取り出すステップは、前記修復情報を復号化するステップをさらに含む、
請求項１５に記載の方法。
【請求項１９】
前記データアレイは、複数のビットセルを備える冗長領域を有するように構成されている、
請求項１５に記載の方法。
【請求項２０】
前記訂正するステップは、前記データアレイ内の対応するワードが、前記エラーを含むビットセルを有する場合に、読み取りまたは書き込み要求を、前記データアレイ内の前記冗長領域における前記対応するワードにシフトするステップをさらに含む、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１１年１月５日出願の米国特許出願第１２／９８５，１３９号の優先権を主張する。
【０００２】
本発明は、概してメモリシステムに関し、より具体的には、冗長メモリを有するメモリシステムに関する。
【背景技術】
【０００３】
固定量の空間に記憶されることが可能なデータの量は、近年、著しく増加している。改善された回路設計およびより良好な製造技術は、単一ビットのデータ（即ち、「０」または「１」）を記憶することができる半導体デバイスの領域のサイズを低減している。ビットのデータが記憶されるこの領域、またはセルは、時として、ビットセルとして知られる。より小さなビットセルは、より多くのデータが同じ量の空間に記憶されることを可能にする。しかしながら、ビットセルがより小さくなるにつれて、半導体材料における原子レベルの不完全性は、ビットセルの機能性における影響を増しつつある。
【０００４】
これらの不完全性は、製造プロセス中、特にドーピングプロセス中に導入され得る。ドーピングは、半導体の電気特性を変化させるために、不純物を当該半導体内に意図的に導入するプロセスである。しかしながら、ドーピングプロセスにおける改変、または半導体材料における他の不完全性は、ランダムな個々のビットセルが故障することを引き起こし、メモリデバイス全体にわたる単一ビットエラーのランダムな分布をもたらす可能性がある。
【発明の概要】
【０００５】
単一ビットエラーのランダム分布を補うために、修復情報を記憶し、且つ、冗長記憶または冗長領域を有するメモリシステムが使用される。
【０００６】
データを記憶するように構成された複数のビットセルを備えるデータアレイと、データアレイ内の対応する位置に記憶されたデータのインデックスを記憶するように構成されており、修復情報を記憶するように構成されたタグアレイとを含み、修復情報は、データアレイの対応する位置でのエラーを示す、キャッシュが提供される。
【０００７】
データを記憶するように構成された複数のビットセルを備える第１のメモリと、修復情報を記憶するように構成された第２のメモリとを含み、修復情報は、第１のメモリの対応する位置でのビットセルエラーを示す、メモリシステムが提供される。
【０００８】
キャッシュシステムのデータアレイのビットセルの位置に対応する修復情報を、キャッシュシステムのタグアレイから取り出すステップと、エラーが当該ビットセルと関連付けられていることを、取り出した修復情報が示す場合に、データアレイのビットセルを訂正するステップと、を含む方法が提供される。
【０００９】
以降では、本発明を、以下の図面と併せて説明する。
【図面の簡単な説明】
【００１０】
【図１】実施形態による例示的なメモリシステムを示す図である。
【図２】実施形態による別の例示的なメモリシステムを示す図である。
【図３】メモリシステムのビットセルエラーに対処するための例示的な方法を示す図である。
【発明を実施するための形態】
【００１１】
以下の実施形態の詳細な説明は単に例示的なものに過ぎず、本発明または本発明の適用および使用を限定することは意図されない。さらに、前述の背景技術または以下の詳細な説明において提示されるいかなる理論にも拘束される意図は存在しない。
【００１２】
図１は、第１のメモリ１１０と、第２のメモリ１２０と、コントローラ１３０と、インターフェース１４０とを含む、例示的なメモリシステム１００を示す図である。第１のメモリ１１０および第２のメモリは、当該技術分野において既知の任意のタイプのメモリアーキテクチャに基づき得る。例えば、第１のメモリおよび第２のメモリは、プロセッサ内に存在するキャッシュとすることができるし、スタンドアロン型メモリ（即ち、キャッシュの一部ではない）とすることができる。第１のメモリ１１０は、上述したように、より小さいビットセルを用いる、高容量で低電圧のメモリであってもよい。第１のメモリは、ランダムな単一ビットドーピングエラーを生じやすい一方で、大量のデータを小さい空間に記憶することが可能であるという利点を有しており、データを保持するためにより少ない電圧を使用する。第２のメモリ１２０は、好ましくは、ランダムなドーピングエラーがより生じにくいメモリである。第２のメモリ１２０は、修復情報および／または第１のメモリ１１０に対応するビットセルエラーの位置を記憶する。修復情報は、第１のメモリ１１０内の単一ビットエラーの位置および／または対応するエラーを修復するための命令を含むことができる。コントローラ１３０およびインターフェース１４０は、以下でさらに詳細に述べられるように、第１のメモリ１１０および第２のメモリ１２０を管理し、第２のメモリ１２０に記憶された修復情報によって動作する。
【００１３】
一実施形態において、第１のメモリ１１０は、例えば、キャッシュ内のデータアレイであってもよい。キャッシュは、コンピュータ処理ユニット（ＣＰＵ）キャッシュ、グラフィカル処理ユニット（ＧＰＵ）キャッシュ、ディスクキャッシュ（例えば、ハードドライブキャッシュ）、ウェブキャッシュまたは当該技術分野において既知である任意の他のタイプのキャッシュであってもよい。キャッシュ内に記憶されるデータは、先に算出されている値、または他の場所に記憶される元データの複製である場合がある。要求されたデータがキャッシュに含まれている（キャッシュヒットとも呼ばれる）場合には、この要求は、当該キャッシュを単に読み取ることによって果たすことができ、これは、従来のメモリからデータを要求する場合やデータを再計算する場合と比較して速い。
【００１４】
図１に示される各ブロック（例えば、ブロック１１２等）は、第１のメモリ１１０における単一ビットを表す。第１のメモリ１１０は、ライン（例えば、行１１４）または当該ラインの事前定義された部分であるワードによって、アドレスすることができる。第１のメモリ１１０の各ラインは、例えば、５１２ビットまたは１０２４ビット幅であってもよいが、他のライン幅を有するメモリを用いることができる。第１のメモリは、当該技術分野において既知のいかなる態様においても、バス（図示省略）を介してアクセスされ得る。一部のシステムにおいて、第１のメモリ１１０にアクセスするバスの幅は、第１のメモリ１１０のラインの長さよりも少ないビットを有し得る。例えば、バス幅は、１２８ビット幅であってもよいが、他のバス幅を用いることができる。したがって、第１のメモリ１１０は、ラインおよび当該ラインの個別の部分（例えば、１２８ビット部分）（以降、「ワード」と称される）に基づいて、アドレスされ得る。
【００１５】
第１のメモリ１１０は、上述したように、単一ビットエラーを生じやすいおそれがある。図１に示されるように、グレーアウトされたブロック（例えば、ブロック１１８）は、ランダムなドーピングエラーを生じやすいビットを表す。
【００１６】
第２のメモリ１２０は、第１のメモリ１１０における単一ビットエラーに対応する修復情報を記憶する。第２のメモリは、好ましくは、単一ビットエラーをより生じにくいタイプのメモリである。第２のメモリ１２０は、第１のメモリ１１０の一部とすることができるし、別個のメモリとすることができる。第２のメモリ１２０が第１のメモリ１１０と同じメモリの一部である場合には、第２のメモリ１２０は、ランダムなドーピングエラーに対してより抵抗性を有するように、より大きなビットセルを使用する、および／またはより大きなアクセス電圧を有するように設計することができる。
【００１７】
一実施形態において、例えば、第２のメモリ１２０は、キャッシュのタグアレイであってもよい。タグアレイは、典型的に、キャッシュのデータアレイに記憶されるデータの同一性を記憶するために用いられる。例えば、キャッシュが、別のメモリにも記憶されるデータを記憶している場合には、タグは、別のメモリにおけるデータの位置と、キャッシュ内に記憶されるデータの位置とを記憶することができる。例えば、キャッシュがＣＰＵキャッシュである場合には、プロセッサは、キャッシュからプロセッサへバスを介してデータが転送されることを要求する前に、キャッシュのデータアレイ内のデータの位置を見つけるために、最初にタグアレイにアクセスする。修復情報を記憶するためにタグアレイを使用する１つの利点は、例えば、キャッシュコントローラ（例えば、ＣＰＵ、ＧＰＵ等）が、キャッシュのデータアレイ内の要求されているデータを見つけるために、既にタグアレイにアクセスしているということである。したがって、本実施形態では、修復情報を取り出すのに必要な追加の時間が僅かで済む。
【００１８】
一実施形態において、タグアレイにおいて使用されるビットセルは、キャッシュのデータアレイにおいて使用されるビットセルより大きくてもよい。より大きなビットセルが使用される場合には、ビットセルは、ランダムなドーピングエラーがより生じ難くなる。さらに、タグアレイに記憶されるデータを変更するために使用される電圧は、データアレイに記憶されるデータを変更するために使用される電圧より高くてもよい。タグアレイ（即ち、第２のメモリ１２０）に記憶されたデータを変更するためにより大きな電圧が使用される場合には、当該電圧は、ビットセルに生じる可能性のあるランダムなドーピング効果の何れをも克服する可能性がより高くなる。
【００１９】
別の実施形態において、第２のメモリ１２０は、静的ランダムアクセスメモリ（ＳＲＡＭ）であってもよい。ＳＲＡＭは、半導体メモリの一種である。ここで、「静的」という言葉は、ＳＲＡＭが、「動的」ＲＡＭ（ＤＲＡＭ）とは異なり、各ビットを記憶するために双安定ラッチ回路を使用するので、定期的にリフレッシュされる必要がないということを示す。ＳＲＡＭは、データ残留磁気を示すが、メモリが給電されない場合にはデータが最終的に喪失されるという従来の意味において、依然として「揮発性」である。
【００２０】
さらに別の実施形態において、第２のメモリ１２０は、第１のメモリ１１０の一部であってもよい。例えば、第１のメモリ１１０がキャッシュ内のデータアレイである場合には、データアレイの一部（即ち、第２のメモリ１２０）は、修復情報を記憶するために使用され得る。
【００２１】
他の実施形態において、第２のメモリ１２０は、一連のフリップ・フロップ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、例えば同期ＲＡＭ（ＳＲＡＭ）などのランダムアクセスメモリ（「ＲＡＭ」）、ヒューズ、ＥＥＰＲＯＭ、ｅＤＲＡＭまたはデータを記憶することの可能な任意の他のタイプの論理回路であってもよい。
【００２２】
上述したように、第２のメモリ１２０は、修復情報を記憶する。記憶された修復情報のサイズおよびタイプは、実施形態に依存して変更することができる。例えば、位置は、複数のライン（２、３、４、…、ｎ、ｎ＋１、…）、単一のライン、ラインの一部、またはエラーが位置する第１のメモリ１１０のライン内の単一ビットによって示されてもよい。他の実施形態において、ビットセルエラーをシフトまたは訂正するための命令が記憶され得る。
【００２３】
一実施形態において、第２のメモリは、エラーの位置を定義するための符号化スキームを記憶することができる。例えば、第１のメモリが、１２８ビットワードとともに５１２ビット幅のラインを用いる（即ち、ラインが４つのワードを有する）場合には、第２のメモリは、ライン内のどのワードがエラービットを含んでいるかを示すために、２ビットの符号化スキームを使用し得る。１つの例示的な符号化スキームにおいて、「０１」は、第１のワードにおけるエラーを示すことができ、「１０」は、第２のワードにおけるエラーを示すことができ、「１１」は、第３のワードにおけるエラーを示すことができ、「００」は、第４のワードにおけるエラーを示すことができる。当業者は、異なる符号化スキームを使用可能であるということを認識するであろう。さらに、符号化スキームは、エラーの位置がどのように第２のメモリ１２０に描出されるか（例えば、複数のライン、単一のライン、ワード、ビット等によって描出されるか）と、第１のメモリ１１０のサイズとに依存する。
【００２４】
コントローラ１３０は、第１のメモリ１１０内のデータにアクセスし、当該データを記憶し、または当該データを消去するための要求を受信した場合に、記憶された情報を第２のメモリ１２０から取り出す、または受信することができる。
【００２５】
一実施形態において、第２のメモリ１２０に記憶される情報は、ビルトインテストを用いて、起動時に生成することができる。コントローラ１３０は、所定の、またはランダムな一連のビットを第１のメモリ１１０に記憶することを試行することができる。次いで、コントローラ１３０は、それぞれのビットの状態を読み取り、読み取った状態と予想した状態とを比較することができる。ビルトインテストの結果に基づいて、コントローラは、修復情報を第２のメモリ１２０に記憶することができる。
【００２６】
別の実施形態において、第２のメモリ１２０に記憶される情報は、すぐさま生成することができる。コントローラが第１のメモリ１１０にアクセスしている間にエラーが生じた場合には、コントローラ１３０は、エラーの位置を第２のメモリに記憶することができる。したがって、エラービットが位置する場所にアクセスするためのその後の要求の間、システムは、エラーの訂正に対するペナルティには見舞われないであろう。
【００２７】
さらに別の実施形態において、第２のメモリ１２０が非揮発性メモリである場合には、第２のメモリ１２０に記憶される修復情報が、一度、事前プログラムまたは作成され、その後参照されてもよい。例えば、第１のメモリ１１０は、上述したように、ビルトインテストに供され得る。しかしながら、結果は、メモリシステム１００が起動されるごとに試験を繰り返して記憶されるよりもむしろ、デバイスが電力を喪失した後でさえも修復情報を保持する非揮発性メモリに記憶され得る。
【００２８】
第２のメモリ１２０に情報を記憶するための方法の任意の組み合わせもまた、使用することができる。
【００２９】
コントローラ１３０およびインターフェース１４０は、不良なビットセルを訂正する、またはシフトアウトするために使用することができる。１つの例示的な実施形態において、第１のメモリ１１０は、ワード長冗長列を含んでもよいが、任意の数の冗長列を使用してもよい。例えば、図１に示されるように、最後の４列１５０（即ち、例示的な実施形態における各行内の最後のワード）は、冗長ビットに対して指定される。本実施形態において、第１のメモリ１１０の長さが４ワードである場合には、最初の３ワードがデータを記憶するために使用され、第４のワードがエラー訂正をサポートするために使用される。図１は、各ラインの第４のワードが、修復ビットに対して指定されているものとして図示しているが、ワード長列の何れもこの目的のために使用され得る。
【００３０】
一実施形態において、インターフェース１４０は、一連のマルチプレクサを含むことができる。コントローラは、第２のメモリ１２０に記憶された情報に基づいて、以下でさらに詳細に述べられるように、マルチプレクサを使用して、第１のメモリ１１０から読み出されまたは書き込まれるデータを、訂正またはシフトすることができる。
【００３１】
他の実施形態において、第１のメモリ１１０の単一の列、行、ワードまたは任意の他の描出が、冗長ビットに対して指定されてもよい。当業者は、冗長ビットセルがどこに位置していのかに基づいて、インターフェース１４０が修正され得るということを認識するであろう。
【００３２】
図２は、例示的なキャッシュ２００を図示しており、データアレイ２１０およびタグアレイ２２０を含む。データアレイ２１０およびタグアレイ２２０における各ブロック（例えば、ブロック２１２、ブロック２２２等）は、それぞれのアレイにおける単一ビットを表す。上述したように、キャッシュ２００は、ライン（例えば、行２１４）またはワードによってアドレスすることができる。キャッシュの各ラインは、例えば、５１２ビットまたは１０２４ビット幅であってもよいが、他のバス幅を有するキャッシュを使用してもよい。キャッシュ２００は、当該技術分野において既知のいかなる態様においても、バス（図示省略）を介してアクセスすることができる。図２に示されるキャッシュ２００において、各ラインは、簡略化のため、４ビットのワードを有する１６ビット幅であるように示されている。
【００３３】
図２に示される実施形態において、各ラインの最後のワード２３０におけるビットセルは、冗長ワードであるように構成されている。上述したように、データアレイ２１０のワードの長さ領域の何れもが、冗長セルに対して指定され得る。さらに、他の冗長ビットセル構成が使用され得る。例えば、単一の列は、冗長ビットセルに対して指定され得る。他の実施形態において、複数の列、単一のラインまたは複数のラインが使用され得る。別の実施形態において、第３のメモリデバイスが、冗長ビットセルに対して使用され得る。冗長ビットセル用の領域は、データアレイ２１０の単一ビットエラーの密度に基づいて、選択することができる。
【００３４】
図２に示されるタグアレイ２２０は、２ビット長のラインを有するように示されているに過ぎないが、各ラインの長さは、第２のメモリにどのような修復情報が記憶されており、且つ、第２のメモリにどのような他の情報が記憶されているかに依存する。上述したように、タグアレイは、データアレイに記憶されるデータのインデックスを記憶する。また、タグアレイは、コヒーレンス情報（即ち、ＭＥＳＩビット）、または他の雑多な情報を記憶することができる。
【００３５】
キャッシュは、復号器２４０と、列ＭＵＸとして構成される一連のマルチプレクサ（「ＭＵＸ」）２４２〜２４８とをさらに含む。一実施形態において、例えば、ＭＵＸ２４２〜２４８は、より良好なアスペクト比をアレイに与えるために使用することができる。また、列ＭＵＸ２４２〜２４８は、一組のセンス増幅器および書き込み回路が、複数のビットセル間で共有されることを可能にし得る。
【００３６】
この例示的な実施形態において、ＭＵＸ２５０は、入力として、第１のワードおよび第２のワードを受信する。ＭＵＸ２５２は、入力として、第２のワードおよび第３のワードを受信する。ＭＵＸ２５４は、入力として、第３のワードおよび第４のワードを受信する。復号器２４０は、符号化スキームに基づいて、どの入力がＭＵＸ２５０〜２５４から選択されるかを選択する。
【表１】
2014505296.tif 000003
【００３７】
表１は、図２に示される例示的な符号化／復号化スキームを示している。表１における入力は、タグアレイ２２０に記憶されるデータに対応する。表１における出力は、それぞれＭＵＸ２５０、２５２および２５４に対する入力制御に対応する。
【００３８】
図３は、図２に示されるキャッシュ２００を制御するための例示的な方法３００を示す図である。キャッシュ２００は、最初に、データアレイ２１０に対応する読み取り要求を受信する（ステップ３１０）。次いで、コントローラ（即ち、ＣＰＵ、ＧＰＵ等）は、データアレイ２１０内のデータを見つけ、読み取り要求に影響を及ぼし得る何れの修復情報を取り出すために、タグアレイ２２０にアクセスする（ステップ３２０）。上述したように、修復情報は、例えば、表１に示される符号化スキームを使用して、符号化することができる。次いで、コントローラは、修復情報を復号化し、復号化された修復情報に基づいて、データ要求を既知の良好なセルにルーティングすることによって、データアレイ内のエラーを訂正する（ステップ３３０）。例えば、ライン２１４内のデータに対する読み取り要求を受信した場合には（ステップ３１０）、プロセッサは、タグアレイ２２０内の行２２４内のデータ（図示省略）のインデックスに基づいて、ライン２１４を見つけ得る。また、プロセッサは、タグアレイの列２２４にアクセスする間、タグアレイ内に位置する修復情報を読み取る（ステップ３２０）。図２に示される例示的な実施形態において、修復情報は、符号化されたビット配列「０１」であり、これは、ライン２１４の第１のワード内にエラーを有するビットセルが存在するということを示す。次いで、プロセッサは、修復情報を復号化し、どのようにエラーを訂正するかを判断する（ステップ３３０）。本例において、プロセッサは、ＭＵＸ２５０、２５２および２５４を用いて、データアレイ２１０のライン２１４内の第２、第３および第４のワード（即ち、冗長ワード）からデータを読み出し、ライン２１４の第１のワードにおけるビットセルエラーを訂正する。
【００３９】
少なくとも１つの例示的な実施形態を、前述の詳細な説明において提示してきたが、数多くの改変が存在するということが理解されるべきである。例示的な実施形態（１つまたは複数）は例に過ぎず、実施形態の範囲、適用可能性または構成を如何ようにも制限することは意図されないということもまた、理解されるべきである。むしろ、前述の詳細な説明は、当業者に、例示的な実施形態を実装するための好都合な指針を提供するであろう。添付の請求項に記載されるような本発明の範囲から逸脱することなく、例示的な実施形態において説明される要素の機能および配設において、種々の変更が行われるということが理解される。
【図１】
2014505296.tif 000004
【図２】
2014505296.tif 000005
【図３】
2014505296.tif 000006
【手続補正書】
【提出日】平成25年9月6日(2013.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するように構成された複数のビットセルを備えるデータアレイと、
前記データアレイ内の対応する位置に記憶された前記データのインデックスを記憶するように構成されており、前記データアレイの前記対応する位置でのエラーを示す修復情報を記憶するように構成されたタグアレイと、を備える、
キャッシュ。
【請求項２】
前記タグアレイに記憶された前記修復情報を受信するように構成されたコントローラをさらに備え、
前記コントローラは、前記修復情報に基づいて、前記データアレイにおけるビットセルを訂正するようにさらに構成されている、
請求項１に記載のキャッシュ。
【請求項３】
前記修復情報は、前記対応する位置における前記エラーの位置に基づいて符号化されている、
請求項２に記載のキャッシュ。
【請求項４】
前記データアレイは、第２の複数のビットセルを備える冗長列を有するように構成されている、
請求項１に記載のキャッシュ。
【請求項５】
前記データアレイ内の少なくとも２つのビットセルからの入力を受信するように構成された複数のマルチプレクサであって、前記複数のマルチプレクサのうち少なくとも１つは、前記冗長列におけるビットセルからの入力を受信するように構成されている、複数のマルチプレクサと、
前記修復情報に基づいて、前記複数のマルチプレクサの出力を選択するように構成されたコントローラと、をさらに備える、
請求項４に記載のキャッシュ。
【請求項６】
前記修復情報は、ビットセルエラーが存在する前記データアレイ内の前記対応する位置の領域を示す、
請求項１に記載のキャッシュ。
【請求項７】
前記キャッシュは、前記修復情報を判断し、前記修復情報を前記タグアレイに記憶するために、起動時にビルトインテストを実施するように構成されている、
請求項１に記載のキャッシュ。
【請求項８】
キャッシュ内のタグアレイから、前記キャッシュのデータアレイ内のビットセルの位置に対応する修復情報を取り出すステップと、
エラーが前記ビットセルと関連付けられているということを前記修復情報が示す場合に、前記データアレイ内の前記ビットセルを訂正するステップと、を含む、
方法。
【請求項９】
前記データアレイ内の前記ビットセルに対応する修復情報を、前記タグアレイに記憶するステップをさらに含む、
請求項８に記載の方法。
【請求項１０】
前記データアレイは、複数のビットセルを備える冗長領域を有するように構成されている、
請求項８に記載の方法。
【国際調査報告】
2014505296.tif 000007
2014505296.tif 000008
2014505296.tif 000009