(57)【要約】  本発明は、バッテリ保護回路のパッケージモジュールに関するものであって、本発明によるバッテリ保護回路のパッケージモジュールは、両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子及び第２内部連結端子がそれぞれ配される第１内部連結端子領域及び第２内部連結端子領域と、第１内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、バッテリ保護回路を構成する複数の受動素子が配される素子領域と、素子領域に隣接し、バッテリ保護回路を構成するプロテックションＩＣ及びデュアルＦＥＴチップが配されるチップ領域とが、外部連結端子領域と第２内部連結端子領域との間に配される保護回路領域と、を備えて、上部面には、複数の外部連結端子が露出され、下部面には、第１内部連結端子及び第２内部連結端子が露出されるようにパッケージングされた構造を有する。本発明によれば、別途のモジュール製造工程が必要であった既存の方法よりも製造工程が最小化され、バッテリパックの構成が容易であり、小型化及び集積化が可能である。
2014535133.tif 000002
【特許請求の範囲】
【請求項１】
バッテリ保護回路のパッケージモジュールにおいて、
両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子及び第２内部連結端子がそれぞれ配される第１内部連結端子領域及び第２内部連結端子領域と、
前記第１内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、
前記バッテリ保護回路を構成する複数の受動素子が配される素子領域と、前記素子領域に隣接し、前記バッテリ保護回路を構成するプロテクション（ｐｒｏｔｅｃｔｉｏｎ）ＩＣ及びデュアルＦＥＴチップが配されるチップ領域とが、前記外部連結端子領域と前記第２内部連結端子領域との間に配される保護回路領域と、を備えて、
上部面には、前記複数の外部連結端子が露出され、下部面には、前記第１内部連結端子及び前記第２内部連結端子が露出されるようにパッケージングされた構造を有するバッテリ保護回路のパッケージモジュール。
【請求項２】
前記チップ領域には、共通ドレイン構造の第１ＦＥＴ及び第２ＦＥＴを内蔵した前記デュアルＦＥＴチップと、過放電及び過充電の動作を制御する前記プロテクションＩＣとが上下積層されるか、互いに隣接して配され、
前記素子領域には、少なくとも１つの抵抗及び少なくとも１つのキャパシタを含む複数の受動素子が、複数の導電性ラインのうち少なくとも２本の導電性ラインを互いに連結する構造でそれぞれ配されることを特徴とする請求項１に記載のバッテリ保護回路のパッケージモジュール。
【請求項３】
前記バッテリ保護回路のパッケージモジュールは、前記チップ領域に備えられて、前記プロテクションＩＣ及び前記デュアルＦＥＴチップが装着されるダイパッドと、
前記素子領域に備えられて、前記複数の導電性ラインを構成する第１ないし第６受動素子用リードと、
前記外部連結端子領域に備えられて、前記複数の外部連結端子を構成する第１ないし第３外部連結端子用リードと、
前記複数の外部連結端子用リードのうち、第１外部連結端子用リードから延びて構成され、前記第１内部連結端子領域に備えられて、前記第１内部連結端子を構成する第１内部連結端子用リードと、
前記第２内部連結端子領域に備えられて、前記第２内部連結端子を構成する第２内部連結端子用リードと、を備えるリードフレーム構造を有することを特徴とする請求項２に記載のバッテリ保護回路のパッケージモジュール。
【請求項４】
前記プロテクションＩＣで過放電状態で前記第１ＦＥＴをオフさせるための放電遮断信号を出力する放電遮断信号出力端子ＤＯは、前記第１ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、
前記プロテクションＩＣで過充電状態で前記第２ＦＥＴをオフさせるための充電遮断信号を出力する充電遮断信号出力端子ＣＯは、前記第２ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、
前記プロテクションＩＣの基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３受動素子用リードとワイヤボンディングを通じて電気的に連結され、
第１受動素子用リードは、前記第１外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
第２受動素子用リードは、前記プロテクションＩＣで充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとワイヤボンディングを通じて電気的に連結され、
第３受動素子用リードは、前記第１ＦＥＴのソース端子及び前記第２内部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
第４受動素子用リードは、第２外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
第５受動素子用リードは、前記第２ＦＥＴのソース端子及び第３外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
第６受動素子用リードは、前記プロテクションＩＣで充放電状態を感知するための感知端子Ｖ−とワイヤボンディングを通じて電気的に連結され、
前記複数の受動素子のうち、第１抵抗は、前記第１受動素子用リードと前記第２受動素子用リードとの間に配され、
前記複数の受動素子のうち、第２抵抗は、前記第５受動素子用リードと前記第６受動素子用リードとの間に配され、
前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗は、前記第４受動素子用リードと前記第５受動素子用リードとの間に配され、
前記複数の受動素子のうち、第１キャパシタは、前記第２受動素子用リードと前記第３受動素子用リードとの間に配され、
前記複数の受動素子のうち、第２キャパシタは、前記第３受動素子用リードと前記第５受動素子用リードとの間に配され、
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタ（ｖａｒｉｓｔｏｒ）は、前記第３抵抗と並列に構成されて、前記第４受動素子用リードと前記第５受動素子用リードとの間に配されることを特徴とする請求項３に記載のバッテリ保護回路のパッケージモジュール。
【請求項５】
前記バッテリ保護回路のパッケージモジュールは、ＰＣＢ基板、セラミック基板及びプラスチック基板のうちから選択された何れか１つのベース基板上に、前記チップ領域、前記素子領域、前記外部連結端子領域、前記第１内部連結端子領域及び第２内部連結端子領域が配される構造を有し、
前記外部連結端子領域には、第１ないし第３外部連結端子が配され、
前記第１内部連結端子領域には、第１外部連結端子から延びて構成される第１内部連結端子が配され、
前記第２内部連結端子領域には、第２内部連結端子が配され、
前記素子領域には、前記外部連結端子領域、前記チップ領域及び前記第２内部連結端子領域のうちから選択された少なくとも１つの領域まで延設された第１ないし第６の導電性ラインが配される構造を有することを特徴とする請求項２に記載のバッテリ保護回路のパッケージモジュール。
【請求項６】
前記プロテクションＩＣで過放電状態で前記第１ＦＥＴをオフさせるための放電遮断信号を出力する放電遮断信号出力端子ＤＯは、前記第１ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、
前記プロテクションＩＣで過充電状態で前記第２ＦＥＴをオフさせるための充電遮断信号を出力する充電遮断信号出力端子ＣＯは、前記第２ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、
前記プロテクションＩＣの基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３導電性ラインとワイヤボンディングを通じて電気的に連結され、
第１導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第１外部連結端子と電気的に連結され、
第２導電性ラインは、前記素子領域から前記チップ領域まで延設されて、前記プロテクションＩＣで充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとワイヤボンディングを通じて電気的に連結され、
第３導電性ラインは、前記素子領域から前記チップ領域及び前記第２内部連結端子領域まで延設されて、前記第１ＦＥＴのソース端子及び前記第２内部連結端子と電気的に連結され、
第４導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、第２外部連結端子と電気的に連結され、
第５導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第２ＦＥＴのソース端子及び第３外部連結端子と電気的に連結され、
第６導電性ラインは、前記素子領域から前記チップ領域まで延びて、前記プロテクションＩＣで充放電状態を感知するための感知端子Ｖ−と電気的に連結され、
前記複数の受動素子のうち、第１抵抗は、前記第１導電性ラインと前記第２導電性ラインとの間に配され、
前記複数の受動素子のうち、第２抵抗は、前記第５導電性ラインと前記第６導電性ラインとの間に配され、
前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗は、前記第４導電性ラインと前記第５導電性ラインとの間に配され、
前記複数の受動素子のうち、第１キャパシタは、前記第２導電性ラインと前記第３導電性ラインとの間に配され、
前記複数の受動素子のうち、第２キャパシタは、前記第３導電性ラインと前記第５導電性ラインとの間に配され、
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタは、前記第３抵抗と並列に構成されて、前記第４導電性ラインと前記第５導電性ラインとの間に配されることを特徴とする請求項５に記載のバッテリ保護回路のパッケージモジュール。
【請求項７】
前記第３導電性ラインと前記第２内部連結端子との間には、バッテリパックの過電流を抑制するためのＰＴＣ（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ  ｔｈｅｒｍｉｓｔｏｒ（ｒｅｓｉｓｔｏｒ））素子またはヒューズ（ｆｕｓｅ）がさらに配されることを特徴とする請求項６に記載のバッテリ保護回路のパッケージモジュール。
【請求項８】
前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンに装着されてバッテリパックを構成することを特徴とする請求項５または６に記載のバッテリ保護回路のパッケージモジュール。
【請求項９】
前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンと結合されてバッテリパックを構成する上部ケース構造を有することを特徴とする請求項５または６に記載のバッテリ保護回路のパッケージモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッテリ保護回路のパッケージモジュールに係り、より具体的には、小型化が可能であり、バッテリパックまたはバッテリカンに容易に装着可能なバッテリ保護回路のパッケージモジュールに関する。
【背景技術】
【０００２】
一般的に、携帯電話、ＰＤＡなどの携帯端末機などにバッテリが使われている。
【０００３】
リチウムイオンバッテリは、携帯端末機などに最も広く使われるバッテリであって、過充電、過電流時に発熱し、発熱が持続して温度が上昇すれば、性能劣化はもとより、爆発の危険性までもある。
【０００４】
したがって、通常のバッテリには、過充電、過放電及び過電流を感知し、遮断する保護回路モジュールが実装されているか、バッテリの外部で過充電、過放電、発熱を感知し、バッテリの動作を遮断する保護回路を設置して使う。
【０００５】
このような従来の保護回路は、印刷回路基板（ＰＣＢ）にプロテクション（ｐｒｔｅｃｔｉｏｎ）ＩＣと２つのＦＥＴ、抵抗、及びキャパシタなどを半田付けで接合させてなされることが一般的である。しかし、このような従来の保護回路は、プロテクションＩＣと２つのＦＥＴ及び抵抗、キャパシタなどが占める空間があまりにも大きくて、小型化に限界があるという問題点がある。
【０００６】
また、前記保護回路のバッテリパックへの装着時に、別途の作業が必要であり、保護回路を装着した後に、別途の配線やワイヤボンディングまたはＰＣＢ基板のパターンまたはＰＣＢ基板の露出された端子を通じて、外部連結端子や内部連結端子と連結させなければならないなど、作業が複雑になるという問題点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、前記従来の問題点を解消することができるバッテリ保護回路のパッケージモジュールを提供することである。
【０００８】
本発明の他の目的は、集積化及び小型化に有利なバッテリ保護回路のパッケージモジュールを提供することである。
【０００９】
本発明のさらに他の目的は、バッテリパックやバッテリカンへの装着が容易なバッテリ保護回路のパッケージモジュールを提供することである。
【課題を解決するための手段】
【００１０】
前記技術的課題の一部を果たすための本発明の具体化によって、本発明によるバッテリ保護回路のパッケージモジュールは、両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子及び第２内部連結端子がそれぞれ配される第１内部連結端子領域及び第２内部連結端子領域と、前記第１内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、前記バッテリ保護回路を構成する複数の受動素子が配される素子領域と、前記素子領域に隣接し、前記バッテリ保護回路を構成するプロテクションＩＣ及びデュアルＦＥＴチップが配されるチップ領域とが、前記外部連結端子領域と前記第２内部連結端子領域との間に配される保護回路領域と、を備えて、上部面には、前記複数の外部連結端子が露出され、下部面には、前記第１内部連結端子及び前記第２内部連結端子が露出されるようにパッケージングされた構造を有する。
【００１１】
前記チップ領域には、共通ドレイン構造の第１ＦＥＴ及び第２ＦＥＴを内蔵した前記デュアルＦＥＴチップと、過放電及び過充電の動作を制御する前記プロテクションＩＣとが上下積層されるか、互いに隣接して配され、前記素子領域には、少なくとも１つの抵抗及び少なくとも１つのキャパシタを含む複数の受動素子が、複数の導電性ラインのうち少なくとも２本の導電性ラインを互いに連結する構造でそれぞれ配置される。
【００１２】
前記バッテリ保護回路のパッケージモジュールは、前記チップ領域に備えられて、前記プロテクションＩＣ及び前記デュアルＦＥＴチップが装着されるダイパッドと、前記素子領域に備えられて、前記複数の導電性ラインを構成する第１ないし第６受動素子用リードと、前記外部連結端子領域に備えられて、前記複数の外部連結端子を構成する第１ないし第３外部連結端子用リードと、前記複数の外部連結端子用リードのうち、第１外部連結端子用リードから延びて構成され、前記第１内部連結端子領域に備えられて、前記第１内部連結端子を構成する第１内部連結端子用リードと、前記第２内部連結端子領域に備えられて、前記第２内部連結端子を構成する第２内部連結端子用リードと、を備えるリードフレーム構造を有しうる。
【００１３】
前記プロテクションＩＣで過放電状態で前記第１ＦＥＴをオフさせるための放電遮断信号を出力する放電遮断信号出力端子ＤＯは、前記第１ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションＩＣで過充電状態で前記第２ＦＥＴをオフさせるための充電遮断信号を出力する充電遮断信号出力端子ＣＯは、前記第２ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションＩＣの基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３受動素子用リードとワイヤボンディングを通じて電気的に連結され、第１受動素子用リードは、前記第１外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第２受動素子用リードは、前記プロテクションＩＣで充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとワイヤボンディングを通じて電気的に連結され、第３受動素子用リードは、前記第１ＦＥＴのソース端子及び前記第２内部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第４受動素子用リードは、第２外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第５受動素子用リードは、前記第２ＦＥＴのソース端子及び第３外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第６受動素子用リードは、前記プロテクションＩＣで充放電状態を感知するための感知端子Ｖ−とワイヤボンディングを通じて電気的に連結され、前記複数の受動素子のうち、第１抵抗は、前記第１受動素子用リードと前記第２受動素子用リードとの間に配され、前記複数の受動素子のうち、第２抵抗は、前記第５受動素子用リードと前記第６受動素子用リードとの間に配され、前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗は、前記第４受動素子用リードと前記第５受動素子用リードとの間に配され、前記複数の受動素子のうち、第１キャパシタは、前記第２受動素子用リードと前記第３受動素子用リードとの間に配され、前記複数の受動素子のうち、第２キャパシタは、前記第３受動素子用リードと前記第５受動素子用リードとの間に配され、前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタ（ｖａｒｉｓｔｏｒ）は、前記第３抵抗と並列に構成されて、前記第４受動素子用リードと前記第５受動素子用リードとの間に配置される。
【００１４】
前記バッテリ保護回路のパッケージモジュールは、ＰＣＢ基板、セラミック基板及びプラスチック基板のうちから選択された何れか１つのベース基板上に、前記チップ領域、前記素子領域、前記外部連結端子領域、前記第１内部連結端子領域及び第２内部連結端子領域が配される構造を有し、前記外部連結端子領域には、第１ないし第３外部連結端子が配され、前記第１内部連結端子領域には、第１外部連結端子から延びて構成される第１内部連結端子が配され、前記第２内部連結端子領域には、第２内部連結端子が配され、前記素子領域には、前記外部連結端子領域、前記チップ領域及び前記第２内部連結端子領域のうちから選択された少なくとも１つの領域まで延設された第１ないし第６の導電性ラインが配される構造を有しうる。
【００１５】
前記プロテクションＩＣで過放電状態で前記第１ＦＥＴをオフさせるための放電遮断信号を出力する放電遮断信号出力端子ＤＯは、前記第１ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションＩＣで過充電状態で前記第２ＦＥＴをオフさせるための充電遮断信号を出力する充電遮断信号出力端子ＣＯは、前記第２ＦＥＴのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションＩＣの基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３導電性ラインとワイヤボンディングを通じて電気的に連結され、第１導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第１外部連結端子と電気的に連結され、第２導電性ラインは、前記素子領域から前記チップ領域まで延設されて、前記プロテクションＩＣで充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとワイヤボンディングを通じて電気的に連結され、第３導電性ラインは、前記素子領域から前記チップ領域及び前記第２内部連結端子領域まで延設されて、前記第１ＦＥＴのソース端子及び前記第２内部連結端子と電気的に連結され、第４導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、第２外部連結端子と電気的に連結され、第５導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第２ＦＥＴのソース端子及び第３外部連結端子と電気的に連結され、第６導電性ラインは、前記素子領域から前記チップ領域まで延びて、前記プロテクションＩＣで充放電状態を感知するための感知端子Ｖ−と電気的に連結され、前記複数の受動素子のうち、第１抵抗は、前記第１導電性ラインと前記第２導電性ラインとの間に配され、前記複数の受動素子のうち、第２抵抗は、前記第５導電性ラインと前記第６導電性ラインとの間に配され、前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗は、前記第４導電性ラインと前記第５導電性ラインとの間に配され、前記複数の受動素子のうち、第１キャパシタは、前記第２導電性ラインと前記第３導電性ラインとの間に配され、前記複数の受動素子のうち、第２キャパシタは、前記第３導電性ラインと前記第５導電性ラインとの間に配され、前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタは、前記第３抵抗と並列に構成されて、前記第４導電性ラインと前記第５導電性ラインとの間に配置される。
【００１６】
前記第３導電性ラインと前記第２内部連結端子との間には、バッテリパックの過電流を抑制するためのＰＴＣ（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ  ｔｈｅｒｍｉｓｔｏｒ（ｒｅｓｉｓｔｏｒ））またはヒューズ（ｆｕｓｅ）素子がさらに配置される。
【００１７】
前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンに装着されてバッテリパックを構成することもでき、前記バッテリカンと結合されてバッテリパックを構成する上部ケース構造を有しうる。
【発明の効果】
【００１８】
本発明によれば、リードフレーム構造や、ＰＣＢ、セラミック及びプラスチックなどのベース基板を用いてバッテリ保護回路を構成する複数の受動素子、チップ、外部連結端子、内部連結端子を１つのパッケージモジュールで構成が可能なので、別途のモジュール製造工程が必要であった既存の方法よりも製造工程が最小化され、バッテリカンへの装着が便利であり、小型化に有利である。
【図面の簡単な説明】
【００１９】
【図１】本発明によるバッテリ保護回路のパッケージモジュールの構成のためのバッテリ保護回路の回路図である。
【図２】本発明のパッケージモジュールの構成のための積層チップの配置構造を示した図面である。
【図３】本発明の第１実施形態によるパッケージモジュールの内部配置構造を示した図面である。
【図４】図３のパッケージモジュールの外形を示した図面である。
【図５】図４のパッケージモジュールのバッテリカンとの結合過程を示した図面である。
【図６】本発明の実施形態によるパッケージモジュールが装着されたバッテリパックの外形を示した図面である。
【図７】本発明の第２実施形態によるパッケージモジュールの内部配置構造を示した図面である。
【図８】図７のパッケージモジュールの外形を示した図面である。
【図９】図８のパッケージモジュールのバッテリカンとの結合過程を示した図面である。
【図１０】本発明の第３実施形態によるパッケージモジュールの内部配置構造を示した図面である。
【図１１】図１０のパッケージモジュールの外形を示した図面である。
【図１２】図１１のパッケージモジュールのバッテリカンとの結合過程を示した図面である。
【発明を実施するための形態】
【００２０】
以下、本発明の望ましい実施形態が、当業者に本発明の徹底的な理解を提供する意図以外には、他の意図なしに、添付した図面を参照にして詳しく説明される。
【００２１】
図１は、本発明によるバッテリ保護回路のパッケージモジュールの構成のためのバッテリ保護回路の回路図を示した図面である。
【００２２】
図１に示したように、本発明によるバッテリ保護回路５００は、バッテリセルに連結されるための第１及び第２内部連結端子Ｂ＋、Ｂ−、充電時には充電器に連結され、放電時にはバッテリ電源によって動作する電子機器（例、携帯端末機など）と連結されるための第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−を備える。ここで、第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−のうち、第１外部連結端子Ｐ＋及び第３外部連結端子Ｐ−は、電源供給のためのものであり、残りの１つの外部連結端子である第２外部連結端子ＣＦは、バッテリセル容量測定及びＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）、サージ（ｓｕｒｇｅ）保護のための保護端子として機能する。
【００２３】
そして、前記バッテリ保護回路５００は、デュアルＦＥＴチップ１１０、プロテクションＩＣ１２０、抵抗Ｒ１、Ｒ２、Ｒ３、バリスタＶ１、及びキャパシタＣ１、Ｃ２の連結構造を有する。
【００２４】
前記デュアルＦＥＴチップ１１０は、ドレイン共通構造を有する第１ＦＥＴ（ＦＥＴ１）と第２ＦＥＴ（ＦＥＴ２）とで構成される。
【００２５】
プロテクションＩＣ１２０は、抵抗Ｒ１を通じてバッテリの（＋）端子である第１内部連結端子Ｂ＋と連結され、第１ノードｎ１を通じて充電電圧または放電電圧が印加される電圧印加とバッテリ電圧を感知する端子（ＶＤＤ端子）、プロテクションＩＣ１２０の内部の動作電圧に対する基準となる基準端子（ＶＳＳ端子）、充放電及び過電流状態を感知するための感知端子（Ｖ−端子）、過放電状態で第１ＦＥＴ（ＦＥＴ１）をオフさせるための放電遮断信号出力端子（ＤＯ端子）、過充電状態で第２ＦＥＴ（ＦＥＴ２）をオフさせるための充電遮断信号出力端子（Ｃ０端子）を有する。
【００２６】
この際、プロテクションＩＣ１２０の内部は、基準電圧設定部、基準電圧と充放電電圧とを比較するための比較部、過電流検出部、充放電検出部を備えている。ここで、充電及び放電状態の判断基準は、ユーザが要求するスペック（ＳＰＥＣ）に変更が可能であり、その定めれた基準によってプロテクションＩＣ１２０の各端子別の電圧差を認知して、充電・放電状態を判定する。
【００２７】
前記プロテクションＩＣ１２０は、放電時に過放電状態に至れば、ＤＯ端子は、ロー（ＬＯＷ）になって第１ＦＥＴ（ＦＥＴ１）をオフさせ、過充電状態に至れば、ＣＯ端子がローになって第２ＦＥＴ（ＦＥＴ２）をオフさせ、過電流が流れる場合には、充電時には第２ＦＥＴ（ＦＥＴ２）、放電時には第１ＦＥＴ（ＦＥＴ１）をオフさせるように構成されている。
【００２８】
前記抵抗Ｒ１と前記キャパシタＣ１は、前記プロテクションＩＣ１２０の供給電源の変動を安定させる役割を果たす。抵抗Ｒ１は、バッテリの電源Ｖ１供給ノードである第１ノードｎ１と前記プロテクションＩＣ１２０のＶＤＤ端子との間に連結され、前記キャパシタＣ１は、前記プロテクションＩＣのＶＤＤ端子とＶＳＳ端子との間に連結される。
【００２９】
ここで、第１ノードｎ１は、第１内部連結端子Ｂ＋と第１外部連結端子Ｐ＋とに連結されている。
【００３０】
抵抗Ｒ１を大きくすれば、電圧検出時にプロテクションＩＣ１２０の内部に浸透される電流によって検出電圧が高くなるために、抵抗Ｒ１の値は、１ＫΩ以下の適当な値で設定される。また、安定した動作のために、前記キャパシタＣ１の値は、０．０１μＦ以上の適当な値を有する。
【００３１】
そして、抵抗Ｒ１と抵抗Ｒ２は、プロテクションＩＣ１２０の絶対最大定格を超過する高電圧充電器または充電器が逆に連結される場合、電流制限抵抗になる。抵抗Ｒ２は、前記プロテクションＩＣ１２０のＶ−端子と前記第２ＦＥＴ（ＦＥＴ２）のソース端子Ｓ２が連結された第２ノードｎ２との間に連結される。抵抗Ｒ１と抵抗Ｒ２は、電源消費の原因になりうるので、通常、抵抗Ｒ１と抵抗Ｒ２との抵抗値の和は、１ＫΩよりも大きく設定される。そして、抵抗Ｒ２があまりにも大きければ、過充電遮断後に復帰が起こらないこともあるので、抵抗Ｒ２の値は、１０ＫΩまたはそれ以下の値で設定される。
【００３２】
キャパシタＣ２は、前記第２ノードｎ２（または、第３外部連結端子Ｐ−）と前記第１ＦＥＴ（ＦＥＴ１）のソース端子Ｓ１（または、ＶＳＳ端子、第２内部連結端子Ｂ−）との間に連結される構造を有する。キャパシタＣ２は、前記バッテリ保護回路製品の特性に大きく影響を与えないが、ユーザの要請や安定性のために追加されている。前記キャパシタＣ２は、電圧変動や外部ノイズに対する耐性を向上させて、システムを安定化させる効果のためのものである。
【００３３】
そして、抵抗Ｒ３及びバリスタＶ１は、ＥＳＤ、サージ保護のための素子であって、互いに並列連結される構造で第２外部連結端子ＣＦと前記第２ノードｎ２（または、第３外部連結端子Ｐ−）との間に連設される。前記バリスタＶ１は、過電圧発生時に抵抗が低くなる素子であって、過電圧が発生する場合、抵抗が低くなって過電圧による回路損傷などを最小化することができる。
【００３４】
本発明では、外部連結端子Ｐ＋、Ｐ−、ＣＦ、内部連結端子Ｂ＋、Ｂ−を含んで、図１のバッテリ保護回路５００をパッケージングして構成したバッテリ保護回路のパッケージモジュールを具現している。これについては、後術する。
【００３５】
図２は、本発明の実施形態によるバッテリ保護回路でデュアルＦＥＴチップ１１０と前記プロテクションＩＣ１２０との配置構造を示す図である。
【００３６】
図２に示したように、デュアルＦＥＴチップ１１０と前記プロテクションＩＣ１２０の配置は、前記デュアルＦＥＴチップ１１０と前記プロテクションＩＣ１２０とが上下積層された構造を有するか、互いに隣接して配される構造を有する。例えば、前記デュアルＦＥＴチップ１１０の上部面に、前記プロテクションＩＣ１２０が積層された構造を有するか、前記プロテクションＩＣ１２０の左側または右側に隣接して、前記デュアルＦＥＴチップ１１０が配置される。
【００３７】
前記デュアルＦＥＴチップ１１０は、共通ドレイン構造の第１ＦＥＴ及び第２ＦＥＴ、すなわち、２つのＦＥＴを内蔵しており、外部連結端子は、第１ＦＥＴの第１ゲート端子Ｇ１及び第１ソース端子Ｓ１と第２ＦＥＴの第２ゲート端子Ｇ２及び第２ソース端子Ｓ１とを前記デュアルＦＥＴチップ１１０の上部面に備える構造を有する。また、共通ドレイン端子（Ｄ）が、前記デュアルＦＥＴチップ１１０の下部面に備えられる構造を有しうる。
【００３８】
前記プロテクションＩＣ１２０は、前記デュアルＦＥＴチップ１１０の上部面に積層配置される構造を有する。前記プロテクションＩＣ１２０は、前記デュアルＦＥＴチップ１１０上の外部連結端子が配された部分を除いた領域（例えば、中央部位）に積層配置される。この際、前記プロテクションＩＣ１２０と前記デュアルＦＥＴチップ１１０との間には、絶縁のための絶縁膜が配され、前記プロテクションＩＣ１２０と前記デュアルＦＥＴチップ１１０は、絶縁性材の接着剤で接着されうる。
【００３９】
通常、前記デュアルＦＥＴチップ１１０のサイズが、前記プロテクションＩＣ１２０よりは大きいために、前記デュアルＦＥＴチップ１１０の上部に、前記プロテクションＩＣ１２０を積層する配置構造を採択する。
【００４０】
前記プロテクションＩＣ１２０が、前記デュアルＦＥＴチップ１１０の上部面に積層配置された以後に、前記プロテクションＩＣ１２０のＤＯ端子ＤＯは、前記第１ゲート端子Ｇ１とワイヤまたは配線を通じて電気的に連結され、前記プロテクションＩＣ１２０のＣＯ端子ＣＯは、前記第２ゲート端子Ｇ２とワイヤまたは配線を通じて電気的に連結される。残りの端子の連結構造は、後述する。
【００４１】
前述したような積層構造を有する前記プロテクションＩＣ１２０と前記デュアルＦＥＴチップ１１０とを‘積層チップ１００’と通称する。
【００４２】
図３は、本発明の第１実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、リードフレーム構造を有する場合を示した図面である。
【００４３】
図３の（ａ）は、前記積層チップ１００及び受動素子が配される前のリードフレーム構造を、図３の（ｂ）は、前記積層チップ１００及び受動素子が配された以後のリードフレーム構造を示した図面である。
【００４４】
図３の（ａ）に示したように、本発明の第１実施形態によるバッテリ保護回路のパッケージモジュールは、第１内部連結端子領域（Ａ１）、外部連結端子領域（Ａ２）、素子領域（Ａ３）及びチップ領域（Ａ４）の保護回路領域、第２内部連結端子領域（Ａ５）が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域（Ａ２）と前記第２内部連結端子領域（Ａ５）との間に配されるものであって、素子領域（Ａ３）及びチップ領域（Ａ４）の配置順序は、多様に変更可能である。
【００４５】
前記第１内部連結端子領域（Ａ１）及び前記第２外部端子領域（Ａ５）は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子として機能する第１内部連結端子用リードＢ＋と第２内部連結端子として機能する第２内部連結端子用リードＢ−とがそれぞれ配される。
【００４６】
前記外部連結端子領域（Ａ２）は、前記第１内部連結端子領域（Ａ１）に隣接し、複数の外部連結端子として機能する複数の外部連結端子用リードである第１ないし第３外部連結端子用リードＰ＋、ＣＦ、Ｐ−が、それぞれ順次に配される。前記第１ないし第３外部連結端子用リードＰ＋、ＣＦ、Ｐ−の配置順序は、多様に変わりうる。ここで、第１外部連結端子用リードＰ＋と前記第１内部連結端子用リードＢ＋は、互いに連結されている。すなわち、前記第１内部連結端子用リードＢ＋は、前記第１外部連結端子用リードＰ＋から延びて構成されるか、前記第１外部連結端子用リードＰ＋が、前記第１内部連結端子用リードＢ＋から延びて構成することができる。
【００４７】
前記素子領域（Ａ３）は、前記バッテリ保護回路を構成する複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１が配されるためのものであって、複数の導電性ラインで構成された第１ないし第６受動素子用リードＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６が配される。
【００４８】
第１ないし第３受動素子用リードＬ１、Ｌ２、Ｌ３は、前記素子領域（Ａ３）の上部側に順次的な配置構造を有し、第４ないし第６受動素子用リードＬ４、Ｌ５、Ｌ６は、前記素子領域（Ａ３）の下部側に配される構造を有しうる。
【００４９】
第１受動素子用リードＬ１は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、第２受動素子用リードＬ２は、前記第１受動素子用リードＬ１に隣接して一定サイズに配される。第３受動素子用リードＬ３は、前記チップ領域（Ａ４）に隣接した素子領域（Ａ３）に前記第２受動素子用リードＬ２に隣接して一定サイズに配される。
【００５０】
第４受動素子用リードＬ４は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、第５受動素子用リードＬ５と第６受動素子用リードＬ６は、前記第５受動素子用リードＬ５が前記第６受動素子用リードＬ６を取り囲む形態で前記第４受動素子用リードＬ１に隣接して配される。
【００５１】
前記チップ領域（Ａ４）は、前記素子領域（Ａ３）に隣接し、前記バッテリ保護回路を構成するプロテクションＩＣ及びデュアルＦＥＴチップが配されるための領域であって、前記積層チップ１００が装着されるためのダイパッドＤＰが配置される。前記ダイパッドＤＰは、前記積層チップ１００を構成する前記デュアルＦＥＴチップ１１０の共通ドレイン端子と電気的に連結され、後続工程のパッケージング時に露出させて、外部連結端子として機能すると同時に、放熱特性を改善させうる。
【００５２】
図３の（ｂ）に示したように、図３の（ａ）のリードフレームに複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１及び前記積層チップ１００が配され、ワイヤボンディングなどを通じて、図１に示された等価回路を構成する。
【００５３】
まず、前記チップ領域（Ａ４）の前記ダイパッドＤＰ上に、前記積層チップ１００を装着し、前記積層チップ１００を構成する前記プロテクションＩＣ１２０の基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３受動素子用リードＬ３とワイヤボンディングを行って、電気的に連結する。
【００５４】
そして、前記プロテクションＩＣ１２０で充電電圧及び放電電圧が印加される電圧印加とバッテリ電圧を感知する端子ＶＤＤは、前記第２受動素子用リードＬ２とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションＩＣ１２０で充放電及び過電流状態を感知するための感知端子Ｖ−を前記第６受動素子用リードＬ６にワイヤボンディングを通じて電気的に連結する。
【００５５】
前記第１ＦＥＴのソース端子Ｓ１は、前記第３受動素子用リードＬ３とワイヤボンディングなどを通じて電気的に連結し、前記第２ＦＥＴのソース端子Ｓ２は、前記第５受動素子用リードＬ５とワイヤボンディングなどを通じて電気的に連結する。
【００５６】
次いで、前記第１受動素子用リードＬ１と前記第１外部連結端子用リードＰ＋とをワイヤボンディングなどを通じて電気的に連結し、前記第３受動素子用リードＬ３と前記第２内部連結端子用リードＢ−とをワイヤボンディングなどを通じて電気的に連結する。
【００５７】
前記第４受動素子用リードＬ４は、前記第２外部連結端子用リードＣＦとワイヤボンディングを通じて電気的に連結され、前記第５受動素子用リードＬ５は、前記第３外部連結端子用リードＬ３とワイヤボンディングなどを通じて電気的に連結される。
【００５８】
そして、前記複数の受動素子のうち、第１抵抗Ｒ１は、前記第１受動素子用リードＬ１と前記第２受動素子用リードＬ２との間に配され、前記複数の受動素子のうち、第２抵抗Ｒ２は、前記第５受動素子用リードＬ５と前記第６受動素子用リードＬ６との間に配される。
【００５９】
前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗Ｒ３は、前記第４受動素子用リードＬ４と前記第５受動素子用リードＬ５との間に配され、前記複数の受動素子のうち、第１キャパシタＣ１は、前記第２受動素子用リードＬ２と前記第３受動素子用リードＬ３との間に配され、前記複数の受動素子のうち、第２キャパシタＣ２は、前記第３受動素子用リードＬ３と前記第５受動素子用リードＬ５との間に配される。
【００６０】
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタＶ１は、前記第３抵抗Ｒ３と並列に構成されて、前記第４受動素子用リードＬ４と前記第５受動素子用リードＬ５との間に配される。
【００６１】
前述した配置構造を有するバッテリ保護回路をモールディングするなどの工程を通じて、図４に示したように、パッケージングしてパッケージモジュールＰ１を構成する。
【００６２】
図４の（ａ）は、本発明の第１実施形態によるバッテリ保護回路のパッケージモジュールＰ１の上部面を、図４の（ｂ）は、パッケージモジュールＰ１の下部面を示した図面である。
【００６３】
図４の（ａ）及び図４の（ｂ）に示したように、本発明の第１実施形態によるバッテリ保護回路のパッケージモジュールＰ１は、上部面には、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−が露出され、下部面には、前記第１内部連結端子Ｂ＋及び前記第２内部連結端子Ｂ−が露出されるように構成される。ここで、パッケージモジュールＰ１の上部面には、放熱やその他の必要に応じて前記ダイパッドＤＰの下部面（前記積層チップ１００が装着された面の反対面）が露出されるようにパッケージングされうる。
【００６４】
図５は、本発明の第１実施形態によるバッテリ保護回路のパッケージモジュールＰ１をバッテリパックに装着する過程を示す図である。
【００６５】
図５に示したように、前述したような構造を有するバッテリ保護回路のパッケージモジュールＰ１は、ベアセルが内蔵されたバッテリカンＶＣの上部面と上部ケースＶＰとの間に挿入されて、図６に示したようなバッテリパックを構成する。
【００６６】
前記上部ケースＶＰは、プラスチック材で前記外部連結端子Ｐ＋、ＣＦ、Ｐ−が露出されるように対応する部分が貫通されている。
【００６７】
図７は、本発明の第２実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、ＰＣＢ基板またはセラミック基板などのベース基板に、第１内部連結端子領域（Ａ１）、外部連結端子領域（Ａ２）、素子領域（Ａ３）及びチップ領域（Ａ４）の保護回路領域、第２内部連結端子領域（Ａ５）を配置した場合を示した図面である。
【００６８】
図７の（ａ）は、前記積層チップ１００及び受動素子が配される前の基板構造を、図７の（ｂ）は、前記積層チップ１００及び複数の受動素子が配された以後の基板構造を示した図面である。
【００６９】
図７の（ａ）に示したように、本発明の第２実施形態によるバッテリ保護回路のパッケージモジュールは、第１内部連結端子領域（Ａ１）、外部連結端子領域（Ａ２）、素子領域（Ａ３）及びチップ領域（Ａ４）の保護回路領域、第２内部連結端子領域（Ａ５）が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域（Ａ２）と前記第２内部連結端子領域（Ａ５）との間に配されるものであって、素子領域（Ａ３）及びチップ領域（Ａ４）の配置順序は、多様に変更可能である。
【００７０】
前記第１内部連結端子領域（Ａ１）及び前記第２外部端子領域（Ａ５）は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子Ｂ＋と第２内部連結端子Ｂ−とがパターン形成を通じてそれぞれ配される（図８参照）。
【００７１】
前記外部連結端子領域（Ａ２）は、前記第１内部連結端子領域（Ａ１）に隣接し、複数の外部連結端子である第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−が、それぞれ順次に配される。前記第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−の配置順序は、多様に変わりうる。ここで、第１外部連結端子Ｐ＋と前記第１内部連結端子Ｂ＋は、互いに連結されている。すなわち、前記第１内部連結端子Ｂ＋は、前記第１外部連結端子Ｐ＋から延びて構成されるか、前記第１外部連結端子Ｐ＋が、前記第１内部連結端子Ｂ＋から延びて構成することができる。
【００７２】
前記素子領域（Ａ３）は、前記バッテリ保護回路を構成する複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１が配されるためのものであって、複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６がパターン形成されて適切に配される。
【００７３】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第１ないし第３導電性ラインＣＲ１、ＣＲ２、ＣＲ３は、前記素子領域（Ａ３）の上部側（図面上で上部側）に配される構造を有し、第４ないし第６導電性ラインＣＲ４、ＣＲ５、ＣＲ６は、前記素子領域（Ａ３）の下部側に配される構造を有しうる。
【００７４】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第１導電性ラインＣＲ１は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第１外部連結端子Ｐ＋と電気的に連結されるように配される。
【００７５】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第２導電性ラインＣＲ２は、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで延設されうる。例えば、前記チップ領域（Ａ４）とは絶縁されながら、前記チップ領域（Ａ４）の底側を貫通して、前記チップ領域（Ａ４）の周辺まで延設させうる。これは、前記プロテクションＩＣ１２０で充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとのワイヤボンディングなどの電気的連結を容易にするためである。
【００７６】
第３導電性ラインＣＲ３は、前記第２導電性ラインＣＲ２に隣接して配され、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで延設されうる。例えば、前記チップ領域（Ａ４）の周辺まで延びて、端子連結領域を有しうる。そして、前記第３導電性ラインＣＲ３は、前記第２内部連結端子領域まで延設されて、前記第２外部連結端子Ｂ−と電気的連結構造を有しうる。この際、前記バッテリ保護回路にバッテリパックの過電流を抑制するためのＰＴＣ素子またはヒューズがさらに配される場合には、前記第２内部連結端子領域（Ａ５）に前記第２内部連結端子Ｂ−と電気的連結構造を有する第７導電性ラインＣＲ７をさらに配置して、前記第３導電性ラインＣＲ３と前記第７導電性ラインＣＲ７との間に、前記ＰＴＣ素子またはヒューズを配置させうる。
【００７７】
第４導電性ラインＣＲ４は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第２外部連結端子ＣＦと電気的に連結されるように配される。
【００７８】
第５導電性ラインＣＲ５は、前記素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第３外部連結端子Ｐ−と電気的に連結されるように配される。そして、前記第５導電性ラインＣＲ５は、前記チップ領域（Ａ４）の周辺まで延設されうる。
【００７９】
第６導電性ラインＣＲ６は、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで延設されうる。
【００８０】
図７の（ｂ）に示したように、図７の（ａ）の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６が配されたベース基板に複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１及び前記積層チップ１００が配され、素子装着やワイヤボンディングなどを通じて、図１に示された等価回路を構成する。
【００８１】
まず、前記チップ領域（Ａ４）に前記積層チップ１００を装着し、前記積層チップ１００を構成する前記プロテクションＩＣ１２０の基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３導電性ラインＣＲ３とワイヤボンディングを行って、電気的に連結する。
【００８２】
そして、前記プロテクションＩＣ１２０で充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤは、前記第２導電性ラインＣＲ２とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションＩＣ１２０で充放電状態を感知するための感知端子Ｖ−を前記第６導電性ラインＣＲ６にワイヤボンディングを通じて電気的に連結する。
【００８３】
前記第１ＦＥＴのソース端子Ｓ１は、前記第３導電性ラインＣＲ３とワイヤボンディングなどを通じて電気的に連結し、前記第２ＦＥＴのソース端子Ｓ２は、前記第５導電性ラインＣＲ５とワイヤボンディングなどを通じて電気的に連結する。
【００８４】
そして、前記複数の受動素子のうち、第１抵抗Ｒ１は、前記第１導電性ラインＣＲ１と前記第２導電性ラインＣＲ２との間に配され、前記複数の受動素子のうち、第２抵抗Ｒ２は、前記第５導電性ラインＣＲ５と前記第６導電性ラインＣＲ６との間に配される。
【００８５】
前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗Ｒ３は、前記第４導電性ラインＣＲ４と前記第５導電性ラインＣＲ５との間に配され、前記複数の受動素子のうち、第１キャパシタＣ１は、前記第２導電性ラインＣＲ２と前記第３導電性ラインＣＲ３との間に配され、前記複数の受動素子のうち、第２キャパシタＣ２は、前記第３導電性ラインＣＲ３と前記第５導電性ラインＣＲ５との間に配される。
【００８６】
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタＶ１は、前記第３抵抗Ｒ３と並列に構成されて、前記第４導電性ラインＣＲ４と前記第５導電性ラインＣＲ５との間に配される。
【００８７】
前述した配置構造を有するバッテリ保護回路をＥＭＣモールディングなどのモールディングするなどの工程を通じて、図８に示したように、パッケージングしてモジュールＰ２を構成する。この際、前記積層チップ１００が装着されるチップ領域（Ａ４）及び前記積層チップ１００とワイヤボンディングされる導電性ライン部分を含んで部分モールディングまたはカプセル化（ｅｎｃａｐｓｕｌａｔｉｏｎ）する工程を含むパッケージング工程が行われる。
【００８８】
図７の（ｂ）の状態でパッケージング工程がなされば、図８の（ｂ）のパッケージモジュールＰ２の下部面と同じ構造を有する。すなわち、図面上で、図７の（ａ）及び図７の（ｂ）のベース基板の上部面は、前記図８の（ｂ）に示されたパッケージモジュールＰ２の下部面に対応し、図７の（ａ）及び図７の（ｂ）のベース基板の下部面は、前記図８の（ａ）に示されたパッケージモジュールＰ２の上部面に対応する。
【００８９】
図８の（ａ）は、本発明の第２実施形態によるバッテリ保護回路のパッケージモジュールＰ２の上部面を、図８の（ｂ）は、パッケージモジュールＰ２の下部面を示した図面である。
【００９０】
図８の（ａ）及び図８の（ｂ）に示したように、本発明の第２実施形態によるバッテリ保護回路のパッケージモジュールＰ２は、上部面には、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−が露出され、下部面には、前記第１内部連結端子Ｂ＋及び前記第２内部連結端子Ｂ−が露出されるように構成される。この際、前記受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１の上部面が露出されるようにパッケージングすることも可能である。
【００９１】
図９は、本発明の第２実施形態によるバッテリ保護回路のパッケージモジュールをバッテリパックに装着する過程を示す図である。
【００９２】
図９に示したように、前述したような構造を有するバッテリ保護回路のパッケージモジュールは、ベアセルが内蔵されたバッテリカンＶＣの上部面と上部ケースＶＰとの間に挿入されて、図６に示したようなバッテリパックを構成する。前記上部ケースＶＰは、プラスチック材で前記外部連結端子Ｐ＋、ＣＦ、Ｐ−が露出されるように対応する部分が貫通されている。
【００９３】
図１０は、本発明の第３実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、プラスチックベース基板に第１内部連結端子領域（Ａ１）、外部連結端子領域（Ａ２）、素子領域（Ａ３）及びチップ領域（Ａ４）の保護回路領域、第２内部連結端子領域（Ａ５）を配置した場合を示した図面である。
【００９４】
図１０の（ａ）は、前記積層チップ１００及び受動素子が配される前の基板構造を、図１０の（ｂ）は、前記積層チップ１００及び複数の受動素子が配された以後の基板構造を示した図面である。
【００９５】
図１０の（ａ）に示したように、本発明の第３実施形態によるバッテリ保護回路のパッケージモジュールは、第１内部連結端子領域（Ａ１）、外部連結端子領域（Ａ２）、素子領域（Ａ３）及びチップ領域（Ａ４）の保護回路領域、第２内部連結端子領域（Ａ５）が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域（Ａ２）と前記第２内部連結端子領域（Ａ５）との間に配されるものであって、素子領域（Ａ３）及びチップ領域（Ａ４）の配置順序は、多様に変更可能である。
【００９６】
前記第１内部連結端子領域（Ａ１）及び前記第２外部端子領域（Ａ５）は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第１内部連結端子Ｂ＋と第２内部連結端子Ｂ−とがパターン形成を通じてそれぞれ配される（図１１参照）。
【００９７】
前記外部連結端子領域（Ａ２）は、前記第１内部連結端子領域（Ａ１）に隣接し、複数の外部連結端子である第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−が、それぞれ順次に配される。前記第１ないし第３外部連結端子Ｐ＋、ＣＦ、Ｐ−の配置順序は、多様に変わりうる。ここで、第１外部連結端子Ｐ＋と前記第１内部連結端子Ｂ＋は、互いに連結されている。すなわち、前記第１内部連結端子Ｂ＋は、前記第１外部連結端子Ｐ＋から延びて構成されるか、前記第１外部連結端子Ｐ＋が、前記第１内部連結端子Ｂ＋から延びて構成することができる。
【００９８】
前記素子領域（Ａ３）は、前記バッテリ保護回路を構成する複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１が配されるためのものであって、複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６がパターン形成されて適切に配される。
【００９９】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第１ないし第３導電性ラインＣＲ１、ＣＲ２、ＣＲ３は、前記素子領域（Ａ３）の上部側（図面上で上部側）に配される構造を有し、第４ないし第６導電性ラインＣＲ４、ＣＲ５、ＣＲ６は、前記素子領域（Ａ３）の下部側に配される構造を有しうる。
【０１００】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第１導電性ラインＣＲ１は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第１外部連結端子Ｐ＋と電気的に連結されるように配される。
【０１０１】
前記複数の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６のうち、第２導電性ラインＣＲ２は、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで延設されうる。例えば、前記チップ領域（Ａ４）とは絶縁されながら、前記チップ領域（Ａ４）の底側を貫通して、前記チップ領域（Ａ４）の周辺まで延設させうる。これは、前記プロテクションＩＣ１２０で充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤとのワイヤボンディングなどの電気的連結を容易にするためである。
【０１０２】
第３導電性ラインＣＲ３は、前記第２導電性ラインＣＲ２に隣接して配され、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで延設されうる。例えば、前記チップ領域（Ａ４）の周辺まで延びて、端子連結領域を有しうる。そして、前記第３導電性ラインＣＲ３は、前記第２内部連結端子領域まで延設されて、前記第２外部連結端子Ｂ−と電気的連結構造を有しうる。この際、前記バッテリ保護回路にバッテリパックの過電流を抑制するためのＰＴＣ素子またはヒューズがさらに配される場合には、前記第２内部連結端子領域（Ａ５）に前記第２内部連結端子Ｂ−と電気的連結構造を有する第７導電性ラインＣＲ７をさらに配置して、前記第３導電性ラインＣＲ３と前記第７導電性ラインＣＲ７との間に、前記ＰＴＣ素子またはヒューズを配置させうる。
【０１０３】
第４導電性ラインＣＲ４は、前記外部連結端子領域（Ａ２）に隣接した素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第２外部連結端子ＣＦと電気的に連結されるように配される。
【０１０４】
第５導電性ラインＣＲ５は、前記素子領域（Ａ３）に一定サイズに配され、前記外部連結端子領域（Ａ２）まで延びて、前記第３外部連結端子Ｐ−と電気的に連結されるように配される。そして、前記第５導電性ラインＣＲ５は、前記チップ領域（Ａ４）の周辺まで延設されうる。
【０１０５】
第６導電性ラインＣＲ６は、前記素子領域（Ａ３）に一定サイズに配され、前記チップ領域（Ａ４）まで連設されうる。
【０１０６】
図１０の（ｂ）に示したように、図１０の（ａ）の導電性ラインＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５、ＣＲ６が配されたベース基板に複数の受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１及び前記積層チップ１００が配され、素子装着やワイヤボンディングなどを通じて、図１に示された等価回路を構成する。
【０１０７】
まず、前記チップ領域（Ａ４）に前記積層チップ１００を装着し、前記積層チップ１００を構成する前記プロテクションＩＣ１２０の基準電圧端子ＶＳＳは、前記第１ＦＥＴのソース端子または第３導電性ラインＣＲ３とワイヤボンディングを行って、電気的に連結する。
【０１０８】
そして、前記プロテクションＩＣ１２０で充電電圧及び放電電圧が印加される電圧印加端子ＶＤＤは、前記第２導電性ラインＣＲ２とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションＩＣ１２０で充放電状態を感知するための感知端子Ｖ−を前記第６導電性ラインＣＲ６にワイヤボンディングを通じて電気的に連結する。
【０１０９】
前記第１ＦＥＴのソース端子Ｓ１は、前記第３導電性ラインＣＲ３とワイヤボンディングなどを通じて電気的に連結し、前記第２ＦＥＴのソース端子Ｓ２は、前記第５導電性ラインＣＲ５とワイヤボンディングなどを通じて電気的に連結する。
【０１１０】
そして、前記複数の受動素子のうち、第１抵抗Ｒ１は、前記第１導電性ラインＣＲ１と前記第２導電性ラインＣＲ２との間に配され、前記複数の受動素子のうち、第２抵抗Ｒ２は、前記第５導電性ラインＣＲ５と前記第６導電性ラインＣＲ６との間に配される。
【０１１１】
前記複数の受動素子のうち、サージ保護回路を構成する第３抵抗Ｒ３は、前記第４導電性ラインＣＲ４と前記第５導電性ラインＣＲ５との間に配され、前記複数の受動素子のうち、第１キャパシタＣ１は、前記第２導電性ラインＣＲ２と前記第３導電性ラインＣＲ３との間に配され、前記複数の受動素子のうち、第２キャパシタＣ２は、前記第３導電性ラインＣＲ３と前記第５導電性ラインＣＲ５との間に配される。
【０１１２】
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタＶ１は、前記第３抵抗Ｒ３と並列に構成されて、前記第４導電性ラインＣＲ４と前記第５導電性ラインＣＲ５との間に配される。
【０１１３】
前述した配置構造を有するバッテリ保護回路をＥＭＣモールディングなどのモールディングするなどの工程を通じて、図１１に示したように、パッケージングしてパッケージモジュールＰ３を構成する。この際、前記積層チップ１００が装着されるチップ領域（Ａ４）及び前記積層チップ１００とワイヤボンディングされる導電性ライン部分を含んで部分モールディングまたはカプセル化する工程を含むパッケージング工程が行われる。
【０１１４】
図１０の（ａ）及び図１０の（ｂ）に示されたベース基板は、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−に対応する部分に貫通されている状態で、図１０の（ａ）及び図１０の（ｂ）のようなパターン形成及び素子配置などがなされるか、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−にパッケージ工程で外部に露出させることが可能である。
【０１１５】
図面上で、図１０の（ａ）及び図１０の（ｂ）のベース基板の上部面は、前記図１１の（ｂ）に示されたパッケージモジュールＰ３の下部面に対応し、図１０の（ａ）及び図１０の（ｂ）のベース基板の下部面は、前記図１１の（ａ）に示されたパッケージモジュールＰ３の上部面に対応する。
【０１１６】
図１１の（ａ）は、本発明の第３実施形態によるバッテリ保護回路のパッケージモジュールＰ３の上部面を、図１１の（ｂ）は、パッケージモジュールＰ３の下部面を示した図面である。
【０１１７】
図１０の（ａ）及び図１０の（ｂ）に示されたベース基板は、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−に対応する部分に貫通されている状態で、図１０の（ａ）及び図１０の（ｂ）のようなパターン形成及び素子配置などがなされるか、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−にパッケージ工程で外部に露出させることが可能である。
【０１１８】
図１１の（ａ）及び図１１の（ｂ）に示したように、本発明の第３実施形態によるバッテリ保護回路のパッケージモジュールＰ３は、上部面には、前記外部連結端子Ｐ＋、ＣＦ、Ｐ−が露出され、下部面には、前記第１内部連結端子Ｂ＋及び前記第２内部連結端子Ｂ−が露出されるように構成される。この際、前記受動素子Ｒ１、Ｒ２、Ｒ３、Ｃ１、Ｃ２、Ｖ１の上部面が露出されるようにパッケージングすることも可能である。
【０１１９】
そして、前記パッケージモジュールＰ３が装着されるバッテリパックやバッテリカンＶＣのサイズと同様に構成させるために、前記第２内部連結端子領域（Ａ５）は、バッテリパックやバッテリカンＶＣのサイズと同一になるように延長または拡張されうる。
【０１２０】
これにより、前記パッケージモジュールＰ３は、前記バッテリカンＶＣと結合されてバッテリパックを構成する上部ケース構造を有するように形成されうる。この場合、別途の上部ケースを備えることがなしに、前記パッケージモジュールＰ３を前記バッテリカンＶＣに装着することのみでバッテリパックが完成される。
【０１２１】
図１２は、本発明の第３実施形態によるバッテリ保護回路のパッケージモジュールＰ３をバッテリパックに装着する過程を示す図である。
【０１２２】
図１２に示したように、前記パッケージモジュールＰ３は、ベアセルが内蔵されたバッテリカンＶＣの上部面に装着されて、別途の上部ケースなしに、図６に示したようなバッテリパックを構成する。
【０１２３】
前述したように、本発明によれば、リードフレーム構造や、ＰＣＢ、セラミック及びプラスチックなどのベース基板を用いてバッテリ保護回路を構成する複数の受動素子、チップ、外部連結端子、内部連結端子を１つのパッケージモジュールで構成が可能なので、バッテリカンへの装着が便利であり、小型化に有利な長所がある。
【０１２４】
前記実施形態の説明は、本発明のさらに徹底的な理解のために、図面を参照して例を挙げたものに過ぎないので、本発明を限定する意味として解釈されてはならない。また、当業者にとって、本発明の基本的原理を外れない範囲内で多様な変化と変更とが可能であるということは明白である。
【産業上の利用可能性】
【０１２５】
本発明は、バッテリ保護回路のパッケージモジュール関連の技術分野に適用可能である。
【符号の説明】
【０１２６】
１１０：デュアルＦＥＴチップ
１２０：プロテクションＩＣ
１００：積層チップ
ｎ１：第１ノード
ｎ２：第２ノード
Ａ１：第１内部連結端子領域
Ａ２：外部連結端子領域
Ａ３：素子領域
Ａ４：チップ領域
Ａ５：第２内部連結端子領域
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
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【図６】
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【図７】
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【図８（ａ）】
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【図８（ｂ）】
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【図９】
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【図１０】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１２】
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【国際調査報告】
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