(57)【要約】  開示する実施形態は、列に配設された、複数のビット線および複数のソース線を有する、メモリアレイを含む。複数のワード線が、行に配設される。複数の記憶素子は、メモリアレイから電気的に分離された記憶素子の第1のサブセット、および、メモリアレイに結合された記憶素子の第2のサブセットを有する。メモリアレイは、複数のビットセルをさらに含み、各ビットセルが、少なくとも2つのトランジスタに結合された記憶素子の第2のサブセットからの1つの記憶素子を含む。これらのビットセルが、複数のビット線および複数のソース線に結合される。各トランジスタが、1つのワード線に結合される。メモリアレイは、高性能モードおよび高密度モードを選択するためのロジックをさらに含み得る。
2014511540.tif 000002
【特許請求の範囲】
【請求項１】
列に配設された、複数のビット線および複数のソース線と、
行に配設された複数のワード線と、
メモリアレイから電気的に分離された記憶素子の第1のサブセット、および、前記メモリアレイに結合された記憶素子の第2のサブセットを有する、複数の記憶素子と、
複数のビットセルであって、少なくとも2つのトランジスタに結合された前記記憶素子の第2のサブセットからの1つの記憶素子を各々のビットセルが含み、前記複数のビット線および前記複数のソース線に結合され、各トランジスタが1つのワード線に結合される、複数のビットセルと
を備える、メモリアレイ。
【請求項２】
少なくとも2つのワード線を共通ワード線に選択的に結合するように構成されたロジック
をさらに備え、
前記少なくとも2つのトランジスタの各々が、前記少なくとも2つのワード線のうちの1つに結合される、請求項1に記載のメモリアレイ。
【請求項３】
前記少なくとも2つのトランジスタが、1つのソース線に結合される、請求項2に記載のメモリアレイ。
【請求項４】
前記ロジックが、
前記共通ワード線に結合された入力と、前記少なくとも2つのワード線のうちの第1のワード線に結合された出力とを有する、マルチプレクサと、
前記共通ワード線に結合された入力と、前記少なくとも2つのワード線のうちの第2のワード線に結合された出力とを有する、バッファと
を備える、請求項2に記載のメモリアレイ。
【請求項５】
前記記憶素子の第1のサブセットのうちの記憶素子と、前記複数のビット線との間の電気接続が切断される、請求項1に記載のメモリアレイ。
【請求項６】
前記メモリアレイを高密度構成から高性能構成へ変換するように構成された、金属線および/またはビア
をさらに備える、請求項1に記載のメモリアレイ。
【請求項７】
前記複数の記憶素子が、不揮発性記憶素子である、請求項1に記載のメモリアレイ。
【請求項８】
前記複数の記憶素子が、磁気トンネル接合(MTJ)記憶素子である、請求項7に記載のメモリアレイ。
【請求項９】
少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のメモリアレイ。
【請求項１０】
前記メモリアレイが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに備える、請求項1に記載のメモリアレイ。
【請求項１１】
隣接する列の少なくとも2つのビット線および少なくとも2つのソース線を、共通ビット線および共通ソース線にそれぞれ選択的に結合するためのロジック
をさらに備える、請求項1に記載のメモリアレイ。
【請求項１２】
前記少なくとも2つのトランジスタが、1つのワード線に結合され、各トランジスタが、前記少なくとも2つのソース線のうちの1つに結合される、請求項11に記載のメモリアレイ。
【請求項１３】
前記ロジックが、前記少なくとも2つのソース線のうちの1つのみをアクティブにするようにさらに構成される、請求項11に記載のメモリアレイ。
【請求項１４】
高性能モードを選択するステップと、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするステップであって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合される、ステップと、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するステップと
を含む、メモリアレイをテストする方法。
【請求項１５】
前記高性能モードを選択するステップが、
マルチプレクサの第1の入力を選択するステップであって、前記第1の入力が、前記単一のワード線制御信号に結合され、前記マルチプレクサの出力が、前記第1のワード線に結合されるステップ
を含む、請求項14に記載の方法。
【請求項１６】
前記第2のワード線に結合されたバッファを介して、前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるステップ
をさらに含む、請求項15に記載の方法。
【請求項１７】
高密度モードを選択するステップと、
前記第1のワード線を、前記単一のワード線制御信号から分離するステップと、
前記単一のワード線制御信号を使用して、前記第2のワード線をアクティブにするステップと、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含む前記ビットセルに結合された、前記ビット線および前記ソース線を選択するステップと
をさらに含む、請求項14に記載の方法。
【請求項１８】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項14に記載の方法。
【請求項１９】
高性能モードを選択するための手段と、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするための手段であって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合される、手段と、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するための手段と
を備える、メモリアレイ。
【請求項２０】
前記高性能モードを選択するための前記手段が、マルチプレクサを備える、請求項19に記載のメモリアレイ。
【請求項２１】
前記第2のワード線に結合された前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるための手段
をさらに備える、請求項20に記載のメモリアレイ。
【請求項２２】
前記高性能モードを選択するための前記手段が、高密度モードを選択するための手段を含む、請求項19に記載のメモリアレイ。
【請求項２３】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項19に記載のメモリアレイ。
【請求項２４】
前記メモリアレイが、少なくとも1つの半導体ダイに組み込まれる、請求項19に記載のメモリアレイ。
【請求項２５】
前記メモリアレイが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに備える、請求項19に記載のメモリアレイ。
【請求項２６】
高性能モードを選択するためのステップと、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするためのステップであって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合される、ステップと、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するためのステップと
を含む、メモリアレイをテストする方法。
【請求項２７】
前記高性能モードを選択するための前記ステップが、
マルチプレクサの第1の入力を選択するためのステップであって、前記第1の入力が、前記単一のワード線制御信号に結合され、前記マルチプレクサの出力が、前記第1のワード線に結合される、ステップ
を含む、請求項26に記載の方法。
【請求項２８】
前記第2のワード線に結合されたバッファを介して、前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるためのステップ
をさらに含む、請求項27に記載の方法。
【請求項２９】
高密度モードを選択するためのステップと、
前記第1のワード線を、前記単一のワード線制御信号から分離するためのステップと、
前記単一のワード線制御信号を使用して、前記第2のワード線をアクティブにするためのステップと、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含む前記ビットセルに結合された、前記ビット線および前記ソース線を選択するためのステップと
をさらに含む、請求項26に記載の方法。
【請求項３０】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項26に記載の方法。
【請求項３１】
高性能モードを選択するステップと、
隣接する列の少なくとも2つのビット線および少なくとも2つのソース線を、共通ビット線および共通ソース線にそれぞれ結合するステップと、
ワード線をアクティブにするステップであって、前記ワード線に結合された少なくとも2つのトランジスタを有するビットセルに結合され、各トランジスタが前記少なくとも2つのソース線のうちの1つと記憶素子とに結合され、前記記憶素子が前記少なくとも2つのビット線に結合される、ステップと
を含む、メモリアレイをテストする方法。
【請求項３２】
書込み動作中に、前記少なくとも2つのビット線上で第1のロジック信号を発生させるステップと、
前記少なくとも2つのソース線上で第2のロジック信号を発生させるステップであって、前記第2のロジック信号が、前記第1のロジック信号の補数である、ステップと
をさらに含む、請求項31に記載の方法。
【請求項３３】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項31に記載の方法。
【請求項３４】
複数のワード線を行に配設するステップと、
複数のビット線および複数のソース線を、前記行に実質的に直交する列に配設するステップと、
記憶素子の第1のサブセットおよび記憶素子の第2のサブセットを有する、複数の記憶素子を形成するステップと、
前記記憶素子の第1のサブセットを、メモリアレイから電気的に分離するステップと、
複数のビットセルを形成するステップであって、各ビットセルが、少なくとも2つのトランジスタを前記記憶素子の第2のサブセットからの1つの記憶素子に結合することによって形成され、前記複数のビットセルが前記複数のビット線およびソース線に結合され、各トランジスタが1つのワード線に結合される、ステップと
を含む、メモリアレイを形成する方法。
【請求項３５】
電気的に分離するステップが、
前記記憶素子の第1のサブセットと隣接するビット線との間の接続を切断するステップ
を含む、請求項34に記載の方法。
【請求項３６】
電気的に分離するステップが、
少なくとも1つのマスクを変更して、前記記憶素子の第1のサブセットと隣接するビット線とを結合した金属線を除去するステップ
を含む、請求項34に記載の方法。
【請求項３７】
前記少なくとも2つのトランジスタが、前記少なくとも2つのトランジスタ間の金属線接続を形成することによって並列に結合される、請求項34に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する実施形態は、スピントランスファートルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)アレイなどの不揮発性メモリ、ならびに、高性能モードおよび高密度モードなどの異なるモードで動作するように不揮発性メモリを構成するための技法に関する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリ(MRAM)は、磁性素子を用いる不揮発性メモリの技術である。たとえば、スピントランスファートルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)では、薄膜(スピンフィルタ)を通過する際にスピン偏極した状態になる電子が用いられる。また、STT-MRAMは、スピントランスファートルクRAM(STT-RAM)、スピントルクトランスファー磁化スイッチングRAM(Spin-RAM)、およびスピンモーメント注入(SMT-RAM)としても知られている。
【０００３】
図1は、従来のSTT-MRAMビットセル100を示す。STT-MRAMビットセル100は、磁気トンネル接合(MTJ)記憶素子105、MOSトランジスタ101、ビット線102、ソース線104、およびワード線103を含む。たとえば、MTJ記憶素子は、各々が磁場または磁気分極を保持することができる、少なくとも2つの強磁性層(ピン層およびフリー層)から形成され、薄い非磁性の絶縁層(トンネルバリア)によって分離されている。2つの強磁性層からの電子は、これらの強磁性層に印加されるバイアス電圧のもとでのトンネル効果により、トンネルバリアを通り抜けることができる。
【０００４】
フリー層の磁気分極は、ピン層およびフリー層の極性が実質的にそろう(平行)か、または逆向きになる(反平行)ように、反転することができる。MTJを通る電気経路の抵抗は、ピン層およびフリー層の極性の並びに応じて変化することになる。抵抗におけるこの変化は、STT-MRAMビットセル100を読むために用いることができる。また、STT-MRAMビットセル100は、センスアンプ108、読取り/書込み回路106、およびビット線基準107を含む。STT-MRAMビットセル100の動作および構造は、当技術分野で知られており、本明細書で詳細に説明しない。追加の詳細は、たとえば、全体として参照により本明細書に組み込まれる、M. Hosomi他、A Novel Nonvolatile Memory with Spin Transfer Torque Magnetization Switching: Spin-RAM、proceedings of IEDM conference(2005)において得られる。
【０００５】
STT-MRAMビットセル100は、フリー層の極性がピン層の極性と平行である動作状態にバイナリ値「0」が関連付けられるようにプログラムされてもよい。それに応じて、バイナリ値「1」は、2つの強磁性層の間で反平行の向きに関連付けられてもよい。このように、フリー層の分極を変化させることによって、ビットセルにバイナリ値を書き込むことができる。トンネルバリアを越えて流れる電子によって発生される十分な電流密度(典型的には、アンペア/平方センチメートルで測定される)が、フリー層の分極を変化させるために必要とされる。MTJ記憶素子105への電流の供給は、MOSトランジスタ101によって制御される。MOSトランジスタ101を通る抵抗経路を減らすことは、MTJ記憶素子105へ供給される電流を増すことに寄与し、より高性能をもたらす。
【０００６】
しかしながら、低抵抗MOSトランジスタを製造するための技法は、MOSトランジスタの面積を増すことを伴うことがある。STT-MRAMビットセル100の面積は、主にMOSトランジスタ101の面積によるものであり、その理由は、比較するとMTJ記憶素子105の面積が極めて小さいからである。したがって、MOSトランジスタ101の面積を増すことは、STT-MRAMビットセル100の面積の対応する増大をもたらし、その増大が次には、STT-MRAMビットセルから形成されたメモリアレイの単位面積当たりのSTT-MRAMビットセル100の数の低下をもたらす。
【０００７】
したがって、MOSトランジスタの面積は、STT-MRAMアレイの設計および開発における主要なパラメータである。高密度STT-MRAMアーキテクチャは、MOSトランジスタ101の面積を減らすことによって、単位面積当たりより多くのSTT-MRAMビットセル100をパックするために、性能で妥協することがある。
【０００８】
一方、MTJ記憶素子105へのより大きい電流の供給を必要とする高性能のアーキテクチャは、MOSトランジスタ101の面積を増すことによって、密度で妥協することがある。あるいは、STT-MRAMビットセルが、単一のMTJ記憶素子を駆動する、並列に接続された複数のMOSトランジスタを含み得るように、メモリアレイを設計することができる。1つのMTJ記憶素子を駆動する「n個の」トランジスタを用いたそのような配置は、一般に、「nT-1MTJ」アーキテクチャと呼ばれる。
【０００９】
そのようなメモリアレイの初期開発段階中に、トランジスタのサイズを精密に制御することは困難である。さらに、高性能のために設計されたメモリアーキテクチャと、高密度のために設計されたメモリアーキテクチャとをテストするために、テストチップは、異なる製造データベースを必要とすることがある。より具体的には、従来の技法は、単一のMOSトランジスタ101および単一のMTJ記憶素子105(1T-1MTJ)を用いた高密度のSTT-MRAMビットセルと、nT-1MTJアーキテクチャを用いた高性能のSTT-MRAMビットセルとのために、異なるデータベースを必要とする。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】M. Hosomi他、A Novel Nonvolatile Memory with Spin Transfer Torque Magnetization Switching: Spin-RAM、proceedings of IEDM conference(2005)
【発明の概要】
【課題を解決するための手段】
【００１１】
例示的な実施形態は、列に配設された、複数のビット線および複数のソース線と、行に配設された複数のワード線と、メモリアレイから電気的に分離された記憶素子の第1のサブセット、および、メモリアレイに結合された記憶素子の第2のサブセットを有する、複数の記憶素子と、少なくとも2つのトランジスタに結合された記憶素子の第2のサブセットからの1つの記憶素子を各々のビットセルが含む、複数のビット線および複数のソース線に結合された複数のビットセルであって、各トランジスタが1つのワード線に結合される、複数のビットセルとを備える、メモリアレイを含み得る。
【００１２】
別の実施形態は、高性能モードを選択するステップと、第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするステップであって、第1のワード線が第1のトランジスタに結合され、第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合されるステップと、記憶素子と第1のトランジスタと第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するステップとを含む、メモリアレイをテストする方法を含み得る。
【００１３】
別の実施形態は、高性能モードを選択するための手段と、第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするための手段であって、第1のワード線が第1のトランジスタに結合され、第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合される、手段と、記憶素子と第1のトランジスタと第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するための手段とを備える、メモリアレイを含み得る。
【００１４】
別の実施形態は、高性能モードを選択するためのステップと、第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするためのステップであって、第1のワード線が第1のトランジスタに結合され、第2のワード線が第2のトランジスタに結合され、各トランジスタが記憶素子に結合される、ステップと、記憶素子と第1のトランジスタと第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するためのステップとを含む、メモリアレイをテストする方法を含み得る。
【００１５】
別の実施形態は、高性能モードを選択するステップと、隣接する列の少なくとも2つのビット線および少なくとも2つのソース線を、共通ビット線および共通ソース線にそれぞれ結合するステップと、ワード線に結合された少なくとも2つのトランジスタを有するビットセルに結合されたワード線をアクティブにするステップであって、各トランジスタが、少なくとも2つのソース線のうちの1つと、記憶素子とに結合され、記憶素子が、少なくとも2つのビット線に結合される、ステップとを含む、メモリアレイをテストする方法を含み得る。
【００１６】
別の実施形態は、メモリアレイを形成する方法を含み得、この方法は、複数のワード線を行に配設するステップと、複数のビット線および複数のソース線を、行に実質的に直交する列に配設するステップと、記憶素子の第1のサブセットおよび記憶素子の第2のサブセットを有する、複数の記憶素子を形成するステップと、記憶素子の第1のサブセットを、メモリアレイから電気的に分離するステップと、複数のビットセルを形成するステップであって、各ビットセルが、少なくとも2つのトランジスタを記憶素子の第2のサブセットからの1つの記憶素子に結合することによって形成され、複数のビットセルが複数のビット線およびソース線に結合され、各トランジスタが1つのワード線に結合される、ステップとを含む。
【００１７】
添付の図面は、様々な実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに示されている。
【図面の簡単な説明】
【００１８】
【図１】スピントランスファートルク磁気抵抗ランダムアクセスメモリ(STT-MRAM)のビットセルを示す図である。
【図２】4行および4列に沿って配設された16個のSTT-MRAMビットセルを用いて、高密度モードで動作するように構成された、従来の4×4 STT-MRAMアレイの図である。
【図３】2行および4列に沿って配設された8個のSTT-MRAMビットセルを用いて、高性能モードで動作するように構成された、2×4 STT-MRAMアレイの図である。
【図４】4行および2列に沿って配設された8個のSTT-MRAMビットセルを用いて、高性能モードで動作するように構成された、4×2 STT-MRAMアレイの図である。
【図５】部分的に接続されたダミーMTJ記憶素子とともに、2行および4列に沿って配設された8個のSTT-MRAMビットセルを用いて、高性能モードで動作するように構成された、2×4 STT-MRAMアレイの図である。
【図６】部分的に接続されたダミーMTJ記憶素子とともに、4行および2列に沿って配設された8個のSTT-MRAMビットセルを用いて、高性能モードで動作するように構成された、4×2 STT-MRAMアレイの図である。
【図７】例示的な実施形態による構成可能なメモリアレイを形成する方法を示す図である。
【図８】例示的な実施形態によるメモリアレイをテストする方法を示す図である。
【図９】別の例示的な実施形態によるメモリアレイをテストする方法を示す図である。
【発明を実施するための形態】
【００１９】
様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。様々な実施形態の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。
【００２０】
「例示的な」という語は、「例、実例、または具体例としての役割を果たすこと」を意味するように本明細書において用いられている。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるとは限らない。同様に、「実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、添付の特許請求の範囲によって開示および定義された様々な実施形態を限定するものではない。
【００２１】
本明細書で用いられる場合、単数形である「a」、「an」および「the」は、文脈によってそうでないと明確に示されない限り、複数形も含むように考えられている。さらに、本明細書で使用する「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。
【００２２】
開示する実施形態は、1T-1MTJアーキテクチャおよびnT-1MTJアーキテクチャが単一のデータベースから作成され得る技法を提供する。例示的な実施形態は、高密度(HD)および高性能(HP)などの異なる設計点に対し、STT-MRAMアレイの設計、開発およびテストにおいて有利に採用され得る。n=2の値が、例示的な実施形態における2T-1MTJ構造について説明するために採用されている。しかしながら、本開示における本発明の技法が、nのより大きい整数値に容易に拡張され得ることは、理解されよう。
【００２３】
図2は、4行および4列に沿って配設された16個のSTT-MRAMビットセルを用いた、従来の1T-1MTJ 4×4メモリアレイ200を示す。各STT-MRAMビットセルは、1つのMTJ記憶素子および1つのトランジスタを含む。この図のトランジスタは、nチャネル金属酸化膜半導体(NMOS)トランジスタである。他のよく知られているトランジスタが、同様のSTT-MRAMビットセルの構造においてNMOSトランジスタの代わりに採用され得る。WL0、WL1、WL2、WL3は、ワード線(図1のワード線103など)であり、BL0、BL1、BL2、BL3は、ビット線(図1のビット線102など)であり、SL0、SL1、SL2、SL3は、ソース線(図1のソース線104など)である。図2において強調されている例示的なSTT-MRAMビットセル212は、MTJ記憶素子202およびNMOSトランジスタ204を含む。共通読取りセンスアンプ206および共通書込みドライバ208もまた示される。
【００２４】
読取りおよび書込み動作は、従来の技法を使用して、メモリアレイ200において行われ得る。たとえば、書込み動作がビットセル212に対して試みられるとき、アドレスデコーダ(図示せず)が、ビットセル212のアドレスに対応するワード線WL1をアクティブにする。共通書込みドライバ208は、ビットセレクタ210を通して書込みデータを与えて、ビット線BL1およびソース線SL1を駆動する。ビットセレクタ210は、この例では、2つの列アドレスのうちの1つによって選択されるようになる。MTJ 202およびセル212を通る電流方向に応じて、「0」または「1」のバイナリ値が、MTJ記憶素子202に書き込まれる。
【００２５】
読取り動作では、小さい電流がBL1、MTJ記憶素子202、およびSL1を通って流れる。読取り動作中の出力電圧レベルは、MTJ記憶素子202に記憶されたデータ値に依存し、共通読取りセンスアンプ206に与えられ、共通読取りセンスアンプ206は、記憶されたデータ値を判断するために、出力電圧レベルを基準電圧レベルと比較する。
【００２６】
前に説明したように、NMOSトランジスタ204を通る抵抗は極めて高く、たとえば、数キロオーム程度である。この高抵抗経路は、MTJ記憶素子202内でより高速な切替え活動を必要とするHP適用にとって不利である。したがって、NMOSトランジスタ204と並列に、等しい抵抗の第2のNMOSトランジスタを導入することは、MTJ記憶素子202への電流経路における抵抗を有効にほぼ半減することができる。「n個の」そのようなトランジスタが並列に接続されて、単一のトランジスタの抵抗のほぼ1/nまで抵抗が有効に低減され得ること(nT-1MTJ)は、容易に理解されよう。
【００２７】
しかしながら、より多くのトランジスタをSTT-MRAMビットセル212に追加することは、その面積を比例して増大させる悪影響を与える。典型的には性能を面積と交換するHD適用には、MOSトランジスタの数のいかなる増加によっても著しい負担がかかるようになる。したがって、STT-MRAMメモリアレイの開発段階において、テストチップは、従来の技法を使用したHD適用およびHP適用のための異なるデータベースを使用することがある。
【００２８】
図3は、金属またはビアコンタクトオプション変更が、HD適用のために構成されたテストチップ/メモリアレイを、HP適用のために構成されたテストチップ/メモリアレイに変換することができる、例示的な実施形態を示す。メモリアレイ300は、図2の従来のメモリアレイ200と同様の方法でレイアウトされる。たとえば、メモリアレイ300を、2行および4列に沿って配設された8個のSTT-MRAMビットセルを用いた、2×4アレイとして示す。各STT-MRAMビットセルは、1つのMTJ記憶素子および2つのNMOSトランジスタを含む(2T-1MTJ)。
【００２９】
ビットセルの変更についての次の説明を、メモリアレイ300内の例示的なSTT-MRAMビットセル308を参照して行う。高性能構成を達成するために、ノード314を通るMTJ記憶素子302およびビット線BL1への接続が切断される。同様に、MTJ記憶素子302への接続が切断され、MTJ記憶素子302は、もはやNMOSトランジスタ304に接続されていない。したがって、MTJ記憶素子302は、もはやSTT-MRAMビットセル308の一部分ではないダミーセルである。MTJ記憶素子302を単に、図3において、MTJ記憶素子302が物理的にメモリアレイ300中に存在するが、回路の残りから電気的に分離または絶縁され、メモリアレイ300の動作の目的のために無視され得ることを示すために、示す。MTJ記憶素子302の電気接続を切断することが様々な技法によって達成され得ることは、諒解されよう。たとえば、メモリアレイ300の製造中の金属層変更が使用され得る。たとえば、MTJ記憶素子302などのMTJ記憶素子への接続が特定の金属層で行われた場合、その層のメタライゼーション中にマスクに適切な変更を行うことによって、接続を除去し、それによってMTJ 302をメモリアレイから絶縁することができる。
【００３０】
別の態様では、金属線306および307は、NMOSトランジスタ324および304がMTJ記憶素子322に並列に接続され得るように、形成され得る。さらに、図3に示すように、ノード314は、随意にノード316に短絡させられる。これらの変更が、STT-MRAMビットセル308を2T-1MTJビットセルとして動作するように有効に構成することができることは、諒解されよう。ここでも、金属線306および307は、半導体デバイス内のメモリアレイのメタライゼーション/製造中に(標準のHDマスクに対して)1つまたは複数のマスクに適切な変更を行うことによって、形成され得る。
【００３１】
NMOSトランジスタ324とNMOSトランジスタ304の両方が並列に動作するようにアクティブにされることを保証することを助けるために、2T-1MTJ STT-MRAMビットセル308の読取りまたは書込み動作中に、ワード線WL0aおよびWL1bが同時にアクティブにされ得る。図3はまた、少なくとも1つの実施形態による、共通のワード線(たとえば、WL1)上の単一のワード線制御信号を介して、両方のワード線(たとえば、WL0aおよびWL1b)をアクティブにするための例示的な構成をも示す。マルチプレクサ310は、(たとえば、モード信号によって決定されるように)HPモードでワード線WL1によってワード線WL0a上へ搬送された制御信号(論理値)を駆動するように構成され得る。HDモードでは、マルチプレクサ310は、単に、ワード線WL0上でアドレスデコーダによって駆動された論理値を伝搬することができる。ロジックゲート312は、マルチプレクサ310の遅延および駆動強度のバランスをとるように構成されたバッファである。ロジックマルチプレクサ310およびロジックゲート312を、2つ以上のワード線(たとえば、WL0aおよびWL1b)を共通ワード線制御線(たとえば、WL1)に選択的に結合するように構成されたロジックと考えることができることは、諒解されよう。図示の実施形態では、マルチプレクサ310は、共通ワード線制御線(たとえば、WL1)および第2のワード線制御線(たとえば、WL0)に結合された入力と、2つ以上のワード線のうちの第1のワード線(WL0a)に結合された出力とを有する。バッファ312は、共通ワード線制御線(たとえば、WL1)に結合された入力と、2つ以上のワード線のうちの第2のワード線(たとえば、WL1b)に結合された出力とを有する。さらに、他のロジック素子を使用して、本明細書で説明する素子の機能性を達成することができ、図3の特定の例示は、様々な実施形態を限定するものとして解釈されるべきではないことは、諒解されよう。
【００３２】
STT-MRAMビットセル308が、読取りまたは書込み動作のために選択されるとき、ワード線WL1がアドレスデコーダによってアクティブにされ得る。HPモードでメモリアレイ300をテストするためのテストチップに関連するコンパイラが、WL1およびWL3など、奇数番号のワード線に関連するアドレスのみを選択するように構成され得ることは、諒解されよう。対応して、WL0aもまた、マルチプレクサ310の動作によってアクティブにされる。ビットセレクタ330は、アドレスデコーダに従ってビット線BL1およびソース線SL1をアクティブにし、選択されたビット線BL1およびソース線SL1を、共通ビット線335および共通ソース線337に結合し、共通ビット線335および共通ソース線337は次には、書込み動作中に共通書込みドライバ340に結合され、または、読取り動作中に共通読取りセンスアンプ350に結合される。同様に、動作中に、アドレス指定方式は、同時にアクティブにされるように構成される交互のワード線(たとえば、奇数または偶数のワード線のみ)をアクティブにするように構成され得る。並列に接続されたNMOSトランジスタ324および304は、MTJ記憶素子322に電流を供給し、または、MTJ記憶素子322から電流を引き込む。NMOSトランジスタ324および304は、並列に接続されるので、MTJ記憶素子322上の電流の流れの増大を可能にする低抵抗経路を与える。この構成は、単一トランジスタ構成よりも向上した切替え活動と、より高い性能とを提供することができる。
【００３３】
上記で説明した例示的な実施形態によれば、(マスクおよび/または後続の処理を介して)1つまたは複数の金属層への変更を行い、マルチプレクサおよびバッファなどのロジックゲートを追加することによって、従来のHDメモリアレイを作成するために使用される同様のデータベースが、HP構成のために使用され得るメモリアレイ300に構成され得る。
【００３４】
別の例示的な実施形態では、メモリアレイ300は、ワード線WL1をアクティブにし、WL0を非アクティブにすることによって、HD(1T-1MTJ)モードで動作するように構成され得る。このことは、マルチプレクサ310をHDモードに設定して、WL0に対応するアドレスデコーダ値をWL0aへ送信すること、および、コンパイラが、WL1およびWL3など、奇数番号のワード線のみを選択するように構成されることを保証することによって、達成され得る。メモリアレイ300内でWL1をアクティブにし、ワード線WL0を非アクティブにすることによって、ビットセレクタ330がビット線BL1およびソース線SL1をアクティブにするとき、STT-MRAMビットセル308内のNMOSトランジスタ304がオフにされ、NMOSトランジスタ324がオンにされる。したがって、STT-MRAMビットセル308は、この動作モードで1T-1MTJ構造に有効に変換される。また、WL0をアクティブにし、WL1を非アクティブにすることによって、同様の機能性が達成され得ることも諒解されよう。HDモードのこの構成では、トランジスタ324が非アクティブにされるようになり、MTJ記憶素子322に結合されたトランジスタ304が選択的にアクティブにされるようになる。この構成のためのアドレス指定ロジックは、偶数のワード線(WL0、WL2など)を選択するように構成されるようになる。前に説明したいずれかの一連のワード線選択を使用して、HP適用をテストするように構成されたメモリアレイ300はまた、マルチプレクサ310の動作と使用可能にされるワード線の選択とを制御することによって、HD適用をテストするようにも構成され得る。
【００３５】
図3に示すようなメモリアレイ300内の、それぞれHD(1T-1MTJ)モードおよびHP(2T-1MTJ)モードのための、ワード線WL0aおよびWL1b上の論理値を、以下のTable 1(表1)において提供する。
【００３６】
【表１】
2014511540.tif 000003
【００３７】
図4は、テストチップ/メモリアレイが、単一のデータベースを使用して、HD構成とHP構成の両方をテストするように構成され得る、さらに別の例示的な実施形態を示す。メモリアレイ400を、4行および2列に沿って配設された8個のSTT-MRAMビットセルを用いた、4×2メモリアレイとして示す。図3のメモリアレイ300と同様に、メモリアレイ400は、図2の従来のHDメモリアレイ200を形成するために使用されたものと同様のデータベースから導出され得る。再構成は、金属層/接続オプション変更を使用して行われ得る。これらのオプション変更は、ダミーMTJ記憶素子(たとえば、MTJ記憶素子402)への接続を切断すること、および、金属線(たとえば、406および407)を追加して、たとえば、図4に示すようにビットセルを再接続することを含み得る。これらの変更は、メモリアレイ400を含む、半導体デバイスの様々な金属層のメタライゼーション/製造中に使用されるマスクに適切な変更を行うことによって、達成され得る。
【００３８】
STT-MRAMビットセル308の形成と同様に、STT-MRAMビットセル408は、2つのトランジスタを並列にMTJ記憶素子に接続して、2T-1MTJ構造を形成することによって、形成される。STT-MRAMビットセル308とは対照的に、STT-MRAMビットセル408内の2つのトランジスタは、同じ行に沿うが、異なる列に配設される。金属線406は、ノード414とノード416との間で短絡回路を作成し、短絡回路は次には、両方のノードが同じ電位であることを確認する。同様に、金属線407は、NMOSトランジスタ424および404を並列に接続し、両方がMTJ記憶素子422に結合される。ビットセレクタ430および410と連携してワード線WL1をアクティブにする(NMOSトランジスタ424および404をアクティブにする)ことによって、両方が共通ビット線435および共通ソース線437に接続され、共通ビット線435および共通ソース線437は次には、書込み動作中に共通書込みドライバ440に結合され、または、読取り動作中に共通読取りセンスアンプ450に結合される。したがって、同じ値がビット線BL0およびBL1上にあり、同じ値がソース線SL0およびSL1上にある。2つのNMOSトランジスタ424および404は、MTJ記憶素子422に並列に接続されるので、MTJ記憶素子422上の電流の流れのために低抵抗経路を与える。したがって、HP構成は、従来のHD構成を配置し直して、単一の記憶素子に結合された並列トランジスタとの組合せで、ビットセレクタの並列活性化をもたらすことによって、実現され得る。もう一度、実施形態を拡張して、1つの記憶素子に対する2つのトランジスタの構成を越えるものを包含することができることは、諒解されよう。
【００３９】
ビットセレクタ430および410は、マルチプレクサ310と同様のマルチプレクサ機構を使用することによって、または、同様の機能性を達成するためのいずれかの適切なロジックによって、ビットセレクタ430を使用可能にするために使用されたアドレスに応答して、同時にアクティブにされ得る。たとえば、アドレス指定方式/ビットセレクタロジックは、隣接する列の少なくとも2つのビット線(たとえば、BL0およびBL1)と、隣接する列の少なくとも2つのソース線(たとえば、SL0およびSL1)とを同時にアクティブにするように構成され得る。
【００４０】
一実施形態では、書込み動作中に、マルチプレクサロジックおよび/またはアドレス指定ロジックが、ビット線BL1上で搬送される論理値「b」をHP適用のためにビット線BL0上へ駆動する(たとえば、a=b)ために使用され得る。対応して、ソース線は、一般に、それらのそれぞれのビット線上の論理値と補完関係にある論理値を有するので、論理値bの補数が、ソース線SL1およびSL0上で駆動され得る。ワード線WL1は、前に説明し、当技術分野で知られているように、アドレスデコーダに応答してアクティブにされ得る。HDメモリアレイ(たとえば、メモリアレイ200)への上述の変更に伴って、STT-MRAMメモリアレイ400内のビットセルがHP(2T-1MTJ)モードで動作するように構成され得ることは、諒解されよう。
【００４１】
メモリアレイ400内でHDモードおよびHPモードのために、それぞれビット線BL0およびBL1上で駆動される必要がある論理値「a」および「b」を、以下のTable 2(表2)において提供する。もう一度、本明細書で説明する論理値は、様々な実施形態の限定ではなく、ただ説明のためのものであり、アドレス指定への適切な変更を用いて両方のモードのためにBL0を選択するなどの変更が、様々な実施形態によって達成され得ることは、諒解されよう。
【００４２】
【表２】
2014511540.tif 000004
【００４３】
さらに別の例示的な実施形態を図5に示し、図5では、メモリアレイ500は、並列接続を含むメモリアレイ300と同様の金属接続(たとえば、ビットセル508の506および507)を用いて、HPモードで動作するように構成される。部分的に接続されたダミーMTJ記憶素子(たとえば、502)が、図5に示すようにデータベースに組み込まれて、良い製造マージンが達成される。例示的なメモリアレイ500は、金属またはビアオプション接続を使用して、ダミーMTJ記憶素子への接続を完成させることによって、HDモードで動作するように構成され得る。あるいは、メモリアレイ500は、マルチプレクサのようなロジックゲートを使用することによって、および、交互のワード線(たとえば、WL1およびWL3など、奇数番号のワード線)のみにアクセスするようにコンパイラを制限することによって、HDモードで動作するように構成され得る。HDモードで動作するようにメモリアレイ500を構成するための後者の技法は、金属および/またはビアオプションを使用する前者の技法(奇数番号のワード線と偶数番号のワード線の両方を使用し得る)の行数のほぼ半分(たとえば、奇数番号のワード線に対応する)を利用することができることは、諒解されよう。
【００４４】
加えて、本明細書で説明する様々なオプション接続が、限定ではなく、例示のためにのみ与えられることは、諒解されよう。たとえば、切断された接続は、機能的な分離/絶縁が達成される限り、ある素子の両側で、および/または、任意の特定の素子上で、必ずしも切断される必要があるとは限らない。同様に、実施形態は、開示した機能的な接続が達成される限り(たとえば、記憶素子と並列な2つのトランジスタ)、素子を並列に結合するための様々な説明した構成に限定されない。さらに、メモリアレイの記憶素子が電気的に接続されて形成され、次いで切断されるか、ダミー記憶素子を用いて形成されるかが諒解されよう。したがって、最終的な構成は、メモリアレイから電気的に分離される記憶素子の第1のサブセットと、メモリアレイの少なくとも2つのトランジスタに結合される記憶素子の第2のサブセットとを有する。
【００４５】
図6は、さらに別の例示的な実施形態を示す。メモリアレイ600は、メモリアレイ400と同様の金属接続を用いて開発される。図6に示すように、メモリアレイ600は、並列接続(たとえば、ビットセル608の606および607)を含むHPモードで動作するように構成される。前に説明した実施形態の場合のように、部分的に接続されたダミーMTJ記憶素子(たとえば、602)が、データベースに組み込まれ得る。金属またはビアオプション(たとえば、オプション接続)を使用して、ワード線およびビットセレクタの適切なアドレス指定、ならびに並列接続の絶縁とともに、ダミーMTJ記憶素子への接続を完成させ、それによって、メモリアレイ600を、HDモードで動作するように構成することができる。
【００４６】
本明細書の技法を採用することで、様々なメモリアレイの開発およびテストの時間およびコストにおいてかなりの節約を実現できることは、諒解されよう。たとえば、高密度STT-MRAMアレイをテストするように構成されたデータベースは、本明細書で開示する技法および構成を利用することによって、高性能STT-MRAMアレイをテストするように再構成され得る。同様に、高性能STT-MRAMアレイのために構成されたデータベースは、高密度STT-MRAMアレイのために再構成され得る。高密度モードと高性能モードとの間の切替えは、金属および/もしくはビアオプション(異なるマスク/製造作業)、製造後のオプション(たとえば、接続を切断するためのヒューズオプション)への変更を行うこと、外部ピンを構成すること、マルチプレクサおよびバッファなどのロジックゲートを利用すること、ならびに/または、特定のメモリ位置へのアクセスを制限するためのコンパイラオプションを設定することなどの技法によって、達成され得る。
【００４７】
加えて、STT-MRAMセルおよびデバイスについての上記の説明を本明細書で提示したが、様々な実施形態が特定のメモリタイプに限定されないことは諒解されよう。たとえば、また、本明細書で開示する技法が、磁気抵抗ランダムアクセスメモリ(MRAM)、抵抗RAM(RRAM(登録商標))、および相変化RAM(PRAM、PCRAM)など、抵抗RAMアレイに拡張され得ることも諒解されよう。
【００４８】
実施形態は、本明細書で開示されるプロセス、機能および/またはアルゴリズムを実行するための様々な方法を含むことが諒解されよう。たとえば、図7に示すように、一実施形態は、ワード線を行方向に沿って配設すること(ブロック702)を含む、構成可能なメモリアレイを形成する方法を含み得る。ブロック704で、ビット線およびソース線を列方向に沿って配設する。次に、ブロック706で、ビットセルが、少なくとも1つのトランジスタに結合された、少なくとも1つの記憶素子(たとえば、磁気トンネル接合(MTJ)記憶素子)を含む。ブロック708に進むと、2つ以上のワード線を単一のワード線制御信号に選択的に結合することが可能なロジックが、形成される。図示のフローチャートが単に、様々な実施形態の説明を容易にするためのものであることは、諒解されよう。しかしながら、本明細書で開示する追加の主題/機能は、本明細書で開示する様々な実施形態内に包含される、明示的に図示されない様々な方法に簡約され得る。
【００４９】
たとえば、実施形態が、図8に示すようなメモリアレイをテストする方法を含み得ることは、諒解されよう。例示の便宜上、アクションのいくつかは、図3の要素に関連するようになる。しかしながら、それらの実施形態は、図3の要素に限定されない。ブロック802で、高性能モードが(たとえば、マルチプレクサ310を介して)選択され得る。ブロック804で、第1のワード線(たとえば、WL0a)および第2のワード線(たとえば、WL1b)が、(たとえば、WL1上の)単一のワード線制御信号からアクティブにされ得る。第1のワード線が、第1のトランジスタ(たとえば、304)に結合され得、第2のワード線が、第2のトランジスタ(たとえば、324)に結合され得、各トランジスタが、記憶素子(たとえば、322)に結合され得る。ブロック806で、ビットセル(たとえば、308)に結合された、ビット線(たとえば、BL1)およびソース線(たとえば、SL1)が選択される。ビットセルは、記憶素子と、第1のトランジスタと、第2のトランジスタとを含む。高性能モードを選択することは、マルチプレクサの第1の入力を選択することによって達成され得る。第1の入力が、単一のワード線制御信号(たとえば、WL1)に結合され、マルチプレクサの出力が、第1のワード線(たとえば、WL0a)に結合される。
【００５０】
さらに別の実施形態は、図9に示すようなメモリアレイをテストする方法を含み得る。例示の便宜上、アクションのいくつかは、図4の要素に関連するようになる。しかしながら、それらの実施形態は、図4の要素に限定されない。もう一度、ブロック902で、高性能モードが選択され得る。ブロック904で、隣接する列の少なくとも2つのビット線(たとえば、BL0およびBL1)および少なくとも2つのソース線(たとえば、SL0およびSL1)が、それぞれ共通書込みドライバ440および/またはセンスアンプ450に接続された共通ビット線(たとえば、435)および共通ソース線(たとえば、437)に結合される。ブロック906で、ワード線(たとえば、WL1)に結合された少なくとも2つのトランジスタ(たとえば、404および424)を有するビットセルに結合されたそのワード線が、アクティブにされ得る。各トランジスタは、少なくとも2つのソース線のうちの1つと、記憶素子(たとえば、MTJ 422)とに結合され得る。記憶素子は、少なくとも2つのビット線に結合され得る。したがって、高性能モードでは、記憶素子は、記憶素子に並列に結合された少なくとも2つのトランジスタを有して、記憶素子と直列の実効抵抗を低減する。
【００５１】
本明細書で説明されたMTJ記憶素子を含む記憶デバイスは、携帯電話、ポータブルコンピュータ、携帯型のパーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)などの携帯型のデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット、データもしくはコンピュータ命令の記憶または取り出しを行う任意の他のデバイス、またはこれらの任意の組合せの中に含まれ得ることが諒解されよう。したがって、本開示の実施形態は、本明細書で説明されたようなMTJ記憶素子を有するメモリを含む、能動的な集積回路を含む、任意のデバイスで適切に利用され得る。
【００５２】
前述の開示されたデバイスおよび方法は、コンピュータ可読媒体に記憶されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成され得る。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。次いで、このチップが、上で説明されたデバイスで利用される。
【００５３】
したがって、実施形態は、プロセッサによって実行されると、プロセッサおよび任意の他の協働する素子を、本明細書で説明された機能を命令で与えられたように実行するための機械に変換する命令を具現化する、機械可読媒体またはコンピュータ可読媒体を含み得る。
【００５４】
上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、本明細書において様々な変更および改変がなされ得ることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００５５】
300、400、500、600  メモリアレイ
304、324、404、424  NMOSトランジスタ
306、307、406、407  金属線
308、408  STT-MRAMビットセル
310  マルチプレクサ、ロジックマルチプレクサ
312  ロジックゲート、バッファ
314、316、414、416  ノード
302、322、402、422  MTJ記憶素子
330、410、430  ビットセレクタ
335、435  共通ビット線
337、437  共通ソース線
340、440  共通書込みドライバ
350、450  共通読取りセンスアンプ
502、602  ダミーMTJ記憶素子
506、507  金属接続
508、608  ビットセル
606、607  並列接続
BL0、BL1、BL2、BL3  ビット線
SL0、SL1、SL2、SL3  ソース線
WL0、WL1、WL2、WL3、WL0a、WL1b  ワード線
【図１】
2014511540.tif 000005
【図２】
2014511540.tif 000006
【図３】
2014511540.tif 000007
【図４】
2014511540.tif 000008
【図５】
2014511540.tif 000009
【図６】
2014511540.tif 000010
【図７】
2014511540.tif 000011
【図８】
2014511540.tif 000012
【図９】
2014511540.tif 000013
【手続補正書】
【提出日】平成25年8月23日(2013.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
列に配設された、複数のビット線(BL0、BL1、BL2、BL3)および複数のソース線(SL0、SL1、SL2、SL3)と、
行に配設された複数のワード線(WL0、WL1、WL2、WL3)と、
メモリアレイから電気的に絶縁されたダミー記憶素子(302)の第1のサブセット、および、前記メモリアレイに結合された記憶素子(322)の第2のサブセットを有する、複数の記憶素子(302、322)と、
複数のビットセルであって、少なくとも2つのトランジスタ(304、324)に電気的に結合された前記記憶素子の第2のサブセットからの1つの記憶素子を各々のビットセルが含み、前記複数のビット線および前記複数のソース線に結合され、前記少なくとも2つのトランジスタが並列に電気的に結合され、各トランジスタが1つのワード線に結合される、複数のビットセル(308)と
を備える、メモリアレイ(300)。
【請求項２】
少なくとも2つのワード線を共通ワード線に選択的に結合するように構成されたロジック
をさらに備え、
前記少なくとも2つのトランジスタの各々が、前記少なくとも2つのワード線のうちの1つに結合される、請求項1に記載のメモリアレイ。
【請求項３】
前記少なくとも2つのトランジスタが、1つのソース線に結合される、請求項2に記載のメモリアレイ。
【請求項４】
前記ロジックが、
前記共通ワード線に結合された入力と、前記少なくとも2つのワード線のうちの第1のワード線に結合された出力とを有する、マルチプレクサと、
前記共通ワード線に結合された入力と、前記少なくとも2つのワード線のうちの第2のワード線に結合された出力とを有する、バッファと
を備える、請求項2に記載のメモリアレイ。
【請求項５】
前記記憶素子の第1のサブセットのうちの記憶素子と、前記複数のビット線との間の電気接続が切断される、請求項1に記載のメモリアレイ。
【請求項６】
前記メモリアレイを、前記第2のサブセットからの各記憶素子が1つのトランジスタに電気的に結合される高密度構成から、前記第2のサブセットからの各記憶素子が2つ以上のトランジスタに電気的に結合される高性能構成へ変換するように構成された、金属線および/またはビア
をさらに備える、請求項1に記載のメモリアレイ。
【請求項７】
前記複数の記憶素子が、不揮発性記憶素子である、請求項1に記載のメモリアレイ。
【請求項８】
前記複数の記憶素子が、磁気トンネル接合(MTJ)記憶素子である、請求項7に記載のメモリアレイ。
【請求項９】
少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のメモリアレイ。
【請求項１０】
前記メモリアレイが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに備える、請求項1に記載のメモリアレイ。
【請求項１１】
隣接する列の少なくとも2つのビット線および少なくとも2つのソース線を、共通ビット線および共通ソース線にそれぞれ選択的に結合するためのロジック
をさらに備える、請求項1に記載のメモリアレイ。
【請求項１２】
前記少なくとも2つのトランジスタが、1つのワード線に結合され、各トランジスタが、前記少なくとも2つのソース線のうちの1つに結合される、請求項11に記載のメモリアレイ。
【請求項１３】
前記ロジックが、前記少なくとも2つのソース線のうちの1つのみをアクティブにするようにさらに構成される、請求項11に記載のメモリアレイ。
【請求項１４】
高性能モードを選択するステップであって、並列に電気的に結合された2つ以上のトランジスタが単一の記憶素子に電気的に結合される、ステップ(802)と、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするステップであって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが同じ記憶素子に電気的に結合される、ステップ(804)と、
前記同じ記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するステップ(806)と
を含む、メモリアレイをテストする方法。
【請求項１５】
前記高性能モードを選択するステップが、
マルチプレクサの第1の入力を選択するステップであって、前記第1の入力が、前記単一のワード線制御信号に結合され、前記マルチプレクサの出力が、前記第1のワード線に結合されるステップ
を含む、請求項14に記載の方法。
【請求項１６】
前記第2のワード線に結合されたバッファを介して、前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるステップ
をさらに含む、請求項15に記載の方法。
【請求項１７】
高密度モードを選択するステップであって、トランジスタが多くて1つの記憶素子に電気的に結合される、ステップと、
前記第1のワード線を、前記単一のワード線制御信号から分離するステップと、
前記単一のワード線制御信号を使用して、前記第2のワード線をアクティブにするステップと、
前記同じ記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含む前記ビットセルに結合された、前記ビット線および前記ソース線を選択するステップと
をさらに含む、請求項14に記載の方法。
【請求項１８】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項14に記載の方法。
【請求項１９】
高性能モードを選択するための手段であって、並列に電気的に結合された2つ以上のトランジスタが単一の記憶素子に電気的に結合される、手段と、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするための手段であって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが同じ記憶素子に電気的に結合される、手段と、
前記同じ記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するための手段と
を備える、メモリアレイ。
【請求項２０】
前記高性能モードを選択するための前記手段が、マルチプレクサを備える、請求項19に記載のメモリアレイ。
【請求項２１】
前記第2のワード線に結合された前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるための手段
をさらに備える、請求項20に記載のメモリアレイ。
【請求項２２】
前記高性能モードを選択するための前記手段が、高密度モードを選択するための手段を含む、請求項19に記載のメモリアレイ。
【請求項２３】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項19に記載のメモリアレイ。
【請求項２４】
前記メモリアレイが、少なくとも1つの半導体ダイに組み込まれる、請求項19に記載のメモリアレイ。
【請求項２５】
前記メモリアレイが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに備える、請求項19に記載のメモリアレイ。
【請求項２６】
高性能モードを選択するためのステップであって、並列に電気的に結合された2つ以上のトランジスタが単一の記憶素子に電気的に結合される、ステップ(802)と、
第1のワード線および第2のワード線を、単一のワード線制御信号からアクティブにするためのステップであって、前記第1のワード線が第1のトランジスタに結合され、前記第2のワード線が第2のトランジスタに結合され、各トランジスタが同じ記憶素子に電気的に結合される、ステップ(804)と、
前記同じ記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含むビットセルに結合された、ビット線およびソース線を選択するためのステップ(806)と
を含む、メモリアレイをテストする方法。
【請求項２７】
前記高性能モードを選択するための前記ステップが、
マルチプレクサの第1の入力を選択するためのステップであって、前記第1の入力が、前記単一のワード線制御信号に結合され、前記マルチプレクサの出力が、前記第1のワード線に結合される、ステップ
を含む、請求項26に記載の方法。
【請求項２８】
前記第2のワード線に結合されたバッファを介して、前記単一のワード線制御信号をバッファして、前記マルチプレクサの遅延のバランスをとるためのステップ
をさらに含む、請求項27に記載の方法。
【請求項２９】
高密度モードを選択するためのステップであって、トランジスタが多くて1つの記憶素子に電気的に結合される、ステップと、
前記第1のワード線を、前記単一のワード線制御信号から分離するためのステップと、
前記単一のワード線制御信号を使用して、前記第2のワード線をアクティブにするためのステップと、
前記記憶素子と前記第1のトランジスタと前記第2のトランジスタとを含む前記ビットセルに結合された、前記ビット線および前記ソース線を選択するためのステップと
をさらに含む、請求項26に記載の方法。
【請求項３０】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項26に記載の方法。
【請求項３１】
高性能モードを選択するステップであって、並列に電気的に結合された2つ以上のトランジスタが単一の記憶素子に電気的に結合される、ステップ(902)と、
隣接する列の少なくとも2つのビット線および少なくとも2つのソース線を、共通ビット線および共通ソース線にそれぞれ結合するステップ(904)と、
ワード線をアクティブにするステップであって、前記ワード線に結合された少なくとも2つのトランジスタを有するビットセルに結合され、各トランジスタが前記少なくとも2つのソース線のうちの1つと同じ記憶素子とに結合され、前記同じ記憶素子が前記少なくとも2つのビット線に結合される、ステップ(906)と
を含む、メモリアレイをテストする方法。
【請求項３２】
書込み動作中に、前記少なくとも2つのビット線上で第1のロジック信号を発生させるステップと、
前記少なくとも2つのソース線上で第2のロジック信号を発生させるステップであって、前記第2のロジック信号が、前記第1のロジック信号の補数である、ステップと
をさらに含む、請求項31に記載の方法。
【請求項３３】
前記ビットセルが、前記メモリアレイから電気的に分離された第2の記憶素子をさらに備える、請求項31に記載の方法。
【請求項３４】
複数のワード線を行に配設するステップと、
複数のビット線および複数のソース線を、前記行に実質的に直交する列に配設するステップと、
ダミー記憶素子の第1のサブセットおよび記憶素子の第2のサブセットを有する、複数の記憶素子を形成するステップと、
前記ダミー記憶素子の第1のサブセットを、メモリアレイから電気的に分離するステップと、
複数のビットセルを形成するステップであって、各ビットセルが、並列に電気的に結合された少なくとも2つのトランジスタを前記記憶素子の第2のサブセットからの1つの記憶素子に結合することによって形成され、前記複数のビットセルが前記複数のビット線およびソース線に結合され、各トランジスタが1つのワード線に結合されるステップと
を含む、メモリアレイを形成する方法。
【請求項３５】
電気的に分離するステップが、
前記記憶素子の第1のサブセットと隣接するビット線との間の接続を切断するステップ
を含む、請求項34に記載の方法。
【請求項３６】
電気的に分離するステップが、
少なくとも1つのマスクを変更して、前記記憶素子の第1のサブセットと隣接するビット線とを結合した金属線を除去するステップ
を含む、請求項34に記載の方法。
【請求項３７】
前記少なくとも2つのトランジスタが、前記少なくとも2つのトランジスタ間の金属線接続を形成することによって並列に結合される、請求項34に記載の方法。
【国際調査報告】
2014511540.tif 000014
2014511540.tif 000015
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