(57)【要約】【課題】構造体、ＦＥＴ、該構造体および該ＦＥＴを作製する方法を提供する。【解決手段】本構造体は、シリコン・オン・インシュレータ基板（１００）の埋め込み酸化物（ＢＯＸ）層（１１５）上のシリコン層（１０５；図６）と、シリコン層の最上面から該シリコン層の中に延びるシリコン層中のトレンチであって、ＢＯＸ層までは延びない該トレンチ（１６０、１６５、および１７０）と、ＢＯＸ層とトレンチの底部との間にあってこれらに隣接する、シリコン層中のドープ領域（１５５）であって、第一ドープ領域は第一ドーパント濃度にドープされる、該ドープ領域と、第二ドーパント濃度にドープされた、トレンチの底部内の第一エピタキシャル層（１６０）と、第三ドーパント濃度にドープされた、トレンチ中の第一エピタキシャル層上の第二エピタキシャル層（１６５）と、を含む。第三ドーパント濃度は第一および第二ドーパント濃度より高く、第一ドーパント濃度は第二ドーパント濃度よりも高い。【選択図】図８
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ基板の埋め込み酸化物層上のシリコン層と、
前記シリコン層の最上面から前記シリコン層の中に延びる前記シリコン層中のトレンチであって、前記埋め込み酸化物層までは延びない、前記トレンチと、
前記埋め込み酸化物層と前記トレンチの底部との間にあってこれらに隣接する、前記シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、前記ドープ領域と、
第二ドーパント濃度にドープされた、前記トレンチの底部内の第一エピタキシャル層と、
第三ドーパント濃度にドープされた、前記トレンチ中の前記第一エピタキシャル層上の第二エピタキシャル層と、を含む構造体であって、
前記第三ドーパント濃度は前記第一および第二ドーパント濃度より高く、前記第一ドーパント濃度は前記第二ドーパント濃度よりも高い、
前記構造体。
【請求項２】
前記ドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層は、全て同じドーパント型でドープされる、請求項１に記載の構造体。
【請求項３】
前記ドープ領域および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされる、請求項１に記載の構造体。
【請求項４】
前記ドープ領域および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項１に記載の構造体。
【請求項５】
前記第二エピタキシャル層の上方領域中にあって前記第二エピタキシャル層の最上面に隣接する、第四ドーパント濃度にドープされたさらなるドープ領域であって、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記さらなるドープ領域、
をさらに含む、請求項１に記載の構造体。
【請求項６】
（ｉ）前記ドープ領域、前記さらなるドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、または
（ｉｉ）前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、または
（ｉｉｉ）前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、
請求項５に記載の構造体。
【請求項７】
シリコン・オン・インシュレータ（ＳＯＩ）基板の埋め込み酸化物層上のシリコン層と、
前記シリコン層中のチャネル領域の相反対側にある第一および第二突合せＳＯＩ接合分離体と、
前記第一突合せＳＯＩ接合分離体と前記第二突合せＳＯＩ接合分離体との間の前記シリコン層の最上面上にあるゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を包含する電界効果トランジスタであって、
前記突合せＳＯＩ接合分離体の各々は、
前記シリコン層の最上面から前記シリコン層の中に延びる前記シリコン層中のトレンチであって、前記埋め込み酸化物層までは延びない、前記トレンチと、
前記埋め込み酸化物層と前記トレンチの底部との間にありこれらに隣接する、前記シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、前記ドープ領域と、
第二ドーパント濃度にドープされた、前記トレンチの底部内の第一エピタキシャル層と、
第三ドーパント濃度にドープされた、前記トレンチ中の前記第一エピタキシャル層上の第二エピタキシャル層と、
を含み、
前記第三ドーパント濃度は前記第一および第二ドーパント濃度より高く、前記第一ドーパント濃度は前記第二ドーパント濃度よりも高く、
前記第一および第二突合せＳＯＩ接合分離体の前記ドープ領域および前記第二エピタキシャル層は全て同じドーパント型でドープされ、前記第一突合せＳＯＩ接合分離体と前記第二突合せＳＯＩ接合分離体との間の前記シリコン層のボディ領域は第二の反対ドーパント型でドープされる、
前記電界効果トランジスタ。
【請求項８】
前記第一および第二突合せＳＯＩ接合分離体の前記第一エピタキシャル層は、前記第一ドーパント型でドープされる、請求項７に記載の電界効果トランジスタ。
【請求項９】
前記第一および第二突合せＳＯＩ接合分離体の前記第一エピタキシャル層は、前記第二ドーパント型でドープされる、請求項７に記載の電界効果トランジスタ。
【請求項１０】
前記第一および第二突合せＳＯＩ接合分離体の前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項７に記載の電界効果トランジスタ。
【請求項１１】
前記ゲート電極の下側にあって、前記第一突合せＳＯＩ接合分離体の前記第一エピタキシャル層に隣接する第一ソース／ドレイン延長部と、
前記ゲート電極の下側にあって、前記第一突合せＳＯＩ接合分離体の前記第二エピタキシャル層に隣接する第二ソース／ドレイン延長部と、
をさらに含み、
前記第一および第二ソース／ドレイン延長部は、前記第一ドーパント型でドープされる、
請求項７に記載の電界効果トランジスタ。
【請求項１２】
前記第一突合せＳＯＩ接合分離体の前記第二エピタキシャル層中の第一ソース／ドレイン領域であって、前記第一ソース／ドレイン領域は第四ドーパント濃度にドープされ、前記第二エピタキシャル層の最上面に隣接しており、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記第一ソース／ドレイン領域と、
前記第二突合せＳＯＩ接合分離体の前記第二エピタキシャル層中の第二ソース／ドレイン領域であって、前記第二ソース／ドレイン領域は前記第四ドーパント濃度にドープされ、前記第二エピタキシャル層の最上面に隣接しており、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記第二ソース／ドレイン領域と、
をさらに含む、請求項７に記載の電界効果トランジスタ。
【請求項１３】
前記ゲート電極の下側にあって、前記第一ソース／ドレイン領域に隣接する第一ソース／ドレイン延長部と、
前記ゲート電極の下側にあって、前記第二ソース／ドレイン領域に隣接する第二ソース／ドレイン延長部と、
をさらに含み、
前記第一および第二ソース／ドレイン延長部は、前記第一ドーパント型にドープされる、
請求項１２に記載の電界効果トランジスタ。
【請求項１４】
前記第一および第二突合せＳＯＩ接合分離体の前記第一エピタキシャル層、および前記第一および第二突合せＳＯＩ接合分離体の前記第二エピタキシャル層は、各々独立して、シリコンを含有し、且つ（ｉ）他のＩＶ族原子を含まないか、または（ｉｉ）ゲルマニウムを含むか、または（ｉｉｉ）炭素を含む、請求項７に記載の電界効果トランジスタ。
【請求項１５】
シリコン・オン・インシュレータ基板の埋め込み酸化物層上にシリコン層を設けるステップと、
前記シリコン層中に、前記シリコン層の最上面から前記シリコン層の中に延びるトレンチをエッチングするステップであって、前記トレンチは前記埋め込み酸化物層までは延びない、前記エッチングするステップと、
前記シリコン層中にドープ領域を形成するため、前記トレンチの底部の下側の前記シリコン層の中にドーパント種をイオン注入するステップであって、第一ドープ領域は第一濃度にドープされる、前記注入するステップと、
第一エピタキシャル堆積を行って、前記トレンチの底部内に、第二濃度にドープされた第一エピタキシャル層を形成するステップと、
第二エピタキシャル堆積を行って、前記トレンチ中の前記第一エピタキシャル層上に、第三濃度にドープされた第二エピタキシャル層を形成するステップと、
を含む方法であって、
前記第三濃度は前記第一および第二濃度より高く、前記第一濃度は前記第二濃度よりも高い、
前記方法。
【請求項１６】
前記ドープ領域を前記イオン注入するステップの後、前記ドープ領域が前記埋め込み酸化物層に隣接する、請求項１５に記載の方法。
【請求項１７】
前記ドープ領域を前記イオン注入するステップの後、前記第一エピタキシャル・シリコン層を形成するステップの前は、前記ドープ領域は前記埋め込み酸化物層に隣接せず、
前記ドープ領域を少なくとも７００℃の温度に加熱するステップであり、前記加熱するステップ後に前記ドープ領域が前記埋め込み酸化物層に隣接する、前記加熱するステップ、
を含む、請求項１５に記載の方法。
【請求項１８】
（ｉ）前記ドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、または
（ｉｉ）前記ドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、または
（ｉｉｉ）前記ドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は正味ゼロにドープされるかまたは真性である、
請求項１５に記載の方法。
【請求項１９】
第四ドーパント濃度にドープされたさらなるドープ領域を形成するため、前記第二エピタキシャル層の上方領域中にドーパント種をイオン注入するステップであって、前記さらなるドープ領域は前記第二エピタキシャル層の最上面から前記第二エピタキシャル層の中に、前記第二エピタキシャル層の厚さよりは小さい距離だけ延び、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記イオン注入するステップ、
をさらに含む、請求項１５に記載の方法。
【請求項２０】
（ｉ）前記ドープ領域、前記さらなるドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、または
（ｉｉ）前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、または
（ｉｉｉ）前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、
請求項１５に記載の方法。
【請求項２１】
前記第一エピタキシャル・シリコン層および前記第二エピタキシャル層は、各々独立して、シリコンを含有し、且つ（ｉ）他のＩＶ族原子を含まないか、または（ｉｉ）ゲルマニウムを含むか、または（ｉｉｉ）炭素を含む、請求項１５に記載の方法。
【請求項２２】
前記シリコン層中に前記トレンチをエッチングするステップの前に、前記シリコン層の最上面上にゲート誘電体層を形成するステップと、前記ゲート誘電体層の最上面にゲート電極を形成するステップ、
をさらに含む、請求項１５に記載の方法。
【請求項２３】
前記ゲート誘電体層および前記ゲート電極を形成するステップの後、前記シリコン層中に前記トレンチをエッチングするステップの前に、前記ゲート電極の両側の前記シリコン層の中にソース／ドレイン延長部をイオン注入するステップであって、前記ソース／ドレイン延長部は前記ゲート電極の下側に延び、前記ゲート電極の下側の前記シリコン層のチャネル領域によって隔てられ、前記ソース／ドレイン延長部は前記第一ドーパント型でドープされる、前記イオン注入するステップ、
をさらに含む、請求項２２に記載の方法。
【請求項２４】
前記第二エピタキシャル層を形成するステップの後、前記ゲート電極の両側の前記第二エピタキシャル層の上方領域中に第四ドーパント濃度にドープされたソース／ドレインをイオン注入するステップであって、前記ソース／ドレインは前記第一ドーパント型でドープされ、前記ソース／ドレインは前記第二エピタキシャル層の最上面から前記第二エピタキシャル層の中に前記第二エピタキシャル層の厚さより小さな距離だけ延びだし、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記イオン注入するステップ、
をさらに含む、請求項２２に記載の方法。
【請求項２５】
前記ゲート誘電体層および前記ゲート電極を形成するステップの後、前記シリコン層中に前記トレンチをエッチングするステップの前に、前記ゲート電極の両側の前記シリコン層の中にソース／ドレイン延長部をイオン注入するステップであって、前記ソース／ドレイン延長部は前記ゲート電極の下側に延び、前記ゲート電極の下側の前記シリコン層のチャネル領域によって隔てられ、前記ソース／ドレイン延長部は前記第一ドーパント型でドープされる、前記イオン注入するステップ、
をさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路デバイスの分野に関し、さらに具体的には、突合せシリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）接合分離構造体および突合せＳＯＩ接合分離電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、並びに突合せＳＯＩ接合分離構造体および突合せＳＯＩ接合分離ＦＥＴの作製の方法に関する。
【背景技術】
【０００２】
ＳＯＩ技術で作製される集積回路は、相隣接し相互に電気的に絶縁されているＦＥＴを利用している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦＥＴのサイズを低減する必要性と相まって、この絶縁の本来的性質が、ＦＥＴ間の漏損および短チャンネル効果などＦＥＴ中に望ましくない影響を生じさせ得る。このため、当該技術分野ではこれらの欠陥および欠点をなくすことが望まれている。
【課題を解決するための手段】
【０００４】
本発明の第一態様は、シリコン・オン・インシュレータ基板の埋め込み酸化物層上のシリコン層と、シリコン層の最上面から該シリコン層の中に延びるシリコン層中のトレンチであって、埋め込み酸化物層までは延びない、該トレンチと、埋め込み酸化物層とトレンチの底部との間にあってこれらに隣接する、シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、該ドープ領域と、第二ドーパント濃度にドープされた、トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、トレンチ中の第一エピタキシャル層上の第二エピタキシャル層と、を含む構造体である。上記第三ドーパント濃度は第一および第二ドーパント濃度より高く、第一ドーパント濃度は第二ドーパント濃度よりも高い。
【０００５】
本発明の第二態様では、第一態様に記載の本発明のドープ領域、第一エピタキシャル層、および第二エピタキシャル層が、全て同じドーパント型でドープされる。
【０００６】
本発明の第三態様では、第一態様に記載の本発明のドープ領域および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は第二の反対ドーパント型でドープされる。
【０００７】
本発明の第四態様では、第一態様に記載の本発明のドープ領域および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である。
【０００８】
本発明の第五態様は、第二エピタキシャル層の上方領域中にあって第二エピタキシャル層の最上面に隣接する、第四ドーパント濃度にドープされたさらなるドープ領域をさらに含む第一態様に記載の本発明であって、第四ドーパント濃度は第三ドーパント濃度より高い。
【０００９】
本発明の第六態様は、（ｉ）ドープ領域、さらなるドープ領域、第一エピタキシャル層、および第二エピタキシャル層が全て同じドーパント型でドープされるか、または（ｉｉ）ドープ領域、さらなるドープ領域、および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は第二の反対ドーパント型でドープされるか、または（ｉｉｉ）ドープ領域、さらなるドープ領域、および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は正味ゼロにドープされるかまたは真性である、第五態様に記載の発明である。
【００１０】
本発明の第七態様は、シリコン・オン・インシュレータ（ＳＯＩ）基板の埋め込み酸化物層上のシリコン層と、シリコン層中のチャネル領域の相反対側にある第一および第二突合せＳＯＩ接合分離体と、第一突合せＳＯＩ接合分離体と第二突合せＳＯＩ接合分離体との間のシリコン層の最上面上にあるゲート誘電体層と、ゲート誘電体上のゲート電極と、を包含する電界効果トランジスタである。上記各突合せＳＯＩ接合分離体は、シリコン層の最上面から該シリコン層の中に延びるシリコン層中のトレンチであって、埋め込み酸化物層までは延びない、該トレンチと、埋め込み酸化物層とトレンチの底部との間にありこれらに隣接する、シリコン層中のドープ領域であって第一ドープ領域は第一ドーパント濃度にドープされる、該ドープ領域と、第二ドーパント濃度にドープされた、トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、トレンチ中の第一エピタキシャル層上の第二エピタキシャル層と、を含む。第三ドーパント濃度は第一および第二ドーパント濃度より高く、第一ドーパント濃度は第二ドーパント濃度よりも高く、第一および第二突合せＳＯＩ接合分離体のドープ領域および第二エピタキシャル層は全て同じドーパント型でドープされ、第一突合せＳＯＩ接合分離体と第二突合せＳＯＩ接合分離体との間のシリコン層のボディ領域は第二の反対ドーパント型でドープされる。
【００１１】
本発明の第八態様は、シリコン・オン・インシュレータ基板の埋め込み酸化物層上にシリコン層を設けるステップと、シリコン層中に、シリコン層の最上面からシリコン層の中に延びるトレンチをエッチングするステップであって、このトレンチは埋め込み酸化物層までは延びない、該エッチングするステップと、シリコン層中にドープ領域を形成するため、トレンチの底部の下側のシリコン層の中にドーパント種をイオン注入するステップであって、第一ドープ領域は第一濃度にドープされる、該注入するステップと、第一エピタキシャル堆積を行って、トレンチの底部内に第二濃度にドープされた第一エピタキシャル層を形成するステップと、第二エピタキシャル堆積を行って、トレンチ中の第一エピタキシャル層上に、第三濃度にドープされた第二エピタキシャル層を形成するステップと、を含む方法である。第三濃度は第一および第二濃度より高く、第一濃度は第二濃度よりも高い。
【００１２】
本発明のこれらのおよび他の態様を以下に説明する。
【００１３】
本発明の特徴は添付の特許請求の範囲に示されている。しかしながら、以下の例示的な実施形態の詳細な説明を参照し添付の図面と併せ読めば、本発明自体を最善に理解できよう。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図２】図２Ａおよび２Ｂは、本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図３】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図４】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図５】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図６】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図７】本発明の実施形態による、隣接するＦＥＴの作製ステップを示す断面図である。
【図８】本発明の実施形態による、熱収支および作製後の相隣接するＰＦＥＴのドーピング濃度プロフィールの断面図である。
【発明を実施するための形態】
【００１５】
用語「ドーピング濃度（ｄｏｐｉｎｇ  ｃｏｎｃｅｎｔｒａｔｉｏｎ）」は、正味ドーピング濃度として定義され、正味ドーピング濃度は、｜ＮＡ−ＮＤ｜で定義され、このＮＡはアクセプタ原子の濃度であり、ＮＤはドーナー原子の濃度である。アクセプタ原子はシリコン（Ｓｉ）をＰ型にドープする。ホウ素（Ｂ）は、Ｐ型ドーパントの一例である。ドーナー原子はシリコンをＮ型にドープする。リン（Ｐ）およびヒ素（Ａｓ）はＮ型ドーパントの例である。シリコンに関し、用語「真性」は、（ＰまたはＮ）型ドーパント種を含まない、すなわちＮＡ＝０およびＮＤ＝０のシリコンとして定義される。従って、真性のシリコン層と、正味ドーピングゼロの、すなわちＮＡ≠０且つＮＤ≠０で、｜ＮＡ−ＮＤ｜＝０のシリコン層とは区別されるべきである。用語「正味ドーピング型（ｎｅｔ  ｄｏｐｉｎｇ  ｔｙｐｅ）」は、より高い濃度のドーパント種のドーパント型であると定義される。ＮＡ＞ＮＤの場合、シリコンはＰ型に正味ドープされ、ＮＡ＜０で、ＮＤ≠０またはＮＤ＝０である。ＮＤ＞ＮＡの場合、シリコンはＮ型に正味ドープされ、ＮＤ＜０で、ＮＡ≠０またはＮＡ＝０である。用語「エピタキシャル・シリコン（ｅｐｉｔａｘｉａｌ  ｓｉｌｉｃｏｎ）」は、エピタキシャル層中に他のＩＶ族元素を含まない。用語「エピタキシャル・シリコンゲルマニウム（ｅｐｉｔａｘｉａｌ  ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ）」は、エピタキシャル層中にゲルマニウム（Ｇｅ）原子を含容する。用語「エピタキシャル炭化ケイ素（ｅｐｉｔａｘｉａｌ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ）」は、エピタキシャル層中に炭素（Ｃ）原子を含容する。エピタキシャル層は、ベース層の結晶格子がエピタキシャル層中に連続する、ベース単結晶層上に形成される層である
【００１６】
ＳＯＩ基板は、上方の単結晶シリコン層と、これも単結晶シリコンとすることが可能な支持シリコン基板との間に、例えば酸化ケイ素（ＳｉＯ２）などのアモルファス埋め込み酸化物（ＢＯＸ：ｂｕｒｉｅｄ  ｏｘｉｄｅ）を含む。ＳＯＩ技術において、ｎチャネルＦＥＴ（ＮＦＥＴ）が、ｐチャネルＦＥＴ（ＰＦＥＴ）に隣接して作製される場合、相隣接するデバイス（例、ＮＦＥＴとＰＦＥＴ）は、トレンチ分離体（デバイスがその中に作製される上方シリコン層の最上面からＳＯＩ基板のＢＯＸ層まで延びる、酸化ケイ素などの誘電体材料で充填されたトレンチ）によって、相互に電気的に絶縁される。トレンチ分離体は、隣接するデバイスの間のボディ間漏えいを防止する。
【００１７】
ＰＦＥＴが別のＰＦＥＴに隣接して作製される（または、ＮＦＥＴが別のＮＦＥＴに隣接して作製される）場合、相隣接するデバイスは、デバイスがその中に作製される上方シリコン層の最上面からＳＯＩ基板の埋め込み酸化物層まで延びる、これらデバイスのソース／ドレイン（Ｓ／Ｄ：ｓｏｕｒｃｅ／ｄｒａｉｎ）によって、相互に電気的に絶縁することができる。相隣接するデバイスの間のボディ間漏えいを防止するためには、これらのソース／ドレイン自体が埋め込み酸化物層に隣接しているか（これはハード突合せＳＯＩ接合分離と呼ばれる）、あるいはソース／ドレインの空乏領域が埋め込み酸化物層に隣接しているか（これはソフト突合せＳＯＩ接合分離と呼ばれる）する必要がある。しかして、相隣接するデバイスは、共通のソース／ドレインを共有するだけでなく、この共通のソース／ドレインがデバイス分離の役割を果たす。これは、各デバイスに対し必要なシリコン面積の大幅な削減を可能にし、これにより、デバイス密度およびデバイス性能すなわち速度を増加させる。
【００１８】
しかしながら、突合せＳＯＩ接合分離体が、ＦＥＴチャネル長がソースおよびドレイン接合部の空乏層の幅と同じ桁であるデバイスに使われると、短チャネル効果が大きな問題になる。チャネル長とは、上方シリコン層の最上面と平行に測定された、ＦＥＴのゲート下のソースとドレインとの間の距離である。空乏の幅は、ゲート下でチャネル長と同じ方向に測定される。短チャネル効果には、ドレイン誘導性バリア低下および突き抜け現象、表面錯乱、速度飽和、衝突イオン化、並びに、チャネルの短い電子ドリフト領域および短縮されたチャネル長による閾値電圧（Ｖｔ）の低下に起因する、ホットエレクトロン効果が含まれる。
【００１９】
突合せＳＯＩ接合分離デバイスにおける短チャネル効果は、埋め込み酸化物層の近辺に到達するため通常使用される深いイオン注入の側方向（後記で定義する）錯乱に起因する。イオン注入が深いほど、側方向錯乱の確率が高くなる。
【００２０】
図１において、ＳＯＩ基板１００は、埋め込み誘電体層１１５によって支持基板１１０から隔てられたシリコン層１０５を含む。一例において、シリコン層１０５は単結晶シリコンである。ＰＦＥＴに対し、シリコン層１０５は、ドープなしまたは軽度にドープされたＮ型である。ＮＦＥＴに対し、シリコン層１０５は、ドープなしまたは軽度にドープされたＰ型である。一例において、シリコン層１０５のドーパント濃度は、約１Ｅ１７ａｔｍ／ｃｍ３〜約１Ｅ１９ａｔｍ／ｃｍ３である。一例において、シリコン層１０５は真性である。一例において、基板１１０は単結晶シリコンである。一例において、埋め込み誘電体層１１５はＳｉＯ２（ＢＯＸ）である。シリコン層１０５は厚さＴ１を有し、一例において、Ｔ１は約４０ｎｍ〜約１００ｎｍである。（長さおよび幅を含め）水平方向は、最上面１３０に平行な方向として定義される。（深さを含め）垂直方向は、水平方向に直角な方向として定義される。側方向は、水平および垂直成分両方を含んだベクトル方向を有する方向として定義される。
【００２１】
図１には３つのゲート１２０が示されている。各ゲート１２０は、シリコン層１０５の最上面１３０上に形成されたゲート誘電体層１２５、およびゲート誘電体層１２５上に形成されたゲート電極１３５を含む。ゲート電極１３５の両側の側壁に、随意的な誘電体側壁スペーサ１４０が形成される。一例において、ゲート電極１３５は、ドープされたまたはドープなしの多結晶シリコン、金属、またはこれらの層の組み合わせを含む。一例では、ゲート誘電体層１３０は、ＳｉＯ２、窒化ケイ素（Ｓｉ３Ｎ４）、またはこれらの組み合わせを含む。一例において、ゲート誘電体層１３０は、高Ｋ（誘電率）材料を含み、その例には、以下に限らないが、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３などの金属酸化物、ＨｆＳｉｘＯｙまたはＨｆＳｉｘＯｙＮｚなどの金属ケイ酸塩、およびこれらの層の組み合わせが含まれる。ある高Ｋ誘電体材料は、約１０の比誘電率を有する。一例において、ゲート誘電体層１３０は、約０．５ｎｍ〜約１．５ｎｍの厚さである。ゲート電極１３５は距離Ｄ１だけ隔てられており、一例では、Ｄ１は約８０ｎｍ〜約２６０ｎｍである。スペーサ１４０は、ブランケット共形層を堆積し、その後で反応性イオンエッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈ）で、垂直面上の共形層を除去せずにまたは部分的に除去しながら、水平面から共形層を除去することによって作製することができる。
【００２２】
また、図１には、随意的なソース／ドレイン延長部１４５が示されている。Ｓ／Ｄ延長部は、スペーサ形成の前に、ドーパント種の、角度を取った（最上面１３０に対し９０°より小さい角度で）イオン注入によって形成される。ＰＦＥＴに対しドーパント種はＰ型であり、ＮＦＥＴに対しドーパント種はＮ型である。一例において、ソース／ドレイン延長部のドーパント濃度は、約１Ｅ２０ａｔｍ／ｃｍ３〜約３Ｅ２０ａｔｍ／ｃｍ３である。ソース／ドレイン延長部１４５は距離Ｄ２だけシリコン層の中に延びている。一例では、Ｄ２は約１０ｎｍ〜約２０ｎｍである。
【００２３】
図２Ｂにおいて、トレンチ１５０は、例えばＲＩＥによって、ゲート電極１２０およびスペーサ１４０に対して選択的に、シリコンをエッチングして、シリコン層１０５の中に食刻される。あるいは、ゲート電極１２０もしくはスペーサ１４０またはその両方は、ＲＩＥの間保護層で保護しておくこともできる。図２の例において、トレンチ１５０は、埋め込み誘電体層１１５までは延びておらず、底部１５２と埋め込み誘電体層１１５の最上面１５３との間にシリコン層１０５の領域１５１が介在する。望ましくは、トレンチ１５０は埋め込み誘電体層１１５までは延びていない。これは、後のドーピング処理で、埋め込み誘電体層１１５がドーピングもしくは損傷またはその両方を受け、しかして、相隣接するボディの間に電流パスを生じさせて埋め込み誘電体層を電気的に漏えい性にし、あるいは、さらには埋め込み誘電体層を突き抜けて基板１１０への電流漏えいパスを生成するのを防止するためである。領域１５１は厚さＴ２を有し、一例において、Ｔ２は約１０ｎｍ〜約２０ｎｍである。
【００２４】
図２Ｂではトレンチ底部１５２は平らであるが、これらは図２Ａのように丸めることができ、トレンチ１５０Ａは丸みのある底部１５２Ａを有する。
【００２５】
図３において、ドーパント種「Ｘ」のイオン注入が行われ、埋め込み誘電体層１１５に隣接するドープ領域１５５が形成される。ＰＦＥＴに対しドーパント種ＸはＰ型であり、ＮＦＥＴに対しドーパント種ＸはＮ型である。あるいは、図４に示されるように、イオン注入域は、埋め込み誘電体層１１５に隣接されない。後工程で行われる約７００°を上回る熱アニーリング・ステップまたは加熱が、ドーパント種の熱拡散によってイオン注入ドープ領域１５５Ａを拡張し、埋め込み誘電体層１１５に隣接させる。再述するが、イオン注入を埋め込み酸化物層１１５に隣接するまで拡張しない理由は、上記で説明したように埋め込み酸化物層１１５が電気的に漏えい性になるのを回避するためである。熱アニーリングは、Ｘ種のイオン注入の直後、または後続のステップで実施することができる。また、後記で説明するエピタキシャル堆積など、後続の工程の温度および時間によっては、ドープ領域１５５Ａを拡張する目的ための別個の熱アニーリングは不要となり得る。
【００２６】
ＰＦＥＴに対し、ドープ領域１５５（または図４の１５５Ａ）はＰ型にドープされ、ＮＦＥＴに対し、ドープ領域１５５（または図４の１５５Ａ）はＮ型にドープされる。一例において、ドープ領域１５５のドーパント濃度は、約１Ｅ１８ａｔｍ／ｃｍ３〜約５Ｅ１９ａｔｍ／ｃｍ３である。
【００２７】
図５において、トレンチ１５０中のドープ領域１５５上に、エピタキシャル層１６０が形成される。エピタキシャル層１６０は、エピタキシャル・シリコン（Ｓｉ）、エピタキシャル・シリコンゲルマニウム（すなわち、ゲルマニウム・ドープされたシリコン（ＳｉＧｅ））、またはエピタキシャル炭化ケイ素（すなわち、炭素ドープされたシリコン（ＳｉＣ））とすることができる。ＳｉＧｅは、シリコン層１０５に圧縮応力を加え、一方、ＳｉＣはシリコン層１０５に引張応力を加えることになる。エピタキシャルＳｉはほぼ応力なしとなろう。ＰＦＥＴまたはＮＦＥＴに対し、エピタキシャル層１６０を、軽度ドープのＰ型、軽度ドープのＮ型、正味ゼロ・ドープ、または真性とすることができる。エピタキシャル層１６０のドーピング濃度は、ドープ領域１５５の濃度より低い。エピタキシャル層１６０は厚さＴ３を有し、一例では、Ｔ３は約１０ｎｍ〜約２０ｎｍである。一例において、エピタキシャル層１６０のドーパント型は、シリコン層１０５と同じであり、エピタキシャル層１６０のドーパント濃度は、シリコン層１０５の濃度とほぼ同じである。一例において、エピタキシャル層１６０のドーパント型はシリコン層１０５の反対型であり、エピタキシャル層１６０のドーパント濃度はシリコン層１０５の濃度とほぼ同じか、または真性（すなわち、堆積状態でドープなし）である。一例において、エピタキシャル層１６０のドーパント濃度は約５Ｅ１７ａｔｍ／ｃｍ３〜約５Ｅ１８ａｔｍ／ｃｍ３である。
【００２８】
図６において、トレンチ１５０中のエピタキシャル層１６０上にエピタキシャル層１６５が形成される。エピタキシャル層１６５は、エピタキシャル・シリコン（Ｓｉ）、エピタキシャル・シリコンゲルマニウム（ＳｉＧｅ）、またはエピタキシャル炭化ケイ素（ＳｉＣ）とすることができる。ＳｉＧｅは、シリコン層１０５に圧縮応力を加え、一方、ＳｉＣはシリコン層１０５に引張応力を加えることになる。エピタキシャルＳｉはほとんど応力なしとなろう。ＰＦＥＴに対し、エピタキシャル層１６５はＰ型にドープされ、ＮＦＥＴに対し、エピタキシャル層１６５はＮ型にドープされる。エピタキシャル層１６５のドーピング濃度は、エピタキシャル層１６０およびドープ領域１５５より高い。エピタキシャル層１６５は厚さＴ４を有し、一例では、Ｔ４は約３０ｎｍ〜約５０ｎｍである。一例において、エピタキシャル層１６５のドーパント濃度は、約１２Ｅ２０ａｔｍ／ｃｍ３〜約４Ｅ２０ａｔｍ／ｃｍ３である。エピタキシャル層１６５の最上面１６６は、基本的にシリコン層１０５の最上面１３０と共平面であることが望ましい。ただし、最上面１６６は、最上面１３０より上に張り出すことも、またはそれ以下に低くすることも可能である。図７において、ドーパント種「Ｙ」の随意的イオン注入が実施され、随意的ソース／ドレイン１７０が形成される。ＰＦＥＴに対し、ドーパント種ＹはＰ型であり、ＮＦＥＴに対し、ドーパント種ＹはＮ型である。ソース／ドレイン１７０のドーピング濃度は、エピタキシャル層１６５、エピタキシャル層１６０、およびドープ領域１５５の濃度より高い。一例において、ソース／ドレイン１７０のドーパント濃度は、約１Ｅ２０ａｔｍ／ｃｍ３〜約２．５Ｅ２０ａｔｍ／ｃｍ３である。Ｙ種イオン注入の深さＤ３は、作製加工の過程におけるドーパント種の全ての熱拡散（熱収支と呼ばれる）の後で、ソース／ドレイン１７０とドープ領域１５５との間に、軽度に（例えば、約１Ｅ１９ａｔｍ／ｃｍ３より低く）正味ドープされた領域を残すのに十分なほど浅くしておく必要がある。
【００２９】
図８は、本発明のある実施形態による、熱収支および作製後の、相隣接するＰＦＥＴのドーピング濃度プロフィールの断面図である。図８において、ＰＦＥＴ１７５は、（図７のソース／ドレイン１７０からの）第一領域１７０Ａ、翼部１４５Ａを有する（図７のソース／ドレイン延長部１４５と融合したエピタキシャル層１６５からの）第二領域１６５Ａ、（図７のエピタキシャル層１６０からの）第三領域１６０Ａ、および（図７のイオン注入ドープ領域１５５からの）第四領域１５５Ｂを含む。第一領域１７０Ａ、第二領域１６５Ａ、第三領域１６０Ａ、および第四領域１５５Ｂの積層は、突合せＳＯＩ接合分離体１８０を構成し、ＰＦＥＴ１７５のソース／ドレインは主として第一領域１７０Ａであり、ソース／ドレイン延長部は翼部１４５Ａである。ＰＦＥＴ１７５のチャネルは、ボディ１９０のチャネル領域１８５である。
【００３０】
エピタキシャル層１６５Ａの形成ステップ（図６参照）と、図８に示された構造体の形成ステップとの間で、随意的なアニールを実施することができる。一例において、この随意的アニールは、少なくとも約１０００℃の高速熱アニール（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）である。実施する場合、このアニールは、本発明の実施形態の熱収支に取り入れられる。
【００３１】
ＰＦＥＴ１７５は、（１）軽度ドープの（例えば、約１Ｅ１９ａｔｍ／ｃｍ３より低い）Ｎドープシリコン層１０５中への、Ｐ型ソース／ドレイン延長部１４５イオン注入（図１参照）、（２）トレンチ１５５の底部を通してのシリコン層１０５中へのＰ型イオン注入（図３参照）、（３）真性のエピタキシャル・シリコン堆積（図５の１６０を参照）、（４）Ｐドープ・エピタキシャル・シリコン堆積（図７の１６５を参照）、および（５）Ｐ型ソース／ドレイン・イオン１７０注入（図７参照）を用いた作製工程を反映している。第一領域１７０Ａ、第二領域１６５Ａ、および第四領域１５５Ｂは、Ｐ型にドープされる。第三領域はＮ型の真性であり、ボディ１９０およびチャネル領域１８５はＮ型である。第一領域１７０Ａ中のドーパント濃度は、第二領域１６５Ａ、第三領域１６０Ａ、および第四領域１５５Ｂのドーパント濃度よりも高い。第二領域１６５Ａ中のドーパント濃度は、第三領域１６０Ａ、および第四領域１５５Ｂのドーパント濃度よりも高い。第四領域１５５Ｂ中のドーパント濃度は、第三領域１６０Ａのドーパント濃度よりも高い。
【００３２】
図８の例において、第一領域１７０Ａのドーパント濃度は約２Ｅ２０ａｔｍ／ｃｍ３である。第二領域１６５Ａのドーパント濃度は、約１Ｅ２０ａｔｍ／ｃｍ３〜約５Ｅ１９ａｔｍ／ｃｍ３であり、シリコン層１０５中への深さが増すほど濃度は低くなる。第四領域１５５Ｂのドーパント濃度は約５Ｅ１８ａｔｍ／ｃｍ３〜約２Ｅ１９ａｔｍ／ｃｍ３である。第三領域１６０Ａ、ボディ１９０、およびチャネル領域１９５のドーパント濃度は、約５Ｅ１７ａｔｍ／ｃｍ３〜約５Ｅ１８ａｔｍ／ｃｍ３である。シリコン層１０５の厚さは約８０ｎｍであり、チャネル長は約３０ｎｍである。
【００３３】
図８の例において、第三領域１６０Ａ中の低いドーパント濃度（この層のドーパント濃度は、第一領域から第四領域の中で最低である）によって、短チャネル効果は、排除されないまでも低減される。これは、本発明の突合せＳＯＩ接合分離処理によって、第三領域１６０Ａがソース／ドレイン空乏層にＰ型ドーパント種をいっさい提供しないので、ソース／ドレインの空乏層の幅が増大しないことによる。
【００３４】
第一、第二、および第四領域のドーパント型が同じである例において、第三領域のドーパント濃度は、いかなる有意な量のＰ型ドーパントをも供給せず、従ってソース／ドレインの空乏層の幅をいかなる有意な程度にも増大しないほどに低い（例えば、空乏層の幅の増加は約１０％よりも小さい）。
【００３５】
第一、第二、および第四領域１７０Ａ、１６５Ａ、および１５５Ｂのドーパント型が同じ正味ドーパント型であり、第三領域１６０Ａおよびボディ１９０の正味ドーパント型は同じドーパント型であるが、第一、第二および第四のドーピング型と反対である事例において、相隣接するボディ１９０の間で測定された抵抗Ｒは、第一例で約１Ｅ９オーム／ミクロンより大きく、第二例では約１Ｅ１１より大きいことが観察された。これは隣接するボディ間に電流漏えいがないことを示している。これは予期されなかった結果である。というのは、図８を見れば分かるように、相隣接するＰＦＥＴ１７５のボディ１９０は共有する第三領域１６０Ａで繋がっているからである。従って、当業者は、ボディ１９０と第三領域１６０Ａとは同じ型にドープされているので、対応する共有の第三領域１６０Ａを介して隣接するボディ１９０からの電流の流れを予期するであろう。しかし、観察結果はそうならなかった。相隣接するボディ１９０の間で共有第三領域１６０Ａを介する電流の流れはほとんどないという、逆のことが観察された。デバイス技術コンピュータ支援設計（ＴＣＡＤ：Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）解析に基づけば、ＰＦＥＴに対しては、第三領域１６０Ａは、電子が枯渇してあたかもＰ型の如く作用し、ＮＦＥＴに対しては、第三領域１６０Ａは、正孔が枯渇してあたかもＮ型の如く作用すると考えられる。ＴＣＡＤによる追求が行われ、本発明の実施形態により作製された実際のデバイスが、上記のような予想外に低いボディ間電流漏えいを有することが観察された。
【００３６】
図８は例示的なＰＦＥＴを示しているが、前述の図８の解説中に出てくる全てのＰをＮに置き換えれば、図８はＮＦＥＴを表すことになろう。
【００３７】
表Ｉは、本発明の諸実施形態による、突合せＳＯＩ接合分離体、および突合せＳＯＩ接合分離体を用いたＮＦＥＴおよびＰＦＥＴに使用可能な、ドーピング濃度とドーパント型とのさまざまな組み合わせを示す。
【００３８】
【表１】
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【００３９】
表中の記号（＋＋）、（＋）、（ｏ）および（−）は、（＋＋）→（＋）→（ｏ）→（−）の順でドーパント濃度が低下することを表し、ＰはＰ型ドーパントを表し、ＮはＮ型ドーパントを表す。なお、表Ｉ中に表されたどの「真性」についても「正味ゼロ・ドーピング」（すなわち、ＮおよびＰ型ドーパントの濃度が等しい）による代替が可能である。
【００４０】
当然ながら、ドーピング濃度は「正味ドーピング濃度」｜ＮＡ−ＮＤ｜であるとはいっても、第一、第二、第三、第四領域およびシリコン層中に許容可能な合計濃度ＮＡ＋ＮＤには限界がある。シリコン層１０５に対しては、ＮＡ＋ＮＤが約１Ｅ１９ａｔｍ／ｃｍ３以下であることが望ましい。第四領域１５５Ｂに対しては、ＮＡ＋ＮＤが約５Ｅ１９ａｔｍ／ｃｍ３以下であることが望ましい。第三領域１６０Ａに対しては、ＮＡ＋ＮＤが約５Ｅ１９ａｔｍ／ｃｍ３以下であることが望ましい。
【００４１】
以上述べたように、本発明の諸実施形態は、突合せＳＯＩ接合分離体の両側の領域の間、または相隣接するＦＥＴのボディの間に優れた電気絶縁性を維持しながら、（低減されたチャネル長に）スケーリングを、付随するスケーリング起因性の短チャネル効果なしに可能にする、突合せＳＯＩ接合分離構造体およびデバイス、並びに突合せＳＯＩ分離体およびデバイスを作製する方法を提供する。
【００４２】
前述の本発明の諸実施形態の説明は、本発明の理解のために提示されている。当然のことながら、本発明は、本明細書に記載した特定の実施形態に限定されるものでなく、当業者には自明であろうが、本発明の範囲から逸脱することなく、さまざまな修改、再構成および代替を行うことが可能である。従って、添付の特許請求の範囲は、本発明の真の趣旨および範囲内に含まれるかかる全ての修改および変更を網羅することが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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