(57)【要約】  パッケージングされた半導体デバイス（１００）が半導体ダイ（１１０）を含み、半導体ダイは、能動回路要素（１１４）を含む頂部側（１１３）と、直接的に取り付けられる少なくとも１つの裏側金属層（１１８）を備えた底部側（１１６）とを有する基板（１１２）を含む。パッケージ（１３０）が、ダイパッド（１２５）を有するモールディング材料（１３２）を含み、複数のリード（１２７）がモールディング材料内に封止され、リードが、ボンディング部１２７（ａ）（１）を含む露出された部分１２７（ａ）を含む。半導体ダイの頂部側がダイパッドに取り付けられ、パッケージが、パッケージの底部表面に沿って裏側金属層を露出させるギャップを含む。ボンドワイヤが半導体ダイの頂部側上のパッドをリードに結合する。ボンディング部、パッケージの底部表面に沿ったモールディング材料、及び裏側金属層が全て互いに実質的に平坦である。
2014515187.tif 000002
【特許請求の範囲】
【請求項１】
パッケージングされた半導体デバイスであって、
能動回路要素を含む頂部側と底部側とを有する基板、及び前記基板の前記底部側の少なくとも１つの裏側金属層を含む半導体ダイであって、前記裏側金属層が前記半導体ダイの前記底部側に直接的に取り付けられ、前記裏側金属層の或るエリアが前記半導体ダイの前記底部側の或るエリアに整合する、前記半導体ダイ、
モールディング材料内に封止されるダイパッドと複数のリードとを有する、前記モールディング材料を含むパッケージであって、前記複数のリードがボンディング部を含む露出された部分を含む、前記パッケージ、
及び
前記半導体ダイの前記頂部側のパッドを前記複数のリードに結合するボンドワイヤ、
を含み、
前記半導体ダイの前記頂部側が前記ダイパッドに取り付けられ、前記パッケージが、前記パッケージの底部表面に沿って前記裏側金属層を露出させるギャップを含み、
前記ボンディング部、前記パッケージの前記底部表面に沿った前記モールディング材料、及び前記裏側金属層が全て互いに実質的に平坦である、デバイス。
【請求項２】
請求項１に記載のデバイスであって、前記露出された部分が、前記モールディング材料を越えて横方向に伸張し、且つ、前記モールディング材料を越えて曲り、前記ボンディング部が末端フットを含む、デバイス。
【請求項３】
請求項１に記載のデバイスであって、前記複数のリードが、前記モールディング材料を越えて伸張しない複数の周辺終端リードを含み、前記複数の周辺終端リードが前記ボンディング部を提供する、デバイス。
【請求項４】
請求項１に記載のパッケージングされた半導体デバイスであって、前記裏側金属層が銅を含む、デバイス。
【請求項５】
請求項１に記載のパッケージングされた半導体デバイスであって、前記裏側金属層が、前記半導体ダイの前記底部側の第１の金属層と、前記第１の金属層上の前記第１の金属層とは異なる少なくとも第２の金属層とを含む、デバイス。
【請求項６】
請求項５に記載のパッケージングされた半導体デバイスであって、前記第１の金属層がチタンを含む、デバイス。
【請求項７】
請求項５に記載のパッケージングされた半導体デバイスであって、前記第１の金属層又は前記第２の金属層がニッケルを含む、デバイス。
【請求項８】
請求項５に記載のパッケージングされた半導体デバイスであって、前記第１の金属層がチタンを含み、前記第２の金属層がニッケルを含み、金又は銀を含む前記第２の金属層上の第３の金属層を更に含む、デバイス。
【請求項９】
請求項１に記載のパッケージングされた半導体デバイスであって、前記パッケージの前記底部表面に沿って前記モールディング材料が全面平坦である、デバイス。
【請求項１０】
電子的アッセンブリであって、
パッケージングされた半導体デバイスであって、
側能動回路要素を含む頂部側と底部側とを有する基板、及び前記基板の前記底部側の少なくとも１つの裏側金属層を含む半導体ダイであって、前記裏側金属層が、前記半導体ダイの前記底部側に直接的に取り付けられ、前記裏側金属層の或るエリアが前記半導体ダイの前記底部側の或るエリアに整合する、前記半導体ダイと、
モールディング材料を含むパッケージであって、前記パッケージが、前記モールディング材料内に封止される、ダイパッドと複数のリードとを有し、前記複数のリードが、ボンディング部を含む露出された部分を含む、前記パッケージであって、
前記半導体ダイの前記頂部側が前記ダイパッドに取り付けられ、前記パッケージが、前記パッケージの底部表面に沿って前記裏側金属層を露出させるギャップを含む、前記パッケージと、
前記半導体ダイの前記頂部側のパッドを前記複数のリードに結合するボンドワイヤと、
を含み、
前記ボンディング部、前記パッケージの前記底部表面に沿った前記モールディング材料、及び前記裏側金属層が全て互いに実質的に平坦である、
前記パッケージングされた半導体デバイス、
複数の表面パッドを含む印刷回路基板（ＰＣＢ）、及び
前記裏側金属層及び前記複数のリードの前記ボンディング部から前記ＰＣＢ上の前記複数の表面パッドの各々へのダイレクトはんだ接続、
を含む、アッセンブリ。
【請求項１１】
請求項１０に記載の電子的アッセンブリであって、前記ＰＣＢが多層ＰＣＢを含む、アッセンブリ。
【請求項１２】
電子的アッセンブリを形成する方法であって、
能動回路要素を含む頂部側と底部側とを有する基板、及び前記基板の前記底部側の少なくとも１つの裏側金属層を含む、半導体ダイを含むパッケージングされた半導体デバイスを提供することであって、前記裏側金属層が前記半導体ダイの前記底部側に直接的に取り付けられ、前記裏側金属層の或るエリアが前記半導体ダイの前記底部側の或るエリアに整合することであって、
モールディング材料を含むパッケージであって、前記パッケージが、前記モールディング材料内に封止される、ダイパッドと複数のリードとを有し、前記複数のリードが露出された部分を含むボンディング部を含み、
前記半導体ダイの前記底部側が前記ダイパッドに取り付けられ、前記パッケージが、前記パッケージの底部表面に沿って前記裏側金属層を露出させるギャップを含み、ボンドワイヤが前記半導体ダイの前記頂部側のパッドを前記複数のリードに結合し、前記ボンディング部、前記パッケージの前記底部表面に沿った前記モールディング材料、及び前記裏側金属層が全て互いに実質的に平坦であること、及び
前記パッケージングされた半導体デバイスを、複数の表面パッドを含む印刷回路基板（ＰＣＢ）に直接的にはんだ付けすることであって、前記複数のリードの前記裏側金属層及び前記ボンディング部が前記ＰＣＢ上の前記複数の基板パッドの各々にはんだ付けされること、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、前記露出された部分が、前記モールディング材料を越えて横方向に伸張し、且つ、前記モールディング材料を越えて曲り、前記ボンディング部が末端フットを含む、方法。
【請求項１４】
請求項１２に記載の方法であって、前記複数のリードが、前記モールディング材料を越えて伸張しない複数の周辺終端リードを含み、前記複数の周辺終端リードが前記ボンディング部を提供する、方法。
【請求項１５】
請求項１２に記載の方法であって、前記裏側金属層が、前記半導体ダイの前記底部側の第１の金属層と、前記第１の金属層上の前記第１の金属層とは異なる少なくとも第２の金属層とを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、露出された基板（例えば、シリコン）を備えたダイを含むパッケージングされた半導体デバイス、及びこのようなパッケージングされた半導体デバイスを含む電子的アッセンブリに関連する。
【背景技術】
【０００２】
中に少なくとも一つの半導体ダイを含む半導体パッケージの場合、特に、パワー集積回路（ＩＣ）では、熱放散の問題は重要な課題である。良好ではない熱放散を備えた半導体パッケージは、誤差を生成するだけでなく、製品信頼性も低減させ得、製造コストを著しく増大させ得る。
【０００３】
高められた冷却を含む一つの既知のパワーパッケージは、パッケージの底部側で露出されるヒートスラグ（例えば、銅スラグ）を含む、露出されたヒートスラグパッケージである。ダイは、表（アクティブ頂部側）を上に、熱的導電性ダイ取り付け材料でヒートスラグの頂部上にボンディングされる。別の既知のパワーパッケージは、フリップチップが半導体ダイをダイパッド上に搭載し、半導体ダイの底部側を露出させる、露出されたシリコンパッケージである。その後、サーマルグリースを用いて半導体ダイの底部側にヒートシンクが熱的に結合される。
【０００４】
これらの既知のパワーパッケージのいずれも、パッケージの熱抵抗を増大させる冷却経路における複数のインタフェースに起因して冷却性能を低減させる著しい熱抵抗を有する。例えば、露出されたヒートスラグパッケージは、半導体基板（例えば、シリコン）、ダイ取り付け材料、及び、半導体の頂部側から下にある印刷回路基板（ＰＣＢ）などのワークピースへの冷却経路におけるヒートスラグ及びはんだを含む。同様に、露出されたシリコンパッケージは、基板、半導体ダイの頂部側から周囲への冷却経路におけるサーマルグリース及びヒートシンクを含む。
【発明の概要】
【０００５】
開示される実施例は、従来のパッケージングされた半導体デバイス、特に、高電力半導体デバイスは、そのオペレーションの間パッケージングされたデバイスからそのヒートシンクへの熱放散と干渉する複数のインタフェースにわたる大きな熱抵抗ドロップの結果の高熱抵抗に起因して、それらのオペレーションの間、高接合温度に達し得ることを認識している。リードのボンディング部、パッケージの底部表面、及び半導体ダイの裏側金属の全てを互いに実質的に平坦とすることにより、印刷回路基板（ＰＣＢ）などのワークピースへのパッケージングされた半導体デバイスのダイレクトはんだ付けが可能となり、その結果、ワークピースへのサーマル冷却経路におけるインタフェースの低減に起因するワークピース（例えば、ＰＣＢ）への改善された熱放散が可能となる。
【０００６】
１つの開示される実施例が、パッケージングされた半導体デバイスを含み、この半導体デバイスは、能動回路要素を含む頂部側と底部側とを有する基板、及び底部側に直接的に取り付けられる少なくとも１つの裏側金属層を含む半導体ダイを含む。モールディング材料を含むパッケージが、ダイパッドと複数のリードとを含み、ダイパッド及び複数のリードがモールディング材料内に封止され、リードは、ボンディング部を含む露出された部分を含む。半導体ダイの頂部側がダイパッドに取り付けられ、パッケージは、パッケージの底部表面に沿って裏側金属層を露出させるギャップを含む。ボンドワイヤが半導体ダイの頂部側上のパッドをリードに結合する。ボンディング部、パッケージの底部表面、及び裏側金属層が全て互いに実質的に平坦である。
【０００７】
別の開示される実施例が、開示されるパッケージングされた半導体デバイスと、複数の表面パッドを含むＰＣＢとを含む、電子的アッセンブリを含む。ダイレクトはんだ接続が、裏側金属層及びリードのボンディング部からＰＣＢ上の表面パッドまで提供される。開示されるパッケージングされた半導体デバイスによって提供されるダイレクトはんだ付け性は、サーマルグリース及びヒートシンクなど、及びこのようなヒートシンクを取り付けるための付加される処理の必要性をなくすことにより、従来のアッセンブリに比べてアッセンブリコストを低減する。また、ダイレクトはんだ付けは、ＰＣＢアッセンブリのためのボード面積を低減し、表面実装デバイス（ＳＭＤ）ルールの利用を可能とすることによりＰＣＢレイアウトを容易にする。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、例示の一実施例に従った、リード付きパッケージを含む例示のパッケージングされた半導体デバイスの断面図であり、ダイレクト表面実装のためパッケージの底部表面に沿って半導体ダイの裏側金属が露出されている。
【０００９】
【図１Ｂ】図１Ｂは、例示の一実施例に従った、リードレスパッケージを含む例示のパッケージングされた半導体デバイスの断面図であり、パッケージの表面の底部表面に沿って半導体ダイの裏側金属が露出されている。
【００１０】
【図２】図２は、例示の一実施例に従った、多層ＰＣＢへのダイレクトはんだ接続を用いて表面実装された図１Ａに示すパッケージングされた半導体デバイスを含む例示の電子的アッセンブリの断面図である。
【発明を実施するための形態】
【００１１】
図１Ａは、例示の一実施例に従った、リード付きパッケージを含む例示のパッケージングされた半導体デバイス１００を図示し、ダイレクト表面実装のためパッケージの底部表面に沿って半導体ダイ１００の裏側金属が露出されている。半導体ダイ１１０は、能動回路要素１１４を含む頂部側１１３と底部側１１６とを有する基板（例えば、シリコン又はシリコン／ゲルマニウム）１１２、及び基板１１２の底部側１１６の少なくとも１つの裏側金属層１１８を含む。半導体ダイの１１０の頂部側表面１１３上の能動回路要素１１４は、ＩＣ回路機能を提供するように構成される。裏側金属層１１８は、半導体ダイ１１０の底部側１１６に直接的に取り付けられる。
【００１２】
種々の裏側金属層１１８を用いることができる。一実施例において、裏側金属層１１８は銅層などの単一の金属層である。銅層の厚みは典型的に３μｍ〜６μｍであるが、この範囲より薄くても厚くてもよい。１つの例示のプロセスは、銅層を形成する前に薄いシード層を形成することを含む。別の実施例において、裏側金属層が、半導体ダイ１１０の底部側１１６の第１の金属層と、第１の金属層上の第１の金属層とは異なる少なくとも第２の金属層を含む多層金属スタックとを含む。例えば、第１の金属層はチタンを含み得る。チタンは、シリコン及び他の半導体との良好な接着を提供し、それにより、効率的な「接着層」をつくることが知られている。他の実施例は、半導体ダイ１１０の底部側１１６に接する第１の層としてタンタル、パラジウム、バナジウム、又はモリブデンを含み得る。チタンと同様、これらの金属は、これらが比較的低温でシリコンとの中間金属シリサイドを形成することができるためシリコンへの良好な接着を提供する。特定の多層裏側金属スタックの幾つかの例には、Ｔｉ上のＣｕ、Ｔｉ上のＡｇ、Ｔｉ上のＣｕ、及びＴｉ上のＮｉ上のＡｕ、並びに、Ｔｉ上のＮｉ上のＡｇなど、第１、第２、及び第３の金属層を含むスタックが含まれる。ニッケル層は、下にある金属層に対して機械的スクラッチ及び腐食からの保護を提供することができる。
【００１３】
他の例示の実施例において、第１の金属層又は第２の金属層はニッケルを含み得る。例えば、Ｎｉ上のＣｒ上のＡｇ、又はＡｕ上のＮｉ上のＰｄである。クロムは、基板への金属拡散を止めるための障壁層として機能し得、応力バッファ層を提供し、更に、その高い破砕強度のため金属スタック内部の破砕を避けるようにも機能する。多層金属スタックのための典型的な厚みは、第１の金属層では１〜２ｋÅ、第２の金属層では２〜４ｋÅ、第３の金属層では１０〜２０ｋÅを含み得る。第３の金属層のためのＡｕの場合、Ａｕ厚みは、２０ｋÅよりずっと厚い可能性がある。しかし、それぞれの金属層厚みはこれらの範囲より薄くても厚くてもよい。
【００１４】
裏側金属層１１８の或るエリアが半導体ダイ１１０の底部側１１６の或るエリアに整合する。本明細書において用いられるような「直接的に取り付けられる」とは、如何なる介在層も含まない接続を指す。半導体ダイ１１０の底部側１１６の或るエリアに整合する裏側金属層１１８が、シンギュレーション前に、半導体ダイ１１０の底部側１１６にある裏側金属層１１８により提供され（例えば、半導体ダイ１１０がウエハ形式である間に、裏側金属層１１８が基板１１２の底部側１１６上に堆積される）、そのため、シンギュレーションプロセスが、各々、裏側金属１１８及び基板１１２両方にわたるカッティングプロセスの間一定であるエリアを有するように、ウエハを複数の半導体ダイにカットするようにする。
【００１５】
図１Ａにおいてパッケージ１３０は、ダイパッド１２５とモールディング材料１３２内に封止される部分及び露出された部分１２７（ａ）を含む複数のリード１２７とを有する標準的なエポキシ樹脂などパッケージ材料などの、モールディング材料１３２を含むリード付きパッケージとして示されており、図示されるリードは、フット１２７（ａ）（１）として示されるボンディング部１２７（ａ）（１）を含んで曲げられる。
【００１６】
半導体ダイ１１０の頂部側１１３は、エポキシなどのダイ取り付け材料１２６によりダイパッド１２５に取り付けられる。裏側金属層１１８は、パッケージ１３０の底部表面１３０（ａ）の一部に沿ってモールディング材料１３２におけるギャップにより露出される。パッケージは、裏側金属層１１８が露出されるようにモールディング材料におけるギャップを備えてモールディングされ得る。裏側金属層１１８は、パッケージングされた半導体デバイス１００をＰＣＢなどのパッケージ基板に直接的にはんだ付けさせ得る。
【００１７】
パッケージングされた半導体デバイス１００の裏側金属層１１８をパッケージ基板（例えば、ＰＣＢ）に直接的にはんだ付けすることで、半導体ダイ１１０からパッケージ基板への良好な熱搬送が提供される。この直接的にはんだ付けされた配置では、熱放散経路は、半導体ダイ１１０の頂部側１１３のアクティブデバイス１１４から基板１１２の厚みを介して及び裏側金属１１８にわたる小さな寄与を含む、最小数のインタフェースを有し、そのため、パッケージングされた半導体デバイス１００のための下にあるワークピースへの熱放散が概して、半導体ダイ１１０のための基板１１２の熱伝導率、又はシリコン基板のための約１４０Ｗ／ｍ・Ｋにより設定される。一実施例において、パッケージングされた半導体デバイスからワークピースへの良好な熱搬送を更に高めるため半導体ダイ１１０は、厚みが４０〜１００μｍなどの、薄化されたダイである。
【００１８】
また、パッケージングされた半導体デバイス１００によって提供されるダイレクトはんだ付け性は、サーマルグリース及びヒートシンクの必要性、及びこのようなヒートシンクを取り付けるための付加される処理をなくすことなどによって、従来のアッセンブリに比べてアッセンブリコストを低減する。また、ダイレクトはんだ付けは、ＰＣＢアッセンブリのためのボード面積を低減し、表面実装デバイス（ＳＭＤ）ルールの利用を可能とすることによりＰＣＢレイアウトを容易にする。
【００１９】
半導体ダイ１１０の頂部側１１３のボンドパッド１１９を複数のリード１２７に結合するためのボンドワイヤ１３６が示されている。フット１２７（ａ）（１）、パッケージ１３０の底部表面１３０（ａ）、及び裏側金属層１１８が全て互いに実質的に平坦である。本明細書において用いられるように、「実質的に平坦」とは、図１Ａに示すフット１２７（ａ）（１）などのワークピース（例えば、ＰＣＢ）へボンディングのためのリードのボンディング部の低い方の端部、パッケージ１３０の底部表面１３０（ａ）、及び裏側金属層１１８すべての間の最大範囲が+／−０．２５ｍｍ（即ち、最大０．５ｍｍ傾き）の範囲内であることを指す。この開示される「実質的に平坦な」配置は、例えば、はんだ付けプロセスが、ＰＣＢなどのワークピース上の厚みが０．３〜０．５ｍｍであるスクリーン（マスク）上へのはんだペーストを含む場合などに、ダイレクト表面実装を助ける。また、図１Ａに示すように、パッケージ１３０の底部表面１３０（ａ）の全長に沿ったモールディング材料１３２は更に、全体にわたって実質的に平坦（即ち、くぼみのない領域）とし得る。
【００２０】
図１Ｂは、例示の実施例に従って、リードレスパッケージ１８０を含む例示のパッケージングされた半導体デバイス１５０を図示し、半導体ダイ１１０の裏側金属１１８が、ダイレクト表面実装のためパッケージの底部表面１８０（ａ）に沿って露出されている。パッケージ１８０は、ダイパッド１２５とモールディング材料１３２を越えて伸張しない周辺終端リード１８１（周辺リードと呼ぶこともある）として示される複数の露出された部分とを含む。周辺終端リード１８１は、リードレスパッケージ１８０の底部表面１８０（ａ）、及び裏側金属１１８に実質的に平坦である。リードレスパッケージ１８０は、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏ  Ｌｅａｄ）及びＤＦＮ（Ｄｕａｌ  Ｆｌａｔ  Ｎｏ  Ｌｅａｄ）など種々のＦｌａｔ  Ｎｏ  Ｌｅａｄパッケージを含み得る。パッケージングされた半導体デバイス１５０は、ダイレクトはんだ付け性、サーマルの高レベル、低減されたアッセンブリコスト、ＰＣＢアッセンブリのための低減されたボード面積、及び上述のパッケージングされた半導体デバイス１００によって提供される基板レイアウトの同じ容易性を提供する。
【００２１】
図２は、例示の電子的アッセンブリ２００を図示し、少なくとも一つの内部金属（例えば、銅）面２１１と複数の表面パッド２１５とを含む多層ＰＣＢ２１０へのダイレクトはんだ接続を用いて表面実装された、図１Ａに示すパッケージングされた半導体デバイス１００を含む。パッケージングされた半導体デバイス１００の裏側金属層１１８とフット１２７（ａ）（１）を、銅表面パッドなどの、ＰＣＢ２１０上の表面パッド２１５の表面パッドに結合するためのダイレクトはんだ接続２１６が示されている。
【００２２】
別の開示される実施例は、電子的アッセンブリを形成する方法である。説明したパッケージングされた半導体デバイス１００又は１５０など、開示されるパッケージングされた半導体デバイスが、複数の表面パッドを含むＰＣＢなどのワークピースに直接的にはんだ付けされる。裏側金属層及び複数のリードのボンディング部は、ＰＣＢ上の基板パッドに直接的にはんだ付けされる。
【００２３】
半導体ウエハ上に形成される能動回路要素及びそこからの半導体ダイは、トランジスタ、ダイオード、キャパシタ、及びレジスタだけでなく、ＩＣ回路機能を提供するために種々の回路要素を相互接続する信号線及び他の電気的導体を含み得る回路要素を概して含む。本明細書において用いられるように「ＩＣ回路機能を提供する」とは、例えば、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ、無線周波数チップ、メモリ、マイクロコントローラ、及びシステムオンチップ、又はそれらの組み合わせを含み得る、ＩＣからの回路機能を指す。
【００２４】
開示される実施例は、種々の異なるＩＣデバイス及び関連する製品を形成するための種々のアセンブリフローに統合することができる。ＩＣアセンブリは、単一半導体ダイ、又は複数のスタックされた半導体ダイを含むＰｏＰ構成などの複数のダイを含み得る。種々のパッケージ基板が用いられ得る。半導体ダイは、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００２５】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１Ａ】
2014515187.tif 000003
【図１Ｂ】
2014515187.tif 000004
【図２】
2014515187.tif 000005
【国際調査報告】
2014515187.tif 000006
2014515187.tif 000007