(57)【要約】【課題】  ＳＯＩプロセスにおける縮小された接合部面積を有するデバイス構造体、該デバイス構造体の作成方法、及び横型ダイオード（５６）のための設計構造体を提供する。【解決手段】        デバイス構造体は、デバイス領域（１８）内に配置された、アノード（４０、４２）とカソード（２８、３０、４８ａ、４８ｂ、４９ａ、４９ｂ、５０ａ、５０ｂ）との間のｐ−ｎ接合部（５２、５４）に交差する、ＳＴＩ領域のような１つ又は複数の誘電体領域（２０ａ、２０ｂ、２０ｃ）を含む。この誘電体領域は、浅いトレンチ分離技術を用いて形成することができ、ｐ−ｎ接合部から横方向に離間した位置におけるカソード及びアノードの幅の面積に対して、ｐ−ｎ接合部の幅を縮小するように機能する。幅の違い及び誘電体領域の存在が、非対称ダイオード構造を作り出す。誘電体領域が占めるデバイス領域の体積は、カソード及びアノードの体積を確保するように最小にされる。【選択図】      図５
2014508402.tif 000002
【特許請求の範囲】
【請求項１】
半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内にデバイス構造体を作成する方法であって、
前記半導体層内に、第１の導電型及び第１の幅の第１の領域を含むカソードを形成することと、
前記半導体層内に、第２の導電型の第１の領域を含むアノードを形成することと
を含み、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
方法。
【請求項２】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、前記方法は、
前記半導体層内に、前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの誘電体領域を形成することをさらに含み、
前記少なくとも１つの誘電体領域は、前記ｐ−ｎ接合部を、総計で前記第２の幅を定める個々の幅の複数の区域に分割する、
請求項１に記載の方法。
【請求項３】
前記半導体層の前記上面の上に、前記第１及び第２の幅にそれぞれ位置合せされた第１の側端部及び第２の側端部を有する第１のマスク構造体を形成することをさらに含み、
前記少なくとも１つの誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部を有し、前記少なくとも１つの誘電体領域の前記第１の側端部は、前記第１のマスク構造体の前記第１の側端部と第２の側端部との間に配置される、
請求項２に記載の方法。
【請求項４】
前記半導体層内に、前記第２の導電型の前記第１の領域を含む前記アノードを形成することは、
前記半導体層内に第１のドーパントを注入して前記アノードの前記第１の領域を形成することを含み、
前記第１のドーパントの前記注入の間、前記第１のマスク構造体が前記カソードの前記第１の領域を覆い、前記第１のマスク構造体の前記第１の側端部が前記ｐ−ｎ接合部に垂直方向に位置合せされる、
請求項３に記載の方法。
【請求項５】
前記半導体層の前記上面の上に、前記第１のマスク構造体と平行に配向する、前記第１のマスク構造体の前記第１の側端部から離間した第２のマスク構造体を形成することをさらに含む、請求項４に記載の方法。
【請求項６】
前記少なくとも１つの誘電体領域は、前記少なくとも１つの誘電体領域の前記第１の側端部に平行な第２の側端部を有し、前記第２のマスク構造体は前記少なくとも１つの誘電体領域の前記第２の側端部に完全に重なり、その結果、前記少なくとも１つの誘電体領域が前記第１のマスク構造体から前記第２のマスク構造体まで橋を架ける、請求項５に記載の方法。
【請求項７】
前記少なくとも１つの誘電体領域は、前記少なくとも１つの誘電体領域の前記第１の側端部に平行な第２の側端部を有し、前記少なくとも１つの誘電体領域の前記第２の側端部は、前記第１のマスク構造体の前記第１の側端部と前記第２のマスク構造体との横方向の間にあり、その結果、前記第１の領域の一部分が前記少なくとも１つの誘電体領域の前記第２の側端部と前記第２のマスク構造体との間に配置される、請求項５に記載の方法。
【請求項８】
前記半導体層に第２のドーパントを注入して、前記カソードの前記第１の領域と同じ導電型で前記カソードの前記第１の領域より高い導電率を有する前記カソードの第２の領域を形成することをさらに含み、
前記第１のマスク構造体の前記第２の側端部が前記カソードの前記第１の領域と前記カソードの前記第２の領域との間の境界を定める、
請求項３に記載の方法。
【請求項９】
前記第１のマスク構造体が前記少なくとも１つの誘電体領域の前記第１の側端部と部分的に重なり、その結果、前記カソードの前記第２の領域の一部分が前記少なくとも１つの誘電体領域の前記第１の側端部と同一の広がりをもつ、請求項８に記載の方法。
【請求項１０】
前記第１のマスク構造体が前記少なくとも１つの誘電体領域の前記第１の側端部と完全に重なり、その結果、前記カソードの前記第２の領域が前記少なくとも１つの誘電体領域の前記第１の側端部から前記カソードの前記第１の領域によって隔てられる、請求項８に記載の方法。
【請求項１１】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、前記方法は、
前記半導体層内に、前記半導体層の上面から前記埋込み誘電体層まで延びる複数の誘電体領域を形成することをさらに含み、
前記誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を与える複数の区域に分割する、
請求項１に記載の方法。
【請求項１２】
半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に作成されるデバイス構造体であって、
前記半導体層内の、第１の導電型及び第１の幅でドープされた前記半導体層の第１の領域を含むカソードと、
前記半導体層内の、第２の導電型の第１の領域を含むアノードと
を備え、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
デバイス構造体。
【請求項１３】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、前記デバイス構造体は、
前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの第１の誘電体領域を前記半導体層内にさらに備え、
前記少なくとも１つの誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を定める個々の幅の複数の区域に分割する、
請求項１２に記載のデバイス構造体。
【請求項１４】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた側端部を有し、前記デバイス構造体は、
前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの第２の誘電体領域を前記半導体層内にさらに備え、
前記少なくとも１つの第２の誘電体領域は、前記第１の幅及び第２の幅に位置合せされた側端部を有し、前記少なくとも１つの第２の誘電体領域の前記側端部は、前記第１の誘電体領域の前記側端部から、前記アノードの一部分が前記側端部の間に配置されるように離間する、
請求項１３に記載のデバイス構造体。
【請求項１５】
前記カソードは、前記第１の導電型にドープされた前記半導体層の第２の領域を含み、前記カソードの前記第２の領域は、前記カソードの前記第１の領域によって前記アノードから隔てられる、請求項１３に記載のデバイス構造体。
【請求項１６】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部、並びに、前記第１の側端部に平行な第２の側端部を有し、前記カソードの前記第２の領域は、前記少なくとも１つの誘電体領域の前記第１の側端部と同一の広がりをもつ、請求項１５に記載のデバイス構造体。
【請求項１７】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部、並びに、前記第１の側端部に平行な第２の側端部を有し、前記カソードの前記第２の領域は、前記少なくとも１つの誘電体領域の前記第１の側端部から前記カソードの前記第１の領域によって隔てられる、請求項１５に記載のデバイス構造体、
【請求項１８】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、前記デバイス構造体は、
前記半導体層の上面から前記埋込み誘電体層まで延びる複数の誘電体領域を前記半導体層内にさらに備え、
前記誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を与える複数の区域に分割する、
請求項１２に記載のデバイス構造体。
【請求項１９】
前記アノード及びカソードが横型ダイオードを構成する、請求項１２に記載のデバイス構造体。
【請求項２０】
前記カソードは、前記第１の導電型にドープされた前記半導体層の第２の領域を含み、前記カソードの前記第２の領域は、前記カソードの前記第１の領域によって前記アノードから隔てられる、請求項１２に記載のデバイス構造体。
【請求項２１】
前記カソードの前記第１の導電型はｎ型であり、前記アノードの前記第２の導電型はｐ型である、請求項１２に記載のデバイス構造体。
【請求項２２】
機械可読データ記憶媒体上にエンコードされたハードウェア記述言語（ＨＤＬ）設計構造体であって、前記ＨＤＬ設計構造体は、コンピュータ支援設計システムにおいて処理されたとき、半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に形成されるデバイス構造体の機械実行可能表現を生成する要素を含み、前記ＨＤＬ設計構造体は、
前記半導体層内の、第１の導電型及び第１の幅でドープされた前記半導体層の第１の領域を含むカソードと、
前記半導体層内の、第２の導電型の第１の領域を含むアノードと
を備え、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
ＨＤＬ設計構造体。
【請求項２３】
前記設計構造体はネットリストを含む、請求項２２に記載のＨＤＬ設計構造体。
【請求項２４】
前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式で記憶媒体上に存在する、請求項２２に記載のＨＤＬ設計構造体。
【請求項２５】
前記設計構造体は、プログラム可能ゲート・アレイ内に存在する、請求項２２に記載のＨＤＬ設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスの製造に関し、より具体的には、シリコン・オン・インシュレータ（ＳＯＩ）基板の活性層内に形成されるデバイス構造体、ＳＯＩデバイス構造体を製造する方法、及びＳＯＩデバイス構造体を含む集積回路の設計構造体に関する。
【背景技術】
【０００２】
コンピュータ処理能力に対する要求が増大する状況で競争力を維持するためには、半導体デバイスは、より高い周波数信号をより低い電力消費で処理する能力を常に提供しなければならない。これらの性能を高めるために、設計者はデバイス寸法を縮小し、利用できる半導体製造技術の最小構造部のサイズの限界を押し進めてきた。標準的ＣＭＯＳを用いて可能なデバイス・サイズよりもさらに小さい範囲までデバイス・サイズを引き続き縮小していくことを可能にするために、シリコン・オン・インシュレータ（ＳＯＩ）技術が開発された。一般に、ＳＯＩウェハは、薄いＳＯＩ半導体材料（例えば、シリコン）の最上層と、バルク基板（例えば、バルク・シリコン基板、又はバルク・シリコン基板上のシリコン・エピ層）と、ＳＯＩ層をバルク基板から物理的に隔てて電気的に分離する薄い埋込絶縁体層、例えば、埋込み酸化物又はＢＯＸ層と、を含む。ＳＯＩによってもたらされる改良された分離及びより薄い活性半導体領域は、より小さい寸法のデバイスの形成を可能にし、結果として、より高速のスイッチング、及び同等の性能で電力消費がより低いことを含む、標準的なバルク半導体ＣＭＯＳトランジスタを確実な性能向上をもたらす。
【０００３】
半導体チップは、集積回路内に潜在的に大きな損傷電流を引き起こす静電放電（ＥＳＤ）事象にたびたび曝される。半導体デバイスが縮小するにつれて、半導体デバイスはＥＳＤ事象による損傷をより受け易くなる。ＥＳＤ損傷を防ぐために、集積回路の製造者は入力及び出力ピン上に抑制デバイスを含めることによってＥＳＤを抑制するように予防措置を講じなければならない。有効なＥＳＤ抑制デバイスは、損傷を被ることなく高感度デバイスから大きなＥＳＤ電流を安全に遠ざけるように伝導することが可能でなければならず、そして、保護された回路の性能を損なうことを避けるために、入力又は出力ピンの容量性負荷を著しく追加することもまた避けなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
故障電流、接合容量、及びオン抵抗などのデバイス・メトリクスを最適化する設計を有する改良型デバイス構造体、並びに、これらの改良型デバイス構造体を作成する方法、及びこの改良型デバイス構造体を含みＳＯＩ基板を用いて製造される集積回路のための設計構造体が必要とされている。
【課題を解決するための手段】
【０００５】
本発明の一実施形態において、半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内のデバイス構造体を作成する方法が提供される。この方法は、半導体層内に第１の導電型及び第１の幅の第１の領域を含むカソードを形成すること、及び、半導体層内に第２の導電型の第１の領域を含むアノードを形成することを含む。アノードは、アノードの第１の領域がｐ−ｎ接合部に沿ってカソードの第１の領域と同一の広がりをもつように、カソードに対して配置される。ｐ−ｎ接合部は、第１の幅に平行な方向に計測される第２の幅を有する。ｐ−ｎ接合部の第２の幅は、ｐ−ｎ接合部から横方向に離間した位置で計測される第１の領域の第１の幅よりも小さい。
【０００６】
本発明の一実施形態において、半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に作成されるデバイス構造体が提供される。このデバイス構造体は、第１の導電型及び第１の幅でドープされた半導体層の第１の領域を含むカソードを半導体層内に含む。デバイス構造体は、第２の導電体型の第１の領域を含むアノードを半導体層内にさらに含む。アノードは、アノードの第１の領域がｐ−ｎ接合部に沿ってカソードの第１の領域と同一の広がりをもつように、カソードに対して配置される。ｐ−ｎ接合部は、第１の幅に平行な方向に計測される第２の幅を有する。ｐ−ｎ接合部の第２の幅は、ｐ−ｎ接合部から横方向に離間した位置で計測される第１の領域の第１の幅よりも小さい。
【０００７】
別に実施形態において、ハードウェア記述言語（ＨＤＬ）設計構造体が機械可読データ記憶媒体上にエンコードされる。このＨＤＬ設計構造体は、コンピュータ支援設計システム内で処理されたとき、半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に作成されるデバイス構造体の機械実行可能表現を生成する要素を含む。このＨＤＬ設計構造体は、第１の導電型及び第１の幅でドープされた半導体層の第１の領域を含むカソードを半導体層内に含む。ＨＤＬ設計構造体は、第２の導電体型の第１の領域を含むアノードを半導体層内にさらに含む。アノードは、アノードの第１の領域がｐ−ｎ接合部に沿ってカソードの第１の領域と同一の広がりをもつように、カソードに対して配置される。ｐ−ｎ接合部は、第１の幅に平行な方向に計測される第２の幅を有する。ｐ−ｎ接合部の第２の幅は、ｐ−ｎ接合部から横方向に離間した位置で計測される第１の領域の第１の幅よりも小さい。ＨＤＬ設計構造体は、ネットリストを含むことができる。ＨＤＬ設計構造体はまた、集積回路のレイアウト・データの交換のために用いられるデータ形式で記憶媒体上に存在することもできる。ＨＤＬ設計構造体は、プログラム可能ゲート・アレイ内に存在することができる。
【０００８】
添付の図面は、本明細書に組み込まれてその一部分を構成するものであり、本発明の種々の実施形態を例証し、上記の本発明の一般的説明及び以下に与えられる実施形態の詳細な説明と共に、本発明の実施形態を説明する役に立つ。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による加工処理法の初期製造段階における基板の一部分の図式的な平面図である。
【図１Ａ】図１の線１Ａ−１Ａに概ね沿った断面図である。
【図２】加工処理法の次の製造段階における、図１と同様の平面図である。
【図２Ａ】加工処理法の次の製造段階における、図１Ａと同様の断面図である。
【図２Ｂ】図２の線２Ｂ−２Ｂに概ね沿って描かれた断面図である。
【図３Ａ】加工処理法の次の製造段階における、図２Ａと同様の断面図である。
【図３Ｂ】加工処理法の次の製造段階における、図２Ｂと同様の断面図である。
【図４Ａ】加工処理法の次の製造段階における、図３Ａと同様の断面図である。
【図４Ｂ】加工処理法の次の製造段階における、図３Ｂと同様の断面図である。
【図５】加工処理法の図４Ａ、４Ｂの後の製造段階における基板部分の図式的な平面図である。
【図５Ａ】図５の線５Ａ−５Ａに概ね沿った断面図である。
【図５Ｂ】図５の線５Ｂ−５Ｂに概ね沿った断面図である。
【図５Ｃ】図５の線５Ｃ−５Ｃに概ね沿った断面図である。
【図５Ｄ】図５の線５Ｄ−５Ｄに概ね沿った断面図である。
【図６】本発明の代替的実施形態による基板の一部分の図式的な平面図である。
【図６Ａ】図６の線６Ａ−６Ａに概ね沿った断面図である。
【図７】本発明の代替的実施形態による基板の一部分の図式的な平面図である。
【図７Ａ】図７の線７Ａ−７Ａに概ね沿った断面図である。
【図７Ｂ】図７の線７Ｂ−７Ｂに概ね沿った断面図である。
【図８】本発明の代替的実施形態による基板の一部分の図式的な平面図である。
【図８Ａ】図８の線８Ａ−８Ａに概ね沿った断面図である。
【図８Ｂ】図８の線８Ｂ−８Ｂに概ね沿った断面図である。
【図９】半導体設計、製造、及び／又は試験に用いられる設計プロセスの流れ図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、一般に、電界効果トランジスタのための標準ＣＭＯＳ製造ステップを用いて半導体オン・インシュレータ（ＳＯＩ）ウェハ上に形成される横型ダイオード構造体を提供する。代表的な形態は浅いトレンチ分離（ＳＴＩ）領域である絶縁領域を用いて、ダイオードを横方向に分離し、活性半導体層の部分をダイオードｐ−ｎ接合部の意図した位置に沿って変位する。この絶縁領域は、ダイオードｐ−ｎ接合部の形状及び面積を変更し、ダイオードｐ−ｎ接合部、アノード及びカソードのそれぞれの面積を互いに独立に調整することを可能にする。ゲート・スタックは、ポリシリコン層を含むことができ、アノード／カソード注入のための自己整合マスクとして機能することができ、ｐ−ｎ接合部上にシリサイド形成を妨げて、デバイスのアノード領域とカソード領域との間の短絡を防ぐように機能することができる。代替的に、誘電体を用いて自己整合マスクを形成し、ｐ−ｎ接合部を横切るシリサイド形成を妨げることができる。シリサイド化プロセスを用いて、カソード及びアノード上にコンタクトが形成される。このダイオードは、前工程（ＦＥＯＬ）及び後工程（ＢＥＯＬ）相互接続層を用いて、ＥＳＤ保護を必要とする入力／出力（Ｉ／Ｏ）パッド及びチップ上の保護された集積回路に電気的に結合することができる。
【００１１】
図１及び図１Ａを参照すると、半導体オン・インシュレータ（ＳＯＩ）基板１０は、ハンドル・ウェハ１２、デバイス又はＳＯＩ層１４、及び絶縁材料で形成された埋込み誘電体層１６を含む。埋込み誘電体層１６は、二酸化シリコン（例えば、ＳｉＯ２）を含む埋込み酸化物層とすることができる。ＳＯＩ層１４は、介在する埋込み誘電体層１６によってハンドル・ウェハ１２から隔てられる。ＳＯＩ層１４は、単結晶半導体材料、例えば、単結晶シリコン又は主としてシリコンを含む別の材料で構成される。ＳＯＩ層１４の単結晶半導体材料は限定的な濃度の欠陥を含むことができ、それでもなお単結晶とみなすことができる。ハンドル・ウェハ１２もまた、単結晶（ｓｉｎｇｌｅ  ｃｒｙｓｔａｌ）又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）半導体材料、例えばシリコン又は別の種類の材料で構成することができる。埋込み誘電体層１６は、ハンドル・ウェハ１２をＳＯＩ層１４から電気的に絶縁し、ＳＯＩ層１４はハンドル・ウェハよりかなり薄く、平坦な界面に沿って埋込み誘電体層１６の上面１５に直接接触する。ＳＯＩ基板１０は、当業者には周知の任意の適切な従来の技術、例えば、ウェハ接合技術又は酸素注入による分離（ＳＩＭＯＸ）技術を用いて作成することができる。
【００１２】
ＳＯＩ層１４は、ＳＯＩ層１４の上面１３から埋込み誘電体層１６の上面１５まで計測される厚さを有する。種々の具体的な実施形態において、ＳＯＩ層１４の厚さは約２０ナノメートル（ｎｍ）から約２００ｎｍまでの範囲にすることができる。極薄半導体オン・インシュレータ（ＥＴＳＯＩ）技術では、ＳＯＩ層１４は２０ｎｍ又はそれ以下の代表的な厚さを有することができ、埋込み誘電体層１６は５０ｎｍ又はそれ以下の代表的な厚さを有することができる。
【００１３】
横方向分離構造体１７、及び１つ又は複数の誘電体領域２０ａ、２０ｂ、２０ｃが、従来のプロセスによりＳＯＩ層１４内に定められる。一実施形態において、横方向分離構造体１７及誘電体領域２０ａ、２０ｂ、２０ｃは、従来のリソグラフィ及びエッチング・プロセスに依拠する浅いトレンチ分離（ＳＴＩ）プロセスによって形成される。ＳＴＩプロセスは、ＳＯＩ層１４の上面１３の上にパターン付けされたハードマスク（図示せず）を形成することと、それに続く、反応性イオン・エッチング（ＲＩＥ）でＳＯＩ層１４を貫通して埋込み誘電体層１６の深さまでエッチングすることによるトレンチ及びビアの形成とを含むことができる。次に、エッチング・プロセスを用いてハードマスクをＳＯＩ層１４から除去することができる。トレンチ及びビアは、誘電体材料のブランケット層の割当部分で充填される。横方向分離構造体１７及び誘電体領域２０ａ、２０ｂ、２０ｃを構成する誘電体材料は、酸化物、例えば、熱化学気相堆積（ＣＶＤ）によって堆積させた高密度化テトラエチルオルトシリケート（ＴＥＯＳ）又はプラズマ支援によって堆積させた高密度プラズマ（ＨＤＰ）酸化物とすることができる。化学機械研磨（ＣＭＰ）などの研磨プロセスを用いて、余分な誘電体材料が上面１３から除去される。平坦化後、トレンチ内部に配置された残留誘電体材料が横方向分離構造体１７を定め、ビア内部に配置された残留誘電体材料が誘電体領域２０ａ、２０ｂ、２０ｃを定める。
【００１４】
横方向分離構造体１７及誘電体領域２０ａ、２０ｂ、２０ｃは、ＳＯＩ層１４の上面１３から埋込み誘電体層１６の上面１５まで延びる。横方向分離構造体１７はＳＯＩ層１４のデバイス領域１８（図１）の輪郭を画定して境界を定め、デバイス領域１８は、付加的な分離構造体（図示せず）によってＳＯＩ層１４内に定められた隣接するデバイス領域（図示せず）から電気的に分離される。誘電体領域２０ａ、２０ｂ、２０ｃの各々は、側端部５８、６０を有する。
【００１５】
ＳＯＩ層１４のデバイス領域１８は、基本ドーピング・レベルを有するように準備される。ドーピング・プロセスは、ＳＯＩ層１４上にパターン付けイオン注入マスクを形成すること、及び、単方向矢印２２で示すようにイオンをデバイス領域１８に注入することを含むことができる。イオン注入マスクは、注入の間にデバイス領域１８へのドーパント導入を制御する。イオン注入マスクは、所望のドーパントのイオン２２の注入を可能にするようにデバイス領域１８に位置合せされるウィンドウを有する、レジスト層とすることができる。ウィンドウは、フォトリソグフィック・パターン付け及びエッチング・プロセスを用いて遮蔽酸化物層内に形成することができる。
【００１６】
イオン２２は、複数の注入条件を含むことができる選択された注入条件（例えば、運動エネルギー及び線量）を用いてデバイス領域１８全体に注入される。デバイス領域１８は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドーパント若しくは他の適切なｎ型ドーパントのイオン２２を注入することによってｎ型基本ドーピングを有するように準備することができ、又は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などのドーパント若しくは他のいずれかの適切なｐ型ドーパントのイオン２２を注入することによってｐ型基本ドーピングを有するように準備することができる。イオン注入が完了した後、マスク層が除去される。代表的な実施形態において、基本ドーピングは、デバイス領域１８がｎ型半導体材料を含むように選択することができる。デバイス領域１８内にドーパントを導入することは、導電率を高めることにより構成成分である半導体材料の電気的性質を変化させる。
【００１７】
代表的な実施形態において、デバイス領域１８の基本ドーピングは、横方向分離構造体１７及誘電体領域２０ａ、２０ｂ、２０ｃの形成後に実行される。しかし、代替的実施形態において、横方向分離構造体１７及誘電体領域２０ａ、２０ｂ、２０ｃは、デバイス領域１８が基本ドーピング・プロセスを受けた後で形成することができる。デバイス領域１８の基本ドーピングは、ＳＯＩ基板１０上のどこか他の場所での電界効果トランジスタのＣＭＯＳ又はＢｉＣＭＯＳ加工処理の間に行われるチャネル・ドーピング操作によって導入することができる。ｎ型デバイス領域１８を得るためには、ＰＦＥＴチャネルのイオン注入の間、デバイス領域１８を無マスク状態にすればよい。同様に、デバイス領域１８は、ＮＦＥＴゲート・チャネルの形成中に無マスク状態にすれば、ｐ型ドーパントでドープすることができる。
【００１８】
同様の参照数字が図１、図１Ａと同様の構造部を示す、次の製造段階にある図２、図２Ａ、図２Ｂを参照すると、マスク構造体２４、２６がＳＯＩ層１４のデバイス領域１８のそれぞれの部分を覆うように形成される。マスク構造体２４、２６の代表的な形は、第１の横方向において平行に位置合わせされ、第１の横方向に直交する第２の横方向において離間配置されたストリップである。離間配置において、マスク構造体２４はギャップＧによってマスク構造体２６から隔てられている。マスク構造体２４、２６は、誘電体領域２０ａ、２０ｂ、２０ｃ及び直下にあるデバイス領域１８のストリップに部分的に重なる。
【００１９】
一実施形態において、マスク構造体２４は、ＣＭＯＳゲート構造体の作成中にＣＭＯＳ又はＢｉＣＭＯＳ加工処理ステップによって形成することができる。具体的には、マスク構造体２４は、例えば側壁スペーサを有する多結晶シリコン（ポリシリコン）などのＣＭＯＳゲート・スタックの一部分から形成することができる。マスク構造体２６は、ＣＭＯＳゲート構造体と同時に定めることができ、この場合、ポリシリコンは、例えば低圧化学気相堆積（ＬＰＣＶＤ）又は物理気相堆積（ＰＶＤ）を用いて堆積され、フォトリソグラフィ及びエッチング（例えば、ＲＩＥ）を用いてパターン付けされる。随意に絶縁スペーサ（図示せず）をポリシリコン・ストリップの側壁上に形成することができる。
【００２０】
本発明の代替的な一実施形態において、マスク構造体２４は、ＳｉＯ２又は窒化シリコン（Ｓｉ３Ｎ４）のような誘電体材料から構成することができる。例えば、マスク構造体２４を構成する誘電体材料は、厚い酸化物を堆積させてパターン付けする加工処理ステップのような、既存のＣＭＯＳ又はＢｉＣＭＯＳ加工処理ステップを用いて形成することができる。代替的に、マスク構造体２４を構成する誘電体材料は、ＣＭＯＳ又はＢｉＣＭＯＳ加工処理とは独立した誘電体材料の堆積及びパターン付けに由来するものとすることができる。
【００２１】
同様の参照数字が図２Ａ−図２Ｂと同様の構造部を示す、次の製造段階にある図３Ａ、図３Ｂを参照すると、基本ドーピングと同じ導電型のドープ領域２８、３０がＳＯＩ層１４のデバイス領域１８内に形成される。イオン注入マスク３２が塗布され、デバイス領域１８の対向する横方向の端部のところにストリップを露出させるウィンドウ３４を有するようにパターン付けされる。イオン注入マスク３２は、マスク構造体２４、２６の間のギャップＧを覆うようにマスク構造体２４、２６に重なる。イオン注入マスク３２は、従来の方法で塗布されてフォトリソグラフィによってパターン付けされるレジスト層で形成することができる。イオンは、単方向矢印３６で示すようにＳＯＩ層１４内に注入され、ドープ領域２８、３０を形成する。イオン注入マスク３２の厚さ及び阻止能は、ウィンドウ３４の外側で必要なイオン３６の阻止をもたらすように選択される。
【００２２】
マスク構造体２４、２６は、注入の間、ドープ領域２８、３０の内側端部２９、３１に自己整合し、ドープ領域２８、３０の境界の画定を支援する。ドープ領域２８、３０は、横方向分離構造体１７との境界におけるデバイス領域１８の外周によって定められる外側端部を含む。ドープ領域２８、３０は、埋込み誘電体層１６とＳＯＩ層１４との平坦界面の深さまで延びる。イオン３６が注入された後、イオン注入マスク３２は、例えば、酸素プラズマアッシング又は溶媒ストリッピングによってＳＯＩ層１４の上から除去される。
【００２３】
イオン３６のドーパント種は、デバイス領域１８の基本ドーピングと同じ導電型であるが、より高いドーパント濃度でドープ領域２８、３０をドープするように選択される。多重注入を用いてドープ領域２８、３０を形成することができ、その後、最終的に急速熱アニールなどのアニールを行って、注入された不純物種を電気的に活性化し、注入損傷を緩和することができる。ドープ領域２８、３０を形成するためのデバイス領域１８へのドーパントの導入は、構成成分である半導体材料の電気的性質を変化させ、高濃度ドーピングにより、構成成分である半導体材料の導電率の大きさを基本ドーピングと比較して少なくとも一桁高める（例えば、抵抗率を小さくする）。
【００２４】
同様の参照数字が図３Ａ、図３Ｂと同様の構造部を示す、次の製造段階にある図４Ａ、図４Ｂを参照すると、ドープ領域４０、４２がＳＯＩ層１４のデバイス領域１８内の中央に形成される。マスク構造体２４、２６と重なるマスク４４が塗布され、マスク構造体２４、２６の間のギャップＧを露出させるウィンドウ４５を有するようにパターン付けされる。イオン注入マスク４４は、従来の方法で塗布されてフォトリソグラフィによってパターン付けされるレジスト層で形成することができる。イオンは、単方向矢印４６で示すようにＳＯＩ層１４内に注入され、ドープ領域４０、４２を形成する。イオン注入マスク４４の厚さ及び阻止能は、イオン４６を止めることによりイオン４６がウィンドウ４５の外側のＳＯＩ層１４に達するのを防ぐように選択される。
【００２５】
ドープ領域４０、４２は、ＳＯＩ層１４の上面１３から、埋込み誘電体層１６の上面１５とＳＯＩ層１４との平坦界面までの深さに延びることができる。ドープ領域４０、４２はデバイス領域１８内の、ドープ領域２８、３０及びデバイス領域１８の基本ドーピングと比較して反対の導電型を有するようにドーピングされた、ＳＯＩ層１４の半導体材料で構成される。イオン４６のドーパント種は、ドープ領域４０、４２が適切な導電型を有するようにドープするよう選択される。多重注入を用いてドープ領域４０、４２を形成することができ、その後、最終的に熱アニール又は急速熱アニールなどの活性化ステップを行うことができる。ドープ領域４０、４２を形成するためのデバイス領域１８へのドーパントの導入は、構成成分である半導体材料の電気的性質を変化させ、ドープ領域４０、４２の導電型を基本ドーピングと比較して変更し、高濃度ドーピングにより、構成成分である半導体材料の導電率の大きさを基本ドーピングと比較して少なくとも一桁高める（例えば、抵抗率を小さくする）。
【００２６】
代表的な実施形態において、ドープ領域４０、４２は高濃度ドープｐ型（ｐ＋）半導体材料を含むことができ、ドープ領域２８、３０は高濃度ドープｎ型（ｎ＋）半導体材料を含むことができる。具体的には、ドープ領域４０、４２は、Ｂ、Ａｌ又はＧａなどのｐ型ドーパントのイオン４６を注入することによって形成することができ、ドープ領域２８、３０は、Ｐ、Ａｓ又はＳｂなどのｎ型ドーパントのイオン３６を注入することによって形成することができる。
【００２７】
ドープ領域２８、３０、４０、４２を形成するためにデバイス領域１８に注入されるイオン３６、４６は、ＮＦＥＴ又はＰＦＥＴソース／ドレイン注入に由来するものとすることができる。例えば、ドープ領域４０、４２は、ｐ型種のＰＦＥＴソース／ドレイン注入の間に形成することができ、ドープ領域２８、３０は、ｎ型種のＮＦＥＴソース／ドレイン注入の間に形成することができる。
【００２８】
同様の参照数字が図４Ａ、図４Ｂと同様の構造部を示す、次の製造段階にある図５、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄを参照すると、イオン４６の注入が完了した後、イオン注入マスク４４は、例えば酸素プラズマアッシング又は溶媒ストリッピングによってＳＯＩ層１４の上から除去される。
【００２９】
ドープ領域４８ａ、４９ａ、５０ａ及びドープ領域４８ｂ、４９ｂ、５０ｂは、ドープ領域２８、３０を形成するイオン３６の注入の間及びドープ領域４０、４２を形成するイオン４６の注入の間マスクされており、デバイス領域１８の基本ドーピングを保持し、かつドープ領域４０、４２と比較して逆ドープされている。デバイス領域１８の基本ドーピングが低濃度ドープｎ型であるので、ドープ領域４８ａ、ｂ、４９ａ、ｂ、５０ａ、ｂは低濃度ドープｎ型である。ドープ領域４８ａ、４９ａ、５０ａ及びドープ領域４８ｂ、４９ｂ、５０ｂは、ドープ領域２８、３０と同じ導電型を有する。ドープ領域４９ａは、幅Ｗ１、Ｗ２、Ｗ３に直交する横方向において、横方向でドープ領域４８ａ、５０ａとドープ領域２８との間に配置される。ドープ領域４９ｂは、幅Ｗ１、Ｗ２、Ｗ３に直交する横方向において、横方向でドープ領域４８ｂ、５０ｂとドープ領域３０との間に配置される。
【００３０】
ドープ領域４０、４２と、逆の導電型のドープ領域４８ａ、５０ａとの間の２次元界面に沿って、ｐ−ｎ接合部５２が定められる。イオン４６の注入の間、マスク構造体２４の側端部６７が、ドープ領域４８ａに対するドープ領域４０の内側端部及びドープ領域５０ａに対するドープ領域４２の内側端部に対して垂直に自己整合して、ｐ−ｎ接合部５２を定める。ドープ領域４０、４２と、逆の導電型のドープ領域４８ｂ、５０ｂとの間の２次元界面に沿って、ｐ−ｎ接合部５４が定められる。イオン４６の注入の間、マスク構造体２６の側端部６８が、ドープ領域４８ｂに対するドープ領域４０の内側端部及びドープ領域５０ｂに対するドープ領域４２の内側端部に対して垂直に自己整合して、ｐ−ｎ接合部５４を定める。ドープ領域４０、４２は、誘電体領域２０ａ、２０ｂ、２０ｃの端部との交差部によって定められる他の内側端部を含む。
【００３１】
ｐ−ｎ接合部５２、５４は、それぞれ、アクセプタの濃度とドナーの濃度とがその両側で等しい平面を表す。ｐ−ｎ接合部５２、５４の横方向の分離は、マスク構造体２４、２６の間のギャップＧの寸法によって決定される。
【００３２】
ＳＯＩ層１４のデバイス領域１８の半導体材料のドープ領域２８、３０、４０、４２、４８ａ、ｂ、４９ａ、ｂ、５０ａ、ｂは協同して、ｐ−ｎ接合部５２、５４を有する横型ダイオード５６を形成する。代表的な実施形態において、ドープ領域４０、４２はｐ＋型にドープされて横型ダイオード５６のアノードを形成し、ドープ領域２８、３０はｎ＋型にドープされ、ドープ領域４８ａ、ｂ、４９ａ、ｂ、５０ａ、ｂはｎ−型にドープされてひとまとめに横型ダイオード５６のカソードを形成する。代替的にドープ領域４０、４２をｎ＋型にドープすることができ、ドープ領域２８、３０をｐ＋型にドープすることができ、ドープ領域４８ａ、ｂ、４９ａ、ｂ、５０ａ、ｂをｐ−型にドープすることができる。
【００３３】
局部相互接続レベル又はコンタクト（ＣＡ）レベルを形成して、横型ダイオード５６のアノード及びカソードとの局部接触及び相互接続を設けることができる。ＣＡレベルは、誘電体層、該誘電体層を貫通してドープ領域２８、３０に至る一組のコンタクト・プラグ、及び該誘電体層を貫通してドープ領域４０、４２に至る別の一組のコンタクト・プラグを含む。ドープ領域２８、３０、４０、４２の上面にシリサイドを形成してオーム性接触面を設け、アノード及びカソードのシート抵抗を低下させることができる。コンタクト・プラグは、より高位のメタライゼーション・レベル内に形成されたワイヤ間の電気的接続を設けることにより、横型ダイオード５６のアノード及びカソードを集積回路の他の部分に電気的に結合することを可能にする。
【００３４】
横型ダイオード５６の形成後に標準的な後工程（ＢＥＯＬ）加工処理が行われ、ＢＥＯＬ相互接続構造体が形成される。ＢＥＯＬ相互接続構造体の各レベルは、誘電体層が堆積され、誘電体層内にビア及びトレンチがエッチング形成され、ビア及びトレンチが１回のブランケット堆積によって充填され、次いで平坦化が行われるデュアルダマシン・プロセスなどの、ダマシン・プロセスによって形成することができる。ダマシン・プロセスを繰返して複数の配線レベルを積み重ね、導電性相互接続の多重レベル高密度フレームワークが形成される。ダマシン・プロセス及びダマシン・プロセスに用いられる材料は、当業者には熟知されている。
【００３５】
誘電体領域２０ａ、２０ｂ、２０ｃは、ドープ領域４０、４２を含む活性領域のストリップにわたって、低濃度ドープ領域４８ａ、ｂから低濃度ドープ領域５０ａ、ｂまで延びている。誘電体領域２０ａ、２０ｂ、２０ｃは、隣接する低濃度ドープ領域４８ａ、ｂ、５０ａ、ｂに短い距離だけ侵入し、その結果、ｐ−ｎ接合部５２、５４の物理的及び電気的連続性は、誘電体領域２０ａ、２０ｂ、２０ｃの各々の場所で中断される。
【００３６】
誘電体領域２０ａ、２０ｂ、２０ｃの隣接する対は、構造部ピッチによって決定される間隔Ｓだけ隔てられている。誘電体領域２０ａ、２０ｂ、２０ｃの数及び構造部ピッチは、誘電体領域２０ａ、２０ｂ、２０ｃがＳＯＩ層１４内に形成されるときに選択される設計パラメータであり、所与の接合容量及び熱放散に対して電流拡散を最適にするように選択することができる。誘電体領域２０ａ、２０ｂ、２０ｃの各々は幅Ｗ１を有し、代表的な実施形態において、誘電体領域２０ａ、２０ｂ、２０ｃは等しい幅Ｗ１を有するものと仮定される。代替的に、異なる誘電体領域２０ａ、２０ｂ、２０ｃの間で個々の幅Ｗ１が異なっていてもよい。
【００３７】
ｐ−ｎ接合部５２、５４は、ドープ領域４０、４２とドープ領域４８ａ、ｂ、５０ａ、ｂとの、ｎ型半導体材料とｐ型半導体材料との間の直接接触範囲にわたってのみ存在する。ｐ−ｎ接合部５２、５４の各々は、誘電体領域２０ａ、２０ｂ、２０ｃによって複数の区域に分解又は分割され、各々の個別の区域はドープ領域４８ａ、ｂ、５０ａ、ｂの幅Ｗ２に等しい幅を有する。ドープ領域４８ａ、ｂ、５０ａ、ｂの幅Ｗ２は、有効接合部幅の決定における制限因子である。ｐ−ｎ接合部５２、５４の各々が複数の区域を有するので、デバイス構造体に対するｐ−ｎ接合部５２、５４の各々の有効幅は、総計で各々の構成区域の幅Ｗ２の和に数値的に等しい。図５Ｃで最も良く示されているように、ｐ−ｎ接合部５２の幅は、接合部区域５２ａ、５２ｂの幅Ｗ２の和で与えられる。接合部５４は同様の接合部区域（図示せず）を有し、これらを合計して接合部幅を決定する。
【００３８】
ｐ−ｎ接合部５２、５４の各々は高さＨ１を有し、これは代表的な実施形態において、ＳＯＩ層１４の上面１３から埋込み誘電体層１６の上面１５まで計測される。その結果、ｐ−ｎ接合部５２、５４の各々は、アクセプタの数とドナーの数がその両側で等しい総面積を有し、その総面積は、幅Ｗ２と高さＨ１との積を全接合部区域にわたって合計した和に数値的に等しい。例えば、ｐ−ｎ接合部５２の総面積は、接合部区域５２ａ、５２ｂの個々の面積の和で与えられる。
【００３９】
誘電体領域２０ａ、２０ｂ、２０ｃによって区分化されたドープ領域４０、４２もまた、接合部区域の幅Ｗ２を有する個々の区域によって特徴付けられる。代表的な実施形態において、誘電体領域２０ａ、２０ｂ、２０ｃは、カソードのドープ領域２８、３０の中に横方向に突き出でることはなく又はそれ以外でも侵入しない。さらに、誘電体領域２０ａ、２０ｂ、２０ｃは、カソードのドープ領域４９ａ、ｂの中に横方向に突き出ることはなく又はそれ以外でも侵入しない。従って、各々のドープ領域４９ａ及び４９ｂは連続的であり、接合部区域の幅Ｗ２の和より大きい幅Ｗ３を有する。横型ダイオード５６は、アノード及びカソードに関して非対称的なヘッド−ネック−ボディ構造を示す。各々のドープ領域２８、３０もまた連続的であり、幅Ｗ３で特徴付けられる
【００４０】
マスク構造体２４は、各々が幅Ｗ１、Ｗ２、Ｗ３に位置合せされ、互いに離間した位置関係で配置される側端部６６、６７を有する。側端部６６、６７の間の間隔は、幅Ｗ１、Ｗ２、Ｗ３に対して直交する方向におけるマスク構造体２４の寸法で与えられる。マスク構造体２４の側端部６７は、ＳＯＩ層１４内に形成されるｐ−ｎ接合部５２に垂直方向で位置合せされる。
【００４１】
同様に、マスク構造体２６は、各々が幅Ｗ１、Ｗ２、Ｗ３に位置合せされ、互いに離間した位置関係に配置される側端部６８、６９を有する。側端部６８、６９の間の間隔は、幅Ｗ１、Ｗ２、Ｗ３に対して直交する方向におけるマスク構造体２６の寸法で与えられる。マスク構造体２６の側端部６８は、ＳＯＩ層１４内に形成されるｐ−ｎ接合部５４に垂直方向で位置合せされる。
【００４２】
各々の誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８、６０は、幅Ｗ１、Ｗ２、Ｗ３に位置合せされており、幅Ｗ１、Ｗ２、Ｗ３に対して直交する方向における各々の誘電体領域２０ａ、２０ｂ、２０ｃの寸法で隔てられる。マスク構造体２４は、各々の誘電体領域２０ａ、２０ｂ、２０ｃのそれぞれの側端部５８に、側端部５８がマスク構造体２４の側端部６６、６７の間に位置するように重なる。マスク構造体２６は、各々の誘電体領域２０ａ、２０ｂ、２０ｃのそれぞれの側端部６０に、側端部６０がマスク構造体２６の側端部６８、６９の間に位置するように重なる。この空間的配置の結果、誘電体領域２０ａ、２０ｂ、２０ｃは、マスク構造体２４からマスク構造体２６まで橋を架ける又は橋渡しをする。カソードのドープ領域２８は、各々の誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８から、少なくともカソードのドープ領域４９ａだけ隔てられている。カソードのドープ領域３０は、各々の誘電体領域２０ａ、２０ｂ、２０ｃの側端部６０から、少なくともカソードのドープ領域４９ｂだけ隔てられている。幅Ｗ３は、誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８とドープ領域２８との間の位置における（又は線に沿った）ドープ領域４９ａにわたり求められ又は計測され、誘電体領域２０ａ、２０ｂ、２０ｃの側端部６０とドープ領域３０との間の位置における（又は線に沿った）ドープ領域４９ｂにわたり求められ又は計測される。幅Ｗ３の数値を求めるためのこの位置は、ｐ−ｎ接合部５２、５４から横方向に離間する。代替的に、幅Ｗ３は、ドープ領域２８、３０内で、ｐ−ｎ接合部５２、５４から横方向に離間した位置において求めることができる。
【００４３】
誘電体領域２０ａ、２０ｂ、２０ｃの侵入位置において、ドープ領域４０、４２及びドープ領域４８ａ、ｂ、５０ａ、ｂのｎ型半導体材料とｐ型半導体材料とは接触しない。これらの非接触位置を横切るポテンシャル障壁が無い状態で、各々のｐ−ｎ接合部５２、５４は不連続な区域に区分化される。その代りに、ドープ領域４９ａ、ｂが誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８、６０に接触する。
【００４４】
代表的な実施形態において、誘電体領域２０ａ、２０ｂ、２０ｃの数及びピッチは、各々の誘電体領域２０ａ、２０ｂ、２０ｃの幅Ｗ１が、誘電体領域２０ａ、２０ｂ、２０ｃの隣接する対の間の各々のｐ−ｎ接合部５２、５４の部分の幅Ｗ２にほぼ等しくなるように、選択される。しかし、誘電体領域２０ａ、２０ｂ、２０ｃの数及びピッチは変えることができる。さらに、ドープ領域２８、３０の幅Ｗ３は、デバイス領域１８の幅に等しくすることができる。
【００４５】
ｐ−ｎ接合部５２、５４の有効幅は、横型ダイオード５６の接合部面積、従って接合容量を決定する。ｐ−ｎ接合部５２、５４の電気的連続性を中断する絶縁体構造体としての誘電体領域２０ａ、２０ｂ、２０ｃの導入は、ｐ−ｎ接合部５２、５４の面積を効果的に小さくする。しかし、誘電体領域２０ａ、２０ｂ、２０ｃは、ＳＯＩ層１４のデバイス領域１８の半導体材料の小さい体積を置き換えるのみである。具体的には、誘電体領域２０ａ、２０ｂ、２０ｃは、高濃度ドープ領域４０、４２の間のデバイス領域の小さい体積を置き換え、対向する側端部５８、６０は高濃度ドープ領域２８、３０には立ち入らない。
【００４６】
一実施形態において、横型ダイオード５６は、ＳＯＩ基板１０の他の領域を用いて作成された回路にＥＳＤ保護を機能的に与えるように配線することができる。横型ダイオード５６のアノードを形成するドープ領域４０、４２は、ＢＥＯＬ相互接続構造体のメタライゼーション・レベルを通して入力／出力（Ｉ／Ｏ）パッドに接続される。横型ダイオード５６のカソードを形成するドープ領域２８、３０は、正電源電圧ＶＤＤに接続され、その結果、Ｉ／Ｏパッドは、横型ダイオード５６を通して正電源電圧ＶＤＤに選択的に結合されることになる。動作中、横型ダイオード５６は、Ｉ／Ｏパッドから正電源電圧ＶＤＤまで、正電圧ＥＳＤパルスのためのＥＳＤ電流経路を与える。正常な動作条件下では、横型ダイオード５６には逆バイアスがかかっており、そのため横型ダイオードはオフ（すなわち、非導電）状態にある。ＥＳＤパルスにより、横型ダイオード５６に順方向バイアスがかかるようになることがあり、その時点で、横型ダイオードは、Ｉ／Ｏパッドの電圧をＶＤＤと横方向ダイオード５６の順方向バイアスとの和にクランプして、正電源への電流伝導を開始することになる。
【００４７】
ＥＳＤ事象の間、高濃度ドープ領域２８、３０、４０、４２は、デバイス領域１８が熱を放散する能力に寄与し、このことは横型ダイオード５６の電流処理能力にとって大いに決定的である。バルク技術と比較すると、ＳＯＩ層１４の薄い層厚及び介在する埋込み誘電体層１６は、デバイス領域１８が熱を放散する能力を小さくする。横型ダイオード５６の電流容量、即ち故障電流（ＩＦＡＩＬ）は、過度の温度上昇による損傷を受けずにどれほど多くのエネルギーを吸収することができるかによって決定され得るものであり、これはアノード及びカソード領域の体積に大いに依存する。
【００４８】
誘電体領域２０ａ、２０ｂ、２０ｃは、熱放散に与える不利益を最小限にして、接合容量を最小にする。誘電体領域２０ａ、２０ｂ、２０ｃは、単位静電容量当たりの故障電流を最大にすると同時に単位静電容量当たりの横型ダイオード５６のオン抵抗（ＲＯＮ）を最小にするように働く。従って、横型ダイオード５６は、等価なｐ−ｎ接合面積を有する従来のダイオード構造体と比較して、改善された熱放散及びオン抵抗をもたらすことによって、所与の接合容量に対して改善されたＩＦＡＩＬ／ＣＪ比及びＲＯＮ／ＣＪ比を示す。
【００４９】
代替的に、横型ダイオード５６のカソードをＩ／Ｏパッドに電気的に結合し、横型ダイオード５６のアノードを負電源電圧ＶＳＳに電気的に結合することができる。この接続では、負電圧ＥＳＤパルスにより、横型ダイオードに順方向バイアスがかかるようになることになり、その結果、Ｉ／Ｏパッド電圧をＶＳＳから横型ダイオード５６の順方向バイアスを差し引いた電圧にクランプして、ＥＳＤ電流が負電圧電源に分流される。
【００５０】
本明細書で説明する横型ダイオードの種々の実施形態はまた、半導体制御整流器（ＳＣＲ）のＮＰＮ又はＰＮＰを含むことができる。ＳＣＲは、交互のｐ型半導体材料及びｎ型半導体材料の４つの層を有する４層固体デバイス構造体であり、電流を制御するために用いられる。ＳＣＲは、横型ダイオード５６と同様にＥＳＤ用途に用いることができるが、本発明の実施形態はそれに限定されない。
【００５１】
同様の参照数字が図５、図５Ａ−図５Ｄと同様の構造部を示す、本発明の代替的実施形態による図６、図６Ａを参照すると、誘電体領域２０ａ、２０ｂ、２０ｃを、幅Ｗ１、Ｗ２、Ｗ３に対して直交する方向に誘電体領域２０ａ、２０ｂ、２０ｃの寸法を大きくすることによって拡張することができる。代表的な実施形態において、この拡張は、横型ダイオード５６のアノードを形成するドープ領域４０、４２の中央平面に関して対称である。この拡張は、誘電体領域２０ａ、２０ｂ、２０ｃが図１、図１Ａに関連して形成されるときに行われ、横型ダイオード５６のカソードの低濃度ドープ領域４９ａ、４９ｂを排除するように働く。誘電体領域２０ａ、２０ｂ、２０ｃは、横方向ダイオード５６のカソードの部分を形成するドープ領域２８、３０内に突き出る。しかし、誘電体領域２０ａ、２０ｂ、２０ｃはデバイス領域１８の外周までは延びず、そのためドープ領域２８、３０は少なくとも部分的に連続し、誘電体領域２０ａ、２０ｂ、２０ｃによって分断されない。カソードの幅Ｗ３は、ドープ領域２８、３０内の、ｐ−ｎ接合部５２、５４から横方向に離間した位置において判断される。横型ダイオード５６のこの実施形態のアノードを構成するドープ領域４０、４２は図５Ａに示されており、横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２、５４は図５Ｂに示されており、横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２の区域５２ａ、５２ｂは図５Ｃに示されている。
【００５２】
同様の参照数字が図５、図５Ａ−図５Ｄと同様の構造部を示す、本発明の代替的実施形態による図７、図７Ａ、図７Ｂを参照すると、マスク構造体６２ａ、６２ｂ及びマスク構造体６４ａ、６４ｂは、ＳＯＩ層１４のデバイス領域１８の、より小さい表面積をマスクするように形成される。マスク構造体６２ａ、６２ｂ、６４ａ、６４ｂは、マスク構造体２４、２６（図５、図５Ａ−Ｄ）と同じ材料から同じ方法で形成することができる。しかし、マスク構造体２４、２６とは異なり、マスク構造体６２ａ、６２ｂ、６４ａ、６４ｂは、位置合わせされた不連続のストリップの組に区分化される。その結果、誘電体領域２０ａ、２０ｂ、２０ｃの側端部、及びデバイス領域１８の隣接部分がマスクされないことになる。
【００５３】
マスク構造体６２ａ、６２ｂ、６４ａ、６４ｂによるマスキングが小さくなっているので、注入の間、マスク構造体２４、２６と比べると、イオン３６（図３Ａ、図３Ｂ）は、デバイス領域１８のより大きな体積をドープしてドープ領域２８、３０を形成し、同時にｐ−ｎ接合部５２、５４の有効幅及び面積は変更されずに保たれる。横型ダイオード５６のこの実施形態のアノードを構成するドープ領域４０、４２は図５Ａに示されており、横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２、５４は図５Ｂに示されており、横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２の区域５２ａ、５２ｂは図５Ｃに示されている。
【００５４】
マスク構造体６２ａ、６２ｂのストリップ区分は、誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８に部分的にのみ重なり、その結果、カソードの領域２８は誘電体領域２０ａ、２０ｂ、２０ｃの側端部５８と同一の広がりをもつことになる。マスク構造体６４ａ、６４ｂのストリップ区分は、誘電体領域２０ａ、２０ｂ、２０ｃの側端部６０に部分的にのみ重なり、その結果、カソードの領域３０は誘電体領域２０ａ、２０ｂ、２０ｃの側端部６０と同一の広がりをもつことになる。これらの空間的関係は、ドープ領域２８、３０内の導電性材料の体積を増大させる。
【００５５】
ドープ領域２８、３０内の導電性材料の体積の増大は、横型ダイオード５６がデバイス領域１８内の熱を放散する能力を、図５、図５Ａ−Ｄの横型ダイオード５６と比べて強化することができる。これは、図５、図５Ａ−Ｄに示すダイオード構造体と名目上同じ接合容量を提供する一方で電流拡散及び熱放散をさらに改善して、ＩＦＡＩＬ／ＣＪメトリック及びＲＯＮ／ＣＪメトリックをさらに改善することができる。
【００５６】
同様の参照数字が図５、図５Ａ−５Ｄと同様の構造部を示す、本発明の代替的実施形態による図８、図８Ａ、図８Ｂを参照すると、複数の誘電体領域７２ａ、７２ｂ、７２ｃ及び複数の誘電体領域７４ａ、７４ｂ、７４ｃが、誘電体領域２０ａ、２０ｂ、２０ｃの代りに又はその改変としてＳＯＩ層１４内に形成される。代表的な実施形態において、誘電体領域７２ａ、７２ｂ、７２ｃは、ｐ−ｎ接合部５２に沿って位置合わせされた列に配置することができ、誘電体領域７４ａ、７４ｂ、７４ｃは、ｐ−ｎ接合部５４に沿って位置合わせされた列に配置することができる。誘電体領域７４ａ、７４ｂ、７４ｃの列は、誘電体領域７２ａ、７２ｂ、７２ｃの列から横方向に離間する。誘電体領域７２ａ、７２ｂ、７２ｃ及び誘電体領域７４ａ、７４ｂ、７４ｃは、誘電体領域２０ａ、２０ｂ、２０ｃに関して上述（図１、図１Ａ）したＳＴＩ技術を用いて形成することができる。
【００５７】
各々の誘電体領域７２ａ、７２ｂ、７２ｃは、幅Ｗ１、Ｗ２、Ｗ３の方向に位置合わせされた平行な対向する側端部８０、８２を有する。同様に、各々の誘電体領域７４ａ、７４ｂ、７４ｃは、幅Ｗ１、Ｗ２、Ｗ３の方向に位置合わせされた平行な対向する側端部８４、８６を有する。各々の誘電体領域７２ａ、７２ｂ、７２ｃの側端部８０はドープ領域２８と境を接する。各々の誘電体領域７４ａ、７４ｂ、７４ｃの側端部８６はドープ領域３０と境を接する。各々の誘電体領域７２ａ、７２ｂ、７２ｃの側端部８２は、各々の誘電体領域７４ａ、７４ｂ、７４ｃの側端部８４から横方向に離間して、アノードのドープ領域７６ａ、７６ｂ、７６ｃが側端部８２、８４の間に配置されるようなっている。ドープ領域７６ａ、７６ｂ、７６ｃは、ドープ領域４０、４２と切れ目なく融合して、デバイス領域１８の中央に位置する連続アノードを定める。
【００５８】
マスキングが小さくなっているので、注入の間、イオン４６（図４Ａ、図４Ｂ）はデバイス領域１８のより大きい体積をドープして、ドープ領域４８ａ、ｂ、５０ａ、ｂと同じ導電型（例えば、ｐ＋ドープ）を有する付加的なドープ領域７６ａ、７６ｂ、７６ｃを形成し、同時に、ｐ−ｎ接合部５２、５４の各々の面積は、誘電体領域２０ａ、２０ｂ、２０ｃによってもたらされる縮小に応じてさらに縮小する。横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２、５４は図５Ｂに示されており、横型ダイオード５６のこの実施形態のｐ−ｎ接合部５２の区域５２ａ、５２ｂは図５Ｃに示されており、横型ダイオード５６のこの実施形態のドープ領域４９ａは図５Ｄに示されている。
【００５９】
イオン４６でドープされたデバイス領域１８の体積の増大は、デバイス領域１８内の熱を放散する能力を強化する。ドープ領域７６ａ、７６ｂ、７６ｃの付加によるドープ領域４０、４２の寸法の増大は、横型ダイオード５６の熱放散をさらに高めることができ、ＣＪを変化させずにより高いＩＦＡＩＬをもたらす。
【００６０】
誘電体領域の分割は、図８、図８Ａ、図８Ｂにおいてはマスク構造体２４、２６（図５、図５Ａ−図５Ｄ）の区分化バージョンであるマスク構造体６２ａ、６２ｂ、６４ａ、６４ｂと組み合せて記載されている。しかし、別の代替的実施形態において、図８、図８Ａ、図８Ｂの誘電体領域の分割は、マスク構造体２４、２６と組み合せて用いることができる。
【００６１】
図９は、例えば、半導体ＩＣ論理回路設計、シミュレーション、試験、レイアウト、及び製造に用いられる例示的な設計フロー１００のブロック図を示す。設計フロー１００は、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示した上述の設計構造体及び／又はデバイスの論理的に等価な又はそれ以外に機能的に等価な表現を生成するように設計構造体又はデバイスを加工処理するためのプロセス、機械及び／又は機構を含む。設計フロー１００によって加工処理及び／又は生成される設計構造体は、データ処理システム上で実行され又はそれ以外に処理されたときにハードウェアコンポーネント、回路、デバイス、又はシステムの論理的、構造的、機械的、又はそれ以外に機能的に等価な表現を生成するデータ及び／又は命令を含むように、機械可読伝達又は記憶媒体上にエンコードすることができる。機械は、それらに限定されないが、例えば、回路、コンポーネント、デバイス、又はシステムの設計、製造、又はシミュレーションなどのようなＩＣ設計プロセスに用いられる任意の機械を含む。例えば、機械は、リソグラフィ機械、マスクを作成するための機械又は装置（例えば、ｅビーム書込み器）、設計構造体をシミュレートするためのコンピュータ又は装置、製造又は試験プロセスに用いられる任意の装置、又は、設計構造体の機能的に等価な表現をいずれかの媒体内にプログラミングするための任意の機械（例えば、プログラム可能ゲート・アレイをプログラミングするための機械）を含むことができる。
【００６２】
設計フロー１００は、設計される表現の種類に応じて様々であり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー１００は、標準的なコンポーネントを設計するための設計フロー１００とは異なる場合があり、又は、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．によって提供されるプログラム可能ゲート・アレイ（ＰＧＡ）又はフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）などのようなプラグラム可能アレイの内部に設計をインスタンス化するための設計フロー１００とは異なる場合がある。
【００６３】
図９は、設計プロセス１０４によって処理されることが好ましい入力設計構造体１０２を含んだ複数のそのような設計構造体を示す。設計構造体１０２は、ハードウェア・デバイスの論理的に等価な機能的表現を生成するために生成された、設計プロセス１０４によって処理される論理シミュレーション設計構造体とすることができる。設計構造体１０２は、付加的に又は代替的に、設計プロセス１０４によって処理されたときにハードウェア・デバイスの物理構造体の機能的表現を生成する、データ及び／又はプログラム命令を含むことができる。機能的及び／又は構造的な設計構造部のどちらを表現する場合であっても、設計構造体１０２は、コア開発者／設計者によって実施されるコンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝達媒体、ゲート・アレイ、又は記憶媒体上にエンコードされると、設計構造体１０２は、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示すような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか又はそれ以外に機能的に表現するために、設計プロセス１０４内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによりアクセス及び処理することができる。従って、設計構造体１０２は、設計又はシミュレーション・データ処理システムによって処理されたときにハードウェア論理設計の回路又は他のレベルを機能的にシミュレートするか又はそれ以外に表現する、人間及び／又は機械可読のソース・コード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含んだファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬなどの低水準ＨＤＬ設計言語及び／又はＣ若しくはＣ＋＋などの高水準設計言語に準拠及び／又は適合する他のデータ構造体を含むことができる。
【００６４】
設計プロセス１０４は、好ましくは、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示すコンポーネント、回路、デバイス、又は論理構造体に機能的に等価な設計／シミュレーションを合成し、翻訳し、又はそれ以外に処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込んで、設計構造体１０２のような設計構造体を収容することができるネットリスト１０６を生成する。ネットリスト１０６は、例えば、集積回路設計内の他の要素及び回路に対する接続を記述するワイヤ、個々のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイルされた又はそれ以外に処理されたデータ構造体を含むことができる。ネットリスト１０６は、ネットリスト１０６がデバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される反復プロセスを用いて合成することができる。本明細書で説明する他の型式の設計構造体と同様に、ネットリスト１０６は、機械可読データ記憶媒体上に記録するか、又はプログラム可能ゲート・アレイ内にプログラムすることができる。この媒体は、磁気又は光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュ、又は他のフラッシュ・メモリなどのような不揮発性記憶媒体とすることができる。付加的に又は代替的に、この媒体は、システム・メモリ又はキャッシュ・メモリ、バッファ・スペース、又は、インターネット若しくは他のネットワーク接続に適した手段を介してその上にデータ・パケットを伝送して中間的にストアすることができる電気的若しくは光学的伝導性デバイス及び材料とすることができる。
【００６５】
設計プロセス１０４は、ネットリスト１０６を含む様々な型式の入力データ構造体を処理するためのハードウェア・モジュール及びソフトウェア・モジュールを含むことができる。そのようなデータ構造体型式は、例えば、ライブラリ要素１０８内に存在することができ、所与の製造技術（例えば、３２ｎｍ、４５ｎｍ、９０ｎｍなどの種々の技術ノード）についてのモデル、レイアウト、及び記号表示を含めて、共通して用いられる要素、回路、及びデバイスの組を含むことができる。データ構造体型式は、設計仕様１１０、特性データ１１２、検証データ１１４、設計ルール１１６、並びに、入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル１１８をさらに含むことができる。設計プロセス１０４は、応力解析、熱分析、機械的事象シミュレーション、並びに、キャスト、成形及びダイ・プレス成形などの操作のプロセス・シミュレーションのような標準的な機器設計プロセスをさらに含むことができる。機械設計分野の当業者であれば、設計プロセス１０４において使用される可能な機械設計ツール及び用途の、本発明の範囲及び趣旨から逸脱しない範囲を認識することができる。設計プロセス１０４はまた、タイミング解析、検証、設計ルール検査、位置及び経路操作などの標準的な回路設計プロセスを実行するためのモジュールを含むことができる。
【００６６】
設計プロセス１０４は、設計構造体１０２を図示した補助的なデータ構造体の幾つか又は全て、並びに任意の付加的な機械設計又はデータ（適用可能な場合）と共に処理するためのＨＤＬコンパイラ及びシミュレーション・モデル構築ツールなどの論理及び物理設計ツールを使用し、組み込んで、第２の設計構造体１２０を生成する。設計構造体１２０は、記憶媒体又はプログラム可能ゲート・アレイ上に、機械デバイス及び構造体のデータの交換のために用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はそのような機械設計構造体のストア若しくはレンダリングに適した他のいずれかの形式でストアされた情報）で存在する。設計構造体１０２と同様に、設計構造体１２０は、ＥＣＡＤシステムによって実行されたときに、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示す本発明の１つ又は複数の実施形態の論理的に又はそれ以外に機能的に等価な形態を生成する、伝達媒体又はデータ記憶媒体上に存在する１つ又は複数のファイル、データ構造体、又は他のコンピュータでエンコードされるデータ若しくは命令を含むことが好ましい。一実施形態において、設計構造体１２０は、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示すデバイスを機能的にシミュレートする、コンパイルされた実行可能ＨＤＬシミュレーション・モデルを含むことができる。
【００６７】
設計構造体１２０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式及び記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はそのような設計データ構造体をストアするのに適した他のいずれかの形式でストアされた情報）を使用することもできる。設計構造体１２０は、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通しての経路設定のためのデータ、及び、上述した、図５、図５Ａ、図５Ｂ、図５Ｃ、図６、図６Ａ、図７、図７Ａ、図７Ｂ、及び図８、図８Ａ、図８Ｂに示したデバイス又は構造体を製造するために製造者又は他の設計者／開発者によって必要とされる任意の他のデータなどの情報を含むことができる。次に設計構造体１２０は段階１２２に進むことができ、そこで、例えば、設計構造体１２０は、テープ出力される、製造のためにリリースされる、マスク会社にリリースされる、別の設計会社に送られる、顧客に送り返される、等々が行われる。
【００６８】
上述の方法は、集積回路チップの製造で用いられる。得られた集積回路チップは、製造者によって、未加工のウェハ形態で（即ち、複数のパッケージされていないチップを有する単一のウェハとして）、裸のダイとして、又はパッケージされた形態で流通させることができる。後者の場合、チップは、単チップパッケージ（例えば、マザーボード又は他の高レベルキャリアに貼り付けられるリードを備えた、プラスチックキャリア）又は多チップパッケージ（例えば、表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミックキャリア）の中に装着される。いずれにしても、チップは、次に他のチップ、別個の回路素子、及び／又は他の単独の処理デバイスと共に、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品、の一部として集積される。最終製品は、玩具及び他の低価格帯用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品までにわたる範囲の、集積回路チップを含む任意の製品とすることができる。
【００６９】
ある要素が別の要素に又は別の要素と「接続」又は「結合」しているものとして説明されている場合、これは、他の要素に直接接続又は結合してもよく、又はその代わりに、１つ又は複数の介在する要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素に「直接接続」又は「直接結合」しているものとして説明されている場合、介在する要素は存在しない。ある要素が別の要素に「間接的に接続」又は「間接的に結合」しているものとして説明されている場合、少なくとも１つの介在する要素が存在する。
【００７０】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものに過ぎず、本発明を限定することを意図するものではない。本明細書において用いられるとき、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈から明らかにそうではないことが示されていない限り、複数形も同様に含むことを意図するものである。「含む」及び／又は「含んでいる」という用語は、本明細書で用いられる場合、言及した特徴、整数、ステップ、操作、要素、及び／又はコンポーネントの存在を規定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解されよう。
【００７１】
以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は動作をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び趣旨から逸脱することのない多くの変更及び変形が、当業者には明らかとなろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を企図される特定の使用に適するように種々の変更を有する種々の実施形態について理解することを可能にするために、選択し、説明した。
【符号の説明】
【００７２】
１０：半導体オン・インシュレータ（ＳＯＩ）基板
１２：ハンドル・ウェハ
１４：デバイス又はＳＯＩ層
１６：埋込み誘電体層
１７：横方向分離構造体
１８：デバイス領域
２０ａ、２０ｂ、２０ｃ、７２ａ、７２ｂ、７２ｃ、７４ａ、７４ｂ、７４ｃ：誘電体領域
２２、３６、４６：イオン
２４、２６、６２ａ、６２ｂ、６４ａ、６４ｂ：マスク構造体
２８、３０、４８ａ、４８ｂ、４９ａ、４９ｂ、５０ａ、５０ｂ：ドープ領域（カソード）
４０、４２、７６ａ、７６ｂ、７６ｃ：ドープ領域（アノード）
３２、４４：イオン注入マスク
５２、５２ａ、５２ｂ、５４：ｐ−ｎ接合部
５６：横型ダイオード
５８、６０、８０、８２、８４、８６：誘電体領域の側端部
６６、６７、６８、６９：マスク構造体の側端部
１００：設計フロー
１０２：入力設計構造体
１０４：設計プロセス
１０６：ネットリスト
１２０：設計構造体
【図１】
2014508402.tif 000003
【図１Ａ】
2014508402.tif 000004
【図２】
2014508402.tif 000005
【図２Ａ】
2014508402.tif 000006
【図２Ｂ】
2014508402.tif 000007
【図３Ａ】
2014508402.tif 000008
【図３Ｂ】
2014508402.tif 000009
【図４Ａ】
2014508402.tif 000010
【図４Ｂ】
2014508402.tif 000011
【図５】
2014508402.tif 000012
【図５Ａ】
2014508402.tif 000013
【図５Ｂ】
2014508402.tif 000014
【図５Ｃ】
2014508402.tif 000015
【図５Ｄ】
2014508402.tif 000016
【図６】
2014508402.tif 000017
【図６Ａ】
2014508402.tif 000018
【図７】
2014508402.tif 000019
【図７Ａ】
2014508402.tif 000020
【図７Ｂ】
2014508402.tif 000021
【図８】
2014508402.tif 000022
【図８Ａ】
2014508402.tif 000023
【図８Ｂ】
2014508402.tif 000024
【図９】
2014508402.tif 000025
【手続補正書】
【提出日】平成25年7月30日(2013.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内にデバイス構造体を作成する方法であって、
前記半導体層内に、第１の導電型及び第１の幅の第１の領域を含むカソードを形成することと、
前記半導体層内に、第２の導電型の第１の領域を含むアノードを形成することと
を含み、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
方法。
【請求項２】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、
前記半導体層内に、前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの誘電体領域を形成することをさらに含み、
前記少なくとも１つの誘電体領域は、前記ｐ−ｎ接合部を、総計で前記第２の幅を定める個々の幅の複数の区域に分割する、
請求項１に記載の方法。
【請求項３】
前記半導体層の前記上面の上に、前記第１及び第２の幅にそれぞれ位置合せされた第１の側端部及び第２の側端部を有する第１のマスク構造体を形成することをさらに含み、
前記少なくとも１つの誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部を有し、前記少なくとも１つの誘電体領域の前記第１の側端部は、前記第１のマスク構造体の前記第１の側端部と第２の側端部との間に配置される、
請求項２に記載の方法。
【請求項４】
前記半導体層内に、前記第２の導電型の前記第１の領域を含む前記アノードを形成することは、
前記半導体層内に第１のドーパントを注入して前記アノードの前記第１の領域を形成することを含み、
前記第１のドーパントの前記注入の間、前記第１のマスク構造体が前記カソードの前記第１の領域を覆い、前記第１のマスク構造体の前記第１の側端部が前記ｐ−ｎ接合部に垂直方向に位置合せされる、
請求項３に記載の方法。
【請求項５】
前記半導体層の前記上面の上に、前記第１のマスク構造体と平行に配向する、前記第１のマスク構造体の前記第１の側端部から離間した第２のマスク構造体を形成することをさらに含む、請求項４に記載の方法。
【請求項６】
前記少なくとも１つの誘電体領域は、前記少なくとも１つの誘電体領域の前記第１の側端部に平行な第２の側端部を有し、前記第２のマスク構造体は前記少なくとも１つの誘電体領域の前記第２の側端部に完全に重なり、その結果、前記少なくとも１つの誘電体領域が前記第１のマスク構造体から前記第２のマスク構造体まで橋を架ける、請求項５に記載の方法。
【請求項７】
前記少なくとも１つの誘電体領域は、前記少なくとも１つの誘電体領域の前記第１の側端部に平行な第２の側端部を有し、前記少なくとも１つの誘電体領域の前記第２の側端部は、前記第１のマスク構造体の前記第１の側端部と前記第２のマスク構造体との横方向の間にあり、その結果、前記第１の領域の一部分が前記少なくとも１つの誘電体領域の前記第２の側端部と前記第２のマスク構造体との間に配置される、請求項５に記載の方法。
【請求項８】
前記半導体層に第２のドーパントを注入して、前記カソードの前記第１の領域と同じ導電型で前記カソードの前記第１の領域より高い導電率を有する前記カソードの第２の領域を形成することをさらに含み、
前記第１のマスク構造体の前記第２の側端部が前記カソードの前記第１の領域と前記カソードの前記第２の領域との間の境界を定める、
請求項３に記載の方法。
【請求項９】
前記第１のマスク構造体が前記少なくとも１つの誘電体領域の前記第１の側端部と部分的に重なり、その結果、前記カソードの前記第２の領域の一部分が前記少なくとも１つの誘電体領域の前記第１の側端部と同一の広がりをもつ、請求項８に記載の方法。
【請求項１０】
前記第１のマスク構造体が前記少なくとも１つの誘電体領域の前記第１の側端部と完全に重なり、その結果、前記カソードの前記第２の領域が前記少なくとも１つの誘電体領域の前記第１の側端部から前記カソードの前記第１の領域によって隔てられる、請求項８に記載の方法。
【請求項１１】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、
前記半導体層内に、前記半導体層の上面から前記埋込み誘電体層まで延びる複数の誘電体領域を形成することをさらに含み、
前記誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を与える複数の区域に分割する、
請求項１に記載の方法。
【請求項１２】
半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に作成されるデバイス構造体であって、
前記半導体層内の、第１の導電型及び第１の幅でドープされた前記半導体層の第１の領域を含むカソードと、
前記半導体層内の、第２の導電型の第１の領域を含むアノードと
を備え、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
デバイス構造体。
【請求項１３】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、前記デバイス構造体は、
前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの第１の誘電体領域を前記半導体層内にさらに備え、
前記少なくとも１つの誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を定める個々の幅の複数の区域に分割する、
請求項１２に記載のデバイス構造体。
【請求項１４】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた側端部を有し、前記デバイス構造体は、
前記半導体層の上面から前記埋込み誘電体層まで延びる少なくとも１つの第２の誘電体領域を前記半導体層内にさらに備え、
前記少なくとも１つの第２の誘電体領域は、前記第１の幅及び第２の幅に位置合せされた側端部を有し、前記少なくとも１つの第２の誘電体領域の前記側端部は、前記第１の誘電体領域の前記側端部から、前記アノードの一部分が前記側端部の間に配置されるように離間する、
請求項１３に記載のデバイス構造体。
【請求項１５】
前記カソードは、前記第１の導電型にドープされた前記半導体層の第２の領域を含み、前記カソードの前記第２の領域は、前記カソードの前記第１の領域によって前記アノードから隔てられる、請求項１３に記載のデバイス構造体。
【請求項１６】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部、並びに、前記第１の側端部に平行な第２の側端部を有し、前記カソードの前記第２の領域は、前記少なくとも１つの誘電体領域の前記第１の側端部と同一の広がりをもつ、請求項１５に記載のデバイス構造体。
【請求項１７】
前記少なくとも１つの第１の誘電体領域は、前記第１及び第２の幅に位置合せされた第１の側端部、並びに、前記第１の側端部に平行な第２の側端部を有し、前記カソードの前記第２の領域は、前記少なくとも１つの誘電体領域の前記第１の側端部から前記カソードの前記第１の領域によって隔てられる、請求項１５に記載のデバイス構造体、
【請求項１８】
前記ＳＯＩ基板は、埋込み誘電体層と、前記半導体層から前記埋込み誘電体層によって隔てられたハンドル・ウェハとを含み、
前記半導体層の上面から前記埋込み誘電体層まで延びる複数の誘電体領域を前記半導体層内にさらに備え、
前記誘電体領域は、前記ｐ−ｎ接合部を、総計で第２の幅を与える複数の区域に分割する、
請求項１２に記載のデバイス構造体。
【請求項１９】
前記アノード及びカソードが横型ダイオードを構成する、請求項１２に記載のデバイス構造体。
【請求項２０】
前記カソードは、前記第１の導電型にドープされた前記半導体層の第２の領域を含み、前記カソードの前記第２の領域は、前記カソードの前記第１の領域によって前記アノードから隔てられる、請求項１２に記載のデバイス構造体。
【請求項２１】
前記カソードの前記第１の導電型はｎ型であり、前記アノードの前記第２の導電型はｐ型である、請求項１２に記載のデバイス構造体。
【請求項２２】
機械可読データ記憶媒体上にエンコードされたハードウェア記述言語（ＨＤＬ）設計構造体であって、前記ＨＤＬ設計構造体は、コンピュータ支援設計システムにおいて処理されたとき、半導体オン・インシュレータ（ＳＯＩ）基板の半導体層内に形成されるデバイス構造体の機械実行可能表現を生成する要素を含み、前記ＨＤＬ設計構造体は、
前記半導体層内の、第１の導電型及び第１の幅でドープされた前記半導体層の第１の領域を含むカソードと、
前記半導体層内の、第２の導電型の第１の領域を含むアノードと
を備え、
前記アノードは、前記アノードの前記第１の領域がｐ−ｎ接合部に沿って前記カソードの前記第１の領域と同一の広がりをもつように前記カソードに対して配置され、前記ｐ−ｎ接合部は、前記ｐ−ｎ接合部から横方向に離間した位置で計測された前記第１の領域の前記第１の幅より小さい、前記第１の幅に平行な方向に計測された第２の幅を有する、
ＨＤＬ設計構造体。
【請求項２３】
前記設計構造体はネットリストを含む、請求項２２に記載のＨＤＬ設計構造体。
【請求項２４】
前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式で記憶媒体上に存在する、請求項２２に記載のＨＤＬ設計構造体。
【請求項２５】
前記設計構造体は、プログラム可能ゲート・アレイ内に存在する、請求項２２に記載のＨＤＬ設計構造体。
【国際調査報告】
2014508402.tif 000026