(57)【要約】【課題】  低電力スイッチングを有する圧電子トランジスタデバイスを提供すること。【解決手段】        第１及び第２の電極間に配置された圧電（ＰＥ）材料と、第２の電極上に配置された絶縁体材料と、絶縁体材料上に配置された第３の電極と、第３の電極と第４の電極との間に配置された圧電抵抗（ＰＲ）材料とを含む、４端子圧電子トランジスタ（ＰＥＴ）。第１の電極と第２の電極との間に印加された電圧が、絶縁体材料を通してＰＲ材料に印加されることになるＰＥ材料からの圧力を生じさせ、ＰＲ材料の電気抵抗は、ＰＥ材料によって印加される圧力に依存する。第１及び第２の電極は、第３及び第４の電極から電気的に隔離されている。４端子ＰＥＴから製作される論理デバイス、及び４端子ＰＥＴを製作する方法も開示される。【選択図】      図２
2014518459.tif 000002
【特許請求の範囲】
【請求項１】
４端子圧電子トランジスタ（ＰＥＴ）であって、
第１及び第２の電極間に配置された圧電（ＰＥ）材料と、
前記第２の電極上に配置された絶縁体材料と、
前記絶縁体材料上に配置された第３の電極と、
前記第３の電極と第４の電極との間に配置された圧電抵抗（ＰＲ）材料と、
を含み、
前記第１の電極と前記第２の電極との間に印加された電圧が、前記絶縁体材料を通して前記ＰＲ材料に印加されることになる前記ＰＥ材料からの圧力を生じさせ、前記ＰＲ材料の電気抵抗は、前記ＰＥ材料によって印加される前記圧力に依存する、
４端子圧電子トランジスタ。
【請求項２】
前記第１及び第２の電極並びにＰＥ材料は、前記絶縁体材料により、前記第３及び第４の電極並びに前記ＰＲ材料から隔離されている、請求項１に記載の４端子ＰＥＴ。
【請求項３】
前記ＰＲは、前記ＰＥ材料によって圧力が印加されていないときには高抵抗性である、請求項１に記載の４端子ＰＥＴ。
【請求項４】
前記ＰＲは、前記ＰＥ材料によって圧力が印加されているときには導電性である、請求項１に記載の４端子ＰＥＴ。
【請求項５】
前記第１及び第２の電極間に配置された前記ＰＥ材料が第１の材料スタックを形成し、前記第３及び第４の電極間の前記ＰＲ材料並びに前記絶縁体材料が第２の材料スタックを形成し、前記第１及び第２の材料スタックを取り囲む高降伏強度材料をさらに含み、前記高降伏強度材料が、前記ＰＥ材料からの圧力を前記ＰＲ材料に向けられるように拘束する、請求項１に記載の４端子ＰＥＴ。
【請求項６】
前記第１及び第２の材料スタックと前記高降伏強度材料との間に間隙をさらに含む、請求項５に記載の４端子ＰＥＴ。
【請求項７】
前記高降伏強度材料が、二酸化シリコン（ＳｉＯ２）及び窒化シリコン（Ｓｉ３Ｎ４）からなる群から選択される、請求項５に記載の４端子ＰＥＴ。
【請求項８】
前記第１及び第２の電極間に配置された前記ＰＥ材料が第１の材料スタックを形成し、前記第３及び第４の電極間の前記ＰＲ材料並びに前記絶縁体材料が第２の材料スタックを形成し、前記第１の材料スタックが前記第２の材料スタックよりも大きい断面寸法を有する、請求項１に記載の４端子ＰＥＴ。
【請求項９】
前記ＰＥ材料が、ＰＭＮ−ＰＴ（マグネシウム・ニオブ酸鉛−チタン酸鉛）、ＰＺＮ−ＰＴ（亜鉛・ニオブ酸鉛−チタン酸鉛）、ＰＺＴ（ジルコン酸チタン酸鉛）及びその他の圧電材料からなる群から選択される、請求項１に記載の４端子ＰＥＴ。
【請求項１０】
前記ＰＲ材料が、セレン化サマリウム（ＳｍＳｅ）、テルル化ツリウム（ＴｍＴｅ）、二硫化／二セレン化ニッケル（Ｎｉ（ＳｘＳｅ１−ｘ）２）、酸化バナジウム（Ｖ２Ｏ３）、酸化カルシウム・ルテニウム（Ｃａ２ＲｕＯ４）及びその他の圧電抵抗材料からなる群から選択される、請求項１に記載の４端子ＰＥＴ。
【請求項１１】
論理デバイスであって、互いに結合して前記論理デバイスを形成する複数の４端子圧電子トランジスタ（ＰＥＴ）デバイスを含み、各々の４端子ＰＥＴが、
第１及び第２の電極間に配置された圧電（ＰＥ）材料と、
前記第２の電極上に配置された絶縁体材料と、
前記絶縁体材料上に配置された第３の電極と、
前記第３の電極と第４の電極との間に配置された圧電抵抗（ＰＲ）材料と、
を含み、
前記第１の電極と前記第２の電極との間に印加された電圧が、前記絶縁体材料を通して前記ＰＲ材料に印加されることになる前記ＰＥ材料からの圧力を生じさせ、前記ＰＲ材料の電気抵抗は、前記ＰＥ材料によって印加される前記圧力に依存し、前記第１及び第２の電極は、前記第３及び第４の電極から電気的に隔離されている、論理デバイス。
【請求項１２】
前記４端子ＰＥＴが互いに結合して反転回路を形成する、請求項１１に記載の論理デバイス。
【請求項１３】
前記４端子ＰＥＴが互いに結合して非反転回路を形成する、請求項１１に記載の論理デバイス。
【請求項１４】
前記４端子ＰＥＴが互いに結合してＮＡＮＤゲートを形成する、請求項１１に記載の論理デバイス。
【請求項１５】
前記４端子ＰＥＴが互いに結合してフリップフロップを形成する、請求項１１に記載の論理デバイス。
【請求項１６】
前記４端子ＰＥＴが互いに結合してメモリセルを形成する、請求項１１に記載の論理デバイス。
【請求項１７】
前記４端子ＰＥＴが互いに結合して、ライトイネーブルを備えたメモリセルを形成する、請求項１１に記載の論理デバイス。
【請求項１８】
前記４端子ＰＥＴが互いに結合して、複数の論理素子を含む論理ブロックを形成する、請求項１１に記載の論理デバイス。
【請求項１９】
直列に接続した複数の論理ブロックが存在する、請求項１８に記載の論理デバイス。
【請求項２０】
１つの論理ブロックの出力が、直列に接続された第２の論理ブロックに対する入力になる、請求項１９に記載の論理デバイス。
【請求項２１】
４端子圧電子トランジスタ（ＰＥＴ）を形成する方法であって、
第１の電極を形成することと、
前記第１の電極の上に圧電（ＰＥ）材料を形成することと、
前記ＰＥ材料の上に第２の電極を形成することと
を含む、第１の材料スタックを形成することと、
前記第２の電極の上に絶縁体材料を形成することと、
前記絶縁体材料の上に第３の電極を形成することと、
前記第３の電極の上に圧電抵抗（ＰＲ）材料を形成することと、
前記ＰＲ材料の上に第４の電極を形成することと
を含む、第２の材料スタックを形成することと、
を含む、方法。
【請求項２２】
前記第１及び第２の材料スタックの上に高降伏強度材料を形成することをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記第１及び第２の材料スタックの上に非晶質シリコンを形成することと、
前記非晶質シリコンの上に高降伏強度材料を形成することと
をさらに含む、請求項２１に記載の方法。
【請求項２４】
前記高降伏強度材料内に少なくとも１つの開口部を形成して前記非晶質シリコンを露出させることと、
エッチャントを適用して、前記第１及び第２の材料スタックと前記高降伏強度材料との間の非晶質シリコンを、前記第１及び第２の材料スタックと高降伏強度材料との間に間隙を残して除去することと
をさらに含む請求項２３に記載の方法。
【請求項２５】
前記第１の材料スタックが、前記第２の材料スタックよりも大きい断面寸法を有する、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、低電力スイッチングを有する圧電子トランジスタデバイスに関する。
【背景技術】
【０００２】
コンピュータにおける標準的なＣＭＯＳ（相補型金属酸化膜半導体）スイッチングデバイスであるＦＥＴ電界効果型トランジスタは、およそ１ボルト未満では上手く動作することができず、この閾値には既に到達している。スイッチング電力は、サイズのスケーリングによってこれ以上小さくすることはできない。このムーアの法則的電圧スケーリングの中断は、２００３年からコンピュータクロック周波数を高める妨げとなっている。さらなる電圧及び電力の削減を可能にしてスケーリングに伴うムーアの法則的性能向上を維持するために、低電力スイッチが必要とされている。低電力スイッチの成功は、ポータブル電子製品のスケールからスーパーコンピュータに至るシステムに関する速度の向上／電力消費の削減を広く含意することになろう。
【０００３】
圧電子（ｐｉｅｚｏｅｌｅｃｔｒｏｎｉｃ）トランジスタ（ＰＥＴ）スイッチは、シミュレーション及びモデル化研究に基づいてスイッチング電力問題の潜在的な解決策として提案されている。ＰＥＴは、いわゆるエネルギー変換デバイスであり、電気的入力がスイッチングプロセスの間に非電気的形態に変換される。ＰＥＴは、駆動端子、共通端子及び検知端子の３つの端子を有する。圧電（ＰＥ）結晶の駆動端子と共通端子との間で印加される入力電圧は、変位を生じさせ、この変位が、圧力によって誘起される絶縁体から金属への遷移を生じさせる圧電抵抗（ＰＲ：ｐｉｅｚｏｒｅｓｉｓｔｉｖｅ）材料に作用する。するとＰＲ（チャネル）材料は、共通端子と検知端子との間に導電路を与える。入力電圧から力への変換は、高性能リラクサＰＥによって行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、低電力スイッチングを有する圧電子トランジスタデバイスを提供することにある。
【課題を解決するための手段】
【０００５】
上述の及び以下で説明する例示的な実施形態の種々の利点及び目的は、例示的な実施形態の第１の態様に従い、第１及び第２の電極間に配置された圧電（ＰＥ）材料と、第２の電極上に配置された絶縁体材料と、絶縁体材料上に配置された第３の電極と、第３の電極と第４の電極との間に配置された圧電抵抗（ＰＲ）材料とを含む、４端子圧電子トランジスタ（ＰＥＴ）を提供することによって達成される。第１の電極と前記第２の電極との間に印加された電圧は、絶縁体材料を通してＰＲ材料に印加されることになるＰＥ材料からの圧力を生じさせ、ＰＲ材料の電気抵抗は、ＰＥ材料によって印加される前記圧力に依存する。
【０００６】
例示的な実施形態の第２の態様に従い、互いに結合して論理デバイスを形成する複数の４端子圧電子トランジスタ（ＰＥＴ）デバイスを含む、論理デバイスが提供される。各々の４端子ＰＥＴは、第１及び第２の電極間に配置された圧電（ＰＥ）材料と、第２の電極上に配置された絶縁体材料と、絶縁体材料上に配置された第３の電極と、記第３の電極と第４の電極との間に配置された圧電抵抗（ＰＲ）材料とを含む。第１の電極と第２の電極との間に印加された電圧は、絶縁体材料を通してＰＲ材料に印加されることになるＰＥ材料からの圧力を生じさせ、ＰＲ材料の電気抵抗は、ＰＥ材料によって印加される圧力に依存する。第１及び第２の電極は、第３及び第４の電極から電気的に隔離されている、
【０００７】
例示的な実施形態の第３の態様に従い、４端子圧電子トランジスタ（ＰＥＴ）を形成する方法が提供される。この方法は、第１の電極を形成することと、第１の電極の上に圧電（ＰＥ）材料を形成することと、ＰＥ材料の上に第２の電極を形成することとを含む、第１の材料スタックを形成すること含む。この方法は、第２の電極の上に絶縁体材料を形成することと、絶縁体材料の上に第３の電極を形成することと、第３の電極の上に圧電抵抗（ＰＲ）材料を形成することと、ＰＲ材料の上に第４の電極を形成することとを含む、第２の材料スタックを形成することをさらに含む。
【０００８】
例示的な実施形態の特徴は、新規であると信じるものであり、例示的な実施形態に特徴的な要素は、添付の特許請求の範囲において詳細に記述される。図面は、例示のみを目的とするものであり、縮尺通りに描かれたものではない。例示的な実施形態は、構成及び動作のどちらに関しても、以下の詳細な説明を添付の図面と共に参照することで最も良く理解することができる。
【図面の簡単な説明】
【０００９】
【図１】（Ａ）は、従来技術の３端子圧電子トランジスタ（３端子ＰＥＴ）の断面図であり、（Ｂ）は、３端子ＰＥＴの回路記号である。
【図２】（Ａ）は、４端子圧電子トランジスタ（４端子ＰＥＴ）の断面図であり、（Ｂ）は、４端子ＰＥＴの回路記号である。
【図３】（Ａ）は、複数の４端子ＰＥＴを含む反転回路の回路図であり、（Ｂ）は、反転回路の回路記号である。
【図４】（Ａ）は、複数の４端子ＰＥＴを含む非反転回路の回路図であり、（Ｂ）は、非反転回路の回路記号である。
【図５】複数の４端子ＰＥＴを含むＮＡＮＤゲートの回路図である。
【図６】複数の４端子ＰＥＴを含むフリップフロップの回路図である。
【図７】複数の４端子ＰＥＴを含むメモリセルの回路図である。
【図８】複数の４端子ＰＥＴを含む、ライトイネーブルを備えたメモリセルの回路図である。
【図９】（Ａ）は、複数の４端子ＰＥＴを含む論理ブロックの回路図であり、（Ｂ）は、電力供給が一緒に直列に結合された２論理ブロックの回路図である。  図１０から図２６は、４端子ＰＥＴを製作する方法を描いた図面であり、「Ａ」図は平面図であり、「Ｂ」図は断面図である。
【図１０】第１の電極を形成するための第１レベルのメタライゼーションを示す平面図（Ａ）及び断面図（Ｂ）である。
【図１１】第１の電極上のＰＥ層の形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１２】非晶質シリコンの堆積を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１３】第２の電極と第１の電極に接続する配線ラインとを形成するための第２のレベルのメタライゼーションを示す平面図（Ａ）及び断面図（Ｂ）である。
【図１４】追加の非晶質シリコンの堆積を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１５】第２の電極に接する絶縁体の形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１６】第２の電極と第１の電極に接続する配線ラインとに接するビアの形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１７】余分な非晶質シリコンの除去を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１８】高降伏強度材料の形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図１９】第３の電極と第１の電極及び第２の電極に接続する配線ラインとのための第３のメタライゼーションの形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２０】追加の非晶質シリコンの堆積を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２１】第３の電極に接するＰＲ材料の形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２２】第４の電極のための第４のレベルのメタライゼーションの形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２３】追加の高降伏強度材料の堆積を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２４】高降伏強度材料内のビア開口部の形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２５】第１、第２、第３及び第４の電極に接するコンタクトの形成を示す平面図（Ａ）及び断面図（Ｂ）である。
【図２６】４端子ＰＥＴからの非晶質シリコンの除去を示す平面図（Ａ）及び断面図（Ｂ）である。
【発明を実施するための形態】
【００１０】
本明細書の文脈における圧電抵抗材料は、印加される機械的応力によって抵抗性が変化して絶縁体から導体に遷移する材料である。圧電材料は、該圧電材料の両端に電圧が印加されたときに膨張又は収縮のどちらかを行うことができる材料である。
【００１１】
ここで図面をより詳細に参照すると、図１Ａには従来技術の３端子ＰＥＴが示されている。３端子ＰＥＴ１０は、駆動端子１２、共通端子１４及び検知端子１６の３つの端子を有する。駆動端子１２と共通端子１４との間には圧電（ＰＥ）結晶材料１８が配置され、共通端子１４と検知端子１６との間には、圧電抵抗（ＰＲ）材料２０が配置されている。駆動端子１２と共通端子１４との間の入力電圧が、ＰＥ結晶材料１８に電圧を印加してＰＥ結晶材料１８の膨張及び変位を引き起こし、これがＰＲ材料２０に作用する。ＰＥ結晶材料１８から誘起される圧力は絶縁体から金属への連続的な遷移を引き起こすので、するとＰＲ材料２０は、共通端子１４と検知端子１６との間に導電路を与える。３端子ＰＥＴ１０は、軟質スペーサ２２と、３端子ＰＥＴ１０の個々の構成要素を取り囲む高降伏強度材料（high yield strength material/medium）２４とをさらに含む。高降伏強度材料２４は、ＰＥ結晶材料１８の変位が周囲の媒体ではなくＰＲ材料２０に伝達されることを確実にするために存在する。
【００１２】
３端子ＰＥＴの電気記号を図１Ｂに示す。
【００１３】
３端子ＰＥＴには、例示的な実施形態によって解決することができる少なくとも２つの問題がある。
【００１４】
ＰＥ材料が、その両端に印加された電圧をその表面の物理的変位に変換する圧電アクチュエータとして作用するためには、ＰＥ材料を分極処理することが必要である。分極処理は、ＰＥ結晶材料を作り上げている双極子を整列させてＰＥ結晶材料に異方性を与えることができるプロセスである。分極処理は対称性を破るので、ＰＥを横切る特定の極性の電圧は、例えば、正のひずみをもたらす。分極処理は、（ａ）ＰＥを横切る電界を印加することにより行うことができ、又は（ｂ）ＰＥ膜の成長方式及び存在する電極における非対称性から生じるものとすることができる。
【００１５】
３端子ＰＥＴの場合、相補型ＰＥＴ（ＣＰＥＴ）論理は、ＰＥ膜が両方向に分極処理可能であって、それぞれ非反転入力極性及び反転入力極性によってオンになる２つのタイプのＰＥＴを生成することを必要とする。しかしながら、二方向の分極処理は、かなりの補助回路を必要とし、電気的に望ましくない複雑さをＣＰＥＴ論理に組み込むことになる。分極処理が成長方式に固有のものである場合、二方向分極処理を受けることは困難である。
【００１６】
従って、ＣＰＥＴ回路製作は、必要とされる二方向分極処理を達成する単純で安価な方法に欠ける。
【００１７】
ＰＥ素子の動作は、単極とすることができる。すなわち、電界は、非ゼロであれば、分極処理を強めるように常に同じ方向に印加される。単極動作は、減極を防止し、特定の劣化形態を防いでＰＥＴの寿命を延ばす。３端子ＰＥＴ回路は、常に単極動作を維持するわけではない。
【００１８】
例示的な実施形態は、出力を入力から電気的に絶縁するために、３端子ＰＥＴに追加の電極を付加する。第４の端子を追加することで、入力端子と出力端子とが互いに完全に隔てられることになり、それ以外の方法では複雑さを甚だしく増した回路及び増大した電力散逸を必要とした構成を簡単に可能にするので、ＰＥＴの論理能力は強力に高められる。この実施例は、２トランジスタ型ＣＭＯＳパスゲートを単一の４端子ＰＥＴで置き換えること、非反転バッファ及び論理回路、並びに異なる電圧基準で動作する論理ブロックの接続である。これらは、３端子ＰＥＴの分極処理問題をも解決する構成を可能にし、特に３端子ＰＥＴ型ＮＡＮＤの単極動作を可能にするが、なぜなら、いまや入力端子間の電圧が常に一方向になるようにデバイス接続を配置することができるからである。このことは、例えばＰＥ膜成長方式及び存在する電極における非対称性によって組み込まれる一方向分極処理の使用を可能にする。
【００１９】
４つの端子を有するＰＥＴを得ることによる付加的な複雑さは、全く隔離された入力と出力、並びに分極処理及び単極性の問題を完全に解決することに内在する利点によって補って余りある。
【００２０】
例示的な実施形態において、３端子ＰＥＴの共通電極は、絶縁体によって、駆動−端子及び検知１端子で表すことができる２つの別個の金属層に分離される。３端子ＰＥＴの駆動端子は、４端子ＰＥＴ４では駆動＋で表わすことができ、一方、３端子ＰＥＴの検知端子は、改めて検知２と表示することができる。駆動−端子と検知１端子とを分離する絶縁体は、６０−２５０ＧＰａのような比較的高いヤング率と、例えば４−１２の範囲の比較的低い誘電率と、高い破壊電界とを有することが好ましい。
【００２１】
ここで図２Ａを参照すると、４端子ＰＥＴ１００の例示的な実施形態が示されており、これは、シリコン、シリコン・ゲルマニウム、ゲルマニウム、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含むがそれらに限定されない任意の半導体基板１０２上で製作することができる。半導体基板は、半導体オン・インシュレータ（ＳＯＩ）又はバルク半導体基板とすることができる。
【００２２】
４端子ＰＥＴは、第１の駆動電極１０４、ＰＥ材料１０６及び第２の駆動電極１０８を含むことができる。第１及び第２の駆動電極１０４、１０８の極性は、好ましくは、ＰＥ材料１０６の分極処理方向と一致すべきである。ＰＥ材料１０６は、第１の駆動電極１０４を駆動＋で表すことができ、且つ第２の駆動電極１０８を駆動−で表すことができるように分極処理されるものと仮定する。駆動＋電極１０４及び駆動−電極１０８の極性に一致する極性で駆動＋電極１０４と駆動−電極１０８との間に電圧が印加されたときに、ＰＥ材料１０６は正の（膨張）変位を受けることになる。
【００２３】
例えば一部には非対称な成長機構及び電極構成によって組み入れられたＰＥの分極処理は、製作される４端子ＰＥＴデバイス１００の全てについて一様に等しくなる。駆動＋電極１０４は、ＰＥをスタックに対して垂直方向で正に膨張させるものと仮定する。反対の状況は、極性又は駆動端子間接続（ｄｒｉｖｅ  ｃｏｎｎｅｃｔｉｏｎ）の何らかの反転を必要とする。
【００２４】
例示的な実施形態の検討の残りの部分では、駆動＋電極１０４及び駆動−電極１０８の極性は図２Ａに示した通りであると仮定するが、他の実施形態においては、極性を反転させることができ、これらの他の実施形態は本発明の範囲内であると見なすべきである。
【００２５】
４端子ＰＥＴには、検知１電極１１２を駆動−電極１０８から分離することができる絶縁体１１０がさらに含まれる。絶縁体１１０は、例えば、二酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）とすることができる。検知１電極１１２上に積層されたＰＲ材料１１４も存在し、その上に検知２電極１１６が積層される。
【００２６】
絶縁体１１０、検知１電極１１２、ＰＲ材料１１４及び検知２電極１１６の横方向寸法は、駆動＋電極１０４、ＰＥ材料１０６及び駆動−電極１０８の横方向寸法よりもはるかに小さくすることができる。例えば、限定ではなく例示の目的で、２０ｎｍ（ナノメートル）リソスケールにおいて、このような横方向寸法は、ＰＲ材料１１４については２００乃至２０ｎｍとすることができ、ＰＥについては２０００乃至１００ｎｍとすることができる。ＰＥ材料１０６の横方向寸法は、ＰＲ材料１１４内の圧力を強めるために、ＰＲ材料１１４の横方向よりも大きいことが好ましい。
【００２７】
例示的な実施形態において、４端子ＰＥＴは、二酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）などの高降伏強度材料１２０を含み、これは、４端子ＰＥＴ１００の構成要素の全て、すなわち駆動＋電極１０４、ＰＥ材料１０６、駆動−電極１０８、絶縁体１１０、検知１電極１１２、ＰＲ材料１１４及び検知２電極１１６を取り囲んで封入する。好ましくは、上述の４端子ＰＥＴ１００の構成要素と高降伏強度材料１２０との間に、間隙すなわち空スペース１１８が存在する。間隙は、要素１０８、１１０、１１２及び１１４の機械的変位の自由度を高めるので好ましい。
【００２８】
４端子ＰＥＴ１００は、４端子ＰＥＴ１００の種々の電極を接続するためのビア及びコンタクトを含むことができる。従って、図２Ａに示すように、コンタクト１２２は、駆動＋電極１０４と接触し、コンタクト１２４は、駆動−電極１０８と接触し、コンタクト１２６は、検知２電極１１６と接触する。図２Ａには、検知１電極１１２と接触する第４のコンタクトは示されていない。
【００２９】
４端子ＰＥＴの回路記号を図２Ｂに示す。
【００３０】
４端子ＰＥＴの電極は、ストロンチウム・ルテニウム酸化物（ＳｒＲｕＯ３（ＳＲＯ））、白金（Ｐｔ）、タングステン（Ｗ）又はその他の適切な機械的に硬質の導電性材料を含むことができる。ＰＥは、ＰＭＮ−ＰＴ（マグネシウム・ニオブ酸鉛−チタン酸鉛）若しくはＰＺＮ−ＰＴ（亜鉛・ニオブ酸鉛−チタン酸鉛）のようなリラクサ圧電体、又は典型的にはペロブスカイト型チタン酸塩から作られるその他のＰＥ材料からなるものとすることができる。このようなＰＥ材料は、大きな値の変位／Ｖ、すなわちｄ３３を有しており、例えば、ｄ３３＝２５００ｐｍ／Ｖであり、比較的高い圧電ひずみ（〜１％）を支え、且つ比較的高い耐久性を有しており、これによりＰＥＴ用途にとって理想的なものとなる。ＰＥは、ＰＺＴ（ジルコン酸チタン酸鉛）のような別の材料からなるものとすることもできる。ＰＲは、０．４−３．０ＧＰａといった比較的低い圧力下で絶縁体から金属へと遷移する材料である。ＰＲ材料の幾つかの例は、セレン化サマリウム（ＳｍＳｅ）、テルル化ツリウム（ＴｍＴｅ）、二硫化／二セレン化ニッケル（Ｎｉ（ＳｘＳｅ１−ｘ）２）、少ないパーセントのＣｒをドープした酸化バナジウム（Ｖ２Ｏ３）、酸化カルシウム・ルテニウム（Ｃａ２ＲｕＯ４）などである。２０ｎｍリソグラフィ間隔において、限定ではなく例示の目的で、ＰＥＴスタックの例示的な寸法は、ＰＥ高さ８０ｎｍ、ＰＥ幅６０ｎｍ、ＰＲ高さ２−５ｎｍｍ、ＰＲ幅２０ｎｍ、金属層厚５−１５ｎｍである。上記寸法は、スケーリングによって小さくすることができ、そしてまた所望であれば一桁大きくすることもできる。
【００３１】
４端子ＰＥＴの動作様式は以下の通りである。駆動＋電極１０４と駆動−電極１０８との間の入力電圧は、常に正又はゼロとすることができる。これがゼロのとき、ＰＥ材料１０６は変位しておらず、ＰＲ材料１１４は圧縮されていないので、高い電気抵抗を与え、その結果、４端子ＰＥＴ１００は「オフ」である。駆動−電極１０８に対して駆動＋電極１０４に有意な正電圧が印加されたとき、ＰＥ材料１０６は、正ひずみを生じる。すなわち、ＰＥ材料１０６は、スタックに対して垂直な軸に沿って上方に膨張する。ＰＥ材料１０６の上方への膨張は、高ヤング率の絶縁体１１０を圧縮しようとするが、主たる効果は、より圧縮性のＰＲ材料１１４を圧縮することである。この圧縮作用は、周囲の高降伏強度材料１２０が検知２電極１１６の上部及び駆動＋電極１０４の底部の相対運動を強く拘束するので、効果的である。拘束されたスタックによるＰＲ材料１１４の機械的圧縮とＰＲ材料１１４の圧電抵抗応答との複合効果は、入力電圧がライン電圧ＶＤＤとして設計されている条件下で検知１電極−検知２電極インピーダンスを３−５桁低下させることである。ＰＥＴスイッチは、このとき「オン」になる。
【００３２】
例示的な実施形態の利点を例証する実施例
４端子ＰＥＴが適切であり得る回路の例を図３から図９に示す。
【００３３】
図３Ａは、ＰＥＴ反転回路を示し、これは、ＣＭＯＳ反転回路と大まかに類似した設計を有する。この反転回路の記号を図３Ｂに示す。駆動端子が検知端子から電気的に隔離されているので、上部ＰＥＴが下部ＰＥＴの駆動検知（ｄｒｉｖｅ  ｓｅｎｓｅ）とは反対の駆動検知でオンになる要件は、駆動端子間接続（ｄｒｉｖｅ  ｃｏｎｎｅｃｔｉｏｎｓ）により直接的に達成される。一方向分極処理の利便性は維持され、その一方で、ｐチャネルＦＥＴ及びｎチャネルＦＥＴの等価物は、駆動端子間接続の検知だけで実装される。
【００３４】
図４Ａは、非反転バッファであり、単に入力端子を交換し、他方の端子を接地又はＶＤＤに適宜接続することにより極性を分極処理に対して保存することにより達成される。非反転回路の記号を図４Ｂに示す。この構成は、３端子ＰＥＴデバイスでは不可能であり、ＡＮＤ、ＯＲ又はＸＯＲ型回路を作製するように拡張することができる。この非反転バッファ及び論理回路は、論理を単純化することができるのみならず、出力と入力との間のミラー容量を排除することにより、速度を高め且つ電力散逸を削減することを可能にする。
【００３５】
図５は、４−ＮＡＮＤゲートを示し、これもまたＣＭＯＳ回路と大まかに類似した設計である。反転回路の場合と同様に、一方向分極処理の利便性は維持され、その一方で、ＰチャネルＦＥＴの等価物（上の２つのＰＥＴ）及びｎチャネルＦＥＴの等価物（下の２つのＰＥＴ）は、駆動端子間接続の検知だけで実装される。この回路では、直列ツリー入力の全てが接地を基準とすることができ、接地から離れた電源端子に起因するゲート電圧の縮退の問題が回避されるので、この回路はＣＭＯＳのＮＡＮＤゲートよりも有能である。ＣＭＯＳでは、この問題を避けるために並列接続されたｎ−ＦＥＴとｐ−ＦＥＴの対が相補型入力（パスゲート）と共に用いられることが多いが、これを単一の４端子ＰＥＴで置き換えることができる。
【００３６】
図６は、４端子ＰＥＴで実装される２トランジスタ型フリップフロップを示し、この回路は圧電素子（ｐｉｅｚｏｔｒｏｎｉｃｓ）では入手可能であるが、最も単純なフリップフロップでも４個のトランジスタを伴うＣＭＯＳでは入手できない。
【００３７】
３個のトランジスタを用いた最も単純な完全メモリセルを図７に示し、ここでもまた、４端子ＰＥＴの隔離された入力は、この回路の３端子ＰＥＴバージョンでは書込み動作中に生じる直列デバイスの入力極性の反転を回避する。これは、６トランジスタ型ＣＭＯＳ  ＳＲＡＭセルに匹敵する。セルへの書込みの容易さは、隔離されたゲート容量が完全に使用されるフィードバック経路を開路する、付加的な第４のトランジスタ（図８）によって大幅に強化される。これは、書込み経路と読出し経路を区別するために付加的なトランジスタが追加された８トランジスタ型ＣＭＯＳラッチに匹敵する。
【００３８】
論理ブロックは、論理素子のグループである。図９Ａのような４端子ＰＥＴを用いた論理ブロックは、異なる同相モード電圧基準に結びつけられた入力端子及び出力端子を有することができる。実際、入力端子の各対は、異なる電圧を基準とすることができる。これは、３端子ＰＥＴの実装では実現が非常に難しく且つ費用のかかるシステム構成を可能にする。例えば、図９Ｂでは、このような２つの論理ブロックが直列に配置されている。１つの例示的な実施形態において、１つの論理ブロックの出力を第２の論理ブロックの入力として用いることができる。２つの回路は、同じ電力供給電流を共用し、注意深く負荷のバランスをとることにより、電力供給電圧をこれらの間で分割することができる。隔離された入力は、２つのブロック間の通信を容易にする。組合せのインピーダンスは、等価な並列の組合せよりも４倍大きい。大量の電力を非常に低い電圧で供給することは非常に難しく、４端子ＰＥＴは、上述の例を敷衍して、負荷をより高い電圧及びより低い電流に変えることを可能にする。
【００３９】
４端子ＰＥＴの製造方法
図１０から図２６は、図２Ａに示すような４端子ＰＥＴを形成する方法を示す。図１０から図２６の各々において、「Ａ」図は、製作中のデバイスの平面図を表し、一方「Ｂ」図は、製作中のデバイスの側面からみた断面図を表す。
【００４０】
最初に図１０Ａ及び図１０Ｂを参照すると、駆動＋電極３０２に適した材料をブランケット堆積させ、例えば反応性イオンエッチング（ＲＩＥ）を利用して、リソグラフィプロセスでパターン付けする。図１０Ｂでよく分かるような例示的な実施形態において、ＳＴＯ３０４及びＳＲＯ３０６の２つの膜を逐次的に堆積させ、パターン付けして、駆動＋電極３０２を形成する。ＳＴＯ３０４は、その上にＳＲＯ３０６をエピタキシャルに堆積することができる基板を作り出す。ＳＴＯ３０４は、駆動＋電極３０２の導電性に実質的に寄与するものではない。基板３０８は、上述のいずれかの半導体基板とすることができる。他の例示的な実施形態において、駆動＋電極３０２は、一層の材料のみからなるものとすることができる。
【００４１】
ここで図１１Ａ及び図１１Ｂを参照すると、ＰＥ膜をブランケット堆積させ、次いでリソグラフィでパターン付けし、ＲＩＥのようなプロセスでエッチングして、ＰＥ材料３１０が形成される。ＰＥ材料３１０の分極処理は、その後でＰＥ材料３１０に電圧及び熱をかけることにより行うことができる。
【００４２】
その後、図１２Ａ及び図１２Ｂに示すように、非晶質シリコン３１２を堆積させ、次いでＰＥ材料３１０上で停止する化学的機械的研磨（ＣＭＰ）プロセスにより平坦化することができる。
【００４３】
次にビア開口部３１５を、非晶質シリコン３１２内に、ＰＥ材料３１０に隣接して、但しＰＥ材料３１０から離間して形成する。引き続き、適切な金属をブランケット堆積させ、パターン付けして、駆動−電極３１４、並びに駆動＋電極３０２に接続したビア及び配線ライン３１６を図１３Ａ及び図１３Ｂに示すように形成する。金属は、上述のいずれかの電極材料とすることができる。
【００４４】
ここで図１４Ａ及び図１４Ｂを参照すると、追加の非晶質シリコン３１２を堆積させ、駆動−電極３１４及び配線ライン３１６上で停止するＣＭＰプロセスにより平坦化する。
【００４５】
追加の非晶質シリコン３１２を堆積させ、ビア開口部３１８を形成して駆動−電極３１４を露出させる。次いで絶縁体膜をブランケット堆積させ、ビア開口部３１８を充填して絶縁体３２０を形成する。絶縁体膜３２０を、図１５及び図１５Ｂに示すように、非晶質シリコン３１２上で停止するＣＭＰプロセスで平坦化することができる。
【００４６】
図１６Ａ及び図１６Ｂにおいて、ビア開口部３２２を開口して配線ライン３１６を露出させ、ビア開口部３２４を開口して駆動−電極３１４を露出させる。絶縁体３２０をブロックし、次いで金属をブランケット堆積させてビア開口部３２２、３２４を充填し、配線ライン３１６に接するビア３２６及び駆動−電極３１４に接するビア３２８を形成する。上述のいずれかの電極金属をここで用いることができる。ビア３２６、３２８のための金属の堆積後、非晶質シリコン３１２上で停止するＣＭＰプロセスを行うことができる。
【００４７】
図１７Ａ及び図１７Ｂに示すように余分な非晶質シリコン３１２を除去するＲＩＥプロセスの後、図１８Ａ及び図１８Ｂに示すように、高降伏強度材料３３０をブランケット堆積させ、非晶質シリコン３１２上で停止するＣＭＰプロセスで平坦化する。
【００４８】
次に追加のメタライゼーションを堆積させ、図１９Ａ及び図１９Ｂに示すようにＲＩＥプロセスでパターン付けする。このパターン付けされたメタライゼーションは、配線ライン３３２、３３４及び３３６を形成する。配線ライン３３２は、ビア３２６、配線ライン３１６及び駆動＋電極３０２に接し、一方、配線ライン３３６は、ビア３２８及び駆動−電極３１４に接する。配線ライン３３４は、この後に堆積されるＰＲ材料に接するセンス１電極を形成することになる。
【００４９】
追加の非晶質シリコン３１２を堆積させ、次に図２０Ａ及び図２０Ｂに示すようにＣＭＰプロセスで平坦化する。追加の非晶質シリコン３１２が以前に堆積された領域に限定されるようにマスク又はブロッキング材料が存在しても良い（図示せず）。マスク又はブロッキング材料は、次いで平坦化の後で除去することができる。
【００５０】
ここで図２１Ａ及び図２１Ｂを参照して、ＰＲ材料を堆積させ、パターン付けして、ＰＲ材料３３８を形成する。その後、追加の非晶質シリコン３１２を堆積させ、ＣＭＰプロセスにより平坦化する。追加の非晶質シリコン３１２が以前に堆積された領域に限定されるようにマスク又はブロッキング材料が存在しても良い（図示せず）。マスク又はブロッキング材料は、次いで平坦化の後で除去することができる。
【００５１】
ここで図２２Ａ及び図２２Ｂを参照して、金属を堆積させ、パターン付けして、検知２電極３４０を形成する。その後、追加の非晶質シリコン３１２を堆積させ、ＣＭＰプロセスにより平坦化する。ここでもまた、追加の非晶質シリコン３１２が以前に堆積された領域に限定されるようにマスク又はブロッキング材料が存在しても良い（図示せず）。マスク又はブロッキング材料は、次いで平坦化の後で除去することができる。
【００５２】
追加の高降伏強度材料３３０をブランケット堆積させ、ＣＭＰプロセスによって平坦化して、図２３Ａ及び図２３Ｂに示される構造体を得る。
【００５３】
図２４Ａ及び図２４Ｂに示すように、高降伏強度材料３３０内のビア開口部をＲＩＥプロセスによって形成することができる。ビア開口部３４２は、駆動＋電極３０２に接するメタライゼーション３３２を露出させ、ビア開口部３４４は、駆動−電極３１４に接するメタライゼーション３３６を露出させ、ビア開口部３４６は、検知２電極３４０を露出させる。図２４Ｂには検知１電極３３４を露出させるためのもう１つのビア開口部が示されていないが、検知１電極３３４は、図２４Ａの高降伏強度材料３３０を通して見ることができる。図２４Ａ及び図２４Ｂは、下にある非晶質シリコン３１２を露出させるビア開口部３４８をさらに示す。次のプロセスステップにおいて、非晶質シリコン３１２を、ビア開口部３４８を通して除去することができる。
【００５４】
図２５Ａ及び図２５Ｂを参照すると、コンタクト３５０がビア開口部３４２内に形成されており、コンタクト３５２がビア開口部３４４内に形成されており、コンタクト３５４がビア開口部３４６内に形成されている。同様のやり方で、コンタクト３５６が、検知１電極３３４に接するように形成される。
【００５５】
非晶質シリコンは、４端子ＰＥＴから除去されることが好ましい。これは、非晶質シリコン３１２を、ビア開口部３４８を通じて二フッ化キセノン（ＸｅＦ２）に曝露することによって行うことができる。二フッ化キセノンは、閉鎖真空系における二フッ化キセノンガスの曝露を用いるエッチングプロセスであり、非晶質シリコンに対して非常に選択的であり、非晶質シリコンの非常に効果的な除去を行う。得られる構造体を図２６Ａ及び図２６Ｂに示す。
【００５６】
その後、図２６Ａ及び図２６Ｂに示す４端子ＰＥＴを含む半導体構造体は、従来の半導体の中間工程及び後工程処理を経て、半導体基板３０８上に半導体デバイスを形成することになる。
【００５７】
本開示を顧慮した当業者には、本明細書で具体的に説明された実施形態を越えた例示的な実施形態のその他の改変を本発明の趣旨から逸脱することなく行うことができることが自明であろう。従って、そのような改変は、添付の特許請求の範囲のみによって限定される本発明の範囲内にあるものとみなされる。
【符号の説明】
【００５８】
１０：３端子ＰＥＴ
１００：４端子ＰＥＴ
１０２、３０８：半導体基板
１０４、３０２：駆動＋電極
１０６、３１０：ＰＥ材料
１０８、３１４：駆動−電極
１１０、３２０：絶縁体
１１２、３３４：検知１電極
１１４、３３８：ＰＲ材料
１１６、３４０：検知２電極
１１８：間隙
１２０、３３０：高降伏強度材料
１２２、１２４、１２６、３５０、３５２、３５４、３５６：コンタクト
３１２：非晶質シリコン
３１５、３１８、３２２、３２４、３４２、３４４、３４６、３４８：ビア開口部
３１６、３３２、３３４、３３６：メタライゼーション（ビア及び配線ライン）
３２６、３２８：ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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