(57)【要約】  電離放射線による撮像のためにアクティブ検出マトリックスの行をアドレス指定する装置は、複数Ｎのピクセルの行ｎを有し、アドレス指定装置は、マトリックスもその上部に製造されている基板上に製造され、且つ、単一のＮ又はＰタイプの薄膜トランジスタ（ＴＦＴ）を主に有する。行アドレス指定装置は、マトリックスの対応する行における出力においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルをスイッチングするためのスイッチング信号（Ｓｎ）をその個々の出力において供給するのに適した複数のステージを有することが可能であり、且つ、それぞれのステージが入力ステージ（５０）及び出力ステージ（５１）を有し、入力ステージ（５０）は、出力ステージ（５１）用の起動信号（ＳＡｎ）を供給し、出力ステージ（５１）は、起動の際に、対応する行ｎ用の前記スイッチング信号（Ｓｎ）を供給することを特徴としている。
2014518039.tif 000002
【特許請求の範囲】
【請求項１】
電離放射線による撮像のために検出マトリックスの行をアドレス指定する装置であって、前記検出マトリックスは、複数Ｎのピクセルの行ｎを有すると共に基板上に製造され、前記アドレス指定装置も、前記基板上において、単一のＮ又はＰタイプの薄膜トランジスタＴＦＴから主に製造されており、且つ、前記検出マトリックスの対応する行においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルの間におけるスイッチングのためのスイッチング信号をその個々の出力において供給するのに適した複数のステージを有する、行アドレス指定装置において、
前記マトリックスの対応する行における出力においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルをスイッチングするためのスイッチング信号（Ｓｎ）をその個々の出力において供給するのに適した複数のステージを有することを特徴とし、且つ、それぞれのステージが入力ステージ（５０）及び出力ステージ（５１）を有し、前記入力ステージ（５０）は、前記出力ステージ（５１）用の起動信号（ＳＡｎ）を供給し、前記出力ステージ（５１）は、起動の際に、前記対応する行ｎ用の前記スイッチング信号（Ｓｎ）を供給することを特徴とする行アドレス指定装置。
【請求項２】
行ｎのそれぞれの入力ステージ（５０）は、前記起動出力（ＳＡｎ）においてクロック信号のパルスを送信する、前記入力ステージの出力トランジスタ（Ｔ３０）である、前記起動信号（ＳＡｎ）を回復する出力を有し、そのゲートは、前記入力ステージ（５０）の内部ノードに接続され、そのソースは、前記起動出力行（ＳＡｎ）にリンクされ、且つ、そのドレインは、第１クロック（Ｃｋ）の信号を受け取り、前記入力ステージ（Ｔ１０）の第１制御トランジスタは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートを事前充電するのに適しており、そのソースは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートに接続され、そのゲート及びそのドレインは、先行する行ｎ−１のステージの起動出力（ＳＡｎ−１）にリンクされ、前記入力ステージの第２制御トランジスタ（Ｔ２０）は、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートを放電するのに適しており、そのドレインは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートに接続されていることを特徴とする請求項１に記載の行アドレス指定装置。
【請求項３】
行ｎのそれぞれの出力ステージ（５１）は、前記出力（Ｓｎ）においてクロック信号のパルスを送信する、前記出力ステージの出力トランジスタ（Ｔ３１）である、前記行ｎの前記スイッチング信号（Ｓｎ）を回復する出力を有し、そのゲートは、前記出力ステージ（５１）の内部ノードに接続され、前記ソースは、前記出力ステージの前記出力（Ｓｎ）にリンクされ、且つ、前記ドレインは、第３クロック（Ｃｋ２）の信号を受け取り、前記出力ステージの第１制御トランジスタ（Ｔ１１）は、前記出力ステージの出力トランジスタ（Ｔ３１）のゲートを事前充電するのに適しており、そのソースは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートに接続され、そのゲート及びそのドレインは、前記入力ステージ（５０）の前記起動出力（ＳＡｎ）にリンクされ、前記出力ステージの第２制御トランジスタ（Ｔ２１）は、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートを放電するのに適しており、そのドレインは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートに接続されていることを特徴とする請求項１又は２に記載の行アドレス指定装置。
【請求項４】
前記入力ステージの補償コンデンサ（Ｃ１０）は、第２クロック（Ｃｋ１）の信号の間に、前記第１クロック（Ｃｋ）の信号に対して位相対立関係を有するように、構成されていることを特徴とする請求項３に記載の行アドレス指定装置。
【請求項５】
前記入力ステージのステップアップコンデンサ（Ｃ２０）は、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートとソースの間において接続されていることを特徴とする請求項３又は４に記載の行アドレス指定装置。
【請求項６】
前記入力ステージの放電トランジスタ（Ｔ４０）は、前記入力ステージ（５０）の出力において前記起動出力（ＳＡｎ）に接続され、そのゲートは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のゲートと、前記次のステージｎ＋１の前記起動出力信号（ＳＡｎ＋１）と、にリンクされていることを特徴とする請求項３乃至５の何れか一項に記載の行アドレス指定装置。
【請求項７】
前記出力ステージの補償コンデンサ（Ｃ１１）は、第４クロック（Ｃｋ３）の信号の間に、前記第３クロック（Ｃｋ２）の信号に対して位相対立関係を有するように、構成されていることを特徴とする請求項３乃至６の何れか一項に記載の行アドレス指定装置。
【請求項８】
前記出力ステージのステップアップコンデンサ（Ｃ２１）は、前記出力ステージの前記出力トランジスタ（Ｔ３０）のゲートとソースの間において接続されていることを特徴とする請求項３乃至７の何れか一項に記載の行アドレス指定装置。
【請求項９】
前記出力ステージの放電トランジスタ（Ｔ４１）は、前記出力ステージ（５１）の前記出力（Ｓｎ）に接続され、そのゲートは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のゲートと、前記次のステージｎ＋１の前記起動出力信号（ＳＡｎ＋１）と、にリンクされていることを特徴とする請求項３乃至８の何れか一項に記載の行アドレス指定装置。
【請求項１０】
行ｎのそれぞれの入力及び出力ステージ（５０、５１）は、前記トランジスタのすべてをその遮断された状態に設定するように構成されたリセットスイッチを有することを特徴とする請求項１乃至９の何れか一項に記載の行アドレス指定装置。
【請求項１１】
前記リセットスイッチは、リセットトランジスタ（ＴＲ）によって形成され、前記入力ステージ（５０）のリセットトランジスタ（ＴＲ）は、リセット信号のパルスによって制御されるゲートを有し、そのソースは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のソースに接続され、且つ、そのドレインは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のドレインに接続されている請求項１０に記載の行アドレス指定装置。
【請求項１２】
前記リセットスイッチは、リセットトランジスタ（ＴＲ）によって形成され、前記出力ステージ（５１）のリセットトランジスタ（ＴＲ）は、リセット信号のパルスによって制御されるゲートを有し、そのソースは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のソースに接続され、且つ、そのドレインは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のドレインに接続されている請求項１０又は１１に記載の行アドレス指定装置。
【請求項１３】
行ｎのそれぞれの出力ステージ（５１）は、前記スイッチング信号（Ｓｎ）にＬｏｗレベルを課すように構成された行リセットスイッチを有することを特徴とする請求項３乃至１２の何れか一項に記載の行アドレス指定装置。
【請求項１４】
前記行リセットスイッチは、そのゲートを介して行リセット信号によって制御される行リセットトランジスタ（ＴＬ）によって形成され、そのドレインは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のソースに接続され、そのソースは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）の、前記入力ステージの前記放電トランジスタ（Ｔ４０）の、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）の、且つ、前記出力ステージの前記放電トランジスタ（Ｔ４１）の、ソースに接続されている請求項１３に記載の行アドレス指定装置。
【請求項１５】
行ｎのそれぞれの出力ステージ（５１）は、前記検出マトリックスにＨｉｇｈ又はＬｏｗレベルを課すように構成されたマトリックスリセットスイッチを有することを特徴とする請求項３乃至１４の何れか一項に記載の行アドレス指定装置。
【請求項１６】
前記マトリックスリセットスイッチは、そのゲート及びそのドレインを介してマトリックスリセット信号によって制御されるマトリックスリセットトランジスタ（ＴＬＯＮ）によって形成され、そのソースは、前記出力ステージの出力トランジスタ（Ｔ３１）のソースに接続されている請求項１５に記載の行アドレス指定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブ検出マトリックスの行の制御に適した制御回路の行アドレス指定装置に関する。例えば、本発明は、特に、例えば、ＴＦＴ（薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））タイプのプレートなどのＸ線を使用した電離放射線撮像装置における検出目的に使用されるアクティブマトリックスに適用される。
【背景技術】
【０００２】
例えば、検出器組立体上における入射放射線を表す画像を取得できるようにするＴＦＴタイプのプレートなどのアクティブ検出マトリックスは、行と列の形態において構成された複数の電気光学セルを有する。電離放射線撮像用途において、検出器組立体は、このような検出マトリックスを有することが可能であり、これにより、検出器組立体上における入射放射線を表す画像を取得することが可能になる。この構成のそれぞれのセルは、スイッチング装置によって制御することが可能であり、且つ、例えば、セルを支持する２つの電極を介して印加される電界の印加により、制御することができる。一般に、スイッチング装置、電極、及びセルから構成された組立体を「ピクセル」と表記している。スイッチング装置は、例えば、スイッチングトランジスタによって形成することができる。例えば、マトリックスのそれぞれの行をピクセルの行のスイッチングトランジスタのゲートに接続することができる。この結果、それぞれのフレームごとに、順番に、次々に、マトリックスの行の走査の方向において、フレームの持続時間の一部分に対応した行選択時間において、行を選択し、これにより、例えば、電極上の電圧などの適切な信号を行のピクセルに印加することができる。従って、行の選択は、対応する行選択時間における、ピクセルの対応する行のスイッチング装置の導通状態を制御するＨｉｇｈレベル信号の印加に対応している。行選択時間外においては、スイッチング装置は、適切なＬｏｗレベル信号の印加により、遮断された状態に維持される。例えば、スイッチング装置がトランジスタであり、且つ、印加される信号が電圧である際には、Ｈｉｇｈレベルに対応した、且つ、従って、スイッチングトランジスタの導通状態に対応した電圧を表記するためにＶＧｏｎを使用し、且つ、Ｌｏｗレベル及びスイッチングトランジスタの遮断された状態に対応した電圧を表記するためにＶＧｏｆｆを使用することが通常のやり方である。
【０００３】
それ自体が従来技術において知られている方式により、行は、１つ又は複数のシフトレジスタを直列に有する制御回路によって制御することが可能であり、シフトレジスタのそれぞれは、複数のカスケード接続されたステージを有し、それぞれのステージは、例えば、垂直走査において、行の選択シーケンスに従ってマトリックスの対応する行における出力においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルをスイッチングするのに適している。制御回路は、集積回路の形態において実装することが可能であり、１つの且つ同一の集積回路が、例えば、マトリックスの複数の行用の複数の制御回路を有することができる。集積回路は、例えば、マトリックスの外部に位置することが可能であり、且つ、例えば、曲がり易いリボンケーブルによるなどのように、有線手段により、マトリックスに対して接続することができる。集積回路は、例えば、曲がり易いリボンケーブル上において直接的に取り付けることが可能であり、曲がり易いリボンケーブルは、これらの集積回路を、マトリックスにのみならず、制御及び電源回路にも、接続する。但し、このようなシステムは、複雑な製造方法が必要とされるという欠点を有しており、且つ、製造方法のすべてのステップにリンクされた多数の潜在的な欠陥に起因し、多数の修復作業のみならず、組立の際に多数のチェックを必要としている。曲がり易いリボンケーブル上に配置された集積制御回路を有する既存のシステムの一例については、後程、図１を参照して詳述する。
【０００４】
既知のアドレス指定システムに伴う更なる欠点は、行を次々にアドレス指定する必要があるが、行をアドレス指定しないことが許されていないという点にあり、即ち、行は、次々にアドレス指定され、且つ、２つの連続した行のアドレス指定の間に休止が存在しておらず、この点は、潜在的に、マトリックスが検出目的のために使用される際に、特に不都合であり、検出目的の場合には、プレートのピクセルに由来する電荷の蓄積時間を許容する必要がある。更には、これらのシステムは、固定されたアドレス指定メカニズムに従ってすべてのマトリックスがアドレス指定されることを必要としており、現状では、例えば、プレートを検出目的のために使用する一般的な使用法においては、特に、操作者又は医師が、しばしば、撮像されたシーンの特定の部分を所謂「ズーム」操作によって改善された精度で観察しようとするＸ線撮像用途の環境においては、プレートのすべてをアドレス指定することは、実際に、無意味であり、場合によっては、不都合ですらあろう。
【０００５】
米国特許第５，５３６，９３２号明細書は、２次元画像検出マトリックス用のポリシリコンマルチプレクサについて記述している。
【０００６】
英国特許出願公開第２，３１７，７４２号明細書は、撮像装置について記述している。
【０００７】
米国特許出願公開第２００２／１７２３２７号明細書は、走査Ｘ線生成器用の放射線画像検出システムについて記述している。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的の１つは、小型で丈夫な構造を有し、基本的に単一のＮ又はＰタイプのＴＦＴトランジスタを有するＴＦＴプレートなどの電離放射線撮像用のアクティブ検出マトリックス用の制御回路を提案することにより、少なくとも上述の欠点を軽減することにある。
【０００９】
本発明の特定の特徴によれば、２つのステージにおいてマトリックスの行をアドレス指定することにより、２つの連続した行のアドレス指定の間に時間ウィンドウを提供することができる。
【００１０】
本発明の利点の１つは、後述する本発明の実施形態のうちの１つによるアドレス指定装置が、特定の行をアドレス指定しないという可能性を提供することにより、システムの全体速度及び効率性を増大させるという点にある。
【００１１】
本発明の別の利点は、本発明の実施形態のうちの１つによる行アドレス指定装置が、行の有利なリセットを伴って処理を進める可能性を提供しているという点にある。
【課題を解決するための手段】
【００１２】
この目的のために、本発明の主題は、電離放射線による撮像のために検出マトリックスの行をアドレス指定する装置であって、検出マトリックスは、複数Ｎのピクセルの行ｎを有すると共に基板上に製造され、アドレス指定装置も、前記基板上において、主に単一のＮ又はＰタイプの薄膜トランジスタから製造されており、アドレス指定装置は、検出マトリックスの対応する行においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルの間におけるスイッチングのためのスイッチング信号をその個々の出力において供給するのに適した複数のステージを有し、且つ、マトリックスの対応する行における出力においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルの間におけるスイッチング用のスイッチング信号をその個々の出力において供給するのに適した複数のステージを有することを特徴とし、且つ、それぞれのステージが入力ステージ及び出力ステージを有し、入力ステージは、出力ステージ用の起動信号を供給し、且つ、出力ステージは、起動の際に、対応する行ｎ用の前記スイッチング信号を供給することを特徴としている。
【００１３】
本発明の一実施形態においては、行ｎのそれぞれの入力ステージは、起動出力においてクロック信号のパルスを送信する、入力ステージの出力トランジスタである、起動信号を回復する出力を有し、そのゲートは、入力ステージの内部ノードに接続され、そのソースは、起動出力行にリンクされ、且つ、そのドレインは、第１クロックの信号を受け取り、入力ステージの第１制御トランジスタは、入力ステージの出力トランジスタのゲートを事前充電するのに適しており、そのソースは、入力ステージの出力トランジスタのゲートに接続され、そのゲート及びそのドレインは、先行する行のステージの起動出力にリンクされ、入力ステージの第２制御トランジスタは、入力ステージの出力トランジスタのゲートを放電するのに適しており、そのドレインは、入力ステージの出力トランジスタのゲートに接続されている。
【００１４】
本発明の一実施形態においては、行ｎのそれぞれの出力ステージは、出力においてクロック信号のパルスを送信する、出力ステージの出力トランジスタである、行ｎのスイッチング信号を回復する出力を有することが可能であり、そのゲートは、出力ステージの内部ノードに接続され、ソースは、出力ステージの出力にリンクされ、且つ、ドレインは、第３クロックの信号を受け取り、出力ステージの第１制御トランジスタは、出力ステージの出力トランジスタのゲートを事前充電するのに適しており、そのソースは、出力ステージの出力トランジスタのゲートに接続され、そのゲート及びそのドレインは、入力ステージの起動出力にリンクされ、出力ステージの第２制御トランジスタは、出力ステージの出力トランジスタのゲートを放電するのに適しており、そのドレインは、出力ステージの出力トランジスタのゲートに接続されている。
【００１５】
本発明の一実施形態においては、入力ステージの補償コンデンサは、第２クロックの信号の間に、前記第１クロックの信号に対して位相対立関係を有するように、構成することができる。
【００１６】
本発明の一実施形態においては、入力ステージのステップアップコンデンサは、入力ステージの出力トランジスタのゲートとソースの間において接続することができる。
【００１７】
本発明の一実施形態においては、入力ステージの放電トランジスタは、入力ステージの出力における起動出力に接続することが可能であり、そのゲートは、入力ステージの第２制御トランジスタのゲートに、且つ、次のステージｎ＋１の起動出力信号に、リンクされている。
【００１８】
本発明の一実施形態においては、出力ステージの補償コンデンサは、第４クロックの信号の間に、前記第３クロックの信号に対して位相対立関係を有するように、構成することができる。
【００１９】
本発明の一実施形態においては、出力ステージのステップアップコンデンサは、出力ステージの出力トランジスタのゲートとソースの間において接続することができる。
【００２０】
本発明の一実施形態においては、出力ステージの放電トランジスタは、出力ステージの出力に接続することが可能であり、そのゲートは、出力ステージの第２制御トランジスタのゲートに、且つ、次のステージの起動出力信号に、リンクされている。
【００２１】
本発明の一実施形態においては、行ｎのそれぞれの入力及び出力ステージは、すべてのトランジスタをその遮断された状態に設定するように構成されたリセットスイッチを有することができる。
【００２２】
本発明の一実施形態においては、リセットスイッチは、リセットトランジスタによって形成することが可能であり、入力ステージのリセットトランジスタは、リセット信号のパルスによって制御されるゲートを有し、そのソースは、入力ステージの第２制御トランジスタのソースに接続され、且つ、そのドレインは、入力ステージの第２制御トランジスタのドレインに接続されている。
【００２３】
本発明の一実施形態においては、リセットスイッチは、リセットトランジスタによって形成され、出力ステージのリセットトランジスタは、リセット信号のパルスによって制御されるゲートを有し、そのソースは、出力ステージの第２制御トランジスタのソースに接続され、且つ、そのドレインは、出力ステージの第２制御トランジスタのドレインに接続されている。
【００２４】
本発明の一実施形態においては、行ｎのそれぞれの出力ステージは、Ｌｏｗレベルをスイッチング信号に課すように構成された行リセットスイッチを有することができる。
【００２５】
本発明の一実施形態においては、行リセットスイッチは、そのゲートを介して行リセット信号によって制御される行リセットトランジスタによって形成することが可能であり、そのドレインは、出力ステージの出力トランジスタのソースに接続され、そのソースは、入力ステージの第２制御トランジスタの、入力ステージの放電トランジスタの、出力ステージの第２制御トランジスタの、且つ、出力ステージの放電トランジスタの、ソースに接続されている。
【００２６】
本発明の一実施形態においては、行ｎのそれぞれの出力ステージは、Ｈｉｇｈ又はＬｏｗレベルを検出マトリックスに課すように構成されたマトリックスリセットスイッチを有することができる。
【００２７】
本発明の一実施形態において、マトリックスリセットスイッチは、そのゲート及びそのドレインを介してマトリックスリセット信号によって制御されるマトリックスリセットトランジスタによって形成することが可能であり、そのソースは、出力ステージの出力トランジスタのソースに接続されている。
【００２８】
本発明の別の主題は、複数ｎの行として構成されたピクセルのマトリックスを有する集積回路であり、これらの行は、本明細書に記述されている実施形態のいずれかによる行アドレス指定装置の複数ｎの出力ステージによってアドレス指定され、この行アドレス指定装置も、集積回路内に製造されている。
【００２９】
本発明のその他の特徴及び利点については、添付の図面を参照して、且つ、一例として、付与されている説明を参照することにより、明らかとなろう。
【図面の簡単な説明】
【００３０】
【図１】既知の一実施形態によるアクティブディスプレイマトリックス及び関連する制御回路を有する既存のシステムの全体構造を示す図である。
【図２】既知の実施形態によるアクティブディスプレイマトリックス及び関連する制御回路を有する既存の集積構造のシステムの全体構造を示す図である。
【図３】既知の実施形態によるディスプレイマトリックスの行アドレス指定装置のステージを形成するレジスタの構造を示す電気回路図である。
【図４】図３によって示されている行アドレス指定装置の動作を示すタイミング図である。
【図５】本発明の一実施形態による行アドレス指定装置のステージの構造を示す電気回路図である。
【図６】本発明の一実施形態による行アドレス指定装置の動作を示すタイミング図である。
【発明を実施するための形態】
【００３１】
図１は、それ自体が既知である一実施形態によるアクティブディスプレイマトリックス及び関連する制御回路を有する既存のシステムの全体構造を示す図を示している。
【００３２】
それ自体が既知である技法によれば、マトリックス１０は、マトリックス１０の列を制御する複数の列制御回路又は電荷蓄積回路又は列アドレッサ１１に、且つ、複数の行アドレッサ１２に、リンクすることができる。アドレッサ１１、１２は、一方において、曲がり易いリボンケーブル１４を介して１つ又は複数の電子基板１３にリンクすることが可能であり、且つ、他方において、こちらも曲がり易いリボンケーブル１４を介してマトリックス１０にリンクすることができる。１つの且つ同一の列アドレッサ１１は、マトリックス１０の１つの又は複数の列を制御することが可能であり、同様に、１つの且つ同一の行制御回路１２も、１つの又は複数の行を制御することができる。既知の一実施形態においては、アドレッサ１１、１２は、例えば、電子基板１３に且つマトリックス１０にこれらのアドレッサを両方の側においてそれぞれリンクしている単一の曲がり易いリボンケーブル上において直接的に取り付けることができる。
【００３３】
図２は、既知の一実施形態によるアクティブディスプレイマトリックス及び関連する制御回路を有する既存の集積構造のシステムの全体構造を示す図を示している。
【００３４】
ディスプレイマトリックス２０は、例えば、それ自体の構造内に統合された行アドレッサ２２を収容することができる。図２に示されている例においては、列アドレッサ２１は、マトリックス２０の外部の集積回路であってもよく、且つ、図１を参照して前述した例示用の実施形態に類似した方式により、曲がり易いリボンケーブル２４により、マトリックスに対して接続することができる。又、列アドレッサ２１は、マトリックス２０の構造内において統合することもできる。又、曲がり易いリボンケーブル２５は、行アドレッサ２２を電子基板２３にリンクすることもできる。集積効果を増進するために、例示用の一実施形態においては、行アドレッサ２２は、マトリックス２０の両方の側に配置することができる。
【００３５】
本発明は、例えば、アモルファスシリコン（ａ−Ｓｉ）、ＴＦＴ、多結晶質シリコン、有機半導体、アモルファスガリウムインジウム亜鉛酸化物（Ｇａ２Ｏ３−Ｉｎ２Ｏ３−ＺｎＯ）タイプからなる基板上における層の堆積による半導体電子装置の製造を可能にする技術に従って製造された集積構造の利用を提案し、これらの半導体装置は、基本的に、単一のタイプの、即ち、Ｐタイプ又はＮタイプの、ＴＦＴトランジスタであり、例えば、集積構造は、例えば、Ｘ線撮像装置などの撮像装置において使用される、検出マトリックスの行をアドレス指定する装置を形成している。このような実装形態は、小型化及び製造費用の観点において利益を提供する。又、このような実装形態によれば、実際に、行が切断されるか又は部分的に切断されている場合に、効率性の観点における利益が実現され、いずれにしても、両方の側に行アドレッサを有するという事実により、行のすべてをアドレス指定することが可能になる。
【００３６】
本発明によって得られる別の利点は、本発明によれば、特定の行をアドレス指定することが可能になり、この目的のためには、多数のコマンドが不要であるという事実にあり、既知の行アドレス指定装置は、特定の行のアドレス指定を実現してはおらず、又は、さもなければ、使用される行の数に依存したいくつかのコマンドを必要としている。
【００３７】
図３は、既知の一実施形態によるディスプレイマトリックスの行アドレス指定装置のステージを形成するレジスタの構造を示す電気回路図を示している。このような構造は、例えば、上述の仏国特許出願第２，７４３，６６２号明細書に記述されている。
【００３８】
行アドレス指定装置のステージｎを形成するシフトレジスタは、出力信号Ｓｎを回復する出力ラインを有することが可能であり、例えば、マトリックスがＮ個の行を有する場合には、それぞれの行ｎは、ステージｎと関連付けられており、Ｎ個のステージ１〜Ｎは、その個々の出力Ｓ１〜ＳＮを介して、それぞれの新しいフレームごとにクロックパルスを送信する行走査トリガ信号ＩＮによって形成される入力パルスを伝播させる。この結果、行１〜Ｎを次々に選択することができる。アドレス指定装置のステージｎは、出力Ｓｎにおいてクロック信号のパルスを送信する出力トランジスタＴ３を有することができる。出力トランジスタＴ３は、例えば、ＭＯＳＦＥＴという頭文字によって一般に呼称されているタイプの電界効果トランジスタである。更に詳しくは、出力トランジスタＴ３は、Ｎ−ＭＯＳという頭文字によって一般に表記されている所謂ｎタイプのＭＯＳＦＥＴトランジスタであってもよい。出力トランジスタＴ３のゲートは、アドレス装置のステージの内部ノードに接続することが可能であり、そのソースは、出力Ｓｎにリンクすることが可能であり、且つ、そのドレインは、第１クロックＣｋの信号を受け取ることができる。ステップアップコンデンサＣ２は、出力トランジスタＴ３のゲートとソースの間において接続することができる。第１制御トランジスタＴ１は、出力トランジスタＴ３のゲートを事前充電するのに適している。従って、第１制御トランジスタＴ１のソースは、出力トランジスタＴ３のゲートに接続されている。第１制御トランジスタＴ１のゲートは、先行する行ｎ−１のアドレス指定装置のステージｎ−１の出力Ｓｎ−１によって制御されている。マトリックスの第１行に対応するアドレス指定装置の第１ステージの第１制御トランジスタＴ１のゲートは、行走査トリガ信号ＩＮによって制御することができる。第１制御トランジスタＴ１のドレインは、独立した電圧に、又は、さもなければ、図２によって示されている例と同様に、第１制御トランジスタＴ１のゲートに、リンクすることができる。
【００３９】
第２制御トランジスタＴ２は、出力トランジスタＴ３のゲートを放電するのに適している。従って、第２制御トランジスタＴ２のドレインは、出力トランジスタＴ３のゲートに接続されている。第２制御トランジスタＴ２のゲートは、次のラインｎ＋１に対応するアドレス指定装置のステージｎ＋１の出力信号Ｓｎ＋１にリンクされている。最後の行Ｎに対応するアドレス指定装置のステージＮの制御トランジスタＴ２のゲートは、特定の信号によって制御することができる。第２制御トランジスタＴ２のソースは、例えば、電圧ＶＧｏｆｆにバイアスすることができる。補償コンデンサＣ１は、有利には、第２クロックＣｋ１の信号の間に、第１クロックＣｋの信号に対して位相対立関係を有するように、構成することができる。補償コンデンサＣ１により、出力トランジスタＴ３のドレインに印加される第１クロックＣｋの信号の切り替えの際の出力トランジスタＴ３のゲートとドレインの間の浮遊容量の影響を補償することができる。
【００４０】
有利には、行選択フェーズの末尾における出力Ｓｎの放電を促進するために、放電トランジスタＴ４を行アドレス指定装置のステージｎの出力Ｓｎに接続することができる。放電トランジスタＴ４のゲートは、第２制御トランジスタＴ２のゲートにリンクされている。
【００４１】
図４は、図３によって示されている行アドレス指定装置の動作を示すタイミング図を示している。
【００４２】
第１タイミング図４１は、フレームの送信に対応する期間における行走査トリガ信号ＩＮを表している。
【００４３】
第２タイミング図４２は、同一の期間における第１クロックＣｋの信号を表しており、第３タイミング図４３は、第２クロックＣｋ１の信号を表している。
【００４４】
第４タイミング図４４は、同一の期間における行アドレス指定装置の第１ステージの出力Ｓ１の信号を表しており、第５タイミング図４５は、行アドレス指定装置の第２ステージの出力Ｓ２の信号を表しており、第６タイミング図４６は、行アドレス指定装置のステージＮの出力信号ＳＮを表している。
【００４５】
様々なタイミング図４１〜４６によって表されている論理信号は、例えば、レベルＶＧｏｆｆに対応するＬｏｗレベル及びレベルＶＧｏｎに対応するＨｉｇｈレベルを有し、これらのレベルにより、トランジスタの遮断された状態と導通状態をそれぞれ制御することができる。
【００４６】
フレームの走査は、それぞれの新しいフレームごとにパルスを送信する信号ＩＮによってトリガされる。
【００４７】
この信号ＩＮのパルスは、第１ステージの出力Ｓ１において、次いで、行から行に、ステージ１〜Ｎの出力Ｓ２、Ｓ３、．．．、Ｓｎ、．．．ＳＮ上において「伝播」することになり、これにより、次々に、対応する行選択フェーズΔｔ１、Δｔ２、．．．Δｔｎ、．．．ΔｔＮにおいて、フレーム当たりに１つずつ、クロック信号のレートにおいて、マトリックスの行を選択することができる。
【００４８】
クロックＣｋ及びＣｋ１の信号の役割は、１つのステージから次のものにかけて交換され、例えば、ステージｎ−１及びｎ＋１において、第１クロックＣｋの信号を受け取るのは出力トランジスタＴ３であり、且つ、第２クロックＣｋ１の信号を受け取るのは、補償コンデンサＣ１である。
【００４９】
クロックＣｋ及びＣｋ１の信号は、相補的なものになっている。クロックパルスのＨｉｇｈレベルであるＶｇｏｎは、マトリックスのスイッチングトランジスタが、損失を伴うことなしに、例えば、ピクセルの電極に印加されるビデオ電圧レベルを充電し、行アドレス指定装置のステージの出力トランジスタＴ３の導通の、即ち、十分な導電性を有する、状態への切り替えを実現する能力を有するように、規定されている。
【００５０】
行ｎ−１の選択フェーズΔｔｎ−１は、時点ｔｎ−１において始まり、且つ、時点ｔｎにおいて終了する。行ｎの選択フェーズΔｔｎは、時点ｔｎにおいて始まり、且つ、時点ｔｎ＋１において終了し、以下同様である。
【００５１】
従って、図３及び図４を参照して説明した行アドレス指定装置の動作は、ラインが次々にアドレス指定されることを必要としており、なんらかの休止を２つの連続した行のアドレス指定の間において実行することはできない。更には、このような装置の動作は、マトリックスのすべての行をアドレス指定するという義務を課し、且つ、特定のラインがアドレス指定されないことを許容してはいない。
【００５２】
図５は、本発明の一実施形態による検出マトリックス用の行アドレス指定装置の構造を示す電気回路図を示している。
【００５３】
本発明は、ディスプレイマトリックスに対して適用される行アドレス指定装置を示す図１〜図４を参照して前述した集積構造を、例えば、Ｘ線撮像などの電離放射線撮像用の検出マトリックス用の行アドレス指定装置に適用することを提案する。本発明による行アドレス指定装置を形成する集積構造は、基本的に、単一のタイプの、即ち、Ｐタイプ、又は、さもなければ、Ｎタイプの、ＴＦＴトランジスタを有することが可能であり、Ｎタイプが、その相対的に良好な性能レベルの観点において、好ましいであろう。従って、後述するすべてのトランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよく、且つ、単一のＮ又はＰタイプであってもよい。
【００５４】
図５によって示されている構造は、行アドレス指定装置のそれぞれのステージｎが入力ステージ５０及び出力ステージ５１を有する有利な実施形態に対応している。行アドレス指定装置の１つのステージｎにおいて、入力及び出力ステージ５０、５１のそれぞれは、例えば、図３を参照して前述した行アドレス指定ステージｎ内に含まれている要素のほとんどを有する。本明細書において記述されている例示用の実施形態においては、マトリックスのそれぞれの行ｎは、アドレス指定装置のステージｎと関連付けられていることに留意されたい。但し、図面によって示されてはいない代替実施形態においては、所与の１つのステージが複数の行を制御するか、又は、さもなければ、特定の複数の行が１つのステージによって制御されてはいない行アドレス指定装置の構造を想定することができる。
【００５５】
従って、行アドレス指定装置のステージｎの入力ステージ５０は、出力において起動信号ＳＡｎを回復する出力ラインを有するシフトレジスタによって形成することができる。入力ステージ５０は、起動出力ＳＡｎにおいてクロック信号のパルスを送信する入力ステージの出力トランジスタＴ３０を有することができる。入力ステージの出力トランジスタＴ３０のゲートは、アドレス指定装置の入力ステージの内部ノードに接続することが可能であり、そのソースは、起動出力ＳＡｎにリンクすることが可能であり、且つ、そのドレインは、第１クロックＣｋの信号を受け取ることができる。入力ステージのステップアップコンデンサＣ２０は、入力ステージの出力トランジスタＴ３０のゲートとソースの間において接続することができる。入力ステージの第１制御トランジスタＴ１０は、入力ステージの出力トランジスタＴ３０のゲートを事前充電するのに適している。従って、入力ステージの第１制御トランジスタＴ１０のソースは、入力ステージの出力トランジスタＴ３０のゲートに接続されている。入力ステージの第１制御トランジスタＴ１０のゲート及びドレインは、先行する行ｎ−１のアドレス指定装置のステージｎ−１の起動出力ＳＡｎ−１によって制御されている。
【００５６】
入力ステージの第２制御トランジスタＴ２０は、入力ステージの出力トランジスタＴ３０のゲートを放電するのに適している。従って、入力ステージの第２制御トランジスタＴ２０のドレインは、入力ステージの出力トランジスタＴ３０のゲートに接続されている。入力ステージの補償コンデンサＣ１０は、有利には、第２クロックＣｋ１の信号の間に、第１クロックＣｋの信号に対して位相対立関係を有するように、構成することができる。
【００５７】
有利には、入力ステージの放電トランジスタＴ４０は、行アドレス指定装置のステージｎの入力ステージ５０の起動出力ＳＡｎに接続することができる。入力ステージの放電トランジスタＴ４０のゲートは、入力ステージの第２制御トランジスタＴ２０のゲートにリンクされ、これは、次のステージｎ＋１の起動出力信号ＳＡｎ＋１にもリンクされている。
【００５８】
同様に、行アドレス指定装置のステージｎの出力ステージ５１は、出力において信号Ｓｎを回復する出力ラインを有するシフトレジスタによって形成することができる。出力ステージ５１は、出力Ｓｎにおいてクロック信号のパルスを送信する出力ステージの出力トランジスタＴ３１を有することができる。出力ステージの出力トランジスタＴ３１のゲートは、アドレス指定装置の出力ステージの内部ノードに接続することが可能であり、そのソースは、出力Ｓｎにリンクすることが可能であり、且つ、そのドレインは、第３クロックＣｋ２の信号を受け取ることができる。出力ステージのステップアップコンデンサＣ２１は、出力ステージの出力トランジスタＴ３１のゲートとソースの間において接続することができる。出力ステージの第１制御トランジスタＴ１１は、出力ステージの出力トランジスタＴ３１のゲートを事前充電するのに適している。従って、出力ステージの第１制御トランジスタＴ１１のソースは、出力ステージの出力トランジスタＴ３１のゲートに接続されている。出力ステージの第１制御トランジスタＴ１１のゲート及びドレインは、アドレス指定装置のステージｎの入力ステージ５０の起動出力ＳＡｎによって制御されている。
【００５９】
出力ステージの第２制御トランジスタＴ２１は、出力ステージの出力トランジスタＴ３１のゲートを放電するのに適している。従って、出力ステージの第２制御トランジスタＴ２１のドレインは、出力ステージの出力トランジスタＴ３１のゲートに接続されている。出力ステージの補償コンデンサＣ１１は、有利には、第４クロックＣｋ３の信号の間に、第３クロックＣｋ２の信号に対して位相対立関係を有するように、構成することができる。第３及び第４クロックＣｋ２、Ｃｋ３の１つの特徴は、これらのデューティサイクルが異なってもよく、且つ、これらのＨｉｇｈレベルにおけるこれらの個々の期間の合計が、第１及び第２クロックＣｋ、Ｃｋ１の期間に対応しているという点にある。
【００６０】
有利には、出力ステージの放電トランジスタＴ４１は、行ｎの起動信号を供給する行アドレス指定装置のステージｎの出力ステージ５１の出力Ｓｎに接続することができる。出力ステージの放電トランジスタＴ４１のゲートは、出力ステージの第２制御トランジスタＴ２１のゲートにリンクされており、これは、次のステージｎ＋１の起動出力ＳＡｎ＋１にもリンクされている。
【００６１】
本発明の別の特定の特徴によれば、入力ステージ５０は、入力ステージのリセットトランジスタＴＲをも有し、そのゲートは、リセット信号のパルスによって制御されている。入力ステージのリセットトランジスタＴＲのソースは、入力ステージの第２制御トランジスタＴ２０のソースに接続することができる。入力ステージのリセットトランジスタＴＲのドレインは、入力ステージの第２制御トランジスタＴ２０のドレインに接続することができる。
【００６２】
同様に、出力ステージ５１も、出力ステージのリセットトランジスタＴＲを有し、このゲートは、入力ステージのリセットトランジスタのゲートと同様に、リセット信号のパルスによって制御されている。出力ステージのリセットトランジスタＴＲのソースは、それぞれ、出力ステージの第２制御トランジスタＴ２１の、且つ、出力ステージの放電トランジスタＴ４１の、ソースと、それぞれ、入力ステージの第２制御トランジスタＴ２０の、且つ、入力ステージの放電トランジスタＴ４０の、ソースに、接続することができる。出力ステージのリセットトランジスタＴＲのドレインは、出力ステージの第２制御トランジスタＴ２１のドレインに接続することができる。
【００６３】
従って、リセットパルスにより、入力ステージ５０及び出力ステージ５１に含まれている異なるトランジスタに対してその遮断された状態を課すことができる。
【００６４】
更には、出力ステージ５１は、行リセットトランジスタＴＬを有することができる。行リセットトランジスタＴＬは、特定の信号により、そのゲートを介して制御されている。行リセットトランジスタＴＬのドレインは、出力ステージの出力トランジスタＴ３１のソースに接続されている。行リセットトランジスタＴＬのソースは、トランジスタＴ２０、Ｔ４０、Ｔ２１、及びＴ４１のソースに接続することができる。ステージｎの行リセットトランジスタＴＬにより、行ｎ上の電圧をＬｏｗ状態に強制することができる。行リセットトランジスタＴＬにより、行上の、即ち、ステージのうちの出力ステージの出力における、電圧を制御することが可能であり、且つ、特に、「不感時間」において、低インピーダンス電圧を行に対して印加することができる。実際には、通常、例えば、Ｘ線検出器の駆動は、リセットフェーズを有しており、これには、Ｘ線の印加フェーズ、即ち、「Ｘウィンドウ」と、その後の読取りフェーズと、が後続している。Ｘウィンドウにおいては、Ｘ線は、フォトダイオード内において電子に変換され、Ｘウィンドウの持続時間は、相対的に長く、通常は、最大で３．２秒であり、従って、行リセットトランジスタＴＬにより、マトリックスのドリフトを回避することができる。
【００６５】
又、有利には、それぞれの出力ステージ５１は、例えば、マトリックスの完全なリセットを生成できるようにするマトリックスリセットトランジスタＴＬＯＮによって形成されたマトリックスリセットスイッチを有することもできる。マトリックスリセットトランジスタＴＬＯＮは、そのゲート及びそのドレインに印加されるマトリックスリセット信号によって制御することができる。マトリックスリセットトランジスタＴＬＯＮのソースは、出力ステージの出力トランジスタＴ３１のソースに接続することができる。マトリックスリセットトランジスタＴＬＯＮを制御するマトリックスリセット信号は、電圧ＶＧｏｆｆ又は起動電圧ＶＧｏｎであってもよい。マトリックスリセットトランジスタＴＬＯＮが有効になった際には、即ち、起動電圧ＶＧｏｎが印加された際には、その結果、起動電圧がマトリックスのすべてに対して印加される。
【００６６】
実際には、マトリックスの完全なリセットは、十分な持続時間にわたるマトリックスリセットトランジスタＴＬＯＮの起動と、これに続く行を電圧ＶＧｏｆｆに戻せるようにする行リセットトランジスタＴＬの起動により、規定されたシーケンスに従って生成することができる。
【００６７】
図５を参照して前述した行アドレス指定装置によって得られる１つの利点は、２つの連続した行のアドレス指定の間に休止の機会を提供することにより、行を２つのステージにおいてアドレス指定できるようになるという点にある。この利点は、特に、例えば、マトリックスが、例えば、医療撮像用途などの撮像用途用のセンサとして使用される際などのように、マトリックスのピクセルに由来する電荷を蓄積する必要があるシステムに行アドレス指定装置が挿入された際の主要な利点である。このようなケースにおいては、プレートの感度は、電荷蓄積時間の増大に伴って、益々向上する。更には、２つの連続した行のアドレス指定の間における休止により、あらゆるマトリックスの欠陥に対して相対的に安定した駆動が実現する。
【００６８】
行アドレス指定装置によって得られる別の利点は、必要に応じて、選択された行をアドレス指定しないようにできる可能性にある。この利点により、特定の行をアドレス指定しないようにすることができるようにすることにより、行アドレス指定装置が内蔵されたシステムの全体速度を増大させることができる。入力ステージ５０は、例えば、第１及び第２クロックＣｋ、Ｃｋ１の信号の周波数を必要とされる行まで増大させ、前記必要とされる行に到達した際に、第３及び第４クロックＣｋ２、Ｃｋ３の信号を再起動することにより、非常に迅速にアドレス指定することができる。このような動作モードは、例えば、上述のＸ線による撮像生成の環境において、ユーザーがシーンの特定のエリア上における「ズーム」の生成を所望する用途の場合に、特に有利であることを証明することができる。
【００６９】
行アドレス指定装置によって得られる別の利点は、複数のグループに分割されたマトリックスの複数の行の同時リセットを生成する可能性にあり、マトリックスの行のすべてが、行の異なるグループの連続的なリセットによってリセットされる。このような実施形態は、マトリックスが、例えば、Ｘ線撮像用のセンサとして使用されるプレートによって形成されている用途において特に有利であることを証明することが可能であり、且つ、特に、マトリックスの列導体上に誘発される電荷を低減することができる。このような実施形態は、具体的には、仏国特許出願第２，８６１，２４２号明細書に記述されている。
【００７０】
それぞれの行ごとに入力ステージ及び出力ステージを有する行アドレス指定装置によって得られる別の利点は、前記装置が、特に、大きなサイズのマトリックスを駆動するのに適しているという点にある。実際には、行当たりのステージの数は、依然として、２つに限定されており、且つ、所与のステージの電気回路図は、マトリックスのサイズとは無関係である。この特徴は、とりわけ、行の数が数千のレベルになる可能性がある医療撮像用途において、特に有利である。通常、行の数は、現在の要件に適合したサイズの場合には、３０００になる可能性がある。
【００７１】
図６は、本発明の一実施形態による行アドレス指定装置の動作を示すタイミング図を示している。
【００７２】
第１タイミング図６１は、フレームの送信に対応する期間における行走査トリガ信号ＩＮを表している。
【００７３】
第２タイミング図６２は、同一の期間における第１クロックＣｋの信号を表しており、第３タイミング図６３は、第２クロックＣｋ１の信号を表しており、第４タイミング図６４は、第４クロックＣｋ３の信号を表しており、第５タイミング図６５は、第３クロックＣｋ２の信号を表している。
【００７４】
起動出力の４つのタイミング図６６１、６６２、６６１００、６６１０１は、同一の期間における、行１、２、１００、及び１０１にそれぞれ対応した入力ステージの起動出力ＳＡ１、ＳＡ２、ＳＡ１００、及びＳＡ１０１上における信号を表している。
【００７５】
出力ステージの出力の４つのタイミング図６７１、６７２、６７１００、６７１０１は、同一の期間における、行１、２、１００、及び１０１にそれぞれ対応した出力ステージの出力Ｓ１、Ｓ２、Ｓ１００、及びＳ１０１上における信号を表している。
【００７６】
１１番目のタイミング図６８は、行アドレス指定装置の最後の出力ステージＮの出力ＳＮの信号を表している。
【００７７】
１２番目のタイミング図６９は、入力及び出力ステージのリセット信号ＴＲを表している。
【００７８】
第１３番目のタイミング図７０は、行リセット信号ＴＬを表している。
【００７９】
行をアドレス指定しなければならない際には、行１００、１０１、及びＮについて図６によって示されている例におけるように、行は、行アドレス指定装置の対応する出力ステージの出力Ｓｎを介してアドレス指定される。
【００８０】
図６に示されている例においては、行走査トリガ信号ＩＮが第１及び第２クロックＣｋ及びＣｋ１をトリガしている。これらのクロックは、交互に、上述のように、アドレス指定装置の入力ステージｎの出力における起動信号ＳＡｎのＨｉｇｈ状態への遷移を起動する。従って、図６に示されている例においては、すべての行１〜Ｎに対応する起動出力ＳＡｎが起動される。このようにして、しばしば「トークン」と呼ばれる「選択肢」が、行１〜Ｎのアドレス指定のために、採択される。
【００８１】
次いで、選択された行の実際のアドレス指定が、選択された行に対応した行アドレス指定装置の出力ステージの出力ＳｎのＨｉｇｈ状態への遷移を実現する第３及び第４クロックＣｋ２、Ｃｋ３を介して実行される。選択された行が行１００以降のものである図６に示されている例においては、第３及び第４クロックＣｋ２、Ｃｋ３は、行１００に対応した時点からのみ、即ち、第１クロックＣｋの又は第２クロックＣｋｌの１００個のパルスの後に、トリガされる。図６に示されている例においては、第４クロックＣｋ３の立ち上がりエッジは、起動出力ＳＡ１００の立ち上がりエッジと一致し、次いで、第４クロックＣｋ３の立下りエッジは、第３クロックＣｋ２の立ち上がりエッジと一致し、次いで、第３クロックＣｋ２の立下りエッジは、起動出力ＳＡ１００の立下りエッジと一致しており、以下同様である。
【００８２】
それぞれの行ごとに入力ステージ及び出力ステージを有する行アドレス指定装置によって得られる別の利点は、この行アドレス指定装置は、容量結合にリンクされた干渉現象から本質的に保護されているという点にある。行は、等価容量を有し、その値は、その行が収容しているピクセルの数によって左右される。この結果、この行は、後続の行ｎ＋１、ｎ＋２などの読取りの際に、容量結合によって妨害されることになり、その理由は、クロックがすべてのステージに継続的に印加されるためであり、且つ、ボルトを単位とするこれらの妨害は、行の等価容量に直接的に依存している。構造により、本発明による行アドレス指定装置は、クロックによって制御される持続時間にわたってＬｏｗレベルに対応する電圧を行ｎに課し、且つ、次いで、高インピーダンスンにおいてこの同一の行ｎを離脱する。従って、行が容量性であるほど、これらの行上のＬｏｗレベルに対応する電圧は安定する。更には、Ｌｏｗレベルに対応する電圧に対する妨害は、クロックと行の間の結合にリンクされている。それぞれの行ごとに単一のステージが存在している際に、結合は、１つのステージから別のものへの第１及び第２クロックＣｋ及びＣｋ１の間の反転に起因したパリティのために、大きい。第３及び第４クロックＣｋ２、Ｃｋ３の間の反転を有していない出力ステージを追加するという事実は、クロックと行の間の結合がもはやこのパリティの影響を受けないことを意味しており、且つ、従って、行は、均一に妨害される。従って、マトリックスが、列上に存在する信号の読取りが通常は存在する検出マトリックスである際には、行の妨害が、列上においても見出され、且つ、従って、信号の読取りに付加される。それぞれの行ごとの入力ステージ及び出力ステージの使用に起因した妨害の均一性により、それぞれの行ごとに単一のステージを使用することによって発生しうる空間的な視認性の影響を受けない相対的に良好な品質の画像を得ることが可能になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成26年6月4日(2014.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電離放射線による撮像のために検出マトリックスの行をアドレス指定する装置であって、前記検出マトリックスは、複数Ｎのピクセルの行ｎを有すると共に基板上に製造され、前記アドレス指定装置も、前記基板上において、単一のＮ又はＰタイプの薄膜トランジスタＴＦＴから主に製造され、且つ、マトリックスの対応する行における出力においてスイッチング装置に印加される信号のＨｉｇｈ及びＬｏｗレベルをスイッチングするためのスイッチング信号（Ｓｎ）をその個々の出力において供給するのに適した複数のステージｎを有する行アドレス指定装置であって、
前記マトリックスのそれぞれの行ｎがステージｎと関連付けられていること、且つ、それぞれのステージが入力ステージ（５０）及び出力ステージ（５１）を有し、前記入力ステージ（５０）は、前記出力ステージ（５１）用の起動信号（ＳＡｎ）を供給し、前記出力ステージ（５１）は、起動の際に、前記対応する行ｎ用の前記スイッチング信号（Ｓｎ）を供給することとを特徴とする行アドレス指定装置。
【請求項２】
行ｎのそれぞれの入力ステージ（５０）は、前記起動出力（ＳＡｎ）においてクロック信号のパルスを送信する、前記入力ステージの出力トランジスタ（Ｔ３０）である、前記起動信号（ＳＡｎ）を回復する出力を有し、そのゲートは、前記入力ステージ（５０）の内部ノードに接続され、そのソースは、前記起動出力行（ＳＡｎ）にリンクされ、且つ、そのドレインは、第１クロック（Ｃｋ）の信号を受け取り、前記入力ステージ（Ｔ１０）の第１制御トランジスタは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートを事前充電するのに適しており、そのソースは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートに接続され、そのゲート及びそのドレインは、先行する行ｎ−１のステージの起動出力（ＳＡｎ−１）にリンクされ、前記入力ステージの第２制御トランジスタ（Ｔ２０）は、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートを放電するのに適しており、そのドレインは、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートに接続されていることを特徴とする請求項１に記載の行アドレス指定装置。
【請求項３】
行ｎのそれぞれの出力ステージ（５１）は、前記出力（Ｓｎ）においてクロック信号のパルスを送信する、前記出力ステージの出力トランジスタ（Ｔ３１）である、前記行ｎの前記スイッチング信号（Ｓｎ）を回復する出力を有し、そのゲートは、前記出力ステージ（５１）の内部ノードに接続され、前記ソースは、前記出力ステージの前記出力（Ｓｎ）にリンクされ、且つ、前記ドレインは、第３クロック（Ｃｋ２）の信号を受け取り、前記出力ステージの第１制御トランジスタ（Ｔ１１）は、前記出力ステージの出力トランジスタ（Ｔ３１）のゲートを事前充電するのに適しており、そのソースは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートに接続され、そのゲート及びそのドレインは、前記入力ステージ（５０）の前記起動出力（ＳＡｎ）にリンクされ、前記出力ステージの第２制御トランジスタ（Ｔ２１）は、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートを放電するのに適しており、そのドレインは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のゲートに接続されていることを特徴とする請求項１又は２に記載の行アドレス指定装置。
【請求項４】
前記入力ステージの補償コンデンサ（Ｃ１０）は、第２クロック（Ｃｋ１）の信号の間に、前記第１クロック（Ｃｋ）の信号に対して位相対立関係を有するように、構成されていることを特徴とする請求項３に記載の行アドレス指定装置。
【請求項５】
前記入力ステージのステップアップコンデンサ（Ｃ２０）は、前記入力ステージの前記出力トランジスタ（Ｔ３０）のゲートとソースの間において接続されていることを特徴とする請求項３又は４に記載の行アドレス指定装置。
【請求項６】
前記入力ステージの放電トランジスタ（Ｔ４０）は、前記入力ステージ（５０）の出力において前記起動出力（ＳＡｎ）に接続され、そのゲートは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のゲートと、前記次のステージｎ＋１の前記起動出力信号（ＳＡｎ＋１）と、にリンクされていることを特徴とする請求項３乃至５の何れか一項に記載の行アドレス指定装置。
【請求項７】
前記出力ステージの補償コンデンサ（Ｃ１１）は、第４クロック（Ｃｋ３）の信号の間に、前記第３クロック（Ｃｋ２）の信号に対して位相対立関係を有するように、構成されていることを特徴とする請求項３乃至６の何れか一項に記載の行アドレス指定装置。
【請求項８】
前記出力ステージのステップアップコンデンサ（Ｃ２１）は、前記出力ステージの前記出力トランジスタ（Ｔ３０）のゲートとソースの間において接続されていることを特徴とする請求項３乃至７の何れか一項に記載の行アドレス指定装置。
【請求項９】
前記出力ステージの放電トランジスタ（Ｔ４１）は、前記出力ステージ（５１）の前記出力（Ｓｎ）に接続され、そのゲートは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のゲートと、前記次のステージｎ＋１の前記起動出力信号（ＳＡｎ＋１）と、にリンクされていることを特徴とする請求項３乃至８の何れか一項に記載の行アドレス指定装置。
【請求項１０】
行ｎのそれぞれの入力及び出力ステージ（５０、５１）は、前記トランジスタのすべてをその遮断された状態に設定するように構成されたリセットスイッチを有することを特徴とする請求項１乃至９の何れか一項に記載の行アドレス指定装置。
【請求項１１】
前記リセットスイッチは、リセットトランジスタ（ＴＲ）によって形成され、前記入力ステージ（５０）のリセットトランジスタ（ＴＲ）は、リセット信号のパルスによって制御されるゲートを有し、そのソースは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のソースに接続され、且つ、そのドレインは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）のドレインに接続されている請求項１０に記載の行アドレス指定装置。
【請求項１２】
前記リセットスイッチは、リセットトランジスタ（ＴＲ）によって形成され、前記出力ステージ（５１）のリセットトランジスタ（ＴＲ）は、リセット信号のパルスによって制御されるゲートを有し、そのソースは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のソースに接続され、且つ、そのドレインは、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）のドレインに接続されている請求項１０又は１１に記載の行アドレス指定装置。
【請求項１３】
行ｎのそれぞれの出力ステージ（５１）は、前記スイッチング信号（Ｓｎ）にＬｏｗレベルを課すように構成された行リセットスイッチを有することを特徴とする請求項３乃至１２の何れか一項に記載の行アドレス指定装置。
【請求項１４】
前記行リセットスイッチは、そのゲートを介して行リセット信号によって制御される行リセットトランジスタ（ＴＬ）によって形成され、そのドレインは、前記出力ステージの前記出力トランジスタ（Ｔ３１）のソースに接続され、そのソースは、前記入力ステージの前記第２制御トランジスタ（Ｔ２０）の、前記入力ステージの前記放電トランジスタ（Ｔ４０）の、前記出力ステージの前記第２制御トランジスタ（Ｔ２１）の、且つ、前記出力ステージの前記放電トランジスタ（Ｔ４１）の、ソースに接続されている請求項１３に記載の行アドレス指定装置。
【請求項１５】
行ｎのそれぞれの出力ステージ（５１）は、前記検出マトリックスにＨｉｇｈ又はＬｏｗレベルを課すように構成されたマトリックスリセットスイッチを有することを特徴とする請求項３乃至１４の何れか一項に記載の行アドレス指定装置。
【請求項１６】
前記マトリックスリセットスイッチは、そのゲート及びそのドレインを介してマトリックスリセット信号によって制御されるマトリックスリセットトランジスタ（ＴＬＯＮ）によって形成され、そのソースは、前記出力ステージの出力トランジスタ（Ｔ３１）のソースに接続されている請求項１５に記載の行アドレス指定装置。
【国際調査報告】
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