(57)【要約】  ソース内およびドレイン内において、III−Ｖ半導体中間層を使用することによってｎチャネル型トランジスタの接触抵抗を低減する方法が提示される。この点において、ソース領域とドレイン領域とを有するｎ型トランジスタと、前記トランジスタに隣接した第１の層間絶縁膜と、前記第１の層間絶縁膜を経由して前記ソース領域に達する溝部と、前記溝部内にある導電性のソース接触子であって、III−Ｖ半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子とを具備するデバイスが説明される。本明細書と特許請求の範囲においてはその他の実施形態も開示される。
2014506399.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とを有するｎ型トランジスタと、
前記トランジスタに隣接した第１の層間絶縁膜と、
前記第１の層間絶縁膜を経由して前記ソース領域に達する溝部と、
前記溝部内にある導電性のソース接触子であって、III−Ｖ半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子と、
を具備するデバイス。
【請求項２】
前記トランジスタは、フィンを含むマルチゲート型トランジスタであることを特徴とする、請求項１記載のデバイス。
【請求項３】
前記III−Ｖ半導体中間層は、前記フィンの上面と側壁面の上に位置することを特徴とする、請求項２記載のデバイス。
【請求項４】
前記III−Ｖ半導体中間層の厚みは、１ナノメートルから５０ナノメートルの間であることを特徴とする、請求項１記載のデバイス。
【請求項５】
第２の層間絶縁膜と、
前記第２の層間絶縁膜に隣接し、複数の導電性バイアスと複数の導電性結線を有する第１の金属蒸着層と、
前記第２の層間絶縁膜の上にある第３の層間絶縁膜と、
前記第３の層間絶縁膜に隣接し、複数の導電性バイアスと複数の導電性結線を有する第２の金属蒸着層とをさらに備え、
前記第１の金属蒸着層の前記複数の導電性バイアスと前記複数の導電性結線の少なくとも一部、および前記第２の金属蒸着層の前記複数の導電性バイアスと前記複数の導電性結線の少なくとも一部は、導電性のソース接触子と電気的に接続されていることを特徴とする、請求項１記載のデバイス。
【請求項６】
前記ソース領域は、基板上に盛り上がるようにして形成されたソース部分を備えることを特徴とする、請求項１記載の方法。
【請求項７】
前記基板上に盛り上がるようにして形成されたソース部分は、グループIVの材料から成ることを特徴とする、請求項６記載のデバイス。
【請求項８】
前記基板上に盛り上がるようにして形成されたソース部分は、ドーピングされた複合物質から成ることを特徴とする、請求項６記載のデバイス。
【請求項９】
前記III−Ｖ半導体中間層は、ＩｎＡｓ、ＧａＳｂおよびＧａＩｎＡｓＳｂＰから成る物質のグループの中から選択された複合物質により形成されることを特徴とする、請求項１記載のデバイス。
【請求項１０】
前記III−Ｖ半導体中間層は、ドーピングされた複合物質から成ることを特徴とする請求項１記載のデバイス。
【請求項１１】
接触子を製造する方法であって：
トランジスタを有する基板の上に誘電層を堆積させるステップ；
エッチング処理により、前記誘電層の中にソース領域にまで達する第１の開口部を生成するステップ；
前記ソース領域の上にIII−Ｖ半導体中間層を形成するステップ；
前記III−Ｖ半導体中間層の上に金属接触部を形成するステップであって、前記III−Ｖ半導体中間層が前記金属接触部を前記ソース領域から離隔している、ステップ；および、
前記第１の開口部の空隙を全て隈なく充填するステップであって、前記第１の開口部が充填された後も、前記金属接触部は、前記III−Ｖ半導体中間層によって前記ソース領域から離隔されている、ステップ；
を備える方法。
【請求項１２】
前記III−Ｖ半導体中間層の厚みは、１ナノメートルから５０ナノメートルの間であることを特徴とする、請求項１１記載の方法。
【請求項１３】
前記III−Ｖ半導体中間層は、複数の技法から成るグループの中から選択された技法を使用して形成されることを特徴とする請求項１１記載の方法であって、前記グループは：
有機金属気相エピタキシ（MOVPE:  Metallorganic  Vapor  Phase  Epitaxy）、有機金属化学気相堆積（MOCVD:  Metallorganic  Chemical  Vapor  Deposition）、分子線エピタキシ（MBE:  Molecular  Beam  Epitaxy）、有機金属分子線エピタキシ（MOMBE:  Metallorganic  Molecular  Beam  Epitaxy）、移行拡張分子線エピタキシ（MEE-MBE:  Migration  Enhanced  Molecular  Beam  Epitaxy）、原子層エピタキシ（ALE:  Atomic  Layer  Epitaxy）、原子層堆積（ALD:  Atomic  Layer  Deposition）および物理的気相成長法（PVD:  Physical  Vapor  Deposition）を含む、ことを特徴とする方法。
【請求項１４】
前記III−Ｖ半導体中間層を形成する処理には、アニーリング処理が含まれることを特徴とする、請求項１１記載の方法。
【請求項１５】
前記トランジスタはマルチゲート型トランジスタであり、前記III−Ｖ半導体中間層の上面と側壁面を設けるために、前記III−Ｖ半導体中間層が前記マルチゲート型トランジスタのフィンの上面と側壁面の上に形成されることを特徴とし、
前記金属接触部は、前記III−Ｖ半導体中間層の上面と側壁面の上に形成されることを特徴とする、請求項１１記載の方法。
【請求項１６】
ソース領域とドレイン領域とを有するトランジスタと、
ソース接触子と、
ドレイン接触子と、を具備し、
前記ソース接触子は、第１のIII−Ｖ半導体中間層によって前記ソース領域から離隔されることにより、前記ソース領域と直接には隣接しておらず、前記ドレイン接触子は、第２のIII−Ｖ半導体中間層によって前記ドレイン領域から離隔されることにより、前記ドレイン領域と直接には隣接していないことを特徴とする、デバイス。
【請求項１７】
前記トランジスタはマルチゲート型トランジスタであり、前記ソース領域は上面と側壁面とを有し、さらに、前記ドレイン領域は上面と側壁面とを有することを特徴とする、請求項１６記載のデバイス。
【請求項１８】
前記ソース領域は、基板の表面上に盛り上がるようにして形成されたソース部分を備え、前記ドレイン領域は、基板の表面上に盛り上がるようにして形成されたドレイン部分を備える、ことを特徴とする請求項１６記載のデバイス。
【請求項１９】
前記第１と第２のIII−Ｖ半導体中間層は、ＩｎＡｓ、ＧａＳｂおよびＧａＩｎＡｓＳｂＰから成る物質のグループの中から選択された複合物質により形成されることを特徴とする、請求項１６記載のデバイス。
【請求項２０】
前記トランジスタは、ｎ型でグループIVの材料から成るチャネル領域を有することを特徴とする、請求項１６記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル・トランジスタの接触抵抗を低減する方法に関する。
【背景技術】
【０００２】
集積回路の製造において、トランジスタのような電子デバイスは、ウェーハ上に形成され多数の金属蒸着層を使用して相互に接続される。当該技術分野において周知であるように、金属蒸着層は、バイアス部と相互接続部とを含み、それらは、複数の当該電子デバイスを相互接続するための電気的な経路として機能する。接触部は、当該バイアス部と相互接続部とを当該電子デバイスに接続する。
【発明の概要】
【０００３】
本発明に係る電子デバイスは、ソース領域とドレイン領域とを有するｎ型トランジスタと、前記トランジスタに隣接した第１の層間絶縁膜と、前記第１の層間絶縁膜を経由して前記ソース領域に達する溝部と、前記溝部内にある導電性のソース接触子であって、III−Ｖ半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子と、を具備する構成を採る。
【図面の簡単な説明】
【０００４】
【図１】導電性の金属接触子が接触される領域からIII−Ｖ半導体中間層によって離隔されている電気的接触子を有する電子デバイスを図示する垂直断面図。
【図２】図１において図示した電子デバイスを製造する際に使用することが可能な一つの方法を例示するフローチャート。
【図３】トランジスタ上に堆積された第１のＩＬＤ層を図示する垂直断面図
【図４】第１のＩＬＤ層の中に形成される溝部を図示する垂直断面図
【図５】溝部の中に堆積されるIII−Ｖ半導体中間層を図示する垂直断面図
【図６】III−Ｖ半導体中間層の上に堆積される導電層を図示する垂直断面図
【図７】充填材を図示する垂直断面図
【図８】追加のＩＬＤ層と導電層を図示する垂直断面図
【図９】多数のゲート・トランジスタを等角図法により図示する図
【図１０】第１のＩＬＤ層を図示し、フィンのソース領域部分を通る面を断面とする垂直断面図
【図１１】第１のＩＬＤ層の中に形成される溝部を図示する垂直断面図
【図１２】フィンのソース領域の上面および側壁面の上に形成されたIII−Ｖ半導体中間層であって、導電層１１６がその上に形成され、溝部の空隙を充填材が満たしているIII−Ｖ半導体中間層を図示する垂直断面図
【図１３】充填材を欠いている実施例を図示する垂直断面図
【図１４】同一の基板上にある第１のトランジスタと第２のトランジスタとを図示する垂直断面図
【発明を実施するための形態】
【０００５】
本明細書の以下の説明においては、半導体デバイスから導電性接触子を離隔するIII−Ｖ半導体中間層を使用した半導体デバイスに対する接触子の多種多様な実施形態が検討される。本発明に係るこのような多種多様な実施の形態は、一つ以上の具体的な詳細無しに、又は他の置換均等物と共に、または追加の方法、部材もしくは構成要素と共に実施可能であることを、関連する技術分野の当業者は理解するだろう。他の具体例においては、本発明に係る様々な実施形態の具体的態様を不明確にすることを避けるために、周知の構造、部材または操作は示されたり説明されたりはしない。同様に、説明の都合上、本発明の全体的な理解を手助けするために、具体的な数値、部材および構成が述べられる。しかしながら、本発明は、そのような具体的な詳細に限定されること無く実施することが可能である。さらに、図面中に図示された多種多様な実施形態は、例示的な図式表現として示されており、実際の寸法とは必ずしも一致しないことに留意されたい。
【０００６】
本明細書の全体を通して、「一実施形態」または「一つの実施形態」との言及は、本発明に係る少なくとも一つの実施形態の中に含まれる実施形態と関連して説明される特定の特徴、構造、部材または特性を意味するけれども、それらの特徴、構造、部材または特性が全ての実施形態の中に存在することを示すものではない。従って、本明細書の全体を通じた様々な箇所において「一実施形態」または「一つの実施形態」との表現が現れた場合、それらは必ずしも本発明に関して同一の実施形態のことを指して言っているとは限らない。さらに、一つ以上の実施形態において、当該特定の特徴、構造、部材または特性は、任意の適切な方法で互いに組み合わされることが可能である。他の実施形態においては、多種多様な追加の層、及び／又は構造が含められることが可能であり、また、他の実施形態においては、本明細書中で説明される一部の特徴は省略されることが可能である。
【０００７】
本明細書においては、多種多様な操作が本発明を理解するのに最も役立つ方法で複数の別個の操作として順番に説明される。しかしながら、本明細書中での説明の順序は、これらの操作が必ずしも実行順序に依存した意味を持つと解釈されるべきではない。特に、これらの操作は、提示された順番で実行される必要は無い。本明細書中で説明される複数の操作は、本明細書中で説明された実施形態とは異なる順番で、逐次的に実行されても同時並列的に実行されても良い。追加的な実施形態においては、多種多様な追加の操作が実行されても良いし、本明細書中に記載された操作の一部が省略されても良い。
【０００８】
図１は、導電性の金属接触子１１６が領域１０６および１０８からIII−Ｖ半導体中間層１１４によって離隔されている電気的接触子を有する電子デバイス１００を図示する垂直断面図である。一実施形態においては、デバイス１００は、トランジスタである。当該トランジスタは、ソース領域１０６とドレイン領域１０８とを含む。当該ソース領域１０６とドレイン領域１０８に対する接触子が複数存在する。これらの接触子は、III−Ｖ半導体中間層１１４によってソース領域１０６とドレイン領域１０８から離隔されている導電性部材１１６を含んでいる。そのような構成配置は、シリコン−ゲルマニウムｎチャネル・トランジスタ内における改善された電流の流れを生成する。上記のような電流改善効果は特に、III−Ｖ半導体中間層１１４が選択されたとき、及び／又はバンドギャップが比較的低く電子の移動度が比較的高くなるようにドーピングされたときに見られる。
【０００９】
ソース領域１０６およびドレイン領域１０８と導電性部材１１６との間にIII−Ｖ半導体中間層１１４を使用することにより、デバイス１００のサイズはより小さな寸法に縮小されることが可能であり、これは、直列抵抗を顕著に増加させずに、ショットキー・バリア高さ（Schottky  Barrier  Height）を低下させることにより達成可能である。III−Ｖ半導体中間層１１４の素材の幾つかの具体例には、ＩｎＧａ、ＧａＳｂおよびＧａＩｎＡｓＳｂＰなどが含まれるが、これらだけに限定されるものではない。III−Ｖ半導体中間層１１４の素材として、他の素材を選択することも可能であり、幾つかの実施形態においては、III−Ｖ半導体中間層１１４の素材は、電子の移動度がより大きくなるようにドーピングされることが可能である。
【００１０】
図面に示された具体例においては、デバイス１００は、基板１０２を含む。この基板１０２は、その上に半導体デバイス類が構築され得る基礎部分としての役割を果たしても良い任意の部材によって構成されることが可能である。一実施形態においては、基板１０２はシリコンを含んだ基板であるが、他の具体例においては、グループＩＶ材料のような他の材料を基板の素材として使用することも可能である。基板１０２は、バルク状シリコン型またはシリコン・オン・インシュレータ型のサブ構造を使用して形成することも可能である。他の実装においては、基板１０２は、シリコンと共に合成されてもされなくてもよい代替的な材料を使用して形成されることが可能である。これら代替的な材料には、ゲルマニウム、アンチモン化インジウム、テルル化鉛、砒化インジウム、リン化インジウム、ガリウム砒素、アンチモン化ガリウムまたはその他のグループIII−Ｖ材料を含むがこれらだけに限定されるものではない。基板１０２は単体の部材であっても良いし、多層構造のものであっても良いし、多重構造を有していても良い。ここでは、基板１０２を形成する材料として僅かな具体例しか記述されないが、電子デバイスをその上に構築することが可能な基礎部分としての役割を果たし得る任意の材料は、本発明の技術思想と技術的範囲の中に含まれ得る。ドーピングを通じてｎ型チャネル領域が基板１０２の内部に形成されることが可能である。
【００１１】
図面に示された具体例におけるデバイス１００は、トランジスタを含んでいる。当該トランジスタは、ゲート１０４、ソース領域１０６およびドレイン領域１０８を含んでいる。当該トランジスタは、上記以外の幾つかの領域や構造部分を含むことも可能ではあるが、それらは説明を簡単かつ明瞭にするために省略される。図面においては、ソース部分とドレイン部分が盛り上がったトランジスタとして示されているが、当該トランジスタは平面構造とすることが可能であり、マルチゲート型トランジスタとすることが可能であり、異なる種類の材料の上に形成することも可能である。すなわち、本明細書において説明される接触子は、特定の種類のデバイス１００やトランジスタに関するものだけに限定されるものではない。ソース領域１０６およびドレイン領域１０８は基板１０２の表面上にグループIVの材料を堆積することによって形成することが可能であり、さらにドーピングをすることが可能である。図中においては、ソース領域１０６およびドレイン領域１０８は、長方形の形状とされているが、他の形状とすることも可能である。
【００１２】
図面に示された具体例においては、当該トランジスタの上に第１の層間絶縁（ＩＬＤ）層１１０が存在する。ソース領域１０６とドレイン領域１０８に対する接触子は、当該第１のＩＬＤ層１１０を通る溝部の中に形成される。説明を明瞭にするために、ゲート１０４に対する接触子は本明細書においては図示されていないが通常は存在することに留意されたい。図面中に示され、本明細書中で説明されるソース領域１０６およびドレイン領域１０８に対する接触子と同様に、ゲート１０４に対する接触子は、多種多様な実施形態において使用されることが可能である。本明細書中において説明される接触子は、ソース領域１０６およびドレイン領域１０８に対する接触子として使用されるものに限定されず、ゲート１０４や他の構成部分と共に使用されることが可能である。当該接触子は、当該トランジスタの操作を可能にし、多種多様なトランジスタ同士の間で電気的な通信を可能にし、さらに、デバイス１００と外部のデバイスとの間で電気的な通信を可能にする。
【００１３】
当該接触子は、図面に示された実施形態において、ソース領域１０６およびドレイン領域１０８に隣接しているIII−Ｖ半導体中間層１１４を含んでいる。III−Ｖ半導体中間層１１４と隣接する場所には、導電層１１６が存在する。III−Ｖ半導体中間層１１４は、ソース領域１０６およびドレイン領域１０８から（または接触子が接続しようとする任意の構成部分から）導電層１１６を離隔している。導電層１１６は、ソース領域１０６およびドレイン領域１０８と直接接触している状態ではないが、それでも依然として電気的な接触子として機能する。この種の接触子はさらに、デバイス１００の性能を最適にするために望ましい態様で、ショットキー・バリアの高さ（Schottky  Barrier  Height）および接触抵抗を調整（チューニング）することを可能にすることができる。
【００１４】
図面に示された実施形態において、第１のＩＬＤ層を通る溝部の空間のうち、III−Ｖ半導体中間層１１４および導電層１１６によって占有されない残りの空間を隈なく充填するために、充填材１１８が存在する。充填材１１８は金属又は他の導電材であっても良く、または他の物質であっても良い。幾つかの実施形態においては、別個の充填材１１８が存在するのではなく、むしろ、第１のＩＬＤ層を通る溝部の空間のうち、III−Ｖ半導体中間層１１４によって占有されない残りの空間を導電層１１６が隈なく充填するようにしても良い。
【００１５】
図２は、図１に示されるデバイス１００を製造するための一つの方法を図示するフローチャートである。他の実施形態においては他の方法を使用することが可能である。この例示的な方法の開始時点において、ゲート１０４、ソース１０６およびドレイン１０８を含むトランジスタは、基板１０２の上に既に形成されているものとする。ステップ２０２において、当該トランジスタの上に第１のＩＬＤ層１１０が堆積される。
【００１６】
図３は、本発明に係る実施形態に従い、ステップ２０２において当該トランジスタ上に堆積された第１のＩＬＤ層１１０を図示する垂直断面図である。第１のＩＬＤ層１１０は、例えば、低ｋ値の誘電体材料のように、集積回路構造のための誘電体層において適用可能な材料として知られている物質を使用して形成されることが可能である。そのような誘電体材料は、例えば、シリコン酸化物（SiO2）および炭素がドーピングされた酸化物（CDO:  Carbon  Doped  Oxide）のような酸化物、シリコン窒化物、有機ポリマー（例えば、ペルフルオロ化シクロブタンまたはポリテトラ・フルオロ・エチレン）、珪フッ化ガラス（FSG:  FluoroSilicate  Glass）、有機ケイ酸塩（例えば、シルセスキ・オキサンまたはシロキサン）または有機ケイ酸塩ガラスなどを含むがこれらだけに限定されるものではない。誘電性の第１のＩＬＤ層１１０は、その誘電率をさらに低減するために、間隙やその他の空隙を含んでいても良い。
【００１７】
再び図２に戻ると、ステップ２０４において、第１のＩＬＤ層１１０の中に開口部が形成される。図４は、ステップ２０４において、第１のＩＬＤ層１１０の中に形成された溝部１１２を図示する垂直断面図である。ステップ２０４において溝部１１２を形成するために、一つ以上のウェット・エッチング法又はドライ・エッチング法のような任意の適切な方法を使用することが可能である。図面に示すように、溝部１１２はソース領域１０６とドレイン領域１０８のみに達している。しかしながら、図面中や明細書中には具体的に記載されないけれども、ゲート１０４に達する溝部１１２および接触子もまた形成されることが可能である。
【００１８】
図２に示すとおり、ステップ２０４において溝部１１２が形成された後に、ステップ２０６において、溝部１１２の中にIII−Ｖ半導体中間層１１４が堆積されることが可能である。図５は、ステップ２０６において、溝部１１２の中に堆積されたIII−Ｖ半導体中間層１１４を図示する垂直断面図である。幾つかの実施形態では、ステップ２０６におけるIII−Ｖ半導体中間層１１４の形成は、有機金属気相エピタキシ（MOVPE:  Metallorganic  Vapor  Phase  Epitaxy）、有機金属化学気相堆積（MOCVD:  Metallorganic  Chemical  Vapor  Deposition）、分子線エピタキシ（MBE:  Molecular  Beam  Epitaxy）、有機金属分子線エピタキシ（MOMBE:  Metallorganic  Molecular  Beam  Epitaxy）、移行拡張分子線エピタキシ（MEE-MBE:  Migration  Enhanced  Molecular  Beam  Epitaxy）、原子層エピタキシ（ALE:  Atomic  Layer  Epitaxy）、原子層堆積（ALD:  Atomic  Layer  Deposition）および物理的気相成長法（PVD:  Physical  Vapor  Deposition）によって実施されても良い。III−Ｖ半導体中間層１１４は、エピタキシャル（単結晶）、不完全なエピタキシャル、多結晶またはアモルファスとすることが可能である。III−Ｖ半導体中間層１１４は、ドーピングされても良いし、ドーピングされなくても良い。幾つかの実施形態では、III−Ｖ半導体中間層１１４は、１Ｅ１６／ｃｍ３と１Ｅ２１／ｃｍ３との間となるようにドーピングされる。
【００１９】
幾つかの実施形態においては、III−Ｖ半導体中間層１１４の厚みはＮＭＯＳ接触抵抗を最小化するように選ばれる。これを達成するために、幾つかの実施形態においては、III−Ｖ半導体中間層１１４の厚みは、約１ナノメートルから５０ナノメートルの間の厚みとなるようにすることが可能である。III−Ｖ半導体中間層１１４の厚みは、上記以外の他の厚みとすることもまた可能である。III−Ｖ半導体中間層１１４の形成は、ソース領域１０６およびドレイン領域１０８の上における選択的方法または溝部１１２内におけるブランケット方法に従って実施することが可能である。従って、使用される形成方法に応じて、溝部１１２の両脇から、望ましくない可能性があるIII−Ｖ半導体層１１４を除去するための追加の処理ステップが必要とされる可能性がある。溝部１１２内を充填する前又は後のいずれかの時点において、III−Ｖ半導体中間層１１４は、アニーリング処理またはこれと同様の処理をされることが可能である。そのようなアニーリング処理は、一時間にわたる３００Ｃフラッシュ・アニールから６００Ｃフラッシュ・アニールの間の範囲内とすることが可能である。
【００２０】
再び図２を参照すると、ステップ２０８において、導電層１１６が、III−Ｖ半導体中間層１１４の上に堆積される。図６は、ステップ２０８においてIII−Ｖ半導体中間層１１４の上に堆積される導電層１１６を図示する垂直断面図である。導電層１１６は、ステップ２０８において、化学気相堆積（CVD）、原子層堆積（ALD）、無電解メッキまたは他の適切な堆積方法のようなコンフォーマルな堆積方法によって堆積されることが可能である。導電層１１６が溝部１１２内の余った空間を充填するのに使用される実施形態（図１３は、そのような実施形態を図示する垂直断面図である）のような幾つかの実施形態においては、または、溝部１１２が充分に大きい場合においては、ステップ２０８において、導電層１１６を堆積させるために、物理的気相成長法（PVD）のような非コンフォーマルな堆積技法が使用され得る。
【００２１】
導電層１１６は、金属であっても良いし、幾つかの実施形態においては、金属を含む物質であっても良い。多種多様な金属が使用可能である。幾つかの実施形態においては、導電層１１６の材料は、トランジスタの種類に応じた適切な仕事関数に基づいて選択することが可能である（ＰＭＯＳトランジスタに関しては、高い仕事関数を有する金属を材料とし、ＮＭＯＳトランジスタに関しては、低い仕事関数を有する金属を材料とし、高い仕事関数とは、約５ｅＶを上回る仕事関数であり、低い仕事関数とは、３．２ｅＶ以下の仕事関数を意味する）が、これは必須ではない。導電層１１６のために使用される物質は、アルミニウム、ニッケル、マグネシウム、銅またはその他の金属を含み得る。さらには、導電性金属の炭化物や窒化物またはその他の物質も導電層１１６の材料として使用することが可能である。導電層１１６の厚みとして、任意の適切な厚みを使用することが可能である。幾つかの実施形態においては、導電層１１６の厚みを１００オングストロームよりも厚くすることが可能であり、幾つかの実施形態においては、導電層１１６の厚みを１００オングストロームより大幅に厚くすることも可能である。
【００２２】
幾つかの実施形態においては、ゲート１０４は、自身が除去され、第１のＩＬＤ層１１０が堆積された後に、新たなゲートが形成される犠牲ゲートである。そのような実施形態においては、当該新たなゲートは同一の方法で形成され、導電層１１６と同時に形成される。
【００２３】
再び図２を参照すると、ステップ２１０において、溝部１１２の空隙部分が充填される。図７は、充填材１１８を図示する垂直断面図である。この充填材１１８は、導電材料であっても良いし、他の任意の適切な材料であっても良いし、単一物質であっても複合物質であっても良く、任意の適切な方法により堆積されることが可能である。上述したとおり、複数の実施形態においては、導電層１１６が溝部１１２を充填しても良い。図１３に示すように、そのような実施形態においては、別個の充填材１１８は使用されない。
【００２４】
再び図２を参照すると、ステップ２１２において、追加のＩＬＤ層と導電層とがさらに形成される。図８は、追加のＩＬＤ層と導電層を図示する垂直断面図である。図８においては、III−Ｖ半導体中間層１１４、導電層１１６および充填材１１８は、第１のＩＬＤ層１１０の上面と実質的に同一平面上にあるように平坦化される。当該平坦化の処理の後に、溝部１１２内のソース領域１０６に至る導電層１１６は、溝部１１２内のドレイン領域１０８に至る導電層１１６とは連続していない。このように、導電層１１６は、ソース領域１０６の左側にある溝部１１２内の第１の導電層およびドレイン領域１０８の右側にある溝部１１２内の第２の導電層となったと考えることが可能である。
【００２５】
第２のＩＬＤ層１２０は、第１のＩＬＤ層１１０の上に堆積されている。第２のＩＬＤ層１２０内のバイアス１２２と結線１２４とは、溝部１１２内の接触子によってソース領域１０６とドレイン領域１０８とに電気的に接続される。第３のＩＬＤ層１２６は、第３のＩＬＤ層１２０の上に堆積されている。第３のＩＬＤ層１２６内のバイアス１２２と結線１２４とは、溝部１１２内の接触子によってソース領域１０６とドレイン領域１０８とに電気的に接続される。他の実施形態においては、追加のＩＬＤ層や導電部分が存在しても良い。
【００２６】
図９は、多数のゲート・トランジスタを等角図法により図示する図である。３ゲート型トランジスタのような他の種類のトランジスタに対してもまた、図１および図３〜図８に示したものと同様である半導体上に導電体を配置したタイプの接触子を使用することが出来る。図９に図示される３ゲート型トランジスタは、フィン１３０を含んでいる。フィン１３０のいずれか一方の側には、絶縁領域１３８が存在する。フィン１３０の反対側の側面と上面とに隣接する形で、フィン１３０上にゲート電極１３２が設けられている。ゲート電極１３２の一方の端にはソース領域１３４が存在し、ゲート電極１３２の他方の端にはドレイン領域１３６が存在する。図９においては、ソース領域１３４とドレイン領域１３６に関して、フィン１３０の上面のみを指している矢印のみが示されているが、ソース領域１３４とドレイン領域１３６は、フィン１３０の上面と側面に沿って広がっていても良い。
【００２７】
図１０は、第１のＩＬＤ層１１０を図示し、フィンのソース領域部分１３４を通る面を断面とする垂直断面図であり、第１のＩＬＤ層１１０は、図３に示したように平面状トランジスタの上に第１のＩＬＤ層１１０が形成される方法と同様の方法で形成される。図１１は、第１のＩＬＤ層１１０の中に形成される溝部１１２を図示する垂直断面図である。ソース領域１３４は、この溝部１１２によって露出される。
【００２８】
図１２は、フィン１３０のソース領域１３４の上面および側壁面の上に形成されたIII−Ｖ半導体中間層１１４であって、導電層１１６がその上に形成され、溝部１１２の空隙を充填材１１８が満たしているIII−Ｖ半導体中間層１１４を図示する垂直断面図である。これらの部材は、デバイス１００に関して上述した方法と同様の方法により形成されることが可能である。デバイス１００の場合と同様に、III−Ｖ半導体中間層１１４は、導電層１１６をソース領域１３４から離隔しており、それにもかかわらず、トンネリングを介することにより、導電体が当該ソース領域と接続されていた場合よりも低い抵抗で接触することを可能にしている。
【００２９】
図１４は、同一の基板上にある第１のトランジスタ３０２と第２のトランジスタ３０４とを図示する垂直断面図である。トランジスタ３０４は、接触子３０６を有し、接触子３０６は、シリコン化合物、ゲルマニウム化合物またはこれらと同様の材料から成り、そうでなければ、ソース領域１０６およびドレイン領域１０８と接触している導電部分を有している。ＡとＡの間を結ぶ曲線状の線は、トランジスタ３０２とトランジスタ３０４とが互いにすぐ横に位置しているのではなく、離隔されている場合もあり得ることを示している。幾つかの実施形態においては、基板１０２の上の一部のトランジスタ（例えば、トランジスタ３０２）は、接触子を含むことが可能であり、この場合、導電部分１１６は、III−Ｖ半導体中間層１１４によってソース領域１０６および／またはドレイン領域１０８から離隔されている。他方、同一基板上の他のトランジスタ（例えば、トランジスタ３０４）は、接触子３０６を含むことが可能であり、この場合、接触子３０６は、ソース領域１０６および／またはドレイン領域１０８と接触状態にある導電部分と共にシリコン化合物、ゲルマニウム化合物またはその他の材料により形成される。例えば、接触子を備え、導電部分１１６が絶縁層１１４によってソース領域１０６および／またはドレイン領域１０８から離隔されているトランジスタ３０２は、ＮＭＯＳトランジスタとすることが可能であり、他方、トランジスタ３０４はＰＭＯＳトランジスタとすることが可能であるが、トランジスタ３０４の方は本発明が教示する技術的メリットを享受しない可能性がある。位置実施形態において、一つの基板の上の全てのトランジスタが同一タイプ（全てＮ型または全てＰ型）である場合には、あるタイプの接触子を設けることが可能であり、他方、一つの基板の上の全てのトランジスタが互いに正反対のタイプのものから成る場合には、別のタイプの接触子を設けることが可能である。代替的な実施形態においては、選択されたＮ型トランジスタは、接触子を有し、導電部分１１６が、III−Ｖ半導体中間層１１４によってソース領域１０６および／またはドレイン領域１０８から離隔されており、同時に、選択されなかった残りのトランジスタは、より従来型の接触子を有することが可能である。さらに別の実施形態においては、基板１０２の上の全てのトランジスタは接触子を有し、導電部分１１６が、III−Ｖ半導体中間層１１４によってソース領域１０６および／またはドレイン領域１０８から離隔されている。さらに別の実施形態においては、あるタイプである一部又は全てのトランジスタは、絶縁性の層１１４、導電性の層１１６および（該当する場合には）充填材から成る層１１８を有することが可能であり、これらの層は、他のタイプのトランジスタを構成する絶縁性の層１１４、導電性の層１１６および（該当する場合には）充填材から成る層１１８とは異なる材料から成っている。例えば、Ｎ型のトランジスタは部材の第１の組を有し、それらの部材は、絶縁性の層１１４、導電性の層１１６および（該当する場合には）充填材から成る層１１８を備えており、同一の基板１０２の上にあるＰ型のトランジスタは部材の第２の組を有し、それらの部材は、絶縁性の層１１４、導電性の層１１６および（該当する場合には）充填材から成る層１１８を備えている。
【００３０】
本発明の実施形態に関する以上の記述は、具体例の例示と説明のために提示された。以上の説明は全ての実施形態を網羅することを意図しておらず、本明細書中で開示された実施形態と厳密に一致するように本発明の範囲を限定するように意図するものでもない。以上の説明と以下に記述する請求項は、左の、右の、上面の、底面の、上にある、下にある、上側の、下側の、第１の、第２の、などの用語を含んでいるが、これらの用語は、説明の都合上使用しているだけであり、これらの用語により本発明の範囲を限定解釈すべきではない。例えば、相対的に垂直の位置を指す用語は、基板又は集積回路において電子デバイスが存在する側面（またはアクティブな面）がその基板の上面である状況を指して言う。すなわち、基板は実際には任意のあらゆる方向に向くことが可能であるから、標準的な地球基準座標系において基板の上面が底面よりも下になる場合もあり得るが、その場合であっても依然として用語「上面」が表す意味の範囲内に含まれる。本明細書中の記載および請求項中の記載において、用語「の上に」は、特に断わらない限り、第２の層の上にある第１の層が、第２の層と直接接することを意味しない。すなわち、第１の層と第２の層の間に第３の層やその他の構造部分が有るかも知れない。本明細書において説明された電子デバイスまたは製造結果物に係る実施形態は、製造することが可能であり、使用することが可能であり、多数の場所や方向に出荷することが可能である。関連する技術分野における当業者は、上述した教示内容を考慮することにより、本発明の様々な変形実施例を実施することが可能であることを理解するだろう。当業者には、図面に示された様々な構成要素に関して可能な様々な組み合わせや置換を想定できるだろう。従って、本発明の範囲は、本明細書の発明の詳細な説明によっては限定されず、本明細書に添付された請求項の記載によって特定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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