(57)【要約】コンバータの双方向ヒステリシス電流モード制御を達成するシステム及び回路を提供する。このシステムは、一定のヒステリシスを生ぜしめるとともにスイッチング雑音余裕度を加える加算器と、比較器と、無損失インダクタ電流検出手段と、コンバータとを具えている。又、インダクタの内部抵抗を用いてインダクタを流れる電流を無損失で検出する回路を提供する。この回路は、ＤＣ及びダイナミックの双方の電流情報を維持するとともに、ＲＣ時定数、差動増幅器及び信号増幅の全てを、１つのみの増幅器を用いて導入している。この回路は、電流信号に対し帯域幅を高く且つ群遅延を少なく保ったまま、コモンモード及び差動雑音余裕度を優れたものとする。又、利得及び精度を極めて高くした出力電圧を制御するループを閉じる際の電流モード制御コンバータの安定性を確立する方法を提供する。【選択図】図１２
2014506776.tif 000002
【特許請求の範囲】
【請求項１】
インダクタの第１端部に接続された第１端部を有する第１抵抗と、
前記インダクタの第２端部に接続された第１端部を有する第２抵抗であって、前記第１抵抗の値と等しい値の当該第２抵抗と、
前記第１抵抗の第２端部と前記第２抵抗の第２端部との間に接続された第１キャパシタと、
前記第１抵抗の前記第２端部と大地との間に接続された第２キャパシタと、
前記第２抵抗の前記第２端部と大地との間に接続され、前記第２キャパシタの値と等しい値の第３キャパシタと、
前記第１抵抗の前記第２端部と増幅器の負入力端との間に接続された第３抵抗と、
前記第２抵抗の前記第２端部と前記増幅器の正入力端との間に接続され、前記第３抵抗の値と等しい値の第４抵抗と、
前記増幅器の前記負入力端とこの増幅器の出力端との間に接続された第５抵抗と、
前記増幅器の前記正入力端と基準電圧点との間に接続され、前記第５抵抗の値に等しい値の第６抵抗と
を具える無損失インダクタ電流検出及び信号増幅回路。
【請求項２】
請求項１に記載の無損失インダクタ電流検出及び信号増幅回路であって、前記第１、第２、第３及び第４抵抗の値と、前記第１、第２及び第３キャパシタの値との全ては、その時定数が前記インダクタのインダクタンス及び内部抵抗の時定数に匹敵しうるように選択されている無損失インダクタ電流検出及び信号増幅回路。
【請求項３】
ヒステリシスを一定にして双方向ヒステリシス電流モード制御を達成するシステムであって、
電流を増大又は減少させるようにインダクタを駆動するコンバータと、
前記インダクタ中の電流を測定してインダクタ電流信号を生ぜしめる手段と、
前記インダクタ電流に対する設定点と、
正の入力端及び負の入力端を有するとともに、前記コンバータの入力を増大（＋）又は減少（−）信号で駆動する出力端を有している比較器と、
前記設定点から得られる第１の入力と、前記比較器から得られる第２の入力との２つの入力が与えられ、これらの２つの入力間の相対利得を可変とし、この相対利得によりヒステリシスの量を決定するようにした加算器と
を具え、
前記比較器の正の入力端は前記加算器の出力により駆動され、前記比較器の負の入力端は前記インダクタ電流信号により駆動されるようにした
システム。
【請求項４】
請求項３に記載のシステムであって、前記比較器の入力を反転させるか、又は前記加算器の出力を反転させるか、又はこれらの双方の反転を行い、他の個所での適切な信号反転によりシステム全体を正しい動作モードに戻すようにしたシステム。
【請求項５】
スイッチング雑音の余裕度を加えるように請求項３に記載の加算器を構成する加算器回路であって、
基準電圧点に接続された正の入力端を有する増幅器の負の入力端と電流設定点との間に接続された第１抵抗と、
前記増幅器の前記負の入力端とこの増幅器の出力端との間に接続された第２抵抗と、
前記増幅器の前記負の入力端とこの増幅器の前記出力端との間に接続された第１キャパシタと、
前記比較器の出力端と前記増幅器の負の入力端との間に接続された第３抵抗と、
前記比較器の出力端と前記増幅器の負の入力端との間に直列に接続された第４抵抗及び第２キャパシタと
を具える加算器回路。
【請求項６】
請求項５に記載の加算器回路において、前記抵抗及びキャパシタの全ては、動作周波数でヒステリシス及び雑音余裕度が正しい量となるように選択されている加算器回路。
【請求項７】
極めて高い利得を用いた場合に電流モード制御コンバータの出力電圧を制御するループを閉じる際の安定性を達成する方法であって、
所望の出力電圧設定点と実際の出力電圧との間に差動増幅器を設け、
この差動増幅器の出力端とこの差動増幅器の負入力端との間に第１の帰還抵抗を接続し、
この第１の帰還抵抗によりこの差動増幅器のＤＣ利得を設定し、
この差動増幅器のこの第１の帰還抵抗の両端間に並列に第１のＲＣ回路段を加え、
この第１のＲＣ回路段には、前記第１の帰還抵抗の両端間に並列に接続した第１の帰還キャパシタと直列に第２の帰還抵抗を設け、
この第２の帰還抵抗の値は前記第１の帰還抵抗の値の約１／３〜１／２とし、
前記差動増幅器には、前記第１の帰還抵抗の両端間に並列に第２のＲＣ回路段をも加え、
この第２のＲＣ回路段には、前記第１の帰還抵抗の両端間に同じく並列に接続した第２の帰還キャパシタと直列に第３の帰還抵抗を設け、
この第３の帰還抵抗の値は前記第２の帰還抵抗の値の約１／３〜１／２とし、
前記第２の帰還キャパシタの値は前記第１の帰還キャパシタの値の約１／３以下とする
方法。
【請求項８】
請求項７に記載の差動増幅器であって、前記第１の帰還抵抗の両端間に並列に第ＮのＲＣ回路段までの更なるＲＣ回路段を接続した差動増幅器において、
前記第ＮのＲＣ回路段の帰還抵抗の値を第Ｎ−１のＲＣ回路段の帰還抵抗の値の約１／３〜１／２とし、
前記第Ｎ−１のＲＣ回路段の帰還キャパシタの値は前記第Ｎ−２のＲＣ回路段の帰還キャパシタの値の約１／３以下とした
差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無損失インダクタ電流検出を行う双方向コンバータ用ヒステリシス電流モードコントローラに関するものである。
【背景技術】
【０００２】
ＤＣ‐ＤＣコンバータ又はＤＣ‐ＡＣインバータにおいて電流モード制御を行う利点は、文献に記載されており周知である。その最も実際的な目的は、二次系を一次系に低減させて、その制御及び電流リミッティング（制限）を容易に実施しうるようにすることにある。このことを達成する２つの代表的な方法は、ピーク電流モード制御方法及び谷（バレー）電流モード制御方法である。これらの方法は、インダクタ電流のピーク又は谷の一方のみを検出し、コンスタントオフタイム等を有するようにすることにより他方の側の電流リミットを想定するものである。これらの方法では、正確な双方向電流モード制御を実施するのが困難である。その理由は、一方向の電流はリミッティングされないままに、又は制御されないままに保たれる為である。従って、正確な双方向電流モード制御を達成するためには、能動インダクタ素子を流れる瞬間電流を常に（すなわち双方のスイッチングサイクルの間）知る必要があり、インダクタリプル電流を所望の設定点の両側で制御する必要がある。このようにするには、インダクタを流れる電流をできるだけ遅延を少なくして連続的に測定して正確な電流の値が得られるようにし、その後所望の設定点を挟んだ上側リミット（上限）及び下側リミット（下限）の双方を用いてこの電流を制御する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、コンバータ中のインダクタ電流を無損失で測定し、このインダクタ電流を用いてヒステリシス式の正確な瞬間双方向電流モード制御を達成するようにする方法及び回路を提供するものである。本発明は、スイッチング回路により駆動される誘導性エネルギー蓄積素子が存在する多くの構成に用いうるようにする。この素子は代表的に、非絶縁型の降圧、昇圧又は降圧／昇圧又はインバータ構造に用いられるハーフブリッジ又はフルブリッジである。
【０００４】
本発明の第１の部分では、インダクタを流れる瞬間双方向電流を無損失で測定する方法及び回路を詳述する。本発明の第２の部分では、雑音余裕度が極めて良好な正確な双方向ヒステリシス式制御で電流を制御するシステム及び回路を詳述する。本発明の第３の部分では、利得及び精度を極めて高くしたヒステリシス電流モード制御コンバータの出力電圧を制御するループを閉じる際の安定性を確立する方法及び回路を詳述する。
【課題を解決するための手段】
【０００５】
本発明は、インダクタを流れる電流を、インダクタの内部抵抗を用いて無損失で検出する回路を提供する。この回路は、ＤＣ及びダイナミックの双方の電流情報を維持するとともに、ＲＣ時定数、差動増幅器及び信号増幅を、１つの増幅器を用いる１つの回路内に導入する。この回路は、電流信号に対し帯域幅を高く且つ群遅延を少なく保ったまま、雑音余裕度を優れたものとする。本発明は、インダクタのインダクタンスの時定数と内部抵抗とを適合させるＲＣ回路値を設計する式を提供する。
【０００６】
又、本発明は、ヒステリシス特性を一定とした双方向ヒステリシス電流モード制御を達成するシステム及び回路を提供する。このシステムは加算器、比較器、インダクタ電流検出手段及びコンバータを有する。又、本発明は、スイッチング雑音の余裕度を加えた上述したシステム及び加算器を達成する回路を提供する。
【０００７】
又、本発明は、極めて高い利得を用いた場合の電流モード制御コンバータの出力電圧を制御するループを閉じる際の安定性を確立する方法を提供する。この方法では、所望の出力電圧の設定点と実際の出力電圧との間の簡単な比例式の差動増幅器と、高ＤＣ利得を設定する帰還抵抗のみとを用いる。又、この帰還抵抗の両端間に並列のＲＣ回路段を加えて利得をロールオフさせ、位相余裕度が４５度よりも大きく保たれるようにする。
【図面の簡単な説明】
【０００８】
【図１】図１は、ＲＣ回路を用いて無損失のインダクタ電流検出を行う従来の方法を示す回路図である。
【図２】図２は、差動増幅器回路内に一体化したＲＣ時定数回路を示す回路図である。
【図３】図３は、差動増幅器に対する等価のＲＣ時定数を示す回路図である。
【図４】図４は、ＧＢＷ（利得帯域幅）積を増大させるカスケード接続増幅器を示す回路図である。
【図５】図５は、ヒステリシス特性を対称的で一定にする方法を示す回路図である。
【図６】図６は、スイッチング雑音の余裕度を加えた加算器の回路を示す回路図である。
【図７】図７は、加算器及び電流検出増幅器の波形を示す線図である。
【図８】図８は、理想的な電圧制御電流源のボード線図を示す。
【図９】図９は、計装用増幅器を加えた場合のボード線図を示す。
【図１０】図１０は、電圧制御ループ補償回路を示す回路図である。
【図１１】図１１は、ループ補償を行った最終的なボード線図を示す。
【図１２】図１２は、ヒステリシス電流モード制御双方向コンバータを示す回路図である。
【発明を実施するための形態】
【０００９】
（電流検出増幅器）
本発明の第１の部分は、インダクタを流れる瞬間電流を測定し、制御回路に用いるためのその電圧表示を得ることにある。第１に、この電流測定は、インダクタを流れる瞬間電流にできるだけ近づけるように遅延をできるだけ少なくして行う必要がある。信号中の群遅延を多くすることは、制御動作が行われる前に正確な電流が著しくオーバーシュートするおそれがあることを意味する。又、これらの遅延が位相遅延にも加わると、回路全体の安定性を達成するのを一層困難とする。第２に、双方向制御の場合、全てのスイッチングサイクル中に電流を測定する必要がある。第３に、電流測定は、コンバータに加える追加の損失が殆ど無いように又は無視しうるように行う必要がある。
【００１０】
電流検出抵抗を、増幅度が適切となるようにインダクタと直列に加えることにより、最初の２つの必要条件を達成しうるようになる。しかし、このようにすると、追加の損失要素が加わり、この損失は、低電圧（＜１２Ｖ）で高電流のコンバータの場合に、全損失のかなりの割合を占めるおそれがある。従って、この検出抵抗は、効率を減少させ、コストを増大させ、コンバータの寸法及び重量を大きくする。
【００１１】
電流検出抵抗と関連するこれらの欠点を回避するために、文献に記載されているように従来では無損失のインダクタ電流検出が行われていた。この検出は、インダクタ自体の内部抵抗及びそのインダクタンスが、ＲＣ回路における電圧に類似する指数型の電流上昇を有することを実現させることにより達成される。従って、ＲＣ回路をインダクタの両端間に配置することにより、時定数をＲsense Ｃsense ＝Ｌ／ＲL とする。ここで、Ｌはインダクタのインダクタンスであり、ＲL はインダクタの内部ＤＣ抵抗である。このことを図１に示してある。ＲＣ時定数が正しいと、キャパシタの両端間の電圧Ｖsense はインダクタ中の瞬間電流（ＤＣ及びダイナミックの双方）に正比例する。実際の電流値は、キャパシタの両端間の電圧をインダクタのＤＣ抵抗により除算した値であり、ＩL ＝Ｖsense ／ＲL となる。
【００１２】
例えば、１ミリオームの内部抵抗を有するインダクタンスの場合、このキャパシタの両端間の電圧Ｖsense は１ｍＶ／Ａｍｐとなる。これは、スイッチング回路及びスイッチング電圧に極めて接近したかなり小さい電圧である。又、電圧Ｖsense は出力電圧Ｖout に等しいコモンモード（同相）電圧を有する。
【００１３】
課題は、キャパシタの両端間のこの電圧Ｖsense を用い、比較的大きなコモンモード電圧や、スイッチング雑音源や、大きな電圧スパイクの存在下でこの電圧Ｖsense を充分に増幅させることにある。インダクタの一端はスイッチングノードに結合され、他端はＤＣ出力端又はＡＣインバータ出力端に結合されている為、これらの両端は大きな電圧スイング（振幅）を有する。更に大きな課題を達成するために、群遅延をできるだけ少なくするとともに極めて大きな帯域幅で上述したことを達成する。
【００１４】
スイッチモード回路を参照している為、インダクタを流れる電流は、通常三角形であるリップルを有する。この電流及びそのリップルの正確な表現を得ることを試みているので、必要とする帯域幅はスイッチング周波数よりもかなり高くなる。例えば、スイッチング周波数が２００ｋＨｚである場合には、電流波形は２００ｋＨｚで三角形状となり、これを妥当なシグナルインテグリティをもって増幅させるには、少なくとも第５高調波を、おそらく１．４ＭＨｚである第７高調波を増幅する必要がある。１ミリオームの内部抵抗のインダクタンスにより１ｍＶ／Ａを得るものとし、これを５０ｍＶ／Ａに増幅したいものとすると、５０の利得が必要となる。このことは、必要とする全利得帯域幅は約５０＊１．４ＭＨｚ＝７０ＭＨｚとなることを意味する。必要とする増幅器を選択するためには、増幅した信号の最大スルーレートも考慮する必要がある。
【００１５】
これらの要件は大きな課題を表すものである。その理由は、帯域幅が広い場合で高雑音の存在下で小さい信号差を増幅する必要がある為である。このことは、雑音を減少させるために如何なる従来の回路及び低域通過フィルタをも用いることができないことを意味する。更に、このことを、部品数をできるだけ少なくして達成して費用及び所要電力を低減させる必要がある。ＤＣ電圧差情報をも保持する必要があり、従って、コモンモード電圧をデカップリングするためにキャパシタを用いることは選択肢でない。
【００１６】
従来、種々の異なる回路構造が提案されたが、これらの回路構造には、雑音があまりにも多かったり、あまりにも多くの増幅器が必要であったり、群遅延があまりにも大きかったりする等の問題があった。図２の回路は、極めて良好に動作することを確かめたものであり、上述した要件の全てを均衡良く達成するものである。この回路では、ＲＣ時定数回路に必要とする抵抗及びキャパシタンスが差動増幅器回路自体に導入されており、これにより雑音除去を同様に良好に達成する。
【００１７】
このことは、コモンモード信号応答（ＡＣ及びＤＣ）と差動信号応答（ＡＣ及びＤＣ）とから別々に判断することにより理解しうる。これは差動増幅器によるものである為、コモンモード電圧に対しては出力変化が生じないことが条件となる。従って、双方の入力（Ｌ＋及びＬ−）は、コモンモード（ＡＣ及びＤＣの双方）信号に対し同様に応答する必要がある。従って、このことが達成されるためには、正の入力端における全ての値が負の入力端における全ての値に等しくなる必要がある。すなわち、正の入力端における（Ｒ1,1 、Ｒ1,2 、Ｒ2F、Ｃ0 ）を負の入力端におけるそれぞれの値（Ｒ1,1 、Ｒ1,2 、Ｒ2F、Ｃ0 ）に等しくする必要がある。正の入力端における（Ｒ1,1 、Ｒ1,2 、Ｒ2F、Ｃ0 ）を負の入力端におけるそれぞれの値（Ｒ1,1 、Ｒ1,2 、Ｒ2F、Ｃ0 ）に等しくすると、回路を実際に極めて良好に動作させる主たる理由の１つが達成される。その理由は、コモンモードのＡＣ雑音が双方の入力路において等しくフィルタリング（除去）される為である。正及び負の入力路に等しくフィルタリングを行うことは実際上臨界的なことであり、このことが、多くの他の回路構成では極めて良好に実施できなかった理由である。
【００１８】
コモンモードのＤＣ信号に対する増幅器の応答は、単に全てのキャパシタを無視することにより理解しうる。この場合、回路はＲ2F／（Ｒ1,1 ＋Ｒ1,2 ）の利得を有する標準の差動増幅器であることを知ることができ、コモンモードのＤＣ信号は増幅されない。正の入力端及び負の入力端における双方の側のＣ0 が互いに等しいと、これら双方の側の入力路のインピーダンスは、（Ｖamp ＝Ｖref であると仮定して）コモンモードのＡＣ信号に対して同じとなる。従って、増幅器に対する２つの入力端における電圧に差はなく、生じることは全て、コモンモードの電圧が大地に対して２つのキャパシタの両端間により長く現れることである。このことは実際に望ましいことである。その理由は、これによりコモンモードの電圧が増幅器の入力端に現れるのを遅くする、すなわち、これによりコモンモードの電圧を低域通過フィルタリングする為である。
【００１９】
ＤＣ差動信号に対する応答も、単にキャパシタを無視することにより理解しうる。この場合も、回路はＲ2F／（Ｒ1,1 ＋Ｒ1,2 ）の利得を有する標準の差動増幅器回路であることを知ることができる。従って、インダクタを流れるＤＣ信号又はＤＣ電流に対しては、増幅器出力電圧は、Ｖamp ＝ＩL ＊ＲL ＊Ｒ2F／（Ｒ1,1 ＋Ｒ1,2 ）となる。ここで、ＩL はインダクタを流れる電流であり、ＲL はインダクタの内部ＤＣ抵抗である。
【００２０】
ＡＣ差動信号に対する応答は、上述した場合よりも少し複雑となる。解析を補佐するために、最初に等価回路を参照することができる。等価のＲＣ時定数回路を見つけるために、増幅器の入力端までの入力回路段を参照する。この入力回路段を一次近似で解析する際、増幅器の２つの入力端は同じ電位にある為に、これら入力端を互いに結合しうるものと仮定しうる。この場合の等価の入力回路を図３に示してある。この図３に示すＲ1,1 ＝Ｒ1,2 ＝Ｒ1in である場合、この回路の時定数をＲ1in ＊（Ｃin＋1/2 Ｃ0 ）で表すことができる。しかし、キャパシタＣinの両端間に現れる電圧は、単なるＲＣ回路の両端間に現れる電圧の半分にすぎない。従って、前者の電圧は、キャパシタＣinから先の差動増幅器の利得は実質的に入力の利得の２倍であるという事実により補償される（その理由は、この場合、差動増幅器が入力抵抗の半分しか有さない為である）。従って、ＡＣ差動信号に対する全体応答はＤＣ差動信号に対するのと完全に同じである。従って、Ｒ1,1 ＝Ｒ1,2 ＝Ｒ1in であると、ＤＣ及びＡＣの双方の差動信号に対して増幅器の出力は
Ｖamp ＝ＩL ＊ＲL ＊（Ｒ2F／2Ｒ1in ）
となり、時定数は
Ｒ1in ＊（Ｃin＋1/2 Ｃ0 ）＝Ｌ／ＲL 
となるように選択する必要がある。
【００２１】
入力側における差動抵抗の解析は複雑であるが、回路シミュレーション法を用いることによりこの抵抗を正しく調整しうる。回路は何れの方向でもインダクタの両端間に接続することができるが、増幅器の正の入力端側を、遅い方の電圧スイング、通常Ｖout を有するインダクタの側に接続するのが望ましい。このことは、入力端におけるコモンモードの電圧スイングが僅かに小さくなることを意味する。しかし、実際には高帯域の増幅器を用いており、回路を何れの方向に接続しても、信号忠実度に如何なる目立った相違を生ぜしめるものではない。回路は完全に双方向性であり、Ｖref 付近でバイアスされた正又は負の電流信号を生じる。増幅器に対する負電源に対し接地に基づく基準を用いることができる。増幅器のコモンモードの入力範囲は少なくとも出力電圧の範囲に等しくする必要がある。帯域幅は、スイッチング周波数で必要とする信号忠実度及び群遅延を得るのに必要とする程度に高くする必要がある。増幅器は、図４に示すように、通常の増幅回路とカスケード接続して全利得帯域幅積を大きくするようにしうる。この場合、必要とする全利得を増幅器に亘って等しく分割すれば、群遅延全体を減少させることができる。この場合、ダイナミック及びＤＣの双方のインダクタ電流を僅かな遅延で検出及び測定しうる為、本発明の第２の部分は、この情報を用いて電流を実際に制御する問題に対処するものである。
【００２２】
（双方向ヒステリシスコントローラ）
前述したように、ＤＣ‐ＤＣコンバータ又はＤＣ‐ＡＣインバータの電流モード制御の利点は文献において周知である。電流モード制御によれば、電流レベルを瞬時に設定しうるようにする。換言すれば、回路を理想的な制御電流源として作用させる必要があり、瞬間電流を知って、これを瞬間的に（すなわち、回路の残部に影響を及ぼさない程度に充分高速に）所望の設定点に変化させる必要がある。
【００２３】
この回路はスイッチモード型の回路である為、電流は平均値あたりで三角形のリップルを有する。電流モード制御を行う種々の方法としては、例えば、ピーク又は谷モード制御がある。これらの双方の方法は、電流のピーク及び電流の谷の双方ではなく、何れか一方のみを検出する。従って、これらの方法の何れも、双方向コンバータに対して適していない。
【００２４】
スイッチモード型のコンバータにおいてインダクタ電流に対して可能な最速で最も厳格な制御を達成するためには、電流を、設定点を挟んで一定量だけ上昇（ランプアップ）又は下降（ランプダウン）させる必要がある。すなわち、コントローラは、電流が設定点よりも高い特定のレベルに到達する時を実時間で検出し、続いて入力又はブリッジを切り換えて、電流を下降させるようにする必要がある。同様に、電流が減少すると、コントローラは、電流が設定点よりも低い特定のレベルに到達する時を実時間で検出し、続いて入力又はブリッジを切り換えて、電流を上昇させるようにする必要がある。この制御が実質的に、設定点を挟んだ上側リミット及び下側リミットを有するヒステリシス型の制御である。
【００２５】
簡単なヒステリシスコントローラは通常、設定点が正の入力端に供給され、所望の制御変数が負の入力端に供給される比較器を用いて実現される。この比較器はあるヒステリシス特性を有し、スイッチング事象間にある程度の時間があるようにする必要がある。この回路は極めて簡単であるが、それほど用途が広くなく又はそれほど融通性があるものではなく、これをスイッチモードコンバータに用いた場合、雑音、ヒステリシス特性に対する実際上の多くの問題が生じる。
【００２６】
従って、所望の設定点を挟んだヒステリシス量を極めて一定に設定してより正確に電流を制御するためには、より良好な方法が必要であった。
【００２７】
図５における概念的な制御線図は、上述した制御を如何にして達成したかを示している。電流設定点は１の利得で加算器に供給される。＋１又は−１であるとした比較器の出力もこの加算器に供給するが、ヒステリシス利得と称するその利得は０．１とする。この利得は調整可能であり、加えるヒステリシスの量を、従って、ピークピーク電流リップルを決定する。比較器の出力が高レベル（＋１）である場合には、加算器の出力は（設定点＋０．１）であり、インダクタ中の電流はこの点に到達するまで上昇する。この段階で、比較器は低レベル（−１）に切り換わり、加算器の出力は（設定点−０．１）となり、電流はこの点に到達するまで下降し、比較器の利得を切り換え、サイクルを繰り返す。
【００２８】
従って、ピークピークリップル電流は常に０．２で一定になり、設定点を挟んで対称的となることが分かる。スイッチング周波数は、ピークピークリップルを設定するヒステリシス量と、入力及び出力電圧と、インダクタの値とにより決定される。又、この回路は完全に双方向性であり、電流設定点は正又は負としうることも分かる。双方向電流リミットは、電流設定点の最大及び最小レベルを制限することにより簡単に達成しうる。
【００２９】
実際のピークピーク電流リップルは、（ボルト／アンプ利得（Ｖ／Ａ）＊ヒステリシス利得＊２）に等しい。図５の方法においてヒステリシスを固定量とすることにより、本質的にある量の雑音余裕度を提供する。必要とするヒステリシスの量は、動作電圧と、インダクタと、所望のピークピーク電流リップル又はスイッチング周波数とにより決定される。
【００３０】
しかし、ヒステリシスによればある雑音余裕度を提供するが、比較的小さい電流信号を検出し、これをかなり高い利得（≧５０）及び極めて高い帯域幅（＞５０ＭＨｚ）で増幅する際にある問題が生じる。このことは、電流検出回路は雑音の影響を受けることが避けられず、更にスイッチング電力段にごく接近させて配置する必要があることを意味する。従って、スイッチング遷移中及びその直後に、電流検出信号上に雑音及びリンギングが生じる。この状態を図７に示しており、この場合、スイッチング遷移後に三角形のインダクタ電流波形上にリンギングが生じている。従って、図５の方法のみでは実際に充分な雑音余裕度を提供するものではない。
【００３１】
この問題は、種々の方法で、例えば、ワンショットタイミング回路及び論理ゲートを用いたり、スイッチング事象の直後のある期間の間比較器をラッチさせたりする方法で解決しうる。これらの解決策の多くでは、かなりの量の追加の回路を必要とすることと、スイッチング信号チェーンに遅延を加えることとの双方又は何れか一方が生じた。極めて簡単な解決策としては、２つの追加のキャパシタと、抵抗とを必要とするだけのものが考えられており、これは実際に極めて良好に動作することが証明されている。これによれば、スイッチング信号チェーンに如何なる追加の遅延をも加えず、図５の方法に用いられている加算器に正しい値の追加のＲＣ回路を単に加えるだけである。追加の雑音余裕度を達成するＲＣ回路を有する全加算器の回路を図６に示す。
【００３２】
図６におけるヒステリシス抵抗はヒステリシス利得を設定するものであり、必要とするピークピークリップルを生じるように選択する必要がある。この利得は、比較器の電圧出力スイングとヒステリシス利得との積を用いて計算する。雑音余裕度を達成するＲＣ回路に対する開始点としては、抵抗Ｒimを（電流設定点の）Ｒにほぼ等しく選択し、キャパシタＣimは、ＲimＣimの時定数がスイッチング周期のほぼ１／６となるように選択する必要がある。この場合、これらの値をシミュレーションにより修正することができる。その目的は、電流設定点がゼロである場合には、加算器の出力がスイッチング遷移後に殆どレイル・ツー・レイル（rail to rail）でスイングするようにすることである。これにより、各スイッチング事象の直後に雑音余裕度を最大にすることができる。しかし、加算器の出力は、電流が正しいレベルに到達する前に正しいレベルに復帰させる必要があり、これは、ＲimＣimの時定数が正しく設計されている場合に達成される。電流設定点が変化すると、スイッチング事象後に加算器の出力がしばらくの間一方のレール上で飽和状態となり、これにより比較器が間違ったトリガ状態になることをも阻止する。ＲimＣimの時定数を正しくして、加算器をやがて飽和状態から脱出させてこの加算器の出力を正しいスイッチングレベルに戻すようにする必要がある。回路の動作波形は図７に示してあり、この図７は、加算器の出力波形と電流検出増幅器の出力波形とを示している。図７の第１のプロット（一番上のプロット）は平均インダクタ電流がゼロの場合のプロットであり、第２のプロット（中間のプロット）は平均インダクタ電流が最大の負電流に近い場合のプロットであり、第３のプロット（一番下のプロット）は平均インダクタ電流が最大の正電流に近い場合のプロットである。
【００３３】
帰還抵抗の両端間の帰還キャパシタＣf は必ずしも必要とするわけではなく、このキャパシタは、加算器が飽和状態から外れた際にこの加算器がリンギング状態となるのを防止するのを援助するものである。このキャパシタの値は、Ｃimのほぼ１０分の１として、加算器の応答速度を落とさないようにする必要がある。加算器に対して用いる増幅器は高い充分な帯域幅を有し、所望のスイッチング周波数で正しい出力をもたらすようにする必要がある。図６における加算器の回路も反転用であり、従って、適切な反転処理を行って全制御システムを正しい極性に戻すようにする必要がある。
【００３４】
この制御方法では、電源電圧が増大されると、インダクタ電流の上昇率が増大し、これによりスイッチング周波数を増大させる。雑音余裕度回路は、周波数が増大する量を制限するという点で更なる利点を有する。その理由は、周期があまりにも短くなると、ヒステリシスを有効に増大させる為である。
【００３５】
ヒステリシス電流モードコントローラ回路は、実際に極めて良好に動作し、幾つかの優れた利点が得られる電流の完全な双方向性制御を達成することを確かめた。これによれば、理論的に可能な最速の電流応答が得られるとともに制御を実質的に簡単化する。更に、起動、過渡及び短絡の全ての状態中に電流を常にMax/Min（最大値／最小値）に限定し、これによりスイッチング装置に対する損傷を回避する。この場合、電流をその最大値に限定することにより自動的なソフト起動を達成する。更に、実際のスイッチング瞬時には雑音の為に僅かな時間的な不確実性があり、このことは、スイッチング周波数がその平均動作点の前後で必然的に振動することを意味する。この場合、スペクトル拡散による雑音減少が達成されるという追加の利点が得られる。この種類のヒステリシスコントローラは、電流測定が必要とする帯域幅のものであり、あまりにも多くの群遅延を加えないという条件で、他の方法の電流測定に対して用いうるものである。
【００３６】
（電圧制御ループ）
上述した双方向ヒステリシス電流モード制御回路が正しく動作している場合には、電流信号のステップ入力に対する応答は、スイッチモードコンバータに対し理論的に可能となる程度に高速となる。例えば、正のステップ入力に対しては、電流がその設定点に到達するまで高圧側スイッチがオン状態に保たれる。従って、（ＶCC−Ｖout ）／Ｌにより上昇するdi／dtが与えられる。例えば、１μＨのインダクタ及び５Ｖの出力を有する１２Ｖ電源は７Ａ／μs の上昇するdi／dtを有する。この電源は、殆どの適用分野にとって、理想的な制御電流源に極めて近いように作用しうるものとみなし得るとともに、これ自体を殆どの電圧制御ループの目的に対し具現化しうる。電流源の利得は、電流検出増幅器の利得Ｖ／Ａｍｐの反転となる。一例として、１０の利得を有する制御電流源により駆動される、１００μＦに等しいＣout の出力キャパシタンスを有するバック／ブーストコンバータを考慮すると、ＡＣ解析に対するスパイス（ＳＰＩＣＥ）回路モデル及びボード線図応答は図７に示すものとなる。位相遅延は一定の９０度であり、利得は１５ｋＨｚでゼロｄＢを通過する。di／dtリミット（限界）が７Ａ／μs であるものとすると、di／dt入力リミットは（７／２０）Ｖ／μs であり、このことは、この回路の利得及び位相は５５ｋＨｚでロールオフするように開始することを意味する。この場合、ヒステリシス電流コントローラを理想的な電圧制御電流源として具現化することをまさに仮定したものである。実際に出力キャパシタンスが小さい高速電圧ループを必要とする場合には、di／dtリミットに到達した周波数で９０度よりも多く利得及び位相をロールオフさせる電流di／dtリミットを含める必要がある。
【００３７】
簡単な比例制御回路は、全利得が０ｄＢを通過する前に比例コントローラが更なる位相遅延を加えなければ、この回路を制御するのに充分である。適切な利得で＋／−０．５％の通常の出力電圧調整の場合、種々の増幅器は比例するだけの簡単な構造で上述したシステムを制御することができる。
【００３８】
しかし、出力電圧の電圧制御公差を極めて厳しくする必要がある場合には、オフセット量を少なくしたより大きな利得が必要となる。例えば、バッテリバランサに適用するバックブーストコンバータを用いる場合には、合計のシステムオフセットを数マイクロボルトのみとして出力電圧を１ｍＶ（ほぼ１ｍＶ／５Ｖ＝＋／−０．０２％）内に調整する必要がある。このことは、電圧差動増幅器が約５０００の利得及び２〜３μＶよりも少ないオフセットを有する必要があることを意味する。このことは、入力オフセットを減少させるために通常スイッチトキャパシタ回路を用いている計装増幅器を使用することを要求する。これらの種類の増幅器はそれほど高い帯域幅を有さず、上述したような大きな利得に対して用いた場合にかなり大きな位相遅延を加える。その一例として、図８に、１０００の純粋な比例利得を有する図７の電流源回路に加えた代表的な計装増幅器を示してある。このシステムは、Ｖout の位相がゼロ度を通過する際に３０ｄＢよりも更に大きい利得が存在する為に不安定である。
【００３９】
このシステムを安定にするために、理想的には、システムを臨界的に減衰させるために位相余裕度を常に４５度以上にするのが望ましい。すなわち、位相余裕度は、利得が０ｄＢを通過するまでＤＣから４５度よりも高く維持されるようにする必要がある。オフセットが小さくＤＣ利得が極めて高い増幅器を用いた場合に上述した制御ループを解決する多くの方法が従来試みられた。例えば、第１の方法は、利得をロールオフさせるために単にＲＣ回路を加える方法である。しかし、利得を充分にロールオフさせるには、ＲＣ回路の抵抗値を帰還抵抗Ｒ2 よりもかなり小さく（１／１００よりも小さく）する必要があり、このようにすることにより、位相余裕度を１０度よりも小さくするとともに、利得が依然としてかなり高くなる。このシステムは理論的には依然として安定であるが、実際にはきわめて限界的であり、殆どの場合発振するおそれがある。ＤＣ情報を維持しようとしているので、位相を前進させるために如何なるブロッキングキャパシタをも加えることができず、ＲＣ回路を並列に接続しうるにすぎない。位相前進及び遅延回路や、フィルタ等の種々の組み合わせも試みられているが、これらの何れも適切な位相余裕度を提供するものではない。
【００４０】
図９の回路は、上述した問題を適切に対処するものである。この回路では、ＲＣ回路段をカスケード接続することにより利得をロールオフさせ、位相余裕度が常に４５度よりも大きく保たれるようにする。最初のＲＣ回路段はＲ3 及びＣ3 を有しており、Ｒ3 はＲ2 の値のほぼ１／３〜１／２となるように選択する必要がある。Ｒ3 をＲ2 の値の１／３より小さく選択すると、位相余裕度は４５度よりも小さく減少し、Ｒ3 をＲ2 の値の１／２より大きく選択すると、利得のロールオフ機能が最大限生かされない。これと同じことが続く全てのＲＣロールオフ回路段に対しても言えることである。すなわち、Ｒ4 はＲ3 の値のほぼ１／３〜１／２の範囲内となるように選択し、Ｒ5 はＲ4 の値のほぼ１／３〜１／２の範囲内となるように選択し、以下同様である。抵抗の実際の値は、図１０に示すように全てのＲＣ回路段に対し正確に４５度の位相余裕度が得られるように調整しうる。
【００４１】
キャパシタは前のキャパシタの値の約１／３となるように選択する必要がある。すなわち、Ｃ4 はＣ3 の１／３にし、Ｃ5 はＣ4 の１／３にし、以下同様にする必要がある。このことは、ＲＣ遮断周波数を前の周波数のほぼ１０倍にする（すなわち、前の周波数の９〜１０倍にする）ことを意味する。これにより、ＲＣ回路段間の周波数間隔を最適にし、これら回路段が利得をできるだけ迅速にロールオフさせても、前のＲＣ回路段が位相余裕度を４５度よりも小さくするような位相遅延を加えるものではない。キャパシタの値を前のＲＣ回路段のキャパシタの値の１／３よりも大きくすることは、これらの２つの回路段が位相遅延を加えることを意味する。キャパシタの値を前のＲＣ回路段のキャパシタの値の１／３よりも小さくすることは、位相余裕度がＲＣ回路段間で５０度を超えるように増大することを意味し、このことは不必要であり、全てのＲＣ回路段を含めるにはより多くの増幅器帯域幅が必要となる。必要とするＲＣ回路段の個数は適用分野にとって完全に特有のものであるが、所望のロールオフが達成されるまで必要とする個数の回路段を加えることができる。利得を５０００から１までロールオフさせるにはほぼ８〜９個の回路段を要する。まず１つのみのＲＣ回路段のキャパシタの値を選択し、これにより残りのものを決定する必要がある。しかし、このキャパシタの値を選択するのは適用分野にとって完全に特有のものであり、ある種の工学的判断を必要とする。指針としては、増幅器自体がロールオフ段階を開始する前に、最後のＲＣロールオフを生ぜしめる必要がある。
【００４２】
設計手順は、ボード線図を観察して位相余裕度を維持した状態で、最終的な利得に達するまで、ＲＣ回路段を順次追加することにより行うことができる。最初のＲＣ回路段に対するキャパシタは推定されるが、最後のＲＣ回路段の前に増幅器がロールオフ段階自体を開始する場合には、最後のＲＣ回路段が増幅器の帯域幅内となるまで全てのキャパシタの値を増大させる必要がある。
【００４３】
ループ補償された回路のボード線図を図１１に示しており、この図１１から明らかなように、位相余裕度は常に４５度よりも高い。このループ補償方法は、増幅器が発振無しに飽和状態とならないようにするのに役立つという利点を加えるものである。このシステム全体は無条件に安定でもあり、コンバータには如何なる量の出力キャパシタンスをも追加することができる。追加された出力キャパシタンスは利得を簡単に、より迅速にロールオフさせるとともに位相には何の影響をも及ぼさない。従って、これは、スーパーキャパシタ又はバッテリに直接取り付けて大きなスーパーキャパシタンスとして現れるようにするのに適している。上述したのと同じ補償方法を通常の利得及び少ないＲＣ回路段に対して用いて、通常の電源分野における電圧応答及び制御ループ帯域幅を最適にするのを容易に行うことができる。
【００４４】
図１２はほんの一例として、無損失電流検出回路と、ヒステリシス及び雑音余裕度組み合わせ回路と、電圧ループ補償回路とを用いた完成コンバータの一実施例を示す。このコンバータは、Ｖin及びＶout 間の双方向コンバータであり、正確なヒステリシスモードでインダクタ電流を直接制御する。ほんの一例として示しているが、スイッチＳ１は、出力双方向電流又は出力電圧の何れかを制御するのに図１２に示すコンバータを用いるようにするものである。上述した実施例は単に、本発明の原理を示すものである。コンバータコントローラの他の種々の実施例は当業者にとって本発明の範囲を逸脱することなく達成しうること明らかである。
【図１】
2014506776.tif 000003
【図２】
2014506776.tif 000004
【図３】
2014506776.tif 000005
【図４】
2014506776.tif 000006
【図５】
2014506776.tif 000007
【図６】
2014506776.tif 000008
【図７】
2014506776.tif 000009
【図８】
2014506776.tif 000010
【図９】
2014506776.tif 000011
【図１０】
2014506776.tif 000012
【図１１】
2014506776.tif 000013
【図１２】
2014506776.tif 000014
【国際調査報告】
2014506776.tif 000015
2014506776.tif 000016
2014506776.tif 000017
2014506776.tif 000018
2014506776.tif 000019