(57)【要約】  本発明は、液晶ディスプレイの技術分野に関し、特に、ゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーンに関する。このゲートドライバ集積回路は、第１の薄膜トランジスタＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、電気容量と、プルダウンモジュールと、を備え、このプルダウンモジュールプルダウンモジュールは、第１のクロック信号の入力端、第２のクロック信号の入力端、及び第１のノードと出力端との間に接続され、かつ低レベル信号端に接続され、上記ゲートドライバ集積回路が作動しない時期内に、上記第１のノードと出力端を低レベルに維持するものである。ゲートドライバ集積回路における入力端およびリセット端の機能を対称にして実現することによって、ゲートドライバ集積回路を双方向走査することができるようになり、かつノードの充放電特性が変更されなく、回路の信頼性及び安定性が確保された。
2014524598.tif 000002
【特許請求の範囲】
【請求項１】
ゲートドライバ集積回路であって、
ゲート電極が前記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧ＶＤＤに接続され、ソース電極がプルアップノードとしての第１のノードに接続される第１の薄膜トランジスタＴＦＴと、
ゲート電極が前記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧ＶＳＳに接続され、ドレイン電極が前記第１のノードに接続される第２のＴＦＴと、
ゲート電極が前記第１のノードに接続され、ドレイン電極が第１のクロック信号の入力端に接続され、ソース電極が出力端に接続される第３のＴＦＴと、
ゲート電極が第２のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第４のＴＦＴと、
前記第１のノードと出力端との間に接続される電気容量と、
第１のクロック信号の入力端、第２のクロック信号の入力端、及び第１のノードと出力端との間に接続され、かつ低レベル信号端に接続され、前記ゲートドライバ集積回路が作動しない時期内に、前記第１のノードと出力端を低レベルに維持するプルダウンモジュールと、を備えることを特徴とするゲートドライバ集積回路。
【請求項２】
前記プルダウンモジュールは、
ドレイン電極が第２のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第２のノードに接続される第５のＴＦＴと、
ドレイン電極が前記第２のノードに接続され、ゲート電極が前記第１のノードに接続され、ソース電極が低電圧信号端に接続される第６のＴＦＴと、
ゲート電極及びドレイン電極が第２のクロック信号の入力端にともに接続され、ソース電極が前記第５のＴＦＴのゲート電極に接続される第７のＴＦＴと、
ドレイン電極が前記第７のＴＦＴのソース電極に接続され、ゲート電極が前記第１のノードに接続され、ソース電極が低電圧信号端に接続される第８のＴＦＴと、
ドレイン電極が前記第１のノードに接続され、ゲート電極が前記第２のノードに接続され、ソース電極が低電圧信号端に接続される第９のＴＦＴと、
ドレイン電極が前記出力端に接続され、ゲート電極が前記第２のノードに接続され、ソース電極が低電圧信号端に接続される第１０のＴＦＴと、を備えることを特徴とする請求項１に記載のゲートドライバ集積回路。
【請求項３】
前記ゲートドライバ集積回路が奇数行目のゲートライン信号を制御する場合、第１のクロック信号の入力端が第１のクロック信号線に接続され、第２のクロック信号の入力端が第２のクロック信号線に接続され、
前記ゲートドライバ集積回路が偶数行目のゲートライン信号を制御する場合、第２のクロック信号の入力端が第１のクロック信号線に接続され、第１のクロック信号の入力端が第２のクロック信号線に接続されることを特徴とする請求項１に記載のゲートドライバ集積回路。
【請求項４】
シフトレジスタであって、
複数のゲートドライバ集積回路を備え、各ゲートドライバ集積回路は、対応する行のゲートライン信号を制御するものであり、第Ｎ行のゲートライン信号を制御するゲートドライバ集積回路は、入力端が第Ｎ−１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、出力端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の入力端に接続され、リセット端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、Ｎが２以上であり、
各ゲートドライバ集積回路は、
ゲート電極が前記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧ＶＤＤに接続され、ソース電極がプルアップノードとしての第１のノードに接続される第１の薄膜トランジスタＴＦＴと、
ゲート電極が前記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧ＶＳＳに接続され、ドレイン電極が前記第１のノードに接続される第２のＴＦＴと、
ゲート電極が前記第１のノードに接続され、ドレイン電極が第１のクロック信号の入力端に接続され、ソース電極が出力端に接続される第３のＴＦＴと、
ゲート電極が第２のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第４のＴＦＴと、
前記第１のノードと出力端との間に接続される電気容量と、
第１のクロック信号の入力端、第２のクロック信号の入力端、及び第１のノードと出力端との間に接続され、かつ低レベル信号端に接続され、前記ゲートドライバ集積回路が作動しない時期内に、前記第１のノードと出力端を低レベルに維持するプルダウンモジュールと、を備えることを特徴とするシフトレジスタ。
【請求項５】
前記プルダウンモジュールは、
ドレイン電極が第２のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第２のノードに接続される第５のＴＦＴと、
ドレイン電極が前記第２のノードに接続され、ゲート電極が前記第１のノードに接続され、ソース電極が低電圧信号端に接続される第６のＴＦＴと、
ゲート電極及びドレイン電極が第２のクロック信号の入力端にともに接続され、ソース電極が前記第５のＴＦＴのゲート電極に接続される第７のＴＦＴと、
ドレイン電極が前記第７のＴＦＴのソース電極に接続され、ゲート電極が前記第１のノードに接続され、ソース電極が低電圧信号端に接続される第８のＴＦＴと、
ドレイン電極が前記第１のノードに接続され、ゲート電極が前記第２のノードに接続され、ソース電極が低電圧信号端に接続される第９のＴＦＴと、
ドレイン電極が前記出力端に接続され、ゲート電極が前記第２のノードに接続され、ソース電極が低電圧信号端に接続される第１０のＴＦＴと、を備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
奇数行目のゲートライン信号を制御するゲートドライバ集積回路は、第１のクロック信号の入力端が第１のクロック信号線に接続され、第２のクロック信号の入力端が第２のクロック信号線に接続され、
偶数行目のゲートライン信号を制御するゲートドライバ集積回路は、第２のクロック信号の入力端が第１のクロック信号線に接続され、第１のクロック信号の入力端が第２のクロック信号線に接続されることを特徴とする請求項５に記載のシフトレジスタ。
【請求項７】
順方向走査をスタートする場合、前記ＶＤＤがコンスタントな高レベルを提供し、前記ＶＳＳがコンスタントな低レベルを提供し、奇数行目のゲートライン信号を制御するゲートドライバ集積回路では、
前記ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、前記第１のＴＦＴのドレイン電極で前記第１のノードに充電し、
第１のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、前記第３のＴＦＴが高レベルを出力するように前記出力端を制御し、前記第６のＴＦＴを導通し、前記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第２のＴＦＴのゲート電極に接続される前記リセット端が高レベルであって、前記第１のノードを放電し、
第２のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、前記第４のＴＦＴで前記出力端を放電し、前記第５のＴＦＴで前記第２のノードに充電し、前記第１のノードに放電するように第９のＴＦＴを制御し、出力端を放電するように前記第１０のＴＦＴを制御することを特徴とする請求項６に記載のシフトレジスタ。
【請求項８】
順方向走査をスタートする場合、前記ＶＤＤがコンスタントな高レベルを提供し、前記ＶＳＳがコンスタントな低レベルを提供し、偶数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、前記第１のＴＦＴのドレイン電極で前記第１のノードに充電し、
第１のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、前記第３のＴＦＴによって高レベルを出力するように前記出力端を制御し、前記第６のＴＦＴを導通し、前記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第２のＴＦＴゲート電極に接続される前記リセット端が高レベルであって、前記第１のノードを放電し、第２のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、前記第４のＴＦＴで前記出力端を放電し、前記第５のＴＦＴで前記第２のノードに充電し、前記第１のノードに放電するように第９のＴＦＴを制御し、出力端を放電するように前記第１０のＴＦＴを制御することを特徴とする請求項６に記載のシフトレジスタことを特徴とする請求項６に記載のシフトレジスタ。
【請求項９】
逆方向走査をスタートするとき、前記ＶＤＤがコンスタントな低レベルを提供し、前記ＶＳＳがコンスタントな高レベルを提供し、奇数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、前記第２のＴＦＴのソース電極で前記第１のノードに充電し、
第１のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、前記第３のＴＦＴによって高レベルを出力するように前記出力端を制御し、前記第６のＴＦＴを導通し、前記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第１のＴＦＴのゲート電極に接続される前記入力端が高レベルであって、前記第１のノードを放電し、
第２のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、前記第４のＴＦＴで前記出力端を放電し、前記第５のＴＦＴで前記第２のノードに充電し、前記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように前記第１０のＴＦＴを制御ことを特徴とする請求項６に記載のシフトレジスタ。
【請求項１０】
逆方向走査をスタートするとき、前記ＶＤＤがコンスタントな低レベルを提供し、前記ＶＳＳがコンスタントな高レベルを提供し、偶数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、前記第２のＴＦＴのソース電極で前記第１のノードに充電し、
第１のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、前記第３のＴＦＴによって高レベルを出力するように前記出力端を制御し、前記第６のＴＦＴを導通し、前記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第１のＴＦＴゲート電極に接続される前記入力端が高レベルであり、前記第１のノードを放電し、第２のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、前記第４のＴＦＴによって前記出力端を放電し、前記第５のＴＦＴによって前記第２のノードに充電し、前記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように前記第１０のＴＦＴを制御することを特徴とする請求項６に記載のシフトレジスタ。
【請求項１１】
ディスプレイスクリーンであって、請求項４〜１０のいずれか１項に記載のシフトレジスタ及びアレイ基板を備え、
前記シフトレジスタの信号出力端が前記アレイ基板のゲートラインに接続されることを特徴とするディスプレイスクリーン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイという技術分野に関し、特に、ゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーンに関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅ ｏｎ Ａｒｒａｙ、ゲートドライバ集積）とは、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、液晶ディスプレイ）パネルのゲートドライバをガラス基板上に集積する技術である。そして、ＧＯＡ回路は、アレイ基板のゲートラインに接続され、シフトレジスタとして、ゲートライン信号を制御する。ＧＯＡ技術は、従来のＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ、チップオンフィルム）及びＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ、チップオングラス）技術に対して、コストを低減しただけではない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
然し、従来技術では、ＧＯＡパネルの走査方向は、上から下へ走査し、または下から上へ走査するような単一方向に限る。図１は、従来技術に係る単一方向に走査するＧＯＡ回路であり、入力端ＩＮＰＵＴの信号が高レベルである場合、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）Ｍ１をオンし、ＰＵノードに充電し、クロック信号ＣＬＫが高レベルである場合、Ｍ３を導通し、出力端ＯＵＴＰＵＴがＣＬＫのパルス信号を出力するとともに、電気容量Ｃ１のブートストラッピング（Ｂｏｏｔｓｔｒａｐｐｉｎｇ）作用によって、ＰＵノードをさらに向上させ、そして、リセット端ＲＥＳＥＴが高レベルになり、ＴＦＴ Ｍ２及びＭ４をオンし、ＰＵノード及びＯＵＴＰＵＴを放電し、そして、クロック信号ＣＬＫＢによってＰＤノードを制御し、ＰＵノード及びＯＵＴＰＵＴを放電する。これによって、この行が作動しない時期に、ノイズが生じないことが確保された。このようなパネルをシステムエンドと組み合わせて用いるとき、システムエンドによってＩＣが異なる（ＩＣが上または下向け）ため、デバッグソフトウェアによって画像を逆にする必要がある可能性があり、不便である。
【課題を解決するための手段】
【０００４】
本発明は、ＧＯＡ回路の双方向走査を図れるとともに、ゲートドライバ集積回路の安定性を確保できるゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーンを提供する。
【０００５】
本発明の実施例に係るゲートドライバ集積回路は、
ゲート電極が上記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧ＶＤＤに接続され、ソース電極がプルアップノードとしての第１のノードに接続される第１の薄膜トランジスタＴＦＴと、
ゲート電極が上記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧ＶＳＳに接続され、ドレイン電極が上記第１のノードに接続される第２のＴＦＴと、
ゲート電極が上記第１のノードに接続され、ドレイン電極が第１のクロック信号の入力端に接続され、ソース電極が出力端に接続される第３のＴＦＴと、
ゲート電極が第２のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第４のＴＦＴと、
上記第１のノードと出力端との間に接続される電気容量と、
第１のクロック信号の入力端、第２のクロック信号の入力端、及び第１のノードと出力端との間に接続され、かつ低レベル信号端に接続され、上記ゲートドライバ集積回路が作動しない時期内に、上記第１のノードと出力端を低レベルに維持するプルダウンモジュールと、を備える。
【０００６】
本発明の実施例は、シフトレジスタであって、複数の上記ゲートドライバ集積回路を備え、各ゲートドライバ集積回路は、対応する行のゲートライン信号を制御するものであり、第Ｎ行のゲートライン信号を制御するゲートドライバ集積回路は、入力端が第Ｎ−１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、出力端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の入力端に接続され、リセット端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、Ｎが２以上である。
【０００７】
本発明の実施例はディスプレイスクリーンであって、上記シフトレジスタ及びアレイ基板を備え、
上記シフトレジスタの信号出力端が上記アレイ基板のゲートラインに接続される。
【発明の効果】
【０００８】
本発明の実施例に係るゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーンは、ゲートドライバ集積回路における入力端およびリセット端の機能を対称にして実現することによって、ゲートドライバ集積回路を双方向走査することができるようになり、かつノードの充放電特性が変更されなく、回路の信頼性及び安定性が確保された。
【図面の簡単な説明】
【０００９】
【図１】従来技術に係るＧＯＡ回路を示す概略図である。
【図２】本発明の実施例に係るゲートドライバ集積回路の構造概略図である。
【図３】本発明の他の実施例に係るシフトレジスタの構造概略図である。
【図４】本発明の実施例に係るゲートドライバ集積回路の具体的な構造概略図である。
【図５】本発明の実施例に係る、順方向走査時に、奇数行目のゲートライン信号を制御するゲートドライバ集積回路の各エンドの電圧のシーケンス図である。
【図６】本発明の実施例に係る、順方向走査時に、偶数行目のゲートライン信号を制御するゲートドライバ集積回路の各エンドの電圧のシーケンス図である。
【図７】本発明の実施例に係る、逆方向走査時に、奇数行目のゲートライン信号を制御するゲートドライバ集積回路の各エンドの電圧のシーケンス図である。
【図８】本発明の実施例に係る、逆方向走査時に、偶数行目のゲートライン信号を制御するゲートドライバ集積回路の各エンドの電圧シーケンス図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施例をさらに詳しく説明する。
【００１１】
本発明の実施例はゲートドライバ集積回路であり、図２に示すように、このゲートドライバ集積回路は、
ゲート電極が上記ゲートドライバ集積回路の入力端ＩＮＰＵＴに接続され、ドレイン電極が電源電圧ＶＤＤに接続され、ソース電極がプルアップノードとしての第１のノードＰＵに接続される第１の薄膜トランジスタＴＦＴ Ｍ１と、
ゲート電極が上記ゲートドライバ集積回路のリセット端ＲＥＳＥＴに接続され、ソース電極が共通接続電圧ＶＳＳに接続され、ドレイン電極が上記第１のノードＰＵに接続される第２のＴＦＴ Ｍ２と、
ゲート電極が上記第１のノードＰＵに接続され、ドレイン電極が第１のクロック信号の入力端Ｘに接続され、ソース電極が出力端ＯＵＴＰＵＴに接続される第３のＴＦＴ Ｍ３と、
ゲート電極が第２のクロック信号の入力端Ｙに接続され、ドレイン電極が出力端ＯＵＴＰＵＴに接続され、ソース電極が低電圧信号端ＶＧＬに接続される第４のＴＦＴ Ｍ４と、
上記第１のノードＰＵと出力端ＯＵＴＰＵＴとの間に接続される電気容量Ｃ１と、
第１のクロック信号の入力端Ｘ、第２のクロック信号の入力端Ｙ、及び第１のノードＰＵと出力端ＯＵＴＰＵＴとの間に接続され、且つ低レベル信号端ＶＧＬに接続され、上記ゲートドライバ集積回路が作動しない時期内に上記第１のノードＰＵ及び出力端ＯＵＴＰＵＴを低レベルに維持するプルダウンモジュール１１と、を備える。
【００１２】
上記プルダウンモジュール１１は、
ドレイン電極が第２のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第２のノードに接続される第５のＴＦＴと、
ドレイン電極が上記第２のノードに接続され、ゲート電極が上記第１のノードに接続され、ソース電極が低電圧信号端に接続される第６のＴＦＴと、
ゲート電極及びドレイン電極が第２のクロック信号の入力端にともに接続され、ソース電極が上記第５のＴＦＴのゲート電極に接続される第７のＴＦＴと、
ドレイン電極が上記第７のＴＦＴのソース電極に接続され、ゲート電極が上記第１のノードに接続され、ソース電極が低電圧信号端に接続される第８のＴＦＴと、
ドレイン電極が上記第１のノードに接続され、ゲート電極が上記第２のノードに接続され、ソース電極が低電圧信号端に接続される第９のＴＦＴと、
ドレイン電極が上記出力端に接続され、ゲート電極が上記第２のノードに接続され、ソース電極が低電圧信号端に接続される第１０のＴＦＴと、を備える。
【００１３】
ゲートドライバ集積回路は、奇数行目のゲートライン信号を制御する場合、第１のクロック信号の入力端ＸがＣＬＫのような第１のクロック信号線に接続され、第２のクロック信号の入力端ＹがＣＬＫＢのような第２のクロック信号線に接続され、偶数行目のゲートライン信号を制御する場合、第２のクロック信号の入力端Ｙが第１のクロック信号線に接続され、第１のクロック信号の入力端Ｘが第２のクロック信号線に接続されることが好ましい。
【００１４】
上記複数のゲートドライバ集積回路をカスケードして、双方向走査を行える。それは以下の状況を含む。
【００１５】
（１）順方向走査、即ち、第１の行から最後の行へ走査し、且つ該ゲートドライバ集積回路が奇数行目のゲートライン信号を制御する。
順方向走査をスタートする場合、ＶＤＤがコンスタントな高レベルを提供し、ＶＳＳがコンスタントな低レベルを提供し、ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、第１のＴＦＴのドレイン電極で第１のノードに充電し、第１のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、上記第３のＴＦＴは高レベルを出力するように上記出力端を制御し、上記第６のＴＦＴは導通され、上記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第２のＴＦＴのゲート電極が接続する上記リセット端は高レベルであって、上記第１のノードを放電し、第２のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、上記第４のＴＦＴで上記出力端を放電し、上記第５のＴＦＴで上記第２のノードに充電し、上記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように上記第１０のＴＦＴを制御する。
【００１６】
（２）順方向走査、即ち、第１の行から最後の行まで走査し、且つ該ゲートドライバ集積回路が偶数行目のゲートライン信号を制御する。
順方向走査をスタートする場合、ＶＤＤがコンスタントな高レベルを提供し、ＶＳＳがコンスタントな低レベルを提供し、ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、上記第１のＴＦＴのドレイン電極で上記第１のノードに充電し、第１のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、上記第３のＴＦＴによって高レベルを出力するように上記出力端を制御し、上記第６のＴＦＴを導通し、上記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第２のＴＦＴゲート電極に接続される上記リセット端が高レベルであって、上記第１のノードを放電し、第２のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、上記第４のＴＦＴで上記出力端を放電し、上記第５のＴＦＴで上記第２のノードに充電し、上記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように上記第１０のＴＦＴを制御する。
【００１７】
（３）逆方向走査、即ち、最後の行から第１の行に走査し、該ゲートドライバ集積回路が奇数行目のゲートライン信号を制御する。
逆方向走査をスタートするとき、ＶＤＤがコンスタントな低レベルを提供し、ＶＳＳがコンスタントな高レベルを提供し、ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、上記第２のＴＦＴのソース電極で上記第１のノードに充電し、第１のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、上記第３のＴＦＴによって高レベルを出力するように上記出力端を制御し、上記第６のＴＦＴを導通し、上記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第１のＴＦＴのゲート電極に接続される上記入力端が高レベルであって、上記第１のノードを放電し、第２のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、上記第４のＴＦＴで上記出力端を放電し、上記第５のＴＦＴで上記第２のノードに充電し、上記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように上記第１０のＴＦＴを制御する。
【００１８】
（４）逆方向走査、即ち、最後の行から第１の行に走査し、該ゲートドライバ集積回路が偶数行目のゲートライン信号制御する。
逆方向走査をスタートするとき、ＶＤＤがコンスタントな低レベルを提供し、ＶＳＳがコンスタントな高レベルを提供し、ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、上記第２のＴＦＴのソース電極で上記第１のノードに充電し、第１のクロック信号の入力端が第２のクロック信号線に提供される高レベルのクロック信号を受信し、上記第３のＴＦＴによって高レベルを出力するように上記出力端を制御し、上記第６のＴＦＴを導通し、上記第２のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第１のＴＦＴゲート電極に接続される上記入力端が高レベルであり、上記第１のノードを放電し、第２のクロック信号の入力端が第１のクロック信号線に提供される高レベルのクロック信号を受信し、上記第４のＴＦＴによって上記出力端を放電し、上記第５のＴＦＴによって上記第２のノードに充電し、上記第１のノードを放電するように第９のＴＦＴを制御し、出力端を放電するように上記第１０のＴＦＴを制御する。
【００１９】
上記低電圧信号端は、コンスタントな低レベルを当該ゲートドライバ集積回路に提供することが好ましい。
【００２０】
上記から分かるように、本発明に係るゲートドライバ集積回路は、ゲートドライバ集積回路における入力端およびリセット端の機能を対称にして設計することによって、ゲートドライバ集積回路が双方向走査することができるようになり、かつノードの充放電特性が変更されなく、回路の信頼性及び安定性が向上される。
【００２１】
同じ構想に基づき、本発明の実施例は複数の上記ゲートドライバ集積回路を有するシフトレジスタであって、各ゲートドライバ集積回路が対応する行のゲートライン信号を制御する。図３に示すように、第Ｎ行のゲートライン信号を制御するゲートドライバ集積回路は、入力端が第Ｎ−１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、出力端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の入力端に接続され、リセット端が第Ｎ＋１行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、Ｎが２以上である。奇数行目のゲートライン信号を制御するゲートドライバ集積回路は、第１のクロック信号の入力端ＸがＣＬＫのような第１のクロック信号線に接続され、第２のクロック信号の入力端ＹがＣＬＫＢのような第２のクロック信号線に接続され、偶数行目のゲートライン信号を制御するゲートドライバ集積回路は、第２のクロック信号の入力端Ｙが第１のクロック信号線に接続され、第１のクロック信号の入力端Ｘが第２のクロック信号線に接続される。
【００２２】
以下、具体的な実施例によって、１０Ｔ１Ｃを例として、本発明に係るシフトレジスタにおけるゲートドライバ集積回路を詳しく説明する。図４に示すように、第１の薄膜トランジスタＴＦＴ Ｍ１は、ゲート電極が該ゲートドライバ集積回路の入力端ＩＮＰＵＴに接続され、ドレイン電極が電源電圧ＶＤＤに接続され、ソース電極がプルアップノードとしての第１のノードＰＵに接続され、第２のＴＦＴ Ｍ２は、ゲート電極が該ゲートドライバ集積回路のリセット端ＲＥＳＥＴに接続され、ソース電極が共通接続電圧ＶＳＳに接続され、ドレイン電極が第１のノードＰＵに接続され、第３のＴＦＴ Ｍ３は、ゲート電極が第１のノードＰＵに接続され、ドレイン電極が第１のクロック信号の入力端Ｘに接続され、ソース電極が出力端ＯＵＴＰＵＴに接続され、第４のＴＦＴ Ｍ４は、ゲート電極が第２のクロック信号の入力端Ｙに接続され、ドレイン電極が出力端ＯＵＴＰＵＴに接続され、ソース電極が低電圧信号端ＶＧＬに接続され、電気容量Ｃ１は、第１のノードＰＵと出力端ＯＵＴＰＵＴとの間に接続され、第５のＴＦＴは、ドレイン電極が第２のクロック信号の入力端Ｙに接続され、ソース電極がプルダウンノードとしての第２のノードＰＤに接続され、第６のＴＦＴ Ｍ６は、ドレイン電極が第２のノードＰＤに接続され、ゲート電極が第１のノードＰＵに接続され、ソース電極が低電圧信号端ＶＧＬに接続され、第７のＴＦＴ Ｍ７は、ゲート電極及びドレイン電極が第２のクロック信号の入力端Ｙにともに接続され、ソース電極が第５のＴＦＴ Ｍ５のゲート電極に接続され、第８のＴＦＴ Ｍ８は、ドレイン電極が第７のＴＦＴ Ｍ７のソース電極に接続され、ゲート電極が第１のノードＰＵに接続され、ソース電極が低電圧信号端ＶＧＬに接続され、第９のＴＦＴ Ｍ９は、ドレイン電極が第１のノードＰＵに接続され、ゲート電極が第２のノードＰＤに接続され、ソース電極が低電圧信号端ＶＧＬに接続され、第１０のＴＦＴ Ｍ１０は、ドレイン電極が出力端ＯＵＴＰＵＴに接続され、ゲート電極が第２のノードＰＤに接続され、ソース電極が低電圧信号端に接続され。それにおいて、ＴＦＴ Ｍ３のドレイン電極が第１のクロック信号の入力端Ｘであり、ＴＦＴ Ｍ５のドレイン電極が第２のクロック信号の入力端Ｙである。この行が奇数行目であるとき、第１のクロック信号の入力端Ｘが第１のクロック信号線ＣＬＫに接続され、第２のクロック信号の入力端Ｙが第２のクロック信号線ＣＬＫＢに接続される。この行が偶数行目であるとき、第１のクロック信号の入力端Ｘが第２のクロック信号線ＣＬＫＢに接続され、第２のクロック信号の入力端Ｙが第１のクロック信号線ＣＬＫに接続される。
【００２３】
図５は、順方向走査時に奇数行目のゲートライン信号を制御するゲートドライバ集積回路の各入力信号エンドの電圧のシーケンス図である。図に示すように、順方向走査（第１の行から最後の行へ）するとき、ＶＤＤがコンスタントな高電圧を提供し、ＶＳＳがコンスタントな低電圧を提供し、入力端ＩＮＰＵＴに高レベルのパルス信号を入力し、Ｍ１を導通させ、電圧制御バスバーのＰＵノードに充電し、そして、第１のクロック信号の入力端Ｘが第１のクロック信号線ＣＬＫに提供される高レベルクのロック信号を入力し、Ｍ３を導通させ、高レベルを出力するように出力端ＯＵＴＰＵＴを制御するとともに、電気容量Ｃ１に蓄積される電荷がＰＵノードへ移動し、ＰＵノードの電圧をさらに向上する。それとともに、ＰＵノード電圧が上昇してＭ６を導通させ、第２のノードＰＤの電圧を低電圧信号端ＶＧＬの電圧までプルダウンする。そして、リセット端ＲＥＳＥＴが高レベルであり、Ｍ２を導通させ、ＰＵノードを放電するとともに、第２のクロック信号の入力端Ｙが第２のクロック信号線ＣＬＫＢに提供される高レベルのクロック信号を入力し、Ｍ４を導通させ、出力端ＯＵＴＰＵＴを放電し、さらに、Ｍ５を導通させ、ＰＤノードに充電し、ＰＵノードを放電するようにＰＤノードに対応するプルダウンＭ９を制御し、出力端ＯＵＴＰＵＴを放電するようにＰＤノードに対応するプルダウンＴＦＴ Ｍ１０を制御する。
【００２４】
図６は、順方向走査時に、偶数行目のゲートライン信号を制御するゲートドライバ集積回路の各エンドの電圧のシーケンス図である。この図に示すように、順方向走査（第１の行から最後の行）時に、ＶＤＤがコンスタントな高電圧を提供し、ＶＳＳがコンスタントな低電圧を提供し、入力端ＩＮＰＵＴに高レベルのパルス信号を入力し、Ｍ１を導通させ、ＰＵノードに充電し、そして、第１のクロック信号の入力端Ｘに第２のクロック信号線ＣＬＫＢに提供される高レベルのクロック信号を入力し、Ｍ３を導通させ、このとき、出力端ＯＵＴＰＵＴが高レベルを出力するとともに、電気容量Ｃ１に蓄積する電荷がＰＵノードに移動し、ＰＵノードの電圧をさらに向上する。それとともに、ＰＵノードの電圧がＭ６を導通させるまで上昇し、第２のノードＰＤの電圧を低電圧信号端ＶＧＬの電圧までプルダウンする。そして、リセット端ＲＥＳＥＴが高レベルであり、Ｍ２を導通させ、ＰＵノードを放電するとともに、第２のクロック信号の入力端Ｙに第１のクロック信号線ＣＬＫに提供される高レベルのクロック信号を入力し、Ｍ４を導通させ、出力端ＯＵＴＰＵＴを放電し、さらに、Ｍ５を導通させ、ＰＤノードに充電し、ＰＵノードを放電するようにＰＤノードに対応するプルダウンＴＦＴ Ｍ９を制御し、出力端ＯＵＴＰＵＴを放電するようにＰＤノードに対応するプルダウンＭ１０を制御する。
【００２５】
図７は、逆方向走査時に奇数行目のゲートライン信号を制御するゲートドライバ集積回路の各入力信号エンドの電圧のシーケンス図である。この図に示すように、逆方向走査（最後の行から第１の行）時に、ＶＤＤがコンスタントな低電圧を提供し、ＶＳＳがコンスタントな高電圧を提供し、リセット端ＲＥＳＥＴに高レベルのパルス信号を入力し、Ｍ２を導通させ、ＰＵノードに充電し、そして、第１のクロック信号の入力端Ｘが第１のクロック信号線ＣＬＫに提供される高レベルのクロック信号を入力し、Ｍ３を導通させ、このとき、出力端ＯＵＴＰＵＴが高レベルを出力するとともに、電気容量Ｃ１に蓄積する電荷がＰＵノードに移動し、ＰＵノードの電圧をさらに向上する。それとともに、ＰＵノード電圧がＭ６を導通させるまで上昇し、第２のノードＰＤの電圧を低電圧信号端ＶＧＬの電圧までプルダウンする。そして、入力端ＩＮＰＵＴが高レベルであり、Ｍ１を導通させ、ＰＵノードを放電するとともに、第２のクロック信号の入力端Ｙが第２のクロック信号線ＣＬＫＢに提供される高レベルのクロック信号を入力し、Ｍ４を導通させ、出力端ＯＵＴＰＵＴを放電し、さらに、Ｍ５を導通し、ＰＤノードに充電し、ＰＵノードを放電するようにＰＤノードに対応するプルダウンＭ９を制御し、出力端ＯＵＴＰＵＴを放電するようにＰＤノードに対応するＭ１０を制御する。
【００２６】
図８は、逆方向走査時に偶数行目のゲートライン信号を制御するゲートドライバ集積回路の各入力信号エンドの電圧のシーケンス図である。この図に示すように、逆方向走査（最後の行から第１の行）時に、ＶＤＤがコンスタントな低電圧を提供し、ＶＳＳがコンスタントな高電圧を提供し、リセット端ＲＥＳＥＴに高レベルのパルス信号を入力し、Ｍ２を導通させ、ＰＵノードに充電し、そして、第１のクロック信号の入力端Ｘが第２のクロック信号線ＣＬＫＢに提供される高レベルのクロック信号が入力し、Ｍ３を導通させ、このとき、出力端ＯＵＴＰＵＴが高レベルを出力するとともに、電気容量Ｃ１に蓄積する電荷がＰＵノードに移動し、ＰＵノードの電圧をさらに向上する。それとともに、ＰＵノード電圧がＭ６を導通させるまで上昇し、第２のノードＰＤの電圧を低電圧信号端ＶＧＬの電圧までプルダウンする。そして、入力端ＩＮＰＵＴが高レベルであり、Ｍ１を導通させ、ＰＵノードを放電するとともに、第２のクロック信号の入力端Ｙが第１のクロック信号線ＣＬＫに提供される高レベルのクロック信号を入力し、Ｍ４を導通させ、出力端ＯＵＴＰＵＴを放電し、さらに、Ｍ５を導通させ、ＰＤノードに充電し、ＰＵノードを放電するようにＰＤノードに対応するＭ９を制御し、出力端ＯＵＴＰＵＴを放電するようにＰＤノードに対応するＭ１０を制御する。
【００２７】
上記から分かるように、本発明に係るゲートドライバ集積回路は、ゲートドライバ集積回路における入力端およびリセット端の機能を対称にして設計することによって、ゲートドライバ集積回路が双方向走査することができるようになり、ノードの充放電特性が変更されなく、回路の信頼性及び安定性が確保される。
【００２８】
同じ構想に基づき、本発明の実施例はディスプレイスクリーンであって、上記シフトレジスタ及びアレイ基板を備え、上記シフトレジスタの各ゲートドライバ集積回路の信号出力端は、上記アレイ基板の、該ゲートドライバ集積回路に制御されるゲートライン信号のゲートラインに接続される。
【００２９】
上記から分かるように、本発明に係るゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーンは、ゲートドライバ集積回路における入力端およびリセット端の機能を対称にして設計することによって、ゲートドライバ集積回路が双方向走査することができるようになり、ノードの充放電特性が変更されなく、回路の信頼性及び安定性が確保される。
【００３０】
本発明の精神と範囲から逸脱しない範囲で本発明を修正する、または変更することができる。本発明に対する修正または変更は、本発明の特許請求の範囲及びそれに均等する範囲内であれば、本発明はこれらの修正または変更を含む。
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図２】
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【図３】
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【国際調査報告】
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