(57)【要約】  本発明は半導体技術に関する。特に、本発明はＸ線システム用の高電圧発生器のための高速、高電圧スイッチングに関連する。スイッチング素子、例えばＩＧＢＴ若しくはＭＯＳ‐ＦＥＴが高速高電圧スイッチングのために利用される。しかしながら、スイッチング素子の入力における回路素子若しくは寄生素子はスイッチング素子のスイッチング速度を制限する。本発明はスイッチング速度を増加するために、スイッチング素子の入力に許容電圧よりも高い電圧、例えばＩＧＢＴ若しくはＭＯＳ‐ＦＥＴの最大許容ゲート電圧よりも高い電圧を印加することを提案する。保存操作のためにフィードバックループが提供される。従って、スイッチング配置２の入力８ｂに接続可能であるように構成される出力８ａを有する増幅回路２２を有する高速スイッチングのためのスイッチング回路２０が提供され、出力８ａによって供給される電圧は最大ゲート電圧を超え、増幅回路２２は現在の内部ゲート電圧が最大内部ゲート電圧を超えないように制御可能である。
2014514868.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング配置であって、
入力と、
内部ゲートポートと出力ポートとを有する、少なくとも一つのスイッチング素子とを有し、
前記スイッチング素子が、前記内部ゲートポートにおいて受信される電圧に応じて前記出力ポートにおいて高電圧をスイッチし、
最大内部ゲート電圧が前記内部ゲートポートに対して規定され、
少なくとも一つの回路素子が前記入力と前記内部ゲートポートとの間に配置され、
前記スイッチング素子が現在の内部ゲート電圧を供給するためのタップポートを有する、
スイッチング配置。
【請求項２】
前記スイッチング素子が、トランジスタ素子、絶縁ゲートバイポーラトランジスタ、及び金属酸化膜半導体電界効果トランジスタからなる群のうち少なくとも一つの素子である、請求項１に記載のスイッチング配置。
【請求項３】
前記回路素子が、レジスタ、インダクタンス、キャパシタンス、寄生素子、寄生レジスタ、寄生インダクタンス、寄生キャパシタンス、前記入力と前記内部ゲートポートとの間に電圧降下をもたらす素子、及び前記入力と前記内部ゲートポートとの間の入力信号のスルーレートに変化をもたらす素子からなる群のうち少なくとも一つの素子である、請求項１又は２に記載のスイッチング配置。
【請求項４】
請求項１に記載のスイッチング配置の入力に接続可能であるように構成される出力を有する増幅回路を有する、高速スイッチングのためのスイッチング回路であって、
前記出力によって供給される電圧が最大内部ゲート電圧を超え、
前記増幅回路が、現在の内部ゲート電圧が前記最大内部ゲート電圧を超えないように制御可能である、
スイッチング回路。
【請求項５】
前記現在の内部ゲート電圧を決定するためにタップポートに接続可能な内部ゲートポート電圧決定素子と、
前記出力における電圧を制御するための電圧源制御素子とをさらに有し、
現在の内部ゲート電圧が前記規定最大内部ゲート電圧を超えないように出力によって入力へ電圧を供給するように前記増幅回路が制御可能であるように、入力電圧決定素子と入力電圧源制御素子が動作可能に結合される、
請求項４に記載のスイッチング回路。
【請求項６】
前記増幅回路が、
少なくとも一つの電圧源と、
前記少なくとも一つの電圧源に結合される少なくとも一つのスイッチング素子とを有し、
前記スイッチング素子が前記少なくとも一つの電圧源をオン及びオフにスイッチすることによって前記出力における電圧をオン及びオフにスイッチする、
請求項４又は５に記載のスイッチング回路。
【請求項７】
前記内部ゲート電圧決定素子が前記現在の内部ゲート電圧と前記規定最大内部ゲート電圧を比較するためのコンパレータ素子である、請求項４乃至６のいずれか一項に記載のスイッチング回路。
【請求項８】
前記電圧源制御素子が、前記出力ポートの電圧を制御するために前記少なくとも一つのスイッチング素子をスイッチするように構成され、前記電圧源制御素子が特に前記増幅回路の前記少なくとも一つの電圧源をスイッチするためのデジタルスイッチング論理である、請求項４乃至７のいずれか一項に記載のスイッチング回路。
【請求項９】
前記内部ゲートポート電圧決定素子が、タップポートにおけるアナログの現在の内部ゲート電圧に応じてデジタル制御信号を出力するアナログデジタル変換器を有する、請求項２乃至８のいずれか一項に記載のスイッチング回路。
【請求項１０】
スイッチング回路配置であって、
請求項４乃至９のいずれか一項に記載のスイッチング回路と、
請求項１乃至３のいずれか一項に記載のスイッチング配置とを有し、
前記スイッチング素子が前記現在の内部ゲート電圧を供給するためのタップポートを有し、
前記タップポートが電圧決定素子のゲートドライバフィードバック入力ポートに接続される、
スイッチング回路配置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載のスイッチング配置、スイッチング回路及びスイッチング回路配置の一つを有する、Ｘ線装置。
【請求項１２】
高速スイッチングのための方法であって、
スイッチング配置の入力へ電圧を印加するステップと、
前記スイッチング配置のスイッチング素子の追加タップポートにおける内部ゲート電圧を検出するステップと、
前記内部ゲートポートにおいて前記内部ゲートポートに対して規定される最大内部ゲート電圧を超えないように前記電圧を制御するステップとを有し、
少なくとも一つの回路素子が前記入力と前記内部ゲートポートとの間に配置され、
前記電圧が前記最大内部ゲート電圧よりも高い、
方法。
【請求項１３】
請求項１２に記載の方法を実行するためのコンピュータプログラムが記憶されるコンピュータ可読媒体。
【請求項１４】
実行されるときに、請求項１２に記載の方法を実行するために請求項１乃至９のいずれか一項に記載のスイッチング回路を制御するプログラム要素。
【請求項１５】
中でコンピュータプログラムが実行される処理装置であって、請求項１２に記載の方法を実行するために請求項１乃至９のいずれか一項に記載のスイッチング回路を制御するように構成される、処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体技術に関する。特に、これは例えばＸ線システムのための高電圧発生器技術に関連する。特に、本発明はスイッチング配置、スイッチング回路及び高速スイッチングのためのスイッチング回路配置、本発明にかかるスイッチング配置、スイッチング回路若しくはスイッチング回路配置を有するＸ線装置、高速スイッチングのための方法、コンピュータ可読媒体、プログラム要素及び処理装置に関する。
【背景技術】
【０００２】
例えばＸ線システムのための現在の高電圧発生器においては、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）若しくは金属酸化膜半導体電界効果トランジスタ（ＭＯＳ‐ＦＥＴ）のようなスイッチング素子が利用される。こうしたスイッチング素子は通常はスイッチング素子のスイッチオン及びオフを制御するためにスイッチング素子の入力へ供給される電圧源で駆動される。例えば、ＩＧＢＴ若しくはＭＯＳ‐ＦＥＴのゲートに印加される正電圧はスイッチング素子のスイッチオンを可能にし、一方スイッチング素子のゲートに供給されるゼロ電圧若しくは負電圧はスイッチング素子のスイッチオフをもたらし得る。
【０００３】
スイッチング素子がオンにスイッチされる場合、それに続く高電圧若しくは高電力が同じくオンにスイッチされ、スイッチング素子の出力ポートによって需要側（ｃｏｎｓｕｍｅｒ）、例えばＸ線システムのＸ線管のための高電圧若しくは高電力を生成するＸ線発生器へ供給され得る。スイッチング素子がオフにスイッチされる場合この高電圧若しくは高電力はオフにスイッチされ、従って需要側へ提供されない。その後のスイッチオン及びオフは需要側へ供給される電圧若しくは電力を調節し、従って制御することを可能にし得る。
【０００４】
スイッチ可能な高電圧若しくは高電力をさらに増加するために、その上複数のスイッチング素子が並列に利用され得る。
【０００５】
電圧源のスイッチング電圧はスイッチング素子の入力へ供給される。しかしながら、例えば専用抵抗素子若しくは容量性素子のような寄生素子若しくはさらなる回路素子が、スイッチング素子の入力と半導体の実際のゲートのための内部入力ポートとの間に設けられ得る。しかしながらこの寄生素子若しくは回路素子はスイッチング素子の入力と内部入力ポート（例えばゲート）との間に電圧降下をもたらし得るので、入力に印加される電圧源の全印加電圧がスイッチング素子の内部入力ポートにおいて、従って専用回路素子若しくは寄生素子の後で利用できないという結果をもたらし得る。少なくとも入力に印加される全電圧は寄生素子若しくは回路素子のためにいくらかの時間遅延の後に内部入力ポートに達するだけである。
【０００６】
上記電圧降下若しくは時間遅延はスイッチング素子のスイッチング速度が制限される結果をもたらす。特に、寄生インダクタンス若しくは寄生キャパシタンスのような寄生素子は、入力に印加され、その後スイッチング素子の内部入力ポートに達する電圧のスルーレートに影響を及ぼす。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従ってスイッチング素子の内部入力ポートにおいて、特に入力と内部入力ポートとの間に配置される寄生素子若しくはさらなる回路素子の影響を減らすことによってスイッチング素子のスイッチング速度を増加することが有益であり得る。
【課題を解決するための手段】
【０００８】
上記利益はとりわけ独立請求項の主題によってもたらされ得る。さらなる好適な実施形態は従属請求項からとられ得る。
【０００９】
寄生素子、例えば寄生インダクタンスは印加電圧に依存するスルーレートに影響を及ぼすので、スルーレートは印加電圧を増加することによって増加され得る。
【００１０】
従って、本発明はとりわけ、ゲートドライバ若しくはゲート増幅器、特にデジタル制御ゲートドライバの出力によって電圧源の電圧をスイッチング素子の入力へ供給することを提案し、電圧はスイッチング素子の各内部入力ポート若しくは内部ゲートポートに対して実際に許容される電圧よりも高い。言い換えれば、例えばＩＧＢＴ若しくはＭＯＳ‐ＦＥＴの場合、最大許容ゲート電圧よりも高い電圧がゲートを駆動するために利用される。
【００１１】
例えば、ＩＧＢＴのゲートを駆動するための一つの共通値は±１５Ｖであると考えられ得る。スルーレート及び従ってスイッチング素子のスイッチング速度を増加するためには、スイッチング素子の入力へ１５Ｖよりも高い電圧、例えばゲート電圧の２ｘ，３ｘ，４ｘ若しくはそれ以上、例えば±５０Ｖを供給し得る。
【００１２】
従って高電圧をゲート駆動電圧として使用するとき、ゲート回路内の内部ゲートレジスタ及び寄生素子を通る駆動ゲート電流はかなり増加され得るので、例えばスイッチング素子のゲートキャパシタンスの充放電の増加をもたらす。従って回路キャパシタンスの充放電の増加はスイッチング素子のスイッチング速度の増加につながり得る。
【００１３】
しかしながら、こうしたスイッチング素子の入力へ印加される"過電圧"は、その後スイッチング素子の内部ゲートポートも過電圧を、従って例えば特定スイッチング素子に関して仕様の点で、内部ゲートポートにおいて許可され得るよりも高い電圧を受ける結果をもたらし得る。言い換えれば、例えば±５０Ｖが、スイッチング素子の入力へ、すなわち寄生素子と回路素子の前に供給される、入力電圧源からのスイッチング電圧として利用される場合、スイッチング素子の内部ゲートポートへ、すなわち寄生素子と回路素子の後に印加される電圧が、例えば±１５Ｖの最大許容ゲート電圧を超えてはならないことを保証することが要求され得る。
【００１４】
従って、内部入力ポート若しくは内部ゲートポートにおいて、従ってチップにおいて内部ゲートレジスタを直接越える、現在生じている電圧が、例えばスイッチング素子ダイ上の追加タップポートで決定され得る。このタップポートはスイッチング素子のダイ上の内部ゲートポート、従って例えばＩＧＢＴ若しくはＭＯＳ‐ＦＥＴのゲートにおいて現在生じている電圧を決定するために利用され得る。例えばスイッチング素子の内部ゲートポートにおける現在の電圧が最大許容ゲート電圧と実質的に等しいか若しくは超える寸前である場合、最大許容ゲート電圧よりも高い電圧若しくは過電圧を利用する電圧源はオフにスイッチされ得るので、内部ゲートポートにおける現在の入力電圧のさらなる上昇を妨げ、その規定電圧値内でのＩＧＢＴ若しくはＭＯＳ‐ＦＥＴのゲートの保存操作を可能にする。
【００１５】
タップポートによってもたらされるフィードバックループは、その後タップポートにおける現在の内部電圧、従って内部ゲート電圧が最大許容ゲート電圧の許容領域内にとどまるかどうかを決定し得る。内部ゲートポートへの印加電圧における降下が決定される場合、フィードバックループはその後印加内部ゲートポート電圧を再度増加するために電圧源の高電圧を再度オンにスイッチするよう電圧源制御素子を利用し得る。
【００１６】
従って本発明の要旨は、ゲートドライバ若しくはゲート増幅器の、特にデジタル制御ゲートドライバのドライバ出力から、スイッチング素子若しくはスイッチング配置の入力へ、スイッチング素子若しくはスイッチング配置の最大許容電圧よりも高い電圧を供給しながら、各々スイッチング素子の内部ゲートポート及びタップポートにおける、従って回路素子若しくは寄生素子の後の、現在生じている電圧を決定することによって、スイッチング素子の内部ゲートポートにおいて最大許容電圧を超えないことを保証する、電圧源を提供することにみられ得る。
【００１７】
これらの及び他の態様は以下の図面から明らかとなりそれらを参照して解明される。
【００１８】
異なる実施形態が異なるカテゴリに関して記載される。しかしながら、全ての説明及び特徴は、スイッチング配置、スイッチング回路、Ｘ線装置、高速スイッチングのための方法、コンピュータ可読媒体、プログラム要素、処理装置、及び装置を操作するための方法の全てに等しく当てはまる。
【図面の簡単な説明】
【００１９】
【図１】本発明にかかるスイッチング回路／ゲートドライブ回路の回路図例を示す。
【図２ａ】図１のスイッチング回路において測定される電圧及び電流の一実施形態例を示す。
【図２ｂ】図１のスイッチング回路において測定される電圧及び電流の一実施形態例を示す。
【図３ａ】図１のスイッチング回路において利用されるコンパレータ素子の動作例を示す。
【図３ｂ】図１のスイッチング回路において利用されるコンパレータ素子の動作例を示す。
【図４ａ】図１のスイッチング回路において測定される電圧及び電流のさらなる実施形態例を示す。
【図４ｂ】図１のスイッチング回路において測定される電圧及び電流のさらなる実施形態例を示す。
【図５ａ】図１のスイッチング回路において利用されるコンパレータ素子のさらなる動作例を示す。
【図５ｂ】図１のスイッチング回路において利用されるコンパレータ素子のさらなる動作例を示す。
【図６ａ】本発明にかかるコンパレータ素子の一実施形態例を示す。
【図６ｂ】本発明にかかるコンパレータ素子の一実施形態例を示す。
【図７】本発明にかかる電圧タップを利用するスイッチング素子の一実施形態例を示す。
【図８】本発明にかかる高速スイッチングのための方法の一実施形態例を示す。
【図９】本発明にかかるスイッチング配置及びスイッチング回路を利用するＸ線システムを示す。
【発明を実施するための形態】
【００２０】
図１を参照すると、本発明にかかるスイッチング回路の回路図例が描かれる。
【００２１】
図１は本発明にかかるスイッチング配置２及びスイッチング回路２０を示す。
【００２２】
特に、スイッチング配置２はデジタル及びアナログ回路であるスイッチング回路２０内のアナログ部分である。
【００２３】
スイッチング配置２は、例示的に、図１において、絶縁ゲートバイポーラトランジスタ、特に並列に設けられる複数のＩＧＢＴを有し、そのうち第１のＩＧＢＴのゲート領域のみが詳細に描かれ、一方エミッタとコレクタを有する高電圧若しくは高電力をスイッチするための出力ポートは概略的に描かれるのみである。さらなるスイッチング素子、例えばＭＯＳ‐ＦＥＴが実現可能であり、この場合出力ポートはむしろソースとドレインを有する。
【００２４】
スイッチング配置２は入力８ｂ、例えばＩＧＢＴ若しくはＭＯＳ‐ＦＥＴのゲートピンを有し、この入力８ｂにおいて、デジタル制御ゲートドライバ回路２０の電圧源／ゲート増幅器２２のゲートドライバ出力８ａによって供給されるスイッチングのための入力電圧がスイッチング配置２へ印加される。例えばＬｂｏｎｄ６ａ及びＲｇａｔｅｉｎｔｅｒｎ６ｂのような寄生素子、例えば内部ゲートレジスタが例示的に描かれる。Ｌｂｏｎｄ６ａは特に入力８ｂをスイッチング素子４と接続する導体、例えばボンドワイヤであり得る。
【００２５】
従って、入力８ｂはスイッチング配置２の入力とみなされ得るが、一方内部入力ポート１０はスイッチング素子４の入力とみなされ得る。ゲート増幅器２２の出力８ａは例示的に入力８ｂへ直接接続される。
【００２６】
例示的にＩＧＢＴとして描かれるスイッチング素子４はその物理特性のために内部抵抗ＲＰｏｌｙ及び内部キャパシタンスＣｇａｔｅを有する。
【００２７】
寄生素子６ａ及び内部ゲートレジスタ６ｂのために、入力８ｂにおいて生じる電圧はいくらかの遅延を伴って内部ゲートポート１０へ供給されるのみであり、この遅延は寄生素子６ａ及び内部ゲートレジスタ６ｂの物理特性のために生じている。しかしながら、さらなる寄生素子、例えば寄生キャパシタンス素子も同様に存在し得る。
【００２８】
しかしながら出力８ａ／入力８ｂ及び内部ゲートポート１０の間の上記遅延はスイッチング素子４によって得られるスイッチング速度に影響を及ぼしている。言い換えれば、寄生素子６ａと内部ゲートレジスタ６ｂはスイッチング素子４の最大達成可能スイッチング速度を低下させる。
【００２９】
通常、内部ゲートポート１０に対する最大許容入力電圧は入力８ｂにも印加され、その後上記のように遅延して内部ゲートポートに達するのみである。
【００３０】
寄生素子６ａと内部ゲートレジスタ６ｂは入力８ｂに印加される信号のスルーレートに、この信号が時間遅延して内部ゲートポート１０／タップポート１０ｂに達するのみであるような方法で影響を及ぼす。特に、出力８ａから入力８ｂへ印加される電圧の上昇と下降は遅延して内部ゲートポート１０に達するのみである。
【００３１】
しかしながらこうしたスルーレートは入力８ｂへ印加される電圧によって直接影響される。言い換えれば、入力８ｂへ印加される電圧が高いほど、スルーレートは高くなり、入力８ｂへ印加される印加電圧値がスイッチング素子４をオンにスイッチするために内部ゲートポート１０においても利用可能になるまでの遅延は小さくなる。
【００３２】
記述の文脈において、スイッチング素子４の最大許容内部ゲート電圧は例示的に±１５Ｖとして与えられる。本発明の要旨によれば、電圧源／ゲート増幅器２２は、その後内部ゲートポート１０に達するように入力８ｂへ±１５Ｖを供給する代わりに、むしろより高い電圧若しくは過電圧、例えば±５０Ｖを供給している。
【００３３】
±１５Ｖから±５０Ｖへの増加は、入力８ｂと内部ゲートポート１０の間の電圧上昇遅延のスルーレートにも良い影響を及ぼす。言い換えれば、内部ゲート電圧が±１５Ｖを得るために必要な時間は±１５Ｖよりも±５０Ｖを入力８ｂに印加するときに著しく削減される。この時間遅延の削減、従ってスルーレートの増加はスイッチング素子４の、従ってスイッチング配置２並びにスイッチング回路／ゲートドライブ回路２０及び完全なスイッチング回路配置の最大達成可能スイッチング速度に直接影響を及ぼす。
【００３４】
電圧源２２は、例えば電界効果トランジスタとして例示的に具体化されるスイッチング素子７ａに接続される、例えば正電圧Ｕｄｃ、例えば＋５０Ｖを供給する第１の電圧源９ａ、並びに、同様に電界効果トランジスタとして例示的に具体化されるスイッチング素子７ｂへ例示的に−５０Ｖを供給する負電圧源９ｂ−Ｕｄｃを有する。
【００３５】
スイッチング素子７ａ，ｂは個別に及び単独にそれぞれ＋５０Ｖ及び−５０ＶをレジスタＲｐｏｓ及びＲｎｅｇを介して出力８ａによって入力８ｂへ供給する。ＡＮＤ素子３及び５はそれぞれスイッチング素子７ｂ，ａへスイッチング信号を供給する。ＡＮＤ素子５は正にトリガされ、すなわちスイッチング素子７ａへ論理"１"を供給する、すなわちスイッチング素子７ａをオンにスイッチするので、これがパルス発生器１１及びシュミットトリガ、特に逆シュミットトリガとして例示的に具体化されるコンパレータ素子２６ａの両方から論理"１"を受け取る場合、Ｕｄｃを入力８ｂへ供給する。
【００３６】
この点で論理"１"は例えば＋５Ｖの電圧を入力へ供給し、一方論理"０"は０Ｖに対応し得る。
【００３７】
ＡＮＤ素子３はパルス発生器１１が"０"を与える場合にスイッチング素子７ｂへ論理"１"を供給し、この信号は論理"１"を構成するようにＮＯＴ素子１によって反転され、同様にシュミットトリガ、特に逆シュミットトリガとして例示的に具体化されるコンパレータ素子２６ｂは論理"１"を供給する。
【００３８】
コンパレータ素子２６ａ，ｂはアナログ入力１０ａ、例えばゲートドライバフィードバック信号のためのゲートドライバフィードバック入力ポートを利用して、タップポート１０ｂからの内部ゲート電圧Ｕｇａｔｅを決定し、その後決定された電圧に応じてデジタル信号すなわち論理"０"若しくは"１"を、検出された若しくは最大許容ゲート電圧Ｕｍａｘと比較された電圧Ｕｇａｔｅに応じて供給する。図１の実施形態例におけるＵｍａｘは前述の±１５Ｖの電圧に対応する。
【００３９】
言い換えれば、シュミットトリガ１について、コンパレータ２６ａは、決定される電圧Ｕｇａｔｅが電圧Ｕ２例えば＋１４Ｖを下回る場合論理"１"が供給され、Ｕｇａｔｅが電圧Ｕ１例えば＋１５Ｖを超える場合論理"０"を供給する。Ｕ１とＵ２の間で、コンパレータ２６ａはヒステリシスを有し、従って前の電圧曲線に依存する論理値を供給する。例えばＵｇａｔｅが０Ｖから始まって上昇する場合、コンパレータ２６ａはＵｇａｔｅがＵ１、例えば＋１５Ｖに等しくなるか若しくは超えるまで論理"１"を供給し、この場合シュミットトリガ２６ａは論理"１"から"０"へスイッチする。ここでＵｇａｔｅがＵ１を超え、その後降下している場合、コンパレータ２６ａはＵ２若しくは例えば＋１４Ｖを下回るときに論理"０"から"１"へスイッチする。
【００４０】
同じ動作モードは、コンパレータ２６ｂが例示的に負電圧領域で、従ってＵ２＝−１４Ｖ及びＵ１＝−１５Ｖである０Ｖ未満で動作する点を除いて、コンパレータ２６ｂに当てはまる。コンパレータ２６ａ及びコンパレータ２６ｂの動作図は図６ａ，ｂから得られる。
【００４１】
通常のシュミットトリガは電圧入力に依存してアナログ出力を供給するが、コンパレータ２６ａ，ｂはさらにアナログデジタル変換器素子を含むので、デジタル出力"０"及び"１"を供給する。こうしたアナログデジタル変換器素子は"アナログ"シュミットトリガに加えて設けられ得るか、若しくはアナログデジタル変換器素子及びシュミットトリガの複合素子が利用され得る。
【００４２】
ゲートドライブ回路２０の個々の素子を説明して、以下でゲートドライブ回路２０自体の動作原理が説明される。
【００４３】
ドライバ入力１１は例えば１００ｋＨｚの周波数及び０．５のオン／オフ率で例えば＋５Ｖと０Ｖの間を行ったり来たりする矩形デジタルパルス信号若しくは論理信号を供給する。ドライバ入力１１の各個別パルス位相はその後Ｐ１，Ｐ２，Ｐ３，Ｐ４などと称される。
【００４４】
例示的に、パルスＰ２ｎ−１は論理"１"を持つパルスと呼ばれ、一方パルスＰ２ｎは論理"０"を持つパルスと呼ばれ、ｎは整数である。
【００４５】
最初に、回路２０はオフ状態にあり、従ってスイッチング配置２及びスイッチング素子４はＵｇａｔｅ＝−１５Ｖでオフ位置にある。従って、両コンパレータ素子２６ａ，ｂは論理"１"を供給する。
【００４６】
ドライバ入力１１が論理"１"を供給していると仮定すると、ＡＮＤ素子５はドライバ入力１１から論理"１"を受け取り、一方ＡＮＤ素子３はインバータ若しくはＮＯＴ素子１のために論理"０"を受け取る。ＡＮＤ素子３，５の各自の他の入力は、上記の通りコンパレータ２６ａ，ｂが論理"１"であるため、論理"１"である。
【００４７】
従って、ＡＮＤ素子５のみが論理"１"をスイッチング素子７ａへ供給し、これはその後オン状態にスイッチするので、電圧源９ａからＲｐｏｓ及び出力８ａを介してスイッチング配置２の入力８ｂへ電圧Ｕｄｃを供給する。言い換えれば、ここで＋５０Ｖが入力８ｂへ印加される。
【００４８】
寄生素子６ａのために、入力８ｂへ印加されている入力電圧は即時に内部ゲートポート１０へ供給されるのではなく、いくらかの時間遅延／スルーレートを伴う。しかしながら、この時間遅延は入力ポート８ｂが＋１５Ｖのみを供給されている場合に生じ得るであろう時間遅延よりも少ない。その後、入力電圧はタップポート１０において上昇しているので、内部ゲート電圧Ｕｇａｔｅを構成する。
【００４９】
Ｕｇａｔｅにおける上昇はタップポート１０ｂを介してコンパレータ素子２６ａ，ｂによって検出される上昇に対応する。ある時間ｔ１の後、Ｕｇａｔｅはスイッチング素子４のスイッチオン電圧に達し、従ってそれに続く需要側へ高電圧若しくは高電力を供給するように出力ポートをスイッチする。
【００５０】
この間中、Ｕｇａｔｅはタップポート１０ｂからゲートドライバフィードバック入力ポート１０ａを介してコンパレータ素子２６ａ，ｂによって評価される。Ｕｇａｔｅが例えばコンパレータ２６ａのＵ１、例えば＋１５Ｖに等しくなるか若しくは超える場合、コンパレータ素子２６ａは論理"１"から論理"０"へスイッチし、ＡＮＤ素子５の一つの入力のみが論理"１"を受け取る結果をもたらし、従ってＡＮＤ素子５が論理"０"を供給する結果をもたらすので、スイッチング素子７ａをオフにスイッチし、従ってもはや電圧源９ａのＵｄｃを入力８ｂへ供給しない。
【００５１】
スイッチオン位相におけるゲート電流Ｉｇａｔｅが実質的に０に等しい場合、電流はレジスタＲＰｏｌｙを通って伝導しておらず、従ってオームの法則に従ってＲＰｏｌｙにわたって電圧降下は生じない、従ってＵｇａｔｅ＝ＵＣｇａｔｅである。言い換えれば、Ｕｇａｔｅは全パルス位相Ｐ１の間実質的に一定のままである。
【００５２】
このパルス中、Ｕｇａｔｅは実質的にＵｍａｘに等しく、コンパレータ素子２６ａは常に論理"０"を出力し、一方コンパレータ素子２６ｂは常に論理"１"を出力する。上記挙動は図２ａ，ｂ及び３ａ，ｂから推定され得る。
【００５３】
次のパルスＰ２にわたって、パルス発生器は論理"１"から"０"へスイッチしている。その結果、ＡＮＤ素子５の出力は論理"０"のままであり、一方ＡＮＤ素子３の出力は論理"０"から"１"へスイッチする。続いて、スイッチング素子７ｂがオンにスイッチされるので、電圧源９ｂから出力８ａを介して入力８ｂへ負電圧−Ｕｄｃ、例えば−５０Ｖを供給する。
【００５４】
従ってパルスＰ１に関する上記挙動は反転し、その後Ｕｇａｔｅは−Ｕ１、例えば−１５Ｖに等しくなるので、スイッチング素子４の出力ポートをオフにスイッチする。個々のパルス位相Ｐ１，Ｐ２，Ｐ３，Ｐ４などは図２ａ，ｂ及び３ａ，ｂに従ってドライバ入力１１、例えばパルス発生器若しくは制御ＣＰＵによってトリガされる。
【００５５】
回路素子条件のために、Ｉｇａｔｅが０であると仮定されないかもしれない場合、ＲＰｏｌｙにわたって電圧降下が生じる可能性があり、Ｃｇａｔｅの放電をもたらすので、１パルス位相内の経時的なＵｇａｔｅの電圧降下をもたらし、その結果、ＵｇａｔｅがＵ１とＵ２及び−Ｕ１と−Ｕ２の間にそれぞれとどまるように±Ｕｄｃに応じてコンパレータ素子２６ａ，ｂの中間スイッチングを要する。
【００５６】
かかるスイッチング回路２０の挙動は図４ａ，ｂ及び５ａ，ｂから得られる。図４ａに関して、各パルスＰ１，Ｐ２，Ｐ３，Ｐ４においてゲート電圧Ｕｇａｔｅは、図４ａにおいて鋸歯曲線によって描かれる通り、それぞれＵ１とＵ２及び−Ｕ１と−Ｕ２の間を行ったり来たりしている。
【００５７】
例示的にＰ１を参照すると、ＵｇａｔｅがＵ１を超えるたびにコンパレータ２６ａは論理"０"へスイッチされ、その後、もはや出力８ａを介して入力８ｂへ電圧源９ａの＋Ｕｄｃを供給しないので、ＲＰｏｌｙにわたる電圧降下のためにＵｇａｔｅの電圧降下をもたらし、従ってキャパシタンスＣｇａｔｅが放電される。
【００５８】
ＵｇａｔｅがＵ２を下回っている場合、コンパレータ素子２６ａは再度論理"０"から"１"へスイッチし、再度スイッチング素子７ａをオンにスイッチするので、電圧源９ａから入力８ｂへ電圧Ｕｄｃを供給する。これはその後のＵ１へのＵｇａｔｅの上昇をもたらし、再度コンパレータ２６ａを論理"１"から"０"へスイッチし、その後スイッチング素子７ａをオフにスイッチする。この動作モードはパルス発生器１１がさらなるパルスＰｘ＋１へスイッチするまで単一パルスＰｘ中に複数回繰り返される。
【００５９】
以下において、生じる値の例示的な範囲が提供される。＋Ｕｄｃは２０ＶＤＣ及び１００ＶＤＣの間であり得るか若しくはもっと高く、Ｒｐｏｓ，Ｒｎｅｇは０オーム及び５オームの間であり得、ＲＧＥは１ｋオーム及び１０ｋオームの間であり得、ＬＢｏｎｄは１ｎＨ及び３０ｎＨの間であり得、ＲＧａｔｅｉｎｔｅｒｎは１オーム及び２オームの間であり得、ＲＰｏｌｙは０オーム及び１００ｍオームの間であり得、ＣＧａｔｅは１ｎＦ乃至２０ｎＦであり得、毎回各範囲終了値を含む。
【００６０】
ここで図５ａ，ｂを参照すると、Ｕｇａｔｅに対応する、タップポート１０ｂを介して供給される各コンパレータ素子２６ａ，ｂにおける入力電圧が描かれる。正パルス位相Ｐ１，Ｐ３などにおいて、ＵｇａｔｅはＵ１とＵ２、例えば＋１５Ｖと＋１４Ｖの間を行ったり来たりしている。ＵｇａｔｅがＵ１に達するか若しくは超えるとすぐに、コンパレータ素子２６ａが論理"０"になり、ＵｇａｔｅがＵ２を下回る場合、コンパレータ素子２６ａは論理"１"になるので、その後スイッチング素子７ａを介して電圧源９ａをオン及びオフにスイッチする。この動作モードは、論理"１"のスパイクが生じるので、短期間出力８ａを介して入力８ｂへＵｄｃを中間的に供給し、Ｕｇａｔｅの鋸歯状の電圧曲線をもたらすことによって、図５ａに見られる。
【００６１】
同じ動作モードはコンパレータ２６ｂ、スイッチング素子７ｂ、及び電圧源９ｂで負パルスＰ２，Ｐ４，…に当てはまる。
【００６２】
ここで図６ａ，ｂを参照すると、再度、逆シュミットトリガとして例示的に具体化されるコンパレータ素子２６ａ，ｂの動作モードが描かれる。例えば図６ａ及びコンパレータ２６ａに関して、０Ｖから開始してＵ１例えば＋１５Ｖに達するまで論理"１"が供給され、ここで論理出力は論理"０"になる。Ｕ１若しくはＵｇａｔｅが降下する場合、論理"０"はＵ２例えば＋１４Ｖに達するか若しくは下回るまで維持され、この点において論理出力は論理"１"へ戻る。
【００６３】
同じ動作モードはコンパレータ素子２６ｂに当てはまるが、負電圧−Ｕ１及び−Ｕ２を伴う。
【００６４】
ここで図７を参照すると、本発明にかかる内部ゲートポート１０において電圧タップポート１０ｂを利用するスイッチング素子の一実施形態例が描かれる。
【００６５】
図７は概略的に描かれるのみである、スイッチング素子４も有する、スイッチング配置２、特に例示的にＩＧＢＴモジュールの内部構造を示す。ゲート増幅器２２からスイッチング配置２へ電圧を供給するための入力８ｂが示される。インダクタンスＬｂｏｎｄ６ａを持つ導体、及び寄生レジスタＲｇａｔｅｉｎｔｅｒｎ６ｂも描かれ、その後タップポート１０ｂに達し、そこから、ゲートドライバフィードバック入力ポート１０ａへＵｇａｔｅを供給することによってＵｇａｔｅが測定され得る。
【００６６】
ここで図８を参照すると、本発明にかかる高速スイッチングのための方法の一実施形態例が描かれる。
【００６７】
図８は、スイッチング配置２の入力８ｂへ入力電圧を印加するステップ４２、スイッチング素子４の内部ゲートポート１０における内部ゲート電圧を検出するステップ４４、内部ゲートポート１０に対して規定される最大内部ゲート電圧を超えないようにゲート増幅器２２の電圧を制御するステップ４６を有する高速スイッチングのための方法４０を示し、回路素子６ａ，ｂがスイッチング配置２の入力８ｂと内部ゲートポート１０の間に配置され、入力電圧は最大内部ゲート電圧Ｕｇａｔｅよりも高い。
【００６８】
ここで図９を参照すると、本発明にかかるスイッチング配置及び／又はスイッチング回路を利用するＸ線システムが描かれる。
【００６９】
図９はＣＴシステムとして例示的に具体化されるＸ線システム６０を示す。Ｘ線発生装置６６、例えばＸ線管が、対象７２まわりの回転のためのガントリ６２上に取り付けられるＸ線検出器６８の反対側に配置され、Ｘ線放射７０を生成するのに適している。Ｘ線放射７０はＸ線検出器６８の方へ向けられ、Ｘ線発生装置６６とＸ線検出器６８はＸ線放射７０の経路内に配置される対象７２、例えば患者のＸ線画像情報が収集され得るように動作可能に結合される。対象７２は支持台７４上に位置する。
【００７０】
Ｘ線システム６０において、スイッチング配置２、スイッチング回路／ゲートドライブ回路２０及び／又はスイッチング素子４を有するスイッチング回路配置を利用する高電圧発生器７８が設けられる。
【００７１】
スイッチング配置２を伴う回路２０はＸ線放射７０の生成のためにＸ線発生装置６６へ高電圧を供給している。
【００７２】
Ｘ線発生装置６６へ高電圧を供給するように高電圧発生器７８及び特にスイッチング素子４、スイッチング配置２、及び／又は回路２０を制御するために処理装置６４が設けられる。処理装置６４はスイッチング素子４、スイッチング配置２及び／又はスイッチング回路２０を制御するためのプログラム要素を有する。処理装置６４は処理要素６５若しくはマイクロプロセッサをさらに有する。
【００７３】
収集されたＸ線情報は表示素子７６を介して、インターフェースユニット８０を介して処理装置６４を制御し得るユーザへ提供され得る。
【符号の説明】
【００７４】
１          インバータ素子／ＮＯＴ素子
２          スイッチング配置（ＩＧＢＴ若しくはＭＯＳＦＥＴモジュール）
３          ＡＮＤ素子
４          スイッチング素子（セル）
５          ＡＮＤ素子
６ａ，ｂ    回路素子／寄生素子
７ａ，ｂ    スイッチング素子
８ａ        出力／ゲートドライバ出力
８ｂ        スイッチング配置の入力
９ａ，ｂ    電圧源
１０        内部ゲート電圧Ｕｇａｔｅを持つ内部入力ポート／ゲートポート
１０ａ      ゲートドライバフィードバック入力信号
１０ｂ      タップポート
１１        ドライバ入力／ゲートドライバ入力（例えばパルス発生器若しくは制御ＣＰＵ）
２０        デジタル制御ゲートドライバ／スイッチング回路
２２        ゲートドライバ増幅回路／増幅回路／電圧源
２４        制御論理／入力電圧源制御素子／ゲートドライバ制御論理回路
２６ａ，ｂ  内部ゲートポート電圧検出素子
３０        内部点寄生素子
４０        高速スイッチングのための方法
４２        ステップ：入力電圧印加
４４        ステップ：内部ゲートポート電圧検出
４６        ステップ：入力電圧制御
６０        ＣＴ  Ｘ線システム
６２        ガントリ
６４        処理装置
６５        処理要素
６６        Ｘ線発生装置／Ｘ線管
６８        Ｘ線検出器
７０        Ｘ線放射
７２        対象／患者
７４        支持台／テーブル
７６        表示素子
７８        高電圧発生器
８０        インターフェースユニット
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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