(57)【要約】  改良された基準電流生成器を提供する。電圧差生成器は、相対的に小さな電気的ポテンシャルだけその値が乖離している二個の電圧を生成する。これらの二個の近接乖離電圧を、相対的に大きなインピーダンス値を有して、小さく安定した基準電流を生成する抵抗素子の両端に印加する。この結果、電力効率的で温度補償的な基準電流生成器が実装される。
2014515506.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成する回路であって、前記回路は、
第一電圧と第二電圧を供給する電圧差生成器であって、
第一供給電圧を供給する基準電圧生成器と、
前記第一供給電圧に電気的に接続され、第二供給電圧を提供する電圧バッファアンプと、
前記第二供給電圧に電気的に接続され、前記第一電圧と前記第二電圧を供給する電圧ラダーと、
を具備する前記電圧差生成器と、
前記第一電圧に電気的に接続され、第三電圧を供給する第一バッファであって、
前記第一電圧を受信し、前記第三電圧を受信し、前記第一電圧を前記第三電圧と比較して、応答として、第一制御電圧を出力する第一アンプと、
前記第一制御電圧を受信して、応答として、前記第三電圧を供給する第一トランジスタ素子と、
を具備する前記第一バッファと、
前記第二電圧に電気的に接続され、第四電圧を供給する第二バッファであって、
前記第二電圧を受信し、前記第四電圧を受信し、前記第二電圧を前記第四電圧と比較して、応答として、第二制御電圧を出力する第二アンプと、
前記第二制御電圧を受信して、応答として、前記第四電圧を供給する第二トランジスタ素子と、
を具備する前記第二バッファと、
前記第三電圧と前記第四電圧の間に電気的に接続される抵抗素子であって、
前記第三電圧と前記第四電圧の関数である基準電流を生成する、
前記抵抗素子と、
を具備することを特徴とする回路。
【請求項２】
前記第一電圧と前記第二電圧は近接的に乖離している、ことを更なる特徴とする請求項１記載の回路。
【請求項３】
前記基準電圧生成器は、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１記載の回路。
【請求項４】
前記複数個のトランジスタ素子は、複数個の、ＮＭＯＳトランジスタ素子又はＰＭＯＳトランジスタ素子から選択された素子である、ことを更なる特徴とする請求項３記載の回路。
【請求項５】
前記電圧バッファアンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１記載の回路。
【請求項６】
前記電圧ラダーは、サブスレッショルド領域において動作する複数個の直列接続の抵抗回路素子を具備する、ことを更なる特徴とする請求項１記載の回路。
【請求項７】
前記複数個の直列接続の抵抗回路素子は、ダイオード接続ＮＭＯＳ素子又はダイオード接続ＰＭＯＳ素子から選択された素子である、ことを更なる特徴とする請求項６記載の回路。
【請求項８】
前記第一アンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１記載の回路。
【請求項９】
前記第一トランジスタ素子はサブスレッショルド領域において動作する、ことを更なる特徴とする請求項１記載の回路。
【請求項１０】
前記第二アンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１記載の回路。
【請求項１１】
前記第二トランジスタ素子はサブスレッショルド領域において動作する、ことを更なる特徴とする請求項１記載の回路。
【請求項１２】
前記抵抗素子は、サブスレッショルド領域において動作する複数個のトランジスタである、ことを更なる特徴とする請求項１記載の回路。
【請求項１３】
前記複数個のトランジスタは、ＮＭＯＳ又はＰＭＯＳ素子から選択された素子を具備する、ことを更なる特徴とする請求項１２記載の回路。
【請求項１４】
前記電圧差生成器、前記第一バッファ、前記第二バッファ、及び前記抵抗素子のうち少なくとも選択された一つが、最小温度感受性、絶対温度比例特性、及び絶対温度相補特性のうち少なくとも選択された一つを実現するように調整される、ことを特徴とする請求項１記載の回路。
【請求項１５】
基準電流を生成する回路であって、前記回路は、
第一電圧と第二電圧を供給する電圧差生成器と、
前記第一電圧に電気的に接続され、第三電圧を供給する第一バッファと、
前記第二電圧に電気的に接続され、第四電圧を供給する第二バッファと、
前記第三電圧と前記第四電圧の間に電気的に接続される抵抗素子であって、
前記第三電圧と前記第四電圧の関数である基準電流を生成する、
前記抵抗素子と、
を具備することを特徴とする回路。
【請求項１６】
前記電圧差生成器は、
第一供給電圧を供給する基準電圧生成器と、
前記第一供給電圧に電気的に接続され、第二供給電圧を提供する電圧バッファアンプと、
前記第二供給電圧に電気的に接続され、前記第一電圧と前記第二電圧を供給する電圧ラダーと
を具備する、ことを更なる特徴とする請求項１５記載の回路。
【請求項１７】
前記第一バッファは、
前記第一電圧を受信し、前記第三電圧を受信し、前記第一電圧を前記第三電圧と比較して、応答として、第一制御電圧を出力する第一アンプと、
前記第一制御電圧を受信して、応答として、前記第三電圧を供給するＮＭＯＳ素子と、
を具備する、ことを更なる特徴とする請求項１６記載の回路。
【請求項１８】
前記第二バッファは
前記第二電圧を受信し、前記第四電圧を受信し、前記第二電圧を前記第四電圧と比較して、応答として、第二制御電圧を出力する第二アンプと、
前記第二制御電圧を受信して、応答として、前記第四電圧を供給するＰＭＯＳ素子と、
を具備する、ことを更なる特徴とする請求項１７記載の回路。
【請求項１９】
前記第一電圧と前記第二電圧は近接的に乖離している、ことを更なる特徴とする請求項１５記載の回路。
【請求項２０】
前記基準電圧生成器は、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１６記載の回路。
【請求項２１】
前記複数個のトランジスタ素子は、複数個の、ＮＭＯＳトランジスタ素子又はＰＭＯＳトランジスタ素子から選択された素子である、ことを更なる特徴とする請求項２０記載の回路。
【請求項２２】
前記電圧バッファアンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１６記載の回路。
【請求項２３】
前記電圧ラダーは、サブスレッショルド領域において動作する複数個の直列接続の抵抗回路素子を具備する、ことを更なる特徴とする請求項１６記載の回路。
【請求項２４】
前記複数個の直列接続の抵抗回路素子は、ダイオード接続ＮＭＯＳ素子又はダイオード接続ＰＭＯＳ素子から選択された素子である、ことを更なる特徴とする請求項２３記載の回路。
【請求項２５】
前記第一アンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１７記載の回路。
【請求項２６】
前記第一トランジスタ素子はサブスレッショルド領域において動作する、ことを更なる特徴とする請求項１７記載の回路。
【請求項２７】
前記第二アンプは、サブスレッショルド領域において動作する複数個のトランジスタ素子を具備する、ことを更なる特徴とする請求項１８記載の回路。
【請求項２８】
前記第二トランジスタ素子はサブスレッショルド領域において動作する、ことを更なる特徴とする請求項１８記載の回路。
【請求項２９】
前記抵抗素子は、サブスレッショルド領域において動作する複数個のトランジスタである、ことを更なる特徴とする請求項１５記載の回路。
【請求項３０】
前記複数個のトランジスタは、ＮＭＯＳ又はＰＭＯＳ素子から選択された素子を具備する、ことを更なる特徴とする請求項２９記載の回路。
【請求項３１】
前記電圧差生成器、前記第一バッファ、前記第二バッファ、及び前記抵抗素子のうち少なくとも選択された一つが、最小温度感受性、絶対温度比例特性、及び絶対温度相補特性のうち少なくとも選択された一つを実現するように調整される、ことを特徴とする請求項１５記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１２年５月１６日に出願された米国特許出願第１３／４７２，８７０号の優先権を主張し、又、２０１１年５月２０日に出願された米国仮出願第６１／４８８，１６９号及び２０１１年６月２７日に出願された米国仮出願第６１／５０１，３７８号の利益を主張する。上記各出願の全開示内容は、参照により本明細書に包含される。
【０００２】
本発明は、一般に、集積回路において使用される電流基準回路に関し、特に、電力低減を支援する集積回路トポロジーに関する。
【背景技術】
【０００３】
我々が新規であると信じる用語、又は新規であると信じる状況において使用するであろう用語を最初に導入する際には、その用語を‘太字体’で表記し、且つ、その用語に対してしかるべき定義を与えることとする。更に、この記載全体を通じて、以下の用語を時々使用する。即ち、ある信号、信号フラグ、状態ビット、又はそれらの類似物を、各々その論理的に真又は論理的に偽の状態に設定する際には、アサート又はネゲートという用語を使用する。又、これらの一つの論理状態から他の論理状態へのある信号の論理的な反転を表現する為に、トグルという用語を使用する。代替的表現として、これらの相互に排他的なブール代数状態を、論理_０及び論理_１と呼んでも良い。勿論、良く知られているように、一般にあるシステムの首尾一貫した動作は、全てのこうした信号の上記の論理的な意味状態を逆転することにより得られる。これは、具体的には、論理的に真であると最初に設定された信号が論理的に偽になり、又、その逆の過程が生ずる、といった変化を意味する。更に、この種のシステムにおいて、該論理状態の各々を表現する為にどの特定の電圧レベルが選択されたかということは、特に重要な要件ではない。
【０００４】
電池を電源とする装置の普及に伴って、電力消費は集積回路設計者にとってますます重要問題となっている。電力低減を支援する集積回路トポロジーは、電池寿命を伸ばすうえで、非常に貴重なものである。基準電流生成器は、如何なる集積回路内にも実質的に存在する。この理由は、全てのアナログエレクトロニクスは、その適切な動作の為にバイアス電流を必要とするからである。この基準電流は、また一般に、温度補償的である。即ち、この電流は、温度に対して実質的に無感受的であるか、又は、絶対温度に比例する（「ＰＴＡＴ」）か、又は、絶対温度に対して相補的である（「ＣＴＡＴ」）か、という様相を呈する。飽和したトランジスタと相対的に小さな抵抗器を過重に使用している為に、大部分の基準電流生成器は相当に多大な電力を喰ってしまう。
【０００５】
基準電流は、広範囲に渡る様々な方法で生成可能である。それらに関する二つの先行技術例が、図１と図２に提示されている。これら二つの先行技術例のひとつである、図１に提示されている基準電流生成器回路１０においては、基準電圧生成器（例えば、バンドギャップ基準電圧生成器）１２からの基準電圧はバッファ１４を用いて増幅され、抵抗器１６の両端に印加される。バンドギャップ基準電圧生成器１２と抵抗器１６は双方とも適度な程度に温度無感受的であるので、調整することにより望ましい温度感受性（例えば、ゼロ温度感受性、ＰＴＡＴ、ＣＴＡＴ）を実現できる。しかしながら、基準電流生成器回路１０は、相当に多大な電力を消費する。電圧生成器１２は、名目上１マイクロアンペア（１μＡ）のオーダの、相当に多大な電力を喰ってしまう。このように多大な基準電圧が相対的に小さな抵抗と組み合わされると、電流が過度に流れ喰われるという現象が引き起こされる。例えば、１．２５Ｖの典型的なバンドギャップ基準電圧と１００ｋΩの典型的なオンチップ抵抗を仮定すると、基準電流生成器回路１０は１．２５/１００e3=１２．５μＡの基準電流を消費することになる。この基準電流値は、電池を電源とする多くの現代的な装置において課されている限界値を、遥かに超過してしまっている。
【０００６】
同様に、図２に提示されている構造も又、良好な温度感受性を実現できるという点においては典型的なものである。しかしながら、基準電流生成器回路１８内の能動素子は飽和領域で動作するものであり、１μＡより遥かに多大な電流を喰ってしまう。
【０００７】
基準電流生成器回路の広範な使用とこれらの回路の多大な電力需要を考えると、必要とされるものは、超低電力で温度補償的な基準電流生成器を実装する為の改善された方法と装置である、と思われる。そのような方法と装置は、電池を電源とするエレクトロニクスのような電力感受性システムにおける使用において重要である。
【発明の概要】
【課題を解決するための手段】
【０００８】
開示される好適実施例に従い、第一電圧と第二電圧を供給する電圧差生成器を含む、基準電流を生成する回路を提供する。前記電圧差生成器は、第一供給電圧を供給する基準電圧生成器を含む。前記電圧差生成器は、また前記第一供給電圧に電気的に接続され、第二供給電圧を提供する電圧バッファアンプを含む。前記電圧差生成器は、また前記第二供給電圧に電気的に接続され、前記第一電圧と前記第二電圧を供給する電圧ラダーを含む。基準電流を生成する前記回路は、また前記第一電圧に電気的に接続され、第三電圧を供給する第一バッファを含む。前記第一バッファは、前記第一電圧と前記第三電圧を受信し、前記第一電圧を前記第三電圧と比較する第一アンプを含む。前記比較の応答として、前記第一アンプは第一制御電圧を出力する。前記第一バッファは、また前記第一制御電圧を受信して、応答として、前記第三電圧を供給する第一トランジスタ素子を含む。基準電流を生成する前記回路は、また前記第二電圧に電気的に接続され、第四電圧を供給する第二バッファを含む。前記第二バッファは、前記第二電圧と前記第四電圧を受信し、前記第二電圧を前記第四電圧と比較する第二アンプを含む。前記比較の応答として、前記第二アンプは第二制御電圧を出力する。前記第二バッファは、また前記第二制御電圧を受信して、応答として、前記第四電圧を供給する第二トランジスタ素子を含む。基準電流を生成する前記回路は、また前記第三電圧と前記第四電圧の間に電気的に接続される抵抗素子を含む。前記抵抗素子は、前記第三電圧と前記第四電圧の関数である基準電流を生成する。
【０００９】
他の一つの実施例において、電圧差生成器を含む基準電流を生成する回路を提供する。前記電圧差生成器は、第一電圧と第二電圧を供給する。基準電流を生成する前記回路は、また前記第一電圧に電気的に接続され、第三電圧を供給する第一バッファを含む。基準電流を生成する前記回路は、また前記第二電圧に電気的に接続され、第四電圧を供給する第二バッファを含む。基準電流を生成する回路は、また前記第三電圧と前記第四電圧の間に電気的に接続される抵抗素子を含む。前記抵抗素子は、前記第三電圧と前記第四電圧の関数である基準電流を生成する。
【００１０】
開示されるこれらの実施例の各々は、超低電力で温度補償的な基準電流生成器を提供するであろう。その性能は、一般に最良の先行技術の性能に匹敵し、同時に、そのような先行技術の如何なる既知の実装よりも必要とされる回路数と消費電力は少なくて済むものである。
【図面の簡単な説明】
【００１１】
本明細書で提示される図面は、選択された実施例の説明目的のみの為のものであり、可能な全ての実施例を示すものではなく、又、本開示の範囲の限定を意図するものでもない。
【図１】先行技術による基準電流生成器回路の一実施例をブロック図形式で図示するものである。
【図２】先行技術による基準電流生成器回路の他の実施例をブロック図形式で図示するものである。
【図３】本開示による基準電流生成器回路の一実施例をブロック図形式で図示するものである。
【図４】本開示による基準電流生成器回路の他の実施例をブロック図形式で図示するものである。
【図５】図４に示す本開示による基準電流生成器回路のより詳細な実装をブロック図形式で図示するものである。
【図６】図３、図４、図５、及び図７に示す本開示による基準電流生成器回路の実施例において使用される典型的なトランジスタベースの抵抗素子をブロック図形式で図示するものである。
【図７】図４に示す本開示による基準電流生成器回路の他のより詳細な実装をブロック図形式で図示するものである。
【００１２】
これらの図面において、類似素子には可能な限り、類似番号を付与することとする。しかしながら、この取り決めは、単に参照の便宜の為と番号の不必要な拡散を避ける為のものである。また、この取り決めは、幾つかの実施例の機能や構造において、本開示の同定の必要性を示唆又は提唱するという意図のものでもない。
【発明を実施するための形態】
【００１３】
顕著な温度補償性を実現しながら現存の基準電圧生成器よりも相当に少ない（例えば、１０倍から１０００倍少ないオーダの）電力しか喰わない、新規の基準電圧生成器を開示する。この応用面における前述の先行技術例は、良好な温度感受性の実現を可能にする。しかしながら、この実現は、ナノアンペアオーダの電流予算の超低電力集積回路の低電力ニーズを超過した電力を散逸させる、という犠牲のもとで達成されるのである。そこで、良好な温度感受性を維持しながら最小電力の実現を可能にする、新規の基準電圧生成器トポロジーを開示する。図１に示す構成のように、この新規の基準電圧生成器は、基準電圧を抵抗素子の両端に印加して、基準電流を生成する。しかしながら、相対的に大きな基準電圧を生成して相対的に小さな抵抗器の両端に印加する（これは、電流が非常に流れ喰われるという現象を引き起こす）代わりに、該新規の基準電圧生成器は、値が相対的に近接した二個の電圧を供給して、これらの二個の電圧を、相対的に高いインピーダンス値（例えば、１ＭΩより大きい）を有する抵抗素子の両端に印加する。このような相対的に小さな電圧差の、相対的に大きな値の抵抗素子の両端に対する印加は、遥かに改善された電力効率を実現する。
【００１４】
本開示の一実施例に従い、図３は、基準電流生成器２０を図示するブロック図を示すものである。基準電流生成器２０は、電圧差生成器２２を含む。該電圧差生成器２２は、図３でVtop２４及びVbot２６と表記されている近接的に乖離している二個の電圧を生成する。これらの二個の電圧Vtop２４及びVbot２６は、抵抗素子２８の両端に印加される。その結果、抵抗素子２８は、図３でIrefと表記されている該望ましい基準電流を生成する。一例として、電圧差生成器２２により生成される該二個の電圧は、１０ｍＶだけ乖離している二個の異なるポテンシャルである、と仮定する。更に、抵抗素子２８は５０ＭΩのインピーダンス値を有する、と仮定する。これらの条件下で、基準電流生成器２０は、０．０１Ｖ/５０e６Ωと計算される２００ピコアンペア（２００ｐＡ）の相対的に小さい基準電流Irefを生成する。
【００１５】
同様に、本開示の他の実施例に従い、図４は、基準電流生成器３０を図示するブロック図を示すものである。基準電流生成器３０は、電圧差生成器２２を含む。図３の実施例と同様に、電圧差生成器２２は、図４でVtop２４及びVbot２６と表記されている近接的に乖離している二個の電圧、を生成する。これらの近接的に乖離している二個の電圧Vtop２４及びVbot２６は、トップバッファ３２及びボトムバッファ３４により緩衝される。トップバッファ３２及びボトムバッファ３４からの緩衝結果の出力電圧は、抵抗素子２８の両端に印加される。その結果、抵抗素子２８は、図４でIrefと表記されている該望ましい基準電流、を生成する。該電圧バッファアンプ、即ちトップバッファ３２及びボトムバッファ３４の設計技術は、この分野の通常の知識を有する者には良く知られている。典型的な代替例は、ソースフォロワーとしても知られている共通ドレインアンプのような回路、又は、単一ゲイン構成で接続されている差動アンプのようなより複雑な回路、を含み得る。しかしながら、電力を最小化する為に、サブスレッショルドバイアストランジスタを有する回路トポロジーを用いるのが通常は望ましい。同様に、絶縁及び性能上の理由の為に、高インピーダンス入力と低インピーダンス出力をこれらのタイプのバッファアンプと連動させた回路を用いるのが通常は望ましい。電圧差生成器２２と抵抗素子２８の設計に関するより詳細な説明は、以下の段落で与えられる。
【００１６】
図５は、図４に示す基準電流生成器の該実施例の典型的な実装例を、より詳細に示すものである。基準電流生成器３６は、電圧差生成器２２を含む。電圧差生成器２２は、最小の電力散逸で、二個の‘近接乖離電圧’Vtop２４及びVbot２６を生成する。応用と状況に応じて、これらの二個の近接乖離電圧は、約１ミリボルトと１ボルト間、好適には約５ミリボルトと５００ミリボルト間の範囲内で互いに異なる電圧ポテンシャル、として特徴づけられ得る。例として、振動子の第一世代試作器は、２０ミリボルトから５０ミリボルトの範囲内の近接乖離電圧を有する電圧差生成器２２を含んでいる。該二個の近接乖離電圧Vtop２４及びVbot２６は、複数個の直列接続された抵抗素子の選択された二個のノードから生成される。直列接続された抵抗器のような抵抗回路素子のスタックとして構築されている、この電圧ラダーは、ほんのミリボルトしか異ならない電気的ポテンシャルから成る複数個の電圧を生成可能である。しかしながら、該望ましい電圧差を実現する為に必要とされる抵抗器は、到底許容し得ないほどサイズ的に大きく、現代の半導体集積回路製造技術の使用においては非現実的である。例えば、該電圧ラダーに対する１．８Ｖの供給電圧と１００ｐＡの目標電流値を考える。この典型例の場合、直列接続された抵抗素子のスタックの該全抵抗は、１８ＧΩに等しくなる。現在の０．１８μｍの半導体集積回路製造プロセスにおいては、このような抵抗値を持つ抵抗器は、チップ面積の１００ｍｍ２より大きな面積を必要とするであろう。
【００１７】
その代わりとして、図５でＮＭＯＳ素子３８、４０、４２、及び４４として図示されているダイオード接続トランジスタの直列接続のスタックとして、該電圧ラダーを実装する方式の方が好適である。該選択された電圧を該望ましいポテンシャルに調整する為に、ＮＭＯＳ素子４２とＮＭＯＳ素子４４間の省略記号で表現されているように、追加のダイオード接続トランジスタを直列接続スタック内に配置しても良い。該図示されている実施例において、電圧Vtop２４は、ＮＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０間のノード上で生成された電圧ポテンシャルである。同様に、電圧Vbot２６は、ＮＭＯＳトランジスタ４０とＮＭＯＳトランジスタ４２間のノード上で生成された電圧ポテンシャルである。Vtop２４及びVbot２６を生成する為に、ダイオード接続トランジスタの該直列接続スタックを使用することは重要である。その理由は、このスタックの使用は、Vtop２４とVbot２６間の該電圧差が相対的に小さいことを保証するからである。このスタックの使用は、またVtop２４の該電圧値はVbot２６の該電圧値よりも大きいことを保証する。特定の状況における特定の実装の必要性と仕様によっては、他のタップ点を使用しても良い。電力を最小化する為に、サブスレッショルドバイアストランジスタを有する回路トポロジーを用いるのが通常は望ましい。しかしながら、この分野の通常の知識を有する者は、電力の内在している最小化が無くても、類似した回路トポロジーがサブスレッショルドバイアストランジスタ無しに実装され得ることを認識するであろう。周知のように、全ての素子が実質的に同一ならば、サブスレッショルドバイアス-ダイオード接続トランジスタのスタックの該内部ノード電圧は、温度無感受的である。なお、該直列接続スタック内の素子サイズを変更することにより該内部ノード電圧はＰＴＡＴ又はＣＴＡＴに変更できて、その結果として、温度補償プロセスを単純化できる。更に、異なる回路構造よりもむしろ類似した回路構造を用いて、Vtop２４とVbot２６を生成するのが望ましい。その結果、集積回路製造プロセスにおいて見られるプロセス変動、温度変動、及び電圧変動を跨いで、Vtop２４とVbot２６が直接に互いを追跡することが保証される。ＰＭＯＳ素子の使用は、該ダイオードスタックに対する可能な代替的実装である。
【００１８】
本開示に従い、該近接乖離電圧Vtop２４及びVbot２６の各々は、図４、図５、及び図７でトップバッファ３２及びボトムバッファ３４の各々として図示されているバッファアンプを駆動する。従って、接地ポテンシャルより実質的に大きく、供給電圧より実質的に小さい値を有するVtop２４及びVbot２６を選択することが望ましい。この選択は、各バッファアンプに高ゲイン領域においてバイアスを掛ける、という望ましい効果をもたらす。
【００１９】
トップバッファ３２は、アンプ回路４６を含む第一ステージとＮＭＯＳ素子４８を含む第二ステージ、の二つのステージから成る。アンプ回路４６は、この分野の通常の知識を有する者には充分既知の技術を用いて実装され得る。これらの充分既知の技術とは、ソースフォロワーとしても知られている共通ドレインアンプのような回路、又は、単一ゲイン構成で接続されている差動アンプのようなより複雑な回路、を含み得る前述の技術を指す。アンプ回路４６は、負帰還を用いて、アンプ回路４６の正入力のVtop２４とＮＭＯＳ素子４８のソースを同一の電圧にするように構成される。更に、アンプ回路４６は、ＮＭＯＳ素子４８の該ゲートの電圧を調節して、Vtop２４と略同一であるＮＭＯＳ素子４８の該ソースの略一定の電圧を維持する。
【００２０】
ボトムバッファ３４は、トップバッファ３２と同様に、アンプ回路５０を含む第一ステージとＰＭＯＳ素子５２を含む第二ステージ、の二つのステージから成る。再び、アンプ回路５０は、負帰還を用いるように構成される。ボトムバッファ３４は、ＰＭＯＳ素子の使用によりトップバッファ３２から識別可能である。ボトムバッファ３４は、負帰還を用いて、アンプ回路５０の正入力のVbot２６とＰＭＯＳ素子５２のソースを同一の電圧にする。更に、アンプ回路５０は、ＰＭＯＳ素子５２の該ゲートの電圧を調節して、Vbot２６と略同一であるＰＭＯＳ素子５２の該ソースの略一定の電圧を維持する。このように緩衝されたVtop２４及びVbot２６は、抵抗素子２８の両端に印加される。
【００２１】
抵抗素子２８は、最小電力を確保する為に、非常に大きなインピーダンス（典型的には、１ＭΩより大きい）を有せねばならない。更に、抵抗素子２８は、温度補償を可能にする為に、相対的に小さく且つ基本的に線形の温度感受性を有するべきである。一般に、トランジスタは、抵抗素子として使用可能であり、更に、サブスレッショルド領域においてバイアスを掛けられた場合に非常に高いインピーダンスを実現し得る。しかしながら、トランジスタは、大きな非線形の温度感受性を有する傾向がある。これに対して、多結晶シリコン抵抗器は、適度に高いインピーダンスと小さく且つ相対的に線形の温度感受性を有するように製造し得るので、より魅力的である。例えば、１０ＭΩのＰ型多結晶シリコン抵抗器は、０．１８μｍの製造プロセスにおいて、０．５ｍｍ２より遥かに小さなチップ面積で製造し得る。
【００２２】
該抵抗素子２８は、また抵抗器の電流-電圧特性と類似した電流-電圧特性を有する様々なトランジスタベースのトポロジーを用いて、より小さなチップ面積で実装し得る。そのようなトランジスタベーストポロジー５４が、本開示の一実施例に従い、図６に図示されている。このトランジスタベーストポロジー５４は、端子「pos」５６と「neg」５８間で抵抗器のように振る舞う、非常に高いインピーダンス素子を生成可能である。図中のＮＭＯＳ素子６０とＮＭＯＳ素子６２がサブスレッショルド領域においてバイアスを掛けられた場合に、抵抗素子２８は小さなチップ面積と最小の電力で実装し得る。しかしながら、その線形性は、前述の多結晶シリコンのような従来の抵抗器によって典型的に実現される線形性とは一般には一致しない、ことに注意すべきである。
【００２３】
図７は、本開示による基準電流生成器６４の他の詳細な実施例を示すものである。基準電流生成器６４は電圧差生成器６６を含み、前記で開示されたように、電圧差生成器６６は二個の近接乖離電圧Vtop２４及びVbot２６を生成する。前記で開示されたように、近接乖離電圧Vtop２４及びVbot２６の各々は、バッファアンプ、特にトップバッファ３２及びボトムバッファ３４を駆動する。トップバッファ３２及びボトムバッファ３４は、同様に、前記で開示されたように動作する。前述の直列接続ダイオード接続トランジスタスタックに加えて、電圧差生成器６６は、ＮＭＯＳトランジスタ６８とＮＭＯＳトランジスタ７０から成る２-トランジスタ基準電圧生成器と、電圧バッファアンプ７２を含む。該２-トランジスタ基準電圧生成器は、該直列接続ダイオード接続トランジスタスタックに対する略安定な供給電圧を供給する。ＮＭＯＳトランジスタ６８とＮＭＯＳトランジスタ７０は、弱反転モードか又はサブスレッショルド領域で動作して、現存の設計に較べて劇的に電力消費を低減させる。安定な供給電圧は、この分野の通常の知識を有する者には充分既知の技術を用いて生成され得る。これらの充分既知の技術とは、全部が参照により本明細書に包含される米国特許出願第１２/８２３，１６０号において開示されている、該２-トランジスタ基準電圧生成器の変形例を含む回路、を含む技術である。電圧バッファアンプ７２は、上記の２-トランジスタ基準電圧生成器により生成された略安定な供給電圧を受信する。更に、電圧バッファアンプ７２は、該電圧ラダーの供給電圧入力を駆動して、該電圧ラダーの負荷を該基準電圧生成器から分離する。電圧バッファアンプ７２の設計に際しては、本明細書で開示されている技術を含めて、該充分既知の技術の中の任意のものを用いて良い。しかしながら、電力を最小化する為に、サブスレッショルドバイアストランジスタを有する回路トポロジーを用いるのが通常は望ましい。同様に、絶縁及び性能上の理由の為に、高インピーダンス入力と低インピーダンス出力をこれらのタイプのバッファアンプと連動させた回路を用いるのが通常は望ましい。図７は、また電流ミラー７４を図示する。抵抗素子２８は、ダイオード接続ＰＭＯＳ素子７６に対して直列に配置されている。更に、ダイオード接続ＰＭＯＳ素子７６は、該基準電流IrefをＰＭＯＳ素子７８にミラーリングする。この分野の通常の知識を有する者は、サブスレッショルドバイアストランジスタが関連する電力を最小化する為に通常は用いられるにしても、電流ミラー７４は多くの異なる変形例の一つであって良い、ことを理解するであろう。
【００２４】
基準電流生成器を設計する際には、該基準電流の該温度感受性を目標値に調整することがしばしば望ましい。電流を絶対温度比例（ＰＴＡＴ）特性又は絶対温度相補（ＣＴＡＴ）特性に従わせることも有用ではあり得るが、通常は温度感受性を最小化することが望ましい。チップ設計者は、望ましい温度感受性を実現する為に、幾つかの設計変数の該温度感受性を変更して良い。例えば、図６に示された抵抗素子２８は、その温度感受性に基づいて選択されても良い。周知のように、そのインピーダンスが温度と共に増大する抵抗器も存在するし、一方、そのインピーダンスが温度と共に減少する抵抗器も存在する。代替的に、図３、図４、図５、及び図７に示されているVtop２４-Vbot２６の該温度感受性は高度に線形であり、単に該スタック内の該ダイオード接続トランジスタの素子サイズを変更することによりＣＴＡＴからＰＴＡＴへ変更し得る。温度感受性のこれと類似した変更が、図７に示された該２-トランジスタ基準電圧生成器のＮＭＯＳトランジスタ６８と７０の素子サイズを変更することにより実現できる。この分野の通常の知識を有する者は、上記のＰＴＡＴとＣＴＡＴ間の造り変えは、電流をＰＴＡＴ特性又はＣＴＡＴ特性に従わせるように本明細書で説明されたような回路を調節する一連の方法の典型例である、ことを理解されるであろう。該バッファと電流ミラー構造の温度感受性は、また目標温度感受性を実現する為に変更して良い。この分野の通常の知識を有する者は、望ましい温度感受性を実現する為に、上記の設計技術と他の既知技術を組み合わせて使用し得るであろう。
【００２５】
振動子の第一世代試作器は、全部が参照により本明細書に明確に包含される「超低電力な検出システム用の０．９％/Ｖ、８２ｐｐｍ/°Ｃ、２５．５ｎＷ  ＣＭＯＳ振動子」と題する非発表原稿において、記載されている。該振動子は、僅か２５ｎＷを消費するのみであり、且つ、温度範囲Ｔ＝０°ＣからＴ＝４０°Ｃに渡り僅か８２ｐｐｍ/°Ｃの温度感受性しか有せず、今日世代のオンチップ振動子の代替物となる超低電力な振動子である。我々の第二世代試作器振動子が動作する際には、喰われる電流は近似的に僅か１ｎＡに過ぎない。
【００２６】
このように、超低電力で温度補償的な基準電流生成器を実装する為の改善された方法と装置が提供されたことは、明白である。特に、この方法と装置が提供する性能は、一般に最良の先行技術の性能に匹敵し、同時に、そのような先行技術の如何なる既知の実装よりも必要とされる回路数と消費電力は少なくて済むものである。従って、本開示は、添付された特許請求の範囲内に収まる全てのそのような変形と変更を包含するものである。
【図５】
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【図６】
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【図７】
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【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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