(57)【要約】  オン状態ドレイン−ソース間抵抗が一層小さく破壊電圧が一層大きいＤＭＯＳトランジスタ（２００）が、開口（２１４）の側壁（２１８）に沿って位置する傾斜したスーパージャンクションドリフト構造（２２２）を用いる。開口は、底部にドレイン領域（２２０）を、及び頂部近傍にソース領域（２３２）を備える。
2014514762.tif 000002
【特許請求の範囲】
【請求項１】
ＤＭＯＳトランジスタであって、
半導体構造を含み、
前記半導体構造が、
上面、
前記上面から前記半導体構造内に延び、底面及び側壁面を有する開口、
前記開口の前記底面に接する第１の導電型のドレイン領域、
前記上面に接する第２の導電型の本体領域、
前記開口の前記側壁面に接し、前記第１の導電型の第１の領域及び前記第２の導電型の第２の領域を有するドリフト構造であって、前記第１の領域が、前記ドレイン領域に接し、且つ、前記開口の前記側壁面に実質的に平行に位置する第１の領域表面を有し、前記第２の領域が、前記本体領域に接し、且つ、前記第１の領域表面に接する第２の領域表面を有する、前記ドリフト構造、
前記本体領域に接する前記第１の導電型のソース領域、及び
前記ドリフト構造と前記ソース領域の間に水平に位置し、前記ドリフト構造及び前記ソース領域に接する前記本体領域のチャネル領域、
を含む、ＤＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＤＭＯＳトランジスタであって、前記側壁面が傾斜している、ＤＭＯＳトランジスタ。
【請求項３】
請求項１に記載のＤＭＯＳトランジスタであって、
前記本体領域の前記チャネル領域に接し、前記チャネル領域の上にある非導電構造、及び
前記非導電構造に接し、前記本体領域の前記チャネル領域の上にあるゲート、
をさらに含む、ＤＭＯＳトランジスタ。
【請求項４】
請求項１に記載のＤＭＯＳトランジスタであって、前記ドリフト構造の前記第１の領域が、前記開口の前記側壁面に接するエピタキシャル層である、ＤＭＯＳトランジスタ。
【請求項５】
請求項１に記載のＤＭＯＳトランジスタであって、前記ドリフト構造が、前記第１の領域に接する前記第２の導電型の第３の領域、及び前記第３の領域に接する前記第１の導電型の第４の領域を含む、ＤＭＯＳトランジスタ。
【請求項６】
請求項１に記載のＤＭＯＳトランジスタであって、前記第２の領域がロッド形状を有する、ＤＭＯＳトランジスタ。
【請求項７】
請求項１に記載のＤＭＯＳトランジスタであって、前記第２の領域が球形を有する、ＤＭＯＳトランジスタ。
【請求項８】
請求項１に記載のＤＭＯＳトランジスタであって、前記ドレイン領域に接する非導電材料をさらに含む、ＤＭＯＳトランジスタ。
【請求項９】
請求項２に記載のＤＭＯＳトランジスタであって、前記ゲートの一部が前記開口内にある、ＤＭＯＳトランジスタ。
【請求項１０】
請求項５に記載のＤＭＯＳトランジスタであって、前記ドリフト構造の前記第３の領域及び前記第４の領域がエピタキシャル層である、ＤＭＯＳトランジスタ。
【請求項１１】
ＤＭＯＳトランジスタであって、
半導体構造を含み、
前記半導体構造が、
上面、
前記上面から前記半導体構造内に延び、底面及び側壁面を有する開口、
前記開口の前記底面に接する第１の導電型のドレイン領域、
前記上面に接する第２の導電型の本体領域、
前記開口の前記側壁面に接し、前記第１の導電型の複数の離間した第１の領域と前記第２の導電型の複数の離間した第２の領域とを有するドリフト構造であって、第１の領域がそれぞれ、前記ドレイン領域に接し、且つ、前記開口の前記側壁面に実質的に平行に位置する第１の領域表面を有し、第２の領域がそれぞれ、前記本体領域に接し、且つ、前記第１の領域表面に接する第２の領域表面を有する、前記ドリフト構造、
前記本体領域に接する前記第１の導電型のソース領域、及び
前記ドリフト構造と前記ソース領域の間に水平に位置し、前記ドリフト構造及び前記ソース領域に接する前記本体領域のチャネル領域、
を含む、ＤＭＯＳトランジスタ。
【請求項１２】
請求項１１に記載のＤＭＯＳトランジスタであって、前記側壁面が傾斜している、ＤＭＯＳトランジスタ。
【請求項１３】
請求項１１に記載のＤＭＯＳトランジスタであって、
前記本体領域の前記チャネル領域に接し、前記チャネル領域の上にある非導電構造、及び
前記非導電構造に接し、前記本体領域の前記チャネル領域の上にあるゲート、
をさらに含む、ＤＭＯＳトランジスタ。
【請求項１４】
請求項１１に記載のＤＭＯＳトランジスタであって、前記ドリフト構造が、前記複数の離間した第１の領域の間に位置し、前記複数の第１の領域に接する、複数の離間した前記第２の導電型の第３の領域をさらに含み、第３の領域がそれぞれ、前記ドレイン領域に接し、且つ、前記開口の前記側壁面に実質的に平行に位置する第３の領域表面を有する、ＤＭＯＳトランジスタ。
【請求項１５】
ＤＭＯＳトランジスタを形成する方法であって、
半導体構造の上面に、前記上面から前記半導体構造内に延び、底面及び側壁面を有する開口を形成すること、
前記開口の前記底面に接する第１の導電型のドレイン領域を形成すること、
前記上面に接する第２の導電型の本体領域を形成すること、
前記開口の前記側壁面に接し、前記第１の導電型の第１の領域と前記第２の導電型の第２の領域とを有するドリフト構造を形成することであって、前記第１の領域が、前記ドレイン領域に接し、且つ、前記開口の前記側壁面に実質的に平行に位置する第１の領域表面を有し、前記第２の領域が、前記本体領域に接し、且つ、前記第１の領域表面に接する第２の領域表面を有すること、及び
前記本体領域に接する前記第１の導電型のソース領域を形成すること、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、前記側壁面が傾斜している、方法。
【請求項１７】
請求項１５に記載の方法であって、
前記本体領域の前記チャネル領域に接し、前記チャネル領域の上にある、非導電構造を形成すること、及び
前記非導電構造に接し、前記本体領域の前記チャネル領域の上にある、ゲートを形成すること、
をさらに含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＯＳトランジスタに関し、より詳細には、傾斜スーパージャンクションドリフト構造を備えたＤＭＯＳトランジスタに関する。
【背景技術】
【０００２】
金属酸化物半導体（ＭＯＳ）トランジスタは、重くドープされたソース及びドレイン半導体領域が反対の導電型の軽くドープされたチャネル半導体領域によって分離された周知のデバイスである。ＭＯＳトランジスタは、チャネル半導体領域の上にある酸化物層、及び酸化物層に接しチャネル半導体領域の上にある金属ゲートも有する。ＭＯＳトランジスタのゲートは、金属の他にも、ドープされたポリシリコンで形成されることも一般的である。
【０００３】
二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタは、大きな軽くドープされたドレイン半導体領域を有するパワートランジスタである。このドレイン半導体領域は、ドリフト領域として知られており、チャネル半導体領域に接し、典型的にはチャネル半導体領域と重くドープされたドレイン半導体領域の間にある。ＤＭＯＳトランジスタは、一般に、ソース及びドレイン領域が水平に離間した横型デバイスとして、及びソース及びドレイン領域が垂直に離間した縦型デバイスとして形成される。
【０００４】
動作においては、縦型ＤＭＯＳトランジスタは、典型的には、横型ＤＭＯＳトランジスタよりも性能がよい（例えば、オン状態のドレイン−ソース間抵抗が小さい）。しかし、横型ＤＭＯＳトランジスタは、通常、縦型ＤＭＯＳトランジスタよりも製作がはるかに簡単であり、したがって生産コストが低い。
【０００５】
図１は、従来の縦型ＤＭＯＳトランジスタ１００を示す。図１に示すように、縦型ＤＭＯＳトランジスタ１００は、基板又はエピタキシャル層などの半導体構造１１０を含む。半導体構造１１０は、ｎ＋ドレイン領域１１２、ｎ＋ドレイン領域１１２に接しその上にあるｎ−ドレイン（ドリフト）領域１１４、及びｎ−ドリフト領域１１４に接しその上にあるｐ−本体領域１１６を有する。
【０００６】
半導体構造１１０は、ｐ−本体領域１１６を貫通しｎ−ドリフト領域１１４内に延びる開口１２２も含む。開口１２２は、底面１２４及び側壁面１２５を有する。また、半導体構造１１０は、ｐ−本体領域１１６に接するｎ＋ソース領域１２６Ａ及び１２６Ｂを含む。用いられる縦型ＤＭＯＳアーキテクチャによって、ソース領域１２６Ａと１２６Ｂを互いに離間させるか、又は単一領域として互いに接触させ得る。図に示すように、ｎ−ドリフト領域１１４並びにｎ＋ソース領域１２６Ａ及び１２６Ｂは垂直に離間され、それぞれｐ−本体領域１１６のチャネル領域１２８Ａ及び１２８Ｂによって分離される。
【０００７】
図１にさらに示すように、縦型ＤＭＯＳトランジスタ１００は、ｎ−ドリフト領域１１４及びｐ−本体領域１１６に接して開口１２２の底面１２４及び側壁面１２５をライニングするゲート酸化物層１３６も含む。また、縦型ＤＭＯＳトランジスタ１００は、ゲート酸化物層１３６に接するゲート１４２も含む。ゲート１４２は導電性を有し、開口１２２内にあり開口１２２の残りの部分を埋める。
【０００８】
動作においては、第１の正電圧がｎ＋ドレイン領域１１２に印加され、第２の正電圧がゲート１４２に印加され、ｐ−本体領域１１６並びにｎ＋ソース領域１２６Ａ及び１２６Ｂが接地される。これらのバイアス条件に応答して、ｐ−本体領域１１６のチャネル領域１２８Ａ及び１２８Ｂが反転し、電子がｎ＋ソース領域１２６Ａ及び１２６Ｂからｎ＋ドレイン領域１１２に流れる。
【０００９】
ＤＭＯＳトランジスタの１つの重要な特徴は、トランジスタの破壊電圧ＢＶｄｓｓである。この破壊電圧はドレイン−本体間電圧であり、この電圧で接合が破壊され、ｎ−ドリフト領域とｐ−本体領域の間を望ましくない電流が流れる。ＤＭＯＳトランジスタはパワートランジスタなので大電圧を扱う必要があり、そのため、トランジスタの破壊電圧ＢＶｄｓｓを大きくする必要がある。ＤＭＯＳトランジスタの別の重要な特徴は、オン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）である。すでに述べたように、ＤＭＯＳトランジスタはパワートランジスタであり、そのため、起動時に大電流が流れることがある。そのため、トランジスタのオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）を小さくする必要がある。
【図面の簡単な説明】
【００１０】
【図１】従来の縦型ＤＭＯＳトランジスタの断面図である。
【００１１】
【図２Ａ】本発明の原理に従った例示ＤＭＯＳトランジスタの斜視断面図である。
【図２Ｂ】本発明の原理に従った例示ＤＭＯＳトランジスタの側面断面図である。
【図２Ｃ】本発明の原理に従った例示ＤＭＯＳトランジスタの平面断面図である。
【００１２】
【図３】図２Ａ〜図２Ｃの例示ＤＭＯＳトランジスタの改変された形態の断面図である。
【００１３】
【図４Ａ】ＤＭＯＳトランジスタの別の形態の図２Ａに対応する図である。
【図４Ｂ】ＤＭＯＳトランジスタの別の形態の図２Ｂに対応する図である。
【図４Ｃ】ＤＭＯＳトランジスタの別の形態の図２Ｃに対応する図である。
【００１４】
【図５Ａ】ＤＭＯＳトランジスタの別の形態の図２Ｂに対応する図である。
【図５Ｂ】ＤＭＯＳトランジスタの別の形態の図２Ｃに対応する図である。
【００１５】
【図６Ａ】ＤＭＯＳトランジスタの別の形態の同様な図である。
【図６Ｂ】ＤＭＯＳトランジスタの別の形態の同様な図である。
【００１６】
【図７】ＤＭＯＳトランジスタの他の形態の断面図である。
【図８】ＤＭＯＳトランジスタの他の形態の断面図である。
【００１７】
【図９Ａ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｂ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｃ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｄ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｅ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｆ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｇ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｈ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｉ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｊ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｋ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【図９Ｌ】本発明の原理に従ったＤＭＯＳトランジスタを形成する例示の方法におけるステップを示す断面図である。
【００１８】
【図１０】ＤＭＯＳトランジスタを形成する例示の方法を示す断面図である。
【００１９】
【図１１Ａ】ＤＭＯＳトランジスタを形成する例示の方法を示す平面図である。
【図１１Ｂ】ＤＭＯＳトランジスタを形成する例示の方法を示す平面図である。
【図１１Ｃ】ＤＭＯＳトランジスタを形成する例示の方法を示す平面図である。
【図１１Ｄ】ＤＭＯＳトランジスタを形成する例示の方法を示す平面図である。
【図１１Ｅ】ＤＭＯＳトランジスタを形成する例示の方法を示す平面図である。
【発明を実施するための形態】
【００２０】
図２Ａ〜図２Ｃは、本発明に従ったＤＭＯＳトランジスタ２００の例示実施形態を示す。下記でより詳細に説明するように、ＤＭＯＳトランジスタ２００では、傾斜スーパージャンクションドリフト構造を用いることによって、破壊電圧ＢＶｄｓｓが大きくなり、オン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）が小さくなる。
【００２１】
図２Ａ〜図２Ｃに示すように、ＤＭＯＳトランジスタ２００は、基板又はエピタキシャル層などの半導体領域２１１を含む半導体構造２１０を有する。図２Ａ〜図２Ｃにさらに示すように、半導体構造２１０は、上面２１２と、上面２１２から半導体構造２１０内に延びる開口２１４とを有する。開口２１４は、底面２１６及び傾斜した側壁面２１８を有する。
【００２２】
半導体構造２１０はさらに、開口２１４の底面２１６に接するｎ＋ドレイン領域２２０と、開口２１４の側壁面２１８に接する傾斜スーパージャンクションドリフト構造２２２とを有する。ドリフト構造２２２は、ｐ型層２２４と、ｐ型層２２４に接しその上にあるｎ型層２２６とを含む。
【００２３】
ｎ型層２２６は、ｎ＋ドレイン領域２２０に接し、開口２１４の傾斜した側壁面２１８に実質的に平行に位置する面２２６Ｓを有する。ｐ型層２２４は、ｎ型層２２６の面２２６Ｓに接し、したがって、やはり開口２１４の側壁面２１８に実質的に平行に位置する面２２４Ｓを有する。
【００２４】
ｎ型層２２６がｐ型層２２４に接すると、これらの層間の接合にわたって空乏領域２２８が形成される。空乏領域２２８は、これらの層の相対ドーパント濃度によって決まる空乏幅（接合面への法線で測定される）を有する。この例では、ｐ型層２２４及びｎ型層２２６の厚さ及びドーパント濃度は、空乏領域２２８の幅が最大になるように選択される。
【００２５】
さらに、半導体構造２１０は、スーパージャンクションドリフト構造２２２のｐ型層２２４及び半導体構造２１０の上面２１２に接するｐ型本体領域２３０、ｐ型本体領域２３０に接するｎ＋ソース領域２３２、及びスーパージャンクションドリフト構造２２２とｎ＋ソース領域２３２の間に水平におかれ、これらに接する、ｐ−本体領域２３０のチャネル領域２３４を有する。半導体構造２１０は、ｐ型本体領域２３０に接するｐ＋コンタクト領域（図示せず）も有する。
【００２６】
図２Ａ〜図２Ｃにさらに示すように、ＤＭＯＳトランジスタ２００はさらに、ｐ−本体領域２３０に接しその上にあるゲート酸化物の層などの非導電構造２４０と、非導電構造２４０に接しｐ−本体領域２３０のチャネル領域２３４の上にあるゲート２４２とを含む。また、ＤＭＯＳトランジスタ２００は、開口２１４を埋める酸化物の領域などの非導電領域２４４と、非導電領域２４４を貫通して延びてｎ＋ドレイン領域２２０と電気的に接する金属ドレインコンタクト２４６とを含む。
【００２７】
動作においては、７００Ｖなどの第１の正電圧がｎ＋ドレイン領域２２０に印加され、ｐ−本体領域２３０（ｐ＋コンタクト領域を介して）およびｎ＋ソース領域２３２が接地されると、ゲート２４２が接地されるときにＤＭＯＳトランジスタ２００はオフになる。この場合、ｎ＋ソース領域２３２からｎ＋ドレイン領域２２０に電子は流れない。本発明の１つの利点は、空乏領域２２８がＤＭＯＳトランジスタ２００の破壊電圧ＢＶｄｓｓを増加させることであり、それによって、ＤＭＯＳトランジスタ２００がより高いドレイン電圧レベルで動作し得る。
【００２８】
一方、１２Ｖなどの第２の正電圧がゲート２４２に印加され、残りのバイアス条件が維持されると、ＤＭＯＳトランジスタ２００はオンになる。この場合、ｐ−本体領域２３０のチャネル領域２３４は反転し、電子がソース領域２３２からチャネル領域２３４及び傾斜スーパージャンクションドリフト構造２２２を通ってドレイン領域２２０に流れる。
【００２９】
本発明の別の利点は、空乏層２２８が従来のｎ−ドリフト領域よりも小さい抵抗を有することである。そのため、本発明では２つの大きな利点が得られる。すなわち、ＤＭＯＳトランジスタ２００がオフにされるときの一層大きな破壊電圧ＢＶｄｓｓと、ＤＭＯＳトランジスタ２００がオンにされるときの一層小さなオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）である。
【００３０】
図３は、本発明の原理に従った例示ＤＭＯＳトランジスタ３００を示す。ＤＭＯＳトランジスタ３００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００３１】
図３に示すように、ＤＭＯＳトランジスタ３００は、ＤＭＯＳトランジスタ３００が傾斜スーパージャンクションドリフト構造２２２の代わりに傾斜スーパージャンクションドリフト構造３１０を用いる点でＤＭＯＳトランジスタ２００と異なる。傾斜スーパージャンクションドリフト構造３１０は、傾斜スーパージャンクションドリフト構造３１０が、ｎ型層２２６に接しその上にあるｐ型層３２４及びｐ型層３２４に接しその上にあるｎ型層３２６も含むことを除き、傾斜スーパージャンクションドリフト構造２２２と同じである。
【００３２】
先に述べたように、ｎ型層２２６がｐ型層２２４に接すると、これらの層間の接合にわたって空乏領域２２８が形成され、その幅はこれらの層の相対ドーパント濃度によって決まる。同様に、ｎ型層３２６がｐ型層３２４に接すると、これらの層間の接合にわたって空乏領域３３２が形成され、その幅はこれらの層の相対ドーパント濃度によって決まる。この例では、ｐ型層２２４、ｎ型層２２６、ｐ型層３２４、及びｎ型層３２６の厚さ及びドーパント濃度は、空乏領域２２８及び空乏領域３３２の幅が最大になるように選択される。
【００３３】
ＤＭＯＳトランジスタ３００は、ＤＭＯＳトランジスタ２００と同じく動作する。ＤＭＯＳトランジスタ３００の１つの利点は、ＤＭＯＳトランジスタ３００の空乏層２２８及び３３２がトランジスタの破壊電圧をさらに増加させ、トランジスタのオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）をさらに減少させることである。
【００３４】
図４Ａ〜図４Ｃは、例示ＤＭＯＳトランジスタ４００を示す。ＤＭＯＳトランジスタ４００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００３５】
図４Ａ〜図４Ｃに示すように、トランジスタ４００は、トランジスタ４００が傾斜スーパージャンクションドリフト領域２２２の代わりに傾斜スーパージャンクションドリフト領域４１０を用いる点でトランジスタ２００と異なる。傾斜スーパージャンクションドリフト領域４１０は、ドリフト領域４１０がｐ型層２２４の代わりにｐ型ストリップ４１４とｎ型ストリップ４１６が交互に並んだ下側層４１２を用いる点で傾斜スーパージャンクションドリフト領域２２２と異なる。
【００３６】
また、スーパージャンクションドリフト領域４１０は、ｎ型層２２６の代わりにｎ型ストリップ４２４とｐ型ストリップ４２６が交互に並んだ上側層４２２を用いる。また、下側層４１２及び上側層４２２は、ｎ型ストリップ４２４がｐ型ストリップ４１４に接しその上にあり、且つ、ｐ型ストリップ４２６がｎ型ストリップ４１６に接しその上にあるように整列される。
【００３７】
各ｐ型ストリップ４１４は面４１４Ｓを有し、各ｎ型ストリップ４２４は面４２４Ｓを有し、各ｐ型ストリップ４２６は開口２１４の側壁面２１８に実質的に平行に位置する面４２６Ｓを有する。また、ｐ型ストリップ４１４の面４１４Ｓは、ｎ型ストリップ４２４の面４２４Ｓに接する。
【００３８】
各ｎ型ストリップ４１６及び４２４が隣接するｐ型ストリップ４１４及び４２６に接すると、これらの領域間の接合にわたって空乏領域４３０が形成され、その幅はこれらのストリップの相対ドーパント濃度によって決まる。この例では、ｎ型ストリップ４１６及び４２４並びにｐ型ストリップ４１４及び４２６の厚さ及びドーパント濃度は、空乏領域４３０の幅が最大になるように選択される。また、ＤＭＯＳトランジスタ４００は、空乏領域４３０が異なる破壊電圧及び異なるオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）をもたらすことを除き、ＤＭＯＳトランジスタ２００と同じく動作する。
【００３９】
図５Ａ及び図５Ｂは、例示ＤＭＯＳトランジスタ５００を示す。ＤＭＯＳトランジスタ５００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００４０】
図５Ａ及び図５Ｂに示すように、トランジスタ５００は、トランジスタ５００が傾斜スーパージャンクションドリフト領域２２２の代わりに傾斜スーパージャンクションドリフト領域５１０を用いる点でトランジスタ２００と異なる。傾斜スーパージャンクションドリフト領域５１０は、ｎ型領域５１２と、ｎ型領域５１２内に形成される多数のロッド形状のｐ型領域５１４とを含む。
【００４１】
ｎ型領域５１２がロッド形状のｐ型領域５１４に接すると、これらの領域間の接合にわたって空乏領域５３０が形成される。この例では、ｎ型領域５１２の厚さ並びにロッド形状のｐ型領域５１４のサイズ、配置、及びドーパント濃度は、空乏領域５３０の幅が最大になるように選択される。ＤＭＯＳトランジスタ５００は、空乏領域５３０が異なる破壊電圧及び異なるオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）をもたらすことを除いて、ＤＭＯＳトランジスタ２００と同じく動作する。
【００４２】
さらに、代替実施形態において、ｎ型領域５１２は、複数レベルのロッド形状のｐ型領域５１４が用いられ得るようにより厚くすることもできる。例えば、付加的なロッド形状のｐ型領域５１４を用いて、各ロッド形状のｐ型領域５１４が、それから離間し、それに重なるロッド形状のｐ型領域５１４を有するようにし得、それによって空乏領域５３０が大きくし得る。
【００４３】
図６Ａ及び図６Ｂは、別のＤＭＯＳトランジスタ６００を示す。ＤＭＯＳトランジスタ６００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００４４】
図６Ａ及び図６Ｂに示すように、ＤＭＯＳトランジスタ６００は、ＤＭＯＳトランジスタ６００が傾斜スーパージャンクションドリフト領域２２２の代わりに傾斜スーパージャンクションドリフト領域６１０を用いる点でＤＭＯＳトランジスタ２００と異なる。傾斜スーパージャンクションドリフト領域６１０は、ｎ型領域６１２と、ｎ型領域６１２内に形成される多数のｐ型球状領域６１４とを含む。
【００４５】
ｎ型領域６１２がｐ型球状領域６１４に接すると、これらの領域間の接合にわたって空乏領域６３０が形成される。この例では、ｎ型領域６１２の厚さ並びにｐ型球状領域６１４のサイズ、配置、及びドーパント濃度は、空乏領域６３０の幅が最大になるように選択される。ＤＭＯＳトランジスタ６００は、空乏領域６３０が異なる破壊電圧及び異なるオン状態ドレイン−ソース間抵抗ｒＤＳ（ＯＮ）をもたらすことを除いて、ＤＭＯＳトランジスタ２００と同じく動作する。
【００４６】
さらに、代替実施形態において、ｎ型領域６１２は、複数レベルのｐ型球状領域６１４が用いられ得るようにより厚くすることもできる。例えば、付加的なｐ型球状領域６１４を用いて、各ｐ型球状領域６１４が、それから離間し、それに重なるｐ型球状領域６１４を有するようにし得、それによって空乏領域６３０を大きくし得る。
【００４７】
図７は、別のＤＭＯＳトランジスタ７００を示す。ＤＭＯＳトランジスタ７００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００４８】
図７に示すように、ＤＭＯＳトランジスタ７００は、ＤＭＯＳトランジスタ７００が、それぞれ、非導電層２４０及びゲート２４２の代わりに、非導電層７１０及びゲート７１２を用いる点でＤＭＯＳトランジスタ２００と異なる。層７１０及びゲート７１２は、層７１０及びゲート７１２が開口２１４内に中途まで延びることを除き、層２４０及びゲート２４２と同じである。
【００４９】
また、非導電領域７１４が、ｎ＋ドレイン領域２２０に接して開口２１４の残りを埋める。トランジスタ７００は、ゲート７１２が開口２１４の上端の領域に電子を引き寄せることを除き、トランジスタ２００と同じく動作する。増加した電子により、電流が横方向流れから下向きに傾斜した流れに変わる角部の影響が小さくなる。トランジスタ７００のゲート構造は、ＤＭＯＳトランジスタ３００、４００、５００、６００、及び８００とともに用いることもできる。
【００５０】
図８は、別のＤＭＯＳトランジスタ８００を示す。ＤＭＯＳトランジスタ８００は、ＤＭＯＳトランジスタ２００に類似しており、そのため、同じ参照数字を用いて両方のトランジスタに共通の構造を示す。
【００５１】
図８に示すように、ＤＭＯＳトランジスタ８００は、ＤＭＯＳトランジスタ８００が、コンタクト２４６の代わりに、半導体領域２１１に接する非導電構造８１０と、非導電構造８１０に接し半導体領域２１１内に延びてｎ＋ドレイン領域２２０と電気的に接続する金属裏側コンタクト８１２とを用いる点でＤＭＯＳトランジスタ２００と異なる。このように、図８は、裏側ドレイン接続を備えたＤＭＯＳトランジスタ２００を示す。トランジスタ８００の裏側電気接続は、ＤＭＯＳトランジスタ３００、４００、５００、６００、及び７００とともに用いることもできる。
【００５２】
図９Ａ〜図９Ｌは、本発明の原理に従ったＤＭＯＳトランジスタ２００を形成する例示の方法におけるステップを示す。図９Ａに示すように、基板又はエピタキシャル層などの従来通り形成されるｎ型半導体構造９１０を用いるこの方法は、半導体構造９１０の上面にハードマスク９１２を形成することから開始される。
【００５３】
ハードマスク９１２は従来の方式で形成され得る。例えば、１つの一般的な手法では、半導体構造９１０上にシリコン窒化物の層が低圧化学気相成長法（ＬＰＣＶＤ）によって堆積される。これに続いて、パターン化されたフォトレジスト層がシリコン窒化物の層の上面上に形成される。
【００５４】
パターン化されたフォトレジスト層も従来の方式で形成される。従来の方式は、フォトレジストの層を堆積することと、フォトレジストの層上にパターン化された像を形成するためマスクとして知られているパターン化された不透明／透明ガラスプレートを通して光を投影することとを含む。この光は、露光されたフォトレジスト領域を軟化させる。これに続いて、軟化したフォトレジスト領域が除去される。
【００５５】
パターン化されたフォトレジスト層が形成された後、シリコン窒化物層の露出された領域が従来の方式でエッチングされて半導体構造９１０の表面上のいくつかの領域が露出され、それによってハードマスク９１２が形成される。このように、ハードマスク９１２は、シリコン窒化物層のエッチングによって画定されるパターンを有する。シリコン窒化物層のエッチング後、パターン化されたフォトレジスト層が除去される。
【００５６】
図９Ｂに示すように、ハードマスク９１２が形成された後、構造９１０の露出された領域が従来の方式で異方性ウェットエッチングされて構造９１０内に多数のドレイン開口９１４が形成される。（見やすいように１つのドレイン開口９１４のみを示している。）各ドレイン開口９１４は、構造９１０の実質的に平坦な上面９１６から構造９１０内に延びる。
【００５７】
構造９１０は、テトラメチル水酸化アンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、又はＫＯＨ／エタノールなど、結晶面に沿って大きく異なるエッチング速度が得られるエッチング液でウェットエッチングされる。（装置がカリウム汚染されることがあるのでＫＯＨ及びＫＯＨ／エタノールは好ましくないことがある。）
【００５８】
図９Ｂにさらに示すように、構造９１０のエッチングにより、各ドレイン開口９１４が、平坦な底面９１８及び傾斜した側壁面９２０を有する反転ピラミッド形状に形成される。例えば、＜１００＞シリコンウェハを異方性ウェットエッチングすると、結晶面に沿ってエッチングが進行して、５４．７°に等しい側壁角αを有する平坦底面反転ピラミッド形状のドレイン開口９１４が形成される。エッチング後、ハードマスク９１２が従来の方式で除去される。
【００５９】
図９Ｃに示すように、ハードマスク９１２の除去に続いて、パターン化されたフォトレジスト層９２２が構造９１０上に従来の方式で形成される。この後、ボロンなどのｐ型ドーパントがドレイン開口９１４の側壁面９２０に注入されて、ｐ型層９２４が形成される。この注入は、垂直注入又は傾斜注入とすることができ、或いは、図９Ｃに示すように、垂直注入と傾斜注入の組合せとすることもできる。この後、パターン化されたフォトレジスト層９２２が従来の方式で除去される。
【００６０】
パターン化されたフォトレジスト層９２２が除去されると、図９Ｄに示すように、構造９１０上にｎ型エピタキシャル層９２６を成長させてドレイン開口９１４をライニングする。この後、ｎ型エピタキシャル層９２６のドレイン開口９１４の底面９１８の上にある部分が暴露されるように、パターン化されたフォトレジスト層９３０がｎ型エピタキシャル層９２６上に従来の方式で形成される。
【００６１】
次に、図９Ｅに示すように、リンなどのｎ型ドーパントがｎ型エピタキシャル層９２６及び半導体構造９１０に注入されて、ドレイン開口９１４の底面９１８に接するｎ＋ドレイン領域９３２が形成される。例えば、この注入は、ドーズ量５×１０１５原子／ｃｍ３及び注入エネルギー８０ｋｅＶで実施され得る。この後、パターン化されたフォトレジスト層９３０が従来の方式で除去される。
【００６２】
図９Ｆに示すように、パターン化されたフォトレジスト層９３０が除去されると、酸化物などの非導電層９３４がｎ型エピタキシャル層９２６上に形成されてドレイン開口９１４を埋める。非導電層９３４の形成に続いて、図９Ｇに示すように、非導電層９３４及びエピタキシャル層９２６が平坦化されて、非導電層９３４及びエピタキシャル層９２６の、構造９１０の上面９１６の上にある部分が除去される。図９Ｇにさらに示すように、この平坦化により、ドレイン開口９１４内に位置する非導電領域９４０が形成される。非導電層９３４及びエピタキシャル層９２６は、化学機械研磨などの従来の方式で平坦化され得る。
【００６３】
次に、図９Ｈに示すように、構造９１０の上面９１６の一部が露出されるように、パターン化されたフォトレジスト層９４２が構造９１０上に従来の方式で形成される。この後、ボロンなどのｐ型ドーパントが構造９１０の上面９１６内に注入される。例えば、ドーズ量２．２×１０１３原子／ｃｍ３及び注入エネルギー５０ｋｅＶで注入がなされ得る。この後、パターン化されたフォトレジスト層９４２が従来の方式で除去される。次いで、このドーパントが従来の方式でドライブされ活性化されて軽くドープされたｐ−本体領域９４４が形成される。（このドライブにより、ｐ型層９２４、ｎ型層９２６、及びｎ＋ドレイン領域９３２もドライブされ活性化される。これらはそれぞれ、各注入領域が形成された後でもドライブされ活性化され得る。）
【００６４】
図９Ｉに示すように、パターン化されたフォトレジスト層９４２が除去された後、構造９１０の上面９１６上にゲート酸化物などの非導電層９５２が形成される。非導電層９５２の形成に続いて、ゲート酸化物層９５２と接するようにポリシリコン層９５４が形成される。
【００６５】
ポリシリコン層９５４が形成されると、例えばｎ型ブランケット注入を用いてドーズ量１．７９×１０１６原子／ｃｍ３及び注入エネルギー３０ｋｅＶでポリシリコン層９５４がドープされる。この後、パターン化されたフォトレジスト層９５６がポリシリコン層９５４上に従来の方式で形成される。
【００６６】
この後、図９Ｊに示すように、ポリシリコン層９５４の露出された領域が除去されてゲート９６０が形成される。次いで、パターン化されたフォトレジスト層９５６が除去される。この後、図９Ｋに示すように、パターン化されたフォトレジスト層９６２が構造９１０の上に従来の方式で形成される。
【００６７】
次に、ヒ素などのｎ型ドーパントが構造９１０の上面９１６に注入されて、ｐ−本体領域９４４にｎ＋ソース領域９６４が形成される。例えば、この注入は、ドーズ量５×１０１５原子／ｃｍ３及び注入エネルギー８０ｋｅＶで実施され得る。用いられるＤＭＯＳアーキテクチャによっては、ｎ＋ソース領域９６４は、単一ｎ＋領域（例えば、開口９１４を横方向に囲む）として、又は、複数の離間したｎ＋ソース領域（例えば、トレンチの両側）として形成され得る。
【００６８】
この後、図９Ｌに示すように、パターン化されたフォトレジスト層９６２が従来の方式で除去される。（ｐ＋コンタクト領域がｎ＋ソース領域９６４と同じように形成される。すなわち、パターン化されたフォトレジスト層を形成し、構造９１０の上面９１６にｐ型ドーパントを注入してｐ−本体領域９４４内にｐ＋コンタクト領域９６４を形成し、パターン化されたフォトレジスト層を除去することによって形成される。）
【００６９】
これらの注入後、従来の急速熱処理を用いてｎ＋ソース領域９６４をドライブし活性化する（この熱処理は他の注入領域もドライブし活性化する）。ｎ＋ソース領域９６４が活性化されると、この方法は、従来のバックエンド処理ステップで継続してＤＭＯＳトランジスタ２００の形成が完了する。
【００７０】
図１０は、ＤＭＯＳトランジスタ３００を形成する例示の方法を示す。ＤＭＯＳトランジスタ３００は、図９Ｄに示すように構造９１０上にｎ型エピタキシャル層９２６を成長させてドレイン開口９１４をライニングした後、ｎ型エピタキシャル層９２６上にｐ型エピタキシャル層１０１０を成長させ、ｐ型エピタキシャル層１０１０上にｎ型エピタキシャル層１０１２を成長させることを除き、ＤＭＯＳトランジスタ２００と同じように形成される。
【００７１】
その結果、パターン化されたフォトレジスト層９３０が、ｎ型エピタキシャル層９２６ではなくｎ型エピタキシャル層１０１２上に、層９２４、９２６、１０１０、及び１０１２の、ドレイン開口９１４の底面９１８の上にある部分が露出されるように、従来の方式で形成される。また、ｐ型層１０１０をエピタキシャル形成させることは、ｐ型層９２４が注入領域としてではなくエピタキシャル成長によって形成され得ることを示している。
【００７２】
図１１Ａ〜図１１Ｅは、ＤＭＯＳトランジスタ４００を形成する例示の方法におけるステップを示す。ＤＭＯＳトランジスタ４００は、図１１Ａに示すように、パターン化されたフォトレジスト層１１１０が、図９Ｃに示すパターン化されたフォトレジスト層９２２を形成する代わりに、構造９１０上に形成されることを除き、ＤＭＯＳトランジスタ２００と同じように形成される。
【００７３】
図１１Ｂに示すように、パターン化されたフォトレジスト層１１１０が形成された後、半導体構造９１０の露出された領域にｐ型ドーパントが注入されて、ｐ型層９２４を形成する代わりに、ｐ型ストリップ１１１２のパターンが形成される。この注入後、パターン化されたフォトレジスト層１１１０が従来の方式で除去される。
【００７４】
このように、構造９１０はｎ型であるため、この注入により、ｐ型とｎ型のストリップが交互に並んだ層も形成される。或いは、ｐ型ストリップ１１１２間にあるｎ型領域が露出されるように、パターン化されたフォトレジスト層が半導体構造９１０上に形成され得る。この後、ｎ型ドーパントがｐ型ストリップ１１１２間にあるｎ型領域に注入されて、ｐ型とｎ型のストリップが交互に並んだ層が形成され得る。次いで、パターン化されたフォトレジスト層が除去される。
【００７５】
図１１Ｃに示すように、パターン化されたフォトレジスト層が除去されると、図９Ｄと同じように、構造９１０上にｎ型エピタキシャル層９２６を成長させて、ドレイン開口９１４をライニングする。この後、図１１Ｄに示すように、パターン化されたフォトレジスト層１１２０がｎ型エピタキシャル層９２６上に従来の方式で形成される。
【００７６】
図１１Ｅに示すように、パターン化されたフォトレジスト層１１２０が形成された後、ｎ型エピタキシャル層９２６の露出された領域にｐ型ドーパントが注入されて、ｐ型ストリップ１１２２のパターンが形成される。この注入後、パターン化されたフォトレジスト層１１２０が従来の方式で除去される。
【００７７】
このように、エピタキシャル層９２６はｎ型なので、この注入により、ｐ型とｎ型のストリップが交互に並んだ層も形成される。或いは、ｐ型ストリップ１１２２間にあるｎ型領域が露出されるように、パターン化されたフォトレジスト層がｎ型エピタキシャル層９２６上に形成され得る。この後、ｎ型ドーパントがｐ型ストリップ１１２２間にあるｎ型領域に注入され得、続いて、パターン化されたフォトレジスト層が除去される。パターン化されたフォトレジスト層が除去されると、この方法は、トランジスタ２００と同じように継続し、ｎ型エピタキシャル層９２６及びｐ型ストリップ１１２２上にフォトレジスト層９３０が形成される。
【００７８】
ＤＭＯＳトランジスタ５００は、パターン化されたフォトレジスト層１１１０が多数のロッド形状のパターンを有するように改変され、且つ、ｐ型材料がｎ型エピタキシャル層９２６に注入されないことを除き、ＤＭＯＳトランジスタ４００と同じように形成され得る。同様に、ＤＭＯＳトランジスタ６００は、パターン化されたフォトレジスト層１１１０が多数の球状パターンを有するように改変され、且つ、ｐ型材料がｎ型エピタキシャル層９２６に注入されないことを除き、ＤＭＯＳトランジスタ４００と同じように形成され得る。
【００７９】
また、ＤＭＯＳトランジスタ７００は、図９Ｆに示す分離層９３４の形成が省略され、且つ、ゲート９６０の一部が開口９１４内を部分的に延び得るようにパターン化されたフォトレジスト層９５６のパターンが調整されることを除き、ＤＭＯＳトランジスタ２００が形成されるのと同じように形成され得る。
【００８０】
さらに、ＤＭＯＳトランジスタ８００は、ドレインコンタクト２４６の代わりに裏側コンタクト８１２が形成されることを除き、ＤＭＯＳトランジスタ２００を同じように形成され得る。裏側コンタクト８１２は、任意の必要なバックグラインドを実施し、ｎ＋ドレイン領域２２０が露出されるように半導体構造９１０の裏側に開口を形成し、開口に非導電材料でライニングし、ｎ＋ドレイン領域２２０を再度露出するためエッチングし、ｎ＋ドレイン領域２２０と電気的に接続するため開口内にドレイン金属コンタクト８１２を形成してすることによって形成され得る。
【００８１】
本発明の特許請求の範囲から逸脱することなく、説明した例示実施形態に改良をなし得ること、及び多くの他の実施形態が可能であることが当業者には理解されよう。
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【図１】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ｂ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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【国際調査報告】
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