(57)【要約】  本発明は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック（ＭＴＪ１）、そして第一（Ｎ３）および第二（Ｎ２）レベルのメタライゼーションに各々属する少なくとも一つの第一（１９）および一つの第二（１８）の電流ラインからなる磁気構造を含む「論理関数」実行のためのデバイス（９）に関する。二つのラインの各々は、電流がそれを通って流れると第一のスタックの近くに磁場を発生させる。なお、強磁性硬層は、基準として機能する固定磁束に留められる。第一および第二のライン（１９、１８）は、第二の強磁性層の種々の距離に配置されるが、それら種々の距離は「論理関数」によって決定される。【選択図】図８
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【特許請求の範囲】
【請求項１】
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック（ＭＴＪ１）、そして
第一（Ｎ３）および第二（Ｎ２）レベルのメタライゼーションに各々属する少なくとも一つの第一（１９）および一つの第二（１８）の電流ラインからなり、
前記二つのラインの各々に電流が流れると前記第一のスタックの近くに磁場が発生する磁気構造を含む「論理関数」実行のためのデバイス（９）であって、
前記少なくとも一つのスタックに対して、前記第一および第二のライン（１９、１８）が前記第二の強磁性層から種々の距離に配置され、前記種々の距離が前記「論理関数」によって決定されることを特徴とする、前記デバイス（９）。
【請求項２】
前記少なくとも一つの磁気抵抗スタックに対して、前記第一（１９）および第二（１８）のラインが前記磁気抵抗スタックの両側に位置することを特徴とする、請求項１に記載されたデバイス（９）。
【請求項３】
前記第一のラインが前記軟層の上方に距離ｄ１で位置し、そして前記第二のラインが前記軟層の下方に距離ｄ２で位置するため、前記第一のラインおよび前記第二のラインに各々流れる同じ強度の二つの電流に対して、前記軟層の近くに前記第一および第二のラインによって各々発生する場の強度Ｈ１およびＨ２が、Ｈ1／Ｈ2＝ｄ2／ｄ1であることを特徴とする、請求項１あるいは２に記載されたデバイス（９）。
【請求項４】
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック（ＭＴＪ１）、そして
第一（Ｎ３）および第二（Ｎ１）レベルのメタライゼーションに各々属する少なくとも一つの第一（１９）の電流ライン、そして一つの第二（１７）の電流ラインからなり、
前記二つのラインの各々に電流が流れると前記少なくとも一つの第一のスタックの近くに磁場が発生すること、そして前記第一および第二のライン（１９、１７）が、前記第二の強磁性層の両側に等距離で配置されていることを特徴とする、請求項１から３のいずれか一項に記載されたデバイス（９）。
【請求項５】
前記磁気構造が、前記第一のスタックと合併可能な、また、前記第一のスタックから分離可能な第二の磁気抵抗スタック（ＭＴＪ３）、そして
前記第二の磁気抵抗スタック（ＭＴＪ３）の近くに位置し、電流が流れると前記第二のスタック（ＭＴＪ３）の近くに磁場を発生させる電流ライン（３２）からなり、
前記第二のスタック、前記第二の磁気抵抗スタックが、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含み、そして前記第三のライン（３２）が、二つの電流が前記ライン（３２）で加わるように少なくとも二つの電流入力点を持つことを特徴とする、請求項１から４のいずれか一項に記載されたデバイス（９）。
【請求項６】
前記第二の磁気抵抗スタック（ＭＴＪ３）の近くに位置する前記ライン（３２）が、前記第二の磁気抵抗スタック（ＭＴＪ３）の近くに位置する前記ライン（３２）のレベルのメタライゼーションとは異なるレベルのメタライゼーションに属する少なくとも一つの他の電流ライン（１９、１８）へ結合されており、これら二つのラインが相互接続伝導ライン（３６、３５）によって結合されており、そして前記相互接続ライン（３６、３５）と、前記第二の磁気抵抗スタック（ＭＴＪ３）の近くに位置する前記ライン（３２）との接続点が、前記二つの電流入力点の一つを形成することを特徴とする、請求項１から５のいずれかに記載されたデバイス（９）。
【請求項７】
前記少なくとも二つの電流入力点が、各々、前記第二の磁気抵抗スタックの近くに位置
する前記ラインへ電流Ｉ１およびＩ２を投入すると、前記軟層の近くの前記第三のラインによって発生する場の強度Ｈ'が、Ｈ'／Ｈ＝（Ｉ1＋Ｉ2）／Ｉとなることを特徴とする、なお、式中のＨが、電流Ｉが流れるときに前記第二の磁気抵抗スタックの近くに位置する前記電流ラインによって発生する磁場の強度を表す、請求項５または６に記載されたデバイス。
【請求項８】
第一の強磁性層が、基準として機能する固定磁束に留められる強磁性硬層であり、そして第二の強磁性層が強磁性軟層であることを特徴とする、請求項１から７のいずれか一項に記載されたデバイス（９）。
【請求項９】
軟層が、磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を提示することを特徴とする、請求項１から８のいずれかに記載されたデバイス。
【請求項１０】
磁気抵抗スタックの各々の硬層が、同じスタックの軟層のための基準として使われる磁化容易軸に直交する磁束に留められ、そして磁気抵抗スタックの軟層が、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう磁気抵抗スタックの近くに位置する電流ラインまたは複数の電流ラインから来る電流によって調整可能な磁性配向を持ち、層の磁性配向のこのような調整が十分に弱いため、配向が二つの安定位置間で切り替わることなく一つの安定位置の周りで変動することを特徴とする、請求項８または９に記載されたデバイス。
【請求項１１】
論理『０』または『１』を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力、
相互接続伝導ラインへ結合された少なくとも一つの出力、そして
前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段からなる入力インターフェイス（２）を含み、
前記電流の強度の絶対値が、前記電流のどの方向においても同一であることを特徴とする、請求項１から１０のいずれか一項に記載されたデバイス。
【請求項１２】
前記少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された出力インターフェイスからなり、
前記インターフェイスが、
前記少なくとも磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された電流入力、
前記少なくとも一つの第一のスタックに流れる前記少なくとも第一のスタックの磁束を表す電流を測定するための手段、そして
前記磁束を表す電圧を前記電流に応じて発生させるための手段からなることを特徴とする、請求項１から１１のいずれか一項に記載されたデバイス。
【請求項１３】
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
前記第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス（４）からなり、
前記インターフェイスが、
前記第一の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第一の電流入力、
前記第二の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第二の電流入力、
バイアス電圧にさらされたときに前記第一のスタックに流れる電流と前記第二のスタックに流れる電流との間に、論理情報を表す差動電流（△ｉread）を発生させるための手段
、そして
前記論理情報を表す電圧（Ｓ）を前記差動電流に応じて発生させるための手段からなることを特徴とする、請求項１から１１のいずれか一項に記載されたデバイス。
【請求項１４】
前記入力および／あるいは出力インターフェイスが、ＣＭＯＳ技術で実行されることを特徴とする、請求項１１から１３のいずれか一項に記載されたデバイス。
【請求項１５】
前記磁気構造が、ＣＭＯＳ技術で実行される前記インターフェイスの上方に位置することを特徴とする、請求項１から１４のいずれかに記載されたデバイス。
【請求項１６】
非強磁性中間層ジャンクションが、酸化マグネシウムＭｇＯから製造されることを特徴とする、請求項１から１５のいずれか一項に記載されたデバイス。
【請求項１７】
磁気抵抗スタックの近くに位置する異なる幅の、少なくとも二本のラインを含むことを特徴とする、請求項１から１６のいずれか一項に記載されたデバイス。
【請求項１８】
請求項１から１７のいずれか一項に記載されたデバイスを取り入れた加算器（９）であって、
前記加算器（９）が、三つの相互接続ラインを磁化する電流信号ＩA、ＩBおよびＩCin
の電流入力インターフェイス（２）、そして磁気構造からなり、
この磁気構造が、前記和の生成磁気部品（３）、そして前記キャリーの生成磁気部品（５）からなり、
前記和生成の前記磁気部品（３）が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタック（ＭＴＪ１）、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック（ＭＴＪ２）、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
第一、第二および第三レベルのメタライゼーション（Ｎ１、Ｎ２、Ｎ３）に各々属する第一、第二および第三の電流ライン（１７、１８、１９）、そして
各々前記第一、第二および第三の電流ライン（１７、１８、１９）へ電気的に結合された前記電流入力インターフェイス（２）へのアクセスを持つ第一、第二および第三の垂直伝導バイア（２０、２１、２２）からなり、
前記第一の垂直バイア（２０）が前記第一のライン（１７）に電流ＩBを投入し、前記
第二の垂直バイア（２１）が前記第二のライン（１８）に電流ＩAを投入し、そして前記
第三の垂直バイア（２２）が前記第三のライン（１９）に電流ＩCinを投入し、
前記第二の電流ライン（１８）が、前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の各々の軟層の垂直軸に沿って距離ｄで位置し、
前記第一の電流ライン（１７）が、前記第一のスタック（ＭＴＪ１）の近くに磁場を発生させ、そして前記第一のスタック（ＭＴＪ１）の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第三の電流ライン（１９）が、前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の各々の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第一の電流ライン（１７）が垂直相互接続バイア（２５）を介して前記第三の電流ライン（１９）へ電気的に結合されているため、前記第一および第三のライン（１７、１９）の電流ＩBおよびＩCinが、前記第二のスタック（ＭＴＪ２）の近くに磁場を発生させる前記第三の電流ライン（１９）の枝ライン（２３）へ経路指定される前に加算され、
前記第二の電流ライン（１８）が前記第一のスタック（ＭＴＪ１）の近くで前記第一および第三の電流ライン（１７、１９）に実質的に直交し、そして前記第二の電流ライン（１８）が前記第二のスタック（ＭＴＪ２）の近くで前記第三電流ライン（１９）に実質的に直交する、加算器。
【請求項１９】
前記キャリー生成磁気部品（５）が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック（ＭＴＪ３）、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第四の磁気抵抗スタック（ＭＴＪ４）、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
前記第三および第四のスタック（ＭＴＪ３、ＭＴＪ４）の近くに磁場を発生させる、そして前記第三および第四のスタック（ＭＴＪ３、ＭＴＪ４）の各々の軟層の垂直軸に沿って距離ｄで位置する第四の電流ライン（３２）であって、前記第一レベルのメタライゼーション（Ｎ１）に属する前記第四の電流ライン（３２）、そして
前記第四の電流ライン（３２）を電流ＩAが流れる前記第二の電流ライン（１８）へ、
そして電流ＩB＋ＩCinの和が流れる前記第三電流ラインの前記枝ライン（２３）へ各々電気的に結合する第四および第五の垂直伝導バイア（３５、３６）からなり、
電流ＩB＋ＩCinとＩAとが、前記第三および第四のスタック（ＭＴＪ３、ＭＴＪ４）の
近くに磁場を発生させる前記第四の電流ライン（３２）へ経路指定される前に加算されることを特徴とする、請求項１８に記載された加算器。
【請求項２０】
前記磁気構造が、
前記第一レベルのメタライゼーション（Ｎ１）に属する、キャリー伝播ラインとして知られる第四の電流ライン（１３２）、
前記第四の電流ライン（１３２）へと経路指定される前に電流ＩB＋ＩCinとＩAとが加
算されるよう、前記第四の電流ライン（１３２）を電流ＩAが流れる前記第二の電流ライ
ン（１１８）へ、そして電流ＩB＋ＩCinの和が流れる前記第三電流ラインの前記枝ライン（１２３）へ各々電気的に結合する第四および第五の垂直伝導バイア（１３５、１３６）、
磁気抵抗スタック（ＭＴＪ１'、ＭＴＪ２'）の近くに磁場を発生させるのに適当な、前記第一レベルのメタライゼーション（Ｎ１）とは異なるレベルのメタライゼーション（Ｎ３）に属する第五の電流ライン（４１９）、そして
前記第四の電流ライン（１３２）を前記第五の電流ライン（４１９）へ電気的に結合する第六の垂直伝導バイア（４２２）を含むことを特徴とする、請求項１８に記載された加算器（１０９）。
【請求項２１】
前記キャリー伝播ライン（１３２）へ電気的に結合された第七の垂直伝導バイア（４３８）、そして
前記キャリー伝播ライン（１３２）に流れる電流の絶対値を制限するための制限回路（５００）からなり、
前記制限回路（５００）が前記第七の伝導バイア（４３８）によって前記伝搬ライン（１３２）へ結合されていることを特徴とする、請求項２０に記載された加算器（１０９）。
【請求項２２】
前記制限回路（５００）が、直列に取り付けられた三つのＰＭＯＳトランジスタ（５０１、５０２、５０３）と三つのＮＭＯＳトランジスタ（５０４、５０５、５０６）を含み、
第一のＰＭＯＳトランジスタ（５０１）と第三ＮＭＯＳトランジスタ（５０６）とが共
通ゲートを持ち、第二のＰＭＯＳトランジスタ（５０２）と第二のＮＭＯＳトランジスタ（５０５）とが共通ゲートを持ち、第三のＰＭＯＳトランジスタ（５０３）と第一のＮＭＯＳトランジスタ（５０４）とが共通ゲートを持ち、そして第一のＮＭＯＳトランジスタ（５０４）と第三ＰＭＯＳトランジスタ（５０３）との共通ドレインが、前記第七の垂直伝導バイア（４３８）によって前記キャリー伝播ライン（１３２）へ結合されていることを特徴とする、請求項２１に記載された加算器。
【請求項２３】
請求項１から１７のいずれか一項に記載されたデバイスを取り入れた論理「ＡＮＤ」ゲート（６００）であって、
前記「ＡＮＤ」ゲートが、電流信号ＩAおよびＩBの入力インターフェイス、そして磁気構造からなり、
この磁気構造が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック（ＭＴＪ）、なお、強磁性硬層は、基準として機能する固定磁束に留められる、そして
第一、第二および第三レベルのメタライゼーションに各々属する第一（６０１）、第二（６０３）および第三（６０２）の電流ラインからなり、
前記第二の電流ライン（６０３）が、前記スタックの近くに磁場を発生させる所定の一定な電流を受け、そして前記スタックの軟層の垂直軸に沿って距離ｄで位置し、
前記第一の電流ライン（６０１）が、前記スタックの近くに磁場を発生させる電流ＩA
を受け、そして前記スタックの軟層の上方に垂直軸に沿って距離２ｘｄで位置し、そして
前記第三の電流ライン（６０２）が、前記スタックの近くに磁場を発生させる電流ＩB
を受け、そして前記スタックの軟層の下方に垂直軸に沿って距離２ｘｄで位置する、論理「ＡＮＤ」ゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非強磁性中間層によって分離した第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタックを含む磁気構造からなる、論理関数を実行するためのデバイスに関する。
【背景技術】
【０００２】
チャージのみを考慮する古典的なシリコン・エレクトロニクスに比べ、自由度の大きな電子スピンを利用することからなるスピン・エレクトロニクスは、専門用語で「スピントロニクス」とも称し、急速に発展している分野である。実に、スピンは、強磁性体における伝導特性に重大な影響を与える。特にメモリまたは論理素子等の、スピン・エレクトロニクスの多数の応用例は、一つの非磁性層によって分離された少なくとも二つの強磁性層からなる磁気抵抗層のスタックを使用する。強磁性層のうちの一層の磁化を固定方向に保持して基準層として機能させながら、他層の磁化は、磁場またはスピン極化電流による磁気モーメントを用いて、比較的に容易に切り換えることができる。
【０００３】
これらのスタックは、分離層が絶縁性を持つ場合は磁気トンネル・ジャンクション（ＭＴＪ）であり、また、分離層が金属である場合はスピン・バルブとして既知である構造である。これらの構造では、電気抵抗が、二つの強磁性層の磁化の相対配向に応じて変化する。
【０００４】
磁気トンネル・ジャンクションは、酸化物層によって分離された二つの強磁性層からなるナノ構造である。強磁性層のうちの一層（「硬層」（ＨＬ）と呼ぶ）の磁化は固定される。この層の安定性は、その形状によって、または反強磁性（ＡＦＭ）層との交換結合によって提供できる。他層（「軟層」（ＳＬ）と呼ぶ）の磁化は変化する。そのため、スタックの抵抗は、二つの強磁性層の相対配向に依存する。これが、トンネル・マグネト・レジスタンス［ＴＭＲ］効果である。磁化平行（Ｐ）から磁化逆平行（ＡＰ）への遷移は、履歴特性を示すため、抵抗値が、ジャンクションに含まれる情報をエンコードする。
【０００５】
強磁性体では、磁気モーメントと結晶ネットワークとの相互作用があるために、結晶磁気異方性が存在する。結果として生じる方向は、外部影響がない状態で磁化が自然に整列するところの、「磁化容易」として知られている。この結晶異方性に加わるのが形状異方性であり、この場合、ジャンクションの形状に依存する。例えば、楕円形のジャンクションを使用した場合、形状異方性は、ジャンクションの最長軸に沿って磁化を整列させる傾向がある。磁性結晶体磁化容易軸が同じ方向に沿って配置されるならば、効果が増し加わり、ジャンクションから有意な安定性を受ける。
【０００６】
ジャイアント・マグネトレジスター・トンネル・ジャンクションは、新しいタイプの不揮発性磁気メモリの記憶エレメントである。アドレス指定アレイに関連して、それらは、ＭＲＡＭメモリ（「磁気ランダム・アクセス・メモリ」）を形成する。磁気デバイスの本来備わっている不揮発性と、高集積度、高書き込み速度および発散への良好な耐性との組み合わせは、色々様々な既存の電子メモリの品質と、それらの性能を上回る品質との組み合わせを可能とする。メモリ使用の範囲における重要な特徴は、集積度、速度および読み取り書き込み消耗である。
【０００７】
ＭＲＡＭメモリと並んで、これらのトンネル効果マグネトレジスターの大きな応用分野は、プログラマブル・ロジックである。プログラム可能な論理回路は、標準回路と共に開始するようにプログラムが可能な機能を備えた回路である。この機能が数回修正可能であ
れば、それは再プログラム可能な回路である。現在最も使用される再プログラム可能な回路は、ＦＰＧＡ（「フィールド・プログラマブル・ゲート・アレイ」）である。それらは、複雑な論理関数を形成するために相互接続される変換テーブル（または「ルックアップ・テーブル」ＬＵＴ）として知られる基本的なプログラマブル論理関数からなる。この種の回路では、各々のＬＵＴは、メモリに記憶されたコードによって操作される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを用いて設計できる。これらの素子の利点は、処理される情報の不揮発性、そして、ゲートの再プログラムの可能性、すなわち、機能を変える（例えば、ＡＮＤゲートをＮＯＲへ変換する）ことである。したがって、プログラマブル・ロジックの問題は、メモリの問題に十分に匹敵するが、以下にいくつかを挙げる。
【０００８】
−  （プログラマブル・ロジック・メモリ素子は、大量のデータではなく、回路機能のみを記憶するよう機能するので、）集積度は、メモリの場合ほど重要ではない。
【０００９】
−  回路機能は一度プログラムされ、そして回路作動は、（使用過程中に回路の機能が進化する動的再構成のケースを除いて）一連の読み取りサイクルのみからなるので、速度および書き込み消耗もそれほど重要ではない。
【００１０】
第三の大きな論理回路ファミリーは、再プログラムが不可能な論理回路またはＡＳＩＣ（特定用途向け集積回路）のものである。これらの回路では、論理関数は不変であり、回路は、各論理関数のために設計されなければならない。このアプローチは、集積化に関しては成功しているが、特定な回路を創造する必要があり、その結果、再プログラム可能なアプローチよりも非常に高価である。この場合、記憶の局面はない。論理関数は、一般的に、標準セルと呼ぶ基本論理関数（「ＡＮＤ」、「ＯＲ」および「ＮＯＴ」）へ分解でき、そして、所望の論理関数を形成するために相互接続される。
【００１１】
ＭＲＡＭおよびＦＰＧＡは多くの研究の対象となっているが、再プログラムが不可能な磁気論理の研究は、余り行われていない。実に、ＭＴＪの不揮発性および発散耐性は、それらがメモリ用途へ向いていることを示している。さらに、これらのデバイスは受動的なものであり、信号を再生するためにＣＭＯＳ部品を利用しないならば、機能を劣化させることなく二つの純粋磁気論理関数を直接的に結合することは理論的に不可能であろう。しかしながら、一般的に、論理関数は基本論理関数へ分解できる。
【００１２】
そのうえ、メモリまたはＦＧＰＡの用途の場合、論理信号は、一つの技術から他へ（磁気からＣＭＯＳへ、そしてその逆方向へ）少数回送信されるだけである。すなわち、磁気部品の数とＣＭＯＳ部品の数との関係は、このアプローチの信頼性を保証するのに十分に大きいものである。他方、基本論理関数から複素関数を求める場合、論理信号は、多数の基本的な論理セルを横切らなければならないため、毎回、二度の技術的変化を必要とし、これらの変化の数は、急激に過度なものとなる。このことは、また、磁気部品の数とＣＭＯＳ部品の数と間の上記の関係が急速に受け入れがたくなる、そして磁気部品を用いる利点が疑わしくなる、とも言い表すことができる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
この文脈において、本発明の目的は、前述の問題が全くない磁気構造で、再プログラムが不可能な論理関数を実行可能にするデバイスを提供することである。
【課題を解決するための手段】
【００１４】
この目的のために、本発明は、次のものからなる磁気構造を持つ「論理関数」実行デバイスを提案する。
【００１５】
−  非強磁性中間層によって分離された一つの第一の強磁性層および一つの第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック。そして
−  第一および第二レベルのメタライゼーションに各々属する少なくとも一つの第一の電流ラインおよび一つの第二の電流ライン。なお、これら二つのラインの各々に電流が流れると第一のスタックの近くに磁場が発生する。このデバイスは、次の特徴を持つ。前記少なくとも一つのスタックに対して、第一および第二のラインが第二の強磁性層の種々の距離に配置されるが、これら種々の距離は、前記「論理関数」によって予め決定される。
【００１６】
ラインと第二の層との間の距離で意味することは、第二の層の中心と第二の層の中心に最も近いラインの点とを分離する距離である。第二の層は、多くの場合強磁性軟層であり、第一の層は、多くの場合、基準として機能する固定磁束に留められる強磁性硬層である。
【００１７】
さらに、「論理関数」で意味することは、四つの関数「ＡＮＤ」、「ＯＲ」、「ＮＯＴ・ＡＮＤ」または「ＮＯＴ・ＯＲ」の少なくとも一つに同等な、ブール複雑性の最小スレショルドを持つ関数である。したがって、メモリの読み書きは、本発明の意味する論理関数とは考えない。
【００１８】
注目すべきは、電流の方向における電流ラインの対称軸と第二の層の中心とが、必ずしも同一平面内になければならないわけではないことである。このケースでは、空間的な「オフセット」である。
【００１９】
半導体集積回路に類似した方式で、本発明によるデバイスは、前記導電層および絶縁層に平行に延びた金属被覆伝導ラインを備える「複数のレベルのメタライゼーション」とも呼ぶ、オルタネーティング導電層からなる複数の相互接続層によって構成され、これらの層は、２レベルのメタライゼーション間での電気的な接続を可能する伝導路によって横切られている。一つのレベルのメタライゼーションは、誘電物質から製造された領域に囲まれた複数の伝導ラインを含む。
【００２０】
さらに、用途に応じて、非強磁性中間層（金属あるいは絶縁体）によって分離された少なくとも一つの強磁性硬層および一つの強磁性軟層を含む磁気抵抗素子は、「磁気抵抗スタック」または「磁気トンネル・ジャンクション」と呼ぶ。以下において、この素子には、用語「磁気抵抗スタック」が当てられる。
【００２１】
このようなスタックでは、強磁性層の一方または両方が、それ自体、セットが良い性能を持つ単一の強磁性層として、いわゆる合成磁気層を形成するように設計された複数の強磁性あるいは非強磁性層から形成されてもよい。以下において、「磁気層」または「強磁性層」は、相互代替的に用いられる。
【００２２】
書き込みラインと軟層との間の距離を変えることによって、電流の効果を、他のラインの他の電流との比較において評価できるため、論理関数生成に寄与できる。すべての既知のデバイス（例えばメモリ・セル）においては、磁気抵抗スタックへのラインの距離は、固定されており、電流密度の論点から最小である。これに反して、本発明によれば、磁場の振幅は、軟層とラインとの間に種々の距離を持つ相互接続トポロジーを利用することによって変化され、各ラインの効果の和が、発生磁場の和を表す。
【００２３】
したがって、相互接続トポロジーは、磁気抵抗スタックの周りに書き込みラインを賢明に配置することからなり、結果として生じるトンネル抵抗が所望の情報をエンコードするよう軟層の磁化を硬層のそれに対して配向するのに必要な総磁場を作用させる。
【発明の効果】
【００２４】
このように本発明は、書き込みラインのトポロジー（ラインを通る電流の方向、そして、これらラインとスタックとの間の距離からの、磁気抵抗スタックに対するラインの方向の特別な選択）を用いて、基本論理関数の相互接続問題を避けることにより、複雑な能力を持つ高度な論理関数を直接的に形成する。
【００２５】
注目すべきは、電流ラインが、ワイヤまたはテープの種々の形状を持つことである。
【００２６】
注目すべきは、等しい電流、そして強磁性層からの等しい距離でも、大きなラインによって発生する磁場が、小さなラインによって発生する磁場よりも弱いよう、種々の幅のラインを利用することも可能であることである。
【００２７】
本発明によるデバイスは、個々に、または、技術的に可能なすべての組み合わせで考慮される下記の特徴の一つ、あるいはいくつかを提示する。
【００２８】
−  第一および第二のラインは、磁気抵抗スタックの両側に位置する。
【００２９】
−  第一のラインが軟層の上方に距離ｄ１で位置し、そして第二のラインが軟層の下方に距離ｄ２で位置するため、第一のラインおよび第二のラインに各々流れる同じ強度の二つの電流に対して、軟層の近くに第一および第二のラインによって各々発生する場の強度Ｈ１およびＨ２が、Ｈ1／Ｈ2＝ｄ2／ｄ1である。
【００３０】
−  本発明によるデバイスは、次のものからなる。
【００３１】
○  非強磁性中間層によって分離された一つの第一の強磁性層および一つの第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック。
【００３２】
○  第一および第二レベルのメタライゼーションに各々属する少なくとも一つの第一の電流ラインおよび第二の電流ライン。これら二つのラインの各々は、電流が横切ると、少なくとも一つのスタックの近くに磁場を発生させる。第一および第二のラインは、第二の強磁性層の両側に等距離で配置される。
【００３３】
−  前記磁気構造は、次のものからなる。
【００３４】
○  前記第一のスタックと合併可能な、あるいは第一のスタックから分離可能な第二の磁気抵抗スタック。なお、前記第二のスタック、第二の磁気抵抗スタックは、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む。
【００３５】
○  第二の磁気抵抗スタックの近くに位置し、電流が流れると前記第二のスタックの近くに磁場を発生させる電流ライン。前記第三のラインは、二つの電流が加算されるよう少なくとも二つの電流入力点を含む。
【００３６】
−  第二の磁気抵抗スタックの近くに位置する前記ラインは、第二の磁気抵抗スタックの近くに位置するラインのレベルのメタライゼーションとは異なるレベルのメタライゼーションに属する少なくとも一つの他の電流ラインへ結合される。二つのラインが相互接続伝導ラインによって結合され、相互接続ラインと第二の磁気抵抗スタックの近くに位置するラインとの接続点が、二つの電流入力点の一つを形成する。
【００３７】
−  前記少なくとも二つの電流入力点が、第二の磁気抵抗スタックの近くに位置するラ
インに各々電流Ｉ１およびＩ２を投入するため、軟層の近くの前記第三のラインによって発生する場の強度Ｈ'が、Ｈ'／Ｈ＝（Ｉ1＋Ｉ2）／Ｉである。上式中のＨは、電流Ｉが流れるときに第二の磁気抵抗スタックの近くに位置する電流ラインによって発生する磁場の強度を表す。
【００３８】
−  第一の強磁性層は、基準として機能する固定磁束に留められる硬強磁性層であり、そして第二の強磁性層は軟強磁性層である。
【００３９】
−  軟層は、磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を提示する。
【００４０】
−  磁気抵抗スタックの各々の硬層は、同じスタックの軟層に対する基準として機能する、磁化容易軸に直交する磁束に留められる。この磁気抵抗軟スタックは、電気信号を発するのに十分なスタックの横断抵抗の修正を導くよう、磁気抵抗スタックの近くに位置する電流ラインから来る電流による可変磁性配向を示す。スタックの軟層の磁性配向のこの変化は、配向が二つの安定位置間で切り替わることなく安定位置の周りで変動するよう十分に弱いものである。
【００４１】
−  本発明によるデバイスは、次のものを含む電流入力インターフェイスからなる。
【００４２】
○  論理『０』または『１』を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力。
【００４３】
○  相互接続伝導ラインへ結合された少なくとも一つの出力。
【００４４】
○  前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段。なお、前記電流の強度の絶対値は、電流のどの方向においても同一である。
【００４５】
−  本発明によるデバイスは、少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された出力インターフェイスからなり、このインターフェイスは、次のものからなる。
【００４６】
○  前記少なくとも磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された電流入力。
【００４７】
○  前記少なくとも一つの第一のスタックに流れる、少なくとも第一のスタックの磁束を表す電流を測定するための手段。
【００４８】
○  前記電流に応じて、磁束を表す電圧を発生させるための手段。
【００４９】
−  本発明によるデバイスは、次のものからなる。
【００５０】
○  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック。
○  第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス。
なお、強磁性硬層は、基準として機能する固定磁束に留められる。また、このインターフェイスは、次のものからなる。
【００５１】
・  前記第一の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第一の電流入力。
【００５２】
・  前記第二の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第二の電流入力。
【００５３】
・  バイアス電圧にさらされたときに第一のスタックに流れる電流と第二のスタックに流れる電流との間に、論理情報を表す差動電流を発生させるための手段。
【００５４】
・  そして前記差動電流に応じて、前記論理情報を表す電圧を発生させるための手段。
【００５５】
−  前記入力および／あるいは出力インターフェイスは、ＣＭＯＳ技術で実行される。
【００５６】
−  前記磁気構造は、ＣＭＯＳ技術による前記インターフェイスの上方に位置する。
【００５７】
−  非強磁性中間層ジャンクションは、酸化マグネシウムＭｇＯから製造される。
【００５８】
−  本発明によるデバイスは、磁気抵抗スタックの近くに位置する異なる幅の少なくとも二つのラインからなる。
【００５９】
−  本発明は、また、三つの相互接続ラインを磁化する電流信号ＩA、ＩBおよびＩCin
の電流入力インターフェイス、そして磁気構造からなる加算器の目的を果たす。
【００６０】
−  この磁気構造は、和生成の磁気部品、そしてキャリー生成の磁気部品からなる。
【００６１】
前記和生成の磁気部品は、次のものを含む。
【００６２】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
【００６３】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
【００６４】
−  第一、第二および第三レベルのメタライゼーションに各々属する第一、第二および第三の電流ライン。
【００６５】
−  第一、第二および第三の電流ラインへ各々電気的に結合された入力インターフェイスへのアクセスを持つ第一、第二、第三の垂直伝導バイア。したがって、第一の垂直バイアは第一のラインへ電流ＩBを投入し、第二の垂直バイアは第二のラインへ電流ＩAを投入し、そして第三の垂直バイアは第三のラインへ電流ＩCinを投入する。
【００６６】
第二の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、第一および第二のスタックの各々の軟層の垂直軸に沿って距離ｄで位置する。
【００６７】
第一の電流ラインは、第一のスタックの近くに磁場を発生させ、第一のスタックの軟層の垂直軸に沿って距離２ｘｄで位置する。
【００６８】
第三の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、第一および第二のスタックの各々の軟層の垂直軸に沿って距離２ｘｄで位置する。
【００６９】
第一の電流ラインが垂直相互接続バイアを介して第三電流ラインへ電気的に結合されているので、第一および第三のラインの電流ＩBおよびＩCinは、第二のスタックの近くに磁
場を発生させる第三の電流ラインの枝ラインへ経路指定される前に加算される。
【００７０】
第二の電流ラインは、第一のスタックの近くで第一および第三の電流ラインに実質的に直交し、そして第二のスタックの近くで第三の電流ラインに実質的に直交する。
【００７１】
本発明による加算器は、また、個々に、または技術的に可能なすべての組み合わせを考慮して、下記の特徴の一つ、あるいはいくつかを提示できる。
【００７２】
−  前記キャリー生成の磁気部品は、次のものからなる。
【００７３】
○  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
【００７４】
○  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第四の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
【００７５】
○  第一レベルのメタライゼーションに属する第四の電流ライン。なお、第四の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、第三および第四のスタックの各々の軟層の垂直軸に沿って距離ｄで位置する。
【００７６】
○  第四の電流ラインを、電流ＩAが流れる第二の電流ラインへ、そして電流ＩB＋ＩCinの和が流れる第三電流ラインの枝ラインへ各々電気的に結合する第四および第五の垂
直伝導バイア。これにより、電流ＩB＋ＩCinとＩAとは、第三および第四のスタックの近
くに磁場を発生させる第四の電流ラインへ経路指定される前に加算される。
【００７７】
−  前記磁気構造は、次のものを含む。
【００７８】
○  第一レベルのメタライゼーションに属する、キャリー伝播ラインとして知られる第四の電流ライン。
【００７９】
○  第四の電流ラインを、電流ＩAが流れる第二の電流ラインへ、そして電流ＩB＋ＩCinの和が流れる第三電流ラインの枝ラインへ各々電気的に結合する第四および第五の垂
直伝導バイア。これにより、電流ＩB＋ＩCinとＩAとが、第四の電流ラインへ経路指定さ
れる前に加算される。
【００８０】
○  第一レベルのメタライゼーションとは異なるレベルのメタライゼーションに属し、磁気抵抗スタックの近くに磁場を発生させるのに適当な第五の電流ライン。
【００８１】
○  第四の電流ラインを第五の電流ラインへ電気的に結合する第六の垂直伝導バイア。
【００８２】
−  本発明による加算器は、次のものからなる。
【００８３】
○  前記キャリー伝播ラインへ電気的に結合された第七の垂直伝導バイア。
【００８４】
○  キャリー伝播ラインに流れる電流の絶対値を規制するための電流制限回路。この電流制限回路は、第七の伝導バイアによって前記伝搬ラインへ結合されている。
【００８５】
−  前記制限回路は、直列に取り付けられた三つのＰＭＯＳトランジスタおよび三つのＮＭＯＳトランジスタからなり、第一のＰＭＯＳトランジスタと第三のＮＭＯＳトランジ
スタが共通ゲートを持ち、第二のＰＭＯＳトランジスタと第二のＮＭＯＳトランジスタが共通ゲートを持ち、第三のＰＭＯＳトランジスタと第一のＮＭＯＳトランジスタが共通ゲートを持ち、そして第一のＮＭＯＳトランジスタと第三のＰＭＯＳトランジスタの共通ドレインが、第七の垂直伝導バイアによってキャリー伝播ラインへ結合されている。
【００８６】
本発明の目的は、また、電流信号ＩAおよびＩBの入力インターフェイス、そして磁気構造からなる「ＡＮＤ」論理ゲートである。
【００８７】
−  この磁気構造は、次のものからなる。
【００８８】
○  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
【００８９】
○  第一、第二および第三レベルのメタライゼーションに各々属する第一、第二および第三の電流ライン。
【００９０】
第二の電流ラインは、前記スタックの近くに磁場を発生させることによって所定の一定な電流を受け、そして前記スタックの軟層の垂直軸に沿って距離ｄで位置し、第一の電流ラインは、前記スタックの近くに磁場を発生させる電流ＩAを受け、そして前記スタック
の軟層の上方に垂直軸に沿って距離２ｘｄで位置し、そして第三の電流ラインは、前記スタックの近くに磁場を発生させる電流ＩBを受け、そして前記スタックの軟層の下方に垂
直軸に沿って距離２ｘｄで位置する。
【００９１】
本発明の他の特徴および利点は、図示するが限定するものではない添付図面を参照する以下の説明から明らかになる。
【図面の簡単な説明】
【００９２】
【図１】無限に長い電流ラインに発生する磁場の概略図である。
【図２】２ａ）および２ｂ）は、磁気抵抗スタックおよび無限に長い直線伝導ワイヤを表す。
【図３】バイナリ・フル１ビット加算器を表す。
【図４】バイナリ・フルｎビット加算器を表す。
【図５】本発明による加算器論理演算を実行するためのデバイスのアーキテクチャを図解する。
【図６】６ａ）および６ｂ）は、図５に示すデバイスの電流入力インターフェイスの性能モードを図解する。
【図７】図５に示すデバイスの出力インターフェイスの性能モードを図解する。
【図８】図５に示すデバイスの和およびキャリー生成磁気部品の作動モードを表す三次元表示である。
【図９】たとえば図８に示す和生成磁気部品の、各々上面図および横断図である。
【図１０】たとえば図８に示す和生成磁気部品の、各々上面図および横断図である。
【図１１】たとえば図８に示す、キャリー生成磁気部品の上面図である。
【図１２】キャリー伝播を持つ本発明による２ビット加算器の三次元表示である。
【図１３】図１２に示す２ビット加算器に使用する電流制限回路を表す。
【図１４】１４ａ）および１４ｂ）は、本発明による「アンド」ゲート論理の作動のためのデバイスを概略的に表す、各々上面図および側方断面図である。
【００９３】
すべての図において、共通なエレメントには同じ参照番号が付されている。
【発明を実施するための形態】
【００９４】
【数１】
2011519479.tif 000003
【００９５】
符号ｘは、ベクトル積を示すことに注意すること。
【００９６】
電流密度Ｖの分布に対して得られる総磁場は、この方程式を体積Ｖに渡って積分することによって得られる。
【００９７】
【数２】
2011519479.tif 000004
【００９８】
【数３】
2011519479.tif 000005
【００９９】
再び注意するが、この近似における場の値は、電流の方向、配向および値、そしてラインから考察点への距離に依存する。
【０１００】
さて、例えば、点Ｍが、図２ａ）等に示す磁気抵抗スタックＭＴＪの強磁性軟層ＳＬの中心を表すことを考察する。この場合、スタックは、さらに、強磁性硬層ＨＬ、そして層ＳＬおよびＨＬを分離する非強磁性中間層ＩＣからなる。電流Ｉは、常に電流ラインＦを通る。図２ｂ）の記法において、θcurr、θmsl、そしてθmhlは、各々、電流ラインＦ、軟層ＳＬの磁化、そして硬層ＨＬの磁化によって、（平面内でｘ軸がｙ軸に直交し、そしてｚ軸が平面に直交するｘｙｚ座標系のｙ軸に沿って位置する）軟層の磁化容易軸に関して形成される角度である。軟層の中心に作用する磁場は、次の方程式によって決まる。
【０１０１】
【数４】
2011519479.tif 000006
【０１０２】
形状異方性がなく、そして結晶磁気異方性場が、作用する場に比べて微々たるものであることを考慮すれば、第一の近似において、発生場に渡って磁気モーメントが整列すると考えることができる。
【０１０３】
硬層の磁化が磁化容易軸に直交する（すなわち、θmhl＝９０°）という例を考察する
ならば、下記の表１で説明するように、磁気抵抗スタックの（Ｐで表す）平行、（ＡＰで表す）逆平行、または（ＩＮＴで表す）中間状態を得るために加える電流の方向を容易に選択できる。（平行状態にある磁気抵抗スタックＭＴＪの抵抗をＲPによって示す。ＲAP
は、逆平行状態にある磁気抵抗スタックの抵抗であり、そしてＲINTは中間状態にある磁
気抵抗スタックの抵抗であり、ＲAP＞ＲINT＞ＲPのようになる。）
【０１０４】
［表１］
θcurr      θmsl       状態          磁気抵抗スタックの抵抗
０        ９０°      平行              ＲP
１８０°  ２７０°      逆平行            ＲAP
９０°  １８０°      中間              ＲINT
【０１０５】
さて、軟層の中心から各々距離ｒ1およびｒ2に位置する二本の電流ラインＬ1およびＬ2があると仮定する。場を発生させると、その値は次の方程式によって決まる。
【０１０６】
【数５】
2011519479.tif 000007
【０１０７】
式中、θ1currおよびθ2currは、各々、硬層の磁化容易軸に関して二本の電流ラインＬ1およびＬ2が形成する角度である。
【０１０８】
前述の結果を、軟層の上方に距離ｄ１で位置する第一のライン、そして軟層の下方に距離ｄ２で位置する第二のラインの、二本のラインに適用すると、第一のラインおよび第二のラインの各々に流れる同じ大きさの二つの電流に対して、軟層の近くで各々第一のラインおよび第二のラインに発生する場の強度Ｈ１およびＨ２は、Ｈ1／Ｈ2＝ｄ2／ｄ1となる。
【０１０９】
したがって、二本の電流ラインの方向、それらを流れる二つの電流の方向および大きさの選択は、発生する磁場の正確な方向および強度の選択を可能にし、したがって場の磁化方向の選択を可能にする。このアプローチは、ｎ本の伝導ワイヤに対して一般化できる。もちろん、この例は、説明のためのみに挙げている。概して、（相互接続層のトポロジーの選択によって表される）３次元ライン配置のどの選択においても、各電流の方向および
値は、磁気全加算器の二つの実施例から始まる以下の詳細で示すように、幾分複雑な論理演算を実行するために利用できる。磁気全加算器とは、もう一つの磁気全加算器とインターフェイス可能なタイプの、キャリー入出力を含む加算器を意味する。
【０１１０】
さらに、注意すべきことは、発生磁場強度が、ラインを通る電流の大きさに直接的に依存することである。したがって、ラインに到達する複数の伝導ラインのアドホックな相互接続を介して同じラインに到達する入力電流を加えること（キルヒホッフの法則）によって、磁場強度の値を修正できるため、発生した場の強度は、例えば、軟層から同じ距離に位置して電流Ｉを持つラインに比べ、通過電流２ｘＩのラインが２倍高い。
【０１１１】
既知の方式で、プロセッサは四つの作動システムを含む。
【０１１２】
−  メモリ回路（コード、データ）。
【０１１３】
−  制御回路（バス・アービタ、エネルギ管理ブロックなど）。
【０１１４】
−  処理回路間での（「オンチップ」）または外部回路との（「オフチップ」）ダイアログを可能にする入出力回路。
【０１１５】
−  情報処理専用の（すなわち、計算を実行する）「コア」または「データ・パス」と呼ぶコア・プロセッサ。
【０１１６】
プロセッサの「標準」コアは、概して、一セットの相互接続された作動ブロックからなり、純粋に論理的に基本的な組み合わせ作動（「ＡＮＤ」、「ＯＲ」など）または演算（加算、乗算、比較、差分）を実行する。そしてセットは、制御ブロックによって駆動される。目標とする用途に応じて、コア速度（与えられた演算を実行するための演算時間であり、しばしば、コア内の多少重要な経路による作動タイプに、そして処理すべきデータのタイプに依存する速度）、または与えられた演算のために消費される最大エネルギが選択される。大多数の現在のコアは、３２ビットまたは６４ビット・ワードで作動する。同じ演算が、ワードのビットの各々に対して実行される必要がある。そのため、コアは、（例えば３２ビット・ワードに対して）平行に作動する３２の同一なスライスからなり、データの１ビットに対して各スライスが操作される（「ビット・スライス」アーキテクチャ）。したがって、３２ビット・コアの演算は、ワードを構成するビットの数と同じだけ繰り返される単一スライスの性能および最適化に帰結する。このアプローチは、特に、コアの構成要素の一つである加算器にあてはまる。加算は、最も使用頻度が高い算術演算であるが、また、演算速度に関するコアの制限ブロックでもある。したがって、加算器のアーキテクチャは重要であり、現在、最適化を目的とする（ＣＭＯＳ技術における）多数のアプローチがあり、（「桁上げ先見加算器」のような）回路レベルまたは論理レベルの最適化がある。図３に、バイナリ全加算器ＦＡを示す。ＡおよびＢは、加算すべきビットである。Ｃin（「キャリー・イン」）は、（ｎビットの加法の場合における）先行する和から来るキャリーを表し、そして、Ｃout（次の加算器のＣin）は、計算結果として生じるキャ
リー（「キャリー・アウト」）を表す。そのような加算器ＦＡの真理値表を、以下の表２に示す。
【０１１７】
［表２］
Ａ      Ｂ      Ｃin    Ｓ      Ｃout
０      ０      ０      ０      ０
０      ０      １      １      ０
０      １      ０      １      ０
０      １      １      ０      １
１      ０      ０      １      ０
１      ０      １      ０      １
１      １      ０      ０      １
１      １      １      １      １
【０１１８】
バイナリ全加算器の機能を可能にする（静的加算器、ミラー加算器、伝達ゲート・ベースの加算器などの）数種類のＣＭＯＳアーキテクチャがある。目的は、本質的に、シリコンのコストと、フルｎビット加算器の演算時間とを最小限にすることである。各々の加算器が、例えば図３に示すような加算器であるｎ個の加算器ＦＡ0からＦＡn-1を継続接続することによって、ｎビット加算器を構成できる。そのような直列のフルｎビットＦＡＳ加算器の例を図４に示す。この構成では、ＦＡi加算器のキャリー出力Ｃoutiが、加算器Ｆ
Ａi+1のキャリー入力へ入れられる。この構造は、演算時間ｔpadder（または全加算器伝
搬時間）が、キャリーの演算時間に、そしてチェーンを横切るその伝搬に本質的に依存する（したがってビットのｎ数に依存する）ことを示す。それが増加するときは、伝搬時間を減少させるためのシステム論理最適化アプローチへ移ること、例えば、桁上げ（キャリー）先見加算器を具現することによって、この直線的な複雑性（ｔpadder∝ｎ）から、ルートｎ複雑性（ｔpadder∝√ｎ）あるいは対数的なもの（ｔpadder∝lnｎ）へ移行する必要がある。
【０１１９】
本発明の特に有利な性能モードによれば、例えば、前述の純粋にＣＭＯＳによる技術から、全計算が磁気部品によって実行されるフル・ハイブリッド回路加算器を構成するために、ＣＭＯＳ技術に磁気技術を組み合わせる技術へと移行することが可能である。図５は、本発明による、論理加算器１の演算を実行するためのデバイスのアーキテクチャを表す。
【０１２０】
加算器１は、三つの論理入力Ａ、Ｂ、Ｃinを持ち、ＡおよびＢは、加算すべき複数のビットを構成し、Ｃinは、先行する加算器のキャリーを構成する。そして、二つの論理出力ＳおよびＣoutは、各々、例えば表２の真理値表を参照して定義される和およびキャリー
を構成する。論理入力Ａ、ＢおよびＣinは、論理値が０であるならば、アースに対応する電圧レベルに対応し、そして論理値が１ならば、ＭＯＳトランジスタ・ゲートのバイアス電圧に対応する。
【０１２１】
加算器１は、次のものからなる。
【０１２２】
−  入力に加えられた論理情報に依存する配向を持つ、３本の相互接続ラインを通る電流シグナルＩA、ＩBおよびＩCinの生成に関してＣＭＯＳ技術で実行される第一のブロッ
ク２入力インターフェイス。
【０１２３】
−  和生成Ｓに関する第二のブロック７。
【０１２４】
−  キャリー生成Ｃoutに関する第三のブロック８。
【０１２５】
和生成Ｓの第二のブロック７は、次のものからなる。
【０１２６】
−  差動モードで作動し、二つの磁気抵抗情報出力ｌ１およびｌ２を発生させる磁気部品３。
【０１２７】
−  磁気抵抗情報ｌ１およびｌ２のＣＭＯＳ、Ｓ互換電圧への変換を可能にする、ＣＭＯＳ技術で実行される出力インターフェイス４。
【０１２８】
同様に、キャリー生成Ｃoutの第三のブロック８は、次のものを持つ。
【０１２９】
−  差動モードで作動し、二つの磁気抵抗情報出力ｌ３およびｌ４を発生させる磁気部品５。
【０１３０】
−  ＣＭＯＳ、Ｃout互換電圧への磁気抵抗情報ｌ３およびｌ４の変換を可能にする、
ＣＭＯＳ技術で実行される出力インターフェイス６。
【０１３１】
ハイブリッド加算器１は、（次に考察する相互接続システムのトポロジーを含んで）磁気部品３および５が算術演算を実行し、そしてＣＭＯＳ部品（入力インターフェイス２および出力インターフェイス４および６）が、外界とのインターフェイスとして機能するシステムを提示する。
【０１３２】
入力インターフェイス２の一つの性能モードを図６ａ）に示す。このインターフェイス２は、論理情報Ａからの電流ＩAの生成に関わる。二つの他のアナログ回路は、Ｂからの
ＩB、そしてＣinからのＩCinの生成に使用できる。
【０１３３】
本発明によれば、入力インターフェイス２は、全体がＣＭＯＳ技術で実行される。このインターフェイス２は、直列に結合されたＣＭＯＳインバータに二つずつ取り付けた四つのトランジスタ２０２−２０５を備える。注目のこのケースでは、対２０２および２０３のトランジスタはＰＭＯＳであり、対２０４および２０５のトランジスタはＮＭＯＳである（各々、Ｐ型金属酸化膜半導体およびＮ型金属酸化膜半導体）。
【０１３４】
（ゲートに付けた円によって表す）ＰＭＯＳトランジスタ２０２および２０３は、それらの共通ソースが正電圧源に結合され、そしてＮＭＯＳトランジスタ２０４および２０５は、それらの共通ソースが接地されている。
【０１３５】
ＰＭＯＳ２０２およびＮＭＯＳ２０４トランジスタは、それらの共通ドレインを備え、そしてＰＭＯＳ２０３およびＮＭＯＳ２０５トランジスタは、それらの共通ゲートを持ち、トランジスタ２０２および２０４の共通ドレインは、トランジスタ２０３および２０５の共通ゲートに結合されている。
【０１３６】
ＰＭＯＳ２０３およびＮＭＯＳ２０５トランジスタは、それらの共通ドレインが、正電圧源の半分に等しい供給源に結合されている。
【０１３７】
ＰＭＯＳ２０２およびＮＭＯＳ２０４トランジスタは、それらの共通ゲートを持ち、このゲートで論理情報Ａを受ける。ＣＭＯＳ論理によれば、この論理情報Ａは、バイナリ情報が０ならば、（ＮＭＯＳトランジスタ２０４が「オフ」で、ＰＭＯＳトランジスタ２０２がオンになるように、）ゼロ電圧レベルの形式で、そしてバイナリ情報が１であれば、（ＮＭＯＳトランジスタ２０４がオンになり、ＰＭＯＳトランジスタ２０２が「オフ」であるように、）正電圧レベルの形式でエンコードされる。
【０１３８】
したがって、送信すべき論理情報が「Ａ＝０」であるなら、ＮＭＯＳ２０４およびＰＭＯＳ２０３トランジスタは「オフ」であり、ＰＭＯＳ２０２およびＮＭＯＳ２０５トランジスタはオンになる。逆に「Ａ＝１」ならば、ＮＭＯＳ２０４およびＰＭＯＳ２０３トランジスタはオンになり、ＰＭＯＳ２０２およびＮＭＯＳ２０５トランジスタは「オフ」である。
【０１３９】
Ｌは、論理情報Ａを表す電流ＩAが通過する相互接続ラインを示す。電流Ｉを、（ドレ
インに結合されて、Ｖｄｄ／２へ設定された）相互接続システムを形成するラインＬへ入
るものを正として、そして脱出電流を負として考察することにより、図６ｂ）および図６ｃ）を参照にして、次の等価事項を書くことができる。
【０１４０】
Ａ＝「０」⇔ＩA＝−Ｉ（図６ｃ））
Ａ＝「１」⇔ＩA＝Ｉ（図６ｂ））。
【０１４１】
したがって、電流ＩAは、Ａ情報が『０』である場合に負であり、Ａ情報が『１』であ
る場合に正である。
【０１４２】
Ｉは、本発明によるデバイスに使用される軟層の中央に局所的場Ｈを発生させて、平行状態から逆平行状態へ移行することを可能にするのに十分な大きさの電流の絶対値を示す。この「電流モード」アプローチは、（現在の「小型化」展望において重大な）比較的に低い電圧源での作動の可能性をも考察する。
【０１４３】
書き込み電流は、（往復の）両方向に相互接続ラインＬを流れるので、時に、双方向性電流とみなされる。
【０１４４】
したがって、情報が電圧レベルの形式でエンコードされるＣＭＯＳ論理に反して、磁気部品の論理は、二つのバイナリ値に対する等価レベルの電流を両方向で用いる。
【０１４５】
入力ブロック２は、（互換性ＣＭＯＳレベル）電圧モードの論理情報を、相互接続回路内に発生した場を横切って磁気抵抗スタックの磁束を変化させるのに十分なレベルを持つ電流へ変換させることを可能にする。
【０１４６】
出力インターフェイス４および６は、ＣＭＯＳ技術で実行される。図７は出力４の性能モードを表す。出力インターフェイス６も同一の方法で実行できる。
【０１４７】
図７は、入力インターフェイス２から電流＋Ｉまたは−Ｉの形式でエンコードされた論理情報を受ける（次に再説明するところの）磁気部品３に、二本の相互接続伝導ラインＬ1およびＬ2を介して電気的に結合された出力インターフェイス４を表す。磁気部品３は、正電圧源の助けを借りて分極化し伝導ラインＬ1およびＬ2に各々電流Ｉ１およびＩ２を発生させる二つの磁気抵抗スタックを含む。これらの電流は、各々のスタックの電気抵抗に依存する（この抵抗自体は、基準として機能する硬層の磁場の配向に対する軟層の磁場の配向に依存する）。
【０１４８】
出力インターフェイス７は、次のものからなる。
【０１４９】
−  「クランプ」回路３０２。
【０１５０】
−  ミラー回路電流微分器３０３。
【０１５１】
−  バッファ増幅素子３０４。
【０１５２】
（電圧レギュレータとして作用する）「クランプ」回路３０２は、結合されたゲートを持つ二つのＰＭＯＳトランジスタからなり、各ＰＭＯＳトランジスタは、その供給を各々電流Ｉ１および電流Ｉ２から受ける。これらの二つのＰＭＯＳクランプ・トランジスタは、二つのゲートに加えられる電圧Ｖclampに作用することによって操作される設定の手段
を介して、磁気抵抗スタックのバイアス電圧Ｖbiasを制御する。
【０１５３】
図７に示すように、これらのＰＭＯＳトランジスタのそれぞれのドレインから来る電流
は、その後、電流微分器ミラー３０３の手段と比較される。そのような電流微分器ミラー３０３を形成するために、ゲートを持つ二つのＮＭＯＳトランジスタを使用し、それらは、一つのドレインの電位へと向けられ、差動電流△ｉreadが発生し、差動電流が「バッファ」増幅器３０４または出力バッファをアタックする。この差動電流△ｉreadは、二つの磁気抵抗スタック間の抵抗△Ｒの差を表すものである。
【０１５４】
電流の方向△ｉreadに応じて、電流微分器ミラー３０３は、バッファ増幅素子３０４をロードする、あるいはアンロードする。このバッファ・エレメントは、それを、ＣＭＯＳ部品の論理レベルと互換性のある電圧Ｓの形式に変換することによって、デジタル情報を再生するという役割を持つ。
【０１５５】
これによって、出力インターフェイスは、磁気抵抗情報Ｉ１およびＩ２を互換性ＣＭＯＳ電圧へ変換する。したがって、この例は次のようになる。
【０１５６】
−  △Ｒ＞０に対して、「Ｓ＝１」（すなわち、Ｓが、論理１に対応する電圧レベルを持つ）
【０１５７】
−  △Ｒ＜０に対して、「Ｓ＝０」（すなわち、Ｓが、論理０に対応する電圧レベルを持つ）。
【０１５８】
図８は、和生成磁気部品３およびキャリー生成磁気部品５を含む例えば図５に示す、加算器デバイスの磁気回路９の性能モードの（ｘが横軸を表してｙが座標軸を表すことによって、ｘｙは水平面を形成し、そして、ｚが垂直軸を表す）ｘｙｚ直交基準枠による三次元表示である。
【０１５９】
和生成磁気部品３は、次のものからなる。
【０１６０】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタックＭＴＪ１。
【０１６１】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタックＭＴＪ２。
【０１６２】
明快さのために、二つのスタックＭＴＪ１およびＭＴＪ２の種々の層は示されないことに注意すべきである。強磁性軟層は、例えばパーマロイ等の磁気的にソフトな材料で製造される。その磁化は、作用する外側の磁場の変化に容易に反応する。この層は、その磁化が、弱い電磁流量の影響下で有意な様式で方向転換することが可能なよう十分に精妙であることが好ましい。強磁性硬層は、固定磁化を提示する。さらに、非強磁性中間層の層は、酸化マグネシウムＭｇＯで製造できる。そのような材料は、高い磁気抵抗ＴＭＲ（トンネル磁気抵抗）と公称の弱い抵抗を得る。注記として、既知の方式で、磁気層のスタックの電気抵抗は、第一の近似（弱いバイアス電圧および周囲温度）において、次の関係によって与えられる。
【０１６３】
ＲMTJ＝Ｒp.(１＋ＴＭＲ.(１-cosθ)／２)
【０１６４】
式中、
−  Ｒp.は、スタックの二層の磁化が同方向に向けられたときの磁気抵抗スタックの公称抵抗である。
【０１６５】
−  ＴＭＲは、磁気抵抗トンネル、すなわち、極端な配向状態間の抵抗の相対変化を表
す。
【０１６６】
−  θは、硬層および軟層の配向間で形成される角度である。
【０１６７】
したがって、θが０に等しい場合、磁気抵抗スタックは平行状態であり、その平行状態Ｒpのスタック抵抗は、その最小値に到達し、ＲpMTJ＝Ｒpに等しい。他方、θ＝πの場合、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗ＲapMTJ
は、最大値で、ＲapMTJ＝Ｒp.(１＋ＴＭＲ)に等しい。
【０１６８】
軟層は、それらの磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を呈することが好ましい。より一般的には、使用するスタックは、円形あるいは半円形で非楕円形の断面コンタクトの形式を持つ。メモリとは異なり、実にこの場合は、磁気抵抗スタックを製造することを目指し、磁化容易軸の安定性は弱く、弱い磁場が、この位置を無視するのに十分である方式であり、この場合の狙いは、メモリのケースのような情報の安定保存ではない。
【０１６９】
ＭＴＪ１およびＭＴＪ２スタックは、それらの上部で、ｘ軸に沿って実質的に向けられた分極の上側共通電極１０によって結合されている。この上側電極は、垂直伝導バイア１１によって、ｙ軸に沿って向けられた正電圧源のレール１２に結合されている。
【０１７０】
ＭＴＪ１スタックは、その下部で、下側電極１４によって垂直伝導バイア１６へ結合されている。この伝導バイア１６は、図５および図７に示す出力インターフェイス３の入力を形成する電流Ｉ１を供給する。
【０１７１】
ＭＴＪ１スタックは、その下部で、下側電極１３によって垂直伝導バイア１５へ結合されている。この伝導バイア１５は、図５および図７に示す出力インターフェイス３の入力を形成する電流Ｉ１を供給する。
【０１７２】
上記で既に言及したように、磁気回路９は、「レベル・オブ・メタライゼーション」とも呼ぶ交互の導電層からなる複数の相互接続層によって構成され、前記層に平行に延びた金属被覆伝導ライン、そして２レベルのメタライゼーション間での電気的な接続を可能する伝導バイアによって交差される絶縁層を備える。１レベルのメタライゼーションは、誘電物質で製造された領域に囲まれた複数の伝導ラインを含む。
【０１７３】
磁気回路９は、３レベルのメタライゼーションＮ１からＮ３によって形成され、図６に図解したように、入力インターフェイス２によって送られる入力電流ＩA、ＩBおよびＩCinの投入を可能にする。注意すべきことは、磁気抵抗スタックＭＴＪ１およびＭＴＪ２の
上側電極１０と下側電極１３および１４とが、各々、図８には示していない二つの他のレベルのメタライゼーションを形成することである。
【０１７４】
以下では、三つのレベルのメタライゼーションＮ１からＮ３をより詳細に説明する。
【０１７５】
各レベルのメタライゼーションは、種々の対向する軟層の磁場を配向するための一つあるいは複数の電流ラインによって形成される。
【０１７６】
−  レベルＮ１のメタライゼーションはＶ形で表されている。
【０１７７】
−  レベルＮ１のメタライゼーションの上にあるレベルＮ２のメタライゼーションは、太い点線で表されている。
【０１７８】
−  レベルＮ２のメタライゼーションの上にあるレベルＮ３のメタライゼーションは、レベルＮ２に対する点線よりも、より散乱する点線によって表されている。
【０１７９】
和生成磁気部品３は、レベルＮ１、Ｎ２およびＮ３のメタライゼーションに各々属する３本の伝導ライン１７、１８および１９を含む。図９および図１０は、各々、和生成磁気部品３の、ｘｙ平面（上面）およびｘｚ（正面）図である。
【０１８０】
図９において、ＭＴＪ１およびＭＴＪ２スタックは破線矢印によって表され、そして実線矢印は、基準として機能する硬層の磁性配向を表す。二つのスタックＭＴＪ１およびＭＴＪ３の硬層の磁化は同方向に配置される（さらに、本文の後に説明するスタックＭＴＪ３およびＭＴＪ４の二つの他の硬層に対しても、硬層に関して同じ配向を用いることに注意すべきである）。
【０１８１】
例えば図５および図６に示すようなＣＭＯＳ入力インターフェイスへのアクセスを持つ３本の垂直伝導バイア２０、２１および２２は、各々、ライン１７、１８および１９へ電気的に結合される。垂直バイア２０は、ライン１７に（電圧レベルＢに対応する）＋１／−１に等しい電流ＩBを投入する。垂直バイア２１は、ライン１８に（電圧レベルＡに対
応する）＋１／−１に等しい電流ＩAを投入する。垂直バイア２２は、ライン１９に（電
圧レベルＣinに対応する）＋／−Ｉに等しい電流ＩCinを投入する。
【０１８２】
明快さのために、図９および図１０には、バイア２０、２１および２２、ならびに電極１０、１３および１４を示していない。
【０１８３】
各瞬間（各々の計算ステップ）で、スタックが場において平衡状態にあることを明示することは重要である。電流が加えられ（すなわち、回路の作動中）、電流を止めるとすぐに電流が失われるように平衡状態が維持される。
【０１８４】
電流ラインと磁気抵抗スタックとの間の距離によって次に意図することは、軟層の中心と軟層の前記中心に最も近いラインの点とを分離する距離である。
【０１８５】
「磁気分極ライン」と呼ぶ（中間レベルのメタライゼーションＮ２の）電流ライン１８は、ｘ軸に沿って向けられ、磁気抵抗スタックＭＴＪ１の下、そして垂直ｚ軸に沿った距離ｄにある磁気抵抗スタックＭＴＪ２の下を同時に通過するラインである。注目すべきは、この電流ライン１８は、また、ＭＴＪ１およびＭＴＪ２スタックの上の上記同じ距離ｄにあっても、（電流が反対方向へ流れて）同じ効果を生じることである。
【０１８６】
（上位レベルのメタライゼーションＮ３からの）電流ライン１９は、ｙ軸に沿った二つの平行枝ライン２３および２４を持つ実質的にＵ形状のラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン１８を分離する距離ｄの、二倍の距離２ｘｄで、ＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０１８７】
（下位レベルのメタライゼーションＮ１からの）電流ライン１７は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン１８を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪ１スタックの下方に独自に位置する。
【０１８８】
さらに、電流ライン１７は、その枝ライン２４で、垂直相互接続バイア２５を介して電流ライン１９へ電気的に結合されているため、ライン１７および１９の電流は、スタックＭＴＪ２に効果を生じる電流ライン１９の枝ライン２３へ送られる前に加算される。
【０１８９】
結果的に、第一の磁気抵抗スタックＭＴＪ１に対して、ＩBで電流ＩCinを供給するライ
ン１９および１７は、スタックＭＴＪ１の両側にあって、それから等距離にあるが、電流ＩAを供給する電流ライン１８は、二本の他のライン１９および１７よりも半分有意な距
離で、ＭＴＪ１の下（または上）に位置する。したがって、平行状態から逆平行状態へのスタックＭＴＪ１の軟層の磁化の回転を可能する任意の電流ｌに対して、ライン１８によって軟層の中央に発生する場は、ライン１９および１７によって発生するものに比べ、２倍の強度がある。
【０１９０】
ＭＴＪ２は、ライン１８に関して同じ構成であり、ＭＴＪ１と同一の影響を受ける。他方、ライン１７および１９の電流は加算され（キルヒホッフの法則）、この和が、ライン１８に関連する距離の二倍の距離で磁気抵抗スタックＭＴＪ２の上方に存在するライン１９の枝ラインへ送られる。注意すべきことは、ライン１７および１９の電流も加算し、ライン１７をＵとし、ＭＴＪ１スタックの上方に独自にライン１９を配置することもできたことである。このケースでは、電流の和は、ライン１８に関連する距離の二倍の距離でＭＴＪ２スタックの下方に存在するライン１７の枝ラインへ送られることになる。
【０１９１】
さて、種々の可能な構成を持つ和生成磁気部品３の反応を評価する。先の仮定を考えて、入力には、「０」⇔−Ｉ及び「１」⇔Ｉを考慮する。同様に、出力には、
△Ｒ＝ＲMTJ1−ＲMTJ2＞０＝＞Ｓ＝「１」、そして
△Ｒ＝ＲMTJ1−ＲMTJ2＜０＝＞Ｓ＝「０」を持つ。
【０１９２】
ＲpMTJiを、平行な、または実質的に平行な状態にある磁気抵抗スタックＭＴＪｉの抵
抗と呼び、ＲapMTJiを、逆平行な、または実質的に逆平行な状態にあるＭＴＪｉスタックの抵抗と呼ぶ。ＲintMTJiを、ＲapMTJiとＲpMTJiとの間の（θが０とπの間を含む）中間状態にある磁気抵抗スタックＭＴＪｉの抵抗と呼ぶ。したがって、ＲapMTJi＞ＲintMTJi
＞ＲpMTJi。
【０１９３】
入力ベクトルＡ、ＢおよびＣinの種々の組み合わせに対する、スタックＭＴＪ１およびＭＴＪ２の各々に見られる磁場生成表を書くこともできる。この表を、下記の表３に示す。
【０１９４】
［表３］
Ａ  Ｂ  Ｃin  IA   IB   ICIN    HxMTJ1      HyMTJ1    HxMTJ2      HyMTJ2
０  ０  ０  −Ｉ  −Ｉ  −Ｉ   -H/2+H/2=0   ＋Ｈ   -2H/2=-H      ＋Ｈ
０  ０  １  −Ｉ  −Ｉ  ＋Ｉ  -2H/2=-H      ＋Ｈ    -H/2+H/2=0   ＋Ｈ
０  １  ０  −Ｉ  ＋Ｉ  −Ｉ  +2H/2=+H      ＋Ｈ    -H/2+H/2=0   ＋Ｈ
０  １  １  −Ｉ  ＋Ｉ  ＋Ｉ    H/2-H/2=0   ＋Ｈ   +2H/2=+H      ＋Ｈ
１  ０  ０  ＋Ｉ  −Ｉ  −Ｉ   -H/2+H/2=0   −Ｈ   -2H/2=-H      −Ｈ
１  ０  １  ＋Ｉ  −Ｉ  ＋Ｉ  -2H/2=-H      −Ｈ    -H/2+H/2=0   −Ｈ
１  １  ０  ＋Ｉ  ＋Ｉ  −Ｉ  +2H/2=+H      −Ｈ    -H/2+H/2=0   −Ｈ
１  １  １  ＋Ｉ  ＋Ｉ  ＋Ｉ    H/2-H/2=0   −Ｈ   +2H/2=+H      −Ｈ
【０１９５】
Ｈは、磁気抵抗スタックＭＴＪｉの軟層の中心から距離ｄに位置する電流ラインに流れる電流Ｉによって、軟層の近くに発生する場の強度を示す。結果的に、距離２ｘｄに位置するラインに対しては、発生する場の強度は、Ｈ／２に等しいことになる。
【０１９６】
ＨxMTJiおよびＨyMTJiは、ＭＴＪｉスタックの軟層の近くに発生する磁界ベクトルの成分を、ｘおよびｙ軸に沿って示す。
【０１９７】
得られた場に応じた、磁気抵抗スタックＭＴＪ１およびＭＴＪ２に対する成分ＨxMTJi
およびＨyMTHiの値、磁気抵抗スタックＲMTJ1およびＲMTJ2のそれぞれの抵抗状態を明ら
かにする最終的な真理値表、そして（ｓｇｎ（）が関数符号を示す）抵抗変化ｓｇｎ（△Ｒ）の符号と、図７に示す出力インターフェイス４によって発生する電圧Ｓの形式でのバイナリ出力値を確立する。この真理値表を、下記の表４に示す。場における出力インターフェイスによる検出を行うが、これは、入力の各々、そして読み取り時間中に磁束を安定させる二つの磁気部品３および５（キャリー、和）の各々のための特定な相互接続ネットワークを介して発生する磁場の組み合わせである。したがって、短い加算器伝搬時間（高速計算）のみでなく、減少された入力での情報維持時間（「保持時間」）をも可能する高速差動増幅器を使用して、演算中の消耗を低下させることが好ましい。（特にＭｇＯを用いて）比較的に弱い公称磁気抵抗スタック抵抗と強い磁気抵抗トンネルとを選択することは、（増幅器の応答時間を低下させる強い相対および絶対電流に関して）読み込み速度に勝る大きな利点である。
【０１９８】
［表４］
HxMTJ1   HyMTJ1    HxMTJ2    HyMTJ2    RMTJ1   RMTJ1   sgn(△R)    Ｓ
０      ＋Ｈ      −Ｈ      ＋Ｈ      ＲP    ＲINT    △Ｒ＜０    ０
−Ｈ      ＋Ｈ        ０      ＋Ｈ      ＲINT   ＲP     △Ｒ＞０    １
＋Ｈ      ＋Ｈ        ０      ＋Ｈ      ＲINT   ＲP     △Ｒ＞０    １
０      ＋Ｈ      ＋Ｈ      ＋Ｈ      ＲP    ＲINT    △Ｒ＜０    ０
０      −Ｈ      −Ｈ      −Ｈ      ＲAP   ＲINT    △Ｒ＞０    １
−Ｈ      −Ｈ        ０      −Ｈ      ＲINT   ＲAP    △Ｒ＜０    ０
＋Ｈ      −Ｈ        ０      −Ｈ      ＲINT   ＲAP    △Ｒ＜０    ０
０      −Ｈ      ＋Ｈ      −Ｈ      ＲAP   ＲINT    △Ｒ＞０    １
【０１９９】
（硬層の磁化に直交する）ｘ軸上に発生した場が、ｙ軸で発生する場よりも強く、考慮する方向での軟層の良好な飽和を可能にし、そして抵抗のこの相対変化を最大にすることができるだろう。すなわち、ＨxMTJi＞ＨyMTJi。
【０２００】
表２に示すバイナリ全加算器ＦＡの真理値表に従って和Ｓを得る。注意すべきことは、磁気抵抗スタックの両側で導体を横切る同一強度の電流は、電流が同じ向きであるならば反対方向の場を発生させる。また、これらの電流が反対方向であるならば、最大場となる。これは、スタックＭＴＪ１のケースである。ＭＴＪ２に関しては、加算された電流が反対方向にあるならば、効果はそれ自体を相殺するため、発生する場はゼロである。同じ向きであるならば、場は最大値になる。
【０２０１】
和生成磁気部品５は、次ものからなる。
【０２０２】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック。
【０２０３】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層によって形成される第四の磁気抵抗スタックＭＴＪ４。
【０２０４】
スタックＭＴＪ１およびＭＴＪ２に関しては、明快さのために、二つの磁気抵抗スタックＭＴＪ３およびＭＴＪ４の種々の層は示していない。強磁性軟層は、例えばパーマロイ等の、磁気的にソフトな材料で製造される。その磁化は、作用する外側の磁場の変化に容易に反応する。この層は、その磁化が、弱い電磁流量の影響下で有意な様式で方向転換できるように十分に精妙であることが好ましい。強磁性硬層は固定磁化を提示する。さらに、非強磁性中間層の層は、ＭｇＯから製造されてもよい。
【０２０５】
軟層は、それらの磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半
円形の形状を呈することが好ましい。
【０２０６】
二つのスタックＭＴＪ３およびＭＴＪ４の硬層の磁化は、スタックＭＴＪ１およびＭＴＪ２のものと同方向に配置される。
【０２０７】
ＭＴＪ３およびＭＴＪ４スタックは、それらの上部で、実質的にｙ軸に沿って向けられた分極の上側共通電極２６によって結合されている。この上側電極は、垂直伝導バイア２７によって、正電圧源のレール１２へ結合されている。
【０２０８】
ＭＴＪ３スタックは、その下部で、実質的にｙ軸に沿って向けられた下側電極２８によって、垂直伝導バイア２９に結合されている。この伝導バイア２９は、図５に示す出力インターフェイス５の入力を形成する電流Ｉ３を供給する。
【０２０９】
ＭＴＪ４スタックは、その下部で、実質的にｙ軸に沿って向けられた下側電極３０によって、垂直伝導バイア３１に結合されている。この伝導バイア３１は、図５に示す出力インターフェイス５の入力を形成する電流Ｉ４を供給する。
【０２１０】
キャリー生成磁気部品５は、さらに、（伝導ライン１７と同じレベルの）Ｎ１レベルのメタライゼーションに属する伝導ライン３２を含む。図１１は、キャリー生成磁気部品５を、（上方から見た）ｘｙ平面で示す。
【０２１１】
図１１中、ＭＴＪ３およびＭＴＪ４スタックは、斜線を施した実線の円で示されている。また、実線の矢印は、基準として機能する硬層の磁性配向を表している。
【０２１２】
電流ライン３２は、実質的にＵ形状のラインであり、ｘ軸に沿った二つの平行枝ライン３３および３４を持ち、それらが、電流ライン１８をＭＴＪ１およびＭＴＪ２スタックから分離する距離と同一の距離で、ＭＴＪ３およびＭＴＪ４スタックの下方に位置する。同方向の電流のためのＵ形状電流ライン３２は、スタックＭＴＪ３およびＭＴＪ４の各々に、逆の磁場を発生させる。
【０２１３】
キャリー生成磁気部品５は、さらに、二つの垂直導体バイア３５および３６からなり、電流ラインを各々、電流ＩAが流れる電流ライン１８に、そして電流ＩB＋ＩCinの和が流
れる電流ライン１９の部分２３に電気的に結合している。
【０２１４】
したがって、三つの電流ＩA＋ＩB＋ＩCinの和は、キャリー専用の電流ライン３２に流
れる。和生成磁気部品３に関しては、入力ベクトルＡ、ＢおよびＣinの種々の組み合わせに対してスタックＭＴＪ３およびＭＴＪ４の各々の磁場生成を表に書くことができる。この表を、下記に表５として示す。
【０２１５】
［表５］
Ａ    Ｂ   Ｃin   ＩA    ＩB  ＩCIN    ΣＩ      HMTJ3    HMTJ4
０    ０    ０    −Ｉ  −Ｉ  −Ｉ    −３Ｉ    −３Ｈ    ＋３Ｈ
０    ０    １    −Ｉ  −Ｉ  ＋Ｉ    −Ｉ      −Ｈ      ＋Ｈ
０    １    ０    −Ｉ  ＋Ｉ  −Ｉ    −Ｉ      −Ｈ      ＋Ｈ
０    １    １    −Ｉ  ＋Ｉ  ＋Ｉ    ＋Ｉ      ＋Ｈ      −Ｈ
１    ０    ０    ＋Ｉ  −Ｉ  −Ｉ    −Ｉ      −Ｈ      ＋Ｈ
１    ０    １    ＋Ｉ  −Ｉ  ＋Ｉ    ＋Ｉ      ＋Ｈ      −Ｈ
１    １    ０    ＋Ｉ  ＋Ｉ  −Ｉ    ＋Ｉ      ＋Ｈ      −Ｈ
１    １    １    ＋Ｉ  ＋Ｉ  ＋Ｉ    ＋３Ｉ    ＋３Ｈ    −３Ｈ
【０２１６】
三つの抵抗値を得ることができた磁気部品のケースに反して、この場合、場は、硬層の磁化に対して、ｙ軸上に独自に発生するため、平行な、あるいは実質的に平行な状態にある磁気抵抗スタックＭＴＪｉの抵抗ＲpMTJi、または逆平行な、あるいは実質的に逆平行
な状態にある磁気抵抗スタックＭＴＪｉの抵抗ＲapMTJiのいずれかを得る。Ｈは、磁気抵抗スタックＭＴＪｉの軟層の中心から距離ｄに位置する電流ラインを流れる電流Ｉによって、軟層の近くに発生する場の強度を表す。
【０２１７】
注意すべきことは、キャリー生成磁気部品５の電流ライン３２が、図６に示すような双方向電流を発生させる電圧源Ｖｄｄ／２へ結合された垂直伝導バイア３７をも含むことである。
【０２１８】
さて、スタックＭＴＪ３およびＭＴＪ４に対する場の値、そして得られた場に応じた、スタックの各々の抵抗状態ＲMTJ3およびＲMTJ4を示す最終的な真理値表、抵抗変化ｓｇｎ（△Ｒ）の符号（ｓｇｎ（）が機能符号を示し、△Ｒ＝ＲMTJ3−ＲMTJ4）そして図５に示す出力インターフェイス６によって発生する電圧Ｃoutの形式での出力のバイナリ値を確
立する。この真理値表を、下記に表６として示す。
【０２１９】
［表６］
HMTJ3      HMTJ4    RMTJ3    RMTJ4     sgn(△R)    Ｃout
−3Ｈ      ＋3Ｈ    ＲP      ＲAP      △Ｒ＜０    ０
−Ｈ       ＋Ｈ    ＲP      ＲAP      △Ｒ＜０    ０
−Ｈ       ＋Ｈ    ＲP      ＲAP      △Ｒ＜０    ０
＋Ｈ       −Ｈ    ＲAP      ＲP      △Ｒ＞０    １
−Ｈ       ＋Ｈ    ＲP      ＲAP      △Ｒ＜０    ０
＋Ｈ       −Ｈ    ＲAP      ＲP      △Ｒ＞０    １
＋Ｈ       −Ｈ    ＲAP      ＲP      △Ｒ＞０    １
＋3Ｈ      −3Ｈ    ＲAP      ＲP      △Ｒ＞０    １
【０２２０】
表２に示す「バイナリ全加算器」ＦＡの真理値表に従って、キャリーＣoutを得る。注
意すべきことは、キャリー生成回路５が多数決回路のように作用することである。実に、加算器の真理値表は、入力に０の数が１の数よりも多いならばキャリーの値は０であり、逆であれば１であることを示す。この演算は、伝統的なＣＭＯＳ論理で実行するのが、より困難である。完全な回路は、かなりの数のトランジスタを必要とする。この例では、同一の強度の双方向性電流と、Ｈ／Ｉのロールオーバー・スレショルドに調整される磁気微分システムとの和が、この演算を容易に実行する。多数決回路が、特定数の論理入力と一つの論理出力とを含むコンポーネントであることを想起して下さい。この出力は、入力に「１」の個数が「０」の個数よりも多いならば「１」に等しい。注意すべきは、この定義によれば、このようなデバイスは、入力の個数が奇数である場合にだけ意味を持つことである。表７は、三つの入力を持つ多数決回路の真理値表である。
【０２２１】
［表７］
ａ            ｂ            Ｃ            Ｓｖ
０            ０            ０            ０
０            ０            １            ０
０            １            ０            ０
０            １            １            １
１            ０            ０            ０
１            ０            １            １
１            １            ０            １
１            １            １            １
【０２２２】
表２と表７とを比較し、「Ａ」に「ａ」が等しい、「Ｂ」に「ｂ」が等しい、「Ｃin」に「ｃ」が等しい、そして「Ｃout」に「Ｓｖ」が等しいとすると、同じ真理値表を得る
。
【０２２３】
したがって、本発明は、「バイナリ全加算器」ハイブリッド加算器を実行するために、第一世代ＦＩＭＳ（「場誘起磁気スイッチング」、すなわち、磁気抵抗スタックの近くの電流ラインによって磁気的に発生する場の適用によって修正される軟層の磁化）の磁気抵抗スタックＭＴＪの基本的な磁気技術を、ＣＭＯＳ技術に組み合わせる。このアーキテクチャは、比較的に高性能で、比較的に動的消耗が低く、高密度集積化を必要とする演算の度合いの高いアプリケーションに意図される。
【０２２４】
したがって、この加算器のアーキテクチャは、三つのブロックを含み、第一のブロックは、磁気部品の相互接続システムに投入される双方向性電流の発生を可能にするよう寸法決めされたＣＭＯＳバッファからなる。双方向性は、回路の、半分の電圧源を持つ経路設定ラインの分極化によって提供される。加算演算において相対的な等価重量を持つ入力（Ａ、ＢおよびＣin）の各々、関連バッファは、等価サイズを持つ。したがってバッファは、３本の相互接続ラインを駆動し、それらの各々に、入力に印加された論理情報に依存する方向を持つ電流を発生させる。これらのラインは、電流に応じて局所的場を発生させる二つの磁気差動構造だけでなく、経路決定トポロジーをも横切る。このトポロジーが、磁気和生成部品および出力キャリー生成を「作動上」区別するものである（二つの磁気部品の磁気反応が同じ刺激に対して異なる）。差動モードで作動する一対の磁気抵抗スタックの使用は、読み取りアンプのコモンモード阻止が有利に作用し、雑音の発生を良好に防止する。したがって、印加された局所的場の方向、そしてそれゆえにラインに投入された電流の組み合わせに応じて、「正あるいは負の」抵抗変化△Ｒを得る。この抵抗変化は、ＣＭＯＳステージ差動電流（差動増幅器）の形式で発生し、対応する論理情報を得るために電圧の形式へ変換される。一つのブロックに対しては和、そして他に対してはキャリーであり、これは、ｎビット演算のために次のブロックへ送信できる。この情報を、直接的に電流の形式で送信することも可能であることを以下で説明するが、中間キャリーを「本当に計算する」（すなわち、これらのキャリーを、ＣＭＯＳ回路を介して論理レベルの形式で再生する）ことを、いくらか控えることができる。
【０２２５】
このアーキテクチャは、同等のＣＭＯＳ回路に対していくつかの利点がある。第一に、電流モードでの入力刺激（加算すべきデータ）を発生させる回路と、結果の生成回路との間の解離があることで、システム性能の全体的な発展、そして演算中に消費される動的電力の制限が可能である。これは、比較的に弱い電流を必要とする使用磁気差動構造に関しては全く真である。刺激のエミッタと磁気部品との間は全く接点がない、と見なすことができ、結果的に、演算処理自体は電力を消費しない、と実用的に考えてもよい。
【０２２６】
第二の利点は、キャリーの演算と和の演算との間の解離であり、このケースにおける演算は、完全に並列化される。さらに、磁気構造およびＣＭＯＳ構造は、完全に同一であり、このような部品の機能プロセスの簡略化および標準化（標準セル）を最適にする。このアプローチは、ＣＭＯＳ部品に対して有意な密度を得る。このことは、加算器が、機能するのに２０未満のトランジスタ（増幅器＋バッファ）を使用できる、という事実によって強調できる。
【０２２７】
さらに、ＭＲＡＭ磁気メモリの開発は、標準ＣＭＯＳ処理（デジタル環境）との磁気処理の互換性を保証する。結果的に、磁気部品は、（「アバブＩＣ」）ＣＭＯＳ部品の上方に後処理として加えることができる。このアプローチにおいては、演算は、平衡位置の辺りで整合されるスタックの磁化の（局所的場の組み合わせによって確立される）弱変分の
助けを借りて、磁気部品によって実行される。例えばＣＭＯＳ電流モード論理（ＣＭＬ）に使用されるこのアプローチは、高速デジタル回路の創造によく適応し、機能が相互接続の経路決定トポロジーによって設定され、電力における、そして場の方向における変化を可能にする。ＣＭＯＳ部品は、インターフェイスとして独特に機能するため、「伝統的な」部品を持つ回路との互換性を保証する。
【０２２８】
最後に、第四の利点は、読み取りが、このアーキテクチャの、また、これを電流の形式で暗に計算することの（速度に関する）制限因子であるため、計算することを控えるという可能性である。別の言葉で言えば、第二の加算器の対応する入力（Ｃin）に直接的に電圧の形式で出力キャリーを再生することである。したがって、２ビット加算器と同じ全体的な速度を持つ４ビット加算器を実行できる。表５および表６から次のことが分かる。キャリーの電流ライン３２を通る電流の和の符号は、バイナリ情報出力Ｃout（ＣＭＯＳ出
力インターフェイスによるキャリー生成）に完全に相関する。この結果は、構造的に正常である。なぜなら、（二つの３２ビット・ワードを加算するのに３２個の「バイナリ全加算器」をとる）ｎビット加算器を実行したい場合、キャリーを段階的に伝播させる必要があるためである。しかしながら、和と最終キャリーとが重要なのであり、中間キャリー演算は有益なものではない。したがって、例えば、二つのバイナリ全加算器「バイナリ全加算器」を継続接続することによって、しかし中間キャリー演算をクロスすることによって、すなわち、第一ステージのキャリーに関連する電流和を第二の入力ラインに直接的に再投入することによって、２ビット加算器（二つの２ビット・ワードの和）を構成できる（中間キャリーを再生成するように機能する中間出力インターフェイスを削除する）。このアプローチは、１ビットに対しても２ビットに対するものと同じ演算速度を持つ。このアプローチは、ｎビット加算器に対して一般化できる。本発明によるｎビット加算器の伝搬時間は、平均で、二分される。さらに、２ビット加算器のケースでは、後者は、６つのＭＴＪスタック（無用な第一ステージのキャリー演算に関連するスタック）、三つのバッファ増幅器（図７の増幅器３０４等）、そして５つのインターフェイス（三つの入力インターフェイスと二つの出力インターフェイス）のみを使用する。したがって、システムの全体的なサイズを減少させ、そして第一のステージからの電流を第二のものに使用するので、平均的な消耗を低下させる。
【０２２９】
この第四の利点は、図１２を参照して説明する。この図は、ｘｙｚ直交基準枠に従うキャリー伝播を持つ本発明による２ビット加算器１０９の三次元表示である。この加算器１０９は、第一の和生成磁気部品１０３からなる。
【０２３０】
第一の和生成磁気部品１０３は、次のものを含む。
【０２３１】
−  第一の磁気抵抗スタックＭＴＪ１。
【０２３２】
−  第二の磁気抵抗スタックＭＴＪ２。
【０２３３】
注意すべきは、加算器１０９に使用される種々の磁気抵抗は、図８に示す加算器９に関して先に説明したものと同一であることである。
【０２３４】
ＭＴＪ１およびＭＴＪ２スタックは、それらの上部で、実質的にｘ軸に沿って向けられた分極の上側共通電極１１０によって結合されている。この上側電極は、垂直伝導バイア１１１によって、ｙ軸に沿って向けられた正電圧源のレール１１２へ結合されている。
【０２３５】
ＭＴＪ１スタックは、その下部で、下側電極１１４によって垂直伝導バイア１１６へ結合されている。この伝導バイア１１６は、図５および図７に示すような第一のＣＭＯＳ出力インターフェイスの第一の入力を形成する電流を供給する。
【０２３６】
ＭＴＪ１スタックは、その下部で、下側電極１１３によって垂直伝導バイア１１５へ結合されている。この伝導バイア１１５は、図５および図７に示すような、前記第一の出力インターフェイスの第二の入力を形成する電流を供給する。
【０２３７】
第一の出力インターフェイスは、図４に示すような出力信号Ｓ0を発生させる。
【０２３８】
磁気回路１０９は、（図８を参照して説明したものと同一の）Ｎ１からＮ３の３レベルのメタライゼーションから形成され、次の入力電流を投入することが可能である。
【０２３９】
−  （図４に示すようなビットＡ0に対応する）ＩA0、（Ａ0と加算すべきビットＢ0に
対応する）ＩB0、そして図６に示すような第一のＣＭＯＳ入力インターフェイスによって送信される（図４に示すような入力Ｃin0のキャリーに対応する）ＩCin0。
【０２４０】
−  （図４に示すようなビットＡ1に対応する）ＩA1、そして図６に示すような第二の
ＣＭＯＳ入力インターフェイスによって送信される（Ａ1と加算すべきビットＢ1に対応する）ＩB1。（この場合に注意すべきことは、入力インターフェイスが、キャリーＣout0（またはＣin1）に対応する電流を供給しないことである。なぜなら、後者は、磁気回路の
形式で直接的に伝達されるためである。）
【０２４１】
第一の和生成磁気部品１０３は、各々、Ｎ１、Ｎ２およびＮ３のレベルのメタライゼーションに属する３本の伝導ライン１１７、１１８、１１９を含む。
【０２４２】
ＣＭＯＳ入力インターフェイスへのアクセスを持つ三つの垂直伝導バイア１２０、１２１および１２２は、各々、ライン１１７、１１８および１１９に電気的に結合されている。
【０２４３】
したがって、垂直バイア１２０は、ライン１１７に、＋／−Ｉに等しい電流ＩB0を投入する。垂直バイア１２１は、ライン１１８に、＋／−Ｉに等しい電流ＩA0を投入する。垂直バイア１２２は、ライン１１９に、＋／−Ｉに等しい電流ＩCin0を投入する。
【０２４４】
（中間レベルのメタライゼーションＮ２の）電流ライン１１８は、ｘ軸に沿って向けられたラインであり、同時に、垂直ｚ軸に沿った距離ｄでＭＴＪ１スタックの下、そしてＭＴＪ２スタックの下を通過する。注意すべきは、この電流ライン１１８が、同じ距離ｄでＭＴＪ１およびＭＴＪ２スタックの上方にあっても、（電流がそれを通って反対方向へ流れて）同じ効果が生じることである。
【０２４５】
（上位レベルのメタライゼーションＮ３からの）電流ライン１１９は、ｙ軸に沿った二つの平行枝ライン１２３および１２４を持つ実質的にＵ形状のラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン１８を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０２４６】
（下位レベルのメタライゼーションＮ１からの）電流ライン１１７は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン１１８を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪ１スタックの下方に独自に位置する。
【０２４７】
さらに、電流ライン１１７は、垂直相互接続バイア１２５を介して電流ライン１１９に、その枝ライン１２４で電気的に結合されているため、ライン１１７および１１９の電流は、加算されてから、電流ライン１１９の枝ライン１２３へと経路指定され、スタックＭＴＪ２にその効果を生じる。
【０２４８】
加算器１０９は、第二の和生成磁気部品４０３を含む。
【０２４９】
第二の和生成磁気部品４０３は、第一の和生成磁気部品と構造的に同一である。
【０２５０】
第二の和生成磁気部品４０３は、次のものからなる。
【０２５１】
−  第三の磁気抵抗スタックＭＴＪ１'。
【０２５２】
−  第四の磁気抵抗スタックＭＴＪ２'。
【０２５３】
ＭＴＪ１'およびＭＴＪ２'スタックは、それらの上部で、実質的にｘ軸に沿って向けられた分極の上側共通電極４１０によって結合されている。この上側電極は、垂直伝導バイア４１１によって、ｙ軸に沿った正電圧源のレール１１２へ結合されている。
【０２５４】
ＭＴＪ１'スタックは、その下部で、下側電極４１４によって垂直伝導バイア４１６へ
結合されている。この伝導バイア４１６は、図５および図７に示すような第二のＣＭＯＳ出力インターフェイスの第一の入力を形成する電流を供給する。
【０２５５】
ＭＴＪ２'スタックは、その下部で、下側電極４１３によって垂直伝導バイア４１５へ
結合されている。この伝導バイア４１５は、図５および図７に示すような、前記第二の出力インターフェイスの第二の入力を形成する電流を供給する。
【０２５６】
第二の出力インターフェイスは、図４に示すような出力信号Ｓ1を発生させる。
【０２５７】
第二の和生成磁気部品４０３は、各々、Ｎ１、Ｎ２およびＮ３のレベルのメタライゼーションに属する三つの伝導ライン４１７、４１８、４１９を含む。
【０２５８】
第二のＣＭＯＳ入力インターフェイスへのアクセスを持つ二つの垂直伝導バイア４２０および４２１は、各々、ライン４１７および４１８に電気的に結合されている。
【０２５９】
したがって、垂直バイア４２０は、ライン４１７に、＋／−Ｉに等しい電流ＩB1を投入する。垂直バイア４２１は、ライン４１８に、＋／−Ｉに等しい電流ＩA1を投入する。
【０２６０】
第二の和生成磁気部品４０３は、さらに、次に説明するところの中間キャリーの電流投入を可能する垂直バイア４２２を含む。垂直バイア４２２は、電流ライン４１９に、その枝ライン４２４で電気的に結合されている。
【０２６１】
（中間レベルのメタライゼーションＮ２の）電流ライン４１８は、ｘ軸に沿って向けられたラインであり、同時に、垂直ｚ軸に沿った距離ｄでＭＴＪ１'スタックの下、そして
ＭＴＪ２'スタックの下を通過する。
【０２６２】
（上位レベルのメタライゼーションＮ３からの）電流ライン４１９は、ｙ軸に沿って二つの平行枝ライン４２３および４２４を持つ実質的にＵ形状のラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン４１８を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０２６３】
（下位レベルのメタライゼーションＮ１からの）電流ライン４１７は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン４１８を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪ１磁気抵抗スタックの下方に独自に位置する。
【０２６４】
さらに、電流ライン４１７は、垂直相互接続バイア４２５を介して電流ライン４１９に、その枝ライン４２４で電気的に結合されているため、ライン４１７および４１９の電流は、加算されてから電流ライン４１９の枝ライン４２３へ経路決定され、スタックＭＴＪ２'に対してその効果を生じる。
【０２６５】
さらに、加算器１０９は、Ｎ１レベルのメタライゼーションに属するキャリー伝播の電流ライン１３２と、各々電流ＩA0が流れる電流ライン１１８へ、そして電流ＩB0＋ＩCin0の和が流れる電流ライン１１９の一部分１２３へ電流ライン１３２を電気的に結合する二つの垂直導体バイア１３５および１３６からなる。
【０２６６】
したがって、三つの電流ＩA0＋ＩB0＋ＩCin0の和は、伝播キャリー専用の電流ライン１３２を流れる。図８に示す１ビット加算器のライン３２とは対照的に、このライン１３２は、二つの磁気抵抗スタック上に磁場を発生させるように機能せず、互換性ＣＭＯＳ電圧の形式に再生することなく電流の形式で中間キャリーを単純に伝播するように機能する。この場合、二つのスタックだけでなく一つの出力インターフェイスをも節約する。
【０２６７】
電流ライン１３２は、それから垂直伝導バイア４２２まで延長し、この後者へ電流Ｉint0で入力を供給する。
【０２６８】
加算器１０９は、最終キャリー生成磁気部品４０５からなる。
【０２６９】
この最終キャリー生成磁気部品４０５は、図８に示すようなキャリー生成磁気部品５と構造的に同一であり、次のものを含む。
【０２７０】
−  第五の磁気抵抗スタックＭＴＪ３'。
【０２７１】
−  第六の磁気抵抗スタックＭＴＪ４'。
【０２７２】
ＭＴＪ３'およびＭＴＪ４'スタックは、それらの上部で、実質的にｙ軸に沿って向けられた分極の上側共通電極４２６によって結合されている。この上側電極は、垂直伝導バイア４２７によって、正電圧源のレール１１２へ結合されている。
【０２７３】
ＭＴＪ３'スタックは、その下部で、実質的にｙ軸に沿って向けられた下側電極４２８
によって、垂直伝導バイア４２９に結合されている。この伝導バイア４２９は、図５に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
【０２７４】
ＭＴＪ４'磁気抵抗スタックは、その下部で、実質的にｙ軸に沿って向けられた下側電
極４３０によって、垂直伝導バイア４３１に結合されている。この伝導バイア４３１は、図５に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
【０２７５】
最終キャリー生成磁気部品４０５は、（伝導ライン４１７と同じレベルの）Ｎ１レベルのメタライゼーションに属する伝導ライン４３２を含む。
【０２７６】
電流ライン４３２は、ｘ軸に沿った二つの平行枝ライン４３３および４３４を持つ実質的にＵ形状のラインであり、これらの平行枝ラインは、各々、ＭＴＪ１'およびＭＴＪ２'スタックから電流ライン４１８を分離する距離と同一の距離ｄで、ＭＴＪ３'およびＭＴ
Ｊ４'スタックの下方に位置する。同一方向の電流のための電流ライン４３２のＵ形状は
、スタックＭＴＪ３'およびＭＴＪ４'の各々に逆の磁場を発生させる。
【０２７７】
注意すべきことは、キャリー生成磁気部品４０５の電流ライン４３２も、図６に示すような双方向電流を発生させる電圧源Ｖｄｄ／２へ結合された垂直伝導バイア４３７を含むことである。
【０２７８】
さらに、最終キャリー磁気部品４０５は、電流ライン４３２を、電流ＩA1が流れる電流ライン４１８へ、そして電流ＩB1＋Ｉint0の和が流れる電流ライン４１９の一部分４２３へ各々電気的に結合する二つの垂直導体バイア４３５および４３６からなる。
【０２７９】
したがって、三つの電流ＩA1＋ＩB1＋Ｉint0の和は、キャリー専用の電流ライン４３２を流れる。
【０２８０】
さらに、加算器１０９は、キャリー伝播の電流ライン１３２へ電気的に結合された垂直バイア４３８を含む。このバイア４３８の用途については後に触れる。
【０２８１】
しかしながら、上記提案のアプローチは、伝導バイア４２２にＩを絶対値で投入するために、電流Ｉint0を制限することを前提とする。それにもかかわらず、この値は、０００および１１１に等しいベクトル（Ａ0、Ｂ0、Ｃin0）によって超過されている。入力ベク
トルが０００であるとき、投入電流の和は−３ｘＩであり、そして入力ベクトルが１１１であるとき、投入電流の和は３ｘＩである。この問題を解決するために、入力ベクトルから電流を規制するよう、図１３に示すようなＣＭＯＳ制限回路５００を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
【０２８２】
ＣＭＯＳ制限回路５００は、次のものを含む。
【０２８３】
−  直列に取り付けられた三つのＰＭＯＳトランジスタ５０１、５０２および５０３。なお、第一のＰＭＯＳトランジスタ５０１のソースは、正電圧源へ結合される。
【０２８４】
−  直列に取り付けられた三つのＮＭＯＳトランジスタ５０４、５０５および５０６。なお、第三のＮＭＯＳトランジスタ５０６のソースは、アースへ結合される。
【０２８５】
６つのＰＭＯＳおよびＮＭＯＳトランジスタは、第一のＮＭＯＳトランジスタ５０４のドレインが第三のＰＭＯＳトランジスタ５０３のドレインへ結合されるよう直列に取り付けられる。
【０２８６】
第一のＰＭＯＳトランジスタ５０１と第三のＮＭＯＳトランジスタ５０６は、信号Ａ０が投入される共通ゲートを持つ。
【０２８７】
第二のＰＭＯＳトランジスタ５０２と第二のＮＭＯＳトランジスタ５０５は、信号Ｂ０が投入される共通ゲートを持つ。
【０２８８】
第三のＰＭＯＳトランジスタ５０３と第一のＮＭＯＳトランジスタ５０４は、信号Ｃin0が投入される共通ゲートを持つ。
【０２８９】
第一のＮＭＯＳトランジスタ５０４および第三のＰＭＯＳトランジスタ５０３からの共通ドレインは、（図１２にも示す）垂直伝導バイア４３８によって、キャリー伝播の電流ライン１３２へ結合されている。
【０２９０】
既に上述したように、各電流ラインは、（伝導バイア４３７によって）電圧源Ｖｄｄ／２へ結合されているため、双方向電流を送ることが可能である。
【０２９１】
ベクトルが０００であるとき、ライン１３２の投入電流の和は、−３ｘＩである。レギュレータ５００は、バイア４３８に電流２ｘＩを投入し（ＰＭＯＳトランジスタ５０１から５０３の作動）、電流を−１へ規制して、同時に符号を保存する。同様に、ベクトルが１１１であるならば、投入電流の和は＋３ｘＩである。レギュレータは、バイア４３８に−２ｘＩを投入し（ＮＭＯＳ５０４から５０６の作動）、電流を＋Ｉに規制する。したがって、レギュレータ５００の後に位置する電流ライン１３２の枝ラインには、なお＋／−Ｉに等しい電流がある。レギュレータのアーキテクチャに関して、入力ベクトルの他の組み合わせが電流に影響を及ぼすことは全くない。
【０２９２】
もちろん、本発明は、ここに説明した作動モードに限られない。
【０２９３】
特に１または２ビット加算器のケースで説明したが、本発明は、他のタイプの論理関数の生成に他の用途を持つものである。
【０２９４】
例えば、以下に、和を求める前に発生する磁場を変化させるよう書き込みラインとスタックとの間の距離を用いるフィールド・ライトイン磁気抵抗スタックからの、本発明による論理「ＡＮＤ」ゲートのためのデバイスを提示する。二入力「ＡＮＤ」ゲートは、すべての入力が「１」である場合に限り、出力として論理値「１」を提供する。これを、真理値表として下記の表８に示す。
【０２９５】
［表８］
Ａ          ０              １
Ｂ
０                ０              ０
１                ０              １
【０２９６】
先に述べたように、ＡおよびＢ入力は電流としてエンコードされる。
【０２９７】
Ａ＝「０」⇔ＩA＝−Ｉ
Ａ＝「１」⇔ＩA＝Ｉ
Ｂ＝「０」⇔ＩB＝−Ｉ
Ｂ＝「１」⇔ＩB＝Ｉ
【０２９８】
したがって、電流ＩAおよびＩBは、情報が『０』であるケースでは負であり、情報が『１』であるケースでは正である。
【０２９９】
図１４ａ）および図１４ｂ）は、各々、論理「ＡＮＤ」ゲートを形成するためのデバイス６００を概略的に表す（ｘｙ平面）上面図および（ｚｙ平面に沿う）側面断面図である。
【０３００】
デバイス６００は、次のものからなる。
【０３０１】
−  非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック（このスタックの特性は、本発明の他の作動モードに関して先に説明したものと同一である）。
【０３０２】
−  第一レベルのメタライゼーションに属する電流ＩAを受ける第一の電流ライン６０
１。
【０３０３】
−  第二レベルのメタライゼーションに属する電流ＩBを受ける第二の電流ライン６０
２。
【０３０４】
−  第三レベルのメタライゼーションに属する第三の電流ライン６０３。
【０３０５】
電流の絶対値は常に同じである（ｌに等しい）。磁気抵抗スタックＭＴＪの状態は、「ＡＮＤ」ゲートの出力を表す。磁気抵抗スタックの平行状態は「１」を表し、逆平行状態は「０」を表す。電流の矢印は、電流が正と考慮される方向を表す。慣例を使用すれば、正電流は、ｘ軸に沿った正場を発生させる。
【０３０６】
上記に既に言及したように、電流ラインと磁気抵抗スタックとの間の距離は、軟層の中心と軟層の中心に最も近いラインの点とを分離する距離を意味する。
【０３０７】
（中間レベルのメタライゼーションの）第三の電流ライン６０３は、ｙ軸に沿って向けられたラインであり、垂直ｚ軸に沿った距離ｄでＭＴＪスタックの上方を通過する。注意すべきは、この電流ライン６０３が、同じ距離ｄでＭＴＪ１スタックの下方にあっても、（電流が反対方向へ流れるなら）同じ効果を生じることである。
【０３０８】
（上位レベルのメタライゼーションからの）電流ライン６０１は、ｙ軸に沿って向けられたラインであり、ＭＴＪスタックからライン６０３を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪスタックの上方に位置する。
【０３０９】
（下位レベルのメタライゼーションからの）第二の電流ライン６０２は、ｙ軸に沿ったラインであり、ＭＴＪスタックからライン６０３を分離する距離ｄの二倍の距離２ｘｄで、ＭＴＪスタックの下方に位置する。
【０３１０】
このデバイス６００におけるライン６０３は、デバイスの左右対称性を打破するのに必要な追加のラインである。実に、ＡおよびＢ入力（６０１および６０２）に対応するラインのみで、入力の値を逆転させるのなら、磁束は必然的に逆になる。したがって、「ＡＮＤ」ゲートのケースで起こる入力の「０１」と「１０」の組み合わせに対して、同じ出力構成を持つことはできない。一定値の電流を持つ追加電流のこのライン６０３を用いて、場シフトの形式で非対称を生み出す。このライン６０３は、常に、−Ｉの値を持つ負電流を持つ。ラインとスタックとの間の距離は、電流の影響を変化させる。同じ電流ｌに対して、距離ｄが２倍小さいなら、発生する場は２倍強い。磁気抵抗スタックの磁束、そしてそれによる、入力値に応じた出力値を、下記の表９に示す。「ＡＮＤ」関数が形成される。
【０３１１】
［表９］
Ａ  Ｂ   Ｉa   Ｉb   Ｉ    Ｈ1a    Ｈ1b    Ｈ603    Ｈtot    状態    出力
０  ０  −Ｉ  −Ｉ  −Ｉ  −Ｈ   −２Ｈ   −２Ｈ   −５Ｈ    ＡＰ    ０
０  １  −Ｉ    Ｉ  −Ｉ  −Ｈ     ２Ｈ   −２Ｈ   −Ｈ      ＡＰ    ０
１  ０    Ｉ  −Ｉ  −Ｉ    Ｈ   −２Ｈ   −２Ｈ   −３Ｈ    ＡＰ    ０
１  １    Ｉ    Ｉ  −Ｉ    Ｈ     ２Ｈ   −２Ｈ     Ｈ      Ｐ      １
【０３１２】
表中、Ｈ1aは、ライン６０１によって発生する場を示す。
【０３１３】
Ｈ1bは、ライン６０２によって発生する場を示す。
【０３１４】
Ｈ603ｂは、ライン６０３によって発生する場を示す。
【０３１５】
Ｈtotは、３本のライン６０１、６０２および６０３によって発生する総場を示す。
【０３１６】
表９で、ＭＴＪスタックの電気抵抗の二つの安定状態、すなわち、ＭＴＪスタックの電気抵抗のための平行状態Ｐあるいは逆平行状態に言及した。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択が有利な場合もある。なぜなら、磁場での反応がより容易であり、速度および消耗における改善が可能である。想起すべきことは、ＭＴＪスタックの電気抵抗は、次の関係による第一の近似（弱いバイアス電圧と周囲温度）で決まる。
【０３１７】
ＲMTJ＝Ｒp.（１＋ＴＭＲ.（１−cosθ）／２）
【０３１８】
式中、
−  Ｒp.は、スタックの二層の磁化が同方向に配向されたときの磁気抵抗スタックの公称抵抗である。
【０３１９】
−  ＴＭＲは、磁気抵抗トンネル、すなわち、極端な配向状態間での抵抗の相対変化を表す。
【０３２０】
−  θは、硬層および軟層の配向間で形成される角度である。
【０３２１】
したがって、θが０に等しいとき、磁気抵抗スタックは平行状態であり、その平行状態にあるスタック抵抗Ｒpは、その最小値に到達し、ＲpMTJ＝Ｒpに等しい。他方、θ＝πのとき、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗ＲapMTJは最大値であり、ＲapMTJ＝Ｒp.（１＋ＴＭＲ）に等しい。
【０３２２】
（本発明とは異なる）メモリ・アプローチにおいては、情報は不揮発性方式で記憶される。したがって、ジャンクションは、有意な安定性を持つ必要がある。この安定性は、いくつかの方法で、例えば、形状異方性を増すことによって得ることができる。したがって、メモリの伝統的な用途におけるスタックは、大きな形状係数を持つ楕円形である。磁化容易軸は、ジャンクションの長軸に沿って向けられる。このアプローチにおいては、磁気がその平衡状態の位置から十分に移行するように場を印加し、場がもはや印加されないときに磁化がその第二の安定位置に戻り、それを保持する（双安定演算）。したがって、情報は、どんな外部の要求にも関わらず保持される。ゆえに、不揮発性である。この場合、磁化の「スイッチング」を考察する。このケースにおける硬層の磁化は、最大ＴＭＲを利用して、平行と逆平行状態との間で切り替わるようこの磁化容易軸に整列される。
【０３２３】
本発明が関わるアプローチにおいては、メモリ効果を望まない。情報は、演算中、すなわち場が印加されるときにのみ維持される必要がある。したがって、この場合、安定性は、作動中に印加される磁場によって提供される。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択は、それが磁場でより容易に反応するので、速度および消耗における改善の点で有利である。
【０３２４】
ジャンクションの安定性を減少させるために、（ほとんど意味のない形状係数を持つ）円形あるいはほぼ円形のスタック値を使用できる。軟層は、結晶磁気異方性の磁化容易軸を保持する。このケースにおける磁場の印加は、二つの安定状態間で軟層の磁化を反転させることはないが、角度θの安定位置から磁化を、エンコードされた情報（『０』または『１』）に応じて正あるいは負へ移行させる。この演算を、先に説明したメモリ作動と区別するために、「スイッチング」と言うよりも、むしろ「変調」あるいは磁化と述べる。このケースにおける硬層の磁化は、軟層の磁化が平行または逆平行状態に接近するよう、磁化容易軸に直交しなければならない。
【０３２５】
このアプローチによれば、バイナリ値『０』または『１』を表すのは、角度の符号である。初期の安定位置が何であれ、演算は完全に左右対称に留まる。θの絶対値の選択は、速度と消耗との間の選択をも可能にする。小さな角度θは、わずかな磁場を必要とするが、信号の有意性が少ないので、ＣＭＯＳ読み出し回路を遅くする。より有意な角度は、読み出し速度を上げる。
【０３２６】
本発明によれば、これは、論理関数を形成する磁気部品と書き込みラインの三次元トポロジーである。
【０３２７】
それによって、このアプローチは、コンポーネントの中間ＣＭＯＳ部品の使用を避けるため、「ＡＮＤ」、「ＯＲ」あるいは「ＮＯＴ」の基本ブロックに分解されない。
【０３２８】
ＣＭＯＳ部品は、関数の入出力インターフェイスを形成するためのみに使用される。これは、ＣＭＯＳ技術に固有の応答時間を解決し、速度および消耗に関して、磁気部品の特質を完全に利用することが可能にする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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