(57)【要約】多数の導体層および導体層間にある多数のビア層を有する半導体チップを備えた半導体集積回路デバイスにおいて、チップの小さなエリアに、改訂番号(revision number)レジスタとして機能する経路選定(routing)マトリクス（１０）が設けられる。経路選定マトリクスは、チップの各金属層において、導体トラック（Ｍ１〜Ｍ７；（Ｍ−１）１〜（Ｍ−１）５）を有するマトリクスブロック（２０）を含む。各金属層でのトラックは、隣接する金属層でトラック方向と異なる個別の方向に走っており、金属層の連続した各ペアのトラックが互いに交差している。連続した金属層間にある各ビア層において、マトリクスブロック（２０）は、個々のビア層の各側において、隣接した金属層でのトラックを相互接続するビア（Ｖ１，Ｖ２；Ｖ３，Ｖ４が選択的に配置される。各金属層でのトラックは、ソーストラックと出力トラックとを備える。ソーストラックは、逆極性の論理レベルソース（ＶＤＤ，ＶＳＳ）とそれぞれ連結される。出力トラックは、経路選定マトリクスブロックにおけるこれらの個々の接続に応じて、ハイまたはローの論理レベルを供給ラインへ運ぶレジスタ出力（１２ＭＡ，１２ＭＢ，１２ＶＡ，１２ＶＢ）を提供する。この配置により、チップの初期回路において変更が必要な場合、初期回路において変更した個々の金属層またはビア層における経路選定マトリクスの導体トラックの相互接続を変更することによって、新しい改訂番号出力が発生可能である。
2011505076.tif 000002
【特許請求の範囲】
【請求項１】
複数の導体層および導体層間にあるビア層を有する半導体チップを備えた半導体集積回路デバイスであって、
前記層は共に、改訂番号出力を発生する導体配置を含んでおり、
該配置は、前記導体層およびビア層の全てにおいて導体を含むデバイス。
【請求項２】
各導体層における配置の導体は、少なくとも２つの平行な導体トラックを備える請求項１記載のデバイス。
【請求項３】
導体配置は、連続した導体層の各対において、対の層の一方にある少なくとも１つの第１導体トラックと、対の層の他方にある少なくとも１つの第２導体トラックとを含み、当該または各第１導体トラックは当該または各第２導体トラックと交差しており、
該配置は、導体層対の間にあるビア層内に、前記第１導体トラックと前記第２導体トラックを相互接続する少なくとも１つのビアをさらに含む請求項１または２記載のデバイス。
【請求項４】
導体配置は、改訂番号マトリクスを含み、
当該または各第１導体トラックは第１方向に配向しており、当該または各第２導体トラックは第２方向に配向している請求項３記載のデバイス。
【請求項５】
導体配置は、改訂番号マトリクスを含み、
連続した導体層の各対およびこれらの間にあるビア層は、ビア変更記録回路を含み、
ビア変更記録回路は、導体層の一方において、異なるソース信号を運ぶように配置されたソーストラック対と、導体層の他方において、ソーストラックと交差する少なくとも１つの出力トラックと、ビア層において、個々の出力トラックのためのビアとを備え、各ビアは、個々の出力トラックをソーストラックのうち選択された１つと連結するようにした請求項１記載のデバイス。
【請求項６】
導体トラックの各々は、高電圧導体と低電圧導体のいずれかに接続されている請求項１〜５のいずれかに記載のデバイス。
【請求項７】
高電圧導体および低電圧導体の各々との前記接続は、積層ビアによって行われる請求項６記載のデバイス。
【請求項８】
各導体層およびビア層のエリアの一部が、前記導体配置に割り当てられ、
該エリア部分の全てが、実質的に互いにレジストリ内となるように積層されている請求項１〜７のいずれかに記載のデバイス。
【請求項９】
半導体集積回路のための半導体チップの試作品を製造する方法であって、
チップの導体層およびビア層の全てにおける導体配置によって、チップについて符号化された個々の識別改訂番号を有する連続したチップ実装を生産することを含み、
前回のこうした実装の設計を変更することによる当該または各実装の生産は、前記変更において回路変更が行われる当該または各導体層またはビア層での前記配置を変更することを含む方法。
【請求項１０】
選択したビア層が変更される各実装の生産は、前記導体配置における同じビア層でのビアを除去して、ビア層の片側にある金属層での出力トラックを、ビア層の他の側にある金属層での信号ソーストラックから切断することを含む請求項９記載の方法。
【請求項１１】
除去したビアを、前記出力トラックをビア層の前記他の側にある金属層での他の信号ソーストラックと接続するビアと置き換えることを含む請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改訂番号(revision number)出力を発生する導体の配置を含む半導体集積回路デバイスに関する。本発明はまた、連続的なチップ実装が、チップについて符号化された異なる個々の識別改訂番号を有する試作品製造方法を含む。
【背景技術】
【０００２】
多くのデジタル集積回路デバイスは、チップのバージョンを識別するための改訂番号出力を生成する回路要素を含む。典型的には、この改訂番号は、利用可能な、または専用の内部改訂レジスタのソフトウエア読み取りを通じて、ＩＤ  ＣＯＤＥ命令を用いてデバイスＪＴＡＧポートを経由してアクセス可能である。
【０００３】
改訂番号は、典型的には、製造の設計段階でデバイス内にハード符号化(hard-coded)されている。ハード符号化されたレジスタ内の個々のビットは、チップの「論理合成(synthesis)」および「配置配線(place and route)」操作時に、２つの供給バスのうちの１つ（ＶＤＤ−ｈｉｇｈまたはＶＳＳ−ｌｏｗ）に接続される。チップ経路選定ツールを用いて、ＶＤＤまたはＶＳＳレールからハード符号化されたレジスタビットへの物理的な経路選定が、金属経路選定層の何れかにおいて行われる。
【０００４】
もしチップがテープアウト(taped out)され、製造された後に不良が発見された場合、不良を修正するために、その設計に対して変更またはＥＣＯ(engineering change order)を実施することが必要であろう。設計不良が容易に修正可能であれば、デバイスの少数の金属層およびビア層を用いて変更することが可能であろう。これは、全層変更の場合と比べて、再製造コストを大幅に削減する。
【０００５】
テープアウト後にＥＣＯを行った時はいつでも改訂番号を更新することが望ましい。更新された改訂番号は、デバイスの新バージョンを旧バージョンと区別するために、実施した変更をそれぞれ反映している。しかしながら、改訂番号ビットが、ＥＣＯの際に変更されたものとは異なる金属層にあるＶＤＤまたはＶＳＳレールと接続されている場合、更なる層変更の特別なコストの負担なしでは不可能である。
【０００６】
米国特許第５７８７０１２号は、第１または第２金属層において対応する変更が実施されたかに応じて第１金属層または第２金属層内の接続を変更することによって、改訂番号の値が変更可能である集積回路を教示する。論理回路は、２つの層からの回路識別信号を組み合わせて、改訂番号を生成する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、連続的な半導体チップバージョンの改訂番号表示について、より柔軟な解決法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１態様によれば、半導体集積回路デバイスが、複数の導体層および導体層間にあるビア層を有する半導体チップを備えており、前記層は共に、改訂番号出力を発生する導体配置を含んでおり、該配置は、前記導体層およびビア層の全てにおいて導体を含む。各導体層における導体配置の導体は、少なくとも２つの平行な導体トラックを備えることが好ましい。より詳細には、好ましい導体配置は、連続した導体層の各対において、対の層の一方にある少なくとも１つの第１導体トラックと、対の層の他方にある少なくとも１つの第２導体トラックとを含み、当該または各第１導体トラックは当該または各第２導体トラックと交差している。典型的には、該配置は、上記導体層対の間にあるビア層内に、少なくとも１つのビアをさらに含み、このビアは、前記第１導体トラックと前記第２導体トラックを相互接続している。
【０００９】
こうして導体配置は、一方向に配向した第１導体トラックと、他の方向、典型的には第１方向に対して垂直な方向に配向した第２導体トラックとを備えた改訂番号マトリクスを含むようにしてもよい。
【００１０】
各導体トラックをチップ内の高電圧導体と低電圧導体のいずれかに接続することによって、トラックは、チップの個別層で行われた修正に従って高電圧または低電圧を運ぶように配置可能である。導体配置改訂番号マトリクスの導体トラックから高電圧導体および低電圧導体の各々との接続は、積層ビアによって行ってもよい。
【００１１】
最も効率的な空間使用は、典型的には、実質的に互いにレジストリ(registry)内となるように積層された各導電層およびビア層のエリアの一部に、導体配置または改訂番号マトリクスを形成することによって達成される。
【００１２】
改訂番号マトリクスは、チップの異なる金属層およびビア層に一連の出力を有する。修正を行った時はいつでも、修正が行われた層の１つにおいてマトリクスの導体の接続が変更され、チップを通電した場合、改訂番号マトリクス出力での論理レベルはともに、チップのバージョンを一意的に表現する。
【００１３】
本発明の第２態様によれば、半導体集積回路のための半導体チップの試作品を製造する方法は、チップの導体層およびビア層の全てにおける導体配置によって、チップについて符号化された個々の識別改訂番号を有する連続したチップ実装を生産することを含み、前回のこうした実装の設計を変更することによる当該または各実装の生産は、前記変更において回路変更が行われる当該または各導体層またはビア層での前記配置を変更することを含む。
【００１４】
本発明について、図面を参照して例を用いて説明する。
【図面の簡単な説明】
【００１５】
【図１】改訂番号を発生する回路のブロック図であり、本発明に係る半導体チップの一部を表す。
【図２】改訂番号を発生する回路の５つの層を示す導体レイアウト図である。
【図３】異なるバージョンの半導体チップについて、図３のものと対応する導体レイアウト図である。
【発明を実施するための形態】
【００１６】
半導体チップを有する、本発明に係る半導体集積回路において、チップの離散エリアは、全体エリアの小さな部分を表しており、複数の出力接続またはラインに改訂番号出力を発生するための経路選定マトリクスブロックによって占められている。経路選定マトリクスは、図１においてブロック図の形式で示している。マトリクス１０は、半導体チップの全ての金属層およびビア層を包含している。図１の図面の目的のため、チップは、Ｎ個の金属層を有するものとみなしている。層Ｎは、最も高い金属層である。改訂番号出力は、多数の出力ライン１２において発生し、これらは、金属層出力ライン１２Ｍおよびビア出力ライン１２Ｖとしてグループ化されている。Ｎ×Ｂ個の金属層出力ラインｍｅｔ１＿ｒｅｖ［ｍ：０］〜ｍｅｔＮ＿ｒｅｖ［ｍ：０］が存在し、ライン１２Ｍ，１２Ｖの各々は実際にはＢ個の出力ラインを表しており、Ｂは、各金属層またはビア層について発生した改訂番号のビット数である。記号［ｍ：０］は、最上位ビットエンドとしてｍを、スタート値として０を有する数を示すベクトル表現である。図１での各出力ラインと関連したラベルにおいて、ｍは、各層から利用可能な改訂番号値の最上位ビット（ＭＳＢ）を表す。
【００１７】
明確化のため、経路選定マトリクス１０で発生した改訂番号の出力値は、Ｂ×（２Ｎ−１）ビット幅である。ここで、Ｂは、金属／ビア層当たりの出力ビット数であり、Ｎは、プロセス中の金属層の数である。こうして、例えば、半導体チップは７個の金属層を有し、金属層当たり２個の改訂番号ビットが設けられ、結果としてライン１２に出力される改訂番号は、２６ビット長さである。この場合、改訂番号は、次の式で表される。
【００１８】
【数１】
2011505076.tif 000003
【００１９】
Ｎ個の金属層を有するチップは、典型的には（Ｎ−１）個のビア層を有すると理解されるであろう。こうして図１において、ビア出力ライン（実際には、それぞれＢ個の現実の出力ラインを表す）は、ｖｉａ１２＿ｒｅｖ［ｍ：０］，ｖｉａ２３＿ｒｅｖ［ｍ：０］．．．ｖｉａＮ−１，Ｎ＿ｒｅｖ［ｍ：０］として指定される。
【００２０】
経路選定マトリクス１０について図２を参照して詳細に説明する。実際、図２は、図１に示したような経路選定マトリクスを有するものとして上述した半導体チップの小さな部分の平面図である。経路選定マトリクスは、小さなカスタムレイアウトマトリクスブロック２０を含む。マトリクスブロック２０と連結しているのは供給ラインネットＶＳＳ，ＶＤＤであり、図示したように、標準セルライブラリのＴＩＥ−ＬＯＷセルおよびＴＩＥ−ＨＩＧＨセルと接続されており、これはチップに対する損傷の可能性を最小化するために設けられる。供給ネットＶＤＤ，ＶＳＳは、マトリクスブロック２０の各金属層における多数のトラックのためのハイおよびローの論理レベル入力を提供する。各層でのこれらのトラックの幾つかは、個別の改訂番号出力ライン１２ＭＡ，１２ＭＢ，１２ＶＡ，１２ＶＢ（以後、経路選定マトリクスブロックの説明では「出力ピン」と称する）と接続されている。各層での導体トラックは、ビアと共に、これらのトラックを直ぐ上下にある金属層でのトラックと相互接続させて、トラックおよびこれらの間の相互接続のパターンに従って出力ピン１２ＭＡ，１２ＭＢ，１２ＶＡ，１２ＶＢでの論理レベルを決定している。
【００２１】
各層において、トラックの幾つかはＶＤＤネットと接続され、他はＶＳＳネットと接続されていることは、図２から判るであろう。幾つかは単独で出力ピンと接続されている。
【００２２】
図２のレイアウト図は、Ｎ個の金属層と、金属層間にあるＮ−１個のビア層を有する半導体チップの５つの層だけにある導体トラックを示していることは理解されよう。５つの層は、中間金属層Ｍと、下側金属層Ｍ−１と、下側金属層と中間金属層の間にあるビア層（Ｍ−１，Ｍ）と、上側金属層Ｍ＋１と、最後に、中間金属層と上側金属層の間に位置する上側ビア層（Ｍ，Ｍ＋１）である。
【００２３】
図２を参照して、陰影キー(key)を含めて、マトリクスブロック２０の中間金属層は、第１方向、ここでは図面の水平方向に配向した７個の平行な金属トラックＭ１〜Ｍ７を有する。トラックＭ１〜Ｍ７は、下側ビア回路の一部を形成し、個々のビア回路出力ピン１２ＶＡと接続された第１対のトラックＭ１，Ｍ２を含む３つのグループに配置される。トラックＭ３〜Ｍ５の中間グループは、マトリクスブロック２０の本構成においてブロックの片側から他方へ、即ち、ＶＳＳネットと接続されたビアスタック２５Ａ，２５Ｃからブロックの他の側にある金属層出力ピン１２ＭＢへ延びる２つのトラックＭ３，Ｍ５を含む。中間グループの第３トラックＭ４は、該グループの他のトラックＭ３，Ｍ５の間に接近して配置され、ＶＤＤネットと接続するように、マトリクスブロックの側面で逆極性ビアスタック２５Ｂに取り付けられる。しかしながら、この中間トラックＭ４は、ブロック２０の反対側に達することなく終端している。その目的は、後述するように、連結した出力ピンでの論理レベルを反転させるために、該グループの外側トラックＭ３，Ｍ５の一部が接続可能な導体として機能することである。
【００２４】
水平トラックＭ６，Ｍ７の第３グループは、上側ビア回路の一部を形成する。これらのトラックは、マトリクスブロック２０の一端だけに向けて延びており、これらは逆極性のビアスタック２５Ｄ，２５Ｅにそれぞれ接続される（ＶＳＳネットおよびＶＤＤネットとのこれらの接続のため）。
【００２５】
本発明の本実施形態の特徴は、隣接する金属層にある導体トラックが異なる方向に走っている点である。従って、例えば、７個の金属層を有するチップでは、偶数の層数（Ｍ＝２，４，６）を有する層は、一方向、例えば、図２の水平方向に走るトラックを有し、一方、奇数の層数（Ｍ＝１，３，５，７）を有する層は、第２の方向、即ち、好ましくは偶数個の層のトラックに対して垂直な方向（図２では垂直）に走るトラックを有するということになる。これにより、隣接する金属層の各対におけるトラックが格子の形態で互いに交差するのが可能になり、その結果、互い隣接した金属層のトラック間で、ビアを用いて相互接続を選択的に行うことが可能になる。
【００２６】
図２を再び参照して、金属層Ｍ−１は、金属層Ｍのトラックの下方に走る、垂直に配向したトラック（Ｍ−１）１〜（Ｍ−１）５からなるグループを有する。図２の図面において、こうした垂直に配向したトラックからなる２つのグループのみを示している。一般的な場合、層Ｍでのトラック配置と類似した方法で配置された７個のトラックからなる３つのグループが存在する。金属層Ｍ−１でのトラックからなる第１グループは、トラック（Ｍ−１）２，（Ｍ−１）１で形成され、金属層Ｍのビア回路トラックＭ１，Ｍ２の下方で走っており、マトリクスブロック２０の上端部において、積層ビア２６Ａ，２６Ｂによって逆極性の論理レベル、即ち、ＶＤＤネットおよびＶＳＳネットと接続される。図２において陰影キー(key)で示すように、ビア層（Ｍ−１，Ｍ）は、ビア回路の導体トラックＭ１，Ｍ２が下側金属層の導体トラック（Ｍ−１）１，（Ｍ−１）２の一方または他方とそれぞれ重なる各場所において、導電性ビアを含むことが判るであろう。従って、中間および下側金属層の個々の導体トラックとともにビア回路の一部を形成するこれらのビアＶ１，Ｖ２では、中間層金属トラックＭ１，Ｍ２の端部にある出力ピン１２ＶＡは、それぞれビアＶ１，Ｖ２の場所に応じてＶＤＤネットまたはＶＳＳネットと選択的に結合される。
【００２７】
金属層Ｍ−１での導体トラック、即ち、導体トラック（Ｍ−１）３〜（Ｍ−１）５からなる第２グループは、金属層ＭのトラックＭ３〜Ｍ５からなる中間グループと同じ方法で構成され、同様にＶＤＤネットおよびＶＳＳネットそして金属層出力ピン１２ＭＡと接続される。
【００２８】
図２では、垂直に配向した２つの導体トラック（Ｍ＋１）６，（Ｍ＋１）７が見えている。これらのトラックは、中間金属層のトラックＭ６，Ｍ７の上方に位置しており、ビア回路出力ピン１２ＶＢに接続されている。下側ビア層（Ｍ−１，Ｍ）にビアを有する上述のビア回路の場合のように、中間金属層と上側金属層の間にある上側ビア層（Ｍ，Ｍ＋１）は、上側層のビア回路トラック（Ｍ＋１）６，（Ｍ＋１）７と中間層の金属トラックＭ６，Ｍ７の間で個々の交差部（オーバーラップ箇所）に位置したビアＶ３，Ｖ４を有しており、ビア回路出力ピン１２ＶＢは、２つのビアＶ３，Ｖ４の場所に応じてＶＤＤネットまたはＶＳＳネットとそれぞれ選択的に結合される。金属層Ｍ−１の場合のように、明確化のために、上側金属層Ｍ＋１の導体トラックの幾つかだけを図２に示している。
【００２９】
供給ネットＶＤＤ，ＶＳＳを金属層出力１２ＭＡ，１２ＭＢとリンクさせる導体トラックは、マトリクスブロック２０の中央に配置すること、そして、ビア回路を形成する導体トラックおよびビアは、マトリクスブロック２０の角部または端部付近に配置することが必然ではないことは理解されるであろう。しかしながら、こうした配置がコンパクト化のために選ばれる。また、コンパクト化のため、マトリクスブロックの他の層の導体トラックは、エリア節約のため、下側および上側層Ｍ−１，Ｍ＋１の同等な導体トラックを備えたレジストリ(registry)内に配置される。こうして全ての水平な経路選定トラック（例えば、７個の金属層チップでの層２，４，６）は各々の上部に形成可能であり、同様に、全ての垂直な経路選定トラック（例えば、層１，３，５，７）は各々の上部に形成可能である。何れか所定の層でのトラックが出力ピンと直接に接続する場合、これらは同じ層にある出力ピンと接続され、これらの出力ピンも各々の上部に積層される。このことは、例えば、ｍｅｔ２＿ｒｅｖ［０］の出力は、ｍｅｔ４＿ｒｅｖ［０］およびｍｅｔ６＿ｒｅｖ［０］の出力ピンの直下に位置することを意味する。
【００３０】
ビアスタック２５Ａ〜２５Ｅ，２６Ａ〜２６Ｅは、最下金属層から最上金属層へそれぞれ延びており、ＶＤＤネットおよびＶＳＳネットが何れかの経路選定層と接続できるようなマトリクスブロック入力を形成する。
【００３１】
本実施形態では、全ての出力ピンが、ＶＳＳネットとの初期のデフォルト接続を有する。こうして金属改訂番号（ｍｅｔ１＿ｒｅｖ［１：０］，ｍｅｔ２＿ｒｅｖ［１：０］，…，ｍｅｔ７＿ｒｅｖ［１：０］）は、ＶＳＳネットと直接接続している。
【００３２】
ビア回路出力１２ＶＡ（ｖｉａＭ−１，Ｍ＿ｒｅｖ［１：０］）は、相互接続ビアＶ１，Ｖ２によって接合した２対の金属トラックＭ１，Ｍ２，（Ｍ−１）１，（Ｍ−１）２を通じて、ＶＳＳネットと接続している。こうして実際の例では、出力ピンｖｉａ２３＿ｒｅｖ［０］は、金属層３にあるトラックと接続され、続いてビア層２３でのビアによってＶＳＳ入力ネットへ走る金属層２でのトラックと接続される。
【００３３】
図２を参照して説明した経路選定マトリクス２０は、金属層またはビア層当たり２つの出力ビットを生成することに留意する。これにより、層当たり３つまでの改訂値を作成できる。より多くのビットが必要であれば、当業者に理解されるように、マトリクスは、各層において特別な導体トラックを追加することによって拡張できる。
【００３４】
上述のように、図２を参照して説明した経路選定マトリクスブロック２０における導体トラックの構成およびビアの場所は、初期またはデフォルトの構成を表す。これは、初期バージョンのチップでの経路選定マトリクスの構成である。もし、このバージョンのチップの初期回路において不良が発見されれば、経路選定マトリクスの、金属層またはビア層、同じ層での導体パターン、その同じ層のうちの１つを変更することが必要になる。換言すると、変更される層だけについて電子マスクファイルへの変更が行われる。これは、変更のための新しいマスクの数を最小化することを意味する。マスクの最小数だけを、新バージョンのチップを製作するためのチップ製造業者へ送る必要がある。
【００３５】
改訂番号を変更し、変化を記録する手法について、図３を参照して説明する。
【００３６】
チップの金属層Ｍに対してＥＣＯ(engineering change order)を行う場合、出力ピン１２ＭＢに出力される２進数は１つだけ増加する。即ち、ｍｅｔＭ＿ｒｅｖ［１：０］の出力は、「００」から「０１」に変化する（即ち、２ビットの２進値が「００」から「０１」に変化する）。これは、ＶＳＳネットを出力ピン１２ＭＢに相互接続する導体トラックＭ３，Ｍ５のうちの１つを断線して、代わりに、図４にリンクＭ３．４で示すように、その出力ピンを、上述したように他の供給ネットＶＤＤと接続されている、該グループの中央導体トラックＭ４と接続することによって達成される。この説明のため、このＥＣＯはＥＣＯ１と称する。ＥＣＯ１の記録を要約すると、ｍｅｔＭ＿ｒｅｖ［０］トラックはＶＳＳから切断され、代わりにＶＤＤと接続され、ｍｅｔＭ＿ｒｅｖ［１：０］の２ビットの２値出力は、今は「０１」であり、「００」ではない。
【００３７】
続いて、第３バージョンのチップが得られる他のＥＣＯが必要になり、この第２のＥＣＯ、即ち、ＥＣＯ２がビア層で行われた場合、同じビア層にある経路選定マトリクスブロック２０において変更が行われる。換言すると、ＥＣＯ１の場合のように、変更される経路選定マトリクスブロックにおける金属層およびビア層の層だけが、チップの初期回路が変更される層または複数の層である。従って、変更したビア層に対応したビア回路の出力ピンによって表現される２進数は、「００」から「０１」に増加する。これは、個々のマスクにおいて、ビアの１つ（ここでは、ビアＶ１）を手動で除去し、新しいビア（ビアＶ１．１、図４参照）と置き換えて、ビア回路出力ピンと接続されている、隣接金属層での導体トラックを、代わりに逆極性の供給ネット（ここでは、ＶＤＤネット）と接続することによって行われる。より詳細には、図２と図３を参照して、改訂出力ビアＭ−１，Ｍ＿ｒｅｖ［１：０］は、「００」から「０１」に変更されている。ＥＣＯ２の記録を要約すると、ビアＶ１が移動してビアＶ１．１になり、ｖｉａＭ−１，Ｍ＿ｒｅｖ［０］をＶＤＤと接続し、その結果、ｖｉａＭ−１，Ｍ＿ｒｅｖ［１：０］の２ビットの２値出力は、「００」ではなく、今では「０１」である。
【００３８】
続いて、例えば、上側ビア層においてＮ番目のＥＣＯ、即ち、ＥＣＯＮが必要である場合、これはこの層への第３のこうしたＥＣＯに対応しており、Ｖ３が個々のマスクから除去可能であり、新しいビアＶ３．１が追加されて、上側ビア層のためのビア回路と連結した個々の出力ピン１２ＶＢの極性を変更する。換言すると、ｖｉａＭ，Ｍ＋１＿ｒｅｖ［１：０］は、ＥＣＯＮの一部として、２ビットの２値「１０」から「１１」に増加し、ビアＭ，Ｍ＋１マスク層は、その第３のＥＣＯにあることを意味する。要約すると、ＥＣＯＮの記録において、ビアＶ３が移動して、ｖｉａＭ，Ｍ＋１＿ｒｅｖ［１：０］をＶＤＤと接続し、その結果、ｖｉａＭ，Ｍ＋１＿ｒｅｖ［１：０］の出力は、２ビットの２値「１１」であり、「１０」ではない。
【図１】
2011505076.tif 000004
【図２】
2011505076.tif 000005
【図３】
2011505076.tif 000006
【国際調査報告】
2011505076.tif 000007
2011505076.tif 000008