(57)【要約】  パワーＭＯＳＦＥＴ（２０２）が半導体デバイスのゲート入力ノード（２０４）とパワーＭＯＳＦＥＴのゲート（２０６）との間にシャント抵抗器（２０８）とダイオード接続ＭＯＳＦＥＴ（２１０）の並列結合を備えて半導体デバイス（２００）に形成される。ダイオード接続ＭＯＳＦＥＴのゲート（２１２）がパワーＭＯＳＦＥＴのゲートに接続される。ダイオード接続ＭＯＳＦＥＴのソース及びドレインノード（２１６、２１４）はダイオード（２２０）を介してパワーＭＯＳＦＥＴのソースノード（２１８）に接続される。ダイオード接続ＭＯＳＦＥＴのドレインノードは半導体デバイスのゲート入力ノードに接続される。ダイオード接続ＭＯＳＦＥＴのソースノードはパワーＭＯＳＦＥＴのゲートに接続される。パワーＭＯＳＦＥＴ及びダイオード接続ＭＯＳＦＥＴは、ダイオード接続ＭＯＳＦＥＴのソース及びドレインノードがパワーＭＯＳＦＥＴのソースノードからｐｎ接合を介して電気的に絶縁されるように半導体デバイスの基板内に集積される。
2014523133.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体基板、
パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、
前記パワーＭＯＳＦＥＴに近接するダイオード接続ＭＯＳＦＥＴ、及び
金属相互接続、
を含み、
前記パワーＭＯＳＦＥＴが、
前記基板上に配置されるパワーＭＯＳＦＥＴゲート構造と、
前記パワーＭＯＳＦＥＴゲート構造の下の前記基板内に配置される第１の導電型のボディ領域と、
前記第１の導電型とは反対の第２の導電型のソース領域と、
前記第２の導電型のドレイン領域と、
を含み、
前記ダイオード接続ＭＯＳＦＥＴが、
前記基板上に配置されるゲート構造と、
前記第２の導電型のソース領域と、
前記第２の導電型のドレイン領域と、
前記ダイオード接続ＭＯＳＦＥＴゲート構造の下の前記基板内に配置される前記第１の導電型のボディ領域と、
を含み、
前記金属相互接続が、
前記半導体デバイスのゲート入力ノードが前記ダイオード接続ＭＯＳＦＥＴの前記ドレイン領域に電気的に結合され、
前記ゲート入力ノードがシャント抵抗器を介して前記パワーＭＯＳＦＥＴゲート構造及び前記ダイオード接続ＭＯＳＦＥＴドレイン領域に電気的に結合され、
前記半導体デバイスのドレイン入力／出力ノードが、前記パワーＭＯＳＦＥＴドレイン領域に電気的に結合され、
前記半導体デバイスのソース入力／出力ノードが前記パワーＭＯＳＦＥＴソース領域に電気的に結合される、
ように構成され寸法設定され、
前記ダイオード接続ＭＯＳＦＥＴソース領域がｐｎ接合によって前記パワーＭＯＳＦＥＴソース領域から電気的に絶縁され、前記ダイオード接続ＭＯＳＦＥＴドレイン領域が前記パワーＭＯＳＦＥＴソース領域からｐｎ接合によって電気的に絶縁される、
デバイス。
【請求項２】
請求項１に記載のデバイスであって、前記第１の導電型がｐ型であり、前記第２の導電型がｎ型であり、前記パワーＭＯＳＦＥＴ及び前記ダイオード接続ＭＯＳＦＥＴがｎチャネルトランジスタである、デバイス。
【請求項３】
請求項１に記載のデバイスであって、
前記基板が前記第１の導電型を有し、
前記パワーＭＯＳＦＥＴドレイン領域が前記基板の頂部表面に配置され、
前記ドレイン入力／出力ノードが、前記基板の頂部表面において前記パワーＭＯＳＦＥＴドレイン領域に対し電気的接続を成し、
前記パワーＭＯＳＦＥＴソース領域が前記基板の頂部表面に配置され、
前記パワーＭＯＳＦＥＴソース領域が、前記基板の底部表面に配置されるパワーＭＯＳＦＥＴソースコンタクト領域に電気的に結合され、
前記ソース入力／出力ノードが、前記基板の底部表面において前記パワーＭＯＳＦＥＴソースコンタクト領域に対し電気的接続を成す、
デバイス。
【請求項４】
請求項１に記載のデバイスであって、
前記基板が前記第２の導電型を有し、
前記パワーＭＯＳＦＥＴソース領域が前記基板の頂部表面に配置され、
前記ソース入力／出力ノードが、前記基板の頂部表面において前記パワーＭＯＳＦＥＴソース領域に対し電気的接続を成し、
前記パワーＭＯＳＦＥＴドレイン領域が前記基板の頂部表面に配置され、
前記パワーＭＯＳＦＥＴドレイン領域が、前記基板の底部表面に配置されるパワーＭＯＳＦＥＴドレインコンタクト領域に電気的に結合され、
前記ドレイン入力／出力ノードが、前記基板の底部表面において前記パワーＭＯＳＦＥＴドレインコンタクト領域に対し電気的接続を成す、
デバイス。
【請求項５】
請求項１に記載のデバイスであって、フィールドプレートが、前記パワーＭＯＳＦＥＴドレイン領域及び前記ダイオード接続ＭＯＳＦＥＴドレイン領域に重なる、デバイス。
【請求項６】
請求項１に記載のデバイスであって、前記第１の導電型を有する重くドープされた絶縁破壊層をさらに含み、前記重くドープされた絶縁破壊層が、前記ダイオード接続ＭＯＳＦＥＴソース領域の下側境界に及び前記ダイオード接続ＭＯＳＦＥＴドレイン領域の下側境界に配置される、方法。
【請求項７】
請求項１に記載のデバイスであって、
前記パワーＭＯＳＦＥＴソース領域と前記パワーＭＯＳＦＥＴドレイン領域の間の横方向距離に対応する、前記パワーＭＯＳＦＥＴの有効ゲート長が０．３〜１ミクロンであり、
前記ダイオード接続ＭＯＳＦＥＴソース領域と前記ダイオード接続ＭＯＳＦＥＴドレイン領域の間の横方向距離に対応する、前記ダイオード接続ＭＯＳＦＥＴの有効ゲート長が０．５〜２ミクロンである、
デバイス。
【請求項８】
請求項１に記載のデバイスであって、
前記ダイオード接続ＭＯＳＦＥＴが第１のダイオード接続ＭＯＳＦＥＴであり、
前記デバイスがさらに第２のダイオード接続ＭＯＳＦＥＴを含み、
前記第１のダイオード接続ＭＯＳＦＥＴ及び前記第２のダイオード接続ＭＯＳＦＥＴが、前記パワーＭＯＳＦＥＴの周辺に配置される、
デバイス。
【請求項９】
半導体デバイスを形成する方法であって、
半導体基板を提供するステップ、
前記基板の上のパワーＭＯＳＦＥＴのゲート構造と、前記基板の上のダイオード接続ＭＯＳＦＥＴ用のゲート構造とを同時に形成するステップ、及び
金属相互接続を形成するステップ、
を含み、
前記同時に形成するステップが、
少なくとも前記パワーＭＯＳＦＥＴ用に画定される区域における前記基板に第１の導電型を有する少なくとも１つのボディ領域を形成すること、
前記パワーＭＯＳＦＥＴのドレイン領域を前記基板に形成することであって、前記パワーＭＯＳＦＥＴのドレイン領域が、前記第１の導電型とは反対の第２の導電型を有すること、
前記パワーＭＯＳＦＥＴのソース領域を前記基板に形成することであって、前記パワーＭＯＳＦＥＴのソース領域が前記第２の導電型を有すること、
前記ダイオード接続ＭＯＳＦＥＴのソース領域を前記基板に形成することであって、前記ダイオード接続ＭＯＳＦＥＴのソース領域が前記第２の導電型を有すること、及び
前記ダイオード接続ＭＯＳＦＥＴのドレイン領域を前記基板に形成することであって、前記ダイオード接続ＭＯＳＦＥＴのドレイン領域が前記第２の導電型を有すること、
を含み、
前記ダイオード接続ＭＯＳＦＥＴソース領域が前記パワーＭＯＳＦＥＴソース領域からｐｎ接合によって電気的に絶縁され、前記ダイオード接続ＭＯＳＦＥＴドレイン領域が前記パワーＭＯＳＦＥＴソース領域からｐｎ接合によって電気的に絶縁され、
前記金属相互接続を形成するステップが、
前記半導体デバイスのゲート入力ノードが前記ダイオード接続ＭＯＳＦＥＴソース領域に電気的に結合され、
前記ゲート入力ノードが、シャント抵抗器を介して前記パワーＭＯＳＦＥＴゲート構造及び前記ダイオード接続ＭＯＳＦＥＴドレイン領域に電気的に結合され、
前記半導体デバイスのドレイン入力／出力ノードが前記パワーＭＯＳＦＥＴドレイン領域に電気的に結合され、
前記半導体デバイスのソース入力／出力ノードが前記パワーＭＯＳＦＥＴソース領域に電気的に結合される、
ように成される、
方法。
【請求項１０】
請求項９に記載の方法であって、前記第１の導電型がｐ型であり、前記第２の導電型がｎ型であり、前記パワーＭＯＳＦＥＴ及び前記ダイオード接続ＭＯＳＦＥＴがｎチャネルトランジスタである、方法。
【請求項１１】
請求項９に記載の方法であって、
前記基板が前記第１の導電型を有し、
前記方法が、前記基板の底部表面に配置される前記第１の導電型を有するパワーＭＯＳＦＥＴソースコンタクト領域を形成することを含み、
前記方法が、シンカーが前記パワーＭＯＳＦＥＴソース領域と前記パワーＭＯＳＦＥＴソースコンタクト領域との間の電気的接続を提供するように、前記第１の導電型を有する前記シンカーを形成することを含み、
前記ドレイン入力／出力ノードが、前記基板の頂部表面において前記パワーＭＯＳＦＥＴドレイン領域に対する電気的接続を成し、
前記ソース入力／出力ノードが、前記基板の底部表面において前記パワーＭＯＳＦＥＴソースコンタクト領域に対する電気的接続を成す、
方法。
【請求項１２】
請求項９に記載の方法であって、
前記基板が前記第２の導電型を有し、
前記パワーＭＯＳＦＥＴドレイン領域が前記基板の頂部表面に配置され、
前記方法が、前記基板の底部表面に配置される前記第２の導電型を有するパワーＭＯＳＦＥＴドレインコンタクト領域を形成することを含み、そのため、前記パワーＭＯＳＦＥＴドレイン領域が前記基板を介して前記パワーＭＯＳＦＥＴドレインコンタクト領域と電気的に結合され、
前記パワーＭＯＳＦＥＴソース領域が前記基板の頂部表面に配置され、
前記ソース入力／出力ノードが、前記基板の頂部表面において前記パワーＭＯＳＦＥＴソース領域に対する電気的接続を成し、
前記ドレイン入力／出力ノードが、前記基板の底部表面において前記パワーＭＯＳＦＥＴドレインコンタクト領域に対する電気的接続を成す、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は半導体デバイスの分野に関する。より詳細には、本発明はパワートランジスタに関する。
【背景技術】
【０００２】
スイッチング回路内のパワートランジスタには、パワートランジスタがオンオフされるときにリンギングが生じることがある。このリンギングを好ましく制限する緩衝構成要素により、パワートランジスタを含む降圧コンバータの効率が下がってしまうことがある。
【発明の概要】
【０００３】
半導体デバイスに、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、半導体デバイスのゲート入力ノードとパワーＭＯＳＦＥＴのゲートとの間にシャント抵抗器とダイオード接続ＭＯＳＦＥＴの並列結合を備えて形成されることがある。ダイオード接続ＭＯＳＦＥＴのゲートは、パワーＭＯＳＦＥＴのゲートに接続される。ダイオード接続ＭＯＳＦＥＴのソース及びドレインノードは、半導体デバイスの半導体基板内のｐｎ接合で形成されるダイオードを介してパワーＭＯＳＦＥＴのソースノードに接続される。ダイオード接続ＭＯＳＦＥＴのソースノードは、半導体デバイスのゲート入力ノードに接続される。ダイオード接続ＭＯＳＦＥＴのドレインノードは、パワーＭＯＳＦＥＴのゲートに接続される。パワーＭＯＳＦＥＴ及びダイオード接続ＭＯＳＦＥＴは、ダイオード接続ＭＯＳＦＥＴのソース及びドレインノードがパワーＭＯＳＦＥＴのソースノードからｐｎ接合を介して電気的に絶縁されるように、半導体デバイスの基板内に集積される。
【図面の簡単な説明】
【０００４】
【図１】並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを備えた異なる極性のパワーＭＯＳＦＥＴを有する半導体デバイスの回路図である。
【図２】並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを備えた異なる極性のパワーＭＯＳＦＥＴを有する半導体デバイスの回路図である。
【０００５】
【図３】並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続され、ソースが下になるように構成される垂直ｎチャネルパワーＭＯＳＦＥＴを含む半導体デバイスの断面図である。
【０００６】
【図４Ａ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｂ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｃ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｄ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｅ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｆ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図４Ｇ】図３の半導体デバイスの連続した製作段階の１つを示す断面図である。
【０００７】
【図５】並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続され、ドレインが下になるように構成される垂直ｎチャネルパワーＭＯＳＦＥＴを含む半導体デバイスの断面図である。
【０００８】
【図６Ａ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｂ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｃ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｄ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｅ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｆ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｇ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｈ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｉ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｊ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【図６Ｋ】図５の半導体デバイスの連続した製作段階の１つを示す断面図である。
【０００９】
【図７】並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続される横方向ｎチャネルパワーＭＯＳＦＥＴを含む半導体デバイスの断面図である。
【００１０】
【図８】並列の複数のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続されるパワーＭＯＳＦＥＴを含む半導体デバイスの一部の上面図である。
【発明を実施するための形態】
【００１１】
半導体デバイスに、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、半導体デバイスのゲート入力ノードとパワーＭＯＳＦＥＴのゲートとの間にシャント抵抗器とダイオード接続ＭＯＳＦＥＴの並列結合を備えて形成され得る。パワーＭＯＳＦＥＴとダイオード接続ＭＯＳＦＥＴは、ダイオード接続ＭＯＳＦＥＴのソース及びドレインノードが、パワーＭＯＳＦＥＴのソースノードから半導体デバイスの半導体基板内のｐｎ接合で形成されるダイオードを介して電気的に絶縁されるように、半導体デバイスの基板内に集積される。ダイオード接続ＭＯＳＦＥＴのゲートが、パワーＭＯＳＦＥＴのゲートに接続される。ダイオード接続ＭＯＳＦＥＴのソース及びドレインノードは、ダイオードを介してパワーＭＯＳＦＥＴのソースノードに接続される。ダイオード接続ＭＯＳＦＥＴのソースノードは、半導体デバイスのゲート入力ノードに接続される。ダイオード接続ＭＯＳＦＥＴのドレインノードは、パワーＭＯＳＦＥＴのゲートに接続される。ターンオン信号が半導体デバイスのゲート入力ノードに印加されることによってパワーＭＯＳＦＥＴがオンにされると、ダイオード接続ＭＯＳＦＥＴの抵抗が並列シャント抵抗器よりもはるかに大きくなり、そのため、シャント抵抗器によりターンオン時間が制御される。ターンオフ信号が半導体デバイスのゲート入力ノードに印加されることによってパワーＭＯＳＦＥＴがオフにされると、ダイオード接続ＭＯＳＦＥＴの抵抗が並列シャント抵抗器よりもはるかに小さくなり、そのため、ダイオード接続ＭＯＳＦＥＴによりターンオフ時間が制御される。
【００１２】
半導体デバイスは、本明細書で説明されるシャント抵抗器とダイオード接続ＭＯＳＦＥＴとを備えた拡張ドレインＭＯＳトランジスタを主に含むディスクリートパワーデバイスとし得る。或いは、半導体デバイスは、本明細書で説明されるパワーデバイスに加えて、検知回路及び／又は制御回路などの他の回路を含む集積回路とし得る。
【００１３】
図１及び図２は、並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを備えた異なる極性のパワーＭＯＳＦＥＴを有する半導体デバイスを示す。
【００１４】
図１を参照すると、半導体デバイス１００がｎチャネルパワーＭＯＳＦＥＴ１０２を含む。半導体デバイス１００のゲート入力ノード１０４が、シャント抵抗器１０８とｎチャネルダイオード接続ＭＯＳＦＥＴ１１０の並列結合を介してパワーＭＯＳＦＥＴ１０２のゲート１０６に接続される。パワーＭＯＳＦＥＴ１０２及びダイオード接続ＭＯＳＦＥＴ１１０は、半導体デバイス１００の基板内に集積される。ダイオード接続ＭＯＳＦＥＴ１１０のゲート１１２が、パワーＭＯＳＦＥＴのゲート１０６に接続される。ダイオード接続ＭＯＳＦＥＴ１１０のドレインノード１１４及びソースノード１１６が、半導体デバイス基板内のｐｎ接合で形成されるダイオード１２０を介してパワーＭＯＳＦＥＴ１０２のソースノード１１８に接続される。ダイオード接続ＭＯＳＦＥＴのソース１１６及びドレイン１１４は、ダイオード１２０のカソードを提供する。半導体デバイス基板内のｐ型領域が、ダイオード１２０の共通アノードを提供する。ダイオード接続ＭＯＳＦＥＴのソースノード１１６は、半導体デバイスのゲート入力ノード１０４に接続される。ダイオード接続ＭＯＳＦＥＴのドレインノード１１４は、パワーＭＯＳＦＥＴのゲート１０６に接続される。
【００１５】
図２を参照すると、半導体デバイス２００がｐチャネルパワーＭＯＳＦＥＴ２０２を含む。半導体デバイス２００のゲート入力ノード２０４が、シャント抵抗器２０８とｐチャネルダイオード接続ＭＯＳＦＥＴ２１０の並列結合を介してパワーＭＯＳＦＥＴ２０２のゲート２０６に接続される。パワーＭＯＳＦＥＴ２０２及びダイオード接続ＭＯＳＦＥＴ２１０は、半導体デバイス２００の基板内に集積される。ダイオード接続ＭＯＳＦＥＴ２１０のゲート２１２が、パワーＭＯＳＦＥＴのゲート２０６に接続される。ダイオード接続ＭＯＳＦＥＴ２１０のドレインノード２１４及びソースノード２１６が、半導体デバイス基板内のｐｎ接合で形成されるダイオード２２０を介してパワーＭＯＳＦＥＴ２０２のソースノード２１８に接続される。ダイオード接続ＭＯＳＦＥＴのドレイン２１４及びソース２１６は、ダイオード２２０のアノードを提供する。半導体デバイス基板内のｎ型領域が、ダイオード２２０の共通カソードを提供する。ダイオード接続ＭＯＳＦＥＴのソースノード２１６は、半導体デバイスのゲート入力ノード２０４に接続される。ダイオード接続ＭＯＳＦＥＴのドレインノード２１４は、パワーＭＯＳＦＥＴのゲート２０６に接続される。
【００１６】
図３は、並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続され、ソースが下になるように構成される垂直ｎチャネルパワーＭＯＳＦＥＴを含む半導体デバイスを示す。半導体デバイスの要素の極性を適切に変更することによってｐ型チャネル型が実現され得ることを理解されたい。
【００１７】
半導体デバイス３００が、ｐ型半導体基板３０２の中およびその上に形成され、濃くドープされたｐ型ソースコンタクト層３０４を基板３０２の底部表面に含む。基板３０２の頂部表面に０．５〜１０ミクロンの軽くドープされたｐ型基板材料３０８を残して、深いｐ型層３０６が基板内に配置される。半導体デバイス３００は、パワーＭＯＳＦＥＴ３１０用に画定される区域と、パワーＭＯＳＦＥＴ３１０に近接するダイオード接続ＭＯＳＦＥＴ３１２用に画定される区域とを含む。
【００１８】
パワーＭＯＳＦＥＴ３１０は、基板３０２の頂部表面上に配置されるゲート誘電体層と、ゲート誘電体層上に配置されるゲートとを含むゲート構造３１４を有する。ゲートは、ゲートの頂部表面に金属シリサイドの任意選択層を有し得る。パワーＭＯＳＦＥＴ３１０は、基板３０２内にパワーＭＯＳＦＥＴゲート構造３１４に隣接して、ｎ型ソース領域３１６を含む。パワーＭＯＳＦＥＴ３１０はさらに、パワーＭＯＳＦＥＴゲート構造３１４に隣接してソース領域３１６とは反対側に、基板３０２内にｎ型の拡張された軽くドープされたドレイン（ＮＬＤＤ）領域３１８を含む。拡張ＮＬＤＤ領域３１８は、ソース領域３１６と同じ平均ドープ密度のｎ型ドレインコンタクト領域３２０を含む。パワーＭＯＳＦＥＴ３１０のｐ型ボディ領域３２２が、基板３０２内に配置され、パワーＭＯＳＦＥＴゲート構造３１４の下の、ソース領域３１６と拡張ＮＬＤＤ領域３１８の間のチャネル領域３２４まで延びる。ソース領域３１６と拡張ＮＬＤＤ領域３１８の間の横方向距離に対応するパワーＭＯＳＦＥＴ３１０の有効ゲート長は、例えば、０．３〜１ミクロンとし得る。ｐ型シンカー３２６が、基板３０２内に配置され、ボディ領域３２２とソースコンタクト層３０４の間で低電気インピーダンス接続を提供する。金属ソースコンタクト層３２８が、基板３０２の底部表面上に配置される。
【００１９】
エッジゲート３３０が、拡張ＮＬＤＤ領域３１８に重なるように基板３０２の上に配置され得る。エッジゲート３３０は、パワーＭＯＳＦＥＴゲート構造３１４と同じ構造を有し得る。
【００２０】
ダイオード接続ＭＯＳＦＥＴ３１２は、パワーＭＯＳＦＥＴゲート構造３１４と同じ層構造を有するゲート構造３３２を有する。軽くドープされた基板３０８は、ダイオード接続ＭＯＳＦＥＴゲート構造３３２の下のチャネル領域３３４まで延在し得、ダイオード接続ＭＯＳＦＥＴ３１２用のボディ領域を提供する。ダイオード接続ＭＯＳＦＥＴ３１２は、基板３０２内に、ダイオード接続ＭＯＳＦＥＴゲート構造３３２に隣接し、且つ、ダイオード接続ＭＯＳＦＥＴゲート構造３３２の相対する側に、ｎ型ドレインＮＬＤＤ領域３３６及びｎ型ソースＮＬＤＤ領域３３８を含む。ドレインＮＬＤＤ領域３３６及びソースＮＬＤＤ領域３３８は、パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域３１８と実質的に等しい平均ドープ密度を有する。ドレインＮＬＤＤ領域３３６はｎ型ドレインコンタクト領域３４０を含み、ソースＮＬＤＤ領域３３８はｎ型ソースコンタクト領域３４２を含む。ドレインコンタクト領域３４０及びソースコンタクト領域３４２はいずれも、パワーＭＯＳＦＥＴソース領域３１６及びパワーＭＯＳＦＥＴドレインコンタクト領域３２０と実質的に等しい平均ドープ密度を有する。ドレインＮＬＤＤ領域３３６及びソースＮＬＤＤ領域３３８は、ドレインＮＬＤＤ領域３３６及びソースＮＬＤＤ領域３３８と軽くドープされた基板３０８との境界におけるｐｎ接合３４４を介してパワーＭＯＳＦＥＴソース領域３１６から電気的に絶縁される。ドレインＮＬＤＤ領域３３６とソースＮＬＤＤ領域３３８の間の横方向距離に対応するダイオード接続ＭＯＳＦＥＴ３１２の有効ゲート長は、例えば、０．５〜２ミクロンとし得る。エッジゲート３３０が、図３に示すように、ダイオード接続ＭＯＳＦＥＴドレインＮＬＤＤ領域３３６に重なり得、且つ、場合によってはダイオード接続ＭＯＳＦＥＴソースＮＬＤＤ領域３３８に重なり得る。
【００２１】
パワーＭＯＳＦＥＴ３１０及びダイオード接続ＭＯＳＦＥＴ３１２の要素を電気的に接続するように金属相互接続が基板３０２の上に配置される。半導体デバイス３００のゲート入力ノード３４６が、ダイオード接続ＭＯＳＦＥＴソースコンタクト領域３４２に直接接続される。半導体デバイス３００のドレイン入力／出力ノード３４８が、パワーＭＯＳＦＥＴドレインコンタクト領域３２０に直接接続される。半導体デバイス３００のソース入力／出力ノード３５０が、ソースコンタクト層３２８に直接接続される。ゲート入力ノード３４６は、シャント抵抗器３５２を介してダイオード接続ＭＯＳＦＥＴゲート構造３３２に接続される。ダイオード接続ＭＯＳＦＥＴゲート構造３３２は、ダイオード接続ＭＯＳＦＥＴのドレインコンタクト領域３４０及びパワーＭＯＳＦＥＴゲート構造３１４に直接接続される。パワーＭＯＳＦＥＴソース領域３１６は、エッジゲート３３０に接続され得る。或いは、エッジゲート３３０は、別個の電圧源によってバイアスされ得る。ソース領域３１６は、ソースコンタクト金属３５８がボディ領域３２２に及びソース領域３１６に電気的に接続されるように、図３に示すように窪ませ得る。ソースコンタクト金属３５８は、パワーＭＯＳＦＥＴソース領域３１６の上、及びパワーＭＯＳＦＥＴのゲート構造３１４、エッジゲート３３０、及び誘電体層によって分離されるパワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域３１８の上に延在し得、フィールドプレート構造を形成する。フィールドプレートは、遮蔽電極として動作し得、ドレイン入力／出力ノード３４８からゲート入力ノード３４６を切り離す。これは、ドレイン入力／出力ノード３４８に正のバイアスが印加されるときＮＬＤＤ領域を空乏状態にする助けともなり得、パワーＭＯＳＦＥＴ３１０のホットキャリアの信頼性が有利に向上させる。
【００２２】
ダイオード接続ＭＯＳＦＥＴのドレインコンタクト領域３４０及びソースコンタクト領域３４２の下の軽くドープされた基板３０８内の、ダイオード接続ＭＯＳＦＥＴドレインＮＬＤＤ領域３３６の下側境界において及びソースＮＬＤＤ領域３３８の下側境界において、任意選択のｐ型の濃くドープされた絶縁破壊（ｂｒｅａｋｄｏｗｎ）層３５４を形成することによって半導体デバイス３００の性能が増強され得る。絶縁破壊層３５４の平均ドープ密度は、境界におけるｐｎ接合の所望の絶縁破壊電圧がダイオード接続ＭＯＳＦＥＴゲート誘電体層の絶縁破壊電圧の大きさよりも小さくなるように選択される。例えば、平均ドープ密度が５×１０１７ｃｍ−３よりも高いと、ダイオード接続ＭＯＳＦＥＴの、絶縁破壊層３５４に隣接するドレインＮＬＤＤ領域３３６及びソースＮＬＤＤ領域３３８のドープ密度によって決まる絶縁破壊電圧が有利に提供される。半導体デバイス３００のオペレーション中、絶縁破壊層３５４によって誘起される接合絶縁破壊により、電圧過渡損傷及び静電気放電（ＥＳＤ）損傷からパワーＭＯＳＦＥＴゲート誘電体層が望ましく保護される。パワーＭＯＳＦＥＴ３１０の非クランプ誘導性スイッチング（ＵＩＳ）能力を向上させるため、浅いｐ型絶縁破壊層３５６が、パワーＭＯＳＦＥＴソース領域３１６の直下に配置されてもよい。
【００２３】
図４Ａ〜図４Ｇは、図３の半導体デバイスを連続した製作段階で示す。
【００２４】
図４Ａを参照すると、半導体デバイス３００はｐ型シリコン基板３０２で開始される。基板３０２は、基板３０２の底部表面に濃くドープされたｐ型ソースコンタクト層３０４を含む。ソースコンタクト層３０４は、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の平均ドープ密度を有し得る。５×１０１４ｃｍ−３〜５×１０１６ｃｍ−３の平均ドープ密度を有する基板３０２の頂部表面に、厚さが０．５〜１０ミクロンの軽くドープされたｐ型基板層３０８が、例えば、エピタキシャルプロセスによって形成され得る。
【００２５】
後続の深いウェル注入プロセスの間基板３０２の頂部表面を保護するように基板３０２の上にスクリーン酸化物３６０の層が形成される。スクリーン酸化物３６０は、２０〜１００ナノメートルの二酸化シリコンを含み得、基板３０２の頂部表面の熱酸化によって、又はテトラエトキシシラン（ＴＥＯＳ）の分解によって形成され得る。
【００２６】
深いブランケットｐ型注入プロセス３６２が実施され、このプロセスにおいて、ホウ素などのｐ型ドーパントが、例えば、３×１０１２ｃｍ−２〜３×１０１３ｃｍ−２のドーズ量で、数百ｋｅＶ〜１ＭｅＶ超のエネルギーで、基板３０２にイオン注入される。後続のウェルアニールプロセスにより、例えば、３０分間８００℃の炉アニールで、基板３０２が加熱されて、平均ドープ密度が例えば２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の深いｐ型層３０６を形成する。
【００２７】
図４Ｂを参照すると、パワーＭＯＳＦＥＴゲート構造３１４、エッジゲート３３０、及びダイオード接続ＭＯＳＦＥＴゲート構造３３２が、基板３０２上に形成される。パワーＭＯＳＦＥＴゲート構造３１４及びダイオード接続ＭＯＳＦＥＴゲート構造３３２、並びに場合によってはエッジゲート３３０のゲート誘電体層は、二酸化シリコン、シリコン酸化窒化物、ハフニウム酸化物、ハフニウムシリケート、ハフニウムシリコン酸化窒化物、ジルコニウム酸化物、ジルコニウムシリケート、ジルコニウムシリコン酸化窒化物、上記材料の組合せ、又は他の絶縁材料の１つ又は複数の層とし得る。ゲート誘電体層は、５００℃〜８００℃の温度の窒素含有プラズマ又は窒素含有雰囲気ガスへの露出の結果として窒素を含み得る。ゲート誘電体層は、例えば、１２ボルトでのオペレーションに対応するために３５〜４０ナノメートルの厚さとし得る。ゲート誘電体層は、例えば、熱酸化、酸化物層のプラズマ窒化、及び／又は原子層堆積（ＡＬＤ）による誘電体材料堆積などの様々なゲート誘電体形成プロセスのいずれかによって形成され得る。エッジゲート３３０用に画定される区域にはより厚い誘電体層が形成されてもよい。
【００２８】
ゲート誘電体層上にゲート材料の層が形成される。ゲート材料は、厚さが５０〜３００ナノメートルの多結晶シリコン、厚さが５０〜２００ナノメートルのチタン窒化物、厚さが５０〜２００ナノメートルのタングステンシリサイド、又はＭＯＳＦＥＴゲートに適した他の導電材料を含み得る。ゲートエッチングマスクを形成するための後続のフォトリソグラフィーステップが改善されるように、反射防止層、例えば、５０〜５００ナノメートルのシリコン酸化窒化物、がゲート材料の層の上に形成され得る。ゲートエッチングマスクは、パワーＭＯＳＦＥＴゲート構造３１４、エッジゲート３３０、及びダイオード接続ＭＯＳＦＥＴゲート構造３３２用に画定される区域を覆うようにゲート層の上に形成される。ゲートマスクによって露出された区域のゲート材料を除去してゲートを形成するゲートエッチングプロセスが実施される。頂部表面にポリシリコンの層を有するゲート材料の場合、金属シリサイドの任意選択層が、ゲートの頂部表面において及び基板３０２の頂部表面において露出されたシリコンに形成され得る。これは、チタン、コバルト、又はニッケルなどの金属の層を半導体デバイス３００の既存の頂部表面上に堆積すること、半導体デバイス３００を加熱してこの金属の一部をゲート及び基板３０２の露出されたシリコンと反応させること、及び未反応金属を選択的に除去することによって行われる。選択的除去は、通常は、酸と過酸化水素の混合物を含むウェットエッチャントに半導体デバイス３００を晒すことによって成される。
【００２９】
図４Ｃを参照すると、ｐ型ボディ領域３２２用の区域が露出されるようにボディ注入マスク３６４が基板３０２の上に形成される。ボディ領域注入プロセス３６６が実施され、このプロセスにおいて、ホウ素などのｐ型ドーパントが、例えば、２×１０１３ｃｍ−２〜２×１０１４ｃｍ−２のドーズ量で、２０ｋｅＶ〜２００ｋｅＶのエネルギーで、基板３０２にイオン注入される。ボディ領域注入プロセス３６６が完了した後、ボディ注入マスク３６４が除去される。注入されたドーパントは、例えば３０分間の１０００℃の炉アニールなどの、後続のアニールにより活性化され拡散されて、例示の平均ドープ密度が１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３のボディ領域３２２が形成される。
【００３０】
図４Ｄを参照すると、ブランケットＮＬＤＤ注入プロセス３６８が実施され、このプロセスにおいて、リンなどのｎ型ドーパントが、例えば、２×１０１２ｃｍ−２〜２×１０１３ｃｍ−２のドーズ量で、５０ｋｅＶ〜５００ｋｅＶのエネルギーで、基板にイオン注入される。注入されたドーパントは、例えば１０分間１０００℃の、任意選択の後続の熱アニールにより活性化され拡散されて、パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域３１８、ダイオード接続ＭＯＳＦＥＴドレインＮＬＤＤ領域３３６、及びダイオード接続ＭＯＳＦＥＴソースＮＬＤＤ領域３３８が、１×１０１６ｃｍ−３〜４×１０１７ｃｍ−３の例示の平均ドープ密度で形成される。任意選択の誘電体ゲート側壁スペーサ３７０が、パワーＭＯＳＦＥＴゲート構造３１４、エッジゲート３３０、及びダイオード接続ＭＯＳＦＥＴゲート構造３３２の横方向表面上に、例えば、シリコン窒化物又は二酸化シリコンなどの誘電体材料のコンフォーマル層をゲートの上に堆積させること、及び異方性エッチングプロセスを実施してゲートの頂部表面及び基板の頂部表面から誘電体材料を除去することによって形成され得、ゲート構造３１４及び３３２並びにエッジゲート３３０に接するゲート側壁スペーサ３７０が残る。
【００３１】
図４Ｅを参照すると、パワーＭＯＳＦＥＴソース領域３１６、ダイオード接続ＭＯＳＦＥＴドレインコンタクト領域３４０、及びダイオード接続ＭＯＳＦＥＴソースコンタクト領域３４２用に画定される区域が露出されるように、半導体デバイス３００の上にｎチャネルコンタクト注入マスク３７２が形成される。リン、ヒ素、及び場合によってはアンチモンなどのｎ型ドーパントが基板３０２にイオン注入されるｎチャネルコンタクト注入プロセス３７４が実施される。絶縁破壊層３５４を形成する場合、絶縁破壊層３５４は、ｎチャネルコンタクト注入マスク３７２を用いてｐ型絶縁破壊層注入プロセス３７６によって形成され得る。絶縁破壊層注入プロセス３７６では、パワーＭＯＳＦＥＴソース領域３１６、ダイオード接続ＭＯＳＦＥＴドレインコンタクト領域３４０、及びダイオード接続ＭＯＳＦＥＴソースコンタクト領域３４２の下側境界において、ホウ素などのｐ型ドーパントが基板３０２に注入される。ｎチャネルコンタクト注入プロセス３７４が完了した後、ｎチャネルコンタクト注入マスク３７２が除去される。続いて、注入されたドーパントを活性化及び拡散するように、及びパワーＭＯＳＦＥＴソース領域３１６、ダイオード接続ＭＯＳＦＥＴドレインコンタクト領域３４０、及びダイオード接続ＭＯＳＦＥＴソースコンタクト領域３４２を５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３の例示の平均ドープ密度で形成するように基板３０２を加熱する熱アニールオペレーションが実施される。熱アニールは、例えば、１０００℃で１０分間とし得る。
【００３２】
図４Ｆを参照すると、パワーＭＯＳＦＥＴソース領域３１６が露出されるように半導体デバイス３００の上に浅いｐ型層マスク３７８が形成される。浅いｐ型層注入プロセス３８０が実施され、このプロセスにおいて、パワーＭＯＳＦＥＴソース領域３１６の底部境界においてホウ素などのｐ型ドーパントが基板３０２にイオン注入される。浅いｐ型層注入プロセス３８０が完了した後、浅いｐ型層マスク３７８が除去される。浅いｐ型層注入プロセス３８０の注入されたｐ型ドーパントは、後続のアニールにより活性化されて浅いｐ型層３５６が形成される。
【００３３】
図４Ｇを参照すると、パワーＭＯＳＦＥＴソース領域３１６の一部が露出されるように、半導体デバイス３００の上にシンカー注入マスク３８２が形成される。パワーＭＯＳＦＥＴソース領域３１６の下のｐ型半導体材料、例えば浅いｐ型層３５６、が露出されるように、シンカー注入マスク３８２によって露出された区域において基板３０２から材料が除去される。シンカー注入プロセス３８４が実施され、このプロセスにおいて、ホウ素などのｐ型ドーパントが、例えば、５×１０１３ｃｍ−２〜５×１０１４ｃｍ−２のドーズ量で、絶縁破壊層３５４とソースコンタクト層３０４との間の軽くドープされた基板層３０８にイオン注入される。シンカー注入プロセス３８４が完了した後、シンカー注入マスク３８２が除去される。続いて、注入されたドーパントを活性化及び拡散するように、及びシンカー３２６を形成するように基板３０２を加熱する熱アニールオペレーションが実施される。熱アニールは、例えば、１０００℃で１０分間とし得る。シンカー３２６の平均ドープ密度は、例えば、５×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の平均ドープ密度とし得る。
【００３４】
続いて、パワーＭＯＳＦＥＴのドレインコンタクト領域３２０がＮＬＤＤ領域３１８に形成される。図３を参照して説明した金属相互接続が形成される。例えばバックグラインドによって、基板３０２の一部が底部から除去されて、半導体デバイス３００が薄くされる。図３の金属ソースコンタクト層３２８が、薄くされた基板３０２の底部表面上に形成されて、図３に示す完成した半導体デバイス３００が形成される。
【００３５】
図５は、並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続され、ドレインが下になるように構成される、垂直ｎチャネルパワーＭＯＳＦＥＴを示す。半導体デバイスの要素の極性を適切に変更することによってｐチャネル型が実現され得ることを理解されたい。
【００３６】
半導体デバイス５００が、ｎ型半導体基板５０２の中及びその上に形成される。基板５０２の底部表面に重くドープされたｎ型ドレインコンタクト層５０４を含み、基板５０２の頂部表面に０．５〜１０ミクロンの軽くドープされたｎ型半導体材料５０６がある。ドレインコンタクト層５０４と軽くドープされた基板材料５０６との間にｎ型シンカー層５９８が配置される。シンカー層５９８は、ドレインコンタクト層５０４のドープ密度と軽くドープされた基板材料５０６のドープ密度との間の平均ドープ密度を有する。半導体デバイス５００は、パワーＭＯＳＦＥＴ５１０用に画定される区域と、パワーＭＯＳＦＥＴ５１０に近接するダイオード接続ＭＯＳＦＥＴ５１２用に画定される区域とを含む。
【００３７】
ダイオード接続ＭＯＳＦＥＴ５１２は、図３のダイオード接続ＭＯＳＦＥＴゲート構造３３２と同じ層構造を有するゲート構造５３２を有する。ダイオード接続ＭＯＳＦＥＴ５１２は、ダイオード接続ＭＯＳＦＥＴゲート構造５３２に隣接し、且つ、ダイオード接続ＭＯＳＦＥＴゲート構造５３２の相対する側に、ｎ型ドレインＮＬＤＤ領域５３６及びｎ型ソースＮＬＤＤ領域５３８を含む。ドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８は、第１のｐ型ボディ領域５８８に含まれ、第１のｐ型ボディ領域５８８は、ダイオード接続ＭＯＳＦＥＴゲート構造５３２の下の基板５０２の頂部表面においてチャネル領域５３４まで延びる。ドレインＮＬＤＤ領域５３６はｎ型ドレインコンタクト領域５４０を含み、ソースＮＬＤＤ領域５３８はｎ型ソースコンタクト領域５４２を含む。ドレインＮＬＤＤ領域５３６とソースＮＬＤＤ領域５３８の間の横方向距離に対応するダイオード接続ＭＯＳＦＥＴ５１２の有効ゲート長は、例えば、０．５〜２ミクロンとし得る。第２のｐ型ボディ領域５２２が、第１のボディ領域５８８に接し且つ電気的に接続されて、基板５０２に配置される。ｐ型ボディコンタクト領域５９０が第２のボディ領域５２２に配置されて、第１のボディ領域５８８及び第２のボディ領域５２２への電気的接続を提供する。
【００３８】
パワーＭＯＳＦＥＴ５１０は、ダイオード接続ＭＯＳＦＥＴゲート構造５３２と同じ層構造を備えたゲート構造５１４を有する。パワーＭＯＳＦＥＴ５１０は、基板５０２内にパワーＭＯＳＦＥＴゲート構造５１４に隣接して、ｎ型ソース領域５１６を含む。パワーＭＯＳＦＥＴソース領域５１６は、ダイオード接続ＭＯＳＦＥＴのドレインコンタクト領域５４０及びソースコンタクト領域５４２と実質的に等しい平均ドープ密度を有する。パワーＭＯＳＦＥＴ５１０はさらに、基板５０２内にパワーＭＯＳＦＥＴゲート構造５１４に隣接しソースコンタクト領域５１６とは反対側に、ｎ型拡張ＮＬＤＤ領域５１８を含む。パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域５１８は、ダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８と実質的に等しい平均ドープ密度を有する。第２のボディ領域５２２の一部が、パワーＭＯＳＦＥＴ５１０に配置され、パワーＭＯＳＦＥＴゲート構造５１４の下のチャネル領域５２４まで延び、拡張ＮＬＤＤ領域５１８に接し、ソース領域５１６を取り囲みそれを隔離する。ｐ型ボディコンタクト領域５９０の一例が、パワーＭＯＳＦＥＴ５１０内の第２のボディ領域５２２の一部に、パワーＭＯＳＦＥＴソース領域５１６に隣接して配置される。ソース領域５１６と拡張ＮＬＤＤ領域５１８の間の横方向距離に対応するパワーＭＯＳＦＥＴ５１０の有効ゲート長は、例えば、０．３〜１ミクロンとし得る。拡張ＮＬＤＤ領域５１８は、軽くドープされたｎ型基板材料５０６を介してドレインコンタクト層５０４に電気的に接続される。基板５０２の底部表面上に金属ドレインコンタクト層５３０が配置される。
【００３９】
ダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８は、ダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８と第１のボディ領域５８８との境界においてｐｎ接合５４４を介してパワーＭＯＳＦＥＴドレインコンタクト層５０４から電気的に絶縁される。第１のボディ領域５８８は、パワーＭＯＳＦＥＴ５１０の第２のボディ領域５２２の部分に電気的に接続される。本実施形態の一態様では、第１のボディ領域５８８は、基板５０２内のｐ型領域の連続セグメントを介してパワーＭＯＳＦＥＴボディ領域５２２に電気的に接続され得る。別の態様では、第１のボディ領域５８８は、半導体デバイス５００の基板５０２の上の金属相互接続を介してパワーＭＯＳＦＥＴボディ領域５２２に電気的に接続され得る。
【００４０】
誘電体キャップ層５７０が基板５０２の上に形成される。誘電体キャップ層５７０は、パワーＭＯＳＦＥＴゲート構造５１４及びダイオード接続ＭＯＳＦＥＴゲート構造５３２に接するゲート側壁スペーサを含み得る。ｐ型ボディコンタクト領域５９０への電気的接続は基板５０２内に窪ませることができ、これらの窪みに金属シリサイドが配置され得る。金属シリサイドを形成するために場合によって用いられる金属層５９２が、パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域５１８の上に延び、且つ、ダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８と第１のボディ領域５８８との間の境界の上に延びる。金属層５９２及び誘電体キャップ層５７０の上に中間レベル誘電体（ＩＬＤ）層５９４が配置される。ＩＬＤ層５９４を介してボディコンタクト５９６が配置されて、ｐ型ボディコンタクト領域５９０への電気的接続がなされる。ＩＬＤ層５９４を介してソース／ドレインコンタクト５９８が配置されて、ダイオード接続ＭＯＳＦＥＴのドレインコンタクト領域５４０及びソースコンタクト領域５４２への電気的接続がなされる。
【００４１】
金属相互接続が基板５０２の上に配置されて、パワーＭＯＳＦＥＴ５１０及びダイオード接続ＭＯＳＦＥＴ５１２の要素が電気的に接続される。半導体デバイス５００のゲート入力ノード５４８が、ソース／ドレインコンタクト６０２を介してダイオード接続ＭＯＳＦＥＴドレインコンタクト領域５４０に電気的に結合される。半導体デバイス５００のソース入力／出力ノード５５０が、ボディコンタクト６００を介してパワーＭＯＳＦＥＴソース領域５１６に電気的に結合される。半導体デバイス５００のドレイン入力／出力ノード５５２が、ドレインコンタクト層５３０に直接接続される。ゲート入力ノード５４８は、シャント抵抗器５５４を介してダイオード接続ＭＯＳＦＥＴゲート構造５３２に接続される。ダイオード接続ＭＯＳＦＥＴゲート構造５３２は、ダイオード接続ＭＯＳＦＥＴソースコンタクト領域５４２及びパワーＭＯＳＦＥＴゲート構造５１４に電気的に結合される。ソース入力／出力ノード５５０は、１つ又は複数のボディコンタクト６００を介して第２のボディ領域５２２に電気的に結合される。
【００４２】
図６Ａ〜図６Ｋは、図５の半導体デバイスを、連続した製作段階で示す。図６Ａを参照すると、半導体デバイス５００はｎ型シリコン基板５０２で開始される。基板５０２は、基板５０２の底部表面に重くドープされたｎ型ドレインコンタクト層５０４を含む。ドレインコンタクト層５０４は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３の平均ドープ密度を有し得る。１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の平均ドープ密度を有する基板５０２の頂部表面において、厚さが０．５〜１０ミクロンの軽くドープされたｎ型基板層５０６が、例えばエピタキシャルプロセスによって、形成され得る。
【００４３】
ｎ型シンカー注入プロセス５９４が実施され、このプロセスにおいて、リンなどのｎ型ドーパントが、例えば２×１０１２ｃｍ−２〜２×１０１３ｃｍ−２のドーズ量で、２００ｋｅＶ〜１２００ｋｅＶのエネルギーで、パワーＭＯＳＦＥＴ５１０区域及びダイオード接続ＭＯＳＦＥＴ５１２区域において、軽くドープされた基板層５０６とドレインコンタクト層５０４と間の境界に近接して、基板５０２にイオン注入される。シンカー注入プロセス５９６は、ブランケット注入とすることもできるし、又はパワーＭＯＳＦＥＴ５１０区域及びダイオード接続ＭＯＳＦＥＴ５１２区域の外側の区域ではシンカードーパントを遮蔽するシンカー注入マスクによってマスクされてもよい。注入されたドーパントは、例えば３０分間８５０℃の、後続の熱アニールにより活性化され拡散されて、ｎ型シンカー層５９６が形成される。
【００４４】
図６Ｂを参照すると、パワーＭＯＳＦＥＴゲート構造５１４及びダイオード接続ＭＯＳＦＥＴゲート構造５３２が基板５０２上に、例えば図４Ｆを参照して説明したように、形成される。図示しない任意選択のフィールドプレート要素が、パワーＭＯＳＦＥＴゲート構造５１４及びダイオード接続ＭＯＳＦＥＴゲート構造５３２と同時に形成され得る。
【００４５】
図６Ｃを参照すると、ダイオード接続ＭＯＳＦＥＴ５１２内の、第１のボディ領域５８８用に画定される区域が露出されるように、半導体デバイス５００の上に第１のｐ型ボディ注入マスク５９８が形成される。第１のｐ型ボディ注入プロセス６００が実施され、このプロセスにおいて、ホウ素などのｐ型ドーパントが、例えば、２×１０１２ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で、４０ｋｅＶ〜５００ｋｅＶのエネルギーで、基板５０２にイオン注入される。第１のＮＬＤＤ注入プロセス６０８が実施され、このプロセスにおいて、リンなどのｎ型ドーパントが、例えば、２×１０１２ｃｍ−２〜２×１０１３ｃｍ−２のドーズ量で、４０ｋｅＶ〜３００ｋｅＶのエネルギーで、第１のボディ注入マスク５９８を用いて、基板にイオン注入される。ｐ型コンタクト注入プロセス６００及び第１のＮＬＤＤ注入プロセス６０２が完了した後、ｐ型コンタクト注入マスク５９８が除去される。注入されたドーパントは、例えば２０分間１０００℃の、任意選択の後続のアニールにより活性化され拡散されて、例示の平均ドープ密度が５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の第１のボディ領域５８８が形成され、例示の平均ドープ密度が５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３のダイオード接続ＭＯＳＦＥＴドレインＮＬＤＤ領域５３６及びダイオード接続ＭＯＳＦＥＴソースＮＬＤＤ領域５３８が形成される。
【００４６】
図６Ｄを参照すると、ダイオード接続ＭＯＳＦＥＴ５１２及びパワーＭＯＳＦＥＴ５１０の、第２のボディ領域５２２用に画定される区域が露出されるように、半導体デバイス５００の上に第２のｐ型ボディマスク５６２が形成される。第２のｐ型ボディ注入プロセス５６４が実施され、このプロセスにおいて、ホウ素などのｐ型ドーパントが、例えば、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量で、４０ｋｅＶ〜８００ｋｅＶのエネルギーで、基板５０２にイオン注入される。第２のボディ注入プロセス５６４が完了した後、第２のボディマスク５６２が除去される。注入されたドーパントは、後続の熱アニールにより活性化され拡散されて、例示の平均ドープ密度が２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の第２のボディ領域５２２が形成される。第２のボディ領域５２２を形成するアニールは、第１のボディ領域５８８を形成するための図６Ｃを参照して説明したアニールと同時に実施され得る。
【００４７】
図６Ｅを参照すると、第２のブランケットＮＬＤＤ注入プロセス５６６が実施され、このプロセスにおいて、リンなどのｎ型ドーパントが、例えば、５×１０１１ｃｍ−２〜４×１０１３ｃｍ−２のドーズ量で、４０ｋｅＶ〜２００ｋｅＶのエネルギーで、基板にイオン注入される。注入されたドーパントは、例えば３０秒間１０００度の急速熱処理（ＲＴＰ）アニールなどの、任意選択の後続の熱アニールにより活性化されて、例示の平均ドープ密度が１×１０１６ｃｍ−３〜５×１０１７ｃｍ−３のパワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域５１８が形成される。
【００４８】
図６Ｆを参照すると、基板５０２及びパワーＭＯＳＦＥＴゲート構造５１４並びにダイオード接続ＭＯＳＦＥＴゲート構造５３２の上に誘電体キャップ層５７０が形成される。誘電体キャップ層５７０は、図４Ｄを参照して説明したように誘電体側壁スペーサを含み得る。誘電体キャップ層５７０は、ＴＥＯＳを用いてプラズマ増強化学気相成長（ＰＥＣＶＤ）プロセスによって形成される、例えば厚さ５０〜２００ナノメートルの、二酸化シリコンの層を含み得る。
【００４９】
図６Ｇを参照すると、パワーＭＯＳＦＥＴソース領域５１６用に画定される区域が露出されるように、半導体デバイス５００の上にパワーＭＯＳＦＥＴソースコンタクト注入マスク５７２が形成される。パワーＭＯＳＦＥＴソースコンタクト注入プロセス５７４が実施され、このプロセスにおいて、リン、ヒ素、及び場合によってはアンチモンなどのｎ型ドーパントが、誘電体キャップ層５７０を介して基板５０２にイオン注入される。パワーＭＯＳＦＥＴソースコンタクト注入プロセス５７４が完了した後、パワーＭＯＳＦＥＴソースコンタクト注入マスク５７２が除去される。続いて、注入されたドーパントを活性化及び拡散するように、及び例示の平均ドープ密度が５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のパワーＭＯＳＦＥＴソース領域５１６を形成するように基板５０２を加熱する、炉アニールなどの、アニールオペレーションが実施される。このアニールは、例えば、１０５０℃で１０分間とし得る。
【００５０】
図６Ｈを参照すると、ボディコンタクト領域５９０用に画定される区域が露出されるように、半導体デバイス５００の上にｐ型コンタクト注入マスク５７６が形成される。ボディコンタクトエッチングプロセスが実施されて、誘電体キャップ層５７０が除去され、基板５０２からコンタクト注入マスク５７６によって露出される区域における材料が除去される。ｎ型コンタクト注入プロセス５７８が実施され、このプロセスにおいて、ホウ素及び／又はＢＦ２並びに場合によってはガリウムなどのｐ型ドーパントが、基板５０２にイオン注入される。ｐ型コンタクト注入プロセス５７８が完了した後、ｐ型コンタクト注入マスク５７６が除去される。続いて、注入されたドーパントを活性化するように、及び例示の平均ドープ密度が５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のボディコンタクト領域５９０を形成するように基板５０２を加熱するアニールオペレーションが実施される。このアニールは、図６Ｄを参照して説明したｎチャネルコンタクトアニールプロセスと同時に実施され得る。
【００５１】
図６Ｉを参照すると、誘電体キャップ層５７０の上に、且つ、図６Ｈを参照して説明したエッチングされた区域に金属層５９２が形成されて、ボディコンタクト領域５９０との電気的接触がなされる。金属層５９２は、例えば、チタン及びチタン窒化物を含み得る。基板５０２及び金属層５９２は、例えばＲＴＰプロセスを用いて、加熱されて、金属層５９２がボディコンタクト領域５９０の露出されたシリコンと反応して、金属シリサイドが形成される。金属シリサイドは、金属層５９２とボディコンタクト領域５９０の間の電気的インピーダンスを望ましく低減する。最終的な金属層５９２用の区域を覆うように、金属層５９２の上に金属エッチングマスク６０４が形成される。金属エッチングプロセスが実施されて、金属エッチングマスク６１０によって露出された区域内の金属層５９２が除去される。金属エッチングプロセスが完了した後、金属エッチングマスク６０４が除去される。
【００５２】
図６Ｊを参照すると、金属層５９２及び誘電体キャップ層５７０の上にＩＬＤ層５９４が形成される。ＩＬＤ層５９４は、例えば５０〜２００ナノメートルの厚さとし得、ＰＥＣＶＤによって形成される二酸化シリコン及び／又はシリコン窒化物の１つ又は複数の層を含み得る。図５を参照して説明したボディコンタクト６００及びソース／ドレインコンタクト６０２用の区域が露出されるように、ＩＬＤ層５９４の上にコンタクトエッチングマスク６０６が形成される。コンタクトエッチングプロセスが実施されて、ＩＬＤ層５９４及び誘電体キャップ層５７０から材料が除去されて、ボディコンタクト領域５９０の上の金属層５９２を露出させ、ダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８内の基板５０２を露出させるコンタクトホールが形成される。ダイオード接続ソース／ドレインコンタクト注入プロセス６０８が実施されて、コンタクトホールによって露出されたダイオード接続ＭＯＳＦＥＴのドレインＮＬＤＤ領域５３６及びソースＮＬＤＤ領域５３８における基板５０２にヒ素などのｎ型ドーパントが注入される。ダイオード接続ソース／ドレインコンタクト注入プロセス６１４が完了した後、コンタクトエッチングマスク６０６が除去される。続いて、注入されたドーパントを活性化するように、及び例示の平均ドープ密度が５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のダイオード接続ＭＯＳＦＥＴのドレインコンタクト領域５４０及びソースコンタクト領域５４２を形成するように基板５０２を加熱する、ＲＴＰツールにおけるスパイクアニールなどの、アニールオペレーションが実施される。このアニールは、例えば、６０秒間１０００℃のＲＴＰアニールとし得る。
【００５３】
図６Ｋを参照すると、コンタクトホール内にボディコンタクト６００及びソース／ドレインコンタクト６０２が形成される。コンタクト６００及び５９８は、例えば、コンタクトホールを、チタンライナ又はチタン／チタン窒化物デュアルライナなどのコンタクトライナ金属、及び典型的にはタングステンであるコンタクト充填金属で充填し、その後、既知のエッチング及び／又は化学機械研磨（ＣＭＰ）法を用いて、ＩＬＤ層５９４の頂部表面からコンタクト充填金属を除去することによって形成され得る。
【００５４】
続いて、図５を参照して説明した金属相互接続が形成される。基板５０２の一部が底部から、例えばバックグラインドによって、除去されて、半導体デバイス５００が薄くされる。薄くされた基板５０２の底部表面上に図５の金属ドレインコンタクト層５３０が形成されて、図５に示す完成した半導体デバイス５００が形成される。
【００５５】
図７は、並列のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続される横方向ｎチャネルパワーＭＯＳＦＥＴを含む半導体デバイスを示す。半導体デバイスの要素の極性を適切に変更することによってｐチャネル型が実現され得ることを理解されたい。
【００５６】
半導体デバイス７００が、例えば単結晶シリコンウェハとし得るｐ型半導体基板７０２の中およびその上に形成される。ｐ型半導体基板７０２は、図７に示すように、場合によっては、重くドープされたベース領域７０４を有し、基板７０２の頂部表面に軽くドープされたエピタキシャル層７０６を含む。或いは、基板７０２は、実質的に均一なドープ密度の、均質なｐ型単結晶シリコンウェハとし得る。半導体デバイス７００を形成するために適切な他の基板構成も本実施形態の範囲に含まれる。半導体デバイス７００は、パワーＭＯＳＦＥＴ７１０用に画定される区域と、パワーＭＯＳＦＥＴ７１０に近接するダイオード接続ＭＯＳＦＥＴ７１２用に画定される区域とを含む。図７に示すように、パワーＭＯＳＦＥＴ７１０及びダイオード接続ＭＯＳＦＥＴ７１２用のボディ領域を提供するように、基板７０２にｐ型ボディ領域７２２が配置される。或いは、別々のｐ型ボディ領域が、パワーＭＯＳＦＥＴ７１０及びダイオード接続ＭＯＳＦＥＴ７１２に配置され得、これらＭＯＳＦＥＴは別々にバイアスされ得る。ボディ領域７２２は、ｐ型ボディコンタクト領域７２６を含み得る。
【００５７】
パワーＭＯＳＦＥＴ７１０は、図３を参照して説明したようなゲート構造７１４を有する。ゲート構造７１４は、基板７０２上に、ボディ領域７２２内の基板７０２の頂部表面においてチャネル領域７２４の上に配置される。パワーＭＯＳＦＥＴ７１０は、パワーＭＯＳＦＥＴゲート構造７１４に隣接して基板７０２内にｎ型ソース領域７１６を含む。パワーＭＯＳＦＥＴ７１０はさらに、基板７０２内にパワーＭＯＳＦＥＴゲート構造７１４に隣接してソース領域７１６とは反対側に、ｎ型拡張ＮＬＤＤ領域７１８を含む。拡張ＮＬＤＤ領域７１８は、ソース領域７１６と同じ平均ドープ密度のｎ型ドレインコンタクト領域７２０を含む。ソース領域７１６と拡張ＮＬＤＤ領域７１８の間の横方向距離に対応するパワーＭＯＳＦＥＴ７１０の有効ゲート長は、例えば、０．３〜１ミクロンとし得る。
【００５８】
任意選択のエッジゲート７３２が、ボディ領域７２２の境界に重なるように基板７０２の上に配置され得る。任意選択のフィールドプレート７３４が、パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域７１８の上に形成され得る。フィールドプレート７３４は、例えば、図３を参照して説明したように、パワーＭＯＳＦＥＴソース領域７１６上に拡張ソースコンタクト金属によって形成され得る。
【００５９】
ダイオード接続ＭＯＳＦＥＴ７１２は、パワーＭＯＳＦＥＴゲート構造７１４と同じ層構造を有するゲート構造７３６を有する。軽くドープされた基板７０６は、ダイオード接続ＭＯＳＦＥＴ７１２用のボディ領域が提供されるようにダイオード接続ＭＯＳＦＥＴゲート構造７３６の下のチャネル領域７３８に延在し得る。或いは、図７に示すように、ボディ領域７２２は、ダイオード接続ＭＯＳＦＥＴのボディ領域が提供されるように、ダイオード接続ＭＯＳＦＥＴ７１２内に延在し得る。ダイオード接続ＭＯＳＦＥＴ７１２は、基板７０２内に、ダイオード接続ＭＯＳＦＥＴゲート構造７３６に隣接し、且つ、ダイオード接続ＭＯＳＦＥＴゲート構造７３６の相対する側に、ｎ型ソースＮＬＤＤ領域７４０及びｎ型ドレインＮＬＤＤ領域７４２を含む。ソースＮＬＤＤ領域７４０及びドレインＮＬＤＤ領域７４２は、パワーＭＯＳＦＥＴ拡張ＮＬＤＤ領域７１８と実質的に等しい平均ドープ密度を有する。ソースＮＬＤＤ領域７４０はｎ型ソースコンタクト領域７４４を含み、ドレインＮＬＤＤ領域７４２はｎ型ドレインコンタクト領域７４６を含む。ソースコンタクト領域７４４及びドレインコンタクト領域７４６はいずれも、パワーＭＯＳＦＥＴソース領域７１６及びパワーＭＯＳＦＥＴドレインコンタクト領域７２０と実質的に等しい平均ドープ密度を有する。ソースＮＬＤＤ領域７４０及びドレインＮＬＤＤ領域７４２は、ソースＮＬＤＤ領域７４０及びドレインＮＬＤＤ領域７４２とボディ領域７２２との境界のｐｎ接合を介してパワーＭＯＳＦＥＴソース領域７１６から電気的に絶縁される。ソースＮＬＤＤ領域７４０とドレインＮＬＤＤ領域７４２の間の横方向距離に対応するダイオード接続ＭＯＳＦＥＴ７１２の有効ゲート長は、例えば、０．５〜２ミクロンとし得る。フィールドプレート７３２が、図７に示すように、ダイオード接続ＭＯＳＦＥＴソースＮＬＤＤ領域７４０に重なり得、場合によってはダイオード接続ＭＯＳＦＥＴドレインＮＬＤＤ領域７４２に重なり得る。
【００６０】
金属相互接続が基板７０２の上に配置されて、パワーＭＯＳＦＥＴ７１０及びダイオード接続ＭＯＳＦＥＴ７１２の要素が電気的に接続される。半導体デバイス７００のゲート入力ノード７４８が、ダイオード接続ＭＯＳＦＥＴドレインコンタクト領域７４６に直接接続される。半導体デバイス７００のドレイン入力／出力ノード７５０が、パワーＭＯＳＦＥＴドレインコンタクト領域７２０に直接接続される。半導体デバイス７００のソース入力／出力ノード７５２が、パワーＭＯＳＦＥＴソース領域７１６に直接接続される。ゲート入力ノード７４８は、シャント抵抗器７５４を介してダイオード接続ＭＯＳＦＥＴゲート構造７３６に接続される。ダイオード接続ＭＯＳＦＥＴゲート構造７３６は、ダイオード接続ＭＯＳＦＥＴソースコンタクト領域７４４及びゲート構造７１４に直接接続される。パワーＭＯＳＦＥＴソース領域７１６は、ボディコンタクト領域７２６に接続され、且つ、フィールドプレート７３２に接続され得る。或いは、フィールドプレート７３２は、別個の電圧源によってバイアスされ得る。
【００６１】
図８は、並列の複数のシャント抵抗器とダイオード接続ＭＯＳＦＥＴを介してゲートが接続され、ソースが下になるように構成されるパワーＭＯＳＦＥＴを含む半導体デバイスの一部を示す。
【００６２】
半導体デバイス８００が、パワーＭＯＳＦＥＴ８１０用に画定される区域と、パワーＭＯＳＦＥＴ８１０に近接するダイオード接続ＭＯＳＦＥＴ８１２用に画定される区域とを含む。パワーＭＯＳＦＥＴ８１０は、図８に示すように、閉ループゲート８１４、中央ドレインＮＬＤＤ領域８１８、及び周辺ソース８１６が並列に接続される場合の線形アレイとして構成され得る。ダイオード接続ＭＯＳＦＥＴ８１２は、閉ループゲート８３２、中央ソースＮＬＤＤ領域８３８、及び周辺ドレインＮＬＤＤ領域８３６が並列に接続される場合の線形アレイとして構成され得る。パワーＭＯＳＦＥＴゲート８１４、ダイオード接続ＭＯＳＦＥＴゲート８３２、及びシャント抵抗器８５０は、半導体デバイス８００の金属相互接続で形成されるアノードバス９１０に接続され得る。ゲート入力ノード８４４が、ダイオード接続ＭＯＳＦＥＴ８１２のソースコンタクト領域８４２に及びシャント抵抗器８５０に電気的に結合される。ドレイン入力／出力ノード８４６が、パワーＭＯＳＦＥＴ中央ドレインＮＬＤＤ領域８１８内のドレインコンタクト領域８２０に電気的に結合される。ソース入力／出力ノード８４８が、パワーＭＯＳＦＥＴ８１０の裏側ソース金属コンタクトに接続される。
【００６３】
特許請求の範囲内で、説明した例示実装形態に改変をなし得ること、及び多くの他の実装形態が可能であることが当業者には理解されよう。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図７】
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【図８】
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【国際調査報告】
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