(57)【要約】  ハイブリッド集積回路装置（４００）の形成が記載される。集積回路（１００）のための設計が得られ、要素サイズに応じた少なくとも２つの部分に分離される。第１のダイ（２００）は、少なくとも一部に第１の最小寸法リソグラフィを用いて、ハイブリッド集積回路装置（４００）の第１の部分のために形成される。第２のダイ（３００）は、少なくとも一部に第２の最小寸法リソグラフィを用いて、当該装置の第２の部分のために形成され、ここで第２のダイ（３００）は、第２のダイ（３００）の形成のために用いられる最小のリソグラフィとして当該第２の最小寸法リソグラフィを有する。第１のダイ（２００）および第２のダイ（３００）は、それぞれの結合用相互接続部を介して互いに取付けられて、ハイブリッド集積回路装置（４００）を提供する。
2011509519.tif 000002
【特許請求の範囲】
【請求項１】
ハイブリッド集積回路装置であって、
第１のダイと、
入力および出力接続性のためのピンを有する第２のダイとを備え、
前記第１のダイは、
前記ピンを介して取得した情報を記憶するため、および前記ピンを介して情報を出力するための回路を有し、
前記第１のダイおよび前記第２のダイは、集積回路製品の別個の部分を表わし、
前記第１のダイおよび前記第２のダイは、互いに結合され、
前記第１のダイおよび前記第２のダイの各々は、
それらの間における電気的通信のために、前記第１のダイおよび前記第２のダイを互いに結合するための相互接続部を含み、
前記第１のダイは、第１の形状サイズの形成のための第１のリソグラフィに関連し、
前記第２のダイは、第２の形状サイズの形成のための第２のリソグラフィに関連し、
前記第２のダイの前記第２の形状サイズは、前記第１のダイの前記第１の形状サイズよりも大きく、
前記第２のダイは、前記第１の形状サイズをともなう回路を有しない、ハイブリッド集積回路装置。
【請求項２】
前記第１のダイは、
プログラマブル論理および内部ランダムアクセスメモリを備え、
前記第２のダイは、
入出力回路を備える、請求項１に記載のハイブリッド集積回路装置。
【請求項３】
前記第１のダイおよび前記第２のダイは、マイクロボンディングを介して互いに結合され、
前記第１のダイは、
相互接続基板に結合するためのフリップチップインターフェースを含む、請求項１に記載のハイブリッド集積回路装置。
【請求項４】
前記第１のダイおよび前記第２のダイは、マイクロボンディングを介して互いに結合され、
前記第１のダイの上部表面領域の一部は、前記第１のダイおよび前記第２のダイが互いに結合された後も、そこへのワイヤボンディングのために露出される、請求項１に記載のハイブリッド集積回路装置。
【請求項５】
前記第１のダイおよび前記第２のダイは、組合せられて、プログラマブル論理装置を提供する、請求項４に記載のハイブリッド集積回路装置。
【請求項６】
ハイブリッド集積回路装置の形成のための方法であって、
集積回路設計の要素を、コスト分類に関連付けるステップを備え、
前記コスト分類は、前記要素を形成するために用いられる最小リソグラフィ寸法に従って、少なくとも部分的に発生され、
前記方法は、
前記集積回路を少なくとも２つの要素グループに分類するステップをさらに備え、
前記少なくとも２つの要素グループの第１のグループは、より小さいリソグラフィ特性の使用により、前記少なくとも２つの要素グループの第２のグループよりも高い製造コストに関連し、
前記方法は、
第１の最小寸法リソグラフィ以上を用いる前記第１のグループのための第１のダイ、および第２の最小寸法リソグラフィ以上を用いる前記第２のグループのための第２のダイを形成するステップをさらに備え、
前記第１の最小寸法リソグラフィは、前記第２の最小寸法リソグラフィよりも小さい形状サイズを有し、
前記第１のダイは、前記第１のグループを形成するために用いられる最小のリソグラフィとして、前記第１の最小寸法リソグラフィを有し、
前記第２のダイは、前記第２のグループを形成するために用いられる最小のリソグラフィとして、前記第２の最小寸法リソグラフィを有し、
前記第１のダイおよび前記第２のダイの各々は、前記ハイブリッド集積回路装置を提供するために、前記第１のダイおよび前記第２のダイを互いに結合するための回路を含むように形成される、方法。
【請求項７】
前記第１の最小寸法リソグラフィは、前記第２の最小寸法リソグラフィよりも、およそ２５％から７５％小さい、請求項６に記載の方法。
【請求項８】
前記第１の最小寸法リソグラフィは、Ｘ線リソグラフィであり、
前記第２の最小寸法リソグラフィは、フォトリソグラフィである、請求項６に記載の方法。
【請求項９】
前記第１の最小寸法リソグラフィは、直接書き込みリソグラフィであり、
前記第２の最小寸法リソグラフィは、フォトリソグラフィである、請求項６に記載の方法。
【請求項１０】
前記第１の最小寸法リソグラフィは、直接書き込みリソグラフィであり、
前記第２の最小寸法リソグラフィは、Ｘ線リソグラフィである、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明の１つまたはより多くの局面は、一般的に集積回路に関連し、より特定的には、ハイブリッド集積回路装置の形成に関する。
【背景技術】
【０００２】
発明の背景
プログラマブル論理装置（Programmable Logic Device：ＰＬＤ）は、特定の論理機能を実行するためにプログラムされ得る、周知のタイプの集積回路である。ＰＬＤの１つのタイプである、電界プログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）は、典型的に、プログラム可能なタイルの配列を含む。これらのプログラム可能なタイルは、たとえば、入出力ブロック（Input/Output Block：ＩＯＢ）、設定可能論理ブロック（Configurable Logic Blocks：ＣＬＢ）、専用のランダムアクセスメモリブロック（Random Access Memory Block：ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（Digital Signal Processing Block：ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（Delay Lock Loop：ＤＬＬ）などを含み得る。本明細書においては、「含む」および「含んでいる」は、制限を伴わずに含むことを意味する。
【０００３】
このようなＦＰＧＡの１つは、ザイリンクス・バーテックス（登録商標）（Xilinx VirtexTM）ＦＰＧＡであり、９５１２４カリフォルニア州、サン・ホセ、ロジック・ドライブ２１００の、ザイリンクス社（Xilinx, Inc.）から市販されている。ＰＬＤの他のタイプは複素プログラマブル論理装置（Complex Programmable Logic Device：ＣＰＬＤ）である。ＣＰＬＤは、相互接続切替マトリックスによって、互いにかつ入出力（Ｉ／Ｏ）リソースに接続された２つまたはより多くの「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（Programmable Logic Arrays：ＰＬＡ）およびプログラマブルアレイ論理（Programmable Array Logic：ＰＡＬ）装置に用いられるものと類似した、２レベルＡＮＤ／ＯＲ構造を含む。他のＰＬＤは、金属層（metal layer）のような、装置上の様々な素子とプログラム可能に相互接続する処理層を適用することによって、プログラムされる。これらのＰＬＤは、マスクプログラマブル装置として知られている。ＰＬＤは、さらに、たとえば、ヒューズ技術またはアンチヒューズ技術を用いる他の方法でも実行され得る。「ＰＬＤ」および「プログラマブル論理装置」の語句は、部分的にだけプログラム可能な網羅的な装置と同じくこれらの例示した装置を含むが、これに限定されない。
【０００４】
他のタイプのＰＬＤも用いられ得るが、明確化の目的のために、以下においてはＦＰＧＡについて説明される。ＦＰＧＡは、内蔵された１つまたはより多くのマイクロプロセッサを含み得る。たとえば、マイクロプロセッサは、それのために予約された、一般的に「プロセッサブロック」と称される領域に配置され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来、ＦＰＧＡのプログラマブル論理（ＦＰＧＡ基本構造（ファブリック））は、ＦＰＧＡの他の全ての回路と同じダイ上にあった。しかしながら、ＦＰＧＡファブリックは、たとえば、集積回路の製造のための最先端のリソグラフィを推し進める傾向にあったけれども、ＦＰＧＡの多くの他の要素はそうではなかった。そのため、ＦＰＧＡのいくつかの要素は、新しく利用可能となった各リソグラフプロセス技術を用いてサイズを縮小し得るが、他の要素は、そのような新しく利用可能となったリソグラフプロセス技術を用いて、同様にはサイズは縮小しない。
【０００６】
このような不調和は、重要なコスト上の意味合いを有していた。たとえば、最先端の製造手法を推進するリソグラフィは、半導体プロセスにおいて、より変動に敏感なトランジスタを含む傾向にある。そのため、たとえ、より積極的でないリソグラフィを用いて製造された基本要素が、実質的により高い歩留まり率であっても、半導体のダイは、より積極的な、したがってより敏感な半導体プロセスの低歩留まり率となる傾向があった。さらに、実質的に異なるサイズの要素の製造に関連する複雑さは、エッチング深さ、金属層の数、および他の公知のプロセス統合問題に関する複雑さを含み得る。最後に、最先端の製造手法のリソグラフィを推進する半導体プロセス技術は、半導体またはダイの単位領域あたりのコストをより高価にする傾向にある。
【０００７】
したがって、上述の１つまたはより多くの問題点を回避する集積回路装置を提供することが望まれ、かつ有用である。
【課題を解決するための手段】
【０００８】
発明の要約
本発明の１つまたはより多くの局面は、一般的に集積回路に関連し、より特定的には、ハイブリッド集積回路装置の形成に関する。
【０００９】
本発明の１つの局面は、一般的にハイブリッド集積回路装置を形成するための方法に関する。集積回路のための設計が取得される。設計は、少なくとも２つの部分に分離され、その部分は要素サイズに応じて分離される。この部分の第１の部分は、第１の最小寸法リソグラフィ以上を用いて形成されることに関連する。この部分の第２の部分は、第２の最小寸法リソグラフィ以上を用いて形成されることに関連し、第２の最小寸法リソグラフィは、大きさが、第１の最小寸法リソグラフィより大きい。第１のダイは、少なくともその一部に第１の最小寸法リソグラフィを用いる第１の部分のために形成され、第１のダイは、第１のダイの形成のために用いられる最小のリソグラフィとして第１の最小寸法リソグラフィを有する。第２のダイは、少なくともその一部に第２の最小寸法リソグラフィを用いる第２の部分のために形成され、第２のダイは、第２のダイの形成のために用いられる最小のリソグラフィとして第２の最小寸法リソグラフィを有する。第１のダイおよび第２のダイは、それぞれの結合用相互接続部（coupling interconnects）を介して互いに取付けられて、ハイブリッド集積回路装置を提供する。
【００１０】
本発明の他の局面は、一般的にハイブリッド集積回路装置を形成するための方法に関する。集積回路設計の要素は、コストの分類（cost categories）に関連付けられ、コストの分類は、少なくとも部分的に、その要素を形成するために用いられる最小リソグラフィ寸法によって発生する。集積回路は、少なくとも２つの要素グループに分類され、少なくとも２つの要素グループのうちの第１のグループは、少なくとも２つの要素グループのうちの第２のグループよりも小さいリソグラフィ特性を用いるために、より高価な製造コストに関連する。第１のダイは、第１の最小寸法リソグラフィ以上を用いる第１のグループのために形成され、第２のダイは、第２の最小寸法リソグラフィ以上を用いる第２のグループのために形成される。第１の最小寸法リソグラフィは、第２の最小寸法リソグラフィよりも小さな形状サイズ（feature size）を有する。第１のダイは、第１のグループの形成のために用いられる最小のリソグラフィとして第１の最小寸法リソグラフィを有する。第２のダイは、第２のグループの形成のために用いられる最小のリソグラフィとして第２の最小寸法リソグラフィを有する。第１のグループおよび第２のグループの各々は、ハイブリッド集積回路装置を提供するために、第１のダイおよび第２のダイを互いに接続するための相互接続部および他の回路を含むように形成される。
【００１１】
本発明のさらに他の局面は、一般的に、第１のダイおよび第２のダイを有するハイブリッド集積回路装置に関連し、第２のダイは入力および出力接続性のためのピンを有し、第１のダイは、そのピンを介して取得した情報を蓄えるため、およびそのピンを介して情報を出力するための回路を有する。第１のダイおよび第２のダイは、集積回路製品の別々の部分を表わす。第１のダイおよび第２のダイは互いに結合され、第１のダイおよび第２のダイの各々は、第１のダイおよび第２のダイを互いに結合し、それらの間で電気的通信を行なうための相互接続部を含む。第１のダイは、第１の形状サイズの形成のための第１のリソグラフィと関連する。第２のダイは、第２の形状サイズの形成のための第２のリソグラフィと関連する。第２のダイの第２の形状サイズは、第１のダイの第１の形状サイズよりも大きく、第２のダイは、第１の形状サイズを伴う回路は有しない。
【００１２】
添付の図面は、本発明の１つまたはより多くの局面に従う例示的な実施形態を示し、しかしながら、添付の図面は、本発明を示された実施形態に限定するために採用されるべきでなく、ただ説明および理解のためのものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の１つまたはより多くの局面が実行され得る、コラム型の電界プログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャの例示的な実施形態を示す、簡略化されたブロック図である。
【図２Ａ】ＦＰＧＡダイの一部分の例示的な実施形態を示すブロック図である。
【図２Ｂ】図２ＡのＦＰＧＡダイの、他の部分の例示的な実施形態を示すブロック図である。図２Ａおよび図２Ｂは組み合わされて、その中に、図示されたＦＰＧＡダイ上にあるものを示したものである。
【図３】図２Ａおよび図２Ｂ中に図示されたような、ＦＰＧＡダイとともに用いるための入出力ダイの、例示的な実施形態を示すブロック図である。
【図４Ａ】製造過程の半導体装置の例示的な実施形態を示す斜視図である。
【図４Ｂ】モールド加工前の、組み立てられた集積回路装置の例示的な実施形態を示す斜視図である。
【図５Ａ】図４Ｂの集積回路装置の一部分の断面の例示的な実施形態を示すブロック図である。
【図５Ｂ】図４Ｂの集積回路装置の他の部分の断面の例示的な実施形態を示すブロック図である。
【図５Ｃ】製造過程の半導体装置の例示的な実施形態を示す斜視図である。
【図６】集積回路形成フローの例示的な実施形態を示すフロー図である。
【発明を実施するための形態】
【００１４】
図面の詳細な説明
以下の説明においては、多くの具体的な詳細が記載され、本発明の特定の実施形態のより詳細な説明を提供する。しかしながら、当業者において、本発明が以下に与えられる具体的な詳細の全てを伴わなくとも実現され得ることは明らかである。他の例においては、本発明が曖昧にならないように、周知の特徴は詳細には記載されていない。説明を容易にするために、異なる図において、同じ品目を参照するために同じ番号ラベルが用いられるが、代替の実施形態においては品目は異なる場合もある。
【００１５】
図１は、マルチギガビットトランシーバ（Multi-Gigabit Transceivers：ＭＧＴ）１０１、設定可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、設定およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、特殊入出力（ＩＯ）ポート（Ｉ／Ｏ）１０７（たとえば、設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、Ａ／Ｄ変換器、システム監視論理などのような他のプログラマブル論理１０８を含む多数の異なったプログラマブルタイルを含んだ、ＦＰＧＡアークテクチャ１００を示す図である。いくつかのＦＰＧＡは、さらに、専用のプロセッサブロック（ＰＲＯＣ）１１０を含む。
【００１６】
いくつかのＦＰＧＡにおいては、各プログラマブルタイルは、プログラマブル相互接続要素（ＩＮＴ）１１１を含み、これは隣接する各タイルの対応する接続要素１１１への、および接続要素１１１からの標準化された接続を有する。したがって、プログラマブル相互接続要素１１１は、それをもとに、図示されたＦＰＧＡのためのプログラマブル相互接続構造を実行する。各プログラマブル相互接続要素１１１は、さらに、図１の右側に含まれた例によって示されるように、同じタイル内の他のすべてのプログラマブル論理要素へ、またはプログラマブル論理要素からの接続を含む。
【００１７】
たとえば、ＣＬＢ１０２は、単一のプログラマブル相互接続要素１１１を加えたユーザ論理を実行するようにプログラムされ得る、設定論理要素（Configurable Logic Element：ＣＬＥ）を含み得る。ＢＲＡＭ１０３は、１つまたはより多くのプログラマブル相互接続要素１１１に加えて、ＢＲＡＭ論理要素（BRAM Logic Element：ＢＲＬ）１１３を含み得る。典型的に、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示された実施形態においては、ＢＲＡＭタイルは、ＣＬＢ４つと同じ高さを有するが、他の数（たとえば、５つ）もまた使用され得る。ＤＳＰ１０６は、適切な数のプログラマブル相互接続要素１１１に加えて、ＤＳＰ論理要素（DSP Logic Element：ＤＳＰＬ）１１４を含み得る。ＩＯＢ１０４は、たとえば、１つのプログラマブル相互接続要素１１１のインスタンスに加えて、２つの入出力論理要素（Input/Output Logic Element：ＩＯＬ）のインスタンスを含み得る。当業者には明らかなように、たとえば、Ｉ／Ｏ論理要素１１５に接続された実際のＩ／Ｏパッドは、図示された様々な論理ブロック上に積層された金属を用いて製造され、典型的には、Ｉ／Ｏ論理要素１１５の領域には限定されない。
【００１８】
図示された実施形態においては、（図１において網掛けで示された）ダイの中央に近いコラム領域は、設定、Ｉ／Ｏ、クロックおよび他の制御論理のために用いられる。このコラムから延びる縦領域１０９は、ＦＰＧＡの幅方向にわたって、クロックおよび設定信号を分配するために用いられる。
【００１９】
図１に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則正しいコラム構造をバラバラにする追加論理ブロックを含む。この追加論理ブロックは、プログラマブルブロックおよび／または専用のロジックであり得る。たとえば、図１に示されるプロセッサブロックは、ＣＬＢおよびＢＲＡＭの複数のコラムに及ぶ。
【００２０】
なお、図１は、単に例示的なＦＰＧＡアーキテクチャを図示することを意図しているにすぎないことに注意すべきである。コラムにおける論理ブロックの数、コラムの相対幅、コラムの数および順序、コラムに含まれる論理ブロックの種類、論理ブロックの相対サイズ、および図１の右側の相互接続／論理実行部は、単に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ＣＬＢが現れるところにはどこでも、１つより多くの隣接するＣＬＢのコラムが典型的に含まれ、ユーザ論理の効率的な実行を容易にする。たとえば、リング型アーキテクチャのような他のアーキテクチャのＦＰＧＡを用いることもできるが、ＦＰＧＡ１００は例示的にコラム型アーキテクチャを表わす。ＦＰＧＡ１００は、カリフォルニア州、サン・ホセのザイリンクス社（Xilinx）からの、バーテックス（登録商標）−４（VirtexTM-4）またはバーテックス（登録商標）−５（VirtexTM-5）であり得る。
【００２１】
以下の説明は、ＦＰＧＡを２つのダイに分離する最小分離に関する。現代のＦＰＧＡ設計は、効果的なシステムオンチップ（System-on-Chip：ＳＯＣ）である。しかしながら、ＦＰＧＡの要素すべては、すなわち、たとえば機能ブロックのすべては、利用可能な最先端のリソグラフィ技術を用いて製造されることを必要とするわけではない。たとえば、現在の半導体リソグラフィプロセスに関し、セレクトＩＯ（たとえば、ＩＯＢ）、シリアルＩＯ（たとえば、ＭＧＴ）、システムモニタ、および他の公知の要素のような、ＦＰＧＡ設計のいくつかの要素は、９０ナノメータの最小リソグラフィを用いて製造されたときに、競争力を持ち得る。その一方、ＣＬＢ、ＢＲＡＭ、ならびに内蔵プロセッサおよびＤＳＰなどの他の要素のような、ＦＰＧＡの要素は、６５ナノメータのリソグラフィプロセスを用いて製造されたときに、競争力を持ち得る。たとえば、特定のＩＯの要求によって、ＩＯＢまたはＭＧＴのようなブロックは、最先端のプロセスのより小さいリソグラフィ寸法を利用できないかもしれず、そのため、より旧世代の技術によってこれらのブロックを製造することは、性能や効率のどのような低下も引き起こさない。
【００２２】
機能によるのではなく、むしろそのような要素を形成するために用いられ得るコスト競争力のあるリソグラフィによって、要素の少なくとも２つのグループが、個別のダイの製造のために同定され得る。そして、これらのダイは、ユーザの見地から、そのような単一の集積回路パッケージが、事実上シングルダイのＦＰＧＡとして機能するように、相互接続されて、単一の集積回路パッケージとしてパッケージ化され得る。しかしながら、このようなハイブリッド集積回路装置は、互いに結合された複数のダイを含む。このことは、たとえば、もし個別のダイの１つが、より旧世代の技術により形成され得る場合には、顕著なコスト節約をもたらし得る。他の例においては、ある特定の要素は、製造時に追加的なまたはよりコストのかかる工程ステップを要求し、個別のダイの１つをこれらの要素に限定することもまた、コストの節約を産み出し得る。さらに、特にその単一の大きなダイが、最新のリソグラフィプロセスまたは技術プロセスにより製造されなくてはならない場合には、単一の大きなダイに代えて複数のより小さなダイを用いることは、より少ない欠陥ダイ、およびより高い歩留まりを意味し得る。当業者には理解されるように、一般的に、先のシングルダイの集積回路を、様々な技術要求に従って複数のダイに分離することは、コスト節約、高歩留まり、高効率な回路などを含む多くの利益をもたらし得る。
【００２３】
図２Ａは、ＦＰＧＡダイ２００の一部分の例示的な実施形態を示すブロック図である。図２Ｂは、図２ＡのＦＰＧＡダイ２００の、他の部分の例示的な実施形態を示すブロック図である。図２Ａおよび図２Ｂは組み合わされて、ＦＰＧＡダイ２００上にあるものを示す。
【００２４】
ＦＰＧＡダイ２００は、ＦＰＧＡのような集積回路の製造のための、最新技術のリソグラフィを用いて製造され得る。現在のところ、ＦＰＧＡダイ２００は、６５ナノメータ（ｎｍ）のリソグラフィを用いて製造され得る。たとえ、６５ｎｍのリソグラフィが、ＦＰＧＡダイ２００の最小寸法の要素のために用いられたとしても、ＦＰＧＡダイ２００の他の要素は、より大きな形状サイズ、すなわち６５ｎｍよりも大きい、１つまたはより多くのリソグラフィを用いて製造され得ることが理解されるべきである。
【００２５】
図２Ａおよび図２Ｂを同時に参照して、ＦＰＧＡダイ２００は、ＣＬＢ１０２、ＢＲＡＭ１０３、ＤＳＰ１０６、および内蔵プロセッサ１１０を含む。領域１０９に関連したクロックバス用の配線は、クロック信号をＦＰＧＡダイ２００の全幅にわたって分配するために用いられる。領域１０９に関連した配線は、クロックツリーのより低いオーダのレベルであり得る。ＦＰＧＡダイ２００に含まれるのは、設定ポート論理２０６である。設定ポート論理２０６は、バスまたは配線に結合され、さらにＦＰＧＡダイ２００の全幅にわたって設定信号を分配するために領域１０９によって表わされる。設定ポート論理２０６は、ＦＰＧＡダイ２００に含まれ、設定ビット分配／プログラミングを、より近接して設定メモリセルに結合する。
【００２６】
ＦＰＧＡダイ２００にさらに含まれるのは、インターフェース論理２０２である。インターフェース論理２０２は、ＦＰＧＡダイ２００へのおよびＦＰＧＡダイ２００からの信号を、他のダイ、すなわち図３のＩＯダイ３００へ結合するためのものである。インターフェース論理２０２は、（図２Ａおよび図２Ｂには示さないが）、プログラマブル相互接続点（programmable interconnect point：ＰＩＰ）を含み得る。ＰＩＰは公知であるので、ここでは不要な詳細については説明しない。さらに、インターフェース論理２０２は、（図２Ａおよび図２Ｂには示さないが）、以下でさらに詳細が説明されるように、信号を相互接続するための、ならびに電源電圧および接地電圧を相互接続するための配線または線を含み得る。
【００２７】
ＦＰＧＡダイ２００は、図３のＩＯダイ３００よりも、より高い回路密度を有することが理解されるべきである。したがって、たとえ、図２Ａおよび図２ＢのＦＰＧＡダイ２００が、図示されるように、図３のＩＯダイ３００よりも大きいように見えたとしても、実際には、ＦＰＧＡダイ２００は図３のＩＯダイ３００以下のサイズであり得ることが理解されるべきである。
【００２８】
たとえば、技術が改善するにつれて、ＦＰＧＡダイ２００の要素は縮小され得るが、図３のＩＯダイ３００の要素は、次世代のＦＰＧＡにおいても縮小されないかもしれない。さらに、ＦＰＧＡダイ２００は、６５ｎｍの半導体リソグラフィプロセス技術を用いて形成され、そして図３のＩＯダイ３００は、９０ｎｍの半導体リソグラフィプロセス技術を用いて形成され得る。６５ｎｍおよび９０ｎｍリソグラフィのこれらの例の各々は、ダイ２００および３００に関してそれぞれ用いられ得る、最大のリソグラフィである。しかしながら、これら具体的に述べたものより小さいリソグラフィが、ダイ２００および３００について用いられ得ることは理解されるべきである。一般的に、２つの製造技術が、各ダイを製造するために用いられ、ここで、この製造技術は、少なくとも少しは異なっている。本明細書で説明されるように、２つの技術は、異なるサイズのリソグラフィであるが、用いられる材料および化学物質、あるいは、処理ステップおよび／または機械などのような他の違いも存在し得る。
【００２９】
６５ｎｍリソグラフィ技術の使用以前は、ＦＰＧＡのＣＬＢおよびＢＲＡＭのレイアウトは、ＦＰＧＡによって消費される半導体領域の９０％より大きい範囲を占めていた。しかしながら、６５ｎｍリソグラフィ技術の使用によって、ＣＬＢおよびＢＲＡＭのレイアウトは、ダイのサイズによるが、シングルダイＦＰＧＡ装置が用いられる場合には、ＦＰＧＡダイ領域のおよそ５０〜７０％程度のみを占める。つまり、ＣＬＢおよびＢＲＡＭ部分は他の部分よりも急速に縮小するので、それらは、ダイのより小さい割合を占めることになる。
【００３０】
図３は、図２Ａおよび図２ＢのＦＰＧＡダイ２００を伴って使用するためのＩＯダイ３００の例示的な実施形態を示す図である。ダイ２００およびダイ３００の両方について、コラム型アーキテクチャが示されているけれども、外界へのアクセスを提供するピンがダイの周辺に配置された公知のリング型アーキテクチャのような、他のアーキテクチャを使用し得ることが理解されるべきである。しかしながら、コラム型アーキテクチャに関して、関連したコラムは、互いに隣接してダイ２００および３００の相互接続部を互いに取付けやすいように配列され得る。図２A、図２Bおよび図３を同時に参照して、ＦＰＧＡダイ２００およびＩＯダイ３００がさらに説明される。
【００３１】
ＩＯダイ３００は、シリアルＩＯ（たとえば、ＭＧＴ）１０１、セレクトＩＯ（たとえば、ＩＯＢ）１０４、クロックマネジメントタイル（ＣＭＴ）３０５、および設定ポート論理３０６、およびインターフェース論理３０２を含む。ＩＯダイ３００は、イーサネットメディア制御（Ethernet Media Control：ＥＭＡＣ）ブロック３０８のようなネットワークインターフェース、システムモニタ３０４、および不揮発性メモリ３０３をさらに含み得る。不揮発性メモリ３０３は、電気的に消去・プログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、または他の公知の不揮発性メモリに関連し得る。さらに、図示しないが、ｅ−ＦＵＳＥおよび静電気放電（electro-static discharge：ＥＳＤ）保護回路も、ＩＯダイ３００の一部として含まれ得る。
【００３２】
ＦＰＧＡに関して、ＦＰＧＡダイ２００の設定ポート論理２０６まで設定信号をよく通過させるように、設定ポート論理３０６が、ＩＯダイ３００の設定のために含まれ得る。さらに、ＩＯダイ３００は、ＩＯダイ３００上のクロック信号の局部的分配のためのＣＭＴ３０５を含み得る。設定信号およびクロック信号は、ＩＯダイ３００の全幅に対して、領域３０９によって示されるようなバスまたは配線を介して分配され得る。領域３０９のクロック信号のためのバスまたは配線は、分岐およびクロックツリーのより高いオーダのレベルを含み得る。ＣＭＴ３０５は、粗粒（coarse-grained）ＤＬＬおよび微粒（fine-grained）ＤＬＬ、またはそのようなＤＬＬに関連したより特定的なタップ付遅延線を含み得ることが、理解されるべきである。それに代えて、またはＤＬＬに加えて、ＰＬＬおよび／または他のクロック回路や調整回路も用いられ得る。ＩＯダイ３００上のプログラマブル論理の量は、実質的にＦＰＧＡダイ２００よりも少なく、設定ポート論理３０６は設定ポート論理２０６よりも複雑さが少なくなり得る。さらに、ＣＬＢ３２２は、ＩＯダイ３００の一部として追加的に含まれ得ることが、理解されるべきであり、このようなＣＬＢ３２２は、図２Ａおよび図２ＢのＣＬＢ１０２よりも大きなリソグラフィを用いて形成される。より大きなリソグラフィを用いて形成されたＣＬＢ３２２は、漏れの少ないトランジスタによって、より小さなリソグラフィを用いて形成されたものよりも、一般的に漏れ電流が小さくなる傾向にある。したがって、このようなより大きなリソグラフィを用いて形成されたＣＬＢ３２２は、より低い静的電力を有し得る。
【００３３】
インターフェース論理２０２および３０２は、ＩＯダイ３００とＦＰＧＡダイ２００との間で信号を通過させるために用いられ得る。さらに、ＦＰＧＡダイ２００のインターフェース論理２０２は、たとえばＩＯダイ３００のＩＯＢ１０４またはＭＧＴ１０１を結合して、ＩＯダイ３００およびＦＰＧＡダイ２００から形成された集積回路装置のＦＰＧＡダイ２００へ信号を供給するために用いられ得る。同様に、ＩＯダイ３００のインターフェース論理３０２は、たとえば、ＦＰＧＡダイ２００のＣＬＢ１０２、ＢＲＡＭ１０３、またはＤＳＰ１０６と結合して、そのようなマルチダイ（multi-die）装置の外部と通信するために、ＦＰＧＡダイ２００から、たとえばＩＯダイ３００のＩＯＢ１０４またはＭＧＴ１０１に信号を供給する。
【００３４】
最先端の集積回路の製造における進歩は、実質的に増加していることが理解されるべきである。したがって、マルチダイ装置に関して、最新のリソグラフィ技術を用いて製造されない１つのダイを有することは、レイアウトの複雑さを低減することを含むコスト低減を可能にし得る。さらに、マルチダイ装置の各ダイは個別に検査され、したがって、もし最新のリソグラフィ技術のダイ（たとえば、ＦＰＧＡダイ２００）が、より高い不良率、すなわちより低い歩留まり率を有する場合には、このようなダイは、より高い歩留まりのダイ（たとえば、ＩＯダイ３００）に取付けられる前に除去され得る。
【００３５】
ＩＯダイオード３００は、ＦＰＧＡダイ２００に取付けられ、本明細書において以下にさらに詳細が説明されるように、両者は、ユーザに対してその「分離」が気付かれないように、単一の装置として提供され得る。
【００３６】
製造過程の半導体装置４００の例示的な実施形態を表わす斜視図が示される図４Ａを参照して、ＦＰＧＡダイ２００は、より一般的に、より小さなリソグラフィダイまたはコスト増加ダイと称され、ＩＯダイ３００は、より一般的に、より大きなリソグラフィダイまたはコスト低減ダイと称される。ＦＰＧＡダイ２００は、相互接続基板４０１に順に取付けられるＩＯダイオード３００に取付けられ得る。各ダイは、（図４Ａには示さないが）図２Ａ、図２Ｂおよび図３のインターフェース論理２０２および２０３が、それと関連した対応する回路に一致するように、底部が設計され得る。このようなインターフェース論理２０２および２０３の位置は、様々なダイ間の形状のサイズの違いに、より一層適合し得る。
【００３７】
１つまたはより多くの個別の追加的な娘ダイ４０２がＦＰＧＡダイ２００に取付けられ得、ここで追加的な娘ダイ４０２は個別のコアである。たとえば、（図４Ａには示さないが）ＦＰＧＡダイ２００上の図２Ａの内蔵プロセッサ１１０を有するよりはむしろ、追加的な娘ダイ４０２は、プロセッサダイであり得る。一般に、娘ダイはどのような機能または機能群を有し得る。さらに、追加ダイ４０２は、１つより多くのプロセッサを含み得、プロセッサおよびコプロセッサを含み得る。さらに、ＩＯダイ３００は、ＦＰＧＡダイ２００よりも低密度回路を有するために、「ピン出力（pin-out）」のために利用可能な領域をより多く有し、したがって、ＩＯダイ３００におけるピン出力のための十分なスペースがあり得るので、相互接続基板４０１を省略し得る。しかしながら、例としてそして限定ではなく、明確性の目的のために、相互接続基板４０１が用いられるものと仮定する。
【００３８】
図４Ｂを参照して、モールト゛化合物が適用される前の、組み立て後の集積回路装置４００の、例示的な実施形態を表わす斜視図が示される。この例においては、図４Ａの追加的な娘ダイ４０２は、明確性の目的のために省略してあるが、限定ではない。この構成においては、ＩＯダイ３００は「外界」、すなわちこのハイブリッド装置の外部のシステムまたは装置、およびＦＰＧＡダイ２００と通信するために用いられることが理解されるべきである。したがって、従来のマルチチップパッケージが、集積回路装置４００をパッケージ化するために用いられ得ることが理解されるべきである。
【００３９】
したがって、ＩＯダイ３００は、外部装置と通信するため、ならびにＦＰＧＡダイ２００と通信および電力供給するために、他の公知のピン接続間での、クロック、ＩＯ，電源および接地接続のための十分なビアホール（via）をそれに追加し得る。より多くの利用可能領域を有するＩＯダイ３００は、追加的な相互接続部およびビアホールの追加のためのより大きな影響に耐え得る。
【００４０】
追加された相互接続部およびビアホールの影響は、特に、分離されたダイによって創出される、１つまたはより多くの以下に記載の利点について見ると、大幅な追加コストにはならないかもしれない。さらに、ＦＰＧＡダイ２００は、１つまたはより多くの上部金属層によって、そのような相互接続部およびビアホールと接続し得、そのような１つまたはより多くの上部金属層の下層の金属層は、たとえば、ＣＬＢ１０２、ＢＲＡＭ１０３、およびＤＳＰ１０６に関して、ＦＰＧＡの従来の相互接続回路のために用いることができる。
【００４１】
追加的な娘ダイ４０２は、図４Ｂには図示されていないが、ＦＰＧＡダイ２００は、信号伝達接続と同様に電力および接地接続を含む、このような追加のダイとの接続のための領域を割り当て得ることが理解されるべきである。さらに、技術ならびに設計およびアーキテクチャが進歩するにつれて、ダイ２００および３００のいずれか、または両方は、それらの独自の相対的なペースで進歩し得ることが理解されるべきである。たとえば、これによって、ＩＯダイ３００の回路の再設計の必要なく、ＦＰＧＡダイ２００を新半導体プロセス手法で実行できるであろう（すなわち、ＩＯダイ３００は再使用し得る）。したがって、マルチダイの実施は、新半導体プロセス手法を一部に用いて製造された製品について、販売の機会を拡大すると同時に、リスクも低減するであろう。
【００４２】
図５Ａは、図４Ｂの集積回路装置４００の一部分５００の断面の例示的な実施形態を示すブロック図である。図５Ｂは、図４Ｂの集積回路装置４００の一部分５２０の断面の例示的な実施形態を示すブロック図である。図５Ａおよび図５Ｂの部分５００および５２０のそれぞれは、図４Ｂ、図５Ａおよび図５Ｂを同時に参照して、さらに説明される。
【００４３】
ＦＰＧＡダイ２００は、部分５００および５２０にそれぞれ示されるように、インターフェース論理２０２およびＣＬＢ１０２を含む。ＩＯダイ３００は、部分５００および５２０にそれぞれ示されるように、セレクトＩＯ１０４およびインターフェース論理３０２を含む。ＩＯダイ３００の上部は、矢印５１２で示され、ＩＯダイ３００の下部は矢印５１１によって示される。下部５１１によって、ＩＯダイ３００が形成される基板は下部にあることを一般的に意味し、そこから上部５１２に関連する１つまたはより多くの金属層を含む１つまたはより多くの層が積み上げられる。
【００４４】
ＦＰＧＡダイ２００は、下部５１４および上部５１３を有する。ＦＰＧＡダイ２００は、図５Ａおよび図５Ｂに図示されるように、ＩＯダイ３００への取り付けのために反転され得る。いくつかの場合には、ワイヤーボンド、フリップチップ、ダイ貫通ビアホール（through-die vias）などのような、２つのダイを取付けるための他の配置や方法が用いられ得る。そのため、ＩＯダイ３００のビアホール５１９は、ダイ２００および３００の配線または導通線を結合する。ＩＯダイ３００のセレクトＩＯ１０４は、ビアホール５１９を用いて、ＦＰＧＡダイ２００のインターフェース論理２０２と相互接続されるように図示される。さらに、Ｉ／Ｏ５１６は、従来のボールグリッドアレイ（Ball Grid Array：ＢＧＡ）または同様の技術を介して、ビアホール５１８によってＩＯダイ３００のセレクトＩＯ１０４に結合され得る。したがって、ビアホール５１８は、ＩＯダイ３００に関連する半導体基板を通って拡がる。さらに、ビアホール５１７は、電力および接地を個々のバス、すなわち、電力バス５０１および接地バス５０２に結合するために用いられ得る。ビアホール５１７は、電力バス５０１および接地バス５０２のそれぞれに関連するＦＰＧＡダイ２００のビアホールに接続するために、ＩＯダイ３００を通って拡がる。ビアホール５１７は、単にＦＰＧＡダイ２００の電力および接地バスのために必要となるだけではない。たとえば、図５Ｂに図示されるように、ＩＯダイ３００の電力バス５３１および接地バス５３２は、ビアホール５１７に結合され得、これらもまたＦＰＧＡダイ２００の電力バス５０１および接地バス５０２に結合される。
【００４５】
さらに、図５Ｂを参照して、集積装置内信号伝達、すなわちダイ２００および３００間での信号伝達のために、外部的に関連する接続部は全くなく、そのため、ＩＯダイ３００のインターフェース論理３０２は、たとえば、ＦＰＧＡダイ２００のＣＬＢ１０２に結合し得ることが理解されるべきである。
【００４６】
図５Ａおよび図５Ｂにおいて、ダイ２００は、公知のマクロボンディング技術を用いてダイ３００に取付けられる。ダイ３００は、図４の相互接続基板４０１に取付けるためにフリップチップ技術を用い得る。代替的に、またはフリップチップ技術と組み合わせて、ワイヤボンディングは、ダイ３００と相互接続基板４０１とを相互接続するために用いられ得る。
【００４７】
図５Ｃには、製造過程の半導体装置５５０の例示的な実施形態を表わす斜視図が示される。本実施形態の例においては、ＦＰＧＡダイ２００は、ＩＯダイ３００よりも小さい周囲を有する。図５Ａおよび図５Ｂを参照して説明されたような逆側の面にある下部５１１および５１４、ならびに、ダイ２００および３００の金属層は、一緒にマイクロボンディング接合され、ワイヤボンディングが、相互接続基板４０１とＩＯダイ３００との間の相互接続を提供するために、少なくとも部分的に用いられ得る。たとえば、ワイヤ５５１は、各面において、相互接続基板４０１の上面に配置された個別のボンドパッド５５２、およびＩＯダイ３００の上面に配置された個別のボンドパッド５５３に取付けられる。明確化の目的のために片側のみが図示されているが、ワイヤボンドは、完全に露出したＩＯダイ３００の上面の周りの外周部に配置され得る。ワイヤボンディングは、ＩＯダイ３００および相互接続基板４０１の相互接続のために、フリップチップ技術に加えて、あるいはフリップチップ技術に代えて用いられ得る。さらに、ワイヤボンディングは、図５Ｃには図示されないが、ＦＰＧＡダイ２００および相互接続基板４０１を相互接続するために用いられ、それによってＩＯダイ３００をバイパスする。もちろん、ＩＯダイ３００およびＦＰＧＡダイ２００もまた、そのようなマイクロボンディングを介して、互いに相互接続される。
【００４８】
図６は、集積回路形成フロー６００の例示的な実施形態を示すフロー図である。６０１において、集積回路（ＩＣ）設計が取得され、このようなＩＣ設計に関連した要素がコスト分類に関連付けられる。これらのコスト分類は、形成されるべき要素のサイズ、したがって、関連した最小寸法リソグラフィまたはリソグラフィ群、および／または、半導体プロセスにおけるそのような要素の形成のために用いられるべき他の異なるタイプの半導体処理を考慮する。コストに影響する他の要因としては、たとえば、用いられるべきウェハのサイズ、および用いられるべきダイのサイズを含む。
【００４９】
６０２において、６０１においてコスト分類に関連したＩＣ要素が、それらの様々なコスト分類に応じて、少なくとも２つのグループに分類される。言い換えれば、ＩＣ設計の要素は、２つのグループに分割されて、より小さな寸法のリソグラフィの要素と、より大きな寸法のリソグラフィの要素に、互いに分離される。明確化の目的のために、例としてただし限定ではなく、上記の例の継続において、要素のこれらの２つのグループは、６５ｎｍの要素および９０ｎｍの要素であるとして仮定するが、この６５ｎｍおよび９０ｎｍは、必ずしも最小形状サイズを示すものではなく、むしろそのようなグループ内の１つまたはより多くの要素を作るために用いられる最小寸法リソグラフィである。一般的に、要素は、コスト低減された製造に関連したグループ、およびコスト増加された製造に関連したグループに分離され得る。
【００５０】
６０３において、少なくとも２つのダイが、６０２において分類された少なくとも２つのグループについて形成され、このような少なくとも２つのグループは、ことなるリソグラフィ寸法を有する。したがって、本例における１つのグループのために用いられる最小寸法リソグラフィは６５ｎｍのリソグラフィであり、要素の他のグループのために用いられる最小寸法リソグラフィは９０ｎｍのリソグラフィである。少なくとも２つのダイの形成後、それらは互いに取付けられて、６０４においてハイブリッド集積回路装置が提供される。たとえば、検査のような公知のステップは、明確化の目的のために記載されていない。しかしながら、各個別のダイは、従来的な方法で処理され、そしてたとえばプローブパッドを介して検査される。少なくとも２つのダイが互いに取付けられた後、そのダイは、そのようなハイブリッド集積回路装置が、マルチダイまたはハイブリッド集積回路装置ではあるが単一のチップのように見えるので、さらに再び従来の手法で検査され得る。
【００５１】
多くの利点が、１つまたはより多くの個別のＦＰＧＡダイ２００およびＩＯダイ３００用いることから、それぞれ得られる。たとえば、ＦＰＧＡダイ２００は、ＩＯダイ３００を製造するために用いられる最小寸法リソグラフィと比較して、およそ２５％から７５％の縮小を与えるリソグラフィによって製造され得る。さらに、追加のスペースがＩＯダイ３００上で利用可能になり得るので、追加的なｅ−ＦＵＳＥ，フラッシュメモリ、電圧調整器およびチャージポンプなどの追加回路のすべて、あるいはいくつかが、ＩＯダイ３００に追加され得る。たとえば、追加的な電圧調整器およびチャージポンプは、特別な電圧を創出するために用いられ得る。あるいは、または、それに加えて、改善された電圧平滑用のより大容量のキャパシタが、ＩＯダイ３００とともに用いられ、そして、システムモニタ３０４用のより大きなビットのＡ／Ｄコンバータが、より高い精度のために用いられ得る。さらに、ＦＰＧＡダイ２００上の少なくとも大多数の回路は、より最新のリソグラフィプロセスを用いて形成され、かつＦＰＧＡダイ２００は従来のＦＰＧＡダイよりも小さくなるので、ウェハあたり、より多くのＦＰＧＡダイ２００が得られる。ウェハあたりより多くのダイを有すること、および、そのようなウェハのより多くの同一半導体プロセスを有することは、さらにコストを低減する。さらに、ＩＯダイ３００は、ＦＰＧＡダイ２００に関連したルーティングの複雑さを有しないので、ＩＯダイ３００上はより少ない金属層となり、さらにコストを低減し得る。同様に、ＩＯダイ３００に関しては、より多くのダイが、より高価ではない半導体プロセスを用いて単一ウェハ上に製造され得、したがって、コストを低減する。さらに、ダイ２００および３００の個別のダイの各々に関して、従来のシングルダイＦＰＧＡと比較してトランジスタのタイプを少なくでき、したがって、より少ないトランジスタのタイプを有することは、さらに半導体製造コストを低減し得る。
【００５２】
他の利点が、個別のＩＯダイ３００およびＦＰＧＡダイ２００を有することから得ることができる。たとえば、異なるオプションが、シリアルＩＯダイ３００だけを変更することによって提供され得る。たとえば、シリアルＩＯが含まれない場合には、したがって、そのようなシリアルＩＯに関連した接続部を省略し得、ＩＯダイ３００は、ＦＰＧＡダイ２００の製造をそれに対応して変更することなく、そのようなシリアルＩＯを省略するように製造され得る。されに、ＩＯダイ３００上の機能は、特定のＦＰＧＡダイ２００によって使用されず、そのため、１つまたはより多くの機能の欠陥を有するＩＯダイ３００が、これら１つまたはより多くの機能の使用を要求することなくＦＰＧＡダイ２００とともに使用され得る、という戦略を有することによって、ＩＯダイ３００の高い割合が使用され得る。これらの方針（line）に沿って、ＦＰＧＡダイ２００は、ＩＯダイ３００よりも小さくでき、ＩＯダイ３００の各コラムにおけるセレクトＩＯおよびシリアルＩＯの一部を、欠陥の許容を増加するために利用可能な予約回路とすることができる。
【００５３】
より特定的にＦＰＧＡダイ２００に関連した利点は、使用される設計者の時間を少なくするように、ＳＰＩＣＥモジュールの数が効率化されることである。したがって、開発段階におけるＦＰＧＡダイ２００の最適化が、設計社会を通したコンピュータリソースの大きな波及効果を引き起こすことにはなり得ず、したがって、スケジュールおよび製品紹介の影響は少なくなり得る。さらに、ＦＰＧＡダイ２００およびそれの関連した回路を、半導体処理に関して、シングルダイＦＰＧＡよりも均質にさせることによって、より少ないタイプのゲート酸化物、金属層、および他の半導体処理に関連した特性が実行されるので、プロセス統合が簡略化される。半導体特性および関連したプロセスステップに関するより多くの均質性を有することは、歩留まりを向上させるとともに、より少ないウェハおよびリソグラフィマスクコストを伴う、より迅速な再考時間（turn-around time）を提供し得る。さらに、ＥＳＤおよびラッチアップ（latch-up）レイアウト領域の費用（overhead）は、均質性がないことによって、実質的にＦＰＧＡダイ２００から取り除かれ、これはさらにコストを低減し得る。
【００５４】
より特定的にＩＯダイ３００に関連した利点は、成熟したプロセスおよびＳＰＩＣＥモジュールの使用を含み、これは、より効率的な設計および製造を推進し得る。さらに、上述したように、ＩＯダイ３００は、共通のまたは基本の特徴のセットによって、異なった用途に対して容易に設計され得る。たとえば、自動車用の用途は、通信用途において用いられるＩＯおよびＥＳＤ保護と比較して、異なったＩＯおよびＥＳＤ保護の費用を含み得る。したがって、ＩＯダイ３００は、特定の市場区分に対して調整され得るが、その一方で、そのような様々なＩＯダイオード３００とともに用いられるＦＰＧＡダイ２００は、変化されないか、または実質的に変化されない。
【００５５】
６５ｎｍおよび９０ｎｍのリソグラフィの例は、本明細書においては、ＦＰＧＡダイ２００およびＩＯダイ３００を形成するために用いられる可能な最小寸法リソグラフィのために用いられた。６５ｎｍのリソグラフィを用いる最小の形状サイズは、たとえば、６５ｎｍより実質的に小さくてもよいことが理解されるべきである。たとえば、６５ｎｍのリソグラフィを用いる最小の形状サイズは、６５ｎｍの半分の値に近づき得る。さらに、６５ｎｍの処理に関して、使用される光の波長は、実際には、１９３ｎｍまたは２４８ｎｍである。公知であるように、様々な位相シフトマスクが、副波長（sub-wavelength）の特性を作るために用いられ得る。しかしながら、本明細書の範囲は、６５ｎｍおよび９０ｎｍのリソグラフィプロセスに限定されず、現時点では主流の製造において用いられていないが、いつかはより一般的に用いられ得る他のタイプのプロセスを含み得る。たとえば、それぞれの最小寸法リソグラフィとして、ＦＰＧＡダイ２００はＸ線リソグラフィを用いて製造され得、そして、ＩＯダイ３００はフォトリソグラフィを用いて製造され得る。あるいは、ＦＰＧＡダイ２００は、電子ビーム（e-beam）リソグラフィのような、直接書き込み方式を用いて製造され得、そして、ＩＯダイ３００はフォトリソグラフィまたはX線リソグラフィを用いて製造され得る。上述の例の各々において、リソグラフィのタイプは、様々なダイの形成において用いられる最小寸法リソグラフィに関連し、これは、このようなダイの形成におけるそのような最小リソグラフィよりも大きいリソグラフィの使用を妨げるものではない。
【００５６】
上述のように、いくつかの要素は、他の要素よりも積極的に縮小されるので、どれだけのＦＰＧＡダイの領域が各要素のレイアウトのために消費されているかに関して、ムーアの法則は、要素のグループ間の比率であると、より正確に考えることができる。しかしながら、いくつかの要素は、スケールダウンすることは可能であるけれども、外部要因によってスケールダウンされない。たとえば、高電圧または高電流に耐えなければならない装置は、装置の構造ではなく、装置が耐えるべき動作パラメータによって、スケールダウンされない。さらに、半導体プロセスフローは、プロセスフローを通して同じリソグラフィを用い、この場合、より大きいサイズの要素は、そのリソグラフィに関連するより小さい形状サイズを形成する能力を活用して形成はされない。しかしながら、一般的に、リソグラフィが大きいほど、製造するためのコストはより低くなる。
【００５７】
したがって、６０１に戻って、要素は２つのグループ、すなわち各リソグラフィ世代によって縮小されるものと、各リソグラフィ世代によって縮小されないものとに分離され得る。分類のためのインデックスはスケーラビリティであるけれども、上述のように、これらは、２つのコスト分類にさらに分離されるであろう。スケーラビリティ分類における集積回路設計の関連する要素により、そのスケーラビリティ分類は、少なくとも一部は、設計制約の範囲内、あるいは少なくとも設計制約に合致しながらその要素を形成するためにそれぞれ用いられ得る最大リソグラフィ寸法によって発生し得る。「設計制約」の語句は、ダイのサイズ制約同様に、動作パラメータを含むことを意味する。
【００５８】
６０２において、要素は、したがって、最新の生産リソグラフィによって縮小されるものと、最新の生産リソグラフィによって縮小されないものの２つの分類に分離され得る。６０３において、２つのダイが形成され得る。一方のダイ、すなわち縮小されるべき分類のものは、最新の生産リソグラフィを全体に用いて形成され得る。他方のダイ、すなわち最新の生産リソグラフィによって縮小されないものは、前世代あるいはより旧世代のリソグラフィを全体に用いて形成される。最新の生産リソグラフィを用いて形成された第１のグループ内のトランジスタは、小さすぎて前世代あるいはより旧世代のリソグラフィを用いて形成することができない形状サイズ（Ｆ）を有するであろう。再び、６０４において、２つのダイは、ハイブリッド集積回路装置を提供するために、互いに取付けられ得る。
【００５９】
上記は、本発明の１つまたはより多くの局面に従う例示的な実施形態について説明したが、本発明の１つまたはより多くの局面に従う他のまたはさらなる実施形態が、その範囲から逸脱することなく考え出され、これらは、以下の特許請求の範囲およびその均等物によって定められる。たとえば、ＦＰＧＡの例が用いられたが、上記の説明の範囲は、他の公知の集積回路製品にも適合する。したがって、一般的に１つのダイ上に低密度回路が形成され、かつ高密度回路が他のダイ上に形成されるような、リソグラフィに基づいて分離され得るどのような集積回路製品も、マルチダイ集積回路装置として提供され得る。ステップが記載された請求項は、ステップの順序を意味するわけではない。登録商標は、それぞれの所有者の所有権である。
【図１】
2011509519.tif 000003
【図２Ａ】
2011509519.tif 000004
【図２Ｂ】
2011509519.tif 000005
【図３】
2011509519.tif 000006
【図４Ａ】
2011509519.tif 000007
【図４Ｂ】
2011509519.tif 000008
【図５Ａ】
2011509519.tif 000009
【図５Ｂ】
2011509519.tif 000010
【図５Ｃ】
2011509519.tif 000011
【図６】
2011509519.tif 000012
【手続補正書】
【提出日】平成21年11月12日(2009.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハイブリッド集積回路装置であって、
第１のダイと、
入力および出力接続性のためのピンを有する第２のダイとを備え、
前記第１のダイは、
前記ピンを介して取得した情報を記憶するため、および前記ピンを介して情報を出力するための回路を有し、
前記第１のダイおよび前記第２のダイは、集積回路製品の別個の部分を表わし、
前記第１のダイおよび前記第２のダイは、互いに結合され、
前記第１のダイおよび前記第２のダイの各々は、
それらの間における電気的通信のために、前記第１のダイおよび前記第２のダイを互いに結合するための相互接続部を含み、
前記第１のダイは、第１のリソグラフィで形成された第１の形状サイズを有し、
前記第２のダイは、第２のリソグラフィで形成された第２の形状サイズを有し、
前記第２のダイの前記第２の形状サイズは、前記第１のダイの前記第１の形状サイズよりも大きく、
前記第２のダイは、前記第１の形状サイズをともなう回路を有しない、ハイブリッド集積回路装置。
【請求項２】
前記第１のダイは、
プログラマブル論理および内部ランダムアクセスメモリを備え、
前記第２のダイは、
入出力回路を備える、請求項１に記載のハイブリッド集積回路装置。
【請求項３】
前記第１のダイおよび前記第２のダイは、マイクロボンディングを介して互いに結合され、
前記第１のダイは、
相互接続基板に結合するためのフリップチップインターフェースを含む、請求項１に記載のハイブリッド集積回路装置。
【請求項４】
前記第１のダイおよび前記第２のダイは、マイクロボンディングを介して互いに結合され、
前記第１のダイの上部表面領域の一部は、前記第１のダイおよび前記第２のダイが互いに結合された後も、そこへのワイヤボンディングのために露出される、請求項１に記載のハイブリッド集積回路装置。
【請求項５】
前記第１のダイおよび前記第２のダイは、組合せられて、プログラマブル論理装置を提供する、請求項４に記載のハイブリッド集積回路装置。
【請求項６】
ハイブリッド集積回路装置の形成のための方法であって、
集積回路設計の要素を、コスト分類に関連付けるステップを備え、
前記コスト分類は、前記要素を形成するために用いられる最小リソグラフィ寸法に従って、少なくとも部分的に発生され、
前記方法は、
前記集積回路を少なくとも２つの要素グループに分類するステップをさらに備え、
前記少なくとも２つの要素グループの第１のグループは、より小さいリソグラフィ特性の使用により、前記少なくとも２つの要素グループの第２のグループよりも高い製造コストに関連し、
前記方法は、
第１の最小寸法以上のリソフィグラフィ特性を生じる第１のリソグラフィプロセスを用いる前記第１のグループのための第１のダイを形成するステップ、および第２の最小寸法以上のリソフィグラフィ特性を生じる第２のリソグラフィプロセスを用いる前記第２のグループのための第２のダイを形成するステップをさらに備え、
前記第１の最小寸法は、前記第２の最小寸法よりも小さい形状サイズを有し、
前記第１のダイは、前記第１の寸法のリソグラフィ特性から形成された前記第１のグループの要素を有し、
前記第２のダイは、前記第２の寸法のリソグラフィ特性から形成された前記第２のグループの要素を有し、
前記第１のダイおよび前記第２のダイの各々は、前記ハイブリッド集積回路装置を提供するために、前記第１のダイおよび前記第２のダイを互いに結合するための回路を含むように形成される、方法。
【請求項７】
前記第１の最小寸法リソグラフィは、前記第２の最小寸法リソグラフィよりも、およそ２５％から７５％小さい、請求項６に記載の方法。
【請求項８】
前記第１のリソグラフィプロセスは、Ｘ線リソグラフィであり、
前記第２のリソグラフィプロセスは、フォトリソグラフィである、請求項６に記載の方法。
【請求項９】
前記第１のリソグラフィプロセスは、直接書き込みリソグラフィであり、
前記第２のリソグラフィプロセスは、フォトリソグラフィである、請求項６に記載の方法。
【請求項１０】
前記第１のリソグラフィプロセスは、直接書き込みリソグラフィであり、
前記第２のリソグラフィプロセスは、Ｘ線リソグラフィである、請求項６に記載の方法。
【国際調査報告】
2011509519.tif 000013
2011509519.tif 000014