(57)【要約】本発明は多層構造の製造方法を提供し、該方法は、サブストレート上に相変化材料層を形成する工程と、保護層を形成する工程と、該保護層上に他の層を形成する工程と、該他の層をパターン形成する第１パターン形成工程と、前記保護層および前記相変化材料層をパターン形成する第２パターン形成工程と、を有する。特に、第１パターン形成工程は、化学エッチング液を用いるエッチング工程とすることができる。さらに、相変化材料層を形成する前に、複数の電極を基板上に形成することができ、例えば、複数の電極を同一レベルになるよう形成し、例えば、複数の電極が平面構造を形成し、垂直構造にならないようにする。
2011510496.tif 000002
【特許請求の範囲】
【請求項１】
多層構造の製造方法であって、
サブストレート上に電極を形成する工程と、
該電極上に、相変化材料層を形成する工程と、
保護層を形成する工程と、
該保護層上に他の層を形成する工程と、
該他の層をパターン形成する第１パターン形成工程と、
前記保護層および前記相変化材料層をパターン形成する第２パターン形成工程と、
を有する方法。
【請求項２】
請求項１に記載の方法であって、
前記第２パターン形成工程は、スパッタが優位であるプロセスとした、方法。
【請求項３】
請求項１に記載の方法であって、
前記第１パターン形成工程において、前記保護層を部分的にパターン形成する、方法。
【請求項４】
請求項１に記載の方法であって、
前記他の層を、底面反射防止コーティングとした、方法。
【請求項５】
請求項１に記載の方法であって、
前記保護層を、第１サブレイヤおよび該第１サブレイヤ上に形成した第２サブレイヤで形成する、方法。
【請求項６】
請求項５に記載の方法であって、
第１サブレイヤは第１材料で構成し、
第２サブレイヤは第２材料で構成し、
前記第１材料および前記第２材料は互いに異なるものとした、方法。
【請求項７】
請求項１に記載の方法であって、
前記第２パターン形成工程において、前記保護層を、前記相変化材料層をパターン形成するためのマスキング層として用いる、方法。
【請求項８】
相変化材料層を有する多層構造であって、
サブストレートと、
２個の電極と、
相変化材料層と、
保護層と、
を有し、
前記２個の電極を前記サブストレート上に配置し、
前記相変化材料層を前記２個の電極上に配置し、
前記保護層を前記相変化材料層上に配置した、多層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化材料層を有する多層構造に関し、特に、相変化材料層を有するメモリセルに関する。
【０００２】
本発明はさらに、相変化材料層を有する多層構造の製造方法に関する。
【背景技術】
【０００３】
不揮発性メモリの分野において、４５ｎｍノードを超えるスケールのフラッシュメモリが現実的な問題になりつつある。この挑戦に立ち向かう技術は、強誘電体メモリ、磁気メモリおよび相変化メモリであり、相変化メモリは、フラッシュメモリにとって替わる見込みがあり、またＤＲＡＭのような他タイプのメモリにとって替わることができる特性を示す。相変化メモリは、エレクトロニクスの分野で重要なステップである統合メモリとしての可能性のある解決法である。ＯＴＰ（ワン・タイム・プログラマブル：on time programmable）およびＭＴＰ（マルチプル・タイムズ・プログラマブル：multiple times programmable）も、相変化メモリにとって大きな機会を与えうる分野を開く。
【０００４】
相変化メモリは、例えばカルコゲニド材料を用いることによる可逆のメモリスイッチングに基づく。これら材料の高速相転移能力が、書換可能（リライタブル）光メディア（ＣＤ，ＤＶＤ）の発展をもたらしてきた。カルコゲニド相変化材料は、その結晶化メカニズムに基づいて組成が僅かに異なる、２つに分類することができる。「核生成優位」材料、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅＴｅ−Ｓｂ２Ｔｅ３タイラインを、オヴォニック統合メモリ（ＯＵＭ）デバイスで用いるのが一般的である。このコンセプトでは、相変化材料は底部の抵抗性電極と接触して、相変化材料の小さい体積に対して可逆的な切り換えを生ずる。光学的記憶用途（ＣＤ−ＲＷ／ＤＶＤ＋ＲＷ）において知られている「高速成長材料（first growth material）」は、適正な相安定性で極めて高速の（例えば１０ｎｓ）スイッチングが可能である。
【０００５】
そのため、相変化材料は情報記憶に用いることができる。これら材料の動作原理は、相変化である。結晶相においては、材料構造はアモルファス相での特性とは異なる特性を示す。
【０００６】
相変化材料のプログラミングは、アモルファス相と結晶相との間における材料の抵抗率の違いに基づく。双方の相間での切り換えには、温度を上昇させることが必要である。極めて高温な状態から急速冷却するとアモルファス相となる一方、より少ない温度上昇またはより緩慢な冷却では結晶相になる。異なる抵抗を感知するのは、僅かな電流で済ますことができ、この僅かな電流では大きな加熱を生じない。
【０００７】
温度上昇は、メモリセルにパルスを加えることによって達成しうる。パルスによって生ずる高い電流密度は、局部的な温度上昇を発生する。パルスの持続時間および振幅に基づいて、結果として生ずる相が異なる。急速冷却および大きな振幅によれば、セルはアモルファス相となる一方、緩慢冷却およびより小さな振幅パルスによれば、材料を結晶化させることができる。より大きなパルス振幅、いわゆるリセットパルスは、セルをアモルファス化する一方で、より小さなパルス振幅はセルを結晶状態に「セット」するため、これらのパルスはセット（ＳＥＴ）パルスとも称される。
【０００８】
しかし、相変化メモリを製造する既知のプロセスは、相変化材料の特性を変化させることなく、相変化材料をパターン形成することが難しいという事実による、障害があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、相変化材料層を有する多層構造およびその製造方法を得るにあり、該方法により、多層構造の相変化材料層をパターン形成する効率的な手順をもたらすことにある。
【００１０】
上述の目的を達成すべく、本発明は、独立の請求項による、相変化材料層を有する多層構造およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の例示的な実施形態によれば、本発明は、多層構造の製造方法を提供し、該方法は、サブストレート上に相変化材料層を形成する工程と、保護層を形成する工程と、該保護層上に他の層を形成する工程と、該他の層をパターン形成する第１パターン形成工程と、前記保護層および前記相変化材料層をパターン形成する第２パターン形成工程と、を有する。特に、第１パターン形成工程は、化学エッチング液を用いたエッチング工程とすることができる。さらに、相変化材料層を形成する前に、複数の電極をサブストレート上に形成してもよく、例えば、複数の電極をある同一レベルにして形成する、例えば複数の電極が平面構造を形成して垂直構造は形成しないようにすることができる。さらに、保護層は、例えば窒化物誘電体または酸化物誘電体のような絶縁材料を有する、または絶縁材料で構成することができる。
【００１２】
例示的な実施形態によれば、本発明は、相変化材料層を有する多層構造を提供し、該多層構造は、サブストレートと、２個の電極と、相変化材料層と、保護層と、を有し、前記２個の電極を前記サブストレート上に配置し、前記相変化材料層を前記２個の電極上に配置し、前記保護層（絶縁層）を前記相変化材料層上に配置する。特に、絶縁層は相変化材料層上に直接配置することができる。さらに、多層構造は平面構造とすることができ、例えば、２つの電極は同一レベルにして配置し、垂直方向に互い違いに配置しないようにすることができる。さらに、相変化材料層は、２個の電極上にまたは２個の電極間に、相変化材料層が２個の電極を電気的に接続するように配置することができる。
【００１３】
本明細書において、用語「相変化材料層」は、特に、高速相転移を生ずる能力を有する材料を有するまたはこのような材料で構成した任意の層を意味する。一般的に、相変化材料（ＰＣＭ）は、ゲルマニウム、アンチモン、テルルまたはこれらの混合物を有する、またはこれらで構成する。特に、カルコゲニドＰＣＭは、その結晶化メカニズムに基づいて組成が僅かに異なる、２つに分類することができる。いわゆる「核生成優位」材料、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅＴｅ−Ｓｂ２Ｔｅ３タイライン、および光学的記憶用途（ＣＤ−ＲＷ／ＤＶＤ＋ＲＷ）において既知のいわゆる「高速成長」材料は、向上した相安定性で極めて高速に（例えば１０ｎｓ）スイッチングすることができる。これら材料は、いわゆる相変化ラインセルコンセプトで用いることができる。この手法では、メモリデバイスの活性部分は、フロントエンドラインに基づくＣＭＯＳのバックエンドラインプロセス（ＢＥＯＬ）の頂部に堆積させた２個のＣｕバリア電極の中間に形成したＰＣＭラインである。
【００１４】
保護絶縁層を設けることによって、相変化材料層を有する多層構造を効率的にパターン形成または構築することができる。保護層は、下側の相変化材料層の保護をなすことができ、その結果、ＰＣＭ層を劣化させることなく、臭素、フッ素または塩化物のような、標準的でエッチング活性の高いエッチング液を用いることができる。さらに、窒素プラズマまたは酸素プラズマがＰＣＭに接触するのを回避することもできる。さらには、保護絶縁層は、後続のパターン形成工程のためのマスクをなすこともできる。さらに、このプロセスは標準的なＣＭＯＳ手順で実施可能または集積可能である。特に、ＰＣＭの構造および特性が損なわれることなく、ＰＣＭ層はメモリデバイスの有効領域の一部とすることができる。本発明の例示的な実施形態による方法を用いることによって、他の層、例えば底面反射防止コーティング層（ＢＡＲＣ）をパターン形成するために用いるフォトレジスト側で、ＰＣＭを再スパッタして、レジストを除去した後に極めて剥ぎ取りにくいＰＣＭの残留を回避することもできる。これらＰＣＭ残留物は、既知の手順ではウェット剥離処理によって除去できるが、この処理ではＰＣＭに対して過激に侵襲する、および／または１個またはそれ以上の要素においてＰＣＭを消耗させ、デバイスの性能を変化させる。本発明の例示的な実施形態による方法を用いれば、これらのＰＣＭ残留物を回避することができるので、これらのウェット剥離処理およびその結果の不利益を回避しうる。そのため、第１パターン形成において、パターン形成する化学物質からＰＣＭを保護することができ、その結果、ＰＣＭに影響を及ぼすことなく標準的なプロセスを用いることができる。
【００１５】
本発明の例示的な態様の要旨は、相変化材料層の上に形成した保護層を用いることにあり、この保護層は、該保護層上に形成した複数の層をパターン形成する工程においてＰＣＭ層を保護するために用いることができる。そのため、ＰＣＭ層の特性を悪化させることなく、標準的なパターン形成工程を用いることができる。保護層の残留物除去およびＰＣＭ層のパターン形成は、例えばアルゴンスパッタリングのようなスパッタ優位プロセスによって行うことができ、この場合、ＰＣＭの特性を大きく劣化させることがない。
【００１６】
次に、多層構造の製造方法におけるさらに他の例示的な実施形態を説明する。しかし、これらの実施形態は多層構造にも適用することができる。
【００１７】
方法の別の例示的な実施形態によれば、第２パターン形成工程は、スパッタ優位プロセスとし、特に異方性スパッタ優位プロセスとする。
【００１８】
用語「スパッタ優位プロセス」は、特に、主にまたは大部分が、例えば高エネルギーイオンによるスパッタリングまたは物理的相互作用に基づく材料除去処理を意味する。しかし、スパッタリング工程に関連して、少量の化学エッチング液を用いてもよい。そのため、スパッタ優位プロセスは、化学エッチング工程に対して限界を定められなければならず、化学エッチング工程では、除去すべき材料とエッチング液との間における化学的相互作用によって大部分の材料除去が行われる。そのようなスパッタ優位プロセスは、特に、相変化材料層を除去するのに効率的であり、それは、このようなスパッタ優位プロセスでは、相変化材料が化学エッチング工程と比べてより変動が少ないためである。特に、保護絶縁層は、相変化材料層をエッチング液から保護するのに適用する材料を有してもよく、そのエッチング液は、フォトレジスト層または底面反射防止コーティングを除去する際に用いる。
【００１９】
方法の別の例示的な実施形態によれば、第１パターン形成工程において、保護絶縁層を部分的にパターン形成する。特に、保護絶縁層は、第１パターン形成工程によって部分的に除去することができ、例えば、保護絶縁層の上方または頂部を除去し、これにより、最小限の保護層が相変化材料層の上に依然として残るようにする。
【００２０】
方法の別の例示的な実施形態によれば、他の層を、底面反射防止コーティングとする。
【００２１】
方法の別の例示的な実施形態によれば、保護層を、第１サブレイヤおよびこの第１サブレイヤ上に形成する第２サブレイヤで形成する。特に、第１サブレイヤは相変化材料層上に直接形成することができるとともに第２サブレイヤは、第１サブレイヤ上に形成することができる。さらに、第１サブレイヤおよび第２サブレイヤは、互いに異なる厚さにすることができる。
【００２２】
方法の別の例示的な実施形態によれば、第１サブレイヤは第１材料で構成し、第２サブレイヤは第２材料で構成し、前記第１材料と前記第２材料は互いに異なるものとする。特に、第１サブレイヤは第１材料で構成し、および／または第２サブレイヤは第２材料で構成することができる。２個のサブレイヤを設けることにより、保護層上に形成される層のパターン形成工程を、それぞれの層の材料に合わせることができるとともに、第２パターン形成工程は、ＰＣＭ層のために用いることができる。特に、一方のサブレイヤ、例えば第１サブレイヤは、パターン形成工程のためのパターニング形成層またはエッチストップ層をなすことができる。
【００２３】
方法の別の例示的な実施形態によれば、第２パターン形成工程において、保護絶縁層を、相変化材料層のパターン形成のためのマスキング層として用いる。
【００２４】
要約すると、本発明の典型的な態様の要点は、相変化材料（ＰＣＭ）層上に保護層を形成し、該保護層が、パターン形成工程においてＰＣＭ層を保護するために用いられる方法を提供することである。これはＰＣＭをパターン形成するための新しい概念であり、いわゆるラインセルＰＣメモリに適用可能である。一般的に、この方法は、ＰＣＭのパターン形成を必要とする任意のデバイスに適用可能である。保護層は、ＰＣＭパターン形成中のハードマスクとしての機能も果たし、標準的でエッチング活性の高いエッチング化学物質とＰＣＭとの間における接触を回避するために用いることができ、その結果、ＰＣＭの特性を損なわずに済む。要約すると、極めて薄いＰＣＭ層のパターン形成の制御を改善することができるとともに、標準的なＣＭＯＳ工程を使用して、本発明の例示的な態様による方法の容易な統合を行うことができる。
【００２５】
本発明による上述の態様および例示的な実施形態、ならびに他の態様は、以下に説明する実施形態の例から明らかになり、これら実施形態の例を参照して説明する。ある例示的な実施形態または例示的な態様に関連して説明する特徴は、他の例示的な実施形態および他の例示的な態様と組み合わせることもできることに留意されたい。
以下に実施形態の例につき本発明をより詳細に説明するが、本発明はこれに限定されるものではない。
【図面の簡単な説明】
【００２６】
【図１】Ａ〜Ｅは、本発明の第１の例示的な実施形態による相変化材料層をパターン形成するプロセスフローを概略的に示す。
【図２】Ａ〜Ｅは、本発明の第２の例示的な実施形態による相変化材料層をパターン形成するプロセスフローを概略的に示す。
【図３】いわゆるラインセルコンセプトに基づく相変化メモリの概観を概略的に示す。
【図４Ａ】相変化材料セルを示す画像である。
【図４Ｂ】相変化材料セルを示す画像である。
【図４Ｃ】相変化材料セルを示す画像である。
【図５】標準的なパターン形成手順のワークフローを概略的に示す。
【発明を実施するための形態】
【００２７】
図面の描写は線図的なものである。異なる図面において、同様または同一の素子には、同様または同一の参照符号を付して示す。
【００２８】
図１は、本発明の第１の例示的な実施形態による相変化材料層をパターン形成する概略的なプロセスフローを示す。とくに、図１Ａは、メモリセルの一部となり得る多層構造１００を示し、この多層構造１００は、基層またはサブストレート１０１と、このサブストレート１０１に埋め込んだ、またはダマシンプロセスで形成した２個の導体経路１０２，１０３と、を有する。これら導体経路は金属、例えば銅で形成することができる。導体経路１０２および１０３は、電極１０４および１０５にそれぞれ接続し、電極は、例えば窒化タンタル（ＴａＮ）で形成することができる。サブストレート１０１および電極１０４，１０５の上には、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅＴｅ−Ｓｂ２Ｔｅ３を用いて、相変化材料（ＰＣＭ）層１０６を形成する。ＰＣＭ層１０６上には、保護層１０７、例えば窒化物誘電体または酸化物誘電体を有する保護絶縁層を形成する。この後、フォトリソグラフィーを用い、例えば底面反射防止コーティング（ＢＡＲＣ）層１０８およびフォトレジスト層１０９をスピンコーティングし、露光し、およびフォトレジストを形成する。
【００２９】
図１Ｂは、ドライエッチング工程を行ってＢＡＲＣ層１０８を開削またはパターン形成した後の多層構造１００を示す。この工程は、例えばＨＢｒ／Ｏ２のような標準的な化学物質によって行うことができる。エッチング処理は、保護層１０７の方向に選択的な終了ポイント検知によって停止することができる。この工程において、ＰＣＭ層１０６は、いかなる化学物質、例えばエッチング液にも接触しないことに留意すべきである。
【００３０】
図１Ｃは、保護層を部分的に除去またはパターン形成した後の多層構造１００を示す。特に、保護層が窒化物誘電体または酸化物誘電体の場合には、適切な化学物質、例えばフッ素ベースの化学物質を用いて、保護層１０７を部分的に開削する。フォトレジスト層１０９は同様に、保護層１０７をパターン形成するためのマスク層としても機能する。化学物質がＰＣＭ層１０６に接触する前に、この処理を止める。
【００３１】
図１Ｄは、フォトレジスト１０９およびＢＡＲＣ層１０８を除去した後の多層構造１００を示す。この工程は、例えばＯ２，Ｎ２またはＳＦ６のような標準的な化学物質を使用して行うことができる。ＰＣＭ層１０６は依然として保護層１０７に保護されているので、化学物質によって劣化することはない。
【００３２】
図１Ｅは、保護層１０７を開削し、ＰＣＭ層１０６をパターン形成した後の多層構造１００を示す。特に、保護層１０７におけるパターン形成の仕上げをし、また高度な異方性スパッタが優位なプロセスによって、ＰＣＭ層１０６をパターン形成する。この処理工程中、保護層はＰＣＭ層１０６をパターン形成するためのマスクとして用いることができる。
【００３３】
このパターン形成手順の結果として、ＰＣＭ層１０６は、最終エッチング工程中には、スパッタが優位なプロセスおよび低刺激性の化学物質に曝すのみである。全ての他のエッチング工程は標準的な化学物質を用いて行うことができ、ＰＣＭには接触しない。そのため、ＰＣＭ層１０６は、その組成を変化させることなく、再現可能にパターン形成することができる。さらに、図４Ｃで分かるように、残留物を生じることはなく、このことを後で詳細に説明する。
【００３４】
図２は、本発明の第２の例示的な実施形態による相変化材料層をパターン形成する概略的なプロセスフローを示す。このプロセスは、図１につき説明したプロセスと類似する。したがって、主に相違点をより詳細に説明する。主な相違点は、第１サブレイヤ２１０および第２サブレイヤ２１１が保護層２０７を形成する点である。特に、図２Ａは、メモリセルの一部となり得る多層構造２００を示し、多層構造２００は、基層またはサブストレート２０１と、このサブストレート２０１内に埋め込んだ、またはダマシンプロセスで形成した２個の導体経路２０２，２０３と、を有する。導体経路は金属、例えば銅で形成することができる。導体経路２０２および２０３は、電極２０４および２０５にそれぞれ接続し、電極は例えば窒化タンタル（ＴａＮ）で形成することができる。サブストレート２０１および電極２０４，２０５の上には、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅＴｅ−Ｓｂ２Ｔｅ３を用いて、相変化材料（ＰＣＭ）層２０６を形成する。ＰＣＭ層２０６上には、保護層２０７、例えば窒化物誘電体または酸化物誘電体を有する保護絶縁層を形成する。上述したように、保護層２０７は、例えば下部層および上部層のようなサブレイヤ２１０および２１１を有し、これらサブレイヤは異なる厚さにすることができ、異なる材料を有するまたは異なる材料で構成することができる。この後、フォトリソグラフィーを用い、例えば底面反射防止コーティング（ＢＡＲＣ）層２０８およびフォトレジスト層２０９をスピンコーティングし、露光し、およびフォトレジストを形成する。
【００３５】
パターン形成プロセスは、図１につき説明したのと同じである。しかし、保護層２０７の下部層２１０は、保護層２０７の上部層２１１のパターン形成または開削中、ストップ層として用いることができる。このとき、下部層２１０およびＰＣＭ層２０６は、例えばスパッタ優位のエッチング工程のような、最後のエッチング工程において一緒にエッチングすることができる。
【００３６】
図３は、いわゆるラインセルコンセプトに基づく相変化メモリの基本的な概観を概略的に示す図であり、この場合、図１および図２に示した多層構造を用いることができる。特に、図３は、導体経路３０２および３０３にそれぞれ接続した２個の電極３０４および３０５を接続するＰＣＭ層３０６を示す。さらに、基層３０１を示す。説明を分かり易くするため、図３ではＰＣＭ層３０６を被覆する保護層は示さない。さらに、不動態化層３１２を付加的な層と共に示し、この付加的な層としては、例えばシリコンカーバイドで形成した層３１３，３１４、例えば酸化物で形成した層３１５，３１６、および何らかの金属による層３１７および３１８がある。
【００３７】
図４は、相変化材料セルの標準的な画像を示す。特に、図４Ａは、頂部に第１のＰＣＭ領域４０２を有するビット線４０１を示し、この第１のＰＣＭ領域４０２は、ＰＣＭライン４０３によって第２のＰＣＭ領域４０４に接続し、第２のＰＣＭ領域４０４は、電極４０５の上に配置されている。例えば酸化物層のような誘電体層４０６が、電極およびビット線を囲んでいる。さらに、ＰＣＭ領域上には複数のＰＣＭ残留物４０７が観察でき、このＰＣＭ残留物は、保護層を設けない場合におけるＢＡＲＣ開削によって生じるものであり、この開削は、ＰＣＭ層上で止まり、この除去からＰＣＭ領域４０２，４０４およびＰＣＭラインを形成するものである。図４Ｂは、図４Ａで示したＰＣＭ残留物をウェット剥離処理で除去する標準的プロセスの結果を示し、このウェット剥離除去は、ＰＣＭ層、例えばＰＣＭ領域４０２，４０４およびＰＣＭライン４０３に対して過激に侵襲する。
【００３８】
図４Ａおよび図４Ｂとは対照的に、図４Ｃは、パターン形成中、保護層を用いて製造するＰＣＭラインセルメモリを示す。特に、図４Ｃは、頂部に第１ＰＣＭ領域４１２を有するビット線４１１を示し、この第１ＰＣＭ領域４１２を、ＰＣＭライン４１３によって第２ＰＣＭ領域４１４に接続し、この第２ＰＣＭ領域４１４は、やはり電極４１５上に形成する。図４Ｃで分かるように、種々のＰＣＭ領域がパターン形成による劣化または侵襲がより少ないことがわかるとともに、ＰＣＭ残留物がほとんど目視されないことがわかる。
【００３９】
図５は、保護層を用いない標準的なパターン形成手順のワークフローを概略的に示す。特に、図５Ａは、多層構造５００を示しており、多層構造５００は、基層またはサブストレート５０１と、このサブストレート５０１に埋め込んだ、またはダマシンプロセスで形成し得る２個の導体経路５０２，５０３と、を有する。導体経路は金属、例えば銅で形成することができる。導体経路５０２および５０３は、電極５０４および５０５にそれぞれ接続されており、電極は例えば窒化タンタル（ＴａＮ）で形成することができる。サブストレート５０１および電極５０４，５０５の上には、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅＴｅ−Ｓｂ２Ｔｅ３を用いて、相変化材料（ＰＣＭ）層５０６を形成する。この後、フォトリソグラフィーを用い、例えば底面反射防止コーティング（ＢＡＲＣ）層５０８およびフォトレジスト層５０９をスピンコーティングし、露光し、およびフォトレジストを形成する。標準的なプロセスは、図１について説明したものと同様であるが、保護層膜を用いていないため、ＰＣＭ層５０６はパターン形成工程、特にＢＡＲＣ層５０８を剥離する工程で劣化するであろう。
【００４０】
最後に、上述の実施形態は、本発明を限定するものではなく、単に本発明を説明するものであり、当業者であれば、添付する特許請求の範囲で定義する発明の範囲を逸脱することなく、多くの代替の実施形態をできるものであることに留意されたい。特許請求の範囲中に丸カッコで示した引用符号は、特許請求の範囲を限定するものとして解釈すべきではない。「備える／有する」および「備え／有し、」などの用語は、特許請求の範囲または明細書全体で挙げた以外の要素または工程を排除するものではない。ある要素の単一の参照は、その要素の複数の参照を排除しないし、その逆も同様である。いくつかの手段を列挙する装置の請求項において、これらの手段のうちいくつかは、１個の同一アイテムで実現することができる。互いに異なる従属請求項において特定の手段が引用されているという事実だけでは、これらの手段の組合せを有利に用いることができないことを意味しない。
【図１Ａ】
2011510496.tif 000003
【図１Ｂ】
2011510496.tif 000004
【図１Ｃ】
2011510496.tif 000005
【図１Ｄ】
2011510496.tif 000006
【図１Ｅ】
2011510496.tif 000007
【図２Ａ】
2011510496.tif 000008
【図２Ｂ】
2011510496.tif 000009
【図２Ｃ】
2011510496.tif 000010
【図２Ｄ】
2011510496.tif 000011
【図２Ｅ】
2011510496.tif 000012
【図３】
2011510496.tif 000013
【図４Ａ】
2011510496.tif 000014
【図４Ｂ】
2011510496.tif 000015
【図４Ｃ】
2011510496.tif 000016
【図５】
2011510496.tif 000017
【国際調査報告】
2011510496.tif 000018
2011510496.tif 000019