(57)【要約】  高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
2011502357.tif 000002
【特許請求の範囲】
【請求項１】
半導体層（２０２）の上に、トランジスタ（２５０Ａ，２５０Ｂ）のゲート電極構造（２５２）を形成するステップであって、前記ゲート電極構造（２５２）は、ゲート絶縁層（２５４）上に形成された電極部分（２５３）と、前記電極部分（２５３）上に形成された注入ブロック部分（２５８）とを有するステップと、
前記ゲート電極構造（２５２）を通過して前記トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）へのイオンの侵入を実質的に阻止するための注入マスクとして前記ゲート電極構造（２５２）を使用して、イオン注入（２０３）によって前記半導体層（２０２）内にドレインおよびソース領域（２５１）を形成するステップと、
少なくとも前記注入ブロック部分（２５８）を除去して前記電極部分（２５３）を露出させるステップと、
前記電極部分（２５３）に隣接して、かつ前記電極部分の上に層間絶縁材料（２１０）を形成するステップとを含む方法。
【請求項２】
少なくとも前記注入ブロック部分（２５８）を除去する前に平坦化材料（２０７）を堆積するステップを更に含む、請求項１に記載の方法。
【請求項３】
前記電極部分（２５３）に金属シリサイド領域（２５７）を形成するステップを更に含む、請求項１に記載の方法。
【請求項４】
前記ゲート電極構造（２５２）を形成するステップは、ゲート絶縁層（２５４Ａ）と、前記ゲート絶縁層（２５４Ａ）上に電極材料（２５３Ａ）とを形成するステップと、前記電極材料（２５３Ａ）上に、前記電極材料（２５３Ａ）とは異なる材料から形成される少なくとも１つの別の材料層（２５８Ａ）を形成するステップとを含む、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの別の材料層（２５８Ａ）は前記ゲート電極構造（２５２）の最上層である、請求項４に記載の方法。
【請求項６】
前記少なくとも１つの別の材料層（２５８Ａ）は１つ以上の追加の層（３５３Ｂ）が形成される中間層（３５８）である、請求項４に記載の方法。
【請求項７】
前記１つ以上の追加の層（３５３Ｂ）は前記電極材料（３５３Ａ）に実質的に対応する材料から形成される、請求項６に記載の方法。
【請求項８】
前記ゲート電極構造（３５２）を形成するステップは、第１のエッチングプロセス（３１１）によって前記注入ブロック部分（３５３Ｂ）をパターニングするステップと、前記電極部分（３５３）をパターニングするための第２のエッチングプロセス中に、前記パターニングされた注入ブロック部分（３５３Ｂ）をエッチマスクとして使用するステップとを含む、請求項５に記載の方法。
【請求項９】
前記ゲート電極構造（３５２）を形成するステップは、前記中間層（３５８）をエッチストップ層として使用しながら、前記注入ブロック部分（３５３Ｂ）を貫通してエッチングするための第１のエッチングステップ（３０８Ａ）と、前記中間層（３５８）を貫通してエッチングするための第２のエッチングステップとを含む、請求項７に記載の方法。
【請求項１０】
半導体層（２０２）の上に、初期高さ（２５２Ｉ）をそれぞれ有する複数のゲート電極構造（２５２）を形成するステップと、
前記複数のゲート電極構造（２５２）を注入マスクとして使用して、イオン注入（２０３）によって前記半導体層（２０２）内にドレインおよびソース領域（２５１）を形成するステップであって、前記初期高さ（２５２Ｉ）は、前記半導体層（２０２）へのイオンの侵入が実質的に阻止されるように選択されているステップと、
低減された高さ（２５３Ｈ）を得るために、前記複数のゲート電極構造（２５２）の前記初期高さ（２５２Ｉ）を低減させるステップと、
前記低減された高さ（２５３Ｈ）を有する前記複数のゲート電極構造（２５２）に隣接して、かつその上に、層間絶縁材料（２１０）を形成するステップとを含む、方法。
【請求項１１】
前記初期高さ（２５２Ｉ）を低減させるステップは、平坦化材料（２０７）を堆積するステップと、前記平坦化材料（２０７）を使用して除去プロセス（２０８）を行うステップとを含む、請求項１０に記載の方法。
【請求項１２】
前記複数のゲート電極構造（２５２）を形成するステップは、ゲート絶縁層（２５４Ａ）上に電極材料（２５３Ａ）を形成するステップと、前記電極材料（２５３Ａ）上に少なくとも１つの材料層（２５８Ａ）を形成するステップとを含み、前記電極材料（２５３Ａ）と前記少なくとも１つの材料層（２５８Ａ）は前記初期高さ（２５２Ｉ）を規定する、請求項１０に記載の方法。
【請求項１３】
前記少なくとも１つの材料層（２５８Ａ）は単一の材料層として設けられる、請求項１２に記載の方法。
【請求項１４】
前記少なくとも１つの材料層（２５８Ａ）を形成するステップは、中間層（３５８）を形成するステップと、前記中間層（３５８）上に少なくとも１つのブロック層（３５３Ｂ）を形成するステップと、を含み、前記中間層（３５８）と前記少なくとも１つのブロック層（３５３Ｂ）とは異なる材料組成を有する、請求項１２に記載の方法。
【請求項１５】
半導体層（２０２）の上に形成され、ゲート絶縁層（２５４）と、前記ゲート絶縁層（２５４）上に形成された電極部分（２５３）とを有するゲート電極構造（２５２）であって、前記電極部分（２５３）は第１の量（２５３Ｈ）に対応する高さを持つ、ゲート電極構造（２５２）と、
前記半導体層（２０２）内に形成され、深さ方向に第２の量（２５１Ｄ）だけ延びるドレインおよびソース領域（２５１）とを備え、前記ドレインおよびソース領域（２５１）の上面は、前記ゲート絶縁層（２５４）によって実質的に規定される高さにあり、前記第１の量（２５３Ｈ）は前記第２の量（２５１ｄ）よりも小さい、半導体デバイス（２００）。
【発明の詳細な説明】
【技術分野】
【０００１】
一般に、本開示は、集積回路の形成に関し、より詳細には、ゲート電極、ポリシリコン相互接続線などの狭間隔のラインを含む回路素子の間およびその上に誘電中間層を形成することに関する。
【背景技術】
【０００２】
集積回路の製造時には、所定の回路レイアウトに従って、あるチップ領域に多数の回路素子が形成される。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複雑な回路では、シリコンをベースとしたＭＯＳ技術は、動作速度および／または消費電力および／または対費用効果の点でその優れた特性により、現在最も有望なアプローチである。ＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万ものトランジスタ（すなわちＮチャネルトランジスタおよび／またはＰチャネルトランジスタ）が、シリコン系の層などの結晶性半導体層を有する基板に形成される。ＭＯＳトランジスタは、ＮチャネルトランジスタとＰチャネルトランジスタのいずれの場合についても、いわゆるＰＮ接合を有し、これは、高濃度にドープされたドレイン領域およびソース領域と、ドレイン領域とソース領域の間に配置された低濃度に（lightly）ドープされたチャネル領域との界面によって形成される。チャネル領域の電気伝導度（すなわち導電チャネルが電流を流す能力）は、ライン状の部分を有し、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。
【０００３】
一般に、ＭＯＳトランジスタ、キャパシタ、抵抗などの回路素子は、共通の層（以降、この層を「デバイス層」と呼ぶ）内に形成される。これに対し、「配線」、すなわち回路設計に従った回路素子の電気的接続は、デバイス層内のポリシリコンラインなどにより、ある程度しか形成されないため、デバイス層の上に、１つ以上の追加の「配線」層の形成が必要となることがある。このような配線層には、二酸化シリコン、窒化シリコンなどの適切な誘電材料に埋め込まれた金属配線が含まれるか、あるいは高度なデバイスでは、誘電率が３．０以下のｌｏｗ−ｋ材料が使用される。以降、金属配線とその周囲の誘電材料を「メタライゼーション層」と呼ぶ。２層の積層された隣接するメタライゼーション層間と、デバイス層と第１のメタライゼーション層間とに、個々の誘電中間層が形成され、金属配線間または回路素子と金属配線間に導通をとるために、誘電中間層を貫通して、金属を埋め込んだ開口が形成される。代表的なアプリケーションでは、デバイス層を第１のメタライゼーション層から分離する誘電中間層は、主として二酸化シリコンから形成される。この二酸化シリコンは、実績のあるプラズマ化学気相成長法（ＰＥＣＶＤ）法により、誘電エッチストップ層の上に堆積され、ＰＥＣＶＤ法は、十分なコンフォーマル性を有する滑らかで高密度の二酸化シリコン膜を、適度に高い堆積速度で形成することができる。たゆみないデバイスの微細化により、ＭＯＳトランジスタのゲート長が約５０ｎｍ以下のオーダーに達したことで、ポリシリコンライン、ゲート電極などの隣接する回路素子間の距離も短くなっており、現在、最新のＣＰＵでは２００ｎｍ以下に達し、高密度のポリシリコンライン間のスペース幅が約１００ｎｍ以下となっている。しかし、エッチストップ層の材料として使用されることが多い窒化シリコンと、層間絶縁膜として使用されることが多い二酸化シリコンを堆積するための実績のある高速ＰＥＣＶＤ法のギャップフィル能は、図１ａ〜１ｂを参照して更に詳細に説明するように、誘電中間層を確実に形成するには十分ではないことがわかっている。
【０００４】
図１ａは、複数のトランジスタ素子（便宜上、２つのトランジスタ素子１５０Ａ，１５０Ｂのみを示す）を有する半導体デバイス１００の断面図を模式的に示す。トランジスタ１５０Ａ，１５０Ｂは、半導体層１０２に形成され、半導体層１０２は、例えばシリコン含有半導体材料、あるいは高度なトランジスタ素子や他の回路特徴（例えばキャパシタなど）に必要な適切な形状のドーパントプロファイルを形成するための他の適切な材料などである。半導体層１０２は、半導体材料（例えばシリコン材料など）などの基板１０１の上に形成される。半導体層１０２と基板１０１は、「バルク」構成であってもよく、この場合、基板１０１は、半導体層１０２と実質的に同じ結晶性材料を含む。別の場合には、基板１０１と半導体層１０２は、シリコンオンインシュレータ（ＳＯＩ）構成であり、基板１０１の少なくとも一部が、二酸化シリコン材料などの絶縁材料を含み、その上に半導体層１０２が形成されていてもよい。また、図に示した製造段階では、トランジスタ１５０Ａ，１５０Ｂは、電極部分１５３を含むゲート電極構造１５２も有し、電極部分１５３は、ポリシリコンなどの適切な電極材料を含んでもよい。更に、ゲート電極構造１５２は、二酸化シリコン、窒化シリコン、高度なアプリケーションではｈｉｇｈ−ｋ誘電材料などの任意の適切な材料組成を含むゲート絶縁層１５４も有しうる。更に、ゲート電極構造１５２の側壁に側壁スペーサ構造１５６が設けられており、このスペーサ構造１５６は、従来技術において公知のように２以上の個々のスペーサ要素を有し、場合によっては個々のエッチストップ材料も有しうる。更に、所望のトランジスタ特性を得るための適切な縦方向と横方向のプロファイルを有する、個々のドレイン領域とソース領域１５１が、半導体層１０２内に形成されている。
【０００５】
図１ａに示す半導体デバイス１００は、実績のある従来のプロセス技術に基づいて形成することができ、これには以下のプロセスが含まれる。半導体層１０２に、トランジスタ１５０Ａ，１５０Ｂなどの回路素子を形成するための個々の能動領域を画定しうる適切な分離構造（不図示）を形成した後に、ゲート絶縁層１５４が、所望の膜厚と材料組成を得るために、例えば、酸化法および／または堆積法によって形成されうる。その後、例えば、低圧化学気相成長法（ＬＰＣＶＤ）によって、ポリシリコンなどのゲート電極材料（例えば）が堆積され、その際、このポリシリコン材料の膜厚が、デバイス１００のプロセス要件に従って選択されうる。すなわち、高度なアプリケーションでは、ゲート電極構造１５２の最終的な高さ１５２Ｈを決定しうるポリシリコン材料の膜厚が、ゲート電極構造１５２の機能が実現される一方で、ドレインおよびソース領域１５１の形成時に有効なマスクとして機能するという観点から、チャネル領域１５５へのドーパントの侵入を抑制するのに十分な遮蔽効果が得られるように選択される。このため、電極材料を必要な膜厚１５２Ｈで堆積した後に、ゲート電極構造１５２の横方向のサイズを規定するために高度なリソグラフィおよびパターニングプロセスが行われる。その後、例えば、イオン注入により、個々のオフセットスペーサ（不図示）に基づいて、ドレインおよびソース領域１５１の第１の部分が形成されうる。その際、通常は、ゲート電極構造１５２を、場合によってはオフセットスペーサと組み合わせて有効な注入マスクとして使用して、浅いドーパントプロファイルが形成される。次に、実績のある堆積法とエッチング法を使用して、スペーサ構造１５６が形成され、スペーサ構造１５６と組み合わせて、ゲート電極構造１５２の所望の横方向の遮蔽効果を得る。その後、適切に選択されたプロセスパラメータ（注入エネルギーおよびドーズ量など）を使用して注入プロセス１０３が行われ、半導体層１０２内の所望の深さに必要なドーパント濃度が設定される一方で、スペーサ構造１５６により、ドーパント濃度の横方向のプロファイルが規定される。更に、チャネル領域１５５内にドーパント種が余分に存在している場合、例えば、スレッショルド電圧、短チャネル効果などの制御に関して、最終的なトランジスタ特性が著しく変化するため、注入プロセス１０
３では、ゲート電極構造１５２の実質的に下に存在するチャネル領域１５５へのドーパントの侵入を阻止する必要がある。このため、ポリシリコン部分１５３の注入ブロック能が、ゲート絶縁層１５４とその下のチャネル領域１５５への侵入を阻止するのに実質的に十分となるように、高さ１５２Ｈとゲート電極構造１５２とが選択される。注入プロセス１０３の後、ドレインおよびソース領域１５１中のドーパントを活性化させると共に、注入により引き起こされた半導体層１０２の損傷を再結晶させるために、適切に設計されたアニールプロセスが行われうる。
【０００６】
図２ｂは、製造が更に進んだ段階の半導体デバイス１００を模式的に示し、ドレインおよびソース領域１５１と、ポリシリコン電極部分１５３とに金属シリサイド領域１５７が形成されうる。更に、第１および第２のトランジスタ１５０Ａ，１５０Ｂの上に、層間絶縁材料の第１の部分が、例えば窒化シリコン層１０４の形で設けられる。上で説明したように、高度な半導体デバイスでは、新しい技術標準の進歩に伴い、トランジスタ１５０Ａ，１５０Ｂ等の狭間隔の回路素子間の間隔１０５が狭くなっており、このため、窒化シリコン層１０４などの層間絶縁材料を形成するための堆積プロセスのギャップフィル能の向上が求められうる。したがって、実績のある技術に基づいて行われうる金属シリサイド領域１５７の形成後に、通常は、ＰＥＣＶＤプロセスが行われ、窒化シリコン材料１０４が堆積される。しかし、距離１０５とゲート電極構造１５２の高さ１５２Ｈとによって規定されるアスペクト比がある程度高いため、個々の（respective）ＰＥＣＶＤプロセスのコンフォーマルな堆積能が不十分であるために、例えば、ボイド１０４Ａの形の不規則性（irregularilies）が生じうる。不規則性１０４Ａにより、その後行う別の層間絶縁材料（二酸化シリコン材料など）の堆積プロセスが不均一となり、この結果、トランジスタ１５０Ａ，１５０Ｂを、トランジスタ１５０Ａ，１５０Ｂの上に形成するメタライゼーションレベルに接続するためのコンタクト用の個々の開口の形成時にコンタクト不良が発生しうる。層１０４は、エッチストップ層として使用されると共に、高度なアプリケーションでは、窒化シリコンは、高い固有の圧縮歪みと引張歪みを与えて堆積することができるため、歪み誘発源として使用されうる。このため、コンフォーマルな堆積挙動を向上させる観点から層１０４の層厚を減らすことは望ましくない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、上に記載した問題の影響の１つ以上を阻止することができるか、少なくとも低減することができる各種の方法およびデバイスを対象としている。
【課題を解決するための手段】
【０００８】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明のすべてを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【０００９】
一般に、ここに開示する主題は、高密度のデバイス領域であっても、層間絶縁材料の堆積の前にゲート電極構造の高さを低減させることによって、層間絶縁材料の堆積を、さほど厳しくないアスペクト比で行うことができる技術および個々の半導体デバイスを提供する。一方、適切な初期高さを有するゲート電極構造を設けることによって、高エネルギー注入プロセスが終了するまで、ゲート電極構造の必要な注入ブロック能を維持することができ、ゲート電極高が、後から適切なプロセス技術に基づいて低減される。したがって、層間絶縁材料の堆積時に高いプロセス均一性を得ることができる一方で、同時に、深いドレインおよびソース領域の形成中に必要な注入ブロック効果も維持することができる。
【００１０】
ここに開示する１つの例示的な方法は、半導体層の上に、トランジスタのゲート電極構造を形成するステップであって、前記ゲート電極構造は、ゲート絶縁層上に形成された電極部分と、前記電極部分上に形成された注入ブロック部分とを有するステップを有する。前記方法は、前記ゲート電極構造を通過して前記トランジスタのチャネル領域へのイオンの侵入を実質的に阻止するための注入マスクとして前記ゲート電極構造を使用して、イオン注入によって前記半導体層内にドレインおよびソース領域を形成するステップを更に有する。更に、前記方法は、少なくとも前記注入ブロック部分を除去して前記電極部分を露出させるステップと、前記電極部分に隣接して、かつ前記電極部分の上に層間絶縁材料を形成するステップと、を有する。
【００１１】
ここに開示する別の例示的な方法は、半導体層の上に、初期高さをそれぞれ有する複数のゲート電極構造を形成するステップを有する。前記方法は、前記複数のゲート電極構造を注入マスクとして使用して、イオン注入によって前記半導体層内にドレインおよびソース領域を形成するステップであって、前記初期高さは、前記半導体層へのイオンの侵入が実質的に阻止されるように選択されているステップを有する。また、前記方法は、低減された高さを得るために、前記複数のゲート電極構造の前記初期高さを低減させるステップと、前記複数のゲート電極構造に隣接して、かつ前記複数のゲート電極構造の上に、前記低減された高さを有する層間絶縁材料を形成するステップとを有する。
【００１２】
ここに開示する例示的な１つの半導体デバイスは、半導体層の上に形成され、ゲート絶縁層と、前記ゲート絶縁層上に形成された電極部分とを有するゲート電極構造を有する。前記電極部分は、第１の量に対応する高さを有する。更に、前記半導体デバイスは、前記半導体層内に形成され、深さ方向に第２の量だけ延びるドレインおよびソース領域を有し、前記ドレインおよびソース領域の上面は、前記ゲート絶縁層によって実質的に規定される高さにあり、前記第１の量は前記第２の量よりも小さい。
【図面の簡単な説明】
【００１３】
【図１ａ】従来のデバイス戦略に従って形成され、層間絶縁膜に不規則性が生じうる、高密度のトランジスタ素子を有する半導体デバイスの断面図。
【図１ｂ】従来のデバイス戦略に従って形成され、層間絶縁膜に不規則性が生じうる、高密度のトランジスタ素子を有する半導体デバイスの断面図。
【図２ａ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｂ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｃ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｄ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｅ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｆ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｇ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｈ】例示的な実施形態による、最初に、ゲート電極高が、所望の注入ブロック能を与えるために注入ブロック部分および電極部分によって規定され、後からこの初期高さが低減される、各種製造段階における半導体デバイスの断面図。
【図２ｉ】ゲート電極材料の高さが、注入ブロック能に従って選択され、その後、層間絶縁材料の形成時に適切なアスペクト比を与えるために低減されうる、別の例示的な実施形態に係る半導体デバイスの断面図。
【図２ｊ】ゲート電極材料の高さが、注入ブロック能に従って選択され、その後、層間絶縁材料の形成時に適切なアスペクト比を与えるために低減されうる、別の例示的な実施形態に係る半導体デバイスの断面図。
【図２ｋ】ゲート電極材料の高さが、注入ブロック能に従って選択され、その後、層間絶縁材料の形成時に適切なアスペクト比を与えるために低減されうる、別の例示的な実施形態に係る半導体デバイスの断面図。
【図２ｌ】更に別の例示的な実施形態による、図２ｉに示す半導体デバイスの断面図であって、初期電極高を低減させるための除去プロセスの制御性を改善するために追加のエッチングステップが行われうる。
【図３ａ】更に別の例示的な実施形態による、層間絶縁材料の形成前の除去プロセスを改善するために、中間層を有するゲート電極構造を備えた半導体デバイスの断面図。
【図３ｂ】更に別の例示的な実施形態による、層間絶縁材料の形成前の除去プロセスを改善するために、中間層を有するゲート電極構造を備えた半導体デバイスの断面図。
【図３ｃ】更に別の例示的な実施形態による、層間絶縁材料の形成前の除去プロセスを改善するために、中間層を有するゲート電極構造を備えた半導体デバイスの断面図。
【図３ｄ】更に別の例示的な実施形態による、層間絶縁材料の形成前の除去プロセスを改善するために、中間層を有するゲート電極構造を備えた半導体デバイスの断面図。
【図３ｅ】別の例示的な実施形態による、エッチングプロセスによってゲート電極高が低減されうる、中間層を有する半導体デバイスの断面図。
【図３ｆ】別の例示的な実施形態による、電極高を低減させるための材料の除去に、研磨プロセスとエッチングプロセスが含まれる、ゲート電極構造に中間層を含む半導体デバイスの断面図。
【図３ｇ】別の例示的な実施形態による、電極高を低減させるための材料の除去に、研磨プロセスとエッチングプロセスが含まれる、ゲート電極構造に中間層を含む半導体デバイスの断面図。
【発明を実施するための形態】
【００１４】
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００１５】
本明細書に記載の主題は、種々の変形および代替の形態を取りうるが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれるすべての変形例、均等物および代替例を含む点に留意すべきである。
【００１６】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴をすべて本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００１７】
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００１８】
一般に、本開示は、特に高度な半導体デバイスの高密度のデバイス領域において、深いドレインおよびソース領域の形成後に、ゲート電極構造の高さを低減させることによって顕著な表面凹凸（surface topology）が低減され、不規則性が形成される可能性が低減される技術および個々の半導体デバイスを提供する。すなわち、最初に、ゲート電極構造が、高エネルギー注入プロセスの要件に適合する適切な高さで形成され、その後、電極高が、層間絶縁材料（例えばエッチストップ材料）を極めてコンフォーマルに堆積できるのに適した高さに低減されうる。この材料は、デバイスのチャネル領域において電荷キャリアの移動度を上げるために、高応力構成で設けられることが多い。ここに開示する一部の例示的な態様では、ゲート電極構造の初期高さが、層間絶縁材料の堆積時のギャップフィル能に合致する一方で、電極部分と組み合わせて、「注入ブロック部分」と呼ばれる別の部分により、注入ブロック特性が得られるような最終的なゲート高に対応する高さまたは膜厚を有する電極部分を設けることによって得られる。この注入ブロック部分は、ゲート電極構造に対してその後行われる処理に適合する任意の適切な材料から形成される。ここに開示する別の例示的な実施形態では、ゲート電極材料が、高エネルギーのイオンの侵入を有効にブロックするための適切な初期高さで設けられ、後の段階でこの初期高さが適切に低減され、後から層間絶縁材料を堆積させるために表面凹凸が有効に低減される。更に別の例示的な実施形態では、高さの低減時にエッチストップ層または化学機械研磨（ＣＭＰ）ストップ層として使用されうる中間の材料層がゲート電極構造に設けられ、この中間層に基づいてゲート電極構造のパターニング時のプロセス均一性を向上させることができる。
【００１９】
このため、ここに開示する原理は、高密度の回路素子（ゲート電極構造など）を有する高度な半導体デバイスに有利に適用することができ、実効アスペクト比を低下させることにより、実績のある堆積技術の、例えば高応力材料に関するギャップフィル能を「向上」させることができる。このため、このような実績のある効率的なプロセス技術を、将来の世代のデバイスに使用することができる一方で、深いドレインおよびソース領域を形成するためのプロセス技術との高い互換性を保つことができる。例えば、ゲート長が５０ｎｍ以下のゲート電極構造を備えた半導体デバイスの場合、高密度のデバイス領域では隣接する導電線とゲート電極構造間の間隔が１００ｎｍ以下となりうるため、ここに開示する技術は、このようなデバイスにおいて非常に有利である。
【００２０】
図２ａは、半導体デバイス２００の、製造の初期段階での断面図を模式的に示す。半導体デバイス２００は、基板２０１を有し、この基板２０１は、シリコン層、シリコン／ゲルマニウム層、あるいは複数の異なる成分から構成されうる他の任意の適切な半導体材料など、この上に半導体層２０２を形成するための適切なキャリア材料などであってもよい。更に、基板２０１は、デバイス１００を参照して上で説明したように、半導体層２０２と共にバルク構成またはＳＯＩ構成であっても、別の場合には、特定のデバイス領域でバルク構成が設けられるが、デバイス２００のさまざまな領域の性能を個々に向上させるために、ほかのデバイス領域ではＳＯＩ様の構成が使用されてもよい。更に、半導体デバイス２００は絶縁層２５４Ａを有し、この絶縁層２５４Ａは、後の段階で、少なくとも一部のデバイス領域においてゲート絶縁層として使用されうる。更に、ポリシリコン材料などのゲート電極材料２５３Ａが設けられ、このゲート電極材料２５３Ａは、デバイス要件に応じて事前ドープされた形で設けられうる。ゲート電極材料２５３Ａは、一部の例示的な実施形態では、形成するゲート電極構造の所望の最終的な高さに実質的に対応する膜厚２５３Ｈを有しうる。すなわち、この高さ２５３Ｈは、狭間隔の回路素子間の最小距離と併せて、層間絶縁材料を形成するための堆積プロセスのギャップフィル能に関して適切なアスペクト比を規定する高さである。例えば、一部の例示的な実施形態では、半導体層２０２は、ＳＯＩ様の構成を提供するために、埋め込み絶縁層（不図示）に形成されてもよい。この場合、半導体層２０２の膜厚が、高さ２５３Ｈよりも厚く、この点は、ドレインおよびソース領域を埋め込み絶縁層まで広げる必要がある場合に、ゲート電極構造の注入ブロック能のために、ＳＯＩデバイス内の能動シリコン層の膜厚よりも厚くする必要がある従来の戦略とは異なる。
【００２１】
更に、図に示す製造段階では、デバイス２００は、注入ブロック材料２５８Ａも有し、この注入ブロック材料２５８Ａは、二酸化シリコン、窒化シリコン、酸窒化シリコン、例えば、高温プロセスなどに関して後から行われる処理と適合した他の適切な任意の適切な材料など、任意の材料組成の形で設けられうる。注入ブロック材料２５８Ａの高さ２５８Ｈは、更に別の製造プロセスで使用される個々の最大注入エネルギーと、材料２５８Ａのストップ能とに基づいて選択されうる。例えば、層２５８Ａに適度に密度の高い窒化シリコン材料が使用される場合には、窒化シリコン材料の高いイオンブロック能のため、総高さ（すなわち、高さ２５８Ｈと高さの２５３Ｈの合計）を、従来のデバイスで要求される対応する初期高さよりも低くすることができる。いうまでもなく、層２５８Ａの適切な膜厚は、必要な注入エネルギーと注入種を考慮して、実験データおよび／またはシミュレーションに基づいて容易に決定することができる。このため、所望の最終的な高さ２５３Ｈに対して、高さ２５８Ｈが、後の製造段階において、層２５４Ａおよび半導体材料２０２へのドーパント種の過度の侵入を阻止するように適切に選択されうる。
【００２２】
更に、図に示すように、半導体デバイス２００は、例えば、層２５８Ａ，２５３Ａに基づいてゲート電極構造を画定するための適切な横方向寸法を有するレジストマスクなどの、エッチマスク２０６を有する。
【００２３】
図２ａに示す半導体デバイス２００は、以下のプロセスを基に形成することができる。個々の分離構造（不図示）の形成後に、酸化および／または堆積および／またはその他の表面処理によって、絶縁層２５４Ａが形成され、続いて、電極材料２５３Ａが目標高さ２５３Ｈで堆積される。次に、１以上の適切な材料を、所定の目標高さ２５８Ｈに堆積することによって、材料２５８Ａが形成されうる。その際、上で説明したように、層２５８Ａが、ポリシリコンの形で設けられる電極材料２５３Ａよりも高いイオンブロック能を与えるため、従来の戦略よりも高さを低くすることができる。その後、高度なリソグラフィ技術に基づいてエッチマスク２０６が形成され、マスク２０６に基づいて層２５３Ａ，２５８Ａをパターニングするために、エッチングプロセスが行われうる。一部の例示的な実施形態では、この（respective）パターニングプロセスには、材料２５３Ａを有効なエッチストップとして使用して、マスク２０６のマスクパターンを層２５８Ａに転写するための第１のエッチングプロセスと、実績のあるレシピに基づいて材料２５３Ａをパターニングするための追加のエッチングとが含まれ、この追加のエッチングでは、先にパターニングされた層２５８Ａが、有効なエッチマスクとして機能しうる。このため、少なくとも層２５３Ａのパターニングにおいて、従来の技術との高い互換性を保つことができる。この理由は、同様のエッチングレシピを使用することができる一方で、パターニングされた材料２５８Ａを有効なハードマスクとして使用することができ、個々のエッチングステップ中にエッチングが必要な膜厚を減らすことができるため、全体的なプロセスの均一性を向上させることができるためである。
【００２４】
図２ｂは、上記のプロセスシーケンスの後の半導体デバイス２００を模式的に示す。このため、電極部分２５３と注入ブロック部分２５８とをそれぞれ有するゲート電極構造２５２が提供され、電極部分２５３と注入ブロック部分２５８が併せて初期高さ２５２Ｉを規定している。
【００２５】
図２ｃは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、トランジスタ素子２５０Ａ，２５０Ｂは、ゲート絶縁層２５４を含むゲート電極構造２５２を有し、イオン注入プロセス２０３で形成される深いドレインおよびソース領域２５１の横方向のオフセットを規定するために側壁スペーサ構造２５６が設けられている。注入プロセス２０３中に、ゲート電極構造２５２は、注入プロセス２０３時に使用されるドーパントによるチャネル領域２５５への侵入を実質的に阻止するように、入射イオンを有効にブロックし、ドーパント材料を所定の膜厚２５３Ｄまで沈降（deposition）させるように初期高さ２５２Ｉが選択されうる。すなわち、一部の例示的な実施形態では、上記のように、高さ２５３Ｈは、層間絶縁材料の堆積プロセスの要件に適合するように選択される一方、膜厚２５８Ｈは、部分２５８に使用される材料の種類と共に、電極部分２５３内で所望の侵入深さ２５３Ｄが得られるように選択されうる。別の例示的な実施形態では、絶縁層２５４の損傷とチャネル領域２５５へのドーパントの侵入が実質的に阻止される限り、注入プロセス２０３での侵入深さ２５３Ｄは、さほどクリティカルではない。
【００２６】
電極部分２５３においてドーパント濃度を上げる必要がある場合、電極部分２５３に対して追加の注入が適切であると考えられれば、後の段階で、部分２５８あるいはその一部の除去後に、低エネルギーで追加の注入プロセスが行われてもよい。注入プロセス２０３の後、ドレインおよびソース領域２５１のドーパントを活性化させ、注入により引き起こされた損傷を再結晶させるために、アニールプロセスが行われうる。別の例示的な実施形態では、アニールプロセスが、後の段階、すなわち注入ブロック部分２５８の除去後に行われてもよい。
【００２７】
図２ｄは、任意の適切な有機材料（例えばポリマー材料、レジスト材料など）に基づいて設けられうる平坦化材料２０７を有する半導体デバイス２００を模式的に示す。この場合、平坦化材料２０７は、例えば、低粘性状態のスピンコーティングによって、非常に非コンフォーマルな状態で堆積され、続いて、材料２０７を硬化するための適切な処理（例えば熱処理、照射処理など）が行われる。この結果、平坦化材料２０７は、高密度のトランジスタ２５０Ａ，２５０Ｂ間の間隙を、少なくともトランジスタ２５０Ａ，２５０Ｂの高さのかなりの部分まで、すなわち、初期高さ２５２Ｉ（図２ｂ）まで埋め込む。
【００２８】
図２ｅは、材料除去プロセス２０８中の半導体デバイス２００を模式的に示す。例示的な一実施形態では、材料除去プロセス２０８には、化学機械研磨（ＣＭＰ）プロセスが含まれ、平坦化材料２０７は、他のデバイス領域（トランジスタ２５０Ａ，２５０Ｂ間の空間など）を完全に埋めている。除去プロセス２０８では、ＣＭＰプロセスとして実施される場合には、表面部分がスラリーおよび研磨パッド（不図示）と接触され、所望の除去速度が得られるように、プロセスパラメータが調整されうる。除去速度は、スラリーと研磨パッドに曝される材料が異なれば、ＣＭＰプロセスのプロセスパラメータ（スラリーの化学組成、基板に対する研磨パッドの相対速度、下向きの力など）に応じて変わりうる。例えば、同様な材料から形成される部分２５８およびスペーサ構造２５６の材料に対して所望の除去速度が得られるように、スラリーとプロセスパラメータが選択されるが、平坦化材料の実効除去速度はさほどクリティカルでない。このため、除去プロセス中に、側壁スペーサ構造２５６の高さも低くなり、実質的に平坦な表面形状が得られる。電極部分２５３が露出されると、研磨作業に対する光学的および／または機械的な反応が変化するため、一般に高度なＣＭＰ技術で可能なように、除去プロセス２０８を、個々の終点検出信号によって制御することができる。別の例示的な実施形態では、ＣＭＰによって注入ブロック部分２５８のほとんどを除去した後に、注入ブロック部分２５８の残滓を除去するための追加のエッチングプロセスが、除去プロセス２０８に含まれてもよい。別の例示的な実施形態では、後で詳細に後述するように、除去が、エッチングによって行われても、あるいは、最初のエッチングとその後にＣＭＰを組み合せて行われてもよい。
【００２９】
図２ｆは、除去プロセス２０８により、電極部分２５３が露出され、実質的に平坦な表面形状が得られた後の半導体デバイス２００を模式的に示す。更に、半導体デバイス２００は、平坦化材料２０７の残りを除去するためのエッチング環境２０９に露出されうるが、これは、露出した電極部分２５３を過度に損傷することなく、実績のあるプラズマエッチングプロセスに基づいて行うことができる。別の例示的な実施形態では、ゲート電極構造２５２でドーパント濃度を更に高くすることが適切であると考えられる場合には、平坦化材料２０７の除去前に、更に別の注入プロセスが行われ、露出された電極部分２５３にドーパント種が適切に導入されてもよい。ドーパント濃度の追加が不要な場合、平坦化材料２０７の除去の前に対応する注入プロセスを行うことにより、ドレインおよびソース領域の質を向上させてもよい（high integrity）。別の場合には、材料２０７の除去後に、必要に応じて、個々の（respective）注入プロセスが行われうる。これは、一般に、電極部分２５３の高さ、したがって使用する注入エネルギーが、ドレインおよびソース領域２５１の最大の広がり（maximum extension）よりも小さく、このため、先に形成したドレインおよびソース領域２５１内に、電極部分２５３の高さに対応する侵入深さを有する、個々の（respective）追加のドーパント濃度が設定されるためである。
【００３０】
図２ｇは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、ドレインおよびソース領域２５１と、ゲート電極構造２５２とに金属シリサイド領域２５７が形成され、ゲート電極構造２５２はこの時点では実質的に電極部分２５３を含む。金属シリサイド領域２５７は、平坦化材料２０７の除去と個々のクリーニングプロセス後に、実績のある技術に基づいて形成されうる。更に、金属シリサイド領域２５７の形成前に、個々のアニーリングプロセスが行われてもよく、上で説明したように、任意選択で、低エネルギーの注入プロセスが行われてもよい。一部の例示的な実施形態では、図２ｇに示す半導体２００は、シリサイド形成プロセス中の体積の変化分を除き、高さ２５３Ｈに実質的に対応する最終的な高さのゲート電極構造２５２を備える。同様に、ドレインおよびソース領域２５１は、ゲート絶縁層２５４によって実質的に規定される高さから、量２５１Ｄに対応する半導体層２０２の深さ（高さの量２５３Ｈよりも大きい）まで延在しうる。このため、上記のように、高さ２５３Ｈと、トランジスタ２５０Ａ，２５０Ｂの間の間隔２０５とによって規定されるアスペクト比が、後に実施する層間絶縁材料の堆積においてさほどクリティカルではなくなる。
【００３１】
図２ｈは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図の実施形態では、デバイスは、窒化シリコン、シリコンカーバイド、窒素含有シリコンカーバイドなどから形成されるエッチストップ層２０４を含む層間絶縁材料２１０を有しうる。上で説明したように、場合によっては、エッチストップ層として機能しうる層２０４は、トランジスタ２５０Ａ，２５０Ｂの性能を向上させるために、高い固有応力レベルを示しうる。更に、誘電材料２１０は、二酸化シリコンなどの誘電材料２０９を含みうる。アスペクト比が低いため、層２０４，２０９の堆積は、さほどクリティカルでない表面条件で実施することができ、ボイド１０４Ａ（図１ｂ）などの不規則性が形成される可能性を低減でき、高密度のデバイス領域に配置された個々のトランジスタ（トランジスタ２５０Ａ，２５０Ｂなど）の上にも、適切な層間絶縁材料を、例えば高応力状態で提供できる高い柔軟性が得られる。
【００３２】
図２ｉは、別の例示的な実施形態に係る半導体デバイス２００を模式的に示す。ここでは、ゲート電極構造２５２が、注入プロセス２０３中に所望のイオンブロック能力を与える高さ２５３Ｈの電極部分２５３を有しうる。すなわち、電極部分２５３が、実績のある従来の戦略に基づいて設けられ、これにより、ゲート電極構造２５２のパターニング時に、従来の技術に対して高い互換性が得られる。
【００３３】
図２ｊは、製造が更に進んだ段階の半導体デバイス２００を模式的に示し、平坦化材料２０７が設けられ、上で説明したように、デバイス２００に対して除去プロセス２０８が行われうる。除去プロセス２０８は、時間制御されたプロセスとして実施することができ、これにより、上で説明したように、アスペクト比を適切に低減させるために、ゲート電極部分２５３の所望の部分を除去することが可能となる。
【００３４】
図２ｋは、除去プロセス２０８と平坦化材料２０７の除去の後の半導体デバイス２００を模式的に示す。例えば、金属シリサイド領域２５７を形成し、低いアスペクト比に基づいて層間絶縁材料２１０を堆積させる（図２ｈ参照）ことにより、その後の処理が続行されうる。
【００３５】
図２ｌは、製造段階における別の例示的な実施形態に係る半導体デバイス２００を模式的に示す。この図においては、平坦化材料２０７が、設けられ、スペーサ構造２５６から材料を選択的に除去するための選択性エッチングプロセス２１１においてエッチマスクとして使用され、高さが２５６Ｒだけ減少する。エッチングプロセス２１１は、例えば、シリコン材料に対して選択的にエッチングされうる窒化シリコンに容易に使用できるウェット化学レシピなどの、任意の適した選択的エッチングレシピに基づいて行われうる。このように、ゲート電極構造２５２の所望の最終的な高さを調整するように、高さの減少分２５６Ｒが、良好に制御可能な状態で調整されうる。すなわち、プロセス２０８などの後続の除去プロセスにおいて、薄層化されたスペーサ構造２５６が、基板２０１内の高いプロセスの均一性と、ひいてはゲート電極高の均一性を得るためのＣＭＰストップ材料として機能しうる。この目的のため、非常に選択性の高いなＣＭＰプロセスが使用され、その際に、ゲート電極構造２５２のポリシリコン材料の除去速度が高くなり、スペーサ材料の研磨速度が著しく低くなるように、スラリーと研磨パラメータが適切に選択されうる。
【００３６】
次に、図３ａ〜３ｇを参照して更に別の例示的な実施形態を説明する。この実施形態においては、除去プロセスに加えてパターニングプロセスの制御性を改善するために使用されうる中間層が、初期のゲート電極構造に追加されている。
【００３７】
図３ａは、半導体層３０２が形成されている基板３０１を含む半導体デバイス３００を模式的に示す。更に、半導体層３０２に、絶縁層３５４Ａと、ゲート電極材料３５３Ａとが形成されうる。これらの構成要素に関しては、半導体デバイス２００を参照して上で説明したのと同じ条件が当てはまる。更に、電極材料３５３Ａとは異なる材料組成を有しうる中間の材料層３５８が、適切な膜厚（使用する材料の種類に応じて、例えば約１０〜２０ｎｍなど）で設けられうる。例えば、中間層３５８は、窒化シリコン、二酸化シリコン、酸窒化シリコン、シリコンカーバイドなどを含んでもよい。更に、追加の注入ブロック層３５３Ｂが設けられ、例示的な一実施形態では、材料３５３Ｂは、材料３５３Ａに実質的に対応しうる。この場合、個々のパターニングプロセスにおいて、従来のゲートパターニング技術と実質的に同じ材料が対象となるため、従来の技術との高いプロセスの互換性を得ることができる。別の場合には、層３５３Ｂに他の適切な任意の材料を使用してもよい。
【００３８】
上で説明したように、図３ａに示す半導体デバイス３００は、実績のある技術に基づいて形成され、中間層３５８は、酸化、堆積などに基づいて形成されうる。例えば、層３５３Ａを形成するためのＬＰＣＶＤプロセスが中断されるか、あるいはプロセス雰囲気が変更されて、層３５８がインサイチュ（in situ）で形成され、その後、電極材料の別の堆積を続けて行い、部分３５３Ｂが設けられる。しかし、別の場合には、別の処理チャンバを使用するほかの技術が利用されてもよい。
【００３９】
図３ｂは、層３５３Ｂを貫通してエッチングするために、エッチマスク３０６（例えばレジストマスクなど）に基づいて行われる第１のエッチングプロセス３１１中のデバイスを模式的に示す。このプロセスは、上記のように材料３５３Ｂが多結晶シリコン材料として設けられる場合、実績のある技術に基づいて行うことができる。この場合、中間層３５８は、有効なエッチストップ層（例えば二酸化シリコンから形成される）として使用され、プロセス３１１を高度に制御することが可能となる。その後、非常に選択的なエッチングレシピが利用可能な中間層３５８の露出した部分を貫通して効率的にエッチングするために、エッチング化学種が変更されうる。その後、マスク３０６を除去するか、あるいはマスク３０６を再度使用して、エッチングプロセス３１１が行われ、その際、先にパターニングした部分３５３Ｂが、有効なエッチマスクとして機能しうる。
【００４０】
図３ｃは、製造が更に進んだ段階の半導体デバイス３００を模式的に示し、ゲート絶縁層３５４上に形成された部分３５３Ｂ、中間層３５８および電極部分３５３を有するゲート電極構造３５２を備えたトランジスタ３５０Ａ，３５０Ｂが提供される。更に、ゲート電極構造３５２の側壁にスペーサ構造３５６が形成され、半導体層３０２内にドレインおよびソース領域３５１が形成されうる。更に、この製造段階では、半導体デバイス２００を参照して説明したように、トランジスタ３５０Ａ，３５０Ｂ間の空間を実質的に埋める平坦化材料３０７が設けられうる。ゲート電極構造３５２に基づいてトランジスタ３５０Ａ，３５０Ｂを形成するための個々の製造プロセスには、上記と実質的に同じプロセス技術が含まれうる。
【００４１】
図３ｄは、除去プロセス３０８中の半導体デバイス３００を模式的に示し、プロセス３０８には、中間層３５８が、有効なＣＭＰストップ層として機能する選択的研磨プロセスとして行われうるＣＭＰプロセスが含まれうる。このため、除去プロセス３０８後のゲート電極構造３５２の高さは、図３ａで説明したように、堆積シーケンスによって有効に形成することができる中間層３５８の縦方向の位置により実質的に決定されうる。中間層３５８が露出された後も、ＣＭＰプロセスが、事前に定義されたオーバーポリッシュ時間（over-polish time）行われ、最終的に電極部分３５３が露出される。その後、上記のように平坦化材料３０７を除去し、トランジスタ構造を完成させて、処理が続行されうる。次に、低いアスペクト比に基づいて層間絶縁材料が堆積されうる。
【００４２】
図３ｅは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。ここでは、エッチストップ層として機能しうる中間層３５８に対して、部分３５３Ｂの材料を選択的に除去するためのエッチング環境に基づいて、除去プロセス３０８Ａが行われうる。エッチングプロセス３０８Ａ中に、使用するエッチング化学種に応じて、スペーサ構造３５６の材料が除去されうる。別の場合には、エッチングプロセス３０８Ａ時の材料の除去量が適当ではないと考えられる場合には、エッチングプロセス３０８Ａの前あるいはその後に、スペーサ構造３５６が選択的にエッチングされてもよい。エッチングプロセス３０８Ａにおいて注入ブロック部分３５３Ｂを除去した後に、任意の適切なエッチングレシピに基づいて、中間層３５８の残りが除去され、その後、上で説明したように後続の処理が続行されうる。
【００４３】
図３ｆは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。ここでは、ＣＭＰプロセスに基づいて除去プロセス３０８が行われ、その際、部分３５３Ｂの大半が、時間制御法に基づいて除去されうる。このため、この場合には、非選択的なＣＭＰ技術を有効に使用することができる。
【００４４】
図３ｇは、更に別のエッチングステップ中の半導体デバイス３００を模式的に示し、ここでは、中間層３５８に基づいて、残り３５３Ｒ（図３ｆ）が良好に制御された状態で除去されうる。このため、この場合には、高度なＣＭＰプロセス技術を必要とすることなく、高いプロセス均一性を得ることができる。その後、上で説明したように後続の処理が行われて、低いアスペクト比に基づいて層間絶縁材料が形成されうる。この場合、必要に応じて、任意の適切なエッチングレシピによって側壁スペーサ３５６も薄層化され、上で説明したように、露出された層３５８が、非常に制御された方法で除去されうる。
【００４５】
このように、ここに開示の原理は、イオン注入法に基づいて深いドレインおよびソース領域を形成した後に、ゲート電極構造の所望の遮蔽効果を得るために、ゲート電極構造の高さが低減されうる一方で、層間絶縁材料の形成中に、高密度のデバイス領域におけるアスペクト比を低減できる技術および半導体デバイスを提供する。したがって、任意の所望のゲート電極高さを、ドレインおよびソース領域の最大の縦方向の広がり（maximum vetical exteision）よりも低い最終的なゲート電極高さとして使用することができ、これにより、高応力コンタクトエッチストップ層などの層間絶縁材料の形成に使用される堆積プロセスの制約を大幅に緩和できる。この目的のために、ゲート電極構造が、最初は、注入ブロック材料と共に、適切な厚さの電極材料に基づいてパターニングされうる。ゲート電極構造は、一部の例示的な実施形態では、異なる材料から形成されても、別の例示的な態様では、ゲート電極材料が、場合によっては中間層と組み合わせて、有効な注入ブロック種として使用されてもよい。
【００４６】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実施してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【図１ａ】
2011502357.tif 000003
【図１ｂ】
2011502357.tif 000004
【図２ａ】
2011502357.tif 000005
【図２ｂ】
2011502357.tif 000006
【図２ｃ】
2011502357.tif 000007
【図２ｄ】
2011502357.tif 000008
【図２ｅ】
2011502357.tif 000009
【図２ｆ】
2011502357.tif 000010
【図２ｇ】
2011502357.tif 000011
【図２ｈ】
2011502357.tif 000012
【図２ｉ】
2011502357.tif 000013
【図２ｊ】
2011502357.tif 000014
【図２ｋ】
2011502357.tif 000015
【図２ｌ】
2011502357.tif 000016
【図３ａ】
2011502357.tif 000017
【図３ｂ】
2011502357.tif 000018
【図３ｃ】
2011502357.tif 000019
【図３ｄ】
2011502357.tif 000020
【図３ｅ】
2011502357.tif 000021
【図３ｆ】
2011502357.tif 000022
【図３ｇ】
2011502357.tif 000023
【国際調査報告】
2011502357.tif 000024
2011502357.tif 000025
2011502357.tif 000026