(57)【要約】フラッシュメモリデバイスを含む装置および方法が開示される。そのような一装置は、複数のメモリセルを含むメモリブロック（５１０）、メモリブロック（５１０）に格納されたオリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更するように構成されたデータランダマイザ（５４０）を含む。オリジナルデータは、書き込み動作の間、メモリブロック（５１０）に格納されるデータパターンが、メモリブロック（５１０）にオリジナルデータが格納されていたデータパターンとは異なるように変更される。本構成は、メモリセルに格納されたデータディジットにおけるデータパターン依存性エラーを低減するもしくは排除することができる。
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリブロックと、
前記メモリブロックに格納されるべきオリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更するように構成されたデータランダマイザと、
を含み、
前記オリジナルデータは、書き込み動作の間、前記メモリブロックに格納されるデータパターンが、前記メモリブロックに前記オリジナルデータが格納されていたデータパターンとは異なるように変更される、
ことを特徴とするメモリデバイス。
【請求項２】
前記データランダマイザは、読み出し動作の間、前記変更データを前記オリジナルデータに復元するようにさらに構成される、
ことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記データランダマイザは、前記複数のメモリセルのうちの前記少なくとも幾つかを示す複数のアドレスを受信し、前記複数のアドレスのそれぞれ一つに対してランダムビットを生成するように構成されたランダムビットジェネレータを含む、
ことを特徴とする請求項２に記載のデバイス。
【請求項４】
前記データランダマイザは、前記書き込み動作の間に、前記複数のアドレスの一つに対して生成されたランダムビット、ならびに前記複数のアドレスの前記一つによって示されたメモリセルに格納された前記オリジナルデータにおけるＸＯＲ演算を実施するように構成された第一の論理ゲートをさらに含む、
ことを特徴とする請求項３に記載のデバイス。
【請求項５】
前記データランダマイザは、前記読み出し動作の間に、前記複数のアドレスの一つに対して生成されたランダムビット、ならびに前記複数のアドレスの前記一つによって示されたメモリセルから読み出された前記変更データにおけるＸＯＲ演算を実施するように構成された第二の論理ゲートをさらに含む、
ことを特徴とする請求項３に記載のデバイス。
【請求項６】
前記データの前記変更に関する情報を格納するための記憶装置をさらに含む、
ことを特徴とする請求項３に記載のデバイス。
【請求項７】
前記情報は、前記複数のアドレスに対して生成された前記複数のランダムビットを含む、
ことを特徴とする請求項６に記載のデバイス。
【請求項８】
別のメモリブロックをさらに含み、前記記憶装置は前記他のメモリブロックである、
ことを特徴とする請求項６に記載のデバイス。
【請求項９】
読み出し専用メモリ（ＲＯＭ）をさらに含み、前記記憶装置は前記ＲＯＭである、
ことを特徴とする請求項６に記載のデバイス。
【請求項１０】
前記データランダマイザは、消去動作の間、無効化されるように構成される、
ことを特徴とする請求項１に記載のデバイス。
【請求項１１】
前記複数のメモリセルは複数のシングルレベルセル（ＳＬＣ）である、
ことを特徴とする請求項１に記載のデバイス。
【請求項１２】
前記複数のメモリセルは複数のマルチレベルセル（ＭＬＣ）である、
ことを特徴とする請求項１に記載のデバイス。
【請求項１３】
前記メモリデバイスは、ＮＡＮＤもしくはＮＯＲフラッシュメモリデバイスを含む、
ことを特徴とする請求項１に記載のデバイス。
【請求項１４】
装置であって、
複数のメモリセルを含むメモリブロックと、
第一のパターンにおける第一組のディジットを表すオリジナルデータを受信し、前記オリジナルデータによって表される前記複数のディジットのうちの全てではない幾つかを、ランダムに、もしくは擬似ランダムに変更し、それによって、書き込み動作の間に、前記第一のパターンとは異なる第二のパターンにおける第二組のディジットを表す変更データを生成するように構成されたデータランダマイザと、
を含み、
前記装置は、前記メモリブロックにおける前記変更データを格納するように構成される、
ことを特徴とする装置。
【請求項１５】
前記データランダマイザは、読み出し動作の間に、前記変更データを前記オリジナルデータに復元するようにさらに構成される、
ことを特徴とする請求項１４に記載の装置。
【請求項１６】
前記データランダマイザは、前記第一組のディジットが格納されるべき前記複数のメモリセルのうちの少なくとも幾つかを示す複数のアドレスを受信するようにさらに構成される、
ことを特徴とする請求項１４に記載の装置。
【請求項１７】
前記データランダマイザは、前記複数のアドレスのうちのそれぞれ一つに対してランダムビットを生成するようにさらに構成され、
前記データランダマイザは、前記複数のアドレスのうちの一つに対して生成されたランダムビット、ならびに前記オリジナルデータによって表された前記複数のディジットのうちのそれぞれ一つにおけるＸＯＲ演算を実施するようにさらに構成され、前記複数のディジットのうちの前記それぞれ一つは、前記書き込み動作の間に、前記複数のアドレスのうちの前記一つによって示されたメモリセルに格納される、
ことを特徴とする請求項１６に記載の装置。
【請求項１８】
前記装置はソリッドステートメモリデバイスを含む、
ことを特徴とする請求項１４に記載の装置。
【請求項１９】
メモリデバイスを作動させる方法であって、前記方法は、
オリジナルデータを受信するステップと、
前記オリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更するステップと、
前記変更データを格納するステップと、
を含み、
前記オリジナルデータは、前記メモリブロックに格納されるデータパターンが、前記メモリブロックに前記オリジナルデータが格納されていたデータパターンとは異なるように変更される、
ことを特徴とする方法。
【請求項２０】
前記オリジナルデータを変更するステップは、
前記複数のメモリセルのうちの前記少なくとも幾つかを示す複数のアドレスを受信するステップと、
前記複数のアドレスのそれぞれ一つに対してランダムビットを生成するステップと、
を含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記データを変更するステップは、前記複数のアドレスのうちの一つに対して生成されたランダムビット、ならびに前記複数のアドレスのうちの前記一つによって示されたメモリセルに格納されたデータにおけるＸＯＲ演算を実施するステップと、それによって前記変更データを生成するステップとをさらに含む、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記変更データを格納するステップの後に、
前記複数のアドレスのうちの前記一つによって示された前記メモリセルから前記変更データを読み出すステップと、
前記複数のアドレスのうちの前記一つに対して生成された前記ランダムビット、ならびに前記メモリセルから読み出された前記変更データにおけるＸＯＲ演算を実施するステップと、それによって前記オリジナルデータを復元するステップと、
前記復元されたオリジナルデータを出力するステップと、
をさらに含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記変更するステップに関する情報を記憶装置に格納するステップをさらに含む、
ことを特徴とする請求項２０に記載の方法。
【請求項２４】
前記情報は、前記複数のアドレスに対して生成された前記複数のランダムビットを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２５】
消去動作の間、前記変更するステップを無効化するステップをさらに含む、
ことを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はメモリデバイスに関し、より詳細には、一つ以上の実施形態において、フラッシュメモリデバイスに関する。
【背景技術】
【０００２】
フラッシュメモリデバイスは、そこに格納された情報を維持するために電力を必要としない方法で半導体に情報を格納する不揮発性メモリデバイスである。フラッシュメモリデバイスは、その高い記憶密度および低コストのために、大容量記憶デバイスとして広く使用されてきた。
【０００３】
図１に関連して、従来のＮＡＮＤフラッシュメモリデバイスは複数のメモリブロックに配列される。複数のメモリブロック１０は、第一から第Ｎまでのメモリブロック１００を含む。メモリブロック１００の各々は、通常マトリクス形状に配列された複数のメモリセルを含む。
【０００４】
図２Ａはメモリブロック１００を示す。示されたメモリブロック１００は、第一から第ｍまでのビット線ＢＬ０−ＢＬｍおよび第一から第ｎまでのワード線ＷＬ０−ＷＬｎを含む。幾つかの配列においては、ｍは３２，７６７もしくは６５，５３５であり、ｎは３２もしくは６４である可能性がある。ビット線ＢＬ０−ＢＬｍは、列方向にお互いに対して平行に伸長する。ワード線ＷＬ０−ＷＬｎは、列方向に垂直な行方向に、お互いに対して平行に伸長する。メモリブロック１００は、メモリブロック１００における一つ以上のビット線を選択するための上部ビット線選択トランジスタ１２０ａおよび下部ビット線選択トランジスタ１２０ｂをも含む。
【０００５】
各ビット線はメモリセル１１０のストリングを含む。例えば、第二のビット線ＢＬ１は直列に接続されたメモリセル１１０を含む。メモリセル１１０の各々は浮遊ゲートトランジスタを含む。ビット線の浮遊ゲートトランジスタは、ソースからドレインへとお互いに対して直列に結合される。共通の行のメモリセル１１０の浮遊ゲートトランジスタの制御ゲートは、同一のワード線に結合される。メモリセル１１０の各々は電荷（もしくは電荷の欠如）を格納する。格納された電荷量は例えば一つ以上の状態を表すために使用することができ、一つ以上の状態は、データの一つ以上のディジット（桁）（例えばビット）を表すことができる。浮遊ゲートトランジスタに格納された電荷は、浮遊ゲートトランジスタの閾値電圧を設定する。メモリセル１１０は、シングルレベルセル（ＳＬＣ）もしくはマルチレベルセル（ＭＬＣ）のいずれかである可能性がある。ある配列においては、メモリセル１１０に格納された電荷量は、メモリセル１１０の浮遊ゲートトランジスタを介して流れる電流を検知することによって検出される可能性がある。別の配列においては、メモリセル１１０に格納された電荷量は、メモリセル１１０の浮遊ゲートトランジスタの閾値電圧値を検知することによって検出される可能性がある。
【０００６】
図２Ｂは、第二のビット線ＢＬ１におけるメモリセル１１０の浮遊ゲートトランジスタの断面を示す。浮遊ゲートトランジスタは基板２０１上に形成される。浮遊ゲートトランジスタの各々は、ソース領域２１０（同一ビット線の隣接するトランジスタに対するドレイン領域になる可能性がある）、ドレイン領域２１２（同一ビット線の隣接するトランジスタに対するソース領域になる可能性がある）、ドープされたチャネル領域２１４、第一の誘電体２１６（例えば、トンネル酸化物）、浮遊ゲート２１８、第二の誘電体２２０（例えば、ゲート酸化物であって、トンネル酸化物およびゲート酸化物は同一材料もしくは異なる材料で形成することができる）、および制御ゲート２２２を含む。第一の誘電体２１６は、チャネル領域２１４から浮遊ゲート２１８を絶縁するためにチャネル領域２１４上に形成される。第二の誘電体２２０は、制御ゲート２２２から浮遊ゲート２１８を物理的および電気的に分離する。制御ゲート２２２は、適切なワード線（例えばワード線ＷＬ１）に結合される。電子は、浮遊ゲート２１８にトラップすることができ、データを格納されるために使用することができる。
【０００７】
図２Ｃに関連して、メモリブロックにデータを書き込む従来の方法が記述される。図２Ｃは、図２Ａのメモリブロック１００を概略的に示し、メモリセル１１０、ビット線ＢＬ０−ＢＬｍ、ワード線ＷＬ０−ＷＬｎのみを示す。しかしながら、メモリブロック１００は図２Ａおよび図２Ｂに関連して前述された他のコンポーネントを含む可能性があることを理解されたい。
【０００８】
書き込み動作の間、データは、通常、単一のワード線に結合された一組のメモリセルに書き込まれる。このようなメモリセルの組は“ページ”と称される可能性がある。ある配列においては、ページはワード線を共有する全メモリセルを含んでもよい。他の配列においては、ページは、単一のワード線に結合された一つおきのメモリセルによって形成されてもよい。ある配列においては、ページは単一のワード線に結合された４つ毎のメモリセルによって形成されてもよい。ページは、ワード線に結合された任意の選択された適切な数のメモリセルによって形成されてもよいことを理解されたい。
【図面の簡単な説明】
【０００９】
実施形態は、［発明を実施するための最良の形態］および添付の図面からさらに理解されるが、これらは例示を意味するものであって、実施形態を限定することを意図しない。
【図１】複数のメモリブロックを含む従来のＮＡＮＤフラッシュメモリデバイスの概略図である。
【図２Ａ】従来のＮＡＮＤフラッシュメモリデバイスのメモリブロックの概略図である。
【図２Ｂ】図２Ａのメモリブロックの概略的断面である。
【図２Ｃ】ＮＡＮＤフラッシュメモリデバイスのブロックにデータを格納する従来の方法を示す概略図である。
【図３Ａ】シングルレベルメモリセルの閾値レベルの例を示す図である。
【図３Ｂ】メモリセルにエラーを引き起こす可能性があるデータパターンの例を示す概略図である。
【図４Ａ】マルチレベルメモリセルの閾値レベルの例を示す図である。
【図４Ｂ】メモリセルにエラーを引き起こす可能性があるデータパターンの別の例を示す概略図である。
【図４Ｃ】メモリセルにエラーを引き起こす可能性があるデータパターンの別の例を示す概略図である。
【図４Ｄ】メモリセルにエラーを引き起こす可能性があるデータパターンの別の例を示す概略図である。
【図５】一実施形態に従うデータランダマイザを含むＮＡＮＤフラッシュメモリデバイスの概略的ブロック図である。
【図６Ａ】図５のデータランダマイザの一実施形態の概略的ブロック図である。
【図６Ｂ】図６Ａのデータランダマイザの動作を示す。
【発明を実施するための最良の形態】
【００１０】
フラッシュメモリデバイスの幾何学形状が縮小するにつれて、メモリデバイスにおけるセル間の距離もまた減少する。このようなフラッシュメモリデバイスにおいては、隣接するメモリセルに格納された電荷は、メモリセル間の干渉を引き起こす可能性がある。例えば、隣接するメモリセルの浮遊ゲート間で結合が生じ、その現象は本文書の文脈においては浮遊ゲート結合と称される。
【００１１】
ある繰り返しデータパターンは、ランダムデータパターンと比較して、隣接するメモリセル間の浮遊ゲート結合をより深刻なものにする可能性がある。シングルレベルセル（ＳＬＣ）フラッシュメモリデバイスに格納される繰り返しデータパターンの一例は、図３Ａおよび図３Ｂに関連して記述される。
【００１２】
シングルレベルセルフラッシュメモリデバイスは、図３Ａに示されるように、データビットを表すために各メモリセルに二つの状態のうちの一つを格納する。例えば、データビット“０”は基準電圧ＶＲよりも低い第一の閾値電圧Ｖｔ１によって表され、データビット“１”は基準電圧ＶＲよりも高い第二の閾値電圧Ｖｔ２によって表される。メモリブロックの全メモリセルは、例えば消去状態におけるデータビット“１”を表す、二つの状態のうちの一つを有する。メモリブロックのメモリセルにデータビットを書き込む場合、メモリセルの閾値電圧は、同一の状態のままであるか、または変化して、それによって、データビットの値に依存する第一もしくは第二の閾値電圧Ｖｔ１もしくはＶｔ２を有する。メモリセルからデータビットを読み出す場合には、メモリセルの閾値電圧が基準電圧ＶＲより上か、または下かが判定される。
【００１３】
図３Ｂは、シングルレベルセルフラッシュメモリデバイスに対する繰り返しデータパターンの一実施例を示す。円はメモリセルを表し、円内の数字はメモリセルに格納されたデータビット値を示す。メモリセルはマトリクス形状に配列される。“行”のメモリセルは、ワード線ＷＬ０−ＷＬｎなどのアクセス線に結合されたメモリセルであり、“列”のメモリセルは、ビット線ＢＬ０−ＢＬｍなどのデータ線に結合されたメモリセルである。
【００１４】
図３Ｂに示されたデータパターンはワード線方向およびビット線方向の両方に、繰り返しパターン０，１，０，１，０，．．．，１を有する。このようなデータパターンは、チェッカーボードパターンと称される。チェッカーボードパターンは、メモリブロックの少なくとも一部に書き込まれる可能性がある。チェッカーボードパターンのデータを有するメモリセルは、より浮遊ゲート結合に晒されやすい。
【００１５】
例えば、メモリセルＣ１１はデータディジット“０”を格納するが、メモリセルＣ１１に隣接するメモリセルＣ０１，Ｃ１２，Ｃ２１，Ｃ１０はデータディジット“１”を格納する。隣接するメモリセルＣ０１，Ｃ１２，Ｃ２１，Ｃ１０に格納された電荷は、メモリセルＣ１１に格納された電荷と結合する可能性がある。隣接するメモリセルＣ０１，Ｃ１２，Ｃ２１，Ｃ１０の全てがお互いに同一の電荷を有し、それはメモリセルＣ１１に格納された電荷とは異なるため、隣接するメモリセルＣ０１，Ｃ１２，Ｃ２１，Ｃ１０は申し合わせたようにメモリセルＣ１１の閾値電圧に影響を与え、それによってメモリセルＣ１１に格納されたデータビットを変更する。したがって、チェッカーボードパターンが書き込まれた場合には、ランダムパターンがそこに書き込まれた場合よりもメモリセルが欠陥を有しやすい。メモリセル間の干渉を引き起こす可能性がある種々の他のデータパターンが存在することを当業者には理解されたい。
【００１６】
図４Ａ−図４Ｄに関連して、マルチレベルセル（ＭＬＣ）フラッシュメモリデバイスにおける繰り返しデータパターンの一実施例が以下に記述される。示されたマルチレベルセル（ＭＬＣ）フラッシュメモリデバイスは、図４Ａに示されたように、二つのビットｂ０ｂ１を表すために各メモリセルに４つのデータ状態のうちの一つを格納する。例えば、ビット“１１”は、より最低基準電圧ＶＲ１よりも低い第一の閾値電圧Ｖｔ１によって表される。データビット“１０”は、最低基準電圧ＶＲ１よりも高く、かつ中間基準電圧ＶＲ２よりも低い第二の閾値電圧Ｖｔ２によって表される。データビット“００”は、中間基準電圧ＶＲ２よりも高く、かつ最高基準電圧ＶＲ３よりも低い第三の閾値電圧Ｖｔ３によって表される。データビット“０１”は、最高基準電圧ＶＲ３よりも高い第四の閾値電圧Ｖｔ４によって表される。メモリセルに二つのデータビットを書き込む場合には、メモリセルの閾値電圧は、そのデータビットの値に依存する、４つの閾値電圧Ｖｔ１−Ｖｔ４のうちの一つを有するようにプログラムされる。メモリセルからデータを読み出す場合には、メモリセルの閾値電圧は、基準電圧ＶＲ１−ＶＲ３を基準にして判定される。図４Ａにおいては、二つのビット“１１”，“１０”，“００”および“０１”は、其々ディジット０，１，２，３を表すことができる。
【００１７】
図４Ｂ−図４Ｄは、マルチレベルセル（ＭＬＣ）フラッシュメモリデバイスに対する繰り返しデータパターンの一実施例を書き込むプロセスを示す。円はメモリセルを表し、円内の数字は、メモリセルに格納されたデータディジット（図４Ａにおける２ビットｂ０，ｂ１によって表された０，１，２，３のうちの一つ）を示す。メモリセルはマトリクス形状に配列される。メモリセルの行はワード線ＷＬ０−ＷＬｎに結合されたメモリセルであり、メモリセルの列はビット線ＢＬ０−ＢＬｍに結合されたメモリセルである。
【００１８】
示された実施例においては、データパターンはページ毎に書き込まれ、各ページはワード線上の一つおきのメモリセルを含む。パターン１，１，１，．．．，１を含むページは、図４Ｂに示されるように、偶数番号ビット線ＢＬ０，ＢＬ２，．．．および第一のワード線ＷＬ０におけるメモリセルＣ００，Ｃ２０，．．．に書き込むことができる。同一のパターン１，１，１，．．．，１を含む別のページは、奇数番号ビット線ＢＬ１，ＢＬ３，．．．，ＢＬｍおよび第一のワード線ＷＬ０におけるメモリセルＣ１０，Ｃ３０，．．．．，Ｃｍ０に書き込むことができる。同様の方法で、同一のパターンを含むページは、図４Ｃに示されるように、第一のワード線ＷＬ０の真上の第二のワード線ＷＬ１上のメモリセルに書き込むことができる。
【００１９】
本実施例においては、データディジット“１”はメモリセルＣ２０に書き込まれ、その後、同一のデータディジットは隣接するメモリセルＣ１０，Ｃ１１，Ｃ２１，Ｃ３１に書き込まれ、その後Ｃ３０に書き込まれる。このような実施例においては、メモリセルＣ２０は、隣接するメモリセルＣ１０，Ｃ１１，Ｃ２１，Ｃ３１およびＣ３０由来の、浮遊ゲート結合などの干渉を受ける可能性がある。互いに同一のデータディジットを有する隣接するメモリセルＣ１０，Ｃ１１，Ｃ２１，Ｃ３１およびＣ３０は、申し合わせたように、メモリセルＣ２０の閾値電圧に影響を与え、結果としてメモリセルＣ２０に格納されたデータディジットにエラーを生じさせる。この方法においては、図４Ｄに示された１の繰り返しパターンは、メモリセルに格納されたデータディジットにエラーを引き起こす可能性がある。幾つかの隣接するメモリセルに同一のデータディジットを有するこのようなデータパターンは、ソリッドパターンと称される可能性がある。
【００２０】
上述されたデータパターンに加えて、メモリセル間の干渉を引き起こし、それによってメモリセルに格納されたデータディジットにエラーが生じる可能性がある種々の他の繰り返しデータパターンが存在することを当業者には理解されたい。ある実施例においては、例えばメモリデバイスを試験する際に、このような繰り返しデータパターンがメモリセルに対して故意に提供される可能性がある。したがって、このようなデータパターン依存性干渉を低減するもしくは排除するスキームが必要となる。
【００２１】
一実施形態においては、ＮＡＮＤフラッシュメモリデバイスは、複数のワード線、複数のビット線、およびワード線とビット線の交点における複数のメモリセルを含むメモリブロックを含む。（本明細書では“オリジナル”データと称される）データは、メモリブロックにおけるメモリセルの少なくとも幾つかに書き込むために、ＮＡＮＤフラッシュメモリデバイスに対して連続的に提供することができる。オリジナルデータはメモリブロックに格納されるデータのパターンが異なるようにデータランダマイザを使用して変更される。変更データはメモリブロックに格納される。データの変更に関する情報はＮＡＮＤフラッシュメモリデバイスに格納され、メモリブロックからデータを読み出す際に使用される。
【００２２】
図５に関連して、データランダマイザを含むＮＡＮＤフラッシュメモリの一実施形態が以下に記述される。示されたＮＡＮＤフラッシュメモリ５００は、メモリブロック５１０、ビット線デコーダ５２０、ワード線デコーダ５３０、データランダマイザ５４０およびランダム化情報のための記憶装置５５０を含む。図示されていないが、ＮＡＮＤフラッシュメモリ５００は、その動作のための他のメモリブロックおよび他のコンポーネントを含む可能性がある。
【００２３】
メモリブロック５１０は、マトリクス形状に配列された複数のメモリセルを含む。メモリブロック５１０はワード線およびビット線をも含む。メモリセル、ワード線およびビット線の詳細は、図２Ａ−図２Ｃに関連して上述されたものである可能性がある。一実施形態においては、メモリセルはシングルレベルセル（ＳＬＣ）である可能性がある。他の実施形態においては、メモリセルはマルチレベルセル（ＭＬＣ）である可能性がある。
【００２４】
ビット線デコーダ５２０は、（図示されていない）外部デバイスによって提供されたアドレスに従ってビット線を選択するように構成される。外部デバイスは、ＮＡＮＤフラッシュメモリデバイスにデータを格納する必要のある、任意のタイプの電子デバイスである可能性がある。ビット線デコーダ５２０は、外部デバイスからアドレスを受信し、データランダマイザ５４０から変更データを受信する。ビット線デコーダ５２０は、アドレスに従ってメモリブロックに変更データを提供する。
【００２５】
ワード線デコーダ５３０は、外部デバイスによって提供されたアドレスに従って、ワード線を選択するように構成される。ワード線デコーダ５３０は、外部デバイスからアドレスを受信し、アドレスに従ってワード線を選択する。
【００２６】
データランダマイザ５４０は、書き込み動作の間、オリジナルデータを変更データへと変更する（オリジナルデータが格納されていたパターンとは異なるパターンで格納される）ように構成され、また、読み出し動作の間、変更データをオリジナルデータに復元するように構成される。データランダマイザ５４０は、書き込み動作の間、外部デバイスからオリジナルデータおよびメモリセルのアドレスを受信する。データランダマイザ５４０は、オリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更し、また、書き込み動作の間、記憶装置５５０に変更に関連する情報（これ以降は“ランダム化情報”とする）を格納する。ある実施形態においては、データランダマイザ５４０は、データを変更するために、記憶装置５５０に以前格納された情報を使用してもよい。
【００２７】
データランダマイザ５４０は、読み出し動作の間、外部デバイスからメモリセルのアドレスを受信し、メモリブロック５１０から変更データを受信する。データランダマイザ５４０は、読み出し動作の間、変更データをオリジナルデータに復元するためにランダム化情報を使用する。
【００２８】
ランダム化情報のための記憶装置５５０は、メモリブロック５１０に格納されたデータに対するランダム化情報を格納するのに役立つ。一実施形態においては、記憶装置５５０は、ＮＡＮＤフラッシュメモリデバイス５００における他の一つ以上のメモリブロックであるか、またはその一部である可能性がある。他の実施形態においては、記憶装置５５０は、ＮＡＮＤフラッシュメモリデバイス５００における一つ以上の再書き込み可能な不揮発性メモリである可能性がある。記憶装置５５０には種々のタイプの記憶デバイスが使用できることを当業者には理解されたい。
【００２９】
図５および図６Ａに関連して、図５のデータランダマイザの一実施形態が以下に詳細に記述される。図６Ａに示されたデータランダマイザ６００は、擬似ランダムビット（ＰＲＢ）ジェネレータ６１０、第一のＸＯＲゲート６２０、第二のＸＯＲゲート６３０を含む。示された実施形態においては、ＸＯＲゲート６２０、６３０のうちの一組のみがデータ処理のために示される。しかしながら、データランダマイザ６００は、より多くの組のＸＯＲゲートを含む可能性があることを当業者には理解されたい。データが同時にバイト（すなわち８ビット）として提供される一実施形態においては、データランダマイザ６００は、８ビットの各々に対して一組のＸＯＲゲート（すなわち、８組のＸＯＲゲート）を含む可能性がある。
【００３０】
書き込み動作の間、擬似ランダムビットジェネレータ６１０は、データがどこに格納されるべきかをメモリセルに示すアドレスを受信し、そのアドレスの各々に対してランダムビットを生成する。擬似ランダムビットジェネレータ６１０は、その出力において決定性を有する。すなわち、擬似ランダムビットジェネレータ６１０は、アドレスの各々に対して、“０”か“１”のいずれかの一意的な出力を生成する。例えば、擬似ランダムビットジェネレータ６１０が特定のアドレス“ｘ”を受信すると、常に“１”を生成する。同様に、擬似ランダムビットジェネレータ６１０は別の特定のアドレス“ｙ”を受信すると、常に“０”を生成する。
【００３１】
データは、ＮＡＮＤフラッシュメモリデバイス５００に対して、一意的アドレスとともに提供される。したがって、擬似ランダムビットジェネレータ６１０を介して伝送されると、各一意的アドレスは“０”か“１”のいずれかの一意的な値を生成する。この一意的な値は、以下に記述されるように、オリジナルデータを変更するために使用することができる。
【００３２】
擬似ランダムビットジェネレータ６１０は、第一のＸＯＲゲート６２０の入力のうちの一つにランダムビットを提供する。擬似ランダムビットジェネレータ６１０は、記憶装置５５０（図５）にもランダムビットを格納する。
【００３３】
読み出し動作の間、擬似ランダムビットジェネレータ６１０は、データが読み出されるメモリセルを示すアドレスを受信し、アドレスの各々に対して記憶装置５５０からランダムビットを検索する。擬似ランダムビットジェネレータ６１０は、第二のＸＯＲゲート６３０の入力のうちの一つへとランダムビットを提供する。
【００３４】
書き込み動作の間、第一のＸＯＲゲート６２０は、擬似ランダムビットジェネレータ６１０からランダムビットを受信し、メモリブロック５１０（図５）におけるメモリセルに書き込まれるべきオリジナルデータＤＷを受信する。メモリセルは、擬似ランダムビットジェネレータ６１０が受信したアドレスによって示される。第一のＸＯＲゲート６２０は、ランダムビットおよびデータＤＷにおけるＸＯＲ演算を実施し、結果として生じた出力ＤＩＮをメモリブロック５１０におけるメモリセルに実際書き込まれるべき変更データとして提供する。マルチレベルセルフラッシュメモリデバイスを使用するある実施形態においては、結果として生じる出力ＤＩＮは、２つのデータビットが単一のメモリセルに格納されるようにさらに処理されてもよい。
【００３５】
読み出し動作の間、第二のＸＯＲゲート６３０は、擬似ランダムビットジェネレータ６１０からランダムビットを受信し、メモリブロック５１０におけるメモリセルから読み出された変更データＤＯＵＴを受信する。メモリセルは、擬似ランダムビットジェネレータ６１０が受信したアドレスによって示される。第二のＸＯＲゲート６３０は、データＤＯＵＴおよびランダムビットにおけるＸＯＲ演算を実施し、結果として生じた出力ＤＲを（図示されていない）実際に読み出されるべきオリジナルデータとして外部デバイスへと提供する。
【００３６】
図示されていないが、結果として生じた出力ＤＩＮは、メモリブロック５１０に書き込まれる前に、（図示されていない）バッファに一時的に格納される可能性がある。同様に、メモリブロック５１０から読み出されたデータＤＯＵＴは、メモリブロック５１０から読み出された後にバッファに格納され、データランダマイザ６００へと連続的に提供される可能性がある。
【００３７】
図５、図６Ａおよび図６Ｂに関連して、図６Ａのデータランダマイザ６００の動作が以下に記述される。書き込み動作の間、アドレスシーケンスは、外部デバイスからＮＡＮＤフラッシュメモリデバイス５００へと提供されてもよい。例えば、図６Ｂにおいては、アドレスは、順に、００００，０００１，００１０，００１１，０１００，．．．，ｘｘｘｘであり、ワード線上のメモリセルを示す。
【００３８】
オリジナルデータもまた、外部デバイスからＮＡＮＤフラッシュメモリデバイス５００へと提供される。アドレスによって示されたメモリセルに書き込まれるデータビットＤＷは、繰り返しパターンを有してもよい。例えば、データビットは、順に、１，１，１，１，１，．．．，１である可能性がある。擬似ランダムビットジェネレータ６１０によって生成されるランダムビットＲＢは、例えば順に、０，１，１，０，０，．．．，１である可能性がある。
【００３９】
第一のＸＯＲゲート６２０は、データＤＷおよびランダムビットＲＢにおけるＸＯＲ演算を実施する。（以下の表１参照。）
【００４０】
【表１】
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【００４１】
結果は、順に、１，０，０，１，１，．．．，０である。したがって、メモリブロックのワード線に実際に書き込まれるデータディジットＤＩＮは、ランダム化されたパターンであり、オリジナルの繰り返しパターンではない。
【００４２】
読み出し動作の間、メモリブロック５１０におけるメモリセルのアドレスシーケンスは、外部デバイスからＮＡＮＤフラッシュメモリデバイス５００へと提供されてもよい。擬似ランダムビットジェネレータ６１０は、アドレスに関連するランダムビットシーケンスを検索する。例えば、示された実施例においては、ランダムビットＲＢのシーケンス、０，１，１，０，０，．．．，１は、アドレス００００，０００１，００１０，００１１，０１００，．．．，ｘｘｘｘに対して記憶装置５５０から検索される。変更データＤＯＵＴはメモリブロック５１０におけるアドレスにおけるメモリセルから読み出される。示された実施例においては、データビットＤＯＵＴは、上述された書き込み動作の間に格納された、１，０，０，１，１，．．．，０である。
【００４３】
第二のＸＯＲゲート６３０は、ＤＯＵＴおよびＲＢにおけるＸＯＲ演算を実施する。（以下の表２参照。）
【００４４】
【表２】
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【００４５】
結果は、順に、１，１，１，１，１，．．．，１である。したがって、ＮＡＮＤフラッシュメモリデバイス５００から実際に読み出されるデータＤＲはオリジナルデータに対応する。データＤＲは外部デバイスへと提供される。したがって、上述されたデータランダム化スキームは外部デバイスに対して透過的である可能性がある。
【００４６】
消去動作の間、メモリブロック５１０における全メモリセルは同一の状態へと消去される。したがって、データランダマイザ５４０は、消去動作の間は無効とされてもよい。
【００４７】
上述された実施形態の方法においては、オリジナルデータは変更データへと変更され、それによって、ＮＡＮＤフラッシュメモリデバイスにおけるメモリブロックに、繰り返しデータパターンを格納することを回避することができる。メモリブロックに対する繰り返しデータパターンの書き込みを回避することによって、このような繰り返しデータパターンに関連する干渉（例えば、浮遊ゲート結合）を低減するか、または排除することができる。
【００４８】
上記の実施形態は、ＮＡＮＤフラッシュメモリデバイスの文脈において記述された。実施形態は、そのメモリセルに書き込まれたデータパターンに関連するような類似する干渉を有するＮＯＲフラッシュメモリデバイスおよび他のタイプのメモリデバイス（例えば、ＥＰＲＯＭ，ＥＥＰＲＯＭなど）に対して適用することができる。さらには、上記の実施形態は、書き込み方法ならびに隣接するメモリセルからの干渉に対するあるメモリセルの固有の感受性に起因する上述されたのと同様の問題を有する、他の任意のタイプのソリッドステートメモリデバイスに対しても適用することができる。
【００４９】
上述された実施形態に従うフラッシュメモリデバイスは、種々の電子デバイスに組み込むことができる。電子デバイスの例は、消費者向け電子製品、電子回路、電子回路コンポーネント、消費者向け電子製品の一部、電子試験装置などを含むがそのいずれにも限定はされない。消費者向け電子製品の例は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、携帯用メモリデバイス（例えばＵＳＢドライブ）、ソリッドステートディスク、ハンドヘルドコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダもしくはプレイヤ、ＤＶＤプレイヤ、ＣＤプレイヤ、ＶＣＲ、ＭＰ３プレイヤ、ラジオ、ビデオカメラ、光学カメラ、デジタルカメラ、洗濯機、乾燥機、洗濯乾燥機、コピー機、ファクス、スキャナ、複数機能周辺デバイス、腕時計、時計、ゲームデバイスなどを含むがそのいずれにも限定はされない。さらには、電子デバイスは、未完成製品を含む可能性がある。
【００５０】
一実施形態は、複数のメモリセルを含むメモリブロックと、メモリブロックに格納されるべきオリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更するように構成されたデータランダマイザと、を含むメモリデバイスである。オリジナルデータは、書き込み動作の間、メモリブロックに格納されるデータパターンが、メモリブロックにオリジナルデータが格納されていたデータパターンとは異なるように変更される。
【００５１】
別の実施形態は、複数のメモリセルを含むメモリブロックと、第一のパターンにおける第一組のディジットを表すオリジナルデータを受信し、オリジナルデータによって表されるディジットのうちの（全てではない）幾つかを、ランダムに、もしくは擬似ランダムに変更し、それによって、書き込み動作の間に、第一のパターンとは異なる第二のパターンにおける第二組のディジットを表す変更データを生成するように構成されたデータランダマイザと、を含む装置である。装置は、メモリブロックにおける変更データを格納するように構成される。
【００５２】
さらに別の実施形態は、メモリデバイスを作動させる方法である。本方法は、オリジナルデータを受信するステップと、オリジナルデータを、ランダムに、もしくは擬似ランダムに、変更データへと変更するステップと、変更データを格納するステップと、を含む。オリジナルデータは、メモリブロックに格納されるデータパターンが、メモリブロックにオリジナルデータが格納されていたデータパターンとは異なるように変更される。
【００５３】
本発明はある特定の実施形態に関して記述されてきたが、本明細書に説明された全ての特徴および利点を提供するわけではない実施形態を含む当業者にとって明らかな他の実施形態もまた、本発明の範囲内である。さらには、上述された種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。さらには、一実施形態の文脈で示されたある特定の特徴は、同様に他の実施形態に組み入れることができる。したがって、本発明の範囲は、添付の請求項を参照することによってのみ定義される。
【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図１】
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【図２Ａ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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