(57)【要約】  基板と、上記基板上に形成される第一電極と、上記第一電極上に形成される第二電極と、上記第一と第二電極との間に配置されるスイッチング媒体と、上記第一と第二電極との間に配置され且つ上記第一電極及び上記スイッチング媒体に電気的に直列接続した非線形素子とを備えた、スイッチングデバイスである。上記非線形素子は、閾値より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成される。【選択図】図4
2014523637.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
前記非線形素子は、閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成される、スイッチングデバイス。
【請求項２】
前記スイッチングデバイスは、二端子メモリーセルを含む、請求項１に記載のデバイス。
【請求項３】
前記二端子メモリーセルは、RRAMである、請求項２に記載のデバイス。
【請求項４】
前記非線形素子の前記第一抵抗状態と前記第二抵抗状態と間の遷移は、急激なデジタル様状態変化である、請求項１に記載のデバイス。
【請求項５】
前記第一電極又は前記第二電極は、銀を含む、請求項１に記載のデバイス。
【請求項６】
前記非線形素子は、パンチスルーダイオード、ツェナーダイオード、又は、トンネリングバリア層である、請求項１に記載のデバイス。
【請求項７】
前記非線形素子の前記第一抵抗状態と前記第二抵抗状態との間の遷移は、電流と電圧との指数関数的関係によって特徴づけられる、請求項１に記載のデバイス。
【請求項８】
前記スイッチングデバイスは、PCRAMを含む、請求項１に記載のデバイス。
【請求項９】
前記スイッチング媒体は、アモルファスシリコンを含む、請求項１に記載のデバイス。
【請求項１０】
前記非線形素子は、VO2フィルム、揮発性抵抗スイッチングデバイス、及び、ブレークダウン素子の内のいずれか１つである、請求項１に記載のデバイス。
【請求項１１】
前記第一抵抗状態は、前記第二抵抗状態より大きく、少なくとも100倍を超える抵抗値を有する、請求項１に記載のデバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、スイッチングデバイスに関する。より詳しくは、本発明は、低バイアスでの電流の抑制及び高い測定ON/OFF抵抗比によって特徴づけられる不揮発性抵抗スイッチングメモリーデバイスの構造及びそれを形成する方法を提供する。
【０００２】
半導体デバイスの発展は、高密度トランジスターの小型化プロセスによって主に推進されてきた。しかしながら、電界効果トランジスター(FET)が100nm未満に近づくにつれて、短チャネル効果のような問題が適切なデバイス動作を阻害し始める。さらに、このような100nm未満のデバイスサイズでは、閾値未満での勾配が非スケーリング則となり、消費電力が増加してしまう。一般的にはフラッシュとして知られている、トランジスターを基礎としたメモリーは、十年以内には小型化の限界が来るだろう。フラッシュメモリーは、不揮発性メモリーデバイスの1つのタイプである。
【０００３】
他の不揮発性ランダムアクセスメモリー(RAM)デバイス(例えば強誘電性RAM(Fe RAM)、磁気抵抗RAM(MRAM)、有機RAM(ORAM)及び相変化RAM(PCRAM))は、とりわけ、次世代メモリーデバイスとして研究されてきた。多くの場合、これらのデバイスは、シリコンベースのデバイスと結合してメモリーセルを形成する新規物質及びデバイス構造を必要とするが、これらには1又は複数の重要な特性が欠如している。例えば、FeRAM及びMRAMデバイスは、急速なスイッチング特性及び良好なプログラム耐久性を備えるが、それらの製造はCMOSに適合せず、サイズが一般的には大きい。PCRAMデバイスのスイッチングは、ジュール加熱を使用するものであり、本質的には電力を多く消費する。有機RAM又はORAMは、シリコンベースの製造プロセスで大量生産することに不向きであり、一般的にデバイスの信頼性が低い。
【０００４】
メモリーデバイスが集積されるにつれて、素子サイズは小さくなる一方で所定の領域における素子密度は増加する。その結果、暗電流や漏れ電流は、一層問題となり、漏れ電流は、読み込み操作に関して間違った結果を返したり意図しない状態変化をセルに引き起こしたりする可能性がある。漏れ電流の問題は、特に二端子デバイスにおいて深刻であり、複合メモリーセルは、上部電極と下部電極との相互接続を通じて漏れ経路を形成する可能性がある。
【０００５】
スイッチングデバイスの漏れ電流を抑制する従来の手法には、メモリー素子に垂直ダイオードを接続させることが挙げられる。しかしながら、外部ダイオード法には、いくつかの不利な点が存在する。一般に、ダイオードの製造プロセスは、高温プロセスであり、摂氏500度超で一般的には実行される。多くのダイオードはP/N接合によるため、望ましいアスペクト比を有するメモリー及びダイオード構造にするためのダイオードの高さをあわせることは困難である。そして、最後に、従来型のダイオードは、ユニポーラスイッチングデバイスにだけ互換性があり、２ウェイバイポーラデバイスには互換性がない。漏れ電流による悪影響を受けない高集積メモリーに関する強固で拡張性のある方法及び構造が望まれている。
【発明の概要】
【０００６】
本発明は、概して、スイッチングデバイスに関する。より詳しくは、本発明は、抵抗スイッチングを用いる不揮発性メモリーセルを形成する構造及び方法を提供する。本発明による実施形態は、適用可能な範囲が非常に広いことを認識すべきである。
【０００７】
特定の実施態様において、スイッチングデバイスは、基板と、上記基板の上に形成された第一電極と、上記第一電極の上に形成された第二電極と、上記第一と第二電極との間に配置されるスイッチング媒体と、上記第一と第二電極との間に配置され且つ上記第一電極と上記スイッチング媒体に電気的に直列接続した非線形素子と、を備える。この非線形素子は、閾値よりも大きな電圧の印加時に、第一抵抗性状態から第二抵抗性状態へと変化するように構成される。
【０００８】
一実施形態において、スイッチングデバイスには、RRAMが含まれる。
【０００９】
一実施形態において、スイッチングデバイスには、PCRAMが含まれる。
【００１０】
本発明は、従来技術に勝る多くの利点が存在する。例えば、本発明の実施形態は、高いスイッチング速度、低漏れ電流、デバイスの高歩留まり特性によって特徴づけられる高密度不揮発性メモリーを可能にする。実施形態に応じて、これらの1又は複数が達成可能である。これら及び他の利点は、本願明細書において更に詳細に後述する。
【００１１】
例示的な実施形態は、添付の図面と関連して、以下に記載し、同じ呼称は、同じ要素を意味する。
【図面の簡単な説明】
【００１２】
【図１】図1は、本発明の一実施形態による、上部電極、スイッチング媒体及び下部電極を有するメモリーセルを備える不揮発性メモリーデバイスを図示する。
【００１３】
【図２】図2は、抵抗性メモリーセルに関するI-V抵抗スイッチング特性を図示する。
【００１４】
【図３Ａ】図3Aは、プログラム電圧VPROGRAMを上部電極に印加することによってON状態にある二端子メモリーセルを図示する。
【００１５】
【図３Ｂ】図3Bは、消去電圧VERASEを上部電極に印加することによってOFF状態にある二端子メモリーセルを図示する。
【００１６】
【図４】図4は、漏れ電流を含むメモリーアレイを図示する。
【００１７】
【図５】図5は、本発明の一実施形態による、非線形素子を含む不揮発性メモリーセルを図示する。
【００１８】
【図６Ａ】図6Aは、掃引電圧をかけたデジタル非線形素子のI-V特性を図示する。
【００１９】
【図６Ｂ】図6Bは、OFF状態にある初期状態から正の掃引電圧をかけた、デジタル非線形素子と結合したスイッチのI-V特性を図示する。
【００２０】
【図６Ｃ】図6Cは、OFF状態にある初期状態から負の掃引電圧をかけた、デジタル非線形素子と結合したスイッチのI-V特性を図示する。
【００２１】
【図６Ｄ】図6Dは、ON状態にある初期状態から正の掃引電圧をかけた、デジタル非線形素子と結合したスイッチのI-V特性を図示する。
【００２２】
【図６Ｅ】図6Eは、ON状態にある初期状態から負の掃引電圧をかけた、デジタル非線形素子と結合したスイッチのI-V特性を図示する。
【００２３】
【図７Ａ】図7Aは、正の掃引電圧をかけたアナログ非線形素子のI-V特性を図示する。
【００２４】
【図７Ｂ】図7Bは、OFF状態にある初期状態から正の掃引電圧をかけた、アナログ非線形素子と結合したスイッチのI-V特性を図示する。
【００２５】
【図７Ｃ】図7Cは、OFF状態にある初期状態から負の掃引電圧をかけた、アナログ非線形素子と結合したスイッチのI-V特性を図示する。
【００２６】
【図７Ｄ】図7Dは、ON状態にある初期状態から正の掃引電圧をかけた、アナログ非線形素子と結合したスイッチのI-V特性を図示する。
【００２７】
【図７Ｅ】図7Eは、ON状態にある初期状態から負の掃引電圧をかけた、アナログ非線形素子と結合したスイッチのI-V特性を図示する。
【発明を実施するための形態】
【００２８】
本発明の詳細な説明
本発明は、概して、メモリーデバイスに関する。より詳しくは、本発明は、非線形素子を有する抵抗スイッチングセルに関する構造及び方法を提供する。このスイッチングセルは、抵抗性ランダムアクセスメモリー(RRAM)又は任意の高集積デバイスにおいて用いることができる。本発明の実施形態は、応用可能な範囲がより広いことを認識すべきである。本発明は特定の実施形態に関して記載されているが、実施形態は説明のためだけに用いられ、これらに制限されるものと考えるべきではない。
【００２９】
RRAMは、典型的には、スイッチング素子が上部電極と下部電極との間に挟まれている二端子デバイスである。スイッチング素子の抵抗値は、電極に電圧を印加するかスイッチング素子を通じ電流を流すことによって変化する。抵抗スイッチングは、バイポーラ又はユニポーラであってもよい。バイポーラスイッチングにおいて、スイッチング素子の抵抗変化は、極性と、印加された電気シグナルに基づく電流又は電圧の大きさに依存する。ユニポーラスイッチングの場合、スイッチング素子の抵抗変化は、印加電圧又は電流の大きさだけに依存し、典型的にはスイッチング素子内のジュール加熱の結果である。本発明の実施形態は、バイポーラスイッチングを用いる二端子RRAMデバイスに関して説明しているが、それに限定されるものではない。ここで使用しているように、用語「RRAM」又は「抵抗性メモリーセル」は、スイッチング媒体の強誘電性、磁性及び位相の変化なしに電気シグナルを印加することによって制御可能な抵抗を有するスイッチング媒体を用いるメモリーセル又はメモリーデバイスを指す。本発明は、RRAMの実施に限られていない。例えば、本発明は、相変化RAMを用いて実施されてもよい。
【００３０】
図1は、不揮発性メモリーデバイス(例えば、半導体メモリーチップ)における抵抗性メモリーセル100を図示する。メモリーセルは、本発明の一実施形態による、下部電極102、スイッチング媒体104及び上部電極106を備える。スイッチング媒体104は、適切な制御回路を用いて、選択的に様々な値にセットし、且つリセットすることができる抵抗性を示す。本実施形態において、メモリーセル100は、二端子抵抗性メモリーデバイス(例えば、RRAM)である。「上部」又は「下部」といった用語は、説明のために用いられるものであり、限定事項であると解釈すべきではない。
【００３１】
本実施例において、メモリーセル100は、アモルファスシリコンベースの抵抗性メモリーセルであり、スイッチング媒体104としてアモルファスシリコン(a-Si)を使用する。スイッチング媒体104の抵抗値は、電極に印加された電圧により、スイッチング媒体104内部における導電性フィラメントの形成又は回復に従って変化する。実施形態において、スイッチング媒体104は、実質的にドーパントフリーである。別の一実施形態において、スイッチング媒体104は、ホウ素がドープされたa-Siである。上部電極106は、銀(Ag)含有導電層であり、a-Si構造におけるフィラメント形成イオンの源として作用する。本実施形態において銀が用いられているが、上部電極106は、様々な他の適切な金属(例えば金(Au)、ニッケル(Ni)、アルミニウム(Al)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)及びコバルト(Co))から形成させることもできることが理解されるだろう。ある種の実施形態では、下部電極102は、純粋な金属、ホウ素をドープさせた電極又は他のp型多結晶シリコン若しくはシリコン-ゲルマニウムであり、a-Si構造の下端表面と接触している。一実施形態において、メモリーセル100は、2009年10月9日に出願された出願番号第12/575,921号、発明の名称「Silicon-Based Nanoscale Resistive Device with Adjustable Resistance」の出願(その全体は、参照によって組み込まれている)で述べているように、例えば、外部の回路抵抗を調整することによって、単一のビットを超える情報を保存すように構成される。
【００３２】
図2は、本発明の一実施形態による、メモリーセル100の抵抗スイッチング特性を図示する。スイッチング媒体104は、バイポーラスイッチ効果を示す。スイッチング媒体104の抵抗値は、極性と、上部電極106及び下部電極102を介してスイッチング媒体104に印加される電圧信号の大きさに応じて変化する。メモリーセル100は、閾値プログラム電圧(また、「プログラム電圧」とも称される)VPROGRAMと同じかそれよりも高い正の電圧が印加されると、ON状態(低い抵抗状態)に変わる。一実施形態において、プログラム電圧は、スイッチング媒体104及び上部電極106に用いられる材料に応じて、1ボルト〜5ボルトの間で変えられる。別の実施形態において、プログラム電圧は、1ボルトと3ボルトとの間で変えられる。メモリーセル100は、閾値消去電圧(また、「消去電圧」とも称される)VERASEと同じかそれよりも高い負の電圧が印加されると、OFF状態(高い抵抗状態)へ戻るようにスイッチされる。一実施形態において、消去電圧は、-2ボルトから-5ボルトにわたる。印加電圧が2つの閾値電圧VPROGRAMとVERASEとの間にある場合は、セル状態は変化しない。これが、低電圧読み込みプロセスを可能にする。一旦メモリーセル100が特定の抵抗状態にセットされると、メモリーセル100は、ある種の期間(又は、保持期間)、電気出力なく情報を保持する。
【００３３】
図2は、非整流メモリーセル100のスイッチング操作による電流-電圧(I-V)関係を図示する。上部電極106に印加される電位が下部電極102に対して正の電位であると、電流は上部電極106から下部電極102へと流れる。反対に、上部電極106に印加される電位が下部電極102に対して負であると、電流は逆方向に流れる。
【００３４】
図3A及び3Bは、本発明の一実施形態による、ON状態とOFF状態中のメモリーセル100のスイッチングメカニズムを図示する。スイッチング媒体104のスイッチングは、メモリーセル100の下部電極102及び上部電極106に印加されるプログラム及び消去電圧に従って、スイッチング媒体104のフィラメント領域における導電性フィラメント又は複数のフィラメントの形成及び消失に基づいている。
【００３５】
図3Aは、プログラム電圧VPROGRAMを上部電極106に印加することによってON状態にあるメモリーセル100を図示する。(a-Siでできている)スイッチング媒体104は、下部電極102と上部電極106との間に設けられる。スイッチング媒体104の上部分は、上部電極106から延在する約10nmの金属領域(又は、導電路)302を下部電極102より上に備える。金属領域302は、後のスイッチング電圧よりもわずかに大きい電圧(例えば、3から5V)が上部電極106に印加される電鋳処理中に形成される。この大きな電圧が、上部電極106から下部電極102方向への金属イオンの電界誘導拡散を引き起こす。これによって、連続した導電路312が形成される。スイッチング媒体104の下部分には、フィラメント領域304が規定され、電鋳処理後にプログラム電圧VPROGRAMが印加されるとフィラメント310が形成される。連続した導電路312及びフィラメント310は、電鋳処理中に共に形成させることもできる。フィラメント310は、一連の金属粒子を有する。この金属粒子は、印加されたプログラム電圧VPROGRAMが充分な活性化エネルギーを提供し多くの金属イオンを金属領域302から下部電極102の方へと押し進めると、スイッチング媒体104の下部分における欠陥サイトにトラップされる。
【００３６】
フィラメント310は、一まとまりの金属粒子から成ると考えられている。この金属粒子は、非導電性スイッチング媒体104によって互いに隔てられており、そして、金属領域302における連続した導電路312と異なり、連続した導電路を規定しない。フィラメント310は、実装に応じて、約2〜10nmに延びる。ON状態の導電メカニズムは、フィラメント310における金属粒子による電子トンネル効果である。セル抵抗は、金属粒子306と下部電極102との間のトンネリング抵抗によって支配される。金属粒子306は、ON状態における、フィラメント領域304の金属粒子であり、下部電極102に最も近く、フィラメント領域304において最端にある金属粒子である。
【００３７】
図3Bは、消去電圧VERASEを上部電極106に印加することによってOFF状態にあるメモリーセル100を図示する。消去電圧は、充分な電磁力を発揮してa-Siの欠陥サイトにトラップされた金属粒子を除去し、フィラメント310の少なくとも一部をフィラメント領域304から消失させる。OFF状態の下部電極102に最も近い金属粒子308は、ON状態の間、金属粒子306よりも長い距離によって下部電極102から隔てられる。金属粒子308と下部電極102と間の距離が増加すると、メモリーセル100はON状態と比較して高い抵抗状態になる。実施形態において、ON/OFF状態間の抵抗比は、10E3から10E7にわたる。メモリーセル100は、ON状態では抵抗器のように振る舞い、OFF状態ではコンデンサのように振る舞う(即ち、スイッチング媒体104は、OFF状態において、任意の有意な量の電流を導電させず誘電体として振る舞う)。ある実施において、抵抗値は、ON状態で10E5オームであり、OFF状態で10E10オームである。別の実施において、抵抗値は、ON状態で10E4オームであり、OFF状態で10E9オームである。更に別の実施において、抵抗値は、OFF状態で少なくとも10E7オームである。
【００３８】
図4は、本発明の一実施形態による、上部電極と下部電極とが直交して配置されるクロスバー構成にあるアレイ400の一部分を図示する。かかるクロスバー構造のアレイは、上部電極と下部電極との交差領域の間に配置されたスイッチング素子を有する複数の並列上部電極及び複数の並列下部電極を備える。後述するように、ある種の制限が、かかる構成に存在するかもしれない。
【００３９】
4つのメモリーセル402、404、406及び408を示している。メモリーセル404及び406は、共通の第一上部電極410を共有する一方で、セル402及び408は、共通の第二上部電極418を共有する。第一上部電極410及び第二上部電極418は、互いに平行して配置される。メモリーセル402及び404は、共通の第一下部電極412を共有し、セル406及び408は共通の第二下部電極420を共有する。第一下部電極412及び第二下部電極420は、互いに平行して空間的に配置される。加えて、上部電極の各々は、下部電極の各々と非並列に構成される。
【００４０】
高い抵抗状態にある標的セルの状態を決定するために、電圧を印加して、標的セルを通る電流を測定する。クロスバーアレイのいくつかのセルが低い抵抗状態にある場合、標的セルに印加された電圧は、代わりの非標的セルを通じて漏れ電流を流すことが可能になる。この場合、標的セルを含む、漏れを引き起こしているセルは、共有している電極を通じて相互に連結している。漏れ電流は、これらの非目標セルを通じて、電流路を形成することができ、一般に、スニーク電流又はスニーク電流路として知られている。かかるスニーク電流は、スイッチングアレイの望ましくない挙動を引き起こす可能性がある。
【００４１】
例えば、例示的なアレイにおいて、セル402、404及び406は、低抵抗のON状態であり、セル408は高抵抗のOFF状態である。ON状態は低い抵抗によって特徴づけられるため、スニーク路416は電流がセル402、404及び406を通じて流れることができるように形成されてもよい。従って、リード電圧が標的セル408に印加されると、スニーク路416に沿って流れる漏れ電流はON状態の結果として誤った読み込みを引き起こす可能性がある。
【００４２】
いくつかの実施形態では、スニーク路は、わずか2つの順バイアスセルと１つの逆バイアスセルに存在する、非常に短い経路であってもよい。加えて、一旦始まると、スニーク路は、ON状態のセルを通じてアレイ全体にわたって広がる可能性がある。スイッチングアレイにおける最も共通の導電路は、共有の上部及び下部電極である。スニーク路416は、アレイによるスニーク路を通過する漏れ電流の単なる1例である。
【００４３】
スイッチングアレイにおける漏れ電流によって引き起こされる問題を低減させるために、非線形素子(NLE)を抵抗スイッチングデバイスに含めてもよい。NLEは、一般に、2つのカテゴリーに分けることができる：デジタルのような挙動を示すNLE又は「デジタルNLE」と、アナログのような挙動を示すNLE又は「アナログNLE」(両方共、以下でそれぞれ詳述する)。デジタル及びアナログ挙動のカテゴリーは、厳密な規定ではないため、特定のNLEにはデジタル及びアナログ挙動の両方か、場合によってその中間の特性を有することが可能である。その最も基本的な形式において、NLEは、電圧に対して非線形(例えば、非線形I-V関係)に応答する素子である。多くの実施形態において、この関係は、高い抵抗状態から低い抵抗状態への非線形遷移を伴う、小振幅電圧での高い抵抗状態と、より高い振幅電圧でのより低い抵抗状態によって特徴づけられる。スイッチング媒体とは異なり、NLEは、メモリー特性を有さない。電圧が印加されなくなると、NLEは本来の状態に戻る。漏れ電流を抑制することに適しているNLEは、低バイアスでの高い抵抗状態と、より高いバイアスでのより低い抵抗状態と、その状態間の閾値によって特徴づけられる。
【００４４】
一実施形態において、NLEは、第一電圧よりも低い値で測定された抵抗値が第二電圧よりも高い値で測定された抵抗値よりも著しく高くなるように、見かけの閾値効果を示す二端子デバイスである。典型的な実施形態では、第一電圧より低い値での抵抗値は、第二電圧より高い値での抵抗値よりも大きく、100倍を超える。いくつかの実施形態では、第一及び第二電圧は異なるものであり、それぞれ、保持電圧VHOLDと閾値電圧VTHと通常は称される。他の実施態様において、第一電圧及び第二電圧は同じであってもよい。様々な実施形態において、これらの関係は電圧の両方の極性に存在してもよく、また1つの極性に存在してもよい。そして、NLEは単一素材又は異なる素材の多層であってもよい。
【００４５】
図5に示すように、メモリーセル500の漏れ電流の効果を低減させるために、NLE 504は、上部電極508、下部電極502及びスイッチング媒体506と電気的に直列接続される。NLE 504は、下部電極502とスイッチング媒体506との間に配置させることができる。他の実施態様において、NLEは、上部電極508とスイッチング媒体506との間に配置される。様々な半導体プロセスの間に、より高い温度が半導体デバイスの下部分に加わる可能性があるため、スタック構造においてより低い位置に設置されるNLEは、基板から遠くの位置に設置されるNLEよりも高い温度に耐えられるように設計されていてもよい。
【００４６】
デジタルNLEの挙動は、ある種の電圧での急激な電流の変化によって特徴づけられる。これは、閾値電圧と称することができる。かかる挙動は、図6Aに図示される。図6Aは、抵抗スイッチングデバイスに接続していないNLEでの電流に関する一実施形態における掃引電圧の結果を示す。正のバイアス電圧がNLEに印加されるにつれて、NLEは、それが閾値電圧VTH1に到達するまで、高い抵抗値によって特徴づけられる抵抗状態にある。この閾値に達した後、NLEは、印加された電圧が保持電圧VHOLD1よりも低い値に降下するまで、その導電状態を保持する。従って、VTH1よりも高い印加電圧によって導電状態にあるNLEは、VHOLD1よりも高い電圧がNLEに供給されている限り、低い抵抗値を有し続け、その後、それは本来の高抵抗状態に復帰する。NLEはメモリー特性を有しないため、電圧が本来の状態から印加されるたびに、同じI-V関係になる。
【００４７】
図6Aをもう一度参照する。負のバイアス電圧が閾値電圧VTH2よりも負となるように印加されると、急激な遷移が生じ、NLEの抵抗は著しく低下する。NLEは、電圧が値VHOLD2よりも負ではなくなるまで、その低い抵抗状態を保持し、その時点で、NLEは本来の高い抵抗状態に戻る。図6Aでは、正と負のバイアス操作間の対称的I-V挙動を伴う一実施形態を示しているが、別の実施形態では、この関係は対称形でない。
【００４８】
図6B〜6Eは、NLEがメモリーセル(「複合デバイス」)に接続する実施形態でのI-V関係を示す(この場合デジタルNLE)。メモリーセル500は、かかる複合デバイスの一例である。それらの図に表されるメモリーセルがNLEに接続しない場合は、図2に従うI-V応答となるだろう。図6Bに注目すると、初期状態であるOFF状態からON状態へセルをスイッチするプログラム操作を示すI-V曲線が示されている。セルにおいて導電性であるON状態を確立するために、VPROGRAMCより高い値の電圧を印加する。VPROGRAMCは複合デバイスのためのプログラム電圧であり、OFF状態からON状態に複合デバイスを切替える。VHOLDC1は複合デバイスの保持電圧であり、上述のVHOLD1と本質的には同一の方法で実行される。好ましい実施形態において、VHOLD1はVTH1未満であり、VPROGRAM未満である。
【００４９】
メモリーセル、NLE、及び複合デバイスにおけるI-V性能の関係は、方程式によって説明することもできる。この方程式は、閾値電圧を受けると、NLEとスイッチング媒体の両方がすぐに(例えば、数nsから数百nsで)切り替わると考えられている。上記定義に加え、次の変数が指定される。
RMOFF =メモリー素子のOFF状態の抵抗値
RMON =メモリー素子のON状態の抵抗値
RNOFF = NLEのOFF状態の抵抗値
RNON = NLEのON状態の抵抗値
【００５０】
これらの変数を使用して、複合デバイスの保持電圧とNLEの保持電圧との関係は、次の通りに表すことができる。
【数１】
2014523637.tif 000003
【００５１】
複合デバイスのプログラム電圧のための値は、次の通りに表すことができる。
【数２】
2014523637.tif 000004
「small」は、あるセットにおける2つの値の内の小さい方を示し、「large」は、あるセットにおける2つの値の内の大きい方を示す。多くの実施形態において、VPROGRAMはVTH1より著しく高いため、VPROGRAMCはVPROGRAMと類似する。
【００５２】
図6Cは、OFF状態における同じスイッチの負の掃引電圧の結果を示す。既にOFF状態にあるため、負の電圧は消去操作を引き起こさず、セルは高抵抗のOFF状態のままである。
【００５３】
図6D及び6Eは、メモリーセルが初期状態の低抵抗-ON状態にある複合デバイス(例えば、メモリーセル500)のI-V関係を示す。図6Dは、読み込み操作を示し、読み込み電圧は、正確な読み込み値を返すために閾値電圧VTHC1より大きくなければならない。読み込み電圧が保持電圧VHOLDC1より低い値に下がるにつれて、セルの抵抗は実質的に増加する。複合デバイスの閾値電圧は、次の方程式によるNLEの閾値電圧と関係する。
【数３】
2014523637.tif 000005
従って、複合デバイスの読み込み閾値電圧は、NLEの閾値電圧と大体同じであるか、VTHC1 ≒ VTH1である。
【００５４】
同様に、図6Eに示されるように、消去操作は、電流がセルを通って流れることができるように第二閾値VTHC2を超えなければならい。これにより、電圧VERASECでの高抵抗のOFF状態にスイッチが変わる。正の閾値電圧と同様に、複合デバイスの負の閾値電圧は、NLEの負の閾値電圧とほとんど同じである。複合デバイスにおける消去電圧VERASECの値は、次の通りに表すことができる。
【数４】
2014523637.tif 000006
個別のデバイス及び複合デバイスの負の閾値電圧間の関係は、次の通りに表すことができる。
【数５】
2014523637.tif 000007
その結果、多くの実施形態においては、VTHC2 ≒ VTH2である。
【００５５】
様々な実施形態でのデジタルNLEは、数多くの種々の材料でできていてもよい。例えば、デジタルNLEは、閾値デバイス(例えば、電界駆動金属絶縁体(モット)転移を受けるフィルム)であってもよい。かかる素材は、従来技術として公知であり、VO2及びドープされた半導体が含まれる。他の閾値デバイスには、金属酸化物及び他のアモルファス膜において観察される電子機構による抵抗スイッチングを受ける素材又は他の揮発性抵抗スイッチングデバイス(例えば酸化物、酸化物ヘテロ構造又はアモルファス膜の陰イオン又は陽イオン運動に基づくデバイス)が含まれる。デジタルNLEは、ソフトブレークダウン挙動を示すブレークダウン素子(例えばSiO2、HfO2及び他の誘電体)の形であってもよい。かかるブレークダウン素子の例は、2010年6月29日に出願された出願番号12/826,653、発明の名称「Rectification Element for Resistive Switching for Non-volatile Memory Device and Method」の出願(その全ては、引用によって組み込まれている)に、より詳細に記載されている。
【００５６】
周知の通り、閾値、保持、プログラム及び消去の厳密な値は、種々の実施形態に関して、NLE及びメモリーセルの形態やそれらに使用する素材を変えることによって調節することができる。各種実施形態において、NLE用の閾値電圧は、保持電圧、プログラム電圧又はその両方とほとんど同じであってもよい。他の実施形態において、NLE用の閾値電圧は、抵抗スイッチングデバイスのプログラム及び消去電圧を超えることが可能である。
【００５７】
アナログNLEは、デジタルNLEと異なる。これは、電流が素子の中を流れ始めると、そのI-V関係がより漸進的な遷移によって特徴づけられるという点で異なる。掃引電圧に対するアナログNLEの応答を図示する図7Aに示すように、電流遷移は、指数関数様の曲線に従う。従って、遷移又は閾値は、デジタルNLEより急激ではない。相当な電流がアナログNLE中に流れる閾値電圧値は、正及び負のバイアス値について、それぞれVA及びVBと称する。アナログとデジタルNLEとの他の著しい相違は、アナログNLEがデジタルNLEのヒステリシス保持電圧特性を有さないことである。
【００５８】
図7B〜7Eは、アナログNLEを有する複合デバイスのI-V特性を示す。図7Bに示すように、プログラム電圧VPROGRAMCは、スイッチが初期状態のOFF状態にある複合デバイスに印加されると、低抵抗のON状態にスイッチが変化する。図2で示す通り、VPROGRAMCは、およそ、NLEのVA及びスイッチのVPROGRAMの合計又はVPROGRAMC ≒ VA + VPROGRAMである。その結果、アナログNLEを有する複合デバイスのプログラム電圧は、単独のスイッチング素子のプログラム電圧よりも典型的に高い。
【００５９】
図7Cを参照すると、OFF状態にある複合デバイスの負の掃引電圧が示されている。スイッチが既にOFF状態にあるため、負の電圧は状態変化を誘導せず、スイッチは高い抵抗状態のままである。
【００６０】
図7Dは、ON状態にある複合スイッチの読み込み操作の結果を示す。本実施形態において、VAC < VREAD < VPROGRAMCである。スイッチが既に低抵抗のON状態にあるため、閾値電圧VACより高い値での電流は低い抵抗値によって特徴づけられる。回路は、電流の流れを検出可能なため、正の読み込み結果となる。VAの値は、多くの実施形態におけるスイッチング装置による影響を受けない。その結果、典型的には、VAC ≒ VAとなる。
【００６１】
図7Eは、複合デバイスでの消去操作に関するI-V曲線を示す。ON状態からOFF状態にスイッチを変えるために、VERASECの電圧を複合デバイスに印加することによって、スイッチの抵抗を増加させる。複合デバイスの消去操作を完了するのに必要な電圧は、通常、個別のスイッチの消去値とアナログNLEの閾値との合計又はVERASEC ≒ VERASE + VBである。
【００６２】
アナログNLEは、上記の挙動を示す任意の素子であってもよい。好適な材料の例として、パンチスルーダイオード、ツェナーダイオード、衝突電離型(又は、アバランシェ)素子、及び、トンネリング素子(例えばトンネリングバリア層)が挙げられる。かかる素子は、標準的な製造技術を用いて製造することができる。
【００６３】
多くの実施形態において、|VA, VB| < |VPROGRAM, VERASE|である。周知のように、VA、VB、プログラム及び消去の厳密な閾値は、種々の実施形態に関して、NLE及びメモリーセルの形態やそれらに使用する素材を変えることによって調節することができる。各種実施形態において、NLE用の閾値電圧は、プログラム電圧とほとんど同じであってもよい。他の実施形態において、閾値電圧は、プログラム及び消去電圧を超えることが可能である。
【００６４】
他の実施態様において、抵抗スイッチングセルは、複数の抵抗状態を保持するように構成されてもよい。即ち、ON及びOFFのバイナリ状態を有するように構成されるよりはむしろ、セルは複数の抵抗状態を保持することができる。かかるスイッチのアレイは、漏れ電流に関して同じ制限を有しており、NLEの含有物からの利益を同様に得られるだろう。
【００６５】
本願明細書において記載されている実施例及び実施形態は、解説の目的のためだけにあって、これらに制限することを目的とするものではない。それを考慮すると様々な変形形態又は代替形態が当業者に示唆され、本願の精神及び意図と添付の特許請求の範囲の範囲中に含まれていることもよく理解している。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
2014523637.tif 000014
【図６Ｂ】
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【図６Ｃ】
2014523637.tif 000016
【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【国際調査報告】
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