(57)【要約】【解決手段】  シリコン／ゲルマニウム合金（２５５）を備えたＰチャネルトランジスタのＰＮ接合の近傍に拡散阻害種（２５６Ａ）を組み込むことによって、拡散関連のＰＭ接合の不均一性を低減することができ、それによりデバイス安定性を高め且つ総合的なトランジスタ性能を高めることに寄与する。拡散阻害種（２５６Ａ）は炭素、窒素等の形態で提供されてよい。【選択図】図２ｅ
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【特許請求の範囲】
【請求項１】
電界効果トランジスタ（２５０）のドレイン及びソース領域（２５３）であって歪誘起半導体合金（２５５）を備えているドレイン及びソース領域（２５３）をアクティブ半導体領域（２０３Ａ）内に形成することと、
前記アクティブ半導体領域（２０３Ａ）内の拡散阻害種（２５６Ａ）を前記ドレイン及びソース領域（２５３）によって形成されるＰＮ接合の少なくとも一部分に対応する空間的に制限された区域に位置させることと、
前記ドレイン及びソース領域（２５３）内のドーパントを活性化させるために前記ドレイン及びソース領域（２５３）を焼鈍することとを備えた方法。
【請求項２】
前記拡散阻害種（２５６Ａ）は炭素及び窒素の少なくとも１つを備えている、請求項１の方法。
【請求項３】
前記拡散阻害種（２５６Ａ）は注入プロセスを実行することによって前記局部的に制限された区域内に位置させられる、請求項１の方法。
【請求項４】
前記注入プロセスは前記ドレイン及びソース領域（２５３）の少なくとも深いドレイン及びソース区域を形成することよりも前に実行される、請求項３の方法。
【請求項５】
前記空間的に制限された区域は前記ＰＮ接合の全長に実質的に沿って延在するように形成される、請求項１の方法。
【請求項６】
前記ドレイン及びソース領域（２５３）内にキャビティ（２０６）を形成し、選択的エピタキシャル成長プロセスを実行して前記キャビティ（２０６）内に前記半導体合金（２５５）を埋めることによって前記歪誘起半導体合金（２５５）を形成することを更に備えた、請求項１の方法。
【請求項７】
前記キャビティを形成することは前記アクティブ半導体領域の材質の結晶軸に関して実質的に等方的なエッチング挙動を有するエッチングプロセスを実行することを備えている、請求項６の方法。
【請求項８】
結晶性の半導体領域（３０３）の一部の上方に形成されるゲート電極構造（３５１Ａ）に隣接して前記結晶性の半導体領域（３０３）内にキャビティ（３０６）を形成することと、
前記キャビティ（３０６）内に歪誘起半導体合金（３５５）を形成することと、
前記ゲート電極構造（３５１Ａ）に隣接して前記半導体領域（３０３）内にドレイン及びソース領域を形成することとを備えた方法であって、
前記結晶性の半導体領域は立方格子構造を備えており、前記キャビティ（３０６）は前記結晶性の半導体領域の表面方位によって規定される第２の結晶方向と実質的に等価な第１の結晶方向に対応する長さ方向を規定している方法。
【請求項９】
前記キャビティ（３０６）を形成することは前記半導体領域の材質の結晶方位に関して実質的に等方的なエッチング挙動を有するエッチングプロセスを実行することを備えている、請求項８の方法。
【請求項１０】
前記ドレイン及びソース領域によって前記半導体領域の中間部分と共に形成されるＰＮ接合の一部の少なくとも近傍に拡散阻害種（３５６）を位置させることを更に備えた、請求項８の方法。
【請求項１１】
前記拡散阻害種（３５６）は注入プロセスを実行することによって位置させられる、請求項１０の方法。
【請求項１２】
前記注入プロセスはドーパント種を導入して前記ドレイン及びソース領域を形成するように実行される１つ以上の更なる注入プロセスとは別個に実行される、請求項１１の方法。
【請求項１３】
前記拡散阻害種（３５６）は炭素、窒素及びフッ素の少なくとも１つを備えている請求項１２の方法。
【請求項１４】
基板の上方に形成されるトランジスタ（２５０）を備えた半導体デバイスであって、前記トランジスタは、
ドーパント種としてのホウ素に基くアクティブ領域内に形成され、前記トランジスタ（２５０）のチャネル領域と共にＰＮ接合を形成し、歪誘起半導体合金（２５５）を含むドレイン及びソース領域（２５３）と、
前記ＰＮ接合の少なくとも一部に沿って位置されられる非ドープの拡散阻害種（２５６Ａ）とを備えている半導体デバイス。
【請求項１５】
前記非ドープの拡散阻害種は炭素及び窒素の少なくとも１つを備えている、請求項１４の半導体デバイス。
【請求項１６】
前記チャネル領域における前記拡散阻害種の濃度は前記拡散阻害種の最大濃度よりも少なくとも２桁小さい、請求項１４の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して集積回路の製造に関し、更に特定的には、トランジスタのチャネル領域内での電荷移動度を高めるために埋め込みシリコン／ゲルマニウム（Ｓｉ／Ｇｅ）を用いた歪チャネル領域を有するトランジスタの形成に関する。
【背景技術】
【０００２】
複雑な集積回路の製造は、回路を設計するための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが提供されているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ回路においては、高度に複雑な回路アセンブリ、例えばＣＰＵ、記憶チップ等を設計するために、相補型トランジスタ、即ちＰチャネルトランジスタ及びＮチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、何百万のトランジスタ、即ちＮチャネルトランジスタ及びＰチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタ、又は一般的に電界効果トランジスタは、Ｎチャネルトランジスタ又はＰチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ＰＮ接合を備えており、ＰＮ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。このようにチャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するために、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
【０００４】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
【０００５】
電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えばチャネル領域の近傍に引張り又は圧縮応力を発生させて対応する歪をチャネル領域内に生じさせることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、活性シリコン材質の標準的な結晶構造、即ち＜１１０＞方向に合わせられたチャネル長を伴う（１００）表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりＰ型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【０００６】
そこで、対応する歪をもたらし得る圧縮応力を誘起するために、例えばチャネル領域に隣接してシリコン／ゲルマニウム層材質を導入することが提案されてきた。Ｐチャネルトランジスタのトランジスタ性能は、チャネル領域に隣接する応力生成材質の導入によって顕著に高められ得る。この目的のため、歪シリコン／ゲルマニウム材質がトランジスタのドレイン及びソース領域内に形成されることがあり、この場合、圧縮的に歪を与えられたドレイン及びソース領域は、隣接するシリコンチャネル領域内に単軸性の歪を生成する。Ｓｉ／Ｇｅ材質を形成する場合、ＰＭＯＳトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方ＮＭＯＳトランジスタはマスキングされて次いでシリコン／ゲルマニウム材質がエピタキシャル成長によってＰＭＯＳトランジスタ内に選択的に形成される。
【０００７】
この技術はＰチャネルトランジスタの性能向上に関して、従ってＣＭＯＳデバイス全体の性能向上に関して顕著な利益をもたらすが、多数のトランジスタ要素を含む最新の半導体デバイスにおいては、歪シリコン・ゲルマニウム合金をＰチャネルトランジスタのドレイン及びソース領域内に組み込むための上述した技術に関連し得るデバイス性能の変動性の増加が観察されることがあると判明しており、これについて図１ａ及び１ｂを参照して更に詳細に説明する。
【０００８】
図１ａは高度なＰチャネルトランジスタ１５０を備えた従来の半導体デバイス１００の断面図を模式的に示しており、その性能は上述したような歪シリコン／ゲルマニウム合金に基いて高められているであろう。半導体デバイス１００は、埋設絶縁層１０２が形成されていてよいシリコン基板のような基板１０１を備えている。また、結晶性シリコン層１０３が埋設絶縁層１０２上に形成されており、それによりシリコン・オン・絶縁体（ＳＯＩ）構成が提供されている。例えばバルク構造、即ちシリコン層１０３の厚みが層１０３内へのトランジスタ１５０の垂直な拡張よりも著しく大きいであろう構造と比較して、トランジスタ１５０の寄生接合容量が低減され得るので、トランジスタ全体の性能を考慮すると、ＳＯＩ構造は有利であろう。トランジスタ１５０は、概して符号１０３Ａで示される「アクティブ」領域内又はその上方に形成することができ、アクティブ領域は半導体層１０３の一部分を代表し、半導体層１０３は、浅いトレンチ分離等のそれぞれの分離構造（図示せず）によって境界付けられているであろう。トランジスタ１５０は、実際のゲート電極を代表する伝導性電極材質１５１Ａを含む構造として理解し得るゲート電極構造１５１を備えており、実際のゲート電極は、構造１５１のゲート絶縁層１５１Ｂ上に形成することができ、それによりゲート電極材質１５１Ａがアクティブ領域１０３Ａ内に位置するチャネル領域１５２から電気的に分離されている。また、ゲート電極構造１５１は１つ以上のスペーサ要素を含むであろう側壁スペーサ構造１５１Ｃを備えていることがあり、スペーサ要素は場合によっては総合的なデバイス要求に応じてエッチング停止ライナと組み合わされている。更に、トランジスタ１５０は、ホウ素のような適切なドーパント種によって確定され得るドレイン及びソース領域１５３を備えていてよく、適切なドーパント種は、チャネル領域１５２とドレイン及びソース領域１５３間に位置するアクティブ領域１０３Ａの任意の更なる部分との組み合わせにおいて、トランジスタ１５０の総合的な挙動に著しく影響し得るＰＮ接合１５３Ｐを画定するであろう。例えば、ドレイン及びソース領域１５３のゲート電極１５１Ａとの重なりの程度は、実効チャネル長を決定するであろうし、従ってまたゲート電極１５１Ａとドレイン及びソース領域１５３の各々との間の容量性結合をも決定するであろう。同様に、ＰＮ接合１５３Ｐの実効長さは、トランジスタ１５０の最終的に達成される性能にも影響し得るトランジスタ１５０の寄生接合容量を最終的には決定するであろう。総合的なトランジスタの特性を適切に調節するために、多くの場合、増大されたカウンタドーピングレベルの領域１５４が、ドレイン及びソース領域１５３に隣接してアクティブ領域１０３Ａ内の指定の位置に設けられることがあり、指定の位置はハロー(halo)領域とも称されることがある。例えば、パンチスルー挙動、スレッショルド電圧等の調節は、ドレイン及びソース領域１５３内に所望の濃度プロファイルを設けることとの組み合わせにおいて、カウンタードープされた領域１５４を適切に生成することによって、アクティブ領域１０３Ａ内の複雑なドーパントプロファイルに基いて達成され得る。また、既に論じられたように、トランジスタ１５０はドレイン及びソース領域１５３内にシリコン／ゲルマニウム合金１５５を備えていてよく、この場合、シリコン／ゲルマニウム合金は、アクティブ領域１０３Ａ内の周囲シリコン材質の格子定数よりも大きい固有の格子定数を有しているであろう。従って、材質１５５の固有の格子定数と比較して減少させられた格子定数を有するテンプレート材質に基いてシリコン／ゲルマニウム合金を形成する場合、歪状態が生成されるであろうし、また対応する歪がチャネル領域１５２内にも誘起されるであろう。既に説明したように、半導体層１０３の材質の標準的な結晶方位に対しては、単軸性の圧縮歪成分、即ち図１ａにおける水平方向に沿った歪成分が生成されるであろうし、それによりホール移動度が増大し、トランジスタ１５０の総合的な性能もまた高められることになろう。
【０００９】
図１ａに示されるような半導体デバイス１００は、以下のような従来のプロセス戦略に基いて形成することができる。アクティブ領域１０３Ａは、十分に確立されたフォトリソグラフィ、エッチング、堆積、及び平坦化の技術を用いることによって形成され得る分離構造に基いて画定することができる。その後、対応するアクティブ領域１０３Ａ内の基本ドーピングレベルが、例えば注入プロセスによって確立され得る。次いで、ゲート電極構造１５１が、スペーサ構造１５１Ｃを伴わずに、複雑なリソグラフィ及びパターニングのレジームを用いることによって形成されて、ゲート電極１５１Ａ及びゲート絶縁層１５１Ｂが得られる。ゲート電極構造１５１に対するパターニングプロセスは、シリコン／ゲルマニウム材質１５５を形成するための更なる処理の間のマスクとして使用することができる適切なキャップ層（図示せず）のパターニングを含んでいてもよいことが理解されるべきである。次いで、更なる処理の間にゲート電極１５１Ａ及びゲート絶縁層１５１Ｂをキャップ層と共に密閉するように、ゲート電極構造１５１の側壁上に適切な側壁スペーサが形成され得る。同時に、歪シリコン／ゲルマニウム材質１５５が必要とされなくてよい他のトランジスタ区域の上方に適切なマスク層が形成されてよい。ゲート電極１５１Ａ及び他のデバイス区域に適切にマスキングした後、ゲート電極１５１Ａに隣接したアクティブ領域１０３Ａ内にキャビティを得るために、エッチングプロセスが実行されてよい。対応するキャビティの寸法及び形状は、対応するエッチングプロセスのプロセスパラメータに基いて調節することができ、つまり、実質的に等方性のエッチング挙動は側壁スペーサ構造の対応するアンダーエッチングをもたらし得るのに対して、実質的に異方性のエッチングプロセスは、より正確に画定されたキャビティの境界をもたらすことができるのであるが、対応する角のある程度の丸みが観察されるかもしれない。この点において、対応する十分に確立された等方性又は異方性のエッチングプロセスは、空間的に等方性又は異方性のプロセスとして理解され得る一方で、しかし、半導体層１０３の材質内の異なる結晶方位に関するエッチング速度は実質的に同一であろうことが理解されるべきである。このように、任意の結晶方位に対して実質的に同一なエッチング速度を有するエッチング技術を用いることは、「空間的に」等方性又は異方性のエッチングレシピのいずれが用いられているかにかかわらず、対応するキャビティの寸法及び形状を調節することにおける高度な柔軟性を提供し得る。図１ａに示されている例においては、ある程度の角の丸みを伴う実質的に空間的な異方性のエッチングプロセスに基いて、対応するキャビティが得られることを前提としているであろう。次いで、選択的なエピタキシャル成長プロセスが典型的には用いられてシリコン／ゲルマニウム材質が堆積させられ、この場合、ゲルマニウムの割合は、所望の程度の格子不整合、従って所望の程度の歪が得られるように選択されるであろう。また、全体のプロセス戦略に応じて、選択的なエピタキシャル成長プロセスの前又は後に、ドレイン及びソース領域１５３の浅い部分(shallow portion)を形成するためにドーパント種が導入���れるかもしれない。ドレイン及びソース領域内のそれぞれの浅い注入領域は、しばしば拡張と称されることがある。更に、ドレイン及びソース領域１５３の深い区域を形成するために必要なドーパント種は、選択的なエピタキシャル成長プロセスの間に導入することができ、それにより重くドープされた半導体合金として材質１５５を成長させることができる。他の場合には、ドレイン及びソース領域１５３は注入シーケンスに基いて完成させることができ、この場合、スペーサ構造１５１Ｃは、ドレイン及びソース領域１５３の横方向のプロファイルを調節するための注入マスクとして機能することができる。典型的には、ドレイン及びソース領域１５３に対して最終的に求められるドーパントプロファイルを調節するために、及び／又はイオン注入によって組み込まれてしまったかもしれないドーパントを活性化するために、また注入誘起損傷を修復するためにも、１つ以上の焼鈍サイクルが実行される必要があるかもしれない。
【００１０】
対応する焼鈍プロセスの間、典型的には、基本的な半導体材質の特性及びドーパント原子の大きさに応じて著しい程度のドーパント拡散が生じるであろう。例えば、ホウ素は極めて小さい原子であり、従って高温において顕著な拡散活性を呈するであろう。しかし、対応する拡散は、シリコン／ゲルマニウム合金の存在及び先行する製造ステップに起因して極端に不均一に進行することがある。即ち、キャビティ内に材質１５５をエピタキシャル成長させる場合、キャビティの露出させられた表面部分、特に丸みのある角部分には異なる結晶方位が存在し得るので、再成長材質１５５の多数の積層欠陥が生成されてしまうかもしれない。また、層１０３のテンプレート材質と新たに成長した材質１５５の間の界面における格子不整合に起因して、多かれ少なかれ顕著な変形が生じ得る。更に、一般的には、材質１５５の格子定数の増大は、歪状態での再成長であったとしても、ホウ素原料の拡散活性の増大に寄与するであろう。これらの理由により、欠陥密度、局部的歪状態等によって決定されるであろう局部的拡散速度に依存して、ホウ素種は、ドレイン及びソース領域１５３の間の領域に空間的に極端に不均一に「浸透する(penetrate)」であろうから、著しく不均一なＰＮ接合が生成され得ると考えられている。
【００１１】
図１ｂはＰＮ接合１５３Ｐ近傍における材質１５５の角部１５５Ａの拡大図を模式的に示している。既に論じたように、積層欠陥等の多数の不連続１５３Ｄに起因して、ホウ素種の拡散活性は結果として「ホウ素パイプ」をもたらすであろうし、ホウ素パイプは従って、不均一なドーパント勾配と相俟って、ＰＮ接合１５３Ｐの全体的な長さを著しく増大させる一因になるであろう。このように、例えば寄生接合容量に影響を及ぼし得るドレイン及びソース領域１５３の変動性に起因して、トランジスタ性能における対応する変動性もまた観察されることがあり、このことは場合によっては総合的な製造プロセスの間における全体的なデバイス余裕に適合し得ないであろう。従って、プロセス余裕を増やすためには、材質１５５によって提供される本質的に高い効率の歪誘起メカニズムが、あまりはっきりしない方法で用いられる必要があるであろう一方で、他の従来の解決法においては、ベース材質１０３の異なる結晶軸に関して高度に異方的なエッチング挙動を呈するエッチング技術に基いて、キャビティエッチングプロセスが実行されるであろう。例えば、「結晶学的に異方的な」エッチング技術は、例えば＜１１１＞方向における除去速度が＜１１０＞又は＜１００＞方位のような他の方向と比べて著しく小さいものとしてよく知られている。このように、それぞれの結晶学的に異方的なエッチング技術を適用することは、対応する＜１１１＞面によって境界付けられるであろうシグマ状(sigma-like)キャビティを結果としてもたらすであろう。しかし、前者の手法では材質１５５によって提供される歪誘起メカニズムの能力を十分に引き出すことはできないであろうし、後者の手法は特別に設計されたエッチングプロセスを必要とするであろうから、対応するキャビティの、従って歪誘起材質１５５の寸法及び形状を調節する上での柔軟性が低くなる可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本開示は、上述の問題の１つ以上の影響を回避し又は少なくとも低減することができる種々の方法及びデバイスに向けられている。
【課題を解決するための手段】
【００１３】
本発明の幾つかの側面の基本的な理解をもたらすために、本発明の単純化された概要を以下に提示する。この概要は本発明の網羅的な概観ではない。本発明の鍵となる若しくは臨界的な要素を特定し又は本発明の範囲を表現することは意図されていない。その唯一の目的は、後で論じられる更なる詳細な説明への序として、単純化された形態での幾つかの概念を提示することである。
【００１４】
概して本開示は、シリコン／ゲルマニウム等の歪誘起半導体合金を備えていてよいドレイン及びソース領域のＰＮ接合の不均一性を低減することによってトランジスタ性能を向上し得る方法及び半導体デバイスに関連している。この目的のために、ＰＮ接合の近傍の不連続性の低減された程度に基いて、ホウ素のようなドーパント種の拡散特性が制御されてよく、不連続性は、歪誘起半導体合金を提供するためのエピタキシャル成長技術との組み合わせにおいて、空間的に等方性又は異方性のエッチングプロセスを含む先行する製造プロセスの間に生成されたものであってよい。ここに開示される幾つかの例示的な側面においては、ドーパント種の不均一な拡散の程度は、窒素、炭素等の適切な拡散阻害種を組み込むことによって低減することができ、拡散阻害種は、ＰＮ接合の特定の距離に沿って、特に歪半導体合金を含むキャビティの角等のような臨界位置に位置させられていてよく、それにより、空間的に等方性の又は異方性のエッチング技術に基いて形成され得る従来のデバイスが直面するであろうような局部的に極端に不均一な拡散挙動を著しく低減することができる。その結果、それぞれのホウ素パイピング効果を低減することができ、例えば結果として得られるＰＮ接合の寄生容量に関して均一なトランジスタ性能の強化に貢献することができる。ここに開示される他の例示的な側面においては、上述した手法に加えて又はその代替として、歪誘起半導体合金を再成長させる際に、積層障害等の格子不連続性の量の減少をもたらす適切な結晶構造を有するように半導体ベース材質が提供され得る。例えば、「垂直な」及び「水平な」成長方向が等価結晶軸に対応する結晶方位を代表してよく、それにより、対応するキャビティの角のような臨界位置における格子不整合及び積層障害の量を減らすことができる。その結果、十分に確立され且つ柔軟な空間的に等方性の又は異方性のエッチング技術を用いることができ、それにより歪誘起半導体合金を受け入れるためのキャビティを適切に寸法付ける際の高度な柔軟性を維持することが可能になる一方で、結果として得られるＰＮ接合の高い均一性が達成され得る。また、両方の手法、即ち拡散阻害種として機能し得る浅い注入種の提供と半導体ベース材質の適切に選択された結晶構造とが組み合わされてよく、それにより全体的なデバイス均一性についてもこれを更に高めることができる。その結果、性能の変動性の低減が、対応するプロセス技術の更なる縮小化に貢献することができる一方、同時に所与の製品品質カテゴリに対する製造歩留まりを高めることができる。
【００１５】
ここに開示される１つの例示的な方法は、電界効果トランジスタのドレイン及びソース領域をアクティブ半導体領域内に形成することを備えており、ドレイン及びソース領域は歪誘起半導体合金を備えている。方法は、ドレイン及びソース領域によって形成されるＰＮ接合の少なくとも一部に対応する空間的に制限された区域にアクティブ半導体領域内の拡散阻害種を位置させることを付加的に備えている。最後に方法は、ドレイン及びソース領域内のドーパントを活性化するためにドレイン及びソース領域を焼鈍することを備えている。
【００１６】
ここに開示される更なる例示的な方法は、ゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えており、ゲート電極構造は、結晶性半導体領域の一部の上方に形成される。結晶性半導体領域は立方格子構造を備えており、またキャビティは、結晶性半導体領域の表面方位によって規定される第２の結晶方向と実質的に等価な第１の結晶方向に対応する長さ方向を規定する。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、ゲート電極構造に隣接する半導体領域内にドレイン及びソース領域を形成することとを備えている。
【００１７】
ここに開示される１つの例示的な半導体デバイスは、基板の上方に形成されるトランジスタを備えている。トランジスタは、ドーパント種としてのホウ素に基いてアクティブ領域内に形成されるドレイン及びソース領域を備えており、ドレイン及びソース領域はトランジスタのチャネル領域と共にＰＮ接合を形成し、ドレイン及びソース領域は歪誘起半導体合金を含む。また、トランジスタは、少なくともＰＮ接合の一部分に沿って位置させられる非ドープの拡散阻害種を備えている。
【図面の簡単な説明】
【００１８】
本開示は添付図面と共に以下の記述を参照することによって理解することができ、図面において同様の参照番号は同様の要素を特定する。
【００１９】
【図１ａ】図１ａは従来の戦略に従い顕著な不均一なホウ素拡散が起こり得る、ドレイン及びソース領域内に形成されたシリコン／ゲルマニウム合金を有する高度なトランジスタ要素を含む半導体デバイスの模式的な断面図である。
【図１ｂ】図１ｂは図１ａの従来のトランジスタデバイスの不均一なホウ素拡散に関する臨界的な区域の模式的な拡大図である。
【図２ａ】図２ａは例示的な実施形態に従い柔軟なエッチングプロセス及び歪誘起半導体合金に基いて高い均一性のＰＮ接合を形成するための種々の製造段階の間の半導体デバイスの模式的な断面図（その１）である。
【図２ｂ】図２ｂは例示的な実施形態に従い柔軟なエッチングプロセス及び歪誘起半導体合金に基いて高い均一性のＰＮ接合を形成するための種々の製造段階の間の半導体デバイスの模式的な断面図（その２）である。
【図２ｃ】図２ｃは例示的な実施形態に従い柔軟なエッチングプロセス及び歪誘起半導体合金に基いて高い均一性のＰＮ接合を形成するための種々の製造段階の間の半導体デバイスの模式的な断面図（その３）である。
【図２ｄ】図２ｄは例示的な実施形態に従い柔軟なエッチングプロセス及び歪誘起半導体合金に基いて高い均一性のＰＮ接合を形成するための種々の製造段階の間の半導体デバイスの模式的な断面図（その４）である。
【図２ｅ】図２ｅは例示的な実施形態に従い柔軟なエッチングプロセス及び歪誘起半導体合金に基いて高い均一性のＰＮ接合を形成するための種々の製造段階の間の半導体デバイスの模式的な断面図（その５）である。
【図２ｆ】図２ｆは図２ｅのデバイスのＰＮ接合の臨界的部分の模式的な拡大図である。
【図３ａ】図３ａは例示的な実施形態に従い歪誘起半導体合金を再成長させる場合に格子欠陥を減らすために水平方向及び垂直方向における結晶面が等価であり得る半導体ベース材質を含むトランジスタの模式的な上面図である。
【図３ｂ】図３ｂは例示的な実施形態に従い歪誘起半導体合金を再成長させる場合に格子欠陥を減らすために水平方向及び垂直方向における結晶面が等価であり得る半導体ベース材質を含むトランジスタの模式的な断面図である。
【図３ｃ】図３ｃは更に他の例示的な実施形態に従い異なる種類の結晶面が用いられ得る模式的な上面図である。
【図３ｄ】図３ｄは更に他の例示的な実施形態に従い異なる種類の結晶面が用いられ得る模式的な断面図である。
【図３ｅ】図３ｅは更に他の例示的な実施形態に従いホウ素のようなドーパント種の拡散不均一性を低減するために図３ａ〜３ｄを参照して議論された原理に基き歪誘起半導体合金を形成する場合における種々の製造段階を模式的に示す断面図（その１）である。
【図３ｆ】図３ｆは更に他の例示的な実施形態に従いホウ素のようなドーパント種の拡散不均一性を低減するために図３ａ〜３ｄを参照して議論された原理に基き歪誘起半導体合金を形成する場合における種々の製造段階を模式的に示す断面図（その２）である。
【図４】図４は更に他の例示的な実施形態に従い高い均一性を伴う歪誘起半導体合金及びＰＮ接合を有するトランジスタを模式的に示す図である。
【００２０】
ここに開示される主題が種々の修正及び代替的な形態を許容し得る一方で、その具体的な実施形態が例示の目的で図面に示されてきており、ここに更に詳細に説明されている。しかし、具体的な実施形態のここでの説明は、開示された特定の形態に本発明を限定することを意図しているのではなく、むしろ添付の特許請求の範囲により画定されるような本発明の精神及び範囲内にある全ての変更、均等なもの及び代替案を網羅する意図であることが理解されるべきである。
【発明を実施するための形態】
【００２１】
本発明の種々の例示的な実施形態が以下に説明される。明瞭化のために、実際の実装の全ての特徴は本明細書において説明されていない。言うまでもなく、そのようないかなる実際の実施形態の開発においても、１つの実装と他とで異なるものになるであろうシステム関連及びビジネス関連の制約の遵守のような開発者の特定の目標を達成するために、多くの実装固有の決定がなされなければならないことが理解されるであろう。また、そのような開発努力は得てして複雑で且つ時間のかかるものになろうが、この開示の利益を享受する当業者にとっては経常的業務であろうことが理解されよう。
【００２２】
添付図面を参照して本主題を以下に説明する。種々の構成、システム及びデバイスが、説明のみを目的とし且つ当業者に周知の詳細と相俟って本開示を不明確にすることのないように、図面内に模式的に描かれている。それでもなお、本開示の例示的な実例を説明するために添付図面が含まれているものである。ここで用いられている語句(words and phrases)は、関連分野を含めた当業者によるそれらの語句の理解と矛盾しないような意味において理解され且つ解釈されるべきである。用語又は句(term or phrase)の特別な定義、即ち当業者によって理解されるようなありふれた且つ慣例的な意味とは異なる定義は、ここでの用語又は句の一貫した使用によって暗示されることを意図したものではない。用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別の定義は、用語又は句に対する特別な定義を直接的に且つ明白に提供する定義的な方法で明細書中に明示的に記載されるであろう。
【００２３】
概して本開示は、ドレイン及びソース領域内に歪誘起半導体合金を備えたトランジスタにおけるＰＮ接合の高い均一性が、ホウ素等のドーパント種の外方拡散(out-diffusion)の程度を低減することによって達成され得る一方で、歪誘起半導体合金を形成するための選択的エピタキシャル成長プロセスに先立ち適切なキャビティを形成する際の柔軟性を過度に低下させることのない技術及び半導体デバイスを提供する。この目的のために、幾つかの実施形態においては、ＰＮ接合の少なくとも臨界的な部分が、ドーパント種の低い拡散性をもたらし得る拡散阻害「環境」内に「埋め込まれて(embedded)」よい。例えば、ホウ素ドーパント種を用いる高度なＰチャネルトランジスタにおいて典型的に観察されることのある任意の「パイピング(piping)」効果を低減するために、窒素、炭素、フッ素等のような適切な拡散阻害種がＰＮ接合の少なくとも臨界的な部分の近傍に適切に位置させられてよい。その結果、典型的にはドーパント拡散をもたらし得る任意の熱処理の間における拡散阻害種の「歪除去(straightening)」効果に起因して、典型的には少なくとも寄生接合容量が低減され得るので、トランジスタ特性の変動性の低減が達成され得る一方で、概して性能を高める傾向が得られる。拡散阻害種は典型的には「非ドープ」種の形態で提供され得るので、形状の、従ってドーパント勾配の均一性が高められることを除き、ＰＮ接合における電子的特性への著しい影響を回避することができ、トランジスタ特性の全体的な均一性を高めることにも貢献する。
【００２４】
他の例示的な実施形態においては、上述した技術に加えて又は代替的に、格子欠陥の生成が低減され得る一方、より正確に規定されたテンプレート面をキャビティ内に設けることによって選択的エピタキシャル成長プロセスの間における条件が改善され得ることにおいて、歪誘起半導体合金を受け入れるためのキャビティを形成する際の高度な柔軟性を維持することができ、テンプレート面又はキャビティは、例えば空間的に異方的なエッチングプロセスに基いて形成することができる。即ちこの場合、キャビティの実質的に垂直な表面及び実質的に水平な表面は、典型的には複数の異なる結晶軸が存在し得るキャビティの角のような臨界的なデバイス区域であっても歪誘起半導体合金の対応する垂直及び水平な成長が格子不整合をほとんど伴わずに生じ得るように、等価な結晶面を代表することができる。更に、選択的エピタキシャルプロセスの間における複数の高い成長条件を組み合わせると共に種々の拡散阻害種を用いることによって、ＰＮ接合の更に高められた全体的な均一性を達成することができる。このように、従来の技術と比較して、トランジスタ性能の変動性を低減することができ、あるいは歪誘起半導体合金を選択的に成長させる場合に格子欠陥の数を減らすためにしばしば用いられ得る従来の結晶学的異方性エッチング技術と比較したときに、十分に確立されたエッチング技術を用いることに関する高い柔軟性を維持することができる。
【００２５】
図２ａはその上方に半導体層２０３が形成され得る基板２０１を備えた半導体デバイス２００の断面図を模式的に示している。基板２０１は、その上方に半導体層２０３を形成するための任意の適切なキャリア材質を代表してよい。図示された実施形態においては、酸化物層、シリコン窒化物層等の埋め込み絶縁層２０２が基板２０１と半導体層２０３の間に配置されてよく、それによりＳＯＩ構造が画定される。ここに開示される原理はＳＯＩトランジスタとの関係において極めて有利であり、概してＳＯＩトランジスタにおいては、ＰＮ接合が埋め込み絶縁層２０２まで下に向けて延在し得るという事実に起因して、ＰＮ接合容量の減少による利点が得られることが理解されるべきである。一方で、対応するトランジスタＰＮ接合の高められた均一性もまた、バルクトランジスタ構造に関して有利であり得る。従って他の例示的な実施形態においては、半導体デバイス２００の総合的な性能にとって適切であると考えられる場合には、半導体デバイス２００はバルク構造に基いていてよく又は他のデバイス区域内にバルク構造を備えていてよい。図示された実施形態においては、半導体層２０３の一部分はアクティブ領域を代表してよく、アクティブ領域はアクティブ領域２０３Ａとしても参照されることがある。アクティブ領域２０３Ａは、全体的なデバイス構造に応じて、同一の伝導性タイプの複数のトランジスタ要素を受け入れてよく、又は単一のトランジスタを含んでいてよいことが理解されるべきである。例えば、スタティックＲＡＭ区域のように密に実装されたデバイス領域においては、同一の伝導性タイプの複数のトランジスタ要素が単一のアクティブ領域内に設けられていてよく、これらのトランジスタ要素の少なくとも一部は歪誘起半導体合金を受け入れてよい。図示された実施形態においては、アクティブ領域２０３Ａは、その内部又はその上方にＰチャネルトランジスタを形成するように構成されてよい。他の場合において、Ｎタイプドーパント種の対応する拡散活性が不適切であると考えられるときには、Ｎチャネルトランジスタが考慮されてよい。また、トランジスタ２５０は早い製造段階において設けられてよく、この場合、ゲート電極２５１Ａが中間ゲート絶縁層２５１Ｂと共にチャネル領域２５２の上方に形成されてよい。ゲート電極２５１Ａはこの製造段階での任意の適切な材質、例えば多結晶シリコン等から構成されていてよく、ゲート電極２５１Ａの一部又は全部は全体プロセス及びデバイス要求に応じて、強化された伝導性の材質によって置換されてよいことが理解されるべきである。同様に、ゲート絶縁層２５１Ｂは二酸化シリコンベースの材質、シリコン窒化物等の種々の材質から構成されていてよく、そのような「従来の」誘電体と組み合わせて又はそれらの材質の代わりに、ハフニウム酸化物、ジルコニウム酸化物等の高ｋ誘電体材質が用いられてもよい。一般的に高ｋ材質は、１０．０以上の誘電率を有する材質として理解される。ゲート電極２５１Ａはキャップ層２０４及び側壁スペーサ２０５によって密閉されていてよく、それらは、ゲート電極２５１Ａ、即ち側壁スペーサ２０５に隣接して凹部又はキャビティ２０６を設けるためにエッチングプロセス２０７の間にマスクとして機能することができるシリコン窒化物又は他の適切な材質から構成されていてよい。
【００２６】
図２ａに示されるような半導体デバイス２００は以下のプロセスに基いて形成することができる。アクティブ領域２０３Ａを形成した後、例えば十分に確立された製造技術により適切な分離構造（図示せず）を設けることによって、例えばデバイス１００を参照して前述したようなプロセス技術に基いて、ゲート電極２５１Ａ及びゲート絶縁層２５１Ｂを形成することができる。この製造シーケンスの間、例えばそれぞれのシリコン窒化物層を対応するゲート電極材質上に形成することによって、キャップ層２０４がパターニングされてもよい。次いで、シリコン窒化物材質のような適切な材質を堆積させて、スペーサ要素の形成が望ましくないであろう他のデバイス区域におけるシリコン窒化物を覆いながらアクティブ領域２０３Ａ上方の材質を異方的にエッチングすることによって、側壁スペーサ２０５を形成することができる。次いで、キャビティ２０６の寸法及び形状を調節するために、適切に選択されたエッチングパラメータに基いてエッチングプロセス２０７が実行されてよい。プロセス２０７は、除去速度が層２０３の材質の任意の結晶方位に実質的に依存しないエッチングプロセスを代表してよい。即ち、エッチングプロセス２０７のプロセスパラメータが等方性又は異方性の空間的な程度に関して選択されてよい一方で、半導体材質２０３の結晶方位は除去速度には顕著には影響しないであろう。つまり、エッチングプロセスの間にそれぞれの側壁部を多かれ少なかれ保護し得る特定の有機ポリマー種との組み合わせにおいて、バイアス電力、圧力、温度等のパラメータを選択することによって異方性又は等方性の空間的程度を調節することができる十分に確立されたプラズマベースのエッチング技術を用いることができ、それによりエッチング前線の実質的に垂直な進行が可能になる。この点において、埋め込み絶縁層２０２と半導体層２０３の界面２０２Ｓのような基準面に関しての水平な、垂直な等の任意の位置の提示が考慮されるべきであることが理解されるべきである。この意味において、水平方向は界面２０２Ｓに対して実質的に平行な方向として考えられることになり、一方、垂直な方向は界面２０２Ｓに対して実質的に垂直な方向として理解されることになる。
【００２７】
このように図示された実施形態においては、スペーサ構造２０５の顕著なアンダーエッチングはデバイス２００に対して不適切であると考えられるであろうから、エッチングプロセス２０７は実質的に異方的なエッチングプロセスを代表してよい。他の実施形態においては、キャビティ２０６のより丸みのある形状が望ましい場合には、少なくともエッチングプロセスの所定の段階の間、プロセス２０７における適切なパラメータを用いることによって、より等方的な挙動が調節されてよい。
【００２８】
幾つかの例示的な実施形態においては、スペーサ構造２０５を形成する前に、ドーパント種及び／又は拡散阻害種を導入するために、製造戦略に応じて１つ以上の注入プロセスが実行されてよい。例えば１つの例示的な実施形態においては、トランジスタ２５０の特性の要求に従い、ドレイン及びソース拡張領域２５３Ｅを形成するためのドーパント種が例えばホウ素又はフッ化ホウ素イオンの形態で導入されてよい。１つの実施形態においては、トランジスタ２５０のＰＮ接合の全体的な均一性を高めるためにドレイン及びソース拡張領域２５３Ｅの「埋め込み(embedding)」が有利であると考えられてよい場合には、拡散阻害種２５６Ａは別個のイオン注入ステップにおいて追加的に導入されてよい。例えば、たとえチャネル領域２５２の近傍における格子欠陥の発生が顕著ではないことがあるとしても、デバイス２００の後続の熱処理の間において、最終的に得られるチャネル長を、従って結果として得られる重なり容量(overlap capacitance)をより正確に制御することを考慮すると、例えばホウ素の拡散活性の制限は有利であり得る。このように、例えば窒素、炭素、フッ素等の形態にある拡散阻害種２５６Ａの組み込みは、従って最終的に得られるトランジスタ特性の均一性を高めることに貢献し得る。この目的のために、特別に設計された注入ステップが実行されて種２５６ＡがＰＮ接合２５３Ｐの周囲に位置させられ、後続のドーパント種の拡散活動の間に、付加的な拡散阻害種２５６Ａは、拡散阻害種２５６Ａによって画定され又は輪郭付けられる区域と比較して平均拡散経路長が小さい環境を提供することができる。これに関連して、拡散阻害種２５６Ａによって画定される区域は、拡散阻害種の濃度が最大濃度と比べて２桁低下する区域として考えられてよいことが理解されるべきである。即ち、「拡散阻害区域」の外側の任意の区域は、最大濃度よりも２桁小さい濃度の拡散阻害種を含むものとして定義され得る。
【００２９】
拡散阻害種２５６Ａは、適切なプロセスパラメータ、例えば注入エネルギー及び線量(dose)を選択することによって適切な濃度で位置させられてよく、適切なプロセスパラメータは、十分に確立されたシミュレーションプログラム、経験、試運転等に基いて容易に決定することができる。例えば、炭素又は窒素は、拡張領域２５３Ｅ内のホウ素種の濃度に応じて約１０１６〜１０１９原子毎ｃｍ３以上の濃度で組み込まれ得る。このことは、数ｋｅＶ乃至数十ｋｅＶの注入エネルギーを用いて約１０１４〜１０１６イオン毎ｃｍ２の注入線量によって達成され得る。
【００３０】
更に他の例示的な実施形態においては、拡散阻害種２５６Ａは、拡張領域２５３Ｅを形成することを伴わないこの製造段階で組み込まれてよく、拡張領域２５３Ｅは、全体的なプロセス戦略に応じて後の製造段階において形成されてよい。
【００３１】
図２ｂは、キャビティ２０６を歪誘起半導体合金で埋める前にイオン注入プロセス２０８によって拡散阻害種２５６が導入され得る更なる例示的な実施形態に従う半導体デバイス２００を模式的に示している。図示された実施形態においては、前述したように全体的な戦略に応じて拡張領域２５３Ｅが形成されてよく又は形成されなくてもよい一方で、拡散阻害種２５６Ａが既に組み込まれていてもよい。注入プロセス２０８の間、具体的に選択された注入パラメータに基いて窒素、炭素、フッ素等のような適切な注入種が導入されてよく、また図示されているように、種２５６によって画定される区域の所望の形状を提供するために所定の傾斜角度が用いられてよい。この製造段階において拡散阻害種を導入することは、キャビティ２０６を埋めるために後の段階で実行されることになる選択的なエピタキシャル成長プロセスに基いて深いドレイン及びソース区域のドーパント種が組み込まれてよいプロセス戦略に関して有利である。この場合、注入プロセスの間、キャビティ２０６内に形成されるべき歪誘起半導体材質における過度な格子損傷を避けつつ、領域２５６が効率的な方法で形成されてよい一方で、適度に低い注入線量により、キャビティ２０６の露出させられた表面部分の顕著な損傷は回避され得る。他の場合において、対応する損傷が後続の選択的エピタキシャル成長プロセスに対して不適切であると考えられるときには、適切な焼鈍プロセスが場合によっては選択的エピタキシャル成長プロセスに先立つ前処理ステップとして実行されてよい。プロセス２０８の適切な注入パラメータを選択することに関しては、図２ａを参照して前述したのと同じ基準が適用される。
【００３２】
図２ｃは他の例示的な実施形態に従う更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、歪誘起半導体合金２５５がキャビティ２０６内に形成されてよく、このことは、露出させられた結晶表面部分に所望の半導体合金、例えばシリコン／ゲルマニウム、シリコン／炭素、等の顕著な成長が得られる一方で他の表面区域、例えばスペーサ２０５及びキャップ層２０４（図２ａ）の誘電体材質上への当該半導体合金の任意の堆積が実質的に回避されるような方法で堆積パラメータが調節される十分に確立された選択的エピタキシャル成長技術を用いることによって達成され得る。また、図示された実施形態においては、領域２５３Ｅが初期製造段階に形成されていなくてよい場合には、拡張領域２５３Ｅは注入プロセス２０９の間に形成されてよい。即ち、スペーサ要素２０５及びキャップ層２０４（図２ａ）の除去並びに対応するオフセットスペーサ（図示せず）を形成することの後に、必要であれば、ホウ素、二フッ化ホウ素等のドーパント種が注入プロセス２０９の間に組み込まれてよく、この場合に幾つかの実施形態においては、拡散阻害種を組み込んで領域２５６Ａを形成するために、必要であれば付加的な注入ステップが適用されてよい。更に、デバイス１００を参照して前述したような、ハロー領域とも称されることのあるカウンタードープ領域２５４を設けることによって、具体的なトランジスタ特性が調節されてよい。この目的のために、トランジスタ２５０がＰチャネルトランジスタを代表することになる場合には、Ｎタイプのドーパント種を導入するために傾斜注入プロセス２０９Ａが実行されてよい。
【００３３】
図２ｄは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、ゲート電極２５１Ａ、ゲート絶縁層２５１Ｂ及びスペーサ構造２５１Ｃを含むゲート電極構造２５１が、総合的なデバイス要求に従って設けられてよい。即ち、スペーサ構造２５１Ｃはデバイス２００の更なる処理に対する要求に応じて適切な幅を有していてよい。例えば図示された実施形態においては、スペーサ構造２５１Ｃは、ゲート電極２５１Ａとの組み合わせにおいて、深いドレイン及びソース区域２５３Ｄを形成するための注入マスクとして用いられてよく、深いドレイン及びソース区域２５３Ｄは拡張領域２５３Ｅと共にトランジスタ２５０のドレイン及びソース領域２５３を画定してよい。ドレイン及びソース領域２５３に対する更に複雑な横方向ドーパントプロファイルが必要である場合には、スペーサ構造２５１Ｃは幾つかの個別のスペーサ要素を含んでいてよいことが理解されるべきである。他の場合において、歪誘起半導体合金２５５を形成するためのエピタキシャル成長プロセスの間に組み込まれるドーパント種に基いてドレイン及びソース領域２５３が形成されることになるときには、スペーサ構造２５１Ｃは、後の製造段階において実行されるべきシリサイド化プロセスのためのマスクを代表してよい。このように幾つかの例示的な実施形態においては、深いドレイン及びソース区域２５３Ｄを画定するためのドーパント種は少なくとも部分的に拡散阻害種２５６内に埋め込まれてよく、それにより後続の焼鈍プロセスの間でのドーパント種のより均一な拡散挙動が提供される。他の例示的な実施形態においては、深いドレイン及びソース区域２５３Ｄを形成するために用いられてよい任意の注入プロセスに加えて、前述したようにアクティブ領域２０３Ａの格子欠陥に関して臨界的な部分に拡散阻害種２５６を少なくとも位置させるように、更なる注入プロセス２１０が実行されてよい。つまり、拡散阻害種２５６Ａは全体的なプロセス戦略に応じて先行する製造シーケンスの間に組み込まれていた又はいなかったかもしれない一方で、例えば図２ｂに示されるような先の製造段階におけるそれぞれの注入が実行されていなかったであろう場合には、拡散阻害種２５６はプロセス２１０の間に導入されてよいのである。従ってプロセス２１０の間、拡散阻害種２５６を適切に位置させるために、線量、エネルギー及び傾斜角度に関する適切なプロセスパラメータが、例えば十分に確立されたシミュレーションプログラムに基いて選択されてよい。特に、前述したように先行する製造シーケンスの間に高い欠陥密度が生じるであろう角部２５５Ａに拡散阻害種２５６が設けられ得るように、注入パラメータ、例えばプロセス２１０の間における傾斜角度が選択されてよい。
【００３４】
図２ｅは焼鈍プロセス２１１の間における半導体デバイス２００を模式的に示しており、焼鈍プロセス２１１の間、注入誘起の損傷がある程度取り除かれ得る一方で、対応するドーパント種、例えばホウ素の熱誘起拡散により、ドレイン及びソース領域２５３の最終的に望まれるプロファイルが調節されてよい。またドレイン及びソース領域２５３、少なくとも深いドレイン及びソース区域２５３Ｄが注入プロセスに基いて形成され得た場合には、対応する格子損傷もまた焼鈍プロセス２１１の間に再結晶化されてよい。前述したように、軽く且つ小さい原子の顕著な拡散が生じてよく、この場合、拡散性(diffusivity)は、歪誘起半導体合金２５５の形成の間にもたらされたそれぞれの格子欠陥及び格子不整合に応じて局部的に変化し得る。ドレイン及びソース領域２５３は、注入又は堆積の後、拡散阻害種２５６内に埋め込まれているので、拡散活性の制限が生じ、それにより特に角２５５Ａのような臨界的なデバイス区域において、増大した不均一性を低減することができる。
【００３５】
図２ｆは図２Ｅに示される臨界区域２５５Ａの拡大図を模式的に示している。図示されるように、例えば積層障害等の形態での適度に高い程度の格子欠陥２５３Ｆが角部２５５Ａ内に存在することがあり、それにより従来は、ホウ素等のドーパント種の極めて不均一な拡散挙動がもたらされ、接合容量の大きな変動性の一因になり得る「ドーパントパイプ」が生成され得たことは前述したとおりである。拡散阻害種２５６によると、拡散活性に対する不連続性２５３Ｆの影響を大幅に低減することができ、それにより、ＰＮ接合２５３Ｐが拡散阻害種２５６によって形成される区域内に実質的に閉じ込められ得るように、顕著でないドーパントパイプを伴うＰＮ接合２５３Ｐを形成することができる。従来のデバイス（図１ｂ参照）と比較したＰＮ接合２５３Ｐの「平滑化(smoothing)」に起因して、結果として得られる接合容量はより小さいであろうし、また低減された許容誤差を呈するであろうから、総合的なデバイス特性の向上に貢献し得ると同時に、複雑な半導体デバイスにおけるトランジスタのばらつきを低減し得る。例えば高密度に充填されるＲＡＭ区域においては、ホウ素のようなドーパント種の拡散挙動の均一性を高めることにより、メモリ区域の動作的安定性を高めることができる。同様に、前述したように、拡散阻害種２５６Ａをチャネル領域２５２設けることによって、対応する重なり容量についても高い均一性で調節することができ、これもまた総合的なデバイス性能及び動作上の安定性に寄与し得る。尚、例として図２ｅに示されるように、拡散阻害種２５６Ａ、２５６はＰＮ接合２５３Ｐの全長に沿って設けられてよい一方で、他の実施形態においては種２５６は角部２５５Ａのような臨界区域に設けられてもよいことが理解されるべきである。
【００３６】
図３ａ〜３ｆを参照して、ベース半導体材質の結晶構造を適切に選択することによって格子欠陥の生成が低減され得る更なる例示的な実施形態をより詳細に以下に説明する。
【００３７】
図３ａはトランジスタ３５０を備えた半導体デバイス３００の上面図を模式的に示しており、トランジスタ３５０はシリコン層等の半導体層３０３上に形成されていてよく、半導体層３０３は立方格子構造を有していてよい。従来技術においてよく知られているように、基本的なシリコン層は（１００）面方位を有するように設けられていてよく、この場合、トランジスタ長の方向、即ち図３ａにおける水平方向は＜１１０＞方向に沿う方向である。この点において、結晶方位は典型的には、平面上にあり同一直線状にない３つの原子の座標を与えることによって結晶面の位置及び方位を表す所謂ミラー指数によって表現されることが理解されるべきである。このことは、次のように決定されるミラー指数によって便利に表現される：
３つの基本軸の切片は、考慮中の半導体結晶の格子定数を単位として決定されることになっており；そして
これらの数字の逆数が取られるとともに同一の割合を有する最小の３つの整数に変換され、それぞれの結果は特定の結晶面を表すように丸括弧内に書かれる。便宜上、対称性によって等価な面はここでは同一のミラー指数によっても表示される。例えば、（１００）、（０１０）、（００１）面等は物理的に等価であり、従って通例は（１００）面として表示されてよい。
【００３８】
同様にして結晶方向もまた、所望の方向内のそれぞれのベクトルの成分と同一の割合を有する一連の最小な整数を代表するミラー指数に基いて表現することができる。例えば、シリコン結晶のような立方格子構造を有する結晶においては、特定の一連のミラー指数によって分類される結晶方向は、同じ一連のミラー指数によって表される面に対して垂直である。
【００３９】
このように、図１ａにおけるシリコン層１０３のようなシリコン層の標準的な結晶方位に対しては、それぞれの表面は（１００）面であり、トランジスタ長方向及びトランジスタ幅方向は＜１１０＞方向に合わされている。その結果、垂直及び水平な表面部分を含むキャビティ内に成長させられる必要がある結晶性材質に対しては、成長方向は異なる結晶方位、即ち＜１００＞及び＜１１０＞方向を代表することがあり、これにより選択的エピタキシャル成長プロセスの間における積層障害の増加がもたらされる可能性がある。しかし、図３ａ〜３ｆを参照して説明される実施形態によると、図示された製造段階においてゲート電極３５１Ａ、ゲート絶縁層（図示せず）及び側壁スペーサ構造３０５を含んでいてよいトランジスタ３５０が半導体層３０３の結晶方向に対して位置合わせされて、凹部３０６内に半導体合金を成長させるときに実質的に同一な、即ち等価な結晶成長方向を示すように、半導体層３０３はその結晶方位に関して適切な構造を有することができる。例えば半導体層３０３は、（１００）表面方位を有するシリコンベースの結晶層を代表してよく、この場合、長さ方向は＜１００＞方向に沿って合わされる。つまり、従来の設計に対して長さ方向は４５度回転させられており、このことは対応して例えばシリコンウエハを従来の構造に対して回転させることによって達成することができ、この場合、それぞれのノッチは典型的には＜１１０＞方向を示すであろう。
【００４０】
図３ｂは図３ａに示されるデバイス３００の断面図を模式的に示しており、キャビティ３０６はハッチング線を付された区域によって模式的に図示されており、その区域は水平及び垂直な成長方向を規定しており、これらの成長方向は同一のミラー指数によって指定されており、即ち水平及び垂直な成長プロセスに対するそれぞれのテンプレート表面は（１００）面であり、それにより、シリコン／ゲルマニウム合金のような歪誘起半導体合金を成長させる場合における従来の技術において生成されるであろうそれぞれの積層障害を低減している。
【００４１】
図３ｃは更なる例示的な実施形態に従う半導体デバイス３００を模式的に示しており、この実施形態においては、シリコンのような立方格子に対して＜１００＞方向及び＜１１０＞方向が図３ｃにおいて対応する矢印で示されるように９０度の角度オフセットを提示するように、半導体層３０３が（１１０）表面方位を呈するように設けられてよい。
【００４２】
図３ｄは図３ｃのデバイスの断面図を模式的に示しており、ここでは（１００）は図３ｄの紙面内に設けられている一方、キャビティ３０６内のそれぞれの成長方向は＜１１０＞方向に基づいている。従って上述したように、シリコン／ゲルマニウム等の歪誘起半導体合金を選択的に成長させる場合には、減少させられた数の積層障害が生成されるであろうから、既に論じられたように、ホウ素のような軽いドーパント種の拡散挙動に関する利益を提供することができる。
【００４３】
図３ｅは凹部３０６内に歪誘起半導体合金を埋めるための対応するエピタキシャル成長プロセス３１２の間における半導体デバイス３００を模式的に示している。プロセス３１２の間、ゲート電極３５１Ａ及びゲート絶縁層３５１Ｂはキャップ層３０４及び側壁スペーサ３０５によって密閉されていてよい。半導体層３０３の特定の結晶構造により、実質的に垂直な表面３０６Ｖ及び実質的に水平な表面３０６Ｈに対して、ミラー指数（ｈｋｌ）で示される実質的に等価な結晶面が直面するであろう。従って、成長プロセス３１２の間に生成され得る格子不連続性の程度を低減することができる。
【００４４】
図３ｆは歪誘起半導体合金３５５を有する半導体デバイス３００を模式的に示しており、トランジスタ３５０がＰチャネルトランジスタを代表してよい場合には、歪誘起半導体合金３５５はシリコン／ゲルマニウム材質を代表してよい。また図示された実施形態においては、追加的に、例えば窒素、炭素、フッ素等の形態にある拡散阻害種３５６が、後続の焼鈍プロセスの間における拡散不均一性を更に低減するために設けられてよい。１つの実施形態においては、拡散阻害種３５６は、先行する成長プロセス３１２の間に大量の格子欠陥が本来的に生成され得る臨界部分３５５Ａに空間的に限定されていてよい。しかし、整合している成長方向＜ｈｋｌ＞により（図３ｅ参照）、対応する格子欠陥３５３Ｄの数及び寸法は小さくなり得るので、拡散阻害種３５６の濃度及び／又は局部的拡張の要求を低減することができる。例えば、適度に低い濃度を有する種３５６を所望の位置に設けるために、例えばエピタキシャル成長プロセス３１２に先立ち、例えば線量、エネルギー及び傾斜角度に関する適切な注入パラメータに基き拡散阻害種３５６が導入されてよい。他の場合には、デバイス１００及び２００を参照して前述してもあるように、カウンタードープ領域（図示せず）もまた形成され得る注入シーケンスの間に、拡散阻害種３５６がイオン注入によって組み込まれてもよい。他の例示的な実施形態においては、拡散阻害種３５６は、図２ｅに示されるのと同様に、更に形成されることになるＰＮ接合の全長に実質的に沿って拡張するように組み込まれてよい。
【００４５】
従って、欠陥３５３Ｄの量を減らすことによって、結果として得られるＰＮ接合の高い均一性を達成することができ、更なる例示的な実施形態においては、拡散阻害種３５６が少なくとも臨界デバイス区域に、しかし減少された濃度で追加的に設けられてよく、これにより総合的なデバイス特性を考慮した拡散阻害種にの任意の影響を更に低減しながら、全体的なトランジスタの均一性を高めることができる。
【００４６】
図４を参照して、選択的なエピタキシャル成長プロセスの間に拡散阻害種が少なくとも部分的に組み込まれ得る更なる例示的な実施形態を以下に説明する。
【００４７】
図４は基板４０１、半導体層４０３及び、随意的に埋め込み絶縁層４０２を含む半導体デバイス４００の断面図を模式的に示している。また、半導体層４０３の一部の内部及び上方にトランジスタ４５０が形成されていてよく、トランジスタ４５０はゲート電極構造４５１、ドレイン及びソース領域４５３を備えていてよく、ドレイン及びソース領域４５３内には歪誘起半導体材質４５５が設けられていてよい。例えばトランジスタ４５０は、半導体合金４５５としてシリコン／ゲルマニウム合金を備えたＰチャネルトランジスタを代表してよい。更に、ドレイン及びソース領域は半導体層４０３内に形成されていてよく、それにより、歪誘起材質４５５内に位置する部分４５３Ｎを有していてよいＰＮ接合４５３Ｐが画定される。また、拡散阻害種４５６が材質４５５と半導体層４０３の材質との間の界面に設けられていてよい。例えば、拡散阻害材質は炭素、窒素等の形態で組み込まれてよい。その結果、焼鈍プロセスを実行する際、拡散阻害材質４５６は、臨界的角部４５５Ａでのドレイン及びソース領域４５３のドーパント種の全体的な拡散活性を適切に低下させることができ、それによりＰＮ接合４５３Ｐのそれぞれの部分４５３Ｎの高い均一性に貢献する。
【００４８】
図４に示される半導体デバイス４００は前述したのと同様なプロセス技術に基いて形成され得るが、対応するエピタキシャル成長プロセスの間、拡散阻害種４５６は例えば窒素等の形態で組み込まれてよく、このことは堆積環境へそれぞれの先駆体成分を添加することによって達成され得る。次いで、堆積環境中への拡散阻害種の供給が中止されてよく、そして材質４５５を得るために、十分に確立されたプロセスパラメータに基いて成長プロセスが継続されてよい。その後、最終的に望まれるドーパントプロファイルを得るために、ドレイン及びソース領域４５３を形成しまた焼鈍シーケンスを実行することによって更なる処理が継続されてよく、種４５６は、既に論じられもしたように高い全体的な均一性を提供することができる。
【００４９】
結果として、本開示は、ＰＮ接合での、特に先行する歪誘起半導体合金の形成に起因して高い欠陥密度を呈することのある臨界部分での不均一性に関連する拡散を低減するための、それぞれの焼鈍プロセスの間における適切な条件を提供することによって、Ｐチャネルトランジスタの挙動のようなトランジスタ特性を高めることができる技術及び半導体デバイスに関連している。この目的のために、拡散阻害種がＰＮ接合に適切に位置させられてよく、顕著でない拡散活性をもたらし得る、ホウ素のようなドーパント種に対する近隣を提供する。他の場合には、それぞれのキャビティ内の垂直及び水平の成長方向を適切に選択することによって、臨界的なデバイス部分での欠陥密度を低減することができ、このことは拡散阻害種の導入によって支援され得るが、拡散阻害種は低減された濃度で設けられてよく、それにより総合的なトランジスタ特性に対する拡散阻害種の任意の影響を低減することもできる。ここに開示される原理により、ゲート電極構造に隣接するキャビティを形成するためのプロセスシーケンスは、結晶学的に等方的なエッチング技術、例えば空間的な異方性又は等方性を伴うプラズマベースのエッチングプロセスに基いて実行することができ、それにより歪誘起半導体合金の寸法及び形状を調節する上での高い柔軟性を提供することができる。
【００５０】
以上開示された特定の実施形態は例示にすぎず、本発明は修正されてよく、また、ここでの教示の利益を享受する当業者に明らかな、均等であるが異なるやり方で実施されてよい。例えば、上述したプロセスステップは異なる順序で実行されてよい。また、以下の特許請求の範囲に記載されていることを除き、ここで示されている構成又は設計の詳細に限定することは意図されていない。従って、以上開示された特定の実施形態が変更され又は修正されてよく、そのような全ての変形が本発明の精神及び範囲内にあるものとみなされることは明らかである。従って、ここでの保護の対象は以下の特許請求の範囲に記載された通りである。
【図１ａ】
2011530167.tif 000003
【図１ｂ】
2011530167.tif 000004
【図２ａ】
2011530167.tif 000005
【図２ｂ】
2011530167.tif 000006
【図２ｃ】
2011530167.tif 000007
【図２ｄ】
2011530167.tif 000008
【図２ｅ−２ｆ】
2011530167.tif 000009
【図３ａ】
2011530167.tif 000010
【図３ｂ】
2011530167.tif 000011
【図３ｃ】
2011530167.tif 000012
【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図４】
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【国際調査報告】
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