(57)【要約】  ＦＰＧＡ（１０５）内の臨界コア電圧のためにＦＰＧＡ（１０５）とＰＣＢ電圧面（１−２４）との間のインダクタンスを最小限にするようにＰＣＢ面（１−２４）の積層を制御することによりデバイスジッタを低減するためのモデルおよび方法が提供される。更に、ダイ内の臨界コア電圧のためにダイと基板電圧面との間のインダクタンスを最小限にするようにパッケージ基板面の積層を制御することによりジッタを低減するためのモデルおよび方法が提供される。
2011509043.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置が取付けられるプリント回路基板（ＰＣＢ）に面を配置する方法であって：
前記半導体装置に最も近く、前記ＰＣＢの１つ以上のコア電圧供給面を置くステップを含み：
前記１つ以上のコア電圧供給面のうち、前記半導体に最も近く、一次コア電圧供給面を置くステップと；
前記１つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記１つ以上のコア電圧供給面のうちの他のコア電圧供給面を、前記一次コア電圧供給面より下に、降順で置くステップと；
前記１つ以上のコア電圧供給面より下に、１つ以上の入出力（Ｉ／Ｏ）電圧供給面を置くステップとを含み、さらに：
前記１つ以上のコア電圧供給面に最も近く、最低Ｉ／Ｏ電圧供給面を置くステップと；
前記１つ以上のＩ／Ｏ電圧供給面のうちの他のＩ／Ｏ電圧供給面を、前記最低Ｉ／Ｏ電圧供給面より下に、電圧を増加させる順序で置くステップとを含む、方法。
【請求項２】
前記１つ以上のコア電圧供給面を置くステップは、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続するステップを含み、
前記１つ以上のＩ／Ｏ電圧供給面を置くステップは、前記半導体装置のＩ／Ｏ回路系に電力を供給し、前記半導体装置の前記Ｉ／Ｏ回路系に接続するステップを含む、請求項１に記載の方法。
【請求項３】
前記ＰＣＢの最後から３番目の面を最高電圧Ｉ／Ｏ電圧供給面に割当てるステップと；
前記ＰＣＢの最後から２番目の面を接地面に割当てるステップとをさらに含む、請求項１に記載の方法。
【請求項４】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第１の側に最も近く、第１の接地面を置くステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第２の側に最も近く、第２の接地面を置くステップをさらに含む、請求項４に記載の方法。
【請求項６】
前記１つ以上のコア電圧供給面によって、前記半導体装置におけるクロック回路系を、導電性線路を介して駆動するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記１つ以上のＩ／Ｏ電圧供給面によって、前記半導体装置における入出力回路系を、導電性線路を介して駆動するステップをさらに含む、請求項１に記載の方法。
【請求項８】
半導体装置が取付けられるプリント回路基板（ＰＣＢ）における面の配置であって、前記ＰＣＢは：
前記半導体装置に最も近く置かれる、前記ＰＣＢの１つ以上のコア電圧供給面を含み：
前記１つ以上のコア電圧供給面のうち、一次コア電圧供給面が前記半導体装置に最も近く置かれ；
前記１つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記１つ以上のコア電圧供給面のうちの他のコア電圧供給面が、前記一次コア電圧供給面より下に、降順で置かれ、さらに；
前記１つ以上のコア電圧供給面より下に置かれる１つ以上の入出力（Ｉ／Ｏ）電圧供給面を含み：
前記１つ以上のコア電圧供給面に最も近く、最低Ｉ／Ｏ電圧供給面が置かれ；
前記１つ以上のＩ／Ｏ電圧供給面のうちの他のＩ／Ｏ電圧供給面が、前記最低Ｉ／Ｏ電圧供給面より下に、電圧を増加させる順序で置かれる、配置。
【請求項９】
前記１つ以上のコア電圧供給面は、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続され、
前記１つ以上のＩ／Ｏ電圧供給面は、前記半導体装置のＩ／Ｏ回路系に電力を供給し、前記半導体装置の前記Ｉ／Ｏ回路系に接続される、請求項８に記載のＰＣＢ。
【請求項１０】
前記ＰＣＢの最後から３番目の面の、最高電圧Ｉ／Ｏ電圧供給面に対する割当てと；
前記ＰＣＢの最後から２番目の面の、接地面に対する割当てとをさらに含む、請求項８に記載のＰＣＢ。
【請求項１１】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第１の側に最も近く置かれる第１の接地面をさらに含む、請求項８に記載のＰＣＢ。
【請求項１２】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第２の側に最も近く置かれる第２の接地面をさらに含む、請求項１１に記載のＰＣＢ。
【請求項１３】
前記１つ以上のコア電圧供給面が前記半導体装置におけるクロック回路系を駆動する導電性線路をさらに含む、請求項８に記載のＰＣＢ。
【請求項１４】
前記１つ以上のＩ／Ｏ電圧供給面が前記半導体装置における入出力回路系を駆動する導電性線路をさらに含む、請求項８に記載のＰＣＢ。
【請求項１５】
ダイが取付けられるパッケージ基板における面の配置であって：
前記ダイに最も近く置かれ、前記ダイのクロック回路系に電力を供給するよう接続されるコア電圧供給面と、
１つ以上のコア電圧供給面より下に置かれ、前記ダイのＩ／Ｏ回路系に電力を供給するよう接続されるＩ／Ｏ電圧供給面とを含む、配置。
【請求項１６】
前記コア電圧供給面および１つ以上の他のコア電圧供給面は、前記コア電圧供給面の各々によって駆動される前記ダイの回路系が許容し得る供給ノイズの量に基づいて、前記ダイに最も近く、かつ前記ダイより下に、降順で置かれる、請求項１５に記載のパッケージ基板。
【請求項１７】
前記Ｉ／Ｏ電圧供給面および１つ以上の他のＩ／Ｏ電圧供給面は、前記コア電圧供給面より下に、電圧を増加させる順序で置かれる、請求項１５に記載のパッケージ基板。
【請求項１８】
前記コア電圧供給面が前記ダイにおける前記クロック回路系を駆動する導電性線路と、
前記Ｉ／Ｏ電圧供給面が前記ダイにおける前記入出力回路系を駆動する導電性線路とをさらに含む、請求項１５に記載のパッケージ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は、プリント回路基板（ＰＣＢ）およびパッケージ基板に関し、特に積層の制御による半導体装置のジッタの低減に関する。
【背景技術】
【０００２】
発明の背景
プログラマブルロジックデバイス（ＰＬＤ）は、ユーザーによって指定された論理関数を行なうようにプログラムされてもよい周知のタイプの集積回路（ＩＣ）である。１つのタイプのＰＬＤ（フィールドプログラマブルゲートアレイ（ＦＰＧＡ））は典型的にはプログラム可能なタイルのアレイを含んでいる。これらのプログラム可能なタイルは例えば、プログラム可能な入出力ブロック（ｌＯＢ）、構成可能な論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループなど（ＤＬＬ）を含み得る。特に、ここで使用されるように、「含む」および「含んで」は制限なしで含むことを意味する。
【０００３】
１つのそのようなＦＰＧＡは、カリフォルニア州９５１２４、サンホセ（San Jose）のザイリンクス・インク（Xilinx Inc.）から入手可能なザイリンクスバーテックス（Xilinx Vertex（登録商標））ＦＰＧＡである。ＦＰＧＡは、典型的にはｌＯＢの輪に囲まれたＣＬＢのアレイを含んでいる。ＣＬＢとＩＯＢとはプログラム可能な相互接続される構造によって相互に接続される。ＣＬＢ、ＩＯＢおよび相互接続構造は、ＣＬＢ、ＩＯＢおよび相互接続構造がどのように構成されるか定義する内部構成メモリセルに構成データのストリームをロードすることにより典型的にプログラムされる。構成データは、外部メモリ、従来的には外部の集積回路メモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭなどから読まれてもよいが、コンピュータを用いてデータを提供してもよい。ついで、個々のメモリセルの集団状態は、ＦＰＧＡの機能を決定する。ＦＰＧＡは１つ以上の埋め込まれたマイクロプロセッサを含んでもよい。例えば、マイクロプロセッサは、一般に「プロセッサブロック」と呼ばれて、そのために取っておかれた領域に位置してもよい。ＦＰＧＡは、コンピュータまたは他の同様のデバイスのプリント回路基板（ＰＣＢ）に取付けられる。
【０００４】
別のタイプのＰＬＤは複雑なプログラマブルロジックデバイス（ＣＰＬＤ）である。ＣＰＬＤは、相互接続スイッチマトリクスによって、互いに、および入出力（Ｉ／Ｏ）資源に接続された２つ以上の「機能ブロック」を含んでいる。ＣＰＬＤの機能ブロックは各々２レベルのＡＮＤ／ＯＲ構造を含んでいる。明瞭さの目的のために、ＦＰＧＡは下記において他のタイプのＰＬＤを介して記載され、半導体装置を用いてもよい。
【０００５】
図１は、例示的ＦＰＧＡチップ１０５をその上に搭載された例示的プリント回路基板（ＰＣＢ）１００を示す。複数の接点部材（例えば金属パッド領域またはポゴピン（図示せず））が、ＰＣＢ１００の上部表面から伸びる。ＦＰＧＡチップ１０５は、ＰＣＢ１００の接点部材に電気的に接続するために複数のハンダボール１１０をその上に設ける。ＦＰＧＡチップ１０５は、さらにバンプ１２０によって担持部に電気的に接続されたダイ１１５を含んでいる。ＰＣＢ１００は、電源電圧レール、接地線および信号線（図示せず）のための層を含んでいる。ビアは、これらの層を、ハンダボール１１０を介して、ＦＰＧＡ１０５の回路系に、およびその回路系を通って、接続する。
【０００６】
ＰＣＢは、ＰＣＢ電圧供給がＦＰＧＡの回路系を駆動する間にＰＣＢ層への接続に起因するＦＰＧＡにおけるジッタに寄与し得る。ジッタに寄与する１つの要因はＰＣＢにおける局所的電圧供給ノイズである。電力および信号をＦＰＧＡにおける素子に供給する線に沿った寄生誘導、容量性、および抵抗性負荷は、接地バウンスおよび供給バウンスを含む、電圧変動を引き起こす場合があり、ＰＣＢにおける局所電源ノイズを増加させる。遅延素子に与えられるこのノイズは、ＦＰＧＡにおいて、遅延素子を含んでいるクロック信号上にジッタを生じさせる。
【０００７】
図２は、２４層ＰＣＢのための現在の例示的積層を示す。このＰＣＢ１００には３つの電源面１１、１３および１４、ならびに１０の信号層１、３、５、７、９、１６、１８、２０、２２および２４がある。この実施例は、各電源面が積層内においてどんな順序で現れるかに関してどのような特定の規則も割当てられることなく、基板の真中にすべての電源面１１、１３および１４を置く。例えば、電源面はそれらの異なる電圧により区別することができる。別の例として、いくつかの「コア」電源面は、ＦＰＧＡ内のタイミングクリティカルな回路系に電力を供給し、他の電源面は、ＦＰＧＡ内の入出力回路系に電力を供給する。さらに、この積層には互いに隣接している２つの電源面１３および１４があり、それは１つの面からのノイズが他方に結合することを可能にする。
【０００８】
図３は、８層パッケージ基板３００用の現在の例示的積層を示す。パッケージ基板３００はシリコンダイを搭載するために使用されるＰＣＢのような構造である。ダイ３１５は、導電性ボール３２０によってパッケージ基板３００に電気的に接続される。注目すべきは、面６上の「Ｖｃｃ−一次コア供給面」として示された一次コア供給、および面７上で「Ｖｃｃ−二次コア供給面」として示された二次コア供給は、面４上の「Ｖｃｃ−Ｉ／Ｏ供給面」として示されたＩ／Ｏ電源よりダイ３１５から遠ざかっていることである。
【０００９】
図４は、１０層パッケージ基板３００用の現在の例示的積層を示す。注目すべきは、面６上の「Ｖｃｃ−一次コア供給面」として示された一次コア電源は、面４上の「Ｖｃｃ−Ｉ／Ｏ供給面」として示された第１のＩ／Ｏ電源よりダイ３１５から遠ざかっていることである。同様に、面１０上で「Ｖｃｃ−二次コア供給面」として示された二次コア電源は、面４および８上の「Ｖｃｃ−Ｉ／Ｏ供給面」として示された第１および第２のＩ／Ｏ電源面よりダイ３１５から遠ざかっていることである。
【００１０】
クロックが、ＰＣＢを通って、ＦＰＧＡのようなシリコンデバイスに、およびそのようなシリコンデバイスを通って伝搬する際に、クロック上のジッタの量を低減することは望ましい。
【発明の概要】
【課題を解決するための手段】
【００１１】
発明の概要
ＦＰＧＡ内の臨界コア電圧のためにＦＰＧＡとＰＣＢ電圧面との間のインダクタンスを最小限にするようにＰＣＢ面の積層を制御することによりデバイスジッタを低減するためのモデルおよび方法が提供される。更に、ダイ内の臨界コア電圧のためにダイと基板電圧面との間のインダクタンスを最小限にするようにパッケージ基板面の積層を制御することによりジッタを低減するためのモデルおよび方法が提供される。
【００１２】
この発明のさらなる詳細は、添付の図面の助けを借りて説明される。
【図面の簡単な説明】
【００１３】
【図１】例示的ＦＰＧＡをその上に搭載された例示的ＰＣＢを示す。
【図２】２４層ＰＣＢのための現在の例示的積層を示す。
【図３】８層パッケージ基板用の現在の例示的積層を示す。
【図４】１０層パッケージ基板用の現在の例示的積層を示す。
【図５】２４層ＰＣＢのための例示的な制御された積層をこの発明の実施例に従って示す。
【図６】２２層ＰＣＢのための例示的な制御された積層をこの発明の実施例に従って示す。
【図７】２０層ＰＣＢのための例示的な制御された積層をこの発明の実施例に従って示す。
【図８】８層パッケージ基板用の例示的な制御された積層をこの発明の実施例に従って示す。
【図９】１０層パッケージ基板用の例示的な制御された積層をこの発明の実施例に従って示す。
【図１０】１０層パッケージ基板用の代替の例示的な制御された積層をこの発明の実施例に従って示す。
【発明を実施するための形態】
【００１４】
詳述な説明
この発明の様々な実施例は、クロックが、ＰＣＢを通って、ＦＰＧＡのようなシリコンデバイスに、およびそのようなシリコンデバイスを通って伝搬する際に、クロック上のジッタの量を低減することを斟酌する。ジッタは、ＦＰＧＡの上のタイミングクリティカルな回路系を駆動する内部電圧レールにあるピークからピークへの振幅および振動の両方の、リップルの量を最小限にすることにより抑えることができる。これらの電圧レールは、ＰＣＢの面を通って、ＦＰＧＡへと、およびＦＰＧＡを通って走る。ＦＰＧＡのタイミングクリティカルな回路系の例は、クロックツリー、遅延線路およびデジタルクロック管理（ＤＣＭ）である。これらの回路は一次コア電圧上で動作する。クロックツリーは、クロック信号を使用して、共有点からシステムのすべての要素にシステムクロック信号を分配する。遅延線路は、伝搬する信号を遅延させるために使用される、アナログ遅延線路のような伝送線路または等価な装置である。ここに記載されるような遅延線路は、さらにクロックパルス間の制御された遅延を提供するために使用されるバッファのような物理的デバイスを含んでもよい。遅延線路は様々な回路をクロック制御するために使用されるクロック信号を同期させるために使用することができる。例えば、入出力クロック信号間の歪みを調節するために、遅延線路は様々なデジタルクロック管理（ＤＣＭ）回路で使用されてもよい。
【００１５】
二次コア電圧上で動作する回路系は、内部電圧レギュレータ、バンドギャップおよびバイアス電圧を含んでいるが、それらに限定はされない。遅延線路およびＤＣＭ回路系のいくつかの小さな部分も、この供給上で動作する。
【００１６】
入出力（Ｉ／Ｏ）の供給上で動作する回路系は入力レシーバおよび出力ドライバを含む。Ｉ／Ｏ供給は、クロックツリー、遅延線路またはデジタルクロック管理（ＤＣＭ）のようなコア回路系のうちのいずれへの供給源にもならない。
【００１７】
ジッタは、ＦＰＧＡ上のタイミングクリティカルな回路系を駆動する電圧レールにあるリップルおよび過渡雑音の量を最小限にすることにより低減される。これらの電圧レール上のノイズを低減するために、これらの電圧レール上のインダクタンスを低減しなければならない。言いかえれば、ＦＰＧＡに供給される臨界コア電圧のためのＦＰＧＡとＰＣＢの電圧面との間のインダクタンスは低減されなければならない。電源面からの電圧を伝搬する線上においてインダクタンスによって引き起こされる初期過渡電圧は、次の等式１によって支配される：
【００１８】
【数１】
2011509043.tif 000003
【００１９】
式中、
ＶＬ＝インダクタ電圧
Ｌ＝インダクタンス、および
ｉ＝電流である。
【００２０】
この等式から、ＶＬはＬを最小限にすることにより低減することができる。これは、ＦＰＧＡパッケージのハンダボールからＰＣＢ上の供給面までの深さを制御することにより達成され、それは次の等式２によって支配される：
【００２１】
【数２】
2011509043.tif 000004
【００２２】
式中、
ｄ＝ボールから面までの長さ、および
ｖ＝ブレークアウトビアの直径である。
【００２３】
Ｌのための等式が主としてｄによって規定されるので、最適なＬを達成するためにｄを制御することは避けられない。ＦＰＧＡのような半導体装置では、ある回路はタイミングに敏感であり、それらの性能および伝搬は、大部分は、平方自乗平均（ＲＭＳ）電圧レベルおよび内部供給上に存在する一時的な変動次第である。ＲＭＳレベルを維持し、一時的な変動を最小限にすることによって、そのような回路の遅延の変動性は低減される。従って、ジッタの性能はｄを最小限にすることにより増強される。
【００２４】
図５は、２４層ＰＣＢの例示的な制御された積層をこの発明の実施例に従って示す。ＰＣＢ１００は、１〜２４で示される、２４の異なる面を持っているとして示される。ＰＣＢ１００には１０の信号層がある。ＰＣＢ１００は、さらに、図２に示される現在の２４層積層よりも２つ多い、５つの供給面を有する。ＰＣＢ１００の面の積層は、クロックがＰＣＢ１００からＦＰＧＡ１０５に伝搬する際にクロック上のジッタの量を最小限にするように適切に制限される。ＦＰＧＡ１０５はその上にハンダボール１１０が設けられ、図１に示されるのと同じＦＰＧＡ１０５である。ここに記載された実施例では、他のタイプのＰＬＤおよび他の半導体装置を含む、ＦＰＧＡ以外の装置を使用することができるが、それらに限定されるものではない。
【００２５】
図５では、ＰＣＢ１００の電力面、信号面および接地面は、ビアとしてＰＣＢ面からハンダボール１１０を通ってＦＰＧＡ１０５の回路系まで延在する電力線、信号線および接地線を通ってＦＰＧＡ１０５に接続される。電力線、信号線および接地線を構築する導電性線路およびビアは、電力面、信号面および接地面を含んでいる。電力面、信号面および接地面のうちのいくつかのみが明瞭さのため図５に示される。例えば、接地面２および４は、それぞれ接地線１４０および１６０を通ってＦＰＧＡ１０５に接続される。コア供給面３および８は、それぞれ電力線１５０および１８０によってＦＰＧＡ１０５に接続される。信号面１および５は、それぞれ信号線１３０および１７０によってＦＰＧＡ１０５に接続される。
【００２６】
ＰＣＢ面の積層に関して、次のデザインルールが当てはまる。
最初に、すべてのコア供給面はすべてのＩ／Ｏ供給面よりＦＰＧＡ１０５に接近している。
【００２７】
次に、上で議論されたように、コア供給面は、ボールからこれらのコア供給面３および８のうちの特定のものまでの長さであるｄを最小限にするように特定の順序積み重ねられる。ＦＰＧＡ内のすべてのタイミングクリティカルな回路系への供給源となるＰＣＢからの一次コア供給電圧は、ＦＰＧＡに最も接近しているＰＣＢの電圧供給面上に置かれるべきである。これはｄ（ボール１１０から面までの長さ）を最小限にする。一次コア供給電圧は、面３上の「Ｖｃｃ−一次コア供給面」として示される。
【００２８】
ＰＣＢからの二次コア供給電圧は、ＰＣＢの次の利用可能な電圧供給面に置かれるべきであり、三次コア供給電圧などが後に続く。例示的ＰＣＢ１００は、面８上の「Ｖｃｃ−二次コア供給面」として示された二次および最終のコア供給電圧を有する。例示的ＰＣＢ１００は三次または他のコア供給電圧を有さない。実施例では、ＰＣＢ１００は１つ以上のコア供給面を有し得る。
【００２９】
次に、ＦＰＧＡ内の入出力（Ｉ／Ｏ）回路系を厳密に駆動し、ＦＰＧＡのタイミングに敏感な回路系の動作に影響を及ぼさない、ＰＣＢからの供給電圧は、ＦＰＧＡからより遠いＰＣＢの電圧供給面に置かれるべきである。ＰＣＢの上の最大の電圧をともなう供給は、ＦＰＧＡから最も遠ざけて置かれるべきである。より大きな供給電圧によって供給源を与えられるＩ／Ｏ基準は一般的にノイズに対してより多くのマージンがあるので、それらはより大きな電圧変動を許容することができる。
【００３０】
３つのＩ／Ｏ供給面が示される。ＦＰＧＡ１０５に最大の電圧を供給するＩ／Ｏ供給面は、ＦＰＧＡから最も遠く、面２２上の「Ｖｃｃ−最高電圧Ｉ／Ｏ供給面」として示される。ＦＰＧＡ１０５に対し、次に大きな電圧を供給するＩ／Ｏ供給面は、ＦＰＧＡから２番目に遠く、面１７上の「Ｖｃｃ−より高い電圧Ｉ／Ｏ供給面」として示される。ＦＰＧＡ１０５に最低電圧を供給するＩ／Ｏ供給面は、Ｉ／Ｏ供給面のうちでＦＰＧＡに最も接近しており、面１３上の「Ｖｃｃ−最低電圧Ｉ／Ｏ供給面」として示される。実施例では、ＰＣＢ１００は１つ以上のＩ／Ｏ供給面を有し得る。
【００３１】
次に、図５で示されるように、供給面３、８、１３、１７および２２の各々は、少なくとも１つの接地面に関連付けられる。例えば、供給面１３は１つの接地面１２に関連付けられ、一方、４つの供給面３、８、１７および２２は、２つの接地面２および４、７および８、１６および１８、ならびに２１および２３にそれぞれ関連付けられる。
【００３２】
制御されたＰＣＢ積層のための別の規則は、最後から２番目の層は接地面であり、最後から３番目の層はＩ／Ｏ供給面である、というものである。図５では、例えば、最後から２番目の層は接地面２３であり、最後から３番目の層は面２２上の「Ｖｃｃ−最高電圧Ｉ／Ｏ供給面」である。
【００３３】
図６は、２２層ＰＣＢのための例示的な制御された積層をこの発明の実施例にしたがって示す。図５にあるように５つの供給面および１０の信号面がある。しかしながら、面の数は２つの接地面分だけ低減されている。図５のために上に記載されるような規則を使用し、図５を２つの接地面を低減するために出発点として使用する。図６では、３つの供給面８、１２、１６が１つの接地面７、１１および１５にそれぞれ関連付けられる。２つの供給面３および２０は依然として２つの接地面２および４ならびに１９および２１にそれぞれ関連付けられる。
【００３４】
図７は、２０層ＰＣＢのための例示的な制御された積層をこの発明の実施例にしたがって示す。図６にあるように、５つの供給面および１０の信号面がある。しかしながら、面の数は、さらに２つの接地面分だけ低減されている。したがって、図７では、すべての５つの供給面３、７、１１、１５および１８は、１つの接地面２、６、１０、１４および１９にそれぞれ関連付けられる。
【００３５】
図８は、８層パッケージ基板用の例示的な制御された積層をこの発明の実施例にしたがって示す。パッケージ基板はシリコンダイを搭載するために使用されるＰＣＢのような構造である。図８に示される１つの実現例は、面３上の「Ｖｃｃ−一次コア供給面」として示される主要一次コア供給面はダイ（図示せず）に最も近い供給面に置かれることを示す。さらに、「Ｖｃｃ−一次コア供給面」は、部分的に、面１上に、信号を経路付けるために使用されない部分に置くことができる。一次コア供給面を面１にもたらすことは、ダイへのインダクタンスをさらに低減する。さらに、面３上で「Ｖｃｃ−一次コア供給面」および面５上で「Ｖｃｃ−二次コア供給面」として示される両方のコア供給面は、どのＩ／Ｏ供給面よりダイに接近している。この実現例では、面７上の「Ｖｃｃ−Ｉ／Ｏ供給面」として示されているわずか１つのＩ／Ｏ供給面がある。
【００３６】
図９は、１０層パッケージ基板用の例示的な制御された積層をこの発明の実施例にしたがって示す。面３上の「Ｖｃｃ−一次コア供給面」として示される主要一次コア供給面は、ダイ（図示せず）に最も近い供給面に置かれる。さらに、「Ｖｃｃ−一次コア供給面」は、部分的に、面１上に、信号を経路付けるために使用されない部分に置くことができる。一次コア供給面を面１にもたらすことは、ダイへのインダクタンスをさらに低減する。さらに、面３上で「Ｖｃｃ−一次コア供給面」および面５上で「Ｖｃｃ−二次コア供給面」として示される両方のコア供給面は、どのＩ／Ｏ供給面よりダイに接近している。この実現例では、２つのＩ／Ｏ供給面がある。面７上の「Ｖｃｃ−最低電圧Ｉ／Ｏ供給面」として示された最低電圧Ｉ／Ｏ供給面は、Ｉ／Ｏ供給面のうちでダイに最も接近している。最後に、面９上の「Ｖｃｃ−より高い電圧Ｉ／Ｏ供給面」として示された最高電圧Ｉ／Ｏ供給面は、ダイから最も遠い。
【００３７】
図１０は、１０層パッケージ基板用の代替の例示的な制御された積層をこの発明の実施例にしたがって示す。「ＶＣＣ−より高い電圧Ｉ／Ｏ供給面」ならびに面８および９上の隣接した接地面の順序が入替えられたという点を除いて、図１０の積層は図９に似ている。
【００３８】
この発明を詳細に上に記載したが、これは、当業者に対し、どのようにこの発明をなし、使用するかを単に教示するに過ぎない。図５は各電力／接地サンドイッチに隣接している２つの信号層を示すが、他の実施例では１つまたは０の信号層があり得る。多くの追加の修正がこの発明の範囲以内にあることになり、なぜならば、この発明の範囲は特許請求の範囲によって規定されるからである。
【図１】
2011509043.tif 000005
【図２】
2011509043.tif 000006
【図３】
2011509043.tif 000007
【図４】
2011509043.tif 000008
【図５】
2011509043.tif 000009
【図６】
2011509043.tif 000010
【図７】
2011509043.tif 000011
【図８】
2011509043.tif 000012
【図９】
2011509043.tif 000013
【図１０】
2011509043.tif 000014
【手続補正書】
【提出日】平成21年7月16日(2009.7.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置が取付けられるプリント回路基板（ＰＣＢ）に面を配置する方法であって：
前記ＰＣＢの１つ以上のコア電圧供給面を置くステップを含み：
前記１つ以上のコア電圧供給面のうち、前記半導体装置に最も近く、一次コア電圧供給面を置くステップと；
前記１つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記１つ以上のコア電圧供給面のうちの他のコア電圧供給面を、前記一次コア電圧供給面より下に、降順で置くステップとを含み、さらに；
前記１つ以上のコア電圧供給面より下に、１つ以上の入出力（Ｉ／Ｏ）電圧供給面を置くステップを含み；
前記１つ以上のコア電圧供給面に最も近く、最低Ｉ／Ｏ電圧供給面を置くステップと；
前記１つ以上のＩ／Ｏ電圧供給面のうちの他のＩ／Ｏ電圧供給面を、前記最低Ｉ／Ｏ電圧供給面より下に、電圧を増加させる順序で置くステップとを含む、方法。
【請求項２】
前記１つ以上のコア電圧供給面を置くステップは、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続するステップを含み、
前記１つ以上のＩ／Ｏ電圧供給面を置くステップは、前記半導体装置のＩ／Ｏ回路系に電力を供給し、前記半導体装置の前記Ｉ／Ｏ回路系に接続するステップを含む、請求項１に記載の方法。
【請求項３】
前記ＰＣＢの最後から３番目の面を最高電圧Ｉ／Ｏ電圧供給面に割当てるステップと；
前記ＰＣＢの最後から２番目の面を接地面に割当てるステップとをさらに含む、請求項１に記載の方法。
【請求項４】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第１の側に最も近く、第１の接地面を置くステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第２の側に最も近く、第２の接地面を置くステップをさらに含む、請求項４に記載の方法。
【請求項６】
前記１つ以上のコア電圧供給面を前記半導体装置におけるクロック回路系に接続するよう導電性線路を配置するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記１つ以上のＩ／Ｏ電圧供給面を前記半導体装置における入出力回路系に接続するよう導電性線路を配置するステップをさらに含む、請求項１に記載の方法。
【請求項８】
半導体装置が取付けられるプリント回路基板（ＰＣＢ）における面の配置であって、前記ＰＣＢは：
前記半導体装置に最も近く置かれる、前記ＰＣＢの１つ以上のコア電圧供給面を含み：
前記１つ以上のコア電圧供給面のうち、一次コア電圧供給面が前記半導体装置に最も近く置かれ；
前記１つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記１つ以上のコア電圧供給面のうちの他のコア電圧供給面が、前記一次コア電圧供給面より下に、降順で置かれ、さらに；
前記１つ以上のコア電圧供給面より下に置かれる１つ以上の入出力（Ｉ／Ｏ）電圧供給面を含み：
前記１つ以上のコア電圧供給面に最も近く、最低Ｉ／Ｏ電圧供給面が置かれ；
前記１つ以上のＩ／Ｏ電圧供給面のうちの他のＩ／Ｏ電圧供給面が、前記最低Ｉ／Ｏ電圧供給面より下に、電圧を増加させる順序で置かれる、配置。
【請求項９】
前記１つ以上のコア電圧供給面は、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続され、
前記１つ以上のＩ／Ｏ電圧供給面は、前記半導体装置のＩ／Ｏ回路系に電力を供給し、前記半導体装置の前記Ｉ／Ｏ回路系に接続される、請求項８に記載のＰＣＢ。
【請求項１０】
前記ＰＣＢの最後から３番目の面の、最高電圧Ｉ／Ｏ電圧供給面に対する割当てと；
前記ＰＣＢの最後から２番目の面の、接地面に対する割当てとをさらに含む、請求項８に記載のＰＣＢ。
【請求項１１】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第１の側に最も近く置かれる第１の接地面をさらに含む、請求項８に記載のＰＣＢ。
【請求項１２】
前記１つ以上のコア電圧供給面および前記１つ以上のＩ／Ｏ電圧供給面の各々の第２の側に最も近く置かれる第２の接地面をさらに含む、請求項１１に記載のＰＣＢ。
【請求項１３】
前記１つ以上のコア電圧供給面が前記半導体装置におけるクロック回路系を駆動する導電性線路をさらに含む、請求項８に記載のＰＣＢ。
【請求項１４】
前記１つ以上のＩ／Ｏ電圧供給面が前記半導体装置における入出力回路系を駆動する導電性線路をさらに含む、請求項８に記載のＰＣＢ。
【国際調査報告】
2011509043.tif 000015
2011509043.tif 000016