(57)【要約】  少なくとも一つの集積回路（１０４）と、少なくとも一つのＮ／ＭＥＭＳ（１２２）とを含む装置（１００）の製造方法であって、・少なくとも基板（１２０）の第１の領域上に配置される少なくとも一つの上部層（１１６）内でのＮ／ＭＥＭＳの製造、及び・基板の第２の領域及び／又は少なくとも基板の第２の領域上方に配置される半導体層内での集積回路の製造、の段階を少なくとも含み、  集積回路のゲート（１１４）の製造に、及び／又は集積回路の少なくとも一つの電気的コンタクト（１２８、１３０、１３２、１３４）の製造に使用される少なくとも一つの層からの、Ｎ／ＭＥＭＳをカプセル化するカバー（１２４）の製造をさらに含む、製造方法。
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【特許請求の範囲】
【請求項１】
少なくとも一つの集積回路（１０４）と、少なくとも一つのＮ／ＭＥＭＳ（１２２）とを含む装置（１００、２００）の製造方法であって、
・少なくとも基板（１２０、２２０）の第１の領域上に配置される少なくとも一つの上部層（１１６、２１６）内でのＮ／ＭＥＭＳ（１２２）の製造、及び
・基板（１２０、２２０）の第２の領域及び／又は少なくとも基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）内での集積回路（１０４）の製造、の段階を少なくとも含み、
集積回路（１０４）のゲート（１１４）の製造に、及び／又は集積回路（１０４）の少なくとも一つの電気的コンタクト（１２８、１３０、１３２）の製造に使用される少なくとも一つの層からの、Ｎ／ＭＥＭＳ（１２２）をカプセル化するカバー（１２４）の製造をさらに含む、製造方法。
【請求項２】
上部層（１１６、２１６）が少なくとも一つの半導体に基づく、請求項１に記載の製造方法。
【請求項３】
上部層（１１６）と、基板（１２０）の第２の領域上方に配置される半導体層（１１６）とが、半導体に基づく同じ層によって形成される、請求項２に記載の製造方法。
【請求項４】
集積回路（１０４）が少なくとも一つのトランジスタを含み、集積回路（１０４）のゲート（１１４）が少なくとも一つのトランジスタゲートを含む、請求項１から３の何れか一項に記載の製造方法。
【請求項５】
トランジスタのチャンネル（１０９）が基板（１２０、２２０）の第２の領域に形成されるか、又は基板（１２０、２２０）の第２の領域上方に配置される半導体層（１１６）に形成される、請求項４に記載の製造方法。
【請求項６】
トランジスタがＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラ、ＦｉｎＦＥＴ、トリプルゲート、ゲートオールラウンド型、又は可動ゲートを備えた横型ＭＯＳ型である、請求項４又は５に記載の製造方法。
【請求項７】
カバー（１２４）及び集積回路（１０４）のゲート（１１４）が導電性材料に基づく少なくとも一つの同じ層から形成される、請求項１から６の何れか一項に記載の製造方法。
【請求項８】
カバー（１２４）及びゲート（１１４）が導電材料層のフォトリソグラフィー及びエッチングの段階によって形成される、請求項７に記載の製造方法。
【請求項９】
ゲート（１１４）が少なくとも一つの金属及び／又はポリシリコンに基づく、請求項１から８の何れか一項に記載の製造方法。
【請求項１０】
誘電体領域（１２５）上に配置されるカバー（１２４）が集積回路（１０４）のゲート酸化物（１１２）の製造に関して使用される誘電体層に由来する、請求項１から９の何れか一項に記載の製造方法。
【請求項１１】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）及び／又は基板（１２０、２２０）が単結晶シリコンに基づく、請求項１から１０の何れか一項に記載の製造方法。
【請求項１２】
基板（１２０）の第２の領域上方に配置される半導体層（１１６）及び／又は上方層（１１６）が、基板と共に、ＳＯＩ型基板を形成し、基板（１２０）の第２の領域上方に配置される半導体層（１１６）及び／又は上方層（１１６）がＳＯＩ基板の表面層を形成する、請求項１から１１の何れか一項に記載の製造方法。
【請求項１３】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）の厚みが、約１μｍ未満である、請求項１から１２の何れか一項に記載の製造方法。
【請求項１４】
カバー（１２４）が、ゲート（１１４）の製造に関して使用される層から、カバー（１２４）の製造段階と集積回路（１０４）の相互接続層（１２６）の製造段階との間に、形成されるとき、カバー（１２４）上の及び集積回路（１０４）上の誘電体材料に基づく少なくとも一つの層（１４０）の製造段階をさらに含む、請求項１から１３の何れか一項に記載の製造方法。
【請求項１５】
誘電体材料の層（１４０）の製造段階と相互接続層（１２６）の製造段階との間に、集積回路（１０４）に及び／又はカバー（１２４）に及び／又はＮ／ＭＥＭＳ（１２２）に接続される電気的コンタクトを形成する少なくとも一つの導電性材料に基づくコンタクト（１２８、１３０、１３２、１３４、１３６、１３８）の製造段階をさらに含む、請求項１４に記載の製造方法。
【請求項１６】
カバー（１２４）の製造段階が、カバー（１２４）とＮ／ＭＥＭＳ（１２２）との間に少なくとも一つのピラー（１４２）も形成する、請求項１から１５の何れか一項に記載の製造方法。
【請求項１７】
Ｎ／ＭＥＭＳ（１２２）の製造の後、上部層（１１６、２１６）と基板（１２０、２２０）との間に位置する第１の犠牲層（１１８、２１９）をエッチングする段階をさらに含む、請求項１から１６の何れか一項に記載の製造方法。
【請求項１８】
カバー（１２４）の製造の後、カバー（１２４）と半導体層（１１６、２１６）との間に位置する第２の犠牲層（１１９、２２１）をエッチングする段階をさらに含む、請求項１から１７の何れか一項に記載の製造方法。
【請求項１９】
カバー（１２４）の製造の後、Ｎ／ＭＥＭＳ（１２２）内に、及び／又はＮ／ＭＥＭＳ（１２２）の周囲に形成されるキャビティ内に配置される犠牲材料（１１７、２２１）をエッチングする段階をさらに含む、請求項１から１８の何れか一項に記載の製造方法。
【請求項２０】
第１の犠牲層（１１８、２１９）及び／又は第２の犠牲層（１１９、２２１）及び／又は犠牲材料（１１７、２２１）が、上部層（１１６、２１６）と比較して選択的にエッチングされ得る少なくとも一つの材料に基づく、請求項１７から１９の何れか一項に記載の製造方法。
【請求項２１】
第１の犠牲層（１１８、２１９）及び／又は第２の犠牲層（１１９、２２１）及び／又は犠牲材料（１１７、２２１）が、酸化シリコン及び／又はシリコン−ゲルマニウムに基づく、請求項１７から２０の何れか一項に記載の製造方法。
【請求項２２】
第１の犠牲層（２１９）がＮ／ＭＥＭＳ（１２２）の位置のレベルに少なくとも一つのシリコン−ゲルマニウム領域を含み、第１の犠牲層（２１９）の残りの部分は酸化シリコンに基づく、請求項２１に記載の製造方法。
【請求項２３】
第１の犠牲層（１１８、２１９）のエッチング及び／又は第２の犠牲層（１１９、２２１）のエッチング及び／又は犠牲材料（１１７、２２１）のエッチングは、カバー（１２４）を通過して形成される少なくとも一つの開口部（１４６）を通じて実行される、請求項１７から２２の何れか一項に記載の製造方法。
【請求項２４】
集積回路（１０４）の相互接続層（１２６）の製造の後、Ｎ／ＭＥＭＳ（１２２）と外部環境との間の連通チャンネルを形成する、相互接続層（１２６）及びカバー（１２４）を通過する少なくとも一つの開口部の製造段階をさらに含む、請求項１から２３の何れか一項に記載の製造方法。
【請求項２５】
Ｎ／ＭＥＭＳ（１２２）が半導体層（１１６、２１６）のフォトリソグラフィー及びエッチングの段階によって形成される、請求項１から２４の何れか一項に記載の製造方法。
【請求項２６】
フォトリソグラフィー及びエッチングの段階がＮ／ＭＥＭＳ（１２２）を形成し、集積回路（１０４）の周囲に絶縁体トレンチ（１１５）も形成する、請求項２５に記載の製造方法。
【請求項２７】
Ｎ／ＭＥＭＳ（１２２）の製造の前に、下方領域及び上方領域を形成する、基板（２２０）をエッチングする段階をさらに含み、その後Ｎ／ＭＥＭＳ（１２２）が下方領域のレベルに形成され、集積回路（１０４）が上方領域のレベルに形成される、請求項１から２６の何れか一項に記載の製造方法。
【請求項２８】
基板（２２０）とは反対側の面に位置する上部層（１１６、２１６）の面が、上方領域のレベルにおいて基板（２２０）の面を通過する平面と、下方領域のレベルにおいて基板（２２０）の面を通過する平面との間に配置される、請求項２７に記載の製造方法。
【請求項２９】
・少なくとも基板（１２０、２２０）の第１の部分上方に配置される少なくとも一つの上部層（１１６、２１６）に形成される少なくとも一つのＮ／ＭＥＭＳ（１２２）と、
・基板（１２０、２２０）の第２の部分、及び／又は少なくとも基板（１２０、２２０）の第２の部分上方に配置される半導体に基づく層（１１６）に形成される少なくとも一つの集積回路（１０４）と、
・集積回路（１０４）のゲート（１１４）、及び／又は集積回路（１０４）の少なくとも一つの電気コンタクト（１２８、１３０、１３２）の材料と同じである少なくとも一つの材料に基づく、Ｎ／ＭＥＭＳ（１２２）をカプセル化するカバー（１２４）と、
を含む装置（１００、２００）。
【請求項３０】
集積回路（１０４）が少なくとも一つのトランジスタを含み、集積回路（１０４）のゲート（１１４）が少なくとも一つのトランジスタゲートを含む、請求項２９に記載の装置（１００、２００）。
【請求項３１】
カバー（１２４）及び集積回路（１０４）のゲート（１１４）が少なくとも一つの同じ導電性材料に基づく、請求項２９又は３０に記載の装置（１００、２００）。
【請求項３２】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）及び／又は基板（１２０、２２０）が単結晶シリコンに基づく、請求項２９から３１の何れか一項に記載の装置（１００、２００）。
【請求項３３】
基板（２２０）が下方領域及び上方領域を含み、Ｎ／ＭＥＭＳ（１２２）が下方領域のレベルに形成され、集積回路（１０４）が上方領域のレベルに形成される、請求項２９から３２の何れか一項に記載の装置（１００、２００）。
【請求項３４】
Ｎ／ＭＥＭＳ（１２２）が基板（１２０、２２０）とカバー（１２４）との間に形成されるキャビティ（１４４）内に配置される、請求項２９から３３の何れか一項に記載の装置（１００、２００）。
【請求項３５】
カバー（１２４）が少なくとも一つの誘電体層（１４０）によって覆われ、集積回路（１０４）を覆い、それを通過して集積回路に及び／又は半導体層（１１６、２１６）に及び／又はカバー（１２４）に及び／又はＮ／ＭＥＭＳ（１２２）に、及び／又は集積回路（１０４）上方に形成される相互接続層（１２６）に接続される電気的コンタクト（１２８、１３０、１３２、１３４、１３６、１３８）が形成される、請求項２９から３４の何れか一項に記載の装置（１００、２００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＳ又はＣＭＯＳ型の集積回路と共に共同で組み込まれる、言い換えれば同じ基板上に形成される、ことが意図される、ＭＥＭＳ（ｍｉｃｒｏ  ｅｌｅｃｔｒｏ  ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ）及び／又はＮＥＭＳ（ｎａｎｏ  ｅｌｅｃｔｒｏ  ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ）の分野に関する。本発明は、例えば慣性的な（加速度計、ジャイロメータ）、化学的な、共鳴又は非共鳴の任意のタイプのセンサ、又は、例えば携帯電話の分野における、例えばＲＦ用途において使用されるエレクトロ−メカニカルタイプの共鳴器（時間参照、フィルタ、ＶＣＯ）の製造に関する用途を特に見出す。
【０００２】
用語Ｎ／ＭＥＭＳ（ｎａｎｏ／ｍｉｃｒｏ  ｅｌｅｃｔｒｏ  ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍ）は、ＭＥＭＳ又はＮＥＭＳタイプの装置を示すために、この明細書においてこれ以降使用される。
【背景技術】
【０００３】
ハイブリッド法、言い換えればＮ／ＭＥＭＳ及び例えばＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）などの集積回路の別個の製造、及びその後の装置上でのそれらのアセンブリは、Ｎ／ＭＥＭＳ及び集積回路の別個の開発及び最適化を可能にしてそれら各々の開発時間の短さを保証する。それにもかかわらず、そのような装置の性能は、Ｎ／ＭＥＭＳと集積回路とをつなぐために作られる接続に起因する、特に接続パッドのサイズ及び必要な接続ワイヤの長さに起因する、寄生容量によって制限され得る。さらに、二つの部品の一方を他方の上部に移動することによって生じるサイズも不利な点となる。最終的に、この方法において、カプセル化（パッケージング）及び移動に関するさらなるコストが、二つの別個の部品の製造コストに加わる。
【０００４】
ハイブリッド法と比較して、共集積（ｃｏ−ｉｎｔｅｇｒａｔｉｏｎ）、言い換えればＮ／ＭＥＭＳ構造及び関連する電子回路の同じチップ上での集積は、作製される接続のサイズを低減し、カプセル化及び組み立てを簡単にし、最終的なシステムの性能を向上させることを可能にする。
【０００５】
同じ基板上でのＮ／ＭＥＭＳと、例えばＣＭＯＳタイプの一つ以上の集積回路との共集積を実現するために数種の方法が存在する。
・「プレＣＭＯＳ」法：Ｎ／ＭＥＭＳの構造体はＣＭＯＳ装置の製造前に基板上に配置される。
・「中間ＣＭＯＳ」法：ＣＭＯＳ装置の製造段階（フロントエンド又はバックエンド、言い換えればＣＭＯＳ装置のコンタクトを形成する金属（ｍｅｔａｌｌｉｓａｔｉｏｎ）堆積の前又は後に各々実行されるＣＭＯＳ製造法の全ての段階）は、Ｎ／ＭＥＭＳ製造段階の実行のために中断される。
・「ポストＣＭＯＳ」法：Ｎ／ＭＥＭＳの構造体はＣＭＯＳ装置の製造後に配置される。
【０００６】
「ポストＣＭＯＳ」法において、Ｎ／ＭＥＭＳ構造体がＣＭＯＳ装置の製造後に配置されるという事実は、ＣＭＯＳ装置を劣化させないように課せられる熱収支の制限に起因して、材料及びＮ／ＭＥＭＳ製造に関して実行される段階として可能な選択にかなりの制限を課する。
【０００７】
「中間ＣＭＯＳ」法はＮ／ＭＥＭＳの集積をもたらす。「ポストＣＭＯＳ」法及び「プレＣＭＯＳ」法と比較して、「中間ＣＭＯＳ」法はＣＭＯＳ製造に関して実行される段階を用いることによってＣＭＯＳ回路の出来るだけ近くにＮ／ＭＥＭＳを製造することが可能であり、このことは、大量生産に関するコストを減らすだけではなくＮ／ＭＥＭＳの分野の新たな発展から利益を受けることによっても、システム製造全体を出来る限り良好に最適化することを可能にする。この方法において、Ｎ／ＭＥＭＳは「バックエンド」部分、言い換えればＣＭＯＳ装置の相互接続層のレベル、又は「フロントエンド」部分、言い換えればＣＭＯＳ装置のトランジスタのレベルのどちらかに形成されてよい。「Ｉｎ−ＩＣ」集積、又は集積回路内のことである。
【０００８】
これら様々な方法において、Ｎ／ＭＥＭＳのカプセル化を実行することが可能であり、例えば、特定の媒体（真空、気体、又は液体）内にＮ／ＭＥＭＳを配置して、それによってＮ／ＭＥＭＳの性能（例えば、Ｎ／ＭＥＭＳが共鳴構造体であるときその特性因子）及び信頼性を改善する（例えば水、有機化合物等の汚染物質に関する保護を保証することによって、又はさらなる基板を装置上に移動することによって、例えば樹脂による密封段階、アノード密封、共融密封等によって、又はさらに追加された薄膜を用いることによって）。
【０００９】
米国特許公開第２００６／０２０５１０６Ａ１号明細書は「中間ＣＭＯＳ」法の例を記述し、この例において集積回路の金属相互接続レベルの製造段階（ＣＭＯＳの「バックエンド」）もまたＮ／ＭＥＭＳの製造及びカプセル化に関して実行される。これは「垂直」集積として知られるものを含み、Ｎ／ＭＥＭＳは、ＣＭＯＳの「フロントエンド」部分の製造の後、ＣＭＯＳの「上」に、言い換えればＣＭＯＳの上方のレベルに形成される。
【００１０】
しかしながら、この集積例において、この機械的構造体は必然的にＣＭＯＳの相互接続レベルを形成する金属材料の一つ以上の層から形成されるので、Ｎ／ＭＥＭＳの機械的構造を形成する材料の選択が制限される。Ｎ／ＭＥＭＳの機械的構造体の下部の及び上の犠牲層は金属相互接続の間に配置される誘電層によって形成される。したがってこの方法は、Ｎ／ＭＥＭＳの製造に関してその機械的性質が興味深い、例えば単結晶シリコン等の半導体を使用できない。さらに、Ｎ／ＭＥＭＳの製造に関する相互接続層に対する金属の使用は、前記金属の残留応力及び熱膨張係数の高さという理由により、Ｎ／ＭＥＭＳの設計及び信頼性に関して問題を提起する。
【００１１】
米国特許第６５３１３３１Ｂ１号明細書は、フロントエンドＣＭＯＳ法の間Ｎ／ＭＥＭＳの「垂直」集積を用いる、「中間ＣＭＯＳ」法の他の例を記述する。ＣＭＯＳの技術的段階は以下の方法でＮ／ＭＥＭＳを形成するのに使用される：誘電体層がＮ／ＭＥＭＳ下部の犠牲層及びＣＭＯＳのゲート酸化物を同時に形成し、ポリシリコン又は金属の層はＮ／ＭＥＭＳの構造体層の一つとＣＭＯＳのゲート電極とを同時に形成し、及び一つ以上の導電層がＮ／ＭＥＭＳの構造体層及びゲート、ＣＭＯＳのソース及びドレインコンタクトを同時に形成する。幾つかの相互接続層がＮ／ＭＥＭＳの構造体層として使用されてもよい。さらに、Ｎ／ＭＥＭＳの犠牲層はＣＭＯＳの相互接続の誘電体層として同じ材料で作られる。
【００１２】
「中間」ＣＭＯＳ法のこの例において、Ｎ／ＭＥＭＳの機械的構造体を構成する材料の選択も制限され、特に、Ｎ／ＭＥＭＳの製造に関して単結晶半導体が使用できない。さらに、ＣＭＯＳのコンタクトも形成する層に由来するＮ／ＭＥＭＳの一つ以上の構造体層があるとすれば、Ｎ／ＭＥＭＳのレベルにおいてポリシリコン層内の応力を解放するだけではなく、ＣＭＯＳのソース及びドレイン領域を生成するためのドーパントの熱拡散を保証することを可能にしなくてはならないアニーリングを最適化することは難しい。
【００１３】
さらに、ＣＭＯＳのコンタクトの製造と同時にＮ／ＭＥＭＳの構造部品に関してポリシリコンを使用すると、非常に小さなトランジスタ（短チャネル）の製造、Ｎ／ＭＥＭＳに適合する高い集積密度の獲得、Ｎ／ＭＥＭＳ内の変位の効率的検知を可能にする先進的なマイクロエレクトロニクス技術が、又は効率的なトランジスタを得る代わりに、特に、特定の高周波数用途（例えば、約１ＭＨｚ又は１ＧＨｚよりも大きい共鳴周波数を含むＮ／ＭＥＭＳを組み込む時間ベースを形成する）に関して、実施できない。
【００１４】
文献「ＮＥＭＳ  ｄｅｖｉｃｅｓ  ｆｏｒ  ａｃｃｅｌｅｒｏｍｅｔｅｒｓ  ｃｏｍｐａｔｉｂｌｅ  ｗｉｔｈ  ｔｈｉｎ  ＳＯＩ  ｔｅｃｈｎｏｌｏｇｙ」、Ｅ．Ｏｌｌｉｅｒら、ＩＥＥＥ−ＮＥＭＳ  ０７、タイ、バンコク、２００７年１月１６日から１９日、は、「垂直」集積を用いた「中間ＣＭＯＳ」法の他の例を記述し、これはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板の同じシリコン層の二つの異なる領域上に互いに近くにＣＭＯＳ回路及びＮ／ＭＥＭＳを形成することを目的とする。結果的に、ＣＭＯＳ部品に関する単結晶シリコン層の電気特性、及びＮ／ＭＥＭＳ部品に関するその機械的特性において有利である。
【００１５】
しかしながら、この文献によって記述される方法において、ＣＭＯＳ回路の製造（コンタクト、相互接続層等の製造）の仕上げ段階が実行されるとき、Ｎ／ＭＥＭＳは保護されない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】米国特許公開第２００６／０２０５１０６号明細書
【特許文献２】米国特許第６５３１３３１号明細書
【非特許文献】
【００１７】
【非特許文献１】「ＮＥＭＳ  ｄｅｖｉｃｅｓ  ｆｏｒ  ａｃｃｅｌｅｒｏｍｅｔｅｒｓ  ｃｏｍｐａｔｉｂｌｅ  ｗｉｔｈ  ｔｈｉｎ  ＳＯＩ  ｔｅｃｈｎｏｌｏｇｙ」、Ｅ．Ｏｌｌｉｅｒら、ＩＥＥＥ−ＮＥＭＳ  ０７、タイ、バンコク、２００７年１月１６日から１９日
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、Ｎ／ＭＥＭＳを形成する材料の選択を制限することなく、及び装置の製造の間Ｎ／ＭＥＭＳを劣化することなく、集積回路に対して実質的に「垂直」に統合されたＮ／ＭＥＭＳ構造体を得ることを可能とする集積回路及びＮ／ＭＥＭＳを備えた装置の製造方法を提案することである。
【課題を解決するための手段】
【００１９】
これを実行するために、本発明は少なくとも一つの集積回路及び少なくとも一つのＮ／ＭＥＭＳを備える装置の製造方法を提案し、前記方法は少なくとも以下の段階を含む：
・基板の第１の領域の少なくとも上方に配置された少なくとも一つの上部層におけるＮ／ＭＥＭＳの製造、
・基板の第２の領域及び／又は基板の第２の領域の少なくとも上方に配置された半導体に基づく層における集積回路の製造。
集積回路のゲートの製造に関して、及び／又は集積回路の少なくとも一つの電気的コンタクトの製造に関して使用される少なくとも一つの層からＮ／ＭＥＭＳをカプセル化するカバーの製造をさらに含む。
【００２０】
Ｎ／ＭＥＭＳをカプセル化するカバーの製造は、集積回路の少なくとも一つの相互接続層の製造に関して使用される少なくとも一つの層からも得られてよい。
【００２１】
結果的に、Ｎ／ＭＥＭＳ構造体は集積回路のフロントエンド段階の前又はその間に製造され、好ましくはＣＭＯＳ回路を含む。Ｎ／ＭＥＭＳのカプセル化、又はパッケージングは、集積回路が含まれるであろうＣＭＯＳ回路のトランジスタのゲートの製造と同時に、又は必要に応じて、この段階の後、例えば電気コンタクト又は相互接続層の製造の間、に行われるＣＭＯＳ法によって使用される材料の層によって実行される。
【００２２】
Ｎ／ＭＥＭＳが、集積回路も形成する実行段階によって特に形成されてよく、装置の製造コストの低減を可能にする。さらに、集積回路の部品の製造に関して使用される層からのＮ／ＭＥＭＳのカプセル化カバーの製造も、装置の製造コストの低減を可能にする。
【００２３】
カバーは、集積回路を仕上げる段階が実行されるときの機械的保護、並びに、真空環境中又は気相環境中又は液相環境中で配置される可能性があるＮ／ＭＥＭＳの環境の制御の双方を確実にすることを可能にする。この方法は、Ｎ／ＭＥＭＳ上部に移動される独立のカプセル化構造体に頼らないことをさらに可能にする。
【００２４】
そのような方法は、集積回路及びＮ／ＭＥＭＳに関して、例えば半導体等、同じ材料を使用することも可能にし、これは装置がＳＯＩタイプの単結晶基板から形成されるとき特に有利であり、集積回路は単結晶材料の良好な電気的特性から利益を得、Ｎ／ＭＥＭＳは単結晶材料の良好な機械的特性からの利益を得る。さらに、この方法は、例えば可動ゲートを備える横型トランジスタ（ｌａｔｅｒａｌ  ｔｒａｎｓｉｓｔｏｒ）による検知等、ナノメートルスケールのＮＥＭＳに使用される特定の検知手段の実行を可能にし得る。
【００２５】
優先的な方法において、Ｎ／ＭＥＭＳのカプセル化の実行は、集積回路のゲートの製造の段階を用いる。
【００２６】
この方法は、ＣＭＯＳ法の見直しを可能な限り最小化することを可能にし、これは最先端のマイクロエレクトロニクス技術の実行を可能にする。これは特に以下を可能にする。
・Ｎ／ＭＥＭＳ内の変位の検知に関する非常に小さなトランジスタ（短チャネル）を作製する。
・Ｎ／ＭＥＭＳの集積密度の増大を継続する。
・Ｎ／ＭＥＭＳ内に、特定の高周波数用途（例えばＮ／ＭＥＭＳを組み込んだ時間ベース、その振動周波数が１ＭＨｚ又は１ＧＨｚよりも大きくてよい）において必要とされる非常に有効なトランジスタを共集積する。
【００２７】
上部層は少なくとも一つの半導体に基づいてよい。
【００２８】
基板の第２領域上方に配置される上部層及び半導体層は、半導体に基づく同じ層で形成されてよい。
【００２９】
集積回路は少なくとも一つのトランジスタ、少なくとも一つのトランジスタゲートを含んでよい集積回路のゲートを含んでよい。
【００３０】
トランジスタのチャネルは基板の第２領域に、又は基板の第２領域上に配置される半導体層に形成されてよい。
【００３１】
トランジスタは、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラ、ＦｉｎＳＥＴ、トリプルゲート、オールラウンドタイプのゲート、又は可動ゲートタイプの横型ＭＯＳであってよい。
【００３２】
集積回路のカバー及びゲートは、フォトリソグラフィー、及び導電性材料に基づく少なくとも一つの同じ層のエッチング段階によって形成され得る。
【００３３】
ゲートは少なくとも一つの金属及び／又はポリシリコンに基づいてよい。
【００３４】
カバーは集積回路のゲート酸化物の製造に関して使用される誘電体層から作られる誘電体領域上に配置されてよい。
【００３５】
上部層及び／又は基板の第２領域上に配置される半導体に基づく層及び／又は基板は単結晶シリコンに基づいてよい。
【００３６】
基板の第２領域上に配置される半導体層、及び／又は上部層は、基板と共に、ＳＯＩ型基板を形成してよく、基板の第２領域上に配置される半導体層、及び／又は上部層は、ＳＯＩ基板の表面層を形成してよい。
【００３７】
上部層及び／又は基板の第２領域上に配置される半導体に基づく層の厚みは、約１μｍ未満であってよい。
【００３８】
この方法は、カバーがゲートの製造に関して使用される層から形成されるとき、カバー製造の段階と集積回路の相互接続層の製造の段階との間に、カバー及び集積回路上に誘電体材料に基づく少なくとも一つの層を製造する段階をさらに含んでよい。
【００３９】
この場合、本方法は、誘電体材料層製造の段階と相互接続層の製造の段階との間に、集積回路に及び／又はカバーに及び／又はＮ／ＭＥＭＳに接続された導電コンタクトを形成する少なくとも一つの導電材料に基づくコンタクトの製造段階を、さらに含んでよい。
【００４０】
カバーの製造段階はカバーとＮ／ＭＥＭＳとの間に少なくとも一つのピラーを形成してもよい。
【００４１】
本方法は、Ｎ／ＭＥＭＳの製造の後、上部層と基板との間に配置される第１の犠牲層のエッチングの段階をさらに含んでよい。
【００４２】
本方法は、カバーの製造の後、カバーと半導体層との間に配置される第２の犠牲層のエッチングの段階をさらに含んでよい。
【００４３】
本方法は、カバーの製造の後、Ｎ／ＭＥＭＳ内及び／又はＮ／ＭＥＭＳ周囲に形成されたキャビティ内に配置される犠牲材料のエッチングの段階をさらに含んでよい。
【００４４】
第１の犠牲層及び／又は第２の犠牲層及び／又は犠牲材料は、上部層と比較して選択的にエッチングされ得る少なくとも一つの材料に基づいてよい。
【００４５】
第１の犠牲層及び／又は第２の犠牲層及び／又は犠牲材料は、酸化シリコン及び／又はシリコン−ゲルマニウムに基づいてよい。
【００４６】
第１の犠牲層はＮ／ＭＥＭＳの位置のレベルにシリコン−ゲルマニウムの少なくとも一つの領域を含んでよく、一方で第１の犠牲層の残りの部分は酸化シリコンに基づいてよい。
【００４７】
第１の犠牲層のエッチング及び／又は第２の犠牲層のエッチング及び／又は犠牲材料のエッチングは、カバーを通じて形成される少なくとも一つの開口部を通って実施されてよい。
【００４８】
本方法は、集積回路の相互接続層の形成の後、Ｎ／ＭＥＭＳと外部環境との間の伝達チャンネルを形成する、相互接続層及びカバーを通過する少なくとも一つの開口部の形成をさらに含んでよい。
【００４９】
Ｎ／ＭＥＭＳは、半導体層におけるフォトリソグラフィー及びエッチングの段階によって形成されてよい。
【００５０】
Ｎ／ＭＥＭＳを形成するフォトリソグラフィー及びエッチングの段階は、集積回路の絶縁体トレンチを形成してもよい。
【００５１】
本方法は、Ｎ／ＭＥＭＳの製造の前に、下方領域及び上方領域を形成する基板のエッチングの段階をさらに含んでよく、その後Ｎ／ＭＥＭＳが下方領域のレベルに形成されてよく、集積回路が上方領域のレベルに形成されてよい。
【００５２】
この場合、基板とは反対側の面に配置される上部層の面は上方領域のレベルにおいて基板の面を通過する平面と、下方領域のレベルにおいて基板の面を通過する平面との間に配置されてよい。
【００５３】
本発明は装置にも関し、前記装置は以下を含む：
・少なくとも基板の第１の領域上方に配置される少なくとも一つの上部層内に形成される少なくとも一つのＮ／ＭＥＭＳ、
・基板の第２の領域内及び／又は少なくとも基板の第２の領域上方に配置される半導体に基づく層内に形成される少なくとも一つの集積回路、
・集積回路のゲート及び／又は集積回路の少なくとも一つの電気コンタクトと同じ少なくとも一つの材料に基づく、Ｎ／ＭＥＭＳをカプセル化するカバー。
【００５４】
Ｎ／ＭＥＭＳをカプセル化するカバーは、集積回路の少なくとも一つの相互接続層の材料と同じ少なくとも一つの材料に基づいてもよい。
【００５５】
本発明による製造方法に関して前述された有利な点がこの装置にも当てはまる。
【００５６】
この装置は、実施される共集積のため、マイクロメートル又はナノメートルサイズの構造体上に測定可能な信号を得ることをさらに可能にし、それによって低消費、迅速な応答時間、外力又は重量の付加に対する高い精度を有する超小型装置の形成を可能にする。さらに、非常に高い共鳴振動数が得られる場合がある。
【００５７】
その結果、この種の装置は最高精度のセンサ、自律センサ、及びバッテリー操作システムに特によく適合する。さらに、この種の装置は、特に加速度計（例えばハードドライブ、携帯電話インターフェイス、パーソナルアシスタント、ムーブメントセンサー、又はインステッドタイムレファレンスの製造に関して使用されてよい）の製造に関して、低コストで大量生産され得る。
【００５８】
集積回路のカバー及びゲートは、少なくとも一つの同じ導電材料に基づいてよい。
【００５９】
基板は下方領域及び上方領域を含んでよく、Ｎ／ＭＥＭＳは下方領域のレベルに、及び上方領域のレベルに形成することができる集積回路のレベルに形成することができる。
【００６０】
Ｎ／ＭＥＭＳは基板とカバーとの間に形成されるキャビティ内に配置されてよい。
【００６１】
カバーは、集積回路も同様に覆う、少なくとも一つの誘電体層によって覆われてよく、それを通過して集積回路に及び／又は半導体層に及び／又はカバーに及び／又はＮ／ＭＥＭＳに、及び／又は集積回路上に形成される相互接続層に接続される電気コンタクトが形成される。
【００６２】
本発明は完全に説明を目的として及び非制限的に与えられる実施形態の説明を読むことによって、及び添付される図面を参照することによってさらに理解されるであろう。
【図面の簡単な説明】
【００６３】
【図１】本発明の目的物を製造する方法の実施によって得られる本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の例を示す。
【図２Ａ】第１の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図２Ｂ】第１の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図２Ｃ】第１の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図２Ｄ】第１の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ａ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ｂ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ｃ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ｄ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ｅ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図３Ｆ】第２の実施形態による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図４Ａ】第２の実施形態の他の方法による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【図４Ｂ】第２の実施形態の他の方法による、本発明の目的物である、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置の製造方法の段階を示す。
【発明を実施するための形態】
【００６４】
この後記述される様々な図面の同一の、同様の、又は均等な部分は、一つの図面から次の図面へと移ることを容易にするように同じ参照番号を有する。
【００６５】
図面をさらに見やすくするために、図面に表わされる様々な部分は必然的に同じスケールで示されていない。
【００６６】
様々な可能性（代替案及び実施形態）は、相互に排他的ではないと理解されなくてはならず、互いに組み合わされてよい。
【００６７】
まず図１を参照して、Ｎ／ＭＥＭＳ、及び例えばＣＭＯＳ型の集積回路を含む装置１００の例を示す。
【００６８】
この装置１００は、集積回路（ここではＭＯＳＦＥＴトランジスタ１０４）が形成されるレベルに第１の部分１０２を、及びＮ／ＭＥＭＳ１２２が形成されるレベルに第２の部分１０６を含む。
【００６９】
トランジスタ１０４は少なくとも一つのソース１０８、チャンネル１０９、ドレイン１１０、ゲート酸化物１１２、及びゲート１１４を含む。ソース１０８及びドレイン１１０は例えば単結晶シリコンに基づく半導体層１１６に形成され、例えば酸化シリコンに基づく、誘電体層１１８及びシリコンに基づいてよいベース基板１２０を含むＳＯＩ基板の表面層を形成する。ソース１０８及びドレイン１１０は、例えば上部シリコン層１１６にドーパントを局所的に注入することによって形成される。絶縁体トレンチ１１５も上部シリコン層１１６に形成される。
【００７０】
好ましくは、上部層１１６は薄膜（約１μｍ未満の厚み）又は超薄膜（約１００ｎｍ未満の厚み）である。その結果、完全空乏型又は部分的空乏型トランジスタを備えた集積回路を形成することが可能である。
【００７１】
代替的な製造において、装置１００は、例えば単結晶シリコンに基づく、単一の半導体層を含む、「バルク」基板から、又は代わりにＳＯＮ（ｓｉｌｉｃｏｎ  ｏｎ  ｎｏｔｈｉｎｇ、局所的に除去され得るＳｉＧｅ層によってベース基板から分離されたシリコンの上部層）型基板から形成されてよい。
【００７２】
Ｎ／ＭＥＭＳ１２２は上部シリコン層１１６に形成され、Ｎ／ＭＥＭＳ１２２に移動の自由度を残すカバー１２４によって覆われる。図１の例において、カバー１２４及びトランジスタ１０４のゲート１１４は、単一の及び同じ段階の間に形成される。その結果カバー１２４及びゲート１１４は同じ導電材料に基づいてよい。カバー１２４はＮ／ＭＥＭＳ１２２をトランジスタ１０４の相互接続レベル１２６から分離することを可能にする。この第１の実施形態において、カバー１２４及びゲート１１４は少なくとも一つの金属及び／又はポリシリコンから得られてよい。それらは、カバー１２４及びゲート１１４の製造に適する少なくとも一つの材料に基づく幾つかの層から得ることもできる。さらに、図１の例において、カバー１２４はトランジスタ１０４のゲート酸化物１１２を形成するのに使用される誘電体材料の層に由来する誘電体部分１２５上に配置される。
【００７３】
相互接続レベル１２６はここでは例えばアルミニウム及び／又は銅等の金属及び／又は多結晶シリコン等の導電材料に基づく部分がその中に形成される誘電体（例えば二酸化シリコン又は窒化シリコンに基づく）層によって形成される。これらの相互接続レベル１２６は、カバー１２４に加えて外部の光に対してＮ／ＭＥＭＳ１２２の保護を確実にすることを、さらに可能にすることができる。
【００７４】
図１の装置１００は幾つかの電気的接続部品をさらに含む：
・ソース１０８に接続される第１の電気的コンタクト１２８、
・ドレイン１１０に接続される第２の電気的コンタクト１３０、
・ゲート１１４に接続される第３の電気的コンタクト１３２、
・上部層１１６に接続される第４の電気的コンタクト１３４。
【００７５】
各電気的コンタクトは相互接続層１２６の一つに接続され、それによって装置１００の外部から接続できるようにする。
【００７６】
一つ以上の電気的コンタクト（図１では単一のコンタクト１３６が示される）がカバー１２４を相互接続層１２６の一つに電気的に接続する。さらに、一つ以上の電気的コンタクト（図１では単一のコンタクト１３８が示される）がＮ／ＭＥＭＳ１２２から相互接続層１２６及び／又はＣＭＯＳトランジスタ１０４の少なくとも一つとの電気的接続を確実にする。図１の例において、コンタクト１３８はＮ／ＭＥＭＳ１２２上に配置される誘電体材料に基づく部分１３９を通過して形成される。
【００７７】
図１の例において、装置１００は、トランジスタ１０４及びカバー１２４を覆い、それによってそれらを相互接続層１２６から絶縁する、上部半導体層１１６上に形成される誘電体層１４０を含む。さらに、この誘電体層１４０は、相互接続層１２６の下に配置される電気的コンタクト１２８、１３０、１３２、１３４、１３６、１３８部分を取り囲む。この誘電体層１４０はこの例において二酸化シリコン又は窒化シリコンに基づく。
【００７８】
装置１００は一つ以上のピラー１４２も含んでよく、カバー１２４の機械的支持を確実にし、与えられる応力（材料応力、相互接続、外部圧力、パッケージング等の方法によって引き起こされる応力など）の影響下で、それがＮ／ＭＥＭＳ１２２が形成されるキャビティ１４４内で変形又はつぶれることを回避する。
【００７９】
装置１００の製造の間、Ｎ／ＭＥＭＳ１２２は、その上及び／又は下にＮ／ＭＥＭＳ１２２が形成される一つ以上の犠牲層のエッチングによって取り外され、カバー１２４から及びベース基板１２０からＮ／ＭＥＭＳ１２２を分離することを可能にする。図１の例において、Ｎ／ＭＥＭＳ１２２は、ここでカバー１２４を通じて形成される一つ以上の垂直孔、又は開口部１４６を通じたエッチングによって、酸化物層１１８から及び基板１２０から取り外される。犠牲層は、特に使用される基板がＳＯＮ型であるとき、シリコン−ゲルマニウムに基づいてもよく、上部層はシリコンベース基板上にエピタキシー成長されるシリコン−ゲルマニウム層それ自身からエピタキシーによって得られる単結晶シリコンに基づく。
【００８０】
ＳＯＩ型基板の場合、図１の場合のように、Ｎ／ＭＥＭＳ１２２の取り外しは時間と共に停止するエッチングによって実行される。動ける距離はこの場合Ｎ／ＭＥＭＳ１２２構造体の幾何学的形状に依存する。例えば図１の例に記載される二酸化シリコンの例に関して、同じ材料に基づく犠牲層の場合カバー１２４に対するＮ／ＭＥＭＳ１２２の取り外しの場合にも同じことがいえる。この場合、Ｎ／ＭＥＭＳ１２２の構造に応じて、実質的に規則正しいやり方でカバー１２４全体に孔１４６を分散することが可能である。異なる性質の二つの犠牲層が使用される場合、時間の制限及び動く距離の制御なしに、第１の犠牲層の完全な除去を実行するために、その後第２の犠牲層の第２の除去を実行するために、カバー１２４及びＮ／ＭＥＭＳ１２２の周縁部にカバー１２４の孔１４６を配置することが可能である。全ての場合において、カバー１２４内に形成されるリリース孔は、例えば二酸化シリコン及び／又は窒化シリコン及び／又はシリコン及び／又は金属等、適切な材料で満たされてよい。この充填材料はトランジスタ１０４の部品の製造の間堆積される層（コンタクトの材料、相互接続層など）に由来してもよい。
【００８１】
装置１００は、特にＮ／ＭＥＭＳ１２２が例えば圧力センサ又は化学センサであるとき、図１には示されない、Ｎ／ＭＥＭＳ１２２及び装置１００の外部環境と連通されて配置される、少なくとも一つのチャンネルを含んでもよい。このチャンネルは、例えば相互接続レベル１２６及びカバー１２４を通って形成される開口部によって形成されてよい。これを実施するために、相互接続層１２６の金属の排除は所定の開口部のレベルにおいて行われなくてはならない。リソグラフィー及びその後の誘電体層１４０のエッチングは、その後装置１００の外部と連通するＮ／ＭＥＭＳ１２２を作ることを可能にする。
【００８２】
他の製造方法において、トランジスタ１０４はＭＥＳＦＥＴ（Ｓｃｈｏｔｔｋｙ制御電界効果トランジスタ）、バイポーラ、ＦｉｎＦＥＴ（ｆｉｎ型電界効果トランジスタ）、トリゲート（トリプルゲートトランジスタ）、ＧＡＲ（ゲートオールラウンドトランジスタ）型等であってよい。
【００８３】
他の代替的な方法において、トランジスタ１０４は可動ゲート型の横型ＭＯＳ、言い換えればドレインを通過する面に垂直なチャンネル、ソース及びゲート、及びドレイン及びソースに関して移動可能であるゲートを含むもの、であってよい。この場合、可動ゲートを備えたトランジスタは、Ｎ／ＭＥＭＳ１２２の動きの機械的−電気的変換を確実にし得る。
【００８４】
他の代替的な製造において、カバー１２４は、ゲート１１４以外のトランジスタ１０４の部品の製造の段階から、例えばコンタクト１２８、１３０、１３２、１３４の材料から、又は相互接続層１２６（誘電体又は導電体）の材料の一つから、得られてよい。
【００８５】
第１の実施形態による装置１００の製造に関する方法の複数の段階を示す図２Ａから２Ｄが参照される。
【００８６】
図２Ａに示されるように、まず機械的なＮ／ＭＥＭＳ部分１２２の構造化は、上部シリコン層１１６、誘電体層１１８、及びベース基板１２０によって形成されるＳＯＩ基板の上部シリコン層１１６において実行される。この第１の実施形態において、装置１００のトランジスタ１０４を絶縁することを目的とする絶縁体トレンチ１１５が、この同じ構造化の間、上部層１１６に形成される。このように、装置１００は、トランジスタ１０４が形成されるレベルに部分１０２を含み、Ｎ／ＭＥＭＳ１２２が形成されるレベルに部分１０６を含む。
【００８７】
この構造化は例えばまず、ハードマスクの形成を目的とする、上部シリコン層１１６上での酸化物層及び窒化物層（図示されない）の堆積によって実行される。その後絶縁体トレンチ１１５及びＮ／ＭＥＭＳ１２２パターンのフォトリソグラフィーの段階が実行される。窒化物層、酸化物層、及び上部シリコン層１１６は予めフォトリソグラフィーされたパターンに従ってエッチングされる。その後エッチングされたパターンは誘電体１１７、例えばＳｉＯ２で充填される。その後化学機械研磨が、窒化物層上で停止するよう実行され、エッチングされたパターンを超えて伸びる誘電体を除去する。窒化物及び酸化物の層は、例えばエッチングによって、その後除去される。
【００８８】
その結果、好ましくは絶縁体トレンチ１１５が形成され、Ｎ／ＭＥＭＳ１２２の構造化は同じフォトリソグラフィー及びエッチング段階から実行される。他の実施形態において、絶縁体トレンチ１１５の構造化が、Ｎ／ＭＥＭＳ部分１２２の構造化の前に実行されてよく、又はその逆でもよい。上部シリコン層１１６の構造化はその後二つの段階で実行される。Ｎ／ＭＥＭＳ１２２の構造化は、もしもＮ／ＭＥＭＳ１２２に関するエッチングされたパターンの寸法が絶縁体トレンチ１１５の寸法と比較して重要である場合、絶縁体トレンチ１１５の前に実行されてよい。
【００８９】
その後上部シリコン層１１６の一つ以上のドーピングが実行される。このドーピングは、トランジスタ１０４のチャンネル１０９の形成、及びＮ／ＭＥＭＳ１２２を形成する材料の抵抗性を調整することを目的とする。前記ドーピングは例えば上部シリコン層１１６上に堆積される樹脂、酸化物、又はその代わりのＳｉＧｅに基づくマスクを通じて実行されるイオン注入段階によって実行され、前記マスクは例えばフォトリソグラフィー及びエッチング段階によって形成される。少なくとも一つの注入アニーリングがシリコン層１１６内に導入されるドーパントを活性化し、及びこの層に存在する乱れを低減することを可能にする。
【００９０】
上部シリコン層１１６上に堆積又はエピタキシーによって得られる、例えば二酸化シリコン及び／又はシリコン−ゲルマニウムに基づく犠牲層１１９（図２Ｂ）がその後形成される。この層１１９は、例えばフォトリソグラフィー及びエッチングの段階を実行することによってその後構造化される。図２Ｂにおいて、犠牲層１１９のただ一つの領域がＮ／ＭＥＭＳ１２２上に保存される。
【００９１】
好ましくは、ドーピング及びアニーリングの段階は、犠牲層１１９の製造及び構造化の前に実行される。しかしながら、ドーピングと犠牲層１１９の製造／構造化との間の実行の順序は逆であってもよい。
【００９２】
その後トランジスタ１０４の酸化物ゲート１１２及びゲート１１４が、並びにＮ／ＭＥＭＳ構造体１２２の保護カバー１２４が、フォトリソグラフィー及びエッチングの同じ段階から、一般的なマスクを使用して、形成される（図２Ｃ）。
【００９３】
これを実施するために、まず半導体層１１６の熱酸化が実行され、その上に酸化シリコンに基づく誘電体層を形成する。例えばポリシリコン及び／又は金属に基づく層がこの誘電体層上に堆積される。フォトリソグラフィーの段階、及び誘電体層及びポリシリコン及び／又は金属の層のエッチングの段階がその後実行される。誘電体層の残りの部分の一つはゲート誘電体１１２を形成する。ポリシリコン及び／又は金属の層の残りの部分がゲート１１４、並びにこの例においてフォトリソグラフィー及びエッチングの段階によって形成される孔１４６の製造物を含むカバー１２４を形成する。カバー１２４は予めエッチングされた誘電体層の残りの領域１２５上に配置される。
【００９４】
Ｎ／ＭＥＭＳ１２２の切り離しがその後実行される。これを実行するために、まずトランジスタ１０４を含む部分１０２の保護を目的とする材料が堆積される。この材料、例えば窒化物、は、その後誘電体層１１８の一部及び犠牲層１１９の一部をエッチングするのに使用される、エッチング剤に抵抗することができる。フォトリソグラフィー及びエッチングは、孔１４６のレベルにおいて保護材料を除去するために実行される。カバー１２４に及びＮ／ＭＥＭＳ１２２に接続される犠牲層１１９の一部は、その後予めカバー１２４に形成された孔１４６の中を通ってエッチングされる。Ｎ／ＭＥＭＳ１２２のレベルに配置される誘電体材料１１７、並びに誘電体層１１８の一部、もエッチングされ、それによってＮ／ＭＥＭＳ１２２を切り離し、Ｎ／ＭＥＭＳ１２２が配置されるキャビティ１４４を形成する。
【００９５】
カバー１２４を通して予め形成される孔１４６の充填がその後実行されてよい。これを実行するために、充填材料、例えば二酸化シリコン及び／又は窒化シリコン及び／又はシリコン及び／又は金属、が装置１００に及び特に孔１４６内に堆積される。充填材料の層はその後フォトリソグラフィーを施され、かつエッチングされて、孔１４６内に配置されたこの材料の部分のみを残すようにする。
【００９６】
装置１００の部分１０２を保護する材料がその後エッチングによって除去される。
【００９７】
トランジスタ１０４のソース１０８及びドレイン１１０はその後直接的なイオン注入によって、又は事前に堆積されたマスクを通じて形成される。その後誘電体層１４０が装置１００全体にわたって堆積される。各々ソース１０８に、ドレイン１１０に、ゲート１１４に、上方層１１６に、カバー１２４に、及びＮ／ＭＥＭＳ１２２に接続されるコンタクト１２８、１３０、１３２、１３４、１３６、１３８が誘電体層１４０のフォトリソグラフィー及びエッチングにより形成され、それによってコンタクト形成に使用される導電性材料、例えばチタン及び／又は白金及び／又はシリコン及び／又はタングステン、がその中に堆積される開口部を形成する。コンタクト材料の堆積前に、コンタクトの性質を最適化するために、特にコンタクトの抵抗を低減するために、ケイ素化（例えばＮｉＳｉ、ＰｔＳｉなど）の段階が実施されてよい。開口部の外側に位置する導電性材料は、例えばフォトリソグラフィー及びエッチングにより、又は化学機械研磨により除去される（図２Ｄを参照されたい）。
【００９８】
ここに記載される方法の他の手段において、充填材料はトランジスタ１０４の部品を形成することを目的とする層に由来してよい。例えば、この充填材料はコンタクト１２８から１３８の製造の間堆積される材料であってよく、又はその代わりに誘電体層１４０に由来してもよい。さらに、Ｎ／ＭＥＭＳ１２２の切り離しを、ソース及びドレインの製造と誘電体層１４０の製造との間に、又は誘電体層１４０の製造とコンタクトの製造との間に、又は装置１００のコンタクトの製造の後に、行うことが可能である。
【００９９】
好ましくは、まずソース及びドレインを形成することを目的とする注入段階が実施され、その後誘電体層１４０の製造が、その後コンタクト１２８から１３８の製造が、及び最後にＮ／ＭＥＭＳ１２２の切り離しが実施される。このように、Ｎ／ＭＥＭＳの切り離しのために堆積される保護層を残すことが可能であり、その厚みはその後の平坦化又はエッチングの段階によって選択されてよい。
【０１００】
最終的に、相互接続層１２６が、例えば酸化物又は窒化物に基づく誘電体材料の層を引き続き堆積することによって、相互接続部のレベルにおいて前記誘電体材料にフォトリソグラフィーを施し及びエッチングを実施することによって、その後一つ以上の材料、例えば銅及び／又はアルミニウム及び／又はシリコン、をエッチングされた部分に堆積することによって、形成される。金属材料の化学機械研磨又はフォトリソグラフィー及びエッチングの段階が、必要な部分にこの材料を局在化させるため実施される。図１に示される装置１００がそれによって得られる。
【０１０１】
第２の実施形態による、集積回路及びカプセル化されたＮ／ＭＥＭＳを備えた装置２００の製造方法に関する段階が示される図３Ａから３Ｆが参照される。記述される製造例において、装置は、装置１００と接して前述されたＮ／ＭＥＭＳ１２２及びトランジスタ１０４を含む。
【０１０２】
この第２の実施形態において、装置２００はバルクシリコン基板２２０から形成される。前記基板２２０は、堆積によって形成される誘電体、例えば二酸化シリコン又は窒化シリコン、に基づく保護層２１８によって覆われる。フォトリソグラフィーの段階及びドライ又はウェットエッチング（例えばＫＯＨに基づく）の段階は、Ｎ／ＭＥＭＳ１２２が形成されるレベルで、装置２００の領域２０６のレベルに位置するこの保護層２１８の領域を除去することを可能にする。装置２００の領域２０６のレベルにおける、基板２２０の一部はその後エッチングされ、それによって、Ｎ／ＭＥＭＳ１２２の製造において配置場所を形成する（図３Ａ）。
【０１０３】
例えば二酸化シリコン又はシリコン−ゲルマニウムに基づく犠牲層２１９がその後基板２２０上（並びに保護層２１８上）に堆積される。例えばシリコンなどの半導体に基づく活性層２１６（その中にＮ／ＭＥＭＳ１２２が形成されることが意図される）が、その後犠牲層２１９上に堆積される。この活性層２１６は、犠牲層２１９がシリコン−ゲルマニウムに基づくとき、特に単結晶シリコンに基づいてよい。
【０１０４】
犠牲層２１９及び活性層２１６の厚み、並びに領域２０６のレベルにおける基板２２０のエッチングされた厚み、は活性層２１６の上面が、装置２００の領域２０２のレベルにおける基板２２０の上面と最大でも同じレベル、又はそれ未満のレベルに位置されるように選択される（図３Ｂ）。
【０１０５】
その代わりに、活性層２１６に製造されるＮ／ＭＥＭＳ１２２を電気的に絶縁するために、Ｎ／ＭＥＭＳ１２２の活性領域の下に配置されるシリコン−ゲルマニウムに基づく犠牲領域を含む誘電体に基づく犠牲層２１９を形成することが可能である。これを実施するために、図４Ａに示されるように、誘電体、例えば二酸化シリコン、に基づく層２１９が基板２２０及び保護層２１８上に堆積される。この層２１９の構造化がその後、層２１９中に開口部２２２を形成し、それによってＮ／ＭＥＭＳ１２２の位置のレベルに活性領域を形成するために、例えばフォトリソグラフィー及びエッチングによって、実行される。
【０１０６】
その後、選択的な方法で、シリコン−ゲルマニウムに基づく層が開口部２２２内に堆積され、層２１９中にシリコン−ゲルマニウムの領域２２３を形成し、その後活性層２１６のエピタキシー（図４Ｂ）が実行される。活性層２１６がシリコンに基づくとき、シリコン−ゲルマニウムの領域２２３上に配置される層２１６の領域は、Ｎ／ＭＥＭＳ１２２が形成される場所において、単結晶シリコンに基づき、層２１９の残りの部分は多結晶シリコンに基づく。
【０１０７】
図３Ｃに示されるように、活性層２１６の構造化がその後実施され、Ｎ／ＭＥＭＳ１２２が形成される。第１の実施形態において、この構造化はＣＭＯＳ部分の絶縁体トレンチの製造と同時に有利な方法で実行される（これらのトレンチは図３Ａから３Ｆには示されていない）。これを実施するために、Ｎ／ＭＥＭＳ１２２を含むことを目的とする領域２０６中に位置しない活性層２１６の領域、言い換えれば装置２００の領域２０２のレベルに配置される活性層２１６の領域は、例えばフォトリソグラフィー及びエッチングによって除去される。活性層２１６の残りの部分も、これらの二つの段階の間、フォトリソグラフィーを施され、その後エッチングされ、Ｎ／ＭＥＭＳ１２２の機械的構造を形成する。
【０１０８】
その後一つ以上のドーピングが、装置１００に関して前述されたように、例えばフォトリソグラフィー及びエッチングによって二酸化シリコンなどの誘電体で作られたハードマスクを用いて、Ｎ／ＭＥＭＳ１２２の機械的構造におけるイオン注入によって実行される。これらのドーピングは、ＣＭＯＳ部分のレベルにおいても実行され、トランジスタのチャンネルが形成されるトランジスタのウェルを形成する。注入後、装置２００はアニーリングを受け、その後ハードマスクがエッチングによって除去される。
【０１０９】
図３Ｄに示されるように、第２の犠牲層２２１がその後装置２００上に堆積される。
【０１１０】
第２の犠牲層２２１はその後構造化され、例えばＮ／ＭＥＭＳ１２２をカプセル化するカバー１２４の支持を目的とするピラーを形成する。
【０１１１】
図３Ｅに示されるように、装置２００の領域２０２のレベルに位置する第２の犠牲層２２１及び第１の犠牲層２１９の領域を除去するために、化学機械研磨の段階がその後保護層２１８上で停止するよう実行される。保護層２１８も、例えばエッチングによって、除去される。
【０１１２】
図３Ｅの例において、基板２２０とは反対側に位置する半導体層２１６の面は、領域２０２のレベルにおいて基板２２０の面を通過する平面と、領域２０６のレベルにおいて基板２２０の面を通過する平面との間に配置される。この特徴は、シリコン層２１６及び犠牲層２１９及び２２０に対して適切な厚みを選択することによって得られる。その代わりに、これらの厚みが、基板２２０とは反対側に位置する半導体層２１６の面が、領域２０２のレベルにおける基板２２０の面のレベルにあるように選択されてよい。装置１００と実質的に同じ構成がそれによって得られ、トランジスタ１０４はＮ／ＭＥＭＳ１２２と同じレベルにある。
【０１１３】
図２Ｃから２Ｄ及び１に関連して記述される段階（トランジスタ１０４の製造、カバー１２４の製造、Ｎ／ＭＥＭＳ１２２の切り離し、コンタクト１２８、１３０、１３２、１３４、１３６の製造、相互接続層１２６の製造）が、例えば前述の第１の実施形態と同じ方法で、その後実施され、装置２００の製造が終了する。図３Ｆに示される装置２００が結果的に得られ、第１の実施形態による装置１００と同じ部品を含む。層２１９がシリコン−ゲルマニウムに基づく領域２２３を含むとき、Ｎ／ＭＥＭＳ１２２の切り離しは、Ｎ／ＭＥＭＳ１２２の下に位置するこの領域２２３をエッチングすることによって特に形成される。
【０１１４】
その代わりに、犠牲層２２１の構造化の段階が、トランジスタ１０４の製造の後、実行されてよい。
【符号の説明】
【０１１５】
１００  装置
１０４  トランジスタ
１０８  ソース
１０９  チャンネル
１１０  ドレイン
１１２  ゲート酸化物
１１４  ゲート
１１５  絶縁体トレンチ
１１６  半導体層
１１８  誘電体層
１２０  基板
１２２  Ｎ／ＭＥＭＳ
１２４  カバー
１２６  相互接続レベル
１２８、１３０、１３２、１３４、１３６、１３８  コンタクト
１４０  誘電体層
１４４  キャビティ
【図１】
2011505264.tif 000003
【図２Ａ】
2011505264.tif 000004
【図２Ｂ】
2011505264.tif 000005
【図２Ｃ】
2011505264.tif 000006
【図２Ｄ】
2011505264.tif 000007
【図３Ａ】
2011505264.tif 000008
【図３Ｂ】
2011505264.tif 000009
【図３Ｃ】
2011505264.tif 000010
【図３Ｄ】
2011505264.tif 000011
【図３Ｅ】
2011505264.tif 000012
【図３Ｆ】
2011505264.tif 000013
【図４Ａ】
2011505264.tif 000014
【図４Ｂ】
2011505264.tif 000015
【手続補正書】
【提出日】平成22年8月4日(2010.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一つの集積回路（１０４）と、少なくとも一つのＮ／ＭＥＭＳ（１２２）とを含む装置（１００、２００）の製造方法であって、
・少なくとも基板（１２０、２２０）の第１の領域上に配置される少なくとも一つの上部層（１１６、２１６）内でのＮ／ＭＥＭＳ（１２２）の製造、及び
・基板（１２０、２２０）の第２の領域及び／又は少なくとも基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）内での集積回路（１０４）の製造、の段階を少なくとも含み、
集積回路（１０４）のゲート（１１４）の製造に使用される少なくとも一つの層からの、Ｎ／ＭＥＭＳ（１２２）をカプセル化するカバー（１２４）の製造をさらに含む、製造方法。
【請求項２】
上部層（１１６、２１６）が少なくとも一つの半導体に基づく、請求項１に記載の製造方法。
【請求項３】
上部層（１１６）と、基板（１２０）の第２の領域上方に配置される半導体層（１１６）とが、半導体に基づく同じ層によって形成される、請求項２に記載の製造方法。
【請求項４】
集積回路（１０４）が少なくとも一つのトランジスタを含み、集積回路（１０４）のゲート（１１４）が少なくとも一つのトランジスタゲートを含む、請求項１から３の何れか一項に記載の製造方法。
【請求項５】
トランジスタのチャンネル（１０９）が基板（１２０、２２０）の第２の領域に形成されるか、又は基板（１２０、２２０）の第２の領域上方に配置される半導体層（１１６）に形成される、請求項４に記載の製造方法。
【請求項６】
トランジスタがＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラ、ＦｉｎＦＥＴ、トリプルゲート、ゲートオールラウンド型、又は可動ゲートを備えた横型ＭＯＳ型である、請求項４又は５に記載の製造方法。
【請求項７】
カバー（１２４）及び集積回路（１０４）のゲート（１１４）が導電性材料に基づく少なくとも一つの同じ層から形成される、請求項１から６の何れか一項に記載の製造方法。
【請求項８】
カバー（１２４）及びゲート（１１４）が導電材料層のフォトリソグラフィー及びエッチングの段階によって形成される、請求項７に記載の製造方法。
【請求項９】
ゲート（１１４）が少なくとも一つの金属及び／又はポリシリコンに基づく、請求項１から８の何れか一項に記載の製造方法。
【請求項１０】
誘電体領域（１２５）上に配置されるカバー（１２４）が集積回路（１０４）のゲート酸化物（１１２）の製造に関して使用される誘電体層に由来する、請求項１から９の何れか一項に記載の製造方法。
【請求項１１】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）及び／又は基板（１２０、２２０）が単結晶シリコンに基づく、請求項１から１０の何れか一項に記載の製造方法。
【請求項１２】
基板（１２０）の第２の領域上方に配置される半導体層（１１６）及び／又は上方層（１１６）が、基板と共に、ＳＯＩ型基板を形成し、基板（１２０）の第２の領域上方に配置される半導体層（１１６）及び／又は上方層（１１６）がＳＯＩ基板の表面層を形成する、請求項１から１１の何れか一項に記載の製造方法。
【請求項１３】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）の厚みが、約１μｍ未満である、請求項１から１２の何れか一項に記載の製造方法。
【請求項１４】
カバー（１２４）の製造段階と集積回路（１０４）の相互接続層（１２６）の製造段階との間に、カバー（１２４）上の及び集積回路（１０４）上の誘電体材料に基づく少なくとも一つの層（１４０）の製造段階をさらに含む、請求項１から１３の何れか一項に記載の製造方法。
【請求項１５】
誘電体材料の層（１４０）の製造段階と相互接続層（１２６）の製造段階との間に、集積回路（１０４）に及び／又はカバー（１２４）に及び／又はＮ／ＭＥＭＳ（１２２）に接続される電気的コンタクトを形成する少なくとも一つの導電性材料に基づくコンタクト（１２８、１３０、１３２、１３４、１３６、１３８）の製造段階をさらに含む、請求項１４に記載の製造方法。
【請求項１６】
カバー（１２４）の製造段階が、カバー（１２４）とＮ／ＭＥＭＳ（１２２）との間に少なくとも一つのピラー（１４２）も形成する、請求項１から１５の何れか一項に記載の製造方法。
【請求項１７】
Ｎ／ＭＥＭＳ（１２２）の製造の後、上部層（１１６、２１６）と基板（１２０、２２０）との間に位置する第１の犠牲層（１１８、２１９）をエッチングする段階をさらに含む、請求項１から１６の何れか一項に記載の製造方法。
【請求項１８】
カバー（１２４）の製造の後、カバー（１２４）と半導体層（１１６、２１６）との間に位置する第２の犠牲層（１１９、２２１）をエッチングする段階をさらに含む、請求項１から１７の何れか一項に記載の製造方法。
【請求項１９】
カバー（１２４）の製造の後、Ｎ／ＭＥＭＳ（１２２）内に、及び／又はＮ／ＭＥＭＳ（１２２）の周囲に形成されるキャビティ内に配置される犠牲材料（１１７、２２１）をエッチングする段階をさらに含む、請求項１から１８の何れか一項に記載の製造方法。
【請求項２０】
第１の犠牲層（１１８、２１９）及び／又は第２の犠牲層（１１９、２２１）及び／又は犠牲材料（１１７、２２１）が、上部層（１１６、２１６）と比較して選択的にエッチングされ得る少なくとも一つの材料に基づく、請求項１７から１９の何れか一項に記載の製造方法。
【請求項２１】
第１の犠牲層（１１８、２１９）及び／又は第２の犠牲層（１１９、２２１）及び／又は犠牲材料（１１７、２２１）が、酸化シリコン及び／又はシリコン−ゲルマニウムに基づく、請求項１７から２０の何れか一項に記載の製造方法。
【請求項２２】
第１の犠牲層（２１９）がＮ／ＭＥＭＳ（１２２）の位置のレベルに少なくとも一つのシリコン−ゲルマニウム領域を含み、第１の犠牲層（２１９）の残りの部分は酸化シリコンに基づく、請求項２１に記載の製造方法。
【請求項２３】
第１の犠牲層（１１８、２１９）のエッチング及び／又は第２の犠牲層（１１９、２２１）のエッチング及び／又は犠牲材料（１１７、２２１）のエッチングは、カバー（１２４）を通過して形成される少なくとも一つの開口部（１４６）を通じて実行される、請求項１７から２２の何れか一項に記載の製造方法。
【請求項２４】
集積回路（１０４）の相互接続層（１２６）の製造の後、Ｎ／ＭＥＭＳ（１２２）と外部環境との間の連通チャンネルを形成する、相互接続層（１２６）及びカバー（１２４）を通過する少なくとも一つの開口部の製造段階をさらに含む、請求項１から２３の何れか一項に記載の製造方法。
【請求項２５】
Ｎ／ＭＥＭＳ（１２２）が半導体層（１１６、２１６）のフォトリソグラフィー及びエッチングの段階によって形成される、請求項１から２４の何れか一項に記載の製造方法。
【請求項２６】
フォトリソグラフィー及びエッチングの段階がＮ／ＭＥＭＳ（１２２）を形成し、集積回路（１０４）の周囲に絶縁体トレンチ（１１５）も形成する、請求項２５に記載の製造方法。
【請求項２７】
Ｎ／ＭＥＭＳ（１２２）の製造の前に、下方領域及び上方領域を形成する、基板（２２０）をエッチングする段階をさらに含み、その後Ｎ／ＭＥＭＳ（１２２）が下方領域のレベルに形成され、集積回路（１０４）が上方領域のレベルに形成される、請求項１から２６の何れか一項に記載の製造方法。
【請求項２８】
基板（２２０）とは反対側の面に位置する上部層（１１６、２１６）の面が、上方領域のレベルにおいて基板（２２０）の面を通過する平面と、下方領域のレベルにおいて基板（２２０）の面を通過する平面との間に配置される、請求項２７に記載の製造方法。
【請求項２９】
・少なくとも基板（１２０、２２０）の第１の部分上方に配置される少なくとも一つの上部層（１１６、２１６）に形成される少なくとも一つのＮ／ＭＥＭＳ（１２２）と、
・基板（１２０、２２０）の第２の部分、及び／又は少なくとも基板（１２０、２２０）の第２の部分上方に配置される半導体に基づく層（１１６）に形成される少なくとも一つの集積回路（１０４）と、
・集積回路（１０４）のゲート（１１４）の材料と同じである少なくとも一つの材料に基づく、Ｎ／ＭＥＭＳ（１２２）をカプセル化するカバー（１２４）と、
を含む装置（１００、２００）。
【請求項３０】
集積回路（１０４）が少なくとも一つのトランジスタを含み、集積回路（１０４）のゲート（１１４）が少なくとも一つのトランジスタゲートを含む、請求項２９に記載の装置（１００、２００）。
【請求項３１】
カバー（１２４）及び集積回路（１０４）のゲート（１１４）が少なくとも一つの同じ導電性材料に基づく、請求項２９又は３０に記載の装置（１００、２００）。
【請求項３２】
上部層（１１６、２１６）及び／又は基板（１２０、２２０）の第２の領域上方に配置される半導体に基づく層（１１６）及び／又は基板（１２０、２２０）が単結晶シリコンに基づく、請求項２９から３１の何れか一項に記載の装置（１００、２００）。
【請求項３３】
基板（２２０）が下方領域及び上方領域を含み、Ｎ／ＭＥＭＳ（１２２）が下方領域のレベルに形成され、集積回路（１０４）が上方領域のレベルに形成される、請求項２９から３２の何れか一項に記載の装置（１００、２００）。
【請求項３４】
Ｎ／ＭＥＭＳ（１２２）が基板（１２０、２２０）とカバー（１２４）との間に形成されるキャビティ（１４４）内に配置される、請求項２９から３３の何れか一項に記載の装置（１００、２００）。
【請求項３５】
カバー（１２４）が少なくとも一つの誘電体層（１４０）によって覆われ、集積回路（１０４）を覆い、それを通過して集積回路に及び／又は半導体層（１１６、２１６）に及び／又はカバー（１２４）に及び／又はＮ／ＭＥＭＳ（１２２）に、及び／又は集積回路（１０４）上方に形成される相互接続層（１２６）に接続される電気的コンタクト（１２８、１３０、１３２、１３４、１３６、１３８）が形成される、請求項２９から３４の何れか一項に記載の装置（１００、２００）。
【国際調査報告】
2011505264.tif 000016
2011505264.tif 000017
2011505264.tif 000018
2011505264.tif 000019