(57)【要約】【課題】  絶縁ゲート電界効果トランジスタ（１００，１００Ｖ，１４０，１５０，１５０Ｖ，１６０，１７０，１７０Ｖ，１８０，１８０Ｖ，１９０，２１０，２１０Ｗ，２２０，２２０Ｕ，２２０Ｗ，３８０，４８０，５００，５１０，５３０又は５４０）は、そのソース／ドレインゾーンと隣接するボディ物質（１０８，２６８又は５６８）との間のＰＮ接合に沿っての寄生容量を減少させるためにそのソース／ドレインゾーンの内の一つ（１０４，２６４又は５６４）下側にハイポアブラプトな垂直ドーパントプロフィルを有している。【解決手段】  特に、該ボディ物質の導電型を画定する半導体ドーパントの濃度は、そのソース／ドレインゾーンから下方へ該ソース／ドレインゾーンよりも上部半導体表面下側に１０倍を超えて一層深いものではない下側のボディ物質位置へ移る場合に、少なくとも１０の係数だけ減少する。該ボディ物質は、好適には、他方のソース／ドレインゾーン（１０２，２６２又は５６２）に沿って位置されている一層高度にドープされたポケット部分（１２０，２８０又は５８０）を包含している。通常ドレインとして機能する最初に述べたソース／ドレインゾーン下側のハイポアブラプトな垂直ドーパントプロフィルと、通常ソースとして機能する２番目に述べたソース／ドレインゾーンに沿っての該ポケット部分との結合が、結果的に得られる非対称トランジスタを特に高速アナログ適用例に適したものとさせることを可能とさせる。【選択図】  図１【特許請求の範囲】
【請求項１】
主たる電界効果トランジスタ（「ＦＥＴ」）を有する構成体において、
上部半導体表面を具備する半導体ボディの主たるボディ物質であって第１導電型であるように第１導電型の半導体ドーパントで十分にドープされている主たるボディ物質の主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ該第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質が該Ｓ／Ｄゾーンの下側を横方向に延在しており、該ボディ物質内の第１導電型のドーパントは該Ｓ／Ｄゾーンの内の特定した一つのＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を超えて一層深いものではない主たる下側の表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に少なくとも１０の係数だけ減少する濃度を持っている一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーン上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２】
請求項１において、前述した表面下ボディ物質位置が該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に５倍を超えて一層深いものではない構成体。
【請求項３】
請求項１又は２において、前述した表面下ボディ物質位置が該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側に存在している構成体。
【請求項４】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に少なくとも２０の係数だけ減少する構成体。
【請求項５】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該Ｓ／Ｄゾーンの内の残りのものと合流する箇所におけるよりも、該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い構成体。
【請求項６】
請求項５において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも、該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数だけ一層低い構成体。
【請求項７】
請求項５において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも２０の係数だけ一層低い構成体。
【請求項８】
請求項５において、該特定したＳ／Ｄゾーンが該残りのＳ／Ｄゾーンよりも該上部半導体表面下側に一層深くに延在している構成体。
【請求項９】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に、実質的に階段減少を経る構成体。
【請求項１０】
請求項１又は２において、各Ｓ／Ｄゾーンが、主要なＳ／Ｄ部分と、該主要なＳ／Ｄ部分と連続している一層軽度にドープした横方向延長部と、を有しており、該チャンネルゾーンが該上部半導体表面に沿って該横方向延長部によって終端されている構成体。
【請求項１１】
請求項１又は２において、該Ｓ／Ｄゾーンの内の該残りのものが、主要Ｓ／Ｄ部分と、該主要Ｓ／Ｄ部分と連続している一層軽度にドープした横方向延長部と、を有しており、該チャンネルゾーンが該上部半導体表面に沿っての該特定したＳ／Ｄゾーン及び該残りのＳ／Ｄゾーンの該横方向延長部によって終端されている構成体。
【請求項１２】
請求項１１において、各Ｓ／Ｄゾーンが、該上部半導体表面に沿って該残りのＳ／Ｄゾーン内におけるよりも該特定したＳ／Ｄゾーン内において一層低い最大正味濃度に到達する半導体ドーパントで画定されている構成体。
【請求項１３】
請求項１２において、該Ｓ／Ｄゾーン内のドーパントの最大正味濃度が該残りのＳ／Ｄゾーンにおけるよりも該特定したＳ／Ｄゾーンにおいて少なくとも２０％一層低い構成体。
【請求項１４】
請求項１又は２において、各Ｓ／Ｄゾーンが、主要Ｓ／Ｄ部分と、該主要Ｓ／Ｄ部分の下側に存在し且つそれと連続的である一層軽度にドープした下部部分と、を有している構成体。
【請求項１５】
請求項１又は２において、更に、該主たるＦＥＴと同じ極性の更なるＦＥＴを包含しており、該更なるＦＥＴが、
該ボディ物質の更なるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該更なるチャンネルゾーンによって横方向に分離されており、且つ該第２導電型である一対の更なるＳ／Ｄゾーンであって、該ボディ物質内の第１導電型のドーパントの濃度が、該上部半導体表面下側において前述した主たる表面下ボディ物質位置とほぼ同じ深さの更なる下側にある表面下ボディ物質位置から各更なるＳ／Ｄゾーンへ上方へ移る場合に、実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の更なるＳ／Ｄゾーン、
該更なるチャンネルゾーンの上側にある更なるゲート誘電体層、
該更なるチャンネルゾーンの上方で該更なるゲート誘電体層の上側にある更なる制御電極、
を有している構成体。
【請求項１６】
請求項１５において、
該ボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りのものと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものであり、且つ
該ボディ物質内の第１導電型のドーパントの濃度が、該更なるチャンネルゾーンが該更なるＳ／Ｄゾーンの内の他方と合流する箇所におけるのと該更なるチャンネルゾーンが該更なるＳ／Ｄゾーンの内の一方と合流する箇所におけるのとほぼ同じである、
構成体。
【請求項１７】
請求項１又は２において、更に、該主たるＦＥＴに対して反対極性の付加的なＦＥＴを包含しており、該付加的なＦＥＴは、
該半導体ボディの付加的なボディ物質の付加的なチャンネルゾーンであって、該付加的なボディ物質が第２導電型であるように第２導電型の半導体ドーパントで十分にドープされている付加的なチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該付加的なチャンネルゾーンによって横方向に分離されており、且つ第１導電型の一対の付加的なＳ／Ｄゾーンであって、該付加的なボディ物質内の第２導電型のドーパントが、該付加的なＳ／Ｄゾーンの内の特定した一つから該特定した付加的なＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を超えて一層深いものではない付加的な下側にある表面下ボディ物質位置から上方へ移る場合に、少なくとも１０の係数だけ減少する濃度を有している一対の付加的なＳ／Ｄゾーン、
該付加的なチャンネルゾーンの上側にある付加的なゲート誘電体層、
該付加的なチャンネルゾーン上方で該付加的なゲート誘電体層の上側にある付加的なゲート電極、
を有している構成体。
【請求項１８】
請求項１７において、
該主たるボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該主たるチャンネルゾーンが該上部半導体表面に沿って該特定した主たるＳ／Ｄゾーンと合流する箇所において一層低いものであり、且つ
該付加的なボディ物質内の第２導電型のドーパントの濃度が、該付加的なチャンネルゾーンが該上部半導体表面に沿って該付加的なＳ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該付加的なチャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものである、
構成体。
【請求項１９】
請求項１７において、更に、該主たるＦＥＴと同じ極性の第３ＦＥＴを包含しており、該第３ＦＥＴが、
該主たるボディ物質の第３チャンネルゾーン、
該上部半導体表面に沿って該半導体物質内に位置されており、該第３チャンネルゾーンによって横方向に分離されており、且つ第２導電型の一対の第３Ｓ／Ｄゾーンであって、該主たるボディ物質内の第１導電型のドーパントの濃度が、該上部半導体表面下側において前述した主たる表面下ボディ物質位置とほぼ同じ深さの第３の下側にある表面下ボディ物質位置から各第３Ｓ／Ｄゾーンへ上方へ移る場合に、実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の第３Ｓ／Ｄゾーン、
該第３チャンネルゾーンの上側にある第３ゲート誘電体層、
該第３チャンネルゾーンの上方で該第３ゲート誘電体層の上側にある第３制御電極、
を有している構成体。
【請求項２０】
請求項１９において、更に、該付加的なＦＥＴと同じ極性であり従って該主たるＦＥＴと反対極性の第４ＦＥＴを包含しており、該第４ＦＥＴが、
該付加的なボディ物質の第４チャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該第４チャンネルゾーンによって横方向に分離されており、且つ第１導電型の一対の第４Ｓ／Ｄゾーンであって、該付加的なボディ物質内の第２導電型のドーパントの濃度が、該上部半導体表面下側において前述した付加的な表面下ボディ物質位置とほぼ同じ深さの第４の下側にあるボディ物質位置から各第４Ｓ／Ｄゾーンへ上方に移動する場合に実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の第４Ｓ／Ｄゾーン、
該第４チャンネルゾーンの上側にある第４ゲート誘電体層、
該第４チャンネルゾーン上方で該第４ゲート誘電体層の上側にある第４ゲート電極、
を有している構成体。
【請求項２１】
主たる電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、
上部半導体表面を持っている半導体物質の主たるボディ物質の主たるチャンネルゾーンであって該ボディ物質が第１導電型である主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質の主たるウエル部分が該チャンネル及びＳ／Ｄゾーンの下側に延在しており、該ウエル部分が該ボディ物質の上側に存在する及び下側に存在する部分よりも一層高度にドープされているように第１導電型の主たる半導体ウエルドーパントによって該ウエル部分が画定されており、該ウエルドーパントは、該ボディ物質内の第１導電型の全ドーパントが該ウエルドーパントの濃度における表面下最大の位置から該Ｓ／Ｄゾーンの内の特定した一つへ上方へ移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該特定したＳ／Ｄゾーン下側において１０倍を超えて一層深いものではない位置に沿って主たる表面下最大に到達する濃度を有している一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーンの上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２２】
請求項２１において、該ウエルドーパントの濃度における表面下最大の位置が、該上部半導体表面下側において該特定したＳ／Ｄゾーンよりも５倍を超えて一層深いものではない構成体。
【請求項２３】
請求項２１又は２２において、該チャンネルゾーンの一部を該上部半導体表面に至るまで包囲するために該ボディ物質のポケット部分が該Ｓ／Ｄゾーンの内の残りのものに沿って延在しており、該ポケット部分は該ポケット部分が該ボディ物質の隣接部分よりも一層高度にドープされているように第１導電型の半導体ポケットドーパントによって画定されており、該ボディ物質内の第１導電型の全ドーパントの濃度は、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄと合流する箇所において一層低いものである構成体。
【請求項２４】
請求項２３において、該ボディ物質内の第１導電型の全ドーパントが、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低いものである構成体。
【請求項２５】
請求項２３において、該特定したＳ／Ｄゾーンが、該残りのＳ／Ｄゾーンよりも該上部半導体表面下側に一層深くに延在している構成体。
【請求項２６】
請求項２１又は２２において、更に、該主たるＦＥＴと同じ極性の更なるＦＥＴを包含しており、該更なるＦＥＴが、
該ボディ物質の更なるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該更なるチャンネルゾーンによって横方向に分離されており、且つ第２導電型の一対の更なるＳ／Ｄゾーンであって、該ボディ物質の更なるウエル部分が該更なるチャンネル及びＳ／Ｄゾーンの下側に延在しており、該更なるウエル部分が該ボディ物質の下側に存在する部分よりも一層高度にドープされているように第１導電型の更なる半導体ウエルドーパントによって該更なるウエル部分が実質的に画定されており、該更なるウエルドーパントは、該ボディ物質内の第２導電型の全ドーパントの濃度が該更なる表面下最大の位置から各更なるＳ／Ｄゾーンへ上方に移る場合に１０の係数未満だけ変化するように該更なるチャンネル及びＳ／Ｄゾーンの下側の該位置に沿って更なる表面下最大に到達する濃度を有している一対の更なるＳ／Ｄゾーン、
該更なるチャンネルゾーンの上側にある更なるゲート誘電体層、
該更なるチャンネルゾーンの上方で該更なるゲート誘電体層の上側にある更なるゲート電極、
を有している構成体。
【請求項２７】
主たる電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、
上部半導体表面を有している半導体ボディの主たるボディ物質の主たるチャンネルゾーンであって、該ボディ物質が第１導電型であるように第１導電型の半導体ドーパントで十分にドープされている主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質が、（ａ）該チャンネル及びＳ／Ｄゾーンの下側にあり且つそのＳ／Ｄゾーンに最も近い箇所において該上部半導体表面の下側において該Ｓ／Ｄゾーンよりも１０倍を超えて一層深いものではない主たる表面下ボディ物質部分と、（ｂ）該上部半導体表面へ延在しており、該チャンネルゾーンを包含しており、且つ該表面下ボディ物質部分の上側にあり且つそれと合流する主たる表面隣接ボディ物質部分と、を有しており、該ボディ物質内の第１導電型のドーパントは、該表面下ボディ物質部分から該表面隣接ボディ物質部分内へ上方に横断する場合に且つ該表面隣接ボディ物質部分を介して該Ｓ／Ｄゾーンの内の特定した一つへ上方へ更に移る場合に、少なくとも１０の係数だけ大部分が階段減少を経験し、該表面下ボディ物質部分内におけるよりも少なくとも１０の係数一層低いままに止まる濃度を有している一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーン上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２８】
請求項２７において、前述した表面下ボディ物質部分が、そのＳ／Ｄゾーンに最も近い箇所において、該Ｓ／Ｄゾーンよりも該上部半導体表面下側において５倍を越えて一層深いものではない構成体。
【請求項２９】
請求項２７又は２８において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該Ｓ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものである構成体。
【請求項３０】
請求項２９において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低いものである構成体。
【請求項３１】
請求項２７又は２８において、第１導電型のドーパントの濃度が該表面下ボディ物質部分全体にわたりほぼ一定である構成体。
【請求項３２】
請求項２７又は２８において、更に、該主たるＦＥＴと反対の導電型の付加的なＦＥＴを包含しており、該付加的なＦＥＴが、
該半導体ボディの付加的なボディ物質の付加的なチャンネルゾーンであって、該付加的な物質が第２導電型であるように第２導電型の半導体ドーパントで十分にドープされている付加的なチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該付加的なチャンネルゾーンによって横方向に分離されており、且つ第１導電型である一対の付加的なＳ／Ｄゾーンであって、該付加的なボディ物質が、（ａ）該付加的なチャンネル及びＳ／Ｄゾーンの下側にあり且つその該付加的なＳ／Ｄゾーンに最も近い箇所において該上部半導体表面下側に該付加的なＳ／Ｄゾーンよりも１０倍を超えて一層深く延在するものではない付加的な表面下ボディ物質部分と、（ｂ）該上部半導体表面へ延在しており、該付加的なチャンネルゾーンを包含しており、且つ該付加的な表面下ボディ物質部分の上側にあり且つそれと合流する付加的な表面隣接ボディ物質部分と、を有しており、該付加的なボディ物質内の第２導電型のドーパントは、該付加的な表面下ボディ物質部分から該付加的な表面隣接ボディ物質部分内へ上方へ横断する場合において且つ該付加的なＳ／Ｄゾーンの内の特定した一つへ該付加的な表面隣接ボディ物質部分へ更に上方へ移る場合において、少なくとも１０の係数だけ大部分階段減少を経験し、該付加的な表面下ボディ物質部分内において少なくとも１０の係数一層低いままである濃度を有している一対の付加的なＳ／Ｄゾーン、
該付加的なチャンネルゾーンの上側にある付加的なゲート誘電体層、
該付加的なチャンネルゾーンの上方で該付加的なゲート誘電体層の上側にある付加的なゲート電極、
を有している構成体。
【請求項３３】
請求項３２において、
該主たるボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りの一つに合流する箇所においてよりも該主たるチャンネルゾーンが該特定した主たるＳ／Ｄゾーンと合流する箇所において一層低いものであり、
該付加的なボディ物質内の第２導電型のドーパントの濃度が、該付加的なチャンネルゾーンが該上部半導体表面に沿って該付加的なＳ／Ｄゾーンの内の残りの一つに合流する箇所においてよりも該付加的なチャンネルゾーンが該上部半導体表面に沿って該特定した付加的なＳ／Ｄゾーンと合流する箇所において一層低いものである、
構成体。
【請求項３４】
請求項３２において、
第１導電型の該ドーパントの濃度が該主たる表面下ボディ物質部分全体にわたりほぼ一定であり、且つ
第２導電型の該ドーパントの濃度が該付加的な表面下ボディ物質部分全体にわたりほぼ一定である、
構成体。
【請求項３５】
第１導電型の第１半導体ドーパントを半導体ボディ内に導入させて主たる電界効果トランジスタ（「ＦＥＴ」）用の第１導電型の主たるウエル部分を画定し、
第１導電型の主たるチャンネルゾーンであるとして意図された該半導体ボディのセグメントの上方で且つ主たるゲート誘電体物質によってそれから垂直方向に分離されている主たるゲート電極を与え、
第１導電型と反対の第２導電型の第１半導体ドーパントを該半導体ボディ内に導入して該チャンネルゾーンによって横方向に離隔された第２導電型の一対の主たるソース／ドレイン（「Ｓ／Ｄ」）を形成し、
付加的な処理を実施して、（ａ）該半導体ボディが上部半導体表面を有しており、（ｂ）該チャンネルゾーン及び該ウエル部分が第１導電型であり且つ該Ｓ／Ｄゾーン下側を横方向に延在する主たるボディ物質の部分であり、且つ（ｃ）第１導電型の第１ドーパントが該Ｓ／Ｄゾーンの内の特定した一つよりも該上部半導体表面下側に１０倍を超えて一層深いものではない主たる下側にある表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているようなＦＥＴの製造を完了する、
方法。
【請求項３６】
請求項３５において、第１導電型の第１ドーパントを導入する動作及び付加的な処理を実施する動作が、第１導電型の第１ドーパントの濃度を前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に少なくとも１０の係数だけ減少させることを可能とする条件において実施される方法。
【請求項３７】
請求項３５又は３６において、前述した表面下ボディ物質位置が、該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に５倍を超えて一層深いものではない方法。
【請求項３８】
請求項３５又は３６において、第１導電型の第１ドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に、少なくとも２０の係数だけ減少する方法。
【請求項３９】
請求項３５又は３６において、更に、第１導電型の第２半導体ドーパントを該半導体ボディ内に導入させてその当時存在する上部表面へ上方に該Ｓ／Ｄゾーンの内の残りの一つに沿って延在するポケット部分を画定し、その場合に、該付加的な処理動作を実施した後に、（ａ）該ポケット部分が該ボディ物質の一部を構成し且つ該ボディ物質の隣接部分よりも一層高度にドープされており、且つ（ｂ）該ボディ物質内の第１導電型の全ドーパントが該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い濃度を有している、ことを包含している方法。
【請求項４０】
請求項３９において、該付加的な処理動作を実施した後に、該ボディ物質内の第１導電型の全ドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低い方法。
【請求項４１】
請求項３５において、更に、第１導電型の第２半導体ドーパントを該主たるボディ物質内に導入させて第１導電型のプリカーサー上部ボディ物質部分が該ウエル部分の上に存在するように該プリカーサー上部ボディ物質部分を画定することを包含している方法。
【請求項４２】
請求項３５又は３６において、
該半導体ボディの一部が（ａ）第１導電型の第１半導体ドーパントを導入する動作直後に存在するように該ウエル部分の上側にあり且つ（ｂ）その時に第２導電型であり、且つ
第１導電型の第１ドーパントの一部が該付加的な処理動作の実施期間中に該半導体ボディの前述した一部内に上方に拡散して第１導電型の第１ドーパントを導入する動作の後に第１又は第２導電型のその他のドーピングに著しく露呈されることの無い該半導体ボディの前述した一部の実質的に全てを第１導電型へ変換させる、
方法。
【請求項４３】
請求項３５又は３６において、第２導電型の第１半導体ドーパントを導入する動作が、
第２導電型の横方向延長部半導体ドーパントを、横方向延長部マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該横方向延長部マスク、該ゲート電極、及び該ゲート電極に沿っての任意の物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された主要部分内に導入させ、且つ
該ゲート電極の横側側部にスペーサ物質を与え、且つ
第２導電型の主要部分半導体ドーパントを、主要部分マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該主要部分マスク、該ゲート電極、及び該スペーサ物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された更なる部分内に導入させる、
方法。
【請求項４４】
請求項３５又は３６において、第２導電型の第１半導体ドーパントを導入する動作が、
（ａ）第２導電型の主要部分半導体ドーパントを主要部分ドーズ量で且つ該半導体ボディの当時存在する上部表面下側の主要部分平均深さへ該半導体ボディ内に導入させること、及び（ｂ）第２導電型の下部部分半導体ドーパントを下部部分ドーズ量で且つ該半導体ボディの当時存在する上部表面下側の下部部分平均深さへ導入させることの内の一つを実施し、該主要部分ドーズ量は該下部部分ドーズ量よりも一層大きく、該下部部分平均深さは該主要部分平均深さよりも一層大きく、且つ
該主要部分ドーパントが該Ｓ／Ｄゾーンの夫々の一対の横方向に離隔された主要Ｓ／Ｄ部分を画定するように、該下部部分ドーパントが該Ｓ／Ｄゾーンの夫々の一対の横方向に離隔した下部Ｓ／Ｄ部分を画定するように、且つ該下部Ｓ／Ｄ部分が該主要Ｓ／Ｄ部分よりも一層軽度にドープされており、夫々下側に存在し、且つ夫々垂直方向に連続しているように、該主要部分及び下部部分ドーパントを導入することの他方を実施する、
ことを包含している方法。
【請求項４５】
請求項３５又は３６において、
第１導電型の第１ドーパントを導入する動作が、第１導電型の付加的な第１半導体ドーパントを該半導体ボディ内に導入させて該主たるＦＥＴと同極性の更なるＦＥＴ用の第１導電型の更なるウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第１導電型の更なるチャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから更なるゲート誘電体物質で垂直方向に分離されている更なるゲート電極を与えることを包含しており、
第２導電型の第１ドーパントを導入する動作が、第２導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入して該更なるチャンネルゾーンによって横方向に分離されている第２導電型の一対の更なるＳ／Ｄゾーンを形成することを包含しており、且つ
該付加的な処理を実施する動作が、該更なるチャンネルゾーン及び該更なるウエル部分が該ボディ物質の一部であるように、該ボディ物質が該更なるＳ／Ｄゾーンの下側に延在するように、且つ第１導電型の該更なる第１ドーパントが前述した主たる表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの更なる下側にある表面下ボディ物質位置から各更なるＳ／Ｄゾーンへ上方へ移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように、該更なるＦＥＴの製造を完了することを包含している、
方法。
【請求項４６】
請求項３５又は３６において、
本方法が第２導電型の第２半導体ドーパントを半導体ボディ内に導入させて該主たるＦＥＴと反対極性の付加的なＦＥＴ用の第２導電型の付加的なウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第２導電型の付加的なチャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから付加的なゲート誘電体物質によって垂直方向に離隔されている付加的なゲート電極を与えることを包含しており、
本方法は更に第１導電型の第２半導体ドーパントを該半導体ボディ内に導入させて該付加的なチャンネルゾーンによって横方向に離隔されている第２導電型の一対の付加的なＳ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該付加的なチャンネルゾーン及び該付加的なウエル部分が第２導電型であり且つ該付加的なＳ／Ｄゾーン下側に延在する付加的なボディ物質の一部であるように且つ第２導電型の第２ドーパントが該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を越えて一層深いものではない付加的な下側にある表面下ボディ物質位置から該付加的なＳ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該付加的なＦＥＴの製造を完了することを包含している、
方法。
【請求項４７】
請求項４６において、
第１導電型の第１ドーパントを導入する動作が、第１導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入させて該主たるＦＥＴと同極性の第３ＦＥＴ用の第１導電型の第３ウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第１導電型の第３チャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから第３ゲート誘電体物質によって垂直方向に分離されている第３ゲート電極を与えることを包含しており、
第２導電型の第１ドーパントを導入する該動作が、第２導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入させて該第３チャンネルゾーンによって横方向分離されている第２導電型の一対の第３Ｓ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該第３チャンネルゾーン及び該第３ウエル部分が該第３Ｓ／Ｄゾーン下側に延在する該主たるボディ物質の一部であるように且つ第１導電型の該更なる第１ドーパントが前述した主たる表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの第３の下側にある表面下ボディ物質位置から各第３Ｓ／Ｄゾーンへ上方に移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように該第３ＦＥＴの製造を完了することを包含している、
方法。
【請求項４８】
請求項４７において、
第２導電型の第２ドーパントを導入する該動作が、第２導電型の更なる第２半導体ドーパントを該半導体ボディ内に導入させて該付加的なＦＥＴと同極性であり従って該主たるＦＥＴと反対極性の第４ＦＥＴ用の第２導電型の第４ウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第２導電型の第４チャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから第４ゲート誘電体物質によって垂直方向に分離されている第４ゲート電極を与えることを包含しており、
第１導電型の第２ドーパントを導入する該動作が、第１導電型の更なる第２半導体ドーパントを該半導体ボディ内に導入させて該第４チャンネルゾーンによって横方向に離隔された第１導電型の一対の第４Ｓ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該第４チャンネルゾーン及び該第４ウエル部分が該第４Ｓ／Ｄゾーン下側に延在する該付加的なボディ物質の一部であるように且つ第２導電型の該更なる第２ドーパントが前述した付加的な表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの第４の下側にある表面下ボディ物質位置から各第４Ｓ／Ｄゾーンへ上方に移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように該第４ＦＥＴの製造を完了することを包含している、
方法。
【請求項４９】
第１導電型の第１半導体ドーパントを半導体ボディ内に導入させて該半導体ボディの一部が（ａ）第１導電型の第１ドーパントを導入する動作の直後にそれが存在するように該ウエル部分の上側に存在しており、且つ（ｂ）その時に第１導電型と反対の第２導電型であるように電界効果トランジスタ（「ＦＥＴ」）用の第１導電型のウエル部分を画定し、
第１導電型のチャンネルゾーンであることが意図されている該半導体ボディの一部の上方で且つそれからゲート誘電体物質によって垂直方向に離隔されているゲート電極を与え、
第２導電型の第１半導体ドーパントを該半導体ボディ内に導入させて該チャンネルゾーンによって横方向に離隔されている第２導電型の一対のソース／ドレイン（「Ｓ／Ｄ」）ゾーンを形成し、
付加的な処理を実施して、第１導電型の第１ドーパントの一部が該付加的な処理を実施する動作期間中に該半導体ボディの前述した一部内に上方に拡散して第１導電型の第１ドーパントを導入する該動作の後に第１又は第２導電型のその他のドーピングに著しく露呈されることの無い該半導体ボディの前述した部分の実質的に全てを第１導電型へ変換させるように該ＦＥＴの製造を完了する、
ことを包含している方法。
【請求項５０】
請求項４９において、第１導電型の第１ドーパントを導入する該動作が、第１導電型の第１ドーパントをイオン注入することを包含している方法。
【請求項５１】
請求項４９又は５０において、第１導電型の第１ドーパントの前述した一部が高温において行われる該付加的な処理の少なくとも一部の期間中に上方に拡散する方法。
【請求項５２】
請求項４９又は５０において、更に、第１導電型の第２ドーパントを該半導体ボディ内に導入させて該Ｓ／Ｄゾーンの内の該残りの一つに沿ってそれの当時存在する上部表面へ上方に延在するポケット部分を画定し、その場合に、該付加的な処理を実施する動作の後に、（ａ）該半導体ボディは上部半導体表面を有しており、（ｂ）該チャンネルゾーン及び該ウエル部分は第１導電型であり且つ該Ｓ／Ｄゾーン下側を横方向に延在するボディ物質の一部であり、（ｃ）該ポケット部分が該ボディ物質の一部を構成し且つ該ボディ物質の隣接部分よりも一層高度にドープされており、且つ（ｄ）該ボディ物質内の第１導電型の全ドーパントは該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い濃度を有しているようにされることを包含している方法。
【請求項５３】
請求項５２において、該付加的な処理を実施する動作の後に、該ボディ物質内の第１導電型の全ドーパントの濃度は、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低い方法。
【請求項５４】
請求項４９又は５０において、第２導電型の第１半導体ドーパントを導入する該動作が、
第２導電型の横方向延長部半導体ドーパントを横方向延長部マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該横方向延長部マスク、該ゲート電極、及び該ゲート電極に沿っての任意の物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔した主要部分内に導入させ、
該ゲート電極の横方向側部にスペーサ物質を与え、
第２導電型の主要部分半導体ドーパントを主要部分マスクにおける開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該主要部分マスク、該ゲート電極、及び該スペーサ物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された更なる部分内に導入させる、
ことを包含している方法。
【請求項５５】
（ａ）第１導電型の表面下半導体領域が表面下電気的絶縁層と隣接し且つその上側に存在し、（ｂ）第１導電型の一層軽度にドープした表面隣接半導体領域が該表面下半導体領域と隣接し且つその上側にあり、（ｃ）第１導電型のドーパントが該表面下半導体領域から該表面隣接半導体領域内へ上方に横断する場合に少なくとも１０の係数だけ階段減少を実質的に経験する濃度を有しているように該半導体領域が第１導電型のドーパントでドープされており、且つ（ｄ）下部半導体層が該表面下絶縁層と隣接し且つその下側にあるという初期的構成体を与え、
該半導体領域及び該表面下絶縁層を介して該下部半導体層へキャビティを形成し、その場合に、（ａ）該表面下半導体領域の残りの部分が第１導電型の主たる表面したボディ物質部分を構成し、且つ（ｂ）該表面隣接半導体領域の残りの部分が第１導電型の一層軽度にドープしたプリカーサー主たる表面隣接ボディ物質部分を構成しており、
第１導電型と反対の第２導電型の半導体物質を該キャビティ内に導入させて（ａ）ＰＮ接合を形成するために該下部半導体層へ下方へ延在する第２導電型の付加的な表面下ボディ物質部分、及び（ｂ）第２導電型の一層軽度にドープしたプリカーサー付加的表面隣接ボディ物質部分を形成し、該付加的半導体部分は、第２導電型のドーパントが該付加的表面下ボディ物質部分から該付加的表面隣接ボディ物質部分内へ上方に横断する場合に少なくとも１０の係数だけ階段減少を実質的に経験する濃度を有しているように第２導電型のドーパントでドープされており、
（ａ）該主たる表面隣接ボディ物質部分の主たるチャンネルゾーンが該主たるＳ／Ｄゾーンを離隔させるようにその上部表面に沿って該プリカーサー主たる表面隣接ボディ物質部分内に第２導電型の一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーン、（ｂ）該付加的ボディ物質部分の付加的チャンネルゾーンが該付加的Ｓ／Ｄゾーンを横方向に離隔させるようにその上部表面に沿って該プリカーサー付加的表面隣接ボディ物質部分内に第１導電型の一対の付加的Ｓ／Ｄゾーン、（ｃ）該主たる及び付加的チャンネルゾーンの夫々上方に主たる及び付加的ゲート誘電体層、及び（ｄ）該主たる及び付加的チャンネルゾーンの夫々上方で該主たる及び付加的ゲート誘電体層の夫々の上方に主たる及び付加的ゲート電極、を与える、
ことを包含している方法。
【請求項５６】
請求項５５において、
第１導電型のドーパントの濃度が該主たる表面下ボディ物質部分全体にわたりほぼ一定であり、
第２導電型のドーパントの濃度が該付加的表面下ボディ物質部分全体にわたりほぼ一定である、
方法。
【請求項５７】
請求項５６において、更に、
第１導電型の主たる半導体ポケットドーパントを該プリカーサー主たる表面隣接ボディ物質部分内に選択的に導入させて該主たるＳ／Ｄゾーンの内の残りの一つに沿って延在する主たるポケット部分を画定し、その場合に該主たるポケット部分は該主たるボディ物質部分の隣接物質よりも第１導電型で一層高度にドープされ、
第２導電型の付加的半導体ポケットドーパントを該プリカーサー付加的表面隣接ボディ物質部分内に選択的に導入させて該付加的Ｓ／Ｄゾーンの内の残りの一つに沿って延在する付加的ポケット部分を画定し、その場合に該付加的ポケット部分が該付加的表面隣接ボディ物質部分の隣接物質よりも第２導電型で一層高度にドープされる、
ことを包含している方法。
【請求項５８】
請求項５５〜５７の内のいずれか１項において、
該主たる表面下ボディ物質部分から該主たるＳ／Ｄゾーンの内の該特定した一つへ延在する位置に沿っての該主たる表面隣接ボディ物質部分内の第１導電型のドーパントの濃度も該主たる表面下ボディ物質部分内におけるよりも１０の係数一層低く、且つ
該付加的表面下ボディ物質部分から該付加的Ｓ／Ｄゾーンの内の特定した一つへ延在する位置に沿っての該付加的表面隣接ボディ物質部分内の第２導電型のドーパントの濃度は該付加的表面下ボディ物質部分内におけるよりも少なくとも１０の係数一層低い、
方法。
【請求項５９】
第１導電型の主たるドーパントを第１導電型と反対の第２導電型の開始半導体物質の一部内に導入させて、該主たるドーパントが主たるボディ物質全体にわたり比較的一様である濃度を有するように該開始物質のその一部を第１導電型の表面隣接主たるボディ物質内へ変換させ、該開始物質の残りの部分は第２導電型の表面隣接付加的ボディ物質を構成し、
第１導電型の主たるウエルドーパントを該主たるボディ物質内に導入させて該主たるボディ物質内の表面下位置において該主たるウエルドーパントの最大濃度に到達する主たるウエル部分を形成し、
第２導電型の付加的ウエルドーパントを該付加的ボディ物質内に導入させて該付加的ボディ物質内の表面下位置において該付加的ウエルドーパントの最大濃度に到達する付加的ウエル部分を形成し、且つ
（ａ）該主たるボディ物質の主たるチャンネルゾーンが該主たるＳ／Ｄゾーンを横方向に離隔させるように且つ該主たるボディ物質内の第１導電型の全ドーパントが該主たるウエルドーパントの最大濃度の位置から該主たるＳ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該主たるボディ物質部分内に第２導電型の一対の表面隣接主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンを、（ｂ）該付加的ボディ物質の付加的チャンネルゾーンが該付加的Ｓ／Ｄゾーンを横方向に離隔させるように且つ該付加的ボディ物質内の第２導電型の全ドーパントが該付加的ボディ物質内の該付加的ウエルドーパントの最大濃度の位置から該付加的Ｓ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該付加的ボディ物質内に第１導電型の一対の付加的Ｓ／Ｄゾーンを、（ｃ）該主たる及び付加的チャンネルゾーンの夫々上方に主たる及び付加的ゲート誘電体層を、及び（ｄ）該主たる及び付加的チャンネルゾーンの夫々上方で該主たる及び付加的ゲート誘電体層の夫々上方に主たる及び付加的ゲート電極を、与える、ことを包含している方法。
【請求項６０】
請求項５９において、
第１及び第２導電型が夫々Ｐ型及びＮ型であり、且つ
第１導電型の該主たるドーパントはアルミニウムを有している、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体技術に関するものであって、特に、絶縁ゲート型の電界効果トランジスタ（ＦＥＴ）に関するものである。以下に記載する絶縁ゲート型ＦＥＴ（ＩＧＦＥＴ）の全ては、そうでないものとして示されている場合を除いて、表面チャンネルエンハンスメントモードＩＧＦＥＴである。
【背景技術】
【０００２】
ＩＧＦＥＴは、ゲート誘電体層がソースゾーンとドレインゾーンとの間に延在するチャンネルゾーンからゲート電極を電気的に分離している半導体装置である。エンハンスメントモードＩＧＦＥＴにおけるチャンネルゾーンは、ソース及びドレインと夫々のＰＮ接合を形成する、しばしば基板又は基板領域と呼ばれる、ボディー領域の一部である。エンハンスメントモードＩＧＥＦＴにおいて、チャンネルゾーンはソースとドレインとの間の全ての半導体物質から構成されている。ＩＧＥＦＴ動作期間中、電荷担体が上部半導体表面に沿ってのチャンネルゾーン内に誘起されるチャンネルを介してソースからドレインへ移動する。スレッシュホールド電圧は、オン状態及びオフ状態の与えられた定義に対してＩＧＦＥＴがそのオン状態とオフ状態との間でスイッチするゲート対ソース電圧の値である。チャンネル長は、上部半導体表面に沿ってのソースとドレインとの間の距離である。
【０００３】
ＩＧＦＥＴは種々のデジタル及びアナログ機能を達成するために集積回路（ＩＣ）において使用されている。ＩＣの動作能力が数年の間に進化されるに従い、ＩＧＦＥＴは段階的に一層小型化され、最小チャンネル長における段階的な減少となっている。ＩＧＦＥＴに対する古典的なモデルによって規定される態様で動作するＩＧＦＥＴは、しばしば、「長チャンネル」装置として特性付けられる。ＩＧＦＥＴは、そのチャンネル長がＩＧＦＥＴ
の挙動が古典的なＩＧＦＥＴモデルから著しく逸れる程度に減少される場合に、「短チャンネル」装置として記述される。短チャンネル及び長チャンネルの両方のＩＧＦＥＴがＩＣにおいて使用されているが、大規模集積化適用例におけるデジタル機能に対して利用されている大多数のＩＣは、使用可能なリソグラフィ技術で信頼性をもって再現可能な最小のチャンネル長にレイアウトされる。
【０００４】
デプリション（空乏）領域は、ソースとボディ領域との間の接合に沿って延在している。別のデプリション領域は、ドレインとボディ領域との間の接合に沿って延在している。高電界が各デプリション領域内に存在している。或る条件下において、特にチャンネル長が小さい場合に、ドレインデプリション領域はソースデプリション領域へ横方向へ延在し且つ上部半導体表面の下側においてそれと合体する場合がある。この現象は（バルク）パンチスルーと呼ばれる。パンチスルーが発生すると、ＩＧＥＦＴの動作はそのゲート電極で制御することは不可能である。パンチスルーは回避することが必要である。
【０００５】
ＩＧＦＥＴの寸法が減少するに従い、短チャンネル領域での動作を含む、ＩＧＦＥＴの性能を改善するための種々の技術が使用されている。一つの性能改善技術では、ホットキャリア注入を減少させるための２部構成ドレインを具備するＩＧＦＥＴを提供することが関与している。ＩＧＦＥＴは、又、同様の形態とされた２部構成ソースを具備して通常提供されている。
【０００６】
図１は、米国特許第６，５４８，８４２Ｂ１号（Bulucea et al.）に記載されているような従来の長ＮチャンネルＩＧＦＥＴ２０を例示している。ＩＧＦＥＴ２０の上部表面は凹設された電気的に絶縁性のフィールド絶縁領域２２が設けられており、それはＮ型ソース／ドレイン（Ｓ／Ｄ）ゾーン２６及び２８を具備する活性半導体島状部２４を横方向に取囲んでいる。各Ｓ／Ｄゾーン２６又は２８は、非常に高度にドープした主要部２６Ｍ又は２８Ｍと、より軽度にドープしているが尚且つ高度にドープした横方向延長部２６Ｅ又は２８Ｅとから構成されている。
【０００７】
Ｓ／Ｄゾーン２６及び２８は、軽度にドープした下部部分３４と、高度にドープした中間ウエル部分３６と、上部部分３８とからなるＰ型ボディ物質３２のチャンネルゾーン３０によって互いに分離されている。上部ボディ物質部分３８の殆どは中間にドープされているが、部分３８はイオン注入された高度にドープされたハローパケット部分４０及び４２を包含しており、それらは、夫々、Ｓ／Ｄゾーン２６及び２８に沿って延在している。ＩＧＦＥＴ２０は、更に、ゲート誘電体層４４と、その上側に存在するゲート電極４６と、電気的に絶縁性のゲート側壁スペーサ４８及び５０と、金属シリサイド層５２，５４，５６とを包含している。
【０００８】
Ｓ／Ｄゾーン２６及び２８は、概略、互いに鏡像である。ハローポケット部分４０及び４２も、概略、互いに鏡像であり、従って、チャンネルゾーン３０はチャンネルドーパント濃度に関して対称的に長手方向に勾配が付けられている。その結果、ＩＧＦＥＴ２０は対称的な装置である。Ｓ／Ｄゾーン２６又は２８のいずれかがＩＧＦＥＴ動作期間中にソースとして作用し、一方、他方のＳ／Ｄゾーン２８又は２６はドレインとして作用する。このことは、特に、Ｓ／Ｄゾーン２６及び２８が、夫々、或る時間期間中にソース及びドレインとして機能し且つ他の時間期間中に夫々ドレイン及びソースとして機能するデジタル状態に対して適している。
【０００９】
図２は、どのようにして正味のドーパント濃度ＮＮがＩＧＦＥＴ２０に対する長手方向ｘの関数として変化するかを例示している。ＩＧＦＥＴ２０は対称的な装置であるから、図２は、チャンネル中心から始まる半分のプロフィルを示しているに過ぎない。図２中の曲線セグメント２６Ｍ＊、２６Ｅ＊、２８Ｍ＊、２８Ｅ＊、３０＊、４０＊、４２＊は、夫々、領域２６Ｍ、２６Ｅ、２８Ｍ、２８Ｅ、３０、４０、４２の正味のドーパント濃度を表している。点線セグメント４０”又は４２”は、ポケット４０又は４２を形成する過程におけるＳ／Ｄゾーン２６又は２８に対する位置内に導入されるＰ型ドーパントを含む、ハローポケット４０又は４２を形成するＰ型ドーパントの全濃度を表している。
【００１０】
短チャンネル長におけるスレッシュホールド電圧の不所望のロールオフを緩和させることを助けることに加えて、ＩＧＦＥＴ２０におけるハローポケット４０及び４２の存在はチャンネルゾーン３０における正味のＰ型ドーパント濃度を各Ｓ／Ｄゾーン２６又は２８に沿って、特に各横方向延長部２６Ｅ又は２８Ｅに沿って、増加させる。その際にパンチスルーのオンセットは緩和される。何故ならば、ソースとして作用するＳ／Ｄゾーン２６又は２８の接合に沿って延在するデプリション領域のチャンネルゾーン部分の厚さが減少されるからである。
【００１１】
ボディ物質３０は、パンチスルーを更に緩和させるために付加的なドーピング特性が設けられている。米国特許第６，５４８，８４２Ｂ１号に提示されている情報に基づけば、図３ａは、付加的なドーピング特性の結果として主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍを介して延在する垂直線に沿っての深さｙの関数としてどのようにＰ型及びＮ型ドーパントの絶対濃度ＮＴが変化するかを概略的に描写している。図３ａ中の曲線セグメント２６Ｍ”又は２８Ｍ”は主要Ｓ／Ｄ部分２６Ｍまたは２８Ｍを画定するＮ型ドーパントの全濃度を表している。曲線セグメント３４”、３６”、３８”、４０”、４２”は、一緒になって、夫々の領域３４、３６、３８、４０、４２を画定するＰ型ドーパントの全濃度を表している。
【００１２】
該付加的なドーピング特性は、Ｐ型上部ボディ物質部分３８を上部半導体表面の下側０．１μｍを越えるものであるが該上部表面の下側に０．４μｍを越えるものではない深さにおいて最大濃度に到達するＰ型アンチパンチスルー（ＡＰＴ）ドーパントでイオン注入することによって達成される。主要Ｓ／Ｄ部分２６Ｍ及び２８Ｍが該上部表面の下側約０．２μｍに延在する図３ａに示されている状態の場合、Ｐ型ＡＰＴドーパント約０．２μｍの深さにおいて最大濃度に到達している。Ｐ型ＡＰＴドーパントをこの様に位置させることによって、ソースとして作用しているＳ／Ｄゾーン２６又は２８のＰＮ接合に沿って延在するデプリション領域のチャンネルゾーン部分の厚さは、更にパンチスルーを緩和させるために、更に減少されている。
【００１３】
ウエル領域３６は、Ｐ型ＡＰＴドーパントの最大濃度の深さより下側の深さにおいて最大濃度に到達するＰ型ウエルドーパントでＩＧＦＥＴ２０をイオン注入することによって画定される。Ｐ型ウエルドーパントの最大濃度はＰ型ＡＰＴドーパントの最大濃度よりも幾分大きいものであるが、全Ｐ型ドーパントの垂直プロフィルは最大ウエルドーパント濃度の位置から主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍに至るまで比較的平坦である。特に、全Ｐ型ドーパントのＮＴ濃度は、最大ウエルドーパント濃度の位置から主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍに至るまで５倍よりもかなり小さく減少する。
【００１４】
米国特許第６，５４８，８４２Ｂ１号は、主要Ｓ／Ｄ部分２６Ｍ又は２８Ｍを介しての上述した垂直線に沿ってのＰ型ドーパントプロフィルはＡＰＴ及びウエルドーパントの最大濃度の深さの間の深さにおける最大濃度に到達する付加的なＰ型ドーパントを注入することによって更に平坦化させることが可能であることを開示している。この状態は、ＩＧＦＥＴ２０のこの様な変形例に対して図３ｂにおいて例示されており、その場合に、曲線セグメント５８”はこの更なるＰ型ドーパントによって発生される変形を表している。図３ｂにおいて、この更なるＰ型ｍｍドーパントの最大濃度はＡＰＴの最大濃度とウエルドーパントの最大濃度との間に存在している。従って、全Ｐ型ドーパントの濃度ＮＴは最大ウエルドーパント濃度の位置から部分２６Ｍ又は２８Ｍへ移動する間に５倍よりもかなり少なく減少している。
【００１５】
対称的なＩＧＦＥＴ構成は、特にアナログ適用例の場合にそうであるが、装置動作期間中にＩＧＦＥＴを介して一つの方向にのみ電流が流れる状態においては必要なものではない。米国特許第６，５４８，８４２Ｂ１号において更に説明されているように、ハローポケット部分はドレイン側から削除することが可能である。それによりＩＧＦＥＴ２０は図４ａに示されているように長ＮチャンネルＩＧＦＥＴ６０となる。ＩＧＦＥＴ６０は非対称的な装置である。何故ならば、チャンネルゾーン３０は非対称的に長手方向においてドーパントの勾配が付けられているからである。ＩＧＦＥＴ６０におけるＳ／Ｄゾーン２６及び２８は、夫々、ソース及びドレインとして機能する。図４ｂは長チャンネルＩＧＦＥＴ６０に対応する非対称短チャンネルＩＧＦＥＴ７０を例示している。ＩＧＦＥＴ７０において、ソース側ハローポケット４０はドレイン２８の近くに近づく。上部半導体表面に沿っての長手方向距離ｘの関数としての正味のドーパント濃度ＮＮはＩＧＦＥＴ６０及び７０に対して、夫々、図５ａ及び５ｂに示されている。
【００１６】
非対称ＩＧＦＥＴ６０及び７０は対称ＩＧＦＥＴ２０と同じＡＰＴ及びウエル注入を受け取る。ソース２６及びドレイン２８を介して延在する垂直線に沿って、ＩＧＦＥＴ６０及び７０は、点線曲線セグメント６２”がハローパケット４２が存在しないためにドレイン２８を介しての垂直ドーパント分布を表していることを除いて、図３ａに示したドーパント分布を持っている。ＩＧＦＥＴ構成が垂直ドーパントプロフィルを更に平坦化させるために付加的なウエル注入が設けられている場合には、図３ｂはドレイン２８を介してのドーパント濃度を表す曲線セグメント６２”に影響される結果的な垂直ドーパント分布を表している。
【００１７】
米国特許第６，０７８，０８２号及び第６，１２７，７００号（両方共Bulucea）は、非対称チャンネルゾーンであるが、米国特許第６，５４８，８４２Ｂ１号の発明であるＩＧＦＥＴにおいて使用されているものと異なる垂直ドーパント濃度を具備しているＩＧＦＥＴを記載している。非対称チャンネルゾーンを持ったＩＧＦＥＴは、（ａ）Buti et al.、「信頼性及び性能のための非対称ハローソースゴールドドレイン（ＨＳ−ゴールド）深０．５ミクロン未満Ｎ−ＭＯＳＦＥＴデザイン（Asymmetrical Halo Source GOLD drain (HS-GOD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance）」、IEDM Tech. Dig.,
3-6 Dec. 1989, pp.26.2.1-26.2.4、（ｂ）Chai et al.、「ＲＦワイヤレス適用のための勾配付きチャンネルＣＭＯＳ（ＧＣＭＯＳ）及び準自己整合型（ＱＳＡ）ＮＰＮを特徴とする費用効果的な０．２５μｍＬｅｆｆＢｉＣＭＯＳ技術（A Cost-Effective 0.25 μm Leff BiCMOS Technology Featuring Graded-Channel CMOS (GCMOS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications）」、Procs. 2000 Bipolar/BiCMOS Cires. And Tech. Meeting. 24-26 Sep. 2000, pp. 110-113、（ｃ）Cheng et al.、「高速１．０Ｖ未満電源ディープサブミクロンＣＭＯＳ用のチャンネルエンジニアリング（Channel Engineering for High Speed Sub-1.0 V Power Supply Deep Submicron CMOS）」、1999 Symp. VLSI Tech., Dig. Tech. Paps., 14-16 June 1999, pp. 69-70、（ｄ）Deshpande et al.、「システム・オン・チップ適用に対するディープサブミクロンＣＭＯＳ技術におけるアナログ装置デザイン用のチャンネルエンジニアリング（Channel Engineering for Analog Device Design in Deep Submicron CMOS Technolgy for System on Chip Applications）」、IEEE Trans. Elec. Devs., Sep. 2002, pp. 1558-1565、（ｅ）Hirokii、「非対称チャンネルプロフィルを具備する高性能０．１μｍＭＯＳＦＥＴ（A High Performance 0.1 μm MOSFET with Asymmetric Channel Profile）」、IEDM Tech. Dig., Dec. 1995, p. 17.7.1-17.7.4、（ｆ）Lamey et al.、「ワイヤレス適用のためのＲＦ勾配付きチャンネルＣＭＯＳプロセスの製造能力の改善（Improving Manufacturability of an RF Graded Channel CMOS Process for Wireless Applications）」、SPIE Conf. Microelec. Dev. Tech. II, Sep. 1998, pp. 147-155、（ｇ）Ma et al.、「高性能低電圧ＤＳＰ適用のための勾配付きチャンネルＭＯＳＦＥＴ（ＧＣＭＯＳＦＥＴ）（Graded-Channel MOSFET (GCMOSFET) for High Performance, Low Voltage DSP Applications）」、IEEE Trans. VLSI SYSTs. Dig., Dec. 1997, pp. 352-358、（ｈ）Matsuki et al.、「０．２５ミクロン未満ＭＯＳＦＥＴ用横方向ドープ型チャンネル（ＬＤＣ）構造（Laterally-Doped Channel (LDC) Structure for Sub-Quarter Micron MOSFETs）」、191 Symp. VLSI Tech., Dig. Tech. Paps., 28-30 May 1991, pp. 113-114、及び（ｉ）Su et al.、「混合アナログ／デジタル適用のための高性能スケーラブルサブミクロンＭＯＳＦＥＴ（A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications）」、IEDM Tech. Dig., Dec. 1991, pp. 367-370、等のその他の従来技術文献においても検討されている。
【００１８】
「混合信号」という用語は、デジタルとアナログの両方の回路ブロックを含むＩＣのことを言及している。デジタル回路は、典型的に、与えられた電流リーク仕様において最大の潜在的デジタル速度を得るために最も精力的にスケールしたＮチャンネル及びＰチャンネルＩＧＦＥＴを使用する。
【００１９】
アナログ回路は、デジタルＩＧＦＥＴよりも異なる性能条件に露呈されるＩＧＦＥＴ及び／又はバイポーラトランジスタを利用する。アナログＩＧＦＥＴに対する要求は、通常、高い線形電圧利得、高周波数においての良好な小信号及び大信号周波数応答、良好なパラメータマッチング、低い入力ノイズ、能動的及び受動的コンポーネントに対する良好に制御された電気的パラメータ、及び減少された寄生効果、特に減少された寄生容量、を包含している。アナログ及びデジタルのブロックに対して同じトランジスタを使用することが経済的には魅力があるが、そうすることは、典型的に、弱体化したアナログ性能となる。アナログＩＧＦＥＴ性能に課される多くの要求はデジタルスケーリングの結果と矛盾する。
【００２０】
より詳細には、アナログＩＧＦＥＴの電気的パラメータは、デジタルブロックにおけるＩＧＦＥＴよりも一層厳格な仕様にさらされる。増幅器として仕様されるアナログＩＧＦＥＴにおいては、ＩＧＦＥＴの出力抵抗はその本来備わっている利得を最大とさせるために最大化させることが必要である。その出力抵抗は、又、アナログＩＧＦＥＴの高周波数性能を設定する場合に重要である。対照的に、その出力抵抗はデジタル回路においてはそれほど重要なものではない。デジタル回路における出力抵抗の減少させた値は、デジタル回路がその論理状態、例えば、論理「０」及び論理「１」、を区別することが可能である限り、より高い電流駆動及びその結果のより高いデジタルスイッチング速度と交換に容認することが可能である。
【００２１】
アナログトランジスタを通過する電気信号の形状は回路性能にとって臨界的であり且つ、通常、合理的に可能な限り高調波歪及びノイズが無いように維持されねばならない。高調波歪はトランジスタ利得及びトランジスタ容量の非線形性によって主に発生される。従って、アナログトランジスタに関する線形性の要求は非常に高い。ＰＮ接合における寄生容量は、アナログブロックにおいて緩和させることを必要とする本来的な電圧非線形性を有している。逆に、信号線形性は、通常、デジタル回路においては二次的な重要性のものである。
【００２２】
アナログ増幅器において使用されるＩＧＦＥＴの小信号アナログ速度性能は、小信号周波数限界において決定され且つ小信号利得及びソース及びドレイン用のＰＮ接合に沿っての寄生容量が関与する。アナログ増幅器ＩＧＦＥＴの大信号アナログ速度性能は、同様に、大信号周波数限界において決定され且つＩＧＦＥＴ特性の非線形性が関与する。
【００２３】
論理ゲートのデジタル速度は、トランジスタ／負荷結合の大信号スイッチング時間によって定義され、その場合に、駆動電流及び出力容量が関与する。従って、アナログ速度性能はデジタル速度性能とは異なって決定される。アナログ及びデジタル速度に対する最適化は異なる場合があり、異なるトランジスタパラメータ要件となる場合がある。
【００２４】
デジタル回路ブロックは、支配的に、製造することが可能な最小のＩＧＦＥＴを使用する。結果的に得られる寸法の広がりは本質的に大きいので、デジタル回路におけるパラメータマッチングはしばしば比較的拙い。対照的に、必要な性能を得るためにアナログ回路においては良好なパラメータマッチングが通常必要とされる。このことは、典型的に、ソース対ドレイン遅延を出来る限り低いものとするためにアナログＩＧＦＥＴを出来るだけ短くさせるという条件の下で、アナログトランジスタをデジタルＩＧＦＥＴよりも一層大きな寸法で製造することを必要とする。
【００２５】
前述した検討事項に鑑み、良好なアナログ特性を具備するＩＧＦＥＴを提供する半導体アーキテクチャを有することが望ましい。アナログＩＧＦＥＴは、高い本来的な利得、高い出力抵抗、寄生容量を減少させた、特にソース及びドレイン接合に沿っての寄生容量を減少させた、高い小信号速度を有するべきである。そのアーキテクチャが高性能デジタルＩＧＦＥＴを与えることが可能であることが望ましい。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】米国特許第６，５４８，８４２号
【特許文献２】米国特許第６，０７８，０８２号
【特許文献３】米国特許第６，１２７，７００号
【非特許文献】
【００２７】
【非特許文献１】Buti et al.、「信頼性及び性能のための非対称ハローソースゴールドドレイン（ＨＳ−ゴールド）深０．５ミクロン未満Ｎ−ＭＯＳＦＥＴデザイン（Asymmetrical Halo Source GOLD drain (HS-GOD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance）」、IEDM Tech. Dig.,3-6 Dec. 1989, pp.26.2.1-26.2.4、
【非特許文献２】Chai et al.、「ＲＦワイヤレス適用のための勾配付きチャンネルＣＭＯＳ（ＧＣＭＯＳ）及び準自己整合型（ＱＳＡ）ＮＰＮを特徴とする費用効果的な０．２５μｍＬｅｆｆＢｉＣＭＯＳ技術（A Cost-Effective 0.25 μm Leff BiCMOS Technology Featuring Graded-Channel CMOS (GCMOS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications）」、Procs. 2000 Bipolar/BiCMOS Cires. And Tech. Meeting. 24-26 Sep. 2000, pp. 110-113、
【非特許文献３】Cheng et al.、「高速１．０Ｖ未満電源ディープサブミクロンＣＭＯＳ用のチャンネルエンジニアリング（Channel Engineering for High Speed Sub-1.0 V Power Supply Deep Submicron CMOS）」、1999 Symp. VLSI Tech., Dig. Tech. Paps., 14-16 June 1999, pp. 69-70、
【非特許文献４】Deshpande et al.、「システム・オン・チップ適用に対するディープサブミクロンＣＭＯＳ技術におけるアナログ装置デザイン用のチャンネルエンジニアリング（Channel Engineering for Analog Device Design in Deep Submicron CMOS Technolgy for System on Chip Applications）」、IEEE Trans. Elec. Devs., Sep. 2002, pp. 1558-1565、
【非特許文献５】Hirokii、「非対称チャンネルプロフィルを具備する高性能０．１μｍＭＯＳＦＥＴ（A High Performance 0.1 μm MOSFET with Asymmetric Channel Profile）」、IEDM Tech. Dig., Dec. 1995, p. 17.7.1-17.7.4、
【非特許文献６】Lamey et al.、「ワイヤレス適用のためのＲＦ勾配付きチャンネルＣＭＯＳプロセスの製造能力の改善（Improving Manufacturability of an RF Graded Channel CMOS Process for Wireless Applications）」、SPIE Conf. Microelec. Dev. Tech. II, Sep. 1998, pp. 147-155、
【非特許文献７】Ma et al.、「高性能低電圧ＤＳＰ適用のための勾配付きチャンネルＭＯＳＦＥＴ（ＧＣＭＯＳＦＥＴ）（Graded-Channel MOSFET (GCMOSFET) for High Performance, Low Voltage DSP Applications）」、IEEE Trans. VLSI SYSTs. Dig., Dec. 1997, pp. 352-358、
【非特許文献８】Matsuki et al.、「０．２５ミクロン未満ＭＯＳＦＥＴ用横方向ドープ型チャンネル（ＬＤＣ）構造（Laterally-Doped Channel (LDC) Structure for Sub-Quarter Micron MOSFETs）」、191 Symp. VLSI Tech., Dig. Tech. Paps., 28-30 May 1991, pp. 113-114、
【非特許文献９】Su et al.、「混合アナログ／デジタル適用のための高性能スケーラブルサブミクロンＭＯＳＦＥＴ（A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications）」、IEDM Tech. Dig., Dec. 1991, pp. 367-370、
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明は、この様なアーキテクチャを提供する。本発明によれば、半導体構成体は、ソース／ドレイン境界を形成するＰＮ接合の内の少なくとも１つに沿って比較的低い寄生容量を持っている主たるＩＧＦＥＴを包含している。デジタル適用例において使用可能であるが、該主たるＩＧＦＥＴは、特に、アナログ適用例に適しており且つ優れたアナログ性能を達成することが可能なものである。
【課題を解決するための手段】
【００２９】
本発明の半導体構成体は、該主たるＩＧＦＥＴと同様な形態とされているが、反対極性である付加的なＩＧＦＥＴを包含することが可能である。これら２つのＩＧＦＥＴは、それにより、アナログ回路に対して特に有用である相補的ＩＧＦＥＴアーキテクチャを形成する。本半導体構成体は、又、１個の更なるＩＧＦＥＴ、又は２個の更なる反対極性のＩＧＦＥＴを包含することが可能であり、それは特にデジタル回路に適している。全体的なアーキテクチャを混合信号ＩＣにおいて使用することが可能である。
【００３０】
主たるＩＧＦＥＴに戻ると、それは、チャンネルゾーンと、一対のソース／ドレイン（Ｓ／Ｄ）ゾーンと、該チャンネルゾーンの上側に存在するゲート誘電体層と、該チャンネルゾーンの上方において該ゲート誘電体層の上側に存在するゲート電極とを包含している。該主たるＩＧＦＥＴは、第１導電型であるように第１導電型の半導体ドーパントでドープしたボディ物質を持った半導体ボディから形成される。該チャンネルゾーンは該ボディ物質の一部であり、従って第１導電型である。該Ｓ／Ｄゾーンは該半導体ボディ内においてその上部表面に沿って位置されており且つ該チャンネルゾーンによって横方向に離隔されている。各Ｓ／Ｄゾーンは該ボディ物質とＰＮ接合を形成するために該第１導電型とは反対の第２導電型である。該ボディ物質は該Ｓ／Ｄゾーン下側で横方向に延在している。
【００３１】
重要なことであるが、該ボディ物質内の第１導電型のドーパントは、該Ｓ／Ｄゾーンの内の特定した一つのＳ／Ｄゾーンより該上部半導体表面の下側の１０倍を越えて一層深いものではなく、好適には５倍を越えて一層深いものではない下側に存在するボディ物質位置から該特定した一つのＳ／Ｄゾーンへ上方へ移動する場合に、少なくとも１０倍、好適には少なくとも２０倍だけ減少する濃度を有している。別の言い方をすれば、該ボディ物質内の第１導電型のドーパントの濃度は、該特定したＳ／ＤゾーンからそのＳ／Ｄゾーンより該上部半導体表面の下側で１０倍を越えて一層深いものではなく、好適には５倍を越えて一層深いものではないボディ物質位置へ下方へ移動する場合に少なくとも１０倍、好適には少なくとも２０倍増加する。この基板ボディ物質位置は、通常、該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側に存在している。該ボディ物質にこの「ハイポアブラプト（hypoabrupt）」なドーパント濃度を与えることによって、該ボディ物質と該特定したＳ／Ｄゾーンとの間のＰＮ接合に沿っての寄生容量は比較的低い。従って、該主たるＩＧＦＥＴは高いアナログ性能を達成することが可能である。
【００３２】
該主たるＩＧＦＥＴは、通常、チャンネルゾーンが非対称的に長手方向にドーパント勾配が付けられているという点において非対称的装置である。特に、該ボディ物質内の第１導電型のドーパントの濃度は、該チャンネルゾーンが該上部半導体表面に沿っての該特定したＳ／Ｄゾーンと合流する箇所において、該チャンネルゾーンが該上部表面に沿っての該Ｓ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも一層低い。従って、該特定したＳ／Ｄゾーンは、通常、ＩＧＦＥＴ動作期間中にドレインを構成し、一方、該残りのＳ／Ｄゾーンはソースを構成する。該ボディ物質内の第１導電型のドーパントの濃度は、該チャンネルゾーンが該上部表面に沿って該ドレインを合流する箇所において、該チャンネルゾーンが該上部表面に沿って該ソースと合流する箇所におけるよりも、通常、少なくとも１０倍一層低く、好適には少なくとも２０倍一層低い。別の言い方をすると、該ボディ物質内の第１導電型のドーパントの濃度は、該チャンネルゾーンが該上部表面に沿って該ソースと合流する箇所において、該チャンネルゾーンが該上部表面に沿って該ドレインと合流する箇所よりも、通常、少なくとも１０倍一層高く、好適には少なくとも２０倍一層高い。
【００３３】
該チャンネルゾーンのソース側に沿ってのこの高いドーパント濃度は、該ソースを該ドレインにおける比較的高い電界から遮蔽する。何故ならば、該ドレインからの電界線は、該ソース近くのチャンネルゾーン内に位置しているイオン化されたドーパント原子上で終端しており、それらは、該ソースに沿ってデプリション領域内のイオン化されたドーパント原子上で終端し且つ該ソースから来る多数電荷担体に対する電位障壁の絶対値を不利益に低下させるのではなく、該ソース近くに一層高いチャンネルゾーンドーパント濃度を与えている。このことはパンチスルーを緩和させる。上述した該特定したＳ／Ｄゾーン、即ちここではドレイン、下側のハイポアプラプトな垂直ドーパントプロフィルとソース側における増加されたチャンネルゾーンドーパント濃度の組み合わせが、パンチスルー障害無しでの高いアナログ性能を達成することを可能としている。
【００３４】
該特定したＳ／Ｄゾーン下側のハイポアブラプト垂直ドーパントプロフィルは多様な態様で実現することが可能である。１実現例においては、該ボディ物質内の第１導電型のドーパントの濃度は、該特定したＳ／Ｄゾーンの下にある前述した基板ボディ物質位置において局所的最大に到達する。次いで、該ボディ物質内の第１導電型のドーパントの濃度は、典型的に、このボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移動する場合に段階的に減少する。
【００３５】
本発明に基づいて該主たるＩＧＦＥＴの前述の実現例を製造する場合に、第１導電型の半導体ウエルドーパントを、第１導電型のウエル部分を画定するために、該半導体ボディ内に、典型的にはイオン注入によって、導入させる。ウエルドーピングステップを実施する場合にイオン注入を使用することは、前述した基板ボディ物質位置において該ウエルドーパントがその最大濃度に到達することを可能とさせる。チャンネルゾーンであることが意図されている半導体物質の上方で且つそれからゲート誘電体物質によって離隔されてゲート電極が設けられる。第２導電型の半導体ソース／ドレインドーパントが該半導体ボディ内に導入されてＳ／Ｄゾーンを形成する。
【００３６】
該主たるＩＧＦＥＴの前述した実現例の製造を完了するために付加的な処理が実施される。該ウエルドーピングステップ及び付加的な処理は、該特定したＳ／Ｄ領域下側の垂直ドーパントプロフィルがハイポアブラプトとさせる条件において行われる。特に、該ウエルドーパントの濃度は、前述した表面下のボディ物質位置から該特定したＳ／Ｄゾーンへ移動する場合に少なくとも１０倍減少する。
【００３７】
該ボディ物質は、少なくともＩＧＦＥＴ製造の終わりにおいて、第１導電型のものである。ＩＧＦＥＴ製造の終わりにおいて該ボディ物質及び該Ｓ／Ｄゾーンを構成する半導体物質は、初期的には、第２導電型のものであっても良い。そうである場合には、該ウエルドーピングステップが、この物質の下部部分を第１導電型へ変換させる。製造プロセスの一つのバージョンにおいては、第１導電型の半導体ドーパントとの補償的ドーピングを実施してこの物質の残りの上部部分を第１導電型へ変換させる。製造プロセスの別のバージョンにおいては、該ウエルドーパントの一部が該付加的な処理期間中にこの物質の上部部分内に上方へ拡散し、第１導電型へ変換されるべきウエルドーピングステップの後においては、この物質の上部部分の実質的に全てを第１又は第２導電型のその他のドーピングによって著しく影響されないようにさせる。
【００３８】
主たるＩＧＦＥＴの別の実現例におけるボディ物質内の第１導電型のドーパント濃度は、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移動する場合に実質的に階段的減少を経験する。例えば、該ボディ物質は、表面下（埋設された）ボディ物質部分と、該上部半導体表面へ延在し且つ該Ｓ／Ｄゾーンを包含している直接的に上側に存在する表面に隣接したボディ物質部分とを包含している場合がある。該表面下ボディ物質部分は、該Ｓ／Ｄゾーンの下側に存在しており、且つ、その最も近い箇所において、該Ｓ／Ｄゾーンよりも該上部半導体表面の下側に１０倍を越えて一層深いものではなく、好適には５倍を越えて一層深いものではない。該表面下ボディ物質部分は、例えば、ほぼ一様にドープさせることが可能である。従って、該ボディ物質内の第１導電型のドーパントの濃度は、該表面下ボディ物質部分から該表面隣接ボディ物質部分へ横断する場合に、通常、少なくとも１０倍だけ階段的減少を経験し、且つ、該表面隣接ボディ物質部分を介して該特定したＳ／Ｄゾーンへ更に上方へ移動する場合に、該表面下ボディ物質部分におけるよりも少なくとも１０倍一層低いままである。
【００３９】
要するに、本発明は、特にアナログ回路に適したＩＧＦＥＴ，又は一対の反対極性のＩＧＦＥＴを具備する半導体アーキテクチャを提供している。本アーキテクチャは、１個の更なるＩＧＦＥＴ又は一対の反対極性の更なるＩＧＥＦＴを包含することが可能であり、それは特にデジタル回路に適している。その結果得られるアーキテクチャは混合信号的用例を非常に良く取り扱うことが可能である。従って、本発明は従来技術を超えた実質的な進化を提供している。
【図面の簡単な説明】
【００４０】
【図１】従来技術の対称的な長いＮチャンネルＩＧＦＥＴの正面断面図。
【図２】図１のＩＧＦＥＴに対するチャンネル中心からの長手方向距離の関数としての上部半導体表面に沿っての正味のドーパント濃度のグラフ。
【図３ａ】図１，４ａ，４ｂのＩＧＦＥＴに対する２つの夫々の異なるウエルドーピング条件におけるソース／ドレインゾーンを介しての垂直線に沿った深さの関数としての絶対ドーパント濃度のグラフ。
【図３ｂ】図１，４ａ，４ｂのＩＧＦＥＴに対する２つの夫々の異なるウエルドーピング条件におけるソース／ドレインゾーンを介しての垂直線に沿った深さの関数としての絶対ドーパント濃度のグラフ。
【図４ａ】従来技術の非対称的な長いＮチャンネルのＩＧＦＥＴの正面断面図。
【図４ｂ】従来技術の非対称的な短いＮチャンネルのＩＧＦＥＴの正面断面図。
【図５ａ】図４ａのＩＧＦＥＴに対するチャンネル中心からの長手方向距離の関数としての上部半導体表面に沿っての正味のドーパント濃度のグラフ。
【図５ｂ】図４ｂのＩＧＦＥＴに対するチャンネル中心からの長手方向距離の関数としての上部半導体表面に沿っての正味のドーパント濃度のグラフ。
【図６】直接下側に存在する半導体物質として同じ導電型の半導体ウエル部分を有するように本発明に従う形態とされた非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図７ａ】図６、１８ａ、６８ａ、又は６８ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図７ｂ】図６、１８ａ、６８ａ、又は６８ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図７ｃ】図６、１８ａ、６８ａ、又は６８ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図８ａ】図６、１１、又は１３のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図８ｂ】図６、１１、又は１３のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図８ｃ】図６、１１、又は１３のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図９ａ】図６、１１、１３、又は１５のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図９ｂ】図６、１１、１３、又は１５のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図９ｃ】図６、１１、１３、又は１５のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図１０ａ】図６，１１，１３，１８ａ、又は１８ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図１０ｂ】図６，１１，１３，１８ａ、又は１８ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図１０ｃ】図６，１１，１３，１８ａ、又は１８ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図１１】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた非対称短ＮチャンネルＩＧＦＥＴの正面断面図。
【図１２ａ】図１１のＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図１２ｂ】図１１のＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図１２ｃ】図１１のＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図１３】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた別の非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図１４ａ】図１３、１５、１８ｂ、又は１８ｃのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図１４ｂ】図１３、１５、１８ｂ、又は１８ｃのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図１４ｃ】図１３、１５、１８ｂ、又は１８ｃのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図１５】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた更なる非対称長ＮチャンネルＩＧＥＦＴの正面断面図。
【図１６ａ】図１５のＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図１６ｂ】図１５のＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図１６ｃ】図１５のＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図１７ａ】図１５又は１８ｃのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図１７ｂ】図１５又は１８ｃのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図１７ｃ】図１５又は１８ｃのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図１８ａ】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた長ＮチャンネルＩＧＦＥＴの正面断面図。
【図１８ｂ】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた長ＮチャンネルＩＧＦＥＴの正面断面図。
【図１８ｃ】直接下にある半導体物質と同じ導電型の半導体ウエル部分を有するために本発明に基づく形態とされた長ＮチャンネルＩＧＦＥＴの正面断面図。
【図１９ａ】図１８ａ又は１８ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図１９ｂ】図１８ａ又は１８ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図１９ｃ】図１８ａ又は１８ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図２０ａ】図１８ｃのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図２０ｂ】図１８ｃのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図２０ｃ】図１８ｃのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図２１】直接下にある半導体物質に対して反対の導電型の半導体ウエル部分を有するために本発明に基づく形態とされた非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図２２ａ】図２１又は２７ａのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図２２ｂ】図２１又は２７ａのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図２２ｃ】図２１又は２７ａのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図２３ａ】図２１又は２５のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図２３ｂ】図２１又は２５のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図２３ｃ】図２１又は２５のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図２４ａ】図２１、２５、２７ａ、又は２７ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図２４ｂ】図２１、２５、２７ａ、又は２７ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図２４ｃ】図２１、２５、２７ａ、又は２７ｂのＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図２５】直接下にある半導体物質に対して反対の導電型の半導体ウエル部分を有するために本発明に基づく形態とされた別の非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図２６ａ】図２５又は２７ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図２６ｂ】図２５又は２７ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図２６ｃ】図２５又は２７ｂのＩＧＦＥＴに対する上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図２７ａ】直接下にある半導体物質に対して反対の導電型の半導体ウエル部分を有するために本発明に基づく形態とされた長ＮチャンネルＩＧＦＥＴの正面断面図。
【図２７ｂ】直接下にある半導体物質に対して反対の導電型の半導体ウエル部分を有するために本発明に基づく形態とされた長ＮチャンネルＩＧＦＥＴの正面断面図。
【図２８ａ】図２７ａ又は２７ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図２８ｂ】図２７ａ又は２７ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図２８ｃ】図２７ａ又は２７ｂのＩＧＦＥＴのソースを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図２９−１】本発明に基づく形態とされた相補的ＩＧＦＥＴ半導体構成体の２つの部分の正面断面図。
【図２９−２】本発明に基づく形態とされた相補的ＩＧＦＥＴ半導体構成体の２つの部分の正面断面図。
【図３０−１】本発明に基づく形態とされた別の相補的ＩＧＦＥＴ半導体構成体の２つの部分の正面断面図。
【図３０−２】本発明に基づく形態とされた別の相補的ＩＧＦＥＴ半導体構成体の２つの部分の正面断面図。
【図３１ａ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図（尚、図３１ａ−３１ｏは図２９−１及び２９−２の両方において例示されている構造部分に適用され、図３１ｐ−１−３１ｒ−１は図２９−１の構造部分に通じる更なる段階を表しており、図３１ｐ−２−３１ｒ−２は図２９−２の構造部分に通じる更なる段階を表している）。
【図３１ｂ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｃ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｄ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｅ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｆ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｇ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｈ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｉ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｊ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｋ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｌ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｍ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｎ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｏ】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｐ−１】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｐ−２】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｑ−１】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｑ−２】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｒ−１】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３１ｒ−２】図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体を製造する１段階を表している正面断面図。
【図３２ａ】図３２ａとして繰り返されている図３１ｄの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合図３１ｅの段階に対しての、本発明に基づく、変形例の１段階を表している正面断面図。
【図３２ｂ】図３２ａとして繰り返される図３１ｄの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合図３１ｅの段階に対しての、本発明に基づく、変形例の１段階を表している正面断面図。
【図３２ｃ】図３２ａとして繰り返される図３１ｄの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合図３１ｅの段階に対しての、本発明に基づく、変形例の１段階を表している正面断面図。
【図３３ａ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３３ｂ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３３ｃ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３３ｄ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３３ｅ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３３ｆ】図３３ａとして繰り返されている図３１ｂの構造で開始される図２９−１及び２９−２の相補的ＩＧＦＥＴ半導体構成体の変形例を製造する場合における図３１ｃ−３１ｆの段階に対しての、本発明に基づく、別の変形例の１段階を表している正面断面図。
【図３４】直接下にある半導体物質に対して反対の導電型の半導体ウエル部分を有するために本発明に基づく形態とされ且つ初期的に画定された如くに該ウエル部分上方の半導体物質内への補償的Ｎ型ドーパント注入を使用すること無しに本発明に基づいて製造された非対称長ＰチャンネルＩＧＦＥＴの正面断面図（図３２ａ−３２ｃ又は図３３ａ−３３ｆの代替的段階を使用して図３１ａ−３１ｏ、３１ｐ−１−３１ｒ−１、及び３１ｐ−２−３１ｒ−２のプロセスに基づいて製造される非対称ＰチャンネルＩＧＦＥＴは図３４のＰチャンネルＩＧＦＥＴの実現例である。）
【図３５ａ】図３４のＩＧＦＥＴに対して上部半導体表面に沿っての長手方向距離の関数としての個別的ドーパント濃度のグラフ。
【図３５ｂ】図３４のＩＧＦＥＴに対して上部半導体表面に沿っての長手方向距離の関数としての絶対的ドーパント濃度のグラフ。
【図３５ｃ】図３４のＩＧＦＥＴに対して上部半導体表面に沿っての長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図３６ａ】図３４のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図３６ｂ】図３４のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図３６ｃ】図３４のＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図３７ａ】図３４のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図３７ｂ】図３４のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図３７ｃ】図３４のＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図３８ａ】図３４のＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図３８ｂ】図３４のＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図３８ｃ】図３４のＩＧＦＥＴのドレインを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図３９】本発明に基づく形態とした非対称的短ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対する深さ及び長手方向距離の関数としての正味ドーパント濃度の三次元グラフ。
【図４０】参照対称的短ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対する深さ及び長手方向距離の関数としての正味ドーパント濃度の三次元グラフ。
【図４１】図３９のコンピュータシミュレーションしたＩＧＦＥＴに対するソース位置から深さ及び長手方向距離の関数としてのドーパント輪郭を示したグラフ。
【図４２】図４０のコンピュータシミュレーションしたＩＧＦＥＴに対するソース位置から深さ及び長手方向距離の関数としてのドーパント輪郭を示したグラフ。
【図４３】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するソース位置からの長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図４４ａ】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するソース及びドレインを介しての一対の垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図４４ｂ】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するソース及びドレインを介しての一対の垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図４５ａ】図３９のコンピュータシミュレーションしたＩＧＦＥＴに対するスレッシュホールド及び飽和条件においてのゲート対ソース電圧の関数としてのリニアル（lineal）トランスコンダクタンス及びリニアル（lineal）ドレイン電流のグラフ。
【図４５ｂ】図４０のコンピュータシミュレーションしたＩＧＦＥＴに対するスレッシュホールド及び飽和条件においてのゲート対ソース電圧の関数としてのリニアル（lineal）トランスコンダクタンス及びリニアル（lineal）ドレイン電流のグラフ。
【図４６ａ】図３９の本発明の短チャンネルＩＧＦＥＴに概略対応する本発明の非対称長ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対するスレッシュホールド及び飽和条件においてのゲート対ソース電圧の関数としてのリニアルトランスコンダクタンス及びリニアルドレイン電流のグラフ。
【図４６ｂ】図４０の参照短チャンネルＩＧＦＥＴに概略対応する参照対称長ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対するスレッシュホールド及び飽和条件においてのゲート対ソース電圧の関数としてのリニアルトランスコンダクタンス及びリニアルドレイン電流のグラフ。
【図４７】（ｉ）図３９の本発明のＩＧＦＥＴと、（ｉｉ）図４０の参照ＩＧＦＥＴと，（ｉｉｉ）アンチパンチスルー注入を欠如した更なる参照対称短ＮチャンネルＩＧＦＥＴとの夫々のコンピュータシミュレーションに対するゲート対ソース電圧の関数としてのリニアルドレイン電流密度のグラフ。
【図４８】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するドレイン対ソース電圧としてのリニアルドレイン電流のグラフ。
【図４９】ＮチャンネルＩＧＦＥＴ及び関連する寄生容量の回路図。
【図５０】図４９のＮチャンネルＩＧＦＥＴ及び関連する寄生容量の小信号モデルの回路図。
【図５１ａ】コモンソース形態とされた単一ＩＧＦＥＴ増幅器の回路図。
【図５１ｂ】コモンゲート形態とされた単一ＩＧＦＥＴ増幅器の回路図。
【図５１ｃ】コモンドレイン形態とされた単一ＩＧＦＥＴ増幅器の回路図。
【図５２】コモンソース短絡出力形態形態とされた単一ＩＧＦＥＴ増幅器の回路図。
【図５３】図５２の増幅器の小信号モデルの回路図。
【図５４】３つの異なるＰ型ドーパント分布のモデルに対するＰＮ接合からの距離の関数としての正味ドーパント濃度のグラフ。
【図５５】図５４の３つのドーパント分布のモデルに対する逆電圧の関数としてのデプリション層容量のグラフ。
【図５６】一層軽度にドープした側がドーパント濃度における階段状変化を経験するプロフィルを持っている接合コンデンサのモデルに対するＰＮ接合からの距離の関数としての正味ボディドーパント濃度のグラフ。
【図５７】図５６においてモデル化されている接合コンデンサに対する逆電圧の関数としてのエリアル（areal）接合コンデンサのグラフ。
【図５８ａ】本発明に基づく形態とされた非対称短ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対するチャンネル中心からの深さ及び長手方向距離の関数としてのドーパント輪郭の複合正面断面図／グラフ。
【図５８ｂ】本発明に基づく形態とされた非対称長ＮチャンネルＩＧＦＥＴのコンピュータシミュレーションに対するチャンネル中心からの深さ及び長手方向距離の関数としてのドーパント輪郭の複合正面断面図／グラフ。
【図５９】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するドレイン対ボディ電圧の関数としてのリニアルドレイン対ボディ容量のグラフ。
【図６０】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴに対するソース対ボディ電圧の関数としてのリニアルソース対ボディ容量のグラフ。
【図６１】図３９及び４０のコンピュータシミュレーションしたＩＧＦＥＴ及び図６３の更なる本発明のＩＧＦＥＴに対するリニアルドレイン電流の関数としてのカットオフ周波数のグラフ。
【図６２】（ｉ）図３９の本発明の短チャンネルＩＧＦＥＴに対応する本発明の非対称長ＮチャンネルＩＧＦＥＴ、（ｉｉ）図４０の参照短チャンネルＩＧＦＥＴに対応する参照対称長ＮチャンネルＩＧＦＥＴ、及び（ｉｉｉ）図６３の更なる本発明の短チャンネルＩＧＦＥＴに対応する更なる本発明の非対称長ＮチャンネルＩＧＦＥＴ、のコンピュータシミュレーションに対するリニアルドレイン電流の関数としてのカットオフ周波数のグラフ。
【図６３】本発明に基づく形態とされた別のコンピュータシミュレーションした非対称短ＮチャンネルＩＧＦＥＴの正面断面図。
【図６４】図３９及び６３のコンピュータシミュレーションしたＩＧＦＥＴに対するソース位置からの長手方向距離の関数としての正味ドーパント濃度のグラフ。
【図６５】（ｉ）本発明に基づく形態とされた非対称ＮチャンネルＩＧＦＥＴ、（ｉｉ）各ソース／ドレインゾーンに沿ってハローポケット部分を持っている参照対称ＮチャンネルＩＧＦＥＴ，及び（ｉｉｉ）各ソース／ドレインゾーンに沿ってハローポケットを欠如している参照対称ＮチャンネルＩＧＦＥＴ、に対するチャンネル長の関数としてのスレッシュホールド電圧のグラフ。
【図６６】本発明に基づく形態とされた付加的な相補的ＩＧＦＥＴ半導体構成体の正面断面図。
【図６７】（ｉ）本発明に基づく形態とされた２個の非対称ＮチャンネルＩＧＦＥＴ、及び（ｉｉ）参照対称ＮチャンネルＩＧＦＥＴに対する深さの関数としての絶対的ドーパント濃度のグラフ。
【図６８ａ】本発明に基づく形態とされた更なる非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図６８ｂ】本発明に基づく形態とされた更なる非対称長ＮチャンネルＩＧＦＥＴの正面断面図。
【図６９ａ】図６８ａ又は６８ｂのＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図６９ｂ】図６８ａ又は６８ｂのＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図６９ｃ】図６８ａ又は６８ｂのＩＧＦＥＴのソースを介しての垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図７０ａ】図６８ａ又は６８ｂのＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さ関数としての個別的ドーパント濃度のグラフ。
【図７０ｂ】図６８ａ又は６８ｂのＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さ関数としての絶対的ドーパント濃度のグラフ。
【図７０ｃ】図６８ａ又は６８ｂのＩＧＦＥＴのチャンネルゾーンを介しての一対の垂直線に沿っての深さ関数としての正味ドーパント濃度のグラフ。
【図７１ａ】図６８ａ又は６８ｂのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての個別的ドーパント濃度のグラフ。
【図７１ｂ】図６８ａ又は６８ｂのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての絶対的ドーパント濃度のグラフ。
【図７１ｃ】図６８ａ又は６８ｂのＩＧＦＥＴのドレインを介して延在する垂直線に沿っての深さの関数としての正味ドーパント濃度のグラフ。
【図７２ａ】本発明に基づく形態とされた付加的な相補的ＩＧＦＥＴ半導体構成体の正面断面図。
【図７２ｂ】本発明に基づく形態とされた付加的な相補的ＩＧＦＥＴ半導体構成体の正面断面図。
【図７２ｃ】本発明に基づく形態とされた付加的な相補的ＩＧＦＥＴ半導体構成体の正面断面図。
【図７２ｄ】本発明に基づく形態とされた付加的な相補的ＩＧＦＥＴ半導体構成体の正面断面図。
【００４１】
同一の、又は非常に類似した、一つ又はそれ以上の品目を表すために図面中において且つ好適実施例の説明中において類似した参照記号が使用されている。グラフを含む図面中においてプライム（´）、ダブルプライム（´´）、アステリスク（＊）、及びシャープ（＃）符号をもった参照記号の数字部分は、夫々、その他の図面における同様の番号がつけられた領域又はゾーンを表している。半導体ウエルドーパントが与えられているＩＧＦＥＴの断面図における「Ｘｓ」は、そのウエルドーパントの最大濃度の位置を表している。図１３、１５、１８ｂ、１８ｃ、２５、２７ｂ、及び３４のＩＧＦＥＴのゲート電極の側部に沿って、これらのＩＧＦＥＴがどのように製造されるかに依存して、電気的に絶縁性のスペーサ（不図示）を位置させることが可能である。
【００４２】
ドーパント分布のグラフにおいて、「個別的」ドーパント濃度は、各別個に導入されたＮ型ドーパントと各別個に導入されたＰ型ドーパントとの個々の濃度を意味しており、一方、「絶対的」ドーパント濃度は、全Ｎ型ドーパント濃度及び全Ｐ型ドーパント濃度を意味している。ドーパント分布グラフにおける「正味」ドーパント濃度は、絶対的（又は全）Ｎ型ドーパント濃度と絶対的（又は全）Ｐ型ドーパント濃度との間の差である。正味ドーパント濃度は、絶対的Ｎ型ドーパント濃度が絶対的Ｐ型ドーパント濃度を越える場合に正味「Ｎ型」として且つ絶対的Ｐ型ドーパント濃度が絶対的Ｎ型ドーパント濃度を越える場合に正味「Ｐ型」として表される。
【発明を実施するための形態】
【００４３】
参照記法及びその他の表記法
以下及び図面中において使用されている参照記号は以下の意味を有しており、尚、「リニアル（lineal）」という形容詞は単位ＩＧＦＥＴ幅当たりのことを意味しており、かつ「エリアル（areal）」という形容詞は単位ラテラル（lateral）（即ち横方向）面積当たりのことを意味している。
【００４４】
ＡＩ≡電流利得
Ｃｄａ≡エリアルデプリション領域容量
Ｃｄ０ａ≡ゼロ逆電圧におけるエリアルデプリション領域容量の値
ＣＤＢ≡ドレイン対ボディ容量
ＣＤＢｗ≡リニアルドレイン対ボディ容量
ＣＧＢ≡ゲート対ボディ容量
ＣＧＤ≡ゲート対ドレイン容量
ＣＧＩａ≡エリアルゲート誘電容量
ＣＧＳ≡ゲート対ソース容量
ＣＬ≡負荷容量
ＣＳＢ≡ソース対ボディ容量
ＣＳＢｗ≡リニアルソース対ボディ容量
ｆ≡周波数
ｆＴ≡カットオフ周波数
ｆＴｐｅａｋ≡カットオフ周波数のピーク値
ｇｍ≡ＩＧＦＥＴのイントリンシック（intrinsic）トランスコンダクタンス
ｇｍｗ≡ＩＧＦＥＴのリニアルトランスコンダクタンス
ｇｍｂ≡ボディ電極のトランスコンダクタンス
ｇｍｅｆｆ≡ソース抵抗が存在するＩＧＦＥＴの実効トランスコンダクタンス
ｇｍｓａｔｗ≡飽和におけるＩＧＦＥＴのリニアルトランスコンダクタンス
ＨＡ≡増幅器伝達関数
ＩＤ≡ドレイン電流
ＩＤｗ≡リニアルドレイン電流
ＩＤ０ｗ≡ゼロゲート対ソース電圧におけるリニアルドレイン電流のリーク値
ｉｉ≡小信号入力電流
ｉ０≡小信号出力電流
ＫＳ≡半導体物質の比誘電率
ｋ≡ボルツマン定数
Ｌ≡チャンネル長
ＬＧ≡ゲート電極の長さ
ＬＧＤｏｖｅｒｌａｐ≡ゲート電極がドレインとオーバーラップ（即ち、上側にある）する長手方向距離
ＬＧＳｏｖｅｒｌａｐ≡ゲート電極がソースとオーバーラップする長手方向距離
ＮＡ≡アクセプタドーパント濃度
ＮＢ≡ボディ物質内の正味ドーパント濃度
ＮＢ０，ＮＢ０´≡ＰＮ接合の一層軽度にドープした側上の物質の接合隣接一定濃度部分内の正味ドーパント濃度の値
ＮＢ１，ＮＢ１´≡ＰＮ接合の一層軽度にドープした側上の物質の接合遠隔一定濃度部分内の正味ドーパント濃度の値
ＮＤ≡ドナードーパント濃度
ＮＤ０≡ＰＮ接合の一層高度にドープした側上の一定濃度物質内の正味ドーパント濃度の値
ＮＩ≡個別的ドーパント濃度
ＮＮ≡正味ドーパント濃度
ＮＴ≡絶対的ドーパント濃度
ｎｉ≡イントリンシックキャリア濃度
ｑ≡電子電荷
ＲＤ≡ＩＧＦＥＴのドレインにおける直列抵抗
ＲＧ≡ＩＧＦＥＴのゲート電極における直列抵抗
Ｒｏｎ≡ＩＧＦＥＴの線形領域オン抵抗
ＲＳ≡ＩＧＦＥＴのソースにおける直列抵抗
ｓ≡変換変数
Ｔ≡温度
ｔｄ≡デプリション領域厚さ
ｔｄ０≡ゼロ逆電圧におけるデプリション領域厚さの値
ｔＧＩ≡ゲート誘電体厚さ
ＶＢＩ≡ビルトイン電圧
ＶＢＳ≡ＤＣボディ対ソース電圧
ＶＤＢ≡ＤＣドレイン対ボディ電圧
ＶＤＤ≡高供給電圧
ＶＤＳ≡ＤＣドレイン対ソース電圧
ＶＧＳ≡ＤＣゲート対ソース電圧
Ｖｇ≡ゲート電圧振幅
Ｖｉｎ≡入力電圧振幅
Ｖｏｕｔ≡出力電圧振幅
ＶＲ≡ＤＣ逆電圧
ＶＲｍａｘ≡ＤＣ逆電圧の最大値
ＶＳＢ≡ＤＣソース対ボディ電圧
ＶＳＳ≡低供給電圧
ＶＴ≡スレッシュホールド電圧
ｖｇｓ≡小信号ゲート対ソース電圧
ｖｎｓａｔ≡電子飽和速度
Ｗ≡チャンネル幅
ｘ≡長手方向距離
ｙ≡深さ、垂直距離、又はＰＮ接合からの距離
ｙｄ≡ＰＮ接合からボディ物質内のデプリション領域の遠隔境界への距離の値
ｙｄ０≡ＰＮ接合から一様な正味ドーパント濃度において階段状変化を持ったボディ物質の接合隣接一定濃度部分の遠隔境界への距離の値
ｙｄｍａｘ≡ＰＮ接合から一様な正味ドーパント濃度において階段状変化を持ったボディ物質の接合遠隔一定濃度部分の遠隔境界への距離の値
ｙＤ≡ドレイン底部における深さの値
ｙＳ≡ソース底部における深さの値
ｙＳＴ≡接合隣接上部ボディ物質部分の遠隔境界における深さの値
ｙＷ≡ウエルドーパントの最大濃度の位置における深さの値
ε０≡自由空間（真空）の誘電率
μｎ≡電子移動度
ω≡角周波数
ωｉｎ≡入力ポール（pole）における角周波数の値
ωｏｕｔ≡出力ポールにおける角周波数の値
ωＺ≡ゼロにおける角周波数の値
ωＰ≡ポールにおける角周波数の値
長チャンネル及び短チャンネルＮチャンネルＩＧＦＥＴは、ここにおいては、即ち上及び下の両方において、長及び短ＮチャンネルＩＧＦＥＴと夫々言及する。同様に、長チャンネル及び短チャンネルＰチャンネルＩＧＦＥＴは、ここでは、長及び短ＰチャンネルＩＧＦＥＴと夫々言及する。以下において使用される如く、「表面隣接」という用語は、上部半導体表面、即ち単結晶、又は主として単結晶の半導体物質からなる半導体ボディの上部表面に隣接（又は延在）していることを意味している。
【００４５】
通常、特定のチャンネル長がＩＧＦＥＴ動作の短チャンネルレジームと長チャンネルレジームとを分離するものではなく、又、一般的に、短チャンネルＩＧＦＥＴを長チャンネルＩＧＦＥＴから区別するものではない。短チャンネルＩＧＦＥＴ、即ち短チャンネルレジームで動作するＩＧＦＥＴは、単に、その特性が短チャンネル効果によって著しく影響されるＩＧＦＥＴである。長チャンネルＩＧＦＥＴ、即ち長チャンネルレジームで動作するＩＧＦＥＴは、短チャンネルＩＧＦＥＴの逆である。大まかに約０．４ｍｍのチャンネル長の値は、米国特許第６，５４８，６４２Ｂ１号における背景技術に対する短チャンネルレジームと長チャンネルレジームとの間の境界を構成するものであるが、長チャンネル／短チャンネルの境界は、ゲート誘電体厚さ、最小印刷可能特徴寸法、チャンネルゾーンドーパント濃度、及びソース／ドレイン・ボディ接合深さなどの種々の要因に依存してチャンネル長のより高い値又はより低い値において発生する場合がある。
【００４６】
ウエルドーパント濃度における表面下最大に起因してドレイン下の垂直ボディ物質ドーパントプロフィルがハイポアブラプトであるＩＧＦＥＴ
図６は、特に高速アナログ適用例に適したものであるように本発明に従う形態とされた非対称長ＮチャンネルＩＧＦＥＴ１００を例示している。長チャンネルＩＧＦＥＴ１００は、上部半導体表面に沿って一対の非常に高度にドープされたＮ型ソース／ドレイン（「Ｓ／Ｄ」）ゾーン１０２及び１０４が位置されている単結晶シリコン（モノシリコン（monosilicon））半導体ボディから作成される。Ｓ／Ｄゾーン１０２及び１０４は、夫々、一般的に、ソース１０２及びドレイン１０４として以下において言及するが、その理由は、それらは、必ずしもというわけではないが、通常、ソース及びドレインとして夫々機能するからである。
【００４７】
ドレイン１０４は、通常、ソース１０２よりも僅かに一層高度にドープされている。上部半導体表面に沿ってソース１０２における正味ドーパント濃度ＮＮの最大値は、通常、少なくとも１×１０２０原子数／ｃｍ３であり、典型的には、４×１９０２０原子数／ｃｍ３である。該上部表面に沿ってのドレイン１０４内の濃度ＮＮの最大値は、通常、少なくとも１×１０２０原子数／ｃｍ３であり、典型的には、ソース１０２における最大上部表面ＮＮ濃度を僅かに超えるために４×１０２０原子数／ｃｍ３よりも僅かに大きい。然しながら、図６３の本発明のＩＧＦＥＴに関連して以下に説明するように、ドレイン１０４は、時々、ソース１０２よりも一層軽度にドープされている。例えば、該上部表面に沿ってのドレイン１０４内の濃度ＮＮの最大値は５×１０１９原子数／ｃｍ３である場合があり且つ、ソース１０２における最大上部表面ＮＮ濃度が少なくとも１×１０２０原子数／ｃｍ３である場合に、少なくとも１×１０１９原子数／ｃｍ３程度に少ないものへ減少する場合がある。
【００４８】
ソース１０２は、該上部半導体表面の下側の距離ｙＳへ延在している。ドレイン１０４は、該上部半導体表面の下側の深さｙＤへ延在している。ソース深さｙＳは通常０．１〜０．２μｍで、典型的には０．１５μｍである。ドレイン深さｙＤは、通常、０．１５〜０．３μｍで、典型的には０．２μｍである。従って、ドレイン深さｙＤは、通常、ソース深さｙＳを越えており、典型的に、０．０５〜０．１μｍだけ越えている。
【００４９】
ソース１０２及びドレイン１０４は、（ａ）ソース１０２とソース・ボディＰＮ接合１１０を及び（ｂ）ドレイン１０４とドレイン・ボディＰＮ接合１１２を、形成するＰ型ボディ物質１０８の非対称チャンネルゾーン１０６によって横方向に分離されている。Ｐ型ボディ物質１０８は、軽度にドープされている下部部分１１４と、高度にドープされている中間ウエル部分１１６と、典型的にソース１０２及びドレイン１０４よりも該上部半導体表面下側に一層深くに延在している上部部分１１８とから構成されている。それにより、上部ボディ物質部分１１８は、典型的に、チャンネルゾーン１０６の全てを包含している。いずれにしても、Ｐ−下部ボディ物質部分１１４及びＰ＋ウエル部分１１６は、ソース１０２及びドレイン１０４の下側を横方向に延在している。
【００５０】
Ｐ＋ウエル部分１１６は、上部半導体表面の下側の深さｙＷにおいて最大の表面下濃度に到達するように、大略ガウス様式で垂直方向に分布しているＰ型半導体ウエルドーパントによって画定されている。図６中の「Ｘ」は該Ｐ型ウエルドーパントの最大表面下濃度の位置を概略的に表している。深さｙＷにおけるＰ型ウエルドーパントの濃度は、通常、１×１０１８〜１×１０１９原子数／ｃｍ３であり、典型的には、５×１０１８原子数／ｃｍ３である。最大ウエル濃度深さｙＷは、ソース深さｙＳ及びドレイン深さｙＤを越えており、通常、０．５〜１．０μｍであり、典型的に０．７μｍである。付加的に、深さｙＷは、通常、ドレイン深さｙＤよりも１０倍、好適には５倍、を越えるものではない。即ち、Ｐ型ウエルドーパントの最大濃度の位置は、ドレイン１０４よりも、上部表面の下側に、１０倍、好適には５倍、を越えて一層深いものではない。
【００５１】
高度にドープされたウエル部分１１６の上部及び下部境界は幾分不正確である。というのは、ウエル１１６は、ウエル１１６と同じ導電型（Ｐ型）のドープされている半導体物質内に位置されているからである。ウエル１１６を取り囲む半導体物質は、以下に示すように、通常比較的一様である低いＰ型バックグラウンドドーパント濃度を持っている。ウエル１１６の上部及び下部境界は、典型的に、Ｐ型ウエルドーパントの濃度がＰ型バックグラウンドドーパント濃度に等しい位置として定義される。ウエル１１６がウエル１１６よりも一層高度にドープされているその他のＰ型物質内に延在している箇所とは別に、ウエル１１６の上部及び下部境界に沿っての全Ｐ型ドーパントの濃度は、Ｐ型バックグラウンドドーパント濃度の２倍である。これらの境界定義の下で、ウエル１１６の上部境界は、上部半導体表面の下側において、通常、０．２〜０．５μｍであり、典型的には０．３μｍである。ウエル１１６の下部境界は、通常、上部表面の下側において、通常、０．９〜１．３μｍであり、典型的には１．１μｍである。
【００５２】
デプリション領域（不図示）は、ＩＧＦＥＴ動作期間中、上部半導体表面に沿ってソース・ボディＰＮ接合１１０からチャンネルゾーン１０６を越えてドレイン・ボディＰＮ接合１１２へ延在する。表面デプリション領域の平均厚さは、通常、０．１μｍ未満であり、典型的には０．０５μｍ近傍である。ウエル部分１１６の上部及び下部境界は幾分不明確であるが、Ｐ型ウエルドーパントの濃度は、通常、上部表面の下側において０．１μｍ未満の深さにおいて電気的に無意味なレベルへ降下する。従って、ウエル１１６は、実質的に、表面デプリション領域の下側に位置している。
【００５３】
Ｐ型上部ボディ・物質部分１１８は、高度のドープしたポケット部分１２０を包含しており、それは上部半導体表面に到達するまで表面１０２に沿って延在しており且つソース１０２とドレイン１０４との間の位置において終端している。図６は、Ｐ＋ポケット部分１２０がソース１０２及びドレイン１０４よりも上部表面下側に一層深く延在している例を例示している。特に、図６は、ポケット部分１２０がソース１０２の下側を横方向に延在しており且つ大部分がＰ＋ウエル部分１１６へ到達している例を図示している。図１８ａ〜１８ｃに関連して以下に説明するように、ポケット部分１２０は図６に示したものよりも上部表面の下側により小さな深さへ延在することが可能である。Ｐ型上部ボディ物質部分１１８の残部、即ちポケット部分１２０の外側の部分は、図６においては品目１２４として表してある。上部ボディ物質残部１２４は軽度にドープされており且つドレイン１０４に沿って延在している。チャンネルゾーン１０６は、ソース１０２とドレイン１０４との間の全てのＰ型半導体物質から構成されており、ソース側Ｐ＋ポケット部分１２０の一部とドレイン側Ｐ−上部ボディ物質残部１２４の一部とによって形成されている。
【００５４】
ゲート誘電体層１２６が上部半導体表面上に位置されており且つチャンネルゾーン１０６にわたって延在している。ゲート電極１２８が、チャンネルゾーン１０６の上方でゲート誘電体層１２６の上に位置されている。ゲート電極１２８は、ソース１０２及びドレイン１０４にわたり部分的に延在している。図６の例においては、ゲート電極１２８は、非常に高度にＮ型にドープされている多結晶シリコン（ポリシリコン）から構成されている。ゲート電極１２８は、金属又は電気的に導電性であるように十分にＰ型にドープされているポリシリコンなどのその他の電気的に導電性の物質で形成することが可能である。
【００５５】
ソース１０２、ドレイン１０４、及びＮ＋＋ゲート電極１２８の夫々の上部表面は、典型的に、領域１０２、１０４、１２８への電気的コンタクトを形成することを容易化させるために導電性の金属シリサイドの薄い層（図６には示していない）が設けられている。その場合には、ゲート電極１２８及びその上側の金属シリサイド層は複合ゲート電極を形成する。ソース１０２、ドレイン１０４、及びチャンネルゾーン１０６は、典型的に、領域１０２、１０４、１０６を包含する活性半導体島状部を画定するために上部半導体表面内に凹設された電気的絶縁性のフィールド領域（図６には示していない）によって横方向が取り囲まれている。金属シリサイド層及びフィールド絶縁領域の例は図２９−１及び２９−２に関連して以下に提示される。
【００５６】
ソース１０２に沿ってのＰ＋ポケット部分１２０の存在は、チャンネルドーパント濃度に関して、チャンネルゾーン１０６を長手方向に、即ちチャンネル長の方向に、勾配を付けさせている。ソース側ポケット部分１２０の実質的な鏡像がドレイン１０４に沿って位置されていないので、チャンネルゾーン１０６は長手方向において非対称的にドーパントの勾配が付けられている。Ｐ＋ウエル部分１１６は、ドレイン１０４に沿って延在しているＰ−上部ボディ物質残部１２４の下側に位置されている。Ｐ＋ウエル１１６とＰ−上部ボディ物質残部１２４のこの形態は、ドレイン１０２の下側にあるボディ物質１０８の部分内の垂直ドーパントプロフィルをハイポアプラブトなものとさせている。即ち、Ｐ−型ドーパントの濃度は、ドレイン・ボディ接合１１２からＰ−上部ボディ物質残部１２４を介して下方へ且つＰ＋ウエル１１６内へ行く場合に、通常、少なくとも１０倍だけ、著しく増加する。チャンネルゾーン１０６における長手方向に非対称なドーパント勾配と、ドレイン１０４の下側にあるボディ物質１０８の部分におけるドレイン１０４を介してのハイポアブラプトな垂直ドーパントプロフィルとの結合は、ＩＧＦＥＴ１００がパンチスルーを回避しながら非常に良好なアナログ特性を持つことを可能とさせる。
【００５７】
チャンネルゾーン１０６における長手方向に非対称なドーパント勾配及びドレイン１０４下側のボディ物質１０８の部分におけるハイポアブラプトな垂直ドーパントプロフィルの理解は図７ａ〜７ｃ（集約的に「図７」）、図８ａ〜８ｃ（集約的に「図８」）、図９ａ〜９ｃ（集約的に「図９」）、及び図１０ａ〜１０ｃ（集約的に「図１０」）の助けを借りて容易化される。図７は長手方向距離ｘの関数としての上部半導体表面に沿っての例示的なドーパント濃度を提示している。ソース１０２を介しての垂直線１３０に沿っての深さｙの関数としての例示的なドーパント濃度は図８に提示されている。図９は、チャンネルゾーン１０６を介しての一対の垂直線１３２及び１３４に沿っての深さｙの関数としての例示的なドーパント濃度を提示している。垂直線１３２はソース側ポケット部分１２０を介して通過している。垂直線１３４はポケット部分１２０とドレイン１０４との間の垂直位置を介して通過している。ドレイン１０４を介しての垂直線１３６に沿っての深さｙの関数としての例示的ドーパント濃度は図１０に提示されている。
【００５８】
図７ａは、特に、主として領域１０２、１０４、１２０、１２４を画定し、従ってチャンネルゾーン１０６の長手方向のドーパント勾配を確立する個々の半導体ドーパントの上部半導体表面に沿っての濃度ＮＩを例示している。図８ａ，９ａ，１０ａは、特に、領域１０２，１０４，１１４，１１６，１２０，１２４を垂直方向に画定し、従ってドレイン１０４の下側にあるボディ物質１０８の部分内にハイポアブラプトな垂直ドーパントプロフィルを確立する個別的な半導体ドーパントの垂直線１３０，１３２，１３４，１３６に沿っての濃度ＮＩを例示している。曲線１０２’及び１０４’はソース１０２及びドレイン１０４を夫々形成するために使用されているＮ型ドーパントの濃度ＮＩ（表面及び垂直）を表している。曲線１１４’、１１６’、１２０’、１２４’は領域１１４，１１６，１２０，１２４を夫々形成するために使用されているＰ型ドーパントの濃度ＮＩ（表面及び／又は垂直）を表している。品目１１０＃及び１１２＃は、正味ドーパント濃度ＮＮがゼロとなる箇所を表しており、従って、夫々、ＰＮ接合１１０及び１１２の位置を表している。
【００５９】
上部半導体表面に沿っての領域１０２，１０４，１２０，１２４内の全Ｐ型及び全Ｎ型ドーパントの濃度ＮＴが図７ｂに示されている。図８ｂ，９ｂ，１０ｂは、垂直線１３０，１３２，１３４，１３６に沿っての領域１０２，１０４，１１４，１１６，１２０，１２４内の全Ｐ型及び全Ｎ型ドーパントの濃度ＮＴを図示している。領域１１４，１１６，１２０，１２４に夫々対応する曲線セグメント１１４”，１１６”，１２０”，１２４”はＰ型ドーパントの全濃度ＮＴを表している。図７ｂ中の品目１０６”はチャンネルゾーン１０６に対応しており且つ曲線セグメント１２０”及び１２４”のチャンネルゾーン部分を表している。Ｎ型ドーパントの全濃度ＮＴは、夫々ソース１０２及びドレイン１０４に対応している曲線１０２”及び１０４”によって表されている。図７ｂ中の曲線１０２”及び１０４”は、夫々、図７ａ中の曲線１０２’及び１０４’と同一である。図８ｂ及び１０ｂ中の曲線１０２”及び１０４”は、夫々、図８ａ及び１０ａ中の曲線１０２’及び１０４’と同一である。
【００６０】
図７ｃは、上部半導体表面に沿っての正味ドーパント濃度ＮＮを例示している。垂直線１３０，１３２，１３４，１３６に沿っての正味ドーパント濃度ＮＮは図８ｃ，９ｃ，１０ｃにおいて提示されている。曲線セグメント１１４＊，１１６＊，１２０＊，１２４＊は夫々の領域１１４，１１６，１２０，１２４内のＰ型ドーパントの正味濃度ＮＮを表している。図７ｃ中の品目１０６＊はチャンネルゾーン曲線セグメント１２０＊及び１２４＊の結合を表しており、従ってチャンネルゾーン１０６中の正味Ｐ型ドーパントの濃度ＮＮを提示している。ソース１０２及びドレイン１０４中の正味Ｎ型ドーパントの濃度ＮＮは、夫々、曲線１０２＊及び１０４＊によって表されている。
【００６１】
図７〜１０についての前述した一般的な注釈に留意しながら、図７ａは、ソース側ポケット部分１２０内のＰ型ドーパントが２つのプライマリ（primary）即ち一次成分、即ち、２つの別々のドーピング操作において与えられた成分を上部半導体表面に沿って有していることを表している。該上部表面に沿ってのポケット部分１２０内のＰ型ドーパントの一次成分の内の一つは、図７ａ中において曲線１２４’によって表されているＮ型バックグラウンドドーパントである。このＰ型バックグラウンドドーパントは、通常、領域１０２，１０４，１１４，１１６，１２０を包含しているモノシリコン物質の全てを介して低くて大部分一様な濃度において存在している。ポケット１２０及び上部ボディ物質残部１２４の下において、Ｐ型バックグラウンドドーパントは図８ａ，９ａ，１０ａ中に示されているように曲線セグメント１１４’によって表されている。Ｐ型バックグラウンドドーパントの濃度は、通常、１×１０１５〜１×１０１６原子数／ｃｍ３であり、典型的には５×１０１５原子数／ｃｍ３である。
【００６２】
ソース側ポケット部分１２０内のＰ型ドーパントの他の一次成分は、図７ａ中における曲線１２０’によって表されているＰ型ポケット（又はチャンネル勾配）ドーパントである。該Ｐ型ポケットドーパントは、ポケット部分１２０を画定するために、高い上部表面濃度、通常、５×１０１７〜２×１０１８原子数／ｃｍ３で典型的には１×１０１８原子数／ｃｍ３で与えられている。該Ｐ型ポケットドーパントの上部表面濃度の特定の値は、ＩＧＦＥＴ１００のスレッシュホールド電圧を設定するために、典型的に１０％の精度内において、臨界的に調節される。
【００６３】
ソース側ポケット部分１２０の境界は、（ａ）該上部半導体表面のセクション、（ｂ）ソース・ボディ接合１１０によって形成されたＰＮ接合セクション、（ｃ）ボディ物質１０８のＰ型セクションから構成されている。ポケット１２０の境界のＰ型セクションは幾分不明確であるが、Ｐ型ポケットセクションは、典型的に、Ｐ型ポケットドーパントの濃度がＰ型バックグラウンドドーパントの濃度と等しい位置として定義される。ポケット１２０がウエル部分１１６内に侵入することが無いという限りにおいて、ポケット１２０の境界のＰ型セクションに沿ってのＰ型ドーパント濃度は、Ｐ型ポケット部分境界セクションが上部半導体表面と合流する箇所を包含して、バックグラウンドドーパント濃度の２倍である。
【００６４】
Ｐ型ポケットドーパントは、図７ａ中の曲線１２０’によって表されているようにソース１０２内にも存在している。ソース１０２内のＰ型ポケットドーパントの濃度ＮＩは、その上部表面に沿って実質的に一定である。ソース１０２から上部半導体表面に沿って長手方向にチャンネルゾーン１０６内に移る場合に、Ｐ型ポケットドーパントの濃度ＮＩはゾーン１０６内への途中で実質的に一定の上部表面ソースレベルにあり、次いでそのレベルからソース１０２とドレイン１０４との間の位置において基本的にゼロへ降下している。
【００６５】
上部半導体表面に沿ってのチャンネルゾーン１０６内の全Ｐ型ドーパントは該上部表面に沿ってのＰ型のバックグラウンドドーパントとポケットドーパントとの和であるから、該上部表面に沿っての全Ｐ型チャンネルゾーンドーパントは図７ｂ中における曲線セグメント１０６”によって表されている。曲線セグメント１０６”における変化は、ソース１０２からドレイン１０４へチャンネルゾーン１０６を横断して長手方向に移る場合に、該上部表面に沿ってのゾーン１０６における全Ｐ型ドーパントの濃度ＮＴはゾーン１０６への途中まで実質的に一定の高レベルにあり、ソース１０２とドレイン１０４との間の位置においてその高レベルから低いＰ型バックグラウンドレベルへ減少し、次いでドレイン１０４への該距離の残部に対して該低いバックグランドレベルに留まっている。
【００６６】
ソース１０２内のＰ型ポケットドーパントの濃度ＮＩは、幾つかの実施例においては、ソース１０２の上部表面の一部のみに沿って実質的に一定のソースレベルにある場合があり、次いで、ソース１０２の上部表面内の或る位置からソース・ボディ接合１１０へ上部半導体表面に沿って長手方向に移る場合に、減少する場合がある。その場合には、チャンネルゾーン１０６内のＰ型ポケットドーパントの濃度ＮＩは、ゾーン１０６を横断してドレイン１０４へ向けて長手方向に移る場合にソース・ボディ接合１１０を横断した直後に減少し始める。従って、該上部表面に沿ってのゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、同様に、ソース１０２からドレイン１０４へチャンネルゾーン１０６を横断して長手方向へ移る場合に、ゾーン１０６内への途中まで実質的に一定のソースレベルにあるのではなく、接合１１０を横断した直後に減少し始める。
【００６７】
上部半導体表面に沿ってのチャンネルゾーン１０６内のＰ型ポケットドーパントの濃度ＮＩがソース・ボディ接合１１０から長手方向にゾーン１０６内へのゼロではない距離に対して実質的にソースレベルに有るか無いかに拘わらずに、該上部表面に沿ってのゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、ゾーン１０６がドレイン１０４と合流する箇所においてゾーン１０６がソース１０２と合流する箇所よりも一層低い。特に、ゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、通常、該上部表面に沿ってのソース・ボディ接合１１０においてよりも該上部表面に沿ってのドレイン・ボディ接合１１２において、少なくとも１０倍一層低く、好適には少なくとも２０倍一層低く、更に好適には少なくとも５０倍一層低く、典型的には１００倍以上一層低い。
【００６８】
図７ｃは、曲線１０６＊によって表されているように、上部半導体表面に沿ってのチャンネルゾーン１０６における正味Ｐ型ドーパントの濃度ＮＮは該上部表面に沿ってのゾーン１０６における全Ｐ型ドーパントの濃度ＮＴと同様の態様で変化するが、該上部表面に沿ってのゾーン１０６内の正味Ｐ型ドーパントの正味ドーパント濃度ＮＮはＰＮ接合１１０及び１１２においてゼロへ降下する点が異なっている。従って、チャンネルゾーン１０６のソース側は、ドレイン側と比較して、高い正味の量のＰ型ドーパントを有している。チャンネルゾーン１０６におけるＰ型ドーパントの高いソース側の量はソース・ボディ接合１１０に沿ってのデプリション領域のチャンネル側部分の厚さを減少させる。
【００６９】
又、チャンネルゾーン１０６のソース側に沿っての高いＰ型ドーパント濃度は、ドレイン１０４内の比較的高い電界からソース１０２を遮蔽する。このことが発生する理由は、ドレイン１０４からの電界線は、ソース１０２に沿ってのデプリション領域内のイオン化されたドーパント原子で終端して電子に対する電位障壁を不利益的に低下させる代わりに、ポケット部分１２０内のイオン化されたＰ型ドーパント原子で終端するからである。ソース・ボディ接合１１０に沿ってのデプリション領域はドレイン・ボディ接合１１２に沿ってのデプリション領域へパンチスルーすることから禁止される。チャンネルゾーン１０６内の高いソース側Ｐ型ドーパントの量を適宜選択することによって、ＩＧＦＥＴ１００におけるパンチスルーは回避される。
【００７０】
ソース１０２、チャンネルゾーン１０６、及びドレイン１０４の下側のボディ物質１０８の部分におけるＰ型ドーパントは、図８ａ，９ａ，１０ａにおいて表されているように３つの一次成分を有している。領域１０２，１０４，１０６下側のボディ物質部分におけるＰ型ドーパントの一次成分の内の一つは、図８ａ，９ａ，１０ａにおいて曲線セグメント１２４’又は１１４’によって表されているＰ型バックグラウンドドーパントである。２番目の一次成分は、図８ａ，９ａ，１０ａにおいて曲線１１６’によって表わされているように、ウエル部分１１６を画定するＰ型ウエルドーパントである。
【００７１】
領域１０２，１０４，１０６下側のボディ物質部分内のＰ型ドーパントの最後の一次成分は、図８ａ，９ａにおいて曲線１２０’によって表されているＰ型ポケットドーパントである。該Ｐ型ポケットドーパントは、ソース１０２下側のボディ物質１０８の部分及びチャンネルゾーン１０６の隣接した部分においてのみ存在している。ドレイン１０４下側のボディ物質１０８の部分に存在するＰ型ポケットドーパントの量は、基本的にゼロでるか、又は実質的に電気的には無意味である程度に低いものである。従って、ドレイン１０４下側のボディ物質１０８の部分内の全Ｐ型ポケットドーパントは、実質的に、図１０ａ内の垂直線１３６に沿って取られた曲線１１６’及び１２４’又は１１４’によって夫々表されているようにＰ型ウエル及びバックグラウンドドーパントのみからなる。
【００７２】
ドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントは、図１０ｂ中において曲線セグメント１１６”及びその延長部１２４”（上方）及び１１４”（下方）によって表してある。曲線セグメント１１６”はウエル部分１１６内のＰ型のウエルドーパントとバックグランドドーパントとの和を表している。曲線セグメント１１４”及び１２４”は、夫々、Ｐ−下部ボディ物質部分１１４及びＰ−上部ボディ物質残部１２４に対応している。Ｐ型バックグラウンドドーパントの濃度ＮＩは比較的一様であるので、ドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴは深さｙＷに実質的に等しい表面下の位置、即ち実質的にＰ型ウエルドーパントがその最大濃度に到達する場所、において最大値に到達する。
【００７３】
図１０ｂ中の結合した曲線セグメント１１６”／１２４”における変化によって示されているように、ドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６内のＰ型ドーパントの最大濃度の表面下の位置からドレイン１０４へ垂直線１３６に沿って上方へ移る場合に少なくとも１０倍だけハイポアブラプト的に減少する。ドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴは、好適には、最大Ｐ型ウエル濃度の位置からドレイン１０４へ移る場合に、少なくとも２０倍だけ、より好適には少なくとも４０倍だけ、更により好適には少なくとも８０倍だけ、典型的には１００又はそれ以上の近傍の倍数だけ、減少する。付加的に、ドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴは、通常、最大Ｐ型ウエル濃度の位置から結合した曲線セグメント１１６”／１２４”によって表されているようにドレイン１０４まで移る場合に、段階的に減少する。
【００７４】
ドレイン１０４下のボディ物質１０８の部分内の正味のドーパントはＰ型ドーパントである。図１０ｃは、曲線セグメント１１６＊及び１２４＊の結合によって表されているように、ドレイン１０４下のボディ物質１０８の部分内の正味のドーパントの濃度ＮＮがドレイン１０４下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴと同様に垂直方向に変化しているが、ドレイン１０４下のボディ物質１０８の部分内の濃度ＮＮがドレイン・ボディ接合１１２においてゼロへ降下している点が異なっている、ことを示している。ドレイン１０４下のボディ物質１０８の部分内のハイポアブラプトな垂直ドーパントプロフィルは、ドレイン・ボディ接合１１２と関連している寄生容量を、以下に更に説明する理由により、減少している。このことは、ＩＧＦＥＴ１００が増加されたアナログ速度を有することを可能としている。
【００７５】
ソース１０２を介して垂直線１３０に沿ってのドーパント分布へ移ると、ソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントは、夫々、図８ａ中において曲線１１６’，１２４’，１２０’で表されているように、Ｐ型のウエルドーパントと、バックグラウンドドーパントと、ポケットドーパントとから構成されている。ソース側ポケット部分１２０がソース１０２下でウエル１１６と合流し従ってＰ型のウエルドーパントとポケットドーパントの濃度ＮＩの両方が合流位置においてＰ型のバックグランド濃度を越える図６の例の場合には、ソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントは図８ｂ中における曲線セグメント１１６”及び１２０”の結合によって表してある。ポケット１２０がソース１０２の下側に延在しているがウエル部分１１６と合流することのない実施例においては、ソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントは、曲線セグメント１１６”及び１２０”及びＰ−上部ボディ物質残部１２４に対応する曲線セグメントの結合によって表される。
【００７６】
図８ｂ中における結合した曲線セグメント１１６”／１２０”によって例示されるように、ソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６内のＰ型ドーパントの最大濃度の表面下の位置からボディ物質１０８を介して上方へ移る場合に、初期的には１０倍だけ、典型的には３０の近傍の倍数だけ、減少する。ソース１０２下の局所的最小に到達すると、ソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴはソース１０２に到達する前に上昇する。
【００７７】
ドレイン１０２下のボディ物質１０８の部分内の正味のドーパントはＰ型ドーパントである。図８ｃは、ソース側ポケット部分１２０がウエル部分１１６と合流する図６の例に対する曲線セグメント１１６＊及び１２０＊の結合によって表されるように、ソース１０２下のボディ物質１０８の部分内の正味のドーパント濃度ＮＮがソース・ボディ接合１１０においてゼロへ降下する点を除いてソース１０２下のボディ物質１０８の部分内の正味のドーパントの濃度ＮＮがソース１０２下のボディ物質１０８の部分内の全Ｐ型ドーパントの濃度ＮＴと同様の態様で垂直方向に変化していることを示している。ポケット１２０の深さがソース１０２の深さを越える量などの種々の要因に依存して、このソース１０２下の垂直方向のドーパントプロフィルは、時々、通常ドレイン・ボディ接合１１２に沿っての寄生容量における減少より小さいものであるが、ソース・ボディ接合１１０に沿っての寄生容量を減少させる。
【００７８】
チャンネルゾーン１０６を介しての垂直線１３２及び１３４に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮを取り扱う図９を簡単に参照すると、参照記号１２０’、１２０”、１２０＊の後の括弧内のエントリである「１３２」は垂直線１３２に沿ってのドーパント濃度を表している。参照記号１２４’、１２４”、１２４＊の後の括弧内のエントリである「１３４」は垂直線１３４に沿ってのドーパント濃度を表している。
【００７９】
図１１は、特に高速アナログ適用例に適したものであるように本発明に従う形態とされた非対称短ＮチャンネルＩＧＦＥＴ１４０を図示している。短チャンネルＩＧＦＥＴ１４０は長チャンネルＩＧＦＥＴ１００の変形例であり、ＩＧＦＥＴ動作が短チャンネルレジームにおいて発生する範囲にチャンネル長が短くされている。ゲート電極１２８の長さを適宜減少させることによってチャンネル長が短くされる。図１１の例においては、Ｐ型ポケット部分１２０は、丁度ドレイン１０４と合流するためにチャンネルゾーン１０６を横断して十分遠くに延在している。
【００８０】
図１２ａ−１２ｃ（集約的に「図１２」）は、夫々、ＩＧＦＥＴ１４０のチャンネルゾーン１０６における非対称的な長手方向のドーパント勾配の理解を容易化させるために長手方向の距離ｘの関数としてＩＧＦＥＴ１４０の上部半導体表面に沿っての例示的ドーパント濃度ＮＩ、ＮＴ、ＮＮを提示している。図７に関連してＩＧＦＥＴ１００に対して上に提示した解析の全ては、図１２に関連して以下に説明するように、ＩＧＦＥＴ１４０におけるチャンネルゾーン１０６の短くされた長さがＩＧＦＥＴ１４０のチャンネルゾーン１０６内のドーパント分布をＩＧＦＥＴ１００のチャンネルゾーン１０６におけるものと異ならせるという点を除いて、ＩＧＦＥＴ１４０へ適用される。
【００８１】
図７ａにおける場合の如く、上部半導体表面に沿ってのＰ型ポケットドーパントの濃度ＮＩは図１２ａ内の曲線１２０’によって表されている。ＩＧＦＥＴ１００のチャンネルゾーン１０６において起こることと異なり、ＩＧＦＥＴ１４０のチャンネルゾーン１０６の上部表面に沿ってのＰ型ポケットドーパントの濃度ＮＩはソース１０２とドレイン１０４との間の位置において基本的にゼロへ降下することはない。その代わりに、図１２ａにおける曲線１２０’によって例示される如く、ＩＧＦＥＴ１４０のチャンネルゾーン１０６の上部表面に沿ってのＰ型ポケットドーパントの濃度ＮＩはチャンネルゾーンの上部表面の実質的に全てに沿ってゼロよりも一層大きく、従ってチャンネルゾーン１０６／ポケット部分１２０がドレイン１０４と合流する箇所において小さな有限の値にある。ＩＧＦＥＴ１４０におけるポケットドーパントの濃度ＮＩは、チャンネルゾーンの上部表面に沿ってゾーン１０６／ポケット１２０が合流する箇所において一層大きな値にある。
【００８２】
ＩＧＦＥＴ１４０におけるチャンネルゾーン１０６の上部表面に沿ってのＰ型ポケットドーパントの濃度ＮＩにおける先の変化は、ＩＧＦＥＴ１４０の上部半導体表面に沿っての絶対的ドーパント濃度ＮＴ及び正味ドーパント濃度ＮＮにおいて反映される。図７ｂにおける如く、図１２ｂにおける曲線セグメント１０６”は上部半導体表面に沿ってのチャンネルゾーン１０６における全Ｐ型ドーパントの濃度ＮＴを表しており、該上部表面に沿ってのゾーン１０６内の全Ｐ型ドーパントは上部半導体表面に沿ってのＰ型のバックグラウンドドーパントとポケットドーパントとの和である。図１２ｂにおける曲線セグメント１０６”の変化は、上部半導体表面に沿ってソース１０２からチャンネルゾーン１０６を介してドレイン１０４へ移る場合に、ＩＧＦＥＴ１４０の上部半導体表面に沿ってゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴはゾーン１０６内への途中までソース１０２における高いレベルにおいて実質的に一定であり、次いでその高いレベルからドレイン１０４に到達するとバックグラウンド濃度より僅かに一層大きな低レベルへ減少することを示している。より特定的には、ＩＧＦＥＴ１４０のチャンネルゾーン１０６における全Ｐ型ドーパントの濃度ＮＴは、ゾーン１０６が途中でドレイン１０４と合流する箇所からゾーン１０６がソース１０２と合流する箇所へ上部半導体表面に沿って移動する場合に、段階的に増加する。
【００８３】
ＩＧＦＥＴ１００について上述したことと同様に、ＩＧＦＥＴ１４０における上部半導体表面に沿ってのＰ型ポケットドーパントの濃度ＮＩは、ソース１０２からチャンネルゾーン１０６を横断してドレイン１０４へ該上部表面に沿って長手方向に移る場合に、ソース・ボディＰＮ接合１１０を通過した直後に減少し始める場合がある。ソース１０２からドレイン１０４へではなくドレイン１０４からソース１０２へ移る場合に観察すると、ＩＧＦＥＴ１４０におけるチャンネルゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、ゾーン１０６がドレイン１０４と合流する箇所からゾーン１０６がソース１０２と合流する箇所までずーと該上部半導体表面にそって移る場合に、段階的に増加する。いずれの場合においても、ＩＧＦＥＴ１４０の該上部表面に沿ってのゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、ゾーン１０６がソース１０２と合流する箇所よりもゾーン１０６がドレイン１０４と合流する箇所において一層低いというＩＧＦＥＴ１００に対して上に提示した仕様を満足している。
【００８４】
図１２ｃは、曲線１０６＊によって表されているように、ＩＧＦＥＴ１４０のチャンネルゾーン１０６の上部表面に沿っての正味のＰ型ドーパントの濃度ＮＮが、該上部半導体表面に沿ってのＩＧＦＥＴ１４０のゾーン１０６内のＰ型ドーパントの濃度ＮＮはＰＮ接合１１０及び１１２においてゼロへ移行するという点を除いて、該上部半導体表面に沿ってのＩＧＦＥＴ１４０のゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴと同様の態様で変化することを示している。ＩＧＦＥＴ１００のチャンネルゾーン１０６における如く、ＩＧＦＥＴ１４０におけるチャンネルゾーン１０６のソース側は、ＩＧＦＥＴ１４０のドレイン側と比較して、高い正味の量のＰ型ドーパントを有している。このＩＧＦＥＴ１４０のチャンネルゾーン１０６内の高いソース側Ｐ型ドーピングは、ソース・ボディ接合１１０に沿って延在するデプリション領域のチャンネル側部分の厚さを減少させる。
【００８５】
ソース１０２及びドレイン１０４は、ＩＧＦＥＴ１００におけるよりも、ＩＧＦＥＴ１４０において互いに一層近い。従って、ＩＧＦＥＴ１００におけるよりもＩＧＦＥＴ１４０において、ソース１０２に沿って延在するデプリション領域がドレイン１０４に沿って延在するデプリション領域へパンチスルーする蓋然性が一層高い。しかしながら、ＩＧＦＥＴ１４０のチャンネルゾーン１０６内の高い量のソース側Ｐ型ドーパントが、ポケット部分１２０を欠如する等価な短ＮチャンネルＩＧＦＥＴと比較して、ＩＧＦＥＴ１４０において発生するパンチスルーの蓋然性を減少させる。
【００８６】
ＩＧＦＥＴ１４０におけるソース１０２、チャンネルゾーン１０６、ドレイン１０４の夫々を介しての垂直線１３０，１３２，１３６に沿ってのドーパント濃度は、ＩＧＦＥＴ１００において実質的に同じである。したがって、垂直線１３０，１３２，１３６に沿って図８〜１０に示した濃度ＮＩ、ＮＴ、ＮＮはＩＧＦＥＴ１４０に適用される。従って、ＩＧＦＥＴ１４０はドレイン１０４下のボディ物質１０８の部分においてハイポアブラプトな垂直ドーパントプロフィルを有している。このことは、以下に更に説明するように、ドレイン・ボディＰＮ接合１１２と関連している寄生容量を減少させ、従ってＩＧＦＥＴ１４０は増加されたアナログ速度を有している。
【００８７】
ソース１０２は、そのソース（直列）抵抗ＲＳを減少させるために長手方向にドーパント勾配を付けることが可能である。以下に説明するように、ソース抵抗ＲＳを減少させることは、アナログＩＧＦＥＴ適用例において特に有益的である。このソース１０２における長手方向ドーパント勾配は、典型的に、それを主要部分と上部半導体表面に沿ってチャンネルゾーン１０６で終端する一層軽度にドープされている横方向延長部としての形態とさせることが関与する。ドレイン１０４は、ホットキャリア注入を減少させるために、同様の長手方向ドーパント勾配を設けることが可能である。Ｓ／Ｄゾーン１０２及び１０４の両方に長手方向ドーパント勾配を与えることは、ゾーン１０２及び１０４が、夫々、ソース及びドレインとして作用するか、通常の場合、又は、夫々、ドレイン及びソースとして作用するかに拘わらずに有益的である。
【００８８】
図１３は、特に高速アナログ適用例に適しており、且つ、特に、ソース抵抗ＲＳ及びドレイン側ホットキャリア注入を減少させるための長手方向ソース／ドレインドーパント勾配を有するために、本発明に従った形態とされた非対称長ＮチャンネルＩＧＦＥＴ１５０を例示している。ＩＧＦＥＴ１５０は、（ａ）Ｎ型ソース１０２は非常に高度にドープされた主要部分１０２Ｍと一層軽度にドープされた横方向延長部１０２Ｅとから構成されており、且つ（ｂ）Ｎ型ドレイン１０４は非常に高度にドープされた主要部分１０４Ｍと一層軽度にドープされている横方向延長部１０４Ｅとから構成されている点を除いて、ＩＧＦＥＴ１００と同じに構成されている。Ｎ＋＋主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍよりも一層軽度にドープされているが、横方向延長部１０２Ｅ及び１０４Ｅは尚且つ現在のもののようにサブミクロン相補的ＩＧＦＥＴ適用例において高度にドープされている。Ｎ＋横方向延長部１０２Ｅ及び１０４Ｅは該上部半導体表面に沿ってチャンネルゾーン１０６を終端している。ゲート電極１２８は、横方向延長部１０２Ｅ及び１０４Ｅの各々にわたり部分的に延在しているが、典型的に、Ｎ＋＋主要ソース部分１０２Ｍ又はＮ＋＋主要ドレイン部分１０４Ｍにわたるものではない。
【００８９】
主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍは、通常、横方向延長部１０２Ｅ及び１０４Ｅよりも、夫々、上部半導体表面の下側へ一層深くに延在している。その結果、ＩＧＦＥＴ１５０におけるソース深さｙＳ及びドレイン深さｙＤは、夫々、主要ソース部分１０２Ｍ及び主要ドレイン部分１０４Ｍの深さである。ポケット部分１２０は主要ソース部分１０２Ｍの下側で且つ部分的にそれに沿って延在しており、従ってドレイン深さｙＤは、通常、ソース深さｙＳを越えている。又、ポケット１２０はソース延長部１０２Ｅの下側で且つそれに沿って延在している。その結果、ドレイン延長部１０４Ｅは、通常、ソース延長部１０２Ｅよりも該上部表面下側において一層深く延在している。
【００９０】
上部半導体表面に沿ってのＮ＋＋主要ソース部分１０２Ｍにおける最大正味ドーパント濃度ＮＮは、通常、少なくとも１×１０２０原子数／ｃｍ３であり、典型的には４×１０２０原子数／ｃｍ３である。上部半導体表面に沿ってのＮ＋＋主要ドレイン部分１０４Ｍにおける最大正味ドーパント濃度ＮＮは、通常、少なくとも１×１０２０原子数／ｃｍ３であり、典型的には、主要ソース部分１０２Ｍにおける最大上部表面ＮＮ濃度を僅かに超えるために４×１０２０原子数／ｃｍ３より僅かに大きなものである。上部半導体表面に沿ってのＮ＋ソース延長部１０２Ｅにおける最大正味ドーパント濃度ＮＮは、通常、１×１０１８〜１×１０１９原子数／ｃｍ３であり、典型的には３×１０１８原子数／ｃｍ３である。上部半導体表面に沿ってのＮ＋ドレイン延長部１０４Ｅにおける最大正味ドーパント濃度ＮＮは、典型的に、ソース延長部１０２Ｅ内の最大上部表面ＮＮ濃度を僅かに超えるために、３×１０１８原子数／ｃｍ３よりも僅かに大きなものである。
【００９１】
ソース１０２及びドレイン１０４における長手方向のドーパント勾配に露呈されるので、チャンネルゾーン１０６はＩＧＦＥＴ１００における如くＩＧＦＥＴ１５０において実質的に同じに非対称的に長手方向にドーパント勾配が付けられている。図１４ａ〜１４ｃ（集約的に「図１４」）は、ソース１０２及びドレイン１０４における長手方向ドーパント勾配を検査するために使用するために長手方向距離ｘの関数としてＩＧＦＥＴ１５０の上部半導体表面に沿っての例示的なドーパント濃度を提示している。図１４ａは、大部分が領域１０２Ｍ、１０２Ｅ、１０４Ｍ、１０４Ｅ、１２０、１２４を画定する個々の半導体ドーパントの上部半導体表面に沿っての濃度ＮＩを示している。上部半導体表面に沿っての領域１０２Ｍ，１０２Ｅ，１０４Ｍ，１２０，１２４の全Ｐ型及び全Ｎ型ドーパントの濃度ＮＴは図１４ｂに図示してある。図１４ｃは上部半導体表面に沿っての正味ドーパント濃度ＮＮを例示している。
【００９２】
図１４ａは、曲線１０２Ｍ’，１０２Ｅ’，１０４Ｍ’，１０４Ｅ’が夫々領域１０２Ｍ，１０２Ｅ，１０４Ｍ，１０４Ｅを形成するために使用されているＮ型ドーパントの上部半導体表面に沿っての濃度ＮＩを表しているという点を除いて、図７ａに類似している。図１４ｂは、上部半導体表面に沿ってのＮ型ドーパントの全濃度ＮＴが（ａ）主要ソース部分１０２Ｍとソース延長部１０２Ｅとに夫々対応するセグメント１０２Ｍ”と１０２Ｅ”とから構成されている曲線１０２”及び（ｂ）主要ドレイン部分１０４Ｍとドレイン延長部１０４Ｅとに夫々対応するセグメント１０４Ｍ”と１０４Ｅ”とから構成されている曲線１０４”によって表されるという条件の下で、同様に図７ｂと類似している。図１４ｃは、（ａ）上部半導体表面に沿ってのソース１０２内の正味ドーパント濃度ＮＮを表す曲線１０２＊が主要ソース部分１０２Ｍ及びソース延長部１０２Ｅに夫々対応するセグメント１０２Ｍ＊及び１０２Ｅ＊で形成されており、且つ（ｂ）上部半導体表面に沿ってのドレイン１０４内の正味ドーパント濃度ＮＮを表す曲線１０４＊が主要ドレイン部分１０４Ｍ及びドレイン延長部１０４Ｅに夫々対応するセグメント１０４Ｍ＊及び１０４Ｅ＊で形成されているという条件下において、図７ｃに類似している。
【００９３】
ＩＧＦＥＴ１５０のソース１０２及びドレイン１０４内の長手方向ドーパント勾配はソース抵抗ＲＳを減少させ且つドレイン側ホットキャリア注入を緩和させるが、チャンネルゾーン１０６における非対称長手方向ドーパント勾配に対して何らの顕著な効果を有しているものではない。従って、ＩＧＦＥＴ１５０における非対称チャンネルゾーンドーパント勾配は、ＩＧＦＥＴ１００におけるのと大部分同じ態様でパンチスルーを回避する。
【００９４】
ＩＧＦＥＴ１５０におけるウエル部分１１６及び上部ボディ物質残部１２４の形態は、ドレイン１０４を介して且つ下側にあるボディ物質１０８内への垂直ドーパントプロフィルをＩＧＦＥＴ１００におけるのと実質的に同じにハイポアブラプトなものとさせる。垂直線１３０及び１３６が、夫々、Ｎ＋＋主要ソース部分１０２Ｍ及びＮ＋＋主要ドレイン部分１０４Ｍを貫通しているので、図８〜１０の垂直ドーパント濃度グラフは実質的にＩＧＦＥＴ１５０に適用される。その結果発生するドレイン・ボディＰＮ接合１１２と関連している減少された寄生容量はＩＧＦＥＴ１５０が増加されたアナログ速度を有することを可能とさせる。ソース抵抗ＲＳにおける減少は、以下に説明する態様で、アナログ性能を更に向上させる。
【００９５】
ドレイン１０４は、ドレイン・ボディ接合１１２と関連する寄生容量を更に減少させるために垂直方向にドーパント勾配を付けることが可能である。ソース１０２は、ソース・ボディ接合１１０と関連する寄生容量を減少させるために同様に垂直方向にドーパント勾配を付けることが可能である。垂直ドーパント勾配は、典型的に、各Ｓ／Ｄゾーン１０２又は１０４を主要部分及び一層軽度にドープした下部部分とした形態とさせることが関与する。垂直方向ソース／ドレインドーパント勾配は、ソース１０２及びドレイン１０４の上述した長手方向ドーパント勾配と結合させることが可能である。
【００９６】
前述した点において、図１５は、特に高速アナログ適用例に適した本発明に基づく形態とされた非対称長ＮチャンネルＩＧＦＥＴ１６０を例示している。ＩＧＦＥＴ１６０は、ソース抵抗ＲＳとドレイン側ホットキャリア注入とを減少させるためのソース／ドレイン長手方向ドーパント勾配及びソース／ドレイン寄生容量を減少させるためのソース／ドレイン垂直方向ドーパント勾配の両方が設けられている。ＩＧＦＥＴ１６０は、（ａ）ソース１０２が更に主要ソース部分１０２Ｍよりも一層軽度にドープされている下部部分１０２Ｌを包含しており、且つ（ｂ）ドレイン１０４が更に主要ドレイン部分１０４Ｍよりも一層軽度にドープされている下部部分１０４Ｌを包含している点を除いて、ＩＧＦＥＴ１５０と同じに構成されている。下部ソース部分１０２Ｌ及び下部ドレイン部分１０４Ｌは高度にドープされたＮ型である。
【００９７】
ＩＧＦＥＴ１６０におけるソース深さｙＳ及びドレイン深さｙＤは、夫々、Ｎ＋下部ソース部分１０２Ｌ及びＮ＋下部ドレイン部分１０４Ｌの深さである。何故ならば、それらは、夫々、Ｎ＋＋主要ソース部分１０２Ｍ及びＮ＋＋主要ドレイン部分１０４Ｍの下側に存在しているからである。ポケット部分１２０が下部ソース部分１０２Ｌの下側に延在している。その結果、ドレイン深さｙＤは、通常、ソース深さｙＳを越えている。
【００９８】
ＩＧＦＥＴ１６０のソース１０２及びドレイン１０４は、夫々、長手方向ソース・ドレインドーパント勾配を達成するために、Ｎ＋横方向ソース延長部１０２Ｅ及びＮ＋横方向ドレイン延長部１０４Ｅを包含している。図１５を参照すると良い。ＩＧＦＥＴ１６０における長手方向ソース／ドレインドーパント勾配は、ＩＧＦＥＴ１５０におけるものと実質的に同じ特性を持っている。従って、ＩＧＦＥＴ１５０に関連する図１４の長手方向上部表面ドーパント濃度グラフ及び図１４の関連する説明はＩＧＦＥＴ１６０に適用される。ＩＧＦＥＴ１５０、従ってＩＧＦＥＴ１６０における長手方向ソース／ドレインドーパント勾配はチャンネルゾーン１０６内の非対称長手方向ドーパント勾配に何らの顕著な効果を有するものではないので、ＩＧＦＥＴ１６０における非対称チャンネルゾーンドーパント勾配は、ＩＧＦＥＴ１００におけるのと実質的に同じ態様でＩＧＦＥＴ１６０におけるパンチスルーを回避する。
【００９９】
ＩＧＦＥＴ１６０における垂直方向ドーパント勾配の理解は、図１６ａ〜１６ｃ（集約的に「図１６」）及び図１７ａ〜１７ｃ（集約的に「図１７」）の助けをかりて容易化され、それらは、夫々、下部ソース部分１０２Ｌ及び下部ドレイン部分１０４Ｌを包含するソース１０２及びドレイン１０４を介しての夫々の垂直線１３０及び１３６に沿っての深さｙの関数としての例示的なドーパント濃度を提示している。図１６ａ及び１７ａは、特に、領域１０２Ｍ，１０２Ｌ，１０４Ｍ，１０４Ｌ，１１４，１１６，１２０，１２４を垂直方向に画定する個々の半導体ドーパントの、夫々、線１３０及び１３６に沿っての濃度ＮＩを例示している。線１３０及び１３６に沿っての領域１０２Ｍ，１０２Ｌ，１０４Ｍ，１０４Ｌ，１１４，１１６，１２０，１２４における全Ｐ型及び全Ｎ型のドーパントの濃度ＮＴは、夫々、図１６ｂ及び１７ｂに図示されている。図１６ｃ及び１７ｃは、夫々、線１３０及び１３６に沿っての正味ドーパント濃度ＮＮを例示している。
【０１００】
図１６ａ及び１７ａは、（ａ）曲線１０２Ｍ’及び１０２Ｌ’が夫々主要ソース部分１０２Ｍ及び下部ソース部分１０４Ｌを形成するために使用されたＮ型ドーパントの垂直線１３０に沿っての濃度ＮＩを表しており、且つ（ｂ）曲線１０４Ｍ’及び１０４Ｌ’が夫々主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０４Ｌを形成するために使用されたＮ型ドーパントの垂直線１３６に沿っての濃度ＮＩを表しているという点を除いて、図８ａ及び１０ａに夫々類似している。同様に、図１６ｂ及び１７ｂは、（ａ）線１３０に沿っての全Ｎ型ドーパントの濃度ＮＴがここでは夫々主要ソース部分１０２Ｍ及び下部ソース部分１０３Ｌに対応するセグメント１０２Ｍ”及び１０２Ｌ”から構成されている曲線１０２”によって表されており、且つ（ｂ）線１３６に沿っての全Ｎ型ドーパントの濃度ＮＴがここでは夫々主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０２Ｌに対応するセグメント１０４Ｍ”及び１０４Ｌ”から構成されている曲線１０４”によって表されているという条件下において、図８ｂ及び１０ｂに夫々類似している。
【０１０１】
図１６ｃ及び１７ｃは、（ａ）線１３０に沿ってのソース１０２内の正味ドーパント濃度ＮＮを表す曲線１０２＊がここでは主要ソース部分１０２Ｍ及び下部ソース部分１０２Ｌに夫々対応するセグメント１０２Ｍ＊及び１０２Ｌ＊で形成されており、且つ（ｂ）線１３６に沿ってのドレイン１０４内の正味ドーパント濃度ＮＮを表す曲線１０４＊がここでは主要ドレイン部分１０４Ｍ及び下部ドレイン部分１０２Ｌに夫々対応するセグメント１０４Ｍ＊及び１０４Ｌ＊で形成されているという条件下において、図８ｃ及び１０ｃに夫々類似している。付加的に、ＩＧＦＥＴ１６０のチャンネルゾーン１０６を介して垂直線１３２及び１３４に沿ってのドーパント濃度は、ＩＧＦＥＴ１００におけるものと実質的に同じである。従って、垂直線１３２及び１３４に沿っての図９に示した濃度ＮＩ、ＮＴ、ＮＮはＩＧＦＥＴ１６０に適用される。
【０１０２】
ＩＧＦＥＴ１６０のソース１０２及びドレイン１０４における垂直方向ドーパント勾配についての前述した説明の条件下において、ＩＧＦＥＴ１６０におけるウエル部分１１６及びポケット部分１２０の形態は実質的にＩＧＦＥＴ１００と同じである。従って、ドレイン１０４下側の垂直方向ドーパントプロフィルは、ＩＧＦＥＴ１００におけるものとＩＧＦＥＴ１６０におけるものとは実質的に同じである。そのために、ドレイン・ボディ接合１１２と関連する寄生容量はＩＧＦＥＴ１６０において減少されており、それによりそれが増加されたアナログ速度を有することを可能とさせている。ソース１０２及びドレイン１０４における垂直方向ドーパント勾配は、ソース・ボディ接合１１０に沿っての寄生容量を減少させる（又は更に減少させる）ことによって且つドレイン・ボディ接合１１２に沿っての寄生容量を更に減少させることによってＩＧＦＥＴ１６０が更に一層大きなアナログ速度を有することを可能とさせる。ＩＧＦＥＴ１６０のソース１０２及びドレイン１０４にける長手方向ドーパント勾配はソース抵抗ＲＳを減少させ、且つ同時的にドレイン側ホットキャリア注入を緩和させる。
【０１０３】
図１８ａ〜１８ｃは、ポケット部分１２０がソース１０２及びドレイン１０４よりも上部半導体表面の下側においてより浅い深さに延在している非対称長ＮチャンネルＩＧＦＥＴ１００，１５０，１６０の夫々のバージョン１７０，１８０，１９０を例示している。ソース１０２及びドレイン１０４が、夫々、ソース延長部１０２Ｅ及びドレイン延長部１０４Ｅを包含している長ＮチャンネルＩＧＦＥＴ１８０又は１９０の場合には、ポケット部分１２０は延長部１０２Ｅ及び１０４Ｅの下側に延在する。
【０１０４】
各ＩＧＦＥＴ１７０，１８０，１９０におけるポケット部分１２０の境界のＰ型セクションは、ＩＧＦＥＴ１００に関連して上に説明した如く、Ｐ型ポケットドーパントの濃度がＰ型バックグラウンドドーパントの濃度と等しい位置として定義される。ポケット部分１２０の境界のＰ型セクションに沿っての全Ｐ型ドーパント濃度は、ＩＧＦＥＴ１７０，１８０，又は１９０におけるバックグランドドーパント濃度の２倍である。従って、Ｐ型ポケットドーパントの幾らかは図１８ａ〜１８ｃにおいてポケット部分１２０に対して例示されているものの下側の或る深さにおいてＩＧＦＥＴ１７０，１８０，又は１９０のソース１０２内に存在している。このソース１０２内の付加的なＰ型ポケットドーパントは、その下部表面に沿ってソース１０２を画定しているＮ型ドーパントの幾らかを相殺（補償）する。従って、ＩＧＦＥＴ１７０，１８０，又は１９０におけるドレイン深さｙＤは、ＩＧＦＥＴ１００におけるよりも一層少ない量ではあるが、ソース深さｙＳを越える。
【０１０５】
ＩＧＦＥＴ１７０，１８０，１９０の各々のチャンネルゾーン１０６は、夫々、ＩＧＦＥＴ１００，１５０，１６０に対して実質的に上に説明した如く、非対称で長手方向にドーパント勾配が付けられている。この点に関して、ＩＧＦＥＴ１７０に対する上部半導体表面に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮは夫々実質的に図７に表されている通りである。図１４は実質的にＩＧＦＥＴ１８０及び１９０に対しての該上部表面に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮを提示している。従って、パンチスルーは、ＩＧＦＥＴ１００に対して上述した態様でＩＧＦＥＴ１７０，１８０，１９０において回避される。
【０１０６】
ＩＧＦＥＴ１７０，１８０，１９０の各々は、実質的にＩＧＦＥＴ１００，１５０，１６０に対して上述した如くに、ドレイン１０４下側においてハイポアブラプトな垂直ドーパントプロフィルを有している。図１０は、夫々、ＩＧＦＥＴ１７０及び１８０の各々に対してドレイン１０４を介しての垂直線１３６に沿っての濃度ＮＩ、ＮＴ、ＮＮを提示している。ＩＧＦＥＴ１９０に対するドレイン１０４を介しての垂直線１３６に沿っての濃度ＮＩ、ＮＴ、ＮＮは実質的に図１７において表されている。各ＩＧＦＥＴ１７０，１８０，又は１９０におけるドレイン・ボディ接合１１２に沿っての寄生容量は、ＩＧＦＥＴ１００に対して上述した如くに、減少されて各ＩＧＦＥＴ１７０，１８０，又は１９０が増加されたアナログ速度を有することを可能とさせる。
【０１０７】
図１９ａ〜１９ｃ（集約的に「図１９」）及び図２０ａ〜２０ｃ（集約的に「図２０」）はＩＧＦＥＴ１７０，１８０，１９０に対してのソース１０２を介しての垂直線１３０に沿っての深さｙの関数としての例示的なドーパント濃度を提示している。図１９はＩＧＦＥＴ１７０及び１８０に適用される。図２０はＩＧＦＥＴ１９０に適用される。図１９ａ及び２０ａは、特に、線１３０に沿って領域１０２，１１４，１１６，１２０を垂直方向に画定する個別的半導体ドーパントの濃度ＮＩを例示している。線１３０に沿っての領域１０２，１１４，１１６，１２０における全Ｐ型及び全Ｎ型のドーパントの濃度ＮＴは図１９ｂ及び２０ｂに図示されている。図１９ｃ及び２０ｃは、夫々、線１３０に沿っての正味ドーパント濃度ＮＮを例示している。
【０１０８】
図１９ｂ及び２０ｂにおける曲線セグメント１１６”及び１２４”の変化によって表されているように、ソース１０２下側のボディ物質１０８の部分における全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６内のＰ型ドーパントの最大濃度の表面下の位置からソース１０２へ垂直線１３０に沿って上方へ移る場合に、少なくとも１０倍だけハイポアブラプト的に減少する。ポケット部分１２０をソース１０２及びドレイン１０４よりも一層浅い形態とさせることは、ソース１０２下側のボディ物質１０８の部分における全Ｐ型ドーパントをハイポアブラプトな垂直プロフィルとさせることとなる。このことが発生する理由は、ＩＧＦＥＴ１００，１５０，１６０におけるよりもＩＧＦＥＴ１７０，１８０，１９０において、一層少ないＰ型ドーパントがソース１０２下側に位置されているからである。図８ｂ，１６ｂ，１９ｂ，２０ｂにおけるソース１０２を介しての線１３０に沿っての全Ｐ型ポケットドーパントの濃度ＮＴを表している曲線セグメント１２０”は、図１９ｂ及び２０ｂにおいて大部分がソース深さｙＳの上方に位置されているが、図８ｂ及び１６ｂにおいては、深さｙＳのかなり下側に延在している。
【０１０９】
ＩＧＦＥＴ１７０，１８０，又は１９０のソース１０２下側のボディ物質１０８の部分におけるハイポアブラプトな垂直ドーパントプロフィルは、ＩＧＦＥＴ１７０，１８０，又は１９０のドレイン１０４の下側、従ってＩＧＦＥＴ１００，１５０，又は１６０のドレイン１０４の下側、のボディ物質１０８の部分におけるハイポアブラプトな垂直ドーパントプロフィルに極めて類似している。図１９ｂ及び２０ｂにおけるソース１０２を介しての垂直線１３０に沿っての結合された曲線セグメント１１６”／１２０”を図１０ｂ及び１７ｂにおけるドレイン１０４を介しての垂直線１３６に沿っての結合された曲線セグメント１１６”／１２０”と比較してみると良い。ドレイン１０４下側のボディ物質１０８の部分において発生することと同様に、各ＩＧＦＥＴ１７０，１８０，又は１９０におけるソース１０２下側のボディ物質１０８の部分における全Ｐ型ドーパントの濃度ＮＴは、最大Ｐ型ウエル濃度の表面下位置からソース１０２の非常に高度にドープされている物質へ上方へ移る場合に、好適には少なくとも２０倍だけ、より好適には少なくとも４０倍だけ、更により好適には少なくとも８０倍だけ、典型的には１００の近傍の倍数（係数）だけ、減少する。ＩＧＦＥＴ１７０，１８０，又は１９０において、ソース１０２の非常に高度にドープされている物質の下側のボディ物質１０８の部分におけるハイポアブラプトな垂直ドーパントプロフィルは、ソース・ボディ接合１１０と関連する寄生容量を減少させる。ＩＧＦＥＴ１７０，１８０，又は１９０のアナログ速度は更に増加される。
【０１１０】
ＩＧＦＥＴ１７０，１８０，又は１９０のチャンネルゾーン１０６を介しての垂直線１３４に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮは図９に示されている如くに表れる。ＩＧＦＥＴ１７０，１８０，又は１９０の、ポケット部分１２０を包含しているチャンネルゾーン１０６を介しての垂直線１３２に沿ってのドーパント濃度ＮＩ、ＮＴ、ＮＮは、ＩＧＦＥＴ１７０，１８０，又は１９０に対する線１３２に沿ってのＰ型ポケットドーパントの濃度ＮＩに対する曲線１２０”が図１９ａ又は２０ａにおける線１３０に沿っての曲線１２０’に類似しているという点を除いて、図９に例示されているものに類似している。
【０１１１】
ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０を説明する上での便宜上、ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０のいずれかを包含する半導体物質の全体にわたりＰ型バックグラウンドドーパントの濃度は実質的に一定であることが上述した説明において仮定されていた。しかしながら、他のＰ型ドーパントの濃度と比較してＰ型バックグラウンドドーパントのピーク値が比較的低い限り、Ｐ型バックグラウンドドーパントの濃度は変化する場合がある。
【０１１２】
ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０の各々におけるボディ物質１０８のウエル部分１１６は、直ぐ下側にある軽度にドープされている半導体物質（下部ボディ物質部分１１４）と同じ導電型である。図３１ａ〜３１ｏ及び３１ｐ−１〜３１ｒ−２の製造プロセスに関連して以下に示す如くに、この状態は、通常、Ｐ＋ウエル部分１１６及びＰ＋ポケット部分１２０が軽度にドープされているＰ型半導体物質の開始領域において形成される場合に発生する。その際の上部ボディ物質残部１２４のバルクにおけるドーパント濃度は大部分がＰ−開始領域の低バックグラウンドドーパント濃度と等しい。
【０１１３】
代替的に、ウエル部分１１６直下の半導体物質は、ウエル１１６に対して反対の導電型のものとすることが可能である。ウエル部分１１６はＰ型であるので、ウエル１１６直下の半導体物質はＮ型である。この代替物は、典型的に、Ｐ＋ウエル１１６及びＰ＋ポケット１２０が、比較的一様な正味バックグランド濃度で通常軽度にドープされているＮ型半導体物質の開始領域内に形成される場合に発生する。１実施例においては、上部ボディ物質部分、即ちウエル部分１１６上方（又はウエル１１６に対して意図された位置の上方）に位置されている開始Ｎ型領域の部分、となることが意図されている開始Ｎ型領域の部分は、上部ボディ物質部分１１８の全てをＰ型とさせるために開始Ｎ型半導体領域のＮ型バックグランドドーパント濃度よりも一層大きな絶対濃度へＰ型補償ドーパントでドープされている。別の実施例においては、上部ボディ物質部分１１８となることが意図されている開始Ｎ型領域の部分は、ウエル部分１１６にけるＰ型ウエルドーパントの一部の上方拡散によってＰ型導電型へ変換される。
【０１１４】
上部ボディ物質部分１１８内のＰ型補償用即ちウエルドーパントの正味濃度ＮＮの最小値はＮ型バックグラウンドドーパント濃度の近傍とさせることが可能である。しかしながら、ボディ物質部分１１８の全てがＰ型であることを確保するために、部分１１８内のＰ型補償用即ちウエルドーパントの濃度ＮＮの最小値は、通常、Ｎ型バックグラウンドドーパント濃度よりも一層大きなかなりの量であり、例えば、少なくとも２倍大きい。従って、ポケット部分１２０外側のボディ物質部分１１８のバルクにおけるＰ型補償用即ちウエルドーパントの濃度ＮＮの最小値は、通常、Ｎ型バックグラウンドドーパント濃度よりも著しく一層大きなものである。
【０１１５】
図２１は、本発明に基づき且つ図６に類似して、Ｐ−下部ボディ物質部分１１４がＰ＋ウエル部分１１６と下部ＰＮ接合１９４を形成する軽度にドープしたＮ−型下部領域１９２で置換されている非対称長ＮチャンネルＩＧＦＥＴ１００の変形例１００Ｖを例示している。下部領域１９２はＰ型の導電型ではないので、ＩＧＦＥＴ１００ＶにおけるＰ−型ボディ物質１０８は、ウエル部分１１６と、ＩＧＦＥＴ１００の上部ボディ物質部分１１８を置換している上部部分１９６と、から構成されている。ＩＧＦＥＴ１００Ｖの上部ボディ物質部分１９６の一部はＰ＋ポケット部分１２０によって形成されている。上部ボディ物質部分１９６の残部、即ちポケット部分１２０外側の部分、は図２１において品目１９８として示してある。上部ボディ物質残部１９８は、Ｎ−下部部分１９２よりも幾分一層高い正味の濃度で軽度にＰ型にドープされている。ボディ物質残部１９８の軽度のＰ型ドーピングは、上述したＰ−型補償用ドーパントで達成される。前述した差異及び結果的に得られるドーパント濃度差とは別に、ＩＧＦＥＴ１００Ｖは実質的にＩＧＦＥＴ１００と同一の形態とされており且つ構成されている。
【０１１６】
ＩＧＦＥＴ１００ＶはＩＧＦＥＴ１００のものと同様の以下の特徴、即ち、（ａ）チャンネル１００内の非対称長手方向ドーパント勾配及び（ｂ）ドレイン１０４下側のボディ物質１０８の部分におけるハイポアブラプトな垂直ドーパントプロフィル、を有している。ＩＧＦＥＴ１００のものから幾分どのように異なることが可能であるかを包含して、ＩＧＦＥＴ１００Ｖのこれらの特徴の理解は、図２２ａ−２２ｃ（集約的に「図２２」）、図２３ａ−２３ｃ（集約的に「図２３」）、及び図２４ａ−２４ｃ（集約的に「図２４」）の助けを借りて容易化される。図２２は長手方向距離ｘの関数としてのＩＧＦＥＴ１００Ｖの上部半導体表面に沿っての例示的なドーパント濃度を提示している。ＩＧＦＥＴ１００Ｖのソース１０２を介しての垂直線１３０に沿っての例示的なドーパント濃度は図２３に提示されている。図２４はＩＧＦＥＴ１００Ｖのドレイン１０４を介しての垂直線１３６に沿っての例示的なドーパント濃度を提示している。
【０１１７】
図２２ａ，２３ａ，２４ａは、領域１０２，１０４，１１６，１２０，１９２，１９６，１９８を画定する個々の半導体ドーパントの濃度ＮＩを例示している。曲線１９２’及び１９８’は、特に、Ｎ−下部領域１９２及びＰ−上部ボディ物質残部１９８を夫々画定するＮ型バックグランドドーパント及びＰ型補償用ドーパントの濃度ＮＩを夫々表している。品目１９４＃はウエル部分１１６下側で正味ドーパント濃度ＮＮがゼロとなる箇所を表しており、従って下部ＰＮ接合１９４の位置を示している。
【０１１８】
領域１０２，１０４，１１６，１２０，１９２，１９６，１９８における全Ｐ型及び全Ｎ型ドーパントの濃度ＮＴは図２２ｂ，２３ｂ，２４ｂに図示されている。図２２ｂ，２３ｂ，２４ｂ中の曲線セグメント１９２”及び１９８”は、夫々、Ｎ−下部領域１９２及びＰ−上部ボディ物質残部１９８に対応している。図２２ｃ，２３ｃ，２４ｃは領域１０２，１０４，１１６，１２０，１９２，１９６，１９８における正味Ｐ型ドーパント及び正味Ｎ型ドーパントの濃度ＮＮを例示している。図２２ｃ、２３ｃ、２４ｃ中の曲線セグメント１９２＊及び１９８＊は、夫々、Ｎ−下部領域１９２及びＰ−上部ボディ物質残部１９８に対応している。
【０１１９】
図２２−２４は、（１）ＩＧＦＥＴ１００ＶにおけるＮ型バックグラウンドドーパントの濃度ＮＩがＩＧＦＥＴ１００におけるＰ型バックグラウンドドーパントの濃度ＮＩにほぼ等しく、（ｂ）ＩＧＦＥＴ１００Ｖの上部半導体表面に沿ってのＰ型補償用ドーパントの濃度ＮＩはＩＧＦＥＴ１００におけるＮ型バックグランドドーパントの濃度ＮＩの２〜３倍であり、且つ（ｃ）Ｐ型補償用ドーパントの濃度ＮＩの最大値は上部半導体表面に沿ってのＰ型補償用ドーパントの濃度ＮＩの２〜３倍であり、従ってＮ型バックグラウンドドーパントの濃度ＮＩの４〜９倍である、という例を表している。これらの差異とは別に、ＩＧＦＥＴ１００Ｖ中の他のドーパントの濃度ＮＩは、夫々、ＩＧＦＥＴ１００におけるものとほぼ同じである。
【０１２０】
更に特定的には、ＩＧＦＥＴ１００Ｖ中のＰ型ポケットドーパントの濃度ＮＩはＩＧＦＥＴ１００におけるのと実質的に同一の態様で長手方向において変化する。図２２ａ中の曲線セグメント１２０’の変化は、ＩＧＦＥＴ１００Ｖの上部半導体表面に沿ってソース１０２からチャンネルゾーン１０６内へ長手方向に移る場合に、Ｐ型ポケットドーパントの濃度ＮＩはゾーン１０６内への途中までほぼ一定の上部表面レベルにあり、次いで、ソース１０２とドレイン１０４との間の或る位置においてそのレベルから基本的にゼロへ降下する。
【０１２１】
ＩＧＦＥＴ１００Ｖの上部半導体表面に沿ってのチャンネルゾーン１０６内の全Ｐ型ドーパントは、ポケットドーパントと補償用ドーパントとの和である。このことは、上部半導体表面に沿ってのチャンネルゾーン１０６内の全Ｐ型ドーパントがポケットドーパントとバックグラウンドドーパントとの和であるところのＩＧＦＥＴ１００とは異なっている。例示した例におけるＰ型補償用ドーパントの濃度ＮＩはＮ型バックグラウンドドーパントの濃度ＮＩの２〜３倍であり、従ってＩＧＦＥＴ１００におけるＰ型バックグラウンドドーパントの濃度ＮＩの２〜３倍であるので、例示した例におけるＩＧＦＥＴ１００Ｖの上部表面に沿っての全Ｐ型ドーパントの濃度ＮＴの最小値はＩＧＦＥＴ１００の上部表面に沿っての全Ｐ型ドーパントの濃度ＮＴの最小値の２〜３倍である。
【０１２２】
図２２ｂ中の品目１０６”は、曲線セグメント１２０”及び１９８”のチャンネルゾーン部分を表している。ＩＧＦＥＴ１００において起こることと同様に、ここでの曲線１０６”における変化は、ＩＧＦＥＴ１００Ｖの上部半導体表面に沿ってのチャンネルゾーン１０６内の全Ｐ型ドーパントの濃度ＮＴは、ゾーン１０６がソース１０２と合流する箇所よりもゾーン１０６がドレイン１０４と合流する箇所において一層低いことを示している。ＩＧＦＥＴ１００Ｖのチャンネルゾーン１０６における全Ｐ型ドーパントの濃度ＮＴは、該上部表面に沿ってのソース・ボディ接合１１０におけるよりも、該上部表面に沿ってのドレイン・ボディ接合１１２において、通常、少なくとも１０倍低く、好適には、少なくとも２０倍低く、更に好適には、少なくとも５０倍低く、典型的には、１００の近傍における倍数だけ低い。この濃度差に対する典型的な値が、ＩＧＦＥＴ１００において起こるように１００を越える倍数ではなく、ＩＧＦＥＴ１００Ｖにおいては１００の近傍における倍数であるかの理由は、該上部表面に沿っての全Ｐ型ドーパントの濃度ＮＴの最小値は、ＩＧＦＥＴ１００におけるよりもＩＧＦＥＴ１００Ｖの例示した例においては２〜３倍一層高いからである。
【０１２３】
図２２ｃを参照すると、品目１０６＊はチャンネルゾーン曲線セグメント１２０＊及び１９８＊の結合を表している。ＩＧＦＥＴ１００Ｖに対する曲線１０６＊のセグメント１９８＊が図７ａ中のＩＧＦＥＴ１００に対する曲線１０６＊のセグメント１２４＊よりも僅かに一層高いという条件下において、図７ａ及び２２ａ中の曲線１０６＊は極めて類似している。従って、ＩＧＦＥＴ１００Ｖ中のチャンネルゾーン１０６のソース側は、ドレイン側と比較して、高い正味の量のＰ型ドーパントを有している。ソース・ボディ接合１１０に沿ってのデプリション領域のチャンネル側部分の厚さはＩＧＦＥＴ１００Ｖにおいては減少されている。更に、ＩＧＦＥＴ１００Ｖ中のチャンネルゾーン１０６のソース側に沿っての高いＰ型ドーパント濃度は、ＩＧＦＥＴ１００に関連して上述した理由（フィールドライン終端）により、ドレイン１０４における比較的高い電界から、ソース１０２を遮蔽する。ＩＧＦＥＴ１００Ｖにおいてはパンチスルーは回避される。
【０１２４】
ＩＧＦＥＴ１００Ｖのソース１０２とドレイン１０４との下側のボディ物質部分１０８内のＰ型ドーパントは、図２３ａ，２４ａにおいて曲線１１６’及び１９８’によって夫々示されているようにウエルドーパント及び補償用ドーパントから構成されており、且つ、ソース１０２の場合には、図２３ａにおいて曲線１２０’で示されているように、ポケットドーパントからも構成されている。図２３ａ，２４ａにおける曲線１９８’の変化は、Ｐ型補償用ドーパントの濃度ＮＩがソース１０２及びドレイン１０４の底部近くで最大値に到達することを示している。この最大値は図２３ａ，２４ａの特定の例におけるＮ型バックグラウンドドーパントの濃度ＮＩの４〜９倍である。図２３ａ，２４ａの例におけるＰ型補償用ドーパントの濃度ＮＩはウエル部分１１６内の最大Ｐ型ドーパント濃度の深さｙＷよりも小さな或る深さにおいて基本的にゼロへ降下する。
【０１２５】
ＩＧＦＥＴ１００Ｖのドレイン１０４下側のボディ物質部分１０８内の全Ｐ型ドーパントは図２４ｂにおける曲線セグメント１１６”及びその（上方）延長部１９８”によって示されている。Ｐ型補償用ドーパントの濃度ＮＩは深さｙＷより小さな或る深さにおいて基本的にゼロへ降下するので、ドレイン１０４下側のボディ物質部分内の全Ｐ型ドーパントの濃度ＮＴは実質的にｙＷに等しい或る表面下の位置において最大値に到達する。ＩＧＦＥＴ１００において起こる如く、図２４ｂにおける結合した曲線セグメント１１６”／１９８”における変化は、ＩＧＦＥＴ１００Ｖのドレイン１０４下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴがウエル部分１１６内の全Ｐ型ドーパントの最大濃度の表面下位置からドレイン１０４へ上方へ移る場合に少なくとも１０倍だけハイポアブラプト的に減少することを示している。
【０１２６】
図２４ｂの特定の例におけるＩＧＦＥＴ１００Ｖのドレイン１０４下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、典型的に、該最大Ｐ型ウエル濃度の位置からドレイン１０４へ上方へ移る場合に１５の近傍の倍数だけ減少する。このハイポアブラプトな濃度の減少に対する典型的な値が、ＩＧＦＥＴ１００において発生するような倍数１００の近傍ではなく、ＩＧＦＥＴ１００Ｖにおいては倍数１５の近傍において減少することの理由は、図２４ａの例におけるＩＧＦＥＴ１００Ｖにおけるドレイン１０４の底部におけるＰ型補償用ドーパントの濃度ＮＩがＩＧＦＥＴ１００におけるドレイン１０４の底部におけるＰ型バックグラウンドドーパントの濃度ＮＩの４〜９倍であるからである。然しながら、Ｐ型補償用ドーパントに対する垂直ドーパントプロフィルは、上部ボディ物質部分１９６の全てがＰ型であることを確保しながら、ドレイン１０４の底部におけるＰ型補償用ドーパントの濃度ＮＩの値を減少させるために低下させることが可能である。ＩＧＦＥＴ１００Ｖにおけるドレイン１０４下側のボディ物質部分内の全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６における全Ｐ型ドーパントの最大濃度の位置からドレイン１０４へ上方へ移る場合に、少なくとも２０の倍数だけ、典型的には、少なくとも４０の倍数だけ容易に減少することが可能である。
【０１２７】
曲線セグメント１１６＊及び１９８＊の結合によって表されている如く、図２４ｃは、ドレイン１０４下側のボディ物質部分における濃度ＮＮがＰＮ接合１１２及び１９４においてゼロへ降下しているという点を除いて、ＩＧＦＥＴ１００Ｖにおけるドレイン１０４下側のボディ物質部分１０８における正味Ｐ型ドーパントの濃度ＮＮはドレイン１０４下側のボディ物質部分における全Ｐ型ドーパントの濃度ＮＴと同様の態様で垂直方向に変化することを示している。ＩＧＦＥＴ１００Ｖのドレイン１０４下側のボディ物質部分におけるハイポアブラプトな垂直ドーパントプロフィルに起因して、ドレイン・ボディ接合１１２と関連する寄生容量が、以下に更に説明する理由により、減少される。接合１０４に沿っての寄生容量における減少がＩＧＦＥＴ１００におけるよりもＩＧＦＥＴ１００Ｖにおいて一層少ない場合があるが、ＩＧＦＥＴ１００Ｖは尚且つ増加されたアナログ速度を有している。
【０１２８】
ＩＧＦＥＴ１００におけるＰ型バックグランドドーパントのものよりも一層大きなノードにおいてのＰ型補償用ドーパントの存在は、ＩＧＦＥＴ１００Ｖのドレイン１０４を介しての垂直ドーパントプロフィルに沿ってよりもＩＧＦＥＴ１００Ｖのソース１０２を介しての垂直ドーパントプロフィルに関してかなり一層少ない効果を有するものである。何故ならば、Ｐ型ポケットドーパントもＩＧＦＥＴ１００Ｖにおけるソース１０２下側に存在しているからである。図２３と図２４との比較から明白であるように、ＩＧＦＥＴ１００のソース１０２を介しての垂直ドーパントプロフィルに関しての上述したコメントは、一般的に、ＩＧＦＥＴ１００Ｖのソース１０２を介しての垂直ドーパントプロフィルに対して適用される。
【０１２９】
図２５は、本発明に基づき且つ図１３に類似して、非対称長ＮチャンネルＩＧＦＥＴ１５０の変形例１５０Ｖを例示しており、Ｎ−下部部分１９２がＰ−下部ボディ物質部分１１４を置換している。ＩＧＦＥＴ１５０Ｖは同様に、ＩＧＦＥＴ１５０の上部ボディ物質部分１１８を置換するＰ型上部ボディ物質部分１９６を包含している。上部ボディ物質部分１９６のＰ−残部１９８は、Ｎ−下部部分１９２よりも僅かに一層高い正味ドーパント濃度にある。ＩＧＦＥＴ１００Ｖの場合の如く、ＩＧＦＥＴ１５０Ｖにおける上部ボディ物質残部１９８の軽度のＰ型ドーピングはＰ型補償用ドーパントで達成される。Ｎ−下部部分１９２及びＰ−上部ボディ物質残部１９８が存在するという条件下においては、ＩＧＦＥＴ１５０Ｖは、ソース抵抗ＲＳ及びドレイン側ホットキャリア注入を減少させるために長手方向のソース／ドレインドーパント勾配を有するために、ＩＧＦＥＴ１５０と実質的に同じ形態とされる。
【０１３０】
図２６ａ−２６ｃ（集約的に「図２６」）は、ソース１０２及びドレイン１０４における長手方向ドーパント勾配を検査する場合に使用するためのＩＧＦＥＴ１５０Ｖの上部半導体表面に沿っての例示的なドーパント濃度を提示している。領域１０２Ｍ，１０２Ｅ，１０４Ｍ，１０４Ｅ，１２０，１９２，１９８を大部分画定する個々の半導体ドーパントの該上部表面に沿っての濃度ＮＩが図２６ａ中に図示されている。図２６ｂは該上部表面に沿っての領域１０２Ｍ，１０２Ｅ，１０４Ｍ，１０４Ｅ，１２０，１９２，１９８の全Ｐ型及びＮ型のドーパントの濃度ＮＴを例示している。該上部表面に沿っての正味濃度ＮＮは図２６ｃ中に例示されている。
【０１３１】
図２６はＮ−下部部分１９２及びＰ−上部ボディ残部１９８を考慮するために図２２に提示されている夫々の修正を前提として、図２６は図１４を繰り返している。ＩＧＦＥＴ１５０Ｖのソース１０２及びドレイン１０４中の長手方向ドーパント勾配は、チャンネルゾーン１０６における非対称長手方向ドーパント勾配に何等顕著な影響を有するものではない。ＩＧＦＥＴ１５０Ｖにおける非対称チャンネルゾーンドーパント勾配は、ＩＧＦＥＴ１５０におけるのとほぼ同じ態様で、従って、ＩＧＦＥＴ１００におけるのとほぼ同じ態様で、パンチスルーを回避する。
【０１３２】
ＩＧＦＥＴ１５０ＶにおけるＰ＋ウエル部分１１６及びＰ−上部ボディ物質残部１９８のコンフィギュレーション（configuration）即ち形態は、ドレイン１０４を介して且つ下側のボディ物質１０８内への垂直ドーパントプロフィルを実質的にＩＧＦＥＴ１５０におけるのと同じにハイポアブラプトなものとさせる。垂直線１３０及び１３６に沿っての図２３及び２４の垂直ドーパント濃度グラフは実質的にＩＧＦＥＴ１５０Ｖに適用される。ＩＧＦＥＴ１５０Ｖにおけるドレイン・ボディ接合１１２は減少された寄生容量を有しており、それは、典型的にはＩＧＦＥＴ１５０における程に減少されるものではないが、ＩＧＥＦＴ１５０Ｖを増加されたアナログスイッチング速度を有することを可能とさせる。
【０１３３】
図２７ａ及び２７ｂは、本発明に基づく且つ夫々図１８ａ及び１８ｂに類似して、Ｎ−底部部分１９２がＰ−底部ボディ物質部分１１４を置換する非対称長ＮチャンネルＩＧＦＥＴ１７０及び１８０の夫々の変形例１７０Ｖ及び１８０Ｖを例示している。各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖは、同様に、ＩＧＦＥＴ１７０又は１８０の上部ボディ物質部分１１８を置換するＰ型上部ボディ物質部分１９６を包含している。上部ボディ物質部分１９６のＰ−残部１９８は、再度、Ｎ−底部部分１９２よりも僅かに一層高い正味ドーパント濃度にある。ＩＧＦＥＴ１００Ｖ及び１５０Ｖの場合の如く、各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖにおける上部ボディ物質残部１９８の軽度のＰ型ドーピングはＰ型補償用ドーパントで達成される。Ｎ−底部部分１９２及びＰ−上部ボディ物質残部１９８の存在を前提として、各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖのポケット部分１２０は、ソース１０２又はドレイン１０４よりも、上部半導体表面下側に一層少ない深さに延在する。ＩＧＦＥＴ１８０Ｖは、又、ソース抵抗ＲＳ及びドレイン側ホットキャリア注入を減少させるためにＩＧＦＥＴ１５０Ｖの長手方向ソース／ドレインドーパント勾配を有している。
【０１３４】
ＩＧＦＥＴ１７０Ｖ及び１８０Ｖの各々のチャンネルゾーン１０６は、ＩＧＦＥＴ１００Ｖ及び１５０Ｖに対して夫々実質的に上に説明した如くに、非対称的で長手方向にドーパント勾配が付けられている。図２２はＩＧＦＥＴ１７０Ｖに対する上部半導体表面に沿っての濃度ＮＩ、ＮＴ、ＮＮを実質的に提示している。従って、ＩＧＦＥＴ１００Ｖに関連して上に説明した理由によりＩＧＦＥＴ１７０Ｖにおいてパンチスルーは回避されている。ＩＧＦＥＴ１８０Ｖの上部半導体表面に沿っての濃度ＮＩ、ＮＴ、ＮＮは実質的に図２６に夫々示されている。ＩＧＦＥＴ１８０Ｖは、ＩＧＦＥＴ１７０Ｖについて上に説明した如く、従って、ＩＧＦＥＴ１００Ｖについて上に説明した如くに、パンチスルーを回避する。
【０１３５】
ＩＧＦＥＴ１７０Ｖ及び１８０Ｖの各々は、ＩＧＦＥＴ１００Ｖについて上に説明した如くに、ドレイン１０４を介してハイポアブラプトな垂直ドーパントプロフィルを有している。図２４もＩＧＦＥＴ１７０Ｖ又は１８０Ｖの各々に対してドレイン１０４を介しての垂直線１３６に沿っての濃度ＮＩ、ＮＴ、ＮＮを提示している。その結果、各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖにおけるドレイン・ボディ接合１１２に沿っての寄生容量は、ＩＧＦＥＴ１００Ｖに関連して上に説明した理由により減少されている。ＩＧＦＥＴ１７０Ｖ及び１８０Ｖはそれにより増加されたアナログ速度を有している。
【０１３６】
図２８ａ―２８ｃ（集約的に「図２８」）は、夫々、各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖに対してソース１０２を介しての垂直線１３０に沿っての濃度ＮＩ、ＮＴ，ＮＮを提示している。図２８ｂ中における曲線セグメント１１６”及び１９８”の変化によって表されているように、ソース１０２下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６内のＰ型ドーパントの最大濃度の表面下の位置からソース１０２へ線１３０に沿って上方へ移る場合に、少なくとも１０倍だけハイポアブラプト的に減少する。ＩＧＦＥＴ１７０及び１８０において発生する如く、ポケット部分１２０をＩＧＦＥＴ１７０Ｖ及び１８０Ｖにおけるソース１０２及びドレイン１０４よりも一層浅い形態とさせることは、ソース１０２下側のボディ物質部分におけるＰ型ドーパントに対してハイポアブラプトな垂直プロフィルが発生する。
【０１３７】
各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖの場合のソース１０２下側のボディ物質部分１０８におけるハイポアブラプトな垂直ドーパントプロフィルは、ドレイン１０４下側のボディ物質部分１０８におけるハイポアブラプトな垂直ドーパントプロフィルに極めて類似している。図２８の特定の例においては、ＩＧＦＥＴ１７０Ｖ又は１８０Ｖのソース１０２下側のボディ物質部分における全Ｐ型ドーパントの濃度ＮＴは、最大Ｐ型ウエル濃度の位置からソース１０２へ上方に移る場合に、１５の近傍の典型的な係数だけ減少する。この典型的な１５の係数はＩＧＦＥＴ１７０又は１８０の場合に発生する対応する典型的な１００の係数よりもかなり小さいものであるが、Ｐ型補償用ドーパントに対する垂直ドーパントプロフィルを低くさせることが可能である。ＩＧＦＥＴ１００Ｖのドレイン１０４を介しての垂直ドーパントプロフィルについて上に説明したことと同様に、ＩＧＦＥＴ１７０Ｖ又は１８０Ｖのソース１０２下側のボディ物質部分内の全Ｐ型ドーパントの濃度ＮＴは、ウエル部分１１６内の全Ｐ型ドーパントの最大濃度の位置からソース１０２へ上方へ移る場合に、少なくとも２０の係数だけ、典型的には少なくとも２０の係数だけ、容易に減少することが可能である。
【０１３８】
ＩＧＦＥＴ１７０Ｖ又は１８０Ｖのソース１０２下側のボディ物質部分１０８内のハイポアブラプトな垂直ドーパントプロフィルは、ソース・ボディ接合１１０と関連する寄生容量を減少させるが、典型的には、ＩＧＦＥＴ１７０又は１８０におけるよりも一層小さな量だけである。その結果、各ＩＧＦＥＴ１７０Ｖ又は１８０Ｖのアナログ速度は更に増加される。
【０１３９】
ＩＧＦＥＴ１４０，１６０，１９０の変形例は、領域１９２及び１９８（又は１９６）がＩＧＦＥＴ１００Ｖ，１５０Ｖ，１７０Ｖ，１８０Ｖにおいて与えられているのと同じ態様でＮ−下部領域１９２及びＰ−上部ボディ物質残部１９８（又はＰ型上部ボディ物質部分１９６）で与えることが可能である。ＩＧＦＥＴ１４０，１６０，１９０のこれらの非対称長Ｎチャンネル変形例は、夫々、以下においては、ＩＧＦＥＴ１４０Ｖ，１６０Ｖ，１９０Ｖとして言及する。
【０１４０】
混合信号適用例に適した相補的ＩＧＦＥＴ構成
長チャンネルＩＧＦＥＴ１５０，１６０，１７０，１８０，１９０，１００Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの短チャンネルバージョンは、チャンネル長を適宜減少させることによって本発明に従って製造することが可能である。ＰチャンネルＩＧＦＥＴは、同様に、短チャンネル変形例のＩＧＦＥＴ１５０，１６０，１７０，１８０，１９０，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖを包含してＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの半導体領域の導電型を逆にさせることにより本発明に従って製造することが可能である。
【０１４１】
ＩＧＦＥＴ１５０，１６０，１７０，１８０，１９０，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの短チャンネル変形例を包含するＮチャンネルＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖ及びＰチャンネルＩＧＦＥＴは、特に高速アナログ適用例に適した相補的ＩＧＦＥＴ半導体アーキテクチャを製造するために同じ半導体構成体内に様々に設けることが可能である。例えば、ＮチャンネルＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０の一つ又はそれ以上を、ＩＧＦＥＴ１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの一つ又はそれ以上のＰチャンネル変形例と結合させることが可能である。相補的ＩＧＦＥＴ構成体は、ＩＧＦＥＴ１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，又は１９０Ｖの各Ｐチャンネル変形例に対してＮ−下部部分１９２のＰ型均等物としてＰ−下部ボディ物質部分１１４を使用して軽度にドープしたＰ型半導体物質から作成される。代替的に、ＮチャンネルＩＧＦＥＴ１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの内の一つ又はそれ以上を、ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０、又は１９０の各Ｐチャンネル変形例に対してＰ−下部ボディ物質部分１１４のＮ型均等物としてＮ−下部部分１９２を使用して軽度にドープしたＮ型半導体物質から製造したＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０の一つ又はそれ以上のＰチャンネル変形例と結合させることが可能である。
【０１４２】
特にデジタル回路に適したＮチャンネル及びＰチャンネルの両方のＩＧＦＥＴも該半導体構成体内に設けることが可能である。バイポーラトランジスタ、ＮＰＮ及び／又はＰＮＰ、を様々に該半導体構成体内に設けることが可能である。その結果得られる半導体アーキテクチャは混合信号適用例に適したものである。
【０１４３】
図２９−１及び２９−２（集約的に「図２９」）は、特に混合信号適用例に適したものであるように本発明に従う形態とされた相補的ＩＧＦＥＴ半導体構成体の２つの部分を図示している。図２９の相補的ＩＧＦＥＴ構成体は、下部Ｐ−ボディ物質部分１１４を具備しているドープしたモノシリコン半導体から作成されている。典型的には主にシリコン酸化物から構成されている電気的絶縁性物質のパターン形成されたフィールド領域２００が半導体ボディの上部表面内に凹設されており横方向に分離された活性半導体島状部のグループを画定している。図２９においては、４個のこの様な島状部２０２，２０４，２０６，２０８が見えている。
【０１４４】
４個の長チャンネルＩＧＦＥＴ２１０，２２０，２３０，２４０が、夫々、島状部２０２，２０４．２０６，２０８の位置において上部半導体表面に沿って形成されている。図２９−１におけるＩＧＦＥＴ２１０及び２２０は主に高速アナログ適用例に対して意図された非対称的装置である。図２９−２におけるＩＧＦＥＴ２３０及び２４０は、主にデジタル適用例に対して意図された対称的装置である。ＩＧＦＥＴ２１０及び２３０はＮチャンネル装置である。ＩＧＦＥＴ２２０及び２４０はＰチャンネル装置である。
【０１４５】
非対称ＮチャンネルＩＧＦＥＴ２１０は図１８ｂの長ＮチャンネルＩＧＦＥＴ１８０の実現例であり、ＩＧＦＥＴ１８０の全ての領域を包含している。従って、ＩＧＦＥＴ２１０は、実質的にＩＧＦＥＴ１８０について上述した如く、従ってＩＧＦＥＴ１００について上述した如く、ドレイン１０４下側にハイポアブラプトな垂直ドーパントプロフィルを有している。同様に、ＩＧＦＥＴ２１０のチャンネルゾーン１０６は、ＩＧＦＥＴ１８０について上述した如く、従って実質的にＩＧＦＥＴ１５０について上述した如く、非対称的に長手方向にドーパント勾配が付けられている。
【０１４６】
ＮチャンネルＩＧＦＥＴ２１０のソース１０２、ドレイン１０４、チャンネルゾーン１０６は島状部２０２内に位置されている。図１８ｂに図示されている領域に加えて、ＩＧＦＥＴ２１０はゲート電極１２８の両側のトランスバース（transverse）即ち横側側壁に沿って位置されている一対の電気的絶縁性の側壁スペーサ２５０，２５２を包含している。メタルシリサイド層２５４，２５６，２５８が、夫々、ソース１０２、ドレイン１０４、ゲート電極１２８の上部に沿って位置されている。
【０１４７】
非対称ＰチャンネルＩＧＦＥＴ２２０は、Ｎ−下部部分１９２がＰ−下部ボディ物質部分１１４で置換されている長ＮチャンネルＩＧＦＥＴ１８０ＶのＰチャンネルバージョンの実現例である。ＩＧＦＥＴ２２０は、高度にドープされているウエル部分２７６と上部部分２７８とから構成されているＮ型ボディ物質２６８のＮ型チャンネルゾーン２６６によって分離されているＰ型ソース２６２とＰ型ドレイン２６４とを有している。ＮチャンネルＩＧＦＥＴ１８０ＶのＰチャンネルバージョンの実現例として、ＰチャンネルＩＧＦＥＴ２２０は、導電型が逆になっているという条件下で、実質的にＮチャンネルＩＧＦＥＴ１８０Ｖについて上述したこと、従ってＮチャンネルＩＧＦＥＴ１００Ｖについて上述したことと同じにドレイン２６４下側にハイポアブラプトな垂直ドーパントプロフィルを有している。同様に、ＰチャンネルＩＧＦＥＴ２１２０のチャンネルゾーン１０６は、この場合も導電型が逆になっているという条件下で、ＮチャンネルＩＧＦＥＴ１８０Ｖについて上述したこと、従って、ＮチャンネルＩＧＦＥＴ１５０Ｖについて上述したことと実質的に同じく、非対称的に長手方向にドーパント勾配が付けられている。
【０１４８】
ＰチャンネルＩＧＦＥＴ２２０のソース２６２、ドレイン２６４、チャンネルゾーン２６６は島状部２０４内に位置されている。各Ｐ型Ｓ／Ｄゾーン２６２又は２６４は、非常に高度にドープされている主要部分２６２Ｍ又は２６４Ｍと、一層軽度ではあるがソース抵抗ＲＳ及びドレイン側ホットキャリア注入を減少させるために尚且つ高度にドープされている横方向延長部２６２Ｅ又は２６４Ｅとから構成されている。Ｐ＋横方向延長部２６２Ｄ及び２６４Ｅは上部半導体表面に沿ってチャンネルゾーン２６６を終端させる。
【０１４９】
Ｎ型上部ボディ物質部分２７８の高度にドープされたポケット部分２８０は、ソース２６２、主にソース延長部２６２Ｅに沿って延在している。ＩＧＦＥＴ２１０におけるポケット部分１２０の場合の如く、Ｎ＋ポケット部分２８０は、Ｐ＋ソース延長部２６２Ｅよりも上部半導体表面下側に一層深くに延在しているが、Ｐ＋＋主要ソース部分２６２Ｍ程深くではない。Ｎ型上部ボディ物質部分２７８の残部２８４は軽度にドープされており且つドレイン２６４に沿って延在している。ＩＧＦＥＴ２２０におけるＮ＋ウエル部分２７６、Ｎ＋ポケット部分２８０、Ｎ−上部ボディ物質残部２８４は、典型的に、導電型が逆にされた状態で、ＩＧＦＥＴ１８０ＶにおけるＰ＋ウエル部分１１６、Ｐ＋ポケット部分１２０、Ｐ−上部ボディ物質残部１９８と、夫々、ほぼ同じ長手方向及び垂直方向のドーピング特性を有している。それにより、ＩＧＦＥＴ２２０はパンチスルーを回避し且つソース・ボディ及びドレイン・ボディのＰＮ接合に沿って減少された寄生容量を有している。
【０１５０】
図３２ａ〜３２ｃ及び３３ａ〜３３ｆに関連して以下に説明するＩＧＦＥＴ２２０の変形例において、Ｎ−上部ボディ物質残部２８４は、基本的に、単にＮ＋ウエル部分２７６の延長部である。この変形例におけるＮ−上部ボディ物質残部２８４の軽度のＮ型ドーピングは、残部２８４を軽度にドープされたＮ型とさせる別のドーパント導入ステップを回避するためにＮ＋ウエル２７６を形成するために使用されるＮ型ドーパントの一部のアップディフュージョン（updiffusion）即ち上方拡散によって形成される。
【０１５１】
ゲート誘電体層２８６がＩＧＦＥＴ２２０のチャンネルゾーン２６６の内側に存在している。ゲート電極２８８がチャンネルゾーン２６６上方でゲート誘電体層２８６の上に位置されている。ゲート電極２８８は各横方向Ｓ／Ｄ延長部２６２Ｅ又は２６４Ｅの上方に部分的に延在している。図２９の例においては、ゲート電極２８８は非常に高度にドープされたＰ型ポリシリコンから構成されている。一対の電気的絶縁性の側壁スペーサ２９０及び２９２がＰ＋＋ゲート電極２８８の両側の横側側壁に沿って位置されている。メタルシリサイド層２９４，２９６，２９８が、夫々、ソース２６２、ドレイン２６４、ゲート電極２８８の上部に沿って位置されている。
【０１５２】
対称的なＮチャンネルＩＧＦＥＴ２３０は、下部Ｐ−部分１１４と、高度にドープされている中間ウエル部分３１６と、上部部分３１８とから構成されているＰ型ボディ物質３０８のＰ型チャンネルゾーン３０６によって分離されている一対のＮ型Ｓ／Ｄゾーン３０２及び３０４を有している。Ｓ／Ｄゾーン３０２及び３０４、及びチャンネルゾーン３０６は、島状部２０６内に位置されている。各Ｎ型Ｓ／Ｄゾーン３０２又は３０４は、非常に高度にドープされている主要部分３０２Ｍ又は３０４Ｍ及び高度にドープされており、従って、ドレイン側ホットキャリア注入を減少させるための一層軽度にドープされている横方向延長部３０２Ｅ又は３０４Ｅから構成されている。Ｎ＋横方向延長部３０２Ｅ及び３０４Ｅは、上部半導体表面に沿ってチャンネルゾーン３０６を終端させる。
【０１５３】
Ｐ型上部ボディ物質部分３１８の一対の高度にドープされているハロー（halo）ポケット部分３２０及び３２２は、夫々、対称的な態様で、Ｓ／Ｄゾーン３０２及び３０４に沿って延在している。Ｐ＋ハローポケット部分３２０及び３２２は主にＮ＋Ｓ／Ｄ延長部３０２Ｅ及び３０４Ｅに沿って延在している。図２９の例において、Ｐ＋ポケット部分３２０及び３２２は、Ｎ＋延長部３０２Ｅ及び３０４Ｅよりも上部半導体表面の下側に一層深くに延在しているが、Ｎ＋＋主要ドレイン部分３０２Ｍ及び３０４Ｍほど深くではない。品目３２４は上部ボディ物質部分３１８の中程度にドープしたＰ型残部である。
【０１５４】
ゲート誘電体層３２６がチャンネルゾーン３０６の上側に存在している。ゲート電極３２８はチャンネルゾーン３０６上方でゲート誘電体層３２６の上に位置されている。ゲート電極３２８は、各横方向Ｓ／Ｄ延長部３０２Ｅ又は３０４Ｅの上方を部分的に延在している。ゲート電極３２８は図２９の例における非常に高度にドープされているＮ型ポリシリコンから構成されている。一対の電気的絶縁性の側壁スペーサ３３０及び３３２がＮ＋＋ゲート電極３２８の反対側の横側側壁に沿って位置されている。メタルシリサイド層３３４，３３６，３３８が、夫々、Ｓ／Ｄゾーン３０２及び３０４及びゲート電極３２８の上部に沿って位置されている。
【０１５５】
Ｐ−下部ボディ物質部分２１４にわたり形成されるという条件下において、対称的ＰチャンネルＩＧＦＥＴ２４０は、導電型を逆にした状態でのＩＧＦＥＴ２３０と実質的に同じ形態とされた長チャンネル装置である。従って、ＩＧＦＥＴ２４０は、高度にドープされたウエル部分３５６と上部部分３５８とから構成されているＮ型ボディ物質３４８のＮ型チャンネルゾーン３４６によって分離されている一対のＰ型Ｓ／Ｄゾーン３４２及び３４４を有している。Ｓ／Ｄゾーン３４２及び３４４及びチャンネルゾーン３４６は島状部２０８内に位置されている。各Ｐ型Ｓ／Ｄゾーン３４２又は３４４は、非常に高度にドープされた主要部分３４２Ｍ又は３４４Ｍ及び一層軽度にドープされているが、ドレイン側ホットキャリア注入を減少させるために尚且つ高度にドープされている横方向延長部３４２Ｅ又は３４４Ｅから構成されている。Ｐ＋横方向延長部３４２Ｅ及び３４４Ｅは上部半導体表面に沿ってチャンネルゾーン３４６を終端させる。
【０１５６】
Ｎ型上部ボディ物質部分３５８の一対の高度にドープされているハローポケット部分３６０及び３６２は、夫々、対称的な態様で、Ｓ／Ｄゾーン３４２及び３４４に沿って延在している。Ｎ＋ハローポケット部分３６０及び３６２は、夫々、主にＳ／Ｄ延長部３４２Ｅ及び３４４Ｅに沿って延在している。図２９の例においては、Ｎ＋ポケット部分３６０及び３６２はＮ＋延長部３４２Ｅ及び３４４Ｅよりも上部半導体表面の下側に一層深くに延在しているが、Ｎ＋＋主要Ｓ／Ｄ部分３４２Ｍ及び３４４Ｍほど深いものではない。品目３６４は上部ボディ物質部分３５８の中程度にドープされているＮ型残部である。
【０１５７】
ゲート誘電体層３６６がチャンネルゾーン３４６の上側に存在している。ゲート電極３６８がチャンネルゾーン２６６上方でゲート誘電体層３６６上に位置されている。ゲート電極３６８は主に部分的に各Ｓ／Ｄ延長部３４２Ｅ又は３４４Ｅにわたって延在している。図２９の例においては、ゲート電極３６８は非常に高度にドープしたＰ型ポリシリコンから構成されている。一対の電気的絶縁性の側壁スペーサ３７０及び３７２がＰ＋＋ゲート電極３６８の両側の横側側壁に沿って位置されている。メタルシリサイド層３７４，３７６，３７８が、夫々、Ｓ／Ｄゾーン３４２及び３４４及びゲート電極３６８に沿って位置されている。
【０１５８】
ＩＧＦＥＴ２１０，２２０，２３０，２４０のゲート誘電体層１２６，２８６，３２６，３６６は、典型的に、主に、シリコン酸化物から構成されているが、シリコンオキシナイトライド又は／及びその他の高誘電率の誘電体物質から構成することが可能である。誘電体層１２６，２８６，３２６，３４６の厚さは通常２〜８ｎｍであり、好適には、３〜５ｎｍであり、典型的には、１．８Ｖレンジにわたる動作の場合３．５ｎｍである。誘電体層厚さは、一層高い電圧レンジにわたる動作に対しては適切に増加され、又は一層低い電圧レンジにわたる動作に対しては適切に減少される。側壁スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２があらかた凸の斜面を具備する直角三角形のような形状として図２９中に例示されているが、その他の形状を有することも可能である。シリサイド層２５４，２５６，２５８，２９４，２９６，２９８，３３４，３３６，３３８，３７４，３７６，３７８は、典型的に、コバルトシリサイドから構成されている。
【０１５９】
ＩＧＦＥＴ２３０及び２４０のチャンネルゾーン３０６及び３４６は、図１の対称的なＩＧＦＥＴ２０に対して図２に例示したものと同様な対称的な長手方向ドーパントプロフィルを有している。チャンネルゾーン３０６内のＰ＋ハローポケット部分３２０及び３２２の存在は、スレッシュホールド電圧ロールオフを緩和させ且つＩＧＦＥＴ２３０におけるパンチスルーを回避することを助ける。チャンネルゾーン３４６内のＮ＋ハローポケット部分３６０及び３６２の存在は、同様に、スレッシュホールド電圧ロールオフを緩和し且つＩＧＦＥＴ２４０におけるパンチスルーを回避することを助ける。
【０１６０】
ＩＧＦＥＴ２３０の各Ｎ＋＋主要Ｓ／Ｄ部分３０２Ｍ又は３０４Ｍを介しての且つ下側のＰ型ボディ物質３０８内への垂直ドーパントプロフィルは、ＩＧＦＥＴ２０に対する図３ａに示したもの及び以下に説明する図４０，４４ａ，４４ｂに示すコンピュータシミュレーションした参照ドーパントプロフィルに類似している。同じことが、ボディ物質３４８が下側に存在する軽度にドープされたＮ型モノシリコンと合流する代わりにＰ−下部部分１１４とＰＮ接合を形成するという条件下において、ＩＧＦＥＴ２４０の各Ｐ＋＋主要Ｓ／Ｄ部分３４２Ｍ又は３４４Ｍを介して且つ下側のＮ型ボディ物質３４８内への垂直ドーパントプロフィルに適用される。ＩＧＦＥＴ２３０の上部ボディ物質部分３２４内の中程度であるが高められたＰ型ドーパントの濃度は、ハローポケット部分３２０及び３２２によって与えられる高度のＰ型ドーパント濃度と協働して、ＩＧＦＥＴ２３０においてパンチスルーが発生することを禁止する。ＩＧＦＥＴ２４０の上部ボディ物質部分３６４及びハローポケット部分３６０及び３６２の対応するドーピングは同様にそれがパンチスルーを回避することを可能とさせる。
【０１６１】
ＩＧＦＥＴ２３０のウエル部分３１６を画定するＰ型ウエルドーパントは、典型的に、ＩＧＦＥＴ２１０のウエル部分１１６を画定するＰ型ウエルドーパントの最大濃度と上部半導体表面下側のほぼ同じ深さにある最大濃度に到達する。Ｐ型バックグラウンドドーパントの濃度ＮＩは比較的一様であるから、ＩＧＦＥＴ２３０のウエル部分３１６内の全Ｐ型ドーパントの最大濃度は、典型的に、ＩＧＦＥＴ２１０のウエル部分１１６における全Ｐ型ドーパントの最大濃度と該上部表面下側のほぼ同じ深さにおいて発生する。ＩＧＦＥＴ２３０の上部ボディ物質部分３１８は、上部部分３１８を中程度のＰ型ドーピングレベルへ上昇させるためにＰ型アンチパンチスルー（「ＡＰＴ」）ドーパントが与えられている。上部ボディ物質部分３１８内のＰ型ＡＰＴドーパントは、ウエル部分３１６のＰ型ウエルドーパントの最大濃度よりも、上部半導体表面の下側における一層小さな深さにおける最大濃度に到達する。
【０１６２】
Ｎ＋＋主要Ｓ／Ｄ部分３０１Ｍ又は３０４Ｍ下側のボディ物質部分３０８における全Ｐ型ドーパント、即ちＰ型ウエル、ＡＰＴ、及びバックグラウンドドーパントの結合は、そのボディ物質部分内の全Ｐ型ドーパントの濃度ＮＴをウエル３１６内の最大Ｐ型ドーパント濃度の表面下の位置から最大Ｓ／Ｄ部分３０２Ｍ又は３０４Ｍへ延在する垂直線に沿って比較的に平坦であるようにさせる。特に、主要Ｓ／Ｄ部分３０２Ｍ又は３０４Ｍ下側のボディ物質部分３０８内の全Ｐ型ドーパントの濃度ＮＴは、通常、ウエル３１６内の最大Ｐ型ドーパント濃度の位置から部分３０２Ｍ又は３０４Ｍへ移る場合に、１０の係数未満だけ、典型的には、５の係数未満だけ変化（減少）する。
【０１６３】
同じことがＩＧＦＥＴ２４０でも発生する。ＩＧＦＥＴ２４０のウエル部分３５６を画定するＮ型ウエルドーパントは、典型的に、ＩＧＦＥＴ２２０のウエル部分２７６を画定するＮ型ウエルドーパントの最大濃度と上部半導体表面下側のほぼ同じ深さにおいて最大濃度に到達する。従って、ＩＧＦＥＴ２４０のウエル部分３５６内の全Ｎ型ドーパントの最大濃度は、典型的に、ＩＧＦＥＴ２２０のウエル部分２７６内の全Ｎ型ドーパントの最大濃度と該上部表面下側のほぼ同じ深さにおいて発生する。ＩＧＦＥＴ２４０の上部ボディ物質部分３５８は、上部部分３５８を中程度のＮ型ドーピングレベルへ上昇させるためにＮ型ＡＰＴドーパントが与えられている。上部ボディ物質部分３５８内のＮ型ＡＰＴドーパントは、ウエル部分３５６のＮ型ウエルドーパントの最大濃度よりも上部半導体表面下側の一層少ない深さにおいて最大濃度に到達する。
【０１６４】
Ｓ／Ｄゾーン３４２Ｍ又は３４４Ｍ下側のボディ物質部分３４８内の全Ｎ型ドーパントの結合、即ち、主にＮ型ウエルドーパントとＡＰＴドーパント、はそのボディ物質部分内の全Ｎ型ドーパントの濃度ＮＴを、ウエル部分３５６内の最大Ｎ型ドーパント濃度の表面下の位置から主要Ｓ／Ｄ部分３４２Ｍ又は３４４Ｍへ上方に延在する垂直線に沿って比較的平坦とさせている。特に、主要Ｓ／Ｄ部分３４２Ｍ又は３４４Ｍ下側のボディ物質部分３４８内の全Ｎ型ドーパントの濃度ＮＴは、通常、ウエル３５６内の最大Ｎ型ドーパント濃度の位置から部分３４２Ｍ又は３４４Ｍへ移る場合に、１０の係数未満だけ、典型的には、５の係数未満だけ、変化する。
【０１６５】
ＩＧＦＥＴ２１０及び２２０夫々のハローポケット部分１２０及び２８０は、勿論、代替的に、夫々のソース１０２及び２６２よりも上部半導体表面下側の一層深くに延在することが可能である。ＩＧＦＥＴ２１０は図１３のＩＧＦＥＴ１５０を実現し、一方ＩＧＦＥＴ２２０はＩＧＦＥＴ１５０ＶのＰチャンネルバージョンを実現する。ＮチャンネルＩＧＦＥＴ２３０のハローポケット部分３２０及び３２２は、図４０のコンピュータシミュレーションした参照短チャンネル構成体Ｂにおいて以下に発生する如く、Ｓ／Ｄゾーン３００及び３０２よりも上部半導体表面下側に一層深く延在することが可能である。ＰチャンネルＩＧＦＥＴ２４０のハローポケット部分３６０及び３６２は、同様に、Ｓ／Ｄゾーン３４０及び３４２よりも上部半導体表面下側に一層深くに延在する場合がある。
【０１６６】
図３０−１及び３０−２（集約的に「図３０」）は、特に混合信号適用例に適したものであるように本発明に従う形態とされた別の相補的ＩＧＦＥＴ半導体構成体の２つの部分を図示している。図３０の相補的ＩＧＦＥＴ構成体は、非対称ＰチャンネルＩＧＦＥＴ２２０と、Ｐ＋ウエル部分１１６及びＰ型上部ボディ物質部分１１８をＰ−部分１１４から分離するために高度にドープしたＮ型表面下層３８２がＰ＋ウエル部分１１６とＰ−下部部分１１４との間に存在している点を除いて、非対称ＮチャンネルＩＧＦＥＴ２１０と同じ形態とされている非対称長ＮチャンネルＩＧＦＥＴ３８０と、を包含している。その結果、ＩＧＦＥＴ３８０用のＰ型ボディ物質１０８はＰ−下部部分１１４を包含しておらず、その代わりに、Ｐ＋ウエル部分１１６とＰ型上部ボディ物質部分１１８とからのみ構成されている。
【０１６７】
図３０の相補的ＩＧＦＥＴ構成体は、更に、対称的ＰチャンネルＩＧＦＥＴ２４０と、Ｐ＋ウエル部分３１６及びＰ型上部ボディ物質部分３１８をＰ−部分１１４から分離させるために高度にドープされているＮ型表面下層３９２がＰ＋ウエル部分３１６とＰ−下部部分１１４との間に存在している点を除いて、対称的ＮチャンネルＩＧＦＥＴ２３０と同じ形態とされている対称的長ＮチャンネルＩＧＦＥＴ３９０とを包含している。ＩＧＦＥＴ３９０用のＰ型ボディ物質３０８は、Ｐ−下部部分１１４を包含しておらず、その代わりに、Ｐ＋ウエル部分３１６及びＰ型上部ボディ物質部分３１８のみから構成されている。Ｎ＋表面下層３８２及び３９２とは別に、ＮチャンネルＩＧＦＥＴ３８０及び３９０は、夫々、ＮチャンネルＩＧＦＥＴ２１０及び２３０と同じに動作する。
【０１６８】
ＩＧＦＥＴ２１０，２２０，２３０，２４０，３８０，３９０以外の回路要素を図２９又は３０の相補的ＩＧＦＥＴ構成体の他の部分（不図示）中に設けることが可能である。例えば、ＩＧＦＥＴ２１０，２２０，２３０，２４０，３８０，３９０の短チャンネルバージョンがいずれかの相補的ＩＧＦＥＴ構成体内に存在することが可能である。種々のタイプの抵抗、コンデンサ、及び／又はインダクタと共にバイポーラトランジスタを図２９又は３０の相補的ＩＧＦＥＴ構成体内に設けることが可能である。付加的な回路要素の特性に依存して、該付加的な要素に対していずれかの相補的ＩＧＦＥＴ構成体内に適宜の電気的分離を設けることが可能である。ＩＧＦＥＴ２４０及び２３０又は３９０は、勿論、幾つかの純粋にアナログ相補的ＩＧＦＥＴ適用例において削除することが可能である。
【０１６９】
混合信号適用例に適した相補的ＩＧＦＥＴ構成体の製造
図３１ａ〜３１ｏ、３１ｐ−１〜３１ｒ−１及び３１ｐ−２〜３１ｒ−２（集約的に「図３１」）は図２９に概略的に示した如く長チャンネルＩＧＦＥＴ２１０，２２０，２３０，２４０を包含する相補的ＩＧＦＥＴ半導体構成体を製造するための本発明に基づく半導体プロセスを例示している。ゲート側壁スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２の形成前の段階までのＩＧＦＥＴ２１０，２２０，２３０，２４０の製造において関与するステップは図３１ａ〜３１ｏに示されている。図３１ｐ−１〜３１ｒ−１はスペーサ２５０，２５２，２９０，２９２の製造及び図２９−１に図示した如くＩＧＦＥＴ２１０及び２２０に至る後のステップを例示している。図３１ｐ−２〜３１ｒ−２はスペーサ３３０，３３２，３７０，３７８２の製造及び図２９−２に示した如くＩＧＦＥＴ２３０及び２４０へ至る後のステップを例示している。
【０１７０】
ＩＧＦＥＴ２１０，２２０，２３０．２４０の短チャンネルバージョンは、長チャンネルＩＧＦＥＴ２１０，２２０，２３０，２４０を製造する場合に使用される製造ステップに従って同時的に製造することが可能である。短チャンネルＩＧＦＥＴは長チャンネルＩＧＦＥＴ２１０，２２０，２３０，２４０よりも一層短いチャンネル長のものであるが、その他は、図３１に示されているものとほぼ同じ中間的ＩＧＦＥＴ外観のものである。長チャンネルＩＧＦＥＴ２１０，２２０，２３０，２４０とそれらの短チャンネルバージョンの同時的製造は、長チャンネル及び短チャンネルのＩＧＦＥＴの両方に対するパターンを具備するマスキングプレート（レチクル）で実現される。
【０１７１】
ポケット（ハローポケットを含む）イオン注入ステップ及びソース／ドレイン延長部イオン注入ステップとは別に、本製造プロセスにおけるイオン注入ステップの全ては、ほぼ下部半導体表面に対して垂直、従って、ほぼ上部半導体表面に対して垂直に実施される。更に詳細には、ポケット及びソース／ドレイン延長部イオン注入ステップを除いて注入ステップの全ては、垂直線に対して小さな角度、典型的には７°、で実施される。この垂直線からの小さな逸れは、不所望なイオンチャンネリング効果を回避するために使用される。説明の便宜上、この垂直線からの小さな逸れは図３１中には表されていない。
【０１７２】
そうでないことが示されない限り、図３１の製造プロセスにおけるＮ型イオン注入の各々において使用されるＮ型ドーパントの種は元素形態における特定したＮ型ドーパントから構成される。即ち、各Ｎ型イオン注入は、Ｎ型ドーパントを含有する化合物のイオンではなく特定したＮ型ドーパント元素のイオンで実施される。Ｐ型イオン注入の各々において使用されるＰ型ドーパントの種は、元素形態又は化合物形態においてのＰ型ドーパント、通常ボロン、から様々に構成される。従って、各Ｐ型イオン注入は、通常、ボロンイオンで、又はボロンジフルオライド（boron difluoride）等のボロン含有化合物のイオンで実施される。
【０１７３】
図３１における製造ステップの幾つかにおいて、２個のＩＧＦＥＴに対する活性半導体領域上方においてホトレジストマスクを（実質的に）貫通して開口が延在している。２個のＩＧＦＥＴが図３１の例示的断面において互いに横方向に隣接して形成される場合には、２個のホトレジスト開口は、たとえそれらが以下において別々の開口として記載される場合があっても、図３１における単一の開口として例示されている。
【０１７４】
図３１の図面中に現れる参照記号の終わりにおける文字「Ｐ」は、図２９中に示されており且つそこで「Ｐ」に先行する参照記号の部分によって表されている領域に対するプリカーサー（precursor）を表している。プリカーサーが図２９における対応する領域をほぼ構成するまでに十分に発展すると図３１の図面において参照記号から文字「Ｐ」が省略される。
【０１７５】
図３１の製造プロセスの開始点は、典型的に、高度にドープされているＰ型基板４００及びその上側にある軽度にドープされているＰ型エピタキシャル層１１４Ｐからなるモノシリコン半導体ボディである。図３１ａを参照すると良い。Ｐ＋基板４００は０．０１５Ω・ｃｍの典型的な固有抵抗を達成するために約５×１０１８原子数／ｃｍ３の濃度へボロンでドープした＜１００＞モノシリコンで形成された半導体ウエハである。説明の便宜上、基板４００は図３１の残部においては示されていない。代替的に、開始点は、単純に、Ｐ−エピタキシャル層１１４Ｐと実質的に同じに軽度にドープされているＰ型基板とすることが可能である。
【０１７６】
エピタキシャル層１１４Ｐは、５Ω・ｃｍの典型的な固有抵抗を達成するために約５×１０１５原子数／ｃｍ３の濃度へボロンでＰ型に軽度にドープされているエピタキシャル成長させた＜１００＞モノシリコンから構成されている。エピタキシャル層１１４Ｐの厚さは典型的に５．５μｍである。図３１の製造プロセスの開始点が軽度にドープされたＰ型基板である場合には、品目１１４ＰはＰ−基板である。
【０１７７】
フィールド絶縁領域２００が、図３１ｂ中において左から右へ移る場合に、ＩＧＦＥＴ２１０，２２０，２３０，２４０の夫々に対する活性半導体島状部２０２，２０４，２０６，２０８を画定するために、図３１ｂに示した如く、Ｐ−エピタキシャル層（又はＰ−基板）１１４Ｐの上部表面に沿って設けられている。フィールド絶縁体２００は、好適には、トレンチ酸化物技術に従って形成されるが、局所酸化技術に従って形成することが可能である。フィールド絶縁体２００を設ける場合に、シリコン酸化物の薄いスクリーン絶縁層４０２をエピタキシャル層１１４Ｐの上部表面に沿って熱的に成長させる。
【０１７８】
図３１ｃに示されている如く、島状部２０２及び２０６の上方に開口を具備するホトレジストマスク４０４がスクリーン酸化物層４０２の上に形成される。ボロン種から構成されているＰ型ウエルドーパントが高度のドーズ量で且つ高いエネルギでスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入されて、（ａ）ＩＧＦＥＴ２１０用のＰ＋ウエル部分１１６、及び（ｂ）ＩＧＦＥＴ２３０用のＰ＋プリカーサーウエル部分３１６Ｐを画定する。ウエル部分１１６上方のエピタキシャル層１１４Ｐの部分は、ＩＧＦＥＴ２１０用のＰ−プリカーサー上部ボディ物質部分１１８Ｐを構成する。ホトレジスト４０４を除去する。
【０１７９】
島状部２０６上方に開口を具備しているホトレジストマスク４０６がスクリーン酸化物４０２上に形成される。図３１ｄを参照すると良い。ボロン種からなるＰ型ＡＰＴドーパントが、スクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へ中程度のドーズ量でイオン注入されて、ＩＧＦＥＴ２３０用のＰプリカーサー上部ボディ物質部分３２４Ｐを画定する。ホトレジスト４０６を除去する。
【０１８０】
島状部２０４及び２０８の上方に開口を具備しているホトレジストマスク４０８を図３１ｅに示した如くにスクリーン酸化物４０２上に形成する。燐又は砒素からなるＮ型ウエルドーパントを高いドーズ量で且つ高いエネルギでスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ２２０用のＮ＋ウエル部分２７６及び（ｂ）ＩＧＦＥＴ２４０用のＮ＋プリカーサーウエル部分３５６Ｐを画定する。
【０１８１】
ホトレジストマスク４０８が所定位置にある状態で、同様に燐又は砒素からなるＮ型補償用ドーパントを軽度のドーズ量で且つ中程度のエネルギで島状部２０４上方の酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて、ＩＧＦＥＴ２２０用のＮ−プリカーサー上部ボディ物質部分２７８Ｐを画定する。Ｎ−プリカーサーボディ物質部分２７８Ｐは、それが図３１ｅの段階において存在するようにＮ＋ウエル部分２７６の上側に存在している。Ｎ型補償用ドーパント注入のドーズ量及び注入エネルギは、通常、プリカーサーボディ物質部分２７８Ｐの全てをＮ型の導電型とさせるのに十分なものである。
【０１８２】
該Ｎ型補償用ドーパントは、又、島状部２０８上方の酸化物４０２の被覆されていない部分を介して且つＩＧＦＥＴ２４０用の下側のモノシリコン内に通過する。ホトレジスト４０８を使用する２つのＮ型ドーピング操作のいずれかを最初に実施することが可能である。ホトレジスト４０８を除去する。ＩＧＦＥＴ２４０用のモノシリコンがＮ型補償用ドーパントのいずれをも受け取ることが無いことが所望される場合には、Ｎ型補償用ドーピング操作は、島状部２０４上方には開口を具備しているが島状部２０８の上方には具備していない（且つ島状部２０２及び２０６の上方にも具備していない）付加的なホトレジストマスクで実施することが可能であり、その後に、該付加的なホトレジストを除去する。
【０１８３】
その後の製造ステップ期間中、ＩＧＦＥＴ２２０用のプリカーサーＮ＋ウエル部分２７６を画定するために使用するＮ型ウエルドーパントの幾らかが図２９の製造プロセスにおけるこの点においてそれが存在しているようにＮ＋ウエル部分２７６の上方の半導体物質内に上方に拡散する。即ち、Ｎ型ウエルドーパントの一部がその後に初期的には軽度のＰ型にドープされている島状部２０４の上側にある物質内に上方に拡散する。Ｎ＋ウエル部分２７６を画定するＮ型ウエルドーパントの一部の上方拡散は、主に、高められた温度、即ち室温よりも著しく一層高い温度、で実施されるその後の製造ステップ期間中に発生する。
【０１８４】
種々の要因に依存して、主には（ａ）その後の製造プロセスの高められた温度における時間、及び（ｂ）これらの高められた温度でのドーパントの増加された拡散を好む温度パラメータの加算効果として、Ｎ＋ウエル部分２７６を画定するＮ型ウエルドーパントの上方拡散した部分は、島状部２０４内のＰ型ドーパントの全てをカウンタードープさせるような態様でＩＧＦＥＴ２２０用の島状部２０４全体にわたり分布されることとなる場合がある。島状部２０４内にその後に導入されるその他のドーパントを無視すると、このＮ型ウエルドーパントの上方拡散した部分は、島状部２０４の全てをＮ型の導電型へ変換させる場合がある。この場合には、Ｎ型補償用ドーパントを注入するステップは、製造プロセスを簡単化させ且つ製造コストを減少させるために、削除することが可能な場合がある。以下に説明する図３２ａ〜３２ｃ及び３３ａ〜３３ｃは、Ｎ型補償用ドーパントを注入するステップが削除される図３１の製造プロセスの２つの変形例を記載している。
【０１８５】
その後の製造期間中、ＩＧＦＥＴ２４０用のＮ＋ウエル部分３５６Ｐを画定するために使用されるＮ型ウエルドーパントの幾らかも、図２９の製造プロセスにおけるこの点においてそれが存在するように、Ｎ＋ウエル部分３５６Ｐの上方の半導体物質内に上方へ拡散する。然しながら、以下に説明するように、ＩＧＦＥＴ２４０用の島状部２０８の全てはイオン注入の終わりにおいてＮ型導電型であり、関連する活性化でＮ型ＡＰＴドーパントが島状部２０８内に導入される。従って、Ｎ型補償用注入を維持するか又は削除するかの決定は、ＩＧＦＥＴ２２０に対する島状部２０４に対して適用されるその後の製造ステップの条件によって行われる。
【０１８６】
島状部２０８上方に開口を具備するホトレジストマスク４１０がスクリーン酸化物４０２上に形成される。図３１ｆを参照すると良い。燐又は砒素からなるＮ型ＡＰＴドーパントは中程度のドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入されてＩＧＦＥＴ２４０用のＮプリカーサー上部ボディ物質部分３５８Ｐを画定する。ホトレジスト４１０を除去する。
【０１８７】
迅速熱アニール（「ＲＴＡ」）などの熱アニールを結果的に得られる半導体構成体に対して実施して格子損傷を修復し且つ注入したＰ型及びＮ型ドーパントをエネルギ的に一層安定な状態とさせることが可能である。図３１ｇを参照すると良い。上部半導体表面をクリーニングする。ゲート誘電体を含む誘電体層４１２を図３１ｈに示した如くに上部半導体表面上に設ける。誘電体層４１２は熱成長技術によって形成する。
【０１８８】
プリカーサーゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６８Ｐを、夫々、上部ボディ物質部分のセグメント１１８Ｐ，２７８Ｐ，３１８Ｐ，３５８Ｐ上方のゲート誘電体を含む誘電体層４１２上に形成する。図３１ｉを参照すると良い。プリカーサーゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６８Ｐは、誘電体層４１２上にほぼドープしていない（イントリンシックな）ポリシリコンの層を付着させ、次いで該ポリシリコン層をパターニングすることによって形成される。プリカーサーゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６８Ｐの夫々下側にある誘電体層４１２の部分は、ゲート誘電体層１２６，２８６，３２６，３６６を構成する。ゲート誘電体層１２６，２８６，３２６，３６６で形成されるゲート誘電体物質は、通常、ゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６８Ｐを夫々のチャンネルゾーン１０６，２６６，３０６，３４６であることが意図されているボディ物質セグメントから夫々分離する。
【０１８９】
プリカーサーゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６８Ｐの露出された表面に沿って誘電体封止層４１４を熱的に成長させる。図３１ｉを参照すると良い。誘電体封止層４１４を形成する過程において、ゲート誘電体層１２６，２８６，３２６，３６６の側部に位置している誘電体層４１２の部分は幾分厚くなり複合表面誘電体層４１６となる。
【０１９０】
ＩＧＦＥＴ２１０用のＰ＋ポケット部分１２０に対する意図した位置のほぼ上方に開口を具備するホトレジストマスク４１８を誘電体層４１４及び４１６の上に形成する。図３１ｊを参照すると良い。ホトレジストマスク４１８はプリカーサーゲート電極１２８Ｐに対して臨界的に整合される。ボロン種からなるＰ型ポケットドーパントを中程度のドーズ量で角度を付けた態様で表面酸化物層４１６の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させてＩＧＦＥＴ２１０用のＰ＋プリカーサーポケット部分１２０Ｐを画定する。該Ｐ型ポケット注入は、通常、垂線に対して２つの反対の傾斜角度で実施される。代替的に、該Ｐ型ポケット注入は単一の傾斜角度で実施することも可能である。ホトレジスト４１８を除去する。
【０１９１】
ＩＧＦＥＴ２２０のＮ＋ポケット部分２８０に対する意図した位置のほぼ上方に開口を具備するホトレジストマスク４２０を誘電体層４１４及び４１６上に形成する。図３１ｋを参照すると良い。ホトレジストマスク４２０はプリカーサーゲート電極２８８Ｐに対して臨界的に整合される。燐又は砒素からなるＮ型ポケットドーパンを高度のドーズ量で角度を付けた態様で表面誘電体４１６の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させてＩＧＦＥＴ２２０用のＮ＋プリカーサーポケット部分２８０Ｐを画定する。該Ｎ型ポケット注入は通常２つの反対側の傾斜角度で実施されるが、単一の傾斜角度で行うことも可能である。ホトレジスト４２０を除去する。
【０１９２】
島状部２０２及び２０６上方に開口を具備するホトレジストマスク４２２を図３１ｌに図示した如くに誘電体層４１４及び４１６上に形成する。砒素又は燐からなるＮ型ソース／ドレイン延長部ドーパントを高度のドーズ量で表面誘電体４１６の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させて（ａ）ＩＧＦＥＴ２１０用のＮ＋プリカーサーソース延長部１０２ＥＰ、（ｂ）ＩＧＦＥＴ２１０用の別のＮ＋プリカーサードレイン延長部１０４ＥＰ、及び（ｃ）ＩＧＦＥＴ２３０用の一対の横方向に分離されたＮ＋プリカーサーＳ／Ｄ延長部３０２ＥＰ及び３０４ＥＰを画定する。
【０１９３】
島状部２０６上方に開口を具備するホトレジストマスク４２４を誘電体層４１４及び４１６上に形成する。図３１ｍを参照すると良い。ボロン種からなるＰ型ハロードーパントを高度のドーズ量で角度を付けた態様で表面誘電体４１６の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させて、ＩＧＦＥＴ２３０用の一対の横方向に分離されたＰ型プリカーサーハローポケット部分３２０Ｐ及び３２２Ｐを画定する。ホトレジスト４２４を除去する。
【０１９４】
島状部２０４及び２０８上方に開口を具備するホトレジストマスク４２６を図３１ｎに図示した如くに誘電体層４１４及び４１６上に形成する。ボロン種からなるＰ型ソース／ドレイン延長部ドーパントを高度のドーズ量で表面酸化物４１６の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ２２０用のＰ＋プリカーサーソース延長部２６２ＥＰ、（ｂ）ＩＧＦＥＴ２２０用の別のＰ＋プリカーサードレイン延長部２６４ＥＰ、及び（ｃ）ＩＧＦＥＴ２４０用の一対の横方向に分離されたＰ＋Ｓ／Ｄ延長部３４２ＥＰ及び３４４ＥＰを画定する。ホトレジスト４２６を除去する。
【０１９５】
島状部２０８上方に開口を具備するホトレジストマスク４２８を誘電体層４１４及び４１６上に形成する。燐又は砒素からなるＮ＋ハロードーパントを高度のドーズ量で角度を付けた態様で表面誘電体４１６の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させてＩＧＦＥＴ２４０用の一対の横方向に分離されたＮ＋プリカーサーハローポケット部分３６０Ｐ及び３６２Ｐを画定する。
【０１９６】
この点において低温炉アニールを実施して高度のドーズ量のソース／ドレイン延長部注入によって発生された欠陥を取り除くことが可能である。
【０１９７】
図３１のプロセスの残部において、各処理段階における相補的ＩＧＦＥＴ構成体を一対の図「３１ｚ．１」及び「３１ｚ．２」で例示しており、尚「ｚ」は「ｐ」から「ｒ」へ変化する文字である。各図３１ｚ．１は非対称ＩＧＦＥＴ２１０及び２２０を作成するために行われる処理を例示しており、一方、各図３１ｚ．２は対称ＩＧＦＥＴ２３０及び２４０を作成するために同時的に行われる処理を例示している。各対の図３１ｚ．１及び３１ｚ．２は、説明の便宜上、以下においては集約的に「図３１ｚ」として言及し、尚「ｚ」は「ｐ」から「ｒ」へ変化する。例えば、図３１ｐ−１及び３１ｐ−２は集約的に「図３１ｐ」として言及する。
【０１９８】
ゲート側壁スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２を、図３１ｐに示した如くに、プリカーサーゲート電極１２８Ｐ，２８８Ｐ，３２８Ｐ，３６Ｐの横側側壁に沿って形成する。側壁スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２の形成は、本構成体の上に誘電体物質を付着させ、次いで、主に上部半導体表面に対してほぼ垂直に行われる非等方的エッチングによって、スペーサ２５０，２５２，２９０，２９２，３３０，３３１，３７０，３７２を構成することが意図されていない誘電体物質を除去することによって行われる。誘電体層４１４及び４１６の一部も、全部ではないが、部分的に除去される。図３１ｐ内の品目４３０及び４３２は、夫々、スペーサ２５０，２５２，２９０，２９２，３３０，３３２，３７０，３７２によって被覆されていない誘電体層４１４及び４１６の残部を表している。
【０１９９】
島状部２０２及び２０６上方に開口を具備しているホトレジストマスク４３４を誘電体層４３０及び４３２及びスペーサ２９０，２９２，３７０，３７２の上に形成する。図３１ｑを参照すると良い。砒素又はアンチモンからなるＮ型主要ソース／ドレインドーパントを非常に高いドーズ量で表面誘電体層４３２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させて（ａ）ＩＧＦＥＴ２１０用のＮ＋＋主要ソース部分１０２Ｍ及びＮ＋＋主要ドレイン部分１０４Ｍ及び（ｂ）ＩＧＦＥＴ２３０用のＮ＋＋主要Ｓ／Ｄ部分３０２Ｍ及び３０４Ｍを画定する。該Ｎ型主要ソース／ドレインドーパントは、又、プリカーサー電極１２８Ｐ及び３２８Ｐ内に入り且つそれらを夫々Ｎ＋＋ゲート電極１２８及び３２８へ変換させる。ホトレジスト４３４を除去する。
【０２００】
主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍ外側の領域１０２ＥＰ，１０４ＥＰ，１２０Ｐの部分は、夫々、ＩＧＦＥＴ２１０用のＮ＋ソース延長部１０２Ｅ、Ｎ＋ドレイン延長部１０４Ｅ、Ｐ＋ポケット部分１２０を構成する。Ｐ−上部ボディ物質残部１２４は残存する軽度にドープした物質のプリカーサー上部ボディ物質部分１１８Ｐであり、現在はＰ型上部ボディ物質部分１１８である。主要Ｓ／Ｄ部分３０２Ｍ及び３０４Ｍ外側の領域３０２ＥＰ，３０４ＥＰ，３２０Ｐ，３２２Ｐの部分は、現在、夫々、ＩＧＦＥＴ２３０用のＮ＋Ｓ／Ｄ延長部３０２Ｅ及び３０４Ｅ及びＰ＋ハローポケット部分３２０及び３２２を構成している。Ｐ−上部ボディ物質残部３２４は残存する軽度にドープしたＰ型物質のプリカーサー上部ボディ物質部分３１８Ｐであり、現在はＰ型上部ボディ物質部分３１８である。
【０２０１】
主要ソース／ドレインドーパントが砒素からなる場合には、格子損傷を修復し、主要Ｎ型ソース／ドレインドーパントを活性化させ、且つそれを外側へ拡散させるために熱アニールを実施することが可能である。このアニールは、通常ＲＴＡであり、ポケット及びソース／ドレイン延長部ドーパントも活性化させる。
【０２０２】
島状部２０４及び２０８上方に開口を具備するホトレジストマスク４３６を、図３１ｒに図示した如くに、誘電体層４３０及び４３２及びスペーサ２５０，２５２，３３０，３３２上に形成する。ボロン種からなるＰ型主要ソース／ドレインドーパントを非常に高いドーズ量で表面誘電体４３２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させて（ａ）ＩＧＦＥＴ２２０用のＰ＋＋主要ソース部分２６２Ｍ及びＰ＋＋主要ドレイン部分２６４Ｍ及び（ｂ）ＩＧＦＥＴ２４０用のＰ＋＋主要Ｓ／Ｄ部分３４２Ｍ及び３４４Ｍを画定する。該Ｐ型主要ソース／ドレインドーパントは、又、プリカーサー電極２８８Ｐ及び３６８Ｐ内に入り且つそれらを夫々Ｐ＋＋ゲート電極２８８及び３６８へ変換させる。ホトレジスト４３６を除去する。
【０２０３】
主要Ｓ／Ｄ部分２６２Ｍ及び２６４Ｍ外側の領域２６２ＥＰ，２６４ＤＰ，２８０Ｐの部分は、現在は、ＩＧＦＥＴ２２０用のＰ＋ソース延長部２６２Ｅ、Ｐ＋ドレイン延長部２６４Ｅ、Ｎ＋ポケット部分２８０を構成している。Ｎ−上部ボディ物質残部２８４は残存する軽度にドープしたＮ型物質のＮ−上部物質部分２７８Ｐであり、現在はＮ型上部ボディ物質部分２７８である。主要Ｓ／Ｄ部分３４２Ｍ及び３４４Ｍ外側の領域３４２ＥＰ，３４４ＥＰ，３６０Ｐ，３６２Ｐの部分は、現在、夫々、ＩＧＦＥＴ２４０用のＰ＋Ｓ／Ｄ延長部３４２Ｅ及び３４４Ｅ及びＮ＋ハローポケット部分３６０及び３６２を構成している。Ｎ−上部ボディ物質残部３６４は残存する軽度にドープしたＮ型物質のＮ−プリカーサー上部ボディ物質部分３５８Ｐであり、現在はＮ型上部ボディ物質部分３５８である。
【０２０４】
典型的にはシリコン酸化物である誘電体物質のキャッピング層（不図示）を本構成体の上に形成する。次いで、本半導体構成体を熱的にアニールして格子損傷を修復し且つ注入した主要Ｐ型ソース／ドレインドーパントを活性化させる。主要Ｎ型ソース／ドレインドーパントを活性化させるための先のアニールが実施されない場合には、この最終的なアニールがポケットドーパント及び全てのソース／ドレインドーパントを活性化させる。この最終的なアニールは典型的にはＲＴＡである。
【０２０５】
誘電体層４３０及び４３２を含む誘電体物質の薄い層を上部半導体表面に沿って且つゲート電極１２８，２８８，３２８，３６８の上部表面に沿って除去する。メタルシリサイド層２５４，２５６，２５８，２９４，２９８，３３４，３３６，３３８，３７４，３７６，３７８を、夫々、領域１０２Ｍ，１０４Ｍ，１２８，２６２Ｍ，２６４Ｍ，２８８，３０２Ｍ，３０４Ｍ，３２８，３４２Ｍ，３４４Ｍ，３６８の上部表面に沿って形成する。このことは、典型的に、本構成体の上部表面上に典型的にはコバルトである適宜の金属の薄い層を付着させ、且つ該金属を下側のシリコンと反応させるために低温ステップを実施することを必要とする。反応しなかった金属を除去する。２番目の低温ステップを実施して該金属と下側のシリコンとの反応を完成させ且つそれによりシリサイド層２５４，２５６，２５８，２９４，２９６，２９８，３３４，３３６，３３８，３７４，３７６，３７８を形成する。このメタルシリサイド形成はＩＧＦＥＴ２１０，２２０，２３０，２４０の基本的な製造を完了する。結果的に得られる相補的ＩＧＦＥＴ構成体は図２９に示した如くに見える。
【０２０６】
図３１ｃ〜３１ｆのＰ型ウエル、Ｐ型ＡＰＴ、Ｎ型ウエル、Ｎ型補償用及びＮ型ＡＰＴ注入は、一般的には、任意の順番で実施することが可能である。図３１ｊ〜３１ｏのＰ型ポケット、Ｎ型ポケット、Ｎ型ソース／ドレイン延長部、Ｐ型ハロー、Ｐ型ソース／ドレイン延長部、及びＮ型ハロー注入は、一般的には、任意の順番で実施することが可能である。図３１ｑのＮ型主要ソース／ドレイン注入は、通常、図３１ｒのＰ型主要ソース／ドレイン注入の前に実施され、特に、主要ソース／ドレインドーパントが砒素からなる場合にそうである。然しながら、Ｐ型主要ソース／ドレイン注入は、時々、Ｎ型主要ソース／ドレイン注入の前に実施することが可能である。
【０２０７】
図３１ｊ，３１ｋ，３１ｍ，３１ｏのＰ型ポケット、Ｎ型ポケット、Ｐ型ハロー、Ｎ型ハロー注入に対する傾斜角度は、通常、少なくとも１５°である。典型的に、角度を付けた注入の内の一つから別のものへ異なるものであるが、各角度の付けた注入に対する傾斜角度は、典型的に、２５〜４５°である。
【０２０８】
図３０の相補的ＩＧＦＥＴ構成体は、ＩＧＦＥＴ２１０及び３２０を夫々ＩＧＦＥＴ３８０及び３９０へ変換させるＮ＋分離層３８２及び３９２を除いて、典型的に図２９の相補的ＩＧＦＥＴ構成体と実質的に同じステップに従って製造される。分離層３８２及び３９２は、通常、島状部２０２及び２０６上方に開口を具備する付加的なホトレジストマスクを使用して図３１ｂ及び３１ｃの段階の間で形成される。該付加的なホトレジストマスクは、又、適宜の分離電圧を受け取るために、分離層３８２及び３９２を上部半導体表面へ接続する高度にドープしたＮ型領域を形成する場合に使用する開口を具備している。砒素又は燐からなる分離ドーパントを高いドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ３８０及び３９０用の夫々のＮ＋分離層３８２及び３９２及び（ｂ）Ｎ＋分離層接続領域を画定する。
【０２０９】
図３１の製造プロセスは、非対称ＮチャンネルＩＧＦＥＴ２１０を、ＩＧＦＥＴ１８０の実現例からＮ型Ｓ／Ｄゾーン１０２及び１０４が夫々更にＮ＋＋主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍの夫々下側に存在するＮ＋下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌを包含している図１８ｃの非対称ＮチャンネルＩＧＦＥＴ１９０の実現例へ変更するために以下に説明する如くに修正することが可能である。下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌは主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍよりも一層軽度にドープされているＮ型であるので、下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌは、図１５のＩＧＦＥＴ１６０について上述した如くにソース／ドレイン寄生容量を更に減少させるためにソース／ドレイン垂直ドーパント勾配を与える。
【０２１０】
このプロセス修正は、Ｎ＋＋主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍをイオン注入する場合に使用するためにホトレジストマスク４３４を所定位置に配置させた図３１ｑの段階で開始する。燐又は砒素からなるＮ型下部ソース／ドレインドーパントを高いドーズ量で表面誘電体層４３２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させてＮ＋下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌを画定する。このＮ＋下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌの注入は、Ｎ＋＋主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍの注入の前又は後に実施することが可能である。
【０２１１】
Ｎ型主要及び下部ソース／ドレインドーパントに対する注入エネルギは、Ｎ型下部ソース／ドレインドーパントがＮ型主要ソース／ドレインドーパントよりも一層大きな注入レンジのものであるように選択される。Ｎ型主要ソース／ドレイン注入及びＮ型下部ソース／ドレイン注入の両方がもっぱら表面誘電体層４３２を介して実施されるものであるから、Ｎ型下部ソース／ドレインドーパントはＮ型主要ソース／ドレインドーパントよりも上部半導体表面下側の一層大きな平均深さへ注入される。Ｎ型主要ソース／ドレインドーパントが非常に高いドーズ量で、従ってＮ型下部ソース／ドレインドーパントよりも一層大きなドーズ量で注入されるので、Ｎ＋下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌは、Ｎ＋＋主要Ｓ／Ｄ部分１０２Ｍ及び１０４Ｍよりも一層軽度にドープされ、且つ上部半導体表面下側に一層深くに延在する。
【０２１２】
対称ＮチャンネルＩＧＦＥＴ２３０は、Ｎ型Ｓ／Ｄゾーン３０２及び３０４が夫々更に主要Ｓ／Ｄ部分３０２Ｍ及び３０４Ｍよりも一層軽度にドープされている一対の下部Ｓ／Ｄ部分を包含している変形例へ同時的に変換される。ＩＧＦＥＴ２１０の先行する変形例に対するＮ＋下部Ｓ／Ｄ部分１０２Ｌ及び１０４Ｌの場合の如く、ＩＧＦＥＴ２３０の変形例に対する下部Ｓ／Ｄ部分は高度にＮ型にドープされている。ＩＧＦＥＴ２３０がＮ＋下部Ｓ／Ｄ部分を具備する変形例へ変換されないことが所望される場合には、Ｎ型下部ソース／ドレインドーパントの注入を、島状部２０２の上方に開口を具備しているが島状部２０６の上方には無い（島状部２０４及び２０８の上方にも無い）付加的なホトレジストマスクで実施することが可能である。
【０２１３】
図３１の製造プロセスは、同様に、非対称ＰチャンネルＩＧＦＥＴ２２０をＮチャンネルＩＧＦＥＴ１８０ＶのＰチャンネルバージョンの実現例からＰ型Ｓ／Ｄゾーン２６２及び２６４が夫々更にＰ＋＋主要Ｓ／Ｄ部分２６２Ｍ及び２６４Ｍの夫々下側にある一対の高度にドープしたＰ型下部Ｓ／Ｄ部分を包含しているＮチャンネルＩＧＦＥＴ１９０ＶのＰチャンネルバージョンの実現例へ変更するために修正することが可能である。該Ｐ＋下部Ｓ／Ｄ部分は、図１５のＩＧＦＥＴ１６０に対して上述したものと類似して、ソース／ドレイン寄生容量を更に減少させるためにソース／ドレイン垂直ドーパント勾配を与える。
【０２１４】
この付加的なプロセス修正は、Ｐ＋＋主要Ｓ／Ｄ部分２６２Ｍ及び２６４Ｍをイオン注入する場合に使用するためにホトレジストマスク４３６を所定の位置に配置させた図３１ｒの段階で開始する。ボロン種からなるＰ型下部ソース／ドレインドーパントを高いドーズ量で表面誘電体層４３２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させてＩＧＦＥＴ２２０の変形例に対する２つのＰ＋下部Ｓ／Ｄ部分を画定する。該Ｎ＋下部ソース／ドレイン注入は、Ｎ＋＋主要ソース／ドレイン注入の前か又は後に実施することが可能である。１例においては、該Ｐ型下部ソース／ドレインドーパントは元素ボロンから構成されており、一方、Ｐ型主要ソース／ドレインドーパントはボロンジフルオライドから構成されている。
【０２１５】
Ｐ型主要及び下部ソース／ドレインドーパントに対する注入エネルギは、Ｐ型下部ソース／ドレインドーパントがＰ型主要ソース／ドレインドーパントよりも一層大きな注入レンジのものであるように選択される。該Ｐ型主要ソース／ドレイン注入及びＰ型下部ソース／ドレイン注入の両方がもっぱら表面誘電体層４３２を介して実施例されるので、Ｐ型下部ソース／ドレインドーパントはＰ型主要ソース／ドレインドーパントよりも上部半導体表面下側の一層大きな平均深さへ注入される。Ｐ型主要ソース／ドレインドーパントが非常に高いドーズ量で、従ってＰ型下部ソース／ドレインドーパントよりも一層大きなドーズ量で、注入されるので、ＩＧＦＥＴ２２０の変形例に対するＰ＋下部Ｓ／Ｄ部分はＰ＋＋主要Ｓ／Ｄ部分２６２Ｍ及び２６４Ｍよりも一層軽度にドープされ、上部半導体表面下側に一層深くに延在する。
【０２１６】
対称ＰチャンネルＩＧＦＥＴ２４０が、Ｐ型Ｓ／Ｄゾーン３６２及び３６４が夫々更に主要Ｓ／Ｄ部分３６２Ｍ及び３６４Ｍよりも一層軽度にドープされている一対の下部Ｓ／Ｄ部分を包含している変形例へ同時的に変化される。ＩＧＦＥＴ２２０の変形例に対するＰ＋下部Ｓ／Ｄ部分の場合の如く、ＩＧＦＥＴ２４０の変形例に対する下部Ｓ／Ｄ部分は高度にＰ型にドープされる。ＩＧＦＥＴ２４０が下部Ｓ／Ｄ部分を具備する変形例へ変換されるべきでない場合には、Ｐ型下部ソース／ドレイン注入は、島状部２０４の上方に開口を具備しているが島状部２０８の上方には無い（又島状部２０２及び２０６の上方にも無い）付加的なホトレジストマスクで実施することが可能である。
【０２１７】
Ｎ型補償用注入を回避する製造プロセス変形例
図３２ａ〜３２ｃ（集約的に「図３２」）は、図２９の相補的ＩＧＦＥＴ半導体構成体の変形例を製造するための図３１ｅのステップに対する本発明に基づく代替例を例示している。島状部２０４（及び島状部２０８）内へのＮ型補償用注入の使用は、図３２の代替例を組み込むために修正されて、図３１の製造プロセスにおいて回避されている。その結果、図３２の代替例を使用することによって製造される相補的ＩＧＦＥＴ構成体は非対称ＰチャンネルＩＧＦＥＴ２２０の変形例２２０Ｖを包含している。
【０２１８】
図３２のプロセス変更は、ここでは図３２ａとして繰り返されている図３１ｄの構成で開始する。図３１ｅに関連して上述したＮ型ウエルドーピングステップは図３２ａの構成体に関して実施される。特に、ホトレジストマスク４０８が図３２ｂに示されているようにスクリーン酸化物４０２上に形成される。ホトレジストマスク４０８は、島状部２０４及び２０８の上方に開口を具備している。燐又は砒素からなるＮ型ウエルドーパントを高いドーズ量で且つ高いエネルギでスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内にイオン注入させて（ａ）非対称ＰチャンネルＩＧＦＥＴ２２０Ｖ用のプリカーサーＮ＋ウエル部分２７６Ｐ及び（ｂ）対称ＰチャンネルＩＧＦＥＴ２４０用のプリカーサーウエル部分３５６Ｐを画定する。
【０２１９】
ホトレジスト４０８を所定位置に配置させての島状部２０４（及び島状部２０８）内のＮ型補償用注入はこの点においては実施されない。その代わりに、ホトレジスト４０８を単に除去する。ホトレジスト４０８を除去した後に、ＩＧＦＥＴ２２０Ｖ用の島状部２０４の軽度にドープしたＰ型部分２７８ＱがプリカーサーＮ＋ウエル部分２７６Ｐの上方に存在する。ＩＧＦＥＴ２４０用の島状部２０８の軽度にドープしたＰ型部分３５８Ｑが同様にプリカーサーＮ＋ウエル部分３５６Ｐの上方に存在する。
【０２２０】
図３２の代替例はスクリーン酸化物４０２上のホトレジストマスク４１０の形成で継続して行われる。図３２ｃを参照すると良い。ホトレジスト４１０は島状部２０８上方に開口を具備している。燐又は砒素からなるＮ型ＡＰＴドーパントを中程度のドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させてＩＧＦＥＴ２４０用のＮプリカーサー上部ボディ物質部分３５８Ｐを画定する。ホトレジスト４１０を除去する。
【０２２１】
島状部２０８内に注入されたＮ型ＡＰＴドーパントは、島状部２０８のＰ−部分３５８Ｑの全てをＮ型の導電型へ変換させる。従って、Ｐ−部分３５８Ｑは消失する。Ｎ型ＡＰＴドーパントのかなりの量が島状部１０４内へ入るものではないので、島状部２０４のＰ−部分２７８Ｑはこの製造段階においては未だに存在している。
【０２２２】
図３２ｃの構成体を、関連するアニーリング操作を包含して、図３１ｇ〜３１ｏ，３１ｐ−１〜３１ｒ−１，３１ｐ−２〜３１ｒ−２に関連して上述した製造ステップに従って更に処理する。これらの更なるステップの内の幾つかは高温、即ち室温より著しく高い温度において実施される。この高温ステップ期間中、ＩＧＦＥＴ２２０Ｖ用のプリカーサーＮ＋ウエル部分２７６Ｐを画定するために使用したＮ型ウエルドーパントの一部がＰ−部分２７８Ｑ内へ上方に拡散する。該Ｎ型ウエルドーパントの上方拡散した部分は、Ｎ型ウエルドーピングステップ後にＰ型又は／及びＮ型のドーピングに著しく露呈されることが無いそのＰ−物質の全てが製造の終りまでにＮ型の導電型へ変換される態様で、島状部２０４の全体にわたり分布される。図３１の基本製造プロセスに完全に従って製造されるＮ型上部ボディ物質部分２７８よりも幾分一層軽度にＮ型にドープされる場合に、Ｐ−部分２７８Ｑは、ほぼ、図３２の代替例を使用して修正された如く図３１の製造プロセスに従って製造される相補的ＩＧＦＥＴ構成体におけるＮ型上部ボディ物質部分２７８となる。Ｎ−上部ボディ物質残部２８４はＮ型ボディ物質部分２７８の残存する軽度にドープしたＮ型物質である。
【０２２３】
図３２の代替例を組み込むべく修正された図３１の製造プロセスに従って製造された相補的ＩＧＦＥＴ構成体は、ほぼ、図２９に示されている如く見える。図３２の代替例を使用して製造した非対称ＰチャンネルＩＧＦＥＴ２２０Ｖの一般化バージョンは以下に説明する図３４に図示されている。
【０２２４】
図３３ａ〜３３ｆ（集約的に「図３３」）は、図２９の相補的ＩＧＦＥＴ半導体構成体の変形例を製造するための図３１ｃ〜３１ｆのステップに対する、本発明に基づく、代替例を例示している。図３２の代替例の場合の如く、図２２の代替例は、島状部２０４（及び島状部２０８）内へのＮ型補償用注入の使用を回避している。その結果、図３３の代替例を組み込むべく修正された図３１のプロセスに従って製造された相補的ＩＧＦＥＴ構成体は、ＩＧＦＥＴ２２０の代わりに非対称ＰチャンネルＩＧＦＥＴ２２０Ｖを包含している。
【０２２５】
図３３のプロセス変更は、図３３ａとして繰り返されている図３１ｂの構成体で開始する。スクリーン酸化物層４０２が図３３ａの段階においてエピタキシャル層１１４Ｐの上部表面に沿って形成されている。然しながら、島状部２０４，２０４，２０６，２０８のいずれかの中へのイオン注入は未だに行われていない。
【０２２６】
島状部２０４及び２０８上方に開口を具備しているホトレジストマスク４０８を図３３ｂに示した如くにスクリーン酸化物４０２上に形成する。燐又は砒素からなるＮ型ウエルドーパントを高いドーズ量で且つ高いエネルギでスクリーン酸化物４０２に被覆されてない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ２２０Ｖ用のプリカーサーＮ＋ウエル部分２７６Ｐ、及び（ｂ）ＩＧＦＥＴ２４０用のＮ＋プリカーサーウエル部分３５６Ｐを画定する。ホトレジスト４０８を除去する。ホトレジスト４０８を除去した後に、ＩＧＦＥＴ２２０Ｖ用の島状部２０４のＰ−部分２７８ＱがプリカーサーＮ＋ウエル部分２７６Ｐの上方に存在している。ＩＧＦＥＴ２４０用の島状部２０８のＰ−部分３５８Ｑは、同様に、プリカーサーＮ＋ウエル部分３５６Ｐの上方に存在している。
【０２２７】
熱アニール、好適にはＲＴＡを、通常、この点において結果的に得られる半導体構成体に関して実施して格子損傷を修復し且つ注入したＮ型ウエルドーパントの原子をエネルギ的に一層安定な状態とさせる。図３３ｃを参照すると良い。このアニール期間中に、ＩＧＦＥＴ２２０Ｖ用のプリカーサーＮ＋ウエル部分２７６Ｐを画定するために使用したＮ型ウエルドーパントの一部がＰ−部分２７８Ｑ内へ上方へ拡散する。ＩＧＦＥＴ２４０用のプリカーサーＮ＋ウエル部分３５６Ｐを画定するために使用したＮ型ウエルドーパントの一部が、同様に、Ｐ−部分３５８Ｑ内へ上方へ拡散する。Ｎ型ウエルドーパントのこれらの部分の上方拡散は、典型的に、Ｐ−部分２７８Ｑ及び３５８Ｑの夫々の下部部分をＮ型の導電型へ変換させるのに十分である。Ｐ−部分２７８Ｑ及び３５８Ｑのその様に変換された下部部分は、夫々、図３３ｃ中において、プリカーサーＮ−上部ボディ物質部分２７８Ｐ及び３５８Ｐとして記号が付けられている。プリカーサーＮ−ボディ物質部分２７８Ｐ及び３５８Ｐの形成に起因して、Ｐ−部分２７８Ｑ及び３５８Ｑは、概略図３３ｃ中に示した如くに、寸法が垂直方向に収縮する。
【０２２８】
以下に更に説明する如く、プリカーサーＮ＋ウエル部分２７６Ｐを画定するために使用したＮ型ウエルドーパントのより多くのものが、図３３の代替例を使用するために修正されて図３１の製造プロセスにおける後のステップ期間中にＰ−部分２７８Ｑ内に上方に拡散する。図３２の代替例において発生することと同様に、図３３の代替例におけるＮ型ウエルドーパントの全上方拡散部分は、Ｎ型ウエルドーピングステップの後に著しくＰ型又は／及びＮ型ドーピングに露呈されることの無いそのＰ−物質の全てが製造プロセスの終りまでにＮ型の導電型へ変換されるような態様で、島状部２０４の全体にわたり分布されることとなる。重要なことであるが、図３３ｃの段階においてそれが存在するようなプリカーサーＮ−上部ボディ物質部分２７８Ｐを画定するためのＮ型ウエルドーパントの部分的上方拡散は、Ｐ型ウエルドーパント、Ｎ型ＡＰＴドーパント、Ｐ型ＡＰＴドーパント、又はソース／ドレインドーパントのいずれかに影響を与えること無しに行われる。何故ならば、これらのドーパントを半導体構成体内に導入するステップは未だに実施されていないからである。従って、製造プロセスにおけるこの点においてＮ型ウエル注入を実施することは、Ｐ型ウエルドーパント、Ｎ型ＡＰＴドーパント、Ｐ型ＡＰＴドーパント、又はソース／ドレインドーパントのいずれかの不所望な拡散を発生すること無しに、他の（後の）Ｐ型又は／及びＮ型ドーピングに露呈されることの無い島状部２０４のＰ−物質の全てが究極的にＮ型の導電型へ変換されることを確保することを助ける。
【０２２９】
ホトレジストマスク４１０をスクリーン酸化物４０２上に形成する。図３３ｄを参照すると良い。ホトレジスト４１０は島状部２０８上方に開口を具備している。燐又は砒素からなるＮ型ＡＰＴドーパントを中程度のドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させてＩＧＦＥＴ２４０用のプリカーサー上部ボディ物質部分３５８Ｐを画定する。島状部２０８内に注入されたＮ型ＡＰＴドーパントは、島状部２０８のＰ−部分３５８Ｑの全てをＮ型の導電型へ変換させ、それによりＰ−部分３５８Ｑを消失させる。ホトレジスト４１０を除去する。
【０２３０】
図３３ｅに示されているように、ホトレジストマスク４０４をスクリーン酸化物層４０２の上に形成する。ホトレジスト４０４は島状部２０２及び２０６の上方に開口を具備している。ボロン種からなるＰ型ウエルドーパントを高いドーズ量で且つ高いエネルギでスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）ＩＧＦＥＴ２１０用のＰ＋ウエル部分１１６、及び（ｂ）ＩＧＦＥＴ２３０用のＰ＋プリカーサーウエル部分３１６Ｐを画定する。ウエル部分１１６上方のエピタキシャル層１１４Ｐの部分はＩＧＦＥＴ２１０用のＰ−プリカーサー上部ボディ物質部分１１８Ｐを構成する。ホトレジスト４０４を除去する。
【０２３１】
ホトレジストマスク４０６をスクリーン酸化物４０２上に形成する。図３３ｆを参照すると良い。ホトレジスト４０６は島状部２０６上方に開口を具備している。ボロン種からなるＰ型ＡＰＴドーパントを中程度のドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させてＩＧＦＥＴ２３０用のＰプリカーサー上部ボディ物質部分３２４Ｐを画定する。ホトレジスト４０６を除去する。
【０２３２】
図３３ｆの構成体を、関連するアニーリング操作を含めて、図３１ｇ〜３１ｏ、３１ｐ−１〜３１ｒ−１、３１ｐ−２〜３１ｒ−２と関連して上述した製造ステップに従って、更に処理する。後の高温ステップ期間中、ＩＧＦＥＴ２２０Ｖ用のプリカーサーＮ＋ウエル部分２７６Ｐを画定するために使用したＮ型ウエルドーパントのより多くのものが、製造プロセス期間中に他のＰ型又は／及びＮ型ドーピングに露呈されること無いその島状部のＰ−物質の全てがＮ型の導電型へ変換されるまで、島状部２０４のＰ−部分２７８Ｑ内へ上方に拡散する。図３１の基本製造プロセスに完全に従って製造されるＮ型上部ボディ物質部分２７８よりも幾分一層軽度にＮ型にドープされている場合に、Ｐ−部分２７８Ｑは、ほぼ、図３３の代替例を利用して修正された図３１の製造プロセスに従って製造される相補的ＩＧＦＥＴ構成体におけるＮ型上部ボディ物質部分２７８となる。Ｎ−上部ボディ物質残部２８４はＮ型ボディ物質部分２７８の残存する軽度にドープされたＮ型物質である。
【０２３３】
図３３の代替例を使用して図３１の製造プロセスに従って製造された相補的ＩＧＦＥＴ構成体は、ほぼ、図２９に示されている如くに見える。以下に説明する図３４に図示したＰチャンネルＩＧＦＥＴは、図３３の代替例を使用して製造されたＩＧＦＥＴ２２０Ｖの一般化バージョンである。
【０２３４】
ＰチャンネルＩＧＦＥＴ２２０Ｖの半導体部分は、上述した如く、島状部２０４の軽度にドープしたＰ型物質から形成される。製造プロセス期間中にＮ型ウエルドーピング以外のＰ型又は／及びＮ型ドーピングに露呈されていない島状部のＰ−物質の全てが製造プロセスの終りまでにＮ型の導電型へ変換されることを確保するために、製造の終りにおける島状部２０４の上部表面に沿ってのＮ型ウエルドーパントの濃度は、島状部２０４におけるＰ型ドーパントの初期的な濃度を越えるものでなければならない。島状部２０４はＰ−エピタキシャル層１１４Ｐ（又はエピタキシャル層１１４Ｐと実質的に同じに軽度にドープされているＰ型基板）の一部から形成されるので、製造プロセスの終りにおける島状部２０４におけるＮ型ウエルドーパントの上部表面濃度はエピタキシャル層１１４ＰにおけるＰ型バックグラウンドドーパント濃度を越えるものでなければならない。
【０２３５】
図３２又は３３の代替例を組み込むべく修正された図３１の製造プロセスの１実現例におけるドーピング及び熱処理条件は、製造の終りにおいて島状部２０４の上部表面に沿ってのＮ型ウエルドーパントの濃度がエピタキシャル層１１４Ｐ内のＰ型バックグラウンドドーパント濃度の少なくとも２倍であることが期待されるように選択される。この様にドーピング及び熱処理条件を選択することは、製造の終りにおいての島状部２０４におけるＮ型ウエルドーパントの上部表面濃度は実際に典型的な製造プロセス変動に鑑みエピタキシャル層１１４Ｐ内のＰ型バックグラウンドドーパント濃度を越えることの蓋然性を高いものとさせる。その様にドーピング及び熱処理条件を選択することは、上に説明したことからエピタキシャル層１１４Ｐ内のＰ型バックグラウンドドーパント濃度を変えること、又は／及び上に説明したことからＮ型ウエルドーピング条件を変えることを必要とする場合がある。この様な変更は、更に、図３５ａ〜３５ｃ、３６ａ〜３６ｃ、３７ａ〜３７ｃ、３８ａ〜３８ｃに関連して以下において取り扱う。
【０２３６】
ＰチャンネルＩＧＦＥＴ２２０Ｖのチャンネルゾーン２６６は、通常、ＰチャンネルＩＧＦＥＴ２２０について上に説明したものと同様であり、且つ典型的にそれよりも幾分一層強く（大きく）、非対称的に長手方向においてドーパント勾配が付けられている。導電型が逆であるという前提で、ＩＧＦＥＴ２２０Ｖのチャンネルゾーン２６６における非対称長手方向勾配は、ＩＧＦＥＴ１８０Ｖ及び１５０Ｖについて上述したものと同様であり、且つ典型的にそれよりも幾分一層強い。
【０２３７】
ＰチャンネルＩＧＦＥＴ２２０Ｖは、典型的に、ＰチャンネルＩＧＦＥＴ２２０について上に説明したものと同様であるが、幾分それよりも一層弱い、ドレイン２６４下側のハイポアブラプトな垂直ドーパントプロフィルを有している。特に、ＩＧＦＥＴ２２０Ｖのドレイン２６４下側のボディ物質の部分２６８内の全Ｎ型ドーパントの濃度は、ウエル部分２７６内のＮ型ドーパントの最大濃度の位置がドレイン２６４よりも上部半導体表面の下側に１０倍を越えることの無い、通常は５倍を越えることの無い状態で、ウエル部分２７６におけるＮ型ドーパントの最大濃度の表面下の位置から垂直上方にドレイン２６４へ移る場合に、少なくとも１０の係数だけ、典型的には１５の近傍の係数だけ、減少する。再度、導電型が逆であるという前提で、ＩＧＦＥＴ２２０Ｖのドレイン２６２下側のハイポアブラプトな垂直ドーパントプロフィルは、典型的にＮチャンネルＩＧＦＥＴ１８０Ｖ及び１００Ｖについて上に説明したものと同様であるが、幾分それよりも一層弱い。図３８ａ〜３８ｃに関連して下に説明する理由により、ＩＧＦＥＴ２２０Ｖのドレイン２６４下側のハイポアブラプトな垂直ドーパントプロフィルは、増加したアナログ速度を有することを可能とさせる。
【０２３８】
代替的なプロセス実施例において、エピタキシャル層１１４ＰにおけるＰ型バックグラウンドドーパント濃度、Ｎ型ウエルドーピング条件、及びその後の熱処理条件は、ＩＧＦＥＴ２２０Ｖのドレイン２６４下側のボディ物質の部分２６８における全Ｎ型ドーパントの濃度が、ウエル部分２７６におけるＮ型ドーパントの最大濃度の表面下の位置から垂直上方へドレイン２６４へ移る場合に、１０の係数未満だけ減少する。結果的に得られるアナログ速度はＩＧＦＥＴ２２０Ｖのドレイン２６４下側の垂直ドーパントプロフィルがハイポアブラプトである場合程良いものではないかも知れないが、このプロセス実施例に基づいてＩＧＦＥＴ２２０Ｖを製造することは尚且つ製造プロセスを簡単化させ且つ製造コストを低下させる。
【０２３９】
非対称ＰチャンネルＩＧＦＥＴ２２０Ｖは、図３０の相補的ＩＧＦＥＴ半導体構成体におけるＩＧＦＥＴ２２０を置換させることが可能である。ＩＧＦＥＴ２１０及び２３０を夫々ＩＧＦＥＴ３８０及び３９０へ変換させるＮ＋分離層３８２及び３９２を除いて、図３０の相補的ＩＧＦＥＴ構成体のその様に修正されたバージョンは、典型的に、図３２又は３３の代替例を組み込むべく修正した図３１のプロセスに従って実質的に製造される。図３２の代替例を使用する場合、分離層３８２及び３９２は、通常、島状部２０２及び２０６上方に開口を具備する上述した付加的なホトレジストマスクを使用して、図３１ｂ及び３１ｃの段階の間に形成される。図３３の代替例が使用される場合には、分離層３８２及び３９２は、図３２の代替例におけるのと同じ態様で図３３ａ及び３３ｂの段階の間に形成される。図３３の代替例を使用する場合にＮ型ウエル注入直後に実施される熱処理期間中に発生する分離ドーパント拡散は、通常、結果的に得られる相補的ＩＧＦＥＴ構成体に対して何等実質的に損傷効果を有するものではない。
【０２４０】
図３２又は３３の代替例を使用する場合に、該付加的なホトレジストマスクも分離電圧を受け取るために上部半導体表面へ分離層３８２及び３９２を接続させる高度にドープしたＮ型領域を形成する場合に使用する開口を具備している。砒素又は燐からなる分離ドーパントは、高いドーズ量でスクリーン酸化物４０２の被覆されていない部分を介して且つ下側のモノシリコン内へイオン注入させて（ａ）夫々ＩＧＦＥＴ３８０及び３９０用のＮ＋分離層３８２及び３９２、及び（ｂ）Ｎ＋分離層接続領域を画定する。
【０２４１】
ウエルドーパント濃度における表面下最大に起因してドレイン下側にハイポアブラプトな垂直ボディ物質ドーパントプロフィルを有しているがＮ型補償用注入を回避するＰチャンネルＩＧＦＥＴ
図３４は、本発明に従い、Ｎ＋ウエル部分２７６が直ぐ下側に存在するＰ−半導体物質部分１１４に対して反対の導電型である非対称ＰチャンネルＩＧＦＥＴ２２０Ｖの一般化バージョン２２０Ｕを例示している。非対称ＰチャンネルＩＧＦＥＴ２２０Ｕは、Ｎ型ウエルドーパントのイオン注入によって初期的に画定されるＮ＋ウエル部分２７６直上に位置されている島状部２０４のＰ型部分内への補償用Ｎ型ドーパント注入を使用すること無しに、本発明に従って製造されることから発生するＩＧＦＥＴ特性のものである。基本的に、図３２又は３３の代替例を組み込むべく修正された図３１のプロセスに従って製造されるＩＧＦＥＴ２２０ＶはＩＧＦＥＴ２２０Ｕの実現例である。
【０２４２】
ＰチャンネルＩＧＦＥＴ２２０Ｕは、２部構成Ｐ型ソース２６２、２部構成Ｐ型ドレイン２６４、Ｎ型ボディ物質２６８、ゲート誘電体層２８６、及びゲート電極２８８から構成されている。Ｎ型ボディ物質２６８は、Ｎ＋ウエル部分２７６及びＮ＋ソース側ポケット部分２８０とＮ型ボディ物質残部３９４とから構成されているＮ型上部ボディ物質部分２７８で形成されている。Ｎ型上部ボディ物質部分２７８のＮ型チャンネルゾーン２６６は同様にＮ型Ｓ／Ｄゾーン２６２及び２６４を横方向に分離する。ＩＧＦＥＴ２２０Ｕのコンポーネント２６２，２６４，２６６，２６８，２７６，２７８，２８０，２８６，２８８はＩＧＦＥＴ２２０Ｖにおけるのとほぼ同じ形態とされ且つドープされる。
【０２４３】
図３４における品目３９６は、ソース２６２とボディ物質２６８との間のＰＮ接合を示している。品目３９８はドレイン２６４とボディ物質２６８との間のＰＮ接合を示している。ＮチャンネルＩＧＦＥＴに類似して、品目ｙＳ及びｙＤは、ＰチャンネルＩＧＦＥＴ２２０Ｕのソース２６２及びドレイン２６４が夫々上部半導体表面の下側に延在する深さを示している。
【０２４４】
ＩＧＦＥＴ２２０ＵのＮ型上部ボディ物質残部３９４は、説明の便宜上、ＩＧＦＥＴ２２０のＮ型上部ボディ物質残部２８４が本書において記号「ｎ−」によってどのように示されるかということに類似して図３４中に「ｎ−」の記号が付けられている。図３２又は３３の代替例を組み込むべく修正された図３１のプロセスに従ってＩＧＦＥＴ２２０Ｕを製造する場合に、上部ボディ物質残部３９４は、通常、実質的に下側のＮ＋ウエル部分２７６からの上方拡散のみによってＮ型ドーパントを受け取る。図３７ａ〜３７ｃに関連して更に以下に説明するように、ボディ物質残部３９４内のＮ型ドーパント濃度は、通常、ウエル部分２７６から上部半導体表面へ上方に移る場合に、段階的に減少する。ウエル部分２７６は高度にＮ型にドープされているので、ボディ物質残部３９４は、代替的に、軽度にドープされたＮ型表面隣接部分及びＮ＋ウエル部分２７６と該軽度にドープされたＮ型表面隣接部分との間に位置されている中程度にドープされたＮ型中間部分から構成されているものとして図解的に見ることが可能である。
【０２４５】
ＩＧＦＥＴ２２０Ｕのドーピング特性の理解は、図３５ａ〜３５ｃ（集約的に「図３５」）、図３６ａ〜３６ｃ（集約的に「図３６」）、図３７ａ〜３７ｃ（集約的に「図３７」）、図３８ａ〜３８ｃ（集約的に「図３８」）の助けを借りて容易化される。図３５は、長手方向距離ｘの関数としての上部半導体表面に沿っての例示的なドーパント濃度を提示している。ソース２６２を介しての垂直線１３０Ｕに沿っての深さｙの関数としての例示的ドーパント濃度は図３６に提示されている。図３７は、チャンネルゾーン２６６を介しての一対の垂直線１３２Ｕ及び１３４Ｕに沿っての深さｙの関数としての例示的なドーパント濃度を提示している。垂直線１３２Ｕはソース側ポケット部分２８０を介して通過する。垂直線１３４Ｕはポケット部分２８０とドレイン２６４との間の垂直位置を介して通過する。ドレイン２６４を介してはポケット部分２８０とドレイン２６４との間の垂直位置を介して通過する。ドレイン２６４を介して垂直線１３６Ｕに沿っての深さｙの関数としての例示的なドーパント濃度は図３８に提示されている。ＰチャンネルＩＧＦＥＴ２２０Ｕ用の垂直線１３０Ｕ，１３２Ｕ，１３４Ｕ，１３６Ｕは、夫々、本発明のＮチャンネルＩＧＦＥＴ用の垂直線１３０，１３２，１３４，１３６に対応している。
【０２４６】
図３５ａは、主として、領域２６２，２６４，２８０，３９４を画定し、従ってチャンネルゾーン２６６の長手方向ドーパント勾配を確立する個々の半導体ドーパントの、上部半導体表面に沿っての、濃度ＮＩを例示している。図３６ａ，３７ａ，３８ａは、領域１１４，２６２，２６４，２７６，２８０，３９４を垂直方向に画定し、従ってドレイン２６４下側のボディ物質部分２６８内のハイポアブラプトな垂直ドーパントプロフィルを確立する個々の半導体ドーパントの垂直線１３０Ｕ，１３２Ｕ，１３４Ｕ，１３６Ｕに沿っての濃度ＮＩを例示している。曲線２６２’及び２６４’は、ソース２６２及びドレイン２６４を夫々形成するために使用されたＰ型ドーパントの濃度ＮＩ（表面及び垂直）を表している。曲線２７６’，２８０’，３９４’は、領域２７６，２８０，３９４を夫々形成するために使用されたＮ型ドーパントの濃度ＮＩ（表面及び／又は垂直）を表している。品目３９６＃及び３９８＃は、正味ドーパント濃度ＮＮがゼロとなる箇所を表しており、従って、夫々、ＰＮ接合３９６及び３９８の位置を表している。
【０２４７】
上部半導体表面に沿っての領域２６２，２６４，２８０，３９４における全Ｐ型及び全Ｎ型のドーパントの濃度ＮＴは図３５ｂに示されている。図３６ｂ，３７ｂ，３８ｂは、垂直線１３０Ｕ，１３２Ｕ，１３４Ｕ，１３６Ｕに沿っての、領域１１４，２６２，２６４，２７６，２８０，３９４における全Ｐ型及び全Ｎ型のドーパントの濃度ＮＴを図示している。曲線セグメント２７６”，２８０”，３９４”は、夫々、領域２７６，２８０，３９４に対応しており、Ｎ型ドーパントの全濃度ＮＴを表している。図３５ｂ中の品目２６６”はチャンネルゾーン２６６に対応しており且つ曲線セグメント２８０”及び３９４”のチャンネルゾーン部分を表している。Ｐ型ドーパントの全濃度ＮＴは、夫々、ソース２６２及びドレイン２６４に対応する曲線２６２”及び２６４”によって表されている。
【０２４８】
図３５ｃは上部半導体表面に沿っての正味ドーパント濃度ＮＮを例示している。垂直線１３０Ｕ，１３２Ｕ，１３４Ｕ，１３６Ｕに沿っての正味ドーパント濃度ＮＮは図３６ｃ、３７ｃ、３８ｃに提示されている。曲線セグメント２７６＊，２８０＊，３９４＊は夫々の領域２７６，２８０，３９４におけるＮ型ドーパントの正味濃度ＮＮを表している。図３５ｃ中の品目２６６＊はチャンネルゾーンセグメント２８０＊及び３９４＊の結合を表しており、従ってチャンネルゾーン２６６における正味Ｎ型ドーパントの濃度ＮＮを提示している。ソース２６２及びドレイン２６４中の正味Ｐ型ドーパントの濃度ＮＮは、夫々、曲線２６２＊及び２６４＊によって表されている。
【０２４９】
ＰチャンネルＩＧＦＥＴ２２０Ｕ用の図３５中に示した上部表面ドーパント分布は、夫々、（ａ）図３５ａ中に曲線１１４’で示した如くにＰ−下部部分１１４に対するバックグラウンドＰ型ドーパント濃度は図２６ａに品目１９２’で示した如くＮ−下部部分１９２に対するバックグラウンドＮ型ドーパント濃度未満であり、且つ（ｂ）図３５中に品目３９４’，３９４”，３９４＊で示されている如くＮ−上部ボディ物質残部３９４に対する上部表面ドーパント濃度は図２６中の品目１９８’，１９８”，１９８＊で示される如くＰ−上部ボディ物質残部１９８に対する上部表面ドーパント濃度未満である、という点を除いて、ＮチャンネルＩＧＦＥＴ１８０Ｖ用の図２６に示した上部表面ドーパント分布と実質的に同じである。従って、ＮチャンネルＩＧＦＥＴ１８０Ｖについて図２６に示した上部表面ドーパント分布に関しての上述した説明は、大方、ＩＧＦＥＴ１８０Ｖ用の領域１０２，１０２Ｍ，１０２Ｅ，１０４，１０４Ｍ，１０４Ｅ，１０６，１２０，１９２，１９８を夫々ＩＧＦＥＴ２２０Ｕ用の領域２６２，２６２Ｍ，２６２Ｅ，２６４，２６４Ｍ，２６４Ｅ，２６６，２８０，１１４，３９４へ変更することを前提とし且つ表示されたドーパント濃度差を前提として、ＰチャンネルＩＧＦＥＴ２２０Ｕ用の図３５に示した上部表面ドーパント分布に適用される。
【０２５０】
次に図３７を考察する。Ｎ＋ポケット部分２８０内のＮ型ドーパントは、（ａ）図３７ａにおいてドーパント濃度曲線２８０’で表されるＮ型ポケットドーパントにより構成されるメジャー（major）部分、及び（ｂ）図３７ａ中にドーパント濃度曲線２７６’で表されるＮ型ウエルドーパントの上方拡散部分によって構成されるマイナー（minor）部分から構成されている。Ｎ−上部ボディ物質残部３９４におけるＮ型ドーパントは、実質的に、Ｎ型ウエルドーパントの上方拡散部分からもっぱら構成されている。Ｎ−ボディ物質残部３９４におけるＮ型ウエルドーパントの上方拡散部分の濃度ＮＩは、図３７ａ中のＮ型ウエルドーパント濃度曲線２７６’の一部３９４’によって表されている。図３７ｂ及び３７ｃ中の夫々のドーパント濃度曲線２７６”及び２７６＊の部分３９４”及び３９４＊は、同様に、夫々、Ｎ−ボディ物質残部３９４における全ドーパント濃度ＮＴ及び正味ドーパント濃度ＮＮを表している。
【０２５１】
ＩＧＦＥＴ２２０Ｕのソース側ポケット部分２８０が高度にＮ型にドープされており且つＮ−上部ボディ物質残部３９４のＮ型ドーピングが実質的にＮ＋ウエル部分２７６からの上方拡散のみによって与えられる場合、チャンネルゾーン２６６における最低のＮ型ドーパント濃度は、Ｎ型ウエルドーパントの顕著な量の上方拡散部分が残部３９４の上部表面に沿って積み重なるか否に依存して、その上部表面に沿って又はその近くにおいてＮ−ボディ物質残部３９４において発生する。図３７は、Ｎ−ボディ物質残部３９４の上部表面に沿って何等顕著なＮ型ウエルドーパントの積み重なりが無い場合の例を例示している。
【０２５２】
その半導体部分がＰ−エピタキシャル層１１４Ｐ（又はエピタキシャル層１１４Ｐと実質的に同じに軽度にドープされているＰ型基板）の一部から形成される島状部２０４内に形成されるＰチャンネルＩＧＦＥＴ２２０Ｖの製造と関連して上に説明した如く、製造の終りにおいて島状部２０４の上部表面に沿ってのＮ型ウエルドーパントの濃度はエピタキシャル層１１４Ｐ内のＰ型バックグラウンドドーパント濃度を越えるものでなければならない。ＩＧＦＥＴ２２０Ｕへ適用されると、この製造ドーピング条件は、チャンネルゾーン２６６の上部表面、特にＮ−上部ボディ物質残部３９４の上部表面、に沿ってのＮ型ウエルドーパントの濃度ＮＩがＰ−下部部分１１４内のＰ型バックグラウンドドーパントの濃度ＮＩを越えるという構造的ドーピング条件へ変換される。ＩＧＦＥＴ２２０Ｖの製造の終りにおいて島状部２０４内のＮ型ウエルドーパントの上部表面濃度がエピタキシャル層１１４ＰにおけるＰ型バックグラウンドドーパント濃度の少なくとも２倍であることが期待されるようにドーピング及び熱処理条件が選択される所望の製造目的は、同様に、Ｎ−ボディ物質残部３９４の上部表面に沿ってのＮ型ウエルドーパントの濃度ＮＩがＰ型バックグラウンドドーパントの濃度ＮＩの少なくとも２倍であるという構造的ドーピング条件へ変換される。
【０２５３】
図３５〜３８は、Ｎ−ボディ物質残部３９４の上部表面に沿っての図３５ａ及び３７ａにおける曲線セグメント３９４’によって表されるようなＮ型ウエルドーパント濃度ＮＩはＰ−下部領域１１４の図３５ａ及び３７ａにおける曲線１１４’によって表されるようなＰ型バックグラウンドドーパント濃度ＮＩの約２倍である１例を図示している。従って、図３５〜３８の例は、Ｎ−ボディ物質残部３９４の上部表面に沿ってのＮ型ウエルドーパントの濃度ＮＩがＰ型バックグランドドーパントの濃度ＮＩの少なくとも２倍であるという特定の構造的ドーピング条件を満足している。
【０２５４】
Ｐ型バックグラウンドドーパントの濃度ＮＩは図３５〜３８の例においては約１×１０１５原子数／ｃｍ３である。これは、Ｐ型バックグラウンドドーパント濃度に対して上述した１×１０１５〜１×１０１６原子数／ｃｍ３のレンジにおける下限である。然しながら、ＩＧＦＥＴ２２０ＶとしてＩＧＦＥＴ２２０Ｕを実現するために図３２又は３３の代替例を使用する場合、Ｐ型バックグラウンドドーパント濃度に対するレンジの下限は５×１０１４原子数／ｃｍ３以下へ下方へシフトされる。ＩＧＦＥＴ２２０Ｖを形成するために使用される島状部２０４の場合、このことは、製造プロセス期間中にＮ型ウエルドーピング以外のＰ型又は／及びＮ型のドーピングに露呈されることのない島状部のＰ−物質の全てが製造の終りまでにＮ型の導電型へ変換されることを確保する上で一層の柔軟性を与えている。
【０２５５】
ＩＧＦＥＴ２２０ＵにおけるＮ型ウエルドーパントの濃度ＮＩは上部半導体表面下側の深さｙＷにおいて最大値に到達する。ＩＧＦＥＴ２２０Ｕのソース２６２及びドレイン２６４下側のボディ物質の部分２６８における全Ｎ型ドーパントは、図３６ａ及び３８ａにおいて曲線２７６’によって表されているように、もっぱらＮ型ウエルドーパントから構成されている。従って、ＩＧＦＥＴ２２０Ｕのソース２６２及びドレイン２６４下側のＰ−ボディ物質の部分２６８における全Ｎ型ドーパントの濃度ＮＴは図３６ｂ及び３８ｂにおける曲線２７６”によって表されているように深さｙＷにおいて最大値に到達する。
【０２５６】
図３８ｂ中の曲線２７６”における変化によって示されるように、ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８における全Ｎ型ドーパントの濃度ＮＴは、ウエル部分２７６内のＮ型ドーパントの最大濃度の表面下の位置から垂直線１３６Ｕに沿ってドレイン２６４へ上方に移る場合に、少なくとも１０の係数だけ、典型的には１５の近傍の係数だけ減少する。又、ウエル部分２７６内の全Ｎ型ドーパントの最大濃度の位置は、ドレイン２６４よりも、上部半導体表面下側に１０倍を越えることのなく、通常、５倍を越えることのないものである。従って、ＩＧＦＥＴ２２０Ｕのドレイン２６４下側の垂直ドーパントプロフィルはハイポアブラプトである。更に、ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８における全Ｎ型ドーパントの濃度ＮＴは、通常、ドレイン２６４下側のボディ物質部分２６８における全Ｎ型ドーパントの最大濃度の深さｙＷからドレイン・ボディ接合３９８を表す品目３９８ボディ接合３９８を表す品目３９８＃へ延在する曲線２７６’の部分によって表されるように、最大Ｎ型ウエル濃度の位置からドレイン２６４へ上方へ移る場合に、段階的に減少する。
【０２５７】
ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８の部分における正味ドーパントはＮ型ドーパントである。図３８ｃは、曲線２７６＊によって表されているように、ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８における正味ドーパントの濃度ＮＮが、ドレイン２６４下側のボディ物質部分２６８における濃度ＮＮはドレイン・ボディ接合３９８においてゼロへ降下するということを除いて、ドレイン２６４下側のボディ物質部分２６８における全Ｎ型ドーパントの濃度ＮＴと同様な態様で垂直に変化していることを示している。ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８におけるハイポアブラプトな垂直ドーパントプロフィルは、ドレイン・ボディ接合３９８と関連している寄生容量を、本発明のＰチャンネルＩＧＦＥＴ２２０及び非対称ＮチャンネルＩＧＦＥＴに関連して上述した理由により、減少させる。ドレイン２６４下側のボディ物質部分２６８におけるハイポアブラプトな垂直ドーパントプロフィルは、Ｎ型補償用注入を使用するＩＧＦＥＴ２２０におけるように、Ｎ型補償用注入を回避するＩＧＦＥＴ２２０Ｕにおける程強いものではないが、ＩＧＦＥＴ２２０Ｕのドレイン２６４下側のボディ物質部分２６８におけるハイポアブラプトな垂直ドーパントプロフィルは、ドレイン・ボディ接合３９８をして減少した寄生容量を有するものとさせる。それによりＩＧＦＥＴ２２０Ｕは増加したアナログ速度を有している。
【０２５８】
ＩＧＦＥＴ２２０Ｕのソース２６２下側のボディ物質部分２６８における全Ｎ型ドーパントの濃度ＮＩ及びＮＴは、ドレイン２６４下側のボディ物質部分２６８における全Ｎ型ドーパントの濃度ＮＩ及びＮＴと垂直方向にほぼ同じに変化する。ソース２６２を介しての垂直線１３０Ｕに沿って取った図３６ａ及び３６ｂにおける曲線２７６’及び２７６”をドレイン２６４を介しての垂直線１３６Ｕに沿って取った図３８ａ及び３８ｂにおける曲線２７６’及び２７６”と比較すると良い。ＩＧＦＥＴ２２０Ｕのソース２６２下側のボディ物質部分２６８内の正味ドーパントはＮ型ドーパントであるという事実に注意すると、ソース２６２下側のボディ物質部分２６８内の正味ドーパントの濃度ＮＮは、ドレイン２６４下側のボディ物質部分２６８における正味ドーパントの濃度ＮＮとほぼ同じに垂直方向に変化する。図３６ｃ中の曲線２７６＊によって表されているように、ＩＧＦＥＴ２２０Ｕのソース２６２下側のボディ物質部分２６８内の正味ドーパントの濃度ＮＮは、ソース２６２下側のボディ物質部分２６８における濃度ＮＮはソース・ボディ接合３９６においてゼロへ降下することを除いて、ソース２６２下側のボディ物質部分２６８内の全Ｎ型ドーパントの濃度ＮＴと同様の態様で垂直方向に変化する。このＩＧＦＥＴ２２０Ｕのソース２６２下側の垂直ドーパントプロフィルは、通常、ソース・ボディ接合３９６に沿っての寄生容量を減少させる。
【０２５９】
一般的コンピュータシミュレーション
本発明に基づく形態とされたＩＧＦＥＴの特にアナログ適用例のための装置特性及び性能利点をチェックするためにコンピュータシミュレーションを行った。該シミュレーションは、（ａ）Siborg Systemによって供給されているMicroTec二次元装置シミュレータと、（ｂ）Avant!コーポレーションによって供給されているMedici二次元装置シミュレータとで実施した。MicroTecシミュレータは主に大信号（ＤＣ）シミュレーションのために利用した。Mediciシミュレータは主に小信号シミュレーションのために使用した。
【０２６０】
２つのタイプのＮチャンネルＩＧＦＥＴを装置レベルにおいてコンピュータシミュレーションを行った。即ち、（ａ）本発明に基づく形態とされた非対称ＮチャンネルＩＧＦＥＴと、（ｂ）概略コンピュータシミュレーションした本発明ＮチャンネルＩＧＦＥＴに対応する（が発明的に異なる）対称参照ＮチャンネルＩＧＦＥＴと、である。本発明コンピュータシミュレーションした非対称ＩＧＦＥＴは、概略、構成「Ａ」として以下に示してある。構成Ａのコンピュータシミュレーションした本発明非対称ＩＧＦＥＴは、概略、図１３の長ＮチャンネルＩＧＦＥＴ１５０又はＩＧＦＥＴ１５０の短チャンネルバージョンに対応している。参照コンピュータシミュレーションした対称ＩＧＦＥＴは、概略、構成「Ｂ」として以下に示してある。構成Ｂのコンピュータシミュレーションした参照ＩＧＦＥＴは、概略、図２９の長ＮチャンネルＩＧＦＥＴ２３０又はＩＧＦＥＴ２３０のハローポケット部分３２０及び３２２がＳ／Ｄゾーン３０３及び３０４下側へ夫々延在する状態に対するＩＧＦＥＴ２３０の短チャンネルバージョンに対応している。
【０２６１】
構成Ａ及びＢは、概略、ガウスドーパントプロフィルを使用する解析的プロフィルモデルに基づいている。比較する各組の構成Ａ及びＢを図３１のものと同じプロセスフローに従って製造したものと仮定した。本発明のボディ物質ドーピング特徴を発生する変動は別にして且つ以下に示す別段の場合を除いて、比較する各組における構成Ａ及びＢは実質的に同じドーパント分布を有している。比較する各組における構成Ａ及びＢは、又、基本的に同じ幾何学的寸法、例えば、ゲート長、ゲートスタック高さ、ソース／ドレイン長、を有している。構成Ａ及びＢに関するコンピュータシミュレーションは、０．１８μｍ技術ノードで製造した装置、即ち最小印刷可能特徴寸法が０．１８μｍである設計基準で製造したＩＧＦＥＴ、を表している。
【０２６２】
コンピュータシミュレーションは、概略、アナログ性能を向上させることに向けられている。従って、構成Ｂは、構成Ａに対して向上したアナログ性能を発生することが期待されるパラメータ値においてコンピュータシミュレーションしている。構成Ｂの基本的アーキテクチャがデジタル適用例のためのものであるから、向上したアナログ性能を達成するために構成Ｂをコンピュータシミュレーションする場合に使用するパラメータの或るものに対する値は向上したデジタル性能を発生するであろうパラメータ値とは異なっている。
【０２６３】
構成Ａ及びＢはマルチＩＧＦＥＴ構成体内に配置され且つ該マルチＩＧＦＥＴ構成体におけるＩＧＦＥＴを横方向に分離するための図２９におけるフィールド絶縁領域２００のようなフィールド絶縁領域を実現するために絶縁体充填トレンチを使用することが仮定されている。該トレンチは、構成Ａ及びＢに対して同じ寸法であり、マルチＩＧＦＥＴ構成体において参照構成Ｂに対するデジタル性能を最適化させるために必要とされるものよりも最大で５０％一層深く且つ最大で２０％一層幅広である。図１３における非対称ＮチャンネルＩＧＦＥＴ１５０及び図２９における対称ＮチャンネルＩＧＦＥＴ２３０に対するＰ＋ウエル部分１１６及び３１６に夫々対応するＩＧＦＥＴウエルは、構成Ｂのデジタル性能を最適化させるために必要とされるものよりも最大で２０％一層深いものである。本発明構成Ａは、その平均ドーパント濃度がデジタル性能のために最適化されている構成Ｂのものよりも一層低いウエルの存在において良好なＩＧＦＥＴ間分離を維持するためには一層幅広／深いトレンチを必要とする場合があるものと思われる。
【０２６４】
構成Ａ及びＢは、両方共、同じスレッシュホールド電圧ＶＴ及び同じバックグランドＰ型ドーパント濃度、即ち０．４Ｖ及び５×１０１５原子数／ｃｍ３、を有している。与えられた値のＰ型バックグランドドーパント濃度に対して、構成Ａ及びＢの上部半導体表面に沿ってのポケット部分を画定するＰ型注入物がそれらのスレッシュホールド電圧ＶＴを制御する。このことに鑑み、本発明構成Ａの単一のポケット部分内のＰ型ポケットドーパントのピーク上部表面濃度は、参照構成Ｂの２つのハローポケット部分におけるＰ型ハロードーパントのピーク上部表面濃度から発生する同じスレッシュホールド電圧を達成するために適宜調節してある。より特定的には、本発明非対称構成Ａは、参照構成Ｂは本発明構成Ａの２倍の数のポケット部分を有しているという事実を受け入れるために参照対称構成Ｂよりも一層高度のドーズ量のポケットドーパントを受け取っている。本発明非対称構成Ａの単一ポケット部分における一層高いドーピングは、比較非対称構成におけるポケット部分が参照対称構成Ｂのいずれかのポケット部分と同じドーピングを有しているということを除いて、構成Ａと同一の非対称ＩＧＦＥＴ構成と比較してそのパンチスルー耐久性を増加させる。
【０２６５】
図３９は本発明非対称構成Ａの短チャンネルバージョンの実現例に対する三次元ドーパントプロフィルを提示している。参照対称構成Ｂの対応する短チャンネルバージョンの実現例に対する三次元ドーパントプロフィルは図４０に提示されている。図３９及び４０は、特に、長手方向距離ｘ及び深さｙの関数としての正味ドーパント濃度ＮＮを例示している。構成Ａ及びＢの実現例のモノシリコン部分のみが図３９及び４０に提示されている。構成Ａ及びＢの両方共が０．１８μｍ技術ノードで製造されたものと仮定されているが、コンピュータシミュレーションの図３９及び４０における構成Ａ及びＢの実現例は、両方共、リソグライフィアライメントに起因して０．１２〜０．１４μｍのチャンネル長Ｌとなる０．２μｍのゲート長ＬＧを有している。
【０２６６】
図４０における本発明構成Ａの実現例は、基本的に、ＩＧＦＥＴ１５０の短チャンネルバージョンに対応している。図４０における参照構成Ｂの実現例は、基本的に、ＩＧＦＥＴ２３０の短チャンネルバージョンに対応しているが、図４０における構成Ｂの実現例は、概略、構成Ａの実現例のアナログ性能を向上させるパラメータ値においてシミュレーションされており且つＩＧＦＥＴ２３０のハローポケット部分３２０及び３２２はＳ／Ｄゾーン３０２及び３０４へ夫々延在していることが前提とされている。説明の便宜上、図３９及び４０における短チャンネル構成Ａ及びＢの実現例は、ＩＧＦＥＴ１５０及び２３０のモノシリコン領域を識別するために使用されている参照記号で符号が付けられている。構成Ｂはアナログ適用例に対してシミュレーションされるので、図４０においてＳ／Ｄゾーン３０２及び３０４は、夫々ソース３０２及びドレイン３０４として符号が付けられている。以下に表示する場合を除いて、構成Ａ及びＢの短チャンネルバージョンに対する、即ち短チャンネル構成Ａ及びＢに対する全ての言及は図３９及び４０に夫々示した実現例を意味している。
【０２６７】
各構成Ａ又はＢの各Ｓ／Ｄゾーンは、非常に高度にドープした主要部分と一層軽度にドープであるが尚且つ高度にドープした横方向延長部とから構成されている。従って、構成Ａの短チャンネルバージョンのドレイン１０４は、主要部分１０４Ｍと横方向延長部１０４Ｅとから構成されている。然しながら、ドレイン１０４の領域１０４Ｍ及び１０４Ｅは図３９においては区別することが困難であり、従って図３９においては別々に符号が付けられているわけではない。
【０２６８】
図４１及び４２は構成Ａ及びＢの夫々の短チャンネルバージョンに対する二次元ドーパント輪郭を提示している。該ドーパント輪郭は、短チャンネル構成Ａ及びＢを介しての垂直面に沿って取られている。短チャンネル構成Ａの領域１０４Ｍ及び１０４Ｅは図４１において明確に区別することが可能であり、そこではそのように符号が付けられている。図４１におけるＰＮ接合１１０及び１１２の位置によって示されるように、短チャンネル構成Ａの主要ドレイン部分１０４Ｍは主要ソース部分１０２Ｍよりも上部半導体表面下側に一層深くに延在している。即ち、本発明非対称構成Ａに対しては、ドレイン深さｙＤはソース深さｙＳよりも一層大きい。対照的に、図４２は、参照対称構成Ｂにおける主要ソース部分３０２Ｍ及び主要ドレイン部分３０４Ｍは上部半導体表面下側に事実上同じ深さに延在していることを示している。
【０２６９】
図４３は、構成Ａ及びＢの短チャンネルバージョンに対する測定参照Ｓ／Ｄゾーン位置からの長手方向距離ｘの関数としての上部半導体表面に沿っての正味ドーパント濃度ＮＮを提示している。測定参照Ｓ／Ｄゾーン位置はチャンネルゾーン中心から約３．５μｍである。図４３において且つ構成Ａ及びＢの両方に対するコンピュータシミュレーションしたデータを提示する後のグラフにおいて、本発明構成Ａに対するデータを表す曲線は小さな白抜き円でマーク付けしてそのデータを付加的にマーク付けされていない参照構成Ｂに対するデータから区別している。構成Ａ及びＢが実質的に同一のデータを有する位置においては、構成Ａ及びＢに対する曲線セグメントは互いに視覚的に区別可能なものではない。
【０２７０】
図１４ｃにおける曲線セグメントと類似して、図４３における曲線セグメント１０２Ｍ＊，１０４Ｍ＊，１０２Ｅ＊，１０４Ｅ＊は本発明短チャンネル構成Ａの上部半導体表面に沿っての領域１０２Ｍ，１０４Ｍ，１０２Ｅ，１０４Ｅにおける正味Ｎ型ドーパントの濃度ＮＮを表している。図４３における曲線セグメント１０６＊及び１２０＊は短チャンネル構成Ａの上部半導体表面に沿っての領域１０６及び１２０における正味Ｐ型ドーパントの濃度ＮＮを表している。曲線セグメント３０２Ｍ＊，３０４Ｍ＊，３０２Ｅ＊，３０４Ｅ＊は参照短チャンネル構成Ｂの上部半導体表面に沿っての領域３０２Ｍ，３０４Ｍ，３０２Ｅ，３０４Ｅにおける正味Ｐ型ドーパントの濃度ＮＮを表している。曲線セグメント３０６＊，３２０＊，３２２＊は短チャンネル構成Ｂの上部半導体表面に沿っての領域３０６，３２０，３２２における正味Ｐ型ドーパントの濃度を表している。
【０２７１】
図４３における曲線セグメント１０６＊は本発明短チャンネル構成Ａのチャンネルゾーン１０６における非対称ドーパント勾配を例示している。特に、曲線セグメント１０６＊は、短チャンネル構成Ａの上部半導体表面に沿っての正味ドーパント濃度ＮＮがソース１０２近くで約１×１０１８原子数／ｃｍ３の高い値に到達しており、次いでその高い値の位置からドレイン１０４へ向かってチャンネルゾーン１０６を横断して移る場合に、段階的に減少していることを示している。このコンピュータシミュレーションには示されていないが、短チャンネル構成Ａのチャンネルゾーン１０６における全Ｐ型ドーパントの濃度ＮＴは、該上部表面に沿ってゾーン１０６がドレイン１０４と合流する箇所よりも該上部表面に沿ってゾーン１０６がソース１０２と合流する箇所において、少なくとも１０の係数だけ低く、典型的には１００を越える係数だけ一層低い。対照的に、短チャンネル構成Ｂのチャンネルゾーン３１６における対称的ドーパント勾配が曲線セグメント３０６＊によって例示されており、それは、短チャンネル構成Ｂの上部表面に沿っての濃度ＮＮはソース１０２及びドレイン１０４の両方に近くまでほぼ等しいピーク値にあり、チャンネルゾーン３０６の中間において僅かに一層低い値であること、を示している。
【０２７２】
図４４ａは構成Ａ及びＢの短チャンネルバージョンに対するＳ／Ｄ位置を介しての絶対（全Ｐ型及び全Ｎ型）垂直ドーパントプロフィルを提示している。図４３において長手方向距離ｘを測定した同一の測定参照Ｓ／Ｄゾーン位置を使用して、本発明短チャンネル構成Ａに対する絶対ドーパント濃度ＮＴを、０．０μｍに等しい距離ｘにおける主要ソース部分１０２Ｍを介しての垂直線（又は面）に沿って、及び０．７μｍに等しい距離ｘにおける主要ドレイン部分１０４Ｍを介しての垂直線に沿って図４４ａ内に例示されている。図４４ａは、同様に、０．０μｍに等しい距離ｘにおける主要ソース部分３０２Ｍを介して延在する垂直線に沿って、及び０．７μｍに等しい距離ｘにおける主要ドレイン部分３０４Ｍを介して延在する垂直線に沿っての参照短チャンネル構成Ｂに対する濃度ＮＴを図示している。
【０２７３】
図８ｂ及び１０ｂにおける曲線セグメントに類似して、図４４ａにおける曲線セグメント１０２”及び１０４”は、夫々、本発明短チャンネル構成Ａのソース１０２及びドレイン１０４に対応しており、従って、ソース１０２及びドレイン１０４、特に主要ソース部分１０２Ｍ及び主要ドレイン部分１０４Ｍ、を介しての、夫々、０．０μｍ及び０．７μｍの距離ｘにおける垂直線に沿っての全Ｎ型ドーパントの濃度ＮＴを表している。図４４ａにおける曲線セグメント１１４”，１１６”，１１８”，１２０”，１２４”は、夫々、概略、短チャンネル構成Ａの領域１１４，１１６，１１８，１２０，１２４に対応しており、従って、ソース１０２及びドレイン１０４を介しての０．０及び０．７μｍの距離ｘにおいての垂直線に沿っての全Ｐ型ドーパントの濃度ＮＴを様々に表している。品目１１０＃及び１１２＃は、夫々、短チャンネル構成Ａに対するＰＮ接合１１０及び１１２を表している。
【０２７４】
本発明短チャンネル構成Ａのウエル部分１１６におけるＰ型ウエルドーパントの最大濃度は、図４４ａにおいて曲線セグメント１１６”によって表されているように０．７μｍに等しい深さｙＷにおいて発生する。曲線セグメント１１６”及び１２４”の結合は、短チャンネル構成Ａにおける０．７μｍに等しい距離ｘにおける垂直線に沿ってのドレイン１０４下側の垂直ドーパントプロフィルのハイポアブラプトな性質を例示している。特に、結合した曲線セグメント１１６”／１２４”は、ドレイン１０４直下のボディ物質部分における全Ｐ型ドーパントの濃度ＮＴは、最大Ｐ型ウエルドーパント濃度の位置からドレイン１０４の底部におけるＰＮ接合１１２へ上方に移る場合に、約１００の係数だけ、従って１０を越える係数だけ、減少することを示している。
【０２７５】
ドレイン・ボディ接合１１２の深さｙＤは、図４４ａにおいて取り扱っている本発明短チャンネル構成Ａにおいては、約０．２μｍである。ドレイン１０４下側のボディ物質部分における全Ｐ型ドーパントの最大濃度ＮＴの深さｙＷが０．７μｍであるから、短チャンネル構成Ａにおけるドレイン１０４下側のボディ物質部分における全Ｐ型ドーパントの最大濃度ＮＴの位置は、ドレイン１０４よりも、上部半導体表面下側において、約３．５倍一層深い。その結果、ボディ物質１０８における全Ｐ型ドーパントの濃度ＮＴは、ドレイン１０４よりも上部半導体表面下側において５倍を越えることの無い一層深いものである最大Ｐ型ウエルドーパント濃度位置からドレイン１０４へ上方へ移る場合に、約１００の係数だけ減少する。
【０２７６】
図４４ａにおける曲線セグメント３０２”及び３０４”は、夫々、参照短チャンネル構成Ｂのソース３０２及びドレイン３０４に対応しており、ソース３０２及びドレイン３０４を介して０．０μｍ及び０．７μｍの距離ｘにおける垂直線に沿っての全Ｎ型ドーパントの濃度ＮＴを表している。曲線セグメント１１４”，３１６”，３１８”，３２０”，３２２”は、夫々、短チャンネル構成Ｂの領域１１４，３１６，３１８，３２０，３２２に対応しており、従ってソース３０２及びドレイン３０４を介して０．０μｍ及び０．７μｍの距離ｘにおける垂直線に沿っての全Ｐ型ドーパントの濃度ＮＴを表している。この点に関して、曲線セグメント１１４”は短チャンネル構成Ａ及びＢの両方に対して利用される。
【０２７７】
本発明短チャンネル構成Ａのウエル部分１１６の状態の場合の如く、参照短チャンネル構成Ｂのウエル部分３１６内のＰ型ウエルドーパントの最大濃度は図４４ａにおける曲線セグメント３１６”によって表しているように０．７μｍに等しい深さｙＷにおいて発生する。然しながら、曲線セグメント３１６”，３１８”，３２２”（又は３２０”）の結合は、短チャネル構成Ｂにおけるドレイン３０４（又はソース３０２）直下のＰ型ボディ物質部分においては比較的平坦である。結合した曲線セグメント３１６”／３１８”／３２２”は、ドレイン３０４直下のボディ物質部分内の全Ｐ型ドーパントの濃度ＮＴは、最大Ｐ型ウエルドーパント濃度の位置からドレイン３０４の底部におけるＰＮ接合へ上方へ移る場合に、５の係数よりかなり少なく、従って１０の係数よりかなり少なく変化することを示している。即ち、短チャンネル構成Ｂにおけるドレイン３０４直下のボディ物質部分における垂直ドーパントプロフィルはハイポアブラプトではない。
【０２７８】
図４４ａの絶対垂直ドーパントプロフィルに対応する正味垂直ドーパントプロフィルが、構成Ａ及びＢの短チャンネルバージョンに対して図４４ｂにおいて提示されている。図４４ｂ中の曲線セグメント１０２＊及び１０４＊は、夫々、ソース１０２及びドレイン１０４を介して、特に主要ソース部分１０２Ｍ及び主要ドレイン部分１０４Ｍを介して、０．０μｍ及び０．７μｍの距離ｘにおいての垂直線に沿っての本発明短チャンネル構成Ａのソース１０２及びドレイン１０４における正味Ｎ型ドーパントの濃度ＮＮを表している。曲線セグメント１１４＊，１１６＊，１２０＊，１２４＊は、ソース１０２及びドレイン１０４を介しての０．０及び０．７μｍの距離ｘにおける垂直線に沿っての種々の短チャンネル構成Ａの領域１１４，１１６，１２０，１２４における正味Ｐ型ドーパントの濃度ＮＮを表している。
【０２７９】
図４４ｂにおける曲線セグメント３０２＊及び３０４＊は、夫々、ソース３０２及びドレイン３０４を介しての、特に主要ソース部分３０２Ｍ及び主要ドレイン部分３０４Ｍを介しての、０．０及び０．７μｍの距離ｘにおける垂直線に沿っての参照短チャンネル構成Ｂのソース３０２及びドレイン３０４における正味Ｎ型ドーパントの濃度ＮＮを表している。曲線セグメント１１４＊，３１６＊，３１８＊は、ソース３０２及びドレイン３０４を介して０．０及び０．７μｍの距離ｘにおける垂直線に沿っての短チャンネル構成Ｂの領域１１４，３１６，３１８における正味Ｐ型ドーパントの濃度ＮＮを表している。曲線セグメント１１４＊は短チャンネル構成Ａ及びＢの両方に対して使用される。
【０２８０】
図４５ａ及び４５ｂは、夫々、ゲート長ＬＧが０．２μｍの構成Ａ及びＢの短チャンネルバージョンに対するゲート対ソース電圧ＶＧＳの関数としてのリニアル線形範囲トランスコンダクタンスｇｍｗ及びリニアル飽和トランスコンダクタンスｇｍｓａｔｗを例示している。図４６ａ及び４６ｂは、夫々、ゲート長ＬＧが０．５μｍであることを除いて、短チャンネル構成Ａ及びＢと基本的に同じ形態とされている構成Ａ及びＢの長チャンネルバージョンに対するゲート対ソース電圧ＶＧＳの関数としてのリニアル線形範囲トランスコンダクタンスｇｍｗ及びリニアル飽和トランスコンダクタンスｇｍｓａｔｗを例示している。ドレイン対ソース電圧ＶＤＳは図４５ａ及び４５ｂの線形範囲ｇｍｗグラフに対して０．１Ｖである。電圧ＶＤＳは図４５ｂ及び４６ｂの飽和ｇｍｓａｔｗグラフに対して２．０Ｖである。図４５ａ，４５ｂ，４６ａ，４６ｂは、又、リニアルドレイン電流ＩＤｗの変化を表しており、それから線形範囲トランスコンダクタンスｇｍｗ及び飽和トランスコンダクタンスｇｍｓａｔｗが決定される。
【０２８１】
図４６ａ及び４６ｂが示しているように、本発明構成Ａの長チャンネルバージョンは、参照構成Ｂの長チャンネルバージョンよりも、かなり一層高いトランスコンダクタンス、線形範囲トランスコンダクタンスｇｍｗ及び飽和トランスコンダクタンスｇｍｓａｔｗの両方、を示している。構成Ａの短チャンネルバージョンは、図４５ａに示されているように、構成Ｂの短チャンネルバージョンよりも僅かに一層高い、ほぼ１０％一層高い、線形範囲トランスコンダクタンスｇｍｗを示している。図４５ｂは、構成Ａ及びＢの短チャンネルバージョンがほぼ同じｇｍｓａｔｗ特性を有していることを示している。本発明構成Ａに対して一般的に一層高いトランスコンダクタンスｇｍｗ及びｇｍｓａｔｗの値は、それが一層高い電圧利得を有することを可能とし且つそのアナログ性能を改善することを可能としている。
【０２８２】
図４７は２．０Ｖのドレイン対ソース電圧ＶＤＳにおいての構成Ａ及びＢの短チャンネルバージョンに対しての電流・電圧伝達特性、即ちゲート対ソース電圧ＶＧＳでのリニアルドレイン電流ＩＤｗの変化、を例示している。図４７が示しているように、短チャンネル構成Ａ及びＢは殆ど同一の電流・電圧特性を有している。構成Ａ及びＢの長チャンネルバージョンがおおよそ同じ電流・電圧特性を有するものであろうことも予測される。
【０２８３】
参照短チャンネル構成Ｂの上部ボディ物質部分３１８は短チャンネル構成Ｂにおいてパンチスルーを回避することを助けるために高濃度のＰ型ＡＰＴドーパントが与えられているという事実に注意すると、短チャンネル構成Ａ及びＢに対するほぼ同一の電流・電圧特性は、参照構成ＢにおけるＰ型ＡＰＴドーパントのものとほぼ同様な位置においてＰ型ＡＰＴドーパントが本発明構成Ａにおいては不存在であることが本発明構成Ａにおけるパンチスルーに通じるものではないことを示している。この結果に対する定性的な物理的説明は、構成Ａにおいては、Ｐ型ポケットドーパントがアンチパンチスルー機能を行っているということである。更に特定的には、本発明構成Ａのポケット部分１２０におけるＰ型ポケット注入物は、構成Ａが構成Ｂと同じスレッシュホールド電圧ＶＴを有するものとするために、参照構成Ｂのポケット部分３２０及び３２２のいずれかにおけるＰ型ハロー注入物よりも一層大きなドーピングで与えられているということである。この差は、図４３中の曲線セグメント１２０＊を曲線セグメント３２０＊及び３２２＊と比較することによって理解することが可能である。本発明構成ＡにおけるＰ型ポケット注入物の一層高いドーピングは、参照構成Ｂのものと同等の低電流リークで動作しながら、同時的に、パンチスルーを回避することを可能としている。
【０２８４】
前の結論は、更に、参照短チャンネル構成ＢのＡＰＴ注入物を欠如しているがその他は短チャンネル構成Ｂと同一である更なる参照短チャンネルＩＧＦＥＴ構成Ｃに関して得られるコンピュータシミュレーションしたデータによって支持される。２．０ＶのＶＤＳの値における参照構成Ｃに対する電流・電圧伝達特性は図４７中に符号Ｃを付けた曲線で表されている。リーク電流ＩＤ０ｗはゲート対ソース電圧ＶＧＳのゼロの値におけるドレイン電流ＩＤｗの値である。図４７が示しているように、ドレインリーク電流ＩＤ０ｗは、本発明短チャンネル構成Ａに対するよりも、参照構成Ｃに対して約５０倍一層高い。このことは、参照構成Ｃにおいてはパンチスルーが発生することを示している。
【０２８５】
図４８は０．５Ｖ〜２．０Ｖの範囲のゲート対ソース電圧ＶＧＳの値における構成Ａ及びＢの短チャンネルバージョンに対するドレイン対ソース電圧ＶＤＳの関数としてのリニアルドレイン電流ＩＤｗを図示している。図４８に示されているように、本発明短チャンネル構成Ａは、概略的に、表示されているＶＧＳの値の各々において、参照短チャンネル構成Ｂよりも僅かに一層高い値のドレイン電流ＩＤｗを達成している。従って、本発明構成Ａは参照構成Ｂよりも一層低いチャンネル抵抗を有している。又、ドレイン電流ＩＤｗは、参照構成Ｂにおけるよりも本発明構成Ａにおいて、高電圧ＶＤＳにおいて増加するドレイン対ソース電圧ＶＤＳと共により少なく増加している。このことは、参照構成Ｂにおけるよりも、本発明構成Ａにおいては、より少ないなだれ増倍（avalanche multiplication）又は／及びより少ないチャンネル幅変調が発生していることを示している。
【０２８６】
本発明非対称ＩＧＦＥＴの解析的分析及び性能利点
良好なアナログ性能のために、ＩＧＦＥＴのソースは、短チャンネル長におけるスレッシュホールド電圧ＶＴのロールオフを回避するために合理的に可能である限り浅いものとすべきである。ソース抵抗ＲＳの存在下においてＩＧＦＥＴの実効トランスコンダクタンスｇｍｅｆｆを最大とさせるためにソースも可能である限り高度にドープすべきである。実効トランスコンダクタンスｇｍｅｆｆは以下の如くにＩＧＦＥＴのイントリンシックなトランスコンダクタンスｇｍから決定される。
【０２８７】
【数１】
2011519469.tif 000002
【０２８８】
式１が示しているように、ソース抵抗ＲＳを減少させることは実効トランスコンダクタンスｇｍｅｆｆを増加させる。ソース抵抗ＲＳを横断しての電圧降下もイントリンシックなゲート対ソース電圧から減算され、従って、実際のゲート対ソース電圧ＶＧＳは一層低い値にある。このことはＩＧＦＥＴをそのゲート電極においてデバイアス（debias）即ち非バイアス化させる。要するに、ソース抵抗ＲＳは合理的に可能である限り低いものとすべきである。
【０２８９】
実効トランスコンダクタンスｇｍｅｆｆを最大化させるためにソース抵抗ＲＳを最小化させることの必要性は、ＩＧＦＥＴのオン抵抗Ｒｏｎの値の一層低いものを達成するためにＩＧＦＥＴのソース及びドレインにおいて一層低い直列抵抗を有することの必要性に加えてのものである。更に特定的には、ソース抵抗ＲＳを横断しての電圧降下は、全ソース対ドレイン電圧降下に付加する。このことはオン抵抗Ｒｏｎを増加させる。
【０２９０】
高電圧能力を達成し且つホットキャリア注入を減少させるために、ＩＧＦＥＴのドレインは合理的に可能である限り深く且つ軽度にドープしたものとすべきである。これらの必要性は、オン抵抗Ｒｏｎを著しく増加させること無しに且つ短チャンネルスレッシュホールド電圧ロールオフを発生させること無しに満足されるべきである。
【０２９１】
ＩＧＦＥＴの寄生容量は、ＩＧＦＥＴを含む回路の速度性能を設定する上で、特に小信号高周波数動作において、重要な役割を担う。図４９はＮチャンネルＩＧＦＥＴＱのドレイン電極Ｄ、ソース電極Ｅ、ゲート電極Ｅ、及びボディ領域電極Ｂと様々に関連する寄生容量ＣＤＢ、ＣＳＢ、ＣＧＢ、ＣＧＤ、ＣＧＳを例示しており、ＣＤＢはドレイン対ボディ容量を表しており、ＣＳＢはソース対ボディ容量を表しており、ＣＧＢはゲート対ボディ容量を表しており、ＣＧＤはゲート対ドレイン容量を表しており、且つＣＧＳはゲート対ソース容量を表している。ＩＧＦＥＴＱの小信号等価モデルが図５０に提示されており、ＶＢＳはボディ対ソース電圧であり、ｇｍｂはボディ電極のトランスコンダクタンスであり、品目４４０及び４４２は電流源である。
【０２９２】
増幅器の帯域幅は、増幅器の利得がその低周波数値の１／ＳＱＲＴ（２）（約０．７０７）に降下する周波数の値として定義される。一般的には、増幅器の帯域幅が出来るだけ大きいことが望ましい。
【０２９３】
図４９のＩＧＦＥＴＱは以下の関係式に従う入力電圧Ｖｉｎの関数として増幅された出力電圧Ｖｏｕｔを与えるために３つの主要な増幅器形態で構成することが可能である。
【０２９４】
【数２】
2011519469.tif 000003
【０２９５】
尚、ＨＡはＩＧＦＥＴの複合伝達関数である。これら３つの形態は、夫々、図５１ａ〜５１ｃに示したコモンソース、コモンゲート、コモンドレインの形態であり、ＣＬは負荷容量、ＶＤＤは高供給電圧、ＶＳＳは低供給電圧である。増幅器入力電圧Ｖｉｎは電圧供給源４４４から供給される。図５１ｂ及び５１ｃにおける要素４４６は電流源であり、一方図５１ｂにおける信号ＶＧはゲート電圧である。図５１ａ〜５１ｃの３つの形態に対する伝達関数ＨＡは、寄生ドレイン対ボディ容量ＣＤＢ及び／又は寄生ソース対ボディ容量ＣＳＢを減少させることはこれらの形態の各々においてＩＧＦＥＴ性能を改善することを示している。
【０２９６】
図５１ａのコモンソース増幅器形態に対する伝達関数ＨＡは次式の入力ポール／出力ポール関数である。
【０２９７】
【数３】
2011519469.tif 000004
【０２９８】
尚、ＲＤはドレイン（直列）抵抗であり、ωｉｎは入力ポールにおける角周波数であり、ωｏｕｔは出力ポールにおける角周波数であり、且つｓはωが角周波数であるｊωに等しい複素周波数演算子である。コモンソース形態におけるＩＧＦＥＴＱの寄生容量は、夫々、次式により与えられるポール周波数ωｉｎ及びωｏｕｔにより式３に入る。
【０２９９】
【数４】
2011519469.tif 000005
【０３００】
【数５】
2011519469.tif 000006
【０３０１】
寄生ドレイン対ボディ容量ＣＤＢは式５の出力ポール周波数ωｏｕｔに現れる。コモンソース形態においてソース抵抗ＲＳがゼロである場合には、入力ポール周波数ωｉｎは式４によれば無限大である。従って、図５１ａ中のＩＧＦＥＴＱの帯域幅は式５によって与えられるようにωｏｕｔに等しい。出力ポール周波数ωｏｕｔは、ドレイン抵抗ＲＤ及び寄生ゲート対ドレイン容量ＣＧＤの与えられた値に対して、ドレイン対ボディ容量ＣＤＢが増加すると増加する。従って、寄生ドレイン対ボディ容量ＣＤＢを減少させることは、図５１ａにおけるＩＧＦＥＴＱのコモンソース形態に対する帯域幅を望ましく増加させる。
【０３０２】
又、コモンソース形態における寄生ドレイン対ボディ容量ＣＤＢは図５１ａに示されている如く負荷容量ＣＬと並列である。従って、ドレイン対ボディ容量ＣＤＢを減少させることは、有益的に、その出力負荷効果を減少させる。
【０３０３】
図５１ｂのコモンゲート増幅器形態に対する伝達関数ＨＡは次式の如く入力ポール／出力ポール関数である。
【０３０４】
【数６】
2011519469.tif 000007
【０３０５】
尚、コモンゲート形態に対する入力ポール周波数ωｉｎは次式で与えられる。
【０３０６】
【数７】
2011519469.tif 000008
【０３０７】
ソース対ボディ容量ＣＳＢを減少させることは、入力ポール周波数ωｉｎを増加させる。このことは、ＩＧＦＥＴＱの性能を図５１ｂのコモンゲート形態において改善させる。
【０３０８】
出力ポール周波数ωｏｕｔは図５１ｂのコモンゲート形態に対して式５によって与えられる。従って、寄生ドレイン対ボディ容量ＣＤＢを減少させることは、図５１ｂのコモンゲート形態の帯域幅を増加させる。
【０３０９】
図５１ｃのコモンドレイン増幅器形態に対する伝達関数ＨＡは次式の如く単一ゼロ／単一ポール関数である。
【０３１０】
【数８】
2011519469.tif 000009
【０３１１】
尚、ωｚはゼロにおける角周波数であり、ωｐはポールにおける角周波数である。寄生容量は、夫々、次式として与えられるゼロ周波数ωｚ及びポール周波数ωｐによって式８に入る。
【０３１２】
【数９】
2011519469.tif 000010
【０３１３】
【数１０】
2011519469.tif 000011
【０３１４】
寄生ソース対ボディ容量ＣＳＢは式１０のポール周波数ωｐ中に現れる。容量ＣＳＢを減少させることにより、ポール周波数ωｐが増加する。このことは、図５１ｃのコモンドレイン形態におけるＩＧＦＥＴＱの周波数特性を改善する。
【０３１５】
図５１ａのコモンソース形態におけるドレイン対ボディ容量ＣＤＢで発生することと同様に、寄生ソース対ボディ容量ＣＳＢは図５１ｃに示されているようにコモンドレイン形態においては負荷容量ＣＬと並列である。従って、ソース対ボディ容量ＣＳＢを減少させることは、コモンドレイン形態においてその負荷効果を有益的に減少させる。
【０３１６】
図５２は図５１ａのコモンソース増幅器形態の短絡出力バージョンの小信号モデルを例示している。図５２の小信号モデルにおいて、ＩＧＦＥＴＱのドレイン電極Ｄはソース電極Ｓへ電気的に短絡されている。図５３は図５２のＩＧＦＥＴＱのモデルの小信号等価回路を提示している。図５３における要素４４８は電圧制御型電流源である。図５２及び５３における品目ｖｇｓ，ｉｉ，ｉｏは、夫々、小信号ゲート対ソース（入力）電圧、小信号入力電流、小信号出力電流である。
【０３１７】
ＩＧＦＥＴのカットオフ周波数ｆＴは、ＩＧＦＥＴの短絡出力コモンソース形態の電流利得ＡＩｉの絶対値が１へ降下する周波数ｆの値として定義される。即ち、
【０３１８】
【数１１】
2011519469.tif 000012
【０３１９】
である。カットオフ周波数ｆＴは次式の如くに図５３の小信号等価回路から派生される。
【０３２０】
【数１２】
2011519469.tif 000013
【０３２１】
式１２における容量ＣＧＢは、ゲート電極ＧとＩＧＦＥＴＱによって占有される活性区域外側のＩＧＦＥＴのボディ領域との間の寄生容量である。
【０３２２】
増幅用ＩＧＦＥＴのトランスコンダクタンスｇｍを増加させることは、一般的には、その性能を改善させる。何故ならば、その電圧利得が一般的に増加するからである。カットオフ周波数ｆＴが式１２に従ってトランスコンダクタンスｇｍが増加すると共に増加するので、カットオフ周波数ｆＴにおける増加は改善されたＩＧＦＥＴ性能の指標である。
【０３２３】
ソース抵抗ＲＳがゼロであるＩＧＦＥＴＱの古典的な長チャンネルモデルにおいては、トラスコンダクタンスｇｍは次式で与えられる。
【０３２４】
【数１３】
2011519469.tif 000014
【０３２５】
尚、ＷはＩＧＦＥＴ幅であり、Ｌはチャンネル長であり、μｎは電子移動度であり、ＣＧＩａは単位面積当たりのゲート誘電体容量である。ＩＧＦＥＴＱの短チャンネル速度飽和モデルにおいて、トランスコンダクタンスｇｍは次式で与えられる。
【０３２６】
【数１４】
2011519469.tif 000015
【０３２７】
尚、ＩＧＦＥＴＱはＮチャンネル装置であるからｖｎｓａｔは電子飽和速度である。式１３及び１４を調べると分かるように、トランスコンダクタンスｇｍは、長チャンネル及び短チャンネルの両方のモデルにおいて、エリアルゲート誘電体容量ＣＧＩａに比例している。
【０３２８】
飽和しているＩＧＦＥＴＱの古典的な長チャンネルモデルの場合、容量ＣＧＳ、ＣＧＤ、ＣＧＢは次式の通りである。
【０３２９】
【数１５】
2011519469.tif 000016
【０３３０】
【数１６】
2011519469.tif 000017
【０３３１】
【数１７】
2011519469.tif 000018
【０３３２】
尚、ＬＧＳｏｖｅｒｌａｐ及びＬＧＤｏｖｅｒｌａｐは、ゲート電極がＩＧＦＥＴＱのソース及びドレインと夫々オーバーラップする長手方向距離である。項目ＷＬＧＳｏｖｅｒｌａｐＣＧＩａはゲート電極がソースとオーバーラップすることから発生する寄生容量である。項目ＷＬＧＤｏｖｅｒｌａｐＣＧＩａはゲート電極がドレインとオーバーラップすることから発生する寄生容量である。式１５〜１７を式１２内に代入すると、飽和している理想的な長チャンネルＩＧＦＥＴに対するカットオフ周波数ｆＴが得られる。
【０３３３】
式１５及び１６は、チャンネルゾーンにおける非対称長手方向ドーパント勾配に起因して本発明の非対称ＩＧＦＥＴに対して正確なものであることは期待されていない。然しながら、式１５及び１６は、現在の非対称ＩＧＦＥＴのカットオフ周波数ｆＴを評価するために寄生容量ＣＧＳ及びＣＧＤを計算する場合の傾向指標として使用することが可能である。容量ＣＧＳ及びＣＧＤの一層正確な値はコンピュータシミュレーションによって決定することが可能である。
【０３３４】
カットオフ周波数ｆＴは、定義上、コモンソース形態において出力において短絡回路条件が関与する。その結果、周波数ｆＴは、基本的に、寄生ドレイン対ボディ容量ＣＤＢの効果を抹消する。又、周波数ｆＴはコモンソース形態を利用するものであるから、寄生ソース対ボディ容量ＣＳＢの効果を反映するものではない。
【０３３５】
カットオフ周波数ｆＴは、動作電流、即ち、ドレイン電流ＩＤ、に依存するピークカットオフ値ｆＴｐｅａｋを有している。ピークカットオフ周波数ｆＴｐｅａｋは高周波数ＩＧＦＥＴ性能を評価する場合に有用なものであるが、回路は、典型的に、ピーク値ｆＴｐｅａｋよりも１０の１乃至２の係数だけ一層低い周波数において動作する。ピーク値ｆＴｐｅａｋが望ましくはＩＧＦＥＴに対して高いものであることに加えて、ピーク値ｆＴｐｅａｋに対応する動作電流レベルより下の減少する動作電流でカットオフ周波数ｆＴの変動が減少されていることが一般的に望ましい。
【０３３６】
ソース・ボディ及びドレイン・ボディ接合、例えば本発明のＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０ＶにおけるＰＮ接合１１０及び１１２、は、通常、逆バイアスされている。ＰＮ接合が逆バイアスされていると、接合に沿ってのデプリション領域は次式の如くに与えられる小信号エリアル容量Ｃｄａを示す。
【０３３７】
【数１８】
2011519469.tif 000019
【０３３８】
尚、ε０は絶対誘電率、ＫＳは半導体物質の相対的誘電率、ｔｄはデプリション領域の電圧依存性厚さである。
【０３３９】
一様にドープされている基板に沿って形成されたＰＮ接合の場合、この様な理想的なＰＮ接合のデプリション領域に対する厚さｔｄは次式の如くである。
【０３４０】
【数１９】
2011519469.tif 000020
【０３４１】
尚、ＶＲは印加された逆電圧、ＶＢＩは接合のビルトイン電圧、ｑは電子電荷、ＮＢ０は基板内の一様なバックグランドドーパント濃度である。ビルトイン電圧ＶＢＩは以下の関係に従ってバックグラウンドドーパント濃度ＮＢ０と共に変化する。
【０３４２】
【数２０】
2011519469.tif 000021
【０３４３】
尚、ｋはボルツマン定数、Ｔは温度、ｎｉはイントリンシックキャリア濃度である。
【０３４４】
図５４はＰ型基板における３つの基本的なタイプのドーパントプロフィルのいずれかを有することが可能なＰＮ接合のモデルのＰ型基板物質内への距離ｙと共にどのようにして正味ドーパント濃度ＮＤ−ＮＡが変化するを例示しており、ＮＤ及びＮＡは、夫々、絶対ドナー及びアクセプタードーパント濃度である。図５４内には接合モデルも示されている。例示した接合モデルによって示されているように、Ｐ型物質は接合のＮ型物質よりも一層厚く、従って、一層軽度にドープされている。図５４中の曲線４５０，４５２，４５４は、夫々、Ｐ型物質内のハイポアブラプト（hypoabrupt）な、平坦（flat）な、ハイパーアブラプト（hyperabrupt）なドーパントプロフィルの例を示している。距離ｙｄは接合に沿ってのデプリション領域のＰ型部分の厚さを表している。
【０３４５】
ハイポアブラプトなプロフィル曲線４５０は、ほぼ、本発明ＮチャンネルＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖの各々におけるドレイン・ボディ接合１１２下側の垂直方向のドーパントプロフィルを表している。ドレイン１０４が主要ドレイン部分１０４Ｍと横方向ドレイン延長部１０４Ｅとを包含しているＩＧＦＥＴ１５０，１６０，１８０，１９０，２１０，１５０Ｖ，１６０Ｖ，１８０Ｖ，１９０Ｖにおいては、曲線４５０は、特に、主要部分１０４Ｍの底部に沿ってのドレイン・ボディ接合１１２の部分下側の垂直方向のドーパントプロフィルを表している。ソース１０２がポケット部分１２０よりも上部半導体表面下側に一層深くに延在しているＩＧＦＥＴ１７０，１８０，１９０，１７０Ｖ，１８０Ｖ，１９０Ｖの場合、曲線４５０は又ソース・ボディ接合１１０下側、特にＩＧＦＥＴ１８０，１９０，１８０Ｖ，１９０Ｖの各々に対する主要ソース部分１０２Ｍの底部に沿って接合部分下側、の垂直方向のドーパントプロフィルを表している。導電型が逆であるという前提で、曲線４５０は，更に、本発明ＰチャンネルＩＧＦＥＴ２２０，２２０Ｕ，２２０Ｖの各々におけるドレイン２６４の主要部分２６４Ｍの底部下側の垂直方向のドーパントプロフィルを表している。平坦な曲線４５２は式１８〜２０によってカバーされる理想的なＰＮ接合のＰ型物質を表している。
【０３４６】
図５５はデプリション領域の寄生エリアル容量Ｃｄａがどのようにして図５４中にモデル化したＰＮ接合を横断しての逆電圧ＶＲと共に変化するかを図示している。図５５中の曲線４６０，４６２，４６４は、夫々、図５４における曲線４５０，４５２，４５４に対するＣｄａの変化を示している。特に、曲線４６２は、式１９からのｔｄデータ（及び式２０からのＶＢＩデータ）を使用して式１８から決定されるような理想的なＰＮ接合に対する容量Ｃｄａの指数法則変化を定性的に表している。
【０３４７】
本発明ＮチャンネルＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ又は１９０Ｖにおけるドレイン・ボディ接合１１２に沿っての寄生ドレイン対ボディ容量ＣＤＢは、図５４におけるハイポアブラプトなプロフィル曲線４５０に対応する曲線４６０によって図５５において表されているようにエリアルデプリション容量Ｃｄａにほぼ比例する。図５５が示すように、デプリション容量Ｃｄａは、（ａ）図５４におけるアブラプト接合プロフィル（平坦）曲線４５２に対応する曲線４６２に対するか、又は（ｂ）図５４中のハイパーアブラプトなプロフィル曲線４５４に対応する曲線４６４に対する、よりも曲線４６０に対して一層低い。従って、各ＩＧＦＥＴ１１０，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ又は１９０Ｖにおけるドレイン・ボディ接合１１２下側のハイポアブラプトな垂直方向のドーパントプロフィルはそのドレイン対ボディ容量ＣＤＢを減少させる。同じことが本発明ＰチャンネルＩＧＦＥＴ２２０，２２０Ｕ又は２２０Ｖにおけるドレイン２６４の底部に沿っての容量ＣＤＢに適用される。寄生ソース対ボディ容量ＣＳＢも通常減少され、特にソース１０２がポケット部分１２０よりも上部半導体表面下側に一層深くに延在するＮチャンネルＩＧＦＥＴ１７０，１８０，１９０，１７０Ｖ，１８０Ｖ，１９０Ｖにおいてそうである。
【０３４８】
更に、図５４におけるハイポアブラプトなプロフィル曲線４５０に対応する曲線４６０に対するエリアルデプリション容量Ｃｄａは、図５５中の曲線４６０を曲線４６２及び４６４と比較することによって示されるように曲線４６２又は４６４よりも逆電圧ＶＲと共に一層ゆっくりと変化する。従って、各本発明ＩＧＦＥＴ１００，１４０，１５０，１６０，１７０，１８０，１９０，２１０，１００Ｖ，１４０Ｖ，１５０Ｖ，１６０Ｖ，１７０Ｖ，１８０Ｖ，１９０Ｖ，２２０，２２０Ｕ又は２２０Ｖにおける寄生ドレイン対ボディ容量ＣＤＢは逆電圧ＶＲで減少された変化を有している。このことは、容量ＣＤＢにおける変化を考慮するために必要な補償がより少ないので、有益的である。同じことがソース対ボディ容量ＣＳＢに対して適用され、特に、ＩＧＦＥＴ１７０，１８０，１９０，１７０Ｖ，１８０Ｖ，１９０Ｖにおいてそうである。
【０３４９】
ドレイン１０４及び２０４下側のハイポアブラプトなドーパントプロフィルを更に検査する上で、ＰＮ接合の一層軽度にドープされている側に沿っての半導体物質の正味ドーパント濃度ＮＢが、該ＰＮ接合に沿っての寄生容量に影響を与えるために該接合に十分に近い選択した距離において第１ドーパント濃度値から一層高い第２ドーパント濃度値へ階段（ステップ）変化をするハイポアブラプトな接合プロフィルの極端な例について検討する。この例は図５６中においてモデル化されており、それはどのようにして正味ドーパント濃度ＮＢが接合からの距離ｙと共に変化するかを例示している。
【０３５０】
図５６の２ステップＰＮ接合モデルは以下の態様で構成されている。ＰＮ接合の一層軽度にドープされている側は、正味ドーパント濃度ＮＢが接合から濃度ＮＢが第２値ＮＢ１へ階段増加する距離ｙｄ０へ延在する距離に対して第１値ＮＢ０にあるＰ型物質で形成されている。距離ｙｄ０は、少なくともそれを越えてＰ型物質内の濃度ＮＢにおける変化が接合に沿っての寄生容量に著しい影響を与えることの無い位置へ距離ｙｄ０を越えてＰ型物質内の濃度ＮＢが低い値ＮＢ０にあった場合に、逆電圧ＶＲのゼロ値にあるデプリション領域のＰ型境界を構成するような位置である。
【０３５１】
図５６のモデルにおける接合に沿ってのデプリション領域は、逆電圧ＶＲがゼロから何らかの最大値ＶＲｍａｘに増加するにつれて、距離ｙｄ０から最大距離ｙｄｍａｘへ拡大する。距離ｙｄｍａｘを越えては、正味ドーパント濃度ＮＢは図５６中に示した如くにＰ型物質内において任意のプロフィルを有することが可能である。又図５６中に示されているように、接合に沿って一層高度にドープされているＮ型物質の濃度ＮＢはＮＢ１よりも一層大きな一様な値ＮＤ０にある。
【０３５２】
図５６は、高濃度値ＮＢ１がＮＢ０（距離ｙｄ０での濃度における階段変化が消失）から０．２μｍの典型的なｙｄ０値及び３×１０１６原子数／ｃｍ３の典型的なＮＢ０値における最大で２０ＮＢ０の範囲にわたる場合のＰ型物質内のドーパントプロフィルを図示している。モデル化したＰＮ接合が上部半導体表面下側の深さｙＤにおけるドレイン・ボディ接合である場合には、ＮＢ０からＢＢ１への濃度における階段増加は該上部表面下側のｙＤ＋ｙｄ０の深さにおいて発生する。
【０３５３】
図５６の２ステップＰＮ接合のエリアルデプリション容量Ｃｄａは以下の微分方程式によって支配される。
【０３５４】
【数２１】
2011519469.tif 000022
【０３５５】
逆電圧ＶＲがゼロである場合にデプリション領域が距離ｙｄ０へ延在するという条件を前提として式２１を積分すると、距離ｙｄ０に対して以下の値が得られる。
【０３５６】
【数２２】
2011519469.tif 000023
【０３５７】
式１８と２２とを結合するとデプリション容量Ｃｄａに対する以下の結果が得られる。
【０３５８】
【数２３】
2011519469.tif 000024
【０３５９】
図５７は、式２３から決定されるように、高濃度値ＮＢ１がＮＢ０（モデル化した接合を超えている）から最大で２０ＮＢ０までの範囲にわたる値に対して、エリアルデプリション容量Ｃｄａがどのようにして逆電圧ＶＲと共に変化するかを例示している。図５７は、濃度比ＮＢ１／ＮＢ０を増加させると容量Ｃｄａを電圧ＶＲと共に一層ゆっくりと変化させることを示している。そのために、寄生容量ＣＤＢ及びＣＳＤを本発明の非対称ＩＧＦＥＴにおいてゆっくりと変化させるためには、濃度比比ＮＢ１／ＮＢ０が合理的に可能な限り高いものであることが望ましい。
【０３６０】
エリアルデプリション容量は、逆電圧ＶＲがゼロである場合に、初期値Ｃｄ０ａにある。式２３において電圧ＶＲをゼロに設定すると次式が得られる。
【０３６１】
【数２４】
2011519469.tif 000025
【０３６２】
初期的デプリション容量値Ｃｄ０ａは、予測される如く、ゼロ逆電圧における理想的なＰＮ接合に対する古典的な値である。式２４によれば、容量値Ｃｄ０ａは、値ＮＢ０の平方根の法則に従い低濃度値ＮＢ０が減少すると減少する。寄生容量ＣＤＢ及びＣＳＢにおいてゆっくりとした変化を有するために濃度比ＮＢ１／ＮＢ０の高い値を選択することと結合して、容量ＣＤＢ及びＣＳＢがゼロ逆電圧ＶＲにおいて低いものであるために低濃度値ＮＢ０は低いものであるべきである。
【０３６３】
容量及び周波数パラメータに関するコンピュータシミュレーション
前述した容量及び周波数パラメータに関する情報を銘記しながら、本発明構成Ａの接合容量を特性付けるためにMediciシミュレータで小信号シミュレーションを実施した。図５８ａ及び５８ｂは、夫々、接合容量特性付けのためにMediciシミュレータによって作成された構成Ａの短チャンネル及び長チャンネルバージョンを図示している。品目４７０及び４７２は、夫々、図５８ａ及び５８ｂにおけるソース及びドレインコンタクト（又はソース及びドレイン電極）を示している。メタルシリサイド層２５４及び２５６が、夫々、コンタクト４７０及び４７２内に包摂されている。図５８ａ及び５８ｂの各々におけるＰ型ボディ物質（又は領域）１０８のドーピング輪郭は、ボディ物質１０８におけるドーピングの勾配が付けられている性質を例示している。図５８ａの短チャンネルＩＧＦＥＴは０．１５μｍのゲート長ＬＧを有している。図５８ｂの長チャンネルＩＧＦＥＴ用のゲート長ＬＧは１．０μｍである。
【０３６４】
図５９は、図５８ａにおける構成Ａの短チャンネル実現例と極めて類似した本発明構成Ａの短チャンネル実現例に対して、且つ図５９における構成Ａの短チャンネル実現例に寸法的に且つ、本発明のドーピング特徴を除いて、ドーピング的に実質的に対応する参照構成Ｂの短チャンネル実現例に対して、ドレイン対ボディ電圧ＶＤＢの関数としてのリニアルドレイン対ボディ容量ＣＤＢｗを例示している。ゲート長ＬＧは、図５８ａにおけるような０．１５μｍではなく、図５９においては０．２μｍである。図５９のＣＤＢｗシミュレーションに対するゲート対ソース電圧ＶＧＳは０．９Ｖである。図５９が示すように、ドレイン対ボディ容量ＣＤＢｗは、参照構成Ｂの対応する短チャンネルバージョンに対するよりも、本発明構成Ａのこの短チャンネルバージョンに対してかなり一層低いものである。特に、本発明構成Ａの検討した短チャンネルバージョンに対する容量ＣＤＢｗは、ＶＤＳが０乃至２Ｖの範囲である場合に、参照構成Ｂの検討した短チャンネルバージョンに対する容量ＣＤＢｗの約５０％である。
【０３６５】
図６０は、図５９で検討した構成Ａ及びＢの短チャンネル実現例に対するソース対ボディ電圧ＶＳＢの関数としてリニアルソース対ボディ容量ＣＳＢｗを図示している。ゲート対ソース電圧ＶＧＳは０．９Ｖである。図６０に示されているように、ソース対ボディ容量ＣＳＢｗは、参照構成Ｂの対応する短チャンネルバージョンに対するよりも、本発明構成Ａの検討した短チャンネルバージョンに対してかなり一層低いものである。ＣＳＢｗの減少はＣＤＢｗの減少ほど大きいものではないが、構成Ａの検討した短チャンネルバージョンは、２．０ＶのＶＳＢ値において構成Ｂの検討した短チャンネルバージョンよりも約３５〜４０％一層低いＣＤＢｗ値を有しており、且つ０ＶのＶＳＢ値において参照構成Ｂの検討した短チャンネルバージョンよりも２５〜３５％一層低いＣＳＢｗ値を有している。
【０３６６】
ソース１０２における全Ｐ型ドーパントはＰ型ポケット注入によって増加されるので、図５９において検討した構成Ａの短チャンネルバージョンに対するソース対ボディ容量ＣＳＢｗにおいて幾分より少ない改善が予測される。又、ソース１０２はボディ物質１０８へ短絡されるので、多くの適用例において、ソース対ボディ容量ＣＳＢはドレイン対ボディ容量ＣＤＢよりもより重要性が少ない。望まれるように、構成Ａの短チャンネルバージョンに対するソース対ボディ容量ＣＳＢにおける更なる減少はウエル部分１１６を一層深いものとすることによって達成することが可能である。
【０３６７】
図６１は、図５９において検討した構成Ａ及びＢの短チャンネル実現例に対するリニアルドレイン電流ＩＤｗの関数としてのカットオフ周波数ｆＴを例示している。図６１は、又、本発明短チャンネル構成Ａの変形例Ａ’に対するリニアルドレイン電流ＩＤｗでのカットオフ周波数ｆＴの変化を例示している。図６１及び本発明構成Ａ及びＡ’に対するコンピュータシミュレーションしたデータを提示する後のグラフにおいて、構成Ａ’に対するデータを表す曲線は中黒円でマーク付けしてそのデータを構成Ａに対する白抜き円でマーク付けしたデータと区別している。更なる本発明構成Ａ’の特定の特性を図６３及び６４に関連して以下に説明する。図６１が示す如く、カットオフ周波数ｆＴはシミュレーションした短チャンネル構成Ａ，Ａ’，Ｂに対しておおよそ同じである。
【０３６８】
リニアルドレイン電流ＩＤｗでのカットオフ周波数ｆＴの変化は、図６１中の構成Ａ，Ａ’，Ｂの実現例の長チャンネルバージョンに対して図６２中に例示されている。図６２が示すように、カットオフ周波数ｆＴは本発明構成Ａ及びＡ’の長チャンネルバージョンに対しておおよそ同じである。重要なことであるが、本発明構成Ａ及びＡ’の長チャンネルバージョンに対する周波数ｆＴは参照構成Ｂの長チャンネルバージョンに対するものよりもかなり一層大きなものである。従って、本発明構成Ａ及びＡ’の長チャンネルバージョンは、参照構成Ｂの長チャンネルバージョンよりも一層良好な性能能力を有している。
【０３６９】
ウエルドーパント濃度における表面下最大に起因してドレイン下側の垂直ボディ物質ドーパントプロフィルがハイポアブラプトである付加的なＩＧＦＥＴ
図６３は、本発明に基づく非対称ＩＧＦＥＴ構成Ａ’の短Ｎチャンネル実現例４８０を例示している。一般的に構造的詳細を示していることに加えて、ＩＧＦＥＴ４８０に対するドーピング輪郭が深さｙ及びソース位置からの長手方向距離ｘの関数として図６３中に図示されている。距離ｘを測定するソース位置はチャンネルゾーン中心から約０．３５μｍである。
【０３７０】
ＩＧＦＥＴ４８０は、ＩＧＦＥＴ４８０におけるソース１０２は、図１３の長チャンネルＩＧＦＥＴ１５０におけるように、Ｎ＋＋主要ソース部分１０２ＭとＮ＋一層軽度にドープした横方向延長部１０２Ｅとから構成されているという点を除いて、概略的に、図１１の短チャンネルＩＧＦＥＴ１４０と同様の形態とされている。このことは、ソース抵抗ＲＳをＩＧＦＥＴ４８０において減少させることを可能としており、それによりそのアナログ性能を改善している。ＩＧＦＥＴ１４０及び１５０における如く、Ｐ型ポケット部分１２０はソース１０２よりも上部半導体表面下側に一層深くに延在している。ＩＧＦＥＴ４８０に対するドレイン深さｙＤはソース深さｙＳよりも約５０％一層大きい。
【０３７１】
図６４は、図３９の本発明構成Ａ及び図６３の本発明構成Ａ’、即ちＩＧＦＥＴ４８０、に対する前述のソース位置からの長手方向距離ｘの関数としての上部半導体表面に沿っての正味ドーパント濃度ＮＮを提示している。図１２ｃ及び１４ｃにおける如く、ここの曲線１０６＊及び１２０＊は夫々の領域１０６及び１２０における正味Ｐ型ドーパントの濃度ＮＮを表しており、一方、曲線セグメント１０２Ｍ＊，１０２Ｅ＊，１０４Ｍ＊，１０４Ｅ＊，１０４＊は夫々の領域１０２Ｍ，１０２Ｅ，１０４Ｍ，１０４Ｅ，１０４における正味Ｎ型ドーパントの濃度ＮＮを表している。白抜き円でマーク付けがされているに過ぎないが、曲線セグメント１０２Ｍ＊，１０２Ｅ＊，１０６＊，１２０＊は構成Ａ及び構成Ａ’の両方に適用される。
【０３７２】
図６４中の曲線セグメント１０４＊及び１０２Ｍ＊が示すように、本発明構成Ａ’の短チャンネルＩＧＦＥＴ４８０は、主要ソース部分１０２Ｍにおけるよりも、上部表面に沿ってドレイン１０４において幾分一層低い最大正味ドーパント濃度に到達する。より詳細には、ＩＧＦＥＴ４８０の上部表面に沿ってのドレイン１０４内の正味ドーパント濃度ＮＮの最大値は、主要ソース部分１０２Ｍにおける濃度ＮＮの最大上部表面値の通常２０〜５０％で、典型的に３０〜４０％である。図６４は、ドレイン１０４内の濃度ＮＮの最大上部表面値が１×１０２０原子数／ｃｍ２を僅かに超える例を例示しているが、短チャンネルＩＧＦＥＴ４８０のドレイン１０４内の最大上部表面濃度ＮＮは、主要ソース部分１０２Ｍ内の最大上部表面濃度ＮＮに依存して、容易にかなり一層低いもの、例えば５×１０１９原子数／ｃｍ２から１×１０１９原子数／ｃｍ２又はそれ以下、とさせることが可能である。又、ＩＧＦＥＴ４８０におけるドレイン１０４は主要ソース部分１０２Ｍよりも上部表面下側に幾分一層深くに延在している。ようするに、ＩＧＦＥＴ１５０のようなそのソースが主要部分と一層軽度にドープした横方向延長部とから構成されているＩＧＦＥＴにおいて主要部分と一層軽度にドープした横方向延長部とで形成される２部構成ドレインは、一層深い一層軽度にドープしたドレインでＩＧＦＥＴ４８０において置換されている。ＩＧＦＥＴ４８０のドレイン１０４における減少されたドーピングはドレイン１０４において一層低い電界とさせ、ＩＧＦＥＴ４８０が不所望のドレインインパクトイオン化が発生する電界の大きさから離れて動作することを可能とさせる。
【０３７３】
図６５は、本発明構成Ａ’と、参照構成Ｂと，及び構成Ｂの両方のハローポケット部分を欠如しているがその他は構成Ｂに寸法的に且つドーパント的に実質的に同一である更なる対称参照構成ＤとのＩＧＦＥＴのコンピュータシミュレーションに対するゲート長ＬＧの関数としてのスレッシュホールド電圧ＶＴを例示している。ゲート誘電体厚さｔＧＩは図６５のシミュレーションにおいて４．０ｎｍである。
【０３７４】
図６５が示しているように、参照構成Ｂ又はＤにおけるよりも本発明構成Ａ’においてはスレッシュホールド電圧ロールオフはスレッシュホールド電圧ＶＴの一層低い値へシフトされている。図６５は、又、本発明構成Ａ’は参照構成Ｂ又はＤよりもより少ない不所望の逆短チャンネル効果を発生することを示している。即ち、本発明構成Ａは、参照構成Ｂ又はＤよりも、長チャンネルドメインにおいてゲート長ＬＧが増加する場合にスレッシュホールド電圧ＶＴにおいて発生する変化はより少なく、通常、減少することはより少ないことを示している。従って、構成Ａは構成Ｂ又はＤよりも一層優れた短チャンネル及び長チャンネル特性を有している。
【０３７５】
付加的なＩＧＦＥＴの製造
図６３の非対称ＩＧＦＥＴ構成Ａ’を実現するＮチャンネルＩＧＦＥＴ４８０は、典型的に、Ｎ型ソース／ドレイン延長部及び主要ソース／ドレイン注入ステップにおいての適宜の修正且つ付加的なマスキングステップ及び関連するイオン注入操作の使用を前提として、図３１のプロセスにおける非対称ＮチャンネルＩＧＦＥＴ２１０を製造するために使用するステップに従って本発明に従い製造される。これらの差異については、適宜、ＩＧＦＥＴ２１０の製造を説明する場合に使用したのと同じ参照記号を使用してＩＧＦＥＴ４８０に対して以下に説明する。
【０３７６】
特に、Ｎ＋プリカーサーソース延長部１０２ＥＰが、ＩＧＦＥＴ４８０用の対応するＮ＋プリカーサードレイン延長部を画定すること無しに、図３１ｌの段階においてＩＧＦＥＴ４８０用に画定される。このことは、ホトレジストマスク４２２をＩＧＦＥＴ４８０用にプリカーサードレイン延長部が形成される位置の上方を延在するが、ＩＧＦＥＴ４８０用のプリカーサーソース延長部１０２ＥＰに対する位置上方に開口を有する形態とさせることを必要とする。そうする場合に、ホトレジスト４２２はＩＧＦＥＴ４８０用のプリカーサーゲート電極１２８Ｐに対して臨界的に整合される。Ｎ型ソース／ドレイン延長部注入を図３１ｌに関連して上述した如くに実施し、その後に、ホトレジスト４２２を除去する。ホトレジスト４２２はＩＧＦＥＴ４８０用のプリカーサードレイン延長部用の位置をマスクするので、対応するプリカーサードレイン延長部を形成すること無しに、プリカーサーソース延長部１０２ＥＰがＩＧＦＥＴ４８０用に形成される。
【０３７７】
後に図３１ｑの段階において、ホトレジストマスク４３４を、ＩＧＦＥＴ４８０のドレイン１０４用の位置の上方を延在するが、ＩＧＦＥＴ４８０の主要ソースゾーン１０２Ｍ用の位置の上方に開口を有する形態とさせる。ホトレジスト４３４はＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐに臨界的に整合される。Ｎ型主要ソース／ドレイン注入を図３１ｑに関連して概略的に上述した如くに実施し、その後にホトレジスト４３４を除去する。ホトレジスト４２２はＩＧＦＥＴ４８０のドレイン１０４用の位置をマスクするので、主要ソースゾーン１０２Ｍは未だにドレイン１０４を画定すること無しにＩＧＦＥＴ４８０に対して画定される。主要ソースゾーン１０２Ｍ外側のプリカーサーソース延長部１０２ＥＰの部分はソース延長部１０２Ｅを構成する。ＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐの一部を該注入期間中に露出させるので、Ｎ型主要ソース／ドレインドーパントもその電極１２８Ｐの露出された部分に入る。
【０３７８】
ＩＧＦＥＴ４８０のソース１０２に対する意図した位置上方に開口を具備する付加的なホトレジストマスク（不図示）を、ＩＧＦＥＴ４８０用の誘電体層４３０及び４３２及びゲート側壁スペーサ２５２、ＩＧＦＥＴ２１０用のゲート側壁スペーサ２５０及び２５２、及びゲート側壁スペーサ２９０，２９２，３３０，３３４，３７０，３７２の上に形成する。該付加的なホトレジストはＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐに対して臨界的に整合される。Ｎ型ドレインドーパントを表面誘電体層の露出した部分を介して且つその下側のモノシリコン内に非常に高いドーズ量でイオン注入してＩＧＦＥＴ４８０のＮ＋＋ドレイン１０４を画定する。ＩＧＦＥＴ４８０のドレイン１０４を画定するために使用されるＮ型ドレインドーパントのドーズ量は非常に高いものであるが、Ｎ型ドレインドーパントのドーズ量はＩＧＦＥＴ４８０の主要ソースゾーン１０２Ｍを画定するために使用されるＮ型主要ソース／ドレインドーパントの非常に高いドーズ量よりも一層少ない。従って、ＩＧＦＥＴ４８０のドレイン１０４はその主要ソースゾーン１０２Ｍよりも一層軽度にドープされている。
【０３７９】
ＩＧＦＥＴ４８０用のＮ型ドレイン注入は、そのドレイン１０４がその主要ソースゾーン１０２Ｍ及びそのプリカーサーソース延長部１０２ＥＰの両方よりも上部半導体表面下側に一層深くに延在するような条件下で実施される。例えば、ＩＧＦＥＴ４８０用のＮ型主要ソース／ドレイン注入及びＮ型ドレイン注入は同じＮ型ドーパント、砒素又はアンチモンのいずれか、で実施することが可能である。この場合に、ＩＧＦＥＴ４８０用のＮ型ドレイン注入はＮ型主要ソース／ドレイン注入よりも一層高い注入エネルギにおいて実施される。代替的に、これら２つの注入は、ＩＧＦＥＴ４８０のＮ型ドレインドーパントがＮ型主要ソース／ドレインドーパントよりも一層低い分子量のものである異なるＮ型ドーパントを使用して実施することが可能である。１例において、砒素は主要ソース／ドレインドーパントであり、一方燐がＩＧＦＥＴ４８０のＮ型ドレインドーパントである。注入エネルギは、最初の場合におけるよりもこの代替例においては互いに一層近いものである。然しながら、両方の場合において、Ｎ型ドレインドーパントのレンジはＮ型主要ソース／ドレインドーパントのレンジよりも一層大きい。該付加的ホトレジストはＩＧＦＥＴ４８０用のＮ型ドレイン注入の後に除去される。
【０３８０】
主要ソース／ドレイン注入期間中に被覆されていたＩＧＦＥＴ４８０用のプリカーサーゲート電極１２８Ｐの部分はＩＧＦＥＴ４８０用のＮ型ドレイン注入期間中に大方露出される。このことはＩＧＦＥＴ４８０用のＮ型ドレインドーパントがＮ型主要ソース／ドレイン注入期間中に被覆されていた電極１２８Ｐの部分に入ることを可能とさせる。その結果、ＩＧＦＥＴ４８０のプリカーサーゲート電極１２８Ｐの実質的に全てが今や高度にＮ型にドープされる。ＩＧＦＥＴ４８０のプリカーサーゲート電極１２８ＰはそれによりＮ＋＋ゲート電極１２８となる。
【０３８１】
ＩＧＦＥＴ４８０用のＮ型ドレイン注入は、Ｎ型主要ソース/ドレイン注入の後ではなく、その前に実施することが可能である。いずれの場合においても、ＩＧＦＥＴ４８０の製造の残部はＩＧＦＥＴ２１０について上述した如くに実施される。
【０３８２】
ＩＧＦＥＴ２１０も半導体構成体内に存在する場合には、ＩＧＦＥＴ２１０に対して意図された位置上方のホトレジストマスク４２２及び４３４の形態は図３１ｌ及び３１ｑに関連して夫々上述したのと同じである。ＩＧＦＥＴ４８０の形成はＩＧＦＥＴ２１０の形成に影響を与えるものではない。
【０３８３】
混合信号適用例に適した更なる相補的ＩＧＦＥＴ構成体
図６６は図２９−１の相補的ＩＧＦＥＴ構成体の本発明に基づく変形例を例示している。図６６の相補的ＩＧＦＥＴ構成体は、特に、混合信号適用例に適している。図２９−１及び６６の相補的ＩＧＦＥＴ構成体の間の主な形態的差異は、図６６の相補的ＩＧＦＥＴ構成体はボンド済みウエハ（bonded wafer）等の開始構成体から形成される点である。
【０３８４】
図６６の相補的ＩＧＦＥＴ構成体において、典型的に主にシリコン酸化物から構成される表面下の電気的絶縁層４８２は、下部半導体層４８４を、上部半導体表面に沿ってフィールド絶縁領域２００によって横方向に分離されている島状部２０２及び２０４を具備する上部半導体層から分離している。下部半導体層４８４は、通常、モノシリコン、Ｐ型又はＮ型のいずれか、から構成されている。図６６は、下部半導体層４８４が軽度にＰ型にドープされている例を提示している。典型的にトレンチ型であり且つ同様に典型的に主にシリコン酸化物から構成されている電気的絶縁性延長部４８６がフィールド絶縁領域２００から表面下絶縁層４８２へ延在している。フィールド絶縁体２００及び絶縁性延長部４８６は共に島状部２０２及び２０４を横方向に取り囲んでおり、従ってそれらは互いに完全に誘電的に分離されている。
【０３８５】
島状部２０２及び２０４は、通常、ドープした＜１００＞モノシリコンから構成されている。島状部２０２は低い実質的に一様なＮ型バックグラウンドドーパント濃度を有しており、その上に典型的にＰ型半導体ドーパントアルミニウムによって与えられる僅かに一層高い実質的に一様なＰ型バックグランド濃度が賦課される。その結果、その他のドーパント（Ｐ型又はＮ型）を受け取ることのない島状部２０２の部分は軽度にドープしたＰ型である。島状部２０４は、単純に、低い実質的に一様なＮ型バックグラウンドドーパント濃度を有している。
【０３８６】
島状部２０２は該モノシリコンに長ＮチャンネルＩＧＦＥＴ２１０の変形例２１０Ｗを与える。長ＮチャンネルＩＧＦＥＴ２１０Ｗのソース１０２及びドレイン１０４は、軽度にドープした下部部分４８８と、Ｐ＋ウエル部分１１６と、上部部分４９０とから構成されるＰ型ボディ物質１０８のチャンネル部分によって分離されている。Ｐ−下部ボディ物質部分４８８及びＰ型上部ボディ物質部分４９０は、夫々、ＩＧＦＥＴ２１０のＰ−下部ボディ物質部分１１４及びＰ型上部ボディ物質部分１１８に対応している。ＩＧＦＥＴ２１０Ｗの上部ボディ物質部分４９０は、ソースと接触するＰ＋ポケット部分１２０と、ＩＧＦＥＴ２１０のＰ−上部ボディ物質残部１２４に対応する軽度にドープした残部４９２とから構成されている。ＩＧＦＥＴ２１０Ｗの島状部２０２における下部Ｎ型バックグラウンド濃度上への低Ｐ型バックグラウンドドーパント濃度の賦課に起因して、各領域４８８又は４９２のバルクにおける正味ドーパント濃度ＮＮがおおよそＰ型及びＮ型バックグラウンドドーパント濃度の間の差異である。
【０３８７】
上述した形態的差異及び島状部２０２における２つのバックグラウンドドーパント濃度の存在を除いて、ＮチャンネルＩＧＦＥＴ２１０ＷはＮチャンネルＩＧＦＥＴ２１０と実質的に同じ形態とされており且つ構成されている。Ｐ＋ウエル部分１１６が表面下絶縁層４８２へ下方へ延在するようにＰ−下部ボディ物質部分４８８を削除することが可能である。
【０３８８】
島状部２０４は、長ＰチャンネルＩＧＦＥＴ２２０の変形例２２０Ｗ用のモノシリコンを与える。長ＰチャンネルＩＧＦＥＴ２２０Ｗのソース２６２及び２６４は、軽度にドープした下部部分４９４と、Ｎ＋ウエル部分２７６と、ＩＧＦＥＴ２２０のＮ型上部ボディ物質部分２７８に対応する上部部分４９６とからなるＮ型ボディ物質２６８のチャンネル部分によって分離されている。ＩＧＦＥＴ２２０Ｗの上部ボディ物質部分４９６は、ソースと接触するＮ＋ポケット部分２８０と、ＩＧＦＥＴ２２０のＮ−上部ボディ物質残部２８４に対応する軽度にドープした残部４９８とから構成されている。ＩＧＦＥＴ２２０と異なり、ＩＧＦＥＴ２２０Ｗは、低Ｐ型バックグラウンドドーパント濃度を有するものではなく、且つ上部ボディ物質部分４９６の全てがＮ型の導電型であることを確保するためにＮ型補償用ドーパントを使用するものでもない。各領域４９４又は４９８のバルクにおける正味ドーパント濃度ＮＮは単純にＮ型バックグランドドーパント濃度である。
【０３８９】
上述した形態的差異及び上部ボディ物質部分４９６の全てがＮ型であることを確保するためのＮ型補償用ドーパントの不存在を除いて、ＰチャンネルＩＧＦＥＴ２２０Ｗは、ＰチャンネルＩＧＦＥＴ２２０と実質的に同じ形態とされており且つ構成されている。Ｎ＋ウエル部分２７６が表面下絶縁層４８２へ下方へ延在するように、Ｎ−下部ボディ物質部分４９４は削除することが可能である
更なる相補的ＩＧＦＥＴ構成体の製造
図６６の相補的ＩＧＦＥＴ構成体は、本発明に従って以下の態様で製造される。表面下絶縁層４８２が下部半導体層４８４と低一様ドーパント濃度の＜１００＞Ｎ型モノシリコンからなる上部半導体領域との間にサンドイッチされている構成体が最初に与えられる。この初期的構成体は、例えば、表面下絶縁層４８２を形成する電気的絶縁体を介して２枚の半導体ウエハをボンドさせることによって形成することが可能である。該ウエハの内の一方は上部半導体領域用の＜１００＞Ｎ型モノシリコンを与える。他方のウエハは、通常、モノシリコン、例示した例におけるようにＰ型か又はＮ型、から構成されている下部半導体層４８４を与える。
【０３９０】
絶縁性延長部４８６は、ディープトレンチ分離技術によってＮ−上部半導体領域内に形成する。次いで、シャロートレンチ分離技術によってＮ−上部半導体領域の外側（上部）表面に沿ってフィールド絶縁領域２００を形成して島状部２０２及び２０４を画定する。島状部２０２上方に開口を具備するホトレジストマスクを使用して、通常アルミニウムからなるＰ型半導体ドーパントを島状部２０２の物質の全てを低正味濃度でのＰ型導電型へ変換させるのに十分に高い軽度のドーズ量で島状部２０２内に導入させる。アルミニウムが島状部２０２のＰ型ドーピングを実施するために使用される場合には、アルミニウムは島状部２０２全体にわたり比較的早く拡散し、従ってそれは比較的短時間で実質的に一様にドープされたＰ型となる。
【０３９１】
Ｐ＋ウエル部分１１６及びＮ＋ウエル部分１７６が、ＩＧＦＥＴ２１０及び２２０の製造に関連して上述した態様で島状部２０２及び２０４内に夫々形成される。島状部２０２の一部はウエル１１６の下側に位置し且つＰ−下部ボディ物質部分４８８を構成する。島状部２０４の一部は、同様に、ウエル２７６の下側に位置し且つＮ−下部ボディ物質部分４９４を構成する。ＩＧＦＥＴ２１０Ｗ用の領域１０２，１０４，１２０，１２６，１２８，２５０，２５２，２５４，２５６，２５８及びＩＧＦＥＴ２２０Ｗ用の領域２６２，２６４，２８０，２８６，２８８，２９０，２９２，２９４，２９６，２９８がＩＧＦＥＴ２１０及び２２０について上述した如くに形成される。ウエル部分１１６上方のＰ型モノシリコンはＰ型上部ボディ物質部分４９０を構成し、その内のＰ＋ハローポケット部分１２０外側の部分はＰ−上部ボディ物質残部４９２を構成する。ウエル部分２７６上方のＮ型モノシリコンはＰ型上部ボディ物質部分４９６を構成し、その内でＮ＋ハローポケット部分２８０外側の部分はＮ−上部ボディ物質残部４９８を構成する。
【０３９２】
ボディ物質ドーパント濃度における階段変化に起因してドレイン下側の垂直ボディ物質ドーパントプロフィルがハイポアブラプトであるＩＧＦＥＴ
本発明に従う形態とした非対称ＩＧＦＥＴにおけるドレイン下側の垂直ドーパントプロフィルは、ボディ物質内の導電型画定用ドーパントの濃度ＮＴを最大ウエルドーパント濃度の位置から上方へドレインへ移る場合に少なくとも１０の係数だけ段階的に減少させること以外の態様でハイパーアブラプトとさせることが可能である。特に、ドレイン下側の垂直ドーパントプロフィルを、ドレイン下側のボディ物質が（ａ）導電型画定用ドーパントが大部分一様な第一濃度にあるドレイン隣接部分、及び（ｂ）導電型画定用ドーパントがドレイン隣接部分内の導電型画定用ドーパントの濃度よりも著しく一層大きな、通常少なくとも１０倍大きな、大部分一様な第二濃度にある直接下側にあるドレイン遠隔部分、を包含するように構成することによってハイポアブラプトとさせることが可能である。
【０３９３】
導電型画定用ドーパントの濃度は、ドレイン遠隔ボディ物質部分から上方へドレイン隣接ボディ物質部分を介してドレインへ移る場合に、通常少なくとも１０の係数だけ、階段減少を経る。本発明構成Ａ又はＡ’の非対称チャンネルゾーンドーピング特性と共に、この第二のタイプのドレイン下側にあるハイポアブラプトなドーパントプロフィルを具備するＮチャンネルＩＧＦＥＴは、一般的に、ここでは本発明構成Ｅとして言及する。
【０３９４】
図６７は、一般的に、構成Ａ／Ａ’、Ｂ及びＥとしての形態とされたＮチャンネルＩＧＦＥＴに対するドレインを介して且つ下側のボディ領域内への垂直ドーパントプロフィルを例示している。より詳細には、ドレインを介して垂直線に沿っての深さｙの関数としての絶対ドーパント濃度ＮＴの変化が、構成Ａ／Ａ’，Ｂ，Ｅの各々のＮチャンネルＩＧＦＥＴに対して図６７において示されている。図５６に示されているものと同様に、構成ＥのＮチャンネルＩＧＦＥＴのドレインを介しての垂直線に沿っての全Ｐ型ドーパントの濃度ＮＴは、上部半導体表面からドレイン深さｙＤ＋距離ｙｄ０に等しい深さｙＳＴへ一様な濃度値ＮＢ０にある。従って、深さｙＤから深さｙＳＴへの距離ｙｄ０延在するドレイン隣接ボディ物質部分におけるＰ型ドーパントの濃度ＮＴはＮＢ０である。距離ｙｄ０は、通常、０．０５〜１．０μｍであり、典型的には０．１μｍである。
【０３９５】
深さｙＳＴにおいて、絶対的ドーパント濃度ＮＴはＮＢ０からＮＢ０よりも一層大きな、通常少なくとも１０の係数一層大きな、値ＮＢ１へ階段変化を行う。深さｙＳＴから下方へ延在するドレイン遠隔ボディ物質部分におけるＰ型ドーパントの濃度ＮＴは、それを越えてボディ物質内のＰ型ドーパントの濃度がドレイン・ボディ接合における特性、特にドレイン対ボディ容量ＣＤＢ、に何等顕著な影響を有するものではない或る深さへ出て値ＮＢ１にある。従って、ボディ物質内のＰ型ドーパントの濃度ＮＴは、Ｐ型ドーパントの濃度ＮＴがＮＢ１に等しい箇所であるドレイン遠隔ボディ物質からＰ型ドーパントの濃度ＮＴがＮＢ０に等しくなり次いでドレイン・ボディ接合までＮＢ０のままである箇所のドレイン隣接ボディ物質部分内へ横断する場合に、通常、少なくとも１０の係数だけ、階段減少を行う。
【０３９６】
図６８ａは、高速アナログ適用例に特に適したものとすべく構成Ｅを実現するために本発明に従う形態とされた非対称長ＮチャンネルＩＧＦＥＴ５００を例示している。ＩＧＦＥＴ５００は、Ｐ型ボディ物質１０８が高度にドープした下部表面下部分５０２と上部半導体表面へ延在する上部表面隣接部分５０２とから構成されている点を除いて、図１８ａのＩＧＦＥＴ１７０と実質的に同じに構成されている。Ｐ＋表面下ボディ物質部分５０２がソース１０２、ドレイン１０４、チャンネルゾーン１０６の下側に存在している。表面下ボディ物質部分５０２の上部境界（トップ）は上部半導体表面下側の深さｙＳＴにある。深さｙＳＴは、通常、ドレイン深さｙＤの１０倍を越えるもの、好適には５倍を越えるもの、ではない。ソース１０２及びドレイン１０４にそれが最も近くにおいて、表面下部分５０２は、通常、ソース１０２及びドレイン１０４よりも上部半導体表面下側において、１０倍を越えて一層深い、好適には５倍を越えて深い、ものではない。
【０３９７】
Ｐ型表面隣接ボディ物質部分５０４はＰ＋表面下ボディ物質部分５０２の上側に存在し且つそれに合流する。チャンネルゾーン１０６は表面隣接ボディ物質部分５０４の一部である。ここではソース１０２よりも一層浅いＰ＋ポケット部分１２０も表面隣接ボディ物質部分５０４の一部である。図６８ａにおける品目１２４は、表面隣接ボディ物質部分５０４の軽度にドープした物質、即ちポケット部分１２０外側の部分５０４のセグメント、である。
【０３９８】
ドレイン１０４下側の表面隣接ボディ物質部分５０４のセグメントにおけるＰ型ドーパントはＮＢ０に等しいおおよそ一様な濃度で存在している。濃度ＮＢ０の典型的な値は５×１０１５原子数／ｃｍ３である。表面隣接ボディ物質部分５０４の前述したセグメントの下側、従ってドレイン１０４下側の表面下ボディ物質部分５０２のセグメントにおけるＰ型ドーパントは、ＮＢ１に等しいおおよそ一様な一層高い濃度で存在している。値ＮＢ１は、通常、少なくともＮＢ０の１０倍であり、好適には少なくともＮＢ０の２０倍であり、より好適にはＮＢ０の少なくとも４０倍であり、典型的にはＮＢ０の１００倍近傍である。
【０３９９】
図６８ｂは、高速アナログ適用例に特に適したものとすべく構成Ｅを実現するために本発明に基づく形態として別の非対称長ＮチャンネルＩＧＦＥＴ５１０を例示している。ＩＧＦＥＴ５１０は、典型的にほぼシリコン酸化物からなる表面下電気的絶縁層５１２がその底部表面に沿って表面下ボディ物質部分５０２と接触している点を除いて、ＩＧＦＥＴ５００と同じに構成されている。ＩＧＦＥＴ５１０においては、深さｙＳＴから表面下絶縁層５１２へ下方へドレイン１０４下側に存在する表面下ボディ物質部分５０２のセグメント内のＰ型ドーパントは濃度ＮＢ１においてほぼ一様にドープされている。
【０４００】
ＩＧＦＥＴ５００及び５１０の下側に存在するボディ物質１０８にあるドレイン１０４下側のハイポアブラプトな垂直ドーパントプロフィルの理解は、図６９ａ〜６９ｃ（集約的に「図６９」）、図７０ａ〜７０ｃ（集約的に「図７０」）、図７１ａ〜７１ｃ（集約的に「図７１」）の助けを借りて容易化される。図８に概略的に類似している図６９は、ＩＧＦＥＴ５００又は５１０のソース１０２を介しての垂直線１３０に沿っての例示的ドーパント濃度を提示している。ＩＧＦＥＴ５００又は５１０のチャンネルゾーン１０６を介しての垂直線１３２及び１３４に沿っての例示的ドーパント濃度は図７０において提示されており、それは、図９に概略的に類似している。概略的に図１０に類似している図７１は、ＩＧＦＥＴ５００又は５１０のドレイン１０４を介しての垂直線１３６に沿っての例示的ドーパント濃度を提示している。
【０４０１】
図６９ａ，７０ａ，７１ａは、ソース１０２、ドレイン１０４、表面下ボディ物質部分５０２、表面隣接ボディ物質部分５０４のポケット部分１２０、及び部分５０４の残部１２４を形成する個々の半導体ドーパントの垂直線１３０，１３２，１３４，１３６に沿っての濃度ＮＩを例示している。線１３０，１３２，１３４，１３６に沿っての領域１０２，１０４，５０２，１２０，１２４におけける全Ｐ型ドーパント及び全Ｎ型ドーパントの濃度ＮＴは図６９ｂ，７０ｂ，７１ｂに図示されている。図６９ｃ，７０ｃ，７１ｃは、線１３０，１３２，１３４，１３６に沿っての正味ドーパント濃度ＮＮを図示している。
【０４０２】
図６９〜７１における曲線／曲線セグメント１０２’，１０２”，１０２＊，１０４’，１０４”，１０４＊，１２０’，１２０”，１２０＊，１２４’，１２４”，１２４＊は夫々類似する図８〜１０と関連して上述した意味を有している。図６９ａ，７０ａ，７１ａ内の曲線５０２’は、表面下ボディ物質部分５０２を形成するために使用するＮ型ドーパントの垂直線１３０，１３２，１３４，１３６に沿っての濃度ＮＩを表している。図６９ｂ，７０ｂ，７１ｂにおける曲線セグメント５０２”は表面下部分５０２における全Ｎ型ドーパントの線１３０，１３２，１３４，１３６に沿っての濃度ＮＴを表している。図６９ｃ，７０ｃ，７１ｃにおける曲線セグメント５０２＊は部分５０２における正味Ｎ型ドーパントの線１３０，１３２，１３４，１３６に沿っての濃度ＮＮを表している。
【０４０３】
図７１ａを参照して、ＩＧＦＥＴ５００又は５１０のドレイン１０４下側のボディ物質部分１０８におけるＰ型ドーパントは、ここでは「下部」Ｐ型ドーパント及び「上部」Ｐ型ドーパントとして言及する２つの主要なコンポーネントを有している。下部Ｐ型ドーパントは、曲線セグメント５０２’によって示される如く表面下ボディ物質部分５０２において高い固定した濃度ＮＢ１にある。上部Ｐ型ドーパントは、曲線１２４’によって示される如く表面隣接ボディ物質部分５０４の残部１２４において低い固定した濃度ＮＢ０にある。上部Ｐ型ドーパントは、曲線１０４’によって取囲まれている区域内への曲線１２４’の延長部によって示されている如くドレイン１０４内にも存在している。
【０４０４】
ＩＧＦＥＴ５００又は５１０のドレイン１０４下側のボディ物質部分１０８内の全Ｐ型ドーパントは図７１ｂにおいて曲線セグメント５０２”及び１２４”の結合によって示されている。結合曲線５０２”／１２４”における変化によって示されるように、ドレイン１０４下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、濃度ＮＢ１にある表面下ボディ物質部分５０２から濃度ＮＢ０にある上部ボディ物質残部１２４内へ横断する場合に階段減少を実質的に経験し、次いで更にドレイン１０４へ上方へ移る場合に濃度ＮＢ０に止まる。高い濃度ＮＢ１は、通常、ＮＢ０の少なくとも１０倍であるから、ドレイン１０４下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、表面下ボディ物質部分５０２から上部ボディ物質残部１２４を介してドレイン１０４へ上方へ移る場合に、少なくとも１０の係数だけ、ハイポアブラプト的に減少する。
【０４０５】
高い濃度値ＮＢ１は、上述した如く、好適にはＮＢ０の少なくとも２０倍であり、より好適にはＮＢ０の少なくとも４０倍である。従って、ドレイン１０４下側のボディ物質部分１０８内の全Ｐ型ドーパントの濃度ＮＴにおけるハイポアブラプトな減少は、好適には少なくとも２０の係数によるものであり、より好適には少なくとも４０の係数によるものである。
【０４０６】
図７１ｃは、曲線セグメント５０２＊及び１２４＊の結合によって表されているように、ＩＧＦＥＴ５００又は５１０内のドレイン１０４下側のボディ物質部分１０８内の正味Ｐ型ドーパントの濃度ＮＮは、ドレイン１０４下側のボディ物質部分１０８内の正味Ｐ型ドーパントの濃度ＮＮがドレイン深さｙＤにおいて、即ちドレイン・ボディ接合１１２において、ゼロへ降下するという点を除いて、ドレイン１０４下側のボディ物質部分１０８内に全Ｐ型ドーパントの濃度ＮＴと同様の態様で垂直方向に変化する。本発明の前述したＩＧＦＥＴにおける如く、ドレイン１０４下側のボディ物質部分１０８内のハイポアブラプトなドーパントプロフィルはＩＧＦＥＴ５００又は５１０のドレイン・ボディ接合１１２に沿っての寄生容量を減少させる。それにより増加されたアナログ速度がＩＧＦＥＴ５００及び５１０に対して達成される。
【０４０７】
ＩＧＦＥＴ５００又は５１０のソース１０２下側の垂直ドーパント分布に注目すると、図６９ａ中の曲線セグメント５０２’及び１２４’は図７１ａにおけるものと実質的に同じ形状を有している。曲線１０２’が図８９ａ中に現れているが、ソース１０２下側のボディ物質部分１０８内の全Ｐ型ドーパントは、夫々濃度ＮＢ０及びＮＢ１にある下部及び上部Ｐ型ドーパントから構成されている。何故ならば、Ｐ型ポケット部分１２０は図６８ａ及び６８ｂの例においてはソース１０２よりも一層浅いからである。図６９ｂ中のソース深さｙＳよりも一層大きな深さにある結合した曲線セグメント５０２”及び１２４”の部分は、図７１ｂにおけるドレイン深さｙＤよりも一層大きな深さにある結合した曲線セグメント５０２”／１２４”の部分と実質的に同じ形状となっている。従って、ソース１０２下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴは、ドレイン１０４下側のボディ物質部分１０８内の全Ｐ型ドーパントの濃度ＮＴと大方同じ態様でハイポアブラプト的に変化している。従って、ソース対ボディ接合１１０に沿っての寄生容量もＩＧＦＥＴ５００又は５１０のアナログ性能を更に向上させるために減少されている。
【０４０８】
図６のＩＧＦＥＴ１００において発生することと同様に、ＩＧＦＥＴ５００又は５１０におけるＰ型ポケット部分１２０は、ソース１０２及びドレイン１０４よりも上部半導体表面下側に一層深くに延在すべく修正することが可能である。その場合には、ポケット部分１２０におけるＰ型ポケットドーパントがソース１０２下側のボディ物質部分１０８における全Ｐ型ドーパントの濃度ＮＴを、ソース・ボディ接合１１０直下で幾分上昇させ、従ってソース１０２の底部直下でＮＢ０よりも幾分一層高いものとさせる。ソース・ボディ接合１１０に沿っての寄生容量は図６８ａ及び６８ｂの例におけるよりも一層高いが、ポケット１２０のドーピング及び深さを適宜選択した場合には、尚且つ減少される。このことは、ＩＧＦＥＴ５００及び５１０のアナログ性能を向上させる。ポケット部分１２０をソース１０２及びドレイン１０４よりも上部半導体表面下側に一層深くに延在させるべく修正することは、ＩＧＦＥＴ５００又は５１０のドレイン特性に何等の顕著な影響を与えるものではない。何故ならば、Ｐ型ポケットドーパントの実質的にいずれもがドレイン１０４内に位置されていないからである。
【０４０９】
ＩＧＦＥＴ５００又は５１０のチャンネルゾーン１０６は、図１８ａにおけるＩＧＦＥＴ１７０のチャンネルゾーン１０６と大方同じ態様で非対称的に長手方向にドープされている。図７のドーパント分布及び図７に関して上に提示した関連情報はＩＧＦＥＴ１７０に適用されるので、この情報は、一般的に、ＩＧＦＥＴ５００及び５１０に適用される。それによりパンチスルーはＩＧＦＥＴ５００及び５１０において回避される。ＩＧＦＥＴ５００又は５１０のチャンネル長は、それを短チャンネル装置へ変換させるために十分に減少させることが可能である。その場合には、図１２の表面ドーパント分布及び図１２に関して上に提示した関連情報が一般的にＩＧＦＥＴ５００及び５１０に適用される。
【０４１０】
ＩＧＦＥＴ５００又は５１０の各Ｓ／Ｄゾーン１０２又は１０４は、主要部分１０２Ｍ又は１０４Ｍと一層軽度にドープされた横方向延長部１０２Ｅ又は１０４Ｅとから構成すべく修正することが可能である。代替的に又は付加的に、ＩＧＦＥＴ５００又は５１０の各Ｓ／Ｄゾーン１０２又は１０４は一層軽度にドープした下部部分１０２Ｌ又は１０４Ｌを包含することが可能である。その様な場合には、図１４，１６，１７に提示されているドーパント分布及びこれらのドーパント分布に関する関連情報は図１６及び１７の場合には、曲線／曲線セグメント１１６’及び１１４’、１１６”及び１１４”、及び１１６＊及び１１４＊を夫々曲線／曲線セグメント５０２’、５０２”、５０２＊で置換させることを前提に、一般的に、ＩＧＦＥＴ５００及び５０１へ適用される。
【０４１１】
混合信号適用例に適しており且つボディ物質ドーパント濃度内に階段変化を具備する更なる相補的ＩＧＦＥＴ構成体
図７２ａは、混合信号適用例に特に適したものであるように本発明に基づく形態とされた別の相補的ＩＧＦＥＴ構成体を例示している。図７２ａの相補的ＩＧＦＥＴ構成体はボンド済みウエハなどのドープしたシリコン物質から形成される。電気的絶縁性物質のパターン形成したフィールド領域５２０が該シリコン物質の上部表面に沿って延在して島状部５２２と５２４とを包含する一群の横方向に離隔された半導体島状部を画定する。２個の非対称長チャンネルＩＧＦＥＴ５３０及び５４０が、夫々、島状部５２２及び５２４の位置において上部半導体表面に沿って形成される。
【０４１２】
ＩＧＦＥＴ５３０は図６８ｂのＩＧＦＥＴ５１０を実現するＮチャンネル装置である。ソース１０２、ドレイン１０４、チャンネルゾーン１０６は島状部５２２内に位置されている。ＩＧＦＥＴ５２０のボディ物質１０８は＜１００＞Ｐ型モノシリコンから構成されている。軽度にドープした＜１００＞Ｐ型モノシリコンからなる下部半導体層５５０が絶縁層５１２の下側にあり且つそれに接触しており、従ってそれは表面下層である。典型的にはトレンチタイプのものであるフィールド絶縁領域５２０は、表面下絶縁層５１２から垂直方向に分離されている。
【０４１３】
ＩＧＦＥＴ５４０は、導電型を逆して図６８ａのＮチャンネルＩＧＦＥＴ５００と実質的に同じ形態とされたＰチャンネル装置である。従って、ＩＧＦＥＴ５４０は、高度にドープした下部表面下部分５７２と上部半導体表面へ延在している上部表面隣接部分５７４とから構成されているＮ型ボディ物質５６８のチャンネルゾーン５６６によって分離されている高度にドープされたＰ型ソース５６２と高度にドープされたＰ型ドレイン５６４とを有している。ソース５６２、ドレイン５６４、チャンネルゾーン５６６は島状部５２４内に位置されている。
【０４１４】
ボディ物質５６８は＜１００＞Ｎ型モノシリコンで形成されている。Ｎ型ボディ物質５６８の表面下部分５７２がＰ−下部半導体層５５０にわたり延在して、それにより半導体層５５０と共に横方向ＰＮ接合５７６を形成している。表面下ボディ物質部分５７２は，又、ＩＧＦＥＴ５３０のＰ＋表面下ボディ物質部分５０２と共に垂直ＰＮ接合５７８を形成している。逆バイアスがＰＮ接合５７８を横断して印加されてＩＧＦＥＴ５３０と５４０とを互いに分離させる。
【０４１５】
Ｎ型表面隣接ボディ物質部分５７４の高度にドープしたポケット部分５８０がＩＧＦＥＴ５４０のソース５６２に沿って延在している。Ｎ＋ポケット部分５８０は、ＩＧＦＥＴ５３０におけるチャンネルゾーン１０６の非対称長手方向ドーパント勾配と同様の態様で、チャンネルゾーン５６６をして非対称的に長手方向にドーパント勾配を付けている。品目５８４は、表面隣接ボディ物質部分５７４の軽度にドープしたＮ型残部である。典型的に主にシリコン酸化物からなるゲート誘電体層５８６は、チャンネルゾーン５６６の上側に存在している。ゲート電極５８８がチャンネルゾーン５６６の上方でゲート誘電体層５８６の上に位置されている。ゲート電極５８８は部分的にソース５６２及びドレイン５６４にわたり延在している。図７２ａの例においては、ゲート電極５８８は非常に高度にドープしたＰ型ポリシリコンから構成されている。
【０４１６】
表面下ボディ物質部分５７２におけるＮ型ドーパントは大方一様な濃度ＮＢ０’で存在している。ドレイン５６４下側の表面隣接ボディ物質部分５７４のセグメントにおけるＮ型ドーパントは、ＮＢ０’より一層大きな大方一様な濃度ＮＢ１’でそのセグメント内に存在している。濃度ＮＢ１及びＮＢ０に類似して、濃度ＮＢ１’は、通常、ＮＢ０’の少なくとも１０倍であり、好適にはＮＢ０’の少なくとも２０倍であり、更に好適にはＮＢ０’の４０倍であり、典型的にはＮＢ０’の１００倍近傍である。ドレイン５６４下側のボディ物質部分５６８において、ＩＧＦＥＴ５４０は、ＩＧＦＥＴ５３０がドレイン１０４下側のボディ物質部分１０８において有するのと概略的に同じ性質のハイポアブラプトなドーパントプロフィルを有している。ＩＧＦＥＴ５４０のソース５６２下側のボディ物質部分５６８における垂直方向のドーパントプロフィルは、同様に、ＩＧＦＥＴ５３０のソース１０２下側のボディ物質部分１０８における垂直方向のドーパントプロフィルと極めて類似している。従って、ＩＧＦＥＴ５４０はそのドレイン・ボディ及びソース・ボディ接合に沿って減少された寄生容量を有している。
【０４１７】
図７２ｂは、図７２ａの相補的ＩＧＦＥＴ構成体の変形例を例示している。図７２ｂの変形例において、フィールド絶縁領域５２０が、典型的にトレンチタイプのものであり表面下絶縁層５１２に到達する電気的絶縁性延長部５９０と共に、設けられている。フィールド絶縁領域５２０と絶縁性延長部５９０との結合は、ＩＧＦＥＴ５３０の表面下ボディ物質部分５０２を横方向に取囲んでいる。このことはＩＧＦＥＴ５３０と５４０とを互いに絶縁的に横方向に分離している。
【０４１８】
図７２ａ及び７２ｂの相補的ＩＧＦＥＴ構成体において導電型を逆にすることが可能である。夫々Ｐ型ボディ物質１０８及びＰ−下部半導体層５５０に対応する結果的に得られるＮ型ボディ物質及びＮ−下部半導体層は両方共＜１１０＞Ｎ型モノシリコンである。Ｎ型ボディ物質５６８に対応するＰ型ボディ物質は＜１１０＞Ｐ型モノシリコンである。
【０４１９】
図７２ｃは図７２ａの相補的ＩＧＦＥＴ構成体の更なる変形例を図示している。図７２ｄは図７２ｂの相補的ＩＧＦＥＴ構成体の対応する変形例を図示している。図７２ｃ及び７２ｄの変形例において、軽度にドープした＜１１０＞Ｎ型モノシリコンから構成されている下部半導体層５９２がＰ−下部半導体層５５０を置き換える。ＰチャンネルＩＧＦＥＴ５４０用のＮ型ボディ物質５６８は、図７２ｃ及び７２ｄの相補的ＩＧＦＥＴ構成体においては、＜１００＞Ｎ型モノシリコンではなく＜１１０＞Ｎ型モノシリコンで形成される。ＮチャンネルＩＧＦＥＴ５３０用のＰ型ボディ物質１０８は図７２ｃ及び７２ｄの相補的ＩＧＦＥＴ構成体において継続して＜１００＞Ｐ型モノシリコンである。
【０４２０】
図７２ｃ及び７２ｄの相補的ＩＧＦＥＴ構成体において導電型を逆にすることが可能である。その場合には、Ｎ型ボディ物質５６８及びＮ−下部半導体層５９２に夫々対応する結果的に得られるＰ型ボディ物質及びＰ−下部半導体層は両方共＜１００＞Ｐ型モノシリコンである。Ｐ型ボディ物質１０８に対応するＮ型ボディ物質は＜１１０＞Ｎ型モノシリコンである。
【０４２１】
ボディ物質ドーパント濃度において階段変化を有する更なる相補的ＩＧＦＥＴ構成体の製造
図７２ａの相補的ＩＧＦＥＴ構成体は、本発明に従って以下の態様で製造される。（ａ）高い一様な濃度ＮＢ１での高度にドープした＜１００＞Ｐ型モノシリコンからなる表面下半導体領域が表面下電気的絶縁層と隣接し、（ｂ）低い一様な濃度ＮＢ０での軽度にドープした＜１００＞Ｐ型モノシリコンからなる表面隣接半導体領域が表面下半導体領域と隣接し且つその上側に存在しており、且つ（ｃ）軽度にドープした＜１００＞Ｐ型モノシリコンからなる下部半導体層が表面下絶縁層と隣接し且つその下側に存在している構成体を最初に与える。該軽度にドープした下部半導体層はＰ−下部半導体層５５０を構成する。
【０４２２】
該初期的構成体は、例えば、表面下絶縁層を形成する電気的絶縁性物質を介して２枚の半導体ウエハをボンドさせることによって形成することが可能である。該ウエハの内の一方は、下部半導体層５５０を形成する軽度にドープした＜１００＞Ｐ型モノシリコン基板を有している。他方のウエハは、表面下半導体領域と表面隣接半導体領域とを夫々形成する濃度ＮＢ１およびＮＢ０において実質的に一様に夫々ドープされている、高度にドープされた＜１００＞Ｐ型モノシリコン基板及びその上側に存在する軽度にドープした＜１００＞Ｐ型モノシリコンエピタキシャル層を有している。
【０４２３】
フィールド絶縁領域５２０はＰ−表面隣接半導体領域の外側（上部）表面に沿って形成されていてＩＧＦＥＴ５３０の島状部５２２を画定すると共にＩＧＦＥＴ５４０用の島状部５２４の位置を画定する。フィールド絶縁体５２０はＰ−表面隣接半導体領域を介して部分的に延在する場合があり、従ってフィールド絶縁体５２０は図７２ａに示される如く完成された相補的ＩＧＦＥＴ構成体におけるＰ型表面隣接ボディ物質部分５０４内深くへであるが完全に貫通すること無く、延在している。代替的に、フィールド絶縁体５２０は、Ｐ−表面隣接半導体領域を完全に貫通し且つ部分的に下側に存在するＰ＋表面下半導体領域内に延在する場合がある。島状部５２２内のＰ−表面隣接半導体領域の部分は、Ｐ型表面隣接ボディ物質部分５０４のプリカーサーを構成する。Ｐ＋表面下半導体領域の下側の部分は実質的にＰ＋表面下ボディ物質部分５０２を構成する。
【０４２４】
島状部５２４用の位置において、キャビティがＰ−表面隣接半導体領域を介して、Ｐ＋表面下半導体領域の下側の領域を介して、且つ表面下絶縁層の更なる下側の部分を介してＰ−下部半導体層５５０へ至るまで形成される。表面下絶縁層の残りの部分は表面下絶縁層５１２を構成する。高度にドープした＜１００＞Ｎ型モノシリコンが下部半導体層５５０のその様に露出されたセクションの上に一様な濃度ＮＢ１’でエピタキシャル的に成長されて実質的にＮ＋表面下ボディ物質部分５７２を形成する。軽度にドープした＜１００＞Ｎ型モノシリコンを表面下部分５７２上の該キャビティ内に一様な濃度ＮＢ０’でエピタキシャル的に成長させてＮ型表面隣接ボディ物質部分５７４へのプリカーサーを形成する。ボディ物質部分５７２及びボディ物質部分５７４への該プリカーサーが島状部５２４を形成する。
【０４２５】
ゲート誘電体層１２６及び５８６を、夫々、ＩＧＦＥＴ５３０用のＰ型表面隣接ボディ物質部分５０４及びＩＧＦＥＴ５４０用のＮ型表面隣接ボディ物質部分５７４に対するプリカーサーの露出（上部）方面に沿って形成する。ゲート誘電体層１２６及び５８６上に夫々ゲート電極１２８及び５８８を形成する。表面隣接ボディ物質部分５０４へのプリカーサー内にＮ＋＋ソース１０２、Ｎ＋＋ドレイン１０４、Ｐ＋ポケット部分１２０を形成する。ボディ物質部分５０４へのプリカーサーの残りの部分は実質的にＩＧＦＥＴ５３０用の部分５０４を構成する。同様に、Ｎ型表面隣接ボディ物質部分５７４へのプリカーサー内にＰ＋＋ソース５６２、Ｐ＋＋ドレイン５６４、Ｎ＋ポケット部分５８０を形成する。表面隣接ボディ物質部分５７４へのプリカーサーの残りのＮ型部分は、同様に、実質的にＩＧＦＥＴ５４０用の部分５７４を構成する。ゲート電極１２８及び５８８、Ｎ＋＋ソース１０２、Ｎ＋＋ドレイン１０４、Ｐ＋ポケット部分１２０、Ｐ＋＋Ｓ／Ｄゾーン５６２及び５６４、Ｎ＋ポケット部分５８０を形成する場合に関与する操作は種々の順番で実施することが可能である。
【０４２６】
図７２ｂの相補的ＩＧＦＥＴ構成体は、フィールド絶縁領域５２０への絶縁性延長部５９０がフィールド絶縁体５２０を形成する過程においてＰ＋表面下半導体領域内に形成される点を除いて、図７２ａの相補的ＩＧＦＥＴ構成体と同一の態様で本発明に従って製造される。
【０４２７】
図７２ｃ及び７２ｄの相補的ＩＧＦＥＴ構成体は、軽度にドープした＜１１０＞Ｎ型モノシリコンからなる下部半導体層がＰ−下部半導体層５５０を置換する点を除いて、図７２ａ及び７２ｂの相補的ＩＧＦＥＴ構成体と夫々同一の態様で本発明に従って製造される。該軽度にドープした下部半導体層は、Ｎ−下部半導体層５９２を構成する。図７２ｃ又は７２ｄの相補的ＩＧＦＥＴ構成体を形成するために使用する初期的構成体は、最初に言及したウエハは軽度にドープした＜１００＞Ｐ型モノシリコン基板ではなく軽度にドープした＜１１０＞Ｎ型モノシリコン基板を有している点を除いて、図７２ａ又は７２ｂの相補的ＩＧＦＥＴ構成体を形成するために使用する初期的構成体と同じ態様で形成することが可能である。
【０４２８】
又、Ｐ−表面隣接半導体領域を介して、Ｐ＋表面下半導体領域の下側のセクションを介して、且つ表面下絶縁層の更なる下側のセクションを介してＮ−下部半導体層５９２へ至るまでキャビティを形成した後に、Ｎ＋表面下ボディ物質部分５７２を該キャビティ内で下部半導体層５９２上に濃度ＮＢ１’での高度にドープした＜１１０＞Ｎ型モノシリコンとしてエピタキシャル的に成長させる。次いで、Ｎ−表面隣接ボディ物質部分５７４へのプリカーサーを該キャビティ内に濃度ＮＢ０’での軽度にドープした＜１１０＞Ｎ型モノシリコンとしてＮ＋表面下部分５７２上にエピタキシャル的に成長させる。
【０４２９】
変形例
本発明を特定の実施例を参照して説明したが、この説明は単に例示的な目的のためであって特許請求の範囲に記載される本発明の範囲を制限するものとして解釈されるべきものではない。例えば、半導体ボディにおける又は／及びゲート電極１２８，２８８，３２８，３６８，５８８におけるシリコンはその他の半導体物質で置換させることが可能である。置換用の候補物質は、ゲルマニウム、シリコン・ゲルマニウム合金、砒化ゲルマニウム（germanium arsenide）などのＩＩＩａ族〜Ｖａ族合金を包含している。
【０４３０】
メタルシリサイド層を、図７２ａ〜７２ｄの相補的ＩＧＦＥＴ構成体のＩＧＦＥＴ５３０及び５４０におけるソース１０２及び５６２、ドレイン１０４及び５６４、ゲート電極１２８及び５８８の上部表面に沿って設けることが可能である。図２９及び３０の相補的ＩＧＦＥＴ構成体のＩＧＦＥＴ２１０，２２０，２３０，２４０，３８０，３９０における複合ゲート電極１２８／２５８，２８８／２９８，３２８／３３８，３６８／３７８又は／及び図７２ａ〜７２ｄの相補的ＩＧＦＥＴ構成体のＩＧＦＥＴ５３０及び５４０におけるゲート電極１２８及び５８８は、実質的に完全にメタルからなる又は実質的に完全にメタルシリサイド、例えば仕事関数を制御するためにドーパントがシリサイドゲート電極に与えられているコバルトシリサイド又はニッケルシリサイド、からなるゲート電極で置換させることが可能である。従って、種々の修正例は特許請求の範囲に定義されている如き本発明の真の範囲から逸脱すること無しに当業者によって行うことが可能である。
【図１】
2011519469.tif 000026
【図２】
2011519469.tif 000027
【図３ａ】
2011519469.tif 000028
【図３ｂ】
2011519469.tif 000029
【図４ａ】
2011519469.tif 000030
【図４ｂ】
2011519469.tif 000031
【図５ａ】
2011519469.tif 000032
【図５ｂ】
2011519469.tif 000033
【図６】
2011519469.tif 000034
【図７ａ】
2011519469.tif 000035
【図７ｂ】
2011519469.tif 000036
【図７ｃ】
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【図８ａ】
2011519469.tif 000038
【図８ｂ】
2011519469.tif 000039
【図８ｃ】
2011519469.tif 000040
【図９ａ】
2011519469.tif 000041
【図９ｂ】
2011519469.tif 000042
【図９ｃ】
2011519469.tif 000043
【図１０ａ】
2011519469.tif 000044
【図１０ｂ】
2011519469.tif 000045
【図１０ｃ】
2011519469.tif 000046
【図１１】
2011519469.tif 000047
【図１２ａ】
2011519469.tif 000048
【図１２ｂ】
2011519469.tif 000049
【図１２ｃ】
2011519469.tif 000050
【図１３】
2011519469.tif 000051
【図１４ａ】
2011519469.tif 000052
【図１４ｂ】
2011519469.tif 000053
【図１４ｃ】
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【図１５】
2011519469.tif 000055
【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
2011519469.tif 000058
【図１７ａ】
2011519469.tif 000059
【図１７ｂ】
2011519469.tif 000060
【図１７ｃ】
2011519469.tif 000061
【図１８ａ】
2011519469.tif 000062
【図１８ｂ】
2011519469.tif 000063
【図１８ｃ】
2011519469.tif 000064
【図１９ａ】
2011519469.tif 000065
【図１９ｂ】
2011519469.tif 000066
【図１９ｃ】
2011519469.tif 000067
【図２０ａ】
2011519469.tif 000068
【図２０ｂ】
2011519469.tif 000069
【図２０ｃ】
2011519469.tif 000070
【図２１】
2011519469.tif 000071
【図２２ａ】
2011519469.tif 000072
【図２２ｂ】
2011519469.tif 000073
【図２２ｃ】
2011519469.tif 000074
【図２３ａ】
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【図２３ｂ】
2011519469.tif 000076
【図２３ｃ】
2011519469.tif 000077
【図２４ａ】
2011519469.tif 000078
【図２４ｂ】
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【図２４ｃ】
2011519469.tif 000080
【図２５】
2011519469.tif 000081
【図２６ａ】
2011519469.tif 000082
【図２６ｂ】
2011519469.tif 000083
【図２６ｃ】
2011519469.tif 000084
【図２７ａ】
2011519469.tif 000085
【図２７ｂ】
2011519469.tif 000086
【図２８ａ】
2011519469.tif 000087
【図２８ｂ】
2011519469.tif 000088
【図２８ｃ】
2011519469.tif 000089
【図２９−１】
2011519469.tif 000090
【図２９−２】
2011519469.tif 000091
【図３０−１】
2011519469.tif 000092
【図３０−２】
2011519469.tif 000093
【図３１ａ】
2011519469.tif 000094
【図３１ｂ】
2011519469.tif 000095
【図３１ｃ】
2011519469.tif 000096
【図３１ｄ】
2011519469.tif 000097
【図３１ｅ】
2011519469.tif 000098
【図３１ｆ】
2011519469.tif 000099
【図３１ｇ】
2011519469.tif 000100
【図３１ｈ】
2011519469.tif 000101
【図３１ｉ】
2011519469.tif 000102
【図３１ｊ】
2011519469.tif 000103
【図３１ｋ】
2011519469.tif 000104
【図３１ｌ】
2011519469.tif 000105
【図３１ｍ】
2011519469.tif 000106
【図３１ｎ】
2011519469.tif 000107
【図３１ｏ】
2011519469.tif 000108
【図３１ｐ−１】
2011519469.tif 000109
【図３１ｐ−２】
2011519469.tif 000110
【図３１ｑ−１】
2011519469.tif 000111
【図３１ｑ−２】
2011519469.tif 000112
【図３１ｒ−１】
2011519469.tif 000113
【図３１ｒ−２】
2011519469.tif 000114
【図３２ａ】
2011519469.tif 000115
【図３２ｂ】
2011519469.tif 000116
【図３２ｃ】
2011519469.tif 000117
【図３３ａ】
2011519469.tif 000118
【図３３ｂ】
2011519469.tif 000119
【図３３ｃ】
2011519469.tif 000120
【図３３ｄ】
2011519469.tif 000121
【図３３ｅ】
2011519469.tif 000122
【図３３ｆ】
2011519469.tif 000123
【図３４】
2011519469.tif 000124
【図３５ａ】
2011519469.tif 000125
【図３５ｂ】
2011519469.tif 000126
【図３５ｃ】
2011519469.tif 000127
【図３６ａ】
2011519469.tif 000128
【図３６ｂ】
2011519469.tif 000129
【図３６ｃ】
2011519469.tif 000130
【図３７ａ】
2011519469.tif 000131
【図３７ｂ】
2011519469.tif 000132
【図３７ｃ】
2011519469.tif 000133
【図３８ａ】
2011519469.tif 000134
【図３８ｂ】
2011519469.tif 000135
【図３８ｃ】
2011519469.tif 000136
【図３９】
2011519469.tif 000137
【図４０】
2011519469.tif 000138
【図４１】
2011519469.tif 000139
【図４２】
2011519469.tif 000140
【図４３】
2011519469.tif 000141
【図４４ａ】
2011519469.tif 000142
【図４４ｂ】
2011519469.tif 000143
【図４５ａ】
2011519469.tif 000144
【図４５ｂ】
2011519469.tif 000145
【図４６ａ】
2011519469.tif 000146
【図４６ｂ】
2011519469.tif 000147
【図４７】
2011519469.tif 000148
【図４８】
2011519469.tif 000149
【図４９】
2011519469.tif 000150
【図５０】
2011519469.tif 000151
【図５１ａ】
2011519469.tif 000152
【図５１ｂ】
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【図５１ｃ】
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【図５２】
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【図５３】
2011519469.tif 000156
【図５４】
2011519469.tif 000157
【図５５】
2011519469.tif 000158
【図５６】
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【図５７】
2011519469.tif 000160
【図５８ａ】
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【図５８ｂ】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
2011519469.tif 000170
【図６７】
2011519469.tif 000171
【図６８ａ】
2011519469.tif 000172
【図６８ｂ】
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【図６９ａ】
2011519469.tif 000174
【図６９ｂ】
2011519469.tif 000175
【図６９ｃ】
2011519469.tif 000176
【図７０ａ】
2011519469.tif 000177
【図７０ｂ】
2011519469.tif 000178
【図７０ｃ】
2011519469.tif 000179
【図７１ａ】
2011519469.tif 000180
【図７１ｂ】
2011519469.tif 000181
【図７１ｃ】
2011519469.tif 000182
【図７２ａ】
2011519469.tif 000183
【図７２ｂ】
2011519469.tif 000184
【図７２ｃ】
2011519469.tif 000185
【図７２ｄ】
2011519469.tif 000186
【手続補正書】
【提出日】平成21年2月9日(2009.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主たる電界効果トランジスタ（「ＦＥＴ」）を有する構成体において、
上部半導体表面を具備する半導体ボディの主たるボディ物質であって第１導電型であるように第１導電型の半導体ドーパントで十分にドープされている主たるボディ物質の主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ該第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質が該Ｓ／Ｄゾーンの下側を横方向に延在しており、該ボディ物質内の第１導電型のドーパントは該Ｓ／Ｄゾーンの内の特定した一つのＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を超えて一層深いものではない主たる下側の表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に少なくとも１０の係数だけ減少する濃度を持っている一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーン上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２】
請求項１において、前述した表面下ボディ物質位置が該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に５倍を超えて一層深いものではない構成体。
【請求項３】
請求項１又は２において、前述した表面下ボディ物質位置が該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側に存在している構成体。
【請求項４】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に少なくとも２０の係数だけ減少する構成体。
【請求項５】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該Ｓ／Ｄゾーンの内の残りのものと合流する箇所におけるよりも、該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い構成体。
【請求項６】
請求項５において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも、該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数だけ一層低い構成体。
【請求項７】
請求項５において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも２０の係数だけ一層低い構成体。
【請求項８】
請求項５において、該特定したＳ／Ｄゾーンが該残りのＳ／Ｄゾーンよりも該上部半導体表面下側に一層深くに延在している構成体。
【請求項９】
請求項１又は２において、該ボディ物質内の第１導電型のドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方へ移る場合に、実質的に階段減少を経る構成体。
【請求項１０】
請求項１又は２において、各Ｓ／Ｄゾーンが、主要なＳ／Ｄ部分と、該主要なＳ／Ｄ部分と連続している一層軽度にドープした横方向延長部と、を有しており、該チャンネルゾーンが該上部半導体表面に沿って該横方向延長部によって終端されている構成体。
【請求項１１】
請求項１又は２において、該Ｓ／Ｄゾーンの内の該残りのものが、主要Ｓ／Ｄ部分と、該主要Ｓ／Ｄ部分と連続している一層軽度にドープした横方向延長部と、を有しており、該チャンネルゾーンが該上部半導体表面に沿っての該特定したＳ／Ｄゾーン及び該残りのＳ／Ｄゾーンの該横方向延長部によって終端されている構成体。
【請求項１２】
請求項１１において、各Ｓ／Ｄゾーンが、該上部半導体表面に沿って該残りのＳ／Ｄゾーン内におけるよりも該特定したＳ／Ｄゾーン内において一層低い最大正味濃度に到達する半導体ドーパントで画定されている構成体。
【請求項１３】
請求項１２において、該Ｓ／Ｄゾーン内のドーパントの最大正味濃度が該残りのＳ／Ｄゾーンにおけるよりも該特定したＳ／Ｄゾーンにおいて少なくとも２０％一層低い構成体。
【請求項１４】
請求項１又は２において、各Ｓ／Ｄゾーンが、主要Ｓ／Ｄ部分と、該主要Ｓ／Ｄ部分の下側に存在し且つそれと連続的である一層軽度にドープした下部部分と、を有している構成体。
【請求項１５】
請求項１又は２において、更に、該主たるＦＥＴと同じ極性の更なるＦＥＴを包含しており、該更なるＦＥＴが、
該ボディ物質の更なるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該更なるチャンネルゾーンによって横方向に分離されており、且つ該第２導電型である一対の更なるＳ／Ｄゾーンであって、該ボディ物質内の第１導電型のドーパントの濃度が、該上部半導体表面下側において前述した主たる表面下ボディ物質位置とほぼ同じ深さの更なる下側にある表面下ボディ物質位置から各更なるＳ／Ｄゾーンへ上方へ移る場合に、実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の更なるＳ／Ｄゾーン、
該更なるチャンネルゾーンの上側にある更なるゲート誘電体層、
該更なるチャンネルゾーンの上方で該更なるゲート誘電体層の上側にある更なる制御電極、
を有している構成体。
【請求項１６】
請求項１５において、
該ボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りのものと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものであり、且つ
該ボディ物質内の第１導電型のドーパントの濃度が、該更なるチャンネルゾーンが該更なるＳ／Ｄゾーンの内の他方と合流する箇所におけるのと該更なるチャンネルゾーンが該更なるＳ／Ｄゾーンの内の一方と合流する箇所におけるのとほぼ同じである、
構成体。
【請求項１７】
請求項１又は２において、更に、該主たるＦＥＴに対して反対極性の付加的なＦＥＴを包含しており、該付加的なＦＥＴは、
該半導体ボディの付加的なボディ物質の付加的なチャンネルゾーンであって、該付加的なボディ物質が第２導電型であるように第２導電型の半導体ドーパントで十分にドープされている付加的なチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該付加的なチャンネルゾーンによって横方向に分離されており、且つ第１導電型の一対の付加的なＳ／Ｄゾーンであって、該付加的なボディ物質内の第２導電型のドーパントが、該付加的なＳ／Ｄゾーンの内の特定した一つから該特定した付加的なＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を超えて一層深いものではない付加的な下側にある表面下ボディ物質位置から上方へ移る場合に、少なくとも１０の係数だけ減少する濃度を有している一対の付加的なＳ／Ｄゾーン、
該付加的なチャンネルゾーンの上側にある付加的なゲート誘電体層、
該付加的なチャンネルゾーン上方で該付加的なゲート誘電体層の上側にある付加的なゲート電極、
を有している構成体。
【請求項１８】
請求項１７において、
該主たるボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該主たるチャンネルゾーンが該上部半導体表面に沿って該特定した主たるＳ／Ｄゾーンと合流する箇所において一層低いものであり、且つ
該付加的なボディ物質内の第２導電型のドーパントの濃度が、該付加的なチャンネルゾーンが該上部半導体表面に沿って該付加的なＳ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該付加的なチャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものである、
構成体。
【請求項１９】
請求項１７において、更に、該主たるＦＥＴと同じ極性の第３ＦＥＴを包含しており、該第３ＦＥＴが、
該主たるボディ物質の第３チャンネルゾーン、
該上部半導体表面に沿って該半導体物質内に位置されており、該第３チャンネルゾーンによって横方向に分離されており、且つ第２導電型の一対の第３Ｓ／Ｄゾーンであって、該主たるボディ物質内の第１導電型のドーパントの濃度が、該上部半導体表面下側において前述した主たる表面下ボディ物質位置とほぼ同じ深さの第３の下側にある表面下ボディ物質位置から各第３Ｓ／Ｄゾーンへ上方へ移る場合に、実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の第３Ｓ／Ｄゾーン、
該第３チャンネルゾーンの上側にある第３ゲート誘電体層、
該第３チャンネルゾーンの上方で該第３ゲート誘電体層の上側にある第３制御電極、
を有している構成体。
【請求項２０】
請求項１９において、更に、該付加的なＦＥＴと同じ極性であり従って該主たるＦＥＴと反対極性の第４ＦＥＴを包含しており、該第４ＦＥＴが、
該付加的なボディ物質の第４チャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該第４チャンネルゾーンによって横方向に分離されており、且つ第１導電型の一対の第４Ｓ／Ｄゾーンであって、該付加的なボディ物質内の第２導電型のドーパントの濃度が、該上部半導体表面下側において前述した付加的な表面下ボディ物質位置とほぼ同じ深さの第４の下側にあるボディ物質位置から各第４Ｓ／Ｄゾーンへ上方に移動する場合に実質的に一定であるか又は１０の係数未満だけ変化するかのいずれかである一対の第４Ｓ／Ｄゾーン、
該第４チャンネルゾーンの上側にある第４ゲート誘電体層、
該第４チャンネルゾーン上方で該第４ゲート誘電体層の上側にある第４ゲート電極、
を有している構成体。
【請求項２１】
主たる電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、
上部半導体表面を持っている半導体物質の主たるボディ物質の主たるチャンネルゾーンであって該ボディ物質が第１導電型である主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質の主たるウエル部分が該チャンネル及びＳ／Ｄゾーンの下側に延在しており、該ウエル部分が該ボディ物質の上側に存在する及び下側に存在する部分よりも一層高度にドープされているように第１導電型の主たる半導体ウエルドーパントによって該ウエル部分が画定されており、該ウエルドーパントは、該ボディ物質内の第１導電型の全ドーパントが該ウエルドーパントの濃度における表面下最大の位置から該Ｓ／Ｄゾーンの内の特定した一つへ上方へ移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該特定したＳ／Ｄゾーン下側において１０倍を超えて一層深いものではない位置に沿って主たる表面下最大に到達する濃度を有している一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーンの上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２２】
請求項２１において、該ウエルドーパントの濃度における表面下最大の位置が、該上部半導体表面下側において該特定したＳ／Ｄゾーンよりも５倍を超えて一層深いものではない構成体。
【請求項２３】
請求項２１又は２２において、該チャンネルゾーンの一部を該上部半導体表面に至るまで包囲するために該ボディ物質のポケット部分が該Ｓ／Ｄゾーンの内の残りのものに沿って延在しており、該ポケット部分は該ポケット部分が該ボディ物質の隣接部分よりも一層高度にドープされているように第１導電型の半導体ポケットドーパントによって画定されており、該ボディ物質内の第１導電型の全ドーパントの濃度は、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄと合流する箇所において一層低いものである構成体。
【請求項２４】
請求項２３において、該ボディ物質内の第１導電型の全ドーパントが、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低いものである構成体。
【請求項２５】
請求項２３において、該特定したＳ／Ｄゾーンが、該残りのＳ／Ｄゾーンよりも該上部半導体表面下側に一層深くに延在している構成体。
【請求項２６】
請求項２１又は２２において、更に、該主たるＦＥＴと同じ極性の更なるＦＥＴを包含しており、該更なるＦＥＴが、
該ボディ物質の更なるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該更なるチャンネルゾーンによって横方向に分離されており、且つ第２導電型の一対の更なるＳ／Ｄゾーンであって、該ボディ物質の更なるウエル部分が該更なるチャンネル及びＳ／Ｄゾーンの下側に延在しており、該更なるウエル部分が該ボディ物質の下側に存在する部分よりも一層高度にドープされているように第１導電型の更なる半導体ウエルドーパントによって該更なるウエル部分が実質的に画定されており、該更なるウエルドーパントは、該ボディ物質内の第２導電型の全ドーパントの濃度が該更なる表面下最大の位置から各更なるＳ／Ｄゾーンへ上方に移る場合に１０の係数未満だけ変化するように該更なるチャンネル及びＳ／Ｄゾーンの下側の該位置に沿って更なる表面下最大に到達する濃度を有している一対の更なるＳ／Ｄゾーン、
該更なるチャンネルゾーンの上側にある更なるゲート誘電体層、
該更なるチャンネルゾーンの上方で該更なるゲート誘電体層の上側にある更なるゲート電極、
を有している構成体。
【請求項２７】
主たる電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、
上部半導体表面を有している半導体ボディの主たるボディ物質の主たるチャンネルゾーンであって、該ボディ物質が第１導電型であるように第１導電型の半導体ドーパントで十分にドープされている主たるチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に分離されており、且つ第１導電型と反対の第２導電型である一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質が、（ａ）該チャンネル及びＳ／Ｄゾーンの下側にあり且つそのＳ／Ｄゾーンに最も近い箇所において該上部半導体表面の下側において該Ｓ／Ｄゾーンよりも１０倍を超えて一層深いものではない主たる表面下ボディ物質部分と、（ｂ）該上部半導体表面へ延在しており、該チャンネルゾーンを包含しており、且つ該表面下ボディ物質部分の上側にあり且つそれと合流する主たる表面隣接ボディ物質部分と、を有しており、該ボディ物質内の第１導電型のドーパントは、該表面下ボディ物質部分から該表面隣接ボディ物質部分内へ上方に横断する場合に且つ該表面隣接ボディ物質部分を介して該Ｓ／Ｄゾーンの内の特定した一つへ上方へ更に移る場合に、少なくとも１０の係数だけ大部分が階段減少を経験し、該表面下ボディ物質部分内におけるよりも少なくとも１０の係数一層低いままに止まる濃度を有している一対の主たるＳ／Ｄゾーン、
該チャンネルゾーンの上側にある主たるゲート誘電体層、
該チャンネルゾーン上方で該ゲート誘電体層の上側にある主たるゲート電極、
を有している構成体。
【請求項２８】
請求項２７において、前述した表面下ボディ物質部分が、そのＳ／Ｄゾーンに最も近い箇所において、該Ｓ／Ｄゾーンよりも該上部半導体表面下側において５倍を越えて一層深いものではない構成体。
【請求項２９】
請求項２７又は２８において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該Ｓ／Ｄゾーンの内の残りの一つと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低いものである構成体。
【請求項３０】
請求項２９において、該ボディ物質内の第１導電型のドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低いものである構成体。
【請求項３１】
請求項２７又は２８において、第１導電型のドーパントの濃度が該表面下ボディ物質部分全体にわたりほぼ一定である構成体。
【請求項３２】
請求項２７又は２８において、更に、該主たるＦＥＴと反対の導電型の付加的なＦＥＴを包含しており、該付加的なＦＥＴが、
該半導体ボディの付加的なボディ物質の付加的なチャンネルゾーンであって、該付加的な物質が第２導電型であるように第２導電型の半導体ドーパントで十分にドープされている付加的なチャンネルゾーン、
該上部半導体表面に沿って該半導体ボディ内に位置されており、該付加的なチャンネルゾーンによって横方向に分離されており、且つ第１導電型である一対の付加的なＳ／Ｄゾーンであって、該付加的なボディ物質が、（ａ）該付加的なチャンネル及びＳ／Ｄゾーンの下側にあり且つその該付加的なＳ／Ｄゾーンに最も近い箇所において該上部半導体表面下側に該付加的なＳ／Ｄゾーンよりも１０倍を超えて一層深く延在するものではない付加的な表面下ボディ物質部分と、（ｂ）該上部半導体表面へ延在しており、該付加的なチャンネルゾーンを包含しており、且つ該付加的な表面下ボディ物質部分の上側にあり且つそれと合流する付加的な表面隣接ボディ物質部分と、を有しており、該付加的なボディ物質内の第２導電型のドーパントは、該付加的な表面下ボディ物質部分から該付加的な表面隣接ボディ物質部分内へ上方へ横断する場合において且つ該付加的なＳ／Ｄゾーンの内の特定した一つへ該付加的な表面隣接ボディ物質部分へ更に上方へ移る場合において、少なくとも１０の係数だけ大部分階段減少を経験し、該付加的な表面下ボディ物質部分内において少なくとも１０の係数一層低いままである濃度を有している一対の付加的なＳ／Ｄゾーン、
該付加的なチャンネルゾーンの上側にある付加的なゲート誘電体層、
該付加的なチャンネルゾーンの上方で該付加的なゲート誘電体層の上側にある付加的なゲート電極、
を有している構成体。
【請求項３３】
請求項３２において、
該主たるボディ物質内の第１導電型のドーパントの濃度が、該主たるチャンネルゾーンが該上部半導体表面に沿って該主たるＳ／Ｄゾーンの内の残りの一つに合流する箇所においてよりも該主たるチャンネルゾーンが該特定した主たるＳ／Ｄゾーンと合流する箇所において一層低いものであり、
該付加的なボディ物質内の第２導電型のドーパントの濃度が、該付加的なチャンネルゾーンが該上部半導体表面に沿って該付加的なＳ／Ｄゾーンの内の残りの一つに合流する箇所においてよりも該付加的なチャンネルゾーンが該上部半導体表面に沿って該特定した付加的なＳ／Ｄゾーンと合流する箇所において一層低いものである、
構成体。
【請求項３４】
請求項３２において、
第１導電型の該ドーパントの濃度が該主たる表面下ボディ物質部分全体にわたりほぼ一定であり、且つ
第２導電型の該ドーパントの濃度が該付加的な表面下ボディ物質部分全体にわたりほぼ一定である、
構成体。
【請求項３５】
第１導電型の第１半導体ドーパントを半導体ボディ内に導入させて主たる電界効果トランジスタ（「ＦＥＴ」）用の第１導電型の主たるウエル部分を画定し、
第１導電型の主たるチャンネルゾーンであるとして意図された該半導体ボディのセグメントの上方で且つ主たるゲート誘電体物質によってそれから垂直方向に分離されている主たるゲート電極を与え、
第１導電型と反対の第２導電型の第１半導体ドーパントを該半導体ボディ内に導入して該チャンネルゾーンによって横方向に離隔された第２導電型の一対の主たるソース／ドレイン（「Ｓ／Ｄ」）を形成し、
付加的な処理を実施して、（ａ）該半導体ボディが上部半導体表面を有しており、（ｂ）該チャンネルゾーン及び該ウエル部分が第１導電型であり且つ該Ｓ／Ｄゾーン下側を横方向に延在する主たるボディ物質の部分であり、且つ（ｃ）第１導電型の第１ドーパントが該Ｓ／Ｄゾーンの内の特定した一つよりも該上部半導体表面下側に１０倍を超えて一層深いものではない主たる下側にある表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているようなＦＥＴの製造を完了する、
方法。
【請求項３６】
請求項３５において、第１導電型の第１ドーパントを導入する動作及び付加的な処理を実施する動作が、第１導電型の第１ドーパントの濃度を前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に少なくとも１０の係数だけ減少させることを可能とする条件において実施される方法。
【請求項３７】
請求項３５又は３６において、前述した表面下ボディ物質位置が、該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に５倍を超えて一層深いものではない方法。
【請求項３８】
請求項３５又は３６において、第１導電型の第１ドーパントの濃度が、前述した表面下ボディ物質位置から該特定したＳ／Ｄゾーンへ上方に移る場合に、少なくとも２０の係数だけ減少する方法。
【請求項３９】
請求項３５又は３６において、更に、第１導電型の第２半導体ドーパントを該半導体ボディ内に導入させてその当時存在する上部表面へ上方に該Ｓ／Ｄゾーンの内の残りの一つに沿って延在するポケット部分を画定し、その場合に、該付加的な処理動作を実施した後に、（ａ）該ポケット部分が該ボディ物質の一部を構成し且つ該ボディ物質の隣接部分よりも一層高度にドープされており、且つ（ｂ）該ボディ物質内の第１導電型の全ドーパントが該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所においてよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い濃度を有している、ことを包含している方法。
【請求項４０】
請求項３９において、該付加的な処理動作を実施した後に、該ボディ物質内の第１導電型の全ドーパントの濃度が、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低い方法。
【請求項４１】
請求項３５において、更に、第１導電型の第２半導体ドーパントを該主たるボディ物質内に導入させて第１導電型のプリカーサー上部ボディ物質部分が該ウエル部分の上に存在するように該プリカーサー上部ボディ物質部分を画定することを包含している方法。
【請求項４２】
請求項３５又は３６において、
該半導体ボディの一部が（ａ）第１導電型の第１半導体ドーパントを導入する動作直後に存在するように該ウエル部分の上側にあり且つ（ｂ）その時に第２導電型であり、且つ
第１導電型の第１ドーパントの一部が該付加的な処理動作の実施期間中に該半導体ボディの前述した一部内に上方に拡散して第１導電型の第１ドーパントを導入する動作の後に第１又は第２導電型のその他のドーピングに著しく露呈されることの無い該半導体ボディの前述した一部の実質的に全てを第１導電型へ変換させる、
方法。
【請求項４３】
請求項３５又は３６において、第２導電型の第１半導体ドーパントを導入する動作が、
第２導電型の横方向延長部半導体ドーパントを、横方向延長部マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該横方向延長部マスク、該ゲート電極、及び該ゲート電極に沿っての任意の物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された主要部分内に導入させ、且つ
該ゲート電極の横側側部にスペーサ物質を与え、且つ
第２導電型の主要部分半導体ドーパントを、主要部分マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該主要部分マスク、該ゲート電極、及び該スペーサ物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された更なる部分内に導入させる、
方法。
【請求項４４】
請求項３５又は３６において、第２導電型の第１半導体ドーパントを導入する動作が、
（ａ）第２導電型の主要部分半導体ドーパントを主要部分ドーズ量で且つ該半導体ボディの当時存在する上部表面下側の主要部分平均深さへ該半導体ボディ内に導入させること、及び（ｂ）第２導電型の下部部分半導体ドーパントを下部部分ドーズ量で且つ該半導体ボディの当時存在する上部表面下側の下部部分平均深さへ導入させることの内の一つを実施し、該主要部分ドーズ量は該下部部分ドーズ量よりも一層大きく、該下部部分平均深さは該主要部分平均深さよりも一層大きく、且つ
該主要部分ドーパントが該Ｓ／Ｄゾーンの夫々の一対の横方向に離隔された主要Ｓ／Ｄ部分を画定するように、該下部部分ドーパントが該Ｓ／Ｄゾーンの夫々の一対の横方向に離隔した下部Ｓ／Ｄ部分を画定するように、且つ該下部Ｓ／Ｄ部分が該主要Ｓ／Ｄ部分よりも一層軽度にドープされており、夫々下側に存在し、且つ夫々垂直方向に連続しているように、該主要部分及び下部部分ドーパントを導入することの他方を実施する、
ことを包含している方法。
【請求項４５】
請求項３５又は３６において、
第１導電型の第１ドーパントを導入する動作が、第１導電型の付加的な第１半導体ドーパントを該半導体ボディ内に導入させて該主たるＦＥＴと同極性の更なるＦＥＴ用の第１導電型の更なるウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第１導電型の更なるチャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから更なるゲート誘電体物質で垂直方向に分離されている更なるゲート電極を与えることを包含しており、
第２導電型の第１ドーパントを導入する動作が、第２導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入して該更なるチャンネルゾーンによって横方向に分離されている第２導電型の一対の更なるＳ／Ｄゾーンを形成することを包含しており、且つ
該付加的な処理を実施する動作が、該更なるチャンネルゾーン及び該更なるウエル部分が該ボディ物質の一部であるように、該ボディ物質が該更なるＳ／Ｄゾーンの下側に延在するように、且つ第１導電型の該更なる第１ドーパントが前述した主たる表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの更なる下側にある表面下ボディ物質位置から各更なるＳ／Ｄゾーンへ上方へ移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように、該更なるＦＥＴの製造を完了することを包含している、
方法。
【請求項４６】
請求項３５又は３６において、
本方法が第２導電型の第２半導体ドーパントを半導体ボディ内に導入させて該主たるＦＥＴと反対極性の付加的なＦＥＴ用の第２導電型の付加的なウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第２導電型の付加的なチャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから付加的なゲート誘電体物質によって垂直方向に離隔されている付加的なゲート電極を与えることを包含しており、
本方法は更に第１導電型の第２半導体ドーパントを該半導体ボディ内に導入させて該付加的なチャンネルゾーンによって横方向に離隔されている第２導電型の一対の付加的なＳ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該付加的なチャンネルゾーン及び該付加的なウエル部分が第２導電型であり且つ該付加的なＳ／Ｄゾーン下側に延在する付加的なボディ物質の一部であるように且つ第２導電型の第２ドーパントが該特定したＳ／Ｄゾーンよりも該上部半導体表面下側に１０倍を越えて一層深いものではない付加的な下側にある表面下ボディ物質位置から該付加的なＳ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該付加的なＦＥＴの製造を完了することを包含している、
方法。
【請求項４７】
請求項４６において、
第１導電型の第１ドーパントを導入する動作が、第１導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入させて該主たるＦＥＴと同極性の第３ＦＥＴ用の第１導電型の第３ウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第１導電型の第３チャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから第３ゲート誘電体物質によって垂直方向に分離されている第３ゲート電極を与えることを包含しており、
第２導電型の第１ドーパントを導入する該動作が、第２導電型の更なる第１半導体ドーパントを該半導体ボディ内に導入させて該第３チャンネルゾーンによって横方向分離されている第２導電型の一対の第３Ｓ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該第３チャンネルゾーン及び該第３ウエル部分が該第３Ｓ／Ｄゾーン下側に延在する該主たるボディ物質の一部であるように且つ第１導電型の該更なる第１ドーパントが前述した主たる表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの第３の下側にある表面下ボディ物質位置から各第３Ｓ／Ｄゾーンへ上方に移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように該第３ＦＥＴの製造を完了することを包含している、
方法。
【請求項４８】
請求項４７において、
第２導電型の第２ドーパントを導入する該動作が、第２導電型の更なる第２半導体ドーパントを該半導体ボディ内に導入させて該付加的なＦＥＴと同極性であり従って該主たるＦＥＴと反対極性の第４ＦＥＴ用の第２導電型の第４ウエル部分を画定することを包含しており、
該ゲート電極を与える動作が、第２導電型の第４チャンネルゾーンであることが意図されている該半導体ボディのセグメントの上方で且つそれから第４ゲート誘電体物質によって垂直方向に分離されている第４ゲート電極を与えることを包含しており、
第１導電型の第２ドーパントを導入する該動作が、第１導電型の更なる第２半導体ドーパントを該半導体ボディ内に導入させて該第４チャンネルゾーンによって横方向に離隔された第１導電型の一対の第４Ｓ／Ｄゾーンを形成することを包含しており、
該付加的な処理を実施する動作が、該第４チャンネルゾーン及び該第４ウエル部分が該第４Ｓ／Ｄゾーン下側に延在する該付加的なボディ物質の一部であるように且つ第２導電型の該更なる第２ドーパントが前述した付加的な表面下ボディ物質位置と該上部半導体表面下側においてほぼ同じ深さの第４の下側にある表面下ボディ物質位置から各第４Ｓ／Ｄゾーンへ上方に移る場合に実質的に一定であるか又は１０の係数未満だけ変化する濃度を有しているように該第４ＦＥＴの製造を完了することを包含している、
方法。
【請求項４９】
第１導電型の第１半導体ドーパントを半導体ボディ内に導入させて該半導体ボディの一部が（ａ）第１導電型の第１ドーパントを導入する動作の直後にそれが存在するように該ウエル部分の上側に存在しており、且つ（ｂ）その時に第１導電型と反対の第２導電型であるように電界効果トランジスタ（「ＦＥＴ」）用の第１導電型のウエル部分を画定し、
第１導電型のチャンネルゾーンであることが意図されている該半導体ボディの一部の上方で且つそれからゲート誘電体物質によって垂直方向に離隔されているゲート電極を与え、
第２導電型の第１半導体ドーパントを該半導体ボディ内に導入させて該チャンネルゾーンによって横方向に離隔されている第２導電型の一対のソース／ドレイン（「Ｓ／Ｄ」）ゾーンを形成し、
付加的な処理を実施して、第１導電型の第１ドーパントの一部が該付加的な処理を実施する動作期間中に該半導体ボディの前述した一部内に上方に拡散して第１導電型の第１ドーパントを導入する該動作の後に第１又は第２導電型のその他のドーピングに著しく露呈されることの無い該半導体ボディの前述した部分の実質的に全てを第１導電型へ変換させるように該ＦＥＴの製造を完了する、
ことを包含している方法。
【請求項５０】
請求項４９において、第１導電型の第１ドーパントを導入する該動作が、第１導電型の第１ドーパントをイオン注入することを包含している方法。
【請求項５１】
請求項４９又は５０において、第１導電型の第１ドーパントの前述した一部が高温において行われる該付加的な処理の少なくとも一部の期間中に上方に拡散する方法。
【請求項５２】
請求項４９又は５０において、更に、第１導電型の第２ドーパントを該半導体ボディ内に導入させて該Ｓ／Ｄゾーンの内の該残りの一つに沿ってそれの当時存在する上部表面へ上方に延在するポケット部分を画定し、その場合に、該付加的な処理を実施する動作の後に、（ａ）該半導体ボディは上部半導体表面を有しており、（ｂ）該チャンネルゾーン及び該ウエル部分は第１導電型であり且つ該Ｓ／Ｄゾーン下側を横方向に延在するボディ物質の一部であり、（ｃ）該ポケット部分が該ボディ物質の一部を構成し且つ該ボディ物質の隣接部分よりも一層高度にドープされており、且つ（ｄ）該ボディ物質内の第１導電型の全ドーパントは該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において一層低い濃度を有しているようにされることを包含している方法。
【請求項５３】
請求項５２において、該付加的な処理を実施する動作の後に、該ボディ物質内の第１導電型の全ドーパントの濃度は、該チャンネルゾーンが該上部半導体表面に沿って該残りのＳ／Ｄゾーンと合流する箇所におけるよりも該チャンネルゾーンが該上部半導体表面に沿って該特定したＳ／Ｄゾーンと合流する箇所において少なくとも１０の係数一層低い方法。
【請求項５４】
請求項４９又は５０において、第２導電型の第１半導体ドーパントを導入する該動作が、
第２導電型の横方向延長部半導体ドーパントを横方向延長部マスク内の開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該横方向延長部マスク、該ゲート電極、及び該ゲート電極に沿っての任意の物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔した主要部分内に導入させ、
該ゲート電極の横方向側部にスペーサ物質を与え、
第２導電型の主要部分半導体ドーパントを主要部分マスクにおける開口を介して、該半導体ボディの当時存在する上部表面を介して、且つ該主要部分マスク、該ゲート電極、及び該スペーサ物質をドーパント阻止シールドとして使用して該半導体ボディの一対の横方向に離隔された更なる部分内に導入させる、
ことを包含している方法。
【請求項５５】
（ａ）第１導電型の表面下半導体領域が表面下電気的絶縁層と隣接し且つその上側に存在し、（ｂ）第１導電型の一層軽度にドープした表面隣接半導体領域が該表面下半導体領域と隣接し且つその上側にあり、（ｃ）第１導電型のドーパントが該表面下半導体領域から該表面隣接半導体領域内へ上方に横断する場合に少なくとも１０の係数だけ階段減少を実質的に経験する濃度を有しているように該半導体領域が第１導電型のドーパントでドープされており、且つ（ｄ）下部半導体層が該表面下絶縁層と隣接し且つその下側にあるという初期的構成体を与え、
該半導体領域及び該表面下絶縁層を介して該下部半導体層へキャビティを形成し、その場合に、（ａ）該表面下半導体領域の残りの部分が第１導電型の主たる表面したボディ物質部分を構成し、且つ（ｂ）該表面隣接半導体領域の残りの部分が第１導電型の一層軽度にドープしたプリカーサー主たる表面隣接ボディ物質部分を構成しており、
第１導電型と反対の第２導電型の半導体物質を該キャビティ内に導入させて（ａ）ＰＮ接合を形成するために該下部半導体層へ下方へ延在する第２導電型の付加的な表面下ボディ物質部分、及び（ｂ）第２導電型の一層軽度にドープしたプリカーサー付加的表面隣接ボディ物質部分を形成し、該付加的半導体部分は、第２導電型のドーパントが該付加的表面下ボディ物質部分から該付加的表面隣接ボディ物質部分内へ上方に横断する場合に少なくとも１０の係数だけ階段減少を実質的に経験する濃度を有しているように第２導電型のドーパントでドープされており、
（ａ）該主たる表面隣接ボディ物質部分の主たるチャンネルゾーンが該主たるＳ／Ｄゾーンを離隔させるようにその上部表面に沿って該プリカーサー主たる表面隣接ボディ物質部分内に第２導電型の一対の主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーン、（ｂ）該付加的ボディ物質部分の付加的チャンネルゾーンが該付加的Ｓ／Ｄゾーンを横方向に離隔させるようにその上部表面に沿って該プリカーサー付加的表面隣接ボディ物質部分内に第１導電型の一対の付加的Ｓ／Ｄゾーン、（ｃ）該主たる及び付加的チャンネルゾーンの夫々上方に主たる及び付加的ゲート誘電体層、及び（ｄ）該主たる及び付加的チャンネルゾーンの夫々上方で該主たる及び付加的ゲート誘電体層の夫々の上方に主たる及び付加的ゲート電極、を与える、
ことを包含している方法。
【請求項５６】
請求項５５において、
第１導電型のドーパントの濃度が該主たる表面下ボディ物質部分全体にわたりほぼ一定であり、
第２導電型のドーパントの濃度が該付加的表面下ボディ物質部分全体にわたりほぼ一定である、
方法。
【請求項５７】
請求項５６において、更に、
第１導電型の主たる半導体ポケットドーパントを該プリカーサー主たる表面隣接ボディ物質部分内に選択的に導入させて該主たるＳ／Ｄゾーンの内の残りの一つに沿って延在する主たるポケット部分を画定し、その場合に該主たるポケット部分は該主たるボディ物質部分の隣接物質よりも第１導電型で一層高度にドープされ、
第２導電型の付加的半導体ポケットドーパントを該プリカーサー付加的表面隣接ボディ物質部分内に選択的に導入させて該付加的Ｓ／Ｄゾーンの内の残りの一つに沿って延在する付加的ポケット部分を画定し、その場合に該付加的ポケット部分が該付加的表面隣接ボディ物質部分の隣接物質よりも第２導電型で一層高度にドープされる、
ことを包含している方法。
【請求項５８】
請求項５５〜５７の内のいずれか１項において、
該主たる表面下ボディ物質部分から該主たるＳ／Ｄゾーンの内の該特定した一つへ延在する位置に沿っての該主たる表面隣接ボディ物質部分内の第１導電型のドーパントの濃度も該主たる表面下ボディ物質部分内におけるよりも１０の係数一層低く、且つ
該付加的表面下ボディ物質部分から該付加的Ｓ／Ｄゾーンの内の特定した一つへ延在する位置に沿っての該付加的表面隣接ボディ物質部分内の第２導電型のドーパントの濃度は該付加的表面下ボディ物質部分内におけるよりも少なくとも１０の係数一層低い、
方法。
【請求項５９】
第１導電型の主たるドーパントを第１導電型と反対の第２導電型の開始半導体物質の一部内に導入させて、該主たるドーパントが主たるボディ物質全体にわたり比較的一様である濃度を有するように該開始物質のその一部を第１導電型の表面隣接主たるボディ物質内へ変換させ、該開始物質の残りの部分は第２導電型の表面隣接付加的ボディ物質を構成し、
第１導電型の主たるウエルドーパントを該主たるボディ物質内に導入させて該主たるボディ物質内の表面下位置において該主たるウエルドーパントの最大濃度に到達する主たるウエル部分を形成し、
第２導電型の付加的ウエルドーパントを該付加的ボディ物質内に導入させて該付加的ボディ物質内の表面下位置において該付加的ウエルドーパントの最大濃度に到達する付加的ウエル部分を形成し、且つ
（ａ）該主たるボディ物質の主たるチャンネルゾーンが該主たるＳ／Ｄゾーンを横方向に離隔させるように且つ該主たるボディ物質内の第１導電型の全ドーパントが該主たるウエルドーパントの最大濃度の位置から該主たるＳ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該主たるボディ物質部分内に第２導電型の一対の表面隣接主たるソース／ドレイン（「Ｓ／Ｄ」）ゾーンを、（ｂ）該付加的ボディ物質の付加的チャンネルゾーンが該付加的Ｓ／Ｄゾーンを横方向に離隔させるように且つ該付加的ボディ物質内の第２導電型の全ドーパントが該付加的ボディ物質内の該付加的ウエルドーパントの最大濃度の位置から該付加的Ｓ／Ｄゾーンの内の特定した一つへ上方に移る場合に少なくとも１０の係数だけ減少する濃度を有しているように該付加的ボディ物質内に第１導電型の一対の付加的Ｓ／Ｄゾーンを、（ｃ）該主たる及び付加的チャンネルゾーンの夫々上方に主たる及び付加的ゲート誘電体層を、及び（ｄ）該主たる及び付加的チャンネルゾーンの夫々上方で該主たる及び付加的ゲート誘電体層の夫々上方に主たる及び付加的ゲート電極を、与える、ことを包含している方法。
【請求項６０】
請求項５９において、
第１及び第２導電型が夫々Ｐ型及びＮ型であり、且つ
第１導電型の該主たるドーパントはアルミニウムを有している、
方法。
【請求項６１】
半導体構成体において、
上部半導体表面を有する半導体ボディの第１及び第２ボディ物質領域であって第１導電型であるように第１導電型の半導体ドーパントでドープされている第１及び第２ボディ物質領域、
その上部表面に沿って該半導体ボディ内に位置されている第１導電型の反対の第２導電型の第１及び第２ゾーンであって、該第１及び第２ボディ物質領域が該第１及び第２ゾーンの下側へ夫々延在しており且つ該第１及び第２ゾーンと第１及び第２ＰＮ接合を夫々形成するためにそれらと夫々合流しており、（ａ）各ＰＮ接合が該ボディの上部表面下側の最大深さに到達し、（ｂ）第１導電型のドーパントが両方のゾーン内に存在し且つ該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーンの下側を横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｃ）該第１及び第２表面下ボディ物質位置が夫々該第１及び第２ＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えて一層深いことのない位置において発生し、且つ（ｄ）第１導電型のドーパントの濃度が（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの付加的な表面下最大濃度に到達する、第１及び第２ゾーン、
を有している構成体。
【請求項６２】
請求項６１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
【請求項６３】
請求項６１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
【請求項６４】
請求項６１〜６３の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２表面下ボディ物質位置から該第２ゾーンを介しての該第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
【請求項６５】
請求項６４において、第１導電型のドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大濃度の深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している構成体。
【請求項６６】
請求項６１〜６３の内のいずれか１項において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
【請求項６７】
第１導電型であるように第１導電型の半導体ドーパントでドープされているボディ物質を有している半導体ボディの上部表面に沿って設けられている同極性の第１及び第２電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、各ＦＥＴが、
該ボディ物質のチャンネルゾーン、
その上部表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に離隔されており、且つ該ボディ物質と夫々ＰＮ接合を形成するために第１導電型と反対の第２導電型である第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、（ａ）各ＰＮ接合は該ボディの上部表面下側において最大深さに到達し、（ｂ）該ボディ物質は両方のＳ／Ｄゾーンの下側を横方向に延在しており、（ｃ）第１導電型のドーパントが両方のＳ／Ｄゾーン内に存在しており且つ該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している主要表面下ボディ物質位置において主要表面下最大濃度に局所的に到達する濃度を有しており、且つ（ｄ）該主要表面下ボディ物質位置は各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生する第１及び第２Ｓ／Ｄゾーン、
該チャンネルゾーンの上側にあるゲート誘電体層、及び
該チャンネルゾーン上方で該ゲート誘電体層の上側にあるゲート電極であって、第１導電型のドーパントの濃度が、（ｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少し、（ｉｉｉ）該第２ＦＥＴ用の各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側において横方向に延在する付加的な表面下ボディ物質位置において該第２ＦＥＴ用の各付加的な表面下最大濃度が発生するように該ボディの上部表面と該第２ＦＥＴ用の該主要表面下ボディ物質位置との間において少なくとも一つの付加的な表面下最大濃度に到達する、ゲート電極、
を有している構成体。
【請求項６８】
請求項６７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
【請求項６９】
請求項６７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
【請求項７０】
請求項６７〜６９の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の該主要表面下ボディ物質位置から該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
【請求項７１】
請求項７０において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に減少している構成体。
【請求項７２】
請求項６７〜６９の内のいずれか１項において、該第１ＦＥＴ用の該主要表面下最大濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
【請求項７３】
請求項６７〜６９の内のいずれか１項において、各ＦＥＴの各Ｓ／Ｄゾーンは、主要部分と、該主要部分と横方向に連続しており且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有しており、そのチャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されている構成体。
【請求項７４】
請求項６７〜６９の内のいずれか１項において、各ＦＥＴのボディ物質のポケット部分がその第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
【請求項７５】
請求項７４において、該第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている構成体。
【請求項７６】
請求項７４において、該ボディ物質の別のポケット部分が該第２ＦＥＴの該第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
【請求項７７】
半導体構成体の製造方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて各ボディ物質領域が第１導電型であるように第１及び第２ボディ物質領域を画定し、
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて第２導電型の第１及び第２ゾーンを夫々以下の如くに画定し、即ち、該構成体の製造の完了時において、（ａ）該第１及び第２ボディ物質領域が該第１及び第２ゾーンと夫々第１及び第２ＰＮ接合を形成し且つ該第１及び第２ゾーンの下側を横方向に夫々延在しており、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが両方のゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーン下側に横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｅ）該第１及び第２表面下ボディ物質位置は該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生し、且つ（ｆ）第１導電型の全ドーパントの濃度は、（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの別の表面下最大濃度に到達する、
ことを包含している方法。
【請求項７８】
請求項７７において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２表面下ボディ物質位置から該第２垂直線に沿って該ボディの上部表面へ上方に移る場合に、１０の係数未満だけ減少する方法。
【請求項７９】
請求項７７又は７８において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大脳との深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している方法。
【請求項８０】
請求項７７又は７８において、該構成体の製造の完了時において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
【請求項８１】
第１及び第２の同極性の電界効果トランジスタ（「ＦＥＴ」）を有する構成体を製造する方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて、該構成体の製造の完了時に各ボディ物質領域が第１導電型であるように第１及び第２ＦＥＴに対して夫々第１及び第２ボディ物質領域を画定し、
各番号付けしたＦＥＴのゲート電極がそのＦＥＴに対するチャンネルゾーンであることが意図されている同じ番号が付けられたボディ物質領域の一部の上方に位置されており且つそれから対応する誘電体層によって垂直方向に離隔されているように該ＦＥＴに対して夫々一対のゲート電極を画定し、且つ
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて以下のようにしてそのＦＥＴのチャンネルゾーンによって横方向に離隔されている第２導電型の一対のソース／ドレイン（「Ｓ／Ｄ」）ゾーンを各ＦＥＴに対して形成し、即ち、該構成体の製造の完了時に、（ａ）各番号付けしたボディ物質領域が同じ番号が付けられたＦＥＴのＳ／Ｄゾーンと夫々一対のＰＮ接合を形成し且つその下側を横方向に延在しており、（ｂ）各ＰＮ接合は該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが各Ｓ／Ｄゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは、該第１ＦＥＴに対して、該ボディの上部表面下側の第１主要表面下ボディ物質位置において第１主要表面下最大濃度に到達し且つ、該第２ＦＥＴに対して、該ボディの上部表面下側の第２主要表面下ボディ物質位置において第２主要表面下最大濃度に到達する濃度を有しており、（ｅ）各番号付けした主要表面下ボディ物質位置は同じ番号が付けられたＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在し且つそのＦＥＴの各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生しており、且つ（ｆ）第１導電型の全ドーパントの濃度が、（ｉ）該第１主要表面下ボディ物質位置から第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少しており、（ｉｉ）該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少しており、且つ（ｉｉｉ）各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側に横方向に延在している対応する付加的な表面下ボディ物質位置において発生するように該ボディの上部表面と該第２主要表面下ボディ物質位置との間における少なくとも一つの付加的な表面下最大濃度に到達している、
方法。
【請求項８２】
請求項８１において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２主要表面下ボディ物質位置から第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に１０の係数未満だけ減少している方法。
【請求項８３】
請求項８１又は８２において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に変化している方法。
【請求項８４】
請求項８１又は８２において、該第１主要表面下最大濃度が、該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの該特定したＳ／Ｄゾーン用のＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である方法。
【請求項８５】
請求項８１又は８２において、該ゲート電極を画定する動作が第１導電型のドーパントを導入する動作の後に主として実施される方法。
【請求項８６】
請求項８１又は８２において、第２導電型のドーパントを導入する動作が該ゲート電極を画定する動作の後に主として実施される方法。
【請求項８７】
請求項８１又は８２において、第２導電型のドーパントを導入する動作が、該構成体の製造の完了時において、各ＦＥＴのチャンネルゾーンが該ボディ上部表面に沿ってのその横方向延長部によって終端されているように、主要部分と、該主要部分と横方向に連続的であり且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有するべく各ＦＥＴの各Ｓ／Ｄゾーンを形成することを必要とする方法。
【請求項８８】
請求項８１又は８２において、更に、各番号付けしたボディ物質領域のポケット部分をして同じ番号付けしたＦＥＴの第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つそのボディ物質領域の横方向隣接物質よりも一層高度にドープされているように該半導体ボディ内に第１導電型の付加的なドーパントを導入させることを包含している方法。
【請求項８９】
請求項８８において、第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている方法。
【請求項９０】
請求項８８において、第１導電型の該付加的なドーパントを導入させる該動作が、該第２ボディ物質領域の別のポケット部分をして第２ＦＥＴの第２Ｓ／Ｄゾーンに沿ってそのチャンネル内に延在させ且つ該第２ボディ物質領域の横方向隣接物質よりも一層高度にドープされたものとさせる方法。
【国際調査報告】
2011519469.tif 000187