(57)【要約】  より大きな密度の結晶欠陥を有する支持体と、前記支持体の前面の第１の領域上に配置された絶縁層と、前記絶縁層上に配置された表面層とを有する。追加層を、前記支持体の前記前面の少なくとも第２の領域に配置することができ、前記支持体の結晶欠陥を埋め込むのに十分な厚さを有する。基板は、前記支持体と前記絶縁層との間であって、前記支持体の前記前面の少なくとも前記第１の領域に渡って配置されたエピタキシャル層も含むことができる。また、前記表面層の前記第１の領域上にマスク層を形成するステップと、前記マスク層によって覆われていない前記第２の領域内の前記表面層及び前記絶縁層を除去するステップとによって基板を作製する方法を有する。前記追加層は、前記第２の領域に形成され、形成後に平坦化される。
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造に用いられる半導体構造であって、
前面と、１０3／ｃｍ3よりも大きい密度で１０ｎｍよりも大きい寸法の結晶欠陥とを有する支持体と、
前記支持体の前記前面の第１の領域上に配置された絶縁層と、
前記絶縁層上に配置され、露出表面を有する表面層と、
前記支持体の前記前面の少なくとも第２の領域上に配置された追加層とを備え、
前記追加層は、露出表面を有し、及び前記支持体の結晶欠陥を埋め込むのに十分な厚さを有することを特徴とする構造。
【請求項２】
前記追加層は、０．１ミクロンよりも大きい厚さを有することを特徴とする請求項１に記載の構造。
【請求項３】
前記支持体の前記前面の少なくとも前記第１の領域上であって、前記支持体と前記絶縁層との間に配置されたエピタキシャル層をさらに備えたことを特徴とする請求項１に記載の構造。
【請求項４】
前記エピタキシャル層は、０．１ミクロンよりも大きい厚さを有することを特徴とする請求項３に記載の構造。
【請求項５】
前記追加層の前記露出表面は、前記表面層の前記露出表面と同一平面上にないことを特徴とする請求項１に記載の構造。
【請求項６】
前記追加層の前記露出表面及び前記表面層の前記露出表面は、１００ｎｍより小さくずれていることを特徴とする請求項１に記載の構造。
【請求項７】
前記追加層は、一の結晶配向を有し、前記表面層は、異なる結晶配向を有することを特徴とする請求項１に記載の構造。
【請求項８】
前記追加層及び前記表面層は、異なる材料を備えることを特徴とする請求項１に記載の構造。
【請求項９】
半導体デバイスの製造に用いられる半導体構造を製造する方法であって、
支持体と、前記支持体の前面上に配置された連続的な絶縁層と、前記絶縁層上に配置された表面層とを備えた基板を供給するステップと、
前記表面層の第１の領域上にマスク層を形成するステップと、
前記マスク層によって覆われていない第２の領域内の前記表面層及び前記絶縁層を除去するステップと、
前記第２の領域内に追加層を形成するステップと、
前記追加層を平坦化するステップと
を備えることを特徴とする方法。
【請求項１０】
前記追加層の厚さは、前記表面層、前記絶縁層、及び前記マスク層の一体化した厚さよりも大きいことを特徴とする請求項９に記載の方法。
【請求項１１】
前記追加層を平坦化するステップは、前記マスク層で終了することを特徴とする請求項９に記載の方法。
【請求項１２】
前記マスク層は、１０ｎｍと５０ｎｍとの間の厚さを有する酸化物材料を備えることを特徴とする請求項９に記載の方法。
【請求項１３】
前記平坦化するステップの前に、前記マスク層の上部層を除去して、前記マスク層の残余の下部層を残すステップをさらに備えることを特徴とする請求項９に記載の方法。
【請求項１４】
前記上部層は、窒化物材料を備え、前記下部層は、酸化物材料を備えることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記追加層を形成するステップの前に、前記表面層及び前記絶縁層を横方向に封止するための絶縁体スペーサを形成するステップをさらに備えることを特徴とする請求項９に記載の方法。
【請求項１６】
前記支持体は、結晶欠陥を備え、前記追加層は、前記支持体に存在する前記結晶欠陥を埋め込むのに十分な厚さを有することを特徴とする請求項９に記載の方法。
【請求項１７】
前記追加層及び前記表面層において同時に電子デバイスを形成するステップをさらに備えることを特徴とする請求項９に記載の方法。
【請求項１８】
画像形成装置を使用することにより、前記第２の領域の前記露出表面上及び前記表面層の前記露出表面上に単一のリソグラフィ露光を実行するステップであって、双方の露出表面は、第１の予め定めた画像解像度に対応する前記画像形成装置の第１の焦点深度の範囲内にあり、双方の表面上の露光は、前記第１の予め定めた画像解像度の範囲内にある、ステップと、
双方の露出表面の単一のエッチングステップを実行するステップと、
双方の露出表面に単一のインプランテーションステップを実行するステップと
をさらに備えることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記露出表面のうちの一つの選択された表面は、より高い第２の予め定めた画像解像度に対応する第２の焦点深度の範囲内であり、前記第１の焦点深度を、前記第２の焦点深度と重複させて、前記選択された表面が前記第２の焦点深度の範囲内にある一方で、他方の表面が前記第１の焦点深度の範囲内にあることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記第２の領域の露出表面上に第１の固有のリソグラフィ露光を実行するステップと、
前記表面層の露出表面上に第２の固有のリソグラフィ露光を実行するステップと、
双方の露出表面の単一のエッチングステップを実行するステップと
双方の露出表面に単一のインプランテーションステップを実行するステップと
をさらに備えることを特徴とする請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造のための基板に関し、より詳細には、満足のいく結晶品質のパターン化基板であって、バルク領域とＳＯＩ（Silicon on Insulator）領域とを有するパターン化基板に関する。
【背景技術】
【０００２】
ミクロ電子工学デバイスは、典型的には、バルク半導体基板上又はＳＯＩ基板（シリコン・オン・インシュレータ）上のいずれかに製造される。また、例えば特許文献１に示されるように、バルク領域とＳＯＩ領域とを有する複合基板を用いることも提案された。そのようなパターン化基板の製造は、バルク領域の次の埋め込み酸化物の局所的な領域の形成を必要とするため、一般的に困難である。ウエハ結合方法の場合、そのような局所的な酸化物領域を、最上部ウエハ上又は底部ウエハ上のいずれかに形成することができ、「ディッシング（dishing）」と呼ばれる問題を引き起こすことがある。ＳＩＭＯＸ（Separation by Implanted Oxygen）型の方法の場合、そのような局所的な酸化物領域は一般に元となるウエハに形成されるが、シリコン酸化物に対するシリコンの熱膨張差により応力等が生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，９５５，９７１号明細書
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明は、十分な結晶品質のパターン化基板であって、バルク領域とＳＯＩ領域とを有するパターン化基板に関する製造方法を提供する。本発明はまた、提供される方法によって製造される基板を提供する。
【０００５】
本発明の基板は、支持体の前面の第１の領域上に配置された絶縁層と、前記絶縁層に配置された表面層と、前記支持体の前記前面の少なくとも第２の領域上に配置された追加層とを備え、前記追加層は、前記第２の領域の全域に渡る露出表面を有する。
【０００６】
好適な実施形態において、本発明は、１０3／ｃｍ3又は１０5／ｃｍ3よりも大きい密度で１０ｎｍよりも大きい寸法の結晶欠陥を有する支持体と、前記支持体の前面の第１の領域上に配置された絶縁層と、前記絶縁層上に配置された表面層と、前記支持体の前記前面の少なくとも第２の領域上に配置された追加層とを備え、前記追加層は、前記第２の領域を覆う露出表面を有し、及び前記支持体の結晶欠陥を埋め込むのに十分な厚さを有する。好ましくは、前記基板は、前記支持体と前記絶縁層との間であって、前記支持体の前記前面の前記第１の領域上に配置されたエピタキシャル層を備える。
【０００７】
好適な実施形態において、本発明は、支持体と、前記支持体の前面上に配置された連続的な絶縁層と、前記絶縁層上に配置された表面層とを備える基板を供給するステップと、前記表面層の第１の領域上にマスク層を形成するステップと、前記マスク層によって覆われていない第２の領域内の前記表面層及び前記絶縁層を除去するステップと、前記第２の領域に、好ましくは平坦化された、追加層を形成するステップとを含む半導体構造の製造方法を提供する。
【図面の簡単な説明】
【０００８】
本発明の他の特徴及び利点は、以下の説明及び添付の図面から明らかになるであろう。
【図１】本発明の方法及び基板の実施形態を示す図である。
【図２】本発明の方法及び基板のさらなる実施形態を示す図である。
【図３】本発明の方法及び基板のさらなる実施形態を示す図である。
【図４】本発明の方法及び基板のさらなる実施形態を示す図である。
【図５】本発明の方法及び基板のさらなる実施形態を示す図である。
【図６】本発明の方法及び基板のさらなる実施形態を示す図である。
【図７】本発明の方法及び基板のさらなる実施形態を示す図である。
【図８】本発明の方法及び基板のさらなる実施形態を示す図である。
【図９】本発明の方法及び基板のさらなる実施形態を示す図である。
【図１０】形成電子デバイスを含む本発明の実施形態を示す図である。
【図１１】形成電子デバイスを含む本発明のさらなる実施形態を示す図である。
【図１２】形成電子デバイスを含む本発明のさらなる実施形態を示す図である。
【図１３】形成電子デバイスを含む本発明のさらなる実施形態を示す図である。
【図１４】形成電子デバイスを含む本発明のさらなる実施形態を示す図である。
【図１５】電子デバイスを形成することを含む本発明の他の実施形態を示す図である。
【発明を実施するための形態】
【０００９】
本明細書で説明される好ましい実施形態及び特定の例は、本発明の範囲の例示としてとらえられるべきであり、本発明を限定するものではない。本発明の範囲は、特許請求の範囲を参照して決定されるべきである。
【００１０】
図１から図３は、本発明の基板及び方法の好ましい実施形態を例示する。特に、図１は、例えば、ＳＯＩ基板（シリコン・オン・インシュレータ）を形成するように、支持体１と、支持体１の前面（front face）上に配置された連続的な絶縁層２と、絶縁層２上に配置された表面層３とを備える基板を例示する。図２は、マスク層７を表面層３の第１の領域４上に形成することを例示する。マスク層７によって覆われていない第２の領域５において表面層３及び絶縁層２を除去した後に、好ましくはエピタキシーによって、追加層６を第２の領域５に形成することができる。図３は、矢印８によって示されるように、その後、追加層６が例えばマスク層７の最上面まで下がって平坦化されることを例示する。平坦化は、例えば、化学機械研磨（ＣＭＰ）により研磨することによって実行することができる。
【００１１】
図４は、マスク層７の最後の除去後に上述の方法から得られた基板の実施形態を例示する。得られた基板は、支持体１と、支持体１の前面の第１の領域４に配置された絶縁層２と、絶縁層２上に配置された表面層３とを備える。追加層６は、支持体１の前面の少なくとも第２の領域５上に配置され、第２の領域５の全域に渡る露出表面１５を有する。追加層６の露出表面１５がマスク層７の最上面まで下がって平坦化されたため、この露出表面は、マスク層７を除去した後に、露出表面１６と同一平面上にあることが必ずしも必要ない。
【００１２】
支持体１及び表面層３は、異なる半導体材料を備えるか、又は同じ半導体材料を備えるが異なる結晶配向を有するか、或いはその両方を備えることができる。その後、電子デバイスを、異なる材料内に形成することができる。支持体１及び表面層３は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、又はＩｎＰ、ＧａＮ、或いはＧａＡｓなどのＩＩＩ−Ｖ族半導体材料を備え、場合によっては歪状態であることが好ましい。例えば、ゲルマニウムを、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタ用のＩＩＩ−Ｖ族半導体材料とのために選択することができる一方で、シリコンを入出力回路及びアナログ回路のために用いることができる。
【００１３】
好ましくは、絶縁層２は、１４０ｎｍより小さい厚さを有することができ、より好ましくは、２ｎｍから２５ｎｍ以下の厚さを有することができる。好ましくは、表面層３は、１００ｎｍより小さい厚さを有し、より好ましくは、５ｎｍから５０ｎｍの厚さを有することができる。特に、好ましくは、層３は、平面完全空乏型ＳＯＩトランジスタ用に、１２ｎｍから２０ｎｍの厚さを有し、又は垂直多重ゲートトランジスタ用に２０ｎｍから５０ｎｍの厚さを有する。
【００１４】
好ましくは、追加層６は、支持体１に存在する幾つか又は全ての結晶欠陥を埋め込むのに十分な厚さを有する。例えば、追加層６は、０．１ミクロンよりも大きい厚さを有することができる。用語「埋め込み（ｂｕｒｙｉｎｇ）」は、本明細書において、十分な厚さの層であって、埋め込み層の上部表面から埋め込み層の下部表面に存在する欠陥が埋め込み層の上部表面に伝播し、その上部表面上に出現するのを実質的に制限する層を記述するものとする。基板の前面が、１０ｎｍよりも大きい結晶欠陥であって、１０3／ｃｍ3又は１０5／ｃｍ3よりも大きい結晶欠陥の密度を有する場合であっても、追加層６の露出表面１５は適切な結晶品質及び適切な欠陥の密度を有することができる。支持体１の前面がより大きな欠陥の密度を有することができるため、結果として安価にすることができる。
【００１５】
また、平坦化する前の追加層６の厚さは、表面層３、絶縁層２、及びマスク層７の一体化した厚さよりも大きいことが好ましい。その場合、追加層６の平坦化を、マスク層７の最上面で止めることができる。追加層６は、表面層３の結晶配向とは異なる結晶配向を有する材料を備えることができ、表面層３の材料とは異なる材料を備えることができる。
【００１６】
好ましくは、マスク層７は、２０ｎｍから１００ｎｍの厚さを有し、より好ましくは、５０ｎｍ以下の厚さを有し、酸化物材料を備える。
【００１７】
図５及び図６は、本発明の基板及び方法のさらに好ましい実施形態を例示する。ここで、図５のマスク層７は、上部層７ａ及び下部層７ｂを備える。図６は、追加層６が平坦化される前に上部層７ａが好ましくは除去され、その後、追加層６の平坦化を、残余の下部層７ｂの最上面で止めることができることを例示する。
【００１８】
マスク層７の上部層７ａは、例えば、１０ｎｍから１００ｎｍの厚さを有する窒化物材料を備えることができ、下部層７ｂは、例えば、５ｎｍから２０ｎｍの厚さを有する酸化物材料を備えることができる。層７が単層酸化膜マスクのみを備える場合、層７はより厚くするべきであり、例えば、２０ｎｍから１２０ｎｍとすることができる。
【００１９】
図７は、本発明の基板及び方法のさらに好ましい実施形態を例示する。ここで、本発明の基板は、表面層３及び絶縁層２を横方向に封止するために形成された絶縁体スペーサ９を備える。スペーサ９が形成された後、追加層６を成長させることができる。
【００２０】
図８は、本発明の基板及び方法のさらに好ましい実施形態を例示する。ここで、本発明の基板は、支持体１と連続的な絶縁層２との間であって、好ましくは０．１ミクロンよりも大きい厚さを有し、好ましくは支持体の前面上に配置されるか、又は支持体の少なくとも第１の領域上に配置された初期エピタキシャル層１０を備える。エピタキシャル層１０は、１０ｎｍよりも大きい寸法の結晶欠陥であって、１０3／ｃｍ3より小さい結晶欠陥の密度を有することが好ましい。その場合、支持体１は、１０ｎｍよりも大きい寸法の結晶欠陥であって、１０3／ｃｍ3よりも大きいか又は１０5／ｃｍ3よりも大きい結晶欠陥の密度を有することができる。
【００２１】
エピタキシャル層が、少なくとも部分的に、支持体１の前側の表面に存在する欠陥を埋め込むことから、欠陥を埋め込むためにも用いられる追加層６の厚さを、エピタキシャル層１０がどこにも形成されていない場合よりも小さくすることができる。
【００２２】
図９は、本発明の基板及び方法のさらに好ましい実施形態を例示する。ここで、基板は、追加層６内又は追加層６上に、及び表面層３内又は表面層３上に、電子デバイス１１をさらに備える。
【００２３】
図１０から図１４は、図９の基板を製造するための本発明の方法の実施形態を例示する。一般に、これらの方法は、リソグラフィ、エッチング、及びインプランテーション（implantation）のステップを含む。
【００２４】
より詳細には、図１０−図１２は、単一のデバイス形成プロセス（ステップの単一の順序）の過程中に、追加層６内又は追加層６上に、及び表面層３内又は表面層３上に、デバイスを形成する方法の実施形態を例示する。言い換えると、デバイスの形成は共通のステップを共有するため、デバイスは「同時に（at the same time）」又は「同時に（simultaneously）」に形成されるとみなすことができる。図１０は、第１のリソグラフィステップを示し、このステップは、追加層６の露出表面１５の選択部分上に、及び同時に表面層３の露出表面１６の選択部分上にリソグラフィ画像を投影し又は形成するステップを含む。そのような投影し又は形成するステップは、画像形成装置１２を用いて照射する（矢印１７）ことによって実行することができる。オフセットの高さ１３が予め定めた画像解像度に関して要求される画像形成装置の焦点深度より小さいとき、このリソグラフィ（図１０の矢印１７）は、露出表面１５及び１６の双方に対して同時に実行することができる。最も小さいパターン及び最も高い解像度は、通常、ゲート長によって決定される。
【００２５】
ここで、露出表面１５及び１６は、好ましくは予め定めた解像度に対応する画像形成装置１２によって（基板の表面と垂直なｚ軸に沿って）なされるリソグラフィ露光の焦点深度より小さいオフセットの高さ１３だけずれて例示される。焦点深度は、使用される画像形成装置及び適用されるプロセスによって要求される解像度に依存する。
【００２６】
言い換えると、予め定めた画像解像度に対応する選択されたリソグラフィツールの焦点深度がオフセットの高さ１３よりも大きければ、予め定めた解像度の画像を両露出表面１５及び１６上に同時に形成することができる。より低い画像解像度の場合、１００ｎｍより小さいオフセットの高さ１３は、より低い解像度に対応する焦点深度より小さいオフセットの高さ１３とすることができる。（より小さな構造に必要とされる）より高い画像解像度の場合、焦点深度は小さいことが好ましく、オフセットの高さ１３はより一層小さく、例えば５０ｎｍより小さいことが好ましい。一般に、オフセットの高さ１３は、１００ｎｍより小さいことが好ましく、５０ｎｍより小さいことがより好ましい。
【００２７】
図１１は、露出表面１５及び１６の双方から同時に実行することができる次のエッチングのステップ（矢印２０）を例示する。
【００２８】
図１２は、露出表面１５及び１６に同時に実行することができるさらに次のインプランテーションのステップを例示する。
【００２９】
図１３及び図１４は、図９の基板を製造するための本発明の更なる方法の実施形態を例示する。ここで、デバイスは、各露出表面に対して固有のリソグラフィステップを実行することによって、追加層６内又は追加層６上及び表面層３内又は表面層３上に形成される。本実施形態は、露出表面が予め定めた解像度のリソグラフィ露光に対応する画像形成装置の（基板に垂直なＺ軸に沿った）焦点深度よりも大きい高さだけずれているときに有利である。
【００３０】
図１３は、露出表面１５に対する固有のリソグラフィステップを例示する。
【００３１】
図１４は、露出表面１６に対するさらに別途の固有のリソグラフィステップを例示する。
【００３２】
これらの実施形態において、エッチング及びインプランテーションステップは、露出表面１５及び１６の双方に対して同時に実行することができる。あるいはまた、固有のエッチングステップ及び／又は固有のインプランテーションステップを実行することができる。
【００３３】
図１５は、たとえオフセットの高さ１３が、ある要求された精度に対応する画像形成装置の焦点深度よりも大きい場合であっても、単一のリソグラフィステップが追加層６の露出表面１５及び表面層３の露出表面１６に対して実行される本発明の方法の更なる実施形態を例示する。本実施形態において、異なる所要の解像度を有する異なる種類の電子デバイスを、追加層６内及び表面層３内（及び選択的には、以下で説明される追加表面層内）に形成する。
【００３４】
例えば、メモリデバイスなどの小さな電子デバイス１１ａを、表面層３内（及び選択的には、追加表面層内）に形成することができ、論理デバイスなどの大きな電子デバイスを、追加層６内に形成することができ、又はその逆に形成することができる。リソグラフィの焦点の中心は、最も高い所要の解像度を有する最小デバイスが、例えば、表面層３に形成されるレベルに調整されることが好ましい。追加層６の露出表面１５などの他のレベルが最も高い解像度に対応する焦点深度１８ａを超える場合であっても、最も高い解像度に対応する焦点深度を超えるレベル上の画像解像度は、より低い解像度のみを必要とし、表面層内に形成されるより大きなデバイスに対して十分であるため、ただ１つの一斉のリソグラフィステップを用いることができる。
【００３５】
言い換えると、第１の焦点深度１８ａを、表面層３などのより高い所要の画像解像度に関連付けて第１のレベルとすることができ、第２の焦点深度１８ｂを、追加層６の露出表面１６などのより低い所要の解像度に関連付けて第２のレベルとすることができる。典型的には、より低い画像解像度に適した焦点深度１８ｂは、より高い画像解像度に適した焦点深度１８ａより大きく、且つ重複している。従って、２つの固有の焦点深度１８ａ及び１８ｂを考慮すると、追加層６の露出層１５上のリソグラフィは、実際、より大きな焦点深度１８ｂの範囲内である一方で、同時に表面層３の露出表面１６上のリソグラフィは、実際、より小さな焦点深度１８ａの範囲内である。
【００３６】
このアプローチは、層１、２、３の特定の配置に限定されないが、電子デバイスが形成されることになるいくつかの異なるレベルを有する他の基板で実装することもできる。これは例えば、２つ以上の異なる表面のレベルを有するバルク基板の場合である。
【００３７】
例えば、本発明の実施に用いられる（図示されない）基板は、表面層３の追加の選択された領域上に配置された追加絶縁層と、その追加絶縁層上に配置された追加半導体表面層を備えることができる。追加絶縁層及び追加半導体表面層を有する基板は、Ｓｍａｒｔ  Ｃｕｔ（登録商標）によって製造することができる。次に、４つの以下の層、すなわち、追加絶縁層と、追加半導体表面層と、表面層３と、絶縁層２とが、基板の第２の領域５から除去される。残余の領域において、追加絶縁層及び追加半導体表面層のみが、電気デバイスが追加表面層内に形成される追加の選択領域内を除いて、除去される。
【００３８】
次いで、電子デバイスは、本発明の方法によるそのような基板の３つのレベル内（又は上）に同時に形成することができる。３つのレベルの高さの差が、用いられるプロセスの焦点深度よりも小さいときには、リソグラフィ、エッチング及びインプランテーションステップを同時に実行することが好ましい。焦点深度が高さの差よりも小さい場合であっても、これらのステップは、ある場合において、例えば、より上のレベル内（又はより下のレベル内）で要求される解像度が他のレベルより高くない場合には、同時に実行することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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