(57)【要約】  対にされたセルを有する６Ｆ２  ＤＲＡＭセルが記載される。一実施形態において、ダミーワードラインを画成するゲートを有するｎ型アイソレーショントランジスタによって、セル対同士がアイソレートされる。ダミーワードラインは、ｐチャネルデバイスに好ましい仕事関数を有する金属から形成される。
2014523127.tif 000002
【特許請求の範囲】
【請求項１】
セルの対であり、各セルが、チャネル領域を画成するｎ型ソース／ドレイン領域を有するアクセストランジスタとキャパシタとを有し、第１の対のセルの各アクセストランジスタの一方のソース／ドレイン領域が、ビットラインへの接続を提供する共通ビアコンタクトに接続され、各アクセストランジスタの他方のソース／ドレイン領域が、前記ｎ型ソース／ドレイン領域によって画成される共通チャネル領域により、隣接するセルの対のアクセストランジスタの他方のソース／ドレイン領域から分離されている、セルの対と、
前記ビットラインに対して概して垂直に延在するアクセスワードラインであり、各アクセスワードラインが、アクセストランジスタのチャネル領域の上に延在しており、当該アクセスワードラインは、ｎチャネルデバイスに好ましい仕事関数を持つ材料を有する、アクセスワードラインと、
前記ビットラインに対して概して垂直に延在するダミーワードラインであり、各ダミーワードラインが、前記共通チャネル領域のうちの１つの上に延在し、当該ダミーワードラインは、ｐチャネルデバイスに好ましい仕事関数を持つ材料を有する、ダミーワードラインと、
を有するＤＲＡＭアレイ。
【請求項２】
前記ダミーワードラインの前記仕事関数は、およそ４．８ｅＶから５．１ｅＶである、請求項１に記載のアレイ。
【請求項３】
前記ダミーワードラインは、基板電位に対して負の電位に結合される、請求項１に記載のアレイ。
【請求項４】
前記アクセストランジスタの前記他方のソース／ドレイン領域に接続されて、上に位置するキャパシタへの接続を提供するビアコンタクト、を含む請求項３に記載のアレイ。
【請求項５】
前記ビットラインは当該アレイ内の前記セルの対の上方に配置された金属配線である、請求項４に記載のアレイ。
【請求項６】
前記キャパシタは前記ビットラインの上方に配置されている、請求項５に記載のアレイ。
【請求項７】
前記アクセストランジスタの前記チャネル領域は、前記アクセストランジスタの前記ソース／ドレイン領域に対して角度を付けられている、請求項１に記載のアレイ。
【請求項８】
前記アクセストランジスタの前記チャネル領域は、前記アクセストランジスタの前記ソース／ドレイン領域に対して角度を付けられている、請求項６に記載のアレイ。
【請求項９】
前記ソース／ドレイン領域、前記アクセストランジスタの前記チャネル領域、及び前記共通チャネル領域は、前記ワードラインに対して概して垂直に配置された連続した蛇行形状の半導体ボディから形成されている、請求項７に記載のアレイ。
【請求項１０】
前記ソース／ドレイン領域、前記アクセストランジスタの前記チャネル領域、及び前記共通チャネル領域は、前記ワードラインに対して概して垂直に配置された連続した蛇行形状の半導体ボディから形成されている、請求項８に記載のアレイ。
【請求項１１】
各セルが略６Ｆ２の面積を有する、請求項１０に記載のアレイ。
【請求項１２】
セルの対であり、各セルが、チャネル領域を画成するｎ型ソース／ドレイン領域を有するアクセストランジスタとキャパシタとを有し、第１の対のセルの各アクセストランジスタの一方のソース／ドレイン領域が、ビットラインへの接続を提供する共通ビアコンタクトに接続されている、セルの対と、
前記ビットラインに対して概して垂直に延在するアクセスワードラインであり、各アクセスワードラインが、アクセストランジスタのチャネル領域の上に延在しており、当該アクセスワードラインは、ｎチャネルデバイスに好ましい仕事関数を持つ材料を有する、アクセスワードラインと、
を有し、
前記アクセストランジスタの前記チャネル領域は、前記アクセストランジスタの前記ソース／ドレイン領域に対して角度を付けられている、
ＤＲＡＭアレイ。
【請求項１３】
前記アクセスワードラインは、当該アクセスワードラインが選択されていないとき、基板電位に対して負の電位に維持される、請求項１２に記載のＤＲＡＭアレイ。
【請求項１４】
前記アクセスワードラインは、およそ４．０ｅＶから４．２ｅＶの間の仕事関数を有する金属から製造されている、請求項１３に記載のＤＲＡＭアレイ。
【請求項１５】
各アクセストランジスタの他方のソース／ドレイン領域は、ｎ型ソース／ドレイン領域によって画成される共通チャネル領域により、隣接するセルの対のアクセストランジスタの他方のソース／ドレイン領域から分離されており、当該ＤＲＡＭアレイは、前記ビットラインに対して概して垂直に延在するダミーワードラインを含み、各ダミーワードラインは、前記共通チャネル領域のうちの１つの上に延在し、前記ダミーワードラインは、ｐチャネルデバイスに好ましい仕事関数を持つ材料を有する、請求項１２に記載のＤＲＡＭアレイ。
【請求項１６】
前記ダミーワードラインの前記仕事関数は、およそ４．８ｅＶから５．１ｅＶである、請求項１５に記載のＤＲＡＭアレイ。
【請求項１７】
前記アクセストランジスタの前記他方のソース／ドレイン領域に接続されて、上に位置するキャパシタへの接続を提供するビアコンタクト、を含む請求項１６に記載のＤＲＡＭアレイ。
【請求項１８】
前記ビットラインは基板の上方に配置された金属配線である、請求項１７に記載のＤＲＡＭアレイ。
【請求項１９】
前記キャパシタは前記ビットラインの上方に配置されている、請求項１８に記載のＤＲＡＭアレイ。
【請求項２０】
セルの対であり、各セルが、チャネル領域を画成するｎ型ソース／ドレイン領域を有するアクセストランジスタとキャパシタとを有し、第１の対のセルの各アクセストランジスタの一方のソース／ドレイン領域が、ビットラインへの接続を提供する共通ビアコンタクトに接続されている、セルの対と、
前記ビットラインに対して概して垂直に延在するアクセスワードラインであり、各アクセスワードラインが、アクセストランジスタのチャネル領域の上に延在しており、当該アクセスワードラインは、ｎチャネルデバイスに好ましい仕事関数を持つ材料を有する、アクセスワードラインと、
を有し、
前記アクセスワードラインは、当該アクセスワードラインが選択されていないとき、基板電位に対して負の電位に維持される、
ＤＲＡＭアレイ。
【請求項２１】
各対のセルは、共通の拡散領域内に配置されている、請求項２０に記載のＤＲＡＭアレイ。
【請求項２２】
前記拡散領域の各々はシャロー・トレンチ・アイソレーションによって分離されている、請求項２１に記載のＤＲＡＭアレイ。
【請求項２３】
前記拡散領域の各々は同一の角度で前記アクセスワードラインに対して角度を付けられている、請求項２１に記載のＤＲＡＭアレイ。
【請求項２４】
各対のセルの前記共通ビアコンタクトは、各拡散領域の略中間に位置付けられている、請求項２３に記載のＤＲＡＭアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルに関する。
【背景技術】
【０００２】
集積回路トランジスタはしばしば、酸化物領域を用いて互いに分離（アイソレート）されている。そのような領域を形成する２つの一般的な技術は、（ｉ）窒化シリコン層の開口を使用するシリコン局所酸化（ＬＯＣＯＳ）、及び（ｉｉ）浅いトレンチを酸化物で充填するシャロートレンチアイソレーション（ＳＴＩ）である。何れも容易にスケーリングされず、８Ｆ２又はそれより小さい面積を有するＤＲＡＭセルを実現するためには注意深いレイアウトが必要とされる。
【０００３】
特許文献１に、分離がアイソレーショントランジスタとＳＴＩとの組み合わせから得られる６Ｆ２  ＤＲＡＭセルが記載されている。アイソレーショントランジスタ内のゲート酸化膜がＤＲＡＭアクセストランジスタで使用される酸化膜より厚くされて、アイソレーションが高められている。
【０００４】
ｎチャネルアクセストランジスタ及びアイソレーショントランジスタのＰ＋ポリシリコンゲートが、６Ｆ２  ＤＲＡＭセルを達成する別の一手法として提案されている（非特許文献１参照）。ＬＯＣＯＳ及びアイソレーショントランジスタを使用したビットライン上キャパシタセルでの６Ｆ２  ＤＲＡＭセルに関する一技術が、非特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６５４５９０４号明細書
【非特許文献】
【０００６】
【非特許文献１】Hiroshi  Kiuirai等、「Data  Retention  Time  in  DRAM  with  WSix/P+  poly-Si  Gate  NMOS  Cell  Transistors」、Electronic  Devices  Meeting  2001、IEDM  Technical  Digest  International、第395頁から
【非特許文献２】Masami  Aoki等、「Fully  Self-Aligned  6F2  Cell  Technology  for  Low  Cost  1Gb  DRAM」、1996  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers、第22頁から
【発明の概要】
【発明が解決しようとする課題】
【０００７】
開示の一態様により、対にされたセルを有する６Ｆ２  ＤＲＡＭセルが提供される。
【課題を解決するための手段】
【０００８】
一実施形態において、ダミーワードラインを画成するゲートを有するｎ型アイソレーショントランジスタによって、セル対同士がアイソレートされる。ダミーワードラインは、ｐチャネルデバイスに好ましい仕事関数を有する金属から形成される。
【図面の簡単な説明】
【０００９】
【図１】本開示の一実施形態に従ってレイアウトされたペアード・ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを例示する回路図である。
【図２】複数のセル対を示す平面図であり、上に位置するビットライン及び上に位置するキャパシタへのセル対のコンタクトを示している。
【図３】概して図２の切断線３−３を通って取られた、キャパシタコンタクト及び上に位置するキャパシタの断面立面図である。
【図４】概して図２の切断線４−４を通って取られた、アクセストランジスタのゲートを形成する金属ワードラインの断面立面図である。
【図５】下に位置するアクセストランジスタのソース／ドレイン領域からビットラインへのコンタクトを例示する断面立面図である。
【図６】アイソレーショントランジスタを用いずに６Ｆ２セルが実現される他の一実施形態にて使用される傾斜拡散領域を示す平面図である。
【発明を実施するための形態】
【００１０】
以下の記載にて６Ｆ２  ＤＲＡＭセルを説明する。例えば図３のキャパシタコンタクト構造などのアレイ内のセル及びその使用の完全なる理解を提供するために、数多くの具体的詳細事項を説明する。当業者に明らかになるように、それらの具体的詳細事項は、請求項に係るメモリを達成するための単なる一手法である。また、本発明をいたずらに不明瞭にしないよう、ＤＲＡＭセルを製造するための周知のプロセスについては詳細には説明していない。
【００１１】
記載のセルは、ロジックＣＭＯＳテクノロジと相性が良いものであるので、混載ＤＲＡＭに特に有用である。
【００１２】
図１に、２つのセル対１０及び１２を示す。各セルは、例えばトランジスタ１４及びキャパシタ１５など、アクセストランジスタ及びキャパシタを有する。アクセストランジスタ１４のソース／ドレイン領域は、コンタクト２８により、上に位置するビットライン１８に接続されている。各セル対内の一方のセルは、ワードライン１６上の電位によってアクセスされる。各ビットラインは例えばセンスアンプ２０などのセンス増幅器の一入力に接続され、センスアンプ２０の他方の入力は、ＤＲＡＭアレイの他の一部上に延在するビットライン２２に接続される。同様に、セル対１２は、センスアンプ２５に一入力を提供するビットライン２４に接続されている。
【００１３】
アクセストランジスタ１４及び２６のチャネル領域は、ビットライン及びワードラインに対して角度を付けられる（傾斜される）。これは、図２にて見てとられることになるように、セル対の横方向寸法を短縮するとともに、上に位置するビットライン１８へのセル対に１つのコンタクト２８を更に容易化する。
【００１４】
各セル対と（所与のビットラインに沿っての）その隣接セル対との間のアイソレーションは、例えば図１のトランジスタ３０及び３１などのアイソレーショントランジスタにより得られる。これらのトランジスタのゲートは、例えば図１のライン３２及び３３などのダミーワードラインを画成する。これらのダミーワードラインは、トランジスタ３０及び３１のソース／ドレイン領域並びにアクセストランジスタ１４及び２６のソース／ドレイン領域の全てがｎ型領域であっても、ｐ型デバイスに好ましい仕事関数を有する金属からの置換ゲートプロセスにて製造される。アクセストランジスタは、ｎ型デバイスに好ましい仕事関数を有するメタルゲートを有する。図２のレイアウトのセルは、６Ｆ２の実効面積を有するとともに、ロジックベースの製造プロセスを用いて製造される。
【００１５】
なお、Ｆは最小ピッチの１／２として定義され、最小ピッチとは、最小ライン幅に、ラインの一方側で該ラインに直に隣接し且つ繰り返しパターンの次の隣接ラインに隣接するスペースの幅を足し合わせたものである。図２のレイアウトでは、ビットラインは横方向にあり、ワードラインは縦方向にある。ビットラインは２Ｆハーフメタルピッチにある。各セルの横方向寸法は１．５ゲートピッチ又は３Ｆハーフゲートピッチにある。これにより６Ｆ２のセル面積が生み出される。
【００１６】
図２のレイアウトは、バルクシリコン基板上又はシリコン・オン・インシュレータ（ＳＯＩ）基板上に製造され得る。一実施形態において、蛇行形状のフィン状の半導体ボディ４０、４１及び４２が、これらの各々がそれぞれ例えばビットライン４３、４４及び４５などの隣接ビットラインに対して概して平行であるように、ｐ型バルクシリコン基板からエッチングされる。例えばボディ４２などの連続したボディは、例えばボディ４２の領域４８などに形成された“ラムダ”形状のセグメントを含んでいる。ボディ４０、４１及び４２は、アクセストランジスタ及びアイソレーショントランジスタ双方のｎ型ソース／ドレイン領域とこれらのトランジスタのチャネル領域とを含む。なお、一実施形態ではトライゲートプロセスで隆起ボディが使用されるが、これはレイアウトに必ずしも必要ではなく、例えば、ソース／チャネル領域とそれらの間のチャネル領域がバルクシリコン内に直接的に形成されてもよい。
【００１７】
ＳＴＩ領域は、ライン４０、４１及び４２の間に横方向に形成される。そして、上述のように、セル対間の縦方向のアイソレーションは、アイソレーショントランジスタによって提供される。アイソレーショントランジスタは、例えば図２のダミーワードライン５２及び５３など、縦方向に配置されたダミーワードラインと半導体ボディとの交差部に画成される。各セル対は、例えばボディ４０などの所与のシリコンボディに沿って、隣接するセル対から、セル対の両側に配置されるアイソレーショントランジスタにより分離される。これらアイソレーショントランジスタの各々は、チャネル領域を間に画成する例えば領域７２及び７４などのソース／ドレイン領域を含む。ダミーワードライン５２と５３との間に、例えばワードライン５０及び５１などのアクセスワードラインが形成されて、アクセストランジスタのゲートを画成する。
【００１８】
例えばビットライン４３、４４及び４５など、概して横方向に配置されるビットラインは、例えば、ワードラインに対して概して垂直にされて基板上に配置されるメタル１層に形成される金属配線である。所与のビットラインに結合される全てのアクセストランジスタ（例えば、ビットライン４３に関し、ボディ４０に沿って形成されるアクセストランジスタ群）は、例えばコンタクト６０、６１などのビアコンタクトを有しており、それにより、一対のアクセストランジスタの各アクセストランジスタからのソース／ドレイン領域が単一のビアコンタクトを介してビットラインに接続される。従って、（傾斜したチャネル領域６５を画成する）ソース／ドレイン領域６３及び６４を備えたアクセストランジスタと、（傾斜したチャネル領域７０を画成する）ソース／ドレイン領域６６及び６８を備えたアクセストランジスタとが、共通のビアコンタクト６１を介してビットライン４３に接続される。
【００１９】
各アクセストランジスタの他方のソース／ドレイン領域は、例えばコンタクト７５及び７６などのコンタクトビアによりキャパシタに接続される。図３から最もよく理解されるように、キャパシタ・オーバー・ビットライン（ＣＯＢ）レイアウトは、６Ｆ２セルサイズを支援するとともに、キャパシタの形成に基板領域が使用される場合に必要となるような、ロジックプロセスと必ずしも相性が良くない基板レベルの処理工程を不要にする。
【００２０】
図２のレイアウトのソース／ドレイン領域は全てｎ＋領域である。従って、アクセストランジスタ及びアイソレーショントランジスタは何れもｎチャネルデバイスである。しかしながら、アイソレーショントランジスタのゲートを画成する金属配線は、ｐ型デバイスに好ましい材料、より具体的には、およそ４．８ｅＶから５．１ｅＶの間の仕事関数を有する金属を有する。対照的に、アクセストランジスタのゲートを画成するアクセスワードラインは、ｎ型デバイスに好ましい仕事関数を有する金属、より具体的には、およそ４．０ｅＶから４．２ｅＶの間の仕事関数を有する金属から製造される。
【００２１】
一実施形態において、ダミーワードラインは、（基板のゼロボルトに対して）ゼロボルト未満の電位に維持される。また、アクセスワードラインも、アクセストランジスタのカラム（列）を選択しないとき、ゼロボルト未満のこの同じ電位に維持される。図２のレイアウトに使用され得るワードライン選択は、２０１０年１２月２０日に出願された“NOR  Word  Line  Selection”なる米国特許出願第１２／９２８，９８９号、及び１０年１２月２０２０日に出願された“NAND  Logic  Word  Line  Selection”なる米国特許出願第１２／９２８，９４９号に記載されている。図２のアレイとともに使用され得る階層ＤＲＡＭセンシング構成は、２０１０年１２月２０日に出願された“Hierarchical  DRAM  Sensing”なる米国特許出願第１２／９２８，９４８号に記載されている。これら３つの特許出願は全て本願と同一の出願人によるものである。
【００２２】
図３には、単一のＤＲＡＭセルのキャパシタ及びビアコンタクトが断面図で示されている。半導体基板８１は、ビアコンタクト８６の下にソース／ドレイン領域を有する集積体を含んでいる。コンタクト８６は、０レベル層間誘電体（ＩＬＤ）と呼ばれることもある絶縁体によって取り囲まれている。第１レベルＩＬＤ内で、ビアコンタクトは、コンタクト８６からダマシンカッパーインレー８８まで延在するプラグ８７（例えば、タングステンプラグ）を有している。なお、下地層へのコンタクトのため、これらのＩＬＤ層の各々を隔てるエッチャントストッパ層８５を貫通するように形成された開口が存在している。再び第２レベルＩＬＤ層内で、ビアコンタクトは、ダマシンカッパーインレー９０を上に備えたプラグ９１を有している。図示した実施形態において、キャパシタはＩＬＤ層３及び４の中に形成されている。キャパシタは、下に位置するインレー９０と接触する第１のプレート９２を含んでいる。絶縁体９３が、プレート９２を、内部の第２のプレート９４から絶縁している。プレート９４は、図示しない接続を介してグランド（基板電位）に接続される。なお、より高いＩＬＤレベルの各々ではライン間隔が増大する。しかしながら、図示した実施形態において、このＣＯＢセルで６Ｆ２の面積内でのセルの製造を可能にするのに十分な間隔がキャパシタ同士の間に存在している。キャパシタの製造は、本願と同一出願人の同時係属中の米国特許出願第１３／０４１，１７０号に記載されている。
【００２３】
図４は、図２の切断線４−４を通って取られたものであり、例えば図２のボディ４１などの半導体ボディと、電界効果トランジスタで典型的にそうであるようにボディから絶縁された、上に位置する金属ワードライン５０とを示している。図２のアレイを製造する一プロセスにおいて、先ずワードラインが犠牲ポリシリコン層から形成され、そして、犠牲ゲートにアライメントしてトランジスタのソース／ドレイン領域がドープされた後に、置換ゲートプロセスを用いてポリシリコンが金属ワードラインで置き換えられる。図４では、金属ワードライン５０は、ｎチャネルデバイスに好ましい仕事関数を有するものである。
【００２４】
図５は、図２の切断線５−５を通って取られたものであり、上に位置するビットライン４３からソース／ドレイン領域である半導体ボディ４０へのコンタクトを示している。このビットラインは、第１メタル層内に形成されている。コンタクト１００が、ビットライン４３及びプラグ１０１を、図２の対にされた（ペアード）セルレイアウトにおける２つのアクセストランジスタ間に配置されたボディ４０（ソース／ドレイン領域）に接続している。再度、ＩＬＤ０がエッチャントストッパ層８５とともに示されている。
【００２５】
図６は、ダミーワードラインを用いずにＤＲＡＭ  ＣＯＢセルが直線状の対として編成される代替的な一レイアウトである。単一のセルが領域１３０内に示される。一対のセルが拡散領域１２０の各々に形成される（なお、全ての拡散領域１２０は示されていない）。セルは、図２の蛇行ボディを用いずに、直線状の配置で対にされる。拡散領域の各々間にＳＴＩが使用される。セル用の全ての拡散領域が、ウェーハの主たる角度に対して同じ角度である。従って、ウェーハは、チャネル注入及びソース／ドレイン注入の双方に対して同じ軸外方向に位置付けられる。
【００２６】
図６に示される全てのワードライン、具体的には、ライン１０５、１０６、１０７、１０８及び１０９はアクセスワードラインである。ワードラインは、選択されるときに正であり、選択されないとき負電位に維持される。ビットラインは図示されていないが、ビットラインコンタクト１１０を横切って横方向に配置される。各セル対は、そのセル間の中間に配置されるビットラインコンタクト１１０を共有する。
【００２７】
長方形ブロック１１２から理解され得るように、セルは、６Ｆ２に等しい面積を有し、そのうち３Ｆは、この実施形態ではワードライン方向に走り、２Ｆは、例えばワードライン１０５からワードライン１０６など、ワードラインからワードラインまで延在する。
【００２８】
共通のビットラインコンタクトを用いてセルが対にされ且つセルが６Ｆ２に等しい面積を有するＤＲＡＭレイアウトを説明した。
【図１】
2014523127.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2014523127.tif 000009
2014523127.tif 000010