(57)【要約】  入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
2011524113.tif 000002
【特許請求の範囲】
【請求項１】
オリジナルクロック信号の第２の複数の遷移から導き出される第１の複数の遷移を有する入力信号から、少なくとも１つの出力クロック信号を生成するための回路であって、
前記オリジナルクロック信号は、前記出力クロック信号の第２の周波数とは異なった第１の周波数を有し、
前記第２の周波数は、前記第１の周波数と、第２の整数値に対する第１の整数値の比との乗算からの積であり、
前記回路は、
数値的オフセット値を数値的位相値へ周期的に加算するための積算器を備え、
前記出力クロック信号は、前記数値的位相値から生成され、
前記回路は、
前記積算器に結合され、前記数値的位相値から、前記入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成するための小数位相検出器と、
前記積算器および前記小数位相検出器に結合されたループフィルタとをさらに備え、
前記ループフィルタは、前記それぞれの数値的位相誤差のフィルタリングから、前記数値的オフセット値を生成するためのものである、回路。
【請求項２】
前記積算器は、前記出力クロック信号の複数のサイクル内において、前記数値的位相値を生成し、
前記小数位相検出器は、前記入力信号の各遷移について、前記遷移における前記数値的位相値と、前記第１の整数値に対する前記第２の整数値の比とを乗算することによって、前記それぞれの数値的位相誤差を生成する、請求項１に記載の回路。
【請求項３】
前記回路は、複数の出力クロック信号を生成し、
各出力クロック信号は、それぞれの周波数を有し、
各それぞれの周波数は、前記数値的位相値と、それぞれの分母整数値に対するそれぞれの分子整数値の比との乗算からの積であり、
前記積算器は、前記第１の周波数における複数の数のサイクルにおいて、前記数値的位相値を生成し、
前記数は、前記分母整数値の最小公倍数であり、
前記小数位相検出器は、前記入力信号の各遷移について、前記それぞれの数値的位相誤差を生成し、
前記それぞれの数値的位相誤差は、前記遷移における前記数値的位相値の小数部である、請求項１に記載の回路。
【請求項４】
前記小数位相検出器は、前記第２の整数値を法とする前記入力信号の前記遷移のカウントを生成するとともに、前記入力信号の各遷移について、前記それぞれの数値的位相誤差を生成し、
前記それぞれの数値的位相誤差は、前記数値的位相値と前記遷移における前記カウントについての予め定められた数値との差である、請求項１に記載の回路。
【請求項５】
前記入力信号の前記第１の複数の遷移は、前記入力信号のすべての正の遷移および前記入力信号のすべての負の遷移の少なくとも１つを含む、請求項１に記載の回路。
【請求項６】
前記数値的位相値は、小数部と整数部とを含み、
前記整数部は、整数値を法とする前記数値的位相値である、請求項１に記載の回路。
【請求項７】
前記第１および第２の周波数より高い周波数を有する制御クロック信号を受信するための制御ポートをさらに備え、
前記積算器は、前記制御クロック信号の各アクティブな遷移において、前記数値的オフセット値を前記数値的位相値へ周期的に加算する、請求項１に記載の回路。
【請求項８】
前記出力クロック信号は、前記数値的位相値の小数部の複数のビットの最上位ビットを含む、請求項１に記載の回路。
【請求項９】
前記数値的オフセット値は、前記数値的位相誤差の前記フィルタリングからの数値的修正値と、予め定められた数値との合計を含み、
前記予め定められた数値は、前記数値的オフセット値を前記数値的位相値へ周期的に加算することの比率の公称値によって除された前記第１および第２の周波数のうちの１つのための公称値である、請求項１に記載の回路。
【請求項１０】
前記ループフィルタは、第１の値および第２の値の合計である数値的修正値から前記数値オフセット値を生成し、
前記第１の値は、前記それぞれの数値的位相誤差に比例し、
前記第２の値は、前記第１の複数の遷移の各々における前記それぞれの数値的位相誤差の積分に比例する、請求項１に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般的にクロックの合成に関し、より特定的には、クロックまたはデータから開始する、積算器ベースのクロックの合成に関する。
【背景技術】
【０００２】
背景
電子回路は、複数のクロック領域の間でデータを頻繁に交換する。電子スイッチの一例は、毎秒１．５４４メガビットの速さでデータを転送するＴ１インターフェースと、毎秒２．０４８メガビットの速さでデータを転送するＥ１インターフェースとの間で、デジタル遠隔通信を転送する。その電子スイッチの一例は、Ｔ１インターフェースとＥ１インターフェースとの間で交換されるデータを、データ転送速度の変更を含む再フォーマットを行う。
【０００３】
電子回路は、複雑な同期化回路を用いてデータを交換する非同期クロック領域を有し得るが、よりシンプルな電子回路は、しばしば、データを直接交換する同期クロック領域を用いることからもたらされる。電子スイッチの例については、Ｔ１およびＥ１インターフェースは、Ｔ１インターフェースについての１．５４４ＭＨｚの２５６／１９３倍の同期比である、Ｅ１インターフェースについての２．９４８ＭＨｚを用いて同期的に動作し得る。一般的に、２つの同期クロック領域は、整数の比率によって関連したそれぞれのクロックを有する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、位相ロックループは、入力信号の周波数の、分母整数に対する分子整数倍の比である周波数を有する出力クロックを合成し得る。位相ロックループは、分母整数によって除された入力クロックの位相を、分子整数によって除された出力クロックの位相と比較する。したがって、位相ロックループは、入力クロックの遷移の小数（fraction）だけにおいて、入力および出力クロックの位相を比較し、その小数は１を分母整数で除したものである。分母整数が大きいときには、位相ロックループは、入力クロックのほとんどの遷移において利用可能な位相情報を無視する。仮想の用途におけるクロック領域は、クロックのジッターの限界のような、ある仕様に適合するクロックを要求する。クロック領域についてのクロックは、位相ロックループが、入力クロックのほとんどの遷移において利用可能な位相情報を無視することによってクロックを生成するときに、過度のジッターを有し得る。本発明は、上記の問題の１つまたはより多くのものに対応する。
【課題を解決するための手段】
【０００５】
要約
本発明の様々な実施形態は、入力信号から１つまたはより多くの出力クロック信号を生成する回路を提供する。入力信号は、出力クロック信号の周波数とは異なる周波数を有するオリジナルクロック信号の遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタとを含む。積算器は、数値的オフセット値を、数値的位相値に周期的に加算する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから、数値的オフセット値を生成する。
【０００６】
様々な他の実施形態が、以下の詳細な説明および特許請求の範囲において記載されることが理解されるであろう。
【０００７】
図面の簡単な説明
本発明の様々な側面および利点が、以下の詳細な説明の閲覧および図面の参照によって明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明の様々な実施形態に従う、入力信号から１つまたはより多くの出力クロック信号を生成するための回路のブロック図である。
【図２】本発明の様々な実施形態に従う、入力クロック信号から出力クロック信号を生成するための回路のブロック図である。
【図３】本発明の様々な実施形態に従う、入力クロックまたはデータ信号から出力クロック信号を生成するための回路のブロック図である。
【図４】本発明の様々な実施形態に従う、入力クロックまたはデータ信号から複数の出力クロック信号を生成するための回路のブロック図である。
【発明を実施するための形態】
【０００９】
図面の詳細な説明
図１は本発明の様々な実施形態に従う、ライン１０４上の入力信号から、ライン１０２上の１つまたはより多くの出力クロック信号を生成するための回路１００のブロック図である。１つの実施形態においては、ライン１０４上の入力信号は、入力クロック信号であり、回路は入力クロック信号と異なる周波数を有する出力クロック信号を生成する。他の実施形態においては、ライン１０４上の入力信号は、（ここでは、オリジナルクロック信号と称する）クロック信号に関連するデータ遷移を伴うデータ信号であり、回路はオリジナルクロック信号と異なる周波数を有する出力クロック信号を生成する。さらに他の実施形態においては、ライン１０４上の入力信号は、クロック信号またはデータ信号のいずれかであり得る。各出力クロック信号の周波数は、入力信号についてのオリジナルクロック信号の周波数の、Ｎ／Ｍ倍の整数比の周波数である。「オリジナルクロック信号」は、（入力信号がクロック信号である場合は）入力クロック信号と同じもの、または、（入力信号がデータ信号である場合は）入力信号のデータ遷移に関連したクロック信号のいずれかであり得る。
【００１０】
クロック生成回路１００は、ライン１０６上の高周波数クロック信号の制御の下で動作し、それはここでは「制御クロック」とも称される。一般的に、ライン１０６上の高周波数クロック信号は、ライン１０４上の入力信号のためのクロックの周波数よりも高く、かつライン１０２上の出力クロック信号の各々の周波数よりも高い。回路１００は、ライン１０６上の高周波数クロック信号の遷移から、各出力クロック信号の遷移を効果的に選択する。したがって、各出力クロックはジッターを有し、高周波数クロック信号の周期はジッターの量の下限を決定する。しかしながら、回路１００がライン１０４上の入力信号のすべての遷移において、ライン１０２上の出力クロック信号の位相を調整するので、様々な実施形態はこの下限に近いジッターの量を有する。逆に、先行技術のアプローチは、入力信号のＭ回の遷移以外ごとに１回だけ、出力クロック信号の位相を調整する。回路１００は、先行技術のアプローチよりも頻繁に出力クロック信号の位相を調整するので、様々な実施形態は、先行技術よりも少ないジッターを有する１つまたはより多くの出力クロック信号を生成する。
【００１１】
積算器１０８は、ライン１１０上のフィードバックのための数値的位相値を、デジタル的に追跡する。積算器は、ライン１１０上のフィードバックのための数値的位相値を記憶するためのレジスタ１１２を含む。ライン１０６上の高周波数クロック信号の各サイクルの間、積算器１０８は、ライン１１４上の数値的オフセット値を、レジスタ１１２に記憶された数値的位相値へ加算する。ライン１１４上の数値的オフセット値の公称値は、ライン１０６上の高周波数クロック信号の各サイクルの間、ライン１１０上のフィードバックのために要求される位相変化の小数量（fractional amount）である。回路１００は、ライン１１４上の数値的オフセット値を公称値から変化させ、ライン１１０上のフィードバックをライン１０４上の入力信号に同期させる。
【００１２】
小数位相検出器１１６は、ライン１０４上の入力信号の各遷移について、ライン１１８上の数値的位相誤差を生成する。ライン１１８上の数値的位相誤差は、ライン１１０上のフィードバックとライン１０４上の入力信号の遷移との位相差である。ライン１１０上のフィードバックがライン１０４上の入力信号に同期するとき、ライン１１８上の数値的位相誤差は、ゼロのデジタル値に近づく。ライン１０６上の高周波数クロック信号は、ライン１０上の入力信号における遷移を生成するオリジナルクロックよりも高い周波数で動作するので、小数位相検出器１１６は、ライン１０６上の高周波数クロック信号のあるサイクルにおいてのみ、ライン１１８上の数値的位相誤差を出力する。図示された実施形態においては、小数位相検出器１１６は、ライン１１０上のフィードバックから、ライン１０２上の出力クロック信号も生成する。他の実施形態においては、出力クロック信号は、個別の生成回路によって生成される。
【００１３】
ループフィルタ１２０は、ライン１１８上の数値的位相誤差をフィルタリングし、ライン１１４上の数値的オフセット値を生成する。ループフィルタ１２０は、ライン１０６上の高周波数クロック信号のあるサイクルの間にライン１１８上の数値的位相誤差の更新された値を受ける。しかしながら、ループフィルタ１２０は、ライン１０６上の高周波数クロック信号のすべてのサイクルについて有効な、ライン１１４上のオフセット値を生成し、積算器１０８は、ライン１０６上の高周波数クロック信号のすべてのサイクルの間、ライン１１４上のオフセット値をレジスタ１１２の現在値に加算する。
【００１４】
図２は、本発明の様々な実施形態に従う、ライン２０４上の入力信号から、ライン２０２上の出力クロック信号を生成するための回路のブロック図である。ライン２０４上の入力信号は、一般的には、この発明においてはデータ信号ではあり得ない。ライン２０２上の出力クロック信号は、ライン２０４上の入力クロック信号の周波数に、整数ＮおよびＭの比Ｎ／Ｍを掛け合わせた周波数を有する。小数位相検出器２０６、ループフィルタ２０８、および積算器２１０は、ライン２１２上の高周波数クロック信号の制御の下で動作する。
【００１５】
小数位相検出器２０６の遷移検出器２１４は、ライン２０４上の入力クロック信号の遷移を検出する。１つの実施形態においては、ライン２１２上の高周波数クロック信号およびライン２０４上の入力クロック信号は、独立した源から導き出される非同期クロック信号であり、遷移検出器２１４は、信号２０４をライン２１２上の高周波数クロック信号のクロック領域に同期させるための同期装置を追加的に提供する。したがって、ライン２１２上の高周波数クロック信号は、レジスタ２１６の出力が準安定（metastable）であるように、ライン２０４上の入力クロック信号の遷移の間に、レジスタ２１６にサンプリングさせることができる。しかしながら、遷移検出器２１４は、一般的に、レジスタ２１８の出力が準安定性を有することなくライン２１２上の高周波数クロック信号に同期するように、この準安定性を解決する。
【００１６】
遷移検出器２１４は、ライン２０４上の入力クロック信号の立ち上がり遷移および／または立ち下がり遷移を検出するように設定可能である。設定レジスタ２２０が高い値に設定される場合は、ゲート２２２はライン２０４上の入力クロック信号の各立ち上がり遷移の間にアサートされた値の単一サイクルを出力する。同様に、設定レジスタ２２４が高い値に設定される場合は、ゲート２２６は、ライン２０４上の入力クロック信号の各立ち下がり遷移の間にアサートされた値の単一サイクルを出力する。ゲート２２８は、ゲート２２２および２２６からのアサートされた値を結合する。したがって、遷移検出器２１４は、設定レジスタ２２０および２２４に記憶された値に基づいて、立ち上がり遷移のみ、立ち下がり遷移のみ、または、立ち上がり遷移および立ち下がり遷移の両方を検出するように設定可能である。
【００１７】
立ち上がり遷移および立ち下がり遷移の両方を検出するように遷移検出器２１４を設定することは、遷移検出器２１４に、ライン２０４上の入力クロック信号からより頻繁に位相情報を提供させる。より頻繁に供給された位相情報は、ある用途においては同期を改善し得る。しかしながら、ライン２０４上の入力クロック信号について非対称のデューティサイクルを有する用途においては、立ち上がり遷移の位相は、立ち下がり遷移の位相と実質的に異なり得る。したがって、改善された同期は、立ち上がり遷移のみまたは立ち下がり遷移のみを検出するように遷移検出器２１４を設定することからもたらされる。ライン２０２上の出力クロック信号は、ライン２０４上の入力クロック信号の周波数と整数ＮおよびＭの比Ｎ／Ｍとを掛け合わせた周波数を有する。したがって、ライン２０４上の入力クロック信号のＭサイクルの間の時間間隔は、ライン２０２上の出力クロック信号のＮサイクルの間の時間間隔と一致する。１つの実施形態においては、入力および出力クロック信号は、理想的には、これらの各マッチングインターバル（matching interval）の各々の開始において同時に生じる立ち上がり遷移を有する。各マッチングインターバルの開始における入力クロック信号の立ち上がり遷移について、ライン２０４上の入力クロック信号とライン２０２上の出力クロック信号との間の理想的な位相差は、ゼロの位相差である。各マッチングインターバル内において、ライン２０４上の入力クロック信号のＭ個の立ち上がり遷移の各々は、同様に、ライン２０２上の出力クロック信号に対して理想的な位相差を有する。
【００１８】
カウンタ２３０は、ライン２０４上の入力クロック信号の遷移をカウントする。１つの実施形態においては、カウンタ２３０は、Ｍを法（modulo）とする立ち上がり遷移をカウントし、カウンタ２３０の値は、現在のマッチングインターバルにおける現在の立ち上がり遷移を特定する。ゼロのカウント値は、現在の立ち上がり遷移が、新しいマッチングインターバルの開始における立ち上がり遷移であることを特定する。表２３２は、カウンタ２３０からのカウントの可能性のある各値についての、対応する位相補償値を含む。たとえば、値２３４は、ゼロのカウント値についてのゼロの位相補償値である。テーブル２３２内の値は、ＭおよびＮの値から、事前に容易に計算される。
【００１９】
加算部２３６は、カウンタ２３０の現在値ｃについての位相補償値２３８を、ライン２４０上のフィードバック位相値にデジタル的に加算する。この加算は、ライン２４０上のフィードバック位相値を調整し、ライン２４２上の位相誤差値を生成する。ライン２０２上の出力クロック信号とライン２０４上の入力クロック信号との間の同期が達成された後は、ライン２４２上の公称位相誤差値はゼロの値である。ライン２０４上の入力クロック信号の検出された各遷移について、小数位相検出器２０６は、ライン２０２上の出力クロック信号の位相に対する検出された遷移の位相を特定するライン２４２上の位相誤差値を生成する。
【００２０】
発生器２４４は、ライン２４０上のフィードバック位相値から、ライン２０２上の出力クロック信号を生成する。１つの実施形態においては、ライン２４０上のフィードバック位相値は２進小数（binary fraction）値であり、発生器２４４はこの２進小数値の最上位ビットを抽出してライン２０２上の出力クロック信号を生成する。他の実施形態においては、発生器２４４は、複数の多位相クロック信号を生成する。発生器２４４は、図２においては、明確化のために小数位相検出器２０６内に含まれるものとして示されていることに注意すべきである。しかしながら、発生器２４４は、必要に応じて、小数位相検出器２０６とは別個の回路として実現され得る。
【００２１】
ループフィルタ２０８は、ライン２４２上の間欠的に受信された位相誤差値をフィルタリングし、ライン２４６上の連続的に利用可能なオフセット値を生成する。ライン２１２上の高周波数クロック信号の各サイクルにおいて、積算器２１０は、ライン２４６上のオフセット値を積算して、ライン２０２上の出力クロック信号のための、ライン２４０上のフィードバック位相値を生成する。
【００２２】
図３は、本発明の様々な実施の形態に従う、ライン３０４上の入力クロック信号またはデータ信号から、ライン３０２上の出力クロック信号を生成するための回路のブロック図である。ライン３０６上の数値的位相値はライン３０２上の出力クロック信号の位相を提供し、ライン３０６上の数値的位相値は、（図３には図示しないが）高周波数クロックの各サイクルの間、周期的に更新される。
【００２３】
ライン３０２上の出力クロック信号は、ライン３０４上の入力信号のオリジナルクロックの周波数に整数ＮおよびＭの比Ｎ／Ｍを掛け合わせた周波数を有するので、対応するマッチング時間間隔は、ライン３０４上の入力信号のオリジナルクロックのＭサイクルと、ライン３０２上の出力クロック信号のＮサイクルとを含む。
【００２４】
積算器３０８は、各マッチングインターバル内のライン３０２上の出力クロック信号の位相を追跡する。積算器３０８は、出力クロック信号の各サイクル内における、ライン３０２上の出力クロック信号の現在の位相を記憶するためのレジスタ３１０を含む。各マッチングインターバルは、ライン３０２上の出力クロック信号のＮサイクルを含むので、レジスタ３１０は、各マッチングインターバルのＮサイクルの全てにおける、ライン３０２上の出力クロック信号に現在の位相を記憶する。積算器３０８は、各マッチングインターバルのＮサイクルのうちの現在の１つを示すレジスタ３１２をさらに含む。それとともに、レジスタ３１０および３１２は、各マッチングインターバルにおける、ライン３０２上の出力クロック信号のライン３０６上の現在の位相を提供する。
【００２５】
高周波数クロックがライン３０２上の出力クロック信号よりも高い周波数を有し、かつレジスタ３１０が高周波数クロックの各サイクルにおいて更新されるので、レジスタ３１０に記憶された値は、高周波数クロックの各サイクルの間、小数位相量ずつ増加される。たとえば、高周波数クロックがライン３０２上の出力クロック信号の周波数より１０倍高い周波数を有している場合は、レジスタ３１０内の値は、名目上、高周波数クロックの各サイクルの間、３６度の位相ずつ増加される。１つの実施形態においては、３６０度の位相は２Ｋ個のインクリメントに分割され、レジスタ３１０はＫビットの２進小数を記憶する。高周波数クロックの各サイクルにおいて、加算部３１４は、ライン３１６上の適切な小数オフセット値を、レジスタ３１０内の現在の小数位相にする。
【００２６】
加算部３１４がライン３１８上のキャリーアウト（carry out）を生成する場合は、レジスタ３１０内の小数位相値は、ライン３０２上の出力クロック信号の次のサイクルの位相となる。加算部３２０は、レジスタ３１２における整数位相値の値を増加する。レジスタ３１２は各マッチングインターバルについてのＮサイクルにおける出力クロック信号の現在のサイクルを追跡するので、加算部３２０はモデューロ（modulo）Ｎを加算する。１つの実施形態においては、レジスタ３１２はＪビットの２進整数値を記憶し、Ｊは次の最大整数まで丸められた、２を底とするＮの対数と等しいかまたは上回る値である。
【００２７】
ライン３０６上のフィードバック位相値は、レジスタ３１０からの小数位相値をレジスタ３１２からの整数位相値と結合させる。１つの実施の形態においては、ライン３０６上のフィードバック位相値は、レジスタ３１２からの整数部およびレジスタ３１０からの小数部を有する２進数である。ライン３０６上のフィードバック位相値は、ライン３０２上の出力クロック信号のＮサイクルのマッチングインターバルにおける、ライン３０２上の出力クロック信号の位相を特定する。さらに、ライン３０６上のフィードバック位相値は、ライン３０４上の入力信号のオリジナルクロックのＭサイクルのマッチングインターバルにおける、ライン３０４上の入力信号の予測される位相を定めるのに十分な情報を提供する。
【００２８】
小数位相検出器３３２は、ライン３０６上のフィードバック位相値から、ライン３０２上の出力クロック信号を生成する発生器３２４を含む。１つの実施形態においては、発生器３２４は、レジスタ３１０の小数値の最上位ビットを抽出して、ライン３０２上の出力クロック信号を生成する。他の実施形態においては、発生器３２４は予め定められた位相をライン３０６上のフィードバック位相値に加算し、その後、発生器３２４は、その加算の結果の小数部分から最上位ビットを抽出して、ライン３０２上の生成された出力クロック信号の位相をシフトする。発生器３２４は、図３においては、明確化のために小数位相検出器３２２内に含まれるものとして示されていることに注意すべきである。しかしながら、発生器３２４は、必要に応じて、小数位相検出器３２２とは別個の回路として実現され得る。
【００２９】
ライン３０６上のフィードバック位相値から、ライン３０４上の入力信号の予想される位相を計算するために、除算器３２６は、ライン３０６上のフィードバック位相値を、レジスタ３２８からの固定のまたはプログラム可能な値Ｎによって数値的に除し、乗算器３３０は、その除算からの結果に、レジスタ３３２からの固定のまたはプログラム可能な値Ｍを数値的に掛け合わせる。乗算器３３０からのライン３０４上の結果は、ライン３０４上の入力信号の予想される位相である。ライン３０２の出力クロック信号がライン３０４の入力信号に同期しているときには、ライン３０４上の入力信号の位相はゼロの位相に予想される。
【００３０】
１つの実施形態においては、ライン３０４上の入力信号は、２．０４８ＭＨｚクロックでクロックされたＥ１データで構成され、ライン３０２上の出力クロック信号は、１．５４４ＭＨｚの生成されたＴ１クロックで構成される。この実施形態においては、Ｎは２５６であり、除算器３２６は、ライン３０６上のフィードバック値を８ビットシフトする接続を含む。Ｍは１９３＝１２８＋６４＋１であるので、乗算器３３０は、除算器３２６のシフトからの値の適切にシフトされたバージョンを加算する、３入力の加算部である。
【００３１】
他の実施形態においては、Ｎは２のべき乗ではない。その代わりに、３６０度の位相は、２ＫのＮ倍のインクリメントで除される。レジスタ３１０は、Nを法とするこれらのインクリメントをカウントするための任意的なプレスケーラ３３６を含む。プレスケーラ３３６からのキャリーアウトは、Ｋビット２進小数を増加する。加算部３１４は、一般的に、ライン３１６上のオフセット値を、プレスケーラ３３６内の値およびＫビット２進小数の両方に加算する。プレスケーラ３３６は、小数位相検出器３３２においてＮによる除算を排除する。
【００３２】
遷移検出器３３８は、ライン３０４上の入力信号の遷移を検出する。ライン３０４上の入力信号がデータ信号の場合は、遷移検出器は、散発的に遷移を検出し得る。遷移検出器３３８は、ライン３４０上の検出された遷移を、ループフィルタ３４２および位相誤差のためのサンプラ３４４に指示する。遷移検出器３３８が遷移を検出するときはいつも、サンプラ３４４は、ライン３０２上の出力クロック信号に対するライン３０４上の入力信号の現在予想される位相をサンプリングする。サンプラ３４４は、ライン３４６上の位相誤差値をループフィルタ３４２へ提供する。
【００３３】
ループフィルタ３４２は、ライン３４０上の検出された遷移指標を用いて、ライン３４６上の位相誤差をフィルタリングする。可能性のある散発的に受信されたライン３４６上の位相誤差から、ループフィルタ３４２は、ライン３０４上の入力信号と同期された、ライン３０２上の出力クロック信号を維持するように作用する、連続的に利用可能なライン３１６上のオフセット値を生成する。
【００３４】
図４は、本発明の様々な実施形態に従う、ライン４０６上の入力クロックまたはデータ信号から、ライン４０２から４０４上の複数の出力クロック信号を生成するための回路のブロック図である。ライン４０８および４１０上の数値的位相値は、ライン４０６上の入力信号の位相を予測し、ライン４０２および４０４上の出力クロック信号が、ライン４０８および４１０上の数値的位相値から導き出される。
【００３５】
ライン４０２から４０４のそれぞれにおける出力クロック信号の各々は、ライン４０６上の入力信号のオリジナルクロックの周波数に、出力クロック信号ｉについての整数ＮｉおよびＭｉの比Ｎｉ／Ｍｉを掛け合わせた周波数を有する。整数Ｍｉはは最小公倍数（Least Common Multiple：ＬＣＭ）を有し、マッチングインターバルは、ライン４０６上の入力信号にについてのオリジナルクロックのＬＣＭの数のサイクルである。ライン４０６上の入力信号についてのオリジナルクロックおよびライン４０２から４０４上の出力クロック信号すべては、マッチングインターバルの間に、整数のクロックサイクルを有する。ライン４０８および４１０のフィードバック位相値は、マッチングインターバル内における、ライン４０６上の入力信号の位相を見積もり、または予測する。ライン４０８および４１０上のフィードバック位相値は、ライン４０２および４０４上の出力クロック信号の位相を決定する。
【００３６】
積算器４１２は、フィードバック位相の小数部を記憶するためのレジスタ４１４と、フィードバック位相のＬＣＭを法とする整数部を記憶するためのレジスタ４１６とを含む。小数部のための加算部４１８がキャリーアウトを生成するときは、加算部４２０は、ＬＣＭを法とするレジスタ４１６内の整数値を増加する。１つの実施形態においては、小数部は、たとえば、ＬＣＭを法として加算するためのプレスケーラ４２２を含む。
【００３７】
小数位相検出器４２５の遷移検出器（Transition Detector：ＴＤ）４２４は、ライン４０６上の入力信号の遷移を検出する。各遷移において、サンプラ４２６は、ライン４０６上の入力信号に位相を予測する数値位相値の、ライン４０８上の小数部をサンプリングする。ライン４０８および４１０上のフィードバック位相値が、ライン４０６上の入力信号に同期されている場合は、ライン４０８上の位相値の小数部はゼロであり、それはライン４２８上に出力される。あるいは、サンプラ４２６は、ライン４２８上の位相誤差の大きさを出力する。
【００３８】
１つの実施形態においては、ループフィルタ４３０は、比例項および積分項を用いてライン４２８上の位相誤差値をフィルタリングする。比例項は、乗算器４３２によって与えられるゲインＧ１を有し、積分項は、乗算器４３４によって与えられるゲインＧ２を有する。ライン４０６上の入力信号の検出された各遷移において、加算部４３６は、レジスタ４３８内に値を加算する。加算部４３６は、乗算器４３４のゲインＧ２が掛け合わされたライン４２８上の位相誤差値を、レジスタ４３８の値に加算する。遷移検出器４２４が高周波数クロックの特定のサイクルの間に遷移を検出しないときには、（図４には示されないが）、レジスタ４３８は更新されない。
【００３９】
高周波数クロックの各サイクルにおいて、加算部４４０は、乗算器４３２のゲインＧ１が掛け合わされたサンプラ４２６からの位相誤差の比例項の合計と、レジスタ４３８からの積分項と、一定オフセット４４２とを出力する。一定オフセット４４２は、高周波数クロックの公称周波数で除された、ライン４０６上の入力信号についてのオリジナルクロックの公称周波数である。一定オフセット４４２は、レジスタ内に記憶され得ることが理解されるであろう。加算部４４０は、ライン４４４上のオフセット値を出力する。
【００４０】
発生器４４６は、ライン４０６上の入力信号の位相を示す、ライン４０８および４１０上の数値的位相値のＮ１／Ｍ１倍を計算する乗算器４４８から得られた位相値から、出力クロック信号４０２を生成する。１つの実施形態においては、発生器４４６は、乗算器４４８からの値の小数部の最上位ビットを出力する。任意的なプレスケーラ４４２は、乗算器４４８に、除算ステップを実行することなくＮ１／Ｍ１で乗算させる。発生器４５０は、同様に、乗算器４５２からの位相値が掛け合わされたＮｉ／Ｍｉから、ライン４０４上の出力クロック信号を生成する。乗算器４４８から４５２、および発生器４４６から４５０は、図４においては、明確化のために、小数位相検出器４２５に含まれるものとして示されていることに注意すべきである。しかしながら、これらの回路のいくつかまたはすべては、必要に応じて、小数位相検出器４２５とは別個の１つまたはより多くの回路として実現され得る。
【００４１】
図３を再び参照して、小数位相検出器３２２は、各々がマッチングインターバルの間に整数のクロックサイクルを有する、１つまたはより多くの追加的な出力クロックを生成し得ることが理解されるであろう。各追加的な出力クロック信号は、図４の乗算器４４８および発生器４４６と同様の乗算器および発生器によって、ライン３０６上のフィードバック位相値から生成され得る。マッチングインターバルは、全てのクロック信号の整数のサイクルを含む、最短の時間間隔であり、レジスタ３１２は、このマッチングインターバルの間、ライン３０２上の出力クロック信号のサイクル数を追跡し得る。さらに、レジスタ３２８および３３２は、ライン３０２上の出力クロック信号が追加的な出力クロック信号も生成しながら、ライン３０４上の入力信号のオリジナルクロックに同期するように、１の値を有するようにプログラムされ得る。
【００４２】
本発明は、データ信号および／またはクロック信号からクロック信号を生成するための様々なシステムに適用可能と考えられる。本発明の他の側面および実施形態は、ここに開示された発明の明細書および実例を考慮して、当業者には明らかであろう。明細書および例示された実施形態は、以下の特許請求の範囲によって示される本発明の真の範囲および精神とともに、一例に過ぎないとみなされることが意図される。
【図１】
2011524113.tif 000003
【図２】
2011524113.tif 000004
【図３】
2011524113.tif 000005
【図４】
2011524113.tif 000006
【手続補正書】
【提出日】平成21年7月28日(2009.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明は、データ信号および／またはクロック信号からクロック信号を生成するための様々なシステムに適用可能と考えられる。本発明の他の側面および実施形態は、ここに開示された発明の明細書および実例を考慮して、当業者には明らかであろう。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オリジナルクロック信号の第２の複数の遷移から導き出される第１の複数の遷移を有する入力信号（１０４）から、少なくとも１つの出力クロック信号（１０２）を生成するための回路（１００）であって、
前記オリジナルクロック信号は、前記出力クロック信号の第２の周波数とは異なった第１の周波数を有し、
前記第２の周波数は、前記第１の周波数と、第２の整数値に対する第１の整数値の比との乗算からの積であり、
前記回路は、
数値的オフセット値（１１４）を数値的位相値（１１０）へ周期的に加算するための積算器（１０８）を備え、
前記出力クロック信号は、前記数値的位相値から生成され、
前記回路は、
前記積算器に結合され、前記数値的位相値から、前記入力信号の遷移の各々についてのそれぞれの数値的位相誤差（１１８）を生成するための小数位相検出器（１１６）をさらに備え、
前記小数位相検出器は、周期的でない前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を非周期的に更新し、
前記小数位相検出器は、周期的な前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を周期的に更新し、
前記回路は、
前記積算器および前記小数位相検出器に結合されたループフィルタ（１２０）をさらに備え、
前記ループフィルタは、前記それぞれの数値的位相誤差のフィルタリングから、前記数値的オフセット値を生成するためのものであり、
前記ループフィルタは、前記小数位相検出器が前記それぞれの数値的位相誤差を非周期的および周期的に更新することに応答して、前記数値的オフセット値を生成する、回路。
【請求項２】
前記積算器（３０８）は、前記出力クロック信号（３０２）の複数のサイクル内において、前記数値的位相値（３０６）を生成し、
前記小数位相検出器（３２２）は、前記入力信号（３０４）の各遷移について、前記遷移における前記数値的位相値と、前記第１の整数値（３３２）に対する前記第２の整数値（３２８）の比とを乗算することによって、前記それぞれの数値的位相誤差（３４６）を生成する、請求項１に記載の回路。
【請求項３】
前記回路は、複数の出力クロック信号（４０２，４０４）を生成し、
各出力クロック信号は、それぞれの周波数を有し、
各それぞれの周波数は、前記数値的位相値（４０８，４１０）と、それぞれの分母整数値に対するそれぞれの分子整数値の比との乗算（４４８，４５２）からの積であり、
前記積算器（４１２）は、前記第１の周波数における複数の数のサイクルにおいて、前記数値的位相値を生成し、
前記数は、前記分母整数値の最小公倍数であり、
前記小数位相検出器（４２５）は、前記入力信号（４０６）の各遷移（４２４）について、前記それぞれの数値的位相誤差（４２８）を生成し、
前記それぞれの数値的位相誤差は、前記遷移における前記数値的位相値の小数部（４０８）である、請求項１に記載の回路。
【請求項４】
前記小数位相検出器（２０６）は、前記第２の整数値を法とする前記入力信号（２０４）の前記遷移（２１４）のカウント（２３０）を生成するとともに、前記入力信号の各遷移について、前記それぞれの数値的位相誤差（２４２）を生成し、
前記それぞれの数値的位相誤差は、前記数値的位相値（２４０）と前記遷移における前記カウントについての予め定められた数値（２３８）との差である、請求項１に記載の回路。
【請求項５】
前記入力信号（２０４）の前記第１の複数の遷移は、前記入力信号のすべての正の遷移（２２２）および前記入力信号のすべての負の遷移（２２６）の少なくとも１つを含む、請求項１に記載の回路。
【請求項６】
前記数値的位相値（３０６）は、小数部（３１０）と整数部（３１２）とを含み、
前記整数部は、整数値を法とする前記数値的位相値である、請求項１に記載の回路。
【請求項７】
前記第１および第２の周波数より高い周波数を有する制御クロック信号（１０６）を受信するための制御ポートをさらに備え、
前記積算器（１０８）は、前記制御クロック信号の各アクティブな遷移において、前記数値的オフセット値（１１４）を前記数値的位相値（１１０）へ周期的に加算する、請求項１に記載の回路。
【請求項８】
前記出力クロック信号（３０２）は、前記数値的位相値（３０６）の小数部（３１０）の複数のビットの最上位ビットを含む、請求項１に記載の回路。
【請求項９】
前記数値的オフセット値（４４４）は、前記数値的位相誤差（４２８）の前記フィルタリングからの数値的修正値と、予め定められた数値（４４２）との合計（４４０）を含み、
前記予め定められた数値は、前記数値的オフセット値を前記数値的位相値（４０８，４１０）へ周期的に加算することの比率の公称値によって除された前記第１および第２の周波数のうちの１つのための公称値である、請求項１に記載の回路。
【請求項１０】
前記ループフィルタ（４３０）は、第１の値および第２の値の合計（４４０）である数値的修正値から前記数値オフセット値（４４４）を生成し、
前記第１の値は、前記それぞれの数値的位相誤差（４２８）に比例（４３２）し、
前記第２の値は、前記第１の複数の遷移の各々（４２４）における前記それぞれの数値的位相誤差の積分（４３６，４３８）に比例（４３４）する、請求項１に記載の回路。
【手続補正書】
【提出日】平成22年11月16日(2010.11.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オリジナルクロック信号の第２の複数の遷移から導き出される第１の複数の遷移を有する入力信号（１０４）から、少なくとも１つの出力クロック信号（１０２）を生成するための回路（１００）であって、
前記オリジナルクロック信号は、前記出力クロック信号の第２の周波数とは異なった第１の周波数を有し、
前記第２の周波数は、前記第１の周波数と、第２の整数値に対する第１の整数値の比との乗算からの積であり、
前記回路は、
数値的オフセット値（１１４）を数値的位相値（１１０）へ周期的に加算するための積算器（１０８）を備え、
前記出力クロック信号は、前記数値的位相値から生成され、
前記回路は、
前記積算器に結合され、前記数値的位相値から、前記入力信号の遷移の各々についてのそれぞれの数値的位相誤差（１１８）を生成するための小数位相検出器（１１６）をさらに備え、
前記小数位相検出器は、周期的でない前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を非周期的に更新し、
前記小数位相検出器は、周期的な前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を散発的に更新し、
前記回路は、
前記積算器および前記小数位相検出器に結合されたループフィルタ（１２０）をさらに備え、
前記ループフィルタは、前記それぞれの数値的位相誤差のフィルタリングから、前記数値的オフセット値を生成するためのものであり、
前記ループフィルタは、前記小数位相検出器が前記それぞれの数値的位相誤差を散発的および周期的に更新することに応答して、前記数値的オフセット値を生成する、回路。
【請求項２】
前記積算器（３０８）は、前記出力クロック信号（３０２）の複数のサイクル内において、前記数値的位相値（３０６）を生成し、
前記小数位相検出器（３２２）は、前記入力信号（３０４）の各遷移について、前記遷移における前記数値的位相値と、前記第１の整数値（３３２）に対する前記第２の整数値（３２８）の比とを乗算することによって、前記それぞれの数値的位相誤差（３４６）を生成する、請求項１に記載の回路。
【請求項３】
前記回路は、複数の出力クロック信号（４０２，４０４）を生成し、
各出力クロック信号は、それぞれの周波数を有し、
各それぞれの周波数は、前記数値的位相値（４０８，４１０）と、それぞれの分母整数値に対するそれぞれの分子整数値の比との乗算（４４８，４５２）からの積であり、
前記積算器（４１２）は、前記第１の周波数における複数の数のサイクルにおいて、前記数値的位相値を生成し、
前記数は、前記分母整数値の最小公倍数であり、
前記小数位相検出器（４２５）は、前記入力信号（４０６）の各遷移（４２４）について、前記それぞれの数値的位相誤差（４２８）を生成し、
前記それぞれの数値的位相誤差は、前記遷移における前記数値的位相値の小数部（４０８）である、請求項１に記載の回路。
【請求項４】
前記小数位相検出器（２０６）は、前記第２の整数値を法とする前記入力信号（２０４）の前記遷移（２１４）のカウント（２３０）を生成するとともに、前記入力信号の各遷移について、前記それぞれの数値的位相誤差（２４２）を生成し、
前記それぞれの数値的位相誤差は、前記数値的位相値（２４０）と前記遷移における前記カウントについての予め定められた数値（２３８）との差である、請求項１に記載の回路。
【請求項５】
前記入力信号（２０４）の前記第１の複数の遷移は、前記入力信号のすべての正の遷移（２２２）および前記入力信号のすべての負の遷移（２２６）の少なくとも１つを含む、請求項１に記載の回路。
【請求項６】
前記数値的位相値（３０６）は、小数部（３１０）と整数部（３１２）とを含み、
前記整数部は、整数値を法とする前記数値的位相値である、請求項１に記載の回路。
【請求項７】
前記第１および第２の周波数より高い周波数を有する制御クロック信号（１０６）を受信するための制御ポートをさらに備え、
前記積算器（１０８）は、前記制御クロック信号の各アクティブな遷移において、前記数値的オフセット値（１１４）を前記数値的位相値（１１０）へ周期的に加算する、請求項１に記載の回路。
【請求項８】
前記出力クロック信号（３０２）は、前記数値的位相値（３０６）の小数部（３１０）の複数のビットの最上位ビットを含む、請求項１に記載の回路。
【請求項９】
前記数値的オフセット値（４４４）は、前記数値的位相誤差（４２８）の前記フィルタリングからの数値的修正値と、予め定められた数値（４４２）との合計（４４０）を含み、
前記予め定められた数値は、前記数値的オフセット値を前記数値的位相値（４０８，４１０）へ周期的に加算することの比率の公称値によって除された前記第１および第２の周波数のうちの１つのための公称値である、請求項１に記載の回路。
【請求項１０】
前記ループフィルタ（４３０）は、第１の値および第２の値の合計（４４０）である数値的修正値から前記数値オフセット値（４４４）を生成し、
前記第１の値は、前記それぞれの数値的位相誤差（４２８）に比例（４３２）し、
前記第２の値は、前記第１の複数の遷移の各々（４２４）における前記それぞれの数値的位相誤差の積分（４３６，４３８）に比例（４３４）する、請求項１に記載の回路。
【国際調査報告】
2011524113.tif 000007
2011524113.tif 000008
2011524113.tif 000009