(57)【要約】  各々のウェハが複数の集積回路を有する半導体ウェハのダイシングする方法が記載される。本方法は、集積回路を覆い、保護する層から構成されるマスクを、半導体ウェハ上に形成する工程を含む。半導体ウェハは、基板キャリアによって支持される。マスクはその後、レーザスクライビングプロセスによってパターニングされ、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する。その後、半導体ウェハは、基板キャリアによって支持されながら、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって集積回路を個片化する。
2014523114.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積回路を含む半導体ウェハをダイシングする方法であって、
集積回路を覆い、保護する層を含むマスクを、基板キャリアによって支持された半導体ウェハ上に形成する工程と、
レーザスクライビングプロセスによってマスクをパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する工程と、
基板キャリアによって支持されながら、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングし、これによって集積回路を個片化する工程を含む方法。
【請求項２】
エッチングの前に、半導体ウェハの少なくとも一部が露出したままの保護板によって、基板キャリアの一部を覆う工程を含む請求項１記載の方法。
【請求項３】
保護板によって覆う工程は、エッチングの前だがレーザスクライビングプロセスの後に実行される請求項２記載の方法。
【請求項４】
保護板によって覆う工程は、レーザスクライビングプロセスとエッチングの両方の前に実行される請求項２記載の方法。
【請求項５】
基板キャリアは、テープリングに囲まれたバッキングテープの層を含む請求項１記載の方法。
【請求項６】
半導体ウェハは、基板キャリア上に配置されたダイアタッチフィルム上に配置され、前記方法は、
基板キャリア上に配置されながら、ダイアタッチフィルムをパターニングする工程を含む請求項１記載の方法。
【請求項７】
レーザスクライビングプロセスによってマスクをパターニングする工程は、フェムト秒ベースのレーザスクライビングプロセスによってマスクをパターニングする工程を含む請求項１記載の方法。
【請求項８】
半導体ウェハは、約１００ミクロン以下の厚さを有する請求項１記載の方法。
【請求項９】
チャンバと、
チャンバの上方に位置する誘導結合プラズマ（ＩＣＰ）源と、
チャンバへ／から基板キャリアを搬送するためのエンドエフェクタを含むエッチングリアクタ。
【請求項１０】
チャンバと結合された保護板アクチュエータと、
チャンバと結合されたカソードアセンブリと、
チャンバと結合されたキャプチャリングアクチュエータを含む請求項９記載のエッチングリアクタ。  
【請求項１１】
チャンバと結合されたスロットルバルブと、
チャンバと結合されたターボ分子ポンプを含む請求項９記載のエッチングリアクタ。
【請求項１２】
複数の集積回路を含む半導体ウェハをダイシングするためのシステムであって、
ファクトリインタフェースと、
ファクトリインタフェースと結合され、レーザを含むレーザスクライブ装置と、
ファクトリインタフェースと結合されたプラズマエッチングリアクタであって、
チャンバと、
チャンバへ／から基板キャリアを搬送するためのエンドエフェクタを含むプラズマエッチングリアクタを含むシステム。
【請求項１３】
プラズマエッチングリアクタが、
チャンバと結合された保護板アクチュエータと、
チャンバと結合されたカソードアセンブリと、
チャンバと結合されたキャプチャリングアクチュエータを含む請求項１２記載のシステム。
【請求項１４】
プラズマエッチングリアクタが、
チャンバと結合されたスロットルバルブと、
チャンバと結合されたターボ分子ポンプを含む請求項１２記載のシステム。
【請求項１５】
レーザスクライブ装置は、半導体ウェハの集積回路間のストリートのレーザアブレーションを実行するように構成され、プラズマエッチングリアクタは、レーザアブレーションの後に集積回路を個片化するために半導体ウェハをエッチングするように構成されている請求項１２記載のシステム。  
【発明の詳細な説明】
【背景】
【０００１】
１）分野
本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。
【０００２】
２）関連技術の説明
半導体ウェハ処理では、集積回路は、シリコン又は他の半導体材料からなるウェハ（基板ともいう）上に形成されている。一般に、半導体、導電体又は絶縁体のいずれかである様々な材料の層が、集積回路を形成するために利用される。これらの材料は、様々な周知のプロセスを用いてドープされ、堆積され、エッチングされ、これによって集積回路を形成する。各ウェハは、ダイとして知られる集積回路を含む多数の個々の領域を形成するように処理される。
【０００３】
集積回路形成プロセスに続いて、ウェハは「ダイシング」され、これによってパッケージ化するために、又はより大規模な回路内でパッケージ化されていない形態で使用するために、互いに個々のダイに分離される。ウェハダイシング用に使用される２つの主要な技術は、スクライビングとソーイングである。スクライビングでは、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿ってウェハ表面を横切って移動する。これらのスクライブラインは、ダイ間の空間に沿って延びている。これらの空間は、一般に「ストリート」と呼ばれている。ダイヤモンドスクライブは、ストリートに沿って、ウェハ表面に浅い傷を形成する。ローラなどによる圧力の印加時に、ウェハは、スクライブラインに沿って分離する。ウェハ内での破断は、ウェハ基板の結晶格子構造に従う。スクライビングは、約１０ミル（１インチの１０００分の１）又はそれ以下の厚さであるウェハに対して使用することができる。より厚いウェハに対しては、ソーイングが、現在のところ、ダイシングするのに好適な方法である。
【０００４】
ソーイングでは、１分当たり高回転数で回転するダイヤモンドが先端に付いた鋸（ソー）が、ウェハ表面に接触し、ストリートに沿ってウェハを切断（ソーイング）する。ウェハは、支持部材（例えば、フィルムフレーム全域に亘って伸ばされた接着フィルム）上に取り付けられ、鋸が垂直及び水平の両方のストリートに繰り返し印加される。スクライビング又はソーイングのいずれにおいても１つの問題は、チップ（欠け）及びゴージ（削り溝）が切断されたダイ端部に沿って形成される可能性があることである。また、亀裂が形成され、ダイの端部から基板内へと伝播し、集積回路を動作不能にする可能性がある。正方形又は長方形のダイの片側のみが結晶構造の＜１１０＞方向にスクライブ可能であるので、チッピング（欠け）及びクラッキング（割れ）は、スクライビングにおいて特に問題である。その結果、ダイのもう一方の側の劈開は、ギザギザの分離ラインをもたらす。チッピング及びクラッキングのために、集積回路への損傷を防止するための追加の間隔がウェハ上のダイ間に必要となる（例えば、チップ及びクラックが実際の集積回路からある距離に維持される）。間隔要件の結果として、標準サイズのウェハ上にはそれほど多くのダイを形成することはできず、もしもそうでないならば回路用に使用可能であったウェハの実質的な領域が無駄になる。鋸の使用は、半導体ウェハ上の実質的な領域の無駄を悪化させる。鋸の刃は、約１５ミクロンの厚さである。このように、鋸によって作られた切り口を取り巻く割れ及びその他の損傷が、集積回路に悪影響を及ぼさないことを保証するために、３００〜５００ミクロンはしばしばダイのそれぞれの回路を分離しなければならない。更に、切断後、各ダイは、ソーイングプロセスから生じる粒子及び他の汚染物質を除去するために実質的なクリーニングを必要とする。
【０００５】
プラズマダイシングもまた使用されてきたが、同様に制限を有するかもしれない。例えば、プラズマダイシングの実施を妨げる１つの制限は、コストであるかもしれない。レジストをパターニングするための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製造の問題又はスループットの限界を作る可能性があることである。
【概要】
【０００６】
本発明の実施形態は、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法を含む。
【０００７】
一実施形態では、複数の集積回路を有する半導体ウェハをダイシングする方法は、集積回路を覆い、保護する層から成るマスクを、半導体ウェハ上に形成する工程を含む。半導体ウェハは、基板キャリアによって支持される。マスクはその後、レーザスクライビングプロセスによってパターニングされ、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する。その後、半導体ウェハは、基板キャリアによって支持されながら、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって集積回路を個片化する。
【０００８】
一実施形態では、エッチングリアクタは、チャンバと、チャンバの上方に位置する誘導結合プラズマ（ＩＣＰ）源と、チャンバへ／から基板キャリアを搬送するためのエンドエフェクタを含む。
【０００９】
一実施形態では、複数の集積回路を含む半導体ウェハをダイシングするためのシステムは、ファクトリインタフェースと、ファクトリインタフェースと結合され、レーザを収容するレーザスクライブ装置を含む。システムは、ファクトリインタフェースと結合されたプラズマエッチングリアクタも含む。プラズマエッチングリアクタは、チャンバと、チャンバへ／から基板キャリアを搬送するためのエンドエフェクタを含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る、ダイシングされる半導体ウェハの上面図を示す。
【図２】本発明の一実施形態に係る、ダイシングマスクが上に形成されたダイシングされる半導体ウェハの上面図を示す。
【図３】本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャートである。
【図４Ａ】本発明の一実施形態に係る、図３のフローチャートの操作３０２に対応する、半導体ウェハをダイシングする方法を実行する間における、複数の集積回路を含む半導体ウェハの断面図を示す。
【図４Ｂ】本発明の一実施形態に係る、図３のフローチャートの操作３０４に対応する、半導体ウェハをダイシングする方法を実行する間における、複数の集積回路を含む半導体ウェハの断面図を示す。
【図４Ｃ】本発明の一実施形態に係る、図３のフローチャートの操作３０８に対応する、半導体ウェハをダイシングする方法を実行する間における、複数の集積回路を含む半導体ウェハの断面図を示す。
【図５】本発明の一実施形態に係る、フェムト秒範囲のレーザパルスとより長いパルス時間を使用した場合の効果の比較を示す。
【図６】本発明の一実施形態に係る、最小幅に制限することができる従来のダイシングと比較してより狭いストリートを使用することによって達成される半導体ウェハ上における圧縮を示す。
【図７】本発明の一実施形態に係る、格子配置のアプローチと比較して、より密度の高い充填（パッキング）、したがって、ウェハ当たりのより多くのダイが可能な自由形式の集積回路配置を示す。
【図８】本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
【図９】本発明の一実施形態に係る、個片化プロセス中に薄いウェハを支持するのに適した基板キャリアの平面図を示す。
【図１０Ａ】〜
【図１０Ｂ】本発明の一実施形態に係る、基板キャリアによって支持された薄いウェハ又は基板をハンドリングするためのエンドエフェクタの平面図及び側面図をそれぞれ示す。
【図１０Ｃ】〜
【図１０Ｄ】本発明の一実施形態に係る、基板キャリア（右側）を支持するエンドエフェクタ（左側）の平面図及び側面図をそれぞれ示す。
【図１１Ａ】〜
【図１１Ｂ】本発明の一実施形態に係る、基板キャリアによって支持された薄いウェハ又は基板をハンドリングするためのキャプチャリングの平面図及び側面図をそれぞれ示す。
【図１１Ｃ】〜
【図１１Ｄ】本発明の一実施形態に係る、基板キャリアを支持するエンドエフェクタを収容するキャプチャリングの平面図及び側面図をそれぞれ示す。
【図１１Ｅ】本発明の一実施形態に係る、エッチングチャンバ内部におけるエンドエフェクタとキャプチャリングの間の受け渡しのための動作シーケンスを示す。
【図１２Ａ】〜
【図１２Ｂ】本発明の一実施形態に係る、基板キャリアと共に使用するための互換性のあるエッチングカソードの平面図及び側面図をそれぞれ示す。
【図１２Ｃ】〜
【図１２Ｄ】本発明の一実施形態に係る、組み立てられたエッチングカソード、カバーリング、及びキャプチャリングの平面図及び側面図をそれぞれ示す。
【図１２Ｅ】本発明の一実施形態に係る、組み立てられたエッングカソード、カバーリング、キャプチャリング、及び基板キャリア（フレームのみ）の平面図を示す。
【図１３Ａ】〜
【図１３Ｂ】本発明の一実施形態に係る、薄いウェハ又は基板を支持する基板キャリアを保護するための保護板の平面図及び側面図をそれぞれ示す。
【図１３Ｃ】〜
【図１３Ｄ】本発明の一実施形態に係る、組み立てられたエッチングカソード、カバーリング、キャプチャリング、基板キャリア、及び保護板の平面図及び側面図をそれぞれ示す。
【図１４】本発明の一実施形態に係る、エッチングリアクタの断面図を示す。
【図１５】本発明の一実施形態に係る、例示的なコンピュータシステムのブロック図を示す。
【詳細な説明】
【００１１】
各ウェハが複数の集積回路を上に有する半導体ウェハのダイシング方法が記載される。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の特定の詳細（例えば、薄いウェハ用の基板キャリア、スクライビング・プラズマエッチング条件及び材料レジーム）が記載される。本発明の実施形態は、これらの特定の詳細なしに実施できることが、当業者には明らかであろう。他の例では、周知の態様（例えば、集積回路の製造）は、本発明の実施形態を不必要に曖昧にしないために、詳細には説明されない。更に、図に示される様々な実施形態は、例示であり、必ずしも縮尺通りに描かれていないことを理解すべきである。
【００１２】
初めのレーザスクライブと、後続のプラズマエッチングを含むハイブリッドなウェハ又は基板のダイシングプロセスは、ダイの個片化のために実施することができる。レーザスクライブプロセスは、マスク層、有機・無機誘電体層、及びデバイス層をきれいに除去するために使用することができる。その後、レーザエッチングプロセスは、ウェハ又は基板の露出又は部分的なエッチング時に終了することができる。ダイシングプロセスのプラズマエッチング部分は、その後、ダイ又はチップを個片化又はダイシングするために、ウェハ又は基板のバルクを貫通して（例えば、バルクの単結晶シリコンを貫通して）エッチングするために用いることができる。ウェハ又は基板は、約１００ミクロン以下の厚さを有する薄いウェハ又は基板であることができ、個片化プロセス中に基板キャリアによって支持することができる。
【００１３】
本発明の一実施形態によれば、個片化プロセス内のプラズマエッチング中に薄いウェハテープ及びテープフレームから構成される基板キャリアを搬送し、支持し、保護するための装置及び方法が、本明細書内に記載される。例えば、装置は、エッチングガスから薄いシリコンウェハを保持するために使用されるフィルム及びフィルムフレームを支持し、保護するために使用することができる。集積回路（ＩＣ）のパッケージングに関連する製造プロセスは、薄化されたシリコンウェハが、フィルム（例えば、ダイアタッチフィルム）上に支持され、取り付けられることを要求する場合がある。一実施形態では、ダイアタッチフィルムもまた、基板キャリアによって支持され、薄いシリコンウェハを基板キャリアに接着するために使用される。
【００１４】
従来のウェハダイシングのアプローチは、純粋な機械的な分離に基づくダイヤモンドソーカッティング、初めのレーザスクライビングと後続のダイヤモンドソーダイシング、又はナノ秒又はピコ秒レーザダイシングを含む。薄いウェハ又は基板の個片化（例えば、５０ミクロン厚のバルクシリコンの個片化）に対しては、従来のアプローチでは、悪いプロセス品質のみが得られてきた。薄いウェハ又は基板からダイを個片化する際に直面する可能性のある課題のいくつかは、異なる層間でのマイクロクラック形成又は層間剥離、無機誘電体層のチッピング、厳密なカーフ幅制御の保持、又は正確なアブレーション深さの制御を含むことができる。本発明の実施形態は、上述の課題の１以上を克服するのに有用である可能性のあるハイブリッドレーザスクライビング・プラズマエッチングダイ個片化のアプローチを含む。
【００１５】
本発明の一実施形態では、レーザスクライビングとプラズマエッチングの組み合わせが使用され、これによって半導体ウェハを個別化又は個片化された集積回路にダイシングする。一実施形態では、フェムト秒ベースのレーザスクライビングは、本質的に、完全ではないならば、非熱的プロセスとして用いられる。例えば、フェムト秒ベースのレーザスクライビングは、全く無い又は無視できる程度の熱損傷領域に局在化させることができる。一実施形態では、本明細書内のアプローチは、超低ｋ膜を有する個片化された集積回路に使用される。従来のダイシングでは、このような低ｋ膜に対応するためには、鋸を減速する必要がある場合がある。更に、半導体ウェハは、現在、多くの場合、ダイシング前まで薄化される。このように、本実施形態では、プラズマエッチングプロセスに続いて、マスクのパターニングと、フェムト秒ベースのレーザによる部分的なウェハスクライビングとの組み合わせが、現在実用的である。一実施形態では、レーザによる直接描画は、フォトレジスト層のリソグラフィパターニング操作を不要にすることができ、非常に少ないコストで実施することができる。一実施形態では、スルービア型のシリコンエッチングが、プラズマエッチング環境内でダイシングプロセスを完了するために使用される。
【００１６】
したがって、本発明の一態様では、レーザスクライビングとプラズマエッチングの組み合わせが、半導体ウェハをダイシングして個片化された集積回路にするために使用することができる。図１は、本発明の一実施形態に係る、ダイシングされる半導体ウェハの上面図を示す。図２は、本発明の一実施形態に係る、ダイシングマスクが上に形成されたダイシングされる半導体ウェハの上面図を示す。
【００１７】
図１を参照すると、半導体ウェハ１００は、集積回路を含む複数の領域１０２を有する。領域１０２は、垂直ストリート１０４と水平ストリート１０６によって分離される。ストリート１０４及び１０６は、集積回路を含まず、これに沿ってウェハがダイシングされる場所として設計されている半導体ウェハの領域である。本発明のいくつかの実施形態は、ダイを個々のチップ又はダイに分離されるように、ストリートに沿って半導体ウェハを貫通してトレンチを切断する組合せレーザスクライブ・プラズマエッチング技術の使用を含む。レーザスクライブ及びプラズマエッチングプロセスの両方とも、結晶構造方位に独立しているので、ダイシングされる半導体ウェハの結晶構造は、ウェハを貫通して垂直なトレンチを達成するために重要である場合がある。
【００１８】
図２を参照すると、半導体ウェハ１００は、半導体ウェハ１００上に堆積されたマスク２００を有する。一実施形態では、マスクは、約４〜１０ミクロンの厚さの層を達成するように、従来の方法で堆積される。マスク２００と、半導体ウェハ１００の一部は、レーザスクライビングプロセスによりパターニングされ、これによって半導体ウェハ１００がダイシングされるであろうストリート１０４及び１０６に沿った位置（例えば、ギャップ２０２及び２０４）を画定する。半導体ウェハ１００の集積回路領域は、マスク２００によって覆われ、保護される。マスク２００の領域２０６は、後続のエッチングプロセス中に、集積回路がエッチングプロセスによって劣化されないように配置される。水平方向のギャップ２０４及び垂直方向のギャップ２０２は、領域２０６間に形成され、これによってエッチングプロセス中にエッチングされ、最終的に半導体ウェハ１００をダイシングする領域を画定する。
【００１９】
図３は、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャート３００である。図４Ａ〜図４Ｃは、本発明の一実施形態に係る、フローチャート３００の操作に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
【００２０】
フローチャート３００の操作３０２及び対応する図４Ａを参照すると、マスク４０２が、半導体ウェハ又は基板４０４上に形成される。マスク４０２は、半導体ウェハ４０４の表面上に形成された集積回路４０６を覆い、保護する層で構成される。マスク４０２は、集積回路４０６のそれぞれの間に形成された介在するストリート４０７も覆う。半導体ウェハ又は基板４０４は、基板キャリア４１４によって支持される。
【００２１】
一実施形態では、基板キャリア４１４は、テープリングに囲まれ、図４Ａに４１４としてその一部が示されるバッキングテープの層を含む。このような一実施形態では、半導体ウェハ又は基板４０４は、図４Ａに示されるように、基板キャリア４１４上に配置されたダイアタッチフィルム４１６上に配置される。
【００２２】
本発明の一実施形態によると、マスク４０２を形成する工程は、例えば、フォトレジスト層又はＩ線パターニング層が挙げられるが、これらに限定されない層を形成する工程を含む。例えば、ポリマー層（例えば、フォトレジスト層）は、リソグラフィプロセスで使用するのに適したそれ以外の材料で構成されてもよい。一実施形態では、フォトレジスト層は、例えば、２４８ナノメートル（ｎｍ）レジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、極紫外（ＥＵＶ）レジスト、又はジアゾナフトキノン増感剤を加えたフェノール樹脂マトリックスが挙げられるが、これらに限定されないポジ型フォトレジスト材料で構成される。別の一実施形態では、フォトレジスト層は、例えば、ポリ−シス−イソプレン及びポリ−ビニル−シンナメートが挙げられるが、これらに限定されないネガ型フォトレジスト材料で構成される。
【００２３】
一実施形態では、半導体ウェハ又は基板４０４は、製造プロセスに耐えるのに適しており、その上に半導体処理層を好適に配置することができる材料で構成される。例えば、一実施形態では、半導体ウェハ又は基板４０４は、ＩＶ族系材料（例えば、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）で構成される。特定の一実施形態では、半導体ウェハ４０４を提供する工程は、単結晶シリコン基板を提供する工程を含む。特定の一実施形態では、単結晶シリコン基板は、不純物原子によってドープされる。別の一実施形態では、半導体ウェハ又は基板４０４は、ＩＩＩ−Ｖ族材料（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＩＩＩ−Ｖ族材料基板など）から構成される。
【００２４】
一実施形態では、半導体ウェハ又は基板４０４は、約１００ミクロン以下の厚さを有する。例えば、一実施形態では、バルク単結晶シリコン基板は、ダイアタッチフィルム４１６に固定される前に、裏側から薄化される。薄化は、裏面研削プロセスによって実行することができる。一実施形態では、バルク単結晶シリコン基板は、概して５０〜１００ミクロンの範囲内の厚さまで薄化される。一実施形態では、薄化は、レーザアブレーション・プラズマエッチングダイシングプロセスの前に実行されることに留意することが重要である。一実施形態では、ダイアタッチフィルム４１６（又は基板キャリア４１４に薄化された又は薄いウェハ又は基板を接着することができる任意の適切な代替物）は、約２０ミクロンの厚さを有する。
【００２５】
一実施形態では、半導体ウェハ又は基板４０４は、半導体デバイスのアレイが集積回路４０６の一部として、その上又は中に配置される。このような半導体デバイスの例としては、シリコン基板内に製造され、誘電体層に囲まれたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、これらに限定されない。複数の金属相互接続が、誘電体層を取り囲んで、デバイス又はトランジスタの上方に形成され、集積回路４０６を形成するようにデバイス又はトランジスタを電気的に結合するのに使用することができる。ストリート４０７を構成する材料は、集積回路４０６を形成するために使用される材料と類似又は同じであることができる。例えば、ストリート４０７は、誘電材料、半導体材料、メタライゼーションの層から構成することができる。一実施形態では、１以上のストリート４０７は、集積回路４０６の実際のデバイスと類似のテストデバイスを含む。
【００２６】
フローチャート３００の操作３０４及び対応する図４Ｂを参照すると、マスク４０２は、レーザスクライビングプロセスでパターニングされ、これによって集積回路４０６間の半導体ウェハ又は基板４０４の領域を露出させるギャップ４１０を有するパターニングされたマスク４０８を提供する。このような一実施形態では、レーザスクライビングプロセスは、フェムト秒ベースのレーザスクライビングプロセスである。このように、レーザスクライビングプロセスは、集積回路４０６間にもともと形成されていたストリート４０７の材料を除去するために使用される。本発明の一実施形態によると、レーザスクライビングプロセスによってマスク４０２をパターニングする工程は、図４Ｂに示されるように、集積回路４０６間の半導体ウェハ４０４の領域内に部分的にトレンチ４１２を形成する工程を含む。
【００２７】
一実施形態では、レーザスクライビングプロセスによってマスク４０６をパターニングする工程は、フェムト秒範囲内のパルス幅をもつレーザを使用する工程を含む。具体的には、可視スペクトルに加えて紫外線（ＵＶ）及び赤外線（ＩＲ）内の波長（合わせて、広帯域光スペクトル）を有するレーザが使用され、これによってフェムト秒ベースのレーザ、すなわちフェムト秒（１０−１５秒）オーダーのパルス幅を有するレーザを提供することができる。一実施形態では、アブレーションは、波長に依存しない、又は本質的には波長に依存しないので、複雑な膜（例えば、マスク４０２、ストリート４０７、及びおそらく半導体ウェハ又は基板４０４の一部の膜）に適している。
【００２８】
図５は、本発明の一実施形態に係る、フェムト秒範囲内のレーザパルスとより長い周波数を使用した場合の効果の比較を示す。図５を参照すると、フェムト秒範囲内のパルス幅を有するレーザを用いることによって、より長いパルス幅（例えば、ビア５００Ｂのピコ秒処理による損傷５０２Ｂ、及びビア５００Ａのナノ秒処理による顕著な損傷５０２Ａ）と比較して、熱損傷の問題が軽減又は取り除かれる（例えば、ビア５００Ｃのフェムト秒処理では僅かな損傷から損傷無し５０２Ｃ）。ビア５００Ｃの形成中の損傷の除去又は軽減は、図５に示されるように、（ピコ秒ベースのレーザアブレーションに対して見られるような）低エネルギー再結合又は（ナノ秒ベースのレーザアブレーションに対して見られるような）熱平衡の欠如に起因する可能性がある。
【００２９】
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類（例えば、導体、絶縁体、半導体）及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素及び窒化ケイ素）を含むことができるが、これらに限定されない。
【００３０】
これに対して、最適でないレーザパラメータが選択された場合、（例えば、無機誘電体、有機誘電体、半導体、又は金属のうちの２以上を含む）積層構造において、レーザアブレーションプロセスは、層間剥離の問題を引き起こす可能性がある。例えば、レーザは、測定可能な吸収なしに、高バンドギャップエネルギーの誘電体（例えば、約９ｅＶのバンドギャップを有する二酸化ケイ素）を貫通する。しかしながら、レーザエネルギーは、下地の金属又はシリコン層内で吸収され、金属又はシリコン層の顕著な蒸発を引き起こす可能性がある。蒸発は、高い圧力を発生させ、上層の二酸化ケイ素の誘電体層をリフトオフし、潜在的に深刻な層間剥離及び微小亀裂を引き起こす可能性がある。一実施形態では、ピコ秒ベースのレーザ照射プロセスは、複雑なスタック内の微小亀裂及び層間剥離につながるが、フェムト秒ベースのレーザ照射プロセスは、同じ材料スタックの微小亀裂又は層間剥離を引き起こさないことが実証されている。
【００３１】
誘電体層を直接アブレーション加工できるためには、光子を強く吸収することによって、誘電体材料が導電性材料と同様に振る舞うように、誘電体材料のイオン化が発生する必要があるかもしれない。吸収は、誘電体層の最終的なアブレーションの前に、下地のシリコン又は金属層をレーザエネルギーの大部分が突き抜けるのをブロックする場合がある。一実施形態では、レーザ強度が、光子のイオン化を開始し、無機誘電体材料内でイオン化に影響を与えるのに十分高い場合、無機誘電体のイオン化が可能である。
【００３２】
本発明の一実施形態によると、好適なフェムト秒ベースのレーザプロセスは、通常、様々な材料内で非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜５００フェムト秒の範囲内のパルス幅を有するが、好ましくは１００フェムト秒〜４００フェムト秒の範囲内である。一実施形態では、フェムト秒レーザ光源は、約２００ナノメートル〜１５７０ナノメートルの範囲内の波長を有するが、好ましくは２５０ナノメートル〜５４０ナノメートルの範囲内である。一実施形態では、レーザ及び対応する光学系は、作業面で約３ミクロン〜１５ミクロンの範囲内の焦点を提供するが、好ましくは、約５ミクロン〜１０ミクロンの範囲内である。
【００３３】
作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、約２００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは、約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
【００３４】
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、一実施形態では、好ましくは１〜２パスである。一実施形態では、ワークピース内のスクライビング深さは、約５ミクロン〜５０ミクロンの深さの範囲内であるが、好ましくは、約１０ミクロン〜２０ミクロンの深さの範囲内である。レーザは、特定のパルス繰り返しレートの単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２ミクロン〜１５ミクロンの範囲内であるが、シリコンウェハのスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６ミクロン〜１０ミクロンの範囲内である。
【００３５】
無機誘電体（例えば二酸化ケイ素）のイオン化を達成し、無機誘電体の直接的なアブレーションの前に下地の損傷によって引き起こされる層間剥離及び欠けを最小限に抑えるのに十分に高いレーザ強度を提供するなどの利益及び利点によって、レーザパラメータを選択することができる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さと共に、産業用途に意味のあるプロセススループットを提供するように選択することができる。上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒ベースのレーザプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒レーザベースのプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
【００３６】
本発明の一実施形態に係るフローチャート３００のオプションの操作３０６を参照すると、基板キャリアの一部が保護板で覆われる。そのような保護板は、図１３Ａ〜図１３Ｄに関連して以下でより詳細に説明される。一実施形態では、保護板は、半導体ウェハ又は基板４０４の少なくとも一部を露出したままとし、これも図１３Ａ〜図１３Ｄに関連して以下でより詳細に説明される。特定の一実施形態では、フローチャート３００に示されるように、保護板は、レーザスクライブプロセスの後だが、プラズマエッチングプロセスの前に実装される。しかしながら、別の特定の一実施形態では、保護板は、レーザスクライブプロセスとプラズマエッチングプロセスの両方の前に実装される。
【００３７】
フローチャート３００の操作３０８及び対応する図４Ｃを参照すると、半導体ウェハ又は基板４０４は、パターニングされたマスク４０８内のギャップ４１０を貫通してエッチングされ、これによって集積回路４０６を個片化する。本発明の一実施形態によると、半導体ウェハ４０４をエッチングする工程は、図４Ｃに示されるように、レーザスクライビングプロセスによって形成されたトレンチ４１２をエッチングし、最終的に半導体ウェハ又は基板４０４を完全に貫通してエッチングする工程を含む。
【００３８】
一実施形態では、半導体ウェハ又は基板４０４をエッチングする工程は、プラズマエッチングプロセスを使用する工程を含む。一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。例えば、特定の一実施形態では、半導体ウェハ又は基板４０４の材料のエッチング速度は、毎分２５ミクロンよりも大きい。超高密度プラズマ源を、ダイの個片化プロセスのプラズマエッチング部分用に使用してもよい。このようなプラズマエッチングプロセスを行うのに適したプロセスチャンバの一例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これによって容量結合のみで可能であったものよりも、イオン密度及びイオンエネルギーをはるかに独立して制御し、更に磁気強化による改善も提供される。この組み合わせは、イオン密度をイオンエネルギーから効果的に分離することを可能にし、これによって非常に低い圧力でさえ、高く、潜在的に損傷を与えるＤＣバイアスレベル無しで、相対的に高い密度のプラズマを達成することができる。非常に広いプロセスウィンドウがもたらされる。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバを用いることができる。例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチング速度を約４０％上回るエッチング速度で単結晶シリコン基板又はウェハ４０４をエッチングするのに、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的にフッ素系ガス（例えば、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されたプラズマに基づく。
【００３９】
一実施形態では、個片化は、ダイアタッチフィルム４１６のパターニングを更に含むことができる。一実施形態では、ダイアタッチフィルム４１６は、例えば、レーザアブレーション、ドライエッチング又はウェットエッチングが挙げられるが、これらに限定されない技術によってパターニングされる。一実施形態では、ダイアタッチフィルム４１６は、図４Ｃに示されるように、個片化プロセスのレーザスクライブ・プラズマエッチング部分に続くシーケンス内でパターニングされ、これによってダイアタッチフィルム部分４１８を提供する。一実施形態では、パターニングされたマスク４０８は、これもまた図４Ｃに示されるように、個片化プロセスのレーザスクライブ・プラズマエッチング部分の後に除去される。パターニングされたマスク４０８は、ダイアタッチフィルム４１６のパターニングの前、中、又は後に除去してもよい。一実施形態では、基板キャリア４１４によって支持されながら、半導体ウェハ又は基板４０４は、エッチングされる。一実施形態では、ダイアタッチフィルム４１６もまた、基板キャリア４１４上に配置されながら、パターニングされる。
【００４０】
したがって、フローチャート１００及び図２Ａ〜図２Ｃを再び参照すると、ウェハのダイシングは、マスクを貫通し、（メタライゼーションを含む）ウェハのストリートを貫通し、部分的にシリコン基板内への最初のレーザアブレーションによって実行することができる。レーザのパルス幅は、フェムト秒の範囲内で選択することができる。その後、ダイの個片化は、後続のスルーシリコンディーププラズマエッチングによって完了することができる。更に、ダイアタッチフィルムの露出部分の除去が実行され、これによって各々が上にダイアタッチフィルムの一部を有する個片化された集積回路を提供する。その後、図４Ｃに示されるように、ダイアタッチフィルム部分を含む個々の集積回路を、基板キャリア４１４から除去することができる。一実施形態では、個片化された集積回路は、パッケージングのために基板キャリア４１４から除去される。このような一実施形態では、パターニングされたダイアタッチフィルム４１８は、各集積回路の裏面に保持され、最終パッケージ内に含まれる。しかしながら、別の一実施形態では、パターニングされたダイアタッチフィルム４１４は、個片化プロセスの間又は後に除去される。
【００４１】
図４Ａ〜図４Ｃを再び参照すると、約１０ミクロン以下の幅を有するストリート４０７によって、複数の集積回路４０６を分離することができる。レーザスクライビングのアプローチ（例えば、フェムト秒ベースのレーザスクライビングのアプローチ）の利用は、少なくとも部分的にレーザの厳しいプロファイル制御のため、集積回路のレイアウト内にこのような圧縮を可能にすることができる。例えば、図６は、本発明の一実施形態に係る、最小幅に制限することができる従来のダイシングに対して、より狭いストリートを使用することによって達成された半導体ウェハ又は基板上の圧縮を示している。
【００４２】
図６を参照すると、半導体ウェハ上の圧縮は、最小幅（例えば、レイアウト６００内の約７０ミクロン以上の幅）に制限することができる従来のダイシングに対して、より狭いストリート（例えば、レイアウト６０２内の約１０ミクロン以下の幅）を使用することによって達成される。しかしながら、フェムト秒ベースのレーザスクライビングプロセスによって可能であるにしても、ストリート幅を１０ミクロン未満に減らすことが必ずしも常に望ましくはないかもしれないことを理解すべきである。例えば、いくつかのアプリケーションでは、集積回路を分離するストリート内に、ダミー又はテストデバイスを製造するために、少なくとも４０ミクロンのストリート幅を必要とする場合がある。
【００４３】
図４Ａ〜図４Ｃを再び参照すると、複数の集積回路４０６は、制約の無いレイアウトで、半導体ウェハ又は基板４０４上に配置することができる。例えば、図７は、より高密度充填を可能にする自由形式の集積回路配置を示す。本発明の一実施形態に係る、より高密度の充填は、格子状アライメントのアプローチに対して、ウェハ当たりのより多いダイを提供することができる。図７を参照すると、自由形式のレイアウト（例えば、半導体ウェハ又は基板７０２上の制約の無いレイアウト）は、格子状アライメントのアプローチ（例えば、半導体ウェハ又は基板７００上の制約されたレイアウト）に対して、より高密度の充填、したがってウェハ当たりのより多いダイを可能にする。一実施形態では、レーザアブレーション・プラズマエッチング個片化プロセスの速度は、ダイのサイズ、レイアウト又はストリートの数とは無関係である。
【００４４】
単一のプロセスツールは、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内の多くの又はすべての操作を実行するように構成することができる。例えば、図８は、本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
【００４５】
図８を参照すると、プロセスツール８００は、複数のロードロック８０４が結合されたファクトリインタフェース８０２（ＦＩ）を含む。クラスタツール８０６は、ファクトリインタフェース８０２に結合される。クラスタツール８０６は、１以上のプラズマエッチングチャンバ（例えば、プラズマエッチングチャンバ８０８）を含む。レーザスクライブ装置８１０もまた、ファクトリインタフェース８０２に結合される。プロセスツール８００全体の設置面積は、一実施形態では、図８に示されるように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であることができる。
【００４６】
一実施形態では、レーザスクライブ装置８１０は、フェムト秒ベースのレーザを収容する。フェムト秒ベースのレーザは、ハイブリッドレーザ・エッチング個片化プロセスのレーザアブレーション部分（例えば、上述したレーザアブレーションプロセス）を実行するのに適している可能性がある。一実施形態では、フェムト秒ベースのレーザに対してウェハ又は基板（又はそのキャリア）を移動させるために構成された可動ステージもまた、レーザスクライブ装置８００に含まれる。特定の一実施形態では、フェムト秒ベースのレーザもまた、移動可能である。レーザスクライブ装置８１０全体の設置面積は、一実施形態では、図８に示されるように、約２２４０ミリメートル×約１２７０ミリメートルであることができる。
【００４７】
一実施形態では、１以上のプラズマエッチングチャンバ８０８は、パターニングされたマスク内のギャップを貫通してウェハ又は基板をエッチングして、これによって複数の集積回路を個片化するように構成される。このような一実施形態では、１以上のプラズマエッチングチャンバ８０８は、ディープシリコンエッチングプロセスを行うように構成される。特定の一実施形態では、１以上のプラズマエッチングチャンバ８０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズから入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。エッチングチャンバは、単結晶シリコン基板又はウェハの上又は中に収容された個別の集積回路を作成するために使用されるディープシリコンエッチング用に具体的に設計されてもよい。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ８０８に含まれ、これによって高いシリコンエッチング速度を促進する。一実施形態では、複数のエッチングチャンバが、プロセスツール８００のクラスタツール８０６の部分に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
【００４８】
ファクトリインタフェース８０２は、レーザスクライブ装置８１０を有する外部の製造施設とクラスタツール８０６との間をインタフェース接続するのに適した大気ポートであってもよい。ファクトリインタフェース８０２は、ウェハ（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール８０６又はレーザスクライブ装置８１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
【００４９】
クラスタツール８０６は、個片化の方法において機能を実行するのに適した他のチャンバを含むことができる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、堆積チャンバ８１２が含まれる。堆積チャンバ８１２は、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板のデバイス層の上又は上方へのマスク堆積用に構成することができる。このような一実施形態では、堆積チャンバ８１２は、フォトレジスト層を堆積するのに適している。別の一実施形態では、追加のエッチングチャンバの代わりに、ウェット／ドライステーション８１４が含まれる。ウェット／ドライステーションは、基板又はウェハのレーザスクライブ・プラズマエッチング個片化プロセスの後、残留物及び断片を洗浄する又はマスクを除去するのに適している場合がある。一実施形態では、計測ステーションもまた、プロセスツール８００の構成要素として含まれる。
【００５０】
本発明の一態様では、（例えば、約１００ミクロン以下の厚さを有する）薄い基板が、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内に収容される。このような一実施形態では、薄い基板は、基板キャリア上に支持される。例えば、図９は、本発明の一実施形態に係る、個片化プロセス中に薄いウェハを支持するのに適した基板キャリアの平面図を示す。
【００５１】
図９を参照すると、基板キャリア９００は、テープリング９０４に囲まれたバッキングテープ９０２の層を含む。ウェハ又は基板９０６（例えば、薄いウェハ又は基板）は、基板キャリア９００のバッキングテープ９０２によって支持される。一実施形態では、ウェハ又は基板９０６は、ダイアタッチフィルムによってバッキングテープ９０２に取り付けられる。一実施形態では、テープリング９０４は、ステンレス鋼で構成される。
【００５２】
一実施形態では、個片化プロセスは、基板キャリア（例えば、基板キャリア９００）を受容する大きさのシステム内に収容することができる。このような一実施形態では、システム（例えば、システム８００）は、システムの設置面積に影響を与えることなく、薄いウェハフレームを収容することができ、もしもそうでないならば、基板キャリアによって支持されない基板又はウェハを収容するような大きさとなる。一実施形態では、システム８００は、直径３００ミリメートルのウェハ又は基板を収容する大きさである。図９に示されるように、同じシステムは、約幅３８０ミリメートル×長さ３８０ミリメートルのウェハキャリアを収容することができる。
【００５３】
本発明の一態様では、基板キャリアは、個片化プロセスの間、エッチングチャンバ内に収容される。一実施形態では、基板キャリア上の薄いウェハ又は基板を含むアセンブリは、フィルムフレーム（例えばテープリング９０４）及びフィルム（例えば、バッキングテープ９０２）に影響を与える（例えば、エッチングする）ことなく、プラズマエッチングリアクタに供される。更に、本発明の態様は、エッチングプロセス中に組合せのフィルムとフィルムフレーム（基板キャリア）によって支持されたウェハ又は基板の搬送・支持に取り組む。本発明の実施形態は、一例が以下に記載されているロボットエンドエフェクタ、キャプチャリング、又は保護板の使用を含んでもよい。
【００５４】
エンドエフェクタは、個片化プロセスのエッチング部分の間に基板キャリアを収容するために使用することができる。例えば、図１０Ａ及び図１０Ｂは、本発明の一実施形態に係る、基板キャリアによって支持された薄いウェハ又は基板をハンドリングするためのエンドエフェクタの平面図及び側面図をそれぞれ示す。
【００５５】
図１０Ａ及び図１０Ｂを参照すると、基板キャリアをハンドリングするためのエンドエフェクタ１０００（例えば、ロボットブレード）は、ＸＹ方向の支持用の支持端部１００２、Ｘ方向の支持用の支持端部１００４、及びＺ方向の支持用の支持面１００６を含む。キャリブレーション又はセンタリングリング１００８もまた含まれる。図１０Ｃ及び図１０Ｄは、本発明の一実施形態に係る、基板キャリア（右側）を支持するエンドエフェクタ（左側）の平面図及び側面図をそれぞれ示す。
【００５６】
図１０Ｃ及び図１０Ｄを参照すると、エンドエフェクタ１０００は、基板キャリア（例えば、上述の基板キャリア９００）を支持して描かれている。一実施形態では、ロボットエンドエフェクタ１０００は、サブ大気圧（真空）下でエッチングリアクタへ／からの搬送の間、フィルムフレームアセンブリ（例えば、基板キャリア９００）を支持する。エンドエフェクタ１０００は、ＸＹＺ軸内で基板キャリアを重力の助けによって支持するための構造を含む。エンドエフェクタ１０００はまた、処理ツールの円形構造（例えば、エッチングカソードの中心、又は円形のシリコンウェハの中心）に対してエンドエフェクタをキャリブレーションし、センタリングする構造も含む。
【００５７】
キャプチャリングは、個片化プロセスのエッチング部分の間、基板キャリアを収容するために使用することができる。例えば、図１１Ａ及び図１１Ｂは、本発明の一実施形態に係る、基板キャリアによって支持された薄いウェハ又は基板をハンドリングするためのキャプチャリングの平面図及び側面図をそれぞれ示す。
【００５８】
図１１Ａ及び図１１Ｂを参照すると、キャプチャリング１１００は、基板キャリアを支持するための受け取り領域１１０２を含む。フレーム１１０４は、受け取り領域１１０２を取り囲む。フレームは、ピン受け構造１１０６（例えば、穴と対立するものとして部分的なスロット）及びスロット１１０８などの搬送プロセスに適した構造を含むことができる。キャプチャリングは、ロボットエンドエフェクタからプラズマリアクタへ基板キャリアを搬送するための大きさにすることができる。例えば、図１１Ｃ及び図１１Ｄは、本発明の一実施形態に係る、基板キャリアを支持するエンドエフェクタを収容するキャプチャリングの平面図及び側面図をそれぞれ示す。図１１Ｃ及び図１１Ｄを参照すると、キャプチャリング１１００は、スロット１１０８内で基板キャリア９００を支持するエンドエフェクタ１０００を収容する。
【００５９】
キャプチャリング１１００は、一実施形態では、基板キャリアの外縁部でフィルムフレーム又は基板キャリアを支持し、ロボットエンドエフェクタから離して、エッチングカソード上へと基板キャリアを搬送することができる。このように、キャプチャリング１１００は、ロボットエンドエフェクタと干渉することなく、裏面及び外縁部からフィルムフレーム又は基板キャリアをハンドリングするように形作られている。一実施形態では、このアプローチは、支持される薄いウェハ又は基板に対して、機械的な応力をほとんど乃至まったく与えない。一例として、図１１Ｅは、本発明の一実施形態に係る、エッチングチャンバ内部で、エンドエフェクタとキャプチャリングとの間の受け渡しのための動作シーケンスを示す。
【００６０】
図１１Ｅを参照すると、位置１は、基板キャリア９００を支持し、空のキャプチャリング１１００の上に配置された、ロードされたエンドエフェクタ１０００を示す。位置２は、基板キャリア９００を現在支持しているロードされたキャプチャリング１１００の下方に配置された空のエンドエフェクタ１０００を示す。このように、一実施形態では、エンドエフェクタ１０００からキャプチャリング１１００への基板キャリア９００の搬送は、エンドエフェクタ１０００の下方の位置（例えば、位置１）からエンドエフェクタ１０００の上方の位置（例えば、位置２）までキャプチャリング１１００を移動させることによって実行される。
【００６１】
エッチングカソードは、個片化プロセスのエッチング部分の間、基板キャリアを収容する大きさにすることができる。例えば、図１２Ａ及び図１２Ｂは、本発明の一実施形態に係る、基板キャリアと共に使用するための互換性のあるエッチングカソードの平面図及び側面図をそれぞれ示す。
【００６２】
図１２Ａ及び１２Ｂを参照すると、エッチングカソード１２００は、外側のより薄いリング部１２０２と、内側のより厚い円筒部１２０４を含む単一体で構成される。エッチングカソード１２００は、ピン受け構造１２０６（例えば、部分的なスロットと対立するものとしての穴）などの搬送処理に適した構造を含むことができる。一実施形態では、エッチングカソード１２００は熱的に制御される。一実施形態では、エッチングカソード１２００は、電気的にも熱的にも伝導性であり、耐エッチング誘電体コーティングを含む。
【００６３】
カバーリングは、エッチングカソード１２００と結合され、これによってキャプチャリングを支持し、エッチングカソード１２００の外側のより薄いリング部１２０２からキャプチャリングを離間させることができる。例えば、図１２Ｃ及び図１２Ｄは、本発明の一実施形態に係る、組み立てられたエッチングカソード、カバーリング、及びキャプチャリングの平面図及び側面図をそれぞれ示す。図１２Ｃ及び図１２Ｄを参照すると、キャプチャリング１１００は、エッチングカソード１２００の内側のより厚い円筒部１２０４を部分的に囲むようにセンタリングされる。カバーリング１２１０は、エッチングカソード１２００の外側のより薄いリング部１２０２を覆い、エッチングカソード１２００の外側のより薄いリング部１２０２からキャプチャリング１１００を離間させる。
【００６４】
図１２Ｅは、本発明の一実施形態に係る、組み立てられたエッチングカソード、カバーリング、キャプチャリング、及び基板キャリア（フレームのみ）の平面図を示す。図１２Ｅを参照すると、キャプチャリング１１００は、エッチングカソード１２００の内側のより厚い円筒部１２０４を部分的に取り囲むようにセンタリングされる。カバーリング１２１０は、エッチングカソード１２００の外側のより薄いリング部１２０２を覆い、エッチングカソード１２００の外側のより薄いリング部１２０２からキャプチャリング１１００を離間させる。基板キャリア（明確化のためにキャリアフレーム９０４だけが図示される）は、エッチングカソード１２００の内側のより厚い円筒部１２０４とセンタリングされる。このように、一実施形態では、エッチング電極１２００は、プラズマ処理中に基板キャリアを支持するのに適した装置である。一実施形態では、基板キャリアは、エッチング電極の内側のより厚い円筒部によって支持される。一実施形態では、エッチング電極は、基板キャリアとのＲＦ及び熱結合がプラズマエッチングを可能にするように構成される。しかしながら、一実施形態では、エッチング電極のみが、図１２Ｅに示されるアセンブリと一致する基板キャリアのフレームではなく、基板キャリアのバッキングテープ部分と接触する。
【００６５】
保護板は、個片化プロセスのエッチング部分の間、基板キャリアの一部を保護するために使用することができる。例えば、図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る、薄いウェハ又は基板を支持する基板キャリアを保護するための保護板の平面図及び側面図をそれぞれ示す。
【００６６】
図１３Ａ及び図１３Ｂを参照すると、保護板１３００は、基板キャリアの一部又は領域（例えば、基板キャリアのフレーム部）を保護するように形成される。一実施形態では、保護板１３００は、中央開口部１３０４を有する環状リング１３０２である。環状リング１３０２は、ピン受け構造１３０６（例えば、穴と対立するものとして部分的なスロット）などの搬送処理に適した構造を含むことができる。一実施形態では、保護板１３００は、エッチングプロセスの間、バッキングテープ領域（例えば、ウェハ又は基板を支持する領域）を露出させながら基板キャリアのフレーム部を覆うために使用される。このような特定の一実施形態では、保護板は、プラズマエッチングの間、基板キャリアのフレームを覆い、また、バッキングテープ又は基板キャリアのフィルムを薄いウェハ又は基板の縁部まで覆い、これによって支持されたウェハ又は基板によって覆われない基板キャリアの露出部分上へのエッチング攻撃を防止する。
【００６７】
図１３Ｃ及び図１３Ｄは、本発明の一実施形態に係る、組み立てられたエッチングカソード、カバーリング、キャプチャリング、基板キャリア、及び保護板の平面図及び側面図をそれぞれ示す。図１３Ｃ及び１３Ｄを参照すると、キャプチャリング１１００は、エッチングカソード１２００の内側のより厚い円筒部１２０４を部分的に囲むようにセンタリングされる。カバーリング１２１０は、エッチングカソード１２００の外側のより薄いリング部１２０２を覆い、キャプチャリング１１００をエッチングカソード１２００の外側のより薄いリング部１２０２から離間させる。ウェハ又は基板１３５０を支持する基板キャリア９００は、エッチングカソード１２００の内側のより厚い円筒部１２０４とセンタリングされる。このように、一実施形態では、エッチング電極１２００は、プラズマ処理中に基板キャリアを支持するのに適した装置である。一実施形態では、基板キャリア９００は、エッチング電極１２００の内側のより厚い円筒部１２０４によって支持される。保護リング１３００は、エッチングプロセスに対してウェハ又は基板１３５０を曝露させながら、基板キャリア９００の少なくとも一部を覆う。
【００６８】
保護板（例えば、保護リング）を含む例示的な一実施形態は、以下のようである。保護板アセンブリは、保護板、リフトフープ、リフトフープと保護板との間に結合された３以上の支持ピンを含む。
【００６９】
リフトフープは、支持アセンブリの半径方向外側の処理容積内に配置される。リフトフープは、シャフト上に実質的に水平方向に取り付けられる。シャフトはアクチュエータによって駆動され、これによってリフトフープを処理容積内で鉛直方向に移動させる。３以上の支持ピンは、リフトフープから上方に延びており、支持アセンブリの上に保護板を配置する。３以上の支持ピンは、保護板をリフトフープに固定して取り付けることができる。保護板は、リフトフープによって処理容積内を鉛直方向に移動し、これによって保護板は、基板の上方に所望の距離で配置することができ、及び／又は外部基板ハンドリング装置（例えば、基板キャリア）が、保護板と支持アセンブリの間の処理容積に入り、基板（例えば、薄化された半導体ウェハ）を搬送することができる。
【００７０】
３以上の支持ピンは、支持ピン間で処理チャンバの内外に基板を搬送することができるように配置することができる。一実施形態では、３以上の支持ピンの各々は、複数の支持脚のうちの１つに近接して配置される。
【００７１】
一実施形態では、保護板は、支持アセンブリの直径よりも大きく、チャンバ壁の内側の寸法よりも若干小さいサイズの平板であり、これによって保護板は、処理容積内で処理ガス又はプラズマの下方への流れを阻止することができる。一実施形態では、チャンバ壁は円筒状であり、保護板は、チャンバ壁の内径よりも僅かに小さい外径を有する円形のディスクであることができる。一実施形態では、保護板は、中央領域の近傍に形成された開口部を有する。保護板は、支持アセンブリの上面に対して実質的に平行に配置することができる。開口部は、静電チャックの凸部と位置合わせすることができる。開口部は、処理ガス又は活性種に対して制限された経路を提供することができ、基板が配置される凸部に向かって下方にガスを導くので、基板の、又はおそらく最も重要なことには基板キャリアのプラズマ曝露を制御する。
【００７２】
開口部の形状は、処理される基板の形状と実質的に同様であることができる。例えば、開口部の形状は、円形、正方形、長方形、三角形、楕円形、平面を有する円形、六角形、八角形、又は処理される基板上の任意の適切な形状の処理領域であることができる。一実施形態では、開口部は、基板の上面よりも僅かに小さく、これによって基板の縁部に保護を提供する。一実施形態では、保護板と凸部の上面との間の距離は、基板の所望のプラズマ曝露を達成するように調整することができる。別の一実施形態では、開口部の大きさは、基板の所望のプラズマ曝露を達成するように調整することができる。
【００７３】
あるいはまた、開口部の距離及び大きさは、基板の所望のプラズマ曝露を達成するように共に調整することができる。開口部の大きさが、基板の大きさよりも僅かに小さい場合は、基板の端部を、上部の処理容積から下降する処理ガス内の任意の種から、保護板によって遮蔽することができる。同様に、開口部の大きさが、基板と本質的に同じ大きさであるが、支持基板キャリアよりも小さい場合は、基板キャリアを、上部の処理容積から下降する処理ガス内の任意の種から、保護板によって遮蔽することができる。一方、距離の変更もまた、保護板が基板にどのように影響するかを変化させることができる。
【００７４】
一実施形態では、保護板は、イオンラジカルシールドの下方、支持アセンブリの上方に移動可能に位置する。保護板は、イオンラジカルシールドの平板を支持する複数の支持脚を収容する複数の貫通孔を有することができる。
【００７５】
処理中、プラズマは通常、処理容積内で形成される。プラズマ中の種（例えば、ラジカル及びイオン）は、基板に向かって保護板の開口部を通過する。保護板は、物理的にプラズマ中の種をブロックすることにより、プラズマ中の種の衝撃から支持基板キャリアを保護する。保護板は、処理化学物質と相性の良い材料から形成することができる。一実施形態では、保護板は、とりわけ、石英又はセラミックス（例えば、アルミナ、イットリア（酸化イットリウム）、及びＫ１４０（京セラから入手可能な独自の材料））から形成される。一実施形態では、保護板（及びおそらく、本明細書内に記載される他のコンポーネント）は、コーティングされた金属（例えば、陽極酸化されたアルミニウム又はアルミニウム上にプラズマ溶射コーティングされたアルミナが挙げられるが、これらに限定されない）から構成される。特定のこのような実施形態では、コーティングされた金属を含むことは、保護板（及び／又は、これもまたコーティングされた金属から製造することができる、本明細書内に記載される他のコンポーネント）の電気的な通電を促進する。
【００７６】
本発明の一態様では、エッチングリアクタは、基板キャリアによって支持された薄いウェハ又は基板のエッチングに適応するように構成される。例えば、図１４は、本発明の一実施形態に係るエッチングリアクタの断面図を示す。
【００７７】
図１４を参照すると、エッチングリアクタ１４００は、チャンバ１４０２を含む。エンドエフェクタ１４０４が、チャンバ１４０２へ／から基板キャリア１４０６を搬送するために含まれる。誘導結合プラズマ（ＩＣＰ）源１４０８は、チャンバ１４０２の上方に位置する。チャンバ１４０２は、スロットルバルブ１４１０及びターボ分子ポンプ１４１２を更に備える。エッチングリアクタ１４００はまた、カソードアセンブリ１４１４（例えば、エッチングカソード１３００などのエッチングカソードを含むアセンブリ）、キャプチャリングアクチュエータ１４１６（例えば、キャプチャリング１１００などのキャプチャリング用）、及び保護板又はリングアクチュエータ１４１８（例えば、保護板１３００用）を含む。
【００７８】
本発明の実施形態は、本発明の実施形態に係るプロセスを実行するように、コンピュータシステム（又は他の電子デバイス）をプログラミングするために使用することができる命令を内部に格納したマシン可読媒体を含むことができる、コンピュータプログラム製品、又はソフトウェアとして提供することができる。一実施形態では、コンピュータシステムは、図８に関連して説明された処理ツール８００又は図１４に関連して説明されたエッチングチャンバ１４００に結合される。マシン可読媒体は、マシン（例えば、コンピュータ）によって読み取り可能な形式で情報を記憶又は伝送する任意の機構を含む。例えば、マシン可読（例えば、コンピュータ可読）媒体は、マシン（例えば、コンピュータ）で読み取り可能な記憶媒体（例えば、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、マシン（例えば、コンピュータ）で読み取り可能な伝送媒体（電気的、光学的、音響的又はその他の形式の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
【００７９】
図１５は、本明細書に記載される任意の１以上の方法をマシンに実行させるための命令セットを内部で実行することができるコンピュータシステム１５００の例示的な形態におけるマシンの図表示を示す。代替の実施形態では、マシンは、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、又はインターネット内で他のマシンに接続（例えば、ネットワーク接続）することができる。マシンは、クライアント−サーバネットワーク環境におけるサーバ又はクライアントマシンの機能で、又はピアツーピア（又は分散）ネットワーク環境におけるピアマシンとして動作することができる。マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、又はそのマシンによって取られる動作を特定する命令のセット（シーケンシャル又はそれ以外）を実行することができる任意のマシンであることができる。更に、単一のマシンのみが示されているが、用語「マシン」はまた、本明細書内に記載される任意の１以上の方法を実行する命令のセット（又は複数のセット）を個々に又は共同で実行するマシン（例えば、コンピュータ）の任意の集合を含むと解釈すべきである。
【００８０】
例示的なコンピュータシステム１５００は、プロセッサ１５０２、メインメモリ１５０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ１５０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び二次メモリ１５１８（例えば、データ記憶装置）を含み、これらはバス１５３０を介して互いに通信する。
【００８１】
プロセッサ１５０２は、１以上の汎用処理装置（例えば、マイクロプロセッサ、中央処理装置など）を表す。より具体的には、プロセッサ１５０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実行するプロセッサ、又は命令セットの組み合わせを実行するプロセッサであることができる。プロセッサ１５０２は、１以上の特殊目的処理装置（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなど）であることも可能である。プロセッサ１５０２は、本明細書に記載の操作を実行するための処理ロジック１５２６を実行するように構成される。
【００８２】
コンピュータシステム１５００は更に、ネットワークインターフェースデバイス１５０８を含むことができる。コンピュータシステム１５００は、ビデオディスプレイユニット１５１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）、又は陰極線管（ＣＲＴ））、英数字入力装置１５１２（例えば、キーボード）、カーソル制御装置１５１４（例えば、マウス）、及び信号生成装置１５１６（例えば、スピーカ）も含むことができる。  
【００８３】
二次メモリ１５１８は、本明細書に記載の１以上の方法又は機能の何れかを具現化する１以上の命令セット（例えば、ソフトウェア１５２２）を格納するマシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）１５３１を含むことができる。ソフトウェア１５２２はまた、コンピュータシステム１５００、メインメモリ１５０４及びプロセッサ１５０２（これらもまたマシン可読記憶媒体を構成している）によるその実行中に、メインメモリ１３０４内及び／又はプロセッサ１５０２内に、完全に又は少なくとも部分的に常駐することもできる。ソフトウェア１５２２は更に、ネットワークインターフェースデバイス１５０８を介してネットワーク１５２０上で送信又は受信されることができる。
【００８４】
マシンアクセス可能な記憶媒体１５３１は、例示的な一実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１以上の命令セットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによる実行用命令セットを格納又はエンコードすることができ、本発明の１以上の方法の何れかをマシンに実行させる任意の媒体を含むようにも解釈されるべきである。したがって、用語「マシン可読記憶媒体」は、固体メモリ、光・磁気メディアを含むが、これらに限定されないように解釈されるべきである。
【００８５】
本発明の一実施形態によれば、マシンアクセス可能な記憶媒体は、複数の集積回路を有する半導体ウェハをダイシングする方法をデータ処理システムに実行させる命令を内部に記憶している。この方法は、集積回路を覆い、保護する層からなるマスクを、半導体ウェハの上に形成する工程を含む。半導体ウェハは、基板キャリアによって支持される。その後、マスクは、レーザスクライブプロセスによってパターニングされ、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって基板キャリアによって支持されながら、集積回路を個片化する。
【００８６】
このように、各ウェハが複数の集積回路を有する半導体ウェハをダイシングする方法が開示された。本発明の一実施形態によると、本方法は、集積回路を覆い、保護する層を含むマスクを、基板キャリアによって支持される半導体ウェハ上に形成する工程を含む。本方法はまた、レーザスクライビングプロセスによってマスクをパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する工程を含む。本方法はまた、基板キャリアによって支持されながら、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングし、これによって集積回路を個片化する工程を含む。一実施形態では、本方法は更に、エッチング前に、半導体ウェハの少なくとも一部を露出させたままにする保護板によって、基板キャリアの一部を覆う工程を含む。一実施形態では、半導体ウェハは、約１００ミクロン以下の厚さを有する。
【図１】
2014523114.tif 000003
【図２】
2014523114.tif 000004
【図３】
2014523114.tif 000005
【図４Ａ】
2014523114.tif 000006
【図４Ｂ】
2014523114.tif 000007
【図４Ｃ】
2014523114.tif 000008
【図５】
2014523114.tif 000009
【図６】
2014523114.tif 000010
【図７】
2014523114.tif 000011
【図８】
2014523114.tif 000012
【図９】
2014523114.tif 000013
【図１０Ａ】
2014523114.tif 000014
【図１０Ｂ】
2014523114.tif 000015
【図１０Ｃ】
2014523114.tif 000016
【図１０Ｄ】
2014523114.tif 000017
【図１１Ａ】
2014523114.tif 000018
【図１１Ｂ】
2014523114.tif 000019
【図１１Ｃ】
2014523114.tif 000020
【図１１Ｄ】
2014523114.tif 000021
【図１１Ｅ】
2014523114.tif 000022
【図１２Ａ】
2014523114.tif 000023
【図１２Ｂ】
2014523114.tif 000024
【図１２Ｃ】
2014523114.tif 000025
【図１２Ｄ】
2014523114.tif 000026
【図１２Ｅ】
2014523114.tif 000027
【図１３Ａ】
2014523114.tif 000028
【図１３Ｂ】
2014523114.tif 000029
【図１３Ｃ】
2014523114.tif 000030
【図１３Ｄ】
2014523114.tif 000031
【図１４】
2014523114.tif 000032
【図１５】
2014523114.tif 000033
【国際調査報告】
2014523114.tif 000034
2014523114.tif 000035