(57)【要約】  本発明は、半導体構造体を形成する方法に関するものであり、この方法が、ａ）最終基板と称される半導体基板（２）の表面上に、接地板を形成するように周期表の第ＩＩＩカラム及び第Ｖカラムの元素でドープされた半導体層（４）を形成するステップと、ｂ）誘電体層（３）を形成するステップと、ｃ）次に、ソース基板の、最終基板（２）上における直接的な接着によって組み合わせるステップであって、層（４）が、最終基板とソース基板との間に接地板を形成し、誘電体層が、ソース基板と接地板との間にあるステップと、ｄ）次に、半導体構造体の表面上に、半導体材料から形成される膜（２０）を残すように、ソース基板を薄くするステップと、を含む。
2011530826.tif 000002
【特許請求の範囲】
【請求項１】
絶縁構造体上に半導体を形成する方法であって、
ａ）最終基板と称される半導体基板（２）の表面上に、接地板を形成するように周期表の第ＩＩＩカラム及び第Ｖカラムの元素でドープされた半導体層（４）を形成するステップと、
ｂ）誘電体層（３）を形成するステップであって、
前記誘電体層（３）を、
−半導体材料から形成された、若しくは半導体材料から形成された表面層を含む、ソース基板と称される第２基板（１０）の半導体材料から形成された表面上に、又は
−前記接地板と接触して前記最終基板上に、形成するステップと、
ｃ）次に、前記ソース基板の、前記最終基板（２）上における直接的な接着によって組み合わせるステップであって、前記層（４）が、前記最終基板と前記ソース基板との間に接地板を形成し、前記誘電体層が、前記ソース基板と前記接地板との間にあるステップと、
ｄ）次に、半導体構造体の表面上に、半導体材料から形成される膜（２０）を残すように、前記ソース基板を薄くするステップと、
を含むことを特徴とする方法。
【請求項２】
前記接地板を形成する前に、拡散に対するバリアとして機能する層（５）が、前記基板（２）上に堆積されることを特徴とする請求項１に記載の方法。
【請求項３】
拡散に対するバリアとして機能する前記層が、例えば、Ｓｉ９９％（Ｃ）１％型のシリコンカーバイドから形成されることを特徴とする請求項２に記載の方法。
【請求項４】
前記誘電体層（３）が、酸化物及び／又は窒化物及び／又はＨｉｇｈ  Ｋ材料から形成されることを特徴とする請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記誘電体層（３）が、組み合わされる面の少なくとも一方上における堆積及び／又は反応によって形成されることを特徴とする請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記最終基板及び／又は前記ソース基板が、シリコン又はシリコンカーバイドＳｉ（１−ｘ）（Ｃ）ｘから形成されることを特徴とする請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記接地板（４）が、ドープ層を堆積することにより形成されることを特徴とする請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記ドープ層（４）が、エピタキシ又はＣＶＤ又はＭＢＥ又は他の堆積法を使用して体積されることを特徴とする請求項７に記載の方法。
【請求項９】
前記接地板（４）が、前記最終基板（２）の表面上におけるＣＶＤドーピング又はプラズマドーピング又はイオン注入により形成されることを特徴とする請求項１から６のいずれか一項に記載の方法。
【請求項１０】
前記接地板（４）が、注入前に堆積されかつ注入後に除去される表面層を介してイオン注入することにより形成されることを特徴とする請求項１から６のいずれか一項に記載の方法。
【請求項１１】
前記接地板内のドーピングが、１０１９ａｔ．ｃｍ−３又は１０２０ａｔ．ｃｍ−３を超えることを特徴とする請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
組み合わされる面の少なくとも一方が、接着前に窒化されることを特徴とする請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
前記ソース基板（１０）が、表面下の局所的なガス種の注入を受け、そこに埋め込み脆化領域（２１）を形成し、この操作が、前記誘電体層（３）の形成前又は後に行われることが可能であることを特徴とする請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
前記ソース基板（１０）内に注入される前記ガス種が、水素であることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記埋め込み脆化領域（２１）において、基板を破壊する方法により、前記ソース基板（１０）を薄くするステップが行われることを特徴とする請求項１３又は１４のいずれか一項に記載の方法。
【請求項１６】
前記基板を薄くするステップが、ミリング、及び／又は機械的薄化、及び／又は機械的−化学的薄化、及び／又は化学エッチングによって行われることを特徴とする請求項１から１２のいずれか一項に記載の方法。
【請求項１７】
ａ）基板（２）、
ｂ）周期表の第ＩＩＩカラム及び／又は第Ｖカラムの元素でドープされた半導体層（４）であって、接地板を形成し、前記基板上に位置する半導体層（４）、
ｃ）接地板層上に配置された誘電体層（３）、
ｄ）半導体材料から形成され、２ｎｍから１００ｎｍの間の厚さを有し、前記誘電体層上にある膜（２０）、
を備え、
前記誘電体層が、前記膜と前記接地板との間にあることを特徴とする重畳半導体層を備えたデバイス。
【請求項１８】
接地板を形成する前記半導体層（４）が、１０１９ａｔ．ｃｍ−３を超える、又は１０２０ａｔ．ｃｍ−３を超えるドーパント濃度でドープされていることを特徴とする請求項１７に記載のデバイス。
【請求項１９】
例えば、Ｓｉ９９％（Ｃ）１％から形成された拡散に対するバリアとして機能する材料の層（５）が、前記接地板（４）と前記基板（２）との間に配置されたことを特徴とする請求項１７又は１８のいずれか一項に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体部品用の新規な構造体の製造方法に係り、特に、ＳＯＩ（シリコンオンインシュレータ）、又はさらに一般的には絶縁構造体上の半導体の製造方法に関する。
【背景技術】
【０００２】
図５Ａに図示されているように、ＳＯＩ構造体（及びさらに一般的には絶縁構造体上の半導体）が、単結晶シリコンから形成された表面膜２０（各々、半導体材料）、一般的には酸化シリコンである誘電体層３、及び例えばシリコンである支持基板２から構成された積層体である。これらのＳＯＩ構造体が、例えば、表面酸化シリコン板を、他のシリコン板と分子接着（ｍｏｌｅｃｕｌａｒ  ａｄｈｅｓｉｏｎ）させ、次に、第１基板を薄くすることによる組立によって得られる。
【０００３】
さらに正確には、この組立が、２つの板の表面を準備するステップと、接触ステップと、熱処理ステップとを含む。従来から、この熱処理が、典型的には、９００°から１２５０℃の間の温度で、２時間の間、実施される。
【０００４】
次に、２つの板の少なくとも一方が、薄くされ、薄い半導体層２０を、誘電体層３上に残すことが可能となる。
【０００５】
異なる機械的、又は化学的手段によって、又は例えば、ガス種（例えば、水素）を注入することによって脆化された埋め込み層で分離することにより、この薄くするステップが行われる。
【０００６】
ある用途においては、導電性接地板４上に回路を得ることが興味深いものとなる（図５Ｂ）。
【０００７】
このためには、表面半導体層２０及び導電性層又は接地板上に配置された埋め込み誘電体層３によって形成された組立体を得ることが求められる（図５Ｂ）。このようにして、埋め込み導電層と半導体層とに電位差を印加することにより、界面付近の半導体層中のキャリアの濃度を制御することが可能である。
【０００８】
しかしながら、例えば、１５０ｎｍ未満である小さな厚さを有する誘電体層３と接地板とを備えたＳＯＩ板を得ることは困難である。
【０００９】
ＳＯＩ基板の使用者に使用されている方法の一つが、誘電体層と最終基板との間の界面に位置する導電層を得るための、膜２０及び電気絶縁層３を介した最終ＳＯＩ基板のイオン注入であり、基板の半導体材料をドープする。
【００１０】
理想的には、１０１９ａｔ．ｃｍ−３を超える、好ましくは、１０２０ａｔ．ｃｍ−３を超える、例えば、１０２１ａｔ．ｃｍ−３のドーピングを有するように、接地板を備えるためには、表面膜２０及び絶縁層３を介して基板に注入する必要がある。しかしながら、この最適な物を得ることには課題があり、酸化物層３下のドーピング等を得るための、かなりの量のイオン注入（およそ、１０１６ａｔ．ｃｍ−２又は１０１５ａｔ．ｃｍ−２）の使用が、挿入される、すなわちドーピングされる層の劣化、及び表面半導体層２０及び電気絶縁層３の劣化、を引き起こす。これにより、表面層の性能に影響が生じ、ここで、例えば、トランジスタである部品が製造されなければならない（この層が、特に、トランジスタにおけるチャネルとして機能することが出来る）。この現象を補うために、注入ドーズを減少させることが一般的であり、最適な条件下において、１０１８ａｔ．ｃｍ−３に近いドーピングを最終的に得る。この少ない−ドーズの注入が、層２０の劣化を制限する（しかしながら除外するものではない）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Ｂ．Ａｓｐａｒ及びＡ．Ｊ．Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ“Ｓｉｌｉｃｏｎ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＶＬＳＩ  ａｎｄ  ＭＥＭＳ  ａｐｐｌｉｃａｔｉｏｎｓ”，Ｓ．Ｓ．Ｉｙｅｒ及びＡ．Ｊ．Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ編，２００２，ＩＮＳＰＥＣ，Ｌｏｎｄｏｎ，Ｃｈａｐｔｅｒ  ３，３５−５２頁
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従って、誘電体層と最終基板との間の接地板、２つの上部層、前記接地板の形成によって劣化されることのない誘電体材料及び半導体材料の表面層、を備えたＳＯＩ半導体構造体を製造することによる課題が生じている。
【００１３】
また、接地板を形成するための最適なドーピングを実現することによる課題が生じている。
【課題を解決するための手段】
【００１４】
第一に、本発明は、絶縁構造体上に半導体を形成する方法に関するものであり、：
ａ）最終基板と称される半導体基板の表面上に、接地板を形成するように周期表の第ＩＩＩカラム及び第Ｖカラムの元素でドープされた半導体層を形成するステップと、
ｂ）次に、少なくとも表面上に半導体膜を含むか、又は半導体材料の、ソース基板と称される半導体基板を、最終基板上に又は最終基板と共に組み合わせるステップであって、接地板層が、最終基板とソース基板との間にあり、組み合わせる前に、少なくとも一つの誘電体層が、最終基板上、接地板上、及び／又はソース基板上に形成されるステップと、
ｃ）次に、ソース基板を部分的に薄くするステップであって、半導体構造体の表面上に、ソース基板の表面上に存在する半導体膜の少なくとも一部を残すステップと、
を、含む。
【００１５】
接地板層を形成するために機能するドーピング元素が、ホウ素（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）、窒素（Ｎ）、アンチモン（Ｓｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）の中から選択される。
【００１６】
本発明による一つの方法において、ソース基板と最終基板とを組み合わせる前に、接地板が、周期表の第ＩＩＩカラム又は第Ｖカラムの元素でドープされた半導体材料内に形成され、前記層のドーピングが、好ましくは、５．１０１８ａｔ．ｃｍ−３よりも大きく、好ましくは、１０１９ａｔ．ｃｍ−３よりも大きく、有利には、１０２０ａｔ．ｃｍ−３よりも大きく、例えば、１０２１ａｔ．ｃｍ−３である。
【００１７】
次に、少なくとも一つの電気絶縁層が、２つの基板の一方上に形成される。
【００１８】
次に、２つの基板が、分子接着により、組み合わされ、この結果、接地板層及び誘電体層が、２つの基板の間にある。
【００１９】
次に、誘電体層、接地板及び最終基板上に半導体材料から形成された膜を得るために、ソース基板が、部分的に薄くされる。
【００２０】
組み合わせステップ、及び半導体材料の表面膜の形成の前に実施される（例えば、ここでは、トランジスタの全部又は一部を形成するために使用されることを目的とする）、接地板を形成するためのドーピングステップが、前記表面膜を傷つける危険がない。
【００２１】
接地板内のドーピングが、“ｐ”又は“ｎ”型のものであることが可能であり、有利には、１０１９ａｔ．ｃｍ−３よりも大きく、場合によっては、１０２０ａｔ．ｃｍ−３よりも大きい。
【００２２】
接地板が、最終基板の表面のイオン注入によって形成されることが可能である。このイオン注入が、注入前に堆積されかつ注入後に除去されることが可能である、例えば、酸化物から形成された表面層を介して実施されることが可能である。
【００２３】
一つの代替形態において、エピタキシー又はＣＶＤ又はＭＢＥ又はドープされた半導体層を堆積する他の方法を使用して、接地板が堆積によって形成されることが可能である。
【００２４】
誘電体層が、例えば、酸化若しくは窒化によるソース基板の表面の反応によって、又はソース基板若しくは接地板上の堆積によって、形成されることが可能である。
【００２５】
一つの代替形態において、組み合わせるステップの前に、組み合わされる面の少なくとも一方が、例えば、プラズマ処理によって、表面窒化される。
【００２６】
本発明による方法の一つの代替形態において、接地板の形成前に、拡散に対するバリアとして機能する層が、最終基板上に堆積されることが可能であり、この結果、バリア層が、最終基板と、接地板と、の間に位置する。
【００２７】
ソース基板が、好ましくは水素であるガス種のその深さにおける局所的な注入を受けることが可能であり、脆化された埋め込み層を形成する。その場合、以下において説明する“Ｓｍａｒｔ−Ｃｕｔ（登録商標）”型の基板を破壊する方法を使用して、場合によっては、次に研磨を行うことによって、ソース基板が部分的に薄くされることが可能である。
【００２８】
本発明による方法の他の実施形態によると、ミリング、及び／又は化学的若しくは機械的若しくは機械的−化学的研磨、及び／又は化学エッチングによって、ソース基板を部分的に薄くすることが可能である。その場合、ソース基板内の事前の注入は存在しない。
【００２９】
また、本発明は、重畳半導体層を備えたデバイスに関するものであり、順に、：
ａ）最終基板と称される基板と、
ｂ）周期表の第ＩＩＩカラム及び第Ｖカラムの元素でドープされた半導体層であって、接地板を形成し、基板上に位置し、１０１８ａｔ．ｃｍ−３よりも大きな、又は１０１９ａｔ．ｃｍ−３又はさらには１０２０ａｔ．ｃｍ−３よりも大きなドーパント濃度を有する半導体層と、
ｃ）誘電体材料の少なくとも一つの層であって、接地板が、誘電体層と最終基板との間に備えられ、誘電体層が、表面半導体膜と接地板との間に存在する、層と、
ｄ）誘電体層、接地板及び最終基板上の、半導体材料から形成された膜と、
を含む。
【００３０】
本発明によるデバイス又は方法において、接地板層の堆積前に、例えば、シリコンカーバイド又は窒化半導体材料から形成された拡散に対するバリアとして機能する材料の層で、最終基板が被覆されることが可能である。組み合わせた後、この層が、最終基板と接地板との間に存在する。
【００３１】
本発明によるデバイス又は方法において、最終基板及び／又はソース基板が、シリコン、又はＳｉＣ、又はＳｉＧｅ、又はＧｅ、又はＧａＮ等で形成されることが可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明による方法の好ましい実施形態を示す。
【図２】本発明による方法の好ましい実施形態を示す。
【図３】本発明によるデバイスの実施形態を示す。
【図４】本発明によるデバイスの実施形態を示す。
【図５Ａ】接地板を備えないＳＯＩ型のデバイスを示す。
【図５Ｂ】接地板を備えたＳＯＩ型のデバイスを示す。
【発明を実施するための形態】
【００３３】
本発明のいくつかの実施形態が、以下に詳述され、図１及び２によって図示され、ここで、異なる素子の参照符号が、様々な図で共通である。
【００３４】
本発明による第１の方法が、図１Ａから１Ｅとともに説明される。
【００３５】
第一に、表面体積部４を、周期表の第ＩＩＩカラム又は第Ｖ属の元素でドープし、接地板を形成するように、すなわち、前記ドープ層４を、少なくとも部分的に導電性にするために、半導体材料から形成された基板２の表面１２、又は、例えばシリコン若しくはシリコンカーバイトである半導体材料から形成された層を少なくとも表面上に有する基板２の表面１２が、イオン注入に曝される（図１Ａ）。例えば、プラズマドーピング又はＣＶＤドーピングである注入以外の方法で、ドーパントが半導体基板内に導入されることが可能である。
【００３６】
前記層４内のドーピングが、１０１８ａｔ．ｃｍ−３よりも大きく、又は５．１０１８ａｔ．ｃｍ−３よりも大きく、好ましくは、１０１９ａｔ．ｃｍ−３よりも大きく、有利には、１０２０ａｔ．ｃｍ−３よりも大きく、これにより、“ｎ”−ドープ半導体、又は“ｐ”−ドープ半導体を形成することが可能である。
【００３７】
従って、基板２、及び接地板が、例えば、シリコンベースである。有利には、シリコン又はＳｉ９９％（Ｃ）１％から形成される、又は、前記材料の１つから形成された少なくとも１つの表面層を含む半導体層に対して、ドーパントが、ホウ素（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）の中から選択される。ＳｉＣから形成された半導体層に対しては、窒素（Ｎ）又はアルミニウム（Ａｌ）が好ましい。このドーピングステップが、その後、電子部品の全部又は一部を形成するために使用されることが必要とされるいずれの層を通過しない。従って、このような層を傷つけない。
【００３８】
注入によるドーピングが、例えば酸化物マスクである表面層を介して実施されることが可能である。従って、このマスクが、注入ステップの直前に堆積され、好ましくは、前記ステップの直後に除去される。
【００３９】
あるいは、ＣＶＤ、又はエピタキシー、又は分子ジェット成長法（ｍｏｌｅｃｕｌａｒ  ｊｅｔ  ｇｒｏｗｔｈ）等を使用して、基板２上に堆積することにより、接地板４が形成されることが可能である。この場合にも、将来的な半導体材料の薄層２０の損傷はない。
【００４０】
ソース基板と称される第２基板１０上に、誘電体層３が、形成されうる（図１Ｂ）。この層が、例えば、酸化物（例えば、ＳｉＯ２）、及び／又は窒化物（ＳｉｘＮｙ）及び／又はＨｉｇｈ−Ｋ材料（ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ等）から形成される。この層３が、ソース基板１０の表面の窒化若しくは酸化、又は堆積により形成されることが可能である。あるいは、この層３が、基板２上における、接地板層４上に堆積されることも可能である。
【００４１】
次に、誘電体層３下の（又は、誘電体層が存在しない若しくは前記層が注入後に形成される場合は、ソース基板１０の表面１１下の）深さｅ＋εにおける、ガス種の局所的注入２１が、基板の破壊により薄くされることを見込んで、実施されることが可能である。以下において、“Ｓｍａｒｔ  Ｃｕｔ（登録商標）”法について言及する。この方法が、例えば、非特許文献１に説明されている。有利には、注入される種が、水素である。あるいは、ヘリウム又は希ガス又は前記種の組み合わせであることが可能である。
【００４２】
あるいは、最終基板２上に形成される代わりに、上述の技術に従い、接地板層４が、ソース基板１０上にそれ自体が形成される酸化物層３上に、堆積によって形成されることが可能であり、この結果、層３が、ソース基板と接地板との間にある。
【００４３】
次に、２つの基板２及び１０が、自由表面による分子接着によって組み合わされる（図１Ｃ）。これらの自由表面は、薄層の積層体を得ることを可能にする自由表面であり、この薄層の積層体が、ソース基板１０と、該基板１０と接触する誘電体層３と、絶縁層３と最終基板２との間に接地板を形成する半導体材料の基部を備えた導電層４と、を含む。図１Ｂと１Ｃの場合、自由表面は、接地板４と誘電体層３の自由表面である。
【００４４】
この分子接着が、例えば、親水性表面間で行われることが可能である。そのために、表面が、接触させる前に、当業者には周知の技術に従って予め準備される（化学洗浄、ＣＭＰ、プラズマ活性化、ＵＶオゾン処理等）。
【００４５】
ある代替形態において、誘電体層が、基板１０上に形成され、接地板４が、基板２上に形成され、酸化物（例えば、ＳｉＯ２）及び／又は窒化物（ＳｉｘＮｙ）及び／又はＨｉｇｈ−Ｋ材料（ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ等）から形成された誘電体層の接着前に、接地板４が被覆されることが可能である。
【００４６】
組み合わせる前に、例えばプラズマ処理によって、組み合わされる２つの表面の少なくとも一方を窒化することも可能である。
【００４７】
次に、ソース基板１０の後面が、半導体材料から形成された厚さｅの膜２０のみを残すように、薄くされる（図１Ｄ）。例えば、深さｅ＋εに予め形成された脆化領域において、ソース基板１０を破壊することにより、この薄くするステップが実施され、次に、ＳＯＩ半導体構造体の表面上において厚さｅの膜２０を得るように、形成された表面２１’が研磨される（図１Ｅ）。
【００４８】
あるいは、ソース基板１０を部分的に薄くするステップが、ミリング及び／又は研磨及び／又は化学エッチングによって実施されることが可能である。この場合、ドナー基板１０中の脆化領域２１を予め形成することはない。
【００４９】
本発明による方法の第２実施例が、図２Ａ０及び図２Ａから２Ｅに関連して説明される。
【００５０】
実施されるステップが、図２Ａのステップの前のステップを図示する図２Ａ０を除き、図１Ａから１Ｅと関連して説明されたそれらと同一である。
【００５１】
従って、先の説明が参照され、以下において、図２Ａ０の説明が追加される。
【００５２】
接地板４が、同じ基板上に形成される前に、バリア層５が、基板２上に堆積される（図２Ａ０）。接地板の導電性の質を保つために、前記層が、拡散に対するバリアとして機能し、最終基板２内のドーピング種の拡散を制限し、有利には、これを防ぐ。例えば、ホウ素拡散を制限することを含む場合、このバリア層が、有利には、例えば、Ｓｉ９９％（Ｃ）１％であるシリコンカーバイドから形成される。組み合わされた後、従って、このバリア層５が、接地板４と最終基板２との間に位置する。
【００５３】
例えば、上述のように、半導体層を堆積し、次に、前記層の注入によりドーピングすることにより、又は、第１実施形態において説明された手段を使用してドープされた半導体層を堆積することにより、このバリア層上に、接地板層４が、形成される（図２Ａ）。
【００５４】
ここで再び、第１実施例において説明したように前記基板内に形成された脆化領域に沿って破壊することにより、又は、ミリング及び／若しくは研磨及び／若しくは化学エッチングにより、ソース基板１０を部分的に薄くするステップが、実施されることが可能である。
【００５５】
本発明は、上述の２つの実施形態の全ての組み合わせ、特に、接地板の形成、及び薄化方法に関するバリエーションの結果として生じるものを包含する。これらの代替形態が、接地板下のバリア層の形成、及び／又は基板の組み合わせ前の組み合わされる表面の少なくとも一方上の誘電体層の形成若しくは非−形成、に関する形態と組み合わされることが可能である。
【００５６】
上述の方法により、
−基板、
−半導体材料の表面層、
−表面膜と最終基板との間の誘電体材料の少なくとも一つの埋め込み層、及び、
−前記誘電体層と基板との間の少なくとも一つの接地板、
を備えた半導体デバイスを得ることが可能となる。
【００５７】
拡散バリア層が、接地板と最終基板との間に存在してもよい。
【００５８】
全ての場合において、表面層が損傷を受けておらず、接地板を形成するために、それが、元素を注入するためのビームによって貫通されないが、これは、それが、組み合わせるステップの前に形成されるためである。
【００５９】
また、本発明は、図３及び４の一方に図示された構造を有する重畳層を備えた半導体デバイスに関する。
【００６０】
このようなデバイスが、基板２を備える。
【００６１】
この基板２上に、周期表の第ＩＩＩカラム及び第Ｖカラムの元素でドープされた半導体層４が存在し、接地板を形成し、この層内のドーピングが、１０１８ａｔ．ｃｍ−３よりも大きく、好ましくは、１０１９ａｔ．ｃｍ−３よりも大きく、有利には、１０２１ａｔ．ｃｍ−３よりも大きい。
【００６２】
また、このデバイスが、半導体材料から形成された少なくとも一つの膜２０、及び、誘電体材料層３を備え、接地板４が、層３と最終基板２との間にあり、層３が、接地板４と表面層２０との間にある。
【００６３】
一つの代替形態によると、このデバイスが、例えば、Ｓｉ９９％（Ｃ）１％である拡散バリアを形成する材料の層５も備え、接地板４と基板２との間に位置することが可能である（図４)。このバリア層の厚さが、２ｎｍから５０ｎｍの間であり、例えば、１０ｎｍである。
【００６４】
本発明によるデバイス又は方法において、：
−いわゆる最終基板２及びドナー基板１０が、例えば、シリコン若しくはＳｉＣ、又は複合材料である半導体材料を多く含むことが可能であり、表面上に、例えば、シリコン又はシリコンカーバイド又はＳｉＧｅ又はゲルマニウム又はＧａＮ等である、少なくとも一つの薄い半導体層を含むことが可能である。この方法の終了時点で得られた半導体膜が、好ましくは、２ｎｍから１００ｎｍの間の厚さｅを有し、完全空乏化型（ＦＤ）半導体材料から形成された表面膜２０を必要とする用途に対しては、有利には、２ｎｍから２０ｎｍの間の厚さｅを有する。
−誘電体層が、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉｘＮｙ）、Ｈｉｇｈ−Ｋ材料（ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ等）の中から選択された一つ又は複数の材料で構成される。この誘電体層の全体の厚さが、好ましくは、２ｎｍから１５０ｎｍの間であり、有利には、２ｎｍから２５ｎｍの間である。
−接地板が、好ましくは、５ｎｍから１００ｎｍの間の厚さを有し、有利には、５ｎｍから１０ｎｍの間の厚さを有する。実際には、寄生容量現象（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｙ  ｐｈｅｎｏｍｅｎａ）を制限するために十分に細かく、良好な横方向電導を確保しかつ前記層の外側のドーパントの拡散現象を制限するために十分な厚さとなるように、この層の厚さが選択される。
【００６５】
上述の重畳層の半導体デバイス、及び本発明による方法を使用して得られたデバイスが、任意の製造ラインに導入されることが可能である。従って、このデバイス上に、集積回路、及び／又はＭＥＭＳセンサー、及び／又は光学部品（ＭＯＥＭＳ）及び／又は生体構成部品（ｂｉｏｃｏｍｐｏｎｅｎｔ）及び／又はスイッチ等のマイクロ電子部品を形成することが可能である。例えば、本発明による方法の後で、上部膜２０が、全体的な又は局所的な注入の混合型（ｍｉｓｃｅｌｌａｎｅｏｕｓ  ｔｙｐｅ）を受け入れることが可能であり、これをドープし、例えば、トランジスタである電子部品の製造を可能にする。この製造方法の場合、この膜２０が、損傷を受けておらず、いずれの劣化を受けない。
【符号の説明】
【００６６】
２  基板
３  誘電体層
４  接地板
１０  ソース基板
１１  表面
２０  表面膜
２１  脆化領域
２１’  表面
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ０】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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