(57)【要約】導体部の間に垂直方向に向いたダイオード構造を備える集積回路と、その集積回路の製造方法を提供する。受動素子メモリセルのような２端子デバイスは、アンチヒューズおよび／または他の状態変化素子と直列に接続されたダイオードステアリング素子を備えることができる。装置は、複数の上部導体部と複数の下部導体部の交点にある支柱構造を用いて形成される。各々の支柱に対するダイオードの一部を、導体の一つとしてレール積層体内に形成することによって、支柱構造の高さが低くされる。一実施形態のダイオードは、第１導電型の第１ダイオード要素と、第２導電型の第２ダイオード要素を備えることができる。複数のダイオード要素の一つにおける一部は、第１部分および第２部分に分けられる。それらの部分のうちの１つはレール積層体内に形成され、レール積層体の支柱を利用して形成されたその他のダイオードによって共有される。
2011524091.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方を第１方向に伸びている第１導体と、
第２導体および第１ダイオード要素の第１部分を備える第１の一連の帯部と、
前記第１導体と前記第１の一連の帯部との間に形成されている支柱と、を備え、
前記第１の一連の帯部は前記基板の上方を第２方向に伸びており、
前記第２方向は前記第１方向に略直交しており、
前記支柱は、前記第１導体と前記第１の一連の帯部との間に直列に存在する、前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子とを含んでいる、集積回路装置。
【請求項２】
前記第１ダイオード要素の前記第１部分は、ポリシリコンの真性層を備え、
前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層を備える、
請求項１に記載の集積回路装置。
【請求項３】
前記第２ダイオード要素は、第１導電型の高濃度にドープされたシリコン領域を備える、
請求項１または２に記載の集積回路装置。
【請求項４】
前記第１の一連の帯部は、
前記第２導体と前記第１ダイオード要素の前記第１部分との間に形成された、第２導電型の高濃度にドープされたポリシリコン領域をさらに備える、
請求項３に記載の集積回路装置。
【請求項５】
前記第１ダイオード要素の前記第１部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第１ダイオード要素の前記第２部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第２ダイオード要素は、第２導電型の高濃度にドープされたポリシリコン領域を備え、
前記第２導電型は前記第１導電型と反対の型である、
請求項１に記載の集積回路装置。
【請求項６】
前記状態変化素子はアンチヒューズである、
請求項１ないし５の何れか１項に記載の集積回路装置。
【請求項７】
前記アンチヒューズは、前記第１要素の前記第２部分と前記第２ダイオード要素との間に形成されている、
請求項６に記載の集積回路装置。
【請求項８】
前記支柱は、前記第１ダイオード要素、前記第２ダイオード要素および前記状態変化素子と直列なアンチヒューズをさらに備える、
請求項１ないし５の何れか１項に記載の集積回路装置。
【請求項９】
前記第１導体、前記第２導体、前記第１ダイオード要素の前記第１部分、前記第１ダイオード要素の前記第２部分、および前記第２ダイオード要素は、少なくとも１つの不揮発性記憶素子を形成する、
請求項１ないし８の何れか１項に記載の集積回路装置。
【請求項１０】
前記集積回路は、モノリシックな３次元の不揮発性メモリアレイを備え、
前記少なくとも１つの不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項９に記載の集積回路装置。
【請求項１１】
基板の上方の第１高さに、略平行および略同一平面内の複数の第１導体を形成するステップを備え、
前記第１導体は第１方向に伸びており、
基板の上方の第２高さに、略平行および略同一平面内の複数のレール積層体を形成するステップを備え、
前記レール積層体は前記第１方向と略直交する第２方向に伸びており、
レール積層体の各々は、第２導体と、前記レール積層体に関連する複数のダイオードについての第１ダイオード要素の第１部分を含んでおり、
複数の第１導体と複数のレール積層体との交差点の間に、複数の支柱を形成するステップを備え、
前記複数の支柱は、第１レール積層体と前記複数の第１導体との間に形成されている第１の支柱群を備え、
前記第１の支柱群の各々は、前記第１レール積層体に関連する前記複数のダイオードについての前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子を備える、
集積回路装置の製造方法。
【請求項１２】
前記第１支柱群内の各々の支柱の前記第２ダイオード要素は、第１導電型の高濃度にドープされたポリシリコン層であり、
各々のレール積層体の前記第１ダイオード要素の第１部分は、ポリシリコンの真性層であり、
前記第１支柱群内の各々の支柱の前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層である、
請求項１１に記載の方法。
【請求項１３】
複数の第１導体、前記第２導体、前記第１ダイオード要素、前記第２ダイオード要素、および前記状態変化素子は、複数の不揮発性記憶素子を形成し、
前記不揮発性半導体メモリは、モノリシックな３次元の不揮発性メモリアレイを備え、
前記複数の不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項１１または１２に記載の方法。
【請求項１４】
前記基板上方の前記第２高さは、前記基板上方の前記第１高さよりも高い、
請求項１１ないし１３の何れか１項に記載の方法。
【請求項１５】
第１の導電層を基板上に形成するステップを備え、
高濃度にドープされたポリシリコン層を前記第１の導電層の表面に形成するステップを備え、
前記高濃度にドープされたポリシリコン層の表面にアンチヒューズ層を形成するステップを備え、
前記アンチヒューズ層の表面に第１の真性ポリシリコン層を形成するステップを備え、
前記第１の真性ポリシリコン層の表面に第１パターンを適用するステップを備え、
第１の導電層、高濃度にドープされたポリシリコン層、アンチヒューズ層、および第１の真性ポリシリコン層を、前記第１パターンに従ってエッチングするステップを備え、
パターニングおよびエッチングは、前記第１方向に伸びる各層の帯部を形成し、
前記帯部は、前記複数の第１導体を備え、
パターニングおよびエッチングの後に、前記第１の真性ポリシリコン層の表面に第２の真性ポリシリコン層を形成するステップを備え、
前記第２の真性ポリシリコン層の表面に第２の導電層を形成するステップを備え、
前記第２の導電層の表面に第２パターンを適用するステップを備え、
前記複数のレール積層体を形成するために、前記第２の導電層および前記第２の真性ポリシリコン層を前記第２パターンに従ってエッチングするステップを備え、
前記第２の真性ポリシリコン層は、各レール積層体の前記第１ダイオード要素の前記第１部分を形成しており、
前記第２導電層は、各レール積層体の前記第２導体を形成しており、
前記複数の支柱を形成するために、第１の真性ポリシリコン層、前記アンチヒューズ層、および前記高濃度にドープされたポリシリコン層を、前記第２パターンに従ってエッチングするステップを備える、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示に従った実施態様は、不揮発性記憶素子アレイ、および、特に受動素子のメモリセルを組み込んでいる不揮発性記憶素子アレイを備えている集積回路を対象としている。
【背景技術】
【０００２】
（抵抗変化または相変化などの）状態変化の検出可能なレベルを有している材質が、様々なタイプの半導体ベースの不揮発性メモリデバイスを作成するために用いられている。例えば、メモリセルの低抵抗な初期の物理的状態に論理「０」などの第１論理状態を割り当て、セルの高抵抗な物理的状態に論理「１」などの第１論理状態を割り当てることによって、１回だけプログラム可能なフィールドプログラマブル（ＯＴＰ：one time field-programmable）メモリアレイ内のバイナリデータ記憶装置に、簡素なアンチヒューズが使用される。幾つかの材料は、その抵抗を初期抵抗の方向へ戻すことができる。これらのタイプの材料は、書換可能なメモリセルに用いることができる。材料の検知可能な多数レベルの抵抗は、書換可能または書換不能なマルチステート装置に用いることもできる。
【０００３】
抵抗の検出可能なレベルなどの、メモリ効果を有する材料は、ステアリング素子と直列に配置されてメモリセルを形成することがよくある。非線形な伝導電流を有するダイオードやその他の素子は、典型的にはステアリング素子として使用される。セルのメモリ効果は、多くの場合、状態変化素子と呼ばれる。多くの実装では、各々のワードラインとビットラインとの交差点にメモリセルを有する状態で、複数のワードラインおよび複数のビットラインが略直交する形態で配置される。各ワードラインを形成している導体に接続している一方の端子（例えば、セルの端子部またはセルの独立した層）と、各ビットラインを形成している導体に接続している他方の端子との交差点において、２端子メモリセルを構成することができる。このようなセルは、受動素子メモリセルと呼ばれることがある。
【０００４】
抵抗状態変化素子を備える２端子メモリセルは、フラッシュＥＥＰＲＯＭなどの他の３端子メモリ装置に比してより簡易な構造であるため、３次元フィールドプログラマブル不揮発性メモリアレイに使用されている。３次元不揮発性メモリアレイは、一定のウエハ領域に作成することができるメモリセルの数を非常に増加させることができる可能性ゆえに、魅力的である。３次元メモリでは、基板層を介在することなく、メモリセルの多数の階層が基板上に形成される。あるタイプの３次元メモリは、上部導体と下部導体の交差点に形成された層の支柱を備えている。支柱は、様々な構造を採用することができる。様々な構造の一例としては、アンチヒューズや他の状態変化材料などと直列に存在する、ダイオードなどのステアリング素子が挙げられる。
【０００５】
支柱構造の形成は、多くの場合、第１の複数の層を第１方向に帯部形状にエッチングするステップと、帯部の間の隙間を誘電材料で埋めるステップと、第２の複数の層を堆積するステップと、複数の層の両方を第１方向と直交する第２方向にエッチングするステップと、を備える。これらの支柱構造の形成は、構造体の微小形状を形成するための正確なアライメントを必要とする、多数の製造プロセスを備えることができる。これらのプロセスは、様々な問題を引き起こすことがある。例えば、第２のエッチングプロセスは、一般的には、誘電埋め込み材料をエッチングしないように、選択的に行われる。誘電体の下に閉じ込められた材料の一部から横梁が形成され、この横梁が第２のエッチングによって取り除かれないことによって、時として、隣接する構造体との意図しない短絡が結果的に発生することがある。
【０００６】
不揮発性メモリアレイ技術において、支柱構造および支柱構造を作成するための対応製造プロセスを改良する必要性が、依然存在している。
【発明の概要】
【課題を解決するための手段】
【０００７】
導体の間に垂直面指向のダイオード構造を備える集積回路、および当該集積回路を製造する方法を提供する。受動素子メモリセルのような２端子デバイスは、アンチヒューズおよび／または他の状態変化素子と直列に接続されたダイオードステアリング素子を備えることができる。装置は、複数の上部導体部と複数の下部導体部の交点にある支柱構造を用いて形成される。各々の支柱に対するダイオードの一部を、導体の一つとしてレール積層体内に形成することによって、支柱構造の高さが低くされる。一実施形態のダイオードは、第１導電型の第１ダイオード要素と、第２導電型の第２ダイオード要素を備えることができる。複数のダイオード要素の一つにおける一部は、第１部分および第２部分に分けられる。それらの部分のうちの１つはレール積層体内に形成され、レール積層体の支柱を利用して形成されたその他のダイオードによって共有される。
【０００８】
一実施形態に係る集積回路装置は、基板の上方を第１方向に伸びている第１導体と、第２導体および第１ダイオード要素の第１部分を備える第１の一連の帯部と、前記第１導体と前記第１の一連の帯部との間に形成されている支柱と、を備える。前記第１の一連の帯部は前記基板の上方を第２方向に伸びており、前記第２方向は前記第１方向に略直交している。前記支柱は、前記第１導体と前記第１の一連の帯部との間に直列に存在する、前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子とを含んでいる。
【０００９】
他の実施形態に係る不揮発性半導体メモリは、基板と、基板の上方の第１高さに位置する略平行および略同一平面内の複数の第１導体と、基板の上方の第２高さに位置する略平行および略同一平面内の複数のレール積層体と、複数の第１導体と複数のレール積層体との交差点の間に形成される複数の支柱と、を備える。前記第１導体は第１方向に伸びており、前記レール積層体は前記第１方向と略直交する第２方向に伸びている。レール積層体の各々は、第２導体と、前記レール積層体に関連する複数のダイオードについての第１ダイオード要素の第１部分を含んでいる。前記複数の支柱は、第１レール積層体と前記複数の第１導体との交差点に形成されている第１の支柱群を備える。前記第１の支柱群の各々は、前記第１レール積層体に関連する前記複数のダイオードについての前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子を備える。
【００１０】
一実施形態の集積回路装置の製造方法は、基板の上方の第１高さに、略平行および略同一平面内の複数の第１導体を形成するステップと、基板の上方の第２高さに、略平行および略同一平面内の複数のレール積層体を形成するステップと、複数の第１導体と複数のレール積層体との交差点の間に、複数の支柱を形成するステップと、を備える。前記第１導体は第１方向に伸びており、前記レール積層体は前記第１方向と略直交する第２方向に伸びている。レール積層体の各々は、第２導体と、前記レール積層体に関連する複数のダイオードについての第１ダイオード要素の第１部分を含んでいる。前記複数の支柱は、第１レール積層体と前記複数の第１導体との交差点に形成されている第１の支柱群を備えることができる。前記第１の支柱群の各々は、前記第１レール積層体に関連する前記複数のダイオードについての前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子を備えることができる。
【００１１】
開示の技術の他の特徴、側面および対象は、明細書、図面およびクレームを参照することにより理解される。
【図面の簡単な説明】
【００１２】
【図１】状態変化素子およびアンチヒューズと直列なステアリング素子を有する２端子不揮発性メモリセルの一例を示す図である。
【図２】ダイオード要素の間にアンチヒューズ層を有する２端子不揮発性メモリセルの一例を示す図である。
【図３Ａ】３次元メモリアレイの斜視図である。
【図３Ａ】３次元メモリアレイの断面図である。
【図４Ａ】開示技術の一実施形態に従った不揮発性メモリアレイの一部の斜視図である。
【図４Ｂ】図４Ａの不揮発性メモリアレイの別の斜視図であり、不揮発性メモリ動作中において非選択の支柱および選択された支柱内を流れる正孔電流を示す図である。
【図５】非選択のアレイライン内の正孔電流を、支柱の高さの関数として示すグラフである。
【図６Ａ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｂ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｃ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｄ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｅ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｆ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｇ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｈ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図６Ｉ】開示技術の一実施形態に従った不揮発性メモリアレイの製造過程を示す断面図である。
【図７】一実施形態に従った不揮発性メモリシステムのブロック図である。
【発明を実施するための形態】
【００１３】
図１に、上部導体と下部導体の交差点に形成された複数層の支柱１００を備えた、２端子不揮発性メモリセルの構造の一例を示す。 メモリセルの第１端子部は、第１導体１１０に接続されている。メモリセルの第２端子部は、第２導体１１２に接続されている。メモリセルは、不揮発性データストレージを提供するために、状態変化素子１０４およびアンチヒューズ１０６と直列に接続されるステアリング素子１０２を備えている支柱１００と同一の大きさを有する。
【００１４】
ステアリング素子は、単一のダイオードのような非線形な伝導電流特性を示すどのような素子であってもよい。状態変化素子は、代表的な物理状態を介してデータを記憶するために、実施態様によって変わりうるとともに、多数のタイプの材料を含むことができる。状態変化素子１０４は、抵抗変化材料、相変化抵抗材料、などとすることができる。検知可能な抵抗変化の少なくとも２つのレベル（例えば、低から高、および、高から低）を有する半導体または他の材料を、受動記憶素子を形成するために用いることができる。抵抗変化素子１０４に設定及び読み取り可能な様々な抵抗レベルに論理データ値を割り当てることによって、支柱１００によって形成されているメモリセルは、信頼性のあるデータ読み出し／書き込みの能力を提供することができる。アンチヒューズ１０６は、不揮発性データストレージに利用可能な抵抗状態変化能力を、さらに提供することができる。アンチヒューズは、高抵抗状態に作成されており、破裂することや溶解することで低抵抗状態になることが可能とされている。アンチヒューズは、典型的には、初期状態では非導通である。そして、ヒューズが破裂または溶解した状態では、低抵抗により高い伝導性を示す。ディスクリートデバイスまたはディスクリート素子は、抵抗値および異なる抵抗状態を持つことができるため、抵抗率および抵抗率状態の用語は、材料自体の性質に言及するために用いられる。従って、抵抗変化素子または抵抗変化デバイスが抵抗状態を有することがある一方、抵抗率変化材料が抵抗率状態を有することがある。様々なタイプのアンチヒューズを用いることができる。例えば、誘電体破壊アンチヒューズ、真性または低濃度にドープされた多結晶の半導体アンチヒューズ、アモルファス半導体アンチヒューズなどを用いることができるが、これらのヒューズに限られるものではない。
【００１５】
アンチヒューズ１０６は、その状態変化能力以外にもメモリセル１００に利益をもたらすことができる。例えば、アンチヒューズは、メモリセルのオン抵抗を、セルに関連する読み出し−書き込み回路に対して適切なレベルに設定する働きをすることができる。これらの回路は、典型的には、アンチヒューズを破裂させ、関連する抵抗を持たせるために使用される。これらの回路はアンチヒューズを破裂させるために電圧および電流レベルを駆動するが、アンチヒューズは、その後の動作中において、これらの回路に対してメモリセルを適切なオン抵抗状態に設定する傾向があるためである。
【００１６】
様々な材料が、状態変化素子１０４を実現するために適した抵抗率変化性質を示す。適切な材料の例としては、ドープされた半導体（例えば、多結晶シリコン、通常はポリシリコン）、遷移金属酸化物、複合金属酸化物（complex metal oxides）、プログラマブルメタライゼーション接合（programmable metallization connections）、相変化抵抗素子、有機材料可変抵抗（organic material variable resistors）、カーボンポリマーフィルム（carbon polymer films）、ドープカルコゲナイドガラス（doped chalcogenide glass）、抵抗を変化させる可動原子を含んだショットキーバリアダイオード、などが挙げられるが、これらに限られない。これらの材料の抵抗率は、場合によっては、第１方向（例えば、高から低）のみに設定される場合がある。一方、他では、抵抗率は第１レベル（例えば、高い抵抗値）から第２レベル（例えば、低い抵抗値）へ設定され、その後第１の抵抗率のレベルへ戻されることがある。一実施形態では、状態変化素子１０４をアンチヒューズとすることができる。
【００１７】
デバイス間の相違や、セットサイクルおよびリセットサイクルの後のデバイス内での変化に適応するために、様々な抵抗値が、物理的なデータ状態に割り当てられることができる。一般的に、セットおよびリセットの語句の各々は、素子を高抵抗物理状態から低抵抗物理状態へ遷移させるプロセス（セット）と、素子を低抵抗物理状態から高抵抗物理状態へ遷移させるプロセス（リセット）に言及するために用いられる。
【００１８】
本開示の実施態様に従って、他のタイプの２端子不揮発性メモリセルを用いることが可能である。例えば、ある実施態様では、アンチヒューズ１０６を備えず、状態変化素子１０４およびステアリング素子１０２のみを備えるとしてもよい。他の実施態様では、アンチヒューズの代わりに、またはアンチヒューズに加えて、追加の状態変化素子を備えるとしても良い。好適なメモリセルの様々な種類は、「Vertically Stacked Field Programmable Non-volatile Memory and Method of Fabrication」と題した米国特許第６，０３４，８８２号に記載されている。他の種類のセルを用いることもできる。これらのセルは、「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack」と題した米国特許第６，４２０，２１５号および米国特許出願第０９／５６０，６２６号、２００１年６月２９日出願、および、「Three-Dimensional Memory Array and Method of Fabrication」と題した米国特許出願第０９／５６０，６２６号、２０００年４月２８日出願に記載されている。その全体は参照することにより本明細書に組み込まれる。
【００１９】
図２に、上部導体と下部導体の交差点に形成された複数層の支柱によって形成された、２端子不揮発性メモリセルの他の例示的な構造を示す。この例では、ステアリング素子は、アンチヒューズ層で隔てられた第１ダイオード要素１１４と第２ダイオード要素１１６を有するダイオードである。このような配置は、初期ダイオードと呼ばれる場合がある。ダイオードは、適切なダイオード接続を形成するために適した、異なる導電型の材料の様々な組合せとすることができる。例えば、第１ダイオード要素１１４は高濃度にドープされたポリシリコン層とし、第２要素は真性または異なる導電型の低濃度にドープされたポリシリコン層とすることができる。ドープされていない領域は、欠陥、汚染物質などによって、僅かにドープされたような挙動を示すことがある結果、完全に電気的に中性にはならないことがある。そのようなダイオードなどは、真性層を有すると考えられている。一実施形態では、第１要素１１４は高濃度にドープされたＰ＋シリコン層である。また、第２要素は、真性層または低濃度にドープされたＮ−層１１６である。もちろん、Ｎ−型およびＰ＋型の層は、他の実施態様では反対にすることができる。加えて、高濃度にドープされたＮ＋シリコン層をある要素に用い、真性または低濃度にドープされたＰ−シリコン層を他の要素に用いることもできる。他の例では、第２要素もまた高濃度にドープすることもできる。
【００２０】
状態変化素子１０４は図２には備えられていないが、他の実施態様では、状態変化素子をアンチヒューズとダイオードに直列に付加することもできる。一実施形態では、ダイオードステアリング素子自体は、状態変化素子として使用されうることに留意されたい。幾つかのメモリセル内にダイオードを形成するために用いられる材料は、それ自体が抵抗率変化能力を示すことが見出された。例えば、一実施形態では、高抵抗率状態から低抵抗率状態へ設定され、その後、低抵抗率状態から高抵抗率状態へ戻る能力を有するポリシリコンで、ダイオードの真性領域が形成されている。それにより、ダイオード自体、またはその一部が、メモリセルの状態変化素子を形成することができる。他の実施形態では、１層以上の追加層がメモリセルの支柱１００に含まれることで、状態変化素子を形成することもできる。例えば、状態変化メモリ効果を得るために、ポリシリコンや遷移金属酸化物などの追加の層を、セルに加えることができる。追加の層は、例えば、ダイオード要素と導体部の一つとの間に加えることができる。
【００２１】
導体１１０と１１２は、典型的には互いに直交しており、メモリセルのアレイにアクセスするためのアレイ端子ラインの一部を形成している。ある層のアレイ端子ライン（アレイラインとも呼ぶ）は、ワードラインまたはＸ−ラインと呼ばれることもある。垂直方向に隣接する層のアレイラインは、ビットラインまたはＹ−ラインと呼ばれることもある。メモリセルは、各々のワードラインとビットラインの投影交差点に形成することができる。そしてメモリセルは、支柱１００のメモリセルの形成に見られるように、交差するワードラインとビットラインの各々の間に接続することができる。メモリセルの少なくとも２つのレベルを有する３次元メモリアレイ（例えば、２メモリプレーン（two memory planes））は、ワードラインの２以上の層および／またはビットラインの２以上の層を利用することができる。
【００２２】
図３Ａ−３Ｂは、典型的なモノリシック３次元メモリアレイの一部を示す図である。モノリシック３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。図３Ａの斜視図に記載されている構造内の複数のメモリセルの間で、ワードライン層およびビットライン層の両方が共有されている。この構造は、しばしば完全ミラー構造と呼ばれる。複数の略平行および略垂直な導体は、第１メモリレベルＬ０において、第１のビットライン群１６２を形成する。レベルＬ０のメモリセル１５２は、ビットラインと隣接ワードライン１６４との間に形成される支柱を備えている。図３Ａ−３Ｂの配置において、ワードライン１６４はメモリ層Ｌ０とＬ１の間で共有されている。これによりワードライン１６４は、さらにメモリレベルＬ１のメモリセル１７０に接続される。第３の導体群は、レベルＬ１のセル用のビットライン１７４を形成する。これらのビットライン１７４は、図３Ｂの断面図に示すように、メモリレベルＬ１とメモリレベルＬ２の間で、順番に共有される。メモリセル１７８はビットライン１７４およびワードライン１７６に接続され、第３のメモリレベルＬ２を形成している。メモリセル１８２はワードライン１７６およびビットライン１８０に接続され、第４のメモリレベルＬ３を形成している。メモリセル１８６はビットライン１８０およびワードライン１８４に接続され、第５のメモリレベルＬ５を形成している。ダイオードの極性の配置、ワードラインおよびビットラインの各々の配置は、実施態様により変更することができる。加えて、５つよりも多いまたは少ないメモリレベルを用いることができる。
【００２３】
図３Ａの実施態様のあるメモリセルレベルについてのダイオードステアリング素子は、前のメモリセルレベルのダイオードに関連して、逆さまに形成することができる。例えば、セル１５２が、Ｐ＋型の底部高濃度ドープ領域と、上部真性領域または上部低濃度ドープＮ−型領域を備える場合には、セル１７０の第２レベルでは、底部高濃度ドープ領域がＮ−型とされる一方、上部高濃度ドープ領域はＰ＋型とされてもよい。
【００２４】
別の実施態様では、層間誘電体は、隣接するメモリレベルの間に形成することもできる。メモリレベル間で、導体は共有されない。３次元モノリシックストレージメモリについてのこのタイプの構造は、しばしば非ミラー構造と呼ばれる。幾つかの実施態様では、同一のモノリシック３次元メモリアレイにおいて、導体を共有する隣接メモリレベルと、導体を共有しない隣接メモリレベルとを積層させることができる。他の実施態様では、幾つかの導体が共用される一方、他の導体が共用されない。例えば、ある構成では、ワードラインのみ、または、ビットラインのみが共用されるとすることができる。第１メモリレベルＬ０は、ビットラインレベルＢＬ０とワードラインレベルＷＬ０の間にメモリセルを備えることができる。レベルＷＬ０のワードラインは、メモリレベルＬ１にセルを形成するために共有されることができる。ビットライン層は共有されないため、次の層は、ビットラインＢＬ１を導体部の次のレベルから隔離するために、層間誘電層を備えることができる。この構造のタイプは、しばしば半ミラーと呼ばれる。複数のメモリレベルは、メモリセルの同一タイプを有するように、その全てが形成される必要はない。必要に応じて、抵抗変化材料を用いているメモリレベルは、他のタイプのメモリセルを用いているメモリセルと交代することができる。
【００２５】
図４Ａは、本開示の一実施態様に従った、モノリシック３次元不揮発性メモリアレイの一部を示す図である。複数の第１導体２０２と複数の第２導体２０４との間の交差点の複数の支柱構造２３０を用いて、メモリセルが形成されている。図４Ａでは、分かり易さのために、１個の第１導体２０２のみを記載している。第２導体２０４の各々は、多層のレール積層体の一部である。レール積層体は、高濃度ドープされたＮ＋型シリコン層２０６と、真性または低濃度ドープされたＮ−型シリコン層２０８とをさらに備える。レール積層体は、酸化シリコンなどの誘電材料の帯部２１０によって、隣接するレール積層体から隔離されている。高濃度ドープ層２０６は、下層金属導体層２０４に対して良好な電気接触を示す。この高濃度ドープシリコン層は、オーミック遷移（ohmic transitions）を停止する。よって例えば、下層の真性または低濃度ドープ層と金属導体との接合部において、意図しないショットキーダイオードが形成されてしまうことを防止することができる。ここで述べたドープ材料を形成する際には、様々なドーピング技術を用いることができる。例として、一実施態様では、堆積中にその場で（in-situ）ドーピングすることもできる。イオン打ち込み、プラズマイマージョン（plasma immersion）、ガスソース拡散、固体ソース拡散などの他のドーピング技術も使用することができる。さらに一実施態様では、アレイの異なる層を形成する際に、異なるドーピング技術を用いることもできる。
【００２６】
複数の支柱構造２３０が層２０８の上に形成される。支柱構造２３０の各々は、真性または低濃度ドープされたＮ−型シリコンの追加のレイヤ２１２と、アンチヒューズ層２１４と、高濃度ドープＰ＋型シリコンのレイヤ２１６と、を備える。Ｐ＋型シリコンレイヤ２１６は、対応する支柱のメモリセルについて、第１ダイオード要素を形成する。各々の支柱の、低濃度ドープまたは真性のＮ−型シリコンレイヤ２１２は、対応する支柱のメモリセルについて、第２ダイオード要素の第１部分を形成する。各々のメモリセルに対する第２ダイオード要素は、真性または低濃度ドープのＮ−型材料の下層帯部２０８によって形成された、第２部分をさらに備える。従って、これらの帯部２０８は、帯部の第１方向の長さに沿って帯部の上部に存在する各支柱によって共有されることで、各支柱に対して第２ダイオード要素の一部を形成する。
【００２７】
第２ダイオード要素の一部をレール積層部２２０へ移動させることによって、高さが低くされた支柱が形成される。メモリセルの電気的性能に悪影響を及ぼすことなく、第２ダイオード要素の幾つかの部分をレール積層部へ移動させることができることが発見された。この態様では、上部胴体と下部導体の交差点に個々のメモリセルを形成しながら、支柱高さを低くすることができる。レール積層部に第２ダイオード要素の第２部分を形成することの電気的効果に関するさらなる詳細は、以下に記述する。
【００２８】
図４Ａでは、第１ダイオード要素が高濃度ドープＰ＋型シリコンであり、第２ダイオード要素が真性または低濃度ドープのＮ−型シリコンであるが、ダイオードステアリング素子を形成するために、異なる材料の組合せを用いても良い。例えば、高濃度ドープＮ＋型材料が真性または低濃度ドープＰ−型材料と組み合わせ可能とするものも、代替実装態様の１つである。加えて、上部導体および下部導体に対する材料の方向は、他の実施態様では反対にすることができる。
【００２９】
図４Ｂは、図４Ａの不揮発性メモリの一部を示す図である。図４Ｂは、共通選択ラインに接続されている非選択メモリセルから外乱を受けることなく、記載されているアレイのメモリセルを個別に選択できることを説明している。図４Ｂでは、アレイの方向は垂直方向に反転している。また、説明を明瞭にするために、幾つかの部分を省略している。支柱２３０ｂに形成されているメモリセルを選択せずに、支柱２３０ａに形成されているメモリセルを選択するための、複数のバイアス条件が記載されている。バイアス条件は、例えば、支柱２３０ａのアンチヒューズ２１４ａを破裂させるまたは溶解させることで、メモリセルをプログラムするために用いることができる。アンチヒューズ２１４ｂが外乱または他の影響を受けずに、アンチヒューズ２１４ａが十分に破壊されるように、このような処理では、支柱２３０ａのメモリセルを十分に隔離することが重要である。詳細に述べた実施形態では、１０Ｖが選択された第１導体２０２ａに印加される一方で、１Ｖが非選択の第１導体２０２ｂに印加され、選択された導体２０４ａが接地される。一実施態様では、第２の複数の導体のうちの、他の非選択の導体２０４ａ（不図示）には、約８Ｖの電圧が印加されるとすることができる。
【００３０】
適用されたバイアス条件下では、強い電界が、導体２０２ａから導体２０４ａへ向かって、支柱２３０ａを通って発生する。Ｎ−レイヤ２０８ａは支柱２３０ａおよび２３０ｂの両方に電気的に接続している共通ノードであるため、選択された導体２０２ａと選択されていない導体２２０ｂの間に、Ｎ−レイヤ２０８ａを通って誘導電流が流れることが起こりうる。そのように促進された電流フローは、支柱２３０ｂのメモリセルが、意図せずにプログラムされたり外乱を受けるといった懸念を引き起こすことがある。しかしながら、非選択の支柱のメモリセルへの意図しない外乱を避けながら、共通レール積層部の第２ダイオード要素の幾つかの部分を共有することができることが見出された。
【００３１】
導体２０２ａと導体２０４ａの間の強い電界は、電界の方向の矢印２４０で記載されたインジェクション正孔電流フロー（injection hole current flow）を誘導する。電界は、導体２０２ｂから導体２０４ａへ向かう向きで、選択されていない支柱２３０ｂにもまた存在している。この電界はまた、矢印２４２で示される、導体２０２ｂから導体２２０ａへの向きを有する正孔電流を誘導する。選択されていない支柱の電界は、選択された支柱の電界に比して小さいが、正孔の大部分が非選択アンチヒューズ２１４ｂに到達することを防止するために十分な強さとすることができる。従って、支柱２３０ｂのメモリセルが外乱を受けることを回避できる。
【００３２】
少数の拡散した正孔電流が、非選択メモリセルのアンチヒューズ層に到達することがあることに留意されたい。しかしながら、拡散電流は、距離とともに指数関数的に減少する。よって、少数電流によって引き起こされることがある外乱問題を最小化または除外するための、適切な支柱の高さを選択することができる。図５は、一実施態様における、少数の拡散正孔電流と支柱の高さとの間の関係を示すグラフである。正孔電流は、ｙ軸に沿って対数的に表示されている。正孔電流は、ｘ軸に沿って表示されている支柱高さと対応している。詳細に記載された実施態様において、ダイオード部の第２部分および支柱を形成しているＮ−レイヤの全ての高さが、約３０００オングストローム（Ａ）である場合を想定する。支柱の高さが減少すると、合計の高さが約３０００Ａに維持されるように、レール積層部のＮ−レイヤの高さが、対応する高さだけ減少する。
【００３３】
バイアス条件の適用下における選択された導体２０２ａの電流は、ライン２５０で示される。選択されていない導体２０２ｂの電流は、ライン２５２で示される。 約４５０Ａの支柱高さでは、選択されていない導体の電流は１×１０−０４アンペアに僅かに満たない一方で、選択されている導体の電流は１×１０−０３アンペアを僅かに越えている。選択されていない支柱のこの電流レベルは、アンチヒューズ２１４ｂを破壊するなど、対応するメモリセルに外乱を発生させてしまう虞がある。支柱の高さが高くされると、選択されていない導体の電流が減少する一方で、選択されている導体の電流が略同一に維持される。約１０５０Ａの高さでは、選択されていない導体の電流は、約１×１０−６アンペアまで低下する。この電流は、外乱の懸念を引き起こさないために、十分に低いと考えられる。１３００Ａでは、電流はさらに約１×１０−７アンペアまで低下する。図５に示された実際の値は例示でしかなく、材料やドーパント濃度やある実施態様における他のレイヤの寸法によって変わりうることに留意されたい。製造されたデバイスは、望ましい実装態様のための適切な寸法を正確に選択するために、異なる支柱高さでそれぞれ発生する外乱の程度を明らかにするためのテストをすることができる。
【００３４】
図６Ａ−６Ｉは、一実施形態に従ったモノリシック３次元不揮発性メモリアレイの製造を概略的に示す図である。記載された製法は、一実施形態の１つ以上の下層のメモリレベルを形成した後に、行うことができる。絶縁層３０２Ｌは、図６Ａに示すように、基板（不図示）の上に形成される。幾つかの実施形態では、ミラーセルレベル配置が使用される場合などや、１つ以上の前のレベルの上に追加のメモリレベルを形成するための工程が用いられる場合などには、絶縁層３０２Ｌが省略されることがある。下層の基板は、単結晶シリコン、ＩＶ−ＩＶ族化合物、ＩＩＩ−Ｖ族化合物、ＩＩ−ＶＩＩ族化合物など、如何なる半導体基板とすることもできる。また下層の基板は、基板上に形成されたエピタキシャルや他の半導体層を含んでいてもよい。基板は、その中に形成されている集積回路を含んでいても良い。絶縁層３０２Ｌは、二酸化シリコン、窒化シリコン、高誘電膜、などの、如何なる適切な絶縁材料をも含むことができる。
【００３５】
任意の接着層３０４Ｌは、導電層３０６Ｌの接着を助けるために、絶縁材料の上に形成される。接着層は、この例に限られないが、窒化タンタル、窒化タングステン、チタンタングステン、スパッタタングステン、窒化チタン、またはこれらの組合せとすることができる。接着層は、化学気相成長法（ＣＶＤ），物理気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）などの、従来知られたプロセスを用いて形成することができる。一実施形態では、接着層３０４Ｌは、約１００Ａの厚さで堆積される。厚さの用語は、レイヤが形成される基板に垂直な方向に測定した、垂直方向の厚さを表している。
【００３６】
導電層３０６Ｌは、ＣＶＤやＰＶＤなどの既知のプロセスを用いて、接着層３０４Ｌの表面に形成される。導電層は、タンタル、チタン、タングステン、銅、コバルトや、それらの合金等の周知の好適な導電材料を含むことができるが、これらに限られることはない。一実施形態では、ＣＶＤによりタングステンが約３０００Ａの厚さで堆積されるが、厚さ、材料および使用プロセスは実施態様によって変更することができる。任意の接着層３０８Ｌは、約１００Ａの厚さで、第１の導電層３０６Ｌの表面に形成される。接着層は、層３０４Ｌで述べた材料と異なる材料で形成することができる。第１導電型のシリコン層３１０Ｌが、導電層３０８Ｌの表面に形成される。一実施形態では、シリコン層は、約２００Ａの厚さの高濃度ドープＰ＋型ポリシリコン層である。他の厚さを用いることもできる。例として、一実施形態では、高濃度ドープＰ＋型ポリシリコン層は、５×１０１８ａｔｏｍｓ／ｃｍ３よりも高い濃度でドープすることができる。他の実施形態では、Ｐ＋層は、１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い濃度でドープされる。さらに他の実施形態では、Ｐ＋層は、１×１０２０ａｔｏｍｓ／ｃｍ３よりも高い濃度でドープされる。
【００３７】
アンチヒューズ層３１２Ｌは、高濃度ドープＰ＋型層の表面に形成される。一実施形態では、アンチヒューズ材料は酸化シリコンであり、約２０〜１００Ａの厚さで堆積される。他の厚さを用いることもできる。層３１０Ｌとは異なる導電型の材料のシリコン層３１４Ｌが、アンチヒューズ層の表面に形成される。層３１４Ｌは、各々の支柱に対して、第２ダイオード要素の第１部分を形成する。層３１０Ｌが高濃度ドープＰ＋型シリコン層である場合には、層３１４Ｌは、非ドープの真性シリコン層か、反対の導電型の低濃度ドープシリコン層（すなわちこの例ではＮ−）とすることができる。一実施形態では、層３１４Ｌは、約１３００Ａの厚さで堆積される。一実施形態では、層３１４Ｌは、５×１０１７ａｔｏｍｓ／ｃｍ３よりも低い濃度でシリコンがドープされた、低濃度ドープＮ−型材料である。他の実施形態では、１×１０１７ａｔｏｍｓ／ｃｍ３または１×１０１６ａｔｏｍｓ／ｃｍ３よりも低い濃度が使用される。ハードマスク層３１６Ｌが、Ｎ−層３１４Ｌの表面に形成される。如何なる好適なハードマスク材料を用いることもできる。例えば、窒化シリコンを用いることができるが、これに限られない。その後、フォトレジストの帯部３１８が、従来のフォトリソグラフィ技術を用いて、ハードマスクの表面に形成される。フォトレジストの帯部は、ハードマスクの表面に第１方向に伸びている。フォトレジストの帯部は、第１方向に略直交する第２方向において、隣接する帯部の間にスペースを有している。一実施形態で使用されているフォトリソグラフィプロセスの最小加工寸法よりも小さなパターンを形成するために、スペーサー補助パターニング（Spacer-assisted patterning） またはナノインプリント技術（nano-imprint technologies）もまた使用可能である。
【００３８】
パターンとしてフォトレジストを使用することで、ハードマスク層がエッチングされ、続いて図６Ｂに示すように下部の層がエッチングされる。エッチングは、絶縁層３０２Ｌに到達するまで進められる。何れの好適な１つのまたは複数のエッチングプロセスをも用いることができる。複数の層は、第２方向において隣接する帯部の間にスペースを有して、第１方向に伸びる帯部にエッチングされる。帯部の幅は実施態様によって変わりうるが、一実施形態では約４５０Ａである。積層体をエッチングすることで、基板上を第１方向に伸びている第１の複数の導体３０６Ｓ（１）〜（３）が形成される。層３０８Ｌ, ３１０Ｌ, ３１２Ｌ、３１４Ｌおよび３１６Ｌは、全て、帯部３０８Ｓ（１）〜（３）、３１０Ｓ（１）〜（３）、３１２Ｓ（１）〜（３）、３１４Ｓ（１）〜（３）および３１６Ｓ（１）〜（３）にエッチングされる。
【００３９】
第１導体を形成するエッチングの後に、フォトレジストの帯部と、ハードマスク帯部３１６Ｓ（１）〜（３）が除去される。フォトレジストを除去するために、酸素含有プラズマ内でのアッシングなどの従来プロセスを用いることができる。その後、ハードマスク層を除去するために、化学ウェットエッチングなどの従来プロセスを用いることができる。フォトレジストおよびハードマスクを除去した後、図６Ｃに示すように、帯部の間および帯部の上に誘電材料３２０が堆積される。誘電材料は、酸化シリコン、窒化シリコン、シリコン酸窒化物など、好適な電気絶縁材料とすることができる。余分の誘電材料は、化学機械研磨などの従来技術を用いて除去される。一実施形態では、帯部３１４Ｓ（１）、３１４Ｓ（２）、３１４Ｓ（３）と、隣接する帯部を分離する誘電材料の上面とによって、略平面の表面が形成される。他の実施態様では、図６Ｃに示すように、帯部３１４Ｓ（１）〜（３）の上面を僅かに下回るように、誘電層が窪まされる。
【００４０】
図６Ｄは、アレイを第１方向に貫いている状態を示す、図６ＣのＡ−Ａ線に沿った断面図である。接着層帯部３０４Ｓ（１）は絶縁層３０２Ｌの上に位置している。続いて、第１導体３０６Ｓ（１）、別の接着層帯部 ３０８Ｓ（１）、高濃度ドープＰ＋シリコン帯部３１０Ｓ（１）、アンチヒューズ層帯部３１２Ｓ（１）、真性または低濃度ドープシリコン帯部３１４Ｓ（１）、が上に積まれている。
【００４１】
帯部３１４Ｓ（１）の表面には、層３１０Ｌと異なる導電型の材料の第２層３３０Ｌが形成されている。層３３０Ｌは３１４Ｌの材料と同一の導電型を有しており、多数のメモリセルに対する第２ダイオード要素の第２部分を形成する。一実施形態では、層３３０Ｌは、層３１４Ｌの不純物濃度と実質的に同一の不純物濃度を有する、低濃度ドープＮ−シリコンである。一実施形態では、層３３０Ｌは約１３００Ａであるが、実施態様によって厚さは変わりうる。層３３０Ｌの表面層には、ＣＶＤなどの従来プロセスを用いて、高濃度ドープ層３３２Ｌが形成される。一実施形態では、層３３２Ｌは、層３３２Ｌを覆っている導体層と良好な電気接点を示し、ショットキーダイオードの形成を避けるための、高濃度ドープＮ＋型シリコン層である。一実施形態では、層３３２Ｌは、約２００Ａに形成されている。接着層３３４Ｌが、層３３２Ｌの表面に形成されている。一実施形態では、接着層は、約１００Ａの厚さに堆積されたＴｉＮの層である。しかし、前述した層３０４Ｌに関して、他の材料や他の厚さを用いることもできる。その次に、第２の導体層３３６Ｌが、接着層の表面に形成される。一実施形態では、第２の導体層３３６Ｌは、ＣＶＤまたはＰＶＤによって約３０００Ａの厚さに堆積されたタングステンである。前述した第１の導体層３０６Ｌに関して、他の材料、プロセス、および寸法を用いることができる。
【００４２】
層３３６Ｌ, ３３４Ｌ, ３３２Ｌおよび３３０Ｌを第２の複数のレール積層体にエッチングするためのパターンを形成するために、次の一連のプロセスが使用される。パターンは、帯部３１４Ｓ, ３１２Ｓ, ３１０Ｓおよび３０８Ｓを支柱形状にエッチングするためにも用いられる。第１に、導体層３３６Ｌの表面に、シリコンの層３３８Ｌが３００Ａの厚さで堆積される。追加の接着層を、導体層３３６Ｌとシリコン層３３８Ｌの間に形成することもできる。次に、シリコン層の表面に、約２００Ａの厚さの酸化層３４０Ｌが堆積される。他の膜厚を用いることもできる。第２方向に伸びるフォトレジストの帯部３４２が、酸化層の表面に形成される。フォトレジストの帯部は、隙間によって、第１方向に分離されている。
【００４３】
フォトレジストをマスクとして用いて酸化層がエッチングされ、図６Ｅに示すように、シリコン層の表面を第２方向に伸びている帯部３４０Ｓ（１）、３４０Ｓ（２）および３４０Ｓ（３）が形成される。エッチングの後、適当なプロセスを用いてフォトレジストが除去される。続いて、酸化層３４０Ｌの隣接する帯部３４０Ｓの間の隙間、および、各々の帯部の上表面に、コバルトの層３４４Ｌが堆積される。コバルトはエッチングに対して良好な耐性を示すため、エッチングに対して好適なハードマスク層を形成しうる。一実施形態では、コバルト層３４４Ｌは、約５００Ａの厚さに形成される。コバルトの堆積後、ウェハが高温（例えば６５０℃）でアニールされることで、酸化層の隣接する帯部の間の領域に、コバルトシリコン（ＣｏＳｉ）が成長する。図６Ｆは、アニールプロセスの結果として得られる、ＣｏＳｉの帯部３４６Ｓ（１）, ３４６Ｓ（２）および３４６Ｓ（３）を示している。
【００４４】
アニール後、コバルト層３４４Ｌの残った部分、酸化層３４０Ｌ、およびシリコン層３３８Ｌが、図６Ｇに示すように除去される。一実施形態では、これらの層を除去するために、化学ウェットエッチングが用いられる。選択的または非選択的なエッチングプロセスも用いることができる。ＣｏＳｉの帯部は、下層をエッチングするためのマスクとして用いることができる。エッチングは、図６Ｈに示すように、接着層３０４Ｌに到達するまで、下層を貫いて行われる。一実施形態では、第１のエッチングプロセスによって形成された帯部の間の隙間を埋めるために使用されている誘電材料３２０をエッチングすることなく、これらの下層をエッチングするために、選択的エッチングプロセスが使用される。導体層３３６をエッチングすることで、第２方向に伸びている第２の複数の導体３３６Ｓ（１）, ３３６Ｓ（２）, ３３６Ｓ（３）が形成される。これらの第２の複数の導体３３６Ｓ（１）, ３３６Ｓ（２）, ３３６Ｓ（３）はまた、互いの間に隙間を有するとともに基板を横切りながら第１方向に並んでいる。第２の複数の導体は、複数のレール積層体の一部である。複数のレール積層体は、接着層の３３４Ｌの帯部３３４Ｓ（１）〜（３）、高濃度ドープＮ＋型オーミック接触層３３２Ｌの帯部３３２Ｓ（１）〜（３）、真性または低濃度ドープ層３３０Ｌの帯部３３０Ｓ（１）〜（３）、をさらに備える。帯部３１４Ｓ（１）, ３１２Ｓ（１）, ３１０Ｓ（１）および３０８Ｓ（２）をエッチングすると、支柱が形成される。第１の支柱が、３０８Ｐ（１）, ３１０Ｐ（１）, ３１２Ｐ（１）および３１４Ｐ（１）の領域によって形成される。第２の支柱が、３０８Ｐ（２）, ３１０Ｐ（２）, ３１２Ｐ（２） および ３１４Ｐ（２）の領域によって形成される。第３の支柱が、３０８Ｐ（３）, ３１０Ｐ（３）, ３１２Ｐ（３） および３１４Ｐ（３）の領域によって形成される。
【００４５】
エッチングの後に、誘電材料の他の層３５０が、レール積層体と支柱の間およびそれらの上に堆積される。酸化シリコンなどの、何れの好適な電気的絶縁材料を用いることもできる。その後に形成されるメモリレベルから、今形成されたメモリレべルを絶縁するための層間誘電層を形成するために、追加の誘電層を、誘電層３５０の表面に形成することができる。一実施形態では、ミラー配列またはハーフミラー配列において、導体３３６Ｓ（１）などが次のメモリレベルと共有できるように、層間誘電層は形成されない。一実施形態では、追加のメモリレベルを形成する前に、ＣｏＳｉハードマスク層を除去することができるが、この工程は必須ではない。
【００４６】
前述した製造プロセスは、レール積層体に形成されたダイオード部の部分を有する３次元メモリアレイを形成するための、好適な技術の一例である。例えば一実施形態では、支柱のための、真性または低濃度ドープダイオード部材料を形成するために、ダマシンプロセスを用いることができる。それぞれの積層体が真性または低濃度ドープダイオード部層を含んだ層を有する下側レール積層体を形成した後に、隙間充填材として酸化物をレール積層体の間に堆積させることができるとともに、下側レール積層体の上方の支柱を所望の高さにするために酸化物をレール積層体の上にも堆積させることができる。例えば、酸化物の中の支柱の位置を規定するためのプリントを行うことで、酸化物をパターニングすることができる。その後、真性または低濃度にドープされたシリコン層が支柱形成のために堆積されている酸化物は、酸化物の中のホールを決定するためにエッチングされることが可能とされる。その後の工程は、すでに述べた工程と同様にして続行することができる。
【００４７】
図７は、図４Ａ〜４Ｂおよび図６Ａ〜６Ｉで述べたように形成されることが可能なメモリアレイ４０２を備えた、例示的な集積回路のブロック図である。メモリアレイ４０２のアレイ端子ラインは、行としてまとめられている複数のワードラインの様々な（１つまたは複数の）層と、列としてまとめられている複数のビットラインの様々な（１つまたは複数の）層を備える。集積回路４００は、その出力４０８がメモリセルアレイ４０２の各々のワードラインに接続されている、行制御回路４２０を備えていている。行制御回路は、Ｍ個の行アドレス信号および１つ以上の様々な制御信号を受信する。行制御回路は、典型的には、行デコーダ４２２、アレイ端子ドライバ４２４、読み出し処理および書き込み処理（例：プログラミング）のためのブロック選択回路４２６、などの回路を備えている。集積回路４００はまた、その入力／出力４０６がメモリセルアレイ４０２の各々のビットラインに接続されている、列制御回路４１０を備えている。列制御回路４０６は、Ｎ個の列アドレス信号および１つ以上の様々な制御信号を受信する。列制御回路４０６は、典型的には、列デコーダ４１２、アレイ端子レシーバまたはドライバ４１４、ブロック選択回路４１６および読み出し／書き込み回路、Ｉ／Ｏマルチプレクサ、などの回路を備えている。行制御回路４２０および列制御回路４１０のような回路は、メモリアレイ４０２の様々なアレイ端子への接続のための制御回路またはアレイ端子回路と総称することができる。
【００４８】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
2011524091.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７】
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【手続補正書】
【提出日】平成23年4月4日(2011.4.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上方を第１方向に伸びている第１導体と、
第２導体および第１ダイオード要素の第１部分を備える第１の一連の帯部と、
前記第１導体と前記第１の一連の帯部との間に形成されている支柱と、を備え、
前記第１の一連の帯部は前記基板の上方を第２方向に伸びており、
前記第２方向は前記第１方向に略直交しており、
前記支柱は、前記第１導体と前記第１の一連の帯部との間に直列に存在する、前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子とを含んでいる、集積回路装置。
【請求項２】
前記第１ダイオード要素の前記第１部分は、ポリシリコンの真性層を備え、
前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層を備える、
請求項１に記載の集積回路装置。
【請求項３】
前記第２ダイオード要素は、第１導電型の高濃度にドープされたシリコン領域を備える、
請求項１または２に記載の集積回路装置。
【請求項４】
前記第１の一連の帯部は、
前記第２導体と前記第１ダイオード要素の前記第１部分との間に形成された、第２導電型の高濃度にドープされたポリシリコン領域をさらに備える、
請求項３に記載の集積回路装置。
【請求項５】
前記第１ダイオード要素の前記第１部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第１ダイオード要素の前記第２部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第２ダイオード要素は、第２導電型の高濃度にドープされたポリシリコン領域を備え、
前記第２導電型は前記第１導電型と反対の型である、
請求項１に記載の集積回路装置。
【請求項６】
前記状態変化素子はアンチヒューズである、
請求項１ないし５の何れか１項に記載の集積回路装置。
【請求項７】
前記アンチヒューズは、前記第１ダイオード要素の前記第２部分と前記第２ダイオード要素との間に形成されている、
請求項６に記載の集積回路装置。
【請求項８】
前記支柱は、前記第１ダイオード要素、前記第２ダイオード要素および前記状態変化素子と直列なアンチヒューズをさらに備える、
請求項１ないし５の何れか１項に記載の集積回路装置。
【請求項９】
前記第１導体、前記第２導体、前記第１ダイオード要素の前記第１部分、前記第１ダイオード要素の前記第２部分、および前記第２ダイオード要素は、少なくとも１つの不揮発性記憶素子を形成する、
請求項１ないし８の何れか１項に記載の集積回路装置。
【請求項１０】
前記集積回路は、モノリシックな３次元の不揮発性メモリアレイを備え、
前記少なくとも１つの不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項９に記載の集積回路装置。
【請求項１１】
基板の上方の第１高さに、略平行および略同一平面内の複数の第１導体を形成するステップを備え、
前記第１導体は第１方向に伸びており、
基板の上方の第２高さに、略平行および略同一平面内の複数のレール積層体を形成するステップを備え、
前記レール積層体は前記第１方向と略直交する第２方向に伸びており、
レール積層体の各々は、第２導体と、前記レール積層体に関連する複数のダイオードについての第１ダイオード要素の第１部分を含んでおり、
複数の第１導体と複数のレール積層体との交差点の間に、複数の支柱を形成するステップを備え、
前記複数の支柱は、第１レール積層体と前記複数の第１導体との間に形成されている第１の支柱群を備え、
前記第１の支柱群の各々は、前記第１レール積層体に関連する前記複数のダイオードについての前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子を備える、
集積回路装置の製造方法。
【請求項１２】
前記第１支柱群内の各々の支柱の前記第２ダイオード要素は、第１導電型の高濃度にドープされたポリシリコン層であり、
各々のレール積層体の前記第１ダイオード要素の第１部分は、ポリシリコンの真性層であり、
前記第１支柱群内の各々の支柱の前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層である、
請求項１１に記載の方法。
【請求項１３】
複数の第１導体、前記第２導体、前記第１ダイオード要素、前記第２ダイオード要素、および前記状態変化素子は、複数の不揮発性記憶素子を形成し、
前記不揮発性半導体メモリは、モノリシックな３次元の不揮発性メモリアレイを備え、
前記複数の不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項１１または１２に記載の方法。
【請求項１４】
前記基板上方の前記第２高さは、前記基板上方の前記第１高さよりも高い、
請求項１１ないし１３の何れか１項に記載の方法。
【請求項１５】
第１の導電層を基板上に形成するステップを備え、
高濃度にドープされたポリシリコン層を前記第１の導電層の表面に形成するステップを備え、
前記高濃度にドープされたポリシリコン層の表面にアンチヒューズ層を形成するステップを備え、
前記アンチヒューズ層の表面に第１の真性ポリシリコン層を形成するステップを備え、
前記第１の真性ポリシリコン層の表面に第１パターンを適用するステップを備え、
第１の導電層、高濃度にドープされたポリシリコン層、アンチヒューズ層、および第１の真性ポリシリコン層を、前記第１パターンに従ってエッチングするステップを備え、
パターニングおよびエッチングは、前記第１方向に伸びる各層の帯部を形成し、
前記帯部は、前記複数の第１導体を備え、
パターニングおよびエッチングの後に、前記第１の真性ポリシリコン層の表面に第２の真性ポリシリコン層を形成するステップを備え、
前記第２の真性ポリシリコン層の表面に第２の導電層を形成するステップを備え、
前記第２の導電層の表面に第２パターンを適用するステップを備え、
前記複数のレール積層体を形成するために、前記第２の導電層および前記第２の真性ポリシリコン層を前記第２パターンに従ってエッチングするステップを備え、
前記第２の真性ポリシリコン層は、各レール積層体の前記第１ダイオード要素の前記第１部分を形成しており、
前記第２導電層は、各レール積層体の前記第２導体を形成しており、
前記複数の支柱を形成するために、第１の真性ポリシリコン層、前記アンチヒューズ層、および前記高濃度にドープされたポリシリコン層を、前記第２パターンに従ってエッチングするステップを備える、
請求項１１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図３Ａ−３Ｂは、典型的なモノリシック３次元メモリアレイの一部を示す図である。モノリシック３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。図３Ａの斜視図に記載されている構造内の複数のメモリセルの間で、ワードライン層およびビットライン層の両方が共有されている。この構造は、しばしば完全ミラー構造と呼ばれる。複数の略平行および略垂直な導体は、第１メモリレベルＬ０において、第１のビットライン群１６２を形成する。レベルＬ０のメモリセル１５２は、ビットラインと隣接ワードライン１６４との間に形成される支柱を備えている。図３Ａ−３Ｂの配置において、ワードライン１６４はメモリ層Ｌ０とＬ１の間で共有されている。これによりワードライン１６４は、さらにメモリレベルＬ１のメモリセル１７０に接続される。第３の導体群は、レベルＬ１のセル用のビットライン１７４を形成する。これらのビットライン１７４は、図３Ｂの断面図に示すように、メモリレベルＬ１とメモリレベルＬ２の間で、順番に共有される。メモリセル１７８はビットライン１７４およびワードライン１７６に接続され、第３のメモリレベルＬ２を形成している。メモリセル１８２はワードライン１７６およびビットライン１８０に接続され、第４のメモリレベルＬ３を形成している。メモリセル１８６はビットライン１８０およびワードライン１８４に接続され、第５のメモリレベルＬ４を形成している。ダイオードの極性の配置、ワードラインおよびビットラインの各々の配置は、実施態様により変更することができる。加えて、５つよりも多いまたは少ないメモリレベルを用いることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
適用されたバイアス条件下では、強い電界が、導体２０２ａから導体２０４ａへ向かって、支柱２３０ａを通って発生する。Ｎ−レイヤ２０８ａは支柱２３０ａおよび２３０ｂの両方に電気的に接続している共通ノードであるため、選択された導体２０２ａと選択されていない導体２０２ｂの間に、Ｎ−レイヤ２０８ａを通って誘導電流が流れることが起こりうる。そのように促進された電流フローは、支柱２３０ｂのメモリセルが、意図せずにプログラムされたり外乱を受けるといった懸念を引き起こすことがある。しかしながら、非選択の支柱のメモリセルへの意図しない外乱を避けながら、共通レール積層部の第２ダイオード要素の幾つかの部分を共有することができることが見出された。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図７は、図４Ａ〜４Ｂおよび図６Ａ〜６Ｉで述べたように形成されることが可能なメモリアレイ４０２を備えた、例示的な集積回路のブロック図である。メモリアレイ４０２のアレイ端子ラインは、行としてまとめられている複数のワードラインの様々な（１つまたは複数の）層と、列としてまとめられている複数のビットラインの様々な（１つまたは複数の）層を備える。集積回路４００は、その出力４０８がメモリセルアレイ４０２の各々のワードラインに接続されている、行制御回路４２０を備えていている。行制御回路は、Ｍ個の行アドレス信号および１つ以上の様々な制御信号を受信する。行制御回路は、典型的には、行デコーダ４２２、アレイ端子ドライバ４２４、読み出し処理および書き込み処理（例：プログラミング）のためのブロック選択回路４２６、などの回路を備えている。集積回路４００はまた、その入力／出力４０６がメモリセルアレイ４０２の各々のビットラインに接続されている、列制御回路４１０を備えている。列制御回路４１０は、Ｎ個の列アドレス信号および１つ以上の様々な制御信号を受信する。列制御回路４０６は、典型的には、列デコーダ４１２、アレイ端子レシーバまたはドライバ４１４、ブロック選択回路４１６および読み出し／書き込み回路、Ｉ／Ｏマルチプレクサ、などの回路を備えている。行制御回路４２０および列制御回路４１０のような回路は、メモリアレイ４０２の様々なアレイ端子への接続のための制御回路またはアレイ端子回路と総称することができる。
【国際調査報告】
2011524091.tif 000020
2011524091.tif 000021
2011524091.tif 000022