(57)【要約】本発明は、一般にＲＦおよびマイクロ波応用の可変キャパシタに関する。可変キャパシタは、電気的に接続された複数のセルを有する複数の接合パッドを含む。複数のセルの各々は、複数のＭＥＭＳデバイスを有する。ＭＥＭＳデバイスは、コモンＲＦ電極、１つ以上のグランド電極、および１つ以上の制御電極を共有する。ＲＦ電極、グランド電極および制御電極は、全てセル内部で互いに平行に配置される。ＲＦ電極は、異なるレベルの経路選定金属を用いて１つ以上の接合パッドと電気的に接続される。
2014529893.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板の上に設置された１つ以上の接合パッドと、
基板の上に設置され、１つ以上の接合パッドと接続された複数のセルとを備えた可変キャパシタであって、
各セルは、第１端および第２端を有し、そして、
・１つ以上の接合パッドおよび各セルの第１端と接続された１つ以上のＲＦ電極と、
・１つ以上のＲＦ電極の上に設置された複数のＭＥＭＳデバイスとを備え、
各ＭＥＭＳデバイスは、第１端および第２端を有し、そして、各ＭＥＭＳデバイスの第１端および第２端ならびにセルの第２端と接続された１つ以上のグランド電極を有する、可変キャパシタ。
【請求項２】
複数のセルは、１つ以上の接合パッドと接続され、準円形最小距離形状を有する、請求項１記載の可変キャパシタ。
【請求項３】
複数のセルは、１つ以上の接合パッドと分岐形態で接続される、請求項１記載の可変キャパシタ。
【請求項４】
複数のセルは、１つ以上の接合パッドと単一枝の形態で接続される、請求項１記載の可変キャパシタ。
【請求項５】
１つ以上のＲＦ電極および１つ以上のグランド電極は互いに平行であり、
複数のＭＥＭＳデバイスは、１つ以上のグランド電極および１つ以上のＲＦ電極に対してほぼ垂直な方向に個々の第１端から個々の第２端へそれぞれ延びている、請求項１記載の可変キャパシタ。
【請求項６】
複数のセルの各セル内に設置された１つ以上の制御電極をさらに備え、
各制御電極は、１つ以上のグランド電極および１つ以上のＲＦ電極に対して平行に延びている、請求項５記載の可変キャパシタ。
【請求項７】
可変キャパシタは、分路しており、
１つ以上のＲＦ電極は、第１のＲＦ電極を含み、
１つ以上の接合パッドは、第１の接合パッドを含み、
第１のＲＦ電極は、各セルの第１端を介して第１の接合パッドと接続される、請求項１記載の可変キャパシタ。
【請求項８】
可変キャパシタは、直列構成であり、
１つ以上のＲＦ電極は、第１のＲＦ電極および第２のＲＦ電極を含み、
１つ以上の接合パッドは、第１の接合パッドおよび第２の接合パッドを含み、
第１のＲＦ電極は、各セルの第１端を介して第１の接合パッドと接続され、
第２のＲＦ電極は、各セルの第２端を介して第２の接合パッドと接続される、請求項１記載の可変キャパシタ。
【請求項９】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む、請求項１記載の可変キャパシタ。
【請求項１０】
複数のＭＥＭＳデバイスのうち少なくとも１つのＭＥＭＳデバイスが、窒化チタン−アルミニウム−窒化チタンを含む多層構造を備える、請求項１記載の可変キャパシタ。
【請求項１１】
各セルは、セル内に設置された１つ以上のプルオフ電極をさらに備え、
複数のＭＥＭＳデバイスは、１つ以上のＲＦ電極と１つ以上のプルオフ電極との間に設置される、請求項１記載の可変キャパシタ。
【請求項１２】
基板は、第１レベルの電気経路選定を有するＣＭＯＳ基板を備え、
複数のセルは、第１レベルの経路選定から分離した第２レベルの電気経路選定を有する、請求項１記載の可変キャパシタ。
【請求項１３】
基板と、
基板の上に設置された１つ以上の接合パッドと、
基板の上に設置され、１つ以上の接合パッドと接続された複数のセルとを備えた可変キャパシタであって、
各セルは、第１端および第２端を有し、そして、
・１つ以上の接合パッドおよび各セルの第１端と接続された１つ以上のＲＦ電極と、
・１つ以上のＲＦ電極の上に設置された複数のＭＥＭＳデバイスとを備え、
各ＭＥＭＳデバイスは、第１端および第２端を有し、そして、
・各ＭＥＭＳデバイスの第１端および第２端ならびにセルの第２端とそれぞれ接続された１つ以上のグランド電極と、
・１つ以上のＲＦ電極と、対応するグランド電極との間にそれぞれ設置された２つの制御電極とを有する、可変キャパシタ。
【請求項１４】
複数のセルは、１つ以上の接合パッドと接続され、準円形最小距離形状を有する、請求項１３記載の可変キャパシタ。
【請求項１５】
複数のセルは、１つ以上の接合パッドと分岐形態で接続される、請求項１３記載の可変キャパシタ。
【請求項１６】
複数のセルは、１つ以上の接合パッドと単一枝の形態で接続される、請求項１３記載の可変キャパシタ。
【請求項１７】
１つ以上のＲＦ電極および１つ以上のグランド電極は互いに平行であり、
複数のＭＥＭＳデバイスは、１つ以上のグランド電極および１つ以上のＲＦ電極に対してほぼ垂直な方向に個々の第１端から個々の第２端へそれぞれ延びている、請求項１３記載の可変キャパシタ。
【請求項１８】
可変キャパシタは、分路しており、
１つ以上のＲＦ電極は、第１のＲＦ電極を含み、
１つ以上の接合パッドは、第１の接合パッドを含み、
第１のＲＦ電極は、各セルの第１端を介して第１の接合パッドと接続される、請求項１３記載の可変キャパシタ。
【請求項１９】
可変キャパシタは、直列構成であり、
１つ以上のＲＦ電極は、第１のＲＦ電極および第２のＲＦ電極を含み、
１つ以上の接合パッドは、第１の接合パッドおよび第２の接合パッドを含み、
第１のＲＦ電極は、各セルの第１端を介して第１の接合パッドと接続され、
第２のＲＦ電極は、各セルの第２端を介して第２の接合パッドと接続される、請求項１３記載の可変キャパシタ。
【請求項２０】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む、請求項１３記載の可変キャパシタ。
【請求項２１】
複数のＭＥＭＳデバイスのうち少なくとも１つのＭＥＭＳデバイスが、窒化チタン−アルミニウム−窒化チタンを含む多層構造を備える、請求項１３記載の可変キャパシタ。
【請求項２２】
各セルは、セル内に設置された１つ以上のプルオフ電極をさらに備え、
複数のＭＥＭＳデバイスは、１つ以上のＲＦ電極と１つ以上のプルオフ電極との間に設置される、請求項１３記載の可変キャパシタ。
【請求項２３】
基板は、第１レベルの電気経路選定を有するＣＭＯＳ基板を備え、
複数のセルは、第１レベルの経路選定から分離した第２レベルの電気経路選定を有する、請求項１３記載の可変キャパシタ。
【請求項２４】
可変キャパシタを製造する方法であって、
複数のセルを、１つ以上の接合パッドを有する基板の上方に製作するステップであって、各セルは、１つ以上のＲＦ電極と、１つ以上のＲＦ電極に対してほぼ垂直な方向に個々の第１端から個々の第２端へ延びている、セル内に設置された複数のＭＥＭＳデバイスとを含むようにしたステップと、
各ＲＦ電極を、異なるレベルの経路選定金属を用いて１つ以上の接合パッドと電気的に接続するステップと、
各セルを封止して、封止空洞を形成するステップとを含む方法。
【請求項２５】
複数のセルは、１つ以上の接合パッドと接続され、準円形最小距離形状を有する、請求項２４記載の方法。
【請求項２６】
複数のセルは、１つ以上の接合パッドと分岐形態で接続される、請求項２４記載の方法。
【請求項２７】
複数のセルは、１つ以上の接合パッドと単一枝の形態で接続される、請求項２４記載の方法。
【請求項２８】
各セルは、各ＭＥＭＳデバイスと接続された１つ以上のグランド電極をさらに備え、
該方法は、各グランド電極をグランドと電気的に接続するステップをさらに含む、請求項２４記載の方法。
【請求項２９】
各ＲＦ電極は、対応するセルの端部から接合パッドと接続され、
該対応するセルの端部は、１つ以上のグランド電極がグランドと電気的に接続されているセルの端部とは反対側にある、請求項２４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に高周波（ＲＦ）およびマイクロ波応用の可変キャパシタに関する。
【背景技術】
【０００２】
半導体のサイズは縮小し続けており、半導体と接続されたマイクロ電気機械システム（ＭＥＭＳ）もそうなる。ＭＥＭＳデバイスが、小型のリレースイッチ、容量スイッチ、不揮発性メモリ素子およびより多くの用途で使用される。ＭＥＭＳデバイスは、少なくとも２つの位置の間で移動して、直流または交流の流れに対して電気インピーダンスを変更する浮遊構造を有する。
【０００３】
ＭＥＭＳデバイスは、半導体製造工場において見られるものと同様な処理工程を用いて製作され、ウエハスケールでは高い費用効率で製造できる。ＭＥＭＳデバイスに生ずる幾つかの課題は、不要な容量結合、直列インダクタンスおよび損失などがある。不要な容量結合を最小化するには、高品質の基板、例えば、サファイア、石英などを、その上での半導体プロセスのヘテロ統合とともに検討した。不要な容量結合を最小化する他の手法が、本来のＭＥＭＳデバイス、例えば、可変キャパシタのサイズを増加させることであり、デバイス性能への浮遊容量の相対的影響（即ち、容量同調比）を最小化する。
【０００４】
直列インダクタンスおよび損失を最小化する試みのために大きな断面の相互接続が使用され、Ｑ値(quality factor)を最大化する。Ｑ値を最大化するために、高伝導性のメタライゼーションも試行した。さらに、Ｑ値を最大化するために、チップレベルのアセンブリ集積化手法を採用することによるパッケージ化に起因した損失を最小化すること、および高品質で低損失の基板材料、例えば、サファイア、石英などの使用を試行した。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
今日まで、容量結合を最小化し、直列抵抗および直列インダクタンスを最小化し、よってＱ値を最大化する努力は、要望のようには成功していない。従って、不要な容量結合を最小化し、インダクタンスを最小化し、Ｑ値を最大化するＭＥＭＳ可変キャパシタについて技術のニーズが存在する。
【課題を解決するための手段】
【０００６】
本発明は、一般に、ＲＦ応用およびマイクロ波応用の可変キャパシタに関する。可変キャパシタは、ＣＭＯＳ後工程のメタライゼーション経路選定(routing)を用いて、電気的に接続された複数のセルを有する接合パッドを含む。複数のセルの各々が、複数のＭＥＭＳデバイスを有する。ＭＥＭＳデバイスは、コモンＲＦ電極、１つ以上のグランド電極、および１つ以上の制御電極を共有する。ＲＦ電極、グランド電極、および制御電極は、セル内部に完全に包囲された第２レベルの経路選定を用いて実装される（ＩＣＲ:内部空洞経路選定(Intra Cavity Routing)）。ＲＦ電極、グランド電極、および制御電極は全て、セル内部で互いに平行に配置される。
【０００７】
一実施形態において、可変キャパシタは、基板と、基板の上に設置された接合パッドと、基板の上に設置され、接合パッドと接続された複数のセルとを含む。各セルが、第１端および第２端を有し、接合パッドおよび各セルの第１端と接続されたＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスとを備える。各ＭＥＭＳデバイスは、第１端および第２端を有し、そして、各ＭＥＭＳデバイスの第１端および第２端ならびにセルの第２端と接続された１つ以上のグランド電極を有する。
【０００８】
他の実施形態において、可変キャパシタは、基板と、基板の上に設置された接合パッドと、基板の上に設置され、接合パッドと接続された複数のセルとを含む。各セルが、第１端および第２端を有し、接合パッドおよび各セルの第１端と接続されたＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスとを備える。各ＭＥＭＳデバイスは、第１端および第２端を有し、そして、各ＭＥＭＳデバイスの第１端および第２端ならびにセルの第２端と接続された１つ以上のグランド電極と、ＲＦ電極と対応グランド電極との間にそれぞれ設置された２つの制御電極とを有する。
【０００９】
他の実施形態において、可変キャパシタの製造方法は、接合パッドを有する基板の上方に複数のセルを製作することを含む。各セルは、ＲＦ電極と、ＲＦ電極に対してほぼ垂直な方向に個々の第１端から個々の第２端へ延びる複数のＭＥＭＳデバイスとを含む。該方法はさらに、各ＲＦ電極を接合パッドと電気的に接続することと、各セルを封止して、封止された空洞を形成することとを含む。
【図面の簡単な説明】
【００１０】
本発明の上記特徴が詳細に理解できるように、短く要約した本発明についてのより特定の説明が、実施形態を参照しており、これらの幾つかが添付図面に図示されている。しかしながら、添付図面は、本発明の例示の実施形態を図示しているに過ぎず、その範囲を限定するものではなく、本発明では、他の同等に有効な実施形態も認定できることに留意する。
【００１１】
【図１Ａ】一実施形態に係るＭＥＭＳデバイスの概略断面図である。
【図１Ｂ】他の実施形態に係るＭＥＭＳデバイスの概略断面図である。
【図２】セル２００の概略図である。
【図３】ＩＣＲ(Intra Cavity Routing)を備えたセルの等価ＲＬＧＣ回路の簡略図である。
【図４】分岐(bifurcated)した経路選定トポロジーを利用した分路可変キャパシタの概略レイアウトである。
【図５】単一の枝が中心パッド場所から生じている分路可変キャパシタの概略レイアウトである。
【図６】一実施形態に係る直列可変キャパシタの概略レイアウトである。
【図７】他の実施形態に係る直列可変キャパシタの概略レイアウトである。
【図８】パッド間の予め定義したピッチを用いてさらに最適化したキャパシタデバイスの概略レイアウトである。
【図９】サイズを削減したキャパシタの概略レイアウトである。
【図１０】パッド間の予め定義したピッチによって制約された、大きなサイズのキャパシタの概略レイアウトである。
【００１２】
理解を容易にするため、図面に共通する同じ要素を指定するために、極力同じ参照符号を使用している。一実施形態に開示された要素が、特定の引用なしで他の実施形態で有益に利用できることを想定している。
【発明を実施するための形態】
【００１３】
本発明は、一般に、ＲＦ応用およびマイクロ波応用の可変キャパシタに関する。可変キャパシタは、ＣＭＯＳ後工程のメタライゼーション経路選定(routing)を用いて、電気的に接続された複数のセルを有する接合パッドを含む。複数のセルの各々が、複数のＭＥＭＳデバイスを有する。ＭＥＭＳデバイスは、コモンＲＦ電極、１つ以上のグランド電極、および１つ以上の制御電極を共有する。ＲＦ電極、グランド電極、および制御電極は、セル内部に完全に包囲された第２レベルの経路選定を用いて実装される（ＩＣＲ）。ＲＦ電極、グランド電極、および制御電極は全て、セル内部で互いに平行に配置される。
【００１４】
図１Ａは、一実施形態に係るＭＥＭＳデバイス１００の概略断面図である。ＭＥＭＳデバイス１００は、グランド電極１０４Ａ，１０４Ｅ、制御電極１０４Ｂ，１０４Ｄ、およびＲＦ電極１０４Ｃを形成することによって製造される。図１Ｂは、他の実施形態に係るＭＥＭＳデバイスの概略断面図であり、２つのＲＦ電極１０４Ｃ１，１０４Ｃ２が存在する。２つのグランド電極１０４Ａ，１０４Ｅおよび２つの制御電極１０４Ｂ，１０４Ｄを示したが、単一のグランド電極および単一の制御電極を利用できることが想定されることは理解されよう。
【００１５】
基板１０２は、単独のＭＥＭＳデバイスのための単一層材料、例えば、半導体ベースの基板、または一般には、ライン後工程（ＢＥＯＬ）プロセスにおいて製造されるような多層構造を備えてもよい。一実施形態において、基板１０２は、相補性金属酸化物半導体（ＣＭＯＳ）基板を備えてもよい。電極１０４Ａ〜１０４Ｅに使用できる適切な材料が、ＢＥＯＬプロセスで広く利用されている導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、窒化アルミニウム、窒化タングステンおよびこれらの組合せを含む。電極１０４Ａ〜１０４Ｅは、周知の堆積方法、例えば、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、電気メッキ、原子層堆積法（ＡＬＤ）など、および周知のパターニング法、例えば、エッチングなど、または周知のデュアルダマシン(dual damascene)処理ステップによって形成できる。制御電極１０４Ｂ，１０４Ｄは、スイッチング素子をＲＦ電極１０４Ｃに近接した位置に移動させるプルイン（引き込み）電極として機能することになる。
【００１６】
電極１０４Ａ〜１０４Ｅの上には、薄い誘電体層１０６が堆積され、そしてグランド電極１０４Ａ，１０４Ｅを露出させるようにパターン化される。薄い誘電体層１０６に利用できる適切な材料が、窒化シリコン、炭化シリコン、酸化シリコン、アルミナ、酸窒化シリコン、およびＣＭＯＳデバイスでの使用に適した他の材料を含む。誘電体層１０６は、ＣＶＤ、ＡＬＤなど、周知の堆積方法によって堆積できる。薄い誘電体層１０６は、スイッチング素子の制御電極１０４Ｂ〜１０４Ｄへの固着を低減すること、および後述する犠牲層を除去する際にエッチングガスイオンの再結合を低減すること等、幾つかの理由で有用である。
【００１７】
薄い誘電体層１０６の上には、導電性材料が全面に堆積され、そしてグランド電極１０４Ａ，１０４Ｅとの電気相互接続１０８Ａを形成するようにパターン化される。さらに、導電性材料はパターン化され、後に堆積されるアンカー材料の堆積のためのシード材料として利用できるパッド１０８Ｂを形成する。電気相互接続１０８Ａおよびパッド１０８Ｂに適切に材料が、ＢＥＯＬプロセスで広く利用されている導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、窒化タングステン、窒化アルミニウムおよびこれらの組合せを含む。導電性材料は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、電気メッキ、ＡＬＤなどで堆積でき、そして、周知のパターニング法、例えば、エッチングなどによってパターン化できる。
【００１８】
そして、犠牲層が、露出した誘電体層１０６、電気相互接続１０８Ａおよびパッド１０８Ｂの上に堆積される。犠牲層を接着させるのを支援するために、犠牲層の堆積前に接着促進剤を誘電体層１０６の上に堆積してもよいことが想定される。犠牲層に適した材料が、スピンオンガラスまたは、炭素骨格を備えた長鎖分子を含有するスピンオン誘電体を含む。犠牲材料は、周知の堆積方法、例えば、スピンコーティング、ＣＶＤ、ＡＬＤなどで堆積できる。犠牲材料は、空洞を少なくとも部分的に画定し、製造プロセスの後の時間に除去されることになることため、犠牲材料と称される。こうして犠牲材料は使用され、そして「犠牲となり」または除去されて空洞を形成する。
【００１９】
犠牲材料の堆積後、スイッチング素子１１０が形成できる。スイッチング素子１１０は、第１構造層１１２を含む多層構造を備えてもよい。第１構造層１１２は、電気相互接続１０８Ａと連結され、電気相互接続１０８Ａの間の長さに及ぶ。そして、第２構造層１１４が、第１構造層１１２の上に堆積され、複数のポスト１１６によって第１構造層１１２と連結される。第１構造層１１２、第２構造層１１４およびポスト１１６に使用できる適切な材料が、窒化チタン、チタンアルミニウム、タングステン、銅、窒化チタンアルミニウム、アルミニウム、およびこれらの組合せ、そして、例えば、窒化チタン／窒化チタンアルミニウム／窒化チタンなどの多層構造を含む。第１スイッチング素子１１０は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤなどを用いて堆積し、そして周知のパターニング法、例えば、エッチングなどによって材料をパターニングすることによって形成できる。第２構造層１１４は、グランド電極１０４Ａ，１０４Ｅと軸上に整列した第１部分１１８Ａおよび、スイッチング素子１１０の撓み部分１２０の一部になる第２部分１１８Ｂを有するようにパターン化される。完了すると、スイッチング素子１１０は、ワッフル状の外観を有する。
【００２０】
追加の犠牲材料が、スイッチング素子１１０の上に、第１構造層１１２および第２構造層１１４の形成の間に堆積してもよい。追加の犠牲材料は、第１の堆積犠牲材料とともに、スイッチング素子１１０が移動する空洞の形状および境界を規定する。最後に堆積した犠牲材料の上に、第２誘電体層１２２が堆積できる。第２誘電体層１２２は、誘電体層１０６に関して上述したような周知の堆積方法および材料を用いて堆積できる。
【００２１】
そして、第２誘電体層１２２は、パターン化されエッチングされ、空洞の外形を規定する。同じステップにおいて、犠牲層はエッチングされ、ここで構造層１１８Ａ，１１２はハードマスクとして機能し、空洞側壁の段階的ステップダウンを提供する。この多段階ステップダウンは、空洞壁１２６の統合性(integrity)を改善する。
【００２２】
そして、導電性材料が、堆積されパターン化されて、プルオフ（引き放し）電極１２４および空洞壁１２６を形成する。こうして同じ堆積の際、プルオフ電極１２４および空洞壁１２６の両方を形成するために使用した材料が堆積される。パターニングの際、プルオフ電極１２４および空洞壁１２６は、別個の要素になる。プルオフ電極１２４は、スイッチング素子１１０の上方になるように示しているが、プルオフ電極１２４は、スイッチング素子１１０の下方に堆積された材料と電気接続してもよいことは理解すべきである。
【００２３】
さらに、空洞壁１２６は、グランド電極１０４Ａ，１０４Ｅを介して接地される。導電性材料に適した材料が、ＢＥＯＬプロセスで広く利用されている導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタンおよびこれらの組合せを含む。導電性材料は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤなどで堆積でき、そして、周知のパターニング法、例えば、エッチングなどでパターン化できる。
【００２４】
導電性材料をパターン化した後、誘電体屋根１２８を導電性材料の上に堆積してもよい。誘電体屋根１２８は、導電性材料を含むプルオフ電極１２２と壁１２６の間の電気絶縁を提供する。誘電体屋根１２８は、ＭＥＭＳデバイス１００を封入する。誘電体屋根１２８は、誘電体層１０６に関して上述したような周知の堆積方法および材料を用いて堆積できる。空洞壁１２６を形成するために使用した導電性材料は、誘電体屋根１２８が空洞壁１２６を形成するのに充分な量で堆積されるように、空洞壁１２６から除去してもよいことは想定される。
【００２５】
そして、１つ以上の放出(release)孔が誘電体屋根１２８および第２誘電体層１２２を通るように形成できる。そして、エッチングガスが導入され、犠牲材料を除去し、スイッチング素子を自由にして空洞内で移動できるようにする。使用できる適切なエッチングガスが、Ｈ２，ＮＨ３，Ｏ２，Ｏ３，Ｎ２Ｏまたは、Ｈ，ＯまたはＮを生成する他のエッチングガスを含む。そして、封止層１３０を誘電体屋根１２８および放出孔内部に堆積することによって、空洞は封止される。
【００２６】
動作の際、スイッチング素子１１０は、電気バイアスをプルイン１０４Ｂ，１０４Ｄまたはプルオフ電極１２４に印加することによって移動する。スイッチング素子１１０の撓み部分１２０Ａ（１１８Ｂ）は移動するとともに、アンカー部分１２０Ｂ（１１８Ａ）は、グランド電極１０４Ａ，１０４Ｅに固定的に取り付けられる。封止層１３０および導電性壁１２６は、両方とも追加の梃子を提供し、アンカー部分１２０Ｂがグランド電極１０４Ａ，１０４Ｅから外れないようにしている。図１Ａに示すように、スイッチング素子１１０の両端は、アンカー部分１２０Ｂを有し、両方のアンカー部分１２０Ｂは、封止層１３０および、プルオフ電極１２４を形成するために堆積した導電性材料の両方と直接連結している。
【００２７】
上述したＭＥＭＳデバイス１００は、ＲＦおよびマイクロ波応用のＭＥＭＳ可変キャパシタデバイスで利用されるＭＥＭＳデバイスの一実施形態であり、寄生容量および損失の最小化が主な関心事である。ＭＥＭＳデバイス１００は、ＣＭＯＳバックエンド内に埋め込まれた封止空洞に集積されたＭＥＭＳベースの可変キャパシタにおいて使用できる。
【００２８】
可変キャパシタにおいてＭＥＭＳデバイスを利用することに幾つかの利点がある。１つの利点は、損失の最小化（即ち、最善のＱ値）と不要容量結合の最小化（即ち、最善の容量同調比）との間のトレードオフ(trade-off)が、代替の従来のデバイス構造様式より優れていることである。ＩＣＲによって実装される第２レベルの経路選定は、下記事項の結果、減少した容量結合を提供する。（１）ＩＣＲメタライゼーション厚さは、セル内部での低い寄生容量と低い損失との間の最適なトレードオフを提供するように最適化でき、一方、全てのセルを、最大電流を運ぶパッドと接続する第１レベルの経路選定は、寄生容量に対して著しく追加することなく、より厚い金属に実装できる。（２）ＩＣＲは、同じ基板上に近接した他のモノリシック集積回路との容量結合に対抗して有効なシールドが提供されるように、セル内に封入される。（３）ＩＣＲは、標準のＣＭＯＳバックエンド・メタライゼーションの上方に集積でき、活性基板または、最も低いＣＭＯＳ金属層に実装される下地のグランドプレーンに対してより大きな距離を提供する。
【００２９】
他の利点は、封止空洞の製造が空洞の狭くて長い形状に起因して容易になることであり（後述する）、このことは放出(release)および構造長さの両方を支援する。さらに、階層的なグループ分けが、デジタル可変キャパシタの分解能要件（即ち、容量変化対制御の最小ステップサイズ）に適合した制御グループ（即ち、同じ制御電極を共有するデバイス）の定義を可能にする。しかしながら、経路選定は、従来の経路選定配列で見られた単一層の代わりに、２つの異なるメタライゼーション層で実施されることになる点で、集積化の複雑さおよびコストに僅かな影響がある。
【００３０】
ＭＥＭＳ可変キャパシタデバイスの配置は、セルと称される第１グループ分け階層を生成することによって行われる。図２は、分路(shunted)セル２００の概略図である。セル２００は、集団で共通空洞内にある複数のＭＥＭＳデバイス１００を備える。ＭＥＭＳデバイス１００は、ＲＦ電極２０２、１つ以上の制御電極２０６、および１つ以上のグランド電極２０４を共有する。電極２０２，２０４，２０６の各々は、セル内において互いに平行に配列される。ＭＥＭＳデバイス１００は、ＭＥＭＳデバイス１００の第２部分１１８Ｂ（図１Ａと図１Ｂを参照）が、電極２０４から、ＲＦ電極２０２、制御電極２０６およびグランド電極２０４に対して垂直な方向に延びるように配列される。
【００３１】
第２レベルのＲＦ経路選定は、いずれか所定のセル内で生成され、こうした経路選定はＩＣＲ（内部空洞経路選定）と称される。セル２００の一部である全てのＭＥＭＳデバイス１００（全体として破線で示す）は、下記のような特徴を有する。１つのセル２００内の全てのＭＥＭＳデバイスは、同じ封止空洞を共有する。単一のＲＦ導体が、セル２００内の全てのＭＥＭＳデバイス１００間で共有され、こうした導体はＩＣＲ  ＲＦ電極２０２と称される。ＭＥＭＳデバイス１００が２つのＲＦ電極２０２（例えば、直列構成の可変キャパシタ）を利用する状況では、こうした電極の各々が、いずれか所定のセル２００内で単一導体で実装されることになる。単一のＲＦグランド導体が、セル２００内の全てのＭＥＭＳデバイス１００間で共有され、こうした導体はＩＣＲグランド電極２０４と称される。別個のグランド電極２０４が、ＭＥＭＳデバイス１００の両側について想定されることを理解すべきである。単一の制御導体が、セル１００内の全てのＭＥＭＳデバイス１００間で共有され、こうした導体はＩＣＲ制御電極２０６と称される。ＭＥＭＳデバイス１００が２つ以上の制御電極２０６を利用する状況では、こうした制御電極２０６の各々が、いずれか所定のセル２００内で単一導体で実装されることになる。図２は、分路構成における可変キャパシタについてＩＣＲの例示のレイアウト図を示すもので、３つの電極、即ち、ＲＦ電極２０２、グランド電極２０４および制御電極２０６を示す。
【００３２】
セル２００内のＭＥＭＳデバイス１００は、１つの次元に沿って整列しており、１次元（即ち、「Ｘ」次元）が他の次元（即ち、「Ｙ」次元）より著しく大きい長方形エリアを占有している。ＭＥＭＳデバイス１００は、ＭＥＭＳデバイス１００の第２部分１１８Ｂが、ＲＦ電極２０２の上をＲＦ電極２０２に対して垂直な方向に延びるように配列される。この配列では、セル空洞は長くて狭く、これは環境ストレス条件下で製造可能性および信頼性を改善する。
【００３３】
ＲＦ電極２０２は、セル２００内に含まれるＭＥＭＳデバイス１００の合計数で与えられる長さを有し、所定の幅の直線経路とした形状である。同じことが、ＩＣＲグランド電極２０４およびＩＣＲ制御電極２０６にも当てはまる。セル２００内のＲＦ電極２０２、グランド電極２０４および制御電極２０６の場所は、可変キャパシタ設計構成（例えば、直接対分路）およびＭＥＭＳデバイス素子の電気機械設計トポロジーに依存することになる。
【００３４】
何れの場合でも、セル内のＩＣＲ  ＲＦ電極の単位長さ当りのインダクタンスは、各ＭＥＭＳデバイス１００で実装される単位容量と組み合わされ、分布ＬＣネットワークを生成する。直列抵抗および並列コンダクタンスの両方の形態での損失は、等価分布ＲＬＧＣネットワークとして、セル２００の全体電気的応答に関与するようになる。単位長さ当りのインダクタンスおよびＭＥＭＳデバイス１００当りの単位容量の最適化は、動作周波数範囲の観点で設定された目標仕様に応じて、こうした分布ネットワークの等価寄生容量の最小化を可能にする。この最適化は、従来の経路選定配列では利用できない設計プロセスに対して、あるレベルの柔軟性を供与する。これは、高周波動作について寄生容量を最小化する総合的な努力において、第２レベルの経路選定手法の重大な利点である。図２は、分路(shunt)構成の可変キャパシタの場合でのＩＣＲの例示の実装である。
【００３５】
セル素子のバックエンド金属経路選定との電気接続は、セルＩＣＲの両端での接続を介して行われる。図３は、ＩＣＲを備えたセルの等価ＲＬＧＣ回路の簡略化した概略図であり、両端でのバックエンド経路選定とのセルの接続を表すポートを含む。この場合、２つの制御電極および単一のＲＦ電極の存在が、ラッチ機構のＭＥＭＳデバイス設計を備えた分路構成の可変キャパシタに対応する。ここで説明した実施形態では、ラッチ機構は、常にプルイン状態またはプルオフ状態に能動的にバイアスが印加され、バイアス無しの自立状態では動作しないデバイスを意味すると理解される。図３に示す概略図において、ＩＣＲを用いた例示のセル実装を記載した分布ネットワークを示し、ＲＦ電極、グランド電極および制御電極での端部接続を含む。ＲＦ電極およびグランド電極は、セルの反対側で接続を有するべきであり、最小の寄生容量を可能にする。
【００３６】
所望サイズの可変キャパシタを実装するために、所定数のセルのグループ分けはまた、寄生容量をさらに最小化することを目的としたトポロジー概念に従う。ＢＥＯＬ  ＲＦ経路選定は、中心パッド周りに設置され、これは応用回路との接続を提供する。長く狭いセルのアスペクト比が、多重セルをこの中心パッド周りに準円形に配列することを可能にし、以下、「蹄（ひずめ）(hoof)」形状と称する。これは、一緒に合計した全軌跡の全体の有効電気長を最小化し、可能性ある最小の等価直列ＲＬおよび分路寄生容量をもたらす。ＲＦ経路選定の形状は、さらに不要な浮遊容量結合と抵抗性／誘導性の直列損失との間で最善のトレードオフが達成されるようになる。ＲＦ経路選定は、蹄として形状を有し、セルはその外側エッジに接続される。全てのセルの応答を、パッド接続ポイントを基準として見た場合、等価直列インダクタンスおよび抵抗は最小化され、同時に最小量の経路選定金属エリアを用いており、このことは浮遊容量結合に直接関連している。
【００３７】
この新規な接続手法はまた、所定の必要なキャパシタサイズで使用されるＲＦパッドの数を最小化する。これは、最適なチップスケール・パッケージング技術によって決定される所定のピッチで、ＲＦパッドおよびＧＮＤパッドの周りに利用可能なチップエリアの最適な使用によって達成される。従って、得られた少数のＲＦパッドは、ダイエッジに極めて近くに維持でき、ダイの設置範囲の下方でより深い場所に到達する必要がある長い銅軌跡に起因して、次のレベルのアセンブリ（ＲＦ回路またはＲＦモジュール）を考える場合に構築される余分な寄生容量を回避する。
【００３８】
特定の実施形態を詳細に説明すると、更なる要求が詳細な蹄設計経路選定に影響を与える。こうした要求の１つが、デバイスで維持されるべき最大ＲＦパワーである。図４は、１６個の等しい個別セル４０２をベースとした完全分路構成可変キャパシタデバイス４００の例示の実装である。各セル４０２が、コモンＲＦ電極２０２を共有する１つ以上のＭＥＭＳデバイス１００を有する。各セル４０２が、上述したようなＩＣＲを用いて実装される。図４に示すように、分岐した蹄経路選定トポロジーが採用され、最大パワー定格を増加させる。分岐した経路選定は、共通の接合パッド４０４を利用することと、接合パッド４０４から延びる導電性材料の４つの枝４０６Ａ〜４０６Ｄを有することとを含む。枝４０６Ａ，４０６Ｃは、枝４０６Ｂ，４０６Ｄの鏡像である。同様に、枝４０６Ａ，４０６Ｂは、枝４０６Ｃ，４０６Ｄの鏡像である。各セル４０２が、対応する枝４０６Ａ〜４０６Ｄと第１端４１０において個別に接続され、個別セル４０２とのＲＦ接続を提供する。デバイストポロジーは分路であり、グランド経路選定はセル４０２の反対側４０８で接続される。
【００３９】
第２の代替実施例を図５に示す。図５は、１６個の等しい個別セル４０２をベースとした完全分路構成可変キャパシタデバイス５００の例示の実装である。各セル４０２が、コモンＲＦ電極２０２を共有する１つ以上のＭＥＭＳデバイス１００を有することになる。キャパシタデバイス５００は、単一枝の蹄経路選定トポロジーを有する共通の接合パッド４０４を含む。枝５０６Ａ，５０６Ｂが、接合パッド４０４から反対方向に延びる。枝５０６Ａ，５０６Ｂは、導電性材料を含む。枝５０６Ａ，５０６Ｂは、相互の鏡像である。各セル４０２が、対応する枝５０６Ａ，５０６Ｂと個別に接続され、あるいは接合パッド４０４を包囲する幹(trunk)５１０と直接接続され、ここから枝５０６Ａ，５０６Ｂが個別セル４０２とのＲＦ接続を提供するように延びている。
【００４０】
グランド接続は、ＲＦ接続から各セル４０２の反対側４０８で行われる。図４と比較して、図５は、僅かに減少したＲＦパワー定格の負担で、不要な浮遊容量結合をさらに低減している。ＢＥＯＬ経路選定は、同じ概念に従うが、浮遊容量結合は、中心パッド場所から由来する単一の枝を有することによって減少する。この最小化した金属エリアは、図４での分岐設計と比べて、減少したＲＦパワー取扱いの負担で生じる。
【００４１】
図４と図５は、分路構成を例示する。１つのＲＦ電極２０２だけが各セル４０２に存在し（図２参照）、セル１００の第１端４１０で接合パッド４０４と連結され、残りの電極はグランドに合体している。グランド接続は、セル４０２の他の電極のいずれとも必ずしも接続されない。セル４０２は、ＩＣＲを用いて独立に経路選定した各セル４０２内部に、電極２０２，２０４，２０６とともに（図２参照）、それぞれ１つの空洞を有する。
【００４２】
一方、直列接続が、全て接合パッドと連結された２つ以上のＲＦ電極１０４Ｃ１，１０４Ｃ２（図１Ｂ参照）を有し、１つ以上のグランド接続が存在する。分路構成と同様に、セル１００は、それぞれ１つの空洞を有するが、ＩＣＲを用いて経路選定したセル１００の内部で電極１０４Ａ，１０４Ｂ，１０４Ｃ１，１０４Ｃ２，１０４Ｄ，１０４Ｅを備える（図１Ｂ参照）。図６と図７は、全キャパシタの直列実装を例示する。図６は、２つの接合パッド６０２，６０４を利用し、一方、図７は、３つの接合パッド７０２，７０４，７０６を示している。直列コンポーネントでは、接合パッド６０２，６０４，７０２，７０４，７０６が、セル４０２の片端４０８または４１０においてＲＦ電極１０４Ｃ１，１０４Ｃ２と接続される。
【００４３】
ここで検討したＭＥＭＳ可変キャパシタは、ＣＭＯＳバックエンドプロセス、半田バンプ／チップスケールアセンブリ技術の制約が適用されることを前提として、可能性ある最小の直列抵抗およびインダクタンス（ＲＬ）を達成することによって、不要な容量結合を最小化し、直列インダクタンスを最小化し、Ｑ値を最大化する。
【００４４】
意図した応用が極めて低い最小容量を要求する場合、ＲＦ中心パッドの設計は、さらに最適化され、浮遊容量を最小化するとともに、低い損失（高いＱ値）を維持する。図８は、下記のような実施形態を示しており、即ち、（１）中心ＲＦパッド／バンプ８０２は、最適な半田バンプ技術を前提として、最小エリアで製作される。（２）中心ＲＦパッド／バンプ８０２の周りに蹄形状での複数セル４０２の配列は、等価直列損失が最小化され、可能性ある最善のＱ値を達成するようにしている。（３）キャパシタアレイの両側にあるグランドバンプ８０４は、最適なパッケージング技術によって決定される所定の固定ピッチで配置されている。
【００４５】
実装されるキャパシタンスの全体サイズは、上述した実施形態の僅かな変化をもたらす。図９は、小型サイズのキャパシタを示す。セル４０２の全体数は減少し、セル４０２は、中心ＲＦパッド９０２の両側に２つの半円状に配列している。中心ＲＦパッド９０２は、最適な半田バンプ技術を前提として、最小エリアで製作される。キャパシタアレイの両側にあるグランドバンプ９０４は、最適なパッケージング技術によって決定される所定の固定ピッチで配置されている。必要に応じて少し異なるＭＥＭＳデバイスサイズを用いた適切なセルサイズ設計、ならびにビット単位でセルのグループ化およびＣＭＯＳ設計による制御手法が、デジタルキャパシタの均一なステップサイズを確保することになる。
【００４６】
図１０は、大型サイズのキャパシタ実装を示す。セル４０２のサイズは、目標容量値を達成することを目的として独立して設計され、ＲＦおよびグランドパッド１００２，１００４間の予め定めたピッチを維持している。これは、ＭＥＭＳセル４０２の内部および外部での独立したトレードオフを許容するＩＣＲ設計手法によって可能になる。達成されるものは下記のものである。（１）直列損失と分路寄生容量の間の最善の全体トレードオフであり、Ｑ値および容量範囲の点で、キャパシタのＲＦ性能を最大化する。（２）正しいキャパシタサイズを持つ各セルおよびＣＭＯＳコントローラを、バイナリ重み付けキャパシタサイズが生成されるように設計するリニア容量制御を維持すること。
【００４７】
接続（バンプ）パッド１００２，１００４間のピッチは、最適なパッケージング技術によって規定され、増加することがない。そして、セルサイズは、２つのバンプ１００２，１００４の間に拘束されたセル、例えば、セル番号４，５，６，７，８，９，１０，１１については、より小さくなる。しかし、他のセル、例えば、セル０，１，２，３，１２，１３，１４，１５，１６，１７は、バンプパッド１００２，１００４の両側で延長でき、全体キャパシタサイズを増加できる。必要に応じて少し異なるＭＥＭＳデバイスサイズを用いた適切なセルサイズ設計、ならびにビット単位でセルのグループ化およびＣＭＯＳ設計による制御手法が、デジタルキャパシタの均一なステップサイズを確保することになる。
【００４８】
上記説明は本発明の実施形態に関するものであるが、本発明の別の追加の実施形態がその基本的範囲から逸脱することなく考案でき、その範囲は添付の請求項によって決定される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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