(57)【要約】  （ｉ）格納要求回路、（ｉｉ）情報単位と情報単位アドレスとを含む格納要求の生成に適合したプロセッサ、（ｉｉｉ）格納要求回路と高位メモリユニットとに接続されたキャッシュモジュールを含む書戻し割当システム。１つのキャッシュモジュールラインは各々１情報単位を格納すべく適合された複数のセグメントを含む。キャッシュモジュールラインの内容は複数のセグメントフェッチ動作を含むフェッチバーストの生成により高位メモリユニットから読み出される。格納要求回路はスヌーパとコントローラとを備える。スヌーパはフェッチバースト中にフェッチされているキャッシュラインのキャッシュセグメントのアドレスの一部を検出し、コントローラはキャッシュセグメントのアドレスの一部が情報単位アドレスの対応する一部とマッチする場合、フェッチバーストの完了前に情報単位を受信するようにキャッシュモジュールに要求を行うように適合されている。
2011530103.tif 000002
【特許請求の範囲】
【請求項１】
書戻し割当システムであって、
格納要求回路と、
情報単位と情報単位アドレスとを含む格納要求を生成することに適合した、プロセッサと、
格納要求回路と高位メモリユニットとに結合した、キャッシュモジュールと、を備え、１つのキャッシュモジュールラインは、各々１つの情報単位を格納するように適合されている複数のセグメントを含み、キャッシュモジュールラインの内容は、複数のセグメントフェッチ動作を含むフェッチバーストを生成することによって、高位メモリユニットから読み出され、
格納要求回路はスヌーパおよびコントローラを備え、
スヌーパは、フェッチバースト中にフェッチされているキャッシュラインのキャッシュセグメントのアドレスの一部を検出し、
コントローラは、キャッシュセグメントのアドレスの前記一部が情報単位アドレスの対応する一部とマッチする場合、および、キャッシュモジュールが情報単位を受信するという先の要求を拒否した場合、フェッチバーストの完了前に情報単位を受信するようにキャッシュモジュールに要求を行うように適合されている、書戻し割当システム。
【請求項２】
スヌーパは、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを検出する、請求項１に記載の書戻し割当システム。
【請求項３】
格納要求回路は、
キャッシュモジュールへの書込を一時的に妨げられている格納要求を格納する拒否バッファと、
キャッシュモジュールに書き込まれる適格性が判定される前に格納要求を格納する未決定バッファと、を備える、請求項１に記載の書戻し割当システム。
【請求項４】
コントローラは、キャッシュセグメントのアドレスの前記一部にマッチする情報単位アドレスの部分を有する格納要求モジュールに格納されている各格納要求をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うように適合されている、請求項１に記載の書戻し割当システム。
【請求項５】
コントローラは、キャッシュセグメントのアドレスの前記一部にマッチする情報単位アドレスの部分を有する各バッファ格納要求の開始部をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うよう適合されている、請求項１に記載の書戻し割当システム。
【請求項６】
スヌーパは、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを検出し、コントローラは、キャッシュセグメントインジケータにマッチする情報単位アドレスの部分を有する各バッファ格納要求の開始部をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うように適合されている、請求項１に記載の書戻し割当システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書戻し割当アルゴリズムを用いてキャッシュモジュールに対する情報をフェッチするための方法およびシステムに関する。
【背景技術】
【０００２】
キャッシュモジュールは、データと命令とを含む情報の高速な読出を可能とする高速なメモリである。通常、キャッシュモジュールは比較的高価であり、特に高位メモリモジュールと比較してサイズが小さいことを特徴とする。
【０００３】
最新のプロセッサベースシステムの性能は、通常、キャッシュモジュールの性能に依存しており、特に、キャッシュモジュールのヒットとキャッシュモジュールのミスとの間の関係による。
【０００４】
性能要求の増大を満たすため、この数年にわたり、様々なキャッシュモジュールのモジュールおよびプロセッサアーキテクチャやデータ読出方式が開発されてきた。それらのアーキテクチャには、マルチポートキャッシュモジュール、マルチレベルキャッシュモジュールアーキテクチャ、スーパースカラ型プロセッサなどがある。
【０００５】
プロセッサはキャッシュモジュールに情報を要求することが可能であり、これに代えてまたはこれに加えて、別のメモリモジュール（高位メモリモジュールであり得る）に情報を要求することが可能である。高位メモリモジュールは、キャッシュモジュールメモリ、別の内部メモリであってもよく、外部メモリであってもよい。
【０００６】
キャッシュモジュールまたは高位メモリモジュールに情報を書き込む様々な手法が存在する。書戻し（ライトバック）には、キャッシュモジュールに１つ以上の情報単位の書き込むことが伴う。キャッシュモジュールは、そのキャッシュモジュールから１つ以上の情報単位が除去されると、その１つ以上の情報単位を高位メモリに送る。キャッシュモジュールから１つ以上の情報単位を除去する動作は、キャッシュモジュールのフラッシュ（ｆｌｕｓｈｉｎｇ）として、本技術分野において知られている。書戻し割当には、情報単位のアドレスがキャッシュ中に存在する場合にのみ、その情報単位をキャッシュに書き込むことが伴う。情報単位のアドレスがキャッシュ中に存在しない場合、プロセッサは、その情報単位のアドレスを含む全キャッシュラインがフェッチされるまでストールすることが可能である。
【０００７】
キャッシュモジュールは複数のラインを含み、このラインはセグメントに区分されている。各セグメントは、有効性ビットおよびダーティービットに関連している。有効なビットは、あるセグメントが有効な情報を含むか否かを示す。ダーティービットは、そのセグメントが以前に更新されたが高位メモリモジュールに送られていない有効な情報単位を含むか否かを示す。書戻しポリシーが実装されている場合、アサートされたダーティービットに関連しているセグメントのみが高位メモリモジュールに書き込まれる。
【０００８】
キャッシュモジュールに対する情報をフェッチする効率的な方法および装置を提供する必要が存在する。
【図面の簡単な説明】
【０００９】
【図１】書戻し割当システムの一実施形態の実施例を示す概略図。
【図２】方法の一実施形態の実施例を示す概略図。
【発明を実施するための形態】
【００１０】
図１には、書戻し割当システム１０の一実施形態の実施例を示す概略的に示す。
システム１０は、プロセッサ２０、キャッシュモジュール３０、および格納要求回路４０を含む。システム１０は、高位メモリ５０を含んでもよく、そのような高位メモリに接続されていてもよい。
【００１１】
格納要求回路４０は、スヌーパ４１、１つ以上の格納要求バッファ（未決定バッファ４２および拒否バッファ４３など）、およびコントローラ４４を備える。
プロセッサ２０は格納要求回路４０に接続されている。格納要求回路４０は、キャッシュモジュール３０に接続されている。キャッシュモジュール３０は、アドレスバス６０およびデータバス６２を介し、高位メモリ５０に接続されている。格納要求回路４０のコントローラ４４は、キャッシュモジュール３０に格納要求を送ることが可能であり、キャッシュモジュール応答を受信することが可能である。
【００１２】
プロセッサ２０は、１つ以上の格納要求を生成することが可能である。格納要求は、情報単位と情報単位アドレスとを含むことが可能である。情報単位は、高位メモリ（次に限定されないが、高位メモリ５０など）に書き込まれる。情報単位アドレスは、物理アドレスであっても仮想アドレスであってもよい。物理アドレス単位および仮想アドレス単位の間の変換は、プロセッサ２０によって実行されてもよく、読込／格納ユニット（図示せず）によって実行されてもよく、格納要求回路４０によって実行されてもよい。
【００１３】
格納要求回路４０は、キャッシュモジュール３０による受信まで、格納要求を一時的に格納することが可能である。格納要求回路４０は、複数の格納要求を格納することが可能である。これによって、プロセッサ２０から格納要求を受信することによるプロセッサ２０フリーズ期間が減少、さらには除去される。プロセッサ２０は、格納要求回路４０に格納要求を送ることが不可能である場合（例えば、格納要求回路４０が一杯である場合）、フリーズすることがある。
【００１４】
キャッシュモジュール３０は、格納要求回路４０および高位メモリユニット５０に接続されている。キャッシュモジュール３０（またはキャッシュモジュール３０に接続されている別の回路）は、フェッチバーストを実行することによって、高位メモリユニット５０からキャッシュラインをフェッチする。各フェッチバーストは複数のセグメントフェッチ動作を含み、各セグメントフェッチ動作はキャッシュラインの１つのセグメントをフェッチすることを含む。各キャッシュラインは複数のセグメントを含む。各セグメントは１つの情報単位を格納することが可能である。キャッシュライン当たりのキャッシュセグメントの数は、通常、２の累乗である。典型的な値は、キャッシュライン当たり８セグメント、またはキャッシュライン当たり１６セグメントである。
【００１５】
フェッチバーストは時間を消費する。フェッチバースト全体の完了まで格納要求の（キャッシュモジュール３０への）提供をストールすることによって、書込プロセスの効率が低下することや、プロセッサ２０に対し負の影響を与えることがある。キャッシュバースト全体の完了前に格納要求がキャッシュモジュール３０に書き込まれることを可能とすることによって、格納要求回路４０は充分に速く空となり、プロセッサ２０から新たな格納要求を受信することが可能である。
【００１６】
コントローラ４４は、格納要求の受信をキャッシュモジュール３０に求める時を決定するために、キャッシュモジュール３０およびスヌーパ４１と通信することが可能である。コントローラ４４は、キャッシュセグメントのアドレスの一部が情報単位アドレスの対応する一部とマッチする場合、フェッチバーストの完了の前であっても、以前に拒否された格納要求を再び送ることが可能である。
【００１７】
スヌーパ４１は、フェッチバースト中にフェッチされているキャッシュラインのキャッシュセグメントのアドレスの一部のみを検出する。キャッシュセグメントのアドレスは、キャッシュラインアドレス（通常、キャッシュセグメントのアドレスの最上位ビット）と、キャッシュセグメントインジケータ（通常、キャッシュセグメントのアドレスの最下位ビット）とを含むことが可能である。スヌーパ４１は、キャッシュラインアドレスを無視しつつ、キャッシュセグメントインジケータを検出することが可能である。キャッシュセグメントアドレス全体のうちの一部しか検出しないため、コントローラ４４には、その情報単位アドレスがキャッシュモジュール３０に実際に存在するか否かが不明であり、コントローラ４４は、キャッシュモジュール３０に格納要求を送る前に、その情報単位アドレスがキャッシュモジュール３０に存在することを検証する必要がある。しかしながら、この検証は、キャッシュライン全体のフェッチバーストが完了する前に発生することが可能である。
【００１８】
キャッシュアドレスラインの監視によって（フェッチされているキャッシュセグメントのアドレスの一部を検出するため）、スヌープが単純化され、半導体面積が節約される。
このように、コントローラ４４は、キャッシュセグメントアドレスの検出された一部が情報単位アドレスの対応する一部とマッチする場合、以前に拒否された格納要求を受信することをキャッシュモジュール３０に要求することが可能である。簡便には、この以前に拒否された格納要求を受信する要求は、１つ以上の条件が満たされる場合に生成される。例えば、そのような条件には、データバスおよびアドレスキャッシュモジュールバスがアイドルであると検出することが含まれる。
【００１９】
簡便には、スヌーパ４１は、セグメントフェッチ動作中にキャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを運ぶアドレスライン（アドレスライン６０（０）−６０（ｋ）など）のスヌープを行う。インデックスｋは正の整数である。
【００２０】
簡便には、キャッシュライン当たり２（ｋ＋１）個のセグメントが存在し、アドレスライン６０（０）−６０（ｋ）は、いずれのセグメントがフェッチされているかを示す、フェッチされたキャッシュラインアドレスの一部を運ぶ。したがって、この一部が、フェッチされたキャッシュセグメントインジケータである。これはキャッシュライン３１によって示される。キャッシュライン３１はセグメント３１（１）−３１（Ｊ）を含み、Ｊ＝２（ｋ＋１）である。
【００２１】
フェッチされたキャッシュセグメントモジュールアドレスのスヌープを行うによって、従来のシステムの既存のスヌーパや、スヌーププロセスを認識しないことのある従来のキャッシュモジュールの再利用が可能となる。
【００２２】
コントローラ４４は、いずれの格納要求がキャッシュモジュール３０にを送られることが可能であるかを判定するために、キャッシュモジュール３０と通信することが可能である。また、コントローラ４４は、未決定バッファ４２から拒否バッファ４３への格納要求の転送を制御する。コントローラ４４は、各格納要求について、格納要求回路４０に格納されキャッシュモジュール３０に送られることを待機している１つ以上のキャッシュ格納要求を、キャッシュモジュール３０に送ることが可能である。
【００２３】
第１のキャッシュ格納要求は、格納要求がプロセッサ２０から受信されるとき、またはその格納要求をコントローラ４４が処理するとコントローラ４４が判定する場合に、送られることが可能である。キャッシュモジュール３０が要求を拒否する場合（例えば、情報単位アドレスがキャッシュモジュール３０に存在しない場合）、拒否された要求は拒否バッファ４３に送られることが可能であり、コントローラ４４は別のキャッシュ格納要求を送ることが可能である。
【００２４】
所定期間の後、コントローラ４４は、拒否された格納要求に代えて別のキャッシュ格納要求を発することが可能である。これに加えてまたはこれに代えて、コントローラ４４は、拒否バッファ４３の開始部に格納された格納要求に対してのみ、キャッシュ格納要求を生成することが可能である。拒否バッファ４３および未決定バッファ４２はキューとして管理されることが可能であるが、そうである必要はない。
【００２５】
コントローラ４４は、キャッシュモジュール３０から応答を受信する前に、キャッシュモジュール３０に複数のキャッシュ格納要求を送ることが可能である。未決定キャッシュ格納要求の数は拒否バッファ４３の容量によって制限されてもよい。
【００２６】
コントローラ４４は、スヌーパ４１から取得した情報に応じて、キャッシュモジュール３０に格納要求を送ることが可能である。スヌーパ４１は、キャッシュモジュール３０と高位メモリ５０との間のアドレスバスの一部のスヌープしか行わないので、コントローラ４４は、格納要求（以前に拒否され、今は拒否バッファ４３に格納されている）の情報単位アドレスがキャッシュモジュール３０に存在することの検証後まで、キャッシュモジュール３０に格納要求を送らない。
【００２７】
コントローラ４４、これに加えてまたはこれに代えて、拒否バッファ４３は、格納されるキャッシュセグメントインジケータをスヌーパ４１に送ることが可能である。スヌーパ４１は、未決定の格納要求を認識し、それらの検出を試みる。簡便には、拒否バッファ４３に格納されている格納要求は、拒否バッファ４３からキャッシュモジュール３０に送られる。
【００２８】
簡便には、コントローラ４４は、バッファ当たり１つのアービトレータを有するが、そうである必要はない。未決定バッファ４１のアービトレータは、いずれの格納要求がキャッシュモジュール３０に送られるかを判定することが可能である。
【００２９】
コントローラ４４は、次の動作のうちの１つ以上またはその組み合わせを実行することが可能である：（ｉ）キャッシュモジュール３０に対し、キャッシュセグメントのアドレスの一部にマッチする情報単位アドレスの部分を有する格納要求モジュールに格納されている各格納要求をフェッチバーストの完了前に受信するように、要求を行う。（ｉｉ）キャッシュモジュール３０に対し、キャッシュセグメントのアドレスの一部にマッチする情報単位アドレスの部分を有する各バッファ格納要求の開始部（未決定バッファ書込要求の開始部または拒否バッファ書込要求の開始部など）をフェッチバーストの完了前に受信するように、要求を行う。これらの要求はキャッシュ格納要求の例である。
【００３０】
スヌーパ４１が、バッファの開始部に格納されている情報単位アドレス部分にマッチする（キャッシュラインのいずれのセグメントがフェッチされているかを示す）キャッシュセグメントインジケータを検出する場合、コントローラ４４は、そのバッファ記憶要求の開始部をフェッチバーストの完了の前に受信するようにキャッシュモジュールに要求することが可能である。このバッファは、拒否されたバッファ４３であっても未決定バッファ４１であってもよい。
【００３１】
本発明の別の実施形態では、スヌーパ４１は、拒否バッファ４３および未決定バッファ４２のいずれかに送られた各格納要求のキャッシュセグメントインジケータ（または情報単位アドレスの別の部分）を受信する。スヌーパ４１は、キャッシュセグメントインジケータをマッチさせるためのサーチを行う。このサーチは、それらの格納要求の到着順序を考慮するものであってもよく、格納要求の到着順序に無関係であってもよく、それらのバッファ間の優先度に応じたものであってもよい。
【００３２】
なお、システム１０がフォールディング回路（図示せず）を含んでもよい。フォールディング回路は、新たに受信した格納要求が以前に受信した格納要求と同じキャッシュラインに関係することを判定可能である。その場合、２つの別個のフェッチバーストを開始する必要はない。しかしながら、格納要求が同じキャッシュラインの異なるセグメントに関連している場合、それらの格納要求は、キャッシュモジュール３０に送られることが可能となるまで、両方とも格納要求回路４０に格納される必要がある。
【００３３】
図２には、キャッシュモジュールに情報単位を書き込むための方法３００の一実施形態の実施例を概略的に示す。
方法３００は、ステージ３１０，３２０，３３０によって開始する。
【００３４】
ステージ３１０には、プロセッサによって生成された格納要求を格納要求回路に格納することが含まれる。格納要求は、情報単位と情報単位アドレスとを含む。ステージ３１０には、受信した格納要求の情報単位アドレス（または情報単位アドレスの一部）をスヌーパに送ること含まれてよい。
【００３５】
ステージ３１０には、ステージ３１２，３１４が含まれてよい。ステージ３１２には、キャッシュモジュールへの書込を一時的に妨げられている格納要求を拒否格納要求バッファに格納することが含まれる。ステージ３１４には、キャッシュモジュールに書き込まれる適格性が判定される前に格納要求を未決定格納要求バッファに格納することが含まれる。
【００３６】
ステージ３２０には、キャッシュラインを１セグメントずつ読み出すために、複数のセグメントフェッチ動作を含むフェッチバーストを実行することが含まれる。各キャッシュモジュールラインは複数のセグメントを含み、各セグメントは１つの情報単位を格納するように適合されている。
【００３７】
ステージ３３０には、格納要求回路によって、キャッシュモジュールと高位メモリとの間に接続されているアドレスラインのスヌープを行い、フェッチバースト中に読み出されているキャッシュラインのキャッシュセグメントのアドレスの一部を取得することが含まれる。
【００３８】
ステージ３３０には、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを運ぶアドレスラインのスヌープを行うことが含まれる。
【００３９】
ステージ３３０には、受信した格納要求のアドレスにマッチするアドレスの部分を検出するために、キャッシュモジュールと高位メモリとの間に結合されているアドレスラインのスヌープを行うことが含まれてよい。
【００４０】
このフェッチおよびスヌープは、高位メモリユニットからキャッシュモジュールまでのキャッシュラインのフェッチを行う必要がある限り、繰り返される。したがって、ステージ３２０，３３０にはそれらのステージが続く。
【００４１】
ステージ３１０には、格納要求を受信するようにキャッシュモジュールに要求するステージ３４０が続く。
ステージ３４０には、この要求に対するキャッシュモジュール応答を受信するステージ３５０が続く。キャッシュモジュールは、格納要求を受信することを受容するか、格納要求を受信することを拒絶する。キャッシュモジュールが要求を受容する場合、ステージ３５０にはステージ３６０か、ステージ３７０が続く。
【００４２】
ステージ３６０には、キャッシュモジュールに格納要求を送ることが含まれる。
ステージ３７０には、以前に拒否された格納要求の受容および受信を行うために、キャッシュモジュールに別の要求を送ると決定することが含まれる。ステージ３７０には、ステージ３２０中にスヌープされたキャッシュセグメントのアドレスの一部が情報単位アドレスの対応する一部とマッチする場合、キャッシュモジュールに別の要求を送ると決定することが含まれてよい。
【００４３】
ステージ３７０には、キャッシュセグメントを含むキャッシュラインをフェッチするフェッチバーストの完了の前にそのような要求を生成すると決定することが含まれてよい。
ステージ３７０には、拒否された格納要求を拒否バッファに送ることが含まれてよい。
【００４４】
ステージ３７０には、別の要求をキャッシュモジュールに送るための１つ以上の条件が満たされていることを検出することが含まれてよい。例えば、そのような条件には、データバスおよびアドレスキャッシュモジュールバスがアイドルであると検出することが含まれる。
【００４５】
ステージ３７０には、キャッシュセグメントのアドレスの一部が情報単位アドレスの対応する一部とマッチする場合、および、キャッシュが情報単位を受信するという先の要求を拒否した場合、フェッチバーストの完了前に情報単位を受信するようにキャッシュモジュールに要求を行う、ステージ３８０が続く。
【００４６】
方法３００には、格納要求回路によって、同じキャッシュモジュールラインの異なる情報単位アドレスに関係する格納要求のマージを行うステージ３９０がさらに含まれてよい。ステージ３９０は、ステージ３１０に続き、かつ、ステージ３４０に先行してよい。
【００４７】
ステージ３３０には、次のうち１つ以上が含まれてよい。（ｉ）キャッシュモジュールに対し、キャッシュセグメントのアドレスの一部にマッチする情報単位アドレスの部分を有する格納要求モジュールに格納されている各格納要求をフェッチバーストの完了前に受信するように、要求を行う。（ｉｉ）キャッシュモジュールに対し、キャッシュセグメントのアドレスの一部にマッチする情報単位アドレスの部分を有する各バッファ格納要求の開始部をフェッチバーストの完了前に受信するように、要求を行う。
【００４８】
ステージ３２０に、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを検出することが含まれる場合、ステージ３３０には、キャッシュセグメントインジケータにマッチする情報単位アドレスの部分を有する各バッファ格納要求の開始部をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うことが含まれてよい。
【００４９】
ステージ３２０に、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを検出することが含まれる場合、ステージ３３０には、キャッシュセグメントインジケータにマッチする情報単位アドレスの部分を有する未決定バッファ格納要求の開始部をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うことが含まれてよい。
【００５０】
ステージ３２０に、キャッシュラインのいずれのセグメントがフェッチされているかを示すキャッシュセグメントインジケータを検出することが含まれる場合、ステージ３３０には、キャッシュセグメントインジケータにマッチする情報単位アドレスの部分を有する拒否されたバッファ格納要求の開始部をフェッチバーストの完了前に受信するようにキャッシュモジュールに要求を行うことが含まれてよい。
【００５１】
テーブル１には、方法３００の一実施形態の実行における様々な状況を示す。
【００５２】
【表１】
2011530103.tif 000003
第１の列（「時」）には時点が含まれる。
【００５３】
第２の列（「情報単位アドレス」）には、受信情報単位アドレスが何であるかを示す。
第３の列（「キャッシュモジュール中」）には、情報単位アドレスがキャッシュモジュールに存在することを書込要求回路が知っているか否かを示す。
【００５４】
第４の列（「スヌープされたキャッシュセグメントインジケータ」）には、スヌーパ４１によってスヌープされたキャッシュセグメントインジケータを示す。
第５の列（「要求キャッシュ」）には、格納要求を受信するようにコントローラ４１がキャッシュモジュールに要求するか否かを示す。
【００５５】
第６の列（「キャッシュモジュール応答」）には、キャッシュモジュールが要求を受容する（受容）か拒否する（拒否）かを示す。
最も右の列（「フェッチバーストの進行」）には、フェッチバーストの状態を示す。
【００５６】
テーブル１には、第１の格納要求（情報単位アドレス０１００１０００１１（キャッシュライン０１００１００、キャッシュセグメントインジケータ０１１）を含む）を送ること（Ｔ１）を含む、一連のイベントを示す。この第１の格納要求は拒否される（Ｔ２）が、８つのセグメントフェッチ動作を含むバーストフェッチのトリガを行う。スヌーパは、要求されたキャッシュラインセグメントがフェッチバーストの完了（Ｔ８）の前にフェッチされる可能性が存在することを検出し（Ｔ’）、フェッチバーストが完了する前に応答されたキャッシュ（Ｔ’）に第２の格納要求を送る。Ｔ’は、Ｔ６とＴ７との間である。
【００５７】
テーブル１には、第１の格納要求（情報単位アドレス０１００１００００１（キャッシュライン０１００１００、キャッシュセグメントインジケータ００１）を含む）を送ること（Ｔ９）を含む、別の一連のステージを示す。要求されたセグメントが既にキャッシュに存在するので、この要求は受容される（Ｔ１０）。
【図１】
2011530103.tif 000004
【図２】
2011530103.tif 000005
【国際調査報告】
2011530103.tif 000006
2011530103.tif 000007