(57)【要約】【課題】  基板貫通ビアのアレイとそのアレイの上に重なる線路レベル金属配線構造とを含み、従来技術の構造と比較して増加された導電能力を提供するかあるいは強化された信頼性を提供するかまたはその両方を提供する半導体構造体、これを製造する方法、およびこれに関する設計構造を提供する。【解決手段】  半導体基板（１２）およびその上の接点ビアレベル誘電体層（５０）を貫通して基板貫通ビア（ＴＳＶ）（２０）のアレイが形成される。接点ビアレベル誘電体層（５０）のすぐ上に金属線レベル誘電体層（６０）およびそれに取り込まれた線路レベル金属配線構造（８０）が形成される。線路レベル金属配線構造（８０）は、金属線レベル誘電体層（６０）の隔離された部分で充填されたチーズィングホールを含む。一実施形態では、ＴＳＶ（２０）と線路レベル金属配線構造（８０）との接触域を最大化するために、チーズィングホールの全体がＴＳＶ（２０）のアレイの領域の外側に位置する。他の実施形態では、シーム（１９）におけるＴＳＶ（２０）の腐食を防止するためのメッキ中にＴＳＶ（２０）のシーム（１９）内にメッキ液が閉じ込められるのを防止するために、ＴＳＶ（２０）のアレイ内のシーム（１９）の全体の上に重なる１組のチーズィングホールが形成される。【選択図】  図１０
2011530811.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）と、
チーズィングホールのアレイを含み、前記少なくとも１つのＴＳＶに垂直に隣接する少なくとも１つの線路レベル金属配線構造と、
前記少なくとも１つの線路レベル金属配線構造に横方向に隣接する金属線レベル誘電体層であって、前記少なくとも１つの線路レベル金属配線構造と前記金属線レベル誘電体層が前記少なくとも１つのＴＳＶ上に位置する層の全体を相補的に充填し、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に隣接する、金属線レベル誘電体層と、
を含む、半導体構造体。
【請求項２】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離される、請求項１記載の半導体構造体。
【請求項３】
前記少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分に隣接し、チーズィングホールの前記アレイが前記少なくとも１つのシームの全体の上に重なる、請求項１記載の半導体構造体。
【請求項４】
チーズィングホールの前記アレイ内の各チーズィングホールが、下に位置するシームを前記少なくとも１つの線路レベル金属配線構造から分離する前記金属線レベル誘電体層の隔離された部分を取り込む、請求項３記載の半導体構造体。
【請求項５】
前記少なくとも１つの線路レベル金属配線構造が、前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つのＴＳＶから分離された、チーズィングホールの他のアレイを含む、請求項３記載の半導体構造体。
【請求項６】
チーズィングホールの前記他のアレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置するチーズィングホールの線形アレイである、請求項５記載の半導体構造体。
【請求項７】
チーズィングホールの前記他のアレイが、隣接するＴＳＶ対の間に位置する実質的に長方形のチーズィングホールのアレイであり、前記実質的に長方形のチーズィングホールの横方向の長さが、前記隣接するＴＳＶ対の長さ寸法より大きいかまたはそれと同じである、請求項５記載の半導体構造体。
【請求項８】
前記少なくとも１つのＴＳＶがＴＳＶのアレイである、請求項３記載の半導体構造体。
【請求項９】
前記金属線レベル誘電体層の１組の隔離された部分が、ＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項８記載の半導体構造体。
【請求項１０】
接点ビアレベル誘電体層をさらに含み、前記接点ビアレベル誘電体層の底面が前記半導体基板の上面に垂直に隣接し、前記少なくとも１つのＴＳＶのそれぞれが前記接点ビアレベル誘電体層の上面から前記半導体基板の底面まで延びる、請求項１記載の半導体構造体。
【請求項１１】
前記半導体基板内に位置する少なくとも１つの半導体デバイスと、
前記接点ビアレベル誘電体層に取り込まれ、前記少なくとも１つの半導体デバイスと、前記少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接する、少なくとも１つの基板接点ビアと、
をさらに含む、請求項１０記載の半導体構造体。
【請求項１２】
前記少なくとも１つのＴＳＶのそれぞれが金属またはドープ半導体材料を含む、請求項１記載の半導体構造体。
【請求項１３】
前記少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールの前記アレイ内の各チーズィングホールが前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイの上面の全体に隣接する、請求項１記載の半導体構造体。
【請求項１４】
前記金属線レベル誘電体層のいずれの部分もＴＳＶの前記アレイに隣接しない、請求項１３記載の半導体構造体。
【請求項１５】
チーズィングホールの前記アレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置するチーズィングホールの線形アレイである、請求項１３記載の半導体構造体。
【請求項１６】
チーズィングホールの前記線形アレイ内の各チーズィングホールが実質的に正方形の水平断面領域を有する、請求項１５記載の半導体構造体。
【請求項１７】
チーズィングホールの前記アレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置する実質的に長方形のチーズィングホールを含み、前記実質的に長方形のチーズィングホールの横方向の長さが、前記ＴＳＶまたは前記隣接ＴＳＶの長さ寸法より大きいかまたはそれと同じである、請求項１３記載の半導体構造体。
【請求項１８】
ＴＳＶの前記アレイ内の各ＴＳＶがその上面上にシームを含み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項１３記載の半導体構造体。
【請求項１９】
半導体構造体を形成する方法であって、
半導体基板を貫通する少なくとも１つの基板貫通ビア（ＴＳＶ）を形成するステップと、
前記少なくとも１つのＴＳＶのすぐ上に層を形成するステップであって、金属線レベル誘電体層と少なくとも１つの線路レベル金属配線構造が前記層の全体を相補的に充填し、前記少なくとも１つの線路レベル金属配線構造がチーズィングホールのアレイを含み、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に直接つなげられ、前記金属線レベル誘電体層に隣接しないステップと、
を含む、方法。
【請求項２０】
前記少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分のすぐ上に形成され、チーズィングホールの前記アレイが前記少なくとも１つのシームの全体の上に重なる、請求項１９記載の方法。
【請求項２１】
チーズィングホールの前記アレイ内の各チーズィングホールが、下に位置するシームを前記少なくとも１つの線路レベル金属配線構造から分離する前記金属線レベル誘電体層の隔離された部分を取り込む、請求項２０記載の方法。
【請求項２２】
前記少なくとも１つの線路レベル金属配線構造が、前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つのＴＳＶから分離された、チーズィングホールの他のアレイを含む、請求項２０記載の方法。
【請求項２３】
前記少なくとも１つのＴＳＶがＴＳＶのアレイであり、前記金属線レベル誘電体層の１組の隔離された部分が、ＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項２０記載の方法。
【請求項２４】
前記半導体基板内に少なくとも１つの半導体デバイスを形成するステップと、
前記少なくとも１つの半導体デバイス上に接点ビアレベル誘電体層を形成するステップと、
前記接点ビアレベル誘電体層内に少なくとも１つの基板接点ビアを形成するステップであって、前記少なくとも１つの基板接点ビアが、前記少なくとも１つの半導体デバイスと、前記少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接し、前記少なくとも１つのＴＳＶのそれぞれが前記接点ビアレベル誘電体層の上面から前記半導体基板の底面まで延びるステップと、
をさらに含む、請求項１９記載の方法。
【請求項２５】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離され、前記金属線レベル誘電体層のすべての部分が前記少なくとも１つの線路レベル金属配線構造によってＴＳＶの前記アレイから分離される、請求項１９記載の方法。
【請求項２６】
前記少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールの前記アレイ内の各チーズィングホールが前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイの上面の全体のすぐ上に形成される、請求項１９記載の方法。
【請求項２７】
設計するか、製造するか、または設計をテストするために機械可読媒体に実施された設計構造であって、前記設計構造が、
半導体基板を表す第１のデータと、
前記半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）を表す第２のデータと、
金属線レベル誘電体層を表す第３のデータと、
少なくとも１つの線路レベル金属配線構造を表す第４のデータであって、前記金属線レベル誘電体層と前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶの上に位置する層の全体を相補的に充填する、第４のデータと、
前記少なくとも１つの線路レベル金属配線構造内に含まれるチーズィングホールのアレイを表す第５のデータであって、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に隣接する、第５のデータと、
を含む、設計構造。
【請求項２８】
前記第２のデータが、前記少なくとも１つのＴＳＶのそれぞれのシームを表す第６のデータと、前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分を表す第７のデータとを含み、前記第４のデータによって表される一領域が前記第７のデータによって表される一領域に部分的に重なり合い、前記第６のデータを表す一領域から引き離される、請求項２７記載の設計構造。
【請求項２９】
前記第２のデータが基板貫通ビア（ＴＳＶ）のアレイを表し、前記第４のデータの一領域が前記第２のデータの一領域の全体を含む、請求項２７記載の設計構造。
【請求項３０】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離され、前記金属線レベル誘電体層のすべての部分が前記少なくとも１つの線路レベル金属配線構造によって前記少なくとも１つのＴＳＶから分離される、請求項２７記載の設計構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体に関し、特に、線路レベル金属配線構造（line-levelmetal wiring structure）と基板貫通ビア（through substrate via）を含む半導体構造体、これを製造する方法、およびこれに関する設計構造に関する。
【背景技術】
【０００２】
絶え間ない半導体スケーリングはデバイスの寸法が原子規模に近づいたときに困難に直面するので、３次元のデバイス集積化によって、１つの回路内の半導体デバイスを増加する方法がもたらされる。３次元の集積化では、単一の半導体チップを超えて複数の半導体デバイスの集積化を可能にするために、複数の半導体チップが垂直に積み重ねられる。
【０００３】
隣接する半導体チップ間の電気接続を提供する方法の１つは、向かい合わせに垂直に積み重ねられた２つの隣接半導体チップ間に半田ボールのアレイが使用される「フリップチップ」技術である。しかし、フリップチップ技術は、垂直に積み重ねられた２つの半導体チップ間のみの電気接続を提供するものである。
【０００４】
複数の半導体チップ間の電気接続を提供するもう１つの方法は、半導体チップの基板を貫通して形成された基板貫通ビア（ＴＳＶ）を使用するものである。典型的に、ＴＳＶは、通常、金属相互接続構造内の第１の金属配線レベルである線路レベル金属配線構造から半導体チップの底面まで延びる。半導体基板の上の金属相互接続構造上に形成された、Ｃ４ボールなどの半田ボールのアレイに併せて、ＴＳＶは半導体チップを貫通する電気接続経路を提供する。フリップチップ技術とは異なり、ＴＳＶおよび半田ボールのアレイを使用して、３つ以上の半導体チップを垂直に積み重ねることができる。
【０００５】
図１を参照すると、従来技術の半導体チップの垂直断面図は、半導体基板１０と、その上に形成された金属相互接続構造９０を示している。半導体基板１０は、半導体材料を含む半導体層１２を含む。半導体基板１０の上部部分には、当技術分野で既知の方法により、様々な半導体デバイスを含む半導体デバイス領域１４が形成される。
【０００６】
半導体デバイス領域１４内の様々な半導体デバイスは、半導体基板１０のすぐ上に形成されたバックエンドオブライン（ＢＥＯＬ）誘電体層５５内に形成された基板レベル接点ビア（substrate level contact via）７０および線路レベル金属配線構造８０を使用して、半導体チップ内で電気的に接続される。
【０００７】
線路レベル金属配線構造８０と半導体基板１０の底面との電気接続は、線路レベル金属配線構造８０の底面から半導体基板１０の底面まで延びる基板貫通ビア（ＴＳＶ）２０によって提供される。ＴＳＶ２０のそれぞれは半導体基板１０の全厚を貫通して形成され、このため、「基板貫通ビア」という名前になっている。
【０００８】
ＴＳＶ２０を形成するために、半導体基板１０上にＢＥＯＬ誘電体層５５の下部部分を付着させ、続いてＢＥＯＬ誘電体層５５の下部部分および半導体基板１０の全厚における基板貫通トレンチならびに半導体デバイス領域１４の上面上の半導体デバイスまで延びるＢＥＯＬ誘電体層５５の下部部分内のビアホールのパターン形成を行う。ＴＳＶ２０を形成するために、基板貫通トレンチをタングステンなどの導電材料で充填し、平坦化する。また、基板レベル接点ビア７０を形成するために、ビアホールも充填する。
【０００９】
その後、ＢＥＯＬ誘電体層５５の下部部分上にＢＥＯＬ誘電体層５５の上部部分を付着させる。ＢＥＯＬ誘電体層５５の上部部分のパターン形成された領域を陥凹させ、メッキによって金属で充填する。線路レベル金属配線構造８０を形成するために、メッキされた金属を平坦化する。
【００１０】
平面Ｘ−Ｘ’に沿った図１の従来技術の半導体チップの一部分の水平断面図は図２に示されており、同図は線路レベル金属配線構造８０内に形成されたチーズィングホール（cheesing hole）を示している。チーズィングホールは、正方形の形状を有し、ＢＥＯＬ誘電体層５５の誘電体材料で充填される。チーズィングホールの形成は、ＢＥＯＬ誘電体層５５の上部部分のパターン形成中に大きい陥凹領域内で複数の隔離された正方形領域の陥凹を防止することによって実施され、それにより、線路レベル金属配線構造８０とともにＢＥＯＬ誘電体層５５の隔離された部分が配置される。その結果得られる線路レベル金属配線構造８０は、絶縁体材料、すなわち、ＢＥＯＬ誘電体層５５の材料を含む正方形領域を含み、それにより、チーズィングホールのパターンが形成される。
【００１１】
チーズィングホールは、化学的機械的平坦化（ＣＭＰ）中の大きい金属領域の「ディッシング（dishing）」を防止するために必要であり、その際、大面積金属構造の中心部分は、絶縁体材料、すなわち、ＢＥＯＬ誘電体層の材料を散在させた小面積金属構造の厚さに対してより薄くなる。チーズィングホールの配置は、ＣＭＰ中のこのようなディッシングを防止する。ディッシングを防止するためのチーズィングホールの効果を最大化するために、下または上に位置する任意の構造のパターンに関係なく、チーズィングホールは大きい隣接金属領域の全体にわたってランダムに散乱している。
【００１２】
したがって、チーズィングホールのいくつかはＴＳＶ２０と部分的に重なり合い、それにより、ＴＳＶ２０と線路レベル金属配線構造８０との接触域が縮小される。ＴＳＶ２０と線路レベル金属配線構造８０との接触域の一部分のみが電流伝導に使用可能なので、ＴＳＶ２０を通る導電能力は、ＴＳＶ２０と線路レベル金属配線構造８０との重なり領域によって制限される。制限された導電能力は従来技術の半導体チップの性能に悪影響を及ぼす。
【００１３】
さらに、従来技術の半導体チップの困難の１つは、シーム１９が各ＴＳＶ２０の上面の中心に形成されることである。最初に基板貫通トレンチの側壁上に導電材料を付着させ、シームがＴＳＶ２０の全高を通して、すなわち、各ＴＳＶ２０の上面から、半導体基板１０の底面と実質的に同一平面上にあるＴＳＶ２０の底面まで、各ＴＳＶ２０の中心に沿って延びるように最後に各ＴＳＶ２０の中心部分を充填するので、シーム１９の形成はＴＳＶ２０を形成するために使用される方法に固有の結果である。
【００１４】
典型的に銅を含む線路レベル金属配線構造８０を形成するメッキ・プロセス中にメッキ液がシーム１９を流れ、メッキ処理ステップ後でもシーム１９の体積の範囲内に保持される可能性があるので、ＴＳＶ２０の上面の中心にあるシーム１９は、ＴＳＶ２０の構造上の完全性および信頼性に対して悪く潜在的に破壊的な影響を及ぼす可能性がある。シーム１９内の残留メッキ液は、ＴＳＶ２０の緩やかな腐食を引き起こし、その結果、ＴＳＶ２０の抵抗力がやがて増加する可能性がある。
【００１５】
また、図２は、線路レベル金属配線構造８０の下にあるＴＳＶ２０の位置を太い点線で示し、それぞれのＴＳＶ２０内のシーム１９の位置を細い点線で示している。従来技術の半導体チップは、ＢＥＯＬ誘電体層５５の材料で充填された正方形領域によって表されるチーズィングホールとＴＳＶ２０またはそれぞれのＴＳＶ２０内のシーム１９との相対位置にかまわず形成されるので、シーム１９のかなりの部分がＢＥＯＬ誘電体層５５のすぐ下にある。したがって、メッキ・プロセス中に、メッキ液はシーム１９の露出部分に流れ込む。上述の通り、メッキ液はＴＳＶ２０のシーム１９内に閉じ込められ、半導体チップの耐用年数中にＴＳＶ２０の性能の劣化あるいは信頼性の問題またはその両方を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記を考慮すると、半導体基板内の基板貫通ビア（ＴＳＶ）の性能および信頼性を強化する半導体構造体が必要である。
【課題を解決するための手段】
【００１７】
上記の必要性に対処するために、本発明は、基板貫通ビアのアレイとそのアレイの上に重なる線路レベル金属配線構造とを含み、従来技術の構造と比較して増加された導電能力を提供するかあるいは強化された信頼性を提供するかまたはその両方を提供する半導体構造体、これを製造する方法、およびこれに関する設計構造を提供する。
【００１８】
本発明では、半導体基板およびその上の接点ビアレベル誘電体層を貫通して基板貫通ビア（ＴＳＶ）のアレイが形成される。接点ビアレベル誘電体層のすぐ上に金属線レベル誘電体層およびそれに取り込まれた線路レベル金属配線構造が形成される。線路レベル金属配線構造は、金属線レベル誘電体層の隔離された部分で充填されたチーズィングホールを含む。一実施形態では、ＴＳＶと線路レベル金属配線構造との接触域を最大化するために、チーズィングホールの全体がＴＳＶのアレイの領域の外側に位置する。他の実施形態では、シームにおけるＴＳＶの腐食を防止するためのメッキ中にＴＳＶのシーム内にメッキ液が閉じ込められるのを防止するために、ＴＳＶのアレイ内のシームの全体の上に重なる１組のチーズィングホールが形成される。
【００１９】
本発明の一態様によれば、
半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）と、
チーズィングホールのアレイを含み、少なくとも１つのＴＳＶに垂直に隣接する少なくとも１つの線路レベル金属配線構造と、
少なくとも１つの線路レベル金属配線構造に横方向に隣接する金属線レベル誘電体層であって、少なくとも１つの線路レベル金属配線構造と金属線レベル誘電体層が少なくとも１つのＴＳＶ上に位置する層の全体を相補的に充填し、少なくとも１つのＴＳＶの側壁の全体が少なくとも１つの線路レベル金属配線構造に隣接する、金属線レベル誘電体層と、
を含む、半導体構造体が提供される。
【００２０】
一実施形態では、少なくとも１つのＴＳＶの側壁の全体が金属線レベル誘電体層から引き離される。
【００２１】
他の実施形態では、少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、少なくとも１つの線路レベル金属配線構造が少なくとも１つのＴＳＶのそれぞれの上面の周辺部分に隣接し、チーズィングホールのアレイが少なくとも１つのシームの全体の上に重なる。
【００２２】
さらに他の実施形態では、少なくとも１つの線路レベル金属配線構造は、金属線レベル誘電体層の隔離された部分を取り込み、少なくとも１つのＴＳＶから分離された、チーズィングホールの他のアレイを含む。
【００２３】
さらに他の実施形態では、半導体構造体は接点ビアレベル誘電体層をさらに含み、接点ビアレベル誘電体層の底面が半導体基板の上面に垂直に隣接し、少なくとも１つのＴＳＶのそれぞれが接点ビアレベル誘電体層の上面から半導体基板の底面まで延びる。この半導体構造体は、
半導体基板内に位置する少なくとも１つの半導体デバイスと、
接点ビアレベル誘電体層に取り込まれ、少なくとも１つの半導体デバイスと、少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接する、少なくとも１つの基板接点ビアと、
をさらに含むことができる。
【００２４】
さらに他の実施形態では、少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールのアレイ内の各チーズィングホールが金属線レベル誘電体層の隔離された部分を取り込み、少なくとも１つの線路レベル金属配線構造がＴＳＶのアレイの上面の全体に隣接する。
【００２５】
本発明の他の態様によれば、半導体構造体を形成する方法は、
半導体基板を貫通する少なくとも１つの基板貫通ビア（ＴＳＶ）を形成するステップと、
少なくとも１つのＴＳＶのすぐ上に層を形成するステップであって、金属線レベル誘電体層と少なくとも１つの線路レベル金属配線構造が層の全体を相補的に充填し、少なくとも１つの線路レベル金属配線構造がチーズィングホールのアレイを含み、少なくとも１つのＴＳＶの側壁の全体が少なくとも１つの線路レベル金属配線構造に直接つなげられ、金属線レベル誘電体層に隣接しないステップと、
を含む。
【００２６】
一実施形態では、少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、少なくとも１つの線路レベル金属配線構造が少なくとも１つのＴＳＶのそれぞれの上面の周辺部分のすぐ上に形成され、チーズィングホールのアレイが少なくとも１つのシームの全体の上に重なる。
【００２７】
他の実施形態では、この方法は、
半導体基板内に少なくとも１つの半導体デバイスを形成するステップと、
少なくとも１つの半導体デバイス上に接点ビアレベル誘電体層を形成するステップと、
接点ビアレベル誘電体層内に少なくとも１つの基板接点ビアを形成するステップであって、少なくとも１つの基板接点ビアが、少なくとも１つの半導体デバイスと、少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接し、少なくとも１つのＴＳＶのそれぞれが接点ビアレベル誘電体層の上面から半導体基板の底面まで延びるステップと、
をさらに含む。
【００２８】
さらに他の実施形態では、少なくとも１つのＴＳＶの側壁の全体が金属線レベル誘電体層から引き離され、金属線レベル誘電体層のすべての部分が少なくとも１つの線路レベル金属配線構造によってＴＳＶのアレイから分離される。
【００２９】
さらに他の実施形態では、少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールのアレイ内の各チーズィングホールが金属線レベル誘電体層の隔離された部分を取り込み、少なくとも１つの線路レベル金属配線構造がＴＳＶのアレイの上面の全体のすぐ上に形成される。
【００３０】
本発明のさらに他の態様によれば、設計するか、製造するか、または設計をテストするために機械可読媒体に実施された設計構造が提供される。この設計構造は、
半導体基板を表す第１のデータと、
半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）を表す第２のデータと、
金属線レベル誘電体層を表す第３のデータと、
少なくとも１つの線路レベル金属配線構造を表す第４のデータであって、金属線レベル誘電体層と少なくとも１つの線路レベル金属配線構造が少なくとも１つのＴＳＶの上に位置する層の全体を相補的に充填する、第４のデータと、
少なくとも１つの線路レベル金属配線構造内に含まれるチーズィングホールのアレイを表す第５のデータであって、少なくとも１つのＴＳＶの側壁の全体が少なくとも１つの線路レベル金属配線構造に隣接する、第５のデータと、
を含む。
【００３１】
一実施形態では、第２のデータは、少なくとも１つのＴＳＶのそれぞれのシームを表す第６のデータと、少なくとも１つのＴＳＶのそれぞれの上面の周辺部分を表す第７のデータとを含み、第４のデータによって表される一領域が第７のデータによって表される一領域に部分的に重なり合い、第６のデータを表す一領域から引き離される。
【００３２】
他の実施形態では、第２のデータは基板貫通ビア（ＴＳＶ）のアレイを表し、第４のデータの一領域が第２のデータの一領域の全体を含む。
【００３３】
さらに他の実施形態では、少なくとも１つのＴＳＶの側壁の全体が金属線レベル誘電体層から引き離され、金属線レベル誘電体層のすべての部分が少なくとも１つの線路レベル金属配線構造によって少なくとも１つのＴＳＶから分離される。
【００３４】
さらに他の実施形態では、この設計構造は接点ビアレベル誘電体層を表す他のデータをさらに含むことができ、接点ビアレベル誘電体層の底面が半導体基板の上面に垂直に隣接し、少なくとも１つのＴＳＶのそれぞれが接点ビアレベル誘電体層の上面から半導体基板の底面まで延びる。
【００３５】
さらに他の実施形態では、この設計構造は、
半導体基板内に位置する少なくとも１つの半導体デバイスを表す第１の追加のデータと、
接点ビアレベル誘電体層に取り込まれ、少なくとも１つの半導体デバイスと、少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接する少なくとも１つの基板接点ビアを表す第２の追加のデータと、
をさらに含むことができる。
【図面の簡単な説明】
【００３６】
【図１】従来技術の半導体チップの垂直断面図である。
【図２】図１の平面Ｘ−Ｘ’に沿った従来技術の半導体チップの水平断面図である。
【図３】接点ビアレベル誘電体層５０および基板貫通ビア２０のアレイの形成後のステップにおける本発明による模範的な半導体構造体の垂直断面図である。
【図４】金属線レベル誘電体層６０および少なくとも１つのチーズィングホールを含む少なくとも１つの線路レベル金属配線構造の形成後のステップにおける本発明による模範的な半導体構造体の垂直断面図である。
【図５】図４の平面Ｘ−Ｘ’に沿った本発明の第１の実施形態による模範的な半導体構造体の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。
【図６】図４の平面Ｘ−Ｘ’に沿った本発明の第２の実施形態による模範的な半導体構造体の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。
【図７】図４の平面Ｘ−Ｘ’に沿った本発明の第３の実施形態による模範的な半導体構造体の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。
【図８】図４の平面Ｘ−Ｘ’に沿った本発明の第４の実施形態による模範的な半導体構造体の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。
【図９】図４の平面Ｘ−Ｘ’に沿った本発明の第５の実施形態による模範的な半導体構造体の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。
【図１０】本発明による模範的な半導体構造体の第６の実施形態の一部分の鳥瞰図である。
【図１１】第１ビアレベル・ビア・バー８２と第１ビアレベル・ビア８４とを含む金属相互接続構造９０の形成後の本発明による模範的な半導体構造体の垂直断面図である。
【図１２】本発明による模範的な半導体構造体の第７の実施形態の水平断面図である。少なくとも１つの線路レベル金属配線構造８０に隣接する基板貫通ビア２０の側壁の位置および基板貫通ビア２０内のシーム１９の領域は、太い点線および細い点線によってそれぞれ概略的に表されている。さらに、第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４の位置も太い点線によって概略的に表されている。
【図１３】本発明による半導体構造体の半導体設計および製造で使用される設計プロセスのブロック図である。
【発明を実施するための形態】
【００３７】
上記の通り、本発明は、線路レベル金属配線構造と基板貫通ビアを含む半導体構造体、これを製造する方法、およびこれに関する設計構造に関する。本明細書で使用する通り、本発明の諸要素またはその好ましい諸実施形態を紹介するときに、「ａ」、「ａｎ」、「ｔｈｅ」、および「ｓａｉｄ」という冠詞は、その要素のうちの１つまたは複数が存在することを意味するものである。図面全体を通して、同じ参照番号または文字は、同様または同等の要素を指定するために使用される。本発明の主題を不必要に曖昧にするような既知の機能および構造に関する詳細な説明は明瞭にするために省略されている。図面は必ずしも一定の縮尺で描かれているわけではない。
【００３８】
図３を参照すると、本発明による模範的な半導体構造体は、半導体基板１０と、接点ビアレベル誘電体層５０と、基板貫通ビア（ＴＳＶ）２０と、基板レベル接点ビア７０とを含む。半導体基板１０は、半導体材料を含む半導体層１２を含む。半導体基板１０は、バルク基板にするか、または埋設絶縁体層（図示せず）を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板にすることができる。半導体基板１０の上部部分には、当技術分野で既知の方法により、様々な半導体デバイスを含む半導体デバイス領域１４が形成される。半導体デバイスとしては、たとえば、電界効果トランジスタ、バイポーラ・トランジスタ、キャパシタ、抵抗器、インダクタ、ダイオード、バラクタなどを含むことができる。
【００３９】
半導体デバイス領域１４内の様々な半導体デバイスは、半導体基板１０のすぐ上に形成された接点ビアレベル誘電体層５０内に形成された基板レベル接点ビア７０および線路レベル金属配線構造８０を使用して、半導体チップ内で電気的に接続される。
【００４０】
接点ビアレベル誘電体層５０を貫通して半導体基板１０の底面まで基板貫通トレンチが形成される。基板貫通トレンチは、接点ビアレベル誘電体層５０の上面から半導体基板１０の底面まで延びる。基板貫通トレンチは付着またはメッキによって金属またはドープ半導体材料などの導電材料で充填され、基板貫通ビア（ＴＳＶ）２０が形成される。たとえば、ＴＳＶ２０は、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、電気メッキ、無電解メッキ、またはこれらの組み合わせによって形成することができる。ＴＳＶ２０の模範的な材料としては、Ｗ、Ｃｕ、ドープ・ポリシリコンなどを含む。ＴＳＶ２０のそれぞれは、接点ビアレベル誘電体層５０の上面から半導体基板１０の底面まで延びる。
【００４１】
導電材料は基板貫通トレンチ内の空洞の途中ではなく、固体表面上のみに蓄積することができるので、ＴＳＶ２０を形成するために使用される方法に関係なく、ＴＳＶ２０の形成は基板貫通トレンチの側壁表面上の導電材料の蓄積から始まる。導電材料は基板貫通トレンチ内に蓄積するので、それぞれの基板貫通トレンチ内の空洞の体積は減少する。ＴＳＶ２０の形成の終わりに、実質的に垂直でＴＳＶ２０の全高を貫いているシーム１９がＴＳＶ２０内に形成される。ＴＳＶ２０の上面を接点ビアレベル誘電体層５０の上面と実質的に同一平面上にする平坦化後でも、シーム１９はＴＳＶ２０内に存在する。ＴＳＶ２０を形成するために使用される付着プロセスの不適合の程度、すなわち、ＴＳＶ２０の上面からの深さに対する付着した導電材料の厚さの不均一変動の程度に応じて、シーム１９はかなりのサイズを有する可能性がある。シーム１９は、電流伝導用の断面積の低減によりＴＳＶ２０の導電能力を低減するか、あるいはメッキ・プロセス中にメッキ液を閉じ込めるか、またはその両方を引き起こす可能性がある。
【００４２】
典型的に、ビアホールは接点ビアレベル誘電体層５０内に形成され、導電材料で充填されて基板レベル接点ビア７０を形成し、それにより、半導体デバイス領域１４内の様々な半導体デバイスと、その後形成すべき相互接続構造との間の電気接続を提供する。
【００４３】
図４を参照すると、その後、接点ビアレベル誘電体層５０上に金属線レベル誘電体層６０を付着させる。フォトレジスト（図示せず）は、金属線レベル誘電体層６０の上に塗布され、金属線レベル誘電体層６０内にその後形成すべき少なくとも１つの線路レベル金属配線構造の形状内に開口部を含むようにリソグラフィによりパターン形成される。フォトレジスト内のパターンは、エッチング・マスクとしてフォトレジストを使用する異方性エッチングによって金属線レベル誘電体層６０内に転写される。典型的に、エッチングは、少なくとも接点ビアレベル誘電体層５０と金属線レベル誘電体層６０の境界面まで下に進行して、少なくとも１つの陥凹領域を形成する。
【００４４】
陥凹領域のパターンは、本明細書でチーズィングホールと呼ばれる穴のアレイを含む。チーズィングホールのアレイの領域は、少なくとも１つの陥凹領域を形成するエッチング中にフォトレジストによって覆われる。したがって、各チーズィングホールは金属線レベル誘電体層６０の隔離された部分を含む。少なくとも１つの陥凹領域は、金属線レベル誘電体層６０の残りの部分の上面の上のレベルまで導電材料で充填される。導電材料は典型的にＣｕまたはＡｌなどの金属を含む。導電材料は、たとえば、金属線レベル誘電体層６０の上面まで下に化学的機械的平坦化（ＣＭＰ）によって平坦化され、少なくとも１つの線路レベル金属配線構造８０を形成する。
【００４５】
本発明は、ＴＳＶ２０の導電能力を増加するために、あるいは模範的な半導体構造体を取り入れた半導体チップの耐用年数中にＴＳＶ２０の信頼性を高めるために、またはその両方のために、少なくとも１つの線路レベル金属配線構造８０に含まれるチーズィングホールのアレイ用の構成を提供する。模範的な半導体構造体は、少なくとも１つの線路レベル金属配線構造８０に含まれるチーズィングホールのアレイ用の様々なパターンを有する可能性があり、それについては本発明の様々な実施形態において以下に説明する。
【００４６】
図５を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第１の実施形態による模範的な半導体構造体の水平断面図が示されている。ＴＳＶ２０の側壁に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、少なくとも１つの線路レベル金属配線構造８０に隣接するＴＳＶ２０の側壁の位置は太い点線で示されている。また、シーム１９に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、ＴＳＶ２０内のシーム１９の領域は細い点線によって概略的に表されている。
【００４７】
少なくとも１つの線路レベル金属配線構造８０と金属線レベル誘電体層６０は、ＴＳＶ２０の上面と金属線レベル誘電体層６０の上面との間の層の全体を相補的に充填する。少なくとも１つのＴＳＶ２０の側壁の全体は少なくとも１つの線路レベル金属配線構造８０に隣接する。換言すれば、少なくとも１つのＴＳＶ２０の横方向周辺部の全体は少なくとも１つの線路レベル金属配線構造８０の１組の底面につなげられる。したがって、少なくとも１つのＴＳＶ２０の側壁の全体は金属線レベル誘電体層６０から引き離される。典型的に、少なくとも１つのＴＳＶ２０はＴＳＶ２０のアレイである。
【００４８】
少なくとも１つの線路レベル金属配線構造８０は、金属線レベル誘電体層６０の隔離された部分で充填されたチーズィングホールのアレイを含む。具体的に、チーズィングホールのアレイ内の各チーズィングホールは金属線レベル誘電体層６０の隔離された部分を取り込む。少なくとも１つのＴＳＶ２０の領域（太い点線によって表された長方形の面積の合計である）が明確に表明されている水平平面透視図では、少なくとも１つのＴＳＶ２０の領域は、任意の隔離された部分または隣接部分を含む金属線レベル誘電体層６０の領域から引き離される。水平平面透視図は、たとえば、少なくとも１つのＴＳＶ用の太い点線を実線に変換することによって入手することができる。
【００４９】
少なくとも１つの線路レベル金属配線構造８０内のチーズィングホールのすべてが少なくとも１つのＴＳＶ２０の上面から引き離され、少なくとも１つの線路レベル金属配線構造８０内のいずれのチーズィングホールも少なくとも１つのＴＳＶ２０のうちのどのＴＳＶの上にも重ならないので、少なくとも１つの線路レベル金属配線構造８０は少なくとも１つのＴＳＶ２０の上面の全体に隣接する。換言すれば、金属線レベル誘電体層６０のいずれの部分も、その部分が金属線レベル誘電体層６０の外側に位置してそれを取り込むか、その部分が金属線レベル誘電体層６０内に取り込まれた隔離された部分であるかにかかわらず、少なくとも１つのＴＳＶ２０に隣接しない。
【００５０】
チーズィングホールのアレイは、ＴＳＶ２０の一領域と隣接ＴＳＶ２０の一領域との間に位置するチーズィングホールの少なくとも１つの線形アレイを含むことができる。少なくとも１つの線路レベル金属配線構造８０内にはチーズィングホールの複数の線形アレイが存在する可能性がある。チーズィングホールの少なくとも１つの線形アレイは、一方向にユニット・パターンの充満を含む、チーズィングホールの規則正しい線形アレイを含むことができる。ユニット・パターンは、チーズィングホールの領域と、そのチーズィングホールを含まない相補的領域とを含むことができる。ユニット・パターン内のチーズィングホールは、多角形、閉じた曲線形、またはこれらの組み合わせの形状を有することができる。たとえば、ユニット・パターン内のチーズィングホールの形状は、実質的に正方形の形状を有することができ、すなわち、その形状のリソグラフィ・プリント中に形状の変形を受けやすい実質的に正方形である形状の水平断面領域を有することができる。
【００５１】
少なくとも１つの線路レベル金属配線構造８０の領域は少なくとも１つのＴＳＶ２０の全体の上に重なるので、少なくとも１つの線路レベル金属配線構造８０の領域は少なくとも１つのＴＳＶ２０内のシーム１９の領域の全体の上に重なり、それは少なくとも１つのＴＳＶ２０の領域内に限定される。
【００５２】
図６を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第２の実施形態による模範的な半導体構造体の水平断面図が示されている。ＴＳＶ２０の側壁に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、少なくとも１つの線路レベル金属配線構造８０に隣接するＴＳＶ２０の側壁の位置は太い点線で示されている。シーム１９に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、ＴＳＶ２０内のシーム１９の領域は細い点線によって概略的に表されている。
【００５３】
少なくとも１つの線路レベル金属配線構造８０と金属線レベル誘電体層６０は、第１の実施形態と同様に、ＴＳＶ２０の上面と金属線レベル誘電体層６０の上面との間の層の全体を相補的に充填する。第１の実施形態のように、少なくとも１つのＴＳＶ２０の側壁の全体は少なくとも１つの線路レベル金属配線構造８０に隣接する。また、少なくとも１つのＴＳＶ２０の側壁の全体は金属線レベル誘電体層６０から引き離される。典型的に、少なくとも１つのＴＳＶ２０はＴＳＶ２０のアレイである。
【００５４】
少なくとも１つの線路レベル金属配線構造８０は、金属線レベル誘電体層６０の隔離された部分で充填されたチーズィングホールのアレイを含む。具体的に、チーズィングホールのアレイ内の各チーズィングホールは金属線レベル誘電体層６０の隔離された部分を取り込む。少なくとも１つのＴＳＶ２０の領域（太い点線によって表された長方形の面積の合計である）が明確に表明されている水平平面透視図では、少なくとも１つのＴＳＶ２０の領域は、任意の隔離された部分または隣接部分を含む金属線レベル誘電体層６０の領域から引き離される。少なくとも１つの線路レベル金属配線構造は少なくとも１つのＴＳＶ２０の上面の全体に隣接する。
【００５５】
チーズィングホールのアレイは、ＴＳＶ２０の一領域と隣接ＴＳＶ２０の一領域との間に位置する実質的に長方形のチーズィングホールを含むことができる。あるケースでは、実質的に横向きのチーズィングホールの横方向の長さは、ＴＳＶ２０または隣接ＴＳＶ２０の長さ方向より小さい。他のケースでは、実質的に横向きのチーズィングホールの横方向の長さは、ＴＳＶ２０または隣接ＴＳＶ２０の長さ方向より大きいかまたはそれと同じである。
【００５６】
チーズィングホールのアレイは、実質的に長方形のチーズィングホールのアレイ、すなわち、一次元アレイまたは二次元アレイとして配置された複数の実質的に長方形のチーズィングホールを含むことができる。実質的に長方形のチーズィングホールのサイズおよび間隔は、規則正しく周期的なものである場合もあれば、不規則なものである場合もある。
【００５７】
図７を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第３の実施形態による模範的な半導体構造体の水平断面図が示されている。ＴＳＶ２０の側壁に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、少なくとも１つの線路レベル金属配線構造８０に隣接するＴＳＶ２０の側壁の位置は太い点線で示されている。シーム１９に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、ＴＳＶ２０内のシーム１９の領域は細い点線によって概略的に表されている。
【００５８】
少なくとも１つの線路レベル金属配線構造８０と金属線レベル誘電体層６０は、ＴＳＶ２０の上面と金属線レベル誘電体層６０の上面との間の層の全体を相補的に充填する。少なくとも１つのＴＳＶ２０の側壁の全体は少なくとも１つの線路レベル金属配線構造８０に隣接する。したがって、少なくとも１つのＴＳＶ２０の側壁の全体は金属線レベル誘電体層６０から引き離される。典型的に、少なくとも１つのＴＳＶ２０はＴＳＶ２０のアレイである。
【００５９】
チーズィングホールのアレイは、完全に少なくとも１つのＴＳＶ２０の領域内に形成される。少なくとも１つのＴＳＶ２０のそれぞれは、少なくとも１つのＴＳＶ２０のそれぞれの上面の中心部分に位置するシーム１９を含む。チーズィングホールのアレイ内の各チーズィングホールは、ＴＳＶ２０の中心部分の上に位置し、そのＴＳＶ内のシーム１９の全体の上に重なる。したがって、チーズィングホールのアレイは、少なくとも１つのＴＳＶ２０内のシーム１９の領域の全体の上に重なる。少なくとも１つの線路レベル金属配線構造８０は少なくとも１つのＴＳＶ２０の上面の周辺部分に隣接する。ＴＳＶ２０の上面のそれぞれの中心部分はＴＳＶ２０のシーム１９の領域のすべてを含み、ＴＳＶ２０の上面のそれぞれの周辺部分はＴＳＶ２０のシーム１９の領域のすべてを含まない。各ＴＳＶ２０の中心部分および周辺部分は互いに排他的である。
【００６０】
チーズィングホールのアレイ内の各チーズィングホールは金属線レベル誘電体層６０の隔離された部分を取り込む。少なくとも１つのＴＳＶ２０の領域（太い点線によって表された長方形の面積の合計である）が明確に表明されている水平平面透視図では、チーズィングホール内の金属線レベル誘電体層６０の隔離された部分の領域は、少なくとも１つのＴＳＶ２０の領域内に含まれる。金属線レベル誘電体層６０の隔離された部分は、隔離された部分の下に位置するシーム１９を少なくとも１つの線路レベル金属配線構造８０から分離する。金属線レベル誘電体層６０の１組の隔離された部分は、少なくとも１つのＴＳＶ２０内のシーム１９の全体の上に重なる。
【００６１】
図８を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第４の実施形態による模範的な半導体構造体の水平断面図が示されている。ＴＳＶ２０の側壁に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、少なくとも１つの線路レベル金属配線構造８０に隣接するＴＳＶ２０の側壁の位置は太い点線で示されている。シーム１９に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、ＴＳＶ２０内のシーム１９の領域は細い点線によって概略的に表されている。第４の実施形態の構造は、第３の実施形態の構造と第１あるいは第２またはその両方の実施形態の構造を組み合わせることによって得ることができる。
【００６２】
少なくとも１つの線路レベル金属配線構造８０と金属線レベル誘電体層６０は、第１ないし第３の実施形態のように、ＴＳＶ２０の上面と金属線レベル誘電体層６０の上面との間の層の全体を相補的に充填する。少なくとも１つのＴＳＶ２０の側壁の全体は少なくとも１つの線路レベル金属配線構造８０に隣接する。したがって、少なくとも１つのＴＳＶ２０の側壁の全体は金属線レベル誘電体層６０から引き離される。典型的に、少なくとも１つのＴＳＶ２０はＴＳＶ２０のアレイである。
【００６３】
第４の実施形態による模範的な半導体構造体は、第３の実施形態のチーズィングホールのアレイと実質的に同じであるチーズィングホールの第１のアレイと、第１の実施形態のチーズィングホールのアレイあるいは第２の実施形態のチーズィングホールのアレイまたはその両方と実質的に同じである可能性のあるチーズィングホールの第２のアレイとを含む。
【００６４】
具体的に、チーズィングホールの第１のアレイは、完全に少なくとも１つのＴＳＶ２０の領域内に形成される。チーズィングホールの第１のアレイ内の各チーズィングホールは、ＴＳＶ２０の中心部分の上に位置し、そのＴＳＶ内のシーム１９の全体の上に重なる。したがって、チーズィングホールの第１のアレイは、少なくとも１つのＴＳＶ２０内のシーム１９の領域の全体の上に重なる。少なくとも１つの線路レベル金属配線構造８０は少なくとも１つのＴＳＶ２０の上面の周辺部分に隣接する。チーズィングホールの第１のアレイ内の各チーズィングホールは金属線レベル誘電体層６０の隔離された部分を取り込む。チーズィングホールの第１のアレイ内に位置する金属線レベル誘電体層６０の隔離された部分は、隔離された部分の下に位置するシーム１９を少なくとも１つの線路レベル金属配線構造８０から分離する。チーズィングホールの第１のアレイ内に位置する金属線レベル誘電体層６０の１組の隔離された部分は、少なくとも１つのＴＳＶ２０内のシーム１９の全体の上に重なる。
【００６５】
チーズィングホールの第２のアレイは少なくとも１つのＴＳＶ２０の上面から引き離される。換言すれば、チーズィングホールの第２のアレイ内のいずれのチーズィングホールも少なくとも１つのＴＳＶ２０のうちのどのＴＳＶの上にも重ならない。また、チーズィングホールの第２のアレイ内の各チーズィングホールも金属線レベル誘電体層６０の隔離された部分で充填される。チーズィングホールの第２のアレイは、第１の実施形態のように、ＴＳＶ２０の一領域と隣接ＴＳＶ２０の一領域との間に位置するチーズィングホールの少なくとも１つの線形アレイを含むことができる。代わってまたはさらに、チーズィングホールの第２のアレイは、第２の実施形態のように、ＴＳＶ２０の一領域と隣接ＴＳＶ２０の一領域との間に位置する実質的に長方形のチーズィングホールを含むことができる。
【００６６】
第１または第２の実施形態とは異なり、金属線レベル誘電体層６０のいくつかの部分は少なくとも１つのＴＳＶ２０に隣接する。具体的に、チーズィングホールの第１のアレイを充填する金属線レベル誘電体層２０の隔離された部分は、少なくとも１つのＴＳＶ２０の上面に隣接する。
【００６７】
図９を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第５の実施形態による模範的な半導体構造体の水平断面図が示されている。第５の実施形態の構造は、第３の実施形態の構造と第１の実施形態の構造を組み合わせることによって得ることができる。第５の実施形態による模範的な半導体構造体は、第３の実施形態のチーズィングホールのアレイと実質的に同じであるチーズィングホールの第１のアレイと、第１の実施形態のチーズィングホールのアレイと実質的に同じである可能性のあるチーズィングホールの第２のアレイとを含む。
【００６８】
図１０を参照すると、本発明による模範的な半導体構造体の第６の実施形態の一部分の鳥瞰図が示されている。金属線レベル誘電体層６０に取り込まれた少なくとも１つの線路レベル金属配線構造８０を形成するために、本発明の第１ないし第５の実施形態の様々な要素を組み合わせることができる。任意選択の誘電体キャッピング層５２は、少なくとも１つのＴＳＶ２０の形成後に接点ビアレベル誘電体層５０の上に形成することができる。金属線レベル誘電体層６０を任意選択の誘電体キャッピング層５２上に付着させる。同じフォトレジストを使用して、金属線レベル誘電体層６０とともに任意選択の誘電体キャッピング層５２にパターン形成することができる。一実施形態では、少なくとも１つの線路レベル金属配線構造８０を形成する導電金属のメッキ中にメッキ液が閉じ込められるのを防止するために、シーム１９の上に任意選択の誘電体キャッピング層５２を形成することができる。接点ビアレベル誘電体層５０、任意選択の誘電体キャッピング層５２、および金属線レベル誘電体層６０の積み重ねは共同で、半導体層１２に隣接するバックエンドオブライン（ＢＥＯＬ）誘電体層１５を構成する。
【００６９】
図１１を参照すると、その後、図４の模範的な半導体構造体の上に、追加の誘電体層および追加の導電金属相互接続構造が形成される。追加の導電金属相互接続構造は、第１ビアレベル・ビア・バー８２と第１ビアレベル・ビア８４とを含むことができる。金属相互接続構造９０内にはその他の導電配線構造（図示せず）を形成することができる。金属相互接続構造９０の上面上にはボンド・パッド（図示せず）または半田ボール・パッド（図示せず）を形成することができる。半導体デバイス領域１４内の半導体デバイスとボンド・パッドまたは半田ボール・パッドとの電気接続は金属相互接続構造９０内の導電配線構造によって提供され、この金属相互接続構造９０はとりわけ、基板レベル接点ビア７０と、少なくとも１つの線路レベル金属配線構造８０と、第１ビアレベル・ビア・バー８２と、第１ビアレベル・ビア８４とを含む。
【００７０】
図１２を参照すると、図４の平面Ｘ−Ｘ’に沿った本発明の第７の実施形態による模範的な半導体構造体の水平断面図が示されている。ＴＳＶ２０の側壁に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、少なくとも１つの線路レベル金属配線構造８０に隣接するＴＳＶ２０の側壁の位置は太い点線で示されている。シーム１９に対するチーズィングホールのアレイの位置を示すために下向き透視図が使用された場合のように、ＴＳＶ２０内のシーム１９の領域は細い点線によって概略的に表されている。第７の実施形態による模範的な半導体構造体のうち、半導体基板１０の底面から、金属線レベル誘電体層６０および少なくとも１つの線路レベル金属配線構造８０で相補的に充填された層の上面までの部分は、第１ないし第６の実施形態による模範的な半導体構造体のうちの１つと同じにすることができる。
【００７１】
第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４は、少なくとも１つの線路レベル金属配線構造８０の上面のすぐ上に形成される。第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４の断面領域は、少なくとも１つの線路レベル金属配線構造８０の領域の上に重なる。好ましくは、第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４の全体は、少なくとも１つの線路レベル金属配線構造８０の上に重なり、金属線レベル誘電体層６０のいずれの部分の上にも重ならない。したがって、少なくとも１つの線路レベル金属配線構造８０内のすべてのチーズィングホールは、第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４から引き離される。
【００７２】
この場合、第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４は少なくとも１つのＴＳＶ２０のうちのいくつかの上に重なり、それにより、少なくとも１つのＴＳＶと第１ビアレベル・ビア・バー８２および第１ビアレベル・ビア８４との電流伝導を容易にする。このような配置は、少なくとも１つのＴＳＶ２０に接触せずに少なくとも１つのＴＳＶ２０の周りに位置する、チーズィングホールのアレイのパターン、好ましくは、周期的なアレイのパターンにチーズィングホールを配置することによって可能になる。
【００７３】
図１３は、たとえば、半導体ＩＣロジック設計、シミュレーション、テスト、レイアウト、および製造で使用される模範的な設計フロー９００のブロック図を示している。設計フロー９００は、上述し、図３〜図１２に示されている設計構造あるいはデバイスまたはその両方について論理的にまたはそれ以外に機能的に同等の表現を生成するように設計構造またはデバイスを処理するためのプロセスおよびメカニズムを含む。設計フロー９００によって処理されたかあるいは生成されたかまたはその両方である設計構造は、データ処理システム上で実行されたかまたはそれ以外に処理されたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的に、構造的に、機械的に、またはそれ以外に機能的に同等の表現を生成するデータあるいは命令またはその両方を含むように機械可読伝送媒体または記憶媒体上でコード化することができる。設計フロー９００は、設計されている表現のタイプに応じて様々になる可能性がある。たとえば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フローは、標準的なコンポーネントを設計するための設計フロー９００またはその設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）社またはＸｉｌｉｎｘ（Ｒ）社によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００とは異なる可能性がある。
【００７４】
図１３は、好ましくは設計プロセス９１０によって処理される入力設計構造９２０を含む、複数のこのような設計構造を示している。設計構造９２０は、ハードウェア・デバイスの論理的に同等の機能表現を生成するために設計プロセス９１０によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造９２０は、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能表現を生成するデータあるいはプログラム命令またはその両方を含むことができる。機能上あるいは構造上またはその両方の設計の特徴を表すかどうかにかかわらず、設計構造９２０は、中核開発者／設計者によって実装されたものなどの電子計算機援用設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲート・アレイ、または記憶媒体上でコード化されると、図３〜図１２に示されているような電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、またはシステムをシミュレートするかまたはそれ以外に機能的に表すために、設計構造９２０は設計プロセス９１０内の１つまたは複数のハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方によってアクセスし処理することができる。このため、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計を機能的にシミュレートするかまたはそれ以外に表す、人間あるいは機械またはその両方が読み取り可能なソース・コード、コンパイル済み構造、およびコンピュータで実行可能なコード構造を含むファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの低レベルＨＤＬ設計言語あるいはＣもしくはＣ＋＋などの高レベル設計言語またはその両方に適合するかあるいはそれと互換性があるかまたはその両方である、ハードウェア記述言語（ＨＤＬ）設計エンティティまたはその他のデータ構造を含むことができる。
【００７５】
設計プロセス９１０は好ましくは、設計構造９２０などの設計構造を含むことができるネットリスト９８０を生成するために、図３〜図１２に示されているコンポーネント、回路、デバイス、または論理構造と機能的に同等な設計／シミュレーションを合成し、変換し、またはそれ以外に処理するためのハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方を使用し、取り入れる。ネットリスト９８０は、たとえば、集積回路設計内のその他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表す、コンパイル済みまたはそれ以外の処理済みデータ構造を含むことができる。ネットリスト９８０は、そのデバイスに関する設計仕様およびパラメータに応じてネットリスト９８０が１回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されているその他の設計構造タイプと同様に、ネットリスト９８０は、機械可読データ記憶媒体上に記録するかまたはプログラマブル・ゲート・アレイ内にプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらにまたは代替例において、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システムまたはキャッシュ・メモリ、バッファ・スペース、もしくは電気的または光学的伝導デバイスおよび材料にすることができる。
【００７６】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造タイプを処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、たとえば、ライブラリ・エレメント９３０内に常駐し、所与の製造技術（たとえば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、および記号表現を含む、１組の一般的に使用される要素、回路、およびデバイスを含むことができる。データ構造タイプは、設計仕様９４０、特徴付けデータ９５０、検証データ９６０、設計ルール９７０、およびテスト・データ・ファイル９８５をさらに含むことができ、そのテスト・データ・ファイル９８５は、入力テスト・パターン、出力テスト結果、およびその他のテスト情報を含むことができる。設計プロセス９１０は、たとえば、鋳造、成形、およびダイ・プレス成形などの操作に関するストレス解析、熱分析、機械的イベント・シミュレーション、プロセス・シミュレーションなどの標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス９１０で使用される可能性のある機械設計ツールおよびアプリケーションの範囲を理解することができる。また、設計プロセス９１０は、タイミング解析、検証、設計ルール・チェック、配置および経路操作などの標準的な回路設計プロセスを実行するためのモジュールも含むことができる。
【００７７】
設計プロセス９１０は、第２の設計構造９９０を生成するための追加の機械設計またはデータ（適用可能な場合）とともに描写されているサポート・データ構造の一部または全部と一緒に設計構造９２０を処理するために、ＨＤＬコンパイラなどの論理および物理設計ツールならびにシミュレーション・モデル構築ツールを使用し、取り入れる。設計構造９９０は、機械的デバイスおよび構造のデータの交換に使用されるデータ・フォーマットで記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する（たとえば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、またはこのような機械設計構造を保管するかまたは表現するための任意のその他の適切なフォーマットで保管された情報）。設計構造９２０と同様に、設計構造９９０は好ましくは、伝送媒体またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理されたときに図３〜図１２に示されている本発明の諸実施形態のうちの１つまたは複数と論理的にまたはそれ以外に機能的に同等の形態を生成する、１つまたは複数のファイル、データ構造、またはその他のコンピュータでコード化されたデータあるいは命令を含む。一実施形態では、設計構造９９０は、図３〜図１２に示されているデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含むことができる。
【００７８】
一実施形態では、設計構造９２０は、
半導体基板１０（図３、図４、および図１１を参照）を表す第１のデータと、
半導体基板１０を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）２０（図３〜図１１を参照）を表す第２のデータと、
金属線レベル誘電体層６０（図４〜図１１を参照）を表す第３のデータと、
少なくとも１つの線路レベル金属配線構造８０（図４〜図１１を参照）を表す第４のデータであって、金属線レベル誘電体層６０と少なくとも１つの線路レベル金属配線構造８０が少なくとも１つのＴＳＶ２０の上に位置する層（６０、８０）の全体を相補的に充填する、第４のデータと、
少なくとも１つの線路レベル金属配線構造８０内に含まれるチーズィングホールのアレイを表す第５のデータであって、少なくとも１つのＴＳＶ２０の側壁の全体が少なくとも１つの線路レベル金属配線構造８０に隣接する、第５のデータと、
を含むことができる。
【００７９】
一実施形態では、第２のデータは、少なくとも１つのＴＳＶ２０のそれぞれのシーム１９を表す第６のデータと、少なくとも１つのＴＳＶ２０のそれぞれの上面の周辺部分を表す第７のデータとを含み、第４のデータによって表される一領域が第７のデータによって表される一領域に部分的に重なり合い、第６のデータを表す一領域から引き離される。たとえば、第４のデータによって表される領域は図７〜図９の少なくとも１つの線路レベル金属配線構造８０の領域であり、第７のデータによって表される領域は図７〜図９の少なくとも１つの線路レベル金属配線構造８０の領域と少なくとも１つのＴＳＶ２０の領域との重なり領域であり、第６のデータによって表される領域は図７〜図９のシーム１９の領域である。
【００８０】
他の実施形態では、第２のデータは基板貫通ビア（ＴＳＶ）のアレイを表し、第４のデータの一領域が第２のデータの一領域の全体を含む。たとえば、第２のデータによって表される領域は図５および図６の少なくとも１つのＴＳＶ２０の領域であり、第４のデータによって表される領域は図５および図６の少なくとも１つの線路レベル金属配線構造８０の領域である。
【００８１】
さらに他の実施形態では、少なくとも１つのＴＳＶ２０（図３〜図１１を参照）の側壁の全体が金属線レベル誘電体層６０から引き離される。さらに、金属線レベル誘電体層６０のすべての部分は、図５および図６に示される通り、少なくとも１つの線路レベル金属配線構造８０によって少なくとも１つのＴＳＶ２０から分離される可能性がある。
【００８２】
さらに他の実施形態では、この設計構造は接点ビアレベル誘電体層５０（図３、図４、および図１１を参照）を表す他のデータをさらに含むことができ、接点ビアレベル誘電体層５０の底面が半導体基板１０の上面に垂直に隣接し、少なくとも１つのＴＳＶ２０のそれぞれが接点ビアレベル誘電体層５０の上面から半導体基板１０の底面まで延びる。
【００８３】
さらに他の実施形態では、この設計構造は、
半導体基板１０内に位置する少なくとも１つの半導体デバイスを表す第１の追加のデータと、
接点ビアレベル誘電体層６０に取り込まれ、少なくとも１つの半導体デバイスと、少なくとも１つの線路レベル金属配線構造８０のうちの１つに垂直に隣接する少なくとも１つの基板接点ビア７０を表す第２の追加のデータと、
をさらに含むことができる。
【００８４】
設計構造９９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットあるいは記号データ・フォーマットまたはその両方も使用することができる（たとえば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはこのような設計データ構造を保管するための任意のその他の適切なフォーマットで保管された情報）。設計構造９９０は、たとえば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通る経路に関するデータ、上述し、図３〜図１２に示されているデバイスまたは構造を生産するために製造業者またはその他の設計者／開発者が必要とする任意のその他のデータなどの情報を含むことができる。設計構造９９０は次に、ステージ９９５に進むことができ、そのステージでは、たとえば、設計構造９９０はテープ出力に進み、製造業者に公表され、マスク業者に公表され、他の設計業者送られ、顧客に戻されるなどの処理が行われる。
【００８５】
特定の諸実施形態に関して本発明を説明してきたが、上記の説明を考慮すれば、多数の代替例、変更例、および変形例が当業者にとって明白なものになることは明らかである。したがって、本発明は、本発明の範囲および精神ならびに特許請求の範囲に該当するこのような代替例、変更例、および変形例をすべて包含するものである。
【図１】
2011530811.tif 000003
【図２】
2011530811.tif 000004
【図３】
2011530811.tif 000005
【図４】
2011530811.tif 000006
【図５】
2011530811.tif 000007
【図６】
2011530811.tif 000008
【図７】
2011530811.tif 000009
【図８】
2011530811.tif 000010
【図９】
2011530811.tif 000011
【図１０】
2011530811.tif 000012
【図１１】
2011530811.tif 000013
【図１２】
2011530811.tif 000014
【図１３】
2011530811.tif 000015
【手続補正書】
【提出日】平成23年4月12日(2011.4.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）と、
チーズィングホールのアレイを含み、前記少なくとも１つのＴＳＶに垂直に隣接する少なくとも１つの線路レベル金属配線構造と、
前記少なくとも１つの線路レベル金属配線構造に横方向に隣接する金属線レベル誘電体層であって、前記少なくとも１つの線路レベル金属配線構造と前記金属線レベル誘電体層が前記少なくとも１つのＴＳＶ上に位置する層の全体を相補的に充填し、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に隣接する、金属線レベル誘電体層と、
を含む、半導体構造体。
【請求項２】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離される、請求項１記載の半導体構造体。
【請求項３】
前記少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分に隣接し、チーズィングホールの前記アレイが前記少なくとも１つのシームの全体の上に重なる、請求項１記載の半導体構造体。
【請求項４】
チーズィングホールの前記アレイ内の各チーズィングホールが、下に位置するシームを前記少なくとも１つの線路レベル金属配線構造から分離する前記金属線レベル誘電体層の隔離された部分を取り込む、請求項３記載の半導体構造体。
【請求項５】
前記少なくとも１つの線路レベル金属配線構造が、前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つのＴＳＶから分離された、チーズィングホールの他のアレイを含む、請求項３記載の半導体構造体。
【請求項６】
チーズィングホールの前記他のアレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置するチーズィングホールの線形アレイである、請求項５記載の半導体構造体。
【請求項７】
チーズィングホールの前記他のアレイが、隣接するＴＳＶ対の間に位置する実質的に長方形のチーズィングホールのアレイであり、前記実質的に長方形のチーズィングホールの横方向の長さが、前記隣接するＴＳＶ対の長さ寸法より大きいかまたはそれと同じである、請求項５記載の半導体構造体。
【請求項８】
前記少なくとも１つのＴＳＶがＴＳＶのアレイである、請求項３記載の半導体構造体。
【請求項９】
前記金属線レベル誘電体層の１組の隔離された部分が、ＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項８記載の半導体構造体。
【請求項１０】
接点ビアレベル誘電体層をさらに含み、前記接点ビアレベル誘電体層の底面が前記半導体基板の上面に垂直に隣接し、前記少なくとも１つのＴＳＶのそれぞれが前記接点ビアレベル誘電体層の上面から前記半導体基板の底面まで延びる、請求項１記載の半導体構造体。
【請求項１１】
前記半導体基板内に位置する少なくとも１つの半導体デバイスと、
前記接点ビアレベル誘電体層に取り込まれ、前記少なくとも１つの半導体デバイスと、前記少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接する、少なくとも１つの基板接点ビアと、
をさらに含む、請求項１０記載の半導体構造体。
【請求項１２】
前記少なくとも１つのＴＳＶのそれぞれが金属またはドープ半導体材料を含む、請求項１記載の半導体構造体。
【請求項１３】
前記少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールの前記アレイ内の各チーズィングホールが前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイの上面の全体に隣接する、請求項１記載の半導体構造体。
【請求項１４】
前記金属線レベル誘電体層のいずれの部分もＴＳＶの前記アレイに隣接しない、請求項１３記載の半導体構造体。
【請求項１５】
チーズィングホールの前記アレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置するチーズィングホールの線形アレイである、請求項１３記載の半導体構造体。
【請求項１６】
チーズィングホールの前記線形アレイ内の各チーズィングホールが実質的に正方形の水平断面領域を有する、請求項１５記載の半導体構造体。
【請求項１７】
チーズィングホールの前記アレイが、ＴＳＶの一領域と隣接ＴＳＶの一領域との間に位置する実質的に長方形のチーズィングホールを含み、前記実質的に長方形のチーズィングホールの横方向の長さが、前記ＴＳＶまたは前記隣接ＴＳＶの長さ寸法より大きいかまたはそれと同じである、請求項１３記載の半導体構造体。
【請求項１８】
ＴＳＶの前記アレイ内の各ＴＳＶがその上面上にシームを含み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項１３記載の半導体構造体。
【請求項１９】
半導体構造体を形成する方法であって、
半導体基板を貫通する少なくとも１つの基板貫通ビア（ＴＳＶ）を形成するステップと、
前記少なくとも１つのＴＳＶのすぐ上に層を形成するステップであって、金属線レベル誘電体層と少なくとも１つの線路レベル金属配線構造が前記層の全体を相補的に充填し、前記少なくとも１つの線路レベル金属配線構造がチーズィングホールのアレイを含み、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に直接つなげられ、前記金属線レベル誘電体層に隣接しないステップと、
を含む、方法。
【請求項２０】
前記少なくとも１つのＴＳＶのそれぞれがその上面の中心部分に位置するシームを含み、前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分のすぐ上に形成され、チーズィングホールの前記アレイが前記少なくとも１つのシームの全体の上に重なる、請求項１９記載の方法。
【請求項２１】
チーズィングホールの前記アレイ内の各チーズィングホールが、下に位置するシームを前記少なくとも１つの線路レベル金属配線構造から分離する前記金属線レベル誘電体層の隔離された部分を取り込む、請求項２０記載の方法。
【請求項２２】
前記少なくとも１つの線路レベル金属配線構造が、前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つのＴＳＶから分離された、チーズィングホールの他のアレイを含む、請求項２０記載の方法。
【請求項２３】
前記少なくとも１つのＴＳＶがＴＳＶのアレイであり、前記金属線レベル誘電体層の１組の隔離された部分が、ＴＳＶの前記アレイ内のシームの全体の上に重なる、請求項２０記載の方法。
【請求項２４】
前記半導体基板内に少なくとも１つの半導体デバイスを形成するステップと、
前記少なくとも１つの半導体デバイス上に接点ビアレベル誘電体層を形成するステップと、
前記接点ビアレベル誘電体層内に少なくとも１つの基板接点ビアを形成するステップであって、前記少なくとも１つの基板接点ビアが、前記少なくとも１つの半導体デバイスと、前記少なくとも１つの線路レベル金属配線構造のうちの１つに垂直に隣接し、前記少なくとも１つのＴＳＶのそれぞれが前記接点ビアレベル誘電体層の上面から前記半導体基板の底面まで延びるステップと、
をさらに含む、請求項１９記載の方法。
【請求項２５】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離され、前記金属線レベル誘電体層のすべての部分が前記少なくとも１つの線路レベル金属配線構造によってＴＳＶの前記アレイから分離される、請求項１９記載の方法。
【請求項２６】
前記少なくとも１つのＴＳＶが基板貫通ビア（ＴＳＶ）のアレイであり、チーズィングホールの前記アレイ内の各チーズィングホールが前記金属線レベル誘電体層の隔離された部分を取り込み、前記少なくとも１つの線路レベル金属配線構造がＴＳＶの前記アレイの上面の全体のすぐ上に形成される、請求項１９記載の方法。
【請求項２７】
設計するか、製造するか、または設計をテストするために機械可読媒体に実施された設計構造であって、前記設計構造が、
半導体基板を表す第１のデータと、
前記半導体基板を貫通して延びる少なくとも１つの基板貫通ビア（ＴＳＶ）を表す第２のデータと、
金属線レベル誘電体層を表す第３のデータと、
少なくとも１つの線路レベル金属配線構造を表す第４のデータであって、前記金属線レベル誘電体層と前記少なくとも１つの線路レベル金属配線構造が前記少なくとも１つのＴＳＶの上に位置する層の全体を相補的に充填する、第４のデータと、
前記少なくとも１つの線路レベル金属配線構造内に含まれるチーズィングホールのアレイを表す第５のデータであって、前記少なくとも１つのＴＳＶの側壁の全体が前記少なくとも１つの線路レベル金属配線構造に隣接する、第５のデータと、
を含む、設計構造。
【請求項２８】
前記第２のデータが、前記少なくとも１つのＴＳＶのそれぞれのシームを表す第６のデータと、前記少なくとも１つのＴＳＶのそれぞれの上面の周辺部分を表す第７のデータとを含み、前記第４のデータによって表される一領域が前記第７のデータによって表される一領域に部分的に重なり合い、前記第６のデータを表す一領域から引き離される、請求項２７記載の設計構造。
【請求項２９】
前記第２のデータが基板貫通ビア（ＴＳＶ）のアレイを表し、前記第４のデータの一領域が前記第２のデータの一領域の全体を含む、請求項２７記載の設計構造。
【請求項３０】
前記少なくとも１つのＴＳＶの側壁の前記全体が前記金属線レベル誘電体層から引き離され、前記金属線レベル誘電体層のすべての部分が前記少なくとも１つの線路レベル金属配線構造によって前記少なくとも１つのＴＳＶから分離される、請求項２７記載の設計構造。
【国際調査報告】
2011530811.tif 000016