(57)【要約】  薄膜トランジスタが、絶縁基板上の半導体アイランド内に形成される。このトランジスタは、第１の伝導型のソース（１５０２）およびドレイン（１５０４）と、逆の第２の伝導型のチャネル（１５０８）とを備えている。チャネルは、１つまたは複数の絶縁ゲート（１５１０）と重なっており、分離ダイオードを備えている。各分離ダイオードは、低濃度にドープされた第１の領域（１５０６）と、高濃度にドープされ、第２の伝導型である第２の領域（１５１２）とを備えている。ダイオードは、絶縁ゲート（１５１０）とは重なっていない。第１の領域（１５０６）および第２の領域（１５１２）は、隣接するソースまたはドレインの長さよりも短い距離だけ、チャネル（１５０８）から延びている。低濃度にドープされた領域（１５０６）は、ソースまたはドレインから延びており、高濃度にドープされた領域（１５１２）は、低濃度にドープされた領域から延びているため、第１の領域（１５０６）および第２の領域（１５１２）は、トランジスタの主要伝導経路に直角の方向においては、隣接するソースまたはドレインとｐｎ接合を形成するが、主要伝導経路に平行な方向においては形成しない。
2011518434.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に配置された半導体材料からなるアイランド内に形成された薄膜トランジスタであって、
第１の伝導型および第１のドーピング濃度のソース領域と、
上記第１の伝導型および第２のドーピング濃度のドレイン領域と、
上記ソース領域と上記ドレイン領域との間を、主要伝導経路に平行である第１の方向に延び、上記第１の伝導型の逆である第２の伝導型および上記第１のドーピング濃度および上記第２のドーピング濃度よりも低い第３のドーピング濃度の第１のチャネルと、
上記第１の方向に実質的に直角である第２の方向に延びると共に上記第１のチャネルと実質的に重なっている第１の絶縁ゲートと、
上記第１の絶縁ゲートと実質的に重なっていない第１の分離ダイオードとを備え、
上記第１の分離ダイオードは、上記第１のドーピング濃度および上記第２のドーピング濃度よりも低い第４のドーピング濃度の第１の領域と、上記第２の伝導型および上記第４のドーピング濃度よりも高い第５のドーピング濃度の第２の領域とを備え、
上記第１の領域は、上記第１のチャネルから上記第１の方向に、上記ドレイン領域の上記第１の方向における長さよりも短い距離を延びると共に、上記ドレイン領域の第１の端部から上記第２の方向に延びており、
上記第２の領域は、上記第１のチャネルから上記第１の方向に、上記ドレイン領域の上記第１の方向における長さよりも短い距離を延びると共に、上記第１の領域から上記第２の方向に延び、
上記第１の領域および上記第２の領域は、上記第２の方向において上記ドレインとｐｎ接合を形成し、上記第１の方向においては上記ドレインとｐｎ接合を形成しないことを特徴とするトランジスタ。
【請求項２】
上記第１の絶縁ゲートと重なっていない第２の分離ダイオードを備え、
上記第２の分離ダイオードは、第４のドーピング濃度の第１の領域と、第２の伝導型および上記第５のドーピング濃度の第２の領域とを備え、
上記第１の領域は、上記第１のチャネルから上記第１の方向に、上記ドレイン領域の上記第１の方向における長さよりも短い距離を延びており、
上記第２の領域は、上記第１のチャネルから上記第１の方向に、上記ドレイン領域の上記第１の方向における長さよりも短い距離を延びると共に、上記第２の分離ダイオードの上記第１の領域から上記第２の方向に延び、
上記第２の分離ダイオードの上記第１の領域および上記第２の領域は、上記第２の方向において上記ドレインとｐｎ接合を形成し、上記第１の方向においては上記ドレインとｐｎ接合を形成しないことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
上記第１の絶縁ゲートと重なっていない、第３の分離ダイオードおよび第４の分離ダイオードを備え、
上記第３の分離ダイオードおよび第４の分離ダイオードは、それぞれ、第４のドーピング濃度の第１の領域と、上記第２の伝導型および上記第５のドーピング濃度の第２の領域とを備え、
上記第１の領域は、上記第１のチャネルから上記第１の方向に、上記ソース領域の上記第１の方向における長さよりも短い距離を延びると共に、上記ソース領域の第１の端部および第２の端部から上記第２の方向に延びており、
上記第２の領域は、上記第１のチャネルから上記第１の方向に、上記ソース領域の上記第１の方向における長さよりも短い距離を延びると共に、各上記第３の分離ダイオードおよび上記第４の分離ダイオードの上記第１の領域から上記第２の方向に延び、
各上記第３の分離ダイオードおよび上記第４の分離ダイオードの、上記第１の領域および上記第２の領域は、上記第２の方向において上記ソースとｐｎ接合を形成し、上記第１の方向においては上記ソースとｐｎ接合を形成しないことを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
上記分離ダイオードまたは各上記分離ダイオードの上記第１の領域および上記第２の領域は、上記第１のチャネルから、上記第１の方向において実質的に同じ長さだけ延びていることを特徴とする請求項１〜３のいずれか１項に記載のトランジスタ。
【請求項５】
上記分離ダイオードまたは各上記分離ダイオードの上記第１の領域は、上記第２の伝導型であることを特徴とする請求項１〜４のいずれか１項に記載のトランジスタ。
【請求項６】
上記分離ダイオードまたは各上記分離ダイオードの上記第１の領域は、上記第１の伝導型であることを特徴とする請求項１〜４のいずれか１項に記載のトランジスタ。
【請求項７】
上記第４のドーピング濃度は、上記第３のドーピング濃度と実質的に等しいことを特徴とする請求項１〜６のいずれか１項に記載のトランジスタ。
【請求項８】
上記第２のドーピング濃度は、上記第１のドーピング濃度と実質的に等しいことを特徴とする請求項１〜７のいずれか１項に記載のトランジスタ。
【請求項９】
上記第１の絶縁ゲートと重なる第２の絶縁ゲートを備えており、
上記第１のチャネルは、上記第１の絶縁ゲートと上記第２の絶縁ゲートとの間に配置されていることを特徴とする請求項１〜８のいずれか１項に記載のトランジスタ。
【請求項１０】
少なくとも１つのさらなる絶縁ゲートと重なる第２のチャネルを備え、
上記第２のチャネルは、少なくとも１つのさらなる分離ダイオードを有していることを特徴とする請求項１〜９のいずれか１項に記載のトランジスタ。
【請求項１１】
上記ソース領域および上記ドレイン領域は、それぞれ、上記第２の方向において縮減された幅を有するソースサブ領域およびドレインサブ領域によって、上記第１のチャネルに接続されていることを特徴とする請求項１〜１０のいずれか１項に記載のトランジスタ。
【請求項１２】
上記ドレインサブ領域の幅は、上記ソースサブ領域の幅よりも短いことを特徴とする請求項１１に記載のトランジスタ。
【請求項１３】
上記分離ダイオードまたは各上記分離ダイオードは、上記第２の伝導型および上記第５のドーピング濃度よりも低い第６のドーピング濃度の第３の領域と、上記第１の伝導型の第４の領域とを備え、
上記第３の領域は、上記第１のチャネルまたは上記第２のチャネルから上記第１の方向に延びると共に、上記第２の領域から上記第２の方向に延びており、
上記第４の領域は、上記第１のチャネルまたは上記第２のチャネルから上記第１の方向に延びると共に、上記第３の領域から上記第２の方向に延びていることを特徴とする請求項１〜１２のいずれか１項に記載のトランジスタ。
【請求項１４】
上記ソース領域および上記ドレイン領域の少なくとも１つは、上記第１の伝導型および上記第１のドーピング濃度または上記第２のドーピング濃度よりも低い第７のドーピング濃度の領域によって、上記第１のチャネルまたは上記第２のチャネルに接続されていることを特徴とする請求項１〜１３のいずれか１項に記載のトランジスタ。
【請求項１５】
上記第１の伝導型の上記領域は、少なくとも１つの上記絶縁ゲートと重なっていることを特徴とする請求項１４に記載のトランジスタ。
【請求項１６】
上記第１のチャネルは、ボディコンタクトに接続されていることを特徴とする請求項１〜１５のいずれか１項に記載のトランジスタ。
【請求項１７】
請求項１〜１６のいずれか１項に記載のトランジスタを複数備えることを特徴とするアクティブマトリクスディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）のディスプレイ基板の製造において作製されるタイプの薄膜トランジスタ（ＴＦＴ）に関する。また、本発明は、このようなトランジスタを備えるアクティブマトリクスディスプレイに関する。
【背景技術】
【０００２】
添付の図１は、ＡＭＬＣＤ基板を示す図である。ＴＦＴは、表示画素マトリクス１０２において、画素ごとに、またはカラーディスプレイの場合は各サブ画素ごとに、隣り合って配置されており、放射される光のレベルを制御する。ＴＦＴは、ディスプレイゲートドライバ１０４およびディスプレイソースドライバ１０６においても広く用いられており、センサドライバ回路１０８おいても用いられうる。多くの製品が、このようなＡＭＬＣＤを利用している（例えば、携帯電話および携帯情報端末（ＰＤＡ））。ＴＦＴの電気的特性を向上させることによって、ＡＭＬＣＤの消費電力を最小化すること、または、より高性能を実現することが可能になる。ＴＦＴはまた、「システムオンパネル」用の回路における用途、例えば、定常光センサおよび温度センサといった用途を有している。こういった用途を可能にする、低電力増幅器などの特定の好ましい回路接続形態は、ＴＦＴの電気的特性が、十分に均一である場合のみ実現可能である。
【０００３】
ＴＦＴは、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一形態であり、連続して配置された２つの半導体ダイオードと、これらの半導体とゲート電極との間に形成されたキャパシタとから構成されている。ゲート電極は、これらの半導体ダイオード間を流れる電流を制御する。半導体ダイオードおよびトランジスタの構成は、よく知られており（Y. Taur and T. K. Ning, “Fundamentals of Modern VLSI Devices,” Cambridge University Press, 1998年）、ここでは説明しない。ＴＦＴと従来のＭＯＳＦＥＴとの違いは、ＴＦＴでは、半導体は、絶縁基板上に配置された薄膜の形をしており、絶縁基板全体が半導体材料から構成されているのではないという点である。
【０００４】
添付の図２は、一般的な、トップゲート型構成のＴＦＴ（ゲート電極２０２が半導体の上に配置されている）を示す図である。この構成は、一般的には、誘電体（例えばＳｉＯ２）で被覆されている。この図では、誘電体は、簡潔にするために省かれている。様々な種類のＴＦＴの製造プロセスが知られているが、ここでは、概略のみを説明する。基板（一般的にはガラス基板であるが、水晶およびプラスチックを含む他の材料を用いてもよい）に、ベースコート（一般的にはＳｉＯ２）を堆積させる。最終的なデバイスが、チャネルの下にゲート電極を含む必要があるならば、ゲート材料（一般には、金属、例えば、ＴｉＮ、ＴａＮ、Ｗ、もしくはＭｏ、またはポリシリコンの場合もある）を堆積させてパターニングした後、絶縁薄層（一般的には、数１０ｎｍのＳｉＯ２）を堆積させる。そして、半導体（Ｓｉの場合が多い）を堆積させて、パターニングする。各ＴＦＴを、絶縁ベースコート上の個々の半導体アイランド内に生成することが一般的である。こうすることによって、各ＴＦＴは分離されるため、隣接し合うデバイス間のクロストークなどの問題は生じない。
【０００５】
ＴＦＴの製造において、半導体層および他の層をパターニングする最も一般的な技術は、リソグラフィーである。堆積させた層の上に、フォトレジストとして知られる感光性の化学物質を回転塗布（spin on）し、その後、マスクで被覆しながら、紫外線に曝す。その結果、フォトレジストのある規定領域のみ、光と反応することが可能となる。その後、フォトレジストを現像して、紫外線に曝された規定領域、または紫外線に曝されていない規定領域を（用いられるフォトレジストが「ポジティブ」であるか、または「ネガティブ」であるかに応じて）除去する。その後、堆積させた層にエッチングを施す。すなわち、この時点でもフォトレジストに被覆されている規定領域は、このプロセスから保護される。その後、残りのレジストを除去する。ＴＦＴの製造には、このようなマスキングステップが幾つか必要であるため、後に続く全てのマスクは、最初のマスクに、正確に位置合わせされる必要がある。しかし、位置合わせにどうしてもわずかな誤差が生じることは避けられない。誤差の規模は、用いられるマスクアライナ（mask aligner）の精度に応じて異なる。ＴＦＴの設計では、これらの誤差を把握しておく必要がある。
【０００６】
ここで、半導体が、アモルファス状態に堆積されているならば、半導体を結晶化するために、レーザアニーリングなどの処理を用いてもよい。また、イオン注入またはイオン拡散によって、半導体をドーピングしてもよい。ＴＦＴが、ゲート電極をチャネルの上に含むものであるならば、その後、絶縁薄層およびゲート材料を堆積させてパターニングする。ソース領域およびドレイン領域が、ソース領域とドレイン領域との間の半導体材料と逆の極性に高濃度ドープされるように、（一般的にはイオン注入によって）ソース領域およびドレイン領域を形成する。トップゲート型ＴＦＴの場合、ゲート電極の存在が注入されたイオンを遮断するように機能するため、イオンは、ゲート電極に隣接した半導体だけに導入される。これは、自動位置合わせ式注入として知られている。非自動位置合わせ式注入の場合、現像されたフォトレジストは、必要とされていないドーパントイオンを遮断するために利用される。
【０００７】
逆のドーピング極性を有する半導性材料間の接合部においてダイオードが形成されるため、ＴＦＴは、２つのダイオードを含む。１つのダイオードは、ソース注入部と、ゲートの真下のチャネルとの間の接合部にあり、もう１つは、ドレイン注入部とチャネルとの間の接合部にある。ｎ型半導体では、負電荷キャリア（電子）が過剰に存在するが、ｐ型半導体では、正電荷キャリア（正孔）が過剰に存在する。これら２つのキャリアが結びつくと、過剰電子および過剰正孔は、接合部を越えて拡散し、逆の種類のキャリアと再結合する。これらの自由キャリアを除去すると、正に帯電したイオンはｎ型領域に残り、負に帯電したイオンは接合部の近傍のｐ型領域に残る。これは、空乏領域として知られており、荷電イオンの存在によって電界が形成される。電界は、接合部を越えて拡散する方向とは逆の方向に、電荷キャリアをドリフトさせる。平衡に達するのは、キャリアドリフトによる電流が、キャリア拡散による電流と等しくなる場合である。空乏領域の幅は、これら２種類の半導体のドーピング濃度に応じて決定される。空乏領域は、ドーパントの濃度が低い半導体において最も広い。この場合は、電界強度も低い。ｐ型領域およびｎ型領域がキャパシタの２つの電極として考えられ、空乏領域は、誘電体として機能しうるため、ダイオードの空乏領域と関連付けられた、小さいがゼロではない静電容量が存在する。
【０００８】
ダイオードが、順方向にバイアスをかけられている場合、ｎ型材料は、ｐ型材料に対して負バイアスをかけられている。このため、空乏領域中の電界強度が低減し、平衡が妨げられ、拡散電流は、ドリフト電流よりも大きくなる。電流の流れは拡散が優性となるため、電流は、指数関数的（exponential）に印加される電圧に依存する。従って、比較的小さな順方向バイアスが印加された場合であっても、大電流がダイオード中を流れうる。
【０００９】
逆バイアス下のダイオードでは、ｎ型材料は、ｐ型材料に対して正バイアスをかけられている。このため、空乏領域中の電界の強度が増大し、ドリフト電流が拡散電流よりも優勢になる。しかしながら、各ｐ型材料およびｎ型材料において電子および正孔は欠乏しているため、ダイオード中の電流は、極めて小さいままである。空乏領域の幅は、より多くのキャリアが再結合して接合部を越えた電圧降下に順応するため、逆バイアスが増大するにつれて大きくなる。逆バイアスのダイオードは、空乏領域のサイズおよび電界が増大するため、放射といった、電子正孔対を生成するプロセスに対して敏感になる。このようなプロセスによって生成されたキャリアは、電界により即座に空乏領域から掃引され、ダイオード中ではリーク電流が観察される。
【００１０】
補完的なプロセスにおいて、ｎ型チャネルＴＦＴ（ｎＴＦＴ）およびｐ型チャネル（ｐＴＦＴ）の両方が生成される。そのため、少なくとも２つのドーピングステップが必要となる。例えば、ｐＴＦＴをフォトレジストによってマスキングしながらリン（ｎ型）注入を行うことによって、ｎＴＦＴソース領域およびｎＴＦＴドレイン領域が形成されうる。そして、マスキングされたｎＴＦＴを用いたホウ素（ｐ型）注入によって、ｐＴＦＴソース領域およびｐＴＦＴドレイン領域が形成されうる。
【００１１】
ＴＦＴの製造は、堆積させた誘電体（一般的には、ＳｉＯ２またはＳｉＮ）に開口を設け、ソース電極、ドレイン電極、およびゲート電極用の金属コンタクトを堆積およびパターニングすることにより完了する。これらのコンタクトの製造には、必然的に、コンタクト領域内に或る最小面積の半導体が必要となる。
【００１２】
ＴＦＴの背面用に用いられる基板は、通常、ガラスであるため、収縮および溶解を最小限に抑えるために、製造プロセスの間はずっと比較的低い温度（約６００℃以下に）に保持されている必要がある。その代替となるプラスチックなどの基板材料は、さらにより厳しい最大温度限界を有する。
【００１３】
最も一般的な種類のＴＦＴは、トップゲート型を採用している。ここでは、半導体アイランドの形成後に、ゲート電極が堆積される。ゲート電極は、各アイランドの全幅にわたって延び、他の箇所に接触している。従って、このアイランドと、周囲のベースコート領域との高さの相違により、ゲート電極がこのアイランドの端部の周囲を包囲している領域が存在しうる。ＴＦＴは、半導体よりも下方にゲート電極を備えるように製造されてもよいし、または、半導体の上方および下方にゲート電極を備えるように製造されてもよい。添付の図３は、このような、チャネル長方向（図２のｙ方向と同じ方向）に２つのゲート電極を備えるｎＴＦＴを示す断面図である。これらのゲート電極のいずれか一方は、電源に接続されずに、浮遊した状態で維持されていてよい。
【００１４】
ＴＦＴチャネルの幅（図２のゲート電極に平行である、ｘ方向）は、デバイスの用途に応じて決定される。集積回路設計に必要な面積を最小限に抑えるために、一般に、ＴＦＴを可能な限り小さくすることが望ましい。しかしながら、ＴＦＴを流れる電流は、チャネル長に比例しているため、幾つかの用途では、ＴＦＴの幅は、比較的長い状態で維持される必要がある。ロジック回路の用途では、一般に、チャネル長は、より狭くてよく、金属のソース電極およびドレイン電極が半導体と接触する領域に必要な面積が、限定因子となる。このような場合、半導体アイランドは、添付の図４に示されるように、パターニングされうる。
【００１５】
添付の図５は、トップゲート型ｎＴＦＴをチャネル長方向において示す断面図である。一般的な動作では、ソース５０２は、接地されており、ドレイン５０４は、高電圧においてバイアスをかけられている。従って、チャネル５０８とドレインとの間の接合部は、逆バイアスをかけられている。ゲート電極５０６の電位は、ソースとドレインとの間を電流が流れるかどうかを決定し、従って、ＴＦＴのスイッチング動作を生じさせる。ゲート電極が低電位（オフ状態）である場合、低濃度にｐ型ドープされたチャネル領域は、高濃度にｎ型ドープされたソース領域とドレイン領域との間の電気伝導に対する障害として機能する。ゲート電極が高電位（オン状態）である場合、チャネル領域の表面は反転され、ソースとドレインとの間に電流を流すことが可能な自由電子の薄層が生成される。チャネルの表面を最初に反転させるゲート電圧が閾値電圧として知られている。ｐＴＦＴも、同様に動作するが、全てのドーパントの極性および印加された電位の極性が逆である点、および、電子ではなく正孔によって電気伝導が行われる点が異なっている。ｎＴＦＴおよびｐＴＦＴの一般的な変換特性は、添付の図６に示されている。図６は、ドレイン上の電流がゲート上の電位に応じて変動する様子を示している。
【００１６】
ＴＦＴのドレインが逆バイアスをかけられているため、電界は、接合部の近傍のチャネルの領域内に望ましくない衝撃イオン化（impact ionisation）を生じさせるほどに大きくなりうる。伝導キャリアは、大きな電界に遭遇すると、通常よりも著しく大きなエネルギーを得てホットキャリアになりうる。ホットキャリアは、大きなエネルギーを有しているため、半導体または周囲の絶縁物の内部（またはこれらの界面において）に損傷を生じさせうる。これらの損傷は、時間と共にＴＦＴの性能を劣化させる。ドレイン内の電界を低減するために、それゆえ、ホットキャリアの数を低減するために、低濃度にドープされたドレイン（ＬＤＤ）、またはゲートと重なったドレイン（ＧＯＬＤ）構造が用いられうる。ＬＤＤまたはＧＯＬＤ構造を生成するには、さらなるイオン注入ステップが必要となり、ＬＤＤ構造の場合は、このイオン注入は、構造全体に対して行われうる（すなわちレジストでマスキングされない）。
【００１７】
添付の図７は、ＬＤＤおよびＧＯＬＤ構造を有するｎＴＦＴを示す図である。これらの構造は、高濃度にドープされたｎ型ソース領域／ドレイン領域とｐ型チャネルとの間に挿入された、ｎ型ドーピングのさらなる領域の形を有している。当該さらなる領域は、ソース領域およびドレイン領域においてより低いドーピング濃度を有している。電位はこのような接合部を越えて徐々に変動するため、電界強度は低減される。ＬＤＤ構造７０２の場合、ゲート電極に隣接して上記さらなるｎ型領域が配置されているが、ＧＯＬＤ構造７０４の場合、ゲート電極の真下に上記さらなる領域が配置されている。
【００１８】
ＴＦＴ半導体アイランドは、その全ての面を、ＳｉＯ２などの絶縁物で包囲されている。絶縁物は、低温度製造に求められる要件のために、固定電荷（正電荷または負電荷）を含んでいてよい。固定正電荷が存在することにより、ｐ型半導体材料は、他よりも小さなゲート電圧において反転する。一方、同様に、ｎ型材料は、負の酸化物電荷によって、より小さなゲート電圧において反転する。その理由として、半導体アイランドの端部がより多くの絶縁物に曝されるため、これらの領域では、閾値電圧が特に小さいことが考えられる。さらに、ＴＦＴがトップゲート型構成であり、ゲート電極が半導体アイランドの側面に包囲されているならば、ゲートと半導体と間の電界強度は、ゲート電極とソース電極との間の電位差が印加されると、アイランドの中心よりも端部においてより大きくなるであろう。これはまた、アイランドの端部の閾値電圧を低減するように作用する。
【００１９】
半導体アイランドの端部領域の早期ターンオン（turn-on）は、添付の図８のｎＴＦＴが示すように、トランジスタのサブスレッショルド領域（subthreshold region）におけるリーク電流として認識される。アイランドの端部においてこのようなリークを有するＴＦＴは、添付の図９に示されるように、平行な２つのトランジスタとして形成されうる。ここで、一方のトランジスタはアイランドの端部の寄生トランジスタ９０２を示し、他方のトランジスタはＴＦＴ９０４の本体を示す。ゲート電極がソース電位にある時に、アイランドの端部がオフ状態になることを保証するために、通常はチャネルドーピング（channel doping）の濃度を増大させることにより、ＴＦＴの閾値電圧を増大させる必要がある。これは、許容されうるオン電流およびオフ電流を実現するために必要とされる電源電圧の規模を大きくし、結果的に、何らかの回路を利用しているＴＦＴの消費電力を増加させる。また、サブスレッショルドリーク電流（subthreshold leakage current）が存在することにより、この形態の動作におけるＴＦＴ間の変異が増大するという影響が生じる。低電力増幅器といった所定の回路接続形態は、好適なサブスレッショルド電流を有するＴＦＴに依存する。アイランドの端部の寄生伝導チャネルによって誘発された変異は、このような回路の性能が低下していることを意味する。
【００２０】
チャネルの端部の近傍においてのみ、チャネルドーピングの濃度を増大させることは、これらの領域における寄生伝導（parastic conduction）に関連付けられるリーク電流を低減可能とすることが知られている。例えば、米国第５，４８８，００１号は、傾斜縁のイオン注入マスクを用いてアイランドの端部に生成された、高濃度ドープされたストリップを有するＴＦＴの製造技術を開示している。このような技術は、必然的に、従来のＴＦＴ製造プロセスフローを変更する必要があり、このためコストが高くなり、収益に悪影響を与えることになる。さらに、これらのドーピング濃度が高い領域は、チャネルと逆のドーピング極性を有する、高濃度にドープされたソース領域およびドレイン領域に直接接触しているため、結果的に、横方向の強い電界が生じ、ドレインにおいて接合リークが増大すると共に、信頼性を悪化させることが起こりうる。
【００２１】
他の提案は、ダイオードを半導体アイランドの端部に生成することである。このダイオードは、ゲート電極の真下の寄生伝導経路が、ソース領域およびドレイン領域と通信することを妨げる。添付の図１０は、米国第４，７９１，４６４号に開示されたような、ソース１００２およびドレイン１００４の逆の極性を有するドーピング領域を用いて生成された分離ダイオードを有するＴＦＴの上面図を示す図である。ｎＴＦＴの場合、ダイオードは、２つのｐ型ドープされた半導体領域を用いて生成される。低濃度にｐ型ドープされた（ｐ型ドーピングとして知られる）領域１００６は、ダイオード内部の電界の強度を低減するように機能する。その一方で、高濃度にｐ型ドープされた（ｐ＋型ドーピングとして知られる）領域１００８は、ダイオードのｐ型側面の内部に形成される空乏領域の寸法を制限するように機能する。領域１００６および領域１００８は、ソース１００２およびドレイン１００４と、ｐｎ接合１０１４およびｐｎ接合１０１６を形成する。ｐｎ接合１０１４は、ＴＦＴの主要伝導経路に平行である第１の方向ｙに形成され、ｐｎ接合１０１６は、第１の方向に直角である第２の方向ｘに形成される。添付の図１１の等価回路に示されるように、ダイオード１１０２が存在することにより、寄生トランジスタ１１０４は、ソース１１０６およびドレイン１１０８から分離する。
【００２２】
この提案の問題点は、分離ダイオードのさらなる空乏領域が、ソースとドレインとの接合部に関連付けられる寄生容量を増大させ、ＴＦＴの高周波動作を劣化させるという点である。さらに、これらの空乏領域は、光に曝すことによるキャリア発生に対して敏感となる。このため、このような構造を含むデバイスは、ディスプレイ内での使用に適さない。この理由は、逆バイアスをかけられたダイオード内の接合リークが増大し、実現されうるオフ状態電流が制限されるからである。さらに、このようなデバイスは、高温度において分離ダイオード内のリークが増大するため、温度に対して高い感度を示しうる。最終的に、このようなトランジスタを製造する際には、分離ダイオードのｎ＋型ドープされた領域およびｐ＋型ドープされた領域を生成するために、マスクを用いる少なくとも２つの注入ステップを用いることが必要となる。これらのステップは、互いに自動位置合わせ式ではない。従って、添付の図１２に示すように、注入マスクをｘ方向およびｙ方向の両方向において正確に位置合わせすることが求められるため、ＴＦＴの製造は、より難しいものとなる。十分に正確に位置合わせできなかった場合、ｎ＋型領域とｐ＋型領域との間の分離が小さくなり過ぎ、ダイオード内の電界強度が増大することになる。これは、接合部を通る電位が大きく変化し、接合リークが大幅に増大するためである。
【００２３】
他の提案は、ゲート電極が半導体アイランドの端部と重ならないように、ＴＦＴを製造することである。米国第４，９１８，４９８号は、ゲート電極が、ソース領域およびドレイン領域の逆のドーピング極性を有する上述の領域で終結している装置について記載している。この提案の欠点は、金属コンタクトを、回路の他の箇所でなく、半導体アイランドの真上のゲート電極に形成しなければならない点である。これは、ゲート電極へのコンタクトが信頼性を有して形成されうる程度に十分に大きな面積の領域を、ゲート電極が有していなければならない点である。必然的に、ＴＦＴの最大面積は増大してしまう。集積回路が可能な限り小さい面積を消費する必要がある場合、これは、全く望ましいことではない。さらに、デバイス上のゲート電極の面積が大きいと、ゲート電極からのリーク電流が増大しうる。
【００２４】
関連する他の従来技術には、トランジスタに、デバイスの本体を接地するために用いられうる領域を設けることに関する開示が含まれる。従来のＴＦＴのチャネル領域は浮遊しているため、このチャネル領域の電位は、ドレインにおける衝撃イオン化によって生成されたキャリアが蓄積した結果、変化することが可能である。これによって、キンク効果（kink effect）が導かれうる。キンク効果は、良好に機能するトランジスタに期待されるように、ドレイン電圧が増加するにつれて、ＴＦＴのドレイン電流が飽和するよりはむしろ著しく増大したときに生じる（Y. Taur and T. K. Ning, “Fundamentals of Modern VLSI Devices,” Cambridge University Press, 1998年）。これは、デバイスの信頼性に害を及ぼす。
【００２５】
添付の図１３は、米国第６，９４０，１３８号からの従来技術を示す図である。この図では、ソースおよびドレインに対して逆のドーピング極性の領域が、トランジスタのチャネル長方向の側面に沿って付加されており、この領域は、金属線に接触されている。このような設計の目的は、過剰なキャリアを除去すると共にトランジスタの信頼性を改善することを助長することであるが、これらはまた、半導体アイランドの端部に関連付けられるリーク電流の低減においても有効であることが実証されている。しかし、このような構造では、米国第４，７９１，４６４号に関連付けられた問題は、より深刻なものとなる。なぜなら、空乏領域は、ボディコンタクト電極が収容されうるように、デバイスの全長に沿って延びていなければならず、このため空乏領域の面積は増大されるからである。米国第４，８０９，０５６号はまた、さらなるコンタクトによってボディの電位を制御可能である装置について記載している。ここでも、ソース領域およびドレイン領域に対して逆のドーピング極性を有する領域が、デバイスの全長に延びており、大きな空乏領域を形成している。
【００２６】
米国法定発明登録Ｈ１４３５には、アイランドの端部におけるリークの問題を解決するデバイスについて記載されている。このデバイスは、デバイスのボディの電位制御が可能である。添付の図１４に示されるように、チャネル領域１４０２は、その両側が、ゲート電極１４０４の外側に向かって延びており、ｐ＋型ドープされた領域１４０６とのコンタクトが形成されている。この提案の欠点は、２つのさらなるコンタクトが必要となることによって使用される面積である。
【００２７】
従来技術は、半導体アイランドの端部に関連付けられるリーク電流を低減する技術について記載しているが、製造の困難性、収益、寸法が大きくなること、周囲条件に対して感度が増大すること、高周波性能が劣化すること、またはこれらの組み合わせの面から見ると、大きな欠点が存在している。
【発明の概要】
【００２８】
本発明の第１の態様によれば、絶縁基板上に配置された半導体材料からなるアイランド内に形成された薄膜トランジスタが提供される。このトランジスタは、第１の伝導型および第１のドーピング濃度のソース領域と、第１の伝導型および第２のドーピング濃度のドレイン領域と、ソース領域とドレイン領域との間を、主要伝導経路に平行である第１の方向に延び、第１の伝導型の逆である第２の伝導型および第１のドーピング濃度および第２のドーピング濃度よりも低い第３のドーピング濃度の第１のチャネルと、第１の方向に実質的に直角である第２の方向に延びると共に第１のチャネルと実質的に重なっている第１の絶縁ゲートと、第１の絶縁ゲートと実質的に重なっていない第１の分離ダイオードとを備えている。この第１の分離ダイオードは、第１のドーピング濃度および第２のドーピング濃度よりも低い第４のドーピング濃度の第１の領域と、上記第２の伝導型および第４のドーピング濃度よりも高い第５のドーピング濃度の第２の領域とを備え、第１の領域は、第１のチャネルから第１の方向に、ドレイン領域の第１の方向における長さよりも短い距離を延びると共に、ドレイン領域の第１の端部から第２の方向に延びており、第２の領域は、第１のチャネルから第１の方向に、ドレイン領域の第１の方向における長さよりも短い距離を延びると共に、第１の領域から第２の方向に延び、第１の領域および第２の領域は、上記第２の方向において上記ドレインとｐｎ接合を形成し、上記第１の方向においては上記ドレインとｐｎ接合を形成しない。
【００２９】
このトランジスタは、第１の絶縁ゲートと重なっていない第２の分離ダイオードを備えていてよい。この第２の分離ダイオードは、第４のドーピング濃度の第１の領域と、第２の伝導型および第５のドーピング濃度の第２の領域とを備え、第１の領域は、第１のチャネルから第１の方向に、ドレイン領域の第１の方向における長さよりも短い距離を延びており、第２の領域は、第１のチャネルから第１の方向に、ドレイン領域の第１の方向における長さよりも短い距離を延びると共に、第２の分離ダイオードの第１の領域から第２の方向に延び、第２の分離ダイオードの、第１の領域および第２の領域は、第２の方向においてドレインとｐｎ接合を形成し、第１の方向においては上記ドレインとｐｎ接合を形成しない。
【００３０】
このトランジスタは、第１の絶縁ゲートと重なり合っていない、第３の分離ダイオードおよび第４の分離ダイオードを備えていてよい。第３の分離ダイオードおよび第４の分離ダイオードは、それぞれ、第４のドーピング濃度を有する第１の領域と、第２の伝導型および上記第５のドーピング濃度を有する第２の領域とを備えており、第１の領域は、第１のチャネルから第１の方向に、ソース領域の第１の方向における長さよりも短い距離を延び、ソース領域の第１の端部および第２の端部から第２の方向に延びており、第２の領域は、第１のチャネルから第１の方向に、ソース領域の第１の方向における長さよりも短い距離を延びると共に、各第３の分離ダイオードおよび第４の分離ダイオードの第１の領域から第２の方向に延び、各第３の分離ダイオードおよび第４の分離ダイオードの、第１の領域および第２の領域は、第２の方向においてソースとｐｎ接合を形成し、第１の方向においては上記ソースとｐｎ接合を形成しない。
【００３１】
上記分離ダイオードまたは各上記分離ダイオードの第１の領域および第２の領域は、第１のチャネルから、第１の方向においてほぼ同じ長さだけ延びていてよい。
【００３２】
上記分離ダイオードまたは各上記分離ダイオードの第１の領域は、第２の伝導型であってよい。
【００３３】
上記分離ダイオードまたは各上記分離ダイオードの第１の領域は、第１の伝導型であってよい。
【００３４】
第４のドーピング濃度は、第３のドーピング濃度と実質的に等しくてよい。
【００３５】
第２のドーピング濃度は、第１のドーピング濃度と実質的に等しくてよい。
【００３６】
本トランジスタは、第１の絶縁ゲートと重なる第２の絶縁ゲートを備えていてよく、第１のチャネルは、第１の絶縁ゲートと第２の絶縁ゲートとの間に配置されている。
【００３７】
本トランジスタは、少なくとも１つのさらなる絶縁ゲートと重なる第２のチャネルを備えていてよい。第２のチャネルは、少なくとも１つのさらなる分離ダイオードを有している。
【００３８】
上記ソース領域およびドレイン領域は、それぞれ、上記第２の方向において縮減された幅を有するソースサブ領域およびドレインサブ領域によって、第１のチャネルに接続されていてよい。ドレインサブ領域の幅は、ソースサブ領域の幅よりも短くてもよい。
【００３９】
上記分離ダイオードまたは各上記分離ダイオードは、第２の伝導型および第５のドーピング濃度よりも低い第６のドーピング濃度の第３の領域と、第１の伝導型の第４の領域とを備えていてよい。第３の領域は、第１のチャネルまたは第２のチャネルから第１の方向に延びると共に、第２の領域から第２の方向に延びている。第４の領域は、第１のチャネルまたは第２のチャネルから第１の方向に延びると共に、第３の領域から第２の方向に延びている。
【００４０】
ソース領域およびドレイン領域の少なくとも１つは、第１の伝導型および第１のドーピング濃度または第２のドーピング濃度よりも低い第７のドーピング濃度の領域によって、第１のチャネルまたは第２のチャネルに接続されていてよい。この第１の伝導型の領域は、少なくとも１つの絶縁ゲートと重なっていてよい。
【００４１】
第１のチャネルは、ボディコンタクトに接続されていてよい。
【００４２】
本発明の第２の態様によれば、本発明の第１の態様に係るトランジスタを複数備える、アクティブマトリクスディスプレイが提供される。
【００４３】
従って、半導体アイランドの端部におけるＴＦＴチャネルの領域を、ソースおよびドレインから分離して、半導体アイランドの端部の早期ターンオンに関連付けられるリーク電流を低減または排除するダイオードを提供することが可能である。半導体アイランドは、分離ダイオードに関連付けられた空乏領域の面積が低減または最小化されるようにパターニングされる。
【００４４】
このようなＴＦＴの一実施例は、
・絶縁基板上に配置された、上面および側壁を有する半導体材料のアイランドと、
・ゲート電極、および、該ゲート電極を半導体アイランドから分離させるゲート絶縁層を備え、半導体アイランドの上方もしくは下方、または上方および下方に配置された少なくとも１つのゲート積層と、
・ゲート電極の上方／下方に配置され、側壁まで延びる、半導体アイランドの内部にある第２の伝導型のチャネル領域と、
・半導体アイランドの内部の、チャネル領域の両側にある第１の伝導型のソース領域およびドレイン領域と、
・半導体アイランドの内部にあり、２つの領域を備える、ゲート電極とは重なっていない分離ダイオードであって、第１の領域は、ソース／ドレインおよびチャネル領域に隣接して配置されており、チャネル領域と同じ伝導型およびドーピング濃度を有しており、第２の領域は、側壁まで延び、同じく第２の伝導型であるが、第１の領域よりも大幅に高い濃度ドーピング濃度を有している、分離ダイオードとを備えており、
・上述の半導体アイランドは、分離ダイオードを含む領域の面積が最小化されるようにパターニングされている。
【００４５】
従って、ｎ型半導体材料とｐ型半導体材料との間に空乏領域が形成される（ゲート電極に覆われていない）面積の寸法は、低減または最小化される。
【００４６】
分離ダイオードは、既存の半導体アイランドの内部に形成されるのではなく、トランジスタを幅方向（ゲート電極に平行）に延びるさらなる半導体領域内に形成される。このさらなる領域は、デバイス全体の長さを延びてはおらず、ゲート電極の下方に存在し、ゲート電極をわずかだけ超えて、トランジスタの長さ方向（ゲート電極に直角の方向）に延びている。
【００４７】
補足的製造プロセスを用いる場合には、ｐＴＦＴ用の、高濃度にドープされたソース領域およびドレイン領域を生成するために用いられる注入法を用いて、ｎＴＦＴの分離ダイオード内に高濃度ｐ型ドーピングを生成することが可能である。同様に、ｎＴＦＴのソース／ドレイン注入を用いて、ｐＴＦＴの分離ダイオード内に高濃度ｎ型ドーピングを生成してもよく、このため、さらなるプロセスステップは必要ない。
【００４８】
分離ダイオードに関連付けられた空乏領域の面積が低減または最小化されているため、ダイオードのリーク電流も、低減または最小化される。このため、より小さいＴＦＴオフ状態電流を実現することが可能である。さらに、空乏領域の寄生容量も、低減または最小化され、ＴＦＴが高周波で動作される時に、これらの領域が性能に与える影響は確実に低減される。上昇されたダイオードリーク電流といった形の放射および温度に対する感受性も低減または最小化される。
【００４９】
ここに記載したような方法でパターニングされた半導体アイランド上の分離ダイオードを形成する際には、ｎ＋型ドーピングおよびｐ＋型ドーピング用の２つの注入マスクの位置合わせは、２つの方向ではなく、１つの方向（図１２のｘ方向）においてのみ重要になる。これは、ＴＦＴの製造を簡素化し、従って、従来技術と比べて、コストを低減するおよび／または収益を改善することが可能である。
【００５０】
この分離の仕組みを、ＴＦＴのチャネル電位を制御するように機能する構造と組み合わせることが可能である。このような構造は、これらがチャネルの両側に設けられるならば、Ｓｉアイランドの端部におけるリーク電流を回避することが可能であるが、これは、通常、極めて多くの面積を消費する。チャネル電位を制御するためには１つのコンタクトしか必要でないため、ここに開示した種類の、面積が最小化された分離ダイオードを、ＴＦＴの他の側面に付加することは、あらゆる従来技術よりも効果的に、チャネル電位を制御することおよびリークを排除することができるという利点を実現する。
【００５１】
本発明の、上述した目的、特徴、および利点、並びに、他の目的、特徴、および利点は、以下の本発明の詳細な説明を、添付の図面と併せて考慮することによって、より容易に理解される。
【図面の簡単な説明】
【００５２】
【図１】公知のＡＭＬＣＤを示す図である。
【図２】公知の、一般的なトップゲート型構成のＴＦＴを示す図である。
【図３】トップゲート電極およびボトムゲート電極を備える公知のｎＴＦＴを示す断面図である。
【図４】ロジック回路用途に適した、幅が狭い公知のＴＦＴを示す上面図である。
【図５】公知のｎＴＦＴを示す断面図である。
【図６】公知の一般的なＴＦＴ変換特性を示す図である。
【図７】公知の、ＬＤＤ構造およびＧＯＬＤ構造のｎＴＦＴを示す断面図である。
【図８】ｎＴＦＴにサブスレッショルドリークが生じた際の、公知のＴＦＴ変換特性を示す図である。
【図９】アイランドの端部において、寄生伝導を有する公知のＴＦＴの等価回路を示す図である。
【図１０】米国第４，７９１，４６４号に記載された分離の仕組みを用いた、公知のＴＦＴを示す上面図である。
【図１１】米国第４，７９１，４６４号に紹介された、アイランドの端部におけるリークを回避するダイオードを備える、公知のＴＦＴの等価回路を示す図である。
【図１２】米国第４，７９１，４６４号に記載された構造を形成するために、２つのドーピングマスクを正確に位置合わせする要件を示す図である。
【図１３】米国第６，９４０，１３８号に記載された、ホットキャリアを除去するためのさらなる領域を備える公知のＴＦＴを示す図である。
【図１４】米国法定発明登録Ｈ１４３５に記載された公知のＴＦＴを示す上面図である。
【図１５】本発明の第１の実施形態を示す図である。
【図１６】狭いチャネルＴＦＴの場合の、本発明の第１の実施形態を示す図である。
【図１７】本発明の第２の実施形態を示す図である。
【図１８】本発明の第３の実施形態を示す図である。
【図１９】本発明の第４の実施形態を示す図である。
【図２０】本発明の第５の実施形態を示す図である。
【図２１】本発明の第６の実施形態を示す図である。
【図２２】本発明の第７の実施形態を示す図である。
【図２３】本発明の第８の実施形態を示す図である。
【図２４】本発明の第９の実施形態を示す図である。
【発明を実施するための形態】
【００５３】
第１の実施形態は、分離ダイオードの空乏領域の面積を最小化するようにパターニングされた半導体アイランドを備えるＴＦＴを説明するものである。
【００５４】
図１５は、幅が比較的広いチャネルを有するｎＴＦＴの場合の実施形態を、上面図に示す図である。このＴＦＴは、半導体（アモルファス、多結晶、または結晶の、Ｓｉである場合が多い）の薄膜と、上記半導体の上方または下方に配置され、ＳｉＯ２といった誘電体によって半導体から分離されたゲート電極とを備えている。さらに、２つのゲート電極が、半導体アイランドの上方および下方に配置されていてもよい。２つのゲート電極のいずれか一方は、電源電圧に接続されておらず、浮遊したまま維持されていてよい。
【００５５】
半導体アイランド１５０１において、ソース領域１５０２およびドレイン領域１５０４は、高濃度にｎ型ドープされて（一般的にはほぼ同一である、第１のドーピング濃度および第２のドーピング濃度を有して）おり、チャネル領域１５０８によって分離されている。チャネル領域１５０８は、ゲート電極１５１０の上方または下方に直接設置され（または、ＴＦＴの種類によっては、２つのゲート電極の間に挟まれ）、低濃度にｐ型ドープされている。チャネル領域１５０８は、ゲート電極１５１０の方向に平行である２つの方向（図１５のｘ方向）に延びており、ソース１５０２およびドレイン１５０４の端部を越えて突出している。この突出部は、ゲート電極１５１０に直角な両方向にも延びている（図１５のｙ方向）。これらの、ゲート電極１５１０の上方または下方に直接設置されていない延長部は、低濃度にｐ型ドープされた領域１５０６と、低濃度にドープされた領域１５０６に隣接して設置された高濃度にドープされたｐ型領域１５１２とを有している。低濃度にｐ型ドープされた領域１５０６は、領域１５０６がチャネル１５０８のどの側面に配置されているかに応じて、ソース１５０２またはドレイン１５０４に隣接している。低濃度にドープされた領域１５０６は、チャネル領域１５０８と同じドーピング濃度を有している。
【００５６】
従って、米国第４，７９１，４６４号に記載された種類の分離ダイオードが、ゲート電極によって覆われていない延長領域において形成されている。ｎ型領域とｐ型領域との間に形成される空乏領域の面積は、アイランドの延長部がゲート電極からｙ方向に突出している範囲によって決定される。この突出部の可能な限り最小限の寸法は、製造工程において用いられるリソグラフィーシステムの位置合わせ性能によって決定される。領域１５０６および領域１５１２は、（「第２の」）方向ｘにおいて、ソース１５０２およびドレイン１５０４とｐｎ接合１５１６を形成するが、ＴＦＴの主要伝導経路に平行な（「第１の」）方向ｙにおいては形成しない。領域１５０６および領域１５１２は、チャネル１５０８から第１の方向において、ほぼ同じ長さだけ延びている。
【００５７】
ロジック回路用途では、ＴＦＴチャネルは、狭い場合が多く、そのため、ソース電極およびドレイン電極が半導体に接触している領域は、このチャネルよりも大幅に広くなっている場合がある。このような場合、半導体アイランド１５０１は、図１６に示すようにパターニングされている。分離ダイオードをアイランドの延長部内に形成する原理と同じ原理が用いられる。しかしこの場合、ソース領域１５０２およびドレイン領域１５０４は、ここでも、ゲート電極１５１０に平行に（ｘ方向）に延びており、十分に半導体との金属コンタクトを形成できる程度に大きな領域を生成している。これらのソース／ドレイン延長部と、ｐ型領域１５０６・１５１２との間には、半導体内の凹部１６０２が残されている。従って、ソース１５０２およびドレイン１５０４は、（ｘ方向において）幅が短くなったソースサブ領域およびドレインサブ領域によって、チャネルに接続されている。
【００５８】
本実施形態の従来技術に対する利点は、ここで紹介した半導体アイランドの両形状において、ダイオードの空乏領域が、可能な限り最小化されている点である。このため、ダイオードに関連付けられる逆方向のリーク電流が低減され、オフ状態電流を小さくすることが実現されうる。放射および温度の変化、並びに分離ダイオードの寄生容量に対するＴＦＴの感受性は、低減される。
【００５９】
本発明の第２の実施形態では、図１７に示されるように、ＴＦＴは、第１の実施形態において記載したように形成されるが、分離ダイオードは、デバイスのドレイン１５０４側にのみ形成される。本実施形態は、ロジック回路用途において特に有効である。ロジック回路用途では、通常、ソースおよびドレイン上の電位は一定であり、このため、少数キャリア（ｎＴＦＴ内の電子）が、常にドレインの方に浮遊する。分離ダイオードは、第１の実施形態と同じ様に形成されており、ゲート電極１５１０の真下にあるチャネル１５０８と同じ濃度のｐ型ドーピングの領域１５０６が、高濃度にｎ型ドープされたｎＴＦＴ用のドレイン１５０４に隣接している。高濃度にｐ型ドープされた領域１５１２は、低濃度にドープされた領域１５０６に隣接して配置されている。チャネル１５０８は、ゲート電極１５０６の下部では、ソース領域１５０２の幅まで短くなっている。
【００６０】
本実施形態は、第１の実施形態の利点を全て保持しているが、ＴＦＴにおいて電流が常に同一の方向に流れる特殊な場合には、ソース側から分離ダイオードを取り除くことによって、分離ダイオードに関連付けられる寄生容量はさらに低減される。
【００６１】
本発明の第３の実施形態では、図１８に示されるように、ＴＦＴは、最初の２つの実施形態のいずれかに説明されたものと全く同じ様に形成されているが、高濃度にドープされたｎ型領域とｐ型領域との間の、ゲート電極によって覆われていない低濃度にドープされたｐ型領域１５０６は、低濃度にドープされたｎ型領域１８０２に置き換えられている。
【００６２】
この第３の実施形態は、このようなデバイスが、ゲート電極形成後の全体的（global）ｎ型イオン注入ステップを含む工程に適合でき、それによりｐ型低ドープ領域１５０６を無効（override）にするという利点を有している。この低ドープ領域の極性を切替えることは、分離ダイオードの動作に悪影響を与えない。すなわち、重要な点は、ｎ型であろうとｐ型であろうと、低ドープ領域が存在していなければならないという点である。
【００６３】
本発明の第４の実施形態では、図１９に示されるように、ＴＦＴは、上述の３つの実施形態のいずれかに記載されたように形成されており、さらに、低濃度にドープされたドレイン（ＬＤＤ）構造１９０２が設けられている。ｎＴＦＴの場合、ＬＤＤは、高濃度にドープされたソース領域１５０２・ドレイン領域１５０４とｐ型チャネル１５０８との間に挿入され、ゲート電極１５１０に隣接すると共に該ゲート電極１５１０に自動位置合わせされた、さらなるｎ型領域１９０２の形を有している。このＬＤＤ構造は、ｐ型領域１５０６（または、第３の実施形態に記載したＴＦＴの場合は、ｎ型領域）を超えて、ゲート電極に直角の方向（ｙ方向）に延びていてよいし、または、図１９に示される程遠くまで延びている必要はない。ＬＤＤ構造１９０２がｐ型領域１５０６を超えて延びている場合、これらの領域のドーピング濃度は、ｐ＋型領域１５１２と同じ程度まで増大されていてよい。
【００６４】
本実施形態は、分離ダイオードの利点と、最小化された空乏領域およびＬＤＤ構造の利点とを組み合わせたものである。
【００６５】
第５の実施形態では、図２０に示すように、ＴＦＴは、最初の３つの実施形態のいずれかにおいて説明したように形成されており、さらに、ゲートと重なったドレイン（ＧＯＬＤ）構造２００２が設けられている。ｎＴＦＴの場合、ＧＯＬＤは、高濃度にドープされたソース領域１５０２・ドレイン領域１５０４と、ゲート電極１５１０の真下にあるｐ型チャネル１５０８との間に挿入されたさらなるｎ型領域２００２の形をしている。ＧＯＬＤ構造は、ＬＤＤと異なり、ゲート電極の真下に形成されている。ＧＯＬＤ構造は、ＴＦＴの用途に応じて、チャネルの両側に形成されていてもよいし、または、ドレイン側のみに形成されていてもよい。
【００６６】
この第５の実施形態は、分離ダイオードの利点と、最小化された空乏領域およびＧＯＬＤ構造の利点とを組み合わせたものである。
【００６７】
第６の実施形態では、図２１に示されるように、ＴＦＴは、上述の５つの実施形態のいずれかにおいて説明したように形成されているが、２つまたはそれ以上のゲート電極１５１０を含んでいる。ゲート電極１５１０間の領域２１０２は、ソース領域１５０２およびドレイン領域１５０４と同じ極性および濃度のドーピングを有しており、必要に応じて、第４の実施形態に記載されたＬＤＤ領域を備えていてもよい。分離ダイオードを含む半導体アイランドの延長部は、各ゲート電極の両側に形成されていてもよいし、または各ゲート電極のドレイン側にのみ形成されていてもよい。
【００６８】
オフ状態リーク（off-state leakage）を最小限に抑える必要がある場合には、多数のゲート電極を有するＴＦＴが有用である。この第６の実施形態は、ダイオードの空乏領域の面積が最小化されるという利点と、オフ状態リークを多数のゲートを用いることによって低減するという利点とを組み合わせたものである。
【００６９】
第７の実施形態では、図２２に示すように、ＴＦＴは、第２の実施形態において説明したように形成されているが、分離領域は、連続して配置された２つのダイオードによって形成されている。チャネル領域１５０８は、分離ダイオードの領域において、ゲート電極に並行（ｘ方向）にさらに延びており、ｎＴＦＴの場合には、ｐ＋型領域１５１２に隣接して、さらなるｐ−型領域２２０２が配置されている。低ドープｐ型領域２２０２に隣接して、高濃度にｎ型ドープされた領域２２０４が配置されている。アイランドの延長部のｐ−型領域１５０６・２２０２のいずれか一方または両方は、第３の実施形態において紹介したように、ｎ−型領域に置き換え可能である。ＬＤＤ、ＧＯＬＤ、または多数のゲート電極が必要ならば、この第７の実施形態を、第４、第５、または第６の実施形態と組み合わせてもよい。
【００７０】
本実施形態は、動作中に、ソースの役割とドレインの役割とを切替えること（すなわち、ソースは、ドレインとして機能するように、バイアスをかけられる）が求められる用途の場合に有用である。２つのダイオードが存在しているため、これらのダイオードのいずれか一方は常に、必ず、逆バイアスをかけられ、アイランドの端部は、主要デバイスから分離される。第１の実施形態において紹介したような、ゲート電極の両側に分離ダイオードを形成することとは異なり、本提案は、高周波性能を劣化させうる寄生部材を少なくすることが可能である。
【００７１】
第８の実施形態では、ＴＦＴは、分離領域が（ｘ方向における）一方の側面のみに設けられた状態で形成されている。この分離領域は、第１〜３の実施形態のいずれかに記載された領域である。図２３では、分離領域は、第２の実施形態に記載されたように形成されており、そのため、分離領域は、ゲート電極１５１０のドレイン１５０４側にのみ存在している。ＴＦＴの（ｘ方向における）別の側面では、ゲート電極１５１０の真下にあるチャネル領域１５０８が、ｘ方向に延びている。その後、この延長された領域に隣接して、ボディコンタクト領域２３０２が配置されており、ボディコンタクト領域２３０２は、ゲート電極１５１０を超えてｙ方向に延び、金属電極に接触している。実際には、領域２３０２は、（領域２３０２が、ゲート電極１５１０のどの側面に配置されているかに応じて、）ソース１５０２またはドレイン１５０４の境界と同じ所まで延びていてよい。これは、領域２３０２を電極に接触させるためには、同じ最小限の量の半導体材料の存在が必要だからである。ｎＴＦＴの場合、ボディコンタクト領域２３０２は、ゲート電極１５１０によって覆われていない区域において、高濃度にｐ型ドープされている。ＴＦＴのチャネル領域が浮遊している場合に観察されうるキンク効果を回避するために、ボディコンタクト領域２３０２は接地されている。
【００７２】
この第８の実施形態を、第４の実施形態および第５の実施形態に開示されたようなＬＤＤ構造またはＧＯＬＤ構造と組み合わせてもよい。
【００７３】
本実施形態は、ＴＦＴボディとのコンタクト部を含んでいるため、キンク効果などの望ましくない動作を低減するように、チャネル電位を制御することが可能である。第８の実施形態は、ボディコンタクトの利点を享受することに加えて、面積が最小化された分離ダイオードをチャネルの他方の側面において形成することによって消費面積を可能な限り低減する。
【００７４】
図２４に示す第９の実施形態では、ＴＦＴは、図１７に示したＴＦＴと次の点で異なっている。すなわち、領域１５０６が、（図１８に示されるＴＦＴのように）低濃度にｎ型ドープされており、チャネル１５０８に接続されたドレインサブ領域の（ｘ方向における）幅が、ソースサブ領域の幅よりも短いという点である。ゲート電極１５１０に覆われたチャネル領域１５０８は、チャネル領域１５０８の幅がソース１５０２の幅と等しい幅から、ドレイン１５０４、２つのｎ型領域１５０６、および２つのｐ型領域１５１２を結合させた幅と等しくなるまで変化するように、ｘ方向に延びている。
【００７５】
本実施形態の利点は、ドレインの幅がソースの幅と比べて短く、そのため、ドレインと２つの分離ダイオードとを合わせた幅も低減される点にある。ゲート電極の真下にあるチャネル領域の面積も低減される。これは、チャネル領域が、ドレインの幅と分離ダイオードの幅とを包含する程度まで延びている必要がないためである。このため、寄生ゲート静電容量が最小化され、デジタル用途の切替時間をより速くすることが可能である。寄生容量が最小化されるというこの利点は、少なくとも幾つかの用途において、ドレインの幅を低減することによって直列抵抗が増大するという欠点を上回るものである。
【００７６】
アイランドの端部におけるリークの問題は、ｐＴＦＴおよびｎＴＦＴに同じ様に悪影響を与えうる。従って、ＴＦＴは、上述の実施形態のいずれか１つに記載されたように形成されていてよいが、各ドーピング領域の極性は逆になり、相対ドーピング濃度は、同じ濃度に維持される。これは、ｐＴＦＴを提供する。
【００７７】
本発明を説明したが、同一の方法を多数の方法に変更してもよいことはは明らかであろう。このような変更例は、本発明の原理および範囲から逸脱するものとは見なされない。また、当業者に自明であるこのような全ての変更例は、以下の特許請求の範囲内に包含されることを意図するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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