(57)【要約】  隣接ビットライン上の記憶素子からの容量結合は、その隣接ビットラインに印加される電圧を調整することによって補償される。初期の粗読み出しは、ビットライン隣接記憶素子のデータ状態を特定するために実行され、続く微細読み出しの間に、特定されたデータ状態、及び、選択されたワードラインに印加される電流制御ゲート読み出し電圧に基づいてビットライン電圧が設定される。電流制御ゲート読み出し電圧が、隣接記憶素子の特定された状態よりも低いデータ状態に対応するときに、補償ビットライン電圧が使用される。隣接ワードライン上の記憶素子からの結合の補償も、隣接ワードラインへ異なる読み出しパス電圧を印加し、ワードライン隣接記憶素子のデータ状態に基づいて識別される特定の読み出しパス電圧を使用して読み出しデータを取得することによって提供される。
2011530776.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子を動作させる方法であって、
選択された記憶素子（６２５）の少なくとも１つのビットライン隣接記憶素子（６２１、６２４、６２３、６２６）を読み出して、前記少なくとも１つのビットライン隣接記憶素子のデータ状態を特定するステップと、
前記選択された記憶素子を読み出して、前記選択された記憶素子のデータ状態を特定するステップであって、異なる制御ゲート読み出し電圧（ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、ＶＣＧＲ−Ｃ）を前記選択された記憶素子に一度に１つずつ印加するとともに、前記少なくとも１つのビットライン隣接記憶素子の特定されたデータ状態と前記制御ゲート読み出し電圧に基づいて前記少なくとも１つのビットライン隣接記憶素子の各ビットラインの電圧（ＶＢＬ０−ＶＢＬ３；ＶＢＬ−Ｅ；ＶＢＬ−Ａ２，ＶＢＬ−Ａ３；ＶＢＬ−Ｂ１，ＶＢＬ−Ｂ２，ＶＢＬ−Ｂ３；ＶＢＬ−Ｃ１，ＶＢＬ−Ｃ２，ＶＢＬ−Ｃ３）を設定するステップ、
を有しており、
前記少なくとも１つのビットライン隣接記憶素子と前記選択された記憶素子が、各ビットライン（ＢＬｉ−１、ＢＬ、ＢＬｉ＋１）と接続されている、
ことを特徴とする方法。
【請求項２】
制御ゲート読み出し電圧ごとに、前記少なくとも１つのビットライン隣接記憶素子の特定されたデータ状態（Ｅ、Ａ、Ｂ、Ｃ）と前記制御ゲート読み出し電圧に関連付けられたデータ状態（Ａ、Ｂ、Ｃ）との差に基づいて、前記少なくとも１つのビットライン隣接記憶素子の各ビットラインの電圧が設定される請求項１に記載の方法。
【請求項３】
２Ｎ個のデータ状態があり、Ｎ≧２であり、各ビットラインの電圧が２Ｎ個のレベル（ＶＢＬ０−ＶＢＬ３）のうちの１つに調整される請求項１または２に記載の方法。
【請求項４】
２Ｎ個のデータ状態があり、Ｎ≧２であり、各ビットラインの電圧が２Ｎ個より多いレベル（ＶＢＬ−Ｅ；ＶＢＬ−Ａ２，ＶＢＬ−Ａ３；ＶＢＬ−Ｂ１，ＶＢＬ−Ｂ２，ＶＢＬ−Ｂ３；ＶＢＬ−Ｃ１，ＶＢＬ−Ｃ２，ＶＢＬ−Ｃ３）のうちの１つに調整される請求項１または２に記載の方法。
【請求項５】
前記少なくとも１つのビットライン隣接記憶素子と前記選択された記憶素子が共通ワードライン（ＷＬｎ）に配置されている請求項１から４の何れか一項に記載の方法。
【請求項６】
前記選択された記憶素子が選択されたワードライン（ＷＬｎ）に配置されており、前記少なくとも１つのビットライン隣接記憶素子が前記選択されたワードラインの隣接ワードライン（ＷＬｎ＋１）に対角に配置されている請求項１から４の何れか一項に記載の方法。
【請求項７】
対応する異なる制御ゲート読み出し電圧が前記選択された記憶素子に印加されるときに、前記少なくとも１つのビットライン隣接記憶素子の各ビットラインに異なる電圧が設定される請求項１から６の何れか一項に記載の方法。
【請求項８】
前記少なくとも１つのビットライン隣接記憶素子を読み出す前記ステップが、マルチステップ読み出し動作の第１のステップ（７０１；７１１；７２１）の一部として実施され、
前記選択された記憶素子を読み出す前記ステップが、前記マルチステップ読み出し動作の第２のステップ（７０２；７１２，７１３；７２２）の一部として実施される、
請求項１から７の何れか一項に記載の方法。
【請求項９】
前記マルチステップ読み出し動作が、奇数番号のビットラインに接続された記憶素子が、偶数番号のビットライン（７１３）に接続された記憶素子とは別個に（７１２）読み出される奇数−偶数読み出し動作である請求項８に記載の方法。
【請求項１０】
不揮発性記憶システムであって、
選択された記憶素子（６２５）と、前記選択された記憶素子の少なくとも１つのビットライン隣接記憶素子（６２１、６２４、６２３、６２６）を有する記憶素子（１１００）のセットと、
前記少なくとも１つのビットライン隣接記憶素子及び前記選択された記憶素子が接続されている各ビットライン（ＢＬｉ−１、ＢＬ、ＢＬｉ＋１）と、
記憶素子の前記セットと通信する少なくとも１つの制御回路（１２１０、１２５０）を有しており、
前記少なくとも１つの制御回路が、
前記少なくとも１つのビットライン隣接記憶素子を読み出して前記少なくとも１つのビットライン隣接記憶素子のデータ状態を特定するステップと、
前記選択された記憶素子を読み出して、前記選択された記憶素子のデータ状態を特定するステップであって、前記選択された記憶素子を読み出すために、異なる制御ゲート読み出し電圧（ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、ＶＣＧＲ−Ｃ）を前記選択された記憶素子に一度に１つずつ印加するとともに、前記少なくとも１つのビットライン隣接記憶素子の特定されたデータ状態及び前記制御ゲート読み出し電圧に基づいて前記少なくとも１つのビットライン隣接記憶素子の各ビットラインの電圧（ＶＢＬ０−ＶＢＬ３；ＶＢＬ−Ｅ；ＶＢＬ−Ａ２，ＶＢＬ−Ａ３；ＶＢＬ−Ｂ１，ＶＢＬ−Ｂ２，ＶＢＬ−Ｂ３；ＶＢＬ−Ｃ１、ＶＢＬ−Ｃ２、ＶＢＬ−Ｃ３）を設定するステップ、
を実行する不揮発性記憶システム。
【請求項１１】
制御ゲート読み出し電圧ごとに、前記少なくとも１つの制御回路が、前記少なくとも１つのビットライン隣接記憶素子の特定されたデータ状態（Ｅ、Ａ、Ｂ、Ｃ）と前記制御ゲート読み出し電圧に関連付けられたデータ状態（Ａ、Ｂ、Ｃ）との差に基づいて、前記少なくとも１つのビットライン隣接記憶素子の各ビットラインの電圧を設定する請求項１０に記載の不揮発性記憶システム。
【請求項１２】
２Ｎ個のデータ状態があり、Ｎ≧２であり、各ビットラインの電圧が２Ｎ個のレベル（ＶＢＬ０−ＶＢＬ３）のうちの１つに調整される請求項１０または１１に記載の不揮発性記憶システム。
【請求項１３】
前記少なくとも１つのビットライン隣接記憶素子と前記選択された記憶素子が共通ワードライン（ＷＬｎ）に配置されている請求項１０から１２の何れか一項に記載の不揮発性記憶システム。
【請求項１４】
前記選択された記憶素子が選択されたワードライン（ＷＬｎ）に配置されており、前記少なくとも１つのビットライン隣接記憶素子が前記選択されたワードラインの隣接ワードライン（ＷＬｎ＋１）に対角に配置されている請求項１０から１２の何れか一項に記載の不揮発性記憶システム。
【請求項１５】
少なくとも１つの制御回路が、対応する異なる制御ゲート読み出し電圧が前記選択された記憶素子に印加されるときに、前記少なくとも１つのビットライン隣接記憶素子の各ビットラインに異なる電圧を設定する請求項１０から１４の何れか一項に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、フラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。ＥＥＰＲＯＭの一種であるフラッシュメモリを用いると、メモリアレイ全体のコンテンツ、あるいはメモリの一部のコンテンツは、従来のフル機能のＥＥＰＲＯＭと対照的に１つのステップで消去できる。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリの何れもが、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に配置されており、そのフローティングゲートから絶縁されている。このように形成されたトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。
【０００４】
いくつかのＥＥＰＲＯＭ及びフラッシュメモリ素子は２つの範囲の電荷を記憶するために使用されるフローティングゲートを有するため、記憶素子は２つの状態、例えば消去状態とプログラム状態の間でプログラミング／消去できる。各記憶素子が１ビットのデータを記憶できるため、このようなフラッシュメモリ素子はバイナリフラッシュメモリ素子と呼ばれることもある。
【０００５】
マルチ状態（マルチレベルとも呼ばれる）フラッシュメモリ素子は、複数の別個の許可／有効プログラム閾値電圧範囲を識別することによって実現される。各閾値電圧範囲は、メモリ素子内で符号化されるデータビットのセットの所定値に相当する。例えば、素子が４つの閾値電圧範囲に相当する４つの独立した電荷バンドの１つに格納できるときに、各記憶素子は２ビットのデータを記憶できる。
【０００６】
通常、プログラム動作中に制御ゲートに印加されるプログラム電圧ＶＰＧＭは、経時的に増大する一連のパルスとして印加される。１つの考えられる手法では、パルスの大きさは、各連続パルスとともに例えば０．２から０．４Ｖ等の所定のステップサイズずつ増加される。ＶＰＧＭはフラッシュメモリ素子の制御ゲートに印加できる。プログラムパルスとプログラムパルスの間の期間では、検証動作が実行される。すなわち、平行してプログラミングされている素子のグループの各素子のプログラミングレベルが、連続する２つのプログラミングパルスの間で読み出され、素子がプログラミングされる検証レベル以上であるか否かが判断される。マルチ状態フラッシュメモリ素子のアレイの場合、検証ステップが素子の各状態について実行され、素子がそのデータに関する検証レベルに到達したか否かが判断される場合もある。例えば、４つの状態でデータを記憶できるマルチ状態記憶素子は、３つの比較点について検証動作を実行する必要がある。
【０００７】
さらに、ＥＥＰＲＯＭ又はＮＡＮＤストリングのＮＡＮＤフラッシュメモリ素子等のフラッシュメモリ素子をプログラミングするときには、通常、ＶＰＧＭが制御ゲートに印加され、ビットラインが接地され、セル又は例えば記憶素子等のメモリ素子のチャネルからの電子をフローティングゲートの中に注入させる。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子の閾値電圧が上昇して、記憶素子がプログラム状態にあると見なされるようになる。このようなプログラミングについての詳細は、米国特許第６，８５９，３９７号「Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」及び２００５年７月１２日に発行された米国特許第６，９１７，５４２号「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ  Ｍｅｍｏｒｙ」に記載され、両方ともその全体を参照することにより本明細書に組み込まれる。
【０００８】
依然として解決が難しい１つの問題は、読み出し精度である。読み出しプロセスは、忠実にデータを読み戻すことができるように正確でなければならない。例えば、互いに近い閾値電圧範囲を用いるマルチレベル素子は誤差の余地をほとんど残さない。選択された記憶素子を読み出す際の誤りが、容量結合を引き起こす他の未選択の記憶素子のプログラミングされたデータ状態を含む多くの変数により引き起こされることがある。したがって、読み出し精度を向上する技法が必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、容量結合を補償することによって不揮発性記憶装置における読み出し精度を向上するための方法を提供することにより上述及び他の問題に対処する。
【課題を解決するための手段】
【００１０】
一実施形態では、不揮発性記憶装置を操作する方法は、選択された記憶素子の少なくとも１つのビットライン隣接記憶素子を読み出し、その少なくとも１つのビットライン隣接記憶素子のデータ状態を確かめるステップを含む。その少なくとも１つのビットライン隣接記憶素子と選択された記憶素子は、それぞれのビットラインと関連付けられている。方法は、選択された記憶素子を読み出し、選択された記憶素子のデータ状態を確かめるステップをさらに有する。このステップは、その少なくとも１つのビットライン隣接記憶素子のそれぞれのビットラインの電圧を、その確かめられたデータ状態及び制御ゲート読み出し電圧に基づいて設定しながら、異なる制御ゲート読み出し電圧を選択された記憶素子に１つずつ印加することを含む。
【００１１】
別の実施形態では、不揮発性記憶装置を動作させる方法は、マルチステップ読み出し動作の第１のステップの一部として、記憶素子を読み出してそのデータ状態を確かめるステップを含む。記憶素子は、複数の隣接するビットラインと関連付けられている。方法は、マルチステップ読み出し動作の第２のステップの一部として、記憶素子を再び読み出し、それらのデータ状態を再び確かめるステップをさらに含む。このステップは、記憶素子に異なる制御ゲート読み出し電圧を次々に印加するステップと、第１のステップの確かめられたデータ状態と、制御ゲート読み出し電圧に基づき、ビットライン上の電圧を設定するステップを含む。
【００１２】
別の実施形態では、不揮発性記憶装置を動作させる方法は、選択されたワードラインの隣接ワードライン上の記憶素子を読み出し、それらのデータ状態を確かめるステップを含む。このステップは、選択されたワードラインと関連付けられた選択された記憶素子のワードライン隣接記憶素子を読み出すステップと、選択された記憶素子の少なくとも１つのビットライン隣接記憶素子を読み出すステップを含む。この方法は、選択された記憶素子を読み出し、そのデータ状態を確かめるステップもさらに含む。このステップは、ワードライン隣接記憶素子の読み出しに応えてワードライン隣接記憶素子と関連付けられた結合を補償するとともに、少なくとも１つのビットライン隣接記憶素子の読み出しに応えて少なくとも１つのビットライン隣接記憶素子と関連付けられた結合を補償する間に行われる。
【００１３】
別の実施形態では、不揮発性記憶装置は、記憶素子のセットと少なくとも１つの制御回路を含む。その少なくとも１つの制御回路は、選択された記憶素子の少なくとも１つのビットライン隣接記憶素子を読み出し、少なくとも１つのビットライン隣接記憶素子のデータ状態を確かめるステップを実施する。少なくとも１つのビットライン隣接記憶素子と選択された記憶素子は、それぞれのビットラインと関連付けられている。少なくとも１つの制御回路は、さらに、選択された記憶素子を読み出し、選択された記憶素子のデータ状態を確かめるステップを実施する。このステップは、その少なくとも１つのビットライン隣接記憶素子のそれぞれのビットラインの電圧を、その確かめられたデータ状態及び制御ゲート読み出し電圧に基づき設定しながら、選択された記憶素子に異なる制御ゲート読み出し電圧を１つずつ印加するステップを含む。
【００１４】
本明細書に提供される方法を実行するための、対応する方法、システム及びコンピュータまたはプロセッサで読み取り可能な記憶装置も提供されうる。
【図面の簡単な説明】
【００１５】
【図１ａ】ＮＡＮＤストリングの平面図。
【図１ｂ】図１ａのＮＡＮＤストリングの等価回路図。
【図１ｃ】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図２ａ】ＮＡＮＤストリングの断面図。
【図２ｂ】プログラミング中の記憶素子のワードライン方向での断面図。
【図２ｃ】１つの記憶素子に対する容量結合効果を含む、プログラミング完了後の記憶素子のワードライン方向での断面図。
【図２ｄ】偶数ビットラインプログラム−検証、奇数ビットラインプログラム−検証プログラミング技法において不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す図。
【図２ｅ】全ビットラインプログラム、偶数ビットライン検証、奇数ビットライン検証プログラミング技法において不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す図。
【図２ｆ】全ビットラインプログラム、全ビットライン検証プログラミング技法において不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す図。
【図３ａ】図２ｄに対応するプログラミング技法を示す図。
【図３ｂ】図２ｅに対応するプログラミング技法を示す図。
【図３ｃ】図２ｆに対応するプログラミング技法を示す図。
【図４ａ】隣接する記憶素子からの１つの記憶素子に対する容量結合効果を示す図。
【図４ｂ】容量結合を相殺するためのビットライン電圧調整を示す図。
【図５ａ】結合がある場合、及び、ない場合の閾値電圧の分布を示す図。
【図５ｂ】結合がある場合の閾値電圧分布の詳細を示す図。
【図６ａ】読み出し動作中に選択されたワードラインに印加される制御ゲート読み出し電圧を示す図。
【図６ｂ】図２ｄに対応するプログラミング後に、偶数ビットライン記憶素子を読み出すときに奇数ビットライン記憶素子に印加されるビットライン電圧を示す図。
【図６ｃ】図２ｅに対応するプログラミング後に、状態及び制御ゲート読み出し電圧に基づいて記憶素子に印加されるビットライン電圧を示す図。
【図６ｄ】図２ｆに対応するプログラミング後に、状態及び制御ゲート読み出し電圧に基づいて記憶素子に印加されるビットライン電圧を示す図。
【図６ｅ】状態及び制御ゲート読み出し電圧に基づいて記憶素子に印加される代替ビットライン電圧を示す図。
【図７ａ】図６ｂに対応する読み出し技法を示す図。
【図７ｂ】図６ｃに対応する読み出し技法を示す図。
【図７ｃ】図６ｄに対応する読み出し技法を示す図。
【図８ａ】読み出し動作中に、選択されたワードラインに印加される制御ゲート読み出し電圧を示す図。
【図８ｂ】読み出し動作中に、隣接ワードラインに印加される制御ゲート読み出しパス電圧を示す図。
【図９ａ】対角線ビットライン隣接記憶素子の補償を含む読み出し動作を示す図。
【図９ｂ】ワードライン隣接記憶素子の補償を含む読み出し動作を示す図。
【図１０ａ】対角線ビットライン隣接記憶素子、及び、ワードライン隣接記憶素子の補償を含む読み出し動作を示す図。
【図１０ｂ】同じワードライン、ビットライン隣接記憶素子、及び、ワードライン隣接記憶素子の補償を含む読み出し動作を示す図。
【図１１】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図１２】単一の行／列デコーダと読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【図１３】検出ブロックの一実施形態を示すブロック図。
【図１４】全ビットラインメモリアーキテクチャ用、または、偶数−奇数メモリアーキテクチャ用のブロックにメモリアレイを編成する例を示す図。
【図１５】閾値電圧分布のセット及びワンパスプログラミングの例を示す図。
【図１６】閾値電圧分布のセット及びツーパスプログラミングの例を示す図。
【図１７ａ】種々の閾値電圧の分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図。
【図１７ｂ】種々の閾値電圧の分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図。
【図１７ｃ】種々の閾値電圧の分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図。
【発明を実施するための形態】
【００１６】
本発明は、容量結合を補償することによって不揮発性記憶装置における読み出し精度を向上するための方法を提供する。
【００１７】
本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１ａは、１つのＮＡＮＤストリングを示す平面図である。図１ｂはその等価回路である。ＮＡＮＤストリングは、直列に接続されており、第１の選択ゲート１２０と第２の選択ゲート１２２の間に挟まれている４つのトランジスタ１００、１０２、１０４、及び１０６を有する。選択ゲート１２０は、ビットライン１２６へのＮＡＮＤストリングの接続をゲートで制御する。選択ゲート１２２は、ソースライン１２８へのＮＡＮＤストリングの接続をゲートで制御する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４及び１０６のそれぞれは制御ゲート及びフローティングゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧ及びフローティングゲート１００ＦＧを有する。トランジスタ１０２は制御ゲート１０２ＣＧ及びフローティングゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧ及びフローティングゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧおよびフローティングゲート１０６ＦＧを有する。制御ゲート１００ＣＧは、ワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）（ＷＬは「ワードライン」を示す）、制御ゲート１０２ＣＧはＷＬ２に接続されており、制御ゲート１０４ＣＧはＷＬ１に接続されており、制御ゲート１０６ＣＧはＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６は、それぞれ、メモリセルとも呼ばれる記憶素子である。他の実施形態では、記憶素子は、複数のトランジスタを有していることもある。あるいは、図１または図２に示されているのとは異なることもある。選択ゲート１２０は、選択ラインＳＧＤに接続されている。選択ゲート１２２は、選択ラインＳＧＳに接続されている。
【００１８】
図１ｃは、３つのＮＡＮＤストリングを描く回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３つのＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングが、２つの選択ゲートと４つの記憶素子を有している。簡単にするために４つの記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。
【００１９】
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって、それぞれのビットライン３２１、３４１、及び３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは、必ずしもＮＡＮＤストリングの間で共通である必要はない。すなわち、異なるＮＡＮＤストリングには、異なる選択ラインを提供できる。ＷＬ３は、記憶素子３２３、３４３及び、３６３用の制御ゲートに接続されている。ＷＬ２は、記憶素子３２４、３４４、及び３６４用の制御ゲートに接続されている。ＷＬ１は、記憶素子３２５、３４５、及び３６５用の制御ゲートに接続されている。ＷＬ０は、記憶素子３２６、３４６及び３６６用の制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。また、制御ゲートはワードライン自体によって提供されてもよい。例えば、ＷＬ２は、記憶素子３２４、３４４、及び、３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。
【００２０】
各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の考えられる閾値電圧（ＶＴＨ）の範囲は、ローカルデータ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記ＶＴＨは正であり、論理「０」として定義される。ＶＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記ＶＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記ＶＴＨは負となり、「１１」として定義される。正のＶＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子の中にプログラミングされたデータと、記憶素子の閾値電圧範囲の間の特殊な関係は、記憶素子のために採用されるデータ符号化方式に依存する。
【００２１】
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、その記憶素子に接続されたビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードラインに印加される。前述したように、各ＮＡＮＤストリング中の１つの記憶素子は同じワードラインを共用する。例えば、図１ｃの記憶素子３２４をプログラミングするときには、プログラム電圧は、記憶素子３４４および３６４の制御ゲートにも印加される。
【００２２】
図２ａは、ＮＡＮＤストリングの断面図である。図は簡略化され、縮尺通りではない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６、ドレイン側選択ゲート４２４、及び、８個の記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０、４２２を有しており、これらは基板４９０に形成されている。これらの構成要素は、基板のｎウェル領域４９４内に形成されているｐウェル領域４９２上に形成されている。同様に、ｎウェルはｐ基板４９６内に形成されている。供給ライン４０２及び４０３は、それぞれｐウェル領域４９２及びｎウェル領域４９４と通信する。ＶＢＬという電位のビットライン４２６に加えて、ＶＳＯＵＲＣＥという電位のソース供給ライン４０４が提供される。ＶＳＧＳは選択ゲート４０６に印加され、ＶＳＧＤは選択ゲート４２４に印加される。ワードラインまたは不揮発性揮発素子のソース側は、例えばソース供給ライン４０４のように、ＮＡＮＤストリングのソース端部側を意味する。一方、ワードラインまたは不揮発性記憶素子のドレイン側は、例えばビットライン４２６のように、ＮＡＮＤストリングのドレイン端部側を意味する。１つの手法では、プログラミングは、ＷＬ０で開始し、ワードラインごとに進む。
【００２３】
図２ｂは、プログラミング中の記憶素子のワードライン方向の断面を示す。チャネル領域５０８、５１０、及び５１２が、接続されたフローティングゲートＦＧｎ−１５０２、ＦＧｎ５０４、及びＦＧｎ＋１５０６とともに示されている。ワードライン５００は、フローティングゲート上、及び、フローティングゲート間に伸びている。図２ｄから図２ｆに関連して説明される典型的なプログラミングシーケンスでは、ワードライン５００に印加されるプログラム電圧Ｖｐｇｍはパルス毎に増加し、その結果、記憶素子が検証されてロックアウトされるまで、記憶素子の閾値電圧ＶＴＨが増加する。データがＮＡＮＤブロック内のワードラインにプログラミングされると、例えば、異なる記憶素子を異なるＶＴＨ状態にプログラミングすることができる。例えば、全てのビットラインプログラミングでは、ＮＡＮＤチェインｎ上の（またはビットラインＢＬｎと接続された）記憶素子をＡ状態にプログラミングできる。一方で、ＢＬｎ−１またはＢＬｎ＋１と接続されたそのビットライン隣接記憶素子を、Ｃ状態等のより高い状態にプログラミングできる。この例では、４つの状態、つまり消去状態Ｅ及びプログラム状態Ａ、Ｂ、及びＣがあると仮定する。マルチレベルメモリ素子では、２Ｎ個の状態が使用され、ここではＮ≧２である。例えば、４つの状態、８つの状態、または１６の状態が使用されてよい。このような場合には、ＢＬｎ上の記憶素子を状態Ａにプログラム、検証してそれをロックアウトすると、その隣接記憶素子は同じ状態（状態Ａ）にあったか、あるいは、それがロックアウトされている場合にはさらに低い状態（状態Ｅ）であった。しかし、図２ｃに示されるように、例えば、隣接記憶素子の追加のプログラミング、及び、状態Ｃへのプログラミングの完了後に、隣接記憶素子のＶＴＨはさらに高いＣ状態に増加している。選択された記憶素子がプログラミングを完了する時間と、それがその後読み出される時間の間での隣接記憶素子のデータ状態のこの変化により、選択された記憶素子に対する容量結合が生じる。
【００２４】
図２ｃは、プログラミング完了後の記憶素子のワードライン方向の断面図を示しており、１つの記憶素子に対する容量結合効果を含んで示している。プログラミング動作の完了後に、記憶素子５０４が後に読み戻されると、そのＶＴＨは、それが最初にプログラミングされたときよりも見かけ上高くなる。これは隣接するフローティングゲートＦＧｎ＋１及びＦＧｎ−１からの容量結合の結果であり、ＦＧｎのＶＴＨを見かけ上高くする。これがビットラインとビットラインの干渉、つまり結合効果と呼ばれる。示されるように、フローティングゲートとフローティングゲートの間、チャネルとチャネルの間、及び、チャネルとフローティングゲートの間の結合を含む多様なタイプの容量結合が起こり得る。おもにフローティングゲートとフローティングゲートの間の結合のために、読み出し中の選択された記憶素子に隣接する記憶素子が選択された記憶素子よりも高いＶＴＨ（高いデータ状態）を有するときに、選択された記憶素子のＶＴＨが見かけ上は相対的に高くなる。同様に、隣接する記憶素子が選択された記憶素子よりも低いＶＴＨ（より低いデータ状態）を有するときに、選択された記憶素子のＶＴＨが、見かけ上は相対的に低くなり、プログラミングを完了したときに検証され、ロックアウトされたＶＴＨとほぼ同じになる。ＶＴＨのこれらの変動は、全体的な分布をはるかに幅広くし、読み出し失敗の可能性の上昇によって、（過剰プログラミングマージン及びデータ保持マージンを含む）失敗のマージンが少なくなる。
【００２５】
一般に、データがランダムにプログラミングされると、記憶素子がデータ状態の任意の組み合わせを有することがある。いくつかの記憶素子が低いＶＴＨの隣接記憶素子を有する一方、いくつかの記憶素子が高いＶＴＨの隣接記憶素子を有する。例えば、（Ｂ状態またはＣ状態の隣接記憶素子等の）高いＶＴＨの隣接記憶素子を有するＡ状態の記憶素子は、（Ｅ状態またはＡ状態の隣接記憶素子等の）低いＶＴＨの隣接記憶素子を有するＡ状態の記憶素子に比較してＶＴＨが見かけ上高くなる。容量結合効果は、本明細書で説明される多岐に渡る技法を使用して、部分的にまたは完全に補償できる。有利なことに、この技法は、より狭い閾値電圧分布をもたらすことがある。
【００２６】
結合の効果が、プログラミング技法によって変わることに留意されたい。説明のために、３つのプログラミング技法が後述される。他のプログラミング技法も考えられる。第１のプログラミング技法は、偶数番号のビットライン及び奇数番号のビットラインの記憶素子を別々にプログラミング、検証する偶数−奇数プログラミングである。不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す図２ｄ、及び、対応するプログラミング方法を示す図３ａを参照されたい。このパルス列は、偶数ビットライン記憶素子をプログラミングして検証するために使用される第１の部分５２０と、その後に続いて、奇数ビットラインの記憶素子をプログラミングして検証するために使用される第２の部分５４０を有する。第１の部分５２０は、複数のプログラムパルス５２２、５２４、５２６、５２８、５３０．．．及び、プログラムパルスの各ペアの間の偶数ビットライン記憶素子を検証するための検証パルスのセット（例えば、検証パルスセット５２３）を含む。第２の部分５４０は、複数のプログラムパルス５４２、５４４、５４６、５４８、５５０．．．及びプログラムパルスの各ペアの間の奇数ビットライン記憶素子を検証するための検証パルスのセット（例えば、検証パルスセット５４３）を含む。
【００２７】
一実施形態では、プログラミングパルスは、１２Ｖで開始し、例えば、２０〜２５Ｖという最大値に達するまで、連続するプログラミングパルスごとに例えば、０．５Ｖずつ増加する電圧ＶＰＧＭを有する。いくつかの実施形態では、例えば状態Ａ、状態Ｂ及び状態Ｃにデータがプログラミングされている各状態についての検証パルスがある場合がある。他の実施形態では、より多いまたはより少ない検証パルスがある場合がある。各セットの検証パルスは、例えば、図５ａに示されるようにＶＶ−Ａ、ＶＶ−Ｂ及びＶＶ−Ｃという振幅を有することがある。
【００２８】
このプログラミング手法は、偶数番号のビットラインの記憶素子（例えば、偶数番号の記憶素子）を、それらが意図された状態に到達するまでプログラミングして検証する第１段階と、次に、奇数番号のビットラインの記憶素子（例えば、奇数番号の記憶素子）を、それらが意図された状態に到達するまでプログラミングして検証する第２段階を含むことがある。この場合、偶数番号の記憶素子が最初に終了し、その後奇数番号の記憶素子のプログラミングが開始する。奇数番号の記憶素子は、それらが最後にプログラミングされるため、ＢＬ対ＢＬ結合を受けない。偶数番号の記憶素子がプログラミングされた後に結合を引き起こす追加のプログラミングが発生するため、偶数番号の記憶素子だけが（奇数番号の記憶素子から）ＢＬとＢＬの間の結合を受ける。したがって、補償は、偶数番号の記憶素子のためだけに必要とされる。具体的には、偶数番号の記憶素子に対するプログラミングが終了すると、奇数番号の記憶素子はすべてＥ状態になる。奇数番号の記憶素子がその後プログラミングされると、偶数番号の記憶素子は、奇数番号の記憶素子の増加するＶＴＨから完全な結合効果を受ける。
【００２９】
さらに、偶数番号の記憶素子が経験する結合の量は、ビットライン隣接記憶素子の状態に依存するが、一般に偶数番号の記憶素子の状態とは無関係である。言い換えると、所定の偶数番号の記憶素子が経験する結合の量は、前記所定の偶数番号の記憶素子の状態と、その隣接記憶素子の状態の間の差異には依存しない。例えば、状態Ｅ、Ａ、ＢまたはＣの偶数番号の記憶素子は、所定の状態にある隣接する奇数番号の記憶素子からの同じ量の干渉を受ける。したがって、全ての偶数番号の記憶素子は、Ａ状態の隣接する奇数番号の記憶素子から同じ結合ＣＡを受ける。同様に、全ての偶数番号の記憶素子は、Ｂ状態の隣接する奇数番号の記憶素子から同じ結合ＣＢを受け、全ての偶数番号の記憶素子は、Ｃ状態の隣接する奇数番号の記憶素子から同じ結合ＣＣを受け、この場合ＣＣ＞ＣＢ＞ＣＡである。
【００３０】
図３ａを参照すると、このプログラミング技法は、ステップ６００で偶数ビットラインに対するプログラミング動作が開始する。ステップ６０１で、プログラムパルスが選択されたワードラインに印加される。ステップ６０２で、偶数ビットライン記憶素子が検証される。ステップ６０３で、次のプログラムパルスがある場合、プロセスはステップ６０１で続行される。印加する追加のプログラムパルスがない場合、偶数ビットラインのためのプログラミング動作はステップ６０４で終了する。ステップ６０５で、プログラミング技法は、奇数ビットラインに対するプログラミング動作を実施する。ステップ６０６で、プログラムパルスが選択されたワードラインに印加される。ステップ６０７で、奇数ビットライン記憶素子が検証される。ステップ６０８で、次のプログラムパルスがある場合、プロセスはステップ６０６で続行される。印加する追加のプログラムパルスがない場合、奇数ビットラインのためのプログラミング動作がステップ６０９で終了する。
【００３１】
第２のプログラミング技法は、全てのビットラインの記憶素子に一度にプログラムパルスを印加し、偶数番号のビットライン及び奇数番号のビットラインの記憶素子に別々に検証動作を実行する。これが、全ビットラインプログラミング、偶数検証、奇数検証手法である。全ＢＬプログラム、偶数検証、奇数検証手法の不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す図２ｅ、及び、対応するプログラミング方法を示す図３ｂを参照されたい。
【００３２】
パルス列５６０は、複数のプログラムパルス５６２、５６４、５６６、５６８、５７０．．．と、プログラムパルスの各ペアの間の２セットの検証パルスを含む。１セットの検証パルス（例えば、、検証パルスセット５６１）は、偶数ＢＬ記憶素子を検証するために使用され、他のセットの検証パルス（例えば、検証パルスセット５６３）は、奇数ＢＬ記憶素子を検証するために使用される。この場合、プログラミングパルスは、全てのビットラインに同時に印加されるが、検証パルスは、偶数番号のビットラインと奇数番号のビットラインとで別々に印加される。例えば、１つのプログラムパルスが印加された後に、検証電圧のセットが偶数番号のビットラインに印加され、次に検証電圧のセットが奇数番号のビットラインに印加され、次にこのプロセスが次のプログラムパルスで繰り返される。図３ｂを参照すると、このプログラミング技法は、ステップ６１０で全てのビットラインのためのプログラミング動作で開始する。ステップ６１１で、プログラムパルスが選択されたワードラインに印加される。ステップ６１２で、偶数ビットライン記憶素子が検証される。ステップ６１３で、奇数ビットライン記憶素子が検証される。ステップ６１４で、次のプログラムパルスがある場合、プロセスはステップ６１１で続行される。印加する追加のプログラムパルスがない場合、プログラミング動作はステップ６１５で終了する。
【００３３】
第３のプログラミング技法は、選択されたワードライン上の全てのビットラインの記憶素子を一度にプログラミングして検証する全ビットラインプログラミング及び検証である。これが、全ビットラインプログラム、全ビットライン検証手法である。この技法での不揮発性記憶素子の制御ゲートに印加されるパルス列の一例を示す図２ｆ、及び、対応するプログラミング方法を示す図３ｃを参照されたい。パルス列５８０は、複数のプログラムパルス５８２、５８４、５８６、５８８、５９０．．．、及び、プログラムパルスの各ペアの間の１セットの検証パルス（例えば、検証パルスセット５８３）を含む。検証パルスの各セットは、全てのＢＬ記憶素子を検証するために使用される。ここでは、偶数番号のビットラインと奇数番号のビットラインの両方の記憶素子が、一度にプログラミングを終了する。この場合、所定の状態の記憶素子は、より高い状態にあるビットライン隣接記憶素子だけからＢＬとＢＬの間の干渉を受ける。例えば、Ａ状態の記憶素子は、隣接記憶素子がＢ状態、及び／またはＣ状態にある場合に隣接記憶素子からの干渉を受けるが、隣接記憶素子がＥ状態及び／またはＡ状態にある場合は干渉を受けない。Ｂ状態の記憶素子は、隣接記憶素子がＣ状態にある場合には隣接記憶素子からの干渉を受けるが、隣接記憶素子がＥ状態、Ａ状態、及び／またはＢ状態にある場合には干渉を受けない。Ｃ状態の記憶素子は、隣接記憶素子からの干渉を受けない。
【００３４】
図３ｃを参照すると、このプログラミング技法は、ステップ６１６で全てのビットラインのためのプログラミング動作を開始する。ステップ６１７で、プログラムパルスが選択されたワードラインに印加される。ステップ６１８で、全ての記憶素子が検証される。ステップ６１９で、次のプログラムパルスがある場合、プロセスはステップ６１７で続行される。印加するための追加のプログラムパルスがない場合には、プログラミング動作はステップ６２０で終了する。
【００３５】
異なるプログラミング技法に加えて、全てのビットラインが同時に読み出される全ビットライン読み出し、及び、奇数ビットラインの前に偶数ビットラインが読み出される偶数−奇数読み出しを含む、異なる読み出し技法が使用できる。特定の読み出し技法及び補償技法は、さらに後述される。
【００３６】
図４ａは、隣接する記憶素子からの１つの記憶素子に対する容量結合効果を示す。図２ｃは同じワードライン上の隣接記憶素子からの結合を示したが、結合は隣接するワードライン上の記憶素子によっても発生し得る。例えば、ワードラインＷＬｎ−１、ＷＬｎ及びＷＬｎ＋１はブロック内の全てのワードラインのサブセットまたは記憶素子の他のセットとして示され、ビットラインＢＬｉ−１、ＢＬｉ及びＢＬｉ＋１はセット内の全てのビットラインのサブセットとして示される。通常、結合は記憶素子間の距離の関数であり、したがって一次効果は隣接記憶素子による。例えば、記憶素子６２５が受ける結合を考える。ＷＬｎ上の記憶素子６２４及び６２６は、それらが選択された記憶素子６２５の隣接ビットライン上にあるため、記憶素子６２５にビットライン隣接している。また、記憶素子６２１及び６２３は、隣接ワードラインＷＬｎ＋１上で記憶素子６２５に斜めにビットライン隣接している。記憶素子６２２は、ＷＬｎ＋１上で記憶素子６２５にワードライン隣接している。記憶素子６２１、６２２、６２３、６２４及び６２６のために記憶素子６２５が受ける結合は、それぞれＣ１、Ｃ２、Ｃ３、Ｃ４及びＣ５である。
【００３７】
この例では、ワードラインプログラミング順序は、ＷＬｎ−１、ＷＬｎ及びＷＬｎ＋１であってよい。一般に、結合は、ＷＬｎの前にプログラミングされるＷＬｎ−１上の記憶素子からよりも、同じワードライン上、または、ＷＬｎの後にプログラミングされる隣接ワードラインＷＬｎ＋１上の記憶素子により生じる。ＷＬｎ−１上の記憶素子は、ＷＬｎ上の記憶素子がプログラミングを完了したときと、それらが読み出されるときの間で同じデータ状態を有するために、これが当てはまる。したがって、ＷＬｎ−１上の記憶素子６２７、６２８、及び６２９からの容量結合は示されていない。反対に、ＷＬｎまたはＷＬｎ＋１上の記憶素子のいくつかは、ＷＬｎ上の記憶素子がプログラミングを完了したときと、それらが読み出されるときの間で異なるデータ状態を有する。しかしながら、いくつかの状況では、記憶素子がＷｎ−１からの結合を受けることがある。
【００３８】
結合を補償する多様な手法は、記憶素子のＶＴＨが徐々に上昇するように複数のパスを使用するプログラミング技法、及び、より高い状態のプログラミングが、より低い状態のプログラミングの前に完了するプログラミング方式を含む。これらの手法を用いると、通常、ＢＬとＢＬの間の結合は、プログラミングされた状態でのみ削減される、または、補償される。したがって、消去状態（Ｅ状態）は、補償されない。Ｅ状態におけるＢＬとＢＬの間の干渉を補償することは、Ｅ状態がより幅広く、ＶＴＨウィンドウのより大きな部分を占めるので、将来の世代の素子ではより重要になる。本明細書で提供される技法は、少なくとも部分的に、他の状態だけではなくＥ状態でもＢＬとＢＬの間の干渉を補償する。さらに、技法は、ＮＡＮＤ及びＮＯＲ等の不揮発性素子を含む異なるメモリ素子タイプに、及び、異なる記憶素子寸法に適応可能である。全体的な性能の影響は、従来の手法に比較して小さいことがある。
【００３９】
図４ｂは、容量結合を相殺するためのビットライン電圧調整を示す。１つの手法は、読み出されている選択された記憶素子よりも相対的に高いＶＴＨを有する隣接記憶素子についてＶＢＬがより高くなるように、結合の量（Ｃ）に比例してビットライン電圧（ＶＢＬ）を調整することである。より高いＶＢＬは、例えばＦＧｎ等の、選択された記憶素子のフローティングゲートとチャネルに結合される隣接記憶素子により高いチャネル電位を生じさせて、そのＶＴＨを見かけ上はより低くし、これによる補償がなければＶＴＨを見かけ上より高くしてしまうところの結合干渉を補償する。ＶＢＬは、結合の大きさの関数として表される。調整されたＶＢＬは、さらに後述されるように読み出し動作中に印加できる。
【００４０】
図５ａは、結合がある場合、及び、ない場合の閾値電圧分布を示す。言及されたように、結合効果は、所定の記憶素子の見かけのＶＴＨを増加させる。プログラミング直後等のように結合のない場合における各状態Ｅ、Ａ、Ｂ及びＣのＶＴＨ分布６４０、６４４、６４８、及び６５２、並びに、図２ｆの全ビットラインプログラミング技法のように結合のある場合における各状態Ｅ、Ａ及びＢのＶＴＨ分布６４２、６４６、及び６５０によって示されるように、記憶素子のセット全体で、各状態の集合的なＶＴＨ分布も増加する。最高の状態、状態Ｃは、この例では、ほとんど又はまったく結合を受けない。さらに、各ＶＴＨ分布は、図４ｂに示されるように、結合に基づいた構成要素を含む。各状態Ａ、Ｂ及びＣの制御ゲート読み出し電圧ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ｃは読み出し動作中に使用され、１つまたは複数の選択された記憶素子のデータ状態が確かめられる。各状態Ａ、Ｂ及びＣの制御ゲート検証電圧ＶＶ−Ａ、ＶＶ−Ｂ及びＶＶ−Ｃは、プログラム−検証動作の検証部分の間に使用され、１つまたは複数の選択された記憶素子が意図された状態にプログラミングされたかどうかが検証される。
【００４１】
図５ｂは、結合のある閾値電圧分布の詳細を示す。状態Ｅの記憶素子の場合、分布要素６５６によって示されるように、基本的には、状態Ｅである隣接する記憶素子からの結合はほとんど又はまったくない。しかしながら、状態Ｅの記憶素子は、各分布要素６５８、６６０、及び６６２によって示されるように、状態Ａ、状態Ｂ及び、状態Ｃである隣接する記憶素子によってそのＶＴＨをより高く結合される。したがって、全体的なＥ状態分布６４２は、分布要素６５６、６５８、６６０及び６６２から構成される。同様に、状態Ａの記憶素子の場合、基本的に、分布要素６６４によって示されるように、状態ＥまたはＡである隣接する記憶素子からの結合はほとんど又はまったくない。しかしながら、状態Ａの記憶素子は、それぞれ分布要素６６６及び６６８によって示されるように、状態Ｂ及び状態Ｃである隣接する記憶素子によって、そのＶＴＨをさらに高く結合される。同様に、状態Ｂの記憶素子の場合、基本的には、分布要素６７０によって示されるように、状態Ｅ、ＡまたはＢである隣接する記憶素子からの結合はほとんど又はまったくない。しかしながら、状態Ｂの記憶素子は、分布要素６７２によって示されるように、状態Ｃである隣接する記憶素子によって、そのＶＴＨをさらに高く結合される。状態Ｃの記憶素子の場合、基本的には、分布構成要素６５２によって示されるように、状態Ｅ、Ａ、ＢまたはＣである他の隣接する記憶素子からの結合はほとんど又はまったくない。
【００４２】
図６ａは、読み出し動作中に選択されたワードラインに印加される制御ゲート読み出し電圧を示す。読み出し動作中、それぞれ状態Ａ、Ｂ、及びＣに対する連続振幅ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ｃを有する制御ゲート電圧波形は、それぞれ期間ｔ０〜ｔ１、ｔ１〜ｔ２、及びｔ２〜ｔ３で読み出されている１つまたは複数の選択された記憶素子のワードラインに印加される。ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ｃは、図５ａにも示されている。この例は、４つの使用可能なデータ状態があるケースに当てはまる。一般に、制御ゲート電圧波形は、２Ｎ個のデータ状態があるときに２Ｎ−１個の振幅を有する。例として補償技法をさらに説明するために、Ｅ状態、Ａ状態、Ｂ状態、及びＣ状態が、それぞれ状態０、状態１、状態２、及び状態３であると考える。また、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ｃがそれぞれ読み出しレベル１、２及び３を表すと考える。さらに、４つの異なるビットライン電圧ＶＢＬ０＜ＶＢＬ１＜ＶＢＬ２＜ＶＢＬ３が使用できる。制御ゲート電圧がｍ番目の読み出しレベル（ｍ＝１、２または３）であり、隣接する記憶素子がｎ番目の（ｎ＝０、１、２または３）状態にある場合には、ｍ＞ｎであると、隣接する記憶素子のビットラインでＶＢＬ０を使用し、その結合を相殺する。ｍ≦ｎである場合、隣接する記憶素子のビットライン上でＶＢＬｎ＋１−ｍを使用し、その結合を相殺する。表１は、追加の詳細を提供する。
【表１】
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【００４３】
通常は、所定の記憶素子が、同じワードライン上に２つのビットライン隣接記憶素子を有し、その場合、所定の記憶素子が読み出されているときに、上述のビットライン電圧をこれらの隣接記憶素子の各ビットラインに印加できることに留意されたい。例えば、ＢＬｉ＋１上の隣接記憶素子がＢ状態（ｎ＝２）にプログラミングされ、ＢＬｉ−１上の他の隣接記憶素子がＣ状態（ｎ＝３）にプログラミングされている場合、期間ｔ０〜ｔ１の間にＢＬｉ＋１にＶＢＬ２及びＢＬｉ−１にＶＢＬ３を設定でき、期間ｔ１〜ｔ２の間にＢＬｉ＋１にＶＢＬ１及びＢＬｉ−１にＶＢＬ２を設定でき、期間ｔ２〜ｔ３の間にＢＬｉ＋１にＶＢＬ０及びＢＬｉ−１にＶＢＬ１を設定できる。隣接記憶素子のための状態の他の組み合わせのための補償ビットライン電圧も同様に提供できる。さらに、ビットラインの補償は、補償がつねに最適レベルとなるように、制御ゲート読み出し電圧の変化に応じて変更される。
【００４４】
例えばＢＬｉ−１またはＢＬｉ＋１等の１本のビットライン上で２つの記憶素子の結合を補償することも可能である。この場合、電圧は、この２つの記憶素子からの総結合量を補償するビットラインに印加される。さらに後述されるように、ワードライン隣接記憶素子の結合を追加で補償することも可能であり、その結果補償は最大５個の記憶素子に提供される。例えば、図４ａで記憶素子６２５を読み出すとき、補償は５個の記憶素子６２１，６２２、６２３、６２４及び６２６に提供できる。この場合、ビットラインとビットラインの間の結合効果及びワードラインとワードラインの間の結合効果の両方が補償される。
【００４５】
したがって、読み出し中でない記憶素子が、現在の読み出しレベルと関連付けられる状態よりも高い状態にある場合には、この記憶素子に対してより高いＶＢＬ電圧が使用される。このより高いＶＢＬは、関連付けられた未選択の記憶素子のフローティングゲート及びチャネルの電位をブーストする。この電位は、選択された記憶素子のチャネル及びフローティングゲートと結合する。したがって、結合された電位は選択された記憶素子をオンさせる（導通させる）ために役立つので、この電位はそのＶＴＨを見かけ上、より低くする。したがって、より高いＶＴＨ状態にある隣接する記憶素子を有する選択された記憶素子は、見かけ上、ＶＴＨがより低くなる。ＶＴＨのこのダウンシフトは、ＢＬとＢＬの間の干渉によって選択された記憶素子が受けたＶＴＨでのアップシフトを補償する。より低いＶＴＨを有する隣接記憶素子にはより低いＶＢＬが使用され、これは、選択された記憶素子のＶＴＨにダウンシフトがほとんどない、またはまったくないことを意味する。したがって、全体としては、総ＶＴＨ分布はさらに狭くなる。
【００４６】
図６ｂは、図２ｄに対応するプログラミングの後に、偶数ビットライン記憶素子を読み出すときに奇数ビットライン記憶素子に印加されるビットライン電圧を示す。時間軸は、図６ａと同じである。ｙ軸は、未選択の記憶素子に印加されるＶＢＬを示す。奇数−偶数読み出し動作中において、奇数ビットラインに接続された記憶素子は、偶数ビットラインと接続された記憶素子とは別個に読み出される。したがって、未選択の記憶素子のビットライン電圧を比較的に自由に調整できる。例えば、偶数番号のビットライン記憶素子が読み出されているときに、奇数番号のビットライン記憶素子のビットライン電圧を比較的に自由に調整できる。前述したように、奇数番号の記憶素子は、通常、偶数番号の記憶素子の後にプログラミングされるため、結合を経験しない。その結果、それらは、読み出し動作中に補償を必要とする。したがって、１つの手法では、固定されたビットライン電圧が、奇数番号の記憶素子を読み出すときに奇数番号の記憶素子及び偶数−奇数番号の記憶素子に印加され、図６ｂに示されるような変更可能なビットライン電圧が、偶数番号の記憶素子を読み出すときに奇数番号の記憶素子に印加される。さらに、奇数記憶素子がその状態が既知となるように最初に読み出され、その後の偶数記憶素子を読み出すときにそれらに適切な補償を適用してもよい。メモリ素子の制御は、本明細書に説明される技法を実施するための適切な知能で構成できる。
【００４７】
波形６８０、６８２、６８４及び６８６は、全ての制御ゲート読み出し電圧のための未選択記憶素子に印加される電圧を示す。具体的には、偶数記憶素子の場合には、ビットライン隣接記憶素子が事前にそれぞれＥ状態、Ａ状態、Ｂ状態またはＣ状態にあると特定された場合に、ビットライン隣接記憶素子のビットラインがＶＢＬ０、ＶＢＬ１、ＶＢＬ２、またはＶＢＬ３を受ける。未選択のビットライン隣接記憶素子は、例えば、選択ワードラインＷＬｎ及び／または対角線上で隣接ワードラインＷｎ＋１上にある場合がある。
【００４８】
図７ａは、図６ｂに対応する読み出し動作を示す。読み出し動作はステップ７００で開始される。ステップ７０１で、ＷＬｎの奇数記憶素子が補償なしで読み出され、結果が記憶される。例えば、結果は、考えられる１つの手法では、各ビットラインと接続されているセンス増幅器のラッチに記憶される。結果は、ラッチからメモリ素子のコントローラメモリに転送することもできる。奇数番号のビットラインは、偶数番号のビットラインの後、最後にプログラミングされるため、奇数番号のビットラインに結合補償は必要とされないことに留意されたい。ステップ７０２で、ＷＬｎの偶数記憶素子が補償付きで読み出される。これは、事前に特定された奇数ビットライン記憶素子の状態に基づいて、奇数ビットラインに適切なビットライン電圧を印加することを含むことがある。読み出し動作は、ステップ７０３で終了する。
【００４９】
図６ｃは、図２ｅに対応するプログラミングの後に、その状態、及び、制御ゲート読み出し電圧に基づいて、記憶素子に印加されるビットライン電圧を示す。この場合、偶数記憶素子と奇数記憶素子の両方とも結合を経験しているため、読み出し時に補償される。偶数記憶素子及び奇数記憶素子は別々に読み出され、通常は、偶数の次に奇数が読み出される。波形６９０、６９２、６９４及び６９６は、制御ゲート読み出し電圧に対応して未選択の記憶素子に（例えば、偶数が読み出されるときに奇数記憶素子に、奇数が読み出されるときに偶数記憶素子に等）印加されるビットライン電圧を示す。
【００５０】
波形６９０は、選択された（例えば偶数の）記憶素子を読み出すためにＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ選択されたワードラインに印加されるときに、ＶＢＬ３、ＶＢＬ２及びＶＢＬ１が未選択の（例えば奇数の）記憶素子のビットラインに印加されることを示す。未選択の記憶素子は、例えば、選択されたワードライン、及び／または隣接ワードライン（対角に）にある場合がある。選択されたワードライン上のビットライン隣接記憶素子対隣接ワードライン上の対角のビットライン隣接記憶素子による結合に対する補償は、原則的に同に作用する（但し、通常は、選択された記憶素子への距離が、同じワードライン上の隣接記憶素子から選択された記憶素子への距離よりも大きいので、補償を提供するために必要とされるビットライン電圧の大きさが隣接ワードラインの場合より少なくなるということを除く。）。例えば、記憶素子６２５と６２３の間の距離は、記憶素子６２５と６２６の間の距離よりも大きい（図４ａ）。
【００５１】
波形６９２は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ選択されたワードラインに印加されるときに、ＶＢＬ２、ＶＢＬ１及びＶＢＬ０が各未選択記憶素子のビットラインに印加されることを示す。波形６９４は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ選択されたワードラインに印加されるときに、ＶＢＬ１、ＶＢＬ０及びＶＢＬ０が各未選択記憶素子のビットラインに印加されることを示す。波形６９６は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃが選択されたワードラインに印加されるときに、ＶＢＬ０が未選択記憶素子のビットラインに印加されることを示す。ＶＢＬ０＜ＶＢＬ１＜ＶＢＬ２＜ＶＢＬ３のレベルが、特定の用途に最適化できることに留意されたい。さらに、これらの電圧の間の間隔は、等しいまたは等しくない場合がある。
【００５２】
１つまたは複数の選択された（例えば、偶数の）記憶素子を読み出すときに未選択（例えば、奇数）の記憶素子の状態を知るために、初期の「粗」読み出しまたは先行読み出し動作を実行できる。例えば、粗読み出しは、偶数番号の記憶素子及び奇数番号の記憶素子に対して同時に実行できる。粗読み出しは、結合に補償を提供しないが、少し低いが十分な精度で各記憶素子の状態を確かめるために使用される。粗読み出しの間は、考えられる１つの手法で固定されたＶＢＬが全てのビットラインに印加される。粗読み出しによって確かめられるデータ状態に基づいて、次の「微細」読み出しで異なるビットライン電圧が使用される。微細読み出しでは、選択された記憶素子のデータ状態を最終的に特定する。微細読み出しデータとは、例えば、受信された読み出しコマンドに応えてホスト装置に出力されるものである。一方、粗読み出しデータは、微細読み出しを実行するための一時データとしてメモリ素子に対し内部で使用される。
【００５３】
偶数−奇数読み出し動作の場合、微細読み出しは、偶数番号のビットラインの選択された記憶素子に対して実行され、その後に、奇数番号のビットラインの選択記憶素子に対する微細読み出しが続く。別の選択肢は、奇数記憶素子を読み出してから、偶数記憶素子を読み出すことである。偶数番号のビットラインの選択記憶素子に対する微細読み出しの間に、１つの手法では、そのビットライン電圧を、例えば０．５Ｖ等の共通レベルに設定する。これは、例えば検証動作中に使用されるＶＢＬであってよい。また、奇数番号のビットラインのビットライン電圧を、粗読み出しから取得されるその接続された記憶素子のデータ状態に従って、及び、電流制御ゲート読み出し電圧に従って設定する。奇数ビットラインの粗読み出しから得られる情報は、偶数ビットラインの微細読み出しを補償するために使用される。
【００５４】
例えば、図６ｃを参照すると、偶数ビットラインの微細読み出しでは、ＶＣＧＲ−Ａがｔ０とｔ１の間に印加されると、接続された記憶素子が粗読み出し（波形６９６）において状態Ｅにあると特定された奇数番号のビットラインにはＶＢＬ０が印加され、接続された記憶素子が粗読み出し（波形６９４）において状態Ａにあると特定された奇数番号のビットラインにはＶＢＬ１が印加される。接続された記憶素子が粗読み出し（波形６９２）において状態Ｂにあると特定された奇数番号のビットラインには、ＶＢＬ２が印加される。接続された記憶素子が粗読み出し（波形６９０）において状態Ｃであると特定された奇数番号のビットラインには、ＶＢＬ３が印加される。
【００５５】
ＶＣＧＲ−Ｂがｔ１とｔ２の間で印加されると、接続された記憶素子が粗読み出し（波形６９４及び６９６）において状態ＥまたはＡにあると特定された奇数番号のビットラインには、ＶＢＬ０が印加され、接続された記憶素子が粗読み出し（波形６９２）において状態Ｂにあると特定された奇数番号のビットラインには、ＶＢＬ１が印加される。接続された記憶素子が粗読み出し（波形６９０）において状態Ｃにあると特定された奇数番号のビットラインには、ＶＢＬ２は、印加される。波形６９４及び６９６は、明確にするためだけに、ｔ１とｔ２の間で相殺されるものとして示される。波形６９２、６９４、及び６９６は、明確にするためだけにｔ２とｔ３の間で相殺されるものとして示される。
【００５６】
ＶＣＧＲ−Ｃがｔ２とｔ３の間で印加されると、ＶＢＬ０が、その接続された記憶素子が粗読み出し（波形６９２、６９４、及び６９６）で状態Ｅ、Ａ、またはＢであると特定された奇数番号のビットラインに印加され、ＶＢＬ１が、その接続された記憶素子が粗読み出し（波形６９０）で状態Ｃであると特定された奇数番号のビットラインに印加される。
【００５７】
その後、奇数番号のビットラインの選択された記憶素子に対する微細読み出しの間に、１つの手法では、そのビットライン電圧を例えば０．５Ｖ等の共通レベルに設定しながら、奇数番号のビットラインの選択された記憶素子を読み出す。また、図６ｃに従って偶数番号のビットラインのビットライン電圧も設定する。
【００５８】
図７ｂは、図６ｃに対応する読み出し動作を示す。読み出し動作は、ステップ７１０で開始される。ステップ７１１で、ＷＬｎの偶数記憶素子及び奇数記憶素子が、補償のない粗読み出しで読み出され、結果が記憶される。ステップ７１２で、ＷＬｎの偶数記憶素子が、補償付きの微細読み出しで読み出される。この微細読み出しは、事前に特定された奇数ビットライン記憶素子の状態に基づいて、奇数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。結果が記憶され、偶数番号のビットラインに対する粗読み出しによる結果を上書きすることができる。ステップ７１３で、ＷＬｎの奇数記憶素子が、補償付きの微細読み出しで読み出される。この微細読み出しは、事前に特定された偶数ビットライン記憶素子の状態に基づいて、偶数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。結果が記憶され、奇数番号のビットラインに対する粗読み出しによる結果を上書きすることができる。読み出し動作は、ステップ７１４で終了する。
【００５９】
図６ｄは、図２ｆに対応するプログラミングの後に、記憶素子の状態、及び、制御ゲート読み出し電圧に基づいて、記憶素子に印加されるビットライン電圧を示す。時間軸は図６ａと同じである。さらにオプションとして、偶数−奇数検知の代わりに、全ビットライン検知を使用できる。この手法では、粗読み出しと微細読み出しの両方において、全ビットラインが一度に読み出される。これにより、例えば、より高速な読み出し速度に関してより優れた性能が得られる。全ビットラインの実施例では、図６ｄのビットライン電圧は、例えば検証動作中に使用されるビットライン電圧であるＶＢＬ１＝ＶＢＬを除いて、図６ｃと同じである。ＶＢＬは、別のビットライン上の記憶素子に対する結合補償を生じさせるレベルではなく、同じビットライン上の選択された記憶素子に対する正確な読み出しレベルを生じさせるレベルに設定される。これは必須ではないが、一例として、ＶＢＬを任意の適切な大きさとすることができるので、ＶＢＬの大きさをＶＢＬ０とＶＢＬ２の間とすることができる。接続された記憶素子の事前に特定された状態に相当するレベルに制御ゲート電圧があるときには、ビットライン電圧をＶＢＬに設定することができる。接続された記憶素子の事前に特定された状態に相当しないレベルに制御ゲート電圧があるときには、特定のビットライン電圧を隣接ビットラインを補償するためのレベルに設定することができる。
【００６０】
例えば、波形６９４を参照すると、Ａ読み出しが実行されているとき（つまり、粗読み出しによって状態Ａにあることが事前に確かめられた選択記憶素子についてｔ０とｔ１の間でＶＣＧＲ−Ａが選択ワードラインに印加されるとき）に、ＶＢＬ１＝ＶＢＬがＡ状態の記憶素子に対して使用されることに留意されたい。同様に、波形６９２を参照すると、ＶＣＧＲ−Ｂがｔ１とｔ２の間で印加されているときに、ＶＢＬ１＝ＶＢＬがＢ状態の記憶素子に対して使用される。最後に、波形６９０を参照すると、ＶＣＧＲ−Ｃがｔ２とｔ３の間で印加されているときに、ＶＢＬ１＝ＶＢＬがＣ状態の記憶素子に対して使用される。したがって、ＶＣＧＲが特定の状態に相当するときには、ビットライン電圧は、その特定の状態を読み出すために適切なレベルに設定され、その他のときには、ビットライン電圧は、結合補償のための適切なレベルに設定される。これにより、結合補償を行いながら記憶素子に対して正しく検知することが保証される。
【００６１】
したがって、例えば、粗読み出しによって状態Ｅ、Ａ、ＢまたはＣにあることが確かめられた記憶素子は、ｔ０とｔ１の間でそれぞれＶＢＬ０、ＶＢＬ、ＶＢＬ２またはＶＢＬ３を受ける。粗読み出しによって状態Ｅ、Ａ、ＢまたはＣにあることが確かめられた記憶素子は、ｔ１とｔ２の間でそれぞれＶＢＬ０、ＶＢＬ０、ＶＢＬまたはＶＢＬ２を受ける。粗読み出しによって状態Ｅ、Ａ、ＢまたはＣにあることが確かめられた記憶素子は、ｔ２とｔ３の間でそれぞれＶＢＬ０、ＶＢＬ０、ＶＢＬ０またはＶＢＬ１を受ける。
【００６２】
したがって、制御ゲート読み出し電圧ごとに、接続された記憶素子の事前に確かめられたデータ状態が制御ゲート電圧に対応するか否かに従って、ビットライン電圧が設定される。対応する場合には、ビットライン電圧は、それが全てのデータ状態に使用されるので、確かめられたデータ状態とは無関係であるＶＢＬに設定される。そのような対応がない場合には、ビットライン電圧は、確かめられたデータ状態に依存するＶＢＬ０、ＶＢＬ２、またはＶＢＬ３のレベルに設定される。制御ゲート読み出し電圧が「無関係」レベルであるときに読み出し結果を変えることができるビットライン電圧を用いて、微細読み出しによって記憶素子を読み出すことができる。例えば、粗読み出しでＣ状態にあると特定された記憶素子の場合は、以後の微細読み出しにおいて、ＶＣＧＲ−Ａ及びＶＣＧＲ−Ｂの制御ゲート読み出し電圧が「無関係」レベルとなり、したがって、ＶＢＬ３またはＶＢＬ２を使用できる。一方、ＶＣＧＲ−Ｃは「関係」レベルであり、したがって、ＶＢＬが使用される。ＶＣＧＲ−Ｃは、事前に特定されたＣ状態に対応する。
【００６３】
図７ｃは、図６ｄに対応する読み出し技法を示す。読み出し動作は、ステップ７２０で開始される。ステップ７２１で、ＷＬｎの偶数記憶素子及び奇数記憶素子が、補償がない粗読み出しで読み出され、結果が記憶される。ステップ７２２で、ＷＬｎの偶数記憶素子及び奇数記憶素子が、補償付きの微細読み出しで読み出される。その微細読み出しは、電流制御ゲート読み出し電圧が事前に特定された状態に対応するかどうかに従って、接続された記憶素子の事前に特定された状態に基づいて、各ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。具体的には、そのような対応があるときには、ＶＢＬの通常値が使用される。そのような対応がないときには、ＶＢＬ０、ＶＢＬ２またはＶＢＬ３が使用される。結果は記憶され、粗読み出しによる結果を上書きしてよい。読み出し動作は、ステップ７２３で終了する。
【００６４】
本明細書に説明される補償技法は、異なるプログラミング技法と共に使用できる。可能な１つのプログラミング技法は、以下の図１５に関連して説明されるような完全シーケンスプログラミングである。可能な別のプログラミング技法は、図１７ａから図１７ｃに関連して後述されるような中下部（ＬＭ）状態を使用することを含む。この場合、補償される必要がある結合の量が低減され、したがって、状態ＥからＡへの結合効果及び状態ＬＭからＣへの結合効果をほぼ完全に補償できる。さらに、最適ビットライン電圧レベルは、図６ｂから図６ｄに示されるものとは異なることがある。例えば、選択された記憶素子が粗読み出しによってＢ状態にあると確かめられた場合には、状態ＬＭからＢへの結合は比較的小さいので、奇数−偶数読み出しを仮定して、隣接ビットラインにＶＢＬ０を使用することができる。所定のメモリ素子、並びに、プログラミング及び読み出し方式にとって最適な特定のビットライン電圧は、実験、コンピュータモデリング及び他の手法によって決定できる。ルックアップテーブルまたは他のデータ構造は、データ状態及び制御ゲート読み出しレベルに基づいて適切なビットライン電圧を提供できる。
【００６５】
図６ｅは、記憶素子に印加される代替のビットライン電圧を示す。これらは、例えば図６ｂから図６ｄの何れかのビットライン電圧に対する汎用的な代替案である。ＶＢＬ１、ＶＢＬ２及びＶＢＬ３は、それぞれのデータ状態１つ分、２つ分または３つ分、離れているデータ状態を補償するために使用される電圧であることに留意されたい。例えば、ＶＢＬ１は、状態ＥからＡ、状態ＡからＢ，または状態ＢからＣの結合（１状態差）を補償するのに十分である。同様に、ＶＢＬ２は、状態ＥからＢまたは状態ＡからＣの結合（２状態差）を補償するのに十分であり、最大ビットライン電圧ＶＢＬ３は、状態ＥからＣの結合（３状態差）を補償するのに十分である。図６ｂから図６ｄでは、２Ｎ個のデータ状態及び２Ｎ個のビットライン電圧があり、ここではＮ≧２である。
【００６６】
別の手法では、例えば２Ｎ個を超えるビットライン電圧等のように、追加のビットライン電圧が提供される。この場合、ＶＢＬ１、ＶＢＬ２及びＶＢＬ３は、それぞれ１状態差、２状態差、及び３状態差のすべての結合を補償するために最適であるとは仮定されない。代わりに、特定のビットライン電圧が、１つまたは複数の特定の結合に使用される。例えば、状態ＥからＡ、ＡからＢ、及びＢからＣの結合を補償するために同じ電圧ＶＢＬ１を使用する代わりに、実際には、状態ＥからＡの結合が状態ＡからＢまたはＢからＣの結合より大きい場合があることに留意する。したがって、結合補償の精度を向上するために、状態ＥからＡの補償において１つのビットライン電圧を使用し、状態ＡからＢの補償に別のビットライン電圧を使用し、状態ＢからＣの補償に別のビットライン電圧を使用することができる。したがって、特定の結合補償ごとにビットライン電圧を使用できる場合がある。また、ほぼ同じ結合規模を有する特定の結合の組み合わせをグループ化して、それらに共通のビットライン電圧を使用することもできる。例えば、あるビットライン電圧は、状態ＥからＡの結合を補償するために適切である場合があり、一方、別のビットライン電圧が状態ＡからＢ、及びＢからＣの結合を補償するために適切である場合がある。さらに多くのビットライン電圧レベルを提供することによって、なんらかのオーバヘッドコストはあるが、異なるＢＬとＢＬの間の効果をより正確に補償できる可能性がある。メモリ素子においてメモリリソース及びプロセッサリソースを適切に使用することが、所望される技法を実行するために使用できる。
【００６７】
例えば、Ｃ状態記憶素子によって引き起こされる結合を補償するために、波形６９１は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ選択されたワードラインに印加されるときに使用するためのＶＢＬ−Ｃ３、ＶＢＬ−Ｃ２及びＶＢＬ−Ｃ１のレベルを有する。Ｂ状態記憶素子によって引き起こされる結合を補償するために、波形６９３は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ印加されるときに使用するためのＶＢＬ−Ｂ３、ＶＢＬ−Ｂ２及びＶＢＬ−Ｂ１のレベルを有する。Ａ状態記憶素子によって引き起こされる結合を補償するために、波形６９５は、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及びＶＣＧＲ−Ｃがそれぞれ印加されるときに使用するためのＶＢＬ−Ａ３、ＶＢＬ−Ａ２及びＶＢＬ−Ａ１のレベルを有する。Ｅ状態記憶素子によって引き起こされる結合を補償するために、波形６９７は、例えば、ＶＢＬ０と同じであるＶＢＬ−Ｅのレベルを有することができる。ここで、９つの異なるビットライン電圧がある。
【００６８】
図８ａは、読み出し動作中に選択されたワードラインに印加される制御ゲート読み出し電圧を示す。図８ｂは、読み出し動作中に隣接ワードラインに印加される読み出しパス電圧を示す。ワードライン隣接記憶素子の補償は、単独で、またはビットライン隣接記憶素子の補償と組み合わせて提供される。ワードラインとワードラインの間の干渉または結合は、ワードライン隣接記憶素子によって引き起こされることがある。例えば、図４ａでは、記憶素子６２２は、隣接するワードラインＷＬｎ＋１上で記憶素子６２５にワードライン隣接している。一般に、ＷＬｎ上の記憶素子についていったんプログラミングが完了すると、それらの記憶素子は、ＷＬｎ＋１上の記憶素子がその後にプログラミングされるときに結合効果を受ける。
【００６９】
記憶素子６２２は読み出し中の記憶素子６２５と同じビットライン上にあるので、ＶＢＬは記憶素子６２５の正しい読み出しを提供するための特定のレベルにある必要があり、したがって記憶素子６２２による結合を補償するために調整することはできない。代わりに、ＷＬｎ＋１に印加される読み出しパス電圧は、そのような補償をするために調整できる。一般に、読み出し動作中においては、固定された読み出しパス電圧が未選択ワードラインに印加され、未選択記憶素子が導電状態とされる。未選択記憶素子は、通常は、未選択記憶素子のチャネルをオンにする（導電性になる）レベルで駆動される。ここで、ＷＬｎ＋１は、ＷＬｎ上の選択記憶素子のフローティングゲートに結合して所望の結合補償を提供する特別なマルチレベル読み出しパス電圧を受ける。より高い読み出しパス電圧をＷＬｎ＋１に印加することによって、より多くの結合が得られる。ＷＬｎ＋１上のより高い読み出しパス電圧は選択された記憶素子のＶＴＨを引き下げ、したがって補償が提供される。
【００７０】
ＷＬｎ＋１上の読み出しパス電圧がワードライン上の全ての記憶素子に印加されるので、及び、読み出し中のＷＬｎ上の記憶素子は通常は異なるデータ状態にプログラミングされているので、１つの手法では、ＷＬｎ上のデータ状態とＷＬｎ＋１上の読み出しパス電圧の考えられる全ての組み合わせに対処する。具体的には、図８ａに示されるように、ＷＬｎに印加される２Ｎ−１個の制御ゲート読み出し電圧、及び、図８ｂに示されるように、制御ゲート読み出し電圧ごとにＷＬｎ＋１に印加される２Ｎ個の読み出しパス電圧がある。したがって、ｔ０とｔ１の間では、ＶＣＧＲ−ＡがＷＬｎに印加される一方で、ＶＲＥＡＤ、ＶＲＥＡＤ−Ａ、ＶＲＥＡＤ−Ｂ及びＶＲＥＡＤ−Ｃと呼ばれる電圧を含む読み出しパス電圧のシーケンスが、時間間隔ｔ０〜ｔ０Ａ、ｔ０Ａ〜ｔ０Ｂ、ｔ０Ｂ〜ｔ０Ｃ、及びｔ０Ｃ〜ｔ１のそれぞれでＷＬｎ＋１に印加される。読み出しパス電圧のシーケンスは、ＶＣＧＲ−ＢがＷＬｎに印加されるときにはｔ１とｔ２の間で、ＶＣＧＲ−ＣがＷＬｎに印加されるときにはｔ２とｔ３の間で繰り返される。さらに、ＷＬｎ上の制御ゲート読み出し電圧ごとに、ＷＬｎ＋１の記憶素子の既知の状態に対応する読み出しパス電圧の１つと関連付けられる結果を観察するだけでよい。
【００７１】
したがって、粗読み出しに基づいて選択された記憶素子及びワードライン隣接記憶素子のデータ状態を確認することができ、その後の微細読み出しにおいてワードライン隣接記憶素子の状態に対応する読み出しパス電圧が、例えば適切なデータを記憶することによって識別される。この識別は、選択された記憶素子をいつ検知しなければならないのかを示す。図１３に関連してさらに以下に説明されるように、検知は、ビットラインをプリチャージし、次に、センス増幅器内のコンデンサがビットラインに接続されるときに放電する速度を観察することを含んでよい。他の検知技法は、基準電流に、ビットライン上の電流を比較することを含む。いずれにせよ、所定のビットラインの検知は、制御ゲート読み出し電圧のそれぞれにおいて、ＷＬｎ＋１上の識別された読み出しパス電圧に対応する指定された時間に実行できる。
【００７２】
例えば、粗読み出しがＷＬｎ＋１の記憶素子が状態Ｃにあることを示す場合には、例えば、ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ａのそれぞれが時間間隔ｔ０Ｃ〜ｔ１、ｔ１Ｃ〜ｔ２、及びｔ２Ｃ〜ｔ３のそれぞれにおいてＷＬｎに印加されると、ＷＬｎ＋１でＶＲＥＡＤ−ＰＡＳＳ−Ｃと関連付けられた読み出し結果が得られる。ＷＬｎ上の記憶素子の読み出し結果は、例えば、時間間隔ｔ０〜ｔ０Ｃ、ｔ１〜ｔ１Ｃ、及びｔ２〜ｔ２ＣのそれぞれでＶＲＥＡＤ−ＰＡＳＳ、ＶＲＥＡＤ−ＰＡＳＳ−Ａ及びＶＲＥＡＤ−ＰＡＳＳ−ＢがＷＬｎ＋１に印加されているときに取得される必要はない。具体的には、例えば、ＶＲＥＡＤ−ＰＡＳＳ−ＣがＷＬｎ＋１に印加されているときだけを考慮すると、時間間隔ｔ０Ｃ〜ｔ１においてＶＣＧＲ−ＡがＷＬｎに印加された状態では選択された記憶素子が導電状態にあることが検出された場合には、選択記憶素子が状態Ｅにあることが分かり、選択記憶素子の読み出しが完了する。時間間隔ｔ１Ｃ〜ｔ２において、ＶＣＧＲ−ＡがＷＬｎに印加された状態では選択された記憶素子が非導電状態にあるが、ＶＣＧＲ−ＢがＷＬｎに印加された状態では選択された記憶素子が導電状態にあることが検出された場合には、選択記憶素子が状態Ａにあることが分かり、選択記憶素子の読み出しが完了する。時間間隔ｔ２Ｃ〜ｔ３において、ＶＣＧＲ−ＡまたはＶＣＧＲ−ＢがＷＬｎに印加された状態では選択された記憶素子が非導電状態にあるが、ＶＣＧＲ−ＣがＷＬｎに印加された状態では選択された記憶素子が導電状態にあることが検出された場合には、選択記憶素子が状態Ｂにあることが分かり、選択記憶素子の読み出しが完了する。ＶＣＧＲ−Ａ、ＶＣＧＲ−ＢまたはＶＣＧＲ−ＣがＷＬｎに印加された状態では選択された記憶素子が非導電状態にあることが検出された場合には、選択記憶素子がＣ状態にあることが分かり、選択記憶素子の読み出しが完了する。前記のケースのそれぞれで、適切な結合補償が、ＷＬｎ＋１に印加されたパス電圧により状態ＣにあるＷＬｎ＋１上のワードライン隣接記憶素子に対して提供される。
【００７３】
したがって、図８ｂの波形の適切な部分は、粗読み出しによって得られたＷＬｎ＋１のワードライン隣接記憶素子の特定された状態に基づいて使用される。このようにして、ワードライン隣接記憶素子からの結合が補償され得る。さらに、この補償は、同じワードライン上の記憶素子及び（対角の）隣接ワードライン上の記憶素子を含むビットライン隣接記憶素子の補償と組み合わされて提供され得る。
【００７４】
ワードライン隣接記憶素子からの結合を補償することは、さらに、参照することにより本明細書に組み込まれる、米国第２００８／０１５８９７３号「Ｃｏｍｐｌｅｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  Ｌｏｏｋ  Ａｈｅａｄ  Ｗｉｔｈ  Ｅｆｆｉｃｉｅｎｔ  Ｄａｔａ  Ｌａｔｃｈ  Ａｓｓｉｇｎｍｅｎｔ  Ｉｎ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ」に説明されている。
【００７５】
図９ａは、対角のビットライン隣接記憶素子の補償を含む読み出し動作を示す。（図４ａで記憶素子６２５に対して対角にビットライン隣接している記憶素子６２１及び６２３等の）対角のビットライン隣接記憶素子の結合補償を実行できる。この手法では、読み出し動作はステップ９００で開始される。ステップ９０１で、記憶素子に対して、結合補償がない粗読み出しが実行され、結果が記憶される。ステップ９０２では、偶数番号のビットラインに対するＷＬｎの記憶素子に対して結合補償有りの微細読み出しが実行され、結果が記憶される。補償は、ＷＬｎ＋１の奇数ビットライン上の対角記憶素子の事前に特定された状態に基づいて、奇数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。結果が記憶される。ステップ９０３では、奇数番号のビットラインに対するＷＬｎの記憶素子に対して、結合補償付きの微細読み出しが実行され、結果が記憶される。補償は、ＷＬｎ＋１の偶数ビットライン上の対角の記憶素子の事前に特定された状態に基づいて偶数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。読み出し動作は、ステップ９０４で終了する。
【００７６】
図９ｂは、ワードライン隣接記憶素子の補償を含む読み出し動作を示す。（図４ａの記憶素子６２５に対してワードライン隣接している記憶素子６２２等の）ワードライン隣接記憶素子による結合補償が実行され得る。この手法では、読み出し動作はステップ９１０で開始される。ステップ９１１では、全てのビットラインに対して隣接ワードラインＷＬｎ＋１の記憶素子に結合補償がない粗読み出しが実行され、結果が記憶される。偶数−奇数読み出しの場合には、ステップ９１２では、偶数番号のビットラインに対してＷＬｎの記憶素子に結合補償有りの微細読み出しが実行され、結果が記憶される。図８ａ及び図８ｂに関連して前述されたように、ＷＬｎ＋１の隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がいつＷＬｎ＋１に印加されるのかを検知するステップを含んでいてもよい。結果が記憶される。ステップ９１３では、奇数番号のビットラインに対してＷＬｎの記憶素子に結合補償有りの読み出しが実行され、結果が記憶される。補償は、ステップ９１２で提供される。読み出し動作は、ステップ９１５で終了する。
【００７７】
全ビットライン（ＡＢＬ）読み出しの場合、ステップ９１４は、全てのビットラインに対してＷＬｎの記憶素子に結合補償有りの微細読み出しを実行するステップを含み、結果が記憶される。補償は、ＷＬｎ＋１の隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がいつＷＬｎ＋１に印加されるのかを検知するステップを含んでいてもよい。
【００７８】
図１０ａは、対角のビットライン隣接記憶素子、及び、ワードライン隣接記憶素子の補償を含む読み出し動作を示す。この手法では、読み出し動作はステップ１０００で開始される。ステップ１００１では、全てのビットラインに対して隣接ワードラインＷＬｎ＋１の記憶素子に結合補償のない粗読み出しが実行され、結果が記憶される。ステップ１００２では、偶数番号のビットラインに対してＷＬｎの記憶素子に結合補償有りの読み出しが実行され、結果が記憶される。補償は、（ａ）図８ａ及び図８ｂに関連して前述されたように、ＷＬｎ＋１の隣接記憶素子の事前に特定された状態に対応する、適切な読み出しパス電圧がＷＬｎ＋１にいつ印加されるのかの検知を実行することと、（ｂ）奇数ビットライン上のＷＬｎ＋１記憶素子の事前に特定された状態に基づいて、奇数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。結果が記憶される。ステップ１００３は、奇数番号のビットラインについて、ＷＬｎの記憶素子に対して、結合補償付きの読み出しを実行することを含み、結果が記憶される。補償は、（ａ）ＷＬｎ＋１隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がいつＷＬｎ＋１に印加されるのかを検知するステップと、（ｂ）偶数ビットライン上のＷＬｎ＋１記憶素子の事前に特定された状態に基づいて、偶数ビットラインに適切なビットライン電圧を印加するステップを含んでいてもよい。結果が記憶される。読み出し動作は、ステップ１００４で終了する。
【００７９】
ＷＬｎ＋１ワードライン隣接記憶素子とＷＬｎ＋１対角ビットライン隣接記憶素子の両方に対して補償を行うときには、対角ビットライン隣接記憶素子に使用されるビットライン電圧は、ワードライン電圧に合わせて調整できる。例えば、読み出しパス電圧がより高いときには、ビットライン電圧をより低くして、結合補償が過剰とならないようにしてもよい。実験及びコンピュータシミュレーションが、所定の読み出しパス電圧と組み合わせて所望される結合補償を生じさせる適切なビットラインレベルを決定するために実行され得る。ルックアップテーブルまたは類似するデータ構造は、異なる読み出しパス電圧に合わせて印加される最適ビットライン電圧を提供するメモリ素子のコントローラによって維持され得る。
【００８０】
図１０ｂは、同じワードライン、ビットライン隣接記憶素子及びワードライン隣接記憶素子の補償を含む読み出し動作を示す。この手法では、読み出し動作はステップ１０１０で開始される。ステップ１０１１では、ＷＬｎの記憶素子に対して、及び、別個に全てのビットラインに対して、隣接ワードラインＷＬｎ＋１で結合補償なしの粗読み出しが実行され、結果が記憶される。偶数−奇数読み出しの場合には、ステップ１０１２で、偶数番号のビットラインに対するＷＬｎの記憶素子に結合補償有りの読み出しが実行され、結果が記憶される。補償は、（ａ）図８ａ及び図８ｂに関連して上述されたように、ＷＬｎ＋１隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がいつＷＬｎ＋１に印加されるのかを検知するステップと、（ｂ）奇数ビットライン上のＷＬｎ記憶素子の事前に特定された状態に基づいて奇数ビットラインに適切なビットライン電圧を印加するステップとを含んでいてもよい。結果が記憶される。ステップ１０１３で、奇数番号のビットラインに対するＷＬｎの記憶素子に結合補償有りの読み出しが実行され、結果が記憶される。補償は、（ａ）ＷＬｎ＋１隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がいつＷＬｎ＋１に印加されるのかを検知するステップと、（ｂ）偶数ビットライン上のＷＬｎ記憶素子の事前に特定された状態に基づいて偶数ビットラインに適切なビットライン電圧を印加するステップとを含んでいてもよい。読み出し動作は、ステップ１０１５で終了する。
【００８１】
全ビットライン（ＡＢＬ）読み取りの場合には、ステップ１０１４では、全ビットラインに対するＷＬｎの記憶素子に結合補償有りの読み出しが実行され、結果が記憶される。補償は、（ａ）ＷＬｎ＋１隣接記憶素子の事前に特定された状態に対応する適切な読み出しパス電圧がＷＬｎ＋１にいつ印加されるのかを検知するステップと、（ｂ）ビットライン上のＷＬｎ記憶素子の事前に特定された状態に基づいてビットラインに適切なビットライン電圧を印加するステップとを含んでいてもよい。
【００８２】
図１１は、図１ａ及び図１ｂに図示されるようなＮＡＮＤ記憶素子のアレイ１１００の例を示す。各列に沿って、ビットライン１１０６が、ＮＡＮＤストリング１１５０のドレイン選択ゲートのドレイン端子１１２６に接続されている。ＮＡＮＤストリングの各行に沿って、ソースライン１１０４が、ＮＡＮＤストリングのソース選択ゲートの全てのソース端子１１２８に接続されている。
【００８３】
記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去の単位である。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページは、プログラミングの最小単位である。１ページまたは複数ページのデータは、通常、記憶素子の１行に記憶される。例えば、１行は、通常、いくつかのインタリーブされたページを含む、あるいは、１行は１ページを構成してよい。ページの全ての記憶素子は、一度に読み出され、または、プログラミングされる。さらに、ページは、１つまたは複数のセクタからユーザデータを記憶できる。セクタは、ユーザデータの便利な単位としてホストによって使用される論理概念である。つまり、セクタは、通常、コントローラに限定されるオーバヘッドデータは含まない。オーバヘッドデータは、セクタのユーザデータから計算されたエラー訂正コード（ＥＣＣ）を含むことができる。（後述される）コントローラの一部は、データがアレイにプログラミングされるときにＥＣＣを計算し、データがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページに記憶されてもよいし、もしくは、異なるブロックに記憶されてもよい。
【００８４】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。
【００８５】
一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば１４〜２２Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、ファウラーノルドハイムトンネルメカニズムによってフローティングゲートの電子が基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去はメモリアレイ全体、別々のブロック、又は、他の記憶素子の単位で実行できる。
【００８６】
図１２は、単一の行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み出し、プログラミングするための読み出し／書き込み回路を有するメモリ素子１２９６を示す。メモリ装置１２９６は、１つ以上のメモリダイ１２９８を有する。メモリダイ１２９８は、２次元のアレイの記憶素子１１００、制御回路１２１０、及び、読み出し／書き込み回路１２６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１１００は行復号部１２３０を介してワードラインによって、及び、列復号部１２６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１２６５は複数の検出ブロック１２００を有しており、１ページの記憶素子を並列に読み出し又はプログラムすることができる。一般に、制御部１２５０は、１つ以上のメモリダイ１２９８のように同じメモリ装置１２９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１２２０を介してホストと制御部１２５０の間、及び、ライン１２１８を介して制御部と１つ以上のメモリダイ１２９８の間で送られる。
【００８７】
制御回路１２１０は、読み出し／書き込み回路１２６５と協調して、メモリアレイ１１００上でメモリ動作を実行する。制御回路１２１０は、状態マシン１２１２、オンチップアドレスデコーダ１２１４、及び電力制御モジュール１２１６を含む。状態マシン１２１２は、メモリ動作のチップレベル制御を提供し、ＥＣＣ復号エンジンを含んでよい。オンチップアドレスデコーダ１２１４は、ホストまたはメモリコントローラによって使用されるとともに、デコーダ１２３０と１２６０によって使用されるハードウェアアドレスの間にアドレスインタフェースを提供する。電力制御モジュール１２１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。
【００８８】
いくつかの実装形態では、図１２の構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１１００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、１つ以上の管理回路は、制御回路１２１０、状態マシン１２１２、復号部１２１４／１２６０、電力制御１２１６、検出ブロック１２００、読み出し／書き込み回路１２６５、制御部１２５０等の内の１つ、または組み合わせを有してよい。
【００８９】
別の手法では、不揮発性メモリシステムは、多様な周辺回路によるメモリアレイ１１００に対するアクセスが、アレイの反対側で対称的に実行される二重行／列デコーダ及び読み出し／書き込み回路を使用し、その結果各側のアクセスライン及び回路の密度が半分に削減される。したがって、２行デコーダ、２列デコーダ、底部からビットラインへ接続する読み出し／書き込み回路、及びアレイ１１００の上部からビットラインに接続する読み出し／書き込み回路。
【００９０】
図１３は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１２００は、検出モジュール１２８０と呼ばれるコア部と共通部１２９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１２８０と、複数の検出モジュール１２８０の集合の１つの共通部１２９０があってもよい。一例では、検出ブロックは、１つの共通部１２９０と８つの検出モジュール１２８０を有することができる。グループ内の各検出モジュールは、データバス１２７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ＆  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｓｈａｒｅｄ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ａｎ  Ａｇｇｒｅｇａｔｅ  ｏｎ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒｓ」、公開日２００６年６月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。
【００９１】
検出モジュール１２８０は検出回路１２７０を有しており、検出回路１２７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１２８０はさらにビットラインラッチ１２８２を有しており、ビットラインラッチ１２８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１２８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、１．５〜３Ｖ）とされる。
【００９２】
共通部１２９０は、プロセッサ１２９２、１セットのデータラッチ１２９４、及び１セットのデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を有する。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１２９４は、読み出し動作中に、プロセッサ１２９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１２２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムする予定の書き込みデータを表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。
【００９３】
読み出し又は検出中には、システムの動作は状態マシン１２１２の制御下にあり、状態マシン１２１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１２８０はこれらの電圧の１つに移動し、バス１２７２を介して検出モジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、検出モジュールの移動イベントと、状態マシンから入力ライン１２９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１２９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１２８２は、検出モジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方として、２つの役割を果たす。
【００９４】
当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取る状態マシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の素早い決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、状態マシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、状態マシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１２９２に追加され、状態マシンがワイヤードＯＲラインを一度だけ読み出せばいいようにする。同様に、論理レベルを正しく選ぶことにより、グローバル状態マシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検出できる。
【００９５】
プログラム又は検証中に、プログラムされるデータはデータバス１２２０から１セットのデータラッチ１２９４内に記憶される。状態マシンの制御下のプログラム動作は、アドレスされる記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１２９２はビットラインラッチ１２８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラミングパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【００９６】
データラッチスタック１２９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１２８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０のシリアルデータに変換したり、その逆を行ったりする。好適実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、そのセットのデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、そのセットのデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【００９７】
図１４は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。メモリアレイ１１００の例示的な構造が説明される。一例として、１，０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明されている。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、．．．ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１４１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラム動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。
【００９８】
示される例では、４個の記憶素子が直列に接続されていることによってＮＡＮＤストリングが形成されている。４個の記憶素子は各ＮＡＮＤストリングに含まれると示されているが、４個より多い、又は、４個未満を使用することもできる（例えば、１６、３２，６４、又は別の数）。ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（ゲートソースラインＳＧＳを選択するために接続される）ソース選択ゲートを介してｃ−ソースに接続される。
【００９９】
奇数−偶数アーキテクチャ（アーキテクチャ１４００）と呼ばれる別の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子はあるタイミングでプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子は別のタイミングでプログラミングされる。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。この例では、４個の記憶素子が直列で接続されていることによって、ＮＡＮＤストリングが形成されている。４個の記憶素子が各ＮＡＮＤストリングに含まれるとして示されているが、４個より多い又は少ない記憶素子を使用できる。
【０１００】
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチ状態記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページも使用できる。
【０１０１】
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶＴＨが負となる。
【０１０２】
読み出し動作及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）が２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードライン（例えば、ＷＬ２が選択されたワードラインであるときにＷＬ０、ＷＬ１、及び、ＷＬ３）は読み出しパス電圧ＶＲＥＡＤ（通常、４．５〜６Ｖの範囲の電圧）に上昇され、トランジスタを通過ゲートとして動作させる。選択されたワードラインＷＬ２はある電圧に接続され、電圧のレベルは、関係する記憶素子のＶＴＨがこのようなレベルを超えているのか、あるいは、下回っているのかを決定するために、読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子のための読み出し動作では、選択されたワードラインＷＬ２が接地されて、ＶＴＨが０Ｖより高いか否かが検出される。２レベル記憶素子の検証動作では、選択されたワードラインＷＬ２が例えば０．８Ｖに接続されて、ＶＴＨが少なくとも０．８Ｖに到達したか否かが検証される。ソース及びｐ−ウェルは０Ｖにある。偶数ビットライン（ＢＬｅ）であると仮定される選択されたビットラインは、例えば０．７Ｖのレベルに事前に充電される。ＶＴＨがワードライン上の読み出しレベル又は検証レベルより高い場合は、対象の記憶素子と関連するビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高いレベルに維持される。他方、ＶＴＨが読み出しレベル又は検証レベルより低い場合は、導電性記憶素子がビットラインを放電するために、対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満等の低いレベルに減少する。これによって、記憶素子の状態が、ビットラインに接続される電圧コンパレータセンス増幅器によって検出される。
【０１０３】
前述される消去動作、読み出し動作、及び、検証動作は、従来既知の技法に従って実行される。従って、説明されている詳細の多くは、当業者によって変えられることがある。従来既知の他の消去技法、読み出し技法、及び検証技法も使用できる。
【０１０４】
図１５は、閾値電圧分布及びワンパスプログラミングの例のセットを示す。記憶素子アレイの例示のＶＴＨの分布は、各記憶素子が２ビットのデータを記憶するケースに対して提供される。第１の閾値電圧分布Ｅは、消去された記憶素子に対して提供される。プログラミングされた記憶素子の３つの閾値電圧分布、Ａ、Ｂ及びＣも示されている。一実施形態では、Ｅ分布の閾値電圧は負であり、Ａ分布、Ｂ分布及びＣ分布の閾値電圧は正である。
【０１０５】
それぞれの独立した閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特殊な関係は、記憶素子のために採用されるデータ符号化方式に依存する。一実施形態では、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトすると、１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が示されているが、本発明は、４つの状態より多い又は少ない構造を含む他のマルチ状態構造に使用することもできる。
【０１０６】
読み出し参照電圧ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、及び、ＶＣＧＲ−Ｃは、記憶素子からデータを読み出すために提供される。既定の記憶素子の閾値電圧がＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ及びＶＣＧＲ−Ｃを上回っているのか、あるいは下回っているのかをテストすることによって、システムは、記憶素子の状態、例えばプログラミング状態を判定することができる。
【０１０７】
さらに、３つの検証基準電圧ＶＶ−Ａ、ＶＶ−Ｃ、及び、ＶＶ−Ｃが提供される。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶＶ−Ａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶＶ−Ｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶＶ−Ｃ以上の閾値電圧を有するかどうかをテストする。
【０１０８】
フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラミングされた状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、当該集合が消去される場合がある。次に、図２ｄ〜２ｆの制御ゲート電圧シーケンスで示されるような一連のプログラミングパルスが、記憶素子を状態Ａ、Ｂ又はＣに直接的にプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。ＷＬｎで状態Ｅから状態Ｃへプログラミングするときには、ＷＬｎの下のフローティングゲートに対する電荷量の変化が状態Ｅから状態Ａまたは状態Ｅから状態Ｂにプログラミングするときの電荷の変化と比較して最大となるので、ＷＬｎ−１下の隣接フローティングゲートに対する寄生結合の量は最大値に到達する。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量はより少ない。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに削減される。
【０１０９】
図１６は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態記憶素子をプログラムするツーパス技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。
【０１１０】
第１プログラミングパスでは、記憶素子の閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印１６００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミングパスを終了する。
【０１１１】
第２プログラミングパスでは、記憶素子の閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、記憶素子は下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１パスによって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印１６２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミングパスの結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２パスでプログラムされ、矢印１６１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２パスの結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図１５および１６の両方において、隣接するワードライン上でフローティングゲートへの結合量は最終状態に依存する。
【０１１２】
一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったときは、システムは上側ページをプログラミングする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、参照することによって本明細書に組み込まれる米国特許第７，１２０，０５１号に開示されている。
【０１１３】
図１７ａ〜ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合の影響を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。
【０１１４】
プログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｂ’にプログラムされる。これは、中下部、つまりＬＭ状態と呼ばれることがある。従って、図１７ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶ’Ｖ−Ｂとして示され、ＶＶ−Ｂより低い。
【０１１５】
一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図１ｂを見直すと、記憶素子１０６用の下側ページをプログラムした後、記憶素子１０４の下側ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図１７ｂの閾値電圧分布１７５０に示したように状態Ｂ’の閾値電圧分布を拡大する効果を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。
【０１１６】
図１７ｃは、上側ページをプログラムする工程を示している。記憶素子が消去状態Ｅであって上側ページが１に留まる場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅであり、その上側ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａになる。記憶素子が中間の閾値電圧分布１７５０であって上側ページデータが１に留まる場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子が中間の閾値電圧分布１７５０であって上側ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃになる。隣接記憶素子の上側ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図１７ａ〜ｃで示した工程はフローティングゲート間結合効果を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布１７５０から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。
【０１１７】
図１７ａから図１７ｃは、４つのデータ状態、及び２ページのデータに関しての例を提供するが、教示される概念は、４つの状態より多いまたは少なく、２ページよりも多いまたは少ない他の実装例に適用できる。
【０１１８】
前記発明を実施するための形態は、図解及び説明のために提示された。それは、網羅的であること、または開示されている正確な形式に本発明を制限することを意図していない。上記の教示を鑑みて、多くの修正及び変形が考えられる。説明された実施形態は、本発明及びその実践的な用途の原則を最もよく説明し、それによって当業者が多様な実施例において、及び意図された特定の使用に適するような多様な修正をもって本発明を最もよく活用できるようにするために選ばれた。本発明の範囲は、本明細書に添付される特許請求項の範囲により定められることが意図される。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【国際調査報告】
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