(57)【要約】  各ウェハが複数の集積回路を有する半導体ウェハのダイシング方法が開示される。方法は、半導体ウェハ上にマスクを形成するステップを含む。このマスクは、集積回路を被覆し、保護する層からなる。マスクは、マルチパルスバーストを用いるパルス列レーザスクライビング工程によりパターニングされ、ギャップを有するパターニングされたマスクが得られる。パターニングにより、半導体ウェハの集積回路間の領域が露出する。半導体ウェハは次に、パターニングされたマスクのギャップからエッチングされて、集積回路が個片化される。
2014523117.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積回路を含む半導体ウェハのダイシング方法であって、
前記半導体ウェハ上にマスクを形成するステップであって、前記マスクが前記集積回路を被覆し、保護する層を含むステップと、
前記マスクを、マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングし、ギャップを有するパターニングされたマスクを形成して、前記半導体ウェハ間の前記集積回路間の領域を露出させるステップと、
前記半導体ウェハを前記パターニングされた前記ギャップを通じてエッチングし、前記集積回路を個片化するステップとを含む方法。
【請求項２】
請求項１に記載の方法において、
前記マスクを、前記マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングするステップが、１バーストあたり２〜５パルスのバーストを使用することを含む方法。
【請求項３】
請求項１に記載の方法において、
前記マスクを、前記マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングするステップが、約３００ｋＨｚ〜１０ＭＨｚの範囲のバースト周波数と、前記バースト周波数の約１０〜２０倍のパルス周波数を使用することを含む方法。
【請求項４】
請求項３に記載の方法において、
前記パルス周波数により、約５０〜５００フェムト秒の範囲のパルス時間間隔が提供される方法。
【請求項５】
請求項１に記載の方法において、
前記マスクを、前記マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングするステップが、フェムト秒レーザを使用することを含む方法。
【請求項６】
請求項５に記載の方法において、
前記フェムト秒レーザを使用するステップが、約５４０ナノメートル以下の波長のレーザを使用することを含む方法。
【請求項７】
請求項１に記載の方法において、
前記マスクを、前記マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングするステップが、前記半導体ウェハの前記集積回路間の前記領域に溝を形成することを含み、前記半導体ウェハをエッチングするステップが、前記フェムト秒レーザスクライビング工程で形成された前記溝をエッチングすることを含む方法。
【請求項８】
複数の集積回路を含む半導体ウェハをダイシングするシステムであって、
ファクトリインタフェースと、
前記ファクトリインタフェースに連結され、マルチパルスバーストのパルス列を供給するように構成されたレーザを含むレーザスクライブ装置と、
前記ファクトリインタフェースに連結されたプラズマエッチングチャンバとを含むシステム。
【請求項９】
請求項８に記載のシステムにおいて、
前記マルチパルスバーストのパルス列を供給するように構成されたレーザがモードロックレーザであるシステム。
【請求項１０】
請求項９に記載のシステムにおいて、
前記モードロックレーザが、電気光学変調器と音響光学変調器からなる集合から選択された変調器に基づくパルスピッカに連結されるシステム。
【請求項１１】
請求項８に記載のシステムにおいて、
前記マルチパルスバーストのパルス列を供給するように構成されたレーザがフェムト秒レーザであるシステム。
【請求項１２】
請求項１１に記載のシステムにおいて、
前記フェムト秒レーザの波長が約５４０ナノメートル以下であるシステム。
【請求項１３】
請求項８に記載のシステムにおいて、
前記レーザスクライブ装置が、前記半導体ウェハの集積回路間のストリートのレーザアブレーションを実行するように構成され、前記プラズマエッチングチャンバが、前記レーザアブレーションの後に、前記半導体ウェハをエッチングして、前記集積回路を個片化するように構成されたシステム。
【請求項１４】
複数の集積回路を含む半導体ウェハのダイシング方法であって、
シリコン基板上にポリマ層を形成するステップであって、前記ポリマ層が、前記シリコン基板上に堆積された集積回路を被覆し、保護し、前記集積回路が低誘電率材料層と銅層の上方に堆積された二酸化ケイ素層を含むステップと、
前記ポリマ層、前記二酸化ケイ素層、前記低誘電率材料層及び前記銅層を、マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングし、前記シリコン基板の前記集積回路間の領域を露出させるステップと、
前記シリコン基板を前記ギャップを通じてエッチングして、前記集積回路を個片化するステップとを含む方法。
【請求項１５】
請求項１４に記載の方法において、
前記二酸化ケイ素層、前記低誘電率材料層、前記銅層を、前記マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングするステップが、前記二酸化ケイ素層のアブレーションを行ってから、前記低誘電率材料層と前記銅層のアブレーションを行うことを含む方法。
【発明の詳細な説明】
【背景】
【０００１】
１）分野
本発明の実施形態は半導体加工分野に係り、特に各ウェハに複数の集積回路が搭載されている半導体ウェハのダイシング方法に関する。
【０００２】
２）関連技術の説明
半導体ウェハの加工においては、集積回路がシリコン又はその他の半導体材料からなるウェハ（基板とも呼ばれる）の上に形成される。一般に、半導体、導体又は絶縁体のいずれかである各種材料の層を利用して集積回路が形成される。これらの材料は、集積回路形成のための周知の各種工程により、ドープ、堆積及びエッチングされる。各ウェハは、集積回路を搭載した、ダイスと呼ばれる個々の領域が多数形成されるように加工される。
【０００３】
集積回路形成工程に続き、ウェハは「ダイシング」されて、個々のダイが相互に分離され、その後パッケージングされるか、又はパッケージされない状態でより大きな回路に使用される。ウェハダイシングに使用される２つの主な技術が、スクライビングとソーイングである。スクライビングでは、先端がダイヤモンドのスクライブを、ウェハ表面を事前に形成されたスクライブラインに沿って横断するように移動させる。これらのスクライブラインは、ダイス間の間隔に沿って延びる。このような間隔は一般に、「ストリート」と呼ばれる。ダイヤモンドスクライブにより、ウェハ表面にストリートに沿った浅い傷が形成される。例えばローラで圧力をかけると、ウェハはスクライブラインに沿って割断される。ウェハの割断はウェハ基板の結晶格子構造に従って起こる。スクライビングを用いることのできるウェハの厚さは、約１０ｍｉｌ（１インチの１０００分の１）以下である。これより厚いウェハに関しては、現在のところ、ソーイングがダイシング方法として好ましい。
【０００４】
ソーイングの場合、先端がダイヤモンドのソーが高い回転毎分で回転してウェハ表面と接触し、ウェハをストリートに沿って切断する。ウェハは、支持部材、例えばフィルムの枠にわたって引き伸ばされた接着フィルムの上に載せ、垂直及び水平ストリートの両方にソーを繰り返し当てる。スクライビング又はソーイングに伴う１つの問題は、ダイスのいくつかの縁辺に欠けやむしれが生じうることである。これに加えて、ダイスの縁辺にクラックが入り、そこから基板内へと伝播し、それによって集積回路が動作不能となる可能性がある。欠けやクラックはスクライビングの場合に特に問題であり、これは、正方形又は長方形のダイの片側しか、結晶構造の＜１１０＞方向にスクライブできないからである。したがって、ダイの反対側を割裂すると、分離線がぎざぎざになる。欠けやクラックが生じることから、ウェハ上のダイス間には、集積回路の損傷を防止するために、余分な間隔を設ける必要があり、例えば欠けやクラックが実際の集積回路から距離をおいて保持される。間隔要求によって、標準サイズのウェハ上にそれほど多くのダイスを形成できず、回路に使用できたはずのウェハ利用可能面積が無駄になる。ソーの使用により、半導体ウェハ上の利用可能面積の無駄がさらに増大する。ソーの刃の厚さは約１５マイクロメートルである。そのため、ソーにより形成される切断部周辺のクラックやその他の損傷が確実に集積回路に損害を与えないようにするために、しばしば、各ダイスの回路間を３００〜５００マイクロメートル離さなければならない。さらに、切断後に、各ダイを実質的に洗浄し、ソーイング工程で発生した粒子やその他の汚染物質を除去する必要がある。
【０００５】
プラズマダイシングもしばしば使用されてきたが、同様に制約がありうる。例えば、プラズマダイシングの実行の障害となる１つの制約はコストであろう。レジストをパターニングするための標準的なリソグラフィ作業により、実行コストは法外なものとなりうる。プラズマダイシングの実行の障害となる可能性のある他の制約は、ストリートに沿ったダイシング中に一般的に遭遇する金属（銅等）のプラズマ加工が、製造上の問題やスループットの限界の原因となりうることである。
【概要】
【０００６】
本発明の実施形態は、各ウェハに複数の集積回路が搭載されている半導体ウェハのダイシング方法を含む。
【０００７】
一実施形態において、複数の集積回路を有する半導体ウェハのダイシング方法は、半導体ウェハ上にマスクを形成するステップを含み、このマスクは集積回路を被覆し、保護する層を含む。マスクは次に、マルチパルスバーストを用いるパルス列レーザスクライビング工程でパターニングされ、ギャップを有するパターニングされたマスクが形成され、半導体ウェハの集積回路間の領域が露出する。次に、半導体ウェハは、パターニングされたマスクのギャップを通じてエッチングされて、集積回路が個片化される。
【０００８】
他の実施形態において、半導体ウェハをダイシングするシステムは、ファクトリインタフェースを含む。レーザスクライブ装置は、ファクトリインタフェースに連結され、マルチパルスバーストのパルス列を供給するように構成されたレーザを含む。プラズマエッチングチャンバもまた、ファクトリインタフェースに連結される。
【０００９】
他の実施形態において、複数の集積回路を有する半導体ウェハのダイシング方法は、シリコン基板上にポリマ層を形成するステップを含む。このポリマ層は、シリコン基板上に堆積された集積回路を被覆し、保護する。集積回路は、低誘電率材料層と銅層の上方に堆積された二酸化ケイ素層を含む。ポリマ層、二酸化ケイ素層、低誘電率材料層、銅層は、マルチパルスバーストを用いるパルス列レーザスクライビング工程により、シリコン基板の集積回路間の領域が露出するようにパターニングされる。その後、シリコン基板はギャップからエッチングされ、集積回路が個片化される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハのダイシング方法の中の作業を示すフローチャートである。
【図２Ａ】本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図１のフローチャートの作業１０２に対応する、複数の集積回路を含む半導体ウェハの断面図である。
【図２Ｂ】本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図１のフローチャートの作業１０４に対応する、複数の集積回路を含む半導体ウェハの断面図である。
【図２Ｃ】本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図１のフローチャートの作業１０６に対応する、複数の集積回路を含む半導体ウェハの断面図である。
【図３】本発明の一実施形態に係る、単一パルスの時間プロットを示す。
【図４】本発明の一実施形態に係る、マルチパルスバースト列の時間プロットを示す。
【図５】本発明の一実施形態に係る、フェムト秒範囲のレーザパルスを用いた場合の、それより長いパルス時間のものと比較した効果を示す図である。
【図６】本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域に使用できる材料積層体の断面図である。
【図７Ａ】〜
【図７Ｄ】本発明の一実施形態に係る、半導体ウェハのダイシング方法の中の各種作業を示す断面図である。
【図８】本発明の一実施形態に係る、ウェハ又は基板のレーザ及びプラズマダイシング用工具レイアウトのブロック図である。
【図９】本発明の一実施形態に係る、例示的なコンピュータシステムのブロック図である。
【詳細な説明】
【００１１】
各ウェハに複数の集積回路が搭載されている半導体ウェハのダイシング方法が開示される。以下の説明において、多数の具体的な詳細、例えばパルス列マルチパルスバーストによるフェムト秒レーザスクライビングやプラズマエッチングの条件及び材料の詳細が、本発明の実施形態を十分に理解できるように明記されている。当業者にとっては当然のことながら、本発明の実施形態は、これらの具体的な詳細がなくても実施できる。また別の場合には、周知の態様、例えば集積回路の製造を、本発明の実施形態を不必要に不明瞭としないように、詳細には説明していない。さらに、当然のことながら、図面に示された各種の実施形態は代表例であり、必ずしも一定の縮尺で描かれていない。
【００１２】
まず、レーザスクライブを行い、その後、プラズマエッチングを行う、ウェハ又は基板のハイブリッドダイシング工程を、ダイの個片化に利用してもよい。レーザスクライブ工程は、マスク層、有機及び無機誘電体層及びデバイス層をきれいに除去するために用いてもよい。その後、レーザエッチング工程は、ウェハ又は基板が露出するか、これらが部分的にエッチングされたところで終了してもよい。次に、ダイシング工程のプラズマエッチング部を用いて、ウェハ又は基板のバルクの全厚、例えばバルク単結晶シリコンの全厚をエッチングすることにより、ダイ又はチップの個片化、すなわちダイシングを行ってもよい。
【００１３】
レーザスクライブとプラズマエッチングの複合的個片化工程のうちのレーザスクライブ部では、レーザによってマスク層、有機及び無機誘電体層、デバイス層を特定の順序で完全に除去することが望ましいこともある。次に、プラズマエッチング工程を、下地のシリコン層又は基板の残りのすべての部分の全厚に適用し、チップの個片化、すなわちダイシングを行う。フェムト秒レーザが工程の最初の部分で使用される場合であっても、主要な製造上の課題、例えば、これらに限定されないが、マイクロクラック、異なる層間の剥離、無機誘電体層の欠けの防止、厳格なカーフ幅制御の必要可能性、又は精密なアブレーション深さ制御の必要可能性が依然として存在しうる。
【００１４】
レーザアブレーションの場合、所定のパルス繰り返し率の単一パルス列を個片化対象のウェハ又は基板に印加してもよい。各パルスは一般に、時間的に等間隔である（例えば、パルス間の時間間隔は、パルス繰り返し周波数の逆数と等しい）。本発明の一実施形態によれば、単一パルス列の代わりに、時間波形整形フェムト秒マルチパルスバースト列がレーザスクライビング工程のために印加される。時間波形整形マルチパルスバースト列の印加は、イオン化工程をよりよく制御し、アプレーション閾値を下げるために使用してもよい。一実施形態において、マルチパルスバースト列は、アブレーション幅（カーフ幅等）と深さをより正確に制御するために使用される。
【００１５】
それゆえ、本発明のある態様において、マルチパルスバーストを用いるパルス列レーザスクライビング工程とプラズマエッチング工程の組合せを使用して、半導体ウェハを個片化された集積回路にダイシングしてもよい。図１は、本発明の一実施形態による、複数の集積回路を有する半導体ウェハのダイシング方法の作業を示すフローチャート１００である。図２Ａ〜２Ｃは、本発明の一実施形態による、半導体ウェハのダイシング方法の実行中のフローチャート１００の作業に対応する、複数の集積回路を含む半導体ウェハの断面図である。
【００１６】
フローチャート１００の作業１０２と、これに対応する図２Ａを参照すると、マスク２０２が半導体ウェハ又は基板２０４の上方に形成される。マスク２０２は、半導体ウェハ２０４の表面上に形成された集積回路２０６を被覆し、保護する層からなる。マスク２０２はまた、集積回路２０６の各々の間に形成される介在ストリート２０７も被覆する。
【００１７】
本発明の一実施形態によれば、マスク２０２を形成するステップは、層、例えば、これらに限定されないが、フォトレジスト層又はＩラインパターニング層を形成することを含む。例えば、ポリマ層、例えばフォトレジスト層は、他の点でリソグラフィ工程用として適した材料で構成してもよい。一実施形態において、フォトレジスト層は、ポジティブフォトレジスト材料、例えば、これらに限定されないが、２４８ナノメートル（ｎｍ）対応レジスト、１９３ｎｍ対応レジスト、１５７ｎｍの対応レジスト、極紫外線（ＥＵＶ）対応レジスト又は、ジアゾナフトキノン増感剤を用いたフェノール樹脂マトリクス等からなる。他の実施形態において、フォトレジスト層は、ネガティブフォトレジスト材料、例えば、これらに限定されないが、ポリシスイソプレン及びポリビニルシンナメート等からなる。
【００１８】
一実施形態において、半導体ウェハ又は基板２０４は、製造工程に耐えるのに適した材料からなり、その上に半導体加工層を適当に堆積させてもよい。例えば、一実施形態において、半導体ウェハ又は基板２０４はＩＶ族材料、例えば、これらに限定されないが、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムからなる。ある具体的な実施形態において、半導体ウェハ２０４を提供するステップは、単結晶シリコン基板を提供することを含む。ある特定の実施形態において、単結晶シリコン基板には不純物原子をドープする。他の実施形態において、半導体ウェハ又は基板２０４は、ＩＩＩ−Ｖ族材料、例えば発光ダイオード（ＬＥＤ）の製作に使用されるＩＩＩ−Ｖ族材料の基板からなる。
【００１９】
一実施形態において、半導体ウェハ又は基板２０４の上又はその中に、集積回路２０６の一部として半導体デバイスのアレイが設置される。このような半導体デバイスの例としては、これらに限定されないが、シリコン基板内に製作され、誘電体層の中に包囲されたメモリデバイス又は相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ等がある。複数の金属製相互接続配線をデバイス又はトランジスタの上及び、周囲の誘電体層の中に形成してもよく、これを使用して、デバイス又はトランジスタを電気的に連結して集積回路２０６を形成してもよい。ストリート２０７を構成する材料は、集積回路２０６を形成するために使用された材料と同様又は同じであってもよい。例えば、ストリート２０７は、誘電体材料、半導体材料及び金属配線の層からなっていてもよい。一実施形態において、ストリート２０７の１つ又はそれ以上には、集積回路２０６の実際のデバイスと同様の試験デバイスが含まれる。
【００２０】
フローチャート１００の作業１０４と、これに対応する図２Ｂを参照すると、マスク２０２がマルチパルスバーストを用いるパルス列レーザスクライビング工程によってパターニングされて、ギャップ２１０を有するパターニングされたマスク２０８が形成され、半導体ウェハ又は基板２０４の集積回路２０６間の領域が露出する。したがって、レーザスクライビング工程を使って、もともと集積回路２０６間に形成されていたストリート２０７の材料が除去される。本発明の一実施形態によれば、マスク２０２を、マルチパルスバーストを用いるパルス列レーザスクライビング工程によってパターニングするステップは、図２Ｂに示すように、一部分が半導体ウェハ２０４の集積回路２０６間の領域の中に入る溝２１２を形成することを含む。
【００２１】
レーザパルス列は、フローチャート１００の作業１０４に関連して使用してもよい。例えば、図３は、本発明の一実施形態による単一パルス列の時間プロット３００を示す。図３を参照すると、単一パルス３０２の列は、水平軸に沿って時間的に示されるパルス繰り返し周波数（ＰＲＦ０）３０４に基づいている。単一パルス３０２間の間隔は、図３に示すように、ＰＲＦ０の逆数である。すなわち、各パルス３０２は一般に、時間的に均等に離間されている（例えば、パルス間の時間的間隔がパルス繰り返し周波数の逆数と等しい）。単一パルス３０２の列は、個片化対象のウェハ又は基板に印加されてもよい。
【００２２】
アブレーションが行われる層の複雑さに応じて、単一パルス列が提供するエネルギーは、アブレーション実行のために最適ではない場合がある。しかしながら、単一パルス幅でより高い強度を提供した場合、欠陥の発生につながりうる。その代わりに、マルチパルスバースト列をアブレーションに使用してもよい。例えば、図４は、本発明の一実施形態によるマルチパルスバースト列の時間プロット４００を示す。
【００２３】
図４を参照すると、マルチパルスバースト４０２の列は、水平軸に沿って時間的に示される第１のパルス繰り返し周波数（ＰＲＦ０）４０４に基づいている。マルチパルスバースト４０２間（例えば、単一パルス４０６の集合の中心間）の間隔は、図４に示すように、ＰＲＦ０の逆数である。すなわち、各マルチパルスバースト４０２は一般に、時間的に等間隔である（例えば、マルチパルスバーストの集合とマルチパルスバーストの集合の間の時間的間隔が、第１のパルス繰り返し周波数の逆数に等しい）。マルチパルスバースト４０２の中の単一パルス４０６の各々は、同様に水平軸に沿って時間的に示される第２のパルス繰り返し周波数（ＰＲＦ１）４０８に基づく。単一パルス４０６間の間隔は、図４に示すように、ＰＲＦ１の逆数である。すなわち、各単一パルス４０６は一般に、時間的に均等に離間されている。マルチパルスバースト４０２の列は、個片化対象のウェハ又は基板に印加されてもよい。
【００２４】
所定のマルチパルスバースト４０２に使用する単一パルス４０６は、任意の好適な数であってもよい。一実施形態において、所定のマルチパルスバースト４０２の中で使用される単一パルス４０６の数は、約２〜５の範囲である。一実施形態において、第１のパルス繰り返し周波数（ＰＲＦ０）４０４は、約２００ｋＨｚ〜１０ＭＨｚの範囲であるが、好ましくは５００ｋＨｚ〜５ＭＨｚの範囲である。１つのこのような実施形態において、第２のパルス繰り返し周波数（ＰＲＦ１）４０８は、第１のパルス繰り返し周波数（ＰＲＦ０）４０４の約１０〜２０倍である（例えば、単一パルス４０６間の間隔はマルチパルスバースト４０２の中心間の間隔の約１／１０〜１／２０の緊密さである。他のこのような実施形態において、所定のマルチパルスバースト４０２の中の単一パルス４０６間の間隔は、約数１０〜数１００フェムト秒の範囲、例えば約５０〜５００フェムト秒の範囲の時間間隔に基づく。ある具体的な実施形態において、マルチパルスバースト４０２は、一定のバースト繰り返し率で供給される。
【００２５】
図３と４を再び参照すると、プロット３００のパルス列は、各バーストの中に１つのパルスだけがある、時間的に整形されたフェムト秒パルスバースト列と考えてもよい。これに対して、プロット４００のパルス列は、各バースト内に２つ以上のパルスがある、時間的に整形されたフェムト秒マルチパルスバースト列である。このようなマルチパルスバーストと単一パルスバーストを使用することにより、一実施形態において、個片化のためにウェハ又は基板により消費される光子エネルギーが小さくなり、その結果、熱損傷が少なくなる。熱損傷が少ないことから、マイクロクラック、異なる層間の剥離、又は有機誘電体層の欠けが最小限となりうる。本発明の一実施形態によれば、時間的に整形されたフェムト秒マルチパルスバースト列は、単一パルス列の代わりに、レーザスクライビング工程に利用される。この方法は、スクライビングのためにウェハ又は基板、又はその上の膜に供給されるレーザ強度を量子化しうる。
【００２６】
一実施形態において、パルスバースト４０２の個々のパルス４０６は、第１と第２のパルス繰り返し率を持つパルス列という形態のモードロックレーザを使用することによって供給してもよい。そのようなパルス列から、例えば特定のパルスだけを伝送し、その他すべてをブロックするために、供給する特定のパルスを選択してもよい。選択的な供給は、パルスピッカで実行してもよく、これは基本的に、電気的に制御される光スイッチである。一実施形態において、パルスピッカは、電気光学変調器又は音響光学変調器に、適当な電子ドライバを組み合わせたものに基づく。
【００２７】
電気光学機器の場合、パルスピッカは、ポッケルスセル及び偏光光学系、例えば薄膜偏光板で構成されてもよい。ポッケルスセルは偏光状態を操作するために使用してもよく、すると、偏光板はパルスをその偏光に応じて伝送又はブロックすることができる。音響光学パルスピッカの場合、短いＲＦパルスを音響光学変調器に印加して、所望のパルスを若干変化させた方向に偏向させてもよい。その後、偏向されたパルスは開口部を通過してもよく、これに対してその他はブロックされる。いずれの場合も、必要な変調器速度は、パルス幅によってではなく、そのパルス列におけるパルスの時間的距離によって（例えば、パルス源のパルス繰り返し率によって）決定されてもよい。
【００２８】
パルスピッカの電子ドライバは、別の機能を果たしてもよい。例えば、一実施形態において、電子ドライバは高速フォトダイオードからの信号を使用し、当初のパルス列を感知し、切替を入力パルスと同期させる。すると、トリガ信号はいつ発生されてもよく、電子機器が適正なタイミングでスイッチに作用して、次に到達する入力パルスを伝送する。超短パルスの高いパルスエネルギーを得るために、パルス繰り返し率を低くしてもよい。率を下げるには、パルスピッカをシードレーザと増幅器との間に設置してもよい。増幅器は、所望のパルスにのみ作用するように構成される。ブロックされたパルスは必ずしも強いエネルギー損失となるわけではなく、これは、シードレーザの平均出力が、増幅器の平均出力と比較して小さいこともあり、残りの平均出力で十分に増幅器を飽和させることができるからである。
【００２９】
あるパルス列の中にマルチパルスバーストを使用したとしても、フェムト秒レーザを使用することにより（ピコ秒レーザ又はナノ秒レーザ等と比較して）、個片化工程の対象の複雑な積層体のアブレーション性能をさらに最適化してもよい。それゆえ、一実施形態において、レーザスクライビング工程でマスク２０６をパターニングするステップは、パルス幅がフェムト秒範囲のレーザを使用することを含む。具体的には、波長が可視スペクトル領域及び紫外線（ＵＶ）と赤外線（ＩＲ）範囲（全体として、広帯域光スペクトル）のレーザを使用して、フェムト秒レーザ、すなわち、パルス幅がフェムト秒（１０−１５秒）のオーダのレーザを提供してもよい。一実施形態において、アブレーションは全く、又は基本的に波長依存しないため、マスク２０２、ストリート２０７及び、おそらくは半導体ウェハ又は基板２０４の一部の膜といった複雑な膜に適している。
【００３０】
図５は、本発明の一実施形態による、フェムト秒範囲のレーザパルスを使用した場合の、より長いパルス幅の場合と比較した効果を示している。図５を参照すると、フェムト秒範囲のパルス幅のレーザを使用すると、熱損傷の問題は、より長いパルス幅の場合（例えば、ビア５００Ｂのピコ秒での加工においては５０２Ｂのように損傷が見られ、ビア５００Ａのナノ秒での加工においては５０２Ａのように大きな損傷が見られる）に対して、軽減又は排除される（例えば、ビア５００Ｃのフェムト秒での加工においては５０２Ｃのように損傷はわずかか、まったくない）。ビア５００Ｃの形成中に損傷が排除又は軽減されるのは、図５に示すように、低エネルギー再結合（ピコ秒レーザアブレーションの場合に見られる）又は熱平衡（ナノ秒レーザアプレーションの場合に見られる）がないからでありうる。
【００３１】
パルス幅等のレーザパラメータの選択は、レーザススクライブによる鮮鋭な切断を実現するために、欠け、マイクロクラック及び層間剥離を最小限にする良好なレーザスクライビング及びダイシング工程を開発する上で重要であろう。レーザクライブの切断面が鮮鋭であるほど、最終的なダイ個片化のために実行されるエッチング工程が円滑になる。半導体デバイス用ウェハには、一般に、材料タイプ（導体、絶縁体、半導体等）と厚さの異なる多くの機能層が積層される。このような材料には例えば、これらに限定されないが、ポリマ等の有機材料、金属又は、二酸化ケイ素又は窒化ケイ素等の無機誘電材料がある。
【００３２】
ウェハ又は基板上に堆積される個々の集積回路間のストリートは、集積回路そのものと同様又は同じ層を含んでいてもよい。例えば、図６は、本発明の一実施形態による、半導体ウェハ又は基板のストリート領域に使用可能な材料の積層体の断面図である。
【００３３】
図６を参照すると、ストリート領域６００は、シリコン基板６０２の上部、第１の二酸化ケイ素層６０４、第１のエッチストップ層６０６、第１の低誘電率層６０８（例えば、二酸化ケイ素に関しては、誘電率が４．０未満の誘電率を有する）、第２のエッチストップ層６１０、第２の低誘電率層６１２、第３のエッチストップ層６１４、ドープなし石英ガラス（ＵＳＧ）層６１６、第２の二酸化ケイ素層６１８、フォトレジスト層６２０を含み、図には相対的な厚さが示されている。銅配線層６２２は、第１と第３のエッチストップ層６０６と６１４の間に、第２のエッチストップ層６１０を貫通して堆積される。ある具体的な実施形態において、第１、第２、第３のエッチストップ層６０６、６１０、６１４は窒化ケイ素からなり、低誘電率層６０８、６１２は炭素ドープ酸化ケイ素材料からなる。
【００３４】
従来のレーザ照射（例えば、ナノ秒又はピコ秒レーザ照射）を受けると、ストリート６００の材料は、光吸収及びアブレーションメカニズムの点で、まったく異なる挙動を示す。例えば、二酸化ケイ素等の誘電体層は、通常の条件下で、事実上商用のレーザ波長すべてを透過させる。これに対して、金属、有機物（低誘電率材料等）及びケイ素は、特にナノ秒又はピコ秒レーザ照射に応答して、光子と容易に結合する。一実施形態において、マルチパルスバースト列レーザは、二酸化ケイ素層のアブレーションを行ってから、低誘電率材料層と銅層のアブレーションを行うことにより、フェムト秒レーザスクライビング工程で二酸化ケイ素層、低誘電率材料層、銅層をパターニングするために使用される。
【００３５】
本発明の一実施形態において、適当なフェムト秒レーザ工程は、ピーク強度（放射照度）が高く、通常、これによって各種材料における相互作用が非線形となることを特徴とする。１つのこのような実施形態において、フェムト秒レーザ源のパルス幅は、約１０フェムト秒〜５００フェムト秒の範囲であるが、好ましくは、１００フェムト秒〜４００フェムト秒の範囲である。一実施形態において、フェムト秒レーザ源の波長は、約１５７０ナノメートル〜２００ナノメートルの範囲であるが、好ましくは５４０ナノメートル〜２５０ナノメートルの範囲である。一実施形態において、レーザとこれに対応する光学ステムにより、作業面でられる焦点は、約３マイクロメートル〜１５マイクロメートルの範囲であるが、好ましくは約５マイクロメートル〜１０マイクロメートルの範囲である。
【００３６】
作業面の空間ビームプロファイルは、シングルモード（ガウシアン）であっても、整形トップハットプロファイルであってもよい。一実施形態において、レーザ源が供給する作業面でのパルスエネルギーは、約０．５μＪ〜１００μＪであるが、好ましくは約１μＪ〜５μＪである。一実施形態において、レーザスクライビング工程が加工対象物の表面に沿って実行される速度は、約３００ｍｍ／秒〜５ｍ／秒の範囲であるが、好ましくは約５００ｍｍ／秒〜２ｍ／秒の範囲である。
【００３７】
スクライビング工程は、１行程のみであっても、あるいは複数行程でもよいが、一実施形態では、好ましくは１〜２行程である。一実施形態において、加工対象物のスクライビング深さは、約５マイクロメートル〜５０マイクロメートルの深さの範囲、好ましくは１０マイクロメートル〜２０マイクロメートルの深さの範囲である。一実施形態において、発生されるレーザビームのカーフ幅は、約２マイクロメートル〜１５マイクロメートルの範囲であるが、シリコンウェハのスクライビング／ダイシングにおいては、デバイス／シリコン界面で測定して、好ましくは約６マイクロメートル〜１０マイクロメートルの範囲である。
【００３８】
レーザパラメータは、十分に高いレーザ強度を提供して、無機誘電体（二酸化ケイ素等）のイオン化を達成し、無機誘電体の直接アブレーションの前に下層の損傷により発生する剥離と欠けを最小限にすること等の恩恵と利点が得られるように選択してもよい。また、パラメータは、アブレーション幅（カーフ幅等）と深さを正確に制御して、工業用として有意義な工程スループットが得られるように選択してもよい。前述のように、フェムト秒レーザは、ピコ秒及びナノ秒レーザアプレーション工程と比較して、上記の利点を提供するのに格段に適している。
【００３９】
しかしながら、フェムト秒レーザアプレーションのスペクトルの中でも、特定の波長においては、他の波長よりよい性能が提供されうる。例えば、一実施形態において、ＵＶ範囲に近い、又はその範囲内の波長のフェムト秒レーザ工程では、ＩＲ範囲に近い、又はその範囲内の波長のフェムト秒レーザ工程より鮮鋭なアブレーション工程が提供される。ある具体的なこのような実施形態において、半導体ウェハ又は基板のスクライビングに適したフェムト秒レーザ工程は、約５４０ナノメートル以下の波長のレーザに基づく。ある特定のこのような実施形態において、約５４０ナノメートル以下の波長のレーザの約４００フェムト秒以下のパルスが使用される。しかしながら、代替の実施形態では、２波長レーザ（ＩＲレーザとＵＶレーザの組合せ等）が使用される。
【００４０】
フローチャート１００の作業１０６と、これに対応する図２Ｃを参照すると、半導体ウェハ２０４は、パターニングされたマスク２０８のギャップ２１０からエッチングされ、集積回路２０６が個片化される。本発明の一実施形態によれば、半導体ウェハ２０４をエッチングするステップは、図２Ｃに示すように、マルチパルスバーストのパルス列を使用したレーザスクライビング工程で当初形成された溝２１２をエッチングすることにより、最終的に半導体ウェハ２０４の全厚を完全にエッチングすることを含む。
【００４１】
一実施形態において、半導体ウェハ２０４をエッチングするステップは、プラズマエッチング工程を使用すること含む。一実施形態においては、シリコン貫通ビア型エッチング工程が使用される。例えば、ある具体的な実施形態において、半導体ウェハ２０４の材料のエッチング速度は、毎分２５マイクロメートルを超える。超高密度プラズマ源をダイ個片化工程のプラズマエッチング部に使用してもよい。このようなプラズマエッチング工程の実行に適したプロセスチャンバの１例は、米国カリフォルニア州ＳｕｎｎｙｖａｌｅのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓから入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムは、容量性及び誘導型ＲＦ結合を組み合わせたもので、それによって、たとえ磁力強化により改善されたとしても、容量性カップリングのみを用いた場合に可能な程度より、はるかに独立してイオン密度とイオンエネルギーを制御できる。このような組合せによって、イオン密度とイオンエネルギーを有効に切り離し、非常に低圧であっても、ＤＣバイアスを損傷しうるほど高いレベルとすることなく、比較的高密度のプラズマを提供できる。その結果、プロセスウィンドウを例外的に広くすることができる。しかしながら、シリコンのエッチングが可能な、どのようなプラズマエッチングチャンバを使用してもよい。ある例示的な実施形態においては、深掘りシリコンエッチングを使用して、単結晶シリコン基板又はウェハ４０４を、従来のシリコンエッチング速度の約４０％より速いエッチング速度でエッチングし、その際、常にプロファイル制御は基本的に正確に行われ、側壁は事実上、スカロップのない状態とされる。ある具体的な実施形態において、シリコン貫通ビア型エッチング工程が使用される。このエッチング工程は、反応性ガスから発生されるプラズマに基づいており、このガスは一般に、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２等のフッ素系ガス又は、比較的高速のエッチング速度でシリコンをエッチングできるその他の反応性ガスである。一実施形態において、図４Ｃに示すように、マスク層４０８は個片化工程の後に除去される。
【００４２】
したがって、フローチャート１００と図２Ａ〜２Ｃを再び参照すると、ウェハダイシングは、マスク層全厚、ウェハストリート（金属配線層を含む）全厚と、シリコン基板の一部の、パルス列レーザスクライビング工程を用いた初期のアブレーションによって実行してもよい。その後、これに続くシリコン全厚の深掘りプラズマエッチングによってダイの個片化を完了させてもよい。本発明の一実施形態によるダイシングのための材料積層体の具体例を、図７〜７Ｄに関連して、以下に説明する。
【００４３】
図７Ａを参照すると、レーザアブレーションとプラズマエッチングのハイブリッドダイシングのための材料積層体は、マスク層７０２、デバイス層７０４、基板７０６を含む。マスク層、デバイス層、基板層は、裏打ちテープ７１０に接着されたダイアタッチフィルム７０８の上に堆積される。一実施形態において、マスク層７０２はフォトレジスト層、例えばマスク２０２に関して上述したフォトレジスト層である。デバイス層７０４は、１つ又はそれ以上の金属層（例えば、銅層）及び１つ又はそれ以上の低誘電率誘電体層（例えば、炭素ドープ酸化物層）の上に堆積された無機誘電体層（例えば、二酸化ケイ素）を含む。デバイス層７０４はまた、集積回路間に配置されたストリートを含み、これらのストリートは集積回路と同じ又は同様の層を含む。基板７０６は、バルク単結晶シリコン基板である。
【００４４】
一実施形態において、バルク単結晶シリコン基板７０６は、裏面から薄化されてから、ダイアタッチフィルム７０８に接着される。薄化は、裏面研削工程により行ってもよい。一実施形態において、バルク単結晶シリコン基板７０６は、厚さ約５０〜１００マイクロメートルの範囲まで薄化される。留意すべき点として、一実施形態において、薄化は、レーザアプレーションとプラズマエッチングによるダイシング工程の前に行われる。一実施形態において、フォトレジスト層７０２の厚さは、約５マイクロメートルであり、デバイス層７０４の厚さは、約２〜３マイクロメートルの範囲である。一実施形態において、ダイアタッチフィルム７０８（又は、薄化された、又は薄いウェハ又は基板を裏打ちテープ７１０に接着できる、どのような適当な代替物であってもよい）の厚さは、約２０マイクロメートルである。
【００４５】
図７Ｂを参照すると、マスク７０２、デバイス層７０４、基板７０６の一部が、マルチパルスバーストを使用したパルス列レーザスクライビング工程７１２によってパターニングされ、基板７０６に溝７１４が形成される。図７Ｃを参照すると、シリコン貫通深掘りプラズマエッチング工程７１６を使って、溝７１４がダイアタッチフィルム７０８まで延ばされ、ダイアタッチフィルム７０８の上部が露出し、それによってシリコン基板７０６が個片化される。デバイス層７０４は、シリコン貫通深掘りプラズマエッチング工程７１６の実行中、フォトレジスト層７０２により保護される。
【００４６】
図７Ｄを参照すると、個片化工程はさらに、ダイアタッチフィルム７０８をパターニングするステップを含み、これによって裏打ちテープ７１０の上部が露出し、ダイアタッチフィルム７０８が個片化される。一実施形態において、ダイアタッチフィルムは、レーザ工程又はエッチングプロセスによって個片化される。さらなる実施形態は、その後、基板７０６の個片化された部分（個々の集積回路等）を裏打ちテープ７１０から剥がすステップを含んでいてもよい。一実施形態において、個片化されたダイアタッチフィルム７０８は、基板７０６の個片化された部分の裏面に保持される。他の実施形態は、マスキングフォトレジスト層７０２をデバイス層７０４から除去するステップを含んでいてもよい。代替の実施形態において、基板７０６が約５０マイクロメートルより薄い場合、レーザアブレーション工程７１２を使って基板７０６を完全に個片化し、追加のプラズマ工程を利用しない。
【００４７】
ダイアタッチフィルム７０８を個片化した後に、一実施形態では、マスキング用フォトレジスト層７０２がデバイス層７０４から除去される。一実施形態において、個片化された集積回路は裏打ちテープ７１０から除去されて、パッケージングされる。このような一実施形態において、パターニングされたダイアタッチフィルム７０８は各集積回路の裏面に保持され、最終的なパッケージングに含められる。しかしながら、他の実施形態では、パターニングされたダイアタッチフィルム７０８は、個片化工程中又はその後に除去される。
【００４８】
マルチパルスバースト列レーザアブレーションとプラズマエッチングのハイブリッド個片化工程の中の作業の多く又は全部を実行するように、１つの加工ツールを構成してもよい。例えば、図８は、本発明の一実施形態による、ウェハ又は基板のレーザ及びプラズマダイシングのためのツールレイアウトのブロック図である。
【００４９】
図８を参照すると、加工ツール８００は、複数のロードロック８０４が連結されたファクトリインタフェース８０２（ＦＩ）を含む。クラスタツール８０６がファクトリインタフェース８０２に連結されている。クラスタツール８０６は、１つ又はそれ以上のプラズマエッチングチャンバ、例えばプラズマエッチングチャンバ８０８を含む。レーザスクライブ装置８１０もまた、ファクトリインタフェース８０２に連結されている。加工ツール８００の全体的設置面積は、一実施形態において、図８に示すように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）である。
【００５０】
一実施形態において、レーザスクライブ装置８１０は、マルチパルスバーストのパルス列を供給するように構成されたレーザを格納する。このレーザは、ハイブリッド式のレーザ及びエッチング個片化工程のレーザアブレーション部、例えば前述のレーザアブレーショ工程を実行するのに適している。一実施形態において、可動ステージもまたレーザスクライブ装置８１０に含まれており、この可動ステージは、ウェハ又は基板（又はそのキャリア）をレーザに関して移動させるように構成される。ある具体的な実施形態においては、レーザもまた可動式である。レーザスクライブ装置８１０の全体的な設置面積は、一実施形態において、図８に示すように、約２２４０ミリメートル×約１２７０ミリメートルであってもよい。
【００５１】
一実施形態において、１つ又はそれ以上のプラズマエッチングチャンバ８０８は、パターニングされたマスクの中のギャップからウェハ又は基板をエッチングし、複数の集積回路を個片化するように構成されている。１つのこのような実施形態において、その１つ又はそれ以上のプラズマエッチングチャンバ８０８は、深掘りシリコンエッチング工程を実行するように構成されている。ある具体的な実施形態において、その１つ又は複数のプラズマエッチングチャンバ８０８は、米国カリフォルニア州ＳｕｎｎｙｖａｌｅのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓから入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムである。エッチングチャンバは、単結晶シリコン基板又はウェハの上又は中に格納された個々の集積回路を製作するために使用可能な深掘りシリコンエッチング用として特に設計されていてもよい。一実施形態において、シリコンエッチングを高速化しやすくするために、高密度プラズマ源がプラズマエッチングチャンバ８０８内に含められている。一実施形態において、複数のエッチングチャンバが加工ツール８００のクラスタツール８０６部に含められ、個片化又はダイシング工程の高い製造スループットを実現する。
【００５２】
ファクトリインタフェース８０２は、外部製造施設とレーザスクライブ装置８１０及びクラスタツール８０６とをつなぐ適当な大気開放ポートであってもよい。ファクトリインタフェース８０２は、貯蔵ユニット（例えば、前方開口式カセット一体型搬送保管箱）からクラスタツール８０６又はレーザスクライブ装置８１０のいずれか又は両方にウェハ（又はそのキャリア）を搬送するためのアーム又はブレードを備えるロボットを含んでいてもよい。
【００５３】
クラスタツー８０６は、個片化方法において機能を果たすのに適した他のチャンバを含んでいてもよい。例えば、一実施形態において、別のエッチングチャンバの代わりに、成膜チャンバ８１２が含まれる。成膜チャンバ８１２は、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板のデバイス層の上又は上方にマスクを蒸着するように構成されていてもよい。一実施形態において、成膜チャンバ８１２は、フォトレジスト層の成膜に適している。他の実施形態において、別のエッチングチャンバの代わりに、ウェット／ドライステーション８１４を含める。ウェット／ドライステーションは、基板又はウェハのレーザスクライブ及びプラズマエッチング個片化工程の後の残渣や破片の洗浄又はマスクの除去に適していてもよい。一実施形態においては、計量ステーションもまた工程ツール８００の構成要素として含められる。
【００５４】
本発明の実施形態は、命令が記憶された機械可読媒体を含むことができるコンピュータプログラム製品、すなわちソフトウェアとして提供してもよく、これらを用いて、本発明の実施形態による工程を実行するようにコンピュータシステム（又はその他の電子デバイス）をプログラムしてもよい。一実施形態において、コンピュータシステムは、図８に関連して説明した加工ツール８００と連結されていてもよい。機械可読媒体は、機械（コンピュータ等）によって読取可能な形態の情報を記憶又は転送するためのどのような機構を含んでいてもよい。例えば、機械可読（コンピュータ可読等）の媒体としては、機械（コンピュータ等）可読記憶媒体（リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、機械（コンピュータ等）可読伝送媒体（電気、光、音響又はその他の形態による伝播信号（赤外線信号、デジタル信号等））その他が含まれる。
【００５５】
図９は、機械に本明細書に記載した方法のいずれか１つ又はそれ以上を実行させるための１つの命令セットを実行することができる、コンピュータシステム９００の例示的形態機械を表す概略図である。他の実施形態において、機械は、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット又はインターネットにおいて他の機械に接続（ネットワーク接続等）されてもよい。機械は、クライアント−サーバネットワーク環境におけるサーバ又はクライアントマシンとして、又はピア・ツー・ピア（又は分散型）ネットワーク環境におけるピアマシンとして動作してもよい。機械は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯型情報端末（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、あるいはその機械により実行される動作を特定する１つの命令セット（逐次的又はその他）を実行できるどのような機械であってもよい。さらに、１台の機械だけが示されているが、「機械（マシン）」という用語はまた、個々に、又は共同で１つの（又は複数の）命令セットを実行して、本明細書に記載の方法のいずれか１つ又は複数を行う任意の機械（コンピュータ等）の集合を含むと理解するものとする。
【００５６】
例示的なコンピュータシステム９００は、プロセッサ９０２、メインメモリ９０４（リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡＭ）その他等）、スタティックメモリ９０６（フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）その他等）と、補助メモリ９１８（データ記憶デバイス等）を含み、これらはバス９３０を介して相互に通信する。
【００５７】
プロセッサ９０２は、１つ又は複数の汎用処理デバイス、例えばマイクロプロセッサ、中央処理ユニット等を表す。より具体的には、プロセッサ９０２は、複合命令セット演算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット演算（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実行するプロセッサ、又は複合的な命令セットを実行するプロセッサであってもよい。プロセッサ９０２はまた、１つ又は複数の特定用途処理デバイス、例えば、特定用途集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ又はその他であってもよい。プロセッサ９０２は、本明細書に記載する作業を行うための処理ロジック９２６を実行するように構成される。
【００５８】
コンピュータシステム９００は、ネットワークインタフェースデバイス９０８をさらに含んでいてもよい。コンピュータシステム９００はまた、ビデオディスプレイユニット９１０（液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）又は陰極線管（ＣＲＴ）等）、英数字入力デバイス９１２（キーボード等）、カーソル制御デバイス９１４（マウス等）及び信号発生器９１６（スピーカ等）を含んでいてもよい。
【００５９】
補助メモリ９１８は、機械アクセス可能記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）９３１を含んでいてもよく、そこには本明細書に記載した方法又は機能のいずれか１つ又はそれ以上を実行する１つ又は複数の命令セット（ソフトウェア９２２等）が記憶されている。ソフトウェア９２２はまた、コンピュータシステム９００によるその実行中、完全に、又は少なくとも部分的にメインメモリ９０４及び／又はプロセッサ９０２の中にあってもよく、メインメモリ９０４とプロセッサ９０２が機械可読記憶媒体にもなる。ソフトウェア９２２はさらに、ネットワーク９２０上でネットワークインタフェースデバイス９０８を介して送受信されてもよい。
【００６０】
機械アクセス可能記憶媒体９３１は、例示的実施形態において、１つの媒体として示されているが、「機械可読記憶媒体」という用語は、１つ又は複数の命令セットを記憶させた１つの媒体又は複数の媒体（中央集中型又は分散型データベース、及び／又は関連するキャッシュとサーバ等）を含むと理解するものとする。「機械可読記憶媒体」という用語はまた、機械によって実行される命令セットを記憶又は符号化でき、機械に本発明の方法のいずれか１つ又はそれ以上を実行させる任意の媒体を含むと理解するものとする。「機械可読記憶媒体」という用語はしたがって、例えば、これらに限定されないが、ソリッドステートメモリ、光及び磁気媒体を含むと理解するものとする。
【００６１】
本発明の一実施形態によれば、機械アクセス可能記憶媒体には、データ処理システムに複数の集積回路を有する半導体ウェハのダイシング方法を実行させる命令が格納されている。この方法は、半導体ウェハ上にマスクを形成するステップを含み、このマスクは、集積回路を被覆し、保護する層からなる。マスクは次に、マルチパルスバーストを用いるパルス列レーザスクライビング工程によってパターニングされ、ギャップを有するパターニングされたマスクが形成される。半導体ウェハの領域は、集積回路間において露出する。半導体ウェハは次に、パターニングされたマスクのギャップからエッチングされ、集積回路が個片化される。
【００６２】
以上、各ウェハが複数の集積回路を有する半導体ウェハのダイシング方法を説明した。本発明の一実施形態によれば、複数の集積回路を有する半導体ウェハのダイシング方法は、半導体ウェハ上にマスクを形成するステップを含み、このマスクは、集積回路を被覆し、保護する層からなる。この方法はまた、マスクを、マルチパルスバーストを用いるパルス列レーザスクライビング工程によってパターニングするステップを含み、ギャップを有するパターニングされたマスクが形成され、半導体ウェハの集積回路間の領域が露出する。この方法はまた、半導体ウェハを、パターニングされたマスクのギャップからエッチングするステップも含み、これによって集積回路が個片化される。一実施形態において、マルチパルスバーストを用いるパルス列レーザスクライビング工程によってマスクをパターニングするステップは、１バーストあたり２〜５パルスのバーストを用いることを含む。一実施形態において、マルチパルスバーストを用いるパルス列レーザスクライビング工程でマスクをパターニングするステップは、フェムト秒レーザを使用することを含む。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【国際調査報告】
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