(57)【要約】アナログ信号を受信するための入力と、入力に結合された第１の積分器と、第１の積分器と縦続接続された第２の積分器と、第２の積分器からの出力をデジタル化する量子比較器とを有する、二次超電導体デルタシグマアナログ／デジタル変調器は、量子比較器からの出力と第１の積分器への入力との間のフィードバックループ内に整合された量子精密ＤＡＣを提供することによって、量子化雑音を低減させる。整合された量子精密フィードバックＤＡＣは、同様に再現可能な電圧パルスを生成し、マルチビット出力のために構成され得、より高速な刻時速度を可能にするように時間的にインタリーブされ得、平衡双極性構成として採用され、誘導性入力結合を可能にし得る。双極性フィードバックは、第１のＤＡＣの増幅率が、比較器から第２の積分器への暗黙的フィードバックの量だけ整合された逆向きのＤＡＣの増幅率を上回るときに平衡化される。
2011530219.tif 000002
【特許請求の範囲】
【請求項１】
超電導体デルタシグマアナログ／デジタル変調器であって、
アナログ信号を受信するための入力と、
該入力に結合された第１の積分器と、
該第１の積分器と縦続接続された第２の積分器と、
該第２の積分器からの出力をデジタル化する量子比較器と、
該量子比較器からの出力と該第１の積分器への入力との間のフィードバックループ内の整合された量子精密ＤＡＣと
備える、変調器。
【請求項２】
前記量子比較器は、Ｊｏｓｅｐｈｓｏｎ比較器を備える、請求項１に記載の変調器。
【請求項３】
前記整合された量子精密ＤＡＣは、同様に再現可能な電圧パルスを生成する、請求項１に記載の変調器。
【請求項４】
前記整合された量子ＤＡＣは、双極性フィードバックを提供する、請求項１に記載の変調器。
【請求項５】
前記フィードバックループは、第１の極性においてフィードバックを伝送する第１のＤＡＣと、該第１の極性と反対の第２の極性においてフィードバックを伝送する第２のＤＡＣとを含む、請求項４に記載の変調器。
【請求項６】
前記第２のＤＡＣに結合された前記フィードバックループ内のインバータをさらに備える、請求項５に記載の変調器。
【請求項７】
前記量子比較器は、マルチビット出力を発生させる、請求項１に記載の変調器。
【請求項８】
前記マルチビット出力を発生させる位相輪をさらに備える、請求項７に記載の変調器。
【請求項９】
前記整合された量子精密ＤＡＣは、時間的にインタリーブされたフィードバック信号を発生させる、請求項１に記載の変調器。
【請求項１０】
前記フィードバックループは、第１の量子精密ＤＡＣと該第１の量子精密ＤＡＣに整合された第２の量子精密ＤＡＣとの間の前記フィードバック信号を交番させるトグルフリップフロップをさらに備える、請求項９に記載の変調器。
【請求項１１】
超電導体デルタシグマアナログ／デジタル変調器であって、
アナログ信号を受信するための誘導的に結合された入力と、
該誘導的に結合された入力と縦続接続された第１の積分器と、
該第１の積分器と縦続接続された第２の積分器と、
該第２の積分器からの出力をデジタル出力に変換する量子比較器と、
フィードバックループ内の双極性フィードバック信号を該デジタル出力から該第１の積分器に提供する整合された量子精密ＤＡＣと
を備える、変調器。
【請求項１２】
前記第１の積分器は、前記誘導的に結合された入力のインダクタンスを備える、請求項１１に記載の変調器。
【請求項１３】
前記デジタル出力は、１ビット出力である、請求項１１に記載の変調器。
【請求項１４】
前記整合された量子精密ＤＡＣは、第１の極性においてフィードバックを伝送する第１のＤＡＣと、該第１の極性と反対の第２の極性においてフィードバックを伝送する第２のＤＡＣとを含む、請求項１１に記載の変調器。
【請求項１５】
前記第２のＤＡＣに結合された前記フィードバックループ内のインバータをさらに備える、請求項１４に記載の変調器。
【請求項１６】
前記第１のＤＡＣの増幅率は、前記比較器から前記第２の積分器への暗黙的フィードバックに相当する大きさだけ、前記第２のＤＡＣの増幅率を上回る、請求項１４に記載の変調器。
【請求項１７】
前記第１のＤＡＣの増幅率と前記量子比較器の増幅率との合計は、前記第２のＤＡＣの増幅率に等しく、かつ逆向きである、請求項１６に記載の変調器。
【請求項１８】
前記双極性フィードバック信号は、時間的にインタリーブされる、請求項１１に記載の変調器。
【請求項１９】
第１の極性においてフィードバックを伝送する、第１の対の時間的にインタリーブされ、整合された量子精密ＤＡＣと、該第１の極性と反対の第２の極性においてフィードバックを伝送する、第２の対の時間的にインタリーブされ、整合された量子精密ＤＡＣとをさらに備える、請求項１８に記載の変調器。
【請求項２０】
前記第１の対の整合された量子精密ＤＡＣの部材と、前記第２の対の整合された量子精密ＤＡＣの部材との間において、それぞれ、前記フィードバック信号を交番させるための前記フィードバックループ内の第１および第２のトグルフリップフロップをさらに備える、請求項１９に記載の変調器。
【請求項２１】
前記デジタル出力と前記第２の対の整合された量子精密ＤＡＣとの間に結合された前記フィードバックループ内にインバータをさらに備える、請求項２０に記載の変調器。
【請求項２２】
前記第１の対のＤＡＣの各部材の増幅率は、前記比較器から前記第２の積分器への暗黙的フィードバックに相当する大きさだけ、前記第２の対のＤＡＣの各部材の増幅率を上回る、請求項１９に記載の変調器。
【請求項２３】
前記第１の対のＤＡＣの部材の増幅率と前記量子比較器の増幅率との合計は、前記第２の対のＤＡＣの部材の増幅率に等しく、かつ逆向きである、請求項２２に記載の変調器。
【請求項２４】
超電導体デルタシグマアナログ／デジタル変調器内の量子化雑音を低減するための方法であって、
第１の積分器を通して、アナログ信号を積分することと、
第２の積分器を通して、該第１の積分器の出力を積分することと、
量子比較器を使用して、該第２の積分器の出力をデジタル化することと、
フィードバックループ内の整合された量子精密ＤＡＣを使用して、該量子比較器の出力から該第１の積分器の入力への明示的フィードバックを発生させることと
を含む、方法。
【請求項２５】
前記量子比較器は、Ｊｏｓｅｐｈｓｏｎ比較器を備える、請求項２４に記載の方法。
【請求項２６】
前記整合された量子精密ＤＡＣは、同様に再現可能な電圧パルスを生成する、請求項２４に記載の方法。
【請求項２７】
前記発生させるステップは、前記整合された量子精密ＤＡＣを通して、双極性フィードバックを発生させることをさらに備える、請求項２４に記載の方法。
【請求項２８】
前記デジタル化ステップは、マルチビット出力を発生させることをさらに備える、請求項２４に記載の方法。
【請求項２９】
前記マルチビット出力は、位相輪によって発生させられる、請求項２８に記載の方法。
【請求項３０】
前記発生させるステップは、前記整合された量子精密ＤＡＣを通して、時間的にインタリーブされたフィードバックを発生させることをさらに備える、請求項２４に記載の方法。
【請求項３１】
前記フィードバックは、前記フィードバックループ内のフリップフロップによって、前記整合された量子精密ＤＡＣの間においてトグルされる、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（１．発明の分野）
本発明は、概して、アナログ／デジタル変換器に関し、より具体的には、雑音低減のために、量子精密デジタル／アナログ変換器を採用する超電導アナログ／デジタルデルタシグマ変調器に関する。
【背景技術】
【０００２】
（２．関連技術の記載）
デルタシグマアナログ／デジタル変換器（ＡＤＣ）性能は、精密なフィードバックと、短い比較器決定時間とに依存する。超電導回路は、Ｊｏｓｅｐｈｓｏｎ接合の固有の量子化およびピコ秒時間スケールスイッチングによって、これらの設計上の制約の両方を達成可能であるため、デルタ信号変換器内での使用にとって、魅力的な技術である。比較器性能は、感度および決定時間の両方の観点から特性化可能である。感度は、熱雑音に依存し、過去、Ｊｏｓｅｐｈｓｏｎ比較器の主要な焦点であった。デルタシグマ構造は、フィードバックによって、感度誤差に耐性があるが、フィードバック機構は、短決定時間、理想的には、ほんのわずかなサンプル周期を必要とする。
【０００３】
図１は、実証されている一次超電導体デルタシグマ変調器の概略図を示す。アナログ入力信号１１は、インダクタ１２を通して、２つの直列Ｊｏｓｅｐｈｓｏｎ接合１３および１４によって形成される、量子比較器に誘導的に結合される。周波数ｃｌｋ／２のクロック信号は、別のＪｏｓｅｐｈｓｏｎ接合１５に印加され、比較器にＤＣオフセットＶ＝Φ０・ｃｌｋ／２を提供する（式中、Φ０＝ｈ／２ｅは、単一磁束量子と呼ばれる基本的物理単位である）。ＤＣオフセットの本値によって、比較器が、１つおきにクロックサイクルを起動する、すなわち回路に１−０−１−０．．．（等）の動作点でディザリングさせるようにする。接合１３および１４は、バイナリ１および０のビットストリームの形式でデジタル出力１６を生成する、Ｊｏｓｅｐｈｓｏｎ比較器を構成する（バイナリ１は、Ｊｏｓｅｐｈｓｏｎ接合によって発生させられる電圧パルス（または、単一パルス量子）として定義される。クロック信号ｃｌｋは、クロックサイクル毎に、接合１３または接合１４の一方が、インダクタ１２内の電流量に応じて、起動するように、接合１３に印加される。例えば、接合１３は、比較器が、電流閾値を下回る時、起動し、出力１６において、バイナリ０を生成してもよい。別のクロックサイクルでは、インダクタ電流が、電流閾値を上回る時、接合１４が、起動し、出力１６において、バイナリ１を生成してもよい。後者の場合、電圧パルスはまた、比較器への電流を減少させる逆起電力として印加され、出力信号として、同一レベルで暗黙的フィードバック−Φｏを提供する。
【０００４】
図２は、実証されている二次超電導体デルタシグマ変調器の概略図を示す。アナログ入力信号２１は、抵抗器２２を越えて、回路に直接結合され、所望の電圧オフセットを提供する。インダクタ２３は、抵抗器２２と第１の積分器を形成し、本積分器は、抵抗器２４およびインダクタ２５によって形成される第２の積分器と縦続接続される。第２の積分器の出力は、直列Ｊｏｓｅｐｈｓｏｎ接合２６および２７によって形成される量子比較器に結合される。これらの接合は、図１の比較器のように挙動し、出力２９において、デジタルビットストリームを生成する。第２の積分器内の信号電流が、比較器の閾値を下回ったままである限り、接合２６が、クロックサイクル毎に起動し、出力２９において、バイナリ０を生成する。信号電流が閾値を上回る時、接合２７が、起動し、出力において、バイナリ１を生成し、−Φｏの暗黙的フィードバックを第２の積分器に発生させる。本フィードバック信号は、５０Φｏの増幅率を有する量子デジタル／アナログ変換器（ＤＡＣ）２８によって、明示的フィードバックループ内で増幅され、第１の積分器内の電流を減衰させる。フィードバックループ内の増幅率の大きさは、第１と第２の積分器との間の所望のレベルの信号絶縁に応じて、選択される。
【０００５】
２０ＧＨｚで刻時される上述の二次デルタシグマＡＤＣは、０−１０ＭＨｚ信号帯域に対して、２０００のオーバーサンプリング率を達成可能である。ＡＤＣは、理想的量子化雑音理論に従って、２０ｄＢ／ディケードの量子化雑音抑制に近づくことが可能である。総信号対雑音比は、最先端技術に相当する。最先端技術を超える性能を有するＡＤＣ変換器は、水平線探索レーダ等の既存のシステムの性能を向上させ、宇宙ベースの電子監視のためのスペクトルの広帯域デジタル化等の新しい使命を可能にするであろう。デルタシグマＡＤＣにおける高性能性への鍵は、高オーバーサンプリングクロック速度およびフィードバックＤＡＣの正確性である。したがって、超電導体ＡＤＣ変調器は、フィードバックループ内で使用されるＤＡＣ変換器の設計を最適化することによって、最先端技術を超えて進歩させられ得る。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明は、超電導体デルタシグマアナログ／デジタル変調器内の量子化雑音を低減させるための方法および装置について開示する。本発明による装置は、アナログ信号を受信するための入力と、入力に結合された第１の積分器、第１の積分器と縦続接続された第２の積分器、第２の積分器からの出力をデジタル化する量子比較器と、量子比較器からの出力と第１の積分器への入力との間のフィードバックループ無いの整合された量子精密ＤＡＣとを含む、超電導体デルタシグマＡＤＣであってもよい。一実施形態では、量子比較器は、Ｊｏｓｅｐｈｓｏｎ比較器であってもよい。整合された量子精密ＤＡＣは、同様に再現可能な電圧パルスを生成するように選択され、フィードバックループ内で双極性構成として採用され、入力信号の誘導性結合を可能にしてもよい。本発明による変調器は、二次またはより高次の変調器であって、単一またはマルチビット出力を発生させてもよい。別の実施形態では、変調器は、時間的にインタリーブされたフィードバックを発生させることによって、より高速な刻時速度を可能にしてもよい。時間的にインタリーブされたフィードバックは、フィードバックループ内のトグルフリップフロップを使用する同極性の整合された量子精密ＤＡＣを交互に駆動させることによって、達成されてもよい。双極性のインタリーブされた実施形態では、フリップフロップが、同極性の各対の量子精密ＤＡＣのために、フィードバックループ内に提供されてもよく、インバータが、フィードバックループ内に提供され、極性変化に影響を及ぼしてもよい。第１および第２の整合された量子精密フィードバックＤＡＣを有する任意の双極性実施形態では、フィードバックは、第１のフィードバックＤＡＣの増幅率が、比較器から第２の積分器への暗黙的フィードバックに相当する大きさだけ、第２のフィードバックＤＡＣの増幅率を上回るときに平衡化される。
【０００７】
本発明による関連方法は、第１の積分器を通してアナログ信号を積分するステップと、第２の積分器を通して第１の積分器の出力を積分するステップと、量子比較器を使用して第２の積分器の出力をデジタル化するステップと、量子比較器の出力から第１の積分器へのフィードバックループ内に整合された量子精密ＤＡＣを提供するステップとを含む。
【図面の簡単な説明】
【０００８】
本発明の他のシステム、方法、特徴、および利点は、以下の図および発明を実施するための形態の検討によって、当業者に明白となるであろう。そのような付加的システム、方法、特徴、および利点はすべて、本説明内に含まれ、発明の範囲内であって、添付の請求項によって保護されるものとして意図される。図面中に示される構成要素部品は、必ずしも正確な縮尺で描かれてはおらず、本発明の重要な特徴をより良く例示するために、誇張されている場合がある。図面中、同参照番号は、異なる図を通して、同一部品を指す場合がある。
【図１】図１は、従来技術の一次超電導デルタシグマＡＤＣの概略図である。
【図２】図２は、従来技術の二次超電導ＡＤＣの概略図である。
【図３】図３は、本発明による、双極性整合された量子精密フィードバックＤＡＣを使用する単一ビットデルタシグマＡＤＣの一実施形態の概略図である。
【図４】図４は、本発明による、整合された量子精密フィードバックＤＡＣを使用するマルチビットデルタシグマＡＤＣの一実施形態の概略図である。
【図５】図５は、本発明による、整合された量子精密フィードバックＤＡＣを使用する時間的にインタリーブされるデルタシグマＡＤＣの概略図である。
【図６】図６は、本発明による、双極性整合された量子精密フィードバックＤＡＣを使用する時間的にインタリーブされるデルタシグマＡＤＣの概略図である。
【図７】図７は、本発明による方法の一実施形態を例示する、プロセスフロー図である。
【発明を実施するための形態】
【０００９】
以下の開示は、超電導デルタシグマＡＤＣ内のフィードバックループ内に整合された量子精密ＤＡＣを採用するための本発明の例示的実施形態を提示する。本発明による、変換器は、度量衡電圧標準と同一の物理的動作原理を採用する、多重量子精密フィードバックＤＡＣの使用によって可能になる。すなわち、各超電導ＤＡＣは、同様に再現可能な電圧パルスを生成する、内部量子機械機構によって調節される。本電圧標準は、量子機械的に精密な標準を提供し、超電導体ＡＤＣによって信号を測定する。任意の特定の実施形態において使用される各ＤＡＣは、完璧に整合される、すなわち、回路内の他のＤＡＣすべてと比較して、完璧に較正される。本発明による変調器は、単一ビット、マルチビット、または時間的にインタリーブされ、誘導的に結合された入力および双極性フィードバック等の特徴を含んでもよい。
【００１０】
図３は、本発明による、双極性の整合された量子精密フィードバックＤＡＣを使用する単一ビットデルタシグマＡＤＣの一実施形態３０を例示する。本ＡＤＣでは、本明細書に説明される他の実施形態同様に、４０ｄｂ／ディケードの量子化雑音成形性能が実証された。ＡＤＣ３０は、第１および第２の積分ループを伴う、二次変調器である。アナログ入力信号３１は、図示されるように、インダクタ３２を通して、回路に誘導的に結合されてもよい。インダクタ３２は、例えば、二次側の電流を逓増させるために、一次側の多重巻線と、二次側により少ない巻線を有する逓降変圧器であってもよい。
【００１１】
第１の積分ループは、インダクタ３２と、インダクタと接地との間に結合される抵抗器３３とによって形成され得る。本積分器は、第２の積分器と縦続接続されてもよい。第２の積分ループは、抵抗器３３と、第２のインダクタ３４とによって、形成されてもよい。したがって、抵抗器３３のサイズは、２つの積分器間の結合の強度を決定する。第２の積分ループの出力は、図示されるように、単一ビット出力３９を発生させることによって、第２の積分器の出力をデジタル化する、量子比較器３５に結合されてもよい。一実施形態では、量子比較器３５は、インダクタ３４内の電流が閾値を上回る時、バイナリ１に相当する電圧パルス−Φ０を発生させることによって、図１に関連して説明されたように動作し得る、２つの直列Ｊｏｓｅｐｈｓｏｎ接合を含んでもよい。これが生じる時、ｏｆ−Φｏの暗黙的フィードバックが、回路の入力段階を指す湾曲矢印によって示されるように、比較器３５から第２の積分器まで返るように発生させられる。並行して、明示的双極性フィードバックが、正の量子精密フィードバックＤＡＣ３６を通して、または負の量子精密フィードバックＤＡＣ３７を通して、比較器３５から第１の積分器に発生させられる。
【００１２】
双極性フィードバックの概念は、本質的に、入力におけるＤＣオフセットの欠落を補償する。本配列によって、比較器３５が、電流閾値を下回る場合、出力３９において０が発生され、暗黙的フィードバックは生じない。しかしながら、明示的フィードバックは、正のフィードバックループを通して生じる。正のフィードバックループ内のインバータ３８は、０を１に反転させ、正のフィードバックＤＡＣ３６を通して、正の電流を第１の積分器にフィードバックし、信号電流を閾値まで上昇させる。比較器３５の出力が０である限り、負のフィードバックＤＡＣ３７は、非アクティブのままとなるであろう。
【００１３】
比較器３５が、閾値を超えて駆動されると、出力パルスまたはバイナリ１を生成する。これは、正のフィードバックループをオフにして、負のフィードバックループをオンにし、負のフィードバックＤＡＣ３７を通して、信号電流を降下させる。並行して、−Φｏの暗黙的フィードバックが、比較器から第２の積分器に発生させられる。明示的および暗黙的フィードバックは、相加効果がある。例示的実施形態では、比較器３５が、バイナリ１を出力すると、暗黙的および明示的フィードバックの合計は、比較器３５が、バイナリ０を生成する時に発生させられる明示的フィードバックと大きさが厳密に等しくなるが、逆向きである。したがって、ＡＤＣ３０に例示されるように、正のフィードバックＤＡＣ３６の増幅率（＋２６）は、負のフィードバックＤＡＣ３７の増幅率（−２５）より厳密に整数１だけ大きく、回路が、１−０−１−０．．．（等）の動作点でディザリングするように完璧に平衡化されるようにしてもよい。
【００１４】
厳密な整数値は、ＤＡＣ３６およびＤＡＣ３７を整合された量子精密フィードバックＤＡＣとなるように選択することによって、達成され得る。例えば、ＤＡＣ３６および３７は、所望の大きさの同様に再現可能な電圧パルスを生成する、Ｊｏｓｅｐｈｓｏｎ接合の直列アレイまたは直列と並列アレイの組み合わせから構築されてもよい。増幅率の値＋２６および−２５は、例示のためだけに任意に選択されており、本発明を限定するものではない。本発明の範囲から逸脱することなく、他の増幅率が選択されてもよく、増幅率の大きさが等しくてもよく、または１以上の整数だけ異なってもよい。
【００１５】
本発明による、双極性フィードバックを提供することによって、有利には、入力信号をＡＤＣ３０に誘導的に結合させる。これは、入力電力の大部分を反映する、望ましくないインピーダンス不整合をもたらし得る、図２の抵抗器２２等の入力抵抗器の必要性を回避する。誘導性結合は、設計者にとって、例えば、変圧器３２の巻数比を可変することによって、ＡＤＣのインピーダンス整合に相当な自由度をもたらす。
【００１６】
図４は、本発明による、別の構成において整合された量子精密フィードバックＤＡＣを使用する、マルチビットデルタシグマＡＤＣの実施形態４０を例示する。ＡＤＣ４０は、２ビット出力を生成する、二次変調器である。すなわち、出力信号４９は、サーモメータコードとして表現される２ビットの情報を集合的に表す、４つの信号レベル（０、１、２、または３出力）からの貢献値から形成されてもよい。
【００１７】
アナログ信号４１は、所望のオフセット電圧を提供する抵抗器４２を越えて、ＡＤＣ４０に直接結合される。インダクタ４３と、抵抗器４２とによってモデル化される第１の積分器は、抵抗器４４と、インダクタ４５ａ、４５ｂ、および４５ｃとによってモデル化される第２の積分器と縦続接続される。第２の積分器の出力は、図示されるように、量子比較器４６ａ、４６ｂ、および４６ｃの並列構成に結合され、それぞれ、対応するインダクタ４５ａ、４５ｂ、または４５ｃと直列である。これらの比較器は、同様に再現可能な電圧パルスを生成するように選択される、整合された比較器であってもよい。各比較器は、例えば、異なるレベルのＤＣオフセットを各インダクタ４５ａ、４５ｂ、または４５ｃに誘導的に結合することによって、異なる閾値電流で起動するようにバイアスされてもよい。例えば、０、Φ０／３、および２Φ０／３の磁束バイアスが、それぞれ、インダクタ４５ａ、４５ｂ、および４５ｃに印加され、４つのレベルを等しく離間させてもよい。一実施形態では、インダクタ４５ａ、４５ｂ、および４５ｃと、比較器４６ａ、４６ｂ、および４６ｃは、位相輪として構成される。
【００１８】
各比較器４６ａ、４６ｂ、または４６ｃの起動に伴って、第２の積分器は、比較器を起動させることによって生じる、−Φ０の暗黙的フィードバックを受信する。並行して、第１の積分器への明示的フィードバックは、３つの整合された量子精密フィードバックＤＡＣ４８ａ、４８ｂ、および４８ｃ（それぞれ、−ＭΦ０の増幅率を有する）のうちの１つを通して発生させられる。比較器の出力は、デジタル加算器４７によって合算され、マルチビット出力４９を提供する。比較器のいずれも起動しない場合、加算器４７は、バイナリ０（００）を出力し、フィードバックは生じない。比較器の１つが起動する場合、加算器４７は、バイナリ１（０１）を出力し、明示的および暗黙的フィードバックの組み合わせ（−（Ｍ＋１／３）Φ０）が、積分された信号電流を降下させる。積分された信号電流が、比較器のうちの１つを起動させるために十分である場合、加算器４７は、バイナリ２（１０）を出力し、厳密に２倍のフィードバック（−２（Ｍ＋ｌ／３）Φ０）が発生させられる。積分された信号電流が、３つの比較器すべてを起動させる場合、加算器４７は、バイナリ３（１１）を出力し、厳密に３倍のフィードバック（−３（Ｍ＋ｌ／３）Φ０）が発生させられる。
【００１９】
図５は、本発明による、整合された量子精密フィードバックＤＡＣを使用する時間的にインタリーブされるデルタシグマＡＤＣの実施形態５０を例示する。ＡＤＣ５０は、図２に示されるＡＤＣと同様に動作する。アナログ入力信号５１は、抵抗器５２を越えて、回路に直接結合され、所望の電圧オフセットを提供する。インダクタ５３および抵抗器５２によってモデル化される第１の積分器は、抵抗器５４およびインダクタ５５によってモデル化される第２の積分器と縦続接続される。第２の積分器の出力は、量子比較器５６に結合される。量子比較器５６は、閾値を中心として変動する積分された信号電流のレベルに応答して起動するのに伴って、出力５９において、デジタルビットストリームを発生させ、バイナリ１を出力するように起動すると、フィードバックループを通して、−Φ０の暗黙的フィードバックを第２の積分器と、−ＭΦ０の明示的フィードバックを第１の積分器とに発生させる。
【００２０】
時間的にインタリーブされた実施形態５０は、限られた繰り返し率を有し、回路内で最低速の構成要素である、フィードバックＤＡＣ２８によって生じる、図２の回路内の問題を解決する。問題は、最大許容可能クロック速度（すなわち、ｃｌｋ  ｘ２）の２倍の速度で量子比較器を刻時させ、フィードバックループ内の２つの整合された量子精密フィードバックＤＡＣ５７ａ、５７ｂを通して、明示的フィードバック信号を交互させることによって、ＡＤＣ５０内において軽減される。トグルフリップフロップ５８は、ＤＡＣ５７ａおよび５７ｂのフィードバックループの上流に提供され、それらの間でフィードバック信号を切り替え、本質的には、クロック速度の周波数の半分で各ＤＡＣを刻時させ、それによって、各フィードバックＤＡＣの繰り返し率を２分の１に減少させてもよい。重要なことは、ＡＤＣ５０のインタリーブされた設計が、フィードバックＤＡＣ５７ａおよび５７ｂが、等しい増幅率を有する場合のみ、完全に有効であって、本発明による、量子精密ＤＡＣを利用することによって達成可能である。
【００２１】
図６は、本発明による、整合された量子精密フィードバックＤＡＣを使用する、双極性と時間的にインタリーブされた特徴とを組み合わせた、デルタシグマＡＤＣの実施形態６０を例示する。ＡＤＣ６０内の双極性フィードバックＤＡＣは、ＡＤＣ３０の文脈において上述のように、インダクタンスまたは変圧器６２を通して、入力信号６１を回路に誘導的に結合させる。時間的にインタリーブされた特徴は、より高速の刻時速度を可能にする。
【００２２】
上述の実施形態におけるように、入力信号６１は、インダクタンス６２と、抵抗器６３と、とインダクタンス６４とによって形成される、第１および第２の積分器を通して、縦続接続される。量子比較器６５は、電流閾値で起動し、暗黙的フィードバック−Φ０を第２の積分器にと、単一ビットバイナリ１を出力６９に発生させる。量子比較器６５は、ＡＤＣ３０等の非インタリーブ回路内で可能な最大周波数（ｃｌｋ  ｘ２）の約２倍で刻時されてもよい。
【００２３】
量子比較器６５の出力は、比較器が、閾値を上回るか、または下回るかに応じて、２つのループの一方を通して、明示的双極性フィードバックとして、第１の積分器にフィードバックされる。比較器６５内の電流が、閾値を下回る場合、バイナリ０が、出力６９で発生され、負のフィードバックループをオフにして、正のフィードバックループをオンにし（インバータ６８によって）、信号電流を閾値を上回るように上昇させる。正のループがオンになるたび、トグルフリップフロップ６７ａは、ＡＤＣ５０の実施形態におけるように、第１の対の整合された量子精密ＤＡＣ６６ａと６６ｂとの間のフィードバック信号を切り替え、クロック速度の周波数の半分で、各ＤＡＣを刻時させる。比較器６５内の電流が、閾値を上回る場合、バイナリ１が、出力６９で発生され、正のフィードバックループをオフにして（インバータ６８によって）、負のフィードバックループをオンにし、信号電流を閾値を下回るように降下させる。負のループがオンになるたび、トグルフリップフロップ６７ｂは、それぞれ、クロック速度の半分で刻時されるように、第２の対の整合された量子精密ＤＡＣ６６ｃと６６ｄとの間のフィードバック信号を切り替える。
【００２４】
フィードバックＤＡＣ６６ａ、６６ｂ、６６ｃ、および６６ｄは、本発明による、整合された量子精密ＤＡＣであってもよい。フィードバック信号は、ＤＡＣが、ＡＤＣ６０のデジタル出力からの双極性フィードバックを第１の積分器に集合的に提供し、入力信号を所望の動作点でティザリングさせるように、比較器６５の状態と、フリップフロップ６７ａおよび６７ｂの状態とに従って、４つのＤＡＣを交互させる。一実施形態では、正のフィードバックＤＡＣ６６ａおよび６６ｂの増幅率は、等しく、負のフィードバックＤＡＣ６６ｃおよび６６ｄの増幅率も、等しい。別の実施形態では、第１の対のＤＡＣの各部材（６７ａまたは６７ｂ）の増幅率は、比較器６５から第２の積分器への暗黙的フィードバックに相当する大きさだけ、第２の対のＤＡＣの各部材（６７ｃまたは６７ｄ）の増幅率を上回る。後者は、ＡＤＣ６０に図示されており、任意のクロックサイクルにおける明示的に正のフィードバックが、後続サイクルにおいて、明示的および暗黙的に負のフィードバックの組み合わせと等しく、かつ逆向きとなるように、各正のフィードバックＤＡＣの増幅率を（Ｍ＋１）Φ０として、各負のフィードバックＤＡＣの増幅率を−ＭΦ０として定義する。負と正とのフィードバックＤＡＣ間の他の増幅率の差も、発明の範囲において可能である。
【００２５】
図７は、本発明による、超電導体デルタシグマアナログ／デジタル変調器内の量子化雑音を低減するための方法７０を例示する。プロセス工程図は、上述の回路実施形態の教示および説明と一貫する、本発明の方法の顕著な点を捕捉する。方法７０は、ステップ７２から開始し、アナログ信号が、第１の積分器を通して積分される。次に、ステップ７４では、第１の積分器の出力が、第２の積分器を通して積分される。次のステップ７６では、第２の積分器の出力が、量子比較器を使用してデジタル化される。量子比較器は、Ｊｏｓｅｐｈｓｏｎ接合対であってもよい。最終ステップ７８では、明示的フィードバックが、フィードバックループ内の整合された量子精密ＤＡＣを使用して、比較器の出力から第１の積分器の入力に発生させられる。フィードバックＤＡＣは、同様に再現可能な電圧パルスを生成する、内部量子機械機構によって調節されてもよい。ＡＤＣ内で整合された量子精密フィードバックＤＡＣを採用して、双極性フィードバックを達成する、入力信号の誘導性結合を可能にし、単一またはマルチビット出力を発生させる、または上述の説明と一貫した方法でフィードバックループ内にインタリーブされたＤＡＣを提供するステップを含め、付加的プロセスステップも、本発明に従って可能である。
【００２６】
本発明の例示的実施形態は、例示的様式で開示された。故に、全体を通して採用された用語は、非限定的態様で読まれるべきである。本明細書の教示に対する微修正は、当業者には想起されるであろうが、本明細書で保証される特許の範囲内に境界されるものは、本明細書によって貢献される技術への進歩の合理的範囲内にあるそのような実施形態すべてであって、その範囲は、添付の請求項およびその同等物に照らして以外、制限されるものではないことを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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