(57)【要約】        パワー半導体デバイスの製造方法を提供する。この方法では、第２の導電型の基板を準備し、次いでこの基板上に電圧維持領域を形成する。電圧維持領域の形成では、基板上に、第１の導電型のエピタキシャル層を成長させ、エピタキシャル層内に少なくとも１つの雛壇状のトレンチを形成する。雛壇状のトレンチは、幅が異なる複数の部分を有し、これらの間に少なくとも１つの環状の棚を画定する。トレンチの壁に沿ってバリア材を堆積させる。環状の棚及び前記トレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に第２の導電型の不純物を打ち込む。エピタキシャル層内に不純物を拡散させ、環状のドープ領域および環状のドープ領域の下方に位置する少なくとも１つの他の領域を形成する。  【選択図】  図５ｇ
2011505709.tif 000002
【特許請求の範囲】
【請求項１】
パワー半導体デバイスの製造方法であって、以下の工程、すなわち、
Ａ．第２の導電型の基板を準備する工程と、
Ｂ．前記基板上に電圧維持領域を形成する工程であって、
１．前記基板上に、第１の導電型を有するエピタキシャル層を成長させる工程と、
２．前記エピタキシャル層内に、幅が異なる複数の部分を有し、前記部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチを形成する工程と、
３．前記トレンチの壁および底部に沿ってバリア材を堆積させる工程と、
４．前記少なくとも１つの環状の棚および前記トレンチの底部に堆積された前記バリア層を介して、隣接する前記エピタキシャル層の部分に第２の導電型の不純物を打ち込む工程と、
５．前記不純物を拡散させ、前記エピタキシャル層内に少なくとも１つの環状のドープ領域と、前記エピタキシャル層内の前記環状のドープ領域の下方に位置する少なくとも１つの他の領域とを形成する工程と、
６．前記雛壇状のトレンチ内にフィラ材料を堆積させ、前記雛壇状のトレンチを実質的に埋め込む工程と、による工程と、
Ｃ．前記電圧維持領域上に、前記第２の導電型の少なくとも１つの領域を形成し、それらの間に接合を画定する工程と、を有する方法。
【請求項２】
請求項１に記載の方法であって、前記少なくとも１つの雛壇状のトレンチを形成する工程が、最も幅広の部分から最も幅狭の部分の順に、前記雛壇状のトレンチの複数の部分を順次エッチングする工程を有する、ことを特徴とする方法。
【請求項３】
請求項２に記載の方法であって、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、前記雛壇状のトレンチの複数の部分が、互いに同軸的に配置されていることを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、前記雛壇状のトレンチの複数の部分が、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、前記少なくとも１つの環状のドープ領域が、少なくとも２つの環状のドープ領域を含むことを特徴とする方法。
【請求項６】
請求項４に記載の方法であって、前記雛壇状のトレンチの複数の部分が、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、前記少なくとも１つの環状のドープ領域が、少なくとも２つの環状のドープ領域を含むことを特徴とする方法。
【請求項７】
請求項６に記載の方法であって、前記少なくとも１つの雛壇状のトレンチを形成する工程が、最も幅広の部分から最も幅狭の部分の順に、前記雛壇状のトレンチの前記少なくとも３つの部分を順次エッチングする工程を有することを特徴とする方法。
【請求項８】
請求項７に記載の方法であって、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、前記工程Ｃが更に、
ゲート誘電体領域上にゲート導電層を形成する工程と、
前記エピタキシャル層内に第２の導電型を有する第１および第２のボディ領域を形成し、それらの間にドリフト領域を画定する工程と、
前記第１および第２のボディ領域内に前記第１の導電型を有する第１および第２のソース領域をそれぞれ形成する工程とを含むことを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、前記バリア材が、酸化物材料であることを特徴とする方法。
【請求項１１】
請求項１０に記載の方法であって、前記酸化物材料が、二酸化シリコンであることを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、前記エピタキシャル層が、所定の厚みを有し、ｘを前記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、前記所定の厚みの実質的に１／（ｘ＋１）に等しい距離分前記雛壇状のトレンチの第１の部分をエッチングする工程を更に備える方法。
【請求項１３】
請求項１に記載の方法であって、前記トレンチに埋め込む材料が、誘電体材料であることを特徴とする方法。
【請求項１４】
請求項１３に記載の方法であって、前記誘電体材料が、二酸化シリコンであることを特徴とする方法。
【請求項１５】
請求項１３に記載の方法であって、前記誘電体材料が、窒化シリコンであることを特徴とする方法。
【請求項１６】
請求項１に記載の方法であって、前記不純物が、ホウ素であることを特徴とする方法。
【請求項１７】
請求項９に記載の方法であって、前記ボディ領域が、深いボディ領域を含むことを特徴とする方法。
【請求項１８】
請求項１に記載の方法であって、前記雛壇状のトレンチが、前記複数の部分のうちの少なくとも第１の部分を画定するマスク層を設け、前記マスク層によって画定された前記第１の部分をエッチングすることによって形成されることを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、前記雛壇状のトレンチの第１の部分の壁に沿って、所定の厚さの酸化層を堆積させる工程を更に備える方法。
【請求項２０】
請求項１９に記載の方法であって、前記酸化層が、第２のマスク層として機能し、前記雛壇状のトレンチの第１の部分の底面を介して、前記第２のマスク層によって画定された前記雛壇状のトレンチの第２の部分をエッチングする工程を更に備える方法。
【請求項２１】
請求項２０に記載の方法であって、前記酸化層の前記所定の厚さが、前記環状の棚の表面積と、非環状の領域の表面積とが互いに実質的に等しくなるように選択されることを特徴とする方法。
【請求項２２】
請求項９に記載の方法であって、前記ボディ領域が、前記基板に不純物を打ち込み、拡散させることによって形成されることを特徴とする方法。
【請求項２３】
請求項１に記載の方法であって、前記パワー半導体デバイスが、縦型ＤＭＯＳ、Ｖ溝ＤＭＯ、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、およびバイポーラトランジスタからなる群から選択されることを特徴とする方法。
【請求項２４】
請求項１に記載の方法に基づいて製造されたパワー半導体デバイス。
【請求項２５】
請求項７に記載の方法に基づいて製造されたパワー半導体デバイス。
【請求項２６】
請求項９に記載の方法に基づいて製造されたパワー半導体デバイス。
【請求項２７】
パワー半導体デバイスであって、
第２の導電型の基板と、
前記基板上に形成された電圧維持領域と、を備え、前記電圧維持領域が、
第１の導電型を有するエピタキシャル層と、
前記エピタキシャル層内に形成された、幅が異なる複数の部分を有し、前記部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチと、
前記エピタキシャル層内の前記環状の棚の下方のおよび隣接する部分に形成された、第２の導電型の不純物がドープされた少なくとも１つの環状のドープ領域と、
前記雛壇状のトレンチに実質的に埋め込まれたフィラ材料と、
前記電圧維持領域上に形成され、それの間に接合を画定する、前記第２の導電型の少なくとも１つのアクティブ領域と、を含むデバイス。
【請求項２８】
請求項２７に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、最も幅狭の部分と、最も幅広の部分とを含み、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とするデバイス。
【請求項２９】
請求項２８に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、互いに同軸的に配置されていることを特徴とするデバイス。
【請求項３０】
請求項２７に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、前記少なくとも１つの環状のドープ領域が、少なくとも２つの環状のドープ領域を含むことを特徴とするデバイス。
【請求項３１】
請求項２９に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、前記少なくとも１つの環状のドープ領域が、少なくとも２つの環状のドープ領域を含むことを特徴とするデバイス。
【請求項３２】
請求項２７に記載のデバイスであって、前記エピタキシャル層が、所定の厚みを有し、ｘを前記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、前記所定の厚みの実質的に１／（ｘ＋１）に等しい距離分エッチングされて形成された、前記雛壇状のトレンチの第１の部分を備えることを特徴とするデバイス。
【請求項３３】
請求項２７に記載のデバイスであって、前記トレンチに埋め込む材料が、誘電体材料であることを特徴とするデバイス。
【請求項３４】
請求項３３に記載のデバイスであって、前記誘電体材料が、二酸化シリコンであることを特徴とするデバイス。
【請求項３５】
請求項３３に記載のデバイスであって、前記誘電体材料が、窒化シリコンであることを特徴とするデバイス。
【請求項３６】
請求項２７に記載のデバイスであって、前記不純物が、ホウ素であることを特徴とするデバイス。
【請求項３７】
請求項３１に記載のデバイスであって、前記少なくとも２つの環状の棚の表面積が、互いに実質的に等しいことを特徴とするデバイス。
【請求項３８】
請求項２７に記載のデバイスであって、前記少なくとも１つのアクティブ領域が、
ゲート誘電体および前記ゲート誘電体上に形成されたゲート導電層と、
前記エピタキシャル層内に形成され、第２の導電型を有し、その間にドリフト領域を画定する第１および第２のボディ領域と、
前記第１および第２のボディ領域内にそれぞれ形成された、前記第１の導電型の第１および第２のソース領域とを備えることを特徴とするデバイス。
【請求項３９】
請求項３８に記載のデバイスであって、前記ボディ領域が、深いボディ領域を含むことを特徴とするデバイス。
【請求項４０】
請求項２７に記載のデバイスであって、前記雛壇状のトレンチが、円形の断面を有することを特徴とするデバイス。
【請求項４１】
請求項２７に記載のデバイスであって、前記雛壇状のトレンチが、正方形、長方形、八角形、および六角形からなる群から選択される断面形状を有していることを特徴とするデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２００１年１０月４日に出願された特許文献１、現在特許文献２に関連する、２００１年１０月４日に出願された、特許文献３、現在特許文献４の分割出願である、２００３年１１月１３日に出願された、特許文献５、現在特許文献６の部分継続出願、である。上記の出願の各々は、全体として本願明細書に引用したものとする。
【０００２】
本発明は、一般に半導体パワーデバイスに関し、詳しくは、逆の導電型にドープされたフローティングアイランドを用いて電圧維持層を形成したＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）および他の半導体パワーデバイスに関する。
【背景技術】
【０００３】
縦型ＤＭＯＳ（二重拡散金属酸化膜半導体）、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳＭＯＳＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）並びにダイオードおよびバイポーラトランジスタ等の半導体パワーデバイスは、自動車の電気系統、電源装置、モータ駆動装置および他の電源制御装置等の用途に採用されている。このようなデバイスは、オフ状態では高い電圧を維持し、オン状態では低い電圧降下と高い電流密度を有する必要がある。
【０００４】
図１は、ｎチャンネルパワーＭＯＳＦＥＴの典型的な構造を示す図である。ｎ＋にドープされたシリコン基板１０２上に形成されたｎ−エピタキシャルシリコン層１０１は、デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域１０５ａ、１０６ａと、ｎ＋ソース領域１０７、１０８とを備える。ｐボディ領域１０５、１０６は、更に深いｐボディ領域１０５ｂ、１０６ｂを含んでいてもよい。ソース−ボディ電極１１２がエピタキシャル層１０１の表面の特定の部分に広がってこのソース領域とボディ領域を接続する。両セル用のｎ型ドレインは、図１の半導体の上側の表面に延びているｎ型エピタキシャル層１０１の部分で形成される。ドレイン電極は、ｎ＋にドープされた基板１０２の底部に設けられている。絶縁層と導電層、例えば酸化層とポリシリコン層を備えた絶縁ゲート電極１１８が、チャンネルが形成されるボディ上およびエピタキシャル層のドレイン部分の上に設けられている。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、主にエピタキシャル層１０１のドリフト領域の抵抗によって決定される。エピタキシャル層１０１は、ｎ＋にドープされた基板とｐ＋にドープされた深いボディ領域との間に印加される逆電圧が維持されるので、電圧維持層と呼ばれることもある。一方、ドリフト領域の抵抗は、エピタキシャル層１０１のドープ濃度および厚みによって決定される。しかし、デバイスの降伏電圧を高めるためには、エピタキシャル層１０１のドープ濃度を低くするとともに、層の厚みを増加させる必要がある。図２に示す曲線は、従来のＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示している。あいにく、この曲線から分かるように、降伏電圧を高くすると、デバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高い電圧、特に数百ボルト以上の電圧で動作させる場合、この抵抗の急激な上昇が問題となる。
【０００６】
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、非特許文献１、および非特許文献２に開示されており、これらの文献の全体は、引用によって本願に援用されるものとする。このＭＯＳＦＥＴは、電圧維持領域３０１のドリフト領域に縦方向に分離されて形成された一連のｐ＋にドープされた層（いわゆる「フローティングアイランド」）３１０１、３１０２、３１０３、・・・、３１０ｎを備えている点を除いて、図１に示す従来のＭＯＳＦＥＴと同様の構造を有している。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、フローティングアイランドがない構造の場合よりも発生する電界は低い。発生する電界を低くすることにより、電圧維持領域３０１の一部を形成するエピタキシャル層において用いられる不純物濃度をより高くすることができる。フローティングアイランドは、鋸歯状の電界プロファイルを生成し、これらの電界を積分することにより、従来のデバイスで用いられていた濃度より高い不純物濃度で、維持電圧を得ることができる。不純物濃度を高くすることにより、フローティングアイランドの層が全くないデバイスに比べてオン抵抗が低いデバイスを製造することができる。
【０００７】
図３に示す構造は、複数回のエピタキシャル成長工程と、これに続く適切な不純物の導入を含む一連の処理によって形成される。あいにく、エピタキシャル成長工程は、高価な工程であり、したがって、複数回のエピタキシャル成長工程を使用する構造は、製造原価が高くなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願番号第０９／９７０，９７２号「フローティングアイランド電圧維持層を有するパワー半導体デバイスの製造方法」、
【特許文献２】米国特許番号第６，４６５，３０４号
【特許文献３】米国特許出願番号第０９／９７０，７５８号「フローティングアイランドを形成するための雛壇状のトレンチ備えた電圧維持層を有するパワー半導体デバイスの製造方法」、
【特許文献４】米国特許番号第６，６４９，４７７号
【特許文献５】米国特許出願番号第１０／７１２，８１０号「フローティングアイランドを形成するための雛壇状のトレンチ備えた電圧維持層を有するパワー半導体デバイスの製造方法」、
【特許文献６】米国特許番号第７，３０４，３４７号
【特許文献７】米国特許出願番号第［ＧＳ１５８］号
【非特許文献】
【０００９】
【非特許文献１】Ｃｅｚａｃ他著、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＳＰＳＤ、２０００年５月、６９〜７２頁、
【非特許文献２】Ｃｈｅｎ他著、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ．  ４７，  Ｎｏ．  ６、２０００年６月、１２８０〜１２８５頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
したがって、図３に示すようなＭＯＳＦＥＴ構造を有するパワー半導体デバイスの製造方法であって、エピタキシャル成長工程の実施回数を極小にし、より安価にこのデバイスを製造できる製造方法の実現が望まれている。
【課題を解決するための手段】
【００１１】
本発明は、パワー半導体デバイスの製造方法を提供する。この方法では、まず、第２の導電型の基板を準備し、次にこの基板上に電圧維持領域を形成する。電圧維持領域の形成では、基板上に、第１の導電型のエピタキシャル層を成長させ、エピタキシャル層内に少なくとも１つの雛壇状のトレンチを形成する。雛壇状のトレンチは、幅が異なる複数の部分を有し、これらの部分間に少なくとも１つの環状の棚を画定する。トレンチの壁に沿ってバリア材を堆積させる。この環状の棚および前記トレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に第２の導電型の不純物を打ち込む。不純物を拡散させ、エピタキシャル層内に少なくとも１つの環状のドープ領域を形成する。更に、環状のドープ領域の下方に位置する１つの他の領域を形成してもよい。雛壇状のトレンチ内にフィラ材料を堆積させ、このトレンチを実質的に埋め込み、電圧維持領域が完成する。電圧維持領域上に、第２の導電型の少なくとも１つの領域を形成し、それらの間に接合を画定する。
【００１２】
本発明によって製造されるパワー半導体デバイスは、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、およびダイオードからなる群から選択してもよい。
【図面の簡単な説明】
【００１３】
【図１】従来のパワーＭＯＳＦＥＴ構造の断面図である。
【図２】従来のパワーＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示すグラフ図である。
【図３】図１に示す構造に比べて、同じ電圧で、より低い単位面積当たりのオン抵抗で動作するよう設計された、ボディ領域の下方に設けられたフローティングアイランドを備えた電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。
【図４】ボディ領域の下方およびボディ領域間に設けられたフローティングアイランドを備えた電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。
【図５ａ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｂ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｃ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｄ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｅ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｆ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【図５ｇ】本発明に基づいて電圧維持領域を作成するための例示的なプロセス諸工程を説明する図である。
【発明を実施するための形態】
【００１４】
図４は、同時に継続中の
【特許文献８】明細書に開示されているタイプのフローティングアイランドを有するパワー半導体デバイスを示している。このデバイスでは、トレンチの断面を円形に形成しており、したがって、フローティングアイランドはドーナツ状の形状を有している。勿論、トレンチは、正方形、長方形または六角形等、他の形状を有していてもよく、これが次にフローティングアイランドの形状を決定する。ｎ＋シリコン基板４０２上に形成されたｎ型エピタキシャルシリコン層４０１は、ｐボディ領域４０５と、デバイス内の２つのＭＯＳＦＥＴセルに対応するｎ＋ソース領域４０７とを備える。示されているように、ｐボディ領域４０５ａは、深いｐボディ領域４０５ｂを備えていてもよい。ソース−ボディ電極４１２がエピタキシャル層４０１の表面の特定の部分に広がってソース領域とボディ領域を接続する。両セル用のｎ型ドレインは、半導体上表面に延びているｎ型エピタキシャル層４０１の部分によって形成される。ドレイン電極が、ｎ＋基板４０２の底部に設けられている。ボディのチャンネルおよびドレイン部分の上には、酸化層とポリシリコン層を備えた絶縁ゲート電極４１８が形成されている。エピタキシャルシリコン層４０１によって画定されるデバイスの電圧維持領域内には、一連のフローティングアイランド４１０が形成されている。フローティングアイランド４１０は、デバイスの上側から見て、アレイ状に配置されている。例えば、図４では、「ｙ軸」方向において、フローティングアイランドには、４１０１１、４１０１２、４１０１３、・・・、４１０１ｍといった参照番号を付しており、「ｚ軸」方向には、４１０１１、４１０２１、４１０３１、４１０ｍ１といった参照番号を付している。ゲート４１８の真下に位置するフローティングアイランド４１０の列は、設けても設けなくてもよく、これらは、好ましくはデバイスの幾何学的構造およびエピタキシャル層４１０の抵抗率に対する要求に応じて設けられる。
【００１５】
図４に示すデバイスでは、フローティングアイランドの水平方向の行、例えば、フローティングアイランド４１０１１、４１０１２、４１０１３、・・・、４１０１ｍからなる行は、それぞれ個別の打込み工程によって形成される。この製造方法では、例えば図３を用いて説明したような従来の製造方法に比べて、必要なエピタキシャル成長工程の回数を減らすことができるが、ここで、必要な打込み工程の回数を減らすことによって、より単純な製造方法を実現することが望まれる。
【００１６】
本発明では、ｐ型フローティングアイランドを一連の同軸的に位置する環状の棚として形成する。以下、このようなフローティングアイランドを半導体パワーデバイスの電圧維持層内に形成する手法について説明する。まず、デバイスの電圧維持層となるエピタキシャル層内に雛壇状のトレンチを形成する。雛壇状のトレンチは、エピタキシャル層内の異なる深さにエッチングされた同軸的に位置する２つ以上のトレンチから形成される。各トレンチの直径は、エピタキシャル層において、各トレンチが、より深いトレンチより大きい直径を有するように形成される。隣り合うトレンチは、水平面において連結され、隣り合うトレンチの直径の差の結果、環状の棚が画定される。ｐ型の不純物は、１回の打込み工程によって、環状の棚と最も深いトレンチの底部とに同時に打ち込まれる。必要であれば、底部のトレンチは、不純物の底部環状リングを形成するように続けられてもよい。打ち込まれた材料は、棚とトレンチの底部に隣接しおよびこれらの下方の電圧維持領域内の部分に拡散する。これにより、打ち込まれた材料は、同軸的に位置する複数の環状リングとして一連のフローティングアイランドを形成する。最後に、デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、または他の材料およびこれらの材料の組合せがある。
【００１７】
本発明のパワー半導体デバイスの製造工程の具体例について、図５（ａ）〜図５（ｆ）を用いて説明する。
【００１８】
まず、従来と同様に、ｎ＋にドープされた基板５０２上にｎ型エピタキシャル層５０１を成長させる。エピタキシャル層５０１の厚さは、抵抗率が５〜４０Ωｃｍ、４００〜８００Ｖのデバイスでは、通常、１５〜５０μｍである。次に、エピタキシャル層５０１の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層をトレンチ５２０１の位置を画定するマスク部分を残して露光し、パターンを形成する。反応性イオンエッチングによって、マスク開口部を介してトレンチ５２０１を例えば５〜１５μｍの範囲の初期深さにドライエッチングする。詳しくは、等間隔で設けられるフローティングアイランドの水平方向の行の所望の数を「ｘ」とすると、トレンチ５２０は、まず、後に形成されるボディ領域の底部とｎ＋にドープされた基板の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。必要に応じて、各トレンチの側壁を平滑にしてもよい。まず、反応性イオンエッチングプロセスによる損傷を除去するために、トレンチの側壁から薄い酸化層（通常約５００〜１０００Å）を、化学的なドライエッチングによって取り除く。次に、犠牲二酸化シリコン層をトレンチ５２０１上に成長させる。トレンチの側壁を可能な限り平坦にするために、犠牲層を、バッファ酸化物エッチングまたはＨＦエッチングによって除去する。
【００１９】
図５（ｂ）に示すように、トレンチ５２０１内に二酸化シリコン層５２４１を成長させる。二酸化シリコン層５２４１の厚さは、このトレンチ５２０１と、次に形成されるトレンチとの間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。トレンチ５２０１の底部から酸化層５２４１を取り除く。
【００２０】
図５（ｃ）に示すように、トレンチ５２０１の露出された底部を介して、第２のトレンチ５２０２をエッチングする。この実施態様では、トレンチ５２０２の厚さは、トレンチ５２０１の厚さと同じである。すなわち、トレンチ５２０２は、ボディ領域の底部とｎ＋にドープされた基板との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。これにより、トレンチ５２０２の底部は、ボディ領域の底部から２／（ｘ＋１）の深さに位置することとなる。
【００２１】
次に、図５（ｄ）に示すように、まず、トレンチ５２０２の壁に酸化層５２４２を成長させることによって、第３のトレンチ５２０３（図５（ｅ）および図５（ｆ）に最も明瞭に示されている。）を形成する。ここでも、二酸化シリコン層５２４２の厚さは、トレンチ５２０２と、トレンチ５２０３との間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。トレンチ５２０２の底部から酸化層５２４２を取り除く。このプロセスは、所望の数のトレンチが形成され、したがって、所望の数の環状の棚が形成できるようになるまで必要な回数繰り返し行う。例えば、図５（ｄ）では、４個のトレンチ５２０１〜５２０４（図５（ｅ）に最も明瞭に示されている。）が形成されている。
【００２２】
図５（ｅ）に示すように、トレンチ５２０１〜５２０４の側壁に形成された各酸化層をエッチングによって取り除くことにより、環状の棚５４６１〜５４６３を形成する。次に、トレンチ５２０１〜５２０４内に、実質的に均一の厚さの酸化層５４０を形成する。酸化層５４０の厚さは、打ち込まれた原子が、トレンチの側壁に隣接するシリコンに透過することを防止するのに十分な厚みであって、且つ棚５４６１〜５４６３およびトレンチ底部５５５において、打ち込まれた原子が酸化層５４０の一部を透過できる厚さにする必要がある。
【００２３】
トレンチ５２０１〜５２０４の直径は、最終的に形成される環状の棚５４６１〜５４６３およびトレンチ底部が同じ表面積を有するように選択する。これにより、棚およびトレンチ底部に不純物が打ち込まれると、この結果形成される各フローティングアイランドの水平面は、同じ電荷を有するようになる。
【００２４】
次に、図５（ｆ）に示すように、棚５４６１〜５４６３およびトレンチ底部５５５に設けられた酸化層５４０の部分を介して、ホウ素等の不純物を打ち込む。不純物の総ドーズ量および打込みエネルギは、後に拡散工程を行った後に、エピタキシャル層５０１に残留する不純物の量が、最終的なデバイスで要求される降伏電圧を満足するように選択する。高温拡散工程を行い、打ち込まれた不純物を縦方向および横方向に「ドライブインし（押し込み）」、これにより同軸的に位置するフローティングアイランド５５０１〜５５０４を形成する。
【００２５】
デバイスの特性に悪影響を与えない材料を個々のトレンチ５２０１〜５２０４から形成される雛壇状のトレンチに埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長二酸化シリコン、および二酸化シリコン、窒化シリコンのような堆積される誘電体、並びにこれらのまたは他の材料の熱成長層および堆積層の組合せ等がある。最後に、図５（ｆ）に示すように、この構造体の表面を平坦化する。図５（ｇ）は、図５（ｆ）と同様の構造において、トレンチ底部を更にエッチングし、この底部に不純物を含む底部環状リングを形成した構成例を示している。
【００２６】
図５（ｆ）および図５（ｇ）に示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々なパワー半導体デバイスに一連の環状のフローティングアイランドを備えた電圧維持層を作ることができる。上述のように、このようなパワー半導体デバイスとしては、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、および他のＭＯＳゲートデバイスが含まれる。例えば、図４は、図５の電圧維持領域上に形成することができるＭＯＳＦＥＴの一例を示している。図５では、単一の雛壇状のトレンチを示しているが、本発明では、単一または複数の雛壇状のトレンチを用いて、いかなる数のフローティングアイランドの列を形成してもよい。
【００２７】
図５に示すような電圧維持領域およびフローティングアイランドを形成した後、以下のような工程によって図４に示すようなＭＯＳＦＥＴが完成する。アクティブ領域のマスクを形成した後、ゲート酸化層を成長させる。次に、多結晶シリコンの層を堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。従来と同様のマスキング工程、打込み工程および拡散工程を用いて、ｐ＋にドープされた深いボディ領域４０５ｂを形成する。ｐ＋にドープされた深いボディ領域４０５ｂは、例えば、２０〜２００ＫｅＶで、ドーズ量を約１×１０１４〜５×１０１５／ｃｍ２として、ホウ素を打ち込む。同様の手法により、浅いボディ領域４０５ａも形成する。この領域には、２０〜１００ＫｅＶのエネルギで、ドーズ量を約１×１０１３〜５×１０１４／ｃｍ２とする。
【００２８】
次に、フォトレジストマスキングプロセスによってソース領域４０７を画定するパターンのマスク層を形成する。続いて、打込みおよび拡散工程によってソース領域４０７を形成する。ソース領域には、例えば、２０〜１００ＫｅＶで、代表的には２×１０１５〜１．２×１０１６／ｃｍ２の範囲でヒ素を打ち込む。打込みの後、ヒ素は、約０．５〜２．０μｍの深さに拡散する。ボディ領域の深さは、代表的には約１〜３μｍとし、ｐ＋にドープされた深いボディ領域は、（これを設ける場合は）これより若干深く形成する。最後に、従来の方法でマスク層を除去する。ＤＭＯＳトランジスタは、従来の方法で酸化層をエッチングし、前面にコンタクト開口部を形成することにより完成する。更に、金属層を蒸着させ、マスキングして、ソース−ボディ電極とゲート電極とを画定する。パッドマスクは、パッドコンタクトを画定するためにも使用する。最終的に、基板の底面にドレインコンタクト層を形成する。
【００２９】
ここでは、パワーＭＯＳＦＥＴを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、深いｐ＋にドープされたボディ領域は、ゲート領域を画定する以前に形成してもよい。更に、トレンチを形成する前に深いｐ＋にドープされたボディ領域を形成してもよい。幾つかのＤＭＯＳ構造では、ｐ＋にドープされた深いボディ領域は、ｐ−にドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、ｐ＋にドープされた深いボディ領域を設けなくてもよい。
【００３０】
図５と関連して上に示した例では、基板５０２とドープされたエピタキシャル層５０１は同じ導電型を持つが、他の実施態様では、基板５０２とドープされたエピタキシャル層５０１が逆の導電型を持つパワー半導体が形成されることもできる。
【００３１】
以上、様々な実施態様を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施態様を修正および変更することができ、このような修正および変更は、請求の範囲に基づく本発明の主旨および範囲から逸脱するものではない。例えば、本発明に基づいて、各半導体領域の導電型が上述の実施態様とは逆のパワー半導体デバイスを形成することもできる。更に、本発明に基づくデバイスを製造するために必要な工程を縦型ＤＭＯＳトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーＪＦＥＴ、ＩＧＢＴ、ＭＣＴおよび他のＭＯＳゲートパワーデバイスを始めとする他のＤＭＯＳ  ＦＥＴおよび他のパワー半導体デバイスを製造することもできる。
【符号の説明】
【００３２】
４０１  ｎ型エピタキシャルシリコン層
４０２  ｎ＋シリコン基板
４０５、４０５ａ、４０５ｂ  ｐボディ領域
４０７  ｎ＋ソース領域
４１０、４１０１１、４１０１２、４１０１３、・・・、４１０１ｍ、４１０１１、４１０２１、４１０３１、４１０ｍ１  フローティングアイランド
４１２  ソース−ボディ電極
４１８  絶縁ゲート電極
５０１  ｎ型エピタキシャル層
５０２  ｎ＋にドープされた基板
５２０、５２０１〜５２０４  トレンチ
５２４１、５２４２  二酸化シリコン層
５２８  不純物
５４０  酸化層
５４６１〜５４６３  環状の棚
５５０１〜５５０４  フローティングアイランド
５５５  トレンチ底部
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【国際調査報告】
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