(57)【要約】  機器は、メモリコア（例えば、ＮＡＮＤフラッシュメモリコア）を含む第１の半導体装置を備える。また、機器は、メモリコアに連結された周辺回路を含む第２の半導体装置も備える。この第２の半導体装置はメモリコントローラの第１の直列化／非直列化通信インターフェイスに結合された第２の直列化／非直列化通信インターフェイスを含んでよい。別の機器は、第１のメモリコアを含む第１のメモリダイと、第２のメモリコアを含む第２のメモリダイと、第１のメモリダイおよび第２のメモリダイに結合された周辺ダイとを備える。周辺ダイは、第１のメモリコアに対応する周辺回路と、第２のメモリコアに対応する周辺回路とを含む。周辺ダイは、メモリコントローラに応じて、第１のメモリコアで第１のメモリ操作を開始し、かつ第２のメモリコアで第２のメモリ操作を開始するように構成される。
2014523062.tif 000002
【特許請求の範囲】
【請求項１】
機器であって、
ＮＡＮＤフラッシュメモリコアを含む第１の半導体装置と、
前記ＮＡＮＤフラッシュメモリコアに連結された周辺回路を含む第２の半導体装置と、
を備える機器。
【請求項２】
請求項１記載の機器において、
前記第２の半導体装置は、ＮＡＮＤスマートブリッジを備える機器。
【請求項３】
請求項１記載の機器において、
前記ＮＡＮＤスマートブリッジは、ＮＡＮＤ管理装置を備える機器。
【請求項４】
請求項１記載の機器において、
前記周辺回路は、誤り訂正符号化（ＥＣＣ）エンジンを含む機器。
【請求項５】
請求項１記載の機器において、
前記周辺回路は、マルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む機器。
【請求項６】
請求項５記載の機器において、
前記周辺回路は、前記マルチポートＳＲＡＭで複数のワード線データを同時に処理するように構成される機器。
【請求項７】
請求項６記載の機器において、
前記周辺回路は、干渉状態、プログラムディスターブ状態、およびリードディスターブ状態のうちの少なくともいずれか１つを検出するために、前記ＮＡＮＤフラッシュメモリコアからの複数のワード線データを処理するように構成される機器。
【請求項８】
請求項６記載の機器において、
複数のワード線データは異なる読み出し電圧セットにより読み出される単一ワード線に相当し、前記周辺回路は複数のワード線データの誤り訂正処理を遂行するように構成される機器。
【請求項９】
請求項６記載の機器において、
前記周辺回路は、特定のデータパターンを検出するために複数のワード線データを処理するように構成される機器。
【請求項１０】
請求項４記載の機器において、
前記周辺回路は、前記ＮＡＮＤフラッシュメモリコアに蓄積されるデータをスクランブルするために、複数のワード線データを処理するように構成される機器。
【請求項１１】
請求項５記載の機器において、
前記周辺回路は、前記マルチポートＳＲＡＭをキャッシュメモリとして稼動させるように構成される機器。
【請求項１２】
請求項１１記載の機器において、
前記周辺回路は、制御ロジックを含む機器。
【請求項１３】
請求項１２記載の機器において、
前記制御ロジックは、有限な状態マシンとマイクロプログラムエンジンのうちの少なくともいずれか１つを備える機器。
【請求項１４】
請求項１記載の機器において、
前記周辺回路は、前記ＮＡＮＤフラッシュメモリコアの動作を検査するように構成された検査エンジンを含む機器。
【請求項１５】
請求項１記載の機器において、
前記周辺回路は、アドレスの少なくとも一部分を復号化し、かつＮＡＮＤフラッシュメモリコアの行を選択するように構成された行デコーダを含む機器。
【請求項１６】
請求項１記載の機器において、
前記周辺回路は、前記ＮＡＮＤフラッシュメモリコアのワード線、ビット線、およびソース線のうちの少なくともいずれか１つに印加される電圧を生成するように構成されたチャージポンプを含む機器。
【請求項１７】
請求項１記載の機器において、
前記第１の半導体装置は第１のダイであり、前記第２の半導体装置は第２のダイである機器。
【請求項１８】
請求項１７記載の機器において、
前記第１のダイと前記第２のダイは共にパッケージされる機器。
【請求項１９】
請求項１７記載の機器において、
第２のＮＡＮＤフラッシュメモリコアを含む第３のダイをさらに備え、前記周辺回路は、前記ＮＡＮＤフラッシュメモリコアの動作を制御し、かつ前記第２のＮＡＮＤフラッシュメモリコアの動作を制御する制御信号を生成するように構成される機器。
【請求項２０】
請求項１９記載の機器において、
前記周辺回路は、
前記第１のＮＡＮＤフラッシュメモリコアに蓄積される第１のデータを符号化するように構成された第１の誤り訂正符号化（ＥＣＣ）エンジンと、
前記第２のＮＡＮＤフラッシュメモリコアに蓄積される第２のデータを符号化するように構成された第２のＥＣＣエンジンと、
を備える機器。
【請求項２１】
請求項２０記載の機器において、
前記第１のＥＣＣエンジンは、前記第２のＥＣＣエンジンが第２のデータを符号化するときとほぼ同時に第１のデータを符号化するように構成される機器。
【請求項２２】
請求項１９記載の機器において、
前記制御信号は、前記ＮＡＮＤフラッシュメモリコアと前記第２のＮＡＮＤフラッシュメモリコアに、同時プログラミング操作、同時読み出し操作、同時プログラミングおよび読み出し操作、または同時消去操作を遂行させる機器。
【請求項２３】
請求項１記載の機器において、
プロセッサと、ホストインターフェイスと、前記第２の半導体装置に至るインターフェイスとを含むメモリコントローラをさらに備える機器。
【請求項２４】
請求項２３記載の機器において、
前記周辺回路は第１の誤り訂正符号化（ＥＣＣ）操作を遂行するように構成され、前記メモリコントローラは第２のＥＣＣ操作を遂行するように構成され、第１のＥＣＣ操作は第２のＥＣＣ操作とは異なる誤り訂正符号を使用する機器。
【請求項２５】
ＮＡＮＤスマートブリッジを操作する方法であって、
第１の半導体装置にあるＮＡＮＤフラッシュメモリコアに蓄積するために第２の半導体装置でデータを受信するステップと、
前記第２の半導体装置から前記第１の半導体装置にあるＮＡＮＤフラッシュメモリコアへ制御信号を送信するステップと、を含み、
前記第２の半導体装置は、前記ＮＡＮＤフラッシュメモリコアのための周辺回路を備える方法。
【請求項２６】
請求項２５記載の方法において、
データは、前記第２の半導体装置に結合されたメモリコントローラから受信される方法。
【請求項２７】
請求項２５記載の方法において、
前記周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含む方法。
【請求項２８】
請求項２５記載の方法において、
前記第２の半導体装置から前記ＮＡＮＤフラッシュメモリコアへコードワードを送信するステップをさらに含み、
コードワードは受信されるデータに相当し、前記ＮＡＮＤフラッシュメモリコアは制御信号に応じてコードワードを蓄積する方法。
【請求項２９】
ＮＡＮＤスマートブリッジ操作の方法において、
第２の半導体装置から第１の半導体装置にあるＮＡＮＤフラッシュメモリコアへ制御信号を送信するステップと、
前記ＮＡＮＤフラッシュメモリコアから前記第２の半導体装置にて前記ＮＡＮＤフラッシュメモリコアのための前記第２の半導体装置の中にある周辺回路で受信されるコードワード表現を受信するステップと、
を含む方法。
【請求項３０】
請求項２９記載の方法において、
前記周辺回路は誤り訂正符号化（ＥＣＣ）エンジンを含み、前記ＥＣＣエンジンでコードワード表現の復号化操作を開始するステップをさらに含む方法。
【請求項３１】
請求項３０記載の方法において、
前記ＥＣＣエンジンで生成されるデータを前記第２の半導体装置に結合されたメモリコントローラへ送信するステップをさらに含む方法。
【請求項３２】
請求項２９記載の方法において、
前記周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含む方法。
【請求項３３】
機器であって、
メモリコアを含む第１の半導体装置と、
前記メモリコアに連結された周辺回路を含む第２の半導体装置と、を備え、
前記第２の半導体装置は、メモリコントローラの第１の直列化／非直列化通信インターフェイスに結合された第２の直列化／非直列化通信インターフェイスを含む機器。
【請求項３４】
請求項３３記載の機器において、
前記第１の半導体装置は、前記第２の半導体装置に結合される機器。
【請求項３５】
請求項３４記載の機器において、
前記第１の半導体装置は、ワイヤボンドにより前記第２の半導体装置に結合される機器。
【請求項３６】
請求項３３記載の機器において、
前記第１の半導体装置と前記第２の半導体装置は、共通のパッケージの中にある機器。
【請求項３７】
請求項３３記載の機器において、
前記周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含む機器。
【請求項３８】
請求項３３記載の機器において、
前記メモリコアはフラッシュメモリコアであり、前記メモリコントローラはフラッシュメモリコントローラである機器。
【請求項３９】
請求項３８記載の機器において、
前記フラッシュメモリコントローラは、プロセッサと、ホストインターフェイスと、前記第１の直列化／非直列化通信インターフェイスとを備える機器。
【請求項４０】
請求項３３記載の機器において、
前記第２の半導体装置は、誤り訂正符号化（ＥＣＣ）エンジンとマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）とを含む機器。
【請求項４１】
請求項４０記載の機器において、
前記第２の半導体装置は第１の誤り訂正符号化（ＥＣＣ）操作を遂行するように構成され、前記メモリコントローラは第２のＥＣＣ操作を遂行するように構成され、第１のＥＣＣ操作は第２のＥＣＣ操作より高度な誤り訂正能力を有するように構成される機器。
【請求項４２】
請求項３３記載の機器において、
前記第１の半導体装置はＮＡＮＤフラッシュ製造技術により形成された構造体を含み、前記第２の半導体装置は相補型金属酸化膜半導体（ＣＭＯＳ）製造技術により形成された構造体を含む機器。
【請求項４３】
請求項３３記載の機器において、
第２のメモリコアを含む第３の半導体装置をさらに備え、前記周辺回路は、前記第１のメモリコアの動作を制御し、かつ前記第２のメモリコアの動作を制御する制御信号を生成するように構成される機器。
【請求項４４】
請求項４３記載の機器において、
前記第１のメモリ装置は、前記第３のメモリ装置の上に積み重ねられる機器。
【請求項４５】
請求項４３記載の機器において、
前記第２の半導体装置は、前記第２の直列化／非直列化通信インターフェイスにより前記メモリコントローラに結合され、かつ前記メモリコアにさらに結合される機器。
【請求項４６】
請求項３３記載の機器において、
前記第２の半導体装置は、ＮＡＮＤ管理装置である機器。
【請求項４７】
請求項３３記載の機器において、
前記第２の直列化／非直列化通信インターフェイスはデータを直列データシンボル流として前記第１の直列化／非直列化通信インターフェイスへ送信するように構成される機器。
【請求項４８】
請求項４７記載の機器において、
データ信号流内の各データシンボルは、前記第１の直列化／非直列化通信インターフェイスと前記第２の直列化／非直列化通信インターフェイスとの間に結合された１対の通信線に印加される差動信号を備える機器。
【請求項４９】
請求項３３記載の機器において、
前記第２の半導体装置は、前記第１の半導体装置より小さい機器。
【請求項５０】
請求項３３記載の機器において、
前記第２の半導体装置は、相補型金属酸化膜半導体（ＣＭＯＳ）マルチレベル金属相互接続製造技術により形成された構造体を含む機器。
【請求項５１】
方法であって、
第２の半導体装置の直列化／非直列化通信インターフェイスで直列データシンボル流を受信するステップと、
メモリコアに蓄積されるデータを生成するために直列データシンボル流を非直列化するステップと、
前記第２の半導体装置から前記メモリコアへ制御信号を送信するステップと、を含み、
前記第２の半導体装置は、第１の半導体装置にあるメモリコアのための周辺回路を含む方法。
【請求項５２】
請求項５１記載の方法において、
前記直列データシンボル流は、第２の直列化／非直列化通信インターフェイスにより前記第２の半導体装置に結合されたメモリコントローラから受信される方法。
【請求項５３】
請求項５１記載の方法において、
前記周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含む方法。
【請求項５４】
請求項５１記載の方法において、
前記第２の半導体装置から前記メモリコアへコードワードを送信するステップをさらに含み、コードワードは前記メモリコアに蓄積されるデータに相当し、前記メモリコアは制御信号に応じてコードワードを蓄積する方法。
【請求項５５】
方法であって、
第１の半導体装置にあるメモリコアから読み出されるデータを第２の半導体装置で受信するステップと、
前記第２の半導体装置でデータを処理するステップと、
直列化／非直列化通信インターフェイスにより前記第２の半導体装置に結合されたメモリコントローラへ処理されたデータを送信するステップと、を含み、
データは、前記第２の半導体装置にあるメモリコアのための周辺回路で受信される方法。
【請求項５６】
請求項５５記載の方法において、
前記周辺回路は誤り訂正符号化（ＥＣＣ）エンジンを含み、受信されるデータはコードワード表現を含み、前記データを処理するステップは前記ＥＣＣエンジンでコードワード表現の復号化操作を開始することを含む方法。
【請求項５７】
請求項５５記載の方法において、
前記周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含む方法。
【請求項５８】
機器であって、
第１のメモリコアを備える第１のメモリダイと、
第２のメモリコアを備える第２のメモリダイと、
前記第１のメモリダイと前記第２のメモリダイとに結合された周辺ダイと、を備え、
前記周辺ダイは、前記第１のメモリコアに対応する周辺回路と前記第２のメモリコアに対応する周辺回路とを備え、さらにメモリコントローラに応じて、前記第１のメモリコアで第１のメモリ操作を開始し、かつ前記第２のメモリコアで第２のメモリ操作を開始するように構成される機器。
【請求項５９】
請求項５８記載の機器において、
前記周辺ダイは、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成される機器。
【請求項６０】
請求項５８記載の機器において、
前記周辺ダイは前記メモリコントローラからデータを受信するように構成され、第１のメモリ操作はデータの第１の部分を前記第１のメモリコアに蓄積することを含み、第２のメモリ操作はデータの第２の部分を前記第２のメモリコアに蓄積することを含む機器。
【請求項６１】
請求項５８記載の機器において、
前記周辺ダイは蓄積済みデータを取り出す要求を前記メモリコントローラから受信するように構成され、第１のメモリ操作は前記第１のメモリコアから蓄積済みデータの第１の部分を読み出すことを含み、第２のメモリ操作は前記第２のメモリコアから蓄積済みデータの第２の部分を読み出すことを含む機器。
【請求項６２】
請求項５８記載の機器において、
前記周辺ダイは蓄積済みデータを消去する要求を前記メモリコントローラから受信するように構成され、第１のメモリ操作は前記第１のメモリコアから蓄積済みデータの第１の部分を消去することを含み、第２のメモリ操作は前記第２のメモリコアから蓄積済みデータの第２の部分を消去することを含む機器。
【請求項６３】
請求項５８記載の機器において、
第１のメモリ操作は第１のデータの書き込み操作を含み、第２のメモリ操作は第２のデータの読み出し操作を含み、前記周辺ダイは書き込み操作を遂行し、かつそれとほぼ同時に読み出し操作を遂行するように構成される機器。
【請求項６４】
請求項５８記載の機器において、
前記周辺ダイは、
第１の誤り訂正符号化（ＥＣＣ）エンジンと、
第２のＥＣＣエンジンと、
前記第１のＥＣＣエンジンで第１のＥＣＣ操作を遂行し、かつそれとほぼ同時に前記第２のＥＣＣエンジンで第２のＥＣＣ操作を遂行するように構成された制御回路と、
を備える機器。
【請求項６５】
請求項６４記載の機器において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジンで第１のデータを符号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジンで第２のデータを符号化することを含む機器。
【請求項６６】
請求項６５記載の機器において、
第１のデータは前記メモリコントローラから受信されるデータの第１の部分であり、第２のデータは前記メモリコントローラから受信されるデータの第２の部分である機器。
【請求項６７】
請求項６５記載の機器において、
前記周辺ダイは、第１のＥＣＣ操作によって生成される第１のコードワードを前記第１のメモリコアに蓄積し、かつ第２のＥＣＣ操作によって生成される第２のコードワードを前記第２のメモリコアに蓄積するように構成される機器。
【請求項６８】
請求項６４記載の機器において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジンで第１のデータを復号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジンで第２のデータを復号化することを含む機器。
【請求項６９】
請求項６８記載の機器において、
第１のデータは前記メモリコントローラが要求するデータの第１の部分に相当し、第２のデータは前記メモリコントローラが要求するデータの第２の部分に相当する機器。
【請求項７０】
請求項６８記載の機器において、
前記周辺ダイは、前記第１のＥＣＣ操作によって復号化される第１のコードワードの第１の表現を前記第１のメモリコアから取り出し、かつ第２のＥＣＣ操作によって復号化される第２のコードワードの第２の表現を前記第２のメモリコアから取り出すように構成される機器。
【請求項７１】
方法であって、
周辺ダイに結合されたメモリコントローラから前記周辺ダイにて要求を受信するステップと、
前記要求に応じて、
第１のメモリコアを備える第１のメモリダイで第１のメモリ操作を開始するステップと、
第２のメモリコアを備える第２のメモリダイで第２のメモリ操作を開始するステップと、を含み、
前記周辺ダイは、前記第１のメモリコアに対応する周辺回路と前記第２のメモリコアに対応する周辺回路とを備える方法。
【請求項７２】
請求項７１記載の方法において、
前記周辺ダイは、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成される方法。
【請求項７３】
請求項７１記載の方法において、
前記要求はデータを蓄積する要求であり、第１のメモリ操作はデータの第１の部分を前記第１のメモリコアに蓄積することを含み、第２のメモリ操作はデータの第２の部分を前記第２のメモリコアに蓄積することを含む方法。
【請求項７４】
請求項７１記載の方法において、
前記要求は蓄積済みデータを取り出す要求であり、第１のメモリ操作は前記第１のメモリコアから蓄積済みデータの第１の部分を読み出すことを含み、第２のメモリ操作は前記第２のメモリコアから蓄積済みデータの第２の部分を読み出すことを含む方法。
【請求項７５】
請求項７１記載の方法において、
前記要求は蓄積済みデータを消去する要求であり、第１のメモリ操作は前記第１のメモリコアで蓄積済みデータの第１の部分を消去することを含み、第２のメモリ操作は前記第２のメモリコアで蓄積済みデータの第２の部分を消去することを含む方法。
【請求項７６】
請求項７１記載の方法において、
第１のメモリ操作は第１のデータの書き込み操作を含み、第２のメモリ操作は第２のデータの読み出し操作を含み、書き込み操作は読み出し操作を遂行するときとほぼ同時に遂行される方法。
【請求項７７】
請求項７１記載の方法において、
前記周辺ダイは、第１の誤り訂正符号化（ＥＣＣ）エンジンと第２のＥＣＣエンジンとを含み、前記第１のＥＣＣエンジンで第１のＥＣＣ操作を遂行し、かつそれとほぼ同時に前記第２のＥＣＣエンジンで第２のＥＣＣ操作を遂行するステップをさらに含む方法。
【請求項７８】
請求項７７記載の方法において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジンで第１のデータを符号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジンで第２のデータを符号化することを含む方法。
【請求項７９】
請求項７８記載の方法において、
第１のデータは前記メモリコントローラから受信されるデータの第１の部分であり、第２のデータは前記メモリコントローラから受信されるデータの第２の部分である方法。
【請求項８０】
請求項７８記載の方法において、
第１のメモリ操作は第１のＥＣＣ操作によって生成される第１のコードワードを前記第１のメモリコアに蓄積することを含み、第２のメモリ操作は第２のＥＣＣ操作によって生成される第２のコードワードを前記第２のメモリコアに蓄積することを含む方法。
【請求項８１】
請求項７７記載の方法において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジンで第１のデータを復号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジンで第２のデータを復号化することを含む方法。
【請求項８２】
請求項８１記載の方法において、
第１のデータは前記メモリコントローラが要求するデータの第１の部分に相当し、第２のデータは前記メモリコントローラが要求するデータの第２の部分に相当する方法。
【請求項８３】
請求項８１記載の方法において、
第１のメモリ操作は第１のＥＣＣ操作によって復号化される第１のコードワードの第１の表現を前記第１のメモリコアから取り出すことを含み、第２のメモリ操作は第２のＥＣＣ操作によって復号化される第２のコードワードの第２の表現を前記第２のメモリコアから取り出すことを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にデータの蓄積および取り出しに関する。
【背景技術】
【０００２】
（関連出願の相互参照）
本願は、その全体が本願明細書において参照により援用されている、２０１１年６月３０日に出願された米国仮特許出願第６１／５０３，５３１号（特許文献１）および２０１１年７月２６日に出願されたインド特許出願第２１２４／ＭＵＭ／２０１１号（特許文献２）の優先権を各々主張する、２０１１年９月２８日に出願された米国特許出願第１３／２４７，５３２号（特許文献３）、２０１１年９月２８日に出願された米国特許出願第１３／２４７，５９２号（特許文献４）、および２０１１年９月２８日に出願された米国特許出願第１３／２４７，６３５号（特許文献５）の優先権を主張する。
【０００３】
メモリ装置にデータを蓄積する能力は技術の進歩にともない絶えず向上している。例えば、フラッシュメモリは１つ以上のメモリコアを含んでよい半導体装置で不揮発性データ蓄積を可能にする。例示して説明するように、１つ以上のＮＡＮＤフラッシュメモリコアを含むメモリダイは従来、各メモリコアにつき１つ以上のチャージポンプ、状態マシン、行デコーダなどの周辺回路を含む。周辺回路はメモリダイがメモリコントローラからの制御信号に応じてデータを蓄積したり取り出したりすることを可能にする。ただし、普通ならフラッシュデータ蓄積素子に使ってよいメモリダイのスペースが周辺回路によって占有される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／５０３，５３１号
【特許文献２】インド特許出願第２１２４／ＭＵＭ／２０１１号
【特許文献３】米国特許出願第１３／２４７，５３２号
【特許文献４】米国特許出願第１３／２４７，５９２号
【特許文献５】米国特許出願第１３／２４７，６３５号
【発明の概要】
【０００５】
スマートブリッジ装置は、スマートブリッジ装置とは別のダイに位置するメモリコア（例えば、ＮＡＮＤフラッシュメモリコア）のための周辺回路を含む。スマートブリッジ装置ではメモリコア技術（例えば、ＮＡＮＤフラッシュ技術）ではなくＣＭＯＳ技術を用いて周辺回路を実装してよい。スマートブリッジ装置はメモリコントローラとのシリアル通信を可能にするために直列化／非直列化通信インターフェイスを含んでよい。メモリコアの蓄積能力を向上させるために、メモリコアと同じダイに従来実装されてきたデータラッチや状態マシンなどの回路はスマートブリッジ装置で実装されてよい。複数のメモリコアと複数のスマートブリッジ装置を含む実施例でＥＣＣ能力を向上させるために、メモリコントローラで従来実装されてきたＥＣＣエンジンなどの回路もスマートブリッジ装置で実装されてよい。
【０００６】
スマートブリッジ装置は、スマートブリッジ装置とは別のダイに位置する複数のメモリコアのための周辺回路を含んでよい。スマートブリッジ装置はメモリコントローラに応じてメモリコアで同時メモリ操作を遂行してよい。
【図面の簡単な説明】
【０００７】
【図１】メモリコアを含む第１の半導体装置とメモリコアのための周辺回路を含むスマートブリッジ装置とを有するデータ蓄積装置を含むシステムの特定の説明的な一実施形態のブロック図である。
【図２】図１のデータ蓄積装置の特定の一実施形態を示すブロック図である。
【図３】図１のデータ蓄積装置に含めることができるダイ構成の特定の一実施形態の上面図および側面図を示す概略図である。
【図４】図３のダイ構成を含むパッケージの特定の一実施形態を示す概略図である。
【図５】図１のデータ蓄積装置に含めることができるダイ構成の特定の別の実施形態の上面図および側面図を示す概略図である。
【図６】メモリコアダイに結合されかつコントローラダイに結合された周辺ダイを含むシステムのブロック図である。
【図７】複数のホストインターフェイスと１つ以上のメモリコアのための周辺回路とを含むスマートブリッジ装置を各々含むパッケージの２つの実施形態のブロック図である。
【図８】ＮＡＮＤフラッシュメモリコア技術を用いて製造される装置、三次元（３Ｄ）メモリコア技術を用いて製造される装置、およびスマートブリッジＣＭＯＳ技術を用いて製造される装置の実施形態を示す概略図である。
【図９】スマートブリッジ装置で遂行されてよい方法の第１の実施形態のフローチャートである。
【図１０】スマートブリッジ装置で遂行されてよい方法の第２の実施形態のフローチャートである。
【図１１】スマートブリッジ装置で遂行されてよい方法の第３の実施形態のフローチャートである。
【図１２】スマートブリッジ装置で遂行されてよい方法の第４の実施形態のフローチャートである。
【図１３】スマートブリッジ装置で遂行されてよい方法の第５の実施形態のフローチャートである。
【発明を実施するための形態】
【０００８】
図１には機器１００の特定の一実施形態が示されている。機器１００はデータ蓄積装置１０２を含む。データ蓄積装置１０２は第１の半導体装置１０４と第２の半導体装置１０８とを含む。第１の半導体装置１０４はメモリコア１２０（例えば、ＮＡＮＤフラッシュメモリコア）を含み、メモリコア１２０は蓄積素子（例えば、典型的な蓄積素子群１２２）を含む。蓄積素子群１２２の一例はマルチレベルセル（ＭＬＣ）ワード線である。データ蓄積装置１０２はコントローラ１０６をさらに含み、データ蓄積装置１０２は典型的なホスト１３０へ選択的に接続される。
【０００９】
第２の半導体装置１０８は周辺回路１１２を含む。周辺回路１１２は第１の半導体装置１０４のＮＡＮＤフラッシュメモリコア１２０に連結される。また、第２の半導体装置１０８はＮＡＮＤ管理装置機能を遂行するＮＡＮＤスマートブリッジを備えてよい。例えば、周辺回路１１２を含む第２の半導体装置１０８は第１の半導体装置１０４のメモリコア１２０に対して管理機能を遂行してよい。
【００１０】
周辺回路１１２は様々な構成品（例えば、誤り訂正エンジン、マルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）、有限な状態マシンやマイクロプログラムエンジンなどの制御ロジック、メモリコア１２０に連結されたデコーダ（例えば、アドレスの少なくとも一部分を復号化し、かつメモリコア１２０の行を選択するように構成された行デコーダ）など）を含んでよい。また、周辺回路１１２は他の素子（例えば、メモリコア１２０のワード線、ビット線、およびソース線のうちの少なくともいずれか１つに印加される電圧を生成するように構成されたチャージポンプ）を含んでよい。周辺回路１１２の実施例のさらなる詳細を図２に関連して説明する。
【００１１】
特定の一実施形態において、第１の半導体装置１０４は第１のダイであり、第２の半導体装置１０８は第２のダイである。第１のダイと第２のダイは１つのパッケージに共にパッケージされてよい。この場合、第１の半導体装置１０４と第２の半導体装置１０８はデータ蓄積装置１０２の中で１つのパッケージに配置されてよい。
【００１２】
コントローラ１０６は、プロセッサと、ホストインターフェイスと、第２の半導体装置１０８に至るインターフェイスとを含むメモリコントローラであってよい。コントローラ１０６はホスト１３０へユーザデータ１３２を伝達してよい。また、コントローラ１０６は第２の半導体装置１０８へ制御情報１４０を送信し、かつ第２の半導体装置１０８へデータ１４２を送信してよい。つまり、コントローラ１０６はホスト１３０と通信し、かつ第２の半導体装置１０８と通信してよい。
【００１３】
作動中に第２の半導体装置１０８はコントローラ１０６からデータ１４２を受信してよく、データ１４２は第１の半導体装置１０４のメモリコア１２０に蓄積されるよう配置されてよい。第２の半導体装置１０８から第１の半導体装置１０４のメモリコア１２０へ制御信号１５０を送信するには、第２の半導体装置１０８内の周辺回路１１２が使用されてよい。周辺回路１１２は第１の半導体装置１０４へ制御信号１５０を送信してよく、かつ第１の半導体装置１０４のメモリコア１２０へコードワード１５２を送信してよい。
【００１４】
コードワード１５２は受信されたデータ１４２に相当し、受信されたデータ１４２から得られてよい。例えば、周辺回路１１２内の誤り訂正符号化（ＥＣＣ）エンコーダは受信されたデータ１４２を処理してよく、コードワード１５２を生成してよい。周辺回路１１２はコードワード１５２をメモリコア１２０へ送信し、コードワード１５２はメモリコア１２０に蓄積されてよい。第１の半導体装置１０４内のメモリコア１２０は制御信号１５０に応じてコードワード１５２をメモリ１２０に蓄積する。例えば、制御信号１５０は蓄積素子群１２２に対する書き込み操作を指示してよく、コードワード１５２は蓄積素子群１２２に蓄積されてよい。
【００１５】
メモリ読み出し操作のときに第２の半導体装置１０８は第１の半導体装置１０４のメモリコア１２０へ読み出し制御信号１５０を送信してよい。読み出し制御信号１５０を送信した第２の半導体装置１０８はメモリコア１２０からコードワード表現を受信してよい。コードワード表現はメモリコア１２０に対応する周辺回路１１２で受信される。コードワード表現１５２が受信されると、周辺回路１１２内の回路（例えば、ＥＣＣデコーダ）が受信したコードワード表現１５２を処理し、コントローラ１０６へ伝達されるデータを生成してよい。例えば、周辺回路１１２内のＥＣＣデコーダはコードワード表現１５２を受信してよく、コントローラ１０６へ伝達されるデータ１４２を生成してよい。つまり、第１の半導体装置１０４のメモリコア１２０に対して読み出し操作と書き込み操作を遂行するには、第２の半導体装置１０８（例えば、ＮＡＮＤスマートブリッジ）が使用されてよい。また、第２の半導体装置１０８はコントローラ１０６と通信してよく、コントローラ１０６は次に外部ホスト１３０と通信してよい。
【００１６】
第１の半導体装置１０４は第１の種類の工程技術を用いて製造されてよく、第２の半導体装置１０８は第２の種類の工程技術を用いて製造されてよい。例えば、第１の工程技術はＮＡＮＤフラッシュ工程技術であってよく、第２の半導体技術は多金属相互接続ＣＭＯＳ技術であってよい。第１および第２の半導体装置１０４および１０８それぞれに対する異なる工程技術の使用は、メモリコア１２０に関する設計ルールの緩和を可能にする。メモリコア１２０の設計ルール緩和はセルとワード線の間隔が拡大された装置の設計を可能にし、セル間／ワード線間干渉を軽減する。つまり、第１の半導体装置１０４は、メモリコアと同じダイに周辺回路を含むデータ蓄積装置より優れた性能および耐久性を達成するように設計できる。
【００１７】
また、第２の半導体装置１０８を使用することにより、追加のＥＣＣエンコーダおよびデコーダ、またはより高度な誤り訂正能力を有するＥＣＣエンコーダ／デコーダを、第２の半導体装置１０８の周辺回路１１２内に配置できる。つまり、第１の半導体装置１０４の大部分はメモリコア１２０に割り当てることができ、追加的機構および機能を提供する追加回路は第２の半導体装置１０８で実装される。また、周辺回路１１２は処理能力と誤り訂正処理能力を向上させるためにＳＲＡＭなどの追加メモリを含んでよい。ＳＲＡＭは、隣接するワード線に蓄積されたデータを解析すること、異なる読み出し電圧によるワード線の多数読み出しを支援し管理すること、ならびに新規誤り訂正アルゴリズムを実装することに役立てることができる。
【００１８】
第２の半導体装置１０８の第２の製造工程は、特定の回路構成品（例えば、第２の半導体装置１０８に配置される周辺回路１１２内の構成品）により、装置を効果的に製造するものが選ばれてよい。例えば、周辺回路１１２のアナログおよびその他の回路の実施例にはマルチレベル金属相互接続ＣＭＯＳ工程を使用できる。また、標準ＣＭＯＳ工程による周辺回路１１２の実施例は、小さい装置サイズを維持しながら相当量のＳＲＡＭと新機能の追加を可能にする。
【００１９】
図１には１つのコントローラ１０６と１つの第２の半導体装置１０８と１つのメモリコア１２０が示されているが、第２の半導体装置１０８が複数のメモリコア１２０に対応できること、またコントローラ１０６が複数の第２の半導体装置１０８に対応できることは理解されるはずである。また、メモリコア１２０に対応するＥＣＣエンコーダとＥＣＣデコーダに関して周辺回路１１２を説明してきたが、周辺回路１１２が複数のメモリコア（例えば、図１に示す１つのメモリコア１２０以外のコア）に対応するために複数のＥＣＣエンコーダと複数のＥＣＣデコーダを含んでよいことも理解されるはずである。つまり、周辺回路１１２はメモリ装置（例えば、第１の半導体装置１０４）の１つまたは複数のメモリコアに対応するためのＥＣＣ処理能力を含んでよい。
【００２０】
図２には機器１００の特定の一実施形態のさらなる詳細が示されている。図２は図１に示した種々の構成品を示し、そのような共通の構成品は図１と同じ参照番号を有する。例えば、メモリダイ１０４、ＮＡＮＤフラッシュメモリコア１２０、周辺回路１１２、およびコントローラ１０６は図１と同じ参照番号を有する。また、これらの構成品の各々は図１で説明したものと同じ構造および能力を有する。
【００２１】
図２はさらに、第１の半導体装置１０４（図２ではメモリダイ１０４と称する）のＮＡＮＤフラッシュメモリコア１２０の行および列を示している。例えば、メモリダイ１０４内のＮＡＮＤフラッシュメモリコア１２０はワード線２０６とビット線２０４によりアドレスできる蓄積素子を含む。特定のワード線およびビット線に対応する典型的なセル２０２が示されている。メモリダイ１０４はＮＡＮＤスマートブリッジインターフェイス２０８をさらに含む。ＮＡＮＤスマートブリッジインターフェイス２０８は第２の半導体装置１０８（図２ではＮＡＮＤスマートブリッジ装置１０８と称する）のコアインターフェイス２１０に結合される。
【００２２】
ＮＡＮＤスマートブリッジ装置１０８は、周辺回路１１２と、コアインターフェイス２１０と、コントローラインターフェイス２１４とを含む。特定の一実施形態において、コントローラインターフェイス２１４は直列化／非直列化（ＳＥＲＤＥＳ）インターフェイスである。周辺回路１１２は、プロセッサ２１２と、行デコーダ２２０と、チャージポンプ２２２と、状態マシン２２４と、マルチポートＳＲＡＭ  ２２６と、ＥＣＣエンジン２２８と、ＮＡＮＤフラッシュメモリコア１２０の動作を検査するように構成された検査エンジン２３０とを含む。周辺回路１１２には様々な構成品が見られるが、周辺回路１１２がこれより少ない構成品を含んでよいこと、あるいはこれより多くの構成品を含んでよいことは理解されるはずである。例えば、周辺回路１１２は、プロセッサ、ＥＣＣエンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含んでよい。
【００２３】
コントローラ１０６は、メモリインターフェイス２４０と、プロセッサ２４２と、ＥＣＣエンジン２４４と、ホストインターフェイス２４６とを含む。コントローラ１０６のホストインターフェイス２４６はホスト（例えば、図１の典型的なホスト１３０）へ選択的に結合されてよい。特定の一実施形態において、メモリインターフェイス２４０は直列化／非直列化（ＳＥＲＤＥＳ）インターフェイスを使用するシリアルであってよい。メモリインターフェイス２４０はＮＡＮＤスマートブリッジ１０８のコントローラインターフェイス２１４と通信する。例えば、メモリインターフェイス２４０とコントローラインターフェイス２１４は図２に示すように差動信号方式によりデータシンボル流２１６を互いにやり取りしてよい。データ信号流２１６内の各データシンボルは、第１の直列化／非直列化（ＳＥＲＤＥＳ）通信インターフェイス（メモリインターフェイス２４０とコントローラインターフェイス２１４のいずれか一方）と第２の直列化／非直列化（ＳＥＲＤＥＳ）通信インターフェイス（例えば、メモリインターフェイス２４０とコントローラインターフェイス２１４のいずれか他方）との間に結合された１対の通信線に印加される差動信号を備えてよい。一部の実施例では、コアインターフェイス２１０とＮＡＮＤスマートブリッジインターフェイス２０８もまた差動信号プロトコル（例えば、直列化／非直列化（ＳＥＲＤＥＳ）通信インターフェイス（図示せず））により通信する。
【００２４】
特定の一実施形態において、コントローラ１０６はフラッシュメモリコントローラであり、メモリダイ１０４のＮＡＮＤフラッシュメモリコア１２０との関連で使用され、ＮＡＮＤスマートブリッジ１０８経由でＮＡＮＤフラッシュメモリコア１２０と通信する。例えば、コントローラ１０６は既に説明したように直列化／非直列化（ＳＥＲＤＥＳ）インターフェイス２４０を使用してＮＡＮＤスマートブリッジ１０８と通信してよい。ＮＡＮＤスマートブリッジ１０８とコントローラ１０６はいずれもＥＣＣエンジン（例えば、ＥＣＣエンジン２２８とＥＣＣエンジン２４４）を含んでいるが、それぞれの装置（すなわち、ＮＡＮＤスマートブリッジ１０８とコントローラ１０６）のＥＣＣエンジンは類似する種類のＥＣＣエンジンであってよく、あるいは異なる種類のＥＣＣエンジンであってよい（例えば、リード・ソロモン（ＲＳ）エンジン、ボース・チョードリ・オッカンガム（ＢＣＨ）エンジン、連接もしくは畳み込み符号エンジン（例えば、ターボ符号エンジン）、または他種のＥＣＣエンジン）。例えば、ＮＡＮＤスマートブリッジ１０８内のＥＣＣエンジン２２８として改良された誤り訂正能力を有するＥＣＣエンジンが実装されてよく、コントローラ１０６内のＥＣＣエンジン２４４として標準レベルの誤り訂正能力を有するＥＣＣエンジンが実装されてよい。ＥＣＣエンジン２２８内で改良された誤り訂正ＥＣＣ処理を使用することにより、コントローラ１０６は複数のＮＡＮＤスマートブリッジ装置を管理でき、あるいは複数のＮＡＮＤスマートブリッジ装置と連係でき、それぞれのＮＡＮＤスマートブリッジ装置は複数のメモリ装置に対応できる。例えば、改良された誤り訂正ＥＣＣエンジン２２８を使用することによりコントローラ１０６内のＥＣＣエンジン２４４の処理負担を軽減でき、コントローラ１０６は複数の装置に対応できる。
【００２５】
作動中にコントローラ１０６はホスト装置（例えば、図１のホスト１３０）から命令および／またはデータを受信してよい。メモリダイ１０４との相互作用のために、命令および／またはデータはホストインターフェイス２４６で受信されてよい。コントローラ１０６は、例えばＥＣＣエンジン２４４で符号化操作を遂行することにより受信した命令および／またはデータを処理し、かつ処理されたデータをメモリインターフェイス２４０経由でＮＡＮＤスマートブリッジ１０８へ送信するように構成されてよい。
【００２６】
ＮＡＮＤスマートブリッジ１０８はコントローラインターフェイス２１４に結合された差動通信線対経由で受信されるデータシンボル流２１６に応じてよい。ＮＡＮＤスマートブリッジ１０８はコントローラインターフェイス２１４で受信されるデータシンボル流２１６を処理し、周辺回路１１２の１つ以上の構成品に働きかけるように構成されてよい。例えば、ＮＡＮＤスマートブリッジ１０８は、ＮＡＮＤフラッシュメモリコア１２０にデータを蓄積する命令を受信する場合に、受信されたデータの少なくとも一部分をマルチポートＳＲＡＭ  ２２６でキャッシュし、かつＮＡＮＤフラッシュメモリコア１２０に蓄積されるデータをＥＣＣエンジン２２８で符号化し、かつ命令と符号化されたデータをコアインターフェイス２１０経由でメモリダイ１０４へ送信することによりＮＡＮＤフラッシュメモリコア１２０でデータ蓄積操作を開始するように構成されてよい。
【００２７】
また、ＮＡＮＤスマートブリッジ１０８では１つ以上の別の構成品が稼動してよい。例えば、ＮＡＮＤフラッシュメモリコア１２０の特定の行２０６を選択するには行デコーダ２２０が使用されてよい。別の例として、メモリダイ１０４ではなくＮＡＮＤスマートブリッジ１０８でチャージポンプ２２２が作動されてよい。周辺回路１１２が、キャッシュ方針（例えば、最低使用頻度（ＬＲＵ）置換方針）に従って、マルチポートＳＲＡＭ  ２２６にデータを蓄積し、かつマルチポートＳＲＡＭ  ２２６からデータを取り出すように構成される場合は、マルチポートＳＲＡＭ  ２２６がキャッシュメモリとして使用されてよい。周辺回路１１２の動作（例えば、読み出しコマンドまたは書き込みコマンドに応じて遂行される操作の順序の決定）は、状態マシン２２４やマイクロプロセッサ２１２によって、またはこれらの組み合わせによって、制御されてよい。
【００２８】
ＮＡＮＤフラッシュメモリコア１２０は、ＮＡＮＤスマートブリッジ１０８からのデータおよび命令に応じて、データ（例えば、図１のコードワード１５２）を選択されたワード線（例えば、Ｉワード線（ＷＬ（ｉ）））に蓄積してよい。別の例として、ＮＡＮＤフラッシュメモリコア１２０は読み出しコマンドに応じて１つ以上のビット線ＢＬ  ２０４をイネーブルし、メモリセル（例えば、典型的なセル２０２）からＮＡＮＤスマートブリッジ１０８にデータを提供してＥＣＣエンジン２２８で誤り訂正処理を行うために、検知操作を開始してよい。例えば、ＮＡＮＤフラッシュメモリコア１２０に蓄積されるデータは、蓄積に先立ちＥＣＣエンジン２２８にて第１のＥＣＣ符号化操作を使用し符号化されてよい。周辺回路１１２は誤り訂正（ＥＣＣ）エンジン２２８を含み、ＥＣＣエンジン２２８で受信されたコードワード表現の復号化操作を開始するように構成される。周辺回路１１２はさらにＥＣＣエンジン２２８で生成されたデータを、第２の半導体装置（すなわち、ＮＡＮＤスマートブリッジ１０８）に結合されたコントローラ１０６へ送信してよい。例えば、ＮＡＮＤフラッシュメモリコア１２０から読み出されたデータはＥＣＣエンジン２２８を用いて復号化されてよい。ＥＣＣエンジン２２８におけるデータ復号化の後、データはＥＣＣエンジン２２８で部分的に再符号化され、コントローラ１０６へ転送されてよい。別の実施例において、ＮＡＮＤスマートブリッジ１０８における第１のＥＣＣ操作から得られる復号化データは、ＥＣＣエンジン２４４によって復号化できるコードワードであってよい。第２のデータ復号化はＥＣＣエンジン２４４にて第２のＥＣＣ操作として遂行されてよい。第１のＥＣＣ操作は第２のＥＣＣ操作とは異なる誤り訂正符号を使用してよい。
【００２９】
コントローラ１０６とメモリダイ１０４との間にＮＡＮＤスマートブリッジ１０８が位置することにより、普通ならコントローラ１０６またはメモリダイ１０４にて遂行されたものであってよい操作を、ＮＡＮＤスマートブリッジ１０８で遂行することが可能になる。例えば、ＮＡＮＤスマートブリッジ１０８はコントローラ直列化／非直列化（ＳＥＲＤＥＳ）通信インターフェイス２１４で直列データシンボル流２１６を受信してよい。メモリコア１２０に蓄積されるデータを生成するために、コントローラＳＥＲＤＥＳインターフェイス２１４は直列データシンボル流２１６を非直列化してよい。ＮＡＮＤスマートブリッジ１０８は制御信号とコードワードをＮＡＮＤスマートブリッジ１０８からメモリコア１２０へ送信してよい。例えば、制御信号とコードワードはメモリコア１２０に蓄積されるデータに相当してよい。例示すると、コードワードがメモリコントローラで生成される従来のシステムとは対照的に、コントローラインターフェイス２１４経由で受信されるデータはＥＣＣエンジン２２８で符号化され、コードワードが生成されてよい。コードワードはコアインターフェイス２１０経由で送出され、ＮＡＮＤフラッシュメモリコア１２０に蓄積される。直列データシンボル流２１６はメモリコントローラ１０６からコントローラインターフェイス２１４経由で受信されてよい。
【００３０】
別の例として、ＮＡＮＤスマートブリッジ１０８はメモリダイ１０４のメモリコア１２０からデータを受信してよい。このデータはメモリコア１２０に対応する周辺回路１１２で受信されてよい。データはＮＡＮＤスマートブリッジ１０８で処理されてよい。例えば、データは、（データがメモリコントローラで復号化される従来のシステムとは対照的に、）ＥＣＣエンジン２２８で少なくとも部分的には復号化される。処理されたデータは、コントローラインターフェイス２１４によりＮＡＮＤスマートブリッジ１０８に結合されたコントローラ１０６へ送信されてよい。
【００３１】
例えば、受信されるデータはコードワード表現を含んでよく、ＮＡＮＤスマートブリッジ１０８はＥＣＣエンジン２２８でコードワード表現の復号化操作を開始してよい。受信されるデータは、誤り訂正と復号化を可能にするための冗長データを含むコードワードとしてメモリコア１２０に予め蓄積されていたものであってよい。データはコードワード表現として取り出されてよく、コードワード表現は１つ以上の破損ビットを含むことがある。ＥＣＣエンジン２２８の入力でコードワード表現を受信し、復号化操作を遂行するための制御信号を受信したＥＣＣエンジン２２８が復号化操作を開始してよい。ＥＣＣエンジン２２８は復号化データの出力を生成するように構成されるか、あるいはＥＣＣエンジン２２８の誤り訂正能力を超えた場合などに復号化操作の誤り状況を伝える指示を生成するように構成されてよい。ＥＣＣエンジン２２８で生成されたデータはコントローラ１０６へ送信されてよい。コントローラ１０６はさらなるデータ処理（例えば、ＥＣＣエンジン２４４における第２の復号化）を遂行するように構成されてよく、外部ホスト装置（例えば、ホストインターフェイス２４６を通じた図１のホスト１３０）にデータを提供してよい。
【００３２】
また、ＮＡＮＤスマートブリッジ１０８の周辺回路１１２はマルチポートＳＲＡＭ  ２２６で複数のワード線データを同時に処理するように構成されてよい。例えば、プロセッサ２１２または状態マシン２２４は、干渉状態、プログラムディスターブ状態、およびリードディスターブ状態のうちの少なくともいずれか１つを検出するために、ＮＡＮＤフラッシュメモリコア１２０からの複数のワード線データを処理するように構成されてよい。例示すると、１つ以上の検出される状態はＮＡＮＤフラッシュメモリコア１２０の隣接するワード線のセルに蓄積される値に相当してよい。別の例として、異なる読み出し電圧セットにより読み出される単一ワード線に相当する複数のワード線データはＮＡＮＤフラッシュメモリコア１２０からマルチポートＳＲＡＭ  ２２６に読み込まれてよく、周辺回路１１２はマルチポートＳＲＡＭ  ２２６で複数のワード線データの誤り訂正処理を遂行するように構成されてよい。別の例として、周辺回路１１２は、特定のデータパターンを検出するために、マルチポートＳＲＡＭ  ２２６で複数のワード線データを処理するように構成されてよい。別の例として、周辺回路１１２は、ＮＡＮＤフラッシュメモリコア１２０に蓄積されるデータをスクランブルするために、マルチポートＳＲＡＭ  ２２６で複数のワード線データを処理するように構成されてよい。
【００３３】
図３にはマルチダイ構成を有する機器３００の特定の説明的な一実施形態が上面図と側面図で描かれている。機器３００は、第１のメモリコアを含む第１のメモリダイ３０４と、第２のメモリコアを含む第２のメモリダイ３０６と、第３のメモリコアを含む第３のメモリダイ３０８と、第４のメモリコアを含む第４のメモリダイ３１０とを含む。例えば、メモリコアはＮＡＮＤフラッシュメモリコアであってよい。第１のメモリダイ３０４と第２のメモリダイ３０６は第１の周辺ダイ３１２に結合されている（図３にはＮＡＮＤスマートブリッジ（ＮＳＢ）３１２が示されているが、ＮＳＢ  ３１２は周辺ダイの一例であり、他種の周辺ダイを使用することもでき、ここでは周辺ダイ３１２として説明されている）。第３のメモリダイ３０８と第４のメモリダイ３１０は第２の周辺ダイ３１４（例えば、ＮＡＮＤスマートブリッジ）に結合されている。第１の周辺ダイ３１２と第２の周辺ダイ３１４はコントローラダイ３０２に結合されている。コントローラダイ３０２はホスト装置へ至る物理インターフェイス３６０に結合されていてよい。
【００３４】
機器３００の構成品は図１〜２に示す機器１００の構成品に相当してよい。例えば、コントローラダイ３０２はコントローラ１０６に相当してよい。第１の周辺ダイ３１２はＮＡＮＤスマートブリッジ１０８の第１の実例に相当してよく、第２の周辺ダイ３１４はＮＡＮＤスマートブリッジ１０８の第２の実例に相当してよい。それぞれのメモリダイ３０４〜３１０はメモリダイ１０４に相当してよく、フラッシュメモリコアダイであってよい。図に示されているように、第１の周辺ダイ３１２はワイヤボンド３５２により第１のメモリダイ３０４にある第１の典型的なパッドセット３６０に結合されている。第１の周辺ダイ３１２はまた、ワイヤボンド３５２により第２のメモリダイ３０６にある第２の典型的パッドセット３６２に結合されている。第２の周辺ダイ３１４はワイヤボンド３５２により第３のメモリダイ３０８にある第３の典型的なパッドセット３６４に結合されている。第２の周辺ダイ３１４はワイヤボンド３５２により第４のメモリダイ３１０にある第４の典型的なパッドセット３６６に結合されている。第１の周辺ダイ３１２と第２の周辺ダイ３１４はワイヤボンド３５２によりコントローラダイ３０２に各々結合されている。図３のダイ間接続はワイヤボンド３５２として示されているが、１つ以上の他の技法を（例えば、フリップチップバンプ、スルーシリコンビア、１つ以上の他の電気的接続法、または任意のこれらの組み合わせ）を使用し、ダイ３０２〜３１４のうちの２つ以上の間の電気的結合を実現することもできる。
【００３５】
拡大図で示された第１の周辺ダイ３１２は、コントローラインターフェイス３４０と、第１のメモリコアに対応する周辺回路と、第２のメモリコアに対応する周辺回路とを含む。例えば、第１の周辺ダイ３１２はＮＡＮＤスマートブリッジを含んでよく、このＮＡＮＤスマートブリッジは制御ロジック３４２と、第１のＥＣＣエンジン３４４と、第２のＥＣＣエンジン３４６と、第１のコアインターフェイス３４８と、第２のコアインターフェイス３５０とを含む。第１のＥＣＣエンジン３４４は第１のメモリダイ３０４にある第１のメモリコアに対応する第１の周辺回路（例えば、図１〜２の周辺回路１１２）の一部分であってよい。第１のコアインターフェイス３４８は、第１の周辺ダイ３１２が第１のメモリダイ３０４にある第１のメモリコアとの間で制御信号とデータをやり取りすることを可能にするように構成されてよい。第２のＥＣＣエンジン３４６は第２のメモリダイ３０６にある第２のメモリコアに対応する第２の周辺回路の一部分であってよい。第２のコアインターフェイス３５０は、第１の周辺ダイ３１２が第２のメモリダイ３０６にある第２のメモリコアとの間で制御信号とデータをやり取りすることを可能にするように構成されてよい。
【００３６】
第１の周辺ダイ３１２はコントローラダイ３０２にあるメモリコントローラに応じてよい。例えば、第１の周辺ダイ３１２は、コントローラダイ３０２から受信する命令に応じて、第１のメモリコアで第１のメモリ操作を開始し、かつ第２のメモリコアで第２のメモリ操作を開始するように構成されてよい。つまり、第１の周辺ダイ３１２は、命令（例えば、第１のメモリダイ３０４にある第１のメモリコアに第１のデータワードを書き込み、かつ第２のメモリダイ３０６にある第２のメモリコアに第２のデータワードを書き込む書き込み命令）をコントローラダイ３０２から受信するように構成されてよい。第１の周辺ダイ３１２が生成する制御信号は、第１のメモリダイ３０４にある第１のメモリコアと第２のメモリダイ３０６にある第２のメモリコアに、同時プログラミング操作、同時読み出し操作、同時プログラミングおよび読み出し操作、または同時消去操作を遂行させてよい。
【００３７】
第２の周辺ダイ３１４は第１の周辺ダイ３１２と概ね同様に構成されてよい。第２の周辺ダイ３１４はコントローラダイ３０２に応じて、第３のメモリダイ３０８にある第３のメモリコアと第４のメモリダイ３１０にある第４のメモリコアでメモリ操作を遂行してよい。
【００３８】
拡大図で示されたコントローラダイ３０２はメモリコントローラを含み、このメモリコントローラは、第１のＮＡＮＤスマートブリッジインターフェイス（ＮＳＢ  Ｉ／Ｆ）などの第１のポート３２０と、第２のＮＡＮＤスマートブリッジインターフェイス（ＮＳＢ  Ｉ／Ｆ）などの第２のポート３２２と、プロセッサ３２４と、ＥＣＣエンジン３２６と、ホストインターフェイス３２８とを有する。
【００３９】
コントローラダイ３０２と第１の周辺ダイ３１２および第２の周辺ダイ３１４それぞれとの通信は直列化／非直列化通信インターフェイス経由で実現されてよい。例えば、第１の周辺ダイ３１２のコントローラインターフェイス３４０は、コントローラダイ３０２の第１のポート３２０に結合された直列化／非直列化通信インターフェイスであってよい。第１のポート３２０もまた直列化／非直列化（ＳＥＲＤＥＳ）通信インターフェイスであってよい。一部の実施形態では、第１のコアインターフェイス３４８と第２のコアインターフェイス３５０が直列化／非直列化通信インターフェイスを含んでよい。ただし，別の実施形態では、第１の周辺ダイ３１２と第１および第２のメモリダイ３０４、３０６のメモリコアとの通信が直列化／非直列化通信インターフェイス以外の通信インターフェイスを介して行われてよい。
【００４０】
第１の周辺ダイ３１２と第２の周辺ダイ３１４はそれぞれ１つ以上のメモリコアの動作を制御する制御信号を生成するように構成される。例えば、第１の周辺ダイ３１２は、第１のメモリダイ３０４にある第１のメモリコアの動作を制御し、かつ第２のメモリダイ３０６にある第２のメモリコアの動作を制御する制御信号を生成するように構成される。第１の周辺ダイ３１２と第２の周辺ダイ３１４はコントローラダイ３０２に応じてよい。例えば、第１の周辺ダイ３１２はコントローラダイ３０２にあるメモリコントローラに応じて、第１のメモリダイ３０４にある第１のメモリコアで第１のメモリ操作を開始し、第２のメモリダイ３０６にある第２のメモリコアで第２のメモリ操作を開始してよい。第１の周辺ダイ３１２は、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成されてよい。例えば、第１の周辺ダイ３１２は、コントローラダイ３０２にあるメモリコントローラからデータを受信し、データの第１の部分を第１のメモリダイ３０４にある第１のメモリコアに蓄積する第１のメモリ操作を開始し、それと同時にデータの第２の部分を第２のメモリダイ３０６にある第２のメモリコアに蓄積する第２のメモリ操作を開始するように構成されてよい。
【００４１】
別の例として、第１の周辺ダイ３１２は、蓄積済みのデータを取り出す要求をコントローラダイ３０２にあるメモリコントローラから受信するように構成されてよい。第１の周辺ダイ３１２は、第１のメモリダイ３０４にある第１のメモリコアから蓄積済みデータの第１の部分を読み出すことを含む第１のメモリ操作を開始することにより、また第２のメモリダイ３０６にある第２のメモリコアから蓄積済みデータの第２の部分を読み出すことを含む第２のメモリ操作を開始することにより、蓄積済みデータを取り出す要求に応じてよい。第１の周辺ダイ３１２は、蓄積データの第１の部分と蓄積データの第２の部分を処理し、処理された第１および第２の部分を組み合わせてコントローラダイ３０２に提供するように構成されてよい。
【００４２】
別の例として、周辺ダイ３１２は、蓄積済みのデータを消去する要求をコントローラダイ３０２にあるメモリコントローラから受信するように構成されてよい。これに応じて、周辺ダイ３１２は第１のメモリダイ３０４にある第１のメモリコアから蓄積済みデータの第１の部分を消去することを含む第１のメモリ操作を開始してよい。周辺ダイ３１２はまた、第２のメモリダイ３０６にある第２のメモリコアから蓄積済みデータの第２の部分を消去することを含む第２のメモリ操作を開始してよい。第１および第２の消去操作は一期間中に行われてよい。
【００４３】
周辺ダイ３１２はまた、異なるメモリダイで異種操作を同時に遂行するように構成されてよい。一例として、周辺ダイ３１２は、第１のメモリダイ３０４への第１のデータの書き込み操作を含む第１のメモリ操作と、第２のメモリダイ３０６からの第２のデータの読み出し操作を含む第２のメモリ操作とを開始してよい。周辺ダイ３１２は、書き込み操作を遂行し、かつそれとほぼ同時に読み出し操作を遂行するように構成されてよい（つまり、書き込み操作と読み出し操作は一期間中に行われてよい）。
【００４４】
第１の周辺ダイ３１２の制御ロジック３４２は制御回路を含んでよく、この制御回路は、第１のＥＣＣエンジン３４４で第１のＥＣＣ操作を開始し、かつそれとほぼ同時に第２のＥＣＣエンジン３４６で第２のＥＣＣ操作を開始するように構成される。例えば、第１のＥＣＣ操作は第１のＥＣＣエンジン３４４で第１のデータを符号化することを含んでよく、第２のＥＣＣ操作は第２のＥＣＣエンジン３４６で第２のデータを符号化することを含んでよい。例示すると、第１のデータはコントローラダイ３０２にあるメモリコントローラから受信されるデータの第１の部分であってよく、第２のデータはコントローラダイ３０２にあるメモリコントローラから受信されるデータの第２の部分であってよい。受信されたデータの第１の部分と第２の部分は、制御ロジック３４２により第１のＥＣＣエンジン３４４と第２のＥＣＣエンジン３４６へそれぞれ配信されてよい。
【００４５】
制御ロジック３４２は、第１のＥＣＣエンジン３４４で受信されたデータの第１の部分の符号化操作を開始し、かつそれとほぼ同時に第２のＥＣＣエンジン３４６で受信されたデータの第２の部分の符号化操作を開始するように構成されてよい。符号化ＥＣＣ操作の結果、第１および第２のコードワードが生成されてよい。第１の周辺ダイ３１２は第１のＥＣＣ操作によって生成された第１のコードワードを第１のメモリダイ３０４にある第１のメモリコアに蓄積するように構成されてよく、制御ロジック３４２は第１のコアインターフェイス３４８経由による第１のコードワードの転送を制御する。同様に、第１の周辺ダイ３１２は第２のＥＣＣ操作によって生成された第２のコードワードを第２のメモリダイ３０６にある第２のメモリコアに蓄積するように構成されてよく、制御ロジック３４２は第２のコアインターフェイス３５０経由による第２のコードワードの転送を制御する。
【００４６】
第１の周辺ダイ３１２は、第１のＥＣＣエンジン３４４で第１のデータを復号化し、かつそれとほぼ同時に第２のＥＣＣエンジン３４６で第２のデータを復号化するように構成されてよい。例えば、第１の周辺ダイ３１２は第１のデータ（例えば、第１のコードワード表現）を第１のコアインターフェイス３４８経由で取り出すように構成されてよい。第１の周辺ダイ３１２は第２のメモリダイ３０６から第２のデータ（例えば、第２のコードワード表現）を第２のコアインターフェイス３５０経由で受信するように構成されてよい。制御ロジック３４２は、第１および第２のデータを受信し、第１のデータを第１のＥＣＣエンジン３４４の入力へ誘導し、かつ第２のデータを第２のＥＣＣエンジン３４６の入力へ誘導するように構成されてよい。第１のデータと第２のデータはほぼ同時に復号化される。第１のＥＣＣエンジン３４４と第２のＥＣＣエンジン３４６における復号化操作によって出力される復号化データは、制御ロジック３４２によりコントローラインターフェイス３４０経由でコントローラダイ３０２へ配信されてよい。
【００４７】
機器３００の側面図に示されているように、コントローラダイ３０２は第１のメモリダイ３０４の上に積み重ねられている。第１のメモリダイ３０４は第２のメモリダイ３０６の上に積み重ねられている。第２のメモリダイ３０６は第３のメモリダイ３０８の上に積み重ねられ、第３のメモリダイ３０８は第４のメモリダイ３１０の上に積み重ねられている。第２の周辺ダイ３１４はワイヤボンド３５２によりコントローラダイ３０２、第３のメモリダイ３０８、および第４のメモリダイ３１０に結合されている。ワイヤボンディングにより典型的なパッドセット３６０、３６２、３６４、３６６を各周辺ダイ３１２、３１４に接続できるようにするために、それぞれのメモリダイ３０４〜３１０は互いにずらされている。
【００４８】
機器３００の上面図に示されているように、コントローラダイ３０２と、第１の周辺ダイ３１２と、第２の周辺ダイ３１４はそれぞれ、各メモリダイ３０４、３０６、３０８、および３１０より小さい。それぞれの周辺ダイ３１２、３１４は２つのメモリダイに結合された状態で示されているが、別の実施形態において、それぞれの周辺ダイ３１２、３１４を１つのメモリダイあるいは３つ以上のメモリダイに結合してよい。例えば、３つのメモリダイでほぼ同時のメモリアクセスおよび操作を可能にするために、第１の周辺ダイ３１２は第３のＥＣＣエンジンと第３のコアインターフェイスとをさらに含んでよい。メモリダイ３０４、３０６、３０８、および３１０は１つのフラッシュメモリコアを各々有するものとして説明されているが、別の実施形態において、メモリダイ３０４、３０６、３０８、および３１０のうちのいずれか１つ以上は複数のフラッシュメモリコアを含んでよく、あるいは他種のメモリの１つ以上のコア（例えば、三次元（３Ｄ）メモリのコア）を含んでよい。フラッシュメモリと３Ｄメモリの説明例は図８で説明される。
【００４９】
図４は、典型的なパッケージ構成（例えば、システム・イン・パッケージ（ＳｉＰ）構成）による図３の機器３００を示す。コントローラダイ３０２、第１のメモリダイ３０４、第２のメモリダイ３０６、第３のメモリダイ３０８、および第４のメモリダイ３１０は、基板上（例えば、プリント回路板３６２上）に積み重ねられた状態で示されている。周辺ダイ３１４もプリント回路板３６２に結合されている。また、コントローラダイ３０２、第１のメモリダイ３０４、第２のメモリダイ３０６、第３のメモリダイ３０８、および第４のメモリダイ３１０は、ワイヤボンドにより（あるいは第４のメモリダイ３１０の場合は直接電気的結合（例えば、表面実装）により）プリント回路板３６２に電気的に結合された状態で各々示されている。プリント回路板３６２は物理インターフェイス３６０に結合されている。例えば、物理インターフェイス３６０は、ユニバーサルシリアルバス（ＵＳＢ）物理インターフェイス、セキュアデジタル（ＳＤ）インターフェイス、ホスト装置（例えば、図１の典型的ホスト装置１３０）との通信を可能にする１つ以上の他の物理インターフェイスまたは任意のこれらの組み合わせを含んでよい。
【００５０】
パッケージ４００は共通のパッケージ（それぞれのダイ３０２〜３１４を含む単一のパッケージ４００）であり、プリント回路板３６２と物理インターフェイス３６０とをさらに含む。別の実施形態において、ダイ３０２〜３１４は別の構成により単一のパッケージに含まれてよい。例えば、別の実施例において、パッケージ４００はプリント回路板３６２を含まなくてもよい。別の例として、物理インターフェイス３６０は、ダイ３０２〜３１４のいずれか１つ以上にてパッケージ４００の外部から到達可能な電気接点（例えば、パッドまたは導電性バンプ）として、実装されてよい。
【００５１】
図５は、異なる物理的構成により図３の機器３００の構成品を含む機器５００を示す。機器５００は、上面図と側面図で積み重ねられた状態で示されたコントローラダイ３０２と、第１の周辺ダイ３１２と、第２の周辺ダイ３１４と、第１のメモリダイ３０４と、第２のメモリダイ３０６と、第３のメモリダイ３０８と、第４のメモリダイ３１０とを含む。第１の周辺ダイ３１２と第２の周辺ダイ３１４は、第１のメモリダイ３０４の上に積み重ねられた状態で示されている。コントローラダイ３０２と周辺ダイ３１２、３１４との間のワイヤボンドの長さが短縮されているために、第１の周辺ダイ３１２および第２の周辺ダイ３１４とコントローラダイ３０２との通信は図３の構成より高速および／または確実であってよい。
【００５２】
コントローラダイ３０２はホスト装置に至る物理インターフェイス３６０に結合されてよい。図５の機器５００は、単一のパッケージ（例えば、図４の説明的なパッケージ４００）に組み込まれてよい。
【００５３】
図６には別々のダイにメモリコアとメモリコアの周辺回路（例えば、ＮＡＮＤスマートブリッジ装置）とを含むシステム６００の特定の一実施形態が示されている。システム６００は、メモリサブシステム６０２、６０４、６０６および６０８からなる回路網に結合されたルータ装置６２０を含む。それぞれのメモリサブシステム６０２〜６０８（例えば、典型的メモリサブシステム６０４）は、コントローラダイ６１０と、第１のＮＡＮＤスマートブリッジ装置６１２と、第２のＮＡＮＤスマートブリッジ装置６１４と、第１のメモリコアダイ６１６と、第２のメモリコアダイ６１８とを含む。ルータ装置６２０は、システム６００の複数のコントローラダイ間の分散処理またシステム６００の複数のＡＮＤスマートブリッジ装置間の分散処理のために、メッセージ（例えば、制御信号および／またはデータ）を１つ以上のコントローラダイ（例えば、典型的コントローラダイ６１０）へ配信するように構成されてよい。
【００５４】
例えば、コントローラダイ６１０は、ルータ装置６２０から制御情報および／またはデータを受信し、かつコントローラダイ６１０が制御情報および／またはデータの意図された受け手であるか否かを判断するように構成されてよい。コントローラダイ６１０は、受信した制御情報および／またはデータを、１つ以上の他のコントローラダイまたは他のメモリサブシステムへ渡すように構成されてよい。コントローラダイ６１０は、制御情報および／またはデータの意図された受け手であると判断した場合に、メモリコアダイ６１６および６１８のいずれか一方または両方でメモリ操作を開始するために、ＮＡＮＤスマートブリッジ装置６１２、６１４のいずれか一方または両方へ制御命令を送信するように構成されてよい。
【００５５】
例示すると、コントローラダイ６１０は、図３に関して説明したように、受信されたデータワードの第１の部分を第１のＮＡＮＤスマートブリッジ装置６１２へ送信し、かつ受信されたデータワードの第２の部分を第２のＮＡＮＤスマートブリッジ装置６１４へ送信することにより、受信されたデータワードの蓄積操作を開始するように構成されてよい。ＮＡＮＤスマートブリッジ装置６１２、６１４は、データワードの第１の部分とデータワードの第２の部分のＥＣＣ符号化操作を同時に開始するように構成されてよい。ＮＡＮＤスマートブリッジ装置６１２は第１のＥＣＣ符号化操作の符号化結果を第１のメモリコアダイ６１６に蓄積し、それと同時に第２のＮＡＮＤスマートブリッジ装置６１４は第２のＥＣＣ操作の符号化結果を第２のメモリコアダイ６１８に蓄積するように構成されてよい。
【００５６】
コントローラダイ６１０は、自身がメモリ読み出し操作の意図された受け手であると識別し、かつメモリコアダイ６１６、６１８に予め蓄積されているデータワードを回収するように構成されてよい。コントローラダイ６１０は、要求されたデータワードの第１の部分と要求されたデータワードの第２の部分とに相当するデータを、それぞれ第１のメモリコアダイ６１６と第２のメモリコアダイ６１８から読み出すために、ＮＡＮＤスマートブリッジ装置６１２、６１４へ読み出し命令を送信するように構成されてよい。コントローラダイ６１０は、第１のＮＡＮＤスマートブリッジ装置６１２と第２のＮＡＮＤスマートブリッジ装置６１４から復号化された取得された情報を受信し、かつ受信した部分を組み合わせ、かつ図３に関して説明したような第２のＥＣＣ復号化操作を遂行し、かつルータ装置６２０を通じて要求側へ結果を返すように構成されてよい。それぞれのメモリサブシステム６０２、６０６および６０８は典型的サブシステム６０４について説明した通りに作動してよい。
【００５７】
コントローラダイ６１０とＮＡＮＤスマートブリッジ装置６１２、６１４とを含む分散アーキテクチャを用いて複数の並列メモリアクセス操作を可能にすることにより、システム６００はルータ６２０から見て高度なデータ処理能力を実現する。システム６００はまた、メモリサブシステム６０２〜６０８の１つ以上の追加または削除による設計の柔軟性を可能にしてよい。
【００５８】
図７には、スマートブリッジ装置７１２を含むパッケージされた装置７００が第１のメモリコントローラインターフェイス７１８を使用する第１の構成７０２と第２のメモリコントローラインターフェイス７２０を使用する第２の構成７０４で示されている。パッケージされた装置７００はスマートブリッジ装置７１２に結合された１つ以上のメモリコアダイ７１０を含む。スマートブリッジ装置７１２は、コアインターフェイス７１４と、周辺回路７１６と、第１のメモリコントローラインターフェイス７１８と、第２のメモリコントローラインターフェイス７２０とを含む。一例として、１つ以上のメモリダイ７１０の各々は図２のメモリダイ１０４に相当してよく、コアインターフェイス７１４は図２のコアインターフェイス２１０に相当してよく、周辺回路７１６は図２の周辺回路１１２に相当してよい。
【００５９】
１つ以上のメモリダイ７１０とスマートブリッジ装置７１２は、１組の導電性接点またはピンとして示されたコントローラ物理インターフェイス７２２を有するパッケージに収容されている。第１の構成７０２で第１のメモリコントローラインターフェイス７１８はワイヤボンドなどの導電線７２４によりコントローラ物理インターフェイス７２２に結合される。第１のメモリコントローラインターフェイス７１８は、従来のインターフェイスまたは「レガシー」コントローラインターフェイスであってよく、あたかもパッケージされた装置７００が従来のＮＡＮＤフラッシュメモリダイであるかのように、外部メモリコントローラがパッケージされた装置７００と通信することを可能にする。第２の構成７０４で第２のメモリコントローラインターフェイス７２０は導電線７２６によりコントローラ物理インターフェイス７２２に結合された直列化／非直列化インターフェイスである。第２の構成７０４はパッケージされた装置７００が高速シリアルインターフェイス経由でメモリコントローラと通信することを可能にする。
【００６０】
特定のメモリコントローラ装置との通信を可能にするために第１の実施例７０２か第２の実施例７０４が選ばれてよい。図７はメモリコントローラインターフェイス７１８、７２０のいずれか一方のみが導電線７２４または７２６により物理インターフェイス７２２に結合される様子を示しているが、別の実施形態において、パッケージされた装置７００は切り替え機構を含んでよく、この切り替え機構は、パッケージされた装置７００に結合されるメモリコントローラの能力に応じてメモリコントローラインターフェイス７１８、７２０のいずれか一方を物理インターフェイス７２２に動作可能に結合することが可能なように構成できる。
【００６１】
図８には、ＮＡＮＤフラッシュメモリコア８０２の第１のレイアウトの特定の説明的な一実施形態が示されている。３Ｄメモリコア８０４の第２のレイアウトと、相補型金属酸化膜半導体（ＣＭＯＳ）のための複数のメタライゼーション層相互接続を含むスマートブリッジ装置８０６の第３のレイアウトも示されている。ＮＡＮＤフラッシュメモリコア８０２と、３Ｄメモリコア８０４と、スマートブリッジ装置８０６は、説明を簡潔にするために簡略化された形式で示され、必ずしも一定の縮尺で描かれていない。
【００６２】
ＮＡＮＤフラッシュメモリコア８０２は、基板８１０と、第１のソースゲート（ＳＧ）８１２、第２のソースゲート８１４、第１のＮＡＮＤフラッシュメモリセル８１６、および第２のＮＡＮＤフラッシュメモリセル８１８を含む構造体とを含む。ＮＡＮＤフラッシュメモリコア８０２は、第１のメタライゼーション層（Ｍ０）８２０と、第２のメタライゼーション層（Ｍ１）８２２と、第３のメタライゼーション層（Ｍ２）８２４とを有する。構造体８１２〜８１８とメタライゼーション層８２０〜８２４は誘電材料によって分離されている。
【００６３】
ＮＡＮＤフラッシュメモリセル８１６および８１８は、第２のソースゲート８１４により選択的にソース線から分離されるかまたはソース線に結合されるＮＡＮＤフラッシュストリングの典型的なセルである。僅か２つのセル８１６、８１８が示されているにすぎないが、ＮＡＮＤフラッシュストリングはいくつものセル（例えば、６４個のセル）を有してよい。それぞれのセル８１６および８１８はトンネル絶縁体（例えば、トンネル酸化物）８３０により基板８１０から絶縁された導電性フローティングゲート（例えば、ポリシリコンゲート）８３４を含む。フローティングゲート８３４の上には絶縁層８３６が配置され、絶縁層８３６の上にはコントロールゲート（例えば、ポリシリコンゲート）８３８が配置されている。コントロールゲート８３８の上には導電性ワード線（ＷＬ）８４０（例えば、金属線）が配置されている。ソースゲート８１２、８１４はセル８１６、８１８に類似する構造を有する。ＮＡＮＤフラッシュストリングの構造体の間には基板８１０の高濃度にドープされた領域（例えば、典型的なドープされた領域８３２）が配置されている。例えばドープされた領域８３２は高濃度の電子ドナーを有する基板８１０の一部分であってよい（すなわち、ｎ＋領域）。
【００６４】
第１のメタライゼーション層Ｍ０  ８２０はソース線を含み、このソース線は、典型的な相互接続、またはＭ０層８２０と基板８１０のソース領域との間に電気的接続を提供するビアにより、図に示されたＮＡＮＤフラッシュストリングの第１の端にてソースに結合される。第２のメタライゼーション層Ｍ１  ８２２はビット線を含み、このビット線はドレインゲート（図示せず）によりＮＡＮＤフラッシュストリングの第２の端に結合される。第３のメタライゼーション層Ｍ２    ８２４はセルソース線（ＣＥＬＳＲＣ）とｐウェル線（ＣＰＷＥＬＬ）とを含む。
【００６５】
ＮＡＮＤフラッシュメモリコア８０２は、ＮＡＮＤフラッシュメモリコア８０２を含むパッケージの高さ制限などの条件を満たすように設計されてよい。例えば、１パッケージの中で複数のメモリコアダイを積み重ねることによって記憶密度を増加させることができる。各メモリコアダイの厚さはメモリコアに含まれる追加のメタライゼーション層８２０〜８２４ごとに増すために、各ＮＡＮＤフラッシュメモリコアに使用するメタライゼーション層をできる限り減らすことにより、複数ＮＡＮＤフラッシュメモリコアのパッケージでより高い記憶密度を得ることができる。ＮＡＮＤフラッシュメモリコアの製造コストは使用するメタライゼーション層が増えるごとに増加することがある。したがって、使用するメタライゼーション層を減らすことでＮＡＮＤフラッシュメモリコアの製造コストを抑えることができる。
【００６６】
３Ｄメモリコア８０４は、基板８４２と、基板８４２上の絶縁層８４４と、３Ｄメモリの典型的な垂直段で基板８４２の上に積み重ねられたメモリセル８４６、８４７および８４８とを含む。第１のメモリセル８４６は第１の金属層８５０と第２の金属層８５２との間に位置し、第２のメモリセル８４７は第２の金属層８５２と第３の金属層８５４との間に位置し、第３のメモリセル８４８は第３の金属層８５４と第４の金属層８５６との間に位置する。それぞれのセル８４６〜８４８はダイオード型の構造を有し、高濃度の電子ドナーを含む第１の層８５８（ｎ＋層）と、低濃度の電子ドナーを含む第２の層８６０（ｎ−層）と、高濃度のホールドナーを含む第３の層８６２（ｐ＋層）と、絶縁層または導電層として機能するように構成できる制御層８６４とを含む。例えば、第３の金属層８５４と第４の金属層８５６との間に電流を流す電気伝導特性を有するように構成された制御層８６４により、第３のメモリセル８４８に第１のデータ値が蓄積されてよい。第３の金属層８５４と第４の金属層８５６との間で電流の流れを阻止するかまたは大幅に低減する電気絶縁特性を有するように構成された制御層８６４により、第３のメモリセル８４８に第２のデータ値が蓄積されてよい。
【００６７】
３Ｄメモリコア８０４では、それぞれの垂直段でメモリセルの数を増やすことによって蓄積容量を増大させることができる。ただし、各段のセル数を増やすと段の高さが増し、比較的薄い（すなわち、基板８４２からの距離が小さい）構造を使用するロジックに比べて高い（すなわち、基板８４２からの距離が大きい）金属および半導体の積層になる。メモリセル構造と薄いロジック構造（例えば、トランジスタ）の高さの格差のために、単一ダイ上でのロジックと３Ｄメモリセルとの組み合わせは設計上の課題を投げかける可能性がある。
【００６８】
スマートブリッジ装置８０６は誘電体層８７５〜８８１によって分離された複数のメタライゼーション層８８２〜８８８を基板８７０上に含む。ロジック構造は、基板８７０のドープされた領域から成るソース８７４を有するトランジスタとして示されている。ソース８７４と第３のメタライゼーション層（Ｍ３）８８４との間に導電経路を提供するビア８７２が示されている。トランジスタはまた、第２のメタライゼーション層（Ｍ２）８８３に結合されたドレインと、第１のメタライゼーション層（Ｍ１）８８２に結合されたゲートとを含む。
【００６９】
メタライゼーション層の各追加によりロジック構造間で信号を配信する線の数が増えるために、複数のメタライゼーション層８８２〜８８８はＮＡＮＤフラッシュメモリコア８０２に比べて高密度のロジック構造（例えば、トランジスタ）を基板８７０上に形成することを可能にする。例えば、金属線の厚さと隣接する線間の間隔に関する設計基準はビアの配置を制約するばかりでなく、ＮＡＮＤフラッシュメモリコア８０２に形成されるロジック構造の利用可能な信号経路数を制限することがある。ＮＡＮＤフラッシュメモリコア８０２の利用可能なメタライゼーション層８２０〜８２２が僅か３つにすぎないため、信号配信のための相互接続の配置はスマートブリッジ装置８０６より分散されることがある（すなわち、単位面積当たりの相互接続数と信号数が減る）。結果的に、ＮＡＮＤフラッシュメモリコア８０２におけるロジック構造の寸法が、スマートブリッジ装置８０６のものより大きくなることがある。
【００７０】
ＮＡＮＤフラッシュメモリコアに従来配置されていた周辺回路をスマートブリッジ装置８０６で実装することによって様々な利点が得られてよい。例えば、小さい装置は大きい装置より少ない電力を通常使用するため、消費電力を減らすことができる。別の例として、広い面積にまたがる大きい装置には高速動作のための大きいドライバが必要であるため、動作速度の改善、ドライバサイズの縮小およびドライバ消費電力の削減、またはその両方を達成できる。
【００７１】
別の例として、ＮＡＮＤフラッシュメモリコア８０２では実装が困難なことがある多数の信号経路を要する構造（例えば、デュアルポートＳＲＡＭ）でも、スマートブリッジ装置８０６の複数のメタライゼーション層を使用して比較的容易に実装できる。
【００７２】
メモリ操作の処理能力を向上させるために、デュアルポートＳＲＡＭはキャッシュとして使用できる。例えば、デュアルポートＳＲＡＭを使用することにより、スマートブリッジ装置８０６は書き込み操作のときにメモリコントローラから受信したデータをＮＡＮＤフラッシュメモリコア８０２で蓄積する準備が整うまで保持できる。別の例として、ＳＲＡＭはスマートブリッジ装置８０６におけるデータの処理および分析に役立てることができ、例えば説明的で非限定的な例として分析（例えば、干渉、プログラムディスターブ、および／またはリードディスターブ）のための複数のワード線読み出し、誤り訂正を可能にするための異なる読み出し電圧によるワード線の複数の読み出し結果、蓄積されるデータの分析（特定のデータパターン）、蓄積されるデータのスクランブリングを可能にすることなどに役立てることができる。
【００７３】
別の例として、ＮＡＮＤフラッシュメモリコアに従来配置されていた周辺回路をスマートブリッジ装置８０６で実装すればＮＡＮＤフラッシュメモリコア８０２のスペースが空くため、記憶素子を追加することで蓄積容量を増やすことができる。周辺回路をスマートブリッジ装置８０６で実装すれば、蓄積容量がほぼ同等の従来のフラッシュメモリコアに比べてＮＡＮＤフラッシュメモリコア８０２のサイズを縮小することができる。周辺回路をスマートブリッジ装置８０６で実装すれば、従来のＮＡＮＤフラッシュメモリコアに比べてＮＡＮＤフラッシュメモリコア８０２のピッチ（例えば、セルとセルとの間隔）を広げることもできる。従来のＮＡＮＤフラッシュメモリコアに比べてＮＡＮＤフラッシュメモリコア８０２内のセルの間隔を広げることで、ＮＡＮＤフラッシュメモリコア８０２では従来のＮＡＮＤフラッシュメモリコアに比べてクロスカップリング現象、プログラムディスターブ現象、リードディスターブ現象、および／またはデータ誤りを引き起こすことがある他の現象を減らすことができる。従来のＮＡＮＤフラッシュメモリコアに比べてＮＡＮＤフラッシュメモリコア８０２で発生する誤りが少なければ、より簡素なＥＣＣエンジンを使用でき（サイズ、コスト、および／または消費電力を低減）、装置の寿命を延ばすことができ、またはその両方ができる。
【００７４】
スマートブリッジ装置８０６で実装できる周辺回路のもうひとつの例として、ＮＡＮＤフラッシュメモリコア８０２のチャージポンプがある。チャージポンプのサイズは比較的大きいため、従来のＮＡＮＤフラッシュメモリコアではチャージポンプの数が比較的少なく、ビット線とソース線の間に比較的長いＮＡＮＤストリングを使用する（例えば、６４セル／ストリング）。スマートブリッジ装置８０６には従来のＮＡＮＤフラッシュメモリコアで利用できるより多くのチャージポンプを組み込んで、より多くの電荷を提供することができる。結果的に使用するＮＡＮＤストリングは短くなり（例えば、３２セル／ストリング）、少ないチャージポンプを長いＮＡＮＤストリングに結合して使用する従来のＮＡＮＤフラッシュメモリコアに比べて読み出し時間とプログラミング時間は改善されてよい。
【００７５】
ＮＡＮＤフラッシュメモリコア８０２に関して様々な利点を説明してきたが、３Ｄメモリコア８０４の周辺回路をスマートブリッジ装置８０６に移すことで同様の利点を得ることもできる。図１〜２のシステム１００、図３の機器３００、図４のパッケージ４００、図５の機器５００、図６のシステム６００、図７のパッケージされた装置７００、または任意のこれらの組み合わせで、同様の利点を得ることができる。
【００７６】
図９は、説明的で非限定的な例として図１〜２の第２の半導体装置１０８、図３〜５の周辺ダイ３１２もしくは３１４、図６のＮＡＮＤスマートブリッジ装置６１２もしくは６１４、または図７のスマートブリッジ７１２などの装置を操作する方法の特定の一実施形態のフローチャートである。９０２では、第１の半導体装置にあるＮＡＮＤフラッシュメモリコアに蓄積するために第２の半導体装置でデータが受信される。例えば、第１の半導体装置は図１の第１の半導体装置１０４であってよく、第２の半導体装置は図１の第２の半導体装置１０８であってよい。別の例として、第１の半導体装置は図３〜５の第１のメモリダイ３０４または第２のメモリダイ３０６であってよく、第２の半導体装置は図３〜５の第１の周辺ダイ３１２であってよい。別の例として、第１の半導体装置は図３〜５の第３のメモリダイ３０８または第４のメモリダイ３１０であってよく、第２の半導体装置は図３〜５の第２の周辺ダイ３１４であってよい。別の例として、第１の半導体装置は図６の第１のメモリコアダイ６１６であってよく、第２の半導体装置は図６の第１のＮＡＮＤスマートブリッジ装置６１２であってよい。別の例として、第１の半導体装置は図６の第２のメモリコアダイ６１８であってよく、第２の半導体装置は図６の第２のＮＡＮＤスマートブリッジ装置６１４であってよい。別の例として、第１の半導体装置は図７のメモリコアダイ７１０であってよく、第２の半導体装置は図７のスマートブリッジ装置７１２であってよい。データを第２の半導体装置に結合されたメモリコントローラ（例えば、図１のコントローラ１０６）から受信してよい。
【００７７】
第２の半導体装置はＮＡＮＤフラッシュメモリコアのための周辺回路を含む。例えば、周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含んでよい。例示すると、説明的で非限定的な例として、周辺回路は図１もしくは図２に示された周辺回路１１２に相当してよく、図３の第１のＥＣＣエンジン３４４もしくは第２のＥＣＣエンジン３４６を含んでよく、または図７の周辺回路７１６に相当してよい。
【００７８】
９０４では、第２の半導体装置から第１の半導体装置にあるＮＡＮＤフラッシュメモリコアへ制御信号が送信される。例えば、制御信号は図１の制御信号１５０であってよい。制御信号はデータ蓄積操作を開始することをＮＡＮＤフラッシュメモリコアに命令してよい。
【００７９】
９０６では、第２の半導体装置からＮＡＮＤフラッシュメモリコアへコードワードを送信してよい。コードワードは受信されるデータに相当することができる。例えば、コードワードは第２の半導体装置で遂行されるＥＣＣ操作の出力であることができる。ＮＡＮＤフラッシュメモリコアは制御信号に応じてコードワードを蓄積してよい。
【００８０】
図１０は、説明的で非限定的な例として図１〜２の第２の半導体装置１０８、図３〜５の周辺ダイ３１２もしくは３１４、図６のＮＡＮＤスマートブリッジ装置６１２もしくは６１４、または図７のスマートブリッジ７１２などの装置を操作する方法の特定の一実施形態のフローチャートである。１００２では、第２の半導体装置から第１の半導体装置にあるＮＡＮＤフラッシュメモリコアへ制御信号が送信される。例えば、制御信号は図１の制御信号１５０であってよい。別の例として、第１の半導体装置は図３〜５の第１のメモリダイ３０４または第２のメモリダイ３０６であってよく、第２の半導体装置は図３〜５の第１の周辺ダイ３１２であってよい。別の例として、第１の半導体装置は図３〜５の第３のメモリダイ３０８または第４のメモリダイ３１０であってよく、第２の半導体装置は図３〜５の第２の周辺ダイ３１４であってよい。別の例として、第１の半導体装置は図６の第１のメモリコアダイ６１６であってよく、第２の半導体装置は図６の第１のＮＡＮＤスマートブリッジ装置６１２であってよい。別の例として、第１の半導体装置は図６の第２のメモリコアダイ６１８であってよく、第２の半導体装置は図６の第２のＮＡＮＤスマートブリッジ装置６１４であってよい。別の例として、第１の半導体装置は図７のメモリコアダイ７１０であってよく、第２の半導体装置は図７のスマートブリッジ装置７１２であってよい。
【００８１】
方法はまた、１００４でＮＡＮＤフラッシュメモリコアから第２の半導体装置にてコードワード表現を受信することを含む。例えば、コードワード表現は図１のメモリコア１２０から取り出されてよく、１つ以上のビット誤りを含むことがある。
【００８２】
コードワード表現はＮＡＮＤフラッシュメモリコアのための周辺回路で受信される。周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含んでよい。例えば、説明的で非限定的な例として周辺回路は図１もしくは図２に示された周辺回路１１２であってよく、図３の第１のＥＣＣエンジン３４４もしくは第２のＥＣＣエンジン３４６を含んでよく、または図７の周辺回路７１６に相当してよい。
【００８３】
１００６では、ＥＣＣエンジンで生成されたデータが第２の半導体装置に結合されたメモリコントローラへ送信されてよい。例えば、周辺回路は図２の誤り訂正符号化（ＥＣＣ）エンジン２２８を含んでよい。復号化されたデータを取り戻すためにＥＣＣエンジン２２８でコードワード表現の復号化操作が開始されてよく、復号化されたデータは図２のコントローラ１０６へ送信されてよい。別の例として、説明的で非限定的な例としてメモリコントローラは図１のコントローラ１０６であってよく、あるいは図３〜５のコントローラダイ３０２または図６のコントローラダイ６１０で実装されてよい。
【００８４】
図１１は、説明的で非限定的な例として図１〜２の第２の半導体装置１０８、図３〜５の周辺ダイ３１２もしくは３１４、図６のＮＡＮＤスマートブリッジ装置６１２もしくは６１４、または図７のスマートブリッジ７１２などの装置を操作する方法の特定の一実施形態のフローチャートである。１１０２では、第２の半導体装置の直列化／非直列化通信インターフェイスで直列データシンボル流が受信される。第２の半導体装置は第１の半導体装置にあるメモリコアのための周辺回路を含む。周辺回路は、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含んでよい。例えば、第２の半導体装置は図２に示された第２の半導体装置１０８であってよい。別の例として、第１の半導体装置は図３〜５の第１のメモリダイ３０４または第２のメモリダイ３０６であってよく、第２の半導体装置は図３〜５の第１の周辺ダイ３１２であってよい。別の例として、第１の半導体装置は図３〜５の第３のメモリダイ３０８または第４のメモリダイ３１０であってよく、第２の半導体装置は図３〜５の第２の周辺ダイ３１４であってよい。別の例として、第１の半導体装置は図６の第１のメモリコアダイ６１６であってよく、第２の半導体装置は図６の第１のＮＡＮＤスマートブリッジ装置６１２であってよい。別の例として、第１の半導体装置は図６の第２のメモリコアダイ６１８であってよく、第２の半導体装置は図６の第２のＮＡＮＤスマートブリッジ装置６１４であってよい。別の例として、第１の半導体装置は図７のメモリコアダイ７１０であってよく、第２の半導体装置は図７のスマートブリッジ装置７１２であってよい。
【００８５】
１１０４では、メモリコアに蓄積されるデータを生成するために直列データシンボル流が非直列化される。直列データシンボル流は第２の直列化／非直列化通信インターフェイスにより第２の半導体装置に結合されたメモリコントローラから受信されてよい。例えば、直列データシンボル流は図２のデータシンボル流２１６であってよい。
【００８６】
１１０６では、第２の半導体装置からメモリコアへ制御信号が送信される。例えば、制御信号は図１の制御信号１５０であってよい。メモリコアは制御信号に応じてデータ蓄積操作を開始してよい。
【００８７】
１１０８では、第２の半導体装置からメモリコアへコードワードを送信してよい。コードワードはメモリコアに蓄積されるデータに相当してよい。例えば、コードワードは周辺回路内のＥＣＣエンジンで生成されてよい。メモリコアは制御信号に応じてコードワードを蓄積してよい。
【００８８】
図１２は、説明的で非限定的な例として図１〜２の第２の半導体装置１０８、図３〜５の周辺ダイ３１２もしくは３１４、図６のＮＡＮＤスマートブリッジ装置６１２もしくは６１４、または図７のスマートブリッジ７１２で遂行されてよい方法の特定の一実施形態のフローチャートである。この方法は、１２０２で第１の半導体装置にあるメモリコアから読み出されたデータを第２の半導体装置で受信することを含む。データはメモリコアのための周辺回路で受信される。周辺回路は、第２の半導体装置（例えば、図１〜２の周辺回路１１２）であり、プロセッサ、誤り訂正符号化（ＥＣＣ）エンジン、行デコーダ、チャージポンプ、およびマルチポートスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの少なくともいずれか１つを含んでよい。例えば、第１の半導体装置は図１〜２の第１の半導体装置１０４であってよく、第２の半導体装置は図１〜２の第２の半導体装置１０８であってよい。別の例として、第１の半導体装置は図３〜５の第１のメモリダイ３０４または第２のメモリダイ３０６であってよく、第２の半導体装置は図３〜５の第１の周辺ダイ３１２であってよい。別の例として、第１の半導体装置は図３〜５の第３のメモリダイ３０８または第４のメモリダイ３１０であってよく、第２の半導体装置は図３〜５の第２の周辺ダイ３１４であってよい。別の例として、第１の半導体装置は図６の第１のメモリコアダイ６１６であってよく、第２の半導体装置は図６の第１のＮＡＮＤスマートブリッジ装置６１２であってよい。別の例として、第１の半導体装置は図６の第２のメモリコアダイ６１８であってよく、第２の半導体装置は図６の第２のＮＡＮＤスマートブリッジ装置６１４であってよい。別の例として、第１の半導体装置は図７のメモリコアダイ７１０であってよく、第２の半導体装置は図７のスマートブリッジ装置７１２であってよい。
【００８９】
１２０４では、第２の半導体装置でデータが処理される。例えば、受信されるデータはコードワード表現を含む（例えば、受信されるデータは１つ以上のビット誤りを有するコードワードを含んでよい）。周辺回路は、説明的で非限定的な例として誤り訂正符号化（ＥＣＣ）エンジン（例えば、図２のＥＣＣエンジン２２８、図３の第１のＥＣＣエンジン３４４、または図３の第２のＥＣＣエンジン３４６）を含んでよい。第２の半導体装置でデータを処理することは、ＥＣＣエンジンでコードワード表現の復号化操作を開始することを含んでよい。
【００９０】
１２０６では、直列化／非直列化通信インターフェイスにより第２の半導体装置に結合されたメモリコントローラへ処理されたデータが送信される。例えば、処理されたデータはデータシンボル流２１６として図２のコントローラインターフェイス２１４からメモリインターフェイス２４０へ送信されてよい。別の例として、説明的で非限定的な例としてのメモリコントローラは、図１のコントローラ１０６であってよく、あるいは図３〜５のコントローラダイ３０２または図６のコントローラダイ６１０で実装されてよい。
【００９１】
図１３は、説明的で非限定的な例として図１〜２の第２の半導体装置１０８、図３〜５の周辺ダイ３１２もしくは３１４、図６のＮＡＮＤスマートブリッジ装置６１２もしくは６１４、または図７のスマートブリッジ７１２で遂行されてよい方法の特定の一実施形態のフローチャートである。１３０２では周辺ダイで要求が受信される。要求は周辺ダイに結合されたメモリコントローラから受信される。例えば、メモリコントローラはコントローラ１０６であってよく、周辺ダイは図１〜２の第２の半導体装置１０８であってよい。別の例として、コントローラは図３〜５のコントローラダイ３０２で実装されてよく、周辺ダイは図３〜５の第１の周辺ダイ３１２または第２の周辺ダイ３１４であってよい。別の例として、メモリコントローラは図６のコントローラダイ６１０で実装されてよく、周辺ダイは図６の第１のＮＡＮＤスマートブリッジ装置６１２または第２のＮＡＮＤスマートブリッジ装置６１４であってよい。別の例として、周辺ダイは図７のスマートブリッジ装置７１２であってよい。
【００９２】
周辺ダイは第１のメモリコアに対応する周辺回路と、第２のメモリコアに対応する周辺回路とを含む。例えば、周辺ダイは、第１のメモリコアダイ３０４にある第１のメモリコアのための周辺回路と第２のメモリコアダイ３０６にある第２のメモリコアのための周辺回路とを含む、図３の第１の周辺ダイ３１２であってよい。
【００９３】
この方法は、要求に応じて、１３０４で第１のメモリコアを含む第１のメモリダイで第１のメモリ操作を開始することと、１３０６で第２のメモリコアを含む第２のメモリダイで第２のメモリ操作を開始することとを含む。周辺ダイは、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成されてよい。第１のメモリコアと第２のメモリコアは、説明的で非限定的な例として、図１〜２の第１の半導体装置１０４で、図３〜５のメモリコアダイ３０４〜３１０のうちのいずれか１つ以上で、図６のメモリコアダイ６１６、６１８のうちのいずれか１つ以上で、または図７の１つ以上のメモリコアダイ７１０で実装されてよい。
【００９４】
一例として、要求がデータを蓄積する要求ならば、第１のメモリ操作はデータの第１の部分を第１のメモリコアに蓄積することを含んでよく、第２のメモリ操作はデータの第２の部分を第２のメモリコアに蓄積することを含んでよい。別の例として、要求が蓄積済みデータを取り出す要求ならば、第１のメモリ操作は第１のメモリコアから蓄積済みデータの第１の部分を読み出すことを含んでよく、第２のメモリ操作は第２のメモリコアから蓄積済みデータの第２の部分を読み出すことを含んでよい。第３の例として、要求が蓄積済みデータを消去する要求ならば、第１のメモリ操作は第１のメモリコアでデータを消去することを含んでよく、第２のメモリ操作は第２のメモリコアでデータを消去することを含んでよい。
【００９５】
別の例として、第１のメモリ操作と第２のメモリ操作は異種メモリ操作であってよい。例示すると、第１のメモリ操作は第１のデータの書き込み操作を含んでよく、第２のメモリ操作は第２のデータの読み出し操作を含んでよい。書き込み操作は読み出し操作が遂行されるときとほぼ同時に遂行されてよい。
【００９６】
周辺ダイは、第１の誤り訂正符号化（ＥＣＣ）エンジンと第２のＥＣＣエンジン（例えば、図３の第１のＥＣＣエンジン３４４と第２のＥＣＣエンジン３４６）とを含んでよい。第１のＥＣＣ操作は第１のＥＣＣエンジンで遂行されてよく、それとほぼ同時に第２のＥＣＣ操作が第２のＥＣＣエンジンで遂行されてよい。例えば、第１のＥＣＣ操作は第１のＥＣＣエンジンで第１のデータを符号化することを含んでよく、第２のＥＣＣ操作は第２のＥＣＣエンジンで第２のデータを符号化することを含んでよい。第１のデータはメモリコントローラから受信されるデータの第１の部分であってよく、第２のデータはメモリコントローラから受信されるデータの第２の部分であってよい。第１のメモリ操作は第１のＥＣＣ操作によって生成される第１のコードワードを第１のメモリコアに蓄積することを含んでよい。第２のメモリ操作は第２のＥＣＣ操作によって生成される第２のコードワードを第２のメモリコアに蓄積することを含んでよい。
【００９７】
別の例として、第１のＥＣＣ操作は第１のＥＣＣエンジンで第１のデータを復号化することを含んでよく、第２のＥＣＣ操作は第２のＥＣＣエンジンで第２のデータを復号化することを含んでよい。第１のデータはメモリコントローラが要求するデータの第１の部分に相当してよく、第２のデータはメモリコントローラが要求するデータの第２の部分に相当してよい。第１のメモリ操作は第１のＥＣＣ操作によって復号化される第１のコードワードの第１の表現を第１のメモリコアから取り出すことを含んでよい。第２のメモリ操作は第２のＥＣＣ操作によって復号化される第２のコードワードの第２の表現を第２のメモリコアから取り出すことを含んでよい。
【００９８】
図に示された種々の構成品はブロック構成品として描かれ、一般的な用語で説明されているが、これらの構成品は、スマートブリッジ装置１０８がこれらの構成品に関わる特定の機能を遂行することを可能にするように構成された１つ以上のマイクロプロセッサ、状態マシン、または他の回路を含んでよい。例えば、周辺回路１１２は、スマートブリッジ装置１０８が図１のメモリコア１２０でメモリ操作を行うことを可能にする物理的構成品であってよく、例えばハードウェアコントローラ、状態マシン、論理回路、または他の構造であってよい。
【００９９】
スマートブリッジ装置１０８は、１つ以上のメモリコントローラと通信を行い、かつ１つ以上のメモリコアで操作を開始するために、専用のハードウェア（すなわち、回路）を含んでよい。これの代わりにまたはこれに加えて、スマートブリッジ装置１０８はマイクロプロセッサまたはマイクロコントローラを使用して１つ以上のメモリコントローラと通信し、かつ１つ以上のメモリコアで操作を開始してよい。特定の一実施形態において、スマートブリッジ装置１０８は図２のプロセッサ２１２によって実行される命令を含み、この命令はメモリコア１２０に蓄積される。これの代わりにまたはこれに加えて、スマートブリッジ装置１０８に含まれてよいプロセッサによって実行される命令は、メモリコア１２０とは別の独立したメモリ位置（例えば、読み出し専用メモリ（ＲＯＭ））に蓄積されてよい。
【０１００】
特定の一実施形態において、スマートブリッジ装置１０８は、１つ以上の外部装置に選択的に結合されるように構成された可搬型装置で実装されてよい。ただし、別の実施形態において、スマートブリッジ装置１０８は、１つ以上のホスト装置の中（例えば、ホスト可搬型通信装置の筐体の中）に取り付けられてよいし、または組み込まれてよい。例えば、スマートブリッジ装置１０８はパッケージされた機器の中（例えば、無線電話機、個人用携帯情報端末（ＰＤＡ）、ゲーム装置もしくはコンソール、可搬型ナビゲーション装置、または内部不揮発性メモリを使用する他の装置の中）にあってよい。特定の一実施形態において、スマートブリッジ装置１０８は、不揮発性メモリ（例えば、三次元（３Ｄ）メモリ、フラッシュメモリ（例えば、ＮＡＮＤ、ＮＯＲ、マルチレベルセル（ＭＬＣ）、分割ビット線ＮＯＲ（ＤＩＮＯＲ）、ＡＮＤ、高容量結合比（ＨｉＣＲ）、非対称コンタクトレストランジスタ（ＡＣＴ）、または他のフラッシュメモリ）、消去可能でプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、読み出し専用メモリ（ＲＯＭ）、ワンタイムプログラマブルメモリ（ＯＴＰ）、または任意の他種メモリ）に結合されてよい。
【０１０１】
ここに記載された実施形態の説明は種々の実施形態を全般的に理解するためのものである。本願明細書の開示から別の実施形態を導き出し利用することもでき、本願明細書の開示の範囲から逸脱することなく構造的および論理的な代替および変更を行うことはできる。本願明細書の開示は種々実施形態の全ての後続の適応または変形例を対象として含む。したがって、本願明細書の開示と図は制限的ではなく説明的とみなすべきものである。
【０１０２】
前に開示された題材は制限的ではなく説明的とみなすべきものであり、添付の特許請求の範囲は本願明細書の開示の範囲内にある全てのそのような修正、改良、および他の実施形態を対象として含む。したがって、法律で許される最大限の範囲において、本発明の範囲は特許請求の範囲およびその同等物の最も広義な解釈によって決定され、前述した詳細な説明によって制限または限定されない。
【図１】
2014523062.tif 000003
【図２】
2014523062.tif 000004
【図３】
2014523062.tif 000005
【図４】
2014523062.tif 000006
【図５】
2014523062.tif 000007
【図６】
2014523062.tif 000008
【図７】
2014523062.tif 000009
【図８】
2014523062.tif 000010
【図９】
2014523062.tif 000011
【図１０】
2014523062.tif 000012
【図１１】
2014523062.tif 000013
【図１２】
2014523062.tif 000014
【図１３】
2014523062.tif 000015
【手続補正書】
【提出日】平成26年4月30日(2014.4.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
機器であって、
第１のメモリコアを備える第１のメモリダイ（３０４）と、
第２のメモリコアを備える第２のメモリダイ（３０６）と、
前記第１のメモリダイ（３０４）と前記第２のメモリダイ（３０６）とに結合された周辺ダイ（３１４）と、を備え、
前記周辺ダイ（３１４）は、
前記第１のメモリコアに対応する周辺回路（３１２）と前記第２のメモリコアに対応する周辺回路（３１２）と、
第１の誤り訂正符号化（ＥＣＣ）エンジン（３４４）と、
第２のＥＣＣエンジン（３４６）と、
前記第１のＥＣＣエンジン（３４４）で第１のＥＣＣ操作を遂行し、かつそれとほぼ同時に前記第２のＥＣＣエンジン（３４６）で第２のＥＣＣ操作を遂行するように構成された制御回路（３４２）と、を備え、
前記周辺ダイ（３１４）は、さらにメモリコントローラ（３０２）に応じて、前記第１のメモリコアで第１のメモリ操作を開始し、かつ前記第２のメモリコアで第２のメモリ操作を開始するように構成される機器。
【請求項２】
請求項１記載の機器において、
前記周辺ダイ（３１４）は、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成される機器。
【請求項３】
請求項１記載の機器において、
第１のメモリ操作は第１のデータの書き込み操作を含み、第２のメモリ操作は第２のデータの読み出し操作を含み、前記周辺ダイ（３１４）は書き込み操作を遂行し、かつそれとほぼ同時に読み出し操作を遂行するように構成される機器。
【請求項４】
請求項１記載の機器において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジン（３４４）で第１のデータを符号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジン（３４６）で第２のデータを符号化することを含む機器。
【請求項５】
請求項４記載の機器において、
第１のデータは前記メモリコントローラ（３０２）から受信されるデータの第１の部分であり、第２のデータは前記メモリコントローラ（３０２）から受信されるデータの第２の部分である機器。
【請求項６】
請求項４記載の機器において、
前記周辺ダイ（３１４）は、第１のＥＣＣ操作によって生成される第１のコードワードを前記第１のメモリコアに蓄積し、かつ第２のＥＣＣ操作によって生成される第２のコードワードを前記第２のメモリコアに蓄積するように構成される機器。
【請求項７】
請求項１記載の機器において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジン（３４４）で第１のデータを復号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジン（３４６）で第２のデータを復号化することを含む機器。
【請求項８】
請求項７記載の機器において、
前記周辺ダイ（３１４）は、前記第１のＥＣＣ操作によって復号化される第１のコードワードの第１の表現を前記第１のメモリコアから取り出し、かつ第２のＥＣＣ操作によって復号化される第２のコードワードの第２の表現を前記第２のメモリコアから取り出すように構成される機器。
【請求項９】
方法であって、
周辺ダイ（３１４）に結合されたメモリコントローラ（３０２）から前記周辺ダイ（３１４）にて要求を受信するステップと、
前記要求に応じて、
第１のメモリコアを備える第１のメモリダイ（３０４）で第１のメモリ操作を開始するステップと、
第２のメモリコアを備える第２のメモリダイ（３０６）で第２のメモリ操作を開始するステップと、
第１の第１の誤り訂正符号化（ＥＣＣ）エンジン（３４４）で第１のＥＣＣ操作を遂行し、かつそれとほぼ同時に第２のＥＣＣエンジン（３４６）で第２のＥＣＣ操作を遂行するステップと、を含み、
前記周辺ダイ（３１４）は、前記第１のＥＣＣエンジン（３４４）と、前記第２のＥＣＣエンジン（３４６）と、前記第１のメモリコアに対応する周辺回路と、前記第２のメモリコアに対応する周辺回路とを備える方法。
【請求項１０】
請求項９記載の方法において、
前記周辺ダイ（３１４）は、第１のメモリ操作を遂行し、かつそれとほぼ同時に第２のメモリ操作を遂行するように構成される方法。
【請求項１１】
請求項９記載の方法において、
第１のメモリ操作は第１のデータの書き込み操作を含み、第２のメモリ操作は第２のデータの読み出し操作を含み、書き込み操作は読み出し操作を遂行するときとほぼ同時に遂行される方法。
【請求項１２】
請求項９記載の方法において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジン（３４４）で第１のデータを符号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジン（３４６）で第２のデータを符号化することを含む方法。
【請求項１３】
請求項１２記載の方法において、
第１のデータは前記メモリコントローラ（３０２）から受信されるデータの第１の部分であり、第２のデータは前記メモリコントローラ（３０２）から受信されるデータの第２の部分である方法。
【請求項１４】
請求項１２記載の方法において、
第１のメモリ操作は第１のＥＣＣ操作によって生成される第１のコードワードを前記第１のメモリコアに蓄積することを含み、第２のメモリ操作は第２のＥＣＣ操作によって生成される第２のコードワードを前記第２のメモリコアに蓄積することを含む方法。
【請求項１５】
請求項９記載の方法において、
第１のＥＣＣ操作は前記第１のＥＣＣエンジン（３４４）で第１のデータを復号化することを含み、第２のＥＣＣ操作は前記第２のＥＣＣエンジン（３４６）で第２のデータを復号化することを含む方法。
【国際調査報告】
2014523062.tif 000016
2014523062.tif 000017
2014523062.tif 000018