(57)【要約】ディジタル位相同期ループ（ＤＰＬＬ）の時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正するのに関係するシステム及び方法が開示される。ゲーティング窓は同時に電力の効率的方法でＴＤＣを動作させながらＤＰＬＬの適切な動作を保証するために較正される。特に、その技術はＴＤＣゲーティング窓の幅を既定値に設定すること；制御ループが実質的にロックされるまで、ＤＰＬＬを動作させること；ＤＰＬＬの位相誤差デバイスによって生成される位相誤差信号をモニターしながら、ＴＤＣゲーティング窓の幅を所定の量だけ減少させること；位相誤差が所定の閾値に実質的に到達するか、或いは横切るときにＴＤＣゲーティング窓の現在の幅を決定すること；及びＴＤＣゲーティング窓の動作幅の誤差のマージンに組込む所定の量だけＴＤＣゲーティング窓の現在の幅を増加させることを要する。
2011518534.tif 000002
【特許請求の範囲】
【請求項１】
位相同期ループ（ＰＬＬ）の位相誤差デバイスから位相誤差信号を受取り、そして前記位相誤差信号に基づいて時間対ディジタル変換器（ＴＤＣ）のゲーティドクロック信号の幅を動作値に設定するように適応された制御ユニットを含む、装置。
【請求項２】
前記制御ユニットは：
前記ゲーティドクロック信号の前記幅を既定値に設定する；
前記位相誤差デバイスからの前記位相誤差信号をモニターする；
前記ゲーティドクロック信号の前記幅を既定値の下に減少させる；そして
所定の閾値に実質的に到達するか、或いは横切る位相誤差信号に応答して前記ゲーティドクロック信号の前記幅を前記動作値に設定する
ように適応された、請求項１記載の装置。
【請求項３】
前記制御ユニットは、誤差のマージンを前記ゲーティドクロック信号の前記幅の前記動作値に与えるために前記位相誤差信号が前記所定の閾値に実質的に到達するか、または横切る時に前記ゲーティドクロック信号の前記幅を増加させるように適応される、請求項２記載の装置。
【請求項４】
前記制御ユニットは：
第一のゲーティング信号を生成するように適応された第一の発生器；及び
第二のゲーティング信号を生成するように適応された第二の発生器；ここでは前記第一のゲーティング信号の第一端及び前記第二のゲーティング信号の第二端は前記ゲーティドクロック信号の前記幅を制御する
を含む、請求項１記載の装置。
【請求項５】
前記制御ユニットはさらに、前記第一及び第二のゲーティング信号と出力クロック信号とから前記ゲーティドクロック信号を生成するように適応された論理を含む、請求項４記載の装置。
【請求項６】
前記第一の発生器は第一マルチプレクサーの入力に連結されたそれぞれの出力を持つ第一の一連の遅延素子を含み、そして前記第一の一連の遅延素子は第一基準クロックを受取るように適応される、請求項４記載の装置。
【請求項７】
前記第二の発生器は第二マルチプレクサーの入力に連結されたそれぞれの出力を持つ第二の一連の遅延素子を含み、そして前記第二の一連の遅延素子は前記第一の一連の遅延素子の出力に連結される、請求項６記載の装置。
【請求項８】
前記制御ユニットはさらに、前記第一のゲーティング信号として使用される前記第一の一連の遅延素子の一つの遅延素子の出力信号を第一マルチプレクサーに選択させる第一の選択信号を生成するように適応された制御器を含む、請求項７記載の装置。
【請求項９】
前記制御器はさらに、前記第二ゲーティング信号として使用される前記第二の一連の遅延素子の一つの遅延素子の出力を第二マルチプレクサーに選択させる第二の選択信号を生成するように適応される、請求項８記載の装置。
【請求項１０】
前記制御ユニットはさらに、前記制御器に応答して前記第一の選択信号を生成するように適応された第一のプログラム可能カウンターを含み、そして前記制御器に応答して前記第二の選択信号を生成するように適応された第二のプログラム可能カウンターを含む、請求項９記載の装置。
【請求項１１】
前記位相誤差信号に基づいて発振器制御信号を生成するように適応されたフィルター；
前記発振器制御信号に基づいて出力信号を生成するように適応された発振器；ここでは前記ゲーティドクロック信号の位相は前記出力信号の位相に関係する；
前記出力信号の前記位相の粗測定に関係する第一のフィードバック位相信号を生成するように適応された第一累算器；ここでは前記ＴＤＣは前記出力信号の前記位相の微測定に関係する第二のフィードバック位相信号を生成するように適応される；
前記第一及び第二のフィードバック位相信号を結合することによってフィードバック位相信号を生成するように適応された加算デバイス；及び
入力位相信号を生成するように適応された第二累算器；ここでは前記位相誤差信号は前記入力位相信号と前記フィードバック位相信号との間の差分に関係する
をさらに具備する、請求項１記載の装置。
【請求項１２】
時間対ディジタル変換器（ＴＤＣ）のゲーティング窓の幅を較正する方法であって、
位相誤差信号を位相同期ループの位相誤差デバイスから受取ること；及び
前記位相誤差信号に基づいてＴＤＣのゲーティング窓の幅を較正すること
を含む、方法。
【請求項１３】
前記ＴＤＣの前記ゲーティング窓の前記幅を較正することは：
前記ゲーティング窓の前記幅を既定値に設定すること；
実質的にロックされるまで前記位相同期ループを動作させること；
前記ゲーティング窓の前記幅を減少させること；
前記位相誤差信号をモニターすること；及び
実質的に所定の閾値に到達し、或いは横切る前記位相誤差信号に応答してゲーティング窓の前記幅を動作値に設定すること
を含む、請求項１２記載の方法。
【請求項１４】
前記ＴＤＣの前記ゲーティング窓の前記幅を較正することは、誤差のマージンを前記ゲーティング窓の前記幅の動作値に適用するために前記位相誤差信号が所定の閾値に実質的に到達するか、または横切る時に前記ゲーティング窓の前記幅を増加させることをさらに含む、請求項１３記載の方法。
【請求項１５】
第一ゲーティング信号を生成すること；及び
前記第二ゲーティング信号を生成すること；ここでは前記第一のゲーティング信号の第一端及び前記第二のゲーティング信号の第二端は前記ゲーティング窓の幅を制御する
をさらに含む、請求項１２記載の方法。
【請求項１６】
位相誤差信号を位相同期ループ（ＰＬＬ）の位相誤差デバイスから受取るための手段；
前記位相誤差信号に基づいて時間対ディジタル変換器（ＴＤＣ）のゲーティドクロック信号の幅を動作値に設定するための手段
を具備する、装置。
【請求項１７】
前記幅設定手段は；
前記ゲーティドクロック信号の前記幅を既定値に設定するための手段；
前記位相誤差デバイスからの前記位相誤差信号をモニターするための手段；
前記ゲーティドクロック信号の前記幅を前記既定値の下に減少させるための手段；及び
所定の閾値に実質的に到達するか、或いは横切る前記位相誤差信号に応答して前記ゲーティドクロック信号の前記幅を前記動作値に設定するための手段
を具備する、請求項１６記載の装置。
【請求項１８】
前記幅設定手段は、誤差のマージンを前記ゲーティドクロック信号の前記幅の前記動作値に与えるために前記位相誤差信号が前記所定の閾値に実質的に到達するか、または横切る時に前記ゲーティドクロック信号の前記幅を増加させるための手段をさらに具備する、請求項１７記載の装置。
【請求項１９】
前記幅設定手段は：
第一のゲーティング信号を生成するための第一の手段；及び
第二のゲーティング信号を生成するための第二の手段；ここでは前記第一のゲーティング信号の第一端及び前記第二のゲーティング信号の第二端は前記ゲーティドクロック信号の前記幅を制御する
を具備する、請求項１６記載の装置。
【請求項２０】
前記幅設定手段はさらに、前記第一及び第二のゲーティング信号と出力クロック信号とから前記ゲーティドクロック信号を生成するための手段を具備する、請求項１９記載の装置。
【請求項２１】
前記第一の生成手段は：
明白な遅延クロック信号の第一集合を生成するための手段；及び
前記第一ゲーティング信号として前記第一集合のこれらの明白な遅延クロック信号の一つを選択するための手段
を具備する、請求項１９記載の装置。
【請求項２２】
前記第二の生成手段は：
明白な遅延クロック信号の第二集合を生成するための手段；及び
前記第二ゲーティング信号として前記第二集合のこれらの明白な遅延クロック信号の一つを選択するための手段
を具備する、請求項２１記載の装置。
【請求項２３】
前記位相誤差信号に基づいて発振器制御信号を生成するための手段；
前記発振器制御信号に基づいて出力信号を生成するための手段；ここでは前記ゲーティドクロック信号の位相は前記出力信号の位相に関係する；
前記出力信号の前記位相の粗測定に関係する第一のフィードバック位相信号を生成するための手段；ここでは前記ＴＤＣは前記出力信号の前記位相の微測定に関係する第二のフィードバック位相信号を生成するように適応される；
前記第一及び第二のフィードバック位相信号を結合することによってフィードバック位相信号を生成するための手段；及び
入力位相信号を生成するための手段；ここでは前記位相誤差信号は前記入力位相信号と前記フィードバック位相信号との間の差分に関係する
をさらに具備する、請求項１６記載の装置。
【請求項２４】
受信器または送信器；及び
前記受信器または送信器の局部発振源を生成するように適応された局部発振器（ＬＯ）；ここでは前記局部発振器は位相誤差信号を位相同期ループ（ＰＬＬ）の位相誤差デバイスから受取り、そして前記位相誤差信号に基づいて時間対ディジタル変換器（ＴＤＣ）のゲーティドクロック信号の幅を動作値に設定するように適応された制御ユニットを含む
を具備する、通信デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に位相同期ループ（phase locked loops：ＰＬＬ）に関係し、そして特にディジタル位相同期ループ（digital phase locked loop：ＤＰＬＬ）の時間対ディジタル変換器（time-to-digital converter：ＴＤＣ）のパワーオンゲーティング窓（power-on gating window）を較正（calibrate）するためのシステム及び方法に関する。
【背景技術】
【０００２】
通信デバイスは同期的に他の遠隔通信デバイスへ信号を伝送し、そしてそこから信号を受取るための局部発振器（local oscillator：ＬＯ）を一般的に含む。しばしば、これらの信号は定義された周波数チャネルによって送られ、或いは受取られる。特定の周波数チャネルを選択するために、ＬＯの周波数は選択されたチャネルを介して信号を適切に送り、或いは受取るために一般的に変更される。しばしば、位相同期ループ（ＰＬＬ）、例えばディジタルＰＬＬ（ＤＰＬＬ）、がＬＯ周波数の変更を行うために使用される。
【０００３】
一般的なＤＰＬＬは入力累算器（input accumulator）、位相誤差加算デバイス、低域フィルター（low pass filter：ＬＰＦ）（しばしば「ループ・フィルター」と云われる）、ディジタル制御発振器（digital controlled oscillator：ＤＣＯ）、ラッチ回路を含むＤＣＯ累算器、 時間対ディジタル変換器（time-to-digital converter：ＴＤＣ）、フィードバック位相加算デバイス、及びその他のディジタル・デバイスといった、いくつかのデバイスを含む。入力累算器は入力位相信号を生成する。位相誤差加算デバイスは入力位相信号とフィードバック位相信号との間の位相差を表す位相誤差信号を生成する。ループ・フィルターは位相誤差信号を濾過することによってＤＣＯの制御信号を生成する。ＤＣＯはＤＰＬＬがロック（lock）されるとき入力位相信号に関係する位相を持つ出力信号を生成する。ラッチを含むＤＣＯ累算器はＤＣＯの出力信号の位相の粗測定（coarse measurement）を表す信号を生成する。ＴＤＣはＤＣＯの出力信号の位相の微測定（fine measurement）を表す信号を生成する。そして、フィードバック加算デバイスはフィードバック位相信号を生成するために粗位相信号と微位相信号を加算する。
【０００４】
ＴＤＣは一般的に一連の遅延素子（例えば、インバーター）、複数のＤフリップ−フロップ回路、及び復号器（decoder）を含む。ＤＣＯの出力信号からの、またはそこから得られた出力クロックは一連の遅延素子の入力に適用される。遅延素子はそれぞれのＤフリップ−フロップのデータ入力に連結される。基準クロック（reference clock）はＤフリップ−フロップのクロック入力に適用される。Ｄフリップ−フロップのＱ−出力は温度計対二値復号器（thermometer-to-binary decoder）のような復号器の入力に連結される。反転基準クロックは復号器のクロック入力に適用される。そして、復号器の出力は出力クロックと基準クロックとの間の位相差の部分的位相を表す二値出力を生成する。
【０００５】
一般的に、出力の周波数は基準クロックの周波数より相当に高く、例えば、１０倍以上ある。一般に、基準クロックの端（edge）が到達するとき、位相測定が行われる。基準クロックの隣接端の間で、出力クロックはまだ一連の遅延素子に適用されつつある。これによって遅延素子は位相測定が行われていない時間に相当な量の電力を不必要に消費する。従って、ＴＤＣのパワーオンゲーティング（power-on gating）は基準クロックの端周辺の比較的小さな窓のみ出力クロックを一連の遅延素子に適用するために開発されてきた。しかしながら、製造工程、環境温度、及び電力供給電圧における変動により、動作上及び電力消費目的のためのゲーティング窓（gating window）に適したサイズは一般に確かめにくい。
【発明の概要】
【０００６】
ディジタル位相同期ループ（ＤＰＬＬ）の時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓の較正に関係するシステム及び方法が開示される。ゲーティング窓は同時に電力の効率的方法でＴＤＣを動作させながらＤＰＬＬの適切な動作を保証するために較正される。特に、その技術はＴＤＣゲーティング窓の幅を既定値（default value）に設定すること；制御ループが実質的にロックされるまでＤＰＬＬを動作させること；ＤＰＬＬの位相誤差デバイスによって発生する位相誤差信号をモニターしながら、ＴＤＣゲーティング窓の幅を所定の量だけ減少させること；位相誤差が所定の閾値に実質的に達するか、或いは横切る時間にＴＤＣゲーティング窓の現在の幅を決定すること；及びＴＤＣゲーティング窓の動作幅について誤差のマージンに組込むべき所定の量だけＴＤＣゲーティング窓の現在の幅を増加することを要する。
【０００７】
開示の別の形態はディジタルＰＬＬ（ＤＰＬＬ）のような位相同期ループ（ＰＬＬ）の位相誤差デバイスから位相誤差信号を受信するように適応された制御ユニットを含む装置に関係し、そして時間対ディジタル（ＴＤＣ）変換器のゲーティドクロック信号の幅を位相誤差信号に基づいて動作値に設定する。別の形態では、制御ユニットはゲーティドクロック信号の幅を既定値に設定し、位相誤差デバイスからの位相誤差信号をモニターし、そして位相誤差信号が所定の閾値に実質的に達し、或いは横切るまでゲーティドクロック信号の幅を減少させるように適応される。さらに別の形態では、制御ユニットはさらに誤差のマージンをゲーティドクロック信号の幅の動作値に与えるために位相誤差信号が所定の閾値に実質的に達し、或いは横切る時間にゲーティドクロック信号の幅を増加させるように適応される。
【０００８】
開示の別の形態では、制御ユニットは第一のゲーティング信号を生成するように適応された第一発生器、及び第二のゲーティング信号を生成するように適応された第二発生器を含み、そこでは第一及び第二のゲーティング信号はゲーティドクロック信号の幅を制御するそれぞれの端を含む。さらに別の形態では、制御ユニットは第一及び第二のゲーティング信号及び、ＤＰＬＬの出力の位相に関係する位相を持つ出力クロック信号からゲーティドクロック信号を生成するように適応された論理を含む。さらに別の形態では、第一の発生器は第一マルチプレクサーの入力に連結されたそれぞれの出力を持つ第一の一連の遅延素子を含み、そしてそこでは第一の一連の遅延素子は未加工（raw）の基準クロックを受取るように適応される。別の形態では、第二の発生器は第二マルチプレクサーの入力に連結されたそれぞれの出力を持つ第二の一連の遅延素子を含み、そしてそこでは第二の一連の遅延素子は第一の一連の遅延素子の出力に連結される。
【０００９】
別の形態では、制御ユニットはさらに第一のゲーティング信号として第一の一連の遅延素子の出力信号の一つを第一マルチプレクサーに選択させる第一の選択信号を生成するように適応された制御器を含む。同様に、別の形態では、制御器は第二のゲーティング信号として第一の一連の遅延素子の出力信号の一つを第二マルチプレクサーに選択させる第二選択信号を生成するように適応される。さらに別の形態では、制御ユニットはさらに制御器に応答して第一の選択信号を生成するように適応された第一のプログラム可能カウンター、及び制御器に応答して第二の選択信号を生成するように適応された第二のプログラム可能カウンターを含む。
【００１０】
上で論じた装置はディジタル位相同期ループ（ＤＰＬＬ）に使用される。この点に関して、その装置はさらに位相誤差信号に基づいて発振器制御信号を生成するように適応されたフィルター；発振器制御信号に基づいて出力信号を生成するように適応された発振器（そこではゲーティドクロック信号の位相は出力信号の位相に関係する）；出力信号の粗位相測定に関係する第一のフィードバック位相信号を生成するように適応された第一の累算器（そこではＴＤＣは出力信号の微位相測定に関係する第二のフィードバック位相信号を生成する）；第一及び第二のフィードバック位相信号を結合することによって全体のフィードバック位相信号を生成するように適応された加算デバイス；及び入力位相信号を生成するように適応された第二の累算器（そこでは位相誤差デバイスによって生成された位相誤差信号は入力位相信号と全体のフィードバック位相信号との間の差分に関係する）を含む。
【００１１】
本開示の他の形態、利点及び新規の特徴は付随の図と共に考察されるとき、次の開示の詳細な記述から明白になるであろう。
【図面の簡単な説明】
【００１２】
【図１】開示の形態による典型的なディジタル位相同期ループ（ＤＰＬＬ）の図式／ブロック図を例示する。
【図２】開示の別の形態による典型的なＤＰＬＬの典型的なクロック制御ユニットの図式／ブロック図を例示する。
【図３】開示の別の形態による典型的なクロック制御ユニットの中で生成された典型的な信号のタイミング図を例示する。
【図４】開示の別の形態による典型的なＤＰＬＬの典型的な時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正する典型的な方法のフロー・チャートを例示する。
【図５】開示の別の形態による典型的な時間対ディジタル変換器（ＴＤＣ）の図式／ブロック図を例示する。
【図６】開示の別の形態による典型的な時間対ディジタル変換器（ＴＤＣ）の中で生成された典型的な信号のタイミング図を例示する。
【図７】開示の別の形態による典型的な通信デバイスの図式／ブロック図を例示する。
【発明を実施するための形態】
【００１３】
図１は開示の形態による典型的なディジタル位相同期ループ（ＤＰＬＬ）１００の図式／ブロック図を例示する。要するに、ＤＰＬＬは同時に電力の効率的方法でＴＤＣを動作させながらＤＰＬＬの適切な動作を達成するために、時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正するための技術を提供する。特に、その技術はパワーオンゲーティング窓を既定値に設定すること、制御ループが実質的にロックされるまでＤＰＬＬを動作させること、位相誤差加算デバイスからの位相誤差信号をモニターしながらパワーオンゲーティング窓を減少させること、位相誤差が所定の閾値を横切るとき実質的に現在のパワーオン窓を選択すること、及び誤差のマージンを現在のパワーオン窓に適用することを含む。
【００１４】
特に、ＤＰＬＬは入力累算器１０２、第一（位相誤差）加算デバイス１０４、低域（ＬＰＦ）またはループ・フィルター１０６、ディジタル制御発振器（ＤＣＯ）１０８、周波数分割器１１０、クロック制御ユニット１１２、ラッチ１１６を含むＤＣＯ累算器１１４、時間対ディジタル変換器（ＴＤＣ）１１８、及び第二（フィードバック位相）加算デバイス１２０を含む。
【００１５】
入力累算器１０２はＰＬＬ入力及び基準クロックＲＥＦ２を受取り、そして入力位相信号を生成する。本質的に、入力累算器１０２はＰＬＬ入力によって指示された数によって基準クロックＲＥＦ２の期間を計数するカウンターを含む。例えば、ＰＬＬ入力が１０であるならば、カウンターは１０毎（例えば、０、１０、２０、３０、等）に計数する。ＰＬＬ入力はＤＣＯ出力の周波数の基準クロックＲＥＦ２の周波数に対する比率に関係する。例えば、基準クロックの周波数が１００ＭＨｚであり、そしてＰＬＬ入力が１０であるならば、ＤＣＯ出力の周波数は（ループがロックされるとき）約１ＧＨｚである。
【００１６】
第一（位相誤差）加算デバイス１０４は入力累算器１０２から入力位相信号、及び第二（フィードバック位相）加算デバイス１２０からフィードバック位相信号を受取り、そして入力位相信号とフィードバック位相信号との間の位相差に関係する位相誤差信号を生成する。タイミング及び誤差訂正のために、第一加算デバイス１０４は基準クロックＲＥＦ２を受取る。例えば、入力累算器１０２及び第二加算デバイス１２０から位相信号を受取った後、第一加算デバイス１０４は基準クロックＲＥＦ２の位相誤差信号一（１）クロック期間を生成する。ＲＥＦ２クロックの周波数、即ち、クロック期間はプログラムされるので、第一加算デバイス１０４は位相誤差信号を出力するために適切な遅延を設定する目的で基準クロックＲＥＦ２を受取る。
【００１７】
ＬＰＦまたはループ・フィルター１０６はＤＣＯ １０８の周波数制御信号を生成するために第一加算デバイス１０４からの位相誤差信号を濾過する。ループ・フィルター１０６の伝達関数は基準クロックＲＥＦ２の周波数に依存する。従って、ループ・フィルター１０６はまた基準クロックＲＥＦ２の現在の周波数をそれに通知するために基準クロックＲＥＦ２を受取る。ループ・フィルター１０６は基準クロックＲＥＦ２の現在の周波数に従ってその伝達関数を調整するためにこの情報を使用する。
【００１８】
ＤＣＯ １０８はループ・フィルター１０６からの周波数制御信号、及び基準クロックＲＥＦ２を受取り、そして制御ループがロックされるとき入力位相信号との特定の位相関係を持つＰＬＬ出力信号を生成する。随意的に、周波数分割器１１０は処理をさらによく促進するために低減された周波数を持つ出力クロックを生成するためにＤＣＯ １０８の出力信号の周波数を分割するのに用意される。ＤＣＯ累算器１１４は出力クロックの位相（それはＰＬＬ出力信号の位相に関係する）の粗測定を表す信号を生成する。本質的に、ＤＣＯ累算器１１４は出力クロックの期間を増分的に計数するカウンターを含む。ラッチ１１６は基準クロックＲＥＦ２の始動端に応答して粗位相情報を出力する。
【００１９】
下記でさらに詳細に論じられるように、クロック制御ユニット１１２は周波数分割器１１０からの出力クロック、及び未加工の基準クロックＲＥＦ０を受取り、そしてＤＰＬＬの様々な成分の基準クロックＲＥＦ２及びＴＤＣ １１８のゲーティドクロックを生成する。ゲーティドＲＦクロックは基準クロックＲＥＦ２のそれぞれの始動端の両側に時宜的に位置するＲＦクロック信号の一以上の期間を含む。クロック制御ユニット１１２はさらに同時に電力の効率的方法でＴＤＣ １１８を動作させながら、ＤＰＬＬ １００の適切な動作を保証するために出力クロックの幅（パワーオンゲーティング窓）を決定する較正手続きを行う。特に、その技術はパワーオンゲーティング窓を既定値に設定すること、制御ループが実質的にロックされるまでＤＰＬＬ １００を動作させること、第一加算デバイス１０４からの位相誤差信号をモニターしながらパワーオンゲーティング窓を減少させること、位相誤差信号が所定の閾値を横切るとき実質的にパワーオンゲーティング窓を選択すること、及び誤差のマージンを現在のパワーオンゲーティング窓に適用することを含む。
【００２０】
ＴＤＣ １１８は出力クロックの位相（前に論じたように、それはＰＬＬ出力信号の位相と関係する）の微測定を示す信号を生成する。特に、ＴＤＣ １１８はゲーティドクロックを受取る一連の遅延素子を含む。遅延素子の出力はＤフリップ−フロップのデータ入力にそれぞれ連結される。Ｄフリップ−フロップは基準クロックＲＥＦ２によってクロック動作する。Ｄフリップ−フロップのＱ−出力は温度計−対−二値復号器（それはＲＦクロックと基準クロックＲＥＦ２との間の部分的差分を表す信号を生成する）に連結される。ＴＤＣ １１８の電力消費はパワーオンゲーティング窓の幅に関係する。従って、パワーオンゲーティング窓が広いほど、ＴＤＣは多くの電力を消費する。逆に、パワーオンゲーティング窓が狭いほど、ＴＤＣは少ない電力を消費する。さらに、上で論じたように、クロック制御ユニット１１２は電力の効率的方法でＴＤＣ １１８を動作させながら、ＤＰＬＬ １００の適切な動作を保証するようにパワーオンゲーティング窓の幅を較正する。
【００２１】
第二加算デバイス１２０は粗及び微位相信号をラッチ１１６及びＴＤＣ １１８からそれぞれ受取り、そしてＰＬＬ出力信号の位相に関係するフィードバック位相信号を生成する。タイミング及び誤差訂正のために、第二加算デバイス１２０は基準クロックＲＥＦ２を受取る。例えば、ラッチ１１６及びＴＤＣ １１８から位相情報を受取った後、第二加算デバイス１２０は基準クロックＲＥＦ２のフィードバック位相信号一（１）クロック期間を生成する。基準クロックＲＥＦ２の周波数、即ち、クロック期間はプログラム可能であるので、第二加算デバイス１２０は基準クロックＲＥＦ２の現在の周波数をそれに通知するために基準クロックＲＥＦ２を受取る。第二加算デバイス１２０はフィードバック位相信号を出力するため適切な遅延を選択するためにこの情報を使用する。
【００２２】
図２は開示の別の形態によるクロック制御ユニット２００の図式／ブロック図を例示する。クロック制御ユニット２００は前に論じたクロック制御ユニット１１２の詳細な実施の単なる一つの例である。特に、クロック制御ユニット２００はＴＤＣ １１８のゲーティドクロックを生成する回路構成を含む。クロック制御ユニット２００はさらにＤＰＬＬ １００の適切な動作を保証し、同様に電力の効率的方法でＴＤＣ １１８を動作させるためゲーティドクロックの幅を較正するための回路構成を含む。その上、同じ回路構成はまた前に論じたＤＰＬＬ １００の多数の構成要素によって使用される基準クロックＲＥＦ２を造出する。
【００２３】
特に、クロック制御ユニット２００は第一の一連の遅延素子２０２、第一マルチプレクサー（ＭＵＸ）２０４、第二の一連の遅延素子２０６、第二ＭＵＸ ２０８、インバーター２１０、第一及び第二のＡＮＤゲート２１２及び２１４、ＴＤＣゲーティング較正制御器２１６、第一プログラム可能カウンター２１８、及び第二プログラム可能カウンター２２０を含む。第一の一連の遅延素子２０２は未加工の基準クロックＲＥＦ０を受取るように適応された入力を含む。一連の遅延素子２０２の出力は第一ＭＵＸ ２０４の入力にそれぞれ連結される。第二の一連の遅延素子２０６は直接または一以上の遅延素子経由のいずれかにより第一の一連の遅延素子２０２の出力にそれぞれ連結される。一連の遅延素子２０６の出力は第二ＭＵＸ ２０８の入力にそれぞれ連結される。
【００２４】
第一プログラム可能カウンター２１８から受取られた選択信号に応答して、第一ＭＵＸ ２０４は第一ゲーティドクロックＲＥＦ１を生成するために一連の遅延素子２０２の一つの出力からクロック信号の一つを選択する。下記でさらに詳細に論じられるように、第一ゲーティドクロックＲＥＦ１の端（例えば、上昇端）はパワーオンゲーティング窓の始まりを定義する。その上、第二プログラム可能カウンター２２０から受取られた選択信号に応答して、第二ＭＵＸ ２０８は第二ゲーティドクロックＲＥＦ３を生成するために一連の遅延素子２０６の一つの出力からクロック信号の一つを選択する。下記でさらに詳細に論じられるように、第二ゲーティドクロックＲＥＦ３の端（例えば、上昇端）はパワーオンゲーティング窓の終わりを定義する。ＤＰＬＬの基準クロックＲＥＦ２は第一及び第二の一連の遅延素子２０２及び２０６の間の遅延素子によって生成される。基準クロックＲＥＦ２はその始動端が第一ゲーティドクロックＲＥＦ１の端と第二ゲーティドクロックＲＥＦ３の端との間の実質的に中間にあるように選択される。
【００２５】
第一ＭＵＸ ２０４の出力はＡＮＤゲート２１２の入力に連結され、そして第二ＭＵＸ ２０８の出力はインバーター２１０を介してＡＮＤゲート２１２の他の入力に連結される。ＡＮＤゲート２１２はパワーオンゲーティング窓の幅を定義するイネーブル信号をその出力において造出する。例えば、イネーブル（ＥＮＡＢＬＥ）信号はパワーオンゲーティング窓の始まりを定義する上昇端、及びパワーオンゲーティング窓の終わりを定義する下降端を含む。ＡＮＤゲート２１２の出力はＡＮＤゲート２１４の入力に連結される。ＡＮＤゲート２１４の他の入力は分割器１１０から、或いは分割器が使用されなければ直接ＤＣＯ １０８から出力クロックを受取るように適応される。本質的に、イネーブル信号はゲーティドクロックがＡＮＤゲート２１４の出力で生成されるように出力クロックをゲートする。
【００２６】
図３は開示の別の形態による典型的なクロック制御ユニット２００の中で生成される典型的な信号のタイミング図を例示する。例示した一番上の信号は第一ゲーティドクロックＲＥＦ１、例示した中間の信号はＤＰＬＬの基準クロックＲＥＦ２、そして例示した一番下の信号は第二ゲーティドクロックＲＥＦ３である。図が示すように、第一ＭＵＸ ２０４によって実施された選択に基づいて、第一ゲーティドクロックＲＥＦ１のタイミングはパワーオンゲーティング窓の開始を定義するために選択的に遅延される。この例では、パワーオンゲーティング信号の開始は第一ゲーティドクロックＲＥＦ１の上昇端によって設定される。同様に、第二ＭＵＸ ２０８によって施された選択に基づいて、第二ゲーティドクロックＲＥＦ３のタイミングはパワーオンゲーティング窓の終わりを定義するために選択的に遅延される。この例では、パワーオンゲーティング信号の終わりは第二ゲーティドクロックＲＥＦ３の上昇端よって設定される。
【００２７】
また、図で示したように、基準クロックＲＥＦ２の始動端（例えば、上昇端）は第一ゲーティドクロックＲＥＦ１の端と第二ゲーティドクロックＲＥＦ３の端との間の中間に実質的にあるように構成される。その上、図で示したように、第一ゲーティドクロックＲＥＦ１が最小に遅延され、そして第二ゲーティドクロックＲＥＦ３が最大に遅延されるとき、最大のゲーティングが発生する。同様に、第一ゲーティドクロックＲＥＦ１が最大に遅延され、そして第二ゲーティドクロックＲＥＦ３が最小に遅延されるとき、最小のゲーティングが発生する。
【００２８】
図４は開示の別の形態による典型的なＤＰＬＬの典型的な時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正する典型的方法４００のフロー・チャートを例示する。ＴＤＣ １１８のパワーオンゲーティング窓の幅は方法４００につきＴＤＣゲーティング制御器２１６によって較正される。方法４００に従って、制御器２１６はパワーオンゲーティング窓を既定値に設定する（ブロック４０２）。例えば、制御器２１６はゲーティング窓をゲーティドクロックＲＥＦ１及びＲＥＦ３によって提供された最も広いゲーティング窓に設定する。これは第一ＭＵＸ ２０４に一連の遅延素子２０２の最初の遅延素子（最も左の遅延素子）の出力を選択するように指示する選択信号を第一プログラム可能カウンター２１８に生成させる制御信号を送り、そして第二ＭＵＸ ２０８に一連の遅延素子２０６の最後の遅延素子（最も右の遅延素子）の出力を選択するように指示する選択信号を第二プログラム可能カウンター２２０に生成させる制御信号を送る制御器２１６によって達成される。
【００２９】
そして制御ループが実質的にロックされるまで、ＤＰＬＬ １００は作動される（ブロック４０４）。そこで、制御器２１６によってパワーオンゲーティング窓の幅は所定の量だけ減少する（ブロック４０６）。これは第一ＭＵＸ ２０４に一連の遅延素子２０２の次の遅延素子（例えば、二番目）の出力を選択するように指示する選択信号を第一プログラム可能カウンター２１８に生成させる制御信号を送り、そして第二ＭＵＸ ２０８に一連の遅延素子２０６の前の遅延素子（例えば、最後から二番目）の出力を選択するように指示する選択信号を第二プログラム可能カウンター２２０に生成させる制御信号を送る制御器２１６によって達成される。
【００３０】
制御器２１６はそこで第一加算デバイス１０４によって生成された位相誤差信号をモニターする（ブロック４０８）。制御器２１６はそこで位相誤差を所定の閾値と比較する（ブロック４１０）。位相誤差が所定の閾値より低い（例えば、横切った）ことを制御器２１６が判定するならば、制御器はブロック４０６、４０８、及び４１０を繰返す。一方、位相誤差が所定の閾値より大きいことを制御器２１６が判定するならば、制御器２１６はＴＤＣゲーティング窓の現在の幅を決定する（ブロック４１２）。そこで、制御器２１６は所定の誤差のマージンを適用するためにＴＤＣゲーティング窓の現在の幅を増加させる（ブロック４１４）。このように、ＴＤＣゲーティング窓はＤＰＬＬの適切な動作を保証するのに十分に広く、そして 電力の効率的方法でＴＤＣを動作させるのに十分に狭い。この例では、クロック制御ユニット２００はそれ自身の較正制御器２１６を含んでいたが、制御器２１６は検査設備においてパワーオンゲーティング窓を較正するための検査装置の一部のように、ＤＰＬＬ １００の外部に置かれることを理解すべきであろう。
【００３１】
図５は開示の別の形態による典型的な時間対ディジタル変換器（ＴＤＣ）５００の図式／ブロック図を例示する。ＴＤＣ ５００は前に論じたＴＤＣ １１８の一つの典型的な詳細な実施である。要するに、ＴＤＣ ５００はゲーティドクロックの位相を基準クロックＲＥＦ２の位相に対して比較し、そして多数ビットの分解能を持つ検出位相差分を提供する。
【００３２】
ＴＤＣ ５００はＮ遅延素子５０２−１〜５０２−Ｎ、 Ｄフリップ−フロップ５０４−１〜５０４−Ｎ、インバーター５０６、及び温度計対二値復号器５０８を含む。遅延素子５０２−１〜５０２−Ｎはゲーティドクロックを受取る遅延素子５０２−１と、直列に連結される。各遅延素子は所望の遅延分解能を取得するためにインバーター及び／または他の形式の論理素子と共に実装される。遅延素子５０２−１〜５０２−Ｎはおおよそ一出力クロック・サイクルの全体遅延を行う。例えば、出力クロック周波数が２ＧＨｚであるならば、出力クロックの一期間は５００ピコ秒（ｐｓ）であり、そして各遅延素子はおおよそ５００／Ｎ ｐｓの遅延を行う。
【００３３】
Ｄフリップ−フロップ５０４−１〜５０４−Ｎは遅延素子５０２−１〜５０２−Ｎに連結されたそれらのＤ入力をそれぞれ持ち、そして基準クロックＲＥＦ２を受取るそれらのクロック入力を持つ。各Ｄフリップ−フロップは関連する遅延素子の入力を標本化し（sample）、そして標本化出力を変換器５０８に提供する。高論理のＤフリップ−フロップの数対低論理のＤフリップ−フロップの数はゲーティドクロックと基準クロックＲＥＦ２との間の位相差分を表す。この位相差分は１／Ｎ出力クロック・サイクルの分解能を持つ。インバーター５０６は基準クロックＲＥＦ２を受取り、そして復号器５０８へ反転基準クロックＲＥＦ２を提供する。復号器５０８はＤフリップ−フロップ５０４−１〜５０４−ＮからＮ出力を受取り、反転基準クロックＲＥＦ２の端によって始動されたときこれらのＮ出力を二元値に変換し、そしてＴＤＣ出力としてその二元値を提供する。
【００３４】
図６は開示の別の形態による典型的な時間対ディジタル変換器（ＴＤＣ）の中で生成された典型的な信号のタイミング図を例示する。出力クロック及びイネーブル信号は参考までに図の一番上に示される。ゲーティドクロックはイネーブル信号の下に示される。遅延素子５０２−１〜５０２−ＮからのＮ遅延信号Ｄ１〜ＤＮはそれぞれゲーティドクロックの下に示される。Ｄ１〜ＤＮ 信号は基準クロックＲＥＦ２の前縁によってラッチされ、それはイネーブル信号によって定義されたパワーオンゲーティング窓の間に発生する。Ｄフリップ−フロップ５０４−１〜５０４−ＮからのＮラッチ信号ｄ１〜ｄＮはそれぞれ復号器５０８に提供される。
【００３５】
図６に示したように、発振器１０８の位相情報は時間の短期間にただ必要とされるので、ＴＤＣ ５００の機能性は出力クロックをオン／オフにゲートすることによって影響を受けない。ゲーティドクロック及びＤ１〜ＤＮ 信号は基準クロックＲＥＦ２の前縁の周辺の時間の継続期間について有効である。一般に、ゲーティドクロックは前に論じた較正手続きに応じて、基準クロックＲＥＦ２の前縁の前のいくつもの数の出力クロック・サイクル及び前縁の後のいくつもの数の出力クロック・サイクルについて有効である。しかしながら、電力消費を低減させるためにゲーティドクロックにおいてクロック・サイクルの数を最小にすることが望ましい。イネーブル信号は単に一または二の出力クロック・サイクルを通すように生成される。一つの設計では、イネーブル信号は較正手続きによって指示された、基準クロックＲＥＦ２の前縁の前のおおよそ一出力クロック・サイクル及び前縁の後のおおよそ一出力クロック・サイクルを通過させる。ＴＤＣ ５００を動的に制御し、そして必要な時だけＴＤＣを有効にすることによって、電力の大部分（例えば、９０％）がＴＤＣ ５００について節約される。
【００３６】
図７は開示の別の形態による送受信器のような、典型的な通信デバイス７００のブロック図を例示する。要するに、送受信器７００は前に論じたＤＰＬＬの一つの典型的な応用として機能する。特に、送受信器７００は電力消費目的のためにＴＤＣゲーティングを行うＤＰＬＬを含む。ＤＰＬＬはさらにＤＰＬＬの適切な動作を保証し、そして同時に前に論じた電力の効率的方法でＴＤＣを動作させるためにパワーオンゲーティング窓の幅を較正することができるデバイス、例えば前に論じたクロック制御ユニット、を含む。
【００３７】
特に、送受信器７００はアンテナ７０２、送信／受信（ＴＸ／ＲＸ）分離デバイス７０４、受信器７０６、前に論じたＤＰＬＬを含む局部発信器（local oscillator：ＬＯ）７０８、及び送信器７１２を含む。アンテナ７０２は無線メディアを介して一以上の遠隔通信デバイスから無線周波数（ＲＦ）信号を受信し、そして無線メディアを介して一以上の遠隔通信デバイスへＲＦ信号を伝送する機能を果たす。ＴＸ／ＲＸ分離デバイス７０４は受信信号を受信器７０６に転送し、そして受信器７０６の入力を伝送信号から実質的に分離しながら伝送信号をアンテナ７０２へ転送する機能を果たす。受信器７０６は受信ＲＦ信号を中間周波数（ＩＦ）またはベースバンド信号に低位変換する機能を果たす。送信器７１２はＩＦまたはベースバンド信号をＲＦ信号に高位変換する機能を果たす。上で論じたＤＰＬＬを含む局部発振器（ＬＯ）７０８は受信器７０６に受信局部発振源ＬＯＲを提供し、従ってそれはその低位変換機能を実行する。同様に、局部発振器（ＬＯ）７０８は送信器７１２に送信局部発振源ＬＯＴを提供し、従ってそれはその高位変換機能を実行する。送受信器７００はＤＰＬＬの一つの応用を例示するために使用されるが、ＤＰＬＬは受信器、送信器、クロック及びデータ再生回路、等といった、他のアプリケーションに使用されることを理解すべきであろう。
【００３８】
一以上の典型的な実施例において、述べた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せにおいて実施される。ソフトウェアにおいて実施されたならば、その機能はコンピューター可読メディア上に命令またはコードとして記憶され、或いは伝送される。コンピューター可読メディアは一つの場所から別の場所へのコンピューター・プログラム転送を容易にする任意のメディアを含むコンピューター記憶メディア及び通信メディアの両方を含む。記憶メディアは多目的または特定目的コンピューターによってアクセスされる任意の利用可能メディアである。例として、そして制限ではなく、そのようなコンピューター可読メディアはＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶、磁気ディスク記憶または他の磁気記憶デバイス、或いは命令またはデータ構造の形式で所望のプログラム・コード手段を運び、または記憶し、そして多目的または特定目的コンピューター、或いは多目的または特定目的プロセッサーによってアクセスされる任意の他のメディアを含む。また、任意の接続もまさしくコンピューター可読メディアと称される。例えば、ソフトウェアが同軸ケーブル、光ファイバー・ケーブル、撚り対線、ディジタル加入回線（digital subscriber line：ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバー、または他の遠隔源から伝送されるならば、同軸ケーブル、光ファイバー・ケーブル、撚り対線、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術はメディアの定義に含まれる。ここに使用されるディスク（disk）及びディスク（disc）はコンパクト・ディスク（ＣＤ）、レーザー・ディスク（登録商標）、光ディスク、ディジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）・ディスク、及びブルーレイ・ディスクを含み、ここでディスクは通常は磁気によってデータを再生し、さらにディスク（discs）はレーザーによって光学的にデータを再生する。上記の組合せもまたコンピューター可読メディアの範囲内に含まれるべきである。
【００３９】
発明は様々な形態に関連して述べられてきたが、その発明はさらなる修正が可能であることが理解されるであろう。この出願は一般にその発明の原理に従い、そしてその発明に関係する技術の中で既知及び慣例の実践の中に起こる現在の開示からのそのような出発を含む発明の任意の変形、使用、または適応に及ぶことを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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