(57)【要約】入力信号がゼロ値サンプルでなければ、直列に接続された複数のセルのうちの１つにその入力信号が書き込まれることが許容される。各セルは入力信号を受け取り、その入力信号に複数の重み係数のうちの１つを乗算する。入力信号がゼロ値サンプルであれば、その入力信号がそれらのセルのいずれに書き込まれることも阻止される。フィルタリング演算の結果は最後のセルから出力される。【選択図】図７
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【特許請求の範囲】
【請求項１】
直列に接続された複数のセルであって、該複数のセルの各々が入力信号を受け取り該入力信号に複数の重み係数のうちの１つを乗算し、最後のセルがフィルタリング演算の結果を出力する該複数のセルと、
前記入力信号がゼロ値サンプルであるか否かを判定し、該入力信号が該ゼロ値サンプルでなければ該入力信号が前記複数のセルのうちの１つに書き込まれることを許容し、該入力信号が該ゼロ値サンプルであれば該入力信号が前記複数のセルのいずれに書き込まれることも阻止する制御部と
を備えるフィルタ装置。
【請求項２】
前記複数のセルの数は、前記複数の重み係数の数と同じ数の入力信号に含まれる非ゼロサンプルの平均数にいくらかのマージンを加えた数と同じである、請求項１記載のフィルタ装置。
【請求項３】
最初のセルは、入力信号に重み係数を乗算し、乗算結果を演算結果として後続セルに出力し、該最初のセルと前記最後のセルの間のセルの各々は、入力信号に重み係数を乗算し、先行セルから出力される演算結果に乗算結果を加算し、加算結果を演算結果として後続セルに出力し、該最後のセルは、入力信号に重み係数を乗算し、先行セルから出力される演算結果に乗算結果を加算し、加算結果を前記フィルタリング演算の結果として出力する、請求項１記載のフィルタ装置。
【請求項４】
前記複数の重み係数を格納し、前記複数のセルの各々からアドレス信号を受け取ると該複数の重み係数のうちの１つを該複数のセルの各々に出力する係数メモリをさらに備える、請求項１記載のフィルタ装置。
【請求項５】
前記複数のセルの各々は、前記入力信号のデータを格納するデータメモリと、前記複数の重み係数が格納されている前記係数メモリの複数のアドレスを生成し、該複数のアドレスを該係数メモリに順番に出力するカウンタと、該複数の重み係数を該係数メモリから順番に受け取り、該入力信号に該複数の重み係数を乗算し、複数の乗算結果を順番に出力する乗算器とを備える、請求項４記載のフィルタ装置。
【請求項６】
前記データメモリは、前記入力信号のデータをロードし、前記カウンタは、前記制御部から制御信号を受け取るとカウント動作を開始して前記複数のアドレスを生成する、請求項５記載のフィルタ装置。
【請求項７】
前記複数のセルの各々は、前記カウント動作の間ビジー信号を前記制御部に出力し、該制御部は、該複数のセルのうちの１つからの該ビジー信号がアサートされていないときに該入力信号が該複数のセルのうちの１つに書き込まれることを許容する、請求項６記載のフィルタ装置。
【請求項８】
前記複数のセルの各々は、前記カウンタがオーバーフローしたときに前記ビジー信号をアサートする、請求項７記載のフィルタ装置。
【請求項９】
入力信号の振幅をクリップし、クリッピング信号とクリップされた信号を出力するリミッタと、
前記クリッピング信号に対するフィルタリング動作を行い、ろ過された信号を出力するフィルタ装置と、
前記ろ過された信号と前記クリップされた信号を加算し、加算信号を出力する加算器と、
前記加算信号を増幅し、増幅された信号を出力する増幅器とを備える送信機であって、
前記フィルタ装置は、
直列に接続された複数のセルであって、該複数のセルの各々が前記クリッピング信号を受け取り該クリッピング信号に複数の重み係数のうちの１つを乗算し、最後のセルが前記フィルタリング演算の結果を出力する該複数のセルと、
前記クリッピング信号がゼロ値サンプルであるか否かを判定し、該クリッピング信号が該ゼロ値サンプルでなければ該クリッピング信号が前記複数のセルのうちの１つに書き込まれることを許容し、該クリッピング信号が該ゼロ値サンプルであれば該クリッピング信号が前記複数のセルのいずれに書き込まれることも阻止する制御部とを含む、送信機。
【請求項１０】
入力信号がゼロ値サンプルであるか否かを判定し、
前記入力信号が前記ゼロ値サンプルでなければ、各々が該入力信号を受け取り該入力信号に複数の重み係数のうちの１つを乗算する直列に接続された複数のセルのうちの１つに該入力信号が書き込まれることを許容し、
前記入力信号が前記ゼロ値サンプルであれば、該入力信号が前記複数のセルのいずれに書き込まれることも阻止し、
最後のセルからフィルタリング演算の結果を出力する
フィルタリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号と複数の係数との乗算演算と、得られた複数の乗算結果の加算演算を行うフィルタ装置に関する。
【背景技術】
【０００２】
図１は、直交周波数分割多重（ＯＦＤＭ）通信システムにおける従来の送信機の構成例を示している。この送信機は、シリアル／パラレル（Ｓ／Ｐ）変換器１０１、サイズＭの逆高速フーリエ変換（ＩＦＦＴ）プロセッサ１０２、パラレル／シリアル（Ｐ／Ｓ）変換器１０３、リミッタ１０４、ローパスフィルタ（ＬＰＦ）１０５及び１０７、デジタル／アナログ変換器（ＤＡＣ）１０６、無線周波数（ＲＦ）アップコンバータ１０８、及びＡ級又はＡＢ級で動作する高出力増幅器（ＨＰＡ）１０９を備える。
【０００３】
Ｓ／Ｐ変換器１０１は、送信すべきデータを表す入力ビットストリーム１１１をパラレル信号に変換する。ＩＦＦＴプロセッサ１０２は補間器として動作し、パラレル信号に対してオーバーサンプリング係数Ｋを用いてＭ×ＫのＩＦＦＴを行う。Ｐ／Ｓ変換器１０３は、ＩＦＦＴプロセッサ１０２からの出力信号を信号Ｓ（ｔ）に変換する。
【０００４】
信号Ｓ（ｔ）の振幅は、リミッタ１０４によりレベルＡでクリップされる。このようなクリッピングは、ＯＦＤＭ信号のピーク対平均電力比（ＰＡＰＲ）を低減するために、つまり、高振幅ピークを除去するために実装される。しかしながら、帯域外放射の増大を回避するためには、付加的なＬＰＦ１０５が必要になる。リミッタ１０４からの出力信号は、帯域外電力抑圧のためにＬＰＦ１０５を通過し、ろ過された信号はＤＡＣ１０６とリミッタ１０４に出力される。
【０００５】
ＤＡＣ１０６は、ＬＰＦ１０５からの出力信号Ｓ* （ｔ）をアナログ信号に変換する。出力されたアナログ信号はＬＰＦ１０７を通過し、ＲＦアップコンバータ１０８によりアップコンバートされる。ＨＰＡ１０９は、得られたＲＦ信号を増幅してアンテナ（不図示）に出力する。
【０００６】
フィルタタスクは、Ｎ個の係数及び再帰型フィルタを用いる有限インパルス応答（ＦＩＲ）に基づく。ＦＩＲの直接的な実現方法は、次式のような畳み込み加算である（非特許文献１を参照）。
【０００７】
【数１】
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【０００８】
式（１）において、ｙ（ｎ）はＦＩＲ出力信号であり、ｘ（ｎ）はＦＩＲ入力信号であり、ｈ（ｎ）はＦＩＲの単位サンプルであり、ＮはＦＩＲの長さ（フィルタのタップ数）である。図１に示す構成の場合、Ｓ* （ｔ）＝ｙ（ｎ）と想定される。
【０００９】
式（１）に基づくＦＩＲデジタルフィルタの構造は、図２に示すようになる。このＦＩＲフィルタは、遅延器２０１−１乃至２０１−（Ｎ−１）、乗算器２０２−０乃至２０２−（Ｎ−１）、及び加算器２０３−１乃至２０３−（Ｎ−１）を備える。図２から見て取れるように、ＮタップのＦＩＲの乗算演算の数はＮに等しい。
【００１０】
例えば、多数のサブキャリアを用いるＯＦＤＭ通信システムにおいて、強力な帯域外電力抑圧（典型的には−５０乃至−７５ｄＢ）を得るためには、ＬＰＦが非常に長いパルス応答を持っていなければならない。このため、ろ過中に膨大な数の乗算が必要であり、ＦＩＲの重み係数の総数が多くなる。後述するシミュレーション結果によれば、少なくとも５１２タップのＦＩＲであれば、必要な帯域外電力抑圧を提供することができる。
【００１１】
Application Specific Integrated Circuit （ＡＳＩＣ）又はField Programmable Gate Array （ＦＰＧＡ）による実装では、８ビット乗算器は加算器の約８倍複雑である。このため、デジタルフィルタ装置における複雑度低減のための第１の目標は、乗算器の数を削減することである。
【００１２】
先願である特願２００６−３２４７３６号において、図１に示されるＬＰＦ１０５を採用したクリッピング・フィルタリングアプローチは、ＬＰＦ１０５をハイパスフィルタ（ＨＰＦ）３０２に置き換えることで、図３のように表されることが示された。図１に示される構成要素と同じ符号の図３に示される構成要素の動作は、その要素の動作と同様である。
【００１３】
リミッタ３０１は、信号Ｓ（ｔ）の振幅をクリップして、クリッピング信号Ｃｌｉｐ（ｔ）とクリップされた信号Ｓ* （ｔ）（＝Ｓ（ｔ）−Ｃｌｉｐ（ｔ））を出力する。ＨＰＦ３０２は、図２に示されるように構成され、コントローラ３０３により制御されて、クリッピング信号Ｃｌｉｐ（ｔ）のハイパスフィルタリングを行う。コントローラ３０３は、ＨＰＦ３０２からクリッピング信号Ｃｌｉｐ（ｔ）を受け取り、クリッピング信号Ｃｌｉｐ（ｔ）に含まれるゼロ値サンプルに対する乗算演算をＨＰＦ３０２にスキップさせる。加算器３０４は、ろ過された信号とクリップされた信号Ｓ* （ｔ）を加算し、生成される信号をＤＡＣ１０６とリミッタ３０１に出力する。
【００１４】
ＨＰＦ３０２から出力されるクリッピング信号Ｃｌｉｐ（ｔ）の帯域外成分の位相は、クリップされた信号Ｓ* （ｔ）の帯域外成分の位相とは逆になる。したがって、出力信号とクリップされた信号Ｓ* （ｔ）を加算することで、クリップされた信号Ｓ* （ｔ）の帯域外成分が打ち消される。
【００１５】
上述したように、クリップされた信号又はクリッピング信号は、生成される帯域外電力を除去するために、図１に示されるＬＰＦ１０５又は図２に示されるＨＰＦ３０２でろ過される。非特許文献２及び３では、ＬＰＦフィルタ部が一組の比較的大きなＦＦＴ及びＩＦＦＴモジュールから成る。非特許文献４では、フィルタタスクは、１０３個の係数及び再帰型フィルタを用いるＦＩＲに基づく。
【００１６】
例えば、図４は、２０４８サブキャリアを用いるWorld Wide Interoperability For Microwave Access（ＷｉＭＡＸ）システムに対する帯域外電力抑圧レベルのシミュレーション結果を示している。ｄＢ単位で表現されるＡＴＴは帯域外電力抑圧レベルを表し、クリッピングレベル又はクリッピング比（ＣＲ）は４ｄＢであり、ＦＩＲのタップ数Ｎはパラメータとして用いられる。曲線４０１は、４ｄＢのレベルでクリップされた後のＯＦＤＭ信号スペクトルを表し、３つの曲線４０６は、理論的なＯＦＤＭ信号スペクトル、クリッピングなしのＯＦＤＭ信号スペクトル、及び４ｄＢのレベルでクリップされＬＰＦによりろ過された後のＯＦＤＭ信号スペクトルを表し、これらの３つの曲線は互いに重なり合っている。４つの曲線４０２、４０３、４０４、及び４０５は、それぞれ６４、１２８、２５６、及び５１２タップのＦＩＲの信号スペクトルを表す。
【００１７】
図４の描画は、ＦＩＲの長さ（タップ数Ｎ）が増加したときに帯域外電力抑圧における相当な改善が見られることを示している。このように、シミュレーション結果によれば、５１２タップのＦＩＲは十分な帯域外電力抑圧を提供している。５１２タップ未満のＦＩＲは、明らかに不十分な帯域外電力抑圧を提供している。より多数のタップは、加算器より複雑な乗算器をより多数必要とする。
【００１８】
特別なタイプの入力信号ｘ（ｔ）を考えてみる。この入力信号ｘ（ｔ）はゼロ振幅の数個のサンプルを含むものとする。このようなゼロを含む信号の良い例は、クリッピング信号Ｃｌｉｐ（ｔ）である。図３に示される構成によれば、クリッピング信号Ｃｌｉｐ（ｔ）を次式により記述することができる。
【００１９】
Ｓ（ｔ）＝ρ・ｅｘｐ（ｊ・φ）      （２）
【００２０】
【数２】
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【００２１】
Ｃｌｉｐ（ｔ）＝Ｓ（ｔ）−Ｓ＊ （ｔ）      （４）
【００２２】
式（２）及び（３）において、Ｓ（ｔ）は元の（クリップされていない）ＯＦＤＭ信号であり、Ｓ＊ （ｔ）はクリップされた信号である。さらに、ρ及びφはそれぞれＳ（ｔ）の振幅及び位相であり、Ａはクリッピングレベル又はＣＲである。式（４）のＣｌｉｐ（ｔ）は、元の信号Ｓ（ｔ）とクリップされた信号Ｓ＊ （ｔ）の差分を表す。
【００２３】
式（４）によれば、元の信号Ｓ（ｔ）がＣＲを超える場合にのみ、クリッピング信号Ｃｌｉｐ（ｔ）が非ゼロ値を有する。このように、ＯＦＤＭ相補累積分布関数（ＣＣＤＦ）によれば、ほとんどの実用的なＣＲ値（３乃至６ｄＢ）に対して、ピーク対平均電力比（ＰＡＰＲ）レベルを超える確率は比較的低い。したがって、クリッピング信号Ｃｌｉｐ（ｔ）は、数少ない非ゼロのサンプルとともに大多数のゼロサンプルを含む（図５を参照）。図５では、クリッピング信号Ｃｌｉｐ（ｔ）は、ＣＲ値３、４、５、及び６ｄＢに対して、それぞれ８４％、９０％、９５％、及び９７．２％のゼロサンプルを含んでいる。
【００２４】
このように、すべてのゼロ値サンプルｘ（ｔ）に対して図２（式（１））に示されるフィルタリングを実装する場合には、乗算とそれに続く加算を省略できることは明らかである。しかしながら、この場合には演算が削減されるにもかかわらず、図２に示されるＦＩＲのハードウェアの総量（乗算器及び加算器の数）を削減することはできない。いくつかの乗算器及び加算器を単に除去することは、次のＦＩＲサイクルにおいて別の非ゼロサンプルを処理するためにそれらが必要になるかも知れないので、不可能である。
【００２５】
特許文献１は、必要な乗算器回路の数の増大を防止するＦＩＲフィルタに関する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００２−１５８５６１号公報
【非特許文献】
【００２７】
【非特許文献１】J. G. Proakis and D. G. Manolakis, “Digital Signal Processing; Principle, Algorithms, and Applications,” Prentice Hall, p. 503, 1996.
【非特許文献２】J. Armstrong, “New OFDM Peak-to-Average Power Reduction Scheme,” Proceedings of VTC, vol. 1, pp. 756-760, May 2001.
【非特許文献３】H. A. Suraweera, K. R. Panta, M. Feramez and J. Armstrong, “OFDM Peak-to-Average Power Reduction Scheme with Spectral Masking,” Proceedings of International Symposium on Communication Systems Networks and Digital Signal Processing (CSNDSP 2004), pp. 160-163, July 2004.
【非特許文献４】L. D. Kabulepa, T. Pionteck, A. Garcia and M. Glesner, “Design Space Exploration for Clipping and Filtering PAPR Reduction Techniques in OFDM Systems,” Proceedings of the 8th International OFDM Workshop, pp. 108-112, 2003.
【発明の概要】
【００２８】
本発明の課題は、ゼロ値データを含む入力信号に対する乗算及び加算演算を削減し、より少ないハードウェアを用いたフィルタ装置を提供することである。
提案するフィルタ装置は、直列に接続された複数のセルと制御部を備える。各セルは入力信号を受け取り、その入力信号に複数の重み係数のうちの１つを乗算し、最後のセルがフィルタリング演算の結果を出力する。制御部は、入力信号がゼロ値サンプルであるか否かを判定し、入力信号がゼロ値サンプルでなければ、その入力信号がそれらのセルのうちの１つに書き込まれることを許容し、入力信号がゼロ値サンプルであれば、その入力信号がそれらのセルのいずれに書き込まれることも阻止する。
【００２９】
このようなフィルタ装置によれば、乗算演算の総数を必要な数のみに削減することができる。つまり、フィルタ装置は、入力信号に含まれる非ゼロサンプルのみを用いて動作することができる。こうして、乗算の総数を削減することができ、ハードウェアの複雑度低減が達成される。
【００３０】
提案する送信機は、リミッタ、フィルタ装置、加算器、及び増幅器を備える。リミッタは、入力信号の振幅をクリップし、クリッピング信号とクリップされた信号を出力する。フィルタ装置は、クリッピング信号に対するフィルタリング動作を行い、ろ過された信号を出力する。加算器は、ろ過された信号とクリップされた信号を加算し、加算信号を出力する。増幅器は、加算信号を増幅し、増幅された信号を出力する。
【００３１】
フィルタ装置は、直列に接続された複数のセルと制御部を含む。各セルはクリッピング信号を受け取り、そのクリッピング信号に複数の重み係数のうちの１つを乗算し、最後のセルがフィルタリング演算の結果を出力する。制御部は、クリッピング信号がゼロ値サンプルであるか否かを判定し、クリッピング信号がゼロ値サンプルでなければ、そのクリッピング信号がそれらのセルのうちの１つに書き込まれることを許容し、クリッピング信号がゼロ値サンプルであれば、そのクリッピング信号がそれらのセルのいずれに書き込まれることも阻止する。
【００３２】
このような送信機によれば、上述したように、送信機内のフィルタ装置のハードウェアの複雑度を低減することができる。
【図面の簡単な説明】
【００３３】
【図１】ＯＦＤＭ通信システムにおける従来の送信機を示す構成図である。
【図２】従来のＦＩＲフィルタを示す構成図である。
【図３】ＬＰＦの代わりにＨＰＦを用いた従来の送信機を示す構成図である。
【図４】ＷｉＭＡＸシステムに対する帯域外電力抑圧レベルのシミュレーション結果を示すグラフである。
【図５】いくつかのクリッピングレベルに対するゼロ及び非ゼロサンプルの数を示す表である。
【図６】実施形態のＯＦＤＭ通信システムにおける送信機を示す構成図である。
【図７】実施形態のフィルタ装置を示す構成図である。
【図８】フィルタ装置内のフィルタセルを示す構成図である。
【図９】フィルタセルの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３４】
以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
図６は、実施形態のＯＦＤＭ通信システムにおける送信機の構成例を示している。この送信機は、Ｓ／Ｐ変換器６０１、サイズＭのＩＦＦＴプロセッサ６０２、Ｐ／Ｓ変換器６０３、リミッタ６０４、ＨＰＦ６０５、加算器６０６、ＤＡＣ６０７、ＬＰＦ６０８、ＲＦアップコンバータ６０９、及びＡ級又はＡＢ級で動作するＨＰＡ６１０を備える。入力ビットストリーム６１１は、Ｓ／Ｐ変換器６０１に入力される。構成要素６０１乃至６０４及び６０６乃至６１０の動作は、図３に示される構成要素１０１乃至１０３、３０１、３０４、及び１０６乃至１０９の動作と同様である。
【００３５】
ＨＰＦ６０５は、実施形態のフィルタ装置により実現される。提案するアプローチは、式（１）の実装に対する柔軟性を提供すると同時に、ハードウェアに対する要件を低減する。提案するアプローチの基本要素は、フィルタセル（ＦＣ）である。
【００３６】
図７は、フィルタ装置の構成例を示している。このフィルタ装置は、スイッチ７０１、制御部７０２、並列データローディングを用いるＦＣ７０３−１乃至７０３−ｍ、及びRead Only Memory（ＲＯＭ）７０４を備える。この場合、フィルタ装置に入力されるクリッピング信号Ｃｌｉｐ（ｔ）は、ｎ番目の時刻における信号ｘ（ｎ）として表される。
【００３７】
ＲＯＭ７０４は、ＦＣ７０３−１乃至７０３−ｍにより共有される共有ＲＯＭであり、それらのＦＣに並列に接続される。重み関数は、複数の重み係数ｈ（ｎ）（ｎ＝０，１，．．．，Ｎ−１）の形式でＲＯＭ７０４に格納される。ＦＣ７０３−１乃至７０３−（ｍ−１）の各々は、アドレス信号をＲＯＭ７０４に出力し、そのアドレス信号により特定されるアドレスに格納された重み係数ｈ（ｎ）を読み出す。その後、ＦＣは、重み係数ｈ（ｎ）を用いて乗算／加算演算を行い、演算結果を出力する。各ＦＣの出力は後続ＦＣの入力に接続され、最後のＦＣ７０３−（ｍ−１）がフィルタ出力を生成する。
【００３８】
制御部７０２は、入力データ信号ｘ（ｎ）がゼロ値サンプルか否かを判定し、いずれの非ゼロサンプルもスイッチ７０１を介してＦＣに書き込まれることを許容し、ゼロ値サンプルを阻止する。非ゼロサンプルはすべてのＦＣに並列に入力され、制御部７０２は、そのサンプルをロードするために、選択信号ＳＥＬを用いて空いているＦＣのうちの１つを選択する。ＦＣの数は、好ましくは、Ｎ個の入力サンプルに含まれる非ゼロサンプルの平均数にいくらかのマージンを加えた数と同じである。このマージンは、例えば、所定数に設定される。
【００３９】
図８は、図７に示されるＦＣの構成例を示している。このＦＣは、メモリ８０１、乗算器８０２、加算器８０３、ＯＲ回路８０４、カウンタ８０５、及びフリップフロップ回路８０６を備える。カウンタ８０５の出力はＲＯＭ７０４のアドレス入力に接続され、ＲＯＭ７０４の出力は乗算器８０２の第１の入力に接続され、メモリ８０１の出力は乗算器８０２の第２の入力に接続されている。メモリ８０１は、入力サンプルｘ（ｎ）のデータを格納し、乗算器８０２は、そのデータにＲＯＭ７０４から出力される重み係数ｈ（ｎ）を乗算する。加算器８０３は、乗算結果を先行ＦＣの出力に加算し、得られたデータを後続ＦＣに出力する。最初のＦＣ７０３−１は加算演算を必要としないため、加算器８０３はＦＣ７０３−１から省略される。
【００４０】
制御部７０２は、ＦＣにクリア／ロード信号及びクロック信号を提供し、ＦＣからビジー信号を受け取る。クリア／ロード信号はメモリ８０１のロード端子、ＯＲ回路８０４、及びフリップフロップ回路８０６のセット端子に入力され、クロック信号はカウンタ８０５のクロック端子に入力される。カウンタ８０５のオーバーフロー端子から出力されるオーバーフロー信号は、ＯＲ回路８０４及びフリップフロップ回路８０６のリセット端子に入力される。
【００４１】
ＯＲ回路８０４は、クリア／ロード信号とオーバーフロー信号の論理和をカウンタ８０５のクリア端子に出力する。カウンタ８０５は、クロック信号に従ってカウント動作を行い、カウント結果をアドレス信号として出力する。フリップフロップ回路８０６は、クリア／ロード信号とオーバーフロー信号の値に従ってビジー信号を生成する。ビジー信号は、ハイレベル又は論理“１”のときにＦＣが動作中であることを示し、ローレベル又は論理“０”のときにＦＣが空いていることを示す。
【００４２】
入力サンプルｘ（ｎ）を選択されたＦＣのメモリ８０１にロードするとき、制御部７０２は、図９に示されるようにクリア／ロード信号をアサートし、メモリ８０１は、その入力サンプルのデータをロードする。このとき、ＯＲ回路８０４は論理“１”を出力し、カウンタ８０５の出力はゼロにリセットされ、オーバーフロー信号は論理“０”になる。フリップフロップ回路８０６は、論理“１”のビジー信号を出力する。
【００４３】
次に、制御部７０２は、クリア／ロード信号をネゲートする。したがって、ＯＲ回路８０４は論理“０”を出力し、カウンタ８０５の出力はクロック毎にインクリメントされる。カウンタ出力が０からＮ−１まで変化するのに対応して、メモリ８０１からのデータ出力は変化することなく、乗算器８０２に入力される重み係数はｈ（０）からｈ（Ｎ−１）まで変化する。同じデータに重み係数ｈ（０）乃至ｈ（Ｎ−１）を乗算し、乗算結果を先行ＦＣからの出力に加算することで、式（１）の演算が実現される。カウント動作の間、オーバーフロー信号は論理“０”に留まるため、フリップフロップ回路８０６は、ビジー信号を論理“１”に保つ。
【００４４】
カウンタ８０５がカウントアップし、オーバーフロー信号がアサートされると、ビジー信号は論理“０”になり、ＦＣが空いていることを示す。制御部７０２は、クリア／ロード信号を再びアサートし、メモリ８０１の内容がクリアされ、メモリ８０１は新たな入力データに対する待機状態になる。
【００４５】
図２に示される従来のフィルタ装置は順次データ伝搬構造を有するのに対して、図７に示される提案のフィルタ装置は並列データローディング機能を有する。このようなフィルタ装置のハードウェア複雑度を低減することができなかった主な理由が、シリアルデータ伝搬である。
【００４６】
しかしながら、並列データローディングによれば、演算（乗算及び加算）の総数を必要な数のみに削減することができる。つまり、ＦＣベースのフィルタ装置は、非ゼロサンプルのみを用いて動作することができる。こうして、乗算器及び加算器の総数を削減することができ、ハードウェアの複雑度低減が達成される。さらに、ＦＣベースのフィルタ装置は、実装の消費電力、スペース、及びコストを削減する。提案のフィルタ装置は、クリッピング信号Ｃｌｉｐ（ｔ）のみならず、数個のゼロ値サンプルを含む他の信号に対しても効果的に機能する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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