(57)【要約】【課題】ＣＯＲＤＩＣに基づいたＦＦＴ又はＩＦＦＴにおいて、ハードウエア資源又は処理ステップを減少させる装置、方法の提供。【解決手段】各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す２つの入力ポート（ｐ１、ｐ２）並びに、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す２つの出力ポート（Ｐ１、Ｐ２）を備えている。第１入力信号（ｓ１）の実部は第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポート（ｐ２）に入力され、第１入力信号（ｓ１）の虚部は第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポート（ｐ２）に入力される。第２入力信号（ｓ２）の実部は第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）に入力され、第２入力信号（ｓ２）の虚部は第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポート（ｐ１）に入力される。第１及び第２ＣＯＲＤＩＣプロセッサは入力されたそれぞれの入力信号を時計回りに４５°回転させる。第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポート（Ｐ１）からのデータと第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポート（Ｐ２）からのデータとは第１出力信号（Ｓ１）の実部と虚部をそれぞれ形成し、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポート（Ｐ２）からのデータと第２ＣＯＲＤＩＣプロセッサの虚出力ポート（Ｐ２）からのデータとは第２出力信号（Ｓ２）の実部と虚部をそれぞれ形成する。【選択図】図６
2011502289.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の複素入力信号を評価して、２−ポイントＦＦＴの第１及び第２の複素出力信号を生成する２−ポイントＦＦＴを実行する装置であって、
第１及び第２のＣＯＲＤＩＣプロセッサを含み、
前記第１及び第２のＣＯＲＤＩＣプロセッサの各々は、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、
回転されたデータを出力する実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２の出力ポートと、
を含み、
前記第１の入力信号の実部は、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力され、
前記第１の入力信号の虚部は、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力され、
前記第２の入力信号の実部は、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力され、
前記第２の入力信号の虚部は、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力され、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を時計回りに４５°回転させ、
前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記２−ポイントＦＦＴの第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記２−ポイントＦＦＴの第２の出力信号の実部及び虚部をそれぞれ構成する、２−ポイントＦＦＴを実行する装置。
【請求項２】
第１及び第２の複素入力信号を評価して、２−ポイントＦＦＴの第１及び第２の複素出力信号を生成する２−ポイントＦＦＴを実行する装置であって、
第１及び第２のＣＯＲＤＩＣプロセッサを含み、
前記第１及び第２のＣＯＲＤＩＣプロセッサの各々は、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２の出力ポートと、
を含み、
前記第１の入力信号の実部は、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力され、
前記第１の入力信号の虚部は、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力され、
前記第２の入力信号の実部は、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力され、
前記第２の入力信号の虚部は、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力され、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されたそれぞれの入力信号を反時計回りに４５°回転させ、
前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記２−ポイントＦＦＴの第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記２−ポイントＦＦＴの第２の出力信号の実部及び虚部をそれぞれ構成する、２−ポイントＦＦＴを実行する装置。
【請求項３】
４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを有する、４−ポイントＦＦＴを実行する装置であって、
前記第１ステージは、４つの複素入力信号を処理する２つの２−ポイントＦＦＴユニットを含み、前記２つの２−ポイントＦＦＴユニットの各々は、請求項１又は２に記載されたように、データを処理し、
前記第２ステージは、２つの２−ポイントＦＦＴを用いて前記第１ステージの出力を処理する、４−ポイントＦＦＴを実行する装置。
【請求項４】
４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを有する、４−ポイントＦＦＴを実行する装置であって、
前記第１ステージは、４つの複素入力信号を処理する２つの２−ポイントＦＦＴユニットを含み、
前記第２ステージは、第１の対及び第２の対のＣＯＲＤＩＣプロセッサを用いて、前記第１ステージの出力を処理し、
各々の前記ＣＯＲＤＩＣプロセッサは、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を含み、
ＦＦＴの第２ステージにおいて、
第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、請求項１又は２に記載されたように、処理され、
前記第２の対のＣＯＲＤＩＣプロセッサは、
それらに入力される第３及び第４の入力信号に対して、
前記第３の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第３の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第４入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第４入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されるそれぞれの入力信号を反時計回りに４５°回転させる、
処理を行い、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記ＦＦＴの前記第２ステージからの第３の出力信号の実部及び虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記ＦＦＴの第２ステージからの第４の出力信号の実部及び虚部をそれぞれ構成する、４−ポイントＦＦＴを実行する装置。
【請求項５】
８個の複素データサンプルのＦＦＴを処理するための３ステージを有する８−ポイントＦＦＴを実行する装置であって、
第１ステージは、８個の複素入力信号を処理して８個の複素出力信号を生成する、２対の４−ポイントＦＦＴを含み、
第２ステージでは、前記２対の４−ポイントＦＦＴの出力信号に回転因子が乗算されて、８−ポイントＦＦＴの第３ステージによって処理される出力が生成され、
前記第３ステージは、各々が、請求項１又は２に記載されたように、データを処理する４対の２−ポイントＦＦＴユニットを備えている、８−ポイントＦＦＴを実行する装置。
【請求項６】
８個の複素データサンプルのＦＦＴを処理するための３ステージを有する８−ポイントＦＦＴを実行する装置であって、
第１ステージは、８個の複素入力信号を処理して８個の複素出力信号サンプルを生成する、２対の４−ポイントＦＦＴユニットを含み、
第２ステージでは、前記２対の４−ポイントＦＦＴユニットの出力に選択的に回転因子が乗算され、あるいは等価な回転角分回転されて、８−ポイントＦＦＴの第３ステージによって処理される出力が生成され、
第３ステージは、４対のＣＯＲＤＩＣプロセッサを含み、前記４対のＣＯＲＤＩＣプロセッサの各々のＣＯＲＤＩＣプロセッサは、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
前記第３ステージにおいては、
前記４対のＣＯＲＤＩＣプロセッサのうちの１対のＣＯＲＤＩＣプロセッサは、
それらに入力される第１及び第２複素入力信号に対して、
前記第１の入力信号の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１の入力信号の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記１対のＣＯＲＤＩＣプロセッサの第１及び第２のＣＯＲＤＩＣプロセッサが、それに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
処理を行うことで、
第１及び第２の出力信号を生成し、
前記第２の対の実数ＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する、８−ポイントＦＦＴを実行する装置。
【請求項７】
複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが少なくとも１つの２−ポイントＦＦＴユニットを用いて実現される、ＦＦＴを実行する装置であって、
２−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＦＦＴユニットが、請求項１又は２に記載されたように、データを処理する、ＦＦＴを実行する装置。
【請求項８】
複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが少なくとも１つの４−ポイントＦＦＴユニットを用いて実現される、ＦＦＴを実行する装置であって、
４−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの４−ポイントＦＦＴユニットが、請求項３又は４に記載されたように、データを処理する、ＦＦＴを実行する装置。
【請求項９】
複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが少なくとも８−ポイントＦＦＴユニットを用いて実現される、ＦＦＴを実行する装置であって、
８−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの８−ポイントＦＦＴユニットが、請求項５又は６に記載されたように、データを処理する、ＦＦＴを実行する装置。
【請求項１０】
第１、第２、第３及び第４の複素入力信号を処理し、それぞれに入力される第４の入力信号を９０°時計回りに回転させて、第３の入力信号及び回転された第４の入力信号の２−ポイントＦＦＴを評価する第１の対及び第２の対のＣＯＲＤＩＣプロセッサを有するプロセッサであって、
前記第１の対及び第２の対のＣＯＲＤＩＣプロセッサの、各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
前記プロセッサにおいて、
前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、請求項１又は２に記載されたように、処理され、
前記第２の対のＣＯＲＤＩＣプロセッサへの第３及び第４の入力信号について、
前記第３の入力信号の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第３の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第４の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第４の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理が行われ、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する、プロセッサ。
【請求項１１】
２つのＣＯＲＤＩＣプロセッサを備えた、２−ポイントＩＦＦＴを実行する装置であって、
各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
複素入力信号の２つのサンプルのＩＦＦＴを評価し、２−ポイントＩＦＦＴの第１及び第２の出力信号を生成するにあたり、
前記第１の入力信号の実部を、第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートを入力し、
前記第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を時計回りに４５°回転させる、
ことで、２−ポイントＩＦＦＴの第１及び第２の出力信号を生成し、
前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記２−ポイントＩＦＦＴの第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記２−ポイントＩＦＦＴの第２の出力信号の実部と虚部とをそれぞれ構成する、２−ポイントＩＦＦＴを実行する装置。
【請求項１２】
第１及び第２のＣＯＲＤＩＣプロセッサを含む２−ポイントＩＦＦＴを実行する装置であって、
各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
複素入力信号の２つのサンプルのＩＦＦＴを評価し、２−ポイントＩＦＦＴの第１及び第２の出力信号を生成するにあたり、
前記第１の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
ことで、２−ポイントＩＦＦＴの第１及び第２の出力信号を生成し、
前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記２−ポイントＩＦＦＴの第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記１の第ＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記２−ポイントＩＦＦＴの第２の出力信号の実部と虚部とをそれぞれ構成する、２−ポイントＩＦＦＴを実行する装置。
【請求項１３】
４つの複素データサンプルのＩＦＦＴを処理する２ステージを含む４−ポイントＩＦＦＴを実行する装置であって、
第１ステージが、４つの複素入力信号を処理する２つの２−ポイントＩＦＦＴユニットを含み、
第２ステージが、２つの２−ポイントＩＦＦＴを用いて前記第１ステージの出力を処理し、
前記第１ステージにおいて、４−ポイントＩＦＦＴユニットが、請求項１１又は１２に記載されたように、データを処理する、４−ポイントＩＦＦＴを実行する装置。
【請求項１４】
４つの複素データサンプルのＩＦＦＴを処理する２ステージを含む４−ポイントＩＦＦＴを実行する装置であって、
第１ステージが、複素入力信号を処理する２つの２−ポイントＩＦＦＴユニットを含み、
第２ステージが、２対のＣＯＲＤＩＣプロセッサを用いて、第１ステージの出力を処理し、
各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
前記ＩＦＦＴの前記第２ステージにおいて、前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、請求項１１又は１２に記載されたように、処理され、
前記第２の対のＣＯＲＤＩＣプロセッサへの第３及び第４の入力信号について、
前記第３の入力信号の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第３の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第４の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第４の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理が施され、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記ＩＦＦＴの第２ステージからの前記第３の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記ＩＦＦＴの前記第２ステージからの前記第４出力信号の実部と虚部とをそれぞれ構成する、４−ポイントＩＦＦＴを実行する装置。
【請求項１５】
８つの複素データサンプルのＩＦＦＴを処理する３ステージを含む８−ポイントＩＦＦＴを実行する装置であって、
第１ステージが、８つの複素入力信号を処理して８つの複素出力信号を生成する２対の４−ポイントＩＦＦＴユニットを含み、
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴの出力には、回転因子が乗算されて、８−ポイントＩＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対の２−ポイントＩＦＦＴユニットを含み、そのうち少なくとも１対は、請求項１１又は１２に記載されたように、データを処理する、８−ポイントＩＦＦＴを実行する装置。
【請求項１６】
８つの複素データサンプルのＩＦＦＴを処理する３ステージを含む８−ポイントＩＦＦＴを実行する装置であって、
第１ステージが、８つの複素入力信号を処理して８つの複素出力信号を生成する２対の４−ポイントＩＦＦＴを含み、
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴの出力は、回転因子が選択的に乗算され、あるいは等価な回転角だけ回転されて、８−ポイントＩＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対のＣＯＲＤＩＣプロセッサを有し、
前記４対のＣＯＲＤＩＣプロセッサの各々のＣＯＲＤＩＣプロセッサは、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
前記第３ステージにおいて、１つの対のＣＯＲＤＩＣプロセッサは、それに入力された複素データの第１及び第２の入力サンプルに対して、
前記第１の入力信号の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記対のＣＯＲＤＩＣプロセッサの第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
処理を行い、
前記第２の対の実数ＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータ及び第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第２の出力信号の実部及び虚部をそれぞれ構成する、８−ポイントＩＦＦＴを実行する装置。
【請求項１７】
複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが少なくとも１つの２−ポイントＩＦＦＴユニットを用いて実現される、ＩＦＦＴを実行する装置であって、
２ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＩＦＦＴユニットが、請求項１１又は１２に記載されたように、データを処理する、ＩＦＦＴを実行する装置。
【請求項１８】
複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが４−ポイントＩＦＦＴユニットを用いて実現される、ＩＦＦＴを実行する装置であって、
４ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの４−ポイントＩＦＦＴが、請求項１３又は１４に記載されたように、データを処理する、ＩＦＦＴを実行する装置。
【請求項１９】
複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが、少なくとも、複数の８−ポイントＩＦＦＴユニットを用いて実現される、ＩＦＦＴを実行する装置であって、
８−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの８−ポイントＩＦＦＴが、請求項１５又は１６に記載されたように、データを処理する、ＩＦＦＴを実行する装置。
【請求項２０】
複素入力信号の４つのサンプルを処理し、４つの信号を時計回りに９０°回転させて、第３の入力信号及び回転された第４入力信号の２−ポイントＩＦＦＴを評価するための、第１の対及び第２の対のＣＯＲＤＩＣプロセッサを備えたプロセッサであって、
各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を有し、
前記プロセッサにおいて、
前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、請求項１１又は１２に記載されたように、処理され、
前記第２の対のＣＯＲＤＩＣプロセッサへの第３及び第４の入力信号に対して、
前記第１の入力信号の実部を、第２の対のＣＯＲＤＩＣプロセッサの前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号（‘ａ４’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されたそれぞれの入力信号を、反時計回りに４５°回転させる、
処理が施され、
前記第２の対の実数ＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する、プロセッサ。
【請求項２１】
複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージは、請求項１３に記載の第１及び第２のＣＯＲＤＩＣプロセッサを用いて、２つの複素数入力データを処理する、ＩＦＦＴ実行装置。
【請求項２２】
第１及び第２のＣＯＲＤＩＣプロセッサを用いて、第１及び第２の複素入力信号を評価して、２−ポイントＦＦＴの第１及び第２の複素出力信号を生成する、２−ポイントＦＦＴの実行方法であって、
前記第１及び第２のＣＯＲＤＩＣプロセッサの各々は、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２の出力ポートと、
を含み、
前記第１の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサによって、それらに入力された各々の入力信号を時計回りに４５°回転させ、
前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、２−ポイントＦＦＴの第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、２−ポイントＦＦＴの第２の出力信号の実部及び虚部をそれぞれ構成する、２−ポイントＦＦＴの実行方法。
【請求項２３】
第１及び第２のＣＯＲＤＩＣプロセッサを用いて２−ポイントＦＦＴを実行する方法であって、
前記第１及び第２のＣＯＲＤＩＣプロセッサの各々は、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２の出力ポートと、を有し、
第１の入力信号の前記実部を、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサによって、それらに入力された各々の入力信号を反時計回りに４５°回転させ、
前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、前記２−ポイントＦＦＴの第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、前記２−ポイントＦＦＴの第２の出力信号の実部及び虚部をそれぞれ構成する、２−ポイントＦＦＴの実行方法。
【請求項２４】
４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを用いて４−ポイントＦＦＴを実行する方法であって、
前記第１ステージは、４つの複素入力信号を処理する２つの２−ポイントＦＦＴユニットを含み、
前記第２ステージは、２つの２−ポイントＦＦＴを用いて、前記第１ステージの出力を処理し、
前記第１ステージにおいて、請求項２２又は２３に記載されたように、データを処理する、４−ポイントＦＦＴの実行方法。
【請求項２５】
４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを用いて４−ポイントＦＦＴを実行する方法であって、
前記第１ステージは２つの２−ポイントＦＦＴによって４つの複素入力信号を処理し、
前記第２ステージは、第１の対及び第２の対のＣＯＲＤＩＣプロセッサを用いて、１ステージの出力を処理し、
各々の前記第１及び第２のＣＯＲＤＩＣプロセッサは、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、
を含み、
前記第２ステージは、
第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号を請求項２２又は２３に記載されたように、処理し、
前記第２の対のＣＯＲＤＩＣプロセッサは第３及び第４の入力信号に対して、
第３の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第３の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
第４入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第４入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されるそれぞれの入力信号を反時計回りに４５°回転させる、
処理を施し、
前記第２の対の実数ＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの前記虚出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサの前記実出力ポートからのデータとは、前記第２ステージからの前記第３の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサの前記虚出力ポートからのデータとは、前記第２ステージからの前記第４の出力信号の実部と虚部とをそれぞれ構成する、４−ポイントＦＦＴの実行方法。
【請求項２６】
８個の複素データサンプルのＦＦＴを処理するための３つのステージを用いて８−ポイントＦＦＴを実行する方法であって、
前記第１ステージでは、２対の４−ポイントＦＦＴによって８個の複素入力信号を処理して８個の複素出力信号を生成し、
前記第２ステージでは、前記２対の４−ポイントＦＦＴの出力信号に回転因子を乗算し、あるいは等価な角度分回転させて、８−ポイントＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対の２−ポイントＦＦＴを用いて請求項２２又は２３に記載されたように、データを処理する、８−ポイントＦＦＴの実行方法。
【請求項２７】
８個の複素データサンプルのＦＦＴを処理する３つのステージを用いて８−ポイントＦＦＴを実行する方法であって、
前記第１ステージは、２対の４−ポイントＦＦＴを有し、８個の複素入力信号を処理して８個の複素出力信号サンプルを生成し、
前記第２ステージは、前記２対の４−ポイントＦＦＴの出力に回転因子を選択的に乗算し、あるいは等価な回転角分回転させて、８−ポイントＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対のＣＯＲＤＩＣプロセッサを有し、各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、を有し、
前記４対のＣＯＲＤＩＣプロセッサのうちの１対ＣＯＲＤＩＣプロセッサは、それらに入力される第１及び第２複素入力信号を処理して第１及び第２の出力信号を生成するにあたり、
前記第１の入力信号の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１の入力信号の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記１対のＣＯＲＤＩＣプロセッサの第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
ことで第１及び第２の出力信号を生成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する、８−ポイントＦＦＴの実行方法。
【請求項２８】
複素データサンプルのＦＦＴを処理するための複数のステージを使用し、少なくとも１つのステージが少なくとも１つの２−ポイントＦＦＴユニットを用いて実現される、ＦＦＴの実行方法であって、
２−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＦＦＴユニットが、請求項２２又は２３に記載されたように、データを処理する、ＦＦＴの実行方法。
【請求項２９】
複素データサンプルのＦＦＴを処理するための複数のステージを使用し、少なくとも１つのステージが２−ポイントＦＦＴを用いて実現される、ＦＦＴの実行方法であって、
４−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの４−ポイントＦＦＴが、請求項２４又は２５に記載されたように、データを処理する、ＦＦＴの実行方法。
【請求項３０】
複素データサンプルのＦＦＴを処理するための複数のステージを使用し、少なくとも１つのステージが８−ポイントＦＦＴを用いて実現される、ＦＦＴの実行方法であって、
８−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの８−ポイントＦＦＴが、請求項２６又は２７に記載されたように、データを処理するＦＦＴの実行方法。
【請求項３１】
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートとを各々有する２つのＣＯＲＤＩＣプロセッサを用いて、２−ポイントＩＦＦＴを実行する方法であって、
前記第１の入力信号の実部を、第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させることを含み、
前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、２−ポイントＩＦＦＴの第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、２−ポイントＩＦＦＴの第２の出力信号の実部と虚部とをそれぞれ構成する、２−ポイントＩＦＦＴの実行方法。
【請求項３２】
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートとを各々含む２つのＣＯＲＤＩＣプロセッサを用いて２−ポイントＩＦＦＴを実行する方法であって、
前記第１の入力信号の実部を、第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の虚部を、前記第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させ、
前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、２−ポイントＩＦＦＴの第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、２−ポイントＩＦＦＴの第２の出力信号の実部と虚部とをそれぞれ構成する、２−ポイントＩＦＦＴの実行方法。
【請求項３３】
４つの複素データサンプルのＩＦＦＴを処理する２ステージを用いて４−ポイントＩＦＦＴを実行する方法であって、
第１ステージが、４つの複素入力信号を処理する２つの２−ポイントＩＦＦＴ処理を有し、
第２ステージが、２つの２−ポイントＩＦＦＴを用いて、第１ステージの出力を処理し、
前記４−ポイントＩＦＦＴの第１ステージにおいて、請求項３１又は３２に記載されたように、データを処理する４−ポイントＩＦＦＴの実行方法。
【請求項３４】
４つの複素データサンプルのＩＦＦＴを処理する２ステージを用いて４−ポイントＩＦＦＴを実行する方法であって、
第１ステージが、２つの２−ポイントＩＦＦＴ処理で複素入力信号を処理し、
第２ステージが、２対のＣＯＲＤＩＣプロセッサを用いて第１ステージの出力を処理し、
各々のＣＯＲＤＩＣプロセッサが、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、を有し、
ＩＦＦＴの第２ステージにおいて、前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、請求項３１又は３２に記載されたように、処理され、
前記第２の対のＣＯＲＤＩＣプロセッサは、第３及び第４の入力信号に対して、
前記第３の入力信号の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第３の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第４の入力信号の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第４の入力信号の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの前記第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理を施し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、ＩＦＦＴの第２ステージからの第３の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、ＩＦＦＴの第２ステージからの第４出力信号の実部と虚部とをそれぞれ構成する、４−ポイントＩＦＦＴの実行方法。
【請求項３５】
８つの複素データサンプルのＩＦＦＴを処理する３ステージを使用して８−ポイントＩＦＦＴを実行する方法であって、
第１ステージが２対の４−ポイントＩＦＦＴによって８つの複素入力信号を処理して８つの複素出力信号を生成し、
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴの出力には、回転因子が乗算されて、８−ポイントＩＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージにおいて、４対の２−ポイントＩＦＦＴによって、第２ステージの出力を処理し、
前記第３ステージにおいて、２−ポイントＩＦＦＴは、請求項３１又は３２に記載されたように、データを処理する８−ポイントＩＦＦＴの実行方法。
【請求項３６】
８つの複素データサンプルのＩＦＦＴを処理する３ステージを用いて８−ポイントＩＦＦＴを実行する方法であって、
第１ステージが、２対の４−ポイントＩＦＦＴを用いて、８つの複素入力信号を処理して８つの複素出力信号を生成し、
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴの出力は、回転因子が選択的に乗算され、あるいは等価な回転角だけ回転されて、８−ポイントＩＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対のＣＯＲＤＩＣプロセッサを用いて、前記第２ステージの出力を処理し、
前記４対のＣＯＲＤＩＣプロセッサの各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポートと、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポートと、を有し、
前記第３ステージにおいて、１つの対のＣＯＲＤＩＣプロセッサは、入力される複素データの第１及び第２の入力サンプルを処理するにあたり、
前記第１の入力信号の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第１の入力信号の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの実入力ポートに入力し、
前記第２の入力信号の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記第２の入力信号の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサの虚入力ポートに入力し、
前記対のＣＯＲＤＩＣプロセッサの第１及び第２のＣＯＲＤＩＣプロセッサは、それらに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
ことで複素データの第１及び第２の入力サンプルを処理し、
前記第２の対のＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサの実出力ポートからのデータ及び第２のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータとは、第１の出力信号の実部及び虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサの虚出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサの実出力ポートからのデータとは、第２の出力信号の実部及び虚部をそれぞれ構成する、８−ポイントＩＦＦＴの実行方法。
【請求項３７】
複素データサンプルのＩＦＦＴを処理するための複数のステージが使用され、少なくとも１つのステージが少なくとも１つの２−ポイントＩＦＦＴを用いて実現される、ＩＦＦＴの実行方法であって、
２−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＩＦＦＴが、請求項３１又は３２に記載されたように、データを処理するＩＦＦＴの実行方法。
【請求項３８】
複素データサンプルのＩＦＦＴを処理するための複数のステージが使用され、少なくとも１つのステージが４−ポイントＩＦＦＴを用いて実現される、ＩＦＦＴの実行方法であって、
２−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの４−ポイントＩＦＦＴが、請求項３３又は３４に記載されたように、データを処理するＩＦＦＴの実行方法。
【請求項３９】
複素データサンプルのＩＦＦＴを処理するための複数のステージを使用し、少なくとも１つのステージが８−ポイントＩＦＦＴを用いて実現される、ＩＦＦＴの実行方法であって、
８−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの８−ポイントＩＦＦＴが、請求項３５又は３６に記載されたように、データを処理するＩＦＦＴの実行方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＯＲＤＩＣに基づいたデジタル信号処理システムに関し、より詳しくは、ＣＯＲＤＩＣに基いたＦＦＴ及びＩＦＦＴ装置並びに方法に関する。
【背景技術】
【０００２】
一般に、ＮポイントのＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）は、数学的には、式（１）によって表される。
2011502289.tif 000003
ただし、
2011502289.tif 000004
は、Ｎ個のデータサンプルを有する離散時間信号ベクトル
2011502289.tif 000005
のｎ番目のエレメントであり、
2011502289.tif 000006
は、
2011502289.tif 000007
のＦＦＴに対応するベクトル
2011502289.tif 000008
のｋ番目のエレメントである。一般に、
2011502289.tif 000009
及び
2011502289.tif 000010
は複素数と考えることができる。
【０００３】
式（１）を用いてＦＦＴをそのまま実装（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）することは、特にＮが大きな数の場合には、計算負荷が非常に大きくなるため、常に回避される。即ち、Ｎ−ポイントのＦＦＴ又はＩＦＦＴ（Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）は、（１）をそのまま実装する代りに、常に、小さなサイズのＦＦＴ又はＩＦＦＴユニットの複数のステージを用いて実装される。一例として、８−ポイントＦＦＴは、各々４個の２−ポイントＦＦＴ操作から成る３つのステージを用いて実装することができる。
【０００４】
更に、ＦＦＴ／ＩＦＦＴ操作を実現する装置のスループットを高めながら、処理レイテンシを減少させるために、ある数の処理装置が並列に用いられる。
【０００５】
８−ポイントＦＦＴ／ＩＦＦＴ［１］を実現する典型的な並列ベースのモードを図１に示す。図１において、円領域は、並列動作する処理装置を表している。これらの領域のうち、黒丸“●”は、回転因子（ｔｗｉｄｄｌｅ  ｆａｃｔｏｒ）による掛算を、また白丸“○”は加算を、それぞれ表している。
【０００６】
従来、ＦＦＴは、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、パラメーター化ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）コア、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、並びに、再構成可能な処理装置を用いて具体化された。処理装置がＣＯＲＤＩＣ（ｃｏｏｒｄｉｎａｔｅ  ｒｏｔａｔｉｏｎ  ｄｉｇｉｔａｌ  ｃｏｍｐｕｔｅｒ）に基いている場合、結果ＦＦＴは、ＭＡＣ（Ｍｕｌｔｉｐｌｙ  ａｎｄ  Ａｃｃｕｍｕｌａｔｅ）に基いた処理装置に比べてハードウエア資源の使用量が少なくなることが認識されている。これは特にＦＦＴのサイズが大きい場合に当てはまる。ＣＯＲＤＩＣとＡＤＤＥＲユニットの組合せに基いたハイブリッド処理装置［３］や、ＣＯＲＤＩＣとＦＦＴ／ＩＦＦＴの組合せに基いたハイブリッド処理装置Ｋｅｒｎｅｌ［２］、［Ｐ１］も存在するが、この特許は、純粋にＣＯＲＤＩＣに基づいた処理装置を対象とする［４］、［５］、［６］。
【０００７】
例として、図２は、２つのデータサンプル“ｓ１”，“ｓ２”を有するベクトルのＦＦＴを処理して２つの出力データサンプル“Ｓ１”，“Ｓ２”を生成する従来のＣＯＲＤＩＣに基いたＦＦＴを示している。１対のＣＯＲＤＩＣプロセッサによって中間の信号“Ｓ’２”が生成される。この１対のＣＯＲＤＩＣプロセッサをＩと表されている。
【０００８】
この中間の信号Ｓ’２は、
2011502289.tif 000011
によって与えられる。
【０００９】
従って、出力信号  “Ｓ１”、“Ｓ２”は、次の式
2011502289.tif 000012
によって、入力サンプル  “ｓ１”、“ｓ２”に関連付けられている。
（１）から、
2011502289.tif 000013
のＦＦＴ
2011502289.tif 000014
は、
2011502289.tif 000015
によって与えられる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】J.G. Proakis and D.G. Manolakis, Introduction to Digital Signal Processing, Maxwell Macmillan, 1989
【非特許文献２】Y.H. Hu, "CORDIC-Based VLSI Architecture for Digital Signal Processing," IEEE Signal Processing Magazine, pp.16-July 1992
【非特許文献３】R. Sarmineto, F. Tobajas, et.al, "A CORDIC Processor for FFT Computations and Its Implementation Using Gallium Arsenide Technology," IEEE Trans. on VLSI Systems, pp.18-30, vol.6, no.1, March 1998
【非特許文献４】C. Ying, S.Chen and J. Chih, "Efficient CORDIC Designs for Multi-Mode OFDM FFT," ICASSP Page(s): 1036-1039, vol.3, May 2006
【非特許文献５】B. Heyne, J. Gotze, "A Pure CORDIC based FFT for Reconfigurable Digital Signal Processing," 12th European Signal Processing Conference (EUSIPCO2004), Vienna, Austria, 2004
【非特許文献６】B. Heyne, J. Gotze, "CORDIC-Based algorithms for software defined Radio (SDR) baseband Processing," Adv. Radio Sci., 4, 179-184, 2006
【特許文献】
【００１１】
【特許文献１】米国特許第７０８２４５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前記の非特許文献及び特許文献は、引用によって本明細書の一部として繰りこまれる。  以下の分析は、本発明によって与えられる。
【００１３】
式（２）、（３）から、従来の純粋にＣＯＲＤＩＣベースのＦＦＴは、符号の反転操作のみを行う処理装置が必要とする、と言うことができる。大きなサイズの、基数２ベース（ｒａｄｉｘ−２  ｂａｓｅｄ）のＦＦＴ又はＩＦＦＴの場合、符号の反転操作は、相当な量の資源を消費する結果となる。
【００１４】
図３には、８−ポイントのＦＦＴの場合についての別の例が示されている。図３を参照して、各々４対のＣＯＲＤＩＣプロセッサを含む、第１、第２及び第３のステージがある。図３において、Ｉ、ＩＩ及びＩＩＩとしてラベル付けしたＣＯＲＤＩＣプロセッサ対は、図２、図４及び図５にそれぞれ示される。
【００１５】
前述した２−ポイントのＦＦＴと同様に、追加のＣＯＲＤＩＣプロセッサは、８−ポイントＦＦＴのスケーリングされた結果を生成するように、符号の反転を行うために用いられる。
【００１６】
前述したように、従来の、純粋にＣＯＲＤＩＣベースのＦＦＴ又はＩＦＦＴには、符号の反転を行うための余分な処理ステップ又は処理装置が必要となる。
【００１７】
ＦＦＴ又はＩＦＦＴを実現するために用いられる、純粋にＣＯＲＤＩＣベースの処理装置において、コンピューターの負荷を最小とすることが望まれている。
【００１８】
従って、本発明の目的は、ＣＯＲＤＩＣに基づいたＦＦＴ又はＩＦＦＴにおいて、ハードウエア資源又は処理ステップを減少させることにある。
【００１９】
本発明の１つの（第１の）側面によれば、第１及び第２の複素(complex)入力信号（‘ｓ１’、‘ｓ２’）を評価して、２−ポイントＦＦＴの第１及び第２の複素出力信号（“Ｓ１”、“Ｓ２”）を生成する２−ポイントＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）を実行する装置が提供される。該実行装置は、第１及び第２のＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）を含み、該第１及び第２のＣＯＲＤＩＣプロセッサは、
実入力ポート（real input port）及び虚入力ポート(imaginary input port)をそれぞれ表す第１及び第２の入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート(real output port)及び虚出力ポート(imaginary output port)をそれぞれ表す第１及び第２の出力ポート（‘Ｐ１’、‘Ｐ２’）と、を含み、
前記第１の入力信号（‘ｓ１’）の実部(real part)は、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポート（‘ｐ２’）に入力され、
前記第１の入力信号（‘ｓ１’）の虚部(imaginary part)は、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポート（‘ｐ２’）に入力され、
前記第２の入力信号（‘ｓ２’）の実部は、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（‘ｐ１’）に入力され、
前記第２の入力信号（‘ｓ２’）の虚部は、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポート（‘ｐ１’）に入力され、
前記第１及び第２のＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それぞれの入力信号を時計回りに４５°回転させ、
前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポート（‘ｐ１’）からのデータ及び前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポート（‘ｐ１’）からのデータは、２−ポイントＦＦＴの第１の出力信号（“Ｓ１”）の実部と虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポート（‘ｐ２’）からのデータ及び前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポート（‘ｐ２’）からのデータは、２−ポイントＦＦＴの第２の出力信号（“Ｓ２”）の実部及び虚部をそれぞれ構成する。
【００２０】
本発明の他の１つの（第２の）側面によれば、第１及び第２の複素入力信号（‘ｓ１’、‘ｓ２’）を評価して、２−ポイントＦＦＴの第１及び第２の複素出力信号（“Ｓ１”、”Ｓ２”）を生成する２−ポイントＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）を実行する装置が提供される。この装置は、第１及び第２のＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）を含み、前記第１及び第２のＣＯＲＤＩＣプロセッサの各々は、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す少なくとも第１及び第２の出力ポート（‘Ｐ１’、‘Ｐ２’）とを備えている。
前記第１の入力信号（‘ｓ１’）の実部は、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力され、
前記第１の入力信号（‘ｓ１’）の虚部は、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力され、
前記第２の入力信号（‘ｓ２’）の実部は、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力され、
前記第２の入力信号（‘ｓ２’）の虚部は、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部に入力され、
前記第１及び第２のＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それぞれの入力信号を反時計回りに４５°回転させ、
前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータと、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータとは、２−ポイントＦＦＴの第１の出力信号（“Ｓ１”）の実部と虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータとは、２−ポイントＦＦＴの第２の出力信号（“Ｓ２”）の実部及び虚部をそれぞれ構成する。
【００２１】
本発明の１つの（第３の）側面によれば、４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを有する、４−ポイントＦＦＴを実行する装置が提供される。
前記第１ステージは、４つの複素入力信号（ｘ１、ｘ２、ｘ３、ｘ４）を処理する２つの２−ポイントＦＦＴユニットを含み、前記第２ステージは、２つの２−ポイントＦＦＴを用いて前記第１ステージの出力を処理する。前記第１ステージにおいて、データは、第１の側面及び第２の側面に示したように処理される。
【００２２】
本発明の第４の側面によれば、４つの複素データサンプルのＦＦＴを処理する第１ステージ及び第２ステージを有する、４−ポイントＦＦＴを実行する装置が提供される。
前記第１ステージは、複素データ（ｘ１、ｘ２、ｘ３、ｘ４）の入力信号を処理する２つの２−ポイントＦＦＴユニットを含み、
前記第２ステージは、第１の対及び第２の対のＣＯＲＤＩＣプロセッサを用いて、前記第１ステージの出力を処理する。
第１及び第２の各々の前記ＣＯＲＤＩＣプロセッサは、少なくとも、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）を備えている。
ＦＦＴの第２ステージにおいて、
第１の対のＣＯＲＤＩＣプロセッサへの入力信号（ａ１、ａ２）は、第１及び第２の側面に記載されたように処理し、
前記第２の対のＣＯＲＤＩＣプロセッサへの入力信号（ａ３、ａ４）については、
第１の入力信号（‘ａ３’）の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
第１の入力信号（‘ａ３）’の虚部を、第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
第２の入力信号（‘ａ４’）の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力し、
第２の入力信号（‘ａ４’）の虚部を、第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
第２の対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それぞれの入力信号を反時計回りに４５°回転させる、
処理が行われ、
第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートと、第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータとは、ＦＦＴの第２ステージからの第３出力信号（“Ｓ２”）の実部と虚部とをそれぞれ構成し、
第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、ＦＦＴの第２ステージからの第４の出力信号（“Ｓ３”）の実部及び虚部をそれぞれ構成する。
【００２３】
本発明の第５の側面によれば、８個の複素データサンプルのＦＦＴを処理するための３ステージを有する８−ポイントＦＦＴを実行する装置が提供される。
第１ステージは、８個の複素入力信号（ｓ１、ｓ２、・・・、ｓ８）を処理して８個の複素出力信号を生成する、２対の４−ポイントＦＦＴを含み、
第２ステージでは、前記２対の４−ポイントＦＦＴの出力に回転因子が乗算されて、８−ポイントＦＦＴの第３ステージによって処理される出力が生成され、
前記第３ステージは、４対の２−ポイントＦＦＴを有し、第３ステージの２−ポイントＦＦＴにおいて、第１及び第２の側面に記載されたように各々データが処理される。
【００２４】
本発明の第６の側面によれば、８個の複素データサンプルのＦＦＴを処理するための３ステージを有する８−ポイントＦＦＴを実行する装置が提供される。
第１ステージは、８個の複素入力信号サンプル（ｓ１、ｓ２、・・・、ｓ８）を処理して８個の複素出力信号サンプルを生成する、２対の４−ポイントＦＦＴユニットを含み、
第２ステージでは、前記２対の４−ポイントＦＦＴの出力に選択的に回転因子が乗算され、あるいは等価な回転角分回転されて、８−ポイントＦＦＴの第３ステージによって処理される出力が生成され、
第３ステージは、４対のＣＯＲＤＩＣプロセッサを含み、
前記４対のＣＯＲＤＩＣプロセッサの各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す２つの入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す、少なくとも第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有し、
前記第３ステージにおいては、
前記４対のＣＯＲＤＩＣプロセッサのうち１対ＣＯＲＤＩＣプロセッサは、それらに入力される複素データの２つの入力信号（ａ８、ａ９）を処理して第１及び第２の出力信号（Ａ８、Ａ９）を生成するにあたり、
前記第１の入力信号（‘ａ８’）の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第１の入力信号（‘ａ８）’の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
前記第２の入力信号（‘ａ９’）の実部を、前記１対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
前記第２の入力信号（‘ａ９’）の虚部を、前記１対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力し、
前記１対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）が、それに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
処理することで第１及び第２の出力信号（Ａ８、Ａ９）を生成し、
第２の対の実数ＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
第２の対のＣＯＲＤＩＣプロセッサにおいて、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する。
【００２５】
本発明の第７の側面によれば、複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが、少なくとも１つの２−ポイントＦＦＴユニットを用いて具体化される、ＦＦＴを実行する装置が提供される。２−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＦＦＴは、第１及び第２の側面に記載されたようにデータ処理を行う。
【００２６】
本発明の第８の側面によれば、複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが４−ポイントＦＦＴユニットを用いて具体化される、ＦＦＴを実行する装置が提供される。４−ポイントＦＦＴユニットを用いてステージにおいて、少なくとも１つの４−ポイントＦＦＴデータは、第３の側面に記載されたようにデータ処理を行う。
【００２７】
本発明の第９の側面によれば、複素データサンプルのＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが８−ポイントＦＦＴユニットを用いて具体化される、ＦＦＴを実行する装置が提供される。８−ポイントＦＦＴを用いて具体化されるステージにおいて、少なくとも１つの８−ポイントＦＦＴユニットは、第５及び第６の側面に記載されたようにデータ処理を行う。
【００２８】
本発明の第１０の側面によれば、４つの複素データサンプル（ａ１、ａ２、ａ３、ａ４）を処理し、少なくとも２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それに入力される第２の複素入力信号（ａ４）を９０°時計回りに回転させて、第１の入力信号（ａ３）及び回転された第２の入力信号の２−ポイントＦＦＴを評価する２対のＣＯＲＤＩＣプロセッサを有するプロセッサが提供される。
各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す、少なくとも第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有する。
前記プロセッサにおいて、
前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、第１及び第２の側面に記載されたように処理され、
前記第２の対のＣＯＲＤＩＣプロセッサへの第３及び第４の入力信号（‘ａ３’、‘ａ４’）については、
前記第３の入力信号（‘ａ３’）の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第３の入力信号（‘ａ３’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
前記第４の入力信号（‘ａ４’）の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
前記第４の入力信号（‘ａ４’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理が施され、
前記第２の対の実数ＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する。
【００２９】
本発明の第１１の側面によれば、２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）を有する２−ポイントＩＦＦＴを実行する装置が提供される。各々のＣＯＲＤＩＣプロセッサが、
実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す、少なくとも第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有し、
２−ポイントＩＦＦＴにおいて、複素入力信号（‘ｓ１’、‘ｓ２’）の２つのサンプルのＩＦＦＴを評価して２つの出力信号（‘Ｓ１’、‘Ｓ２’）を生成するにあたり、
前記第１の入力信号（‘ｓ１’）の実部を、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポート（‘ｐ２’）に入力し、
前記第１の入力信号（‘ｓ１’）の虚部を、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポート（‘ｐ２’）に入力し、
前記第２の入力信号（‘ｓ２’）の実部を、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第２の入力信号（‘ｓ２’）の虚部を、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それらに入力された各々の入力信号を時計回りに４５°回転させる、
ことで、２つの出力信号（‘Ｓ１’、‘Ｓ２’）を生成し、
前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポート（‘ｐ１’）からのデータと、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポート（‘Ｐ１’）からのデータとは、２−ポイントＩＦＦＴの第１の出力信号（‘Ｓ１’）の実部と虚部とをそれぞれ構成し、
前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポート（‘Ｐ２’）からのデータと、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、２−ポイントＩＦＦＴの第２の出力信号（“Ｓ２”）の実部と虚部とをそれぞれ構成する。
【００３０】
本発明の第１２の側面によれば、２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）を含む２−ポイントＩＦＦＴを実行する装置が提供される。各々のＣＯＲＤＩＣプロセッサが、実入力ポート及び虚入力ポートをそれぞれ表す、少なくとも第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有し、
複素入力信号（‘ｓ１’、‘ｓ２’）の２つのサンプルのＩＦＦＴを評価するにあたり、
前記第１の入力信号（‘ｓ１’）の実部を、第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第１の入力信号（‘ｓ１’）の虚部を、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
前記第２の入力信号（‘ｓ２’）の実部を、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力し、
前記第２の入力信号（‘ｓ２’）の虚部を前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
２つの出力信号（‘Ｓ１’、‘Ｓ２’）を生成し、
２−ポイントＩＦＦＴにおいて、２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それぞれの入力信号を反時計回りに４５°回転させ、
前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータと前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータとは、２−ポイントＩＦＦＴの第１の出力信号（“Ｓ１”）の実部と虚部とをそれぞれ構成し、
前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータと前記１の第ＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータとは、２−ポイントＩＦＦＴの第２の出力信号（“Ｓ２”）の実部と虚部とをそれぞれ構成する。
【００３１】
本発明の第１３の側面によれば、４つの複素データサンプルのＩＦＦＴを処理する２ステージを含む４−ポイントＩＦＦＴを実行する装置が提供される。
第１ステージが、複素入力信号（ｘ１、ｘ２、ｘ３、ｘ４）を処理する２つの２−ポイントＩＦＦＴユニットを含み、
第２ステージが、２つの２−ポイントＩＦＦＴを用いて、第１ステージの出力を処理し、
４−ポイントＩＦＦＴの前記第１ステージにおいて、第１１の側面又は第１２の側面に記載されたようにデータ処理を行う。
【００３２】
本発明の第１４の側面によれば、４つの複素データサンプルのＩＦＦＴを処理する２ステージを含む４−ポイントＩＦＦＴを実行する装置が提供される。
第１ステージは、複素入力信号（ｘ１、ｘ２、ｘ３、ｘ４）を処理する２つの２−ポイントＩＦＦＴユニットを含み、
第２ステージは、２対のＣＯＲＤＩＣプロセッサを用いて、前記第１ステージの出力を処理し、
各々のＣＯＲＤＩＣプロセッサが、実入力ポート及び虚入力ポートをそれぞれ表す、少なくとも第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す、少なくとも第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有し、
ＩＦＦＴの第２ステージにおいて、
前記第１の対のＣＯＲＤＩＣプロセッサへの入力信号（ａ１、ａ２）は、第１１の側面又は第１２の側面に記載されたように処理され、
前記第２の対のＣＯＲＤＩＣプロセッサへの入力信号（ａ３、ａ４）について、
前記第１の入力信号（‘ａ３’）の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第１の入力信号（‘ａ３’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
前記第２の入力信号（‘ａ４’）の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
前記第２の入力信号（‘ａ４’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理が施され、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、ＩＦＦＴの第２ステージからの第３出力信号（“Ｘ３”）の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータとは、ＩＦＦＴの第２ステージからの第４出力信号（“Ｘ４”）の実部と虚部とをそれぞれ構成する。
【００３３】
本発明の第１５の側面によれば、８つの複素データサンプルのＩＦＦＴを処理する３ステージを含む８−ポイントＩＦＦＴを実行する装置が提供される。
第１ステージは、８つの複素入力信号サンプル（‘ｓ１’、‘ｓ２’、・・・、‘ｓ８’）を処理して８つの複素出力信号を生成する２対の８−ポイントＩＦＦＴユニットを有する。
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴユニットの出力には、回転因子が乗算されて、８−ポイントＩＦＦＴの前記第３ステージによって処理される出力を生成し、
前記第３ステージは、４対の２−ポイントＩＦＦＴユニットを有し、第３ステージのうち２−ポイントＩＦＦＴは、第１１の側面又は第１２の側面に記載されたようにデータ処理を行う。
【００３４】
本発明の第１６の側面によれば、８つの複素データサンプルのＩＦＦＴを処理する３ステージを含む８−ポイントＩＦＦＴを実行する装置が提供される。
第１ステージが、８つの複素入力信号（‘ｓ１’、‘ｓ２’、・・・、‘ｓ８’）を処理して８つの複素出力信号を生成する２対の４−ポイントＩＦＦＴを含み、
第２ステージにおいて、前記２対の４−ポイントＩＦＦＴの出力は、回転因子が選択的に乗算され、あるいは等価な回転角だけ回転されて、８−ポイントＩＦＦＴの第３ステージによって処理される出力を生成し、
前記第３ステージは、４対のＣＯＲＤＩＣプロセッサを有し、
前記４対のＣＯＲＤＩＣプロセッサの各々のＣＯＲＤＩＣプロセッサは、実入力ポート及び虚入力ポートをそれぞれ表す、少なくとも第１及び第２入力ポート（‘ｐ１’、‘ｐ２’）と、
回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す、少なくとも第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）と、を有し、
前記第３ステージにおいて、１つの対のＣＯＲＤＩＣプロセッサは、それに入力される複素データの２つの入力サンプル（ａ３、ａ４）に対して、
第１の入力信号（‘ａ３’）の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
第１の入力信号（‘ａ３’）の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
第２の入力信号（‘ａ４’）の実部を、前記対のＣＯＲＤＩＣプロセッサのうち第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
第２の入力信号（‘ａ４’）の虚部を、前記対のＣＯＲＤＩＣプロセッサのうち第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートに入力し、
前記対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それらに入力されたそれぞれの入力信号を反時計回りに４５°回転させる、
処理を施し、
第２の対の実数ＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと、第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサのうち前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータと、前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータは、第２の出力信号の実部及び虚部をそれぞれ構成する。
【００３５】
本発明の第１７の側面によれば、複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが少なくとも１つの２−ポイントＩＦＦＴを用いて具体化される、ＩＦＦＴを実行する装置が提供される。２−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの２−ポイントＩＦＦＴは、第１１の側面又は第１２の側面に記載されたようにデータ処理を行う。
【００３６】
本発明の第１８の側面によれば、複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが４−ポイントＩＦＦＴユニットを用いて具体化される、ＩＦＦＴを実行する装置が提供される。４−ポイントＦＦＴを実現するステージにおいて、少なくとも１つの４−ポイントＩＦＦＴが、第１３の側面又は第１４の側面に記載されたようにデータを処理する。
【００３７】
本発明の第１９の側面によれば、複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージが８−ポイントＩＦＦＴユニットを用いて具体化される、ＩＦＦＴを実行する装置が提供される。８−ポイントＩＦＦＴを実現するステージにおいて、少なくとも１つの８−ポイントＩＦＦＴユニットが、第１５の側面又は第１６の側面に記載されたようにデータを処理する。
【００３８】
本発明の第２０の側面によれば、複素入力信号の４サンプル（ａ１、ａ２、ａ３、ａ４）を処理し、少なくとも２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）が第２信号（ａ４）を時計回りに９０°回転させて、第１の入力信号（ａ３）及び回転させた第２の入力信号の２−ポイントＩＦＦＴを評価する２対のＣＯＲＤＩＣプロセッサを有するプロセッサが提供される。
各々のＣＯＲＤＩＣプロセッサが、実入力ポート及び虚入力ポートをそれぞれ表す第１及び第２の入力ポート（‘ｐ１’、‘ｐ２’）と、回転されたデータを出力するための実出力ポート及び虚出力ポートをそれぞれ表す第１及び第２出力ポート（‘Ｐ１’、‘Ｐ２’）とを有する。
前記プロセッサにおいて、前記第１の対のＣＯＲＤＩＣプロセッサへの第１及び第２の入力信号は、第１１の側面又は第１２の側面に記載されたように処理される。
前記第２の対のＣＯＲＤＩＣプロセッサへの第３及び第４の入力信号（‘ａ３’、‘ａ４’）について、
前記第１の入力信号（‘ａ３’）の実部を、第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポートに入力し、
前記第１の入力信号（‘ａ３’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポートに入力し、
前記第２の入力信号（‘ａ４’）の実部を、前記第２の対のＣＯＲＤＩＣプロセッサの第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポートに入力し、
前記第２の入力信号（‘ａ４’）の虚部を、前記第２の対のＣＯＲＤＩＣプロセッサの第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚入力ポートには入力し、
前記第２の対のＣＯＲＤＩＣプロセッサの２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、それらに入力された各々の入力信号を反時計回りに４５°回転させる、
処理が施され、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の実出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の虚出力ポートからのデータとは、第１の出力信号の実部と虚部とをそれぞれ構成し、
前記第２の対のＣＯＲＤＩＣプロセッサにおいて、前記第１のＣＯＲＤＩＣプロセッサ（Ｃ１）の虚出力ポートからのデータと前記第２のＣＯＲＤＩＣプロセッサ（Ｃ２）の実出力ポートからのデータとは、第２の出力信号の実部と虚部とをそれぞれ構成する。
【００３９】
本発明の第２１の側面によれば、複素データサンプルのＩＦＦＴを処理するための複数のステージを有し、少なくとも１つのステージは、第１３の側面に記載した２つのＣＯＲＤＩＣプロセッサを用いて具体化される、ＩＦＦＴを実行する装置が提供される。
【００４０】
本発明の更に別の側面によれば、ＦＦＴ及びＩＦＦＴを実行するための実行方法が提供される。これらの方法は、請求の範囲及び図面から明らかになる通りである。
【発明の効果】
【００４１】
本発明によれば、ＣＯＲＤＩＣプロセッサのみを用いてＦＦＴ又はＩＦＦＴの結果が得られるため、動作並びにハードウエア資源を節減することができる。
【００４２】
本発明の他の特徴及び利点は、添付図面を参照とした以下の詳細な説明から、当業者には容易に明らかとなるであろう。添付図面には、本発明の実施例が、単に本発明の実施態様を説明するためにのみ図示され説明されている。明らかなように、本発明は、他の形態とすることができ、そのいくつかの細部の構成は、本発明の範囲内において変更可能である。従って、添付図面及び以下の説明は、制限的でなく、単に例示と見るべきである。
【図面の簡単な説明】
【００４３】
【図１】並列処理による８−ポイントＦＦＴの例を示す図である。
【図２】符号反転のための追加の処理装置による２−ポイントＦＦＴの例を示す図である。
【図３】図１、４及び５にそれぞれ示したＣＯＲＤＩＣプロセッサ対（Ｉ、ＩＩ及びＩＩＩ）を用いて８−ポイントＦＦＴを実現するための従来の技術による構成を示す図である。
【図４】図３に示した８−ポイントＦＦＴのＣＯＲＤＩＣプロセッサ対（ＩＩ）を使用するための従来の技術による構成を示す図である。
【図５】図３に示した８−ポイントＦＦＴのＣＯＲＤＩＣプロセッサ対（ＩＩＩ）を使用するための従来の技術による構成を示す図である。
【図６】本発明によるＣＯＲＤＩＣプロセッサ対を使用する２−ポイントＦＦＴの一例を示す図である。
【図７】ＣＯＲＤＩＣプロセッサ対を構成する２つのＣＯＲＤＩＣプロセッサＣ１，Ｃ２の一例を示す図である。
【図８】本発明によるＣＯＲＤＩＣプロセッサ対を使用する２−ポイントＦＦＴを実現する構成の一例を示す図である。
【図９】図１２に示した２−ポイントＦＦＴの第２ステージの第２の対のＣＯＲＤＩＣプロセッサを用いた、本発明の一例の構成を示す図である。
【図１０】回転因子を予め乗算したデータの２−ポイントＦＦＴを計算するためのシステムの一例の構成を示す図である。
【図１１】図１４の８−ポイントＦＦＴのＣＯＲＤＩＣプロセッサ対（ＩＩＩｐ）を用いた本発明の一例の構成を示す図である。
【図１２】４−ポイントＦＦＴを実現するための本発明の一例の構成を示す図である。
【図１３】図６、９にそれぞれ示したＩｐ及びＩＩｐを用いて８−ポイントＦＦＴを実現するための本発明の一例の構成を示す図である。
【図１４】図６、１１にそれぞれ示したＩｐ及びＩＩＩｐを用いて８−ポイントＩＦＦＴを実現するための本発明の一例の構成を示す図である。
【発明を実施するための形態】
【００４４】
＜２−ポイントＦＦＴ＞
図６は、本発明によるＣＯＲＤＩＣプロセッサの対を用いて２−ポイントＦＦＴ又はＩＦＦＴを実現する一例の構成を示す。図７は、これらのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）の２つずつの入力ポート及び出力ポートを示す図である。図７を参照すると、各々のＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）は、少なくとも２つの入力（ｐ１、ｐ２）を備えている。これらの入力の相対位置は常に変化し得るが、上部入力ポート（ｐ１）及び下部入力ポート（ｐ２）は、ｘ−ｙ平面において、実数又はｘ軸及び虚数又はｙ軸を、それぞれ表すものとする。同様に、少なくとも２つの出力ポートがあり、上部出力ポート（Ｐ１）及び下部出力ポート（Ｐ２）は、実数又はｘ軸及び虚数又はｙ軸を、それぞれ表すものとする。
【００４５】
ｘ座標データ（実数データ）がｕ１，  ｙ座標データ（虚数データ）がｕ２であるｘ−ｙ平面上のベクトル（ｕ１、ｕ２）が与えられたものとする。
【００４６】
ＣＯＲＤＩＣプロセッサ（Ｃ１）は、（ｕ１、ｕ２）を時回りにθ°回転させて出力（Ｕ１、Ｕ２）を生成させる。ここにＵ１は、ｘ座標データ、Ｕ２は、ｙ座標データである。
2011502289.tif 000016
あるいは
2011502289.tif 000017
【００４７】
２つの複素データサンプル（入力信号）ｓ１、ｓ２を有するベクトルのＦＦＴを計算する必要が生じた場合を考える。図６に示したように、本発明においては、第２データサンプルｓ２の実部及び第１データサンプルｓ１の実部は、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。第２データサンプル（ｓ２）の虚部及び第１データサンプル（ｓ１）の虚部は、第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。
【００４８】
２つのＣＯＲＤＩＣプロセッサ（Ｃ１）、（Ｃ２）の各々への入力は、次に、時計回りに４５°回転される。ＣＯＲＤＩＣプロセッサ（Ｃ１）、（Ｃ２）からの結果出力信号は、次に以下のように転送される。
【００４９】
従来の方法と同様に、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実部ポート（ｐ１）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実部ポート（ｐ１）からの出力データは、２−ポイントＦＦＴデータの第１出力データ（Ｓ１）の実部及び虚部をそれぞれ構成する。第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚部ポート（ｐ２）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部ポート（ｐ２）からの出力データは、２−ポイントＦＦＴの第２出力データ（Ｓ２）の実部及び虚部をそれぞれ構成する。
【００５０】
＜２−ポイントＦＦＴ＞
図８は、２−ポイントＦＦＴ又はＩＦＦＴを実現する本発明の別の例を示す。図８を参照すると、第１の入力信号ｓ１の実部及び第２の入力信号ｓ２の実部は、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。更に、第１の入力信号ｓ１の虚部及び第２の入力信号ｓ２の虚部は、第１ＣＯＲＤＩＣプロセッサの虚入力ポート（ｐ２）及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポート（ｐ２）にそれぞれ入力される。２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）の各々へのそれぞれの入力は、次に、反時計回りに４５°回転される。２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）の各々からの結果出力データ（信号）は、次に、以下に示すように転送される。
【００５１】
第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部ポート（ｐ２）からの出力データ及び第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚部ポート（ｐ２）からの出力データは、２−ポイントＦＦＴデータの第１出力データ（Ｓ１）の実部及び虚部をそれぞれ構成する。
【００５２】
第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実部ポート（ｐ１）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実部ポート（ｐ１）からの出力データは、２−ポイントＦＦＴデータの第２出力データ（Ｓ２）の虚部及び実部をそれぞれ構成する。
【００５３】
＜一方の入力に回転因子を有する２−ポイントＦＦＴ＞
因数分解可能なＮ−ポイントＦＦＴ又はＩＦＦＴにおいては、ＦＦＴ又はＩＦＦＴの具体化を複数のステージにおいて行うことができる。前ステージの結果は、次のステージに入力される前に、回転因子が乗算される。典型的な回転因子は、
2011502289.tif 000018
と表される。一例として、４−ポイントＦＦＴの場合、ｎ＝｛０，１｝，ｋ＝｛０，１｝である。
【００５４】
図１０は、２−ポイントＦＦＴを計算する前に２つの複素データサンプルに回転因子を乗算するシステムを示している。この場合、回転因子は、
2011502289.tif 000019
に対応している。
【００５５】
１対のＣＯＲＤＩＣプロセッサを用いて図１０に示すシステムを実現するための本発明の別の形態について以下に説明する。
【００５６】
図９は、２つのＣＯＲＤＩＣプロセッサを用いて２−ポイントＦＦＴを実行する別の例の形態を示している。２つの複素データサンプルａ３，ａ４のための図９において、サンプルａ３及び
2011502289.tif 000020
の２−ポイントＦＦＴを評価することが目的である。
【００５７】
図９を参照すると、第１データａ３の実部及び第２データａ４の虚部は、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。
【００５８】
更に、第１データａ３の虚部及び第２データａ４の実部は、第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。
【００５９】
次に、２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）の各々へのそれぞれの入力は、反時計回りに４５°回転される。各々のＣＯＲＤＩＣプロセッサからの結果出力データ（信号）は、次に、下記のように転送される。
【００６０】
第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚部ポート（ｐ２）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の実部ポート（ｐ１）からの出力データは、第１出力データ（Ａ３）の実部及び虚部をそれぞれ構成する。
【００６１】
第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実部ポート（ｐ１）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部ポート（ｐ２）からの出力データは、第２出力データ（Ａ４）の実部及び虚部をそれぞれ構成する。
【００６２】
ＩＦＦＴにおいて、回転因子は、ＦＦＴにおいてのものと同等の共役複素数を取る。従って、４−ポイントＩＦＦＴは、
2011502289.tif 000021
でなく
2011502289.tif 000022
をその回転因子として使用する。
【００６３】
図１１は、２つの入力データサンプルａ３、ａ４が与えられてサンプルａ３、
2011502289.tif 000023
の２−ポイントＦＦＴを評価するための本発明の一例を示す。図１１において、第１データａ８の実部及び第２データａ９の虚部は、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）及び虚入力ポート（ｐ２）にそれぞれ入力される。更に、第１データａ８の虚部及び第２データａ９の実部は、第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実入力ポート（ｐ１）及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚入力ポート（ｐ２）にそれぞれ入力される。２つのＣＯＲＤＩＣプロセッサ（Ｃ１、Ｃ２）の各々へのそれぞれの入力は、次に、反時計回りに４５°回転される。各々のＣＯＲＤＩＣプロセッサからの結果出力データ（信号）は、次に、下記のように転送される。
【００６４】
第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の実部ポート（ｐ１）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部ポート（ｐ２）からの出力データは、第１出力データ（Ａ８）の実部及び虚部をそれぞれ構成する。
【００６５】
第１ＣＯＲＤＩＣプロセッサ（Ｃ１）の虚部ポート（ｐ２）からの出力データ及び第２ＣＯＲＤＩＣプロセッサ（Ｃ２）の虚部ポート（ｐ２）からの出力データは、第２出力データ（Ａ９）の実部及び虚部をそれぞれ構成する。
【００６６】
提案された発明概念のパーフォマンス、次のように説明される。
【００６７】
図６に提案された２−ポイントＦＦＴにおいて、出力は、
2011502289.tif 000024
によって与えられる。
【００６８】
これは、ベクトル［ｓ１  ｓ２］のスケーリングされたＦＦＴと等価である。図６から明らかなように、ＦＦＴの結果は、僅か２つのＣＯＲＤＩＣプロセッサを用いて得られ、その結果として複雑さが低減される。図８に示した、ＣＯＲＤＩＣに基いた別の２−ポイントＦＦＴの出力も（７）によって与えられる。
【００６９】
＜４−ポイントＦＦＴ＞
図１２は、本発明を適用することの可能なＦＦＴの一例を示している。図１２を参照すると、
2011502289.tif 000025
の４データサンプルの４−ポイントＦＦＴは、２ステージの処理を用いて具体化される。
【００７０】
第１ステージには、２対のＣＯＲＤＩＣプロセッサがある。第１ステージのＦＦＴ−１は、図６又は８に示したように構成された２つのＣＯＲＤＩＣプロセッサを備えている。第１ステージのＦＦＴ−２は、図６又は８に示したように構成された２つのＣＯＲＤＩＣプロセッサを備えている。各々のＣＯＲＤＩＣプロセッサ対は、図７について説明した入力ポート及び出力ポートを備えている。
【００７１】
第１の対のＦＦＴ−１は、データサンプル［ｘ１  ｘ３］の２−ポイントＦＦＴを計算し、第２の対のＦＦＴ−２は、データサンプル［ｘ２  ｘ４］の２−ポイントＦＦＴを計算する。
【００７２】
２−ポイントＦＦＴの計算は、図６又は図８に提案された仕方でなされる。
【００７３】
これらの２対のＣＯＲＤＩＣプロセッサからの出力は、［ａ１  ａ３］及び［ａ２  ａ４］である。第１ステージからの出力データは、次に、第２ステージにおいて、下記のように処理される。
【００７４】
４−ポイントＦＦＴの第２ステージにおいては、第１の対のＣＯＲＤＩＣプロセッサ（ＦＦＴ−３）を用いて、２データサンプル［ａ１  ａ２］の２−ポイントＦＦＴを評価する。やはり図６又は図８に提案された仕方を用いて、２−ポイントＦＦＴを実現することができる。
【００７５】
次に、４−ポイントＦＦＴの第２ステージにおいて、第２の対のＣＯＲＤＩＣプロセッサ（ＦＦＴ−４）を用いて、２データサンプル
2011502289.tif 000026
の２−ポイントＦＦＴを評価する。
【００７６】
この操作は、図９に示した仕方で具体化される。
【００７７】
４−ポイントＦＦＴの第１ステージは、［ｘ１  ｘ３］，［ｘ２  ｘ４］の２−ポイントＦＦＴを具体化し、次に［ａ１  ａ３］，  ［ａ２  ａ４］を出力データとして生成する。式（７）から、［ａ１  ａ３］，  ［ａ２  ａ４］がそれぞれ、
2011502289.tif 000027
によってそれぞれ与えられる。第２ステージは、［ａ１  ａ２］，
2011502289.tif 000028
に対して２−ポイントＦＦＴを実現する。従って、出力データは、（７）、（８）を用いて、
2011502289.tif 000029
によって与えられる。
【００７８】
（１）から、（９）が
2011502289.tif 000030
のスケーリングされたＦＦＴを表しているとすることができる。よって、提案された方法は、純ＣＯＲＤＩＣ基の処理装置を用いて４−ポイントＦＦＴを実現することを可能とする。４−ポイントＦＦＴは、スケーリングされた４−ポイントＩＦＦＴを実現するためにも使用し得る。一例として、
2011502289.tif 000031
のＩＦＦＴを評価する場合には、スケーリングされたＩＦＦＴの結果
2011502289.tif 000032
は、
2011502289.tif 000033
によって与えられる。ここにｘ１，  ｘ２，  ｘ３及びｘ４は、（８）によって与えられたスケーリングされたＦＦＴの結果である。
【００７９】
＜８−ポイントＦＦＴ＞
図１３は、本発明を適用することの可能なＦＦＴの他の例を示している。図１３を参照すると、８データサンプル
2011502289.tif 000034
の８−ポイントＦＦＴを評価するシステムは、３つの処理ステージを用いて具体化される。
【００８０】
第１ステージ及び第２ステージは、２つの４−ポイントＦＦＴ操作を実行するものと考えることができる。これらは
2011502289.tif 000035
及び
2011502289.tif 000036
のＦＦＴである。これらの２つの４−ポイントＦＦＴは、図１２を参照して説明したように具体化される。
【００８１】
２つの４−ポイントＦＦＴの出力には、２つの回転因子
2011502289.tif 000037
，
2011502289.tif 000038
及び
2011502289.tif 000039
が乗算される。ここに
2011502289.tif 000040
2011502289.tif 000041
及び
2011502289.tif 000042
である。
【００８２】
８−ポイントＦＦＴを実現する第３ステージは、２−ポイントＦＦＴ操作を実行するための４対のＣＯＲＤＩＣを包含する。この図において、回転因子
2011502289.tif 000043
の乗算と２−ポイントＦＦＴ（３Ｐ−Ｓ３）とを組合わせ得ることに注意されたい。これらの２つの操作を組合わせると、ＣＯＲＤＩＣプロセッサ対（３Ｐ−Ｓ３）は、図９に示したＩＩＰを用いて具体化されよう。
【００８３】
＜８−ポイントＩＦＦＴ＞
図１４は、やはり本発明を適用することの可能なＩＦＦＴの一形態を示している。一般的な具体化の構成は、上述した８−ポイントＩＦＦＴと同様である。この図において、８データサンプル
2011502289.tif 000044
の８−ポイントＦＦＴは、３処理ステージを用いて具体化される。第１ステージ及び第２ステージは、２つの４−ポイントＩＦＦＴ操作を実行するものと考えることができる。これらは
2011502289.tif 000045
及び
2011502289.tif 000046
のＩＦＦＴである。２つの４−ポイントＩＦＦＴの出力には、２つの回転因子
2011502289.tif 000047
、
2011502289.tif 000048
が乗算される。ここに
2011502289.tif 000049
及び
2011502289.tif 000050
である。
【００８４】
＜４−ポイントＩＦＦＴ＞
ＦＦＴの場合と同様に、４−ポイントＩＦＦＴは、２つのステージから成る。第１ステージには２対のＣＯＲＤＩＣプロセッサがある。第１の対は、データサンプル［ｓ１  ｓ５］の２−ポイントＩＦＦＴを計算し、第２の対のＣＯＲＤＩＣプロセッサは、［ｓ３  ｓ７］の２−ポイントＩＦＦＴを計算する。２−ポイントＩＦＦＴの計算は、図６又は図８に提案された仕方でなされる。これらの２対のＣＯＲＤＩＣプロセッサからの出力は、［ａ１  ａ３］及び［ａ２  ａ４］である。第１ステージからの出力データは、次に、第２ステージにおいて、下記のように処理される。
【００８５】
４−ポイントＦＦＴの第２ステージにおいて、第１の対のＣＯＲＤＩＣプロセッサを用いて、２データサンプル［ａ１  ａ２］  の２−ポイントＩＦＦＴを評価する。やはり図６又は図８に提案された仕方で２−ポイントＩＦＦＴを実現することができる。次に、４−ポイントＩＦＦＴの第２ステージにおいて、第２の対のＣＯＲＤＩＣプロセッサを用いて、２データサンプル
2011502289.tif 000051
の２−ポイントＩＦＦＴを評価する。この操作は、図１１に示した仕方で具体化される。
【００８６】
８−ポイントＩＦＦＴを実現する第３ステージは、２−ポイントＩＦＦＴ操作を実行するための３対のＣＯＲＤＩＣと、
2011502289.tif 000052
の２−ポイントＩＦＦＴを評価するための１対のＣＯＲＤＩＣとを包含する。後者の、即ち１対のＣＯＲＤＩＣは、図１１に示したように具体化される。
【産業上の利用可能性】
【００８７】
この技術は、２−ポイントＦＦＴ又はＩＦＦＴのステージを用いてＦＦＴ又はＩＦＦＴを評価するどんな信号処理システムにも適用することができる。
【００８８】
本発明の他の目的、特徴及び形態は、全開示から明らかになる通りであり、以上に開示され請求項において請求された本発明の要旨及び範囲内において種々の変更が可能である。
【００８９】
更に、ここに開示され請求された各種の要素、事項又は変更は、前記の変更に包含される。
【符号の説明】
【００９０】
Ｃ１、Ｃ２  ＣＯＲＤＩＣプロセッサ
Ｉｐ  ２−ポイントＦＦＴ
Ｉｐ１  ２−ポイントＦＦＴ
ＩＩｐ  時計回りに入力を９０°回転させた後２−ポイントＦＦＴを行うための２−ポイント処理装置（又は方法）
ＩＩＩｐ  反時計回りに入力を９０°回転させた後２−ポイントＦＦＴを行うための２−ポイント処理装置（又は方法）
ｐ１  入力ポート（実数データ）
ｐ２  入力ポート（虚数データ）
Ｐ１  出力ポート（実数データ）
Ｐ２  出力ポート（虚数データ）
ｓ１、ｓ２  入力信号
Ｓ１、Ｓ２  出力信号
π  １８０°に相当するラジアン
ＷｋＮ  回転因子
【図１】
2011502289.tif 000053
【図２】
2011502289.tif 000054
【図３】
2011502289.tif 000055
【図４】
2011502289.tif 000056
【図５】
2011502289.tif 000057
【図６】
2011502289.tif 000058
【図７】
2011502289.tif 000059
【図８】
2011502289.tif 000060
【図９】
2011502289.tif 000061
【図１０】
2011502289.tif 000062
【図１１】
2011502289.tif 000063
【図１２】
2011502289.tif 000064
【図１３】
2011502289.tif 000065
【図１４】
2011502289.tif 000066
【国際調査報告】
2011502289.tif 000067
2011502289.tif 000068