(57)【要約】  各ウェハが複数の集積回路を有する半導体ウェハをダイシングする方法が記載される。方法は、半導体ウェハの上方に、マスクを形成する工程を含む。マスクは、集積回路を覆い、保護する。マスクは、レーザスクライビングプロセスによってパターニングされ、これによってギャップをパターニングされたマスクに提供する。パターニングは、集積回路間の半導体ウェハの領域を露出させる。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって個片化された集積回路を形成する。その後、パターニングされたマスクは、個片化された集積回路から分離される。
2014523116.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積回路を含む半導体ウェハをダイシングする方法であって、
半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程と、
レーザスクライビングプロセスによってマスクをパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供する工程と、
パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程と、
個片化された集積回路からパターニングされたマスクを分離する工程を含む方法。
【請求項２】
マスクを形成する工程は、集積回路に薄いポリマーシートを接着させる工程を含む請求項１記載の方法。
【請求項３】
薄いポリマーシートは、集積回路に対して透明であり、約５０ミクロン以下の厚さを有する請求項２記載の方法。
【請求項４】
マスクを形成する工程は、集積回路上にフォトレジスト層を堆積させる工程を含む請求項１記載の方法。
【請求項５】
個片化された集積回路からパターニングされたマスクを分離する工程は、リフトオフプロセス、ロールオフプロセス、又はピールオフプロセスからなる群から選択されるプロセスによって、パターニングされたマスクを物理的に除去する工程を含む請求項１記載の方法。
【請求項６】
レーザスクライビングプロセスによってマスクをパターニングする工程は、フェムト秒ベースのレーザスクライビングプロセスによってパターニングする工程を含む請求項１記載の方法。
【請求項７】
半導体ウェハの上方にマスクを形成する工程は、高密度プラズマエッチングプロセスに耐えるのに適したマスクを形成する工程を含む請求項１記載の方法。
【請求項８】
複数の集積回路を含む半導体ウェハをダイシングするためのシステムであって、
ファクトリインタフェースと、
ファクトリインタフェースに結合されたレーザスクライブ装置と、
ファクトリインタフェースに結合されたプラズマエッチングチャンバと、
ファクトリインタフェースに結合され、物理的に除去可能なマスクを形成するように構成された堆積チャンバを含むシステム。
【請求項９】
堆積チャンバは、集積回路に薄いポリマーシートを接着するように構成される請求項８記載のシステム。
【請求項１０】
堆積チャンバは、集積回路上にフォトレジスト層を堆積するように構成される請求項８記載のシステム。
【請求項１１】
プラズマエッチングチャンバ及び堆積チャンバは、ファクトリインタフェースに結合されたクラスタツールに収容され、クラスタツールは、
マスク除去ステーション又はチャンバを含む請求項８記載のシステム。
【請求項１２】
マスク除去ステーション又はチャンバは、リフトオフプロセス、ロールオフプロセス、又はピールオフプロセスからなる群から選択されるプロセスによって、物理的に除去可能なマスクを除去するように構成される請求項１１記載のシステム。
【請求項１３】
複数の集積回路を含む半導体ウェハをダイシングする方法であって、
シリコン基板の上方に、物理的に除去可能なマスクを形成する工程であって、物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護し、集積回路は、低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程と、
レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層をパターニングし、これによって集積回路間のシリコン基板の領域を露出させる工程と、
ギャップを貫通してシリコン基板をエッチングし、これによって個片化された集積回路を形成する工程と、
個片化された集積回路から物理的に除去可能なマスクを分離する工程を含む方法。
【請求項１４】
レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層をパターニングする工程は、二酸化ケイ素の層をアブレーション加工する前に物理的に除去可能なマスクをアブレーション加工する工程と、低Ｋ材料の層及び銅の層をアブレーション加工する前に二酸化ケイ素の層をアブレーション加工する工程を含む請求項１３記載の方法。
【請求項１５】
物理的に除去可能なマスクを形成する工程は、集積回路に薄いポリマーシートを接着する工程を含む請求項１３記載の方法。
【発明の詳細な説明】
【背景】
【０００１】
１）分野
本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。
【０００２】
２）関連技術の説明
半導体ウェハ処理では、集積回路は、シリコン又は他の半導体材料からなるウェハ（基板ともいう）上に形成されている。一般に、半導体、導電体又は絶縁体のいずれかである様々な材料の層が、集積回路を形成するために利用される。これらの材料は、様々な周知のプロセスを用いてドープされ、堆積され、エッチングされ、これによって集積回路を形成する。各ウェハは、ダイとして知られる集積回路を含む多数の個々の領域を形成するように処理される。
【０００３】
集積回路形成プロセスに続いて、ウェハは「ダイシング」され、これによってパッケージ化するために、又はより大規模な回路内でパッケージ化されていない形態で使用するために、互いに個々のダイに分離される。ウェハダイシング用に使用される２つの主要な技術は、スクライビングとソーイングである。スクライビングでは、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿ってウェハ表面を横切って移動する。これらのスクライブラインは、ダイ間の空間に沿って延びている。これらの空間は、一般に「ストリート」と呼ばれている。ダイヤモンドスクライブは、ストリートに沿って、ウェハ表面に浅い傷を形成する。ローラ等による圧力の印加時に、ウェハは、スクライブラインに沿って分離する。ウェハ内での破断は、ウェハ基板の結晶格子構造に従う。スクライビングは、約１０ミル（１インチの１０００分の１）又はそれ以下の厚さであるウェハに対して使用することができる。より厚いウェハに対しては、ソーイングが、現在のところ、ダイシングするのに好適な方法である。
【０００４】
ソーイングでは、１分当たり高回転数で回転するダイヤモンドが先端に付いた鋸（ソー）が、ウェハ表面に接触し、ストリートに沿ってウェハを切断（ソーイング）する。ウェハは、支持部材（例えば、フィルムフレーム全域に亘って伸ばされた接着フィルム）上に取り付けられ、鋸が垂直及び水平の両方のストリートに繰り返し印加される。スクライビング又はソーイングのいずれにおいても１つの問題は、チップ（欠け）及びゴージ（削り溝）が切断されたダイ端部に沿って形成される可能性があることである。また、亀裂が形成され、ダイの端部から基板内へと伝播し、集積回路を動作不能にする可能性がある。正方形又は長方形のダイの片側のみが結晶構造の＜１１０＞方向にスクライブ可能であるので、チッピング（欠け）及びクラッキング（割れ）は、スクライビングにおいて特に問題である。その結果、ダイのもう一方の側の劈開は、ギザギザの分離ラインをもたらす。チッピング及びクラッキングのために、集積回路への損傷を防止するための追加の間隔がウェハ上のダイ間に必要となる（例えば、チップ及びクラックが実際の集積回路からある距離に維持される）。間隔要件の結果として、標準サイズのウェハ上にはそれほど多くのダイを形成することはできず、もしもそうでないならば回路用に使用可能であったウェハの実質的な領域が無駄になる。鋸の使用は、半導体ウェハ上の実質的な領域の無駄を悪化させる。鋸の刃は、約１５ミクロンの厚さである。このように、鋸によって作られた切り口を取り巻く割れ及びその他の損傷が、集積回路に悪影響を及ぼさないことを保証するために、３００〜５００ミクロンはしばしばダイのそれぞれの回路を分離しなければならない。更に、切断後、各ダイは、ソーイングプロセスから生じる粒子及び他の汚染物質を除去するために実質的なクリーニングを必要とする。
【０００５】
プラズマダイシングもまた使用されてきたが、同様に制限を有するかもしれない。例えば、プラズマダイシングの実施を妨げる１つの制限は、コストであるかもしれない。レジストをパターニングするための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製造の問題又はスループットの限界を作る可能性があることである。
【概要】
【０００６】
本発明の実施形態は、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法を含む。
【０００７】
一実施形態では、複数の集積回路を有する半導体ウェハをダイシングする方法は、半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程を含む。その後、マスクは、レーザスクライビングプロセスによってパターニングされ、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供する。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって個片化された集積回路を形成する。その後、パターニングされたマスクは、個片化された集積回路から分離される。
【０００８】
別の一実施形態では、半導体ウェハをダイシングするためのシステムは、ファクトリインタフェースを含む。レーザスクライブ装置は、ファクトリインタフェースに結合され、フェムト秒ベースのレーザを含む。プラズマエッチングチャンバもまた、ファクトリインタフェースに結合される。堆積チャンバもまた、ファクトリインタフェースに結合される。堆積チャンバは、物理的に除去可能なマスクを形成するように構成される。
【０００９】
別の一実施形態では、複数の集積回路を含む半導体ウェハをダイシングする方法は、シリコン基板の上方に、物理的に除去可能なマスクを形成する工程を含む。物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護する。集積回路は、低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層から構成される。物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層は、レーザスクライビングプロセスによってパターニングされ、これによって集積回路間のシリコン基板の領域を露出させる。その後、シリコン基板は、ギャップを貫通してエッチングされ、これによって個片化された集積回路を形成する。その後、物理的に除去可能なマスクは、個片化された集積回路から分離される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャートである。
【図２Ａ】本発明の一実施形態に係る、図１のフローチャートの操作１０２に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
【図２Ｂ】本発明の一実施形態に係る、図１のフローチャートの操作１０４に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
【図２Ｃ】本発明の一実施形態に係る、図１のフローチャートの操作１０６及び１０８に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
【図３】本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図である。
【図４Ａ】〜
【図４Ｆ】本発明の一実施形態に係る、半導体ウェハをダイシングする方法における各種操作の断面図を示す。
【図５】本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
【図６】本発明の一実施形態に係る、例示的なコンピュータシステムのブロック図を示す。
【詳細な説明】
【００１１】
各ウェハが複数の集積回路を上に有する半導体ウェハのダイシング方法が記載される。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の特定の詳細（例えば、レーザスクライビング・プラズマエッチング個片化プロセス用の物理的に除去可能なマスク）が記載される。本発明の実施形態は、これらの特定の詳細なしに実施できることが、当業者には明らかであろう。他の例では、周知の態様（例えば、集積回路の製造）は、本発明の実施形態を不必要に曖昧にしないために、詳細には説明されない。更に、図に示される様々な実施形態は、例示であり、必ずしも縮尺通りに描かれていないことを理解すべきである。
【００１２】
初めのレーザスクライブと、後続のプラズマエッチングを含むハイブリッドなウェハ又は基板のダイシングプロセスは、ダイの個片化のために実施することができる。レーザスクライブプロセスは、マスク、有機・無機誘電体層、及びデバイス層をきれいに除去するために使用することができる。その後、レーザエッチングプロセスは、ウェハ又は基板の露出又は部分的なエッチング時に終了することができる。ダイシングプロセスのプラズマエッチング部分は、その後、ダイ又はチップを個片化又はダイシングするために、ウェハ又は基板のバルクを貫通して（例えば、バルクの単結晶シリコンを貫通して）エッチングするために用いることができる。レーザスクライブ・プラズマエッチングプロセスで使用するのに適したマスクは、レーザスクライブプロセス又はプラズマエッチングプロセスのいずれとも干渉せず、両プロセスを実行した後に容易に除去可能なマスクであることができる。
【００１３】
ウェハ又は基板の中又は上に含まれる集積回路は、多くの場合、パッシベーション層（例えば、ポリイミド層）によって部分的に囲まれた上部導電性バンプ層を含む。本発明の一実施形態によると、パッシベーション層及びバンプ層は、さもなければ、集積回路のレーザスクライブ・プラズマエッチング個片化の間、損傷を受けるであろう。したがって、マスクは、集積回路のレーザスクライブ・プラズマエッチング個片化の間、保護用のパッシベーション層及びバンプ層の上方で使用することができる。しかしながら、パッケージングを考慮して、マスクは、個片化プロセスの後に除去されてもよい。一実施形態では、マスクは、物理的に除去可能なマスクであり、以下に詳細に説明されるように、物理的なプロセス（例えば、リフトオフ、ロールオフ、又はピールオフプロセス）によって除去される。このような一実施形態では、物理的除去プロセス自体もまた、パッシベーション層又はバンプ層を損傷しない。
【００１４】
図１は、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャート１００である。図２Ａ〜図３Ｃは、本発明の一実施形態に係る、フローチャート１００の操作に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
【００１５】
フローチャート１００の操作１０２及び対応する図２Ａを参照すると、マスク２０２が、半導体ウェハ又は基板２０４の上方に形成される。マスク２０２は、半導体ウェハ２０４の表面上に形成された集積回路２０６を覆い、保護する。マスク２０２は、集積回路２０６のそれぞれの間に形成された介在するストリート２０７も覆う。
【００１６】
本発明の一実施形態によると、マスク２０２は、物理的に除去可能なマスクである。物理的に除去可能なマスクは、レーザ・エッチング個片化プロセスに耐えるのに適しているかもしれない。例えば、一実施形態では、物理的に除去可能なマスク２０２は、約３００ミクロンまでの厚さを有する下地のスタックのエッチングに耐えるのに適している。一実施形態では、物理的に除去可能なマスク２０２は、後述するように、マスクをパターニングするクリーンなレーザアブレーションプロセスを受けるが、後続のプラズマエッチングプロセスに耐えるのに適している。一実施形態では、物理的に除去可能なマスク２０２は、感光性又は非感光性のいずれかである。このような一実施形態では、物理的に除去可能なマスク２０２はポリマーである。具体例では、感光性材料は、レーザと材料の相互作用に対しては、非感光性であるよりも好適である。
【００１７】
一実施形態では、半導体ウェハ又は基板２０４は、製造プロセスに耐えるのに適しており、その上に半導体処理層を好適に配置することができる材料で構成される。例えば、一実施形態では、半導体ウェハ又は基板２０４は、ＩＶ族系材料（例えば、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）で構成される。特定の一実施形態では、半導体ウェハ２０４を提供する工程は、単結晶シリコン基板を提供する工程を含む。特定の一実施形態では、単結晶シリコン基板は、不純物原子によってドープされる。別の一実施形態では、半導体ウェハ又は基板２０４は、ＩＩＩ−Ｖ族材料（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＩＩＩ−Ｖ族材料基板等）から構成される。
【００１８】
一実施形態では、半導体ウェハ又は基板２０４は、半導体デバイスのアレイが集積回路２０６の一部として、その上又は中に配置される。このような半導体デバイスの例としては、シリコン基板内に製造され、誘電体層に囲まれたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、これらに限定されない。複数の金属相互接続が、誘電体層を取り囲んで、デバイス又はトランジスタの上方に形成され、集積回路２０６を形成するようにデバイス又はトランジスタを電気的に結合するのに使用することができる。導電性バンプ層及び／又はパッシベーション層が相互接続層の上方に形成されてもよい。ストリート２０７を構成する材料は、集積回路２０６を形成するために使用される材料と類似又は同じであることができる。例えば、ストリート２０７は、誘電材料、半導体材料、メタライゼーションの層から構成することができる。一実施形態では、１以上のストリート２０７は、集積回路２０６の実際のデバイスと類似のテストデバイスを含む。
【００１９】
フローチャート１００の操作１０４及び対応する図２Ｂを参照すると、マスク２０２は、レーザスクライビングプロセスでパターニングされ、これによって集積回路２０６間の半導体ウェハ又は基板２０４の領域を露出させるギャップ２１０を有するパターニングされたマスク２０８を提供する。このように、レーザスクライビングプロセスは、集積回路２０６間にもともと形成されていたストリート２０７の材料を除去するために使用される。本発明の一実施形態によると、レーザスクライビングプロセスによってマスク２０２をパターニングする工程は、図２Ｂに示されるように、集積回路２０６間の半導体ウェハ２０４の領域内に部分的にトレンチ２１２を形成する工程を含む。
【００２０】
一実施形態では、レーザスクライビングプロセスによってマスク２０２をパターニングする工程は、フェムト秒範囲内のパルス幅をもつレーザを使用する工程を含む。具体的には、可視スペクトル又は紫外線（ＵＶ）又は赤外線（ＩＲ）の波長（これら３つを合わせて、広帯域光スペクトル）に相当する光に基づくレーザが使用され、これによってフェムト秒ベースのレーザ、すなわちフェムト秒（１０−１５秒）オーダーのパルス幅を有するレーザを提供することができる。一実施形態では、アブレーションは、波長に依存しない、又は本質的には波長に依存しないので、複雑な膜（例えば、マスク２０２、ストリート２０７、及びひょっとすると半導体ウェハ又は基板２０４の一部の膜）に適している。
【００２１】
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類（例えば、導体、絶縁体、半導体）及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素及び窒化ケイ素）を含むことができるが、これらに限定されない。
【００２２】
ウェハ又は基板上に配置された個々の集積回路の間のストリートは、集積回路自身と類似又は同じ層を含むことができる。例えば、図３は、本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図を示す。
【００２３】
図３を参照すると、ストリート領域３００は、シリコン基板の上部３０２、第１二酸化ケイ素層３０４、第１エッチストップ層３０６、（例えば、二酸化ケイ素の誘電率４．０よりも低い誘電率を有する）第１低Ｋ誘電体層３０８、第２エッチストップ層３１０、第２低Ｋ誘電体層３１２、第３エッチストップ層３１４、非ドープシリカガラス（ＵＳＧ）層３１６、第２二酸化ケイ素層３１８、及びフォトレジスト３２０の層を、図示の相対的な厚さで含む。銅メタライゼーション３２２は、第１及び第３のエッチストップ層３０６及び３１４の間に、第２エッチストップ層３１０を貫通して配置される。特定の一実施形態では、第１、第２、第３エッチストップ層３０６、３１０、３１４は、窒化シリコンで構成され、一方、低Ｋ誘電体層３０８及び３１２は、炭素ドープ酸化シリコン材料で構成される。
【００２４】
従来のレーザ照射（例えば、ナノ秒ベース又はピコ秒ベースのレーザ照射）の下では、ストリート３００の材料は、光吸収及びアブレーションメカニズムの面で、かなり異なって振る舞う。例えば、二酸化ケイ素等の誘電体層は、通常の条件下では市販されているレーザのすべての波長に対して基本的に透明である。対照的に、金属、有機物（例えば、低Ｋ材料）及びシリコンは、（特に、ナノ秒ベース又はピコ秒ベースのレーザ照射に応答して）非常に容易に光子に結合可能である。しかしながら、一実施形態では、フェムト秒ベースのレーザプロセスは、二酸化ケイ素の層をアブレーション加工する前に、物理的に除去可能なマスクをアブレーション加工し、その後、低Ｋ材料の層及び銅の層をアブレーション加工する前に、二酸化ケイ素の層をアブレーション加工することによって、物理的に除去可能なマスク層、二酸化ケイ素の層、低Ｋ材料の層、及び銅の層をパターニングするために使用される。特定の一実施形態では、約４００フェムト秒以下のパルスが、マスク、ストリート、及びシリコン基板の一部を除去するフェムトベースのレーザ照射プロセスで使用される。
【００２５】
本発明の一実施形態によると、好適なフェムト秒ベースのレーザプロセスは、通常、様々な材料内で非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜５００フェムト秒の範囲内のパルス幅を有するが、好ましくは１００フェムト秒〜４００フェムト秒の範囲内である。一実施形態では、フェムト秒レーザ光源は、約２００ナノメートル〜１５７０ナノメートルの範囲内の波長を有するが、好ましくは２５０ナノメートル〜５４０ナノメートルの範囲内である。一実施形態では、レーザ及び対応する光学系は、作業面で約３ミクロン〜１５ミクロンの範囲内の焦点を提供するが、好ましくは、約５ミクロン〜１０ミクロンの範囲内である。
【００２６】
作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、約２００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは、約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
【００２７】
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、一実施形態では、好ましくは１〜２パスである。一実施形態では、ワークピース内のスクライビング深さは、約５ミクロン〜５０ミクロンの深さの範囲内であるが、好ましくは、約１０ミクロン〜２０ミクロンの深さの範囲内である。レーザは、特定のパルス繰り返しレートの単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２ミクロン〜１５ミクロンの範囲内であるが、シリコンウェハのスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６ミクロン〜１０ミクロンの範囲内である。
【００２８】
無機誘電体（例えば二酸化ケイ素）のイオン化を達成し、無機誘電体の直接的なアブレーションの前に下地の損傷によって引き起こされる層間剥離及び欠けを最小限に抑えるのに十分に高いレーザ強度を提供する等の利益及び利点によって、レーザパラメータを選択することができる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さと共に、産業用途に意味のあるプロセススループットを提供するように選択することができる。上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
【００２９】
フローチャート１００の操作１０６及び対応する図２Ｃを参照すると、半導体ウェハ２０４は、パターニングされたマスク２０８内のギャップ２１０を貫通してエッチングされ、これによって個片化された集積回路２０６を形成する。本発明の一実施形態によると、半導体ウェハ２０４をエッチングする工程は、図４Ｃに示されるように、レーザスクライビングプロセスによって形成されたトレンチ２１２をエッチングし、これによって最終的に、半導体ウェハ２０４を完全に貫通してエッチングする工程を含む。
【００３０】
一実施形態では、半導体ウェハ２０４をエッチングする工程は、プラズマエッチングプロセスを使用する工程を含む。一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。例えば、特定の一実施形態では、半導体ウェハ２０４の材料のエッチング速度は、毎分２５ミクロンよりも大きい。超高密度プラズマ源を、ダイの個片化プロセスのプラズマエッチング部分用に使用してもよい。このようなプラズマエッチングプロセスを行うのに適したプロセスチャンバの一例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これによって容量結合のみで可能であったものよりも、イオン密度及びイオンエネルギーをはるかに独立して制御し、更に磁気強化による改善も提供される。この組み合わせは、イオン密度をイオンエネルギーから効果的に分離することを可能にし、これによって非常に低い圧力でさえ、高く、潜在的に損傷を与えるＤＣバイアスレベル無しで、相対的に高い密度のプラズマを達成することができる。これは、非常に広いプロセスウィンドウをもたらす。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバを用いることができる。例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチング速度を約４０％上回るエッチング速度で単結晶シリコン基板又はウェハ２０４をエッチングするのに、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的にフッ素系ガス（例えば、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されたプラズマに基づく。
【００３１】
フローチャート１００の操作１０８及び再び対応する図２Ｃを参照すると、パターニングされたマスク２０８が、個片化された集積回路２０６から分離される。一実施形態では、マスク除去構造２１０（例えば、接着層）が使用され、これによってパターニングされたマスク２０８を個片化された集積回路２０６から除去する。一実施形態では、パターニングされたマスク２０８は、図４Ａ〜図４Ｆと関連して以下により詳細に記載されるように、個片化プロセスのレーザスクライブ・プラズマエッチング部分の後だが、例えばバッキングテープからの最終的な個別化の前に除去される。一実施形態では、分離は、例えばマスク層の溶媒による溶解除去と区別される機械的な分離である。
【００３２】
したがって、フローチャート１００及び図２Ａ〜図２Ｃを再び参照すると、ウェハのダイシングは、物理的に除去可能なマスクを貫通し、（メタライゼーションを含む）ウェハのストリートを貫通し、部分的にシリコン基板内への最初のレーザアブレーションによって実行することができる。レーザのパルス幅は、フェムト秒の範囲内で選択することができる。その後、ダイの個片化は、後続のスルーシリコンディーププラズマエッチングによって完了することができる。その後、物理的に除去可能なマスクは、個片化された集積回路から除去される。本発明の一実施形態に係る、ダイシング用材料スタックの具体例が、図４Ａ〜図４Ｆに関連して後述される。
【００３３】
図４Ａを参照すると、ハイブリッドレーザアブレーション・プラズマエッチングダイシング用の材料スタックは、物理的に除去可能なマスク４０２、デバイス層４０４、及び基板４０６を含む。物理的に除去可能なマスク４０２、デバイス層４０４、及び基板４０６は、バッキングテープ４１０に貼り付けられたダイアタッチフィルム４０８の上方に配置される。一実施形態では、デバイス層４０４は、１以上の金属層（例えば、銅層）及び１以上の低Ｋ誘電体層（例えば、炭素ドープの酸化物層）の上方に配置された無機誘電体層（例えば、二酸化ケイ素）を含む。デバイス層４０４はまた、集積回路間に配置され、集積回路と同一又は類似の層を含むストリートを含むことができる。一実施形態では、基板４０６は、バルクの単結晶シリコン基板である。
【００３４】
一実施形態では、物理的に除去可能なマスク４０２は、デバイス層４０４の上にシートを配置又は圧延することにより塗布される（例えば、フィルム又はテープの形態の）薄いポリマーシートである。このような一実施形態では、薄いポリマーシートは、レーザスクライビング及びその後のプラズマエッチングプロセスに耐えるのに十分高いデバイス層４０４への接着性を有するが、より強力な接着剤層によるその後の物理的な除去のために十分に低い接着性を有している。一実施形態では、薄いポリマーシートは、デバイス層４０４上に配置されたポリビニルアルコールの層を含む。一実施形態では、薄いポリマーシートは、ウェハ又は基板のストリートをレーザアブレーションプロセスとアライメントするために十分に透明である。一実施形態では、薄いポリマーシートは、約５０ミクロン以下（例えば、、２０ミクロン）の厚さを有する。一実施形態では、薄いポリマーシートは、ウェハ又は基板４０６のキャリアに使用されるフレームカバーによってデバイス層４０４に固定される。
【００３５】
別の一実施形態では、物理的に除去可能なマスク４０２は、スピンオン層（例えば、フォトレジスト層）から構成される。例えば、一実施形態では、フォトレジスト層は、例えば、２４８ナノメートル（ｎｍ）レジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、極紫外（ＥＵＶ）レジスト、又はジアゾナフトキノン増感剤を加えたフェノール樹脂マトリックスが挙げられるが、これらに限定されないポジ型フォトレジスト材料で構成される。一実施形態では、フォトレジスト層は、例えば、ポリ−シス−イソプレン及びポリ−ビニル−シンナメートが挙げられるが、これらに限定されないネガ型フォトレジスト材料で構成される。
【００３６】
一実施形態では、バルクの単結晶シリコン基板４０６は、ダイアタッチフィルム４０８に貼り付けられる前に、裏側から薄化される。このような一実施形態では、薄化は、デバイス層４０４の上方に物理的に除去可能なマスク４０２を形成又は配置した後に実行される。しかしながら、別のこのような一実施形態では、薄化は、デバイス層４０４の上方に物理的に除去可能なマスク４０２を形成又は配置する前に実行される。薄化は、裏面研削プロセスによって実行することができる。一実施形態では、バルクの単結晶シリコン基板４０６が、約５０〜１００ミクロンの範囲内の厚さまで薄化される。なお、一実施形態では、薄化は、レーザアブレーション・プラズマエッチングダイシングプロセスの前に実行されることに留意することが重要である。一実施形態では、デバイス層４０４は、約２〜３ミクロンの範囲内の厚さを有する。一実施形態では、ダイアタッチフィルム４０８（又は薄化された又は薄いウェハ又は基板をバッキングテープ４１０に接着可能な任意の適切な代替物）は、約２０ミクロンの厚さを有する。
【００３７】
図４Ｂを参照すると、物理的に除去可能なマスク４０２、デバイス層４０４、及び基板４０６の一部が、レーザスクライビングプロセス４１２によってパターニングされ、これによって基板４０６内にトレンチ４１４を形成する。一実施形態では、レーザスクライビングプロセス４１２は、フェムト秒ベースのレーザスクライビングプロセス４１２である。一実施形態では、物理的に除去可能なマスク４０２は、レーザスクライビングプロセス４１２によって貫通して切断され、レーザスクライビングプロセス４１２によって生成された破片を運ぶように機能する。
【００３８】
図４Ｃを参照すると、スルーシリコンディーププラズマエッチングプロセス４１６が、ダイアタッチフィルム４０８の上部を露出させ、シリコン基板４０６を個片化するダイアタッチフィルム４０８までトレンチ４１４を拡張するために使用される。デバイス層４０４は、スルーシリコンディーププラズマエッチングプロセス４１６中に、物理的に除去可能なマスク４０２によって保護される。
【００３９】
図４Ｄを参照すると、個片化プロセスは、ダイアタッチフィルム４０８をパターニングする工程と、バッキングテープ４１０の上部を露出させる工程と、ダイアタッチフィルム４０８を個片化する工程を更に含むことができる。一実施形態では、ダイアタッチフィルムは、レーザプロセスによって、又はエッチングプロセスによって個片化される。
【００４０】
図４Ｅを参照すると、除去構造４１８が、物理的に除去可能なマスク４０２上に配置される。一実施形態では、除去構造４１８は接着層である。このような一実施形態では、接着層の及び物理的に除去可能なマスク４０２の組成は、物理的に除去可能なマスク４０２と、デバイス層４０４のポリマー層の間の除去選択性を提供するように選択される。
【００４１】
一実施形態では、除去構造４１８は、例えば、片面に合成アクリル系接着剤が接着された柔軟なポリ塩化ビニル（ＰＶＣ）層、接着剤で被覆されたポリオレフィン系フィルム、紫外線（ＵＶ）硬化型ダイシングテープ、シリコーン接着面を有するポリイミドフィルムテープ、又はポリビニルアルコールのバッキングを有するウェーブソルダーテープが挙げられるが、これらに限定されない接着テープ層である。一実施形態では、除去構造４１８は、カプトンフィルムロール又はテープアプリケータによって物理的に除去可能なマスク４０２に塗布される。
【００４２】
図４Ｆを参照すると、物理的に除去可能なマスク４０２は、除去構造４１８への付着によってデバイス層４０４から除去され、デバイス層４０４を露出させる。一実施形態では、除去構造４１８は、物理的に除去可能なマスク４０２がデバイス層４０４に付着するよりも強力に物理的に除去可能なマスク４０２に付着する接着層であり、デバイス層４０４から物理的に除去可能なマスク４０２の除去を促進する。このような特定の一実施形態では、接着層は、デバイス層４０４から物理的に除去可能なマスク４０２を、リフトオフ、ロールオフ、又はピールオフプロセスによって除去するために使用される。一実施形態では、物理的に除去可能なマスク４０２は、デバイス層４０４のバンプ層又はパッシベーション層を酸化させる又はそうでなくとも損傷を与えることなく、デバイス層４０４から除去される。すなわち、物理的に除去可能なマスク４０２は、下に配置された層の特性を変えることなく除去される。一実施形態では、物理的に除去可能なマスク４０２及び除去構造４１８のペアが、物理的に除去可能なマスク４０２に除去構造４１８を適用するように使用したのと同じプロセスによって除去される。例えば、一実施形態では、物理的に除去可能なマスク４０２及び除去構造４１８のペアは、カプトンフィルムロール又はテープアプリケータによって除去される。
【００４３】
更なる実施形態は、続いて基板４０６の個片化された部分をバッキングテープ４１０から（例えば、個々の集積回路として）除去する工程を含むことができる。一実施形態では、個片化されたダイアタッチフィルム４０８は、基板４０６の個片化された部分の裏面に保持される。代替の一実施形態では、基板４０６が約５０ミクロンよりも薄い場合、レーザアブレーションプロセス４１２が用いられ、これによって追加のプラズマプロセスを使用することなく基板４０６を完全に個片化する。一実施形態では、個片化された集積回路は、パッケージングのためにバッキングテープ４１０から除去される。このような一実施形態では、パターニングされたダイアタッチフィルム４０８は、各集積回路の裏面に保持され、最終パッケージ内に含まれる。しかしながら、別の一実施形態では、パターニングされたダイアタッチフィルム４０８は、個片化プロセスの間又は後で除去される。
【００４４】
図２Ａ〜図２Ｃを再び参照すると、複数の集積回路２０６は、約１０ミクロン以下の幅を有するストリート２０７によって分離することができる。フェムト秒ベースのレーザスクライビングのアプローチの使用は、少なくとも部分的にレーザの厳しいプロファイル制御のため、集積回路のレイアウト内にこのような圧縮を可能にすることができる。しかしながら、たとえフェムト秒ベースのレーザスクライビングプロセスによって別なやり方で可能であるにしても、ストリート幅を１０ミクロン未満に減らすことが必ずしも常に望ましくはないかもしれないことを理解すべきである。例えば、いくつかのアプリケーションでは、集積回路を分離するストリート内に、ダミー又はテストデバイスを製造するために、少なくとも４０ミクロンのストリート幅を必要とする場合がある。一実施形態では、複数の集積回路２０６は、半導体ウェハ又は基板２０４上に制約の無い又は自由形式のレイアウトで配置することができる。
【００４５】
単一のプロセスツールは、物理的に除去可能なマスクの使用を含むハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内の多くの又はすべての操作を実行するように構成することができる。例えば、図５は、本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
【００４６】
図５を参照すると、プロセスツール５００は、複数のロードロック５０４が結合されたファクトリインタフェース５０２（ＦＩ）を含む。クラスタツール５０６は、ファクトリインタフェース５０２に結合される。クラスタツール５０６は、プラズマエッチングチャンバ５０８を含む。レーザスクライブ装置５１０もまた、ファクトリインタフェース５０２に結合される。プロセスツール５００全体の設置面積は、一実施形態では、図５に示されるように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であることができる。
【００４７】
一実施形態では、レーザスクライブ装置５１０は、レーザを収容する。このような一実施形態では、レーザは、フェムト秒ベースのレーザである。レーザは、物理的に除去可能なマスクの利用を含むハイブリッドレーザ・エッチング個片化プロセスのレーザアブレーション部分（例えば、上述したレーザアブレーションプロセス）を実行するのに適している。一実施形態では、レーザに対してウェハ又は基板（又はそのキャリア）を移動させるために構成された可動ステージもまた、レーザスクライブ装置５００に含まれる。特定の一実施形態では、レーザもまた、移動可能である。レーザスクライブ装置１２１０全体の設置面積は、一実施形態では、図５に示されるように、約２２４０ミリメートル×約１２７０ミリメートルであることができる。
【００４８】
一実施形態では、プラズマエッチングチャンバ５０８は、パターニングされたマスク内のギャップを貫通してウェハ又は基板をエッチングして、これによって複数の集積回路を個片化するように構成される。このような一実施形態では、プラズマエッチングチャンバ５０８は、ディープシリコンエッチングプロセスを行うように構成される。特定の一実施形態では、プラズマエッチングチャンバ５０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズから入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。プラズマエッチングチャンバ５０８は、単結晶シリコン基板又はウェハの上又は中に収容された個別の集積回路を作成するために使用されるディープシリコンエッチング用に具体的に設計されてもよい。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ５０８に含まれ、これによって高いシリコンエッチング速度を促進する。一実施形態では、複数のプラズマエッチングチャンバが、プロセスツール５００のクラスタツール５０６の部分に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
【００４９】
ファクトリインタフェース５０２は、レーザスクライブ装置５１０を有する外部の製造施設とクラスタツール５０６との間をインタフェース接続するのに適した大気ポートであってもよい。ファクトリインタフェース５０２は、ウェハ（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール５０６又はレーザスクライブ装置５１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
【００５０】
クラスタツール５０６は、個片化の方法において機能を実行するのに適した他のチャンバを含むことができる。例えば、一実施形態では、物理的に除去可能なマスク堆積チャンバ５１２が含まれる。物理的に除去可能なマスク堆積チャンバ５１２は、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板のデバイス層の上又は上方へのマスク堆積用に構成することができる。このような一実施形態では、物理的に除去可能なマスク堆積チャンバ５１２は、ロールオンプロセスによってマスクを配置するのに適している。このような別の一実施形態では、物理的に除去可能なマスク堆積チャンバ５１２は、フォトレジスト層を形成するのに適している。
【００５１】
一実施形態では、マスク除去ステーション又はチャンバ５１４は、マスクの物理的な除去のために含まれる。このような一実施形態では、マスク除去ステーション又はチャンバ５１４は、例えば、リフトオフ、ロールオフ、又はピールオフプロセスが挙げられるが、これらに限定されないプロセスによって、デバイス層からマスクを物理的に除去するように構成される。
【００５２】
他の実施形態では、ウェット／ドライステーション５１４を含むことができる。ウェット／ドライステーションは、基板又はウェハのレーザスクライブ・プラズマエッチング個片化プロセスの後、残留物及び断片を洗浄する又はマスクを除去するのに適している場合がある。一実施形態では、計測ステーションもまた、プロセスツール５００の構成要素として含まれる。
【００５３】
本発明の実施形態は、本発明の実施形態に係るプロセスを実行するように、コンピュータシステム（又は他の電子デバイス）をプログラミングするために使用することができる命令を内部に格納したマシン可読媒体を含むことができる、コンピュータプログラム製品、又はソフトウェアとして提供することができる。一実施形態では、コンピュータシステムは、図５に関連して説明された処理ツール１２００に結合される。マシン可読媒体は、マシン（例えば、コンピュータ）によって読み取り可能な形式で情報を記憶又は伝送する任意の機構を含む。例えば、マシン可読（例えば、コンピュータ可読）媒体は、マシン（例えば、コンピュータ）で読み取り可能な記憶媒体（例えば、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、マシン（例えば、コンピュータ）で読み取り可能な伝送媒体（電気的、光学的、音響的又はその他の形態の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
【００５４】
図６は、本明細書に記載される任意の１以上の方法をマシンに実行させるための命令セットを内部で実行することができるコンピュータシステム６００の例示的な形態におけるマシンの図表示を示す。代替の実施形態では、マシンは、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、又はインターネット内で他のマシンに接続（例えば、ネットワーク接続）することができる。マシンは、クライアント−サーバネットワーク環境におけるサーバ又はクライアントマシンの機能で、又はピアツーピア（又は分散）ネットワーク環境におけるピアマシンとして動作することができる。マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、又はそのマシンによって取られる動作を特定する命令のセット（シーケンシャル又はそれ以外）を実行することができる任意のマシンであることができる。更に、単一のマシンのみが示されているが、用語「マシン」はまた、本明細書内に記載される任意の１以上の方法を実行する命令のセット（又は複数のセット）を個々に又は共同で実行するマシン（例えば、コンピュータ）の任意の集合を含むと解釈すべきである。
【００５５】
例示的なコンピュータシステム６００は、プロセッサ６０２、メインメモリ６０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）等）、スタティックメモリ６０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）、及び二次メモリ６１８（例えば、データ記憶装置）を含み、これらはバス６３０を介して互いに通信する。
【００５６】
プロセッサ６０２は、１以上の汎用処理装置（例えば、マイクロプロセッサ、中央処理装置等）を表す。より具体的には、プロセッサ６０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実行するプロセッサ、又は命令セットの組み合わせを実行するプロセッサであることができる。プロセッサ６０２は、１以上の特殊目的処理装置（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ等）であることも可能である。プロセッサ６０２は、本明細書に記載の操作を実行するための処理ロジック６２６を実行するように構成される。
【００５７】
コンピュータシステム６００は更に、ネットワークインタフェースデバイス６０８を含むことができる。コンピュータシステム６００は、ビデオディスプレイユニット６１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）、又は陰極線管（ＣＲＴ））、英数字入力装置６１２（例えば、キーボード）、カーソル制御装置６１４（例えば、マウス）、及び信号生成装置６１６（例えば、スピーカ）も含むことができる。
【００５８】
二次メモリ６１８は、本明細書に記載の１以上の方法又は機能の何れかを具現化する１以上の命令セット（例えば、ソフトウェア６２２）を格納するマシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）６３１を含むことができる。ソフトウェア６２２はまた、コンピュータシステム６００、メインメモリ６０４及びプロセッサ６０２（これらもまたマシン可読記憶媒体を構成している）によるその実行中に、メインメモリ６０４内及び／又はプロセッサ６０２内に、完全に又は少なくとも部分的に常駐することもできる。ソフトウェア６２２は更に、ネットワークインタフェースデバイス６０８を介してネットワーク６２０上で送信又は受信されることができる。
【００５９】
マシンアクセス可能な記憶媒体６３１は、例示的な一実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１以上の命令セットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによる実行用命令セットを格納又はエンコードすることができ、本発明の１以上の方法の何れかをマシンに実行させる任意の媒体を含むようにも解釈されるべきである。したがって、用語「マシン可読記憶媒体」は、固体メモリ、光・磁気メディアを含むが、これらに限定されないように解釈されるべきである。
【００６０】
本発明の一実施形態によると、マシンアクセス可能な記憶媒体は、複数の集積回路を有する半導体ウェハをダイシングする方法をデータ処理システムに実行させる命令を内部に記憶している。この方法は、集積回路を覆い、保護するマスクを、半導体ウェハの上に形成する工程を含む。その後、マスクは、レーザスクライビングプロセスによってパターニングされ、これによってギャップを有するパターニングされたマスクを提供する。半導体ウェハの領域は、集積回路の間で露出される。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって個片化された集積回路を形成する。その後、パターニングされたマスクが、個片化された集積回路から分離される。
【００６１】
このように、各ウェハが複数の集積回路を有する半導体ウェハをダイシングする方法が開示された。本発明の一実施形態によると、本方法は、複数の集積回路を有する半導体ウェハをダイシングする工程を含み、半導体ウェハの上方にマスクを形成する工程を含み、マスクは集積回路を覆い、保護する。本方法はまた、レーザスクライビングプロセスによってマスクをパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップを有するパターニングされたマスクを提供する工程を含む。本方法はまた、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程を含む。本方法はまた、個片化された集積回路からパターニングされたマスクを分離する工程を含む。一実施形態では、半導体ウェハの上方にマスクを形成する工程は、高密度プラズマエッチングプロセスに耐えるのに適したマスクを形成する工程を含む。一実施形態では、個片化された集積回路からパターニングされたマスクを分離する工程は、リフトオフプロセス、ロールオフプロセス、又はピールオフプロセスが挙げられるが、これらに限定されないプロセスによって物理的に除去する工程を含む。
【図１】
2014523116.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
2014523116.tif 000009
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
2014523116.tif 000014
【図６】
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【国際調査報告】
2014523116.tif 000016
2014523116.tif 000017