(57)【要約】半導体BEOL（back-end-of-line）プロセスフローにおける磁気ランダムアクセスメモリ（MRAM）のための磁気トンネル結合（MTJ）デバイスは、少なくとも1つの制御デバイスと接続するための第1の金属配線、および、第1のマスクを用いて誘電体保護バリア内に形成されるビアを通して第1の金属配線に結合するための第1の電極を含む。デバイスは、また、第1の電極に結合される、データを記憶するためのMTJスタックを含み、MTJスタックの一部は、第2のマスクに基づく横寸法を有する。第2のマスクによって定義される部分はコンタクトビアの上に存在する。第2の電極はMTJスタックに結合され、また、第2のマスクによって定義されるものと同一の横寸法を有する。第1の電極およびMTJスタックの一部は、第3のマスクによって定義される。第2の金属配線は、第2の電極および少なくとも1つの別の制御デバイスに結合される。【選択図】図4
2011519165.tif 000002
【特許請求の範囲】
【請求項１】
第1の金属配線を有する基板と；
前記基板上に形成される第1の誘電体保護バリア層と、なお前記第1の誘電体保護バリア層は、前記第1の金属配線を露出するために第1のマスクパターンで形成される第1のコンタクトビアを有する；
前記第1の誘電体保護バリア層および前記第1のコンタクトビア上に形成される第1の電極層と、なお前記第1の電極層は前記第1の金属配線とつながる；
前記第1の電極層上に形成される固定磁化層と；
前記固定磁化層上に形成されるトンネルバリア層と；
前記トンネルバリア層上に形成される自由磁化層と；
前記自由磁化層上に形成される第2の電極層と、なお、少なくとも前記第2の電極層および前記自由磁化層は、第2のマスクパターンに基づく形状を有し、前記第1のコンタクトビア上に配置される；
前記固定磁化層上、および前記トンネルバリア層、前記自由磁化層および前記第2の電極層の周りに形成される第2の誘電体保護バリア層と、なお、前記第2の誘電体保護バリア層は、前記第2の電極層を部分的にのみカバーし、前記第2の誘電体保護バリア層および前記固定磁化層の少なくとも第1の部分は第3のマスクパターンに基づく形状を有する；
を備える磁気ランダムアクセスメモリ（MRAM）デバイスのための磁気トンネル接合（MTJ）デバイス。
【請求項２】
前記トンネルバリア層の形状は前記第2のマスクパターンに基づく、請求項1の磁気トンネル接合デバイス。
【請求項３】
前記第1のコンタクトビアは前記第1の金属配線と少なくとも同じ幅である、請求項1の磁気トンネル接合デバイス。
【請求項４】
少なくとも前記固定磁化層の第2の部分は、前記第2のマスクパターンによって定義される形状を有する、請求項1の磁気トンネル接合デバイス。
【請求項５】
前記第2の電極層とつながる前記第2の誘電体保護バリア層上に形成される第3の電極層をさらに備え、前記第3の電極層は、前記第3のマスクパターンによって定義される形状を有する、請求項1の磁気トンネル接合デバイス。
【請求項６】
前記第3の電極層上に配置されるグローバル誘電体保護バリア層をさらに備える、請求項5の磁気トンネル接合デバイス。
【請求項７】
前記グローバル誘電体保護バリア層上に配置される第2の中間層誘電体と；
前記第3の電極層の一部を露出するための前記グローバル誘電体保護バリア層内のビアと；
をさらに備える、請求項6の磁気トンネル接合デバイス。
【請求項８】
前記第2のマスクパターンは楕円形である、請求項1の磁気トンネル接合デバイス。
【請求項９】
前記MRAMデバイスはスピン・トルク転送（STT）MRAMデバイスである、請求項1の磁気トンネル接合デバイス。
【請求項１０】
半導体ダイに集積化される、請求項1の磁気トンネル接合デバイス。
【請求項１１】
セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択されるデバイスに集積化される、請求項1の磁気トンネル接合デバイス。
【請求項１２】
磁気トンネル接合（MTJ）デバイスを集積回路に集積化するための方法であって：
半導体BEOL（back-end-of-line）プロセスフローにおいて、第1の中間誘電体層および第1の金属配線を有する基板を提供することと；
前記第1の金属配線を露出するために、第1のマスクパターンで形成される第1のコンタクトビアを有する第1の誘電体保護バリア層を前記基板上に堆積することと；
前記第1の中間誘電体層上に前記第1の金属配線および前記第1の誘電体保護バリア層を、前記第1の金属配線とつながる第1の電極層を、前記第1の電極層上に固定磁化層を、前記固定磁化層上にトンネルバリア層を、前記トンネルバリア層上に自由磁化層を、前記自由磁化層上に第2の電極層を堆積することと、；
前記第1のコンタクトビア上で、MTJスタックを第2のマスクパターンを用いてパターニングすることと、なお前記MTJスタックは前記自由磁化層および前記第2の電極層を備える；
前記MTJスタックの周りに前記第2の誘電体保護バリア層を堆積することと、なお前記第2の誘電体保護バリア層は前記第2の電極層が露出されたままになるように形成される；
前記第2の電極層とつながる前記第2の誘電体保護バリア層の上に第3の電極層を堆積することと；
前記第1の電極層、前記固定磁化層の少なくとも一部、および前記第2の誘電体保護バリア層を第3のマスクパターンを用いてパターニングすることと；
を備える方法。
【請求項１３】
前記MTJスタックをパターニングすることは、前記第2のマスクパターンを用いて前記トンネルバリア層をパターニングすることをさらに含む、請求項12の方法。
【請求項１４】
前記第3のマスクパターンで前記トンネルバリア層をパターニングすることをさらに備える、請求項12の方法。
【請求項１５】
前記第3のマスクパターンで前記第3の電極層をパターニングすることをさらに備える、請求項12の方法。
【請求項１６】
前記第3の電極層とつながる第2の金属配線を形成することをさらに備える、請求項12の方法。
【請求項１７】
前記第3のマスクパターンでパターニングした後に、前記第3の電極層上にグローバル誘電体保護バリア層を堆積することをさらに備える、請求項12の方法。
【請求項１８】
前記グローバル誘電体保護バリア層上に第2の中間層誘電体を堆積することと；
前記第3の電極層上の前記グローバル誘電体保護バリア層を露出するために、前記第2の中間層誘電体を平坦化することと；
前記第3の電極層の一部を露出するために、前記グローバル誘電体保護バリア層内に第2のコンタクトビアを形成することと；
をさらに備える、請求項17の方法。
【請求項１９】
前記集積回路は、前記集積回路が集積化されるセットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択される電子デバイスに適用される、請求項12の方法。
【請求項２０】
少なくとも1つの制御デバイスとつながるための第1の配線手段と；
第1のマスクを使用して誘電体保護バリア内に形成されるコンタクトビアを通して前記第1の配線手段と結合するための第1の電極手段と；
データを記憶するためのMTJ手段と、なお前記MTJ手段は、前記第1の電極手段に結合され、前記MTJ手段の一部の横寸法は第2のマスクによって定義される；
前記MTJ手段に結合するための第2の電極手段と、なお前記第2の電極手段は、前記第2のマスクによって定義される前記MTJ手段の前記一部と同じ横寸法を有する；
前記第2の電極手段に結合するための第3の電極手段と、なお前記第3の電極手段、前記MTJ手段の一部および前記第1の電極手段は第3のマスクに基づく形状を有する；
前記第3の電極手段および少なくとも1つの別の制御デバイスに結合するための第2の配線手段と；
を備える磁気ランダムアクセスメモリ（MRAM）のための磁気トンネル接合（MTJ）構造。
【請求項２１】
スピン・トルク転送（STT）MRAM半導体ダイに集積化される、請求項20のMTJ構造。
【請求項２２】
前記MTJ構造は、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択されるデバイスに集積化される、請求項20のMTJ構造。
【請求項２３】
半導体BEOL（back-end-of-line）プロセスフローにおいて、第1の中間誘電体層および第1の金属配線を有する基板を提供するステップと；
前記第1の金属配線を露出するために、第1のマスクパターンで形成される第1のコンタクトビアを有する第1の誘電体保護バリア層を前記基板上に堆積するステップと；
前記第1の中間誘電体層上に前記第1の金属配線および前記第1の誘電体保護バリア層を、前記第1の金属配線とつながる第1の電極層を、前記第1の電極層の上に固定磁化層を、前記固定磁化層の上にトンネルバリア層を、前記トンネルバリア層の上に自由磁化層を、前記自由磁化層の上に第2の電極層を堆積するステップと；
前記第1のコンタクトビアの上でMTJスタックを第2のマスクパターンを用いてパターニングするステップと、なお前記MTJスタックは前記自由磁化層および前記第2の電極層を備える；
前記MTJスタックの周りに前記第2の誘電体保護バリア層を堆積するステップと、なお前記第2の誘電体保護バリア層は前記第2の電極層が露出されたままになるように形成される；
前記第2の電極層とつながる前記第2の誘電体保護バリア層上に第3の電極層を堆積するステップと；
前記第1の電極層、前記固定磁化層の少なくとも一部、および前記第2の誘電体保護バリア層を第3のマスクパターンを用いてパターニングするステップと；
を備える、磁気トンネル接合（MTJ）デバイスを集積回路に集積化するための方法。
【請求項２４】
前記集積回路は、前記集積回路が集積化されるセットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択される電子デバイスに適用される、請求項23の方法。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
本出願は、2008年4月21日に出願された、Seung H. Kangなどによる「STT MRAM MAGNETIC TUNNEL JUNCTION ARCHITECTURE AND INTEGRATION」と題する米国仮出願61/046,520号の利益を主張する。
【技術分野】
【０００２】
本開示は集積電子回路に関し、さらに詳細には、磁気ランダムアクセスメモリ（MRAM）および標準の集積回路との集積化方法に関する。
【背景技術】
【０００３】
従来のランダムアクセスメモリ（RAM）チップ技術とは異なり、磁気RAM（MRAM）においては、データは電荷として記憶されず、代わりに記憶エレメントの磁化によって記憶される。エレメントは、各々が磁化フィールド（magnetic polarization field）を維持できる2つの磁化されたプレートから形成され、全体として磁気トンネル接合（MTJ）を形成する薄い絶縁層によって分離される。2つのプレートの内の1つは、特定の極性に設定される永久磁石（以下「固定層」）であり、もう一方のプレート（以下「自由磁化層」または「自由層」）の極性は、十分に強い外部フィールドのそれと適合するように変化する。メモリデバイスは、そのようなセルのグリッドから構成される。
【０００４】
MRAMセルの磁化状態の読み取りは、セルのMTJの電気抵抗を測定することによって達成される。特定のセルは、一般的に、供給ラインからMTJを介してアースに流れる電流を切り替える関連トランジスタを駆動することによって選択される。トンネル磁気抵抗効果（tunneling magnetoresistance effect）のため、MTJの2つの磁性層における相対的な磁化の方向により、セルの電気抵抗が変化する。結果として生じる電流を測定することによって任意の特定のセル内の抵抗が決定され、これにより、自由に書き込み可能な層の極性が決定される。2つの層が同一の極性を有する場合、これは状態「0」を意味すると考えられ、抵抗は「低」である。一方、2つの層が互いに反対の極性である場合、抵抗はより高く、これは状態「1」を意味する。
【０００５】
データは様々な技法を使用してセルに書き込まれる。従来のMRAMにおいて、外部の磁界はセルに近接する配線の電流によって提供され、それは自由層を整列するために十分な強さである。スピン・トルク転送（STT）MRAMは、自由層のドメインを直接トルクするために、スピン整列された（「極性化された」）電子を使用する。特に、そのような極性化された電子は、自由層の磁化を再整列（例えば、逆に）するために十分なトルクをはたらかせることによって自由層に流れ込む。
【０００６】
メモリシステムのコストの１つの重要な決定要素はコンポーネントの密度である。より小さいコンポーネント、およびセル当たりのより少ないコンポーネントは、より多くのセルが単一のチップに詰め込まれることを可能にし、それは、より多くのチップが単一の半導体ウエハ（wafer）から一度に製造され、および、より低いコストおよび向上された歩留まりで製作されることを意味する。しかし、集積回路をより高いデバイスピッチ密度にスケーリングすることは、そのようなデバイスの複数の層を製造する過程で、マスクレジストレーション（mask registration）の限界寸法(critical dimensions)についての要求を増やす。
【０００７】
加えて、製造プロセスフローがコストにインパクトを与える。MRAMを製造するための従来のプロセスは複雑であり、磁気トンネル接合（MTJ）構造の製造専用の多くのマスクを要求する。従って、特に、製造プロセスが、緩和されたマスク位置合わせ要求で、従来の半導体BEOL（back-end-of-line）プロセスフローに集積化される場合、MRAM製造のための改善された方法を必要とする。
【発明の概要】
【０００８】
磁気ランダムアクセスメモリ（MRAM）デバイス、および、MRAMデバイスの製造プロセスを標準のBEOL（back-end-of-line）集積回路製造に集積化する方法が開示される。
【０００９】
ある態様において、磁気ランダムアクセスメモリ（MRAM）デバイスのための磁気トンネル接合（MTJ）デバイスは、第1の相互接続用の金属配線(metal interconnect)を有する基板および基板上に形成される第1の誘電体保護バリア層を含む。第1の誘電体保護バリア層は、第1の金属配線を露出するために、第1のマスクパターンで形成される第1のコンタクトビアを有する。デバイスは、また、第1の誘電体保護バリア層および第1のコンタクトビア上に形成される第1の電極層、第1の電極層上に形成される固定磁化層、固定磁化層の上に形成されるトンネルバリア層、および、トンネルバリア層の上に形成される自由磁化層を含む。第1の電極層は第1の金属配線と接続する。デバイスは、また、自由磁化層の上に形成される第2の電極層を含む。少なくとも第2の電極層および自由磁化層は第2のマスクパターンに基づく形状を有し、第1のコンタクトビア上に配置される。デバイスは、固定磁化層の上、およびトンネルバリア層、自由磁化層、および第2の電極層の周りに形成される第2の誘電体保護バリア層をさらに含む。第2の誘電体保護バリア層は、第2の電極層を部分的にのみカバーする。第2の誘電体保護バリア層および固定磁化層の少なくとも最初の部分は、第3のマスクパターンに基づく形状を有する。
【００１０】
別の態様において、磁気トンネル接合（MTJ）デバイスを集積回路に集積化する方法は、半導体BEOL（back-end-of-line）プロセスフローにおいて、第1の中間誘電体層(interlevel dielectric layer)および第1の金属配線を有する基板を提供することを含む。方法は、第1の金属配線を露出するために第1のマスクパターンで形成される第1のコンタクトビアを有する第1の誘電体保護バリア層を基板上に堆積することを含む。方法は、第1の中間誘電体層上に第1の金属配線および第1の誘電体保護バリア層を、なお、第1の電極層が第1の金属配線と接続する、第1の電極層上に固定磁化層を、固定磁化層上にトンネルバリア層を、トンネルバリア層上に自由磁化層を、および、自由磁化層上に第2の電極層を堆積するこことをさらに含む。方法は、第2のマスクパターンを用いて、第1のコンタクトビア上に、MTJスタックをパターン化することをさらに含む。ここで、MTJスタックは自由磁化層および第2の電極層を含む。方法は、また、第2の誘電体保護バリア層をMTJスタックの周りに堆積することを含む。第2の誘電体保護バリア層は、第2の電極層を露出したままにするように形成される。方法は、また、第2の電極層とつながる第3の電極層を、第2の誘電体保護バリア層の上に堆積することを含む。方法は、第1の電極層、固定磁化層の少なくとも一部、および第2の誘電体保護バリア層を、第3のマスクパターンでパターン化することをさらに含む。
【００１１】
さらに別の態様において、磁気ランダムアクセスメモリ（MRAM）のための磁気トンネル接合（MTJ）構造は、少なくとも1つの制御デバイスと接続するための第1の配線手段（interconnect means）を有する。構造は、また、第1のマスクを使用して誘電体保護バリアに形成されるコンタクトビアを通して第1の配線手段に結合するための第1の電極手段を有する。構造は、データを記憶するためのMTJ手段を含み、MTJ手段は第1の電極手段に結合する。MTJ手段の一部の横寸法は、第2のマスクによって定義される。構造は、また、MTJ手段に結合するための第2の電極手段を有し、第2の電極手段は、第2のマスクによって定義されるMTJ手段の一部と同一の横寸法を有する。構造は第3の電極手段および第2の配線手段を有する。第3の電極手段は、第2の電極手段に結合するためのものである。第3の電極手段、MTJ手段の一部、および第1の電極手段は、第3のマスクに基づく形状を有する。第2の配線手段は、第3の電極手段および少なくとも1つの別の制御デバイスに結合するためのものである。
【００１２】
以上の説明は、以下に続く実施形態の詳細な記述がより理解されるために、本開示の特徴および技術的利点をより広く概説している。実施形態のさらなる特徴および利点は、本開示の請求項の主題を形成する下文において記述されるであろう。開示される概念および特定の実施形態が、本開示と同一の目的を実行するために変更または別の構造を設計するための基礎として容易に利用されうることは、当業者によって認識されるべきである。そのような均等の構造が、添付される請求項に示されるように本開示の精神および範囲から逸脱しないことも、また当業者によって認識されるべきである。さらなる目的および利点と共に、構成および動作方法の両方に関する、本開示の特質であると思われる新規な特徴は、添付の図と関連して考慮されるとき、以下の記述からより理解されるであろう。しかし、特徴の各々は例示および記述の目的のためだけに提供され、本開示の実施形態の限定の定義として解釈されないことは、明白に理解されるべきである。
【００１３】
本開示のより完全な理解のために、添付の図に関係して以下の記述で示される。
【図面の簡単な説明】
【００１４】
【図１】図1は、本開示の実施形態が有利に用いられる、例示的な無線通信システムを示すブロック図である。
【図２】図2は、本開示の実施形態に従って、半導体BEOL（back-end-of-line）プロセスフローにおいて、回路、レイアウト、論理設計、およびMRAMの集積化に使用される設計ワークステーションを示すブロック図である。
【図３】図3は、MTJ構造の従来技術の実施を示すブロック図である。
【図４】図4は、本開示の実施形態に従って、例示的なMTJ構造を示すブロック図である。
【図５】図5は、図4に示されるMTJ構造の実施形態を形成する例示的なプロセスの概略図である。
【発明の詳細な説明】
【００１５】
本開示は、磁気RAM（MRAM）デバイスのためのアーキテクチャ、および標準の半導体回路BEOL（back-end-of-line）製造プロセスとの集積化の方法である。一実施形態において、開示されるMTJおよびその形成方法は従来のMRAMに属する。別の実施形態において、スピン・トルク転送（STT）MRAMが開示される。
【００１６】
図1は、本開示の実施形態が有利に用いられる例示的な無線通信システム100を示す。例示の目的のために、図1は3つのリモートユニット120、130、および150と2つの基地局140とを示す。従来の無線通信システムがさらに多くのリモートユニットおよび基地局を有しうることは認識されるであろう。リモートユニット120、130、および150は、以下にさらに論議されるように本開示の実施形態であるMRAMおよび／またはSTT MRAMメモリデバイス125A、125B、および125Cを含む。図1は、基地局140からリモートユニット120、130、および150への順方向リンク信号180、および、リモートユニット120、130、および150から基地局140への逆方向リンク信号190を示す。
【００１７】
図1の無線ローカルループシステムにおいて、リモートユニット120はモバイル電話として示され、リモートユニット130はポータブルコンピュータとして示され、リモートユニット150は固定位置リモートユニットとして示される。例えば、リモートユニットは、モバイル電話、ハンドヘルド個人通信システム（PCS）ユニット、携帯情報端末などのポータブルデータユニット、ナビゲーションデバイス（GPSが可能なデバイスのような）、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、メーター読み取り機器などの固定位置データユニット、またはデータまたはコンピュータ命令を記憶または検索する任意の別のデバイス、またはそれらの任意の組み合わせでありうる。図1は本開示の教示に従ってリモートユニットを示すが、本開示はこれらの例示的に示されたユニットに限定されない。開示されるデバイスは、MRAMデバイスを含む任意のデバイスに適切に用いられる。
【００１８】
図2は、開示される半導体集積回路の回路、レイアウト、および論理設計に使用される設計ワークステーションを示すブロック図である。設計ワークステーション200は、動作システムソフトウェア、サポートファイル、およびCADENCEまたはORCADなどの設計ソフトウェアを含むハードディスク201を含む。設計ワークステーション200は、また、回路設計210の設計を容易にするために、ディスプレイ202を含む。回路設計210は、上に開示さたようなメモリ回路である。記憶媒体204は、回路設計210を明白に記憶するために提供される。回路設計210は、GDSIIまたはGERBERなどのファイル形式で記憶媒体204に記憶される。記憶媒体204は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または別の適当なデバイスである。さらに、設計ワークステーション200は、記憶媒体204からの入力の受け入れ、または記憶媒体204に出力を書き込むためのドライブ装置203を含む。
【００１９】
記憶媒体204に記憶されるデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または、電子ビームリゾグラフィなどの直列書き込みツールのためのマスクパターンデータを指定する。データは、論理シミュレーションに関連付けられたタイミング図またはネット回路などの論理検証データをさらに含む。記憶媒体204にデータを提供することは、半導体ICを設計するためのプロセスの数を減らすことによって、回路設計210の設計を容易にする。
【００２０】
従来のMTJ構造における製造の問題を示すために、図3は、一般的に製造されるようなMTJデバイス300の実施を示す。金属配線301が、BEOL（back end of line）プロセスフローの一部として、中間誘電体層（ILD）302内にビアの形で形成される。ILD302は、例えば、トランジスタなどのスイッチングデバイスから磁気トンネル接合（MTJ）303を分離する。
【００２１】
誘電体バリア層304は、金属配線301の位置に対応して形成されるビア305を伴ってILD302上に配置される。誘電体バリアの様々な層は、例えば、金属酸化物、金属炭化物、または金属窒化物で形成される。例えば、バリア材料は、SiOx、SiC、SiNである。選択は、例えば、様々なエッチング液に対する受容性または抵抗性といった要求に基づいて行われる。金属配線301の位置に対応するビア305は、第1のマスクを使用して形成される。第1の電極306を形成するための金属層は、金属配線301に接触するようにビア305内に配置される。
【００２２】
MTJ303を形成する層のスタックが第1の電極306の上に堆積される。層のスタックは、参照層307（それは、個々に示されない固定層および反強磁性層である）、トンネルバリア層308、および自由層309を含む。第2の電極310が自由層309の上に設けられる。MTJ303および第2の電極310は、集合的にMTJスタックと呼ばれるであろう。第2の（「スタック」）マスクおよび一連のエッチングは、図3に示されるようにMTJスタックを作成する。誘電体保護バリア層311は、誘電体保護バリア層311を平らにして第2の電極310を露出するために平坦化が適応された後に、MTJ303スタックをカプセル化する。
【００２３】
第3の電極312を形成するための第3の金属層が、平坦化された誘電体保護バリア層311上に配置され、第2の電極310と電気的に接触する。第1、第2および第3の電極306、310、および312を形成するための金属は、タンタル（Ta）などの耐熱性金属を含む様々な金属から選択される。タンタルは、一般的に、拡散バリアとしてのその望ましい特性のため、標準のBEOLに適用される。
【００２４】
誘電体バリア層313が第3の電極312上に配置される。図3に示されるように、第3のマスクが誘電体バリア層313、第3の電極312、誘電体保護バリア層311および第1の電極306の横の長さをパターニングおよび定義するために適用される。
【００２５】
付加的なプロセスは、標準のBEOL（back-end-of-line）プロセスを含む。例えば、さらなる誘電体層（保護またはILD層としての）314が、誘電体バリア層313および誘電体バリア層304上に堆積される。ビアが誘電体バリア層313および誘電体層314の中に形成される。ビアは、図3に示されるように、第3の電極312に接触する金属配線315を提供するために金属で埋められる。
【００２６】
幾つかの問題が、図3に関して上に記述された従来技術の構成で生じる。第1のマスクは、第1の電極306が金属配線301と接触することを確実にするために、金属配線301と厳密に揃えられる必要がある。スタックマスク（MTJスタックを定義するための）も、また、金属配線301および対応するビア305（第1のマスクによって形成される）の近くへのMTJスタックの配置を回避し、およびMTJスタックの層の適切な定義およびレジストレーションを確実にするために、厳密に揃えられる必要がある。1つのマスクから次への限界寸法合わせの連続は許容範囲を超え、歩留まり、さらにはコストに逆効果を与える。
【００２７】
さらに、誘電体バリア層304は、第1の電極306と同じ、またはそれよりも厚い。従って、第1の電極306のステップカバレッジは、ビア305の近くの周辺における形態上の変化のため、満足いくものではない。換言すると、第1の電極306と金属配線301との間の電気的な接触は不十分でありうる。従って、ビア305のエッジに近いMTJスタックの製造は、MTJ303の全ての層が、堆積時に一様の厚さおよび平坦さを有することを確実にするために、回避されるべきである。さもなければ、MTJ303の品質および信頼性は逆に損なわれる。脆弱で構造形態に非常に敏感なMTJ303の幾つかの層（バリア層308など）は1nmオーダーでありうる。しかし、MTJ303をビア305の構造形態から隔離するため、および、平坦さを確実にするために、MTJ303とビア305との間の横方向の分離を増やすことは、より広い基板スペースを好ましくなく要求する。同様に重要なこととして、MTJ303から第1の電極306を介して金属配線301への付加的な電流経路の距離は、少なくとも第1の電極306のシート抵抗により、接触抵抗を増やすであろう。
【００２８】
スピン・トルク転送（STT）MRAMにおいて、書き込みモードでは、自由層309の磁化は、バリア層308を通るトンネリングにより接合（すなわち、参照層307と自由層309との間）を通って流れる電流によって直接的に変調される。電子がどのように流れるかに依存して、電子の流れがスピン極化されることから、状態0または状態1が書き込まれ、それは自由層の極性を設定する。従来のMRAMと同様に、読み出しモードにおいて、それらの相対的極性が並行または逆並行である2つの磁化層、参照層307および自由層309の間のバリア層308を通る電子トンネリング抵抗を決定することによって、デバイス接合の電流が決定される。
【００２９】
図4は、本開示の一実施形態に従うMTJデバイス400を示す。この実施形態において（以下により詳細に記述されるように）、1つのマスクのみがMTJ構造のクリティカルな選択されたナノスケール機構を定義するが、マスク位置合わせは限界寸法(critical dimension)ではない。残りのマスクおよび関連プロセスは、緩和された限界寸法要求から利益を得る。プロセスは、半導体BEOL（back-end-of-line）プロセスフローと互換性のある集積化である。さらに、より小さいMTJサイズに縮小するセルは、より速い切り替えスピード、より高い駆動電流密度、より低い絶対電流および電力、MTJ参照スタック層の改善された安定度、および減少された漏れ磁界効果に帰着する。MTJデバイス400は、従来のMRAMにも適応可能であるが、STT MRAMで実施される。
【００３０】
本開示の一実施形態において、全体のデバイス製造プロセス（すなわち、FEOL（front-end-of-line）およびBEOL（back-end-of-line）プロセスの両方を含む）のMTJ製造部分は、少なくともMTJデバイスのナノスケール部（詳細に下に記述される、少なくとも第2の電極層410、自由層409、およびトンネルバリア層408を含む）の形成のためのプロセスフローの包含を可能にするように構成される。付加的なプロセスフローのこの部分は、形状サイズに関して重要な1つのマスクのみを使用する。この1つのマスクは、配置の位置合わせに敏感ではない。付加的なプロセスフローの第2の部分は、MTJデバイスのより大きい構造エレメント（すなわち、以下で詳細に記述される、参照層407（個々には示されない、固定反強磁性層および合成反強磁性（SAF）層である）と、第1の電極406と、第3の電極412を含む2つのマスクを使用する。ここで、マスク位置合わせは比較的、非重要（non-critical）である。従って、MRAM MTJを集積回路の製造のためのBEOLプロセスフローに集積化する方法が提供される。ここで、1つのデバイスサイズの限界寸法マスク、および配置位置合わせが比較的重要でない2つの付加的なマスクが用いられる。
【００３１】
第1のマスクは、サブ層内の金属配線401を露出するために、誘電体バリア層404内に第1のコンタクトビア405を開ける（シードオープニングとも呼ばれる）。ここで、コンタクトビア開口部は金属配線401よりも実質的に大きい。マスクは、後続の製造プロセスにおいて、より小さいMTJ構造を容易に配置するための大きな平面のエリアを提供するために、大きいコンタクトビア開口部を準備する。それにより、限界位置合わせレジストレーションを緩和し、堆積されるべき参照磁化層407の均一性および安定性を向上する。コンタクトビア405よりも大きい第1の電極406は、別のマスク（「第3の」マスクとも呼ばれる）で形成され、金属配線401および以前に形成された回路構成（すなわちMTJデバイス400の下）とのオーバーラップおよび接触を保証し、限界マスク配列を要求することなく、コンタクトビア405の縁の周り（誘電体保護層404によって形成される）をオーバーラップする。
【００３２】
参照層407は、第1の電極406を形成するために使用されたものと同一のマスクを使用してパターニングされる。参照層407および第1の電極406はMTJのナノスケール部分よりも大きい。より大きい参照層407およびコンタクトビアエリアは、デバイスの寿命を通して固定磁化参照フィールドのより強い安定性を確実にし、漏れ磁界の影響を減少させるために、MTJのナノスケール部分の自由層409からより離れた参照層407のエッジにフリンジフィールド（fringing field）を配置する。
【００３３】
2つの利点が生じる：ナノスケールのMTJ部分が、バリア層コンタクトビア405の縁に近い参照層407／第1の電極406のオーバーラップと関連付けられたエッジなど、任意の形態形状から離れて配置されていれば、第1の電極406を金属配線401に結合する位置合わせは非重要な位置合わせであり、参照層407の上へのナノスケールのMTJ部分の配置は非重要である。金属配線構成プロセスが平坦化を要求する時、ナノスケールのMTJ部分は、同様に、このエリアを避けるように位置付けられる。
【００３４】
MTJのナノスケール部分は、トンネルバリア層408および自由層409を含み、それは「スタック」と呼ばれる。スタックは、トンネルバリア層408の反対側で自由層409と接触する第2の電極410をさらに含む。スタックは、第2のマスクを使用してパターニングおよびエッチングされる。別の実施形態において、トンネルバリア層408は第3のマスクを使用して形成され、それによって、表面エリアおよび形状が参照層407および第1の電極406と実質的に同じトンネルバリア層408を作成する。
【００３５】
第3の電極412は、これもまた非重要な位置合わせである参照層407および第1の電極406をパターン化するために使用されたものと同じ第3のマスクでパターニングされる。
【００３６】
コンタクトビア405は、誘電体バリア404に形成され、第1のマスクパターンによって定義される。コンタクトビア405は、図3で示される従来の構成において形成されるビア305よりも大きい。第1の電極406は、大きいコンタクトビア405のエッジにオーバーラップして、第1の中間層誘電体（ILD）402、誘電体バリア404、および金属配線401の上に形成される。すなわち、第1の電極406は、コンタクトビア405の境界を形成する誘電体バリア404の縁にオーバーラップする。コンタクトビア405を金属配線401上に配置することは、図3に示されるビア305および金属配線301の例とは対象的に、金属配線401に関係する位置に左右されない。それによって、コンタクトビア405を形成するための第1のマスクの配置の正確性は限界寸法ではなく、このプロセスの信頼性および歩留まりを改善する。
【００３７】
この構造に含まれる誘電体バリアの様々な層（誘電体バリア404など）は、例えば、金属酸化物、金属炭化物、または金属窒化物で形成される。例えば、バリア材料は、SiOx、SiC、SiNである。選択は、様々なエッチング液に影響されやすい、または抵抗力を有することとの望ましさに基づいて行われる。
【００３８】
参照層407は、任意のパターニングが生じる前に、第1の電極406が形成される金属の上に堆積される。加えて、連続的に、トンネルバリア層408、自由層409、および（随意的に）第2の電極のための金属層410が、参照層407の上に形成される。層408、409、410は、第2のマスクを有する単一のプロセスにおいてパターン化され、層は、適切にMTJ「スタック」を形成するために連続的にエッチングされる。スタックの寸法がナノスケールであり、限界寸法を有するのに対して、マスクの配置は限界寸法ではない。コンタクトビア405のエリアが適切に大きく選択されていれば、スタックは、ビアコンタクトビア405の縁にある第1の電極406および参照層407の階段状のエッジから離れて、その内側に形成されうる。スタックは、また、金属配線401内のディッシング（dishing）が重要でない場合には、金属配線401位置の上に配置されうる。
【００３９】
例示的なSTT MRAM MTJに適切な寸法の例として、金属配線401は、65nmおよび45nm技術ノードの場合、70nmのオーダーである。第1の電極406および参照層407は、ビアコンタクトビア405によって定義される平らな部分が少なくとも70nmである寸法を有する。MRAMのセルサイズは、第1の電極406または第3の電極412のサイズに影響される。そのため、コンタクトビア405はビア305よりも大きい。限界寸法レジストレーションは、第1の電極406と金属配線401との間に導電性接触が存在する限り、さらに緩和される。
【００４０】
MTJデバイス400は、スタックを隔離するための第2（ローカル）の誘電体保護バリア層411、および第3の電極層412を含む。位置合わせにおいて非重要であり、コンタクトビア405よりも大きい第3のマスクは、第3の電極層412から第1の電極406まで下がって、MTJ構造をパターニングする。MTJデバイス400は、また、以前に形成およびエッチングされた層をカプセル化するためのグローバル誘電体保護バリア層416を含む。グローバル誘電体保護バリア層416は、電極406、410、412、固定参照層407、自由層409、およびトンネルバリア層408を含む接合の重要な層への（または、からの）汚染物質の侵入を阻止する。
【００４１】
MTJデバイス400は、例えば、構造を平坦化し、例えば金属配線415を用いて別の回路への電気接続を提供する、実質的にBEOLプロセスフローであるその後のプロセスで完成される。金属配線401および415がソース線およびビット線として適用されることは認識されうる。
【００４２】
図5は、一実施形態に従って、MRAM MTJデバイス400を形成するための例示的なプロセス500を示す。プロセス1は、MRAM MTJデバイス400を形成する方法が標準のBEOLプロセスフローに挿入される時点であり、プロセス8は従来のBEOLプロセスフローが続く時点である。
【００４３】
プロセス1：金属配線401を含むスルーホールビアを有するILD402を備える基板は、第1の誘電体保護バリア層404でオーバーコーティングされる。第1のマスクパターンは選択されたサイズのコンタクトビア405を開き、それは少なくとも金属配線401とオーバーラップし、かつ、金属配線401よりも大きい。次に、基板は、一連の層：第1の電極406のための電極層金属、磁気参照層407、トンネルバリア層408、自由層409、および第2の電極層410のための第2の金属層、でオーバーコーティングされる。
【００４４】
プロセス2：第2のマスクパターン（「スタック」マスク）は、MTJデバイスの限界（またはナノスケール）の部分を定義する。一実施形態において、限界部分のサイズはコンタクトビア405よりも小さい。この実施形態において、第2の電極410、自由層409およびトンネルバリア層408は第2のマスクに基づいてパターニングされる。少数の層だけがエッチングされ、MTJの比較的に薄い部分が処理されるため、このエッチングプロセスは、例えば、アンダーカッティング、オーバーエッチングなどに関して、より制御し易く、プロセスは本質的にセルフアラインである。この実施形態において、トンネルバリア層408は第2のマスクパターンでパターニングされる。別の実施形態（図示されない）において、トンネルバリア層408は、プロセス6に記述されるように、第3のマスクパターンでパターニングされる。第2のマスクは、2つの磁化状態において自由層409と磁気参照層407との間での磁化配列／反配列を強めるために、楕円形に限界部分をパターニングするように構成される。一実施形態において、参照層407の一部は、第2のマスクプロセスの間にエッチングされる。例えば、全部または一部のSAF層がエッチングされる。全ての合成反強磁性（SAF）層がエッチングされる場合、固定反強磁性層の小さい部分も、また、エッチングされる。
【００４５】
プロセス3：MTJデバイス400の限界部分が定義された後、第2の誘電体保護バリア層411は、限界部分を絶縁およびカプセル化するために堆積される。第2の誘電体保護バリア層411は、一般に、シリコン窒化物、シリコン酸化物、または別の誘電体材料である。それは、別の製造プロセスの特徴に依存して、誘電体保護バリア層404と同一の材料、または別の絶縁材料でありうる。
【００４６】
プロセス4：堆積された第2の誘電体保護バリア411の表面が、第2の電極410を露出するために平坦化される。
【００４７】
プロセス5：第2の電極410の寸法が小さい（すなわち、ナノスケールである）ため、第3の電極412を形成するために後にパターニングされるさらなる金属層が基板の表面上に堆積される。第3の電極412は第2の電極410に接触する。
【００４８】
プロセス6：第3のマスク処理は、第2の誘電体保護バリア411を含む、第3の電極412から下方の第1の電極406までのMTJデバイス400のセルをパターニングする。一連の材料選択性エッチングは、第3の電極412からまっすぐ下に誘電体バリア層404（含まない）まで、ネットセル形状（第3のマスクによって決定されるように）を提供するために適用される。図4は、第3の電極412をパターニングするために同一のマスク処理を示すが、望まれる場合は、異なる形およびサイズを有する第3の電極を形成するために異なるマスクが随意的に使用されうる。
【００４９】
プロセス7：次に、グローバル誘電体保護バリア層416が、プロセス6で形成された構造をさらに「キャップ」するために、露出された表面全体上に堆積される。グローバル誘電体保護バリア層416は、誘電体バリア層404と同一の材料または異なる材料である。例示的な材料は、シリコン炭化物、シリコン窒化物、シリコン酸化物、およびそれらの組み合わせを含む。
【００５０】
プロセス8：第2の中間層誘電体（ILD）414はグローバル誘電体保護バリア層416上に堆積され、過剰に堆積された場合は、ナノスケールのMTJ構造を直におおう保護バリア層416の部分を露出するために平坦化される。平坦化されたILD414は、BEOLプロセスフロー内で、さらなるレベルのデバイスの機能性を構成するための基板として機能する。MTJスタックをパターン化するために使用される同一のマスク（すわなち、第2のマスク）または別のマスクは、プロセス7で形成された誘電体保護バリア層416内のコンタクトビアをパターニングするために随意的に使用される。あるいは、別のBEOL特定マスクが使用される。コンタクトビアは金属配線415の形成を可能にする。マスクレジストレーションはクリティカルではなく、MTJスタック上に直接配置される必要はない。しかし、接触抵抗はそのような直接配置によって軽減される。
【００５１】
開示される構造および方法が、3つのマスクの1つのみが限界寸法エレメントを定義するために使用されるという点で「製造し易い」ことは認識されるべきである。さらに、3つのマスクの位置合わせレジストレーションは限界寸法を要求しない。さらに、より均一な固定磁場を提供するより大きい参照層により、メモリ動作中に自由層の磁化を制御することがより容易になる。
【００５２】
さらなる利点は改善されたスケーラビリティである：限界自由層部分のより小さいMTJ構造の製造は、より大きな参照層によって安定性が改善される一方で、より高い駆動電流密度（より低い絶対電流で）を許容し、より速いスイッチングに帰着する。
【００５３】
またさらなる利点は歩留まりの向上である。その理由は、方法が、非常に多くのマスク内の限界寸法レジストレーションが要求される場合に生じるプロセス誘起欠陥およびダメージに、より左右されないためである。
【００５４】
本開示およびその利点が詳細に記述されたが、添付された請求項によって定義されるように、様々な変更、代替、変化が、本開示の精神および範囲を逸脱することなく本明細書において実施されうることは理解されるべきである。例えば、読み出し動作が議論に用いられたが、本開示が同様に書き込み動作に適用されることが想像される。さらに、本出願の範囲は本明細書に記述されたプロセス、機械、製造、組成物、手段、および方法の特定の実施形態に限定されることを意図しない。当業者は本開示の実施形態から容易に認識できるため、本明細書に記述された対応実施形態と実質的に同一の機能を実行しまたは実質的に同一の結果を達成する、現在存在している、または後に開発されるべきプロセス、機械、製造、組成物、手段、および方法は本開示に従って利用されうる。従って、添付された請求項は、そのようなプロセス、機械、製造、組成物、手段および方法を、それらの範囲内に包囲することを意図する。
【図１】
2011519165.tif 000003
【図２】
2011519165.tif 000004
【図３】
2011519165.tif 000005
【図４】
2011519165.tif 000006
【図５】
2011519165.tif 000007
【国際調査報告】
2011519165.tif 000008
2011519165.tif 000009
2011519165.tif 000010
2011519165.tif 000011
2011519165.tif 000012