(57)【要約】  デュアル感度撮像素子は、ｉＳｏＣ集積化によって、標準感度モード及び高感度モードで動作する。高感度モードでは、感度を高めることに加えて、時間雑音を低減し、これによって、撮像素子のＳ／Ｎ比を最適に高める。本発明は、画素を著しく複雑にすることなく、シームレスなモード切換を容易にする補助及び制御回路を含むｉＳｏＣの補助回路を、最低限変更するだけである。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくとも１つの画素回路と、
デュアル感度選択及び補助回路とを備え、
上記画素回路は、
光検出器と、
上記光検出器及び第１の電源バスに接続された転送トランジスタと、
上記転送トランジスタ及び第２の電源バスに接続されたリセットトランジスタと、
上記転送トランジスタ、上記リセットトランジスタ及び第３の電源バスに接続された増幅器トランジスタと、
上記増幅器トランジスタ及び信号バスに接続された信号読出トランジスタとを有し、
上記デュアル感度選択及び補助回路は、
上記信号バスに接続された高感度イネーブルトランジスタと、
上記信号バスに接続された標準感度イネーブルトランジスタと、
上記信号バスに接続された相関二重サンプリングスイッチトランジスタと、
上記標準感度イネーブルトランジスタと上記相関二重サンプリングスイッチトランジスタ間の上記信号バスに直列に接続された相関二重サンプリングコンデンサと、
上記第３の電源バスに接続された高感度スイッチトランジスタと、
上記第３の電源バスに接続された標準感度スイッチトランジスタとを有することを特徴とする撮像素子回路。
【請求項２】
上記信号バスに接続された列バッファ回路を更に備えることを特徴とする請求項１記載の撮像素子回路。
【請求項３】
上記デュアル感度選択及び補助回路と、上記列バッファ回路とは、撮像素子内の画素の列によって共有されることを特徴とする請求項２記載の撮像素子回路。
【請求項４】
上記増幅器トランジスタ及び上記信号読出トランジスタは、当該撮像素子回路に関連したミラー容量を低減するために、１つのデュアルゲートトランジスタとして形成されていることを特徴とする請求項１記載の撮像素子回路。
【請求項５】
上記信号バスに接続された列バッファ回路を更に備えることを特徴とする請求項４記載の撮像素子回路。
【請求項６】
上記デュアル感度選択及び補助回路と、上記列バッファ回路とは、撮像素子内の画素の列によって共有されることを特徴とする請求項５記載の撮像素子回路。
【請求項７】
上記高感度イネーブルトランジスタ及び上記高感度スイッチトランジスタは、高感度モードを選択するために、イネーブルにされ、
上記標準感度イネーブルトランジスタ及び上記標準感度スイッチトランジスタは、標準感度モードを選択するために、イネーブルにされることを特徴とする請求項４記載の撮像素子回路。
【請求項８】
上記高感度イネーブルトランジスタ及び上記高感度スイッチトランジスタは、高感度モードを選択するために、イネーブルにされ、
上記標準感度イネーブルトランジスタ及び上記標準感度スイッチトランジスタは、標準感度モードを選択するために、イネーブルにされることを特徴とする請求項１記載の撮像素子回路。
【請求項９】
画素の複数の列を有する撮像素子アレーにおいて、
上記画素の各列に接続された列バッファと、
上記列バッファと上記画素間に接続されたデュアル感度選択及び補助回路とを備え、
上記デュアル感度選択及び補助回路は、
上記画素の列内の各画素に接続された信号バスに接続された高感度イネーブルトランジスタと、
上記信号バスに接続された標準感度イネーブルトランジスタと、
上記信号バスに接続された相関二重サンプリングスイッチトランジスタと、
上記標準感度イネーブルトランジスタと上記相関二重サンプリングスイッチトランジスタ間の上記信号バスに直列に接続された相関二重サンプリングコンデンサと、
各画素内の増幅器トランジスタに接続された電源バスに接続された高感度スイッチトランジスタと、
上記電源バスに接続された標準感度スイッチトランジスタとを有することを特徴とする撮像素子アレー。
【請求項１０】
上記高感度イネーブルトランジスタ及び上記高感度スイッチトランジスタは、高感度モードを選択するために、イネーブルにされ、
上記標準感度イネーブルトランジスタ及び上記標準感度スイッチトランジスタは、標準感度モードを選択するために、イネーブルにされることを特徴とする請求項９記載の撮像素子アレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、ＣＭＯＳ撮像素子に関し、特に、暗い照明を含む様々な照明条件下における撮像を可能にするイメージングシステムオンチップ（imaging System-on-Chip：以下、ｉＳｏＣという。）による撮像素子回路及び撮像素子アレーに関するものである。
【背景技術】
【０００２】
ＣＭＯＳ撮像素子を用いて実現される可視撮像装置は、分解能を高め、雑音を低減するとともに、カメラのコスト及び消費電力を大幅に低減している。最新のカメラは、ｉＳｏＣ撮像素子を用いて、低雑音の画像検出と、タイミングコントローラ、クロックドライバ、基準電圧、Ａ／Ｄ変換及び重要な信号処理素子を含む補助部からなるホストによる信号処理とを効率よく組み合わせている。現在では、レンズとバッテリのみを追加すれば、１つのＣＭＯＳ集積回路を用いて、高性能ビデオカメラを生産することができる。このような改良により、カメラの小型化及び電池の長寿命化が実現されている。また、このような改良により、同時に又は連続して、高分解能の静止画像と高品位の映像を生成できる、二通りに使えるカメラも出現している。
【０００３】
カメラを生産するためのＣＭＯＳ可視撮像素子におけるシステムオンチップ集積化によってもたらされる利点により、アクティブピクセルセンサ（active-pixel sensor：ＡＰＳ）素子を更に改良するための努力が多いになされている。オンチップのアナログ信号処理回路及び／又はデジタル信号処理回路を有するアクティブピクセルセンサは、ＣＣＤセンサを用いた科学技術用途レベルのビデオ装置よりも優れた時間雑音を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在入手可能な殆どの撮像素子は、画素によって、撮像素子固有の感度と、国際標準化機構（ＩＳＯ）のＩＳＯ１２３３２−２００６仕様書における最低ＩＳＯ感度（base ISO speed）とが定まるアーキテクチャを用いており、ＩＳＯ１２３３２-２００６仕様書は、電子撮像素子の標準露光指数を定めている。感度、すなわちＩＳＯ感度を高めるために、一般的には、画素の後段に設けられた増幅器によって、標準画素感度（nominal pixel sensitivity）を増幅する。通常、この方法は、動画用途のダイナミックレンジ又は静止画用途の露出寛容度を低下させる。また、ポスト画素における増幅は、信号処理回路に必要とされる利得帯域幅積条件を高め、それによって、多くの場合、撮像素子の雑音が増加する。したがって、ＩＳＯ感度に基づく感度が高く設定されたとき、多くの場合、ＩＳＯ感度に基づく雑音は、実際に劣化する。したがって、カメラ内信号処理により、実際の分解能と引き換えに、雑音を低減させる。
【０００５】
図１は、従来技術の４トランジスタ画素回路（以下、４Ｔ画素回路という。）の構成を示す回路図であり、この４Ｔ画素回路は、ロールシャッタ（rolling shutter）設計の低雑音撮像装置用のｉＳｏＣ撮像素子内の相関二重サンプリングによって補助されている。動作において、リセットトランジスタＭ１をリセットして、電荷を画素から除去する。この４Ｔ画素回路において、画素信号は、フローティング拡散コンデンサ（ＣＦＤとして示す）に電荷として蓄積される。読出トランジスタＭ３は、画素から最初の信号を読み出す。この最初の信号は、光電変換により発生された信号ではなく、回路動作に関連して発生したリセット雑音である。そして、転送トランジスタＭ４は、フォトダイオードＰＤ１から電荷を、フローティング拡散コンデンサＣＦＤに転送する。次に、その電荷は、ソースフォロワとして構成された増幅器トランジスタＭ２によって増幅される。それから、その信号は、読出トランジスタＭ３によって読み出される。２つの信号は、効果的にリセット雑音成分を除去するために、差が計算される。この処理は、撮像素子アレーのそれぞれの行に対して、行毎に繰り返される。
【０００６】
この基本回路は、画素毎に４つのトランジスタを必要とし、フローティング拡散コンデンサＣＦＤによって、画素及び撮像素子の標準感度（nominal sensitivity）が定まる。フォトダイオードＰＤ１から、特定の蓄積時間ｔｉｎｔが経過した後に読み出すことによって発生した検出器電圧Ｖｄｅｔは、列バッファにおいて増幅される前は、以下の通りである。
【０００７】
【数１】
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【０００８】
一般的に、感度を高めるのに必要な全ての処理は、通常、ポスト画素における増幅によって行われる。例えば、図２は、米国特許第５,８９２,５４０号に開示されている列バッファ回路であり、引用することにより、本願に援用される。列バッファ回路は、１）感度を上げる又は下げる複数の選択可能な利得設定と、２）リセット雑音を減算するために必要とされる相関二重サンプリングを補助する手段と、３）ＤＣオフセットキャンセル回路とを備える。しかしながら、特に、利得を高く設定した状態、及び高フレームレートの用途、例えば高品位テレビでは、増幅段の利得帯域幅積は、特に、これらをサポートするには難しく、これにより、非線形性、過剰雑音、他の偽信号を生じる。さらに、信号を、列バッファに転送した後に増幅するので、余分な白色雑音が発生する可能性がある。
【課題を解決するための手段】
【０００９】
本発明は、標準感度（nominal sensitivity）又は高感度（enhanced sensitivity）を選択的に提供する２つの動作モードをサポートするｉＳｏＣ撮像素子のプログラム可能な画素回路である。デュアルモード動作は、組込撮像素子マトリクスアレー（embedded imaging matrix array）からの画素読出（pixel readout）を補助する周辺回路のシステムオンチップ機能によってマルチモード画素動作をサポートすることにより、行われる。したがって、画素構造を著しく複雑にすることもなく、開口率が悪化することもない。低雑音の高感度モードは、画素検出コンデンサを、標準感度の構成におけるソースフォロワ増幅器と同じトランジスタを用いて構成されるスイッチトキャパシタ積分器（switched capacitor integrator）のより小さいコンデンサに実際に置き換えることによって、達成される。
【００１０】
本発明の一実施の形態において、本発明に係る撮像素子回路は、少なくとも１つの画素回路と、デュアル感度選択及び補助回路とを備える。画素回路は、光検出器と、光検出器及び第１の電源バスに接続された転送トランジスタと、転送トランジスタ及び第２の電源バスに接続されたリセットトランジスタと、転送トランジスタ、リセットトランジスタ及び第３の電源バスに接続された増幅器トランジスタと、増幅器トランジスタ及び信号バスに接続された信号読出トランジスタとを有する。デュアル感度選択及び補助回路は、信号バスに接続された高感度イネーブルトランジスタと、信号バスに接続された標準感度イネーブルトランジスタと、信号バスに接続された相関二重サンプリングスイッチトランジスタと、標準感度イネーブルトランジスタと相関二重サンプリングスイッチトランジスタ間の信号バスに直列に接続された相関二重サンプリングコンデンサと、第３の電源バスに接続された高感度スイッチトランジスタと、第３の電源バスに接続された標準感度スイッチトランジスタとを有する。
【００１１】
本発明に係る撮像素子回路は、列バッファ回路を更に備え、デュアル感度選択及び補助回路及び列バッファ回路は、撮像素子内の画素の列によって共有される。好ましい実施の形態では、増幅器トランジスタ及び信号読出トランジスタは、撮像素子回路に関連したミラー容量を低減するために、１つのデュアルゲートトランジスタとして形成されている。
【００１２】
本発明に基づく撮像素子アレーは、画素の複数の列を有し、画素の各列に接続された列バッファと、列バッファと画素間に接続されたデュアル感度選択及び補助回路とを備える。デュアル感度選択及び補助回路は、列内の各画素に接続された信号バスに接続された高感度イネーブルトランジスタと、信号バスに接続された標準感度イネーブルトランジスタと、信号バスに接続された相関二重サンプリングスイッチトランジスタと、標準感度イネーブルトランジスタと相関二重サンプリングスイッチトランジスタ間の信号バスに直列に接続された相関二重サンプリングコンデンサと、各画素内の増幅器トランジスタに接続された電源バスに接続された高感度スイッチトランジスタと、電源バスに接続された標準感度スイッチトランジスタとを有する。
【図面の簡単な説明】
【００１３】
【図１】相関二重サンプリングによるロールシャッタを有する従来技術の４Ｔ画素回路の回路図である。
【図２】４Ｔ画素回路をプログラム可能な利得によって補助する従来技術（米国特許第５,８９２,５４０号）の列バッファの回路図である。
【図３】本発明を適用した４Ｔ画素回路の一実施の形態の回路図である。
【図４】ソースフォロワ増幅器にデュアルゲートトランジスタを採用した本発明の４Ｔ画素回路の好ましい実施の形態の回路図である。
【図５ａ】４Ｔ画素回路と、ｉＳｏＣ撮像素子の各列を補助する列バッファとを含む標準感度モードの画素読出回路の回路図である。
【図５ｂ】４Ｔ画素回路と、ｉＳｏＣ撮像素子の各列を補助する列バッファとを含む標準感度モードの画素読出回路の回路図である。
【図６ａ】４Ｔ画素回路と、ｉＳｏＣ撮像素子の各列を補助する列バッファとを含む高感度モードの画素読出回路の回路図である。
【図６ｂ】４Ｔ画素回路と、ｉＳｏＣ撮像素子の各列を補助する列バッファとを含む高感度モードの画素読出回路の回路図である。
【図７】本発明の動作をサポートするために、図２の画素回路に追加される回路の回路図である。
【発明を実施するための形態】
【００１４】
以下、当業者が本発明を実施及び利用できるように、並びに本発明の発明者が、本発明を実施するために最良と考える実施の形態を用いて、本発明を説明する。なお、当業者にとっては、様々に変更できることは明らかである。これらの変更、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。
【００１５】
デュアル感度モードをサポートする本発明に基づくイメージングシステムオンチップ（以下、ｉＳｏＣという。）回路は、１画素当たり数個のトランジスタと、バイアス電源とを備え、高開口率、低雑音及び従来のＣＭＯＳイメージセンサ（ＣＩＳ）プロセス技術との互換性を維持している。２つの感度モードは、１）標準感度（nominal sensitivity）及び大部分の照明条件における雑音を特徴とする標準感度モードと、２）より低い時間雑音を有する低照明レベルでの動作の高感度モード（enhanced sensitivity mode）とである。さらに、高感度モードは、低雑音での動作が可能であり、ＩＳＯ感度（ISO speed）に基づく感度と、ＩＳＯ感度に基づく雑音との両方を改善する。
【００１６】
好ましい実施の形態の標準感度モードにおける画素回路は、図３に示すように、４つのトランジスタからなる画素回路１０であり、画素回路１０は、３つの電源バス１４、１６、１８と、１つの信号バス１２とからなるバス構造によって補助されている。画素回路１０は、標準感度モードでは、読出トランジスタＭ２と、増幅器トランジスタＭ３とからなるソースフォロワ増幅器として動作する。ソースフォロワ構成の読出トランジスタＭ２及び増幅器トランジスタＭ３は、ＰＩＮフォトダイオード（光検出器）ＰＤ１から信号を読み出すために、列バッファ内の電流源によって補助されている。ＮＭＯＳのリセットトランジスタＭ１は、光電流及び暗電流を含む、光検出器で発生した電流をリセットするために用いられる。ソースフォロワ構成は、ノーブル（Noble）によって開示されており（IEEE Trans. Electron Devices, Vol. ED-15, No. 4, April, 1968）、ＰＩＮフォトダイオードは、サックス（Saks）（理論：Electron Device Letters, Vol. EDL-I, No. 7, July, 1980）及びテラニシ（Teranishi）（実現：米国特許第４，４８４，２１０号）によって開示されている。しかしながら、このソースフォロワの構成は、本発明の高感度モードを最適にサポートするためのものである。図３に示す４トランジスタの構成に加えて、図４に、画素回路１０の好ましい他の実施の形態を示す。図４では、ＮＭＯＳの読出トランジスタＭ２及び増幅器トランジスタＭ３をデュアルゲートトランジスタＭ２／Ｍ３に置換して、反転増幅器のミラー容量を最小にし、高感度モードの動作において、可能な限り高い感度と、可能な限り低い雑音とを達成することができる。
【００１７】
図３又は図４に示す標準感度（standard sensitivity：以下、ＳＳという。）の画素回路１０は、先行文献である米国特許第５，８９２，５４０号に開示されている基本的な列バッファの設計を用いて、読み出すことができる。図５ａ、５ｂに、標準感度での画素読出に必要な列バッファの追加された部品を含む信号回路（signal chain）を示す。ＮＭＯＳのＳＳイネーブルトランジスタＭ９が追加されており、ＳＳイネーブルトランジスタＭ９は、ＮＭＯＳの読出トランジスタＭ２及び増幅器トランジスタＭ３による画素回路１０のソースフォロワ読出用の電流源である。相関二重サンプリング（correlated double sampling：以下、ＣＤＳという。）トランジスタＭ６及び直列コンデンサＣＣＤＳは、この信号回路に含まれ、低雑音信号を、信号バス１００を介して列バッファの残りの回路に供給する。スイッチトランジスタＭ５をイネーブルして、電源ＶＤＤからの電力をソースフォロワに供給する。先行文献に開示されているように、ＣＤＳトランジスタＭ６と直列コンデンサＣＣＤＳとは、相関二重サンプリング回路を構成しており、相関二重サンプリング回路は、フォトダイオードＰＤ１に蓄積された電荷を転送する前に、先ず、フローティング拡散コンデンサＣＦＤがリセットされた後の画素リセット値を保存する。光検出器信号がフローティング拡散コンデンサＣＦＤに転送され、直列コンデンサＣＣＤＳを介して読み出されると、ｋＴＣ雑音は、実質的に除去される。列バッファ内の信号を処理する残りの回路は、米国特許第５，８９２，５４０号で開示されたものと同じである。
【００１８】
次に、高感度（High Sensitivity：以下、ＨＳという。）モードの読出により達成される改善について説明する。既に説明したように、画素回路１０の構成は、図３の単純な実施の形態又は図４の好ましい実施の形態と同じである。トランジスタＭ３は、ソースフォロワとして動作するのではなく、カスコード接続のＣＭＯＳ反転増幅器（cascoded CMOS inverter）として動作し、トランジスタＭ２は、カスコードトランジスタ（cascoded CMOS inverter）として動作する。図６ａ、６ｂは、ＨＳモードの信号回路の構成を示し、列バッファに更なる部品を追加している。
【００１９】
モザイク撮像素子の各画素でＰＩＮフォトダイオードＰＤ１のＨＳモードの読出を開始するために、リセットトランジスタＭ１は、フローティング拡散コンデンサＣＦＤを、ＳＳモードの読出の多くの場合におけるような電源ＶＤＤの電圧ではなく、所定のリセット電圧ＶＲＳＴにリセットする。リセット電圧ＶＲＳＴは、ｉＳｏＣ撮像素子の複数の基準電圧の発生器によって供給されるプログラム可能な電圧である。次に、画素のリセットレベルは、列バッファ回路に読み込まれて、低雑音読出のための相関二重サンプリング処理が開始される。ソースフォロワ読出のために使用されるフロントエンドの列バッファ部品をイネーブルにするのではなく、ＰＭＯＳの電流源トランジスタであるＨＳイネーブルトランジスタＭ７をイネーブルにして、画素トランジスタである読出トランジスタＭ２及び増幅器トランジスタＭ３とともに、カスコードＣＭＯＳ反転増幅器を構成する。電流源トランジスタであるＨＳイネーブルトランジスタＭ７は、直列コンデンサＣＣＤＳ及びＣＤＳトランジスタＭ６とともに、改良した列バッファに配置される。スイッチトランジスタＭ８をイネーブルすると、電源ＶＤＤからの電圧をソースフォロワに供給する。
【００２０】
したがって、改良した列バッファは、標準感度モードと高感度モードとのデュアルモードの動作に必要な全ての追加部品及び関連する制御回路を含んでいる。図７は、米国特許第５，８９２，５４０号の列バッファに追加し、又は、その代わりに米国特許第７，０４６，２８４号の完全なｉＳｏＣ信号回路に追加することにより、デュアル感度読出に対応した回路ブロックを示す。説明したように、直列コンデンサＣＣＤＳに加えて、スイッチトランジスタＭ５と、ＣＤＳトランジスタＭ６と、ＨＳイネーブルトランジスタＭ７と、スイッチトランジスタＭ８と、ＳＳイネーブルトランジスタＭ９とを用いることにより、ＳＳ読出モード又はＨＳ読出モードのどちらにおいても、各画素を読み出すことができる。
【００２１】
スイッチトランジスタＭ８がＨＳイネーブル信号によってイネーブルにされて、画素トランジスタである読出トランジスタＭ２及び増幅器トランジスタＭ３と、ＨＳイネーブルトランジスタＭ７とから構成される反転増幅回路が接地され、一旦、帰還増幅回路が形成されると、ＨＳモードの読出を開始するために使用される特定のリセット電圧に関わらず、リセット電圧レベルは、この反転増幅回路を介して読み出される。その後、増幅されたリセット電圧レベルは、直列コンデンサＣＣＤＳに保存される。次に、ＮＭＯＳの転送トランジスタＭ４の転送ゲートをイネーブルにすることによって、信号レベルが読み出され、フォトダイオードＰＤ１からの蓄積電荷は、フローティング拡散コンデンサＣＦＤに転送される。
【００２２】
ＮＭＯＳの読出トランジスタＭ２及び増幅器トランジスタＭ３は、ＰＭＯＳのＨＳイネーブルトランジスタＭ７に接続され、スイッチトランジスタＭ８をイネーブルにすることによって、接地されたときに、ミラー積分器を形成する。ＣＭＯＳ反転増幅器の帰還容量は、ミラー容量ＣＭである。ミラー容量ＣＭは、カスコード構成を用い、読出トランジスタＭ２を最適にバイアスすることによって、最小化され、ＣＭ＝ＣｇｓＭ３＋２ＣｇｄＭ３となる。ここで、ＣｇｓＭ３は、増幅器トランジスタＭ３のゲート−ソース間容量であり、ＣｇｄＭ３は、増幅器トランジスタＭ３のゲート−ドレイン間容量である。
【００２３】
ＣＭＯＳ反転増幅器の帰還動作によって、フローティング拡散コンデンサＣＦＤの電圧レベルを、リセット期間中に設定されたＤＣレベルに略維持する。一方、フローティング拡散コンデンサＣＦＤのリセット期間中のＣＭＯＳ反転増幅器の出力電圧と比較して増幅される信号電圧は、その後、ＣＭＯＳ反転増幅器の出力を形成する。この信号、すなわち光検出器に電荷が蓄積されたときの信号は、転送された光検出器電流に、反転増幅器のトランスインピーダンスを乗じたものである。このトランスインピーダンスは、最小のミラー容量に反比例する。したがって、当業者にとって明らかなように、ミラー容量ＣＭは、通常、共通のレイアウト方法を用いて、フローティング拡散コンデンサＣＦＤの１／３〜１／４に設計されている。したがって、高感度モードでは、標準感度モードの３倍〜４倍の感度を得ることができる。高感度モードの場合、ミラー容量ＣＭを、約１ｆＦ（フェムトファラド）〜数ｆＦにすることが必要であるが、増幅器トランジスタＭ３の寄生容量を含む増幅回路の寄生容量を、市販の設計ツールを用いて算出し、特定の実装面積を、撮像素子の製品における実際の大きさに縮小した後、再度、最適化することによって、ミラー容量ＣＭの設計目標を検証することができる。
【００２４】
上述した説明に基づき、ダイナミックレンジを許容できる限りにおいて、ミラー容量ＣＭを更に低減することにより、より高い感度を達成することができる。したがって、図４のデュアルゲートトランジスタＭ２／Ｍ３のゲート−ドレイン間容量は、図３の画素回路１０で達成可能な容量よりも更に小さいので、最も高い感度を達成する好ましいＣＭＯＳの実施の形態として、図４の実施の形態の画素回路１０を開示する。図３において、増幅器トランジスタＭ３のゲート−ドレイン間容量は、ドレイン拡散領域でオーバラップしている容量であるが、図４におけるデュアルゲートトランジスタＭ２／Ｍ３は、より小さいゲート−ドレイン間容量を有し、この場合、ゲート−ドレイン間容量ＣｇｄＭ２／Ｍ３は、互いの電極のギャップによって形成される周縁の寄生容量（parasitic fringing capacitance）ではない。ゲート−ドレイン間容量ＣｇｄＭ２／Ｍ３は、最新のＣＭＯＳプロセス技術においては、非常に小さく、ミラー容量ＣＭは、更に、増幅器トランジスタＭ３のゲート−ソース間容量ＣｇｓＭ３によって決まる値に低下する。
【００２５】
本発明によって、＋６ｄＢ、＋１２ｄＢ又は更に高い感度が直接得られるとともに、時間雑音も減少することは、当業者にとっては明らかである。この種類のミラー積分器の時間雑音は、以下の簡略化された数式を用いることによって、推定することができる。
【００２６】
【数２】
2011504067.tif 000004
【００２７】
ここで、ＣＬは、ＣＭＯＳ反転増幅器の出力における負荷容量である。ＣＬ＝１ｐＦ、ＣＭ＝１ｆＦ、ＣＦＤ＝４ｆＦと仮定すると、推定時間雑音は、約０．９ｅ−、すなわち１ｅ−以下である。これは、典型的な４Ｔ画素回路の雑音である３ｅ−〜５ｅ−に比較して、有利な値である。したがって、本発明は、感度を高めるのと同時に、ダイナミックレンジ及び露出寛容度を拡大する。
【００２８】
上述の好ましい実施の形態の様々な変更及び修正は、本発明の範囲及び精神を逸脱しない範囲で行うことができることは、当業者にとっては明らかである。したがって、特許請求の範囲内において、特にここに説明した実施の形態以外の形態で、発明を実施できることは、言うまでもない。
【図１】
2011504067.tif 000005
【図２】
2011504067.tif 000006
【図３】
2011504067.tif 000007
【図４】
2011504067.tif 000008
【図５ａ】
2011504067.tif 000009
【図５ｂ】
2011504067.tif 000010
【図６ａ】
2011504067.tif 000011
【図６ｂ】
2011504067.tif 000012
【図７】
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【国際調査報告】
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