(57)【要約】本発明は、磁気構造からなる、「論理関数」を実行するためのデバイス（９）に関する。磁気構造は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック（ＭＴＪ３）、そして前記第一の磁気抵抗スタック（ＭＴＪ３）の近くに位置して、電流が通過するときに第一のスタック（ＭＴＪ３）の近くに磁場を発生させる電流のための少なくとも一つの第一のライン（３２）からなる。第一のライン（３２）は、少なくとも二つの電流入力点を含むため、第一のライン（３２）で二つの電流が加算される。そして二つの電流の和が前記論理関数によって決定される。【選択図】  図８
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【特許請求の範囲】
【請求項１】
磁気構造を含む「論理関数」実行のためのデバイス（９）であって、
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック（ＭＴＪ３）、そして
第一の磁気抵抗スタック（ＭＴＪ３）の近くに位置し、電流が通ると第一のスタック（ＭＴＪ３）の近くに磁場を発生させる少なくとも第一の電流ライン（３２）からなり、
前記少なくとも一つのスタックに対して、少なくとも二つの電流入力点を含む前記第一のライン（３２）によって、二つの電流が前記第一のライン（３２）で加算され、両前記電流の和が前記論理関数によって決定されることを特徴とする、前記デバイス（９）。
【請求項２】
前記第一のライン（３２）が、第一のライン（３２）のメタライゼーション・レベルとは異なるメタライゼーション・レベルに属する少なくとももう一つの電流ライン（１９、１８）へ結合されており、そして両ラインが相互接続伝導ライン（３６、３５）によって結合され、前記相互接続ライン（３６、３５）と前記第一のライン（３２）との接続点が、二つの電流入力点の一つを形成することを特徴とする、請求項１に記載のデバイス（９）。
【請求項３】
前記少なくとも二つの電流入力点が、前記第三のラインに各々電流Ｉ1およびＩ2を投入すると、前記第三のラインによって軟層の近くに発生する場の強度Ｈ'が、Ｈ'／Ｈ＝（Ｉ1＋Ｉ2）／Ｉとなることを特徴とする、式中のＨが、電流ｌが通過するときに第三の電流ラインによって発生する磁場の強度を示す、請求項１または２のいずれか一項に記載のデバイス（９）。
【請求項４】
前記第一のスタックと組み合わされた、あるいは前記第一のスタックから分離した少なくとも第二の磁気抵抗スタック（ＭＴＪ１）であって、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
第一（Ｎ３）および第二（Ｎ２）のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン（１８、１９）を含むことを特徴とし、
二つのラインの各々は、電流が通過するときに前記第二のスタックの近くに磁場を発生させ、そして前記二つのライン（１９、１８）が、第二のスタック（ＭＴＪ１）の前記第二の強磁性層とは異なる距離で位置する、請求項１から３のいずれか一項に記載のデバイス（９）。
【請求項５】
前記二つのライン（１８、１９）が、前記第二の磁気抵抗スタック（ＭＪＴ１）の両側に位置することを特徴とする、請求項１から４のいずれかに記載のデバイス（９）。
【請求項６】
前記二つのラインの一方が前記第二の層の上方に距離ｄ１で位置し、そして前記二つのラインの他方が、前記第二の層の下方に距離ｄ２で位置するため、前記二つのラインに各々流れる同じ強度の二つの電流に対して、前記第二の層の近くに距離ｄ１で位置するラインによって、そして距離ｄ２で位置するラインによって各々発生する場の強度Ｈ１およびＨ２が、Ｈ１／Ｈ２＝ｄ２／ｄ１となることを特徴とする、請求項４または５に記載のデバイス（９）。
【請求項７】
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック（ＭＴＪ１）、そして
第一（Ｎ３）および第二（Ｎ２）のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン（１９、１７）を持ち、
前記ラインの各々は、電流が通過するときに前記少なくとも一つのスタックの近くに磁場を発生させ、両前記ライン（１９、１７）が前記第二の強磁性層の両側に等しい距離で
配置されていることを特徴とする、請求項１から６のいずれか一項に記載のデバイス（９）。
【請求項８】
単数あるいは複数の第一の強磁性層が、基準として使用される固定磁束に留められる硬強磁性層を持ち、そして単数あるいは複数の第二の強磁性層が軟強磁性層であることを特徴とする、請求項１から７のいずれか一項に記載のデバイス（９）。
【請求項９】
磁性配向を調整するのに必要なライト・イン電流を最小限にするために、軟層が円形あるいは準円形の形状を持つことを特徴とする、請求項１から８のいずれかに記載のデバイス。
【請求項１０】
磁気抵抗スタックの各々の硬層が、同じスタックの軟層のための基準として使われる磁化容易軸に直交する磁束に留められ、そして磁気抵抗スタックの軟層が、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう磁気抵抗スタックの近くに位置する電流ラインまたは複数の電流ラインから来る電流によって調整可能な磁性配向を持ち、層の磁性配向のこのような調整が十分に弱いため、配向が二つの安定位置間で切り替わらずに一つの安定位置の周りで変動することを特徴とする、請求項８または９に記載のデバイス。
【請求項１１】
論理「０」または「１」を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力、
相互接続伝導ラインへ結合された少なくとも一つの出力、そして
前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段からなる入力インターフェイス（２）を含み、
前記電流の強度の絶対値が、前記電流のどちらの方向においても同一であることを特徴とする、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１２】
前記少なくとも一つの第一の磁気抵抗スタックへ電気的にリンクされた出力インターフェイスを持つことを特徴とする、請求項１から１１のいずれか一項に記載のデバイスであって、
前記インターフェイスが、
前記少なくとも一つの第一の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された入力、
前記少なくとも第一のスタックに流れる前記少なくとも第一のスタックの磁束を表す電流を測定するための手段、そして
前記電流に応じて前記磁束を表す電圧を発生させるための手段からなる、前記デバイス。
【請求項１３】
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
前記第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス（４）からなることを特徴する、請求項１から１１のいずれか一項に記載のデバイスであって、
前記インターフェイスが、
前記第一の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された第一の電流入力、
前記第二の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された第二の電流入力、
バイアス電圧にさらされたときに前記第一のスタックに流れる電流と前記第二のスタックに流れる電流との間に、論理情報を表す差動電流（△ｉｒｅａｄ）を発生させるための
手段、そして
前記論理情報を表す電圧（Ｓ）を前記差動電流に応じて発生させるための手段からなる、前記デバイス。
【請求項１４】
前記入力および／あるいは出力インターフェイスが、ＣＭＯＳ技術で製造されることを特徴とする、請求項１１から１３のいずれか一項に記載のデバイス。
【請求項１５】
前記磁気構造が、ＣＭＯＳ技術で製造された前記インターフェイスまたは複数のインターフェイスの上方に位置することを特徴とする、請求項１から１４のいずれかに記載のデバイス。
【請求項１６】
非強磁性ジャンクション中間層の単数あるいは複数の層が、酸化マグネシウム（ＭｇＯ）から製造されることを特徴とする、請求項１から１５のいずれか一項に記載のデバイス。
【請求項１７】
磁気抵抗スタックの近くに位置する異なる幅の、少なくとも二つのラインを持つことを特徴とする、請求項１から１６のいずれか一項に記載のデバイス。
【請求項１８】
請求項１から１７のいずれか一項に記載のデバイスを取り入れた加算器（９）であって、
三つの相互接続ラインを流れる電流ＩA、ＩBおよびＩCinの信号に対する入力インターフェイス（２）、そして
磁気構造からなり、
この磁気構造が、
前記和を生成するための磁気部品（３）、そして
前記キャリーを生成するための磁気部品（５）からなり、
前記キャリーを生成するための前記磁気部品（５）が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック（ＭＴＪ３）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック（ＭＴＪ４）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
前記第一および第二のスタック（ＭＴＪ３、ＭＴＪ４）の近くに磁場を発生させる、そして第一および第三のスタック（ＭＴＪ３、ＭＴＪ４）の各々の軟層の垂直軸に沿って距離ｄに位置する第一の電流ライン（３２）、そして
前記第一の電流ライン（３２）を、電流ＩAが流れる第二の電流ライン（１８）へ、そして電流ＩB＋ＩCinの和が流れる第三の電流ラインの枝ライン（２３）へ各々電気的に結合する第一および第二の垂直伝導バイア（３５、３６）からなり、
電流ＩB＋ＩCinおよびＩAは、前記第一および第二のスタック（ＭＴＪ３、ＭＴＪ４）の近くに磁場を発生させる前記第一の電流ライン（３２）に経路設定される前に加算される、前記加算器（９）。
【請求項１９】
前記和を生成するための磁気部品（３）が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック（ＭＴＪ１）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第四の磁気抵抗スタック（ＭＴＪ２）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第三および第四の電流ライン（１７、１９）、なお、前記第二、第三および第四の電流ライン（１８、１７、１９）は、各々、第一、第二および第三のメタライゼーション・レベル（Ｎ２、Ｎ１、Ｎ３）に属する、
前記第二、第三および第四の電流ライン（１８、１７、１９）へ各々電気的に結合された前記入力インターフェイス（２）へのアクセスのための第三、第四および第五の垂直伝導バイア（２０、２１、２２）からなり、
前記第三の垂直バイア（２０）が前記第三のライン（１７）に電流ＩBを投入し、前記第四の垂直バイア（２１）が前記第二のライン（１８）に電流ＩAを投入し、そして前記第五の垂直バイア（２２）が前記第四の電流ライン（１９）に電流ＩCinを投入し、
前記第二の電流ライン（１８）が、第三および第四のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第三および第四のスタック（ＭＴＪ１、ＭＴＪ２）の各々の軟層の垂直軸に沿って距離ｄに位置し、
前記第三の電流ライン（１７）が、前記第三のスタック（ＭＴＪ１）の近くに磁場を発生させ、そして前記第三のスタック（ＭＴＪ１）の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第四の電流ライン（１９）が、前記第三および第四のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第三および第四のスタック（ＭＴＪ１、ＭＴＪ２）の各々の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第三の電流ライン（１７）が垂直相互接続バイア（２５）によって前記第四の電流ライン（１９）へ電気的に結合されているため、前記第三および第四のライン（１７、１９）の電流ＩBおよびＩCinは、前記第四のスタック（ＭＴＪ２）の近くに磁場を発生させる前記第四の電流ライン（１９）の枝ライン（２３）へ経路決定される前に加算され、
前記第二の電流ライン（１８）が前記第三のスタック（ＭＴＪ１）の近くで前記第三および第四の電流ライン（１７、１９）に実質的に直交し、そして前記第二の電流ライン（１８）が前記第四のスタック（ＭＴＪ２）の近くで前記第四の電流ライン（１９）に実質的に直交することを特徴とする、請求項１８に記載の加算器（９）。
【請求項２０】
請求項１から１７のいずれか一項に記載のデバイスを取り入れた加算器（１０９）であって、
三つの相互接続ラインを流れる電流ＩA0、ＩB0およびＩCin0の信号に対する入力インターフェイス、そして
磁気構造からなり、
この磁気構造が、前記和を生成するための磁気部品（１０３）からなり、
この磁気部品が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック（ＭＴＪ１）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック（ＭＴＪ２）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第一、第二および第三のメタライゼーション・レベル（Ｎ１、Ｎ２、Ｎ３）に各々属する第一、第二および第三の電流ライン（１１７、１１８、１１９）、
前記第一、第二および第三の電流ライン（１１７、１１８、１１９）へ各々電気的に結合された前記入力インターフェイス（２）にアクセスするための第一、第二および第三の垂直伝導バイア（１２０、１２１、１２２）からなり、
第一の垂直バイア（１２０）が前記第一のライン（１１７）に電流ＩBを投入し、前記第二の垂直バイア（１２１）が前記第二のライン（１１８）に電流ＩAを投入し、そして前記第三垂直バイア（１２２）が前記第三のライン（１１９）に電流ＩCinを投入し、
前記第二の電流ライン（１１８）が、前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第一および第二のスタック（ＭＴＪ１、ＭＴ
Ｊ２）の各々の軟層の垂直軸に沿って距離ｄに位置し、
前記第一の電流ライン（１１７）が、前記第一のスタック（ＭＴＪ１）の近くに磁場を発生させ、そして前記第一のスタック（ＭＴＪ１）の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第三の電流ライン（１１９）が、前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の近くに磁場を発生させ、そして前記第一および第二のスタック（ＭＴＪ１、ＭＴＪ２）の各々の軟層の垂直軸に沿って距離２ｘｄに位置し、
前記第一の電流ライン（１１７）が垂直相互接続バイア（１２５）を介して前記第三の電流ライン（１１９）へ電気的に結合されているため、前記第一および第三のライン（１１７、１１９）の電流ＩBおよびＩCinは、前記第二のスタック（ＭＴＪ２）の近くに磁場を発生させる前記第三の電流ライン（１１９）の枝ライン（１２３）へ経路設定される前に加算され、
前記第二の電流ライン（１１８）が前記第一のスタック（ＭＴＪ１）の近くで前記第一および第三の電流ライン（１１７、１１９）に実質的に直交し、そして前記第二の電流ライン（１１８）が前記第二のスタック（ＭＴＪ２）の近くで前記第三の電流ライン（１１９）に実質的に直交し、そして
前記磁気構造が、さらに、
前記第一のメタライゼーション・レベル（Ｎ１）に属する、キャリー伝搬ラインと呼ばれる第四の電流ライン（１３２）、
前記第四の電流ライン（１３２）を、電流ＩAが流れる前記第二の電流ライン（１１８）へ、そして電流ＩB＋ＩCinが流れる前記第三の電流ラインの前記枝ライン（１２３）へ各々電気的に結合する第四および第五の垂直伝導バイア（１３５、１３６）、なお、これにより、電流ＩB＋ＩCinおよびＩAは、前記第四の電流ライン（１３２）に経路設定される前に加算され、
前記第一のメタライゼーション・レベル（Ｎ１）とは異なるメタライゼーション・レベル（Ｎ３）に属し、そして磁気抵抗スタック（ＭＴＪ１'、ＭＴＪ２'）の近くに磁場を発生させるのに適当な第五の電流ライン（４１９）、そして
前記第四の電流ライン（１３２）を前記第五の電流ライン（４１９）へ電気的に結合する第六の垂直伝導バイア（４２２）からなる、前記加算器（１０９）。
【請求項２１】
キャリー伝搬ライン（１３２）に電気的に結合された第七の垂直伝導バイア（４３８）、そして
前記キャリー伝搬ライン（１３２）に流れる電流の絶対値を制限するための電流リミッタ回路（５００）を持つことを特徴とし、
前記電流リミッタ回路（５００）が前記第七の伝導バイア（４３８）によって前記伝搬ライン（１３２）へ結合されている、請求項２０に記載の加算器（１０９）。
【請求項２２】
前記リミッタ回路（５００）が、直列に取り付けられた三つのＰＭＯＳトランジスタ（５０１、５０２、５０３）と三つのＮＭＯＳトランジスタ（５０４、５０５、５０６）を持ち、第一のＰＭＯＳトランジスタ（５０１）と第三のＮＭＯＳトランジスタ（５０６）とが共通ゲートを持ち、第二のＰＭＯＳトランジスタ（５０２）と第二のＮＭＯＳトランジスタ（５０５）とが共通ゲートを持ち、第三のＰＭＯＳトランジスタ（５０３）と第一のＮＭＯＳトランジスタ（５０４）とが共通ゲートを持ち、そして第一のＮＭＯＳトランジスタ（５０４）と第三のＰＭＯＳトランジスタ（５０３）との共通ドレインが、前記第七の垂直伝導バイア（４３８）によって前記キャリー伝搬ライン（１３２）へ結合されていることを特徴とする、請求項２１に記載の加算器。
【請求項２３】
請求項１から１７のいずれか一項に記載のデバイスを取り入れた「ＡＮＤ」論理ゲート（６００）であって、
電流信号ＩAおよびＩBに対する入力インターフェイス、そして
磁気構造からなり、
この磁気構造が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック（ＭＴＪ）、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第一（６０１）、第二（６０３）、第三（６０２）および第四の電流ライン（６０４）からなり、
前記第一の電流ライン（６０１）が電流ＩAを受け、
前記第二の電流ライン（６０２）が電流ＩBを受け、
前記第三の電流ライン（６０３）が一定な所定の電流を受け、
前記第四の電流ライン（６０４）は、前記磁気抵抗スタック（ＭＴＪ）の近くに位置し、電流が通過するときに前記スタック（ＭＴＪ）の近くに磁場を発生させ、そして前記第四の電流ライン（６０４）が、それを前記第一、第二および第三の電流ライン（６０１、６０２、６０３）に電気的にリンクする三つの電流入力点（Ｅ１、Ｅ２、Ｅ３）を含むため、第一、第二および第三の電流ライン（６０１、６０２、６０３）に流れる電流は、前記第四のライン（６０４）で加算される、前記「ＡＮＤ」ゲート。
【請求項２４】
請求項１から１７のいずれか一項に記載のデバイスを取り入れた多数決回路であって、
三つの相互接続ラインを流れる電流Ｉa、ＩbおよびＩcに対する電流信号入力インターフェイス、そして
前記多数決回路の出力を生成するための磁気部品からなる磁気構造からなり、
前記磁気部品が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
前記第一および第二のスタックの近くに磁場を発生させる、前記第一および第三のスタックの各々の軟層の垂直軸に沿って距離ｄに位置する第一の電流ライン、
前記第一の電流ラインを、電流Ｉaが流れる第二の電流ラインへ、そして電流Ｉb＋Ｉcの和が流れる第三の電流ラインの枝ラインへ各々電気的に結合する第一および第二の垂直伝導バイアからなり、
電流Ｉb＋ＩcおよびＩaは、前記第一および第二のスタックの近くに磁場を発生させる前記第一の電流ラインへ経路指定される前に加算される、前記多数決回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層からなる少なくとも一つの磁気抵抗スタックを含む、論理関数を実行するためのデバイスに関する。
【背景技術】
【０００２】
スピン・エレクトロニクスは、スピントロニクスとも呼ばれ、電荷を使用するのみのシリコンに関する古典的なエレクトロニクスに比べ、もう一つの自由度として電子スピンを利用することからなる急速に発展している分野である。実際、スピンは、強磁性体の移送特性に有意な影響を及ぼす。スピントロニクスの多数のアプリケーション、特にメモリまたは論理素子は、一つの非磁性層によって分離された少なくとも二つの強磁性層からなる磁気抵抗スタックを使用する。強磁性層の一層の磁化を固定方向に保持して基準層として機能させながら、他層の磁化は、磁場またはスピン極化電流による磁気モーメントを用いて、比較的に容易に切り換えることができる。
【０００３】
これらのスタックは、分離層が絶縁性を持つ場合は磁気トンネル・ジャンクション（ＭＴＪ）であり、また、分離層が金属である場合はスピン・バルブとして既知である構造である。これらの構造では、電気抵抗が、両強磁性層の磁化の相対配向に応じて変化する。
【０００４】
磁気トンネル・ジャンクションは、一つの酸化物層によって分離された二つの強磁性層からなるナノ構造である。強磁性層の一層（硬層「ＨＬ」と呼ぶ）の磁化は固定される。この層の安定性は、その形状によって、または反強磁性（ＡＦＭ）層との交換結合によって保証できる。他層（軟層「ＳＬ」と呼ぶ）の磁化は調整できる。そのため、スタックの抵抗は、これら二つの強磁性層の相対配向に依存する。これが、トンネル・マグネト・レジスタンス［ＴＭＲ］効果である。平行（Ｐ）磁化から逆平行（ＡＰ）磁化への変化は、履歴特性を示すため、抵抗値が、ジャンクションに含まれる情報をコード化することになる。
【０００５】
強磁性体では、磁気モーメントと結晶ネットワークとの相互作用があるために、結晶磁気異方性が存在する。結果は、外部誘導が存在しない状態で磁化が自然に整列する磁化容易と呼ぶ方向である。この結晶異方性に形状異方性を加えることができ、この場合、ジャンクションの形状に依存することになる。例えば、楕円形のジャンクションを使用した場合、形状異方性は、ジャンクションの最長軸に磁化を整列させる傾向がある。磁性結晶体磁化容易軸がこれと同じ方向へ配向されるならば、効果は加算され、ジャンクションの安定性が大きく増す。
【０００６】
ジャイアント・トンネル・ジャンクション磁気抵抗素子は、新しいタイプの不揮発性磁気メモリの記憶素子である。アドレス指定アレイに関連して、それらは、磁気ランダム・アクセス・メモリ［ＭＲＡＭ］を構成する。磁気デバイスに本来備わっている不揮発性は、高集積度、高書き込み速度および発散への良好な耐性と組み合わせることによって、種々の既存の電子メモリの品質の組み合わせを可能にし、それらの性能を超越することを可能とする。メモリ用途においては、集積度、そして書き込みおよび読み込みにおける速度および消耗が重要な特性である。
【０００７】
ＭＲＡＭタイプ・メモリの他に、これらのトンネル効果磁気抵抗のアプリケーションとして範囲が広いのが、プログラマブル・ロジックである。プログラム可能な論理回路とは、標準回路を使用して機能をプログラムできる回路である。その機能を数回修正できるな
らば、それらは再プログラム可能な回路として知られている。現在最も良く使用される再プログラム可能な回路は、フィールド・プログラマブル・ゲート・アレイ［ＦＰＧＡ］であり、これは、変換テーブル（またはルックアップ・テーブル［ＬＵＴ］）として知られる基本的なプログラマブル論理関数が相互接続されて、複雑な論理関数を形成している。この種の回路では、各ＬＵＴの関数は、メモリに記憶されたコードによってコード化される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを使って設計できる。これらの素子は、情報の不揮発性から、そしてゲートを再プログラム、つまり、その機能を変化させる（例えば、ＡＮＤゲートをＮＯ・ＯＲへ変換する）ことの可能性から利益を得る。したがって、プログラマブル・ロジックの課題は、メモリに対するものと非常に似ている。しかし、次に示すような、いくつかのわずかな違いがある。
【０００８】
−（プログラマブル・ロジック・メモリ素子は、大量のデータではなく、回路機能を記憶するように機能するだけであるので、）集積度は、メモリの場合ほど重要ではない。
【０００９】
−  回路機能は一度プログラムされ、そして回路作動は、（使用過程中に回路の機能が進化する動的再構成のケースを除いて）一連の読み取りサイクルのみからなるので、速度および書き込み消耗もそれほど重要ではない。
【００１０】
第三の大きな論理回路ファミリーは、再プログラムが不可能な論理回路または特定用途向け集積回路［ＡＳＩＣ］である。これらの回路では、論理関数は不変であり、回路は、各論理関数のために設計されなければならない。このアプローチは、集積化に関して非常に有効であるが、再プログラム可能なアプローチを採用した場合よりも非常に高価な特別な回路を必要とする。これには、メモリの局面がない。論理関数は、一般的に、「標準セル」と呼ばれる（「ＡＮＤ」、「ＯＲ」および「サプリメント」等の）基本論理関数へ分解でき、所望の論理関数を形成するために相互接続される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＭＲＡＭおよびＦＰＧＡについては多くの研究が行われてきたが、再プログラムが不可能な磁気論理に対する研究は、あまり行われていない。実際、ＭＴＪの不揮発性および発散耐性は、それらがメモリ・タイプの用途に向いていることを示す。また、これらのデバイスは受動的なものであるため、信号を再生するために相補的金属酸化膜半導体［ＣＭＯＳ］部品を利用しないならば、機能を劣化させることなく二つの純粋磁気論理関数を直接的に結合することは理論的に不可能である。そのため、一般的に、論理関数は基本論理関数へ分解される。
【００１２】
さらに、メモリ・タイプまたはＦＧＰＡの使用のケースでは、論理信号は、わずかに２、３度、一つの技術から他へ（磁気からＣＭＯＳへ、そしてその逆へ）移行される。すなわち、磁気部品の数とＣＭＯＳ部品の数との関係は、このアプローチの信頼性を保証するのに十分に大きなものである。逆に、基本論理関数を使用して複素関数を実行する必要がある場合、論理信号は、多数の基本的な論理セルを横切らなければならない。このことは、毎回、二度の技術的変化を必要とするので、これらの変化の回数は、急激に過度なものとなる。このことは、また、次のようにも言える。磁気部品の数とＣＭＯＳ部品の数との上述の関係は、急速に受け入れがたくなり、そして磁気部品を使用することの利点は疑わしくなる。
【００１３】
この文脈において、本発明の目的は、前述の問題を克服する磁気構造を用いて、再プログラムが不可能な論理関数を実行可能にするデバイスを提供することである。
【課題を解決するための手段】
【００１４】
この目的のために、本発明は、次のものからなる磁気構造を持つ、「論理関数」を実行するためのデバイスを提案する。
【００１５】
−  非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック。
【００１６】
−  第一の磁気抵抗スタックの近くに位置し、電流に横切られるときに第一のスタックの近くに磁場を発生させる少なくとも第一の電流ライン。
【００１７】
前記デバイスは、少なくとも一つのスタックに対して、第一のラインが少なくとも二つの電流入力点を含むため、二つの電流が第一のラインで加算され、二つの電流の和が論理関数によって決定される、という特徴を持つ。
【００１８】
論理関数は、四つの関数「ＡＮＤ」、「ＯＲ」、「ＮＯ・ＡＮＤ」または「ＮＯ・ＯＲ」の少なくとも一つに同等な、最小ブール複雑性スレショルドを持つ関数を意味する。したがって、メモリの読み書きは、本発明の意味する論理関数とは考えない。
【００１９】
さらに、慣例によれば、非強磁性中間層（金属あるいは絶縁層）によって分離された少なくとも一つの硬強磁性層と一つの軟強磁性層を含む磁気抵抗素子は、「磁気抵抗スタック」または「磁気トンネル・ジャンクション」と呼ばれる。この素子は、以下で、用語「磁気抵抗スタック」を使って説明される。
【００２０】
このようなスタックでは、強磁性層の一方または両方が、それ自体、全体が高性能の単一強磁性層として作動するように、いわゆる合成磁気層を形成するように設計された複数の強磁性および非強磁性層から形成されてもよい。以下においては、用語「磁気層」あるいは「強磁性層」が用いられる。
【００２１】
本発明においては、フィールド・ライト・イン磁気抵抗スタックを用い、そして異なる電流信号を持つ（ラインにリンクされた）入力を結合することにより、電流の和（キルヒホッフ法則）を介して論理関数を形成する。これは、（スタックの近くの複数の書き込みラインを巻き込んで）磁場の和を直接的に得るものではない。本発明においては、デバイスが、単一の書き込みラインに集められた（ラインに関わる）電流の入力を理解する。この構成は、多くの入力がある場合に特に有益である。この方法によれば、同じスタックの周りに多くの電流ラインを持つことを避けることができる。
【００２２】
注目すべきことは、電流ラインが、種々のワイヤまたはテープの形状を持つことである。
【００２３】
注意すべきは、等しい電流、そして強磁性層からの等しい距離であっても、幅の広いラインによって発生する磁場が、幅の狭いラインによって発生する磁場よりも弱いよう、異なる幅のラインを利用することも可能であることである。
【００２４】
本発明によるデバイスは、個々に、あるいは技術的に可能なすべての組み合わせで考察すれば、下記の特徴の一つ以上を提示することができる。
【００２５】
−  第一のラインは、第一のラインのメタライゼーション・レベルとは異なるレベルのメタライゼーションに属する少なくとももう一つの電流ラインへ結合されている。両ラインは相互接続伝導ラインによって結合され、相互接続ラインと第一のラインとの接続点が、二つの電流入力点の一つを形成する。
【００２６】
−  少なくとも二つの電流入力点が、各々電流Ｉ1およびＩ2を第三のラインに投入すると、第三のラインによって軟層の近くに発生する場の強度Ｈ'は、Ｈ'／Ｈ＝（Ｉ1＋Ｉ2）／Ｉである。式中、Ｈは、電流Ｉが横切るときに第三の電流ラインによって発生する磁場の強度を示す。
【００２７】
−  本発明によるデバイスは、次のものを含む。
【００２８】
○  前記第一のスタックと組み合わせてもよい、あるいは第一のスタックから分離した、少なくとも第二の磁気抵抗スタック。なお、第二のスタックは、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む。
【００２９】
○  第一および第二のレベルのメタライゼーションに各々属する、少なくとも二つの電流ライン。二つのラインの各々は、電流が横切るときに第二のスタックの近くに磁場を発生させる。
【００３０】
また、二つのラインは、第二のスタックの第二の強磁性層から異なる距離で位置する。ラインと第二の層との間の距離は、第二の層の中心と、第二の層の中心に最も近いラインの点とを分離する距離として理解すべきである。第二の層は多くの場合、軟強磁性層であり、そして第一の層は多くの場合、基準として使われる固定磁束に保持される硬強磁性層である。注目すべきは、電流の方向における電流ラインの対称軸と第二の層の中心とが、必ずしも同一平面になければならないわけではないことである。このケースでは、これは、空間的な「オフセット」として知られる。半導体集積回路に類似した方式で、本発明によるこの実施例のデバイスは、層に平行に延びた金属被覆伝導ラインを備える「メタライゼーション・レベル」とも呼ばれる導電層と、二つのメタライゼーション・レベル間での電気的結合を可能にする伝導バイアが通る絶縁層との交互の層からなる複数の相互接続層を用いて製造される。一つのメタライゼーション層は、誘電物質から製造された領域に囲まれた複数の伝導ラインからなる。書き込みラインと軟層との間の距離を変化させることによって、他のラインのもう一つの電流に比較して電流の効果を査定できる。これは、論理関数の生成に貢献する。すべての既知のデバイス（例えばメモリ・タイプ・セル）においては、磁気抵抗スタックへのラインの距離は、固定され、電流密度の論点から最小である。逆に、本発明のこの実施例によれば、磁場の振幅は、軟層とラインとの間に種々の距離を持つ相互接続トポロジーを採用することによって調整され、各ラインの効果の和が、発生磁場の和によって表される。したがって、相互接続トポロジーは、磁気抵抗スタックの周りに書き込みラインを賢明に配置することからなり、結果として生じるトンネル抵抗が所望の情報をコード化するよう軟層の磁化を硬層のものに比較して配向するのに必要な総磁場を作用させる。この実施例は、書き込みラインのトポロジー（磁気抵抗スタックに対するラインの方向、それらを通過する電流の方向、そして、これらラインとスタックとの間の距離の特別な選択）を用いて、基本論理関数の相互接続の問題を避ける。
【００３１】
−  第二の磁気抵抗スタックの両側に二つのラインが配置される。
【００３２】
−  二つのラインの一方は、第二の層の上方に距離ｄ１で位置し、そして二つのラインの他方は、第二の層の下方に距離ｄ２に位置するため、二つのラインに各々流れる同じ強度の二つの電流に対して、第二の層の近くに距離ｄ１で位置するラインによって、そして距離ｄ２で位置するラインによって各々発生する場の強度Ｈ１およびＨ２は、Ｈ1／Ｈ2＝ｄ2／ｄ1となる。
【００３３】
−  本発明におけるデバイスは、次のものを含む。
【００３４】
○  非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック。
【００３５】
○  第一および第二のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン。二つのラインの各々は、電流が横切るときに少なくとも一つのスタックの近くに磁場を発生させる。
【００３６】
また、二つのラインは、等しい距離で第二の強磁性層の両側に位置する。
【００３７】
−  単数あるいは複数の第一の強磁性層は、基準として用いられる固定磁束に留められる硬強磁性層であり、そして単数あるいは複数の第二の強磁性層は軟強磁性層である。
【００３８】
−  単数あるいは複数の軟層は、それらの磁性配向を調整するのに必要な書き込み電流を最小限にするため、円形または準円形の形状を提示する。
【００３９】
−  磁気抵抗スタックの各々の硬層は、同じスタックの軟層のための基準として用いられる磁化容易軸に直交する磁束に留められ、磁気抵抗スタックの軟層は、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう、磁気抵抗スタックの近くに位置する単数または複数の電流ラインから来る電流によって調整可能な磁性配向を提示する。スタックの軟層の磁性配向のこの調整は、配向が二つの安定位置間で切り替わるのではなく、一つの安定位置の周りで変動するよう十分に弱いものである。
【００４０】
−  本発明のデバイスは、次のものからなる入力インターフェイスを含む。
【００４１】
○  論理「０」または「１」を表す電圧レベルの形式でコード化された論理情報を受ける少なくとも一つの入力。
【００４２】
○  相互接続伝導ラインへ結合された少なくとも一つの出力。
【００４３】
○  相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させる電子手段。なお、電流の強度の絶対値は、電流のどちらの方向においても同一である。
【００４４】
−  本発明のデバイスは、少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された一つの出力を持つ。このインターフェイスは、つぎのものを含む。
【００４５】
○  少なくとも一つの第一の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた一つの入力。
【００４６】
○  少なくとも一つの第一のスタックを循環する、少なくとも第一のスタックの磁束を表す電流を測定するための手段。
【００４７】
○  前記電流による磁束を表す電圧を発生させるための手段。
【００４８】
−  本発明のデバイスは、次のものを含む。
【００４９】
○  非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック。
【００５０】
○  第一および第二の磁気抵抗スタックへ電気的にリンクされた出力インターフェイス、そしてこのインターフェイスは、次のものからなる。
【００５１】
・  第一の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた第一の入力。
【００５２】
・  第二の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた第二の入力。
【００５３】
・  バイアス電圧にさらされたときに第一のスタックに流れる電流と第二のスタックに流れる電流との間に、論理情報を表す差動電流を発生させるための手段。
【００５４】
・  差動電流に応じて、論理情報を表す電圧を発生させるための手段。
【００５５】
−  前記入力および／あるいは出力インターフェイスは、ＣＭＯＳ技術で製造される。
【００５６】
−  磁気構造は、ＣＭＯＳ技術を用いて製造された前記インターフェイスの上方に位置する。
【００５７】
−  非強磁性ジャンクション中間層は、酸化マグネシウムＭｇＯから製造される。
【００５８】
−  本発明によるデバイスは、磁気抵抗スタックの近くに位置する異なる幅の少なくとも二つのラインから構成される。
【００５９】
本発明の目的は、また、本発明のデバイスを取り入れた第一の加算器でもある。この加算器は、
【００６０】
−  三つの相互接続ラインを流れる電流信号ＩA、ＩBおよびＩCinに対する入力インターフェイス、そして
【００６１】
−  磁気構造からなり、この磁気構造は、
【００６２】
○  和の生成のための磁気部品、そして
【００６３】
○  キャリーの生成のための磁気部品からなり、
【００６４】
キャリーの生成のための磁気部品は、次のものからなる。
【００６５】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００６６】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００６７】
−  第一および第二のスタックの近くに磁場を発生させる、第一および第三のスタックの各々の軟層の垂直軸に沿って距離ｄに位置する第一の電流ライン。
【００６８】
−  第一の電流ラインを、電流ＩAが流れる第二の電流ラインへ、そして電流ＩB＋ＩCinの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第一および第二の垂直伝導バイア。これにより、電流ＩB＋ＩCinおよびＩAは、第一および第二のスタックの近くに磁場を発生させる第一の電流ラインへ経路設定される前に加算される。
【００６９】
和の生成のための磁気部品は、有利に、次のものを含む。
【００７０】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００７１】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第四の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００７２】
−  第三および第四の電流ライン。なお、第二、第三および第四の電流ラインは、各々、第一、第二および第三のメタライゼーション・レベルに属する。
【００７３】
−  第二、第三および第四の電流ラインに各々電気的に結合された前記入力インターフェイスへのアクセスのための第三、第四および第五の垂直伝導バイア。これにより、第三垂直バイアは第三のラインに電流ＩBを投入し、第四の垂直バイアは第二のラインに電流ＩAを投入し、そして第五の垂直バイアは第四の電流ラインに電流ＩCinを投入する。
【００７４】
第二の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、そして第三および第四のスタックの各々の軟層の垂直軸に沿って距離ｄに位置する。第三電流ラインは、第三のスタックの近くに磁場を発生させ、そして第三のスタックの軟層の垂直軸に沿って距離２ｘｄに位置する。
【００７５】
第四の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、そして第三および第四のスタックの各々の軟層の垂直軸に沿って距離２ｘｄに位置する。
【００７６】
第三の電流ラインは、垂直相互接続バイアを介して第四の電流ラインへ電気的にリンクされているため、第三および第四のラインの電流ＩBおよびＩCinは、第四のスタックの近くに磁場を発生させる第四の電流ラインの枝ラインへ経路設定される前に加算される。
【００７７】
第二の電流ラインは、第三のスタックの近くで第三および第四の電流ラインと顕著に直角をなす。そして第二の電流ラインは、第四のスタックの近くで第四の電流ラインと顕著に直角をなす。
【００７８】
本発明の目的は、本発明のデバイスを取り入れてた第二の加算器でもあり、
【００７９】
−  三つの相互接続ラインを流れる電流ＩA0、ＩB0およびＩCin0に対する信号入力インターフェイス、
【００８０】
−  そして磁気構造からなり、
【００８１】
○  この磁気構造は、和を生成するための磁気部品を含み、そして磁気部品は、次のものを含む。
【００８２】
・非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００８３】
・非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【００８４】
・第一、第二および第三のメタライゼーション・レベルに各々属する第一、第二および第三の電流ライン。
【００８５】
・第一、第二および第三の電流ラインへ各々電気的に結合された前記入力インターフェイスへのアクセスのための第一、第二および第三の垂直伝導バイア。これにより、第一の垂直バイアは第一のラインに電流ＩBを投入し、第二の垂直バイアは第二のラインに電流ＩAを投入し、そして第三のバイアは第三のラインに電流ＩCinを投入する。
【００８６】
第二の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、そして第一および第二のスタックの各々の軟層の垂直軸に沿って距離ｄに位置する。第一の電流ラインは、第一のスタックの近くに磁場を発生させ、そして第一のスタックの軟層の垂直軸に沿って距離２ｘｄに位置する。
【００８７】
第三の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、そして第一および第二のスタックの各々の軟層の垂直軸に沿って距離２ｘｄに位置する。第一の電流ラインは、垂直相互接続バイアを介して第三の電流ラインへ電気的にリンクされているため、第一および第三のラインの電流ＩBおよびＩCinは、第二のスタックの近くに磁場を発生させる第三の電流ラインの枝ラインへ経路設定される前に加算される。
【００８８】
第二の電流ラインは、第一のスタックの近くで第一および第三の電流ラインと顕著に直角をなす。そして第二の電流ラインは、第二のスタックの近くで第三の電流ラインと顕著に直角をなす。そして前記磁気構造は、さらに、次のものを含む。
【００８９】
○  第一のメタライゼーション・レベルに属するキャリー伝播ラインと呼ばれる第四の電流ライン。
【００９０】
○  第四の電流ラインを、電流ＩAが流れる第二の電流ラインへ、そして電流ＩB＋ＩCinの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第四および第五の垂直伝導バイア。これにより、電流ＩB＋ＩCinおよびＩAは、第四の電流ラインへ経路設定される前に加算される。
【００９１】
○  第一のメタライゼーション・レベルとは異なるメタライゼーション・レベルに属する、磁気抵抗スタックの近くに磁場を発生させることが可能な第五の電流ライン。
【００９２】
○  第四の電流ラインを第五の電流ラインへ電気的にリンクする第六の垂直伝導バイア。
【００９３】
第二の加算器は、有利に、次のものを含む。
【００９４】
−  前記キャリー伝播ラインへ電気的にリンクされた第七の垂直伝導バイア。
【００９５】
−  キャリー伝播ラインを流れる電流の絶対値を制限するための電流リミッタ回路。なお、電流リミッタ回路は、第七の伝導バイアによって前記伝播ラインへリンクされている。
【００９６】
プレファレンスとして、前記リミッタは、直列に取り付けられた三つのＰＭＯＳトランジスタおよび三つのＮＭＯＳトランジスタを含み、第一のＰＭＯＳトランジスタと第三のＮＭＯＳトランジスタは共通ゲートを持ち、第二のＰＭＯＳトランジスタと第二のＮＭＯＳトランジスタは共通ゲートを持ち、第三のＰＭＯＳトランジスタと第一のＮＭＯＳトランジスタは共通ゲートを持ち、第一のＮＭＯＳトランジスタと第三のＰＭＯＳトランジスタの共通ドレインは、第七の垂直伝導バイアによって、キャリー伝播ラインへ結合されている。
【００９７】
本発明の目的は、また、本発明のデバイスを取り入れた「ＡＮＤ」論理ゲートである。この「ＡＮＤ」ゲートは、
【００９８】
−  電流ＩAおよびＩBの信号に対する入力インターフェイス、
【００９９】
−  そして磁気構造からなり、この磁気構造は、次のものからなる。
【０１００】
○  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【０１０１】
○  第一、第二、第三および第四の電流ライン。
【０１０２】
第一の電流ラインは電流ＩAを受け、第二の電流ラインは電流ＩBを受け、そして第三電流ラインは所定の一定な電流を受ける。第四の電流ラインは、磁気抵抗スタックの近くに位置し、電流が通過するときに前記スタックの近くに磁場を発生させる。第四の電流ラインは、それ自体を第一、第二および第三の電流ラインへ電気的にリンクする三つの電流入力点を持つため、第一、第二および第三の電流ラインを循環する電流は、第四のラインで加算される。
【０１０３】
最後に、本発明の目的は、本発明のデバイスを取り入れた多数決デバイスである。この多数決回路は、
【０１０４】
−  三つの相互接続ラインを流れる電流Ｉa、ＩbおよびＩcの信号に対する入力インターフェイス、そして
【０１０５】
−  前記多数決回路から出力を生成するための磁気部品を含む磁気構造からなる。そして磁気部品は、次のものを含む。
【０１０６】
○  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【０１０７】
○  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
【０１０８】
○  第一および第二のスタックの近くに磁場を発生させる、第一および第三のスタックの各々の軟層の垂直軸に沿って距離ｄに位置する第一の電流ライン。
【０１０９】
○  第一の電流ラインを、電流Ｉaが流れる第二の電流ラインへ、そして電流Ｉb＋Ｉcの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第一および第二の伝導バイア。これにより、電流Ｉb＋ＩcおよびＩaは、前記第一および第二のスタックの近くに磁場を発生させる第一の電流ラインへ経路指定される前に加算される。
【０１１０】
本発明の他の特徴および利点を、添付図面を参照する以下の説明で明らかにする。これらの図面は、本発明を限定するものではない。
【図面の簡単な説明】
【０１１１】
【図１】無限に長い電流ラインによって発生する磁場の概略図である。
【図２】（ａ）および（ｂ）は、磁気抵抗スタック、そして無限に長い直線導体ワイヤを表す。
【図３】１ビットの完全な二進加算器を表す。
【図４】ｎビットの完全な二進加算器を表す。
【図５】本発明による加算器タイプの論理関数を実行するためのデバイスのアーキテクチャを表す。
【図６】（ａ）および（ｂ）は、図５に示すデバイスの入力インターフェイスの実施例を表す。
【図７】図５に示すデバイスのための出力インターフェイスの実施例を表す。
【図８】図５に示すデバイスのために和およびキャリーを生成するための磁気部品の実施例を表す３次元表示である。
【図９】図８に示すような、和を生成するための磁気部品を表す上面図である。
【図１０】図８に示すような、和を生成するための磁気部品を表す正面図である。
【図１１】図８に示すような、キャリーを発生させるための磁気部品を表す上面図である。
【図１２】本発明による、キャリー伝播を持つ２ビット加算器を表す３次元表示である。
【図１３】図１２に示す２ビット加算器に使用する電流リミッタ回路を表す。
【図１４】本発明による論理「ＡＮＤ」ゲートを形成するためのデバイスを概略的に表す。
【０１１２】
すべての図に共通なエレメントは、同じ参照番号を持つ。
【０１１３】
2011520329.tif 000003
【０１１４】
2011520329.tif 000004
【０１１５】
注目すべきことは、符号ｘがベクトル積を示すことである。
【０１１６】
電流密度Ｖの分布に対して得られる総磁場は、この方程式を体積Ｖの全体へ積分することによって、次のように得られる。
【０１１７】
2011520329.tif 000005
【０１１８】
2011520329.tif 000006
【０１１９】
既に明らかなように、この近似における場の値は、電流の方向、コースおよび値、そして考慮すべき点へのラインからの距離に依存する。
【０１２０】
さて、例えば、加えて硬強磁性層（ＨＬ）、そしてＳＬおよびＨＬ層を分離する非強磁性中間層（ＩＣ）からなる、図２（ａ）に表すような磁気トンネル・ジャンクション［ＭＴＪ］磁気抵抗スタックについて、点Ｍが軟強磁性層（ＳＬ）の中心を表すことを考える。電流ラインＦは、常に電流ｌが通る。図２（ｂ）の記法では、θcurr、θmsl、そしてθmhlは、各々、電流ラインＦ、軟層の磁化および硬層の磁化によって、（平面内でｘ軸がｙ軸に直交し、そしてｚ軸が平面に直交する座標系ｘｙｚのｙ軸上に位置する）軟層の磁化容易軸に関して形成される角度である。軟層の中心に作用する磁場は、次の方程式によって決まる。
【０１２１】
2011520329.tif 000007
【０１２２】
形状異方性がなく、そして結晶磁気異方性場が、作用する場に比較して無視できると考えるなら、磁気モーメントが、発生した場に整列する第一の近似と考えてもよい。
【０１２３】
硬層の磁化が磁化容易軸に直交する（すなわち、θmhl＝９０°）例を考察する場合、下記の表１に示すように、磁気抵抗スタックの（Ｐと記す）平行状態、（ＡＰと記す）逆平行状態または（ＩＮＴと記す）中間状態を得るよう、適用すべき電流の方向を選択することは容易である。（ＲPは、平行状態にあるＭＴＪ磁気抵抗スタックの抵抗を示す。ＲAPは、逆平行状態にある磁気抵抗スタックの抵抗を示す。そしてＲＩＮＴは、中間状態にある磁気抵抗スタックの抵抗を示す。例えば、ＲAP＞ＲINT＞ＲPである。）
【０１２４】
［表１］
θcurr        θmsl          状態          磁気抵抗スタックの抵抗
０        ９０°        平行              ＲP
１８０°    ２７０°      逆平行              ＲAP
９０°    １８０°        中間              ＲINT
【０１２５】
軟層の中心から各々距離ｒ１およびｒ２に、二つの電流ラインＬ1およびＬ2があると仮定する。この場合、次の方程式によって値が決まる場が発生する。
【０１２６】
2011520329.tif 000008
【０１２７】
式中、θ1currおよびθ2currは、各々、硬層の磁化容易軸に関して二つの電流ラインＬ1およびＬ2が形成する角度である。
【０１２８】
前述の内容を二つのライン、軟層の上方に距離ｄ1で位置する第一のライン、そして軟層の下方に距離ｄ2で位置する第二のラインに適用すると、第一のラインおよび第二のラインを各々通る同じ強度の二つの電流に対して、第一および第二のラインによって各々軟層の近くに発生する場の強度Ｈ１およびＨ２は、Ｈ1／Ｈ2＝ｄ2／ｄ1となる。
【０１２９】
したがって、二つの電流ラインの方向、それらを流れる二つの電流の方向および大きさの選択は、発生する磁場の方向および強度の正確な選択を可能にし、場の下での磁化方向の正確な選択を可能にする。このアプローチは、一般的に、ｎ本の伝導ワイヤに適用してもよい。この例は、例証のみであり、概して、各電流の方向および値に関して（相互接続層のトポロジーの選択によって示す）３次元におけるラインの位置のどの選択も、磁気全加算器［ＭＦＡ］論理関数を実行する二つの例を用いて以下に詳細に考察するように、比較的に複雑な論理関数を実行するのに使用できる。磁気全加算器とは、他の磁気全加算器と連結可能なように、キャリー入力［ＣＩ］およびキャリー出力［ＣＯ］を含む加算器である。
【０１３０】
加えて、発生する磁場の強度は、ラインを通過する電流の強度に直接的に依存する。したがって、ラインに到達する複数の伝導ワイヤのアドホックな相互接続を介して同じラインに到達する入力電流を加えること（キルヒホッフの法則）によって、磁場強度の値を修正できる。これによって発生する場の強度は、例えば、軟層から同じ距離に位置して電流Ｉが通過するラインに比べ、電流２ｘＩが通過するラインは２倍高い。
【０１３１】
プロセッサは、次のような四つの作動システムを含むことが既知である。
【０１３２】
−  メモリ回路（コード、データ）。
【０１３３】
−  制御回路（バス・アービタ、エネルギ管理ブロック、等）。
【０１３４】
−  プロセッサ回路（「オンチップ」）間の、または外部回路（「オフチップ」）とのダイアログを可能とする入出力回路。
【０１３５】
−  （演算自体を実行する）情報処理専用のプロセッサ「コア」または「データ・パス」。
【０１３６】
プロセッサの「標準」コアは、概して、一連の相互連結した作動ブロックからなり、演算の基本的な、純粋に論理の組み合わせ（「ＡＮＤ」、「ＯＲ」等）または算術演算（加算、乗算、比較、シフト）を実行する。なお、これらすべては制御ブロックによって指示される。意図するアプリケーションに対して、プロセッサ速度（与えられた演算を実行するための演算時間であり、速度はしばしば、コア内の比較的に重要な経路による作動タイプに、そして処理すべきデータのタイプに依存する）、あるいは、与えられた演算に費やされる最大エネルギが優先される。現在のコアの大部分は、３２ビットまたは６４ビット
・ワードで作動する。ワードの各ビットに対して同じ演算を実行しなければならないため、コアは、（例えば３２ビット・ワードに対して）並列に作動する３２の同一のスライスからなり、各スライスは、１ビットのデータに対して演算する（「ビット・スライス・アーキテクチャ」）。したがって、３２ビット・コアの製造は、ワードを構成するビット数と同じ回数だけ繰り返される単一スライスの製造および最適化に言及する。このアプローチは、特に、コアの構成要素の一つである加算器にあてはまる。加算は、また、最も使用頻度の高い算術演算であるが、演算速度に関してコアを制限するブロックでもある。したがって、加算器のアーキテクチャは重要である。現在、それを最適化することを目的とする（ＣＭＯＳ技術における）いくつかのアプローチがある。（「桁上げ先見加算器」のような）回路レベルまたは論理レベルの最適化がある。  図３に、全二進加算器ＦＡを示す。ＡおよびＢは、加算すべきビットである。Ｃin（「キャリー・イン」）は、（ｎビットに対する加法のケースにおける）先の和から登ってくるキャリーを表し、そして、Ｃout（次の加算器のＣin）は、計算結果としてしてのキャリー（「キャリー・アウト」）を表す。そのようなＦＡ加算器の真理値表を、以下の表２に示す。
【０１３７】
［表２］
Ａ      Ｂ    Ｃin      Ｓ     Ｃout
０      ０      ０      ０      ０
０      ０      １      １      ０
０      １      ０      １      ０
０      １      １      ０      １
１      ０      ０      １      ０
１      ０      １      ０      １
１      １      ０      ０      １
１      １      １      １      １
【０１３８】
完全な二進加算器の具現を可能にするいくつかのタイプのＣＭＯＳアーキテクチャ（静的加算器、ミラー加算器、伝達ゲート・ベースの加算器）がある。目的は、主に、ｎビットに対する全加算器のシリコン・コストおよび演算時間を最小限にすることである。各々の加算器が、図３に示すような加算器であるｎ個の加算器ＦＡ0からＦＡn-1を継続接続することによって、ｎビット加算器を構成できる。ｎビットに対するそのような直列のフルＦＡＳ加算器の一例を図４に示す。この構成では、ＦＡi加算器のＣouti出力キャリーが、ＦＡi+1加算器のキャリー入力へ投入される。この構造は、演算時間ｔpadder（または全加算器伝播時間）が、主に、キャリーを計算するための時間と、チェーンを通ってのそれの伝播に依存する（したがって、ビットの数ｎに依存する）ことを示す。これが増加するケースでは、伝播時間を減少させるために、例えば、このような直線的複雑性（ｔpadder∝ｎ）から、ｎのルート（ｔpadder∝√ｎ）または対数関数的複雑性（ｔpadder∝ｌnｎ）へと、例えば、桁上げ先見加算器を具現することによって、論理システムを最適化するためのアプローチを使う必要がある。
【０１３９】
本発明の一つの特に有利な実施例によれば、先に述べたような純粋にＣＭＯＳによる技術から、ＣＭＯＳ技術と磁気技術とを組み合わせる技術へと移行し、演算全体を磁気部品によって実行するハイブリッド全加算器回路を実現することが可能である。図５は、本発明による、加算器タイプ１論理関数を実行するためのデバイスのアーキテクチャを表す。
【０１４０】
加算器１は、三つの論理入力、Ａ、ＢおよびＣinを持ち、ＡおよびＢが、加算すべきビットを構成し、そしてＣinが、先の加算器からのキャリーを構成する。そして、二つの論理出力ＳおよびＣoutは、各々、表２の真理値表を参照して定義される和およびキャリーを構成する。論理入力Ａ、ＢおよびＣinは、論理値が０であるならば、質量に対応する電圧レベルに対応し、そして論理値が１ならば、ＭＯＳトランジスタ・ゲートのバイアス電
圧に対応する。
【０１４１】
加算器１は、次のものからなる。
【０１４２】
−  入力に印加された論理情報に方向が依存する三つの相互接続ラインを通る電流ＩA、ＩBおよびＩCinに対する信号を生成するための、ＣＭＯＳ技術を用いて製造された第一のブロック２入力インターフェイス。
【０１４３】
−  和Ｓを生成するための第二のブロック７。
【０１４４】
−  キャリーＣoutを生成するための第三のブロック８。
【０１４５】
和Ｓを生成するための第二のブロック７は、次のものからなる。
【０１４６】
−  差動モードで作動し、二つの磁気抵抗情報出力Ｉ１およびＩ２を発生させる磁気部品３。
【０１４７】
−  磁気抵抗情報Ｉ１およびＩ２をＣＭＯＳ、Ｓ互換電圧へ変換するための、ＣＭＯＳ技術を使用して製造された出力インターフェイス４。
【０１４８】
同様に、Ｃoutキャリーを生成するための第三のブロック８は、次のものを含む。
【０１４９】
−  差動モードで作動し、二つの磁気抵抗情報出力Ｉ３およびＩ４を発生させる磁気部品５。
【０１５０】
−  磁気抵抗情報ｌ３およびＩ４をＣＭＯＳ、Ｃout互換電圧へ変換するための、ＣＭＯＳ技術を使用して製造された出力インターフェイス６。
【０１５１】
ハイブリッド加算器１は、（下記に考察する相互接続システムのトポロジーを含んで）磁気部品３および５が算術演算を実行し、そしてＣＭＯＳ部品（入力インターフェイス２および二つの出力インターフェイス４および６）が、外界とのインターフェイスとして使用されるシステムとして提示されている。
【０１５２】
入力インターフェイス２を製造するための一つの方法を、図６（ａ）に示す。このインターフェイス２は、論理情報Ａから電流ＩAを生成する。二つの他の類似回路を、ＢからＩB、そしてＣinからＩCinを生成するために使用してもよい。
【０１５３】
本発明によれば、入力インターフェイス２は、全体がＣＭＯＳ技術で製造される。このインターフェイス２は、直列に結合されたＣＭＯＳインバータに対で取り付けた四つの、２０２から２０５のトランジスタを含む。本ケースでは、対２０２および２０３のトランジスタはＰＭＯＳタイプであり、対２０４および２０５のトランジスタはＮＭＯＳタイプである（各々、Ｐ型金属酸化膜半導体およびＮ型金属酸化膜半導体）。
【０１５４】
（ゲートに付けた円によって表す）ＰＭＯＳ２０２および２０３トランジスタは、それらの共通ソースが正ＶＤＤ電圧源に結合され、そしてＮＭＯＳ２０４および２０５トランジスタは、それらの共通ソースが接地されている。
【０１５５】
ＰＭＯＳ２０２およびＮＭＯＳ２０４トランジスタは、それらの共通ドレインを持ち、そしてＰＭＯＳ２０３およびＮＭＯＳ２０５トランジスタは、それらの共通ゲートを持ち、そして２０２および２０４トランジスタの共通ドレインは、２０３および２０５トラン
ジスタの共通ゲートにリンクされている。
【０１５６】
ＰＭＯＳ２０３およびＮＭＯＳ２０５トランジスタは、それらの共通ドレインが、正ＶＤＤ電圧の半分に等しい供給源にリンクされている。
【０１５７】
ＰＭＯＳ２０２およびＮＭＯＳ２０４トランジスタは、それらの共通ゲートを持ち、このゲートで論理情報Ａを受ける。ＣＭＯＳ論理によれば、この論理情報Ａは、バイナリ情報が０ならば、（ＮＭＯＳ２０４トランジスタが遮断され、ＰＭＯＳ２０２トランジスタがビジー状態になるように）ゼロ電圧の形式で、そしてバイナリ情報が１であれば、（ＮＭＯＳ２０４トランジスタがビジー状態になり、ＰＭＯＳ２０２トランジスタが遮断されるように）正電圧レベルの形式でコード化される。
【０１５８】
したがって、送信すべき論理情報が「Ａ＝０」であるなら、ＮＭＯＳ２０４およびＰＭＯＳ２０３トランジスタは「オフ」であり、ＰＭＯＳ２０２およびＮＭＯＳ２０５トランジスタは「オン」である。逆に「Ａ＝１」ならば、ＮＭＯＳ２０４およびＰＭＯＳ２０３トランジスタは「オン」であり、ＰＭＯＳ２０２およびＮＭＯＳ２０５トランジスタは「オフ」である。
【０１５９】
Ｌは、論理情報Ａを表す電流ＩAが循環する相互接続ラインを示す。（ドレインにリンクされると共にＶＤＤ／２へバイアスされた）相互接続システムを形成するラインＬへ入力される電流Ｉを正として、そして出力電流を負として考察すると、図６（ｂ）および図６（ｃ）を参照にして、次の等価事項を書くことができる。
【０１６０】
Ａ＝「０」  ⇔  ＩA＝−Ｉ［  図６（ｃ）］、そして
Ａ＝「１」  ⇔  ＩA＝Ｉ［  図６（ｂ）］。
【０１６１】
したがって、電流ＩAは、情報Ａが「０」である場合に負であり、情報Ａが「１」である場合に正である。
【０１６２】
Ｉは、本発明によるデバイスに使用される軟層の中央に局所的場Ｈを発生させて、平行状態から逆平行状態への移行を可能にするのに十分な大きさの電流の絶対値を示す。この「電流モード」アプローチは、また、（現在の「小型化」傾向に関して興味のある）比較的に低い電圧源での作動の可能性をも含んでいる。
【０１６３】
書き込み電流は、両方向（センドあるいはリターン）に相互接続ラインＬを流れるので、時に、双方向性電流と表される。
【０１６４】
したがって、情報が電圧レベルの形式でコード化されるＣＭＯＳ論理に反して、磁気部品の論理は、両バイナリ値に対して、しかし相反する方向に等価レベルの電流を用いる。
【０１６５】
入力ブロック２は、電圧モード（ＣＭＯＳ互換レベル）にある論理情報を、相互接続回路で発生する場を介して磁気抵抗スタックの磁束を調整するのに十分なレベルの電流へ変換することを可能にする。
【０１６６】
出力インターフェイス４および６は、ＣＭＯＳ技術で製造される。図７は、出力インターフェイス４の実施例を表す。出力インターフェイス６も同様に製造できる。
【０１６７】
図７は、入力インターフェイス２の部分から電流＋Ｉまたは−Ｉの形式でコード化された論理情報を受ける（後にもう一度説明するところの）磁気部品３に、二つの相互接続伝導ラインＬ１およびＬ２を介して電気的に結合された出力インターフェイス４を表す。磁
気部品３は、正ＶＤＤ電圧源の助けでバイアスされて伝導ラインＬ１およびＬ２に各々電流Ｉ1およびＩ2を発生させる二つの磁気抵抗スタックを含む。これらの電流は、各々のスタックの電気抵抗に依存する（この抵抗自体は、基準硬層の磁場の配向に比較した軟層の磁場の配向に依存する）。
【０１６８】
出力インターフェイス７は、次のものからなる。
【０１６９】
−  「クランプ」回路３０２。
【０１７０】
−  差動電流ミラー回路３０３。
【０１７１】
−  バッファ増幅素子３０４。
【０１７２】
（電圧リミッタを形成する）「クランプ」回路３０２は、ゲートがリンクされた二つのＰＭＯＳトランジスタからなり、各ＰＭＯＳトランジスタは、そのソースに各々電流Ｉ1および電流Ｉ2を受ける。これらＰＭＯＳクランプ・トランジスタの両方は、二つのゲートに印加されるＶclamp電圧に作用することによって操作される規制によって、磁気抵抗スタックのＶbias電圧バイアスを制限する。
【０１７３】
図７に示すように、これらＰＭＯＳトランジスタの各々のドレインからの電流は、その後、３０３差動電流のミラーを使って比較される。３０３差動電流のこのようなミラーを形成するために、二つのＮＭＯＳトランジスタを用い、それらのゲートを、差動電流△ｉreadを生成するために一つのドレイン電位へと移行させる。なお、この差動電流はバッファ増幅器３０４または出力バッファをアタックする。この差動電流△ｉreadは、二つの磁気抵抗スタック間の抵抗△Ｒの差を表すものである。
【０１７４】
電流△ｉreadの方向に応じて、差動３０３ミラー電流は、バッファ増幅素子３０４を充電または放電する。このバッファ素子の役割は、それを、ＣＭＯＳ部品の論理レベルと互換性のあるＳ電圧の形式に変換することによって、デジタル情報を再生することである。
【０１７５】
出力インターフェイスは、磁気抵抗情報Ｉ１およびＩ２のＣＭＯＳ互換電圧への変換を可能にする。したがって例えば、
【０１７６】
−  △Ｒ＞０、「Ｓ＝１」（すなわち、Ｓが論理１に対応する電圧レベルを持つ）。
【０１７７】
−  △Ｒ＜０、「Ｓ＝０」（すなわち、Ｓが論理０に対応するゼロ電圧レベルを持つ）。
【０１７８】
図８は、（ｘが横軸を表してｙが縦軸（ｙ軸）を表すことによって、ｘｙは水平面を形成し、そして、ｚが垂直軸を表す）ｘｙｚ直交基準枠による三次元表示である。この図は、和を生成するための磁気部品３、そしてキャリーを生成するための磁気部品５を含む、図５に示す加算器デバイスの磁気回路９を実現する方法を表す。
【０１７９】
和を生成するための磁気部品３は、次のものからなる。
【０１８０】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一のＭＴＪ１磁気抵抗スタック。
【０１８１】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二のＭＴＪ２磁気抵抗スタック。
【０１８２】
明快さのために、両ＭＴＪ１およびＭＴＪ２スタックの異なる層が示されてないことは明白である。軟強磁性層は、例えばパーマロイ等の磁気的にソフトな材料で製造される。その磁化は、作用する外部磁場の変化に非常に良く反応する。この層は、その磁化が、弱い磁束に対して実質的な影響を及ぼすことが可能なよう十分に精妙でなければならない。硬強磁性層は固定磁化を持つ。加えて、非強磁性ジャンクション中間層は、酸化マグネシウム（ＭｇＯ）から製造されてもよい。この材料は、高いトンネル磁気抵抗［ＴＭＲ］と弱い公称抵抗を得ることを可能にする。注記として、磁気層からなるスタックの電気抵抗は、第一の近似（弱い電圧バイアスおよび周囲温度）において、次の方程式によって決まる。
【０１８３】
ＲMTJ＝Ｒp.（１＋ＴＭＲ（１−cosθ）／２）
【０１８４】
−  式中、Ｒp.は、スタックの両層の磁化が同方向に配向された場合の磁気抵抗スタックの公称抵抗である。
【０１８５】
−  ＴＭＲは、磁気抵抗トンネル、すなわち、極端な配向状態間の抵抗の相対変化を表す。
【０１８６】
−  θは、硬層および軟層の配向間で形成される角度である。
【０１８７】
したがって、θが０に等しい場合、磁気抵抗スタックは平行状態であり、その平行状態のスタック抵抗Ｒpは、最小値に到達し、ＲpMTJ＝Ｒpに等しい。そして、θ＝π、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗ＲapMTJは、最大値で、ＲapMTJ＝Ｒp（１＋ＴＭＲ）に等しい。
【０１８８】
軟層は、それらの磁性配向の調整に必要な書き込み電流を最小限にするために、円形あるいは準円形の形状を持つべきである。概して、使用するスタックは、円形あるいは準円形で非楕円形の断面コンタクトの形状を持つ。メモリに反して、この研究は、磁化容易軸の安定性が弱く、その位置から移行させるのに弱い磁場で十分であるように製造された磁気抵抗スタックを得ることを目的としている。この場合の狙いは、メモリのケースのような情報の安定保持ではない。
【０１８９】
ＭＴＪ１およびＭＴＪ２スタックの上部は、ｘ軸に沿って実質的に向けられたバイアスを持つ共通１０上側電極によって結合されている。この上側電極は、垂直伝導バイア１１を用いることによって、ｙ軸に沿って向けられた正電圧Ｖｄｄ磁化１２に結合されている。
【０１９０】
ＭＴＪ１スタックの下部は、下側電極１４によって垂直伝導バイア１６へ結合されている。この伝導バイア１６は、図５および図７に示す出力インターフェイス３の入力を形成する電流Ｉ１を供給する。
【０１９１】
ＭＴＪ２スタックの下部は、下側電極１３によって垂直伝導バイア１５へ結合されている。この伝導バイア１５は、図５および図７に示す出力インターフェイス３の入力を形成する電流Ｉ２を供給する。
【０１９２】
上記に既に言及したように、磁気回路９は、「メタライゼーション・レベル」とも呼ぶ交互の導電層からなる複数の相互接続層を用いて製造され、前記層に平行に延びた金属被覆伝導ライン、そして二つのメタライゼーション・レベル間での電気的接続を可能する伝導バイアによって交差される（図示しない）絶縁層を備える。一つのメタライゼーション
・レベルは、誘電物質で製造された領域に囲まれた複数の伝導ラインを含む。
【０１９３】
磁気回路９は、三つのメタライゼーション・レベルＮ１からＮ３によって形成され、図６に図解したように、入力インターフェイス２によって送られる入力電流ＩA、ＩBおよびＩCinの投入を可能にする。ＭＴＪ１およびＭＴＪ２磁気抵抗スタックの上側電極１０と下側電極１３および１４とが、各々、図８には示していない二つの他のメタライゼーション・レベルを形成することは明らかである。
【０１９４】
以下に、三つのメタライゼーション・レベルＮ１からＮ３をより詳細に説明する。
【０１９５】
各メタライゼーション・レベルは、存在する種々の軟層の磁場を配向することを目的とした、一つ以上の電流ラインによって形成される。
【０１９６】
−  メタライゼーション・レベルＮ１は、Ｖ形で表されている。
【０１９７】
−  メタライゼーション・レベルＮ１の上方に位置するメタライゼーション・レベルＮ２は、濃い点で表されている。
【０１９８】
−  メタライゼーション・レベルＮ２の上方に位置するメタライゼーション・レベルＮ３は、レベルＮ２に対するものよりも、より散乱した点によって表されている。
【０１９９】
和生成のための磁気部品３は、メタライゼーション・レベルＮ１、Ｎ２およびＮ３に各々属する三つの伝導ライン１７、１８および１９を含む。  図９および図１０は、各々、和生成のための磁気部品３の、ｘｙ平面（上面）図およびｘｚ（正面）図である。
【０２００】
図９において、ＭＴＪ１およびＭＴＪ２スタックは点によって表され、そして基準硬層の磁性配向が、実線矢印によって表されている。両ＭＴＪ１およびＭＴＪ２スタックの硬層の各々の磁化は、同方向に配置される（後に説明するＭＴＪ３およびＭＴＪ４スタックの他の硬層の両方に対しても、硬層に関して同じ配向が用いられることに注意すべきである）。
【０２０１】
図５および図６に示すようなＣＭＯＳ入力インターフェイスへアクセスするための三つの垂直伝導バイア２０、２１および２２は、各々、ライン１７、１８および１９へ電気的に結合されている。垂直バイア２０は、ライン１７に（電圧レベルＢに対応する）電流ＩB、＋/−Ｉの投入を可能にする。垂直バイア２１は、ライン１８に（電圧レベルＡに対応する）電流ＩA、＋/−Ｉの投入を可能にする。垂直バイア２２は、ライン１９に（電圧レベルＣinに対応する）電流ＩCin、＋/−Ｉの投入を可能にする。
【０２０２】
明快にするために、図９および図１０には、バイア２０、２１および２２、そして電極１０、１３および１４を示していない。
【０２０３】
各瞬間（演算における各ステップ）で、スタックが場の下において平衡状態にあることを明示することは重要である。平衡状態は、電流が印加されている間（すなわち、回路の作動中）維持されるが、電流が印加されないと失われる。
【０２０４】
以下において、電流ラインと磁気抵抗スタックとの間の距離は、軟層の中心と軟層の中心に最も近いラインの点とを分離する距離である、と理解すべきである。
【０２０５】
「磁気分極ライン」と呼ぶ（中間Ｎ２メタライゼーション層内の）電流ライン１８は、ｘ軸に沿って向けられ、ＭＴＪ１磁気抵抗スタックの下、そして垂直ｚ軸に沿った距離ｄ
にあるＭＴＪ２磁気抵抗スタックの下を同時に通過するラインである。注目すべきは、電流ライン１８がＭＴＪ１およびＭＴＪ２スタックの上方に同じ距離ｄで位置しても、（電流が反対方向へ流れることで）同じ効果が生じる、ということである。
【０２０６】
（上位Ｎ３メタライゼーション・レベルの）電流ライン１９は、ｙ軸に沿った平行枝ライン２３および２４を実質的にＵ形状で持つラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン１８を分離する距離ｄに比べ、二倍の距離２ｘｄでＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０２０７】
（下位Ｎ１のメタライゼーション層の）電流ライン１７は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン１８を分離する距離ｄに比べ、二倍の距離２ｘｄでＭＴＪ１スタックの下方にのみ位置する。
【０２０８】
加えて、電流ライン１７は、その枝ライン２４のレベルで、垂直相互接続バイア２５を用いて電流ライン１９へ電気的に結合されているため、ライン１７および１９の電流は、ＭＴＪ２スタックに効果を生じる電流ライン１９の枝ライン２３へ経路指定される前に加算される。
【０２０９】
結果的に、第一の磁気抵抗スタックＭＴＪ１に対して、電流ＩCinおよびＩBを供給するライン１９および１７は、ＭＴＪ１スタックの両側にあって、それから等距離にあるが、電流ＩAを供給する電流ライン１８は、他の二つのライン１９および１７よりも重要性が少ない半分の距離でＭＴＪ１の下（または上方）に位置する。したがって、平行状態から逆平行状態へのＭＴＪ１スタックの軟層の磁化の回転を可能する任意の電流ｌに対して、ライン１８によって軟層の中央に発生する場は、ライン１９および１７によって発生するものに比べ、２倍の強度がある。
【０２１０】
ＭＴＪ２に関して、これは、ＭＴＪ１と同一の影響を受けるライン１８と構成が同じである。逆に、ライン１７および１９の電流は加算され（キルヒホッフの法則）、この和が、ライン１８に関する距離の二倍の距離でＭＴＪ２磁気抵抗スタックの上方に位置するライン１９の枝ラインへ経路指定される。注目すべきことは、ライン１７および１９の電流を加算し、ライン１７をＵとし、ＭＴＪ１スタックの上方にのみにライン１９を配置することもできたことである。このケースでは、電流の和は、ライン１８に関する距離の二倍の距離でＭＴＪ２スタックの下方に位置するライン１７の枝ラインへ経路指定されることになる。
【０２１１】
さて、異なる可能な構成の和を生成するための磁気部品３の反応を査定する。前述の仮説を取り上げ、入力に、「０」⇔−Ｉ及び「１」⇔Ｉを考察する。同様に、出力には、次のものを採る。
【０２１２】
△Ｒ＝ＲMTJ1−ＲMTJ2＞０  ＝＞  Ｓ＝「１」、そして
△Ｒ＝ＲMTJ1−ＲMTJ2＜０  ＝＞  Ｓ＝「０」。
【０２１３】
ＲpMTJiを、平行な、または実質的に平行な状態にあるＭＴＪｉ磁気抵抗スタックの抵抗と呼び、ＲapMTJiを、逆平行な、または実質的に逆平行な状態にあるＭＴＪｉスタックの抵抗と呼び、そしてＲintMTJiを、ＲapMTJiとＲpMTJiとの中間状態にある（θが０とπの間にある）ＭＴＪｉの抵抗と呼ぶと、これらは、ＲapMTJi＞ＲintMTJi＞ＲpMTJiである。
【０２１４】
入力ベクトルＡ、ＢおよびＣinの種々の組み合わせに対して、ＭＴＪ１およびＭＴＪ２スタックの各々に見られる磁場を生成するための表を、下記の表３に示すように書くこと
ができる。
【０２１５】
［表３］
Ａ  Ｂ  Cin  IA    IB    ICIN    HxMTJ1    HyMTJ1    HxMTJ2    HyMTJ2
０  ０  ０  −Ｉ  −Ｉ  −Ｉ   -H/2+H/2=0  ＋Ｈ   -2H/2=-H      ＋Ｈ
０  ０  １  −Ｉ  −Ｉ  ＋Ｉ  -2H/2=-H     ＋Ｈ    -H/2+H/2=0   ＋Ｈ
０  １  ０  −Ｉ  ＋Ｉ  −Ｉ  +2H/2=+H     ＋Ｈ    -H/2+H/2=0   ＋Ｈ
０  １  １  −Ｉ  ＋Ｉ  ＋Ｉ    H/2-H/2=0  ＋Ｈ   +2H/2=+H      ＋Ｈ
１  ０  ０  ＋Ｉ  −Ｉ  −Ｉ   -H/2+H/2=0  −Ｈ   -2H/2=-H      −Ｈ
１  ０  １  ＋Ｉ  −Ｉ  ＋Ｉ  -2H/2=-H     −Ｈ   -H/2+H/2=0    −Ｈ
１  １  ０  ＋Ｉ  ＋Ｉ  −Ｉ  +2H/2=+H     −Ｈ   -H/2+H/2=0    −Ｈ
１  １  １  ＋Ｉ  ＋Ｉ  ＋Ｉ    H/2-H/2=0  −Ｈ   +2H/2=+H      −Ｈ
【０２１６】
Ｈは、ＭＴＪｉ磁気抵抗スタックの軟層の中心から距離ｄに位置する電流ラインを循環する電流Ｉによって軟層の近くに発生する場の強度を表す。結果的に、距離２ｘｄに位置するラインに対しては、発生する場の強度は、Ｈ／２に等しいことになる。
【０２１７】
ＨxMTJiおよびＨyMTJiは、ＭＴＪｉスタックの軟層の近くに発生する磁界ベクトルのｘおよびｙ軸に沿った成分を表す。
【０２１８】
ＭＴＪ１およびＭＴＪ２磁気抵抗スタックに対する成分ＨxMTJiおよびＨyMTJiの値は、最終的な真理値表を導き出すために用いることができる。この表は、得られた場に応じた、磁気抵抗スタックＲMTJ1およびＲMTJ2の各々の抵抗状態、（sgn（）が符号関数を示す）抵抗変化sgn（△Ｒ）、そして図７に示す出力インターフェイス４によって発生する電圧Ｓの形式での出力バイナリ値を与える。この真理値表を、下記の表４に示す。出力インターフェイスによる検出を、場の下での行うが、これは、入力の各々によって、そして読み取り時間中に磁束を安定させる二つの磁気部品３および５（キャリー、和）の各々のための特定な相互接続ネットワークを介して発生する磁場の組み合わせである。したがって、短い加算器伝播時間（高演算速度）と短い入力情報「保持」時間とを可能にし、しかも演算消耗をも低下させる高速差動増幅器を使用することが好ましい。磁気抵抗スタックに対して比較的に低い公称抵抗、そして（特にＭｇＯを使用して）高いトンネル磁気抵抗を選択することは、読み込み速度における実質的な利点である（強い相対および絶対電流は、増幅器応答時間を減少させる）。
【０２１９】
［表４］
HxMTJ1  HyMTJ1  HxMTJ2  HyMTJ2   RMTJ1   RMTJ2   sgn(△R)    Ｓ
０  ＋Ｈ    −Ｈ    ＋Ｈ    ＲP    ＲINT    △Ｒ＜０     ０
−Ｈ  ＋Ｈ      ０    ＋Ｈ    ＲINT   ＲP     △Ｒ＞０     １
＋Ｈ  ＋Ｈ      ０    ＋Ｈ    ＲINT   ＲP     △Ｒ＞０     １
０  ＋Ｈ    ＋Ｈ    ＋Ｈ    ＲP    ＲINT    △Ｒ＜０     ０
０  −Ｈ    −Ｈ    −Ｈ    ＲAP    ＲINT   △Ｒ＞０     １
−Ｈ  −Ｈ      ０    −Ｈ    ＲINT   ＲAP     △Ｒ＜０    ０
＋Ｈ  −Ｈ      ０    −Ｈ    ＲINT   ＲAP     △Ｒ＜０    ０
０  −Ｈ    ＋Ｈ    −Ｈ    ＲAP    ＲINT    △Ｒ＞０    １
【０２２０】
（硬層の磁化に直交する）ｘ軸上に発生した場が、ｙ軸で発生する場よりも強くなるようにアレンジして、考慮する方向での軟層の効果的な飽和を可能にし、そのことによって相対的な抵抗変化を最大にすることができるだろう。すなわち、ＨxMTJi＞ＨyMTJiである。
【０２２１】
和Ｓは、表２に示す「バイナリ全加算器」ＦＡの真理値表に従って得ることができる。注意すべきことは、磁気抵抗スタックの両側で導体を横切る同一強度の電流は、電流が同じ方向ならば反対方向の場を発生させること、また、これらの電流が反対方向であるならば、最大な場を発生させることである。これは、ＭＴＪ１スタックのケースである。ＭＴＪ２に関しては、加算された電流が反対方向ならば、効果はキャンセルされるため、発生する場はゼロである。それらが両方とも同じ向きならば、場は最大値になる。
【０２２２】
キャリー生成磁気部品５は、次ものからなる。
【０２２３】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック。
【０２２４】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層によって形成される第四の磁気抵抗スタックＭＴＪ４。
【０２２５】
ＭＴＪ１およびＭＴＪ２スタックに関してと同様、明快さのために、両ＭＴＪ３およびＭＴＪ４磁気抵抗スタックの種々の層は示していない。軟強磁性層は、パーマロイ等の、ソフトな磁性材料を用いて製造される。その磁化は、作用する外部磁場の変化に容易に反応する。この層は、その磁化が、弱い磁束の影響下で実質的にシフトできるように十分に精妙でなければならない。硬強磁性層は固定磁化を持つ。加えて、非強磁性ジャンクション中間層は、ＭｇＯから製造されてもよい。
【０２２６】
軟層は、それらの磁性配向を調整するのに必要な書き込み電流を最小限にするために、円形あるいは準円形の形状を持つべきである。
【０２２７】
ＭＴＪ３およびＭＴＪ４スタックの硬層の磁化は、ＭＴＪ１およびＭＴＪ２スタックに対するものと同方向に配置される。
【０２２８】
ＭＴＪ３およびＭＴＪ４スタックの上部は、ｙ軸に実質的に沿った分極を持つ共通上側電極２６によって結合されている。この上側電極は、垂直伝導バイア２７によって、正供給電圧を持つレール１２へ結合されている。
【０２２９】
ＭＴＪ３スタックの下部は、実質的にｙ軸に沿った下側電極２８によって、垂直伝導バイア２９に結合されている。この伝導バイア２９は、図５に示す出力インターフェイス５の入力を形成する電流Ｉ３を供給する。
【０２３０】
ＭＴＪ４スタックの下部は、ｙ軸に実質的に沿って向けられた下側電極３０によって、垂直伝導バイア３１に結合されている。この伝導バイア３１は、図５に示す出力インターフェイス５の入力を形成する電流Ｉ４を供給する。
【０２３１】
キャリー生成磁気部品５は、また、（伝導ライン１７と同じレベルの）メタライゼーション・レベルＮ１に属する伝導ライン３２を含む。図１１は、キャリー生成磁気部品５のバイアを、（上方から見た）ｘｙ平面で示す。
【０２３２】
図１１中、ＭＴＪ３およびＭＴＪ４スタックは、交差斜線を施した実線の円の形式で示されている。また、実線の矢印は、基準硬層の磁性配向を表している。
【０２３３】
電流ライン３２は、実質的にＵ形状のラインであり、それの両平行枝ライン３３および３４はｘ軸に沿って、各々、電流ライン１８をＭＴＪ１およびＭＴＪ２スタックから分離する距離と同一の距離ｄで、ＭＴＪ３およびＭＴＪ４スタックの下方に位置する。同方向
の電流のための電流ライン３２のＵ形状は、ＭＴＪ３およびＭＴＪ４スタックの各々に、逆の磁場を発生させることを可能にする。
【０２３４】
キャリー生成磁気部品５は、また、二つの垂直伝導バイア３５および３６を含み、これらは、電流ライン３２を各々、電流ＩAが流れる電流ライン１８に、そして電流ＩB＋ＩCinの和が流れる電流ライン１９の部分２３に電気的に結合している。
【０２３５】
したがって、三つの電流ＩA＋ＩB＋ＩCinの和が、キャリー専用の電流ライン３２を通過する。キャリー生成磁気部品３に関しては、Ａ、ＢおよびＣinベクトル入力の種々の組み合わせに対して、ＭＴＪ３およびＭＴＪ４スタックの各々によって発生する磁場を表に書くことができる。この表を、下記に表５として示す。
【０２３６】
［表５］
Ａ    Ｂ    Cin    IA    IB    ICIN    ΣＩ      HMTJ3      HMTJ4
０    ０    ０    −Ｉ  −Ｉ  −Ｉ    −３Ｉ    −３Ｈ    ＋３Ｈ
０    ０    １    −Ｉ  −Ｉ  ＋Ｉ    −Ｉ        −Ｈ      ＋Ｈ
０    １    ０    −Ｉ  ＋Ｉ  −Ｉ    −Ｉ        −Ｈ      ＋Ｈ
０    １    １    −Ｉ  ＋Ｉ  ＋Ｉ    ＋Ｉ        ＋Ｈ      −Ｈ
１    ０    ０    ＋Ｉ  −Ｉ  −Ｉ    −Ｉ        −Ｈ      ＋Ｈ
１    ０    １    ＋Ｉ  −Ｉ  ＋Ｉ    ＋Ｉ        ＋Ｈ      −Ｈ
１    １    ０    ＋Ｉ  ＋Ｉ  −Ｉ    ＋Ｉ        ＋Ｈ      −Ｈ
１    １    １    ＋Ｉ  ＋Ｉ  ＋Ｉ    ＋３Ｉ    ＋３Ｈ    −３Ｈ
【０２３７】
三つの抵抗値を得ることができる磁気部品のケースに反して、この場合、場は、硬層の磁化に関連して、ｙ軸上に発生するのみであるため、平行な、あるいは実質的に平行な状態にあるＭＴＪｉ磁気抵抗スタックの抵抗ＲpMTJi、または逆平行な、あるいは実質的に逆平行な状態にあるＭＴＪｉ磁気抵抗スタックの抵抗ＲapMTJiのいずれかを得る。Ｈは、ＭＴＪｉスタックの軟層の中心から距離ｄに位置する電流ラインを流れる電流Ｉによって、硬層の近くに発生する場の強度を表す。
【０２３８】
注意すべきことは、キャリー生成磁気部品５の電流ライン３２が、図６に示すような双方向電流を発生可能な正電圧源Ｖｄｄ／２へ結合された垂直伝導バイア３７をも含むことである。
【０２３９】
ＭＴＪ３およびＭＴＪ４スタックに対する場の値を用いて、最終的な真理値表を確立することができる。この表は、得られた場に応じた、スタックの各々の抵抗状態ＲMTJ3およびＲMTJ4、抵抗変化符号sgn（△Ｒ）（sgn（）が符号関数を表し、△Ｒ＝ＲMTJ3−ＲMTJ4）、そして図５に示す出力インターフェイス６によって発生する電圧Ｃoutの形式での出力のバイナリ値を示す。この真理値表を、下記に表６として示す。
【０２４０】
［表６］
HMTJ3      HMTJ4    RMTJ3    RMTJ4     sgn(△R)      Ｃout
−3Ｈ     ＋3Ｈ     ＲP      ＲAP      △Ｒ＜０      ０
−Ｈ      ＋Ｈ      ＲP      ＲAP      △Ｒ＜０      ０
−Ｈ      ＋Ｈ      ＲP      ＲAP      △Ｒ＜０      ０
＋Ｈ      −Ｈ      ＲAP      ＲP      △Ｒ＞０      １
−Ｈ      ＋Ｈ      ＲP      ＲAP      △Ｒ＜０      ０
＋Ｈ      −Ｈ      ＲAP      ＲP      △Ｒ＞０      １
＋Ｈ      −Ｈ      ＲAP      ＲP      △Ｒ＞０      １
＋3Ｈ     −3Ｈ     ＲAP      ＲP      △Ｒ＞０      １
【０２４１】
表２に示す「バイナリ全加算器」ＦＡの真理値表に従って、キャリーＣoutを得る。注意すべきことは、キャリー生成回路５が多数決回路のようにふるまうことである。実に、加算器の真理値表は、入力への０の数が１の数よりも多いならばキャリーの値は０であり、逆であれば１であることを示す。この演算を伝統的なＣＭＯＳ論理で実行するのは、完全な回路がかなりの数のトランジスタを必要とするので、より困難である。この場合、同一強度の双方向性電流の和と、Ｈ／Ｉのロールオーバー・スレショルドに調整された磁気微分システムとが、この演算の容易な実行を可能にする。多数決回路が、特定数の論理入力と一つの論理出力とを含むコンポーネントであることを想起すべきである。この出力は、入力への「１」の個数が「０」の個数よりも多いならば「１」である。この定義において注意すべきことは、このようなデバイスは、入力の個数が奇数である場合にのみ意味を持つことである。表７は、三つの入力を持つ多数決回路の真理値表である。
【０２４２】
［表７］
ａ            ｂ            ｃ            Ｓｖ
０            ０            ０            ０
０            ０            １            ０
０            １            ０            ０
０            １            １            １
１            ０            ０            ０
１            ０            １            １
１            １            ０            １
１            １            １            １
【０２４３】
表２と表７とを比較し、「ａ」が「Ａ」に等しい、「ｂ」が「Ｂ」に等しい、「ｃ」が「Ｃin」に等しい、そして「ＳＶ」が「Ｃout」に等しいと考えると、同じ真理値表である。
【０２４４】
したがって、本発明は、「バイナリ全加算器」ハイブリッドを製造するために、ＣＭＯＳ技術に、第一世代（場誘起磁気スイッチング［ＦＩＭＳ］、すなわち、磁気抵抗スタックの近くの電流ラインによって発生する磁場の適用を介して修正される軟層の磁化）のＭＴＪ磁気抵抗スタックに基づく磁気技術を組み合わせることができる。このアーキテクチャは、比較的に高性能で、比較的に動的消耗が低く、高密度集積化を必要とする演算の度合いの高いアプリケーションに用いられる。
【０２４５】
したがって、この加算器のアーキテクチャは、次のような三つのブロックからなる。磁気部品の相互接続システムへ投入される双方向性電流の発生を可能にするようデザインされたＣＭＯＳバッファからなる第一のブロック。双方向性は、経路設定ラインを、回路の磁化電圧の半分にバイアスすることによって保証される。入力（Ａ、ＢおよびＣin）の各々は、加算演算において等価な相対重量を持つので、関連バッファは、等価なサイズを持つ。したがってバッファは、三つの相互接続ラインを、それらの各々に、入力に印加された論理情報に依存する方向を持つ電流が発生するよう操作する。これらのラインは、電流に応じて局所的場を発生させる両差動磁気構造、そして経路決定トポロジーを横切る。このトポロジーが、和生成磁気部品と出力キャリー生成磁気部品とを「作動上」区別するのである（両磁気部品の磁気反応は、同じ刺激に対して異なる）。差動モードで作動する一対の磁気抵抗スタックの使用は、読み取りアンプのコモン・モード阻止が有利に作用し、ノイズの発生を良好に防止する。したがって、印加された局所的場の方向、そしてそれゆえにラインへ投入された電流の組み合わせに応じて、「正あるいは負の」抵抗変化△Ｒを得る。この抵抗変化は、ＣＭＯＳステージ（差動増幅器）による差動電流の形式で発生し、対応する論理情報を得るために電圧の形式へ変換される。一つのブロックに対しては和
、そして他に対してはキャリーであり、これは、ｎビット演算のために次のブロックへ送信される。この情報を、直接的に電流の形式で送信することも可能であることを後述するが、結果として、中間キャリーを「本当に計算する」（すなわち、これらのキャリーを、ＣＭＯＳ回路を使用して論理レベルの形式で再生する）ことを、いくらか控えることができる。
【０２４６】
このアーキテクチャは、同等のＣＭＯＳ回路に比べ、いくつかの利点がある。第一に、電流モードでの入力刺激（加算すべきデータ）を発生させる回路と結果生成回路との間に解離があることで、システムの全体的な性能が向上する、そして演算中に消費される動的電力が制限される。これは、比較的に弱い電流を必要とする磁気差動構造を使用する場合、特に真実である。刺激の発生器と磁気部品との間には全く接点がないため、結果的に、演算処理自体は電力を消費しない、と実用的に考えてもよい。
【０２４７】
第二の利点は、キャリーの演算と和の演算との間の解離であり、この場合、演算は完全に並列化される。加えて、磁気構造およびＣＭＯＳ構造は完全に同一であり、このことは、部品製造プロセスの最適化、簡略化および標準化（標準セル）を可能にする。このアプローチは、ＣＭＯＳ部品に対して有意な密度を得ることができる。このことは、２０未満のトランジスタ（増幅器＋バッファ）で加算器が機能できる、という事実によって強調できる。
【０２４８】
さらに、ＭＲＡＭメモリの開発は、標準ＣＭＯＳ処理（デジタル環境）との磁気処理の互換性を保証する。結果的に、磁気部品は、ＣＭＯＳ部品の上方に後処理として加えてもよい（「アバブＩＣ」）。このアプローチにおける演算は、平衡位置の辺りで整合されるスタックの磁化に（局所的場の組み合わせによって誘発される）低い変化の助けを借りて、磁気部品によって実行される。例えばＣＭＯＳ電流モード論理（ＣＭＬ）に使用されるこのアプローチは、高速デジタル回路の製造に非常に適している。なぜなら、機能が、電力調整の可能な相互接続経路決定トポロジーによって、そして場の方向において設定されるためである。ＣＭＯＳ部品は、「伝統的な」部品を持つ回路との互換性（情報を電圧形式に再生すること）を保証するインターフェイスとしてのみ使用される。
【０２４９】
最後に、第四の利点は、演算することを控えるという可能性である。換言すれば、出力キャリーを電圧の形式で再生する能力である。この場合、読み取りが、このアーキテクチャの（速度に関する）制限因子であるので、第二の加算器の対応する入力（Ｃin）へ直接的に電流の形式でこれを無条件に伝播する。したがって、２ビット加算器と同じ全体的な速度を持つ４ビット加算器を製造できる。表５および表６から次のことが分かる。キャリーの電流ライン３２を通る電流の和の符号は、Ｃout出力バイナリ情報（ＣＭＯＳ出力インターフェイスによるキャリーの生成）に完全に相関する。この結果は、デザイン的に正常である。なぜなら、ｎビット加算器を製造する場合、（３２ビットの二つのワードを加算するのに、３２個の「バイナリ全加算器」加算器が必要であるため）キャリーを段階的に伝播させる必要があるからである。しかしながら、和および最終キャリーのみが重要なのだから、中間キャリーを演算する必要はない。したがって、例えば、２ビット加算器を、二つのバイナリ全加算器を継続接続することによって製造してもよい（２ビットの二つのワードの和）。しかし、この場合、中間キャリーの演算は行わない、すなわち、第一ステージに対するキャリーの演算に関連する和電流を、第二ステージの入力ラインへ直接的に再投入する（中間キャリーを再生するのに使用される中間出力インターフェイスは除去される）。このアプローチは、１ビットに対しても２ビットに対するものと同じ演算速度を得る。このアプローチは、ｎビットの加算器に対して一般的に適用できる。本発明によるｎビット加算器の伝播時間は、平均で、二分される。加えて、２ビット加算器がある場合、それは、（第一ステージに対するキャリーの演算に関連するスタックが無用なので）６個を超えるＭＴＪスタック、三つのバッファ増幅器（図７に示す増幅器３０４等）、そ
して５つのインターフェイス（三つの入力インターフェイスおよび二つの出力インターフェイス）を使用しない。したがって、システムの全体的なサイズは減少する。また、第一のステージにおける電流が、第二のステージに使用するので、平均的な消耗は低下する。
【０２５０】
この第四の利点を図１２に示す。この図は、ｘｙｚ直交基準枠を使用する、キャリー伝播を持つ本発明による２ビット加算器１０９の三次元表示である。この加算器１０９は、第一の和を生成するための磁気部品１０３を含む。
【０２５１】
第一の和磁気生成部品１０３は、次のものからなる。
【０２５２】
−  第一のＭＴＪ１磁気抵抗スタック。
【０２５３】
−  第二のＭＴＪ２磁気抵抗スタック。
【０２５４】
注意すべきは、加算器１０９に使用される種々の磁気抵抗が、図８に示す加算器９に関して先に説明したものと同一であることである。
【０２５５】
ＭＴＪ１およびＭＴＪ２磁気抵抗スタックの各々の上部は、ｘ軸に沿って実質的に向けられたバイアスを持つ共通上側電極１１０によって結合されている。この上側電極は、垂直伝導バイア１１１によって、ｙ軸に沿って向けられた正電圧レール１１２へ結合されている。
【０２５６】
ＭＴＪ１スタックの下部は、下側電極１１４によって垂直伝導バイア１１６へ結合されている。この伝導バイア１１６は、図５および図７に示すような第一のＣＭＯＳ出力インターフェイスの第一の入力を形成する電流を供給する。
【０２５７】
ＭＴＪ２スタックの下部は、下側電極１１３によって垂直伝導バイア１１５へ結合されている。この伝導バイア１１５は、図５および図７に示すような第一の出力インターフェイスの第二の入力を形成する電流を供給する。
【０２５８】
第一の出力インターフェイスは、図４に示すような出力信号Ｓ0を生成する。
【０２５９】
磁気回路１０９は、（図８を参照して説明したものと同一の）三つのメタライゼーション・レベルＮ１からＮ３によって形成され、次の入力電流の投入を可能にする。
【０２６０】
−  （図４に示すようなビットＡ0に対応する）ＩA0、（Ａ0と加算すべきビットＢ0に対応する）ＩB0、そして図６に示すような第一のＣＭＯＳ入力インターフェイスによって送信される（図４に示すような入力キャリーＣin0に対応する）ＩCin。
【０２６１】
−  （図４に示すようなビットＡ1に対応する）ＩA1、そして図６に示すような第二のＣＭＯＳ入力インターフェイスによって送信される（Ａ1と加算すべきビットＢ1に対応する）ＩB1。（この場合に注意すべきことは、入力インターフェイスが、キャリーＣout0（またはＣin1）に対応する電流を供給しないことである。なぜなら、後者は、磁気回路によって電流の形式で直接的に伝播されるためである。）
【０２６２】
第一の和生成磁気部品１０３は、メタライゼーション・レベルＮ１、Ｎ２およびＮ３の各々に属する三つの伝導ライン１１７、１１８および１１９を持つ。
【０２６３】
第一のＣＭＯＳ入力インターフェイスへのアクセスのための三つの垂直伝導バイア１２０、１２１および１２２は、各々、ライン１１７、１１８および１１９へ電気的に結合さ
れている。
【０２６４】
したがって、垂直バイア１２０は、ライン１１７に電流ＩB0、＋/−Ｉの投入を可能にする。垂直バイア１２１は、ライン１１８に電流ＩA0、＋/−Ｉの投入を可能にする。垂直バイア１２２は、ライン１１９に電流ＩCin0、＋/−Ｉの投入を可能にする。
【０２６５】
電流ライン１１８（中間Ｎ２メタライゼーション・レベル）は、ｘ軸に沿って向けられたラインであり、垂直ｚ軸に沿った距離ｄでＭＴＪ１スタックの下、そしてＭＴＪ２スタックの下を通過する。注意すべきは、この電流ライン１１８が、同じ距離ｄでＭＴＪ１およびＭＴＪ２スタックの上方にあったとしても、（電流が反対方向へ流れることで）同じ効果が生じる、ということである。
【０２６６】
電流ライン１１８（中間Ｎ２メタライゼーション・レベル）は、ｘ軸に沿って向けられたラインであり、垂直ｚ軸に沿った距離ｄでＭＴＪ１スタックの下、そしてＭＴＪ２スタックの下の両方を通過する。注意すべきは、この電流ライン１１８が、同じ距離ｄでＭＴＪ１およびＭＴＪ２スタックの上方にあったとしても、（電流が反対方向へ流れることで）同じ効果が生じる、ということである。
【０２６７】
電流ライン１１９（上位メタライゼーション・レベルＮ３）は、ｙ軸に沿った平行枝ライン１２３および１２４の両方が実質的にＵ形状をとるラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン１８を分離する距離ｄに比べて二倍の距離２ｘｄで、ＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０２６８】
電流ライン１１７（下位メタライゼーション・レベルＮ１）は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン１１８を分離する距離ｄに比べて二倍の距離２ｘｄで、ＭＴＪ１スタックの下方にのみ位置する。
【０２６９】
加えて、電流ライン１１７は、垂直相互接続バイア１２５を介して電流ライン１１９に、それの枝ライン１２４のレベルで電気的に結合されているため、電流ライン１１７および１１９の電流は、ＭＴＪ２スタックに効果を生じる電流ライン１１９の枝ライン１２３へと経路指定される前に加算される。
【０２７０】
加算器１０９は、第二の和生成磁気部品４０３を含む。
【０２７１】
第二の和生成磁気部品４０３は、第一の和生成磁気部品と構造的に同一である。
【０２７２】
第二の和生成磁気部品４０３は、次のものからなる。
【０２７３】
−  第三のＭＴＪ１'磁気抵抗スタック。
【０２７４】
−  第四のＭＴＪ２'磁気抵抗スタック。
【０２７５】
ＭＴＪ１'およびＭＴＪ２'スタックの上部は、実質的にｘ軸に沿って向けられたバイアスを持つ共通上側電極４１０によって結合されている。この上側電極は、垂直伝導バイア４１１を介して、ｙ軸に沿って向けられた正電圧のレール１１２へ結合されている。
【０２７６】
ＭＴＪ１'スタックの下部は、下側電極４１４によって垂直伝導バイア４１６へ結合されている。伝導バイア４１６は、図５および図７に示すような第二のＣＭＯＳ出力インターフェイスの第一の入力を形成する電流を供給する。
【０２７７】
ＭＴＪ２'スタックの下部は、下側電極４１３によって垂直伝導バイア４１５へ結合されている。伝導バイア４１５は、図５および図７に示すような、前記第二の出力インターフェイスの第二の入力を形成する電流を供給する。
【０２７８】
第二の出力インターフェイスは、図４に示すような出力信号Ｓ1を発生させる。
【０２７９】
第二の和生成磁気部品４０３は、メタライゼーション・レベルＮ１、Ｎ２およびＮ３に各々属する三つの伝導ライン４１７、４１８および４１９を持つ。
【０２８０】
ＣＭＯＳ入力インターフェイスへのアクセスのための二つの垂直伝導バイア４２０および４２１は、各々、ライン４１７および４１８に電気的に結合されている。
【０２８１】
したがって、垂直バイア４２０は、ライン４１７に電流ＩB1、＋/−Ｉの投入を可能にする。垂直バイア４２１は、ライン４１８に電流ＩA1、＋/−Ｉの投入を可能にする。
【０２８２】
第二の和生成磁気部品４０３は、また、後に説明する中間キャリー電流の投入を可能する伝導バイア４２２を含む。垂直バイア４２２は、電流ライン４１９に、それの枝ライン４２４のレベルで電気的にリンクされている。
【０２８３】
電流ライン４１８（中間メタライゼーション・レベルＮ２）は、ｘ軸に沿って向けられたラインであり、垂直ｚ軸に沿った距離ｄでＭＴＪ１'スタックの下、そしてＭＴＪ２'スタックの下を通過する。
【０２８４】
電流ライン４１９（上位メタライゼーション・レベルＮ３）は、ｙ軸に沿った平行枝ライン４２３および４２４を持つ実質的にＵ形状のラインであり、ＭＴＪ１およびＭＴＪ２スタックからライン４１８を分離する距離ｄに比べて二倍の距離２ｘｄで、ＭＴＪ１およびＭＴＪ２スタックの上方に位置する。
【０２８５】
電流ライン４１７（下位メタライゼーション・レベルＮ１）は、ｙ軸に沿ったラインであり、ＭＴＪ１スタックからライン４１８を分離する距離ｄに比べて二倍の距離２ｘｄで、ＭＴＪ１磁気抵抗スタックの下方にのみ位置する。
【０２８６】
加えて、電流ライン４１７は、垂直相互接続バイア４２５を介して電流ライン４１９に、その枝ライン４２４のレベルで電気的にリンクされているため、ライン４１７および４１９の電流は、ＭＴＪ２'スタックに対して効果を生じる電流ライン４１９の枝ライン４２３へ経路指定される前に加算される。
【０２８７】
また、加算器１０９は、Ｎ１メタライゼーション・レベルにあるキャリー伝播電流ライン１３２と、電流ライン１３２を、電流ＩA0が流れる電流ライン１１８へ、そして電流ＩB0＋ＩCin0の和が流れる電流ライン１１９の一部分１２３へ各々電気的にリンクする二つの垂直伝導バイア１３５および１３６とを含む。
【０２８８】
したがって、三つの電流ＩA0＋ＩB0＋ＩCin0の和は、伝播されるキャリー専用の電流ライン１３２を通って流れる。図８に示す１ビット加算器のライン３２とは対照的に、ライン１３２は、二つの磁気抵抗スタック上に磁場を発生させるようには使用されず、互換性ＣＭＯＳ電圧の形式に再生することなく電流の形式で中間キャリーを単純に伝播するように使用される。これは、一つの出力インターフェイスと二つのスタックを節約する。
【０２８９】
電流ライン１３２は、それから垂直伝導バイア４２２まで延長されており、後者の入力電流Ｉint0を供給する。
【０２９０】
加算器１０９は、最終キャリー生成磁気部品４０５を含む。
【０２９１】
この最終キャリー生成磁気部品４０５は、図８に示すキャリー生成磁気部品５と構造的に同一であり、次のものを含む。
【０２９２】
−  第五の磁気抵抗スタックＭＴＪ３'。
【０２９３】
−  第六の磁気抵抗スタックＭＴＪ４'。
【０２９４】
ＭＴＪ３'およびＭＴＪ４'磁気抵抗スタックの各々の上部は、ｙ軸に実質的に沿ったバイアスを持つ共通上側電極４２６によって結合されている。この上側電極は、垂直伝導バイア４２７によって、正電圧レール１１２へリンクされている。
【０２９５】
ＭＴＪ３'磁気抵抗スタックの下部は、ｙ軸に実質的に整列された下側電極４２８によって結合され、垂直伝導バイア４２９へリンクされている。伝導バイア４２９は、図５に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
【０２９６】
ＭＴＪ４'磁気抵抗スタックの下部は、ｙ軸に実質的に整列された下側電極４３０によって結合され、垂直伝導バイア４３１にリンクされている。伝導バイア４３１は、図５に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
【０２９７】
最終キャリー生成磁気部品４０５は、（伝導ライン４１７と同じレベルの）メタライゼーション・レベルＮ１に属する伝導ライン４３２を含む。
【０２９８】
電流ライン４３２は、ｘ軸に沿った平行枝ライン４３３および４３４を持つ実質的にＵ形状のラインであり、これらの平行枝ラインは、各々、ＭＴＪ１'およびＭＴＪ２'スタックからライン４１８を分離する距離と同一の距離ｄで、ＭＴＪ３'およびＭＴＪ４'スタックの下方に位置する。
【０２９９】
電流ライン４３２のＵ形状は、スタックＭＴＪ３'およびＭＴＪ４'スタックの各々に、同じ電流方向に対して逆の磁場を発生させる。
【０３００】
注意すべきことは、キャリー生成磁気部品４０５の電流ライン４３２が、また、図６に示すような双方向電流の発生を可能にする電圧源へ結合された垂直伝導バイア４３７を含むことである。
【０３０１】
最終キャリー磁気部品４０５は、また、電流ライン４３２を、電流ＩA1が流れる電流ライン４１８へ、そして電流ＩB1＋Ｉint0の和が流れる電流ライン４１９の一部分４２３へ各々電気的に結合する二つの垂直伝導バイア４３５および４３６をも含む。
【０３０２】
したがって、三つの電流ＩA1＋ＩB1＋Ｉint0の和は、最終キャリー専用の電流ライン４３２を流れる。
【０３０３】
また、加算器１０９は、キャリー伝播電流ライン１３２へ電気的に結合された垂直バイア４３８を含む。バイア４３８の用途については後で触れる。
【０３０４】
しかしながら、上記提案のアプローチは、伝導バイア４２２へ投入すべき電流Ｉint0を、絶対値でＩへ制限することを提供する。この値は、ベクトル（Ａ0、Ｂ0、Ｃｉｎ0）０００および１１１に対しては超過される。入力ベクトルが０００である場合、投入される
電流の和は−３ｘＩであり、そして入力ベクトルが１１１である場合、投入電流の和は３ｘＩである。この問題を軽減するために、入力ベクトルからの電流を規制するよう、図１３に示すようなＣＭＯＳ５００制限回路を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
【０３０５】
ＣＭＯＳ５００制限回路は、次のものからなる。
【０３０６】
−  直列に取り付けられた三つのＰＭＯＳ５０１、５０２および５０３トランジスタ。なお、第一のＰＭＯＳ５０１トランジスタのソースは、正電圧へ結合される。
【０３０７】
−  直列に取り付けられた三つのＮＭＯＳ５０４、５０５および５０６トランジスタ。なお、第三のＮＭＯＳ５０６トランジスタのソースは、アースへ結合される。
【０３０８】
六つのＰＭＯＳおよびＮＭＯＳトランジスタは、第一のＮＭＯＳ５０４トランジスタのドレインが第三のＰＭＯＳ５０３トランジスタのドレインへ結合されるよう直列に取り付けられる。
【０３０９】
第一のＰＭＯＳ５０１トランジスタと第三のＮＭＯＳ５０６トランジスタは、信号Ａ0が投入される共通ゲートを持つ。
【０３１０】
第二のＰＭＯＳ５０２トランジスタと第二のＮＭＯＳ５０５トランジスタは、信号Ｂ0が投入される共通ゲートを持つ。
【０３１１】
第三のＰＭＯＳ５０３トランジスタと第一のＮＭＯＳ５０４トランジスタは、信号Ｃin0が投入される共通ゲートを持つ。
【０３１２】
第一のＮＭＯＳ５０４トランジスタおよび第三のＰＭＯＳ５０３トランジスタの共通ドレインは、（図１２にも示す）垂直伝導バイア４３８によって、キャリー伝播電流ライン１３２へ結合されている。
【０３１３】
既に上述したように、各電流ラインは、（伝導バイア４３７によって）電圧源へ結合されているため、双方向電流を送ることが可能である。
【０３１４】
入力ベクトルが０００であるとき、ライン１３２への投入電流の和は、−３ｘＩである。リミッター５００は、バイア４３８に電流２ｘＩを投入し（ＰＭＯＳ５０１から５０３トランジスタの作動）、電流を−Ｉへ制限して、同時に符号を保存する。同様に、ベクトルが１１１であるならば、投入電流の和は＋３ｘＩである。リミッターは、バイア４３８に−２ｘＩを投入し（ＮＭＯＳ５０４から５０６の作動）、電流を＋１に制限する。したがって、５００リミッターの後に位置する電流ライン１３２の枝ラインには、常に、＋/−１に等しい電流がある。リミッターのアーキテクチャに関して、入力ベクトルの他の組み合わせが電流に影響を及ぼすことは全くない。
【０３１５】
もちろん、本発明は、ここに説明した製造方法に限られない。
【０３１６】
特に１ビットまたは２ビット加算器のケースで説明したが、本発明は、他のタイプの論理関数を生成する他のアプリケーションもある。
【０３１７】
例えば、フィールド・ライト・インを持つ磁気抵抗スタックを使用する、本発明における「ＡＮＤ」論理ゲートを形成するためのデバイスを以下に提示する。二入力を持つ「ＡＮＤ」ゲートは、すべての入力が「１」である場合にのみ、出力として論理値「１」を提
供する。これを、真理値表として下記の表８に示す。
【０３１８】
［表８］
Ａ          ０                    １
Ｂ
０                    ０                    ０
１                    ０                    １
【０３１９】
先に述べたように、入力ＡおよびＢは、次のようにコード化された電流である。
【０３２０】
Ａ＝「０」  ⇔  ＩA＝−Ｉ
Ａ＝「１」  ⇔  ＩA＝Ｉ
Ｂ＝「０」  ⇔  ＩB＝−Ｉ
Ｂ＝「１」  ⇔  ＩB＝Ｉ
【０３２１】
したがって、電流ＩAおよびＩBは、情報が『０』である場合は負であり、情報が『１』である場合は正である。
【０３２２】
図１４（ａ）および図１４（ｂ）は、各々、「ＡＮＤ」論理ゲートを形成するためのデバイス６００を概略的に表す（ｘｙ平面の）上面図および（ｚｙ平面に沿う）側面図である。
【０３２３】
デバイス６００は、次のものからなる。
【０３２４】
−  非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック（このスタックの特徴は、本発明を製造する他の方法に関して先に説明したものと同一である）。
【０３２５】
−  ｙ軸に沿って向けられ、電流ＩAを受ける第一の電流ライン６０１。
【０３２６】
−  ｙ軸に沿って向けられ、電流ＩBを受ける第二の電流ライン６０２。
【０３２７】
−  ｙ軸に沿って向けられた第三の電流ライン６０３。
【０３２８】
−  第四の電流ライン６０４。
【０３２９】
電流の絶対値は常に同じである（１に等しい）。ＭＴＪ磁気抵抗スタックの状態は、「ＡＮＤ」ゲートの出力を表す。磁気抵抗スタックの平行状態は「１」を表し、逆平行状態は「０」を表す。電流の矢印は、電流が正と見なされる方向を示す。慣例を使用すれば、正電流は、ｘ軸に沿った正場を発生させる。
【０３３０】
第四の電流ライン６０４は、ｙ軸に沿って向けられたラインであり、ＭＴＪスタックの上方を、垂直ｚ軸に沿った距離ｄで通過する。
【０３３１】
このデバイス６００におけるライン６０３は、デバイスの左右対称性を打破するのに必要な補足ラインである。もし、入力ＡおよびＢに対応するライン（６０１および６０２）のみで、入力の値を逆転させるのなら、磁束は必然的に逆になる。したがって、「ＡＮＤ」ゲートに対するケースのように、入力の組み合わせ「０１」および「１０」に対して、同じ出力構成はありえない。電流が一定に流れる補足電流ライン６０３を用いて、場シフトの形式で非対称を生み出す。ライン６０３は、常に、それを流れる値−１の負電流を持
つ。
【０３３２】
三つの電流ライン６０１、６０２および６０３は、ｘ軸に沿って向けられた電流ライン６０５を介して、第四の電流ライン６０４に相互接続されているため、第四の電流ライン６０４に電流の三つの入力点Ｅ1、Ｅ2およびＥ3が形成されている。このため、三つの電流ライン６０１、６０２および６０３に流れる電流は、加算されて第四の電流ライン６０４を流れる。本文で使用する慣例によれば、第四の電流ライン６０４に流れる電流Ｉｔｏｔは、次式で表される。
Ｉtot＝ＩA＋ＩB＋Ｉ
【０３３３】
直接的に発生する磁場の強度は、ラインを流れる電流の強度に依存する。したがって、第四の電流ライン６０４に到達する、入力点Ｅ1、Ｅ2およびＥ3の入力電流を加算することによって、第四のライン６０４によって発生する磁場の強度の値Ｈを修正する。磁気抵抗スタックの磁束、そしてそれによる、入力値に応じた出力値を、下記の表９に示す。「ＡＮＤ」関数が形成される。
【０３３４】
［表９］
Ａ    Ｂ    Ｉa      Ｉb      Ｉ    Ｉtot      Ｈ      状態    出力
０    ０    −Ｉ    −Ｉ    −Ｉ    −3Ｉ    −3Ｈ      ＡＰ     ０
０    １    −Ｉ      Ｉ    −Ｉ    −Ｉ      −Ｈ      ＡＰ     ０
１    ０      Ｉ    −Ｉ    −Ｉ    −Ｉ      −Ｈ      ＡＰ     ０
１    １      Ｉ      Ｉ    −Ｉ      Ｉ        Ｈ       Ｐ      １
【０３３５】
表９に、ＭＴＪスタックの電気抵抗の二つの安定状態、ＭＴＪスタックの電気抵抗に対する平行状態Ｐあるいは逆平行状態を示す。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択が有利な場合もある。なぜなら、磁場への反応がより容易であるため、速度および消耗における改善がある。想起すべきことは、ＭＴＪスタックの電気抵抗が、次の方程式によって、第一の近似（弱いバイアス電圧と周囲温度）として決まることである。
【０３３６】
ＲMTJ＝Ｒp.（１＋ＴＭＲ（１−ｃｏｓθ）／２）
【０３３７】
−  式中、Ｒp.は、スタックの両層の磁化が同方向に配向されたときの磁気抵抗スタックの公称抵抗である。
【０３３８】
−  ＴＭＲは、トンネル磁気抵抗、すなわち、極端な配向状態間での抵抗における相対変化を表す。
【０３３９】
−  θは、硬層および軟層の配向間で形成される角度である。
【０３４０】
したがって、θが０に等しいとき、磁気抵抗スタックは平行状態であり、その平行状態にあるスタックの抵抗Ｒpは、最小値を得、ＲpMTJ＝Ｒpである。他方、θ＝πのとき、磁気抵抗スタックは逆平行状態であり、その逆平行状態にあるスタックの電気抵抗ＲapMTJは最大値、ＲapMTJ＝Ｒp.（１＋ＴＭＲ）である。
【０３４１】
（本発明とは異なる）メモリ・タイプ・アプローチにおいては、情報は不揮発性方式で記憶される。したがって、ジャンクションが有意な安定性を持つ必要がある。この安定性は、いくつかの方法で、例えば、形状異方性を増すことによって得ることができる。このため、伝統的なメモリ・タイプの用途においては、スタックは、大きな形状係数を持つ楕円形である。この場合、磁化容易軸はジャンクションの長軸に沿って向けられる。このア
プローチにおいては、磁気がその平衡位置から十分にシフトするように場を印加し、場がもはや印加されない場合に磁化が第二の安定位置に戻り、それを保持する（双安定機能）。したがって、情報は、どんな外部の要求にも関わらず保持される。ゆえに、不揮発性である。このケースでは、磁化の「スイッチング」ついて述べる。このケースにおける硬層の磁化は、平行と逆平行状態との間で切り替わるようこの磁化容易軸に整列させ、最大トンネル磁気抵抗を利用する。
【０３４２】
本発明が関わるアプローチにおいては、メモリ効果を望まない。情報は、単純に演算中、すなわち場が印加されるときにのみ維持されればよい。したがって、この場合、安定性は、作動中に印加される磁場によって保証される。このため、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択は、磁場へのより容易な反応が得られるので、速度および消耗率を改善する上で有利でもある。
【０３４３】
ジャンクションの安定性を減少させるためには、スタックに円形層、あるいは（低い形状係数を持つ）ほぼ円形のものを使用してもよい。軟層は、結晶磁気異方性から、磁化容易軸を保持する。このケースにおける磁場の印加は、二つの安定状態間で軟層の磁化を切り換えることはないが、安定位置から磁化を角度θだけシフトさせる。これが、コード化された情報に応じて正あるいは負（『０』または『１』）となる。この作動を、先に説明したメモリ作動と区別するために、「スイッチング」ではなく、むしろ磁化の「調整」という用語を用いる。このケースにおける硬層の磁化は、硬層の磁化が平行または逆平行状態に接近するよう、磁化容易軸に直交しなければならない。
【０３４４】
このアプローチにおいて、バイナリ値『０』または『１』を表すのは、角度の符号である。初期の安定位置に関わらず、演算は完全に左右対称に留まる。θの絶対値の選択によって、速度と消耗との間の選択が可能となる。小さなθ角度は、より少ない磁場を必要とするが、信号の有意性が少ないので、ＣＭＯＳ読み出し回路を遅くする。大きな角度は、読み出し速度を上げる。
【０３４５】
本発明において、論理関数を形成するのは、書き込み電流ラインの相互接続である。確かに、図８および図１２に示す加算器のケースに図示するような、より複雑な論理関数を生成するために、書き込みラインの相互接続、そして書き込みラインと磁気抵抗スタックとの間の異なる距離を利用してもよい。電流の和、そしてライン間の距離は、実行すべき論理関数を用いて決定される。
【０３４６】
このアプローチは、「ＡＮＤ」、「ＯＲ」あるいは「補足的な」タイプの基本ブロックへ分解されないため、コンポーネントに対して中間的なＣＭＯＳ部品の使用を避ける。
【０３４７】
ＣＭＯＳ部品は、関数の入出力インターフェイスを形成するためのみに使用される。これは、ＣＭＯＳ技術に固有の応答時間からの解放を可能にし、そして速度および消耗率に関して、磁気部品の特質を完全に利用することを可能にする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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2011520329.tif 000024
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2011520329.tif 000026
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