(57)【要約】  不揮発性メモリデバイスをプログラムする方法は、（ｉ）少なくとも１つの金属酸化物と直列接続されたダイオードを含む不揮発性メモリセルを準備するステップと、（ｉｉ）金属酸化物の抵抗率状態を最初の状態から２番目の状態に変えるために最初のフォワードバイアスを印加するステップと、（ｉｉｉ）金属酸化物の抵抗率状態を２番目の状態から３番目の状態に変えるために２番目のフォワードバイアスを印加するステップと、（ｉｖ）金属酸化物の抵抗率状態を３番目の状態から４番目の状態に変えるために３番目のフォワードバイアスを印加するステップと、を含む。４番目の抵抗率状態は３番目の抵抗率状態より高く、３番目の抵抗率状態は２番目の抵抗率状態より低く、２番目の抵抗率状態は最初の抵抗率状態より低い。
2011508360.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルをプログラムする方法であって、
少なくとも１つの金属酸化物と直列接続したダイオードを含む不揮発性メモリセルを準備するステップと、
金属酸化物の抵抗率状態を最初の状態から２番目の状態に変えるために最初のフォワードバイアスを印加するステップと、
金属酸化物の抵抗率状態を２番目の状態から３番目の状態に変えるために２番目のフォワードバイアスを印加するステップと、
金属酸化物の抵抗率状態を３番目の状態から４番目の状態に変えるために３番目のフォワードバイアスを印加するステップと、を含み、
４番目の抵抗率状態は３番目の抵抗率状態より高く、３番目の抵抗率状態は２番目の抵抗率状態より低く、２番目の抵抗率状態は最初の抵抗率状態より低い方法。
【請求項２】
請求項１記載の方法であって、
ダイオードはステアリング要素を含み、金属酸化物は抵抗率スイッチ要素を含む方法。
【請求項３】
請求項１記載の方法であって、
不揮発性メモリセルはワンタイムプログラマブルセルであり、ダイオードはｐｉｎポリシリコンダイオードを含む方法。
【請求項４】
請求項１記載の方法であって、
金属酸化物は、ペロブスカイト、ＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ、ＣｒＯ2 、ＺｎＯ2 、ＺｒＯ2 、ＶＯ、またはＴａ2 Ｏ5 を含む方法。
【請求項５】
請求項４記載の方法であって、
金属酸化物は、ＣａＴｉＯ3 または（Ｂａ、Ｓｒ）ＴｉＯ3 を含むペロブスカイトである方法。
【請求項６】
請求項１記載の方法であって、
金属酸化物は、ダイオードよりも高い抵抗率を有するものである方法。
【請求項７】
請求項１記載の方法であって、
金属酸化物の厚みは、約２０〜約１０００Åである方法。
【請求項８】
請求項１記載の方法であって、
金属酸化物の厚みは、約４０〜約４００Åである方法。
【請求項９】
請求項１記載の方法であって、
メモリセルは、不揮発性メモリセルのモノリシックな三次元アレイの一部から成る方法。
【請求項１０】
請求項１記載の方法であって、
最初のフォワードバイアスは、２番目のフォワードバイアスより小さい方法。
【請求項１１】
請求項１記載の方法であって、
２番目のフォワードバイアスは、３番目のフォワードバイアスより大きい方法。
【請求項１２】
請求項１記載の方法であって、
２番目のフォワードバイアスは、最初のまたは３番目のフォワードバイアスより大きく、
２番目のフォワードバイアスは、最初のフォワードバイアスより高い電流制限で印加され、
３番目のフォワードバイアスは、２番目のフォワードバイアスより高い電流制限で印加される方法。
【請求項１３】
請求項１記載の方法であって、
４番目の抵抗率状態は、最初と２番目の抵抗率状態の間の中間である方法。
【請求項１４】
請求項１記載の方法であって、
最初、２番目、および３番目のフォワードバイアス範囲は、１〜２０Ｖである方法。
【請求項１５】
請求項１記載の方法であって、
最初、２番目、および３番目のフォワードバイアス範囲は、２〜１０Ｖである方法。
【請求項１６】
請求項１記載の方法であって、
最初、２番目、および３番目のフォワードバイアス範囲は、３〜８Ｖである方法。
【請求項１７】
デバイスであって、
金属酸化物抵抗率スイッチ要素と直列接続したダイオードステアリング要素を含む、少なくとも１つの不揮発性メモリセルと、
金属酸化物の抵抗率状態を最初の状態から２番目の状態に変えるために最初のフォワードバイアスを印加し、金属酸化物の抵抗率状態を２番目の状態から３番目の状態に変えるために２番目のフォワードバイアスを印加し、金属酸化物の抵抗率状態を３番目の状態から４番目の状態に変えるために３番目のフォワードバイアスを印加し、少なくとも１つの不揮発性メモリセルをプログラムする手段であって、これにより、４番目の抵抗率状態が３番目の抵抗率状態より高く、３番目の抵抗率状態が２番目の抵抗率状態より低く、３番目の抵抗率状態は最初の抵抗率状態より低くなる、プログラムする手段と、
を備えるデバイス。
【請求項１８】
請求項１７記載のデバイスであって、
金属酸化物は、ダイオードよりも高い抵抗率を有するものであり、
プログラムする手段は、駆動回路を含むデバイス。
【請求項１９】
請求項１７記載のデバイスであって、
不揮発性メモリセルのモノリシックな三次元アレイを含むデバイス。
【請求項２０】
請求項１７記載のデバイスであって、
メモリセルは、ワンタイムプログラマブルセルであり、
ダイオードは、ｐｉｎポリシリコンダイオードを含み、
金属酸化物は、ペロブスカイト、ＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ、ＣｒＯ2 、ＺｎＯ2 、ＺｒＯ2 、ＶＯ、またはＴａ2 Ｏ5 を含むデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【０００２】
関連出願への相互参照
本願は、２００７年１２月２７日に出願された米国特許出願第１２／００５，２７７号（特許文献１）からの利益を主張し、その全体があらゆる目的のために本願明細書において参照により援用されている。
【０００３】
デバイスの電源が切られても、不揮発性メモリアレイはそのデータを保持する。ワンタイムプログラマブルアレイでは、各メモリセルを初期の非プログラム状態で形成して、プログラムされた状態に変えることができる。この変更は恒久的であり、そして、そのようなセルは消去可能ではない。他のタイプのメモリでは、メモリセルは消去可能であり、何回も書き直すことができる。
セルは各セルが実現できるデータ状態の数だけ異なる状態にすることもできる。供給された印加電圧の下でのセルを通過する電流、またはセルの中のトランジスタのしきい値電圧などのように、検出することができるセルの何らかの特性を変更することによって、データ状態を保存できる。セルのデータ状態はデータ「０」、またはデータ「１」などの識別可能な値である。
【０００４】
消去可能、またはマルチ状態のセルを実現するための何らかの解決法は複雑である。例えば、フローティングゲートとＳＯＮＯＳメモリセルは、電荷を蓄積することによって動作し、蓄積電荷の有無、または量がトランジスタのしきい値電圧を変更する。これらのメモリセルは、現代の集積回路の競争力に必要とされる微小寸法で製造し、動作させることが比較的難しい三端子素子である。
他のメモリセルでは、カルコゲン化物のような比較的エキゾチックな素材の抵抗率を変えることによって、動作させられる。カルコゲン化物は動作させるのが難しく、ほとんどの半導体生産施設に挑戦を呈上することができる。
このように、構造的に半導体材料を使用することで形成された消去可能またはマルチ状態記憶のセルを持った不揮発性メモリアレイは、容易に小型にスケーリングでき、そして、１ビット／セルを越える（すなわち、２ビット／セル以上の）容量を持っていることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願第１２／００５，２７７号
【特許文献２】米国特許出願第１１／１２５，９３９号
【特許文献３】米国特許出願第１１／３９５，９９５号
【特許文献４】米国特許出願第１１／１４８，５３０号
【特許文献５】米国特許出願第１０／９５４，５１０号
【特許文献６】米国特許出願第１０／１８５，５０８号
【特許文献７】米国特許出願第０９／５６０，６２６号
【特許文献８】米国特許第６，０５５，１８０号
【特許文献９】米国特許出願第１１／１２５，９３９号
【特許文献１０】米国特許出願第１１／３９５，９９５号
【特許文献１１】米国特許第５，９１５，１６７号
【非特許文献】
【０００６】
【非特許文献１】Sim et al., IEEE Electron Device Letters, 2005, 26, p. 292
【非特許文献２】Lee et al., IEEE Electron Device Letters, 2005, 26, p. 719
【非特許文献３】Sakamoto et al., Applied Physics Letters, 2007, 91, p. 092110-1
【発明の概要】
【０００７】
本発明の実施形態では、不揮発性メモリデバイスをプログラムする方法を提供し、この方法は、（ｉ）少なくとも１つの金属酸化物と直列接続されたダイオードを含む不揮発性メモリセルを準備するステップと、（ｉｉ）金属酸化物の抵抗率状態を最初の状態から２番目の状態に変えるために最初のフォワードバイアスを印加するステップと、（ｉｉｉ）金属酸化物の抵抗率状態を２番目の状態から３番目の状態に変えるために２番目のフォワードバイアスを印加するステップと、（ｉｖ）金属酸化物の抵抗率状態を３番目の状態から４番目の状態に変えるために３番目のフォワードバイアスを印加するステップと、を含む。４番目の抵抗率状態は３番目の抵抗率状態より高く、３番目の抵抗率状態は２番目の抵抗率状態より低く、２番目の抵抗率状態は最初の抵抗率状態より低い。
【図面の簡単な説明】
【０００８】
【図１】メモリアレイ中のメモリセル間の電気的絶縁の必要性を示す回路図である。
【図２】本発明の好適な実施形態に従って形成されたメモリセルに関する斜視図である。
【図３】図３（ａ）〜３（ｂ）は、メモリセルの２つの実施形態を示す側面断面図である。
【図４】図４（ａ）〜４（ｄ）は、本発明の実施形態による代替のダイオード構成を示す図式的側面断面図である。
【図５】フォワードバイアスでセルにバイアスをかけるバイアス法を示す回路図である。
【図６】最初の状態１から２番目の状態２へ、２番目の状態２から３番目の状態３へ、そして、３番目の状態３から４番目の状態４に変成しているメモリセルの確率プロットを示した図である。
【発明を実施するための形態】
【０００９】
電気パルスを印加することによって、ドーピングされた多結晶質シリコン、またはポリシリコンで形成された抵抗器の抵抗値を、安定した抵抗状態の間で調整できることが知られている。そのような調整可能な抵抗器は部品要素（素子）として集積回路で使用されている。
しかし、ポリシリコン抵抗器のメモリアレイを生成することは困難を呈する。抵抗器が大容量クロスポイントアレイのメモリセルとして使用される場合、選択されたセルに電圧が印加されると、アレイ全体の半選択されたセルと選択されていないセルを通して不必要な漏洩が発生することがある。例えば、図１において、選択されたセルＳをセットするか、リセットするか、またはセンスするためにビット線Ｂとワード線Ａの間に電圧が印加されると仮定すると、電流は選択されたセルＳを通して流れようとする。しかし、いくつかの漏洩電流が代替経路、例えば選ばれていないセルＵ１、Ｕ２、およびＵ３を通して、ビット線Ｂとワード線Ａの間を流れることがある。そのような多くの代替経路が存在することがある。
【００１０】
ダイオードを含んで各メモリを形成することによって漏洩電流は大幅に低減できる。ダイオードには非線型Ｉ−Ｖ特性があり、ターンオン電圧以下では非常に少ない電流流動を、そしてターンオン電圧以上では実質的にさらに高い電流流動をさせる。一般に、ダイオードは別の方向よりも簡単に一方向に電流を通過させる一方向弁としても動作する。このように、選択されたセルだけがターンオン電圧以上で順方向への電流をかけられることを保証するバイアス法が選択される限り、意図しない経路（図１のＵ１−Ｕ２−Ｕ３スニークパス（漏れ経路）など）に沿った漏洩電流は大いに低減できる。
【００１１】
この議論では、高い抵抗率状態から低い抵抗率状態への遷移はセット遷移と呼ばれ、セット電流、セットまたはプログラミング電圧、セットまたはプログラミングパルスにより影響を受ける。一方、低い抵抗率状態から高い抵抗率状態への逆遷移はリセット遷移と呼ばれ、ダイオードをプログラムされていない状態にするリセット電流、リセット電圧、またはリセットパルスにより影響を受ける。
【００１２】
好適な実施形態として、メモリセルは円筒形の半導体ダイオードを含んでおり、円筒形の金属酸化層または膜と連続的（直列）に配置されている。図２に示すように、ダイオードと膜は２つの電極の間に配置されている。酸化層または膜の数は１つに制限される必要はない。例えば、それは２以上でも可能である。所望であれば、ダイオードと金属酸化膜は円筒形以外の形を持つものであってもよい。ダイオードと金属酸化物を含むメモリセルの設計の詳細な説明に関しては、例えば、本願明細書において参照により援用されている、２００５年５月９日に出願された米国特許出願第１１／１２５，９３９号（Hernerらによる米国公開特許出願第２００６／０２５０８３６号に対応）（特許文献２）、および２００６年３月３１日に出願された米国特許出願第１１／３９５，９９５号（Hernerらによる米国公開特許出願第２００６／０２５０８３７号に対応）（特許文献３）を参照されたい。本発明の好適な実施形態では、メモリセル中で金属酸化膜は抵抗率スイッチ要素として、ダイオードはステアリング要素としての役目を果たす。
【００１３】
図２は、本発明の好適な実施形態に従って形成されたメモリセルの斜視図を示す。底部導体１０１は導電性の素材、例えばタングステンで形成され、最初の（１番目の）方向に延在する。底部導体１０１にＴｉＮ層などのバリア層と接着層を含んでいてもよい。半導体ダイオード１１０は、図４（ａ）と４（ｄ）に示されているようにこのダイオードの配置方向性を逆にすることもできるが、重度にドーピングされたｎ形領域底部１１２、意図的にはドーピングされていない真性領域１１４、重度にドーピングされたｐ形領域頂部１１６を具備する。配置方向性にかかわらず、そのようなダイオードはｐｉｎダイオードまたは単にダイオードと呼ばれている。金属酸化物層１１８は、例えば図３（ａ）と３（ｂ）に示されているように、ダイオードの上、または、ｐ形領域１１６の上、または、ダイオード１１０のｎ形領域１１２の下に配置される。頂部導体１００は、底部導体１０１と同じ方法、同じ素材で形成してもよく、最初の方向と異なった２番目の方向に延在する。半導体ダイオード１１０は垂直に底部導体１０１と頂部導体１００の間に配置される。ダイオードはシリコン、ゲルマニウム、またはシリコンゲルマニウム合金などのどのような単結晶、多結晶、またはアモルファス半導体素材を含むものであってもよい。
【００１４】
好適な実施形態では、ダイオード１１０は３つの異なった領域１１２、１１４、１１６を含む。この議論では、図２と図３（ａ）〜３（ｂ）に示されているように、意図的にはドーピングされない半導体材料の領域は、真性領域１１４と記述されている。しかし、実際には真性領域が低濃度のｐ形またはｎ形ドーパント（不純物）を含むかもしれないことは当業者によって理解されるはずである。ドーパントが隣接しているｎまたはｐでドーピングされた領域から真性領域に拡散したものであるかもしれない（１１２と１１６、それぞれ図３（ａ）と３（ｂ））、または、前工程のデポジションからの汚染によりデポジション処理の間に、デポジションチャンバ内で存在したものであるかもしれない。デポジットされた真性半導体材料（シリコンなど）がｎによってわずかにドーピングされているように動作する欠陥を含むことがあるかもしれないことがさらに理解されるはずである。シリコン、ゲルマニウム、シリコンゲルマニウム合金、または他の半導体材料を形容するための「真性」という用語の使用は、この領域がドーパントを全く含んでおらず、そのような領域が電気的に完全に中立であるということを意味しているわけではない。ダイオードは記述したようなｐｉｎ構造に制限される必要はなく、むしろ、図４（ａ）〜４（ｄ）に示すように、ダイオードはそれぞれ異なった組成（濃度）のドーパントの、異なった領域の組み合わせを含むことができる。
【００１５】
両方とも本発明の譲受人によって所有され、ともに本願明細書において参照により援用されている、２００６年６月８日に出願されたHernerらによる「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献４）、２００４年９月２９日に出願されたHernerによる「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献５）には、適切なシリサイドに隣接したポリシリコンの結晶がポリシリコンの特性に影響すると記述されている。コバルトシリサイドやチタンシリサイドなどのある種の金属シリサイドはシリコンと非常に近い格子構造を持っている。アモルファスまたは微少シリコン結晶がこれらのシリサイドの１つに接触して結晶化するとき、シリサイドの結晶格子は結晶成長中にテンプレートをシリコンに提供する。結果として生じるポリシリコンは非常に整然としたものとなり、欠陥が比較的少なくなる。導電率を高めるドーパントでドーピングすると、この高品質なポリシリコンは相対的に非常に高い導電性で形成される。金属酸化膜の抵抗率状態を切り換えるのに十分な電圧パルスが印加されているときに、ダイオードは抵抗率を変えないので、そのようなダイオードは望ましくはメモリセルのステアリング要素として動作する。
【００１６】
対照的に、アモルファスまたは微少シリコン結晶素材が、良い格子整合を持っているシリサイドに接触せず結晶化するとき、例えば、シリコンが二酸化けい素や窒化チタンなどの、重大な格子不整合を持っている素材のみとの接触で結晶化するとき、結果として生じるポリシリコンには、ずっと多くの欠陥があり得る。そして、この方法で結晶化したドーピングされたポリシリコンは、はるかに低い導電性で形成され得る。バイアスが印加されているとき、そのようなダイオードは、抵抗率状態を切り換えることができる。この場合、ダイオードは抵抗率スイッチ要素としてもメモリセルのステアリング要素としても役目を果たすことができる。
金属酸化膜はどのような抵抗率スイッチング金属酸化膜であってもよく、ペロブスカイトのような、ＣａＴｉＯ3 、（Ｂａ、Ｓｒ）ＴｉＯ3 、またはＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ、ＣｒＯ2 、ＺｎＯ2 、ＺｒＯ2 、ＶＯ、またはＴａ2 Ｏ5 などである。本発明の好適な実施形態における金属酸化物の厚さは、望ましくは約２０〜１０００Åであり、より望ましくは約４０〜４００Å、または７０〜１００Åであってもよい。
【００１７】
メモリセルは初めは高抵抗で、低い読み出し電流状態（非プログラム状態、またはバージン（最初の、未使用の）状態と呼ばれる）で始まる。セルは高いフォワードバイアス電圧パルスによってプログラム状態、低抵抗率状態にすることができ、望ましくは製品を販売する前にセルを作る工場でできるが、電力については考慮されていない。製品はいったん販売されると、セルはその後フォワードバイアスプログラミングパルスによって他の１つ以上の状態にすることができる。非プログラム状態とプログラム状態の読み出し電流の差分はメモリセル用の「ウィンドウ」を構成する。製造ロバスト性には、このウィンドウができるだけ大きいことが望ましい。本願の発明者は以下のプログラミング法により、プログラムされたセルの読み出し電流ウィンドウと１セルあたりのビット数を増加できることを実施した。
【００１８】
安定状態の間で適切な電気パルスを印加することによって、金属酸化物の抵抗率を変えることができる。好適な実施形態では、フォワードバイアスの下で金属酸化物はセットおよびリセット遷移をする。１プログラミングパルス以上を使用できる。例えば、金属酸化物を高抵抗率、非プログラム状態から低抵抗率、プログラム状態に切り換えるために、複数のフォワードバイアスパルスがセルに印加される。
【００１９】
特定の理論によって拘束されることを希望せずに、酸化物の導電率が酸素欠損の動態で主に影響を受けるため、金属酸化物の導電率もしくは逆に抵抗率を変更することができる。例えば、酸化膜の表面から移動する欠損による結果、酸素欠損の部分的な減少は導電率の減少、または逆に抵抗率の増加を結果として生じることができる。不揮発性メモリセルアプリケーションにおける、金属酸化物の特性評価のより詳細な説明に関しては、例えば、その全体が参照により援用されている、Sim et al., IEEE Electron Device Letters, 2005, 26, p. 292（非特許文献１）、Lee et al., IEEE Electron Device Letters, 2005, 26, p. 719（非特許文献２）、およびSakamoto et al., Applied Physics Letters, 2007, 91, p. 092110-1 （非特許文献３）を参照されたい。
【００２０】
このように、本発明の実施形態のメモリセルの識別可能なデータ状態はダイオードに直列接続している金属酸化物の抵抗率状態に対応している。メモリセルは識別可能な連続したフォワードバイアスで、識別可能なデータ状態にすることができ、望ましくは、１〜２０Ｖ、より望ましくは２〜１０Ｖ、およびより望ましくは３〜８Ｖの範囲に及んでいる。望ましくは、１つの識別可能なデータ状態と別の異なった識別可能なデータ状態でのセルを通して流れる電流は、状態の相違点が容易に検出可能であることを許可するために、少なくとも２つのうちの１つの要素で異なっている。
【００２１】
好適な実施形態のいくつかの例が提供されている。しかし、これらの例が限定的であることを意図しないことが理解されるはずである。ダイオードと金属酸化物を含むメモリセルデバイスをプログラムする他の方法が本発明の範囲の中に含まれることは、当業者には明らかである。
【００２２】
本発明の好適な実施形態では、多結晶半導体材料で形成されたダイオードと少なくとも１つの金属酸化物が連続的（直列）に配置される。デバイスは４つの識別可能なデータ状態を有する好適な実施形態におけるワンタイムプログラマブルマルチレベルセルとして使用される。用語「ワンタイムプログラマブル」は、セルを非−可逆的に最大４つの異なったプログラム状態にできることを意味する。
【００２３】
本発明の実施形態のプログラミング法で、フォワードバイアスはセルをプログラムするのに必要である最低電圧よりもより大きな振幅でセルに印加される。図５はメモリセルアレイの一部に対するフォワードバイアスのアプリケーションを示す。例えば、セルをプログラムするのに必要である最低電圧が４Ｖであれば、プログラムフォワードバイアスは５またはそれ以上のボルト、８Ｖから１２Ｖくらい程度、例えば１０Ｖで選択されたセルに印加される。フォワードバイアスはセルを比較的高い抵抗率、非プログラム状態から、比較的低い抵抗率、プログラム状態へ切り換える。所望であれば、プログラミング電圧としてダイオードを破損せずに印加できる最大電圧を使用できる。
【００２４】
図６は、様々な状態での２Ｖでのメモリセルの読み出し電流を示している確率プロットである。本発明の１つの実施形態では、一連の３つのフォワードバイアスが印加されている。最初のフォワードバイアス電流での限定的な電圧（Ｖ１→２）（すなわち、前に記述したプログラミングパルス）は、金属酸化物の抵抗率を下げて、セルの抵抗率状態を最初の状態１から２番目の状態２に変える。２番目の、より高い電流での限定的なフォワードバイアス電圧（Ｖ２→３）は、さらに酸化物の抵抗率を下げて、２番目の状態２から３番目の状態３にセルの抵抗率状態を変える。最終的に、３番目の同等な高い電流での限定的なフォワードバイアス電圧（Ｖ３→４）は、金属酸化物の抵抗率を増加させて、セルの抵抗率状態を３番目の状態３から、４番目の状態４へ変える。このように、所定の電流制限における所定の電圧で状態２を得る。そして、状態２より高い電流制限において、より高い電圧で状態３を得る。状態３より低い電圧で状態４を得るが、状態３よりも高い電流制限においてである（すなわち、状態４を得る電流制限は４つの状態の最も高い電流制限である）。異なった状態への連続した電流制限は、フォワードバイアス電圧の印加により状態２を通り過ぎることなく、状態３または４に直接移行せずに状態２が得られるのを確実にする。酸化物の４つの抵抗率状態がダイオードの状態から識別可能であり、好適な実施形態では、ダイオードはステアリング要素として使用されて、セル抵抗率の変更に最小限の効果を有する。
【００２５】
最初の電気的フォワードバイアスパルス（Ｖ１→２）が印加されているとき、初期の読み出し電流は約１×１０-13 から２×１０-13 Ａである。パルスはセルをプログラムするのに必要とされる最低電圧よりも大きな振幅をもっている。印加される電圧は約１０Ｖである。パルス幅は約１００〜約５００ｎｓｅｃの間である。この最初の電気パルスは金属酸化物を最初の抵抗率状態１から２番目の抵抗率状態２に切り換え、２番目の抵抗率状態は最初の状態よりも低抵抗率となっている。この遷移は図６で「１→２」と標記されている。Ｆ状態の結果の読み出し電流は約２×１０-6と１１×１０-6Ａの間である。次に、２番目のフォワードバイアスパルスＶ２→３が印加され、Ｖ２→３はＶ１→２より大きく、さらに酸化物の抵抗率を下げる。セルの結果の読み出し電流は約２×１０-5と１０×１０-5Ａの間である。最終的に、３番目のフォワードバイアスパルスＶ３→４が印加され、Ｖ３→４はＶ２→３より小さく、酸化物の抵抗率を増加させる。結果の読み出し電流は約０．７×１０-7と４×１０-7Ａの間である。
【００２６】
一般に、メモリセルをプログラムするためのデバイスは、メモリセルの下、上またはメモリセルに隣接して配設された駆動回路である。回路は、モノリシックな集積化構造や、一緒にパッケージ化された、または極めて近接した状態の、または一緒にダイボンディングされた、複数の集積化デバイスを持つことができる。駆動回路の詳細な説明に関しては、例えば、本願明細書において参照により援用されている、Cleeves による米国特許出願第１０／１８５，５０８号（特許文献６）、Knall による米国特許出願第０９／５６０，６２６号（特許文献７）、およびGudensenらによる米国特許第６，０５５，１８０号（特許文献８）を参照されたい。
【００２７】
メモリセルはワンタイムプログラマブルセルであるが、また、望ましくは、書き換え可能なメモリセルとして使用できて、２つ、３つ、４つ、またはそれ以上の識別可能なデータ状態を有するものであってもよい。好適な実施形態では、金属酸化物の抵抗率はダイオードのものよりも高い。その結果、抵抗率スイッチ要素として機能する金属酸化物とステアリング要素として機能するダイオードを有するメモリセルが少なくとも２ビット／セルのメモリ容量を持つことができる。
【００２８】
どのような適切な方法でメモリセルを作成してもよい。例えば、その全体が参照により援用されている、２００５年５月９日に出願された米国特許出願第１１／１２５，９３９号（Hernerらによる米国公開特許出願第２００６／０２５０８３６号に対応）（特許文献９）と２００６年３月３１日に出願された米国特許出願第１１／３９５，９９５号（Hernerらによる米国公開特許出願第２００６／０２５０８３７号に対応）（特許文献１０）に記載されている方法を使用してもよい。
【００２９】
図２に示された前述したメモリセルは、１つのメモリレベルデバイス内に配設されてもよい。所望であれば、モノリシックな三次元メモリアレイを形成するために最初のメモリレベル上に追加のメモリレベルを形成することができる。いくつかの実施形態では、メモリレベル間で導体を共有できる。すなわち、図２に示された頂部導体１００は、次のメモリレベルの基底導体としての役目を果たすことになる。他の実施形態では、レベル間誘電体（図示せず）は最初のメモリレベル上に形成され、その表面は平坦化され、そして、共有された導体なしで、第２のメモリレベルの構造がこの平坦化されたレベル間誘電体上から始まる。
【００３０】
モノリシックな三次元メモリアレイは複数のメモリレベルが、介在する基板なしで、ウエハ等の単一基板上に形成されるものである。１つのメモリレベルを形成するレイヤ群は、既設のレベルまたはレベル群のレイヤ上に直接に成膜されるか、または成長させられる。対照的に、スタックメモリは、Leedy による「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号にあるように、個別の基板上にメモリレベルを形成し、お互いの頂部に付着させて構成したものである。ボンディングの前に基板を薄くするか、またはメモリレベルから取り除くことができるが、メモリレベルが初めは別々の基板上に形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
基板上に形成されたモノリシックな三次元メモリアレイは、少なくとも最初の高さで基板上に形成された最初のメモリレベルと、最初の高さと異なる２番目の高さで形成された第２のメモリレベルとを含む。３、４、８、またはそのような多階層アレイのどんな数のメモリレベルでも実際に基板上に形成できる。
【００３１】
前述した詳細な説明は本発明が実施可能な多数の形式の中の幾つかだけを記述している。このような理由で、この詳細な説明は実施形態を示すことを意図するものであり、限定を意図するものではない。本発明の範囲を定義することを意図するのは、すべての等価物を含めて、添付の特許請求の範囲だけである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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