(57)【要約】【課題】NANDベースNMOS NORフラッシュメモリセル／アレイ及びその製造方法の提供。【解決手段】ＮＯＲフラッシュ不揮発性メモリ回路において、ＮＡＮＤストリングにおいて直列に接続された複数の電荷保持トランジスタを包含し、そのうち最上の電荷保持トランジスタのドレインは該直列に接続された複数の電荷保持トランジスタに関連するビット線に接続され、そのうち最下の電荷保持トランジスタのソースは該複数の電荷保持トランジスタに関連するソース線に接続され、該複数の電荷保持トランジスタのコントロールゲートはワード線に接続されたことを特徴とする。【選択図】図４ａ
2011523156.tif 000002
【特許請求の範囲】
【請求項１】
ＮＯＲフラッシュ不揮発性メモリ回路において、
ＮＡＮＤストリングにおいて直列に接続された複数の電荷保持トランジスタを包含し、  そのうち最上の電荷保持トランジスタのドレインは該直列に接続された複数の電荷保持トランジスタに関連するビット線に接続され、
そのうち最下の電荷保持トランジスタのソースは該複数の電荷保持トランジスタに関連するソース線に接続され、
該複数の電荷保持トランジスタのコントロールゲートはワード線に接続されたことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項２】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタは第１導電型のウェル内に形成されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項３】
請求項２記載のＮＯＲフラッシュ不揮発性メモリ回路において、該第１導電型のウェルは第２導電型のディープウェル内に形成されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項４】
請求項３記載のＮＯＲフラッシュ不揮発性メモリ回路において、該第２導電型のディープウェルは第１導電型の基板において形成されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項５】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスでプログラム及び消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項６】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち選択された電荷保持トランジスタは、約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項７】
請求項６記載のＮＯＲフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、１０．０Ｖより小さい中間プログラムの抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項８】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、ＮＯＲフラッシュメモリ回路のレイアウトは、該ＮＯＲフラッシュメモリ回路のサイズが、該ＮＯＲフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ（λ）の、約４倍から約６倍となるものとされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項９】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、選択された電荷保持トランジスタが、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い正の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１０】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約０．０Ｖとなることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１１】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該ＮＯＲフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第１の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第１ロジックレベルのためのしきい値電圧レベルと第２ロジックレベルのためのしきい値電圧レベルの間で識別するために約２．０Ｖの参考電圧レベルに設定することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１２】
請求項１１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該第１の非常に高い読み出し電圧は、６．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１３】
請求項１１記載のＮＯＲフラッシュ不揮発性メモリ回路において、該参考電圧レベルは、約２．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１４】
請求項１１記載のＮＯＲフラッシュ不揮発性メモリ回路において、ＮＯＲフラッシュ不揮発性メモリ回路のアレイにおいて、もしＮＯＲフラッシュ不揮発性メモリ回路が読み出しのために選択されず、他のＮＯＲフラッシュ不揮発性メモリ回路が選択されると、不選択のＮＯＲフラッシュメモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは、接地参考電圧に設定されて電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１５】
請求項１記載のＮＯＲフラッシュ不揮発性メモリ回路において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第２の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたしきい値電圧代表データを決定するのに供することにより、
読み出されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１６】
請求項１５記載のＮＯＲフラッシュ不揮発性メモリ回路において、該適度に高い電圧レベルは約＋４．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１７】
請求項１５記載のＮＯＲフラッシュ不揮発性メモリ回路において、該第２の非常に高い読み出し電圧は７．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１８】
請求項１５記載のＮＯＲフラッシュ不揮発性メモリ回路において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項１９】
請求項１５記載のＮＯＲフラッシュ不揮発性メモリ回路において、ＮＯＲフラッシュ不揮発性メモリ回路のアレイにおいて、もしＮＯＲフラッシュ不揮発性メモリ回路が読み出しのために選択されず、他のＮＯＲフラッシュ不揮発性メモリ回路が選択されると、不選択のＮＯＲフラッシュメモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは、接地参考電圧に設定されて電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ回路。
【請求項２０】
ＮＯＲフラッシュ不揮発性メモリ装置において、
ロウとカラムに配置された複数のＮＯＲフラッシュ不揮発性メモリ回路のアレイを包含し、各該ＮＯＲフラッシュ不揮発性メモリ回路は、
各該カラム上の複数の電荷保持トランジスタであって、ＮＡＮＤストリングにおいて直列に接続された上記複数の電荷保持トランジスタを包含し、
そのうち、各該ＮＯＲフラッシュ不揮発性メモリ回路の最上の電荷保持トランジスタのドレインは、各ＮＯＲフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルビット線に接続され、
そのうち、各該ＮＯＲフラッシュメモリ回路の最下の電荷保持トランジスタのソースは、各ＮＯＲフラッシュメモリ回路の存在するカラムに関連づけられたローカルソース線に接続され、
そのうち、各ロウにある電荷保持トランジスタの各コントロールゲートは、共同でワード線に接続されたことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２１】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該ビット線及び該ソース線は、該ＮＯＲフラッシュ不揮発性メモリ回路のカラムに関係し、及び平行であることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２２】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、さらに、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線にコントロール信号を提供するための、カラム電圧コントロール回路を包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２３】
請求項２２記載のＮＯＲフラッシュ不揮発性メモリ装置において、各該ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２４】
請求項２３記載のＮＯＲフラッシュ不揮発性メモリ装置において、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２５】
請求項２４記載のＮＯＲフラッシュ不揮発性メモリ装置において、該グローバルビット線及び該グローバルソース線は、該カラム電圧コントロール回路に接続されて、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２６】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、さらに、電荷保持トランジスタの各ロウに関係するワード線にコントロール信号を提供するための、ロウ電圧コントロール回路を包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２７】
請求項２６記載のＮＯＲフラッシュ不揮発性メモリ装置において、該ロウ電圧コントロール回路は、コントロール信号を、ワード線に伝送し、該ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２８】
請求項２５記載のＮＯＲフラッシュ不揮発性メモリ装置において、各該ローカルビット線選択トランジスタのゲートに接続されたビット線選択コントロール回路と、各該ローカルビット線に接続されたソース線選択トランジスタをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項２９】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該ロウ電圧コントロール回路は、ワード線コントロール信号をワード線に伝送して、ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去に供し、ビット線選択信号を、選択されたビット線選択トランジスタに伝送し、ソース線選択信号を、選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたローカルビット線及び選択されたローカルソース線に伝送することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３０】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラムされ及び消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３１】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３２】
請求項３１記載のＮＯＲフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、１０．０Ｖより小さい中間プログラムの抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３３】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、ＮＯＲフラッシュメモリ回路のレイアウトは、該ＮＯＲフラッシュメモリ回路のサイズが、該ＮＯＲフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ（λ）の、約４倍から約６倍となるものとされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３４】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、選択された電荷保持トランジスタが、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３５】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約０．０Ｖとなることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３６】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該ＮＯＲフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第１の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第１ロジックレベルのためのしきい値電圧レベルと第２ロジックレベルのためのしきい値電圧レベルの間で識別するために約２．０Ｖの参考電圧レベルに設定することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３７】
請求項３６記載のＮＯＲフラッシュ不揮発性メモリ装置において、該第１の非常に高い読み出し電圧は、６．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３８】
請求項３６記載のＮＯＲフラッシュ不揮発性メモリ装置において、該参考電圧レベルは、約２．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項３９】
請求項３６記載のＮＯＲフラッシュ不揮発性メモリ装置において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４０】
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第２の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧を決定するのに供することにより、
読み出されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４１】
請求項４０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該適度に高い電圧レベルは約＋４．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４２】
請求項４０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該第２の非常に高い読み出し電圧は７．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４３】
請求項４０記載のＮＯＲフラッシュ不揮発性メモリ装置において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、  ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４４】
請求項４０記載のＮＯＲフラッシュ不揮発性メモリ装置において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置。
【請求項４５】
ＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、
基板を提供し、
ロウとカラムを成す複数のＮＯＲフラッシュ不揮発性メモリ回路のアレイを形成するステップを包含し、
そのうち、該ＮＯＲフラッシュ不揮発性メモリ回路は、以下のステップ、すなわち、
複数の電荷保持トランジスタを該電荷保持トランジスタがロウとカラムに配置されるように形成し、
該カラム上の複数の電荷保持トランジスタをＮＡＮＤストリングにおいて直列に接続し、
各ＮＯＲフラッシュ不揮発性メモリ回路の最上の電荷保持トランジスタのドレインを、各ＮＯＲフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルビット線に接続し、
各ＮＯＲフラッシュ不揮発性メモリ回路の最下の電荷保持トランジスタのソースを、各ＮＯＲフラッシュ不揮発性メモリ回路が存在するカラムに関係するローカルソース線に接続し、
各ロウ上の電荷保持トランジスタの各コントロールゲートをワード線に共同で接続する、
以上のステップにより、形成されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項４６】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、
ＮＯＲフラッシュ不揮発性メモリ回路の各カラムをビット線とソース線に関連づけるステップと、
該ビット線と該ソース線を平行に配置するステップと、
をさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項４７】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、
請求項２０記載のＮＯＲフラッシュ不揮発性メモリ装置において、ＮＯＲフラッシュメモリ回路のレイアウトは、該ＮＯＲフラッシュメモリ回路のサイズが、該ＮＯＲフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ（λ）の、約４倍から約６倍となるものとされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項４８】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、
カラム電圧コントロール回路を形成し、
該カラム電圧コントロール回路を、コントロール信号を提供するために、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線に接続するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項４９】
請求項４８記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、各該ローカルビット線をビット線選択トランジスタを介して複数のグローバルビット線の一つに接続するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５０】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、各該ローカルソース線をソース線選択トランジスタを介して複数のグローバルソース線の一つに接続するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５１】
請求項４６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供するために、該グローバルビット線及び該グローバルソース線を、該カラム電圧コントロール回路に接続するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５２】
請求項４６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路を形成するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５３】
請求項５２記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、さらに、電荷保持トランジスタの各ロウに関係するワード線に、コントロール信号を提供するために、該ロウ電圧コントロール回路を接続するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５４】
請求項５２記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、ローカルビット線選択トランジスタと接続されたソース線選択トランジスタのゲートを各ローカルビット線に接続するステップを包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５５】
請求項５４記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路からコントロール信号を、ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去のために、ワード線に伝送するステップを包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５６】
請求項５５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、ロウ電圧コントロール回路から選択コントロール信号を、選択されたビット線選択トランジスタと選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたローカルビット線と選択されたローカルソース線に伝送するステップをさらに包含することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５７】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、複数の電荷保持トランジスタは、ファウラー・ノードハイムトンネルプロセスでプログラムされ及び消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５８】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち選択された電荷保持トランジスタは、約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項５９】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、１０．０Ｖより小さい中間の抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６０】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、選択された電荷保持トランジスタが、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６１】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約０．０Ｖとなることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６２】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、
シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該ＮＯＲフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第１の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第１ロジックレベルのためのしきい値電圧レベルと第２ロジックレベルのためのしきい値電圧レベルの間で識別するために約２．０Ｖに設定することを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６３】
請求項６２記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該第１の非常に高い読み出し電圧は、６．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６４】
請求項６２記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該参考電圧レベルは、約２．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６５】
請求項６２記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６６】
請求項４５記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第２の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたしきい値電圧代表データを決定するのに供することにより、
読み出されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６７】
請求項６６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該適度に高い電圧レベルは約＋４．０Ｖであることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６８】
請求項６６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該第２の非常に高い読み出し電圧は７．０Ｖより大きいことを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項６９】
請求項６６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項７０】
請求項６６記載のＮＯＲフラッシュ不揮発性メモリ装置の製造方法において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数の電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、ＮＯＲフラッシュ不揮発性メモリ装置の製造方法。
【請求項７１】
集積回路装置において、
ＮＡＮＤ不揮発性フラッシュメモリ回路のアレイと、複数のＮＯＲフラッシュ不揮発性メモリ回路のアレイを包含し、
該ＮＡＮＤ不揮発性フラッシュメモリ回路のアレイにおいて、各該ＮＡＮＤ不揮発性フラッシュメモリ回路は、
ロウとカラムに配置された複数の電荷保持トランジスタを包含し、各カラム上の該電荷保持トランジスタは、電荷保持トランジスタの少なくとも一つのグループを形成し、それは電荷保持トランジスタのＮＡＮＤ直列ストリングに配置され、各ＮＡＮＤ直列ストリングはトップ選択トランジスタとボトム選択トランジスタを有し、
該複数のＮＯＲフラッシュ不揮発性メモリ回路のアレイにおいて、各不揮発性メモリ回路は、
ロウとカラムに配置された複数の電荷保持トランジスタであって、各カラム上の電荷保持トランジスタは少なくとも一つのグループを構成し、該電荷保持トランジスタの各グループはＮＡＮＤストリングにおいて直列に接続され、
各ＮＯＲフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各ＮＯＲフラッシュメモリ回路が存在するカラムに関係するローカルビット線に接続され、
各ＮＯＲフラッシュメモリ回路の最下の電荷保持トランジスタのソースは、各ＮＯＲフラッシュメモリ回路があるカラムに関係するローカルソース線に接続され、
各ロウ上の電荷保持トランジスタの各コントロールゲートは共同でワード線に接続されていることを特徴とする、集積回路装置。
【請求項７２】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該ビット線及び該ソース線は、該ＮＯＲフラッシュ不揮発性メモリ回路のカラムに関係し、及び平行であることを特徴とする、集積回路装置。
【請求項７３】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路は、さらに、電荷保持トランジスタの各カラムに関係するローカルビット線とソース線にコントロール信号を提供するための、カラム電圧コントロール回路を包含することを特徴とする、集積回路装置。
【請求項７４】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、各該ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続されることを特徴とする、集積回路装置。
【請求項７５】
請求項７４記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続されることを特徴とする、集積回路装置。
【請求項７６】
請求項７５記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該グローバルビット線及び該グローバルソース線は、該カラム電圧コントロール回路に接続されて、該コントロール信号を、選択されたローカルビット線と選択されたローカルソース線に伝送し、該ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、集積回路装置。
【請求項７７】
請求項７４記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路は、さらに、電荷保持トランジスタの各ロウに関係するワード線にコントロール信号を提供するための、ロウ電圧コントロール回路を包含することを特徴とする、集積回路装置。
【請求項７８】
請求項７７記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該ロウ電圧コントロール回路は、コントロール信号を、ワード線に伝送し、該ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの、読み出し、プログラミング、及び消去に供することを特徴とする、集積回路装置。
【請求項７９】
請求項７８記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路は、各該ローカルビット線選択トランジスタのゲートに接続されたビット線選択コントロール回路と、各該ローカルビット線に接続されたソース線選択トランジスタをさらに包含することを特徴とする、集積回路装置。
【請求項８０】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該ロウ電圧コントロール回路は、ワード線コントロール信号をワード線に伝送して、ＮＯＲフラッシュ不揮発性メモリ回路内の選択された電荷保持トランジスタの読み出し、プログラミング、及び消去に供し、ビット線選択信号を、選択されたビット線選択トランジスタに伝送し、ソース線選択信号を、選択されたソース線トランジスタに伝送し、ビット線及びソース線コントロール信号を、カラム電圧コントロール回路から選択されたビット線及び選択されたソース線に伝送することを特徴とする、集積回路装置。
【請求項８１】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラムされ及び消去されることを特徴とする、集積回路装置。
【請求項８２】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルを、漸増させるステップにおいて、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加することで、シングルレベルプログラムセルとしてプログラムされることを特徴とする、集積回路装置。
【請求項８３】
請求項８２記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタは、１０．０Ｖより小さい中間の抑制電圧レベルを、該不選択の電荷保持トランジスタのコントロールゲートと該不選択の電荷保持トランジスタのバルク領域の間に印加することで、抑制されることを特徴とする、集積回路装置。
【請求項８４】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、ＮＯＲフラッシュメモリ回路のレイアウトは、該ＮＯＲフラッシュメモリ回路のサイズが、該ＮＯＲフラッシュメモリ回路を形成するための工程技術の最小特徴サイズ（λ）の、約４倍から約６倍となるものとされることを特徴とする、集積回路装置。
【請求項８５】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、選択された電荷保持トランジスタが、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い負の消去電圧レベルを、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加することにより、消去されることを特徴とする、集積回路装置。
【請求項８６】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該複数の電荷保持トランジスタのうち、不選択の電荷保持トランジスタが、該不選択の電荷保持トランジスタをバイアスすることにより抑制され、これにより該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間が約０．０Ｖとなることを特徴とする、集積回路装置。
【請求項８７】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、シングルレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該ＮＯＲフラッシュメモリ回路内の選択された電荷保持トランジスタのゲートとドレインを、電源電圧源の電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第１の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源と比較することにより、読み出され、
該参考電圧源は、第１ロジックレベルのためのしきい値電圧レベルと第２ロジックレベルのためのしきい値電圧レベルの間で識別するために約２．０Ｖの参考電圧レベルに設定することを特徴とする、集積回路装置。
【請求項８８】
請求項８７記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該第１の非常に高い読み出し電圧は、６．０Ｖより大きいことを特徴とする、集積回路装置。
【請求項８９】
請求項８７記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該参考電圧レベルは、約２．０Ｖであることを特徴とする、集積回路装置。
【請求項９０】
請求項８７記載の集積回路装置において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、集積回路装置。
【請求項９１】
請求項７１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、マルチレベルプログラムセルとしてプログラムされた該複数の電荷保持トランジスタのうち、選択された電荷保持トランジスタは、以下により、すなわち、
該ソース線を電圧フォロワー検出回路に接続し、
該選択された電荷保持トランジスタのゲートとドレインを、適度に高い電圧レベルに設定し、
該複数の電荷保持トランジスタのうち不選択の電荷保持トランジスタのゲートを第２の非常に高い読み出し電圧に設定し、
該電圧フォロワー検出回路においてソース線において得られた電圧を参考電圧源の数値と比較し、電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧を決定するのに供することにより、
読み出されることを特徴とする、集積回路装置。
【請求項９２】
請求項９１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該適度に高い電圧レベルは約＋４．０Ｖであることを特徴とする、集積回路装置。
【請求項９３】
請求項９１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該第２の非常に高い読み出し電圧は７．０Ｖより大きいことを特徴とする、集積回路装置。
【請求項９４】
請求項９１記載の集積回路装置において、各ＮＯＲフラッシュ不揮発性メモリ回路中、該参考電圧レベルは、該電荷保持トランジスタに保存された各データに係るしきい値電圧レベルの間で識別されるしきい値電圧レベルの間に設定されることを特徴とする、集積回路装置。
【請求項９５】
請求項９１記載の集積回路装置において、不選択のＮＯＲフラッシュ不揮発性メモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのワード線、及びゆえに、コントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供されることを特徴とする、集積回路装置。
【発明の詳細な説明】
【発明の背景】
【０００１】
この出願は米国特許法のもとに、２００８年５月７日になされた出願第６１／１２６，８５４号の米国特許仮出願の優先権を主張する。
【０００２】
この出願は米国特許法のもとに、２００８年５月３０日になされた出願第６１／１３０，３８１号の米国特許仮出願の優先権を主張する。
【０００３】
この出願は米国特許法のもとに、２００８年６月９日になされた出願第６１／１３１，５５４号の米国特許仮出願の優先権を主張する。
【０００４】
この出願は米国特許法のもとに、２００８年６月１６日になされ本出願と譲受人が同じである出願第６１／１３２，１２２号の米国特許仮出願の優先権を主張する。
【０００５】
この出願は米国特許法のもとに、２００８年６月２０日になされ本出願と譲受人が同じである出願第６１／１３２，６２８号の米国特許仮出願の優先権を主張する。
【関係特許出願】
【０００６】
弁理士番号ＡＰ０８−００５
【０００７】
弁理士番号ＡＰ０８−００６
【０００８】
弁理士番号ＡＰ０８−００７
【０００９】
弁理士番号ＡＰ０８−００８
【技術分野】
【００１０】
本発明は不揮発性メモリアレイ構造及び操作に関する。特に、本発明はＮＡＮＤベースＮＯＲフラッシュメモリ装置構造及び操作に関する。
【背景技術】
【００１１】
不揮発性メモリはこの技術においてよく知られている。不揮発性メモリには、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＮＯＲフラッシュメモリ、及びＮＡＮＤフラッシュメモリの種類がある。個人情報端末（ＰＤＡ）、携帯電話、ノートブック型及びラップトップ型コンピュータ、ボイスレコーダー、ＧＰＳ（ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  ｓｙｓｔｅｍｓ）等の最近の応用において、フラッシュメモリは不揮発性メモリの最も人気のあるタイプの一つとなっている。フラッシュメモリは高密度、小さいシリコン領域、低コスト及び繰り返しプログラム可能で、単一の低電圧電源により消去できる等の複合利点を有する。
【００１２】
この技術において周知のフラッシュメモリ構造は、電荷保存と電荷捕捉のような電荷保存メカニズムを採用している。該電荷保存メカニズムは、フローティングゲートを有する不揮発性メモリでは、デジタルデータを表す電荷は装置のフローティングゲートに保存される。保存された電荷は該フローティングゲートのスレショルド電圧を修正し、メモリセルはデジタルデータが保存されたと判断する。ＳＯＮＯＳ（シリコン／酸化膜／窒化膜／酸化膜／シリコン）或いはＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／シリコン）型セルのような電荷捕捉メカニズムにおいては、電荷は二つの絶縁層間の電荷捕捉層に捕捉される。該ＳＯＮＯＳ或いは該ＭＯＮＯＳ装置における該電荷捕捉層はシリコン窒化物（ＳｉＮｘ）のような比較的高い誘電率（ｋ）を有する。
【００１３】
現在、不揮発性メモリは高速ランダムアクセス非同期ＮＯＲ不揮発性フラッシュメモリと、低速シリアルアクセス同期ＮＡＮＤ不揮発性フラッシュメモリという二つの主要な製品カテゴリーに分類される。ＮＯＲ不揮発性フラッシュメモリは高ピン数メモリであり、複数の外部アドレス及びデータピンを適当なコントロール信号ピンと共に有している。ＮＯＲ不揮発性フラッシュメモリの一つの欠点は、密度が倍になると、必要な外部ピン数が一つ増え、これはもう一つの外部アドレスピンを増すことによる。これに対して、ＮＡＮＤ不揮発性フラッシュメモリはアドレス出力ピンを有さないＮＯＲ不揮発性フラッシュメモリよりも少ないピン数を有するという長所がある。密度が増しても、ＮＡＮＤ不揮発性フラッシュメモリのピン数は一定に保たれる。今日製造されている二つの主流であるＮＡＮＤ不揮発性フラッシュメモリとＮＯＲ不揮発性フラッシュメモリのメモリセル構造のいずれも電荷として１ビットを保存する１電荷保持（電荷保存或いは電荷捕捉）トランジスタメモリセルを使用し、該トランジスタメモリセルはシングルレベルプログラムセル（ＳＬＣ）とも称される。それらはそれぞれ１ビット／１トランジスタＮＡＮＤセル或いはＮＯＲセルと称され、シングルレベルプログラムデータをセル中に保存する。
【００１４】
ＮＡＮＤ及びＮＯＲ不揮発性フラッシュメモリはＩＳＰ（Ｉｎ−Ｓｙｓｔｅｍ  Ｐｒｏｇｒａｍ）と消去可能である利点を提供し、最低１０万回の耐用サイクルを提供するスペックを有している。加えて、シングルチップＮＡＮＤ及びＮＯＲ不揮発性フラッシュメモリ製品は、ギガバイト密度を提供でき、それはセルサイズを高精度でコントロール可能なことによる。たとえば、現在１ビット／１トランジスタＮＡＮＤセルサイズは〜４λ2 （λは半導体処理における最小加工寸法である）に維持され、一方、ＮＯＲセルサイズは〜１０λ2 である。さらに、二つのしきい値電圧（Ｖｔ０とＶｔ１）を有するシングルレベルプログラムセルとしてデータを保存するのに加え、１トランジスタＮＡＮＤ及びＮＯＲ不揮発性フラッシュメモリセルはいずれも、１セルごとに少なくとも２ビットを保存することができるか、１物理セルにおいて４つの異なるレベルのしきい値電圧（Ｖｔ０、Ｖｔ１、Ｖｔ２及びＶｔ３）を有する１トランジスタごとに２ビットを保存する。
【００１５】
現在、最高密度のシングルチップダブル多結晶シリコンゲートＮＡＮＤ不揮発性フラッシュメモリチップは６４ＧＢである。これに対し、ダブル多結晶シリコンゲートＮＯＲ不揮発性フラッシュメモリチップの密度は２ＧＢである。ＮＡＮＤ不揮発性フラッシュメモリとＮＯＲ不揮発性フラッシュメモリの密度の大きな違いは、ＮＯＲ不揮発性フラッシュメモリに勝るＮＡＮＤ不揮発性フラッシュメモリの優れたスケーラビリティ（scalability）の結果である。ＮＯＲ不揮発性フラッシュメモリセルは５．０Ｖのドレイン−ソース電圧（Ｖｄｓ）をチャネルホット電子（Ｃｈａｎｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ；ＣＨＥ）プログラミングプロセスを維持するために必要とする。これに対し、ＮＡＮＤ不揮発性フラッシュメモリセルは低電流ファウラー・ノードハイムチャネルトンネルプログラムプロセスのために０．０Ｖのドレイン−ソース電圧を必要とする。その結果、１ビット／１トランジスタＮＡＮＤ不揮発性フラッシュメモリセルサイズは１ビット／１トランジスタＮＯＲ不揮発性フラッシュメモリセルの半分のサイズとなる。これによりＮＡＮＤ不揮発性フラッシュメモリ装置は巨大なデータ保存を必要とする応用に適用可能となる。ＮＯＲ不揮発性フラッシュメモリ装置は、あまり多くのデータ保存量を必要とせず高速で非同期ランダムアクセスが必要とされるプログラムコード保存メモリとして広く使用される。
【００１６】
ツートランジスタＮＯＲ不揮発性フラッシュメモリセルはシングルレベルプログラムセルとして構成された二つのＮＭＯＳトランジスタで形成される。ツートランジスタＮＯＲセルのトップトランジスタはフローティングゲートトランジスタであり、ボトムトランジスタはレギュラーＮＭＯＳセレクトトランジスタである。トップ１Ｔ  ＮＡＮＤセルのみがデータ保存の能力を有する。ツートランジスタＮＯＲ不揮発性フラッシュメモリセルのうち一つのトランジスタのみがデータを保持でき、このＮＯＲ不揮発性フラッシュメモリセルのオーバーヘッドはＮＡＮＤセルごとに１セレクトトランジスタである。
【００１７】
米国特許第７，２６３，００３号（Ｅｄａｈｉｒｏ氏等）には予充電／放電をコントロールし及びプライマリセルアレイの増幅回路を検知するためのレプリカセルアレイを使用した２トランジスタフラッシュメモリ装置が記載されている。
【００１８】
米国特許第５，５８６，５２３号（Ｅｎｄｏ氏等）はＮＯＲセル型ＥＥＰＲＯＭメモリセルアレイセクションを提供している。各二つの隣接するＮＯＲセルは、一方のメモリセルトランジスタのドレインともう一方のセルトランジスタのソースが一体に接続されている対応するビット線に接続されている。これらのセルトランジスタの他のソース及びドレインはソース線に一体に結合されている。該ソース線はセレクトトランジスタを具えている。
【００１９】
米国特許第６，７６５，８２５号（Ｓｃｏｔｔ氏）には二つのフローティングゲートトランジスタを具えたディファレンシャルＮＯＲメモリセルが記載されている。これらのトランジスタの各ドレイン端子は対応するディファレンシャルビット線に結合されている。各トランジスタのソース端子はコモン電流源或いはシンクに結合されている。各コントロールゲート端子は対応するワード線に結合され、それは他のコントロール端子が接続された対応ワード線と同じであるか異なるものとされる。該フローティングゲートトランジスタは５端子装置とされて、それは追加ウェル端子を含む。その場合、ビットラインの異なるセットがＥＥＰＲＯＭメモリセルの読み出しとプログラムに使用される。ドレイン端子は該ディファレンシャル読み出しビット線に結合され、各ウェル端子は対応するディファレンシャルプログラムビット線に結合される。
【００２０】
米国特許出願第２００６／０１８１９２５号（Ｓｐｅｃｈｔ氏等）にはメモリトランジスタがロウとカラムに配置された不揮発性メモリセル配置が記載されている。第１カラムのメモリトランジスタのソース／ドレイン端子は第２カラムのメモリトランジスタの第１ソース／ドレイン端子よりも異なるメタライズ化平面の導体トラックに結合されている。この方法により、メモリ配置における隣接カラムのメモリトランジスタを互いにより近接させることができる。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明の目的はＮＯＲ不揮発性フラッシュメモリを提供することにあり、それはＮＡＮＤ不揮発性フラッシュメモリ装置のメモリセルサイズと低電流プログラム処理と、ＮＯＲ不揮発性フラッシュメモリ装置の高速、非同期のランダムアクセスを提供する。
【課題を解決するための手段】
【００２２】
この目的を解決するため、ＮＯＲ不揮発性フラッシュメモリ回路のある実施例は、ＮＡＮＤストリングに直列に接続された複数の電荷保持トランジスタを包含する。最上の電荷保持トランジスタのドレインは直列接続された複数の電荷保持トランジスタに結合されたビット線に接続され、最下の電荷保持トランジスタのソースは複数の電荷保持トランジスタに結合されたソース線に接続される。各ロウ（ｒｏｗ）の複数の電荷保持トランジスタの各コントロールゲートは共同で一つのワード線に接続されている。複数の直列の電荷保持トランジスタは、第１導電型のウェル（トリプルｐ型ウェル）内に形成される。第１導電型のウェルは第２導電型のディープウェル（Ｄｅｅｐ  ｎ型ウェル）内に形成される。第２導電型のディープウェルが第１導電型の基板（ｐ型基板）内に形成される。
【００２３】
該複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスでプログラム及び消去される。該複数の電荷保持トランジスタ中の選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするために、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い電圧レベルが、漸増するステップ式に、選択された電荷保持トランジスタのコントロールゲートと電荷保持トランジスタのバルク領域の間に印加される。選択されていない複数の電荷保持トランジスタは＋１０．０Ｖより低い中間電圧レベルが選択された電荷保持トランジスタのコントロールゲートと電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。ＮＯＲフラッシュメモリ回路は、ＮＯＲフラッシュメモリ回路のサイズが、ＮＯＲフラッシュメモリ回路形成のための加工技術の最小特徴サイズのほぼ４倍となるようレイアウトされる。
【００２４】
選択された電荷保持トランジスタを消去するため、約＋１５．０Ｖから約＋２０．０Ｖの非常に高い正電圧レベルを、選択された電荷保持トランジスタのバルク領域と該電荷保持トランジスタのコントロールゲートの間に印加される。選択されていない複数の電荷保持トランジスタは、約０．０Ｖ電圧レベルが不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間に印加されるように、該不選択電荷保持トランジスタがバイアスされることにより抑制される。
【００２５】
シングルレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。該選択された電荷保持トランジスタのゲートとドレインは電源電圧源（ＶＤＤ）の電圧レベルにセットされ、それは約１．８Ｖ或いは約３．０Ｖとされる。複数の電荷保持トランジスタのうち全ての不選択電荷保持トランジスタは６．０Ｖより大きい第１の非常に高い読み出し電圧にセットされる。ＮＯＲフラッシュメモリ回路が読み出し用に選択されなければ、複数の電荷保持トランジスタの不選択電荷保持トランジスタのコントロールゲートは接地参考電圧に設定されて電荷保持トランジスタを切断する。該電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するコンパレータである。第１ロジックレベル（０）用のしきい値電圧レベルと第２ロジックレベル（１）のしきい値電圧の間で識別するために、参考電圧源は約２．０Ｖの電圧レベルに設定される。
【００２６】
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線は電圧フォロワー検出回路に接続される。該選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルに設定され、それは約４．０Ｖである。複数の電荷保持トランジスタのうち全ての不選択電荷保持トランジスタのゲートは７．０Ｖより高い第２の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路は該電荷保持トランジスタに保存されたデータを表すしきい値電圧の数より一つ少ない数のコパレータを有する。各コンパレータは参考電圧源群の一つに接続される。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されてこれにより電荷保持トランジスタに保存された各データに関してしきい値電圧レベルの間で識別される。
【００２７】
他の実施例において、ＮＯＲ不揮発性フラッシュメモリ装置はＮＯＲフラッシュメモリ回路の電荷保持トランジスタがロウとカラムを構成するように配置された複数のＮＯＲ不揮発性フラッシュメモリ回路アレイを包含する。各ＮＯＲフラッシュメモリ回路はＮＡＮＤストリングに直列に接続されたカラム（ｃｏｌｕｍｎ）上の複数の電荷保持トランジスタを包含する。各ＮＯＲフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各ＮＯＲフラッシュメモリ回路が存在するカラムに関連づけられたローカルビット線に接続される。各ＮＯＲフラッシュメモリ回路の最下の電荷保持トランジスタのソースは各ＮＯＲフラッシュメモリ回路の存在するカラムに関連づけられたローカルソース線に接続されている。各ロウの電荷保持トランジスタの各コントロールゲートはワード線に共同で接続される。
【００２８】
ＮＯＲ不揮発性フラッシュメモリ装置はカラム電圧コントロール回路を包含する。該カラム電圧コントロール回路はコントロール信号を提供するためにローカルビット線と、電荷保持トランジスタの各カラムに関連付けられたソース線に接続される。各ローカルビット線はビット線選択トランジスタを介して複数のグローバルビット線の一つに接続され、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続される。該グローバルビット線及び該グローバルソース線はカラム電圧コントロール回路に接続されて、該ＮＯＲ不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するために、コントロール信号を選択されたローカルビット線と選択されたローカルソース線に伝送する。
【００２９】
ＮＯＲ不揮発性フラッシュメモリ装置はロウ電圧コントロール回路を包含する。該ロウ電圧コントロール回路は、電荷保持トランジスタの各ロウに関連付けられたワード線と、ローカルビット線選択トランジスタのゲートと、各ローカルビット線に接続されたソース線選択トランジスタにコントロール信号を提供する。ロウ電圧コントロール回路はＮＯＲ不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するためにコントロール信号をワード線に伝送する。ロウ電圧コントロール回路はまた選択されたビット線選択トランジスタと選択されたソース線トランジスタに選択コントロール信号を伝送し、ビット線及びソース線コントロール信号を該カラム電圧コントロール回路から選択されたローカルビット線及び選択されたローカルソース線に伝送する。
【００３０】
複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラム及び消去される。複数の電荷保持トランジスタの選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするため、ロウ電圧コントロール回路は約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルをワード線に提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加する。該ロウ電圧コントロール回路は＋１０．０Ｖより低い適度の電圧レベルを提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加して、それら複数の不選択の電荷保持トランジスタを抑制する。ＮＯＲフラッシュメモリ回路のレイアウトは各ＮＯＲフラッシュメモリ回路が該ＮＯＲフラッシュメモリ回路を形成するための加工技術の最小特徴寸法の約４倍となるようにする。
【００３１】
マルチレベルプログラムセルとして複数の電荷保持トランジスタの選択された電荷保持トランジスタをプログラムするため、該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線に非常に高いプログラム電圧レベルを提供し、それは約＋１５．０Ｖから約＋２０．０Ｖに漸増し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加される。選択された電荷保持トランジスタは正しい電圧しきい値が達成されるまで、非常に高い電圧レベルの各増加応用の間でデータを確認するために読み出される。不選択の複数の電荷保持トランジスタは＋１０．０Ｖより低い適度な高さの電圧レベルが選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。
【００３２】
選択された電荷保持トランジスタを消去するため、ロウ電圧コントロール回路は約＋１５．０Ｖから約２０．０Ｖの非常に高い正の消去電圧レベルを採用し、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加する。不選択の複数の電荷保持トランジスタは、該ロウ電圧コントロール回路がバイアス電圧を不選択電荷保持トランジスタに印加することにより抑制され、該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間は約０．０Ｖ電圧レベルとなる。
【００３３】
シングルレベルプログラムセルとしてプログラムされた選択されたＮＯＲフラッシュメモリ回路の複数電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線はカラム電圧コントロール回路内の電圧フォロワー検出回路に接続される。該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線を設定し、こうしてコントロールゲートから電源電圧（ＶＤＤ）は、約１．８Ｖ或いは約３．０Ｖとなる。該ロウ電圧コントロール回路はローカルビット線選択トランジスタを活性化してグローバルビット線と選択された電荷保持トランジスタに接続されたローカルビット線に接続する。カラム電圧コントロール回路はそれからグローバルビット線を設定し、こうして選択された電荷保持トランジスタのドレインに接続されたローカルビット線は、約１．８Ｖから約３．０Ｖである電源電圧源（ＶＤＤ）レベルに設定される。ロウ電圧コントロール回路はワード線をセットし、選択されたＮＯＲフラッシュメモリ回路の複数電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのコントロールゲートは６．０Ｖより大きい第１の非常に高い読み出し電圧にセットされる。電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するカラム電圧コントロール回路内のコンパレータである。該参考電圧源は第１ロジックレベル（０）のためのしきい値電圧レベルと第２ロジックレベル（１）のためのしきい値電圧レベルの間の識別を行うために、約２．０Ｖの電圧レベルに設定される。ロウ電圧コントロール回路はワード線を設定し、こうして不選択のＮＯＲフラッシュメモリ回路の複数電荷保持トランジスタの不選択の電荷保持トランジスタのコントロールゲートは電荷保持トランジスタを切断するために接地参考電圧に設定される。
【００３４】
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルである約４．０Ｖに設定される。複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのゲートは７．０Ｖより高い第２の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路はコンパレータを有し、該コンパレータの数は電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧の数より一つ少ない。各コンパレータは、参考電圧源群の一つに接続された参考端子を有する。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されて、電荷保持トランジスタに保存された各データがしきい値電圧レベル間で識別される。
【００３５】
さらに、他の実施例において、ＮＯＲ不揮発性フラッシュメモリ装置の製造方法は、まず、ＮＯＲフラッシュメモリ回路の電荷保持トランジスタがロウとカラムに配列されるように複数のＮＯＲ不揮発性フラッシュメモリのアレイが上面に配置された基板を提供する。各ＮＯＲフラッシュメモリ回路はＮＡＮＤストリングにおいてカラム上に複数の電荷保持トランジスタを直列に接続することで形成される。各ＮＯＲフラッシュメモリ回路の最上の電荷保持トランジスタのドレインは、各ＮＯＲフラッシュメモリ回路があるカラムに関連づけられたローカルビット線に接続される。各ＮＯＲフラッシュメモリ回路の最下の電荷保持トランジスタのソースは各ＮＯＲフラッシュメモリ回路があるカラムに関連づけられたローカルソース線に接続されている。各ロウの電荷保持トランジスタの各コントロールゲートはワード線に共同で接続される。
【００３６】
ＮＯＲ不揮発性フラッシュメモリの製造方法は、カラム電圧コントロール回路の形成を包含する。該カラム電圧コントロール回路は、コントロール信号を提供するために、ローカルビット線と、電荷保持トランジスタの各カラムに関連付けられたソース線に接続される。各ローカルビット線はビット線選択トランジスタを介して複数のグローバルソース線の一つに接続され、各ローカルソース線はソース線選択トランジスタを介して複数のグローバルソース線の一つに接続される。該グローバルビット線及び該グローバルソース線はカラム電圧コントロール回路に接続されて、該ＮＯＲ不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを読み出し、プログラミングし、及び消去するために、コントロール信号を選択されたローカルビット線と選択されたローカルソース線に伝送する。
【００３７】
ＮＯＲ不揮発性フラッシュメモリ装置の製造方法は、ロウ電圧コントロール回路の形成を包含する。該ロウ電圧コントロール回路は、コントロール信号を提供するために、ワード線に接続され、該ワード線は電荷保持トランジスタの各ロウと各ローカルビット線に接続されたローカルビット線選択トランジスタとソース線選択トランジスタのゲートに関連づけられている。ロウ電圧コントロール回路は、ＮＯＲ不揮発性フラッシュメモリ回路内の選択された電荷保持トランジスタを、読み出し、プログラミングし、消去するためにコントロール信号をワード線に伝送する。該ロウ電圧コントロール回路はまた、選択コントロール信号を選択されたビット線選択トランジスタと選択されたソース線トランジスタに伝送し、これによりビット線及びソース線コントロール信号をカラム電圧コントロール回路から選択されたローカルビット線と選択されたローカルソース線に伝送する。
【００３８】
複数の電荷保持トランジスタはファウラー・ノードハイムトンネルプロセスによりプログラム及び消去される。複数の電荷保持トランジスタの選択された電荷保持トランジスタをシングルレベルプログラムセルとしてプログラムするため、ロウ電圧コントロール回路は約＋１５．０Ｖから約＋２０．０Ｖの非常に高いプログラム電圧レベルをワード線に提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加する。該ロウ電圧コントロール回路は＋１０．０Ｖより低い適度の電圧レベルを提供し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加して、それらの複数の不選択の電荷保持トランジスタを抑制する。ＮＯＲフラッシュメモリ回路のレイアウトは各ＮＯＲフラッシュメモリ回路が該ＮＯＲフラッシュメモリ回路を形成するための加工技術の最小特徴寸法の約４倍となるようにする。
【００３９】
マルチレベルプログラムセルとして複数の電荷保持トランジスタの選択された電荷保持トランジスタをプログラムするため、該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線に非常に高いプログラム電圧レベルを提供し、それは約＋１５．０Ｖから約＋２０．０Ｖに漸増し、選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加される。選択された電荷保持トランジスタは正しい電圧しきい値が達成されるまで、非常に高い電圧レベルの各増加応用の間でデータを確認するために読み出される。不選択の複数の電荷保持トランジスタは＋１０．０Ｖより低い適度な高さの電圧レベルが選択された電荷保持トランジスタのコントロールゲートと該電荷保持トランジスタのバルク領域の間に印加されることにより抑制される。
【００４０】
選択された電荷保持トランジスタを消去するため、ロウ電圧コントロール回路は約＋１５．０Ｖから約＋２０．０Ｖの非常に高い正の消去電圧レベルを採用し、該選択された電荷保持トランジスタのバルク領域と該選択された電荷保持トランジスタのコントロールゲートの間に印加する。不選択の複数の電荷保持トランジスタは、該ロウ電圧コントロール回路がバイアス電圧を不選択電荷保持トランジスタに印加することにより抑制され、該不選択の電荷保持トランジスタのコントロールゲートとバルク領域の間は約０．０Ｖ電圧レベルとなる。
【００４１】
シングルレベルプログラムセルとしてプログラムされた選択されたＮＯＲフラッシュメモリ回路の複数電荷保持トランジスタの選択された電荷保持トランジスタを読み出すために、ソース線はカラム電圧コントロール回路内の電圧フォロワー検出回路に接続される。該ロウ電圧コントロール回路は選択された電荷保持トランジスタのワード線を設定し、こうしてコントロールゲートから電源電圧（ＶＤＤ）は、約１．８Ｖ或いは約３．０Ｖとなる。該ロウ電圧コントロール回路はローカルビット線選択トランジスタを活性化してグローバルビット線と選択された電荷保持トランジスタに接続されたローカルビット線に接続する。カラム電圧コントロール回路はそれからグローバルビット線を設定し、こうして選択された電荷保持トランジスタのドレインに接続されたローカルビット線は、約１．８Ｖから約３．０Ｖである電源電圧源（ＶＤＤ）レベルに設定される。ロウ電圧コントロール回路はワード線をセットし、選択されたＮＯＲフラッシュメモリ回路の複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのコントロールゲートは６．０Ｖより大きい第１の非常に高い読み出し電圧にセットされる。電圧フォロワー検出回路は参考電圧源に接続された参考端子を有するカラム電圧コントロール回路内のコンパレータである。該参考電圧源は第１ロジックレベル（０）のためのしきい値電圧レベルと第２ロジックレベル（１）のためのしきい値電圧レベルの間の識別を行うために、約２．０Ｖの電圧レベルに設定される。
【００４２】
マルチレベルプログラムセルとしてプログラムされた複数の電荷保持トランジスタの選択された電荷保持トランジスタを読み出すため、ソース線は電圧フォロワー検出回路に接続される。選択された電荷保持トランジスタのゲートとドレインは適度に高い電圧レベルである約４．０Ｖに設定される。複数の電荷保持トランジスタ内の全ての不選択の電荷保持トランジスタのゲートは７．０Ｖより高い第２の非常に高い読み出し電圧に設定される。電圧フォロワー検出回路はコンパレータを有し、該コンパレータの数は電荷保持トランジスタ内に保存されたデータを代表するしきい値電圧の数より一つ少ない。各コンパレータは、参考電圧源群の一つに接続された参考端子を有する。該参考電圧源は各しきい値電圧の間の電圧レベルに設定されて、電荷保持トランジスタに保存された各データのしきい値電圧レベル間の識別を行うのに供される。
【図面の簡単な説明】
【００４３】
【図１ａ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの上面レイアウト図である。
【００４４】
【図１ｂ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの断面図である。
【００４５】
【図１ｃ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの模式図である。
【００４６】
【図１ｄ】一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの二つのしきい値電圧分布グラフである。
【００４７】
【図１ｅ】一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの四つのしきい値電圧分布グラフである。
【００４８】
【図２ａ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの上面レイアウト図である。
【００４９】
【図２ｂ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの断面図である。
【００５０】
【図２ｃ】シングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの模式図である。
【００５１】
【図２ｄ】一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの二つのしきい値電圧分布グラフである。
【００５２】
【図２ｅ】一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの四つのしきい値電圧分布グラフである。
【００５３】
【図３ａ】周知の接続されたドレインコンタクトを具えたツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの上面レイアウト図である。
【００５４】
【図３ｂ】周知の図３ａのツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの断面図である。
【００５５】
【図３ｃ】周知の図３ａのツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの模式図である。
【００５６】
【図３ｄ】一つの負の消去レベルと単一の正のプログラムレベルを有する周知のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの二つのしきい値電圧分布グラフである。
【００５７】
【図３ｅ】一つの負の消去レベルと三つの正のプログラムレベルを有する周知のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの四つのしきい値電圧分布グラフである。
【００５８】
【図４ａ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の模式図である。
【００５９】
【図４ｂ】図４ｂ−１及び図４ｂ−２は本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の平面図と断面図である。
【図４ｃ】図４ｃ−１及び図４ｃ−２は本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の平面図と断面図である。
【００６０】
【図５ａ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の１セクションの内部配線を示す上面レイアウト図である。
【図５ｂ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の１セクションの内部配線を示す上面レイアウト図である。
【図５ｃ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の１セクションの内部配線を示す上面レイアウト図である。
【図５ｄ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の１セクションの内部配線を示す上面レイアウト図である。
【図５ｅ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の１セクションの内部配線を示す上面レイアウト図である。
【００６１】
【図６ａ】本発明の原理を具体化したシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の実施例のしきい値電圧レベルのグラフである。
【図６ｂ】本発明の原理を具体化したシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【図６ｃ】本発明の原理を具体化したシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【図６ｄ】本発明の原理を具体化したシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【００６２】
【図７ａ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の実施例のしきい値電圧レベルのグラフである。
【図７ｂ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【図７ｃ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【図７ｄ】本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの別の実施例の実施例のしきい値電圧レベルのグラフである。
【００６３】
【図８】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例を合体させたＮＯＲ不揮発性フラッシュメモリ装置の模式図である。
【００６４】
【図９】本発明の原理を具体化した図８のＮＯＲ不揮発性フラッシュメモリ装置のロウ電圧コントロール回路の模式図である。
【００６５】
【図１０】本発明の原理を具体化した図８のＮＯＲ不揮発性フラッシュメモリ装置のカラム電圧コントロール回路の模式図である。
【００６６】
【図１１ａ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の実施例のシングルレベルプログラミングのための電圧フォロワー検出回路の模式図である。
【００６７】
【図１１ｂ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例のシングルレベルプログラミングの読み出し用のバイアス電圧の表である。
【００６８】
【図１１ｃ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例のマルチレベルプログラミングのための電圧フォロワー検出回路の模式図である。
【００６９】
【図１１ｄ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例のマルチレベルプログラミングの読み出し用のバイアス電圧の表である。
【００７０】
【図１２ａ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の消去用の消去バイアス電圧の表である。
【図１２ｂ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の消去用の消去バイアス電圧の表である。
【図１２ｃ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の消去用の消去バイアス電圧の表である。
【図１２ｄ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の消去用の消去バイアス電圧の表である。
【図１２ｅ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の消去用の消去バイアス電圧の表である。
【００７１】
【図１３ａ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例のプログラミング用のプログラムバイアス電圧の表である。
【図１３ｂ】本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例のプログラミング用のプログラムバイアス電圧の表である。
【００７２】
【図１４】本発明のＮＯＲ不揮発性フラッシュメモリ装置の製造方法のフローチャートである。
【００７３】
【図１５】本発明のマルチトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの実施例の模式図である。
【発明を実施するための形態】
【００７４】
図１ａはシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの上面レイアウト図である。図１ｂはシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの断面図である。図１ｃはシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの模式図である。一般的なＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のＮＡＮＤセルストリング構造において、該ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０はドレイン拡散領域１５或いはソース拡散領域２０ノードのいずれでもコンタクトを必要としない。伝統的なＮＡＮＤセルストリングは、最上のトランジスタに接続されたトップ選択トランジスタと最下のトランジスタに接続されたボトム選択トランジスタを有する。トップ選択トランジスタのドレインと最下のトランジスタのソースはビット線とソース線に接続するためのコンタクトを有する。伝統的なＮＡＮＤストリング用のこの構造によりＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のサイズは不揮発性メモリ中で最小となった。
【００７５】
フローティングゲート型ＮＭＯＳ  ＮＡＮＤフラッシュセル１０は、ｐ型基板４０の上面に形成される。ｎ型材料がｐ型基板４０の表面に拡散されてディープｎ型ウェル３５が形成される。ｐ型材料がそれからディープｎ型ウェル３５の表面に拡散されてｐ型ウェル３０が形勢される（一般的にトリプルｐ型ウェルと称される）。ｎ型材料がそれからｐ型ウェル３０の表面に拡散されてドレイン（Ｄ）１５とソース（Ｓ）２０が形成される。第１多結晶シリコン層がドレイン領域１５とソース領域２０の間のｐ型ウェル３０のバルク領域上に形成されて、フローティングゲート４５が形成される。第２多結晶シリコン層が該フローティングゲート４５の上に形成されてＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のコントロールゲート（Ｇ）２５が形成される。該ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のゲート長はドレイン領域１５とソース領域２０の間のｐ型ウェル３０のバルク領域である。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０チャネル幅は、ドレイン領域１５とソース領域２０の幅により決定される。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０の典型的ユニットサイズは、Ｘ寸法２λ、Ｙ寸法２λで約４λ2 である。寸法λは製造工程内の幾何学的に達成可能な最小特徴寸法である。
【００７６】
フローティングゲート層４５は電子電荷を保存してＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のしきい値電圧を修正する。操作において、ｐ型基板４０は接地参考電圧源（ＧＮＤ）に接続される。ディープｎ型ウェル３５は電源電圧源（ＶＤＤ）に接続される。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０の本設計において、電源電圧は１．３Ｖ或いは３．０Ｖとされる。トリプルｐ型ウェル３０は通常読み出し動作において接地参考電圧に接続される。
【００７７】
ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のアレイにおいて、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０はロウとカラムに配列される。第２多結晶シリコン層２５は、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のコントロールゲートであり、それは拡張されてワード線を形成し、該ワード線はアレイのロウ上の各ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０に接続される。
【００７８】
トンネル酸化物５０がドレイン領域１５とソース領域２０の間のチャネル領域３２及びフローティングゲート４５の間に形成される。トンネル酸化物５０の厚さは典型的には１００Åである。トンネル酸化物５０は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なＮＡＮＤ動作において、ファウラー・ノードハイムチャネル消去は保存された電子をフローティングゲート４５よりトンネル酸化物５０からセルのチャネル領域３２を通してトリプルｐ型ウェル３０に放出する。
【００７９】
図１ｄは一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート４５に保存された電子電荷は少なくなり、その結果、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のしきい値電圧が低くなる。通常、消去されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０はそのしきい値電圧を約−２．０Ｖに設定する。これに対して、ファウラー・ノードハイムチャネルプログラミングにおいて、電子はフローティングゲート４５に引き寄せられ、このためＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のしきい値電圧は約＋２．０Ｖの電圧レベルまで増される。約−２．０Ｖの消去されたしきい値電圧（Ｖｔ０）はロジックデータ値「１」を指し、約＋２．０Ｖのプログラムされたしきい値電圧（Ｖｔ１）はロジックデータ値「０」を指すものとする。
【００８０】
アレイにおいて、ファウラー・ノードハイムチャネル消去プロセスはフローティングゲートから電子電荷を除去し、一般にページ（５１２Ｂ）或いはセクタ（６４ＫＢ）のユニットにおいて集合的に実行され、消去されたしきい値電圧（Ｖｔ０）はより広い分布を有し、なぜならプロセスの性質上、電子の除去がより難しくなるためである。これに対し、プログラミング動作は電子をよりコントロール可能な方式でフローティングゲートに注入し、ビットバイビットベースで実行され得て（一つのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０が一度にビットラインを通してドレイン１５に接続される）、これによりプログラムされたしきい値電圧（Ｖｔ１）の分布は消去されたしきい値電圧（Ｖｔ０）よりずっと小さく、０．５Ｖ以内にコントロールされる。各ＮＡＮＤセルは広い分布を有する消去しきい値電圧状態（Ｖｔ０）と一つの狭い分布を有するプログラムされたしきい値電圧（Ｖｔ１）という二つの弁別的なしきい値電圧状態を有するため、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０はバイナリデータの１ビットのみを保存し、且つシングルレベルプログラムセル（Ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｐｒｏｇｒａｍｍｅｄ）或いはＳＬＣと称され、それはシングルレベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ−Ｃｅｌｌ）を代表する。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０は単一ビットデータを保存し、シングルビットワントランジスタＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセル（１ｂ１Ｔ）と称される。
【００８１】
図１ｅは一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの四つのしきい値電圧分布グラフである。この技術においては、プログラム条件を変えることにより、２より多くのしきい値電圧レベルが、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０のフローティングゲート４５に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセル或いはＭＬＣのマルチレベルプログラミングと称され、ＭＬＣはマルチレベルセルを代表する。この例において、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０にプログラム可能な四つのしきい値電圧レベルがある。最も負のしきい値電圧Ｖｔ０はロジックデータ値「１１」を保存するための−２．０Ｖという僅かな値の消去された電圧レベルである。この最も負のしきい値電圧レベルＶｔ０はしきい値電圧レベル（Ｖｔ０、Ｖｔ１、Ｖｔ２及びＶｔ３）中で最も広い分布を有し、なぜならそれが単一の消去状態であり、それが電子電荷を除去するために実行されるためである。他の三つのしきい値電圧レベル（Ｖｔ１、Ｖｔ２及びＶｔ３）はプログラム状態のより狭い分布を有し、なぜなら消去状態からよりコントロールされた方式でフローティングゲートに電子を加えるためである。三つの正の狭いプログラムされたしきい値電圧レベルは、検出できるように十分に離間して設定される。本例においては、これら三つのしきい値電圧レベル中の第１のしきい値電圧レベルＶｔ１は約＋１．０Ｖという僅かな値を、ロジックデータ値「１０」を保存するために有している。これら三つのしきい値電圧レベル中の第２のしきい値電圧レベルＶｔ２は約＋２．０Ｖという僅かな値を、ロジックデータ値「０１」を保存するために有している。これら三つのしきい値電圧レベル中の第３のしきい値電圧レベルＶｔ３は約＋３．０Ｖという僅かな値を、ロジックデータ値「００」を保存するために有している。各ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０は四つの識別性のあるしきい値電圧状態を保存するため、各ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０は２ビットバイナリデータを保存し、２ビット１トランジスタＮＭＯＳ  ＮＡＮＤフラッシュセル（２ｂ／１Ｔ）と称される。
【００８２】
ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ１０の僅かなしきい値電圧の値（Ｖｔ０、Ｖｔ１、Ｖｔ２及びＶｔ３）は異なる設計の間で１．０Ｖ以上変化し得る。４つのしきい値電圧状態に対する２ビットデータ状態の割り当てはまた、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセルのデザインによって変化し得る。たとえば、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセル設計によっては、ロジックデータ値「０１」を第１の正のしきい値電圧Ｖｔ１に割り当て、ロジックデータ値「１０」を第２の正のしきい値電圧Ｖｔ２に割り当てる。或いは、負の消去されたしきい値電圧Ｖｔ０がロジックデータ値「００」に割り当てられ、第３の正のしきい値電圧Ｖｔ３がロジックデータ「１１」に割り当てられる。
【００８３】
図２ａはＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の上面図である。図２ｂはＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の断面図である。図２ｃはＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の模式図である。ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０はトリプルｐ型基板１３０の上面に形成される。ｎ型材料がｐ型基板１４０の表面に拡散されてディープｎ型ウェル１３５が形成される。ｐ型材料がその後ディープｎ型ウェル１３５の表面に拡散されてｐ型ウェル１３０（一般にトリプルｐ型ウェルと称される）が形成される。ｎ型材料がその後ｐ型ウェル１３０の表面に拡散されてドレイン（Ｄ）１１５とセルフアラインソース（Ｓ）１２０が形成される。第１多結晶シリコン層がｐ型ウェル１３０の、ドレイン領域１１５とソース領域１２０の間のバルク領域の上に形成されて、フローティングゲート１４５が形成される。第２多結晶シリコン層がフローティングゲート１４５の上に形成されてＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のコントロールゲート（Ｇ）１２５が形成される。セルフアラインソース１２０が、一対のＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の二つのコントロールゲート１２５の二つの隣り合う第２多結晶シリコン層の間にセルフアラインするように形成される。セルフアラインソース１２０は一般にＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０においてソース線ピッチを減らすために用いられる。
【００８４】
ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のゲート長さは、ドレイン領域１１５とソース領域１２０の間のｐ型ウェル１３０のバルク領域におけるチャネル領域１３２である。ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のチャネル幅はドレイン１１５とソース１２０のｎ型拡散幅により決定される。ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の典型的なユニットサイズはＸ寸法が２．５λでＹ寸法が４λで約１０λ2 である。
【００８５】
フローティングゲート層１４５は電子電荷を保存してＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のしきい値電圧を修正する。全ての動作において、ｐ型基板１４０は接地参考電圧電源（ＧＮＤ）に接続される。ディープｎ型ウェル１３５は電源電圧源（ＶＤＤ）に読み出し及びプログラム動作において接続されるがファウラー・ノードハイムチャネル消去動作においては＋１０Ｖ程度である。本設計のＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０において、電源電圧は１．３Ｖ或いは３．０Ｖとされる。トリプルｐ型ウェル１３０は接地参考電圧に通常の読み出し及びプログラム動作において接続されるが、消去動作中は＋１０Ｖに接続される。言い換えると、ファウラー・ノードハイムチャネル消去動作の間、ディープｎ型ウェル１３５及びトリプルｐ型ウェル１３０の双方に約＋１０Ｖの同じ電圧がバイアスされて、ｐｎ接合を通してのディープｎ型ウェル１３５とトリプルｐ型ウェル１３０f を通しての順方向漏れ電流を防止する。
【００８６】
ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のアレイにおいて、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０はロウとカラムに配列される。第２多結晶シリコン層１２５はＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のコントロールゲートであり、それは拡張されてワード線を形成し、該ワード線はアレイのロウ上の各ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０に接続される。
【００８７】
トンネル酸化物１５０がドレイン領域１１５とソース領域１２０の間のチャネル領域１３２とフローティングゲート１４５の間に形成される。トンネル酸化物１５０の厚さは典型的には１００Åである。トンネル酸化物１５０は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なＮＯＲ動作において、ファウラー・ノードハイムエッジ消去は保存された電子をフローティングゲート１４５よりトンネル酸化物１５０からセルのチャネル領域１３２を通してトリプルｐ型ウェル１３０に放出する。
【００８８】
消去動作の後、フローティングゲート１４５に保存された電子電荷は少なくなり、その結果、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の第１しきい値電圧レベル（Ｖｔ０）が約２．５Ｖより少なくなる。これに対して、チャネルホット電子プログラム動作において、電子はフローティングゲート１４５に引き寄せられ、このためＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の第２しきい値電圧レベル（Ｖｔ１）は約４．０Ｖより大きく設定される。消去状態用の広い分布範囲の第１しきい値電圧レベル（Ｖｔ０）とプログラム状態用の狭い分布範囲の第２しきい値電圧レベル（Ｖｔ１）の分布は、正に設定されて、負のしきい値電圧レベルを有するＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０により誘発される、誤った読み出しを避けるために、正に設定される。
【００８９】
図２ｄは一つの負の消去レベルと単一の正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート４５の電子電荷は少なくなり、その結果、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１０のしきい値電圧が低くなる。通常、消去されたＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１０はその最大しきい値電圧が約＋２．５Ｖに設定される。これに対して、チャネルホット電子プログラムにおいて、電子はフローティングゲート４５に引き寄せられ、このためＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１０のしきい値電圧は最小値電圧レベルである約＋４．０Ｖまで増される。約＋２．５Ｖの消去されたしきい値電圧（Ｖｔ０）はロジックデータ値「１」を指し、約＋４．０Ｖのプログラムされたしきい値電圧（Ｖｔ１）はロジックデータ値「０」を指すものとする。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタのように、シングルビットデータを保存するＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１０はＮＭＯＳ  ＮＯＲフラッシュフローティングセル（１ｂ１Ｔ）と称される。
【００９０】
図２ｅは一つの負の消去レベルと三つの正のプログラムレベルを有するシングルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの四つのしきい値電圧分布グラフである。この技術においては、プログラム条件を変えることにより、２より多くのしきい値電圧レベルが、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０のフローティングゲート１４５に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートセルのマルチレベルプログラミング或いはマルチレベルプログラムプログラムセルと称される。この例において、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０にプログラム可能な四つのしきい値電圧レベルがある。正の値が最も少ない広い分布のしきい値電圧レベルＶｔ０はロジックデータ値「１１」を保存するための最大値＋２．５Ｖを有する消去電圧レベルである。三つの正の狭い分布のプログラムされたしきい値電圧レベルは十分に離間されて正確に検出されるようにする。本実施例において、これら三つのしきい値電圧レベルのうち第１の電圧レベルＶｔ１はロジックデータ値「１０」を保存するため約＋３．５Ｖの僅かな値を有する。これら三つのしきい値電圧レベルのうち第２の電圧レベルＶｔ２はロジックデータ値「０１」を保存するため約＋４．５Ｖの僅かな値を有する。これら三つのしきい値電圧レベルのうち第３の電圧レベルＶｔ３はロジックデータ値「００」を保存するため約＋４．５Ｖの僅かな値を有する。各ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０は四つの識別性のあるしきい値電圧状態を保存するため、各ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０は２ビットバイナリデータを保存し、２ビット１トランジスタＮＭＯＳ  ＮＯＲフラッシュセル（２ｂ／１Ｔ）と称される。
【００９１】
ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０の僅かなしきい値電圧Ｖｔ１、Ｖｔ２の値は、異なる設計の間で１．０Ｖ以上変化し得る。僅かなしきい値電圧Ｖｔ０、Ｖｔ３の値は、より広いしきい値電圧分布を有し得る。たとえば、第１のしきい値電圧Ｖｔ０は約１．０Ｖから約２．５Ｖに変化し得る。第４のしきい値電圧Ｖｔ３はずっと広い分布を有し得る。それは約４．５Ｖよりも大きな電圧を有することにより、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ１１０を確実に絶縁状態とする必要がある。４つのしきい値電圧状態の２ビットデータ状態の割り当て指示はＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセルにおいて説明したのと同様に、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートセルの設計間で変化し得る。
【００９２】
「Ｉｎｔｅｌ  ＳｔｒａｔａＦｌａｓｈ（登録商標）Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｏｖｅｒｖｉｅｗ」（Ａｔｗｏｏｄ氏等、Ｉｎｔｅｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｊｏｕｒｎａｌ，Ｖｏｌ．１，Ｉｓｓｕｅ２，Ｑ４  １９９７、www.intel.com,２００７年４月２３日記事）、「Ｉｎｔｅｌ  ＳｔｒａｔａＦｌａｓｈ（登録商標）Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｅｐａｒｔｍｅｎｔ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ」（Ｆａｚｉｏ氏等、Ｉｎｔｅｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｊｏｕｒｎａｌ，Ｖｏｌ．１，Ｉｓｓｕｅ２，Ｑ４  １９９７、www.intel.com,２００９年４月２１日記事）、「ＥＴＯＸ（登録商標）Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ：Ｓｃａｌｉｎｇ  ａｎｄ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｃｈａｌｌｅｎｇｅｓ」（Ｆａｚｉｏ氏等、Ｉｎｔｅｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｊｏｕｒｎａｌ，Ｖｏｌ．６，Ｉｓｓｕｅ２，Ｍａｙ  ２００２、www.intel.com,２００９年４月２１日記事）、以上はフローティングゲートＥＴＯＸ（登録商標）フラッシュメモリトランジスタについて討論しており、それは図３ａ−図３ｅにおいて説明されるように、ＮＭＯＳ  ＮＯＲフラッシュセルを形成するために構成されている。図３ａは周知の接続されたドレインコンタクトを具えたツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの上面図、図３ｂは周知の図３ａのツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの断面図、図３ｃは周知の図３ａのツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの模式図である。ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル２１０はｐ型基板２４０の上に形成される。ｎ型材料がそれから該ｐ型基板２４０の表面に拡散されて二つのフローティングゲートトランジスタ２０５ａと２０５ｂのドレイン（Ｄ）２１５ａ及び２１５ｂとセルフアラインソース（Ｓ）２２０を形成する。セルフアラインソース（Ｓ）２２０は二つのフローティングゲートトランジスタ２０５ａと２０５ｂにより共有される。第１多結晶シリコン層がドレイン領域２１５ａ及び２１５ｂとセルフアラインソース領域２２０の間のバルク領域２３０ａと２３０ｂの上に形成されてフローティングゲート２４５ａと２４５ｂを形成する。第２多結晶シリコン層がフローティングゲート２４５ａと２４５ｂの上に形成されて、フローティングゲートトランジスタ２１０ａと２１０ｂのコントロールゲート（Ｇ）２２５ａと２２５ｂが形成される。セルフアラインソース２２０が、一対をなす二つのフローティングゲートトランジスタ２０５ａと２０５ｂの二つのコントロールゲート２２５ａと２２５ｂの二つの隣接する第２多結晶シリコン層の間に、セルフアラインするように形成される。該セルフアラインソース２２０は一般に、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ２１０においてソース線ピッチを減らすために用いられる。
【００９３】
ドレイン領域２１５ａ及び２１５ｂはそれぞれメタルコンタクト２５０ａと２５０ｂを有する。二つのメタルコンタクト２５０ａと２５０ｂはコモンメタルビット線２５５に接続されそれにより短絡する。
【００９４】
図３ｄは単一プログラムレベルを有するツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル２１０の二つのしきい値電圧分布グラフである。消去動作の後、フローティングゲート４５の電子電荷は少なくなり、その結果、二つのフローティングゲートトランジスタ２０５ａと２０５ｂのしきい値電圧は低くなる。これに対して、チャネルホット電子プログラミングにおいては、電子はフローティングゲート２４５ａと２４５ｂに引き寄せられ、このため二つのフローティングゲートトランジスタ２０５ａと２０５ｂのしきい値電圧は増加する。しきい値電圧（Ｖｔ０）はロジックデータ値「１」を指し、プログラムされたしきい値電圧（Ｖｔ１）はロジックデータ値「０」を指す。２ビットデータを保存する二つのフローティングゲートトランジスタ２０５ａと２０５ｂはツービットツートランジスタＮＭＯＳ  ＮＯＲフラッシュフローティングゲートセル（２ｂ２Ｔ）と称される。
【００９５】
図３ｅは一つの消去レベルと三つのプログラムレベルを有するツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル２０の四つのしきい値電圧の分布グラフである。この技術においては、プログラム条件を変えることにより、２より多くのしきい値電圧レベルが、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ２１０のフローティングゲート２４５に置かれた電荷の量に基づいて創造され得ることが知られている。これは一般に、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートセル２１０のマルチレベルプログラミング或いはマルチレベルプログラムプログラムセルと称される。この例において、二つのフローティングゲートトランジスタ２０５ａと２０５ｂに対して四つのしきい値電圧レベルがプログラム可能である。正の値が最も少ない広い分布のしきい値電圧レベルＶｔ０はロジックデータ値「１１」を保存するための消去電圧レベルである。三つの正の狭い分布のプログラムされたしきい値電圧レベルは十分に離間されて正確に検出されるようにする。本実施例において、これら三つのしきい値電圧レベルのうち第１の電圧レベルＶｔ１はロジックデータ値「１０」を保存する。これら三つのしきい値電圧レベルのうち第２の電圧レベルＶｔ２はロジックデータ値「０１」を保存する。これら三つのしきい値電圧レベルのうち第３の電圧レベルＶｔ３はロジックデータ値「００」を保存する。各ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ２１０は四つの識別性のあるしきい値電圧状態を有するため、各ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ２１０は２ビットバイナリデータを保存し、ツービットワントランジスタＮＭＯＳ  ＮＯＲフラッシュセル（２ｂ／１Ｔ）と称される。
【００９６】
ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ２１０の僅かなしきい値電圧Ｖｔ１、Ｖｔ２の値は、設計により変化し得る。僅かなしきい値電圧Ｖｔ０、Ｖｔ３の値は、より広いしきい値電圧分布を有し得る。四つのしきい値電圧状態に割り当てられるツービットデータ状態もまた、上述のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートセルについて説明したのと同様に、ＮＭＯＳ  ＮＯＲフラッシュフローティングゲートセルの設計により異なる。
【００９７】
図４ａは本発明の原理を具体化したＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の模式図である。図４ｂ−１及び図４ｃ−１は本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルメモリセル４００の実施例の平面図である。図４ｂ−２及び図４ｃ−２は本発明の原理を具体化したツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルメモリセル４００の実施例の断面図である。フローティングゲート型ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００がｐ型基板４４０の上に形成される。ｎ型材料がｐ型基板４４０の表面に拡散されてディープｎ型ウェル４３５が形成される。ｐ型材料がそれからディープｎ型ウェル４３５の表面に拡散されて、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのドレイン領域（Ｄ）４１５ａ、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ｂのソース領域及びセルフアラインソース／ドレイン（Ｓ／Ｄ）４２０が形成される。ソース／ドレイン（Ｓ／Ｄ）４２０はＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのソース領域とＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ｂのドレイン領域である。第１多結晶シリコン層が、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのドレイン領域４１５ａとソース領域４２０及びＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ｂのドレイン領域４２０とソース領域４２２の間のｐ型ウェル４３０のバルク領域の上に形成されて、フローティングゲート４５５ａと４５５ｂが形成される。第２多結晶シリコン層が、フローティングゲート４５５ａと４５５ｂの上に形成されて、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａと４０５ｂのコントロールゲート（Ｇ）４２５ａと４２５ｂが形成される。セルフアラインソース／ドレイン領域４２０が、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａと４０５ｂの二つのコントロールゲート４２５ａと４２５ｂの隣り合う二つの第２多結晶シリコン層の間にセルフアラインするように形成される。セルフアラインソース４２０は一般に、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａと４０５ｂのソース線ピッチを減らすのに用いられる。
【００９８】
ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのゲート長さは、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのドレイン領域４１５とソース領域４２０の間とＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのドレイン領域４２０とソース領域４２２の間のｐ型ウェル４３０のバルク領域のチャネル領域である。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４１０のチャネル幅はドレイン領域４１５、ソース領域４２２及びソース／ドレイン領域４２０のｎ型拡散の幅により決定される。ツートランジスタＮＭＯＳ  ＮＯＲフラッシュセル４００の典型的ユニットサイズは約１２λ2 から約１４λ2 である。ゆえに、シングルビットＮＯＲセルの有効サイズは約６λ2 である。シングルビットＮＯＲセルの有効サイズ（６λ2 ）は周知のＮＡＮＤセルサイズより僅かに大きい。しかし、このシングルビットＮＯＲセルの有効サイズは５００ｎｍ以上の半導体製造工程の周知の技術の、ＮＯＲセルサイズ（１０λ2 ）より遥かに小さい。周知の技術のＮＯＲセル構造は５０ｎｍ以下の半導体製造工程におけるスケーラビリティ（scalability）問題のために１５λ2 まで増加される。ＮＭＯＳ  ＮＡＮＤフラッシュメモリセル４００の有効シングルビット／シングルトランジスタサイズは、約６λ2 の有効セルサイズに一定に維持される。一定セルサイズは周知の技術のＮＭＯＳ  ＮＡＮＤフラッシュメモリセルのスケーラビリティ（scalability）と同一であることの結果である。
【００９９】
フローティングゲート層４４５ａ及び４４５ｂはそれぞれ電子電荷を保存して、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのしきい値電圧を修正する。読み出し、プログラム及び消去の全ての動作において、ｐ型基板４４０は常に接地参考電圧（ＧＮＤ）に接続される。ディープｎ型ウェル４３５は電源電圧（ＶＤＤ）に読み出し及びプログラム動作において接続されるが、ファウラー・ノードハイムチャネル消去動作においては約＋２０Ｖに接続される。本設計のＮＭＯＳ  ＮＯＲフラッシュメモリセル４００、電源電圧は１．３Ｖ或いは３．０Ｖとされる。ディープｎ型ウェルバイアス状態のように、トリプルｐ型ウェル４３０は接地参考電圧に通常の読み出し及びプログラム動作において接続されるが、ＦＮチャネル消去動作中は＋２０Ｖに接続される。
【０１００】
ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のアレイにおいて、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂはロウ及びカラムに配置される。第２多結晶シリコン層４２５はＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４１０のコントロールゲートであり、延伸されて該アレイのロウ上の各ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４１０に接続されるワード線を形成する。
【０１０１】
トンネル酸化物がＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのドレイン領域４１５とソース領域４２０の間及びＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ｂのドレイン領域４２０とソース領域４２２の間のチャネル領域４３２ａと４３２ｂの上面に、フローティングゲート４４５ａと４４５ｂの下に形成される。トンネル酸化物の典型的な厚さは１００Åである。トンネル酸化物は電子電荷が、ファウラー・ノードハイムチャネルプログラミングの間及びファウラー・ノードハイムチャネル消去の間にそれを通り抜ける層である。伝統的なＮＯＲ動作において、ファウラー・ノードハイムエッジ消去は保存された電子をフローティングゲート４４５ａ及び４４５ｂよりトンネル酸化物そしてセルのチャネル領域４３２ａ及び４３２ｂを通してトリプルｐ型ウェル４３０に放出する。
【０１０２】
消去動作の後、フローティングゲート４４５ａ及び４４５ｂに保存された電子電荷は少なくなり、その結果、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの第１しきい値電圧レベル（Ｖｔ０）が減少する。これに対し、ファウラー・ノードハイムプログラム動作において、電子はフローティングゲート４４５ａ及び４４５ｂに引き寄せられ、このためＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの第２しきい値電圧レベル（Ｖｔ１）は比較的高い電圧に設定される。
【０１０３】
図５ａから図５ｅは、本発明の原理を具体化した直列に接続されたツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのアレイの実施例の一部の内部配線図である。このセクションは、ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル４００の４つのロウ、及び、ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル４００の１２個のカラム、或いは、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの８つのロウを連合する。各ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００は、ドレイン領域４１５、ソース／ドレイン領域４２０の、Ｎ＋拡散を有し、これは先に図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２において説明されたとおりである。コントロールゲート４２５ａ及び４２５ｂはワード線ＷＬ０  ４５０ａ及びＷＬ１  ４５０ｂ内に連合される。図４ｂ−２及び４ｃ−２に示されるように、ビット線４５５ａ及び４５５ｂ及びソース線４６０ａ及び４６０ｂは、第１レベルメタル（４５５ａ及び４６０ｂ）或いは第２レベルメタル（４５５ｂ及び４６０ａ）として形成される。
【０１０４】
図５ｂにおいて、ローカルメタル１ビット線からローカルメタル２ビット線、及びローカルメタル１ソース線とローカルメタル２ソース線はバイアス（Ｖｉａ１）を介して接続される。図５ｃには接続の第２層が示され、それはメタル２ローカルビット線がメタル３ローカルビット線に接続され、メタル２ローカルソース線がメタル３ローカルソース線に、バイアス（Ｖｉａ２）を介して接続されている。図５ｄには次の層の接続が示され、それはメタル３ローカルビット線がメタル４ローカルビット線に接続され、メタル３ローカルソース線がメタル４ローカルソース線に、バイアス（Ｖｉａ３）を介して接続されている。図５ｅには次の層の接続が示され、それはメタル４ローカルビット線がメタル５ローカルビット線に接続され、メタル４ローカルソース線がメタル５ローカルソース線に、バイアス（Ｖｉａ４）を介して接続されている。１２本のローカルビット線４５５ａ及び４５５ｂ及び１２本のローカルソース線４６０ａ及び４６０ｂのＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のマトリックスは、５つの金属層を使用することで接続され、有効セルサイズは約６λ2 である。各グローバルビット線及び各グローバルソース線は二つのローカルビット線４５５ａ及び４５５ｂ及びローカルソース線４６０ａ及び４６０ｂによりそれぞれ共有されている。
【０１０５】
図５ａから図５ｅに示される構造は、５層の金属配線を有し、シングルビットトランジスタＮＯＲセルサイズが約６λ2 の有効サイズであるセル構造を形成している。配線ピッチが水平或いはＸ方向においてより大きくされるか、或いはＮＡＮＤストリングが三つ以上のフローティングゲートトランジスタを包含してメタル層の数を５以下に減らす。このことは、金属層の数と、ＮＡＮＤストリングの数と、水平或いはＸ方向における配線ピッチの間に折り合いがあることを示す。ＮＡＮＤストリングの数が増され、Ｘ方向の配線ピッチが広がると、金属層は少なくなる。
【０１０６】
図６ａから図６ｄは本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの単一トランジスタの各種実施例のしきい値電圧レベルのグラフである。図６ａは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングと消去を実行するためのしきい値電圧レベルを示す。この実行において、狭い分布を有しロジック「０」データを代表するプログラムされた正のしきい値電圧レベル（Ｖｔ１）と、狭い分布を有しロジック「１」データを代表するプログラムされた負のしきい値電圧レベル（Ｖｔ０）がある。Ｖｔ０とＶｔ１はいずれもプログラムされた状態であり、狭い分布の好ましいしきい値電圧レベルを有する。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの消去においては、＋２０ＶがＮＭＯＳ
ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂがその内に形成されているトリプルｐ型ウェル４３０に印加され、接地参考電圧レベル（０Ｖ）が選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂ上の選択されたコントロールゲート４２５ａ及び４２５ｂに印加されて、選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの選択されたコントロールゲート４２５ａ及び４２５ｂとバルク４３２ａ及び４３２ｂの間に２０Ｖの電圧降下を形成し、負のファウラー・ノードハイムチャネルトンネル効果を構築する。ＮＯＲ不揮発性フラッシュメモリアレイの消去操作は慣習的に選択されたＮＯＲ不揮発性フラッシュメモリアレイブロック上の６４ＫＢのユニットにおいて実行されるため、負のしきい値電圧レベル（Ｖｔ０）は集合的消去状態と見なされる。
【０１０７】
周知の技術のＮＡＮＤ不揮発性フラッシュメモリアレイにおいて、しきい値電圧レベル（Ｖｔ０）は広い電圧分布を有する。慣習的に、負のしきい値電圧レベル（Ｖｔ０）は−２．０Ｖから約０．０Ｖまで変化する約２．０Ｖの範囲を有する。しきい値電圧レベル（Ｖｔ１）は＋２．０Ｖから約＋３．０Ｖまで変化する約＋２．５Ｖのプログラムされた電圧レベルを有する。ページプログラム動作中、正のしきい値電圧レベル（Ｖｔ１）が、選択されたＮＡＮＤ型不揮発性フラッシュメモリアレイブロックにおいて不選択のワード線のための６．０Ｖのパス（ｐａｓｓ）電圧より低く維持されている限り、正のしきい値電圧レベル（Ｖｔ１）は狭い０．５Ｖ分布を回路動作において必要としない。
【０１０８】
５１２ビットページ用の低速の、同期の、直列読み出し仕様が２０μｓであるＮＡＮＤ型不揮発性フラッシュメモリアレイとは異なり、ターゲットとされる高速の、ランダムの、非同期のＮＯＲ不揮発性フラッシュメモリ装置の読み出し速度は１００ｎｍより低い。ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のツービット／ツートランジスタに対する上記速度要求を考慮し、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂは直列に接続され、負のしきい値電圧レベル（Ｖｔ０）と正のしきい値電圧レベル（Ｖｔ１）双方の最も好ましいしきい値電圧レベル分布は、約０．５Ｖ以内とされる。負のしきい値電圧レベル（Ｖｔ０）は僅か約−０．５Ｖであり、正のしきい値電圧レベル（Ｖｔ１）は僅か約＋３．０Ｖである。負のしきい値電圧レベル（Ｖｔ０）と正のしきい値電圧レベル（Ｖｔ１）の狭いしきい値電圧レベル分布を達成するため、負のしきい値電圧レベル（Ｖｔ０）と正のしきい値電圧レベル（Ｖｔ１）は、ビットバイビットポジティブファウラー・ノードハイムチャンネルプログラムプロセスを使用して達成される。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのための負のしきい値電圧レベル（Ｖｔ０）状態はツーステップで実行される。第１ステップでは、ページ或いはブロック内で、より広い負のしきい値電圧レベル（Ｖｔ０）分布でネガティブファウラー・ノードハイムチャネル集合的消去が実行され、第２ステップでは、狭い負のしきい値電圧レベル（Ｖｔ０）を得るためにポジティブビットバイビットファウラー・ノードハイムチャネルプログラムが実行される。選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの正のしきい値電圧レベル（Ｖｔ１）は、集積回路製造プロセスにより約＋１５．０Ｖから約＋２０Ｖ或いはそれ以上に増される選択されたコントロールゲート４２５ａ及び４２５ｂの漸増するプログラム電圧により、シングルステップで狭められる。負のしきい値電圧レベル（Ｖｔ０）及び正のしきい値電圧レベル（Ｖｔ１）のいずれも、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂについては約０．５Ｖの分布の狭いプログラムされた状態である。
【０１０９】
図６ｂは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングと消去の第２の実行のためのしきい値電圧レベルを示す。このシングルレベルセル（ＳＬＣ）の実行において、第１しきい値電圧レベル（Ｖｔ０）と第２しきい値電圧レベル（Ｖｔ１）はすべて、約０．５Ｖのしきい値電圧レベル分布の正の電圧レベルに設定される。正の第１しきい値電圧レベル（Ｖｔ０）はまた、ツーステップで達成され、その第１ステップはネガティブファウラー・ノードハイムチャネル集合的ページ消去であり、それに続く第２ステップはポジティブファウラー・ノードハイムチャネルビットバイビットプログラムであり、これは図６ａに関して説明したとおりである。第１しきい値電圧レベル（Ｖｔ０）及び第２しきい値電圧レベル（Ｖｔ１）はいずれもプログラムされた状態であり、消去された及びプログラム状態と反対である。
【０１１０】
第１しきい値電圧レベル（Ｖｔ０）は、ロジックデータ「１」を保存するために、約＋０．７５Ｖから約＋１．２５Ｖの僅か０．５Ｖの狭い分布の正の値に設定される。第２しきい値電圧レベル（Ｖｔ１）は、ロジックデータ「０」を保存するために、約＋２．７５Ｖから約＋３．２５Ｖの僅か３．０Ｖの狭い分布の正の状態である。ＮＯＲ不揮発性フラッシュメモリ装置のある実施例では、速度の折り合い（ｔｒａｄｅ−ｏｆｆ）が必要とされる応用において、＋２．５Ｖから＋３．５Ｖのより広いしきい値電圧レベル分布とされる。
【０１１１】
図６ｃは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングと消去のさらに別の実行のためのしきい値電圧レベルを示す。この実行はマルチレベルセル（ＭＬＣ）のためのもので、四つのしきい値電圧レベル（Ｖｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３）は、正であるか或いは負であるかに係わらず、約０．５Ｖの狭い分布を有する。この実施例において、第１しきい値電圧レベル（Ｖｔ０）は負であり、ツーステップ書き込み方法を使用することでプログラムされた状態でもある。それは、第１しきい値電圧レベル（Ｖｔ０）が、約−０．５Ｖの僅かなしきい値電圧レベルと、約−０．２５Ｖから約−０．７５Ｖに変化する分布を、ロジック「１１」データを保存するために有することを意味する。第２しきい値電圧レベル（Ｖｔ１）は、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂに保存される第２データ状態であり、約＋１．０Ｖの僅かな電圧レベルを有する。第２しきい値電圧レベル（Ｖｔ１）はロジック「１０」データを保存するため、約＋０．７５Ｖから約＋１．２５Ｖに変化する分布を有する。第３しきい値電圧レベル（Ｖｔ２）は、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂに保存される第３データ状態であり、約＋２．０Ｖの僅かな電圧レベルを有する。第３しきい値電圧レベル（Ｖｔ２）はロジック「０１」データを保存するため、約＋１．７５Ｖから約＋２．２５Ｖに変化する分布を有する。第４しきい値電圧レベル（Ｖｔ３）は、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂに保存される第４データ状態であり、約＋３．０Ｖの僅かな電圧レベルを有する。第４しきい値電圧レベル（Ｖｔ３）はロジック「００」データを保存するため、約＋２．７５Ｖから約＋３．２５Ｖに変化する分布を有する。
【０１１２】
図６ｄは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングと消去の別の実行のためのしきい値電圧レベルを示す。四つのしきい値電圧レベル（Ｖｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３）は、すべてが正で、しきい値電圧レベルの比較的狭い分布を有する。この実施例において、第１しきい値電圧レベル（Ｖｔ０）は「１１」を保存するために約＋１．０Ｖの中間電圧レベルを有する。第１しきい値電圧レベル（Ｖｔ０）の分布は＋０．７５Ｖから＋１．２５Ｖである。第２しきい値電圧レベル（Ｖｔ１）は「１０」データを保存するために約＋２．０Ｖの中間電圧レベルを有する。第２しきい値電圧レベル（Ｖｔ１）の分布は約＋１．７５Ｖから約＋２．２５Ｖである。第３しきい値電圧レベル（Ｖｔ２）は「０１」データを保存するために約＋３．０Ｖの中間電圧レベルを有する。第３しきい値電圧レベル（Ｖｔ２）の分布は約＋２．７５Ｖから約＋３．２５Ｖである。第４しきい値電圧レベル（Ｖｔ３）は「００」データを保存するために約３．０Ｖの中間電圧レベルを有する。第４しきい値電圧レベル（Ｖｔ３）の分布は約＋３．７５Ｖから約＋４．２５Ｖである。
【０１１３】
図７ａから図７ｄは本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの各種実施例の他の実行におけるしきい値電圧レベルのグラフである。図６ａから図６ｄは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングと消去の慣習的な指示を示す。図７ａから図７ｄは消去及びプログラムしきい値電圧レベルが図６ａから図６ｂに示されるものの逆にされた代わりのプロセスを示す。図７ａにおいて、ロジック「０」を指示する第１しきい値電圧レベル（Ｖｔ０）、及び、ロジック「１」を指示する第２しきい値電圧レベル（Ｖｔ１）は、それぞれ、現在、約−０．５Ｖ及び約＋３．０Ｖの僅かな値を有する。同様に、図７ｂにおいて、ロジック「０」を指示する第１しきい値電圧レベル（Ｖｔ０）、及び、ロジック「１」を指示する第２しきい値電圧レベル（Ｖｔ１）は、それぞれ、現在、約＋１．０Ｖ及び約＋３．０Ｖの僅かな値を有する。図７ｃにおいて、ロジック「００」データを保存するため、第１しきい値電圧レベル（Ｖｔ０）は約−０．５Ｖの僅かなしきい値電圧レベルを有し、ロジック「１０」データを保存するため、第２しきい値電圧レベル（Ｖｔ１）は約＋１．０Ｖの僅かなしきい値電圧レベルを有し、ロジック「０１」データを保存するため、第３しきい値電圧レベル（Ｖｔ２）は約＋２．０Ｖの僅かなしきい値電圧レベルを有し、ロジック「００」データを保存するため、第４しきい値電圧レベル（Ｖｔ３）は約＋４．０Ｖの僅かなしきい値電圧レベルを有する。
【０１１４】
マルチレベルセル状態の第４しきい値電圧レベル（Ｖｔ３）、或いは、シングルレベルセル状態の第２しきい値電圧レベル（Ｖｔ１）の最高のしきい値電圧レベルは、消去された状態として指定される。シングルレベルセルの第１しきい値電圧レベル（Ｖｔ０）及びマルチレベルセルの第１しきい値電圧レベル（Ｖｔ０）、第２しきい値電圧レベル（Ｖｔ１）、第３しきい値電圧レベル（Ｖｔ２）はプログラムされた状態である。消去されたしきい値電圧レベル（マルチレベルセルではＶｔ３、シングルレベルセルではＶｔ１）はＮＯＲ不揮発性フラッシュメモリ装置においてページのポジティブファウラー・ノードハイムチャネルトンネルプロセスにより得られ、それは、図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２の選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの選択されたバルク領域における接地参考電圧レベル（０．０Ｖ）を伴い、約＋２０．０Ｖを選択されたコントロールゲート４２５ａ及び４２５ｂに印加する。特に記すべきことは、図７ｃ及び図７ｄのマルチレベルセルの第４しきい値電圧レベル（Ｖｔ３）、及び、図７ａ及び図７ｄのシングルレベルセルの第２しきい値電圧レベル（Ｖｔ１）は、ファウラー・ノードハイムトンネルプロセスのために集合的に設定されることである。こうして、しきい値電圧レベルの分布の変化が大きくなり、消去された状態のしきい値電圧レベルは、最小の許容可能な消去された状態のしきい値電圧レベルを通過するために変更され、最大の消去された状態の電圧レベルは気にならない状態となり、検証不要となる。
【０１１５】
消去動作の後、他のロジックデータ状態にプログラムされることになるそれらのセルは、ビットバイビットファウラー・ノードハイムエッジプログラムプロセスにより、約−１０．０Ｖの負の電圧がＮＯＲ不揮発性フラッシュメモリ装置のページの選択されたワード線に印加され、約＋５Ｖから約＋１０Ｖが選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのドレインに印加されることによりプログラムされる。選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのソースはそれから切断されてフロートする。説明されたように、ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラミングはツーステッププロセスであり、第１ステップはＮＯＲ不揮発性フラッシュメモリ装置の選択されたセグメントをポジティブファウラー・ノードハイムチャネル動作により消去する。第２ステップは、ビットバイビットファウラー・ノードハイムエッジトンネルプログラムプロセスにより最大しきい値電圧レベルを希望の電圧レベルに修正する。
【０１１６】
図８は本発明のツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセル５１０の各種実施例を組み込んだＮＯＲ不揮発性フラッシュメモリ装置５００の模式図である。ＮＯＲ不揮発性フラッシュメモリ装置５００は、ロウとカラムからなるマトリックスに配置されたツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０のアレイ５０５を包含する。各ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０は二つのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂを包含する。この二つのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、図４ｃ−２のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのように構成され及び動作する。フローティングゲートトランジスタ５１５ａのドレインはローカルビット線５２０ａ、５２０ｂ、．．．、５２０ｎ−１、及び５２０ｎの一つに接続される。フローティングゲートトランジスタ５１５ｂのソースはローカルソース線５２５ａ、５２５ｂ、．．．、５２５ｎ−１、及び５２５ｎの一つに接続される。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａのソースはＮＭＯＳ  ＮＯＲフラッシュフローティングゲートトランジスタ５１５ｂのドレインに接続される。
【０１１７】
ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０の隣接するカラムに関連するローカルビット線５２０ａ、５２０ｂ、．．．、５２０ｎ−１、及び５２０ｎは、ビット線選択トランジスタ５６０ａ、・・・、５６０ｎを介して、グローバルビット線５２５ａ、．．．、５２５ｎに接続される。ツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０の隣接するカラムに関連するローカルソース線５２５ａ、５２５ｂ、．．．、５２５ｎ−１、及び５２５ｎは、ソース線選択トランジスタ５６５ａ、・・・、５６５ｎを介して、グローバルソース線５４０ａ、．．．、５４０ｎに接続される。グローバルビット線５２５ａ、．．．、５２５ｎ及びグローバルソース線５４０ａ、．．．、５４０ｎはカラム電圧コントロール回路５５５に接続される。該カラム電圧コントロール回路５５５はツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０を選択的に読み出し、プログラミングし、及び消去するための適当な電圧レベルを生成する。
【０１１８】
アレイ５０５の各ロウ上のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂの各コントロールゲートは、ワード線５４５ａ、５４５ｂ、．．．、５４５ｍの一つに接続される。該ワード線５４５ａ、５４５ｂ、．．．、５４５ｍはロウ電圧コントロール回路５５０内のワード線電圧コントロールサブ回路５５２に接続される。
【０１１９】
ビット線選択トランジスタ５６０ａ、．．．、５６０ｎの各ゲートは、ロウ電圧コントロール回路５５０内のビット線選択コントロールサブ回路５５１に接続されて、選択信号を提供してビット線選択トランジスタ５６０ａ、．．．、５６０ｎを活性化し、選択されたローカルビット線５２０ａ、５２０ｂ、．．．、５２０ｎ−１、及び５２０ｎを、それに関連するグローバルビット線５２５ａ、．．．、５２５ｎに接続する。ソース線選択トランジスタ５６５ａ、．．．、５６５ｎの各ゲートは、ロウ電圧コントロール回路５５０内のソース線選択コントロール回路５５３に接続されて、ローカルソース線５２５ａ、５２５ｂ、．．．、５２５ｎ−１、及び５２５ｎをそれらに関連するグローバルソース線５４０ａ、．．．、５４０ｎに接続する。
【０１２０】
ソース線選択トランジスタ５６５ａ、．．．、５６５ｎの各ゲートは、ロウ電圧コントロール回路５５０内のソース線選択コントロールサブ回路５５３に接続されて、選択信号を提供してソース線選択トランジスタ５６５ａ、．．．、５６５ｎを活性化し、選択されたローカルソース線３０５ａ、５３０ｂ、．．．、５３０ｎ−１、及び５３０ｎを、それに関連するグローバルソース線５４０ａ、．．．、５４０ｎに接続する。ソース線選択トランジスタ５６５ａ、．．．、５６５ｎの各ゲートは、ロウ電圧コントロール回路５５０内のソース線選択コントロール回路５５３に接続されて、ローカルソース線５３０ａ、５３０ｂ、．．．、５３０ｎ−１、及び５３０ｎをそれらに関連するグローバルソース線５４５ａ、．．．、５４５ｎに接続する。
【０１２１】
図９を、ロウ電圧コントロール回路５５０の説明のために参照されたい。ロウ電圧コントロール回路５５０はコントロールデコーダ６０５を有し、該コントロールデコーダ６０５はプログラムタイミング及びコントロール信号６１０、消去タイミング及びコントロール信号６１５、及び読み出しタイミング及びコントロール信号６２０を、ＮＯＲ不揮発性フラッシュメモリ装置５００の動作を構築するために受け取る。ロウ電圧コントロール回路５５０はアドレスデコーダ６２５を有し、該アドレスデコーダ６２５は、プログラム、消去、或いは読み出される選択されたフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル５１０のロケーションを提供するアドレス信号６３０を受け取りデコードする。
【０１２２】
ビット線選択コントロールサブ回路５５１はデコードされたプログラム、消去、及び読み出しタイミング及びコントロール信号を、該コントロールデコーダ６０５から受け取り、デコードされたアドレスを、アドレスデコーダ６２５から受け取る。ビット線選択コントロールサブ回路５５１は、選択されたＮＯＲ不揮発性フラッシュメモリ装置５００が接続されたローカルビット線５２０ａ、５２０ｂ、．．．、５２０ｎ−１、及び５２０ｎを、関連するグローバルビット線５２５ａ、．．．、５２５ｎに接続するビット線選択トランジスタ５６０ａ、．．．、５６０ｎを活性化するビット線選択信号５７０ａ、．．．、５７０ｂを選択する。
【０１２３】
ソース線選択コントロールサブ回路５５３はデコードされたプログラム、消去、及び読み出しタイミング及びコントロール信号を、該コントロールデコーダ６０５から受け取り、デコードされたアドレスを、アドレスデコーダ６２５から受け取る。ソース線選択コントロールサブ回路５５３は、選択されたＮＯＲ不揮発性フラッシュメモリ装置５００が接続されたローカルビット線５３０ａ、５３０ｂ、．．．、５３０ｎ−１、及び５３０ｎを、関連するグローバルソース線５４５ａ、．．．、５４５ｎに接続するソース線選択トランジスタ５６５ａ、．．．、５６５ｎを活性化するソース線選択信号５７５ａ、・・・、５７５ｂを選択する。
【０１２４】
ワード線電圧コントロール回路５５２は、プログラム電圧ジェネレータ６３５、消去電圧ジェネレータ６４０、読み出し電圧ジェネレータ６４５、及びロウセレクタ６５０を包含する。該プログラム電圧ジェネレータ６３５は約１５．０Ｖから約＋２０．０Ｖに漸増するパルス電圧を提供するパルス漸増電圧ジェネレータ６３６を有し、これにより、より正確に図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのしきい値電圧が設定される。正のプログラム電圧ジェネレータ６３７はある実施例において約＋５．０Ｖの提供し、第２の実施例において約＋２．５Ｖの電圧レベルを提供し、図８の不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのプログラム中断を抑制する。図７ａから図７ｄにおいて説明されたように、第２実施例において、消去された及びプログラムされた状態は逆とされる。負のプログラム電圧ジェネレータ６３８は図７ａ−図７ｄの電圧分布に従い、約−１０．０Ｖの必要な負の電圧レベルを、図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのプログラミングのために提供する。接地参考電圧源６３９が図８のＮＭＯＳ  ＮＯＲフラッシュメモリ装置５００内のアレイの全てのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂを隔離するために提供されて、図８のそれらＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂの構築されたプログラミングを邪魔するのを防止する。
【０１２５】
消去電圧ジェネレータ６４０は正の消去電圧ジェネレータ６４２を具えて、図８に示される不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのプログラミングの妨害を防止するため、不選択のワード線に、第１実施例のＮＯＲ不揮発性フラッシュメモリ装置５００の消去のために必要な正の電圧を提供する。第２実施例において、正の消去電圧ジェネレータ６４２は図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂを消去するのに必要な電圧レベルを提供する。消去電圧ジェネレータ６４０は第１実施例において、図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂを消去するための負の消去電圧ジェネレータ６４３を具えている。第２実施例において、不選択のワード線が接地参考電圧レエベル６４４に設定される。
【０１２６】
読み出し電圧ジェネレータ６４５は、シングルレベルセルデータを読み出すために、第１の高い読み出し電圧ジェネレータ６４６を具え、必要な読み出し電圧ＶＨを図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂの選択されたワード線のコントロールゲートに提供する。読み出し電圧ジェネレータ６４５は第２及び第３の高い読み出し電圧ジェネレータ６４７及び６４８を有し、マルチレベルセルデータを読み出すために、図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂの選択されたコントロールゲートに読み出し電圧ＶＨ１及びＶＨ２を提供する。読み出し電圧ジェネレータ６４５はシングルレベルセルデータのためにＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのコントロールゲートに、電源電圧ジェネレータ６４９を提供する。
【０１２７】
ロウ電圧コントロール回路５５０は、ロウセレクタ６５０を、プログラム電圧ジェネレータ６３５、消去電圧ジェネレータ６４０及び読み出し電圧ジェネレータ６４５より、選択されたワード線５４５ａ、５４５ｂ、．．．、５４５ｍに伝送するために有している。
【０１２８】
図１０をカラム電圧コントロール回路５５５の説明のために参照されたい。該カラム電圧コントロール回路５５５はコントロールデコーダ７０５を有し、それはプログラムタイミング及びコントロール信号７１０、消去タイミング及びコントロール信号７１５、及び読み出しタイミング及びコントロール信号７２０を受け取る。コントロールデコーダ７０５はプログラムタイミング及びコントロール信号７１０、消去タイミング及びコントロール信号７１５、及び読み出しタイミング及びコントロール信号７２０をデコードし、ＮＯＲ不揮発性フラッシュメモリ装置５００の動作を構築する。カラム電圧コントロール回路５５５はアドレスデコーダ７２５を有し、該アドレスデコーダ７２５はアドレス信号７３０を受け取りデコードし、該アドレス信号７３０はプログラムされるか、消去されるか、或いは読み出される選択されたフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセル５１０のロケーションを提供する。
【０１２９】
カラム電圧コントロール回路５５５はプログラム電圧ジェネレータ７３５、消去電圧ジェネレータ７４０、読み出し電圧ジェネレータ７４５、及びカラムセレクタ７５０を包含する。プログラム電圧ジェネレータ７３５は、プログラム電圧源７３６を有し、該プログラム電圧源７３６は、第１実施例にかかる図８の不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのドレインとソースに、約＋１０．０Ｖのプログラム抑制電圧を提供し、これにより、不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのプログラミングを抑制する。プログラム電圧源７３６は約＋５．０Ｖの電圧レベルを、図８の選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのドレインに、第２実施例のプログラム動作中に提供する。接地参考電圧レベル７３７は第１実施例のプログラム動作中に、図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのドレインとソースに提供される。図８の不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂによっては、接地参考電圧レベル７３７が、さらに不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのプログラミングを抑制するために提供される。
【０１３０】
消去電圧ジェネレータ７４０は、消去電圧源７４２を有し、消去電圧源７４２はＮＯＲ不揮発性フラッシュメモリ装置５００の第１実施例を消去するために必要な正の電圧を提供する。図８の不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのソースとドレインは、接地参考電圧レベル７４３に設定される。
【０１３１】
読み出し電圧ジェネレータ７４５は、適度に高い読み出し電圧源７４７を有し、図８の選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂに、マルチレベルセルデータを読み出すために、必要な読み出し電圧ＶＨＤを提供する。読み出し電圧ジェネレータ７４５は、シングルレベルセルデータのために、図８のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ５１５ａ及び５１５ｂのドレインに、電源電圧源ジェネレータ７４７を提供する。
【０１３２】
カラム電圧コントロール回路５５０はカラムセレクタ７５０を有し、カラムセレクタ７５０は、プログラム、消去、及び読み出し電圧を、プログラム電圧ジェネレータ７３５、消去電圧ジェネレータ７４０、及び読み出し電圧ジェネレータ７４５より選択されたビット線５２５ａ、５２５ｂ、．．．、５２５ｍ及びソース線５４０ａ、５４０ｂ、．．．、５４０ｍに伝送する。
【０１３３】
図１１ａは、図４ａの、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の各種実施例のシングルレベルプログラミングのための電圧フォロワ検出回路の模式図である。この模式図は、二つのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂを描いている。ＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂの最上のドレイン４１５は、ローカルビット線８０５に接続され、それから、ビット線選択トランジスタ８１０を介して、グローバルビット線８１５に接続される。ビット線選択トランジスタ８１０のゲートは、図８のビット線選択コントロールサブ回路５５１に接続されて、ビット線選択トランジスタ８１０を活性化する活性化信号を受け取り、これにより最上のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａのドレイン４１５を電源電圧源ＶＤＤに接続させる。
【０１３４】
最下のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ｂはローカルソース線８２５に接続される。該ローカルソース線８２５は、ソース線選択トランジスタ８３０を介して、グローバルビット線５３５に接続される。該グローバルビット線８３５は、図１０のカラム電圧コントロール回路５５０の検出増幅器７５５に接続される。該検出増幅器５５５はコンパレータ８５０を有し、コンパレータ８５０の第１端子はグローバルビット線８３５に接続され、第２端子は参考電圧源８５５に接続される。参考電圧源８５５は、ロジック「１」データとロジック「０」データを代表するしきい値電圧レベルの間の電圧レベルに置かれた電圧レベルを有する。ソース線選択トランジスタ８３０のゲートは図８のロウ電圧コントロール回路５５０のソース線電圧コントロールサブ回路５５３に接続されている。該ソース線電圧コントロールサブ回路５５３はソース線選択トランジスタ８３０を活性化するのに必要な電圧を提供し、これによりローカルソース線８２５そしてＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のソース４２２をグローバルソース線８３５に接続する。フローティングゲートトランジスタ４０５ａと４０５ｂが活性化された時、それらは、選択されたフローティングゲートトランジスタ４０５ａと４０５ｂのプログラムされたしきい値電圧より少ない電源電圧源に等しい、ソース線キャパシタンス８４５に溜められた電圧（Ｖｓ＝ＶＤＤ−ＶｔMSEL）を有する電圧フォロワーとして働く。不選択のフローティングゲートトランジスタ４０５ａと４０５ｂは駆動され、それは最小電圧ドロップを有する。フローティングゲートトランジスタ４０５ａと４０５ｂのプログラムされたスレショルドレベルにより、コンパレータ８５０の出力電圧はプログラムされたしきい値電圧により代表されるロジック「１」或いはロジック「０」を代表する。
【０１３５】
シングルレベルプログラミングのＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の読み出し用バイアス電圧について検討するため、図１１ｂを参照されたい。フローティングゲートトランジスタ４０５ａと４０５ｂの最上トランジスタのＳＬＣ保存を読み出すため、第１ワード線ＷＬ０  ４５０ａが電源電圧源ＶＤＤの電圧レベルに設定される。現在、電源電圧源ＶＤＤは約＋１．８Ｖ或いは約＋３．０Ｖとされる。第２のワード線ＷＬ１  ４５０ｂは、＋６．０Ｖより大きい比較的高い読み出し電圧レベルに設定されて、第２フローティングゲートトランジスタ４０５ｂの読み出しに供される。最上のフローティングゲートトランジスタ４０５ａのドレインは、ローカルビット線８０５とグローバルビット線８１５を介して、電源電圧源ＶＤＤに設定される。もし、フローティングゲートトランジスタ４０５ａが第１しきい値電圧レベルＶｔ０（約−０．７５Ｖから約−０．２５Ｖ）を有するようプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２、そしてゆえに、コンパレータ８５０の第１入力はほぼ電源電圧源ＶＤＤの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第２しきい値電圧レベルＶｔ１（＋３．０Ｖより大きい）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２、およびゆえに、コンパレータ８５０の第１入力はほぼ接地参考電圧（０．０Ｖ）の電圧レベルである。コンパレータ８５０の出力は、最上のフローティングゲートトランジスタ４０５ａにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
【０１３６】
フローティングゲートトランジスタ４０５ａと４０５ｂの最下のトランジスタのＳＬＣ保存の読み出しのため、第２ワード線ＷＬ１は電源電圧源ＶＤＤの電圧レベルに設定される。第１ワード線ＷＬ０４５０ａは＋６．０Ｖより高い比較的高い読み出し電圧レベルに設定されて、第１フローティングゲートトランジスタ４０５ａをターンオンするのに供される。最下のフローティングゲートトランジスタ４０５ｂのドレインは、最上のフローティングゲートトランジスタ４０５ａ、ローカルビット線８０５、及びグローバルビット線８１５を介して電源電圧源ＶＤＤに設定される。もし、最下のフローティングゲートトランジスタ４０５ｂが（約−０．７５Ｖから約−０．２５Ｖ）の第１しきい値電圧レベルＶｔ０を有するようにプログラムされるならば、最下のフローティングゲートトランジスタ４０５ｂのソース４２２における電圧レベルＶＳ０、ゆえにコンパレータ８５０の第１入力はほぼ電源電圧源ＶＤＤの電圧レベルになる。もし、フローティングゲートトランジスタ４０５ｂが第２しきい値電圧レベルＶｔ１（＋３．０Ｖより大きい）に設定されるなら、最下のフローティングゲートトランジスタ４０５ｂのソース４２２の電圧レベルＶＳ１及びゆえに、コンパレータ８５０の第１入力はほぼ接地参考電圧の電圧レベル（０．０Ｖ）であり、なぜならフローティングゲートトランジスタ４０５ｂのＶＤＤのゲート電圧はＶｔ１より低いからである。結果として、最下のフローティングゲートトランジスタ４０５ｂは絶縁状態にあり、これによりローカルビット線８０５からの電圧はローカルソース線８３０に伝わらない。ゆえに、電圧レベルＶＳ１＝０Ｖである。コンパレータ８５０の出力は、最下のフローティングゲートトランジスタ４０５ｂにプログラムされたしきい値電圧レベルにより指示されるロジック状態を呈する。
【０１３７】
もし、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のアレイにおいて、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００が読み出しのために選択されず、他のＮＭＯＳ  ＮＯＲフラッシュメモリセル４００が選択されると、不選択のＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の不選択のフローティングゲートトランジスタ４０５ａと４０５ｂのコントロールゲートは接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供される。
【０１３８】
図１１ｃは図４ａのＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の各種実施例のマルチレベルプログラミングのための電圧フォロワー検出回路の模式図である。この模式図は、図１１ａで説明されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタのカラムの二つのＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂを示すが、異なるところは、グローバルビット線が第１のより高い読み出し電圧源ＶHDに設定されている。
【０１３９】
この実施例中のグローバルソース線８３５は図１０のカラム電圧コントロール回路５５０の検出増幅器７５５に接続されている。該検出増幅器７５５はこの例では、三つのコンパレータ８６０、８７０、及び８８０を有する。各コンパレータ８６０、８７０、及び８８０はそれぞれグローバルソース線８３５に接続された第１端子と、参考電圧源に接続された第２端子を有する。第１コンパレータ８６０の第２端子は、第１参考電圧源８６５、ＲＥＦＶ０に接続されている。第２コンパレータ８７０の第２端子は第２参考電圧源８７５、ＲＥＦＶ１に接続されている。第３コンパレータ８８０の第２端子は第３参考電圧源８８５、ＲＥＦＶ２に接続されている。三つの参考電圧源８６５、８７５、及び８８５はデータのロジック値（「００」、「０１」、「１０」、「１１」）を代表するしきい値電圧の電圧レベルの間に置かれる。ソース線選択トランジスタ８３０のゲートは、図８びロウ電圧コントロール回路５５０のソース線電圧コントロールサブ回路５５３のゲートに接続される。ソース線電圧コントロールサブ回路５５３はソース線選択トランジスタ８３０を活性化するのに必要な電圧を提供し、これによりローカルソース線８２５そしてＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のソース４２２をグローバルソース線８３５に接続する。フローティングゲートトランジスタ４０５ａと４０５ｂが活性化された時、それらは、選択されたフローティングゲートトランジスタ４０５ａと４０５ｂのプログラムされたしきい値電圧より少ない電源電圧源に等しい、ソース線キャパシタンス８４５に溜められた電圧（Ｖｓ＝ＶＤＤ−ＶｔＭＳＥＬ）を有する電圧フォロワーとして働く。不選択のフローティングゲートトランジスタ４０５ａと４０５ｂは駆動され、それは最小電圧ドロップを有する。フローティングゲートトランジスタ４０５ａと４０５ｂのプログラムされたスレショルドレベルにより、コンパレータ８５０の出力電圧はプログラムされたしきい値電圧により代表されるデータロジック値（「００」、「０１」、「１０」、「１１」）を代表する。特に記すべきことは、説明された構造はツービットマルチレベルセルに関するものであることである。データのロジック値はどのような値であれ、フローティングゲートトランジスタ４０５ａと４０５ｂにより維持され得る。
【０１４０】
図１１ｄを、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のマルチレベルプログラムの読み出し用のバイアス電圧の討論のため、参照されたい。フローティングゲートトランジスタ４０５ａと４０５ｂの最上トランジスタのＳＬＣ保存を読み出すため、第１ワード線ＷＬ０  ４５０ａが第１のより高い読み出し電圧源ＶＨ０に設定される。第１のより高い読み出し電圧源ＶＨ０は約４．０Ｖの電圧レベルに設定される。第２ワード線ＷＬ１  ４５０ｂは、第２のフローティングゲートトランジスタ４０５ｂをターンオンするため、＋７．０Ｖより大きい第２のより高い読み出し電圧源ＶＨ１に設定される。最上のフローティングゲートトランジスタ４０５ａのドレインは、４．０Ｖより小さい、第３の比較的高い電圧源ＶＨＤに、ローカルビット線８０５とグローバルビット線８１５を通して設定される。
【０１４１】
もし、フローティングゲートトランジスタ４０５ｂが第１しきい値電圧レベルＶｔ０（約−０．７５Ｖから約−０．２５Ｖ）を有するようプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２の電圧レベルＶＳ０、そしてゆえに、コンパレータ８５０の第１入力は、ほぼ、第３のより高い読み出し電圧源ＶＨＤの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第２しきい値電圧レベルＶｔ１（約＋１．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ１、およびゆえに、コンパレータ８５０の第１入力は、ほぼ３．０Ｖの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第３しきい値電圧レベルＶｔ２（約２．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ２、およびゆえに、コンパレータ８５０の第１入力は、ほぼ２．０Ｖの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第２しきい値電圧レベルＶｔ３（約＋３．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ３、およびゆえに、コンパレータ８５０の第１入力は、ほぼ接地参考電圧（１．０Ｖ）である。コンパレータ８５０の出力は、最上のフローティングゲートトランジスタ４０５ａにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
【０１４２】
フローティングゲートトランジスタ４０５ａと４０５ｂの最下のトランジスタのマルチレベルプログラミングを読み出すため、第２ワード線ＷＬ１４５０ｂはＶＨＤの電圧レベルに設定される。第１ワード線ＷＬ０４５０ａは＋６．０Ｖよりも大きい比較的高い読み出し電圧レベルに設定されて、第１フローティングゲートトランジスタ４０５ａをターンオンするのに供される。ＳＬＧによりゲートされた最下のセレクトトランジスタのグローバルソース線電圧レベル、ＧＳＬは、最下のフローティングゲートトランジスタ４０５ｂ、最上のフローティングゲートトランジスタ４０５ａ、ローカルビット線８０５、ＢＬＧによりゲートされたトップセレクトトランジスタ、Ｍｓｅｌ、及びグローバルビット線８１５を介して設定される。トップ及びボトムセレクトトランジスタのゲート電圧は、高い読み出し電圧レベルにしきい値レベルを足したもの（ＶＨＤ  ＋Ｖｔ）に結合されて、ＧＢＬからＧＳＬに至るフルＶＨＤ電圧を十分に通過できるようにする必要がある。
【０１４３】
もし、フローティングゲートトランジスタ４０５ｂが第１しきい値電圧レベルＶｔ０（約−０．７５Ｖから約−０．２５Ｖ）を有するようプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２の電圧レベルＶＳ０、そしてゆえに、コンパレータ８５０の第１入力は、ほぼ、第３のより高い読み出し電圧源ＶＨＤの電圧レベルである。もし、フローティングゲートトランジスタ４０５ｂが第２しきい値電圧レベルＶｔ１（約＋１．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ１、およびゆえに、コンパレータ８５０の第１入力は、もし、ＶＨＤが４．０Ｖならば、ほぼ３．０Ｖの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第３しきい値電圧レベルＶｔ２（約２．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ２、およびゆえに、コンパレータ８５０の第１入力は、ほぼ２．０Ｖの電圧レベルである。もし、フローティングゲートトランジスタ４０５ａが第２しきい値電圧レベルＶｔ３（約＋３．０Ｖ）を有するようにプログラムされると、最下のフローティングゲートトランジスタ４０５ｂのソース４２２電圧レベルＶＳ３、およびゆえに、コンパレータ８５０の第１入力は、ほぼ１．０Ｖである。コンパレータ８５０の出力は、最上のフローティングゲートトランジスタ４０５ｂにプログラムされたしきい値電圧により示唆されるロジック状態を呈する。
【０１４４】
図１１ａ及び図１１ｃのＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の読み出し操作の両方の実施例において、図４−ｂ２及び図４−ｃ２のトリプルｐウェル拡散４３０は接地参考電圧（０．０Ｖ）に接続される。図４−ｂ２および図４ｃ−２のディープｎ型ウェル拡散４３５は電源電圧源ＶＤＤに接続される。
【０１４５】
もし、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００のアレイにおいて、ＮＭＯＳ  ＮＯＲフラッシュメモリセル４００が読み出しのために選択されず、他のＮＭＯＳ  ＮＯＲフラッシュメモリセル４００が選択されるなら、不選択のＮＭＯＳ  ＮＯＲフラッシュメモリセル４００の不選択のフローティングゲートトランジスタ４０５ａと４０５ｂのコントロールゲートは、接地参考電圧に設定されて、電荷保持トランジスタをターンオフするのに供される。
【０１４６】
図１２ａ−図１２ｅは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２のツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルの消去のための消去バイアス電圧の表である。図１２ａ−図１２ｅを参照されたい。四つの表中の消去バイアス条件は、ドレイン４１５及び４２０及びソース４２０及び４２２間のバルクチャネルノード４３２ａ及び４３２ｂ間の電圧ドロップを形成するための消去条件を提供し、ファウラー・ノードハイムチャネル消去の間、コントロールゲート４２５ａ又は４２５ｂは約＋２０．０Ｖの電圧レベルに設定される。図１２ａにおいて、選択されたワード線４５０ａ或いは４５０ｂ及びゆえにコントロールゲート４２５ａ或いは４２５ｂは約−１０．０Ｖの負の消去電圧レベルに設定され、ドレイン４１５及び４２０、ソース４２０及び４２２、トリプルｐウェル拡散４３５、及びディープｎウェル拡散４３５は約＋１０．０Ｖの正の消去電圧レベルに設定される。不選択のワード線４５０ａ或いは４５０ｂ及びゆえに負選択のコントロールゲート４２５ａ或いは４２５ｂは約＋１０．０Ｖの抑制消去電圧レベルに設定される。
【０１４７】
図１２ｂにおいて、負の消去電圧レベルは約−１５．０Ｖであり、正の消去電圧レベルは約＋５．０Ｖであり、正の抑制電圧レベルは約＋５．０Ｖである。図１２ｃにおいて、負の消去電圧レベルは約−２０．０Ｖであり、正の消去電圧レベルは約０．０Ｖであり、正の抑制電圧レベルは約０．０Ｖである。図１２ｄにおいて、電圧レベルは逆になり、負の消去電圧レベルは約０．０Ｖであり、正の消去電圧レベルは約＋２０．０Ｖである。図１２ａ−図１２ｄに示される各電圧レベルは選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ或いは４０５ｂに保持されるしきい値電圧を減らすためファウラー・ノードハイムトンネル現象を採用する。
【０１４８】
図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２の不選択のツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルは、同一のトリプルｐウェル拡散４３０とディープＮウェル拡散４３５を共有しないため、不選択のワード線４５０ａ或いは４５０ｂ及びゆえにコントロールゲート４２５ａ或いは４２５ｂ、ドレイン４１５及び４２０、ソース４２０及び４２２、及びトリプルｐウェル拡散４３０はほぼ接地参考電圧の電圧レベルに設定される。ディープＮウェル拡散４３５は電源電圧源ＶＤＤの電圧レベルに設定される。
【０１４９】
フローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルのアレイのサブアレイ（しばしば５１２Ｋｂ或いは４Ｋｂのブロック）に関しては、消去のために選択されずそれらのディープＮウェルが＋２０Ｖの正の消去電圧に設定されているサブアレイは、それらのワード線、ドレイン、ソース、及びトリプルｐウェル拡散が接地参考電圧に設定される。異なるディープＮウェル拡散にあり選択されていないサブアレイは、そのワード線、ドレイン、ソース、トリプルｐウェル、及びディープＮウェル拡散が接地参考電圧に設定される。
【０１５０】
図１２ｅを、消去とプログラムしきい値電圧レベルが逆とされた代わりの消去プロセスを討論するために参照されたい。この場合、選択されたワード線４５０ａ或いは４５０ｂ及びゆえにコントロールゲート４２５ａ或いは４２５ｂは約＋２０．０Ｖの正のプログラム電圧レベルに設定される。コントロールゲート４２５ａ或いは４２５ｂ、ドレイン４１５及び４２０、ソース４２０及び４２２、及びトリプルｐウェル拡散４３０は接地参考電圧レベル（０．０Ｖ）に設定される。ディープＮウェル拡散４３５は電源電圧の電圧レベルに設定される。正の電圧レベルに対する消去しきい値電圧条件と、負の電圧レベルに対するプログラムされたしきい値電圧条件のセットは、図７ａから図７ｄに示される。
【０１５１】
図１３ａ及び図１３ｂは図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２のツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルのプログラミングのためのプログラムバイアス電圧の表である。図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２のツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルの選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂをプログラムするのに先立ち、セルは上述したように消去されなければならない。図８に示されるようにツートランジスタフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルのアレイにおいて、セルのページ或いはブロックに関して消去動作が実行される。
【０１５２】
図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２の選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのプログラムのために、選択されたワード線４５０ａ或いは４５０ｂ及びゆえにコントロールゲート４２５ａ或いは４２５ｂは約＋１５．０Ｖから約＋２０．０Ｖの正のプログラム電圧レベルに設定される。ドレイン４１５及び４２０及びソース４２０及び４２２及びバルク４３２ａ及び４３２ｂは、トリプルｐウェル拡散４３０を通して、接地参考電圧（０．０Ｖ）に設定される。不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂはワード線４５０ａ或いは４５０ｂを、約＋５．０Ｖの中間抑制プログラム電圧レベルにセットされたそれらのコントロールゲート４２５ａ或いは４２５ｂに接続する。選択されたワード線４５０ａ或いは４５０ｂ上の、図８に示されるアレイ内の不選択のフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルにおいて、選択されたワード線４５０ａ或いは４５０ｂ上のものは、そのドレイン及びソースを約＋７．０Ｖから約＋１０．０Ｖの正のプログラム抑制電圧レベルに設定させる。これらの図８に示されるアレイ内の不選択のフローティングゲートＮＭＯＳ  ＮＡＮＤフラッシュセルはビット線４５５ａ及び４５５ｂとソース線４６０ａ及び４６０ｂを、正の抑制電圧レベルを有するものと共有し、それらのワード線４５０ａ及び４５０ｂを、＋５．０Ｖの中間抑制プログラム電圧に設定する。正のプログラム電圧或いは正のプログラム抑制電圧に接続されたワード線４５０ａおよび４５０ｂ或いはビット線４５５ａ及び４５５ｂ或いはソース線４６０ａ及び４６０ｂをもたない不選択のＮＭＯＳ  ＮＯＲフラッシュメモリセルは、接地参考電圧（０．０Ｖ）に設定される。よく知られているように、高い正のプログラム電圧がコントロールゲート４２５ａ或いは４２５ｂに印加されるほど、プログラミング後のしきい値電圧Ｖｔは高い。プログラム動作の間、ＮＭＯＳ  ＮＡＮＤフラッシュセルに対する正確なしきい値電圧コントロールを維持するために、約＋１５．０Ｖから約＋１６．０Ｖの開始の正のプログラム電圧レベルと共にゲート電圧が印加される。正のプログラム電圧レベルが、反復プログラミングプロセスの各パルスに関して小さい増加で反復して増される。上記のプログラミング電圧レベルは図６ａから図６ｄに示されるシングルレベルセル或いはマルチレベルセルのいずれのプログラミングにも採用される。
【０１５３】
選択されたブロックにおいて、好ましい固定された最適化ドレイン電圧及びフローティングソースと共に、負のゲート電圧を小さい増加において漸次増加し、これは反復プログラム及びプログラム検証ステップである。たとえば、ドレイン（ローカルＢＬ）電圧が固定＋５ＶにローカルＳＬにフローティングにおいて結合される。Ｍ０の選択されたセルをプログラムするために好ましいバイアスされた状態は、図８ｆの表に示される。−１０Ｖのゲート電圧がＭ０の選択されたセルのＷＬ０に印加される。それは−５Ｖから開始されそれから次第に−１０Ｖまで移行される。こうして、言い換えると、セルのＶｔは正確にコントロールされて、値が希望の値内とされる。
【０１５４】
図１３ｂを、図７ａから図７ｂに示される逆のプログラム及び消去状態のプログラミング電圧レベルを説明するために参照されたい。この例において、選択されたＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂは約−１０．０Ｖの負の電圧レベルに設定された選択されたワード線４５０ａ或いは４５０ｂを有する。ドレイン４１５及び４２０は漸次、約＋５．０Ｖの中間の正のドレイン電圧レベルに移行する。ソース４２０は切断されてフローティング状態とされる。選択されたＮＭＯＳ  ＮＯＲフラッシュメモリセルは交互にプログラムされ検証されて正確なセルしきい値電圧を、プログラム動作後に達成する。この場合、プログラム状態はファウラー・ノードハイムエッジトンネルプログラムプロセスに基づく。一般的なＦＮエッジプログラムがプログラム後の選択されたセルの電圧を減らすのに用いられる。しかし、ＦＮエッジプログラム後の、選択されたプログラムセルの最終的なＶｔは、正の値を保持しなければならず、それにより選択されたブロックにおける不選択セルを通したＢＬ漏れによる誤った読み出しを避ける。ＦＮエッジは本発明の選択されたブロックの選択されたＮＡＮＤセルのドレインノードとゲートノードの間のそれらのエッジに起きる。
【０１５５】
負のプログラム電圧レベルは漸次約−７．０Ｖから約−１０．０Ｖに増加され得る。中間の正のドレイン電圧は、今、約＋５．０Ｖに固定されている。この場合、負のプログラム電圧レベルにおける増加は各反復ステップにおいて、約０．３Ｖである。
【０１５６】
不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂは不選択のワード線４５０ａ或いは４５０ｂが約＋２．５Ｖの正の抑制電圧レベルに設定されることによりプログラムされることが抑制されている。不選択のＮＭＯＳ  ＮＡＮＤフラッシュフローティングゲートトランジスタ４０５ａ及び４０５ｂのドレイン及びトリプルｐウェル拡散４３０は接地参考電圧レベル（０．０Ｖ）に設定され、ディープＮウェル拡散４３５は電源電圧源ＶＤＤの電圧レベルに設定される。
【０１５７】
選択されたフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのフローティングゲートの電子はフローティングゲート４４５ａ或いは４４５ｂから駆逐される。結果として、選択されたフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルのしきい値電圧レベルは、シングルレベルセル及びマルチレベルセルのしきい値電圧レベルとして非常に正確にコントロールされる。
【０１５８】
図１４は本発明の原理を具体化したＮＯＲ不揮発性フラッシュメモリ装置形成のフローチャートである。フローティングゲートトランジスタのアレイが基板上に形成される（ボックス９０５）。フローティングゲートトランジスタはロウとカラムのマトリックスに配置される。少なくとも二つのカラムで、隣接するフローティングゲートトランジスタが直列に接続され（ボックス９１０）、ＮＯＲメモリセルのＮＡＮＤ直列ストリングを形成する。各カラムのＮＡＮＤベースＮＯＲフラッシュメモリセルの最上のフローティングゲートトランジスタのドレインは関係するビット線に接続される（ボックス９１５）。ＮＡＮＤベースＮＯＲフラッシュメモリセルの最下のフローティングゲートトランジスタのソースは、関係するソース線に接続される（ボックス９２０）。
【０１５９】
ローカルビット線は、トップビット線選択トランジスタを介して関係するグローバルビット線に接続される（ボックス９２５）。トップビット線選択トランジスタのソースは、ローカルビット線に接続され、トップビット線選択トランジスタのドレインは、グローバルビット線に接続される。ローカルソース線はボトムソース線選択トランジスタを介して関係するグローバルソース線に接続される（ボックス９３０）。ボトムソース線選択トランジスタのソースは、ローカルソース線に接続され、ボトムソース線選択トランジスタのドレインはグローバルソース線に接続される。
【０１６０】
ビット線ゲート選択コントロール線は、トップビット線選択トランジスタのゲートに接続され（ボックス９３５）、ソース線ゲート選択コントロール線は、ボトムソース線選択トランジスタのゲートに接続される（ボックス９４０）。ＮＡＮＤベースＮＯＲフラッシュメモリセルのアレイの各ロウにおいて、各フローティングゲートトランジスタのコントロールゲートは、関係するワード線に接続される（ボックス９４５）。フローティングゲートトランジスタの各ロウの各ワード線は、ワード線電圧コントローラに接続されて、ＮＡＮＤベースＮＯＲフラッシュメモリセルのアレイのプログラム、消去及び読み出し動作の必要バイアス電圧を提供するのに供される（ボックス９５０）。各ビット線選択コントロール線は、ビット線選択コントローラに接続されて、ビット線選択トランジスタの活性化をコントロールして選択的に選択されたローカルビット線をグローバルビット線に接続するのに供される（ボックス９５５）。同様に、各ソース線選択コントロール線は、ソース線選択コントローラに接続されて、ソース線選択トランジスタの活性化をコントロールし選択的にローカルソース線をグローバルソース線に接続するのに供される（ボックス９６０）。
【０１６１】
各グローバルビット線及びカラムビット線はカラム電圧コントローラに接続される（ボックス９６５）。ワード線電圧コントローラ及びカラム電圧コントローラは、適宜電圧をＮＡＮＤベースＮＯＲフラッシュメモリセルに、上述したように提供し、ＮＡＮＤベースＮＯＲフラッシュメモリセルのプログラミング、消去、及び読み出しに供する。
【０１６２】
図１５はＮＡＮＤベースマルチプルトランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュメモリアレイの実施例の模式図である。図８のＮＡＮＤベースＮＭＯＳ  ＮＯＲフラッシュメモリアレイにおいて、各フローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルは、二つのフローティングゲートトランジスタを有する。図１５において、各フローティングゲートＮＭＯＳ  ＮＯＲフラッシュセル１００５は、二つの直列トランジスタの実施例として図８で説明されたように、直列に接続された少なくとも二つのフローティングゲートトランジスタ１０１０ａ、１０１０ｂ、．．．、１０１０ｎを有する。最上のフローティングゲートトランジスタ１０１０ａのドレインはローカルビット線１０１５に接続され、最下のフローティングゲートトランジスタ１０１０ｎのソースは、ローカルソース線１０２０に接続される。各ワード線１０２５ａ、１０２５ｂ、．．．、１０２５ｎは、ＮＡＮＤベースＮＭＯＳ  ＮＯＲフラッシュメモリアレイの関係するロウ上のフローティングゲートトランジスタ１０１０ａ、１０１０ｂ、．．．、１０１０ｎのコントロールゲートに接続される。シングルレベルセルのＮＭＯＳ  ＮＯＲフラッシュメモリセルのフローティングゲートに保存されるビットの数は一つのトランジスタに１ビットであり、これにより、フローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルは、ｎビット／ｎトランジスタセルと称される。マルチレベルセルにおいては、ビット数は、各フローティングゲートトランジスタ１０１０ａ、１０１０ｂ、．．．、１０１０ｎに保存されるしきい値電圧レベルの数に依存する。
【０１６３】
ＮＯＲフラッシュメモリ装置の現在の技術に対する現在の市場の要求は、読み出しアクセスタイムが、約１００ｎＳから約２０μＳである。ＮＡＮＤベースＮＯＲフラッシュメモリセル内のトランジスタの数は、セルの性能を決定する。たとえば、図４ａ、図４ｂ−１、図４ｂ−２、図４ｃ−１、及び図４ｃ−２の実施例におけるツートランジスタフローティングゲートＮＭＯＳ  ＮＯＲフラッシュセルは、読み出しアクセスタイムは、１Ｇｂから４Ｇｂのキャパシティーを有するＮＡＮＤベースＮＭＯＳ  ＮＯＲフラッシュメモリアレイに関して約１００ｎＳである。これに対し、１Ｍｂから４Ｍｂのキャパシティーを有するＮＡＮＤベースＮＭＯＳ  ＮＯＲフラッシュメモリアレイは、２０ｎｓから５０ｎｓの読み出しアクセスタイムを有する。アレイにおいて、読み出しはバイト（８ビット）、ワード（１６ビット）、或いはダブルワード（３２ビット）のユニットにおけるランダムアクセスである。プログラムユニットは、５１２バイトのフルページか、或いは２５６バイトのハーフページである。消去ユニットサイズは、セクタのユニットにおいて実行される（小セクタでは４Ｋバイト、大セクタでは６４Ｋバイト）。
【０１６４】
他の実施例において、ＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルは１６個のトランジスタ或いは３２個のトランジスタの直列ストリングを有する。ストリングが長くなると、読み出しアクセスタイムは、１Ｇｂから３２Ｇｂのアレイキャパシティーに関して、約２０μＳまで減少する。この実施例では、読み出しは、ハーフページ（２５６バイト）或いはフルページ（５１２バイト）単位での直列アクセスである。同様に、プログラム動作は５１２バイトのフルページ或いは２５６バイトのハーフページのユニットサイズを有する。消去ユニットサイズは、５１２バイト×１６（８Ｋバイト）セクタ或いは５１２バイト×３２（１６Ｋバイト）セクタのサイズである。
【０１６５】
各種実施例において、ＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルは上述したように任意の数のトランジスタを包含し得る。しかしながら、性能が現在のフローティングゲートＮＭＯＳ  ＮＯＲフラッシュメモリセルの要求に合致するため、好ましい設計は、ＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルのストリングにおいて１５個までの直列に接続されたトランジスタを採用する。
【０１６６】
上述の実施例において、ＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルは電荷保存のためにフローティングゲートトランジスタを包含する。本発明によると、ＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルは、ＮＯＲフラッシュメモリセルの各ＮＡＮＤストリング内のＳＯＮＯＳ電荷捕捉ＮＡＮＤトランジスタを有する。
【０１６７】
ＮＡＮＤベースフラッシュメモリセルのアレイを包含する集積回路装置が、本発明の概念を具体化したＮＡＮＤ不揮発性フラッシュメモリ回路のアレイとＮＡＮＤベースＮＭＯＲ  ＮＯＲフラッシュメモリセルのアレイを有するようにして構成され得る。ＮＡＮＤベースＮＯＲフラッシュメモリセルのアレイはさらに、不揮発性メモリと連合されることで、シングル集積回路ダイ上で複合メモリ機能を形成し得る。さらに、ＮＡＮＤベースＮＯＲフラッシュメモリセルは、ＮＡＮＤベースＮＯＲフラッシュメモリセルをプログラムドロジック装置（ＰＬＤ）或いはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような応用に使用できるようにする周辺回路を有し得る。
【０１６８】
以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。
【図１ａ】
2011523156.tif 000003
【図１ｂ】
2011523156.tif 000004
【図１ｃ】
2011523156.tif 000005
【図１ｄ】
2011523156.tif 000006
【図１ｅ】
2011523156.tif 000007
【図２ａ】
2011523156.tif 000008
【図２ｂ】
2011523156.tif 000009
【図２ｃ】
2011523156.tif 000010
【図２ｄ】
2011523156.tif 000011
【図２ｅ】
2011523156.tif 000012
【図３ａ】
2011523156.tif 000013
【図３ｂ】
2011523156.tif 000014
【図３ｃ】
2011523156.tif 000015
【図３ｄ】
2011523156.tif 000016
【図３ｅ】
2011523156.tif 000017
【図４ａ】
2011523156.tif 000018
【図４ｂ】
2011523156.tif 000019
【図４ｃ】
2011523156.tif 000020
【図５ａ】
2011523156.tif 000021
【図５ｂ】
2011523156.tif 000022
【図５ｃ】
2011523156.tif 000023
【図５ｄ】
2011523156.tif 000024
【図５ｅ】
2011523156.tif 000025
【図６ａ】
2011523156.tif 000026
【図６ｂ】
2011523156.tif 000027
【図６ｃ】
2011523156.tif 000028
【図６ｄ】
2011523156.tif 000029
【図７ａ】
2011523156.tif 000030
【図７ｂ】
2011523156.tif 000031
【図７ｃ】
2011523156.tif 000032
【図７ｄ】
2011523156.tif 000033
【図８】
2011523156.tif 000034
【図９】
2011523156.tif 000035
【図１０】
2011523156.tif 000036
【図１１ａ】
2011523156.tif 000037
【図１１ｂ】
2011523156.tif 000038
【図１１ｃ】
2011523156.tif 000039
【図１１ｄ】
2011523156.tif 000040
【図１２ａ】
2011523156.tif 000041
【図１２ｂ】
2011523156.tif 000042
【図１２ｃ】
2011523156.tif 000043
【図１２ｄ】
2011523156.tif 000044
【図１２ｅ】
2011523156.tif 000045
【図１３ａ】
2011523156.tif 000046
【図１３ｂ】
2011523156.tif 000047
【図１４】
2011523156.tif 000048
【図１５】
2011523156.tif 000049
【国際調査報告】
2011523156.tif 000050