(57)【要約】  ＩＣ層のパターン形成のために多重マスク及び多重マスク層が使用される。第１のマスク層に１以上の細線パターンを形成するためにＲＥＴが使用される。次に細線パターンの一部は、マスクを利用して、除去されるか又は除去部分に指定される。この除去／指定作業は、細線図形と粗大図形を含む少なくとも１つのレイアウト図形を備えた所望のレイアウトへの利用とレイアウト図形の微小寸法に沿った方向のみのレイアウト図形の拡張を含む。次に、別のマスクが使用されて、第１のマスク層の上に形成された第２のマスク層内に粗大図形が形成される。粗大図形は、細線図形の微小寸法に対して直角の方向のみに行われる収縮／拡張操作を利用して所望レイアウトから得られる。ＩＣ層は、パターン形成された第1及び第２のマスク層によって形成された複合マスクを使用してパターン形成される。【選択図】  図６
2011520298.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）の層に回路設計レイアウトを転写する方法であって、
第１のマスク層内に１以上の細線パターンを画定するべく解像度向上技法（ＲＥＴ）を使用する過程であって、第１のマスク層は前記ＩＣ層上に形成され、各細線パターンの各図形は細線パターンを画定するのに使用される光の波長未満の寸法を有しており、各細線パターンのピッチは、前記波長以下である、該過程と、
細線パターンを除去し又は細線パターンの除去する部分を指定し且つ第１のマスク層内に画定される細線図形の所望される図形を保護する過程であって、前記細線パターンの除去又は細線パターンの除去する部分の指定は、ＩＣ層の所望レイアウトにアクセスし且つ所望レイアウト内の各レイアウト図形を所望レイアウトの微小寸法に沿った方向のみで拡張する、該過程と、
前記第１のマスク層をパターン形成して、これにより、パターン形成された第１のマスク層を形成する過程と、
前記パターン形成された第１のマスク層上に第２のマスク層を形成する過程と、
前記第２のマスク層内の回路設計レイアウトの複数個の粗大図形を画定する過程であって、２つの細線図形を接続するべく少なくとも１つの粗大図形を形成する、該過程と、
前記第２のマスク層をパターン形成する過程と、
前記パターン形成された第１のマスク層及び前記パターン形成された第２のマスク層によって形成された複合マスクを使用して前記ＩＣ層をパターン形成する過程とを含むことを特徴とする方法。
【請求項２】
各レイアウト図形は、量Ｂｌｏａｔ／２で拡張され、ここで、
Ｔ≦Ｂｌｏａｔ／２≦Ｐｍｉｎ−Ｆｍｉｎ−Ｔであり、
式中、Ｔはマスク不整合公差であり、Ｐｍｉｎは前記所望レイアウトの最小ピッチであり、Ｆｍｉｎは微小寸法であることを特徴とする請求項１に記載の方法。
【請求項３】
前記複数個の粗大図形を画定する過程は、
所望のレイアウトにアクセスする過程と、
所望のレイアウト上の細線図形のいずもが消滅するまで縮小操作を実行する過程と、
粗大図形のいずれもが所望のレイアウト上の寸法と実質的に同一の寸法を有するように、縮小されたレイアウトに拡張操作を実行する過程を含み、
前記縮小操作及び拡張操作は、細線図形の微小寸法に直角の方向のみで実行されることを特徴とする請求項１に記載の方法。
【請求項４】
前記ＲＥＴは、位相シフト・マスク（ＰＳＭ）、干渉リソグラフィー、ナノインプリント・リソグラフィー、及びスペーサ・リソグラフィーの１つを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第１のマスク層をパターン形成する過程は、フォトレジスト現像又はフォトレジスト現像とエッチングの組合せの一方を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記第２のマスク層は、フォトレジスト層であることを特徴とする請求項１に記載の方法。
【請求項７】
複数個の粗大図形を画定する過程が、粗大図形マスクを使用して実行され、所定の粗大図形の寸法と形状に依拠して１以上のＲＥＴが粗大図形マスクで使用されることを特徴とする請求項１に記載の方法。
【請求項８】
前記ＩＣ層をパターン形成する過程が、前記ＩＣ層のエッチングを含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記ＩＣ層のパターン形成の後に、少なくとも、前記第１及び第２のマスク層のフォトレジスト層を除去する過程をさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
フォトレジスト層の除去の後に、前記第１及び第２のマスク層内で使用されるＩＣデバイス製造に不要な他の層を除去する過程をさらに含むことを特徴とする請求項９に記載の方法。
【請求項１１】
集積回路（ＩＣ）の層をパターン形成するのに使用される多重マスク層をパターン形成するためのリソグラフィー工程に使用されるマスク・セットであって、
第１のマスク層内に細線図形のみを画定するための第１のマスクであって、各細線図形は該細線図形を画定するのに使用される光の波長未満の寸法を有している該第１のマスクと、
細線図形の除去及び除去部分の指定の一方のための第２のマスクであって、この第２のマスクは、膨張図形を含み、各膨張図形は、レイアウト図形の微小寸法に沿った方向のみで拡張した所望レイアウトのレイアウト図形に対応しており、前記所望レイアウト内の少なくとも１つのレイアウト図形は、細線図形と粗大図形を含む、該第２のマスクと、
パターン形成された第１のマスク層上に形成された第２のマスク層内に前記ＩＣ層の複数個の粗大図形を画定するための第３のマスクであって、２つの細線図形を接続するべく少なくとも１つの粗大図形が形成された、該第３のマスクとを含むことを特徴とするマスク・セット。
【請求項１２】
各レイアウト図形は、量Ｂｌｏａｔ／２で拡張され、ここで、
Ｔ≦Ｂｌｏａｔ／２≦Ｐｍｉｎ−Ｆｍｉｎ−Ｔであり、
式中、Ｔはマスク不整合公差であり、Ｐｍｉｎは前記所望レイアウトの最小ピッチであり、Ｆｍｉｎは微小寸法であることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記複数個の粗大図形は、縮小／拡張操作を使用して前記所望のレイアウトから得られ、各粗大図形は、前記細線図形の微小寸法に直角の方向のみで縮小／拡張されることを特徴とする請求項１１に記載のマスク・セット。
【請求項１４】
前記第１のマスクが、位相シフト領域を含むことを特徴とする請求項１１に記載のマスク・セット。
【請求項１５】
所定の粗大図形の寸法及び形状に依拠して、第３のマスクが１以上のＲＥＴを使用して作成されることを特徴とする請求項１１に記載のマスク・セット。
【請求項１６】
光源とこの光源を使用して多重マスク層をパターン形成するためのマスク・セットを含む、集積回路（ＩＣ）層をパターン形成するためのリソグラフィー装置であって、
前記マスク・セットが、
第１のマスク層内に細線図形のみを画定するための第１のマスクであって、各細線図形は光の波長未満の寸法を有しており、細線図形のセットを含む細線パターンのピッチは波長以下である、該第１のマスクと、
細線図形の除去及び除去部分の指定の一方のための第２のマスクであって、この第２のマスクは、膨張図形を含み、各膨張図形は、レイアウト図形の微小寸法に沿った方向のみで拡張した所望レイアウトのレイアウト図形に対応しており、前記所望レイアウト内の少なくとも１つのレイアウト図形は、細線図形と粗大図形を含む、該第２のマスクと、
パターン形成された第１のマスク層上に形成された第２のマスク層内に前記ＩＣ層の複数個の粗大図形を画定するための第３のマスクであって、２つの細線図形を接続するべく少なくとも１つの粗大図形が画定された、該第３のマスクとを含むことを特徴とする装置。
【請求項１７】
各レイアウト図形は、量Ｂｌｏａｔ／２で拡張され、ここで、
Ｔ≦Ｂｌｏａｔ／２≦Ｐｍｉｎ−Ｆｍｉｎ−Ｔであり、
式中、Ｔはマスク不整合公差であり、Ｐｍｉｎは前記所望レイアウトの最小ピッチであり、Ｆｍｉｎは微小寸法であることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記複数個の粗大図形は、縮小／拡張操作を使用して所望のレイアウトから得られ、各粗大図形は、前記細線図形の微小寸法に直角の方向のみで縮小／拡張されることを特徴とする請求項１６に記載のマスク・セット。
【請求項１９】
前記第１のマスクが、位相シフト領域を含むことを特徴とする請求項１６に記載のマスク・セット。
【請求項２０】
所定の粗大図形の寸法及び形状に依拠して、前記第３のマスクが１以上のＲＥＴを使用して作成されることを特徴とする請求項１６に記載のマスク・セット。
【請求項２１】
集積回路（ＩＣ）の層をパターン形成するに使用される多重マスク層をパターン形成するリソグラフィー工程に使用されるマスク・セットであって、
第１のマスク層内に画定される細線図形の除去及び除去部分の指定の一方を行うための第１のマスクであって、この第１のマスクは、膨張図形を含み、各膨張図形は、所望レイアウトの微小寸法に沿った方向のみに拡張した所望レイアウトのレイアウト図形に対応している、該第１のマスクと、
パターン形成された第１のマスク層上に形成された第２のマスク層内に回路設計の複数個の粗大図形を画定するための第２のマスクとを含み、
前記パターン形成された第１のマスク層は、第１のマスクを使用した第１のマスク層の露光によって少なくとも部分的に生成され、２つの細線図形を接続するべく少なくとも１つの粗大図形が画定されることを特徴とするマスク・セット。
【請求項２２】
各レイアウト図形は、量Ｂｌｏａｔ／２で拡張され、ここで、
Ｔ≦Ｂｌｏａｔ／２≦Ｐｍｉｎ−Ｆｍｉｎ−Ｔであり、
式中、Ｔはマスク不整合公差であり、Ｐｍｉｎは前記所望レイアウトの最小ピッチであり、Ｆｍｉｎは微小寸法であることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記複数個の粗大図形は、縮小／拡張操作を使用して前記所望レイアウトから得られ、各粗大図形は、前記細線図形の微小寸法に直角の方向のみに縮小／拡張されることを特徴とする請求項２１に記載のマスク・セット。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
【０００２】
この出願は、２００８年７月２３日に出願された「多重マスク及び多重マスク層を利用した単一集積回路層のパターン形成」という標題の米国特許出願第１２／１７８，４７２号出願である米国特許第７，５６０，２０１号及び２００６年５月２４日に出願された「多重マスク及び多重マスク層を利用した単一集積回路層のパターン形成」という標題の米国特許出願第１１／４２０，２１７号出願である米国特許第７，５３７，８６６号に関連しており、両者ともに引証としてこの明細書に加えられる。
【０００３】
この出願は、集積回路（ＩＣ）の図形（ｆｅａｔｕｒｅ）形成に関し、特に、コスト効率の良い方法でＩＣ内の特定図形のサブ波長解像度を達成することに関する。
【背景技術】
【０００４】
集積回路の設計の際、技術者は、通常、特定機能の実行を目的として相互に電気的に接続される個別回路要素より成る回路設計図の作成を支援するコンピュータ・シミュレーション・ツールを頼りにしている。この集積回路を半導体基板に実際に製作するためには、回路設計図は、物理的な表現すなわちレイアウトに変換されなければならず、この表現又はレイアウトは、さらに、一連のテンプレート（例えば、マスク）に転写され、これは、半導体基板内又はその上層を順次パターン形成するのに使用される。コンピュータ支援設計（ＣＡＤ）ツールは、回路設計図を一連の二次元パターンに変換するレイアウト設計者の作業を支援し、この一連の二次元パターンが、能動素子領域、ゲート電極、コンタクトホール、金属接続部、等のＩＣのコンポーネント層を画定する。
【０００５】
レイアウト・パターンを半導体基板表面へと転写する方法としては、光学的リソグラフィー（フォトリソグラフィー）の工程の使用があり、このリソグラフィーでは、レイアウト・パターンは、まず、物理的なテンプレートに転写され、このテンプレートは、次に、半導体基板（以下では「ウエハ」という）の表面にレイアウト・パターンを光学的に投影するために使用される。
【０００６】
ＩＣレイアウトを物理的なテンプレートに転写する作業においては、マスクは、通常、ＩＣの各層毎に作成される。例えば、特定層（例えば、ゲート電極層）のレイアウト・パターンを表すデータが、電子ビーム機器に入力され、この電子ビーム機器が、ブランク・マスク上にそのレイアウト・パターンを書き込む。マスク作成の後、マスクは、一度に一つずつ、多数のウエハ上にレイアウト・パターンを光学的に投影するのに使用される。この光学的投影は、マスクを介してウエハ上に光を照射することによって実施される。マスク画像のウエハ表面への方向付け、縮小化、及び／又は焦点調整操作のため光学レンズ及び／又は鏡が使用される。露光の前に、ウエハは、まず、エッチングに対して耐性であり、それ故フォトレジストと言われる感光性材料のマスク層で被覆される。
【０００７】
二層構造マスクでは、光はマスクの透明領域を通過し、したがって、この領域内のフォトレジスト被覆を露光する。これとは対照的に、光は、二層構造マスクの不透明領域で妨げられ、したがって、これらの領域内のフォトレジスト被覆は露光されずに残される。次に、フォトレジスト被覆が化学溶剤内で現像されると、露光された領域（ポジ型フォトレジストの場合）又は露光されなかった領域（ネガ型フォトレジストの場合）のいずれかが、選択的に除去される。その結果生成物は、下側又は上側の層の配列、図形、線、並びに形状を画定する所望のパターンを表すフォトレジスト層で被覆されたウエハである。次に、フォトレジスト層は、各々、下側の層が処理された後に（例えばエッチングの後に）又は上側の層が堆積された後に、除去される。このフォトリソグラフィー工程は、通常、各層毎に別のマスクを使用して、ＩＣの各層を画定するのに使用される。
【０００８】
図１は、年に対する長さ（対数目盛による）の変化を示す図表１００を図解する。示されるように、ウエハ上に図形を画定するべくフォトリソグラフィーで使用される光の波長（曲線１０１で示される）は、１９９６年以前、すなわち、概ね０．２５μｍ（最小ハーフピッチ）技術ノードまでの最小図形寸法よりも短かった。この期間においては、レイアウト・パターンの合成及びマスクからウエハへのレイアウト・パターンの転写は、最少量の歪みで比較的容易であった。例えば、図２は、各々、デザイン・ステージ２０１、マスク・ステージ２０２、及びウエハ・ステージ２０３において作成された０．２５μｍ（２５０ｎｍ）技術ノードにおける図形２０４、２０５、及び２０６を図解する。この技術ノードにおいては、マスクは、単に、対応する層に関する所望のレイアウト・パターンを表す幾何学的形状を含んでいる。
【０００９】
図表１００（図１）に示すように、前記０．２５μｍ技術ノードの後では、最小図形寸法は、フォトリソグラフィーに使用される光波長よりも益々小さくなっている。すなわち、現在製造されている多くのＣＭＯＳ（相補的金属酸化物半導体）ＩＣ製品では、最小図形寸法（例えば、トランジスタの最小ゲート長さＬｇｍｉｎ）は、フォトリソグラフィー工程において最小図形を画定するのに使用される光の波長よりも非常に小さな寸法である。ウエハ・ステージ２０３でウエハに所望のレイアウト・パターンを実現するために、このサブ波長フォトリソグラフィー方式では、マスク・ステージ２０２において解像度向上技法（ＲＥＴ）が必要である。
【００１０】
例えば、図２に示される０．１８μｍ（１８０ｎｍ）技術ノードでは、設計図形２０７は、単にマスク図形２０８として再生された場合に、不完全に画定されたウエハ図形２１０を得ることとなる。許容可能な鮮明度を達成するべく、ルールベースの光近接補正（ＯＰＣ）及びモデルベースのＯＰＣのようなＲＥＴを使用してＯＰＣ補正マスク図形２０９を作成することができ、これは、次に、ウエハ図形２１１を作成するために使用される。ルールベースのＯＰＣ図形は、セリフ、ハンマーヘッド、及びアシストバーを含む。モデルベースのＯＰＣでは、設計図形のエッジ・セグメントは移動可能である。いずれのＯＰＣ技法においても、原設計図形は、近接効果の補償のために修正される。
【００１１】
技術ノードが小さいほど、マスク・ステージにおいて、より複雑なレイアウト・パターンを必要とする。例えば、０．０９μｍ（９０ｎｍ）技術ノード及びその域を越えたところでは、単純にマスク図形２１３として再生される設計図形２１２は、ウエハ・ステージ２０３において印刷すらされない。位相シフト法と言われる別のＲＥＴを利用して、位相シフト・マスク図形２１４を作成することが可能である。位相シフト法は、通常、リソグラフィー工程のコントラストを向上する。しかし、この技術ノードでは、位相シフト法自体は、不完全な形状のウエハ図形２１６の作成が可能であるにすぎない。したがって、図形２１５の作成のためには、ＯＰＣと位相シフトＲＥＴの組合せが必要であり、これは、次に、設計図形２１２に忠実なウエハ図形２１７を作成可能である。
【００１２】
とりわけ、そのような複雑なＲＥＴは、サブ波長解像度を可能とするが、しかし、設計及び製造（例えば、フォトリソグラフィー）のコストが高い。不都合なことに、時間とともに技術進歩による光波長と最小図形寸法の間の差の拡大の故に、このコストは、各新世代集積回路技術毎に相当に大きくなることが予期される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、コスト効率の良い方法で良好なサブ波長図形鮮明度を提供する技術に対する需要が起こっている。
【課題を解決するための手段】
【００１４】
設計に対して優れた忠実度で単一集積回路（ＩＣ）層をパターン形成することを目的としてウエハ表面上に多重マスク及び多重マスク層が使用される。１実施例では、ウエハ表面上の第１のマスク層内に１以上の幾何学的標準細線パターンを形成するため、１以上の解像度向上技法（ＲＥＴ）を使用して作成された第１のマスクが使用される。特に、第１のマスク層内に形成される各図形は、サブ波長であり、言い換えるならば、その幅は、図形の形成のために使用される光の波長よりも小さい寸法である。さらに、各細線パターンのピッチ（線幅と間隔幅の合計）は、前記波長以下の寸法である。各細線パターン内の線は、実質的に等しい幅を有する。各細線パターン内の間隔は、線の幅と等しい幅を有していても良いし、有していなくてもよい。この第１のマスクは、細線図形のみを形成するので、複数の製品（例えば、異なるＩＣ設計用のゲート電極層）内に同一のＩＣ層を（少なくとも部分的に）画定するのに使用される。したがって、１以上のＲＥＴの使用が原因でコストは高額となるが、ＩＣ設計当りのマスク・コストは、ＩＣ層全体を画定するために単一マスクを使用する従来の事例よりも低額となる。
【００１５】
回路設計の実行に必要とされない細線パターンの図形は、次に、第２のマスクを使用して第１のマスク層から除去される。ポジ型フォトレジストに関し、第２のマスクは、細線図形を維持しない領域を追加的に露光し、且つ、第１のマスクを使用して画定された細線図形のうちの幾つかの所望図形を保護する。この第２のマスク上の図形の最小横寸法は、細線パターンのピッチよりも長く、これは、細線図形の幅よりも格段に長い。そのため、第２のマスクの作成のためには、より少ない数（有るならば）のＲＥＴを必要とする。したがって、第２のマスクのコストは、ＩＣ層を画定するのに使用される単一マスクよりも実質的に低額である。
【００１６】
便宜なことに、第２のマスクは、ＩＣの層の所望レイアウトにアクセスし、次に、レイアウト図形の微小寸法（例えば、細線部分の幅）に沿った方向のみに所望レイアウト内の各レイアウト図形を拡張することによって、自動的に作成される。所望レイアウト内の少なくとも１つのレイアウト図形は、細線図形（ｆｉｎｅ−ｌｉｎｅ  ｆｅａｔｕｒｅ）と粗大図形（ｃｏａｒｓｅ  ｆｅａｔｕｒｅ）を含むことをご留意願いたい。すなわち、前記の拡張は、細線図形と粗大図形の両者に作用する。１実施例では、各レイアウト図形は、Ｂｌｏａｔ／２の量だけ拡張し、ここで、
Ｔ  ≦  Ｂｌｏａｔ／２  ≦  Ｐｍｉｎ  −  Ｆｍｉｎ  −  Ｔであり、
式中、Ｔは、マスク不整合公差であり、Ｐｍｉｎは、所望レイアウトの最小ピッチであり、Ｆｍｉｎは、微小寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）である。１実施例では、第２のマスク用の設計は、電子設計自動化（ＥＤＡ）ツール（又はコンピュータ又はプロセッサを使用してランする他のソフトウェア・ツール）を使用して自動的に作成される。
【００１７】
第２のマスクを使用しての露光の後、第１のマスク層は、（第１のマスク層内にハード・マスク層が含まれている場合には）フォトレジスト現像又はフォトレジスト現像とエッチングの組合せを経てパターン形成される。この段階において、パターン形成された第１のマスク層は、ＩＣ層の所望細線図形に直接的に対応する。
【００１８】
次に、所望の位置で第１のマスク層の細線図形を相互に接続し、且つまた他の粗大図形を形成するために、第２のマスク層（例えば、フォトレジスト）が使用される。第２のマスク層は、第３のマスクを使用して露光される。この第３のマスク上の図形の最小横寸法は、細線図形の幅よりも大きな寸法であり、細線パターンのピッチ以上の寸法である。そこで、第３のマスクを作成するには、より少ない数の、光学的近接補正のようなＲＥＴ（有るならば）が必要である。したがって、第３のマスクのコストは、ＩＣ層の画定に使用される単一マスクに関するよりも実質的に低額である。この露光の後に、第２のマスク層は、パターン形成される。
【００１９】
この段階において、下側のＩＣ層は、パターン形成された第１と第２のマスク層によって形成された複合マスクを使用してパターン形成される。ＩＣパターン形成工程は、（必要に応じて）等方性又は異方性である、ＩＣ層のエッチングを含む。ＩＣ層がパターン形成された後に、少なくとも、第１及び第２のマスク層のフォトレジスト層及びＩＣデバイス製造に不要な任意の他の層が除去される。
【００２０】
粗大図形は、第３のマスクに関して、所望レイアウトにアクセスして、この所望レイアウト上のいずれの細線図形も消滅するまで縮小操作を実行し、次に、この縮小されたレイアウトに拡張操作を実行することによって、いずれの粗大図形も所望レイアウト上のものと実質的に同一寸法を有するように拡張する。１実施例では、ここでの縮小／拡張量は、少なくとも、所望レイアウト上の細線図形の幅の２分の１である。１実施例では、この縮小操作及び拡張操作は、細線図形の微小寸法（例えば、幅）に直角な方向のみに実行される。
【００２１】
上述した多重マスク及び多重マスク層は、単一集積回路（ＩＣ）層内に細線パターンと粗大図形を画定することを目的として使用される。便宜なことに、細線パターンと粗大図形を画定するマスクは、本質的に不整合を許容し、これにより、形成される複合マスク又はパターン形成されたＩＣ層で接続されない図形がないようにする。
【図面の簡単な説明】
【００２２】
【図１】年に対する、ＣＭＯＳ（相補的金属酸化物半導体）集積回路（ＩＣ）製造用フォトリソグラフィーで使用の光波長と最先端ＩＣ上の図形の最小ハーフピッチを描いた図表である。
【図２】幾つかの技術ノード（最小ハーフピッチで指定される）での設計図形、マスク図形、及び印刷ウエハ図形を図解する。
【図３Ａ】複数個の並列図形を含むＩＣ層用の単純なレイアウト設計を図解する。
【図３Ｂ】並列図形の両側に配置された位相シフターを含み、図３Ａの単純なレイアウトに対応するストライプ・パターンをウエハ上のマスク層へと転写するのに使用されるマスクを図解する。
【図３Ｃ】図３Ｂのマスクを使用してウエハ上のマスク層内に画定可能な幾何学的標準細線パターンを図解する。
【図３Ｄ】幾何学的標準細線パターンを備えたハード・マスク層を形成するための例示的ステップを図解する。
【図３Ｅ】図３Ｄの工程を利用して形成されたハード・マスク・スペーサ・パターンの平面図を図解する。
【図４Ａ】２つの所望細線図形を含む細線パターンが形成されたマスク層であって、回路設計を実行するのに細線図形を必要としない領域を示した該マスク層を図解する。
【図４Ｂ】第１のマスク層の細線図形を所望の箇所で相互に接続するための第２のマスク層内に画定された粗大図形を図解する。
【図５Ａ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図５Ｂ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図５Ｃ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図５Ｄ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図５Ｅ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図５Ｆ】細線図形の除去部分を指定し又は除去するマスクを自動的に作成し且つ使用する技法を図解する。
【図６】設計に対して優れた忠実度で単一ＩＣ層のパターン形成を行う多重マスク及び多重マスク層に関する例示的なステップを図解する。
【図７Ａ】縮小／拡張操作を利用してレイアウトの粗大図形を画定する技法を図解する。
【図７Ｂ】縮小／拡張操作を利用してレイアウトの粗大図形を画定する技法を図解する。
【図７Ｃ】縮小／拡張操作を利用してレイアウトの粗大図形を画定する技法を図解する。
【図７Ｄ】縮小／拡張操作を利用してレイアウトの粗大図形を画定する技法を図解する。
【図８】例示的ＥＤＡツールを含む例示的デジタルＡＳＩＣ設計フローの簡略図表を示す。
【発明を実施するための形態】
【００２３】
各集積回路（ＩＣ）に関しては、明白に、図形の多くが、周期的パターン（又は少なくとも擬似周期的なパターン）を有しているとみなすことができる。この周期性は、ウエハ上の多重マスク層へと転写されるパターンの単純化に有効に利用できる。上述したように、サブ波長技術ノードでのマスク図形上の屈曲部又はコーナーは、いずれも、ウエハ上でのパターン再現忠実度が格段に劣る。したがって、単純化されたパターンをマスク上に（又は任意のパターン転写ツールに関して）使用することによって、ウエハの周期的（擬似周期的）パターンの最適解像度を向上することができる。
【００２４】
例えば、１実施例において、ウエハ表面上の第１のマスク層に１以上の幾何学的標準細線パターンを画定するために、第１のマスクが利用される。明白に、第１のマスクで画定される各図形は、サブ波長であり、すなわち、その幅は、その図形の形成に使用される光の波長未満であり、したがって、この明細書では、細線図形で呼ばれる。
【００２５】
図３Ａは、ＩＣ層に関する単純なレイアウト３００を図解する。レイアウト３００の並列図形は、例えば、メモリ・アレイを形成するトランジスタのゲートを表す。図３Ｂは、レイアウト３００に対応するストライプ・パターンをウエハ上の第１のマスク層に転写するべく並列図形３０３の両側に設置可能な位相シフター３０２（０度位相シフターと１８０度位相シフターとが異なる斜行平行線模様で示されている）を含むマスク３０１を図解する。便宜なことに、その幾何学的標準パターンの故に、マスク３０１は、複数の製品（例えば、異なるＩＣ設計用のゲート電極層）内に同一のＩＣ層を（部分的に）画定するのに使用される。すなわち、１以上のＲＥＴの使用（以下に詳述する）が原因で、マスク３０１のコストは高額となるが、ＩＣ設計毎のマスク・コストは、単純なマスクがＩＣ層全体の画定に使用される従来技術の場合よりは低額である。
【００２６】
図３Ｃは、マスク３０１を使用してウエハ上の第１のマスク層内に画定された細線図形３１１の幾何学的標準パターン３１０を図解する。第１のマスク層は、例えば、フォトレジスト又はフォトレジスト及び１以上の下側の層を含む複合マスク層で構成可能である。複合マスク層をパターン形成する場合には、フォトレジスト（最上層）が最初に現像され、下側の層（「ハード」マスク層と言われる）がその後にエッチングされる。多くの種類の材料、例えば、ケイ素、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、炭化ケイ素、ケイ化物、無定形炭素、アルミニウム、チタン、窒化チタン、窒化タンタル、タングステン、有機又は無機基質が、ハード・マスク層として使用可能であることにご留意願いたい。すなわち、第１のマスク層とは、概ね、ＩＣ層へのパターンの転写をし易くするウエハ上に形成された単一層又は複合層のいずれかである。
【００２７】
明白に、各細線図形３１１は、その図形を形成するために使用される光の波長（λ）よりも小さな最小幅Ｆを有する。さらに、前記最小幅Ｆと図形間の最小間隔の合計と定義される細線パターンのピッチ（Ｐ）も、また、前記波長λ以下である。細線パターン３１０が単純なパターンなので、マスク３０１は、第１のマスク層上の細線図形３１１の最適解像度を最小コストで提供することができる。
【００２８】
マスク３０１内の位相シフトの利用は例示的なＲＥＴであることにご留意願いたい。他の実施例においては、他のＲＥＴの利用が可能である。また、ウエハ上の第１のマスク層へのストライプ・パターンの転写のためには、干渉リソグラフィー、ナノインプリント・リソグラフィー、又は、スペーサ・リソグラフィーを使用することができる。干渉リソグラフィーでは、２以上の干渉性のコーヒーレントな光学ビームが、フォトレジスト・マスク層内に線と線間部を形成するのに使用される露光された線と露光されていない線が交互に配置された露光パターンを生成する。λを干渉リソグラフィー工程で使用される放射波長とした場合に、この線と線間部は、λ／２に近づくピッチＰを有する。線又は線間部の最小図形寸法は、露光波長を４で割った（λ／４）程に小さい。ナノインプリント・リソグラフィーは、金型を使用してマスク層を機械的に変形することによってマスク層（例えば、フォトレジスト）から細線図形を形成する。
【００２９】
図３Ｄは、スペーサ・リソグラフィーを使用して、第１のマスク層内に細線図形を形成する例示的なステップを含むフローチャートを図解する。ブロック矢印は、各ステップからウエハ上の対応する画定構造を指示する。ステップ３２１では、フォトレジスト層３３１が、犠牲的ハード・マスク層３３２（これは、別のＩＣ層３３３上に形成される）上に被覆される。ステップ３２２では、第１のマスクを使用してフォトレジスト層３３１が露光され、次に、現像されてパターン形成されたフォトレジスト３３１Ａを形成する。この第１のマスクは、１以上のＲＥＴを使用して又は使用しないで作成可能であることにご留意願いたい。ステップ３２３では、犠牲的ハード・マスク層３３２がエッチングされてパターン形成された犠牲的ハード・マスク層３３２Ａが形成され、そして、パターン形成されたフォトレジスト３３１Ａは除去される。１実施例では、パターン形成された犠牲的ハード・マスク層３３２Ａ内の図形の幅は、フォトレジストのトリミングによって、及び／又は、犠牲的ハード・マスク層のオーバーエッチングによって調整される。
【００３０】
ステップ３２４では、例えば、化学蒸着法（ＣＶＤ）によって、パターン形成された犠牲的ハード・マスク層３３２Ａの上に第１のハード・マスク層３３４が、等角的に堆積される。ステップ３２５では、第１のハード・マスク層３３４は、異方性エッチングされ、これにより、パターン形成された犠牲的ハード・マスク層３３２Ａの側壁に沿って第１のハード・マスク層の「スペーサ」３３５を後に残す。スペーサ３３５の幅（より明確にスペーサ３３５を示すためにパターン形成された犠牲的ハード・マスク層３３２Ａ内の図形の幅に対して拡大して示されている）は、堆積された第１のハード・マスク層の厚さに関係しており、したがって、サブ波長寸法である。ステップ３２６では、パターン形成された犠牲的ハード・マスク層３３２Ａは、選択的に除去され、これにより、ＩＣ層３３３上に１以上の幾何学的標準細線パターンで形成されたスペーサ３３５が後に残される。この段階で、別のマスク層（例えば、フォトレジスト）がスペーサ３３５の上に形成される。説明の簡略化のため、この追加的なマスク層は、第２のマスク層の一部として記述される。
【００３１】
明白なことに、各細線図形（スペーサ）は、サブ波長であり、すなわち、その形成のために使用される光の波長よりも狭く、細線パターンのピッチは、その波長以下である。スペーサ・リソグラフィーの１つの有利性は、細線図形の幅が、堆積される層の厚さによって決定される点にあり、これは、１つのウエハ全体で且つウエハ同士で非常に均一である。したがって、スペーサ・リソグラフィーは、従来のフォトレジスト・マスク層技法に比べ、微小寸法（ＣＤ）に関する優れた制御を提供する。
【００３２】
回路設計の実行に必要でない細線パターンの図形は、次に、第２のマスクを使用して、第１のマスク層から除去する又は少なくとも除去することを指定する。第２のマスクは、細線図形が保持されておらず、且つ、第１のマスクを使用して画定された（又は、スペーサ・リソグラフィーの場合では、第１のマスクから得られる）細線図形の所望のいずれの図形も保護する領域を露光する。
【００３３】
図４Ａは、マスク層４００を図解しており、この中には、回路設計の実行に必要な２つの所望の細線図形４０１と４０２を含む細線パターンが、画定される。除去領域４１０と４１１（これは、回路設計の実行に必要ではない細線パターンの図形を含む）が、また、図４Ａに示される。細線図形と除去領域の間の不整合公差が、（Ｐ−Ｆ）／２であることにご留意願います。すなわち、例えば、細線図形４０２と除去領域４１１の間の不整合公差は、（Ｐ−Ｆ）／２である。
【００３４】
スペーサ・リソグラフィーに関しては、ステップ３２５の異方性エッチング工程が、図３Ｅに示されるように、パターン形成された犠牲的ハード・マスク層３３２Ａの図形の各側壁に沿うスペーサ３３５を生成することにご留意願います。したがって、第２のマスクは、また、細線図形の図形３４０Ａ及び／又は図形３４０Ｂを除去するのに使用可能である。
【００３５】
１実施例では、第２のマスク上の図形の最小横寸法は、細線パターンのピッチＰよりも大きく、これは、細線図形の幅よりも格段に大きい。スペーサ・リソグラフィーを使用して細線図形を形成する別の実施例では、第２のマスク上の図形の最小横寸法は、細線スペーサ・パターンのピッチＰよりも小さく、そして、第１のマスク上のそれよりも小さい図形幅を有する。どちらの場合も、第２のマスクを作成するためには、少数の（もし、あれば）ＲＥＴが必要である。すなわち、第２のマスクのコストは、ＩＣ層の画定に使用される単一マスクよりも実質的に低い。
【００３６】
第２のマスクを使用しての露光の後、従来の方法によって、第１のマスク層がパターン形成される。例えば、１実施例において、第１のマスク層がフォトレジスト層のみを含む場合には、第１のマスク層のパターン形成のためにフォトレジスト現像工程が使用される。別の実施例では、第１のマスク層がフォトレジスト層（最上層）とハード・マスク層（最上層の下側の１以上の層）を含む場合には、フォトレジスト現像工程に加えて、１以上のエッチング工程が使用される。
【００３７】
この段階において、第２のマスク層（例えば、フォトレジスト層）が、次に、ＩＣ層の上に形成される。第２のマスク層は、第１のマスク層の細線図形を所望の位置において接続し、また、粗大図形（例えば、パッド）を形成するのに使用される。第２のマスク層の露光のため第３のマスクが使用される。第３のマスク上の図形は、細線図形の幅よりも大きな最小横寸法を有しており、これは、細線図形のピッチＰ以上である。
【００３８】
図４Ｂは、細線図形４０１と４０２を相互に接続するように第２のマスク層内にパターン形成された粗大図形４２０を図解する。図形除去領域４１０と４１１は、参照用のみの図示であることにご留意願いたい。細線図形に対して配置された粗大図形の不整合公差は、最小幅Ｆ以上であり、且つピッチＰ未満である。すなわち、細線図形４０１に対する粗大図形４２０の整合公差４２１は、最小図形幅Ｆ以上であり、且つピッチＰ未満である。１実施例においては、整合公差４２１は、最小図形幅Ｆ以上であり、且つ半ピッチ（Ｐ／２）未満である。
【００３９】
図５Ａ−５Ｆを参照して、第２のマスクを自動的に作成して使用する有効な技法を説明する。図５Ａは、レイアウト図形５０１、５０２、５０３及び５０４を含む例示的な所望レイアウト・パターン５００を図解する。１実施例では、図５Ａに示されるものと同様の多数（数百、数千、数万、等）の図形を含むメモリ・アレイの実行のためにレイアウト・パターン５００が使用される。
【００４０】
レイアウト・パターン５００において、レイアウト図形５０１と５０４は、長さＬ１を有し、これに対して、レイアウト図形５０２と５０３は、長さＬ２を有する。この実施例では、レイアウト図形５０１−５０４の各々は、最小図形寸法Ｆｍｉｎを備えた細線図形と、パッド図形寸法Ｆｐａｄを備えた非細線図形（すなわち、粗大図形）を有する。このレイアウトに関する最小ピッチＰｍｉｎは、参照のために示されている。この最小図形寸法Ｆｍｉｎは、また、フォトリソグラフィー業界において微小寸法（ＣＤ）と言われていることにご留意願います。単独の粗大図形（図示しない）は、ＣＤそれ自体を有しないが、しかし、所定の図形寸法を有している。
【００４１】
レイアウト・パターン５００は、第１のマスクによって画定される細線パターンに重ね合わせ且つ整合させる。図５Ｂは、細線図形５１０、５１１、５１２、及び５１３を含む例示的な細線パターンを図解する。図５Ｃは、細線図形５１０、５１１、５１２、及び５１３に重ね合わせ且つ整合させるレイアウト・パターン５００を図解する。
【００４２】
第２のマスクの自動作成の１側面に従い且つ図５Ｄを参照して、レイアウト図形５０１−５０４は、微小寸法に沿った各方向において量Ｂｌｏａｔ／２で拡張される（例えば、矢印５２５によって示されるように）。この発明の１側面に従い、
Ｔ≦Ｂｌｏａｔ／２≦Ｐｍｉｎ−Ｆｍｉｎ−Ｔであり、
この式中、Ｔは、マスク不整合公差であり、これは、典型的には、使用される露光ツールによって決定される（例えば、Ｆｍｉｎの１／３よりも小さなオーダーで）。便宜なことに、このＢｌｏａｔ／２の拡張は、細線図形の所望部分の保護を確実にし、一方、隣接する所望されない細線図形は保護しない。さらに、このＢｌｏａｔ／２の拡張は、格段の不整合公差を確保する。その結果形成された拡張図形５２１、５２２、５２３、及び５２４が、図５Ｄ内に示されている。第２のマスクは、第１のマスクを使用してウエハ上にパターン形成された細線図形に対して整合され、それにより、マスク不整合公差Ｔが最小化されることが好ましいことにご留意願います。そうでなければ、第２のマスクが細線図形下側のウエハ上の図形に整合した場合にＴは２倍の大きさになる。
【００４３】
明白に、この拡張は、細線図形（これによりＦｐａｄ＋Ｂｌｏａｔとなる）及び粗大図形（これによりＦｍｉｎ＋Ｂｌｏａｔとなる）の両者に影響を与える。この拡張は、微小寸法に対して直角の、すなわち、水平方向（レイアウト図形５０１−５０４の方向に基づいて）にあるいずれの図形寸法にも影響を与えないことにご留意願います。したがって、拡張図形５２１、５２２、５２３、及び５２４は、各々、レイアウト図形５０１、５０２、５０３及び５０４と同一の長さを有する。
【００４４】
粗大図形及び細線図形の拡張は、設計の複雑性を有意に最小限にし、ソフトウエア・ツールによる第２のマスクの自動作成を促進する。すなわち、ＥＤＡソフトウエア・ツールに支援された１人以上の回路設計者は、所望のレイアウト・パターンを設計することができる（例えば、図５Ａ参照）。そのレイアウト・パターン実行するためのマスク・セットの自動的な作成のためには、第２のマスク（これが所望されない細線図形とその部分を除去する）と第３のマスク（これがいずれの粗大図形の完成をも確実にする）を得るために必要なステップ数を最小にすることが望ましい。各レイアウト図形のＢｌｏａｔ／２だけの拡張が、そのような有利な効果を提供する。特に、レイアウト図形の細線図形に関するこのＢｌｏａｔ／２の拡張は、細線図形の所望部分を保護することを確実にするが、一方で、隣接する所望されない細線図形は保護しない。さらに、レイアウト図形の非細線図形に関するこのＢｌｏａｔ／２の拡張は、第３のマスクによって画定された粗大図形が、いずれの平均的な不整合にも関わりなく、第２のマスクによって画定された細線図形に接続されることを確実にする。すなわち、第２のマスクを使用して既に形成された各粗大図形の一部は、第３のマスクを使用して形成された粗大図形が、水平方向の不整合であるか垂直方向の不整合であるかに関わりなく、細線図形に接続されることを、ほぼ確実にする。
【００４５】
図５Ｅは、拡張図形５２１−５２４を含む第２のマスクを使用した細線図形の選択的エッチングに基づく、生成細線パターンを図解する。この細線パターンはエッチングされた細線図形５３１−５３４を含み、これは、細線図形とレイアウト図形５０１−５０４の粗大図形の一部を形成することにご留意願いたい（図５Ａ）。
【００４６】
図５Ｆは、第３のマスクによって画定される複数個の粗大図形を図解しており、ここで、粗大図形は、レイアウト図形５０１−５０４の粗大図形の完成を確実にする。すなわち、粗大図形５４１とエッチングされた細線図形５３１は、所望のレイアウト図形５０１を形成し、コース図形５４２とエッチングされた細線図形５３２は、所望のレイアウト図形５０２を形成し、粗大図形５４３とエッチングされた粗大図形５３３は、所望のレイアウト図形５０３を形成し、粗大図形５４４とエッチングされた細線図形５３４は、所望のレイアウト図形５０４を形成する。
【００４７】
図６は、優れた再現忠実性で単一ＩＣ層をパターン形成する多重マスク及び多重マスク層技法に関する例示的ステップを図解する。ステップ６０１では、１以上の細線パターンが第１のマスク層に画定され，ここで、各細線図形はサブ波長であり、すなわち、その幅は、細線図形を形成するのに使用される光の波長より小さくであり、且つ、各細線パターンのピッチは、前記波長以下である。細線パターンを設けるための技法には、位相シフト・マスク（ＰＳＭ）を使用するフォトリソグラフィー、干渉リソグラフィー、ナノインプリント・リソグラフィー、又はスペーサ・リソグラフィーを含む。
【００４８】
ステップ６０２では、回路設計を実行する必要のない細線パターンの一部分が、マスクを使用して第１のマスク層から除去される（スペーサ・リソグラフィーの場合には、除去することを指定される）。マスクは、細線図形が保持されない領域を露光し、第１のマスクを使用して画定された（又は第１のマスクから得られた）細線図形の所望の図形のいずれをも保護する。この露光の後、第１のマスク層は、フォトレジスト現像又はフォトレジスト現像とエッチングの組合せを使用して（ハード・マスク層が第１のマスク層内に含まれる場合）パターン形成される。パターン形成された第１のマスク層は、少なくとも、ＩＣ層の所望細線図形に対応する。
【００４９】
ステップ６０３では、回路設計の相互接続部と他の粗大図形が、パターン形成された第１のマスク層上に形成された第２のマスク層（例えば、フォトレジスト）内に画定される。このマスク層は、他のマスクを使用して露光される。このマスク上の図形の最小横寸法は、細線図形の幅よりも大きく、そして、細線パターンのピッチ以上である。このマスクは、第１のマスク層によって形成される細線図形下側のウエハ上の図形に整合しなければならないことにご留意願います。この露光の後、第２のマスク層のパターン形成が行われる。１実施例では、粗大図形の画定は、所望の図形レイアウトから得られる。例えば、図７Ａは、Ｄ型フリップフロップの１つの層に関する例示的な図形レイアウト７００を図解する。明白に、図形レイアウト７００は、細線図形７０１と粗大図形７０２を含む。粗大図形のみの画定のためには、細線図形７０１が消滅するまで、レイアウト７００を所定の量だけ縮小する。図７Ｂは、縮小操作後のレイアウト７００に対応するレイアウト７１０を図解する。この段階で、レイアウト７１０は、同一の所定量だけ拡張され、これによって、粗大図形のみが存在する状態を生成する。図７Ｃは、拡張操作後のレイアウト７１０に対応するレイアウト７２０を図解する。この縮小／拡張技法は、単純なアルゴリズムを使用して粗大図形のみからなる正確なレイアウトを有効に提供する。１実施例では、この縮小／拡張量は、少なくとも、細線図形７０１の幅の２分の１である。
【００５０】
利用されたレイアウト内の細線図形の幅は、半導体基板上の第１のマスク層内に画定された細線図形の実際の幅よりも大きいことにご留意願います。このことは、業界では、典型的には、フォトレジストが露光され現像された後に、酸素プラズマ処理を使用して、ウエハ上のフォトレジスト図形を「アッシュする」、すなわち縮小するからである。この寸法の差異は、上述した縮小／拡張操作の前に補償される。
【００５１】
別の実施例では、縮小／拡張操作は、細線図形の微小寸法に直角の方向でのみ実行されることをご留意願います。例えば、図７Ｄは、縮小操作が、細線図形の微小寸法に直角の方向でのみ実行された後のレイアウト７００に対応するレイアウト７３０を図解する。この実施例では、図７Ｃのレイアウト７２０は、また、拡張操作後のレイアウト７３０に対応する。
【００５２】
この段階では、パターン形成された第１の及び第２のマスク層によって形成された複合マスクを使用してステップ６０４において、下側のＩＣ層がパターン形成される。このパターン形成には、ＩＣ層の、等方性又は異方性である（必要に応じて）エッチングを含む。ＩＣ層がパターン形成された後に、少なくとも第１の及び／又は第２のマスク層のフォトレジスト層及びＩＣデバイス製造に不要ないずれかの他の層が除去される。
【００５３】
この多重マスク及び多重マスク層技法が、単一方向に配向され、そして、各細線パターン内における標準グリッド上に配列される細線図形を生成することにご留意願います。回路レイアウトに関してある種の制約を課すものの、この技法は、ＲＥＴ使用を促進することに加えて、図形の変形を有利に最小限にして、最適回路性能に関する最も先進的な小図形寸法を達成する。
【００５４】
添付図面を参照してこの発明の説明的実施例について詳細に説明したが、この発明はこれらの具体的実施例に限定されないことを理解されるべきである。これらは、包括的であること、又は、この発明を開示された具体的形態に限定することを企図していない。すなわち、多くの改良及び変更は明白であろう。
【００５５】
例えば、上述したように、第１のマスク層に画定された細線図形は、複数の細線パターンにグループ分けされ、そこで、各細線パターンは、共通の線幅と線方向を有する細線図形を含む。例えば、形成可能な２つの細線パターンを示す図３Ｅを参照されたい。すなわち、各細線パターンは、必要に応じて、集積回路内の異なるセル又はブロックに最適化される。
【００５６】
１実施例では、マスクの使用なしにウエハ表面上の第１のマスク層に１以上の幾何学的標準細線パターンを画定するために干渉リソグラフィーが使用される。第１のマスク層にそのように画定される各図形は、サブ波長である。さらに、各細線パターンのピッチは、その波長以下である。設計に関する様々な複雑性及び精巧さを備えた多くの干渉リソグラフィー・ツールが、利用可能である。干渉リソグラフィー工程には、ポジ型又はネガ型のいずれのフォトレジストも使用できる。
【００５７】
別の実施例では、マスクの使用なしにウエハ表面上の第１のマスク層に１以上の幾何学的標準細線パターンを画定するためにインプリント・リソグラフィーが使用される。インプリント・リソグラフィーの解像度は、インプリントに使用される金型内に作成することができる最小図形寸法によってのみ制限されるので、各細線図形の幅は、極端に小さい（１０ｎｍ未満）。さらに、各細線パターンのピッチも、同様に極端に小さい（１０ｎｍ未満）。幾つかのインプリント・リソグラフィー・ツールが市販されている。インプリント・リソグラフィー工程には、ポジ型又はネガ型のいずれのフォトレジストも使用できる。インプリントに使用される金型は、細線図形のみを画定するので、複数の製品（例えば、異なるＩＣ設計用のゲート電極層）内の同一ＩＣ層を（少なくとも部分的に）画定するのに使用できる。すなわち、金型の細線図形寸法の故に金型のコストは高額であるが、ＩＣ設計毎の金型コストは、ＩＣ層全体を画定するために単一金型を使用する従来の事例よりも低額である。
【００５８】
干渉リソグラフィー又はインプリント・リソグラフィーによって画定された回路設計を実行するのに不要な細線パターンの図形は、次に、第１のマスクを使用して第１のマスク層から除去される。ポジ型フォトレジストに関しては、干渉又はインプリント・リソグラフィー工程を使用して、第１のマスクは、細線図形を保持しない領域を露光し、細線図形の所望図形はいずれも保護する。この第１のマスク上の図形の最小横寸法は、細線パターンのピッチよりも大きく、これは、細線図形の幅よりも格段に大きい。すなわち、第１のマスクを作成するには、少数の（もし、あれば）ＲＥＴが必要である。したがって、第１のマスクのコストは、ＩＣ層の画定のために使用される単一マスクに関するよりも実質的に低額である。
【００５９】
この露光の後、第１のマスク層は、フォトレジスト現像又はフォトレジスト現像とエッチングの組合せ（第１のマスク層内にハード・マスク層が含まれている場合）を経てパターン形成される。この段階において、パターン形成された第１のマスク層は、ＩＣ層の所望細線図形に直接対応する。
【００６０】
次に、所望の位置で第１のマスク層の細線図形を相互に接続するのに、そして、また、粗大図形を形成するのに、第２のマスク層（例えば、フォトレジスト）が使用される。この第２のマスク層は、第２のマスクを使用して露光される。この第２のマスク上の図形の最小横寸法は、細線図形の幅よりも大きく、また、細線パターンのピッチ以上である。すなわち、第２のマスクの作成のためには、光学近接補正のような少数のＲＥＴが必要である。したがって、第２のマスクのコストは、ＩＣ層の画定に使用される単一マスクに関するよりも実質的に低額である。この露光の後、第２のマスク層がパターン形成される。
【００６１】
この段階で、下側のＩＣ層は、パターン形成された第１及び第２のマスク層によって形成された複合マスクを使用してパターン形成される。このＩＣパターン形成工程は、ＩＣ層の等方性又は異方性の（必要に応じて）エッチングを含む。ＩＣ層がパターン形成された後、少なくとも第１及び第２のマスク層のフォトレジスト層並びにＩＣデバイス製造に不要な他の層がいずれも除去される。
【００６２】
上述したように、第２のマスクは、電子設計自動化（ＥＤＡ）ツール（又は、コンピュータ又はプロセッサーを使用してランする他のソフトウェア・ツール）を使用して自動的に作成される。図８は、例示的ＥＤＡツールを含む例示的デジタル特定用途向け集積回路（ＡＳＩＣ）設計フローの略示説明図を示す。上側の段において、プロセスは、製品企画より開始し（ステップ８００）、ＥＤＡソフトウエア設計プロセスを実行する（ステップ８１０）。設計が終了すると、テープへの出力とされる（イベント８４０）。設計がテープへの出力とされた後、製造プロセス（ステップ８５０）並びにパッケージ及び組立工程（ステップ８６０）を実施し、最終的に、完成品チップが得られる（結果８７０）。
【００６３】
ＥＤＡソフトウエア設計プロセス（ステップ８１０）は、実際には、多数のステップ８１２−８３０より成り、これらのステップは、簡略化のために直線的に示している。実際のＡＳＩＣ設計プロセスにおいては、特定の設計は、所定の試験に合格するまでステップをいくつか戻らなければならないこともある。同様に、或る実際の設計プロセスでは、これらのステップは、異なる順序及び組合せで行われることがある。したがって、この明細書の説明は、特定ＡＳＩＣに関する詳細な又は推奨されるべき設計フローとしてよりも、むしろ、背景説明（ｃｏｎｔｅｘｔ）及び一般的な説明のために提供される。ＥＤＡソフトウエア設計プロセス（ステップ８１０）の構成要素ステップについての説明が以下に行われる。
【００６４】
システム設計（ステップ８１２）：
【００６５】
設計者は、実装したい機能性を記述し、ｗｈａｔ−ｉｆプランニングを実施して機能性改良や費用確認などを行う。ハードウエア−ソフトウエア・アーキテクチャ・ハーティショニングは、このステップで行うことができる。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、Ｍｏｄｅｌ  Ａｒｃｈｉｔｅｃｔ、Ｓａｂｅｒ、Ｓｙｓｔｅｍ  Ｓｔｕｄｉｏ、及びＤｅｓｉｇｎＷａｒｅ製品が含まれる。
【００６６】
論理設計及び機能性の検証（ステップ８１４）：
【００６７】
このステップでは、システム内のモジュールのためのＶＨＤＬ又はＶｅｒｉｌｏｇコードを書き込み、その設計を機能性の精度について検査する。より具体的には、設計を検査することによって、正しい出力を生成することを保証する。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、ＶＣＳ、ＶＥＲＡ、ＤｅｓｉｇｎＷａｒｅ、Ｍａｇｅｌｌａｎ、Ｆｏｒｍａｌｉｔｙ、ＥＳＰ及びＬＥＤＡ製品が含まれる。
【００６８】
試験のための合成及び設計（ステップ８１６）：
【００６９】
このステップでは、ＶＨＤＬ／Ｖｅｒｉｌｏｇを、ネットリストに変換する。ネットリストは、目標技術のために最適化される。完成品チップの検査を可能とする試験の設計及び実装を行う。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、Ｄｅｓｉｇｎ  Ｃｏｍｐｉｌｅｒ、Ｐｏｗｅｒ  Ｃｏｍｐｉｌｅｒ、Ｔｅｔｒａｍａｘ、及びＤｅｓｉｇｎＷａｒｅ製品が含まれる。
【００７０】
ネットリスト検証（ステップ８１８）：
【００７１】
このステップで、ネットリストは、タイミング制約との適合性及びＶＨＤＬ／Ｖｅｒｌｏｇソース・コードへの対応性に関して検査される。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ，製の例示的ＥＤＡソフトウエア製品には、Ｆｏｒｍａｌｉｔｙ、ＰｒｉｍｅＴｉｍｅ、及びＶＳＣ製品が含まれる。
【００７２】
設計プランニング（ステップ８２０）：
【００７３】
このステップでは、チップに関する全体的フロアプランが作成し、タイミング及び最上位ローティングについて解析する。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、Ａｓｔｒｏ及びＩＣ  Ｃｏｍｐｉｌｅｒ製品が含まれる。
【００７４】
物理的な実装（ステップ８２２）：
【００７５】
このステップでは、配置（回路素子の位置決め）及びローティング（回路素子の接続）を行う。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ，製の例示的ＥＤＡソフトウエア製品には、Ａｓｔｒｏ及びＩＣ  Ｃｏｍｐｉｌｅｒ製品が含まれる。
【００７６】
解析及び抽出（ステップ８２４）：
【００７７】
このステップでは、回路機能をトランジスタレベルで検証し、これによりｗｈａｔ−ｉｆ解析による改良を可能とする。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ，製の例示的ＥＤＡソフトウエア製品には、ＡｓｔｒｏＲａｉｌ，  ＰｒｉｍｅＲａｉｌ，  Ｐｒｉｍｅｔｉｍｅ及びＳｔａｒ  
ＲＣ／ＸＴ製品が含まれる。
【００７８】
物理的な検証（ステップ８２６）：
【００７９】
このステップでは、様々なチェック機能を実行し、製造、電気的な結果、リソグラフィックの結果、及び回路構成について正確性を保証する。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、Ｈｅｒｃｕｌｅｓ製品が含まれる。
【００８０】
分解能向上（ステップ８２８）：
【００８１】
このステップでは、レイアウトの幾何学的操作を行い、設計の製造可能性を改善する。図５Ａ−５Ｆを参照して上述した技法が、これらの幾何学的操作に含まれる。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、Ｐｔｏｔｅｕｓ、ＰｒｏｔｅｕｓＡＦ、及びＰＳＭＧｅｎ製品が含まれる。
【００８２】
マスクデータ準備（ステップ８３０）：
【００８３】
このステップでは、完成品チップを作成するのに使用するリソグラフィーのために、マスク作成用の「テープ出力」データを提供する。このステップで使用されるＳｙｎｏｐｓｙｓ，Ｉｎｃ．製の例示的ＥＤＡソフトウエア製品には、ＣＡＴＳ（Ｒ）のシリーズ製品が含まれる。
【００８４】
ＥＤＡソフトウエア／ツールは、１つのデータ保存システム、少なくとも１つの入力装置、及び少なくとも１つの出力装置からデータ及び命令を受信し、且つそれらに対してデータ及び命令を送信するように接続された少なくとも１つのプログラム可能なプロセッサを含むプログラム可能なシステム上で実行する１つ或いは複数のコンピュータプログラムに有利に実装することができる。
各コンピュータプログラムは、高次手続き型又はオブジェクト指向型プログラミング言語で、或いは所望に応じてアセンブリ言語又は機械語で実装することができる。いずれにせよ、その言語は、コンパイラ型言語又はインタープリタ型言語である。適切なプロセッサには、例えば、汎用マイクロプロセッサ及び特定用途向けマイクロプロセッサの両者のほか、他の種類のマイクロコントローラが含まれる。一般的に、プロセッサは、読み出し専用メモリ及び／又はランダムアクセスメモリから命令及びデータを受信する。一般的に、コンピュータは、データファイルの保存用として１つ或いは複数の大容量記憶装置を有しており、その大容量記憶装置には、磁気ディスク（例えば、内蔵されたハードディスク及びリムーバブルディスク）、光磁気ディスク、及び光ディスクが含まれる。コンピュータプログラム命令及びデータを具体的に実施するのに適合する記憶装置には、全ての形態の不揮発性メモリ（例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの半導体メモリ装置、及びフラッシュメモリ装置）、磁気ディスク（例えば、内蔵されたハードディスク及びリムーバブルディスク）、光磁気ディスク、及びＣＤ−ＲＯＭディスクが含まれる。前述したいずれのものも、特定用途向け集積回路（ＡＳＩＣ）により補足することができる又はそれに組み込むことができる。
【００８５】
したがって、この発明の範囲は、以下の請求項及びその均等物によって限定されることを意図している。
【符号の説明】
【００８６】
２０１    デザイン・ステージ
２０２    マスク・ステージ
２０３    ウエハ・ステージ
２０４，２０５，２０６    図形
２０７    設計図形
２０８    マスク図形
２０９    補正マスク図形
２１０、２１１、２１５、２１６、２１７    ウエハ図形
２１４    位相シフト・マスク図形
３００    レイアウト
３０１    マスク
３０２    位相シフター
３０３    並列図形
３１０    幾何学的標準パターン
３１１    細線図形
３３１    フォトレジスト層
３３１Ａ  フォトレジスト
３３２    犠牲的ハード・マスク層
３３２Ａ  犠牲的ハード・マスク層
３３３    ＩＣ層
３３４    第１のハード・マスク層
３３５    スペーサ
３４０Ａ  図形
３４０Ｂ  図形
４００    マスク層
４０１    細線図形
４０２    細線図形
４１０    領域
４１１    除去領域
５００    レイアウト・パターン
５０１、５０２、５０３、５０４    レイアウト図形
５１０、５１１、５１２、５１３    細線図形
５２１、５２２、５２３、５２４    拡張図形
５３１、５３２、５３４    細線図形
５４１、５４２、５４３、５４４    粗大図形
７００    図形レイアウト
７０１    細線図形
７０２    粗大図形
７１０    レイアウト
７２０    レイアウト
７３０    レイアウト
【図１】
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【図２】
2011520298.tif 000004
【図３Ａ】
2011520298.tif 000005
【図３Ｂ】
2011520298.tif 000006
【図３Ｃ】
2011520298.tif 000007
【図３Ｄ】
2011520298.tif 000008
【図３Ｅ】
2011520298.tif 000009
【図４Ａ】
2011520298.tif 000010
【図４Ｂ】
2011520298.tif 000011
【図５Ａ】
2011520298.tif 000012
【図５Ｂ】
2011520298.tif 000013
【図５Ｃ】
2011520298.tif 000014
【図５Ｄ】
2011520298.tif 000015
【図５Ｅ】
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【図５Ｆ】
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【図６】
2011520298.tif 000018
【図７Ａ】
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【図７Ｂ】
2011520298.tif 000020
【図７Ｃ】
2011520298.tif 000021
【図７Ｄ】
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【図８】
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【国際調査報告】
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