(57)【要約】  内部メモリリソース（６）を備え且つネットワーク（８）に接続された電子回路（２）の要素セット（４）を再構成するための方法は、前記ネットワーク（８）に接続されたサーバ（１０）から前記電子回路（２）のメモリリソース（６）に前記セット（４）のための構成データをダウンロードするステップを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部メモリリソース（６）を備え且つネットワーク（８）に接続された電子回路（２）の要素セット（４）を再構成するための方法において、
前記ネットワーク（８）に接続されたサーバ（１０）から前記電子回路（２）のメモリリソース（６）に前記セット（４）のための構成データをダウンロードするステップを備えることを特徴とする、方法。
【請求項２】
請求項１に記載の方法において、前記サーバ（１０）は第２のネットワーク（１１）を介して第２のサーバ（１２）に接続されていることを特徴とする、再構成方法。
【請求項３】
請求項１又は２に記載の方法において、前記電子回路（２）によってダウンロード要求を前記サーバ（１０）に送信するステップ（３２）を含み、前記要求は構成データの識別（３４）を含むことを特徴とする、再構成方法。
【請求項４】
請求項１乃至３の何れか１項に記載の方法において、前記電子回路（２）はＦＰＧＡ回路であることを特徴とする、再構成方法。
【請求項５】
請求項１乃至４の何れか１項に記載の方法において、前記ネットワーク（８）はローカルエリアネットワークであることを特徴とする、再構成方法。
【請求項６】
請求項５に記載の方法において、前記ローカルエリアネットワーク（８）はイーサネット（登録商標）ネットワークであることを特徴とする、再構成方法。
【請求項７】
請求項５に記載の方法において、前記ネットワーク（８）はＷｉ−Ｆｉ無線ローカルエリアネットワークであることを特徴とする、再構成方法。
【請求項８】
請求項５に記載の方法において、前記ネットワーク（８）はＣＡＮネットワークであることを特徴とする、再構成方法。
【請求項９】
請求項１乃至８の何れか１項に記載の方法において、前記構成データをダウンロードするステップ（４２）はデータリンクレベルに対して適応可能なプロトコルに基づいて実行され、前記プロトコルは前記電子回路（２）のメモリリソース（６）に適応可能であることを特徴とする、再構成方法。
【請求項１０】
請求項９に記載の方法において、前記構成データをダウンロードするステップ（４２）は、前記適応可能なプロトコルよって実行される、前記ダウンロードされた構成データのフローを調整するステップと関連付けられることを特徴とする、再構成方法。
【請求項１１】
請求項９又は１０に記載の方法において、前記構成データをダウンロードするステップ（４２）は、前記適応可能なプロトコルによって実行される、前記データの送信におけるエラー検出のステップと関連付けられることを特徴とする、再構成方法。
【請求項１２】
内部メモリリソース（６）を備え且つネットワーク（８）に接続された電子回路（２）の要素セット（４）を再構成するためのシステムにおいて、
前記ネットワーク（８）に接続されたサーバ（１０）から前記電子回路（２）のメモリリソース（６）に前記セット（４）のための構成データをダウンロードする手段を備えることを特徴とする、システム。
【請求項１３】
データリンクレベルのためのデータ送信方法において、該方法は、サーバ（１０）と内部メモリリソース（６）を備える電子回路（２）との間でデータリンクを使用し、前記データリンクは前記電子回路の前記メモリリソース（６）に適応可能であることを特徴とする、方法。
【請求項１４】
請求項１３に記載の送信方法において、該方法は、前記サーバ（１０）と前記電子回路（２）との間のデータフローの調整を実行することを特徴とする、方法。
【請求項１５】
請求項１３又は１４に記載の送信方法において、該方法は、前記サーバ（１０）と前記電子回路（２）との間でデータ送信エラーの検出を実行することを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリリソースを有し、ネットワークに接続された電子回路の要素セットを再構成するための方法に関する。
本発明は、さらに、対応の再構成システム及び対応のデータ送信方法に関する。
さらに特定すると、本発明は、通常、ある機能に対して使用される前にプログラム可能な或いは設定可能な論理要素のブロックから成る、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）回路に関する。
【背景技術】
【０００２】
従って、ＦＰＧＡ回路は、要求に応じて構成される再構成可能なシステムオンチップ実現システムを提供する。
このような文脈において、ＦＰＧＡ回路の再構成は、産業上の多くの応用において主要な重要性を推測させる。
【０００３】
通常、与えられた機能へのＦＰＧＡの再構成は、外部メモリからその回路のための再構成データをダウンロードすることによって達成される。ユーザがそのＦＰＧＡ回路を他の機能に対して使用することを望む場合、他の外部メモリから新しい再構成データをダウンロードすることによって、回路を再構成する必要がある。したがって、ＦＰＧＡ回路の機能と同じだけ多くの外部メモリを備える必要がある。
【０００４】
最近、ＦＰＧＡ回路の基本的な要素セットのみを再構成可能とする、ＦＰＧＡ回路を再構成するための方法が提案されている。この方法は、Ｖｉｒｔｅｘ部分的ダイナミック再構成として言及される。この方法は、それぞれの機能に対してＦＰＧＡ回路全体を再構成する必要がなく、そのために、小さなシリコン表面積を有するＦＰＧＡ回路を提供することが可能となると言う利点を有している。
【０００５】
しかしながら、この方法は、ＦＰＧＡ回路の基本的な要素セットのそれぞれの機能に対して適した、より多くの再構成データファイルを必要とする。したがって、部分的な再構成データの全てのブロックを記憶するために、利用可能な追加のメモリリソースを有する必要性がある。
【０００６】
その結果、ＦＰＧＡ回路の実際の要素における節約は、メモリにおいて部分的に失われる。したがって、メモリに向かってＦＰＧＡ回路のシリコンの平方ミリメートルの、言わば、移動がある。
【０００７】
従って、同じＦＰＧＡ回路の再使用を増加させることによって形成される利益は、低い再使用率を有する再構成データを記憶するための、利用可能な夥しいメモリを有する必要性によって、隠されてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、これらの問題点を解決することである。
さらに特定すると、本発明の目的は、ＦＰＧＡ回路の部分的再構成のための安価で高効率なソリューションを提供することである。
【課題を解決するための手段】
【０００９】
この目的のために、本発明は、メモリリソースを備えネットワークに接続された電子回路の要素セットを再構成するための方法に関し、前記ネットワークに接続されたサーバから前記電子回路のメモリリソースに前記セットのための再構成データをダウンロードするステップを備えることを特徴とする。
【００１０】
ある実施形態によれば、前記方法は、1つ又はそれ以上の以下の特徴を、単独で或いは技術に可能な組合せに基づいて備えている。これらの特徴は、
前記サーバが第２のネットワークを経由して第２のサーバに接続されること、
前記電子回路によって前記サーバに、前記構成データのアイデンティティーを含むダウンロード要求を送信するステップを含むこと、
前記電子回路はＦＰＧＡ回路であること、
前記ネットワークはローカルエリアネットワークであること、
前記ローカルエリアネットワークはイーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登録商標））ネットワークであること、
前記ネットワークはＷｉ−Ｆｉ無線ローカルエリアネットワークであること、
前記ネットワークはＣＡＮネットワークであること、
構成データをダウンロードするステップは、データリンクレベルに対して適応するプロトコルに従って実行されること、このプロトコルは前記電子回路の前記メモリリソースに適応可能であること、
構成データをダウンロードするステップは、前記適応プロトコルによって実行される、前記ダウンロードされた構成データを調整するステップに関連付けられること、
前記構成データをダウンロードするステップは、前記適応プロトコルによって実行される、データ送信におけるエラーを検出するステップに関連付けられること、である。
【００１１】
本発明は、さらに、メモリリソースを備え、ネットワークに接続された電子回路の要素セットを再構成するためのシステムに関し、前記ネットワークに接続されたサーバから電子回路のメモリリソースに前記セットのための構成データをダウンロードする手段を備えることを特徴とする。
【００１２】
本発明は、さらに、データリンクレベルのためのデータ送信方法に関し、サーバとメモリリソースを備える電子回路との間のデータリンクを使用し、前記データリンクは前記電子回路のメモリリソースに適応可能であることを特徴とする。
【００１３】
ある実施形態によれば、前記プロトコルは１つ又はそれ以上の以下の特徴を、単独で或いは技術的に可能な全ての組合せにおいて、備えている。これらの特徴は、
前記サーバと前記電子回路との間のデータフローの調整を実行すること、
前記サーバと前記電子回路との間でデータ送信エラーの検出を実行すること、である。
【００１４】
従って、本発明は、ＦＰＧＡ回路の構成データを格納するために外部メモリを使用することなく、Ｖｉｒｔｅｘ部分ダイナミック再構成方法の欠点を克服することを可能にする。
【００１５】
本発明は、データリンクレイヤ（ＯＳＩモデルのレイヤ２）において構成データを備えるリモートサーバへの、ローカルエリアネットワークを介したアクセスに基づいている。このサーバはＦＰＧＡ回路と同じネットワークに接続されているので、そのネットワークレイヤ（ＯＳＩモデルのレイヤ３）に対するルート機構を設ける必要性が無い。本発明は、従って、ＦＰＧＡ回路の再構成に対して、簡単で安価なソリューションを提供する。
【００１６】
本発明の実施形態を、詳細にしかしながら限定することのない方法で、図面を参照して以下に記載する。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態にかかる再構成システムの構成を説明するためのブロック図。
【図２】本発明の第２の実施形態にかかる再構成システムの構成を説明するためのブロック図。
【図３】本発明にかかる再構成システムにおいて使用されるハードウエア手段の構成を説明するためのブロック図。
【図４】本発明にかかる再構成システムにおいて使用されるソフトウエア手段の構成を説明するためのブロック図。
【図５】本発明にかかるデータ送信方法の動作を説明するためのフローチャート。
【発明を実施するための形態】
【００１８】
本発明にかかるシステムは、ネットワークに接続されたサーバから、電子回路の関係する部分の構成データをダウンロードすることによって、ネットワークに接続された電子回路の部分的な再構成を可能とする。
【００１９】
ＦＰＧＡ電子回路の部分的再構成のためのシステムの構造を図１に示す。
【００２０】
このようなＦＰＧＡ電子回路は、一般に、参照番号２によって示されている。図１に示す実施形態において、再構成は、ＦＰＧＡ回路２の要素セット４に関係している。
【００２１】
ビットストリームを含むデジタルデータを記憶するために、メモリリソース６がＦＰＧＡ回路２に設けられている。
【００２２】
さらに、ＦＰＧＡ回路２はローカルエリアネットワーク８に接続され、ローカルエリアネットワーク８はさらにサーバ１０に接続され、このサーバにおいてＦＰＧＡ回路２の要素の異なるセットのための構成データが記憶されている。
【００２３】
以下の記載において、ローカルエリアネットワーク８はイーサネット（登録商標）ネットワークである。
【００２４】
他の実施形態において、ローカルエリアネットワーク８はＷｉ−Ｆｉネットワークである。このネットワークは、特に、通信アプリケーション及びローミング計算アプリケーションに対して、都合が良い。
【００２５】
他の実施形態において、ローカルエリアネットワーク８はＣＡＮネットワークである。このネットワークは、特に、自動車の電子システムに対して都合が良い。
【００２６】
図２に示す本発明の第２の実施形態によれば、ローカルサーバ１０は標準ネットワーク、例えばＩＰネットワーク１１、を介して、第２のグローバルサーバ１２に接続されている。これによって、ローカルサーバ１０はグローバルサーバ１２から構成データをリフレッシュすることが可能となる。グローバルサーバ１２は、構成データサーバの階層の不可欠部分を形成する。これは、通常の動作において、標準のデータ転送プロトコルの全てのタイプによって、ローカルサーバ１０のデータが、接続されたＦＰＧＡ回路２のタイプに従ってより低い速度でリフレッシュされることを可能とする。同様に、これは、ローカルサーバ１０が存在しないか或いは故障した場合に、再構成データをＦＰＧＡ回路２により低い速度で転送することを可能とする。
【００２７】
本発明に係る再構成システムの詳細な構造及び動作を、図３から図５を参照して以下で説明する。
【００２８】
ＦＰＧＡ回路２の要素セット４を再構成するためのシステムは、ローカルエリアネットワーク８に接続されたサーバ１０から、セット４に対する構成データをダウンロードする手段を備えている。これらのダウンロード手段は、ハードウエア手段とソフトウエア手段の両方を備えている。
【００２９】
図３は、本発明にかかる再構成システムにおいて使用されるハードウエア手段の構造を説明するためのブロック図である。
【００３０】
本発明のシステムのハードウエアアーキテクチャの事例において、ＦＰＧＡ回路２は、構成データのダウンロードを実行するための、例えばＰｏｗｅｒＰＣ１３のタイプのデータ処理ユニットを備えており、さらに、再構成可能な要素セット４の内容を制御するための構成ポート１４を備えている。
【００３１】
ＦＰＧＡ回路２のイーサネット（登録商標）ネットワーク８とのインターフェースが、２つのバス１６と１８によって提供される。
【００３２】
バス１６はＰＬＢバス（Ｐｒｏｃｅｓｓｏｒ・Ｌｏｃａｌ・Ｂｕｓ）と呼ばれ、一方でＦＰＧＡ回路２のＰｏｗｅｒＰＣ１３に接続され、他方でイーサネット（登録商標）ネットワーク８に接続されている。
【００３３】
バス１８はＯＰＢバス（Ｏｎ−ｃｈｉｐ・Ｐｅｒｉｐｈｅｒａｌ・Ｂｕｓ）と呼ばれ、構成ポート１４に接続されている。
【００３４】
さらに、ブリッジ２０がＰＬＢバス１６とＯＰＢバス１８を接続する。
【００３５】
ＰｏｗｅｒＰＣ１３はさらに、データと実行可能プログラムの記憶のために、メモリ２２と２４に結合されている。
【００３６】
メモリ２２は、プログラムメモリ又はＩＯＣＭ（Ｉｎｓｔｒｕｃｔｉｏｎ・Ｏｎ・Ｃｈｉｐ・Ｍｅｍｏｒｙ）と呼ばれ、メモリ２４はデータメモリ又はＤＯＣＭ（Ｄａｔａ・Ｏｎ・Ｃｈｉｐ・Ｍｅｍｏｒｙ）と呼ばれる。
【００３７】
図３の点線による矢印は、要素セット４を再構成するために、イーサネット（登録商標）ネットワーク８によってサーバ１０からＦＰＧＡ回路２に、ビットストリームの形で構成データを送信することを表している。
【００３８】
このようにして、セット４のための構成データを表すビットストリームが、ＰｏｗｅｒＰＣ１３によってサーバ１０からイーサネット（登録商標）ネットワーク８を介してダウンロードされる。
【００３９】
受信された構成データビットストリームは、次に、図５を参照して以下に詳細に説明する専用データ送信プロトコルによって解釈され、さらに、ＰＬＢバス１６及びＯＰＢバス１８を介して構成ポート１４に送信される。
【００４０】
図４は、本発明にかかる再構成システムにおいて使用されるソフトウエア手段の構成を説明するためのブロック図である。
【００４１】
本発明にかかるシステムにおいて使用されるソフトウエア手段は、構成ポート１４のドライバ２６、イーサネット（登録商標）ネットワーク８のドライバ２８及び参照番号３０によって示す再構成専用のデータ送信プロトコル処理を含んでいる。
【００４２】
図４に示すソフトウエアアーキテクチャの望ましい目的は、ソフトウエアレイヤのスタッキングを最大限に打ち消し、それによって、ＯＳＩモデルの最も低いレイヤ、即ちレイヤ２（データリンクレイヤ）、での作動を可能にすることである。
【００４３】
本発明にかかる構成のためのデータ送信プロトコルの性質は、高性能ソースである。なぜなら、このプロトコルは可能な限り効率的に、イーサネット（登録商標）ネットワーク８と構成ポート１４間のデータ交換を可能とするからである。
【００４４】
本発明にかかるシステムは、構成ポート１４のローディングを、イーサネット（登録商標）ネットワーク８を介した通信から切り離すために、イーサネット（登録商標）ネットワーク８と構成ポート１４間に、生産者−消費者タイプの交換を提供する。
【００４５】
従って、イーサネット（登録商標）ドライバ２８は、中間の循環バッファ（図示せず）を構成データのパケットで満たす。このパケットの受信は、バッファの容量の最も多くて同じか半分までのサイズのバーストによって達成される。構成プロトコル処理３０は同時に実行され、さらに、ＦＰＧＡ回路２の要素セット４の再構成を開始する前に、イーサネット（登録商標）ネットワーク８のバッファから受信したパケットを構成ポート１４に転送する。
【００４６】
中間バッファの寸法決めは、パケットの受信と構成ポート１４を介した再構成との同時動作を可能とする、臨界点である。バースト中のパケットの最大数は、利用可能なメモリリソース６に依存し、且つ、本発明によって提案される構成プロトコルは、メモリ構成をサポートする。これらのメモリ構成は、ダウンロードの時点で利用可能なリソースにフロー速度を適応させるために、異なっており、さらに時間と共に変化する。その目的は、可能な最高のフロー速度を確保するために、可能な最小のサイズのバッファを割り当てることである。
【００４７】
図５は、本発明による再構成のためのデータ送信プロトコルの動作を示すフローチャートである。
【００４８】
図５において、左側の部分はサーバ１０の動作を示し、右側の部分はＦＰＧＡ回路２の動作を示す。
【００４９】
本発明にかかるデータ送信方法は、ＯＳＩモデルのレイヤ２に位置し、エラー検出及びフロー制御のためにデータリンクを使用する。この方法の適応能力は、ＦＰＧＡ回路２上で利用可能なメモリリソース６に適応するために、この方法が有するべき能力に相当する。送信エラーの場合、送信機にエラーを信号伝達した後、即座に再構成を停止する。このため、イーサネット（登録商標）ドライバ２８は不正確に送信された全てのパケットを検出し、パケットは１からＮの順に番号が付されているという事実に基づいて、フローにおいて失われ、重複され、或いは置き換えられた全てのパケットを検出することが可能である。
【００５０】
一実施形態によれば、瞬時にビットストリーム通信を遮断する戦略が実行される。
【００５１】
他の実施形態によれば、瞬時にパケット通信を遮断する戦略が実行される。
【００５２】
ＦＰＧＡ回路によってフローを調整する機構が提供される。これは、サーバ１０に情報を送ることから成っている。この反動がデータ送信を一時中断するならば、可能な限り少ないフロー制御パケットをサーバ１０に送ることが必要である。一実施形態によれば、Ｐパケット毎の肯定的確認のシステムが提供され、ここで、Ｐはダウンロードの時点で利用可能なメモリリソース６に従ってプロトコル処理３０によって決定される。
【００５３】
この方法は、異なる２つのモードで使用することができる。“マスター”即ち“自己再構成”モードにおいて、ＦＰＧＡ回路２は再構成の時期を決定し、３２において、再構成データのＩＤ（識別）３４（一例として、ツリー構造のビットストリームファイル名）を含むダウンロードリクエストをサーバ１０に送信する。“スレーブ”モードにおいて、ＦＰＧＡ回路２は、そのＩＤを知ることなくファイルを直接受信する。
【００５４】
送信のスタート３６において、サーバ１０は送信されるパケットＮの全数値をＦＰＧＡ回路２に送信し、ＦＰＧＡ回路２は３８においてＰの値を答える。
【００５５】
送信スタート３６において且つそれぞれの肯定確認４０の後で、サーバ１０は、４２において、Ｐパケットをバースト中に送信し、その後、４４において次の確認を待つ。
【００５６】
従って、送信は４４におけるＮ番目のパケットまでのＰパケットのＮ／Ｐバーストからなっており、４４においてダウンロードセッションを終了する。
【００５７】
４６におけるエラー検出の場合又はハードウエア再ブートの場合、ＦＰＧＡ回路２はこの方法の位置４８に復帰し、番号Ｎを待つ。
【００５８】
一実施形態において、１つのエンドにおける突然の消失を検出し、サーバ１０および／またはＦＰＧＡ回路２をそれぞれの待機位置４８及び５０に復帰させるために、停止手段が設けられている。
【００５９】
従って、実際に、本発明にかかるシステムは、ＦＰＧＡタイプの電子回路の部分的再構成のための、非常に軽く且つ安価なソリューションを提供する。
【００６０】
このソリューションは、ハードウエア及びソフトウエア手段を備え、さらに、イーサネット（登録商標）のような標準のネットワークを介して再構成可能なＦＰＧＡ回路を得るために、特定データを送信するための方法の実行手段を含んでいる。これらのＦＰＧＡ回路は、非常に少ないハードウエアリソースを有し、専用のアーキテクチャから利益を得る、オンボードアプリケーションを対象としている。
【００６１】
本発明のデータ送信方法がＯＳＩモデルのレイヤ２に位置しているとすると、本発明のソリューションは、構成データの実行コードを検索するための外部メモリと、通信プロトコルバッファとを必要としない。
【００６２】
さらに、図２に示す実施形態は、再構成データサーバの階層的組織化と、２個の異なったタイプのプロトコルの使用とを可能とする。この実施形態において、このことは、ローカルサーバとの通信のためにローカルエリアネットワーク上でＯＳＩモデルのレイヤ２において１つのプロトコルの使用を含み、さらに、グローバルネットワークを介してグローバルサーバにアクセスを得るために、ＯＳＩモデルの３かこれよりも高いレイヤにおいて標準のプロトコルの全てのタイプの使用を含んでいる。
【００６３】
実験において得られた結果によれば、本発明は、既存の最も優れたソリューションの少なくとも１０倍早い、再構成速度を達成することが可能となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2011511544.tif 000009
2011511544.tif 000010
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