(57)【要約】２つの事象の時間差に関するデータを評価する装置は、複数の段（１０１、１０２、１０３、１０４）を有するディレイライン１００を含む。各段は第１部分の第１遅延と第２部分の第２遅延との遅延差を有する。この遅延差を各段の位相アービタ（１０５）が測定して、２つの事象のうちの第１部分の第１事象が第２部分の第２事象より先か後かを示す指示信号を出力する。合計値（２０１）を得るために、複数の段の指示信号を合計する合計デバイス（２００）を備える。合計値は時間差の評価を示す。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの事象（７８、７９）の時間差に関するデータを評価する装置であって、
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示す、前記ディレイラインと、
前記時間差の評価を示す合計値（２０１）を得るために、前記複数の段（１０１、１０２、１０３、１０４）の前記指示信号（１０６）を合計する合計デバイス（２００）と、を含むこと、
を特徴とする装置。
【請求項２】
異なる合計値に関連するキャリブレーション値を格納するキャリブレーション格納手段（３００）と、
試験測定によって得た試験合計値とキャリブレーション値を処理して、前記時間差に関するデータを得るプロセッサ（４００）とをさらに含むこと、
を特徴とする請求項１に記載の装置。
【請求項３】
前記位相アービタ（１０５）が、第１状態では、前記段において前記第１事象が前記第２事象より先であること示す前記指示信号を供給し、異なる第２状態では、前記段において前記第１事象が前記第２事象より後であることを示す前記指示信号を供給するよう動作し、
前記合計デバイス（２００）が、前記第１状態を有する複数の段からの前記指示信号、又は前記第２状態を有する複数の段からの前記指示信号のいずれかをカウントするよう動作すること、
を特徴とする請求項１又は２に記載の装置。
【請求項４】
段における前記位相アービタ（１０５）をＤフリップフロップとして実行し、
前記合計デバイス（２００）が、２つの異なる状態のうちの特定の状態を有する複数の段（１０１、１０２、１０３、１０４）の前記Ｄフリップフロップ出力のみをカウントするデジタルカウンタを含むこと、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項５】
多数の異なるキャリブレーション測定を実行し、各キャリブレーション測定によりキャリブレーション合計値を得るキャリブレーションモードを指示するコントローラ（７００）をさらに含み、
各合計値の発生数を決定し、
前記多数の異なるキャリブレーション測定における合計値の前記発生数に基づいて、この合計値に対するキャリブレーション値を決定すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項６】
前記コントローラ（７００）が、前記発生数と前記多数のキャリブレーション測定の総数との比率を用いて、前記キャリブレーション値を計算するよう動作すること、
を特徴とする請求項５に記載の装置。
【請求項７】
前記ディレイライン（１００）が前記段の第１部分の形成する第１事象伝送路と前記段の第２部分の形成する第２事象伝送路を有し、
前記第１部分若しくは前記第２部分における前記遅延、又は前記第１部分と前記第２部分との遅延差が、バッファ増幅器（１００１、１００２）、ライン部（１０００）、又は前記位相アービタ（１０５）によって生じる遅延の組み合わせのうちの１つとして実行されること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項８】
前記複数の段が両部分においてバッファ増幅器を有する少なくとも２つの段を含み、前記バッファ増幅器が異なる遅延値を有することで、一方の部分が高遅延を有する低速部分、別の一方の部分が低遅延を有する高速部分となり、
前記第１部分若しくは前記第２部分のいずれか、又は両部分がワイヤを含み、増幅器を含まない中間段（１０１’）を、前記少なくとも２つの段同士の間に配置すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項９】
少なくとも１つの段が異なる特徴を有する位相アービタ（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）を含み、各位相アービタが指示信号を供給し、
前記合計デバイス（２００）が、前記複数の位相アービタからの前記指示信号を合計するよう動作すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１０】
前記ディレイラインが、少なくとも第１の分岐（１２００）と第２の分岐（１２０１）を有し、前記分岐を互いに並列に接続することで、前記２つの事象が前記分岐を通って同時に伝わること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１１】
前記第１の分岐が連続的に配列した遅延段を有する主分岐であり、前記第２の分岐が前記主分岐の１つの遅延段に接続し、第３の分岐が前記主分岐の異なる遅延段に接続すること、
を特徴とする請求項１０に記載の装置。
【請求項１２】
前記複数の段の前記位相アービタ（１０５）の各々がフリップフロップを含み、前記フリップフロップが、前記段における前記２つの事象の時間関係に依存する論理「１」又は論理「０」を前記指示信号として出力し、
前記合計デバイス（２００）が前記フリップフロップの出力に接続したデジタルカウンタであり、前記指示信号が供給されると、前記デジタルカウンタが、予め選択した論理状態の存在するフリップフロップの出力の数をカウントするよう動作すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１３】
前記キャリブレーション格納手段（３００）が、可能な各合計値に対して、前記合計値と隣接する合計値との間の時間差スパンを示すキャリブレーション値を格納するよう動作すること、
を特徴とする請求項２に記載の装置。
【請求項１４】
前記プロセッサ（４００）が、前記試験合計値より１少なくなるまで所定の最小又は最大の合計値からキャリブレーション値を集積することによって、そして前記試験合計値に対する前記キャリブレーション値の少なくとも一部を加算することによって、前記時間差評価に関するデータを計算して、時間差評価を得るよう動作すること、
を特徴とする請求項２に記載の装置。
【請求項１５】
前記プロセッサ（４００）が、以下の式に基づいて前記時間差に関連する前記データを計算するよう動作し、
【数８】
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前記式において、
2011525737.tif 000017
が時間差評価であり、Ｄｉがｉに等しい試験合計値に対するキャリブレーション値であり、ｎｉがキャリブレーション手続きにおける、あるキャリブレーション合計値の発生数であり、Ｎがキャリブレーション手続きにおける全測定数であり、ＴＲが前記ディレイラインの全測定範囲であること、
を特徴とする請求項２に記載の装置。
【請求項１６】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を用いて２つの事象の間の時間差に関するデータを評価する方法であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）を有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記方法が、
時間差評価を示す合計値を得るために前記複数の段の前記指示信号を合計すること、を含むこと、
を特徴とする方法。
【請求項１７】
前記時間差に関するデータを得るために、試験測定によって得た試験合計値と、キャリブレーション格納手段に格納した少なくとも１つのキャリブレーション値を処理すること、
をさらに含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を較正する方法であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記方法が、
前記複数の段のうちの第１段（１０１）の前記第１部分に接続した第１入力（１１１）にキャリブレーション事象のソースを接続すること（２０）であって、前記キャリブレーション事象のソースでは、前記キャリブレーション事象が前記ディレイラインの全測定範囲に分布している、前記接続すること（２０）と、
キャリブレーション事象に応答して、キャリブレーション合計値を得るために、前記複数の段の前記指示信号を合計すること（２２）と、
前記ディレイラインの全段数をＮとした場合に、２Ｎ個より多いキャリブレーション事象の数に対して前記合計ステップ（２２）を反復して、２Ｎ個より多いキャリブレーションカウント値を得ることと、
各キャリブレーション合計値に対して、全てのキャリブレーションカウント値における前記キャリブレーション合計値の発生数を決定し（２４）、キャリブレーション格納手段における発生数に依存する前記キャリブレーション合計値に対するキャリブレーション値を格納することと、を含むこと、
を特徴とする方法。
【請求項１９】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を較正する装置であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記装置が、
前記複数の段の第１段（１０１）の前記第１部分に接続する第１入力（１１１）にキャリブレーション事象のソースを接続する（２０）コネクタであって、前記キャリブレーション事象のソースでは、前記キャリブレーション事象が前記ディレイラインの全測定範囲に分布している、前記コネクタと、
キャリブレーション事象に応答して、前記複数の段の前記指示信号を合計（２２）して、キャリブレーション合計値を得る合計デバイスと、
前記ディレイラインの全段数をＮとした場合に、２Ｎ個より多いキャリブレーション事象の数に対して前記合計ステップ（２２）を反復し、２Ｎ個より多いキャリブレーション合計値を得るコントローラと、
各キャリブレーション合計値に対して、２Ｎ個より多いキャリブレーションカウント値における前記キャリブレーション合計値の発生数を決定し（２４）、キャリブレーション格納手段における発生数に依存する前記キャリブレーション合計値に対するキャリブレーション値を格納するプロセッサと、を含むこと、
を特徴とする装置。
【請求項２０】
コンピュータで実行する場合に、請求項１６又は１８の方法を実行するプログラムコードを有するコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理に関し、詳細には自動試験装置で使用する信号測定装置に関する。
【０００２】
自動試験装置で使用する時間デジタル変換器（ＴＤＣ）は、被試験デバイス（ＤＵＴ）からの選択した事象の時間をタイムスタンプする、即ち、試験装置のクロックへの到着時間を測定する。タイムスタンプ手段は、連続タイムインターバルアナライザとしても知られている。
【０００３】
タイムスタンプ測定は、試験におけるアプリケーションを数多く有しているが、それらの要件はそれぞれ異なっている。高速シリアルインタフェースのジッタ測定にはビット周期の約１％、即ち、３Ｇｂｐｓで３ｐｓという高い分解能が必要であり、このジッタ測定はタイプスタンプを用いて行うことができる。信号は試験装置のクロックに対して任意の位相を有し得る。ソース同期バスのクロックとデータとの間のスキュー測定には、ビット周期の約１％という高分解能をできる限り高いサンプルレートと組み合わせることで、散在するタイミング違反を十分にカバーすることが必要である。低速なデジタル出力のクロック−出力測定には適度な分解能で動的範囲が非常に大きいことが必要である。Ｉ／Ｑ位相アンバランス測定には１μｓの動的範囲で１ｐｓの分解能が必要である。動的ＰＬＬ測定にはループダイナミクスに追随するよう１００Ｍｓａ／ｓ（メガサンプル／秒）程度のサンプルレートが必要である。ＤＶＤチャネル及びＨＤＤチャネルのライトプリコンペンセーションテストを行うには、高速且つ正確な時間測定が必要である。
【０００４】
完全デジタル方式の時間デジタル変換器は、非特許文献１に開示されている。
【０００５】
バーニアオシレータＴＤＣの高速「フラッシュ」版であるバーニアディレイラインについて述べられており、これはコンポーネント不変ディレイラインとしても知られている。バーニアディレイラインでは、平均ゲート遅延がわずかに異なる２つのディレイライン分岐が、平均的なサブゲート遅延分解能を達成する。測定する事象により平均バッファ遅延を有するこの低速ディレイラインにパルスが注入され、異なる平均バッファ遅延を有する高速ディレイラインに次の粗クロックエッジが注入される。初期時間差から始まって、各段で公称デルタ値を時間差から減少すると、段番号ｃの段の後で時間差の値が負となる。各段のフリップフロップは、２つの伝播するパルスの間で位相アービタとして作用する。正の位相差は「１」として、そして負の位相差は論理「０」として捕捉されるが、負の位相差はｃ段で初めて生じる。各位相アービタの出力にプライオリティエンコーダが接続しており、プライオリティエンコーダは「０」値を捕捉する最初の段を出力する。最新のＣＭＯＳプロセスでは、１つの段における約１ｐｓの遅延同士の間のバーニア遅延差Δτが生じ得る。一粗クロック周期に相当する微細な時間範囲ＴＲにはＳ個の段が必要である。
【０００６】
【数１】
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並列読み出しを用いた場合、遅延τｓを有するＳ個のバッファを介した伝播時間により、サンプルレートが以下のように制限される。
【０００７】
【数２】
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【０００８】
しかし、ゲート遅延のミスマッチが不可避であることから非線形性を生じるとともに、大幅な非単調挙動すら生じる。この問題に対処するべく統計的な線形性のキャリブレーションが行われるが、これは１つの粗クロック周期、即ち、バーニアディレイライン補間回路の時間範囲にわたって一様に分布する多数の事象を使用する。平均して、所与のバーニア段で捕捉する「１」の数は、その集積したバーニア遅延に比例するため、これを使用してバーニアディレイライン（ＶＤＬ）を較正することができる。（自励）リングオシレータは、粗クロックに十分な相関関係がないために一様に分布する事象を生成できる。
【０００９】
高分解能のデザインでは、集積したバーニア遅延鎖が非単調になり易い。これは、ある段から次の段へと集積バーニア遅延が同一のまま、あるいは減少することすらあることを意味する。平均的に、集積バーニア遅延は例えば１ｐｓ／段のみ増加するが、その後の段と段の間で−３ｐｓから＋５ｐｓまで変化する。集積バーニア遅延Ｔｋが非単調である場合、隣り合うフリップフロップ同士の間で複数の段の変化が生じ得る。実時間ハードウェアを用いて最も近い集積バーニア遅延を有する段を見出すには、全ての集積遅延を把握することが必要である。従って、バーニアディレイラインＴＤＣ等の典型的なフラッシュコンバータは、単純なプライオリティエンコーダを使用して、「０」を捕捉する最初のフリップフラップの段番号ｃを識別する。従って、前の段のものより小さいＴｋを有する段は無視される。
【００１０】
統計的線形性キャリブレーションはコード密度キャリブレーションに基づく。詳細には、コードｃにあたる確率ｐｃは、コードｃに至る時間ウィンドウ、即ち、前段（ｃ−１）からの増加分Ｇｃに比例する。事象がＮ個の場合、コードｃを
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回と予測することができる。
【００１１】
【数３】
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【００１２】
実際のカウントｎｃを、単調な増加分Ｄｃの評価
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に対して以下のように使用できる。
【００１３】
【数４】
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以下を反復することにより、
【００１４】
【数５】
2011525737.tif 000009
【００１５】
【数６】
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【００１６】
コードｃを用いたミッションモード測定により、２つの増大する隣接遅延の平均として、較正した測定時間間隔
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が戻る。
【００１７】
【数７】
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【００１８】
この概念は、キャリブレーションプロセスの実行が容易且つ高速であることから幾つかの用途においては有利であるが、測定の精度が完全に最適であるとはいえない状況も存在する。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】Jochen Rivoirによる論文６．３「自律キャリブレーションを備えたＡＴＥ（自動試験装置）用の完全デジタル方式の時間デジタル変換器（Fully Digital Time-to-Digital Converter for ATE with Autonomous Calibration）」、国際テスト法会議２００６年
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、改良した時間差測定の概念を提供することにある。
【００２１】
請求項１に係る時間差に関するデータを評価する装置、又は請求項１６に係る時間差に関するデータを評価する方法、又は請求項１８に係るディレイラインを較正する方法、又は請求項１９に係るディレイラインを較正する装置、又は請求項２０に係るコンピュータプログラムにより、本発明の目的を達成する。
【００２２】
本発明は、プライオリティエンコーダに基づくディレイラインの読出しが、非単調な集積バーニア遅延を有する段からの情報を無駄なものにしているという発見に基づくものである。詳細には、前の段の集積遅延より小さい集積遅延を有する段は、前の段の集積遅延に「隠蔽」される。これは、異なる段の位相アービタに取り付けたプライオリティエンコーダが常に、例えばこの「隠蔽」段が最初の「０」指示信号を有する「決め手の」段として現れないようにしているために、実際の測定中にこの「隠蔽」段が決して使用されないことを意味している。従って、２つの事象同士、即ち、２つの異なる事象である測定する測定信号のエッジと基準クロックのクロックエッジとの間の実際の時間差の計算にこれらのキャリブレーション値が使用されないために、この「隠蔽」段がキャリブレーション値を受け取ることはない。
【００２３】
このため、従来技術によるプライオリティエンコーダは、単調挙動を示さないディレイラインの任意の段を事実上省略することになる。従って、例えばある段数を有するバーニアディレイラインを作成しても、測定の精度に関わる段の実際の数は、ハードウェアに存在する段の実際の数よりかなり少ない。実際に使用する段と実際に作成した段との間のこの相違は、速度及び微細な分解能への必要性が増す、あるいは製造公差が増すと、より一層増えることとなる。
【００２４】
さらに、プライオリティエンコーダは、集積遅延の単調な増加を得るために分岐することなく、バーニアディレイラインの段を連続的に順序付けするよう、設計者に促すこととなる。時間測定の分解能は段の数によって決まるため、高分解能での実行には多くの段数が必要となる、即ち、バーニアディレイラインを介した伝送遅延が長いため、再トリガレートを減少させる長い段鎖が必要である。
【００２５】
さらに、実際に使用する段と実際に作成した段が違うことで、幾つかの「隠蔽」段がある領域ではデバイスの精度が低く、隠蔽段を全く有さない、あるいは少数しか有さないその他の領域では測定の精度は高いということから、デバイスの精度をコントロールできないという問題が生じる。しかし、デバイスの全体的な分解能仕様は分解能が最も低い部分で決まるため、非常に高い分解能仕様を有するデバイスを製造しても、最終品質試験で不合格となるデバイスの数も多くなる。これにより、有用なデバイス１つあたりの製造プロセスのコストが高くなる。
【００２６】
プライオリティ読出しを合計読み出しで置き換えることによって、これら全ての問題に対処する。単調なバーニアディレイラインを有するという考えをなくして、実際の時間差を下まわる集積バーニア遅延を有する全ての段を測定に使用する。位相アービタの指示信号出力を合計する際には、単調性要件に関する制限を全く設けずに、測定に全ての段を使用する。キャリブレーションプロセスで各段を処理し、測定プロセスで使用する。従って、合計値に基づく読出しは、実際のハードウェアディレイラインが実際には非単調であっても、単調な順序での一種の段の「再分類」を提供するものと考えることができる。
【課題を解決するための手段】
【００２７】
本発明の好適な実施形態によれば、プライオリティ読出しではなく合計読出しを用いて、統計的線形性キャリブレーションを行う。このキャリブレーションプロセスは、全ての段を単調な段として用いる、又は測定において各段が分解能に寄与するため、有利である。
【００２８】
本発明は、生産収率を上げてより低いコストで回路の特性を向上させるばかりでなく、完全に柔軟な設計を可能とする。それは、合計デバイスは段の順序には配慮せずにカウント値を供給するが、カウント値はこれに関わる段の順序とは無関係であるためである。従って本発明では、各位相アービタが合計デバイスに対して指示信号を供給する限りにおいて、分岐したディレイライン又は遅延段の任意の他の構成を用いて設計を柔軟に行うことが可能である。元々、各段は一定の実際の遅延差を有しており、そして本発明ではこれら全ての段を使用するため、バーニアディレイラインの分解能はクロックエッジ、あるいは測定エッジが伝播しなければならない段の数に依存するのではなく、ディレイライン段の第１遅延を有する第１部分と第２遅延を有する第２部分との間で遅延差を分配される段の数に依存する。
【００２９】
基本的に、連続段は比較的少数であるが相当量の並列段を有するディレイラインを実装できることで、全体のディレイラインを通る信号エッジの伝送遅延が大きく減少するため、半導体の分野等で代価を払うことなく再トリガレートを相当強化することができる。
【図面の簡単な説明】
【００３０】
【図１】時間差に関するデータを評価する装置の好適な実施形態を示す図である。
【図２】キャリブレーションモードを示す一実施形態における一連のステップを示す図である。
【図３】キャリブレーション格納手段に格納した表を概略的に示す図である。
【図４】試験モードでの一機能を示す好適な実施形態を示す図である。
【図５ａ】非単調な集積時間差対ディレイラインの段数を示す図である。
【図５ｂ】図５ａの例に対する合計読出しと比較したプライオリティエンコーダ読出しを示す図である。
【図５ｃ】好適な実施形態におけるタイムスタンプ値を計算するプロセッサの実行する計算を示す図である。
【図６】単調なコードを得ることに対する、従来技術のプライオリティエンコーダ読出しの機能を示す図である。
【図７】バーニアディレイラインとして実行される特定のディレイラインを有する、本発明による評価装置を示す図である。
【図８】２つの事象である試験エッジと基準クロックエッジの間の時間を示すタイムスタンプを供給するための測定構成を示す図である。
【図９】評価装置の一実施形態の別の表現を示す図である。
【図１０】一部の段において動的遅延ではなく受動遅延を有する異なる実施形態を示す図である。
【図１１】バッファ段毎に統計的サンプリングを行うバーニアディレイラインを示す図である。
【図１２】分岐を有するバーニアディレイラインを示す図である。
【図１３】全分岐の指示信号を合計した結果を示す概略図である。
【発明を実施するための形態】
【００３１】
添付の図面を参照し、本発明の好適な実施形態について以下に説明する。
【００３２】
図１は２つの事象の時間差に関するデータを評価する装置を示す。２つの事象の例示的な時間差は図８で示すが、この図では時間デジタル変換器への、又は詳細には図８では図示しないディレイラインへの第１の入力があり、ＴＤＣ（ディレイライン）への第２の入力も示されている。第１の入力は、図８で「ｅｖｅｎｔ」として示す試験信号エッジを有する試験信号に接続する。第２事象はＴＤＣの第２の入力（ＣＬＫ）に接続したクロック信号の立上りエッジで示される。図８で示すように試験クロックは周期Ｒを有し、ＴＤＣは距離ｔを測定する。従って、図８のＴＤＣの出力する完全なタイムスタンプはＮ×Ｒ−ｔに等しい。本発明の様々な用途によって、ＴＤＣへの１つの入力は必ずしもクロック、即ち、自動試験装置の基準クロックである必要はなく、２つの事象である２つの試験エッジ同士の差が必要な場合には、入力は別の試験エッジであってもよい。
【００３３】
２つの事象はディレイライン１００に入力される。詳細には、ディレイラインは複数の連続段１０１から１０４を含む。
【００３４】
各段は、図１の段の上の部分である遅延段の第１部分におけるＤ１Ｓのような第１の遅延と、図１の下の部分である遅延段の第２部分における第２遅延Ｄ１Ｆを含む。両遅延Ｄ１ＳとＤ１Ｆは互いに異なっており、両遅延同士の間には遅延差Δτが存在する。さらに、各段は位相アービタ１０５を含む。位相アービタは、２つの異なる状態を有する指示信号によって、遅延段の第１部分の２つの事象のうちの第１事象が遅延段の第２部分の２つの事象のうちの第２事象より先か後かを示す。図１の実施形態では、指示信号は各位相アービタ回路１０５の出力ラインを形成する指示ライン１０６を介して供給される。位相アービタ出力に接続した全ての指示信号ラインは合計デバイス２００に接続する。合計デバイスは、指示信号ライン１０６上に出力信号を供給する複数の段１０１から１０４の指示信号を合計して、合計デバイス出力ライン２０１において合計値出力を得るよう動作する。図１の装置の特定の実施によれば、ライン２０１における合計デバイスの出力、即ち、合計値は２つの事象の時間差に関するデータを示す。詳細には、図１の実施形態では、それぞれが２つの事象の時間差より小さい集積遅延を有する段が２つあり、それは段１０１と１０３であることを合計値が示している。このように、合計値は時間差の評価を示す。他方合計値は、かかる段は厳密に２つであって、本発明による装置で測定した第１事象と第２事象との時間差より小さい集積遅延を有する段は、ディレイラインには既に存在しないことをさらに示す。
【００３５】
特定の実施形態によれば、本発明の装置は、異なる合計値に関連したキャリブレーション値を格納するためのキャリブレーション格納手段３００をさらに含む。さらに好適な実施形態は、試験測定で得た試験合計値とキャリブレーション格納手段に格納したキャリブレーション値を処理して時間差に関するデータを獲得し、これをプロセッサ出力４０１に出力するプロセッサ４００をさらに含む。
【００３６】
時間差に関するデータは、ライン２０１における実際の合計値のほかに、例えば図５ｃの式によって計算した時間差の評価、又は図８で示すセットアップによって計算したタイムスタンプ値であり得る。時間差に関するデータはまた、デジタル値、即ち、合計値又は合計値から得たコードである場合もあれば、さらに、デジタル値に属するとともに、合計値又は合計値から得たコード等のデジタル値を特定のエンコード操作によって計算するのに必要なキャリブレーション値、又は例えばｐｓで表した２つの事象の実際の時間差を実際のキャリブレーション情報を用いて計算するのに必要なキャリブレーション値であり得る。
【００３７】
図１の実施形態は、参照番号１１２で示すディレイラインの第２の（下方の）入力に接続し得る基準クロックソース５００をさらに含む。ディレイラインは、ディレイライン１００の第１の段１０１の第１遅延Ｄ１を有する第１部分に接続した第１の入力１１１をさらに含む。ディレイラインの第１の入力はスイッチ６００に接続し、このスイッチをコントローラ７００が制御する。コントローラ７００からのライン７０１における制御信号に応答して、スイッチ６００は試験ソース６０１又はキャリブレーションソース６０２のいずれかをディレイライン１００の第１の入力１１１に接続するよう動作する。さらに、コントローラはプロセッサ制御ライン７０２を介してプロセッサに接続する。従って、コントローラはプロセッサ４００を制御して、試験モード、あるいはキャリブレーションモードのいずれかとすることができる。試験モードでは、試験ソース６０１がディレイライン１００の第１の入力１１１に接続し、キャリブレーションモードでは、キャリブレーションソース６０２が第１の入力１１１に接続する。
【００３８】
本発明のキャリブレーションモードを図２に関連して説明する前に、非特許文献１に記載のような、従来技術のキャリブレーションモードを示す図６について説明する。図６の上部の図面は、段番号ｃを有するある段の集積遅延値を示す図である。詳細には、特定の段３及び１１を参照する。これら両方の段は、少なくとも１つの後続の段を「隠蔽する」。詳細には、段３は段４及び５を隠蔽し、段１１は段１２を隠蔽する。これは、従来技術の方法のプライトリティエンコーダ読出しでは、隠蔽された段４、５、及び１２がヒストグラムに現れないため、確率値が得られないことを意味している。従って、段４、５、及び１２は、図５ａから図５ｃを参照してより詳細に説明するように、従来技術のデバイスの精度／分解能に寄与しない。図６の下部は、それぞれの段に対するキャリブレーション値を得る手順を示しており、これらキャリブレーション値は確率
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として提供できる。代替的に、これらのキャリブレーション値は（「隠蔽された」段ではなく）各段に対するｎｃである、あるいは
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である場合すらある。図６の下部の式において、Ｎは完全なキャリブレーション試験ランにおける測定の全数であり、ＲはＴＤＣディレイラインの全測定範囲である。図６の上方の式は、プライオリティエンコーダの出力の示す段の直前の段まで全てのキャリブレーション値又はキャリブレーション値から導き出した数を加算することによって、そしてプライオリティエンコーダの出力の示す実際の段に対するキャリブレーション値の半分を加算することによって、図６の手順における実際の時間差評価が得られることを明確に示している。
【００３９】
本発明では同様の手順を適用するが、プライオリティエンコーダの出力ではなく、キャリブレーションと試験測定のために合計エンコーダ出力を使用する。
【００４０】
以下、図２のフローチャートについて詳細に説明する。第１ステップ２０では、図１のコントローラ７００はキャリブレーションソース６０２を接続するよう動作し、本実施形態では、基準クロック５００をディレイライン１００に接続する。基準クロック５００が連続的にディレイラインの第２入力１１２に接続すると、コントローラ７００はキャリブレーションソースをディレイライン入力１１１に接続するだけでよい。ステップ２２では、位相アービタ出力１０６を合計、即ち、指示信号を合計する。この手順は２Ｎ個のキャリブレーション事象、あるいは好適にはＮ２以上のキャリブレーション事象の各々に対して反復して行われるが、ここでＮはディレイライン１００における段数である。
【００４１】
好適には、キャリブレーション事象に対するソースは、本発明によるデバイスの測定範囲に等しく分配される事象を生成するノイズの多いデバイス又はジッタを生じるデバイスである。キャリブレーション事象ソースの統計上の特性については、いずれにせよ一様に分配する必要がない。非均等に分配される場合、好適には統計上の特性を把握すべきであり、キャリブレーション値に対する修正要因となる。従って、ある合計値に対してカウントした発生数は、異なる合計値に対する要因とは違う要因へのキャリブレーション値に一致する。これらの要因はキャリブレーションソースの特定の統計的特性に依存する。
【００４２】
代替的に、互いに小さい周波数オフセットを有する事象源と粗クロックを使用することができる。両クロックは相関しているが、時間の経過に伴って対応するクロックエッジの差が均等に分配されるため、これをキャリブレーションの目的で使用することができる。
【００４３】
ここで測定がトリガされる。次いで、必要な測定遅延の後、試験合計値がプロセッサ２０１に入力され、中間的に格納される。その後、再トリガインパルスが供給され（図１には図示せず）、次のキャリブレーション測定が行われる。次のキャリブレーション測定に対するキャリブレーション合計値が利用できるようになるとすぐに、更なる再トリガパルスが生成され、次のキャリブレーション測定が実行される。これら全ての手順は十分な数のキャリブレーション測定が行われるまで繰り返されるため、十分な数のキャリブレーション合計値がプロセッサに中間的に格納される。
【００４４】
次いでステップ２４では、それぞれのキャリブレーション合計値の発生数が、各キャリブレーション合計値ビンに対して決定される。詳細には、Ｎ個の段が存在する図１の実施形態では、Ｎ個の異なるキャリブレーション合計値が存在し得る。ステップ２４では、これらＮ個の異なるキャリブレーション合計値の各々に対する発生数が決定され、Ｎｃとして中間的に格納される。ここでｃは１からＮの範囲をとる。ステップ２６では、各キャリブレーション合計値ビンに対してキャリブレーション値が格納される。図６に関して述べたように、キャリブレーション値はＮｃ、ｐｃ、又はＤｃであり得る。当然のことながら、キャリブレーション合計値は実際の、即ち図６のｔｃの合計式における集積合計であるため、例えば、キャリブレーション合計値ｃに対するキャリブレーション値はＤｃ、又は例えば０．５×Ｄｃを含むばかりでなく、さらには完全な合計の結果の値、又は代替的に絶対項におけるｔｃの値を含む。
【００４５】
図３は、１からＮの範囲の各利用可能な試験値に対する１つ又は幾つかの表項目を示す。実際に実行される表項目に対して、キャリブレーション値を必要とする確率は高い。それ故、実際に格納されるキャリブレーション値は、特定の自動試験装置に利用可能な格納要件と処理要件に依存する。例えば、格納要件が整っていない場合には、完全に集積した遅延値ｔｃをキャリブレーション値として実際に格納することが有用である。この場合には、図６における合計をキャリブレーション実行中に計算し、プロセッサはただ格納手段にアクセスして、試験実行の際にキャリブレーション値を出力するだけでよい。代替的に、図６における合計式の異なる要素を決定することが問題でない場合には、各段に対する集積遅延ではなく、各段ｃに対するｐｃ、ｎｃ、又はＤｃのようなキャリブレーション値を格納するだけにすれば、格納場所の節約になり有用である。
【００４６】
図３の下部では、第１事象が第２事象より先であることを論理「１」で示す、図１の実施形態を示している。第１事象と第２事象との時間差が小さい場合には、試験合計値も小さい。それとは逆に、時間差が大きい場合には試験合計値も大きい。図１で示しているのは遅延段の出力が非単調である状況であるが、それは出力が完全に単調である状況には、第３段１０３の出力もゼロとなる必要があるためである。しかし本実施形態では、第３段の集積遅延が第２段より小さいために、第２段がゼロ出力であっても第３段の出力が「１」となる状況が生じる。
【００４７】
以下、試験モードの実施形態で実行されるステップについて、図４を参照して説明する。ステップ４０では、試験ソース６０１と基準クロック５００をディレイライン１００の入力１１１と１１２に接続する。次のステップ４２で試験事象が入力される。図８で示すように試験事象と対応する基準クロックがディレイラインを通して伝わると、指示ラインには「１」出力を有するものと「０」出力を有するものがでてくる。ステップ４４では、全ての指示信号ラインにおける「１」出力を合計して、試験合計値を得る。試験合計値は更なる処理に使用するか、あるいはステップ４６で示す特定の操作に使用することができる。即ち、図３で示すキャリブレーションの表を実行すれば、そして図６又は図５ｃで示す計算を実行すれば、ゼロから示される試験合計値までのキャリブレーション値を用いて、時間差の計算が行われる。
【００４８】
図１の実施形態のディレイライン１００では、第１事象が第２事象より先であることを論理「１」で示し、合計デバイス２００が全ラインを合計して「１」出力を有するラインの合計値を得ると、合計出力が「２」となることを説明したが、合計デバイスはこの他のようにも実行可能である。例えば、合計デバイスがすべての「０」ラインを合計する、即ち、「０」状態を有する全てのラインをカウントするようにもできる。次いで、付加ステップにおいて段の総数と合計値との差を計算すれば、合計デバイスは「１」状態を有するライン１０６の値を得ることができる。代替的に、位相アービタ１０５を異なるように実行し、第１事象が第２事象より先であることを論理「０」で示すようにすることができる。この場合、合計デバイスは「０」状態を有するラインをカウントして合計値を得るよう実行される。代替的に、合計デバイスは「１」ラインをカウントし、Ｎ、即ち全段数と「１」カウント値との差を出して、試験合計値を得るようにすることもできる。代替的に、ライン１０６が特定段にインバータ等の任意の追加の論理回路を含み、合計デバイスが第１事象を第２事象より先とする段の数のみをカウントする、又は第１事象を第２事象より後とする段のみをカウントするようにすれば、合計デバイスは１及び同様の状態を有するラインを必ずしもカウントしなければならないというわけではない。この場合、合計デバイス２００は、実際には第１事象と第２事象との間の遅延が同じ値を有する段のみをカウントするよう動作する。それは、この情報から試験合計値が十分に定義されるためである。
【００４９】
以下、図６で示す従来技術の手順に比べて本発明では精度が向上したことを示すべく、図５ａから図５ｃについて説明する。図５ａは個々の段の段番号に関して非単調な集積時間差特性を有する例示的なディレイラインを示す。詳細には、段４の集積時間差が段５、６、７、８を「隠蔽」しているが、２つの段で示される集積時間差同士の差として精度を定義する場合には、このことがディレイラインの精度に対して大きな影響を及ぼす。図５ａの５０で示す特定の試験事象差の従来技術によるプライオリティエンコーダ出力は、図５ｂの第２ラインで示す指示信号となる。プライオリティエンコーダ出力は４である。これは図５ｃの式によって、そして図５ｃの上部で示すように、時間差評価ｔは、段１、２、３の集積遅延と段４の遅延の半分であるよう決定されることを意味している。図５ｃの第１ラインで示される評価ｔは試験事象差に対する評価である。最悪の場合、試験事象差は段３の集積時間差、あるいは段４の集積時間差に近くなる。実際の最大誤差は「従来技術による精度」として図５ａで示す範囲の半分に等しい。
【００５０】
これに対し、本発明の試験合計値は６となるが、これは本発明では段を隠蔽することがなく、測定した時間差の実際の最大誤差は、試験事象差が段７又は段８の集積誤差に近い最悪の場合でも「本発明による精度」として示す量の半分に等しくなるためである。
【００５１】
従来技術の手順と本発明の手順の更なる違いは、本発明では各段に対してキャリブレーション値を得ることである。キャリブレーションを特定の段に関連づけることなく、特定のカウント値に関連づけるが、これには様々な段が関わることになる。これに対して、従来技術でのキャリブレーション値は実際の段に関連し、統計的キャリブレーション方法をプライオリティエンコーダで実行すると、隠蔽された段５、６、７、８に対してはキャリブレーション値が全く存在しない。
【００５２】
図５ｃは、実際の時間差評価
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を計算する際の違いを示す。従来技術では、最初の３つの段に対するキャリブレーション値と段４に対するキャリブレーション値の半分が集積されるが、本発明では状況が異なる。本発明では、キャリブレーション値は特定の段番号と関連させず、特定のカウント値と関連させる。これは図５ｃの表からわかる。例えば、５に等しい試験合計値ｃは２つの隣接する段６と８の間の時間遅延の増分に一致し、これをＤ６８と示す。本発明の手順では、単調なルールによってキャリブレーション値を「論理的に再分類する」こととなり、利用できる全ての段を実際の評価を計算するために使用する。
【００５３】
さらに、従来技術とは対照的に、本発明では合計は０からｃ−１までであるが、従来技術の手順では合計は１とｃ−１の間である。
【００５４】
図７は４つの段１０１から１０４を有する、本発明による評価装置をより詳細に図示したものである。詳細には、各遅延は特定の遅延を有するバッファ段として実行される。詳細には、例えば、図１からの遅延Ｄ２Ｓはバッファ遅延τｓ２を有するバッファ７０により実行され、第２部分からの対応する遅延、即ち、図１のＤ２Ｆは、τｓ２とは異なる特定のバッファ遅延τｆ２を有するバッファ７２に対応する。この実施形態では、図７において添え字のｓは「低速」ということを示し、一方添え字のｆは「高速」ということを示す。この表記により、バッファ７０がディレイラインのいわゆる「低速」分岐にあり、バッファ７２がディレイラインのいわゆる「高速」分岐にあることが明確になる。さらに、位相アービタ１０５をＤフリップフロップとして実行するが、この場合特定の段のディレイラインの第１部分からの遅延値をフリップフロップのＤ入力に接続し、ディレイラインの段の第２部分における遅延信号をフリップフロップのクロック入力に接続する。またフリップフロップのＱ出力は、指示信号を有する指示ライン１０６となる。各段からのこれらの信号を、合計デバイス２００に入力する。図７の図示では、最初の２つの段において、第１事象７８が第２事象７９より先であり、第３段１０３では、状況が変化して第１事象７８が第２事象７９より後であることが明らかである。
【００５５】
図７の実施形態のカウント値は、単調な（理想的な）場合には２に等しいが、実際の測定時間ｔでは、前の段の集積時間差より小さい特定の集積時間差を有する段にあたるという非単調な（実際の）ケースでは、カウント値は２より大きくなる。
【００５６】
図９は、各段が特定の遅延と単一のＤフリップフロップを有するバッファＳ、あるいはＦを含む本発明の実施形態を示す。
【００５７】
本発明では全ての段が測定精度に関係するため、多くの様々な柔軟性のあるディレイラインの構成を適用することができるが、これに関して図１０、図１１、図１２、及び図１３を参照して説明する。例示的に、図１０は、段１０１’が段の第１部分において短いワイヤ又は短い導体トラック等の受動遅延を含み、段の第２部分には追加的な遅延がなく、段同士を接続することによって生じる最小遅延のみを含むという状況を示している。第１部分の遅延と第２（下方）部分の遅延との差が生じ、これをディレイライン測定に使用する。本実施形態では、１００１又は１００２等の動的遅延（例えばバッファ）より容易に、そして安価に受動遅延を生成することができれば、受動遅延１０００はコストの削減に貢献する。信号レベルが十分大きいことを確実にするために、図１０の実施形態では動的遅延、即ち、バッファを有する段を受動遅延のみを有する単一の段又は例えば５つ未満のような少数の個々の段の後に配置することが好適である。例示的に、図１０は２つのワイヤ段の後にバッファ段を配置した状態を示す。
【００５８】
本実施形態では、ディレイラインを介した伝送遅延が減少する。これにより、時間測定のサンプルレートがより速くなる。
【００５９】
図１１は、バッファ段１つ毎に統計的サンプリングを行うディレイラインの実施形態を示す。詳細には、バッファ段１０１”は、図１のように位相アービタ１０５が１つだけでなく、互いに並列接続した少なくとも２つ又は複数の位相アービタ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄを含む。フリップフロップサンプリングを統計的に変動させることで、集積バーニア遅延の選択がより増えるため、分解能が向上する。
【００６０】
図１１の実施形態の利点は、従来のバーニア遅延に比べてサンプリングレートがより高速であることと、サンプリングオフセットの分解能が微細であってバーニア遅延の時間測定範囲が大きいことである。異なる位相アービタ１０５ａの各々を実際の回路として実行するが、それらは異なる識別閾値と異なる入力／出力ノイズ特性を有するため、各位相アービタが合計デバイス２００に出力信号を供給すると、キャリブレーションプロセスにおいて、合計デバイスの出力する各合計値に対してキャリブレーション値が供給され、異なる位相アービタ１０５ａから１０５ｄの間の偏差が極めて小さいことにより、テスト時間差に対する非常に高い分解能が得られる。それは、図５ａで示す「本発明による精度」範囲が、図１１の実施形態では極めて小さいためである。
【００６１】
図１２は分岐を有するディレイラインを示す。詳細にはディレイラインは、図１２の左から右へと延在する主分岐を含み、これを参照番号１２００で示す。さらに図１２のディレイラインは、図１２の縦方向に延在する所謂副分岐を含み、これらを参照番号１２０１、１２０２、１２０３で示す。さらに、図１２には図示しないが、各位相アービタ１０５は合計デバイス２００に接続する指示信号出力を有し、合計デバイス２００は全ての分岐からの全てのフリップフロップ出力１０６を合計することによって、試験合計値又はキャリブレーション合計値２０１を供給する。
【００６２】
合計デバイスをプライオリティエンコーダとは異なるように使用することにより、計算に段の構成を使用することはないことを強調する。従って、全ての段を互いに連続させるという従来技術の要件は本発明にはもはやなく、任意の利用可能な構成を使用することができる。特定の構成は、図１２の３つ以上の分岐を含む構成とする。２つのパルスが異なる分岐に並列に伝播するこれら全ての構成では、単一測定、即ち単一時間差の決定に要する時間が減少する。このように単一測定にかかる時間が減少するため、同時により多くの測定を行うことができる、あるいは従来技術に比べて全測定を完了する時間が減少する。本発明では同様の精度を得ることに対して従来技術より多くの段が必要でないため、チップ領域に不利益をもたらすことなく、これらの利点全てが得られる。
【００６３】
第１部分の遅延と第２部分の遅延との間の遅延差に関して、全ての段が１つの公称値を有し、これが回路全体で等しいことが好適である。ただしこの要件は、単に半導体の処理又はデザインの理由によるものである。本発明では単調な挙動を重視しないため、遅延差がランダムに分布していても有効である。これを図１３により立証する。図１３は、異なる分岐の異なるフリップフロップに対する集積遅延を示す。「Ａ」で示す図１３の左端部は「主」分岐１２００に対応する。「Ｂ」で示す図１３の真ん中の部分は第１の縦方向分岐１２０１に対応し、３番目の部分「Ｃ」は図１２の第２の縦方向分岐１２０２に対応する。横線と縦軸との間の交点を考慮すると、非常に密集した集積遅延ラスタは、十分な数の分岐を並列に配列した場合に得られることが、図１３から明らかである。段毎に遅延、ひいては遅延差が異なれば、様々な測定可能な集積遅延の分布の度合いが強まる場合もある。しかし、段の遅延差の統計的偏差はすべて同一の「公称」遅延差値を有するため、各段が同じ遅延差を有するようにした既存のデザインも使用することができる。
【００６４】
本発明の方法の特定の実施によれば、本発明の方法はハードウェア、あるいはソフトウェアに実装可能である。デジタル記録媒体、詳細には電子的に読み取り可能な制御信号を格納し、プログラム可能なコンピュータシステムと協働して本発明の方法を実行するディスク、ＤＶＤ又はＣＤを使用して実装することが可能である。従って、本発明は概して機械可読キャリアにプログラムコードを格納したコンピュータプログラム製品であって、プログラムコードはコンピュータプログラム製品をコンピュータで実行する際に、本発明の方法を実行するよう動作する。換言すれば、本発明の方法は、コンピュータプログラムをコンピュータで実行する際に、本発明の方法の少なくとも１つを実行するプログラムコードを有するコンピュータプログラムである。
【００６５】
上述の実施形態は、本発明の原理を例示したものに過ぎない。本明細書に記載した構成及び詳細の変更及び変形が、当業者には明らかであることは理解されよう。従って、本発明は添付の特許請求の範囲によってのみ限定されるものであり、明細書の記載及び説明に示す特定の詳細によって限定されるものではない。
【符号の説明】
【００６６】
１０１、１０２、１０３、１０４  段
２００  合計デバイス
３００  キャリブレーション格納手段
５００  基準クロックソース
６０１  試験ソース
６０２  キャリブレーションソース
７００  コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
2011525737.tif 000027
【図９】
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【図１０】
2011525737.tif 000029
【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成22年3月1日(2010.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２つの事象（７８、７９）の時間差に関するデータを評価する装置であって、
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示す、前記ディレイラインと、
前記時間差の評価を示す合計値（２０１）を得るために、前記複数の段（１０１、１０２、１０３、１０４）の前記指示信号（１０６）を合計する合計デバイス（２００）と、を含むこと、
を特徴とする装置。
【請求項２】
異なる合計値に関連するキャリブレーション値を格納するキャリブレーション格納手段（３００）と、
試験測定によって得た試験合計値とキャリブレーション値を処理して、前記時間差に関するデータを得るプロセッサ（４００）とをさらに含むこと、
を特徴とする請求項１に記載の装置。
【請求項３】
前記位相アービタ（１０５）が、第１状態では、前記段において前記第１事象が前記第２事象より先であること示す前記指示信号を供給し、異なる第２状態では、前記段において前記第１事象が前記第２事象より後であることを示す前記指示信号を供給するよう動作し、
前記合計デバイス（２００）が、前記第１状態を有する複数の段からの前記指示信号、又は前記第２状態を有する複数の段からの前記指示信号のいずれかをカウントするよう動作すること、
を特徴とする請求項１又は２に記載の装置。
【請求項４】
段における前記位相アービタ（１０５）をＤフリップフロップとして実行し、
前記合計デバイス（２００）が、２つの異なる状態のうちの特定の状態を有する複数の段（１０１、１０２、１０３、１０４）の前記Ｄフリップフロップ出力のみをカウントするデジタルカウンタを含むこと、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項５】
多数の異なるキャリブレーション測定を実行し、各キャリブレーション測定によりキャリブレーション合計値を得るキャリブレーションモードを指示するコントローラ（７００）をさらに含み、
各合計値の発生数を決定し、
前記多数の異なるキャリブレーション測定における合計値の前記発生数に基づいて、この合計値に対するキャリブレーション値を決定すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項６】
前記コントローラ（７００）が、前記発生数と前記多数のキャリブレーション測定の総数との比率を用いて、前記キャリブレーション値を計算するよう動作すること、
を特徴とする請求項５に記載の装置。
【請求項７】
前記ディレイライン（１００）が前記段の第１部分の形成する第１事象伝送路と前記段の第２部分の形成する第２事象伝送路を有し、
前記第１部分若しくは前記第２部分における前記遅延、又は前記第１部分と前記第２部分との遅延差が、バッファ増幅器（１００１、１００２）、ライン部（１０００）、もしくは前記位相アービタ（１０５）によって生じる遅延のうちの１つ又は組み合わせとして実行されること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項８】
前記複数の段が両部分においてバッファ増幅器を有する少なくとも２つの段を含み、前記バッファ増幅器が異なる遅延値を有することで、一方の部分が高遅延を有する低速部分、別の一方の部分が低遅延を有する高速部分となり、
前記第１部分若しくは前記第２部分のいずれか、又は両部分がワイヤを含み、増幅器を含まない中間段（１０１’）を、前記少なくとも２つの段同士の間に配置すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項９】
少なくとも１つの段が異なる特徴を有する位相アービタ（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）を含み、各位相アービタが指示信号を供給し、
前記合計デバイス（２００）が、前記複数の位相アービタからの前記指示信号を合計するよう動作すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１０】
前記ディレイラインが、少なくとも第１の分岐（１２００）と第２の分岐（１２０１）を有し、前記分岐を互いに並列に接続することで、前記２つの事象が前記分岐を通って同時に伝わること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１１】
前記第１の分岐が連続的に配列した遅延段を有する主分岐であり、前記第２の分岐が前記主分岐の１つの遅延段に接続し、第３の分岐が前記主分岐の異なる遅延段に接続すること、
を特徴とする請求項１０に記載の装置。
【請求項１２】
前記複数の段の前記位相アービタ（１０５）の各々がフリップフロップを含み、前記フリップフロップが、前記段における前記２つの事象の時間関係に依存する論理「１」又は論理「０」を前記指示信号として出力し、
前記合計デバイス（２００）が前記フリップフロップの出力に接続したデジタルカウンタであり、前記指示信号が供給されると、前記デジタルカウンタが、予め選択した論理状態の存在するフリップフロップの出力の数をカウントするよう動作すること、
を特徴とする先行する請求項のうちの一項に記載の装置。
【請求項１３】
前記キャリブレーション格納手段（３００）が、可能な各合計値に対して、前記合計値と隣接する合計値との間の時間差スパンを示すキャリブレーション値を格納するよう動作すること、
を特徴とする請求項２に記載の装置。
【請求項１４】
前記プロセッサ（４００）が、試験合計値より１少なくなるまで所定の最小又は最大の合計値からキャリブレーション値を集積することによって、そして前記試験合計値に対する前記キャリブレーション値の少なくとも一部を加算することによって、前記時間差評価に関するデータを計算して、時間差評価を得るよう動作すること、
を特徴とする請求項２に記載の装置。
【請求項１５】
前記プロセッサ（４００）が、以下の式に基づいて前記時間差に関連する前記データを計算するよう動作し、
【数８】
2011525737.tif 000033
前記式において、
2011525737.tif 000034
が時間差評価であり、Ｄｉがｉに等しい試験合計値に対するキャリブレーション値であり、ｎｉがキャリブレーション手続きにおける、あるキャリブレーション合計値の発生数であり、Ｎがキャリブレーション手続きにおける全測定数であり、ＴＲが前記ディレイラインの全測定範囲であること、
を特徴とする請求項２に記載の装置。
【請求項１６】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を用いて２つの事象の間の時間差に関するデータを評価する方法であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）を有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における前記２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記方法が、
時間差評価を示す合計値を得るために前記複数の段の前記指示信号を合計すること、を含むこと、
を特徴とする方法。
【請求項１７】
前記時間差に関するデータを得るために、試験測定によって得た試験合計値と、キャリブレーション格納手段に格納した少なくとも１つのキャリブレーション値を処理すること、
をさらに含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を較正する方法であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記方法が、
前記複数の段のうちの第１段（１０１）の前記第１部分に接続した第１入力（１１１）にキャリブレーション事象のソースを接続すること（２０）であって、前記キャリブレーション事象のソースでは、前記キャリブレーション事象が前記ディレイラインの全測定範囲に分布している、前記接続すること（２０）と、
キャリブレーション事象に応答して、キャリブレーション合計値を得るために、前記複数の段の前記指示信号を合計すること（２２）と、
前記ディレイラインの全段数をＮとした場合に、２Ｎ個より多いキャリブレーション事象の数に対して前記合計ステップ（２２）を反復して、２Ｎ個より多いキャリブレーションカウント値を得ることと、
各キャリブレーション合計値に対して、全てのキャリブレーションカウント値における前記キャリブレーション合計値の発生数を決定し（２４）、キャリブレーション格納手段における発生数に依存する前記キャリブレーション合計値に対するキャリブレーション値を格納することと、を含むこと、
を特徴とする方法。
【請求項１９】
複数の段（１０１、１０２、１０３、１０４）を有するディレイライン（１００）を較正する装置であって、各段が第１部分の第１遅延（Ｄ１Ｓ）と第２部分の第２遅延（Ｄ１Ｆ）とを有し、前記第１遅延と前記第２遅延が互いに異なっており、各段（１０１、１０２、１０３、１０４）が位相アービタ（１０５）を有し、前記位相アービタ（１０５）が、２つの異なる状態のうちの１つを有する指示信号によって、前記第１部分における２つの事象のうちの第１事象が、前記第２部分における前記２つの事象のうちの第２事象より先か後かを示し、前記装置が、
前記複数の段の第１段（１０１）の前記第１部分に接続する第１入力（１１１）にキャリブレーション事象のソースを接続する（２０）コネクタであって、前記キャリブレーション事象のソースでは、前記キャリブレーション事象が前記ディレイラインの全測定範囲に分布している、前記コネクタと、
キャリブレーション事象に応答して、前記複数の段の前記指示信号を合計（２２）して、キャリブレーション合計値を得る合計デバイスと、
前記ディレイラインの全段数をＮとした場合に、２Ｎ個より多いキャリブレーション事象の数に対して前記合計ステップ（２２）を反復し、２Ｎ個より多いキャリブレーション合計値を得るコントローラと、
各キャリブレーション合計値に対して、２Ｎ個より多いキャリブレーションカウント値における前記キャリブレーション合計値の発生数を決定し（２４）、キャリブレーション格納手段における発生数に依存する前記キャリブレーション合計値に対するキャリブレーション値を格納するプロセッサと、を含むこと、
を特徴とする装置。
【請求項２０】
コンピュータで実行する場合に、請求項１６又は１８の方法を実行するプログラムコードを有するコンピュータプログラム。
【国際調査報告】
2011525737.tif 000035
2011525737.tif 000036
2011525737.tif 000037
2011525737.tif 000038
2011525737.tif 000039