(57)【要約】  論理領域でシリサイドを形成し、画素領域へのイオンの注入を容易にでき、同時に、ハードマスク層を除去するための処理を実行することなしにハードマスク層を薄い厚さで保持できるＣＭＯＳイメージセンサの製造方法が開示されている。ゲートパターンの形成時に限界寸法が容易に制御され、ゲートフォトレジストパターンの限界寸法の均一性が向上する。その方法には、画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、画素領域のハードマスクパターンの厚さが論理領域のハードマスクパターンの厚さより厚いような様式でゲート導電層上にハードマスクパターンを形成するステップと、ハードマスクパターンをエッチングバリアとして使用してゲート導電層をエッチングすることにより、画素領域および論理領域にゲートパターンを形成するステップと、論理領域に残るハードマスクパターンを除去するステップと、論理領域にシリサイドを形成するステップとが含まれる。
2011523227.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサの製造方法であって、
画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、
前記画素領域の前記ハードマスクパターンの厚さが、前記論理領域の前記ハードマスクパターンの厚さより厚いような様式で、前記ゲート導電層上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンをエッチングバリアとして使用して、前記ゲート導電層をエッチングすることにより、前記画素領域および前記論理領域にゲートパターンを形成するステップと、
前記論理領域に残っている前記ハードマスクパターンを除去するステップと、
前記論理領域にシリサイドを形成するステップと、
を含む、方法。
【請求項２】
前記ハードマスクパターンを形成する前記ステップが、
前記ゲート導電層の表面全体に第１のハードマスク層を形成するステップと、
前記論理領域の前記第１のハードマスク層を選択的に除去するステップと、
前記画素領域に残っている第１のハードマスク層を含む得られた構造の表面全体に第２のハードマスク層を形成するステップと、
同時に、フォトレジストパターンをエッチングバリアとして使用して、前記第１および第２のハードマスク層をエッチングするステップと
を含む、請求項１に記載の方法。
【請求項３】
前記第２のハードマスク層の厚さが前記第１のハードマスク層の厚さより薄い、請求項２に記載の方法。
【請求項４】
前記第１および第２のハードマスク層が酸化物層を含む、請求項２に記載の方法。
【請求項５】
前記酸化物層がＬＰＴＥＯＳ（低圧ＣＶＤテトラエチルオルトシリケート）を含む、請求項４に記載の方法。
【請求項６】
前記第１のハードマスク層が、エッチングバリアとして、前記画素領域を覆い、前記論理領域を露出させる、フォトレジストパターンを使用して、前記第１のハードマスク層をエッチングすることにより前記論理領域で選択的に除去される、請求項２に記載の方法。
【請求項７】
前記エッチングバリアとして前記フォトレジストパターンを使用して行われる前記エッチング処理において、ウェットエッチング処理が含まれる、請求項６に記載の方法。
【請求項８】
前記第１および第２ハードマスク層がプラズマドライエッチング処理により同時にエッチングされる、請求項２に記載の方法。
【請求項９】
前記論理領域に残っている前記ハードマスクパターンがウェットエッチング処理により除去される、請求項１に記載の方法。
【請求項１０】
ＣＭＯＳイメージセンサの製造方法であって、
画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、
前記画素領域の前記ハードマスク層の厚さが、前記論理領域の前記ハードマスク層の厚さより厚いような様式で、前記ゲート導電層上にハードマスク層を形成するステップと、
前記ハードマスク層上に有機反射防止層を形成するステップと、
前記有機反射防止層上に第１のフォトレジストパターンを形成するステップと、
前記第１のフォトレジストパターンをエッチングバリアとして使用して、前記有機反射防止層および前記ハードマスク層をエッチングするステップと、
前記ハードマスク層をエッチングバリアとして使用して前記ゲート導電層をエッチングすることにより、前記画素領域および前記論理領域にゲートパターンを形成するステップと、
前記論理領域に残っている前記ハードマスク層を除去するステップと、
前記論理領域にシリサイドを形成するステップと、
を含む、方法。
【請求項１１】
前記ハードマスク層を形成する前記ステップが、
前記ゲート導電層の表面全体に第１のハードマスク層を形成するステップと、
前記論理領域の前記第１のハードマスク層を選択的に除去するステップと、
前記画素領域に残っている第１のハードマスク層を含む得られた構造の表面全体に第２のハードマスク層を形成するステップと、
を含む、請求項１０に記載の方法。
【請求項１２】
前記第２のハードマスク層の厚さが前記第１のハードマスク層の厚さより薄い、請求項１１に記載の方法。
【請求項１３】
前記第１および第２のハードマスク層がＬＰＴＥＯＳ（低圧ＣＶＤテトラエチルオルトシリケート）を含む、請求項１２に記載の方法。
【請求項１４】
前記第１のハードマスク層が、エッチングバリアとして前記画素領域を覆い、前記論理領域を露出させる、第２のフォトレジストパターンを使用して、前記第１のハードマスク層をエッチングすることにより前記論理領域で選択的に除去される、請求項１１に記載の方法。
【請求項１５】
前記エッチングバリアとして前記第２のフォトレジストパターンを使用して行われる、前記エッチング処理にウェットエッチング処理が含まれる、請求項１４に記載の方法。
【請求項１６】
前記有機反射防止層および前記ハードマスク層がプラズマドライエッチング処理によりエッチングされる、請求項１０に記載の方法。
【請求項１７】
前記有機反射防止層が酸素ベースのガスを使用してエッチングされる、請求項１６に記載の方法。
【請求項１８】
前記ハードマスク層がフッ素ベースのガスを使用してエッチングされる、請求項１６に記載の方法。
【請求項１９】
前記論理領域に残っている前記ハードマスク層がウェットエッチング処理により除去される、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関する。より詳細には、本発明は２重ハードマスク層を使用したＣＭＯＳイメージセンサの製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの中で、ＣＭＯＳイメージセンサはＣＭＯＳプロセスにより製造され、ＣＭＯＳセンサの単位画素には、単位画素を駆動するために１つのフォトダイオードおよび３個または４個のトランジスタが含まれる。一般のメモリデバイスのトランジスタと同様に、ＣＭＯＳイメージセンサのトランジスタには、ゲート電極、およびソース／ドレイン領域を含むことができる。
【０００３】
イオン注入処理がＣＭＯＳイメージセンサのフォトダイオードの形成のために実行される場合、厚いハードマスクがイオン注入ブロック材料として基板の表面全体上に形成され、シリコンオキシ窒化物（ＳｉＯＮ）を含む無機反射防止層が反射防止層として厚いハードマスク上に形成される。
【０００４】
図１から図６は、従来技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【０００５】
図１で示しているように、ゲート絶縁層１２が、画素領域および論理領域が規定されている半導体基板１１上に形成され、ゲートポリシリコン層１３がゲート絶縁層１２上に形成されている。
【０００６】
次いで、ハードマスク層１４がゲートポリシリコン層１３上に形成され、反射防止層１５がハードマスク層１５上に形成されている。反射防止層１５は、シリコンオキシ窒化物（ＳｉＯＮ）を含む無機反射防止層である。
【０００７】
その後、フォトレジストが反射防止層１５上にコーティングされ、第１のフォトレジストパターン１６が、露光および現像処理によりフォトレジストをパターンニングすることで形成される。
【０００８】
次いで、反射防止層１５およびハードマスク層１４は、エッチングバリアとして第１のフォトレジストパターン１６を使用してエッチングされる。
【０００９】
次いで、図２で示しているように、第１のフォトレジストパターン１６が除去された後、ゲートポリシリコン層１３がエッチングバリアとしてハードマスク層１４を使用してエッチングされ、それによって、ゲートパターン１３Ａが形成される。
【００１０】
その後、フォトダイオードを形成するために、イオン注入処理が実行される。
【００１１】
次いで、図３で示しているように、シリサイドを形成するためにフォトプロセスがリバースマスクを使用して実行される。このようにして、第２のフォトレジストパターン１７が形成される。
【００１２】
次いで、図４で示しているように、第２のフォトレジストパターン１７がゲートパターン１３Ａ上で選択的に除去され、その結果、反射防止層１５が露出される。
【００１３】
次いで、図５で示しているように、反射防止層１５およびハードマスク層１４がウェットエッチング処理により除去される。
【００１４】
それに加えて、図６で示しているように、アッシングおよびクリーニング処理がシリサイド処理の後に行われ、それによって第２のフォトレジストパターン１７の除去が完了する。
【００１５】
しかし、従来の技術によると、ハードマスク層１４は厚すぎるので、ゲートパターン１３Ａの形成時に、限界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）が容易に制御できない場合がある。それに加えて、無機反射防止層が反射防止層として使用されるので、第１のフォトレジストパターン１６の寸法限界の均一性が損なわれる場合がある。
【００１６】
さらに、従来の技術によると、残余のハードマスク層がシリサイドから除去される必要があるので、その処理が複雑になる場合ある。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
したがって、本発明は従来技術で発生する前述の課題を解決するようになされているので、本発明は、論理領域でシリサイドを形成し、画素領域へのイオンの注入を容易にでき、同時に、ハードマスク層を除去するための処理を実行することなしにハードマスク層を薄い厚さに保持できるＣＭＯＳイメージセンサの製造方法を提供することである。
【課題を解決するための手段】
【００１８】
さらに、本発明では、ゲートパターンの形成時に、限界寸法を容易に制御でき、同時に、ゲートフォトレジストパターンの限界寸法の均一性を向上することができる、ＣＭＯＳイメージセンサの製造方法も提供している。
【００１９】
本発明の一態様によると、ＣＭＯＳイメージセンサの製造方法が提供され、その方法には、画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、画素領域のハードマスクパターンの厚さが論理領域のハードマスクパターンの厚さより厚いような様式でゲート導電層上にハードマスクパターンを形成するステップと、ハードマスクパターンをエッチングバリアとして使用してゲート導電層をエッチングすることにより、画素領域および論理領域にゲートパターンを形成するステップと、論理領域に残るハードマスクパターンを除去するステップと、論理領域にシリサイドを形成するステップとが含まれる。
【００２０】
本発明の別の態様によると、ＣＭＯＳイメージセンサの製造方法が提供され、その方法には、画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、画素領域のハードマスク層の厚さが論理領域のハードマスク層の厚さより厚いような様式でゲート導電層上にハードマスク層を形成するステップと、ハードマスク層上に有機反射防止層を形成するステップと、有機反射防止層上に第１のフォトレジストパターンを形成するステップと、第１のフォトレジストパターンをエッチングバリアとして使用して有機反射防止層およびハードマスク層をエッチングするステップと、ハードマスク層をエッチングバリアとして使用してゲート導電層をエッチングすることにより画素領域および論理領域にゲートパターンを形成するステップと、論理領域に残るハードマスク層を除去するステップと、論理領域にシリサイドを形成するステップとが含まれる。
【発明の効果】
【００２１】
本発明によると、フォトダイオードを形成するためにイオンが打ち込まれる画素領域のハードマスク層の厚さが、イオンが打ち込まれない論理領域のハードマスク層の厚さと異なるので、ハードマスク層を除去するための処理が必要とされない。それに加えて、ハードマスク層の厚さが薄いので、ゲートパターンの形成時に限界寸法を容易に制御することができる。さらに、有機反射防止層が反射防止層として使用されるので、フォトレジストパターンの寸法限界の均一性を向上させることができる。
【００２２】
それに加えて、リバースマスクが必要とされないので、ハードマスク層をゲートパターンに残さないようにすることができ、その結果、様々なパターンが利用できる。
【００２３】
さらに、マスクは、リバースマスクのコストに比べ低コストで製造可能で、ハードマスク層を除去するための処理も省くことができ、その結果、半導体デバイスの製造コストおよび製造時間を低減化することができる。
【００２４】
それに加えて、本発明によると、ハードマスク層の厚さが薄くなり、有機反射防止層が反射防止層として使用され、ハードマスク層を除去するための処理が省かれ、その結果、ゲートパターンの限界寸法は安定して維持することができ、その結果、半導体デバイスの信頼性および製品収量が向上する。
【００２５】
本発明の上記および他の目的、特徴、および利点は、添付図面に関連して行われる続く詳細な説明からさらに明らかになる。
【図面の簡単な説明】
【００２６】
【図１】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図２】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図３】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図４】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図５】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図６】従来の技術によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図７】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図８】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図９】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図１０】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図１１】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図１２】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図１３】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【図１４】本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【発明を実施するための形態】
【００２７】
これ以後、本発明の例示的実施形態が添付図面を参照して、詳細に説明される。
【００２８】
図７から図１４は、本発明の例示的実施形態によるＣＭＯＳイメージセンサの製造方法を示す断面図である。
【００２９】
図７で示されているように、ゲート絶縁層２２が半導体基板２１上に形成される。ゲート絶縁層２２は半導体基板２１の表面を酸化して形成することができる。フォトダイオードの画素領域およびトランジスタの論理領域は、半導体基板２１上に規定される。
【００３０】
次いで、ゲート導電層２３がゲート絶縁層２２上に堆積される。ゲート導電層２３には、ドープされたポリシリコン層またはドープされていないポリシリコン層を含めることができる。
【００３１】
その後、酸化物をベースとする材料を含む第１のハードマスク層２４がゲート導電層２３上に堆積される。第１のハードマスク層２４には酸化物層を含めることができる。好適には、第１のハードマスク層２４には、ＬＰＴＥＯＳとして参照される、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：低圧化学気相成長）により形成されるＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ：テトラエチルオルトシリケート）が含まれる。第１ハードマスク層２４は、５００オングストロームから１５００オングストロームの厚さにすることができる。
【００３２】
次いで、フォトレジストが第１のハードマスク層２４上にコーティングされ、第１のフォトレジストパターン２５が露光および現像処理によりフォトレジストをパターンニングすることで形成される。このとき、第１のフォトレジストパターン２５は画素領域を覆い、論理領域を露出させる。
【００３３】
その後、第１のハードマスク層２４は、ウェットエッチング処理を行うことにより、第１のフォトレジストパターン２５によって露出された論理領域で除去される。したがって、第１のハードマスク層２４は画素領域にのみ残ることになる。好適には、第１のハードマスク層２４は酸化物層なので、ウェットエッチング処理はＨＦ（フッ化水素）酸との混合溶液を使用して行われる。例えば、ウェットエッチング処理はＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ：緩衝化酸化エッチング）溶液を使用して行われる。
【００３４】
それから図８で示されているように、第１のフォトレジストパターン２５が除去され、第２のハードマスク層２６が得られた構造の表面全体上に形成される。第２のハードマスク層２６の厚さは、第１のハードマスク層２４の厚さと同じか、それ未満である。好適には、第２のハードマスク層２６は第１のハードマスク層２４より薄い。好適には、第２のハードマスク層２６には、ＬＰＴＥＯＳとして参照される、ＬＰＣＶＤ（低圧化学気相成長）により形成されるＴＥＯＳ（テトラエチルオルトシリケート）が含まれる。第２ハードマスク層２６は、５００オングストロームから１０００オングストロームの厚さにすることができる。
【００３５】
第２のハードマスク層２６によって、２重ハードマスク層構造が画素および論理領域で形成される。具体的には、第１および第２のハードマスク層２４および２６のスタック構造が画素領域に形成され、第２のハードマスク層２６が論理領域に形成される。したがって、画素領域のハードマスク層の厚さは、論理領域のハードマスク層の厚さとは異なる。すなわち、画素領域のハードマスク層は論理領域のハードマスク層より厚く、その結果２重ハードマスク層構造が形成される。
【００３６】
次に図９で示しているように、反射防止層２７が得られた構造の表面全体に形成される。画素領域に形成されるハードマスク層は厚いハードマスク１０１として参照され、論理領域に形成されるハードマスク層は薄いハードマスク１０２として参照される。厚いハードマスク１０１には第１および第２のハードマスク層２４および２６のスタック構造が含まれ、薄いハードマスクには第２のハードマスク層２６のみが含まれる。簡単のために、以下の説明では、厚いハードマスク１０１および薄いハードマスク１０２にフォーカスし、第１および第２のハードマスク層の参照番号は省くことにする。
【００３７】
反射防止層２７には有機反射防止層を含めることができる。有機反射防止層は、ＳｉＯＮ層などの無機反射防止層と比較すると、優れた反射防止特性を表すので、フォトレジストパターンの限界寸法は後続のフォト処理で確実に確立することができ、それによって、フォトレジストパターンの限界寸法の均一性を向上することができる。有機反射防止層には、フォトレジストと同様に、Ｃ、Ｈ、およびＯを含有する材料を含めることができる。
【００３８】
その後、フォトレジストが得られた構造上でコーティングされ、第２のフォトレジストパターン２８が、露光および現像処理によりフォトレジストをパターンニングすることによって形成される。第２のフォトレジストパターン２８は、画素領域および論理領域でゲートパターンを同時に形成するためのゲートフォトレジストパターンである。
【００３９】
次に図１０で示しているように、反射防止層２７が、第２のフォトレジストパターン２８をエッチングバリアとして使用してエッチングされる。それに加えて、厚いハードマスク１０１および薄いハードマスク１０２が、プラズマドライエッチング処理により同時にエッチングされる。
【００４０】
反射防止層２７は酸素ベースのガスを使用してエッチングされ、厚いハードマスク１０１および薄いハードマスク１０２はフッ素ベースのガスを使用してエッチングされる。反射防止層２７のエッチングに使用される酸素ベースのガスには、Ｎ2、ＨＢｒ、ＣＦ4、およびＣｌ2からなるグループから選択されたいずれかと混合された酸素ガス（Ｏ2）を含めることができる。例えば、酸素ベースのガスには、Ｏ2／Ｎ2、Ｏ2／ＨＢｒ、Ｏ2／ＣＦ4、またはＯ2／Ｃｌ2などの混合ガスが含まれる。酸化物層を含むハードマスクのエッチングに使用されるフッ素ベースのガスには、ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、およびＣＨ2Ｆ2からなるグループから選択されたいずれかを含めることができる。
【００４１】
厚いハードマスク１０１および薄いハードマスク１０２がエッチングされると、厚いハードマスクパターン１０１Ａが画素領域で形成され、薄いハードマスクパターン１０２Ａが論理領域で形成される。画素領域で形成される厚いハードマスクパターン１０１Ａの方が、論理領域で形成される薄いハードマスクパターン１０２Ａより厚い。
【００４２】
次に図１１で示しているように、第２のフォトレジストパターン２８および反射防止層２７が除去される。
【００４３】
その後、図１２で示しているように、ゲート導電層２３が、エッチングバリアとして厚いハードマスクパターン１０１Ａおよび薄いハードマスクパターン１０２Ａを使用してエッチングされ、それによってゲートパターン２３Ａおよび２３Ｂが形成される。このとき、ゲート導電層２３はポリシリコン層なので、ゲート導電層２３はＨＢｒ、Ｃｌ2、およびＨｅＯ2を含む混合ガスを使用してエッチングされる。ゲートパターン２３Ａおよび２３Ｂは画素領域および論理領域で同時に形成される。
【００４４】
次に図１３で示しているように、論理領域に残っている薄いハードマスクパターン１０２ＡがＨＦ溶液を使用したウェットエッチング処理を行うことにより除去される。論理領域に残っている薄いハードマスクパターン１０２Ａを除去する理由は、論理領域で形成されたゲートパターン２３からシリサイドを形成するためである。薄いハードマスクパターン１０２Ａには酸化物材料が含まれているので、シリサイドは、ゲートパターン２３に到達することなく、ＨＦ溶液を使用したウェットエッチング処理によりゲートパターン２３から選択的に除去される可能性がある。厚いハードマスクパターン１０２Ｂは、薄いハードマスクパターン１０２Ａが除去されるときに部分的にエッチングすることができるが、厚いハードマスクパターン１０２Ｂは一定の厚さで残る可能性がある。参照番号１０１Ｂは、残っている厚いハードマスクパターンを示している。
【００４５】
次に図１４で示しているように、シリサイド２９が論理領域に形成される。シリサイド２９はゲートパターン２３Ｂ上にのみ形成される。
【００４６】
上述のとおり、本発明の実施形態によると、シリサイドは、フォトダイオードを形成するためにイオンが打ち込まれる画素領域で形成されるゲートパターン２３Ａ上には形成されない。そのため、ハードマスク層がゲートパターン２３Ａ上に残ることになる。それに加えて、論理領域はフォトダイオードを形成するためのイオン注入領域ではないので、ゲートパターン２３Ａに使用する厚いハードマスク層は必要とされない。
【００４７】
したがって、フォトダイオードを形成するためにイオンが打ち込まれる画素領域のハードマスク層の厚さは、イオンが打ち込まれない論理領域のハードマスク層の厚さと異なるので、ハードマスク層を除去するための処理が必要とされない。さらに、ハードマスク層の厚さが薄いままなので、ゲートパターンの形成時に限界寸法を容易に制御することができる。それに加えて、有機反射防止層が反射防止層として使用されるので、フォトレジストパターンの寸法限界の均一性を向上させることができる。
【００４８】
本発明の例示的な実施形態を例示的な目的で説明してきたが、当業者ならば、添付図面で開示された本発明の範囲および趣旨を逸脱することなく、様々な変更形態、追加形態、および代替形態が可能であることを理解していただきたい。
【図１】
2011523227.tif 000003
【図２】
2011523227.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成23年2月9日(2011.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージセンサの製造方法であって、
イメージセンサ基板の画素領域と論理領域の両方の上に、ゲート導電層を形成するステップと、
前記画素領域の前記ハードマスクパターンが、前記論理領域の前記ハードマスクパターンより厚くなるように、前記ゲート導電層上にハードマスクパターンを形成するステップと、
前記画素領域および前記論理領域に、ゲートパターンを形成するために、前記ハードマスクパターンをエッチングバリアとして使用して、前記ゲート導電層をエッチングするステップと、
前記論理領域に残っている前記ハードマスクパターンを除去するステップと、
前記論理領域にシリサイドを形成するステップと
を含む、方法。
【請求項２】
前記ハードマスクパターンを形成するステップが、
前記ゲート導電層上に第１のハードマスク層を形成するステップと、
前記論理領域上の前記第１のハードマスク層を選択的に除去するステップと、
前記画素領域の前記第１のハードマスク層と前記論理領域の前記ゲート導電層の両方の上に、第２のハードマスク層を形成するステップと、
前記第２のハードマスク層上にフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングバリアとして使用して、前記第１のハードマスク層および前記第２のハードマスク層をエッチングするステップと
を含む、請求項１に記載の方法。
【請求項３】
前記第２のハードマスク層を形成するステップは、前記第１のハードマスク層より薄い前記第２のハードマスク層を形成するステップを含む、請求項２に記載の方法。
【請求項４】
前記第１のハードマスク層を形成するステップは、ＴＥＯＳ（テトラエチルオルトシリケート）の低圧化学気相成長による前記第１のハードマスク層を形成するステップを含み、
前記第２のハードマスク層を形成するステップは、ＴＥＯＳ（テトラエチルオルトシリケート）の低圧化学気相成長による前記第２のハードマスク層を形成するステップを含む、請求項２に記載の方法。
【請求項５】
前記論理領域上の前記第１のハードマスク層の前記選択的に除去ステップは、
前記画素領域を覆い、前記論理領域を露出させる前記第１のハードマスク層上に別のフォトレジストパターンを形成するステップと、
前記他のフォトレジストパターンをエッチングバリアとして使用して、前記第１のハードマスク層をエッチングするステップと
を含む、請求項２に記載の方法。
【請求項６】
前記第１のハードマスク層を前記エッチングするステップは、ウェットエッチング処理を含む、請求項５に記載の方法。
【請求項７】
前記第１のハードマスク層および前記第２のハードマスク層を前記エッチングするステップは、プラズマドライエッチング処理を含む、請求項２に記載の方法。
【請求項８】
前記ハードマスクパターンの前記除去するステップは、ウェットエッチング処理を含む、請求項１に記載の方法。
【請求項９】
イメージセンサの製造方法であって、
イメージセンサ基板の画素領域と論理領域の両方の上に、ゲート導電層を形成するステップと、
前記画素領域の前記ハードマスク層が、前記論理領域の前記ハードマスク層より厚くなるように、前記ゲート導電層上にハードマスク層を形成するステップと、
前記ハードマスク層上に有機反射防止層を形成するステップと、
前記有機反射防止層上に第１のフォトレジストパターンを形成するステップと、
ハードマスクパターンを形成するために前記第１のフォトレジストパターンをエッチングバリアとして使用して、前記有機反射防止層および前記ハードマスク層をエッチングするステップと、
前記画素領域と前記論理領域の両方にゲートパターンを形成するために、前記ハードマスクパターンをエッチングバリアとして使用して、前記ゲート導電層をエッチングするステップと、
前記論理領域に残っている前記ハードマスクパターンを除去するステップと、
前記論理領域にシリサイドを形成するステップと、
を含む、方法。
【請求項１０】
ハードマスク層を前記形成するステップが、
前記ゲート導電層上に第１のハードマスク層を形成するステップと、
前記論理領域上の前記第１のハードマスク層を選択的に除去するステップと、
前記画素領域の前記第１のハードマスク層と前記論理領域の前記ゲート導電層の両方の上に、第２のハードマスク層を形成するステップと、
を含む、請求項９に記載の方法。
【請求項１１】
前記第２のハードマスク層を前記形成するステップは、前記第１のハードマスク層より薄い前記第２のハードマスク層を形成するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第１のハードマスク層を形成するステップは、ＴＥＯＳ（テトラエチルオルトシリケート）の低圧化学気相成長による前記第１のハードマスク層を形成するステップを含み、
前記第２のハードマスク層を形成するステップは、ＴＥＯＳ（テトラエチルオルトシリケート）の低圧化学気相成長による前記第２のハードマスク層を形成するステップを含む、
請求項１０に記載の方法。
【請求項１３】
前記論理領域上の前記第１のハードマスク層を前記選択的に除去するステップは、
前記画素領域を覆い、前記論理領域を露出させる前記第１のハードマスク層上に第２のフォトレジストパターンを形成するステップと、
前記第２のフォトレジストパターンをエッチングバリアとして使用して、前記第１のハードマスク層をエッチングするステップと
を含む、請求項１０に記載の方法。
【請求項１４】
前記第１のハードマスク層を前記エッチングするステップは、ウェットエッチング処理を含む、請求項１３に記載の方法。
【請求項１５】
前記有機反射防止層および前記ハードマスク層を前記エッチングするステップは、プラズマドライエッチング処理を含む、請求項９に記載の方法。
【請求項１６】
前記有機反射防止層および前記ハードマスク層を前記エッチングするステップは、酸素ベースのガスを使用した前記有機反射防止層のエッチングするステップを含む、請求項９に記載の方法。
【請求項１７】
前記有機反射防止層および前記ハードマスク層を前記エッチングするステップは、フッ素ベースのガスを使用した前記ハードマスク層のエッチングを含む、請求項９に記載の方法。
【請求項１８】
前記ハードマスクパターンを前記除去するステップは、ウェットエッチング処理を含む、請求項９に記載の方法。
【請求項１９】
画素領域および論理領域を有する基板と、
前記画素領域および前記論理領域上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート導電層であって、前記ゲート導電層が、前記画素領域に少なくとも１つのゲートおよび前記論理領域に少なくとも１つのゲートを形成するためにパターンニングされた、ゲート電導層と、
を含み、
前記画素領域の前記少なくとも１つのゲートが、前記ゲート導電層上に形成されたシリサイドを備え、
前記論理領域の前記少なくとも１つのゲートが、前記ゲート導電層上に形成されたハードマスクを備える、
イメージセンサ。
【請求項２０】
前記ハードマスクがＴＥＯＳ（テトラエチルオルトシリケート）を備える、請求項１９に記載のイメージセンサ。
【国際調査報告】
2011523227.tif 000017
2011523227.tif 000018
2011523227.tif 000019
2011523227.tif 000020