(57)【要約】  低リップル電圧、高速負荷過渡動作、可変出力電圧、及び、高効率にするため、スイッチトキャパシタＤＣ―ＤＣコンバータは、可変利得比、及び／又は、インターリービング調整を備えた再構成可能な電力ステージを有する。電力ステージは、キャパシタ１個当たり複数のスイッチを有しているため、電圧を厳密かつ効果的に調整するのに、上記コンバータは、高速動的制御及び適応パルス制御のための電力ステージの再構成可能な特性を活用する。【選択図】  図７
2011504356.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ―ＤＣコンバータであって、
（ａ）電圧入力と、
（ｂ）電圧出力と、
（ｃ）グランドと、
（ｄ）該電圧出力と該グランドとの間に接続される出力キャパシタと、
（ｅ）各々が上プレート及び下プレートを有する複数のキャパシタと、
（ｆ）該キャパシタのそれぞれについて、
（ｉ）該キャパシタの上プレートと該電圧入力との間に接続される第１スイッチと、
（ii）該キャパシタの上プレートと該電圧出力との間に接続される第２スイッチと、
（iii）（Ａ）該電圧入力と該キャパシタの下プレートとの間に接続される第３スイッチと、（Ｂ）該キャパシタの下プレートと該電圧出力との間に接続される第４スイッチと、の少なくとも１つと、
（iv）該キャパシタの下プレートと該グランドとの間に接続される第５スイッチと、
（v）該キャパシタの上プレートと、該複数のキャパシタのうち別の１つのキャパシタの下プレートとの間に接続される第６スイッチであって、
該複数のキャパシタの各々が、該複数のキャパシタの１つと隣接して接続され、かつ、該複数のキャパシタの最初のキャパシタが、最後のキャパシタと接続されるような、
第６スイッチと、
（ｇ）複数のクロックフェーズ中で該複数のキャパシタ各々のために第１から第６のスイッチを制御する回路であって、
該クロックフェーズのそれぞれの間、該複数のキャパシタの１つが該電圧出力で放電される一方、該複数のキャパシタの別のキャパシタのうち少なくとも１つが該電圧入力から充電され、
該複数のクロックフェーズはオーバーラップしない、
ことを特徴とする回路と、
を具備するＤＣ―ＤＣコンバータ。
【請求項２】
該回路は、該第１から第６のスイッチを制御して、複数の電圧利得の１つを選択することを特徴とする請求項１に記載のＤＣ―ＤＣコンバータ。
【請求項３】
前記複数のキャパシタのうち少なくとも３個を具備することを特徴とする請求項１に記載のＤＣ―ＤＣコンバータ。
【請求項４】
該回路は、該第１から第６のスイッチを制御して、複数の電圧利得の１つを選択することを特徴とする請求項３に記載のＤＣ―ＤＣコンバータ。
【請求項５】
該少なくとも３つのキャパシタは、第１、第２、及び第３のキャパシタを構成し、
利得比１／３では、該第１及び該第２キャパシタは、該電圧入力と該電圧出力との間に直列に接続され、該第３キャパシタは、該第２キャパシタと該グランドとの間に接続され、
利得比１／２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に接続され、該第３キャパシタは、該電圧出力と該グランドとの間に接続され、
利得比２／３では、該第１キャパシタは、該電圧入力と該電圧出力との間に接続され、該第２及び該第３キャパシタは、該第１キャパシタと該グランドとの間に直列に接続され、
利得比１では、該第１及び該第２キャパシタは該電圧入力と該グランドとの間に並列に接続され、該第３キャパシタは、該電圧出力と該グランドとの間に接続され、
利得比３／２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に直列に接続され、第３キャパシタは、該電圧入力と該電圧出力との間に接続され、
利得比２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に並列に接続され、該第３キャパシタは、該第１キャパシタと該電圧出力との間に接続され、
利得比３では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に直列に接続され、該第３キャパシタは、該第１キャパシタと該電圧出力との間に接続される、
ことを特徴とする請求項４に記載のＤＣ―ＤＣコンバータ。
【請求項６】
該電圧出力に接続するアナログ―デジタルコンバータをさらに具備することを特徴とする請求項１に記載のＤＣ―ＤＣコンバータ。
【請求項７】
該アナログ−デジタルコンバータは、リングオシレータに基づくアナログ―デジタルコンバータであることを特徴とする請求項６に記載のＤＣ―ＤＣコンバータ。
【請求項８】
該リングオシレータに基づくアナログ―デジタルコンバータは、
ＮＯＲゲートと、
該ＮＯＲゲートの出力と直列に接続される複数の遅延セルと、
該遅延セルの最後の１つの出力から該ＮＯＲゲートへのフィードバックループと、
該遅延セルの最後の１つの出力に接続されるパルスカウンタと、
を具備し、
該ＮＯＲゲート及び該複数の遅延セルは、該電圧出力から電力供給される、
ことを特徴とする請求項７に記載のＤＣ―ＤＣコンバータ。
【請求項９】
該制御用回路は、該スイッチを動的に制御することを特徴とする請求項１に記載のＤＣ―ＤＣコンバータ。
【請求項１０】
アナログ信号をデジタル信号に変換するためのアナログ―デジタルコンバータであって、
該アナログ―デジタルコンバータは、
ＮＯＲゲートと、
該ＮＯＲゲートの出力に直列に接続される複数の遅延セルと、
該遅延セルの最後の１つの出力から該ＮＯＲゲートへのフィードバックループと、
該遅延セルの最後の１つの出力へ接続されるパルスカウンタと、
を具備し、
該ＮＯＲゲート及び該複数の遅延セルは、アナログ信号により電力供給される、
ことを特徴とする請求項１に記載のＤＣ―ＤＣコンバータ。
【請求項１１】
ＤＣ―ＤＣ変換のための方法であって、該方法は、
該ＤＣ―ＤＣコンバータであって、
（ａ）電圧入力と、
（ｂ）電圧出力と、
（ｃ）グランドと、
（ｄ）電圧出力と該グランドとの間に接続される出力キャパシタと、
（ｅ）各々が上プレート及び下プレートを有する複数のキャパシタと、
（ｆ）該キャパシタのそれぞれについて、
（ｉ）該キャパシタの上プレートと該電圧入力との間に接続される第１スイッチと、
（ii）該キャパシタの上プレートと該電圧出力との間に接続される第２スイッチと、
（iii）（Ａ）該電圧入力と該キャパシタの下プレートとの間に接続される接続する第３スイッチと、（Ｂ）該キャパシタの下プレートと該電圧出力との間に接続される第４スイッチと、の少なくとも１つと、
（iv）該キャパシタの下プレートと該グランドとの間に接続される第５スイッチと、
（v）該キャパシタの上プレートと、該複数のキャパシタのうち別の１つのキャパシタの下プレートとの間に接続される第６スイッチであって、
該複数のキャパシタの各々が、該複数のキャパシタの１つと隣接して接続され、かつ、該複数のキャパシタの最初のキャパシタが、最後のキャパシタと接続されるような、
第６スイッチと、
（ｇ）複数のクロックフェーズ中で該複数のキャパシタ各々のために第１から第６のスイッチを制御する回路であって、
該クロックフェーズのそれぞれの間、該複数のキャパシタの１つが該電圧出力で放電される一方、該複数のキャパシタの別のキャパシタのうち少なくとも１つが該電圧入力から充電され、
該複数のクロックフェーズはオーバーラップしない、
ことを特徴とする回路と、
を具備するＤＣ―ＤＣコンバータを提供し、
該制御用回路を用いることにより、該スイッチが利得比を選択するのを制御し、
該ＤＣ―ＤＣコンバータが該選択した利得比で動作するよう操作する、
ことを含む方法であることを特徴とするＤＣ―ＤＣ変換のための方法。
【請求項１２】
該ＤＣ―ＤＣコンバータは、前記複数のキャパシタのうち少なくとも３個を具備することを特徴とする請求項１１に記載の方法。
【請求項１３】
該少なくとも３つのキャパシタは、第１、第２、及び第３のキャパシタを構成し、
利得比１／３では、該第１及び該第２キャパシタは、該電圧入力と該電圧出力との間に直列に接続され、該第３キャパシタは、該第２キャパシタと該グランドとの間に接続され、
利得比１／２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に接続され、該第３キャパシタは、該電圧出力と該グランドとの間に接続され、
利得比２／３では、該第１キャパシタは、該電圧入力と該電圧出力との間に接続され、該第２及び該第３キャパシタは、該第１キャパシタと該グランドとの間に直列に接続され、
利得比１では、該第１及び該第２キャパシタは該電圧入力と該グランドとの間に並列に接続され、該第３キャパシタは、該電圧出力と該グランドとの間に接続され、
利得比３／２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に直列に接続され、第３キャパシタは、該電圧入力と該電圧出力との間に接続され、
利得比２では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に並列に接続され、該第３キャパシタは、該第１キャパシタと該電圧出力との間に接続され、
利得比３では、該第１及び該第２キャパシタは、該電圧入力と該グランドとの間に直列に接続され、該第３キャパシタは、該第１キャパシタと該電圧出力との間に接続される、
ことを特徴とする請求項１２に記載の方法。
【請求項１４】
制御する段階は、動的に実行されることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００７年１１月２１日出願の米国仮特許出願第６１／００４，０９５号に対する優先権を主張するものであり、この出願は、参照により全体として本開示に盛り込まれる。
【０００２】
本発明は、ＤＣ／ＤＣコンバータ、より詳しくは、再構成可能なスイッチ及びキャパシタを用いたコンバータに関する。
【背景技術】
【０００３】
近年、エレクトロニクス産業では、多機能の携帯機器が激増している。通常、このような装置内の多機能モジュールは、異なる電源レベルで最適化されている。バッテリー稼動時間の長期化、低システムプロファイルを達成するために、これらのシステムでは、効率的かつ小型の電力変換回路が必須となる。
【０００４】
従来のスイッチングコンバータでは、高い電力効率を提供する一方、誘導部品の利用により、深刻な電磁干渉（ＥＭＩ）ノイズや肥大化したシステムプロファイルに悩まされる。それ故、スイッチトキャパシタ（ＳＣ）ＤＣ―ＤＣコンバータが、電力変換集積回路設計の代替案として浮上する。最も一般的に用いられているＳＣコンバータ用の電圧変換は、昇圧変換である。
【０００５】
典型例は、ディクソン・チャージポンプとクロスカップルド倍電圧整流回路とを含む。ステップダウンＳＣコンバータを実現するのが困難な理由は、ステップアップＳＣコンバータよりも高効率を維持するのがずっと難しいためである。リニアレギュレータは、本質的に低効率のため、出力・入力間のドロップアウト電圧が大きい状況下では十分ではない。しかしながら、ＶＬＳＩシステムでは低電力動作がさらに極めて重要になってきているため、ステップダウン変換の需要は高い。従って、当技術分野では、電力効率が良く、なおかつ、低ＥＭＩのステップアップ及び／又はステップダウンＳＣコンバータの必要が存在する。
【０００６】
コンバータのトポロジーに関する懸念に加え、新たにシステム性能上の要求も浮上する。ますます多くの電源内蔵式の携帯機器が発明されるにつれ、変換利得を固定した状態でＳＣコンバータの電力効率を高効率に保つのが困難になっている。なお、変換利得は、ＤＣ―ＤＣコンバータの出力電圧の入力供給電圧に対する比で定義される。電源が不安定な場合は、信頼性を保証するため、コンバータは優れたラインレギュレーションを有するべきである。より好ましくは、コンバータは、高効率を維持するため、適応調整可能な変換利得を有するべきである。一方、コンバータの出力は、急速かつ頻繁な負荷変動に迅速に応答できるべきである。
【０００７】
機器の中には、負荷機器の瞬間電力・スピードを動的に最適化できるよう、出力電圧が可変であることを要求するものもある。好例の１つとしては、ダイナミック電圧スケーリング（ＤＶＳ）機器中に見られる。この意味においては、過渡負荷に対する優れた応答、及び、電圧追跡能力が、新規の電力コンバータ設計よりも優れている。
【０００８】
ＳＣ  ＤＣ―ＤＣコンバータはいずれも、ポンピングキャパシタの充放電により動作する。放電期間の後、出力負荷によりポンピングキャパシタから電荷が引き出されるにつれ、ポンピングキャパシタの電圧は低下する。その結果、充電期間の初期に、キャパシタの電圧が急激に上昇する。これにより、電流が入力電源ライン内で急激に生成され、キャパシタに流れる。ところで、電源は、寄生インダクタンスを誘発するワイヤーを介してコンバータに接続される。電流が急増することにより、コンバータから電源に接続されたワイヤーの全域で電圧スパイクが発生し、大量のスイッチングノイズを引き起こす。同一の電源がシステムの他の部品にも使用された場合、この入力ノイズがこれら部品に同様に伝わる。
【０００９】
ポンピングキャパシタの充放電現象により、従来のＳＣコンバータでは出力リップルも生じる。充電フェーズ時では、出力負荷が出力キャパシタから電流を引き出し、キャパシタ内の電圧を下げる。放電フェーズ時では、ポンピングキャパシタに蓄電した電荷が出力負荷へ放電して、出力キャパシタを充電し、キャパシタの電圧を上げる。
【００１０】
ＳＣ  ＤＣ―ＤＣコンバータの低ノイズ化、高速過渡化、効率化を促進するため、従来技術の主な欠点を検討する。図１Ａでは、典型的なＣＭＯＳクロスカップルド倍電圧整流回路１００を示す。図１Ｂでは、タイミング信号、入力電流、出力電圧を時間関数で示す。Ｖ０に接続されたポンピングキャパシタＣは、次の半クロック周期が開始するまで再充電されないため、各々のクロック周期の大部分の間、Ｖ０電圧が低下する。高電圧リップル（ΔＶ０２）がＶ０で観測されるのは、現在の半クロック周期が終了するまで、回路が充電に反応できないためである。これが過渡応答に影響し、調整された電源ラインにおいて、大きな変動やノイズを引き起こす。その上、Ｍ１及びＭ２を、オーバーラップしない２フェーズで交互にオンにする必要があるため、電源Ｖinの入力電流は、高リップルを伴い不連続となる。この電流リップルは、かなりのスイッチングノイズを引き起こし、その後、スイッチングノイズは、電源金属ライン及び電力トランジスタの基板を介して、全ＩＣチップへ伝わるであろう。
【００１１】
上記の欠点を克服するため、図２に示されるように、インターリービングＳＣ電力コンバータ２００は、図１Ａの回路１００を基本とした２つの回路２０２、２０４を導入して、これにより４つの効果的な調整サブセルを導入し、９０°の位相シフトでこれらをそれぞれ動作させる。図３では、これらの性能比較を示す。図４Ａでは、クロック信号、及び、各クロック位相でのキャパシタ間の相互接続を示す。回路接続とクロック波形から、これ（図４Ａ）が実際に９０°の位相差のある２つのクロスカップルド倍電圧整流回路２０２、２０４の並列接続であることは容易に確認できる。隣接するＣＰセル間で９０°の位相オーバーラッピングを導入することにより、入力電流が連続的になり、低リップルになる。２つのクロック信号がＨＩＧＨになるいずれの瞬間でも、他の２つの相補クロックに関連したポンピングキャパシタは、ＶＩＮに充電される。例えば、φ１及びφ４がＨＩＧＨの時、ノード１及び４もＨＩＧＨになる。従って、トランジスタＭ５Ｎ及びＭ２Ｎはオンになり、ポンピングキャパシタＣＰ３及びＣＰ２はＶＩＮに充電される。これにより、従来の設計よりも確実に過渡応答を早くできる。従って、この新規のアーキテクチャによって図１Ａの回路での欠点を克服している。しかしながら、このトポロジーは、倍電圧器として固定された変換比を有する。
【００１２】
高効率を達成するため、ＳＣ電力コンバータの電力ステージは、可変ＧＲ（利得比）で再構成可能でなければならない。この分野での研究はほとんど報告されていない。従来技術でも多重利得比を提供することはできるが、既知の電力コンバータでは、突入電流の大きさ、高出力リップル、過渡応答の遅さに悩まされる。図４Ａでは、調整方式を示す。ここでは一例としてＧＲ＝３／２を用いている。コンバータの動作は、フェーズ１及びフェーズ２の２つのフェーズで表される。フェーズ１では、ポンピングキャパシタＣＰ１及びＣＰ２は、ＶＩＮと反対側に直列に接続される。ＣＰ１＝ＣＰ２の場合、各キャパシタの電圧は、ＶＩＮ／２にプリチャージされる。フェーズ２では、ＣＰ１及びＣＰ２はＶＩＮ及びＶＯＵＴ間に並列に接続されている。このため、ＣＯＵＴは３／２ＶＩＮ（＝ＶＩＮ＋ＶＩＮ／２）に充電される。充電・放電作用を分離することにより、従来の例のように、高電流・電圧リップルの問題が生じる。電力ステージのような技術は、必要となるスイッチ及びキャパシタの数が多くなるため、適用することができない。ＣＰ３は、動作中はアイドルのままであることに注意されたい。
【００１３】
複数の利得比を有するトポロジーは当該技術分野で知られている。しかしながら、このトポロジーのためのインターリービングという同一の利点を提供するには、スイッチ及びキャパシタの数が倍必要である。
【発明の概要】
【００１４】
従って、当該技術分野で、複数の利得比、再構成可能な電力ステージ、及び／又は、インターリービング調整機能を有し、にもかかわらずスイッチの数をより少なくした改善されたトポロジーに対する要求がある。
【００１５】
上記の目的、及び、他の目的を達成するため、本発明は、多数のキャパシタ、電力スイッチ、及び、１つのコントローラを具備するスイッチトキャパシタ（ＳＣ）ＤＣ―ＤＣコンバータ用の電力ステージに関する。これは、電源からステップアップ電圧、及び、ステップダウン電圧を供給するようフレキシブルに構成できる。従来のＳＣ電力ステージとは異なり、本発明は、インターリービング調整機能を有したスイッチ及びキャパシタ再構成を用いることで、入力ノイズ、出力リップルを低減し、ループ利得のバンド幅を改善する。
【００１６】
本発明は、スイッチトキャパシタＤＣ―ＤＣ電源コンバータに直接適用できる。これは、今後の高性能で再構成可能な、又は、出力可変な電源設計上、一般的に重要である。
【００１７】
本発明の主題は、現技術に対して次の利点がある。
【００１８】
・入力ノイズの低減
【００１９】
・出力リップルの低減
【００２０】
・高バンド幅
【００２１】
・可変利得比
【００２２】
・可変出力電圧
【００２３】
・高効率
【００２４】
本発明は、少なくとも実施例の数例において、新規の再構成可能なスイッチトキャパシタＤＣ―ＤＣ集積コンバータに関する。本発明のコンバータは、低リップル電圧、及び、高速負荷過渡動作のためのマルチフェーズ（例えば３フェーズ）インターリービング調整機能を有する電力ステージを使用している。これにより、厳密かつ効果的な電圧調整を目的とした高速利得比制御、及び、適応パルス制御のための電力ステージ再構成の特性が効果的に引き出される。本コンバータは、ＣＰセルの１つが故障した場合でさえ、高いロバスト性を示す。フルデジタルコントローラは、ヒステリシス制御アルゴリズムと共に用いられている。これは、有限時間整定システム安定性、及び、過渡応答を特徴としている。本コンバータは、ＴＭＳＣ  ０．３５μｍ  ＣＭＯＳ  Ｎ型プロセスで設計された。１．５〜３．３Ｖの入力電圧の範囲では、本コンバータは、可変ステップダウン及びステップアップ電圧変換を出力０．９〜３．０Ｖ、最大効率９２％で達成する。この研究では、高速過渡で、かつ、低リップルの集積電力コンバータ設計を効果的に解決している。
【００２５】
少なくとも実施例の数例では、本発明は適応利得パルス制御を有するＳＣ電力コンバータを実現している。本コンバータは、幅広い入力範囲で効果的に動作するため、適応可能な変換利得比及び可変電力パルスを有する斬新な再構成可能ステップアップ及びステップダウンＳＣ電力ステージを使用している。二重ループ制御により、優れたラインレギュレーション及び負荷調整だけでなく、高速過渡応答も可能とする。
【００２６】
マルチフェーズインターリービング調整機能を有するＳＣ  ＤＣ―ＤＣ集積コンバータが新規に提案されている。本コンバータは、低入力ノイズ、低リップル、高効率である。また、利得比も動的に変動させられる。
【００２７】
本発明は、低出力、高出力のいずれの機器用のエネルギー効率の高いデバイスに幅広く適応可能である。なお、高出力の機器用の例には、自動車用や電化製品用を含む。
【００２８】
米国特許第７，１９０，２１０号  Ｂ２（発明の名称は、「スイッチトキャパシタ電源システム及び方法」）では、ＳＣシステムのビルディングブロックのように、キャパシタを、異なるフェーズ構造、及び、異なるブロック構造にグループ化する方法が教示されている。制御回路は、１以上の負荷に制御電力を供給するように考案された充電・放電状態間の各フェーズを切り替える。この発明では、キャパシタを異なるフェーズ構造、及び、異なるブロック構造にグループ化して、優れた性能及びコスト上の利点を提供する特異な方法を採用している。詳細について次に述べる。この参考文献で用いられるフェーズの定義は、本発明で用いられるフェーズの定義とは異なる。しかしながら、より明瞭に記述するため、本明細書においても米国特許第７，１９０，２１０号と同様に「フェーズ」という用語を用いる。
【００２９】
この特許では、そのグループ化したキャパシタブロックの構造は、ステップダウンＤＣ―ＤＣ変換で用いられているが、この構造が参考文献の図３で示されている。また、ステップアップ変換及びステップダウン変換が共に可能なブロックの別の形式が、参考文献の図１５で示されている。このステップアップ／ステップダウン形式は、本発明により関わりが深いため、（参考文献の）図１５で述べられたブロックとの比較を示した。さらに、（参考文献の）図１５では、スイッチＰ３及びＰ４は平行に使用されるため、下プレートキャパシタをグランドに接地するという同じ機能を有する。従って、これらスイッチは、我々の議論では単一のスイッチとみなされる。参考文献の図１５で示されるように、各ブロックは、スイッチ４個とキャパシタ１個で構成される。例外として、最初のブロックは、スイッチ５個で構成される。このＳＣ回路の構造により、ステップダウン変換の場合は、キャパシタは直列に充電され、並列に放電する一方、ステップアップ変換の場合は、並列に充電され、直列に放電することができる。また、これは、ブロックの１つをディスエーブルにして異なる利得比（ＧＲ）を得る機能も有する。ブロック数Ｎを用いると、この特許の発明では、２Ｎ＋１個のＧＲを達成できる。他方、本発明では、スイッチ６個とキャパシタ１個から構成され、例外はない。ＳＣブロックの構造により、直列・並列、充電・放電の種々の組み合わせが可能となる。この結果、達成可能なＧＲの個数はより大きくなる。ＧＲの個数が大きくなれば、システム効率も上がるため、本発明は参考文献に記載された発明と比較してより良い性能を示す。
【００３０】
参考文献の発明は、図１１に述べられているようなインターリービング技術を使用している。図１１では、Ｍフェーズ電力ステージの制御信号のタイミングチャートを示す。各フェーズはブロック数Ｎ個から構成されるため、システムで使用される全ブロック数はＭ×Ｎ個である。本発明の場合、インターリービング動作を達成するのに新しいフェーズを導入せず、フェーズの構造を変化させることで達成している。従って、Ｍフェーズ・インターリービング調整の性能を達成するのに、参考文献であればブロック数がＭ×Ｎ個必要になるところを、本発明の電力ステージであればブロック数がＭ個で済む。これにより、システム内のスイッチ及びキャパシタの数を削減するとともに、シリコン領域を節約する。従って、本発明はコスト上の利点を提供し、設計も単純化する。
【００３１】
米国特許第６，０５５，１６８号（発明の名称は、「ＰＦＭホッピング及び利得ホッピングを有するキャパシタＤＣ―ＤＣコンバータ」）では、パルス周波数変調（ＰＦＭ）と、ステップアップ／ダウン  マルチ利得が可能なスイッチトキャパシタアレイとを用いて、不規則な電圧を規則的な電圧に変換するための機構及び方法を教示している。この際、利得選択は出力電圧を基準としている。例えば、コンバータのスイッチトキャパシタアレイのような電力ステージは、典型的な充放電機構で動作するため、インターリービング技術を使用する電力ステージのものよりも、高入力ノイズ、出力リップル、過渡応答の遅さに悩まされる。本発明の電力ステージでは、次に取り上げる斬新なインターリービング技術を使用することで、電力ステージを改良している。
【００３２】
参考文献に示された電力ステージは、７つのＧＲ（利得比）を達成するため、キャパシタ３個及びスイッチ１５個で構成される。これらは、全キャパシタが入力から充電される充電フェーズと、全キャパシタが出力で放電される放電フェーズとの２フェーズで動作する。これらのコンバータは、キャパシタの電圧が急激に変化すると、高入力ノイズが生じ、また、充電フェーズの間は、出力で電荷を供給するキャパシタがないので、高リップル電圧が生じる。この性能を向上させるため、このようなコンバータを並列に設置し、インターリービング法で動作させる。この結果、入力で連続的に充電され、出力で連続的に放電されるため、入力ノイズ及び出力リップルが大幅に低減する。しかしながら、これにより、キャパシタ（６）及びスイッチ（３０）の数も２倍になってしまう。本明細書で提案する発明では、少なくとも実施形態の数例において、３フェーズの周期的な電荷移動を用いて、キャパシタ３個、スイッチ１８個だけでこの性能を達成できる。この機構では、各フェーズの間、少なくとも１つのキャパシタが入力により充電され、１つのキャパシタが出力で放電されるような方法で、スイッチがオン／オフされる。残り１つのキャパシタは、一定のＧＲとするために使用される。もしくは、その必要がなくても同様に入力から充電される。次のフェーズでは、キャパシタはその役割を交換する。このプロセスは、キャパシタが初期状態に戻るまで１回以上繰り返される。このようにして、全３フェーズクロック期間を終えた後には、各キャパシタは、少なくとも１回入力によって充電され、出力で放電されている。この連続的な充電・放電により、キャパシタ及びスイッチの数を削減して、インターリービング動作を行えるという利点が得られる。
【００３３】
本発明は、集積ソリューション又は分離ソリューションとして実装することができる。例えば、スイッチは、ＣＭＯＳ、ＢＪＴ、その他スイッチとして使用できるディスクリート部品で実装できる。また、キャパシタはオンチップでもオフチップでも実装できる。
【図面の簡単な説明】
【００３４】
図面を参照して、好ましい実施形態を開示する。
【００３５】
【図１Ａ】図１Ａは、従来技術によるクロスカップルド倍電圧整流回路の回路図である。
【００３６】
【図１Ｂ】図１Ｂは、図１の倍電圧整流回路のタイミング信号、入力電流、及び、出力電圧を示す一連のプロットである。
【００３７】
【図２】図２は、従来技術によるマルチフェーズ倍電圧整流回路の回路図である。
【００３８】
【図３】図３は、図１及び図２の倍電圧整流回路間の性能比較を示す一連のプロットである。
【００３９】
【図４Ａ】図４Ａは、図２の倍電圧整流回路用のクロック信号及びキャパシタ接続を示す。
【００４０】
【図４Ｂ】図４Ｂは、好ましい実施形態による倍電圧整流回路用のクロック信号及びキャパシタ接続を示す。
【００４１】
【図５】図５は、好ましい実施形態によるキャパシタ３個の電力ステージを示す回路図である。
【００４２】
【図６Ａ】図６Ａは、図５の電力ステージにおける種々の利得比でのタイミング信号及びキャパシタ接続をそれぞれ示す。
【００４３】
【図６Ｂ】図６Ｂは、図５の電力ステージにおける種々の利得比でのタイミング信号及びキャパシタ接続をそれぞれ示す。
【００４４】
【図７】図７は、図５の電力ステージを一般化し、キャパシタＮ個及びスイッチ６Ｎ個で示す回路図である。
【００４５】
【図８】図８は、３フェーズでオーバーラップしないクロックジェネレータを示す回路図である。
【００４６】
【図９】図９は、図８のクロックジェネレータにより生成したクロック信号を示す一連のプロットである。
【００４７】
【図１０】図１０は、自動基板スイッチング回路を示す回路図である。
【００４８】
【図１１】図１１は、クロック信号を供給するためのレベルシフティング回路を示す回路図である。
【００４９】
【図１２】図１２は、リングオシレータＡ／Ｄコンバータを示す回路図である。
【００５０】
【図１２Ａ】図１２Ａは閉ループ  ＳＣ  ＤＣ―ＤＣコンバータを示す回路図である。
【００５１】
【図１３】図１３は、センサ回路を示す。
【００５２】
【図１３Ａ】図１３Ａは、適応パルス制御を示す。
【００５３】
【図１４】図１４は、出力電力対効率を示すプロットである。
【００５４】
【図１５Ａ】図１５Ａは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する入力電流を示すプロットである。
【００５５】
【図１５Ｂ】図１５Ｂは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する入力電流を示すプロットである。
【００５６】
【図１６Ａ】図１６Ａは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する出力リップル電圧を示すプロットである。
【図１６Ｂ】図１６Ｂは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する出力リップル電圧を示すプロットである。
【００５７】
【図１７Ａ】図１７Ａは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する開始過渡応答を示すプロットである。
【００５８】
【図１７Ｂ】図１７Ｂは、従来のＳＣ電力ステージ及び好ましい実施形態それぞれに対する開始過渡応答を示すプロットである。
【発明を実施するための形態】
【００５９】
好ましい実施形態について、図面を参照して詳細に述べることにする。なお、本明細書を通して、同様の参照数字は同様の構成要素に対応する。
【００６０】
好ましい実施形態は、同じ利点を備えているにもかかわらず使用するスイッチの数が半分である新規のトポロジーに関する。好ましい実施形態では、キャパシタ３個、及び、スイッチ１８個を使用している。但し、その数は一例であって限定するものではない。図５では、全体的な電力ステージ５００を示す。スイッチのオン／オフ特性を用いれば、スイッチアレイを、１／３、１／２、２／３、１、３／２、２、３の６つの異なる利得状態を与えるように構成することができる。タスクは３フェーズのクロックを使用して行われる。クロック信号は所望の利得に従って送られる。全ての利得設定用のクロック信号及びキャパシタ構成は、図６Ａ及び図６Ｂにそれぞれ示される。クロックの各フェーズでは、１つのキャパシタが出力で放電される間に、少なくとも１つのキャパシタが入力から充電される。残り１つのキャパシタは、一定の利得構成とするために使用される。もしくは、その必要がなくても同様に入力から充電される。次のフェーズでは、キャパシタはその役割を交換する。このようにして、全１クロック期間を終えた後には、各キャパシタは、１回入力によって充電され、出力で放電されている。このようにして、電荷が入力から出力に輸送される。また、キャパシタの構成に依存して、一定の電圧利得が達成される。
【００６１】
可変利得に関する前述の問題を解決するため、インターリービング法により電力ステージを再構成することで交互にポンピングキャパシタを動作させることを提案する。動作機構を図４Ｂに示す。この場合、提案したコンバータは、フェーズ１、２、３の３フェーズで調整される。各フェーズクロックは、図４Ｂで示すように、他のフェーズから１２０°の位相差がある。フェーズ１の間、コンバータは、図４Ａに述べた回路と全く同様の動作となる。しかしながら、フェーズ２では、ＣＰ３をアイドル状態で維持する代わりに、キャパシタは、その役割を交換する。つまり、ＣＰ２及びＣＰ３がＶＩＮ／２にプリチャージされる間、ＣＰ１はＶＯＵＴとＶＩＮの間に接続され、電荷をＣＯＵＴへ輸送する。同様に、フェーズ３では、ＣＰ１及びＣＰ３がＶＩＮ／２にプリチャージされる間、ＣＰ２は電荷をＣＯＵＴへ輸送する。
【００６２】
その結果、来るべきクロック位相の電力供給の準備が整った充電済のキャパシタが常に２個存在する。充電動作が連続的になることより、入力充電電流が連続的になり、従って、低突入電流リップルとなる。この間、どの瞬間においても常に１つのキャパシタがＣＯＵＴに電力を供給しているため、出力放電電流は連続的になる。これにより、出力電圧リップルは低減し、即時の負荷過渡応答が保証される。
【００６３】
好ましい実施形態では、インターリービング調整機構を促進し、システム要求だけでなく、ライン変化／負荷変化にも適応する新規の電力ステージアーキテクチャを提供する。この回路は、スイッチ―キャパシタのアレイで形成される。アレイ内のキャパシタの各々は、６つのスイッチに接続し、６つのスイッチは、キャパシタのプレートをＶＩＮ、ＶＯＵＴ、又は、他のキャパシタにフレキシブルに接続する。例えば、ＣＰ１の上プレートは、Ｓ１１によってＶＩＮに、Ｓ１２によってＶＯＵＴに、又は、Ｓ１６によってＣＰＮの下プレートに接続することができる。その間、ＣＰ１の下プレートは、Ｓ１３によってＶＩＮに、Ｓ１４によってＶＯＵＴに、Ｓ２６によってＣＰ２の上プレートに、もしくは、Ｓ１５によって    に接続することができる。
【００６４】
本概念は、キャパシタ３個及びスイッチ１８個で示されるが、使用するスイッチ数をより少なくした、より少ないキャパシタにも、使用するスイッチ数をより多くした、より多いキャパシタにも、同じ概念が応用できる（すなわち、キャパシタＮ個及びスイッチ６Ｎ個）。一般化した電力ステージを７００として図７に示す。一般的に、ポンピングキャパシタＮ個及びスイッチ６Ｎ個の場合、コンバータは、１からＮのインターリービングフェーズを選択して、４Ｎ−５個の異なる利得比を達成できる。ステップダウン変換の場合、利得比は、ｉ／ｊで表わされる。ここでｊ＝１、２、・・・、Ｎであり、ｉ＝ｊ、ｊ＋１、・・・、Ｎである。ステップアップ変換の場合、利得比は、ｉ／ｊで表わされる。ここでｊ＝１、２、・・・、Ｎであり、ｉ＝１、２、・・・、ｊである。実際上、この一般化したアーキテクチャは、具体的な機器に応じて単純化することができる。この結果、接続するスイッチ数を低減できる。例えば、ステップダウン変換のみが必要な場合、図７のスイッチＳ１３は除去できる。ここで、ｉ＝１、２、・・・、Ｎである。その結果、キャパシタＮ個及びスイッチ５Ｎ個の場合では、ＳＣコンバータのステップダウンＧＲが２Ｎ−２個になる。同様に、ステップアップ変換では、スイッチＳ１４は除去でき、キャパシタＮ個及びスイッチ５Ｎ個の場合では、ステップアップＧＲが２Ｎ−３個になる。ここで、ｉ＝１、２、・・・、Ｎである。キャパシタを２個用いることで、電力ステージの複雑さを低減する。しかしながら、この場合、利得設定が３個しかできず、高変換効率の範囲が狭まる。他方、より多くのスイッチを有するより多くのキャパシタでは、より多く利得設定が行え、高変換効率の範囲も広がる。しかし、より多くのシリコン領域を必要とするため、コストも増大する。
【００６５】
図８は、クロックジェネレータ８００を示す。クロックジェネレータは、フリップフロップ回路８０２を備えた第１段階と、ＮＯＲゲート８０４を備えた第２段階と、パルス発生回路８０６を備えた第３段階を有する。結果として生じるオーバーラップしないクロック信号を図９に示す。
【００６６】
図１０では、自動基板スイッチング回路１０００を示す。図１１では、クロック信号を供給するためのレベルシフティング回路１１００を示す。
【００６７】
コンバータの出力信号はアナログ電圧である。デジタル制御を実行するために、アナログ・デジタル（Ａ／Ｄ）コンバータが、アナログの出力電圧をデジタル信号に変換するために必要である。従来のＡ／Ｄコンバータは、そのシリコン領域で占める割合の大きさ、電力消費量の多さ、ノイズへの過敏さから好ましくない。近年、リングオシレータと遅延ラインとに基づいたＡ／Ｄコンバータが報告されている。これは、従来の設計に比べると、領域効率、電力効率が良い。それらは共に、ビルディングブロックとしてデジタルロジックゲートを選択するため、アナログＡ／Ｄコンバータよりもノイズマージン、ロバスト性が大きい。
【００６８】
遅延ラインに基づいた設計と比べ、リングオシレータに基づいたＡ／Ｄコンバータは、さらに領域効率が良い。なぜならば、単一スイッチングクロック周期内であっても、遅延素子を再使用できるからである。好ましい実施形態では、図１２の１２００のような新規のリングオシレータに基づくＡ／Ｄコンバータを使用する。この回路は、１つのＮＯＲゲート１２０２と、４つの遅延セル１２０４と、１つのパルスカウンタ１２０６とを含む。各遅延セル１２０４は、インバータを２個含んでいるだけである。パルスカウンタ１２０６は、非同期式ポジティブエッジトリガ型Ｎビットカウンタである。ＮＯＲゲート１２０２及び遅延セル１２０４は、ＶＯＵＴによって電力供給されることに注意されたい。ここで、ＶＯＵＴは、ＳＣ  ＤＣ―ＤＣコンバータの出力である。スタート信号がＨＩＧＨである場合、ループは定常状態を保ち、遅延セルの出力はＬＯＷに保たれる。その他の場合、ループが発振し、一連のパルスがＶＡＤＣにおいて振動周波数ｆＯＵＴで発生する。カウンタの出力側でＱＮ−１・・・・Ｑ０を観察することで、電圧ＶＯＵＴを計算する。
【００６９】
適応利得／パルス制御は、２つの制御ループを有する。１つは、入力電圧及び基準電圧に基づく利得比（ＡＧ、すなわち適応利得制御）を決定する。もう１つは、基準電圧に基づく電荷移動動作の周波数（ＡＰ、すなわち適応パルス制御）を決定する。図１２Ａでは、提案するＳＣ  ＤＣ―ＤＣコンバータの閉ループシステムのブロック図１２２０を示す。これは主要ブロックを３つ含む。すなわち、二重ループデジタルセンサー１３００（下記で述べる）、ＡＰ／ＡＧコントローラ１２１２、及び、再構成可能な電力ステージ５００、７００である。コンバータは、入力電圧・出力電圧共に有効に調整するために二重ループ制御を使用する。フィードフォワードループがＶＩＮをＶＲＥＦと比較して、最適なＧＲを決定する一方、フィードバックループはＶＯＵＴとＶＲＥＦとの間の誤差を検出して、以下の方法でコンバータのデューティ比を生成する。ＶＯＵＴ＞ＶＲＥＦの場合、コントローラは制御クロックをディスエーブルし、電荷の供給を停止する。ＶＯＵＴ＜ＶＲＥＦの場合、コントローラは瞬時ＧＲによりデューティ比を生成する。しかしながら、４回の連続するスイッチング周期についてＶＯＵＴ＜＜ＶＲＥＦの場合、ＧＲは１レベルだけ上がる。この状態が維持された場合、さらに大きいＧＲをより多くのパルスに割り当てる。また、３フェーズ制御クロック生成を図８に示す。
【００７０】
ＧＲの決定は、様々な方法で行うことができる。システムはデジタルコントローラで制御されるため、Ａ／Ｄコンバータは、アナログのＶＩＮ、ＶＯＵＴ、及び、ＶＲＥＦをデジタル信号に変換する必要がある。ここで、我々は、その領域の小ささ、電力効率の高さ、ノイズマージンの広さから、従来のものに対して、Ａ／Ｄコンバータトポロジーに基づくリングオシレータを採用する。回路図を上記で述べた図１２で示す。この回路図は、ＮＯＲゲート１個と、遅延セル４個、及び、Ｎビットパルスカウンタとを含む。スタート信号は、「０」であり、この「０」は、この信号が弱い場合、ループが発振し始め、一連のパルスがＶＡＤＣにおいて振動周波数ｆＯＵＴで発生するという効果的な意味がある。パルスカウンタはパルス数をカウントし、ＮビットのバイナリデータＱＮ−１・・・Ｑ０で結果を示す。入力電圧ＶＳＵＰＰＬＹとデジタルクロック周波数との関係は、次のようになる。
【００７１】
【数１】
2011504356.tif 000003
【００７２】
ここで、κ及びβはプロセスパラメータであり、ｎｓｔａｇｅsは段数である。また、ＣＬは、１つの遅延セルにおける負荷キャパシタである。
【００７３】
前述のＡ／Ｄコンバータは、コントローラにおけるラインレギュレーションエラー及び負荷調整エラーを主に検出し、変換する。図１３では、センサ回路１３００の一般的な回路図を示す。これは、２つのステージ１３０２、１３０４を含む。各々は上述したＡ／Ｄコンバータ１２００に基づく。ここでＶＳＵＰＰＬＹは、ＶＩＮ又はＶＯＵＴのいずれかになり得る。上部リングオシレータは、ＶＲＥＦにより電力供給されているが、これは、ｆＲＥＦの周波数で基準クロック信号を生成する。その後、クロックディバイダが周波数を分割してｆＲＥＦ／２を生成する。その後、これは、ＶＳＵＰＰＬＹにより電力供給されるリングオシレータ用のスタート信号として使用される。ｆＲＥＦ／２が低い場合、リングオシレータが起動して、続くパルスカウンタが、半クロック期間中のパルス数をカウントし、カウンタ出力として（Ｎ−１）ビットのバイナリ信号ＱＮ−１・・・Ｑ０のように表示する。２つの電圧が同じである場合、それらは半クロック期間中のパルス数は全く同じであるべきである。そうでない場合、パルス数は以下のように異なるであろう。
【００７４】
ＶＳＵＰＰＬＹ＞ＶＲＥＦの場合、ＱＮ−１・・・Ｑ０＞「１０・・・０」
【００７５】
ＶＳＵＰＰＬＹ＝ＶＲＥＦの場合、ＱＮ−１・・・Ｑ０＝「１０・・・０」
【００７６】
ＶＳＵＰＰＬＹ＜ＶＲＥＦの場合、ＱＮ−１・・・Ｑ０＞「１０・・・０」
【００７７】
ＡＰ制御も異なる方法で実現できる。１つについては、今まさに開示した。もう１つはコンパレータを使用する。この設計で使用する制御機構は、実に、適応利得（ＡＧ）及び適応パルス（ＡＰ）制御の組合せである。コンバータ内のＧＲが異なれば、電荷移動能、及び、エネルギー移動能も異なる。電力ステージの再構成により、この機能を活用することが可能となり、高効率及び高速過渡応答を有する閉ループ制御を提供できる。しかしながら、ＡＧ制御のみを使用する場合、１つの重大な欠点に直面する。つまり、充放電フェーズの継続期間が固定されるのである。定常状態において、充電フェーズ内で供給されたエネルギーが、実際の負荷要求よりも高くても、コンバータは効果的な自動調整を行う「微調整」機構を有していないため、リップル電圧が高くなる。さらに、軽負荷では、頻繁なスイッチング動作が総電力消費を支配するため、効率が下がる。
【００７８】
この状況では、適応パルス制御が効果を奏する。図１３Ａに示すように、この場合のコントローラは、実ＶＯＵＴを所望のＶＲＥＦレベルと比較して、充電フェーズの開始時間及び継続期間を決定する。軽負荷では、負荷は急にはエネルギーを要しない。コントローラは、パルス割り当ての周波数を適応減少させる。その後、コンバータのスイッチング損失が減少し、比較的高いレベルで効率が維持される。負荷が急激に増加し、ＡＰ制御が十分にエネルギーを供給できない場合には、ＡＧ制御はＧＲ値を上げて、追加の電流及びエネルギーを直ちに供給する。
【００７９】
コンバータがＤＶＳ機器で用いられるとすれば、基準電圧は、コンバータへの外部入力である。しかしながら、いずれかの機器で出力電圧が固定される場合、参照電圧はオンチップで生成することができる。
【００８０】
提案されたコンバータは、ＴＭＳＣ  ０．３５μｍ  デジタルＣＭＯＳ  Ｎ型プロセスで設計され、シミュレートされている。図１４では、入力電圧３．３Ｖで、利得設定が２／３での電力ステージの効率を示す。シミュレーションは、ＨＳＰＩＣＥシミュレーションソフトウェアを用いてトランジスタレベルで行った。
【００８１】
いずれのＳＣ  ＤＣ―ＤＣコンバータもポンピングキャパシタの充放電により機能する。放電期間の後、出力がポンピングキャパシタから電荷を引き出すにつれて、ポンピングキャパシタの電圧は減少する。この結果、充電期間の初期に、キャパシタの電圧は急激に増加する。これにより、キャパシタに急激に電流が流れる。ところで、電源は寄生インダクタンスを含むワイヤーを介してコンバータに接続される。電力の急激な増加により、ワイヤーに電圧スパイクが生じ、これが電源へ伝わる。
【００８２】
システムの別の部分にも同じ電源が使用されていた場合、この入力ノイズはこれらシステムにも同様に伝わる。本発明では、ポンピングキャパシタをサイクルさせて連続した電流を与えることにより、この影響を弱めている。図１５Ａでは、従来のＳＣ  ＤＣ―ＤＣコンバータの入力電流を示し、図１５Ｂでは、好ましい実施形態の入力電流を示す。入力電流の波形について、ＨＳＰＩＣＥシミュレーションソフトウェアを用いて、同一の負荷条件及びライン条件でシミュレーションを行った。スイッチは、ＮＭＯＳ及びＰＭＯＳトランジスタを用いて実装している。これらの図に示されるように、突入電流は、少なくとも１つがポンピングするような現在の技術ではより安定している。充放電現象でも、従来のＳＣコンバータでは大きな出力リップルを与える。充電フェーズの間、出力負荷は出力キャパシタから電流を引き出し、キャパシタの電圧を下げる。好ましい実施形態では、少なくとも１つのポンピングキャパシタがあり、このキャパシタが放電し、出力に電力を供給する。これにより、図１６Ａ及び図１６Ｂに示すように出力リップルが低減する。図１６Ａでは、従来のＳＣコンバータの出力リップルを示し、図１６Ｂでは、好ましい実施形態によるＳＣコンバータの出力リップルを示す。出力リップル波形は、同一のライン条件及び負荷条件下で生成される。
【００８３】
図１７Ａ及び図１７Ｂでは、従来のＳＣ電力ステージ及び好ましい実施形態の開始過渡応答をそれぞれ示す。好ましい実施形態では、従来のＳＣ  ＤＣ―ＤＣコンバータよりも高速の過渡応答を有する。なぜならば、従来のコンバータは、１期間内で１充放電周期しか有しないところを、（好ましい実施形態の）コンバータは、３充放電周期を有するためである。この結果、本発明の電力ステージは、従来のものよりも高速で電力を供給することができる。なお、波形は、ＨＳＰＩＣＥシミュレーションソフトウェアを用いて、同一のライン条件及び負荷条件下で生成される。
【００８４】
好ましい実施形態について上記で詳細に述べたが、本発明の開示を検討した当業者であれば、発明の範囲内で他の実施形態を実現できることは容易に認識できるであろう。例えば、数値及び構成は一例であって、限定するものではない。従って、本発明は、添付の請求項によってのみ制限されると解釈されるべきである。
【図１Ａ】
2011504356.tif 000004
【図１Ｂ】
2011504356.tif 000005
【図２】
2011504356.tif 000006
【図３】
2011504356.tif 000007
【図４Ａ】
2011504356.tif 000008
【図４Ｂ】
2011504356.tif 000009
【図５】
2011504356.tif 000010
【図６Ａ】
2011504356.tif 000011
【図６Ｂ】
2011504356.tif 000012
【図７】
2011504356.tif 000013
【図８】
2011504356.tif 000014
【図９】
2011504356.tif 000015
【図１０】
2011504356.tif 000016
【図１１】
2011504356.tif 000017
【図１２】
2011504356.tif 000018
【図１２Ａ】
2011504356.tif 000019
【図１３】
2011504356.tif 000020
【図１３Ａ】
2011504356.tif 000021
【図１４】
2011504356.tif 000022
【図１５Ａ】
2011504356.tif 000023
【図１５Ｂ】
2011504356.tif 000024
【図１６Ａ】
2011504356.tif 000025
【図１６Ｂ】
2011504356.tif 000026
【図１７Ａ】
2011504356.tif 000027
【図１７Ｂ】
2011504356.tif 000028
【国際調査報告】
2011504356.tif 000029
2011504356.tif 000030
2011504356.tif 000031