(57)【要約】【課題】  個々の半導体デバイス・コンポーネントの統合の強化、製造性の向上をもたらす、半導体構造体及びそれらの半導体構造体を製造する方法を提供する。【解決手段】  半導体構造体及び半導体構造体を製造するための方法が、半導体基板の活性領域上に配置及び形成された電界効果デバイスと、半導体基板内の活性領域から横方向に分離された分離領域上に少なくとも部分的に同時に配置及び形成された、ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つとを提供する。電界効果デバイスは、高誘電率の誘電体材料を含むゲート誘電体と、金属材料を含むゲート電極とを含む。ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つは、ゲート誘電体と同じ材料を含むパッド誘電体と、随意的に、同様にゲート電極と同じ金属材料を含むことができるヒューズ、アンチヒューズ又は抵抗器とを含む。【選択図】      図１４
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【特許請求の範囲】
【請求項１】
分離領域（１２）に横方向に隣接した活性領域（１１）を含む半導体基板（１０）と、
前記活性領域内に配置された電界効果デバイスであって、
前記活性領域上に配置され、かつ、１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体（１４’）と、
前記ゲート誘電体上に配置され、かつ、金属材料を含むゲート電極（１６’）と、
を含む、前記電界効果デバイスと、
前記分離領域の上に配置された、ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つであって、
前記分離領域上に配置され、かつ、前記ゲート誘電体と同じゲート誘電体材料を含むパッド誘電体（１４’’）と、
前記パッド誘電体上に配置されたヒューズ（１６’’’、１６’’＋２８’’、１６’’、２８’’）、アンチヒューズ（１６’’’’＋１８）及び抵抗器（１６’’’、１６’’＋２８’’、１６’’、２８’’）の少なくとも１つと、
を含む、前記ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つと、
を含む半導体構造体。
【請求項２】
前記ヒューズ、前記アンチヒューズ及び前記抵抗器の少なくとも１つは、前記ゲート電極と同じ金属材料を含む、請求項１に記載の半導体構造体。
【請求項３】
前記ヒューズ、前記アンチヒューズ及び前記抵抗器の少なくとも１つは、前記ゲート電極と同じ金属材料からなる、請求項１に記載の半導体構造体。
【請求項４】
前記ヒューズ、前記アンチヒューズ及び前記抵抗器の少なくとも１つは、前記ゲート電極と同じ金属材料を含み、かつ、前記金属材料上に配置されたポリシリコン材料をさらに含む、請求項１に記載の半導体構造体。
【請求項５】
前記ヒューズ、前記アンチヒューズ及び前記抵抗器の少なくとも１つは、ポリシリコン材料からなる、請求項１に記載の半導体構造体。
【請求項６】
前記半導体基板は、バルク半導体基板を含む、請求項１に記載の半導体構造体。
【請求項７】
前記半導体基板は、半導体・オン・インシュレータ基板を含む、請求項１に記載の半導体構造体。
【請求項８】
前記半導体基板は、ハイブリッド配向基板を含む、請求項１に記載の半導体構造体。
【請求項９】
前記ヒューズ構造体、前記アンチヒューズ構造体及び前記抵抗器構造体の少なくとも１つは、ヒューズ構造体を含む、請求項１に記載の半導体構造体。
【請求項１０】
前記ヒューズ構造体、前記アンチヒューズ構造体及び前記抵抗器構造体の少なくとも１つは、アンチヒューズ構造体を含む、請求項１に記載の半導体構造体。
【請求項１１】
前記ヒューズ構造体、前記アンチヒューズ構造体及び前記抵抗器構造体の少なくとも１つは、抵抗器構造体を含む、請求項１に記載の半導体構造体。
【請求項１２】
前記ゲート誘電体は、酸化ハフニウム、ハフニウムシリケート、酸化チタン、チタン酸バリウムストロンチウム及びジルコン酸チタン酸鉛からなる群から選択される誘電体材料を含む、請求項１に記載の半導体構造体。
【請求項１３】
前記金属材料は、チタン、タングステン、タンタル、バナジウム及び白金の金属、金属合金及び金属窒化物からなる群から選択される、請求項１に記載の半導体構造体。
【請求項１４】
前記ゲート誘電体材料は、酸化ハフニウム・ベースの誘電体材料を含み、前記金属ゲート材料は、窒化チタンの金属材料を含む、請求項１に記載の半導体構造体。
【請求項１５】
半導体構造体を製造するための方法であって、
分離領域（１２）に横方向に隣接した活性領域（１１）を含む半導体基板（１０）を準備することと、
前記活性領域及び前記分離領域上に、１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層（１４）を形成することと、
前記活性領域及び前記分離領域の上の前記ゲート誘電体材料層上に、金属材料を含む金属ゲート材料層（１６）を形成することと、
前記金属ゲート材料層及び前記ゲート誘電体材料層をパターン形成して、
前記活性領域上の、前記ゲート誘電体材料を含むゲート誘電体（１４’）上にある、前記金属材料を含むゲート電極（１６’）と、
前記分離領域上の、前記ゲート誘電体材料を含むパッド誘電体（１４’’）上にある、前記金属材料を含むヒューズ（１６’’、１６’’’、２８’’）、アンチヒューズ（１６’’’’）及び抵抗器（１６’’、１６’’’、２８’’）の少なくとも１つと、
を同時に形成することと、
を含む方法。
【請求項１６】
前記ゲート電極で覆われていない位置にある前記活性領域内に、複数のソース及びドレイン領域（２０）を形成することをさらに含む、請求項１５に記載の方法。
【請求項１７】
半導体構造体を製造するための方法であって、
分離領域（１２）に横方向に隣接した活性領域（１１）を含む半導体基板（１０）を準備することと、
前記活性領域及び前記分離領域上に、１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層（１４）を形成することと、
前記活性領域の上の前記ゲート誘電体材料層上に、金属材料を含む金属ゲート材料層（１６）を形成することと、
前記分離領域の上の前記ゲート誘電体材料層上に、ポリシリコン材料を含む金属ゲート・キャッピング層（２８）を形成することと、
前記金属ゲート材料層、前記金属ゲート・キャッピング層及び前記ゲート誘電体材料層をパターン形成して、
前記活性領域上の、前記ゲート誘電体材料を含むゲート誘電体（１４’）上にある、前記金属材料を含むゲート電極（１６’）と、
前記分離領域上の、前記ゲート誘電体材料を含むパッド誘電体（１４’’）上にある、前記ポリシリコン材料を含むヒューズ（１６’’、１６’’’、２８’’）、アンチヒューズ（１６’’’’＋１８）及び抵抗器（１６’’、１６’’’、２８’’）の少なくとも１つと、
を同時に形成することと、
を含む方法。
【請求項１８】
前記ゲート電極で覆われていない位置にある前記活性領域内に、複数のソース及びドレイン領域（２０）を形成することをさらに含む、請求項１７に記載の方法。
【請求項１９】
半導体構造体を製造するための方法であって、
分離領域（１２）に横方向に隣接した活性領域（１１）を含む半導体基板（１０）を準備することと、
前記活性領域及び前記分離領域上に、１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層（１４）を形成することと、
前記活性領域及び前記分離領域の上の前記ゲート誘電体材料層上に、金属材料を含む金属ゲート材料層（１６）を形成することと、
前記活性領域及び前記分離領域の上の前記金属ゲート材料層上に、ポリシリコン材料を含む金属ゲート・キャッピング層（２８）を形成することと、
前記金属ゲート・キャッピング層、前記金属ゲート材料層及び前記ゲート誘電体材料層をパターン形成して、
前記活性領域上の、前記ゲート誘電体材料を含むゲート誘電体（１４’）上にある、前記金属材料上の前記ポリシリコン材料を含むゲート電極（１６’）と、
前記分離領域上の、前記ゲート誘電体材料を含むパッド誘電体（１４’’）上にある、前記金属材料上の前記ポリシリコン材料を含むヒューズ（１６’’、１６’’’、２８’’）、アンチヒューズ（１６’’’’＋１８）及び抵抗器（１６’’、１６’’’、２８’’）の少なくとも１つと、
を同時に形成することと、
を含む方法。
【請求項２０】
前記ゲート電極で覆われていない位置にある前記活性領域内に、複数のソース及びドレイン領域（２０）を形成することをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記ゲートではなく、前記ヒューズ、前記アンチヒューズ及び前記抵抗器のうちの少なくとも１つから前記ポリシリコン材料を剥離することをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体構造体に関する。より具体的には、本発明は、半導体構造体内の多数のコンポーネントの統合スキームに関する。
【背景技術】
【０００２】
トランジスタ、ダイオード及びキャパシタに加えて、半導体構造体は、ヒューズ、アンチヒューズ及び抵抗器を含むことも多い。半導体回路内のヒューズ及びアンチヒューズは、随意の選択デバイスとして意図されるものであることが多い。例えば、このようなヒューズ又はアンチヒューズを切断又は溶断（すなわち、プログラム）して、半導体回路の動作不能部分を半導体回路の冗長動作部分と置き換えることができる。対照的に、半導体構造体内の抵抗器は、典型的には、半導体回路内の耐荷重要素又は共振周波数決定要素として意図されている。
【０００３】
前述の電気コンポーネントの各々は、望ましく、特定の状況下では半導体回路内で必須のものであるが、それにもかかわらず、複数の前述のコンポーネントを含む半導体構造体の効率的な製造に全く問題がないわけではない。特に、多数の前述のコンポーネントを単一の半導体構造体内に統合することにより、設計及び製造上の問題がもたらされることが多い。
【０００４】
望ましい特性を有する種々の半導体構造体及び材料組成物、並びにそれらの半導体構造体を製造する方法又はそれらの材料組成物を用いる方法は、半導体製造技術分野において周知である。
【０００５】
例えば、Ｔａｏは、非特許文献１において、多層のメタライゼーション構造体内の障壁層としての窒化チタンの故障メカニズム特性を教示する。特に、Ｔａｏは、窒化チタン障壁層の故障メカニズムとしてエレクトロマイグレーションがないこと、及び、寧ろ、電気的故障が純粋に熱活性化プロセスに起因するものであることを教示する。
【０００６】
さらに、Ｕｅｄａ他は、非特許文献２において、エレクトロマイグレーション切断モードではなく、クラック支援切断モードを用いる銅ベースのｅヒューズを教示する。銅ベースのｅヒューズはゲート材料とは無関係の材料を用いるので、銅ベースのｅヒューズは、次世代の集積回路に容易に拡張可能である。
【０００７】
さらに、Ｗｒｉｇｈｔは、特許文献１及び特許文献２において、ポリシリコン・ゲート電極を半導体構造体内の金属と部分的に置き換える（すなわち、ポリシリコン・ゲート電極の上部を置き換える）ことによりもたらされる、半導体構造体内の低抵抗ゲート電極を教示する。結果とし得られる金属キャップ付きポリシリコン積層ゲート電極は、純粋なポリシリコンのゲート電極又はシリサイド・キャップ付きポリシリコン・ゲート電極と比較すると、改善された電導率を有する。
【０００８】
最後に、Ａｈｎは、特許文献３及び特許文献４において、化学気相堆積法、より具体的には原子層化学気相堆積法を含むことができるシステム及び装置、さらには、これに限られるものではないが半導体構造体内にアルミニウム酸化物層のような層を形成するために用いることができるシステム及び装置を教示する。この特定の化学気相堆積法、システム及び装置は、教示されるように、均一性が向上した層を効率的かつ経済的に提供する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５，９６６，５９７号
【特許文献２】米国特許第６，２３６，０９４号
【特許文献３】米国特許第６，８５２，１６７号
【特許文献４】米国特許第７，１６０，５７７号
【非特許文献】
【００１０】
【非特許文献１】「Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ＴｉＮ  Ｂａｒｒｉｅｒ  Ｌａｙｅｒ  Ｍａｔｅｒｉａｌ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．１６（６）、１９９５年６月
【非特許文献２】「Ａ  Ｎｏｖｅｌ  Ｃｕ  Ｅｌｅｃｔｒｉｃａｌ  Ｆｕｓｅ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｂｌｏｗｉｎｇ  Ｓｃｈｅｍｅ  ｕｔｉｌｉｚｉｎｇ  Ｃｒａｃｋ−ａｓｓｉｓｔｅｄ  Ｍｏｄｅ  ｆｏｒ  ９０−４５ｎｍ−ｎｏｄｅ  ａｎｄ  ｂｅｙｏｎｄ」、ＩＥＥＥ  ２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【発明の概要】
【発明が解決しようとする課題】
【００１１】
半導体回路の機能要件が増すにつれて、半導体デバイス及び半導体構造体の寸法は確実に低減し続け、半導体デバイス及び半導体構造体の統合レベルは確実に増す。従って、半導体構造体に、個々の半導体デバイス・コンポーネントの統合の強化、製造性の向上をもたらす、半導体構造体及びそれらの半導体構造体を製造する方法が望まれる。
【課題を解決するための手段】
【００１２】
本発明は、半導体構造体及び半導体構造体を製造する方法を提供する。半導体構造体は、半導体構造体内に、これに限定されるものではないが、電界効果トランジスタのような電界効果デバイスと統合された、ヒューズ構造体、アンチヒューズ及び抵抗器構造体の少なくとも１つを含む。半導体構造体及びその方法において、ヒューズ構造体、アンチヒューズ構造体又は抵抗器構造体内のパッド誘電体（すなわち、ヒューズ、アンチヒューズ又は抵抗器が配置された誘電体層）は、電界効果デバイス内のゲート誘電体と同じ高誘電率の誘電体材料（すなわち、約１０より大きい、より好ましくは約２０より大きい誘電率を有する）を含む。さらに、ヒューズ構造体内のヒューズ、アンチヒューズ構造体内のアンチヒューズ、又は抵抗器構造体内の抵抗器は、電界効果トランジスタ内の金属ゲートと同じ金属材料を含むことができる。ゲート・スタック（すなわち、少なくとも前述の高誘電率のゲート誘電体材料及び前述の金属ゲートを含む）をヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体のうちの少なくとも１つと同時に製造することができる、前述の半導体構造体を製造するための方法が提供される。
【００１３】
本発明による特定の半導体構造体は、分離領域に横方向に隣接した活性領域を含む半導体基板を含む。この特定の半導体構造体はまた、活性領域内に配置された電界効果デバイスを含む。電界効果デバイスは、（１）活性領域上に配置され、かつ、約１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体と、（２）ゲート誘電体上に配置され、かつ、金属材料を含むゲート電極とを含む。この特定の半導体構造体はまた、分離領域の上に配置された、ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つを含む。ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つは、（１）分離領域上に配置され、かつ、少なくとも部分的にゲート誘電体と同じゲート誘電体材料を含むパッド誘電体と、（２）パッド誘電体上に配置されたヒューズ、アンチヒューズ及び抵抗器の少なくとも１つとを含む。
【００１４】
本発明による特定の方法は、分離領域に横方向に隣接した活性領域を含む半導体基板を準備することを含む。この特定の方法はまた、活性領域及び分離領域上に、約１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層を形成することを含む。この特定の方法はまた、活性領域及び分離領域の上のゲート誘電体材料層上に、金属材料を含む金属ゲート材料層を形成することを含む。この特定の方法はまた、金属ゲート材料層及びゲート誘電体材料層をパターン形成して、（１）活性領域上の、ゲート誘電体材料を含むゲート誘電体上にある、金属材料を含むゲート電極と、（２）分離領域上の、ゲート誘電体材料を含むパッド誘電体上にある、金属材料を含むヒューズ、アンチヒューズ及び抵抗器のうちの少なくとも１つとを同時に形成することを含む。
【００１５】
本発明による別の特定の方法は、分離領域に横方向に隣接した活性領域を含む半導体基板を準備することを含む。この他の特定の方法はまた、活性領域及び分離領域上に、約１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層を形成することを含む。この他の特定の方法はまた、活性領域の上のゲート誘電体材料層上に、金属材料を含む金属ゲート材料層を形成することを含む。この他の特定の方法はまた、分離領域の上のゲート誘電体材料層上に、ポリシリコン材料を含む金属ゲート・キャッピング層を形成することを含む。この他の特定の方法はまた、金属ゲート材料層、金属ゲート・キャッピング層及びゲート誘電体材料層をパターン形成して、（１）活性領域上の、ゲート誘電体材料を含むゲート誘電体上にある、金属材料を含むゲート電極と、（２）分離領域上の、ゲート誘電体材料を含むパッド誘電体上にある、ポリシリコン材料を含むヒューズ、アンチヒューズ及び抵抗器の少なくとも１つとを同時に形成することを含む。
【００１６】
本発明によるさらに別の特定の方法は、分離領域に横方向に隣接した活性領域を含む半導体基板を準備することを含む。この他の方法はまた、活性領域及び分離領域上に、約１０より大きい誘電率を有するゲート誘電体材料を含むゲート誘電体材料層を形成することを含む。この他の方法はまた、活性領域及び分離領域の上のゲート誘電体材料層上に、金属材料を含む金属ゲート材料層を形成することを含む。この他の方法はまた、活性領域及び分離領域の上の金属ゲート材料層上に、ポリシリコン材料を含む金属ゲート・キャッピング層を形成することを含む。この他の方法はまた、金属ゲート・キャッピング層、金属ゲート材料層及びゲート誘電体材料層をパターン形成して、（１）活性領域上の、ゲート誘電体材料を含むゲート誘電体上にある、金属材料上のポリシリコン材料を含むゲート電極と、（２）分離領域上の、ゲート誘電体材料を含むパッド誘電体上にある、金属材料上のポリシリコン材料を含むヒューズ、アンチヒューズ及び抵抗器の少なくとも１つとを同時に形成することを含む。
【００１７】
本発明の目的、特徴及び利点は、以下に述べられる「発明を実施するための形態」の文脈の中で理解される。「発明を実施するための形態」は、添付図面との関連において理解され、これらの図面は、本開示の本質的な部分を形成する。
【図面の簡単な説明】
【００１８】
【図１】本発明の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図２】本発明の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図３】本発明の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図４】本発明の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図５】本発明の別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図６】本発明の別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図７】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図８】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図９】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１０】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１１】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１２】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１３】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１４】本発明のさらに別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【発明を実施するための形態】
【００１９】
半導体構造体及び半導体構造体を製造するための方法を含む本発明が、以下に述べられる説明との関連において理解される。以下に述べられる説明は、上述した図面との関連において理解される。図面は、例示を目的とすることを意図するので、これらの図面は必ずしも縮尺通りには描かれていない。
【００２０】
図１乃至図４は、本発明の特定の実施形態による、半導体構造体を製造する際の漸進的段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、後続の本発明の幾つかの付加的な実施形態との関連において、本発明の第１の実施形態を含む。図１は、この特定の第１の実施形態による、その製造の初期段階における半導体構造体を示す概略的な断面図を示す。
【００２１】
図１は、半導体基板１０を示す。分離領域１２が、半導体基板１０の活性領域１１及び分離領域１２の上面が名目上同一平面になるように、半導体基板１０内に部分的に埋め込まれた状態で配置及び形成される。ゲート誘電体材料層１４が、半導体基板１０の露出された部分（すなわち、活性領域１１）及び分離領域１２の上に配置及び形成される。金属ゲート材料層１６が、ゲート誘電体材料層１４の上に配置及び形成される。複数の第１のマスク層１７’及び１７’’が、金属ゲート材料層１６の上に配置及び形成され、第１のマスク層１７’は、名目上活性領域１１の上方の中心に置かれ、第１のマスク層１７’’は、名目上分離領域１２の上方の中心に置かれる。
【００２２】
前述の半導体基板１０、並びにその内部、上及び／又は上方に配置された領域及び層の各々は、半導体製造技術分野において、他の点では一般に通常のものである材料を含み、そうした寸法を有し、そうした方法を用いて形成することができる。
【００２３】
半導体基板１０は、幾つかの半導体材料のいずれかを含むことができる。限定されない例として、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、シリコン炭素合金、シリコン・ゲルマニウム炭素合金及び化合物（すなわち、ＩＩＩ−Ｖ及びＩＩ−ＶＩ）半導体材料が含まれる。化合物半導体材料の限定されない例には、ヒ化ガリウム、ヒ化インジウム及びリン化インジウム半導体材料が含まれる。以下にさらに詳細に説明されるように、半導体基板は、バルク半導体基板、半導体・オン・インシュレータ（ＳＯＩ）基板、又はハイブリッド配向（ＨＯＴ）基板を含むことができる。
【００２４】
分離領域１２は、幾つかの誘電体分離材料のいずれかを含むことができる。限定されない例には、特にシリコンの酸化物、窒化物及び酸窒化物が挙げられる。しかしながら、他の元素の酸化物、窒化物及び酸窒化物を排除するものではない。分離領域１２は、結晶誘電体材料又は非結晶誘電体材料を含むことができ、結晶誘電体材料が一般的に好ましい。分離領域１２は、幾つかの方法のいずれかを用いて形成することができる。限定されない例には、イオン注入酸化又は窒化法、熱又はプラズマ酸化又は窒化法、化学気相堆積法、及び物理気相堆積法が含まれる。典型的には、分離領域１２は、半導体基板１０を構成する半導体材料の酸化物を少なくとも部分的に含む。典型的には、分離領域１２は、約２０ナノメートルから約１００ナノメートルまでの半導体基板内の深さを有する。
【００２５】
この特定の実施形態及び後続の付加的な実施形態との関連において、ゲート誘電体材料層１４は、約１０より大きい（代替的には、１０又はそれより大きい）誘電率を有する、全体的により高誘電率の誘電体材料を含む。さらに代替的には、誘電率は、約２０（又は少なくとも約２０、或いは２０より大きい）から少なくとも約１００まで（より好ましくは、少なくとも約３０から少なくとも約１００まで、さらにより好ましくは、少なくとも５０から少なくとも約１００まで）とすることができる。このようなより高誘電率の誘電体材料は、必ずしもこれらに限定されるものではないが、酸化ハフニウム、ハフニウムシリケート、酸化チタン、チタン酸バリウムストロンチウム（ＢＳＴ）、及びジルコン酸チタン酸鉛（ＰＺＴ）を含むことができる。ゲート誘電体材料層１４は、該ゲート誘電体材料層１４の組成物の材料に適切な幾つかの方法のいずれかを用いて形成することができる。このような方法の限定されない例には、熱又はプラズマ酸化又は窒化法、化学気相堆積法及び物理気相堆積法が含まれる。典型的には、ゲート誘電体材料層１４は、これらに限定されるものではないが、約１ナノメートルから約１０ナノメートルまでの厚さを有する、酸化ハフニウム誘電体材料又はハフニウムシリケート誘電体材料のような、より高誘電率の誘電体材料を含む。
【００２６】
当業者により理解されるように、活性領域１１の表面は、典型的には、その上に配置され、かつ、約０．５ナノメートルから約２ナノメートルまでの厚さに形成された、図１中の想像線で示されるような熱誘電体層１４ａ（すなわち、酸化物、窒化物又は酸窒化物）を含む。このような熱誘電体層は、特許請求される本発明における半導体基板１０の活性領域１１の一部と考えることができる。このような熱誘電体層１４ａは、分離領域１２上には形成されない。
【００２７】
金属ゲート材料層１６は、特定の金属、金属合金、金属窒化物（金属シリサイドは含まない）、並びに、特定の金属、金属合金及び金属窒化物の積層体及び複合体のいずれかを含むことができる。金属ゲート材料層１６を構成することができる特定の金属、金属合金又は金属窒化物は、金属ゲート材料層１６から少なくとも部分的に後でパターン形成されたゲート電極の仕事関数との関連において選択されることが多い。金属ゲート材料層１６を構成することができる特に一般的な金属、金属合金及び金属窒化物には、チタン、タングステン、タンタル、バナジウム及び白金の金属、金属合金及び金属窒化物が含まれる。前述の金属、金属合金及び金属窒化物はまた、幾つかの方法のいずれかを用いて形成することができる。限定されない例には、これらに限定されるものではないが、蒸着法及びスパッタリング法のような、化学気相堆積法及び物理気相堆積法が含まれる。熱又はプラズマ窒化法も含まれ、同様にこれらに限定されるものではない。典型的には、金属ゲート材料層１６は、約５０ナノメートルから約１２０ナノメートルまでの厚さを有する、チタン、タングステン又はタンタルの金属、金属合金又は金属窒化物を含む。
【００２８】
第１のマスク層１７’及び１７’’は、幾つかのマスク材料のいずれかを含むことができる。特にハードマスク材料及び／又はレジスト・マスク材料が含まれる。レジスト・マスク材料が通常より一般的であり、フォトレジスト・マスク材料がさらに一般的であるが、前述のレジスト・マスク材料のいずれの使用も、実施形態又は本発明を制限することを意図するものではない。より具体的には、レジスト材料は、必ずしもこれらに限定されるものではないが、ポジ型レジスト材料、ネガ型レジスト材料、及びポジ型レジスト材料とネガ型レジスト材料の両方の特性を含むハイブリッド型レジスト材料を含むことができる。典型的には、第１のマスク層１７’及び１７’’は、約１５０ナノメートルから約６００ナノメートルまでの厚さを有する、ポジ型レジスト材料又はネガ型レジスト材料を含む。最終的には、上述のように、第１のマスク層１７’は、名目上、半導体基板１０の活性領域１１の上方の中心に配置及び形成され、第１のマスク層１７’’は、名目上、分離領域１２の上方の中心に配置及び形成される。
【００２９】
図１は、半導体基板１０についてバルク半導体基板を用いて製造されるような特定の第１の実施形態に従った半導体構造体を示すが、第１の実施形態も、後の実施形態のいずれも、必ずしもそのように限定されることが意図されるものではない。寧ろ、第１の実施形態、並びに後述される後の実施形態は、半導体基板１０についてのバルク半導体基板に対する代替案として、半導体・オン・インシュレータ（ＳＯＩ）基板又はハイブリッド配向（ＨＯＴ）基板の使用を考える。
【００３０】
半導体・オン・インシュレータ基板は、埋込み誘電体層によって表面半導体層から分離されたベース半導体基板を含む。図１に示されるような第１の実施形態との関連において、このような埋込み誘電体層は、必ずしもではないが、典型的には、分離領域１２に接触する。当業者により理解されるように、ハイブリッド配向基板は、単一基板上に支持される異なる結晶配向の多数の半導体領域を含む。
【００３１】
バルク半導体基板、半導体・オン・インシュレータ基板、又はハイブリッド配向基板のいずれか１つとの関連において、この特定の実施形態及び後続の付加的な特定の実施形態は、必ずしも示されてはいないが、それにもかかわらず機械的応力を活性領域１１内に導入する層及び構造体をさらに考える。こうした機械的応力は、下記の更なるに説明との関連において示されるような、後に活性領域１１内に配置及び形成されることが意図される電界効果デバイス、特に電界効果トランジスタの極性との関連において有利であることが明らかなように、正の機械的応力であっても又は負の機械的応力であってもよい。
【００３２】
図２は、金属ゲート材料層１６及びゲート誘電体材料層１４を連続的にパターン形成して、（１）第１のマスク層１７’をエッチング・マスクとして用いながら、半導体基板１０の活性領域１１内のチャネル領域上に位置するゲート誘電体１４’上に配置されたゲート電極１６’と、（２）第１のマスク層１７’’をエッチング・マスクとして用いながら、分離領域１２上に位置するパッド誘電体１４’’上に配置されたヒューズ／抵抗器１６’’とを同時に形成した結果を示す。
【００３３】
（１）ゲート電極１６’及びヒューズ／抵抗器１６’’を形成するための金属ゲート材料層１６、並びに、（２）ゲート誘電体１４’及びパッド誘電体１４’’を形成するためのゲート誘電体材料層１４の前述の連続的なパターン形成は、半導体製造技術分野において他の点で一般的に通常のものであるエッチング法及びエッチング材料を用いて行なうことができる。特に、湿式化学エッチング法、乾式プラズマ・エッチング法、及び湿式化学エッチング法と乾式プラズマ・エッチング法の組み合わせが挙げられる。乾式プラズマ・エッチング法が、ゲート電極１６’、ヒューズ／抵抗器１６’’、ゲート誘電体１４’及びパッド誘電体１４’’に対してほぼ直線状の側壁を提供する限り、乾式プラズマ・エッチング法が、かなり一般的なものである。特定の乾式プラズマ・エッチング法は、金属ゲート材料層１６及びゲート誘電体材料層１４が構成される材料に適切な、エッチャント・ガス組成又は一連のエッチャント・ガス組成を用いる。
【００３４】
図３は、最初に、図２に示されるゲート電極１６’及びヒューズ／抵抗器１６’’から、第１のマスク層１７’及び第１のマスク層１７’’を剥離した結果を示す。第１のマスク層１７’及び第１のマスク層１７’’は、半導体製造技術分野において一般的に通常のものである方法及び材料を用いて剥離することができる。特に、湿式化学エッチング法、乾式プラズマ・エッチング法、及び湿式化学エッチング法と乾式プラズマ・エッチング法の組み合わせが挙げられる。
【００３５】
図３は、次に、第２のマスク層１９を用いながら、ゲート電極１６’及びゲート誘電体１４’をマスキングした結果を示す。第２のマスク層１９は、図１に示される第１のマスク層１７’及び第１のマスク層１７’’を形成するのに用いられる材料及び方法と類似、等価又は同一の材料を含み、そのような方法を用いて形成することができるが、それにもかかわらず、ゲート電極１６’及びゲート誘電体１４’を含むゲート・スタックを跨ぐように形成することができる。
【００３６】
図３は、最終的に、図２に示されるヒューズ／抵抗器１６’’を薄層化して、ヒューズ／抵抗器１６’’’を形成した結果を示す。前述の薄層化は、最初に図１及び図２との関連におい示されるように、金属ゲート材料層１６からゲート電極１６’及びヒューズ／抵抗器１６’’をエッチングするのに最初に用いられたエッチング法及びエッチング材料と類似、等価又は同一のエッチング方法及びエッチング材料を用いながら、ヒューズ／抵抗器１６’’をエッチングすることによって行なわれる。典型的には、ヒューズ／抵抗器１６’’’は、約２０ナノメートルから約５０ナノメートルまでの厚さまで薄層化される。
【００３７】
図４は、最初に、図３の半導体構造体から第２のマスク層１９を剥離した結果を示す。第２のマスク層１９は、図３の半導体構造体を形成するときに、図２の半導体構造体から第１のマスク層１７’及び第１のマスク層１７’’を剥離するのに用いられる方法及び材料と類似、等価又は同一の方法及び材料を用いて剥離することができる。
【００３８】
図４は、次に、ゲート電極１６’及びゲート誘電体１４’、又は、ヒューズ／抵抗器１６’’’及びパッド誘電体１４’’を含む材料スタックに近接して位置する、隣接する複数のスペーサ１８を示す。スペーサ１８は、前述の材料スタックの各々に対して複数の層として示されるが、実際には、平面図では個々の材料スタックを完全に取り囲むように意図される。
【００３９】
スペーサ１８は、これらに限定されるものではないが、導体材料及び誘電体材料を含む材料を含むことができる。導体スペーサ材料はあまり一般的ではないとはいえ、周知のものである。誘電体スペーサ材料がより一般的である。誘電体スペーサ材料は、分離領域１２を形成するために用いられる方法と類似、等価又は同一の方法を用いて形成することができる。スペーサ１８はまた、ブランケット層堆積及び異方性エッチバック法を用いることによって、独特な内向きのスペーサ形状を有するように形成される。典型的には、スペーサ１８は、少なくとも部分的に酸化シリコンの誘電体材料を含む。
【００４０】
図４はまた、半導体基板１０の活性領域内に配置及び形成され、かつ、ゲート電極１６’及びゲート誘電体１４’により分離された複数のソース及びドレイン領域２０も示す。複数のソース及びドレイン領域２０は、製造される電界効果トランジスタの極性に適したドーパントを含む。当業者により理解されるように、複数のソース及びドレイン領域２０が、２ステップのイオン注入法を用いて形成される。この方法の第１のイオン注入プロセス・ステップでは、スペーサ２０がない状態で、ゲート電極１６’をマスクとして用いて、各々がスペーサ１８の下方に延びる複数の拡張領域が形成される。第２のイオン注入プロセス・ステップでは、ゲート電極１６’及びスペーサ１８をマスクとして用いて、複数のソース及びドレイン領域２０のより大きい接触領域部分が形成され、同時に複数の拡張領域が組み込まれる。複数のソース及びドレイン領域２０内の拡張領域は、ある状況下では、複数のソース及びドレイン領域２０との接触領域よりも軽度にドープすることができるが、そのような異なったドーピング濃度は、実施形態の必要条件ではない。
【００４１】
図４は、最終的に、図４の概略的な断面図に示される、結果とし得られるトランジスタ構造体ＴＳ及び結果とし得られるヒューズ／抵抗器構造体ＦＲＳを不動態化するパッシベーション層２２を示す。図４はまた、パッシベーション層２２を通って、ソース及びドレイン領域２０、ゲート電極１６’及びヒューズ／抵抗器１６’’’の両端部に接触する複数のコンタクト・ビア２４が貫通する状態を示す。
【００４２】
パッシベーション層２２は、分離領域１２を形成するのに用いられる材料及び方法と類似、等価又は同一の材料を含み、そうした方法を用いて形成することができる。典型的には、パッシベーション層２２は、少なくとも部分的に酸化シリコン材料を含む。典型的には、パッシベーション層は、約２５０ナノメートルから約６００ナノメートルまでの厚さを有する。
【００４３】
複数のコンタクト・ビア２４は、これらに限定されるものではないが、特定の金属、金属合金、金属窒化物及び金属シリサイド、並びにそれらの積層体及びそれらの複合体を含む材料を含むことができる。複数のコンタクト・ビア２４はまた、ドープされたポリシリコン及びポリシリコン・ゲルマニウム合金材料（すなわち、１立方センチメートル当たり約１×１０１８ドーパント原子から約１×１０２２ドーパント原子までのドーパント濃度を有する）と、ポリサイド材料（ドープされたポリシリコン（又はポリシリコン・ゲルマニウム合金）／金属シリサイド・スタック材料）とを含むこともできる。同様に、上述の材料はまた、幾つかの方法のいずれかを用いて形成することもできる。限定的ではない例として、サリサイド法、化学気相堆積法、及びこれらに限定されるものではないが、蒸着法及びスパッタリング法といった物理気相堆積法が含まれる。典型的には、複数のコンタクト・ビア２４は、パッシベーション層２２の厚さと相関する、約２００ナノメートルから約４００ナノメートルまでの厚さを有するタングステン・コンタクト・スタッド材料を含む。
【００４４】
図４は、本発明の第１の実施形態を含む本発明の特定の実施形態による、半導体構造体の概略的な断面図を示す。この半導体構造体は、ヒューズ／抵抗器構造体ＦＲＳと統合され、これと同時に形成されたトランジスタ構造体ＴＳを含む。トランジスタ構造体ＴＳは、比較的高誘電率のゲート誘電体材料を含むゲート誘電体１４’と、金属ゲート材料を含む、その上に配置されたゲート電極１６’とを含む。ヒューズ／抵抗器構造体ＦＲＳは、ゲート誘電体１４’と同じ比較的高誘電率の誘電体材料を含むパッド誘電体１４’’を含む。ヒューズ／抵抗器構造体ＦＲＳはまた、ゲート電極１６’と同じ金属材料を含むヒューズ／抵抗器１６’’’も含む。図１に示される特定の第１の実施形態に従った半導体構造体においては、ヒューズ／抵抗器１６’’’は、ゲート電極１６’と同時に形成されたヒューズ／抵抗器１６’’と比較すると、ヒューズ／抵抗器１６’’’の薄層化が原因で、ゲート電極１６’より厚さが薄いことが好ましいが、これは必須ではない。従って、図１の半導体構造体は、半導体構造体内のヒューズ／抵抗器構造体ＦＲＳと効率的に、かつ、同時に統合されるトランジスタ構造体ＴＳを提供する。
【００４５】
図１乃至図４の文脈の中での参照目的のために、上記の開示に従った典型的なヒューズ／抵抗器１６’’の厚さは、約１００ナノメートルとすることができる。１平方ミクロン当たり約６００ミリアンペアのエレクトロマイグレーション電流定数と、約５０ナノメートルのヒューズ／抵抗器１６’’の幅とを有する窒化チタンのヒューズ／抵抗器１６’’を仮定すると、エレクトロマイグレーション電流は、約３ミリアンペアとなる。５０ナノメートルのより薄い窒化チタンのヒューズ／抵抗器１６’’’については、エレクトロマイグレーション電流は、約１．５ミリアンペアとなる。典型的なｅヒューズのエレクトロマイグレーション電流の動作要件は、前述のエレクトロマイグレーション電流の約３倍となる。一般に、より薄いヒューズ／抵抗器１６’’’との関連において、必要に応じて、より低いエレクトロマイグレーション電流が実現可能である。また、これらのより低いエレクトロマイグレーション電流は、より小さい駆動部の電界効果トランジスタ（ＦＥＴ）を可能にする。従って、一般に、本発明によるヒューズ抵抗器構造体ＦＲＳにおいて、より狭い配線及びより高い密度を実現することができる。
【００４６】
図５及び図６は、本発明の別の特定の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの他の特定の実施形態は、本発明の第２の実施形態を含む。
【００４７】
本発明のこの他の特定の第２の実施形態は、本発明の第１の実施形態から得られ、同様に、図１、図２及び図３に示されるプロセス・ステップからも得られる。しかしながら、図３に示されるゲート電極１６’及びゲート誘電体１４’から第２のマスク層１９を剥離した後、第３のマスク層２１が、半導体構造体を覆うように配置及び形成され、概略的な断面図が図５に示される半導体構造体をもたらす。図５の概略的な断面図内に示されるように、第３のマスク層２１は、ヒューズ／抵抗器１６’’’の名目上中央部分を露出したままにする。
【００４８】
図６は、最初に、第３のマスク層２１をエッチング・マスクとして用いながら、図５に示されるヒューズ／抵抗器１６’’’をパターン形成して、複数のアンチヒューズ・プレート１６’’’’を形成した結果を示す。前述のパターン形成は、図１に示される金属ゲート材料層１６から図２に示されるヒューズ／抵抗器１６’’を形成するため、又は図２に示されるヒューズ／抵抗器１６’’からの図３に示されるヒューズ／抵抗器１６’’’を形成するために用いられるエッチング方法及びエッチング材料と類似、等価又は同一のエッチング方法及びエッチング材料を用いて行なうことができる。
【００４９】
図６は、その他の点では、図４の半導体構造体を提供する半導体プロセスと類似、等価又は同一であるが、複数のアンチヒューズ・プレート’’’’間に挿置された間隙がアンチヒューズ誘電体として機能するスペーサ１８で充填されている、半導体プロセスの結果を示す。従って、図６は、トランジスタ構造体ＴＳと、ヒューズ／抵抗器構造体ＦＲＳではなくアンチヒューズ構造体ＡＦＳとを含む半導体構造体を示す。
【００５０】
図６は、本発明の第２の実施形態による半導体構造体の概略的な断面図を示す。本発明のこの第２の実施形態による半導体構造体は、図４に概略的な断面図が示される半導体構造体と類似するが、ヒューズ／抵抗器１６’’’及びパッド誘電体１４’’ではなく、複数のアンチヒューズ・プレート１６’’’’と、特定のスペーサ１８（すなわち、アンチヒューズ誘電体として意図される）と、パッド誘電体１４’’とを含むアンチヒューズ構造体ＡＦＳを含む。
【００５１】
図７乃至図９は、本発明のさらに別の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の他の実施形態は、本発明の第３の実施形態を含む。
【００５２】
図７は、概ね図１と一致するが、金属ゲート材料層１６（すなわち、ここでは約２０ナノメートルから約５０ナノメートルまでの範囲のより薄い初期厚を有することができる）に加えて、金属ゲート・キャッピング層２８の付加的な存在を含む。金属ゲート・キャッピング層２８は、幾つかの金属ゲート・キャッピング材料のいずれかを含むことができる。このような金属ゲート・キャッピング材料は、典型的には、導体材料として意図される。特に、金属ゲート・キャッピング材料については、これらに限定されるものではないが、機能上十分に導電的にドープされたポリシリコン金属ゲート・キャッピング材料が含まれる。前述の金属ゲート・キャッピング材料は、これらに限定されるものではないが、化学気相堆積法及び物理気相堆積法を含む方法を用いて形成することができる。典型的には、金属ゲート・キャッピング層２８は、約１００ナノメートルから約４００ナノメートルまでの厚さを有するドープされたポリシリコン金属ゲート・キャッピング材料を含む。
【００５３】
図８は、図２に対応するが、ゲート電極１６’上に配置されたゲート電極キャップ２８’及びヒューズ／抵抗器１６’’上に配置されたヒューズ／抵抗器キャップ２８’’を形成するための、金属ゲート・キャッピング層２８の付加的なパターン形成を有する。
【００５４】
図９は、概ね図４に対応するが、ここでは、（１）トランジスタ構造体ＴＳ内のゲート・スタックが、ゲート電極１６’及びゲート誘電体１４’だけではなく、ゲート電極キャップ２８’、ゲート電極１６’及びゲート誘電体１４’を含み、（２）ヒューズ／抵抗器構造体ＦＲＳが、ヒューズ／抵抗器１６’’’及びパッド誘電体１４’’だけではなく、ヒューズ／抵抗器キャップ２８’’、ヒューズ／抵抗器１６’’及びパッド誘電体１４’’を含む。これらの付加的な層を別にすれば、図９の半導体構造体は、図４の半導体構造体の利点及び特徴の全てを有する。
【００５５】
図１０及び図１１は、本発明のさらに別の実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す複数の概略的な断面図を示す。本発明のこの他の実施形態は、本発明の第４の実施形態を含む。
【００５６】
開始点として、図１０は、図８の半導体構造体の更なるプロセスの結果を示す。図１０は、最初に、図８の半導体構造体から、第１のマスク層１７’及び第１のマスク層１７’’を剥離した結果を示す。図１０はまた、その他の点では、図３に示される第２のマスク層１９と類似、等価又は同一であるが、ゲート電極１６’ではなく、ゲート電極キャップ２８’及びゲート電極１６’を覆う第２のマスク層１９を示す。図１０の概略的な断面図に示されるように、第２のマスク層１９をエッチング・マスクとして用いながら、ヒューズ／抵抗器１６’’からヒューズ／抵抗器キャップ２８’’が剥離される。
【００５７】
図１１は、図４の半導体構造体をもたらす半導体プロセスに対応するが、トランジスタ構造体ＴＳ内のゲート・スタックが、ゲート電極１６’及びゲート誘電体１４’だけではなく、ゲート電極キャップ２８’、ゲート電極１６’及びゲート誘電体１４’を含む、概略的な断面図を示す。図１１の半導体構造体はまた、その他の点では、図４の半導体構造体の利点及び特徴の全てを有する。
【００５８】
図１２乃至図１４は、本発明のさらに別の好ましい実施形態による、半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの他の実施形態は、本発明の第５及び最終の実施形態を含む。図１２は、この第５及び現在のところ最終の実施形態による、その製造の初期段階における半導体構造体の概略的な断面図を示す。
【００５９】
図１２は、他の点では、概略的な断面図を図１に示す半導体構造体と類似するが、より薄い金属ゲート材料層１６の厚さが、典型的には、約２０ナノメートルから約５０ナノメートルまでの厚さの範囲内である、半導体構造体の概略的な断面図を示す。図１２はまた、半導体基板１０の活性領域を覆う、金属ゲート材料層１６の一部上に配置及び形成された第４のマスク層２３を示す。
【００６０】
第４のマスク層２３は、図５に示される第３のマスク層２１、図３に示される第２のマスク層１９、又は図１に図示される第１のマスク層１７を形成するために用いられる材料及び方法と類似、等価又は同一の材料を含み、そうした方法を用いて形成することができるが、図１２に示される半導体基板１０の活性領域を覆うような寸法に作られている。
【００６１】
図１３は、最初に、第４のマスク２３をエッチング・マスクとして用いながら、金属ゲート材料層１６をパターン形成して、金属ゲート材料層１６ａを形成した結果を示す。金属ゲート材料層１６から金属ゲート材料層１６ａを形成するための前述のエッチング及びパターン形成は、その他の点では、図１に示される金属ゲート材料層１６から図２に示されるゲート電極１６’を形成するために用いられるエッチング及びパターン形成と類似、等価又は同一である。ゲート電極材料層１６をエッチングしてゲート電極材料層１６ａを形成した後、第４のマスク層が中間物から剥離され、結果として得られる半導体構造体をもたらす。前述のように、このような剥離は、第３のマスク層２１、第２のマスク層１９又は第１のマスク層１７を剥離するために用いられる方法及び材料と類似、等価又は同一の方法及び材料を用いて行なわれる。
【００６２】
図１３はまた、金属ゲート材料層１６ａ及びゲート誘電体材料層１４の露出部分上に配置及び形成されたゲート電極キャッピング層２８も示す。図１３は、最終的に、ゲート電極キャッピング層２８上に配置された第１のマスク層１７’及び第１のマスク層１７’’を示す。ゲート電極キャッピング層２８は、図７に示されるゲート電極キャッピング層２８に対応する。第１のマスク層１７’及び第１のマスク層１７’’は、図１に示される第１のマスク層１７’及び第１のマスク層１７’’に対応する。図１３の半導体構造体は、その他の点では、図７の半導体構造体に対応するが、金属ゲート材料層１６ａは、金属ゲート材料層１６と比較すると、半導体基板１０の活性領域だけを覆い、分離領域１２は覆わない。
【００６３】
図１４は、図１３の半導体構造体の更に別のプロセスの結果を示す。図１４は、最初に、ゲート電極キャッピング層２８及び金属ゲート材料層１６ａ並びにゲート誘電体材料層１４をパターン形成して、（１）ゲート誘電体１４’、ゲート電極１６’、及びゲート電極キャップ２８’を含むトランジスタ構造体ＴＳ内のゲート・スタックと、（２）図１２に示される金属ゲート材料層１６から得られる介在するヒューズ／抵抗器のないヒューズ／抵抗器キャップ２８’’及びパッド誘電体１４’’を含むヒューズ／抵抗器構造体ＦＲＳとを形成した結果を示す。前述のパターン形成及びエッチングは、前述したような方法及び材料を用いて行なうことができる。
【００６４】
図１４の概略的な断面図には特に示されていないが、ヒューズ／抵抗器構造体ＦＲＳは、典型的には、ヒューズ／抵抗器キャップ２８’’がヒューズとして機能するとき、ヒューズ／抵抗器キャップ２８’’上に配置されるシリサイド層を含む。ヒューズ／抵抗器キャップ２８’’が抵抗器として機能するとき、このようなシリサイド層が存在しても又はしなくてもよい。このようなシリサイド層は、これらに限定されるものではないが、約１０ナノメートルから約５０ナノメートルまでの厚さを有する、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、タングステンシリサイド及び白金シリサイドのような、金属を形成する幾つかのシリサイドのいずれかを含むことができる。
【００６５】
図１３の半導体構造体から図１４の半導体構造体をもたらす残りのプロセスは、図３の半導体構造体から図４の半導体構造体を形成するために用いられる半導体プロセスと類似、等価又は同一である。
【００６６】
図１４は、トランジスタ構造体ＴＳ内のゲート電極スタック内に、ゲート誘電体１４’上に配置されたゲート電極１６’上に位置するゲート電極キャップ２８’を含む半導体構造体を示す。この半導体構造体はまた、パッド誘電体１４’’上に配置されたヒューズ／抵抗器キャップ２８’’を含むヒューズ／抵抗器構造体ＦＲＳを含む。ヒューズ／抵抗器キャップ２８’’は、ポリシリコン材料を含み、ヒューズ／抵抗器構造体ＦＲＳ内には、金属ゲート材料が存在しない。
【００６７】
本発明の他の実施形態と同様に、この特定の第５及び現在のところ最終の実施形態は、トランジスタ構造体ＴＳ及びヒューズ／抵抗器構造体ＦＲＳの同時製造に関して同じ望ましい特性を有する。
【００６８】
好ましい実施形態は、本発明を限定するものではなく、本発明を例証するものである。本発明による、さらには添付の特許請求の範囲による半導体構造体及びその製造方法を依然として提供しながら、種々の実施形態による半導体構造体の方法、材料、構造体及び寸法に対して改訂及び修正をなすことができる。
【符号の説明】
【００６９】
１０：半導体基板
１１：活性領域
１２：分離領域
１４：ゲート誘電体材料層
１４ａ：熱誘電体層
１４’：ゲート誘電体
１４’’：パッド誘電体
１６：金属ゲート材料層
１６’：ゲート電極
１６’’、１６’’’：ヒューズ／抵抗器
１６’’’’：アンチヒューズ・プレート
１７’、１７’’：第１のマスク層
１８：スペーサ
１９：第２のマスク層
２０：ソース及びドレイン領域
２１：第３のマスク層
２２：パッシベーション層
２３：第４のマスク層
２４：コンタクト・ビア
２８：金属ゲート・キャッピング層
２８’：ゲート電極キャップ
２８’’：ヒューズ／抵抗器キャップ
ＡＦＳ：アンチヒューズ構造体
ＦＲＳ：ヒューズ／抵抗器構造体
ＴＳ：トランジスタ構造体
【図１】
2011523507.tif 000003
【図２】
2011523507.tif 000004
【図３】
2011523507.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011523507.tif 000013
【図１２】
2011523507.tif 000014
【図１３】
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【図１４】
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【国際調査報告】
2011523507.tif 000017