(57)【要約】サブスレッショルド集積回路におけるプロセスばらつき防止方法とボディ電位変調回路が掲載されている。前記ボディ電位変調回路は、目標ＭＯＳデバイス（１１）と、誘導ＭＯＳデバイス（１２）と、電流−電圧変換回路（１３）とを備えている。前記電流−電圧変換回路は、誘導ＭＯＳデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標ＭＯＳデバイスのボディ端にフィードバックして、目標ＭＯＳデバイスのボディ電位を変調するためのものである。
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【特許請求の範囲】
【請求項１】
サブスレッショルド集積回路におけるプロセスばらつき防止方法であって、
目標ＭＯＳデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導ＭＯＳデバイスにより誘導し、ドレイン−ソース誘導電流の形式で出力するステップと、
電流−電圧変換回路により誘導ＭＯＳデバイスから出力された誘導電流信号を電圧信号に変換し、誘導電流の変化特徴を該当電圧信号にリアルタイムで反映するステップと、
電流−電圧変換回路から出力された電圧信号を目標ＭＯＳデバイスのボディ端にフィードバックし、誘導フィードバックループを形成することにより、ボディ電位変調をして、プロセスばらつきによる目標デバイスの性能パラメータへの影響を低減するステップと
を備えることを特徴とするプロセスばらつき防止方法。
【請求項２】
請求項１に記載のプロセスばらつき防止方法を実現するボディ電位変調回路であって、
前記プロセスばらつき防止方法の作用対象としての目標ＭＯＳデバイスと、
目標ＭＯＳデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための誘導ＭＯＳデバイスと、
誘導ＭＯＳデバイスから出力された誘導電流を誘導電圧に変換するとともに、この誘導電圧を目標ＭＯＳデバイスのボディ端にフィードバックして、目標ＭＯＳデバイスのボディ電位変調を実現するための電流−電圧変換回路とを備え、
該当ボディ電位変調回路がＰＭＯＳボディ電位変調回路とＮＭＯＳボディ電位変調回路との二種類に分けられていることを特徴とするボディ電位変調回路。
【請求項３】
前記ＰＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＰＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものであって、前記ＰＭＯＳボディ電位変調回路の目標ＭＯＳデバイスである第１のＰＭＯＳデバイス（Ｍ１）と、ＰＭＯＳボディ電位変調回路の誘導ＭＯＳデバイスである第２のＰＭＯＳデバイス（Ｍ２）と、ＰＭＯＳボディ電位変調回路における電流−電圧変換回路の機能を実現する第１の抵抗（Ｒ１）とを備え、
前記第２のＰＭＯＳデバイス（Ｍ２）のソース端はそのボディ端に接続され、そのドレイン端は前記第１の抵抗（Ｒ１）の一端と前記第１のＰＭＯＳデバイス（Ｍ１）のボディ端とにそれぞれ接続され、第１の抵抗（Ｒ１）の他端は同相電圧と接続されることを特徴とする請求項２に記載のボディ電位変調回路。
【請求項４】
前記ＮＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＮＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものであって、前記ＮＭＯＳボディ電位変調回路の目標ＭＯＳデバイスである第１のＮＭＯＳデバイス（Ｍ３）と、ＮＭＯＳボディ電位変調回路の誘導ＭＯＳデバイスである第２のＮＭＯＳデバイス（Ｍ４）と、ＮＭＯＳボディ電位変調回路における電流−電圧変換回路の機能を実現する第２の抵抗（Ｒ２）とを備え、
前記第２のＮＭＯＳデバイス（Ｍ４）のソース端はそのボディ端に接続され、そのドレイン端は前記第２の抵抗（Ｒ２）の一端と前記第１のＮＭＯＳデバイス（Ｍ３）のボディ端とにそれぞれ接続され、第２の抵抗（Ｒ２）の他端は同相電圧と接続されることを特徴とする請求項２に記載のボディ電位変調回路。
【請求項５】
演算増幅機能を実現するための従来技術のＣ型インバータ（５１）を備える、プロセスばらつきを防止するＣ型インバータであって、
請求項３、４に記載のＰＭＯＳボディ電位変調回路（５２）とＮＭＯＳボディ電位変調回路（５３）をさらに備え、
従来技術のＣ型インバータ（５１）におけるＰＭＯＳ、ＮＭＯＳ入力デバイスは、それぞれ、前記ＰＭＯＳボディ電位変調回路（５２）とＮＭＯＳボディ電位変調回路（５３）とにおける、目標ＭＯＳデバイスとしての第１のＰＭＯＳデバイス（Ｍ１）と第１のＮＭＯＳデバイス（Ｍ３）であることを特徴とするプロセスばらつきを防止するＣ型インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサブスレッショルド集積回路におけるプロセスばらつき防止方法及びその方法を実現する回路に関するものであり、集積回路技術分野に属する。
【背景技術】
【０００２】
携帯機器の低消費電力の差し迫った要求と、大型のシステムの省エネルギー化の需要とを満足するために、低電圧、低消費電力は将来のＣＭＯＳ集積回路（ＩＣ）の主な発展方向になる。ところが、ＭＯＳデバイスの漏れ電流の影響を考慮すると、その閾値電圧は電源電圧に比例して下がる可能性がない。従って、低電圧、低消費電力のアナログ集積回路の設計は大きな挑戦であり、その中で、オペアンプの設計は低圧アナログ回路にとって一番困難である。サブスレッショルド技術は動作電圧の低減化の課題を解決するための有効な手段である。サブスレッショルド回路において、一部分のＭＯＳデバイスは、サブスレッショルド状態で動作しているので、低電圧の動作環境によく適用されている。この理由から、サブスレッショルド技術はアナログ集積回路の分野で広く用いられてきた。
【０００３】
近年では、従来のオペアンプの代わりに、インバータを利用して、低電圧、高性能のスイッチトキャパシタ回路を実現する研究が衆人の注目を集め、その中に、インバータがＣ型インバータと似ている動作方式を利用し、その入力デバイスが通常にサブスレッショルド状態で動作しているので、システムの消費電力が最大限に低減されている。このようなインバータは、Ｃ型インバータ（Class-C Inverter）と呼ばれている。今、Ｃ型インバータに基づきスイッチトキャパシタ積分器とΣ−Δ変調器などが開示されたことがある（例えば、非特許文献１参照）。
【０００４】
しかし、ＭＯＳデバイスがサブスレッショルド状態で動作する場合には、通常のオン状態で動作する場合と比べて、そのトランスコンダクタンスと出力電流などの指標は、異なるプロセス・コーナーによって、より大きい影響を受けている。従って、プロセスばらつきは、サブスレッショルド集積回路の性能を低下させ、ひいてはその機能を失わせる可能性があって、Ｃ型インバータを含むサブスレッショルド集積回路の性能の安定性と、一致性と、良品率とを大幅に低下させ、最終的にはその実用性に影響を及ぼす恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術課題は、従来技術におけるサブスレッショルド状態でのＭＯＳデバイスがプロセスばらつきによって大きい影響を受けることにより、サブスレッショルド集積回路の性能が低下し、ひいてはその機能がなくなるという欠点を克服するように、サブスレッショルド集積回路におけるプロセスばらつき防止方法を提供することである。
【０００６】
本発明が解決しようとする他の技術課題は、上記プロセスばらつき防止方法を実現するためのボディ電位変調回路を提供することである。
【０００７】
本発明が解決しようとする別の技術課題は、従来技術によるＣ型インバータの、プロセスばらつきを防止する能力が弱い、安定性と実用性が悪いという欠点を克服するように、上記ボディ電位変調回路をＣ型インバータに用いる方法、及びその運用効果のデータを提供し、プロセスばらつきを防止するＣ型インバータを実現することである。
【課題を解決するための手段】
【０００８】
本発明のプロセスばらつき防止方法は、
目標ＭＯＳデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導ＭＯＳデバイスにより誘導し、ドレイン−ソース誘導電流の形式で出力するステップと、
電流−電圧変換回路により誘導ＭＯＳデバイスから出力された誘導電流信号を電圧信号に変換し、誘導電流の変化特徴を該当電圧信号にリアルタイムで反映するステップと、
電流−電圧変換回路から出力された電圧信号を目標ＭＯＳデバイスのボディ端にフィードバックし、誘導フィードバックループを形成することにより、ボディ電位変調をして、プロセスばらつきによる目標デバイスの性能パラメータへの影響を低減するステップとを備えて構成されている。
【０００９】
本発明のボディ電位変調回路は、
前記プロセスばらつき防止方法を実現するための回路であって、
前記プロセスばらつき防止方法の作用対象としての目標ＭＯＳデバイスと、
目標ＭＯＳデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための誘導ＭＯＳデバイスと、
誘導ＭＯＳデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標ＭＯＳデバイスのボディ端にフィードバックして、目標ＭＯＳデバイスのボディ電位変調を実現するための電流−電圧変換回路とを備え、
ＰＭＯＳボディ電位変調回路とＮＭＯＳボディ電位変調回路との二種類に分けられている。
【００１０】
ＰＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＰＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものであって、ＰＭＯＳボディ電位変調回路の目標ＭＯＳデバイスである第１のＰＭＯＳデバイスＭ１と、ＰＭＯＳボディ電位変調回路の誘導ＭＯＳデバイスである第２のＰＭＯＳデバイスＭ２と、ＰＭＯＳボディ電位変調回路における電流−電圧変換回路の機能を実現する第１の抵抗Ｒ１とを備え、
第２のＰＭＯＳデバイスＭ２のソース端はそのボディ端に接続され、そのドレイン端は第１の抵抗Ｒ１の一端と第１のＰＭＯＳデバイスＭ１のボディ端とにそれぞれ接続され、第１の抵抗Ｒ１の他端は同相電圧と接続される。
【００１１】
ＮＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＮＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものであって、ＮＭＯＳボディ電位変調回路の目標ＭＯＳデバイスである第１のＮＭＯＳデバイスＭ３と、ＮＭＯＳボディ電位変調回路の誘導ＭＯＳデバイスである第２のＮＭＯＳデバイスＭ４と、ＮＭＯＳボディ電位変調回路における電流−電圧変換回路である第２の抵抗Ｒ２とを備え、
第２のＮＭＯＳデバイスＭ４のソース端はそのボディ端に接続され、そのドレイン端は第２の抵抗Ｒ２の一端と第１のＮＭＯＳデバイスＭ３のボディ端とにそれぞれ接続され、第２の抵抗Ｒ２の他端は同相電圧と接続される。
【００１２】
本発明のボディ電位変調回路をＣ型インバータに用いることにより、プロセスばらつきを防止するＣ型インバータを実現でき、該当Ｃ型インバータにおいては、演算増幅機能を実現するための従来技術のＣ型インバータの上に、本願のプロセスばらつきを防止するためのＰＭＯＳボディ電位変調回路とＮＭＯＳボディ電位変調回路が追加され、従来技術のＣ型インバータ（５１）におけるＰＭＯＳ、ＮＭＯＳ入力デバイスは、それぞれ、前記ＰＭＯＳボディ電位変調回路（５２）とＮＭＯＳボディ電位変調回路（５３）とにおける、目標ＭＯＳデバイスとしての第１のＰＭＯＳデバイス（Ｍ１）と第１のＮＭＯＳデバイス（Ｍ３）である。
【発明の効果】
【００１３】
本発明は下記の利点と積極的な効果がある。本発明に記載のプロセスばらつき防止方法は、誘導フィードバックループのボディ電位変調により、目標ＭＯＳデバイスの電気パラメータをリアルタイムで変調することができ、サブスレッショルド状態で目標ＭＯＳデバイスのプロセスばらつきに対しての感度を低減することができる。本発明に記載のボディ電位変調回路は、少ない回路素子によって誘導フィードバックループの全体を実現し、このボディ電位変調回路を導入することにより、回路の複雑性と消費電力が明らかに増すことなく、Ｃ型インバータを含むサブスレッショルド集積回路の性能の安定性、一致性及び良品率を効果的に向上させることができるため、高い実用性がある。
【００１４】
本発明の特徴と性能については、以下の実施例及び図面により詳しく説明する。
【図面の簡単な説明】
【００１５】
【図１】本発明のプロセスばらつき防止方法を実施するフローチャートである。
【図２】本発明のＰＭＯＳボディ電位変調回路の回路構成図である。
【図３】本発明のＮＭＯＳボディ電位変調回路の回路構成図である。
【図４】従来技術のＣ型インバータの回路構成図である。
【図５】本発明のプロセスばらつきを防止するＣ型インバータの回路構成図である。
【発明を実施するための形態】
【００１６】
本発明に提案されたサブスレッショルド集積回路におけるプロセスばらつき防止方法を実施する場合には、目標ＭＯＳデバイスと、誘導ＭＯＳデバイスと、電流−電圧変換回路などが使われている。その中に、
目標ＭＯＳデバイスは、プロセスばらつき防止方法の作用対象である。目標ＭＯＳデバイスのボディ端を個別に引き出す必要がある。現在、よく使用されているトリプルウェルプロセスにおいては、ＰＭＯＳデバイスとＮＭＯＳデバイスが全てボディ端の個別引き出しを実現することができる。
【００１７】
誘導ＭＯＳデバイスは、目標ＭＯＳデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するものである。誘導ＭＯＳデバイスと目標ＭＯＳデバイスは、類型が同じで、レイアウトが合って、且つ動作状態が同じである。従って、誘導ＭＯＳデバイスと目標ＭＯＳデバイスは、プロセスばらつきの程度がいつでもほとんど同じ、即ち、両方のトランスコンダクタンスと出力電流の変化動向が同じである。言い換えると、誘導ＭＯＳデバイスは目標ＭＯＳデバイスの異なるプロセス・コーナーでのトランスコンダクタンスと出力電流などのパラメータ変化を誘導することができる。
【００１８】
電流−電圧変換回路は、誘導電流（誘導ＭＯＳデバイスの出力電流）を誘導電圧に変換するとともに、その誘導電圧を目標ＭＯＳデバイスのボディ端にフィードバックして、目標ＭＯＳデバイスのボディ電位変調を実現するためのものである。
【００１９】
本発明のプロセスばらつき防止方法のキーポイントはボディ電位変調であって、ＭＯＳデバイスの閾値電圧とボディ電位との間には、下記のような関係がある。
【００２０】
【数１】
2011528170.tif 000003
ただし、νSBはＭＯＳデバイスのソース−ボディ電圧、ＶT0はνSB＝０の時の閾値電圧、γはバイアス係数、φFはFermiポテンシャルである。上記数式から、ボディ電位変調（νSBを調整すること）によって、ＭＯＳデバイスの閾値電圧を変えることができ、ＭＯＳデバイスのトランスコンダクタンスと出力電流を間接的に変えることができる。
【００２１】
本発明のプロセスばらつき防止方法を実施するフローチャートは、図１に示すように、目標ＭＯＳデバイス１１と、誘導ＭＯＳデバイス１２と、電流−電圧変換回路１３などとを備えている。目標ＭＯＳデバイス１１のプロセスばらつきなどによるパラメータの変動が、誘導ＭＯＳデバイス１２上にリアルタイムで誘導され、誘導ＭＯＳデバイス１２の誘導出力電流が電流−電圧変換回路１３を介して目標ＭＯＳデバイス１１のボディ端にフィードバックされることにより、誘導フィードバックループを実現し、ボディ電位変調により、目標ＭＯＳデバイス１１のプロセスばらつきに対しての感度を効果的に低減している。
【００２２】
ＰＭＯＳデバイスを例として、本発明のプロセスばらつき防止方法において、誘導フィードバックループがどうやってプロセスばらつきによる目標ＭＯＳデバイスへの悪影響を低減するかについて説明する。
【００２３】
仮に初期時点では、プロセスばらつきにより、目標ＰＭＯＳデバイス１１のトランスコンダクタンスと出力電流ＩOUT1が低減されれば、それにつれて、誘導ＭＯＳデバイス１２は、目標ＰＭＯＳデバイス１１の異なるプロセス・コーナーでのパラメータ変化を誘導できるので、その誘導出力電流ＩOUT2が低減される。誘導出力電流ＩOUT2を電圧信号ＶBに変換するとともに、ＶBの変化動向がＩOUT2と一致するように電流−電圧変換回路１３を設計することにより、ＶBがＩOUT2の低減に連れて低減されている。電圧信号ＶBは、最終的に目標ＰＭＯＳデバイス１１のボディ端に届くとともに、ボディ電位変調によって目標ＰＭＯＳデバイス１１の閾値電圧の絶対値を低減させ、トランスコンダクタンスと出力電流を増大させて、誘導フィードバックループ全体は負帰還を形成しており、プロセスばらつきによるＰＭＯＳデバイス１１への影響が効果的に低減されている。
【００２４】
負帰還を形成する過程はＮＭＯＳデバイスについても同様である。
【００２５】
本発明のプロセスばらつき防止方法については、下記の点について説明する必要がある。
【００２６】
（１）目標ＭＯＳデバイスと誘導ＭＯＳデバイスのボディ端の接続方法について説明する。目標ＭＯＳデバイスのボディ端を個別に引き出し、ボディ電位を調節可能とする必要がある。また、誘導ＭＯＳデバイスはプロセスばらつきによる影響を実際どおりに反映する必要があるので、そのボディ端は、誘導ＮＭＯＳデバイスのボディ端がローレベルに接続され、誘導ＰＭＯＳデバイスのボディ端がハイレベルに接続されるように、通常の接続方法で接続されている。
【００２７】
（２）誘導ＭＯＳデバイスは目標ＭＯＳデバイスの各パラメータの変化動向のみを誘導する必要があるので、誘導ＭＯＳデバイスのサイズは目標ＭＯＳデバイスと完全に一致する必要がない。実際にチップの面積と、消費電力とマッチング精度とのバランスを考慮すると、両方のチャネルの長さを一致させ、チャネルの幅を適宜な比率（例えば、１／８から１／２０までの間）とすることが好ましい。
【００２８】
（３）ＭＯＳデバイスは、サブスレッショルド状態における場合、プロセスばらつきに対して極めて敏感であるので、本発明のプロセスばらつき防止方法は、通常、サブスレッショルド集積回路において用いられている。
【００２９】
図２と図３はそれぞれ、本発明のＰＭＯＳボディ電位変調回路とＮＭＯＳボディ電位変調回路を示している。
【００３０】
ＰＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＰＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものである。それは目標ＰＭＯＳデバイスＭ１と、誘導ＰＭＯＳデバイスＭ２と、抵抗Ｒ１からなる。仮に目標ＰＭＯＳデバイスＭ１がサブスレッショルド状態となり、そのゲート端、ドレイン端、ソース端の電位がそれぞれ自己の位置する回路によって供給されれば、誘導ＰＭＯＳデバイスＭ２を同様にサブスレッショルド状態で動作させるようにそのゲート−ソース電圧（ＶGP−ＶDDH）を設定することにより、Ｍ２はＭ１の異なるプロセス・コーナーでのトランスコンダクタンスと出力電流などのパラメータの変化動向を誘導することができる。抵抗Ｒ１が誘導電流信号（Ｍ２の出力電流）を電圧信号ＶBPに変換してＭ１のボディ端にフィードバックすることにより、誘導フィードバックループを形成し、ボディ電位変調を行っている。Ｍ２のソース端の電位ＶDDHは、Ｍ１のボディ電位変調範囲（ＶBPの値の範囲）の上限を決定しており、実際の運用に応じて設定されることができるが、同相電圧ＶCMは、Ｍ１のボディ電位変調範囲の下限を決定している。本発明に記載のプロセスばらつき防止方法によれば、Ｍ１のトランスコンダクタンスと出力電流が、電圧信号ＶBPのＭ１のボディ端での変調作用（即ち、Ｍ１のソース−ボディ電圧を調節すること）によって、異なるプロセス・コーナーで一致されている。
【００３１】
ＮＭＯＳボディ電位変調回路は、サブスレッショルド状態でのＮＭＯＳデバイスのプロセスばらつきを防止することを実現するためのものである。それは、目標ＮＭＯＳデバイスＭ３と、誘導ＮＭＯＳデバイスＭ４と、抵抗Ｒ２とからなる。抵抗Ｒ２が誘導電流信号を電圧信号ＶBNに変換してＭ３のボディ端にフィードバックすることにより、ボディ電位変調を行っている。類似的には、誘導ＮＭＯＳデバイスＭ４の動作状態が目標ＮＭＯＳデバイスＭ３と同じである（両方ともサブスレッショルド状態で動作している）。Ｍ４のソース端の電位GNDLは、Ｍ３のボディ電位変調範囲（ＶBNの値の範囲）の下限を決定するが、同相電圧ＶCMは、Ｍ３のボディ電位変調範囲の上限を決定する。Ｍ３のトランスコンダクタンスと出力電流が、電圧信号ＶBNのＭ３のボディ端での変調作用によって、異なるプロセス・コーナーで一致されている。
【００３２】
本発明のＰＭＯＳボディ電位変調回路の動作原理については、下記のように具体的に説明する。
【００３３】
プロセス・コーナーがtt（typical-typical）である場合は、Ｍ２の誘導出力電流をＩOUT2 ttとして、Ｍ１のボディ端電位ＶBP（即ちＶCM＋ＩOUT2 ttＲ１）≒ＶDD（仮にボディ電位変調回路が導入されない場合に、Ｍ１のボディ端電位は電源電圧ＶDDである）とするように、ＩOUT2 tt（Ｍ２のサイズ、ソース端電位ＶDDH等に関連する）及びＲ１などのパラメータを調節して、回路が代表的な（tt）動作状態になる。
【００３４】
プロセス・コーナーがss（slow-slow）である場合は、Ｍ１の閾値電圧の絶対値が大きくなるため、Ｍ１がサブスレッショルド状態で動作する時のトランスコンダクタンスが小さくなって、帯域幅が狭くなって、この時、出力電流が最小値になる。誘導ＰＭＯＳデバイスＭ２はＭ１の電流の変化動向を誘導することができるので、Ｍ２の誘導出力電流も最小値ＩOUT2 ssになる。よって、Ｍ１のボディ端電位ＶBP（即ちＶCM＋ＩOUT2 ssＲ１）＜ＶDDであって、この電圧信号をＭ１のボディ端にフィードバックすることにより、Ｍ１の閾値電圧の絶対値はボディ電位変調によって僅かに低減され、Ｍ１がサブスレッショルド状態で動作する時に、トランスコンダクタンスと出力電流が増大して、Ｍ１のパラベータに対しての負帰還が実現されている。
【００３５】
プロセス・コーナーがff（fast-fast）である場合は、Ｍ１の閾値電圧の絶対値が小さくなるため、Ｍ１のトランスコンダクタンスが大きくなって、この時、Ｍ２の出力電流が最大値ＩOUT2 ffになる。この時、ＶBP（即ちＶCM＋ＩOUT2 ffＲ１）＞ＶDDであって、それをＭ１のボディ端にフィードバックすることにより、Ｍ１の閾値電圧の絶対値が増大され、そのトランスコンダクタンスと出力電流が低減されている。注意する必要があるのは、Ｍ２のソース端電位ＶDDHによりＶBPが決定されているので、ＶDDH＞ＶDDの時だけ、Ｍ１のffプロセス・コーナーでのボディ電位変調が有効である。
【００３６】
上記のように、Ｍ２の誘導出力電流ＩOUT2及びＲ１などのパラメータを調節することにより、ＰＭＯＳボディ電位変調回路に異なるプロセス・コーナーでも適宜なＶBPを生成させ、目標ＰＭＯＳデバイスＭ１がサブスレッショルド状態で動作する時に、トランスコンダクタンスと出力電流を比較的に一致させることができる。
【００３７】
本発明のボディ電位変調回路は少ない回路素子を用いて誘導フィードバックループ全体を実現するとともに、回路中の誘導ＭＯＳデバイスＭ２とＭ４はサブスレッショルド状態で動作され、消費電力が非常に低い。従って、ボディ電位変調回路を導入するのは、回路の複雑性と消費電力を明らかに増加することなく、プロセスばらつきのＭＯＳデバイスへの悪影響を低減することができる。
【００３８】
本発明のボディ電位変調回路については、実際の運用において、下記の点を注意する必要がある。
【００３９】
（１）抵抗Ｒ１、Ｒ２については、許容差が小さい抵抗を選択して用いすべきである。
【００４０】
（２）ＰＭＯＳボディ電位変調回路においては、ＶBPの電位は、漏れ電流がＭ１デバイスのソース−ボディ接合の過度な順バイアスによって明らかに増大することを回避するために、低すぎないほうが良いが、同様に、ＰＭＯＳボディ電位変調回路においては、ＶBNの電位は、Ｍ３デバイスのボディ−ソース接合の過度な順バイアスを回避するために、高すぎないほうが良い。
【００４１】
（３）ＰＭＯＳボディ電位変調回路においては、Ｍ２のソース端電位ＶDDHは、一般的に、目標ＰＭＯＳデバイスＭ１の電源電圧ＶDD以上であるが、同様に、ＮＭＯＳボディ電位変調回路においては、Ｍ４のソース端電位GNDLは、目標ＮＭＯＳデバイスＭ３のグランド電位GND以下である。ＶDDHをＶDDよりも大きくして、且つ／またはGNDLをGNDよりも小さくすると、規定外のバイアスレベルを追加する必要があるが、この時、調節の範囲が増大し、調節の効果が明らかになっている。規定外のバイアスレベルを増加させなければ（ＶDDH＝ＶDDとして、且つ／またはGNDL＝GNDとする）、調節の効果に相応の影響を及ぼす。具体的には、実施例２における表１と表２のデータが参照できる。
【００４２】
（４）過剰なバイアスレベルを提供することを回避するために、ＰＭＯＳボディ電位変調回路においては、Ｍ２のゲート端電位ＶGPとして電源電圧ＶDD（ＶDDH＞ＶDD時）或いは同相電圧ＶCM（ＶDDH＝ＶDD時）を選択して用いることができるが、ＮＭＯＳボディ電位変調回路においては、Ｍ４のゲート端電位ＶGNとして電源電圧GND（GNDL＞GND時）或いはＶCM（GNDL＝GND時）を選択して用いることができる。
【００４３】
以下、さらに本発明の運用実例におけるＣ型インバータについて述べる。
【００４４】
Ｃ型インバータ技術は新たな低電圧アナログ回路を設計する技術であって、従来のオペアンプの代わりに、Ｃ型インバータを用いることにより、多くの低電圧、低消費電力のスイッチトキャパシタ回路を実現することができる。従来技術のＣ型インバータの回路構成図は図４に示すようになっている。Ｃ型インバータの給電電圧ＶDDはインバータの二つの入力デバイスの閾値電圧の和より僅かに低いため、仮にＣ型インバータの二つの入力デバイスの閾値電圧がほとんど同じであれば、同相電圧ＶCM＝ＶDD／２を入力することにより、二つの入力デバイスＭ１とＭ３が両方ともサブスレッショルド状態におけるようにすることができ、その時、Ｃ型インバータが、極めて低い消費電力と高いゲインを備えているが、プロセスばらつきに対して極めて敏感である。
【００４５】
本発明のプロセスばらつきを防止するＣ型インバータの回路構成図は図５を示すようになっていて、それは、従来技術のＣ型インバータ５１のもとに、本発明のＰＭＯＳボディ電位変調回路５２とＮＭＯＳボディ電位変調回路５３が追加され、従来技術のＣ型インバータ５１におけるＰＭＯＳ入力デバイスとＮＭＯＳ入力デバイスは、それぞれ、ボディ電位変調回路の目標ＰＭＯＳデバイスＭ１と目標ＮＭＯＳデバイスＭ３である。
【００４６】
従来技術のＣ型インバータ５１は、演算増幅機能を実現するためのものである。それは、ＰＭＯＳ入力デバイスＭ１と、ＮＭＯＳ入力デバイスＭ３とからなる。インバータ入力デバイスＭ１、Ｍ３のボディ端は個別に引き出されていて、ボディ電位は調節可能である。
【００４７】
本発明のＰＭＯＳボディ電位変調回路５２とＮＭＯＳボディ電位変調回路５３は、Ｍ１とＭ３の異なるプロセス・コーナーでのトランスコンダクタンスと出力電流が比較的に一致するように、それぞれ、Ｍ１とＭ３のプロセスばらつきを防止するするためのものである。Ｃ型インバータにおいては、入力デバイスＭ１、Ｍ３のトランスコンダクタンスと出力電流は、インバータ全体のゲイン、帯域幅、及び静的電力損失等の定常性評価指標に直接に関係するので、ボディ電位変調回路５２、５３を導入することにより、Ｃ型インバータの各定常性評価指標の、プロセスばらつきに対しての敏感度を効果的に低減することができる。
【００４８】
サブスレッショルド状態における異なるプロセス・コーナーでの、従来技術のＣ型インバータと本発明におけるプロセスばらつきを防止するＣ型インバータのゲイン、帯域幅、及び静的電力損失等の性能偏差の情況については、表１を参照する。その中には、電源電圧ＶDDが1.2Ｖであり、GNDが０Ｖであり、Ｍ１の幅と長さの比率が180μｍ/0.35μｍであり、Ｍ３の幅と長さの比率が60μｍ/0.35μｍであり、Ｍ２とＭ４の幅がそれぞれＭ１とＭ３の幅の1/12であり、インバータの負荷容量が全て５ｐＦである。
【００４９】
【表１】
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表１から分かるのは、規定外のプラスレベルとマイナスレベルを導入し、即ち、ＶDDH＝1.8Ｖ、GNDL＝−0.6Ｖとする場合は、本発明におけるプロセスばらつきを防止するＣ型インバータは、サブスレッショルド状態における異なるプロセス・コーナーでのゲイン、帯域幅、及び静的電力損失の最大偏差がそれぞれ27.8％、52.3％、及び8％であり、本発明が受けたプロセスばらつきからの影響が、従来技術のＣ型インバータの28％、435.8％、及び577.4％と比べて、大幅に低減されるので、十分なゲインと帯域幅も確保できるし、無駄な静的電力損失も回避できて、明らかな効果があるが、ボディ電位変調回路においては規定外のプラスレベルだけ導入し、マイナスレベルを導入しない（現在の集積回路の設計においては、このような現象がよく生じている）、即ち、ＶDDH＝1.8Ｖ、GNDL＝０Ｖとする場合は、プロセスばらつきを防止するＣ型インバータの最大偏差がそれぞれ29.1％、169.3％、及び81.9％であるが、ボディ電位変調回路においては規定外のプラスレベルも導入しないし、マイナスレベルも導入しない、即ち、ＶDDH＝1.2Ｖ、GNDL＝０Ｖとする場合は、プロセスばらつきを防止するＣ型インバータの最大偏差がそれぞれ25.5％、287.％、及び425.7％であって、従来技術のＣ型インバータよりも良い。特にユニティーゲイン帯域幅の指標については、本発明の技術を用いない従来技術のＣ型インバータは、ユニティーゲイン帯域幅がssプロセス・コーナーで５ＭＨｚ程度しかなく、高周波では正常に動作することができないが、本発明の技術を用いるＣ型インバータは、どんな場合でもこういう厳重な問題が発生しない。
【００５０】
Ｃ型インバータの異なるプロセス・コーナーでの性能最大偏差の簡易なまとめ表は、表２に示すようになっている。
【００５１】
【表２】
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本発明の記述は特定の実施例と結びつけて行われているが、この分野の当業者は、本発明はここに記載した実施例に限らず、本発明の精神や範囲から逸脱することなく、色々な修正や変化を行うことができることを理解すべきである。
【産業上の利用可能性】
【００５２】
本発明に記載のプロセスばらつき防止方法は、誘導フィードバックループのボディ電位変調により、目標ＭＯＳデバイスのトランスコンダクタンスと出力電流などのパラメータに対してリアルタイムで変調することを実現し、ＭＯＳデバイスのサブスレッショルド状態でのプロセスばらつきに対しての感度を低減している。本発明に記載のボディ電位変調回路は、少ない回路素子によって誘導フィードバックループの全体を実現し、このボディ電位変調回路を導入することにより、回路の複雑性と消費電力が明らかに増すことなく、Ｃ型インバータを含むサブスレッショルド集積回路の性能の安定性、一致性及び良品率を効果的に向上させることができるため、高い実用性がある。
【先行技術文献】
【非特許文献】
【００５３】
【非特許文献１】"Low Voltage, Low Power, Inverter-Based Switched-Capacitor Delta-Sigma Modulator", IEEE Journal of Solid-State Circuit, Vol. 44, No.2, pp.458-472, 2009.
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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