(57)【要約】  差動低雑音増幅器（ＬＮＡ）は、２つのモードのうちの選択可能な１つで動作可能である。このＬＮＡは、第１のトランジスタ（２０４）、第２のトランジスタ（２０５）、第３のトランジスタ（２０６）、および第４のトランジスタを含む。第１のモード（ＰＤＣモード）では、４つのトランジスタが、ポスト−ディストーションキャンセレーション（ＰＤＣ）ＬＮＡとして動作するように構成される。第３（２０６）および第４（２０７）のトランジスタは、直線性を改善するがＬＮＡ利得を多少下げるキャンセルトランジスタとして動作する。第２のモード（高利得モード）では、第３（２０６）および第４（２０７）のトランジスタは、それらが出力するＬＮＡ入力信号の増幅されたバージョンが、第１および第２の主トランジスタ（２０４、２０５）によって出力されるＬＮＡ入力信号の増幅されたバージョンに加算され、高められた利得をもたらすように構成される。ＬＮＡに供給されるディジタルモード制御信号を制御することによって２つのモードのうちの選択可能な１つでＬＮＡが構成可能になるようにするために、多重化回路が、ＬＮＡ内に設けられる。
2011511605.tif 000002
【特許請求の範囲】
【請求項１】
第１の差動入力ノードおよび第２の差動入力ノードを有する低雑音増幅器（ＬＮＡ）、該ＬＮＡは下記を具備する、
飽和領域でバイアスされる第１のトランジスタ、ここにおいて前記第１のトランジスタのゲートは、前記第１の差動入力ノードに結合される、ここにおいて前記第１のトランジスタは、前記第１のトランジスタのドレイン上へ第１のひずみ信号を生成する、  飽和領域でバイアスされる第２のトランジスタ、ここにおいて前記第２のトランジスタのゲートは、前記第２の差動入力ノードに結合される、ここにおいて前記第２のトランジスタは、前記第２のトランジスタのドレイン上へ第２のひずみ信号を生成する、  前記第１のトランジスタのドレインまたは前記第２のトランジスタのドレインのいずれかに選択的に結合可能なゲートを有する第３のトランジスタと、
前記第２のトランジスタのドレインまたは前記第１のトランジスタのドレインのいずれかに選択的に結合可能なゲートを有する第４のトランジスタ。
【請求項２】
第１の差動出力ノードと、
前記第１の差動出力ノードに結合されたドレインおよび前記第１のトランジスタの前記ドレインに結合されたソースを有する第５のトランジスタと、
第２の差動出力ノードと、
前記第２の差動出力ノードに結合されたドレインおよび前記第２のトランジスタの前記ドレインに結合されたソースを有する第６のトランジスタと
をさらに備える、請求項１に記載のＬＮＡ。
【請求項３】
第１の信号入力ノード、第２の信号入力ノード、信号出力ノード、および選択入力ノードを有する第１の多重化回路、ここにおいて前記第１の信号入力ノードは、前記第１のトランジスタの前記ドレインに結合される、ここにおいて前記第２の信号入力ノードは、前記第２のトランジスタの前記ドレインに結合される、ここにおいて前記信号出力ノードは、前記第３のトランジスタの前記ゲートに容量結合される、
第１の信号入力ノード、第２の信号入力ノード、信号出力ノード、および選択入力ノードを有する第２の多重化回路、ここにおいて前記第１の信号入力ノードは、前記第２のトランジスタの前記ドレインに結合される、ここにおいて前記第２の信号入力ノードは、前記第１のトランジスタの前記ドレインに結合される、ここにおいて前記信号出力ノードは、前記第４のトランジスタの前記ゲートに容量結合される、
をさらに備える、請求項１に記載のＬＮＡ。
【請求項４】
前記第１のトランジスタの前記ドレインは、前記第３のトランジスタの前記ドレインに直接接続される、ここにおいて前記第２のトランジスタの前記ドレインは、前記第４のトランジスタの前記ドレインに直接接続される、請求項１に記載のＬＮＡ。
【請求項５】
第１のリードおよび第２のリードを有する第１のインダクタ、前記第１のリードは、前記第１のトランジスタのソースに結合される、前記第２のリードは、共通ノードに結合される、
第１のリードおよび第２のリードを有する第２のインダクタ、前記第１のリードは、前記第２のトランジスタのソースに結合される、前記第２のリードは、前記共通ノードに結合される
をさらに備える、請求項２に記載のＬＮＡ。
【請求項６】
請求項５に記載のＬＮＡ、ここにおいて前記第３のトランジスタのソースは、前記共通ノードに結合される、ここにおいて前記第４のトランジスタのソースは、前記共通ノードに結合される。    
【請求項７】
請求項５に記載の増幅器において、前記第３のトランジスタのソースは、第３のインダクタを介して前記共通ノードに結合される、ここにおいて前記第４のトランジスタのソースは、第４のインダクタを介して前記共通ノードに結合される。
【請求項８】
前記増幅器は、ディジタル信号を受信する、ここにおいて前記ディジタル信号が第１のディジタル値を有する場合には、前記第３のトランジスタの前記ゲートは前記第１のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が第２のディジタル値を有する場合には、前記第３のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が前記第１のディジタル値を有する場合には、前記第４のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が前記第２のディジタル値を有する場合には、前記第３のトランジスタの前記ゲートは前記第１のトランジスタの前記ドレインに容量結合される、請求項１に記載の増幅器。
【請求項９】
前記増幅器が動作しており、且つ前記ディジタル信号が前記第１のディジタル値を有する場合には、前記第３のトランジスタおよび前記第４のトランジスタは、飽和領域でバイアスされる、ここにおいて前記増幅器が動作しており、且つ前記ディジタル信号が前記第２のディジタル値を有する場合には、前記第３のトランジスタおよび前記第４のトランジスタは、該しきい値下の領域でバイアスされる、請求項８に記載の増幅器。
【請求項１０】
所望の信号を受信する差動低雑音増幅器（ＬＮＡ）、該ＬＮＡは下記を具備する、
飽和領域でバイアスされた第１のトランジスタ、ここにおいて前記第１のトランジスタは、前記所望の信号の第１の増幅されたバージョンおよび第１のひずみ信号を生成する、
飽和領域でバイアスされた第２のトランジスタ、ここにおいて前記第２のトランジスタは、前記所望の信号の第２の増幅されたバージョンおよび第２のひずみ信号を生成する、
第３のトランジスタ、
第４のトランジスタ、
前記ＬＮＡが２つのモードのうちの選択可能な１つで動作するように、前記第１、第２、第３、および第４のトランジスタを一緒に構成するための手段、ここにおいて前記２つのモードのうちの第１のモードでは、ポスト−ディストーションキャンセレーションは、前記第１および第２のひずみ信号のうちの少なくとも一部を打ち消すのに利用される、ここにおいて前記２つのモードのうちの第２のモードでは、前記第３のトランジスタは、前記所望の信号の前記第１の増幅されたバージョンと同相であり、且つ前記所望の信号の前記第１の増幅されたバージョンと合計される、前記所望の信号の第３の増幅されたバージョンを生成する、ここにおいて前記２つのモードのうちの前記第２のモードでは、前記第４のトランジスタは、前記所望の信号の前記第２の増幅されたバージョンと同相であり、且つ前記所望の信号の前記第２の増幅されたバージョンと合計される、前記所望の信号の第４の増幅されたバージョンを生成する。
【請求項１１】
請求項１０に記載のＬＮＡ、ここにおいて前記手段は、第１の多重化装置および第２の多重化装置を備える、ここにおいて前記第１の多重化装置の出力リードは、前記第３のトランジスタのゲートに容量結合される、ここにおいて前記第２の多重化装置の出力リードは、前記第４のトランジスタのゲートに容量結合される。    
【請求項１２】
請求項１０に記載のＬＮＡ、ここにおいて前記手段は、第１の多重化装置および第２の多重化装置を備える、ここにおいて前記第１の多重化装置の出力リードは、前記第３のトランジスタのドレインに容量結合され、ここにおいて前記第２の多重化装置の出力リードは、前記第４のトランジスタのドレインに容量結合される。    
【請求項１３】
請求項１０に記載のＬＮＡ、ここにおいて前記第１のモードでは、前記第３のトランジスタのゲートは、前記第１のトランジスタのドレインに容量結合される、ここにおいて前記第１のモードでは、前記第４のトランジスタのゲートは、前記第２のトランジスタのドレインに容量結合される、ここにおいて前記第２のモードでは、前記第３のトランジスタの前記ゲートは、前記第２のトランジスタの前記ドレインに容量結合される、ここにおいて前記第２のモードでは、前記第４のトランジスタの前記ゲートは、前記第１のトランジスタの前記ドレインに容量結合される。
【請求項１４】
請求項１０に記載のＬＮＡ、ここにおいて前記ＬＮＡは、ディジタルロジック信号を受信する、ここにおいて前記ディジタルロジック信号が第１のディジタルロジック値を有する場合には、前記ＬＮＡは、前記第１のモードで構成されるのに対して、前記ディジタルロジック信号が第２のディジタルロジック値を有する場合には、前記ＬＮＡは、前記第２のモードで構成される。
【請求項１５】
（ａ）制御信号を受信すること、
（ｂ）（ａ）で受信された前記制御信号が、第１のディジタルロジック値を有する場合には、前記低雑音増幅器（ＬＮＡ）はポスト−ディストーションキャンセレーションＬＮＡとして動作するように、前記ＬＮＡの第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを結合する、ここにおいて前記ＬＮＡは前記ポスト−ディストーションキャンセレーションＬＮＡとして動作する時に、前記第３のトランジスタは、前記第１のトランジスタによって生成されるひずみを打ち消すひずみを生成する、およびここにおいて前記ＬＮＡは前記ポスト−ディストーションキャンセレーションＬＮＡとして動作する時に、前記第４のトランジスタは、前記第２のトランジスタによって生成されるひずみを打ち消すひずみを生成すること、および
（ｃ）（ａ）で受信された前記制御信号が、第２のディジタルロジック値を有する場合には、前記第３のトランジスタは前記ＬＮＡの前記利得に寄与し、前記第４のトランジスタは前記ＬＮＡの前記利得に寄与するように、前記第１、第２、第３、および第４のトランジスタを一緒に結合すること、
を具備する方法。
【請求項１６】
請求項１５に記載の方法、ここにおいて前記制御信号が、前記第２のディジタルロジック値を有する場合には、前記第１のトランジスタは、ＬＮＡ入力信号の第１の増幅されたバージョンを出力する、前記第３のトランジスタは、前記ＬＮＡ入力信号の前記第１の増幅されたバージョンと同相である前記ＬＮＡ入力信号の第３の増幅されたバージョンを出力する、および前記ＬＮＡ入力信号の前記第３の増幅されたバージョンは、前記ＬＮＡ入力信号の前記第１の増幅されたバージョンに加算される、およびここにおいて前記制御信号が、前記第２のディジタルロジック値を有する場合には、前記第２のトランジスタは、ＬＮＡ入力信号の第２の増幅されたバージョンを出力する、前記第４のトランジスタは、前記ＬＮＡ入力信号の前記第２の増幅されたバージョンと同相である前記ＬＮＡ入力信号の第４の増幅されたバージョンを出力する、および前記ＬＮＡ入力信号の前記第４の増幅されたバージョンは、前記ＬＮＡ入力信号の前記第２の増幅されたバージョンに加算される。
【請求項１７】
（ｄ）前記制御信号が前記第１のディジタルロジック値を有する時に、第１の期間の間に前記ＬＮＡを動作させる、その後、前記制御信号が前記第２のディジタルロジック値を有する時に、第２の期間の間に前記ＬＮＡを動作させること
をさらに備える、請求項１６に記載の方法。
【請求項１８】
請求項１５に記載の方法、ここにおいて前記ＬＮＡが動作しており、且つ前記制御信号が前記第１のディジタルロジック値を有する場合には、前記第１、第２、第３、および第４のトランジスタは、前記飽和領域でバイアスされるのに対して、前記ＬＮＡが動作しており、且つ前記制御信号が前記第２のディジタルロジック値を有する場合には、前記第１および第２のトランジスタは、前記飽和領域でバイアスされ、且つ前記第３および第４のトランジスタは該しきい値下の領域でバイアスされる。
【請求項１９】
下記を具備する方法：
２つのモードのうちの選択可能な１つで動作するように構成可能な低雑音増幅器（ＬＮＡ）を提供すること、ここにおいて前記第１のモードでは、前記ＬＮＡは、前記ＬＮＡ内で生成されるひずみを打ち消すためにポスト−ディストーションキャンセレーション技法を使用する、ここにおいて前記ＬＮＡは、前記ＬＮＡが第１のモードで動作している時に信号第１の利得を示し、ここにおいて第２のモードでは、前記ＬＮＡは、前記第１の利得より高い第２の利得を有する、およびここにおいて前記第２のモードでは、前記ＬＮＡは、前記ＬＮＡが前記第１のモードで動作している時より非線形である。
【請求項２０】
請求項１９に記載の方法、ここにおいて前記ＬＮＡは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含む、ここにおいて前記ＬＮＡが第１のモードで動作している場合には、前記第３のトランジスタのゲートは、前記第１のトランジスタのドレインに容量結合され、前記第４のトランジスタのゲートは、前記第２のトランジスタのドレインに容量結合される、ここにおいて前記ＬＮＡが前記第２のモードで動作している場合には、前記第３のトランジスタの前記ゲートは、前記第２のトランジスタのドレインに容量結合され、前記第４のトランジスタのゲートは、前記第１のトランジスタのドレインに容量結合される。
【請求項２１】
請求項１９に記載の方法、ここにおいて前記ＬＮＡは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含む、ここにおいて前記ＬＮＡが前記第１のモードで動作している場合には、前記第３のトランジスタのドレインは、前記第１のトランジスタのドレインに結合され、前記第４のトランジスタのドレインは、前記第２のトランジスタのドレインに結合される、ここにおいて前記ＬＮＡが第２のモードで動作している場合には、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタのドレインに容量結合され、前記第４のトランジスタのドレインは、前記第１のトランジスタのドレインに容量結合される。
【請求項２２】
さらに下記を具備する、請求項１９に記載の方法：
制御情報を受信する機構を提供すること、ここにおいて前記制御情報が第１の値を有する場合には、前記ＬＮＡは、第１のモードで動作するように構成されるのに対して、前記制御情報が値を有する場合には、前記ＬＮＡは、第２のモードで動作するように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、低雑音増幅器（ＬＮＡｓ）に関する。
【背景技術】
【０００２】
セルラー電話機の受信機等の無線受信機における第１の増幅の段は、一般に、低雑音増幅器（ＬＮＡ）と呼ばれる増幅器回路である。ＬＮＡの動作性能の基準は、該ＬＮＡの雑音指数（Ｆ）および該ＬＮＡの直線性を含む。
【０００３】
セルラー電話機の受信機は、受信チェーン（receive chain）と称されるものを含む。該受信チェーンは、信号をミキサに出力するＬＮＡを含む。次に該ミキサは、信号をベースバンドフィルタに出力する。第１の近似（first approximation）に対する該受信チェーン全体の雑音指数（Ｆ）は、該ＬＮＡの該雑音指数にある量を加えたものと等しく、この量とは、複数の後続の段（該ミキサおよび該ベースバンドフィルタ）の該雑音指数を該ＬＮＡの利得で割ったものである。したがって、該ＬＮＡの該利得を増やすと、該受信チェーン全体の該雑音指数が下がる。セルラー電話機のアプリケーションには、典型的に、該受信機全般に課せられる雑音指数の複数の要件がある。したがって、セルラー電話機内の該ＬＮＡは、該受信機全般の雑音指数の複数の要件を満たすために、十分な利得を有していなければならない。
【０００４】
ＬＮＡ等の増幅器は、ある量の非直線性を示す。純粋な単一周波数の理想的な正弦波の入力信号が、線形増幅器の入力に供給された場合には、その増幅器は、該入力信号の増幅されたバージョンを出力する。この出力信号は、単一の周波数だけを有し、この周波数は、該入力信号の該周波数となる。しかしながら、該同一の正弦波の入力信号が、ある量の非直線性を示す増幅器の入力に供給された場合には、該増幅器は、該入力信号の該周波数で、該入力信号の増幅されたバージョンを出力するが、この増幅器は、別の周波数の１つまたは複数の他の信号をも出力する。これらの他の信号は、「ひずみ」と称される。実用的な受信機では、これら複数のひずみ成分は、しばしば、該所望の信号の該周波数から大きく離れており、したがって、該受信機の出力信号からフィルタリングによって除去することができる。しかしながら、増幅器の入力に該所望の信号と一緒に受信される別の雑音信号（本明細書ではジャマーと称する）がある場合には、時に混変調（cross-modulation）のひずみと称される複雑なタイプのひずみが発生し得る。この混変調のひずみは、周波数において該所望の信号の該周波数に近い場合があるので、該混変調のひずみを該受信機の出力信号からフィルタリングによって除去することは、むずかしいもしくは不可能である。該複数の混変調のひずみ成分をフィルタリングによって該出力信号から除去できない場合には、、該複数の混変調のひずみ成分の大きさが、許容できる量であるために、該増幅器は、より線形になるように作られる。
【０００５】
しかしながら、よい直線性を有するというこの要件は、該受信機がジャマーの存在の下で動作している時に限って課すことができる。ジャマーが存在しないことがわかっている場合には、生成される混変調がないので、該受信機の出力信号が受け入れられない程の大量のひずみを有することなく、該増幅器に対する直線性の要件を緩和することができる。たとえば、いくつかの無線通信プロトコルでは、送信機は、受信機が受信しているのと同時に送信している場合がある。該複数の送信される信号の該周波数は、周波数において受信される該複数の信号の該周波数に近い。セルラー電話端末機（handset）内の送信機と受信機との物理的な近接に起因して、および該送信される信号のパワーに起因して、該送信される信号の一部は、該受信機に戻って漏れ、ジャマーを構成し得る。しかしながら、この特定のジャマーは、該送信機が送信している時に限って存在する。該送信機が送信していない時には、混変調のひずみの問題は、より深刻でないかまたは存在せず、受信機に対する直線性の要件を緩和することができる。多くのＬＮＡのトポロジ（topology）では、該増幅器の直線性は、該ＬＮＡを通って流れるバイアス電流を増やすことによって高めることができる。同様に、該増幅器の直線性は、該ＬＮＡを通って流れるバイアス電流を減らすことによって下げることができる。
【０００６】
図１（従来技術）は、ポスト−ディストーションキャンセレーション（Post-Distortion Cancellation）技法（時に、アクティブなポスト−ディストーション（Active Post-Distortion）技法と称される）を利用する１つの特定の差動ＬＮＡ  １の回路図である。この技法は、飽和領域でバイアスされた４つの電界効果トランジスタ（ＦＥＴ）２〜５の使用を含む。ＦＥＴ  ２および３は、主ＦＥＴと称する。ＦＥＴ  ４および５は、キャンセルＦＥＴと称する。この左側の対である主ＦＥＴ  ２とキャンセルＦＥＴ  ４は、次のように動作する。主ＦＥＴ  ２は、入力リード６上で受信される入力信号を増幅する。入力信号の増幅されたバージョンが、ノード６上に生成される。主ＦＥＴ  ２は、共通ソース増幅器として構成されるので、該増幅された信号は、入力リード５上の該入力信号に関して約１８０度の位相シフト（phase shift）を行う。複数のひずみ成分も、該入力信号の該所望の増幅されたバージョンと一緒にノード６上の該信号に存在する。ノード６上の該位相シフトされた信号は、キャンセルＦＥＴ  ４のゲートの入力に加えられる（applied）。キャンセルＦＥＴ  ４も、該飽和領域でバイアスされるが、主ＦＥＴ  ２が生成するよりも、増幅された所望の信号と比べて、比較的により多くの該複数のひずみ成分を生成するという点で、ラウジな増幅器（lousy amplifier）になるように設計されている。キャンセルＦＥＴ  ４がその入力信号を受信する仕方（way）に起因して、キャンセルＦＥＴ  ４に供給される該入力信号の位相（phase）は、主ＦＥＴ  ２に供給される該入力信号の位相に関して１８０度位相はずれである。したがって、キャンセルＦＥＴ  ４から出力される該所望の増幅された信号は、主ＦＥＴ  ２から出力される該所望の増幅された信号に関して１８０度位相はずれであり、キャンセルＦＥＴ  ４から出力される該ひずみの位相も、主ＦＥＴ  ２から出力される該ひずみに関して１８０度位相はずれである。主ＦＥＴ  ２およびキャンセルＦＥＴ  ４から出力される該複数の信号は、併合（merging）ノード７上で合計される。キャンセルＦＥＴ  ４によって出力される該ひずみの大きさが、大きさにおいて主ＦＥＴ  ２によって出力される該ひずみと等しくなるように設定されている場合には、該複数のひずみ信号は、ノード７上で互いに打ち消し合う。それと同時に、主ＦＥＴ  ２によって出力される該所望の信号の一部は、キャンセルＦＥＴ  ４によって出力される該所望の信号によって打ち消されるが、キャンセルＦＥＴ  ４がラウジな増幅器であるという事実に起因して、主ＦＥＴ  ２から出力される該所望の信号の一部は、ノード７上に残る。この残っている所望の信号は、該ＰＤＣ  ＬＮＡから出力される該信号である。他方の相補的な対である、主ＦＥＴ  ３およびキャンセルＦＥＴ  ５は、類似するやり方（fashion）で働く。残念ながら、併合ノード７および８での該所望の信号の一部のキャンセレーションは、該ＰＤＣ  ＬＮＡの利得を下げる。
【０００７】
図１のＰＤＣ  ＬＮＡは、高い直線性モードおよび低い直線性モードを有する。該高い直線性モードでは、バイアス回路は、主ＦＥＴ  ２および３の複数のゲート上のバイアス電圧を上げる。これは、該ＬＮＡ内のＤＣバイアス電流を増やし、直線性を改善する。該低い直線性モードでは、該バイアス回路は、主ＦＥＴ  ２および３の複数のゲート上のバイアス電圧を下げ、これによって、直線性を多少劣化させるが、有利にパワー消費を減らす。該アクティブなポスト−ディストーションキャンセレーションＬＮＡのさらなる詳細については、１）２００７年１０月４日に公開された米国特許出願第２００７／０２２９１５４号、および２）２００７年２月８日に公開された米国特許出願第２００７／００３００７６号を参照。図１の該ＬＮＡの入力キャパシタンスは、ただ１つのトランジスタの該ゲートが入力リード５および９のそれぞれに結合されるので、有利に低い（advantageously low）。残念ながら、ＰＤＣ  ＬＮＡ  １は、該複数のキャンセルトランジスタが該複数の主トランジスタによって出力される該所望の信号の一部を打ち消すことに起因して、最適未満の利得性能を有する。
【０００８】
図２は、本明細書で交差結合修正導関数重ね合わせ（Cross-Coupled Modified Derivative Super-position）技術（ＣＣＭＤＳ）として参照される、導関数重ね合わせ（Derivative Super-position）（ＤＳ）技術の変形を利用するもう１つの差動ＬＮＡ  １０の回路図である。この回路では、主ＦＥＴ  １１〜１４は、該飽和領域でバイアスされるが、キャンセルトランジスタ１５および１６は、該しきい値下の領域（sub-threshold region）でバイアスされる。そのＦＥＴが該飽和領域でバイアスされるＦＥＴ増幅器の出力電流を記述する相互コンダクタンス方程式が、そのＦＥＴが該しきい値下の領域でバイアスされるＦＥＴ増幅器の相互コンダクタンス方程式と比較される時に、この２つのトランジスタの該相互コンダクタンス方程式の３次係数（third order coefficients）の符号（signs）は、互いに逆であることが認められる。しかしながら、これらの１次係数の符号は、互いに逆ではない。図２の回路では、これは、該しきい値下の領域でトランジスタにバイアスすることは、該飽和領域でバイアスされたトランジスタと比較して、それが出力する３次のひずみの位相におけるシフトをもたらすが、該しきい値下でバイアスされたトランジスタによって出力される該所望の信号の位相は、該飽和領域でバイアスされたトランジスタと比較して位相シフトされないことを意味する。キャンセルＦＥＴ  １５によって出力される電流は、併合ノード１７上に供給されるので、キャンセルＦＥＴ  １５によって出力される該所望の信号の該位相は、主ＦＥＴ  １１によって出力される該所望の信号と同相になる。キャンセルＦＥＴ  １５によって出力される該３次の複数のひずみ成分の該位相は、キャンセルＦＥＴ  １５によって出力される該増幅された所望の信号に関して１８０度位相はずれなので、キャンセルＦＥＴ  １５によって出力される該３次の複数のひずみ成分は、主ＦＥＴ  １１によって出力される該３次の複数のひずみ成分に関して１８０度位相はずれである。キャンセルおよび主の信号経路内における該３次の複数のひずみ成分の大きさが適切に設定される場合には、併合ノード１７上での該３次の複数のひずみ成分は、互いに打ち消し合う。有利なことに、主ＦＥＴおよびキャンセルＦＥＴによって出力される該所望の信号の該増幅されたバージョンの該位相は、互いに関して同相なので、主ＦＥＴ  １１とキャンセルＦＥＴ  １５との両方が、該所望の信号を増幅するために一緒に働く。したがって、図２のＣＣＭＤＳ  ＬＮＡは、図１のポスト−ディストーションＬＮＡと比較して、改善された利得特性を有する。
【０００９】
図２のＣＣＭＤＳ  ＬＮＡは、２つのモードで動作可能である。バイアス回路は、主ＦＥＴ  １１〜１４の複数のゲート上のＤＣバイアス電圧を制御する。それは、トランジスタ１１および１２の両方が主ＦＥＴとして動作するか、またはトランジスタ１３および１４が主ＦＥＴとして動作するように複数のゲートバイアスを制御する。高い直線性モードでは、トランジスタ１１および１２は、主ＦＥＴとして使用され、トランジスタ１３および１４は、使用禁止（disabled）にされる。キャパシタ１９および２０は、受信機の入力２１および２２をそれぞれ主トランジスタ１１および１２の複数のゲートに容量結合し、複数の容量性分圧器（capacitive voltage dividers）として動作する。したがって、入力２１および２２で受信された該入力信号は、主ＦＥＴ  １１および１２の複数のゲート上により少ないジャマー（jammer）が供給されるように、減衰（attenuated）される。主ＦＥＴ  １１および１２は、該強いジャマー信号が該増幅器内で大きい複数の信号のスイング（signal swings）を引き起こさず、より多くのひずみを生成することがないようにするために、より高いバイアス電流を用いてバイアスされる。
【００１０】
低い直線性モードでは、トランジスタ１３および１４は、主ＦＥＴとして使用され、トランジスタ１１および１２は、使用禁止にされる。キャパシタ１９および２０は、信号経路内にはない。より多くのひずみを生成する該増幅器内において大きい複数の信号のスイングを引き起こす強いジャマーが存在しないので、主ＦＥＴ  １３および１４は、低い直線性モードでは、主ＦＥＴ  １１および１２が高い直線性モードでバイアスされるよりも低いバイアス電流でバイアスすることができる。
【００１１】
図２のＣＣＭＤＳ  ＬＮＡは、キャンセル経路における１次の相互コンダクタンスの複数の信号成分が、主トランジスタによって出力される１次の相互コンダクタンスの信号成分の一部を打ち消すことに起因して、図１のＰＤＣ  ＬＮＡの利得の劣化をこうむらないが、図２のＣＣＭＤＳ  ＬＮＡは、他の複数の欠点を有する。１つの欠点は、主トランジスタのゲートが入力リードに結合されることに加えて、入力リードに結合される追加のキャパシタがあることである。入力リードに結合されるこの余分のキャパシタは、ＬＮＡの入力キャパシタンスを増やす。該ＬＮＡをアンテナにインターフェースするためには、インダクタを含むインピーダンス整合ネットワークが、典型的に使用される。該ＬＮＡの該入力キャパシタンスを増加することは、該インピーダンス整合ネットワークにおけるこのインダクタもより大きくすることを必要とする。これは、より大きいインダクタの提供は、該インダクタの寄生の抵抗（parasitic resistance）の増加を伴い、したがって雑音指数の劣化が結果として生じるので、望ましくない。
【００１２】
もう１つの欠点は、キャンセルおよび主の信号が組み合わされる併合ノード１７および１８が、図２のＬＮＡの出力ノードであることである。受信機が動作する時に、該ＬＮＡが駆動する回路網（たとえば、受信チェーン内のミキサ）のインピーダンスが変化する場合には、このインピーダンス変化は、主およびキャンセルの経路の間の該３次のひずみのキャンセレーションに影響する。これは、望ましくない。
【発明の概要】
【００１３】
新規の差動低雑音増幅器（ＬＮＡ）は、第１のモードまたは第２のモードのうちの選択可能な１つで動作可能である。このＬＮＡは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含む。第１のモード（本明細書では、「ＰＤＣモード」または「高い直線性モード」とも称する）では、該ＬＮＡは、第２のモードにおけるよりもよい直線性を有するが、第２のモード（本明細書では「高利得モード」とも称する）では、該ＬＮＡは、第１のモードにおけるよりも高い利得を有する。
【００１４】
第１のモードでは、４つのトランジスタは、該ＬＮＡが差動ポスト−ディストーションキャンセレーション（ＰＤＣ）ＬＮＡとして動作するように構成される。第１、第２、第３、および第４のトランジスタのそれぞれは、飽和領域でバイアスされる。ポスト−ディストーションキャンセレーション技術に従って、第３のトランジスタは、第１のトランジスタによって生成されるひずみに関して１８０度位相はずれのひずみを生成する。第３のトランジスタによって出力される該ひずみは、第１のトランジスタによって出力される該ひずみによって出力される該ひずみと合計され、これによって、第１のトランジスタによって生成される該ひずみを打ち消す。また、第３のトランジスタによって出力されるＬＮＡ入力信号（該ＬＮＡによって増幅されるべき所望の信号）のバージョンは、第１のトランジスタによって出力される該所望の信号の増幅されたバージョンの一部を打ち消す。第１のトランジスタによって出力される該所望の信号の該増幅されたバージョンの打ち消されなかった部分は残る。この打ち消されなかった部分は、該ＬＮＡの出力信号として該ＬＮＡの第１の出力リードに伝えられる。第２および第４のトランジスタは、第４のトランジスタによって生成されるひずみが第２のトランジスタによって出力されるひずみを打ち消すのに使用されるという点において、第１および第３のトランジスタが動作する仕方と同様に動作する。第４のトランジスタによって出力される該所望の入力信号のバージョンは、第２のトランジスタによって出力される該所望の入力信号の増幅されたバージョンの一部を打ち消すが、第２のトランジスタによって出力される該所望の信号の該増幅されたバージョンの打ち消されなかった部分は残り、該ＬＮＡの第２の出力リードに伝えられる。該ＬＮＡの第１および第２の出力リード上の該複数の出力信号は、該ＬＮＡの差動出力信号を構成する。
【００１５】
第２のモードでは、第３のトランジスタは、該所望の入力信号の増幅されたバージョンを生成する。この増幅された信号は、第１のトランジスタによって出力される該所望の入力信号の増幅されたバージョンと同相である。第３のトランジスタによって出力される該所望の入力信号の該増幅されたバージョンは、第１のトランジスタによって出力される該所望の入力信号の該増幅されたバージョンと合計され、その結果として生じる信号は、該ＬＮＡの出力信号として該ＬＮＡの第１の出力リードに伝えられる。この同相の関係に起因して、第３のトランジスタの動作は、該ＬＮＡが該所望の入力信号を増幅する利得に寄与する。同様に、第４のトランジスタは、第２のトランジスタによって出力される該所望の入力信号の該増幅されたバージョンと同相の、該所望の入力信号の増幅されたバージョンを生成する。第４のトランジスタによって出力される該所望の入力信号の該増幅されたバージョンは、第２のトランジスタによって出力される該所望の入力信号の該増幅されたバージョンと合計され、その結果として生じる信号は、該ＬＮＡの出力信号として該ＬＮＡの第２の出力リードに伝えられる。該ＬＮＡの第１および第２の出力リード上の該複数の出力信号は、該ＬＮＡの差動出力信号を構成する。１つの例では、第３および第４のトランジスタは、該ＬＮＡの電力消費（power consumption）を減らすために、第２のモードでは、該しきい値下の領域でバイアスされる。
【００１６】
このＬＮＡは、第１の仕方で制御される場合には、該ＬＮＡが第１のモードで動作可能になるようにするために第１、第２、第３、および第４のトランジスタを結合する多重化回路を含む。この多重化回路が第２の仕方で制御される場合には、この多重化回路は、該ＬＮＡが第２のモードで動作可能になるようにするために第１、第２、第３、および第４のトランジスタを結合する。１つの有利な観点では、新規のＬＮＡは、該ＬＮＡ入力リードに過度なキャパシタンスを有する負荷を与えずに第１のモードおよび第２のモードのうちの選択可能な１つに構成可能である。この新規のＬＮＡの一特定の実施形態では、ただ１つのトランジスタの該ゲートが、各ＬＮＡ入力リードに結合される。もう１つの有利な観点では、高い直線性モードにおける新規のＬＮＡのディストーションキャンセレーション動作は、該ＬＮＡが駆動する回路網の入力インピーダンスの複数の変化に対して実質的に免疫（immune）がある。ポスト−ディストーションキャンセレーションがその上で発生する複数の併合ノードは、該ＬＮＡの複数の出力リードではなく、むしろ該ＬＮＡの複数の併合ノードは、複数のカスコードトランジスタによって該複数の出力リードから分離される。
【００１７】
前述は、要約であり、したがって、必要性により、詳細の単純化、一般化、および省略を含む。その結果として、当業者は、この要約は例示的（illustrative）であるのみであり、いかなる点においても限定的であるとは主張されないことを理解するであろう。特許請求の範囲によって単独で定義される、ここにおいて説明されるデバイスおよび／またはプロセスの他の観点、発明的な特徴、および利点（advantage）は、ここにおいて記載される限定的でない詳細な説明で明白になる。
【図面の簡単な説明】
【００１８】
【図１】（従来技術）従来の差動のアクティブなポスト−ディストーションＬＮＡを示す図。
【図２】交差結合修正導関数重ね合わせ（ＣＣＭＤＳ）ＬＮＡと称するＬＮＡを示す図。
【図３】１つの新規の観点による一特定のタイプの移動体通信デバイス１００を示す高水準のブロック図。
【図４】図１の移動体通信デバイスのＲＦトランシーバ集積回路１０３を示す、より詳細なブロック図。
【図５】図４のＲＦトランシーバ集積回路１０３内の新規のマルチモードＬＮＡ  １１０を示す回路図。
【図６Ａ】図５の新規のマルチモードＬＮＡの多重化回路を実現できる１つの例示的な仕方の一方を示す回路図。
【図６Ｂ】図５の新規のマルチモードＬＮＡの多重化回路を実現できるもう１つの例示的な仕方の他方を示す回路図。
【図７】図５の新規のマルチモードＬＮＡが第１の動作モードでどのように構成され、動作するかを示す図。
【図８】図５の新規のマルチモードＬＮＡが第２の動作モードでどのように構成され、動作するかを示す図。
【図９】図５のマルチモードＬＮＡが第１の動作モードで動作している時およびこのＬＮＡが第２の動作モードで動作している時のこのＬＮＡの性能の複数のパラメータを示すチャート。
【図１０】図４のマルチモードＬＮＡ  １１０の代りの実施形態を示す図。
【図１１】新規の方法を示す流れ図。
【発明を実施するための形態】
【００１９】
図３は、１つの新規な観点に従う、一つの特定のタイプの移動体通信デバイス１００の非常に単純化された高水準のブロック図である。この例では、移動体通信デバイス１００は、ＣＤＭＡ２０００セルラー電話通信プロトコルを使用する３Ｇセルラー電話機である。該セルラー電話機は、（図示されていない幾つかの他のパーツの中で）アンテナ１０２ならびに２つの集積回路１０３および１０４を含む。集積回路１０４は、「ディジタルベースバンド集積回路」または「ベースバンドプロセッサ集積回路」と呼ばれる。集積回路１０３は、ＲＦトランシーバ集積回路である。ＲＦトランシーバ集積回路１０３は、これが送信機とともに受信機も含むので「トランシーバ」と呼ばれる。
【００２０】
図４は、該ＲＦトランシーバ集積回路１０３のより詳細なブロック図である。この受信機は、局部発振器（ＬＯ）１０６とともに「受信チェーン」１０５と呼ばれるものも含む。該セルラー電話機が受信している時に、高周波ＲＦ信号１０７が、アンテナ１０２上で受信される。信号１０７からの情報は、デュプレクサ１０８、マッチングネットワーク１０９、および該受信チェーン１０５を通過する。信号１０７は、低雑音増幅器（ＬＮＡ）１１０によって増幅され、ミキサ１１１によって周波数においてダウンコンバートされる。この結果として生じるダウンコンバートされた信号は、ベースバンドフィルタ１１２によってフィルタリングされ、該ディジタルベースバンド集積回路１０４に渡される。該ディジタルベースバンド集積回路１０４内のアナログ−ディジタル変換器１１３は、該信号をディジタル形式に変換し、この結果として生じるディジタル情報は、該ディジタルベースバンド集積回路１０４内のディジタル回路網によって処理される。該ディジタルベースバンド集積回路１０４は、局部発振器１０６によってミキサ１１１に供給される局部発振器信号（ＬＯ）１１４の周波数を制御することによって該受信機を同調する。
【００２１】
該セルラー電話機が送信している場合には、送信されるべき情報は、該ディジタルベースバンド集積回路１０４内のディジタル−アナログ変換器１１５によってアナログ形式に変換され、「送信チェーン」１１６に供給される。ベースバンドフィルタ１１７は、該ディジタル−アナログ変換プロセスに起因する雑音をフィルタリングによって除去する。局部発振器１１９の制御下でミキサブロック１１８は、それから該信号を高周波信号にアップコンバートする。高周波ＲＦ信号１２２がアンテナ１０２から送信されるようにするために、ドライバ増幅器１２０および外部パワー増幅器１２１は、アンテナ１０２を駆動するために高周波信号を増幅する。
【００２２】
図５は、ＬＮＡ  １１０をさらに詳細に示す回路図である。ＬＮＡ  １１０は、２つの差動入力信号端子２００および２０１、バイアス回路２０２、第１の電界効果トランジスタ（ＦＥＴ）２０４、第２のＦＥＴ  ２０５、第３のＦＥＴ  ２０６、第４のＦＥＴ  ２０７、第１のカスコードトランジスタ２０８、第２のカスコードトランジスタ２０９、２つのインダクタ２１１および２１２とキャパシタ２１３を含むＬＮＡ負荷２１０、第１の縮退（degeneration）インダクタＬ１  ２１４、第２の縮退インダクタＬ２  ２１５、２つのキャパシタ２１６および２１７、２つの多重化回路２１８および２１９、２つのオプションの縮退インダクタ２２０および２２１、ならびに２つの差動出力信号ノード２２２および２２３を含む。すべてのトランジスタ２０４〜２０９は、Ｎチャネルの複数のＦＥＴである。第１および第２のＦＥＴ  ２０４および２０５は、複数の主トランジスタとも称される、また第３および第４のＦＥＴ  ２０６および２０７は、複数のキャンセルトランジスタとも称される。インダクタ２１４、２１５、２２０、および２２１ならびにキャパシタ２１６および２１７は、半導体製造プロセスを使用してＲＦトランシーバ集積回路１０３上に形成される集積された複数のコンポーネントである。
【００２３】
さらに、ＲＦトランシーバ集積回路１０３は、１つまたは複数の直列のバス端子２３１および関連する直列のバスインターフェースロジック２３２を含む。この例の直列のバス端子２３１は、ＳＰＩ直列のバスによってディジタルベースバンド集積回路１０４（図３参照）に結合される。ディジタルベースバンド集積回路１０４は、信号導体２３３を経て、このＳＰＩバスを通って、インターフェースロジック２３２を通って、そしてＬＮＡ  １１０へとモード制御情報を通信する。該モード制御情報は、信号導体２３３上にディジタル信号の形式で存在する。該ディジタルモード制御信号が、ディジタルロジックの低い値を有する場合には、ＬＮＡ  １１０は、第１の動作モードで動作するように制御されるのに対して、該ディジタルモード制御信号が、ディジタルロジックの高い値を有する場合には、ＬＮＡ  １１０は、第２の動作モードで動作するように制御される。
【００２４】
バイアス回路２０２は、カスコードＦＥＴ  ２０８および２０９の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ１を供給し、また第３および第４のＦＥＴ  ２１６および２１７の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ２を供給し、また第１および第２のＦＥＴ  ２０４および２０５の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ３を供給する。ＶＢＩＡＳ２は、該第３および第４のＦＥＴ  ２０６および２０７が、該ＬＮＡが第１の動作モードで動作している時には該飽和領域でバイアスされ、また該ＬＮＡが第２の動作モードで動作している時には該しきい値下の領域でバイアスされるように設定される。該しきい値下の動作領域は、時に、弱反転動作領域と称される。ＶＢＩＡＳ３は、該第１および第２のＦＥＴ  ２０４および２０５が該飽和動作領域でバイアスされるように設定される。
【００２５】
図６Ａおよび６Ｂは、図５の多重化回路２１８および２１９を実現し得る２通りの仕方を記載した回路図である。図６Ａの例では、該複数の多重化回路は、複数のＮチャネルアナログマルチプレクサである。図６Ｂの例では、該複数の多重化回路は、複数の伝送ゲートアナログマルチプレクサである。
【００２６】
ＰＤＣモード
図７は、ここで「ＰＤＣモード」または「高い直線性モード」と称される、第１の動作モードでの図５の新規のＬＮＡ回路１１０の動作を説明する。ＬＮＡ  １１０をこのモードにするために、ディジタルモード制御信号ＭＯＤＥは、ディジタルロジックの低い値を有するように設定される。このディジタルロジックの低い信号は、図示されているように、多重化回路２１８および２１９の複数の選択入力リード上に供給される。多重化回路２１８は、ノードＮ３での第１のＦＥＴ  ２０４のドレインを第３のトランジスタ２０６のゲートに容量結合する。ノードＮ４での第２のトランジスタ２０５のドレインは、第３のトランジスタ２０６のゲートから減結合（decoupled）される。同様に、多重化回路２１９は、ノードＮ４での第２のＦＥＴ  ２０５のドレインを第４のトランジスタ２０７のゲートに容量結合する。ノードＮ３での第１のトランジスタ２０４のドレインは、第４のトランジスタ２０７のゲートから減結合される。この構成において、第１、第２、第３、および第４のトランジスタは、ポスト−ディストーションキャンセレーション（ＰＤＣ）ＬＮＡを形成するように構成され、相互接続される。
【００２７】
アクティブなポスト−ディストーションキャンセレーションの該動作の詳細な数学的説明については、１）２００７年１０月４日に公開された米国特許出願第２００７／０２２９１５４号、および２）２００７年２月８日に公開された米国特許出願第２００７／００３００７６号を参照。ポスト−ディストーションキャンセレーションの多少単純化された概念的説明を、下に記載する。
【００２８】
４つすべてのＦＥＴ  ２０４〜２０７は、該飽和領域でバイアスされる。左側の対である主ＦＥＴ  ２０４とキャンセルＦＥＴ  ２０６は、次のように動作する。主ＦＥＴ  ２０４は、入力リード２２４上で受信した入力信号を増幅する。該入力信号の増幅されたバージョンは、ノードＮ３上に生成される。主ＦＥＴ  ２０４は、共通ソース増幅器として構成されるので、該増幅された信号は、入力リード２２４上の入力信号に関して約１８０度の位相シフト（phase-shift）を行う。複数のひずみ成分もまた、該入力信号の該所望の増幅されたバージョンと一緒にノードＮ３上に存在する。図７の矢印２２７は、該複数のひずみ成分と一緒に該入力信号の該増幅されたバージョンを表す。ノードＮ３上の該位相シフトされた信号は、多重化回路２１８およびキャパシタ２１６を介して、キャンセルＦＥＴ  ２０６のゲートの入力上に加えられる。
【００２９】
キャンセルＦＥＴ  ２０６も、飽和領域でバイアスされるが、キャンセルＦＥＴ  ２０６は、主ＦＥＴ  ２０４が生成するよりも、該増幅された所望の信号と比べて、比較的により多くの該複数のひずみ成分を生成するという点で、ラウジな増幅器になるように設計されている。図７の矢印２２８は、第３のＦＥＴ  ２０６によって出力される、該所望の信号の該増幅されたバージョンおよび該複数のひずみ成分を表す。キャンセルＦＥＴ  ２０６がその入力信号をノードＮ３から受信する仕方に起因して、キャンセルＦＥＴ  ２０６から出力される該所望の増幅された信号の位相は、主ＦＥＴ  ２０４から出力される該所望の増幅された信号に関して１８０度位相はずれであり、キャンセルＦＥＴ  ２０６から出力される複数のひずみ成分の位相もまた主ＦＥＴ  ２０４から出力される複数のひずみ成分に関して１８０度位相はずれである。主ＦＥＴ  ２０４およびキャンセルＦＥＴ  ２０６から出力される該複数の信号は、併合ノードＮ３上で合計される。キャンセルＦＥＴ  ２０６によって出力される複数のひずみ成分の大きさ（magnitude）が、主ＦＥＴ  ２０４によって出力される該複数のひずみ成分に大きさにおいて等しくなるように設定される場合には、該複数のひずみ成分は、併合ノードＮ３上で互いに打ち消し合う。ポスト−ディストーションキャンセレーション技法に従えば、主ＦＥＴ  ２０４によって出力される所望の信号の一部は、キャンセルＦＥＴ  ２０６によって出力される該所望の信号によって同時に打ち消されるが、キャンセルＦＥＴ  ２０６がラウジな増幅器であるという事実に起因して、主ＦＥＴ  ２０４から出力される該所望の信号の一部は、併合ノードＮ３上に残る。この残っている所望の信号は、カスコードトランジスタ２０８を介し、差動出力信号ノード２２２上へ、および該ＰＤＣ  ＬＮＡ  １１０から出力される信号である。他方の相補的な対である主ＦＥＴ  ２０５およびキャンセルＦＥＴ  ２０７は、類似するやり方で働き、該所望の信号の増幅されたバージョンを差動出力ノード２２３上へ出力する。  高利得モード
図８は、ここで「高利得モード」と称される第２の動作モードでの図５の新規のＬＮＡ回路１１０の動作を説明する。該ＬＮＡ  １１０をこのモードにするために、ディジタルモード制御信号ＭＯＤＥは、ディジタルロジックの高い値を有するように設定される。このディジタルロジックの高い信号は、図示されているように多重化回路２１８および２１９の複数の選択入力リード上に供給される。多重化回路２１８は、ノードＮ４での第２のＦＥＴ  ２０５のドレインを第３のトランジスタ２０６のゲートに容量結合する。ノードＮ３での第１のトランジスタ２０４のドレインは、第３のトランジスタ２０６のゲートから減結合される。同様に、多重化回路２１９は、ノードＮ３での第１のＦＥＴ  ２０４のドレインを第４のトランジスタ２０７のゲートに容量結合する。ノードＮ４での第２のトランジスタ２０５のドレインは、第４のトランジスタ２０７のゲートから減結合される。
【００３０】
この高利得な構成では、第３および第４のＦＥＴ  ２０６および２０７の主な用途は、第１および第２のＦＥＴ  ２０４および２０５によって出力されるひずみを打ち消すことではなく、むしろ主な用途は、ＬＮＡの利得を増やすために第１および第２の主ＦＥＴ  ２０４および２０５によって出力される該複数の増幅された所望の信号を補うことである。
【００３１】
この動作は、第１のＦＥＴ  ２０４および第３のＦＥＴ  ２０６と関連してさらに詳細に説明される。第１のＦＥＴ  ２０４は、該飽和領域でバイアスされ、該第１の動作モードと同様に共通ソース増幅器として構成される。主ＦＥＴ  ２０４は、共通ソース増幅器として構成されるので、ＦＥＴ  ２０４のドレイン上に出力される該所望の信号の該増幅されたバージョンは、入力リード２２４上の該入力信号に関して約１８０度の位相シフトを行う。複数のひずみ成分もまた、該入力信号の該所望の増幅されたバージョンと一緒にノードＮ３上に存在する。矢印２２９は、該複数のひずみ成分と一緒に該所望の入力信号の該増幅されたバージョンを表す。
【００３２】
第３のＦＥＴ  ２０６のゲート上の該所望の信号の該位相が第１のＦＥＴ  ２０４のゲート上の該所望の信号に関して１８０度位相はずれである第１の動作モードとは異なって、第２の動作モードでは、第３のＦＥＴ  ２０６のゲート上の該所望の信号の該位相は、第１のＦＥＴ  ２０４のゲート上の該所望の信号に関して同相である。この様になるのは、第２の差動入力リード２２５上の所望の信号ＶＩＮ−が、第１の差動入力リード２２４上の所望の信号ＶＩＮ＋に関して１８０度位相はずれであるからである。該信号ＶＩＮ−は、次いで第２のＦＥＴ  ２０５のドレイン上の該所望の信号の該バージョンがさらに１８０度だけ位相シフトされるようにするために、第２のＦＥＴ  ２０５を含む該共通ソース増幅器によって増幅される。したがって、ノードＮ４上の所望の信号の該バージョンは、第１の差動入力リード２２４上の所望の信号ＶＩＮ＋に関して同相に戻る。第２のＦＥＴ  ２０５のドレイン上のこの所望の信号は、多重化回路２１８およびキャパシタ２１６を介して第３のＦＥＴ  ２０６のゲート上に供給される。
【００３３】
図８の矢印２３０は、第３のＦＥＴ  ２０６のドレイン上の該所望の信号および複数のひずみ成分を表す。第１および第３のＦＥＴ  ２０４および２０６のゲート上の該複数の所望の信号の該複数の位相は、同一なので、第３のＦＥＴ  ２０６によって出力される該所望の信号の該増幅されたバージョンの該位相は、第１のＦＥＴ  ２０４によって出力される該所望の信号の該増幅されたバージョンの該位相と同相である。したがって、該所望の信号のこの２つのバージョンは、併合ノードＮ３上で合計される。ノードＮ３上の該所望の信号は、カスコードＦＥＴ  ２０８を介して第１の差動出力ノード２２２上に供給される。したがって、第３のＦＥＴ  ２０６は、該ＬＮＡの信号利得を高めるとみなされている。第２および第４のＦＥＴ  ２０５および２０７は、ＦＥＴ  ２０４および２０６が働く、上記で説明したやり方に類似する仕方で働く。第４のＦＥＴ  ２０７は、第２のＦＥＴ  ２０５によって出力される該所望の信号の該増幅されたバージョンと同相の該所望の信号のバージョンを出力する。
【００３４】
共通ソース増幅器の出力電流信号を記述する相互コンダクタンスの方程式の線形成分の位相は、トランジスタが該飽和領域においてバイアスされるか、または該しきい値下の領域でバイアスされるかにかかわりなく同一なので、第３および第４のＦＥＴ  ２０６および２０７は、該飽和領域または該しきい値下の領域のいずれかでバイアスすることができる。図８の例では、第３および第４のＦＥＴ  ２０６および２０７は、該しきい値下の領域でバイアスされる。というのは、該しきい値下の領域でこれらのトランジスタにバイアスすることによって、第３および第４のＦＥＴ  ２０６および２０７が該飽和領域でバイアスされる同一の回路と比較して、ＬＮＡの電流消費が減るからである。
【００３５】
代表的性能
図９は、図５のマルチモードＬＮＡ  １１０の代表的性能の複数の特性を示す表である。ＰＤＣモード（ＭＯＤＥ＝０）では、ＬＮＡ  １１０は、高利得モード（ＭＯＤＥ＝１）での０ｄＢｍというＩＩＰ３インターセプトポイント（intercept point）と比較して、１０ｄＢｍというＩＩＰ３インターセプトポイントを有する。該高利得モードでは、ＬＮＡ  １１０は、該高い直線性モードでの１１８ｍＳという利得と比較して１３２ｍＳという利得を有する。受信チェーン内の該ＬＮＡの該利得を増やすことによって、該受信チェーンの全体的な（overall）雑音指数が改善される。この表のＮＦ（ＬＮＡの）列は、ＬＮＡの雑音指数を示し、この表のＮＦ（ＲｘＦＥの）列は、ＬＮＡがその一部である受信チェーン全体の該雑音指数を示す。
【００３６】
１つの有利な観点では、新規のマルチモードＬＮＡ  １１０は、複数のＬＮＡ入力リードに過度なキャパシタンスを有する負荷を与えずに、第１のモードおよび第２のモードのうちの選択可能な１つに構成可能である。図５に説明された特定の実施形態では、ただ１つのトランジスタの該ゲートが、各ＬＮＡ入力リードに結合されている。そのゲートがＬＮＡ入力リード２２４に結合される、ただ１つのトランジスタ、すなわちＦＥＴ  ２０４がある。そのゲートがＬＮＡ入力リード２２５に結合される、ただ１つのトランジスタ、すなわちＦＥＴ  ２０５がある。入力リード２２４および２２５上の該結果として生じる減らされたキャパシタンスは、図２のマルチモードＣＣＭＤＳ  ＬＮＡよりも有利（advantage）である。
【００３７】
もう１つの有利な観点では、高い直線性モードにおける新規のＬＮＡ  １１０のディストーションキャンセレーション動作は、該ＬＮＡが駆動する回路網の入力インピーダンスの複数の変化に対して実質的に免疫がある。ポスト−ディストーションキャンセレーションがその上で発生する複数の併合ノードは、該ＬＮＡの複数の出力リードではなく、むしろ該ＬＮＡの複数の出力リードは、複数のカスコードトランジスタによって分離される。負荷インピーダンスの複数の変化に対するキャンセレーションの相対免疫（relative immunity）は、該複数の併合ノードが該ＬＮＡの該複数の出力ノードである図２のマルチノードＣＣＭＤＳ  ＬＮＡよりさらに有利である。
【００３８】
図１の従来のＰＤＣ  ＬＮＡは、高い直線性モードおよびそのＬＮＡの複数の入力リード上での低入力キャパシタンスを有する。しかしながら、その他の動作モード（高い直線性モード以外）では、図１の該従来のＰＤＣ  ＬＮＡは、その複数のキャンセルトランジスタがその複数の主トランジスタによって出力される該所望の信号の一部を打ち消すので、少なくとも部分的には相対的に低い利得性能を有する。図５の該新規のマルチモードＬＮＡ  １１０は、高利得モードで、第３、および第４のＦＥＴ  ２０６および２０７がＬＮＡ利得に寄与するという点で、少なくとも１つの観点では、図１の該従来のＰＤＣ  ＬＮＡより優れている。さらに、この２つの動作モードのサポートは、上記で説明したように、該複数のＬＮＡ入力リードに容量性負荷を追加することなく達成される。
【００３９】
図１０は、図４の該新規のマルチモードＬＮＡ  １１０の代りの実施形態の図である。第３のＦＥＴ  ２０６のゲートは、第１のＦＥＴ  ２０４のドレインに容量結合される。このケースでは、多重分離装置である多重化回路２１８は、第２のＦＥＴ  ２０６のドレインを第１のＦＥＴ  ２０４のドレインまたは第２のＦＥＴ  ２０５のドレインのうちの選択可能な１つに結合する。第４のＦＥＴ  ２０７のゲートは、第２のＦＥＴ  ２０５のドレインに容量結合される。このケースでは多重分離装置である多重化回路２１９は、第４のＦＥＴ  ２０７のドレインを第２のＦＥＴ  ２０５のドレインまたは第１のＦＥＴ  ２０４のドレインのうちの選択可能な１つに結合する。
【００４０】
図１１は、１つの新規な観点に従う、方法３００の単純化された流れ図である。ディジタルロジック制御信号はＬＮＡ上で受信される（ステップ３０１）。該ＬＮＡは、４つのトランジスタを含む。該制御信号が、第１のディジタルロジック値を有する場合には（ステップ３０２で決定されるように）、該４つのトランジスタは、ＰＤＣ  ＬＮＡとして動作するように構成される。該複数のトランジスタのうちの第３のものは、ポスト−ディストーションキャンセレーション技法に従って該複数のトランジスタのうちの第１のものによって生成されるひずみを打ち消すのに使用される複数のひずみ成分を生成する。同様に、該複数のトランジスタのうちの第４のものは、ポスト−ディストーションキャンセレーション技法に従って該複数のトランジスタのうちの第２のものによって生成されるひずみを打ち消すのに使用される複数のひずみ成分を生成する。
【００４１】
しかしながら、該制御信号が、第２のディジタルロジック値を有する場合には（ステップ３０２で決定されるように）、該４つのトランジスタは、高利得モードで動作するように構成される。第３のトランジスタは、該所望の信号の増幅されたバージョンを出力し、この出力は、第１のトランジスタによって出力される該所望の信号の増幅されたバージョンに加えられる。同様に、第４のトランジスタは、該所望の信号の増幅されたバージョンを出力し、この出力は、第２のトランジスタによって出力される該所望の信号の増幅されたバージョンに加えられる。第３および第４のトランジスタは、ＬＮＡの利得に寄与する。該制御信号の該ディジタルロジック値を変更することによって、該ＬＮＡを、ＰＤＣモードと高利得モードとの間で行き来して切り替えることができる。１つの例では、ディジタルベースバンドＩＣ（たとえば、図３のＩＣ  １０４）は、バスを通してＲＦトランシーバＩＣ（たとえば、図３のＩＣ  １０３）に制御情報を送ることによって、該２つのモードのどちらで該ＬＮＡが動作するかを制御する。ＲＦトランシーバＩＣ内のバスインターフェースロジック（たとえば、図５のブロック２３２）は、該制御情報を受け取り、それをディジタル制御信号（たとえば、図５の信号ＭＯＤＥを参照されたい）の形式で該ＬＮＡに供給する。
【００４２】
ある特定の複数の実施形態が、説明のために上記に記載されているが、本特許文書の教示は、一般的な適用可能性を有し、上記で説明した特定の複数の実施形態に限定されない。したがって、説明された特定の実施形態のさまざまな特徴の多様な変更（modifications）、適応（adaptations）、および組合せを、以下に示される特許請求の範囲から逸脱せずに実践することができる。
【図１】
2011511605.tif 000003
【図２】
2011511605.tif 000004
【図３】
2011511605.tif 000005
【図４】
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【図５】
2011511605.tif 000007
【図６Ａ】
2011511605.tif 000008
【図６Ｂ】
2011511605.tif 000009
【図７】
2011511605.tif 000010
【図８】
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【図９】
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【図１０】
2011511605.tif 000013
【図１１】
2011511605.tif 000014
【手続補正書】
【提出日】平成22年10月28日(2010.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記増幅器は、ディジタル信号を受信する、ここにおいて前記ディジタル信号が第１のディジタル値を有する場合には、前記第３のトランジスタの前記ゲートは前記第１のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が第２のディジタル値を有する場合には、前記第３のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が前記第１のディジタル値を有する場合には、前記第４のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに容量結合される、ここにおいて前記ディジタル信号が前記第２のディジタル値を有する場合には、前記第４のトランジスタの前記ゲートは前記第１のトランジスタの前記ドレインに容量結合される、請求項１に記載の増幅器。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２２
【補正方法】変更
【補正の内容】
【請求項２２】
さらに下記を具備する、請求項１９に記載の方法：
制御情報を受信する機構を提供すること、ここにおいて前記制御情報が第１の値を有する場合には、前記ＬＮＡは、第１のモードで動作するように構成されるのに対して、前記制御情報が第２の値を有する場合には、前記ＬＮＡは、第２のモードで動作するように構成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図１（従来技術）は、ポスト−ディストーションキャンセレーション（Post-Distortion Cancellation）技法（時に、アクティブなポスト−ディストーション（Active Post-Distortion）技法と称される）を利用する１つの特定の差動ＬＮＡ  １の回路図である。この技法は、飽和領域でバイアスされた４つの電界効果トランジスタ（ＦＥＴ）２〜５の使用を含む。ＦＥＴ  ２および３は、主ＦＥＴと称する。ＦＥＴ  ４および５は、キャンセルＦＥＴと称する。この左側の対である主ＦＥＴ  ２とキャンセルＦＥＴ  ４は、次のように動作する。主ＦＥＴ  ２は、入力リード５上で受信される入力信号を増幅する。入力信号の増幅されたバージョンが、ノード６上に生成される。主ＦＥＴ  ２は、共通ソース増幅器として構成されるので、該増幅された信号は、入力リード５上の該入力信号に関して約１８０度の位相シフト（phase shift）を行う。複数のひずみ成分も、該入力信号の該所望の増幅されたバージョンと一緒にノード６上の該信号に存在する。ノード６上の該位相シフトされた信号は、キャンセルＦＥＴ  ４のゲートの入力に加えられる（applied）。キャンセルＦＥＴ  ４も、該飽和領域でバイアスされるが、主ＦＥＴ  ２が生成するよりも、増幅された所望の信号と比べて、比較的により多くの該複数のひずみ成分を生成するという点で、ラウジな増幅器（lousy amplifier）になるように設計されている。キャンセルＦＥＴ  ４がその入力信号を受信する仕方（way）に起因して、キャンセルＦＥＴ  ４に供給される該入力信号の位相（phase）は、主ＦＥＴ  ２に供給される該入力信号の位相に関して１８０度位相はずれである。したがって、キャンセルＦＥＴ  ４から出力される該所望の増幅された信号は、主ＦＥＴ  ２から出力される該所望の増幅された信号に関して１８０度位相はずれであり、キャンセルＦＥＴ  ４から出力される該ひずみの位相も、主ＦＥＴ  ２から出力される該ひずみに関して１８０度位相はずれである。主ＦＥＴ  ２およびキャンセルＦＥＴ  ４から出力される該複数の信号は、併合（merging）ノード７上で合計される。キャンセルＦＥＴ  ４によって出力される該ひずみの大きさが、大きさにおいて主ＦＥＴ  ２によって出力される該ひずみと等しくなる
ように設定されている場合には、該複数のひずみ信号は、ノード７上で互いに打ち消し合う。それと同時に、主ＦＥＴ  ２によって出力される該所望の信号の一部は、キャンセルＦＥＴ  ４によって出力される該所望の信号によって打ち消されるが、キャンセルＦＥＴ  ４がラウジな増幅器であるという事実に起因して、主ＦＥＴ  ２から出力される該所望の信号の一部は、ノード７上に残る。この残っている所望の信号は、該ＰＤＣ  ＬＮＡから出力される該信号である。他方の相補的な対である、主ＦＥＴ  ３およびキャンセルＦＥＴ  ５は、類似するやり方（fashion）で働く。残念ながら、併合ノード７および８での該所望の信号の一部のキャンセレーションは、該ＰＤＣ  ＬＮＡの利得を下げる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第１のモードでは、４つのトランジスタは、該ＬＮＡが差動ポスト−ディストーションキャンセレーション（ＰＤＣ）ＬＮＡとして動作するように構成される。第１、第２、第３、および第４のトランジスタのそれぞれは、飽和領域でバイアスされる。ポスト−ディストーションキャンセレーション技術に従って、第３のトランジスタは、第１のトランジスタによって生成されるひずみに関して１８０度位相はずれのひずみを生成する。第３のトランジスタによって出力される該ひずみは、第１のトランジスタによって出力される該ひずみと合計され、これによって、第１のトランジスタによって生成される該ひずみを打ち消す。また、第３のトランジスタによって出力されるＬＮＡ入力信号（該ＬＮＡによって増幅されるべき所望の信号）のバージョンは、第１のトランジスタによって出力される該所望の信号の増幅されたバージョンの一部を打ち消す。第１のトランジスタによって出力される該所望の信号の該増幅されたバージョンの打ち消されなかった部分は残る。この打ち消されなかった部分は、該ＬＮＡの出力信号として該ＬＮＡの第１の出力リードに伝えられる。第２および第４のトランジスタは、第４のトランジスタによって生成されるひずみが第２のトランジスタによって出力されるひずみを打ち消すのに使用されるという点において、第１および第３のトランジスタが動作する仕方と同様に動作する。第４のトランジスタによって出力される該所望の入力信号のバージョンは、第２のトランジスタによって出力される該所望の入力信号の増幅されたバージョンの一部を打ち消すが、第２のトランジスタによって出力される該所望の信号の該増幅されたバージョンの打ち消されなかった部分は残り、該ＬＮＡの第２の出力リードに伝えられる。該ＬＮＡの第１および第２の出力リード上の該複数の出力信号は、該ＬＮＡの差動出力信号を構成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
バイアス回路２０２は、カスコードＦＥＴ  ２０８および２０９の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ１を供給し、また第３および第４のＦＥＴ  ２０６および２０７の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ２を供給し、また第１および第２のＦＥＴ  ２０４および２０５の複数のゲート上にＤＣバイアス電圧ＶＢＩＡＳ３を供給する。ＶＢＩＡＳ２は、該第３および第４のＦＥＴ  ２０６および２０７が、該ＬＮＡが第１の動作モードで動作している時には該飽和領域でバイアスされ、また該ＬＮＡが第２の動作モードで動作している時には該しきい値下の領域でバイアスされるように設定される。該しきい値下の動作領域は、時に、弱反転動作領域と称される。ＶＢＩＡＳ３は、該第１および第２のＦＥＴ  ２０４および２０５が該飽和動作領域でバイアスされるように設定される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１の従来のＰＤＣ  ＬＮＡは、高い直線性モードおよびそのＬＮＡの複数の入力リード上での低入力キャパシタンスを有する。しかしながら、その他の動作モード（高い直線性モード以外）では、図１の該従来のＰＤＣ  ＬＮＡは、その複数のキャンセルトランジスタがその複数の主トランジスタによって出力される該所望の信号の一部を打ち消すので、少なくとも部分的には相対的に低い利得性能を有する。図５の該新規のマルチモードＬＮＡ  １１０は、高利得モードにおいて、第３、および第４のＦＥＴ  ２０６および２０７がＬＮＡ利得に寄与するという点で、少なくとも１つの観点では、図１の該従来のＰＤＣ  ＬＮＡより優れている。さらに、この２つの動作モードのサポートは、上記で説明したように、該複数のＬＮＡ入力リードに容量性負荷を追加することなく達成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図１０は、図４の該新規のマルチモードＬＮＡ  １１０の代りの実施形態の図である。第３のＦＥＴ  ２０６のゲートは、第１のＦＥＴ  ２０４のドレインに容量結合される。このケースでは、多重分離装置である多重化回路２１８は、第３のＦＥＴ  ２０６のドレインを第１のＦＥＴ  ２０４のドレインまたは第２のＦＥＴ  ２０５のドレインのうちの選択可能な１つに結合する。第４のＦＥＴ  ２０７のゲートは、第２のＦＥＴ  ２０５のドレインに容量結合される。このケースでは多重分離装置である多重化回路２１９は、第４のＦＥＴ  ２０７のドレインを第２のＦＥＴ  ２０５のドレインまたは第１のＦＥＴ  ２０４のドレインのうちの選択可能な１つに結合する。
【国際調査報告】
2011511605.tif 000015
2011511605.tif 000016
2011511605.tif 000017