(57)【要約】トランジスタデバイス（６００）の製造方法であって、この製造方法が、基板（１０２）中に溝（１０６）を形成するステップと、この溝（１０６）を電気絶縁材料（２０２）により部分的にのみ充填するステップと、部分的にのみ充填された溝（１０６）を介して前記トランジスタデバイス（６００）のバイポーラトランジスタ（６０８）のコレクタ領域（３０４）にインプラント処理するステップとを有するトランジスタデバイスの製造方法を提供する。
2011528187.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタデバイスの製造方法において、この製造方法が、
基板中に溝を形成するステップと、
この溝を電気絶縁材料により部分的にのみ充填するステップと、
部分的にのみ充填された溝を介して前記トランジスタデバイスのバイポーラトランジスタのコレクタ領域にインプラント処理するインプラントステップと
を有するトランジスタデバイスの製造方法。
【請求項２】
請求項１に記載のトランジスタデバイスの製造方法において、この製造方法が、前記インプラントステップ後に前記部分的にのみ充填された溝を少なくとも一部分充填するステップを有するトランジスタデバイスの製造方法。
【請求項３】
請求項１に記載のトランジスタデバイスの製造方法において、前記溝を電気絶縁材料により部分的にのみ充填する前記ステップをライナー形成により実行するトランジスタデバイスの製造方法。
【請求項４】
請求項１に記載のトランジスタデバイスの製造方法において、前記溝を電気絶縁材料により部分的にのみ充填する前記ステップを、
‐  前記溝を犠牲材料で充填するステップと、
‐  この犠牲材料上に保護層を形成するステップと、
‐  この保護層をパターン化することにより前記犠牲材料の一部分を露出させるステップと、
‐  このパターン化した保護層を介して前記犠牲材料を除去するステップと
により実行するトランジスタデバイスの製造方法。
【請求項５】
請求項４に記載のトランジスタデバイスの製造方法において、前記パターン化した保護層を介して前記犠牲材料の一部分のみを除去するトランジスタデバイスの製造方法。
【請求項６】
請求項４に記載のトランジスタデバイスの製造方法において、この製造方法が、
前記犠牲材料を除去することにより前記溝内に形成した空洞の少なくとも一部分内に、前記パターン化した保護層を介して材料を充填するステップ
を有しているトランジスタデバイスの製造方法。
【請求項７】
請求項６に記載のトランジスタデバイスの製造方法において、この製造方法が、
前記空洞内に材料を充填する前記ステップ後に得られた層の配列の表面を平坦化するステップ
を有するトランジスタデバイスの製造方法。
【請求項８】
請求項１に記載のトランジスタデバイスの製造方法において、この製造方法が、
前記溝の上側に導電材料を堆積するステップ
を有するトランジスタデバイスの製造方法。
【請求項９】
請求項８に記載のトランジスタデバイスの製造方法において、前記溝の上側に導電材料を堆積することにより、バイポーラトランジスタのベース接点の少なくとも一部分と、電界効果トランジスタのゲート領域との双方又は何れか一方を形成するトランジスタデバイスの製造方法。
【請求項１０】
請求項１に記載のトランジスタデバイスの製造方法において、この製造方法が、バイポーラトランジスタの形成と同時に少なくとも部分的に電界効果トランジスタを形成するステップを有し、前記電界効果トランジスタを設ける基板の一部分をインプラント処理中被覆層により保護するトランジスタデバイスの製造方法。
【請求項１１】
請求項１に記載のトランジスタデバイスの製造方法において、前記溝を浅溝分離溝とするトランジスタデバイスの製造方法。
【請求項１２】
請求項１に記載のトランジスタデバイスの製造方法により製造されたトランジスタデバイス。
【請求項１３】
請求項１２に記載のトランジスタデバイスにおいて、前記バイポーラトランジスタがヘテロ接合バイポーラトランジスタとして形成されているトランジスタデバイス。
【請求項１４】
請求項１２に記載のトランジスタデバイスにおいて、このトランジスタデバイスが更に、前記基板上に又は前記基板内に或いはその双方に形成された電界効果トランジスタを有しているトランジスタデバイス。
【請求項１５】
請求項１４に記載のトランジスタデバイスにおいて、前記電界効果トランジスタは論理タスク又は高周波数タスクに寄与するようになっており、前記バイポーラトランジスタは高周波数タスクに寄与するようになっているトランジスタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタデバイスに関するものである。
【０００２】
本発明は更に、トランジスタデバイスの製造方法に関するものである。
【背景技術】
【０００３】
半導体技術では、電界効果トランジスタの効率的な製造が重要となるものである。最近の適用分野では、トランジスタの品質及び性能に関する要求が高まっている。
【０００４】
米国特許公開US2007/298578 の明細書には、ベース抵抗及びコレクタキャパシタンスに対するベースの寄生要素を低減させるための二重浅溝分離構造体を有するバイポーラトランジスタが開示されている。この構造体には、少なくとも一対の互いに隣接する第１の浅溝分離（ＳＴＩ）領域が内設された半導体基板が設けられている。この互いに隣接する第１のＳＴＩ領域の対は基板内で能動領域を画成している。又、この構造体には、半導体基板の能動領域内に配置されたコレクタと、この能動領域内の半導体基板の表面上に配置されたベース層と、このベース層上に配置された隆起型外部ベースとが設けられている。この隆起型外部ベースには、ベース層の一部に対する開口部がある。この開口部内には、エミッタが位置しており、このエミッタは、パターン化された隆起型外部ベースの一部の上に延在しているとともに、この隆起型外部ベースから離間され且つ絶縁されている。更に、第１のＳＴＩ領域に加えて、第２の浅溝分離（ＳＴＩ）領域が半導体基板内に存在し、この第２のＳＴＩ領域は各対の前記第１のＳＴＩ領域から前記コレクタに向かって内方に延在している。この第２のＳＴＩ領域は、傾斜した内側の側面を有している。
【０００５】
２００６年開催のインターナショナルエレクトロンデバイシズミーティング（ＩＥＤＭ２００６）での論文“A Low-Cost, High-Performance, High-Voltage Complement BiCMOS Process”（D. Knoll氏等著）には、廉価で高性能な高電圧相補型SiGe:CのBiＣＭＯＳ処理が開示されている。この技術によれば、基礎的なＲＦ‐ＣＭＯＳ処理に３つのみのバイポーラマスクを加えることにより、３２ＧHzfT／３５ＧHzfmax／４．４Ｖ pnpSiGe:CのＨＢＴと一緒に、４０ＧHz／５Ｖ、６３ＧHz／３．５Ｖ及び１２０ＧHz／２．１ＶのfT／ＢＶCEO 値を有する３つのｎｐｎSiGe:Cデバイスを提供する。２つの更なるインプラント（注入）処理マスクを用いることにより、３マスクモジュールのデバイスに加えて（ｎｐｎの場合）或いは３マスクモジュールのデバイスに代えて（ｐｎｐの場合）、１５０ＧHzで２．２ＶのｎｐｎＨＢＴと、４３ＧHzfT／６５ＧHzfmaxで４．２Ｖの又は３８ＧHzfT／７０ＧHzfmaxで５．８Ｖのｐｎｐデバイスとを製造しうる。
【０００６】
しかし、従来のトランジスタ製造処理は、トランジスタ特性を設計する上での充分な融通性に欠けているおそれがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開US2007/298578
【非特許文献】
【０００８】
【非特許文献１】ＩＥＤＭ２００６での論文“A Low-Cost, High-Performance, High-Voltage Complement BiCMOS Process”（D. Knoll氏等著）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、充分な融通性をもって製造しうるトランジスタアーキテクチャを提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、特許請求の範囲の独立請求項に記載のトランジスタデバイス及びその製造方法を提供する。
【００１１】
本発明の代表的な例によれば、トランジスタデバイスの製造方法を提供するものであり、このトランジスタデバイスの製造方法は、基板中に溝を形成するステップと、この溝を電気絶縁材料により部分的にのみ（すなわち、完全にではなく）充填するステップと、部分的にのみ充填された溝を介して前記トランジスタデバイスのバイポーラトランジスタのコレクタ領域に（特に、インプラント処理されたイオンが、基板内にインプラント処理されてコレクタを形成する前に、前記部分的にのみ充填された溝を横切るように）インプラント処理（例えば、イオンインプラント処理）するインプラントステップとを有するようにする。
【００１２】
本発明の他の代表的な例によれば、上述した方法により製造したトランジスタデバイスを提供する。
【００１３】
用語“バイポーラトランジスタ”は、ドーピングされた半導体材料を以て構成され、高周波又は増幅又はスイッチ分野で用いうる３端子デバイスである種類のトランジスタを表すことができる。バイポーラトランジスタは、バックツーバック結合された一対のｐｎ接合ダイオードを有するようにしうる。この形態は、３種類の半導体材料より成る一種のサンドイッチ形態である。従って、２種類のバイポーラサンドイッチ形態、すなわち、ｎｐｎ及びｐｎｐ形態が存在する。サンドイッチ形態の３つの層は、コレクタ、ベース及びエミッタと称しうる。ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、数百ＧHzまで又は
それ以上の極めて高い周波数の信号を処理でき且つ無線周波数（ＲＦ）システムのような超高速回路に用いうる特別なバイポーラトランジスタである。本発明の例は、バイポーラトランジスタのコレクタの製造に関するものであり、ベース及びエミッタは従来の処理を用いて製造しうる。
【００１４】
用語“電界効果トランジスタ”（ＦＥＴ）は、出力電流（ソース‐ドレイン電流）を、ゲートに印加する電圧により制御しうるトランジスタを表すことができ、これはＭＯＳ構造体（ＭＯＳＦＥＴ）としうる。このような電界効果トランジスタは、モノリシック集積回路の一部にでき、メモリ機能、論理機能、スイッチ機能及び増幅器機能の何れか又はこれらの任意の組み合わせのような機能を提供するようにしうる。
【００１５】
用語“基板”は、半導体、ガラス、プラスチック等の適切な如何なる材料をも表すことができる。代表的な例によれば、用語“基板”は一般に、層又は対象の部分の下側又はその上側或いはその双方にある層に対する素子を規定するのに用いることができる。又、基板は、層を上に形成する他の如何なる基部にもすることができ、例えば、シリコンウエハ又はシリコンチップのような半導体ウエハとすることができる。代表的な例によれば、単結晶基板を用いることができる。
【００１６】
本発明の代表的な例によれば、部分的に充填された溝の下側に部分的に位置する、ドーピングされるコレクタ領域にインプラント処理するための、改善したコレクタインプラントアーキテクチァを提供する。溝、特にＳＴＩの溝を部分的にのみ充填すると、ドーパントを、後にこのＳＴＩの溝を通してインプラント処理してコレクタ領域を形成することができ、この場合、ＳＴＩ中であまりにも多くのドーパントを失うことがなく、同時に半導体基板の表面を過剰のドーピングに対して保護することができる。更に、このような処置を講じると、インプラント処理のエネルギーを低減させることができ、これによりドーピングレートを高くしてコレクタ抵抗を低減させることができる。更に、このようなアーキテクチャによれば、寄生のコレクタ‐基板キャパシタンスを低くでき、その結果、対応のトランジスタデバイスの電気特性を適切にする。
【００１７】
本発明の代表的な例によれば、ヘテロ接合バイポーラトランジスタの形成方法であって、基板内に浅溝分離（ＳＴＩ）の空洞を形成するステップと、このＳＴＩの空洞を半導体酸化物層で部分的にのみ充填するステップと、この半導体酸化物層を経てドーパントのインプラント処理を行うことにより基板内にコレクタ領域を形成するステップと、前記ＳＴＩの空洞を（半導体酸化物により）封止又は充填するステップとを有するヘテロ接合バイポーラトランジスタの形成方法を提供する。この方法によれば、従来の形成方法に比べて、ＳＴＩの溝の下側における多量にドーピングされる領域の設計上の融通性を大きくしうる。本発明の代表的な適用例は、廉価なBiＣＭＯＳ（例えば、テレビジョンチューナ又は衛生）システムである。
【００１８】
本発明の代表的な例によれば、インプラント処理されたコレクタの形成を改善させることができる。特に、浅溝分離の溝を部分的にのみ充填させてコレクタ領域をインプラント処理したＨＢＴの形成方法を提供する。
【００１９】
本発明の例によれば、低複雑性のバイポーラトランジスタに対するインプラント処理されたコレクタを形成するのを改善する方法を提供する。コレクタ設計を良好にするためには、ＳＴＩにおけるシリコン酸化物の厚さを薄くするようにしうる。
【００２０】
本発明の一態様によれば、ＳＴＩの溝の下側における多量にドーピングされる領域のインプラント処理は、溝が部分的にのみシリコン酸化物で充填された際に実行する。一例によれば、この態様は、ＳＴＩのライナー酸化後にインプラント処理を実行することにより達成しうる。他の例では、（シリコン酸化物のみではなく）シリコン窒化物／シリコン酸化物の積層体を遮蔽／保護用のインプラント層として用い、例えば、遠紫外線（ＤＵＶ）マスクを用いてＳＴＩにおける半導体酸化物をいくらか除去し、且つ半導体窒化物を（半導体酸化物のような）他の材料に代えることにより（ＳＴＩにおいて）トポグラフィーが形成されないようにすることにより、上述した態様がＳＴＩの形成後に達成されるようにしうる。
【００２１】
以下に、本発明の方法の更なる代表的な例を説明するが、これらの例もトランジスタデバイスに適用するものである。
【００２２】
本発明の方法は、インプラント処理後に部分的に充填された溝の一部（すなわち、部分的な充填後に溝内に残っている空洞）を充填するステップを有するようにしうる。換言すれば、インプラント処理後にＳＴＩの溝を部分的に充填し、その後にこの溝を部分的に又は完全に充填することができる。このようにすることにより、機械的な不安定性の原因となるおそれのある空洞が半導体構造体内に生じるのを回避しうる。
【００２３】
溝を電気絶縁材料で部分的にのみ充填させるのは、浅溝絶縁（ＳＴＩ）ライナー形成により達成しうる。ＳＴＩの溝を形成した後に、特にリソグラフィー及びエッチング処理を用いて、溝の表面をシリコン酸化物のような電気絶縁材料で被覆することができる。この被覆は、半導体材料により画成された溝の壁部を熱酸化することにより達成することができる。或いはまた、電気絶縁性のライニング材料の薄肉層を堆積してＳＴＩの溝の全表面を被覆することができる。このライニング材料の薄肉層は、インプラント処理を実行する前に下側にある層を保護することができる。
【００２４】
或いはまた、溝を犠牲材料（すなわち、後に除去する材料）で充填し、この犠牲材料の上（又は上側）に（シリコン窒化物のような電気絶縁材料としうる）保護層（又は被覆層）を形成し、この保護層を（例えば、この保護層に１つ以上のアクセス孔を形成して、後にこの又はこれらのアクセス孔を介して犠牲材料を除去するための貫通孔を形成することにより）パターン化することにより犠牲材料の一部を露出させ、このパターン化した保護層を介して（より詳細にはそのアクセス孔を介して）犠牲材料を除去することにより、溝を電気絶縁材料で部分的にのみ充填させる処置を行うことができる。犠牲材料を除去する処置はエッチングにより行うことができ、溝を少なくとも部分的に充填する犠牲材料に対するアクセスは、パターン化した保護層の１つ以上のアクセス孔を介してエッチング液を作用させることにより達成しうる。このようなアーキテクチャによれば、インプラント処理中に下側にある層を保護する保護層が、このインプラント処理により、且つこれと同時にＳＴＩの溝がインプラントイオンを少なくとも部分的に透過させることにより、損傷されないようにすることができる。
【００２５】
パターン化された保護層を介して犠牲材料の一部のみを除去することができる。このような例によれば、犠牲材料の他の部分をＳＴＩの溝内に残すことができる。或いはまた、犠牲材料の全体を除去することができる。
【００２６】
本発明の方法は更に、犠牲材料を除去することにより溝内に形成された空洞の少なくとも一部内に、パターン化された保護層を介して、材料を充填させるステップを有するようにしうる。犠牲材料の層を除去した後に形成されるおそれのあるようなブリッジ状構造の機械的な不安定性を回避するために、犠牲材料の除去後に残存する空洞を部分的に又は完全に充填させることができる。このような充填処理には、保護層により形成されるとともに１つ以上のアクセス孔により分断されるブリッジを肉厚にするステップと、この１つ以上のアクセス孔を封止するステップと、元の空洞を完全に被覆する固体の支持体を設けるステップ等を含めることができる。
【００２７】
本発明の方法は更に、空洞内に材料を充填した後に得られた層の配列（シーケンス）の表面を平坦化するステップを有するようにしうる。このステップによれば、層の配列の機械的な不安定性を生ぜしめるおそれのある不所望な表面トポグラフィーを回避しうる。この平坦化処理は化学機械研磨（ＣＭＰ）を用いて実行しうる。
【００２８】
本発明の方法は更に、溝の上測に（例えば、保護層上に）導電材料を堆積するステップを有するようにしうる。このような導電材料は例えば、多結晶シリコン材料とすることができ、この材料は例えば、バイポーラトランジスタのベース領域と、このバイポーラトランジスタと同じ基板上又は基板内に形成できるとともにこのバイポーラトランジスタに電気的に結合しうる電界効果トランジスタのゲート領域との双方又は何れか一方を接続するための電気接点部材として作用させることができる。
【００２９】
溝は、浅溝分離（ＳＴＩ）の溝、すなわち、浅溝分離の形成と関連して形成される溝としうる。“ボックス分離技術（Box Isolation Technique ）”とも称しうる浅溝分離（ＳＴＩ）は、隣接する半導体デバイス素子間の電流漏洩を阻止する集積回路機能である。他のＣＭＯＳ技術及び非ＭＯＳ技術は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）に基づく分離を採用しうる。
【００３０】
本発明によれば、電界効果トランジスタを少なくとも部分的にバイポーラトランジスタの形成と同時に形成でき、この場合、電界効果トランジスタを設ける基板の一部をインプラント処理中に被覆層により保護することができる。この処置を講じることにより、電界効果トランジスタが、コレクタ領域を形成するためのインプラント処理により劣化しないようにしうる。従って、ＣＭＯＳトランジスタとバイポーラトランジスタとの双方を同じ基板上に集積化しうる。本発明の代表的な例は、高周波分野、特にギガヘルツの数十分の一と数百ギガヘルツ及びそれ以上との間の周波数領域における分野に対して適用しうる。これらの例は、レーダシステム及び撮像システムである。本発明の代表的な例によれば、トランジスタデバイスを用いて如何なるＲＦ分野への適用をも実現しうる。
【００３１】
本発明の代表的な例によれば、高効率のバイポーラトランジスタの製造処理を、同じ基板において電界効果トランジスタの集積化と組み合わせる。これと同時に、論理分野の適用又は高周波分野の適用の条件に関してＦＥＴを最適化でき、バイポーラトランジスタは特に高周波分野の適用の条件に関して設計しうる。
【００３２】
基板は半導体基板とすることができる。トランジスタデバイスは、特に（シリコン又はゲルマニウムのような）IV族半導体又は（砒化ガリウムのような）III-Ｖ族半導体より成る群の１つを有する半導体基板内に一体に集積化しうる。
【００３３】
本発明方法の如何なるステップに対しても、半導体技術で既知の従来の如何なる処理をも実行しうる。層又は素子の形成には、ＣＶＤ（化学蒸着）、ＰＥＣＶＤ（プラズマ化学蒸着）、ＡＬＤ（原子層堆積）、酸化又はスパッタリングのような堆積技術を含めることができる。層又は素子の除去には、湿式エッチング、プラズマエッチング等のエッチング技術や、光リソグラフィー、ＵＶリソグラフィー、電子ビームリソグラフィー等のパターン化技術を含めることができる。
【００３４】
本発明の例は、特定の材料に限定されるものではなく、他の種々の材料を用いることができる。導電性の構造体の場合、金属化構造体、シリサイド構造体又はポリシリコン構造体を用いることができる。半導体領域又は半導体素子に対しては、結晶シリコンを用いることができる。絶縁部分に対しては、シリコン酸化物又はシリコン窒化物を用いることができる。
【００３５】
トランジスタは、純粋結晶のシリコンウエハ又はＳＯＩ（シリコンオンインシュレータ）ウエハ上に形成しうる。
【００３６】
ＣＭＯＳ、バイポーラ、BiＣＭＯＳのような如何なる処理をも実行しうる。
【００３７】
本発明の上述した態様及びその他の態様は、後に説明する実施例から明らかとなるものであり、これらの実施例につき説明する。
【００３８】
本発明を後に実施例につき詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の代表的な実施例によるトランジスタデバイスの製造方法中に得られる層の配列を示す断面図である。
【図２】図２は、図１に続く層の配列を示す断面図である。
【図３】図３は、図２に続く層の配列を示す断面図である。
【図４】図４は、図３に続く層の配列を示す断面図である。
【図５】図５は、図４に続く層の配列を示す断面図である。
【図６】図６は、図５に続く層の配列を示す断面図である。
【図７】図７は、本発明の他の代表的な実施例によるトランジスタデバイスの製造方法中に得られる層の配列を示す断面図である。
【図８】図８は、図７に続く層の配列を示す断面図である。
【図９】図９は、図８に続く層の配列を示す断面図である。
【図１０】図１０は、図９に続く層の配列を示す断面図である。
【図１１】図１１は、図１０に続く層の配列を示す断面図である。
【図１２】図１２は、図１１に続く層の配列を示す断面図である。
【図１３】図１３は、図１２に続く層の配列を示す断面図である。
【図１４】図１４は、シリコン中の砒素インプラント濃度と酸化物のある厚さとの間の依存性を示す線図である。
【図１５】図１５は、シリコン中の砒素インプラント濃度と酸化物の他の厚さとの間の依存性を示す線図である。
【図１６】図１６は、本発明の更に他の代表的な実施例によるトランジスタデバイスの製造方法中に得られる層の配列を示す断面図である。
【図１７】図１７は、図１６に続く層の配列を示す断面図である。
【図１８】図１８は、図１７に続く層の配列を示す断面図である。
【図１９】図１９は、図１８に続く層の配列を示す断面図である。
【図２０】図２０は、図１９に続く層の配列を示す断面図である。
【発明を実施するための形態】
【００４０】
図面は線図的に示してある。異なる図面で類似の又は同じ素子には同じ符号を付してある。
【００４１】
以下では、本発明の幾つかの基本的認識を述べており、これらの基本的認識に基づいて本発明の代表的な実施例を開発したものである。
【００４２】
最近のＣＭＯＳプラットホームの場合、（高周波及び高降伏電圧の双方又は何れか一方のような）良好なＲＦオプションを妥当な費用で実現させるのが望ましい。ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＣＭＯＳ２５及びＣＭＯＳ１８のようなＣＭＯＳ世代におけるＲＦオプションに対する成功への鍵となることが証明されている。従って、ＨＢＴは同様に新たなＣＭＯＳ世代に対する有望なデバイスである。特に、いわゆる低複雑性のＨＢＴは、良好なＲＦ性能を妥当な費用で実現するための優れた候補とみなされる。
【００４３】
低複雑性とするＨＢＴには、価格問題の理由で、エピタキシャル成長により埋設されるサブコレクタ層を設けないようにするのが好ましい。エピタキシャル成長により埋設されるサブコレクタ層はＨＢＴの設計に当たって重要である為、その結果として、低複雑性とするＨＢＴのコレクタを最適化する上で特別な注意を払う必要がある。所望特性は、低コレクタ‐基板キャパシタンス、低ベース‐コレクタキャパシタンス及び低コレクタ抵抗である。低コレクタ抵抗は、浅溝分離（ＳＴＩ）の溝の下に充分なドーピングを行うインプラント処理により達成しうる。ＳＴＩの溝の下側の高ドーピング領域は、コレクタとコレクタ接点との間を良好に接続する。最近のＣＭＯＳ世代における代表的なＳＴＩの溝の深さはほぼ３７０nmである為、ドーパントを適切な深さに与えるのに高エネルギーのインプラント処理が必要となる。これらのインプラント処理は、ＳＴＩの形成後に行う必要がある。その理由は、インプラント処理を最初に行うと、ＳＴＩモジュールの熱量が高いことにより、ドーパントを不所望に拡散させるおそれがある為である。
【００４４】
従来の高エネルギーによるインプラント処理の欠点は、これらのインプラント処理により多数の結晶損傷を生ぜしめるおそれがあることである。この結晶損傷は、インプラント処理された基板の頂面上に高品質のベース‐エミッタ積層体を成長させうるようにするアニール処理により修復させる必要がある。これらのアニール処理は、コレクタ領域においてドーパントの不所望な拡散を引き起こすおそれがある。従って、（抵抗値とキャパシタンス値との間のトレードオフを確実に最適にして）ドリフト領域と“サブコレクタ”との間に充分に急峻な遷移を有するように良好に画成されたこれらドリフト領域を設計及び製造するのが極めて困難となるおそれがある。この問題に対する可能な解決策は、第２の浅溝（ＳＳＴＲ）と称しうる薄肉のＳＴＩを形成することである。
【００４５】
本発明の代表的な実施例によれば、従来の製造方法に比べて、ＳＴＩの溝の深さを減少させることなく、ＳＴＩの溝の下側における高ドーピング領域の設計の融通性をより一層多くする方法を達成しうるようにする。以下に２つの代表的な実施例を説明するが、他の例も可能である。これらの２つの実施例は、ＳＴＩの溝を部分的にのみシリコン酸化物で充填することにより、これらの実施例を達成することに基づいている。この場合、ドーパントを適切な深さに与えるのに必要とするインプラント処理エネルギーを低くすることができる。インプラント処理エネルギーが低いことにより、結晶損傷が少なくなる為、注入ドーズ量を高め、これによりコレクタ抵抗値を低減させることができ、このことは大きな利点となるものである。本発明の実施例は、低複雑性のＨＢＴを製造する従来の方法と相違して追加のマスクを必要としない。
【００４６】
第１の実施例では、インプラント処理を（ＳＴＩのライナー酸化後であるが溝の充填前に）ＳＴＩモジュール内で行いうるようにする。インプラント処理をＳＴＩのライナー酸化後に行うことにより、このステップの高熱量がドーピングプロファイルに影響を及ぼすことがない。
【００４７】
第２の実施例では、２つの標準のＣＭＯＳマスク（ＡＤＨＶＴｎ及びＡＤＨＶＴｐと称すことのできる、しきい値電圧調整マスク）を用いて、ＳＴＩの形成後にＳＴＩの酸化物に凹所を形成することができるようにする。ここで、ＡＤＨＶＴは、Additional High VT implantation （追加の高ＶＴインプラント処理）を表す。この実施例の場合、少数の追加の堆積及びエッチングステップを必要とするが、ドーピングプロファイルも、（例えば、約１１００℃で溝充填後に実行される）ウェルのインプラント処理前の犠牲酸化物及び（例えば、約１０００℃での）ＳＴＩのアニーリングの熱量に依存しなくなるという利点が得られる。
【００４８】
これらの双方の実施例を以下に詳細に説明する。
【００４９】
以下では、図１〜６を参照して、本発明の第１の実施例による代表的な実施例によりトランジスタデバイスを製造する方法を詳細に説明する。
【００５０】
図１は、溝１０４及び１０６をリソグラフィー及びエッチング技術により形成したシリコン基板１０２の層の配列１００を示す断面図である。これらの溝１０４及び１０６は、浅溝分離（ＳＴＩ）を形成する作用をする。
【００５１】
図２に示す層の配列２００を得るために、層の配列１００の表面にＳＴＩのライナー酸化処理を行なってＳＴＩのライナー層２０２を形成し、これによりパターン化されたシリコン基板１０２の全表面を被覆する。
【００５２】
図３に示す層の配列３００を得るために、ホトレジスト層３０２を堆積し、これを、電界効果トランジスタ（図示せず）が形成される又は予め少なくとも部分的に形成されている表面部分３０４が被覆されるようにパターン化する。このホトレジスト層３０２は、電界効果トランジスタが他の処理ステップにより劣化されるか又は悪影響を受けるのを防止するものである。
【００５３】
次に、マスク３０２を用いて（符号３１０で線図的に示すように）イオンインプラント処理を行い、符号３０４で示すドーピングプロファイルを得る。この符号３０４は製造処理中に形成されるバイポーラトランジスタのコレクタ領域を表す。
【００５４】
図３に応じて実行された方法のステップは、標準のバイポーラトランジスタの製造処理と比べた場合の上述した実施例の主たる相違を示している。特に、バイポーラトランジスタのベース及びエミッタは従来の方法で製造しうる。本発明の実施例は、コレクタ領域３０４の製造上の改善に集中するものである。
【００５５】
図４に示す層の配列４００を得るために、ホトレジスト層３０２を（例えば、ストリッピング処理により）層の配列３００から除去する。次に、得られた層の配列上にシリコン酸化物のような電気絶縁材料を堆積し、これにより特にＳＴＩの溝１０４及び１０６を充填させる。これにより、層の配列４００の全表面を被覆する電気絶縁層４０２が形成される。
【００５６】
図５に示す層の配列５００を得るために、（例えば、化学機械研磨（ＣＭＰ）処理により）平坦化処理を実行し、この処理を停止層としての元のシリコン基板１０２のシリコン突起部の頂部上で停止させる。標準のＳＴＩモジュールにおいては、シリコン酸化物／シリコン窒化物の積層体が図１における溝のエッチング処理の前に堆積される。シリコン窒化物層は通常、ＣＭＰ停止層（図５参照）として用いられる。このシリコン窒化物層は通常、平坦化処理の後に除去される。
【００５７】
図６に示す代表的な実施例によるトランジスタデバイス６００を得るために、ゲート絶縁層６０６を堆積させる（又はシリコン島１０２の表面の熱酸化により形成する）。次に、得られた層の配列の頂部上にポリシリコン層６０２を堆積させる。
【００５８】
これにより、層の配列６００の第１の表面部分内に電界効果トランジスタ６０４が形成される。この電界効果トランジスタ６０４の場合、ポリシリコン層６０２がゲート領域として作用する。このゲート領域６０２は、ゲート絶縁層６０６によりシリコンチャネル１０２から分離されている。電界効果トランジスタ６０４のその他の部分は図６の断面図には示されていない。
【００５９】
トランジスタデバイス６００の他の部分には、バイポーラトランジスタ６０８が形成されている。例えば、ポリシリコン層６０２をバイポーラトランジスタ６０８のベース接点としても作用させることができる。しかし、図６にはベース及びエミッタが全く示されておらず、コレクタインプラント処理領域３０４のみが示されている。ベース及びエミッタは標準の手段により形成しうる。
【００６０】
以下では、図７〜１３及び図１６〜２０を参照して、本発明の第２の実施例による他の代表的な例のトランジスタデバイスの製造方法を詳細に説明する。
【００６１】
図７は、溝がシリコン基板１０２内にエッチング形成され、その後に浅溝分離構造体７０２により充填されている層の配列７００を示す。表面領域７０４は、標準のＭＯＳＦＥＴを形成すべき能動領域を示しており、表面部分７０６は、バイポーラトランジスタのコレクタ接点を形成すべき能動領域を示している。表面部分７０８は、バイポーラトランジスタのエミッタ接点を形成すべき能動領域を示している。
【００６２】
図８に示す層の配列８００を得るために、シリコン酸化物層８０２を、例えば５nmの厚さで層の配列７００の表面上に堆積する。次に、シリコン窒化物層８０４を、例えば、５nmの厚さでシリコン酸化物層８０２上に堆積する。
【００６３】
従って、標準の保護用のシリコン酸化物の代わりに、シリコン酸化物８０２／シリコン窒化物８０４の積層体が用いられている。標準のｎＣＭＯＳウェル及びｐＣＭＯＳウェルを形成しうるが、これらは図８には示していない。ｎウェルはコレクタ領域を形成するのに用いることができる。
【００６４】
図９に示す層の配列９００を得るために、層の配列８００の表面上にホトレジスト層９０２を形成するとともにパターン化して、ＭＯＳＦＥＴ領域７０４と、図９の右側に示すＳＴＩ構造体７０２上の幅狭部分９０４とを選択的に露出させる。この目的のためには、ＡＤＨＶＴ（Additional High VT implantation ）マスク（ＤＵＶ）がウェルマスク（ｉライン）よりも好ましい。１００nmの横幅ｄを有する小さな構造体９０４をＳＴＩ構造体７０２上に形成する。
【００６５】
ｐ型のインプラント処理を実行することができ、図１０に示すように、このインプラント処理の前又は後にシリコン窒化物層８０４の露出部分を除去することができる。シリコン酸化物層８０２は、シリコン窒化物層８０４の乾式エッチング中の停止層として作用する。
【００６６】
図１０は、シリコン窒化物層８０４の露出部分を除去し、これらの２つの除去部分でシリコン酸化物層８０２を露出させた状態で得られた層の配列１０００を示す。
【００６７】
その後、図１１に示すように、パターン化した他のホトレジストマスク１１０２を用いて、標準の追加の高ＶＴインプラント処理（例えば、ＡＤＨＶＴｎのインプラント処理）を行う。
【００６８】
図１２に示す層の配列１２００を得るために、シリコン窒化物層８０４におけるアクセス孔１２０４を通る湿式エッチング処理を用いてシリコン酸化物材料を除去することにより、元のＳＴＩの溝内に空洞１２０２を形成する。この元のＳＴＩの溝内にはシリコン酸化物材料１２０６の一部分が残っている為、この元のＳＴＩの溝は部分的に充填された状態に維持されている。
【００６９】
ＳＴＩの溝内のシリコン酸化物材料７０２はシリコン窒化物層のアクセス孔１２０４を通る湿式エッチングにより除去する。ホトレジストマスク１１０２及びシリコン窒化物層８０４は他の領域を保護する。ＳＴＩの幅は約８００nmにでき、３００nmの湿式エッチング後に約５０nmのシリコン酸化物（１２０６）を空洞１２０２内に残すことができる。ＣＭＯＳ１８では、固定接点幅及び２つの接点間の最小間隔を２４０nm及び３２０nm（合計５６０nm）とすることができる。５６０nmの代表的なＳＴＩの幅に対しては、約２００nmのシリコン酸化物を除去することができる。
【００７０】
図１３に示す層の配列１３００を得るために、後の電界効果トランジスタを被覆しないホトレジストマスク１１０２の部分を除去し、これに続きコレクタインプラント処理１３０２を実行し、部分的に充填されたＳＴＩの空洞１２０２の下側にコレクタインプラント処理領域３０４を形成する。
【００７１】
従って、専用のマスク１１０２を用いてコレクタ３０４が形成される。得られたインプラント処理は図１３に符号３０４により線図的に示してある。
【００７２】
図１４及び１５は、図１３に示すインプラント処理に対する更なる詳細を表わしている。
【００７３】
図１４は、インプラント処理イオンが横切った深さをnmでプロットした横座標を有する線図１４００を示す。縦座標１４０４には、対応するインプラント砒素が原子cm-3でプロットされている。シリコン及びシリコン酸化物に対し対応する曲線が図１４に示してある。図１５はＳＴＩに対する対応する線図１５００を示している。
【００７４】
図１４及び１５は特に、厚さが異なる（０、５０nm及び３７０nmの）酸化物を介するシリコン中の（４００ｋeVのエネルギーでの１・１０14原子／cm2 のインプラント処理のドーズ量を用いる）砒素インプラント処理を示している。従って、図１４及び１５は、異なる厚さの酸化物を介する４００ｋeVでの模擬のインプラント処理プロファイルを表す。このインプラント処理エネルギーは、約１００nmのドリフト領域を形成するのに相当する。砒素材料は厚さが３７０nmの標準のＳＴＩ酸化物に存在する。ＳＴＩの下側の砒素濃度を低くすることにより、コレクタ接点とコレクタ領域との間を高抵抗連結する。５０nmの薄肉の酸化物層を有する場合と、有さずに（図１５参照）、コレクタ接点とコレクタ領域との間の良好な連結を達成する場合とで同様な砒素プロファイルが得られる。ＳＴＩ内の残りの空洞は、以下に詳細に説明するように、不所望なトポグラフィーが形成されないようにするために、封止する（ふさぐ）必要がある。
【００７５】
図１６に示す層の配列１６００を得るために、ホトレジストマスク１１０２を除去し、シリコン酸化物堆積処理を実行してアクセス孔１２０４及び空洞１２０２を封止する。これにより、封止構造体１６０２が形成される。シリコン酸化物材料により封止処理を行う代わりに、ポリシリコンを堆積することによりアクセス孔１２０４を封止することもできる。図１６に示す実施例に代わる例として、より多くの充填材料を用いることにより空洞１２０２の全体を無くすことができる。
【００７６】
図１７に示す層の配列１７００を得るために、酸化物エッチング処理を実行して層の配列１６００の表面からシリコン酸化物の材料を除去する。この場合、シリコン窒化物層８０４をエッチングの停止層として用いることができる。
【００７７】
図１８に示す層の配列１８００を得るために、シリコン酸化物の材料をエッチングの停止層として用いて、シリコン窒化物のエッチングを実行することができる。
【００７８】
更に、図１９に示す層の配列１９００を得るために、シリコンの材料をエッチングの停止層として用いて、シリコン酸化物のエッチングを実行することができる。
【００７９】
図２０に示す本発明の代表的な実施例によるトランジスタデバイス２０００を得るために、ポリシリコン層６０２を堆積してＭＯＳＦＥＴ６０４のゲート領域と、随意ではあるがバイポーラトランジスタ６０８に対するベース接点とを形成する。
【００８０】
本発明は上述した実施例に限定されるものではなく、当業者は、特許請求の範囲により規定される本発明の範囲を逸脱することなく、他の種々の実施例を設計しうるものである。特許請求の範囲において、用語“有する”等は、何れの請求項又は明細書全体の記載した以外の素子又はステップの存在を排除するものではない。１つの素子を表す用語は複数の素子を排除するものではなく、その逆も真となるものである。デバイスの請求項では、幾つかの手段を１つの同じソフトウェア又はハードウェアの項目により構成することができる。又、ある手段を互いに異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを有益に用いることができないということを意味するものではない。
【図１】
2011528187.tif 000003
【図２】
2011528187.tif 000004
【図３】
2011528187.tif 000005
【図４】
2011528187.tif 000006
【図５】
2011528187.tif 000007
【図６】
2011528187.tif 000008
【図７】
2011528187.tif 000009
【図８】
2011528187.tif 000010
【図９】
2011528187.tif 000011
【図１０】
2011528187.tif 000012
【図１１】
2011528187.tif 000013
【図１２】
2011528187.tif 000014
【図１３】
2011528187.tif 000015
【図１４】
2011528187.tif 000016
【図１５】
2011528187.tif 000017
【図１６】
2011528187.tif 000018
【図１７】
2011528187.tif 000019
【図１８】
2011528187.tif 000020
【図１９】
2011528187.tif 000021
【図２０】
2011528187.tif 000022
【国際調査報告】
2011528187.tif 000023
2011528187.tif 000024