(57)【要約】高速で低電力のメモリ素子は、非線形導体のアレイを備え、格納、アドレスデコーディング、および出力検出はすべて、ダイオードまたは他の非線形導体によって達成される。様々な実施形態において、行抵抗器および列抵抗器は、選択されていない行または列に接続されているときの高抵抗と、選択された行および列に接続されたときの低抵抗との間で切り替え可能である。電子メモリ素子は、情報回路と、複数の行スイッチと、複数の列スイッチと、選択回路とを含む。
2011504275.tif 000002
【特許請求の範囲】
【請求項１】
ａ．情報を格納し、情報の検索を容易にする情報回路であって、
ｉ．第１の複数の概ね並列の導体と、
ｉｉ．該第１の複数の概ね並列の導体とオーバーラップする第２の複数の概ね並列の導体と、
ｉｉｉ．複数の格納位置であって、該複数の格納位置のそれぞれは、該第１の複数の概ね並列の導体と該第２の複数の概ね並列の導体とのオーバーラップの点の近位に配置される、複数の格納位置と、
ｉｖ．複数の非線形導体素子であって、該複数の非線形導体素子のそれぞれは、格納位置に配置される、複数の非線形導体素子と
を備えている、情報回路と、
ｂ．複数の行スイッチであって、該複数の行スイッチのそれぞれは、該第１の複数の概ね並列の導体のうちの１つに接続される、複数の行スイッチと、
ｃ．複数の列スイッチであって、該複数の列スイッチのそれぞれは、該第２の複数の概ね並列の導体のうちの１つに接続される、複数の列スイッチと、
ｄ．選択回路であって、該情報回路から読み取り、該情報回路に書き込むために、該複数の行スイッチのうちの１つと、該複数の列スイッチのうちの１つとを選択する、選択回路と
を備えている、電子メモリ素子。
【請求項２】
前記複数の行スイッチのうちの１つを選択する前記選択回路は、前記選択された行スイッチのインピーダンスに対して、前記選択されていない複数の行スイッチのインピーダンスを増加させる回路を備えている、請求項１に記載の電子メモリ素子。
【請求項３】
前記選択された行スイッチのインピーダンスに対して、前記選択されていない複数の行スイッチのインピーダンスを増加させる回路は、該複数の行スイッチに接続された非線形導体要素の第１のアレイを備えている、請求項２に記載の電子メモリ素子。
【請求項４】
前記第１のアレイにおける各非線形導体要素はダイオードを備えている、請求項３に記載の電子メモリ素子。
【請求項５】
前記複数の列スイッチのうちの１つを選択する前記選択回路は、前記選択された列スイッチのインピーダンスに対して、前記選択されていない複数の列スイッチのインピーダンスを増加させる回路を備えている、請求項１に記載の電子メモリ素子。
【請求項６】
前記選択された列スイッチのインピーダンスに対して、前記選択されていない複数の列スイッチのインピーダンスを増加させる回路は、該複数の列スイッチに接続された非線形導体要素の第２のアレイを備えている、請求項５に記載の電子メモリ素子。
【請求項７】
前記第２のアレイにおける各非線形導体要素はダイオードを備えている、請求項６に記載の電子メモリ素子。
【請求項８】
前記複数の行スイッチの各々は、エンハンスメントモードＮＭＯＳトランジスタを備えている、請求項１に記載の電子メモリ素子。
【請求項９】
前記複数の行スイッチの各々は、本質的にエンハンスメントモードＮＭＯＳトランジスタから成る、請求項８に記載の電子メモリ素子。
【請求項１０】
前記複数の列スイッチの各々は、エンハンスメントモードＮＭＯＳトランジスタを備えている、請求項１に記載の電子メモリ素子。
【請求項１１】
前記複数の列スイッチの各々は、本質的にエンハンスメントモードＮＭＯＳトランジスタから成る、請求項１０に記載の電子メモリ素子。
【請求項１２】
前記複数の非線形導体素子のうちの少なくとも１つは、前記第１および第２の複数の概ね並列の導体に、おおよそ該第１および第２の複数の概ね並列の導体のオーバーラップする点において接続される、請求項１に記載の電子メモリ素子。
【請求項１３】
前記複数の非線形導体素子の各々は、ダイオード、ヒューズ、アンチヒューズ、または相変化物質のうちの少なくとも１つを備えている、請求項１に記載の電子メモリ素子。
【請求項１４】
前記複数の行スイッチと前記第１の複数の概ね並列の導体との間に配置される行デコーダ回路と、
前記複数の列スイッチと前記第２の複数の概ね並列の導体との間に配置される列デコーダ回路と
をさらに備えている、請求項１に記載の電子メモリ素子。
【請求項１５】
前記行デコータ回路は、非線形導体要素の第３のアレイを備えている、請求項１４に記載の電子メモリ素子。
【請求項１６】
前記非線形導体要素の第３のアレイの各々は、ダイオードを備えている、請求項１５に記載の電子メモリ素子。
【請求項１７】
前記列デコータ回路は、非線形導体要素の第４のアレイを備えている、請求項１４に記載の電子メモリ素子。
【請求項１８】
前記非線形導体要素の第４のアレイの各々は、ダイオードを備えている、請求項１７に記載の電子メモリ素子。
【請求項１９】
前記複数の行スイッチのうちの少なくとも１つまたは前記複数の列スイッチのうちの少なくとも１つは、トランジスタを備えている、請求項１に記載の電子メモリ素子。
【請求項２０】
前記トランジスタは、ＢＪＴ、ＪＦＥＴ、ＭＯＳＦＥＴ、ＦＥＴ、ＴＦＴ、ＳＣＲ、ＵＪＴ、トライアック、真空管、ゲート電界エミッタ、およびＭＥＭＳスイッチング素子から成る群から選択される、請求項１９に記載の電子メモリ素子。
【請求項２１】
メモリ位置のグリッドおよびそのための選択回路を備えている電子メモリ素子を提供するステップであって、該グリッドは、複数の行およびそれに関連する行スイッチと、複数の列およびそれに関連する列スイッチとを備えている、ステップと、
該複数の行スイッチと、該複数の列スイッチとにプレチャージ電圧を印加するステップと、
該複数の行スイッチのうちの１つを選択するステップであって、該選択された行スイッチ以外のすべてのスイッチの該プレチャージ電圧を放電することによって選択するステップと、
該複数の列スイッチのうちの１つを選択するステップであって、該選択された列スイッチ以外のすべてのスイッチの該プレチャージ電圧を放電することによって選択するステップと、
該複数の行スイッチに行電圧を印加し、それによって、該選択された行スイッチに接続された、選択された行の電圧を増加させるステップと、
該複数の列スイッチに列電圧を印加し、それによって、該選択された列スイッチに接続された、選択された列の電圧を減少させるステップと
を包含する、方法。
【請求項２２】
非線形導体素子は、前記選択された行および前記選択された列の交点の近位のメモリ位置に配置され、前記行電圧および列電圧を印加するステップは、該非線形導体素子の状態を変化させる、請求項２１に記載の方法。
【請求項２３】
非線形導体素子は、前記選択された行および前記選択された列の交点の近位のメモリ位置に配置され、前記行電圧および列電圧を印加するステップは、該非線形導体素子の状態を出力する、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本出願は、２００７年１０月２９日に出願された同時係属中のＵ．Ｓ．Ｓ．Ｎ．１１／９２６，７７８号の優先権および利益を主張し、その全体を本明細書に参考として援用する。
【０００２】
（発明の分野）
本発明は、メモリ素子の設計に関し、特に、非線形導体のアレイを利用する高性能で低電力のメモリ素子の設計に関する。
【背景技術】
【０００３】
（発明の背景）
ダイオードベースの情報処理素子は半世紀を越える間存在し、多くの形態のダイオード復号素子が先行技術において開示されている。例えば、特許文献１、特許文献２、および特許文献３を参照されたい。これらの先行技術のアプローチは、利点と制限との両方を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第２，６８６，２９９号明細書
【特許文献２】米国特許第２，８７２，６６４号明細書
【特許文献３】米国特許第４，６６１，９２７号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
（発明の概要）
本発明の実施形態に従って、低電力ダイオードメモリ素子は、非線形導体（例えば、ダイオード）のアレイを備えている。格納、アドレス復号、および出力検出はすべて、ダイオードまたは他の非線形導体を用いて達成され、素子は、低電力を消費しながら、高速で動作し得る。格納アレイ内（またはアレイのタイル状小区域（ｔｉｌｅｄ  ｓｕｂｒｅｇｉｏｎ）内）において単一の行および列を復号し、選択することによって、読み取りまたは書き込みのためにその格納アレイ（またはタイル状小区域）内の格納ビットにわたって所望の電圧（または電圧の範囲）を配置することが可能である。
【０００６】
従って、第１の局面において、本発明は、情報を格納し、情報の検索を容易にする情報回路と、行スイッチおよび列スイッチと、行および列スイッチを選択することによって情報回路を読み取るかまたは情報回路に書き込む選択回路とを含む電子メモリ素子を特徴とする。情報回路は、２つのオーバーラップする複数の概ね並列の導体と、オーバーラップの各点における格納位置と、格納位置の少なくとも一部に配置される非線形導体素子とを含む。
【０００７】
本発明の実施形態は、１つもしくはそれより多い以下の特徴を含み得る。複数の行スイッチのうちの１つを選択する選択回路は、選択された行スイッチのインピーダンスに対して、選択されていない複数の行スイッチのインピーダンスを増加させる回路を含み得る。選択されていない複数の行スイッチのインピーダンスを増加させる回路は、複数の行スイッチに接続された非線形導体要素の第１のアレイを含み得る。第１のアレイにおける各非線形導体要素はダイオードを含み得る。複数の列スイッチのうちの１つを選択する選択回路は、選択された列スイッチのインピーダンスに対して、選択されていない複数の列スイッチのインピーダンスを増加させる回路を含み得る。選択されていない複数の列スイッチのインピーダンスを増加させる回路は、複数の列スイッチに接続された非線形導体要素の第２のアレイを含み得る。第２のアレイにおける各非線形導体要素はダイオードを含み得る。
【０００８】
一実施形態において、各行スイッチおよび／または列スイッチは、エンハンスメントモードＮＭＯＳトランジスタを含み、本質的にエンハンスメントモードＮＭＯＳトランジスタから成る。複数の非線形導体素子のうちの少なくとも１つは、第１および第２の複数の概ね並列の導体に、おおよそ２つの複数物のオーバーラップする点において接続され得る。複数の非線形導体素子の各々は、ダイオード、ヒューズ、アンチヒューズ、または相変化物質を含み得る。
【０００９】
本発明の一部の実施形態は、複数の行スイッチと第１の複数の概ね並列の導体との間に行デコーダ回路、ならびに複数の列スイッチと第２の複数の概ね並列の導体との間に列デコーダ回路を含む。行デコータ回路は、複数の非線形導体要素であって、その各々がダイオードを含み得る、非線形導体要素の第３のアレイを含み得る。列デコータ回路は、複数の非線形導体要素であって、その各々がダイオードを含み得る、非線形導体要素の第４のアレイを含み得る。
【００１０】
第２の局面において、本発明は、メモリ位置のグリッドと、そのための選択回路とを含む電子メモリ素子を提供することを含む方法を特徴とする。グリッドは、複数の行およびそれに関連する行スイッチと、複数の列およびそれに関連する列スイッチとを含む。プレチャージ電圧が複数の行スイッチと、複数の列スイッチとに印加される。行スイッチは、選択された行スイッチ以外のすべてのスイッチのプレチャージ電圧を放電することによって選択され、列スイッチは、選択された列スイッチ以外のすべてのスイッチのプレチャージ電圧を放電することによって選択される。行電圧は行スイッチに印加され、それによって、選択された行スイッチに接続された選択された行の電圧を増加させる。列電圧は列スイッチに印加され、それによって、選択された列スイッチに接続された選択された列の電圧を減少させる。
【００１１】
一実施形態において、行電圧および列電圧の印加は、選択された行および選択された列の交点の近位のメモリ位置に位置を定められる非線形導体素子の状態を変化させる。別の実施形態において、行電圧および列電圧の印加は、選択された行および選択された列の交点の近位のメモリ位置に位置を定められる非線形導体素子の状態を出力する。
【図面の簡単な説明】
【００１２】
【図１】図１は、先行技術のデュアルアドレスの整流器格納素子を概略的に例示する。
【図２】図２は、本発明の実施形態に従う、ダイオード復号の格納素子を概略的に例示する。
【図３】図３は、本発明の実施形態に従う、ダイオード復号の格納素子のタイミング図である。
【図４】図４は、本発明の実施形態に従う、ダイオード復号の格納素子の単純化した変形を概略的に例示する。
【図５】図５は、本発明の実施形態に従う、ダイオード復号の格納素子の出力回路の単純化した変形を概略的に例示する。
【発明を実施するための形態】
【００１３】
（好ましい実施形態の説明）
米国特許第５，６７３，２１８号に従う素子が、図１に示される。該特許において、ＶＰＰ形の電力１０９は、複数の抵抗器１０１を通って行線（ｒｏｗ  ｌｉｎｅ）１１０〜１１７に印加され、該電力は、相補アドレス入力ビット１０３が印加されたとき、ダイオードデコーダ１０２によって１つの行線を除いてすべての行線からそらされる。相補アドレス入力ビット１０３は、低電圧信号（典型的には、０ボルトまたは「接地」）として各行アドレス信号ペア入力（ここではＡ０〜Ａ２およびそれらの補足物）のうちの１つに印加される。具体的には、行線１１０〜１１７に対して、アドレスが行アドレス入力１０３に印加される。印加される行アドレスが「０００」である場合、０ボルト信号がＡ０、Ａ１およびＡ２に印加され、一方、
【００１４】
【化１】
2011504275.tif 000003
は、浮動のままである（例えば、浮動であるか、あるいは高インピーダンスまたはＶＰＰの近くの高電圧もしくはＶＰＰを超える高電圧に接続される）。これらの入力がダイオード行アドレスデコーダ１０２を介して印加されるとき、Ａ０は、行１１１、１１３、１１５、および１１７が低（接地の１ダイオード順電圧降下内）に引かれるようにし、Ａ１は、行１１２、１１３、１１６、および１１７が低に引かれるようにし、Ａ２は、行１１４〜１１７が低に引かれるようにする。選択された行１１０のみが、印加された高電圧ＶＰＰのままである。さらに、相補入力ビット１０３は、高電圧信号として各列アドレス信号ペア入力（ここではＡ３〜Ａ５およびそれらの補足物）のうちの１つに印加される。具体的には、列線（ｃｏｌｕｍｎ  ｌｉｎｅ）１２０〜１２７に対して、アドレスが列アドレス入力１０４に印加される。印加される列アドレスが「０００」である場合、より高い電圧の信号（例えば、約３ボルト）が
【００１５】
【化２】
2011504275.tif 000004
に印加され、一方、Ａ３、Ａ４およびＡ５は、低のままである（例えば、浮動であるか、あるいは高インピーダンスまたは接地の電圧もしくは接地の近くの電圧に接続される）。これらの入力がダイオード列アドレスデコーダ１０８を介して印加されるとき、
【００１６】
【化３】
2011504275.tif 000005
は、列１２２、１２４、１２６、および１２８が高（列アドレス入力電圧の１ダイオード順電圧内）に押し上げられるようにし、
【００１７】
【化４】
2011504275.tif 000006
は、列１２０、１２１、１２４、１２５が高に押し上げられるようにし、
【００１８】
【化５】
2011504275.tif 000007
は、列１２０〜１２３が高に押し上げられるようにする。列１２７のみが、複数の抵抗器１０５のうちの１つを通って供給される接地の印加された低電圧入力１０６において選択されたままである。このアプローチは、動作速度と動作電力との交換条件を伴う。高速動作のために、抵抗器１０１および１０５は、ダイオード格納マトリックス１０７の寄生静電容量が動作を所望より遅くさせないように小さくあるべきである（なぜなら、動作速度は、とりわけ、それらの抵抗器のＲＣ時定数とダイオードおよびアレイの寄生静電容量との関数であるからである）。しかし、低消費電力のために、行デコーダ１０２が非選択行を低に引き、列デコーダ１０８が非選択列を高に押し上げるとき、抵抗器１０１、１０５は、電力損失を最小限にするように大きくあるべきである。本発明の実施形態の特徴は、これらの抵抗器１０１、１０５が非選択の行または列に接続されたときの高抵抗と、抵抗器１０１、１０５が選択された行または列に接続されたときの低抵抗との効果的に切り替え可能にすることによる、この交換条件における改良である。
【００１９】
図２は、本発明の実施形態の単純化した概略図を示す。スイッチ２０１、２０５の導入によって、上記の速度と電力との交換条件が制御され得る。一実施形態において、スイッチ２０１、２０５は、エンハンスメントモードＮＭＯＳトランジスタを含むかまたは本質的にエンハンスメントモードＮＭＯＳトランジスタから成る。そのようなものとして、用語「スイッチ」および「トランジスタ」は、本明細書においてスイッチ２０１、２０５、および２３３に関して互いに交換可能に利用される。様々な実施形態において、バイポーラトランジスタ、デプレッションモードトランジスタ、および／またはＰＭＯＳトランジスタなどの他のスイッチ開閉素子が利用され得る。一部の実施形態において、回路内のすべてのトランジスタは、製造を容易にし、複雑性およびコストを減らすために同じタイプであり、一方、他の実施形態において、２つもしくはそれより多い異なるタイプのスイッチ開閉素子が含まれる。さらに、（例えば、図４に示されるようにトランジスタ２３１を用いて）相補行アドレス入力の生成、および（例えば、図４に示されるようにトランジスタ２３２を用いて）相補列アドレス入力の生成などの他の機能が追加され得る。一例示的実施形態において、トランジスタゲートのすべては、プレチャージ（ＰＣＨ）入力２３８において正プレチャージ電圧を印加することによりプレチャージダイオード２３７を介してトランジスタのゲートをプレチャージすることによって、同時に作動させられる。このＰＣＨ入力電圧は、好ましくはトランジスタを作動させるほど十分に高く、プレチャージダイオード２３７の順電圧降下およびトランジスタの閾値電圧を、それらがある場合、可能にする。ダイオードデコーダ２３４と共にスイッチ２０１は、図１の抵抗器１０１に類似している。同様に、ダイオードデコーダ２３５と共にスイッチ２０５は、図１の抵抗器１０５に類似する。
【００２０】
ダイオードデコーダ２３４および２３５の動作は、図１を参照して説明されるダイオードデコーダ（すなわち、ダイオード行アドレスデコーダ１０２およびダイオード列アドレスデコーダ１０８）の動作に類似する。トランジスタ２０１のゲートは、電圧（アレイ電圧ＶＰＰ２０９がトランジスタ２０１を通過し格納アレイに行くことを可能にする電圧）にプレチャージされ、次いで、それらのトランジスタゲートのうちの１つを除いてすべてのトランジタゲートは、Ａ０〜Ａ２および
【００２１】
【化６】
2011504275.tif 000008
に印加された行アドレス入力２０３の関数としてダイオードデコーダ２３４を介して接地に放電される。複数のトランジスタ２０１のうちの１つのゲートが放電されると（１つを除いてすべてが正常動作中であるので）、該トランジスタは、ＶＰＰをそれに対応する行線に供給する超高抵抗の抵抗器のように動作する（すなわち、該トランジスタは遮断される）。１つの残りのトランジスタであって、そのゲートが帯電されている、１つの残りのトランジスタは、ＶＰＰをその選択された行線に供給する超低抵抗の抵抗器のように動作する。行アドレスダイオードデコーダ２０２は、図１において行アドレスダイオードデコーダ１０２が動作するのとちょうど同じように動作する。内部行アドレスデコーダ２０２のダイオードは、上昇する電圧に対抗するクランプとして動作し、相補的に各行へのトランジスタと共に働き、トランジスタは行電圧を高にさせるように利用可能であり、ダイオードは行電圧を低に引くように利用可能である。
【００２２】
格納アレイの列に対して、トランジスタ２０５のゲートは、ＧＰＰが高作動電圧を印加されたとき、アレイ内の列の電圧がそれらのトランジスタ２０５およびトランジスタ２０６を通過し接地に行くことを可能にする電圧にプレチャージされ、次いで、それらのトランジスタゲートのうちの１つを除いてすべてのトランジタゲートは、Ａ３〜Ａ５および
【００２３】
【化７】
2011504275.tif 000009
に印加された列アドレス入力２０４の関数としてダイオードデコーダ２３５を介して接地に放電される。複数のトランジスタ２０５のうちの１つのゲートが放電されると（１つを除いてすべてが正常動作中であるので）、該トランジスタは、接地をそれに対応する列線に供給する超高抵抗の抵抗器のように動作する。１つの残りのトランジスタであって、そのゲートが帯電されている、１つの残りのトランジスタは、接地をその選択された列線に供給する超低抵抗の抵抗器のように動作する。列アドレスダイオードデコーダ２３５は、図１において列アドレスダイオードデコーダ１０８が動作するのとちょうど同じように動作する。内部列アドレスデコーダ２０８のダイオードは、降下する電圧に対抗するクランプとして動作し、相補的に各列へのトランジスタと共に働き、トランジスタは列電圧を低に引くように利用可能であり、ダイオードは列電圧を高にクランプするように利用可能である。内部列デコーダに相補アドレスペア高電圧を提供するために、トランジスタ２３３は、低に向かうアドレス線Ａ３〜Ａ５および
【００２４】
【化８】
2011504275.tif 000010
に対する電圧インバータとして動作し、具体的には、トランジスタ２３３のゲートは、ダイオード２３７を介してプレチャージされ（他のすべてのトランジスタゲートのように）、次いで、ダイオードセレクタ２３６を介して選択可能に放電され、高電圧相補アドレスペアを内部列アドレスデコーダ２０８に提供する（図１においてアドレス入力１０４に対して行われるように）。
【００２５】
図３に示されるタイミング図は、本発明の一実施形態に従って、アレイを読み取ることおよびアレイを書き込むことの両方に関する動作のシーケンスを例示する。この図において、継続時間および信号高さは、例示のためのみであり、一定の率での縮尺ではない。図２および図３の両方を参照すると、書き込みサイクルは、入力ＰＣＨ２３８に高電圧ＰＣＨを印加することによって時間ｔ０において始まる。これによって、トランジスタのゲート（ＧおよびＧ’）が帯電させられる（ここで、Ｇ’は選択された行および選択された列を駆動するトランジスタのゲート上の電圧である）。ゲート上の電圧は、時間ｔ１まで上昇し、ｔ２までに完全に安定し、その時点でＰＣＨ電圧は除去される。本発明の一実施形態において間隔ｔ１→ｔ２は、おおよそ０秒である。時間ｔ３において、アドレス入力は、行アドレス入力２０３および列アドレス入力２０４に印加される。これらの入力は、低（例えば、接地）に向かう入力のみであり、例えば、オープンコレクタまたは単側ＭＯＳドライバ回路によって駆動され得る。行アドレス信号Ａ０〜Ａ２および相補行アドレス信号
【００２６】
【化９】
2011504275.tif 000011
は、ダイオードデコーダ２３４を介してトランジスタ２０１にゲートを放電する。時間ｔ４までにトランジスタ２０１の選択されていないゲート上の電圧Ｇは放電される。同時に、列アドレス信号Ａ３〜Ａ５および相補列アドレス信号
【００２７】
【化１０】
2011504275.tif 000012
は、ダイオードデコーダ２３５を介してトランジスタ２０５にゲートを放電する。時間ｔ４までにトランジスタ２０５の選択されていないゲート上の電圧Ｇは放電される。
【００２８】
時間ｔ５までに、すべてのトランジスタのゲート上の電荷は安定し、行への低電圧は、ダイオード行デコーダ２０２を介するダイオードクランピングによって確立される。時間ｔ５において、列バイアス電圧ＶＣＢは、入力２３９に印加され、列への高電圧は、ダイオード列デコーダ２０８を介するダイオードクランピングによって確立される（間隔ｔ５→ｔ６におけるＣＯＬおよびＣＯＬ’に注意されたい）。この電圧は、選択された行（一度ＶＰＰが印加された）と選択されていない列とを接続するダイオードにわたる電圧が０ボルトもしくはそれより低い（すなわちダイオードは逆バイアスをかけられる）ように、格納アレイ２０７の選択されていない列にバイアスをかけるために選択される。本発明の一実施形態において、列バイアス電圧ＶＣＢは、おおよそＶＰＰに等しい。本発明の一実施形態において、列バイアス電圧ＶＣＢは、おおよそＶＰＰ＋ダイオードの１順電圧降下、Ｖｆに等しい（すなわち、ＶＰＰはＶＣＢより大きいＶｆである）。時間ｔ６までに１つの行トランジスタおよび１つの列トランジスタが作動させられ、選択されていない列は高電圧にバイアスをかけられ、選択されていない行は低電圧にバイアスをかけられる。
【００２９】
書き込みサイクル中、時間ｔ６においてプログラミング電圧ＶＰＰおよびＧＰＰが印加され、時間ｔ７まで保持される。選択された行（ＲＯＷ’）はＶＰＰによって高にさせられ、選択された列（ＣＯＬ’）はＧＰＰによって低に引かれる。間隔ｔ６→ｔ７の継続時間は、格納アレイ２０７のダイオードによって一連のプログラマブル物質の状態を変化させるのに必要な時間によって決定される。一実施形態において、プログラマブル物質は、例えば、おおよそ６ボルトより高いＶＰＰプログラミング電圧でおおよそ１〜２マイクロ秒に状態を変化させ得る２０オングストローム（Å）ＳｉＯ２アンチヒューズなどのアンチヒューズである。他の実施形態において、プログラマブル材料は、ヒューズ、カルゴゲニドなどの位相変化物質、または（ｉ）物質を通過する電流の関数として抵抗を変化させるか、（ｉｉ）物質にわたりかけられる電圧の関数として抵抗を変化させるか、もしくは（ｉｉｉ）物質に印加された温度の関数として抵抗を変化させる他の物質のうちの少なくとも１つを含む。時間ｔ８において書き込みサイクルは完了する。読み取りサイクルタイミングは書き込みサイクルと非常に類似しているが、電圧ＰＣＨ、ＶＣＢ、およびＶＰＰはより低いこと、および時間間隔ｔ６→ｔ７ははるかに短くあり得（単に、行電圧および列電圧が安定し、１つの出力または複数の出力２４０において感知されるのに十分な長さであり、一実施形態において、時間間隔はおおよそ１マイクロ秒未満）、出力はＶＰＰを除去した後かつ電圧入力ＶＣＢおよびＧＰＰを除去する直前の時間ｔ７において感知されることを除く。本発明の一実施形態において、電圧入力ＧＰＰはおおよそＶＰＰが除去されるように印加され、このようにして、選択されている行はおおよそＶＰＰまで帯電させられ、ＶＰＰは除去される。次いで、非線形要素（例えば、ダイオード）がアドレス指定の位置に存在する場合、行は、ＧＰＰが印加されたとき接地に放電される（非線形要素を経由するどの接続もアドレス指定の位置に存在しない場合、行はおおよそＶＰＰまで帯電させられたままである）。
【００３０】
図３においてＣＯＬ、ＣＯＬ’およびＧ’に関して薄いトレースによって示されるように、電力消費を最小限にするために、選択されているトランジスタの列およびゲートは、読み取りサイクルと書き込みサイクルとの間に帯電されたままにされ得る。またアドレス入力は、低であると示され得るか、または高インピーダンスのいずれかである。これはアドレス入力にとって有利である。なぜなら、トランジスタ２０１、２０５を十分に作動させ、行線および列線をそれぞれ駆動するために、トランジスタのゲートに必要とされる電圧は、供給源の電圧とそれらのトランジタのドレインとの関数である（これは素子が読取り中であるか書き込み中であるかによって変化する）。ＶＰＰ上の電圧レベルを切り替え得る、この素子に対するコントローラまたは制御論理は、本発明の一実施形態に存在する。この機能は、信号の回路に複雑性を追加し得るが、アドレスビットの信号回路は、両方の動作モードのために同じに作られ得る。
【００３１】
本発明の例示的実施形態がアレイからの相補出力によって出力検出がなされていて、行線および列線の両方のためになされるアドレスデコーディングおよび線選択を示すことは注意されるべきである。１つの出力信号は、非線形導体（たとえば、ダイオード）によってあらゆる行線に接続される単一の導体上に生成され、もう１つの出力信号は、非線形導体（たとえば、ダイオード）によってあらゆる列線に接続される単一の導体上に生成される。本出力実施形態における変形は、列接続の出力がなく行接続の出力を実装すること（またはその逆）を含み、それによって、選択されている線上の電圧レベル（または選択されている線上の電圧レベルによって引かれ得る電流）が検出される。本出力実施形態における他の変形は、アドレスデコーディングと、アレイの一寸法に沿う線選択とを含み、それによって、データビット情報は、データビットビットアドレスのデコーディングおよび選択が実行されるアレイの別の平面において並列で利用可能である。
【００３２】
図４に示されるように別の実施形態において、出力回路２４１は、電界効果トランジスタ（「ＦＥＴ」）のゲートに各行を接続する。各行に接続されたこれらの出力ＦＥＴの供給源は、一緒に配線され得、ドレインは、一緒に配線され得、そしてこれらの並列の行出力トランジスタは、１つの行がより高い電圧である場合、該行のＦＥＴが作動させられるようにバイアスをかけられ得る。この変形において、ＶＰＰは、好ましくは読み取りの前に停止させられる。なぜなら、ダイオード接続が存在する場合、ＶＰＰ信号は、選択されている列によって低に引かれることに抵抗するからである。ＶＰＰが停止させられた状態で、選択された行線上の電圧は、選択されている列に接続されたダイオードによって引き下げられる。図４はまた、相補アドレス生成を示し、この場合、トランジスタ２３１、２３２は、ダイオード２３７によってプレチャージされ、アドレス入力２０３、２０４が印加されたとき選択可能に放電される。
【００３３】
さらに別の実施形態において、図５に示されるように出力回路２４２が利用される。列への接地信号が停止させられ、それによって、非線形要素（例えば、ダイオード）が選択されている行線から選択されている列線に接続される場合、選択されている列が高に引かれることを可能にする（典型的には、ＶＰＰは、連続的に印加されるが、停止させられ得、この場合、選択されている列と選択されている行とを平衡させる電荷が、もしあれば、測定される）。出力ＦＥＴを行線におくことによって、ＶＰＰが停止させられたとき、選択されている列は保持され得、それによって、新しい列線を選択することなく、新しい行線が選択されることを可能にする（別個のプレチャージ入力経路が行線および列線のために好ましい)ことは注意されるべきである。逆に、出力ＦＥＴを列線におくことによって、接地が停止させられたとき、選択されている行は保持され得、それによって、新しい行線を選択することなく、新しい列線が選択されることを可能にする。当業者にとって明らかなように、出力ＦＥＴが行にある場合、各ＦＥＴの供給源およびドレインは、ＦＥＴのゲートが高電圧であるとき作動され、ゲートが低電圧であるとき停止させられるようにバイアスをかけられ得、一度に１つの行のみが高である(イネーブルされた）場合、一度に１つの行ＦＥＴのみが作動させられ得る。出力ＦＥＴが列にある場合、好ましくはデプレッションモードＦＥＴが出力トランジスタのために用いられ、各ＦＥＴの供給源およびドレインは、ＦＥＴのゲートが高電圧であるとき停止され、ＦＥＴのゲートが低電圧であるとき作動させられるようにバイアスをかけられ得、一度に１つの列のみが低である(イネーブルされた）場合、一度に１つの列ＦＥＴのみが作動させられ得る。これらの２つの出力変形は、ＶＰＰおよび接地の両方を停止することによって一緒に用いられ得る。
【００３４】
本発明の別の実施形態において、図２、図４、または図５の内部行デコーダ２０２および列デコーダ２０８は、除外される。この理由は、スイッチ２０１、２０５が、アレイの１つの行および１つの列を選択するのに十分であり、一方、残りの行および列を高インピーダンス状態に保つからである。内部行デコーダおよび列デコーダを除去するとき、ＶＣＢは時間ｔ６において停止され得（これは、内部デコーダが存在しているときでさえあり得）、電力を保存し（すなわち、漏れによる電力消費を防ぎ）得る。しかしながら、内部行デコーダおよび列デコーダは好ましくあり得る。なぜなら、それらは、スイッチ２０１、２０５からの漏れ電流に対して保護するからである。内部行デコーダおよび列デコーダはまた、選択された行および列以外の複数の行および列に電圧を加え得る電流を漏らす、格納アレイにおける不良ビットに対して保護する。そのような障害に対して最大限に保護するために、複数の内部行デコーダおよび列デコーダが組み込まれ得る。これらのデコーダは、アレイのいずれかの側または両側、アレイの上部および／もしくは下部、またはアレイの領域内にさえ存在し得る。ＶＣＢは、この種の不良ビット障害に対して保護するために時間ｔ７において停止させられ得る。
【００３５】
別の実施形態において、トランジスタは、格納アレイを備えている層以外の層に存在する。本発明の実施形態は、例えば、米国特許第６，９５６，７５７号に開示されるように、三次元（３−Ｄ）構成で実装されるメモリ素子において適用可能性を見出し、該特許の開示の全体が、本明細書に参考として援用される。さらに別の実施形態において、スイッチング素子は、例えば、ＮＭＯＳ、ＰＭＯＳ、バイポーラ、エンハンスメントモード、デプレッションモード、ＢＪＴ、ＪＦＥＴ、ＭＯＳＦＥＴ、ＦＥＴ、薄膜、ＴＦＴ、ＳＣＲ、ＵＪＴ、トライアック、真空管、ゲート電界エミッタ、および／もしくはＭＥＭＳベースのスイッチング素子などの、エンハンスメントモードＮＭＯＳトランジスタ以外の素子を含むかまたは本質的にそれらから成る。
【００３６】
本発明の実施形態は、複数のサブアレイのアレイを備えているメモリ素子に適用可能性を見出し、それによって、素子は、多くのサブアレイにタイル状にされる。１つもしくはそれより多いこれらのサブアレイは、複数のビットの情報を読み取るかまたは書き込むために同時にアクセスされ、サブアレイのすべてより少ないサブアレイは、一度アクセスされ、電力を保存する。本発明の実施形態はまた、複数のサブアレイのアレイを備えているメモリ素子に適用可能性を見出し、それによって、素子は、他の目的のために多くのサブアレイにタイル状にされる。これらのメモリ素子は、とりわけ、ＣＡＤおよびＣＡＭツール、写真平板プロセッシング、地形ベースのリソグラフィープロセッシング、インクジェットプリントもしくはオーガニック半導体プロセッシング、および／またはＭＥＭＳプロセッシングの使用を含む周知の技術を用いて設計され、製造され得る。
【００３７】
本発明のアプローチは、デジタルテキストと、デジタル本と、デジタル音楽と、デジタルオーディオと、デジタル写真（この場合、デジタル画像のシーケンスを含む１つもしくはそれより多いデジタル静止画像が格納され得る）と、デジタルビデオと、デジタル地図製作法（この場合、１つもしくはそれより多いデジタルマップが格納され得る）と、任意の他のデジタルまたはデジタル化された情報と、これらの任意の組み合わせを格納するメモリ素子およびシステムとに適用され得る。本発明の実施形態を組み込む素子は、埋め込まれ得るかまたは取り外し可能であり得、素子内のデータにアクセスし得る他の素子間において交換可能であり得る。本発明の実施形態は、Ｃｏｍｐａｃｔ  Ｆｌａｓｈ、Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ、ＭｕｌｔｉＭｅｄｉａ  Ｃａｒｄ、ＰＣＭＣＩＡ  Ｃａｒｄ、Ｍｅｍｏｒｙ  Ｓｔｉｃｋ、Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙと、Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＤＩＰ）と、ＳＯＩＣと、ＰＬＣＣと、ＴＱＦＰと、類似のものとを含む任意の種々様々な集積回路パッケージ、ならびに所有権のある形状因子およびカスタム設計のパッケージを含む任意の様々な産業標準の形状因子にパッケージングされ得る。これらのパッケージは、ほんの、メモリチップと、複数のメモリチップと、１つもしくはそれより多いメモリチップと、そして、ＰＬＤ、ＰＬＡ、マイクロコントローラ、マイクロプロセッサ、コントローラチップもしくはチップセットまたは他のカスタム回路もしくは標準化回路などの他の論理素子または他の格納素子とを含み得る。
【００３８】
本発明の好ましい実施形態およびその変形の例の上記の説明は、例示および説明の目的のために提示された。網羅的であることまたは開示された正確な形態に本発明を限定することは意図されない。上記の教示を考慮して、多くの修正および変形が可能である。本発明の範囲はこの詳細な説明によって限定されるのではなく、むしろ本明細書に添付される任意の請求項によって限定されることが意図される。
【図１】
2011504275.tif 000013
【図２】
2011504275.tif 000014
【図３】
2011504275.tif 000015
【図４】
2011504275.tif 000016
【図５】
2011504275.tif 000017
【国際調査報告】
2011504275.tif 000018
2011504275.tif 000019