(57)【要約】  整数および分数時間分解能を有する遅延を与えることが可能なプログラマブル遅延回路が記載されている。一例示的設計では、装置は、第１および第２の遅延回路を含む。第１の遅延回路は、整数個のタイムユニットからなる第１の遅延を与える。第２の遅延回路は、前記第１の遅延回路と結合されて、１タイムユニットの分数の第２の遅延を与える。第１の遅延回路は、直列に結合された複数の単位遅延セルを含むことが可能である。各単位遅延セルは、イネーブル時に、１タイムユニットの遅延を与えることが可能である。第２の遅延回路は、第１および第２のパスを有することが可能である。第１のパスは、選択された場合には、短い遅延を与えることが可能であり、第２のパスは、選択された場合には、長い遅延を与えることが可能である。第２のパスは、第２のパスに長い遅延を得るために、追加負荷を与える少なくとも１個のダミー論理ゲートと結合可能である。
2011508534.tif 000002
【特許請求の範囲】
【請求項１】
整数個の単位時間からなる第１の遅延を与える、第１の遅延回路と、
前記第１の遅延回路と結合されて、１単位時間の分数の第２の遅延を与える、第２の遅延回路と、
を備える装置。
【請求項２】
前記第２の遅延回路は、
選択された場合に、短い遅延を与える、第１のパスと、
選択された場合に、長い遅延を与える、第２のパスと、
前記第２のパスと結合され、前記長い遅延を得るための追加負荷を前記第２のパスに与える、少なくとも１個のダミー論理ゲートと、
を備える、請求項１の装置。
【請求項３】
前記第１のパスは、第１および第２の論理ゲートを備えており、前記第２のパスは、前記第２の論理ゲートと第３の論理ゲートとを備えており、前記少なくとも１個のダミー論理ゲートは、前記第３の論理ゲートと結合されている、請求項２の装置。
【請求項４】
前記少なくとも１個のダミー論理ゲートは、前記第１、第２、および第３の論理ゲートと同じタイプの論理ゲートである、請求項３の装置。
【請求項５】
前記少なくとも１個のダミー論理ゲートは、前記長い遅延と前記短い遅延との差が１単位時間の前記分数に等しくなるように定義されている、請求項２の装置。
【請求項６】
前記第２の遅延回路は、
選択された場合に、短い遅延を与える、第１のパスと、
選択された場合に、長い遅延を与える、第２のパスと、
前記第２のパスと結合され、前記長い遅延を得るための追加負荷を前記第２のパスに与える、複数のダミー論理ゲートと、
を備える、請求項１の装置。
【請求項７】
前記複数のダミー論理ゲートは、前記第２のパスの遅延のための異なる長さの遅延を得ることが選択可能である、請求項６の装置。
【請求項８】
前記第２の遅延回路は、１／２単位時間の分解能を有する前記第２の遅延を与える、請求項１の装置。
【請求項９】
前記第２の遅延回路は、１／４単位時間の分解能を有する前記第２の遅延を与える、請求項１の装置。
【請求項１０】
前記第２の遅延回路は、
イネーブル時に１／２単位時間の遅延を与える、第３の遅延回路を備える、請求項１の装置。
【請求項１１】
前記第２の遅延回路は、
前記第３の遅延回路と結合されて、イネーブル時に１／４単位時間の遅延を与える、第４の遅延回路をさらに備える、請求項１０の装置。
【請求項１２】
前記第１の遅延回路は、
直列に結合された複数の単位遅延セルを備え、各単位遅延セルは、イネーブル時に１単位時間の遅延を与える、請求項１の装置。
【請求項１３】
整数個の単位時間からなる第１の遅延を与える、第１の遅延回路と、
前記第１の遅延回路と結合されて、１単位時間の分数の第２の遅延を与える、第２の遅延回路と、
を備える集積回路。
【請求項１４】
前記第２の遅延回路は、
選択された場合に、短い遅延を与える、第１のパスと、
選択された場合に、長い遅延を与える、第２のパスと、
前記長い遅延を得るための追加負荷を前記第２のパスに与える、少なくとも１個のダミー論理ゲートと、
を備える、請求項１３の集積回路。
【請求項１５】
前記第２の遅延回路は、
イネーブル時に１／２単位時間の遅延を与える、第３の遅延回路を備える、請求項１３の集積回路。
【請求項１６】
前記第２の遅延回路は、
前記第３の遅延回路と結合されて、イネーブル時に１／４単位時間の遅延を与える、第４の遅延回路をさらに備える、請求項１５の集積回路。
【請求項１７】
入力信号の第１のパスを形成して、短い遅延を与える、論理ゲートの第１のセットと、
前記入力信号の第２のパスを形成して、長い遅延を与える、論理ゲートの第２のセットと、
論理ゲートの前記第２のセットと結合され、前記長い遅延を得るための追加負荷を前記第２のパスに与える、少なくとも１個のダミー論理ゲートと、
を備える集積回路。
【請求項１８】
論理ゲートの前記第１のセットは、直列に結合された第１および第２の論理ゲートを備えており、論理ゲートの前記第２のセットは、直列に結合された第３の論理ゲートおよび前記第２の論理ゲートを備えており、前記少なくとも１個のダミー論理ゲートは、前記第３の論理ゲートの出力と結合されている、請求項１７の集積回路。
【請求項１９】
前記少なくとも１個のダミー論理ゲートには所定の寸法を有するトランジスタが実装されており、前記ダミー論理ゲートの個数は、前記長い遅延と前記短い遅延との差の目標値に基づいて決定される、請求項１７の集積回路。
【請求項２０】
前記少なくとも１個のダミー論理ゲートは、論理ゲートの前記第１および第２のセットと同じタイプの論理ゲートである、請求項１７の集積回路。
【請求項２１】
論理ゲートの前記第１および第２のセット、ならびに前記少なくとも１個のダミー論理ゲートは、ＮＡＮＤゲートである、請求項１７の集積回路。
【請求項２２】
整数個の単位時間からなる第１の遅延だけ、入力信号を遅延させることと、
少なくとも１個のダミー論理ゲートによってもたらされる追加負荷に基づいて、さらに１単位時間の分数の第２の遅延だけ、前記入力信号を遅延させることと、
を備える方法。
【請求項２３】
前記入力信号をさらに前記第２の遅延だけ前記遅延させることは、
前記第２の遅延が選択されていない場合には、前記追加負荷がない第１のパスを介して前記入力信号が通過するようにすることと、
前記第２の遅延が選択されている場合には、前記追加負荷がある第２のパスを介して前記入力信号が通過するようにすることと、
を備える、請求項２２の方法。
【請求項２４】
整数個の単位時間からなる第１の遅延だけ、入力信号を遅延させる手段と、
少なくとも１個のダミー論理ゲートによってもたらされる追加負荷に基づいて、さらに１単位時間の分数の第２の遅延だけ、前記入力信号を遅延させる手段と、
を備える装置。
【請求項２５】
前記入力信号をさらに前記第２の遅延だけ遅延させる前記手段は、
前記第２の遅延が選択されていない場合には、前記追加負荷がない第１のパスを介して前記入力信号が通過するようにする手段と、
前記第２の遅延が選択されている場合には、前記追加負荷がある第２のパスを介して前記入力信号が通過するようにする手段と、
を備える、請求項２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、主として電子回路に関し、特に遅延回路に関する。
【背景技術】
【０００２】
フリップフロップやラッチのような同期回路は、あるソースからデータ信号を受け取り、別のソースからクロック信号を受け取ることができる。データ信号とクロック信号は、伝搬遅延が異なる場合があり、同期回路において時間整列されていない場合がある。これらの信号が時間整列されるように、クロック信号および／またはデータ信号を適切な量だけ遅延させることが望ましいであろう。そうすることにより、同期回路は、より高速のレートで動作すること、および／または、より大きなタイミングマージンを達成することが可能になり、これらはいずれも望ましいことである。
【図面の簡単な説明】
【０００３】
【図１】図１は、ＣＰＵ（中央処理ユニット）および２個のメモリを有する装置を示す図である。
【図２】図２は、入力インタフェース回路のブロック図である。
【図３】図３は、プログラマブル遅延回路のブロック図である。
【図４】図４は、Ｎ段全遅延回路の概略図である。
【図５】図５は、分数（fractional）遅延回路の概略図である。
【図６】図６は、別の分数遅延回路の概略図である。
【図７】図７は、無線通信装置のブロック図である。
【詳細な説明】
【０００４】
本明細書で用いる「例示的」という用語は、「例、実例、あるいは具体例として示される」ことを意味している。本明細書において「例示的」として示した例示的実施形態は、どれも、他の例示的実施形態より好ましい、あるいは有利であると解釈されるべきものでは必ずしもない。
【０００５】
この中で記載されているプログラマブル遅延回路は、フリップフロップやラッチなどの同期回路に供給される各信号の遅延を合わせるために用いられルことが可能である。本プログラマブル遅延回路は、同じ集積回路（ＩＣ）上または別々のＩＣ上に実装可能な異なる装置（たとえば、ＣＰＵとメモリ）の間のインタフェース回路として用いられることが可能である。また、本プログラマブル遅延回路は、所与の装置またはＩＣの中で内部回路として用いることが可能である。
【０００６】
図１は、ＣＰＵ  １１０ならびにメモリ１２０および１３０を有する装置１００のブロック図である。ＣＰＵ  １１０は、任意のタイプのプロセッサを備えることが可能であり、たとえば、ＤＳＰ（デジタル信号プロセッサ）、汎用プロセッサ、マイクロプロセッサ、ＲＩＳＣ（縮小命令セットコンピューティング）プロセッサ、ＣＩＳＣ（複合命令セットコンピューティング）プロセッサなどを備えることが可能である。メモリ１２０および１３０は、同じタイプのメモリであっても、異なるタイプのメモリであってもよい。たとえば、メモリ１２０は、ＳＤＲＡＭ（同期動的ランダムアクセスメモリ）であってよく、メモリ１３０は、ＮＡＮＤフラッシュやＮＯＲフラッシュのようなフラッシュメモリであってよい。ＣＰＵ  １１０ならびにメモリ１２０および１３０は、ＡＳＩＣ（特定用途向け集積回路）のような単独ＩＣに実装可能である。代替として、ＣＰＵ１１０ならびにメモリ１２０および１３０は、別々のＩＣに実装することも可能である。
【０００７】
ＣＰＵ１１０は、メモリ１２０とデータを交換する入出力インタフェース回路（Ｉ／Ｏ  Ｃｋｔ）１１２を含んでいる。メモリ１２０は、それぞれ、ＣＰＵ１１０とデータを交換するＩ／Ｏ回路１２２と、メモリ１３０とデータを交換するＩ／Ｏ回路１２４とを含んでいる。メモリ１３０は、メモリ１２０とデータを交換するＩ／Ｏ回路１３２を含んでいる。データスループットを高めるためには、ＣＰＵ１１０とメモリ１２０とメモリ１３０との間のインタフェースを、可能な限り高いクロックレートで動作させることが望ましいであろう。高いクロックレートは、Ｉ／Ｏ回路１１２、１２２、１２４、および１３２において、この中で記載されているプログラマブル遅延回路を用いることによりサポートされることが可能である。
【０００８】
図２は、図１に示した各Ｉ／Ｏ回路において使用可能な入力インタフェース回路２００の一例示的設計の概略図である。この例示的設計では、入力インタフェース回路２００は、プログラマブル遅延回路２１０および同期回路２２０を含んでおり、これらは、フリップフロップやラッチなどを備えることが可能である。プログラマブル遅延回路２１０は、クロック信号を受け取り、遅延クロック信号を出力する。同期回路２２０は、データ信号および遅延クロック信号を受け取り、出力信号を出力する。プログラマブル遅延回路２１０は、遅延クロック信号は同期回路２２０の入力においてとデータ信号と時間整列されるように、適切な量の遅延を与える。この遅延量は、プログラマブルであること、ならびに選択制御によって決定されることが可能である。
【０００９】
一態様では、プログラマブル遅延回路２１０は、整数および分数時間分解能を有する遅延を与えることが可能である。整数時間分解能は、効率的に実装することが可能な単位遅延セルで得られることが可能である。分数時間分解能は、後述するように、効率的に得られることが可能である。分数時間分解能は、細かな遅延分解能を与えることが可能であり、これによって、クロック信号を、細かな周波数分解能で遅延またはスキューさせることが可能になる。
【００１０】
図３は、図２のプログラマブル遅延回路２１０の一例示的設計のブロック図である。この例示的設計では、プログラマブル遅延回路２１０は、Ｎ段全遅延回路３１０、半遅延回路３２０、１／４遅延回路３３０、およびシングルエンド−差動（single- ended to-differential）変換器３４０を含んでおり、これらはすべて直列に結合されている。全遅延回路３１０は、クロック信号を受け取り、１〜Ｎタイムユニットの遅延を与え、Ｎは、１より大きい任意の整数値であってよい。タイムユニットＴｕｎｉｔは、任意の好適な継続時間であってよく、様々な要因（たとえば、プログラマブル遅延回路２１０の用途、所望の整数遅延分解能など）に基づいて選択可能である。たとえば、Ｔｕｎｉｔは、ピコ秒（ｐｓ）や数十ピコ秒のオーダーであってよい。半遅延回路３２０は、全遅延回路３１０の出力を受け取り、イネーブル時には１／２タイムユニットの遅延を与える。１／４遅延回路３３０は、半遅延回路３２０の出力を受け取り、イネーブル時には１／４タイムユニットの遅延を与える。遅延回路３２０および３３０を組み合わせると、０〜３Ｔｕｎｉｔ／４の分数遅延を与えることが可能であり、後述の時間オフセットを加えることが可能である。
【００１１】
遅延回路３１０、３２０、および３３０は、図３に示した順番と異なる順番に並べることが可能である。さらに、１つまたは複数のさらなる分数遅延回路（たとえば、１／８遅延回路、１／１６遅延回路など）は、より細かい遅延分解能を与えるために使用されることが可能である。シングルエンド−差動変換器３４０は、最後尾の遅延回路３３０からシングルエンド信号を受け取り、シングルエンド−差動変換を行い、差動遅延クロック信号であるクロックｐおよびクロックｎを与える。
【００１２】
図４は、図３のＮ段全遅延回路３１０の一例示的設計の概略図である。この例示的設計では、全遅延回路３１０は、直列に結合されたＮ個の単位遅延セル４１０ａ〜４１０ｎを含んでいる。単位遅延セル４１０ａ〜４１０ｎは、制御信号Ｓ１およびＲ１〜ＳＮおよびＲＮに基づいて順番にイネーブルされることが可能となり、所望量の遅延を得られる。たとえば、単位遅延セル４１０ａだけをイネーブルにすることによってＴｕｎｉｔの遅延が得られ、２個の単位遅延セル４１０ａおよび４１０ｂをイネーブルにすることによって２Ｔｕｎｉｔの遅延が得られ、３・Ｔｕｎｉｔ以上の遅延についても同様であり、Ｎ個の単位遅延セル４１０ａ〜４１０ｎをすべてイネーブルにすることによってＮ・Ｔｕｎｉｔの遅延が得られる。
【００１３】
各単位遅延セル４１０は、（ｉ）ＮＡＮＤゲート４１２からなる上部パスと、（ｉｉ）ＮＡＮＤゲート４１６からなる下部パスと、を含んでいる。各単位遅延セル４１０はさらに、上部パスからの出力信号を下部パスに結合するＮＡＮＤゲート４１４を含んでいる。ｎ番目の単位遅延セルの場合（１≦ｎ≦Ｎ）、ＮＡＮＤゲート４１２は、上部パスの入力信号Ｘｎと制御信号Ｓｎとを受け取り、上部パスの出力信号Ｙｎを出力する。ＮＡＮＤゲート４１４は、出力信号Ｙｎおよび制御信号Ｒｎを受け取り、この出力をＮＡＮＤゲート４１６に与える。ＮＡＮＤゲート４１６は、下部パスの入力信号ＶｎとＮＡＮＤゲート４１４の出力とを受け取り、下部パスの出力信号Ｖｎを出力する。
【００１４】
各単位遅延セル４１０は、以下のように動作する。ＮＡＮＤゲート４１２は、（ｉ）制御信号Ｓｎが論理Ｈ（ハイ）の場合には入力信号Ｘｎを、（ｉｉ）制御信号Ｓｎが論理Ｌ（ロー）の場合には論理Ｈを通過させる。ＮＡＮＤゲート４１４は、（ｉ）制御信号Ｒｎが論理Ｈの場合には出力信号Ｙｎを、（ｉｉ）制御信号Ｒｎが論理Ｌの場合には論理Ｈを通過させる。ＮＡＮＤゲート４１６は、（ｉ）制御信号Ｒｎが論理Ｈの場合にはＮＡＮＤゲート４１４の出力を、（ｉｉ）制御信号Ｒｎが論理Ｌの場合には下部パスの入力信号Ｖｎを通過させる。表１は、制御信号Ｓｎ及びＲｎに対する上部パスの出力信号Ｙｎ及び下部パスの出力信号Ｖｎをそれぞれ示す。
【表１】
2011508534.tif 000003
【００１５】
各単位遅延セル４１０は、直前の単位遅延セルの上部パスから出力信号Ｙｎ−１を受け取り、この信号をＴｈａｌｆ−ｕｎｉｔ＝Ｔｕｎｉｔ／２だけ遅延させ、ＮＡＮＤゲート４１２が制御信号Ｓｎによってイネーブルにされている場合には、出力信号Ｙｎを次の単位遅延セルの上部パスに出力する。さらに、各単位遅延セル４１０は、ＮＡＮＤゲート４１４が制御信号Ｒｎによってイネーブルにされている場合には、ＮＡＮＤゲート４１４を介して、上部パスの出力信号Ｙｎを下部パスに通過させる。さらに、各単位遅延セル４１０は、次の単位遅延セルの下部パスから出力信号Ｖｎ＋１を受け取り、制御信号Ｒｎに基づいて信号ＹｎまたはＶｎ＋１を通過させ、通過させた信号をＴｈａｌｆ−ｕｎｉｔだけ遅延させ、出力信号Ｖｎを直前の単位遅延セルの下部パスに出力する。
【００１６】
ｋ・Ｔｕｎｉｔの遅延（１≦ｋ≦Ｎ）は、入力信号を、最初のｋ個の単位遅延セルの上部パスを通過させ、次に、ｋ番目の単位遅延セルの上部パスから下部パスに通し、次に、最初のｋ個の単位遅延セルの下部パスを通過させることによって得られる。
【００１７】
これは、（ｉ）最初のｋ個の単位遅延セルをイネーブルにするために制御信号Ｓ１〜Ｓｋを論理Ｈに設定し、（ｉｉ）残りのＮ−ｋ個の単位遅延セルをディスエーブルにするために残りの制御信号Ｓｋ＋１〜ＳＮを論理Ｌに設定し、（ｉｉｉ）信号をｋ番目の単位遅延セルの上部パスから下部パスに通過させるために制御信号Ｒｋを論理Ｈに設定し、（ｉｖ）残りのＮ−１個の制御信号Ｒ１〜Ｒｋ−１およびＲｋ＋１〜ＲＮを論理Ｌに設定することによって達成可能である。
【００１８】
全遅延回路３１０で与えられる総遅延は、次式で表される。
【数１】
2011508534.tif 000004
【００１９】
ただし、Ｔｏｆｆｓｅｔは、上部パスから下部パスへの結合パスの遅延であり、
ｋは、選択された単位遅延セルの個数であり、
Ｔｉｎｔｅｇｅｒは、全遅延回路３１０で与えられる総遅延である。
【００２０】
式（１）に示すように、総遅延は、選択された単位遅延セルの個数に関係なく存在するＴｏｆｆｓｅｔ部分を含んでいる。したがって、Ｔｏｆｆｓｅｔは、固定オフセット（fixed offset）と見なすことが可能である。適切な個数の単位遅延セルをイネーブルにすることにより、総遅延は、Ｔｕｎｉｔ刻みで選択されることが可能である。
【００２１】
図４に示した例示的設計では、各単位遅延セルは、上部パスに１個のＮＡＮＤゲート４１２を有し、下部パスに１個のＮＡＮＤゲート４１６を有し、上部パスから下部パスへの結合パスに１個のＮＡＮＤゲート４１４を有する。ｋ個の単位遅延セルが選択されている場合（１≦ｋ≦Ｎ）、入力信号は、選択されているｋ個の単位遅延セルの上部パスおよび下部パスの２ｋ個のＮＡＮＤゲートと、ｋ番目の単位遅延セルの結合パスの１個のＮＡＮＤゲートとを通過する。したがって、入力信号は、選択された単位遅延セルの個数に関係なく、奇数個のＮＡＮＤゲートを通過する。偶数の反転回数を得るために、インバータ（図４には示さず）は、第１の単位遅延セル４１０ａの入力または出力のいずれかに挿入されることが可能である。これによって、出力信号の極性は、入力信号と同じになる。代替として、このインバータによる反転は、図３の変換器３４０からのクロックｐ信号とクロックｎ信号とを入れ替えることによっても達成可能である。
【００２２】
図５は、図３の遅延回路３２０および３３０のそれぞれに用いることが可能な分数遅延回路５００の一例示的設計の概略図である。分数遅延回路５００は、インバータ５１０と、３個のＮＡＮＤゲート５１２、５１４、および５１６と、Ｌ個のダミーＮＡＮＤゲート５１８ａ〜５１８ｌ（一般にＬ≧１）とを含んでいる。インバータ５１０は、制御信号Ｓｅｌを受け取り、反転された制御信号を出力する。ＮＡＮＤゲート５１２は、入力信号Ｉｉｎおよび反転された制御信号を受け取り、ＮＡＮＤゲート５１４は、入力信号および制御信号を受け取る。ＮＡＮＤゲート５１６は、ＮＡＮＤゲート５１２および５１４の各出力を受け取り、出力信号Ｏｕｔを出力する。ＮＡＮＤゲート５１８ａ〜５１８ｌは、それぞれの入力が１つにまとめられ、さらにＮＡＮＤゲート５１４の出力と結合されている。
【００２３】
分数遅延セル５００は、ＮＡＮＤゲート５１２および５１６からなる短いパスと、ＮＡＮＤゲート５１４および５１６からなる長いパスとを含んでいる。短いパスが選択されるのは、制御信号Ｓｅｌが論理Ｌの場合である。この場合、入力信号は、ＮＡＮＤゲート５１２および５１６を通過して出力に至る。長いパスが選択されるのは、制御信号Ｓｅｌが論理Ｈの場合である。この場合、入力信号は、ＮＡＮＤゲート５１４および５１６を通過して出力に至る。
【００２４】
遅延回路５００で与えられる分数遅延は、次式で表される。
【数２】
2011508534.tif 000005
【００２５】
ただし、Ｔｓｈｏｒｔは、短いパスの遅延であり、
Ｔｌｏｎｇは、長いパスの遅延であり、
Ｔｆｒａｃは、遅延回路５００が選択された場合に遅延回路５００によって与えられる分数遅延である。
【００２６】
分数遅延回路５００を通過する際の遅延は、遅延回路５００が選択されているかどうかに関係なく存在するＴｓｈｏｒｔ部分を含む。したがって、Ｔｓｈｏｒｔは、固定オフセットと見なすことが可能である。
【００２７】
ＮＡＮＤゲート５１８ａ〜５１８ｌは、ＮＡＮＤゲート５１４に追加負荷を与えるダミーゲートとして動作し、したがって、長いパスの伝搬遅延を増やす。ＮＡＮＤゲート５１８は、所望の分数遅延Ｔｆｒａｃを与えるように設計可能である。一例示的設計では、様々な個数のＮＡＮＤゲート５１８は、様々な量の分数遅延を得るために用いられることが可能である。たとえば、１個のＮＡＮＤゲートでＴｕｎｉｔ／８の分数遅延が得られ、２個のＮＡＮＤゲートでＴｕｎｉｔ／４の分数遅延が得られ、４個のＮＡＮＤゲートでＴｕｎｉｔ／２の分数遅延が得られる。別の例示的設計では、１個だけのＮＡＮＤゲート５１８ａは、ダミーゲートとして用いられることが可能であり、所望の分数遅延が得られるように、ＮＡＮＤゲート５１８ａ内のトランジスタの寸法（たとえば、幅および／または長さ）は選択されることが可能である。コンピュータシミュレーションは、長いパスの遅延はダミーＮＡＮＤゲート５１８ａのトランジスタの幅に対して直線的に増加することを示す。したがって、ダミーＮＡＮＤゲート５１８ａ内のトランジスタの幅を適切に選択することにより、所望の分数遅延は得られることが可能である。
【００２８】
分数遅延回路５００は、図３の半遅延回路３２０に用いることが可能である。この場合、ＮＡＮＤゲート５１８ａ〜５１８ｌは、半遅延回路３２０の選択時にＴｕｎｉｔ／２の分数遅延を与えるように設計可能である。分数遅延回路５００は、図３の１／４遅延回路３３０にも用いられることが可能である。この場合、ＮＡＮＤゲート５１８ａ〜５１８ｌは、１／４遅延回路３３０の選択時にＴｕｎｉｔ／４の分数遅延を与えるように設計可能である。一般に、分数遅延回路５００は、任意の所望の分数遅延を与えるように設計可能である。
【００２９】
図６は、図３の遅延回路３２０および３３０の両方に用いることが可能な分数遅延回路６００の一例示的設計の概略図である。分数遅延回路６００は、図５のインバータ５１０ならびにＮＡＮＤゲート５１２、５１４、および５１６と同様に結合されるインバータ６１０ならびに３個のＮＡＮＤゲート６１２、６１４、および６１６を含んでいる。分数遅延回路６００はさらに、複数（Ｔ）個のダミーＮＡＮＤゲート６１８ａ〜６１８ｔを含んでおり、これらは、それぞれ、Ｔ個のスイッチ６２０ａ〜６２０ｔを介して、ＮＡＮＤゲート６１４の出力と結合されている。各ダミーＮＡＮＤゲート６１８は、それぞれの入力が１つにまとめられ、それぞれのスイッチ６２０を介してＮＡＮＤゲート６１４の出力と結合されている。
【００３０】
一例示的設計では、Ｔ個のダミーＮＡＮＤゲート６１８ａ〜６１８ｔは、サイズが同じである。ＮＡＮＤゲート６１４の出力と結合するダミーＮＡＮＤゲート６１８の個数は、所望の分数遅延に応じて決まる。たとえば、１個、２個、または４個のダミーＮＡＮＤゲート６１８は、分数遅延Ｔｕｎｉｔ／８、Ｔｕｎｉｔ／４、またはＴｕｎｉｔ／２を得るために、それぞれ、ＮＡＮＤゲート６１４の出力と結合されることが可能である。別の例示的設計では、異なるダミーＮＡＮＤゲートは、異なるトランジスタ寸法を有し、適切なダミーＮＡＮＤゲートは、所望の分数遅延に応じて、ＮＡＮＤゲート６１４の出力と結合されることが可能である。
【００３１】
図５および６に示した例示的設計では、ＮＡＮＤゲートは、短いパスおよび長いパスの論理ゲート、ならびに長いパスにおいて追加負荷を与えるダミー論理ゲートに用いられる。一般に、追加負荷は、どのタイプの論理ゲートでも可能であり、たとえば、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、排他的ＯＲ（ＸＯＲ）ゲート、インバータなどでも得ることが可能である。また、追加負荷は、トランジスタおよび／または他の回路素子でも得ることが可能である。短いパスおよび長いパスで用いた論理ゲートと同じタイプの論理ゲートを用いてダミー論理ゲートを実装することは、望ましいかもしれない。このようにすれば、ダミー論理ゲートが短いパスおよび長いパスの論理ゲートと同じＩＣプロセスを用いて製造されることを可能にする。また、このようにすれば、ＩＣプロセス、温度、および電源が変動した場合でも正確な分数遅延を与えられる。
【００３２】
この中に記載されているプログラマブル遅延回路は、フリップフロップやラッチなどの同期回路において、クロック信号をデータ信号と時間整列させるために、クロック信号を遅延させるように用いられることが可能である。プログラマブル遅延回路は、データ信号およびクロック信号を時間整列させるために、（たとえば、図１に示したような）高速インタフェース回路で用いられることが可能である。これらの高速インタフェース回路は、ＣＰＵ、メモリ、プログラマブルブロックのレジスタなどに使用可能である。プログラマブル遅延回路は、クロック信号／制御信号およびデータ信号の遅延を正確に一致させることが望まれる内部回路に用いられることも可能である。
【００３３】
この中で記載されているプログラマブル遅延回路は、通信、ネットワーキング、コンピューティング、民生用電子機器など、様々な用途に用いることが可能である。プログラマブル遅延回路は、携帯電話、携帯情報端末（ＰＤＡ）、無線通信装置、ハンドヘルド装置、無線モデム、ラップトップコンピュータ、コードレス電話などに利用可能である。無線通信装置におけるプログラマブル遅延回路の一利用例は、以下に示される。
【００３４】
図７は、無線通信システムにおける無線通信装置７００の一例示的設計のブロック図である。無線装置７００は、携帯電話、端末、送受話器、ＰＤＡなどであってよい。無線通信システムは、ＣＤＭＡ（符号分割多元接続）システム、移動通信のためのＧＳＭ（グローバルシステム）（Global System for Mobile Communications）システムなどであってよい。
【００３５】
無線装置７００は、受信パスおよび送信パスを介する双方向通信を提供することが可能である。受信パスでは、基地局（図示せず）から送信された信号が、アンテナ７１２で受信され、受信機（ＲＣＶＲ）７１４に提供される。受信機７１４は、受信信号を調整し、ＡＳＩＣ７２０に入力信号を出力する。送信パスでは、送信機（ＴＭＴＲ）７１６が、ＡＳＩＣ７２０からの出力信号を受け取り、調整して、変調信号を生成する。この変調信号は、アンテナ７１２から基地局へ送信される。
【００３６】
ＡＳＩＣ７２０は、各種の処理ユニット、インタフェースユニット、およびメモリユニットを含むことが可能であり、たとえば、モデムプロセッサ７２２、ＣＰＵ７２４、グラフィックス処理ユニット（ＧＰＵ）７２６、内部メモリ７２８、コントローラ／プロセッサ７３０、外部バスインタフェース（ＥＢＩ）７３２および７３４、外部ドライバ７３６などである。モデムプロセッサ７２２は、データ送受信に関する処理、たとえば、符号化、変調、復調、復号など、を実行することが可能である。ＣＰＵ７２４は、無線装置７００に関する様々なタイプの処理、たとえば、上位層アプリケーションに関する処理、を実行することが可能である。ＧＰＵ７２６は、無線装置７００に関するグラフィックス処理およびビデオ処理を実行することが可能である。内部メモリ７２８は、ＡＳＩＣ７２０内の各種ユニットに関するデータおよび／または命令を記憶することが可能である。コントローラ／プロセッサ７３０は、ＡＳＩＣ７２０内の各種の処理ユニットおよびインタフェースユニットの動作を指示することが可能である。ＥＢＩ７３２は、ＡＳＩＣ７２０とＳＤＲＡＭ７４２との間のデータ転送を容易にすることが可能である。ＥＢＩ７３４は、ＡＳＩＣ７２０とフラッシュメモリ７４４との間のデータ転送を容易にすることが可能である。外部ドライバ７３６は、アナログまたはデジタルのインタフェースを介して、外部装置７４６を駆動することが可能である。この中で記載されているプログラマブル遅延回路は、図７に示した処理ユニット、メモリユニット、およびインタフェースユニットのいずれにおいても、たとえば、図７に示したＩ／Ｏ回路（Ｉ／Ｏ）のいずれにおいても実装可能である。
【００３７】
この中で記載されているプログラマブル遅延回路は、たとえば、ＤＳＰ、ＤＳＰＤ（デジタル信号処理装置）、ＰＬＤ（プログラマブルロジックデバイス）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、メモリデバイスなどの様々なハードウェアユニットにおいて実装可能である。プログラマブル遅延回路は、たとえば、ＡＳＩＣ、デジタルＩＣ、アナログＩＣ、混成信号ＩＣ、無線周波数ＩＣ（ＲＦＩＣ）などの様々なタイプのＩＣにおいて使用可能である。プログラマブル遅延回路は、たとえば、ＣＭＯＳ（相補型金属酸化膜半導体）、Ｎ−ＭＯＳ（ＮチャネルＭＯＳ）、Ｐ−ＭＯＳ（ＰチャネルＭＯＳ）、ＢＪＴ（バイポーラ接合トランジスタ）、ＢｉＣＭＯＳ（バイポーラＣＭＯＳ）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）などの様々なＩＣプロセス技術により製造可能である。また、プログラマブル遅延回路は、任意のデバイスサイズ技術、たとえば、１３０ナノメートル（ｎｍ）、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍなどで製造可能である。
【００３８】
この中で記載されているプログラマブル遅延回路を実装する装置は、スタンドアロン装置であってよく、より大きな装置の一部であってもよい。装置は、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するメモリＩＣを含むことが可能な１つまたは複数のＩＣのセット、（ｉｉｉ）ＭＳＭ（移動局モデム）などのＡＳＩＣ、（ｉｖ）ＲＦＲ（ＲＦ受信機）またはＲＴＲ（ＲＦ送信機／受信機）などのＲＦＩＣ、（ｖ）他の装置に埋め込み可能なモジュール、（ｖｉ）携帯電話、無線装置、送受話器、または移動ユニット、（ｖｉｉ）その他であってよい。
【００３９】
以上、当業者であれば本開示を作成または使用できるように、本開示を説明した。当業者であれば、本開示に対する様々な修正が自明であろう。また、本明細書で定義した一般原則は、本開示の範囲から逸脱することなく、他の変形形態に適用可能である。したがって、本開示は、本明細書に記載の実施例や設計に限定されるものではなく、本明細書において開示された原理および新規な特徴と整合する最も広い範囲を与えられるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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