(57)【要約】【課題】  キーホール・シームの形成を排除した信頼性が高い高アスペクト比のコンタクト構造体を含む半導体構造を提供する。【解決手段】  キーホール・シームの形成は、本発明においては、誘電体材料内部に存在する高アスペクト比のコンタクト開口部内に高密度化貴金属含有ライナを設けることによって排除される。高密度化貴金属含有ライナは拡散バリアの上に配置され、これら両方の要素は、本発明のコンタクト構造体の導電性材料を、下層の半導体構造体の導電性材料から分離する。本発明の高密度化貴金属含有ライナは、第１の抵抗率を有する貴金属含有材料の堆積、及び、堆積した貴金属含有材料の抵抗率をより低い抵抗率に減少させる高密度化処理プロセス（熱又はプラズマ）を、堆積した貴金属含有材料に施すことによって形成される。【選択図】      図８
2011523780.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に配置され、導電性材料を含んだ上面を含む少なくとも１つの半導体構造体と、
前記半導体基板の前記表面上に配置され、前記少なくとも１つの半導体構造体の前記導電性材料の前記上面まで延び且つ３：１より大きいアスペクト比を有するコンタクト開口部を含む、誘電体材料と、
前記コンタクト開口部内に存在し、前記コンタクト開口部の側壁をライニングし、前記導電性材料の前記上面の上に配置される底部分を有する、拡散バリアと、
前記コンタクト開口部内の前記拡散バリア上に存在する高密度化貴金属含有ライナと、
前記コンタクト開口部内の前記高密度化貴金属含有ライナの上に配置される導電性金属含有材料と、
を含む半導体構造。
【請求項２】
前記少なくとも１つの半導体構造体はトランジスタであり、前記少なくとも１つの半導体構造体の前記導電性材料は、前記トランジスタの材料スタックの上面上に配置される金属半導体合金である、請求項１に記載の半導体構造。
【請求項３】
前記少なくとも１つの半導体は相互接続レベルであり、前記少なくとも１つの半導体構造体の前記導電性材料は誘電体材料内部に配置される、請求項１に記載の半導体構造。
【請求項４】
前記高密度化貴金属含有ライナは、Ｒｕ、Ｒｈ、Ｉｒ、Ｐｔ、Ｃｏ、Ｐｄ及びそれらの合金、のうちの１つを含む、請求項１に記載の半導体構造。
【請求項５】
前記高密度化貴金属含有ライナはＲｕを含む、請求項４に記載の半導体構造。
【請求項６】
前記導電性金属含有材料は、Ｃｕ、Ｗ及びＡｌのうちの１つである、請求項１に記載の半導体構造。
【請求項７】
前記導電性金属含有材料はＣｕを含む、請求項６に記載の半導体構造。
【請求項８】
前記拡散バリアは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ及びＷＮのうちの１つを含む、請求項１に記載の半導体構造。
【請求項９】
前記高密度化貴金属含有ライナはＲｕを含み、前記導電性金属含有材料はＣｕを含む、請求項２に記載の半導体構造。
【請求項１０】
前記高密度化貴金属含有ライナはＲｕを含み、前記導電性金属含有材料はＣｕを含む、請求項３に記載の半導体構造。
【請求項１１】
前記拡散バリア材料及び前記高密度化貴金属含有ライナ材料は両方ともにＵ字形である、請求項１に記載の半導体構造。
【請求項１２】
前記誘電体材料はＳｉＯ２、ドープ又は非ドープのシリケート・ガラス、原子Ｓｉ、Ｃ、Ｏ及びＨを含むＣドープ酸化物、シルセスキオキサン、熱硬化性ポリアリーレンエーテル、シリコン窒化物、シリコン酸窒化物、又はそれらの多層を含んだ任意の組み合わせを含む、請求項１に記載の半導体構造。
【請求項１３】
半導体基板の表面上に配置され、導電性材料を含んだ少なくとも上面を含む、少なくとも１つの半導体構造体を準備するステップと、
前記半導体基板の前記表面上に、前記導電性材料の前記上面まで延び且つ３：１より大きいアスペクト比を有するコンタクト開口部を含む誘電体材料を形成するステップと、
少なくとも前記コンタクト開口部内に、前記コンタクト開口部の側壁をライニングし、前記少なくとも１つの半導体構造体の前記導電性材料の前記上面を覆う、拡散バリアを形成するステップと、
少なくとも前記コンタクト開口部内の前記拡散バリア上に高密度化貴金属含有材料を形成するステップと、
少なくとも前記コンタクト開口部内の前記高密度化貴金属含有材料の上に導電性金属含有層を設けるステップと、
を含む、半導体構造を形成する方法。
【請求項１４】
前記少なくとも１つの半導体構造体はトランジスタであり、前記少なくとも１つの半導体構造体の前記導電性材料は、前記トランジスタの材料スタックの上面上に配置される金属半導体合金である、請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの半導体は相互接続レベルであり、前記少なくとも１つの半導体構造体の前記導電性材料は誘電体材料内部に配置される、請求項１３に記載の方法。
【請求項１６】
前記高密度化貴金属含有材料を前記形成するステップは、貴金属含有材料を堆積させるステップと、次に、前記堆積させたままの貴金属含有材料に、熱処理又はプラズマ処理から選択される高密度化処理を施すステップとを含む、請求項１３に記載の方法。
【請求項１７】
前記高密度化処理は、Ｈ２含有環境を含む、請求項１６に記載の方法。
【請求項１８】
前記高密度化処理は、不活性ガスと混合したＨ２を含む、請求項１６に記載の方法。
【請求項１９】
Ｕ字形拡散バリア、Ｕ字形高密度化貴金属含有ライナ、及び平坦化導電性金属含有層を、各々が前記誘電体材料の上面と同一平面になる上面を有するように整形する平坦化を実行するステップをさらに含む、請求項１３に記載の方法。
【請求項２０】
前記高密度化貴金属含有材料は、Ｒｕ、Ｒｈ、Ｉｒ、Ｐｔ、Ｃｏ、Ｐｄ及びそれらの合金、のうちの１つを含む、請求項１３に記載の方法。
【請求項２１】
前記導電性金属含有層材料は、Ｃｕ、Ｗ及びＡｌのうちの１つである、請求項１３に記載の方法。
【請求項２２】
前記拡散バリアは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ及びＷＮのうちの１つを含む、請求項１３に記載の方法。
【請求項２３】
前記高密度化貴金属含有材料はＲｕを含み、前記導電性金属含有層材料はＣｕを含む、請求項１４に記載の方法。
【請求項２４】
前記高密度化貴金属含有材料はＲｕを含み、前記導電性金属含有層材料はＣｕを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造及びそれを製造する方法に関する。より具体的には、本発明は、下層の半導体デバイスを半導体チップの外部構成部品に接触させるのに使用される信頼性のある導電性コンタクト構造体に関する。本発明はまた、そのような信頼性のある導電性コンタクト構造体を製造する方法を提供する。
【背景技術】
【０００２】
例えば、電界効果トランジスタのような半導体デバイスは、それぞれ、デバイスをオン／オフにするため、及びデバイスを通して電流が流れるようにするためのデバイスのゲート及びソース／ドレイン領域への後工程（ＢＥＯＬ）コンタクト、並びに、しきい値電圧（Ｖｔ）を調整するためのソース／ドレイン領域間のデバイス本体への中間工程（ＭＯＬ）コンタクトの両方を用いて形成されることが多い。
【０００３】
伝統的に、タングステン（Ｗ）及びアルミニウム（Ａｌ）のような導電性金属を、パターン付けされた開口部（すなわち、ビア）に堆積させる（例えば、化学気相堆積（ＣＶＤ）、スパッタリングなどによって）が、それらはコンタクト（すなわち、メタライゼーション）構造体の誘電体材料内部に存在し、ＭＯＬ及びＢＥＯＬコンタクトの両方を形成する。最近、より低い電気抵抗率のために、めっきを必要とする銅及び銅合金が、ＢＥＯＬ及びＭＯＬコンタクト（すなわち、メタライゼーション）構造体の両方でコンタクト開口部を充填するための好ましい金属になってきた。
【０００４】
残念ながら、回路密度が増加するにつれてＢＥＯＬ及びＭＯＬ両方のコンタクト（すなわち、メタライゼーション）構造体のアスペクト比（すなわち、高さ対幅の比）が増加し、そのような高アスペクト比のコンタクト構造体の適切なめっきは難しいことが分かってきた。特に、回路密度が増加し、デバイスのサイズが縮小するにつれ、ＢＥＯＬ及びＭＯＬ両方のコンタクト（すなわち、メタライゼーション）構造体の幅が減少する。しかし、これらのコンタクトが内部に形成される誘電体層の厚さは同じままである（すなわち、大きい高さ対幅比を有するコンタクト又はメタライゼーション構造体）。例えば、回路設計者は現在、６：１より大きい、そして多くの場合１０：１より大きいアスペクト比を有するＭＯＬ及びＢＥＯＬコンタクトを要求する。従来のめっき技術を用いて、このような高アスペクト比の開口部を充填する場合、シーム及びボイド（まとめてキーホール・シームと呼ぶ）がコンタクト（すなわち、メタライゼーション）構造体内部に生じる。
【０００５】
図１は、コンタクト（すなわち、メタライゼーション）構造体２０を含む従来技術の半導体構造１０である。図示するように、従来技術の構造体１０は、少なくともゲート誘電体及びその上のゲート導体を含んだ材料スタック１４を含む電界効果トランジスタ（ＦＥＴ）１２を含む。ゲート誘電体及びゲート導体の両方は特に図示せず又は標記しないが、まとめて材料スタック１４内に含まれている。材料スタック１４は、パターン付けされており、金属半導体合金、すなわち、金属シリサイド又は金属ゲルマニウム化物のコンタクトを含む上面１５をも有する。ＦＥＴは、ソース／ドレイン領域が内部に存在する半導体基板（特に図示せず）の表面上に配置される。ＦＥＴ１２は、材料スタック１４の露出した側壁上に配置される少なくとも１つのスペーサ１６を含む。コンタクト構造体２０は、材料スタック１４の上面１５（すなわち、金属半導体合金）に接触するＷ、Ａｌ又はＣｕのような導電性金属２４で充填される高アスペクトのコンタクト開口部を有する誘電体材料２２を含む。
【０００６】
図示するように、従来のめっきプロセスがコンタクト構造体を形成するのに使用されてきたので、キーホール・シーム（参照番号２６で表す）が、従来技術のコンタクト構造体内に存在する。キーホール・シームの存在は、コンタクトの性能に悪影響を及ぼすので、コンタクト構造体内でのその形成は防止するべきである。
【０００７】
さらに、図１に示すような従来技術のコンタクト（すなわち、メタライゼーション）構造体においては、導電性金属２４が材料スタック１４の上面１５（すなわち、金属半導体合金）と直接接触するので、さらに別の信頼性の懸念が存在することにも留意されたい。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のことを考慮すると、キーホール・シームの形成を防止する新規の改善された高アスペクト比のコンタクト構造体を提供する必要性が存在する。すなわち、コンタクト構造体の高アスペクト比の開口部内のキーホール・シームの形成を排除した信頼性が高い高アスペクト比のコンタクト構造体を提供する必要性が存在する。またさらに、コンタクト構造体の導電性金属が下層の導電性材料、例えば、ゲートスタックの半導体合金又はより低い相互接続レベルの導電性金属、と直接接触しないコンタクト構造体を提供する必要性が存在する。
【課題を解決するための手段】
【０００９】
本発明は、キーホール・シームの形成を排除した信頼性が高い高アスペクト比のコンタクト構造体を含む半導体構造を提供する。キーホール・シームの形成は、本発明においては誘電体材料内に存在する高アスペクト比のコンタクト開口部内に高密度化貴金属含有ライナを設けることによって排除する。高密度化貴金属含有ライナは拡散バリアの上に配置され、これら両方の要素は、本発明のコンタクト構造体の導電性材料を、下層の半導体構造体の導電性材料（例えば、材料スタックの金属半導体合金又はより低い相互接続レベルの導電性金属）から分離する。
【００１０】
本発明の高密度化貴金属含有ライナは、第１の密度を有する貴金属含有材料の堆積、及び、堆積した貴金属含有材料に対して、堆積した貴金属含有材料の第１の密度を第２のより高い密度に増加させる高密度化処理プロセスを施すことによって形成される。本発明に用いる高密度化処理プロセスは、熱処理又はプラズマ処理を含むことができる。さらに、本発明の高密度化貴金属含有ライナは、堆積したままの貴金属含有材料と比較してより低い抵抗率を有することが認められる。
【００１１】
１つの態様において本発明は、
半導体基板の表面上に配置され、導電性材料を含んだ上面を含む、少なくとも１つの半導体構造体と、
半導体基板の表面上に配置され、少なくとも１つの半導体構造体の導電性材料の上面まで延び且つ３：１より大きいアスペクト比を有するコンタクト開口部を含む、誘電体材料と、
コンタクト開口部内に存在し、コンタクト開口部の側壁をライニングし、導電性材料の上面の上に配置される底部分を有する、拡散バリアと、
コンタクト開口部内の拡散バリア上に存在する高密度化貴金属含有ライナと、
コンタクト開口部内の高密度化貴金属含有ライナの上に配置される導電性金属含有材料と、
を含む半導体構造を提供する。
【００１２】
本発明の構造体の１つの実施形態において、少なくとも１つの半導体構造体はトランジスタであり、少なくとも１つの半導体構造体の導電性材料はトランジスタの材料スタックの上面上に配置される金属半導体合金である。
【００１３】
本発明の構造体の別の実施形態においては、少なくとも１つの半導体構造体は相互接続レベルであり、少なくとも１つの半導体構造体の導電性材料は誘電体材料内部に配置される。
【００１４】
使用する半導体構造体の型にかかわらず、高密度化貴金属含有ライナは、Ｒｕ、Ｒｈ、Ｉｒ、Ｐｔ、Ｃｏ、Ｐｄ及びそれらの合金のうちの１つを含み、導電性金属含有材料は、Ｃｕ、Ｗ及びＡｌのうちの１つであり、拡散バリアは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、及びＷＮのうちの１つを含む。
【００１５】
本発明の別の態様において、
半導体基板の表面上に配置され、導電性材料を含む少なくとも１つの上面を含む、少なくとも１つの半導体構造体を準備するステップと、
半導体基板の表面上に、導電性材料の上面まで延び且つ３：１より大きいアスペクト比を有するコンタクト開口部を含む誘電体材料を形成するステップと、
少なくともコンタクト開口部内に、コンタクト開口部の側壁をライニングし、少なくとも１つの半導体構造体の導電性材料の上面を覆う、拡散バリアを形成するステップと、
少なくともコンタクト開口部内の拡散バリア上に高密度化貴金属含有材料を形成するステップと、
少なくともコンタクト開口部内の高密度化貴金属含有材料の上に導電性金属含有層を設けるステップと、
を含む半導体構造を形成する方法を提供する。
【００１６】
本発明の方法の１つの実施形態において、少なくとも１つの半導体構造体はトランジスタであり、少なくとも１つの半導体構造体の導電性材料はトランジスタの材料スタックの上面上に配置される金属半導体合金である。
【００１７】
本発明の方法の別の実施形態においては、少なくとも１つの半導体構造体は相互接続レベルであり、少なくとも１つの半導体構造体の導電性材料は誘電体材料内部に配置される。
【００１８】
使用する半導体構造体の型にかかわらず、高密度化貴金属含有材料は、貴金属含有材料の堆積、次いで、堆積したままの貴金属含有材料にプラズマプロセス又は熱プロセスによる高密度化処理を施すことによって形成される。
【００１９】
堆積したままの貴金属含有材料を高密度化するのに用いる高密度化処理は、Ｈ２含有環境中で実行する。Ｈ２含有環境は、単独で、すなわち、純粋状態で使用することができ、又は、例えば、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ２又はそれらの混合物のような不活性ガスと混合することができる。１つの好ましい実施形態においては、堆積したままの貴金属含有層を高密度化するのに用いる環境は、Ａｒと混合したＨ２含有ガスである。好ましい比は、９５％のＨ２に対して５％のＡｒである。高密度化プロセスは、プラズマプロセス又は熱プロセスによって行うことができる。
【００２０】
導電性金属含有層を設けた後、本発明の方法は、平坦化ステップを実行して、各々が誘電体材料の上面と同一平面になる上面を有する、Ｕ字形拡散バリア、Ｕ字形高密度化貴金属含有ライナ、及び導電性金属含有層を含むコンタクト構造体を形成する。
【図面の簡単な説明】
【００２１】
【図１】キーホール・シームが本質的に存在する従来技術の高アスペクト比の金属めっきされたコンタクト構造体を示す図形的表現（断面図による）である。
【図２】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図３】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図４】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図５】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図６】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図７】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図８】キーホール・シームの生成を防止する信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の実施形態を示す図形的表現（断面図による）である。
【図９】本発明の別の実施形態を示す図形的表現（断面図による）である。
【発明を実施するための形態】
【００２２】
本発明は、信頼性が高い高アスペクト比のコンタクト構造体及びそれを製造する方法を提供するもので、これから以下の説明及び本出願に添付する図面を参照してより詳細に説明する。本出願に添付する図面は例示の目的のみに提供するものであり、これらの図面は一定尺度で描かれてはいないことに留意されたい。
【００２３】
以下の説明においては、本発明の完全な理解をもたらすために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術のような多数の特定の細部を説明する。しかしながら、当業者であれば、本発明は、これらの特定の細部を用いずに実施できることを理解するであろう。他の例では、本発明を不明瞭にするのを避けるために、既知の構造体又は処理ステップは詳細には説明していない。
【００２４】
層、領域又は基板のような要素が別の要素「の上（ｏｎ）」又は「の上方に（ｏｖｅｒ）」にあるというとき、他の要素の直接上にあってもよく、又は、介在する要素が存在してもよいことを理解されたい。対照的に、要素が別の要素の「直接上に（ｄｉｒｅｃｔｏｌｙ  ｏｎ）」又は「直接上方に（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」にあるというときは、介在する要素は存在しない。また、要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」というとき、要素は、他の要素に直接接続又は結合されてもよく、又は介在する要素が存在してもよいことも理解されたい。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」というときは、介在する要素は存在しない。
【００２５】
上述のように、本発明は、高アスペクト比のコンタクト開口部内、特に半導体構造体の導電性材料の上面に近接する高アスペクト比のコンタクト開口部の領域において、キーホ-ル・シームの形成が排除された信頼性が高い高アスペクト比のコンタクト構造体を提供する。
【００２６】
これから図２〜図８を参照するが、これらは信頼性のある高アスペクト比のコンタクト構造体を形成するための本発明の１つの実施形態を示す図形的表現（断面図による）である。図２は、本発明の一実施形態において使用できる初期構造体５０を示す。
【００２７】
本発明のこの実施形態の初期構造体５０は、その上に配置された少なくとも１つの半導体構造体５４を有する半導体基板５２を含む。本発明によると、少なくとも１つの半導体構造体５４は、金属半導体合金（すなわち、シリサイド又はゲルマニウム化物）を含む上面５８を有する材料スタック５６を含む。図面には、１つの半導体構造体５４は電界効果トランジスタ（ＦＥＴ）として描かれていることに留意されたい。このような半導体構造体５４が描かれ、示されるが、本発明はまた、例えば、キャパシタ、ダイオード、バイポーラトランジスタ、ＢｉＣＭＯＳデバイス、メモリデバイス、及び、金属半導体合金又は金属若しくは金属合金のような別の導電性材料を含む上面を有するパターン付けされた材料スタックを含む類似物、を含む他の半導体構造体を企図している。図９はまた、半導体構造体が、中に埋め込まれた導電性材料を有する誘電体材料を含む下層の相互接続レベルである別の実施形態を示す。また、パターン付けされた材料スタックを示すが、本発明はまた材料スタックがパターン付けされていない実施形態においても役立つ。
【００２８】
「半導体基板」という用語は本出願全体にわたって、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む任意の半導体材料を示すために使用される。これらの列挙した型の半導体材料に加えて、本発明はまた、半導体基板５２が、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も企図している。本発明のいくつかの実施形態においては、半導体基板５２は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成されることが好ましい。半導体基板５２は、ドープ型、非ドープ型、又は内部にドープ領域及び非ドープ領域を含むものとすることができる。
【００２９】
半導体基板５２は、歪み型、非歪み型、又は内部に歪み領域及び非歪み領域を含むものとすることができることにも留意されたい。半導体基板５２はまた、単一の結晶配向を有することができ、又は代替的に、基板５２は異なる結晶配向を有する表面領域を有するハイブリッド半導体基板とすることができる。半導体基板５２はまた、例えば、内部に配置されるトレンチ分離領域又は電界酸化物分離領域のような１つ又は複数の分離領域を有することができる。
【００３０】
次に、金属半導体合金を含む上面５８を有する材料スタック５６（パターン付けされた又は非パターン付けの）を含む少なくとも１つの半導体構造体５４を形成する。少なくとも１つの半導体構造体５４は、当業者に周知の従来技術を利用して形成する。処理の詳細は、製造される構造体の型に応じて変わり得る。電界効果トランジスタの場合には、堆積、リソグラフィ、エッチング及びイオン注入を用いて、電界効果トランジスタを形成することができる。代替的に、置換ゲートプロセスを用いて、電界効果トランジスタを形成することができる。
【００３１】
電界効果トランジスタの場合、材料スタック５６は、さらに、ゲート誘電体（特に図示せず又は標記せず）、及び上層のゲート導体（特に図示せず又は標記せず）を含む。ＦＥＴはまた、材料スタック５６の露出した側壁上に配置された少なくとも１つのスペーサ６０、及び材料スタック５６のフットプリントにおいて半導体基板５２内部に配置されたソース／ドレイン領域（特に図示せず又は標記せず）を含む。ゲート誘電体、ゲート導体及びスペーサ６０は、従来の材料を含む。例えば、ゲート誘電体は、酸化物、窒化物、酸窒化物、又はそれらの組み合わせ及び多層を含む。ゲート導体は、ポリＳｉ、ＳｉＧｅ、元素金属、元素金属を含む合金、金属シリサイド、金属窒化物、又はそれらの多層を含んだ任意の組み合わせを含む。スペーサ６０は、随意のものであり、酸化物、窒化物、酸窒化物、又はそれらの多層を含んだ任意の組み合わせを含む。
【００３２】
材料スタック５６の上面５８に配置される金属半導体合金は、当技術分野で周知の標準のサリサイド化（「自己整合の」）プロセスを利用して形成する。これは、構造体全体の上の半導体材料と反応することができる金属を形成することと、金属の上にバリア層を形成することと、構造体を加熱して金属半導体合金を形成することと、未反応金属及びバリア層を除去することと、必要に応じて、第２の加熱ステップを行うこととを含む。半導体材料が存在しないときは、半導体含有材料の層を、金属を形成する前に形成することができる。第２の加熱ステップは、第１の加熱ステップが金属半導体合金の最低抵抗相を形成しない場合に必要になる。金属半導体合金を形成するのに使用する金属は、Ｔｉ、Ｎｉ、Ｐｔ、Ｗ、Ｃｏ、Ｉｒなどのうちの１つを含む。合金添加剤もまた、所望により存在することができる。金属半導体合金を形成するのに用いる加熱、すなわち、アニールステップは、当業者に周知の条件を含む。材料スタックの上の金属半導体合金層の形成中に、金属半導体合金はまた、金属が形成された半導体基板のあらゆる露出表面上に形成され得ることに留意されたい。
【００３３】
図２に示す初期構造体５０はまた、コンタクト開口部６６を含んだ誘電体材料６４を含む。図示するように、コンタクト開口部６６は、材料スタック５６の上面５８（すなわち、金属半導体合金）を露出する。
【００３４】
誘電体材料６４は、中間工程（ＭＯＬ）及び／又は後工程（ＢＥＯＬ）用途に使用される任意の誘電体を含むことができる。誘電体材料６４は多孔質であっても非多孔質であってもよい。誘電体材料６４として使用できる適切な誘電体のいくつかの例は、それらに限定されないが、ＳｉＯ２、ドープ又は非ドープ・シリケート・ガラス、原子Ｓｉ、Ｃ、Ｏ及びＨを含むＣドープ酸化物（すなわち、有機シリケート）、シルセスキオキサン、熱硬化性ポリアリーレンエーテル、又はそれらの多層、シリコン窒化物、シリコン酸窒化物、又はそれらの多層を含む任意の組み合わせを含む。「ポリアリーレン」という用語は、本出願においては、結合、縮合環、又は例えば、酸素、硫黄、スルホン、スルホキシド、カルボニルなどのような不活性結合基によって互いに結合するアリール部分、又は不活性置換アリール部分を示すのに用いる。１つの実施形態において誘電体材料６４は、ＴＥＯＳ（テトラエチルオルトシラン）前駆体から形成されるＳｉＯ２である。
【００３５】
誘電体材料６４は、典型的には、約４．０又はそれ以下の誘電率を有し、約２．８又はそれ以下の誘電率がさらにより典型的である。誘電体材料６４の厚さは、用いる誘電体材料に応じて変わり得る。典型的には、標準的なＭＯＬ及び／又はＢＥＯＬ用途に対して、誘電体材料６４は約２００ｎｍから約４５０ｎｍまでの厚さを有する。
【００３６】
誘電体材料６４内部に存在するコンタクト開口部６６は、リソグラフィ及びエッチングによって形成する。リソグラフィ・プロセスは、誘電体材料６４の上にフォトレジスト（図示せず）を形成することと、フォトレジストを所望のパターンの放射に露光させることと、従来のレジスト現像液を用いて露光したフォトレジストを現像することとを含む。エッチング・プロセスには、乾式エッチング・プロセス（例えば、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションのような）、又は、選択的に露光した誘電体材料６４を除去する湿式化学エッチング・プロセスが含まれる。典型的には、反応性イオン・エッチングを用いてコンタクト開口部６６を設ける。エッチングの後、フォトレジストは、典型的には、当業者には周知の従来のレジスト剥離プロセスを用いて除去する。図示するように、コンタクト開口部６６は側壁を有する。コンタクト開口部６６内の側壁は、図示するように、実質的に垂直とすることができ、又は多少のテーパー形状が表れてもよい。コンタクト開口部６６は、典型的には、３より大きい、好ましくは５より大きい、より好ましくは１０：１より大きいアスペクト比を有する。コンタクト開口部６６は、当技術分野においてはビア開口部と呼ぶことができる。
【００３７】
図２に示す初期構造体５０を準備した後、拡散バリア６８を、コンタクト開口部６６の内部及び誘電体材料６４の上に形成して図３に示す構造体をもたらす。図３に示すように、拡散バリア６８は、コンタクト開口部６６の側壁、並びに、材料スタック５６の上部露出表面５８（すなわち、金属半導体合金）の一部分を覆う。
【００３８】
拡散バリア６８は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は、導電性材料がそれを通して拡散するのを妨げるバリアとして働くことができる任意の他の材料を含む。拡散バリア６８の厚さは、用いる堆積プロセス並びに用いる材料に応じて変わり得る。典型的には、拡散バリア６８は、約２ｎｍから約５０ｎｍまでの厚さを有し、約５ｎｍから約２０ｎｍまでの厚さがより典型的である。
【００３９】
拡散バリア６８は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積及びめっきを含む堆積プロセスによって形成する。
【００４０】
次に、図４に示すように、貴金属含有材料７０を拡散バリア６８の上面に堆積させる。貴金属含有材料７０は、腐食又は酸化に耐性がある任意の金属又は金属合金を含む。さらに、本発明に使用する貴金属含有材料７０は、下層の金属半導体合金層（又は他の実施形態においては他の同様の導電性材料）及び後に形成する上層の導電性金属含有材料よりも「電位列」において低い任意の金属又は金属合金を含む。典型的には、貴金属含有材料７０は、Ｒｕ、Ｒｈ、Ｉｒ、Ｐｔ、Ｃｏ、Ｐｄ、及びそれらの合金のうちの１つを含み、本発明のいくつかの実施形態においてはＲｕが非常に好ましい。堆積したままの貴金属含有材料７０は、第１の密度及びそれに関連した第１の抵抗率を有することに留意されたい。貴金属含有材料７０の第１の密度及び第１の抵抗率は、それを形成するのに使用する材料の型に応じて変わり得る。堆積したままの貴金属含有材料７０の厚さは、典型的には約１０Åから約１００Åまで、好ましくは約２０Åから約３０Åまでである。その厚さの範囲内で、堆積したままの貴金属含有材料７０は、約８０マイクロオームｃｍの第１の電気抵抗率を有する。
【００４１】
貴金属含有材料７０は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）及びプラズマ強化原子層堆積（ＰＥＡＬＤ）のような堆積プロセスによって形成する。堆積のための前駆体及び条件は、当業者には周知であるが、貴金属含有材料７０を形成するのに用いる正確な堆積プロセスに応じて変わり得る。
【００４２】
次に、図５に示すように、貴金属含有材料７０に、堆積したままの貴金属含有材料７０の密度を増加させることができる高密度化処理プロセスを施す。高密度化処理プロセスは、熱処理又はプラズマ処理を含むことができる。図５において、参照番号７２は、高密度化処理プロセスを示し、一方、参照番号７０’は、処理済みの（従ってここで高密度化された）貴金属含有材料を示す。処理済みの貴金属含有材料７０’は、堆積したままの貴金属含有材料７０より低い抵抗率を有することが認められる。
【００４３】
高密度化処理（熱又はプラズマ）は、Ｈ２含有環境中で実行する。Ｈ２含有環境は純粋状態で用いることができ、又は、例えば、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ２又はそれらの混合物のような不活性ガスと混合することができる。１つの好ましい実施形態において、堆積したままの貴金属含有層を高密度化するのに用いる処理は、Ａｒと混合したＨ２含有環境である。好ましい比は、９５％のＨ２に対して５％のＡｒである。高密度化プロセスは、プラズマプロセス又は熱プロセスによって行うことができる。
【００４４】
堆積したままの貴金属含有材料７０を高密度化するのに用いる高密度化処理プロセスは、水素含有環境（例えば、ガス又はプラズマ）を用いて堆積したままの貴金属含有材料７０の密度を増加させることができる任意の条件を用いて実行する。典型的には、本発明において用いる高密度化処理は、典型的には、約１００°から約５００℃までの範囲内にある高温で実行され、約１５０°から約４５０℃のまでの温度がさらにより典型的である。高密度化処理の継続時間は、処理を施す貴金属含有材料の型に応じて変わり得る。典型的には、高密度化処理の継続時間は、約１分から約２０分までであり、約２分から約５分までがさらにより典型的である。
【００４５】
上述のように、高密度化処理は、堆積したままの貴金属含有材料７０の密度を増加させる。さらに、高密度化処理は、堆積したままの貴金属含有材料７０の抵抗率を減少させる。処理済みの貴金属含有材料７０’の抵抗率に関して、プラズマ処理した貴金属含有材料７０’は、典型的には、上述の厚さの範囲に対して６０マイクロオームｃｍ以下の抵抗率を有する。
【００４６】
次に、図６に示すように、随意のめっきシード層７４を、処理済みの貴金属含有材料７０’の表面上に形成することができる。その後に形成される導電性材料がめっきに関与しない場合には、随意のめっきシード層７４は必要ではない。随意のめっきシード層７４は、予め選択された導電性金属又は金属合金のその後の電気めっきを選択的に促進するのに使用される。随意のめっきシード層７４は、Ｃｕ、Ｃｕ合金、Ｉｒ、Ｉｒ合金、Ｒｕ、Ｒｕ合金（例えば、ＴａＲｕ合金）、又は任意の他の適切な貴金属、又は低い金属めっき過電圧を有する貴金属合金を含むことができる。典型的には、後にＣｕ金属を開口部６６内に形成する場合に、Ｃｕ又はＣｕ合金めっきシード層を用いることができる。
【００４７】
随意のシード層７４の厚さは、随意のめっきシード層の材料、並びに、それを形成するのに使用する技術に応じて変わり得る。典型的には、随意のめっきシード層７４は約２ｎｍから約８０ｎｍまでの厚さを有する。
【００４８】
随意のめっきシード層７４が存在する場合、それは、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、及び物理気相堆積（ＰＶＤ）を含む従来の堆積プロセスによって形成する。
【００４９】
次に、導電性金属含有層７６を、開口部６６内、並びに、随意のめっきシード層７４、又は、開口部６６を越えて延びる処理済み貴金属含有材料７０’のあらゆる表面の上に形成して図７に示す構造体をもたらす。本発明において使用する導電性金属含有層７６は、例えば、導電性金属、少なくとも１つの導電性金属を含む合金、金属シリサイド又は任意のそれらの組み合わせを含む。好ましくは、導電性金属含有金属は、例えば、Ｃｕ、Ｗ又はＡｌのような導電性金属を含み、Ｃｕ及びＷが非常に好ましい。導電性金属含有層７６は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＥＡＬＤ、スパッタリング、化学溶液堆積又はめっき（電気又は無電解）のような従来の堆積プロセスを用いて形成することができる。本発明の１つの実施形態において、導電性金属含有層７６がＣｕを含む場合、電気めっきを用いてＣｕ層を形成する。別の実施形態において、導電性金属含有層７６がＷを含む場合、ＣＶＤ又はＰＥＣＶＤを用いてＷ層を形成する。
【００５０】
図７及び図８において、随意のめっきシード層は、それが導電性金属含有層７６の一部分となるので図示していないことに留意されたい。
【００５１】
導電性金属含有層７６の堆積の後、図７に示す構造体に従来の平坦化プロセスを施して、例えば、図８に示す構造体をもたらす。図８に示す平坦構造体をもたらすのに本発明で使用できる従来の平坦化プロセスには、化学機械研磨（ＣＭＰ）、研削、又は、ＣＭＰと研削の組み合わせが含まれる。図８において、参照番号７６’は、コンタクト開口部６６内に存在する残留導電性金属含有層を示し、参照番号７０”は、本発明の高密度化貴金属含有ライナを示し、参照番号６８’は、Ｕ字形拡散バリアを示す。平坦化により、誘電体材料６４、Ｕ字形拡散バリア６８’、高密度化貴金属含有層７０”及び残留導電性金属含有層７６’の各々の上面が、互いに同一平面になる構造体がもたらされることに留意されたい。さらに、平坦化後、高密度化貴金属含有層７０”も同様にＵ字形となることが認められる。
【００５２】
図８に示すコンタクト構造体は、図１に示すような従来技術のコンタクト構造体とは、キーホール・シームの生成を防止した点で異なる。本発明のコンタクト構造体内部のキーホール・シームの生成は、高密度化貴金属含有ライナ７０”の使用により防止されたと考えられる。さらに、本発明のコンタクト構造体において、導電性金属含有層７６’は、下層の材料スタック５６の上面５８と直接接触しない。その代わり、導電性金属含有層７６’は、Ｕ字形拡散バリア６８’の底部分、並びに、高密度化貴金属含有ライナ７０”の底部分によって、下層の材料スタック５６の上面５８から分離される。
【００５３】
図９は、本発明の別の実施形態を示す。本発明のこの実施形態において、少なくとも１つの半導体構造体５４’は、誘電体材料８０及び導電体で充填されたビア８２を含む相互接続レベルである。随意の誘電体キャッピング層８４を、誘電体材料８０と誘電体材料６４の間に配置することができる。誘電体材料８０は、誘電体材料６４と同じ又は異なる誘電体材料を含むことができる。また、導電体で充填されたビア８２は、導電性金属含有層７６と同じ又は異なる導電性材料を含むことができる。少なくとも１つの半導体５４’は、堆積、リソグラフィ及びエッチングを含む従来技術を利用して形成する。誘電体キャッピング層８４は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドープ酸化物、窒素及び水素ドープ・シリコン炭化物ＳｉＣ（Ｎ、Ｈ）又はそれらの多層のような任意の適切な誘電体キャッピング材料を含むことができる。例えば、化学気相堆積、プラズマ強化化学気相堆積、化学溶液堆積、蒸着、及び原子層堆積のような任意の従来の堆積プロセスを用いて、誘電体キャッピング層８４を形成することができる。誘電体キャッピング層８４の厚さは、それを形成するのに使用する技術、並びに、その層を構成する材料に応じて変わり得る。典型的には、誘電体キャッピング層８４は、約１５ｎｍから約１００ｎｍまでの厚さを有し、約２５ｎｍから約４５ｎｍまでの厚さがより典型的である。
【００５４】
少なくとも１つの半導体構造体５４’を設け、その上に図９の下部に示すような誘電体キャッピング層８４を形成した後、上述の処理ステップを実行して本発明のコンタクト構造体を形成する。誘電体キャッピング層８４は誘電体材料６４内部の少なくとも１つの開口部６６の形成中に開口されることが認められる。
【００５５】
図９に示すコンタクト構造体は、内部に何もキーホール・シームの生成を含まない。本発明のコンタクト構造体内部のキーホール・シームの生成は、高密度化貴金属含有ライナ７０”を用いることによって防止されたと考えられる。さらに、本発明のコンタクト構造体において、導電性金属含有層７６’は、下層の相互接続構造体（すなわち、少なくとも１つの半導体構造体５４’）の上部導電性材料８２とは直接接触しない。その代わり、導電性金属含有層７６’は、Ｕ字形拡散バリア６８’の底部分、並びに、高密度化貴金属含有ライナ７０”の底部分によって、相互接続構造体の導電性材料８２から分離される。
【００５６】
本発明はその好ましい実施形態に関して具体的に示し、説明してきたが、当業者であれば、本発明の趣旨及び範囲から逸脱することなく、形態及び細部に前述及び他の変更を行うことができることを理解するであろう。それゆえに、本発明は、説明し、図示した通りの形態及び細部に限定されるものではなく、添付の特許請求の範囲内に含まれることが意図されている。
【符号の説明】
【００５７】
１０：半導体構造
１２：ＦＥＴ
１４：材料スタック
１５：上面
１６：スペーサ
２０：コンタクト構造体
２２：誘電体材料
２４：導電性金属
２６：キーホール・シーム
５０：初期構造体
５２：半導体基板
５４、５４’：半導体構造体
５６：材料スタック
５８：上面
６０：スペーサ
６４、８０：誘電体材料
６６：コンタクト開口部
６８：拡散バリア
６８’：Ｕ字形拡散バリア
７０：貴金属含有材料
７０’：処理済み貴金属含有材料
７０”：高密度化貴金属含有ライナ
７２：高密度化処理プロセス
７４：めっきシード層
７６：導電性金属含有層
７６’：残留導電性金属含有層
８２：導電体で充填されたビア
８４：誘電体キャッピング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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