(57)【要約】  好ましい実施形態において、本発明は、半導電性支持体と、支持体の一部分上に配置された絶縁層と、絶縁層上に配置された半導電性表層とを有する半導体構造を提供する。表層と、絶縁層により覆われていない基板の半導電性バルク領域の露出部分とに電子デバイスが形成され得る。本発明はまた、連続した絶縁層上に配置された半導電性表層を含み、半導電性支持体上に両層が配置された基板から始まり、基板の露出された半導電性バルク領域を形成するように基板の少なくとも１つの選択領域を変形することによって、このような半導体構造を作製する方法を提供する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
半導電性バルク支持体と、前記支持体上に配置された連続した絶縁層と、前記絶縁層上に配置された半導電性表層とを備える基板を準備するステップと、
前記半導電性バルク支持体の選択領域を露出するように前記表層および前記絶縁層を変形させるステップと、
前記支持体の露出領域内または露出領域上と、前記表層内または前記表層上とに、電子デバイスを同時に形成するステップと、
を含む方法。
【請求項２】
前記変形ステップが、前記選択領域において前記表層および前記絶縁層を除去するステップを含む、請求項１に記載の方法。
【請求項３】
前記絶縁層が、酸化シリコンを含み、前記変形ステップが、前記選択領域において前記絶縁層を溶解するステップを含む、請求項１に記載の方法。
【請求項４】
前記形成するステップが、リソグラフィステップを含み、前記リソグラフィステップ中、前記露出された半導電性バルク領域および前記表層の選択部分が、画像形成装置によって照射される、請求項１に記載の方法。
【請求項５】
前記画像形成装置が、所定の画像分解能に相当する基板に垂直な軸線に沿った焦点深度を有し、前記露出された半導電性バルク領域と前記表層との間の高さオフセットが、前記焦点深度未満である、請求項４に記載の方法。
【請求項６】
前記高さオフセットが、５０ｎｍ未満である、請求項５に記載の方法。
【請求項７】
前記高さオフセットが、前記表層および前記絶縁層を組み合わせた厚さに相当する、請求項５に記載の方法。
【請求項８】
前記形成ステップが、前記露出された半導電性バルク領域および前記表層をエッチングするステップと、前記露出された半導電性バルク領域および前記表層内への注入を行うステップとをさらに含む、請求項４に記載の方法。
【請求項９】
前記半導電性バルク支持体が、１０ｎｍより大きなサイズの結晶欠陥の密度が１０３／ｃｍ３未満であるエピタキシャル表面層を備える、請求項１に記載の方法。
【請求項１０】
前記基板が、前記表層の表面の露出された別の領域を残しながら、前記表層の表面の追加の選択領域を覆うように前記表層の表面上に配置された追加の絶縁層と、前記追加の絶縁層上に配置された追加の半導電性表層とをさらに備える、請求項１に記載の方法。
【請求項１１】
前記形成するステップが、前記露出された半導電性バルク領域、前記表層、および前記追加の表層内または上に同時に電子デバイスを形成するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
半導電性バルク支持体と、
前記半導電性バルク支持体の表面の露出された別の領域を残しながら、前記半導電性バルク支持体の表面の選択領域を覆うように前記半導電性バルク支持体の表面上に配置された絶縁層と、
前記絶縁層上に配置された半導電性表層と、
を備える半導体基板構造。
【請求項１３】
前記表層および前記半導電性バルク支持体の露出領域に形成された電子デバイスをさらに備える、請求項１２に記載の半導体構造。
【請求項１４】
前記表層の表面の露出された別の領域を残しながら、前記表層の表面の追加の選択領域を覆うように前記表層の表面上に配置された追加の絶縁層と、
前記追加の絶縁層上に配置された追加の半導電性表層と、
をさらに備える、請求項１２に記載の半導体構造。
【請求項１５】
前記追加の表層、前記表層、及び、前記半導電性バルク支持体の露出領域に形成された電子デバイスをさらに備える、請求項１４に記載の半導体構造。
【請求項１６】
前記表層および前記絶縁層を組み合わせた厚さが、５０ｎｍ未満である、請求項１２に記載の半導体構造。
【請求項１７】
前記半導電性支持体が、１０ｎｍより大きなサイズの結晶欠陥の密度が１０３／ｃｍ３未満であるエピタキシャル表面層を備える、請求項１２に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に配置された半導電性表層を備え、部分的に露出された半導電性バルク領域上に両方の層が配置された半導体デバイスを基板上に製造する方法に関する。本発明はまた、このような方法によって製造される基板に関する。
【背景技術】
【０００２】
マイクロ電子デバイスは、典型的に、バルク半導体基板またはＳＯＩ基板（シリコン・オン・インシュレータ）上のいずれかに製造される。バルクエリアおよびＳＯＩエリアを含む複合（またはパターン化）基板の使用も提案されてきた。例えば、米国特許第６，９５５，９７１号を参照されたい。このようなパターン化基板の作製は、一般に、バルクエリアの隣に埋め込み酸化膜の局所エリアを形成する必要があるため困難である。ウェハ接合方法の場合、このような局所的な酸化膜エリアは、上部ウェハまたは下部ウェハ上のいずれかに形成され、いわゆる、「ディッシング」問題を生じ得る。ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ：注入酸素による分離）タイプの方法の場合、このような局所的な酸化膜エリアは、元のウェハに一般に形成されるが、酸化シリコン膜とシリコンとの熱膨張率の差により、応力などが生じる。
【発明の概要】
【０００３】
本発明により、十分な結晶品質を有するパターン化された基板の作製方法、およびその提供された方法によって作製された基板が提供される。
【０００４】
好ましい実施形態において、本発明の方法は、半導電性支持体、支持体上に配置された連続した絶縁層、および絶縁層上に配置された半導電性表層を備える基板を準備するステップと、基板の露出された半導電性バルク領域を形成するように、基板の少なくとも１つの選択領域において表層および絶縁層を変形するステップと、基板の露出された半導電性バルク領域内またはその上に、および、表層内またはその上に電子デバイスを形成するステップとを含む。
【０００５】
本発明の基板（または半導体構造）は、半導電性支持体と、半導電性支持体の第１の面上に配置された絶縁層と、絶縁層上に配置された半導電性表層とを備える基板を含み、半導電性支持体の第１の面が、露出された半導電性バルク領域を備える。
【図面の簡単な説明】
【０００６】
【図１】本発明の方法および基板の実施形態を示す。
【図２】本発明の方法および基板の実施形態を示す。
【図３】本発明の方法および基板の実施形態を示す。
【図４】本発明の方法および基板のさらなる実施形態を示す。
【図５】本発明の方法および基板のさらなる実施形態を示す。
【図６】本発明の基板の別の実施形態を示す。
【図７】本発明の基板の別の実施形態を示す。
【図８】本発明のリソグラフィステップの実施形態を示す。
【図９】本発明のリソグラフィステップの実施形態を示す。
【図１０】本発明のリソグラフィステップの実施形態を示す。
【図１１】本発明のリソグラフィステップの実施形態を示す。
【図１２】本発明のエッチングステップの実施形態を示す。
【図１３】本発明の注入ステップの実施形態を示す。
【発明を実施するための形態】
【０００７】
本発明の他の特徴および利点は、以下の記載および添付の図面から明らかになる。
【０００８】
本明細書に記載する好ましい実施形態および特定の例は、本発明の範囲を限定するものとしてではなく、本発明の範囲の例として見なされるべきものである。本発明の範囲は、特許請求の範囲を参照しながら決定されるべきである。
【０００９】
図１は、本発明の作製に有用な例示的な基板を示す。同図において、例示したＳＯＩ基板（シリコン・オン・インシュレータ）は、半導電性バルク支持体１と、支持体１上に配置された連続した絶縁層２と、絶縁層２上に配置された半導電性表層３とを備える。絶縁層２の厚さは、２５ｎｍ（ナノメートル）未満であることが好ましく、２ｎｍ〜２５ｎｍであることがより好ましい。表層３の厚さは、５ｎｍ〜５０ｎｍであることが好ましく、平面型の完全空乏型ＳＯＩトランジスタの場合、１２ｎｍ〜２０ｎｍ、垂直型のマルチゲートトランジスタの場合、２０ｎｍ〜５０ｎｍであることがより好ましい。
【００１０】
図２は、本発明の基板および方法の好ましい実施形態を示す。同図において、例示した基板（半導体構造）は、半導電性支持体１と、半導電性支持体１の第１の面１６の領域上に配置された絶縁層２と、絶縁層２上に配置された半導電性表層３とを備える。半導電性支持体１の第１の面１６の別の領域が、露出された半導電性バルク領域１２を含む。
【００１１】
これらの実施形態の方法は、図１の基板を設けるステップと、基板の露出された半導電性バルク領域１２を形成するために基板を変形するステップとを含む。「変形」という用語は、本明細書において、半導体構造の１つ以上の層に施されるプロセスの結果について、例えば、「変形層」の除去などについて言及するために使用される。特に、同図において、表層３および絶縁層２は、支持体１の露出された半導電性バルク領域１２を形成するように、基板の選択領域４において除去されることにより変形される。これらの層は、例えば、支持体１で停止するエッチングプロセスによって除去され得、このエッチングプロセス中、選択領域４と相補的な領域５は、マスクによって保護され得る。
【００１２】
図３は、図２の基板の露出された半導電性バルク領域１２内（またはその上）に、および図２の基板の表層３内（またはその上）に、電子デバイス６が形成され得ることを示している。有益には、このデバイスは、単一のデバイス形成プロセス（単一のステップシーケンス）の過程で形成され得、すなわち、デバイスの形成が共通のステップを共有しているため、デバイスは、「同時に」または「並列して」形成される。例えば、基板の露出された半導電性バルク領域１２の表面と、表層３の表面との高さオフセットが、所定の画像分解能に相当する（画像形成装置により生じた）リソグラフィ露光の焦点深度未満であれば、両方の領域のデバイスに対して実行するリソグラフィ露光は、一回のみでよい。その場合、露出された半導電性バルク領域１２上に形成される画像と、表層３上に形成される画像は、少なくとも、所定の画像分解能を有し、デバイスの形成に適したものである。
【００１３】
支持体１および半導電性表層３は、同一の半導電性材料を含んでも、または異なる半導電性材料を含んでもよく、または異なる結晶配向を有する同一または異なる半導電性材料を含んでもよい。このようにして、基板の露出された半導電性バルク領域１２および表層３のそれぞれに形成された電子デバイス６は、異なる材料で形成され得る。支持体１および表層３の好ましい半導電性材料は、例えば、任意に歪み状態にあるシリコン、ゲルマニウム、シリコンゲルマニウム、ＩｎＰ、ＧａＮ、またはＧａＡｓなどのＩＩＩ〜Ｖ族の半導電性材料である。例えば、ゲルマニウムは、ＰＭＯＳトランジスタに対して選択され、ＮＭＯＳトランジスタに対して、ＩＩＩ〜Ｖ族半導電性材料が選択されてもよいのに対して、シリコンは、入出力回路およびアナログ回路に対して使用され得る。
【００１４】
図４は、本発明の基板および方法のさらなる好ましい実施形態を示す。同図において、図１の基板の表層３および絶縁層２を変形するステップは、結果的に得られる層７を形成する基板の少なくとも選択された領域４にある絶縁層２をその場で溶解する工程を含む。結果的に得られた層７は、半導電性バルク支持体１と連続した、または電気的通信状態にある露出された半導電性領域１２を有する。この実施形態において、絶縁層２は、酸化シリコンを含むことが好ましく、酸化物層が溶解すると、酸素が絶縁層２から拡散され、絶縁層における酸素欠損により、結果的に得られる層７は、初期の層２および３の積層体より薄くなる。
【００１５】
図５は、図４の基板の露出された半導電性表面領域１２内（またはその上）および表層３内（またはその上）に、電子デバイス６が形成され得ることを示している。上記実施形態の場合のように、基板の露出された半導電性バルク領域１２の表面と表層３の表面との高さオフセットは、所定の画像分解能に相当するリソグラフィ露光の焦点深度未満であることが好ましい。次に、電子デバイスは、同時に形成可能であり、すなわち、露出された半導電性表面領域１２および表層３のデバイスに対して、リソグラフィ露光を一回実行する単一のデバイス形成プロセスの過程で形成され得る。
【００１６】
図６は、本発明の作製に有用な別の例示的な基板を示す。同図において、支持体１は、支持体の表面上に、好ましくは、およそ１０３／ｃｍ３未満の、およそ１０ｎｍより大きいサイズの結晶欠陥の密度を有するエピタキシャル層１４を備える。特に、支持体１の下側部分の欠陥を埋めるために、エピタキシャル表面層１４が使用されてもよく、１０３／ｃｍ３または１０５／ｃｍ３より大きい、およそ１０ｎｍより大きいサイズの結晶欠陥の密度を有してもよい。エピタキシャル表面層１４の厚さは、例えば、０．１ミクロン以上のものが好ましい。
【００１７】
図７は、本発明の基板および方法のさらなる好ましい実施形態を示す。同図において、基板は、表層３の追加の選択領域１５上に配置された追加の絶縁層１０と、追加の絶縁層１０上に配置された追加の半導電性表層１１とを備える。
【００１８】
追加の絶縁層１０および追加の半導電性表層１１とを有する基板は、ＳｍａｒｔＣｕｔ（商標）によって製造されることが好ましい。次に、基板の選択領域４にある以下の４つの層、すなわち、追加の絶縁層１０、追加の半導電性表層１１、表層３、および絶縁層２が除去される。領域５では、追加の絶縁層１０および追加の半導電性表層１１のみが除去される。電子デバイスを形成できるように、追加の選択領域１５からは層を除去しない。
【００１９】
一般に、１回または複数回のリソグラフィステップの後、典型的に、１回または複数回のエッチングステップおよび／または１回または複数回の注入ステップを含むプロセスによって、デバイス６（例えば、図３、図５、および図７）が形成される。図７の基板の場合、基板の露出された半導電性バルク領域１２内（またはその上）（領域４）、および／または、表層３ｂ内（またはその上）（領域５）、および／または追加の表層１１内（またはその上）（領域１５）に、電子デバイス６が形成され得る。デバイスは、必要に応じて、同時に、または連続して形成され得る。
【００２０】
図８は、本発明の方法による好ましいリソグラフィステップを示す。矢印１３で示す放射が、画像形成装置８から発せられ、基板の露出された半導電性バルク領域１２の選択部分上および表層３の選択部分上に同時に衝突する。
【００２１】
基板の露出された半導電性バルク領域１２の表面と、表層３の表面との間の距離である高さオフセット９は、軸線Ｚに沿って画像形成装置８による所定の画像分解能に相当するリソグラフィ露光の焦点深度より小さいものであることが好ましい。したがって、１回のリソグラフィ露光が、基板の露出された半導電性バルク領域１２上および表層３上の両方に、同時に、少なくとも所定の画像分解能で十分に集束され得る。したがって、これらの領域の両方内（またはそれらの上）に電子デバイスを形成するために、１回のリソグラフィ露光の実行または２回のリソグラフィ露光の同時実行のいずれかを行うことが可能であり、有益である。焦点深度は、使用する画像形成装置および適用プロセスによって要求される分解能に依存する。
【００２２】
高さオフセット９は、最小パターンを形成するための必要な画像分解能を考慮しながら、選択されたリソグラフィツールの焦点深度より小さいことが好ましい。詳細には、高さオフセット９は、１００ｎｍ未満であることが好ましく、５０ｎｍ未満であることがより好ましい。実際、例えば、短いゲート長さなど、小型構造に対してより高精度が必要とされる場合、焦点深度も狭いものであることが好ましく、このように、高さオフセットは、焦点深度より大きくないことが好ましい。より低い精度が適切である場合、１００ｎｍ未満の高さオフセットでも十分であり得る。
【００２３】
例えば、図２は、高さオフセットが、表層３と絶縁層２を組み合わせた厚さに相当する実施形態を示す。このように、２０ｎｍ以下の厚さを有する表層３と、２５ｎｍ以下の厚さを有する絶縁層２を使用する場合、両方の層を組み合わせた厚さは、好ましい焦点深度の５０ｎｍより薄い４５ｎｍ以下であり、これは、現在のリソグラフィ技術の典型である。図４は、高さオフセットが、表層３と絶縁層２とを組み合わせた厚さと、層７の厚さとの差に相当する実施形態を示す。
【００２４】
図７は、第１の高さオフセットが、層２および３を組み合わせた厚さに相当し、第２の高さオフセットが、層１０および１１を組み合わせた厚さに相当し、これらの両方の高さオフセットのいずれか一方、または両方の高さオフセットの和が、最小パターンの形成に要求される画像分解能を考慮しながら、選択されたリソグラフィツールの焦点深度未満であり得る実施形態を示す。
【００２５】
図９は、本発明の方法による別の好ましいリソグラフィステップを示す。この実施形態において、露出された半導電性バルク領域１２および表層３（および追加の表層１１）に、異なるタイプの電子デバイスが形成され得る。要求される分解能は、１つのタイプのデバイス（例えば、表層３内またはその上に形成されたデバイス）の方が、別のタイプのデバイス（例えば、バルク領域３内またはその上に形成されるデバイス）より高くなり得る。次に、層３内またはその上のデバイスに要求されるより高い画像分解能には、狭い焦点深度１９ａが適しているのに対して、半導電性バルク領域１２内またはその上のデバイスに十分なより低い画像分解能には、より広い焦点深度１９ｂが適している。より広い焦点深度１９ｂが、より狭い焦点深度１９ａより大きく、重なり合っているため、半導電性バルク領域１２上のリソグラフィ画像は、関連性のある焦点深度内、すなわち、焦点深度１９ｂ内にあり、同時に、表層３上のリソグラフィ画像は、関連する焦点深度内、すなわち、焦点深度１９ａ内にある。
【００２６】
例えば、表層３（および、場合によっては、図７の追加の表層１１）にメモリデバイスを形成し、半導電性バルク領域１２に論理デバイスを形成してもよく、またはその逆も可能である。メモリデバイスは、典型的に、論理デバイスより小型であり、論理デバイスより高いリソグラフィ画像分解能を要する。次に、リソグラフィ画像形成装置の焦点の中心は、最高画像分解能を要する最も小型のデバイスを形成するレベル、例えば、表層３に調節されることが好ましい。他のレベル（バルク領域１２）が、より小型のデバイスに相当する焦点深度（焦点深度１９ａ）を少し越えていても、他のレベル（バルク領域１２）が、より大型のデバイスに十分な低画像分解能に相当する焦点深度（焦点深度１９ｂ）内にあれば、１回のリソグラフィ露光を使用可能である。
【００２７】
このアプローチは、層１、２、３の特定の積層体に限定されるものではなく、いくつかの異なるレベルを有し、電子デバイスの形成が必要な任意の他の基板にも実施され得る。この例として、２つ以上の異なる表面レベルを有するバルク基板などが挙げられる。
【００２８】
あるいは、特に、高さオフセット９（図９）が、画像形成リソグラフィ装置の焦点深度より大きい場合、より別個のリソグラフィステップの２つが実行され得る。図１０および図１１は、このような実施形態を示す。図１０は、露出された半導電性バルク領域１２に対して実行される第１のリソグラフィステップを示す。図１１は、表層３に対して実行される第２のリソグラフィステップを示す（図１１を参照）。
【００２９】
１つ以上のリソグラフィステップの後、電子デバイスの形成が、典型的に、１つ以上のエッチングステップおよび／または１つ以上の注入ステップをさらに含む。好ましい実施形態において、エッチングステップは、図１２の矢印１７で示すように、露出された半導電性バルク領域１２および表層３の両方に対して同時に実行される。好ましい実施形態において、注入ステップは、図１３の矢印１８で示すように、露出された半導電性バルク領域１２および表層３の両方に対して同時に実行される。
【００３０】
特に、絶縁層２の厚さが、好ましくは、２５ｎｍ未満（より好ましくは、２ｎｍ〜２５ｎｍ、さらに好ましくは、５ｎｍ〜１５ｎｍ）であり、表層３の厚さが、好ましくは、５０ｎｍ未満（より好ましくは、５ｎｍ〜５０ｎｍ、さらに好ましくは、１０ｎｍ〜４０ｎｍ）である実施形態において、エッチングおよび／または注入ステップは、同時に実行されることが好ましい。上述した焦点深度条件を満たせば、事前のリソグラフィステップが同時に実行されることも好ましい。
【００３１】
他の実施形態において、別個のエッチングステップおよび／または別個の注入ステップが、露出されたバルク領域１２および表層３に対して実行され得る。さらなる他の実施形態において、リソグラフィ、エッチング、および／または注入は、露出された半導電性バルク領域１２および表層３に対して別々および別個のステップまたは同時のステップの任意の組み合わせで実行され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2011525302.tif 000014
【図１３】
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【国際調査報告】
2011525302.tif 000016