(57)【要約】本開示は、抵抗可変メモリ等のメモリにプログラムするためのデバイス、方法、及びシステムを含む。一実施形態は、抵抗可変メモリセルのアレイを含むことができ、その抵抗可変メモリセルは、１つ以上のデータ線に結合され、横列デコーダは、前記アレイの１次側に接続され、縦列デコーダは、前記アレイの２次側に接続される。２次側は、１次側に隣接し、間隙は、横列デコーダ及び縦列デコーダの隣に配置され、クランプ回路は、その間隙内に配置され、１つ以上のデータ線に選択的に結合され、プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成される。
2011523488.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のデータ線に結合されるメモリセルのアレイと、
前記アレイの１次側に接続される横列デコーダと、
前記アレイの２次側に接続され、前記２次側が前記１次側に隣接する、縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される間隙と、
プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されるクランプ回路であって、
前記クランプ回路が、前記間隙内に配置され、
前記クランプ回路が、前記１つ以上のデータ線に選択的に結合される、
クランプ回路と
を含む、メモリデバイス。
【請求項２】
前記メモリセルが、抵抗可変メモリセルである、請求項１に記載のデバイス。
【請求項３】
前記抵抗可変メモリセルが、
アクセスデバイスと、
抵抗可変要素と
を含む、請求項２に記載のデバイス。
【請求項４】
前記アクセスデバイスが、ダイオードである、請求項３に記載のデバイス。
【請求項５】
前記アクセスデバイスが、バイポーラ接合トランジスタ（ＢＪＴ）である、請求項３に記載のデバイス。
【請求項６】
前記抵抗可変メモリセルが、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルである、請求項２〜５のいずれか１項に記載のデバイス。
【請求項７】
前記ＰＣＲＡＭセルが、ゲルマニウム−アンチモン−テルル化合物（ＧＳＴ）材料を含む、請求項６に記載のデバイス。
【請求項８】
前記データ線がビット線である、請求項１〜７のいずれか１項に記載のデバイス。
【請求項９】
前記クランプ回路が、前記１つ以上のデータ線を１つ以上のトランジスタに選択的に結合する、請求項１〜８のいずれか１項に記載のデバイス。
【請求項１０】
前記１つ以上のトランジスタのうちの少なくとも１つが、
そのゲートが接地される、第１ｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタと、
そのゲートが１つ以上の参照電圧に結合される、第２ＰＭＯＳトランジスタと、
厚膜酸化物のダイオード接続ｎ−チャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
薄膜酸化物のダイオード接続ＮＭＯＳトランジスタと
から成る群から選択される、請求項９に記載のデバイス。
【請求項１１】
前記ＮＭＯＳトランジスタが、ロジックにより選択的に結合される、請求項１０に記載のデバイス。
【請求項１２】
前記クランプ回路が、約１００ミリボルトの範囲内で前記逆バイアス電圧を制御するように構成される、請求項１〜１１のいずれか１項に記載のデバイス。
【請求項１３】
前記クランプ回路が、前記１つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、少なくとも５００ミリボルトだけ前記逆バイアス電圧を低減するように構成される、請求項１〜１２のいずれか１項に記載のデバイス。
【請求項１４】
前記クランプ回路が、前記１つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、約５００ミリボルト〜約８００ミリボルトの範囲内で前記逆バイアス電圧を低減するように構成される、請求項１〜１３のいずれか１項に記載のデバイス。
【請求項１５】
少なくとも１つの空間が、前記縦列デコーダを複数の部分に分離し、
追加のクランプ回路が、前記少なくとも１つの空間内に配置される、
請求項１〜１４のいずれか１項に記載のデバイス。
【請求項１６】
１つ以上のデータ線に結合される抵抗可変メモリセルの１つ以上のアレイと、
前記アレイの１次側に接続される１つ以上の横列デコーダと、
前記アレイの２次側に接続され、前記２次側が前記１次側に隣接する、１つ以上の縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される１つ以上の間隙と、
前記１つ以上の間隙内に配置され、
前記１つ以上のデータ線に選択的に結合され、
１つ以上の選択可能な経路を含む、
クランプ回路と、
前記クランプ回路に結合される選択ロジックと
を含む、メモリデバイス。
【請求項１７】
異なる前記１つ以上の選択可能な経路が、前記１つ以上の選択されていないメモリセルが結合される前記データ線に、異なる電圧を引くように構成される、請求項１６に記載のデバイス。
【請求項１８】
前記１つ以上の選択可能な経路が、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、参照電圧よりもｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタの閾電圧（Ｖｔ）の約1つ分上を引くように構成される第１選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりもＰＭＯＳトランジスタのＶｔの約1つ分上を引くように構成される第２選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも厚膜酸化物のｎ−チャンネル金属酸化半導体（ＮＭＯＳ）トランジスタのＶｔの約1つ分上を引くように構成される第３選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも薄膜酸化物ＮＭＯＳのＶｔの約1つ分上を引くように構成される第４選択可能経路と
を含む、請求句１６〜１７のいずれか１項に記載のデバイス。
【請求項１９】
特定の逆バイアス電圧を与えるように、前記参照電圧を調節することができる、請求項１８に記載のデバイス。
【請求項２０】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
少なくとも１つの間隙内に配置される前記クランプ回路が、前記少なくとも２つのアレイのうちの２つに関連するデータ線に選択的に結合される、
請求項１６〜１９のいずれか１項に記載のデバイス。
【請求項２１】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、１つ以上の異なる選択可能経路を含む、
請求項１６〜１９のいずれか１項に記載のデバイス。
【請求項２２】
第１間隙内に配置される前記クランプ回路が、第１選択可能経路を有し、
第２間隙内に配置される前記クランプ回路が、第２選択可能経路を有する、
請求項２１に記載のデバイス。
【請求項２３】
前記第１及び第２選択可能経路が、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、参照電圧よりもｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタの閾電圧（Ｖｔ）の約１つ分上を引くように構成される選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりもＰＭＯＳトランジスタのＶｔの約１つ分上を引くように構成される選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも厚膜酸化物ｎ−チャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタのＶｔの約１つ分上を引くように構成される選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも薄膜酸化物ＮＭＯＳのＶｔの約１つ分上を引くように構成される選択可能経路と
から成る群から選択される、請求項２２に記載のデバイス。
【請求項２４】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、１つ以上の選択可能な共通経路を含む、
請求項１６〜２３のいずれか１項に記載のデバイス。
【請求項２５】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、
１つ以上の異なる選択可能な経路と、
１つ以上の選択可能な共通経路と
を含む、
請求項１６〜２３のいずれか１項に記載のデバイス。
【請求項２６】
前記１つ以上の選択可能な経路のうちの少なくとも１つが、ソースフォロワである、請求項１６〜２５のいずれ１項に記載のデバイス。
【請求項２７】
抵抗可変メモリセルのアレイであって、
前記抵抗可変メモリセルが、１つ以上のデータ線に結合され、
前記アレイが、２つ以上のサブアレイに分割される、
アレイと、
前記アレイの１次側に接続される横列デコーダと、
前記アレイの２次側に接続され、前記２次側が前記１次側に隣接する、縦列デコーダと、
前記縦列デコーダを複数の部分に分割する１つ以上の空間と、
プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されるクランプ回路であって、
前記クランプ回路が、前記１つ以上の空間内に配置され、
前記クランプ回路が、前記１つ以上のデータ線に選択的に結合され、
前記クランプ回路が、１つ以上の選択可能な経路を含む、
クランプ回路と、
前記クランプ回路に結合される選択ロジックと
を含む、メモリデバイス。
【請求項２８】
前記デバイスが、
前記横列デコーダ及び前記縦列デコーダの隣に配置される間隙と、
前記間隙内に配置される追加のクランプ回路と
を含む、請求項２７に記載のデバイス。
【請求項２９】
前記サブアレイが、１つ以上の領域により分離され、
前記１つ以上の領域が、前記１つ以上の空間に隣接し、
前記１つ以上の領域が、前記アレイを動作させるのに利用される回路を含む、
請求項２７〜２８のいずれか１項に記載のデバイス。
【請求項３０】
前記アレイを動作させるのに利用される前記回路が、縦列デコーダとセンスアンプとを含む群から選択される１つ以上のものを含む、請求項２９に記載のデバイス。
【請求項３１】
メモリセルの１つ以上のアレイを動作させる方法であって、
１つ以上の選択されていないメモリセルが結合される１つ以上のデータ線を、前記１つ以上のアレイの１次側に接続される１つ以上の横列デコーダ、及び、前記１つ以上のアレイの２次側に接続される１つ以上の縦列デコーダに隣接する間隙内に配置されるクランプ回路に選択的に結合することと、
前記クランプ回路を用いて、前記１つ以上のデータ線に選択された電圧を引くことと
を含み、
前記１つ以上のデータ線に前記選択された電圧を引くことにより、前記１つ以上の選択されていないメモリセルに関連する逆バイアス電圧が制御される、
方法。
【請求項３２】
前記方法が、約１００ミリボルトの範囲内で、前記１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御することを含む、請求項３１に記載の方法。
【請求項３３】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記クランプ回路に関連する１つ以上の経路を論理的に選択することを含み、前記選択された電圧が、前記論理的に選択された経路に依存する、請求項３１〜３２のいずれか１項に記載の方法。
【請求項３４】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記メモリセルにプログラムする動作の間に、前記クランプ回路に関連する１つ以上の経路を論理的に選択することを含む、請求項３１〜３３のいずれか１項に記載の方法。
【請求項３５】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記１つ以上のデータ線に、参照電圧よりもｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタの閾電圧（Ｖｔ）の約１つ分上を引くことを含む、請求項３１〜３４のいずれか１項に記載の方法。
【請求項３６】
前記方法が、前記メモリセルにプログラムする動作の間に、前記参照電圧を変えることを含む、請求項３５に記載の方法。
【請求項３７】
前記方法が、前記参照電圧を遂次的に変えることを含む、請求項３５〜３６のいずれか１項に記載の方法。
【請求項３８】
前記方法が、
前記参照電圧を第２参照電圧に変えることと、
前記１つ以上のデータ線に、前記第２参照電圧よりもＰＭＯＳトランジスタのＶｔの約１つ分上を引くことと
を含む、請求項３５〜３７のいずれか１項に記載の方法。
【請求項３９】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記１つ以上のデータ線に、接地よりもＰＭＯＳトランジスタのＶｔの約１つ分上を引くことを含む、請求項３１〜３８のいずれか１項に記載の方法。
【請求項４０】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記１つ以上のデータ線に、接地よりも厚膜酸化物ｎ−チャンネル半導体（ＮＭＯＳ）トランジスタのＶｔの約１つ分上を引くことを含む、請求項３１〜３８のいずれか１項に記載の方法。
【請求項４１】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記１つ以上のデータ線に、接地よりも薄膜酸化物ＮＭＯＳトランジスタのＶｔの約１つ分上を引くことを含む、請求項３１〜３８のいずれか１項に記載の方法。
【請求項４２】
抵抗可変メモリセルの１つ以上のアレイを形成することと、
前記１つ以上のアレイの１次側に接続される１つ以上の横列デコーダを形成することと、
前記１つ以上のアレイの、前記１次側に隣接する２次側に接続される１つ以上の縦列デコーダを形成することと、
前記１つ以上の横列デコーダ及び前記１つ以上の縦列デコーダに隣接する間隙内にクランプ回路を形成することであって、
前記クランプ回路が、前記アレイにプログラムする動作の間に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成され、
前記クランプ回路が、複数のデータ線に選択的に結合できる、
クランプ回路を形成することと
を含む、メモリデバイスを形成する方法。
【請求項４３】
前記方法が、前記１つ以上の縦列デコーダを１つ以上の部分に分離する１つ以上の空間内に、前記クランプ回路を形成することを含む、請求項４２に記載の方法。
【請求項４４】
プロセッサと、
前記プロセッサに結合されたメモリデバイスであって、前記メモリデバイスが、
１つ以上のデータ線に結合されるメモリセルの１つ以上のアレイと、
間隙内に配置されるクランプ回路であって、
前記間隙が、前記１つ以上のアレイの１次側に接続される１つ以上の横列デコーダ、及び、前記１つ以上のアレイの２次側に接続される縦列デコーダに隣接し、
前記クランプ回路が、前記１つ以上のデータ線に選択的に結合される、
クランプ回路と
を含む、メモリデバイスと、
前記メモリデバイスに関連する制御回路と
を含む、メモリシステム。
【請求項４５】
前記メモリデバイスが、前記１つ以上の縦列デコーダの部分を分離する１つ以上の空間を含み、
追加のクランプ回路が、前記１つ以上の空間内に配置される、
請求項４４に記載のシステム。
【請求項４６】
前記クランプ回路が、前記縦列デコーダ内に配置される回路により、前記１つ以上のデータ線に選択的に結合される、請求項４４〜４５のいずれか１項に記載のシステム。
【請求項４７】
前記縦列デコーダ内に配置される前記回路が、
前記１つ以上のデータ線に分割され、
前記１つ以上のデータ線が１つ以上のマルチプレクサに結合される、
グローバルデータ線と、
前記１つ以上のデータ線に結合され、
前記１つ以上のマルチプレクサに結合され、
前記クランプ回路に結合されるプルダウン線に結合され、前記プルダウン線が前記クランプ回路に結合される、
１つ以上のトランジスタと、
前記１つ以上のマルチプレクサに結合される論理入力であって、前記論理信号を利用して前記トランジスタをオン又はオフすることができる、論理入力と
を含む、請求項４６に記載のシステム。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリデバイスは、通常、コンピュータ又は他の電子機器内の、内部半導体集積回路として提供される。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、及び抵抗可変メモリを含む、多くの異なる種類のメモリがある。
【０００２】
メモリは、揮発性のもの又は不揮発性のものであり得る。揮発性メモリは、その中に格納された情報を保持するために電力を必要とし、例えば、揮発性メモリへの電力が失われたとき、その中に格納された情報も失われる。不揮発性メモリは、対照的に、電力がなくても、その中に格納された情報は失われず、例えば、不揮発性メモリは、そのメモリへ電力が供給されてなくとも、その中に格納された情報を保持することができる。揮発性メモリの種類としては、とりわけ、ＲＡＭ、ＤＲＡＭ、及びＳＤＲＡＭが挙げられる。不揮発性メモリとしては、とりわけ、ＲＯＭ、フラッシュメモリ、及び抵抗可変メモリが挙げられる。
【０００３】
抵抗可変メモリの種類としては、とりわけ、プロクラム可能な導体メモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、及び抵抗ランダムアクセスメモリ（ＲＲＡＭ）が挙げられる。ＰＣＲＡＭメモリデバイスの物理的配置は、ＤＲＡＭデバイスの物理的配置に似ており、ＤＲＡＭセルのコンデンサが、ゲルマニウム−アンチモン−テルル化合物（ＧＳＴ）等の相変化材料に入れ替わる。ＲＲＡＭメモリデバイスの物理的配置は、例えば、ダイオード、電界効果トランジスタ（ＦＥＴ）、又はバイポーラ接合トランジスタ（ＢＪＴ）等のアクセスデバイスに接続できる可変抵抗薄膜、例えば、巨大磁気抵抗材料を含むメモリセルを含み得る。
【０００４】
ＰＣＲＡＭデバイスのメモリセル材料、例えば、ＧＳＴは、非晶性の高抵抗状態又は結晶性の低抵抗状態で存在し得る。ＰＣＲＡＭセルの抵抗状態は、そのセルに電流パルスを加えることにより変化できる。例えば、ＰＣＲＡＭセルの抵抗状態は、プログラミング電流でそのセルを加熱することにより変化できる。これにより、ＰＣＲＡＭセルは、特定の抵抗状態にプログラムされることになる。２値システムでは、例えば、非晶性の高い抵抗の状態は、１の論理状態に対応し得る。結晶性の低い抵抗の状態は、０の論理状態に対応し得る。しかしながら、対応する論理状態の選択は、任意であり、即ち、他の２値システムでは、非晶性の高い抵抗の状態は、０の論理状態に対応し得、結晶性の低い抵抗の状態は、１の論理状態に対応し得る。ＲＲＡＭセル、例えば、可変抵抗薄膜の抵抗状態は、フィルムに正及び／又は負の電気的パルスを加えることにより、増す及び／又は減らすことができる。これにより、ＲＲＡＭセルは、特定の抵抗状態にプログラムされることになり得る。
【０００５】
単一レベルメモリセル（ＳＬＣ）は、１又は０の二進数字により表記されるように、２つのプログラムされた状態を表すことができる。メモリセルは、セルが２を超える二進数字を表記するのを可能にする複数の状態に、例えば、１１１１，０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０にプログラムできる。そのようなセルは、多値メモリセル、多ビットセル、又は多レベルセル（ＭＬＣ）と呼ばれることもある。ＭＬＣにより、各セルが１を超える数字、例えば、１を超えるビットを表記できるので、メモリのセル数を増すことなく、高密度メモリを製造することができる。
【図面の簡単な説明】
【０００６】
【図１】本開示の１つ以上の実施形態で利用できる抵抗可変メモリアレイの概略図である。
【図２】本開示の１つ以上の実施形態に従う抵抗可変メモリセルのアクセスデバイスとして利用できるＰＮＰ型バイポーラ接合トランジスタについての順バイアス及び逆バイアス電流−電圧特性を示すグラフである。
【図３】本発明の１つ以上の実施形態に従うメモリデバイスの一部分の機能ブロック図である。
【図４】本開示の１つ以上の実施形態に従うメモリデバイスの一部分の機能ブロック図である。
【図５】本開示の１つ以上の実施形態に従うメモリデバイスの一部分の機能ブロック図である。
【図６】本開示の１つ以上の実施形態に従うクランプ回路の一部分を示す概略図である。
【図７】本開示の１つ以上の実施形態に従う縦列デコーダ回路の一部分を示す概略図である。
【図８】本開示の１つ以上の実施形態に従うプログラム動作中の、図６に示される４つの選択経路の電流−電圧特性を示すグラフである。
【図９】本開示の１つ以上の実施形態に従う少なくとも１つのメモリデバイスを有する電子メモリシステムの機能ブロック図である。
【図１０】本開示の１つ以上の実施形態に従う少なくとも１つのメモリデバイスを有するメモリモジュールの機能ブロック図である。
【発明を実施するための形態】
【０００７】
本明細書には、とりわけ、プログラム可能導体メモリ、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び／又は相変化ランダムアクセスメモリ（ＰＣＲＡＭ）等の抵抗可変メモリにプログラムするためのデバイス、方法、及びシステムが記載される。１つ以上の実施形態は、プログラム動作中の、選択されていないメモリセルに関連する逆バイアス漏れを最小限にできるプログラミング方式の一部として、クランプ回路を含むことができる。
【０００８】
１つ以上の実施形態は、メモリセルのアレイを含むことができる。前記メモリセルは、１つ以上の配線に結合され、横列デコーダが、前記アレイの１次側に結合され、縦列デコーダが、前記アレイの２次側に接続される。２次側は、１次側に隣接し、間隙は、横列デコーダ及び縦列デコーダに隣接し、クランプ回路は、その間隙内に配置され、１つ以上のデータ線に選択的に結合され、プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成される。
【０００９】
本開示の次の詳細な記載では、本明細書の一部を成し、説明のために本発明の１つ以上の実施形態がどのように実行され得るかを示す、付属の図面を参照する。これらの１つ以上の実施形態は、当業者が本開示の１つ以上の実施形態を実施できる程度に十分に詳細に記載される。他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、プロセス上の、電気的な又は機械的な変更がなされてもよいと理解されるべきである。
【００１０】
図１は、本開示の１つ以上の実施形態で利用できる抵抗可変メモリアレイ１００の一部分の概略図である。図１に示される実施形態では、メモリアレイ１００は、複数の相変化メモリセルを含み、各々が、関連するアクセスデバイス１０２と、抵抗可変要素１０４、例えば、相変化材料１０４とを有する。アクセスデバイス１０２を動作させて、例えば、オン／オフして、メモリセルにアクセスし、抵抗可変要素１０４上でのデータプログラミング動作及び／又はデータ読み出し動作等の動作を行うことができる。図１に示される実施形態では、アクセスデバイス１０２は、ＰＮＰ型バイポーラ接合トランジスタ（ＢＪＴｓ）である。代わりに、アクセスデバイス１０２は、当業者により理解されるように、他の種類のアクセスデバイスの中でも、ＮＰＮ型ＢＪＴ、ダイオード、及び／又は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり得る。
【００１１】
図１に示されるように、各メモリセルに関連する各ＢＪＴ１０２のベース領域は、複数のアクセス配線、例えば、ワード線１０５−０（ＷＬ０），１０５−１（ＷＬ１），．．．，１０５−Ｎ（ＷＬＮ）のうちの１つに結合される。即ち、各ワード線１０５−０，１０５−１，．．．，１０５-Ｎは、「横列」の相変化メモリセルに結合される。表記「Ｎ」を利用して、メモリアレイが複数のワード線を含むことができることを示す。用語「横列」の利用は、メモリセルの特定の直線配向及び／又は水平配向を示すことを意味するものではない。むしろ、横列は、メモリセルの配向に関係なく、特定のワード線に結合された一列のメモリセルを意味し得る。例えば、横列は、ねじれた、直線ではない配向の特定のワード線に結合された複数のメモリセルを含み得る。
【００１２】
１つ以上の実施形態では、抵抗可変要素１０４は、ゲルマニウムアンチモンテルル化合物（ＧＳＴ）材料、例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７等のＧｅ−Ｓｂ−Ｔｅ材料のような相変化カルコゲン合金であり得る。ハイフンを用いた化合物表記は、本明細書で用いられる場合、特定の混合物又は化合物内に含まれる要素を示し、示された要素を含む全ての化学量論を表すために意図されたものである。他の相変化材料としては、様々な他の相変化材料の中でも、ＧｅＴｅ，Ｉｎ−Ｓｅ，Ｓｂ２Ｔｅ３，ＧｅＳｂ，ＩｎＳｂ，Ａｓ−Ｔｅ，Ａｌ−Ｔｅ，ＳｂＳｅ，Ｇｅ−Ｓｂ−Ｔｅ，Ｇｅ−Ｓｂ−Ｓｅ，Ｔｅ−Ｇｅ−Ａｓ，Ｉｎ−Ｓｂ−Ｔｅ，Ｔｅ−Ｓｎ−Ｓｅ，Ｇｅ−Ｓｅ−Ｇａ，Ｂｉ−Ｓｅ−Ｓｂ，Ｇａ−Ｓｅ−Ｔｅ，Ｓｎ−Ｓｂ−Ｔｅ，Ｉｎ−Ｓｂ−Ｇｅ，Ｉｎ−Ｓｂ−Ｓｅ，Ｔｅ−Ｇｅ−Ｓｂ−Ｓ，Ｔｅ−Ｇｅ−Ｓｎ−Ｏ，Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ，Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ，Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ，Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ，Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ，Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ，Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ，Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ，Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ，Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ，Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ，Ｇｅ−Ｔｅ−Ｓｎ−Ｐｔ、及びＡｇ−Ｉｎ−Ｓｂ−Ｓｅ−Ｔｅを挙げることができる。しかしながら、本開示の実施形態は、それらに限定されず、同様に、他の用途の不純物及び／又は添加物を含むことができる。
【００１３】
図１に示される実施形態では、各抵抗可変要素１０４は、ビット線１０７−０（ＢＬ０），１０７−１（ＢＬ１），．．．，１０７−Ｍ（ＢＬＭ）等の複数のデータ線のうちの１つに結合される。即ち、各ビット線１０７−０，１０７−１，．．．，１０７−Ｍは、「縦列」の相変化メモリセルに結合される。表記「Ｍ」を利用して、メモリアレイが複数のビット線を含むことができることを示す。デジタル環境内でのアドレス割り当てを容易にするために、ワード線１０５−１，．．．，１０５−Ｎの数とビット線１０７−１，．．．，１０７−Ｍの数は、それぞれ、２のある冪乗、例えば、２５６ワード線×４，０９６ビット線であり得る。しかしながら、実施形態は、ワード線及び／又はビット線の特定の数に限定されない。更に、用語「縦列」の利用は、メモリセルの特定の直線配向及び／又は鉛直配向を示すことを意味していない。むしろ、縦列は、メモリセルの配向に関わりなく、特定のビット線に結合された一列のメモリセルを意味し得る。例えば、縦列は、ねじれた、例えば直線ではない様式の特定のビット線に結合された複数のメモリセルを含み得る。
【００１４】
動作中に、適切な電圧信号及び／又は電流信号、例えば、パルスをビット線１０７−０，１０７−１，．．．，１０７−Ｍとワード線１０５−０，１０５−１，．．．，１０５−Ｎに加えて、アレイ１００の相変化メモリセルにデータをプログラムする、及び／又は、その相変化メモリセルからデータを読み出すことができる。例として、本明細書に更に記載されるように、ビット線１０７−０，１０７−１，．．．，１０７−Ｍとワード線１０５−０，１０５−１，．．．，１０５−Ｎに、１つ以上の電圧を引くことにより、アレイ１００の相変化メモリセルは、データ状態にプログラムでき、例えば、書き込みできる。
【００１５】
本開示の実施形態は、図１に示される例示的アレイ１００に限定されない。例えば、当業者は、特定のメモリセルに関連するアクセスデバイス１０２が、本明細書に先に記載されたように、ＮＰＮ型ＢＪＴ、ダイオード、及び／又はＭＯＳＦＥＴ等の、ＰＮＰ型ＢＪＴ以外のデバイスであり得ることを理解するであろう。また、メモリアレイは、当業者により理解されるように、図１に示される構成以外の構成を有することができる。更に、当業者が理解するように、相変化メモリアレイ１００は、プログラム回路及び／又は検出回路（図１に示されず）に結合できる。
【００１６】
メモリアレイ１００内に示される複数の相変化メモリセルは、単一レベルセル（ＳＬＣ）及び／又は多レベルセル（ＭＬＣ）であり得る。単一レベル相変化メモリは、一般に、より非晶性の（再設定）状態、又は、一般に、より結晶性の（設定）状態にプログラムできる。そのような再設定及び／又は設定状態は、２値の０及び／又は１に対応し得る。再設定パルスとしては、比較的短い時間周期にわたりセルに印加される、比較的高い電流パルスを挙げることができる。セルに印加される電流を、相変化材料が「溶けた」後に即座に低減できることで、材料が少なくとも部分的に比較的速く冷却されるために、セルは、結晶化を可能にし得る原子の動きが一般的にそれ程起こらない、より非晶性の状態に急冷される。反対に、設定パルスとしては、比較的長い時間周期にわたり、より遅い急冷速度でセルに印加される比較的低い電流パルスを挙げることができる。例えば、電流は、相変化材料をより長い時間で冷却できるように、より緩やかに低減され得る。従って、材料は、再設定パルスの後よりも大きな程度で結晶化し得る。ある相変化材料では、より非晶性の状態に関連する抵抗率がより高く、より結晶性の状態に関連する抵抗率がより低くなり得る。
【００１７】
多レベル相変化メモリセルは、非晶と結晶との間の１つ以上の中間状態にプログラムできる。つまり、多レベル相変化メモリセルは、構造的順序の様々なレベルにプログラムできる。特定の電流レベルで１つ以上のプログラミングパルスを加えることにより、セルに所与の抵抗状態をプログラムすることができる。適切なプログラミング電流で、セルに、一部では非晶性の、一部では結晶性の構造を有する１つ以上の中間状態をプログラムすることができ、多レベルの抵抗状態を準備することができる。特定のセルに対して選択されるプログラム状態の数は、例えば、所望の用途、設計及びプロセス限界、例えば、プログラミング時間、検出時間、検出回路の精度、及び他の要因に基づき得る。
【００１８】
１つ以上の実施形態では、抵抗可変メモリアレイの抵抗可変メモリセル、例えば、アレイ１００の相変化メモリセルは、前記アレイのビット線とワード線、例えば、ビット線１０７−０，１０７−１，．．．，１０７−Ｍとワード線１０５−０，１０５−１，．．．，１０５−Ｎに、１つ以上の電圧を引くことにより、データ状態をプログラムでき、例えば、書き込みできる。例えば、プログラムされたメモリセルが結合されるビット線、例えば、書き込みされたビット線に、高い電圧、例えば、３．５ボルトを引き、プログラムされたメモリセルの相変化材料を「溶かす」ことができ、プログラムされたメモリセルが結合されるワード線、例えば、書き込まれたワード線を接地する、例えば、０ボルトにすることができる。加えて、他のビット線、例えば、選択されていないビット線を、接地付近に、例えば、０ボルト付近に引くことにより、書き込まれたワード線に沿ったデータ崩壊を防止すること等ができ、他のワード線、例えば、選択されていないワード線に、高い電圧、例えば、３．５ボルトを引くことで、書き込まれたビット線に沿ったデータ崩壊を防止すること等ができる。本明細書で利用される場合、「プログラムされたメモリセル」は、プログラム動作中の特定の時間でプログラムされるべき、及び／又は、プログラムされたメモリセルを意味する。「選択されていないメモリセル」は、プログラム動作中の特定の時間でプログラムされるべきではない、及び／又は、プログラムされなかったメモリを意味する。本明細書で利用される場合、「書き込まれたビット線」及び「書き込まれたワード線」は、それぞれ、プログラムされたメモリセルが結合されるビット線及びワード線を意味する。本明細書で利用される場合、用語「選択されていないビット線」及び「選択されていないワード線」は、それぞれ、プログラムされたメモリセルに結合されていないビット線及びワード線を意味する。
【００１９】
例えば、アクセスデバイス１０２及び相変化材料１０４に関連するメモリセルをプログラムするように設計されたプログラム動作では、ビット線１０７−１に３．５ボルトを引くことができ、ワード線１０５−１を接地することができ、ビット線１０７−０及び１０７−Ｍを接地付近に引くことができ、ワード線１０５−０及び１０５−Ｍに３．５ボルトを引くことができる。この例では、アクセスデバイス１０２と相変化材料１０４に関連するメモリセルは、プログラムされたメモリセルであり、アレイ１００内の他のメモリセルは、選択されていないメモリセルであり、ビット線１０７−１は、書き込まれたビット線であり、ワード線１０５−１は、書き込まれたワード線であり、ビット線１０７−０及び１０７−Ｍは、選択されていないビット線であり、ワード線１０５−０及び１０５−Ｎは、選択されていないワード線である。しかしながら、本開示の実施形態は、この実施例に限定されず、他のプログラム動作及び／又はプログラミング方法を含むことができる。
【００２０】
１つの実施形態では、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていない任意のメモリセルは、そのメモリセルを横切る高い逆バイアス電圧を有することがあり、それにより、漏れ電流が、メモリデバイスを通り流れることがある。例えば、本明細書に先に記載されたプログラム動作では、ビット線１０７−０とワード線１０５−０、ビット線１０７−Ｍとワード線１０５−０、ビット線１０７−０とワード線１０５−Ｎ、及びビット線１０７−Ｍとワード線１０５−Ｎに結合されるメモリセルは、各々が、高い逆バイアス電圧を有する。アレイ内の大部分のメモリセルは、プログラム動作中に、書き込まれたビット線又は書き込まれたワード線に結合されていないので、その大部分のメモリセルは、高い逆バイアス電圧を有することがあり、それにより、メモリデバイスを横切る大量の漏れ電流が生成されることがあり得る。そのような電流漏れにより、プログラム動作中にメモリデバイスにより消費される電流量は、増加し得る。例えば、１つのそのようなメモリセルを横切る逆バイアス電圧により、約１０ピコアンペアの漏れ電流が生じることがある。故に、１つのギガビットアレイでは、全漏れ電流は、約１０ミリアンペアであり得、その結果、そのアレイにプログラムする動作の間の電流消費が、約１０ミリアンペア分増加することになり得る。
【００２１】
加えて、当業者は、１つ以上の実施形態では、漏れ電流が、ポンプ供給源から流れることがあり、それにより、メモリデバイスの電流消費への逆バイアス電圧の影響の大きさが更に増し得ることを理解するであろう。つまり、メモリデバイスの消費電力は、逆バイアス電圧により生じる漏れ電流の数倍であり得、ポンプの効率に依存し得る。例えば、そのポンプの効率が２５％である場合、プログラム動作中にメモリデバイスにより引き出される電流量は、４倍に増加し得る。故に、先の実施例で記載されたギガビットメモリアレイにプログラムするのに効率２５％のポンプを利用する場合、逆バイアス電圧により、プログラム動作中のメモリデバイスの電流消費が、約４０ミリアンペア分増加し得る。
【００２２】
図２は、本開示の１つ以上の実施形態に従って抵抗可変メモリセル内でアクセスデバイスとして利用できるＰＮＰ型バイポーラ接合トランジスタ（ＢＪＴ）、例えば、図１に示されるＰＮＰ型ＢＪＴ  １０２の順バイアス及び逆バイアス電流−電圧特性を示すグラフである。ＰＮＰ型ＢＪＴの順バイアス特性は、グラフ２００の左側に示され、ＰＮＰ型ＢＪＴの逆バイアス特性は、グラフ２００の右側に示される。黒の正方形は、所与の順バイアス電圧に対するＰＮＰ型ＢＪＴのエミッタ電流を表し、白の正方形は、所与の順バイアス電圧又は逆バイアス電圧に対するＰＮＰ型ＢＪＴのベース電流を表す。電流−電圧曲線の円状の領域は、本開示の１つ以上の実施形態に従う抵抗可変メモリセルに対するプログラム領域を表す。
【００２３】
グラフ２００に示される逆バイアス電流は、図１に関連して先に記載された漏れ電流に対応する。つまり、グラフ２００の右側は、ＰＮＰ型ＢＪＴの逆バイアス電圧と漏れ電流との関係を示し、その関係は、図１に関連して記載される１つ以上のプログラム動作を受け得る抵抗可変メモリアレイ、例えば、図１に示されるアレイ１００の一部である、抵抗可変メモリセル内のアクセスデバイスとして利用できる。漏れ電流は、対数スケールで示される。グラフ２００内の逆バイアス曲線により示されるように、抵抗可変メモリセル用のアクセスデバイスとして利用される抵抗可変メモリセル、例えば、ＰＮＰ型ＢＪＴの漏れ電流は、メモリセルの逆バイアス電圧に指数的に依存する。つまり、プログラム動作中に大きな逆バイアス電圧を有するメモリセル、例えば、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていないメモリセルの逆バイアス電圧を低くすることにより、メモリデバイスを横切る漏れ電流は、指数的に減少することになり得る。例えば、電圧のほぼ数十分の一まで逆バイアス電圧を低減し得ることにより、メモリデバイスを横切る漏れ電流が、約半分まで減少する。漏れ電流がそのように指数的に減少することにより、プログラム動作中のメモリデバイスにより消費される電流量は、指数的に減少することになり得る。
【００２４】
グラフ２００は、ＰＮＰ型ＢＪＴアクセスデバイスに関連する逆バイアス曲線を示しているが、他のアクセスデバイス、例えば、ＮＰＮ型ＢＪＴ、ダイオード、及び／又はＭＯＳＦＥＴが、類似の逆バイアス曲線を有し得る。つまり、アクセスデバイスとしてＮＰＮ型ＢＪＴ、ダイオード、及び／又はＭＯＳＦＥＴを利用する抵抗可変メモリセルの漏れ電流も、メモリセルの逆バイアス電圧に指数的に依存し得る。
【００２５】
図３は、本開示の１つ以上の実施形態に従うメモリデバイス３００の一部分の機能ブロック図である。図３に示される実施形態では、メモリデバイス３００は、メモリアレイ３２０、縦列デコーダ３２２、横列デコーダ３２４、及び間隔３２６を含む。当業者により理解されるように、メモリデバイス３００は、本開示の１つ以上の実施形態を覆い隠さないように図３には示されていない、追加の部品及び／又は回路も含むことができる。
【００２６】
１つの実施形態では、メモリアレイ３２０は、抵抗可変メモリアレイであり得る。１つ以上の実施形態では、メモリアレイ３２０は、図１に関連して先に記載されたアレイ１００に類似の抵抗可変メモリアレイであり得る。１つ以上の実施形態では、縦列デコーダ３２２と横列デコーダ３２４は、メモリアレイ、例えばアレイ３２０内の対応するメモリ位置にアクセスするためのメモリアドレス信号を受信し、デコードすることができる。
【００２７】
図３に示される実施形態では、横列デコーダ３２４は、メモリアレイ３２０の１次側に接続され、縦列デコーダ３２２は、その１次側に隣接する、メモリアレイ３２０の２次側に接続される。縦列デコーダ３２２と横列デコーダ３２４は、図３に示される実施形態では、メモリアレイ３２０に物理的に接続されているものとして示されているが、本開示の実施形態は、それに限定されず、縦列デコーダ及び／又は横列デコーダが、アレイから物理的に分離されるが電気的に接続されている、実施形態を含んでもよい。つまり、用語「接続された」は、本明細書で利用される場合、物理的接続及び／又は電気的接続を含み得る。
【００２８】
図３に示される実施形態では、メモリデバイス３００は、縦列デコーダ３２２及び横列デコーダ３２４に隣接する間隙３２６を含む。１つ以上の実施形態では、間隙３２６は、メモリアレイ３２０に関連するビット線に選択的に結合されたクランプ回路を含むことができる。クランプ回路は、また、１つ以上の選択されていないメモリセル、例えば、メモリアレイ３２０にプログラムする動作の間に、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていない任意のメモリセルに関連する逆バイアス電圧を制御するように構成できる。そのようなクランプ回路は、図６〜図８に関連して更に記載されることになる。
【００２９】
図４は、本開示の１つ以上の実施形態に従うメモリデバイス４００の一部分の機能ブロック図である。図４に示される実施形態では、メモリデバイス４００は、メモリアレイ４２０−０，４２０−１，．．．，４２０−Ｎ、縦列デコーダ４２２−０，４２２−１，．．．，４２２−Ｎ、横列デコーダ４２４−０，４２４−１，．．．，４２４−Ｎ、及び間隙４２６−０，４２６−１，．．．，４２６−Ｎを含む。表記「Ｎ」を利用して、メモリデバイス４００が、複数のメモリアレイ、縦列デコーダ、横列デコーダ、及び／又は間隙を含むことができることを示す。当業者により理解されるように、メモリデバイス４００は、本開示の１つ以上の実施形態を覆い隠さないように図４には示されていない、追加の部品及び／又は回路を含むこともできる。
【００３０】
１つ以上の実施形態では、メモリアレイ４２０−０，４２０−１，．．．，４２０−Ｎは、抵抗可変メモリアレイであり得る。１つ以上の実施形態では、メモリアレイは、図１に関連して先に記載されたアレイ１００に類似する抵抗可変メモリアレイであり得る。１つ以上の実施形態では、縦列デコーダ４２２−０，４２２−１，．．．，４２２−Ｎ、及び横列デコーダ４２４−０，４２０−１，．．．，４２４−Ｎは、メモリアレイ内の対応するメモリ位置にアクセスするためのメモリアドレス信号を受信し、デコードすることができる。
【００３１】
図４に示される実施形態では、各横列デコーダ４２４−０，４２４−１，．．．，４２４−Ｎは、関連するメモリアレイ４２０−０，４２０−１，．．．，４２０−Ｎの１次側に接続され、各縦列デコーダ４２４−０，４２４−１，．．．，４２４−Ｎは、関連するメモリアレイ４２０−０、４２０−１，．．．，４２０−Ｎの２次側に接続される。縦列デコーダと横列デコーダは、図４に示される実施形態では、メモリアレイに物理的に接続されているものとして示されているが、本開示の実施形態は、図３に関連して先に記載されたように、それに限定されない。
【００３２】
図４に示される実施形態では、メモリデバイス４００は、それぞれ、縦列デコーダ４２２−０，４２２−１，．．．，４２２−Ｎ及び横列デコーダ４２４−０，４２４−１，．．．，４２４−Ｎの隣に配置される間隙４２６−０，４２６−１，．．．，４２６−Ｎを含む。１つ以上の実施形態では、間隙４２６−０，４２６−１，．．．，４２６−Ｎは、それぞれ、メモリアレイ４２０−０，４２０−１，．．．，４２０−Ｎに関連するビット線に選択的に結合されたクランプ回路を含むことができる。クランプ回路は、また、１つ以上の選択されていないメモリセル、例えば、そのメモリアレイにプログラムする動作の間に、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていない任意のメモリセルに関連する逆バイアス電圧を制御するように構成できる。そのようなクランプ回路は、図６〜図８に関連して更に記載されることになる。
【００３３】
１つ以上の実施形態では、間隙内に配置されるクランプ回路は、多重メモリアレイに関連するビット線に選択的に結合できる。例えば、間隙４２６−１内に配置されるクランプ回路は、メモリアレイ４２０−０に関連するビット線に選択的に結合でき、メモリアレイ４２０−１に関連するビット線に選択的に結合できる。１つの実施形態では、間隙に配置されるクランプ回路は、第１メモリアレイに関連する複数のビット線に選択的に結合でき、第２メモリアレイに関連する同じ数のビット線に選択的に結合できる。例えば、間隙４２６−１内に配置されるクランプ回路は、メモリアレイ４２０−０に関連する５００本のビット線に選択的に結合でき、メモリアレイ４２０−１に関連する５００本のビット線に選択的に結合できる。しかしながら、本開示の実施形態は、これらの実施例に限定されない。複数のアレイに関連するビット線に、間隙に配置されるクランプ回路を選択的に結合することにより、クランプ回路と、そのクランプ回路が選択的に結合されるビット線との間の距離を増すことができ、それにより、ビット線にクランプ回路を選択的に結合するのに必要とされる、回路の長さ及び／又は量を減らすことができる。
【００３４】
図５は、本開示の１つ以上の実施形態に従うメモリデバイス５００の一部分の機能ブロック図である。図５に示される実施形態では、メモリデバイス５００は、サブアレイ５２０ａ及び５２０ｂに分割されたメモリアレイを含む。表記「ａ」及び「ｂ」を利用して、各々のサブアレイ、例えば、５２０ａ及び５２０ｂが、単一メモリアレイの一部分である、例えば、そのアレイから発するものであることを示す。図５に示された実施形態は、２つのサブアレイに分割されたメモリアレイを示しているが、本開示の実施形態は、それに限定されず、任意の数のサブアレイに分割されたメモリアレイを含むことができる。
【００３５】
１つ以上の実施形態では、サブアレイ５２０ａ及び５２０ｂは、抵抗可変メモリアレイの一部であり得る。１つ以上の実施形態では、サブアレイ５２０ａ及び５２０ｂは、図１に関連して先に記載されたアレイ１００に類似する抵抗可変メモリアレイの一部であり得る。
【００３６】
図５に示される実施形態は、横列デコーダ５２４と、部分５２２ａ及び５２２ｂに分割された縦列デコーダも含む。部分５２２ａは、サブアレイ５２０ａに関連し、部分５２２ｂは、サブアレイ５２０ｂに関連する。１つ以上の実施形態では、縦列デコーダと縦列デコーダは、サブアレイ、例えば、サブアレイ５２０ａ及び５２０ｂ内の対応するメモリ位置にアクセスするためのメモリアドレス信号を受信し、デコードすることができる。図５に示されるように、縦列デコーダの部分５２２ａ及び５２２ｂは、空間５２７により分離できる。
【００３７】
図５に示される実施形態では、横列デコーダ５２４は、サブアレイ５２０ａの１次側に接続され、縦列デコーダの部分５２２ａ及び５２２ｂは、その１次側に隣接する、サブアレイ５２０ａ及び５２０ｂの２次側に接続される。横列デコーダ５２４と縦列デコーダの部分５２２ａ及び５２２ｂは、図５に示される実施形態では、サブアレイ５２０ａ及び５２０ｂに物理的に接続されているように示されているが、本開示の実施形態は、図３に関連して先に記載されたように、それに限定されない。
【００３８】
図５に示される実施形態は、縦列デコーダの部分５２２ａ及び横列デコーダ５２４の隣に配置される間隙５２６も含む。１つ以上の実施形態では、間隙５２６及び／又は空間５２７は、サブアレイ５２０ａ及び／又は５２０ｂに関連するビット線に選択的に結合されるクランプ回路を含むことができる。クランプ回路は、また、１つ以上の選択されていないメモリセル、例えば、サブアレイ５２０ａ及び／又はサブアレイ５２０ｂにプログラムする動作の間に、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていない任意のセルに関連する逆バイアス電圧を制御するように構成できる。そのようなクランプ回路は、図６〜図８に関連して更に記載されることになる。
【００３９】
図５に示される実施形態では、サブアレイ５２０ａ及び５２０ｂは、領域５２８により分離される。図５に示される実施形態では、領域５２８は、空間５２７に分割される。１つ以上の実施形態では、領域５２８は、サブアレイ５２０ａ及び／又はサブアレイ５２０ｂを動作させるのに利用される追加の回路を含むことができる。追加の回路は、例えば、他の回路の中で、検出回路、例えば、１つ以上のセンスアンプ及び／又は横列デコーダを含むことができる。
【００４０】
１つ以上の実施形態では、メモリデバイス５００は、当業者に理解されるように、追加の部品及び／又は回路も含むことができる。そのような追加の部品及び／又は回路は、本開示の１つ以上の実施形態を覆い隠さないように図５には示されなかった。
【００４１】
図６は、本開示の１つ以上の実施形態に従うクランプ回路６００の一部分を示す概略図である。クランプ回路６００を利用して、抵抗可変メモリセル、アレイ、及び／又はデバイスにプログラムする、例えば、書き込む動作の間に、１つ以上の選択されていないメモリセル、例えば、書き込まれたビット線又は書き込まれたワード線のどちらかに結合されていない任意のメモリセルに関連する逆バイアス電圧を制御することができる。しかしながら、本開示の実施形態は、図６に示される特定のクランプ回路に限定されず、抵抗可変メモリセル、アレイ、及び／又はデバイスにプログラムする動作の間に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するのに利用できる他のクランプ回路構成を含むことができる。
【００４２】
図６に示される実施形態では、クランプ回路６００は、４つの選択可能な経路、例えば、経路６６１，６６２，６６３，及び６６４を含み、各経路は、抵抗可変メモリセル、アレイ、及び／又はデバイスにプログラムする動作の間に、１つ以上の選択されていないセルに関連する逆バイアス電圧を制御できる。１つ以上の実施形態では、１つ以上の経路は、ソースフォロワとして働く。第１経路、例えば、経路６６１は、そのゲートが接地に接続される、ｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタ６３１を含むことができる。第２経路、例えば、経路６２２は、そのゲートが入力参照電源、例えば、Ｖｒｅｆに接続された、ＰＭＯＳトランジスタ６３２を含むことができる。第３経路、例えば、経路６６３は、ｎ−チャンネルの金属酸化物半導体（ＮＭＯＳ）トランジスタ６３３を含むことができる。第４経路、例えば、経路６６４は、ＮＭＯＳトランジスタ６３４を含むことができる。しかしながら、本開示の実施形態は、図６に示される経路に限定されず、プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成された他の選択可能な経路を含むことができる。
【００４３】
１つ以上の実施形態では、ＮＭＯＳトランジスタ６３３は、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタであり得、ＮＭＯＳトランジスタ６３４は、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタであり得る。厚膜酸化物のダイオード接続ＮＭＯＳは、薄膜酸化物のダイオード接続ＮＭＯＳよりも比較的厚膜酸化物層を有する。例えば、一実施形態では、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタ６３３の酸化物層は、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタ６３４の酸化物層の２倍の厚さであり得る。別の実施形態では、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタ６３３の酸化物層は、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタ６３４の酸化物層の３倍の厚さであり得る。しかしながら、本開示の実施形態は、先の実施例に限定されない。更に、当業者により理解されるように、トランジスタの酸化物層の厚さは、トランジスタを製造するのに利用されるプロセスに依存する。故に、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタ６３３と薄膜酸化物のダイオード接続トランジスタ６３４の寸法決めは、トランジスタを製造するのに利用されるプロセスに依存し得る。
【００４４】
図６に示される実施形態に示される各々の選択可能な経路は、選択ロジック、例えば、ＥｎＢｉａｓ＜０：１＞信号及び／又はＥｎＢｉａｓＦ＜０：１＞信号に結合されるＮＭＯＳトランジスタを含む。第１経路、例えば、経路６６１は、ＮＭＯＳトランジスタ６４１及び６４２を含むことができ、ＮＭＯＳトランジスタ６４１は、ＥｎＢｉａｓ＜０＞信号に結合でき、ＮＭＯＳトランジスタ６４２は、ＥｎＢｉａｓＦ＜１＞信号に結合できる。第２経路、例えば、経路６６２は、ＮＭＯＳトランジスタ６４３及び６４４を含むことができ、ＮＭＯＳトランジスタ６４３は、ＥｎＢｉａｓＦ＜０＞に結合でき、ＮＭＯＳトランジスタ６４４は、ＥｎＢｉａｓＦ＜１＞信号に結合できる。第３経路、例えば、経路６６３は、ＮＭＯＳトランジスタ６４５及び６４６を含むことができ、ＮＭＯＳトランジスタ６４５は、ＥｎＢｉａｓＦ＜０＞信号に結合でき、ＮＭＯＳトランジスタ６４６は、ＥｎＢｉａｓ＜１＞信号に結合できる。第４信号、経路６６４は、ＮＭＯＳトランジスタ６４７及び６４８を含むことができ、ＮＭＯＳトランジスタ６４７は、ＥｎＢｉａｓ＜０＞信号を結合でき、ＮＭＯＳトランジスタ６４８は、ＥｎＢｉａｓ＜１＞信号に結合できる。
【００４５】
図６に示される実施形態では、クランプ回路６００は、プルダウン線６３６を含む。図６に示されるように、クランプ回路６００の各々の選択可能な経路、例えば、経路６６１，６６２，６６３及び６６４は、プルダウン線６３６に結合できる。プルダウン線６３６は、抵抗可変メモリアレイ、例えば、図１に示される（図６に示されず）アレイ１００の１つ以上のビット線、例えば、図１に示されるビット線１０７−０，１０７−１，．．．，１０７−Ｍにも選択的に結合できる。つまり、１つ以上の実施形態では、クランプ回路６００の各々の選択可能な経路は、プルダウン線６３６を介して、アレイの１つ以上のビット線に選択的に結合できる。１つ以上の実施形態では、プルダウン線６３６は、抵抗可変メモリアレイに接続される縦列デコーダ内に配置される回路により、１つ以上のビット線に選択的に結合できる。プルダウン線、および、プルダウン線に１つ以上のビット線を選択的に結合することは、図７に関連して更に記載されることになる。
【００４６】
１つ以上の実施形態では、クランプ回路６００は、間隙、例えば、図３に示される間隙３２６、図４に示される間隙４２６−０，４２６−１，．．．，４２６−Ｎ、及び／又は、図５に示される間隙５２６内に配置でき、前記間隙は、図３〜図５に関連して先に記載されたように、抵抗可変メモリアレイの１次側に接続される横列デコーダ、及び、抵抗可変メモリアレイの２次側に接続される縦列デコーダの隣に配置される。この間隙がメモリデバイス内に既に存在するので、間隙内にクランプ回路を配置しても、メモリデバイスの寸法及び／又は配置領域は、増加しない。加えて、この間隙に容易にアクセスできるので、この間隙内にクランプ回路を配置することで、メモリデバイスの開発プロセス中にクランプ回路を変更する必要があれば、そうすることが容易になる。更に、各々の個別のビット線に対して個別のクランプ回路を必要とする代わりに、間隙内にクランプ回路を配置することで、アレイに関連する複数のビット線と共に、クランプ回路を利用することができる。例えば、１つ以上の実施形態では、アレイに関連する各ビット線は、１つの特定のクランプ回路、例えば、クランプ回路６００に選択的に結合できる。加えて、この間隙内にクランプ回路を配置することにより、クランプ回路とビット線との間の長さが最小限になる。つまり、クランプ回路を配置することにより、プルダウン線６２６の長さが最小限になり、プルダウン線に沿った電圧降下を最小限にし、より予想可能な逆バイアス電圧を確保することができる。
【００４７】
１つ以上の実施形態では、クランプ回路６００は、複数の間隙、例えば、図４に示される間隙４２６−０，４２６−１，．．．，４２６−Ｎ内に配置でき、前記間隙は、図４に関連して先に記載されたように、複数の抵抗可変メモリアレイの横列デコーダ及び縦列デコーダの隣に配置される。１つ以上の実施形態では、図４に関連して先に記載されたように、特定の間隙内に配置されるクランプ回路は、複数のアレイに関連するビット線に選択的に結合できる。１つ以上の実施形態では、異なる間隙内に配置されるクランプ回路は、１つ以上の異なる選択可能な経路を含む、及び／又は、１つ以上の選択可能な共通経路を有することができる。例えば、図４及び図６を参照して、間隙４２６−０は、第１経路、例えば、経路６６１を含むことができ、間隙４２６−１は、第２経路、例えば、経路６６２等を含むことができる。第２実施例として、間隙４２６−０は、第１経路、例えば経路６６２と、第２経路、例えば経路６６４とを含み、間隙４２６−１は、第３経路、例えば、経路６６３と、間隙４２６−０内に配置される経路のうちの１つと同じ第４経路、例えば、経路６６４等を含むことができる。しかしながら、本開示の実施形態は、先の実施例に限定されない。
【００４８】
１つ以上の実施形態では、クランプ回路６００は、図５に関連して先に記載されたように、１つ以上のサブアレイに分割された抵抗可変メモリアレイに関連する縦列デコーダ内の１つ以上の空間、例えば、図５に示される空間５２７内に配置できる。１つ以上の空間内にクランプ回路を配置することで、間隙内にクランプ回路を配置することに関して本明細書で先に記載された利点に類似する利点を与えることができる。１つ以上の実施形態では、異なる空間に配置されるクランプ回路は、異なる間隙内に配置されるクランプ回路に関して本明細書で先に記載された方法に類似する方法で、１つ以上の異なる選択可能な経路を含むことができる、及び／又は、１つ以上の選択可能な共通経路を含むことができる。
【００４９】
１つ以上の実施形態では、クランプ回路６００の１つ以上の選択可能な経路、例えば、経路６６１，６６２，６６３及び６６４は、当業者により理解されるように、随時選択できる、例えば、プログラム動作中に、ＥｎＢｉａｓ＜０：１＞信号及び／又はＥｎＢｉａｓＦ＜０：１＞信号を切り替えることにより選択できる。１つ以上の選択可能な経路は、プルダウン線６３６を介して、抵抗可変メモリアレイに関連する１つ以上のビット線に選択的に結合され、そのアレイにプログラムする動作の間に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御することができる。１つ以上のビット線に、選択された経路を選択的に結合することは、図７に関連して更に記載されることになる。
【００５０】
１つ以上の実施形態では、クランプ回路６００は、１つ以上の選択されていないメモリセルが結合されるビット線に選択された電圧を引くことにより、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御することができる。１つ以上の実施形態では、１つ以上の選択されていないメモリセルが結合されるビット線に引かれる、選択された電圧は、選択された経路に依存し得る。つまり、クランプ回路６００の異なる選択可能な経路、例えば、経路６６１，６６２，６６３及び６６４は、ビット線に異なる電圧を引くことができる。例えば、第１経路、例えば、経路６６１は、ビット線に、接地よりもＰＭＯＳトランジスタ閾電圧（Ｖｔ）の約１つ分上を引くことができる。第２経路、例えば、経路６６２は、ビット線に、トランジスタのゲートに印加される参照電圧、例えば、ＶｒｅｆよりもＰＭＯＳトランジスタＶｔの約１つ分上を引くことができる。第３経路、経路６６３は、ビット線に、接地よりも、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタＶｔの約１つ分上を引くことできる。第４経路は、例えば、経路６６４は、ビット線に、接地よりも、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタＶｔの約１つ分上を引くことができる。しかしながら、本開示の実施形態は、先の実施例に限定されず、ビット線に他の電圧を引くことができる他の選択可能な経路を含むことができる。本明細書に利用される場合、閾電圧（Ｖｔ）は、当業者により理解されるように、トランジスタのチャンネルが形成され始めるゲート電圧を意味する。つまり、ＰＭＯＳトランジスタのＶｔは、ＰＭＯＳトランジスタのチャンネルが形成され始めるゲート電圧である。厚膜酸化物のダイオード接続ＮＭＯＳトランジスタのＶｔは、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタのチャンネルが形成され始めるゲート電圧である。薄膜酸化物のダイオード接続ＮＭＯＳトランジスタのＶｔは、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタのチャンネルが形成され始めるゲート電圧である。
【００５１】
１つ以上の実施形態では、参照電圧、例えば、Ｖｒｅｆは、プログラム動作中に変更され、特定の逆バイアス電圧を与えることができる。つまり、１つ以上の実施形態では、異なる参照電圧を、ＰＭＯＳトランジスタ６３２のゲートに逐次的に印加することができる。第２経路、例えば、経路６６２は、ビット線に、各参照電圧よりＰＭＯＳトランジスタＶｔの約１つ分上を遂次的に引き、特定の逆バイアス電圧を与えることができる。
【００５２】
１つ以上の実施形態では、クランプ回路６００は、約１００ミリボルトの範囲内で、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御することができる。１つ以上の実施形態では、そのクランプ回路は、１つ以上の選択されていないメモリセルが接地付近に保持されている時の逆バイアス電圧と比べて、少なくとも５００ミリボルトだけ、逆バイアス電圧を低減することができる。１つ以上の実施形態では、クランプ回路は、１つ以上の選択されていないメモリセルが接地付近に保持されている時の逆バイアス電圧と比べて、約５００ミリボルト〜８００ミリボルトの範囲内で、逆バイアス電圧を低減することができる。
【００５３】
図７は、本開示の１つ以上の実施形態に従う縦列デコーダ回路７００の一部分を示す概略図である。縦列デコーダ回路７００を利用して、抵抗可変メモリアレイ、例えば、図１に示されるアレイ１００に関連する１つ以上のビット線、例えば、図１に示されるビット線１０７−０，１０７−１，．．．，１０７−Ｍを、クランプ回路、例えば、図６に示されるクランプ回路６００に選択的に結合することができる。しかしながら、本開示の実施形態は、図７に示される特定の縦列デコーダ回路に限定されず、クランプ回路に１つ以上のビット線を選択的に結合するように構成される他の回路及び／又はデバイスを含むことができる。
【００５４】
１つ以上の実施形態では、縦列デコーダ回路７００は、抵抗可変メモリアレイに接続される縦列デコーダ、例えば、図３に示される縦列デコーダ３２２、図４に示されるデコーダ４２２−０，４２２−１，．．，，４２２−Ｎ、及び／又は、図５に示される縦列デコーダの部分５２２ａ及び５２２ｂ内に配置できる。しかしながら、本開示の実施形態は、それに限定されず、回路７００が抵抗可変メモリデバイス内のいずれかの場所に配置される実施形態を含むことができる。更に、当業者により認識されるように、回路７００がその内部に配置され得る縦列デコーダは、本開示の１つ以上の実施形態を覆い隠さないように図７には示されていない、追加の部品及び／又は回路も含むことができる。
【００５５】
図７に示される実施形態では、縦列デコーダ回路７００は、ビット線７０７−０，７０７−１，．．．，７０７−Ｍに分割できるグローバルビット線７０７を含む。回路７００は、パストランジスタ７５１−０，７５１−１，．．．，７５１−Ｍとマルチプレクサ７５３−０，７５３−１，．，．，７５３−Ｍも含む。表示「Ｍ」を利用して、縦列デコーダ回路７００が、複数のビット線、パストランジスタ、及び／又はマルチプレクサを含むことができることを示す。回路７００は、プルダウン線７３６も含む。
【００５６】
図７に示されるように、ビット線７０７−０は、マルチプレクサ７５３−０を通過でき、ビット線７０７−１は、マルチプレクサ７５３−１を通過でき、ビット線７０７−Ｍは、マルチプレクサ７５３−Ｍを通過できる。１つ以上の実施形態では、ビット線は、抵抗可変メモリアレイ、例えば、図１に示される（図７に示されず）アレイ１００内に配置される抵抗可変メモリセルにも結合できる。図７に示されるように、各ビット線は、パストランジスタ、例えば７５１−０，７５１−１，．．．，７５１−Ｍにも結合できる。
【００５７】
図７に示されるように、論理信号Ｃｓ＜０＞及びＣｓＦ＜０＞は、マルチプレクサ７５３−０に結合でき、論理信号Ｃｓ＜１＞及びＣｓＦ＜１＞は、マルチプレクサ７５３−１に結合でき、論理信号Ｃｓ＜Ｍ＞及びＣｓＦ＜Ｍ＞は、マルチプレクサ７５３−Ｍに結合できる。図７に示されるように、マルチプレクサ７５３−０は、パストランジスタ７５１−０に結合でき、マルチプレクサ７５３−１は、パストランジスタ７５１−１に結合でき、マルチプレクサ７５３−Ｍは、パストランジスタ７５１−Ｍに結合できる。図７に示されるように、パストランジスタは、プルダウン線７３６に結合できる。
【００５８】
１つ以上の実施形態では、当業者により理解されるように、Ｃｓ及びＣｓＦ論理信号を利用して、パストランジスタをオン及び／又はオフすることができる。パストランジスタをオンすることで、パストランジスタが結合されるビット線を、プルダウン線７３６に結合することができる。例えば、パストランジスタ７５１−０をオンすることにより、ビット線７０７−０をプルダウン線７３６に結合することができる。しかしながら、パストランジスタをオフすれば、パストランジスタが結合されるビット線は、プルダウン線に結合されない。
【００５９】
１つ以上の実施形態では、プルダウン線７３６は、クランプ回路、例えば、図６に示されるクランプ回路６００に結合できる。故に、１つ以上の実施形態では、パストランジスタ７５１−０，７５１−１，．．．，７５１−Ｍをオンすることにより、ビット線７０７−０，７０７−１，．．．，７０７−Ｍを、クランプ回路、例えば、図６に示されるクランプ回路６００に結合することができる。
【００６０】
１つ以上の実施形態では、論理信号を利用して、１つ以上のパストランジスタを選択的にオンすることができる。つまり、１つ以上の実施形態では、ビット線は、クランプ回路に選択的に結合できる。例えば、プログラム動作中に、１つ以上のビット線に結合されるパストランジスタのみをオンすることにより、選択されていないメモリセルが結合される１つ以上のビット線を、クランプ回路に選択的に結合することができる。例えば、ビット線７０７−１に結合されたメモリセルがプログラムされるプログラム動作の間に、パストランジスタ７５１−０及び７５１−Ｍをオンすることにより、ビット線７０７−０及び７０７−Ｍをクランプ回路に選択的に結合することができる。しかしながら、本開示の実施形態は、この実施例に限定されない。
【００６１】
図８は、本開示の１つ以上の実施形態に従うクランプ回路６００とカラム縦列デコーダ７００を利用して、プログラム動作のシミュレーション中の、図６に示される４つの選択可能な経路、例えば、６６１，６６２，６６３及び６６４の電流−電圧特性を示すグラフ８００である。グラフ８００の横軸は、直線スケールで０〜８００ミリボルトの電圧を表し、グラフ８００の縦軸は、直線スケールで０〜−３６０マイクロアンペアの電流を表す。電圧は、グラフ８００のｘ軸上にミリボルトで示され、電流は、グラフ８００のｙ軸上にマイクロアンペアで示される。曲線８３１は、第１経路、例えば、経路６６１の電流−電圧特性を表す。曲線８３２は、第２経路、例えば、経路６６２の電流−電圧特性を表す。曲線８３３は、第３経路、例えば、経路６６３の電流−電圧特性を表す。曲線８３４は、第４経路、例えば、経路６６４の電流−電圧特性を表す。ＮＭＯＳトランジスタ６３３は、厚膜酸化物のダイオード接続ＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ６３４は、薄膜酸化物のダイオード接続ＮＭＯＳトランジスタである。
【００６２】
グラフ８００を作成したプログラム動作のシミュレーション中に、プルダウン線、例えば、プルダウン線６３６及び／又は７３６は、０ミリボルトから８００ミリボルトに掃引された。また、２００ミリボルトの参照電圧が、ＰＭＯＳトランジスタ６３２のゲートに印加され、ＰＭＯＳトランジスタ６３１のゲートが接地された、例えば、電圧は、ＰＭＯＳトランジスタ６３１のゲートに印加されなかった。結果として、第２経路、例えば、経路６６２上で発生した漏れ電流は、第１経路、例えば、グラフ８００に示される経路６６１上で発生した漏れ電流よりも、約１７０ミリボルト高く発生した。つまり、第１経路、例えば、経路６６１上で発生した漏れ電流は、約５４０ミリボルトの電圧で発生した。第２経路、例えば、経路６６２上で発生した漏れ電流は、グラフ８００に示されるように、約７１０ミリボルトの電圧で発生した。
【００６３】
１つ以上の実施形態では、ＰＭＯＳトランジスタ６３２のゲートに印加される参照電圧を遂次的に変えて、特定の逆バイアス電圧を与えることができ、故に、図６に関連して先に記載されたように、プログラム動作中の漏れ電流を削減することができる。例えば、グラフ８００を作成したプログラム動作のシミュレーション中に、参照電圧が３００ミリボルトに増加され得ることで、約８１０ミリボルトの逆バイアス電圧を与えるであろう。代わりに、参照電圧が１００ミリボルトに減少され得ることで、約６１０ミリボルトの逆バイアス電圧を与えるであろう。
【００６４】
図９は、本開示の１つ以上の実施形態に従う少なくとも１つのメモリデバイス９２０を有する電子メモリシステム９００の機能ブロック図である。メモリシステム９００は、メモリセルのメモリアレイ９３０を含み得るメモリデバイス９２０に結合されたプロセッサ９１０を含むことができる。メモリシステム９００は、個別の集積回路、又は、同じ集積回路上にあり得るプロセッサ９１０とメモリデバイス９２０の両方を含むことができる。プロセッサ９１０は、マイクロプロセッサ、又は、特定用途向け集積回路（ＡＳＩＣ）等の他のある種類の制御回路であり得る。
【００６５】
メモリデバイス９２０は、例えば、ＰＣＲＡＭ構造を備えた抵抗可変メモリセルであり得るメモリセル９３０のアレイを含むことができる。１つ以上の実施形態では、メモリアレイ９３０は、図１に関連して先に記載されたアレイ１００に類似していてもよい。図９の実施形態は、Ｉ／Ｏ回路９６０を通じて、Ｉ／Ｏ接続９６２上に与えられたアドレス信号を保持するアドレス回路９４０を含む。横列デコーダ９４４及び縦列デコーダ９４６は、メモリアレイ９３０にアクセスするために、アドレス信号を受信し、デコードすることができる。数多くのアドレス入力接続は、メモリアレイ９３０の密度及び構造に依存することがあり、メモリセルの数が増し、メモリブロック及びアレイの数が増すと、アドレスの数が増加し得ることは、当業者により理解されるであろう。
【００６６】
メモリアレイ９３０は、本明細書に記載される実施形態に従う、異なる数のプログラムされたレベル、検出参照値等を有する多レベルメモリセルを含むことができる。読み出し／ラッチ回路９５０は、メモリアレイ９３０からページデータ又はデータ列を読み出し、保持することができる。プロセッサ９１０を用いてＩ／Ｏ接続９６２にわたってデータを双方向に通信するために、Ｉ／Ｏ回路９６０を含むことができる。メモリアレイ９３０にデータを書き込むために、書き込み回路９５５を含むことができる。
【００６７】
間隙９４５は、横列デコーダ９４４及び縦列デコーダ９４６の隣に配置できる。１つ以上の実施形態では、間隙９４５は、本開示の１つ以上の実施形態に従って、プログラム動作中に、メモリアレイ９３０の１つ以上の選択されていないセルに関連する逆バイアス電圧を制御するように構成されたクランプ回路を含むことができる。
【００６８】
制御回路９７０は、プロセッサ９１０から制御接続９７２により与えられる信号をデコードすることができる。これらの信号としては、チップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を挙げることができ、これらの信号を利用して、データ検出動作、データ書き込み動作、及びデータ消去動作を含む、メモリアレイ９３０の動作を制御する。１つ以上の実施形態では、制御回路９７０は、本開示の実施形態に従う動作を行うために、プロセッサ９１０からの命令を実行することに携わることができる。制御回路９７０は、状態マシン、シーケンサ、又は他のある種類の制御装置であり得る。追加の回路及び制御信号を与えることができ、本開示の１つ以上の実施形態を覆い隠さないように、図９のメモリデバイスについての詳細な記述が削減されたことは、当業者により理解されるであろう。
【００６９】
図１０は、本開示の１つ以上の実施形態に従う少なくとも１つのメモリデバイス１０１０を有するメモリモジュール１０００の機能ブロック図である。メモリモジュール１０００は、メモリカードとして示されるが、メモリモジュール１０００に関連して考察された概念は、他の種類の取り外し可能な又は携帯可能なメモリ（例えば、ＵＳＢインターフェースデバイス）に適用することができ、本明細書で利用されるような「メモリモジュール」の範囲内にあるように意図されている。加えて、１つの例示的フォームファクターが、図１０に示されているが、これらの概念は、他のフォームファクターにも適用することができる。
【００７０】
１つ以上の実施形態では、メモリモジュール１０００は、１つ以上のメモリデバイス１０１０を内包するための筐体１００５（図示される）を含むことができるが、そのような筐体は、全てのデバイス又はデバイス用途に必ずしも必要ではない。少なくとも１つのメモリデバイス１０１０は、本明細書に記載される実施形態に従ってプログラムできる及び／又は検出できる、多レベルメモリセルのアレイを含むことができる。筐体１００５は、存在する所では、ホストデバイスを用いて通信するために１つ以上の接触子１０１５を含む。ホストデバイスの例としては、デジタルカメラ、デジタル記録器及び再生デバイス、ＰＤＡ、個人用コンピュータ、メモリカード読み取り装置、インターフェースハブ等が挙げられる。１つ以上の実施形態では、接触子１０１５は、標準化インターフェースの形態である。例えば、ＵＳＢインターフェース駆動装置を用いて、接触子１０１５は、ＵＳＢ  Ａ型の雄型コネクタの形態であってもよい。一般に、接触子１０１５は、メモリモジュール１０００と、接触子１０１５に適合可能な受容体を有するホストとの間で、制御信号、アドレス信号及び／又はデータ信号を通過させるインターフェースを与えることができる。
【００７１】
メモリモジュール１０００は、１つ以上の集積回路及び／又は個別の部品であり得る、追加の回路１０２０を任意選択的に含んでもよい。１つ以上の実施形態では、追加の回路１０２０は、複数のメモリデバイス１０１０へのアクセスを制御するために、及び／又は、外部ホストとメモリデバイス１０１０との間に変換層を与えるために、メモリ制御装置等の制御回路を含んでもよい。例えば、接触子１０１５の数と、１つ以上のメモリデバイス１０１０への接続数との間は、１対１の対応でなくてもよい。従って、メモリ制御装置は、メモリデバイス１０１０のＩ／Ｏ接続（図１０に示されず）に選択的に結合され、適切な時間に、適切なＩ／Ｏ接続で適切な信号を受信し得るか、又は、適切な時間に、適切な接触子１０１５で適切な信号を与え得る。同様に、ホストとメモリモジュール１０００との間の通信プロトコルは、メモリデバイス１０１０にアクセスするために必要とされるプロトコルと異なってもよい。メモリ制御装置は、次に、ホストから受信した命令シーケンスを、メモリデバイス１０１０の所望のアクセスを得るのに適切な命令シーケンスに変換し得る。そのような変換は、更に、命令シーケンスに加えて、信号電圧レベルの変更を含んでもよい。
【００７２】
追加の回路１０２０は、更に、ＡＳＩＣにより実行され得るような論理機能等の、メモリデバイス１０１０の制御に関連のない機能性を含んでもよい。また、追加の回路１０２０は、パスワード保護、生体認証等のような、メモリモジュール１０００への読み出しアクセス又は書き込みアクセスを制限する回路を含んでもよい。追加の回路１０２０は、メモリモジュール１０００の状態を示す回路を含んでもよい。例えば、追加の回路１０２０は、メモリモジュール１０００に電力が供給されているか、及び、メモリモジュール１０００が現在アクセス中であるかを判別し、電力が供給されている間は点灯し、アクセスされている間は点滅するような、その状態の指示を表示する機能性を含んでもよい。追加の回路１０２０は、更に、メモリモジュール１０００内の電力要求を制御するのを補助するためにコンデンサの結合を切るような、受動デバイスを含んでもよい。
結論
【００７３】
本明細書に記載されるのは、とりわけ、プログラム可能導体メモリ、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び／又は相変化ランダムアクセスメモリ（ＰＣＲＡＭ）等の抵抗可変メモリにプログラムするためのデバイス、方法、及びシステムである。１つ以上の実施形態は、プログラム動作中に、選択されていないメモリセルに関連する逆バイアス漏れを最小化できるプログラミング方式の一部として、クランプ回路を含むことができる。
【００７４】
１つ以上の実施形態は、抵抗可変メモリセルのアレイを含むことができ、抵抗可変メモリセルは、１つ以上のデータ線に結合され、横列デコーダは、前記アレイの１次側に接続され、縦列デコーダは、前記アレイの２次側に接続される。２次側は、１次側に隣接し、間隙は、横列デコーダ及び縦列デコーダの隣に配置され、クランプ回路は、その間隙内に配置され、１つ以上のデータ線に選択的に結合され、プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成される。
【００７５】
特定の実施形態が、本明細書に示され、記載されてきたが、当業者は、例示された特定の実施形態を、同じ結果を得るように計算された配置に入れ替えることができると理解するであろう。本開示は、本開示の様々な実施形態の適応又は変更に及ぶように意図されたものである。上の記載は、制限するものではなく、説明のために行われたと理解されるべきである。上記の実施形態の組み合わせ、及び、本明細書に特定して記載されなかった他の実施形態は、上の記載を検討した後に当業者に明らかになる。本開示の様々な実施形態の範囲は、上記の構造及び方法が利用される他の用途を含む。従って、本開示の様々な実施形態の範囲は、付属の請求項を参照して、そのような請求項に権利として与えられる均等物の全範囲と共に定められるべきである。
【００７６】
上記の詳細な記載では、様々な特徴が、本開示を円滑にするために、単一の実施形態の中に一緒に集められている。本開示のこの方法は、本開示の開示された実施形態が、各請求項内で明確に唱えられるものよりも多くの特徴を有するべきであるという意図を反映しているものとして解釈されるべきではない。むしろ、以下の請求項が示すように、発明の内容は、単一の開示された実施形態の全ての特徴ほどではない。従って、以下の請求項は、これにより、詳細な記述に組み込まれ、各請求項は、個別の実施形態として、それ自体で成り立っている。
【図１】
2011523488.tif 000003
【図８】
2011523488.tif 000004
【図１０】
2011523488.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
2011523488.tif 000012
【手続補正書】
【提出日】平成22年12月20日(2010.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つ以上のデータ線に結合されるメモリセルのアレイと、
前記アレイの１次側に接続される横列デコーダと、
前記アレイの２次側に接続され、前記２次側が前記１次側に隣接する、縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される間隙と、
プログラム動作中に、１つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されるクランプ回路であって、
前記クランプ回路が、前記間隙内に配置され、
前記クランプ回路が、前記１つ以上のデータ線に選択的に結合される、
クランプ回路と
を含む、メモリデバイス。
【請求項２】
前記クランプ回路が、１つ以上の選択可能な経路を含み、
前記デバイスが、前記クランプ回路に結合された選択ロジックを含む、
請求項１に記載のデバイス。
【請求項３】
異なる前記１つ以上の選択可能な経路が、前記１つ以上の選択されていないメモリセルに結合される前記データ線に、異なる電圧を引くように構成される、請求項２に記載のデバイス。
【請求項４】
前記１つ以上の選択可能な経路のうちの少なくとも１つが、ソースフォロワである、請求項２に記載のデバイス。
【請求項５】
前記クランプ回路が、前記１つ以上のデータ線を１つ以上のトランジスタに選択的に結合する、請求項１に記載のデバイス。
【請求項６】
前記１つ以上のトランジスタのうちの少なくとも１つが、
そのゲートが接地される、第１ｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタと、
そのゲートが１つ以上の参照電圧に結合される、第２ＰＭＯＳトランジスタと、
厚膜酸化物のダイオード接続ｎ−チャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
薄膜酸化物のダイオード接続ＮＭＯＳトランジスタと
から成る群から選択される、請求項５に記載のデバイス。
【請求項７】
前記ＮＭＯＳトランジスタが、ロジックにより選択的に結合される、請求項６に記載のデバイス。
【請求項８】
前記クランプ回路が、約１００ミリボルトの範囲内で前記逆バイアス電圧を制御するように構成される、請求項１〜７のいずれか１項に記載のデバイス。
【請求項９】
前記クランプ回路が、前記１つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、少なくとも５００ミリボルトだけ前記逆バイアス電圧を低減するように構成される、請求項１〜７のいずれか１項に記載のデバイス。
【請求項１０】
前記クランプ回路が、前記１つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、約５００ミリボルト〜約８００ミリボルトの範囲内で前記逆バイアス電圧を低減するように構成される、請求項１〜７のいずれか１項に記載のデバイス。
【請求項１１】
少なくとも１つの空間が、前記縦列デコーダを複数の部分に分離し、
追加のクランプ回路が、前記少なくとも１つの空間内に配置される、
請求項１〜７のいずれか１項に記載のデバイス。
【請求項１２】
前記アレイが、２つ以上のサブアレイに分割され、
前記サブアレイが、１つ以上の領域により分離され、
前記１つ以上の領域が、前記アレイを動作させるのに利用される回路を含む、
請求項１〜７のいずれか１項に記載のデバイス。
【請求項１３】
前記アレイを動作させるのに利用される前記回路が、横列デコーダとセンスアンプとを含む群から選択される１つ以上のものである、請求項１２に記載のデバイス。
【請求項１４】
前記クランプ回路が、前記縦列デコーダ内に配置される回路により、前記１つ以上のデータ線に選択的に結合される、請求項１〜７のいずれか１項に記載のデバイス。
【請求項１５】
前記縦列デコーダ内に位置する前記回路が、
前記１つ以上のデータ線に分割され、
前記１つ以上のデータ線が１つ以上のマルチプレクサに結合される、
グローバルデータ線と、
前記１つ以上のデータ線に結合され、
前記１つ以上のマルチプレクサに結合され、
前記クランプ回路に結合されるプルダウン線に結合される、
１つ以上のトランジスタと、
前記１つ以上のマルチプレクサに結合され、前記トランジスタをオン又はオフするのに利用され得る、論理入力と
を含む、請求項１４に記載のデバイス。
【請求項１６】
１つ以上のデータ線に結合される抵抗可変メモリセルの１つ以上のアレイと、
前記アレイの１次側に接続される１つ以上の横列デコーダと、
前記アレイの２次側に接続され、前記２次側が前記１次側に隣接する、１つ以上の縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される１つ以上の間隙と、
前記１つ以上の間隙内に配置され、
前記１つ以上のデータ線に選択的に結合され、
１つ以上の選択可能な経路を含む、
クランプ回路と、
前記クランプ回路に結合される選択ロジックと
を含む、メモリデバイス。
【請求項１７】
前記１つ以上の選択可能な経路が、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、参照電圧よりもｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタの閾電圧（Ｖｔ）の約1つ分上を引くように構成される第１選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりもＰＭＯＳトランジスタのＶｔの約1つ分上を引くように構成される第２選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも厚膜酸化物のｎ−チャンネル金属酸化半導体（ＮＭＯＳ）トランジスタのＶｔの約1つ分上を引くように構成される第３選択可能経路と、
前記１つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも約１ボルト上の薄膜酸化物ＮＭＯＳのＶｔの約1つ分上を引くように構成される第４選択可能経路と
を含む、請求項１６に記載のデバイス。
【請求項１８】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
少なくとも１つの間隙内に配置される前記クランプ回路が、前記少なくとも２つのアレイのうちの２つに関連するデータ線に選択的に結合される、
請求項１６〜１７のいずれか１項に記載のデバイス。
【請求項１９】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、１つ以上の異なる選択可能な経路を含む、
請求項１６〜１７のいずれか１項に記載のデバイス。
【請求項２０】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、１つ以上の選択可能な共通経路を含む、
請求項１６〜１７のいずれか１項に記載のデバイス。
【請求項２１】
前記デバイスが、抵抗可変メモリセルの少なくとも２つのアレイを含み、
異なる前記１つ以上の間隙内に配置される前記クランプ回路が、
１つ以上の異なる選択可能な経路と、
１つ以上の選択可能な共通経路と
を含む、
請求項１６〜１７のいずれか１項に記載のデバイス。
【請求項２２】
メモリセルの１つ以上のアレイを動作させる方法であって、
１つ以上の選択されていないメモリセルが結合される１つ以上のデータ線を、前記１つ以上のアレイの１次側に接続される１つ以上の横列デコーダ、及び、前記１つ以上のアレイの２次側に接続される１つ以上の縦列デコーダに隣接する間隙内に配置されるクランプ回路に選択的に結合することと、
前記クランプ回路を用いて、前記１つ以上のデータ線に選択された電圧を引くことと
を含み、
前記１つ以上のデータ線に前記選択された電圧を引くことにより、前記１つ以上の選択されていないメモリセルに関連する逆バイアス電圧が制御される、
方法。
【請求項２３】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記クランプ回路に関連する１つ以上の経路を論理的に選択することを含み、前記選択された電圧が、前記論理的に選択された経路に依存する、請求項２２に記載の方法。
【請求項２４】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記メモリセルにプログラムする動作の間に、前記クランプ回路に関連する１つ以上の経路を論理的に選択することを含む、請求項２２に記載の方法。
【請求項２５】
前記１つ以上のデータ線に前記選択された電圧を引くことが、前記１つ以上のデータ線に、参照電圧よりもｐ−チャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタの閾電圧（Ｖｔ）の約１つ分上を引くことを含む、請求項２２〜２４のいずれか１項に記載の方法。
【請求項２６】
前記方法が、前記メモリセルにプログラムする動作の間に、前記参照電圧を変えることを含む、請求項２５に記載の方法。
【請求項２７】
前記方法が、前記参照電圧を遂次的に変えることを含む、請求項２５に記載の方法。
【請求項２８】
前記方法が、
前記参照電圧を第２参照電圧に変えることと、
前記１つ以上のデータ線に、前記第２参照電圧よりもＰＭＯＳトランジスタのＶｔの約１つ分上を引くことと
を含む、請求項２５に記載の方法。
【国際調査報告】
2011523488.tif 000013
2011523488.tif 000014
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