(57)【要約】固定パターンノイズを補正する回路又は方法は、テスト画素回路からなる少なくとも１つのテスト行を備えている。外部電圧が、少なくとも１つのテスト行の各画素回路に印加される。したがって、テスト行の画素回路の出力信号は、光子の信号又は暗電流の信号に依存しない。印加電圧は、撮像素子の各列の列オフセット誤差を決定するのに用いられる。【選択図】図１
2011520384.tif 000002
【特許請求の範囲】
【請求項１】
フローティング拡散ノードをそれぞれ有する複数の画素回路を含む第１のテスト行と、
上記フローティング拡散ノードのそれぞれに接続されたテスト信号線とを備え、
上記テスト信号線を介して上記第１のテスト行の画素回路のそれぞれにテスト信号を供給し、該第１のテスト行の各画素回路からの出力信号を二重サンプリングして、各画素回路の列オフセットを決定することを特徴とするカラム固定パターンノイズ補正回路。
【請求項２】
上記第１のテスト行の各画素回路からの出力信号を、複数回サンプリングして、各画素回路の列オフセットを決定することを特徴する請求項１記載のカラム固定パターンノイズ補正回路。
【請求項３】
上記テスト信号線に直列に接続されたスイッチを更に備える請求項１記載のカラム固定パターンノイズ補正回路。
【請求項４】
撮像素子内のカラム固定パターンノイズを補正するカラム固定パターンノイズ補正方法において、
テスト信号をテスト行の各画素回路のフローティング拡散ノードに供給するステップと、
上記テスト行の各画素回路からの出力信号を二重サンプリングして、列オフセット値を決定するステップと、
画素の各列の列オフセット値をメモリに記憶するステップとを有し、
上記列オフセット値は、画像信号読出期間中に、各画素回路から読み出された画像信号に加算されることを特徴とするカラム固定パターンノイズ補正方法。
【請求項５】
上記テスト信号を供給するステップ及び上記二重サンプリングして列オフセット値を決定するステップは、所定の回数繰り返されることを特徴とする請求項４記載のカラム固定パターンノイズ補正方法。
【請求項６】
フローティング拡散ノード及び読出トランジスタをそれぞれ有する複数の画素回路を含む第１のテスト行と、
上記第１のテスト行の各画素回路の上記フローティング拡散ノードに接続された第１のテスト信号線と、
上記第１のテスト行の各画素回路の上記読出トランジスタに接続された第１の読出信号線と、
フローティング拡散ノード及び読出トランジスタをそれぞれ有する複数の画素回路を含む第２のテスト行と、
上記第２のテスト行の各画素回路の上記フローティング拡散ノードに接続された第２のテスト信号線と、
上記第２のテスト行の各画素回路の上記読出トランジスタに接続された第２の読出信号線とを備えるカラム固定パターンノイズ補正回路。
【請求項７】
上記第１の読出信号線には、第１のリセット信号と第１のビデオ信号とが切り換えられて供給され、
上記第２の読出信号線には、第２のリセット信号と第２のビデオ信号とが切り換えられて供給されることを特徴とする請求項６記載のカラム固定パターンノイズ補正回路。
【請求項８】
上記第１のビデオ信号と上記第２のリセット信号は、第１の期間中に、上記第１の読出信号線と上記第２の読出信号線にそれぞれ供給され、
上記第１のリセット信号と上記第２のビデオ信号は、第２の期間中に、上記第１の読出信号線と上記第２の読出信号線にそれぞれ供給されることを特徴とする請求項７記載のカラム固定パターンノイズ補正回路。
【請求項９】
撮像素子内のカラム固定パターンノイズを補正するカラム固定パターンノイズ補正方法において、
第１のテスト行の各画素回路のフローティング拡散ノードに第１のテスト信号を供給するステップと、
第２のテスト行の各画素回路のフローティング拡散ノードに第２のテスト信号を供給するステップと、
上記第１のテスト行の各画素回路の読出トランジスタに第１のビデオ信号を供給するステップと、
上記第２のテスト行の各画素回路の読出トランジスタに第２のリセット信号を供給するステップと、
画素の各列の第１の出力信号をサンプリングして、第１の列オフセット値を決定するステップと、
上記第１のテスト行の各画素回路の読出トランジスタに第１のリセット信号を供給するステップと、
上記第２のテスト行の各画素回路の読出トランジスタに第２のビデオ信号を供給するステップと、
画素の各列の第２の出力信号をサンプリングして、第２の列オフセット値を決定するステップと、
上記第１及び第２の列オフセット値に基づいて、画像の各列の最終的な列オフセット値を決定するステップと、
上記画素の各列の最終的な列オフセット値を、メモリに記憶するステップとを有し、
上記最終的な列オフセット値は、画像信号読出期間中に、各列から読み出された画像信号に加算されることを特徴とするカラム固定パターンノイズ補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、撮像素子に関し、特に、ＣＭＯＳ撮像素子のカラム固定パターンノイズ補正回路及び方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ撮像素子を用いて実現される可視撮像装置は、カメラのノイズ、コスト、消費電力を低減する一方で、同時に、分解能（resolution）及びキャプチャレートを向上させている。最新の高性能カメラでは、シングルチップ上に集積された様々なサポーティングブロック（supporting blocks）を用いて低雑音の画像検出回路と処理回路（low-noise image detection and processing）とを効率良く接続するＣＭＯＳのｉＳｏＣ（imaging System-on-Chip）撮像素子を用いている。
【０００３】
一方、ＣＭＯＳのｉＳｏＣ撮像素子は、画像を捕捉するのに用いられる特別なアナログ読出アーキテクチャの副産物である画像アーチファクト（image artifacts）を発生し易い。そのような画像アーチファクトの一般的な例として、カラム固定パターンノイズ（以下、カラムＦＰＮという。）があり、カラムＦＰＮは、画素の列回路のそれぞれが異なる固定オフセットを有するときに生ずる。これらのオフセット値は、画素の各列が物理的に異なる列回路によってサンプリングされるという事実により生ずる。全ての列回路は同一となるように設計されているが、撮像素子の製造プロセス、電源電圧、あるいは温度変化のために、列回路間には差異が生ずる。
【０００４】
これらのオフセットが列回路のそれぞれにあるので、画像にノイズとして現れる。このようなオフセットのピーク−ピーク値の差が、静止画像又はビデオ画像においてノイズとして現れるほど大きいときには、カラムＦＰＮは、低いゲイン（nominal gain）であっても顕著になるので、カラムＦＰＮを補正する方法をとらなければならない。
【０００５】
カラムＦＰＮは、撮像素子の信号回路中に配置されたアナログ回路と、撮像素子の下流に配置されたデジタル回路との両方において、様々な技術を用いて補正される。後者の場合には、撮像素子の下流にあるデジタル回路は、ｉＳｏＣ撮像素子にオンチップにもできるし、オフチップ、すなわちビデオカメラ装置側に設置することもできる。初期の例として、記憶されたカラムＦＰＮのデータを、撮像素子のビデオ出力から差し引く、外部差動アンプを用いた撮像素子の技術が、米国特許第３，０６７，２８３号に開示されている。
【０００６】
他の先行技術として、アナログ的手法又はデジタル的手法のいずれかにより、ｉＳｏＣ内にＦＰＮ抑制回路を集積化するものがある。例えば米国特許第５，８９２，５４０号には、自己補正型の列バッファ回路が開示されており、これは、各列において各画素を読み出すときに、アナログ領域において、列オフセットを数１０μＶのオーダに能動的に抑制するものである。この方法では、各列バッファのＤＣオフセットを補正している間は、信号処理回路において後で発生するオフセットを補正することはできない。それでも、この米国特許第５，８９２，５４０号は、まず、無光状態でカラムＦＰＮを測定し、オフセット項を記憶し、そして、ビデオストリームを生成している間に、カラムＦＰＮを補正する、それ以前のＦＰＮ補正方法、例えば上述の米国特許第３，０６７，２８３号と米国特許第３，９４９，１６２号の両方を改善している。米国特許第３，９４９，１６２号では、デジタル的にデータを取り込んだ後に、アナログ領域においてオフセットを補正する。
【０００７】
撮像素子内に専用のオプティカルブラック（以下、ＯＢという。）画素（受光領域から遮へいされた画素）を設ける必要があり、ＯＢ画素は、受光領域を取り囲む周辺部に配置されていなければならない。ＯＢ画素は、黒レベルクランプを最適化し、ＦＰＮ補正を適切に容易化するのに有用である。米国特許第４，６７８，９３８号には、列方向及び行方向に関する具体例が開示されており、これは、各列又は各行のオフセットを動的に除去するために、ＯＢ画素をフィードバック制御法で読み出すものである。後の米国特許第４，８３９，７２９号は、アクティブ画素の各ラインを、記憶したＯＢ画素の１ライン分と同時に読み出し、米国特許第３，０６７，２８３号における差動アンプを用いたパイオニア的方法でカラムＦＰＮを除去することにより、米国特許第４，６７８，９３８号の有効性を改良するものである。後の米国特許第６，７８８,３４０号は、様々な引用文献と他の先行文献を組み合わせて、シングルチップｉＳｏＣに内蔵できる集積化されたソリューションを開示している。特に、米国特許第６，７８８,３４０号では、撮像素子の周囲に配置されたＯＢ画素を、ＤＳＰ（digital controller）及びプログラマブルゲイン差動アンプと組み合わせる構成が開示されている。しかしながら、米国特許第６，７８８，３４０号には、カラムＦＰＮを補正する具体的手段及び有効なアルゴリズムは開示されていない。その代わりに、米国特許第６，７８８，３４０号が焦点としているのは、ビデオ信号（video）を動的に調整することを可能にして、Ａ／Ｄコンバータの入力範囲を常に最大にすることと、画像の輝度を最適化することである。後の米国特許第７，０９８，９５０号は、欠損した画素を外すことにより、黒レベルクランプを改良している。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、この問題に対処する典型的な方法は、固定した数のＯＢ画素行により生成される出力を用いることと、各列のオフセット値を決定することである。そして、このオフセット値は記憶され、欠損がない画像の画素が読み出されたときに、そのオフセット値を（、通常は、デジタル領域において、）列毎に適用（applied）して、カラムＦＰＮを低減し、あるいは除去する。カラムＦＰＮを人間の目に見えないようにするために（特に、高ゲイン設定をしたときに）、多くの場合、多数行のＯＢ画素が必要となる。たとえば、オフセット値が単にＯＢ画素行の平均をとることによって計算される場合、各列の記憶されたオフセット値のノイズは、１つのＯＢ画素（a single black pixel）のノイズの、サンプリングされたＯＢ画素の行数の平方根分の１となる。１つの画素（single pixel）のノイズを１／１０に低減する場合、ＯＢ画素行として１００行必要になる。しかしながら、このＯＢ画素行数は、撮像素子の有効画素領域を減少させてしまう。
【０００９】
したがって、ＯＢ画素行数を増やさず、また性能を犠牲にすることなく、撮像素子のカラムＦＰＮを補正するソリューションが望ましい。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に基づくカラム固定パターンノイズ（カラムＦＰＮ）補正回路は、フローティング拡散ノードをそれぞれ有する複数の画素回路を含む第１のテスト行と、フローティング拡散ノードのそれぞれに接続されたテスト信号線とを備える。そして、テスト信号線を介して第１のテスト行の画素回路のそれぞれにテスト信号を供給し、第１のテスト行の各画素回路からの出力信号を二重サンプリングして、各画素回路の列オフセットを決定する。また、このカラムＦＰＮ補正回路では、第１のテスト行の各画素回路からの出力信号を、複数回サンプリングして、各画素回路の列オフセットを決定する。また、このカラムＦＰＮ補正回路は、テスト信号線に直列に接続されたスイッチを更に備える。
【００１１】
本発明の一実施の形態に基づく、撮像素子内のカラム固定パターンノイズを補正するカラムＦＰＮ補正方法は、テスト信号をテスト行の各画素回路のフローティング拡散ノードに供給するステップと、テスト行の各画素回路からの出力信号を二重サンプリングして、列オフセット値を決定するステップと、画素の各列の列オフセット値をメモリに記憶するステップとを有する。そして、列オフセット値は、画像信号読出期間中に、各画素回路から読み出された画像信号に加算される。また、このカラムＦＰＮ補正方法では、テスト信号を供給するステップ及び二重サンプリングして列オフセット値を決定するステップは、所定の回数繰り返される。
【００１２】
本発明の他の実施の形態に基づくカラムＦＰＮ補正回路は、フローティング拡散ノード及び読出トランジスタをそれぞれ有する複数の画素回路を含む第１のテスト行と、第１のテスト行の各画素回路のフローティング拡散ノードに接続された第１のテスト信号線と、第１のテスト行の各画素回路の読出トランジスタに接続された第１の読出信号線と、フローティング拡散ノード及び読出トランジスタをそれぞれ有する複数の画素回路を含む第２のテスト行と、第２のテスト行の各画素回路のフローティング拡散ノードに接続された第２のテスト信号線と、第２のテスト行の各画素回路の上記読出トランジスタに接続された第２の読出信号線とを備える。そして、第１の読出信号線には、第１のリセット信号と第１のビデオ信号とが切り換えられて供給され、第２の読出信号線には、第２のリセット信号と第２のビデオ信号とが切り換えられて供給される。また、第１のビデオ信号と第２のリセット信号は、第１の期間中に、第１の読出信号線と第２の読出信号線にそれぞれ供給され、第１のリセット信号と第２のビデオ信号は、第２の期間中に、第１の読出信号線と第２の読出信号線にそれぞれ供給される。
【００１３】
本発明の他の実施の形態に基づく、撮像素子内のカラムＦＰＮを補正するカラムＦＰＮ補正方法は、第１のテスト行の各画素回路のフローティング拡散ノードに第１のテスト信号を供給するステップと、第２のテスト行の各画素回路のフローティング拡散ノードに第２のテスト信号を供給するステップと、第１のテスト行の各画素回路の読出トランジスタに第１のビデオ信号を供給するステップと、第２のテスト行の各画素回路の読出トランジスタに第２のビデオ信号を供給するステップと、画素の各列の第１の出力信号をサンプリングして、第１の列オフセット値を決定するステップと、第１のテスト行の各画素回路の読出トランジスタに第１のリセット信号を供給するステップと、第２のテスト行の各画素回路の読出トランジスタに第２のビデオ信号を供給するステップと、画素の各列の第２の出力信号をサンプリングして、第２の列オフセット値を決定するステップと、第１及び第２の列オフセット値に基づいて、画像の各列の最終的な列オフセット値を決定するステップと、画素の各列の最終的な列オフセット値を、メモリに記憶するステップとを有する。そして、最終的な列オフセット値は、画像信号読出期間中に、各列から読み出された画像信号に加算される。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に基づくテスト行の回路図である。
【図２】本発明の他の実施の形態に基づくテスト行の回路図である。
【発明を実施するための形態】
【００１５】
以下、当業者が本発明を実施及び利用できるように、並びに本発明の発明者が、本発明を実施するために最良と考える実施の形態を用いて、本発明を説明する。なお、当業者にとっては、様々に変更できることは明らかである。これらの変更、等価物、代替物は全て、本発明の思想及び範囲内に含まれる。
【００１６】
本発明の一実施の形態において、「テスト行（test row）」は、カラム固定パターンノイズ（以下、カラムＦＰＮという。）となる各列のオフセット値を決定するために、繰り返してサンプリングされる。テスト行は、光子の信号又は暗電流の信号に依存せず、外部から印加される電圧（すなわち、画素アレイに対して外部の信号）に依存した出力を有する画素の列である。その電圧は、撮像素子上のプログラマブルＤＡＣ（Ｄ／Ａコンバータ）から、あるいは撮像素子の外部の電圧源から供給される基準電圧である。テスト信号は、各画素回路内のフローティング拡散ノードに印加される。
【００１７】
このソリューションは、カラムＦＰＮが並列の列回路に起因して発生するという事実を利用するものである。すなわち、本発明に係るカラムＦＰＮ補正回路は、列回路のオフセット値を決定するのに、多くの行の画素を読み出す代わりに、テスト信号を列回路に供給し、各列からの出力信号を多数回サンプリングして、各列回路のオフセット値を正確に計算するものである。したがって、本発明のカラムＦＰＮ補正回路は、撮像素子の有効領域を減らしてしまう多数のオプティカルブラック（以下、ＯＢという。）画素行を必要としない。
【００１８】
撮像素子のテスト行の回路例を図１に示す。外部電圧源から画素出力信号にノイズがのることを防止するために、テスト行の各画素回路のソースフォロワアンプ回路のゲート電圧をサンプリングする。そして、そのサンプリング信号は、繰り返して読み出される。図１に示す回路図は、４トランジスタ（以下、４Ｔという。）により実現される画素回路の一例であるが、他の画素回路構成にも、本発明の概念を有効に適用することができる。
【００１９】
図１に示すように、転送トランジスタＭ１をターンオンして、あらゆる光子又は暗電流によって発生した電子を空にする。リセットトランジスタＭ２をターンオフして、ＲＥＳＥＴＢＵＳが外部電圧のテスト信号線ＶＴＥＳＴＲＯＷと短絡することを防止する。テスト信号線ＶＴＥＳＴＲＯＷと直列に接続されたスイッチＳ１により、この行の全てのフローティング拡散ノードの電圧をサンプリングすることを可能にする。このサンプリングは１フレームにつき１回、全ての行について又は必要に応じて行われる。画素出力が二重サンプリングされている間は、サンプリングされた電圧はリフレッシュされないので、外部電圧源からのノイズは除去される。技術的に知られているように、二重サンプリングにより、各画素から信号（image signal）が２回、すなわち画像信号（image signal）が供給される前に１回、供給後に１回サンプリングされる。そして、２つの信号の差分が画像信号（image signal）として利用される。
【００２０】
特定の状況においては、テスト信号線ＶＴＥＳＴＲＯＷによるサンプリングは必ずしも必要なく、テスト信号線ＶＴＥＳＴＲＯＷの電圧は、電圧を供給するのに用いられる電圧源のノイズの影響に応じて、連続的に供給されることもある。実際には、二重サンプリングを用い、列オフセットを決定するために２つのサンプリング値の差分を用いる限り、テスト信号線ＶＴＥＳＴＲＯＷに用いられる実際の電圧は、それほど重要ではない。
【００２１】
図２は、本発明の他の実施の形態に基づくカラムＦＰＮ補正回路を示す。この実施の形態においては、２つのテスト行が利用される。１つのテスト行は、リセット信号レベル（reset level）として用いられ、他の１つのテスト行は、ビデオ信号レベル（video level）として用いられる。
【００２２】
２つのテスト行を用いるときの考えられる問題としては、画素回路内のソースフォロワアンプ間のしきい値のずれが、各列のカラムＦＰＮに加算されるというものである。ソースフォロワアンプは、通常、非常に小さい形状の素子であることから、このずれは、実際のカラムＦＰＮよりもずっと悪くなることがある。
【００２３】
この問題に対する１つのソリューションは、どちらの行をリセット信号レベルとして用いるか、どちらの行をビデオ信号レベルとして用いるかを、カラムＦＰＮ補正に用いられるテスト行のサンプル値の総数によって、サンプリングサイクルの中間点で切り換えることである。例えば図２に示すように、入力信号は、サンプリングサイクルの中間点で切り換える。画素の重み付けがサンプリングサイクルの第１の半期間と第２の半期間で同じである限り、ソースフォロワアンプ間のしきい値のずれは、キャンセルされる。
【００２４】
カラムＦＰＮを補正するためには、ビデオ信号レベル及びリセット信号レベルを、通常、互いに非常に近いレベルに設定して、信号オフセットがカラムＦＰＮ補正用のオフセット値に記憶されるのを防止する。なお、特定の状況下においては、例えばゲイン補正に対しては、ビデオ信号レベルとリセット信号レベルに差をもたせることが、有利に働くこともある。
【００２５】
列回路のゲイン補正は、ビデオ信号レベルとリセット信号レベルとの差異のあるテスト信号を発生させ、そして、列回路のゲインを調整し、それぞれの列回路の出力を測定することによって、実行される。そして、これらのゲインによるオフセット値は、列回路のゲインを調整するために、列毎にメモリに記憶され、列回路のゲインのずれは補正することができる。
【００２６】
本発明の一実施の形態における幾つかの部分は、本発明の開示に基づいてプログラミングされた従来の汎用若しくは専用のコンピュータ又はマイクロプロセッサを用いて実現することができ、このことは、コンピュータ技術の当業者にとって明らかである。
【００２７】
本発明の開示に基づいて、プログラマは、適切なソフトウェアを簡単にコーディングすることができ、このことは、ソフトウェア技術の当業者にとって明らかである。また、本発明は、特定用途向け集積回路を準備することにより、あるいは既存の部品を接続して適切な回路を構成することにより、実現することができ、このことは、当業者にとって明らかである。
【００２８】
上述の好ましい実施の形態の様々な変更及び修正は、本発明の範囲及び精神を逸脱することなく、行うことができることは、当業者にとっては明らかである。したがって、特許請求の範囲内において、特にここに説明した実施の形態以外の形態で、発明を実施できることは、言うまでもない。
【符号の説明】
【００２９】
Ｍ１  転送トランジスタ、Ｍ２  リセットトランジスタ、Ｓ１  スイッチ、ＶＴＥＳＴＲＯＷ  テスト信号線
【図１】
2011520384.tif 000003
【図２】
2011520384.tif 000004
【国際調査報告】
2011520384.tif 000005