(57)【要約】シリアルビデオインタフェースにおける異常状態を低減するシステムおよび方法が提供される。データスクランブリングアルゴリズムによって変換されるパラレルデータワードのシーケンスは、入力信号を含む。パラレルデータワードのシーケンスにおける１つ以上のワードのビット順序は逆にされ、ここでビットが逆にされた１つ以上のワードを含むパラレルデータワードのシーケンスが送信される。ビットが逆にされた１つ以上のワードを含むパラレルデータワードのシーケンスへのデータスクランブリングアルゴリズムの適用の結果として生じる信号は、異常状態を含む可能性が低減する。
2011504307.tif 000002
【特許請求の範囲】
【請求項１】
シリアルビデオインタフェースにおける異常状態を低減する方法であって、
データスクランブリングアルゴリズムによって変換されるパラレルデータワードの第１のシーケンスを含む入力を受信することと、
該パラレルデータワードの第１のシーケンスにおいて１つ以上のデータワードを含むビットの順序を逆にすることと、
フリップされた該第１のシーケンスからのパラレルデータワードと、フリップされていない該第１のシーケンスからのパラレルデータワードとを含むパラレルデータワードの第２のシーケンスを送信することと
を包含し、
該データスクランブリングアルゴリズムをパラレルデータワードの該第２のシーケンスに適用した結果として生ずる信号は、異常状態を含む可能性が低減する、方法。
【請求項２】
タイミング基準信号を表す前記第１のシーケンス内の１つ以上のパラレルデータワードは、無視される、請求項１に記載の方法。
【請求項３】
データワードであって、該データワードのビットは逆にされる、データワードが、所定のパターンに従って選ばれる、請求項１に記載の方法。
【請求項４】
パラレルデータワードは、一定数のビットを含む、請求項１に記載の方法。
【請求項５】
前記一定数のビットは１０である、請求項４に記載の方法。
【請求項６】
前記データスクランブリングアルゴリズムは、１つ以上の一定の多項式を含む、請求項１に記載の方法。
【請求項７】
前記１つ以上の一定の多項式は、Ｇ１（Ｘ）＝Ｘ＾９＋Ｘ＾４＋１と、Ｇ２（Ｘ）＝Ｘ＋１と、これらの組み合わせとを含む、請求項６に記載の方法。
【請求項８】
データスクランブリングアルゴリズムによって変換されるパラレルデータワードの第１のシーケンスを含む入力信号を受信するように動作可能な信号入力と、
ビデオデータマルチプレクサと、
ワードフリッピング回路であって、パラレルデータワードの該第１のシーケンスにおいて１つ以上のデータワードを含むビットの順序を逆にするように動作可能であり、その結果、フリップされた該第１のシーケンスからのパラレルデータワードと、フリップされていない該第１のシーケンスからのパラレルデータワードとを含むパラレルデータワードの第２のシーケンスが生成される、ワードフリッピング回路と、
データスクランブリング回路であって、データスクランブリングアルゴリズムに従ってパラレルデータワードの該第２のシーケンスをスクランブルし、かつパラレルデータワードのデータスクランブルされたシーケンスからシリアルビデオデータ信号を生成するように動作可能である、データスクランブリング回路と、
該シリアルビデオデータ信号を含む出力信号を送信するように動作可能な信号出力と
を包含し、
該出力信号は異常状態を含む可能性が低減する、シリアルビデオインタフェースシステム。
【請求項９】
タイミング基準信号を表す前記第１のシーケンス内の１つ以上のパラレルデータワードは無視される、請求項８に記載のシステム。
【請求項１０】
データワードであって、該データワードのビットは逆にされる、データワードが、所定のパターンに従って選ばれる、請求項８に記載のシステム。
【請求項１１】
パラレルデータワードは、一定数のビットを含む、請求項８に記載のシステム。
【請求項１２】
前記一定数のビットは１０である、請求項１１に記載のシステム。
【請求項１３】
前記データスクランブリングアルゴリズムは、１つ以上の一定の多項式を含む、請求項８に記載のシステム。
【請求項１４】
前記１つ以上の一定の多項式は、Ｇ１（Ｘ）＝Ｘ＾９＋Ｘ＾４＋１と、Ｇ２（Ｘ）＝Ｘ＋１と、これらの組み合わせとを含む、請求項１３に記載のシステム。
【請求項１５】
前記ビデオデータマルチプレクサ、前記ワードフリッピング回路、およびデータスクランブリングシステムは、単一の論理機構に実装される、請求項８に記載のシステム。
【請求項１６】
複数のデジタルビデオデータストリームを多重送信する手段であって、該複数のデジタルビデオデータストリームの各々は、データスクランブリングアルゴリズムによって変換されるパラレルデータワードのシーケンスを含む、手段と、
該複数のデジタルビデオデータストリームにおいて１つ以上のデータワードを含むビットの順序を逆にする手段と、
該複数のデジタルビデオデータストリームにおいて該パラレルデータワードのシーケンスに該データスクランブリングアルゴリズムを適用する手段と
を備え、
該データスクランブリングアルゴリズム適用手段によって出力される信号は、異常状態を含む可能性が低減する、シリアルビデオインタフェースシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本特許出願に説明される技術は、概して高速シリアルビデオデータインタフェースに関し、より詳細には、高速シリアルビデオデータインタフェースの異常状態を防ぐデータワードフリッピングのシステムおよび方法に関する。
【背景技術】
【０００２】
（背景）
ＳＭＰＴＥ  ２５９Ｍ、２９２Ｍおよび４２４Ｍなどの様々なＳＭＰＴＥ規格によって記述されるシリアルビデオインタフェースは、固定多項式を用いるデータスクランブリングを用いる。スクランブリング多項式に入力されたデータの特定の組み合わせがシリアルリンクの異常状態を生成することは公知である。異常状態は、低周波パターンの長期実行によって特徴づけられる。
【０００３】
低周波パターンは、ケーブル等化ならびにクロック回復およびデータ回復を用いる受信デバイスにおいて非最適性能を引き起こし得、データエラーまたは原データの回復不能という結果になる。異常状態は、不十分なクロック回復によって引き起こされるエラーを生成するジッタの増加という結果になり得る。該状態はまた、「偽ロッキング（ｆａｌｓｅ  ｌｏｃｋｉｎｇ）」という結果になり得る。なぜなら、フェイズロックループ（ＰＬＬ）は、生成される低い方の周波数の信号にロックし得るからである。低周波データパターンはまた、ＤＣオフセットを作り、信号が受信端部においてＤＣ回復されることを必要とする。ＤＣ回復プロセスは、望まないジッタを追加し得、タイミングマージンを減少させ得る。
【０００４】
データスクランブラへの入力は、通常１０ビットのパラレルデータワードの形式である。これらのデータワードの特定の組み合わせが異常状態を引き起こすことは公知である。ＳＭＰＴＥ  ＲＰ  １９８は、長シーケンスの異常状態を生成するビデオチェックフィールドを定義し、従ってシリアルデジタルビデオシステムのためのストレスの多い「テストパターン」を提供する。１０ビットデータワードの組み合わせは、シリアルの最小桁のビットが最初であるように変換され、スクランブリング多項式の中に刻時される。
【０００５】
放送および映像産業内において、新しいシリアルビデオインタフェース、特に光ファイバを介するハイバンド幅インタフェースに対する「異常問題」の伝播についての多くの懸念が言われてきた。データ通信産業において用いられる標準の光学装置は、異常信号によって生成されるストレスの多い状態を信号処理するようには設計されていない。Ｇｅｎｎｕｍ  Ｃｏｒｐｏｒａｔｉｏｎなどの会社は、特に異常状態を処理する構成要素を設計してきたが、より高いデータレートインタフェースをより広く採用するために、異常状態を防ぐためのソルーションを提案する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
（概要）
本明細書の教示に従って、シリアルビデオインタフェースにおける異常状態を低減するシステムおよび方法が提供される。入力は、データスクランブリングアルゴリズムによって変換されるパラレルデータワードのシーケンスを含む。シーケンスにおける１つ以上のデータワードは、ワードの最小桁のビット（ＬＳＢ）が最初にあるよりはむしろ最上位ビット（ＭＳＢ）が最初にあるように順序づけられるなど、データワードのビット順序が逆にされる。データワードであって、そのビット順序が逆にされた、データワードを含むパラレルデータワードのシーケンスは、データスクランブリングアルゴリズムによって変換される。データスクランブリングアルゴリズムは、異常状態を含む可能性が低減した出力信号を生成する。
【図面の簡単な説明】
【０００７】
【図１】図１は、高速シリアルビデオデータストリームにおける異常状態を描く信号図である。
【図２】図２は、異常状態を防ぐためにデータワードフリッピングが用いられる高速シリアルビデオデータストリームを描くブロック図である。
【図３Ａ】図３Ａおよび図３Ｂは、異常状態を含む多重送信の高速シリアルビデオデータストリームを描くブロック図である。
【図３Ｂ】図３Ａおよび図３Ｂは、異常状態を含む多重送信の高速シリアルビデオデータストリームを描くブロック図である。
【図４Ａ】図４Ａおよび図４Ｂは、異常状態を防ぐためにデータワードフリッピングが用いられる多重高速シリアルビデオデータストリームを描くブロック図である。
【図４Ｂ】図４Ａおよび図４Ｂは、異常状態を防ぐためにデータワードフリッピングが用いられる多重高速シリアルビデオデータストリームを描くブロック図である。
【図５】図５は、シリアルビデオインタフェースにおいて異常状態を低減させる例示の方法を描くフロー図である。
【図６】図６は、異常状態を防ぐためにデータワードフリッピングが用いられる高速シリアルビデオデータストリームの流れを描くブロック図である。
【発明を実施するための形態】
【０００８】
（詳細な説明）
図１は、高速シリアルビデオデータストリームにおいてイコライザ（ＥＱ）信号における長期実行低周波パターン１００を描く。同様に、フェイズロックループ（ＰＬＬ）信号における長期実行低周波パターンは、１１０に描かれる。１００および１１０に描かれる低周波パターンなどの低周波パターンは、ケーブル等化ならびにクロック回復およびデータ回復を用いる受信デバイスにおいて非最適性能を引き起こし得、データエラーまたは原データの回復不能という結果になる。異常状態は、不十分なクロック回復によって引き起こされるエラーを生成するジッタの増加という結果になり得る。該状態はまた、「偽のロッキング」という結果になり得る。なぜなら、フェイズロックループは、生成される低い方の周波数の信号にロックし得るからである。低周波データパターンはまた、ＤＣオフセットを作り、信号が受信端部においてＤＣ回復されることを必要とする。ＤＣ回復プロセスは、望まないジッタを追加し得、タイミングマージンを減少させ得る。
【０００９】
１００および１１０などの低周波パターンは、ＳＭＰＴＥ  ２５９Ｍ、２９２Ｍおよび４２４Ｍなどの様々なＳＭＰＴＥ規格によって記述されるシリアルビデオインタフェースの一部として用いられるスクランブリングアルゴリズムの出力として生成され得る。これらの規格はデータスクランブリングのための一定の多項式を用い、スクランブリング多項式へのデータ入力の特定の組み合わせがシリアルリンクにおける異常状態を生成することは公知であり、該異常状態は、図１００および図１１０において描かれるような低周波パターンによって特徴づけられる。
【００１０】
ＳＭＰＴＥ  ２５９Ｍ、２９２Ｍおよび４２４Ｍに準拠するシリアルビデオシステムにおいて、ビデオデータは、次の多項式に従ってスクランブルされる。すなわち、
等式１（ＮＲＺ発生器多項式）：Ｇ１（Ｘ）＝Ｘ＾９＋Ｘ＾４＋１、
等式２（ＮＲＺI発生器多項式）：Ｇ２（Ｘ）＝Ｘ＋１
である。
【００１１】
等式１および２は、スクランブラを形成する。スクランブルされたビデオデータワードの典型的な動作において、各々１０ビット長であるビデオデータワードは、スクランブラの中にＬＳＢが最初で、シリアルにシフトされる。このプロセスは次いで、ビデオ信号がどこか他の場所でデコードされるとき逆にされる。
【００１２】
図２は、２００においてチェックフィールドと呼ばれる公知のシーケンスを描き、該シーケンスは、上記のスクランブリング多項式を用いて異常状態を生成する。２つのそのようなチェックフィールドの例は、下記に提示され、１６進法で表される１０ビットワードを用いて示される。すなわち、
イコライザチェックフィールド：３００ｈ／１９８ｈ／３００ｈ／１９８ｈ／３００ｈ／１９８ｈ／．．．
フェイズロックループチェックフィールド：２００ｈ／１１０ｈ／２００ｈ／１１０ｈ／２００ｈ／１１０ｈ／．．．
である。
【００１３】
上記のデータシーケンスにおいて、ワードフリッピングの例は、図２において２１０で描かれ、該２１０は、４つのデータワードが４つの入力データワードごとにフリップされることを示す。２００および２１０で描かれるデータストリームがパラレルデータフォーマットで示されることに注意されたい。
【００１４】
２１０のデータストリームにおけるワードフリッピングはチェックフィールドシーケンスを十分にブレークし、その結果、異常状態は、スクランブラによって生成され得ない（上記の等式１および２）。１０ビットデータが一方向（ＬＳＢ最初）または別方向（ＭＳＢ最初）でスクランブラに提示されるので、ワードフリッピングは、実装するのが容易であり、追加のハードウェアがほとんど必要なく、システムに対して遅延を追加することがない。ワードフリッピングのための制御プロセスは、固定され得るか（例えば、２１０におけるように）、またはワードフリッピングの任意のシーケンスが用いられ得るようにプログラム可能であり得る。
【００１５】
本明細書において説明される本発明のシステムおよび方法は、様々なシリアルビデオデータインタフェースであって、現存するインタフェースおよび提案されるインタフェースの両方に有用である。一部の提案される高速シリアルデータインタフェースは、並行して実行される複数のより低速のシリアルビデオデータインタフェースを利用する。従って、例えば１１．８８Ｇｂ／ｓシリアルビデオデータインタフェースは、３Ｇ−ＳＤＩ規格において定義されるなどの４つの２．９７Ｇｂ／ｓストリームから成り得る。本明細書において説明されるシステムおよび方法はまた、１１．８８Ｇｂ／ｓまたは現在用いられているかもしくは将来用いられる任意の他のデータ転送速度での他のビデオデータフォーマットの搬送のために用いられ得る。１１．８８Ｇｂ／ｓシリアルビデオデータインタフェースの場合において、システムおよび方法は、中間のより低い速度のビデオデータインタフェースから１つ以上の１１．８８Ｇｂ／ｓシリアルビデオデータストリームを生成したチップセットの中に組み込まれ得る。並直列変換器および直並列変換器、データコンバイナおよびデータデコンバイナなどの製品は、これらのシステムおよび方法を組み込む。
【００１６】
図３Ａおよび図３Ｂは、１１．８８Ｇｂ／ｓデータストリームが４つの２．９７Ｇｂ／ｓ（３Ｇ−ＳＤＩ）ストリームを連結することによって実現されるシリアルビデオデータインタフェース内の例示のデータパターンを描く。図３Ａおよび図３Ｂにおいて、各１０ビットパラレルデータストリームは、１１．８８Ｇｂ／ｓデータストリームの中に多重化されたとき、異常チェックフィールドが生成されるように（ＥＱおよびＰＬＬ）、「シードされる（ｓｅｅｄｅｄ）」。１１．８８Ｇｂ／ｓ  １０ビットマルチプレックスがスクランブラを用いて直列化されたとき、異常状態が生成され得る可能性が存在する。図３Ａおよび図３Ｂにおいて、すべてのデータストリームがシリアルデータ速度の１０分の１の速度でデータストリームのパラレルデータフォーマットで示されることに注意されたい。
【００１７】
図３Ａおよび図３Ｂに描かれるデータパターンにおいて、ＥＱ信号データストリーム３００およびＰＬＬ信号データストリーム３１０は、多重化されるである。３００および３１０において示される個々のデータストリームにおける信号パターンは、多重化されたとき異常状態を生成することが公知である信号パターンの例である。３２０において示されるように、多重化されたＥＱデータストリームは、そのようなパターンを提示する。同様に、多重化されたＰＬＬデータストリーム３３０は、異常状態を生成することが公知であるデータストリームを含む。上記のように、そのような異常状態がシリアルビデオデータインタフェースに存在する場合、多くの問題が結果として生じ得る。
【００１８】
本明細書において説明され、図２において上記に描かれるワードフリッピング方式を用いることによって、１１．８８Ｇｂ／ｓの多重ストリーム３２０および３３０に示される異常状態は、回避され得る。図４Ａおよび図４Ｂは、ストリームが異常状態を含むのを防ぐためにデータワードフリッピングが用いられた多重化データストリーム４００および４１０を描く。データストリーム４００および４１０は、タイミング基準信号（この例においてＳＡＶ）ワード３ＦＦｈおよび０００ｈがワードフリッピングプロセスによって影響されない仕方を例示する。また、重大なタイミング情報を含むＸＹＺワードは８回繰り返されるので、フリップされないバージョンは、ワード整列および同期がなおも可能であるように受信デバイスによってなおもデコードされ得る。ワードフリッピング方式はまた、多項式のサイズおよびデータ長（ｄａｔａ  ｄｅｐｔｈ）に関わらず、異常状態になりがちな他のスクランブルされたビデオデータシステムにも用いられ得る（例えば、８ビットシステム）。
【００１９】
図５は、５００においてシリアルビデオインタフェースにおける異常状態を低減する例示の方法を描く。例示の入力信号５１０はパラレルデータワードのシーケンスを含み、該パラレルデータワードのシーケンスは、ＳＭＰＴＥ  ２５９Ｍ、２９２Ｍおよび４２４Ｍに準拠したシステムにおいて用いられる上記に説明されたアルゴリズムなどのデータスクランブリングアルゴリズムによって変換されるものである。信号５１０は、ワードフリッピングアルゴリズム５２０に入力される。信号５１０上でアルゴリズム５２０によって実行されるワードフリッピングは、信号５１０におけるパラレルデータワードのシーケンスにおいて１つ以上のデータワードのビットの順序を逆にすることを包含する。アルゴリズム５２０は、多くの異なる方法でワードフリッピングを実行し得る。例えば、アルゴリズム５２０は、フリップされるワードの所定のパターンを含み得る。さらに、入力信号５１０を含むワードは、固定数または可変数のビットから成り得る。多数の公知のシリアルビデオインタフェースは、データワードのための１０ビットの固定長を用いる。入力信号５１０は、ビデオデータの部分ではないが、代わりにタイミング基準信号を備えているデータワードをさらに含み得る。アルゴリズム５２０は、ビデオデータではなく、タイミング基準信号を含むワードが無視されるように設計され得る。アルゴリズム５２０は出力信号５３０を生成し、出力信号５３０は、１つ以上のワードであって、そのビット順序がアルゴリズム５２０によって逆にされた、ワードを含むパラレルデータワードのシーケンスを含む。データスクランブリングアルゴリズム５４０は、入力として信号５３０を受け取る。信号５３０はアルゴリズム５４０によって規定されるように変換され、アルゴリズム５４０はデータスクランブルされた出力信号５５０を生成する。データスクランブルされた出力信号５５０は、異常状態を含む可能性が低減する。
【００２０】
図６は、６００においてビデオ源６１０から始まる例示のビデオシステムを描く。例示のビデオ源６１０は、例えば、ビデオカメラ、ビデオサーバ、またはビデオテープレコーダであり得るが、ビデオプロセッサ６２０を含み、ビデオプロセッサ６２０は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または任意の他の論理機構として実装され得る。ビデオプロセッサ６２０は、シリアルデジタルビデオ送信器６３０にビデオ信号を出力する。シリアルデジタルビデオ送信器６３０は、例えば、ＡＳＩＣ、ＦＰＧＡ、またはデジタル信号プロセッサ（ＤＳＰ）などの論理機構として実装され得る。シリアルデジタルビデオ送信器６３０は、ビデオデータマルチプレクサ６４０を含み、ビデオデータマルチプレクサ６４０は、複数のビデオデータストリームを単一のより高い帯域幅のビデオデータストリームに組み合わせ得る。ビデオデータマルチプレクサ６４０の出力は、シリアルデジタルビデオ送信器のワードフリッピングモジュール６５０への入力を含み、シリアルデジタルビデオ送信器は、ストリームが異常状態を含むことを防ぐためにビデオデータストリームにワードフリッピング技術を適用する。ビデオデータストリームは次いでプロセッサ６６０に入力され、プロセッサ６６０は、パラレル信号をシリアル信号に変換し、また上記に説明されたデータスクランブリングアルゴリズムを適用する。
【００２１】
一旦プロセッサ６６０が信号を処理すると、シリアルデジタルビデオ送信器６３０は、ビデオ出力に信号を配置し、該ビデオ出力において、信号は、送信媒体６７０を介してビデオシンク６８０のビデオ入力に結合される。送信媒体６７０は、シリアルビデオデータ信号を送信する電気ケーブルまたは光ケーブルを含み得るが、無線送信媒体を含む、適切なビット速度で信号を送信する任意の媒体が用いられ得る。ビデオシンク６８０は、プロダクションスイッチャ、ビデオテープレコーダ、ビデオサーバ、またはモニタなどの表示手段を含み得る。ビデオシンク６８０は、シリアルデジタルビデオ受信器６９０を含み、シリアルデジタルビデオ受信器６９０は、ビデオ源６１０によって行われた処理を逆にし、逆多重化ビデオデータストリームをビデオシンク６８０のビデオプロセッサ６９５に出力する。
【００２２】
本明細書の説明においてそして以下の特許請求の範囲の全体において用いられるように、「ａ（１つの）」、「ａｎ（１つの）」、および「ｔｈｅ（該、前記）」の意味は、文脈が明らかに別のことを指示しない限り、複数の事柄を含むことは理解されるべきである。また、本明細書の説明においてそして以下の特許請求の範囲の全体において用いられるように、「ｉｎ（内に、おいて）」の意味は、文脈が明らかに別のことを指示しない限り、「ｉｎ」および「ｏｎ（上に）」を含む。最後に、本明細書の説明においてそして以下の特許請求の範囲の全体において用いられるように、「ａｎｄ（および、かつ、そして）」および「ｏｒ（または）」の意味は、文脈が明らかに別のことを指示しない限り、接続詞および離接的接続詞の両方を含み、交換可能に用いられ得、フレーズ「ｅｘｃｌｕｓｉｖｅ  ｏｒ」は、選言的意味のみが適用し得る状況を示すために用いられ得る。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
2011504307.tif 000007
【図４Ｂ】
2011504307.tif 000008
【図５】
2011504307.tif 000009
【図６】
2011504307.tif 000010
【国際調査報告】
2011504307.tif 000011
2011504307.tif 000012