(57)【要約】  不揮発性記憶装置は、並行して感知されるべきメモリセルの個々のページを有する。この記憶装置は、ワード線電圧源からの所定のワード線電圧と１つ以上のページの集合ソースノードにおける電圧レベルとを受け取るように結合されると共に感知操作中にメモリのワード線に出力電圧を提供するように結合されたソースレベル追跡回路を含み、このソースレベル追跡回路はオペアンプを含み、出力電圧は、集合ノードにおける電圧レベルを追跡すると共に接地ループにおける有限の抵抗に起因するソースバイアスエラーを補償するための量だけオフセットされたワード線電圧である。
2011508355.tif 000002
【特許請求の範囲】
【請求項１】
並行して感知されるべきメモリセルの個々のページを有する不揮発性記憶装置であって、各メモリセルは、ソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、
ページ内の各メモリセルの前記ソースに結合されたページソース線と、
個々のページソース線に結合された集合ノードと、
メモリ操作のために選択されたページのページソース線に前記集合ノードを介して結合されたソース電圧制御回路と、
前記ページの各メモリセルの前記コントロールゲートに結合するワード線と、
所定のワード線電圧を提供するためのワード線電圧源と、
前記ワード線電圧と前記集合ノードにおける電圧レベルとを受け取るように接続可能であると共に感知操作中に前記ワード線に出力電圧を提供するように接続可能であるソースレベル追跡回路であって、前記ソースレベル追跡回路は、前記出力電圧を提供する出力を有し、前記ワード線電圧および前記集合ノード電圧から導出された電圧を受け取るように接続された第１の入力を有し、前記出力からのフィードバックループにより接続された第２の入力を有するオペアンプを含む、ソースレベル追跡回路と、
を備える不揮発性記憶装置。
【請求項２】
請求項１記載の不揮発性記憶装置において、
前記ソースレベル追跡回路は、前記ワード線電圧と前記集合ノードにおける電圧レベルとの間に直列に接続された第１の抵抗性素子および第２の抵抗性素子をさらに含み、前記第１の入力は前記第１の抵抗性素子および前記第２の抵抗性素子の間のノードを介して接続される不揮発性記憶装置。
【請求項３】
請求項２記載の不揮発性記憶装置において、
前記ソースレベル追跡回路は、前記出力および接地の間に直列に接続された第３の抵抗性素子および第４の抵抗性素子をさらに含み、前記第２の入力は前記第３の抵抗性素子および前記第４の抵抗性素子の間のノードを介して接続される不揮発性記憶装置。
【請求項４】
請求項３記載の不揮発性記憶装置において、
前記第１の抵抗性素子、前記第２の抵抗性素子、前記第３の抵抗性素子、および前記第４の抵抗性素子は、本質的に等しい抵抗値を有するように形成される不揮発性記憶装置。
【請求項５】
請求項３記載の不揮発性記憶装置において、
前記第１の抵抗性素子、前記第２の抵抗性素子、前記第３の抵抗性素子、および前記第４の抵抗性素子は、その全てが本質的に等しい抵抗値を有するわけではないように形成される不揮発性記憶装置。
【請求項６】
請求項１記載の不揮発性記憶装置において、
前記ソースレベル追跡回路は、
前記ワード線電圧と前記集合ノードにおける電圧レベルとの間に直列に接続された第１の容量性素子および第２の容量性素子であって、前記第１の入力は前記第１の容量性素子および前記第２の容量性素子の間のノードを介して接続される、第１の容量性素子および前記第２の容量性素子と、
前記出力および接地の間に直列に接続された第３の容量性素子および第４の容量性素子であって、前記第２の入力は前記第３の抵抗性素子および前記第４の抵抗性素子の間のノードを介して接続される、第３の容量性素子および第４の容量性素子と、
をさらに含む不揮発性記憶装置。
【請求項７】
請求項１記載の不揮発性記憶装置において、
出力電圧は、ワード線電圧と、前記集合ノードにおける電圧レベルの所定部分との合計に等しい不揮発性記憶装置。
【請求項８】
請求項７記載の不揮発性記憶装置において、
出力電圧は、ワード線電圧と、前記集合ノードにおける電圧レベルとの合計に等しい不揮発性記憶装置。
【請求項９】
請求項１記載の不揮発性記憶装置において、
前記感知操作は、読み出し操作である不揮発性記憶装置。
【請求項１０】
請求項１記載の不揮発性記憶装置において、
前記感知操作は、ベリファイ操作である不揮発性記憶装置。
【請求項１１】
請求項１記載の不揮発性記憶装置において、
前記所定のワード線電圧は、温度補償を含む不揮発性記憶装置。
【請求項１２】
並行して感知されるべきメモリセルの個々のページを有する不揮発性記憶装置であって、各メモリセルは、ソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、
ページ内の各メモリセルの前記ソースに結合されたページソース線と、
個々のページソース線に結合された集合ノードと、
メモリ操作のために選択されたページのページソース線に前記集合ノードを介して結合されたソース電圧制御回路と、
前記ページの各メモリセルの前記コントロールゲートに結合するワード線と、
所定のワード線電圧を提供するためのワード線電圧源と、
前記ワード線電圧と前記集合ノードにおける電圧レベルとを受け取るように接続可能であると共に感知操作中に前記ワード線に出力電圧を提供するように接続可能であるソースレベル追跡回路であって、前記ソースレベル追跡回路はオペアンプを含み、前記出力電圧は前記集合ノードにおける前記電圧レベルを追跡するための量だけオフセットされた前記ワード線電圧である、ソースレベル追跡回路と、
を備える不揮発性記憶装置。
【請求項１３】
請求項１２記載の不揮発性記憶装置において、
出力電圧は、前記ワード線電圧と、ソースノード上の前記集合ノードにおける電圧レベルの所定部分との合計に等しい不揮発性記憶装置。
【請求項１４】
請求項１３記載の不揮発性記憶装置において、
出力電圧は、前記ワード線電圧と前記集合ノードにおける電圧レベルとの合計に等しい不揮発性記憶装置。
【請求項１５】
請求項１２記載の不揮発性記憶装置において、
前記感知操作は、読み出し操作である不揮発性記憶装置。
【請求項１６】
請求項１２記載の不揮発性記憶装置において、
前記感知操作は、ベリファイ操作である不揮発性記憶装置。
【請求項１７】
請求項１２記載の不揮発性記憶装置において、
前記所定のワード線電圧は、温度補償を含む不揮発性記憶装置。
【請求項１８】
並行して感知されるべきメモリセルの個々のページを有し、各メモリセルが、ソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、メモリセルのページを感知する方法であって、
ページソース線を提供するステップと、
前記ページの各メモリセルの前記ソースを前記ページソース線に結合するステップと、
個々のページソース線に結合された集合ノードを提供するステップと、
前記集合ノードを感知操作のためのソース電圧制御回路に結合するステップと、
ワード線を提供するステップと、
前記ワード線を前記ページの各メモリセルの前記コントロールゲートに結合するステップと、
所定のワード線電圧を提供するステップと、
前記ワード線電圧と前記集合ノードにおける電圧レベルとをソースレベル追跡回路において受け取るステップと、
前記ワード線に前記ソースレベル追跡回路からの出力電圧を提供するステップであって、前記ソースレベル追跡回路はオペアンプを含み、前記出力電圧は前記集合ノードにおける前記電圧レベルを追跡するための量だけオフセットされた前記ワード線電圧である、出力電圧を提供するステップと、
を含む方法。
【請求項１９】
請求項１８記載の方法において、
出力電圧は、前記ワード線電圧と、ソースノード上の前記集合ノードにおける電圧レベルの所定部分との合計に等しい方法。
【請求項２０】
請求項１９記載の方法において、
出力電圧は、前記ワード線電圧と前記集合ノードにおける電圧レベルとの合計に等しい方法。
【請求項２１】
請求項１８記載の方法において、
前記感知操作は、読み出し操作である方法。
【請求項２２】
請求項１８記載の方法において、
前記感知操作は、ベリファイ操作である方法。
【請求項２３】
請求項１８記載の方法において、
前記所定のワード線電圧は、温度補償を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、接地ループにおける有限の抵抗に起因するソースバイアスエラーを補償する改善された感知回路を有するものに関する。
【背景技術】
【０００２】
特に小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形の、電荷を不揮発性に蓄積することのできる固体メモリは、近時、多様なモバイルおよびハンドヘルド装置、特に情報装置および消費者エレクトロニクス製品の分野で一般的に好まれる記憶装置となっている。同じく固体メモリであるＲＡＭ（ランダムアクセスメモリ）とは違って、フラッシュメモリは不揮発性であって、電力がオフに切り替えられた後も、格納されているデータを保持する。コストがより高いにもかかわらず、フラッシュメモリは大容量記憶アプリケーションにますます用いられるようになっている。ハードディスクおよびフロッピーディスクなどの回転する磁気媒体に基づく在来の大容量記憶は、モバイルおよびハンドヘルド環境には向いていない。なぜならば、ディスクドライブは、かさばりがちであり、機械的故障を起こしやすく、大きな待ち時間および大きな電力要件を有するからである。これらの望ましくない属性は、ディスクベースの記憶をたいていのモバイルおよびポータブルアプリケーションにおいて非実用的なものとする。一方、フラッシュメモリは、埋め込み型、および取り外し可能なカードの形の両方において、サイズが小さくて、電力消費が少なくて、高速で信頼性が高いという特徴のために、モバイルおよびハンドヘルド環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）とは、消去することができると共に新しいデータをそのメモリセルに書き込むかあるいは「プログラムする」ことのできる不揮発性メモリである。両方が、ソース領域およびドレイン領域の間の、半導体基板内のチャネル領域の上に位置する、電界効果トランジスタ構造内の、フローティング（接続されていない）導電性ゲートを利用する。次に、コントロールゲートがフローティングゲートの上に設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷の量により制御される。すなわち、フローティングゲート上の所与の電荷レベルについて、そのソース領域およびドレイン領域の間の導通を可能にするようにトランジスタが「オン」に転換される前にコントロールゲートに印加されなければならない対応する電圧（しきい値）が存在する。
【０００４】
フローティングゲートは、或る範囲の電荷を保持することができ、従って或るしきい値電圧ウィンドウの中の任意のしきい値電圧レベルにプログラムされることができる。しきい値電圧ウィンドウのサイズは装置の最低しきい値レベルおよび最高しきい値レベルにより画定され、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは、一般的に、記憶装置の特性、動作条件および履歴に依存する。原理上、ウィンドウ内の各々の異なる、分解可能なしきい値電圧レベル範囲は、セルの一定のメモリ状態を指定するために使用され得る。
【０００５】
メモリセルとして役立つトランジスタは、通例、２つのメカニズムのうちの一方によって「プログラム済み」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧により、電子が基板チャネル領域を横断して加速される。同時に、コントロールゲートに印加された高電圧により、ホットエレクトロンを薄いゲート誘電体を通してフローティングゲートへ引きつける。「トンネリング注入」では、基板に関して高い電圧がコントロールゲートに印加される。このようにして、電子は基板から中間のフローティングゲートに引き付けられる。
【０００６】
記憶装置は、いくつかのメカニズムによって消去され得る。ＥＰＲＯＭでは、メモリは、紫外線照射によってフローティングゲートから電荷を除去することによってバルク消去される。ＥＥＰＲＯＭでは、薄い酸化物を通って基板チャネル領域へトンネリング（すなわち、ファウラーノルドハイムのトンネリング）するようにフローティングゲート内の電子を誘導するようにコントロールゲートに関して高い電圧を基板に印加することにより、メモリセルは電気的に消去可能である。通例、ＥＥＰＲＯＭはバイトごとに消去可能である。フラッシュＥＥＰＲＯＭでは、メモリは一度に全部または一度に１ブロック以上、電気的に消去可能であり、ここで１ブロックは５１２バイト以上のメモリから成り得る。
【０００７】
不揮発性メモリセルの例
記憶装置は、通例、カードに搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路および読み出し回路などの周辺回路によりサポートされるメモリセルのアレイを含む。より精巧な記憶装置は、インテリジェントで高レベルのメモリ操作およびインターフェイスを行うコントローラも伴う。今日使用されている商業的に成功した多くの不揮発性固体記憶装置がある。これらの記憶装置はいろいろなタイプのメモリセルを採用することができ、各タイプは１つ以上の電荷蓄積素子を有する。
【０００８】
図１Ａ〜１Ｅは、不揮発性メモリセルのいろいろな例を概略的に示す。
図１Ａは、電荷を蓄積するためのフローティングゲートを有するＥＥＰＲＯＭセルの形の不揮発性メモリを概略的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭに類似する構造を有するけれども、電荷をロードし、また、ＵＶ照射にさらすことを必要とせずに適切な電圧の印加時に電荷をそのフローティングゲートから電気的に除去するためのメカニズムをさらに提供する。このようなセルおよびこのようなセルを製造する方法の例が、米国特許第５，５９５，９２４号（特許文献１）に与えられている。
【０００９】
図１Ｂは、選択ゲートとコントロールゲートまたはステアリングゲートとの両方を有するフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、ソース拡散１４とドレイン拡散１６との間の「スプリットチャネル」１２を有する。セルは実際上直列の２つのトランジスタＴ１およびＴ２を伴って形成される。Ｔ１は、フローティングゲート２０とコントロールゲート３０とを有するメモリトランジスタとして働く。フローティングゲートは、選択可能な量の電荷を蓄積することができる。チャネルのＴ１の部分を通って流れることのできる電流の量は、コントロールゲート３０の電圧と、中間のフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして働く。Ｔ２が選択ゲート４０の電圧によりオンに転換されたときに、チャネルのＴ１の部分の電流がソースとドレインとの間を進むことを可能にする。選択トランジスタは、コントロールゲートの電圧に依存しないソース−ドレインチャネルに沿うスイッチを提供する。１つの利点は、それらのフローティングゲートにおけるそれらの電荷空乏（正）に起因してゼロコントロールゲート電圧でなお導通しているセルをオフに転換するためにそれが使用され得ることである。他の利点は、それがソース側注入プログラミングをより容易に実行することを可能にすることである。
【００１０】
スプリットチャネルメモリセルの１つの簡単な実施形態では、図１Ｂにおいて点線で概略的に示されているように選択ゲートとコントロールゲートとは同じワード線に接続される。これは、電荷蓄積素子（フローティングゲート）をチャネルの一部分の上に位置させ、コントロールゲート構造（これはワード線の一部である）を他方のチャネル部分の上にかつ電荷蓄積素子の上に位置させることによって成し遂げられる。これは実際上直列の２つのトランジスタを有するセルを形成し、一方（メモリトランジスタ）は、チャネルのその部分を通って流れることのできる電流の量を制御する電荷蓄積素子上の電荷の量とワード線の電圧との組み合わせを有し、他方（選択トランジスタ）はそのゲートとして働くワード線だけを有する。そのようなセル、メモリシステムにおけるそれらの使用法、およびそれらを製造する方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）に与えられている。
【００１１】
図１Ｂに示されているスプリットチャネルセルのより洗練された１つの実施形態では、選択ゲートとコントロールゲートとは独立であって、それらの間の点線で接続されてはいない。一実施例は、セルのアレイ中の一列のコントロールゲートを、ワード線に対して垂直な制御（またはステアリング）線に接続させる。その効果は、ワード線の、選択されたセルを読み出すかあるいはプログラムするときに２つの機能を同時に実行しなければならないという負担を除くことである。これらの２つの機能とは、（１）選択トランジスタのゲートとして働き、従って選択トランジスタをオンオフするために適切な電圧を必要とすること、および（２）ワード線と電荷蓄積素子との間の電界（容量）結合を通して電荷蓄積素子の電圧を所望のレベルへ駆ることである。これら２つの機能の両方を単一の電圧で最適に実行することは、しばしば、困難である。コントロールゲートと選択ゲートとが別々に制御される場合、ワード線は機能（１）を実行するだけでよく、付加された制御線が機能（２）を実行する。この能力は、プログラミング電圧が目標とされるデータに合わせて調整される、より高い性能のプログラミングの設計を考慮に入れるものである。フラッシュＥＥＰＲＯＭアレイにおける独立のコントロール（またはステアリング）ゲートの使用は、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。
【００１２】
図１Ｃは、二重フローティングゲートと、独立の選択ゲートおよびコントロールゲートとを有する他の１つのフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、実際上直列の３つのトランジスタを有することを除いて、図１Ｂのものと同様である。このタイプのセルでは、ソース拡散およびドレイン拡散の間でそのチャネルの上に２つの蓄積素子（すなわち、Ｔ１−左のものとＴ１−右のもの）が含まれ、それらの間に選択トランジスタＴ２がある。メモリトランジスタは、フローティングゲート２０’および２０”と、コントロールゲート３０’および３０”とをそれぞれ有する。選択トランジスタＴ２は選択ゲート４０により制御される。任意の時点で、メモリトランジスタの対のうちの一方だけが読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１−左がアクセスされるときに、チャネルのＴ１−左の部分の電流がソースとドレインとの間を通れるようにＴ２およびＴ１−右の両方がオンにされる。同様に、記憶ユニットＴ１−右がアクセスされるときに、Ｔ２とＴ１−左とはオンにされる。消去は、選択ゲートのポリシリコンの一部分をフローティングゲートの近傍に有し、フローティングゲート内に蓄積されている電子が選択ゲートのポリシリコンにトンネリングすることができるように選択ゲートに相当の正電圧（例えば、２０Ｖ）を印加することによって実行される。
【００１３】
図１Ｄは、ＮＡＮＤチェーンに組織されたメモリセルのストリングを概略的に示す。ＮＡＮＤチェーン５０は、そのソースおよびドレインによりデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（ｎ＝４、８、１６あるいはそれ以上）から成る。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤチェーンのソース端子５４およびドレイン端子５６を介しての、メモリトランジスタのチェーンの外部への接続を制御する。或るメモリアレイでは、ソース選択トランジスタＳ１がオンにされると、ソース端子はソース線に結合される。同様に、ドレイン選択トランジスタＳ２がオンにされると、ＮＡＮＤチェーンのドレイン端子はメモリアレイのビット線に結合される。チェーン中の各メモリトランジスタは、意図されたメモリ状態を表すように所与の量の電荷を蓄積するための電荷蓄積素子を有する。各メモリトランジスタのコントロールゲートは、読み出し操作および書き込み操作の制御を提供する。選択トランジスタＳ１、Ｓ２の各々のコントロールゲートは、それぞれそのソース端子５４およびドレイン端子５６を介してＮＡＮＤチェーンへの制御アクセスを提供する。
【００１４】
プログラミング中にＮＡＮＤチェーン内のアドレス指定されたメモリトランジスタが読み出されベリファイされるときに、そのコントロールゲートには適切な電圧が供給される。同時に、ＮＡＮＤチェーン５０内のアドレス指定されていないメモリトランジスタの残りは、それらのコントロールゲートへの充分な電圧の印加によって完全にオンにされる。このようにして、そのメモリトランジスタのソースからＮＡＮＤチェーンのソース端子５４へ、また同様にそのメモリトランジスタのドレインのためにチェーンのドレイン端子５６へ、伝導路が実際上作られる。このようなＮＡＮＤチェーン構造を有する記憶装置は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００１５】
図１Ｅは、電荷を蓄積するための誘電体層を有する不揮発性メモリを概略的に示す。前述した伝導性フローティングゲート素子の代わりに、誘電体層が使用されている。誘電体蓄積素子を利用するそのような記憶装置が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記載されている。ＯＮＯ誘電体層が、ソース拡散およびドレイン拡散の間のチャネルを横断して広がる。１つのデータビットのための電荷は、ドレインに隣接して誘電体層に局在させられ、他方のデータビットのための電荷はソースに隣接して誘電体層に局在させられる。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。誘電体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって多状態データ記憶が実現される。
【００１６】
メモリアレイ
記憶装置は、通例、行および列を成して配列されてワード線およびビット線によりアドレス指定可能なメモリセルの２次元アレイから構成される。アレイは、ＮＯＲ型またはＮＡＮＤ型のアーキテクチャに従って形成され得る。
【００１７】
ＮＯＲアレイ
図２は、メモリセルのＮＯＲアレイの一例を示す。図１Ｂまたは１Ｃに示されているタイプのセルで、ＮＯＲ型アーキテクチャを有する記憶装置が実現されている。メモリセルの各行は、それらのソースおよびドレインによりデイジーチェーン方式で接続されている。この設計は、時に仮想接地設計と称される。各メモリセル１０は、ソース１４、ドレイン１６、コントロールゲート３０および選択ゲート４０を有する。行の中のセルの選択ゲートはワード線４２に接続されている。列の中のセルのソースおよびドレインは、選択されたビット線３４および３６にそれぞれ接続されている。メモリセルのコントロールゲートおよび選択ゲートが独立して制御される実施形態では、列中のセルのコントロールゲートをステアリング線３０が接続する。
多くのフラッシュＥＥＰＲＯＭは、そのコントロールゲートおよび選択ゲートが互いに接続されて各々形成されるメモリセルで実現される。この場合、ステアリング線は不要であり、各行に沿うセルの全てのコントロールゲートおよび選択ゲートを１つのワード線が単に接続する。これらの設計の例が、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）に開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち行選択と、読み出しおよびプログラミングのために行内の全セルにコントロールゲート電圧を供給することとを実行した。
【００１８】
ＮＡＮＤアレイ
図３は、図１Ｄに示されているものなどの、メモリセルのＮＡＮＤアレイの一例を示す。ＮＡＮＤチェーンの各列に沿って、ビット線が各ＮＡＮＤチェーンのドレイン端子５６に結合されている。ＮＡＮＤチェーンの各行に沿って、ソース線がそれらの全てのソース端子５４を接続することができる。行に沿うＮＡＮＤチェーンのコントロールゲートは、一連の対応するワード線に接続されている。１行のＮＡＮＤチェーン全体が、選択トランジスタの対（図１Ｄを参照）を、接続されているワード線を介してそれらのコントロールゲートに適切な電圧を用いて、オンにすることによって、アドレス指定され得る。ＮＡＮＤチェーン内の１つのメモリセルを代表する１つのメモリトランジスタが読み出されるときに、チェーンを通って流れる電流が、その読み出されるセルに蓄積されている電荷のレベルに本質的に依存するように、チェーン内の残りのメモリトランジスタは、それらに関連付けられているワード線を介して充分にオンにされる。ＮＡＮＤアーキテクチャアレイと、メモリシステムの一部としてのその動作との例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）、および第６，０４６，９３５号（特許文献１１）に見出される。
【００１９】
ブロック消去
電荷蓄積記憶装置をプログラムすることは、単により多くの電荷をその電荷蓄積素子に加えるという結果をもたらし得る。従って、プログラミング操作の前に、電荷蓄積素子に現存している電荷は除去（あるいは消去）されなければならない。メモリセルの１つ以上のブロックを消去するために消去回路（図示せず）が設けられる。ＥＥＰＲＯＭなどの不揮発性メモリは、セルのアレイの全体、またはアレイのセルの相当のグループが一緒に（すなわち、即座に(in a flash)）電気的に消去されるときに、「フラッシュ」ＥＥＰＲＯＭと称される。消去されたならば、そのセルのグループはその後再プログラムされ得る。一緒に消去可能なセルのグループは、１つ以上のアドレス指定可能な消去ユニットから成ることができる。消去ユニットまたはブロックは通例１ページ以上のデータを記憶し、ページはプログラミングおよび読み出しの単位であるけれども、単一の操作で２ページ以上がプログラムされたりあるいは読み出され得る。各ページは通例１セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって定められる。一例は、磁気ディスクドライブに関して定められた標準規格に従うユーザデータの５１２バイトと、そのユーザデータおよび／またはそれが格納されるブロックに関するオーバーヘッド情報の数バイトとのセクタである。
【００２０】
読み出し／書き込み回路
普通の２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２領域に分割するために少なくとも１つの電流ブレークポイントレベルが確立される。所定の決まった電圧を印加することによってセルが読み出されるときに、そのソース／ドレイン電流は、ブレークポイントレベル（あるいは基準電流ＩREF ）と比較することによって１つのメモリ状態に分解される。読まれた電流がブレークポイントレベルのものより多ければ、そのセルは１つの論理状態（例えば、「ゼロ」状態）にあると判定される。一方、電流がブレークポイントレベルのものより少なければ、そのセルは他方の論理状態（例えば、「１」状態）にあると判定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラム可能であり得る基準電流源が、しばしば、ブレークポイントレベル電流を生成するためにメモリシステムの一部として設けられる。
【００２１】
メモリ容量を増やすために、半導体技術の状態が進歩するに連れて、フラッシュＥＥＰＲＯＭ装置はますます高い密度で製造されるようになってきている。記憶容量を増やすための他の１つの方法は、各メモリに２より多い状態を記憶させることである。
多状態または多レベルのＥＥＰＲＯＭメモリセルのために、各セルが１ビットより多いデータを記憶できるように伝導ウィンドウは２つ以上のブレークポイントによって２より多い領域に分割される。従って、所与のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増やされる。多状態または多レベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，７７４，３９７号（特許文献１６）に記載されている。
【００２２】
実際には、セルのメモリ状態は、普通、基準電圧がコントロールゲートに印加されているときにセルのソース電極およびドレイン電極を横断する伝導電流を感知することによって読み出される。従って、セルのフローティングゲート上の各々の所与の電荷について、固定されている基準コントロールゲート電圧に関して対応する伝導電流が検出され得る。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを画定する。
【００２３】
あるいは、分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートにおいて試験される所与のメモリ状態についてしきい値電圧をセットして伝導電流がしきい値電流より少ないか多いかを検出することが可能である。１つの実施例では、しきい値電流に関しての伝導電流の検出は、伝導電流がビット線のキャパシタンスを通して放電する速さを調べることによって成し遂げられる。
【００２４】
図４は、任意の時点でフローティングゲートが選択的に蓄積しているかもしれない４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの関係を示す。４つの実線ＩD 対ＶCG曲線は、メモリセルのフローティングゲートにプログラムされ得る、４つのあり得るメモリ状態にそれぞれ対応する４つのあり得る電荷レベルを表す。一例として、セルの集団のしきい値電圧ウィンドウは０．５Ｖから３．５Ｖにおよび得る。しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に分割することによって６つのメモリ状態が区別され得る。例えば、図に示されているように２μＡの基準電流ＩREF が使用されれば、Ｑ１でプログラムされたセルは、その曲線がＶCG＝０．５Ｖおよび１．０Ｖにより区切られるしきい値ウィンドウの領域においてＩREF と交差するので、メモリ状態「１」にあると見なされ得る。同様に、Ｑ４はメモリ状態「５」にある。
【００２５】
前の記述から分かるように、メモリセルがより多くの状態を記憶させられるほど、そのしきい値ウィンドウはより細かく分割される。これは、要求された分解能を達成できるように、プログラミングおよび読み出しの操作に関してより高い精度を必要とする。
米国特許第４，３５７，６８５号（特許文献１７）は２状態ＥＰＲＯＭをプログラムする方法を開示し、その方法では、セルは、所与の状態にプログラムされるときに、フローティングゲートに増分電荷をその都度加える連続するプログラミング電圧パルスにさらされる。パルス間に、セルは、ブレークポイントレベルに関してそのソース−ドレイン電流を判定するために読み返されるかあるいはベリファイされる。プログラミングは、現在の状態が所望の状態に達したとベリファイされたときに停止する。使用されるプログラミングパルス列は、増大してゆく期間または振幅を持つことができる。
【００２６】
従来技術のプログラミング回路は、しきい値ウィンドウを消去済みあるいは接地状態からターゲット状態に達するまで進むプログラミングパルスを単に印加する。実際には、充分な分解能に配慮して、各々の分割あるいは区分された領域は、横断するのに少なくともおよそ５つのプログラミングステップを必要とする。その性能は、２状態メモリセルについては容認できる。しかし、多状態セルでは、必要とされるステップの数は区画の数と共に増え、従って、プログラミング精度または分解能は高められなければならない。例えば、１６状態セルは、ターゲット状態までプログラムするために平均で少なくとも４０のプログラミングパルスを必要とし得る。
【００２７】
図５は、行デコーダ１３０および列デコーダ１６０を介して読み出し／書き込み回路１７０によりアクセス可能なメモリアレイ１００の代表的な構成を有する記憶装置を概略的に示す。図２および３に関連して記載したように、メモリアレイ１００内のメモリセルのメモリトランジスタは、選択されたワード線（単数または複数）およびビット線（単数または複数）のセットを介してアドレス指定可能である。アドレス指定されたメモリトランジスタのそれぞれのゲートに適切な電圧を印加するために、行デコーダ１３０は１つ以上のワード線を選択し、列デコーダ１６０は１つ以上のビット線を選択する。アドレス指定されたメモリトランジスタのメモリ状態を読み出しあるいは書き込む（プログラムする）ために読み出し／書き込み回路１７０が設けられている。読み出し／書き込み回路１７０は、ビット線を介してアレイ内の記憶素子に接続可能な数個の読み出し／書き込みモジュールを含む。
【００２８】
読み出し／書き込み性能および精度に影響を及ぼす因子
読み出しおよびプログラミングの性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかあるいはプログラムされる。従って、一論理「ページ」の記憶素子が一緒に読み出されるかあるいはプログラムされる。現存するメモリアーキテクチャでは、一行は通例数個のインターリーブされたページを包含する。１ページの全記憶素子が一緒に読み出されるかまたはプログラムされる。列デコーダは、インターリーブされたページの各々を、対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは５３２バイト（５１２バイトに加えて２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列が１つのドレインビット線を包含し、行あたりに２つのインターリーブされたページがあるならば、８，５１２列があって各ページが４，２５６列に関連付けられるということになる。全ての偶数ビット線または奇数ビット線を並行して読み出しあるいは書き込むために接続可能な４，２５６のセンスモジュールがあることになる。このようにして、１ページの４，２５６ビット（すなわち、５３２バイト）の並列データがページの記憶素子から読み出されるかあるいはそれらに書き込まれる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールは種々のアーキテクチャに配置され得る。
【００２９】
前述したように、在来の記憶装置は、一度に全ての偶数ビット線または全ての奇数ビット線を大規模に並行して操作することによって読み出し／書き込み操作を改善する。２つのインターリーブされたページから成る行のこの「交互ビット線」アーキテクチャは、読み出し／書き込み回路のブロックを適合させるという問題を緩和するのに役立つ。それは、ビット線間容量結合を制御することについての考慮によっても要求される。偶数ページまたは奇数ページに対して読み出し／書き込みモジュールのセットを多重化するためにブロックデコーダが使用される。このようにして、１セットのビット線が読み出されるかあるいはプログラムされているときに、インターリーブ配置のセットは直接隣接結合を最小にするために接地され得る。
【００３０】
しかし、インターリービングページアーキテクチャは少なくとも３つの点で不利である。第１に、付加的な多重化回路を必要とする。第２に、動きが遅い。１ワード線により接続されたかあるいは１行内のメモリセルの読み出しまたはプログラミングを終えるために、２つの読み出しまたは２つのプログラミング操作が必要とされる。第３に、２つの隣のものが、例えば奇数ページおよび偶数ページにおいて別々に、別々の時点でプログラムされるときのフローティングゲートのレベルでの隣接する電荷蓄積素子間の界結合などの他の外乱効果に対処することに関しても最適ではない。
【００３１】
米国公開特許出願第２００４−００５７３１８号（特許文献１８）は、複数の連続するメモリセルを並行して感知することを可能にする記憶装置およびその方法を開示している。例えば、同じワード線を共有する１つの行に沿う全てのメモリセルが１ページとして一緒に読み出されるかあるいはプログラムされる。この「全ビット線」アーキテクチャは、「交互ビット線」アーキテクチャの２倍の性能を有し、同時に隣接する外乱効果により引き起こされるエラーを最小にする。しかし、全ビット線を感知することは、隣接するビット線間の、それらの相互キャパシタンスからの誘導電流に起因するクロストークの問題を引き起こす。これは、ビット線の各々の隣接対間の電圧差を、それらの伝導電流が感知されている間、実質的に時間とは無関係に維持することによって処理される。この条件が課されるときに、種々のビット線のキャパシタンスに起因する全ての変位電流は、時間変化する電圧差に依存するので、なくなる。接続されているビット線のどの隣接対の電位差も時間独立であるように、各ビット線に結合されている感知回路はそのビット線上に電圧クランプを有する。ビット線電圧がクランプされていると、ビット線キャパシタンスに起因する放電を感知する在来の方法は適用され得ない。その代わりに、感知回路および方法は、メモリセルの伝導電流の判定を、ビット線から独立している所与のコンデンサをそれが放電あるいは充電する速度に留意することによって、可能にする。これは、メモリアレイのアーキテクチャから独立している（すなわち、ビット線キャパシタンスから独立している）感知回路を可能にする。特に、ビット線クロストークを避けるためにビット線電圧が感知中にクランプされることを可能にする。
前述したように、在来の記憶装置は、大規模並列に操作することによって読み／書き操作を改善する。このアプローチは性能を改善するけれども、読み出しおよび書き込みの操作の精度に影響を及ぼす。
【００３２】
１つの問題はソース線バイアスエラーである。これは、多数のメモリセルのソースが１つのソース線において一緒に接地に結合されるメモリアーキテクチャについては特に深刻である。共通ソースを有するこれらのメモリセルの並行感知は、相当の電流がソース線を通るという結果をもたらす。ソース線において抵抗がゼロでないために、これは、真の接地と各メモリセルのソース電極との間の明らかな電位差という結果をもたらす。感知中、各メモリセルのコントロールゲートに供給されるしきい値電圧はそのソース電極に関してのものであるけれども、システム電源は真の接地に関してのものである。従って、ソース線バイアスエラーの存在により、感知は不正確であるかもしれない。
【００３３】
米国公開特許出願第２００４−００５７２８７号（特許文献１９）は、複数の連続するメモリセルを並行して感知することを可能にする記憶装置およびその方法を開示している。ソース線バイアスの低減は、マルチパス感知のための特徴および技術を有する読み出し／書き込み回路によって成し遂げられる。１ページのメモリセルが並行して感知されているときに、各パスは、所与の境界電流値より大きな伝導電流を有するメモリセルを特定しシャットダウンするのに役立つ。特定されたメモリセルは、それらの関連するビット線を接地へ引くことによってシャットダウンされる。換言すれば、大きな伝導電流を持っていて現在の感知とは無関係のセルが特定されて、現在の感知の実際のデータが読み出される前にそれらの電流が遮断されるのである。
従って、消費電力が低減された高性能で大容量の不揮発性メモリに対する一般的ニーズが存在する。特に、向上した読み出しおよびプログラミング性能を有し、電力効率の良いコンパクトな不揮発性メモリに対するニーズが存在する。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】米国特許第５，５９５，９２４号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，１７２，３３８号
【特許文献１５】米国特許第５，４１８，７５２号
【特許文献１６】米国特許第５，７７４，３９７号
【特許文献１７】米国特許第４，３５７，６８５号
【特許文献１８】米国公開特許出願第２００４−００５７３１８号
【特許文献１９】米国公開特許出願第２００４−００５７２８７号
【特許文献２０】米国公開特許出願第２００４−０１０９３５７号
【特許文献２１】米国特許第７，１７０，７８４号
【特許文献２２】米国特許第７，１７３，８５４号
【特許文献２３】米国特許出願第１１／９６１，８７１号
【特許文献２４】米国特許出願第１１／６１８，５４１号
【特許文献２５】米国特許出願第１１／４９９，０６７号
【非特許文献】
【００３５】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００３６】
大容量高性能不揮発性記憶装置に対するこれらのニーズは、メモリセルの対応するページを並行して読み書きするために読み出し／書き込み回路の大きなページを持つことによって満たされる。特に、読み出しおよびプログラミングにエラーを導入するかもしれない、高密度チップ集積に固有の相互作用ノイズ効果は取り除かれるかあるいは最小にされる。
ソース線バイアスは、読み出し／書き込み回路の接地ループにおける抵抗がゼロでないために導入されるエラーである。エラーは、電流が流れるときにチップの接地へのソース経路の抵抗における電圧降下により引き起こされる。
【００３７】
並行して感知されるべきメモリセルの個々のページを有し、その各メモリセルがソースと、ドレインと、電荷蓄積ユニットと、ドレインおよびソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置が示される。記憶装置は、ページ内の各メモリセルのソースに結合されたページソース線と、個々のページソース線に結合された集合ノードと、メモリ操作のために選択されたページのページソース線に集合ノード経由で結合されたソース電圧制御回路と、ページの各メモリセルのコントロールゲートに結合するワード線とを含む。ワード線電圧源は、感知操作のためにページの各メモリセルのワード線に所定のワード線電圧を提供する。記憶装置は、ワード線電圧と集合ノードにおける電圧レベルとを受け取るように結合されると共に感知操作中にワード線に出力電圧を提供するように結合されたソースレベル追跡回路も含み、このソースレベル追跡回路は、出力電圧を提供する出力と、ワード線電圧および集合ノード電圧から導出された電圧を受け取るように接続された第１の入力と、出力からのフィードバックループにより接続された第２の入力とを有するオペアンプを含む。
【００３８】
並行して感知されるべきメモリセルの個々のページを有し、その各メモリセルがソースと、ドレインと、電荷蓄積ユニットと、ドレインおよびソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置が示される。記憶装置は、ページ内の各メモリセルのソースに結合されたページソース線と、個々のページソース線に結合された集合ノードと、メモリ操作のために選択されたページのページソース線に集合ノード経由で結合されたソース電圧制御回路と、ページの各メモリセルのコントロールゲートに結合するワード線とを含む。ワード線電圧源は、感知操作のためにページの各メモリセルのワード線に所定のワード線電圧を提供する。記憶装置は、ワード線電圧と集合ノードにおける電圧レベルとを受け取るように結合されると共に感知操作中にワード線に出力電圧を提供するように結合されたソースレベル追跡回路も含み、このソースレベル追跡回路はオペアンプを含み、出力電圧は集合ノードにおける電圧レベルを追跡するための量だけオフセットされたワード線電圧であるオペアンプを含む。
【００３９】
本発明の種々の態様、利点、特徴および実施形態はその代表例についての次の記述に含まれ、その記述は添付図面と関連して検討されるべきである。本願明細書において参照により援用されている全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。その援用されている刊行物、文書または事物と本願との間での用語の定義または使用法における不一致あるいは矛盾の点に対しては、本願のものが優越するものとする。
【図面の簡単な説明】
【００４０】
【図１Ａ】不揮発性メモリセルのいろいろな例を概略的に示す。
【図１Ｂ】不揮発性メモリセルのいろいろな例を概略的に示す。
【図１Ｃ】不揮発性メモリセルのいろいろな例を概略的に示す。
【図１Ｄ】不揮発性メモリセルのいろいろな例を概略的に示す。
【図１Ｅ】不揮発性メモリセルのいろいろな例を概略的に示す。
【図２】メモリセルのＮＯＲアレイの例を示す。
【図３】図１Ｄに示されているもののような、メモリセルのＮＡＮＤアレイの例を示す。
【図４】フローティングゲートが任意の時点で蓄積し得る４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流とコントロールゲート電圧との関係を示す。
【図５】行デコーダおよび列デコーダを介して読み出し／書き込み回路によりアクセス可能であるメモリアレイの代表的な構成を概略的に示す。
【図６Ａ】読み出し／書き込み回路のバンクを有するコンパクトな記憶装置を概略的に示し、本発明が実施される文脈を提供する。
【図６Ｂ】図６Ａに示されているコンパクトな記憶装置の好ましい構成を示す。
【図７Ａ】ビット線電圧コントロール、ワード線電圧コントロールおよびソース電圧コントロールが全てＩＣメモリチップの同じ接地を参照する在来の構成を示す。
【図７Ｂ】ソース線電圧降下に起因するメモリセルのゲート電圧およびドレイン電圧の両方におけるエラーを示す。
【図８】４状態メモリのための１ページのメモリセルについての個数分布例におけるソースバイアスエラーの効果を示す。
【図９】局所ソース電圧を追跡するためのワード線電圧発生回路の代表的な実施形態を示す。
【発明を実施するための形態】
【００４１】
図６Ａは、読み出し／書き込み回路のバンクを有するコンパクトな記憶装置を概略的に示し、本発明が実施される文脈を提供する。記憶装置は、メモリセルの２次元アレイ３００と、制御回路３１０と、読み出し／書き込み回路３７０とを含む。メモリアレイ３００は、行デコーダ３３０を介してワード線により、また列デコーダ３６０を介してビット線により、アドレス指定可能である。読み出し／書き込み回路３７０は、センスモジュール４８０のバンクとして実現され、１ブロック（「ページ」とも称される）のメモリセルを並行して読み出しまたはプログラムすることを可能にする。好ましい実施形態では、１ページはメモリセルの１つの連続的な行から構成される。メモリセルの行が複数のブロックあるいはページに分割される他の１つの実施形態では、読み出し／書き込み回路３７０を個々のブロックに対して多重化するためにブロックマルチプレクサ３５０が設けられる。
【００４２】
制御回路３１０は、メモリアレイ３００に対してメモリ操作を実行するために読み出し／書き込み回路３７０と協働する。制御回路３１０は、状態マシン３１２と、オンチップアドレスデコーダ３１４と、電力制御モジュール３１６とを含む。状態マシン３１２は、メモリ操作のチップレベル制御を提供する。オンチップアドレスデコーダ３１４は、ホストあるいはメモリコントローラにより使用されるものとデコーダ３３０および３７０により使用されるハードウェアアドレスとの間のアドレスインターフェイスを提供する。電力制御モジュール３１６は、メモリ操作中にワード線およびビット線に供給される電力および電圧を制御する。
【００４３】
図６Ｂは、図６Ａに示されているコンパクトな記憶装置の好ましい構成を示す。種々の周辺回路によるメモリアレイ３００へのアクセスは、各側のアクセス線および回路が半分に減るように、アレイの相対する側で対称的に実行される。従って、行デコーダは行デコーダ３３０Ａおよび３３０Ｂに分割され、列デコーダは列デコーダ３６０Ａおよび３６０Ｂに分割されている。メモリセルの行が複数のブロックに分割される実施形態では、ブロックマルチプレクサ３５０はブロックマルチプレクサ３５０Ａおよび３５０Ｂに分割される。同様に、読み出し／書き込み回路は、下からビット線に接続する読み出し／書き込み回路３７０Ａと、アレイ３００の上からビット線に接続する読み出し／書き込み回路３７０Ｂとに分割される。このようにして、読み出し／書き込みモジュールの密度は、従ってセンスモジュール４８０のバンクのものは本質的に半分だけ減らされる。
【００４４】
並行して動作するｐ個のセンスモジュール４８０のバンク全体は、行に沿うｐ個のセルの１つのブロック（あるいはページ）を並行して読み出しあるいはプログラムすることを可能にする。メモリアレイの一例はｐ＝５１２バイト（５１２×８ビット）を持つことができる。好ましい実施形態では、ブロックはセルの行全体の１つのランである。他の１つの実施形態では、ブロックは、行内のセルの部分集合である。例えば、セルの部分集合は、行全体の二分の一あるいは行全体の四分の一であり得る。セルの部分集合は、連続するセル、あるいは２つのセルごとに１つのセル、あるいは所定数のセルごとに１つのセルのランであり得る。各センスモジュールは、１つのメモリセルの伝導電流を感知するための１つのセンスアンプを含む。好ましいセンスアンプが、米国公開特許出願第２００４−０１０９３５７号（特許文献２０）に開示され、その全体が本願明細書において参照により援用されている。
【００４５】
ソース線エラー処理
メモリセルの感知に伴う１つの潜在的な問題はソース線バイアスである。多数のメモリセルが並行して感知されるときに、それらの組み合わせ電流は、有限の抵抗を有する接地ループにおいて相当の電圧降下を生じさせ得る。これは、しきい値電圧感知を採用する感知操作においてエラーを引き起こすソース線バイアスを生じさせる。また、セルが線形領域近くで動作しているならば、一旦その領域に入れば伝導電流はソース−ドレイン電圧に対して敏感であり、ソース線バイアスは、ドレイン電圧がバイアスだけオフセットされたときに、感知操作にエラーを生じさせる。
【００４６】
図７Ａは、ビット線電圧コントロール、ワード線電圧コントロールおよびソース電圧コントロールが全てＩＣメモリチップの同じ接地を参照する在来の構成を示す。読み出し／書き込み回路３７０は１ページのメモリセルに同時に作用する。読み出し／書き込み回路中の各センスモジュール４８０は、ビット線３６などのビット線を介して対応するセルに結合される。例えば、センスモジュール４８０はメモリセル１０の伝導電流ｉ1（ソース−ドレイン電流）を感知する。伝導電流は、ソース線３４および統合ソース線４０を通ってソース制御回路４００を介してチップの接地４０１に行く前に、センスモジュールからビット線３６を通ってメモリセル１０のドレインに入ってソース１４から流れ出る。ソース線３４は、通例、メモリアレイ内の行に沿う１ページ内のメモリセルの全てのソースを結合する。集積回路チップにおいて、メモリアレイ内の個々の行のソース線３４は、全て、ソース制御回路４００に接続された統合ソース線４０の複数の枝路として互いに結合される。ソース制御回路４００は統合ソース線４０を、最終的にはメモリチップの外部接地パッド（例えば、Ｖｓｓパッド）に接続されるチップの接地４０１に引くように制御されるプルダウントランジスタ４０２を有する。ソース線の抵抗を減らすために金属ストラップが使用されたとしても、メモリセルのソース電極と接地パッドとの間にゼロでない抵抗Ｒが残る。通例、平均接地ループ抵抗Ｒは５０オームにもおよび得る。
【００４７】
並行して感知されるメモリのページ全体について、統合ソース線４０を通って流れる総電流は全ての伝導電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般的に、各メモリセルは、その電荷蓄積素子にプログラムされた電荷の量に依存する伝導電流を有する。メモリセルの所与のコントロールゲート電圧について、より少量のプログラム済み電荷はより多い伝導電流を生じさせる（図４を参照）。メモリセルのソース電極と接地パッドとの間の経路に有限の抵抗が存在するときに、その抵抗における電圧降下はＶdrop〜ｉTOT Ｒにより与えられる。
【００４８】
例えば、４，２５６のビット線が各々１μＡの電流で同時に放電すれば、ソース線電圧降下は４，０００線×１μＡ／線×５０オーム〜０．２ボルトに等しい。これは、接地電位にある代わりに、実効ソースが今０．２Ｖにあることを意味する。ビット線電圧およびワード線電圧は同じチップの接地４０１を参照させられるので、０．２ボルトのこのソース線バイアスは実効ドレイン電圧およびコントロールゲート電圧の両方を０．２Ｖだけ低下させる。
【００４９】
図７Ｂは、ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルにおけるエラーを示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT は、チップの接地４０１に関してのものである。しかし、メモリセルにより見られる実効ＶT は、そのコントロールゲート３０とソース１４との間の電圧差である。供給されたＶT と実効ＶT との間にはおよそＶdropあるいはΔＶの差がある（ソース１４からソース線への電圧降下のより小さな寄与を無視して）。メモリセルのしきい値電圧が感知されるときに、このΔＶあるいはソース線バイアスは例えば０．２ボルトの感知エラーに寄与する。このバイアスは、データ依存であるために、すなわちページのメモリセルのメモリ状態に依存するために、容易には除去され得ない。
【００５０】
図７Ｂは、ソース線電圧降下により引き起こされるメモリセルのドレイン電圧レベルにおけるエラーも示している。メモリセル１０のドレイン１６に印加されるドレイン電圧は、チップの接地４０１に関してのものである。しかし、メモリセルにより見られる実効ドレイン電圧ＶDSは、そのドレイン１６とソース１４との間の電圧差である。供給されるＶDSと実効ＶDSとの間にはおよそΔＶの差がある。このΔＶあるいはソース線バイアスは、ＶDSに敏感な動作領域でメモリセルが感知されるときに、感知エラーに寄与する。前述したように、このバイアスは、データ依存であるために、すなわちページのメモリセルのメモリ状態に存するために、容易には除去され得ない。
【００５１】
図８は、４状態メモリのための１ページのメモリセルの個数分布例におけるソースバイアスエラーの効果を示す。メモリ状態の各クラスタは、それぞれ他から明確に分離された伝導電流ＩSDの１つの範囲の中にプログラムされる。例えば、ブレークポイント３８１は、「１」および「２」のメモリ状態をそれぞれ表す２つのクラスタの間の境界電流値である。「２」のメモリ状態のために必要な条件は、それがブレークポイント３８１より少ない伝導電流を有することである。ソース線バイアスがなければ、供給されるしきい値電圧ＶTに関しての個数分布は、実線の曲線により与えられる。しかし、ソース線バイアスエラーのために、各メモリセルの、そのコントロールゲートにおける実効しきい値電圧は、接地に関して供給される電圧からソース線バイアスΔＶだけ下げられる。同様に、実効ドレイン電圧も、供給される電圧からソース線バイアスだけ下げられる。
【００５２】
ソース線バイアスは、分布（破線）が実効電圧の不足分を補うためにより高い供給ＶTのほうへシフトするという結果をもたらす。シフトは、より高い（より低い電流）メモリ状態のものについてはより大きい。ブレークポイント３８１がソース線エラーなしの場合のために設計されれば、ソース線エラーの存在は、伝導電流を有する「１」状態の末端のいくつかが伝導なしの領域に出現させ、それはブレークポイント３８１より高いことを意味する。これは、「１」状態（より多く伝導する）のうちのいくつかが間違って「２」状態（より少なく伝導する）として区分されるという結果をもたらす。
【００５３】
局所ソースレベルでのワード線電圧追跡
前のセクションで論じられたように、メモリ密度が増大するときに、組み合わせた総メモリセル電流は、ソース電圧（アレイ接地）を現在の設計では１ボルトの十分の一の数倍まで評価させ、図７Ｂおよび図８に関して記載された感知エラーを生じさせる。マルチプレーン読み出し／ベリファイ操作では、各プレーンにおけるしきい値電圧の分布に起因して各プレーンは異なるアレイ接地電位を持ち得る。標準的なワード線電圧バイアス方式では、セルが伝導状態にあるときとオフ状態にあるときとではしきい値電圧感知におけるオフセットは大きい。従って、ソース電位のこの跳ね返りが処理されなければ、このような状況において誤検出を避けるためにしきい値分布間により大きな離隔距離が必要である。
【００５４】
このセクションで示される実施形態は、読み出しおよびベリファイなどの感知操作においてメモリセルに印加されるコントロールゲート電圧レベルが、高められたアレイ接地電位を追跡することを可能にする。現存する読み出し／ベリファイ電圧発生器を改変することを必要とせずに、このセクションで示される実施形態は、ダイのサイズおよび電力消費に比較的に影響を伴って論題のアレイ接地およびマルチプレーン操作問題の解決を助けるために使用され得る。
【００５５】
このセクションで示される技術のほかに、チップの接地レベルに関してのこの種のソースレベル、あるいはアレイ接地、跳ね返りを処理するための他の方法が、米国特許第７，１７０，７８４号（特許文献２１）および第７，１７３，８５４号（特許文献２２）において、また、本願と同時に出願されたDana Lee, Nima Mokhlesi およびDeepak Chandra Sekarの「Regulation of Source Potential to Combat Cell Source IR Drop」という米国特許出願第１１／９６１，８７１号（特許文献２３）において与えられている。これらの種々のアプローチは、種々の相対的利点を持ち、また、これらのうちの１つ以上が特定の応用のために組み合わされることができ、その選択が、当業者に熟知されているように性能、エリアのレイアウト、電力消費などの種々のニーズの釣り合いに基づく設計決定事項であるという点で、相補的である。このセクションの実施形態は、良好な応答時間を提供し、電流の引きが少なく、比較的に小さなダイのエリアを使用し、現存する電圧バイアス回路の改変を必要としない。
【００５６】
図９は、ワード線電圧がアレイセグメントの集合ソースで見られる跳ね返りを追跡することを可能にする回路の代表的な実施形態を示す。コントロールゲート読み出し電圧（ＣＧＲＶ）発生器９１０は、操作中に使用される電圧レベルを提供し、当該技術分野で見られるかあるいは開発されるべきもののうちの任意のものであり得る。例えば、米国特許出願第１１／６１８，５４１号（特許文献２４）および第１１／４９９，０６７号（特許文献２５）は、温度補償を組み込んだバージョンを記述している。出力ＶCGRVはノードＣに提供され、そこから種々のプレーンに分配される。この電圧は、バイアスレベルを、選択されたワード線を経由して、感知されるセルに提供するために使用される。（感知操作中にこれらの読み出しあるいはベリファイ電圧を結合させる種々のスイッチおよび制御回路は、ここに明白には示されないけれども、当該技術分野で熟知されているもののうちの任意のものであると理解される。）図９の代表的な実施形態は、プレーンにおけるＶCGRVの受け取られた値と、この電圧のワード線への供給との間の或るポイントにおいて局所ＶCGRV追跡エレメント９４０を各プレーンに付加する。
【００５７】
この記述はプレーンあたりに１つの局所追跡エレメント９４０に関して与えられているということに留意するべきである。他の実施形態では、感知プロセスに使用される他の下部構造のためにいろいろなレベルで実現され得る。例えば、集合ソースノード３５において構造ブロック全体を同時に調整するのではなくて、より精密な調整が望まれるならば個々のページを調整する（すなわち、複合線４０の代わりに図７Ａのソース線３４の各々を調整する）こともできるけれども、それは回路および複雑さが増すという犠牲を払ってのことである。
【００５８】
各プレーンは局所追跡回路を持つことができ、そのうちの２つ（９４０1、９４０2）が示されている。各追跡回路９４０は、入力として、ノードＣから供給されるＶCGRVと、そのプレーンのための集合ソースノード３５（図７Ａを参照）（あるいは感知される１つまたは複数のページに対応する適切なノード）において取られる局所アレイの接地レベルＶCSとを有し、また任意の所要の電源および接地接続を有する。出力として、追跡回路９４０は補償済みコントロールゲート読み出し電圧Ｖ’CGRVを有し、感知操作中に選択されたワード線で使用されるべく送られる。代表的な実施形態では、回路はＶ’CGRV＝ＶCGRV＋ＶCSであるように構成され、Ｖ’CGRVは能動的回路素子へのフィードバックループの一部であって、制御電圧はソースレベルが高められるのと同じ量だけ補償される。代わりのバージョンでは、補償は異なる量を追跡するように、すなわちＶ’CGRV＝ＶCGRV＋ｃＶCSであるように、変更することができ、ここでｃは或る定数である。例えば、小さな付加的補償を提供することが望まれるならば、あるいは実際のセルソースから追跡されるＶCSへの余分の電圧降下があるならば、ｃは１より少し大きくされてもよい。
【００５９】
図９の実施形態では、オペアンプ９５１の＋入力は、ＣＧＲＶ発生器９１０から供給されるＶCGRVと集合ノード３５から供給されるＶCSとの間の１対の直列の抵抗性素子Ｒ3 ９４５およびＲ4 ９４７の間のノードＢにより供給される。オペアンプ９５１の−入力は、オペアンプ９５１の出力と接地との間に直列に接続されている抵抗性素子Ｒ1 ９４１およびＲ2 ９４３の間のノードＡから取られた、出力からのフィードバックループにより供給される。
【００６０】
代表的な実施形態では、抵抗性素子Ｒ1 ９４１、Ｒ2 ９４３、Ｒ3 ９４５、およびＲ4 ９４７は全て同じ値を有すると解されるので、ノードＢにおける電圧はＶB ＝（ＶCGRV＋ＶCS）／２であり、９０３における出力電圧は希望されるＶ’CGRV＝２ＶB ＝ＶCGRV＋ＶCSである。例えば付加的な補償を提供するために、入力電圧の異なる組み合わせを有するように他の値も使用され得る。
【００６１】
この基本的な実施形態では、各プレーンに必要とされる回路は、各プレーンのために１つのオペアンプおよび２対の抵抗器である。あるいは、抵抗器分割器の代わりに、容量性分割器が使用され得る。オペアンプは、当該技術分野で熟知されている方法のいずれによっても実現され得る。従って、レイアウトエリアに対する影響は小さい。電圧ベースの実施例として、結果として生じる電流要件、従って電力要件も最小である。さらに、どの素子に給電するためにも、高電圧電源は不要である。
【００６２】
本発明の種々の態様をいくつかの実施形態に関して記述してきたが、添付されている特許請求の範囲全体の中で本発明が保護を受ける権利を有するということが理解される。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成22年10月19日(2010.10.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
このセクションで示される実施形態は、読み出しおよびベリファイなどの感知操作においてメモリセルに印加されるコントロールゲート電圧レベルが、高められたアレイ接地電位を追跡することを可能にする。現存する読み出し／ベリファイ電圧発生器を改変することを必要とせずに、このセクションで示される実施形態は、ダイのサイズおよび電力消費への比較的少ない影響で論題のアレイ接地およびマルチプレーン操作問題の解決を助けるために使用され得る。
【国際調査報告】
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