(57)【要約】電荷結合素子における暗電流を低減する方法であって、当該方法は、キャパシタンスＣn、ゲートのフェーズｎでの電圧の変化ΔＶnを有するそれぞれのゲートのフェーズｎを有する。第一の期間で、光生成された電荷を保持する第一のゲートのフェーズのセットを蓄積状態に維持し、光生成された電荷を保持しない第二のゲートのフェーズのセットを空乏状態に維持する。第二の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して空乏状態にし、光生成された電荷を保持しない第二のゲートのフェーズのセットに電圧を印加して蓄積状態にする。第三の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して蓄積状態にし、光生成された電荷を保持しない第四のゲートのフェーズのセットに電圧を印加して空乏状態にする。第二の期間は、第一の期間及び第三の期間よりも短いか又は実質的に短い。
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【特許請求の範囲】
【請求項１】
電荷結合素子における暗電流を低減する方法であって、
ａ）第二の導電型のウェル又は基板における第一の導電型の埋め込みチャネルから絶縁層により分離される少なくとも４つのゲートを設けるステップと、
ｂ）蓄積状態にあるとき、電荷パケットを分離するためにそれぞれのゲートの下にストレージ及びバリア領域を設けるステップと、
ｃ）電荷結合素子において電荷が進むために２つのみの電圧レベルで前記少なくとも４つのゲートに電圧を印加するステップと、第二の導電型の層に対するキャパシタンスＣnを有するそれぞれのゲートｎで、前記キャパシタンスと電圧の変化との積の総和がゼロ又は実質的にゼロ
【数４】
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となるように、ΔＶnにより与えられるゲートｎで前記電圧の変化が生じ、
ｄ）第一の期間で、光生成された電荷を保持する第一のゲートのセットを蓄積状態に維持し、光生成された電荷を保持しない第二のゲートのセットを空乏状態に維持するステップと、
ｅ）第二の期間で、光生成された電荷を保持する第三のゲートのセットに電圧を印加して空乏状態にし、光生成された電荷を保持しない第二のゲートのセットに電圧を印加して蓄積状態にするステップと、
ｆ）第三の期間で、光生成された電荷を保持する第三のゲートのセットに電圧を印加して蓄積状態にし、光生成された電荷を保持しない第四のゲートのセットに電圧を印加して空乏状態にするステップとを含み、
前記第二の期間は、前記第一の期間及び前記第三の期間よりも短いか又は実質的に短い、
ことを特徴とする方法。
【請求項２】
前記ステップａ）は、前記電荷結合素子を形成するために繰り返される４つのゲートを含む、
請求項１記載の方法。
【請求項３】
前記ステップａ）は、前記電荷結合素子を形成するために繰り返される６つのゲートを含む、
請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷結合素子を有するイメージセンサの分野に関するものであり、より詳細には、電荷結合素子における暗電流を低減する方法に関する。
【背景技術】
【０００２】
図１は、４位相の電荷結合素子（CCD）による電荷の転送を示す。CCDは、ｎ型基板にあるｐ型ウェルにおけるｎ型埋め込みチャネル１０５を通して電子の流れを制御する４つのゲートV1，V2，V3及びV4から構成される。図１におけるそれぞれの時間ステップT1〜T5で、CCDにおいて何処に電荷が位置されるかを示すチャネル電位のダイアグラムが描かれている。それぞれの時間ステップでゲートV1〜V4の電圧は、図２に示される。電荷がCCDを通して移動するとき、蓄積状態で電荷が保持される時間は存在しない。蓄積状態は、埋め込みチャネル１０５の表面で反対の電子電荷のキャリ（ホール）の蓄積を生じさせるために、ｐ型基板又はｎ型基板１０７に関してゲート電圧が十分に低い時間である。表面でのホールの蓄積は、CCDにおいて暗電流の生成を抑圧するために知られている。図１及び図２における全ての時間で、電荷パケットは、空乏状態にあるゲートの下で保持される。空乏状態は、ゲート電圧が高く、表面でのホールの蓄積を妨げる時間である。これにより、CCDにおいて高い暗電流の生成が生じ、CCDに記憶される画像の品質が低下する。
【０００３】
図３は、図１と同様のCCDによる電荷のクロッキングを示す。違いは、埋め込みチャネルにおけるバリア埋め込み体１０３及び１０４の存在である。また、埋め込みチャネル１０２は、ｎ型基板１０１上のｐ型ウェル１００に埋め込まれる。このCCDでは、図４に示されるように、異なるクロッキングスキームを使用することができる。時間T1で、全てのCCDゲートは、全てのゲートに低い暗電流についてホールを蓄積させる低い電圧レベルにある。バリア埋め込み体１０３及び１０４は、電荷パケットがCCDに沿って流れないようにする。時間T2からT6を通して、ゲートは、短時間の間に高い電圧空乏状態にクロックされ、CCDを通して電荷を前に進める。次いで、時間T7で、全てのゲートは、暗電流抑圧のために蓄積状態に回復する。時間T1と時間T7との間で電荷を迅速にクロックすることで、最小量の暗電流が電荷パケットに追加される。
【０００４】
US  Patent  No  6586784により開示されるように、図４におけるクロックダイアグラムは、補償されないクロックエッジにより問題点を有する。時間T1と時間T2との間で、ゲートV3及びV4は、立ち上がりエッジで共にクロックされ、他のクロックは、同じ補償する立下りエッジを有さない。ゲートV1〜V4は、ｐ型ウェル１００によるキャパシタンスを有する。立ち下がりエッジと同じ数の立ち上がりエッジが存在する場合、ゲートV1〜V4のｐ型ウェル１００への容量性結合がキャンセルされる。しかし、時間T1と時間T2との間の図４のV3及びV4のゲートのタイミングの立ち上がりエッジはキャンセルされない。これは、ｐ型ウェル１００の電圧を「跳ねさせ」、乏しい電荷の転送又はCCDにおける電荷の損失さえ引き起こす。
【０００５】
US  Patent  No  6585784は、図５に示されるように３つの電圧レベルでゲート電圧V1及びV4をクロックすることでｐウェルの跳ね返しの問題を解決する。電圧レベルとタイミングは、
【０００６】
【数１】
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のように選択される。Ｃnは、ｐ型ウェル１００に対するゲートｎのキャパシタンスである。ΔＶnは、ゲートｎ上のクロック電圧における変化であり、ｎは、ゲートV1〜V4に対応する数1〜4である。この３レベルの電圧のソリューションによる問題は、３つの電圧レベルを出力するクロックドライバをどのように形成すべきかである。これは、ディスクリートな電子素子で行うことができるが、集積回路のクロックドライバに比較して費用がかかる。しかし、利用可能な集積回路のクロックドライバは、２つの電圧レベルを生成するのみであり、必要とされる３レベルを生成するものではない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本明細書で記載される本発明は、２つの電圧レベルのクロックドライバのみを必要とする一方で、ｐウェルの跳ね返しなしにCCDの低い暗電流のクロッキングを可能にする。本発明は、低い暗電流のCCDクロッキングについて安価な集積されたクロックドライバの使用を可能にする。
【課題を解決するための手段】
【０００８】
本発明は、上述された１以上の問題を克服することに向けられる。要するに、本発明の１態様によれば、本方法は、電荷結合素子における暗電流を低減するものであり、当該方法は、第二の導電型のウェル又は基板における第一の導電型の埋め込みチャネルから絶縁層により分離される少なくとも４つのゲートのフェーズ（gate  phases）を設けるステップ、蓄積状態にあるとき、電荷パケットを分離するためにそれぞれのゲートのフェーズの下にストレージ及びバリア領域を設けるステップ、電荷結合素子において電荷が進むために２つのみの電圧レベルでゲートのフェーズに電圧を印加するステップ、第二の導電型の層に対するキャパシタンスＣnを有するそれぞれのゲートのフェーズｎで、キャパシタンスと電圧の変化との積の総和がゼロ又は実質的にゼロ
【０００９】
【数２】
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となるように、ΔＶnにより与えられるゲートｎで前記電圧の変化が生じ、第一の期間で、光生成された電荷を保持する第一のゲートのフェーズのセットを蓄積状態に維持し、光生成された電荷を保持しない第二のゲートのフェーズのセットを空乏状態に維持するステップ、第二の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して空乏状態にし、光生成された電荷を保持しない第二のゲートのフェーズのセットに電圧を印加して蓄積状態にするステップ、第三の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して蓄積状態にし、光生成された電荷を保持しない第四のゲートのフェーズのセットに電圧を印加して空乏状態にするステップを含み、第二の期間は、第一及び第三の期間よりも短いか又は実質的に短い。
【００１０】
本発明のこれらの態様、目的、特徴及び利点、並びに他の態様、目的、特徴及び利点は、好適な実施の形態の以下の詳細な説明及び特許請求の範囲、及び添付図面を検討することから明らかとなるである。
【図面の簡単な説明】
【００１１】
本発明は、CCDをクロックする低コストの集積回路のクロックドライバを使用したイメージセンサにおける暗電流を低減する利点を有する。
【図１】電荷の転送を説明する従来技術のイメージセンサである。
【図２】図１のイメージセンサのタイミングダイアグラムである。
【図３】電荷の転送を説明する別の従来技術のイメージセンサである。
【図４】図３のイメージセンサのタイミング図である。
【図５】従来技術のイメージセンサのタイミング図である。
【図６】電荷の転送を説明する本発明のイメージセンサである。
【図７】図６のタイミング図である。
【図８】電荷の転送を説明する本発明のイメージセンサの代替的な実施の形態である。
【図９】図８のタイミング図である。
【発明を実施するための形態】
【００１２】
図６は、電荷の流れを示し、図７は、本発明の第一の実施の形態のゲートタイミングを示す。この実施の形態は、４相のCCDの２レベルの蓄積モードのクロックタイミングの例である。
【００１３】
図６に示されるように、４相CCDは、４つのゲートV1，V2，V3及びV4から構成される。それぞれのゲートの下には、ｎ型基板２０１の上にあるｐ型ウェル２００に埋め込まれた埋め込み型のCCDチャネル２０２がある。埋め込み型のCCDチャネル２０２の中には、バリア埋め込み体２０３及び２０４があり、ゲートが蓄積状態にあるとき、電荷パケットを分離された状態に保持する。絶縁層２０５は、埋め込み型のCCDチャネル２０２からゲートを分離する。このタイミングは、空乏状態に保持される少なくとも１つのゲートが常に存在するように設けられる。時間T1で、これはゲートV4である。電荷パケット２１１は、暗電流により生成されている望まれない電荷である。電荷パケット２１０は、蓄積されたゲートV2の下で保持された所望の光生成された電荷である。蓄積されたゲートV2は、低い暗電流の生成率を有し、図７により示されるように時間T1で低電圧を印加することで蓄積状態になる。
【００１４】
電荷パケット２１０を１つのゲートの位相だけ進めるため、V3のゲートは、時間T2でハイにクロックされる。ｐウェルの跳ね返しを防止するため、空乏されたゲートV4は、同時にロウにクロックされる。次いで、ゲートV4は、ロウにクロックされ、時間T3で蓄積状態に回復される。補償するため、ゲートV1は、同時にハイにクロックされる。これは、また、暗電流を含む電荷パケットを１つの位相だけ前に進める。このプロセスは、電荷パケット２１０が次のV2ゲートに全ての４つの位相を通して進められたとき、時間ステップT9まで繰り返される。全体のクロックシーケンスを通して、暗電流の電荷パケット２１１は、光生成された電荷パケット２１０の前に進められる。ここでCCDのクロッキングは、光生成された電荷パケット２１０における過剰な量の暗電流を収集することなしに、拡張された期間で停止することができる。代わりに、電荷パケット２１１は、空乏状態に保持されるゲートの下にあるため、暗電流を収集する。「ダミー」暗電流の電荷パケット２１１は、所望の光生成された電荷パケット２１０を保持するゲートのクロックエッジを補償するゲートを設けるために維持される。
【００１５】
CCDの終わりで、（図示されない）電荷測定回路が存在する。暗電流の電荷パケット２１１は、廃棄され、パケット２１０で測定された電荷の値が保持される。
【００１６】
図８は、６相CCDに適用される本発明の代替的な実施の形態を示す。６相CCDは、ｎ型埋め込みチャネル３０２を通して流れる電荷を制御する６つの制御ゲートV1〜V6を有する。埋め込みチャネル３０２は、ｎ型基板３０１の上のｐ型ウェル３００にある。埋め込みチャネル３０２は、ゲートが蓄積状態にクロックされるとき、電荷パケットを分離された状態にするため、代替的なゲートの下にあるバリア埋め込み体３０３及び３０４を有する。ゲートは、絶縁層３０５により埋め込まれたチャネル３０２から分離される。
【００１７】
空乏状態においてゲートV2の下には１つの暗電流の電荷パケット３１１が存在し、蓄積状態においてゲートV5の下には光生成された電荷パケット３１０が存在する。空乏状態において、あるゲートの下に暗電流の電荷パケット３１１が存在し、光生成された電荷パケット３１０をクロックするために使用されるゲートのクロックエッジを補償する手段を提供する。光生成された電荷パケット３１０の前にあるゲート１のゲートが空乏状態にクロックされたとき（立ち上がりエッジ）、暗電流の電荷パケット３１０の上にあるゲートは、蓄積状態にクロックされる（立ち下がりエッジ）。これは、光生成された電荷パケット３１０を１つのゲートだけ前に進めさせる。光生成された電荷パケット３１０の上にあるゲート１のゲートが蓄積状態にクロックされるとき（立ち下がりエッジ）、暗電流の電荷パケット３１１の前にあるゲート１のゲートは、空乏状態にクロックされる（立ち上がりエッジ）。これは、暗電流の電荷パケット３１１を１つのゲートだけ前に進めさせる。
【００１８】
このプロセスは、光生成された電荷パケット３１０がCCDの全ての６相だけ進められるまで繰り返される。図９における時間T1から時間T13までのクロッキングプロセスは、迅速に行われ、CCDがT1又はT13でアイドル状態にあるときよりも非常に短いタイムスケールである。CCDは、蓄積状態において光生成された電荷パケットの上にあるゲートに時間の大部分を費やす。
【００１９】
本発明は、光生成された電荷パケット又は暗電流の電荷パケットを記憶するために唯一のゲートが使用される場合に限定されるものではない。１を超えるゲートが空乏状態において保持される場合があり、２を超えるゲートが１度にクロックされる場合がある。一般化されたケースは、ｎ個のゲートの集合を有するCCDであり、空乏状態に保持される少なくとも１つのゲートからなる１セットが存在する。さらに、蓄積状態に保持される少なくとも１つのゲートからなる第二のセットが存在し、光生成された電荷パケットを保持する。さらに、電荷パケットを１つの位相だけ進めるため、光生成された電荷パケットは、非常に短時間（数マイクロ秒）に空乏状態に入るように、相補的なやり方でゲートがクロックされる。また、電荷パケットを進めるためのゲートのクロッキングは、
【００２０】
【数３】
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に従って行われ、この場合、Ｃnは、ｐ型ウェル１００に対するゲートｎのキャパシタンスであり、ΔＶnは、ゲートｎ上のクロック電圧における変化である。ｎは、３以上の整数である。
【００２１】
本発明の好適な実施の形態は、CCDにおいて大部分の電荷キャリアを有する電子の文脈で記載された。CCDにおいて大部分の電荷キャリアとしてホールの使用を可能にするため、全ての埋め込み体（implants）及び電圧の極性が切り替えられる。
【００２２】
本発明は好適な実施の形態を参照して記載された。しかし、変形及び変更は本発明の範囲から逸脱することなしに当業者により行うことができることを理解されるであろう。
【符号の説明】
【００２３】
１００：ｐ型ウェル
１０１：ｎ型基板
１０２：埋め込みチャネル
１０３：バリア埋め込み体
１０４：バリア埋め込み体
１０５：埋め込みチャネル
１０６：ｐ型ウェル
１０７：ｎ型基板
２００：ｐ型ウェル
２０１：ｎ型基板
２０２：CCDチャネル
２０３：バリア埋め込み体
２０４：バリア埋め込み体
２０５：絶縁層
２１０：電荷パケット
２１１：暗電流電荷パケット
３００：ｐ型ウェル
３０１：ｎ型基板
３０２：ｎ型埋め込みチャネル
３０３：バリア埋め込み体
３０４：バリア埋め込み体
３１０：光生成された電荷パケット
３１１：暗電流電荷パケット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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