(57)【要約】メモリは複数のインターフェースポートを含む。メモリは、また、各々がメモリの全てのビットラインおよびメモリの一部のワードラインのインスタンスを有する少なくとも2つのサブアレイを含む。メモリは、サブアレイに結合され、各ワードラインを制御するように構成された共通復号器を有する。メモリは、また、インターフェースポートの各々に結合されたマルチプレクサを含む。マルチプレクサは、複数のインターフェースポートの1つ以上で受信されるメモリセルのアドレスに基づいて、サブアレイのうちの1つの選択を引き起こすように構成される。【選択図】図4
2011526048.tif 000002
【特許請求の範囲】
【請求項１】
複数のインターフェースポートと；
少なくとも2つのサブアレイと、なお、前記少なくとも2つのサブアレイの各々は、メモリの複数のビットラインの全部、および前記メモリの複数のワードラインの一部のインスタンスを備える；
前記少なくとも2つのサブアレイおよび前記複数の入力／出力ポートに結合された復号器と、なお、前記復号器は前記複数のワードラインを制御するように構成される；
前記複数の入力／出力ポートの各々に結合されたマルチプレクサと、なお、前記マルチプレクサは、前記複数のインターフェースポートの1つ以上で受信されるメモリセルのアドレスに基づいて、前記少なくとも2つのサブアレイのうちの1の選択を引き起こすように機能する；
を備えるメモリ。
【請求項２】
前記一部は、前記メモリの前記複数のワードラインの2分の1を備える、請求項1のメモリ。
【請求項３】
前記複数のインターフェースポートと前記復号器との間に結合された前復号器をさらに備え、前記前復号器は前記復号器の動作についての前記情報を処理する、請求項1のメモリ。
【請求項４】
前記複数のインターフェースポートの前記1つ以上の各々は、アドレスポート、クロックポート、読み取りポート、および書き込みポートのうちの少なくとも2つを備える、請求項1のメモリ。
【請求項５】
前記少なくとも2つのサブアレイ、前記復号器、および前記マルチプレクサの物理的構成は、実質的に正方形である前記メモリのフットプリントを提供する、請求項1のメモリ。
【請求項６】
前記複数のワードラインは、前記メモリによってアクセス可能なワードラインのトータル数よりも少ない、請求項1のメモリ。
【請求項７】
前記アドレスの最高位ビット（MSB）のセットは、前記少なくとも2つのサブアレイのうちの前記1つを選択するために前記マルチプレクサによって使用される、請求項1のメモリ。
【請求項８】
MSBの前記セットは、前記少なくとも2つのサブアレイ内の前記複数のワードラインの前記一部に基づいて選択される、請求項7のメモリ。
【請求項９】
MSBの前記セットは、前記少なくとも2つのサブアレイ間の遷移点を明確に識別する最小数のMSBを備える、請求項7のメモリ。
【請求項１０】
削減された動的電力消費を有するメモリを製造するための方法であって；
各々が複数のメモリセルを有する少なくとも2つのサブアレイを形成することと；
前記少なくとも2つのサブアレイの各々に共通復号器を結合することと；
前記2つのサブアレイの各々にビットラインのセットを形成することと、なお、前記セットの各々は、前記メモリによってアクセス可能なトータル数のビットラインのインスタンスを備える；
前記2つのサブアレイの各々に、多数のワードラインの各々が一方の端で前記共通復号器に結合されるように前記多数のワードラインを形成することと、なお、前記数は前記メモリに提供される前記ワードラインの全ての数よりも少ない；
アドレス情報に基づいて前記少なくとも2つのサブアレイのうちの1の選択を容易にするように構成される1つ以上のマルチプレクサを形成することと；
を備える方法。
【請求項１１】
入力を受信し、出力を送信するためのメモリインターフェースを形成することをさらに備え、前記アドレス情報は、前記メモリインターフェースを介して受信される、請求項10の方法。
【請求項１２】
前記メモリインターフェース形成することは、アドレスポート、クロックポート、読み取りポート、および書き込みポートのうちの少なくとも2つを形成することを備える、請求項11の方法。
【請求項１３】
前記共通復号器に結合された前復号器を構成することをさらに備える、請求項10の方法。
【請求項１４】
メモリインターフェースと；
前記メモリインターフェースに結合された復号器と；
前記復号器に結合された第1のメモリブロックと、なお前記第1のメモリブロックは：
前記メモリの全てのビットラインの第1のインスタンシエイションと；
前記メモリの全てのワードラインのセットの第1の部分と；
を備える；
前記復号器に結合された第2のメモリブロックと、なお前記第2のメモリブロックは：
前記全てのビットラインの第2のインスタンシエイションと；
全てのワードラインの前記セットの前記第2の部分と；
を備える；
前記メモリインターフェースに結合され、前記メモリインターフェースで受信される情報に敏感な前記第1または第2のメモリブロックのうちの1つの選択を容易にするように構成された選択器と；
を備えるメモリ。
【請求項１５】
前記メモリインターフェースと前記復号器との間に結合された前復号器をさらに備える、請求項14のメモリ。
【請求項１６】
前記メモリインターフェースは複数の入力／出力ポートを備え、前記複数の入力／出力ポートの各々はアドレスポート、クロックポート、読み取りポート、または書き込みポートのうちの1つを備える、請求項14のメモリ。
【請求項１７】
前記メモリのフットプリントは実質的に正方形である、請求項14のメモリ。
【請求項１８】
前記情報は、前記全てのワードラインのセットの1つに対してアドレスの最高位ビット（MSB）のセットを備える、請求項14のメモリ。
【請求項１９】
前記MSBのセットは、前記第1の部分と前記第2の部分との間の遷移点に対応する、請求項14のメモリ。
【請求項２０】
前記復号器に結合された1つ以上の付加的なメモリブロックをさらに備え、前記1つ以上の付加的なメモリブロックは：
前記全てのビットラインの付加的なインスタンシエイションと；
前記全てのワードラインのセットの付加的な部分とを備え；
前記選択器は、前記第1または第2のメモリブロック、または受信された前記情報に反応する前記1つ以上の付加的なメモリブロックのうちの1つをさらに選択する；
請求項14のメモリ。
【請求項２１】
メモリの動的電力消費を削減するための方法であって：
前記メモリのフロアプラン内に少なくとも2つのメモリセルサブアレイを形成することと；
前記メモリにアクセス可能なトータル数のワードラインのフラクションに適合するように前記ビットラインの長さを設定することによって、前記少なくとも2つのメモリセルサブアレイの各々のビットラインのセット内のキャパシタンスを削減することと、なお、ビットラインの各セットは、前記メモリにアクセス可能なトータル数のビットラインのインスタンスを備える；
前記少なくとも2つのメモセルサブアレイ内のワードラインの前記トータル数の前記フラクションを形成することと；
共通復号器を前記少なくとも2つのメモリセルサブアレイの各々に結合することと；
前記複数のメモリセルの1つのアドレス情報に基づいて前記少なくとも2つのメモリセルサブアレイのうちの1つの選択を容易にするように構成された1つ以上のマルチプレクサを形成することと；
を備える方法。
【請求項２２】
前記メモリの前記フロアプランは、実質的に正方形の平面図に帰着する、請求項21の方法。
【請求項２３】
前記メモリへのインターフェースを形成することをさらに備え、前記インターフェースは、入力を受信し、出力を送信するように構成され、前記アドレス情報は、前記インターフェースを介して受信される、請求項21の方法。
【請求項２４】
前記共通復号器に結合され、前記アドレス情報の復号を助けるように構成される前復号器をさらに備える、請求項21の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般にメモリアーキテクチャに関し、さらに詳細には、動的電力消費を削減するメモリアーキテクチャに関する。
【背景技術】
【０００２】
メモリは、支援インフラストラクチャの1つを最新のコンピュータおよび電子デバイスに提供する。エリア単位でのメモリ容量および密度が増加するにつれ、より小さいデバイスは、一般に、音声、ビデオ、グラフィックおよびそのようなものの処理など、複雑および強力な処理がより可能となった。多数のそのようなより小さいデバイスは、モバイル電話、携帯情報端末（PDA）、およびそのようなものなど、独立したハンドヘルデバイスとして存在している。全てではないにしても、大抵のハンドヘルドデバイスが、主要デバイスに電力を提供するためにバッテリを使用して動作するため、電力管理は、そのようなデバイスで使用されうるメモリの設計を含む任意のハンドヘルドデバイス設計プロセスにおいて優先順位が高い。
【０００３】
図1は、一般的な半導体デバイス10を示す図である。半導体デバイス10は、デュアルプロセッサ（プロセッサ100と101）およびオンチップのメモリ102〜105を含む集積チップデバイスである。半導体デバイス10を設計する際、様々なゲートおよびコンポーネントは、しばしば、コンピュータ支援設計環境において最初に計画される。マッピングおよびリソグラフィ計画は、半導体製造者が実際に半導体デバイス10の製造を開始する前に生成される。設計に重要な1つの考慮は、各コンポーネントのための、半導体材料内の物理的なフットプリントまたはカバレッジエリアである。この考慮は、半導体デバイス10のサイズおよび全体のフロアプラン（floor plan）に影響を与える。フロアプランは、一般に、半導体デバイス10の組み合わされたコンポーネントによって占められる物理的なブループリントまたはカバレッジエリア全体であると考えられる。
【０００４】
半導体デバイス10はバッテリ106によって電力供給される。このように、半導体デバイス10は、モバイル電話、PDA、ハンドヘルドデバイス、またはそのようなものなど、多数の異なるデバイス内の様々な異なる専用処理システムである。別の考慮は、上に述べられたように、半導体デバイス10を設計する際に、メモリ102〜105を含む、組込み構成コンポーネントの各々の電力消費特性である。
【０００５】
そのような組込みメモリによって消費される電力は、典型的に、動的またはアクティブな電力と、スタンバイまたは静的な電力との組み合わせとして測定される。スタンバイ／静的な電力は、一般に、デバイスがオフであると見なされる時でさえも発生するオフ状態の漏れ電流と考えられる。以前は、静的電力がハンドヘルドまたはモバイル産業で問題であったが、それは、一般に、ヘッドスイッチおよびフットスイッチの使用を通して制御されている。しかし、アプリケーションとメモリとの相互作用に基づく電力消費である動的電力は、さらに、電力節約が達成されうるエリアであると考えられる。動的電力は、特定のアプリケーションがどのようにメモリにアクセスするかに関係しているため、電力を下げるためにしばしば慎重な調整および制御が求められる。
【発明の概要】
【０００６】
本発明の様々な代表的な実施形態は、動的電力消費を削減するように構成されたメモリコンポーネントに関係する。メモリコンポーネントは、入力／出力通信のためのメモリインターフェース、メモリインターフェースに結合された復号器、メモリセルを含む少なくとも2つのメモリサブアレイ、ビットラインとワードライン、およびメモリインターフェースに結合された幾つかのマルチプレクサを含む。電力削減を達成するために、メモリアーキテクチャは、各サブアレイが、メモリコンポーネント専用の全てのビットラインのインスタンス（instance）、およびメモリ専用の全てのワードラインの一部を含むように修正される。ビットラインの長さが各サブアレイのワードラインの数に影響されるため、総数よりも少ないワードラインが各サブアレイに含まれる場合、ビットラインは結果的により短くなる。短くされたビットラインはキャパシタンスを削減し、それは動的電力消費を削減する。マルチプレクサは、メモリインターフェースで受信されるアドレスの少なくとも一部に基づいて正しいサブアレイの選択を支援するために使用される。
【０００７】
本発明の代表的な実施形態は、複数のインターフェース部と少なくとも2つのサブアレイとを含むメモリに関係し、サブアレイの各々は、メモリの全てのビットラインのインスタンスおよびメモリの全てのワードラインの一部を有する。メモリは、また、サブアレイに結合され、ワードラインを制御するように構成された復号器を含む。メモリは、複数のインターフェース部および復号器の各々に結合されたマルチプレクサを有する。マルチプレクサは、受信されたメモリセルのアドレスの少なくとも一部に基づいて適切なサブアレイを選択させるように機能する。
【０００８】
本発明のさらなる代表的な実施形態は、各々が複数のメモリセルを有する少なくとも2つのサブアレイを形成することと、各サブアレイの間に復号器を結合することと、メモリにアクセス可能なトータル数のビットラインのインスタンスを各セットが有するように、サブアレイの各々にビットラインのセットとを作成することと、および、一方の端で復号器に結合された各サブアレイに多数のワードラインを作成することとを含むメモリを作成するための方法に関係する。各サブアレイ内のワードラインの数は、メモリに提供されるワードラインのトータル数よりも少ない。方法は、また、復号器に結合され、メモリアドレス情報に基づく適切なサブアレイの選択を容易にするように構成された1つ以上のマルチプレクサを形成することを含む。
【０００９】
本発明のさらなる代表的な実施形態は、メモリインターフェース、メモリインターフェースに結合された復号器、復号器に結合され、メモリの全てのビットラインとメモリの全てのワードラインのセットの第1の部分の第1のインスタンシエイションを含む第1のメモリブロック、および、復号器に結合され、全てのビットラインと全てのワードラインのセットの第2の部分の第2のインスタンシエイションとを含む第2のメモリブロックから成るメモリに関係する。メモリは、また、メモリインターフェースに結合され、メモリインターフェースで受信された情報に反応する（responsive）第1または第2のメモリブロックのうちの1つの選択を容易にするように構成された選択器を含む。
【００１０】
前述は、以下に続く本発明の詳細な記述がより理解されるために、本発明の特徴および技術的な利点をかなり広く概述している。本発明の請求項の主題を形成する本発明のさらなる特徴および利点は以下に記述されるであろう。開示される概念および特定の実施形態が、本発明と同一の目的を実行するために、別の構造を修正または設計するための基礎として容易に利用されることは、当業者によって認識されるべきである。そのような等価的な構造が添付の請求項に示されるような本発明の精神および範囲から逸脱しないことも、また、当業者によって認識されるべきである。さらなる目的および利点と共に、その構成および動作方法の両方に関する本発明の特徴と考えられる新規の特徴は、添付の図と関連して考慮された場合、以下の記述からより理解されるであろう。しかし、各図が例証および記述の目的のためだけに提供され、本発明の範囲の定義として意図されないことは明白に理解されるべきである。
【００１１】
本発明のより完全な理解のために、参照が、添付の図に関連して示される以下の記述について行われる。
【図面の簡単な説明】
【００１２】
【図１】図1は、一般的な半導体デバイスを示す図である。
【図２】図2は、一般的なメモリを示すブロック図である。
【図３】図3は、別の一般的なメモリを示すブロック図である。
【図４】図4は、本開示の教示に従って構成されるメモリを示すブロック図である。
【図５】図5は、本開示の教示に従って構成される別のメモリを示すブロック図である。
【図６】図6は、一般的なメモリの動的電力と、本開示の教示に従って構成されるメモリの一実施形態とを比較する図である。
【図７】図7は、本開示の教示の一実施形態の実施のための例示的なブロックを示すフローチャートである。
【発明の詳細な説明】
【００１３】
メモリにおける動的電力は、ある速度で切り替えられるビットラインのキャパシタンス、メモリの供給電圧または揺れ電圧、および、動作頻度（すなわち、ビットラインが実際に切り替えられる頻度）の組み合わせとして測定される。メモリの動的電力は以下の式によって表される：
【数１】
2011526048.tif 000003
【００１４】
ここで、「C」は速度「α」で切り替えられるトータルのキャパシタンスであり、「f」は動作頻度であり、「V」はメモリ構造の供給電圧である。従って、メモリ構造において動的電力を削減するために、C、V、ｆ、またはαのいずれかが減らされる。
【００１５】
電圧、頻度、または速度をも減らすことは動的電力を削減するであろう。しかし、電圧、頻度、または速度を減らすことは、また、パフォーマンスを低下させる。このように、キャパシタンスを減らすことは、より利益のある解法として見なされる。ビットラインの長さがそのビットラインのキャパシタンスを決定するため、キャパシタンスはビットラインを短くすることによって削減される。
【００１６】
図2において、ブロック図は一般的なメモリ20を示す。メモリ20は、前復号器（pre-decoder）201、復号器203、およびサブアレイ204-1と204-2を備える。サブアレイ204-1は、ビットライン205-1〜205-M/2およびワードライン206-1〜206-Nを有する。ビットライン205-1〜205-M/2の各々とワードライン206-1〜206-Nの各々との交差部分は、メモリセル207-[1,1]〜207-[N,M/2]である。同様に、サブアレイ204-2は、ビットライン205-（M/2＋1）〜205-Mとワードライン206-1〜206-Nとの交差部分に配置されるメモリセル207-[1, （M/2＋1）]〜207-[N,M]を備える。復号器203は、読み取り処理および書き込み処理の間に、ワードライン206-1〜206-Nの選択された1つを駆動するワードラインドライバ202-1〜202-Nを含む。同様に、ビットラインドライバ208-1〜208-M/2および208-（M/2＋1） 〜208-Mは、読み取り処理および書き込み処理の間に、ビットライン205-1〜205-M/2および205-（M/2＋1）〜205-Mを駆動する。ビットライン205-1〜205-Mの各々は長さ「L」を有する。
【００１７】
前復号器201は、図2に描写される例示的な実施形態において、入力ポートAd（アドレス）、Ck（クロック）、R（読み取り）、およびW（書き込み）を含む入力インターフェース209からの入力を受信する。前復号器201はその入力に初期の符号化を提供する。復号器203は前復号器201の初期の復号出力を消費する。受信されたアドレス入力に基づいて、復号器203は、ワードラインドライバ202-1〜202-Nのうちの適切な1つを見つけ、アクティブ化する。これは、アクティブ化されたワードラインに沿って、各メモリセルをアクティブ化するであろう。アドレスは、適切なビットラインを識別しビットラインドライバ208-1〜208-M/2または208-（M/2＋1）〜208-Mのうちの適切な1つを使用してアクティブ化するためにさらに使用されるであろう。
【００１８】
読み取りが実行されているか、書き込みが実行されているかに依存して、ビットラインは、データがメモリセルから読み取られるか、セルに書き込まれるかのいずれかを引き起こすであろう。
【００１９】
図3は、一般的なメモリ30を示すブロック図である。メモリ30は、メモリ20（図2）と構造が類似しており、サブアレイ302-1内のビットラインd0-d15とサブアレイ302-2内のビットラインd16-d31とワードラインWL30-0〜WL30-191との交差部分にメモリセルを含む。メモリ30の特定の実施形態は32ビットラインを有する。アドレスサイズは、通常、含まれるべき最大数のワードラインを決定するであろう。メモリ30は、8ビットのアドレスを使用し、32ビットラインを描く。8ビットのアドレスは、最大256行のワードラインのアドレススペースを定義するのに十分である。しかし、必ずしも、最大アドレススペース内の全てのワードラインを使用する必要はない。メモリ30は、サブアレイ302-1と302-2を横切る192行のワードラインを備えた形で示される。
【００２０】
メモリ30のフットプリント（それは、半導体材料上で占めるスペースまたはエリアの面積である）は、丈の高い長方形状を形成する。この形状は、実質的にビットラインd0〜d31の数を超える数のワードラインWL30-0〜WL30-191によって作り出される。現在製造されているメモリのこの典型的なアスペクト比は長いビットラインを引き起こし、次に、大きいキャパシタンス（C30）に帰着し、それは動的電力消費を増加する。さらに、「丈が高くて薄い」長方形のフットプリントの場合、半導体チップ上の異なる部分またはブロックへの信号のルーティングは、そのような長方形の形状がチップ上のカバレッジエリアを最大化しないため扱いにくい。そのようなメモリは、潜在的に、通信信号が2つのポイント間の最も直線に近いラインで移動することを妨げる。
【００２１】
長方形のフットプリントは、これらのデバイスをスケールすることにおける物理的な製造制限に関係するさらなる欠点を有する。コンピュータ支援設計環境において描かれる時、角は、コンピュータスクリーンのグラフィック領域において、かなり鋭利なように見える。さらに、コンピュータ設計環境は、コンピュータが、半導体エリアのばらばらのオープンエリアに適合するように、「屈折」または形作られることを可能にする。しかし、これらの鋭い角または非通常的な形状を実際の半導体材料にプリントおよびリゾグラフィすると、角は丸くされる。不可能ではないにしても、現在のリゾグラフィ技術が完璧に鋭利な角または複雑な形状を生産することは非常に難しい。設計された長方形または変則な形状の場合、それが半導体材料において小さくなるにつれ、角を取ることは、結果的に、半導体材料にプリントおよび／またはエッチングが不可能と思われるオブジェクトを作成する。
【００２２】
図4は、本発明の一実施形態に従って構成されたメモリ40を示すブロック図である。メモリ40は、メモリ30（図3）と同じトータル数のビットライン（d0-d31）およびワードライン（WL21-0〜WL21-191）を有する。メモリ40のビットラインのキャパシタンスを減らすために、メモリ40は、比喩的に言えば、「折り返し」がなされる。メモリ30（図3）に関して、サブアレイ302-1は、半分A1および半分A2で示されることができる。メモリが「折り返し」されると、半分のビットラインと全てのワードラインを有する高くて薄い長方形の縦列型のA1とA2の代わりに、メモリ40のサブアレイ403-1は、全てのビットライン（d0-d31）と半分のワードライン（WL40-0〜WL40-95）とのインスタンシエイションを有する、より短い長方形のA1およびA2を並べて構成される。サブアレイ403-2は、同様に、全てのビットライン（d0-d31）ともう一方の半分のワードライン（WL40-96〜WL40-191）との別のインスタンシエイションを有する、B1およびB2を並べて構成する。サブアレイ403-1および403-2の各々が半分のワードラインを有するため、ビットラインd0-d31の長さは、メモリ30（図3）のワードラインの長さの半分に等しい。半分のビットラインの長さは半分のキャパシタンスに対応し（C40＝C30/2）、それは、半分の動的電力に相当する。さらに、メモリ40の新しいフットプリントは、コンポーネント設計により有益である実質的な正方形の形状に帰着する。
【００２３】
本発明の様々な実施形態は、また、概念的に、A1およびB1が並んだサブアレイ403-1を有すると見なされることに注意されたい。A1およびB1の領域の両方は同一のワードラインアドレスを共有するが、ビットラインは異なる。同様に、A2およびB2の領域は同一のワードラインアドレスを共有するが異なるビットラインを有する。従って、それらも、また、サブアレイ403-2において互いに並列であると概念化される。
【００２４】
前復号器400は、ビットラインドライバ404およびマルチプレクサ405を含む。マルチプレクサ405は、読み取り処理および書き込み処理が開始される時に、どのサブアレイにアクセスするかを決定することに使用される。ビッドライン識別子の入力およびメモリセルアドレス少なくとも一部を使用して、マルチプレクサ405は、サブアレイ403-1にアクセスするか403-2にアクセスするかを決定するであろう。例えば、ビットラインd0は、アドレス領域に依存して、サブアレイ403-1またはサブアレイ403-2のどちらにも存在しうる。図4に示される構成を考慮して、アドレス領域が95以下の場合、サブアレイ403-1がマルチプレクサ405によって選択されるであろう。そうではなく、アドレス領域が96以上の場合、サブアレイ403-2がマルチプレクサ405によって選択されるであろう。
【００２５】
マルチプレクサ405に対する論理を実施するために、メモリ40の分割が考慮される。図4に描写される実施形態の192行のワードラインに関して、8ビット（A7が最高位ビット（MSB）であるビット「A0-A7」）のアドレスが使用される。メモリ40の分割は、メモリ40に提供される全てのワードラインの真ん中、または95番で行われる。従って、決定は、まず、8ビットのアドレスのMSBのいくつが、サブアレイ403-1のワードライン95（WL40-95）と、サブアレイ403-2のワードライン96（WL40-96）との間の遷移点での継続的な中断を可能にするかに関して行われる。単一のMSBは、メモリ40がどのサブアレイにアクセスするかを決定するために使用されることができない。上に述べられたように、メモリ40が8ビットのアドレスを使用するため、全ての可能なアドレススペースは256である。単一のMSB A7が使用された場合、メモリ40が構成されたように、サブアレイ403-1へのアクセスからサブアレイ403-2へのアクセスへの計算された遷移は、95の代わりに128番目のワードラインWL40-127（すなわち、27）で発生するであろう。このように、検査されたMSBはサブアレイ403-1および403-2の誤ったマッピングを引き起こす。マルチプレクサ405は、たとえ、これらのワードラインの物理ロケーションがメモリ40のサブアレイ403-2にあるとしても、ワードライン96〜128（WL40-95〜WL40-127）のためにサブアレイ403-1にアクセスを指揮し続けるであろう。図4に示される特定の例においてワードライン95での正確な遷移を得るために、以下の論理式はマルチプレクサ405による選択を制御する。
【数２】
2011526048.tif 000004
【００２６】
従って、マルチプレクサ405は、アドレスの3つのMSBが0-1-1であること、または2つのMSBが1-0であることを検出するまで、サブアレイ206-1を選択するように信号送信するであろう。それら2つの組み合わせのいずれかに遭遇した場合、マルチプレクサ405は選択サブアレイ206-2に信号送信するであろう。
【００２７】
本発明の様々な付加的および／または代替的な実施形態において、マルチプレクサによって使用される特定の論理式が、サブアレイ間で選択された分割、および特定のメモリによって使用されるワードラインのトータル数を反映するであろうことに注意されたい。例えば、256行のワードラインおよび8ビットのアドレスを利用するメモリにおいて、2つのサブアレイは、各々がトータルのワードラインの2分の1を有するように選択され、次に、MSB A7だけが検査される。そのような実施形態において、A7が0である場合、所望のビットラインは第1のサブアレイに存在するであろう。そうでない場合、所望のビットラインは第2のサブアレイに存在するであろう。
【００２８】
実施において、全ての利用可能なメモリ容量が必要というわけではない。8ビットのアドレスが使用され、128行のワードラインのみが十分なメモリ容量を提供するために必要とされる第2の例において、マルチプレクサは、以下の論理関数を用いて、最後の2つのMSB（A7およびA6）を参照するであろう：
【数３】
2011526048.tif 000005
【００２９】
本発明の様々な付加的および／または代替的な実施形態において、任意の特定のサブアレイのビットラインの長さが、追加の「折り返し」または構成化によってさらに減らされうることに注意されたい。本発明の実施形態は、図4に描写される構成にのみ限られるものではない。
【００３０】
図5は、本発明の一実施形態に従って構成されるメモリ50を示すブロック図である。メモリ50は、ビッドラインドライバ506およびマルチプレクサ507を含む前復号器500、共通復号器501、およびサブアレイ502-505から成る。図4に示されたようにメモリサブアレイを一回「折り返し」する代わりに、メモリ50は、複数回（例えば、2回）「折り返し」されたサブアレイで構成され、4つのサブアレイ（サブアレイ502〜505）に帰着する。前に述べられたように、「折り返し」することは、実際には、サブアレイ502-505の各々が一セットのビットライン（BL-0〜BL-M）、および、トータル数のアクセス可能なワードラインWL-0〜WL-Nのほんの一部を有するように構成することを意味する。図5に示されるように、サブアレイ502はワードラインWL-0〜WL-（N/4〜1）を有し、サブアレイ503はワードラインWL-（N/4）〜WL-（N/2〜1）を有し、サブアレイ504はワードラインWL-（N/2） 〜WL-（3/4 N〜1）を有し、サブアレイ505はワードラインWL-（3/4 N〜1）〜WL-Nを有する。
【００３１】
各サブアレイ502-505においてワードラインの数をさらに分割することによって、対応するビットラインBL-0〜BL-Mはより短くなる（すなわち、長さL5）。メモリ20（図2）との比較において、L5 = L/4である。このように、メモリ50は、メモリ20（図2）の4分の1のキャパシタンスと4分の1の動的電力要求を有するであろう。メモリ40（図4）との比較において、変形の各々が同一である場合、長さL5に基づくメモリ50のキャパシタンスは、C40の2分の1に等しい。
【００３２】
前復号器500は、マルチプレクサ507を通して、付加的なサブアレイへのアクセスを処理する。ビットライン番号およびワードラインアドレスの入力を使用して、マルチプレクサ507は、サブアレイ502-505のうちの正しい1つを正確に選択することができる。マルチプレクサ507は、ワードラインアドレスのMSBの所与のセットを検査する。検査されるべきMSBの特定の数は、各サブアレイに対して計画された分割点に加え、メモリに対して計画されたワードラインの数に基づいて決定されるであろう。
【００３３】
図6は、図4のメモリ40の動的電力に対して図3のメモリ30の動的電力を比較する図である。図600は、メモリ30において、ワードラインが増加するにつれ、メモリセルがアクセスされる際の動的電力を表す。メモリ30内のアクセスされるメモリセルに対してワードラインアドレスがより大きくなるにつれ、ビットラインd0-d15の長さはより長くなる。それは、実質的に、0からP30への線形の動的電力消費に帰着する。図601は、メモリ40において、ワードラインが増加するにつれ、メモリセルが、アクセスされる際の動的電力消費を表す。図601に見られるように、メモリ40の動的電力消費は、図600と同じ方法で、実質的に線形に増加し始める。しかし、ワードライン96に到達すると、動的電力は、ビットラインの長さが最初の長さに急激に下がるため、ワードライン0のレベルと同様のレベルに再度下がる。メモリ40のための最大電力はP40として示され、それは、ワードライン96で下がる前のP30/2に等しい。図601は、次に、最後のワードライン（ワードライン191）に到達するまで、再度、絶えず増える動的電力をさらに示す。再び、ワードライン191では、メモリ40の動的電力消費はP40またはP30/2である。このように、本発明の一実施形態に従って構成される、メモリ40の動的電力全体は、メモリ30の動的電力の約半分である。
【００３４】
図7は、本発明の一実施形態に従って構成されるメモリ構造を作成するために実施される例示的なブロックを示すフローチャートである。ブロック700において、各々は複数のメモリセルを有する少なくとも2つのサブアレイが形成される。共通復号器は、ブロック701において、各サブアレイの間に結合される。ブロック702において、ビットラインのセットは各サブアレイ内で作成され、各セットはメモリにアクセス可能なトータル数のビットラインのインスタンスを含む。多くのワードラインは、ブロック703において、各サブアレイ内に作成される。各ワードラインは、一方の端が共通復号器に結合される。各サブアレイ内のワードラインの数はメモリに提供される全てのワードラインよりも少ない。ブロック704において、1つ以上のマルチプレクサが形成され、アドレス情報に基づいたサブアレイの1つの選択を容易にするように構成される。
【００３５】
本発明およびその利点が詳細に記述されたが、様々な変更、代用および代替が、添付の請求項によって定義されるように、本発明の精神および範囲から逸脱することなく、本明細書において行われることは理解されるべきである。さらに、本出願の範囲は、本明細書に記述されたプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されることを意図しない。当業者は、本明細書に記述された対応実施形態と実質的に同一の機能を実行し、または実質的に同一の結果を達成する、現在存在し、または後に開発されるべきプロセス、機械、製造、組成物、手段、方法、またはステップが本発明に従って利用されうることは、本発明の開示から容易に認識するであろう。従って、添付の請求項は、プロセス、機械、製造、組成物、手段、方法、またはステップなどの範囲内に包含することを意図する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成23年5月10日(2011.5.10)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【国際調査報告】
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