(57)【要約】【課題】向上された信頼性の高いパワーＲＦＰ構造およびその作製と運用方法の提供。【解決手段】本発明の向上された信頼性の高いパワーＲＦＰ構造は、ＲＦＰのトレンチ下方に、浮遊または延伸されてＭＯＳＦＥＴのボディ層に結合された、または縦方向ドープ領域の一領域を介してソース層に接続された、複数の局所的ドーパント集合ゾーンを含む。この局所的ドーパント集合ゾーンがデバイスのボディダイオードの少数キャリア注入効率を低下させ、ボディダイオードの逆回復中の電界分布を変化させる。
2011512677.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子構造であって、
第１トレンチに配置され、かつ容量性カップリングされ、第１導電型ソースから前記トレンチに隣接する半導体材料を通る垂直伝導を制御するゲートと、
前記半導体材料に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、
前記各第２トレンチ下方に少なくとも一部に配置された第２導電型の拡散と、
を含み、前記リセス構造フィールドプレートが各第２トレンチに配置されたことを特徴とする、半導体素子構造。
【請求項２】
請求項１に記載の半導体素子構造であって、そのうち前記素子がさらに、ソース層から少なくとも１つの前記拡散まで延伸された、第２導電型のドーパント集合領域の層を含むことを特徴とする、半導体素子構造。
【請求項３】
請求項１に記載の半導体素子構造であって、そのうち少なくとも１つの前記拡散が縦方向に延伸され、第２導電型のボディ層に結合されたことを特徴とする、半導体素子構造。
【請求項４】
請求項１に記載の半導体素子構造であって、そのうち前記素子がさらに、ソース層から少なくとも１つの前記拡散まで延伸された第２導電型のドーパント集合領域の層と、少なくとも１つの縦方向に延伸されて第２導電型のボディ層に結合された拡散を含むことを特徴とする、半導体素子構造。
【請求項５】
請求項１に記載の半導体素子構造であって、そのうち前記ゲートがスプリットポリ（ｓｐlｉｔ  ｐｏｌｙ）構成を有することを特徴とする、半導体素子構造。
【請求項６】
請求項１に記載の半導体素子構造であって、そのうち前記リセス構造フィールドプレートの少なくとも１つがスプリットポリ（ｓｐlｉｔ  ｐｏｌｙ）構成を有することを特徴とする、半導体素子構造。
【請求項７】
請求項１に記載の半導体素子構造であって、そのうち前記ゲートと、少なくとも１つの前記リセス構造フィールドプレートの両方がスプリットポリ（ｓｐlｉｔ  ｐｏｌｙ）構成を有することを特徴とする、半導体素子構造。
【請求項８】
請求項１に記載の半導体素子構造であって、そのうち前記第１導電型がｎ型であることを特徴とする、半導体素子構造。
【請求項９】
請求項１に記載の半導体素子構造であって、そのうち前記ゲートが容量性カップリングされ、前記第１導電型のドレイン拡散を通る垂直伝導を制御することを特徴とする、半導体素子構造。
【請求項１０】
半導体素子構造であって、
半導体層と、
前記半導体層内の第１トレンチに配置され、かつ容量性カップリングされ、第１導電型ソースから前記トレンチ付近の前記層の第２導電型部分を通る垂直伝導を制御するゲートと、
前記半導体層に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、
前記各第２トレンチ下方に少なくとも一部が配置された第２導電型の拡散コンポーネントと、
を含み、前記リセス構造フィールドプレートが各第２トレンチに配置され、
それによりオフ状態で前記拡散コンポーネントが前記層の前記第２導電型部分の空乏を減少することを特徴とする、半導体素子構造。
【請求項１１】
請求項１０に記載の半導体素子構造であって、そのうち前記ゲートがスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項１２】
請求項１０に記載の半導体素子構造であって、そのうち前記リセス構造フィールドプレートの少なくとも１つがスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項１３】
請求項１０に記載の半導体素子構造であって、そのうち前記ゲートと、少なくとも１つの前記リセス構造フィールドプレートの両方がスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項１４】
請求項１０に記載の半導体素子構造であって、そのうち前記拡散コンポーネントが、前記半導体層を局所的にカウンタードープするに足る高濃度を有し、それにより前記第２トレンチ下方に第２導電型領域を生成することを特徴とする、半導体素子構造。
【請求項１５】
請求項１０に記載の半導体素子構造であって、そのうち前記半導体層がエピタキシャル層であることを特徴とする、半導体素子構造。
【請求項１６】
半導体素子構造であって、
半導体層と、
前記半導体層内の第１トレンチに配置され、かつ容量性カップリングされ、第１導電型ソースから前記トレンチ付近の前記層の第２導電型部分を通る垂直伝導を制御するゲートと、
前記半導体層に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、
前記各第２トレンチ下方に少なくとも一部が配置された第２導電型の第１追加拡散コンポーネントと、
前記層の前記第２導電型部分内に少なくとも一部が配置された前記第１導電型の第２追加拡散コンポーネントと、
を含み、前記リセス構造フィールドプレートが各第２トレンチに配置され、
それにより、前記第１追加拡散コンポーネントがオフ状態で前記層の前記第２導電型部分の空乏を減少し、かつ、
それにより、前記第２追加拡散コンポーネントがオン状態でデバイスのオン抵抗を減少することを特徴とする、半導体素子構造。
【請求項１７】
請求項１６に記載の半導体素子構造であって、そのうち前記ゲートがスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項１８】
請求項１６に記載の半導体素子構造であって、そのうち前記リセス構造フィールドプレートの少なくとも１つがスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項１９】
請求項１６に記載の半導体素子構造であって、そのうち前記ゲートと、少なくとも１つの前記リセス構造フィールドプレートの両方がスプリットポリ構成を有することを特徴とする、半導体素子構造。
【請求項２０】
請求項１６に記載の半導体素子構造であって、そのうち前記拡散コンポーネントが、前記半導体層を局所的にカウンタードープするに足る高濃度を有し、それにより前記第２トレンチ下方に第２導電型領域を生成することを特徴とする、半導体素子構造。
【請求項２１】
請求項１６に記載の半導体素子構造であって、そのうち前記半導体層がエピタキシャル層であることを特徴とする、半導体素子構造。
【請求項２２】
改良型ＲＦＰトランジスタの構造であって、（ａ）低いトータルのオン抵抗、（ｂ）（ボディダイオードの）減少された少数キャリア注入効率、（ｃ）（ボディダイオードの）向上された逆回復、（c）より低い逆回復電荷、（d）ソフトリカバリ特性、（e）ブレークダウン電圧の低下または素子のエッジ接合終端領域の終端効率の低下のいずれもない信頼性の高いエッジ終端を有し、前記改良型ＲＦＰトランジスタの構造が、
１つ以上のリセス構造フィールドプレートトレンチに接合された少なくとも１つのゲートトレンチを含むＲＦＰトランジスタ構造と、
前記リセス構造フィールドプレートトレンチ下の各ディープ補償ゾーンを含むことを特徴とする、改良型ＲＦＰトランジスタの構造。
【請求項２３】
請求項１６に記載の改良型ＲＦＰトランジスタの構造であって、そのうち前記リセス構造プレート領域下の前記埋め込み型隔離ゾーンが浮遊していることを特徴とする、改良型ＲＦＰトランジスタの構造。
【請求項２４】
請求項１６に記載の改良型ＲＦＰトランジスタの構造であって、そのうち前記リセス構造フィールドプレート領域下の前記埋め込み型隔離ゾーンがディープＰ領域によってソース電極に接続されていることを特徴とする、改良型ＲＦＰトランジスタの構造。
【請求項２５】
請求項１６に記載の改良型ＲＦＰトランジスタの構造であって、そのうち前記リセス構造プレート領域下の前記埋め込み型隔離ゾーンが縦方向に延伸され、前記Ｐ−ボディ領域と結合されることを特徴とする、改良型ＲＦＰトランジスタの構造。
【請求項２６】
半導体素子構造の運用方法であって、
少なくともオン状態とオフ状態を提供するため、半導体材料におけるチャネルの場所を通して、第１トレンチに配置されたゲート電極を使用し、第１及び第２ソース／ドレイン電極間の導電を制御する工程と、
前記半導体材料に近接して配置され、かつ容量性カップリングされた１つ以上のリセス構造フィールドプレートと、前記各第２トレンチ下方に少なくとも一部が配置された１つ以上の第２導電型の拡散コンポーネントの両方を使用して前記チャネルの場所のパンチスルーを回避する工程と、
を含み、前記リセス構造フィールドプレートが各第２トレンチに配置され、
それによりオフ状態で前記拡散コンポーネントが空乏の広がりを減少することを特徴とする、半導体素子構造の運用方法。
【請求項２７】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち、前記素子がさらに、ソース層から少なくとも１つの前記拡散コンポーネントまで延伸された、第２導電型のドーパント集合領域の層を含むことを特徴とする、半導体素子構造の運用方法。
【請求項２８】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち前記ゲートがスプリットポリ構成を有することを特徴とする、半導体素子構造の運用方法。
【請求項２９】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち前記リセス構造フィールドプレートの少なくとも１つがスプリットポリ構成を有することを特徴とする、半導体素子構造の運用方法。
【請求項３０】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち前記ゲートと、少なくとも１つの前記リセス構造フィールドプレートの両方がスプリットポリ構成を有することを特徴とする、半導体素子構造の運用方法。
【請求項３１】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち前記第１導電型がｎ型であることを特徴とする、半導体素子構造の運用方法。
【請求項３２】
請求項２６に記載の半導体素子構造の運用方法であって、そのうち前記ゲートが容量性カップリングされ、前記第１導電型のドレイン拡散を通る垂直伝導を制御することを特徴とする、半導体素子構造の運用方法。
【請求項３３】
ＭＯＳＦＥＴの作製方法であって、
ａ） ｎ型半導体層を用意する、
ｂ） 前記層にｐ型ボディを形成する、
ｃ） 前記層に前記ボディによって隔離されたｎ型ソースを形成する、
ｄ） 前記層に絶縁ゲートトレンチを形成し、前記ゲートトレンチにゲート電極を形成し、前記ゲート電極が前記ボディの少なくとも一部に容量性カップリングされる、
ｅ） 前記層に第２絶縁ゲートトレンチを形成し、前記トレンチ下方に追加のドーズ量のアクセプタドーパントを提供し、前記第２トレンチにリセス構造フィールドプレート電極を形成する、
ｆ） 前記ボディの前記部分に追加のドーズ量のドナードーパント原子を提供し、それによりオン抵抗を低減する、
という工程を任意の順序で含むことを特徴とする、ＭＯＳＦＥＴの作製方法。
【発明の詳細な説明】
【相互参照】
【０００１】
本出願は、２００８年２月１４日に出願の米国特許米国特許仮出願６１／０６５７５９の優先権を主張し、その全ての開示は完全に本明細書で参照により組み込まれる。
【技術分野】
【０００２】
本発明は電界効果トランジスタ及びその方法に関し、特に、リセス構造フィールドプレート（ＲＦＰ，Ｒｅｃｅｓｓｅｄ  Ｆｉｅｌｄ  Ｐｌａｔｅ）及び関連技術備えた、信頼性の高いパワー絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００３】
パワーＭＯＳＦＥＴは多くの電子用途でスイッチ素子として広く用いられている。電導電力損を最小限にするために、ＭＯＳＦＥＴが低い特性オン抵抗を有することが望ましく、これはオン抵抗と素子面積の積（Ｒｏｎ＊Ａ）で定義され、ここでＲｏｎはＭＯＳＦＥＴがＯＮ状態のときのＭＯＳＦＥＴの抵抗であり、ここでＡはＭＯＳＦＥＴの面積である。トレンチＭＯＳＦＥＴは、特に１０〜１００ボルトの電圧範囲で低い特性オン抵抗を実現する。セル密度が増加するにつれて、ゲート−ソース間のキャパシタンスＣｇｓ、ゲート−ドレイン間のキャパシタンスＣｇｄ及び（または）ドレイン−ソース間のキャパシタンスＣｄｓなどの関連付けられたキャパシタンスも増加する。モバイル製品に用いられる同期バックＤＣ−ＤＣコンバータなど多くのスイッチング用途において、通常１ＭＨｚに近い高速で動作するために、ブレークダウン電圧３０ＶのＭＯＳＦＥＴが必要とされる。したがって、これらのキャパシタンスによって引き起こされるスイッチングまたは動的な電力損を最小限にすることが望ましい。これらキャパシタンスの大きさはゲート電荷Ｑｇ、ゲート−ドレイン電荷Ｑｇｄ、出力電荷Ｑｏｓｓに正比例する。さらに、デバイスが第三象限で動作するとき（つまり、ドレイン−ボディ接合が順方向バイアスされるとき）、その順方向導電中にデバイスに少数電荷が格納され、この蓄積電荷が導通から非導通のスイッチングにおいて遅延を引き起こす。この遅延を克服するためには、高速逆回復ボディダイオードが望ましい。しかしながら、高速回復ボディダイオードは往々にして高い電磁干渉（ＥＭＩ，Electromagnetic Interference）を引き起こす。つまり、ＥＭＩの問題を回避できるソフトリカバリには、ダイオードの回復中、負に向かう波形（ｎｅｇａｔｉｖｅ  ｇｏｉｎｇ  ｗａｖｅｆｏｒｍ）（ｔａ）と正に向かう波形（ｐｏｓｉｔｉｖｅ  ｇｏｉｎｇ  ｗａｖｅｆｏｒｍ）（ｔｂ）間の比率が１未満である必要がある。
【０００４】
新しいアプリケーションでスイッチング速度要件が１ＭＨｚ以上に高まると、最新のパワーＭＯＳＦＥＴは十分な効率でそのような高速の動作ができなくなりつつある。低い特性オン抵抗（Ｒｏｎ＊Ａ）に加えて低電荷Ｑｇ、Ｑｇｄ、Ｑｏｓｓ、Ｑｒｒを有するパワーＭＯＳトランジスタが望ましい。
【０００５】
パワーＭＯＳＦＥＴのスイッチング性能を向上する一般的な技術が２つある。１つは図１に示すような底部に厚い酸化膜を備えたトレンチゲートＭＯＳＦＥＴである（特許文献１）。もう１つは図２に示すようなスプリットポリゲートＭＯＳＦＥＴ構造で、第１ポリゲートがソース電極に電気的に短絡されている（特許文献２、特許文献３）。
【０００６】
最近では、図３に示すＤａｒｗｉｓｈの特許文献４のように、リセス構造フィールドプレート（ＲＦＰ）構造を備えたパワーＭＯＳＦＥＴがあり、これは非常に短いチャネル領域（〜０.２５μｍ）を実現し、ゲート−ソースキャパシタンスとゲート−ドレインキャパシタンスをさらに減少し、その結果 総ゲート電荷量（Ｑｇ）と「ミラー」電荷量（Ｑｇｄ）を減少している。ＲＦＰ構造が電流に追加パスを提供し、ＲＦＰによって誘発されるドリフト領域の空乏を強化することで、さらにボディダイオード逆回復速度を向上している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６８４９８９８号明細書
【特許文献２】米国特許第５９９８８３３号明細書
【特許文献３】米国特許第６６８３３４６号明細書
【特許文献４】米国特許出願第２００８／００７３７０７Ａｌ号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、リセス構造フィールドプレート（ＲＦＰ）及び類似構造を備えたパワー絶縁ゲート電界効果トランジスタの改良を開示する。本発明の目的は、向上された信頼性の高いパワーＲＦＰ構造およびその作製と運用方法を提供することにある。発明者は、ＲＦＰ型パワーＭＯＳＦＥＴの性能はＲＦＰトレンチに補償インプラント（ｃｏｍｐｅｎｓａｔｉｎｇ  ｉｍｐｌａｎｔ）を実施することにより向上できることを見出した。この補償インプラントは、オフ状態での空乏境界形成を促進し、パンチスルーの回避につながる。これによって、ドリフト領域または拡散領域においてチャネルとドレイン間のドーピングに局所的な強化も追加できる。これは耐圧性を低下させることなくオン抵抗を改善することができる、相乗的な組み合わせを提供する。
【課題を解決するための手段】
【０００９】
本発明の向上された信頼性の高いパワーＲＦＰ構造はＲＦＰのトレンチ下方に、浮遊または延伸されてＭＯＳＦＥＴのボディ層に結合された、または縦方向ドープ領域の一領域を介してソース層に接続された、複数の局所的ドーパント集合ゾーンを含む。この局所的ドーパント集合ゾーンがデバイスのボディダイオードの少数キャリア注入効率を低下させ、ボディダイオードの逆回復中の電界分布を変化させる。
【発明の効果】
【００１０】
本発明の多様な実施例は、少なくとも１つの次の利点を提供する。しかしながら、本発明の各実施例からこれら利点のすべてが得られるわけではなく、この利点の一覧は本発明の多様な請求を制限しない。
●  オン抵抗の改善（低減）。
●  ブレークダウン電圧の改善（増加）。
●  ＲＦＰトレンチ底部のあらゆる誘電層における電気的ストレスの低減。
●  より高い信頼性とより長い動作寿命。
●  ドリフト領域における局所的なドーピング濃度を高める能力の向上。
【図面の簡単な説明】
【００１１】
【図１】従来のトレンチゲート底部に厚い酸化膜構造を備えたＭＯＳＦＥＴの断面図である。
【図２】従来のスプリットゲート構造を備えたＭＯＳＦＥＴの断面図である。
【図３】従来のゲートトレンチと平行してＲＦＰを備えたＭＯＳＦＥＴの断面図である。
【図４（ａ）】浮遊ディープ補償ゾーンを有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図４（ｂ）】ソース電極まで延伸され、かつソース電極に接続されたディープ補償ゾーンを有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図４（ｃ）】Ｐボディ領域まで延伸されたディープ補償ゾーンを有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図５】従来のＲＦＰ−ＭＯＳＦＥＴ構造とディープ補償ゾーンを含むＭＯＳＦＥＴの二次元電圧シミュレーション比較。
【図６】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図７】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図８】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図９】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１０】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１１】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１２】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１３ａ】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１３ｂ】（オプション）図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１４】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１５】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１６】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１７】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１８】図４（ａ）に示すサンプル構造を製造するサンプルプロセスにおける連続工程を示す概略図である。
【図１９Ａ】ディープ補償ゾーンとＰ−Ｎ接合を超えてＮドリフト領域に延伸されたＰ＋インプラント領域を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図１９Ｂ】低ドープｐ領域であるディープ補償ゾーンと、Ｐ−Ｎ接合を超えてＮドリフト領域に延伸されたＰ＋インプラント領域を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図１９Ｃ】低ドープｎ領域であるディープ補償ゾーンと、Ｐ−Ｎ接合を超えてＮドリフト領域に延伸されたＰ＋インプラント領域を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２０】ディープ補償ゾーンと、Ｐ−Ｎ接合を超えてＮドリフト領域と完全にリセスされたＮ＋＋ソース領域に延伸されたＰ＋インプラント領域を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２１】ＲＦＰトレンチにスプリットポリ層構造（ｓｐｌｉｔ  ｐｏｌｙ  ｌａｙｅｒ  ｓｔｒｕｃｔｕｒｅ）を有するスプリットポリゲート構造に実施した構造の図４（ａ）の実施例の作製プロセスを示す概略図である。
【図２２】ＲＦＰトレンチにスプリットポリ層構造（ｓｐｌｉｔ  ｐｏｌｙ  ｌａｙｅｒ  ｓｔｒｕｃｔｕｒｅ）を有するスプリットポリゲート構造に実施した構造の図４（ａ）の実施例の作製プロセスを示す概略図である。
【図２３】ＲＦＰトレンチにスプリットポリ層構造（ｓｐlｉｔ  ｐｏｌｙ  ｌａｙｅｒ  ｓｔｒｕｃｔｕｒｅ）を有するスプリットポリゲート構造に実施した構造の図４（ａ）の実施例の作製プロセスを示す概略図である。
【図２４Ａ】ＲＦＰトレンチに単一ポリ層構造（ｓｉｎｇｌｅ  ｐｏｌｙ  ｌａｙｅｒ  ｓｔｒｕｃｔｕｒｅ）を持つスプリットポリゲート構造に実施されたディープ補償ゾーンを有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２４Ｂ】ＲＦＰトレンチに単一ポリ層構造を持つスプリットポリゲート構造に実施されたディープ補償ゾーン（低ドープｐ領域）を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２４Ｃ】ＲＦＰトレンチに単一ポリ層構造を持つスプリットポリゲート構造に実施されたディープ補償ゾーン（低ドープｎ領域）を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２５Ａ】ＲＦＰトレンチに単一ポリ層構造を持つスプリットポリゲート構造に実施されたディープ補償ゾーンを有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２５Ｂ】ＲＦＰトレンチに単一ポリ層構造を持つスプリットポリゲート構造に実施されたディープ補償ゾーン（低ドープｐ領域）を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２５Ｃ】ＲＦＰトレンチに単一ポリ層構造を持つスプリットポリゲート構造に実施されたディープ補償ゾーン（低ドープｎ領域）を有する、ＲＦＰを含むＭＯＳＦＥＴ構造の断面図である。
【図２６】ＲＦＰ領域が水平方向に連続したストリップ状である図４（ａ）の実施例の上面図である。
【図２７】ＲＦＰ領域 が水平方向にいくつかのカラムに分けられた図４（ａ）の実施例の上面図である。
【図２８】サンプル作製プロセスを示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、好ましい実施例を参照しながら本発明の数々の革新的な教示について説明する（実施例は例示のためであり、本発明を制限するものではない）。 本発明はいくつかの実施例を説明するが、以下の記述のいずれも全般に請求項を制限するととらえられてはならない。
【００１３】
図示の簡素化及び明確化のために、各図は構成の概要を示しており、周知の機能及び技術の説明及び詳細は本発明の不要な曖昧さを回避するために省略されることがある。 さらに、各図に示す構成要素は必ずしも一定の縮尺で描かれてはいないことがあり、本発明の実施例の理解を高めるために一部の領域または構成要素は拡大されているものもある。
【００１４】
明細書及び請求項の「第１」、「第２」、「第３」、「第４」などの用語がある場合、それらは類似の要素を区別するために用いられ、特定の逐次的または時系列の順序を描写しているとは限らない。使用されている用語は置き換え可能と理解すべきである。さらに、「から成る」、「含む」、「有する」その他の用語は非排他的な含有を網羅することが意図されており、記載された要素から成る工程、方法、品目、装置、組成物は、それら要素に限られるとは限らず、明示的に記載されていない、またはそのような工程、方法、品目、装置、組成物に固有のその他要素も含むことがある。
【００１５】
本発明の設計は、ｎ型およびｐ型ＭＯＳＦＥＴの両方に適用されることが企図され、かつ意図されている。明確さのため、本発明の実施例はｎチャネルＭＯＳＦＥＴ構造に基づいているが、当業者であれば分かるように、類似のｐチャネルデバイスを製造するための多様な設計変更が可能である。
【００１６】
本発明はリセス構造フィールドプレート（ＲＦＰ）及び類似の構造を備えたパワー絶縁ゲート電界効果トランジスタの改良を開示する。発明者は、ＲＦＰ型パワーＭＯＳＦＥＴの性能はＲＦＰトレンチに補償インプラント（ｃｏｍｐｅｎｓａｔｉｎｇ  ｉｍｐｌａｎｔ）を実施することにより向上できることを見出した。この補償インプラントは、オフ状態での空乏境界形成を促進し、パンチスルーの回避につながる。これによって、ドリフト領域または拡散領域においてチャネルとドレイン間のドーピングに局所的な強化も追加できる。これは耐圧性を低下させることなくオン抵抗を改善することができる、相乗的な組み合わせを提供する。
【００１７】
一サンプル実施例において、ＲＦＰを含むＭＯＳＦＥＴは、ＲＦＰトレンチ下方のＮボディ領域で浮遊する埋め込まれたディープ補償ゾーンを有する。前記ディープ補償ゾーンは、 高いドレイン−ソース電圧が印加されたときＲＦＰと「Ｎ-」エピタキシャル層間の誘電層にわたる電圧を低減する。
【００１８】
一サンプル実施例において、ＲＦＰを含むＭＯＳＦＥＴは、ＲＦＰトレンチ下方のＮボディ領域で浮遊する埋め込まれたディープ補償ゾーンと、Ｎエピタキシャル層のドリフト領域または拡散領域のチャネルとドレイン間のドーピングに対する局所的強化を有する。
【００１９】
一実施例において、ＲＦＰを含むＭＯＳＦＥＴはさらに、ＰボディからＮエピタキシャル層に延伸されたＲＦＰトレンチ壁に接触するＰボディにディープＰ＋領域を有する。
【００２０】
一実施例において、ＲＦＰトレンチ下方の前記ディープ補償ゾーンはソース電極に延伸され、かつ前記ソース電極に接続される。
【００２１】
一実施例において、ＲＦＰトレンチ下方のディープ補償ゾーンはＲＦＰトレンチの側壁に接触するＰボディ領域に延伸される。
【００２２】
一実施例において、前記ディープ補償ゾーンは非常に低ドープのｐ領域であり、別の一実施例において、前記ディープ補償ゾーンは非常に低ドープのｎ領域である。
【００２３】
図４（ａ）に示すように、半導体素子構造１００は、第１トレンチ１０４（ここではゲートトレンチ１０４とも呼ぶ）に配置されたゲート１０２を含む。ゲート１０２を含む前記第１トレンチ１０４は、前記半導体素子構造１００内の複数のゲートトレンチの１つとすることができる。前記半導体素子構造１００は容量性カップリングされ、第１導電型を有するソース領域１０６から、前記第１トレンチ１０４に隣接する半導体材料１０８を通る垂直伝導を制御する。
【００２４】
図４（ａ）に示すように、前記ゲート１０２は、前記ゲートトレンチ１０４の幅にほぼ等しい幅を持つ導電ゲート材料から成るゲート電極を有する。前記ゲート電極は前記ゲートトレンチ１０４の幅にほぼ等しい幅を有してもよいが、代わりに前記ゲート電極はより幅広のゲートトレンチとより小さいゲート電極を使ってコンタクトし、前記ゲートトレンチがゲート導体から絶縁されるようにすることもできることは理解されることであろう。
【００２５】
また、前記半導体素子構造１００はリセス構造フィールドプレート１１０を含み、前記リセス構造フィールドプレート１１０は前記半導体材料１０８に近接して配置され、かつ前記半導体材料１０８に容量性カップリングされる。前記リセス構造フィールドプレート１１０は、ここではＲＦＰトレンチ１１２とも呼び、それぞれ第２トレンチ１１２内に配置される。前記各トレンチ（つまり、各前記第２トレンチ１１２と前記ゲートトレンチ）は、二酸化シリコン（ＳｉＯ２）などの絶縁材が塗布されたトレンチウォールを有する。前記ＲＦＰトレンチ１１２は、好ましくは前記半導体素子構造１００のブレークダウン電圧を超えるブレークダウン電圧を有する絶縁材を含む。前記ゲートトレンチ１０４ は、好ましくはｐ−ボディドレイン接合まで絶縁材を含み、（ゲート１０２に接続された）ゲート電極とドレイン領域またはドリフト領域とのオーバーラップを最少にする。
【００２６】
一実施例において、前記ゲートトレンチは二酸化シリコンなどの厚底絶縁誘電材料を含む。別の一実施例において、前記ＲＦＰトレンチ及び（または）前記ゲートトレンチ１０４内の前記絶縁材は、階段状の厚さを有する。階段状の厚さによってチャネルの形成を促進し、ホットエレクトロン効果の制御に役立てることができる。
【００２７】
ｎ型ドープポリシリコンなどの導電材料でゲートトレンチ１０４から絶縁材によって電気的に分離されたゲート電極が形成される。前記導電材料はケイ化して抵抗を減少することができる。また、導電材料は前記ＲＦＰトレンチ１１２にも充填され、絶縁材によってゲートトレンチ１０４から電気的に分離され、かつ前記ＲＦＰトレンチの上まで延伸されて、複数のＲＦＰ電極を形成する。各トレンチは実質的に等しい深さとするか、異なる深さとすることができ、かつ前記ＲＦＰ電極のほうが前記ゲート電極より深いが、同一の加工工程でエッチングすることによって自己整合させることができ、かつ独立してバイアスされるか、ソース電極（つまり前記ソース１０６）に接続され、ソース領域（前記ソース電極を含む）は前記ゲート１０６ と前記ＲＦＰトレンチ１１２の間に延伸させることができる。
【００２８】
一実施例において、ｎ−エピタキシャルドリフト領域は均一にドープされる。別の一実施例において、前記ｎ−エピタキシャルドリフト領域は不均一にドープされる。具体的に、ドーピングは下１１８の基板とのインターフェイスでより高く、表面に向かって低くなる段階的なドーピング濃度を有する。ドレインドリフト領域の不均一なドーピングは、より大きいチャネルの形成とホットエレクトロン注入を可能にする。
【００２９】
前記ソース領域はｎ＋にドープすることができる。前記ゲートトレンチ１０４と前記ＲＦＰトレンチは絶縁材の薄い層を有し、オン抵抗を減少することができ、または絶縁材の厚い層でより大きい電気絶縁を提供し、逆バイアスブレークダウン電圧を高めることができる。示された実施例において、前記ＲＦＰ電極は均一な深さを有する。別の一実施例では、ＲＦＰ電極の少なくとも１つがソース１０６まで延伸され、これに接触する。
【００３０】
有利なことに、前記半導体素子構造１００はさらに、各ＲＦＰトレン１１２の下に少なくとも一部が配置されたｐ型またはｎ型いずれかのディープ補償ゾーン１１４を含む。前記ディープ補償ゾーン１１４は、ＲＦＰトレンチ下方のＮ−ドリフト領域のｐ型ドーパント集合領域の浮遊アイランド（図４ａに示す）、または低ドープｎ型ドーパント集合領域のいずれかとすることができる。図はこの補償ゾーン１１４の境界をそれが完全にカウンタードープされたかのように示しているが、当業者であれば、例えば単一のドーパント種の集合輪郭を使って、カウンタードープゾーンではなく補償ゾーンの境界を同様に描くことができることが分かる。
【００３１】
前記ディープ補償ゾーン１１４はまた、高いドレイン−ソース電圧が印加されたとき、前記ＲＦＰとＮ−エピタキシャル層間の誘電層にわたる電圧を低減する。図４（ｂ）に示すように、半導体素子１００はさらに、ＲＦＰトレンチ１１２の側壁に接触している深いｐ−ボディ領域１１６を含む。１１６ａに境界を有する前記深いｐ−ボディ領域１１６は、前記ソース電極と接続することができ、また前記ディープ補償ゾーン１１４と接続することもできる。エッジ終端における前記深いＰ−Ｎ接合は、新しいマスクを追加することなく、ディープ補償インプラント及びその関連のアニール処理によって形成することができる。このため、開示した構造はより信頼できるエッジ終端を提供することができる。
【００３２】
または、図４（ｃ）に示すように、前記ディープ補償ゾーン１１４は縦方向に延伸し、前記ｐ−ボディ領域に結合させてもよい。
【００３３】
図５に示す二次元電圧模擬結果によると、同じバイアス条件下で図３に示す構造の従来のデバイスはＲＦＰとＮ−エピタキシャル層間の誘電層底部で約１９Ｖである一方、図４（ａ）〜（ｃ）の実施例はディープ補償ゾーン１１４から得られる保護により、ＲＦＰとＮ−エピタキシャル層間の誘電層底部でたった７Ｖとなっている。
【００３４】
ＲＦＰとドレイン間の誘電層底部における電気的ストレスが大幅に緩和されるため、図４（ａ）〜（ｃ）のデバイス構造はより高い信頼性とより長い動作寿命を提供する。さらに、前記ディープ補償ゾーン１１４がＮ−エピタキシャル層の横方向と縦方向の空乏を向上し、デバイスの耐圧性を低下させることなくエピタキシャル層においてより高い局所的なドーピング濃度の空間を提供する。
【００３５】
エピタキシャル層における局所的なドーピング濃度の向上はさらにドリフト領域のオン抵抗を減少する。Ｎ−エピタキシャル層のＰ領域およびＮ領域のドーピング濃度を適切に調整することにより、デバイスの耐圧性を低下させることなくデバイスのトータルのオン抵抗を低下させることができる。さらに、局所的なドーピングが強化されたＮ層は、デバイスのボディダイオードの少数キャリア注入効率も減少し、かつボディダイオードの逆回復中の電界分布を変化させる。このため、ボディダイオードの逆回復が向上され、逆回復電荷とソフトリカバリ機能を持たせることができる。
【００３６】
ドーピングの強化は活性領域でのみ生じるため、向上されたデバイスエッジ接合終端領域の終端効率は低下しない。
【００３７】
前記リセス構造フィールドプレート１１０は、ゲートトレンチ１０４から分離された複数の各トレンチ１１２内に配置することができる。従って、前記半導体素子構造１００は、例えば、高ドープＮ＋基板上に成長されたＮ型エピタキシャル層上に形成したリセス構造フィールドプレート（ＲＦＰ）トレンチ１１２およびゲートトレンチ１０４ を備えたｎチャネルＭＯＳＦＥＴとすることができる。
【００３８】
ソース−ボディ電極（つまり前記ソース１０６）に対してドレイン１１８が負にバイアスされ、かつ拡散電流が少数キャリア注入と高い逆回復電荷Ｑｒｒを生じる第３象限での動作において、従来の構造においてゲート電極によって提供されるものに加えて、複数のＲＦＰ電極がドレインからソースへの多数キャリアチャネル電流路を形成する。ＲＦＰ電極とゲート電極の組み合わせは、少数キャリア拡散電流と逆回復電荷Ｑｒｒ両方の減少効果がある。従って、第３象限での動作において、ＲＦＰ電極は追加のゲート−ドレインキャパシタンスＣｇｄの不利益のない追加ゲートとして動作する。
【００３９】
逆バイアスでの動作において、ＲＦＰはチャネル領域の電界も減じる。 従って、パンチスルーブレークダウンの実質的なリスクなく、より短いチャネル長が可能になり、さらにＲｏｎ＊ＡとＱｇの低減も可能にする。ゲートトレンチ１０４、ＲＦＰトレンチ１１２、ドレイン領域間の容量性カップリングがさらに、オフ状態でドレイン−ソース電圧ＶＤＳが増加するためより高速でドレインドリフト領域を空乏化する。低いＣｇｄおよびドレイン−ソース電圧ＶＤＳの増加に伴うその低下率が速いため、ゲート−ドレイン電荷がより低くなる。
【００４０】
半導体素子構造１００は準縦方向または横方向の構成が可能である。半導体素子構造１００が準縦方向または横方向の構成を有するように確約することで、チャネルの形成を促進し、ホットエレクトロン効果を低減することができる。
【００４１】
ゲート導体とＲＦＰ導体は多様な態様を使用することができる。Ｄａｒｗｉｓｈの米国出願第２００８／００７３７０７Ａｌ号には多様な組み合わせが開示されており、参照により、その全てが本明細書に取り込まれる。 導電材料としてはポリシリコンを使用することができる。ゲート導体とＲＦＰ導体の構造設計における例としての態様には、スプリットポリ層構造および単一ポリ層構造（図２１〜２５）、厚底酸化物、段階状底部酸化物、および多様な形態の組み合わせが含まれる。
【００４２】
図２６に示すように、上述の各実施例は、単一（ｓｉｎｇｌｅ）構成、マルチストライプ（ｍｕｌｔｉ−ｓｔｒｉｐｅ）構成、セルレイアウト（ｃｅｌｌｕｌａｒ  ｌａｙｏｕｔ） 構成、またはそれらの組み合わせで実施することができる。さらに極性と導電型は反転させることもできる。
【００４３】
図２７に示すように、上述の各実施例のＲＦＰは、ＲＦＰトレンチと導体がデバイスのソース−ボディ−ドレイン層でカラムを形成した、中断式で実施することもできる。この中断式の方法で、より多くのＮ＋＋表面領域が提供され、Ｎ＋＋抵抗が減少して、トータルのオン抵抗が低減される。
【００４４】
開示した実施例の作製プロセスを図６〜１８に詳細に示す。図６では、Ｎ＋＋基板２０１で開始し、Ｎ−エピタキシャル層２０３が成長され、さらに薄いシリコン酸化膜層２０５が形成される。基板２０１はリンまたはヒ素でドープしておくことができる。酸化膜層２０５の好ましい厚さは、例えば２００〜３００Åとすることができる。図７では、トレンチエッチング用ハードマスク形成のためトレンチマスク２０７が適用され、酸化膜層がエッチングされる。
【００４５】
標準のシリコンエッチ工程を実行し、マスクに従って複数のトレンチ２０９を形成する。図８において、Ｎ−エピタキシャル層のドーピング濃度を局所的に高めるため、デバイス全体へのリン酸イオン２１１のブランケット注入（例Ｐ３１）を実行することができる。注入は０度の傾斜で行われることが望ましい。エッジ終端領域またはゲートバス領域（図示しない）周辺のトレンチマスクは、リンドーパントがこれら領域に入り込むのを防止する。 従って、デバイスの活性領域のみがドーピング強化インプラントを受け取る。
【００４６】
実施後酸素含有雰囲気中での高温処理を使用してリンドーパントのアニールと拡散が行われる。その結果、図９に示すように、ドーピング強化Ｎ層２１３がＮ−エピタキシャル層内に形成される。トレンチウォールがまず犠牲酸化を使用して酸化される。犠牲酸化膜層を除去した後、トレンチ側壁に沿ってパッド酸化物が再成長される。図１０では、トレンチに高密度酸化物２１７が充填される。酸化物２１７は二酸化シリコン、またはＬＴＯまたはＴＥＯＳ、あるいは高密度プラズマ（ＨＤＰ，Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化物などその他の堆積される酸化物を含むことができる。その後図１１に示すように、ドライプラズマエッチングまたはＣＭＰ法で酸化物表面２１９を平坦化し、前記酸化物が薄くされる。
【００４７】
図１２では、トレンチ２２２上の開口にアクティブマスク２２３を適用した後、前記酸化物がトレンチの下へとさらにエッチングされて、トレンチ底部酸化物層（ＢＯＸ，Ｂｏｔｔｏｍ  Oxide Layer）２２１が形成される。そして、図１３ａに示すように、前記ＢＯＸマスクが活性ゲートトレンチ２２５とエッジ終端領域（図示しない）を保護するために使用される。前記酸化物除去工程が実施され、ＲＦＰトレンチ内部のＢＯＸが完全にエッチングで除去される。ＢＯＸマスクを除去する前に、ＲＦＰトレンチ底部２３１を通して質量数１１のボロンイオン２２９がＮ／Ｎ−エピタキシャル層に注入され、図１４に示すＰ層または隔離ゾーン２３７（ｉｓｏｌａｔｉｏｎ  ｚｏｎｅ）が形成される。
【００４８】
一実施例において、図４（ｃ）に示す構造を実施するため、傾斜注入でＲＦＰ側壁に沿ってボロンが導入される。ＢＯＸフォトレジスト２３３の除去後、オプションの高温アニールを使用してボロンを拡散させ、Ｎ−エピタキシャル領域内にＰ層または隔離ゾーン２３７を形成する。その後図１４のゲート酸化物２３５がトレンチ側壁に沿って成長される。
【００４９】
図１５から図１７に示すプロセスの残りの工程は、米国特許出願第２００８／００７３７０７号の図１４〜１７に示すものと類似しており、この特許文献は参照により、その全てが本明細書に取り込まれる。最終的なデバイスの構造を図１８に示す。ＲＦＰポリリセス深さの適切な選択とＰ＋インプラントのインプラントエネルギーの組み合わせによって、図１９Ａに示すように、Ｐ＋領域はＰボディより深くすることもできることを指摘する必要がある。Ｐシールド領域（または隔離ゾーン）のドーピング濃度によって、前記Ｐシールド領域は図１９Ｃに示す「π」領域２６０（非常に低ドープのＰ領域）、または図１９Ｂに示す「ν」領域２５０（非常に低ドープのｎ領域）とすることができる。デバイスの耐久性向上および埋め込み型Ｐ領域とソース電極の接続にはより深いＰ＋領域が望ましい。加えて、Ｎ＋＋ソース領域は図２０に示すように完全にリセス構造とすることもでき、それによりＮ＋＋ソースのマスク−フォト工程を排除することができる。
【００５０】
さらに、本発明で提示する技術は、スプリットポリゲートデバイス構造を使用しても実施することができる。実施手順の一例を図２１から図２３に簡略に示す。この工程は、トレンチ内における第１ポリ層の堆積、ポリエッチバック（ｐｏｌｙ  ｅｔｃｈ−ｂａｃｋ）、酸化物除去、ゲート酸化、第２ポリ層堆積、ＣＭＰおよび（または）ポリエッチバックを含む。図２１〜２３に示すスプリットゲート型ダブルポリ構造は、図１８に示す活性トレンチゲートとＲＦＰトレンチの単一ポリ層に代替して用いられる。この場合、ＲＦＰトレンチの底部ポリ層および上部ポリ層の両方がソース金属に電気的に短絡される。さらに、図２３のデバイスのＲＦＰ領域のスプリットポリ層は、図２４Ａと図２５Ａに示すように、単一のＲＦＰポリ層で直接代替することができる。Ｐシールド領域（または隔離ゾーン）のドーピング濃度によって、図２４Ｂ、２４Ｃ、２５Ｂ、２５Ｃに示すように、非常に低濃度で前記Ｐシールド領域は「π」領域（非常に低いドープＰ領域）または「ν」領域（非常に低いドープｎ領域）とすることができる。
【００５１】
図２８は本発明の一実施例に従ったＭＯＳＦＥＴの作製方法を示すフローチャートである。この作製方法は、Ｎ＋基板上にＮ−エピタキシャル層を成長させる工程３０２を含む。さらに、前記Ｎ−エピタキシャル層内で局部的にドーピング濃度を高める工程３０４を含む。このＮ−エピタキシャル層内で局部的にドーピング濃度を高める工程３０４は、リンのブランケット注入を含む。前記リンのブランケット注入は傾斜角０度、またはその他傾斜角とすることができる。前記Ｎ−エピタキシャル層内で局部的にドーピング濃度を高める工程３０４はさらに、エッジ終端領域またはゲートバス領域に酸化物を残して、エッジ終端領域及び（または）ゲートバス領域からリンドーパントを取り除く工程を含む。
【００５２】
前記ＭＯＳＦＥＴを作製する方法はさらに、酸素雰囲気中での高温サーマルプロセスを使用したリンドーパントのアニールと拡散を含む、Ｎ−エピタキシャル層内のドーピング強化Ｎ層を形成する工程３０６を含む。前記ＭＯＳＦＥＴを作製する工程はまた、シリコントレンチエッチング中に生じたトレンチ表面の粗さを低減し、トレンチ側壁を酸化させることを含む、トレンチのトレンチ表面を円滑にする工程３０８と、犠牲酸化膜層を除去する工程３１０、および前記トレンチ側壁に沿ってパッド酸化物を再成長させる工程３１２を含む。
【００５３】
前記ＭＯＳＦＥＴを作製する方法はさらに、高密度酸化物をトレンチに充填する工程３１４、酸化物をエッチバックして底部酸化物層（ＢＯＸ）を形成し、アクティブマスクを使用してさらにトレンチ深くにエッチングする手順を含む酸化物表面を平坦化する工程３１６、及びＢＯＸマスクを使用して活性ゲートトレンチとエッジ終端を保護する工程３１８を含む。前記ＭＯＳＦＥＴを作製する工程はまた、リセス構造フィールドプレートの側壁に沿って傾斜角でボロンを導入する手順を含むリセス構造フィールドプレートトレンチ底部を通してボロン（Ｂ１１）をＮ−エピタキシャル層に注入する工程３２０、酸化物を除去する手順を含むリセス構造フィールドプレートトレンチ内部のＢＯＸを完全にエッチングして除去する工程３２２、オプション的にボロンを導入してＮ−エピタキシャル層にＰ層を形成させる工程３２４、高温でアニールし、トレンチ側壁に沿ってゲート酸化物を成長させる工程３２６を含む。
【００５４】
サンプルの４０Ｖの実施例において、好ましいパラメータは次のとおりである。ただし、これらパラメータは異なる動作電圧に適用でき、かつ当然多くのその他プロセスでの使用に用いることもできると理解されるべきである。このサンプル実施例において、前記トレンチは幅０．３μｍ、深さ約１．０μｍで、１μｍピッチで配置される（２種類のトレンチが存在するため、セルピッチは２μｍである）。このサンプル実施例において、出発材料は０．３５Ωｃｍのｎ−ｏｎ−ｎ＋エピ層、約５．５μｍ厚である。ブランケットｎ強化注入、例えば３Ｅ１２／ｃｍ２（すなわち３×１０１２ｃｍ−２）のリンで実行される。そして前記トレンチがエッチングされる。犠牲酸化とトレンチ充填後（好ましくは堆積された酸化物＋酸化物を使用）、好ましくはエッチバックを実行し、トレンチをそのおよそ半分の深さまできれいにする。その後ゲートトレンチではなくＲＦＰトレンチを露光するためフォトレジストがパターン化され、ＲＦＰトレンチから酸化物のプラグが除去される。そしてＰ型インプラントが実施され、Ｐ隔離領域が形成される。この例において、３０ｋｅＶ、２．５Ｅ１２／ｃｍ２と、１２０ｋｅＶ、２Ｅ１２の２つのボロンインプラントの組み合わせを使用する。これがＲＦＰトレンチ下方に深さ約０．７μｍのカウンタードープまたは補償された隔離領域１１４を生じる。その後残りの工程手順が従来どおりに行われ、ゲート、ボディ、ソース、コンタクトなどが形成される。
【００５５】
上述したように、ゲートをドレインに接続する局所的に強化されたｎドーピングは、上述の多様な実施例で、オン抵抗を低減する。しかしながら、この強化型ｎドーピングを可能にしているのは、追加の隔離領域によって提供される改善されたオフ状態の挙動である。
【００５６】
別の実施例で、前記隔離領域の深さは例えば０．２５μｍから２．５μｍとすることができ、４０Ｖ以外の動作電圧に従って適用される。同様に、別の実施例で、隔離インプラントは２０〜３２０ｋｅＶで２Ｅ１２ｃｍ−２から１Ｅ１３のドーズ量、あるいはさらに高いまたは低いドーズ量及び（または）エネルギーにスケーリングの余地をプラスして使用することができる。
【００５７】
前述は単に本発明のいくつかの具体的な例示的かつ実施例であり、本発明の範囲内に含まれる完全な実施例の全範囲の説明としてみなされてはならない。
【００５８】
多様な実施例に従い、第１トレンチに配置され、かつ第１導電型ソースから前記トレンチに隣接した半導体材料を通る垂直伝導を制御するため容量性カップリングされたゲートと、前記半導体材料に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、前記各第２トレンチ下方に少なくとも一部が配置された第２導電型の拡散を含み、前記リセス構造フィールドプレートが各第２トレンチに配置された、半導体素子構造を提供する。
【００５９】
多様な実施例に従い、半導体層と、前記半導体層内の第１トレンチに配置され、かつ第１導電型ソースから前記トレンチ付近の前記層の第２導電型部分を通る垂直伝導を制御するため容量性カップリングされたゲートと、前記半導体材料に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、前記各第２トレンチ下方に少なくとも一部が配置された第２導電型の拡散コンポーネントを含み、前記リセス構造フィールドプレートが各第２トレンチに配置され、それにより、オフ状態で前記拡散コンポーネントが前記層の前記第２導電型部分の空乏を減少する、半導体素子構造を提供する。
【００６０】
多様な実施例に従い、半導体層と、前記半導体層内の第１トレンチに配置され、かつ第１導電型ソースから前記トレンチ付近の前記層の第２導電型部分を通る垂直伝導を制御するため容量性カップリングされたゲートと、前記半導体材料に近接して配置され、かつ容量性カップリングされたリセス構造フィールドプレートと、前記各第２トレンチ下方に少なくとも一部が配置された第２導電型の第１追加拡散コンポーネントと、前記層の前記第２導電型部分内に少なくとも一部が配置された前記第１導電型の第２追加拡散コンポーネントを含み、前記リセス構造フィールドプレートが各第２トレンチにそれぞれ配置され、それにより、前記第１追加拡散コンポーネントがオフ状態で前記層の前記第２導電型部分の空乏を減少し、かつそれにより、前記第２追加拡散コンポーネントがオン状態で素子のオン抵抗を減少する、半導体素子構造を提供する。
【００６１】
多様な実施例に従い、改良されたＲＦＰトランジスタ構造であって、（ａ）低いトータルのオン抵抗、（ｂ）（ボディダイオードの）減少された少数キャリア注入効率、（ｃ）（ボディダイオードの）向上された逆回復、（ｃ）より低い逆回復電荷、（ｄ）ソフトリカバリ特性、（ｅ）ブレークダウン電圧の低下または素子のエッジ接合終端領域の終端効率の低下のいずれもない、信頼性の高いエッジ終端を有し、前記改良された構造が、１つ以上のリセス構造フィールドプレートトレンチに接合された少なくとも１つのゲートトレンチ、および前記リセス構造フィールドプレートトレンチ下方の各ディープ補償ゾーンを含むＲＦＰトランジスタ構造から成る、改良されたＲＦＰトランジスタ構造を提供する。
【００６２】
多様な実施例に従い、少なくともオン状態とオフ状態を提供するため、第１トレンチに配置されたゲート電極を使用して、半導体材料のチャネルの場所を介し、第１および第２ソース／ドレイン電極間の導電を制御する工程と、前記半導体材料に近接して配置され、かつ容量性カップリングされた１つ以上のリセス構造フィールドプレートと、前記各第２トレンチ下方に少なくとも一部が配置された１つ以上の第２導電型の拡散コンポーネントの両方を使用して前記チャネルの場所のパンチスルーを回避する工程を含み、前記リセス構造フィールドプレートが各第２トレンチに配置され、それにより、オフ状態で前記拡散コンポーネントが空乏の広がりを減少する、半導体素子構造を運用する方法を提供する。
【００６３】
多様な実施例に従い、ａ）ｎ型半導体層を用意する、ｂ）前記層にｐ型ボディを形成する、ｃ）前記層に前記ボディによって隔離されたｎ型ソースを形成する、ｄ）前記層に絶縁ゲートトレンチを形成し、前記ゲートトレンチにゲート電極を形成し、前記ゲート電極が前記ボディの少なくとも一部分に容量性カップリングされる、ｅ）前記層に第２絶縁ゲートトレンチを形成し、前記トレンチ下方に追加のドーズ量のアクセプタドーパントを提供し、前記第２トレンチにリセス構造フィールドプレート電極を形成する、ｆ）前記ボディの前記一部分に追加のドーズ量のドナードーパント原子を提供し、それによりオン抵抗を低減する、という工程を任意の順序で含む、ＭＯＳＦＥＴを作製する方法を提供する。
【００６４】
多様な実施例に従い、向上された信頼性の高いパワーＲＦＰ構造およびその作製と運用方法を提供する。前記構造はＲＦＰのトレンチ下方に、浮遊または延伸されてＭＯＳＦＥＴのボディ層に結合された、または縦方向ドープ領域の一領域を介してソース層に接続された、複数の局所的ドーパント集合ゾーンを含む。この局所的ドーパント集合ゾーンがデバイスのボディダイオードの少数キャリア注入効率を低下させ、ボディダイオードの逆回復中の電界分布を変化させる。
【００６５】
（変更形態および変形形態）
当業者には明らかなところであるように、本発明において開示された革新的な概念は幅広い応用にわたって変更または変形が可能であり、したがって本発明の対象の範囲は開示された具体的な実施例のいずれによっても制限されない。 特許請求の範囲の精神および範囲に含まれるこのような代替例、変更例、および変形例をすべて包含することが意図されている。
【００６６】
デバイスは「ストライプ」および「セル」（ｃｅｌｌｕｌａｒ）を含むさまざまなレイアウトで作製することができる。 ソース領域層、ボディ領域層、ドレイン領域層は縦方向、準縦方向、横方向に構成することができる。 エピタキシャルドリフト領域は均一に、または非均一にドープすることができる。 上述の実施例は基板上に成長されたエピタキシャル層を含むが、エピタキシャル層は一部の応用において省略することができる。 異なる実施例のさまざまな機能を多様なアプリケーション向けに組み合わせおよび再組み合わせすることができる。
【００６７】
例えば、チャネルとドレイン間の領域は均一に、または縦方向あるいは横方向にドープされている必要はない。開示した本発明によって提供されるドリフトまたは拡散領域ドーピングにおける改良は、その他幅広いデバイスの改良と特徴に組み合わせることができる。
【００６８】
別の例として、ＲＦＰトレンチ及びゲートトレンチは同一幅である必要はない。
【００６９】
この設計はＩＧＢＴまたはバイポーラ伝導を含むその他デバイスにも適用できる。ゲートトレンチ底部はドーパントで変更できる。この設計はまた、ソース構造とドレイン構造でも多様化することができ、また別のボディ構造を使用することもできる。コンタクトトレンチを最初に形成し、その後ゲートトレンチをカットして、ソース とドレイン構造を形成することができる。
【００７０】
当然、シリコン中の前記ｎ型ドーパントは、リンまたはアンチモン、ヒ素、あるいはこれらの組み合わせとすることができる。ほかの半導体材料では適切なドナードーパントを使用できる。
【００７１】
開示されたプロセスはほかの運用電圧に適用できるため、寸法およびドーパントの予測可能な増減で同じ相乗効果を得られることが見込まれる。例えば、２００Vの実施例では、トレンチ深さが若干深く（例えば１．５〜２．５μｍ）、補償インプラントのエネルギーとドーズ量はほぼ同じであると予測される。当然当業者であれば、エピタキシャル層のドーピングは実質的により少なく、エピタキシャル層の厚さはより大きくなると理解できる。ｎ強化ドーピング（終端からブロックされていることが好ましい）は、ドライブインの後拡散を有することができ、補償インプラントの上境界に達するが、補償インプラントの下境界には達しないことが好ましい。
【００７２】
次の出願は追加情報および代替的な変更を含むことがある： ２００８年４月２９日出願の代理人整理番号ＭＸＰ−１４Ｐ、シリアル番号 ６１／１２５８９２、代理人整理番号ＭＸＰ−１５Ｐ、シリアル番号６１／０５８０６９、２００８年６月２日出願の「Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  ｆｏｒ  Ｄｅｖｉｃｅｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｐｅｒｍａｎｅｎｔ  Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−１６Ｐ、シリアル番号６１／０６０４８８、２００８年６月１１日出願の「ＭＯＳＦＥＴ Ｓｗｉｔｃｈ」、代理人整理番号ＭＸＰ−１７Ｐ、シリアル番号６１／０７４１６２、２００８年６月２０日出願の「ＭＯＳＦＥＴ Ｓｗｉｔｃｈ」、代理人整理番号ＭＸＰ−１８Ｐ、シリアル番号６１／０７６７６７、２００８年６月３０日出願の「Ｔｒｅｎｃｈ−Ｇａｔｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ」、代理人整理番号ＭＸＰ−１９Ｐ、シリアル番号６１／０８０７０２、２００８年７月１５日出願の「Ａ  ＭＯＳＦＥＴ Ｓｗｉｔｃｈ」、代理人整理番号ＭＸＰ−２０Ｐ、シリアル番号６１／０８４６３９、２００８年７月３０日出願の「Ｌａｔｅｒａｌ  Ｄｅｖｉｃｅｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｐｅｒｍａｎｅｎｔ  Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２１Ｐ、シリアル番号６１／０８４６４２、２００８年７月３０日出願の「Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｄｅｖｉｃｅｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｐｅｒｍａｎｅｎｔ  Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２２Ｐ、シリアル番号６１／０２７６９９、２００８年２月１１日出願の「Ｕｓｅ  ｏｆ  Ｐｅｒｍａｎｅｎｔ  Ｃｈａｒｇｅ  ｉｎ  Ｔｒｅｎｃｈ  ｓｉｄｅｗａｌｌｓ  ｔｏ  Ｆａｂｒｉｃａｔｅ  Ｕｎ−Ｇａｔｅｄ  Ｃｕｒｒｅｎｔ  Ｓｏｕｒｃｅｓ，  Ｇａｔｅ  Ｃｕｒｒｅｎｔ  Ｓｏｕｒｃｅｓ，  ａｎｄ  Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ」、代理人整理番号ＭＸＰ−２３Ｐ、シリアル番号６１／０２８７９０、２００８年２月１４日出願の「Ｔｒｅｎｃｈ  ＭＯＳＦＥＴ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｆａｂｒｉｃａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｔｈａｔ  Ｕｓｅｓ  Ｉｍｐｌａｎｔａｔｉｏｎ  Ｔｈｒｏｕｇｈ  ｔｈｅ  Ｔｒｅｎｃｈ  ｓｉｄｅｗａｌｌｓ  ｔｏ  Ｆｏｒｍ  ｔｈｅ  Ａｃｔｉｖｅ  Ｂｏｄｙ  Ｒｅｇｉｏｎ  ａｎｄ  ｔｈｅ  Ｓｏｕｒｃｅ  Ｒｅｇｉｏｎ」、代理人整理番号ＭＸＰ−２４Ｐ、シリアル番号６１／０２８７８３、２００８年２月１４日出願の「Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｉｎｔｒｏｄｕｃｉｎｇ  ａｎｄ  Ａｄｊｕｓｔｉｎｇ  ｔｈｅ  Ｄｏｐａｎｔ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  ｉｎ  ａ  Ｔｒｅｎｃｈ  ＭＯＳＦＥＴ  ｔｏ  Ｏｂｔａｉｎ  Ｉｍｐｒｏｖｅｄ  Ｄｅｖｉｃｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、代理人整理番号ＭＸＰ−２５Ｐ、シリアル番号６１／０９１４４２ 、２００８年８月２５日出願の「Ｄｅｖｉｃｅｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｐｅｒｍａｎｅｎｔ  Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２７Ｐ、シリアル番号６１／１１８６６４、２００８年１２月１日出願の「Ａｎ  Ｉｍｐｒｏｖｅｄ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ａｎｄ  Ｉｔｓ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ」、代理人整理番号ＭＸＰ−２８Ｐ、シリアル番号６１／１２２７９４、２００８年１２月１６日出願の「Ａ  Ｐｏｗｅｒ  ��ＯＳＦＥＴ  Ｔｒａｎｓｉｓｔｏｒ」。
【００７３】
本発明の説明はいずれも特定の要素、工程、または機能が請求の範囲に含まれていなければならない必須要素を暗示しているとみなされてはならない。 特許の発明対象は許可された請求項によってのみ定義される。 さらに、これら請求項のいずれも「〜のための手段」という言い回しを用いてはっきりと記載されない限り、米国特許法１１２条第６項の規定の下で解釈されるべきではない。
【００７４】
出願時の請求項はできる限り広範囲となるよう意図されており、いかなる特許の発明対象も意図的に譲渡、開放、放棄されない。
【符号の説明】
【００７５】
１００    半導体素子構造
１０２    ゲート
１０４    第１トレンチ（ゲートトレンチ）
１０６    ソース領域
１０８    半導体材料
１１０    リセス構造フィールドプレート
１１２    第２トレンチ（ＲＦＰトレンチ）
１１４    ディープ補償ゾーン
１１６    深いｐ−ボディ領域
１１６ａ  境界
１１８    ドレイン
２０１    基板
２０３    Ｎ−エピタキシャル層
２０５    酸化膜層
２０７    トレンチマスク
２０９    トレンチ
２１１    リン酸イオン
２１３    ドーピング強化Ｎ層
２１７    酸化物
２１９    酸化物表面
２２１    トレンチ底部酸化物層（ＢＯＸ）
２２２    トレンチ
２２３    アクティブマスク
２２５    活性ゲートトレンチ
２２９    ボロンイオン
２３１    ＲＦＰトレンチ底部
２３３    ＢＯＸフォトレジスト
２３５    ゲート酸化物
２３７    隔離ゾーン
２５０    ν領域
２６０    π領域
３０２    Ｎ＋基板上にＮ−エピタキシャル層を成長させる
３０４    Ｎ−エピタキシャル層内で局部的にドーピング濃度を高める。エッジ終端領域またはゲートバス領域に酸化物を残して（オプション）、エッジ終端領域及び（または）ゲートバス領域からリンドーパントを取り除く工程を含む
３０６    酸素雰囲気中での高温サーマルプロセスを使用したリンドーパントのアニールと拡散を含め、トレンチハードマスクを使用してＮ−エピタキシャル層内のドーピング強化Ｎ層を形成する
３０８    シリコントレンチエッチング中に生じたトレンチ表面の粗さを低減し、トレンチ側壁を酸化させることを含め、トレンチのトレンチ表面を円滑にする
３１０    犠牲酸化膜層を除去する
３１２    トレンチ側壁に沿ってパッド酸化物を再成長させる
３１４    高密度酸化物をトレンチに充填する
３１６    酸化物をエッチバックして底部酸化物層（ＢＯＸ）を形成し、アクティブマスクを使用してさらにトレンチ深くにエッチングする手順を含め、酸化物表面を平坦化する
３１８    ＢＯＸマスクを使用して活性ゲートトレンチとエッジ終端を保護し、ＢＯＸをＲＦＰトレンチ内部から完全にエッチングで除去する
３２０    リセス構造フィールドプレートの側壁に沿って傾斜角でボロンを導入する手順をオプションで含め、リセス構造フィールドプレートトレンチ底部を通してボロン（Ｂ１１）をＮ−エピタキシャル層に注入する
３２４    ボロンを導入してＮ−エピタキシャル層にＰ層を形成させる
３２６    高温でアニールし、トレンチ側壁に沿ってゲート酸化物を成長させる
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４（ｂ）】
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【図４（ｃ）】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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