(57)【要約】  炭素系抵抗率スイッチング可能な材料を含むメモリデバイス、およびこのようなメモリデバイスを形成する方法が提供される。この方法は、炭化水素化合物およびキャリアガスを含むプロセスガスをプロセスチャンバに導入するステップと、プロセスチャンバ内でプロセスガスのプラズマを発生させて基板の上に炭素系抵抗率スイッチング可能な材料の層を堆積させるステップと、を含む。多くのさらなる態様が提供される。
2011527834.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
炭化水素化合物とキャリアガスとを含むプロセスガスをプロセスチャンバに導入するステップと、
基板の上に炭素系抵抗率スイッチング材料の層を堆積させるために前記プロセスチャンバ内で前記プロセスガスのプラズマを発生させるステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記炭素系抵抗率スイッチング材料の層が、黒鉛結晶を含む方法。
【請求項３】
請求項２記載の方法において、
前記黒鉛結晶が、黒鉛ナノ結晶を含む方法。
【請求項４】
請求項２記載の方法において、
前記黒鉛結晶のサイズを制御するステップをさらに含む方法。
【請求項５】
請求項４記載の方法において、
前記黒鉛結晶のサイズを制御するステップが、前記炭素系抵抗率スイッチング材料の堆積速度を制御することを含む方法。
【請求項６】
請求項４記載の方法において、
前記黒鉛結晶のサイズを制御するステップが、前記基板の温度、前記プラズマのイオンエネルギー、前記プラズマを発生させるのに使用される高周波ＲＦ電力密度、前記キャリアガスの選択、および前記炭化水素の希釈のうちのいずれかを制御することを含む方法。
【請求項７】
請求項２記載の方法において、
前記黒鉛結晶の体積パーセントを制御するステップをさらに含む方法。
【請求項８】
請求項７記載の方法において、
前記黒鉛結晶の体積パーセントを制御するステップが、前記炭素系抵抗率スイッチング材料の堆積速度を制御するステップを含む方法。
【請求項９】
請求項７記載の方法において、
前記黒鉛結晶の体積パーセントを制御するステップが、前記基板の温度、前記プラズマのイオンエネルギー、前記プラズマを発生させるのに使用される高周波ＲＦ電力密度、前記キャリアガスの選択、および前記炭化水素の希釈のうちのいずれかを制御するステップを含む方法。
【請求項１０】
請求項２記載の方法において、
前記黒鉛結晶が、前記炭素系抵抗率スイッチング材料の層がその上に堆積される表面と実質的に平行な底面を有する配向性を有する方法。
【請求項１１】
請求項２記載の方法において、
前記黒鉛結晶の配向性を制御するステップをさらに含む方法。
【請求項１２】
請求項１１記載の方法において、
前記黒鉛結晶の配向性を制御するステップが、シリコン系材料の上に前記炭素系抵抗率スイッチング材料の層を堆積させることを含む方法。
【請求項１３】
請求項１記載の方法において、
前記炭素系スイッチング抵抗率材料の上にパッシベーション層を形成するステップをさらに含む方法。
【請求項１４】
請求項１記載の方法において、
前記炭化水素化合物が、Ｃx Ｈy の化学式を含み、ｘは２〜４の範囲を有し、ｙは２〜１０の範囲を有する方法。
【請求項１５】
請求項１記載の方法において、
前記プロセスガスが、水素と、Ｃa Ｈb Ｏc Ｎx Ｆy の化学式を有する前駆体化合物とを含み、ａは１〜２４の範囲を有し、ｂは０〜５０の範囲を有し、ｃは０〜１０の範囲を有し、ｘは０〜５０の範囲を有し、ｙは１〜５０の範囲を有する方法。
【請求項１６】
請求項１記載の方法において、
前記炭化水素化合物が、プロピレン（Ｃ3 Ｈ6 ）、プロピン（Ｃ3 Ｈ4 ）、プロパン（Ｃ3 Ｈ8 ）、ブタン（Ｃ4 Ｈ10）、ブチレン（Ｃ4 Ｈ8 ）、ブタジエン（Ｃ4 Ｈ6 ）、アセチレン（Ｃ2 Ｈ2 ）およびその組み合わせのうちのいずれかを含む方法。
【請求項１７】
請求項１記載の方法において、
前記プラズマを発生させるステップが、第１の周波数の第１のＲＦ電力を印加し、かつ前記第１の周波数より低い第２の周波数の第２のＲＦ電力を印加することを含む方法。
【請求項１８】
請求項１７記載の方法において、
前記第１の周波数が１０ＭＨｚ〜５０ＭＨｚの間であり、前記第２の周波数が９０ＫＨｚ〜５００ＫＨｚの間のである方法。
【請求項１９】
請求項１７記載の方法において、
前記第１のＲＦ電力が３０Ｗ〜１，０００Ｗの範囲であり、前記第２のＲＦ電力が０Ｗ〜５００Ｗの範囲である方法。
【請求項２０】
請求項１７記載の方法において、
前記プラズマのＲＦ電力密度が、０ワット／ｃｍ2 〜２．８ワット／ｃｍ2 の範囲である方法。
【請求項２１】
請求項１記載の方法において、
前記キャリアガスが、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｈ2 およびＮ2 のうちの少なくとも１つを含む方法。
【請求項２２】
請求項１記載の方法において、
炭化水素化合物に対するキャリアガスの比率が、１：１〜１００：１の範囲である方法。
【請求項２３】
請求項２２記載の方法において、
前記炭化水素化合物に対するキャリアガスの比率が、５：１〜５０：１の範囲である方法。
【請求項２４】
請求項１記載の方法において、
０．２Ｔｏｒｒ〜１０Ｔｏｒｒに前記プロセスチャンバの圧力を設定するステップをさらに含む方法。
【請求項２５】
請求項１記載の方法において、
４Ｔｏｒｒ〜６Ｔｏｒｒに前記プロセスチャンバの圧力を設定するステップをさらに含む方法。
【請求項２６】
請求項１記載の方法において、
５０標準平方センチメートル毎分〜５，０００標準平方センチメートル毎分の炭化水素ガス流量を供給するステップをさらに含む方法。
【請求項２７】
請求項１記載の方法において、
１０標準平方センチメートル毎分〜２０，０００標準平方センチメートル毎分のキャリアガス流量を供給するステップをさらに含む方法。
【請求項２８】
請求項１記載の方法において、
前記方法が、プラズマ強化化学気相堆積プロセスを含む方法。
【請求項２９】
請求項１記載の方法において、
前記基板を４５０℃〜６５０℃の間の表面温度に加熱するステップをさらに含む方法。
【請求項３０】
請求項１記載の方法において、
前記炭素系抵抗率スイッチング材料の層の下にこれと接触するように下部電極を形成するステップと、
前記炭素系抵抗率スイッチング材料の層の上にこれと接触するように上部電極を形成するステップと、をさらに含み、
前記下部電極、前記炭素系抵抗率スイッチング材料の層、および前記上部電極が、金属−絶縁体−金属構造を含む方法。
【請求項３１】
請求項３０記載の方法において、
前記炭素系抵抗率スイッチング材料の層と直列にステアリング素子を形成するステップをさらに含む方法。
【請求項３２】
請求項３１記載の方法において、
前記ステアリング素子が、前記炭素系抵抗率スイッチング材料の層と垂直方向に位置合わせされるダイオードを含む方法。
【請求項３３】
請求項３１記載の方法において、
前記下部電極と直列に第１の導体を形成するステップと、
前記第１の導体、前記ステアリング素子、および前記炭素系抵抗率スイッチング材料の層の上に前記上部電極と直列に第２の導体を形成するステップと、をさらに含み、
前記第１の導体、前記ステアリング素子、前記炭素系抵抗率スイッチング材料の層、および前記第２の導体が、メモリセルを含むマイクロエレクトロニクス構造体を形成する方法。
【請求項３４】
マイクロエレクトロニクス構造体であって、
第１の導体と、
前記第１の導体の上にこれと直列に堆積される、黒鉛ナノ結晶を含む炭素系抵抗率スイッチング材料の層と、
前記炭素系抵抗率スイッチング材料の層の上にこれと直列に堆積される第２の導体と、
を備えるマイクロエレクトロニクス構造体。
【請求項３５】
請求項３４記載のマイクロエレクトロニクス構造体において、
前記炭素系抵抗率スイッチング材料の層が、金属−絶縁体−金属構造の一部を含むマイクロエレクトロニクス構造体。
【請求項３６】
請求項３４記載のマイクロエレクトロニクス構造体において、
前記第１の導体の上で前記第２の導体の下にあり、前記炭素系抵抗率スイッチング材料の層と直列に配置されるステアリング素子をさらに含むマイクロエレクトロニクス構造体。
【請求項３７】
請求項３６記載のマイクロエレクトロニクス構造体において、
前記ステアリング素子が、ダイオードを含むマイクロエレクトロニクス構造体。
【請求項３８】
請求項３６記載のマイクロエレクトロニクス構造体において、
前記第１の導体、第２の導体、前記ステアリング素子、および前記炭素系抵抗率スイッチング材料の層が、メモリセルを含むマイクロエレクトロニクス構造体。
【請求項３９】
マイクロエレクトロニクス構造体を形成する方法であって、
第１の導体を形成するステップと、
前記第１の導体の上にこれと直列に黒鉛ナノ結晶を含む炭素系抵抗率スイッチング材料の層を形成するステップと、
前記炭素系抵抗率スイッチング材料の層の上にこれと直列に第２の導体を形成するステップと、
を含む方法。
【請求項４０】
請求項３９記載の方法において、
前記炭素系抵抗率スイッチング材料の層が、金属−絶縁体−金属構造の一部を含む方法。
【請求項４１】
請求項３９記載の方法において、
前記第１の導体の上に、前記第２の導体の下に、前記炭素系抵抗率スイッチング材料の層と直列にステアリング素子を形成するステップをさらに含む方法。
【請求項４２】
請求項４１記載の方法において、
前記ステアリング素子が、ダイオードを含む方法。
【請求項４３】
請求項４１記載の方法において、
前記第１の導体、第２の導体、前記ステアリング素子、および前記炭素系抵抗率スイッチング材料の層が、メモリセルを含む方法。
【請求項４４】
請求項３９記載の方法において、
前記炭素系抵抗率スイッチング材料の層を形成するステップが、炭素系抵抗率スイッチング材料のプラズマ強化化学気相堆積を含む方法。
【請求項４５】
請求項３９記載の方法において、
前記黒鉛ナノ結晶のサイズを制御するステップをさらに含む方法。
【請求項４６】
請求項３９記載の方法において、
前記黒鉛ナノ結晶の体積パーセントを制御するステップをさらに含む方法。
【請求項４７】
請求項３９記載の方法において、
前記黒鉛ナノ結晶の配向性を制御するステップをさらに含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリなどのマイクロエレクトロニクス構造体に関し、さらに詳細には、このようなメモリで使用するような炭素系抵抗率スイッチング材料およびその形成方法に関する。
【背景技術】
【０００２】
関連出願の相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年７月８日に出願された「CARBON-BASED RESISTIVITY-SWITCHING MATERIALS AND METHODS OF FORMING THE SAME」という米国仮特許出願第６１／０７８，９２４号（整理番号：ＭＸＡ−２９４Ｐ）（特許文献１）の利益を主張する。
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年４月９日に出願された「DAMASCENE INTEGRATION METHODS FOR GRAPHITIC FILMS IN THREE-DIMENSIONAL MEMORIES AND MEMORIES FORMED THEREFROM 」という米国特許出願第１２／４２１，４０５号（整理番号：ＭＸＤ−２４７）（特許文献２）に関連する。
さらに、本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年５月１３日に出願された「CARBON-BASED INTERFACE LAYER FOR A MEMORY DEVICE AND METHODS OF FORMING THE SAME」という米国仮特許出願第１２／４６５，３１５号（整理番号：ＭＸＡ−２９３）（特許文献３）にも関連する。
さらに、本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年７月１８日に出願された「CARBON-BASED RESISTIVITY-SWITCHING MATERIALS AND METHODS OF FORMING THE SAME」という米国仮特許出願第６１／０８２，１８０号（整理番号：ＭＸＡ−３２５Ｐ）（特許文献４）にも関連する。
【０００３】
可逆的抵抗スイッチング可能な素子から形成される不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献５）には、金属酸化物または金属窒化物などの可逆的抵抗率スイッチング可能な材料と直列に接続されるダイオードを含む３次元の書き換え可能な不揮発性メモリセルが記載されている。
【０００４】
さらに、特定の炭素系膜が可逆的抵抗率スイッチング特性を示す場合もあり、このような膜も３次元メモリアレイ内に組み込むための候補となることも知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献５）には、炭素などの炭素系可逆的抵抗率スイッチング可能な材料と直列に接続されるダイオードを含む書き換え可能な不揮発性メモリセルが記載されている。
しかし、メモリデバイスに炭素系抵抗率スイッチング可能な材料を組み込むことは困難であり、炭素系可逆的抵抗率スイッチング可能な材料を使用するメモリデバイスの形成方法を改良することが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国仮特許出願第６１／０７８，９２４号
【特許文献２】米国特許出願第１２／４２１，４０５号
【特許文献３】米国仮特許出願第１２／４６５，３１５号
【特許文献４】米国仮特許出願第６１／０８２，１８０号
【特許文献５】米国特許出願第１１／１２５，９３９号
【特許文献６】米国特許第５，０００，１１３号
【特許文献７】米国特許第７，１７６，０６４号
【特許文献８】米国特許第５，９１５，１６７号
【特許文献９】米国特許出願第１０／９５５，５４９号
【特許文献１０】米国特許出願第１１／１４８，５３０号
【特許文献１１】米国特許第７，２８５，４６４号
【特許文献１２】米国特許第６，９５２，０３０号
【発明の概要】
【０００６】
本発明の第１の態様では、炭素系抵抗率スイッチング可能な材料を含むメモリデバイスを形成する方法であって、（１）炭化水素化合物およびキャリアガスを含むプロセスガスをプロセスチャンバ内に導入するステップと、（２）プロセスチャンバ内で基板上に炭素系抵抗率スイッチング可能な材料の層を堆積させるためにプロセスガスのプラズマを発生させるステップと、を含む方法が提供される。
本発明の第２の態様では、（１）第１の導体と、（２）第１の導体の上にこれと直列に堆積される、黒鉛ナノ結晶を含む炭素系抵抗率スイッチング可能な材料の層と、（３）炭素系抵抗率スイッチング可能な材料の層の上にこれと直列に堆積される第２の導体と、を含むマイクロエレクトロニクス構造体が提供される。
【０００７】
本発明の第３の態様では、マイクロエレクトロニクス構造体を形成する方法であって、（１）第１の導体を形成するステップと、（２）第１の導体の上にこれと直列に黒鉛ナノ結晶を含む炭素系抵抗率スイッチング可能な材料の層を形成するステップと、（３）炭素系抵抗率スイッチング可能な材料の層の上にこれと直列に第２の導体を形成するステップと、を含む方法が提供される。
【０００８】
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに完全に明白になる。
本発明の特徴は、添付の図面とともに検討される以下の詳細な説明からさらに明確に理解することができる。図面中、全体を通して類似の参照番号は類似の要素を示すものとする。
【図面の簡単な説明】
【０００９】
【図１】本発明によるメモリセルを示す図である。
【図２】本発明による例示的な方法を示す流れ図である。
【図３】本発明に従って形成される例示的な炭素系スイッチング可能な層を示す側面断面図である。
【図４】本発明に従って提供される例示的な金属−絶縁体−金属炭素系構造体を示す側面断面図である。
【図５】本発明に従って提供されダイオードと直列にダマシン集積法によって形成される例示的な炭素系構造体を示す側面断面図である。
【図６】本発明に従って提供されるモノリシックな３次元メモリアレイの例示的なメモリレベルを示す斜視図である。
【発明を実施するための形態】
【００１０】
これらに限定されないが、カーボンナノチューブ（「ＣＮＴ」）、グラフェン、微結晶および／またはナノ結晶グラフェンを含む非晶質炭素、ならびに他の黒鉛炭素膜などを含む特定の炭素系（「Ｃ系」）膜は、マイクロエレクトロニクス不揮発性メモリを形成するのに使用可能な可逆的抵抗率スイッチング特性を示す場合もある。したがって、このような膜は、３次元メモリアレイ内に組み込むための候補である。例えば、ＣＮＴ材料は、実験室規模のデバイスでオン状態とオフ状態との間の１００倍分離および中〜高範囲の抵抗変化を有するメモリスイッチング特性を示した。このようなオン状態とオフ状態との間の分離によって、ＣＮＴ材料は、垂直ダイオード、薄膜トランジスタまたは他のステアリング素子と直列にＣＮＴ材料を使用して形成されるメモリセルの実現可能な候補となっている。
【００１１】
前述した例では、２つの金属の間、あるいは他に導電層の間に挟まれる炭素系抵抗率スイッチング材料から形成される金属−絶縁体−金属（「ＭＩＭ」）スタックは、メモリセル用の抵抗変化材料として働くこともできる。ＭＩＭメモリ構造体では、それぞれの「Ｍ」は、金属電極または他の導電層を表し、「Ｉ」は、データ状態を記憶するために使用される絶縁型層を表す。さらに、炭素系ＭＩＭスタックは、ダイオードまたはトランジスタと直列に組み込まれて、例えば、特許文献５に記載されるような読み書き可能なメモリデバイスを作製することもできる。
【００１２】
図１は、本発明による例示的なメモリセル１００の略図である。メモリセル１００は、ステアリング素子１０４に接続されるＣ系可逆的抵抗スイッチング素子１０２を含む。例えば、図４のＭＩＭスタックのようなＣ系抵抗スイッチング素子１０２は、図５のダイオード５１０のようなステアリング素子１０４と直列に配置されてメモリセル１００を形成してもよい。ステアリング素子１０４は、薄膜トランジスタ（「ＴＦＴ」）、ダイオード、あるいは可逆的抵抗スイッチング素子１０２の電圧および／またはこれを流れる電流を選択的に制限することによって非オーミック伝導を示す別の適切なステアリング素子を含んでもよい。
【００１３】
本発明の例示的な実施形態によれば、方法および装置は、ＭＩＭスタック内に炭素系抵抗率スイッチング材料を有する、メモリデバイスなどのマイクロエレクトロニクス構造体を含んでもよい。炭素系抵抗率スイッチング材料は、プラズマ強化化学気相堆積（「ＰＥＣＶＤ」）を使用して形成されてもよい。炭素層は、非晶質であってもよく、炭素系スイッチング可能な材料を含んでもよい。炭素系スイッチング可能な材料は、ナノメートルサイズまたはそれ以上の領域の結晶性グラフェン（本願明細書では「黒鉛ナノ結晶」と称される）を含んでもよい。ＭＩＭは、ダイオードなどのステアリング素子と直列に組み込まれてメモリセルを形成してもよい。
【００１４】
炭素系抵抗率スイッチング可能な材料は、ＣＮＴ、グラフェン、黒鉛、非晶質炭素、黒鉛炭素および／またはダイアモンド状炭素を含む多くの形態の炭素を含んでもよい。炭素系抵抗率スイッチング材料の性質は、炭素−炭素結合の形態の比率で特徴付けることもできる。一般に、炭素は炭素と結合して、ｓｐ2 結合（三方晶系の炭素−炭素２重結合（「Ｃ＝Ｃ」））またはｓｐ3 結合（４面体の炭素−炭素単結合（「Ｃ−Ｃ」））を形成する。それぞれの場合、ｓｐ3 結合に対するｓｐ2 結合の比率は、ラマン分光法によってＤバンドおよびＧバンドを評価することによって決定することができる。一部の実施形態では、材料の範囲は、Ｍy Ｎz などの比率を有するものを含んでもよい。ここで、Ｍはｓｐ3 材料、Ｎはｓｐ2 材料、ｙおよびｚは、ｙ＋ｚ＝１であればゼロから１までの任意の小数値である。ダイアモンド状炭素は、主に、非晶質層を形成するｓｐ3 結合炭素を含む。
【００１５】
本発明の態様は、黒鉛ナノ結晶を有する非晶質炭素系抵抗率スイッチング材料を形成するためにＰＥＣＶＤ技術を使用することに関する。ＰＥＣＶＤ堆積温度は、約３００℃〜９００℃の範囲であってもよい。プロセスガスは、キャリアガスとしても知られる、１つ以上の前駆体ガスおよび１つ以上の希釈ガスを含んでもよい。前駆体ガス源は、ヘキサン、シクロヘキサン、アセチレン、単一および２重短鎖炭化水素（例えば、メタン）、様々なベンゼン系炭化水素、多環芳香族、短鎖エステル、エーテル、アルコール、またはこれらの組み合わせを含んでもよいが、これらに限定されない。一部の例では、「シード」面を利用して低い温度で成長を進めてもよい（例えば、約１〜１００オングストロームの鉄（「Ｆｅ」）、ニッケル（「Ｎｉ」）、コバルト（「Ｃｏ」）などであるが、他の厚さを使用してもよい）。
【００１６】
炭素系抵抗率スイッチング可能な材料は、任意の厚さで堆積されてもよい。一部の実施形態では、炭素系抵抗率スイッチング可能な材料は、約５０〜１，０００オングストロームの間であってもよいが、他の厚さを使用してもよい。本願明細書に記載されるようなデバイス構造に応じて、層の厚さの範囲は、１００〜４００オングストローム、４００〜６００オングストローム、６００〜８００オングストロームおよび８００〜１，０００オングストロームを含んでもよい。当業者であれば、他の厚さの範囲を使用してもよいことが分かるはずである。
【００１７】
プラズマ強化化学気相堆積法（ＰＥＣＶＤ）
本発明の１つ以上の実施形態では、グラフェン、黒鉛炭素、ＣＮＴ、微結晶グラフェンを有する非晶質炭素、および他の類似する読み書き可能な炭素系抵抗率スイッチング材料（「Ｃ系スイッチング可能な材料」）を形成することもできるＰＥＣＶＤプロセスが提供される。さらに以下に説明されることになるように、このようなＰＥＣＶＤプロセスは、一部の実施形態において、（１）低い温度バジェット、（２）広いプロセスウィンドウ、（３）調整可能なプログラミング電圧および電流、および（４）適合した界面を含む、従来の熱ＣＶＤプロセスを超える多くの利点を提供することもできる。
【００１８】
低い温度バジェット
Ｃ系スイッチング可能な材料を形成するためにＰＥＣＶＤを使用することによって、ソースガスを低い温度で解離することもできるので、Ｃ系スイッチング可能な材料を使用して形成されるいかなるメモリセルおよび／またはアレイの温度バジェットを低減することもできる。一部の実施形態では、Ｃ系スイッチング材料を約５５０℃以下の温度で形成することもできるので、銅、アルミニウムまたは他の類似する材料をメモリアレイ内で使用することもできるようになる。
【００１９】
広いプロセスウィンドウ
ＰＥＣＶＤ膜堆積中のガス流量、高周波（「ＲＦ」）電力、チャンバ圧力、電極間隔および／またはプロセス温度などのプラズマプロセス条件の操作は、膜特性エンジニアリングに広いウィンドウを提供することもできる。例えば、膜密度、エッチング選択性、応力、コンフォーマリティ(conformality)（膜厚の均一性等）／ステップカバレッジ、ナノ結晶度の体積パーセント（「ｖｏｌ％」）、黒鉛ナノ結晶サイズ、黒鉛ナノ結晶配向などを、デバイス製造中に使用される様々なエッチング方式に基づいて調整することもできる。
【００２０】
調整可能なプログラミング電圧および電流
膜特性の調整によってＣ系膜のプログラミング電圧および電流を調節することもできる。例えば、ナノ結晶度の体積パーセントおよび／または黒鉛ナノ結晶サイズを変更することでプログラミング電圧および電流を変更することもできる。パラメータの観点から、ヒータ温度、前駆体の希釈、高周波ＲＦ電力密度、イオンエネルギーの調整およびキャリアガスの選択を用いて、Ｃ系材料の堆積速度を低下させたり、稠密充填(dense packing)を促進したり、および／またはＣ系膜のナノ結晶度を制御したりすることなどによって、Ｃ系膜の構造を制御することもできる。
【００２１】
黒鉛ナノ結晶度の実現
黒鉛ナノ結晶膜の形成は、ヒーター温度の増加、高周波ＲＦ電力密度の増加、有効ウィンドウ内のイオンエネルギーの制御、および／またはＣx Ｈy 前駆体のさらなる希釈を含んでもよい。今度はこれらのそれぞれについて説明する。
【００２２】
ヒーター温度を上げるとともに前駆体をさらに希釈することによって堆積速度が低下し、したがって、稠密充填および構造の配向性が促進される。
高周波ＲＦ電力密度を増加することによって、イオン化および解離によって反応性ラジカル（多数種）と反応性イオン（少数種）との両方が生成される場合があるプラズマプロセスに２つの大きな影響を及ぼす。第１に、高周波ＲＦ電力密度を増加することによって、特に低いヒーター温度でより多くのエネルギーをプラズマに供給して前駆体分子をより効率的に反応種に分解することになる。第２に、高周波ＲＦを増加することによってイオンエネルギーおよび堆積速度が自動的に増加することになる。イオンエネルギーが増加すると表面反応場が活性化し、ナノ結晶度を減少させることもある表面反応を促進することになる。したがって、効果的な高周波ＲＦ電力密度ウィンドウが存在し、その中で、低いヒーター温度でより効率的に反応種が分解されてナノ結晶度を増加させることもできる。逆に、有効ウィンドウを超える高周波ＲＦ電力密度があると、ナノ結晶相炭素が非晶質化することになる。
【００２３】
高周波ＲＦ電力密度と同様に、有効イオンエネルギーウィンドウも存在する。一方では、特定のヒーター温度で表面場を活性化させるにはしきい値イオンエネルギーが必要である。他方では、過剰なイオンエネルギーは、ナノ結晶炭素膜を非晶質化させることになる。
キャリアガスによる前駆体ガスの希釈レベルおよびキャリアガスの選択についても、堆積速度、したがってナノ結晶度に影響する。例えば、ヘリウム（「Ｈｅ」）と比較して、アルゴン（「Ａｒ」）は、堆積速度を２倍近く増加させるのでナノ結晶度を減少させることになる。逆に、水素（「Ｈ2 」）は、キャリアガスとして働くだけでなくエッチャントとしても働くので、堆積速度が低下してナノ結晶度を促進させる。
【００２４】
イオン力を調節することおよび／またはラジカル濃度を低下させることによって、層表面への炭素層形成種の流れが低下し、炭素原子が平衡状態に達するのに多くの時間を当てることができる場合もある。これによって、さらに多くの黒鉛ナノ結晶(nanocrystal) を形成することもできる。さらに、ｓｐ2 ／ｓｐ3 結合比率を上げることもできる。逆に、プラズマイオン化が過剰になると黒鉛ナノ結晶度が減少し、Ｃ系膜の非結晶質が増加する（さらに、堆積速度が劇的に増加する）場合もある。さらに、過剰なプラズマイオン化は、Ｃ系膜に過剰な圧縮応力を引き起こし、膜の「剥離」または「亀裂」を発生させる場合もある。
【００２５】
それ自体が軽度から中等度のプラズマイオン化によって促進される場合もある基板表面上への物理的衝撃によってＣ系材料の稠密充填が表面で促進されることもある。反応性イオンは、表面を活性化することもでき、表面反応速度および表面充填密度を調節することもできる。同様に、最適化されたプラズマイオンエネルギーによってさらに配向化されたＣ系構造を生成することもできる。しかし、入ってくる反応性イオン種の濃度は、反応性ラジカルの濃度によって決定される場合もある。
【００２６】
黒鉛ナノ結晶サイズの調節
前述したように、プログラミング電圧および電流は、黒鉛ナノ結晶サイズによって影響を受ける。その理由は、スイッチングが主に粒子境界で発生するためである。粒子境界の体積パーセントは、黒鉛ナノ結晶の粒子サイズによって決定される。粒子サイズは、ヒーター温度、Ｃx Ｈy 前駆体ガスの希釈、高周波ＲＦ電力密度および／またはイオンエネルギーを調整することによって制御することもできる。
【００２７】
ヒーター温度を上げるとともにＣx Ｈy 前駆体ガスをさらに希釈することによって、黒鉛ナノ結晶サイズが増加することになる。反応種の分解と同様に、高周波ＲＦ電力密度を有効範囲内に維持することによって、所望の黒鉛ナノ結晶サイズを実現することもできる。高周波ＲＦ電力密度が有効範囲を超えると、黒鉛ナノ結晶サイズが減少することになる。前述した有効イオンエネルギーウィンドウの範囲内で、表面反応場を活性化させて表面反応を発生させるのに必要な最小レベルまでイオンエネルギーを下げるのが好ましい。その理由は、過剰なイオンエネルギーは、黒鉛ナノ結晶度を減少させるとともに黒鉛ナノ結晶サイズを減少させることになるためである。
【００２８】
例えば、（ａ）高周波ＲＦ電力（１０ＭＨｚ〜３０ＭＨｚの周波数範囲）、（ｂ）基板上へのバイアス（例えば、約１０〜５０Ｖ）、（ｃ）低周波ＲＦ（１０ＫＨｚおよび約１ＭＨｚの範囲の周波数）、（ｄ）イオン化ガス種（アルゴン（「Ａｒ」）、ヘリウム（「Ｈｅ」）、水素（「Ｈ2 」）、キセノン（「Ｘｅ」）、クリプトン（「Ｋｒ」）など）のうちの１つ以上を調整することによってイオンエネルギーを調節してもよい。この場合にはＨｅおよびＨ2 が好ましい種である。Ａｒ、Ｘｅ，Ｋｒなどは、ＨｅおよびＨ2 よりも１０倍重い希ガスであり、高い運動量で表面にさらに強い衝撃を引き起こす。（他のすべてのプロセス条件は一定にして）ＨｅおよびＨ2 の代わりにＡｒを使用することによって堆積速度をほぼ２倍にすることもできる。したがって、一部の実施形態で、ＨｅおよびＨ2 は、堆積速度を低く保つには好ましい希釈／キャリアガス種である。
【００２９】
適合した界面
Ｃ系層の形成の最初および最後でプラズマパラメータを調整することによって、Ｃ系スイッチング可能な層と導体、誘電体などの他の材料との間の界面をうまく処理すること（例えば、界面接着を改善する、改善されたシーリングまたはキャッピング特性を提供する、膜欠陥を低減することなど）ができるようになる。うまく処理されたＣ系層界面は、（１）界面のｓｐ3 濃度が高い調整されたｓｐ2 ／ｓｐ3 比率、（２）界面での高い膜密度、および／または（３）界面の窒化領域を含んでもよい。例えば、参照により援用されている特許文献３には、ＰＥＣＶＤを使用して形成されたＣ系界面層が記載されている。
【００３０】
例示的なＰＥＣＶＤチャンバ
ＰＥＣＶＤチャンバを使用して、本発明に従ってＣ系スイッチング可能な材料を堆積させることもできる。例えば、ＰＥＣＶＤチャンバは、カリフォルニア州サンタクララのアプライド  マテリアルズ  インコーポレイテッド(Applied Materials, Inc.) から入手できるＰＲＯＤＵＣＥＲ（登録商標）というＰＥＣＶＤチャンバ、あるいは、本発明のプラズマプロセスを実施することができる他の何らかの類似のＰＥＣＶＤチャンバに基づいてもよい。このようなＰＥＣＶＤプロセスチャンバの例は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「THERMAL CVD/PECVD REACTOR AND USE FOR THERMAL CHEMICAL VAPOR DEPOSITION OF SILICON DIOXIDE AND IN-SITU MULTI-STEP PLANARIZED PROCESS」という米国特許第５，０００，１１３号（特許文献６）に記載されている。例示的にＰＥＣＶＤシステムを特定しているのは主に例示のためであり、電子サイクロトロン共鳴（「ＥＣＲ」）プラズマＣＶＤ装置、誘導結合ＲＦ高密度プラズマＣＶＤ装置などの他のプラズマ装置を使用してもよい。さらに、前述したシステムの変形、例えば、基板支持設計、ヒータ設計、ＲＦ電力接続部の配置、電極構成および他の態様の変形なども可能である。
【００３１】
Ｃ系スイッチング層用の例示的なＰＥＣＶＤパラメータ
前述したように、Ｃ系膜のナノ結晶度および黒鉛ナノ結晶サイズに影響を与えるように堆積速度を制御することもできる。同様に、堆積速度に影響を与え配向化された構造を形成するための支配的要因である、基板温度、前駆体対希釈ガス比率、高周波ＲＦ電力密度、キャリアガスの種類および／またはイオンエネルギーによって、非晶質炭素膜の構造を調節することもできる。
【００３２】
例えば、前駆体ガスに対する希釈／キャリアガスの比率を上げることによって、反応性前駆体種の濃度を下げることもできる上に、堆積速度を大幅に下げることもでき、さらに表面上の種が低いエネルギー位置に拡散して配向化された構造を形成するために充分な時間を提供することもできる可能性がある。プロセス圧力も、有効ウィンドウの範囲で堆積速度に同様な影響を与える。プロセス圧力を下げると、基板表面の反応性前駆体分子の総量が減少し、同様に堆積速度が下がることによって同様な状態を生み出すこともできる。一方、圧力を下げるとイオンエネルギーも増加し、過剰なイオンエネルギーがナノ結晶構造を非晶質化する場合もある。基板温度を上げると表面拡散が促進され、より稠密に充填され配向化された構造を形成することもできる。しかし、基板温度を上げると熱バジェットに悪影響を及ぼす場合もある。高周波ＲＦ電力密度およびイオンエネルギーの影響については前に説明した。双方のパラメータに有効ウィンドウが存在する。高周波ＲＦ電力密度およびイオンエネルギーが低過ぎる場合には、堆積はゼロに近くなることになる。高周波ＲＦ電力密度およびイオンエネルギーが高過ぎる場合には、非晶質相が増加することになる。様々なキャリアガスも堆積速度に大きく影響する。例えば、Ａｒは堆積速度を高くし、Ｈｅは中等度の堆積速度をもたらし、Ｈ2は堆積速度を低くする。その結果、ＨｅおよびＨ2は、ＰＥＣＶＤＣ系膜のナノ結晶度および黒鉛ナノ結晶サイズを増加させることになる。
【００３３】
本発明の一部の実施形態では、前駆体ガス（例えば、Ｃx Ｈy ）に対するキャリアまたは希釈ガス（例えば、Ｈｅ、Ｈ2 、Ａｒ、Ｋｒ、Ｘｅ、Ｎ2 など）の比率を上げることによってラジカル濃度を下げることもできる。さらに、前駆体ガスに対する希釈ガスの比率を上げることによってイオン化および穏やかな物理的衝撃を調整することもできる。さらに、希釈ガス流を増加することによってイオン化および表面の物理的衝撃を増加させることもできる。ヘリウムおよびアルゴンはともにイオン形成種である。しかし、アルゴンのイオン化エネルギーはヘリウムのイオン化エネルギーよりも大幅に低く、Ｈｅをイオン化するよりもＡｒをイオン化するほうがはるかに効果的である。さらに、Ｈ2 などの一部のガスはエッチャントとして働き、堆積速度をさらに下げてナノ結晶化をさらに促進することができる。
【００３４】
以下の表１は、この発明に従ってＰＥＣＶＤによってＣ系スイッチング層を形成することに関連する例示的な広い値の範囲および狭い値の範囲について説明する。
【表１】
2011527834.tif 000003
当業者であれば、他の同様な形成値を達成することもできることが理解できるはずである。
【００３５】
以下の表２は、この発明に従ってＰＥＣＶＤによってナノ結晶黒鉛炭素（「ＧＣ」）材料を形成するための例示的な広いプロセスウィンドウおよび狭いプロセスウィンドウについて説明する。黒鉛ナノ結晶材料を使用してＣ系スイッチング層を形成してもよい。
【表２】
2011527834.tif 000004
この発明の例示的な実施形態では、前駆体炭化水素化合物は、化学式Ｃx Ｈy （ｘは約２〜４、ｙは約２〜１０）を有する。キャリアガスは、Ｈｅ、Ａｒ、Ｈ2 、Ｋｒ、Ｘｅ、Ｎ2 などのうちの１つ以上のような任意の適切な不活性ガスまたは非反応性ガスを含んでもよい。
【００３６】
図２は、本発明に従ってＣ系スイッチング可能な層を形成する例示的な方法２００の流れ図である。図２を参照すると、ステップ２１０で、ＰＥＣＶＤチャンバまたは他の何らかの適切なチャンバ内に基板が配置される。
ステップ２２０で、プロセスチャンバ内にプロセスガスが導入され、プロセスガスの流れおよび／またはチャンバの圧力が一定に保たれる。プロセスガスは、１つ以上の炭化水素化合物などの前駆体ガスと、Ｈｅ、Ａｒ、Ｘｅ、Ｋｒ、Ｈ2 、Ｎ2 、別の不活性および／または非反応性ガス、その組み合わせなどのキャリア／希釈ガスとを含んでもよい。一部の実施形態では、炭化水素化合物はＣx Ｈy を含んでもよく、ｘは約２〜４までの範囲を有し、ｙは約２〜１０までの範囲を有する。他の炭化水素種を使用してもよい。
【００３７】
一部の実施形態では、プロセスガスは、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｈ2 、Ｎ2 、別の不活性および／または非反応性ガス、その組み合わせなどのキャリア／希釈ガスと、Ｃa Ｈb Ｏc Ｎx Ｆy などの１つ以上の前駆体化合物とを含んでもよい。式中、「ａ」は約１〜約２４の範囲を有し、「ｂ」は０〜約５０の範囲を有し、「ｃ」は０〜約１０の範囲を有し、「ｘ」は０〜約５０の範囲を有し、「ｙ」は１〜約５０の範囲を有する。さらにあるいはその代わりに、１つ以上の前駆体化合物は、プロピレン（「Ｃ3 Ｈ6 」）、プロピン（「Ｃ3 Ｈ4 」）、プロパン（「Ｃ3 Ｈ8 」）、ブタン（「Ｃ4 Ｈ10」）、ブチレン（「Ｃ4 Ｈ8 」）、ブタジエン（「Ｃ4 Ｈ6 」）、アセチレン（「Ｃ2 Ｈ2 」）およびその組み合わせを含んでもよいが、これらに限定されない。
【００３８】
一部の実施形態では、表１の形成値の１つ以上を達成することは、約５０〜約５，０００標準立方センチメートル毎分（「ｓｃｃｍ」）、さらに好ましくは約５０〜約１００ｓｃｃｍの流量で前駆体ガスをチャンバに流入することを含んでもよい。キャリア／希釈ガスは、約１０〜２０，０００ｓｃｃｍ、さらに好ましくは約１，０００〜約５，０００ｓｃｃｍの流量でチャンバに流入してもよい。約１：１から約１００：１、さらに好ましくは約５：１から約５０：１のキャリア（希釈）ガス対前駆体ガスの比を使用してもよい。チャンバ圧力は、約０．２〜約１０Ｔｏｒｒ、さらに好ましくは約４〜約６Ｔｏｒｒで維持されてもよい。
【００３９】
ステップ２３０で、少なくとも単一の周波数ＲＦ源から電力を印加することによってプロセスガスのプラズマが生成される。一部の実施形態では、２系統の電力源が、約１０〜約５０ＭＨｚの周波数、さらに好ましくは約１２〜１７ＭＨｚで、約３０〜約１，０００ワット（「Ｗ」）の第１の高周波ＲＦ電力、さらに好ましくは約３０〜約２５０ワットの高周波ＲＦ電力をチャンバに供給してもよい。一部の実施形態では、約９０〜約５００ＫＨｚ、さらに好ましくは約９０ＫＨｚで、約０〜約５００ワット、さらに好ましくは約０〜約１００ワットの第２の低周波ＲＦ電力が使用されてもよい。第１の高周波ＲＦ電力に対する第２の低周波ＲＦ電力の例示的な比率は、約０〜０．６であってもよい。約０．１２〜約２．８ワット／ｃｍ2、さらに好ましくは約０．１９〜約０．５ワット／ｃｍ2の第１の電力密度が使用されてもよい。基板表面温度は、約４５０℃〜約６５０℃、さらに好ましくは約５５０℃〜約６５０℃に維持されてもよい。チャンバの電極間隔は、約３００〜約６００ミル、さらに好ましくは約３２５〜約３７５ミルであってもよい。他のガス流量、ガス流比、チャンバ圧力、ＲＦ電力、ＲＦ周波数、ＲＦ電力比率、ＲＦ電力密度、チャンバ温度、電極間隔、および／またはパラメータが使用されてもよい。
【００４０】
他のチャンバ、基板層および他のガスに対してプロセスパラメータが調整されてもよい。一部の実施形態では、層をさらに堆積させる必要なしに、少なくともＣ系スイッチング層と隣接層（例えば、隣接する導電層または誘電層）との間の界面の接着性を改善するようにプロセスパラメータが調整されてもよい。さらに一般的には、Ｃ系層の形成の最初および最後でプラズマパラメータを調整することによって、Ｃ系スイッチング可能な層と導体、誘電体などの他の材料との間の界面をうまく処理すること（例えば、界面接着を改善する、改善されたシーリングまたはキャッピング特性を提供する、膜欠陥を低減することなど）ができるようになる。うまく処理されたＣ系層界面は、（１）界面のｓｐ3 濃度が高い調整されたｓｐ2 ／ｓｐ3 比率、（２）界面での高い膜密度、および／または（３）界面の窒化領域（例えば、Ｎ2 を用いるプラズマプロセスによる）を含んでもよい。例えば、特許文献３には、このようなうまく処理された界面が記載されている。
【００４１】
図２に戻って、ステップ２４０で、基板上に炭素系抵抗率スイッチング材料が形成される。一部の実施形態では、窒化炭素、窒化シリコン、酸窒化シリコンなどの薄いパッシベーション層を追加して、炭素系抵抗率スイッチング材料をその後のデバイス集積ステップから保護してもよい。例えば、パッシベーション層を形成するために、窒素（例えば、Ｎ2 ）、シリコン源などの他の前駆体種がＰＥＣＶＤチャンバに供給されてもよい。
【００４２】
一部の実施形態では、炭素系抵抗率スイッチング材料は、以下の特性のうちの１つ以上を有するか、あるいは以下のパラメータのうちの１つにしたがって形成されてもよい。例えば、堆積は、約≦３３オングストローム／秒、さらに好ましくは約≦５オングストローム／秒の速度で発生してもよい。構造に応じて非晶質炭素膜の厚さは変化してもよい。例えば、金属−絶縁体−金属構造（例えば、図４を参照）では、非晶質炭素膜の厚さは、約１，０００オングストローム以下であってもよい。ダマシン側壁集積方法（例えば、図５を参照）の場合、非晶質炭素膜の厚さは、４５ナノメータ以上のメモリテクノロジノードの場合、約１００オングストローム未満、さらに好ましくは約５０オングストローム未満であってもよい。１，０００オングストローム膜のシート抵抗率（「Ω／□」）は、約１ＫΩ／□〜約１０ＭΩ／□、さらに好ましくは約１０ＫΩ／□であってもよい。非晶質炭素膜は、黒鉛ナノ結晶を有するように形成されてもよい。他の膜特性または形成パラメータ（例えば、他の堆積速度、膜厚、シート抵抗率など）が使用されてもよい。
【００４３】
一部の実施形態では、炭素系抵抗率スイッチング材料の不揮発性メモリセルおよび／またはアレイなどの電子デバイスとの集積化を改善するために、炭素系膜は低い応力とコンフォーマルであってもよい。高密度炭素開始層を使用して膜の接着性を改善してもよい。前述したように、膜密度は、堆積速度の低下および穏やかなイオン化衝撃によって（例えば、ＡｒをＨｅキャリアガスに追加したりおよび／または低周波ＲＦ電力を追加したりして）膜の稠密充填を促進することによって増加されてもよい。一部の実施形態では、コンフォーマルな炭素膜の上に保護用のコンフォーマルなパッシベーションＳｉＮ層が堆積されてもよい。一部の実施形態では、コンフォーマルな炭素膜の上にコンフォーマルな上部電極が形成されてもよい。
【００４４】
例として、本発明に従って形成されるＣ系スイッチング材料メモリ素子は、選択デバイスまたはステアリング素子、例えば、ダイオードを含む２端子メモリセルの一部として組み込まれてもよい。Ｃ系スイッチングメモリ素子は、本発明に従って形成される薄い（例えば、数枚の原子層と同じくらい薄い）Ｃ系スイッチング可能な層を含んでもよい。別の例では、本発明に従って形成されるＣ系スイッチング可能な層は、トランジスタと直列に接続されてメモリセルを形成してもよい。
【００４５】
メモリ動作は、バイアス電圧を印加することによるＣ系スイッチング可能な層の双安定抵抗変化に基づく。Ｃ系スイッチング可能な層の抵抗によってメモリを流れる電流が調節される。一部の実施形態では、メモリセルは、ほぼ３ボルト以上の電圧パルスを電流制限なしでメモリセルに印加してメモリセルを高抵抗状態にリセットすることによって動作される。ほぼ１０マイクロアンペアの電流制限を有するほぼ３ボルト以下のパルスによってセルを低抵抗状態に設定することもできる。メモリセルは、Ｃ系スイッチング可能な層の抵抗を変化させないような低い電圧で読み出される。
【００４６】
一部の実施形態では、２つの状態の間の抵抗率の差は、１００倍を超えることもある。メモリセルは、例えば、ステアリング素子（例えば、ダイオード）に高い順方向バイアスを印加することによって「０」から「１」に変更されてもよい。メモリセルは、高い順方向バイアスを印加することによって「１」から「０」に再び変更されてもよい。前述したように、この集積方法は、垂直柱状ダイオードの代わりにステアリング素子としてＴＦＴまたはトンネル接合と直列にＣ系スイッチング可能な材料を含むように拡張することができる。ＴＦＴまたはトンネル接合ステアリング素子は、平面または垂直であってもよい。他のメモリセル構造および／または書き込み、読み出しおよび／またはリセット条件が使用されてもよい。
表２のプロセスパラメータのうちの１つ以上を使用して形成される例示的なＣ系スイッチング可能な（読み書き可能な）膜の電気的テストをしたところ、１回のプログラム能力(programmability) と多数サイクルの可逆的読み書き可能な特性との両方が示された。約０．５Ｖでオンとオフの読み出し電流の間に少なくとも約１桁の差が観察された。
【００４７】
特定のプロセス条件下において、非晶質炭素などのＰＥＣＶＤ形成Ｃ系膜は、黒鉛ナノ結晶を含んでもよい。ＰＥＣＶＤプロセスパラメータを使用して、（ａ）ナノ結晶であるＣ系膜の比率、（ｂ）Ｃ系膜の黒鉛ナノ結晶のサイズ、および／または（ｃ）Ｃ系膜の黒鉛ナノ結晶の配向を調節することもできる。本発明の１つ以上の実施形態では、抵抗率スイッチング可能な非晶質炭素膜に、読み書き可能なメモリ素子として使用可能な黒鉛ナノ結晶領域が設けられる。
【００４８】
１つの特定の実施形態では、Ｃ系スイッチング可能な材料は、約２０〜１００ｓｃｃｍの流量のＣ3 Ｈ6 またはＣ2 Ｈ2 、約１，０００〜５，０００ｓｃｃｍの流量のヘリウム、約３０〜２５０ワットのＲＦ電力、約２．５〜７Ｔｏｒｒのチャンバ圧力、および約２００〜５００ミルの電極間隔を使用して形成されてもよい。前述した例によって製造された結果得られる炭素Ｒ／Ｗ膜は、導電性（１，０００オングストロームの場合、ρ＝５０ＫΩ／□）があり、主に、約２〜５ナノメートルの黒鉛ナノ結晶を有するナノ結晶となり得る。
【００４９】
スイッチング可能なＣ系膜の電気的性能は、膜構造を変更することによって調節することもできる。例えば、堆積速度を下げるとＣ系膜内の黒鉛ナノ結晶の比率を上げることもできるので、動作電流および電圧を下げることもできる。黒鉛ナノ結晶のサイズでも同様な影響を及ぼすこともできる。１つ以上の実施形態では、約２〜１０ナノメートルからのサイズの黒鉛ナノ結晶が提供されてもよい（ただし、他のサイズが提供されてもよい）。
【００５０】
黒鉛ナノ結晶の配向性も電気的性能に影響を及ぼすこともできる。特に、黒鉛ナノ結晶の配向性は、完全に不規則な状態から整列された配向性（または構造）まで及ぶこともある。一部の実施形態では、異なる基板および／または材料の上に形成されるＣ系膜は、異なる配向性を有する黒鉛ナノ結晶を有することもできる。例えば、成長させたＳｉＯx （または別の誘電体）の上に形成されるＣ系膜は、一部の例では、主に不規則に配向される黒鉛ナノ結晶を有することもできる。同様に、Ｓｉ層の上にＣ系膜を形成すると、読み書き可能なＣ系膜用の不規則な黒鉛ナノ結晶配向性を生成することもできる。一方、ＷまたはＴｉＮなどの導電性金属層の上に形成されるＣ系膜は、導電層とＣ系膜との間の界面に直角な実質的に垂直に配向される成長黒鉛ナノ結晶の底面を有する場合がある。
【００５１】
黒鉛ナノ結晶配向性もプロセス方法によって大きく影響される。例えば、下流リモートマイクロ波プラズマまたは完全熱プロセスであるがゼロまたは最小のその場で(in situ)ＲＦプラズマを有するものを使用することによって、成長表面と実質的に平行に配向される成長黒鉛ナノ結晶の底面を有するＣ系膜を形成することもできる。
【００５２】
前に説明したように、ＰＥＣＶＤプロセスによってこのような炭素系抵抗率スイッチング材料を形成することの特別な利点は、ＰＥＣＶＤ形成Ｃ系スイッチング可能な材料を低い温度で形成することもできることである。このようにして、メモリ素子製造プロセスの熱バジェットを大幅に低減することもできるので、６００℃を超える温度のような高い温度に弱い、Ｃｕ、Ａｌおよび／または他の低抵抗率材料などのバックエンド配線層の使用が可能になる。例えば、Ａｌは約６６０℃の融点を有する。さらに、７５０℃より高い温度は、ＣＭＯＳの浅い接合におけるドーパントプロファイルを変えてＣＭＯＳ性能に影響を及ぼすこともある。さらに７５０℃より高い温度が１分を超えると、ステアリング素子として使用されるポリシリコンダイオードのドーパントプロファイルおよび接合幅を変化させることになり、漏洩電流が増加する結果となる。
【００５３】
さらに、メモリ素子の積層レベルを含む３次元メモリアレイでは、Ｃ系スイッチング可能な材料の多くの層（例えば、８層）が互いに重なるように堆積されてもよい（例えば、メモリセルの１つのレベルについて少なくとも１層のＣ系スイッチング可能な材料）。３次元メモリアレイに追加のメモリレベルが加えられるに伴い、これまで形成されたＣ系スイッチング可能な層は（Ｃ系スイッチング可能な層の形成プロセスのために）さらなる熱サイクルにさらされる。低温ＰＥＣＶＤプロセスを使用して各Ｃ系スイッチング可能な層を形成することによってこのような追加の熱サイクルの影響は低減され、そうしないとこれまで形成されたＣ系層膜の構造が変化する可能性もある。
【００５４】
さらに、炭素層と一部の金属層（例えば、ＴｉＮまたはＴａＮ）との間の熱膨張係数の不整合は大きい。したがって、Ｃ系スイッチング可能な材料の高い堆積温度は金属と炭素層との間の界面応力を増大させるので、層が互いに剥離する可能性もある。したがって、低温ＰＥＣＶＤプロセスを用いることによって、Ｃ系層と金属層との間の界面応力が低減されて接着性を向上させることもできる。
最後に、Ｃ系層の形成中に低いプロセス温度を使用することで金属のエレクトロマイグレーションを大幅に低減することもできる。このようなエレクトロマイグレーションはデバイスの形状が小さくなるにつれてますます重要になる。
【００５５】
以下の図面は、本発明の例示的な態様をさらに示す。図に示され説明される実施形態は、添付の特許請求の範囲によって提供される場合を除いて本発明を限定することを意図するものではない。さらに、実施形態において、層の順序は変更されてもよく、したがって、明細書および特許請求の範囲の「〜の上に堆積される」およびその類似の用語は、スタック内の前の層の上に堆積されるが必ずしも前の層にすぐ隣接しているわけではなく、さらに高い位置にある可能性のある層を含む。
【００５６】
図３は、本発明に従って提供される例示的なＣ系スイッチング可能な層３００の側面断面図である。図３を参照すると、Ｃ系スイッチング可能な層３００内に分散されて複数の黒鉛ナノ結晶３０２が示される。黒鉛ナノ結晶３０２の数、サイズおよび／または構造は単に例示的であり説明するために過ぎないことに留意するべきである。例示的なデータは、層３００が多くの黒鉛ナノ結晶および少量の粒子境界を含むことを示している。例えば、テスト構造のトンネル電子顕微鏡（「ＴＥＭ」）画像は、約９０％のナノ結晶度を示した。このような状況で、黒鉛ナノ結晶３０２は、ｓｐ2 結合黒鉛ナノ結晶領域を含む。その一方で、ｓｐ3 結合炭素は、粒子境界で非晶質不規則相を形成する互いに結合された炭化水素を含んでもよい。
【００５７】
これまでに説明してきたＰＥＣＶＤプロセスパラメータを使用することによって、Ｃ系層内の黒鉛ナノ結晶の数、サイズおよび／または配向性を調整することもできる。例えば、図３では、黒鉛ナノ結晶３０２は主に垂直方向に配向され、Ｃ系層を隔てて（図３の垂直方向に）抵抗率スイッチングが可能になる。ＰＥＣＶＤプロセスパラメータの操作および／または（説明したように）その上にＣ系層が形成される材料の選択によって、例えば、水平方向のおよび／または不規則な黒鉛ナノ結晶３０２の他の配向性を実現することもできる。
【００５８】
図４は、本発明に従って提供される例示的な金属−絶縁体−金属Ｃ系構造の側面断面図である。ＭＩＭ構造は、２つ以上の金属層（例えば、ＴｉＮバリア／接着層およびＷから形成される導体）の間に配置されるＣ系膜を含む。他の金属層が使用されてもよい。このような実施形態では、ＭＩＭ構造を通る電流は、Ｃ系膜に直交するように流れる。
【００５９】
図５は、本発明に従って提供されるメモリセル５００を有する例示的なダマシンＣ系構造の側面断面図である。図に示されるダマシン構造は、３つのメモリセル５００を有し、各メモリセルは、下部導体５０２の一部を含む。下部導体５０２は、例えば、Ｗなどの導電性材料５０４、およびＴｉＮなどの任意のバリア／接着材料５０６から形成されてもよい。他の導電性材料およびバリア／接着材料が使用されてもよい。バリア／接着材料５０６は、その上のフィーチャでパターニングされてもよい。
【００６０】
下部導体５０２の上に誘電材料の層５０８が形成されてもよい。例示的な誘電材料は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮなど、あるいは他の類似の誘電材料を含む。下部導体５０２の上には、Ｓｉ、Ｇｅ、ＳｉＧｅなどの半導体材料から形成される、ｐ−ｎ、ｐ−ｉ−ｎまたは他の類似のダイオードであってもよいダイオード５１０が存在する。ダイオード５１０の上には、ダイオード５１０からの半導体材料から形成される任意のシリサイド領域５１１が存在する。シリサイド領域５１１の上には、誘電体隙間充填(gap fill)材料５０８に形成されるライン、トレンチまたはビアの側壁領域の上にコンフォーマルなＣ系膜５１２が形成される。コンフォーマルなＣ系膜５１２の上には、ライン、トレンチまたはビアのすべての空き空間を埋める誘電材料５１４が示されている。一部の実施形態では、誘電材料５１４は、ＳｉＮなどの酸素欠乏材料、または類似の誘電材料を含んでもよく、これがパッシベーション層として働いてもよい。２つ以上の金属層（例えば、下部導体５０２および上部導体５１６）の間には、誘電材料５０８が形成される。他の金属層が使用されてもよい。ＳｉＯ2 または別の誘電体などの誘電層にライン、トレンチまたはビアが形成されてもよい。コンフォーマルなＣ系膜５１２の上にこれと接触するように上部導体５１６が形成されてもよい。下部導体５０２と同様に、上部導体５１６は、任意のバリア／接着材料５１８、および導電性材料５２０を含んでもよい。このような実施形態では、Ｃ系膜（例えば、ライン、トレンチまたはビアの側壁領域の上のＣ系材料）に実質的に平行にダマシン構造を通る電流が流れる。このようなメモリセル５００の形成に関するさらなる詳細は、前述した特許文献２および特許文献４で見ることもできる。
【００６１】
一部の実施形態では、ダイオード５１０の例示的な実施形態である半導体ダイオードに接触するように任意のシリサイド領域が形成されてもよい。あらゆる目的のためにその全体が本願明細書において参照により援用されている、米国特許第７，１７６，０６４号（特許文献７）に記載されるように、チタンおよびコバルトなどのシリサイド形成材料は、アニール中に堆積シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、堆積シリコンが結晶化する場合、隣接する堆積シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層は、アニール中にダイオードの結晶構造を強化する）ようである。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても、同様な結果を得ることもできる。シリサイド領域を使用してダイオードを結晶化する一部の実施形態では、シリサイド領域は、シリサイド領域が完成した構造に残らないようにこの結晶化の後で取り除かれてもよい。一部の実施形態では、Ｔｉリッチ層がａＣ(amorphous Carbon)系スイッチング可能な層と反応して炭化チタン（「ＴｉＣ」）を形成してもよく、これがａＣ(amorphous Carbon)系層との接着性を向上させることもできる。
【００６２】
本願明細書で使用されるコンフォーマルな堆積は、等方性無指向性堆積を指し、堆積層は、下にある層の水平方向および垂直方向の形状(topography)に追従する。コンフォーマルな堆積の例は、目標層の側壁上への材料の堆積であってもよい。黒鉛ナノ結晶を含む非晶質炭素膜のコンフォーマルな堆積は、プロセスパラメータを調整することによって実現される。例えば、前駆体としてＣ3 Ｈ6 を使用する場合、圧力および温度を増加させ、Ｈｅ対前駆体比率を下げるとともに電力を下げた結果として堆積コンフォーマリティが高くなる。
【００６３】
一方、ノンコンフォーマル(non-conformal) な堆積は、非等方性指向性堆積を指し、堆積層は、側壁のような垂直面上に材料がある場合にはそれほど堆積させることなく（例えば、目標水平面と垂直に堆積が起きる可能性もある）、主として水平方向の形状のみに追従する。図５に示される炭素系膜５１２のコンフォーマルな堆積の代替として、ノンコンフォーマルな炭素系膜が形成されてもよい。このような炭素系膜のノンコンフォーマルな堆積の例示的な実施形態に関する詳細は、前述した特許文献４で見ることもできる。
【００６４】
さらに、材料の選択は、本願明細書に記載される本発明の説明と一致するものである。例えば、導電性材料５０２は、タングステン（「Ｗ」）または別の適切な導電性材料を含んでもよい。ドーパント活性化アニールが必要なダイオードがない場合には、プロセス温度が対応する融点より低いままであれば、銅（「Ｃｕ」）、アルミニウム（「Ａｌ」）および他の低融点金属が使用されてもよい。同様に、導電性材料５２０は、タングステン、銅、アルミニウムまたは別の適切な導電性材料を含んでもよい。ＭＩＭ構造で下部金属電極として働く可能性のある下部バリア層５０６は、窒化タングステン（「ＷＮ」）、窒化チタン（「ＴｉＮ」）、モリブデン（「Ｍｏ」）、窒化タンタル（「ＴａＮ」）、または窒化炭素タンタル（「ＴａＣＮ」）、あるいは別の適切な導電性バリア材料を含んでもよい。同様に、ＭＩＭ構造で上部金属電極として働く可能性のある上部バリア層５１８は、類似の適切な導電性バリア材料を含んでもよい。
【００６５】
下部および上部バリア層５０６、５１８の例示的な厚さは、ＴｉＮの場合、約２０〜３，０００オングストローム、さらに好ましくは約１００〜１，２００オングストームの範囲である。読み書き材料５１２は、非晶質炭素の場合、約１０〜５，０００オングストローム、さらに好ましくは約５０〜１，０００オングストロームの範囲の厚さを有してもよい。下部および上部導電性材料５０４、５２０は、Ｗの場合、約５００〜３，０００オングストローム、さらに好ましくは約１，２００〜２，０００オングストロームの範囲であってもよい。他の材料および／または厚さが使用されてもよい。以下に説明される例示的なビアの深さは、約５００〜３，０００オングストローム（ダイオード無し）、および約１，５００〜４，０００オングストローム（ダイオード有り）の範囲であってもよい。他のビアの深さが使用されてもよい。
【００６６】
この発明のさらに例示的な実施形態によれば、マイクロエレクトロニクス構造体の形成は、メモリセルを含むモノリシックな３次元メモリアレイの形成を含み、各メモリセルは、ダマシン集積法によって形成されるＭＩＭデバイスを含み、ＭＩＭは、前述したように、下部電極と上部電極との間に堆積される炭素系抵抗率スイッチング材料を有する。炭素系抵抗率スイッチング材料は、黒鉛ナノ結晶を含む非晶質炭素スイッチング可能な層を含んでもよい。
【００６７】
図６は、本発明の第３の例示的な実施形態に従って形成される例示的なメモリセルのメモリアレイ６００の一部を示す。基板の上に第１のメモリレベルが形成され、その上に追加のメモリレベルが形成されてもよい。メモリアレイの形成に関する詳細は、本願明細書において参照により援用されている特許文献に記載され、このようなアレイは、本発明の実施形態による方法および構造を使用することから恩恵を受けることもできる。
【００６８】
図６に示されるように、メモリアレイ６００は、それぞれワード線またはビット線として働くこともできる第１の導体６１０および６１０’と、支柱６２０および６２０’（各支柱６２０、６２０’はメモリセル５００を含む）と、それぞれビット線またはワード線として働くこともできる第２の導体６３０とを含んでもよい。第１の導体６１０、６１０’は、第２の導体６３０と実質的に直交するように示されている。メモリアレイ６００は、１つ以上のメモリレベルを含んでもよい。第１のメモリレベル６４０は、第１の導体６１０と、支柱６２０と、第２の導体６３０との組み合わせを含んでもよく、一方、第２のメモリレベル６５０は、第２の導体６３０と、支柱６２０’と、第１の導体６１０’とを含んでもよい。このようなメモリレベルの製造は、本願明細書において参照により援用されている特許文献に詳細に説明されている。
【００６９】
本発明の実施形態は、モノリシックな３次元メモリアレイの形成において有用である。モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベルの層の上に直接堆積または成長される。これに対して、積層メモリは、Leedyによる米国特許第５，９１５，１６７号（特許文献８）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが別々の基板上に最初に形成されるので、このようなメモリは、真のモノリシックな３次元メモリアレイではない。
【００７０】
関連するメモリは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００４年９月２９日出願されたHernerらによる「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH- AND LOW-IMPEDANCE STATES 」という米国特許出願第１０／９５５，５４９号（特許文献９）に記載されている。特許文献９には、図５のダイオード５１０の半導体の実施形態である垂直配向ｐ−ｉ−ｎダイオードを含むモノリシックな３次元メモリアレイが記載されている。形成時点では特許文献９のｐ−ｉ−ｎダイオードのポリシリコンは高抵抗状態にある。プログラミング電圧を印加すると、ポリシリコンの性質が永久に変化してこれを低抵抗にする。この変化はポリシリコンの配向度が増加することによって引き起こされると考えられ、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年６月８日出願されたHernerらによる「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL」という米国特許出願第１１／１４８，５３０号（特許文献１０）にさらに詳しく記載されている。
【００７１】
その全体が本願明細書において参照により援用されている、Hernerらによる米国特許第７，２８５，４６４号（特許文献１１）には、別の関連するメモリが記載されている。特許文献１１で説明されるように、ｐ−ｉ−ｎダイオードの高さを低くすることが有効な場合もある。短いダイオードには低いプログラミング電圧が必要であり、隣接するダイオード間の隙間のアスペクト比が小さくなる。非常に高いアスペクト比の隙間になると、ボイドなしに充填することは困難である。ダイオードの逆バイアスの電流漏洩を低減するには、真性領域に対して少なくとも６００オングストロームの厚さが好ましい。ｎ形の高濃度にドープされた層の上にシリコン欠乏真性層を有し、その２つがシリコンゲルマニウムの薄い真性キャップ層によって隔てられるダイオードを形成することによって、ドーパントプロファイルのより迅速な遷移が可能になり、したがってダイオード全体の高さが低くなることになる。
【００７２】
特に、類似のメモリレベルの製造に関する詳細な情報は、これまでに援用されている特許文献９および特許文献１１に記載されている。関連するメモリの製造に関するさらに多くの情報は、本発明の譲受人によって保有され、あらゆる目的のためにその全体が本願明細書において参照により援用されている、Hernerらによる「A HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献１２）に記載されている。本発明を不明瞭にしないように、このような詳細は本願明細書では繰り返さないことにするが、このような教示あるいは他の援用されている特許または特許出願は除外されないものとする。当然のことながら、前述した例には限定されないものであり、本願明細書に記載されている詳細は、その結果が本発明の範囲に含まれる限りにおいて変更、省略あるいは補強することができる。
【００７３】
前述した説明は、本発明の例示的な実施形態を開示している。本発明の範囲に含まれる前に開示された装置および方法の変更は、当業者であれば容易に明らかとなるはずである。したがって、本発明は例示的な実施形態に関連して開示されたが、当然のことながら、他の実施形態が添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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