(57)【要約】本明細書で説明される教示に従って、長い０のランがスクランブリング多項式に入ることを防ぐために、タイミング参照信号コードワードの最小桁のビットの位置に２ビットコードを挿入するためのシステムおよび方法が提供される。スクランブルされたデータストリームにおける１および０の長いランを防ぐことによって、受信エンドのＤＣ復元回路は、単純化され得、複雑さを低減してシステムの性能を高める。シリアルデジタルインターフェースは、スクランブラーの前にデータストリームの２つの最小桁のビットの値を置き換えることによって、１および０の長いランを防ぐ。２つの最小桁のビットは、１１ｂまたは００ｂから０１ｂまたは１０ｂに変えられる。
2011501540.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ伝送システムであって、該ビデオ伝送システムは、
パラレルビデオストリームを受信するように構成されたシリアルデジタルビデオトランスミッターであって、該パラレルビデオストリームは、パラレルコードワードで構成されるプリアンブルを含む、シリアルデジタルビデオトランスミッターを備え、
該シリアルデジタルビデオトランスミッターは、該パラレルビデオストリームの該プリアンブルを構成する複数の該パラレルコードワードの２つの最小桁のビットを修正するようにさらに構成され、
該シリアルデジタルビデオトランスミッターは、シリアル化プリアンブルを含むシリアルビデオ信号を生成するために該パラレルビデオストリームをシリアル化するようにさらに構成され、
複数の該パラレルコードワードの該２つの最小桁のビットの該修正は、該シリアル化プリアンブルが所定の数よりも多くの連続する１または０を含むことを防ぐ、ビデオ伝送システム。
【請求項２】
前記２つの最小桁のビットは、各データワードに対する値を交互に変える際に修正される、請求項１に記載のビデオ伝送システム。
【請求項３】
前記データストリームの前記プリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を修正することは、すべての入力データワードに対して実行される、請求項１に記載のビデオ伝送システム。
【請求項４】
前記高精細シリアル化データストリームは、超高精細シリアル化データストリームである、請求項１に記載のビデオ伝送システム。
【請求項５】
前記１または０の所定の数は、修正されるパラレルコードワードの数によって決定される、請求項１に記載のビデオ伝送システム。
【請求項６】
前記シリアル化データストリームを伝送するように構成された、前記シリアルデジタルビデオトランスミッターとシリアルデジタルビデオレシーバーとの接続をさらに備えている、請求項１に記載のビデオ伝送システム。
【請求項７】
スクランブルされた高精細シリアル化データストリームを受信するように構成されたシリアルデジタルレシーバーをさらに備えている、請求項１に記載のビデオ伝送システム。
【請求項８】
デスクランブリング多項式を前記スクランブルされた高精細シリアル化データストリームに適用して、デスクランブルされたシリアル化データストリームを生成することと、該デスクランブルされたストリームを、置き換えられた値を含む１０ビットデータワードを認識するように構成された検出器に送信することとを行うように構成されている、請求項７に記載のシリアルデジタルレシーバー。
【請求項９】
前記置き換えられた値を含む第一および第二の１０ビットデータワードの検出の前に、前記デスクランブルされたシリアル化データストリームは、パラレルデータストリームに変換される、請求項８に記載のシリアルデジタルレシーバー。
【請求項１０】
シリアルデジタルインターフェースにおける静的データの長いランを低減する方法であって、該方法は、
高精細ビデオ信号において複数の１０ビットデータワードを含むデータストリームを受信することと、
該データストリームのプリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を修正し、該データストリームにおける連続する１または０の数を低減することと
を包含し、該２つの最小桁のビットを修正した後で、スクランブリング多項式を該データストリームに適用し、スクランブルされた高精細シリアル化データストリームを生成する、方法。
【請求項１１】
前記２つの最小桁のビットは、各データワードに対する値を交互に変える際に修正される、請求項１０に記載の方法。
【請求項１２】
前記データストリームの前記プリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を置き換えることは、すべての入力データワードに対して実行される、請求項１０に記載の方法。
【請求項１３】
１または０の所定の数は、修正されるパラレルコードワードの数によって決定される、請求項１０に記載の方法。
【請求項１４】
前記高精細シリアル化データストリームは、超高精細シリアル化データストリームである、請求項１０に記載の方法。
【請求項１５】
前記スクランブルされた高精細シリアル化データストリームは、シリアルデジタルレシーバーに伝送される、請求項１０に記載の方法。
【請求項１６】
デスクランブリング多項式は、前記スクランブルされた高精細シリアル化データストリームに適用される、請求項１５に記載の方法。
【請求項１７】
前記スクランブルされたデータストリームは、修正されたコードワードを含む第一および第二の１０ビットデータワードを認識する検出器に入力される、請求項１６に記載の方法。
【請求項１８】
前記修正されたコードワードを含む前記第一および前記第二の１０ビットデータワードの検出の前に、前記デスクランブルされたシリアル化データストリームは、パラレルデータストリームに変換される、請求項１７に記載の方法。
【請求項１９】
シリアルデジタルビデオトランスミッターであって、該シリアルデジタルビデオトランスミッターは、
同期ビット挿入モジュールであって、該同期ビット挿入モジュールは、高精細ビデオ信号における複数の１０ビットデータワードを含むデータストリームを受信するように構成され、該同期ビット挿入モジュールは、該データストリームのプリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を修正するようにさらに構成され、該データストリームにおける連続する１または０の数を低減する、同期ビット挿入モジュールと、
スクランブラーであって、該スクランブラーは、該データストリームにスクランブリング多項式を適用し、スクランブルされた高精細シリアル化データストリームを生成するように構成されている、スクランブラーと
を含む、シリアルデジタルビデオトランスミッター。
【請求項２０】
マルチプレクサーをさらに含む、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【請求項２１】
パラレルデータストリームをシリアル化データストリームに変換するように構成されたパラレル−シリアルコンバーターをさらに含む、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【請求項２２】
１または０の所定の数は、修正されるパラレルコードワードの数によって決定される、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【請求項２３】
前記２つの最小桁のビットは、各データワードに対する値を交互に変える際に修正される、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【請求項２４】
前記データストリームの前記プリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を修正することは、すべての入力データワードに対して実行される、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【請求項２５】
前記高精細シリアル化データストリームは、超高精細シリアル化データストリームである、請求項１９に記載のシリアルデジタルビデオトランスミッター。
【発明の詳細な説明】
【技術分野】
【０００１】
（分野）
本特許文書において説明される技術は、概して、ビデオシステムにおいて用いられるシリアルデータインターフェースに関する。より具体的には、高精細シリアル化（ｓｅｒｉａｌｉｚｅｄ）データストリームの最小桁のビット位置に、２ビットコードを挿入するシステムおよび方法が提供される。
【背景技術】
【０００２】
（背景）
放送用ビデオシステムおよび業務用ビデオシステムにおいて用いられるシリアルデジタルインターフェース（ＳＤＩ）は、スクランブリング多項式およびＮＲＺＩ符号化を用いる。スクランブラーが適切に導入されるとき、すべてのレジスターをクリアする入力パターンがある。残っている入力データがすべて０であるとき、０のみがスクランブラーから発せられる。合法的なビデオ信号は、すべて０のデータワードを含むことを制限されているが、合法的なビデオ信号は、実際にビデオの現在行の最初と最後を識別するために用いられるタイミング参照信号（ＴＲＳ）コードワードにおいて現れる。
【０００３】
複数の高精細ビデオ信号は、ＳＭＰＴＥ２９２の６．１条項において要求されているように、輝度（ｌｕｍａ）チャネルおよび彩度（ｃｈｒｏｍａ）チャネルに対して別個のＴＲＳコードワードを用いる。したがって、ビデオの各行に対して、輝度チャネルに対する一対のＥＡＶ／ＳＡＶコードワードと、彩度チャネルに対する別の一対のＥＡＶ／ＳＡＶコードワードとがある。これらのストリームがシリアル化よりも前に多重化されるとき、ＴＲＳコードワードもまた多重化され、シリアル化の後に４０個の連続する０を生じさせる。スクランブラーが適切に導入される場合には、このことは、スクランブラーから５９個の連続する０、あるいはＮＲＺＩ符号器から５９個の連続する１または０をもたらす。
【０００４】
ＳＭＰＴＥ４２５Ｍもまた、２つのＳＭＰＴＥ２９２データストリームを単一の１０ビットの多重化されたデータストリームの中にマッピング（レベルＢマッピング）する仮想インターフェースを規定する。このことは、ＴＲＳ、行番号およびＣＲＣコードワードをもたらす。スクランブラーにフィードするシリアル化ストリームは、多重化されたＴＲＳコードワードの間に８０個の連続する０を含む。このことは、ＮＲＺＩ符号器が９９個までの連続する１または０を発生させることが可能であることを意味する。
【０００５】
設備、機器ラックおよび外部の放送車両との物理リンクの数を低減するようにというビデオ業界内の要請は、多重高精細ビデオ信号をより高い帯域幅のシリアルインターフェースの上に組み合わせることによって取り組まれ得る。このことはまた、シリアルビデオルーターのような大型機器の中で、高速相互接続の大きさと複雑さとを低減するようにという要請でもある。ビデオデータストリームを多重化することによって多数の高精細信号を結合することは、連結されたＴＲＳコードワードに起因して、はるかに長い０のランをもたらす。
【０００６】
これらの０または１の長いランは、ケーブル等化および／またはＤＣ復元を使用する受信デバイスにおいて最適でない性能をもたらし得、データの誤りまたは元のデータを回復できないことをもたらす。ＤＣオフセットは、１または０の長いランによって作られ、信号が受信エンドにおいて「ＤＣ復元される」ことを要求する。ＤＣ復元処理は、望ましくないジッターを付加し得、タイミングマージンを低減する。
【発明の概要】
【課題を解決するための手段】
【０００７】
（概要）
本明細書で説明される教示に従って、長い０のランがスクランブリング多項式に入力されることを防ぐために、ＴＲＳコードワードの最小桁のビット（ＬＳＢ）位置に２ビットコードを挿入するためのシステムおよび方法が提供される。スクランブルされたデータストリームにおいて１および０の長いランを防ぐことによって、受信エンドのＤＣ復元回路は、単純化され得、複雑さを低減してシステムの性能を高める。
【０００８】
シリアルデジタルインターフェースにおける静的データの長いランを低減する方法は、以下の複数のステップを包含し得、この複数のステップは、高精細ビデオ信号における複数の１０ビットデータワードを含むデータストリームを受信するステップと、データストリームのプリアンブルにおける複数の１０ビットデータワードの２つの最小桁のビットの各々を修正し、データストリームにおいて連続する１および０の数を低減するステップと、２つの最小桁のビットを修正した後に、スクランブリング多項式をデータストリームに適用し、スクランブルされた高精細シリアル化データストリームを生成するステップとである。
【０００９】
１つの例示的なシステムは、パラレルビデオストリームを受信するように構成されたシリアルデジタルビデオトランスミッターを備えるビデオ伝送システムを含み得、上記パラレルビデオストリームは、パラレルコードワードで構成されたプリアンブルを含み、上記シリアルデジタルビデオトランスミッターは、パラレルビデオストリームのプリアンブルを構成する複数のパラレルコードワードの２つの最小桁のビットを修正するようにさらに構成され、上記シリアルデジタルビデオトランスミッターは、パラレルビデオストリームをシリアル化してシリアル化プリアンブルを含むシリアルビデオ信号を生成するようにさらに構成され、複数の上記パラレルコードワードの２つの最小桁のビットの修正は、シリアル化プリアンブルが所定の数よりも多い連続する１または０の数を含むことを防ぐ。
【図面の簡単な説明】
【００１０】
【図１】図１は、高精細データストリームの２つの最小桁のビットの中に同期ビットを挿入するように構成された、例示的なシリアルデジタルビデオインターフェースのシステム図である。
【図２】図２は、多重化されたタイミング参照信号プリアンブルを例示する。
【図３】図３および図４は、シリアル化タイミング参照信号プリアンブルの例である。
【図４】図３および図４は、シリアル化タイミング参照信号プリアンブルの例である。
【図５】図５は、パラレルデータストリームの２つの最小桁のビットの中に同期ビットを挿入する例である。
【図６】図６は、同期ビットがデータストリームの中に挿入された後のシリアル化３ＦＦｈワードの例である。
【図７】図７は、同期ビットがデータストリームの中に挿入された後のシリアル化０００ｈワードの例である。
【図８】図８は、同期ビットがデータストリームの中に周期的に挿入された後のシリアル化０００ｈワードの例である。
【発明を実施するための形態】
【００１１】
（詳細な説明）
図１は、本明細書で説明されるシステムおよび方法が用いられ得るシステムの一例である。ビデオ伝送システム１０１は、データストリームの中に同期ビットを挿入するために構成される。このシステムは、シリアル化データストリームを生成するように構成されたシリアルデジタルビデオトランスミッター１０２を含む。一実施形態において、シリアルデジタルビデオトランスミッターは、ＡＳＩＣ、ＤＳＰまたは当業者によって公知の他のデジタル論理デバイス上に含まれ得る。シリアルデジタルビデオトランスミッター１０２は、ビデオデータマルチプレクサー１０３を含み、ビデオデータマルチプレクサー１０３は、多重化されたデータストリームを同期ビット挿入モジュール１０４に送信する。以下でより詳細に説明されるように、同期ビット挿入モジュール１０４は、データストリームにおいて連続する１または０の数を低減するために、データストリームのプリアンブルにおけるデータワードの少なくとも２つの有意なビットを修正する。同期ビット挿入モジュール１０４に続くパラレルデータストリームは、パラレル−シリアルコンバーター１０５に送信される。スクランブラー１０６は、シリアル化データストリームにスクランブリング多項式を適用する。スクランブルされたシリアル化データストリームは、ビデオ接続１０７（電気ビデオケーブルまたは光学ビデオケーブルおよびワイヤレス接続を含むが、これらに限定されない）を介して、シリアルデジタルビデオレシーバー１１２に伝送される。デスクランブリング多項式は、シリアル−パラレルコンバーター１０９への伝送の前に、デスクランブラー１０８において、スクランブルされたシリアル化データストリームに適用される。シリアル化データストリームは、シリアル−パラレルコンバーター１０９に、次いで同期ビット検出１１０に送信され、同期ビット検出１１０は、同期ビット挿入モジュール１０４によってシリアル化データストリームの中に挿入された同期ビットを検出するように構成される。次いで、データストリームは、ビデオデータデマルチプレクサー１１１に伝送される。ここで、個々のデータストリームは、ビデオ処理ＡＳＩＣ／ＦＰＧＡ１１３によって処理される。
【００１２】
ここで図２を参照すると、シリアル化の前に、データストリームが多重化されるとき、結果は、パラレルビデオデータストリーム２０１である。多重化される前に、複数のパラレルビデオ信号の各々に対するＴＲＳプリアンブル２０１およびＴＲＳプリアンブル２０２は、すべて１の２つの１０ビットワード（３ＦＦｈ）と、すべて０の４つの１０ビットワード（０００ｈ）とからなる。よって、４つの多重化された２．９７Ｇｂ／ｓ（３Ｇ−ＳＤＩ）ストリームに対して、多重化されたＴＲＳプリアンブル２０１は、２４ワードの長さ（８×３ＦＦｈおよび１６×０００ｈ）である。４つの多重化された１．４８５Ｇｂ／ｓ（ＨＤ−ＳＤＩ）に対して、多重化されたＴＲＳプリアンブル２０２は、４８ワードの長さ（１６×３ＦＦｈおよび３２×０００ｈ）である。
【００１３】
図２に示されるデータストリームがシリアル化されるとき、１と０との長いランがスクランブラーの中にフィードされる。図３および図４において、パラレルデータストリーム３０１およびパラレルデータストリーム４０１のプリアンブルがシリアル化され、シリアルデータストリーム３０２−３０３およびシリアルデータストリーム４０２−４０３がもたらされる。パラレルデータストリーム３０１およびパラレルデータストリーム４０１の複数の３ＦＦｈワードは、連続する１である３０２および連続する１である４０２によってシリアル化形式で表され、パラレルデータストリームのシリアル化０００ｈコードワードが後に続き、パラレルデータストリームのシリアル化０００ｈコードワードは、連続する０である４０３と、連続する０である３０３とによって表される。図３において、４つの多重化された２．９７Ｇｂ／ｓ（３Ｇ−ＳＤＩ）シリアル化データストリーム３０２−３０３は、８０個の連続する１である３０２を含み、８０個の連続する１である３０２は、その後に１６０個の連続する０である３０３が続く。図４において、８つの多重化された１．４８５Ｇｂ／ｓ（ＨＤ−ＳＤＩ）シリアル化データストリーム４０２−４０３は、１６０個の連続する１である４０２を含み、１６０個の連続する１である４０２は、その後に３２０個の連続する０である４０３が続く。
【００１４】
シリアルデータストリーム３０２−３０３およびシリアルデータストリーム４０２−４０３が、以下で述べられる式１および式２における多項式を用いてスクランブルされるとき、１７９個の０または１のランが図３におけるシリアル化データストリーム３０２−３０３から生成され、３３９個の０または１のランが図４におけるシリアル化データストリーム４０２−４０３から生成されることは可能である。これらの０または１の長いランは、たまにではあるが、シリアル化リンク上に望ましくないＤＣオフセットをもたらす。
式１−ＮＲＺ生成器多項式：Ｇｌ（Ｘ）＝Ｘ＾９＋Ｘ＾４＋１
式２−ＮＲＺＩ生成器多項式：Ｇ２（Ｘ）＝Ｘ＋１
ここで図５を参照すると、提案されたシリアルデジタルビデオトランスミッターは、スクランブラー１０６より前に、「同期ビット」５０１をパラレルデータストリーム５０３およびパラレルデータストリーム５０４の２つのＬＳＢ  ５０２の中に挿入することによって、１と０との長いランを防ぐ。コードワード５０３およびコードワード５０４は、パラレルデータストリーム２０１およびパラレルデータストリーム２０２からの単一のコードワードを表す。コードワード５０３は、３ＦＦｈ  ＴＲＳコードワードを表し、コードワード５０４は、０００ｈ  ＴＲＳコードワードを表す。コードワード５０３およびコードワード５０４の２つのＬＳＢ  ５０２は、１１ｂまたは００ｂから０１ｂまたは１０ｂ、すなわち「同期ビット」記号５０１に修正される。このことは、ＴＲＳプリアンブル２０１の３ＦＦｈワードおよび０００ｈワードに対する２つの可能な値の各々をもたらす。次いで、元の３ＦＦｈ  ＴＲＳコードワードに対する２つの可能な値は、３ＦＤｈ  ５０５と３ＦＥｈ  ５０６とである。次いで、元の０００ｈ  ＴＲＳコードワードに対する２つの可能な値は、００ｌｈ  ５０７と００２ｈ  ５０８とである。３ＦＦｈおよび０００ｈもまた、補助データフラグ（ＡＤＦ）プリアンブルにおいて発生し得るので、０００ｈ／３ＦＦｈ／３ＦＦｈの組み合わせにおいて、これらのデータワードもまた、同期ビット挿入モジュール１０４の対象になる。
【００１５】
図６および図７に示されるように、パラレルデータストリーム６０１、６０２、７０１および７０２は、修正され、その結果、代わりに、同期ビット値が各データワードに対して０１ｈの後に１０ｈが続く順序で挿入される。いったん同期ビット挿入およびパラレル−シリアル変換が起こると、スクランブラーにフィードするシリアル化データストリーム、ＬＳＢは、最初に、ＴＲＳプリアンブル２０１およびＴＲＳプリアンブル２０２（またはＡＤＦプリアンブル）の間、１０個の１または０の最大ランを含むのみである。スクランブルした後で、可能な１または０の最大ランは２９である。
【００１６】
同期ビット挿入は、３ＦＦｈデータワードおよび０００ｈデータワードに適用されるのみであり、このことは、ＴＲＳプリアンブルおよびＡＤＦプリアンブルにおいて一意的に発生する。修正されたプリアンブル値３ＦＤｈ、３ＦＥｈ、００ｌｈおよび００２ｈは、依然として違法なコードワードであり、したがって、それらは、有効なビデオデータストリーム内には現れ得ない。これらのデータ値は、依然として十分に一意的であり、結果として、ＴＲＳを用いるデータストリームの同期は可能である。代替案として、ＴＲＳおよびＡＤＦ検出ブロックは、１０ビットデータワードの上位の８ビットのみを見る必要があり、このことは、データストリームに同期するためには、変わらないままである。
【００１７】
１および０のより長いランがこのデータ伝送システムによって許容され得る場合には、同期ビット挿入は、より周期的でなく実行され得る。同期ビット挿入に続いて生成される連続する１および０の所定の数は、コードワードの同期ビット挿入の頻度によって決定される。例えば、図８に示されるように、データストリーム８０１およびデータストリーム８０２における１つおきの入力データワードが修正される。このことは、より悪い場合のランであるスクランブラーの中への２０個の０をもたらす。スクランブルした後で、１または０の可能な最大ランは３９である。
【００１８】
この書面による説明は、最良の態様を含めて例を用いて本発明を開示し、また、当業者が本発明を作り、用いることを可能にする。本発明の特許取得可能な範囲は、当業者に発生する他の例を含み得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2011501540.tif 000011
2011501540.tif 000012