(57)【特許請求の範囲】
【請求項１】
少なくとも第１および第２のｎＦＥＴ領域と少なくとも第１および第２のｐＦＥＴ領域とを有する基板と、
前記第１のｎＦＥＴ領域の上の前記基板上の少なくとも１つのロジックｎＦＥＴと、
前記第１のｐＦＥＴ領域の上の前記基板上の少なくとも１つのロジックｐＦＥＴと、
前記第２のｎＦＥＴ領域の上の前記基板上の少なくとも１つのＳＲＡＭ  ｎＦＥＴと、
前記第２のｐＦＥＴ領域の上の前記基板上の少なくとも１つのＳＲＡＭ  ｐＦＥＴとを含み、
前記ロジックｎＦＥＴ、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含み、
前記ロジックｎＦＥＴゲート・スタックが、前記高Ｋ層から前記金属層を分離するキャッピング層をさらに含み、前記キャッピング層が、前記ＳＲＡＭ  ｎＦＥＴのしきい値電圧に対して前記ロジックｎＦＥＴのしきい値電圧を負にシフトするようにさらに構成され、
前記第１および第２のｎＦＥＴ領域は、シリコンを含み、
前記第１および第２のｐＦＥＴ領域は、結晶性シリコン・ゲルマニウムを含み、
前記ＳＲＡＭ  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムは、前記ロジック  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムよりも、低減したゲルマニウム比を与えて前記ＳＲＡＭ  ｐＦＥＴのしきい値をシフトさせ、  
前記キャッピング層が、酸化ランタン、酸化マグネシウム、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含むことを特徴とする半導体デバイス。
【請求項２】
前記低減したゲルマニウム比は３０％未満である、請求項１記載のデバイス。
【請求項３】
前記基板が、シリコン・オン・インシュレータ基板およびバルク・シリコン基板のうちの１つまたは複数を含む、請求項１又は２に記載のデバイス。
【請求項４】
前記金属層が、窒化チタン、窒化タンタル、窒化タンタルアルミニウム、窒化チタンアルミニウム、および炭化タンタルのうちの１つまたは複数を含む、請求項１ないし３のいずれかに記載のデバイス。
【請求項５】
前記高Ｋ層が、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、窒化ケイ酸ハフニウム、酸化タンタル、酸化チタン、酸化アルミニウム、および前記の高Ｋ物質のうちの少なくとも１つを含む混合物のうちの１つまたは複数を含む、請求項１ないし４のいずれかに記載のデバイス。
【請求項６】
前記ロジックｎＦＥＴ、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴゲート・スタックがそれぞれ、前記金属層の上のシリコン層をさらに含む、請求項１ないし５のいずれかに記載のデバイス。
【請求項７】
前記シリコン層が、ポリシリコンおよびアモルファス・シリコンのうちの１つまたは複数を含む、請求項６記載のデバイス。
【請求項８】
前記ロジックｎＦＥＴ、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴゲート・スタックがそれぞれ、前記基板から前記高Ｋ層を分離する界面層誘電体をさらに含む、請求項１ないし７のいずれかに記載のデバイス。
【請求項９】
前記基板が、前記第１のｎＦＥＴ領域、前記第２のｎＦＥＴ領域、前記第１のｐＦＥＴ領域、および前記第２のｐＦＥＴ領域のうちの少なくとも２つの間に存在する１つまたは複数の浅いトレンチ分離領域をさらに含む、請求項１ないし８のいずれかに記載のデバイス。
【請求項１０】
半導体デバイスを形成する方法であって、
少なくとも１つのロジックｎＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｎＦＥＴ領域と、少なくとも１つのロジックｐＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｐＦＥＴ領域とを有する基板を用意するステップと、
前記ロジックｐＦＥＴ領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップと、
前記ロジックｎＦＥＴ領域、前記ＳＲＡＭ  ｎＦＥＴ領域、前記ロジックｐＦＥＴ領域、および前記ＳＲＡＭ  ｐＦＥＴ領域の上に界面層誘電体を成長させるステップと、
前記界面層誘電体の上に高Ｋ層を付着させるステップと、
前記界面層誘電体とは反対側の前記高Ｋ層の上の前記ロジックｎＦＥＴ領域内にキャッピング層を形成するステップと、
前記ロジックｎＦＥＴ領域内の前記キャッピング層の上ならびに前記ＳＲＡＭ  ｎＦＥＴ領域、前記ロジックｐＦＥＴ領域、および前記ＳＲＡＭ  ｐＦＥＴ領域内の前記高Ｋ層の上に金属層を付着させるステップと、
前記金属層の上にシリコン層を付着させるステップと、
前記界面層誘電体、前記高Ｋ層、前記キャッピング層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ロジックｎＦＥＴ領域の上にロジックｎＦＥＴゲート・スタックを形成し、前記界面層誘電体、前記高Ｋ層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ＳＲＡＭ  ｎＦＥＴ領域の上にＳＲＡＭ  ｎＦＥＴゲート・スタック、前記ロジックｐＦＥＴ領域の上にロジックｐＦＥＴゲート・スタック、および前記ＳＲＡＭ  ｐＦＥＴ領域の上にＳＲＡＭ  ｐＦＥＴゲート・スタックを形成するステップと、を含み、
前記キャッピング層は、前記ＳＲＡＭ  ｎＦＥＴのしきい値電圧に対して前記ロジックｎＦＥＴのしきい値電圧を負にシフトするようにさらに構成され、
前記ＳＲＡＭ  ｐＦＥＴ領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップを更に含み、
前記ＳＲＡＭ  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムは、前記ロジック  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムよりも、低減したゲルマニウム比を有するように構成され、  
前記キャッピング層が、酸化ランタン、酸化マグネシウム、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含む、方法。
【請求項１１】
半導体デバイスを形成する方法であって、
少なくとも１つのロジックｎＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｎＦＥＴ領域と、少なくとも１つのロジックｐＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｐＦＥＴ領域とを有する基板を用意するステップと、
前記ロジックｐＦＥＴ領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップと、
前記ロジックｎＦＥＴ領域、前記ＳＲＡＭ  ｎＦＥＴ領域、前記ロジックｐＦＥＴ領域、および前記ＳＲＡＭ  ｐＦＥＴ領域の上に界面層誘電体を成長させるステップと、
前記界面層誘電体の上に高Ｋ層を付着させるステップと、
前記界面層誘電体とは反対側の前記高Ｋ層の上の前記ロジックｎＦＥＴ領域および前記ＳＲＡＭ  ｐＦＥＴ領域内にキャッピング層を形成するステップと、
前記ロジックｎＦＥＴ領域および前記ＳＲＡＭ  ｐＦＥＴ領域内の前記キャッピング層の上ならびに前記ＳＲＡＭ  ｎＦＥＴ領域および前記ロジックｐＦＥＴ領域内の前記高Ｋ層の上に金属層を付着させるステップと、
前記金属層の上にシリコン層を付着させるステップと、
前記界面層誘電体、前記高Ｋ層、前記キャッピング層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ロジックｎＦＥＴ領域の上にロジックｎＦＥＴゲート・スタックおよび前記ＳＲＡＭ  ｐＦＥＴ領域の上にＳＲＡＭ  ｐＦＥＴゲート・スタックを形成し、前記界面層誘電体、前記高Ｋ層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ＳＲＡＭ  ｎＦＥＴ領域の上にＳＲＡＭ  ｎＦＥＴゲート・スタックおよび前記ロジックｐＦＥＴ領域の上にロジックｐＦＥＴゲート・スタックを形成するステップと、を含み、
前記キャッピング層は、前記ＳＲＡＭ  ｎＦＥＴがロジック  ｎＦＥＴのしきい値電圧より高いしきい値電圧を有し、前記ＳＲＡＭ  ｐＦＥＴはロジック  ｐＦＥＴのしきい値電圧より高いしきい値電圧を有するようにさらに構成され、
前記ＳＲＡＭ  ｐＦＥＴ領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップを更に含み、  
前記キャッピング層が、酸化ランタン、酸化マグネシウム、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含む、方法。
【請求項１２】
少なくとも第１および第２のｎＦＥＴ領域と少なくとも第１および第２のｐＦＥＴ領域とを有する基板と、
前記第１のｎＦＥＴ領域の上の前記基板上の少なくとも１つのロジックｎＦＥＴと、
前記第１のｐＦＥＴ領域の上の前記基板上の少なくとも１つのロジックｐＦＥＴと、
前記第２のｎＦＥＴ領域の上の前記基板上の少なくとも１つのＳＲＡＭ  ｎＦＥＴと、  前記第２のｐＦＥＴ領域の上の前記基板上の少なくとも１つのＳＲＡＭ  ｐＦＥＴとを含み、
前記ロジックｎＦＥＴ、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含み、
前記ロジックｎＦＥＴゲート・スタックが、前記高Ｋ層から前記金属層を分離するキャッピング層をさらに含み、前記キャッピング層が、前記ＳＲＡＭ  ｎＦＥＴのしきい値電圧に対して前記ロジックｎＦＥＴのしきい値電圧を負にシフトするようにさらに構成され、
前記第１および第２のｎＦＥＴ領域は、シリコンを含み、
前記第１および第２のｐＦＥＴ領域は、結晶性シリコン・ゲルマニウムを含み、
前記ＳＲＡＭ  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムは、前記ロジック  ｐＦＥＴに含まれる前記結晶性シリコン・ゲルマニウムよりも、低減したゲルマニウム比を与えて前記ＳＲＡＭ  ｐＦＥＴのしきい値をシフトさせ、
前記キャッピング層が、酸化ランタン、酸化マグネシウム、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含むことを特徴とする、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、詳細には、相互に異なるしきい値電圧要件を有する集積回路内の複数のトランジスタを結合するための技法に関する。
【背景技術】
【０００２】
集積回路は一般に、相互に組み合わせた多種多様なトランジスタ・タイプを含む。一例として、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）またはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）トランジスタなどのランダム・アクセス・メモリ・トランジスタは、多くの構成で多様なロジック・トランジスタ（logic transistor）と組み合わせて使用される。しかし、異なるトランジスタの集積化に関連する難題として、それぞれのタイプのトランジスタは一般に、他のタイプのトランジスタが必要とするものとは異なるしきい値電圧（Ｖt）を必要とする。たとえば、ＳＲＡＭトランジスタとロジック・トランジスタを結合する集積回路構成では、ＳＲＡＭトランジスタは典型的に、ロジック・トランジスタのＶtより高いＶtを必要とする。このＶtの差は、ロジック・トランジスタと比べると、ＳＲＡＭトランジスタの方が電力要件が比較的低いためである。
【０００３】
従来の設計では、このような異なるＶt要件に対してドーピングで対処している。具体的には、余分なドーピング・ステップを実行して、ロジック・トランジスタに対してＳＲＡＭトランジスタのＶtを変更し、逆もまた同様である。しかし、この手法には注目すべき欠点がある。トランジスタのＶtはドーピングによって決定されるので、一貫したＶtを達成するためにあるデバイスと他のデバイスのドーピングが一貫したものでなければならない。すなわち、ドーパントの変動は、生産したかなりの数のデバイスで発生する可能性があり、その結果、トランジスタのばらつきが発生する。トランジスタのばらつきの結果、デバイスのばらつきが発生し、そのため、デバイスのパフォーマンスに影響する。デバイスのフィーチャ・サイズをスケーリングするにつれて、ドーパントの変動ならびにデバイスのばらつきの影響はさらに顕著なものになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第２００６／０２８９９４８号
【特許文献２】米国特許出願第２００６／０２４４０３５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、異なるＶt要件を有する複数のトランジスタを結合するための改良された技法が望ましい。
【課題を解決するための手段】
【０００６】
本発明は、相互に異なるしきい値電圧（Ｖt）要件を有する複数のトランジスタを結合するための技法を提供する。本発明の一態様では、半導体デバイスが提供される。この半導体デバイスは、少なくとも第１および第２のｎチャネル電界効果トランジスタ（ｎＦＥＴ）領域と少なくとも第１および第２のｐチャネル電界効果トランジスタ（ｐＦＥＴ）領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上の少なくとも１つのロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上の少なくとも１つのロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上の少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上の少なくとも１つのＳＲＡＭ  ｐＦＥＴとを含む。ロジックｎＦＥＴ、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴのそれぞれは、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ  ｎＦＥＴ、およびＳＲＡＭ  ｐＦＥＴのうちの１つまたは複数のＶtに対してロジックｎＦＥＴのＶtをシフトするようにさらに構成される。
【０００７】
本発明の他の態様では、半導体デバイスを形成する方法が提供される。この方法は以下の諸ステップを含む。少なくとも１つのロジックｎＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｎＦＥＴ領域と、少なくとも１つのロジックｐＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｐＦＥＴ領域とを有する基板を用意する。ロジックｐＦＥＴ領域内に結晶性シリコン・ゲルマニウムを選択的に形成する。ロジックｎＦＥＴ領域、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上に界面層誘電体（interfacial layer dielectric）を成長させる。界面層誘電体の上に高Ｋ層を付着させる。界面層誘電体とは反対側の高Ｋ層の上のロジックｎＦＥＴ領域内にキャッピング層を形成する。ロジックｎＦＥＴ領域内のキャッピング層の上ならびにＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域内の高Ｋ層の上に金属層を付着させる。金属層の上にシリコン層を付着させる。界面層誘電体、高Ｋ層、キャッピング層、金属層、およびシリコン層を貫通するエッチングを実行して、ロジックｎＦＥＴ領域の上にロジックｎＦＥＴゲート・スタックを形成し、界面層誘電体、高Ｋ層、金属層、およびシリコン層を貫通するエッチングを実行して、ＳＲＡＭ  ｎＦＥＴ領域の上にＳＲＡＭ  ｎＦＥＴゲート・スタック、ロジックｐＦＥＴ領域の上にロジックｐＦＥＴゲート・スタック、およびＳＲＡＭ  ｐＦＥＴ領域の上にＳＲＡＭ  ｐＦＥＴゲート・スタックを形成する。
【０００８】
他の態様から見ると、本発明は半導体デバイスを形成するための他の一実施形態を提供する。この方法は以下の諸ステップを含む。少なくとも１つのロジックｎＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｎＦＥＴ領域と、少なくとも１つのロジックｐＦＥＴ領域と、少なくとも１つのＳＲＡＭ  ｐＦＥＴ領域とを有する基板を用意する。ロジックｎＦＥＴ領域、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上に界面層誘電体を成長させる。界面層誘電体の上に高Ｋ層を付着させる。界面層誘電体とは反対側の高Ｋ層の上のロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域内にキャッピング層を形成する。ロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域内のキャッピング層の上ならびにＳＲＡＭ  ｎＦＥＴ領域およびロジックｐＦＥＴ領域内の高Ｋ層の上に金属層を付着させる。金属層の上にシリコン層を付着させる。界面層誘電体、高Ｋ層、キャッピング層、金属層、およびシリコン層を貫通するエッチングを実行して、ロジックｎＦＥＴ領域の上にロジックｎＦＥＴゲート・スタックおよびＳＲＡＭ  ｐＦＥＴ領域の上にＳＲＡＭ  ｐＦＥＴゲート・スタックを形成し、界面層誘電体、高Ｋ層、金属層、およびシリコン層を貫通するエッチングを実行して、ＳＲＡＭ  ｎＦＥＴ領域の上にＳＲＡＭ  ｎＦＥＴゲート・スタックおよびロジックｐＦＥＴ領域の上にロジックｐＦＥＴゲート・スタックを形成する。
【０００９】
この方法は以下の諸ステップをさらに含むことができる。ロジックｎＦＥＴ領域およびＳＲＡＭ  ｎＦＥＴ領域の上に引っ張り窒化シリコン層（tensile silicon nitride layer）を付着させる。ロジックｐＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域を酸化させる。ロジックｐＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域の上に圧縮窒化シリコン層（compressive silicon nitride layer）を付着させる。
【００１０】
以下の詳細な説明ならびに図面を参照することにより、本発明ならびに本発明の追加の特徴および利点をより完全に理解することができる。
【００１１】
次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態について説明する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図２】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図３】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図４】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図５】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図６】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図７】本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。
【図８】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図９】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１０】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１１】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１２】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１３】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１４】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。
【図１５】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図１６】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図１７】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図１８】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図１９】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２０】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２１】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２２】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２３】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２４】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２５】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２６】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２７】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２８】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図２９】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図３０】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図３１】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図３２】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図３３】本発明の一実施形態により集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。
【図３４】本発明の一実施形態によりキャッピング層を含む高Ｋ／金属ゲート・スタックを有するｎチャネル金属酸化物半導体キャパシタ（ｎＭＯＳＣＡＰ）内のフラット・バンド電圧（Ｖfb）シフトを示すグラフである。
【発明を実施するための形態】
【００１３】
図１〜図７は、集積スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。このデバイスは、たとえば、複数のＳＲＡＭおよびロジック・トランジスタを有する集積回路を含むことができる。
【００１４】
集積ＳＲＡＭ−ロジック・デバイスの場合、ロジック・トランジスタのしきい値電圧（Ｖt）に比べてＳＲＡＭトランジスタのＶtを正確かつ一貫して変更できることが望ましい。たとえば、ＳＲＡＭトランジスタは、ロジック・トランジスタより高いＶtを必要とする可能性がある。以下に詳細に説明するように、本発明の技法は、高Ｋ／金属ゲート・スタックを有するトランジスタを伴う。ゲート・スタックのうちの１つまたは複数でキャッピング層を選択的に使用することができるか、または対応するトランジスタ（複数も可）のＶtを変更するために結晶性シリコン・ゲルマニウム（ｃＳｉＧｅ）を選択的に成長させることができるか、あるいはその両方が可能である。
【００１５】
図１に示されているように、基板１０４を用意する。基板１０４は、シリコン・オン・インシュレータ（ＳＯＩ）基板またはバルク・シリコン（Ｓｉ）基板を含むことができる。模範的な一実施形態によれば、基板１０４は、絶縁体（二酸化シリコン（ＳｉＯ2）など）の上にＳｉ層を有するＳＯＩ基板を含み、Ｓｉ層は約５ナノメートル（ｎｍ）〜約１００ｎｍの厚さを有する。
【００１６】
基板１０４には、ＳＲＡＭおよびロジック両方のｎチャネル電界効果トランジスタ（ｎＦＥＴ）領域とｐチャネル電界効果トランジスタ（ｐＦＥＴ）領域が画定されている。具体的には、図１に示されている模範的な実施形態によれば、基板１０４は、ロジックｎＦＥＴ領域１０６、ＳＲＡＭ  ｎＦＥＴ領域１０８、ロジックｐＦＥＴ領域１１０、およびＳＲＡＭ  ｐＦＥＴ領域１１２を含む。ロジックｎＦＥＴ領域１０６およびＳＲＡＭ  ｎＦＥＴ領域１０８のそれぞれは、Ｓｉを含み、ｐ型ドーパントでドーピングされる。ロジックｐＦＥＴ領域１１０およびＳＲＡＭ  ｐＦＥＴ領域１１２のそれぞれもＳｉを含み、ｎ型ドーパントでドーピングされる。以下に説明するように、ロジックｐＦＥＴ領域１１０およびＳＲＡＭ  ｐＦＥＴ領域１１２のそれぞれにｃＳｉＧｅが形成される。ＳＲＡＭ  ｐＦＥＴ領域１１２内のｃＳｉＧｅは、低減したゲルマニウム（Ｇｅ）比（fraction）を有することになる。一例としてのみ、ＳＲＡＭ  ｐＦＥＴ領域１１２内のｃＳｉＧｅは、約３０パーセント（％）未満、好ましくは約１５％〜約２５％のＧｅ比を有することができる。比較すると、ロジックｐＦＥＴ領域１１０内のｃＳｉＧｅは、約３０％〜約４０％のＧｅ比を有することができる。たとえば、ｃＳｉＧｅの成長中に、Ｇｅの量を調整するためのプロセスは、当業者には既知のものであり、このため、本明細書ではこれ以上説明しない。
【００１７】
デバイスの上にハードマスク層を付着させ、それにパターン形成して、ｎＦＥＴ領域の上、すなわち、ｎＦＥＴ領域１０６およびＳＲＡＭ  ｎＦＥＴ領域１０８の上にハードマスク１１４を形成する。ロジックｎＦＥＴ領域１０６およびＳＲＡＭ  ｎＦＥＴ領域１０８をシールドするハードマスク１１４により、次に、それぞれロジックｐＦＥＴ領域１１０およびＳＲＡＭ  ｐＦＥＴ領域１１２内にｃＳｉＧｅ１１３および１１５を選択的に形成し、すなわち、成長させる。上述の通り、ＳＲＡＭ  ｐＦＥＴ領域１１２は、たとえば、ロジックｐＦＥＴ領域１１０と比べると、低減したＧｅ比を有する。模範的な一実施形態によれば、２つのｐＦＥＴ領域間のこの変動は、２ステップ・マスキング・プロセスを使用して達成され、そのプロセスでは、まずロジックｐＦＥＴ領域１１０の上にマスク（図示せず）を置き、低減したＧｅ比を有するＳＲＡＭ  ｐＦＥＴ領域１１２内にｃＳｉＧｅを形成する。そのマスクを除去し、ＳＲＡＭ  ｐＦＥＴ領域１１２の上に第２のマスク（図示せず）を置き、ロジックｐＦＥＴ領域１１０内にｃＳｉＧｅを形成する。次に、第２のマスクを除去する。この２ステップ・マスキング・プロセスは、ハードマスク１１４を所定の位置に置いて実行する。この２ステップ・マスキング・プロセスの順序は重要ではなく、まずロジックｐＦＥＴ領域内にｃＳｉＧｅを形成し、次に低減したＧｅ比を有するｃＳｉＧｅをＳＲＡＭ  ｐＦＥＴ領域１１２内に形成するという順序で実行することができる。
【００１８】
図２に示されているように、ハードマスク１１４を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク１１４を剥離する。
【００１９】
図３に示されているように、ｎＦＥＴ／ｐＦＥＴ領域の上に界面層（ＩＬ）誘電体１１６を成長させる。模範的な一実施形態によれば、ＩＬ誘電体１１６はＳｉＯ2を含む。次に、ＩＬ誘電体１１６内に（たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより）窒素を取り入れる。次に、ｎＦＥＴ／ｐＦＥＴ領域とは反対側のＩＬ誘電体１１６の上に高Ｋ層１１８を付着させる。模範的な一実施形態によれば、高Ｋ層１１８は、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、ケイ酸ハフニウム（ＨｆＳｉＯ2）、窒化ケイ酸ハフニウム（ＨｆＳｉＯＮ）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、および上記の高Ｋ物質のうちの少なくとも１つを含む混合物のうちの１つまたは複数を含む。
【００２０】
ＩＬ誘電体１１６とは反対側の高Ｋ層１１８の上にキャッピング層１２０を付着させる。模範的な一実施形態によれば、キャッピング層１２０は、酸化ランタン（Ｌａ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含む。キャッピング層については、たとえば、「Method to controlflatband/threshold voltage in high-k metal gated stacks and structures thereof」という名称でBrown他によって出願された米国特許出願第２００６／０２８９９４８号ならびに「Stabilization offlatband voltages and threshold voltages in hafnium oxide based silicontransistors for CMOS」という名称でBojarczuk他によって出願された米国特許出願第２００６／０２４４０３５号に記載されている。以下に説明するように、完成したデバイスでは、キャッピング層１２０は、ｎＦＥＴ内で約３００ミリボルト（ｍＶ）〜約３５０ｍＶのＶtシフトを可能にすることができる。さらに、低減したＧｅ比のｃＳｉＧｅは、ｐＦＥＴ内で約２００ｍＶ〜約３５０ｍＶのＶtシフトを可能にすることができる。
【００２１】
図４に示されているように、ロジックｎＦＥＴ領域１０６の上のフォトレジスト１２４にパターン形成する。マスクとしてのフォトレジスト１２４により、ＳＲＡＭ  ｎＦＥＴ領域１０８、ロジックｐＦＥＴ領域１１０、およびＳＲＡＭ  ｐＦＥＴ領域１１２の上からキャッピング層１２０を選択的に除去、すなわち、剥離する。模範的な一実施形態によれば、塩酸（ＨＣｌ）を使用してＳＲＡＭ  ｎＦＥＴ領域１０８、ロジックｐＦＥＴ領域１１０、およびＳＲＡＭ  ｐＦＥＴ領域１１２の上からキャッピング層１２０を選択的に除去する。たとえば、高Ｋ層１１８がＨｆＯ2（上述の通り）を含み、キャッピング層１２０がＬａ2Ｏ3（上述の通り）を含む場合、ＨｆＯ2層からＬａ2Ｏ3層を除去するためにＨＣｌが選択されるであろう。種々のキャッピング層の組成の場合、キャッピング層を選択的に除去するためにその他の適切な化学現象を使用することができる。
【００２２】
図５に示されているように、フォトレジスト１２４を除去し、ロジックｎＦＥＴ領域の上に形成されたキャッピング層、すなわち、ロジックｎＦＥＴ領域１０６の上のキャッピング層１２１の残りの部分を曝露する。図６に示されているように、キャッピング層１２１／高Ｋ層１１８の上に金属層１２６を付着させる。模範的な一実施形態によれば、金属層１２６は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、および炭化タンタル（ＴａＣまたはＴａ2Ｃ）のうちの１つまたは複数を含む。
【００２３】
次に、キャッピング層１２１／高Ｋ層１１８とは反対側の金属層１２６の上にＳｉ層１２８を付着させる。模範的な一実施形態によれば、Ｓｉ層１２８はポリシリコン（ポリＳｉ）またはアモルファスＳｉあるいはその両方を含み、その最も厚いところで約１０００オングストローム（Å）の厚さまでＳｉ層１２８を付着させる。しかし、技術次第で、Ｓｉ層１２８の厚さはその最も厚いところで約５００Å〜約１０００Åの間を変動する可能性がある。
【００２４】
図７に示されているように、次に、様々な層を貫通する反応性イオンエッチング（ＲＩＥ）を実行して、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれの上に個々のゲート・スタックを画定する。すなわち、ロジックｎＦＥＴ領域１０６の上にゲート・スタック１３０を画定する。ゲート・スタック１３０は、ＩＬ誘電体１１６ａ（ＩＬ誘電体１１６から形成される）、ＩＬ誘電体１１６ａの上の高Ｋ層１１８ａ（高Ｋ層１１８から形成される）、ＩＬ誘電体１１６ａとは反対側の高Ｋ層１１８ａの上のキャッピング層１２１ａ（キャッピング層１２１から形成される）、高Ｋ層１１８ａとは反対側のキャッピング層１２１ａの上の金属層１２６ａ（金属層１２６から形成される）、およびキャッピング層１２１ａとは反対側の金属層１２６ａの上のＳｉ層１２８ａ（Ｓｉ層１２８から形成される）を含む。
【００２５】
ＳＲＡＭ  ｎＦＥＴ領域１０８の上にゲート・スタック１３２を画定する。ゲート・スタック１３２は、ＩＬ誘電体１１６ｂ（ＩＬ誘電体１１６から形成される）、ＩＬ誘電体１１６ｂの上の高Ｋ層１１８ｂ（高Ｋ層１１８から形成される）、ＩＬ誘電体１１６ｂとは反対側の高Ｋ層１１８ｂの上の金属層１２６ｂ（金属層１２６から形成される）、および高Ｋ層１１８ｂとは反対側の金属層１２６ｂの上のＳｉ層１２８ｂ（Ｓｉ層１２８から形成される）を含む。
【００２６】
ロジックｐＦＥＴ領域１１０の上にゲート・スタック１３４を画定する。ゲート・スタック１３４は、ＩＬ誘電体１１６ｃ（ＩＬ誘電体１１６から形成される）、ＩＬ誘電体１１６ｃの上の高Ｋ層１１８ｃ（高Ｋ層１１８から形成される）、ＩＬ誘電体１１６ｃとは反対側の高Ｋ層１１８ｃの上の金属層１２６ｃ（金属層１２６から形成される）、および高Ｋ層１１８ｃとは反対側の金属層１２６ｃの上のＳｉ層１２８ｃ（Ｓｉ層１２８から形成される）を含む。
【００２７】
ＳＲＡＭ  ｐＦＥＴ領域１１２の上にゲート・スタック１３６を画定する。ゲート・スタック１３６は、ＩＬ誘電体１１６ｄ（ＩＬ誘電体１１６から形成される）、ＩＬ誘電体１１６ｄの上の高Ｋ層１１８ｄ（高Ｋ層１１８から形成される）、ＩＬ誘電体１１６ｄとは反対側の高Ｋ層１１８ｄの上の金属層１２６ｄ（金属層１２６から形成される）、および高Ｋ層１１８ｄとは反対側の金属層１２６ｄの上のＳｉ層１２８ｄ（Ｓｉ層１２８から形成される）を含む。
【００２８】
次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。また、必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。
【００２９】
図１〜図７に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック１３０内にのみキャッピング層が存在することになる。このため、対応するロジックｎＦＥＴはバンド・エッジでＶtを有することになる。キャッピング層は、種々のプロセスの組み合わせによりロジックｎＦＥＴのＶtをシフトする。一例としてのみ、ａ）Ｖtの負のシフトは、ＨｆＯ2内のＨｆ４＋とより原子価の低いランタン陽イオン（Ｌａ３＋）またはマグネシウム陽イオン（Ｍｇ２＋）との異価置換（aliovalent substitution）時に形成される正に帯電している移動酸素空位（mobile oxygen vacancy）による可能性があり、ランタンハフニウム（ＬａＨｆ）の負の有効電荷を補償するために必要であり、ｂ）ＨｆＯ2内にランタン（Ｌａ）またはマグネシウム（Ｍｇ）のような電気陽性度の高い不純物が存在すると、その結果、双極子が発生し、それによってＶtがより負にシフトする可能性があり（ゲート・スタックの全域でＬａ組成の非対称分布が存在する限り、このような双極子が形成される）、ｃ）ＬａまたはＭｇがＩＬ誘電体（たとえば、ＳｉＯ2）と相互作用すると、その結果、ａ）およびｂ）のメカニズムの組み合わせにより負のＶtシフトが発生する可能性がある。
【００３０】
比較すると、ＳＲＡＭ  ｎＦＥＴは、そのゲート・スタック、すなわち、ゲート・スタック１３２内にキャッピング層を含まず、ロジックｎＦＥＴのＶtより約２００ｍＶ高いＶtを有することになる。ｐＦＥＴもそのゲート・スタック内にキャッピング層を含まず、Ｖtは期待通りである（すなわち、ｐＦＥＴバンド・エッジまたはその付近になる）。さらに、ＳＲＡＭ  ｐＦＥＴ内に低減したＧｅ比のｃＳｉＧｅが存在すると（上述の通り）、ロジックｐＦＥＴのＶtに比べて、ＳＲＡＭ  ｐＦＥＴ内で約２００ｍＶ〜約３５０ｍＶの正のＶtシフトを可能にする。したがって、Ｖtをシフトするための低減したＧｅ比のｃＳｉＧｅの使用は、Ｖtをシフトするためのキャッピング層の使用とは無関係に機能する。一般に、低減したＧｅ比のｃＳｉＧｅの使用は正のＶtシフトを可能にし、キャッピング層の使用は負のＶtシフトを可能にする。
【００３１】
上述の技法は、関係のあるマスキング・ステップの数を最小限にするので有益であり、生産時間およびコストを低減するために好都合である。しかし、その他の技法を使用することもできる。たとえば、異なるマスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図３に示されているステップに関連して、高Ｋ層の上に、キャッピング層ではなく金属層、たとえば、ＴｉＮ層を付着させる。次に、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上の金属層を覆うためにマスクにパターン形成し、ロジックｎＦＥＴ領域の上から金属層を選択的に除去できるようにする。ロジックｎＦＥＴ領域の上からの金属層の除去に続いて、マスクも除去する。
【００３２】
次に、金属層／高Ｋ層の上にキャッピング層を付着させ、続いてキャッピング層の上に第２の金属層、たとえば、第２のＴｉＮ層を付着させる。次に、ロジックｎＦＥＴ領域の上の第２のＴｉＮ層を覆うために第２のマスクにパターン形成し、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上から第２のＴｉＮ層およびキャッピング層を選択的に除去できるようにする。ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上からの第２のＴｉＮ層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図６〜図７に示されているもの（上述の通り）と同じである。
【００３３】
図８〜図１４は、集積ＳＲＡＭ−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のＳＲＡＭおよびロジック・トランジスタを有する集積回路を含むことができる。図８に示されているように、基板２０４を用意する。基板２０４は、ＳＯＩ基板またはバルクＳｉ基板を含むことができる。模範的な一実施形態によれば、基板２０４は、絶縁体（ＳｉＯ2など）の上にＳｉ層を有するＳＯＩ基板を含み、Ｓｉ層は約５ｎｍ〜約１００ｎｍの厚さを有する。
【００３４】
基板２０４には、ＳＲＡＭおよびロジック両方のｎＦＥＴ領域とｐＦＥＴ領域が画定されている。具体的には、図８に示されている模範的な実施形態によれば、基板２０４は、ロジックｎＦＥＴ領域２０６、ＳＲＡＭ  ｎＦＥＴ領域２０８、ロジックｐＦＥＴ領域２１０、およびＳＲＡＭ  ｐＦＥＴ領域２１２を含む。ロジックｎＦＥＴ領域２０６およびＳＲＡＭ  ｎＦＥＴ領域２０８のそれぞれは、Ｓｉを含み、ｐ型ドーパントでドーピングされる。ロジックｐＦＥＴ領域２１０およびＳＲＡＭ  ｐＦＥＴ領域２１２のそれぞれもＳｉを含み、ｎ型ドーパントでドーピングされる。以下に説明するように、ロジックｐＦＥＴ領域２１０およびＳＲＡＭ  ｐＦＥＴ領域２１２のそれぞれにｃＳｉＧｅが形成される。
【００３５】
デバイスの上にハードマスク層を付着させ、それにパターン形成して、ｎＦＥＴ領域の上、すなわち、ロジックｎＦＥＴ領域２０６およびＳＲＡＭ  ｎＦＥＴ領域２０８の上にハードマスク２１４を形成する。ロジックｎＦＥＴ領域２０６およびＳＲＡＭ  ｎＦＥＴ領域２０８をシールドするハードマスク２１４により、次に、それぞれロジックｐＦＥＴ領域２１０およびＳＲＡＭ  ｐＦＥＴ領域２１２内にｃＳｉＧｅ２１３および２１５を選択的に形成し、すなわち、成長させる。図９に示されているように、ハードマスク２１４を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク２１４を剥離する。
【００３６】
図１０に示されているように、ｎＦＥＴ／ｐＦＥＴ領域の上にＩＬ誘電体２１６を成長させる。模範的な一実施形態によれば、ＩＬ誘電体２１６はＳｉＯ2を含む。次に、ＩＬ誘電体２１６内に（たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより）窒素を取り入れる。次に、ｎＦＥＴ／ｐＦＥＴ領域とは反対側のＩＬ誘電体２１６の上に高Ｋ層２１８を付着させる。模範的な一実施形態によれば、高Ｋ層２１８は、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、および上記の高Ｋ物質のうちの少なくとも１つを含む混合物のうちの１つまたは複数を含む。ＩＬ誘電体２１６とは反対側の高Ｋ層２１８の上にキャッピング層２２０を付着させる。模範的な一実施形態によれば、キャッピング層２２０は、Ｌａ2Ｏ3、ＭｇＯ、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含む。
【００３７】
図１１に示されているように、ロジックｎＦＥＴ領域２０６およびＳＲＡＭ  ｐＦＥＴ領域２１２の上のフォトレジスト２２４および２２５にパターン形成する。マスクとしてのフォトレジスト２２４および２２５により、ＳＲＡＭ  ｎＦＥＴ領域２０８およびロジックｐＦＥＴ領域２１０の上からキャッピング層２２０を選択的に除去、すなわち、剥離する。模範的な一実施形態によれば、ＨＣｌを使用してＳＲＡＭ  ｎＦＥＴ領域２０８およびロジックｐＦＥＴ領域２１０の上からキャッピング層２２０を選択的に除去する。
【００３８】
図１２に示されているように、フォトレジスト２２４および２２５を除去し、ロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域の上に形成されたキャッピング層、すなわち、それぞれロジックｎＦＥＴ領域２０６およびＳＲＡＭ  ｐＦＥＴ領域２１２の上のキャッピング層２２１および２２２の残りの部分を曝露する。図１３に示されているように、高Ｋ層２１８／キャッピング層２２１／キャッピング層２２２の上に金属層２２６を付着させる。模範的な一実施形態によれば、金属層２２６は、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＡｌＮ、ＴａＣ、およびＴａ2Ｃのうちの１つまたは複数を含む。
【００３９】
次に、高Ｋ層２１８／キャッピング層２２１／キャッピング層２２２とは反対側の金属層２２６の上にＳｉ層２２８を付着させる。模範的な一実施形態によれば、Ｓｉ層２２８はポリＳｉまたはアモルファスＳｉあるいはその両方を含み、その最も厚いところで約１０００Åの厚さまでＳｉ層２２８を付着させる。しかし、技術次第で、Ｓｉ層２２８の厚さはその最も厚いところで約５００Å〜約１０００Åの間を変動する可能性がある。
【００４０】
図１４に示されているように、次に、様々な層を貫通するＲＩＥを実行して、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれの上に個々のゲート・スタックを画定する。すなわち、ロジックｎＦＥＴ領域２０６の上にゲート・スタック２３０を画定する。ゲート・スタック２３０は、ＩＬ誘電体２１６ａ（ＩＬ誘電体２１６から形成される）、ＩＬ誘電体２１６ａの上の高Ｋ層２１８ａ（高Ｋ層２１８から形成される）、ＩＬ誘電体２１６ａとは反対側の高Ｋ層２１８ａの上のキャッピング層２２１ａ（キャッピング層２２１から形成される）、高Ｋ層２１８ａとは反対側のキャッピング層２２１ａの上の金属層２２６ａ（金属層２２６から形成される）、およびキャッピング層２２１ａとは反対側の金属層２２６ａの上のＳｉ層２２８ａ（Ｓｉ層２２８から形成される）を含む。
【００４１】
ＳＲＡＭ  ｎＦＥＴ領域２０８の上にゲート・スタック２３２を画定する。ゲート・スタック２３２は、ＩＬ誘電体２１６ｂ（ＩＬ誘電体２１６から形成される）、ＩＬ誘電体２１６ｂの上の高Ｋ層２１８ｂ（高Ｋ層２１８から形成される）、ＩＬ誘電体２１６ｂとは反対側の高Ｋ層２１８ｂの上の金属層２２６ｂ（金属層２２６から形成される）、および高Ｋ層２１８ｂとは反対側の金属層２２６ｂの上のＳｉ層２２８ｂ（Ｓｉ層２２８から形成される）を含む。
【００４２】
ロジックｐＦＥＴ領域２１０の上にゲート・スタック２３４を画定する。ゲート・スタック２３４は、ＩＬ誘電体２１６ｃ（ＩＬ誘電体２１６から形成される）、ＩＬ誘電体２１６ｃの上の高Ｋ層２１８ｃ（高Ｋ層２１８から形成される）、ＩＬ誘電体２１６ｃとは反対側の高Ｋ層２１８ｃの上の金属層２２６ｃ（金属層２２６から形成される）、および高Ｋ層２１８ｃとは反対側の金属層２２６ｃの上のＳｉ層２２８ｃ（Ｓｉ層２２８から形成される）を含む。
【００４３】
ＳＲＡＭ  ｐＦＥＴ領域２１２の上にゲート・スタック２３６を画定する。ゲート・スタック２３６は、ＩＬ誘電体２１６ｄ（ＩＬ誘電体２１６から形成される）、ＩＬ誘電体２１６ｄの上の高Ｋ層２１８ｄ（高Ｋ層２１８から形成される）、ＩＬ誘電体２１６ｄとは反対側の高Ｋ層２１８ｄの上のキャッピング層２２２ｄ（キャッピング層２２２から形成される）、高Ｋ層２１８ｄとは反対側のキャッピング層２２２ｄの上の金属層２２６ｄ（金属層２２６から形成される）、およびキャッピング層２２２ｄとは反対側の金属層２２６ｄの上のＳｉ層２２８ｄ（Ｓｉ層２２８から形成される）を含む。
【００４４】
次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。また、必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。
【００４５】
図８〜図１４に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック２３０および２３６内にキャッピング層が存在することになる。ゲート・スタック２３０内にキャッピング層を含むことにより、対応するロジックｎＦＥＴはバンド・エッジでＶtを有することになる。それに反して、ゲート・スタック２３４からキャッピング層を排除することにより、対応するロジックｐＦＥＴもバンド・エッジでＶtを有することになる。ＳＲＡＭ  ｎＦＥＴは、そのゲート・スタック、すなわち、ゲート・スタック２３２内にキャッピング層を含まず、ロジックｎＦＥＴのＶtより約２００ｍＶ高いＶtを有することになる。ＳＲＡＭ  ｐＦＥＴは、そのゲート・スタック、すなわち、ゲート・スタック２３６内にキャッピング層を有し、ロジックｐＦＥＴのＶtより約２５０ｍＶ高いＶtを有することになる。
【００４６】
上述の技法は、単一のマスキング・ステップのみを必要とするので有益であり、生産時間およびコストを低減するために好都合である。しかし、その他の技法を使用することもできる。たとえば、２ステップ・マスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図１０に示されているステップに関連して、高Ｋ層の上に、キャッピング層ではなく金属層、たとえば、ＴｉＮ層を付着させる。次に、ＳＲＡＭ  ｎＦＥＴ領域およびロジックｐＦＥＴ領域の上の金属層を覆うためにマスクにパターン形成し、ロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域の上から金属層を選択的に除去できるようにする。ロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域の上からの金属層の除去に続いて、マスクも除去する。
【００４７】
次に、金属層／高Ｋ層の上にキャッピング層を付着させ、続いてキャッピング層の上に第２の金属層、たとえば、第２のＴｉＮ層を付着させる。次に、ロジックｎＦＥＴ領域およびＳＲＡＭ  ｐＦＥＴ領域の上の第２のＴｉＮ層を覆うために第２のマスクにパターン形成し、ロジックｐＦＥＴ領域およびＳＲＡＭ  ｎＦＥＴ領域の上から第２のＴｉＮ層およびキャッピング層を選択的に除去できるようにする。ロジックｐＦＥＴ領域およびＳＲＡＭ  ｎＦＥＴ領域の上からの第２のＴｉＮ層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図１３〜図１４に示されているもの（上述の通り）と同じである。
【００４８】
図１５〜図２１は、集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のＳＲＡＭおよびロジック・トランジスタを有する集積回路を含むことができる。図１５に示されているように、基板３０４を用意する。基板３０４は、ＳＯＩ基板またはバルクＳｉ基板を含むことができる。模範的な一実施形態によれば、基板３０４は、絶縁体（ＳｉＯ2など）の上にＳｉ層を有するＳＯＩ基板を含み、Ｓｉ層は約５ｎｍ〜約１００ｎｍの厚さを有する。
【００４９】
基板３０４には、ＳＲＡＭおよびロジック両方のｎＦＥＴ領域とｐＦＥＴ領域が画定されている。具体的には、図１５に示されている模範的な実施形態によれば、基板３０４は、ロジックｎＦＥＴ領域３０６、ＳＲＡＭ  ｎＦＥＴ領域３０８、ロジックｐＦＥＴ領域３１０、およびＳＲＡＭ  ｐＦＥＴ領域３１２を含む。ロジックｎＦＥＴ領域３０６およびＳＲＡＭ  ｎＦＥＴ領域３０８のそれぞれは、Ｓｉを含み、ｐ型ドーパントでドーピングされる。ロジックｐＦＥＴ領域３１０およびＳＲＡＭ  ｐＦＥＴ領域３１２のそれぞれもＳｉを含み、ｎ型ドーパントでドーピングされる。以下に説明するように、ロジックｐＦＥＴ領域３１０にｃＳｉＧｅが形成される。
【００５０】
デバイスの上にハードマスク層を付着させ、それにパターン形成して、それぞれロジックｎＦＥＴ領域３０６／ＳＲＡＭ  ｎＦＥＴ領域３０８およびＳＲＡＭ  ｐＦＥＴ領域３１２の上にハードマスク３１３および３１４を形成する。ロジックｎＦＥＴ領域３０６／ＳＲＡＭ  ｎＦＥＴ領域３０８をシールドするハードマスク３１３およびＳＲＡＭ  ｐＦＥＴ領域３１２をシールドするハードマスク３１４により、次に、ロジックｐＦＥＴ領域３１０内にｃＳｉＧｅ３１５を選択的に形成し、すなわち、成長させる。図１６に示されているように、ハードマスク３１３および３１４を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク３１３および３１４を剥離する。
【００５１】
図１７に示されているように、ｎＦＥＴ／ｐＦＥＴ領域の上にＩＬ誘電体３１６を成長させる。模範的な一実施形態によれば、ＩＬ誘電体３１６はＳｉＯ2を含む。次に、ＩＬ誘電体３１６内に（たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより）窒素を取り入れる。次に、ｎＦＥＴ／ｐＦＥＴ領域とは反対側のＩＬ誘電体３１６の上に高Ｋ層３１８を付着させる。模範的な一実施形態によれば、高Ｋ層３１８は、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、および上記の高Ｋ物質のうちの少なくとも１つを含む混合物のうちの１つまたは複数を含む。
【００５２】
ＩＬ誘電体３１６とは反対側の高Ｋ層３１８の上にキャッピング層３２０を付着させる。模範的な一実施形態によれば、キャッピング層３２０は、Ｌａ2Ｏ3、ＭｇＯ、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含む。
【００５３】
図１８に示されているように、ロジックｎＦＥＴ領域３０６の上のフォトレジスト３２４にパターン形成する。マスクとしてのフォトレジスト３２４により、ＳＲＡＭ  ｎＦＥＴ領域３０８、ロジックｐＦＥＴ領域３１０、およびＳＲＡＭ  ｐＦＥＴ領域３１２の上からキャッピング層３２０を選択的に除去、すなわち、剥離する。模範的な一実施形態によれば、ＨＣｌを使用してＳＲＡＭ  ｎＦＥＴ領域３０８、ロジックｐＦＥＴ領域３１０、およびＳＲＡＭ  ｐＦＥＴ領域３１２の上からキャッピング層３２０を選択的に除去する。
【００５４】
図１９に示されているように、フォトレジスト３２４を除去し、ロジックｎＦＥＴ領域の上に形成されたキャッピング層、すなわち、ロジックｎＦＥＴ領域３０６の上のキャッピング層３２１の残りの部分を曝露する。図２０に示されているように、キャッピング層３２１／高Ｋ層３１８の上に金属層３２６を付着させる。模範的な一実施形態によれば、金属層３２６は、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＡｌＮ、ＴａＣ、およびＴａ2Ｃのうちの１つまたは複数を含む。
【００５５】
次に、キャッピング層３２１／高Ｋ層３１８とは反対側の金属層３２６の上にＳｉ層３２８を付着させる。模範的な一実施形態によれば、Ｓｉ層３２８はポリＳｉまたはアモルファスＳｉあるいはその両方を含み、その最も厚いところで約１０００Åの厚さまでＳｉ層３２８を付着させる。しかし、技術次第で、Ｓｉ層３２８の厚さはその最も厚いところで約５００Å〜約１０００Åの間を変動する可能性がある。
【００５６】
図２１に示されているように、次に、様々な層を貫通するＲＩＥを実行して、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれの上に個々のゲート・スタックを画定する。すなわち、ロジックｎＦＥＴ領域３０６の上にゲート・スタック３３０を画定する。ゲート・スタック３３０は、ＩＬ誘電体３１６ａ（ＩＬ誘電体３１６から形成される）、ＩＬ誘電体３１６ａの上の高Ｋ層３１８ａ（高Ｋ層３１８から形成される）、ＩＬ誘電体３１６ａとは反対側の高Ｋ層３１８ａの上のキャッピング層３２１ａ（キャッピング層３２１から形成される）、高Ｋ層３１８ａとは反対側のキャッピング層３２１ａの上の金属層３２６ａ（金属層３２６から形成される）、およびキャッピング層３２１ａとは反対側の金属層３２６ａの上のＳｉ層３２８ａ（Ｓｉ層３２８から形成される）を含む。
【００５７】
ＳＲＡＭ  ｎＦＥＴ領域３０８の上にゲート・スタック３３２を画定する。ゲート・スタック３３２は、ＩＬ誘電体３１６ｂ（ＩＬ誘電体３１６から形成される）、ＩＬ誘電体３１６ｂの上の高Ｋ層３１８ｂ（高Ｋ層３１８から形成される）、ＩＬ誘電体３１６ｂとは反対側の高Ｋ層３１８ｂの上の金属層３２６ｂ（金属層３２６から形成される）、および高Ｋ層３１８ｂとは反対側の金属層３２６ｂの上のＳｉ層３２８ｂ（Ｓｉ層３２８から形成される）を含む。
【００５８】
ロジックｐＦＥＴ領域３１０の上にゲート・スタック３３４を画定する。ゲート・スタック３３４は、ＩＬ誘電体３１６ｃ（ＩＬ誘電体３１６から形成される）、ＩＬ誘電体３１６ｃの上の高Ｋ層３１８ｃ（高Ｋ層３１８から形成される）、ＩＬ誘電体３１６ｃとは反対側の高Ｋ層３１８ｃの上の金属層３２６ｃ（金属層３２６から形成される）、および高Ｋ層３１８ｃとは反対側の金属層３２６ｃの上のＳｉ層３２８ｃ（Ｓｉ層３２８から形成される）を含む。
【００５９】
ＳＲＡＭ  ｐＦＥＴ領域３１２の上にゲート・スタック３３６を画定する。ゲート・スタック３３６は、ＩＬ誘電体３１６ｄ（ＩＬ誘電体３１６から形成される）、ＩＬ誘電体３１６ｄの上の高Ｋ層３１８ｄ（高Ｋ層３１８から形成される）、ＩＬ誘電体３１６ｄとは反対側の高Ｋ層３１８ｄの上の金属層３２６ｄ（金属層３２６から形成される）、および高Ｋ層３１８ｄとは反対側の金属層３２６ｄの上のＳｉ層３２８ｄ（Ｓｉ層３２８から形成される）を含む。
【００６０】
次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。また、必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。
【００６１】
図１５〜図２１に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック３３０内にのみキャッピング層が存在することになる。ゲート・スタック３３０内にキャッピング層を含むことにより、対応するロジックｎＦＥＴトランジスタはバンド・エッジでＶtを有することになる。それに反して、ゲート・スタック３３４からキャッピング層を排除することにより、対応するロジックｐＦＥＴトランジスタもバンド・エッジでＶtを有することになる。ＳＲＡＭ  ｎＦＥＴトランジスタは、そのゲート・スタック、すなわち、ゲート・スタック３３２内にキャッピング層を含まず、ロジックｎＦＥＴトランジスタのＶtより約２００ｍＶ高いＶtを有することになる。また、ＳＲＡＭ  ｐＦＥＴトランジスタも、そのゲート・スタック、すなわち、ゲート・スタック３３６内にキャッピング層を含まず、ロジックｐＦＥＴトランジスタのＶtより約５００ｍＶ高いＶtを有することになる。
【００６２】
上述の技法は、単一のマスキング・ステップのみを必要とするので有益であり、生産時間およびコストを低減するために好都合である。しかし、その他の技法を使用することもできる。たとえば、２ステップ・マスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図１７に示されているステップに関連して、高Ｋ層の上に、キャッピング層ではなく金属層、たとえば、ＴｉＮ層を付着させる。次に、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上の金属層を覆うためにマスクにパターン形成し、ロジックｎＦＥＴ領域の上から金属層を選択的に除去できるようにする。ロジックｎＦＥＴ領域の上からの金属層の除去に続いて、マスクも除去する。
【００６３】
次に、金属層／高Ｋ層の上にキャッピング層を付着させ、続いてキャッピング層の上に第２の金属層、たとえば、第２のＴｉＮ層を付着させる。次に、ロジックｎＦＥＴ領域の上の第２のＴｉＮ層を覆うために第２のマスクにパターン形成し、ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上から第２のＴｉＮ層およびキャッピング層を選択的に除去できるようにする。ＳＲＡＭ  ｎＦＥＴ領域、ロジックｐＦＥＴ領域、およびＳＲＡＭ  ｐＦＥＴ領域の上からの第２のＴｉＮ層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図２０〜図２１に示されているもの（上述の通り）と同じである。
【００６４】
図２２〜図３３は、集積ＳＲＡＭ−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のＳＲＡＭおよびロジック・トランジスタを有する集積回路を含むことができる。図２２に示されているように、基板４０２を用意する。基板４０２は、ＳＯＩ基板またはバルクＳｉ基板を含むことができる。模範的な一実施形態によれば、基板４０２は、絶縁体（ＳｉＯ2など）の上にＳｉ層を有するＳＯＩ基板を含み、Ｓｉ層は約５ｎｍ〜約１００ｎｍの厚さを有する。基板４０２には、浅いトレンチ分離（ＳＴＩ）領域４０３、４０４、および４０５が画定されている。以下に詳細に説明するように、ＳＴＩ領域４０３、４０４、および４０５は、デバイスのｎＦＥＴ領域とｐＦＥＴ領域を分割し、それにより、それらの領域を画定する働きをする。すなわち、ＳＴＩ領域４０３の左に示されているデバイスの一領域はデバイスのロジックｎＦＥＴ領域になり、ＳＴＩ領域４０３の右に示されているデバイスの一領域はデバイスのＳＲＡＭ  ｐＦＥＴ領域になる。ＳＴＩ領域４０４の左に示されているデバイスの一領域はデバイスのＳＲＡＭ  ｎＦＥＴ領域になり、ＳＴＩ領域４０４の右に示されているデバイスの一領域はデバイスのロジックｐＦＥＴ領域になる。ＳＴＩ領域４０５は、デバイスのＳＲＡＭ  ｎＦＥＴ領域からデバイスのＳＲＡＭ  ｐＦＥＴ領域を分離する。
【００６５】
図２３に示されているように、ｎＦＥＴ領域およびｐＦＥＴ領域の上にＩＬ誘電体４０６を成長させる。ＩＬ誘電体４０６は、ＳＴＩ領域４０３、４０４、および４０５によって分離される。図２４に示されているように、ＩＬ誘電体４０６／ＳＴＩ領域４０３／ＳＴＩ領域４０４／ＳＴＩ領域４０５の上に高Ｋ層４０８を付着させる。模範的な一実施形態によれば、高Ｋ層４０８は、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、および上記の高Ｋ物質のうちの少なくとも１つを含む混合物のうちの１つまたは複数を含む。
【００６６】
ＩＬ誘電体４０６／ＳＴＩ領域４０３／ＳＴＩ領域４０４／ＳＴＩ領域４０５とは反対側の高Ｋ層４０８の上にキャッピング層を付着させる。このキャッピング層は、Ｌａ2Ｏ3、ＭｇＯ、２Ａ族および３Ｂ族元素の酸化物、ならびに２Ａ族および３Ｂ族元素の窒化物のうちの１つまたは複数を含むことができる。次に、図２５に示されているように、ＳＲＡＭ  ｎＦＥＴ領域／ロジックｐＦＥＴ領域の上からキャッピング層を選択的に除去して、ロジックｎＦＥＴ領域／ＳＲＡＭ  ｐＦＥＴ領域の上にキャッピング層４１０を形成する。模範的な一実施形態によれば、ＨＣｌを使用してＳＲＡＭ  ｎＦＥＴ領域／ロジックｐＦＥＴ領域の上からキャッピング層を選択的に除去する。
【００６７】
図２６に示されているように、キャッピング層４１０／高Ｋ層４０８の上に金属層４１２を付着させる。模範的な一実施形態によれば、金属層４１２は、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＡｌＮ、ＴａＣ、およびＴａ2Ｃのうちの１つまたは複数を含む。図２７に示されているように、金属層４１２の上にＳｉ層、すなわち、Ｓｉ層４１４を付着させる。模範的な一実施形態によれば、Ｓｉ層４１４はポリＳｉまたはアモルファスＳｉを含む。
【００６８】
図２８に示されているように、次に、様々な層を貫通するＲＩＥを実行して、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれの上に個々のゲート・スタックを画定する。すなわち、ロジックｎＦＥＴ領域の上にゲート・スタック４３０を画定する。ゲート・スタック４３０は、ＩＬ誘電体４０６ａ（ＩＬ誘電体４０６から形成される）、ＩＬ誘電体４０６ａの上の高Ｋ層４０８ａ（高Ｋ層４０８から形成される）、ＩＬ誘電体４０６ａとは反対側の高Ｋ層４０８ａの上のキャッピング層４１０ａ（キャッピング層４１０から形成される）、高Ｋ層４０８ａとは反対側のキャッピング層４１０ａの上の金属層４１２ａ（金属層４１２から形成される）、およびキャッピング層４１０ａとは反対側の金属層４１２ａの上のＳｉ層４１４ａ（Ｓｉ層４１４から形成される）を含む。
【００６９】
ＳＲＡＭ  ｐＦＥＴ領域の上にゲート・スタック４３２を画定する。ゲート・スタック４３２は、ＩＬ誘電体４０６ｂ（ＩＬ誘電体４０６から形成される）、ＩＬ誘電体４０６ｂの上の高Ｋ層４０８ｂ（高Ｋ層４０８から形成される）、ＩＬ誘電体４０６ｂとは反対側の高Ｋ層４０８ｂの上のキャッピング層４１０ｂ（キャッピング層４１０から形成される）、高Ｋ層４０８ｂとは反対側のキャッピング層４１０ｂの上の金属層４１２ｂ（金属層４１２から形成される）、およびキャッピング層４１０ｂとは反対側の金属層４１２ｂの上のＳｉ層４１４ｂ（Ｓｉ層４１４から形成される）を含む。
【００７０】
ＳＲＡＭ  ｎＦＥＴ領域の上にゲート・スタック４３４を画定する。ゲート・スタック４３４は、ＩＬ誘電体４０６ｃ（ＩＬ誘電体４０６から形成される）、ＩＬ誘電体４０６ｃの上の高Ｋ層４０８ｃ（高Ｋ層４０８から形成される）、ＩＬ誘電体４０６ｃとは反対側の高Ｋ層４０８ｃの上の金属層４１２ｃ（金属層４１２から形成される）、および高Ｋ層４０８ｃとは反対側の金属層４１２ｃの上のＳｉ層４１４ｃ（Ｓｉ層４１４から形成される）を含む。
【００７１】
ロジックｐＦＥＴ領域の上にゲート・スタック４３６を画定する。ゲート・スタック４３６は、ＩＬ誘電体４０６ｄ（ＩＬ誘電体４０６から形成される）、ＩＬ誘電体４０６ｄの上の高Ｋ層４０８ｄ（高Ｋ層４０８から形成される）、ＩＬ誘電体４０６ｄとは反対側の高Ｋ層４０８ｄの上の金属層４１２ｄ（金属層４１２から形成される）、および高Ｋ層４０８ｄとは反対側の金属層４１２ｄの上のＳｉ層４１４ｄ（Ｓｉ層４１４から形成される）を含む。
【００７２】
図２９に示されているように、ゲート・スタックのそれぞれに隣接してスペーサの組み合わせを形成する。すなわち、ロジックｎＦＥＴ領域については、ゲート・スタック４３０に隣接して窒化物スペーサ４４０ａを形成し、次に窒化物スペーサ４４０ａに隣接して酸化物スペーサ４４２ａを形成し、酸化物スペーサ４４２ａに隣接して窒化物スペーサ４４４ａを形成する。ＳＲＡＭ  ｐＦＥＴ領域については、ゲート・スタック４３２に隣接して窒化物スペーサ４４０ｂを形成し、次に窒化物スペーサ４４０ｂに隣接して酸化物スペーサ４４２ｂを形成し、酸化物スペーサ４４２ｂに隣接して窒化物スペーサ４４４ｂを形成する。ＳＲＡＭ  ｎＦＥＴ領域については、ゲート・スタック４３４に隣接して窒化物スペーサ４４０ｃを形成し、次に窒化物スペーサ４４０ｃに隣接して酸化物スペーサ４４２ｃを形成し、酸化物スペーサ４４２ｃに隣接して窒化物スペーサ４４４ｃを形成する。ロジックｐＦＥＴ領域については、ゲート・スタック４３６に隣接して窒化物スペーサ４４０ｄを形成し、次に窒化物スペーサ４４０ｄに隣接して酸化物スペーサ４４２ｄを形成し、酸化物スペーサ４４２ｄに隣接して窒化物スペーサ４４４ｄを形成する。
【００７３】
ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれにソース／ドレイン拡散を形成する。すなわち、ロジックｎＦＥＴ領域にソース／ドレイン拡散４４６ａおよび４４８ａを形成し、ＳＲＡＭ  ｐＦＥＴ領域にソース／ドレイン拡散４４６ｂおよび４４８ｂを形成し、ＳＲＡＭ  ｎＦＥＴ領域にソース／ドレイン拡散４４６ｃおよび４４８ｃを形成し、ロジックｐＦＥＴ領域にソース／ドレイン拡散４４６ｄおよび４４８ｄを形成する。
【００７４】
次に、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれの露出したＳｉ領域をシリサイド化する。その結果、ロジックｎＦＥＴ領域の露出したＳｉ領域内に、すなわち、ゲート・スタック４３０ならびにソース／ドレイン拡散４４６ａおよび４４８ａにシリサイド領域４５０ａを形成する。ＳＲＡＭ  ｐＦＥＴ領域の露出したＳｉ領域内に、すなわち、ゲート・スタック４３２ならびにソース／ドレイン拡散４４６ｂおよび４４８ｂにシリサイド領域４５０ｂを形成する。ＳＲＡＭ  ｎＦＥＴ領域の露出したＳｉ領域内に、すなわち、ゲート・スタック４３４ならびにソース／ドレイン拡散４４６ｃおよび４４８ｃにシリサイド領域４５０ｃを形成する。ロジックｐＦＥＴ領域の露出したＳｉ領域内に、すなわち、ゲート・スタック４３６ならびにソース／ドレイン拡散４４６ｄおよび４４８ｄにシリサイド領域４５０ｄを形成する。
【００７５】
シリサイド化に続いて、図３０に示されているように、ｎＦＥＴ領域およびｐＦＥＴ領域のそれぞれから窒化物スペーサを除去する。図３１に示されているように、ｎＦＥＴ領域の上に引っ張り窒化シリコン（ＳｉＮ）層を付着させる。すなわち、ロジックｎＦＥＴ領域の上にＳｉＮ層４５２を付着させ、ＳＲＡＭ  ｎＦＥＴ領域の上にＳｉＮ層４５４を付着させる。引っ張りＳｉＮ層は、圧縮ＳｉＮ層（以下に説明する）と組み合わせて、デバイスの上にデュアル・ストレス・ライナ（dual stressed liner）を形成する。引っ張りＳｉＮ層は、ｐＦＥＴ領域のその後の酸化プロセス中にｎＦＥＴ領域をさらにシールドする（以下を参照）。
【００７６】
図３２に示されているように、酸化を使用して、ｐＦＥＴ領域内のバンドエッジ・シフトを達成する。本明細書で使用する「バンドエッジ・シフト（band-edge shift）」とは、高Ｋ層、すなわち、上記の通り、ハフニウム（Ｈｆ）ベースのものにすることができる高Ｋ層を酸素（Ｏ2）に曝すことにより（たとえば、矢印４５５によって示す通り）、正に帯電している酸素空位を中和することを指す。この正電荷の除去により、Ｖtが理想的なｐＦＥＴバンドエッジ位置により近くなるようなＶtの正のシフトが得られ、これは望ましいことである。
【００７７】
図３３に示されているように、ｐＦＥＴ領域の上に圧縮ＳｉＮ層を付着させる。すなわち、ＳＲＡＭ  ｐＦＥＴ領域の上にＳｉＮ層４５６を付着させ、ロジックｐＦＥＴ領域の上にＳｉＮ層４５８を付着させる。上記で強調したように、引っ張りＳｉＮ層は、圧縮ＳｉＮ層と組み合わせて、デバイスの上にデュアル・ストレス・ライナを形成する。
【００７８】
図３４は、たとえば、Ｌａ2Ｏ3のキャッピング層を含む高Ｋ／金属ゲート・スタックを有するｎチャネル金属酸化物半導体キャパシタ（ｎＭＯＳＣＡＰ）対キャッピング層を含まない高Ｋ／金属ゲート・スタックを有するｎＭＯＳＣＡＰのフラット・バンド電圧（Ｖfb）シフトを示すグラフ５００である。どちらのｎＭＯＳＣＡＰゲート・スタックも摂氏１０００度（℃）の５秒間の活性化アニール（activation anneal）に曝した。グラフ５００は、ゲート・バイアス（ボルト（Ｖ）単位で測定）対キャパシタンス密度（平方センチメートルあたりのマイクロファラド（μＦ／ｃｍ2）単位で測定）を示している。キャパシタの面積Ａは１０×１０平方マイクロメートル（μｍ2）である。
【００７９】
本発明の例示的な諸実施形態について本明細書で説明してきたが、本発明はこれらの精密な実施形態に限定されず、本発明の範囲を逸脱せずに当業者によって様々なその他の変更及び修正を行うことが可能であることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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