(57)【要約】基板貫通バイア（７５）を作製する方法であって、バイアは基板（５）の裏面からＳＴＩ（１４）またはＰＭＤ（１３）までエッチングされる。金属１コンタクトパッド（５５）と基板貫通バイア（７５）との間の追加のコンタクト（５０）は、基板貫通バイア（７５）と半導体チップ（１１）のバックエンドオブライン（３）との間のコンタクトを実現するために作製される。
2011515843.tif 000002
【特許請求の範囲】
【請求項１】
基板（５）、チップ（１１）の少なくとも１つのデバイスを含むＦＥＯＬ（１）、金属１層（１６）を含むＢＥＯＬ（３）、基板（５）とＢＥＯＬ（３）の金属１層（１６）との間のプレメタル誘電体（１３）、少なくとも１つのデバイス（１）への少なくとも１つの第１コンタクト（２）およびプレメタル誘電体（１３）を通り金属１層（１６）と電気的に接続する少なくとも１つの第２コンタクトプラグ（５０）を含む半導体チップ（１１）中に、基板貫通バイア（７５）を作製する方法であって、
ＢＥＯＬ（３）の金属１層（１６）まで延びない、基板（５）を通るバイアホール（６０）を形成する工程と、
導電性材料でバイアホール（６０）を埋め込み、これにより金属１層（１６）との電気的接続が、プレメタル誘電体（１３）中の少なくとも１つの第２コンタクトプラグ（５０）を介して実現される工程を含む方法。
【請求項２】
更に、プレメタル誘電体（１３）の中に、少なくとも１つの第２コンタクトプラグ（５０）を形成する工程を含む請求項１に記載の方法。
【請求項３】
少なくとも１つの第２コンタクトプラグ（５０）を形成する工程は、少なくとも１つのＦＥＯＬデバイス（１）に少なくとも１つの第１コンタクト（２）を形成する工程と同時に行われる請求項２に記載の方法。
【請求項４】
少なくとも１つの第２コンタクトプラグ（５０）を形成する工程は、後にその上に基板貫通バイア（７５）が載せられる位置に、少なくとも１つの第２コンタクトプラグ（５０）を形成する工程を含む請求項２または３のいずれかに記載の方法。
【請求項５】
更に、少なくとも１つの第２コンタクトプラグ（５０）の下方に、これと電気的に接続するように、基板（５）中にシリサイド化された領域（５６）を形成する工程を含む請求項２〜４のいずれかに記載の方法。
【請求項６】
更に、シリサイド化された領域（５６）を含むダイオード（５８）を、シリサイド化された領域（５６）の位置に形成する工程を含む請求項５に記載の方法。
【請求項７】
基板貫通バイアを作製する工程は、バイアホール（６０）を形成する工程と、他のチップ上にチップ（１１）を積層する前にバイアホールを充填する工程とを含む請求項１〜６のいずれかに記載の方法。
【請求項８】
更に、バイアホール（６０）を形成する前に、基板（５）を薄膜化する工程を含む請求項１〜７のいずれかに記載の方法。
【請求項９】
少なくとも１つのＦＥＯＬデバイス（１）を有する基板（５）、
金属パッド（５５）を含むＢＥＯＬ（３）、
少なくとも１つのＦＥＯＬデバイス（１）と接続する少なくとも１つの第１コンタクト（２）、および、
金属パッド（５５）の下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ（５０）、を含む半導体チップ（１１）であって、
少なくとも１つの第２コンタクトプラグ（５０）が一端において金属パッド（５５）に接続し、他端でＦＥＯＬデバイス（１）の一部でない材料（５６）に接続する半導体チップ。
【請求項１０】
少なくとも第２コンタクトプラグ（５０）の他端がシリサイド化された領域（５６）に接続され、
半導体チップは、更に、シリサイド化された領域（５６）の位置にダイオード（５８）を含む請求項９に記載の半導体チップ。
【請求項１１】
更に、少なくとも１つの第２コンタクトプラグ（５０）と電気的に接続された基板貫通バイア（７５）を含む請求項９に記載の半導体チップ。
【請求項１２】
半導体チップ（１１）が、更にＦＥＯＬ（１）とＢＥＯＬ（３）との間にプレメタル誘電体層（１３）を有し、
基板貫通バイア（７５）は、プレメタル誘電体層（１３）を貫通しない請求項１１に記載の半導体チップ。
【請求項１３】
基板貫通バイア（７５）は、ＢＥＯＬ（３）の一部のみを通る請求項１１または１２に記載の半導体チップ。
【請求項１４】
更に、少なくとも１つの第２コンタクトプラグ（５０）の下方のシリサイド化された領域（５６）を含み、シリサイド化された領域（５６）は、少なくとも１つの第２コンタクトプラグ（５０）と基板貫通バイア（７５）とに電気的に接続する請求項１１〜１３のいずれかに記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の３次元集積の分野に関する。特に、本発明は、半導体チップ中に基板貫通バイアを作製する方法、およびそのような基板貫通バイアを形成するために準備された半導体チップ、および／またはそのような基板貫通バイアが形成された半導体チップに関する。
【背景技術】
【０００２】
半導体産業は、ここ３０年以上、機能あたりのコストを絶え間なく減らし、集積回路中の機能密度を増加さえてきた。同時に、半導体の設計と製造を分ける異なる抽象化レベルは、効率的な製品設計サイクルと速い商品化時間を可能にしてきた。しかしながら、経済的および技術的な問題が、３２ｎｍノード以下において、小型化の努力を鈍らせている。
【０００３】
図１は、例えばトランジスタのような能動デバイスを含むフロントエンドオブライン１を含む基板５を有するＣＭＯＳデバイスの従来例を示す。上部には、多層の金属／誘電体を含むバックエンドオブライン３が存在する。バックエンドオブライン３は、例えばＣｕまたはＡｌのような、Ｍ１からＭｎで表示され、層間誘電体層１５の手段により互いに絶縁された異なる金属レベルと、誘電体層１５を通り、異なる金属レベルＭ１からＭｎを相互接続するバイア１からバイアｎで表示されたコンタクトまたはバイアを含む。フロントエンドオブライン１と、バックエンドオブライン３中の金属レベル、特に金属レベルＭ１との間の（電気的な）接続は、コンタクト２の手段により行われる。
【０００４】
多くの応用に対して、例えば異なる機能を有するような異なるＩＣが、互いに接続される。それゆえに、接続される異なるＩＣの、バックエンドオブライン３の間で接続が行われる。互いに隣り合って配置されるＩＣの場合、異なるＩＣのバックエンドオブライン３の接続は、長いワイヤにより行われる。
【０００５】
機能あたりのコストを低減するための一つの可能性は、集積回路（ＩＣ）の３次元（３Ｄ）積層を行うことである。このアプローチでは、デバイスは、互いに並ぶよりも、互いに上に積層される。これは、積法されないＩＣに比較して、ＩＣに使用される面積を大きく減少させ、集積デバイスまたはシステムの面積当たりの機能の数を多くできる。３Ｄチップ積層を用いると、伝統的な小型化の短期的な可能性を越えて、集積されたデバイスまたはシステムの、面積当たりの機能の数が多くできる。３Ｄ層は、３Ｄシステムを組み立てる個々のデバイス層である。それらの層は、プロセスフローの後半で、別々に処理されて、積層することができる。３Ｄ層は、先端のＣＭＯＳ技術ノードを用いて実現できるが、また、システム性能を最適化するために広い種類のデバイス技術が利用される。そのような異種の３Ｄ積層は、例えばＣＭＯＳやＢｉＣＭＯＳのような、異なるメモリ技術や、ＭＥＭＳ、集積能動層、およびＧａＮ（ＩＩＩ−Ｖ）のような光学要素を含み、またはこれらかなる。
【０００６】
異なる製品の応用は、３Ｄ相互接続技術の解決を必要とするかも知れない。３Ｄ技術では、それらは、パッケージレベル、ウエハレベル、および／またはファンドリーレベルにおける相互接続技術でも良い。３Ｄ積層および相互接続技術は、主に、パッケージの相互接続レベルでの、３Ｄ相互接続を実現する組立技術に制限される。基板貫通バイア（ＴＳＶ）接続のための技術は、単に明らかなだけで、大量生残に広く有用ではない。それらのＴＳＶの直径やピッチの性能に依存して、それらの技術は、相互接続ヒエラルキーの全体の、中間の、または部分的なレベルと共に、ＩＣボンドパッドやＩＰブロックレベルの３Ｄ相互接続を可能にすることを主な目標としている。ＴＳＶは、単層の半導体デバイスに適用できるだけでなく、基板、積層された半導体デバイスや基板等にも適用できる。
【０００７】
文献的には、ＴＳＶ集積スキームの変形が広く提案されている。
【０００８】
文献に記載されたそれらの集積スキームの殆は、
・基板中または基板を貫通する深いホールの形成（一般にはレーザドリル、ＤＲＩＥ等を使用）、
・絶縁体または誘電体材料（一般にはＳｉＯ２、ＳｉＮ、ポリマー等）を用いたホールの分離、
・バイアホール中への導電性材料の適用またはメタライゼーション（一般には、Ｃｕ、Ｗであるが、Ａｌ、Ａｕ、Ｓｎ、多結晶Ｓｉ等でも良い）、
を含む。
【０００９】
ＴＳＶ集積スキームは、
・基板の型（Ｓｉ、ＳＯＩ等）、
・ＴＳＶが処理されるデバイスの製造のためのプロセスフロー中での位置（例としては、フロントエンドオブライン（ＦＥＯＬ）の前、ＦＥＯＬの後でバックエンドオブライン（ＢＥＯＬ）の前、ＢＥＯＬの後、積層の後、薄層化の前／後等である）、
・互いの上にデバイスまたは基板を積層する方法、およびＴＳＶがスタック中の次のレベルに相互接続される方法（酸化物／金属接続と組み合わせた酸化物積層、導電性ポリマー接着剤、Ｃｕ／Ｃｕ金属融合、はんだ（マイクロバンプ）、ハイブリッドの金属／誘電体ボンド等）、
・ＴＳＶホールがそこから処理されるウエハの面（ウエハ／基板表面、またはウエハ／基板裏面）、に関して異なる。
【００１０】
ＴＳＶホールがそこから処理される基板の面は、例えば半導体デバイスにプロセスを適用する場合に、複雑さにおいて最も異なる。
【００１１】
上で述べたように、図１は、多層金属／誘電体のバックエンドオブライン３を用いて形成された、通常のＣＭＯＳ積層の例を示す。
【００１２】
しばしば、ＴＳＶ１０は、図２に示されるバックエンドオブライン処理中に、デバイスの上側から処理される。この場合、バックエンドオブライン処理中または後に、ＴＳＶホールが、多様な材料（例えばＣｕ、Ａｌ等のような金属、酸化物、窒化物、カーバイド等のような誘電体）を含む層状の積層である多層バックエンドオブライン３（の一部を）通ってエッチングまたはドリリングされる。ＢＥＯＬ３層を通ってホールが処理された後、プレメタル誘電体層（ＰＭＤ）１３を通って、シリコン基板のような基板５の中に延びるように、更に深くすることが必要である。多くの材料の観点では、ホールは（少なくとも金属層、ＩＬＤ層、ＰＭＤ層、基板を通って）ドリリングまたはエッチングされる必要があり、異なる材料をエッチングするためには異なるエッチングケミストリーが必要となるために、プロセスは明らかに複雑になる。更に、深いホールは、高いアスペクト比となり、バイアのエッチングや充填を行うのが困難である。ウエハの裏面からバイアに接続するために、更なる処理は、一般に、ＴＳＶ１０中の導電層が露出するまで基板を薄膜化する工程を含む。
【００１３】
図２のような、ＢＥＯＬおよびＦＥＯＬを通って処理されたＴＳＶ１０の例は、ボンディングと薄膜化の前後のそれぞれで、図３の部分３、４で見られる。この図は、Steve Lassigによる論文、"Manufacturing integration considerations of through-silicon via etching" (Solid State Technology, The international magazine for semiconductor manufacturing, December 2007)から取ったものである。
【００１４】
代わりのアプローチでは、基板の最初の薄膜化の後に、基板の裏面からバイアホールがエッチングまたはドリリングされる（Proceedings of 57th Electronic Components and Technology Conference, p643）。このアプローチは、図４に示される、この場合、ホールが貫通する必要がある積層は、かなり簡素化され、一般には、例えばＳｉのような基板５や誘電体積層１４、１３を含み、またはこれらのみからなる。このプロセスフローの有利な特徴は、ウエハの表面上に形成される積層の細部に非常に依存しないことである。プロセスは、それゆえに、非常に一般的で、多くの種類のデバイスに適用できる。このアプローチの実行スキームは、一般には金属１（Ｍ１）層中の、例えばＣｕやＡｌの金属パッドのような金属パッド上に載るバイアを示す。このアプローチの欠点は、ＴＳＶのエッチングが金属中で停止し、それゆえにツールの金属汚染の危険性が増加する事実である。更なる欠点は、誘電体積層を通るエッチングが必要であり、積層を知らず、これにより必要なケミストリーを知らない場合、これは困難である。これは、特に、企業内（in-house）で調達されず、異なったソースやファブから調達された、ウエハを積層しなければならない場合に問題となる。
【発明の概要】
【００１５】
本発明の具体例の目的は、チップを互いに積層するための良好な方法とデバイスを提供することである。
【００１６】
第１の形態では、本発明は、ウエハ基板バイアとも呼ばれる基板貫通バイアを形成し、従来技術の問題を解決する方法に関する。そのような基板貫通バイアは、ＦＥＯＬデバイスが作製されるファブ（製造工場）で作製されても良く、例えばチップが互いに積層される、および／またはチップがパッケージされる他の場所で作製されても良い。
【００１７】
本発明の具体例では、半導体チップ中に基板貫通バイアを作製する方法が提供され、このチップは、基板、チップの少なくとも１つのデバイスを含むＦＥＯＬ、金属１層を含むＢＥＯＬ、基板とＢＥＯＬの金属１層との間のプレメタル誘電体、チップの少なくとも１つのデバイスへの少なくとも１つの第１コンタクトおよびデバイスを含まない少なくとも１つの第２コンタクトプラグを含み、第１と第２のコンタクトプラグは、プレメタル誘電体を通って形成され、金属１層に電気的に接続される。この方法は、基板を通るバイアホールを形成する工程を含み、バイアホールは、ＢＥＯＬ中の金属１層まで延びず、更に、導電性材料でバイアホールを埋め込み、これにより金属１層との電気的接続が、プレメタル誘電体中の少なくとも１つの第２コンタクトプラグを介して実現される工程を含む。ＢＥＯＬの金属１層まで延びないバイアを形成する工程は、基板を通って、選択的にはプレメタル誘電体を部分的に通って、バイアホールを形成するが、金属１層までは形成しないことを意味する。
【００１８】
限られた数の材料のみを除去するため、積層の形成が、従来技術より簡単にできることが、本発明の具体例に特徴である。最も簡単な場合、選択的にドープされた部分を含む基板材料のみを除去する必要があり、これにより、必要なエッチングケミストローを１つに減らすことができる。他の具体例では、基板材料と、例えばＳＴＩのような誘電体材料のみを、除去する必要がある。これは非常に単純なプロセスであり、どうようなエッチングケミストリーを使用するかを知るのが比較的容易である。他の具体例では、基板材料と選択的にＳＴＩのような誘電体材料との他に、プレメタル誘電体の一部も除去される。
【００１９】
本発明の具体例では、この方法は、更に、プレメタル誘電体中に、少なくとも１つの第２コンタクトプラグを形成する工程を含む。他の具体例では、この方法は、この少なくとも１つの第２コンタクトプラグの形成を含まず、少なくとも１つの第２コンタクトプラグは、基板貫通ビアの作製者とは異なるＢＥＯＬの作製者のような、他の誰かにより形成される。少なくとも１つの第２コンタクトプラグを形成する工程は、ＢＥＯＬプロセスの一部として行われても良い。少なくとも１つの第２コンタクトプラグは、少なくとも１つのＦＥＯＬデバイスに少なくとも１つの第１コンタクトを形成する工程と同時に形成しても良い。代わりに、少なくとも１つの第２コンタクトプラグは、例えば少なくとも１つの第１コンタクトを形成する前または後の、別の処理工程で形成しても良い。少なくとも１つの第２コンタクトプラグは、基板貫通バイアが形成される部分に戦略的に配置され、金属１層と実際の基板貫通バイアとの間に電気的な接続を提供する。
【００２０】
本発明の具体例にかかる方法は、更に、シリサイド化された領域を、少なくとも１つの第２コンタクトプラグの下方の基板中に、これと電気的に接続するように形成する工程を含んでも良い。実際には、これは、例えばＦＥＯＬプロセス中に、最初にシリサイド化された領域を形成し、その後に、例えばＢＥＯＬプロセス中に、プレメタル誘電体を通り、シリサイド化された領域に電気的に接続する少なくとも１つの第２コンタクトプラグを形成する工程により行われても良い。シリサイド化された領域は、特に、少なくとも１つの第２コンタクトプラグとの電気的接続を形成するのに適している。本発明の具体例にかかる方法は、更に、シリサイド化された場所に、シリサイド化された領域を含むダイオードを形成する工程を含んでも良い。このダイオードは、チップのＦＥＯＬデバイスの一部を形成せず、チップの機能に必要なデバイスでは無く、チップの接続を可能にするために形成されるデバイスである。ＦＥＯＬデバイスは、それらのデバイス、能動および／または受動であり、これらはチップの設計中に形成され、チップが所望の機能を行うような設計で形成される。
【００２１】
本発明の具体例にかかる方法では、基板はデバイスが形成される主表面である表面と、これと対向する主表面である裏面とを有し、バイアホールを形成する工程は、基板の裏面から行われる。これは、例えばエッチングにより除去される積層が、複雑な積層であるＢＥＯＬが形成される表面から材料が除去される場合よりずっと単純であるという長所を有する。
【００２２】
本発明の具体例にかかる方法では、バイアホールを形成する工程は、ＢＥＯＬプロセス後にバイアホールを形成する工程を含んでも良い。本発明の具体例にかかる方法では、バイアホールを形成する工程は、他のチップの上に、これと電気的に接続するようにチップを積層する前にバイアホールを形成する工程を含んでも良い。
【００２３】
本発明の具体例にかかる方法は、更に、バイアホールを形成する前に、基板を薄膜化する工程を含んでも良い。これは、形成されるバイアホールがより深くなくなり、これによりアスペクト比と深いホールの充填の問題が少なくなるという長所を有する。
【００２４】
本発明の特定の方法の具体例では、以下のように行われる。
【００２５】
基板貫通バイア（ＴＳＶ）を作製する方法であって、この方法は、
・例えばシリコンウエハのような半導体基板を選択する工程と、
・半導体ウエハの第１面で、フロントエンドオブラインプロセスとバックエンドオブラインプロセスとを含むＩＣを作製する工程と、
・ＩＣの作製後に、ウエハの第１面と本質的に平行であるウエハの第２面で半導体ウエハを薄膜化する工程と、
・ウエハの薄膜化の後に、第２面に基板貫通バイアホールを作製し、これにより、基板貫通バイアがコンタクトレベルまで貫通する工程と、
・導電性材料で、基板貫通バイアホールを埋める工程と、
・１つの面で、少なくとも１つの第２コンタクトと相互接続する金属ボンドパッドと電気的に接続し、他の面で、ＴＳＶと電気的に接続する、少なくとも１つの第２コンタクトを作製する工程と、
・バックエンドオブラインプロセスで、電気ワイアリング中に金属ボンドパッドを集積する工程と、を含む。
【００２６】
本発明の具体例では、基板貫通バイアを充填する導電性材料は、Ｃｕであっても良い。例えばＴａ／ＴａＮバリア層のようなバリア層を用いても良い。
【００２７】
本発明の代わりの具体例では、基板貫通バイアを充填する導電性材料は、Ｗであっても良い。例えばＴｉ／ＴｉＮバリア層のようなバリア層を用いても良い。
【００２８】
第２の形態では、本発明は、少なくとも１つのＦＥＯＬデバイスを有する基板と、例えば金属１パッド（metal one pad）のような金属パッドを含むＢＥＯＬと、少なくとも１つのＦＥＯＬデバイスを接続する第１コンタクトと、金属１パッドのような金属パッドの下で、それと電気接続される少なくとも１つの第２コンタクトプラグと、を含む半導体チップであって、少なくとも１つの第２コンタクトプラグが一端で金属１パッドのような金属パッドに接触して電気的に接続し、他端で誘電体材料のようなＦＥＯＬデバイスの一部ではない材料、基板、またはＦＥＯＬの一部ではない導電性材料に接触する半導体チップを提供する。「金属パッドの下方（underneath the metal pad）」は、チップの金属パッドと基板との間を意味する。「下（under）」と、「上（above）」または「上に（on the top）」の方向は、明確化のために、ここでは、基板はチップの「下（under）」にあり、ＦＥＯＬとＢＥＯＬはチップの「上（above）」にあり、ＢＥＯＬはチップの「上に（on the top）」にあると定義する。これらの方向は、チップの実際の位置に関し、または言及するものではなく、例えば上下逆のような他のチップに関して用いても良い。「ＦＥＯＬデバイスの一部ではない導電性材料」は、例えば上述のシリサイド化された領域であり、形成される基板貫通バイアと少なくとも１つの第２コンタクトプラグとの間の電気的接続を形成し、チップの実際の機能に関係しないように、明確に提供される。
【００２９】
本発明の具体例にかかる半導体チップでは、少なくとも１つの第２コンタクトプラグが、ＦＥＯＬと、金属１パッドのようなＢＥＯＬの金属パッドとの間に、プレメタル誘電体層を通って延びる。
【００３０】
本発明の具体例にかかる半導体チップでは、少なくとも１つの第２コンタクトプラグが、金属パッドと電気的に接続される側の反対側において、シリサイドと電気的に接続しても良い。もし、「少なくとも１つの第２コンタクトプラグの他端」がシリサイド化された領域に接続する場合、半導体チップは、更に、シリサイド化された領域の位置にダイオードを含んでも良い。
【００３１】
本発明の具体例にかかる半導体チップは、少なくとも１つの第２コンタクトプラグと電気的に接続する基板貫通バイアを含んでも良い。本発明の具体例では、半導体チップは、ＦＥＯＬとＢＥＯＬとの間にプレメタル誘電体層を含み、基板貫通バイアはプレメタル誘電体層を貫通しない。本発明の代わりの具体例では、半導体チップは、ＦＥＯＬとＢＥＯＬとの間にプレメタル誘電体層を含み、基板貫通バイアはプレメタル誘電体層を部分的に貫通し、ＢＥＯＬの金属１パッドのような金属層まではプレメタル誘電体層を貫通しない。
【００３２】
本発明の具体例では、基板貫通バイアは、ＢＥＯＬの一部のみを通っても良い。
【００３３】
本発明の具体例にかかる半導体チップは、更に、少なくとも１つの第２コンタクトプラグの下方にシリサイド化された領域を含み、シリサイド化された領域は、少なくとも１つの第２コンタクトプラグと基板貫通バイアとに電気的に接続する。
【００３４】
本発明と従来技術を越えて得られる長所をまとめる目的で、本発明の所定の目的や長所を上で述べた。もちろん、本発明の特定の具体例に関して、そのような目的や長所の全てが達成されることを要しないことを理解すべきである。このように、例えば、ここで教示または示唆される他の目的や長所を達成することなしに、ここで教示される長所や長所のグループを達成しまたは最適化する方法で、本発明が具体化または実施できることを、当業者は認識するであろう。
【図面の簡単な説明】
【００３５】
【図１】従来から知られたように形成された通常のＣＭＯＳ層の例を示す。
【図２】従来技術の方法にかかるデバイスの上側から処理されたＴＳＶホールの例を示す。
【図３】３Ｄ積層のためのバイアを作製する従来技術の方法を示す。第１の方法は、ＦＥＯＬ処理の前にバイアを形成し、第２の方法は、ＦＥＯＬ後であるがＢＥＯＬの処理前にバイアを形成し、第３の方法は、ＦＥＯＬおよびＢＥＯＬの処理後であるが、ウエハの積層前にバイアを形成し、第４の方法は、ＦＥＯＬおよびＢＥＯＬの処理後で、更にウエハの積層後にバイアを形成する。
【図４】従来技術の方法にかかるデバイスの裏側から処理されたＴＳＶホールの例を示す。
【図５ａ】本発明の具体例にかかる、ＴＳＶをその上に載せる、予め形成された第２コンタクトプラグを有するデバイスの例を示す。
【図５ｂ】本発明の第２の具体例にかかる、ＴＳＶをその上に載せる、予め形成された第２コンタクトプラグを有し、第２コンタクトプラグは、プレメタル誘電体と下方の分離領域（例えばシャロートレンチ分離ＳＴＩ）を通って形成されたデバイスの例を示す。
【図５ｃ】本発明の第３の具体例にかかる、ＴＳＶをその上に載せる、予め形成された第２コンタクトプラグとシリサイドと注入とを有するデバイスの例を示す。
【図６ａ】第２コンタクトプラグの上に載るバイアホールを有する、予め形成された第２コンタクトプラグを有するデバイスの異なる具体例を示す。
【図６ｂ】第２コンタクトプラグの上に載るバイアホールを有する、予め形成された第２コンタクトプラグを有するデバイスの異なる具体例を示す。
【図６ｃ】第２コンタクトプラグの上に載るバイアホールを有する、予め形成された第２コンタクトプラグを有するデバイスの異なる具体例を示す。
【図６ｄ】第２コンタクトプラグの上に載るバイアホールを有する、予め形成された第２コンタクトプラグを有するデバイスの異なる具体例を示す。
【図７】本発明の具体例にかかる予め形成された第２コンタクトプラグを有し、第２コンタクトプラグの上に載る充填されたバイアホールを有するデバイスを示す。
【図８】本発明の方法にかかるプロセスフローの概略を示す。
【００３６】
明確化のために、図面の寸法は誇張され、原寸どおりでは無い。
【００３７】
図面で言及された材料は、例示目的であり、如何なる方法においても本願発明を限定するものでは無い。
【所定の具体例の詳細な説明】
【００３８】
例えばＣＭＯＳの場合はトランジスタ等であるデバイスの能動部分は、フロントエンドオブライン（ＦＥＯＬ）部分１、またはデバイスのフロントエンドと呼ばれる。この部分のプロセスは、ＦＥＯＬプロセスと呼ばれる。
【００３９】
能動デバイスは、バックエンドオブライン（ＢＥＯＬ）３またはバックエンドと呼ばれる電気配線を用いて互いに接続される。この部分のプロセスは、ＢＥＯＬプロセスと呼ばれる。
【００４０】
ＦＥＯＬとＢＥＯＬとの間の接続は、第１コンタクトまたはバイア２により行われる。この場合、第１コンタクトとバイアは、ＢＥＯＬ３の一部として分類される。
【００４１】
基板５の表面は、チップ１１の能動デバイスが配置される側である。底面は、能動デバイスが配置される側と対向する側である。以下において、基板貫通バイア（ＴＳＶ）は、基板５の底面に至る（しばしば導電性材料で充填される）充填されたホールである。デバイスの表面では、それらは層や相互接続により覆われる。他の面では、バイアは、例えば他のデバイスと接続する。これは、本発明の具体例にかかるＴＳＶが、少なくともＢＥＯＬ３の一部を通り、全てのＦＥＯＬ１を通り、およびＢＥＯＬ３とＦＥＯＬ１の下方の少なくともウエハの残り、少なくとも基板５を通ることを意味する。
【００４２】
本発明の第１の形態では、基板貫通バイア（ＴＳＶ）７５を作製するために、方法８０（図８参照）が提供される。この方法は、フロントエンドオブラインプロセス８２の後に、ＦＥＯＬデバイス１を、１またはそれ以上の誘電体層を含むプレメタル誘電体１３で覆う工程と、ＢＥＯＬとＦＥＯＬデバイス１を接続する第１コンタクトプラグ２を形成する工程と、ＴＳＶが載せられる位置に、プレメタル誘電体１３を通って少なくとも１つの第２コンタクトプラグ５０を形成する工程とを含む。そのような第２コンタクトプラグ５０を形成する工程８５は、ＦＥＯＬ１とＢＥＯＬ３とを電気的に接続するために第１コンタクト２を形成する工程８４と同時に行っても良い。この後に、通常のＢＥＯＬプロセス、即ち図８のフローチャート中の工程８６が行われても良い。
【００４３】
上述の方法を行うプロセス工程は、この工程は標準的な半導体プロセス中のプロセス工程から異ならないため、当業者に知られている。異なっている唯一の部分は、プロセスそのものでは無いが、その背後にある考え方であり、ＴＳＶ７５が載せられる位置で、例えばアレイ状の第２コンタクトプラグ５０のような少なくとも１つの第２コンタクトプラグ５０を形成する工程８５である。
【００４４】
この後に、本発明の第１の形態では、少なくとも１つのＴＳＶが、図８のフローチャートの工程８７で形成される。本発明の具体例では、そのような基板貫通バイア（ＴＳＶ）がウエハの裏面から処理され、究極的には第２コンタクトプラグ５０の上で停止する。
【００４５】
本発明の具体例では、バイア７５はＰＭＤ１３、またはＩＭＤ層１５、またはバックエンドオブライン層を通らない。本発明の特別な具体例では、バイア７５はＦＥＯＬ−ＳＴＩを通らない。これは、第２コンタクトプラグ５０を戦略的に形成し、第２コンタクトプラグ５０の底面に達するまでウエハの裏面からバイアをエッチングして行われる。
【００４６】
このアプローチの長所は、ＰＭＤを通る、また可能であればＳＴＩ領域を通る、バイアホールのドリリング／エッチングが避けられるという事実である。これはエッチングされる層や異なる材料の数を減らし、ドリリング／エッチングプロセスを簡素化できる。これは、より多様なデバイスへのプロセスの適用を可能にし、例えばパッケージングハウスへのアウトソーシングにより適したプロセスを形成し、ここでは、実際の層の成分を知る必要は無く、基板の型のみを知れば良い。
【００４７】
プロセスのコストが従来技術の方法に比較して低減される。フロントエンドオブラインプロセスが終了した後に表面からウエハ貫通バイアがエッチングされる、最初から存在するプロセスフローでは、バイアエッチングプロセスは、エッチングが必要なそれぞれの材料に対する異なる工程に分ける必要がある。本発明の具体例にかかるアプローチでは、ホールの作製中に除去が必要な異なる材料の数を低減できる。
【００４８】
ＩＣプロセス中に作製された第２コンタクトプラグ５０の上のバイアストップとして、コンタクトプロセス中にこれが集積されるような追加のコンタクトプラグを処理するために追加のコストは発生しない。
【００４９】
他の長所は、本発明の具体例にかかるバイアエッチングが金属層またはパッドの上で、特に金属１レイア１６の上で停止しないことである。本発明の具体例では、ＴＳＶは第２コンタクトプラグ５０中で停止するため、それらは、（例えば金属１（metal one）１６の広い金属パッド中よりも）小さな金属領域の上で停止し、エッチングツールや更なるプロセス工程（例えば洗浄、堆積等）で使用される他の機器の金属汚染のリスクを低減できる。裏面からＴＳＶをエッチングする場合、従来技術と本発明の双方において、エッチングの不均一性またはウエハの不均一性（ウエハとウエハの間、およびウエハ内）を補償するために、オーバーエッチ（バイアを完全にエッチングするのに必要とされるより少し長いエッチング時間）が必要とされる。ウエハの所定の部分または所定のウエハで、下方の金属が例えばエッチングプラズマのようなエッチングケミストリーに相当な時間露出することを暗示する。従来の方法では、これはエッチングチャンバ中の金属汚染のレベルを増加する。本発明の具体例のように、コンタクト層の上に載ることにより、プラズマエッチング中に露出する金属の量が大きく低減される。また、更なるプロセス工程中に露出する金属の量も減少し、これにより更なるプロセス（例えば、洗浄ツール、堆積ツール等）で使用されるツール中での金属汚染のリスク／レベルを低減できる。エッチング中の汚染のリスクが少ないため、オーバーエッチングを容易に行うことができ、エッチング時間も厳格ではなくなる。このように、本発明の具体例にかかるプロセスは、例えば薄膜化工程後に、例えばＳｉのようなウエハの部分的な厚さのばらつきに対してより強い。
【００５０】
金属層（例えばＣｕ）に到達するまでのエッチングに起因する、従来の方法で現れる汚染の問題は、エッチングプロセスを変化させる。エッチングプロセスのこの変化は、広い金属ボンドパッドの代わりにコンタクトまでエッチングすることにより制限できる。
【００５１】
本発明の具体例にかかるコンタクトまでのエッチング工程は、ノッチングのリスクも低減する。ノッチングは、（バイアが金属にぶつかる）バイアの底で発生するアンダーカット効果であり、主に、バイアの底におけるプラズマの不均一による。
【００５２】
また、異なる金属は、異なる挙動をしても良い。金属レベルとしてしばしば使用されるＣｕの代わりに、例えばＷがコンタクトプラグ中でしばしば使用される。ＢＥＯＬプロセスで金属パッドのために使用される金属より、エッチングツールや、更なるプロセスための他のツールに対する汚染がより少なくなるように（例えば、エッチングツールやエッチング時間の安定性により影響が少なくなるように）、コンタクトの金属が選択される。
【００５３】
本発明の具体例にかかる作製は、以下のように行うことができる。
【００５４】
最初に、ＩＣのフロントエンドオブラインが処理される。これは本発明では重要ではないため、詳細には記載しない。これは、作製される集積回路に必要とされる多くの能動および／または受動デバイスの作製を含む。フロントエンドオブラインは、それぞれがデバイス上に層を置く、堆積、フォトリソグラフィ、拡散、イオン注入、エッチング、ストリッピング、化学機械平坦化の工程の幾つかまたは全てを含む複数のループを含み。本発明に関して重要なフロントエンドオブライン処理の一部のみが、コンタクトの作製である。
【００５５】
本発明の具体例にかかる、コンタクトレベルにおいて、ＦＥＯＬデバイス１をＢＥＯＬ３に接続するための第１型コンタクトが形成されるのみならず、ＴＳＶに接続するための追加の第２型コンタクトが形成され、これは、これ以降、第２コンタクトまたは第２コンタクトプラグと呼ばれる。これは、異なる具体例に対して、図５（ａ）、図５（ｂ）、および図５（ｃ）に示される。
【００５６】
作製されるＴＳＶに回路を接続するために、１またはそれ以上の第２コンタクトプラグ５０または第２コンタクトプラグ５０のアレイが、金属１パッド５５の下方に形成され、ここにはＴＳＶが載せられ、その金属１パッド５５はそれらの回路と接続される。第２コンタクトプラグ５０は、プレメタル誘電体１３を通って形成される。金属１パッド５５は、一の大きさがおおよそ１μｍから５００μｍの間であり、または２０μｍから１５０μｍの間であり、または３μｍから１５μｍの間であり、または３μｍから１０μｍの間である大きさであり、例えば５０μｍ×５０μｍである。第２コンタクトプラグ５０の直径は、１５ｎｍから１０００ｎｍの間であり、または２０ｎｍから５００ｎｍの間であり、または２５ｎｍから１５０ｎｍの間であり、または３０ｎｍから１００ｎｍの間である。第２コンタクトプラグ５０の間の距離は、おおよそ１５ｎｍから１０００ｎｍの間であり、または２０ｎｍから５００ｎｍの間であり、または２２ｎｍから１３０ｎｍの間であり、または３０ｎｍから１００ｎｍの間である。第２コンタクトプラグ５０の間のピッチは、３０ｎｍと２０００ｎｍの間であり、または４０ｎｍと１０００ｎｍの間であり、または４４ｎｍと２６０ｎｍの間であり、または４７ｎｍと２８０ｎｍの間であり、または５０ｎｍと３００ｎｍの間であり、または５５ｎｍと４００ｎｍの間であり、または６０ｎｍと２００ｎｍの間である。１つの金属パッド５５の下方で、ＴＳＶ７５と電気的に接続された第２コンタクトプラグ５０の大きさと数は、バイアを流れる電流を規定する。第２コンタクトプラグ５０がより大きく、第２コンタクトプラグ５０の数が多いほど、バイア７５を通って流れる電流が高くなる。第２コンタクトプラグ５０の最小数は、必要とされる電流と第２コンタクトプラグ５０の大きさに基づいて決められる。金属１パッド５５の下方の第２コンタクトプラグ５０の数は、１と１００００の間であり、または２と５００の間であり、または５と１００の間であり、または１０と６４の間であり、または５と５０００の間であり、または１０と１０００の間であり、または５０と５００の間であり、または１００と２００の間である。失敗した第２コンタクトプラグ５０を回避するために、第２コンタクトプラグ５０の数は、好適には１より多く、例えば２またはそれ以上であり、または４またはそれ以上である。第２コンタクトプラグ５０が広い金属ボンドパッド５５に接続される場合、第２コンタクトプラグ５０の数は、失敗した第２コンタクトプラグ５０の影響を制限し、高い電流の使用の可能な窓を残すために、多い方が好ましい。第２コンタクトプラグ５０は、ランダムな方法またはアレイ状に配置され、アレイは円形または四角形であり、アレイは規則的または不規則であり、第２コンタクトプラグ５０は互いに等距離または異なる距離で配置されても良い。特定の具体例では、アレイは複数の第２コンタクトプラグ５０を含み、第２コンタクトプラグ５０の数は導電率の理由により最適化されても良い。
【００５７】
本発明の具体例では、第２コンタクトプラグ５０は、ＳＴＩ領域１４まで延びる（図５（ａ））。この場合は、あまねく適用できる。それらのプラグ５０の深さは、第２コンタクトプラグ５０がＳＴＩ１４の上に載る場合、５０ｎｍと１０００ｎｍの間であり、７０ｎｍと７００ｎｍの間であり、１００ｎｍと５５０ｎｍの間である。
【００５８】
代わりの具体例では、第２コンタクトプラグ５０は、例えばＳＴＩ領域１４のような、プレメタル誘電体の下にある絶縁領域を通って、例えばＳｉ基板のような基板中に延びても良い（図５（ｂ））。例えばシリコンのような基板にまで至る第２コンタクトプラグは、一般には、第２コンタクトプラグ５０から例えばＳＴＩ１４のような絶縁領域までより、２０〜１０ｎｍ（例えばＳＴＩ領域のような絶縁領域の厚さ）深い。この具体例は、コンタクトホール６０の形成に関する問題はより少なくなるために（基板材料のみが存在する）、更に第２コンタクトプラグ５０の上に載るＴＳＶを形成するプロセスを最適化するが、第２コンタクトプラグを形成する場合に例えばＳＴＩのような絶縁性材料のエッチングは一般的なプロセスフローの一部でないため、不確定なＳｉ領域の上で行われる場合は困難で制御できないため、設備プロセスの変化を必要とする。
【００５９】
（図５（ｃ）に示すような）代わりの具体例では、第２コンタクトプラグ５０はシリサイド５６と基板５の中に形成された注入領域５７まで延びる。
【００６０】
本発明の幾つかの具体例では、第２コンタクトプラグ５０は基板５に接触し、一旦表側のプロセスが完了した場合、更なるプロセス無しに、即ち実際のＴＳＶプロセス無しに、チップ１１の機能を証明することは、挑戦であり、困難であり、または不可能である。なぜなら、ＴＳＶ７５を載せるための全てのパッド５５が、基板５に足らないからである。第２コンタクトプラグ５０は、Ｓｉ領域のような規定されない基板の上に配置された場合、標準ＥＤＡツールおよびファウンダリーツールキットによる設計ルール違反と考えられるため、設計レベルでさえも困難は起きる。
【００６１】
それらの問題は、本発明の具体例にかかる提案された方法により克服できる。提案された方法は、いずれのＣＭＯＳ技術にも適用可能であり、よりデバイスのテストが容易になる。ＩＣの設計中に、ＴＳＶ接続の位置は、逆バイアスダイオード５８として設計される。それらのダイオード５８は、ｐおよび／またはｎドープの領域５７とシリサイド化されたコンタクト５６を含む。それらは、一般には、例えばＷプラグコンタクトプロセスのようなコンタクトプロセスを用いて、例えば金属パッド５５のような金属バックエンド層に接続される。プロセスの後、ＩＣは標準の技術を用いて試験される。ＴＳＶ位置のダイオード５８は、回路のダイオードの小さなリーク電流を加えるのみで、存在するＥＳＤ保護構造と異なることは無い。
【００６２】
図６（ｃ）に示すように、ＴＳＶの裏面プロセス中に、例えばＳｉバイアホールのような基板バイアホール６０がウエハの裏面からエッチングされ、ＴＳＶの位置から、ｐまたはｎ領域５７を含むが、シリサイド化されたコンタクト５６は含まない、基板材料を除去する。それらの層５６は、更なるエッチングに抵抗し、バックエンド相互接続および分離層を保護する。（図７に示される）続くＴＳＶプロセスは、それらのシリサイド化されたコンタクト５６の電気コンタクトを堆積し、特に実際に３Ｄ−ＴＳＶコンタクト７５を完成させる。
【００６３】
幾つかの３Ｄ−ＴＳＶでは、コンタクトは、回路の特定の部分（例えば、上部の横並びのダイから下方の横並びのダイまでのＴＳＶ接続）や、基板ダイオードには接続されず、ＴＳＶ位置における犠牲ダイオード５８の存在は、ＴＳＶ領域への接続をテストするために用いられる。
【００６４】
特別な場合、本発明の具体例により形成された追加の第２コンタクトプラグ５０が、フロントエンドオブライン１への第１コンタクト２と共に、追加のプロセス工程を必要とせずに、形成されても良い。代わりに、追加の第２コンタクトプラグ５０は、別のプロセス工程で形成しても良い。
【００６５】
第２コンタクトプラグ５０を作製するためのホールの形成、例えばエッチングは、例えばリソグラフィに続くドライおよび／またはウエットエッチングのような、いずれかの好適な方法で行われても良い。第２コンタクトプラグ５０は、Ｗ、Ｃｕ、多結晶シリコン、Ａｌ、Ｎｉ、またはこの分野で使用される他の好適な材料から形成されても良く、即ち、形成されたホールはそのような導電性材料により充填される。
【００６６】
第２コンタクトプラグ５０を形成した後に、裏面から所望の厚さまで、ウエハの薄膜化が、グラインディング、ＣＭＰ、ウエットまたはドライエッチング、またはこの分野で使用される他の方法のような適当な技術を用いて（選択的に）行われる。基板５の所望の厚さは、５μｍから８００μｍの間であり、５μｍから５００μｍの間であり、１０μｍから５００μｍの間であり、１０μｍから３００μｍの間であり、１０μｍから２００μｍの間であり、１５μｍから２００μｍの間であり、２０μｍから１００μｍの間である。
【００６７】
続いて、第２コンタクトプラグ５０を形成した後に、図６（ａ）から図６（ｄ）に示すように、ウエハの裏側から、例えばエッチングによりＴＳＶホール６０が形成される。ＴＳＶホール６０の直径は、５００ｎｍと５００μｍの間であり、１μｍと１２０μｍの間であり、１μｍと１００μｍの間であり、１μｍと５μｍの間であり、１５μｍと１００μｍの間である。これは、例えばリソグラフィに続くドライおよびウエットエッチングのような、好適な方法により行われる。バイアフォトは、既に存在する第２コンタクトプラグ５０にアライメントさせる。これは、（１）ステッパーまたは１×アライナーを用いた表面と裏面のアライメント、（２）例えばＩＲアライメントのようなスルーウエハアライメントにより行われる。
【００６８】
図５（ａ）のような第２コンタクトプラグ５０の形成に対応する１つの履行スキームでは、バイアホール６０は、第２コンタクトプラグ５０の底面とアライメントし、例えばフロントエンドオブラインの上での表側のプロセス中に、つまりフロントエンドプロセスの終わりまたはＰＭＤ堆積の第１層で堆積した各ストップ層６１の上で止まることができる（図６（ａ））。これは、例えば、ＰＭＤ１３の下方または底のＳｉＣまたはＳｉＮ層でも良い。このそれぞれのストップ層６１の厚さは、１０ｎｍと１００ｎｍの間であり、または２０ｎｍと５０ｎｍの間であり、または２５ｎｍと３５ｎｍの間である。この場合、エッチングは、少なくとも２つの材料：基板５とＳＴＩ１４を取り扱わなければならず、このため少なくとも２つのエッチングケミストリーが必要となる。
【００６９】
他のスキームでは、図６（ｄ）に示すように、ホール６０はより深く、第２コンタクトプラグ５０は部分的にバイアホール６０中に突き出しても良い。ホールのドリリングは、例えばドライおよび／またはウエットエッチング、またはレーザードリリングを用いて行われる。エッチングは、（ウエハレベルで）ひとまとめのプロセスであり、レーザードリリングは（バイア毎の）繰り返しプロセスである。エッチングは多数のバイアを扱う場合にスループットの優位点を有する。この場合、ＰＭＤ１３の少なくとも一部を除去する必要がある。
【００７０】
図５（ｂ）のような第２コンタクトプラグ５０の形成に対応する他のスキームでは、バイアホール６０が、ＳＴＩ１４の上で停止する（図６（ｂ）参照）。この場合、バイアホール６０の作製は、基板材料５のみを考慮しなければならない。これは特に、外部（out-house）での処理に特に有用である。
【００７１】
図５（ｃ）のような第２コンタクトプラグ５０の形成に対応する他のスキームでは、バイアホール６０が、第２コンタクトプラグ５０の底面とアライメントし、ＦＥＯＬプロセス中に堆積されたシリサイド層５６の上で停止する（図６（ｃ）参照）。
【００７２】
シリサイド５６中での停止は、双方が技術的に従属し、追加のプロセス困難性を引き起こすＰＭＤ１３とＳＴＩ１４を通るエッチングを回避する。更に、エッチングプロセスの終点検出は、シリサイド層５６の上でより容易に行える。一方、もし、基板バイアのエッチング中に第２コンタクトプラグ５０が（意図的にまたは意図せずに）エッチングされ、１またはそれ以上の小さなコンタクトホールを形成した場合、続く、例えばＣｕ電気メッキのようなバリアシードの堆積やメタライゼーション中に、それらは再度埋めることができる。
【００７３】
バイアホール６０の形成後に、それらのバイアホール６０は、従来の材料７０で埋めることができ（図７参照）、本発明の具体例により形成された追加の第２コンタクトプラグ５０を介して、ＩＣとの電気的接続を形成する。充填のために使用される材料は、例えばＣｕ、Ｗ、Ａｌ、Ｔｉ、Ｃｏ、導電性ポリマー、またはこの分野で使用される他の材料でも良い。これらの材料は、電気メッキや、この分野で使用される他の方法により堆積できる。ＴＳＶホール６０を埋める材料７０や、第２コンタクトプラグ５０の材料は、ＴＳＶと第２コンタクトプラグ５０との間で良好な電気接続が実現できるように選択すべきである。
【００７４】
導電性材料７０の下方には、例えば分離ライナー７１、周りの材料への層の拡散を防止するバリア層、接着層、電気的接続を改良するための層のような、他の層を堆積させても良い。例えば、ＴｉとＴｉＮとの組み合わせがＷやＡｌ材料の場合に使用でき、ＴａとＴａＮの組み合わせがＣｕ材料７０の場合に使用できる。
【００７５】
バイアの充填は、異なるサブ工程を含んでも良い。最初に、分離層７１を堆積しても良い（例えば、酸化物、窒化物、ポリマー等）。一般的な例は、（ＰＥ−またはＳＡ−）ＣＶＤの酸化物または窒化物（例えば、２０ｎｍと２０００ｎｍの間）、又はスピンオン／スプレーイン／ＣＶＤポリマー（０．５μｍと１０μｍの間）である。これに続いて、拡散バリア（例えば、ＰＶＤ、ＡＬＤ等、Ｔｉ、ＴａＮ、ＴｉＮ、Ｗ、Ｒｕ等、一般には、膜厚は５ｎｍ〜２０ｎｍの範囲）または接着層、例えばＴｉやＴａとそれらの組み合わせを堆積させる。代わりに、拡散バリアを、絶縁材料またはライナーの下方に堆積させても良い。
【００７６】
充填のために、しばしばシード層（Ｃｕ等の場合）が堆積され（例えば名目上のフィールド膜厚が１００〜１０００ｎｍのＰＶＤ−Ｃｕ）、続いて、例えばＥＣＤ−Ｃｕ、Ｃｕペースト、半田、Ａｕ、又はＣＶＤ−Ｗ、Ｃｕ等を用いたメタライゼーションが行われる。メタライゼーションは、広いバイア（一般には直径＞２０μｍ）では等角であり、または完全に埋められる（一般には直径＜１０μｍ）。等角のメタライゼーションは、膜厚が１〜５μｍの範囲（ＥＣＤの場合）又は５００〜２０００ｎｍの範囲（ＣＶＤの場合）である。
【００７７】
ＴＳＶは、５００ｎｍと５００μｍの間の、１μｍと１２０μｍの間の、１μｍと１００μｍの間の、１μｍと５μｍの間の、または１５μｍと１００μｍの間の直径を有する。バイアの深さは、５μｍと５００μｍの間、１０μｍと３００μｍの間、１０μｍと２００μｍの間、１５μｍと２００μｍの間、２０μｍと１００μｍの間である。アスペクト比は、ＴＳＶの良好な充填が可能なように選択され、１と２０の間、１と１０の間、２と５の間である。
【００７８】
本発明の具体例にかかる方法のプロセスフローのまとめが図８に示される。工程８１で基板５が選択され、工程８２でＦＥＯＬプロセスが行われ、基板５の上にＦＥＯＬデバイスが形成される。この後に、工程８３でＢＥＯＬプロセスが行われる。このＢＥＯＬプロセスはＦＥＯＬ１と、ＢＥＯＬ３中の金属レベル、特に金属１との間の電気的接続を形成するために、第１コンタクト２を形成する工程を含む。本発明の具体例では、ＢＥＯＬプロセスは、また、後に、ＴＳＶ７５が載せられる、選択的には第２コンタクトプラグ５０のアレイである、少なくとも１つの第２コンタクトプラグを形成する工程８５を含む。この後に、例えば、ＦＥＯＬデバイス１を電気的に接続するために金属パッドに分けられた複数の金属層を形成する工程であって、金属層は誘電体１５の手段により互いに分離され、必要に応じて異なる金属層の間に電気的接続を形成するために、バイアが適当に誘電体層１５を通る工程のような従来から知られた工程８６で、通常のＢＥＯＬプロセスが行われる。第２コンタクトプラグ５０は、一端において、例えば金属１層１６のような、ＢＥＯＬプロセスの金属層の金属パッド５５と電気的に接続される。一旦、ＢＥＯＬプロセスが終われば、作製されたデバイスは、更に本発明の具体例にかかるプロセスを行うために外部（out-house）に輸送され、または更に内部（in-house）で扱われる。更なるプロセスは、第２コンタクトプラグ５０の上に載るＴＳＶ７５を形成する工程８７を含む。
【実験例】
【００７９】
Ｃ１３０技術のためのＴＳＶの例がここに示される。最初に、Ｃ１３０フロントエンドオブラインが形成される。
【００８０】
次に、プレメタル誘電体積層（ＰＭＤ）が堆積され、これは以下のプロセス工程を含む。
・５０ｎｍのＰＥＣＶＤ−ＳｉＣ６１の堆積、
・７００ｎｍの高密度プラズマ（ＨＤＰ）ホウ素ドープのフォスフォシリケイトガラス（Ｂ−ＰＳＧ）１３の堆積、
・５００ｎｍの膜厚までのＰＳＧ層の化学機械研磨（ＣＭＰ）、
・２０ｎｍのＰＥＣＶＤ窒化物の堆積。
【００８１】
次に、第１コンタクト２が、ＣＤまたは直径１５０ｎｍでプリントされる。基板貫通バイア（ＴＳＶ）７５を接続するために、少なくとも１つの第２コンタクトプラグ５０と、選択的に、１０μｍの直径領域中に、１またはそれ以上の第２コンタクトプラグ５０のアレイ（８００ｎｍのピッチを有する１３×１３の円形領域アレイ）が、ＴＳＶ７５と接続するために、金属ボンドパッド５５の位置にプリントされる。これらの第１コンタクト２と第２コンタクトプラグ５０は、１５ｎｍのＩＭＰ−Ｔｉと１０ｎｍのＭＯＣＶＤ−ＴｉＮで充填され、次に、３５０ｎｍＷが充填され、コンタクトの間のフィールド領域上の過剰のＷを除去するためにＷ−ＣＭＰが行われる。
【００８２】
次に、内部金属誘電体１（ＩＭＤ１）が５０ｎｍＰＥＣＶＤ−ＳｉＣと３００ｎｍＰＥＣＶＤ−ＳｉＯ２７７を用いて堆積される。
【００８３】
リソグラフィおよびエッチングが、１５０ｎｍの最小のＣＤを用いてシングルダマシン形式で行われる。ＴＳＶ７５と接続するための５０μｍ×５０μｍの金属ボンドパッド５５が、第２コンタクトプラグ５０の上にプリントされる。次に、ベースライン金属１のメタライゼーションプロセスが、Ｍ１トレンチを充填するために用いられる。これは、１０ｎｍＰＶＤ−ＴａＮ、１５ｎｍＰＶＤ−Ｔａ、１００ｎｍのＣｕシード、６００ｎｍのＣｕ電気メッキの堆積と、それに続くＭ１ラインの間のフィールド領域上の過剰の銅を除去するためのＣＭＰを含む。次に、以下の金属レベルと、異なる金属レベルを接続するバイアが形成される。
【００８４】
フロントエンドオブラインとバックエンドオブラインとを仕上げた後に、裏面においてウエハが５０μｍの厚さまで薄膜化される。これは、グラインディングとこれに続くエッチングで行われる。膜厚の均一性は２μｍより良い。
【００８５】
ＴＳＶ７５を形成するために、ウエハ１１の裏面でリソグラフィが行われる。ホールの直径は３５μｍである。使用されるレジストはＩＸ８４５であり、厚さは２．５μｍである。バイア６０はＳｉウエハを通ってエッチングされ、第２コンタクトプラグ５０の底で停止する。エッチングは、深い反応性イオンエッチング（ＤＲＩＥ：Deep Reactive Ion Etch）として知られる標準的なボッシュプロセス（Bosch processing）を用いて行われる。次に、レジストが剥離される。
【００８６】
最初に、５μｍポリマーの絶縁層７１がバイア６０中に堆積される。続いて、７０ｎｍＴｉの層が、ＰＶＤを用いて堆積され、続いて（シード層として働く）５００ｎｍのＣｕがＰＶＤで堆積される。レジスト層は堆積されパターニングされ、これによりバイア６０の位置に、レジスト層中にホールが形成される。続いて、５μｍの膜厚で等角にＣｕ７０がＣｕ領域上にメッキされ、またはボトムアップメッキとして知られる技術を用いてＣｕ７０でバイアホールが完全に埋められる。最後に、レジストが剥離され、残ったＴｉ／Ｃｕシード層が、Ｃｕメッキの無い位置で除去される。
【００８７】
前の説明は、本発明の所定の具体例を詳説する。しかしながら、以下に詳細な方法で本文に記載しても、本発明は多くの方法で実施できる。なお、本発明の所定の特徴や形態を記載する特定の用語の使用は、関連する本発明の特徴の特定の性質や形態を含むようにここで用語が再定義されることを意味すると取るべきではない。
【００８８】
上記詳細な説明は、様々な具体例に適用された本発明の新規な特徴を示し、記載し、そして指摘したが、示されたデバイスまたはプリセスの形態や細部において、様々な省略、代用、および変形が、本発明の精神から離れることなく、当業者により行えることが理解されるであろう。
【図１】
2011515843.tif 000003
【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成23年1月6日(2011.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板、チップの少なくとも１つのデバイスを含むＦＥＯＬ、金属１層を含むＢＥＯＬ、基板とＢＥＯＬの金属１層との間のプレメタル誘電体、少なくとも１つのデバイスへの少なくとも１つの第１コンタクト、およびプレメタル誘電体を通り金属１層と電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体チップ中に、基板貫通バイアを作製する方法であって、
ＢＥＯＬの金属１層まで延びない、基板貫通バイア（ＴＳＶ）ホールを形成する工程と、
導電性材料でＴＳＶホールを埋め込み、これにより金属１層との電気的接続が、プレメタル誘電体中の少なくとも１つの第２コンタクトプラグを介して実現される工程を含む方法。
【請求項２】
更に、プレメタル誘電体の中に、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項１に記載の方法。
【請求項３】
少なくとも１つの第２コンタクトプラグを形成する工程は、少なくとも１つのＦＥＯＬデバイスに少なくとも１つの第１コンタクトを形成する工程と同時に行われる請求項２に記載の方法。
【請求項４】
少なくとも１つの第２コンタクトプラグを形成する工程は、後にその上にＴＳＶが載せられる位置に、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項２または３のいずれかに記載の方法。
【請求項５】
更に、少なくとも１つの第２コンタクトプラグの下方に、これと電気的に接続するように、基板中にシリサイド化された領域を形成する工程を含む請求項２〜４のいずれかに記載の方法。
【請求項６】
更に、シリサイド化された領域を含むダイオードを、シリサイド化された領域の位置に形成する工程を含む請求項５に記載の方法。
【請求項７】
ＴＳＶを作製する工程は、ＴＳＶホールを形成する工程と、他のチップ上にチップを積層する前にＴＳＶホールを充填する工程とを含む請求項１〜６のいずれかに記載の方法。
【請求項８】
更に、ＴＳＶホールを形成する前に、基板を薄膜化する工程を含む請求項１〜７のいずれかに記載の方法。
【請求項９】
少なくとも１つのＦＥＯＬデバイスを有する基板、
金属パッドを含むＢＥＯＬ、
少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、
金属パッドの下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体チップであって、
少なくとも１つの第２コンタクトプラグが一端において金属パッドに接続し、他端でＦＥＯＬデバイスの一部でない材料に接続する半導体チップ。
【請求項１０】
少なくとも第２コンタクトプラグの他端がシリサイド化された領域に接続され、
半導体チップは、更に、シリサイド化された領域の位置にダイオードを含む請求項９に記載の半導体チップ。
【請求項１１】
更に、少なくとも１つの第２コンタクトプラグと電気的に接続されたＴＳＶを含む請求項９に記載の半導体チップ。
【請求項１２】
半導体チップが、更にＦＥＯＬとＢＥＯＬとの間にプレメタル誘電体層を有し、
ＴＳＶは、プレメタル誘電体層を貫通しない請求項１１に記載の半導体チップ。
【請求項１３】
ＴＳＶは、ＢＥＯＬの一部のみを通る請求項１１または１２に記載の半導体チップ。
【請求項１４】
更に、少なくとも１つの第２コンタクトプラグの下方のシリサイド化された領域を含み、シリサイド化された領域は、少なくとも１つの第２コンタクトプラグとＴＳＶとに電気的に接続する請求項１１〜１３のいずれかに記載の半導体チップ。
【国際調査報告】
2011515843.tif 000016
2011515843.tif 000017
2011515843.tif 000018