(57)【要約】  ＭＯＳフューズ（２００）の少なくとも１つのＭＯＳパラメータが、少なくとも１つのＭＯＳパラメータ基準値を与えるために特徴付けられる。そして、ＭＯＳフューズ（２００）は、フューズ端子（２０４，２０６）にプログラミング信号が印加されることによってプログラミング電流がフューズリンク（２０２）を流れることにより、プログラムされる。フューズ抵抗は、第１の論理値と関連する測定されたフューズ抵抗を与えるために測定される。プログラムされたＭＯＳフューズのＭＯＳパラメータは、測定されたＭＯＳパラメータ値を与えるために測定される。測定されたＭＯＳパラメータ値は、ＭＯＳフューズの第２の論理値を決定するために基準ＭＯＳパラメータ値と比較され、その比較に基づいてビット値が出力される。
2011515836.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（「ＭＯＳ」）フューズであって、
半導体基板と、
前記半導体基板中のウェルと、
前記ウェル中のウェルタップと、
前記ウェル中の活性領域と、
アノード、カソード、および前記アノードと前記カソードとの間に延びるフューズリンクを有するフューズ素子とを備え、少なくとも前記フューズリンクは、前記活性領域の部分の上に形成されるとともに酸化膜層によって前記活性領域から分離され、
ドレイン領域と、
ソース領域とをさらに備え、前記フューズリンクは前記ドレイン領域を前記ソース領域から分離する、ＭＯＳフューズ。
【請求項２】
前記酸化膜層は、５０ｎｍ未満、好ましくは１０ｎｍ未満の厚みを有するゲート酸化膜層である、請求項１に記載のＭＯＳフューズ。
【請求項３】
前記半導体基板は、シリコン基板であり、前記フューズ素子は、シリコンを含む、請求項１または２に記載のＭＯＳフューズ。
【請求項４】
前記フューズ素子は、第１のシリサイドを含み、前記ドレイン領域および前記ソース領域は、第２のシリサイドを含む、請求項１から３のいずれか１項に記載のＭＯＳフューズ。
【請求項５】
前記フューズリンクと前記ドレイン領域との間の前記フューズリンクの第１の側面における第１の側壁スペーサと、
前記フューズリンクと前記ソース領域との間の前記フューズリンクの第２の側面における第２の側壁スペーサとをさらに備える、請求項１から４のいずれか１項に記載のＭＯＳフューズ。
【請求項６】
前記ＭＯＳフューズは、ゲート酸化膜層を有する電界効果トランジスタを有するフィールドプログラマブルゲートアレイに取入れられ、前記酸化膜層は、前記ゲート酸化膜層である、請求項１から５のいずれか１項に記載のＭＯＳフューズ。
【請求項７】
前記ソース領域および前記ドレイン領域の各々は、前記フィールドプログラマブルゲートアレイのソース／ドレイン注入の間に形成される注入領域である、請求項１から６のいずれか１項に記載のＭＯＳフューズ。
【請求項８】
ＭＯＳフューズの動作方法であって、
フューズ端子間に延びるフューズリンクと少なくとも１つのＭＯＳ端子とを有する、ＭＯＳフューズを準備するステップと、
少なくとも１つの基準ＭＯＳパラメータ値を与えるために、前記ＭＯＳフューズを特徴付けるステップと、
前記フューズ端子にプログラミング信号を印加してプログラミング電流が前記フューズリンクに流れることにより、前記ＭＯＳフューズをプログラミングするステップと、
測定されたフューズ抵抗を与えるために、前記ＭＯＳフューズのフューズ抵抗を測定するステップと、
前記測定されたフューズ抵抗に従う第１の論理値を決定するステップと、
測定されたＭＯＳパラメータ値を与えるために、前記ＭＯＳフューズの少なくとも１つのＭＯＳパラメータを測定するステップと、
前記測定されたＭＯＳパラメータ値を前記基準ＭＯＳパラメータ値と比較することによって、前記ＭＯＳフューズの第２の論理値を決定するステップと、
前記第１の論理値を前記第２の論理値と比較するステップと、
前記第１の論理値と前記第２の論理値との比較に基づいてビット値を出力するステップとを備える、方法。
【請求項９】
前記第１の論理値を前記第２の論理値と比較するステップの後に、前記第１の論理値がプログラムされた論理値ではなく、かつ前記第２の論理値が前記プログラムされた論理値である場合に、センスフラグを出力するステップをさらに備える、請求項８に記載の方法。
【請求項１０】
前記フューズ端子は、アノード端子およびカソード端子を含む、請求項８または９に記載の方法。
【請求項１１】
前記ＭＯＳフューズは、前記フューズ端子間のシリサイド化されたフューズリンクを含み、前記プログラミング信号は、前記シリサイド化されたフューズリンクを溶断するように選択される、請求項８から１０のいずれか１項に記載の方法。
【請求項１２】
前記ＭＯＳ端子はソース端子と、ドレイン端子と、ウェル端子とを含む、請求項８から１１のいずれか１項に記載の方法。
【請求項１３】
前記ＭＯＳパラメータは、フューズ素子から活性シリコンへのリーク電流、ソースからウェルへのリーク電流、ドレインからウェルへのリーク電流、ソースからドレインへのリーク電流、およびドレインからソースへのチャネルオン電流のうちの１つである、請求項８から１２のいずれか１項に記載の方法。
【請求項１４】
前記ＭＯＳフューズは、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）に取入れられる、請求項８から１３のいずれか１項に記載の方法。
【請求項１５】
前記ＭＯＳフューズは、シリアルナンバーのビット、前記ＦＰＧＡの選択された内部機能を無効にするセキュリティコード、ビットストリーム暗号鍵、または、ユーザが定義した値を記憶するようにプログラムされる、請求項８から１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は一般的に集積回路に関し、より特定的には、金属酸化膜半導体（「ＭＯＳ」）フューズを有するワンタイムプログラマブルロジックメモリセルのプログラミングに関する。
【背景技術】
【０００２】
発明の背景
多くの集積回路（「ＩＣ」）は、トランジスタ、抵抗、コンデンサ、およびダイオードのような半導体基板の単一チップ上の数千の相互接続された素子からなる。ＩＣができるだけ早く動作するとともに、できるだけ少ない電力を消費することが一般的に望ましい。半導体ＩＣは、大抵は、ＣＭＯＳメモリ、アンチフューズメモリ、およびｅフューズ（efuse）メモリのような１以上の種類のメモリを含む。
【０００３】
ワンタイムプログラマブル（「ＯＴＰ」）メモリ素子は、不揮発性メモリ（「ＮＶＭ」）を提供するためにＩＣにおいて用いられる。ＮＶＭ内のデータはＩＣがオフされたときに失われない。ＮＶＭは、ＩＣ製造者がＩＣにロット番号およびセキュリティデータを保存できるようにするとともに、多くの他のアプリケーションにおいて有用である。１つの種類のＮＶＭは、一般にＥフューズ（E-fuse）と呼ばれる。
【０００４】
Ｅフューズは、一般にアノードおよびカソードと呼ばれる２つのパッドの間の導電材料（金属、ポリシリコンなど）のストライプ（一般に「リンク」とも呼ばれる）を用いることによって、半導体ＩＣに通常組入れられる。Ｅフューズへのフューズ電流（ＩFUSE）の印加はリンクを破壊し、したがってＥフューズの抵抗が変化する。これは一般にはＥフューズを「プログラムする」と呼ばれる。フューズ状態（すなわち、フューズがプログラムされたかどうか）は、センス電流を用いて読まれることが可能であり、これは電子メモリの分野において一般的である。
【０００５】
図１は、Ｅフューズ１００の平面図である。Ｅフューズ１００は、アノード１０４とカソード１０６との間のフューズリンク１０２を有する。アノード、フューズリンク、およびカソードは、典型的には、比較的厚いフィールド酸化膜または絶縁酸化膜上に全体的に形成されたポリシリコンまたはシリサイド化されたポリシリコンである。コンタクト（図示せず）は、電気的端子をアノードおよびカソードへ与える。フューズリンクは、比較的小さい断面を有し、その断面は、Ｅフューズを高抵抗状態に変換するために、プログラミングの間、リンクのジュール加熱をもたらす。「アノード」および「カソード」との用語は、便宜的な議論のために用いられる。Ｅフューズの端子がアノードまたはカソードのいずれとして機能するかは、プログラミング電流がどのように印加されるかに依存する。
【０００６】
Ｅフューズのプログラミングは、物理的なレイアウトによって促進され得る。たとえば、カソード１０６は、フューズリンク１０２よりも大きい。それはプログラミングの間フューズリンクにおける局在的なジュール加熱を発生させる。
【０００７】
プログラミングの間、制御されたレベルの電流が、フューズリンクを特定の期間流れる。プログラミング電流は、電流集中と放熱における違いにより、近接した領域よりもフューズリンクを加熱して、温度勾配を生成する。温度勾配およびキャリアの流束は、エレクトロマイグレーションおよびストレスマイグレーションを起こし、材料（たとえばシリサイド、ドーパントおよびポリシリコン）をフューズリンクから退ける。
【０００８】
プログラミングは、一般的にはＥフューズを元の抵抗からプログラムされた抵抗へと変換する。センス電流を用いたＥフューズの信頼性のある読出を可能にするために、プログラムされた抵抗は、元の抵抗よりもかなり高い（典型的には数オーダの強度高い）ことが望ましい。第１の論理状態（たとえば、論理「０」）は、典型的には、プログラムされていない、低抵抗（典型的には約２００Ω）フューズ状態に割当てられ、第２の論理状態（たとえば論理「１」）は、プログラムされた、高抵抗（典型的には１００，０００Ωより大きい）フューズ状態に割当てられる。抵抗の変化は、データビットを生成するためのセンス回路によって検出される（読出される）。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
Ｅフューズ素子は、その単純さ、低い製造コストおよび従来のＣＭＯＳ製造技術を用いたＣＭＯＳ  ＩＣへの容易な組込みのために特に有用である。しかしながら、制御されないプログラミング（すなわち、オーバープログラミングまたはアンダープログラミング）または近接した構造への物理的ダメージのような望ましくない問題が起こり得て、隣接するＦＥＴにおけるリーク電流をもたらす。他の問題は、ＩＣがより小さな設計形状（ノード間隔）に縮小された場合に起こる。なぜならある設計形状に対するプログラミング条件は、別の設計形状に対して最適でないかもしれず、プログラミング歩留りの望ましくない減少またはプログラミング時間の増加であるかもしれないためである。従来技術の問題を克服するＥフューズ技術を提供することが望ましい。
【課題を解決するための手段】
【００１０】
発明の概要
ＭＯＳフューズの少なくとも１つのＭＯＳパラメータが少なくとも１つの基準ＭＯＳパラメータ値を提供するために特徴付けられる。そして、ＭＯＳフューズはフューズ端子にプログラミング信号が印加されることによりプログラムされて、プログラミング電流がフューズリンクを流れる。フューズ抵抗は、第１の論理値と関連付けられる、測定されたフューズ抵抗を与えるために測定される。プログラムされたＭＯＳフューズのＭＯＳパラメータは、測定されたＭＯＳパラメータ値を与えるために測定される。測定されたＭＯＳパラメータ値は、ＭＯＳフューズの第２の論理値を決定するために基準ＭＯＳパラメータ値と比較されて、その比較に基づいてビット値が出力される。
【図面の簡単な説明】
【００１１】
【図１】従来技術のＥフューズの平面図である。
【図２Ａ】実施の形態に従うＭＯＳフューズの平面図である。
【図２Ｂ】切断線Ａ−Ａに沿った図２ＡのＭＯＳフューズの断面図である。
【図２Ｃ】切断線Ｂ−Ｂに沿った図２ＡのＭＯＳフューズの断面図である。
【図３】実施の形態に従うＭＯＳフューズのシンボルである。
【図４】実施の形態に従うＭＯＳフューズの論理状態を検出するためのセンス回路の図である。
【図５】実施の形態に従うＭＯＳフューズの動作方法のフローチャートである。
【図６】実施の形態に従うＦＰＧＡの平面図である。
【発明を実施するための形態】
【００１２】
図の詳細な説明
図２Ａは、実施の形態に従うＭＯＳフューズ２００の平面図である。ＭＯＳフューズ２００は、アノード２０４とカソード２０６との間に延びるフューズリンク２０２を含む。厚い酸化膜上に定義された従来のＥフューズと異なり、フューズリンク２０２は、半導体材料（たとえばシリコン）の活性領域２０８を横切って延びる。
【００１３】
特定の実施の形態において、アノード、カソードおよびフューズリンクはシリサイド化されたポリシリコンであり、フューズリンクは半導体材料の活性領域から薄い酸化膜層によって分離される。特定の実施の形態においては、その薄い酸化膜はゲート酸化膜層であり、そのゲート酸化膜層は活性シリコン（たとえばＭＯＳＦＥＴのチャネル領域）に形成された薄い酸化膜層である。特定の実施の形態において、薄い酸化膜層は５０ｎｍ未満の厚みであり、さらなる実施の形態においては、薄い酸化膜層は、１０ｎｍ未満の厚みのゲート酸化膜層である。いくつかの実施の形態において、アノードおよびカソードの部分もまた活性領域の上にあるとともに、薄い酸化膜層によって半導体材料の活性領域から分離される。ポリシリコンのデポジションとフォトリソグラフィとシリサイド化は、ＦＥＴのゲート構造を定義するための従来のＣＭＯＳ製造技術において一般的に用いられ、本発明の実施の形態は標準的なプロセスを用いるＣＭＯＳ  ＩＣに容易に取入れられる。便宜的な議論のため、アノード−リンク−カソード構造は「フューズ素子」と呼ばれ、フューズ素子は、プログラミング前、およびプログラミング後すなわちフューズリンクが実質的に消失したようなとき、の両方において、この特徴を記載するために用いられる。そして「フューズ抵抗」との用語は、フューズ素子（を通る）の抵抗を示すための議論のために用いられる。
【００１４】
活性領域２０８は、シリコンウェハのような半導体基板に形成されたウェル２１０に形成される。ウェルタップ２１２は、コンタクト２１４を介してウェル２１０への電気的接続を与える。ウェルタップは、ウェルが選択された電位にバイアスされることを可能にし、またはウェル電位または電流の検出を可能にする。コンタクト２１６，２１８は同様に、フューズリンクをプログラミングするとともにフューズリンクの論理状態を検出するために、アノード２０４およびカソード２０６への電気的接続を与える。
【００１５】
ソース／ドレイン（「Ｓ／Ｄ」）領域２２０，２２２は、また活性領域２０８に形成される。Ｓ／Ｄ拡散（図２Ｃ、参照符号２２１，２２３を参照）は、Ｓ／Ｄ領域に形成される。Ｓ／Ｄ領域および拡散はＭＯＳ  ＦＥＴの分野においてよく知られている。しかしながら、ＭＯＳフューズ２００のフューズリンク２０２は、ＭＯＳ  ＦＥＴのゲートとかなり異なる働きをする。ＭＯＳフューズがＭＯＳＦＥＴと同じ方式でバイアスおよび動作され得る間、その場合において、アノードまたはカソード端子はゲート（それらは繋ぎ合わさってもよいしまたはそれらの１つのみがバイアスされてもよい）として動作することができ、フューズリンクはプログラムされようとする。アノードおよびカソード端子は、プログラミングの間フューズリンク２０２に実質的に直流の電流を流すことができる。従来のＭＯＳＦＥＴにおいては、ゲートを流れる直流電流は一般的に望ましくなく、従来のゲートは単一で共通の電位にバイアスされ、そして大抵は単に１つのゲート端子を有する。コンタクト２２４，２２６は、Ｓ／Ｄ領域２２０，２２２への電気的接続を与える。
【００１６】
特定の実施の形態において、アノード２０４、カソード２０６、およびフューズリンク２０２はフォトリソグラフィ技術を用いた、シリコンウェハ上に堆積されたポリシリコン層から定義される。ＦＥＴのゲート電極および他のポリシリコンフィーチャは、典型的にはまたＭＯＳフューズ２００がＣＭＯＳ  ＩＣに取入れられたときのポリシリコン層から定義される。任意選択的には、いくつかが知られているシリサイド形成材料の層が、基板上に堆積されるとともに、露出したシリコン上にシリサイドを形成するように加工される。シリサイドは、アノード、リンクおよびカソードの露出したポリシリコン上に形成されるとともにＳ／Ｄ領域２２０，２２２の露出したシリコン上に形成される。
【００１７】
図２Ｂは、切断線Ａ−Ａに沿った図２ＡのＭＯＳフューズの断面図である。ウェル２１０は、シリコン基板２３０に形成される。ウェルはＰ型またはＮ型のいずれでもよく、ＭＯＳフューズがどのように動作（バイアス）されるつもりであるかに依存する。活性領域２０８は、フューズリンク２０２およびアノードおよびカソードの部分２３２，２３４の下に位置する。アノードおよびカソード（図２Ａ、参照符号２０４，２０６を参照）の残りの部分は厚い酸化膜２３６の上に位置し、その厚い酸化膜は、特定の実施の形態においては、ＣＭＯＳ  ＩＣの他の部分における浅いトレンチ分離アプリケーションにおいて使用される酸化膜層から形成される。ゲート酸化膜層２３８は、アノード−リンク−カソード構造のポリシリコン２４０を活性領域２０８におけるシリコンから分離する。シリサイド層２４２は残りのポリシリコン層２４０の上に示され、シリサイド形成層を堆積するとともに、そのシリサイド形成材料をポリシリコン層の部分と反応させることによって形成される。代替的には、ポリシリコンが全体的にシリサイド化されるとともに、ポリシリコン層が残らなくなるか、またはシリサイド層がポリシリコンを消費することなくポリシリコン上に堆積される。
【００１８】
コンタクト２１６，２１８は、ＩＣにおけるパターン形成された金属層（一般的には「Ｍ１層」と呼ばれる）における金属配線（traces）２４４，２４６を接続する。金属配線２４４，２４６は下方に位置する特徴の明確な図示のために図２Ａの平面図には示されていない。酸化膜層２４８は基板上に堆積されるとともに、この分野で知られているように、コンタクトのためのホールおよび金属配線のための表面を提供するために加工される。同様の技術が、ＦＥＴとＣＭＯＳ  ＩＣの他の素子とを接続するために用いられる。ＩＣは典型的にはビアと相互接続される、さらなるパターン形成された金属層（図示しないがＭ２，Ｍ３など）を有し、外部のパッドからＩＣのさまざまな内部ノードへの電気的接続を提供する。
【００１９】
図２Ｃは、切断線Ｂ−Ｂに沿った図２ＡのＭＯＳフューズの断面図である。金属配線２５０，２５２は、酸化膜層２４８を通って延びるコンタクト２２４，２２６を介してＳ／Ｄ領域２２０，２２２と接続される。Ｓ／Ｄ領域はシリサイド２５４であり、そのシリサイドは活性領域２０８のシリコンから形成されるために、フューズリンクのシリサイド２４２とは異なる参照符号で示されている。フューズリンクと活性領域２０８との間のポリシリコン２４０およびゲート酸化膜２３８がまた示される。Ｓ／Ｄ拡散２２１，２２３は基板２３０に形成される。ライトリードープトドレイン（「ＬＤＤ」）のような他のフィーチャは任意選択的に形成される。任意選択的な側壁スペーサ２６０，２６２が、従来のＣＭＯＳプロセスフローの一部としてシリサイド形成層の堆積に先立ってフューズリンクポリシリコン２４０の側壁に形成されてもよい。それらは、図示されるようにフューズリンクの側壁（ポリサイドウォール）に残されてもよいし除去されてもよい。
【００２０】
ＭＯＳフューズの他のコンタクトと協働して、Ｓ／Ｄコンタクト２２４，２２６およびウェルコンタクト（図２Ａ、参照符号２１４を参照）は、活性領域２０８へのアノードまたはカソードリーク電流、ソース−ドレイン接合電流またはドレインからソースへのチャネル電流のような、付加的なＭＯＳフューズ特性の測定を可能にする。ＭＯＳフューズはプログラミングの前において、ＭＯＳフューズの１以上の選択されたパラメータの初期値を測定することによって、またはウェハの電気的テストから特徴的値を決定することによって特徴付けられるとともに、ＭＯＳフューズの測定されたＭＯＳパラメータが、プログラム状態またはプログラムされていない状態のいずれであるかを示しているかを決定するために、ＭＯＳフューズの測定されたＭＯＳパラメータが仕様と比較される。
【００２１】
もし、測定値が本質的に初期値と同じであるならば、その測定値はＭＯＳフューズがプログラムされていないことを示す。もし測定値が初期値と著しく異なるならば、その測定値はＭＯＳフューズがプログラムされたことを示す。もし、フューズリンクが不完全にプログラムされ、またはフューズリンクのプログラムがアノードとカソードとの間のプログラムされた抵抗を低減させる物理的なダメージを起こすならば、そのビットのプログラミングは妥当ではないものとなる。いくつかの場合において、プログラムされたビットに対する抵抗の仕様よりもアノード−カソード抵抗が小さくなるように、不適切にプログラムされたビットは、アノード−カソード抵抗を十分低くする。ＭＯＳフューズの付加的な測定値は、ビットのプログラミング状態（すなわち論理値）に関する目安を与える。付加的なＭＯＳフューズ情報は、不適切にプログラムされたフューズを検出するとともに警告するために用いられることができ、または全体のプログラミング歩留りおよびプログラミング信頼性を改善するために論理値の第２の目安（すなわちフューズリンク抵抗を用いたＯＲ演算において）として用いられることができる。たとえば、ＭＯＳパラメータは、エンドユーザによって適用される不適切なプログラミング条件を検出して示すために用いられてもよく、または最適化されたプログラミングパラメータを特定するのを助けるために用いられてもよい。
【００２２】
図３は、実施の形態に従うＭＯＳフューズのシンボル３００である。ＭＯＳフューズは５つの端子を有する：アノード３０２、カソード３０４、ドレイン３０６、ソース３０８およびウェルタップ３１０。いくつかの実施の形態において、Ｓ／Ｄ領域（図２Ａ、参照符号２２０，２２２を参照）は実質的に同じであり、Ｓ／Ｄ領域の１つがソースまたはドレインとして機能するかどうかは、ＦＥＴの分野において知られているように、バイアス条件に依存する。フューズリンク３１２は、アノード３０２とカソード３０４との間の低抵抗（典型的には約２００Ω未満）の経路を与える。プログラミングの後、アノードとカソードとの間の抵抗はより大きく、いくつかの場合においては少なくとも１０，０００Ωであることが望ましい。より低いプログラミング後の抵抗を有するビット（フューズリンク）はしばしば「テールビット」と呼ばれ、大抵は用いられず、それらのデータは冗長ビットへとプログラムされる。プログラムされたフューズアレイにおいてテールビットの数を減らすことが一般的に望ましい。ゲート酸化膜の厚みは、好ましくは、適切なプログラミング条件（すなわち制御されたフューズリンクのブロー）が実質的にリークを増加させないように十分に厚いことが好ましい。便宜的な議論のため、ＭＯＳフューズ３００のＳ，ＤおよびＢ端子は「ＭＯＳ端子」と呼ばれ、ＡおよびＣ端子は、「フューズ端子」と呼ばれる。
【００２３】
図４は、実施の形態に従うＭＯＳフューズ３００の論理状態を検出するためのセンス回路４００の図である。プログラミングの間、Ｒｅａｄ＿ＡおよびＲｅａｄ＿Ｂは無効である。高電圧（典型的には約３から４ボルト）がＶｆｓに印加されるとともに、Ｍ１は一般的にプログラミングパルスＰｇｍと呼ばれる選択された期間オンされる。その期間は、特定の実施の形態においては約１００から１０００マイクロ秒である。Ｐｇｍパルスは、プログラミング電流が、Ｖｆｓからアノードに流れ、フューズリンクを介してカソードに流れ、そしてＭ１を介してグランドに流れることを可能にする。センスブロックＢはプログラミングの間無効であり、ＭＯＳフューズ３００のＭＯＳ端子Ｓ，Ｂ，Ｄは浮遊状態である。
【００２４】
リード（ＲＥＡＤ）動作のため、１ステップまたは２ステップのＲＥＡＤが実行される。もしＭＯＳフューズ３００が適切に高いアノード−カソード抵抗を有するように確定されていたならば、センスブロックＡは従来のＥフューズのように、ポリフューズリンク抵抗を測定することによってＤｏｕｔ＿Ａをラッチするために用いられる。Ｐｇｍはオフ（ＯＦＦ）であり、Ｖｆｓはグランドに切換わるか、または浮遊状態のままである。Ｒｅａｄ＿Ａ信号はＭ２をオンし、それはセンス電流ＩｒｅａｄがＭ２を通り、ＭＯＳフューズ３００のカソード−アノードを通り、そしてＭ３を通りグランドに流れることを可能にする。もしフューズ抵抗が高い（すなわちフューズリンクがうまくプログラムされた）ならば、ビットがプログラムされていない場合（すなわちフューズ抵抗が低く、プログラムされていない値（初期または製造時のフューズ抵抗とも呼ばれる）にある場合）よりも、プログラムされたビットは（Ｉｒｅａｄからの）センスブロックＡ入力を高くさせる。センスブロックＡは、入力値が高フューズ抵抗または低フューズ抵抗のいずれを示すかを検出し、対応するデジタル論理出力値Ｄｏｕｔ＿Ａを生成する。
【００２５】
ＭＯＳフューズプログラミング状態（記憶されたデジタル論理値）はＣおよびＡに対する対応する条件とともにＭＯＳ端子Ｓ，Ｂ，Ｄを用いて読出される（検出される）ことが可能である。Ｒｅａｄ＿Ａが無効であり、Ｖｆｓが浮遊状態であり、そしてＲｅａｄ＿ＢはセンスブロックＢをアクティブにするようにアサートされる。センスブロックＢはフューズ素子から活性シリコンへのリーク電流、ソースからウェルへのリーク、ドレインからウェルへのリーク電流、ソースからドレインへのリーク電流（ＣとＡとは接地される）、ドレインからソースへのチャネルオン電流（ＣとＡとがバイアスされる）のような１または複数のＭＯＳフューズパラメータを測定し、その測定値を記憶された初期値（たとえばプログラムされていない（初期の）ＭＯＳフューズの測定値、または特徴的もしくは予期される初期値）と比較する。もしＲＥＡＤ測定値がプログラムされていないＭＯＳフューズの予期される範囲内にあるならば、第１の論理データ値（たとえばデータ「０」）が、生成されるとともにＤｏｕｔ＿Ｂでラッチされる。もしＭＯＳフューズがプログラムされた（すなわち、１以上のＭＯＳ端子Ｓ，Ｂ，Ｄにおいて測定された１以上のＭＯＳフューズパラメータにおいて十分な変化が生じた）ことをＲＥＡＤ測定値が示すならば、第２の論理データ値（たとえばデータ「１」）が、生成されてＤｏｕｔ＿Ｂにおいてラッチされる。
【００２６】
第１または第２のＲＥＡＤ技術はＲＥＡＤ動作において単独で用いられることもできる、あるいは両者は二重のＲＥＡＤ動作において用いられることもできる。換言すれば、第１のＲＥＡＤ技術はフューズ抵抗を検出するために用いられ、第２のＲＥＡＤ技術はＭＯＳ端子Ｓ，Ｂ，Ｄを用いるＭＯＳフューズのプログラミング状態（記憶されたデジタル論理値）を検出するために用いられる。Ｄｏｕｔ＿Ａの値はビットデータコンパレータにおいてＤｏｕｔ＿Ｂの値と比較される。特定の実施の形態において、もしＭＯＳフューズ３００がプログラムされたことをＤｏｕｔ＿ＡまたはＤｏｕｔ＿Ｂのいずれかが示すならば、ビットデータコンパレータはプログラムされたビットに対応するデジタル論理値（たとえばデジタル「１」）を生成する。換言すれば、１つのＭＯＳフューズ３００は冗長な記憶を有する。
【００２７】
さらなる実施の形態において、ビットデータコンパレータは、もしＤｏｕｔ＿ＡがＤｏｕｔ＿Ｂと異なるデジタルデータ値であるならばＳｅｎｓｅ＿ｆｌａｇ出力を生成する。たとえば、もしＭＯＳフューズプログラミングステップがＤｏｕｔ＿Ａをプログラムされた値に設定するための十分に高いフューズ抵抗を与えることができないが、プログラミングステップがＭＯＳフューズに適用されたことをＭＯＳ端子が示すことを検出したならば、Ｓｅｎｓｅ＿ｆｌａｇは、矛盾するプログラミングステップを示すようにアサートされるだろう。しかしながら、ＭＯＳフューズの論理状態はＤｏｕｔ＿Ｂおよびビットデータコンパレータによって与えられるＯＲ演算によってなおも正しく示されるであろう。このことはフェールビットの数を減らすとともにまたプログラミング動作の効率を示す。他の実施の形態において、ＡＮＤ演算のような他のロジックゲートまたは機能がビットデータコンパレータにおいて用いられてもよい。
【００２８】
図５は、実施の形態に従うＭＯＳフューズの動作方法５００のフローチャートである。フューズ端子およびＭＯＳ端子を有するＭＯＳフューズが準備される（ステップ５０２）。少なくとも１つのＭＯＳパラメータがプログラミング前に特徴付けられる（ステップ５０４）。特定の実施の形態において、１以上のＭＯＳフューズのＭＯＳパラメータが測定されて、初期のＭＯＳパラメータ値が将来の比較のために記憶される。ＭＯＳパラメータの例は、フューズ素子から活性シリコンへのリーク電流、ソースからウェルへのリーク、ドレインからウェルへのリーク電流、ソースからドレインへのリーク電流、ドレインからソースおよびチャネルオン（ＯＮ）電流を含む。フューズ端子を流れるプログラミング信号が印加されることによってＭＯＳフューズがプログラムされる（ステップ５０６）。一般的に、プログラミング信号は、プログラミングの後に、フューズ端子間の抵抗を著しく増大させるに十分な選択された期間のあいだにフューズ素子に印加される、選択された量の電流であり、典型的には、フューズリンクを溶断することによって、フューズ端子間の抵抗を著しく増大させる。特定の実施の形態において、プログラミング信号は約２００Ωの初期（製造時の）抵抗を有するフューズ素子に約０．１ミリ秒から約１０ミリ秒の間印加される３から４ボルトの信号である。プログラミングの後、フューズ素子は少なくとも１０，０００Ωのプログラムされた抵抗を有することが望ましい。
【００２９】
プログラミングの後、フューズ端子間の抵抗が測定される（ステップ５０８）とともに、ＭＯＳフューズの第１のデジタル論理値（ステップ５１０）を決定するため、すなわちＭＯＳフューズがプログラムされたことをフューズ抵抗が示すかどうかを決定するために、フューズ端子間の抵抗がフューズ抵抗基準値と比較される。プログラミングの後、ＭＯＳフューズの１以上のＭＯＳパラメータが、少なくとも１つの測定されたＭＯＳパラメータ値を与えるために測定され（ステップ５１２）、その測定値が、ＭＯＳフューズの第２のデジタル論理値を決定する（ステップ５１４）ためにＭＯＳパラメータ基準値と比較される。第１および第２のデジタル論理値は同じ値である（すなわち両者は０または両者は１である）ことが一般的に予期される。しかしながら、いくつかの場合においては、第１のデジタル論理値は第２のデジタル論理値と異なるかもしれない。代替的には、ＭＯＳパラメータはフューズ抵抗の前に読出される。
【００３０】
第１のデジタル論理値は第２のデジタル論理値と比較される（ステップ５１６）。もし第１のデジタル論理値または第２のデジタル論理値のいずれかがプログラムされた値と一致する（すなわち、もし、ＭＯＳフューズがプログラミングパルスを受けたことを、フューズ抵抗またはＭＯＳパラメータのいずれかが示す）ならば、プログラムされたビット値（図４、Ｄｏｕｔ参照）が出力される（ステップ５１８）。さらなる実施の形態において、もし第１のデジタル論理値が第２のデジタル論理値と異なるならば、センスフラグが出力される（ステップ５２０）。そのことはフューズ素子が不適切にプログラムされたかもしれないことを示している。特定の実施の形態において、もし第１の論理値が妥当でないプログラムされた値であり、かつ第２のデジタル論理値が妥当なプログラムされた値であるならば、センスフラグが有効となる。
【００３１】
図６は、実施の形態に従うフィールドプログラミングゲートアレイ（ＦＰＧＡ）の平面図である。ＦＰＧＡは、ＲＡＭおよびロジックのような複数の機能ブロックにおいてＣＭＯＳ部を含むとともに、ＣＭＯＳ製造プロセスを用いて製造される。本発明の１以上の実施の形態に従ってプログラムされたＭＯＳフューズが、メモリブロック、論理ブロック、Ｉ／Ｏブロック、クロック回路、トランシーバまたは他の機能ブロックのようなＩＣの複数の機能ブロックのいずれかに取入れられ、あるいは、多くの機能ブロックに、またはＦＰＧＡ６００の物理的なセクションもしくはセグメントに取入れられる。本発明の１以上の実施の形態に従ってプログラムされたＭＯＳフューズは、シリアルナンバー、ＦＰＧＡの選択された内部機能を無効にするセキュリティビットの記憶、ビットストリーム暗号鍵の記憶のような、再設定不可能なＮＶメモリのため、または、ユーザ定義ビット記憶のユーザ汎用目的のワンタイムプログラマブルＮＶ装置を提供するために特に好ましい。
【００３２】
ＦＰＧＡアーキテクチャはマルチギガビットトランシーバ（ＭＧＴ６０１）、設定可能な論理ブロック（ＣＬＢ６０２）ランダムアクセスメモリブロック（ＢＲＡＭ６０３）、入力／出力ブロック（ＩＯＢ６０４）、設定およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ６０５）、デジタルシグナル処理ブロック（ＤＳＰ６０６）、特殊入力／出力ブロック（Ｉ／Ｏ６０７）（たとえば設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ／デジタル変換器、システム管理ロジックなどのような他のプログラム可能なロジック６０８を含む多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡは、また、専用プロセッサブロック（ＰＲＯＣ６１０）を含む。いくつかのＦＰＧＡにおいて、各プログラマブルタイルはプログラマブル相互接続素子（ＩＮＴ６１１）を含み、これは隣接する各タイルの対応する相互接続素子へのおよび対応する相互接続素子からの標準化された接続を有する。したがって、プログラマブル相互接続素子は、図示されたＦＰＧＡのためのプログラマブル相互接続構造を共に実現する。プログラマブル相互接続素子（ＩＮＴ６１１）はまた、図６の上部において含まれる例によって示されるように、同じタイル内のプログラマブル論理素子へまたはプログラマブル論理素子からの接続を含む。
【００３３】
たとえば、ＣＬＢ６０２は、単一のプログラマブル相互接続素子（ＩＮＴ６１１）を加えたユーザロジックを構成するようにプログラムされ得る、設定可能な論理素子（ＣＬＥ６１２）を含み得る。ＢＲＡＭ６０３は１以上のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ６１３）を含み得る。典型的には、タイルに含まれる相互接続素子の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）もまた用いられ得る。ＤＳＰタイル６０６は適切な数のプログラマブル相互接続素子に加えてＤＳＰ論理素子（ＤＳＰＬ６１４）を含み得る。ＩＯＢ６０４は、たとえば、プログラマブル相互接続素子（ＩＮＴ６１１）の１つのインスタンスに加えて入力／出力論理素子（ＩＯＬ６１５）の２つのインスタンスを含み得る。当業者にとっては明らかなように、たとえばＩ／Ｏ論理素子６１５に接続された実際のＩ／Ｏパッドは、さまざまな図示された論理ブロックの上に積層された金属を用いて製造され、典型的には、入力／出力論理素子６１５の領域に限定されない。図示された実施の形態において、（図６において網掛けで示されるように）ダイの中央に近いコラム領域は、設定、クロック、および他の制御論理のために用いられる。
【００３４】
図６に示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なコラム構造を崩す追加論理ブロックを含む。追加論理ブロックは、プログラマブルブロックおよび／または専用のロジックであり得る。たとえば、図６に示されたプロセッサブロックＰＲＯＣ６１０はＣＬＢおよびＢＲＡＭの複数のコラムに及ぶ。
【００３５】
図６は単に、ＦＰＧＡアーキテクチャの例を図示することを意図しているに過ぎないことに注意すべきである。コラム中の論理ブロックの数、コラムの相対的な幅、コラムの数および順序、コラムに含まれる論理ブロックの種類、論理ブロックの相対的なサイズ、および図６の上部に含まれる相互接続／ロジックの構成は単に例示的なものである。たとえば、実際のＦＰＧＡにおいてはユーザロジックの効率的な構成を促進するために、ＣＬＢが現れるところにはどこでも、ＣＬＢの１以上の隣接したコラムが典型的に含まれる。
【００３６】
特定の実施の形態と関連して本発明が記載されてきたが、これらの実施の形態の変形は当業者にとっては明らかであろう。たとえば、ＭＯＳフューズの代替的なレイアウトおよび断面が代替的に使用され得るとともに代替的なセンス回路が用いられ得る。したがって、添付のクレームの精神および範囲は以上の記載に制限されるわけではない。
【図１Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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