(57)【要約】  デジタルテスト機器とテスト方法は、調整可能な結果待ち時間を提供する。デジタルテスト機器は、少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを生成するように構成されたパターンコントローラと、生成されたテストパターンのシーケンスを試験下ユニットに供給するように構成されたパターンメモリと、  試験下ユニットから少なくとも一つの結果値を受け取り、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定するように構成されたパターン結果収集ユニットと、テストの開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供し、予め設定された回数のパターンサイクルはテスト機器の結果待ち時間に基づいており、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供するように構成された同期ユニットと、を含む。
2011501128.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを生成するように構成されたパターンコントローラと、
生成されたテストパターンのシーケンスを試験下ユニットに供給するように構成されたパターンメモリと、
試験下ユニットから少なくとも一つの結果値を受け取り、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定するように構成されたパターン結果収集ユニットと、
テストの開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供し、予め設定された回数のパターンサイクルはテスト機器の結果待ち時間に基づいており、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供するように構成された同期ユニットと、
を含むデジタルテスト機器。
【請求項２】
パターンメモリと試験下ユニットの間に結合され、試験下ユニットの個別チャネルにパターン情報を提供し、試験下ユニットの個別チャネルから結果値を受け取る、二つ以上のチャネルロジックユニットを更に含む、請求項１規定のデジタルテスト機器。
【請求項３】
パターン結果収集ユニットが、少なくとも一つの供給されたテストパターンについての合格／失格結果を、個別チャネル結果値の論理的組み合わせとして決定するように構成されている、請求項２規定のデジタルテスト機器。
【請求項４】
同期ユニットが、結果なし表示を受け取る第一の入力と、合格／失格結果を受け取る第二の入力と、予め設定された回数のパターンサイクルの後に結果なし表示から合格／失格結果に切り替える制御入力とを有するマルチプレクサを含む、請求項１規定のデジタルテスト機器。
【請求項５】
同期ユニットが、マルチプレクサの出力とパターンコントローラの間に結合された第一のＦＩＦＯバッファを更に含む、請求項４規定のデジタルテスト機器。
【請求項６】
同期ユニットが、パターン結果収集ユニットとマルチプレクサの第二の入力の間に結合された第二のＦＩＦＯバッファを更に含む、請求項５規定のデジタルテスト機器。
【請求項７】
同期ユニットが、マルチプレクサの制御入力に結合された出力を有し、予め設定された回数のパターンサイクルをカウントするように構成されたカウンターを更に含む、請求項６規定のデジタルテスト機器。
【請求項８】
パターンコントローラが、合格／失格結果に応答してテストパターンのシーケンスを変更するように構成されている、請求項１規定のデジタルテスト機器。
【請求項９】
同期ユニットが、その間結果なし表示がパターンコントローラに提供されるところの予め設定された回数のパターンサイクルがプログラム可能であるように構成されている、請求項１規定のデジタルテスト機器。
【請求項１０】
同期ユニットが、パターンコントローラのリセットの後にテストが再開された時に、結果待ち時間に基づいた予め設定された回数のパターンサイクルの間結果なし表示をパターンコントローラに提供するように構成されている、請求項１規定のデジタルテスト機器。
【請求項１１】
同期ユニットが、合格／失格結果を受け取る結果入力と、予め設定された回数のパターンサイクルの後に結果なし表示から合格／失格結果に切り替える制御入力と、合格および失格条件を提供する出力とを有する条件論理有限状態マシンを含む、請求項１規定のデジタルテスト機器。
【請求項１２】
少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを、パターンコントローラ中で生成することと、
生成されたテストパターンのシーケンスを試験下ユニットに供給することと、
試験下ユニットから受け取った結果値に応答して、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定することであって、合格／失格結果は結果待ち時間の後に利用可能であることと、
テストの開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供することであって、予め設定された回数のパターンサイクルは結果待ち時間に基づいていることと、
予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供することと、
を含むデジタルテストの方法。
【請求項１３】
生成されたテストパターンのシーケンスを試験下ユニットに供給することが、試験下ユニットの個別チャネルにパターン情報を供給することを含む、請求項１２規定の方法。
【請求項１４】
合格／失格結果を決定することが、個別チャネル結果値の論理的組み合わせを決定することを含む、請求項１３規定の方法。
【請求項１５】
テストパターンのシーケンスを生成することが、合格／失格結果に応答してテストパターンのシーケンスを変更することを含む、請求項１２規定の方法。
【請求項１６】
その間結果なし表示がパターンコントローラに提供されるところの予め設定された回数のパターンサイクルを、結果待ち時間の特定の値に基づいて設定することを更に含む、請求項１２規定の方法。
【請求項１７】
パターンコントローラのリセットの後にテストが再開された時に、結果待ち時間に基づいた予め設定された回数のパターンサイクルの間結果なし表示をパターンコントローラに提供することを更に含む、請求項１２規定の方法。
【請求項１８】
少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを、パターンコントローラ中で生成することと、
生成されたテストパターンのシーケンスを試験下ユニットに供給することと、
試験下ユニットから受け取った結果値に応答して、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定することと、
テストの開始に続く予め設定された回数のパターンサイクルの間、結果なし表示を含む結果条件を選択し、予め設定された回数のパターンサイクルの後、合格／失格結果を含む結果条件を選択することと、
選択された結果条件をパターンコントローラに提供することと、
を含むデジタルテストの方法。
【請求項１９】
テストパターンのシーケンスを生成することが、合格／失格結果に応答してテストパターンのシーケンスを変更することを含む、請求項１８規定の方法。
【請求項２０】
合格／失格結果が結果待ち時間の後に利用可能であり、その間結果なし表示が選択されるところの予め設定された回数のパターンサイクルを、結果待ち時間に基づいて設定することを更に含む、請求項１８規定の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００７年１０月１２日に出願された米国仮出願第６０／９９８，７６３号に基づく優先権を主張し、その全体がここに引用によって組み込まれる。
【０００２】
この発明は、デジタルテスト機器および方法に関し、より特定には、パターン結果を使ってテスト中に実行されたパターンのシーケンスを動的に変更するデジタルテスト機器および方法に関する。
【背景技術】
【０００３】
デジタルテスト機器は、機能的デジタルテストの実行中にいくつかのチャネルに跨って同時に、試験下ユニット（ＵＵＴｓ）にテスト刺激を印加して、それらからテスト応答を収集する。典型的なデジタル機能的テストは、パターンのシーケンスを含む。各パターンは、印加するテスト刺激および／または収集するテスト応答の指定と、それらのアクションについてのタイミングを含む。
【０００４】
デジタルテスト機器は典型的には、収集されたテスト応答を期待された応答と比較し、機器中の各チャネルについて、特定のパターン上のそのチャンネルについての期待された応答に実際の応答がマッチするかどうかを示す合格または失格テスト結果を作成するやり方を提供する。パターン上の個別チャネル結果は論理的に組み合わされて、そのパターンについての全体的テスト結果が作成される。その一方で、パターン結果は論理的に組み合わされて、完全なテストについての全体的テスト結果が作成される。
【０００５】
デジタルテスト機器は、デジタルテスト中に実行されたパターンの特定のシーケンスを決定するパターンコントローラと呼ばれるハードウェアコンポーネントを含んでいても良い。そのような機器において、テスト刺激を生成および／またはテスト応答を収集するための命令は、パターンメモリに格納され、特定のパターンのための命令は、そのメモリ内の特定のアドレスにおいて見つけられる。パターンコントローラは、パターンメモリに印加されたアドレスのシーケンスを制御することによって、テストのためのテストパターンのシーケンスを生成する。単純なテストでは、パターンコントローラは、パターンメモリアドレスをインクリメントすることによってパターンの線形的なシーケンスを作成することができる。より複雑なテストでは、パターンコントローラは、或るパターンを飛ばしたパターンメモリアドレスのシーケンスを作成しても良く、またテストの実行中にパターンのグループが何回か実行されることを引き起こしても良い。
【０００６】
通常、パターン結果は、テスト実行中にデジタルテスト機器ハードウェア中に単に格納され、テストが実行を完了した後に取り出されて、ＵＵＴ上の欠陥を分離して診断することを助けるように診断情報を提供する。しかしながら、デジタルテスト機器はまた、パターン結果を使ってテスト中に実行されたパターンのシーケンスを動的に変更しても良い。これを達成するために、テスト機器は典型的には、特定のパターン上で、パターンコントローラがパターンについての全体的テスト結果の設定に基づいて二つのアクションの内の一つを取ることができるように設計されている。
【０００７】
テストパターンが試験下ユニットに印加された時とテストパターンの結果がパターンコントローラに印加された時の間の遅延は、合格／失格結果待ち時間または単に結果待ち時間と呼ばれる。それらの高速性能を達成するのにパイプライン技術に依存する高速テスト機器では、この待ち時間は通常はパターンの回数によって表現される。デジタルテスト機器のユーザは、機器上で実行されその条件実行能力を使用するテストプログラムを書く際には、この待ち時間を考慮に入れなければならない。
【０００８】
例として、いつ同期カウンター１０がその出力においてゼロ状態に達するかを検出するのに４パターンの結果待ち時間をもつデジタルテスト機器が使われる、図１Ａおよび１Ｂに示されたテスト応用を考える。パターン１−５は、ループ繰り返し毎に一度カウンターをクロックし、カウンター出力が全てローの時に抜け出す条件ループを形成する。
【０００９】
デジタル機能的テストプログラムは、開発するのが高価であり、一旦有効化されて配備されると、それらを修正することに対する非常に大きな抵抗があり得る。そのようなテストプログラムは何年ももつことができ、その上でテストプログラムが実行されるように元々設計されたテスト設備より長持ちすることが容易にできる。そのようなテストプログラムが異なるデジタルテスト機器をもった新たなテストシステムに移行された時には、新たなデジタルテスト機器は元のデジタルテスト機器のそれと同じ結果待ち時間を提供すべきである。
【００１０】
しかしながら、一般的傾向として、デジタルテスト機器の最大速度は時と共に増加している。より高い動作速度は、より多くのパイプラインステージとより高い結果待ち時間を意味する。この増加された待ち時間は、働いているテストプログラムを「壊す」ことができる。
【００１１】
図２は、４パターンサイクルの結果待ち時間を有する第一のデジタルテスト機器上での、図１Ｂのテストプログラムの動作を描いた実行トレース例である。図２に示されるように、テストプログラムは第一のデジタルテスト機器上で適正に実行される。
【００１２】
図３は、９パターンサイクルの結果待ち時間を有する第二のデジタルテスト機器上での、図１Ｂのテストプログラムの動作を描いた実行トレース例である。図３に示されるように、テストプログラムは第二のデジタルテスト機器上では適正に実行されることに失敗する。
【００１３】
結果として、異なる結果待ち時間を有するデジタルテスト機器上で既存のテストプログラムを実行することの問題を克服するデジタルテスト機器およびテスト方法の必要がある。
【発明の概要】
【００１４】
発明は、合格／失格テスト結果の収集および分配への代替的なアプローチを通して、より新しいデジタルテスト機器上で既存のテストプログラムを実行することの問題の一側面への解決策を提供する。テスト結果を処理するための固定されたパイプラインに基づいた方法を使う代わりに、発明は、テスト結果待ち時間をテストプログラムの要求にマッチするように構成するための枠組みを提供し、それがその元の有効化された状態で実行されることを許容する。
【００１５】
発明の第一の側面によると、デジタルテスト機器が提供される。デジタルテスト機器は、少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを生成するように構成されたパターンコントローラと、生成されたテストパターンのシーケンスを試験下ユニットに供給するように構成されたパターンメモリと、試験下ユニットから少なくとも一つの結果値を受け取り、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定するように構成されたパターン結果収集ユニットと、  テストの開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供し、予め設定された回数のパターンサイクルはテスト機器の結果待ち時間に基づいており、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供するように構成された同期ユニットと、を含む。
【００１６】
発明の第二の側面によると、デジタルテストの方法が提供される。方法は、少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを、パターンコントローラ中で生成することと、生成されたテストパターンのシーケンスを試験下ユニットに供給することと、試験下ユニットから受け取った結果値に応答して、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定することであって、合格／失格結果は結果待ち時間の後に利用可能であることと、テストの開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供することであって、予め設定された回数のパターンサイクルは結果待ち時間に基づいていることと、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供することと、を含む。
【００１７】
発明の第三の側面によると、デジタルテストの方法が提供される。方法は、少なくとも部分的に合格／失格結果に応答したテストパターンのシーケンスを、パターンコントローラ中で生成することと、生成されたテストパターンのシーケンスを試験下ユニットに供給することと、試験下ユニットから受け取った結果値に応答して、少なくとも一つの供給されたテストパターンについての合格／失格結果を決定することと、テストの開始に続く予め設定された回数のパターンサイクルの間、結果なし表示を含む結果条件を選択し、予め設定された回数のパターンサイクルの後、合格／失格結果を含む結果条件を選択することと、選択された結果条件をパターンコントローラに提供することと、を含む。
【００１８】
本発明のより良い理解のために、引用によって組み込まれる添付の図面を参照する。
【図面の簡単な説明】
【００１９】
【図１Ａ】図１Ａは、テストされる回路の例を描いている。
【図１Ｂ】図１Ｂは、図１Ａの回路のためのテストプログラムの簡略化された例を描いている。
【図２】図２は、４パターンサイクルの結果待ち時間を有する第一のデジタルテスト機器上での、従来技術に従った、図１のテストプログラムの動作を描いた実行トレース例である。
【図３】図３は、９パターンサイクルの結果待ち時間を有する第二のデジタルテスト機器上での、従来技術に従った、図１のテストプログラムの動作を描いた実行トレース例である。
【図４】図４は、発明の実施形態に従ったデジタルテスト機器の簡略化されたブロック図である。
【図５】図５は、同期ユニットの実装の第一の例を示す、デジタルテスト機器の簡略化されたブロック図である。
【図６】図６は、同期ユニットの動作を描いたタイミング図である。
【図７】図７は、図５の実装においてパターンコントローラに提供された、異なる結果条件の例を描いたテーブルである。
【図８Ａ】図８Ａは、同期ユニットの実装の第二の例を示す、デジタルテスト機器の簡略化されたブロック図である。
【図８Ｂ】図８Ｂは、図８Ａの条件論理有限状態マシンのための真値テーブルである。
【発明を実施するための形態】
【００２０】
発明の第一の実施形態に従ったデジタルテスト機器の簡略化されたブロック図が図４に示されている。チャネルロジックブロック２０は、デジタルテスト機器の各チャネル上においてＵＵＴへのテストパターンの印加を制御し、ＵＵＴからのテスト応答を収集することに責任のあるデジタルテスト機器上のロジックを表す。テストパターンと期待された応答のセットが、パターンメモリ２２中に格納される。パターンコントローラ２４は、パターンメモリ２２についてのアドレスラインを制御して、テストパターンと応答収集のシーケンスを作成する。パターンコントローラ２４は、パターンメモリ２２中の命令のシーケンスにアクセスして、試験下ユニットに印加されるテストパターンを作成することによってテストプログラムを実行するプロセッサである。パターン結果収集ユニット３０は、各パターンについてのチャネルの各々からの様々なテスト結果値を組み合わせて、パターンについての全体的合格／失格テスト結果を作成するロジックを含む。
【００２１】
デジタルテスト機器は更に、パターン結果収集ユニット３０から合格／失格結果を受け取り、結果条件をパターンコントローラ２４に提供する同期ユニット３２を含む。同期ユニット３２は、テストの開始または再開に続く予め設定された回数のパターンサイクルの間、パターンコントローラ２４に結果なし表示を提供する。予め設定された回数のパターンサイクルはテスト機器の結果待ち時間に対応している。同期ユニット３２は、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラ２４に提供する。
【００２２】
図４の実施形態では、同期ユニット３２は、ＦＩＦＯ４０、ＭＵＸ４２、ＦＩＦＯ４４、およびカウンター４６を含む。ＦＩＦＯ４０は、パターン結果収集ユニット３０によって生成された合格／失格結果を受け取って格納する。ＭＵＸ４２は、結果なし表示を受け取る第一の入力と、ＦＩＦＯ４０からの合格／失格結果を受け取る第二の入力と、カウンター４６に結合された制御入力とを有する２：１マルチプレクサであっても良い。ＭＵＸ４２の出力は、ＦＩＦＯ４４の入力に結合される。結果条件は、パターンコントローラ２４によって作成されるテストパターンのシーケンスに影響を与えても良い。カウンター４６は、ＭＵＸ４２を制御し、よってＦＩＦＯ４４に供給された結果条件のソースを制御する。
【００２３】
最初、「結果なし」を示す値がＦＩＦＯ４４に渡され、その後パターンコントローラ２４に渡されるように、ＭＵＸ４２が設定される。カウンター４６は、予め設定された値からゼロまで各パターン上でカウントダウンするように構成されている。カウンター４６がゼロに達した時には、それはＦＩＦＯ４４への入力のソースを、「結果なし」表示からＦＩＦＯ４０の出力へと切り替える。
【００２４】
ＦＩＦＯ４４は、パターンコントローラ２４が生成する全てのテストパターンについての結果条件の新しい値を作成する。結果条件の最初のＮ個の値は結果なし表示であり、ここでＮはカウンター４６の予め設定された値から決定される。Ｎ＋１番目の値は、ＦＩＦＯ４０に供給された第一の合格／失格結果であり、それはテストの第一のパターンについてのテスト結果である。パターンコントローラ２４に供給された第一の合格／失格結果は、パターンコントローラによって実行された第一のテストパターンの結果である。どの合格／失格結果も飛ばされたり省略されたりせず、それらは単にパターンコントローラに利用可能となることが遅延されるだけである。Ｎの値は、結果待ち時間に基づいて予め設定されており、デジタルテスト機器に種々のデジタルテスト機器をエミュレートすることを許容するようにプログラム可能である。
【００２５】
例として、パターンコントローラ２４は、合格ビットと失格ビットを含んだ２ビット結果条件をＦＩＦＯ４４から受け取っても良い。合格ビットの設定状態は合格を示し、失格ビットの設定状態は失格を示す。この例では、ＭＵＸ４２の各入力は２ビットの幅を有し、ＦＩＦＯ４４は２ビットの幅を有する。パターンコントローラ２４は、設定されている２ビットの一つに応答して、例えばその動作を変更するなどの特定のアクションを取るようにテストプログラムによってプログラムされている。パターンコントローラ２４が結果なし表示を受け取った時には、両ビットがリセットされ特定のアクションは取られない。合格／失格結果に応答してパターンコントローラ２４によって取られるアクションの例には、テストプログラム中の他の位置にジャンプすること、テストプログラム中のループを繰り返すかそれから抜け出すこと、テストプログラムを停止すること、および命令シーケンス中の次の命令で継続することが含まれるが、それらに限定はされない。
【００２６】
パターンコントローラ２４は典型的には、単一の条件（合格または失格）が真であるかどうかに基づいてその動作を変更するように構成されている。結果なし表示は、合格および失格条件の両方が偽になることを強制し、パターンコントローラ２４はその動作を変更しない。パターンコントローラが合格条件の真状態に応答してその動作を変更するように構成されている時には、失格条件の真状態も結果なし表示も動作を変更しない。同様に、パターンコントローラが失格条件の真状態に応答してその動作を変更するように構成されている時には、合格条件の真状態も結果なし表示も動作を変更しない。
【００２７】
図４の実施形態では、カウンター４６が、デジタルテスト機器の結果待ち時間に基づいた値で予め設定されていても良い。例としてだけだが、デジタルテスト機器がＮ＋１パターンサイクルの結果待ち時間を有すると、カウンター４６は、ＭＵＸ制御ラインがＮパターンサイクルの後に状態を変えることを引き起こすような値に予め設定されても良い。異なる結果待ち時間に対応する予め設定された値を利用しても良い。カウンター４６は、カウンター開始信号によって稼動可能とされ、パターンクロックによってクロックされる。各パターンクロックサイクルは、パターンコントローラ２４によって生成された新たなテストパターンに対応する。カウンター開始信号は、最初にテストの開始においてまたはパターンコントローラ２４のリセットの後にテストが再開される時に、提供されても良い。カウンター開始信号とパターンクロックは、パターンコントローラ２４によって提供されても良い。
【００２８】
一実施形態では、カウンター４６は、予め設定された値からゼロまでカウントダウンするようにパターンクロックによってクロックされる。ＭＵＸ４２に提供された出力は、カウンター４６がゼロまでカウントダウンするまでは結果なし表示を選択する第一の状態に留まる。その後、カウンター４６の出力は、ＦＩＦＯ４０からＭＵＸ４２に提供された合格／失格結果を選択する第二の状態に切り替わる。発明の範囲内でＭＵＸ４２を制御するために異なる構成を利用しても良いということが理解されるであろう。
【００２９】
Ｎ＋１パターンサイクルの結果待ち時間については、テストの開始からパターンサイクルＮの終わりまで結果なし表示を選択し、その後は合格／失格結果を選択するようにカウンターまたは他のＭＵＸ制御ロジックが構成されている。よって、合格／失格結果がパターンコントローラ２４に利用可能であるパターンサイクルまでは結果なし表示が選択される。ゼロのような特定の数までカウントアップまたはカウントダウンすることを含んだ、異なるＭＵＸ制御技術を利用することができるということと、発明の範囲内で他のＭＵＸ制御ロジック構成を利用することができるということが理解されるであろう。いかなるＭＵＸ制御技術においても、その間結果なし表示がパターンコントローラに提供されるところのパターンサイクルの回数は、結果待ち時間の異なる値を収容するようにプログラム可能であっても良い。
【００３０】
図４の実施形態では、ＦＩＦＯ４０は、パターン結果収集ユニット３０とＭＵＸ４２の間のバッファとしての役目を果たす。同様に、ＦＩＦＯ４４はＭＵＸ４２とパターンコントローラ２４の間のバッファとしての役目を果たす。いくつかの実施形態では、ＦＩＦＯ４０と４４の一つまたは両方が省略されても良い。
【００３１】
図５は、同期ユニットの実装の第一の例を示す、デジタルテスト機器の簡略化されたブロック図である。図４と５で同様の要素は同じ参照符号を有する。図５の実装では、パターン結果収集ユニット３０は、単一ビット合格／失格結果を作成する。ＦＩＦＯ４０は、パターン結果収集ユニット３０から合格／失格結果を受け取り、合格／失格結果をＭＵＸ４２ｂのＢ入力とインバータ６０に提供する。インバータ６０の出力は、反転された合格／失格結果をＭＵＸ４２ａのＢ入力に供給する。“０”ロジックレベルがＭＵＸ４２ａと４２ｂのＡ入力に供給される。ＭＵＸ４２ａと４２ｂの出力は、ＦＩＦＯ４４ａと４４ｂに供給される。ＭＵＸ４２ａと４２ｂは、上述したようにカウンター４６からＭＵＸ制御信号を受け取る。ＦＩＦＯ４４ａは、パターンコントローラ２４に合格条件を提供し、ＦＩＦＯ４４ｂは、パターンコントローラ２４に失格条件を提供する。ＭＵＸ４２ａと４２ｂによって“０”ロジックレベルが選択された時には、合格条件と失格条件は両方とも偽である。ＭＵＸ４２ａと４２ｂの両方に“０”ロジックレベルを供給することは、パターンコントローラ２４が、結果待ち時間期間が切れるまではいかなる合格／失格条件に基づいても分岐しないことを保障する。
【００３２】
図５の実装では、合格／失格結果は符号化されており、失格＝“１”ロジックレベル、合格＝“０”ロジックレベルである。もしインバータ６０の位置がＭＵＸ４２ａのＢ入力からＭＵＸ４２ｂのＢ入力に移動されていれば、逆の符号化を使うことができる。
【００３３】
図５の実装では、パターン結果収集ユニット３０は、単一ビット合格／失格結果を提供する。他の実装では、パターン結果収集ユニット３０は、２ビット合格／失格結果を提供しても良い。例は図８Ａと８Ｂとの関係で以下に記載される。
【００３４】
同期ユニットの動作を描いたタイミング図が図６に示されている。図６に示すように、ＭＵＸ制御信号は、テストの開始で始まり、結果待ち時間に基づいた予め設定された回数のパターンサイクルの間、入力Ａ上で結果なし表示を選択する。それから、ＭＵＸ制御信号は状態を切り替え、テストが完了するまでまたはパターンコントローラ２４がリセットまたは再開されるまで、入力Ｂ上で合格／失格結果を選択する。Ｎ＋１パターンサイクルの結果待ち時間については、ＭＵＸ制御信号は、パターンサイクルＮの終わりにおいて状態を切り替える。
【００３５】
結果条件状態の例を描いたテーブルが図７に示されている。図７の例では、結果条件は２ビットを有し、その一つが合格を示し、その一つが失格を示す。結果なし条件は、合格と失格ビットの両方がリセットされていることに対応する。合格ビットの設定された条件または失格ビットの設定された条件は、テストの詳細に依って、上述したようにパターンコントローラ２４によって取られる代替的なアクションを引き起こしても良い。結果なし表示は取られるべき代替的アクションを引き起こさず、パターンコントローラ２４はその通常の動作シーケンスを継続する。その間結果なし表示がパターンコントローラ２４に供給されるところの予め設定された回数のパターンサイクルの後に、各パターンサイクル上でパターンコントローラ２４に合格／失格結果が供給される。いくつかの実施形態では、合格／失格結果は、テストパターンの識別子を含んでいても良い。結果状態はあらゆる望ましいフォーマットとビット数を有することができる、ということが理解されるであろう。
【００３６】
図８Ａは、同期ユニットの実装の第二の例を示す、デジタルテスト機器の簡略化されたブロック図である。図４と５と８Ａで同様の要素は同じ参照符号を有する。図８Ａの実装では、パターン結果収集ユニット３０は、２ビット合格／失格結果を作成する。ＦＩＦＯ４０は、パターン結果収集ユニット３０から合格／失格結果を受け取り、２ビット合格／失格結果を条件論理有限状態マシン７０に提供する。条件論理有限状態マシン７０の出力は、ＦＩＦＯ４４ａと４４ｂに供給される。ＦＩＦＯ４４ａは、パターンコントローラ２４に合格条件を提供し、ＦＩＦＯ４４ｂは、パターンコントローラ２４に失格条件を提供する。
【００３７】
条件論理有限状態マシン７０の真値テーブルが図８Ｂに示されている。ＦＩＦＯ４０からの入力パターン結果が第一のコラムに示され、カウンター４６の状態が第二のコラムに示され、前のパターンサイクルでの合格および失格条件が第三および第四のコラムに示され、ＦＩＦＯ４４ａと４４ｂにそれぞれ供給された合格／失格条件が第五および第六のコラムに示されている。カウンター４６がゼロでない時、偽状態が合格条件および失格条件ライン上に出力され、結果なし表示に対応する。残りの状態は、カウンター４６がゼロであり合格／失格結果が選択された時の出力を描いている。失格結果がＦＩＦＯ４０から受け取られた時には、真状態が失格条件ライン上に出力される。合格結果がＦＩＦＯ４０から受け取られた時には、真状態が合格条件ライン上に出力される。前の合格／失格条件はこれらの状態には関係がない。残りの三つの状態は、ＦＩＦＯ４０からパターン結果が受け取られない時のパターンサイクル中の動作を描いている。これらの状態では、前の合格／失格条件が、現パターンサイクルについて維持される。よって、前の合格／失格条件が両方偽であるところでは、新たな合格／失格条件も両方偽である。前の失格条件が真であった時には、真状態が失格条件ライン上に出力される。同様に、前の合格条件が真であった時には、真状態が合格条件ライン上に出力される。図８Ａと８Ｂの例は、全てではないいくつかのパターンサイクル上で結果が生成される場合を収容する。
【００３８】
発明は、種々のより古いデジタルテスト機器がどのようにパターンテスト結果を処理するかをエミュレートすることに対する汎用の解決策を提供する。現在、デジタルテスト機器は、固定された待ち時間を有し、それはより古いテストプログラムの要求とは必ずしもマッチせず、それは機器のより古い世代の機器と比較して通常より高速な動作に適合したものである。
【００３９】
加えて、発明は、テストが行われた時とそれに働きかけた時の間にゼロパターンサイクルの待ち時間を要求するテストを実装することをユーザに許容する。これは全て、高速で高性能なデジタルテスト機器のタイミングの柔軟性とプログラム可能性を妥協することなしに成される。
【００４０】
上に示されたように、結果待ち時間は典型的には、テストパターンが試験下ユニットに印加された時とテストパターンの結果がパターンコントローラに印加された時の間の遅延として定義される。しかしながら、発明はこの定義に限定はされず、合格／失格結果のパターンコントローラへの応用を制御することが望ましいいかなるケースにおいても利用されることができる。
【００４１】
よってこの発明の少なくとも一つの実施形態のいくつかの側面を記載してきたが、様々な変更、変形および改良が当業者には容易に想起されるであろうことは理解されるべきである。そのような変更、変形および改良は、この開示の一部であることが意図されており、発明の精神と範囲内であることが意図されている。従って、前述の記載および図面は例としてのもののみである。
【図１Ａ】
2011501128.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
2011501128.tif 000008
【図６】
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【図７】
2011501128.tif 000010
【図８Ａ】
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【図８Ｂ】
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【国際調査報告】
2011501128.tif 000013
2011501128.tif 000014