(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板の主面に、一部が開口するマスクを形成するマスク工程と、
前記第１導電型半導体基板の、前記マスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記トレンチを第２導電型半導体で埋める埋め込み工程と、
前記マスクを研磨ストッパ膜として前記第１導電型半導体基板の前記主面側の表面を研磨する研磨工程と、
前記マスクを除去する除去工程と、
前記埋め込み工程により前記トレンチが前記第２導電型半導体で埋められ、前記研磨工程により研磨され、その後、前記除去工程により前記マスクが除去された半導体基板を非酸化性および非窒化性の雰囲気でアニール処理して、前記半導体基板の前記主面側の表面を平滑化するアニール工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記アニール工程における処理温度は、９５０℃以上１１００℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニール工程における非酸化性および非窒化性の雰囲気の圧力は、１０Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記アニール工程における処理時間は、３０秒以上２００秒以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記アニール工程における非酸化性および非窒化性の雰囲気は水素ガス雰囲気であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アニール工程の後、前記第１導電型半導体基板と前記第２導電型半導体との境界およびその両側にある前記第１導電型半導体基板と前記第２導電型半導体の表面に不純物をイオン注入し不純物注入層を形成するイオン注入工程と、
前記不純物注入層を活性化する活性化工程と、
を含み、
前記除去工程では、前記研磨工程により研磨された第２導電型半導体の表面と前記第１導電型半導体基板の表面とからなる段差を露出させ、
前記アニール工程では、前記段差の前記第２導電型半導体の角が丸みを帯びた形状とすることで前記半導体基板の前記主面側の表面を平滑化することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、半導体基板にトレンチを形成し、そのトレンチをエピタキシャル成長で埋める工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオードなどの半導体装置では、ドリフト電流が流れる領域（以下、ドリフト層とする）を薄くすると、ドリフト電流の電流経路が短くなるため、オン抵抗は低くなるが、耐圧が低下してしまう。逆に、ドリフト層を厚くすると、耐圧は高くなるが、オン抵抗が高くなってしまう。このように、これらの半導体装置では、オン抵抗（電流容量）と耐圧との間にトレードオフの関係がある。
【０００３】
このトレードオフを改善する技術として、超接合構造が公知である。超接合構造とは、ドリフト層を、単一の半導体層ではなく、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に繰り返し接合した構造（以下、並列ｐｎ構造とする）としたものである。並列ｐｎ構造を形成する方法として、ドライエッチングすることによりｎ型ドリフト層にトレンチを形成し、このトレンチをエピタキシャル成長のｐ型半導体で埋める方法が提案されている。
【０００４】
ところで、シリコンにトレンチを形成する方法として、いわゆるボッシュプロセスが公知である。ボッシュプロセスでは、エッチング工程とパッシベーション工程を交互に連続して行うことにより異方性エッチングが進行する。
【０００５】
上述のような方法で形成されたトレンチ内に、結晶性に優れたエピタキシャル層を成長させる方法として、次のような方法が提案されている。シリコン基板の上面にトレンチエッチング用のマスク酸化膜を形成し、マスク酸化膜を用いたエッチングを行ってシリコン基板にトレンチを形成する。そして、マスク酸化膜を除去した後、非酸化性または非窒化性の減圧雰囲気下にて熱処理を行ってシリコン基板でのトレンチ内面を平滑化する。さらに、エピタキシャル成長法によりトレンチ内にエピタキシャル層を形成してトレンチ内をエピタキシャル層で埋め込む（例えば、特許文献１参照。）。
【０００６】
また、別の方法が提案されている。第１導電型の半導体基板の表面層に所望のパターンのトレンチを形成する。ついで、該トレンチ内を洗浄し、乾燥させる。そして、ガス炉内で、該ガス炉内にエッチングガスを供給することにより、トレンチ内の露出面をエッチングする。そして、エッチングが終了した後に、非酸化性及び非窒化性の雰囲気で熱処理し、続いてトレンチ内に第２導電型の半導体をエピタキシャル成長させて、トレンチを埋める（例えば、特許文献２参照。）。
【０００７】
また、上述した方法により形成された半導体の表面を平滑化する方法として、低抵抗半導体基板に一導電型半導体層が積層された半導体基板表面に、トレンチ形成用並列絶縁膜と該並列絶縁膜をマスクにして形成される並列トレンチとマーカーとを形成し、前記並列トレンチ内に他導電型半導体層の充填後、その突出部を除去する第一研磨工程と、前記他導電型半導体層の研磨に続いて前記並列絶縁膜の除去を行う除去工程とを連続的に行う半導体素子の製造方法において、第一研磨工程および除去工程ではそれぞれ前記絶縁膜と前記半導体層に対する研磨レートが異なる研磨スラリーを用いて研磨する方法が提案されている（例えば、特許文献３参照。）。
【０００８】
【特許文献１】特開２００２−１２４４７４号公報
【特許文献２】特開２００６−０１９６１０号公報
【特許文献３】特開２００７−１２９１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
超接合構造を形成するための前記ドライエッチング法では、ウェハーにトレンチを形成するためのマスクとなる酸化膜がエッチングされて薄くなる。そのため、トレンチ形成後に残ったマスク酸化膜は、ウェハー面内のさまざまな部分で不均一な厚さとなっている。このマスク酸化膜は、トレンチにｐ型半導体を埋め込んだ後に、ウェハー表面から突出しているｐ型半導体を研磨する際に、研磨終了の基準となる研磨ストッパ膜として使用される。そのため、マスク酸化膜の厚さのばらつきによって研磨の基準位置が変わってくることになり、ウェハーの面内での各ｐ型半導体領域の厚さにばらつきが生じる。さらに、マスク酸化膜を完全に除去した後のウェハーの表面には、ｎ型半導体領域とｐ型半導体領域との接合部において、マスク酸化膜の厚さに相当する高さの段差が生じる。つまり、ウェハーに並列ｐｎ構造を形成する工程において、並列ｐｎ構造の表面層の全域にわたって不均一な凹凸が生じてしまうことになる。
【００１０】
並列ｐｎ構造の表面層の段差は、ウェハーの特性に大きな影響を与え、ウェハーの品質を低下させる原因の一つとなっている。その理由は、並列ｐｎ構造の表面層において、ｎ型半導体領域とｐ型半導体領域との接合部にｎ+ソース領域を形成する際に、ｎ型半導体領域側のｎ+ソース領域とｐ型半導体領域側のｎ+ソース領域とがつながらない恐れがあるからである。例えば、図１５は、ｎ+ソース領域の形成において、イオン注入後の並列ｐｎ構造の表面層に形成された不純物注入層を示す断面図である。また、図１６は、イオン注入された不純物注入層を活性化させてできるｎ+ソース領域を示す断面図である。図１５および図１６において、左半部はウェハー外周部であり、右半部はウェハー中心部である（図２〜図９においても同じ）。ｎ+ソース領域１０６の形成において、ｐ型半導体領域１０３の表面層には高不純物濃度のｐベース領域１０５（二点鎖線で示す）が設けられる。そして、イオン注入によりｐベース領域１０５の表面層に不純物注入層１０６ａを形成し、続いて不純物注入層１０６ａを活性化させて高不純物濃度のｎ+ソース領域１０６を形成する。このとき、図１５に示すように並列ｐｎ構造１０４の表面層に段差があると、ｎ型半導体領域１０２とｐ型半導体領域１０３との接合部において、ｎ型半導体領域１０２の表面層に形成された不純物注入層１０６ａと、このｎ型半導体領域１０２に隣接するｐ型半導体領域１０３の表面層に形成された不純物注入層１０６ａとがつながらない箇所ができることがある。そして、図１６のウェハー外周部に示すように、この不純物注入層１０６ａを活性化させたとしても、ｎ型半導体領域１０２の表面層に形成されたｎ+ソース領域１０６と、このｎ型半導体領域１０２に隣接するｐ型半導体領域１０３の表面層に形成されたｎ+ソース領域１０６とがつながらない箇所ができる。図１５および図１６に示す並列ｐｎ構造１０４の表面層の段差は一例であり、ウェハー外周部およびウェハー中心部において種々の段差が生じる。従って、ウェハー表面の各領域によって、ウェハーのデバイスの表面構造の形成にばらつきが生じるため、チップごとに品質が異なってしまうという問題が生じることになる。
【００１１】
上述した特許文献１または２の技術では、ｐ型半導体を埋め込む前のトレンチ内面に対して、熱処理を行うため、トレンチ内にｐ型半導体を形成した後の、並列ｐｎ構造の表面層の段差は解消されない。
【００１２】
上述した特許文献３の技術では、第一研磨工程と除去工程とでは研磨面に合わせて研磨レートの異なる研磨スラリーを必要とする。そのため、製造コストの増大を招くという問題が生じてしまう。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、ウェハー面内におけるチップの品質のばらつきを抑えることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体基板の主面に、一部が開口するマスクを形成するマスク工程と、前記第１導電型半導体基板の、前記マスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、前記トレンチを第２導電型半導体で埋める埋め込み工程と、前記マスクを研磨ストッパ膜として前記第１導電型半導体基板の前記主面側の表面を研磨する研磨工程と、前記マスクを除去する除去工程と、前記埋め込み工程により前記トレンチが前記第２導電型半導体で埋められ、前記研磨工程により研磨され、その後、前記除去工程により前記マスクが除去された半導体基板を非酸化性および非窒化性の雰囲気でアニール処理して、前記半導体基板の前記主面側の表面を平滑化するアニール工程と、を含むことを特徴とする。
【００１５】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記アニール工程における処理温度は、９５０℃以上１１００℃以下であることを特徴とする。
【００１６】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記アニール工程における非酸化性および非窒化性の雰囲気の圧力は、１０Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
【００１７】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記アニール工程における処理時間は、３０秒以上２００秒以下であることを特徴とする。
【００１８】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記アニール工程における非酸化性および非窒化性の雰囲気は水素ガス雰囲気であることを特徴とする。
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記アニール工程の後、前記第１導電型半導体基板と前記第２導電型半導体との境界およびその両側にある前記第１導電型半導体基板と前記第２導電型半導体の表面に不純物をイオン注入し不純物注入層を形成するイオン注入工程と、前記不純物注入層を活性化する活性化工程と、を含み、前記除去工程では、前記研磨工程により研磨された第２導電型半導体の表面と前記第１導電型半導体基板の表面とからなる段差を露出させ、前記アニール工程では、前記段差の前記第２導電型半導体の角が丸みを帯びた形状とすることで前記半導体基板の前記主面側の表面を平滑化することを特徴とする。
【００１９】
上述した各請求項の発明によれば、アニールを行う前に、マスクを研磨ストッパ膜として用い、マスクより上に突出している第２導電型半導体を研磨して、半導体基板の表面をほぼ平滑にしている。その後のアニール処理により、第１導電型半導体の表面端部および第２導電型半導体の表面端部は、角が取れて丸みを帯びた形状となる。そのため、第１導電型半導体と、第２導電型半導体との段差が解消され、半導体基板の表面をさらに平滑な面にすることができる。また、第１導電型半導体と第２導電型半導体の接合部において第１導電型半導体の方が高い箇所では、第１導電型半導体の表面端部が丸みを帯びた形状となることによって、アニールを行わない場合（第１導電型半導体の表面端部が角張っている）に比べて、イオン注入によって第１導電型半導体に打ち込まれた不純物が、第１導電型半導体の表面端部が丸みを帯びた分だけ、第２導電型半導体の表面に近い位置に達する。そして、第１導電型半導体の不純物注入層を活性化させてできるｎ+ソース領域は、第２導電型半導体の表面の高さよりも低い位置まで達する。第２導電型半導体の方が高い箇所では、この逆となる。これにより、半導体基板の表面にｎ+ソース領域を形成する際に、第１導電型半導体と第２導電型半導体との接合面において、第１導電型半導体にできるｎ+ソース領域と第２導電型半導体にできるｎ+ソース領域とがつながる。
【発明の効果】
【００２０】
本発明にかかる半導体装置の製造方法によれば、半導体基板の表面と、半導体基板に形成されたトレンチ内に埋め込んだ半導体領域の表面との段差が解消されるので、ウェハー面内におけるチップの品質のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２２】
（実施の形態１）
図１は、本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。ここでは、縦型ＭＯＳＦＥＴを例にして説明する。図１に示すように、低抵抗のｎ++ドレイン層１の上に、ｎ型半導体領域２とｐ型半導体領域３を交互に繰り返し接合させてなる並列ｐｎ構造４が設けられている。並列ｐｎ構造４のｐ型半導体領域３の表面層には、高不純物濃度のｐベース領域５が設けられている。ｐベース領域５の表面層には、高不純物濃度のｎ+ソース領域６が設けられている。
【００２３】
並列ｐｎ構造４のｎ型半導体領域２とｎ+ソース領域６の間において、ｐベース領域５の表面上には、ゲート酸化膜７を介してゲート電極８が設けられている。ｐベース領域５およびｎ+ソース領域６には、ソース電極９が接している。ソース電極９は、層間絶縁膜１０によりゲート電極８から絶縁されている。ｎ++ドレイン層１の裏面には、ドレイン電極１１が設けられている。この半導体装置の表面は、図示省略した表面保護膜により覆われている。
【００２４】
図２〜図７は、本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。これらの図は、デバイスの表面構造の活性領域における、ウェハーの表面の段差の一例を示している。また、デバイスの表面構造の活性領域を取り囲む耐圧構造領域や、チップ状に切断するための基準線となるスクライブ領域は図示を省略する。まず、図２に示すように、ｎ型の低抵抗シリコン基板（ｎ++基板）２１を用意し、その表面にｎ型半導体２２をエピタキシャル成長させる。ｎ型低抵抗基板２１は、ｎ++ドレイン層１となる。そして、例えば熱酸化法によりｎ型半導体２２の表面にマスク酸化膜２３を形成し、マスク酸化膜２３の表面に図示省略したレジスト膜を塗布する。次いで、フォトリソグラフィおよびエッチングによって、トレンチ形成領域上の部分のマスク酸化膜を開口する。同時に、デバイスの表面構造の位置合わせに用い、図示省略したマーカー形成領域上の部分のマスク酸化膜２３も開口する。そして、デバイスの表面構造の活性領域上のレジスト膜を除去する。このとき、デバイスの表面構造の活性領域を囲むように形成されている耐圧構造領域上のレジスト膜は残しておく。
【００２５】
次いで、図３に示すように、例えば、図２に示す状態の半導体装置を図示しないチャンバー内に入れ、そのチャンバー内に保護膜形成ガスとエッチングガスを数秒ずつ交互に供給しながら、ｎ型半導体２２の、マスク酸化膜２３の開口部分に露出する部分をエッチングして、ｎ型低抵抗基板２１に達するトレンチ２４を形成する。その際、保護膜形成ガスの供給期間では、トレンチ側壁に保護膜が形成される。エッチングガスの供給期間では、ｎ型半導体２２がエッチングされる。このとき、マスク酸化膜２３もわずかにエッチングされる。ｎ型半導体２２の、トレンチ形成後に残った部分が並列ｐｎ構造４のｎ型半導体領域２となる。
【００２６】
次いで、図３に示す状態の半導体装置をチャンバーから取り出し、トレンチ２４の内部を洗浄した後、図４に示すように、エピタキシャル成長法によりトレンチ２４をｐ型半導体２５で埋める。このｐ型半導体２５が並列ｐｎ構造４のｐ型半導体領域３となる。次いで、図５に示すように、マスク酸化膜２３を研磨ストッパ膜としてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などの研磨を行い、先のｐ型半導体２５のエピタキシャル成長によりマスク酸化膜２３より上に突出したシリコン層を除去して、ウェハーの表面を平滑化する。
【００２７】
次いで、図６に示すように、デバイスの表面構造の活性領域上に形成されているマスク酸化膜２３を除去する。このとき、ｐ型半導体２５もわずかに薄くなる。次いで、図７に示すように、例えば、非酸化性および非窒化性の雰囲気での熱処理を行う。この熱処理により、ｎ型半導体２２の表面およびｐ型半導体２５の表面は、平滑化される。ここまでのプロセスで、並列ｐｎ構造４が形成される。
【００２８】
この後、通常のＭＯＳＦＥＴの製造プロセスにより、図１に示すように、図示しないフィールド酸化膜、ゲート酸化膜７およびゲート電極８を順次形成し、セルフアラインによるイオン注入および熱拡散によりｐベース領域５を形成する。さらに、ｎ+ソース領域６、層間絶縁膜１０、ソース電極９、図示省略した表面保護膜およびドレイン電極１１を形成し、縦型ＭＯＳＦＥＴが完成する。
【００２９】
各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。耐圧が６００Ｖである場合、ｎ型低抵抗基板２１の厚さは例えば６２５μｍである。ｎ型半導体２２の厚さおよび濃度は、それぞれ、例えば５０μｍおよび４×１０15ｃｍ-3である。ｎ型半導体２２の表面に、例えば、パイロジェニック酸化などの熱酸化法によって、酸化雰囲気で１１５０℃、２０時間の熱処理を行い、マスク酸化膜２３を形成する。熱酸化直後のマスク酸化膜２３の厚さは、例えば２．４μｍである。トレンチ２４の開口幅は、例えば６μｍである。マスク酸化膜２３の開口に用いたレジスト膜は除去する。そのとき、耐圧構造領域上に形成されているレジスト膜は残す。トレンチ２４の深さは例えば５０μｍである。このトレンチ２４を形成するエッチング工程ではマスク酸化膜２３もエッチングされる。そして、残されたマスク酸化膜２３の厚さは、例えば０．７μｍ〜１．１μｍである。マスク酸化膜２３を研磨終了の基準としてｐ型半導体２５を研磨した後に、マスク酸化膜２３を除去することで、ｎ型半導体２２とｐ型半導体２５と接合面に生じる段差は、例えば、０．３μｍ程度になる。マスク酸化膜２３を除去した後の並列ｐｎ構造４の表面層の平滑化は、例えば、水素流量５０リットル／ｍｉｎ、１１００℃で３分間のアニール処理により行う。
【００３０】
なお、耐圧構造領域上のマスク酸化膜は除去する必要はない。その理由は、耐圧構造領域は、ウェハーの表面に厚いフィールド酸化膜を備える構造となるからである。また、スクライブ部上のマスク酸化膜は、除去してもしなくてもよい。その理由は、スクライブ部がウェハーのデバイスの表面構造に影響を与えない領域であり、ウェハーをチップ状にするに際し、切断される領域であるからである。
【００３１】
また、並列ｐｎ構造４の形成工程中のエッチングは、例えば、マスク酸化膜２３の除去に際し、並列ｐｎ構造４の表面層のさまざまな部分で不規則な凹凸を生じさせる。しかしながら、並列ｐｎ構造４の形成工程の最後に行われるアニール処理により、ｎ型半導体２２とｐ型半導体２５の接合部において高い方の表面端部の角が丸みを帯びた形状となる。つまり、並列ｐｎ構造４の表面層は、平滑で段差のない面となる。そのため、エッチングによって生じる並列ｐｎ構造４の表面層の凹凸は、並列ｐｎ構造４の表面層をアニールすることで解消される。
【００３２】
図８は、ｎ+ソース領域の形成において、イオン注入後の並列ｐｎ構造の表面層に形成される不純物注入層を示す断面図である。また、図９は、イオン注入された不純物注入層を活性化させてできるｎ+ソース領域を示す断面図である。ｎ+ソース領域２７の形成において、ｐ型半導体２５の表面層には高不純物濃度のｐベース領域２６（二点鎖線で示す）が設けられる。そして、ｐベース領域２６の表面層にイオン注入により不純物注入層２７ａを形成し、続いて不純物注入層２７ａを活性化させることで高不純物濃度のｎ+ソース領域２７が設けられる。図８に示すように、並列ｐｎ構造４の表面層は、熱処理を行うことで、高さの違うｎ型半導体２２とｐ型半導体２５とがなだらかにつながった平滑な面となる。そのため、イオン注入により並列ｐｎ構造４の表面層に形成される不純物注入層２７ａは、並列ｐｎ構造４の表面層において、完全につながる。そして、図９に示すように、不純物注入層２７ａを活性化させてできるｎ+ソース領域２７も、完全につながる。
【００３３】
以上説明したように、実施の形態１によれば、アニールを行う前に、マスク酸化膜２３を研磨ストッパ膜として用い、マスク酸化膜２３より上に突出している並列ｐｎ構造４のｐ型半導体領域３を研磨して、ウェハーの表面をほぼ平滑にしている。その後のアニール処理により、並列ｐｎ構造４のｎ型半導体領域２の表面端部および並列ｐｎ構造４のｐ型半導体領域３の表面端部は、角が取れて丸みを帯びた形状となる。そのため、並列ｐｎ構造４のｎ型半導体領域２と、並列ｐｎ構造４のｐ型半導体領域３との段差が解消され、ウェハーの表面をさらに平滑な面にすることができる。また、並列ｐｎ構造４のｎ型半導体領域２と並列ｐｎ構造４のｐ型半導体領域３の接合部において並列ｐｎ構造４のｎ型半導体領域２の方が高い箇所では、並列ｐｎ構造４のｎ型半導体領域２の表面端部が丸みを帯びた形状となることによって、アニールを行わない場合（並列ｐｎ構造４のｎ型半導体領域２の表面端部が角張っている）に比べて、イオン注入によって並列ｐｎ構造４のｎ型半導体領域２に打ち込まれた不純物が、並列ｐｎ構造４のｎ型半導体領域２の表面端部が丸みを帯びた分だけ、並列ｐｎ構造４のｐ型半導体領域３の表面に近い位置に達する。そして、並列ｐｎ構造４のｎ型半導体領域２の不純物注入層を活性化させてできるｎ+ソース領域６は、並列ｐｎ構造４のｐ型半導体領域３の表面の高さよりも低い位置まで達する。並列ｐｎ構造４のｐ型半導体領域３の方が高い箇所では、この逆となる。これにより、ウェハーの表面にｎ+ソース領域６を形成する際に、並列ｐｎ構造４のｎ型半導体領域２と並列ｐｎ構造４のｐ型半導体領域３との接合面において、並列ｐｎ構造４のｎ型半導体領域２にできるｎ+ソース領域６と並列ｐｎ構造４のｐ型半導体領域３にできるｎ+ソース領域６とがつながる。従って、ウェハー面内におけるチップの品質のばらつきを抑えることができる。
【００３４】
（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。図１０および図１１は、実施の形態２にかかる製造方法による製造途中の半導体装置を示す断面図である。実施の形態２の説明および添付図面について、実施の形態１と重複する説明は省略する。まず、実施の形態１と同様に、図２に示すように、ｎ型の低抵抗シリコン基板２１の表面にｎ型半導体２２を形成し、続いてｎ型半導体２２の表面にマスク酸化膜２３を形成する。次いで、フォトリソグラフィおよびエッチングによってマスク酸化膜２３を開口し、図３に示すように、低抵抗シリコン基板２１に達するトレンチ２４を形成する。実施の形態２において、トレンチ形成後のｎ型半導体２２の表面に残されたマスク酸化膜２３の厚さは、例えば１．１μｍとなる。
【００３５】
次いで、トレンチ２４の内面に、例えば、非酸化性および非窒化性の常圧雰囲気で熱処理を行う。この熱処理は、例えば、水素流量５０リットル／ｍｉｎ、１１００℃、７００〜７６０Ｔｏｒｒで２分間行う。このとき、トレンチ２４の内面が平坦化される。
【００３６】
次いで、図１０に示すように、トレンチ２４をｐ型半導体２５で埋める。次いで、図１１に示すように、マスク酸化膜２３より上に突出したｐ型半導体２５を研磨することで並列ｐｎ構造４の表面層を平滑化する。このとき、マスク酸化膜もわずかに研磨され、残されたマスク酸化膜の厚さは、例えば、０．８μｍとなる。その後、残されたマスク酸化膜を除去して、通常のＭＯＳＦＥＴの製造プロセスを行うことにより、図１に示すような縦型ＭＯＳＦＥＴが完成する。
【００３７】
実施の形態２において、トレンチ２４の内面に行う熱処理は、マスク酸化膜２３とｎ型半導体２２との境界で、トレンチ２４の側壁部分のマスク酸化膜２３が削れることを抑える目的で行われる。これにより、トレンチ２４にｐ型半導体２５を埋め込む際に、トレンチ２４の側壁の、マスク酸化膜２３とｎ型半導体２２との境界領域に、ｐ型半導体２５が侵入するのを防ぐことができる。
【００３８】
なお、トレンチ内面に行う熱処理を、実施の形態２にかかる熱処理条件で行わない場合、例えば、非酸化性または非窒化性の減圧雰囲気内で、水素ガスを導入して熱処理を行った場合、ｐ型半導体２５をエピタキシャル成長させると、ｎ型半導体２２とｐ型半導体２５との接合面において、ｎ型半導体２２とマスク酸化膜２３との境界面にｐ型半導体２５が侵入してしまう。図１２〜図１４は、実施の形態２にかかる製造方法における熱処理条件と異なる場合の製造途中の半導体装置を示す断面図である。例えば、トレンチ２４の内面に、水素流量５０リットル／ｍｉｎ、１１００℃、７００〜７６０Ｔｏｒｒで２分間のアニール処理を行う。このとき、図１２に示すように、マスク酸化膜２３とｎ型半導体２２との境界において、トレンチ２４の側壁に酸化膜の削れた部分（以下、酸化膜削れ部とする）２８が生じる。この酸化膜削れ部２８ができた状態で、トレンチ２４にｐ型半導体２５を埋め込んだ場合、図１３に示すように、酸化膜削れ部２８の内部にもｐ型半導体２５が埋め込まれる。そのため、その後の工程、例えば、図１４に示すようなウェハー表面の平滑化工程において、ｐ型半導体２５が、ｎ型半導体２２との接合面付近のｎ型半導体２２を覆うように存在することになる。このような場合、ｎ型半導体２２にできるｎ+ソース領域６とｐ型半導体２５にできるｎ+ソース領域６とがつながらない恐れが生じる。
【００３９】
以上説明したように、実施の形態２によれば、並列ｐｎ構造４のｎ型半導体領域２とマスク酸化膜２３との境界において、酸化膜削れ部２８ができるのを抑えている。そのため、並列ｐｎ構造４のｎ型半導体領域２と並列ｐｎ構造４のｐ型半導体領域３との接合面において、並列ｐｎ構造４のｎ型半導体領域２の表面に、並列ｐｎ構造４のｐ型半導体領域３が覆い被さることを抑えることができる。これにより、ｎ型半導体領域２にできるｎ+ソース領域６とｐ型半導体領域３にできるｎ+ソース領域６とがつながる。従って、ウェハー面内におけるチップの品質のばらつきを抑えることができる。
【００４０】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタまたはダイオードなどの半導体装置を製造する際にも適用することができる。さらに、本発明は、並列ｐｎ構造を作製する場合に限らず、半導体にトレンチを形成する場合にも適用することができる。
【産業上の利用可能性】
【００４１】
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ形成工程を有する半導体装置の製造方法に有用であり、特に、超接合構造を有するパワー半導体装置の製造方法に適している。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。
【図２】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図３】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図４】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図５】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図６】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図７】本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図８】本発明にかかる製造方法による製造途中の半導体装置の要部を示す断面図である。
【図９】本発明にかかる製造方法による製造途中の半導体装置の要部を示す断面図である。
【図１０】実施の形態２にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図１１】実施の形態２にかかる製造方法による製造途中の半導体装置を示す断面図である。
【図１２】実施の形態２にかかる熱処理条件を変更した製造方法による製造途中の半導体装置を示す断面図である。
【図１３】実施の形態２にかかる熱処理条件を変更した製造方法による製造途中の半導体装置を示す断面図である。
【図１４】実施の形態２にかかる熱処理条件を変更した製造方法による製造途中の半導体装置を示す断面図である。
【図１５】従来の製造方法による製造途中の半導体装置の要部を示す断面図である。
【図１６】従来の製造方法による製造途中の半導体装置の要部を示す断面図である。
【符号の説明】
【００４３】
２１  ｎ型低抵抗基板
２２  ｎ型半導体
２５  ｐ型半導体
【図１】
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【図２】
0005671777.tif 000003
【図３】
0005671777.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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