(57)【要約】  接合型電界効果トランジスタ（ＪＦＥＴ）などの半導体素子を製造する方法が記載される。方法は、自己整合であり、素子のゲート又はソース／ドレイン領域を形成するために、再成長マスク物質を用いた、選択的エピタキシャル成長に関する。方法は、イオン注入の必要性を除去する。素子は、ＳｉＣなどのワイドギャップ半導体物質から形成される。再成長マスク物質は、ＴａＣである。素子は、放射線及び／または高温にさらされることを含む過酷な環境において使用される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１マスクによりカバーされる上部表面を有する半導体物質の第１及び第２の別個の隆起領域を形成するために、第１マスクにおける１もしくはそれより多い開口部を通して、半導体物質の第一層を選択的にエッチングする工程を備え、
半導体物質の前記第１層は、半導体物質の第２層の上にあり、該半導体物質の前記第２層は、半導体物質の第３層の上にあり、該半導体物質の前記第３層は、半導体基板の上にあり、
半導体物質の前記第１層及び第２層は、第１導電型であり、
半導体物質の前記第３層は、前記第１導電型とは異なる第２導電型であり、
エッチングが前記第１と第２の別個の隆起領域の間、及び該領域の隣接する領域において、半導体物質の前記第２層を露出し、
前記第１マスクは第１半導体層上の再成長マスク物質の層と、前記再成長マスク物質の層上のエッチマスク物質の層を備え、
さらに、前記第１及び第２の別個の隆起領域の間における半導体物質の前記第２層上の第２マスクを被覆する工程と、
前記第１及び第２マスクに隣接する領域における前記基板を露出するために、半導体物質の前記第２層及び半導体の前記第３層を通してエッチングする工程と、
前記別個の隆起領域の間の領域が露出されるように、前記第２マスクを除去する工程と、
前記別個の隆起領域の前記上部表面が前記再成長マスク物質によりカバーされるように、エッチマスク物質の層を除去する工程と、
前記第１と第２の別個の隆起領域の間の部分上で、そして第１及び第２の別個の隆起領域に隣接する基板上で、前記第２導電型の半導体物質の１又はそれより多い層をエピタキシャル成長させる工程と、
再成長マスク物質を除去する工程と、
前記第１及び第２の別個の隆起領域上で、前記第１と第２の別個の隆起領域の間の部分上で、及び第１及び第２の別個の隆起領域に隣接する第２導電型の半導体物質の１又はそれより多い層のゲート領域上で第３マスクを被覆する工程と、
前記第３マスクに隣接する部分における前記第２導電型の半導体物質の１又はそれより多い層を通してエッチングする工程と、
前記第３マスクを除去する工程を備えることを特徴とする、方法。
【請求項２】
半導体物質の前記第１層は、半導体物質の前記第２層よりも高いドーピング濃度を有することを特徴とする、請求項１記載の方法。
【請求項３】
前記第１導電型の前記半導体物質は、ｎ型半導体物質であり、前記第２導電型の前記半導体物質は、ｐ型半導体物質であることを特徴とする、請求項１記載の方法。
【請求項４】
前記半導体物質は、ワイドバンドギャップ半導体物質であることを特徴とする、請求項１記載の方法。
【請求項５】
前記基板は半絶縁基板であることを特徴とする、請求項１記載の方法。
【請求項６】
前記半導体物質は、ＳｉＣであることを特徴とする、請求項１記載の方法。
【請求項７】
前記第２マスクがフォトレジストマスクであることを特徴とする、請求項１記載の方法。
【請求項８】
前記第３マスクはフォトレジストマスクであることを特徴とする、請求項１記載の方法。
【請求項９】
さらに、ソース及びドレイン抵抗接点を形成するために、前記第１及び第２の別個部分上の抵抗金属を被覆させ、ゲート抵抗接点を形成するために、１又はそれより多いｐ型半導体の層のゲート領域上の抵抗金属を被覆させる工程と、
前記ソース、ドレイン及びゲート抵抗接点をアニールする工程を備えることを特徴とする、請求項１記載の方法。
【請求項１０】
さらに、前記ソース、ゲート及びドレイン抵抗接点と接触するように、導電性金属層を被覆する工程をさらに備えることを特徴とする、請求項９記載の方法。
【請求項１１】
前記第２導電型の半導体物質の１またはそれより多い層をエピタキシャル成長させる工程は、前記第２導電型の半導体物質の２つの層をエピタキシャル成長させる工程を備え、前記第１層は、前記第２層よりも低いドーピング濃度を有することを特徴とする、請求項１記載の方法。
【請求項１２】
前記再成長マスク物質は、ＴａＣ又はＣを備えることを特徴とする、請求項１記載の方法。
【請求項１３】
前記再成長マスク物質はＴａＣを備え、
前記方法はさらに、
半導体物質の前記第１層上に炭素を備える層を被覆する工程と、
炭素を備える層上のタンタルを備える層を被覆する工程と、
再成長マスク物質の層を形成するようアニールする工程を備えることを特徴とする、請求項１２記載の方法。
【請求項１４】
前記第１マスクはＴｉ又はＮｉを備えることを特徴とする、請求項１記載の方法。
【請求項１５】
半導体物質の下部の第２層を露出するために、半導体物質の前記第１層を通してエッチングする工程は、さらに、半導体物質の前記第２層に部分的にエッチングする工程を更に備えることを特徴とする請求項１記載の方法。
【請求項１６】
前記抵抗金属は、Ｎｉであることを特徴とする、請求項９記載の方法。
【請求項１７】
請求項１記載の方法により製造される素子。
【請求項１８】
上部表面及び側壁を有する半導体物質の別個の隆起領域を形成するために、第１マスクにおける１もしくはそれより多い開口部を通して、再成長マスク物質の層を選択的にエッチングする工程を備え、
再成長マスク物質の層は、半導体物質の第１層の上にあり、該半導体物質の第１層は、半導体物質の第２層の上にあり、該半導体物質の第２層は半導体物質の第３層の上にあり、該半導体物質の第３層は基板の上にあり、
半導体物質の前記第２層は第１導電型であり、
半導体物質の前記第１及び第３層は、前記第１導電型とは異なる第２導電型であり、
エッチングする工程は、第１マスクに隣接する領域における半導体物質の第２下層を露出するために、再成長マスク物質の前記層及び半導体物質の前記第１層を通してエッチングする工程を備え、
さらに、前記別個の隆起領域の上部表面が前記再成長マスク物質によりカバーされるように前記第１マスクを除去する工程と、
前記別個の隆起領域の側壁上で、及び前記別個の隆起領域に隣接する半導体物質の前記第２層上で、前記第１導電型の半導体物質の１又はそれより多い層をエピタキシャル成長させる工程と、
前記別個の隆起領域の前記上部表面から前記再成長マスク物質を除去する工程を備えることを特徴とする、方法。
【請求項１９】
前記第１導電型の前記半導体物質は、ｎ型半導体物質であり、前記第２導電型の半導体物質は、ｐ型半導体物質であることを特徴とする、請求項１８記載の方法。
【請求項２０】
前記半導体物質は、ワイドバンドギャップ半導体物質であることを特徴とする、請求項１９記載の方法。
【請求項２１】
前記半導体物質はＳｉＣであることを特徴とする、請求項１８記載の方法。
【請求項２２】
前記第１導電型の半導体物質の１又はそれより多い層をエピタキシャル成長させる工程は、前記第１導電型の半導体物質の２つの層をエピタキシャル成長させる工程を備え、前記第１層は前記第２層よりも低いドーピング濃度を有することを特徴とする、請求項１８記載の方法。
【請求項２３】
前記再成長マスク物質はＴａＣ又はＣを備えることを特徴とする、請求項１８記載の方法。
【請求項２４】
前記再成長マスク物質はＴａＣを備え、
前記方法はさらに、
半導体物質の前記第１層上に炭素を備える層を被覆する工程と、
炭素を備える層上のタンタルを備える層を被覆する工程と、
再成長マスク物質の層を形成するようアニールする工程を備えることを特徴とする、請求項２３記載の方法。
【請求項２５】
前記第１マスクはＴｉ又はＮｉを備えることを特徴とする、請求項１８記載の方法。
【請求項２６】
さらに、ゲート抵抗接点を形成するために、前記別個の隆起領域の前記上部表面上で抵抗金属を被覆する工程と、ソース及びドレイン抵抗接点を形成するために、前記別個の隆起領域に隣接した半導体物質の１又はそれより多い層上で抵抗金属を被覆する工程と、前記ソース、ドレイン及びゲート抵抗接点をアニールする工程を備えることを特徴とする、請求項１８記載の方法。
【請求項２７】
前記抵抗金属はＮｉであることを特徴とする、請求項２６記載の方法。
【請求項２８】
前記ソース、ゲート及びドレイン抵抗接点と接触するように、導電性金属層を被覆させる工程を更に備えることを特徴とする、請求項２６記載の方法。
【請求項２９】
請求項１８記載の方法により製造される半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で用いられる表題は、構成的な目的にのみ用いられ、本明細書に記載される主題を制限するものとして決して見なされるものではない。
（連邦支援の研究に関する陳述）
本発明は、米国空軍により与えられた、契約番号第ＦＡ８６５０−０４−Ｃ−５４３５号に基づく米国政府の支援で行なわれた。米国政府は、本発明の特定の権利を有する。
【０００２】
（分野）
本出願は、一般的に半導体素子の製造方法に関する。
【背景技術】
【０００３】
ＭＯＳＦＥＴｓ（金属酸化膜半導体電界効果トランジスタ）及びＪＦＥＴｓ（接合型電界効果トランジスタ）などの半導体素子は、一般的に、イオン注入技術を用いて行なわれている。しかしながら、ＭＯＳＦＥＴｓは、酸化物半導体層に関する信頼性と性能の問題を有する。ＭＯＳＦＥＴｓとは異なり、イオン注入されたＪＦＥＴ素子は自己整合プロセスを用いて製造され、設計されるため、酸化物界面の問題に苦しまない。しかしながら、イオン注入は、素子の性能に影響を及ぼす残留損傷が残る。加えて、Ｐ型注入層は、ＳｉＣにおけるエピタキシャル成長のＰ型層よりも、抵抗を有する。注入により、重大な素子パラメータの正確な決定を確かめるのを難しくする急峻でないp‐n接合（non-abrupt p-n junctions）となる。
【０００４】
従って、イオン注入を伴わないＪＦＥＴｓなどの半導体素子を製造する改善された方法に対する必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００５】
以下の工程を備える方法が提供される。
【０００６】
方法は、第１マスクによりカバーされる上部表面を有するセミコンダクターの第１及び第２の別個の隆起領域を形成するために、第１マスクにおける１もしくはそれより多い開口部を通して、半導体物質の第一層を選択的にエッチングする工程を備え、半導体物質の第１層は、半導体物質の第２層の上にあり、該半導体物質の第２層は、半導体物質の第３層の上にあり、該半導体物質の第３層は、半導体基板の上にあり、半導体物質の第１層及び第２層は、第１導電型であり、半導体物質の第３層は、第１導電型とは異なる第２導電型であり、エッチングが第１と第２の別個の隆起領域の間、及び該領域の隣接する領域において、半導体物質の第２層を露出し、第１マスクは第１半導体層上の再成長マスク物質の層と、再成長マスク物質の層上のエッチマスク物質の層を備える。
【０００７】
方法はさらに、第１及び第２の別個の隆起領域の間における半導体物質の第２層上の第２マスクを被覆する工程を備える。
【０００８】
方法はさらに、第１及び第２マスクに隣接する領域における基板を露出するために、半導体物質の第２層及び半導体の第３層を通してエッチングする工程を備える。
【０００９】
方法はさらに、別個の隆起領域の間の領域が露出されるように、第２マスクを除去する工程を備える。
【００１０】
方法はさらに、別個の隆起領域の上部表面が再成長マスク物質によりカバーされるように、エッチマスク物質の層を除去する工程を備える。
【００１１】
方法はさらに、第１及び第２の別個の隆起領域の間の部分上で、そして第１及び第２の別個の隆起領域に隣接する基板上で、第２導電型の半導体物質の１又はそれより多い層をエピタキシャルに成長させる工程を備える。
【００１２】
方法はさらに、再成長マスク物質を除去する工程を備える。
【００１３】
方法はさらに、第１及び第２の別個の隆起領域上で、第１と第２の別個の隆起領域の間の部分上で、及び第１及び第２の別個の隆起領域に隣接する第２導電型の半導体物質の１又はそれより多い層上のゲート領域上で第３マスクを被覆する工程を備える。
【００１４】
方法はさらに、第３マスクに隣接する部分における第２導電型の半導体物質の１又はそれより多い層を通してエッチングする工程を備える。
【００１５】
方法はさらに、第３マスクを除去する工程を備える。
【００１６】
また、本明細書で提供されるのは、上記で説明した方法により製造された半導体素子である。
【００１７】
以下の工程を備える方法が提供される。
【００１８】
上部表面及び側壁を有する半導体物質の別個の隆起領域を形成するために、第１マスクにおける１もしくはそれより多い開口部を通して、再成長マスク物質の層を選択的にエッチングする工程を備え、再成長マスク物質の層は、半導体物質の第１層の上にあり、該半導体物質の第１層は、半導体物質の第２層の上にあり、該半導体物質の第２層は半導体物質の第３層の上にあり、該半導体物質の第３層は基板の上にあり、半導体物質の第２層は第１導電型であり、半導体物質の第１及び第３層は、第１導電型とは異なる第２導電型であり、エッチングする工程は、第１マスクに隣接する領域における半導体物質の第２下層を露出するために、再成長マスク物質の層及び半導体物質の第１層を通してエッチングする工程を備える。
【００１９】
方法はさらに、別個の隆起領域の上部表面が再成長マスク物質によりカバーされるように第１マスクを除去する工程を備える。
【００２０】
方法はさらに、別個の隆起領域の側壁上で、及び別個の隆起領域に隣接する半導体物質の第２層上で、第１導電型の半導体物質の１又はそれより多い層をエピタキシャル成長させる工程を備える。
【００２１】
方法はさらに、別個の隆起領域の上部表面から再成長マスク物質を除去する工程を備える。
【００２２】
また本明細書で提供されるのは、上記で説明された方法により製造された半導体素子である。
【００２３】
本発明で教示するこれら及び他の特徴は、本明細書において説明される。
【図面の簡単な説明】
【００２４】
【図１】図１は、選択成長ｐ型ゲート領域を有する横型ＪＦＥＴ素子の横断面の概略図である。
【図２Ａ】図２Ａは、溝におけるｐ−型物質のエピタキシャル成長の走査型電子顕微鏡（ＳＥＭ）断面画像であり、該溝は、大部分の平坦部に対して垂直であるｎ−型基板に形成される（即ち、（１１００）の方向）。
【図２Ｂ】図２Ｂは、溝におけるｐ−型物質のエピタキシャル成長の走査型電子顕微鏡（ＳＥＭ）断面画像であり、該溝は、大部分の平坦部に対して平行であるｎ−型基板に形成される（即ち、（１１２０）の方向）。
【図３Ａ】図３Ａは、素子の横断面の走査型電子顕微鏡（ＳＥＭ）画像を含む、ＬＪＦＥＴ素子の配置を示す回路図である。
【図３Ｂ】図３Ｂは、ｎ＋ソース接触領域及びドレイン接触領域の間の再成長ｐ型ゲートを示す再成長ｐ型ゲートを有する素子の走査型電子顕微鏡（ＳＥＭ）断面画像であり、ゲート（ＬＧ）長は０．９μｍである。
【図４】図４は、横型ＪＦＥＴ素子における８つの異なるゲート−ソース間の電圧（Ｖｇｓ）の値での、ドレイン−ソース間の電圧に応じたドレイン電流（Ｉｄ）のグラフであり、前記横型ＪＦＥＴ素子は、全エピタキシャル製造工程を用いて製造されるとともに、０．８μｍのゲート長（ＬＧ）、２００μｍのゲート幅（ＷＧ）を有する。
【図５】図５は、選択再成長ソース／ドレイン領域を通して製造されるＪＦＥＴ素子の概略断面図である。
【図６Ａ】図６Ａは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｂ】図６Ｂは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｃ】図６Ｃは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｄ】図６Ｄは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｅ】図６Ｅは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｆ】図６Ｆは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｇ】図６Ｇは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｈ】図６Ｈは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｉ】図６Ｉは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｊ】図６Ｊは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｋ】図６Ｋは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｌ】図６Ｌは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｍ】図６Ｍは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｎ】図６Ｎは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｏ】図６Ｏは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｐ】図６Ｐは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図６Ｑ】図６Ｑは、選択再成長ゲート領域を有する素子を製造する方法を示し、製造工程における様々な工程中の素子の上面図及び断面図の両方の概略図を示している。
【図７Ａ】図７Ａは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の断面図の概略図を示している。
【図７Ｂ】図７Ｂは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の断面図の概略図を示している。
【図７Ｃ】図７Ｃは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の断面図の概略図を示している。
【図７Ｄ】図７Ｄは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の上面図及び断面図の両方の概略図を示している。
【図７Ｅ】図７Ｅは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の断面図の概略図を示している。
【図７Ｆ】図７Ｆは、選択再成長ソース／ドレイン領域を有する素子の製造する方法を示し、製造工程における様々な工程中の断面図の概略図を示している。
【発明を実施するための形態】
【００２５】
当業者は、以下に記載する図面が、説明の目的としてのみ説明されるのを理解する。図面は、決して本発明の教示範囲を制限することを意図していない。本明細書を理解する目的において、本明細書中の「or（又は）」の使用は、別段の定めをした場合を除き、又は「and/or（及び／又は）」が明らかに不明瞭の場合を除き、「and/or（及び／又は）」を意味する。別段の定めをした場合を除き、又は「one or more（１又はそれより多い）」が明らかに不明瞭の場合を除き、本明細書中「a」の使用は、「one or more（１又はそれより多い）」ことを意味する。「comprise（備える）」、「comprises（備える）」、「comprising（備える）」、「include（含む）」、「includes（含む）」及び「including（含む）」の使用は、代替可能であり、制限を意図するものではない。さらに、１又はそれより多い実施形態の記載が「comprising（備える）」の用語を用いる場合、当業者は、いくつかの例において、実施形態が「consisting essentially of(から基本的に成る)」及び／又は「consist of（から成る）」という表現を用いて代替的に示されることを理解する。本発明の教示内容が動作可能である限り、いくつかの実施形態において、特定の動作を実行するための順序又は工程の順序は、重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程又は動作は、同時に行うことが可能である。
【００２６】
横型接合型電界効果トランジスタ（ＪＦＥＴ）などの半導体素子の製造方法が記述される。方法は、ゲート又は素子のソース／ドレイン領域を形成するために、再成長マスク物質における開口部を通して、選択的エピタキシャルを含む。素子は、ＳｉＣなどのワイドバンドギャップ半導体物質から製造される。再成長マスク物質はＴａＣである。
【００２７】
本明細書に記載される方法は、イオン注入の必要性を除去することが可能であり、該イオン注入は、素子の性能に影響を与える残存損傷になる。さらに、イオン注入を用いて製造された素子は、段階的な又は急峻でないp‐n接合を有する。イオン注入を用いて製造された素子とは異なり、全エピタキシャル層を有する集積回路は、急峻なｐ−ｎ接合を有する。本明細書に記載される方法において、同一のマスクは、ゲート及び素子のソース／ドレイン領域を定義するために用いられる。この自己整合工程は、従って重要な再整合する工程の必要がなく、素子の寸法の正確な制御を行うことが可能である。
【００２８】
ＳｉＣなどのワイドバンドギャップ半導体物質から、集積回路を製造する目的で、横型接合型電界効果トランジスタ（ＪＦＥＴ）を加工する方法について、以下に記載される。本明細書に記載される方法は、エピタキシャル成長を特定の領域から隔離するために、再成長マスク（例えば、ＴａＣマスク）を用いて、半導体物質の選択エピタキシャル再成長を利用する。選択エピタキシャル再成長は、ゲート又は素子のソース／ドレイン層のいずれかを形成するために用いられる。本明細書に記載される方法により、イオン注入の必要性を除去することが可能である。
【００２９】
いくつかの実施形態によると、選択再成長技術は、トランジスタのｐ＋ゲート領域を形成するために用いられる。この素子において、ｎ＋ソース／ドレイン層は、チャネル層の上面で成長し、ソース／ドレイン領域を形成するためにチャネル層にまで戻って選択的にエッチングされ、そしてその後、ｐ−型ゲート層が成長する。この全エピタキシャルのアプローチは、ソース／ドレイン領域上のｐ型物質の再成長を防止するために、マスク（例えば、TaC）を用いた自己整合された選択再成長技術を利用する。
【００３０】
選択成長ゲートを有する横型ＪＦＥＴの断面概略図は、図１に示される。図１に示されるように、素子は、ｎ−層（１４）上に形成された隆起したｎ＋領域（１２）を備え、ｎ−層（１４）は、ｐ−層（１６）に形成され、該ｐ−層（１６）は、基板（１８）上に形成される。図１に示すように、素子は、また、ｐ型ゲート領域を備え、該ｐ型ゲート領域は隆起したｎ＋領域の間において、ｐ−層（２８）及びｐ＋層（３０）を備える。２つのｐ型層が図１に示されるが、素子は、また単一のｐ型層を用いて製造されている。また図１に示されるように、抵抗接点（３４）はｎ＋領域上に形成され、最終金属層（３８）は抵抗接点（３４）上に形成され、ソース及びドレイン接点を形成する。
【００３１】
ＴａＣマスクを用いた選択再成長は、Li et al.の「Selective Growth of 4H-SiC on 4H-SiC Substrates Using a High Temperature Mask」（Materials Science Forum Vols. 457-460 (2004) pp.185-188）によって示されている。公開された技術の変更は、タンタル層を炭素層上に被覆し、その後、２つの層を反応させるために真空でアニールすることで形成されたＴａＣマスクを用いて開発された。選択再成長は、バッファ層又はチャネル層を有さないｎ＋基板上にこの技術を用いることで首尾よく達成される。ｎ＋基板上の選択成長ｐ型ＳｉＣの走査型電子顕微鏡（ＳＥＭ）による断面図は、図２Ａ及び図２Ｂに示され、大部分の平坦部に対して垂直であるゲート幅（図２Ａ）（即ち、（１１００）の方向）及び、大部分の平坦部に対して平行であるゲート幅（図２Ｂ）（即ち、（１１２０）の方向）が示される。
【００３２】
上述の技術は、再成長ｐ型ゲートを有する加工素子に対して用いられる。このような素子の概略図が図３Ａに示され、図３Ａは、素子断面の走査型電子顕微鏡（ＳＥＭ）の画像を含む、ＬＪＦＥＴ（横型接合型電界効果トランジスタ）の配置の概略図である。図３Ｂは、再成長ｐ型ゲートを有する素子の走査型電子顕微鏡（ＳＥＭ）による断面画像であり、該画像は、ｎ＋ソース及びドレイン接触領域の間の再成長ｐ型ゲートを示し、ゲート（ＬＧ）の長さは０．９μｍである。
【００３３】
図４は、横型ＪＦＥＴ素子における８つの異なるゲート−ソース間の電圧（Ｖｇｓ）の値での、ドレイン−ソース間の電圧に応じたドレイン電流（Ｉｄ）のグラフであり、前記横型ＪＦＥＴ素子は、全エピタキシャル製造工程を用いて製造されるとともに、０．８μｍのゲート長（ＬＧ）、２００μｍのゲート幅（ＷＧ）を有する。
【００３４】
いくつかの実施形態によると、選択再成長技術は、素子のソース／ドレイン領域を形成するために用いられる。図５は、選択再成長ソース／ドレイン領域を有する素子のエピタキシャル層の概略断面図である。選択再成長ドレイン／ソース領域を用いることで、素子における界面トラップの影響を減少又は除去することが可能である。
【００３５】
再成長ソース／ドレイン領域を有する素子は、チャネル層の上面で、ｐ型ゲート層を成長させ、再成長マスク物質（例えば、ＴａＣ）の層を被覆し、乾式エッチマスク物質を再成長マスク物質の層の上でパターニングし、再成長マスク層及びチャネル層にいたるまでの下部ｐ型ＳｉＣゲート層を通して乾式エッチングし、エッチマスクを除去し、その後、露出したチャネル層の上、及びｐ＋ゲートエピタキシャル層の側壁の上でｎ＋ソース／ドレイン層を再成長させることで製造される。素子の性能を向上させるために、ｎ−層及びｎ＋層は、露出されたチャネル層の上、及びｐ＋ゲートエピタキシャル層の側壁の上で再成長されることが可能である。ｎ−層は、ｎ＋物質及びｐ＋物質の間のドリフト領域を提供することで、十分な阻止電圧が達成される。この方法において、チャネルは、阻止電圧を犠牲にすることなく、界面トラップからシールドされる。
【００３６】
図６Ａ−図６Ｑは、選択再成長ゲート領域を有する素子の製造方法を示し、製造プロセスのさまざまな工程中の素子の上面図及び断面図の両方を示している。
【００３７】
図６Ａに示すように、ｐ−バッファ層（１６）及びｎ−バッファ層（１４）及びｎ＋キャップ層（１２）が基板（１８）上で成長する。基板（１８）は、半絶縁性（ＳＩ）基板（例えば、半絶縁性ＳｉＣ）である。
【００３８】
素子のソース及びゲート領域は、図６Ｂの上面図及び図６Ｃの断面図に示すように、その後、再成長マスク物質（２０）及びエッチマスク物質（２２）でパターン化される。例となる再成長マスク物質は、限定することではないが、ＴａＣおよびＣである。
【００３９】
素子の非マスク部分は、その後、図６Ｄの上部面及び図６Ｅの断面図に示すように、チャネル層にまでエッチングダウンされる。いくつかの素子のチャネルは、より深くエッチングされることで、閾電圧をより高くする。空乏モードの素子は、さらなるエッチングの前に、空乏モードの素子上面上でフォトレジスト（ＰＲ）マスクをパターン化することで、さらなるエッチングからシールドされる。
【００４０】
フォトレジスト（ＰＲ）エッチマスク（２４）は、図６Ｆの上面図及び図６Ｇの断面図に示すように、その後、素子のアクティブチャネル領域上でパターン化される。
【００４１】
素子の非マスク部分は、その後、ＳＩ基板及びＰＲマスクに乾式エッチダウン加工を行い、エッチマスクは、図６Ｈの上面図及び図６Ｉの断面図に示すように、剥離される。しかしながら、エピタキシャル再成長マスク（２０）は、定位置に残しておく。
【００４２】
ｐ−エピタキシャル層（２８）及びｐ＋エピタキシャル層（３０）は、その後、図６Ｊの上面図及び図６Ｋの断面図に示すように、再成長される。上記で説明したように、素子は、またｐ−層及びｐ＋層よりもむしろｐ＋層のみ成長させることで製造される。ｐ−層が加えられることで、ゲート（Ｇ）ブレークダウン（breakdown）への最大ソース／ドレイン（Ｓ／Ｄ）を向上させる。理想的には、エピタキシャル物質は、この工程中に、再成長マスク上に成長しない。しかしながら、ＳｉＣ素子で、多結晶ＳｉＣは、再成長マスク上に生じる。ポリＳｉＣは酸化（例えば、管炉中で）され、その後、湿式エッチングされることにより除去される。
【００４３】
再成長マスク（２０）はその後剥離され、フォトレジストマスク（３２）は、素子のゲート、ゲートパッド、ソース及びドレイン領域をカバーするようにパターン化され、再成長ｐ＋層（３０）及び再成長ｐ−層（存在する場合）は、その後、図６Ｌの上面図及び図６Ｍの断面図に示すように、通して乾式エッチングされ、これにより、素子を隔離させる。
【００４４】
フォトレジストマスク（３２）はその後、剥離され、抵抗金属（３４）は、図６Ｎの上面図及び図６Ｏの断面図に示すように、素子のゲート、ソース及びドレイン領域上でパターン化されるとともにアニールされる。
【００４５】
フィールド酸化膜（３６）はその後、被覆され、パッドウィンドウは、図６Ｐの上面図及び図６Ｑの断面図に示すように、被覆されたフィールド酸化膜（３６）及び相互接続金属（３８）を貫通してエッチングされる。
【００４６】
図７Ａ乃至図７Ｅは、選択再成長ソース／ドレイン領域を有する素子を製造する方法を示す。
【００４７】
図７Ａに示すように、ｐ＋層（４０）は、ｎ−層（１４）上に形成され、該ｎ−層（１４）はｐ＋層（４１）の上に形成され、該ｐ＋層（４１）は基板（１８）上に形成される。図７Ｂに示すように、再成長マスク層（４２）は、ｐ＋層（４０）上に形成され、乾式エッチマスク（４４）は、再成長マスク層（４２）の上にパターン化される。再成長マスク層（４２）及び下部のｐ＋層（４０）は、その後、貫通してエッチングされることにより、図７Ｃに示すように下部のｎ−層（１４）を露出する。ｎ−層（１４）は素子のチャネルを形成する。ｐ＋層（４０）を通してエッチングすることにより形成される別個の隆起したｐ＋領域は、素子のゲートを定義する。乾式エッチマスク（４４）はその後、図７Ｄに示すように除去される。ｎ−層（４６）及びｎ＋層（４８）は、図７Ｅに示すように、その後、ｐ＋領域（４０）に隣接する露出されたｎ−層の上で、及びｐ＋領域（４０）の側壁上で再成長される。再成長マスク（４２）はその後、図７Ｆに示すように除去される。
【００４８】
上述の素子の様々な層の例示する厚み及びドーピング濃度が下記の表で説明される。以下に提供される厚み及びドーピング濃度は、単なる例示であり、限定を意図するものではない。
【００４９】
【表１】
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【００５０】
ＳｉＣ半導体素子は上記で示されたが、他の半導体物質が素子を加工するのに用いられる。例えば、素子の半導体物質は、限定することではないが、ＳｉＣ，ＧａＮもしくはＧａＡｓを含む任意のワイドバンドギャップ半導体物質である。
【００５１】
炭化ケイ素は、多くの(即ち２００より多い)異なる変更（ポリタイプ）で結晶化される。最も重要なのは、３Ｃ−ＳｉＣ（立方体単位格子、閃亜鉛鉱）、２Ｈ−ＳｉＣ，４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ（六方晶系単位格子、ウルツ鉱）、１５Ｒ−ＳｉＣ（斜方六面体単位格子）である。高電子移動度を有するため、４Ｈポリタイプは、パワー素子に対して引力を有する。４Ｈ−ＳｉＣが好ましいが、本発明は、ほんの一例として、ヒ化ガリウム及び窒化ガリウムなどの他のワイドバンドギャップ半導体物質、及び炭化ケイ素の他のポリタイプで製造される本明細書記載の素子及び集積回路に対して適用可能であると理解されるべきである。
【００５２】
ｐ型ゲートを有する素子は上記及び図において示すが、ｎ型ゲートを有する素子は上記に示される方法を用いてもまた製造可能である。
【００５３】
素子の層は、従来技術で用いられるドナー又はアクセプター物質を有する層をドープさせることで形成可能である。ＳｉＣの例としてのドナー物質は、窒素及びリンを含む。窒素は、ＳｉＣの好適なドナー物質である。ＳｉＣをドーピングする例としてのアクセプター物質は、ボロン及びアルミニウムを含む。アルミニウムは、ＳｉＣにとっての好ましいアクセプター物質である。しかしながら、上記の物質は単なる例示であり、半導体物質にドープされる任意のアクセプター及びドナー物質が使用可能である。
【００５４】
再成長マスクに用いられる物質は、ＴａＣ又はＣである。他の物質もまた用いられる例えば、低温のエピタキシャル工程が適用される場合、ＳｉＯ２が再成長マスク物質として用いられる。再成長マスク物質の上記の例は、単なる例示であり、制限することを意図していない。適切な再成長マスク物質は、再成長する物質の種類、及び再成長工程の間に適用されるコンディション（例えば温度）に基づいて、選択可能である。
【００５５】
本明細書に記載される、素子のドーピングの水準及び様々な層の厚さは、特定の使用において所望の特性を有する素子を製造するのに変更可能である。同様に、素子の様々な特徴の寸法は、特定の使用において所望の特徴を有する素子を製造するのに変更可能である。
【００５６】
素子の層は、適切な基板上にエピタキシャル成長させることで形成される。層は、エピタキシャル成長の間ドープされる。
【００５７】
前述の明細書は、本発明の原理を説明の目的で提供される例を用いて教示するが、当業者はこの開示を読むことで、形式及び詳細の様々な変更が本発明の実際の範囲から逸脱することなく製造可能である。
【図１】
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【図４】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図６Ｏ】
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【図６Ｐ】
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【図６Ｑ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図５】
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【国際調査報告】
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