(57)【要約】  本発明は、半導体基板を製造するための方法に関し、この方法は、ベース、絶縁層、および第１の半導体層を備えたシリコンオンインシュレータ型基板を準備するステップと、第１の半導体層をドーピングし、それによって、改質された第１の半導体層を得るステップと、改質された第１の半導体層とは異なるドーパント濃度を備えた第２の半導体層を、改質された第１の半導体層を覆うように、特に、改質された第１の半導体層上に、設けるステップとを備える。この方法によれば、改善されたドーパント濃度分布を様々な層のすべてにおいて実現することができ、これにより、その基板を、特にオプトエレクトロニクス分野に使用するのに適したものにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板を製造するための方法であって、
ａ）ベース（３）と、絶縁層（５）と、第１の半導体層（７）とを備えたシリコンオンインシュレータ型（ＳＯＩ）基板（１）を準備するステップと、
ｂ）前記第１の半導体層（７）をドーピングし、それによって、改質された第１の半導体層（９）を得るステップと、
ｃ）前記改質された第１の半導体層（９）とは異なるドーパント濃度を備えた第２の半導体層（１３）を、前記改質された第１の半導体層（９）を覆うように、特に前記改質された第１の半導体層（９）上に、設けるステップと、
を備えた方法。
【請求項２】
前記改質された第１の半導体層（９）におけるドーパント濃度が、前記第２の半導体層（１３）におけるそれよりも高い、請求項１に記載の方法。
【請求項３】
前記第２の半導体層（１３）が、前記改質された第１の半導体層（９）を覆うように、特に前記改質された第１の半導体層（９）上に、エピタキシャル成長させられている、請求項１または２に記載の方法。
【請求項４】
ドーピングした後、前記改質された第１の半導体層（９）が、高濃度にドーピングされたｎ＋＋半導体層またはｐ＋＋半導体層である、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記ステップｃ）において、前記第２の半導体層（１３）が、ｎ−半導体層またはｐ−半導体層として設けられている請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記第２の半導体層のドーピング、特に、拡散ドーピングと成長とが、同時に起こる請求項５に記載の方法。
【請求項７】
前記ステップｂ）および前記ステップｃ）が、同じ加工装置（１１）内において、特に、エピ反応器内において実行される、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記ベース（３）が透明な材料からなる、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記改質された第１の半導体層（７、９）が、５０ｎｍから８００ｎｍまでの範囲、好ましくは、５５ｎｍから２００ｎｍまでの範囲の厚さを有し、および／または、前記第２の半導体層（１３）が、８μｍまでの範囲の厚さを有し、および／または、前記絶縁層（５）が、５０ｎｍから１５００ｎｍまでの範囲、特に１００ｎｍから４００ｎｍまでの範囲の厚さを有する、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
使用される前記ドーパントがＳｂまたはＡｓである、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記第１の半導体層および／または前記第２の半導体層が、塩素含有前駆体ガスを用いたＣＶＤプロセスによって得られる、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記成長圧力が、４００ｔｏｒｒよりも低く、特に１００ｔｏｒｒよりも低く、および／または、前記成長速度が、２ミクロン／分よりも遅く、特に１ミクロン／分よりも遅く、および／または、前記堆積温度が、１０００℃よりも高く、特に１０７５℃よりも高い請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
前記ステップａ）が、
ａ１）ドナー基板を準備するステップと、
ａ２）前記ドナー基板上またはベース基板上に絶縁層を設けるステップと、
ａ３）予め定められた分割領域を前記ドナー基板内部に生成するステップと、
ａ４）前記ドナー基板を前記ベース基板に貼り合わせるステップと、
ａ５）前記予め定められた分割領域において前記ドナー基板の残りの部分を前記貼り合わせられたドナー−ベース基板から剥離し、それによって、前記絶縁層を含む前記ドナー基板からなる層を前記ベース基板上に転写し、ＳＯＩ基板を形成するステップと、
を備えた、請求項１〜１３のいずれか一項に記載の方法。
【請求項１４】
請求項１〜１３のいずれか一項に記載の方法に基づいて製造された前記半導体基板を備えたオプトエレクトロニクスセンサ、特に、画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンオンインシュレータ（ＳＯＩ）型基板から半導体基板を製造するための方法に関する。
【背景技術】
【０００２】
オプトエレクトロニクスにおいては、例えば、ビデオまたは写真用カメラに用途を有する画像センサに使用される特別な基板が必要とされる。ＳＯＩ型基板に基づいたこれらの基板においては、埋め込み酸化膜（ＢＯＸ）が、フォトンをウェーハの背面から収集することができるベース上に設けられる。あるいは、ＳＯＩ基板の素子層に形成された画像センサが最終的な基板に転写され、この画像センサの背面を露光してもよい。高濃度にドーピングされた薄い第１のｐ＋＋（または、ｎ＋＋）半導体層が、埋め込み酸化膜上に直接に設けられ、そして、低いドーパント濃度（ｐ−層／ｎ−層）を備えた第２の半導体層が、第１の半導体層上に設けられる。
【０００３】
従来技術では、この種の特別な基板は、一般的なＳｍａｒｔｃｕｔ（商標）技術において、高濃度にドーピングされた基板をドナーウェーハとして使用して製造された。この方法は、典型的には、ドナー基板、例えば、シリコンウェーハを準備するステップと、このドナー基板上に絶縁層を設けるステップと、ヘリウムまたは水素イオンなどの原子種またはイオンをドナー基板の中へ打ち込むことによって実現される、予め定められた分割領域をドナー基板内部に生成するステップとを備える。次のステップにおいて、ドナー基板は、ベース基板、例えば、さらなるシリコンウェーハに貼り合わせられ、それにより、絶縁層は、ハンドル基板とドナー基板との間にサンドイッチ状に挟まれる。それに続いて、ドナー基板の残りの部分が、予め定められた分割領域に対する熱処理および／または機械的処理の後に、貼り合わせられたドナー−ベース基板から予め定められた分割領域において剥離される。その結果として、半導体オンインシュレータ（ＳＯＩ）基板が得られる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、高濃度にドーピングされた基板を使用することは、以下の問題をもたらすことがある。すなわち、例えば、高いドーパント濃度を備えた一方のドナーウェーハから、例えば、標準的なＳＯＩ基板など、低いドーパント濃度の他方のウェーハへのクロス汚染が生産ラインで発生することが観察されることがある。これは、ｐ＋＋型ＳＯＩウェーハおよび標準的なｐ−ＳＯＩウェーハの両方において、十分でないドーパント分布をもたらす。さらに、ＳｍａｒｔＣｕｔ（商標）プロセスにおけるその後のアニーリングステップ中に、高濃度にドーピングされた層の外部へドーパントが拡散し、これにより、さらに基板を劣化させる。
【０００５】
別の方法によれば、薄いｐ−（または、ｎ−）半導体層を備えた標準的なＳＯＩ基板が、開始材料として使用され、その開始材料上に、ｐ＋＋ドーパント濃度のさらなる半導体層が設けられた。最後に、所望の層構造を得るために、ｐ−濃度のさらなる半導体層が設けられた。しかしながら、この方法によれば、ｐ＋＋層において十分に高いドーパント濃度に到達することはできず、さらにまた、ドーパント濃度は、十分に均一なものではなく、このことは、その層全体におけるドーパント濃度は、単調なものではなく、しかも、最初に増加し、その後にｐ＋＋層内において減少することを意味する。
【０００６】
このことから、本発明の目的は、上述したような種類の改善された半導体基板を実現することのできる、すなわち、これは、特に高濃度にドーピングされたｐ＋＋層における改善されたドーパント分布を意味するが、半導体基板製造プロセスを提供することである。
【課題を解決するための手段】
【０００７】
この目的は、請求項１に記載の方法によって達成される。この方法は、ａ）ベース、絶縁層、および第１の半導体層を備えたシリコンオンインシュレータ（ＳＯＩ）型基板を準備するステップと、ｂ）第１の半導体層をドーピングし、それによって改質された第１の半導体層を得るステップと、ｃ）改質された第１の半導体層とは異なるドーパント濃度を備えた第２の半導体層を、改質された第１の半導体層を覆うように、特に改質された第１の半導体層上に、設けるステップとを備える。
【０００８】
この方法によれば、ＳＯＩ型基板自身がいったん製造されてしまえば、改質された第１の半導体層のドーパント濃度が確定されるので、改善されたドーパント濃度分布を実現することができる。したがって、ＳＯＩ基板自身の製造プロセスにおいては、標準的な手順の場合と同じ種類のドナー基板が準備されてもよい。そのために、異なるドーパント濃度を備えたドナーウェーハからのクロス汚染は観察されず、ドーパント分布は、ＳＯＩ製造手順におけるアニーリングステップによって劣化することがない。
【０００９】
好ましくは、改質された第１の半導体層におけるドーパント濃度は、第２の半導体層のドーパント濃度よりも高い。上述したように、この種の基板は、特にオプトエレクトロニクス分野の用途において重要な役割をなし、そして、本発明による方法によって達成される改善されたドーパント濃度分布によって、改善された最終製品が得られる。
【００１０】
有利には、第２の半導体層は、改質された第１の半導体層を覆うように、特に、改質された第１の半導体層上に、エピタキシャル成長させられてもよい。そうすることによって、基板の品質をさらに改善することができる。
【００１１】
好ましくは、改質された第１の半導体層は、高濃度にドーピングされたｎ＋＋半導体層またはｐ＋＋半導体層であってもよく、したがって、１０１７ａｔｏｍｓ／ｃｍ３から１０２０ａｔｏｍｓ／ｃｍ３までの範囲のドーパント濃度である。したがって、この方法によれば、様々な層のすべてにおける改善されたドーパント濃度分布によって、高品質画像センサに必要な高いドーパント濃度を実現することができる。
【００１２】
好ましくは、ステップｃ）において、第２の半導体層は、ｎ−半導体層またはｐ−半導体層として提供される。高濃度にドーピングされた第１の半導体層と第２の半導体層との間の明確な界面とともに、１×１０１４ａｔｏｍｓ／ｃｍ３から１×１０１６ａｔｏｍｓ／ｃｍ３までの範囲のドーパント濃度を実現することができる。したがって、この場合にも、改善された基板を実現することができる。
【００１３】
好ましい変形によれば、第２の半導体層のドーピング、特に、拡散ドーピングによるドーピングと成長とは、同時に起こってもよい。したがって、１つのプロセスラン（ｐｒｏｃｅｓｓ  ｒｕｎ）において望ましいドーパントレベルによるエピタキシャル堆積を実現することができ、このことは、層を成長させた後の打ち込みによってドーピングが発生する従来技術によるプロセスと比較して、ドーパント分布に対する好ましい影響を有する。
【００１４】
有利な実施形態によれば、ステップｂ）およびステップｃ）、すなわち、第１の半導体層および第２の半導体層のドーピングステップは、同じ加工装置内において、特にエピ反応器内において実行されてもよい。そうすることによって、半導体層をドーピングするのに通常使用される特別な設備である拡散室が使用されなくなる。したがって、エピ反応器を両方のステップに使用することは、拡散室のような１つのツールがもはや生産ラインの一部ではないという事実によって、生産ラインを円滑なものにする。さらに、エピ反応器内においては、ウェーハは、１枚ずつ処理されるが、拡散室内においては、約１００枚のウェーハが、同時に処理される。
【００１５】
好ましい実施形態によれば、ベースは透明な材料から構成されてもよい。例えば、石英型基板が可視波長範囲におけるベース基板の透過性を提供するのに使用されてもよく、これは、オプトエレクトロニクス分野の用途に必要なことである。
【００１６】
有利には、（改質された）第１の半導体層は、５０ｎｍから８００ｎｍまでの範囲、好ましくは、５５ｎｍから２００ｎｍまでの範囲の厚さを有してもよく、および／または、第２の半導体層は、８μｍまでの範囲の厚さを有してもよく、および／または、絶縁層は、５０ｎｍから１５００ｎｍまでの範囲、特に１００ｎｍから４００ｎｍまでの範囲の厚さを有してもよい。この有利な方法によれば、厚さが広い範囲に存在する高濃度にドーピングされた半導体層および低濃度にドーピングされた半導体層を提供することができる。より詳細には、望ましいドーパント分布を維持しながら、低濃度にドーピングされたより厚い層の存在下において高濃度にドーピングされた薄い層を提供することができる。
【００１７】
有利には、使用されるドーパントは、ＳｂまたはＡｓであってもよい。これらのドーパントを使用することは、拡散の影響を制限する。さらに好ましくは、「オートドーピング（ａｕｔｏｄｏｐｉｎｇ）」と呼ばれる現象の影響をも制限するために、Ｓｂが使用されてもよい。改質された第１の半導体層を得るために第１の半導体層をドーピングした後に、かつ、意図的な低いドーピング濃度を備えた第２の半導体層の成長中に、第２の半導体層の意図的でないドーピングが第１の半導体層から発生することがあり、また、オートドーピングは、ＳＯＩ基板１の背面から、すなわち、ベース３から発生することもあり、あるいは、堆積室の壁または堆積室のその他の部分からドーパントが放出されることによって発生することもある。実際に、オートドーピングは、半導体層における望ましいドーピングレベルをある程度だけ劣化させ、また、分布の遷移領域におけるドーピングレベル、すなわち高濃度にドーピングされた層と低濃度にドーピングされた層との間におけるドーピングレベルの分布もある程度だけ劣化させる。その結果として、電気デバイス特性は、悪影響を受けることになる。
【００１８】
好ましくは、第１の半導体層および／または第２の半導体層は、塩素（Ｃｌ）含有前駆体ガスを用いたＣＶＤプロセスによって得られる。塩素Ｃｌが前駆体ガス中に多く存在すればするほど、オートドーピングの悪影響が少ないことが観察されている。
【００１９】
好ましい実施形態によれば、プロセスパラメータ、特に成長圧力および／または成長速度および／または堆積温度は、オートドーピング作用を制限するように選択されてもよい。好ましくは、成長圧力は、４００ｔｏｒｒよりも低く、あるいは、さらに好ましくは、１００ｔｏｒｒよりさえも低くてもよい。好ましい変形によれば、成長速度は、２ミクロン／分よりも遅く、あるいは、さらに好ましくは、１ミクロン／分よりも遅くてもよい。さらなる好ましい変形によれば、堆積温度は１０００℃よりも高く、あるいは、１０７５℃よりさえも高くてもよい。
【００２０】
好ましくは、ステップａ）は、ａ１）ドナー基板を準備するステップと、ａ２）ドナー基板上に絶縁層を設けるステップと、ａ３）予め定められた分割領域をドナー基板内部に生成するステップと、ａ４）ドナー基板をハンドル基板に貼り合わせるステップと、ａ５）予め定められた分割領域において、貼り合わせられたドナーハンドル基板からドナー基板の残りの部分を剥離し、それによって、ＳＯＩ基板を形成するステップとを備えてもよい。このいわゆるＳｍａｒｔｃｕｔ（商標）技術によって、高品質ＳＯＩウェーハを実現することができ、そして、このＳＯＩウェーハは、生産ラインを出たＳＯＩ基板の一部分だけを本発明による基板を生成するのに使用する場合でさえも、本発明の有利な方法において役に立つ。
【００２１】
本発明は、また、請求項１〜請求項１３のいずれか一項に基づいて製造された半導体基板を備えたオプトエレクトロニクスセンサ、特に、画像センサに関する。既に説明したように、本発明による方法は、優れた基板の生成を可能にし、そして、その優れた基板は、同様に、その基板を使用した画像センサなどの最終製品の品質を改善する。
【図面の簡単な説明】
【００２２】
【図１ａ】半導体基板を製造するための本発明の方法による一実施形態のステップを示す図である。
【図１ｂ】半導体基板を製造するための本発明の方法による一実施形態のステップを示す図である。
【図１ｃ】半導体基板を製造するための本発明の方法による一実施形態のステップを示す図である。
【図２ａ】従来技術によるプロセスに基づいて製造された半導体基板と比較した、本発明に基づいて製造された半導体基板における典型的なドーパント濃度分布を示す図である。
【図２ｂ】従来技術によるプロセスに基づいて製造された半導体基板と比較した、本発明に基づいて製造された半導体基板における典型的なドーパント濃度分布を示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の有利な実施形態を説明する。
【００２４】
本発明による方法のステップａ）によって、図１ａに示されるように、ＳＯＩ型基板１が提供される。そのような基板１を製造するための１つの方法は、いわゆるＳｍａｒｔＣｕｔ（商標）技術である。この方法は、典型的には、ドナー基板、例えば、シリコンウェーハまたは石英などの透明な基板を準備するステップと、絶縁層をドナー基板上および／またはベース基板上に設けるステップと、ヘリウムまたは水素イオンなどの原子種またはイオンをドナー基板の中に打ち込むことによって実現される、予め定められた分割領域をドナー基板内部に生成するステップとを備える。次のステップにおいて、ドナー基板は、ベース基板、例えば、さらなるシリコンウェーハに貼り合わせられ、それによって、絶縁層は、ハンドル基板とドナー基板との間にサンドイッチ状に挟まれる。それに続いて、ドナー基板の残りの部分が、予め定められた分割領域に対する熱処理および／または機械的処理の後に、貼り合わせられたドナー−ベース基板から予め定められた分割領域において剥離される。その結果として、半導体オンインシュレータ（ＳＯＩ）基板が得られる。この方法によれば、絶縁層は、ドナー基板から転写された半導体層とベース基板との間に存在する。その後、この層は、上述した埋め込み酸化膜層（ＢＯＸ）を形成する。
【００２５】
したがって、本発明による方法のステップａ）において準備されたＳＯＩ型基板１は、典型的にはシリコンであるベース３を備える。しかしながら、用途によっては、例えば、オプトエレクトロニクス分野に用途を有する透明な材料、例えば石英など、その他の材料が適切であることもある。
【００２６】
ベース３上、またはドナー上には、絶縁層５が設けられ、この絶縁層５は、典型的には、二酸化ケイ素である。しかしながら、この場合にも同様に、窒化ケイ素のようなその他の絶縁材料またはいくつかの層からなるスタックが、絶縁層５を形成してもよい。
【００２７】
絶縁層５上には、第１の半導体層７が設けられ、この第１の半導体層７は、典型的には、シリコン層である。しかしながら、この層の場合にも同様に、ゲルマニウムなど、その他の半導体材料が使用されてもよい。
【００２８】
絶縁層の厚さは、約５０ｎｍから１５００ｎｍまでの範囲に存在し、好ましくは、１００ｎｍから４００ｎｍまでの範囲に存在する。半導体層７は、典型的には、５０ｎｍから８００ｎｍまでの範囲に存在する厚さを有し、好ましくは、５５ｎｍから２００ｎｍまでの範囲に存在する厚さを有する。
【００２９】
図１ｂに示される請求項１のステップｂ）によって、本発明による方法の次のステップは、第１の半導体層７をドーピングし、それによって、改質された第１の半導体層９を得ることである。このステップｂ）は、例えば、拡散室１１内において実行されてもよく、したがって、その場でのドーピングをもたらす。典型的には、ドーピングはホウ素原子またはリン原子によって実行され、水素の流れの中において、約９００〜１２００℃の温度で、好ましくは、１１００〜１１６０℃の温度で、３０秒〜４分の時間にわたって、種類がｎ−型またはｐ−型であるドーピングが実現される。この処理は、ｐ−半導体層を、１０１７Ａｔｏｍｓ／ｃｍ３またはそれよりも高いドーパント濃度のｐ＋＋半導体層に変化させ、また、第１の半導体層としてｎ−半導体層である場合、１０１７Ａｔｏｍｓ／ｃｍ３またはそれよりも高いドーパント濃度を備えたｎ＋＋層に変化させる。
【００３０】
本発明による次のステップ（請求項１のステップｃ）は、改質された第１の半導体層９のドーパント濃度とは異なるドーパント濃度を備えた第２の半導体層１３を設けることである。このステップは、典型的には、エピ反応器１５内において実行され、改質された第１の半導体層９上におけるエピタキシャル成長によって実現された第２の半導体層１３をもたらす。シリコン層の場合、使用される前駆体ガスは、ＴＣＳ、ＤＣＳ、または、シランであってもよく、また、この層をドーピングするために、この場合にも、ホウ素またはリンのｎ−型またはｐ−型のドーパントが使用される。成長は、典型的には、１０００〜１２００℃の温度で実施され、最大で８μｍの厚さの層が実現されてもよい。ドーパント濃度は、約１×１０１４から１×１０１６ａｔｏｍｓ／ｃｍ３程度である。好ましくは、ドーピングは、その場でのドーピングによって、第２の半導体層の成長中に実行され、したがって、拡散ドーピングに基づくものである。
【００３１】
図２ａおよび図２ｂは、第１の実施形態によって製造された半導体基板のドーパント濃度分布（図２ａ）と、上で説明された従来技術による方法によって製造された半導体基板のドーパント濃度分布（図２ｂ）とを示す。
【００３２】
図２ａは、ｘ軸上の基板断面に対するｙ軸上のドーパント濃度を示す。ドーパント濃度の領域Ｉは、約４×１０１４ａｔｏｍｓ／ｃｍ３というきわめて一定のドーパント濃度の第２の半導体層１３に対応する。第２の領域ＩＩは、８×１０１８ａｔｏｍｓ／ｃｍ３まで上昇するドーパント濃度の、改質された第１の半導体層９に対応する。高濃度にドーピングされた層１３は、実際に、連続的かつ単調に増加し、そして、それに続く埋め込み酸化膜層（ＢＯＸ）に近づくにつれてむしろ平坦となるドーパント分布を有する。この層は、２００ｎｍの厚さを有する。そして、埋め込み酸化膜絶縁層５が、領域ＩＩＩにおいて表される。本発明によって製造された図示される例においては、ベース基板３は、シリコンウェーハであった。
【００３３】
それとは対照的に、図２ｂは、従来技術の方法によって実現されたドーパント濃度を示し、この図２ｂにおいて、薄いｐ−（または、ｎ−）半導体層を備えた標準的なＳＯＩ基板が開始材料として使用され、この開始材料上に、ｐ＋＋（ｎ＋＋）ドーパント濃度を備えたさらなる半導体層が設けられる。図１の場合と同様に、領域Ｉは、半導体層のドーパント濃度が７×１０１４ａｔｏｍｓ／ｃｍ３程度である低濃度にドーピングされた半導体層を示す。それに続いて、領域ＩＩにおいて、高濃度にドーピングされた層は、７×１０１８ａｔｏｍｓ／ｃｍ３に至るドーパント濃度を有する。それに続いて、領域ＩＶにおいて、開始ＳＯＩ基板上にすでに存在している低濃度にドーピングされた薄い半導体層が存在する。したがって、この層は、領域ＩＩと埋め込み酸化膜層領域ＩＩＩとの間に配置される。拡散のために、領域ＩＶにおける低濃度にドーピングされた薄い半導体層は、その半導体層のドーパント濃度が増加していることがわかり、それにより、結局、領域ＩＩにおける高濃度にドーピングされた層のドーパント分布は、最初に増大し（領域Ｉからわかる）、そして、その後、埋め込み酸化膜層に近づくにつれて、再び減少する。２つの分布を比較すると、要求されるオプトエレクトロニクス分野の用途のためには、図２ａに示される分布が好ましいことが明らかである。
【００３４】
本発明の第２の実施形態によれば、図１ｂおよび図１ｃに示される複数のステップは、同じ装置内、すなわちエピ反応器１５内において実行され、そのために、図１ｂにおける付加的な拡散室１１内で第１の半導体層７をドーピングする代わりに、ドーピングは、エピ反応器１５内において実行される。これは、２つのツールを提供するのではなく、ただ１つのツールを提供すればよいという利点を有する。さらにまた、エピ反応器においては、ウェーハは１枚ずつ順々に処理されるが、拡散室１１においては、約１００枚のウェーハが同時に処理されるので、製造プロセス全体は、実行するのがより簡単なものとなる。特に、第２の半導体層１３を成長させるのと同時に、第２の半導体層１３の所望のドーパントレベルを付与することによって、高濃度ドーピング領域から低濃度ドーピング領域への望ましい急激な変化が達成される。図１に示されるようなこの急激な変化は、打ち込みを用いたドーピングによっては達成することができない。
【００３５】
説明された本発明の方法によれば、従来技術における公知の方法に対して、以下の利点を得ることができる。第１のｐ＋＋またはｎ＋＋半導体層を備えたＳＯＩ基板から開始する、半導体基板を製造するためのプロセスに対して、本発明は、１つの生産ライン内における低濃度ドーピングＳＯＩウェーハと高濃度ドーピングＳＯＩウェーハとの間のクロス汚染リスクを除去することができるという利点をもたらし、さらにまた、それ自身のドーピングステップにおいて第１の半導体層７をドーピングすることによって、目的に応じたドーパント分布を達成することができるという利点をもたらし、この利点は、開始ＳＯＩ材料とは無関係である。
【００３６】
開始材料がｐ−半導体層を備えた標準的なＳＯＩ基板であり、そのｐ−半導体層上に、第１のｐ＋＋／ｎ＋＋半導体層がエピタキシャル成長させられ、そして、その第１のｐ＋＋／ｎ＋＋半導体層上に、第２のｐ−／ｎ−層が、成長させられる方法に対して、本発明の方法によれば、改質された第１のｐ＋＋／ｎ＋＋半導体層９の内部により高いドーピング濃度を実現することができ、さらに、本質的に、ｐ＋＋／ｎ＋＋層９における濃度分布を均一に維持することができ、あるいは、ｐ＋＋／ｎ＋＋層９における濃度分布をその厚さ全体において少なくとも単調に変化させることができるが（図２ａ参照）、従来技術によれば、濃度分布は、ｐ＋＋／ｎ＋＋層内において減少し、そして、増大する（図２ｂ参照）。
【００３７】
したがって、本発明による方法によれば、オプトエレクトロニクス、特に、画像センサに用途を有する、優れた半導体基板を実現することができる。本発明による方法によれば、さらにまた、ドーピング種の観点から、大きな加工領域（ｐｒｏｃｅｓｓ  ｗｉｎｄｏｗ）を有することが可能であり、加えて、このことは、開始ＳＯＩ基板に依存することがなく、また、目的に応じたドーピングレベルを有することが可能であり、このことは、利用できるバルク材料に依存しない。
【００３８】
本発明の第３の実施形態は、“オートドーピング”と呼ばれる現象の影響を減少させることによって、ドーパント濃度分布をさらに改善する。
【００３９】
改質された第１の半導体層９を得るために第１の半導体層７をドーピングした後に、かつ、意図的な低いドーピング濃度を備えた第２の半導体層１３の成長中に、第２の半導体層１３の意図的でないドーピングが、第１の半導体層から発生することがある。また、オートドーピングは、ＳＯＩ基板１の背面から、すなわち、ベース３から発生することもあり、また、堆積室の壁または堆積室のその他の部分からドーパントが放出されることによって発生することもある。実際に、オートドーピングは、層９および１３における望ましいドーピングレベルをある程度だけ劣化させ、また、分布の遷移領域におけるドーピングレベルすなわち高濃度にドーピングされた層９と低濃度にドーピングされた層１１との間におけるドーピングレベルもある程度だけ劣化させ、そして、このことは、電気デバイス特性に影響を与える。
【００４０】
オートドーピングは、２つの段階からなるメカニズム、すなわち、材料から堆積室内へのドーパントの外方拡散（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）と、その後に第２の半導体層１３を成長させるときのドーパントの再取り込み（ｒｅ−ｉｎｃｏｒｐｏｒａｔｉｏｎ）とによって進行する。
【００４１】
本発明の第３の実施形態によれば、外方拡散は、第１の半導体層および／または第２の半導体層の堆積パラメータ、例えば、ベーキング圧力、ベーキング温度、ベーキング時間、その場でのエッチング、堆積圧力、堆積温度、または、表面ガス速度を最適化することによって、減少させることができる。
【００４２】
例えば、４００ｔｏｒｒよりも低い成長圧力、又は、１００ｔｏｒｒよりも低い成長圧力、２ミクロン／分よりも遅い成長速度、又は、より好ましくは１ミクロン／分よりも遅い成長速度、および１０００℃よりも高い堆積温度、又は、１０７５℃よりも高い堆積温度によって、オートドーピング作用を減少させることができる。
【００４３】
代替的に、またはこれに加えて、第３の実施形態による方法は、最適化された堆積前駆体および／またはドーパントを使用する。ドーパントとしてホウ素原子またはリン原子を使用する代わりに、第３の実施形態による方法は、ヒ素Ａｓ、又は、より好ましくはアンチモンＳｂを使用し、この場合には、わずかなオートドーピング現象しか観察されず、これは、わずかな外方拡散によるものである。前駆体においては、シランを使用する代わりに、塩素Ｃｌを含むシリコン前駆体分子を使用することが望ましい。Ｃｌ原子が、分子中に多ければ多いほど、オートドーピングの影響は少ない。したがって、ＳｉＨ４は、ＳｉＨ３Ｃｌよりも劣り、そして、そのＳｉＨ３Ｃｌは、ＳｉＨ２Ｃｌ２よりも劣り、そして、そのＳｉＨ２Ｃｌ２は、ＳｉＨＣｌ３よりも劣り、さらに、そのＳｉＨＣｌ３は、ＳｉＣｌ４よりも劣る。
【００４４】
最後に、第１の半導体層９および第２の半導体層１３における望ましいドーピングレベルおよびドーピング分布が実現されると、その後の熱処理を最適化することによって、その後の劣化を防止することができ、あるいは、その後の劣化を少なくともより小さいものに維持することができる。一方において、これは、時間的または温度的な総サーマルバジェット（ｔｏｔａｌ  ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）を制限することによって、あるいは、ＢまたはＰではなく、より小さい拡散係数を備えた上述のドーパントＳｂまたはＡｓを使用することによって、実現することができる。
【図１ａ】
2011513947.tif 000003
【図１ｂ】
2011513947.tif 000004
【図１ｃ】
2011513947.tif 000005
【図２ａ】
2011513947.tif 000006
【図２ｂ】
2011513947.tif 000007
【手続補正書】
【提出日】平成23年1月11日(2011.1.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板を製造するための方法であって、
ａ）ベース（３）と、絶縁層（５）と、第１の半導体層（７）とを備えたシリコンオンインシュレータ型（ＳＯＩ）基板（１）を準備するステップと、
ｂ）前記第１の半導体層（７）をドーピングし、それによって、改質された第１の半導体層（９）を得るステップと、
ｃ）前記改質された第１の半導体層（９）とは異なるドーパント濃度を備えた第２の半導体層（１３）を、前記改質された第１の半導体層（９）を覆うように、特に前記改質された第１の半導体層（９）上に、設けるステップと、
を備え、
前記ステップｂ）および前記ステップｃ）が、同じ加工装置（１１）内において実行される、方法。
【請求項２】
前記改質された第１の半導体層（９）におけるドーパント濃度が、前記第２の半導体層（１３）におけるそれよりも高い、請求項１に記載の方法。
【請求項３】
前記第２の半導体層（１３）が、前記改質された第１の半導体層（９）を覆うように、特に前記改質された第１の半導体層（９）上に、エピタキシャル成長させられている、請求項１または２に記載の方法。
【請求項４】
ドーピングした後、前記改質された第１の半導体層（９）が、高濃度にドーピングされたｎ＋＋半導体層またはｐ＋＋半導体層である、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記ステップｃ）において、前記第２の半導体層（１３）が、ｎ−半導体層またはｐ−半導体層として設けられている請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記第２の半導体層のドーピング、特に、拡散ドーピングと成長とが、同時に起こる請求項５に記載の方法。
【請求項７】
前記ベース（３）が透明な材料からなる、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記改質された第１の半導体層（７、９）が、５０ｎｍから８００ｎｍまでの範囲、好ましくは、５５ｎｍから２００ｎｍまでの範囲の厚さを有し、および／または、前記第２の半導体層（１３）が、８μｍまでの範囲の厚さを有し、および／または、前記絶縁層（５）が、５０ｎｍから１５００ｎｍまでの範囲、特に１００ｎｍから４００ｎｍまでの範囲の厚さを有する、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
使用される前記ドーパントがＳｂまたはＡｓである、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記第１の半導体層および／または前記第２の半導体層が、塩素含有前駆体ガスを用いたＣＶＤプロセスによって得られる、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記成長圧力が、４００ｔｏｒｒよりも低く、特に１００ｔｏｒｒよりも低く、および／または、前記成長速度が、２ミクロン／分よりも遅く、特に１ミクロン／分よりも遅く、および／または、前記堆積温度が、１０００℃よりも高く、特に１０７５℃よりも高い請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記ステップａ）が、
ａ１）ドナー基板を準備するステップと、
ａ２）前記ドナー基板上またはベース基板上に絶縁層を設けるステップと、
ａ３）予め定められた分割領域を前記ドナー基板内部に生成するステップと、
ａ４）前記ドナー基板を前記ベース基板に貼り合わせるステップと、
ａ５）前記予め定められた分割領域において前記ドナー基板の残りの部分を前記貼り合わせられたドナー−ベース基板から剥離し、それによって、前記絶縁層を含む前記ドナー基板からなる層を前記ベース基板上に転写し、ＳＯＩ基板を形成するステップと、
を備えた、請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
請求項１〜１２のいずれか一項に記載の方法に基づいて製造された前記半導体基板を備えたオプトエレクトロニクスセンサ、特に、画像センサ。
【国際調査報告】
2011513947.tif 000008
2011513947.tif 000009