(57)【特許請求の範囲】
【請求項１】
第１及び第２ゲート配線と、前記第１及び第２ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記第２ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、を備えた第１基板と、
前記主画素電極と略平行に延び前記ソース配線と対向する主共通電極を備えた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記第１基板は、さらに、前記ソース配線及び前記主共通電極と対向し前記共通電極と同電位のシールド層を備え、
前記スイッチング素子は、前記画素電極と電気的に接続され前記第１ゲート配線と重なるように配置されたドレイン配線を含む、液晶表示装置。
【請求項２】
第１及び第２ゲート配線と、前記第１及び第２ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記第２ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、前記画素電極と電気的に接続され前記第１ゲート配線と重なるように配置された補助容量電極と、を備えた第１基板と、
前記主画素電極と略平行に延び前記ソース配線と対向する主共通電極を備えた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記第１基板は、さらに、前記ソース配線及び前記主共通電極と対向し前記共通電極と同電位のシールド層を備えた液晶表示装置。
【請求項３】
第１及び第２ゲート配線と、前記第１及び第２ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記第２ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、前記画素電極と電気的に接続され前記第２ゲート配線と重なるように配置された補助容量電極と、を備えた第１基板と、
前記主画素電極と略平行に延び前記ソース配線と対向する主共通電極を備えた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記第１基板は、さらに、前記ソース配線及び前記主共通電極と対向し前記共通電極と同電位のシールド層を備えた液晶表示装置。
【請求項４】
第１及び第２ゲート配線と、前記第１及び第２ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記第２ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、を備えた第１基板と、
前記主画素電極と略平行に延び前記ソース配線と対向する主共通電極を備えた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記第１基板は、さらに、前記ソース配線及び前記主共通電極と対向し前記共通電極と同電位のシールド層を備え、
前記スイッチング素子は、前記画素電極と電気的に接続され前記第２ゲート配線と重なるように配置されたドレイン配線を含む、液晶表示装置。
【請求項５】
前記第１基板は、さらに、前記画素電極と電気的に接続され前記第２ゲート配線と重なるように配置された補助容量電極を備えた、請求項４記載の液晶表示装置。
【請求項６】
前記画素電極は前記ソース配線と同層に配置されている請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項７】
前記シールド層は、前記ソース配線の上層、および、前記第１及び第２ゲート配線の上層に格子状に配置された、請求項６記載の液晶表示装置。
【請求項８】
前記画素電極は、前記ソース配線と前記第１及び第２ゲート配線とが交差する領域を除く、前記第１または第２ゲート配線の上層に配置された副画素電極を備える請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項９】
前記画素電極は、前記第１または第２ゲート配線と重なる位置に設けられた第２コンタクトホールにおいて前記補助容量電極と電気的に接続された副画素電極を備える請求項２又は請求項３記載の液晶表示装置。
【請求項１０】
前記ドレイン配線は、前記第２ゲート配線と交差して前記ソース配線と重なるように延び、前記ソース配線と重なる領域から前記第２ゲート配線と略平行に延び、前記第１ゲート配線と重なる領域まで前記主画素電極と重なるように延びている請求項１又は請求項４記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１６００４１号公報
【特許文献２】特開２００９−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素電極と共通電極間の電界で液晶をスイッチングする水平配向表示モードの液晶表示装置において、信号配線が配置される領域は光が透過しない領域（非透過領域）となる。したがって、透過率は信号配線が配置される領域の面積により制限されるため、透過率を向上させることが困難であった。また、今後、高精細化がさらに進むと、透過領域に対する非透過領域の比が大きくなり、透過率の向上がより困難になり、表示品位の劣化を招くことが予想される。
【０００６】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態によれば、ゲート配線と、前記ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、を備えた第１基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記スイッチング素子は、前記画素電極と電気的に接続され前記ゲート線と重なるように配置されたドレイン配線を含む、液晶表示装置が提供される
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。
【図４】図４は、図２に示した液晶表示パネルをＩＶ−ＩＶ線で切断したときの断面構造を概略的に示す断面図である。
【図５】図５は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図６】図６は、図５に示した液晶表示パネルをＶＩ−ＶＩ線で切断したときの断面構造を概略的に示す断面図である。
【図７】図７は、図５に示した液晶表示パネルをＶＩＩ−ＶＩＩ線で切断したときの断面構造を概略的に示す断面図である。
【図８】図８は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図９】図９は、図８に示した液晶表示パネルをＩＸ−ＩＸ線で切断したときの断面構造を概略的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇは、第１方向Ｘに交差する第２方向Ｙに沿って並んで配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。
【００１５】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１６】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１７】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１８】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００１９】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２０】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とその一部が重複するとともにゲート配線Ｇ１とゲート配線Ｇ２との間においてゲート配線Ｇ２側へ延びている。
【００２１】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００２２】
また、ゲート配線Ｇ１は当該画素ＰＸの上側端部に沿って配置され、ゲート配線Ｇ２は当該画素ＰＸの下側端部に配置されている。厳密には、ゲート配線（隣接ゲート配線）Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に沿って隣接した画素に配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に沿って当該画素ＰＸに配置されている。
【００２３】
スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１の交点に設けられている。
【００２４】
スイッチング素子ＳＷのドレイン配線ＥＤはソース配線Ｓ１及びシールド層ＳＬＤに沿って延長され、シールド層ＳＬＤと重なる領域からさらに画素電極ＰＥの主画素電極ＰＡに沿って延びている。シールド層ＳＬＤは、ゲート配線Ｇと略平行に延びたドレイン配線ＥＤの一部の上層に配置されている。ドレイン配線ＥＤはゲート配線Ｇ１近傍まで主画素電極ＰＡと重なって配置され、ゲート配線Ｇ１と重なるように配置された半導体層ＰＳＣと電気的に接続されている。
【００２５】
ドレイン配線ＥＤは、ゲート配線Ｇ１近傍に形成されたコンタクトホールＣＨ１及びゲート配線Ｇ１と重なる領域に形成されたコンタクトホールＣＨ２を介して画素電極ＰＥと電気的に接続されている。すなわち、ドレイン配線ＥＤは、コンタクトホールＣＨ１において、補助容量電極ＥＣと電気的に接続されている。補助容量電極ＥＣはゲート配線Ｇ１と重なるように延びて配置されコンタクトホールＣＨ２において、画素電極ＰＥと電気的に接続されている。したがって、補助容量電極ＥＣとゲート配線Ｇ１との間、および、半導体層ＰＳＣとゲート配線Ｇ１との間において補助容量Ｃｓが形成される。なお、コンタクトホールＣＨ２を設ける位置はゲート配線Ｇ１と重なる位置に限定されるものではないが、ゲート配線Ｇ１と重なる位置に配置するとコンタクトホールＣＨ２を設けた部分の凹凸により生じる液晶の配向が乱れにより表示品位が劣化することを回避することができる。
【００２６】
スイッチング素子ＳＷのソース電極ＥＳはソース配線Ｓ１と電気的に接続され（あるいは一体に形成され）、ゲート配線Ｇ２を越えて隣接する画素側でコンタクトホールＣＨ３において半導体層ＰＳと電気的に接続している。
【００２７】
スイッチング素子ＳＷのゲート電極ＥＧは、ゲート配線Ｇ２と電気的に接続され（あるいは一体に形成され）、第２方向Ｙに延びた半導体層ＰＳと２箇所で対向している。すなわち、スイッチング素子ＳＷはダブルゲート型のスイッチング素子である。
【００２８】
このようなスイッチング素子ＳＷは、ソース配線Ｓ１および主画素電極ＰＡと重なる領域に設けられ、ソース配線Ｓ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２９】
画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＣを備えている。主画素電極ＰＡは、副画素電極ＰＣから画素ＰＸの下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＣは、ゲート配線Ｇ１と重なる領域に位置し、コンタクトホールＣＨ２を介して補助容量電極ＥＣと電気的に接続されている。副画素電極ＰＣは、主画素電極ＰＡよりも幅広に形成され、ゲート配線Ｇの一部を覆ってシールドしている。
【００３０】
このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおいて画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。
【００３１】
シールド層ＳＬＤは、ドレイン配線ＥＤがソース配線Ｓ１、Ｓ２と交差する位置からソース配線Ｓ１、Ｓ２と重なるように第２方向Ｙに沿って画素ＰＸの上側端部に向かって延びている。シールド層ＳＬＤは、ゲート配線Ｇ１、Ｇ２と重なる領域およびその近傍を除く、ソース配線Ｓ１、Ｓ２と対向して配置されている。シールド層ＳＬＤには、例えば共通電極ＣＥと同電位である。
【００３２】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００３３】
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３４】
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００３５】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。
【００３６】
すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。
【００３７】
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３８】
図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３９】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４０】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。スイッチング素子ＳＷのドレイン配線ＥＤは、第１絶縁基板１０の上に形成され、ゲート絶縁膜１１および第１層間絶縁膜１２に覆われている。ソース配線Ｓは、ゲート絶縁膜１１および第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。なお、図示しないゲート配線は、例えば、ゲート絶縁膜１１と第１層間絶縁膜１２との間に配置されている。画素電極ＰＥおよびシールド層ＳＬＤは、第２層間絶縁膜１３の上に形成されている。画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。シールド層ＳＬＤはソース配線Ｓと対向して配置されている。
【００４１】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４２】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００４３】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００４４】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００４５】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００４６】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００４７】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。
【００４８】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００４９】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００５０】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００５１】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５２】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
【００５３】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
【００５４】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５５】
図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５６】
また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５７】
図４は、図２に示した液晶表示パネルＬＰＮをＩＶ−ＩＶ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。
【００５８】
アレイ基板ＡＲの第１絶縁基板１０の上に、スイッチング素子ＳＷの半導体層ＰＳ及び保持容量Ｃｓの半導体層ＰＳＣが形成されている。これらの半導体層ＰＳ、ＰＳＣはゲート絶縁膜１１により覆われている。
【００５９】
ゲート絶縁膜１１の上にはゲート配線Ｇ２が形成されている。ゲート配線Ｇ２は第１層間絶縁膜１２に覆われている。
【００６０】
第１絶縁膜１２の上にはソース配線Ｓ１、Ｓ２及び補助容量電極ＥＣが形成されている。ソース配線Ｓ１、Ｓ２及び補助容量電極ＥＣは第２層間絶縁膜１３に覆われている。補助容量電極ＥＣ上の第２層間絶縁膜１３にはコンタクトホールＣＨ２が設けられている。
【００６１】
第２層間絶縁膜１３の上には画素電極ＰＥの副画素電極ＰＣが形成されている。副画素電極ＰＣはコンタクトホールＣＨ２において補助容量電極ＥＣと電気的に接続されている。画素電極ＰＥは第１配向膜ＡＬ１に覆われている。
【００６２】
半導体層ＰＳＣは、図２に示す一画素のスイッチング素子ＳＷのドレイン配線ＥＤと一体に形成されている。また補助容量電極ＥＣはコンタクトホールＣＨ１においてドレイン配線ＥＤと電気的に接続されている。スイッチング素子ＳＷを介して半導体層ＰＳＣ及び補助容量電極ＥＣに所定の信号が印加され、図４に示す半導体層ＰＳＣとゲート配線Ｇ２との間で図２に示す一画素のＹ方向の隣接画素（下段の画素）の保持容量Ｃｓが形成される。
【００６３】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。
【００６４】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６６】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００６７】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００６８】
ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００６９】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００７０】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００７１】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００７２】
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００７３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７４】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００７５】
ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部ＡＰでの透過率が最大となる）。
【００７６】
ＯＮ状態となったとき、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。
【００７７】
さらに、本実施形態では、保持容量Ｃｓがゲート配線Ｇと重なる領域で形成されるため、補助容量線を設ける必要がない。したがって、本実施形態では、画素ＰＸの開口部をより大きくすることができ、透過率を向上させることができる。
【００７８】
また、各画素ＰＸにおいてスイッチング素子ＳＷのゲート電圧を制御するゲート配線Ｇと重なる領域に保持容量Ｃｓを形成することも可能である。各画素ＰＸのスイッチング素子ＳＷのゲート電圧を制御するゲート配線Ｇと重なる領域に保持容量Ｃｓを形成する場合と比べ、隣接したゲート配線Ｇと重なる領域に保持容量Ｃｓを形成することで、走査段のゲート配線容量を低減することができる。
【００７９】
また、スイッチング素子ＳＷがオフする際に発生する突き抜け電圧を低減することができ、フリッカや焼き付きを低減できる。
【００８０】
このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００８１】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００８２】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８３】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８４】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００８５】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００８６】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００８７】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。
【００８８】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。
【００８９】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。
【００９０】
本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。
【００９１】
図５は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。
【００９２】
この例では、画素電極ＰＥは、ソース配線Ｓと同じ層に形成されている。画素電極ＰＥは主画素電極ＰＡとコンタクト部ＰＣＴとを備えている。また、ゲート配線Ｇ上には、補助容量電極ＥＣが配置されていない。画素電極ＰＥのコンタクト部ＰＣＴは主画素電極ＰＡの下端部に一体に形成されている。コンタクト部ＰＣＴは、コンタクトホールＣＨ１においてスイッチング素子ＳＷのドレイン配線ＥＤと電気的に接続されている。なお、図５では、コンタクト部ＰＣＴは主画素電極ＰＡよりも第１方向Ｘにおける幅が大きくなっているが、開口率をより向上させるためには、コンタクト部ＰＣＴの第１方向Ｘにおける幅は主画素電極ＰＡと略等しくする方が望ましい。
【００９３】
スイッチング素子ＳＷのドレイン配線ＥＤ（半導体層ＰＳ）は、ゲート配線Ｇ２を越えてソース配線Ｓ１と重なるように延びて、ソース配線Ｓ１と重なる領域からコンタクト部ＰＣＴに向かって第１方向Ｘと略平行に延びている。ドレイン配線ＥＤは、さらにコンタクト部ＰＣＴと重なる領域から主画素電極ＰＡと重なるように延びてゲート配線Ｇ１と重なるように配置された半導体層ＰＳＣと接続されている（あるいは一体に形成されている）。この場合、補助容量Ｃｓは、半導体層ＰＳＣとゲート配線Ｇ１との間に形成される。
【００９４】
図６は、図１に示した液晶表示パネルＬＰＮを図５のＶＩ−ＶＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。
【００９５】
この例では、画素電極ＰＥがソース配線Ｓ１、Ｓ２と同層に形成されている。すなわち、第１層間絶縁膜１２の上にソース配線Ｓ１、Ｓ２及び主画素電極ＰＡが配置され、ソース配線Ｓ１、Ｓ２及び主画素電極ＰＡは第２層間絶縁膜１３に覆われている。
【００９６】
第２層間絶縁膜１３の上には、ソース配線Ｓ１、Ｓ２と対向するように、シールド層ＳＬＤが配置されている。シールド層ＳＬＤは第１配向膜ＡＬ１に覆われている。
【００９７】
図７は、図１に示した液晶表示パネルＬＰＮを図５のＶＩＩ−ＶＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。
【００９８】
図７に示すように、この例では、ゲート配線Ｇ２全体がシールド層ＳＬＤと対向して配置されている。すなわち、シールド層ＳＬＤは、ソース配線Ｓとゲート配線Ｇとに対向した格子状に配置されている。
【００９９】
この例の液晶表示装置は、上記構成以外は上述の液晶表示装置と同様の構成である。なお、この例では、補助容量電極ＥＣを備えていないが、ゲート配線Ｇ２と対向する補助容量電極ＥＣを備えていてもよい。補助容量電極ＥＣを配置する場合、補助容量電極ＥＣは主画素電極ＰＡと電気的に接続され（あるいは一体に形成され）る。この場合、補助容量電極ＥＣとゲート配線Ｇ２との間にも容量が形成されるため、保持容量Ｃｓを大きくすることができる。
【０１００】
この例では、画素電極ＰＥがソース配線Ｓ１、Ｓ２と同層に配置されているため、図２に示すコンタクトホールＣＨ２が不要となり、コンタクトホールＣＨ２を設けた部分の凹凸により液晶の配向が乱れることがなく、表示品位が劣化することが抑制される。
【０１０１】
また、この例では、画素電極ＰＥをソース配線Ｓと同層に配置することにより、ゲート配線Ｇのソース配線Ｓと交差する部分の上にもシールド層ＳＬＤを配置することが可能となる。したがって、ゲート配線Ｇからの漏れ電界をより効果的にシールドすることができ、表示品位が劣化することが抑制される。
【０１０２】
また、シールド層ＳＬＤが格子状に配置されるため、シールド層ＳＬＤを低抵抗化することができる。さらに、シールド層ＳＬＤが格子状であるため、断線によってシールド層ＳＬＤの一部に信号を印加できなくなることが回避され、表示品位が劣化することが抑制できる。
【０１０３】
また、シールド層ＳＬＤが非透過領域であるゲート配線Ｇとソース配線Ｓ上に配置されているため、開口部ＡＰを大きくすることができ、透過率の低下を抑制することができる。
【０１０４】
すなわち、このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【０１０５】
図８は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。
【０１０６】
この例では、画素電極ＰＥは、主画素電極ＰＡと、ゲート配線Ｇ２と重なる領域に配置された副画素電極ＰＣと、コンタクト部ＰＣＴと、補助容量電極ＥＣとを備えている。コンタクト部ＰＣＴは、下側において隣接した画素ＰＸにおいてゲート配線Ｇ２に近接した位置に配置されている。
【０１０７】
スイッチング素子ＳＷのドレイン配線ＥＤ（半導体層ＰＳ）は、ソース配線Ｓ１と重なる領域においてゲート配線Ｇ２と交差するように延びて、ソース配線Ｓ１と重なる領域からコンタクト部ＰＣＴと重なる領域へ第１方向Ｘに沿って延び、さらに主画素電極ＰＡと重なるようゲート配線Ｇ２側へ延びて半導体層ＰＳＣと電気的に接続されている。ドレイン配線ＥＤは、コンタクトホールＣＨ１において、コンタクト部ＰＣＴと電気的に接続している。
【０１０８】
この画素ＰＸの第２方向Ｙにおける中央部（ＶＩ−ＶＩ線）における断面は図６と同様である。
【０１０９】
図９は、図１に示した液晶表示パネルＬＰＮを図８のＩＸ−ＩＸ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。
【０１１０】
この例では、図５に示す場合と同様に、画素電極ＰＥがソース配線Ｓ１、Ｓ２と同層に形成されている。すなわち、第１層間絶縁膜１２の上にソース配線Ｓ１、Ｓ２及び補助容量電極ＥＣが配置され、ソース配線Ｓ１、Ｓ２及び補助容量電極ＥＣは第２層間絶縁膜１３に覆われている。
【０１１１】
第２層間絶縁膜１３の上には、ゲート配線Ｇ２の全体と対向するように、シールド層ＳＬＤが配置されている。シールド層ＳＬＤは第１配向膜ＡＬ１に覆われている。すなわち、シールド層ＳＬＤは、ソース配線Ｓとゲート配線Ｇとに対向した格子状に配置されている。
【０１１２】
この例の液晶表示装置は、上記構成以外は上述の図５に示す液晶表示装置と同様の構成である。すなわち、図８に示す場合では、各画素ＰＸのスイッチング素子ＳＷのゲート電圧を制御するゲート配線Ｇと重なる領域において、半導体層ＰＳＣとゲート配線Ｇとの間および副画素電極ＰＣとゲート配線Ｇとの間に保持容量Ｃｓが形成されている。
【０１１３】
この例では、画素電極ＰＥがソース配線Ｓ１、Ｓ２と同層に配置されているため、図２に示すコンタクトホールＣＨ２が不要となり、コンタクトホールＣＨ２を設けた部分の凹凸により液晶の配向が乱れることがなく、表示品位が劣化することが抑制される。
【０１１４】
また、この例では、画素電極ＰＥをソース配線Ｓと同層に配置することにより、ゲート配線Ｇのソース配線Ｓと交差する部分の上にもシールド層ＳＬＤを配置することが可能となる。したがって、ゲート配線Ｇからの漏れ電界をより効果的にシールドすることができ、表示品位が劣化することが抑制される。
【０１１５】
また、シールド層ＳＬＤが格子状に配置されるため、シールド層ＳＬＤを低抵抗化することができる。さらに、シールド層ＳＬＤが格子状であるため、断線によってシールド層ＳＬＤの一部に信号を印加できなくなることが回避され、表示品位が劣化することが抑制できる。
【０１１６】
また、シールド層ＳＬＤが非透過領域であるゲート配線Ｇとソース配線Ｓ上に配置されているため、開口部ＡＰを大きくすることができ、透過率の低下を抑制することができる。
【０１１７】
すなわち、このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【０１１８】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１１９】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板（第１基板）、ＣＴ…対向基板（第２基板）、ＬＱ…液晶層、ＬＭ…液晶分子、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ（Ｇ１〜Ｇｎ）…ゲート配線、Ｓ（Ｓ１〜Ｓｍ）…ソース配線、Ｘ…第１方向、Ｙ…第２方向、ＳＷ…スイッチング素子、Ｃｓ…保持容量、ＳＬＤ…シールド層、ＥＣ…補助容量電極、ＥＳ…ソース電極、ＰＳ…半導体層、ＥＧ…ゲート電極、ＥＤ…ドレイン配線、ＰＳ、ＰＳＣ…半導体層、ＰＥ…画素電極、ＰＡ…主画素電極、ＰＣ…副画素電極、ＰＣＴ…コンタクト部、ＣＥ…共通電極、ＣＡ、ＣＡＬ、ＣＡＲ…主共通電極、ＣＨ１、ＣＨ２、ＣＨ３…コンタクトホール、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜、１０…第１絶縁基板、２０…第２絶縁基板。
【図１】
0005771501.tif 000002
【図２】
0005771501.tif 000003
【図３】
0005771501.tif 000004
【図４】
0005771501.tif 000005
【図５】
0005771501.tif 000006
【図６】
0005771501.tif 000007
【図７】
0005771501.tif 000008
【図８】
0005771501.tif 000009
【図９】
0005771501.tif 000010