(57)【要約】  少なくとも、導電材料に基づく不活性電極（１０７）と、不活性電極の周囲に配置され、不活性電極の材料より高い抵抗率を有する、少なくとも１つの材料の部分（１０８）と、不活性電極の、および電気的絶縁材料の部分の、少なくとも１つの部分上に配置される固体電解質（１１１）であって、この固体電解質上に配置されるイオン化可能金属部分（１１３）から出る金属イオンを有する固体電解質とを含み、不活性電極の材料より高い抵抗率を有する材料の電気抵抗率の係数と、不活性電極の材料の電気抵抗率の係数との比が、約１００以上であり、電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイス（１００）。
2011529630.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、
導電材料を含む１つの不活性電極（１０７）と、
前記不活性電極（１０７）の周囲に配置される、前記不活性電極（１０７）の材料の抵抗率より高い抵抗率の、少なくとも１つの材料の部分（１０８）と、
前記不活性電極（１０７）の、および電気的絶縁材料（１０８）の部分の、少なくとも１つの部分上に配置される固体電解質（１１１）であって、前記固体電解質（１１１）上に配置されるイオン化可能金属部分（１１３）から発生する金属イオンを含む固体電解質と
を含み、前記不活性電極（１０７）の材料の抵抗率より高い抵抗率の材料の電気抵抗率の係数と、前記不活性電極（１０７）の材料の電気抵抗率の係数との間の比が、約１００以上であり、前記電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイス（１００）。
【請求項２】
前記不活性電極（１０７）は、ニッケルおよび／もしくはタングステンを含み、かつ／または、電気的絶縁材料の前記部分（１０８）は、窒化ホウ素および／もしくはアルミナを含み、かつ／または、前記固体電解質（１１１）は、カルコゲナイドを含み、かつ／または、前記イオン化可能金属部分（１１３）は、銅および／もしくは銀を含む、請求項１に記載のメモリデバイス（１００）。
【請求項３】
電気的絶縁材料の前記部分（１０８）は、２層であり、その上部層は、前記固体電解質（１１１）と接触し、前記電気的絶縁材料を含み、かつ／または、電気的絶縁材料の前記部分（１０８）の厚さは、約１０ｎｍ〜５００ｎｍである、請求項１または２に記載のメモリデバイス（１００）。
【請求項４】
少なくとも前記イオン化可能金属部分（１１３）上に配置される導電材料を含む上部電極（１１６）をさらに含む、請求項１から３のいずれか一項に記載のメモリデバイス（１００）。
【請求項５】
前記固体電解質（１１１）および／もしくは前記イオン化可能金属部分（１１３）の周囲に配置される、少なくとも１つの電気的絶縁材料の少なくとも１つの第２の部分（１１４）を、ならびに／または、前記デバイス（１００）が上部電極（１１６）を含む場合は、前記上部電極（１１６）の周囲に配置される、少なくとも１つの電気的絶縁材料の第３の部分（１１８）をさらに含む、請求項１から４のいずれか一項に記載のメモリデバイス（１００）。
【請求項６】
前記電気的絶縁材料の前記第２の部分（１１４）、および／または電気的絶縁材料の前記第３の部分（１１８）は、ＳｉＯ２および／またはＳｉＮを含む、請求項５に記載のメモリデバイス（１００）。
【請求項７】
少なくとも、
ａ）少なくとも１つの不活性電極（１０７）を形成する、導電材料（１０６）の半導体基板（１０２、１０４）上への堆積およびエッチング、
ｂ）前記不活性電極（１０７）の周囲の、前記不活性電極（１０７）の材料の抵抗率より高い抵抗率の少なくとも１つの材料の部分（１０８）の生成、
ｃ）前記不活性電極（１０７）の、および電気的絶縁材料の前記部分（１０８）の、少なくとも１つの部分上への、電解質材料（１１０）の層の堆積、
ｄ）イオン化可能金属（１１２）から発生する金属イオンを電解質材料（１１０）の前記層内に拡散させる、電解質材料（１１０）の前記層上への前記イオン化可能金属（１１２）の層の堆積、ならびに、
ｅ）固体電解質（１１１）およびイオン化可能金属部分（１１３）をそれぞれ形成する、電解質材料（１１０）の前記層およびイオン化可能金属（１１２）の前記層のエッチング
のステップを含み、前記不活性電極（１０７）の材料の抵抗率より高い抵抗率の材料の電気抵抗率の係数と、前記不活性電極（１０７）の材料の電気抵抗率の係数との間の比が、約１００以上であり、前記電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイス（１００）の製造方法。
【請求項８】
ステップｂ）の電気的絶縁材料の前記部分（１０８）の生成は、前記電気的絶縁材料の層の、前記基板（１０２、１０４）および前記不活性電極（１０７）上への堆積の使用を含み、次に、前記不活性電極（１０７）に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が続く、請求項７に記載の製造方法。
【請求項９】
ステップｅ）の電解質材料（１１０）の前記層およびイオン化可能金属（１１２）の前記層のエッチングの後に、前記固体電解質（１１１）の周囲の、および／または前記イオン化可能金属部分（１１３）の、少なくとも１つの電気的絶縁材料の少なくとも１つの第２の部分（１１４）の生成のステップをさらに含む、請求項７または８に記載の製造方法。
【請求項１０】
前記固体電解質（１１１）の周囲の、および／または前記イオン化可能金属部分（１１３）の、電気的絶縁材料の前記第２の部分（１１４）の生成の前記ステップは、前記固体電解質（１１１）および／または前記イオン化可能金属部分（１１３）の周囲および上への、前記電気的絶縁材料の層の堆積の使用を含み、次に、前記イオン化可能金属部分（１１３）に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が続く、請求項９に記載の製造方法。
【請求項１１】
ステップｅ）の電解質材料（１１０）の前記層およびイオン化可能金属（１１２）の前記層のエッチングの後に、少なくとも前記イオン化可能金属部分（１１３）上に、導電材料を含む上部電極（１１６）の生成のステップをさらに含む、請求項７から１０のいずれか一項に記載の製造方法。
【請求項１２】
前記上部電極（１１６）の生成の前記ステップの後に、第２の電極（１１６）の周囲の、電気的絶縁材料の少なくとも１つの第３の部分（１１８）の生成のステップをさらに含む、請求項１１に記載の製造方法。
【請求項１３】
前記上部電極（１１６）の周囲の、電気的絶縁材料の前記第３の部分（１１８）の生成の前記ステップは、前記上部電極（１１６）の周囲および上への、前記電気的絶縁材料の層の堆積の使用を含み、次に、前記上部電極（１１６）に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が続く、請求項１２に記載の製造方法。
【請求項１４】
ＣＢＲＡＭタイプのメモリ（１０００）であって、請求項１から６のいずれか一項に記載され、前記メモリ（１０００）のメモリポイントを形成する、少なくとも１つのメモリデバイス（１００）を備えるメモリ。
【請求項１５】
前記メモリデバイス（１００）と電気的に連結した少なくとも１つのアドレッシングトランジスタをさらに備える、請求項１４に記載のメモリ（１０００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書換え可能メモリの分野に関し、より詳細には、固体電解質を用いたＣＢＲＡＭタイプのメモリ等の不揮発性メモリの分野に関する。
【背景技術】
【０００２】
用途、および所望の性能の仕様により、様々なタイプのメモリが使用される。ＳＲＡＭ、すなわちスタティックＲＡＭのタイプのメモリは、書込み時間が超高速であり、例えばマイクロプロセッサによる計算のために必要とされる。これらのメモリの大きな欠点は、それらが揮発性であり、メモリポイント（ｍｅｍｏｒｙ  ｐｏｉｎｔ）のサイズが比較的大きいために、妥当な体積では大きな記憶容量を得ることが可能にならないということである。
【０００３】
ＤＲＡＭ、すなわちダイナミックＲＡＭのタイプのメモリは、コンデンサ内に電荷を蓄積し、大きな記憶容量を実現する。しかしながら、これらのメモリは、書込み時間がＳＲＡＭタイプのメモリより大きく（数十ナノ秒）、やはり揮発性であり、情報保持時間は数十ミリ秒程度である。
【０００４】
最後に、電力が供給停止された場合でも情報の記憶が必要な用途に対しては、電界効果トランジスタのフローティンググリッド（ｆｌｏａｔｉｎｇ  ｇｒｉｄ）に電荷を蓄積する、ＥＥＰＲＯＭまたはＦＬＡＳＨタイプの不揮発性メモリが使用される。しかしながら、これらのメモリには、以下の欠点がある。
−  電子が、トンネル効果により、チャネルからフローティングトランジスタグリッドへ移動するのに必要な時間に起因して、書込み時間が長い（数マイクロ秒）
−  トランジスタのサイズの減少により、読出し信号が弱くなり、すなわちメモリポイントの２つの状態間の差が小さくなり、かつ情報保持時間が短くなるため、密度が制限される
−  トランジスタのグリッドの酸化物内に欠陥が発生し、電子がフローティンググリッドから脱出できるようになることに起因して、情報保持容量が書込みサイクルとともに減少するため、書込みサイクル数が制限される（約１０６に等しい）
【０００５】
強誘電体材料（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ）（ＦＥＲＡＭメモリ）、磁性材料（ｍａｇｎｅｔｉｃ  ｍａｔｅｒｉａｌ）（ＭＲＡＭメモリ）、相変化材料（ｐｈａｓｅ−ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ）（ＰＣ−ＲＡＭメモリ）、さらにはイオン伝導材料（ｉｏｎ−ｃｏｎｄｕｃｔｉｏｎ  ｍａｔｅｒｉａｌ）（ＣＢＲＡＭメモリ）等の活物質（ａｃｔｉｖｅ  ｍａｔｅｒｉａｌ）に基づく、他のタイプの書換え可能な不揮発性メモリが存在する。
【０００６】
図１は、ＣＢＲＡＭタイプのメモリデバイス１０の概略図を示す。このメモリデバイス１０は、ＧｅＳｅ等のドーピングされているカルコゲナイド（ｄｏｐｅｄ  ｃｈａｌｃｏｇｅｎｉｄｅ）を含む固体電解質１４を含み、この固体電解質１４は、不活性（ｉｎｅｒｔ）カソードを形成する下部ニッケル電極１２と、銀を含むイオン化可能（ｉｏｎｉｚａｂｌｅ）金属部分１６との間に配置される。このイオン化可能金属部分１６は、すなわち、金属イオン（この場合はＡｇ２＋銀イオン）を容易に形成可能であり、かつアノードを形成する金属部分である。イオン化可能金属部分１６から発生する金属イオンは、この部分１６が固体電解質１４上に堆積したときに、固体電解質１４内に拡散した。上部電極１８は、イオン化可能金属部分１６上に配置される。これらの素子は、ＳｉＯ２またはＳｉＮを含み、これらの素子の周囲に配置される側面誘電体部分２０により、電気的に絶縁される。
【０００７】
図１に示されるメモリデバイスは、多数のこれらのメモリデバイスを含むメモリのメモリポイント、すなわち単位メモリセルを形成する。図２は、ＣＢＲＡＭタイプのメモリをアドレッシングするためのマトリクスを示す。このマトリクスは、多数のアドレッシングトランジスタ（ａｄｄｒｅｓｓｉｎｇ  ｔｒａｎｓｉｓｔｏｒ）を含み、このＣＢＲＡＭメモリの各メモリデバイスを制御することを可能にする。図２では、４個のメモリデバイスを制御するためのものである、４個のアドレッシングトランジスタ１０．１〜１０．４が示される。これらの４個のトランジスタは、ビット線２２およびワード線２４により互いに電気的に連結し、メモリデバイスのそれぞれを独立にアドレッシングすることを可能にする。
【０００８】
ＣＢＲＡＭメモリデバイスのメモリ状態は、２つの状態、すなわちＯＮとＯＦＦとの間での電気抵抗率の違いに起因する。ＯＦＦ状態では、イオン化可能金属部分１６から発生する金属イオン（この場合はＡｇ＋イオン）は、固体電解質１４中に分散する。したがって、アノードとカソードとの間に、すなわち、イオン化可能金属部分１６と下部電極１２との間に、電気接点（ｅｌｅｃｔｒｉｃａｌ  ｃｏｎｔａｃｔ）は確立しない。固体電解質１４は、アノード１６とカソード１２との間に高い抵抗率の電気的絶縁領域を形成する。メモリデバイス１０での書込み動作は、アノード１６とカソード１２との間に、数十ナノ秒のパルスの形で、数百マイクロボルトの電位差を印加することにより行われる。Ａｇ＋金属イオンは、最初に固体電解質１４内に分散し、次いでカソード１２へ移動して金属堆積物（ｍｅｔａｌ  ｄｅｐｏｓｉｔ）を形成する。この金属堆積物は、金属ナノワイヤまたはナノスレッド（ｎａｎｏ−ｔｈｒｅａｄ）の形状をとり、「デンドライト」と呼ばれ、印加される電圧の影響のもとで、電解質媒体内で徐々に成長し、最終的には、アノード１６とカソード１２との間に導電ブリッジ（ｅｌｅｃｔｒｉｃａｌ  ｃｏｎｄｕｃｔｉｏｎ  ｂｒｉｄｇｅ）を確立する。すなわち、これがＯＮ状態である。固体電解質１４は、それにより、アノード１６とカソード１２との間に形成される金属ナノワイヤによる導電領域を形成する。
【０００９】
削除（ｄｅｌｅｔｅ）動作は、同じ電流および同じ持続時間の、ただし符号が反対である電位差を、電極１２と１８との間に印加することにより実現される。ここで、前に形成された金属堆積物（ナノワイヤ）は、固体電解質１４内でイオンの形に「溶解」し、メモリデバイス１０がＯＦＦ状態に戻ることが可能になる。
【００１０】
ＣＢＲＡＭメモリの１つの利点は、必要とされる書込み電圧の値は１ボルト未満であるが、他のタイプの不揮発性メモリ（ＥＥＰＲＯＭ、ＭＲＡＭ、ＰＣＲＡＭ）の値と比較して低いという事実にある。
【００１１】
信頼性の高いＣＢＲＡＭタイプのメモリを得るためには、様々なメモリデバイスの固体電解質上でアノードを形成するイオン化可能金属の均一な分布を実現することが必要である。この均一な分布を得ることは、Ａｇ＋金属イオンの可動性が非常に高いため、非常に困難である。アノードから発生する金属粒子の凝集は、一般に、下部電極の領域内で見られ、これにより、特に堆積する銀の量が相当なものである場合、上部層の変形および電極間の短絡が生じる場合がある。したがって、ＣＢＲＡＭタイプのメモリは、欠陥のあるメモリポイントがある程度の数存在することに起因して、一般に信頼性は低い。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、例えば、従来技術のメモリデバイスと比較して信頼性が向上した、ＣＢＲＡＭタイプのメモリのメモリポイントを形成するための、メモリデバイスを提案することである。
【課題を解決するための手段】
【００１３】
これを実現するために、本発明は、少なくとも、
−  導電材料を含む１つの電極と、
−  電極の周囲および／または近くに配置される、少なくとも１つの電気的絶縁材料の部分、または電極の材料の抵抗率より高い抵抗率の部分と、
−  電極の、および電気的絶縁材料の部分の、少なくとも１つの部分上に積み重ねられる固体電解質であって、この固体電解質に向けて、または反対側に、配置されるイオン化可能金属部分から発生する金属イオンを含む固体電解質と
を含み、電気的絶縁材料の電気抵抗率の係数、または電極の材料の抵抗率より高い抵抗率の材料の電気抵抗率の係数と、電極の材料の電気抵抗率の係数との間の比が、約１００以上であり、電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイスを提案する。
【００１４】
本発明はまた、少なくとも、
−  不活性カソードを形成可能であり、導電材料を含む１つの不活性電極と、
−  不活性電極の周囲に配置される、不活性電極の材料の抵抗率より高い抵抗率の、少なくとも１つの材料の部分と、
−  不活性電極の、および電気的絶縁材料の部分の、少なくとも１つの部分上に配置される固体電解質であって、活性電極（ａｃｔｉｖｅ  ｅｌｅｃｔｒｏｄｅ）を形成可能であり、例えばアノードとして使用され、この固体電解質上に配置されるイオン化可能金属部分から発生する金属イオンを含む固体電解質と
を含み、不活性電極の材料の抵抗率より高い抵抗率の材料の電気抵抗率の係数と、不活性電極の材料の電気抵抗率の係数との間の比が、約１００以上であり、電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイスに関する。
【００１５】
ＣＢＲＡＭメモリデバイスが製造される場合、イオン化可能金属は、例えば、固体電解質を形成するためのカルコゲナイドの層上に堆積する。しかしながら、カルコゲナイドの層は、ある程度の量のエネルギーを受け取り、それが熱の形に消費されることにより温度上昇が引き起こされるが、これがカルコゲナイドの層が位置する領域の熱伝導率に応じて異なるため、カルコゲナイドの層内では温度勾配が現れる傾向にある。カルコゲナイドの材料は、例えば約１ｍＶ／Ｋに等しい非常に高い熱電係数（ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ  ｃｏｅｆｆｉｃｉｅｎｔ）を有するため、これらの温度勾配が、カルコゲナイドの層内で電位差を発生させる場合がある。なぜならば、デバイスの下部電極すなわち不活性電極等の、最も低温の領域は負に帯電し、そのため、イオン化可能金属部分から発生する金属イオンを引きつけるからである。
【００１６】
下部電極すなわち不活性電極の周囲および／または近くに、ならびに固体電解質の下に、熱伝導率の係数が約１０Ｗ・ｍ−１・Ｋ−１以上である電気的絶縁材料を選択することにより、固体電解質が上に堆積する電気的絶縁支持体の熱伝導率は相当に向上し、温度勾配を低減または消失させることが可能になり、したがって、イオン化可能金属が堆積するときに、固体電解質を形成するための層内に、前は現れていた電位差が低減または消失する。
【００１７】
従来技術のメモリデバイスで使用される電気的絶縁体と比較して（ＳｉＯ２の熱伝導率は、約１．５Ｗ・ｍ−１・Ｋ−１に等しい）、この向上した熱伝導率により、不活性電極を形成する下部電極の領域での固体電解質内の金属イオンの凝集が阻止され、したがって、メモリポイントの領域内のトポグラフィ（ｔｏｐｏｇｒａｐｈｙ）が低減される。
【００１８】
したがって、短絡するメモリポイントが実質的にほとんど、または全くないため、メモリポイントとしてこのタイプのメモリデバイスを含むメモリの効率が向上する。さらに、強いトポグラフィを有するメモリポイントの、マイクロエレクトロニクスの方法による処理に関する技術的な問題が減少する。そのため、これらのメモリの信頼性は相当に向上する。
【００１９】
さらに、メモリの異なるポイント間で、より均一な電気特性が得られる。
【００２０】
「不活性」という用語が意味することは、不活性電極はメモリデバイスの電気接点であり、固体電解質上に配置されるイオン化可能金属部分とは異なり、不活性電極からは、デバイスの動作に有用な金属イオンは固体電解質内に拡散しないということである。イオン化可能金属部分の金属イオンは、固体電解質内に拡散されているが、それにより、メモリデバイスの動作の間は、不活性電極とイオン化可能金属部分との間に配置される固体電解質内で、デンドライトの形成が可能になる。メモリデバイスが「オン」状態（低抵抗率状態）にされる場合、すなわち、メモリ状態「１」がデバイスに書込まれる場合、不活性電極は不活性カソードとして動作し、活性電極であるイオン化可能金属部分は、アノードを形成する。メモリポイントが削除される場合、すなわち、それがメモリデバイスの「オフ」状態（高抵抗率状態）にされる場合、不活性電極は不活性アノードを形成し、活性電極すなわちイオン化可能金属部分は、メモリデバイスのカソードを形成する。
【００２１】
不活性電極は、ニッケルおよび／もしくはタングステンを含むことができ、かつ／または、電気的絶縁材料の部分は、窒化ホウ素および／もしくはアルミナを含むことができ、かつ／または、固体電解質は、カルコゲナイドを含むことができ、かつ／または、イオン化可能金属部分は、銅および／もしくは銀を含むことができる。
【００２２】
電気的絶縁材料の部分は、２層（ｂｉｌａｙｅｒ）もしくはツインレイヤ（ｔｗｉｎ  ｌａｙｅｒ）であってよく、その上部層は、固体電解質と接触し、前記電気的絶縁材料を含むことができ、かつ／または、電気的絶縁材料の部分の厚さは、約１０ｎｍ〜５００ｎｍであってよい。
【００２３】
メモリデバイスは、少なくともイオン化可能金属部分上に配置される、または積み重ねられる導電材料を含む、第２の電極すなわち上部電極をさらに含むことができる。
【００２４】
メモリデバイスは、固体電解質および／もしくはイオン化可能金属部分の周囲に配置される、少なくとも１つの電気的絶縁材料の少なくとも１つの第２の部分を、ならびに／または、デバイスが上部電極を含む場合は、前記上部電極の周囲に配置される、少なくとも１つの電気的絶縁材料の第３の部分をさらに含むことができる。
【００２５】
電気的絶縁材料の第２の部分、および／または電気的絶縁材料の第３の部分は、ＳｉＯ２および／またはＳｉＮを含むことができる。
【００２６】
本発明はまた、少なくとも、
ａ）少なくとも１つの不活性電極を形成する、導電材料の半導体基板上への堆積およびエッチング、
ｂ）不活性電極の周囲および／または近くの、少なくとも１つの電気的絶縁材料の部分の、または不活性電極の材料の抵抗率より高い抵抗率の部分の生成、
ｃ）不活性電極の、および電気的絶縁材料の部分の、少なくとも１つの部分上への、電解質材料の層の堆積、
ｄ）イオン化可能金属から発生する金属イオンを電解質材料の層内に拡散させる、電解質材料の層上への前記イオン化可能金属の層の堆積、ならびに、
ｅ）固体電解質およびイオン化可能金属部分をそれぞれ形成する、電解質材料の層およびイオン化可能金属の層のエッチング
のステップを含み、電気的絶縁材料の電気抵抗率の係数、または不活性電極の材料の抵抗率より高い抵抗率の材料の電気抵抗率の係数と、電極の材料の電気抵抗率の係数との間の比が、約１００以上であり、電気的絶縁材料の熱伝導率の係数が、約１０Ｗ・ｍ−１・Ｋ−１以上であるメモリデバイスを製造するための方法に関する。
【００２７】
ステップｂ）の電気的絶縁材料の部分の生成は、前記電気的絶縁材料の層の、基板および不活性電極上への堆積の使用を含むことができ、不活性電極に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が、この堆積に続く。
【００２８】
この方法は、ステップｅ）の電解質材料の層およびイオン化可能金属の層のエッチングの後に、固体電解質および／またはイオン化可能金属部分の周囲の、少なくとも１つの電気的絶縁材料の少なくとも１つの第２の部分の生成のステップをさらに含むことができる。
【００２９】
この、固体電解質の周囲の、および／またはイオン化可能金属部分の、電気的絶縁材料の第２の部分の生成のステップは、固体電解質および／またはイオン化可能金属部分の周囲および上への、前記電気的絶縁材料の層の堆積の使用を含むことができ、イオン化可能金属部分に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が、この堆積に続く。
【００３０】
この方法は、ステップｅ）の電解質材料の層およびイオン化可能金属の層のエッチングの後に、少なくともイオン化可能金属部分上に、導電材料を含む、上部電極の生成のステップをさらに含むことができる。
【００３１】
この方法は、上部電極の生成のステップの後に、第２の電極の周囲の、電気的絶縁材料の少なくとも１つの第３の部分の生成のステップをさらに含むことができる。
【００３２】
この、上部電極の周囲の、電気的絶縁材料の第３の部分の生成のステップは、上部電極の周囲および上への、前記電気的絶縁材料の層の堆積の使用を含むことができ、上部電極に接しての停止を伴う、電気的絶縁材料の前記層の平坦化が、この堆積に続く。
【００３３】
本発明はまた、ＣＢＲＡＭタイプのメモリであって、先に開示したような、前記メモリのメモリポイントを形成する、少なくとも１つのメモリデバイスを備えるメモリに関する。
【００３４】
このメモリは、メモリデバイスと電気的に連結した少なくとも１つのアドレッシングトランジスタをさらに備えることができる。
【００３５】
本発明は、単に表示として、何の制限もなく与えられる実施形態の例の説明を読む際に、添付図面を参照することで、よりよく理解されるであろう。
【図面の簡単な説明】
【００３６】
【図１】従来技術によるＣＢＲＡＭタイプのメモリセルの概略図を示す。
【図２】ＣＢＲＡＭタイプのメモリポイントをアドレッシングするためのマトリクスを示す。
【図３Ａ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｂ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｃ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｄ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｅ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｆ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｇ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｈ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【図３Ｉ】特定の実施形態による、メモリのメモリポイントを形成するための、本発明の主題であるメモリデバイスの製造用の方法のステップを示す。
【発明を実施するための形態】
【００３７】
以下で説明する様々な図の同一、類似または等価の部分には、１つの図から別の図への移動を容易にするために、同一の参照符号が付される。
【００３８】
図に示される様々な部分は、図をより読みやすくするために、必ずしも同一のスケールにより示されるものではない。
【００３９】
様々な実施可能な方法（変形および実施形態）が、互いに矛盾することなく、相互に組合せ可能であるものとして理解されるはずである。
【００４０】
特定の実施形態による、メモリデバイス１００の製造方法のステップを示す、図３Ａ〜３Ｉを参照する。このデバイス１００は、メモリ１０００の単一のメモリポイントを形成するためのものである。図３Ａ〜３Ｉは、メモリデバイス１００により形成される、単一のメモリポイントの製造のみを示す。しかしながら、メモリ１０００の他のメモリポイントも、同時に、および／または図３Ａ〜３Ｉで説明されるメモリデバイス１００に類似する方法で、製造することができる。
【００４１】
図３Ａに示されるように、メモリデバイス１００は、例えばシリコン等の半導体で構成される基板１０２上に製造される。メモリデバイス１００のアドレッシングを実現するために、図３Ａ〜３Ｉには示されていないが、少なくとも１つのアドレッシングトランジスタが、基板１０２内に製造される。一般には、メモリ１０００の各メモリポイントは、例えば、基板１０２の中または上に製造される少なくとも１つのアドレッシングトランジスタにより、制御することができる。特にアドレッシングトランジスタを相互に電気的に連結し、それにより、メモリ１０００のワード線およびビット線を形成するために、配線層（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ  ｌａｙｅｒ）１０４もまた、基板１０２上に形成される。
【００４２】
図３Ｂでは、次いで、導電材料の層１０６が、接続層（ｃｏｎｎｅｃｔｉｏｎｓ  ｌａｙｅｒ）１０４上に堆積する。この導電材料は、例えば、アルミニウム系、および／または銅系、および／または、有利には、ニッケル系またはタングステン系である。この層１０６は、例えば、厚さは約１０ｎｍ〜５００ｎｍである。
【００４３】
図３Ｃに示されるように、次いで、導電層１０６のリソグラフィの生成およびエッチングにより不活性電極１０７を形成して、下部電極が形成される。この不活性電極１０７は、例えば、幅（図３Ｃで示されるｘ軸での大きさ）は約１μｍに等しい。
【００４４】
次いで、電気的絶縁部分１０８が、不活性電極１０７の周囲に生成される。これを実現するために、電気的絶縁材料が、不活性電極１０７上に、およびこの不活性電極１０７の周囲の接続層１０４上に堆積する。次いで、不活性電極１０７に接しての停止を伴う、例えばメカノケミカルタイプの平坦化（ＣＭＰ）が実施され、それにより、図３Ｄに示される部分１０８を形成する。部分１０８および不活性電極１０７の全体の幅は、例えば約８μｍに等しい。さらに、部分１０８の厚さは、実施した平坦化の結果として、不活性電極１０７の厚さにほぼ等しい。
【００４５】
部分１０８を生成するために使用される電気的絶縁材料は、それが不活性電極１０７の材料よりも良好でない導体を形成するように、デバイス１００を越えるための電流の大部分または全部が不活性電極１０７を通過するように選択される。不活性電極１０７の材料および部分１０８の材料はまた、部分１０８の材料の電気抵抗率の係数と、不活性電極１０７の材料の電気抵抗率の係数との間の比が、好ましくは約１００以上であるように選択される。部分１０８の材料は、有利には、その抵抗率の係数が約１０５オーム・ｃｍ以上、または有利には約１０１０オーム・ｃｍ以上、または特に約１０１０オーム・ｃｍ〜１０２０オーム・ｃｍ、例えば１０１４オーム・ｃｍに等しいように選択することができる。さらに、部分１０８の材料は、この材料の熱伝導率の係数が、１０Ｗ・ｍ−１・Ｋ−１以上であるように選択される。これらの部分１０８は、例えば、窒化ホウ素（熱伝導率は約６０Ｗ・ｍ−１・Ｋ−１に等しい）で、および／またはアルミナ（Ａｌ２Ｏ３、熱伝導率は約３０Ｗ・ｍ−１・Ｋ−１に等しい）で形成される。変形例ではまた、部分１０８は２層の材料で形成され、そこでは、上部層（下部層は、接続層１０４と接触している層である）の材料は、上記の熱伝導率および電気的絶縁の条件を満たす材料であることが可能である。下部層は、ＳｉＯ２および／またはＳｉＮ、および／または他の任意の電気的絶縁材料を含むことができる。
【００４６】
図３Ｅに示されるように、次いで、固体電解質を生成するために、層１１０が堆積する。この層１１０は、例えば、カルコゲナイドを含む。カルコゲナイドは、少なくとも１つのカルコゲン元素（元素周期表のＶＩ列の元素）、すなわち酸素、硫黄、セレン、テルル、またはポロニウム、および、より陽性な元素、例えば元素周期表のＩＶ列またはＶ列の元素で、ＩＶ列の元素の場合はヒ素、アンチモン、もしくはビスマスなどで、またはＶ列の元素の場合はゲルマニウム、スズ、もしくは鉛などで構成される合金を指すために用いられる。したがって、使用されるカルコゲナイドは、主にＧｅＳｅ、および／またはＧｅＳ、および／またはＧｅＴｅ、および／またはＡｓＳ、および／またはＡｓＳｅで構成することができる。次いで、イオン化可能金属１１２の層が、層１１０上に堆積する（図３Ｆ）。このイオン化可能金属は、例えば銀、および／または銅、および／または亜鉛である。固体電解質の厚さは、有利には約１０ｎｍ〜５００ｎｍ、および特に約２０ｎｍ〜１８０ｎｍ、および、例えば約５０ｎｍに等しくてよい。イオン化可能金属の層の厚さは、有利には約２ｎｍ〜１００ｎｍ、および有利には約５ｎｍ〜４０ｎｍ、例えば約１５ｎｍに等しくてよい。
【００４７】
カルコゲナイド１１０の層上へのイオン化可能金属１１２の層の堆積の間に、イオン化可能金属１１２の層から発生する金属イオンが、カルコゲナイド１１０の層内に拡散する。部分１０８が、熱伝導率の係数が約１０Ｗ・ｍ−１・Ｋ−１以上である材料を含むという事実の結果として、カルコゲナイド１１０の層が上に堆積する部分１０８および不活性電極１０７により形成される表面の全体にわたって、より均一な温度勾配が得られる。したがって、金属イオンは、カルコゲナイド１１０の層の全体にわたって均一に分布する。カルコゲナイド１１０の層内のイオン濃度は、特に、不活性電極１０７のレベルと、および電気的絶縁部分１０８のレベルとほぼ同様である。
【００４８】
さらに、部分１０８を約１０ｎｍ以上の厚さの電気的絶縁材料で作成することにより、第１に、メモリデバイス１００の動作中の、不活性電極１０７と部分１０８との間の電流漏れのすべてのリスクが防止され、第２に、イオン化可能金属１１２の層が堆積するときに、十分な熱の放出が行われる。さらに、絶縁部分１０８の厚さは、この場合は、デバイス１００に関して発生する機械的ストレスの問題およびトポロジの問題を防止するために、約５００ｎｍより小さいように選択される。
【００４９】
次いで、前に堆積した層１１０および１１２のリソグラフィおよびエッチングが実施され、それにより、固体電解質１１１およびイオン化可能金属部分１１３が形成され、このイオン化可能金属部分１１３は、例えば、不活性電極１０７がメモリデバイス１００のカソードを形成する場合は、メモリデバイス１００のアノードを形成する（図３Ｇ）。
【００５０】
堆積したカルコゲナイドは、本質的にドーピングされていてよい。カルコゲナイド１１０の、すなわち固体電解質１１１のこの層の、例えば熱処理またはＵＶ照射によるドーピングのステップを実施することもまた可能である。熱処理によるドーピングの場合、デバイス１００は、層１１０および１１２が堆積した後で熱処理される。この熱処理の温度は、カルコゲナイド内のイオン化可能金属の拡散を可能にするために、慎重に選択される。熱処理の温度は、有利には、約２００℃〜４００℃で選択することができる。ＵＶ照射（すなわち光分解（ｐｈｏｔｏｄｉｓｓｏｌｕｔｉｏｎ））によるドーピングのステップの場合、デバイス１００は、層１１０および１１２が堆積した後でＵＶ照射を受ける。この場合、ＵＶ線がカルコゲナイド１１０の層に到達することを可能にするため、イオン化可能金属１１２の層の厚さは小さい。イオン化可能金属の所望の量が相当なものである場合、金属の光分解を複数のステップで、すなわち、イオン化可能金属の薄層の堆積に続いて光分解、イオン化可能金属の第２の層の堆積に続いて光分解と、必要な回数だけ繰り返して実行することが可能である。イオン化可能金属の薄層は、有利には約１ｎｍ〜４０ｎｍの厚さの層を指すことが理解される。
【００５１】
さらに、イオン化可能金属１１２の層から発生する金属イオンのカルコゲナイド１１０の層内の濃度を、イオン化可能金属１１２の層に熱処理またはＵＶ照射を実行することにより、増加させることも可能である。カルコゲナイド内のイオン化可能金属の濃度は、約１５％〜５０％であってよい。カルコゲナイド内のイオン化可能金属の濃度の範囲は、有利には約２５％〜３５％にあり、例えば約３０％に等しい。
【００５２】
図３Ｈに示されるように、次いで、例えばＳｉＯ２および／またはＳｉＮを含む電気的絶縁材料の層が、部分１０８上に、およびイオン化可能金属部分１１３上にも堆積する。次いで、イオン化可能金属部分１１３に接しての停止を伴う、材料のこの層の平坦化が実行され、電気的絶縁材料の第２の部分１１４が形成される。
【００５３】
最後に、不活性電極１０７の生成に類似する方法で、上部電極１１６が生成される。この上部電極１１６は、この場合は電気接点として動作し、導電材料、例えばニッケルおよび／またはタングステンを、デバイスの活性電極を形成するイオン化可能金属部分１１３上に、および電気的絶縁材料の第２の部分１１４上に堆積させることにより生成される。次いで、この導電材料は、上部電極１１６を形成するためにエッチングされる。次いで、ＳｉＮおよび／またはＳｉＯ２等の電気的絶縁材料の層が、この上部電極１１６上に、および電気的絶縁材料の第２の部分１１４上に堆積し、その後、上部電極１１６に接しての停止を伴う平坦化が実行され、それにより、電気的絶縁材料の第３の部分１１８が形成される（図３Ｉ）。
【００５４】
一般には、メモリデバイス１００の様々な素子が薄層内に生成され得る、すなわち、厚さが約５００ｎｍ以下の層から生成され得ることになる。メモリデバイス１００の素子がそれから生成される層は、ＰＶＤ（物理蒸着）、ＣＶＤ（化学蒸着）、ＭＯＣＶＤ（有機金属化学蒸着）、または別法として電気分解により、堆積させることができる。
【符号の説明】
【００５５】
１００  メモリデバイス、デバイス
１０２  基板
１０４  配線層、接続層
１０６  導電材料、導電層、層
１０７  不活性電極
１０８  電気的絶縁部分、部分、絶縁部分
１１０  層、カルコゲナイド
１１１  固体電解質
１１２  イオン化可能金属、層
１１３  イオン化可能金属部分
１１４  第２の部分
１１６  上部電極
１１８  第３の部分
１０００  メモリ
【図１】
2011529630.tif 000003
【図２】
2011529630.tif 000004
【図３Ａ】
2011529630.tif 000005
【図３Ｂ】
2011529630.tif 000006
【図３Ｃ】
2011529630.tif 000007
【図３Ｄ】
2011529630.tif 000008
【図３Ｅ】
2011529630.tif 000009
【図３Ｆ】
2011529630.tif 000010
【図３Ｇ】
2011529630.tif 000011
【図３Ｈ】
2011529630.tif 000012
【図３Ｉ】
2011529630.tif 000013
【国際調査報告】
2011529630.tif 000014
2011529630.tif 000015
2011529630.tif 000016
2011529630.tif 000017