(57)【要約】  裏面照明イメージセンサは、画素アレイの複数の感光素子を実装したセンサ層と、センサ層の裏面に隣接する酸化膜層を備える。センサ層は、シード層と、シード層の上に形成されたエピタキシャル層を含み、シード層は、指定されたドーパントがセンサ層の画素アレイ領域に略限定される断面ドーピングプロファイルを有する。このドーピングプロファイルにより、有利な点として、センサ層と酸化膜層との界面において発生する暗電流が低減される。イメージセンサは、デジタルカメラまたはその他の種類のデジタルイメージングデバイスに実装できる。
2011527827.tif 000002
【特許請求の範囲】
【請求項１】
各々が裏面照明用に構成された画素アレイを有する複数のイメージセンサを形成するためのウェハレベル加工方法であって、前記イメージセンサはイメージセンサウェハを使って形成され、前記イメージセンサウェハは基板と、前記基板上に形成された埋め込み酸化膜層と、前記埋め込み酸化膜層上に形成されたシード層を含み、前記方法は、
前記シード層の上に犠牲酸化膜層を形成するステップと、
前記イメージセンサウェハの画素アレイ領域を露出させるステップと、
前記露出された画素アレイ領域内の前記シード層の中にドーパントを注入するステップと、
前記犠牲酸化膜層を除去するステップと、
前記ドープシード層の上にエピタキシャル層を形成するステップと、
前記イメージセンサウェハをさらに加工して、複数のイメージセンサを形成するステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、
前記イメージセンサウェハの画素アレイ領域を露出させる前記ステップは、
前記犠牲酸化膜層の上にフォトレジストを堆積させるステップと、
前記フォトレジストをパターニングして、前記イメージセンサウェハの前記画素アレイ領域を露出させるステップと、
をさらに含み、
前記ドーパントを前記シード層の中に注入した後に、前記フォトレジストの残りの部分が除去されることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
前記犠牲酸化膜層と前記シード層を通って前記埋め込み酸化膜層の表面に延びるアラインメントマークを形成するステップをさらに含むことを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、
前記ドーパントは、ヒ素とリンの一方からなるｎ型ドーパントであることを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、
前記ドーパントは、ボロンとインジウムの一方からなるｐ型ドーパントであることを特徴とする方法。
【請求項６】
請求項１に記載の方法であって、
前記露出された画素アレイ領域内の前記シード層の中にドーパントを注入する前記ステップは、前記ドーパントを、前記犠牲酸化膜層を通じて前記露出された画素アレイ領域内の前記シード層の中に注入するステップをさらに含むことを特徴とする方法。
【請求項７】
請求項１に記載の方法であって、
前記露出された画素アレイ領域内の前記シード層の中にドーパントを注入する前記ステップは、前記露出された画素アレイ領域の各々の前記犠牲酸化膜層に開口部をエッチングするステップと、前記エッチングされた開口部を通じて前記シード層に前記ドーパントを注入するステップをさらに含むことを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、
前記犠牲酸化膜層を除去する前に前記イメージセンサウェハをアニーリングするステップをさらに含むことを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、
前記エピタキシャル層の中に前記画素アレイの感光素子を形成するステップをさらに含むことを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、
前記基板を除去して、前記埋め込み酸化膜層の裏面を露出させるステップをさらに含むことを特徴とする方法。
【請求項１１】
請求項１に記載の方法であって、
前記イメージセンサウェハを前記複数のイメージセンサに分離するステップをさらに含むことを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、
前記イメージセンサウェハは、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハを含むことを特徴とする方法。
【請求項１３】
裏面照明用に構成された画素アレイを有するイメージセンサであって、
前記画素アレイの複数の感光素子を含むセンサ層と、
前記センサ層の裏面に隣接する酸化膜層と、
を備え、
前記センサ層はシード層と、前記シード層の上に形成されたエピタキシャル層を含み、前記シード層は、指定されたドーパントが前記センサ層の画素アレイ領域に略限定される断面ドーピングプロファイルを有することを特徴とするイメージセンサ。
【請求項１４】
請求項１３に記載のイメージセンサであって、
前記ドーパントは、ヒ素とリンの一方からなるｎ型ドーパントであることを特徴とするイメージセンサ。
【請求項１５】
請求項１３に記載のイメージセンサであって、
前記ドーパントは、ボロンとインジウムの一方からなるｐ型ドーパントであることを特徴とするイメージセンサ。
【請求項１６】
請求項１３に記載のイメージセンサであって、
前記ドーパントは、前記シード層の上に形成され、前記シード層の上に前記エピタキシャル層が形成される前に除去される前記犠牲酸化膜層を通じて前記シード層の中に注入されることを特徴とするイメージセンサ。
【請求項１７】
請求項１３に記載のイメージセンサであって、
前記ドーパントは、前記画素アレイ領域内の犠牲酸化膜層の中にエッチングされた開口部を通じて前記シード層の中に注入され、前記犠牲酸化膜層は前記シード層の上に前記エピタキシャル層を形成する前に除去されることを特徴とするイメージセンサ。
【請求項１８】
請求項１３に記載のイメージセンサであって、
前記イメージセンサはＣＭＯＳイメージセンサであることを特徴とするイメージセンサ。
【請求項１９】
デジタルイメージングデバイスであって、
裏面照明用に構成された画素アレイを有するイメージセンサと、
前記イメージセンサの出力を処理してデジタル画像を生成するように構成された１つまたは複数の処理要素と、
を備え、
前記イメージセンサは、
前記画素アレイの複数の感光素子を有するセンサ層と、
前記センサ層の裏面に隣接する酸化膜層と、
を備え、
前記センサ層は、シード層と、前記シード層の上に形成されたエピタキシャル層を備え、前記シード層は、指定されたドーパントが前記センサ層の画素アレイ領域に略限定される断面ドーピングプロファイルを有することを特徴とするデジタルイメージングデバイス。
【請求項２０】
請求項１９に記載のデジタルイメージングデバイスであって、
前記イメージングデバイスはデジタルカメラを備えることを特徴とするデジタルイメージングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタルカメラおよびその他の種類のイメージングデバイスに使用される電子イメージセンサと、より詳しくは、裏面照明イメージセンサの形成に用いられる加工技術に関する。
【背景技術】
【０００２】
一般的な電子イメージセンサは、二次元アレイとして配置された多数の感光性画像素子（「画素」）を有する。このようなイメージセンサは、画素の上に適当なカラーフィルタアレイ（ＣＦＡ）を形成することによって、カラー画像を生成するように構成してもよい。この種のイメージセンサの例は、“Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｌｉｇｈｔ  Ｓｅｎｓｉｔｉｖｉｔｙ”と題する米国特許出願公開第２００７／００２４９３１号明細書において開示されており、同出願を引用によって本願に援用する。
【０００３】
周知のように、イメージセンサは、ＣＭＯＳ（相補型金属酸化膜半導体）回路を使って実装されてもよい。このような構成では、各画素は一般に、シリコン基板上のシリコンセンサ層の中に形成されたフォトダイオードおよびその他の回路素子を有する。一般に１つまたは複数の誘電層がシリコンセンサ層の上に形成され、他の回路素子のほか、相互接続を実現するための多層の配線層が組み込まれる。イメージセンサの、誘電層およびこれに関連する配線層が形成される面が一般に表面と呼ばれ、シリコン基板を持つ面が裏面と呼ばれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／２３５８２９号明細書
【特許文献２】欧州特許出願公開第１，６１２，８６３号明細書
【特許文献３】米国特許出願公開第２００６／１８６５６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表面照明イメージセンサは、被写体であるシーンからの光がイメージセンサの表面に入射するもので、シリコン基板は比較的厚い。しかしながら、イメージセンサの表面に誘電層に関連する配線層およびその他の特徴部が存在することによって、イメージセンサの開口率と量子効率が不利な影響を受けることがある。
【０００６】
裏面照明イメージセンサとは、表面の誘電層に伴う開口率と量子効率の問題に対処するために、厚いシリコン基板を薄くするか、除去して、被写体であるシーンからの光がイメージセンサの裏面に入射するように構成されたイメージセンサである。したがって、入射光は、誘電層の配線層およびその他の特徴部の影響を受けなくなり、開口率と量子効率が改善される。
【０００７】
裏面照明イメージセンサは、シリコン基板の厚さを薄くし、または除去するために、加工が困難な場合がある。たとえば“Ｐｈｏｔｏ−Ｓｅｎｓｏｒ  ａｎｄ  Ｐｉｘｅｌ  Ａｒｒａｙ  ｗｉｔｈ  Ｂａｃｋｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆｏｒｍｉｎｇ  ｔｈｅ  Ｐｈｏｔｏ−Ｓｅｎｓｏｒ”と題する米国特許出願公開第２００７／０１９４３９７号明細書等に開示されているような従来の加工技術では、ダイが大型化し、コスト高となりうる。
【０００８】
裏面照明イメージセンサに伴うまた別の問題は、いわゆる「暗」電流、すなわち、入射光が全くなくても、センサ内で生成される電流に関する。暗電流は、入射光を検出しにくくするため、センサの性能に不利な影響を与える。このような電流は、特に、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）イメージセンサウェハを利用して形成される裏面照明イメージセンサの場合に特に大きな問題となるが、これは暗電流がセンサ層と埋め込み酸化膜層との界面において発生する傾向にあるからである。たとえば、Ｔ．ジョイ他の“Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ａ  Ｐｒｏｄｕｃｔｉｏｎ−Ｒｅａｄｙ，Ｂａｃｋ−Ｉｌｌｕｍｉｎａｔｅｄ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  Ｓｍａｌｌ  Ｐｉｘｅｌｓ”２００７  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．１００７−１００９を参照されたい。
【０００９】
そこで、特にＳＯＩイメージセンサウェハを使用した場合に、暗電流が低減される裏面照明イメージセンサを形成するための加工技術が必要とされている。
【課題を解決するための手段】
【００１０】
本発明の説明のための実施形態では、暗電流が低減された裏面照明イメージセンサが提供される。
【００１１】
本発明の１つの態様によれば、裏面照明イメージセンサを形成する工程が提供される。この工程は、それぞれ、裏面照明用に構成された画素アレイを有する複数のイメージセンサを形成するウェハレベルの工程であり、イメージセンサはイメージセンサウェハを利用して形成される。イメージセンサウェハは、基板と、基板上に形成された埋め込み酸化膜層と、埋め込み酸化膜層の上に形成されたシード層を含む。この工程は、シード層の上に犠牲酸化膜層を形成するステップと、イメージセンサウェハの画素アレイ領域を露出させるステップと、露出された画素アレイ領域内のシード層の中にドーパントを注入するステップと、犠牲酸化膜層を除去するステップと、ドープシード層の上にエピタキシャル層を形成するステップと、イメージセンサウェハをさらに加工して複数のイメージセンサを形成するステップと、を含む。
【００１２】
イメージセンサウェハの画素アレイ領域を露出させるには、たとえば、犠牲酸化膜層の上にフォトレジストを堆積させ、フォトレジストをパターニングすることによって、イメージセンサウェハの画素アレイ領域を露出させてもよい。フォトレジストの残りの部分は、シード層にドーパントを注入した後に除去される。
【００１３】
ドーパントを露出された画素アレイ領域内のシード層に注入するには、たとえば、犠牲酸化膜層を通じて、露出された画素アレイ領域内のシード層にドーパントを注入してもよい。別の例として、ドーパントを露出された画素アレイ領域内のシード層に注入するために、露出された画素アレイ領域の各々の犠牲酸化膜層にエッチングで開口部を形成し、エッチングされた開口部からドーパントをシード層に注入してもよい。
【００１４】
本発明の別の態様によれば、裏面照明イメージセンサは、画素アレイの複数の感光素子を実装したセンサ層と、センサ層の裏面に隣接する酸化膜層を有する。センサ層は、シード層と、シード層の上に形成されたエピタキシャル層を含み、シード層は、指定されたドーパントがセンサ層の画素アレイ領域に略限定されるような断面ドーピングプロファイルを有する。
【発明の効果】
【００１５】
本発明による裏面照射イメージセンサは、有利な態様として、デジタルカメラまたはその他の種類のイメージングデバイスに実装され、これによって、イメージセンサダイの大きさやコストが大幅に増大することなく、このようなデバイスの性能が改善される。
【００１６】
本発明の上記およびその他の目的、特徴、利点は、以下の説明と図面を見れば明らかで
あり、図中、できるかぎり、複数の図面に共通する同じ特徴には同じ参照番号を用いた。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態により構成された裏面照明イメージセンサを備えるデジタルカメラのブロック図である。
【図２】裏面照明イメージセンサの一部の、そのイメージセンサを形成する工程の一例における各段階の断面図であり、ドープされたシリコンシード層を形成する技術を説明する図である。
【図３】本発明の実施形態による、裏面照明イメージセンサの一部の、そのイメージセンサを形成する工程の一例における各段階の断面図である。
【図４】図３の工程例を用いて形成された複数のイメージセンサを含むイメージセンサウェハの平面図である。
【発明を実施するための形態】
【００１８】
本明細書では、本発明をデジタルカメラ、裏面照明イメージセンサおよび、このようなイメージセンサを形成するための加工技術の具体的な実施形態に関連して説明する。しかしながら、理解すべき点として、説明のためのこれらの構成は例として示したにすぎず、本発明の範囲をいかようにも限定するものともみなすべきではない。当業者は、開示された構成が、他の各種のイメージングデバイスおよびイメージセンサにも容易に応用できることがわかるであろう。
【００１９】
図１は、本発明の実施形態におけるデジタルカメラ１０を示す。このデジタルカメラにおいて、被写体であるシーンからの光は、イメージングステージ１２に入力される。イメージングステージは、レンズ、減光フィルタ、アイリスおよびシャッタ等、従来の要素を有していてもよい。光は、イメージングステージ１２によって合焦されて、イメージセンサ１４の上に結像され、イメージセンサは入射光を電気信号に変換する。デジタルカメラ１０はさらに、プロセッサ１６と、メモリ１８と、ディスプレイ２０と、１つまたは複数のその他の入力／出力（Ｉ／Ｏ）要素２２を有する。
【００２０】
図１の実施形態では別の要素として示されているが、イメージングステージ１２はイメージセンサ１４と、おそらくはデジタルカメラ１０の１つまたは複数のその他の要素と一体化させて、小型カメラモジュールを形成してもよい。
【００２１】
イメージセンサ１４は、この実施形態では、ＣＭＯＳイメージセンサであると仮定されるが、他のタイプのイメージセンサを使って本発明を実施してもよい。より詳しくは、イメージセンサ１４は、図３に関して以下に説明する方法で形成される裏面照明イメージセンサであってもよい。イメージセンサは一般に、行と列に配置された複数の画素を含む画素アレイを有し、画素アレイのサンプリングと読み出しに関連するその他の回路、たとえば、信号発生回路、信号処理回路、行列選択回路等を備えていてもよい。このサンプリングおよび読み出し回路は、たとえば、画素アレイから読み出されるアナログ信号を処理するためのアナログ信号プロセッサと、この信号をデジタル形式に変換するためのアナログ−デジタル変換器を含んでいてもよい。デジタルカメラ１０での使用に適した、これらおよびその他の種類の回路は当業者の間で周知であるため、本明細書では説明しない。サンプリングおよび読み出し回路は部分的にイメージセンサの外に配置しても、あるいは、たとえばフォトダイオードおよび画素アレイのその他の要素と共通の集積回路で画素アレイと一体形成してもよい。
【００２２】
イメージセンサ１４は一般に、関連するＣＦＡパターンを有するカラーイメージセンサとして実装される。イメージセンサ１４に使用できるＣＦＡパターンとしては、先に引用した米国特許出願公開第２００７／００２４９３１号明細書において開示されているものがあるが、本発明の他の実施形態では、それ以外のＣＦＡパターンを用いてもよい。別の例としては、従来のベイヤパターンも使用でき、これは“Ｃｏｌｏｒ  Ｉｍａｇｉｎｇ  Ａｒｒａｙ”と題する米国特許第３，９７１，０６５号明細書に開示されており、同特許を引用によって本願に援用する。
【００２３】
プロセッサ１６は、たとえばマイクロプロセッサ、ＣＰＵ（中央処理ユニット）、ＡＳＩＣ（特定用途集積回路）、ＤＳＰ（デジタル信号プロセッサ）またはその他の処理デバイスまたは、これらの複数のデバイスの組み合わせを備えていてもよい。イメージングステージ１２の各種の要素とイメージセンサ１４は、プロセッサ１６から供給されるタイミング信号またはその他の信号によって制御されてもよい。
【００２４】
メモリ１８は、たとえば、ＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ（リードオンリメモリ）、フラッシュメモリ、ディスクベースメモリ、リムーバブルメモリまたはその他の種類の記憶素子等のあらゆる方式のメモリのあらゆる組み合わせで構成されてもよい。
【００２５】
画素アレイのサンプリングと読み出しおよび対応する画像データの処理にかかわる機能はメモリ１８に記憶され、少なくとも部分的にソフトウェアの形で実装され、プロセッサ１６によって実行されてもよい。
【００２６】
イメージセンサ１４によって捕捉された画像は、プロセッサ１６によってメモリ１８の中に保存され、ディスプレイ２０に表示されてもよい。ディスプレイ２０は一般に、アクティブマトリクスカラーＬＣＤ（液晶ディスプレイ）であるが、その他の種類のディスプレイを利用してもよい。その他のＩ／Ｏ要素２２は、たとえば各種のオンスクリーンコントロール、ボタン、その他のユーザインタフェース、ネットワークインタフェース、メモリカードインタフェース等を含んでいてもよい。
【００２７】
図１に示されるタイプのデジタルカメラの動作に関するその他の詳細は、たとえば、先に引用した米国特許出願公開第２００７／００２４９３１号明細書に記載されている。
【００２８】
図１に示されるデジタルカメラは、当業者の間で周知の種類の追加の、または代替の要素を備えていてもよいことがわかるであろう。特に図示されず、本明細書にも記されていない要素は、当業者の間で周知のものの中から選択してもよい。前述のように、本発明は、さまざまな他のデジタルカメラまたはイメージングデバイスに実装してもよい。また、前述のように、本明細書に記載される実施形態の特定の要素は、少なくとも部分的に、イメージングデバイスの１つまたは複数の処理要素によって実行されるソフトウェアの形で実装されてもよい。このようなソフトウェアは、本明細書の教示から容易に実装でき、これは、当業者にとって明らかであろう。
【００２９】
イメージセンサ１４は、シリコン基板またはその他の種類の基板上に作製されてもよい。一般的なＣＭＯＳイメージセンサにおいて、画素アレイの各画素は、その画素における光源レベルを測定するためのフォトダイオードおよびこれに関連する回路を備える。このような回路は、たとえばトランスファゲート、リセットトランジスタ、選択トランジスタ、出力トランジスタ、その他の要素が周知の従来の方法で構成されたものを備えていてもよい。
【００３０】
前述のように、ＳＯＩイメージセンサから形成された裏面照明イメージセンサにおいて発生する問題は、センサ層と埋め込み酸化物層との界面において発生しがちな暗電流に関する。この問題に対処する方法を、図２，３に関して説明する。留意すべき点として、これらの図に示される断面は本発明の各種の態様を明瞭に示すために簡略化されており、必ずしも正確な縮尺ではない。ある実施形態は、明確に示されていないが、説明した一般的な種類のイメージセンサに一般的に関連していると当業者の間で周知の各種のその他の要素を含んでいてもよい。
【００３１】
図２，３に示される技術には一般に、イメージセンサウェハを加工して、それぞれが裏面照明のために構成された画素アレイを有する複数のイメージセンサを形成することがかかわる。図２，３に示されるイメージセンサウェハ２００の一部は概して、イメージセンサの中の特定の１つに対応し、周辺領域により取り囲まれる画素アレイ領域を含むように描かれている。周辺領域は、ボンドパッド領域、またはイメージセンサの他の部分を含むか、あるいはこれと関連付けられていてもよい。別の画素アレイ領域は一般に、イメージセンサウェハを使用して形成される個々のイメージセンサに関連付けられる。
【００３２】
イメージセンサウェハ２００はまた、表面と裏面を有する。前述のように、表面は一般に、イメージセンサの、誘電層とこれに関連付けられる配線層が形成される面を指し、シリコン基板を有する面は裏面と呼ばれる。「表面」と「裏面」という用語は、本明細書において、イメージセンサウェハまたはこのようなウェハから形成されるイメージセンサの特定の面、およびイメージセンサウェハまたは対応するイメージセンサの特定の層の面を指す。
【００３３】
前述のように、図の実施形態は、裏面照明イメージセンサ、すなわち、被写体のシーンからの光がセンサの裏面から画素アレイのフォトダイオードまたはその他の感光素子に入射するイメージセンサに関する。
【００３４】
注意すべき点として、「上（ｏｎ）」、「上（ｏｖｅｒ）」等の用語は、イメージセンサアウェハの層または対応するイメージセンサに関連して使用された場合、広く解釈されるものとし、したがって、１つまたは複数の中間の層またはその他の中間のイメージセンサ特徴部または素子の存在を排除するものとは解釈されない。したがって、本明細書において、ある層が他の層の上に、または他の層の上に形成されているとの記載があった場合、その層は、１つまたは複数の別の層によって後者の層から分離されているかもしれない。
【００３５】
図２，３に示されるイメージセンサウェハ２００は、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハの例である。本発明の別の実施形態では、他の種類のウェハを利用して裏面照明イメージセンサを形成してもよく、たとえば、埋め込み酸化膜層を持たないエピタキシャルウェハまたはバルク半導体ウェハでもよいが、ＳＯＩウェハを用いれば一般に、裏面加工のための、より平滑な表面が提供される。
【００３６】
図２は、イメージセンサウェハ２００の埋め込み酸化膜層の表面の上にドープシリコンシード層を形成するための１つの考えられるウェハレベル工程を示す。この工程は、ステップ（１），（２），（３）を含む。
【００３７】
ステップ（１）は、シリコン基板２０２と、基板上に形成された埋め込み酸化膜（ＢＯＸ）層２０４と、埋め込み酸化膜層の上に形成されたシリコンシード層２０５を含む、出発材料としてのＳＯＩイメージセンサウェハ２００を示す。前述のように、本明細書では、イメージセンサウェハの各種の層は表面と裏面を有するように描かれてもよい。たとえば、埋め込み酸化膜層２０４は、表面２０４Ｆと裏面２０４Ｂを有する。
【００３８】
ステップ（２）において、シリコンシード層２０５のｉｎ−ｓｉｔｕドーピングを行い、図のように、Ｎ＋シリコンシード層２０５'を形成する。Ｎ＋シリコンシード層は、画素アレイがＰＭＯＳ（ｐ型金属酸化膜半導体）回路である場合に使用され、画素アレイがＮＭＯＳ（ｎ型金属酸化膜半導体）回路であれば、Ｐ＋シリコンシード層が用いられる。この例では、ＰＭＯＳ回路であると想定されるため、前述のようにドープシリコンシード層はＮ＋シリコンシード層である。
【００３９】
ステップ（３）において、Ｎ＋シリコンシード層２０５'の上にシリコンエピタキシャル層２１０を成長させ、シリコンエピタキシャル層の中に多数のウェル２１２を形成する。ウェル２１２は一般に、イメージセンサウェハの、あるイメージセンサの画素アレイ領域ではなく、その周辺領域に対応する部分に形成する。
【００４０】
図２に示される工程は、裏面照明イメージセンサの中のセンサ層と埋め込み酸化膜層との界面における暗電流を低減させることができる。しかしながら、出願人は、図のステップ（３）に示されるように、この特定の技術によって、周辺ウェル２１２がＮ＋シリコンシード層２０５'に、または相互に短絡することを発見した。このような周辺ウェルの短絡は、シリコンエピタキシャル層２１０の厚さを増加させることによって防止できるが、これは、望ましくない面として、エピタキシャル層２１０の中で形成される画素アレイの隣接するフォトダイオード間のクロストークの増大の原因となりうる。
【００４１】
図３は、暗電流が低減されるだけでなく、エピタキシャル層の厚さを大幅に増大させることなく、周辺ウェルの短絡を回避する、裏面照明イメージセンサを形成するためのウェハレベル工程を示す。工程は、ステップ（１）から（１０）を含む。
【００４２】
注意すべき点として、以下に説明するイメージセンサ形成工程は、イメージセンサウェハ上のドープシリコンシード層の形成を中心として説明する。イメージセンサ形成のその他の態様、たとえばイメージセンサウェハのセンサ層の中の画素アレイのフォトダイオードおよび関連回路の形成および、回路、導体、ボンドパッド等のその他の特徴部の形成は、当業者の間で周知の従来の技術によって実行してもよい。
【００４３】
ステップ（１）はここでも、シリコン基板２０２と、基板上に形成された埋め込み酸化膜層２０４と、埋め込み酸化膜層の上に形成されたシリコンシード層２０５を含む、出発材料としてのＳＯＩイメージセンサウェハ２００を示す。この実施形態におけるシリコンシード層は、厚さが約５０オングストロームから約０．２マイクロメートル（μｍ）である。
【００４４】
ステップ（２）において、犠牲酸化膜層３００をシリコンシード層２０５の上に形成する。本実施形態における犠牲酸化膜層は、厚さが約５０オングストロームから約２００オングストロームである。
【００４５】
ステップ（３）において、アラインメントマーク３０２をパターニングし、形成するが、これには一般に、フォトレジストの堆積と、これに続く露出、現像、エッチング等のリソグラフィ工程がかかわる。アラインメントマークは、所望のアラインメントマークパターンにしたがってパターニングされ、所望のパターンは一般に、イメージングセンサウェハの加工に使用されているリソグラフィ装置の具体的な種類によって異なる。この例では、アラインメントマーク３０２は犠牲酸化膜層３００とシード層２０５を通り、その下の埋め込み酸化膜層２０４の表面まで延びる。
【００４６】
アラインメントマークは、ポリシリコンであってもよい。このタイプのポリシリコンアラインメントマークを裏面照明イメージセンサの中に形成するための有利な方法は、先に引用した米国特許出願のコダック社ドケット番号第９４８７０号に開示されている。同特許出願中に開示されている１つの実施形態では、アラインメントマークの開口部をエッチングして、その下にある埋め込み酸化膜層の表面を露出させ、開口部から、埋め込み酸化膜層の露出面上へのエピタキシャル成長によってポリシリコンアラインメントマークを形成する。
【００４７】
ステップ（４）において、アラインメントマーク３０２のパターニングの残りのフォトレジストを犠牲酸化膜層３００から削り取る。
【００４８】
ステップ（５）において、フォトレジスト３０４を犠牲酸化膜層３００の上に堆積させ、アラインメントマーク３０２と整合させてパターニングし、画素アレイ領域３０５を露出させる。画素アレイ領域３０５は、このイメージセンサウェハから形成される予定の、あるイメージセンサに関連付けられ、そのイメージセンサの周辺領域は露出させず、フォトレジストによって被覆したままとする。別の実施形態では、フォトレジストの堆積とパターニング以外の方法を使って、イメージセンサウェハの画素アレイ領域を露出させてもよい。
【００４９】
ステップ（６）において、ドーパントを、露出された画素アレイ領域３０５内のシード層２０５の中に注入する。この例のドーパントはｎ型ドーパント、すなわちヒ素であるが、他の実施形態では、リン等の他のｎ型ドーパントも使用できる。前述のように、ｎ型ドーパントはＰＭＯＳ回路に基づく画素アレイに使用され、ｐ型ドーパントはＮＭＯＳ回路に基づく画素アレイに使用される。ｐ型ドーパントとしては、ボロンとインジウムがある。ここでも、この例はＰＭＯＳ回路と想定されているため、ドーパントはｎ型ドーパントである。シード層に注入するためのドーパントの濃度は、約５×１０14原子／ｃｍ3より大きいか、またはこれと等しいが、他の実施形態では他のドーパント濃度も使用できる。
【００５０】
図に示す構成において、ステップ（６）は、ドーパントを、犠牲酸化膜層３００を通って、露出された画素アレイ領域３０５内のシード層２０５の中に注入するステップを含む。他の実施形態では、たとえば、露出された画素アレイ領域内の犠牲酸化膜層に開口部をエッチングし、エッチングによる開口部からシード層の中にドーパントを注入するステップを含んでもよい。後者のエッチング開口部方式は、犠牲酸化膜層の中に注入する方法で実現できるものより深く注入するために使用してもよい。ドーピング作業完了後のシリコンシード層２０５を、本明細書において、ドープシリコンシード層３１０と呼ぶ。
【００５１】
ステップ（７）において、フォトレジスト３０４の残りの部分を犠牲酸化膜層３００から削り取る。
【００５２】
ステップ（８）において、ウェハの上面を洗浄し、その後、アニーリングによってすべての損傷を修復する。
【００５３】
ステップ（９）において、犠牲酸化膜層３００を除去する。
【００５４】
図からわかるように、これらのステップが完了した時のドープシリコンシード層３１０は、ｎ型ドーパント、この例ではヒ素が、画素アレイ領域３０５に略限定されている断面ドーピングプロファイルを有する。したがって、ドープシリコンシード層３１０は、あるイメージセンサの周辺領域にあたるドープされていない部分３１２と、そのイメージセンサの画素アレイ領域にあたるＮ＋ドープ領域３１４を含む。この裏面ドーピングプロファイルにより、埋め込み酸化膜層２０４との界面における暗電流を軽減させ、その一方で、図２に関連して前述したような周辺ウェルの短絡を回避できる。
【００５５】
ステップ（１０）において、シリコンエピタキシャル層３２０を、ドープされていない部分３１０とＮ＋ドープ部３１４を含むドープシリコンシード層３１０の上に成長させる。その結果得られたイメージセンサウェハは、ドープシリコンシード層３１０とシリコンエピタキシャル層３２０を含むセンサ層３３０を有する。エピタキシャル層は、厚さ約１μｍから２０μｍまで成長させてもよい。
【００５６】
その後の加工作業には、たとえば、画素アレイ３４０の、フォトダイオードまたはその他のフォトレジスト素子３４２を含む部分をエピタキシャル層３２０の中に形成するステップが含まれていてもよい。このような素子は、アラインメントマーク３０２と直接または間接的に位置合わせした状態で形成する。
【００５７】
図には示されていないが、さらに別の加工作業をイメージセンサウェハに施して、デジタルカメラ１０のイメージセンサ１４を含む、複数の裏面照明イメージセンサを生産する。説明のための例として、このような別の作業は、エピタキシャル層３２０の表面上に少なくとも１つの誘電層を形成するステップであってもよい。この実施形態における誘電層は多層の誘電材料を含んでいてもよく、たとえば、層間誘電層（ＩＬＤ）や、多層の配線層を分離する金属間誘電層（ＩＭＤ）がある。相互接続、ゲートまたはその他の回路素子をはじめとする各種のイメージセンサ特徴部を、従来の方法によって誘電層の中に形成してもよい。その他の実施形態は、複数の誘電層を備えていてもよく、これらは１つまたは複数の中間層によって分離されてもよい。さらに別の加工作業で形成される誘電層およびその他の層はまた、アラインメントマーク３０２と直接または間接的に位置合わせされる。
【００５８】
誘電層を形成した後に、誘電層の表面にハンドルウェハを取り付ける。ハンドルウェハは、たとえば、低温酸化膜接合(oxide-to-oxide bonding)によって取り付けてもよい。
【００５９】
次に、基板２０２を除去し、埋め込み酸化膜層２０４の裏面を露出させる。基板は、たとえば、研削、研磨またはエッチング法をあらゆる組み合わせで利用して除去してもよい。通常は、基板の全体を除去し、ウェハ裏面に埋め込み酸化膜層２０４を露出させる。別の実施形態、たとえばエピタキシャルまたはバルク半導体ウェハを用いるものにおいて、基板は、完全に除去するのではなく、薄くしてもよい。
【００６０】
基板を除去した後、構造をＣＦＡの上にめくり返し、関係するマイクロレンズをＣＦＡ層の中の埋め込み酸化膜層２０４裏面に形成する。ハンドルウェハが基板としての役割を果たし、当初の基板２０２を除去した後に構造を支持する。一般に、イメージセンサウェハの画素アレイの各々は対応するＣＦＡを有し、このＣＦＡは、センサ層３３０の各感光素子３４２の上に配置されたカラーフィルタ素子を有する。
【００６１】
結果として得られた加工後のイメージセンサウェハは、裏面照明用に構成された複数のイメージセンサへとダイシングされ、その１つがデジタルカメラ１０のイメージセンサ１４である。ウェハダイシング作業について、図４に関連して以下に詳しく説明する。本実施形態においては、ハンドルウェハをダイシングの前に除去せず、永久的なハンドルウェアとし、その一部は、ダイシングによって相互に分離された個々のイメージセンサの一部として残る。
【００６２】
他の実施形態において、一時的なキャリアウェハをハンドルウェハの代わりに使用してもよい。一時的なキャリアウェハは、エポキシ系またはその他の適当な接着剤で付着させてもよい。一時的なキャリアウェハを取り付けた後に、基板２０２を前述のように除去する。ＣＦＡの各々の上を覆う透明カバーを含む透明カバーシートをイメージセンサウェハの裏面に取り付けてから、一時的なキャリアウェハを除去してもよい。このようなガラスカバーの各々は、その対応するＣＦＡの上に配置される中央穴を有していてもよく、さらに、エポキシによって酸化膜層２０４の裏面に固定された周辺支持手段を有していてもよい。一時的なカバーシートは、ガラスその他の透明材料で形成してもよい。このようなカバーシートは、ウェハに１枚のシートとして取り付け、イメージセンサをウェハからダイシングする際に個別のカバーに分割してもよい。一時的なキャリアウェハと透明カバーシートの使用に関する詳細は、先に引用した米国特許出願コダック社ドケット番号第９４８７２号に記載されている。しかしながら、理解すべき点として、このような要素とそれに関連する加工作業の使用は本発明の要求事項ではない。
【００６３】
本発明の特定の実施形態で実行できるその他の作業としては、たとえば、再配線層（ＲＤＬ）導体の形成、パシベーション層の形成、コンタクト配線層の形成がある。
前述のように、図３に示される加工作業は、イメージセンサウェハに適用されるウェハレベルの加工作業である。図４は、複数のイメージセンサ４０２を含むイメージセンサウェハ４００の平面図である。イメージセンサ４０２は、図３に関連して説明したイメージセンサウェハ４００のウェハレベルの加工を通じて形成する。このイメージセンサは、ウェハをダイシングライン４０４に沿ってダイシングすることにより、相互に分離する。イメージセンサ４０２のうちの１つが、図１のデジタルカメラ１０のイメージセンサ１４に対応する。
【００６４】
上記の実施形態は、有利な点として、裏面照明イメージセンサを形成するための改善された加工装置を提供する。たとえば、図３の工程により生産される装置では、ドープシード層３１０が、周辺ウェルの短絡を発生させずに、またはエピタキシャル層３２０を不適切に厚くすることなく、センサ層３３０と埋め込み酸化膜層２０４との界面における暗電流を低減させるように構成される。その結果、入射光検出能力の向上という点で改善された性能を示す裏面照明イメージセンサが提供される。
【００６５】
本発明について、特定の説明のための実施形態に関連して詳細に説明したが、当然のことながら、付属の特許請求範囲に記されている本発明の範囲内で、変更や改変を加えることができる。たとえば、本発明は、別の材料、ウェハ、層、工程ステップ等を用いて、他の種類のイメージセンサやデジタルイメージングデバイスに実装することができる。したがって、実施形態に関連して説明した層の厚さやドーパント濃度等の各種の加工パラメータは、別の実施形態では変えてもよい。これらおよびその他の実施形態は、当業者にとって容易に明らかになるであろう。
【符号の説明】
【００６６】
１０  デジタルカメラ、１２  イメージングステージ、１４  裏面照明イメージセンサ、１６  プロセッサ、１８  メモリ、２０  ディスプレイ、２２  入力／出力（Ｉ／Ｏ）要素、２００  イメージセンサウェハ、２０２  基板、２０４  埋め込み酸化膜（ＢＯＸ）層、２０４Ｂ  埋め込み酸化膜層裏面、２０４Ｆ  埋め込み酸化膜層表面、２０５  シード層、２０５'ドープシード層、２１０  エピタキシャル層、２１２  ウェル、３００  犠牲酸化膜層、３０２  アラインメントマーク、３０４  フォトレジスト、３０５  画素アレイ領域、３１０  ドープシード層、３１２  シード層のドープされていない部分、３１４  シード層のドープ部分、３２０  エピタキシャル層、３３０  センサ層、３４０  画素アレイ、３４２  感光素子、４００  イメージセンサウェハ、４０２  イメージセンサ、４０４  ダイシングライン。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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