(57)【特許請求の範囲】
【請求項１】
第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、
第２のデータ信号と第２のストローブ信号と第２のマスク信号とが入力される第２のパッド部と、
第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、
前記第１のモード及び第２のモードで前記第２のデータ信号と前記第２のストローブ信号と前記第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、
を備えることを特徴とする半導体メモリチップ。
【請求項２】
前記第１の書き込み経路回路が、前記第１のモードで前記第１のストローブ信号及び前記第１のマスク信号に応じて前記第１のデータ信号をメモリコアに書き込むことを特徴とする請求項１に記載の半導体メモリチップ。
【請求項３】
前記第２の書き込み経路回路が、前記交換モードで前記第１のストローブ信号及び前記第１のマスク信号に応じて前記第１のデータ信号を前記メモリコアに書き込むことを特徴とする請求項２に記載の半導体メモリチップ。
【請求項４】
前記第２の書き込み経路回路が、前記第１のモード及び第２のモードで前記第２のストローブ信号及び前記第２のマスク信号に応じて前記第２のデータ信号をメモリコアに書き込むことを特徴とする請求項１に記載の半導体メモリチップ。
【請求項５】
第１のモード及び交換モードでメモリコアのデータをマルチプレクシングし、第１の読み出し経路回路に伝達して第１のパッド部に出力する第１のマルチプレクサと、
前記第１のモードでは、前記第１のパッド部を介して入力される第１のデータ信号と第１のストローブ信号と第１のマスク信号とを第１の書き込み経路回路に伝達し、前記交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、
前記第１のモード及び第２のモードで、第２のパッド部を介して入力される第２のデータ信号と第２のストローブ信号と第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、
を備えることを特徴とする半導体メモリチップ。
【請求項６】
前記第１の書き込み経路回路が、前記第１のモードで前記第１のストローブ信号及び前記第１のマスク信号に応じて前記第１のデータ信号を前記メモリコアに書き込むことを特徴とする請求項５に記載の半導体メモリチップ。
【請求項７】
前記第２の書き込み経路回路が、前記交換モードで前記第１のストローブ信号及び前記第１のマスク信号に応じて前記第１のデータ信号を前記メモリコアに書き込むことを特徴とする請求項６に記載の半導体メモリチップ。
【請求項８】
前記第１のモード及び前記第２のモードで前記メモリコアのデータをマルチプレクシングし、第２の読み出し経路回路に伝達して前記第２のパッド部に出力する第２のマルチプレクサをさらに備えることを特徴とする請求項５に記載の半導体メモリチップ。
【請求項９】
前記第２の書き込み経路回路が、前記第１のモード及び第２のモードで前記第２のストローブ信号及び前記第２のマスク信号に応じて前記第２のデータ信号を前記メモリコアに書き込むことを特徴とする請求項５に記載の半導体メモリチップ。
【請求項１０】
第１のモードでは、第１のパッド部を介して入力される第１のデータ信号と第１のストローブ信号と第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、前記第１のモード及び第２のモードで第２のパッド部を介して入力される第２のデータ信号と第２のストローブ信号と第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、を備える第１の半導体メモリチップと、
第１のモードでは、第３のパッド部を介して入力される第３のデータ信号と第３のストローブ信号と第３のマスク信号とを第３の書き込み経路回路に伝達し、前記交換モードでは、前記第３のデータ信号と、前記第３のストローブ信号と前記第３のマスク信号とを第４の書き込み経路回路に伝達する第３の選択伝達部と、前記第１のモード及び第２のモードで第４のパッド部を介して入力される第４のデータ信号と第４のストローブ信号と第４のマスク信号とを前記第４の書き込み経路回路に伝達する第４の選択伝達部と、を備える第２の半導体メモリチップと、
前記第１のパッド部及び前記第４のパッド部とボンディングによって接続されたパッケージパッド部と、
を備えることを特徴とするマルチチップパッケージ。
【請求項１１】
前記第１の半導体メモリチップが前記交換モードで動作し、前記第２の半導体メモリチップが前記第２のモードで動作することを特徴とする請求項１０に記載のマルチチップパッケージ。
【請求項１２】
前記第２の書き込み経路回路が、前記第１のストローブ信号及び前記第１のマスク信号に応じて前記第１のデータ信号を第１のメモリコアに書き込むことを特徴とする請求項１１に記載のマルチチップパッケージ。
【請求項１３】
前記第４の書き込み経路回路が、前記第４のストローブ信号及び前記第４のマスク信号に応じて前記第４のデータ信号を第２のメモリコアに書き込むことを特徴とする請求項１２に記載のマルチチップパッケージ。
【請求項１４】
前記第１の半導体メモリチップが、前記交換モードで前記第１のメモリコアのデータをマルチプレクシングし、第１の読み出し経路回路を介して前記第１のパッド部に出力する第１のマルチプレクサをさらに備えることを特徴とする請求項１３に記載のマルチチップパッケージ。
【請求項１５】
前記第２の半導体メモリチップが、前記第２のモードで前記第２のメモリコアのデータをマルチプレクシングし、第２の読み出し経路回路を介して前記第４のパッド部に出力する第２のマルチプレクサをさらに備えることを特徴とする請求項１４に記載のマルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込み動作のエラーを防止できるようにしたデータ入力回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリチップは、１回の読み出し命令または書き込み命令によって複数のデータが同時に入出力されるように、多様なデータ出力モードを備える。データ出力モードには、Ｘ１６モード及びＸ３２モードなどがあるが、Ｘ１６モードでは、１６個のデータが同時に入出力され、Ｘ３２モードでは、３２個のデータが同時に入出力される。
【０００３】
図１は、従来技術に係る半導体メモリチップの構成を示した図面である。
【０００４】
同図に示された半導体メモリチップは、第１のデータパッドないし第８のデータパッドＤＱ＜１：８＞と第１のデータストローブパッドＤＳ＜１＞と第１のデータマスクパッドＤＭ＜１＞とで構成された第１のパッド部１１と、第９のデータパッドないし第１６のデータパッドＤＱ＜９：１６＞と第２のデータストローブパッドＤＳ＜２＞と第２のデータマスクパッドＤＭ＜２＞とで構成された第２のパッド部１２と、第１７のデータパッドないし第２４のデータパッドＤＱ＜１７：２４＞と第３のデータストローブパッドＤＳ＜３＞と第３のデータマスクパッドＤＭ＜３＞とで構成された第３のパッド部１３と、第２５のデータパッドないし第３２のデータパッドＤＱ＜２５：３２＞と第４のデータストローブパッドＤＳ＜４＞と第４のデータマスクパッドＤＭ＜４＞とで構成された第４のパッド部１４と、を備える。
【０００５】
このように構成された半導体メモリチップは、データ出力モードに応じて第１のパッド部１１ないし第４のパッド部１４を介してデータが入出力する。特に、ＪＥＤＥＣ（Joint Electron Device Engineering Council）の標準によれば、Ｘ３２モードでは、第１のパッド部１１ないし第４のパッド部１４を介してデータを入出力し、Ｘ１６モードでは、第２のパッド部１２及び第３のパッド部１３を介してデータを入出力する。
【０００６】
一方、半導体産業の発展とユーザの要求に応じて、電子機器はより一層小型化及び軽量化されている。これに主に適用される技術のうちの１つとして、複数の半導体メモリチップをリードフレームに搭載して１つのパッケージで実現されたマルチチップパッケージ（Multi Chip Package）が使用されている。マルチチップパッケージは、特に、小型化と軽量化が求められる携帯用電話機などで実装面積の縮小と軽量化のために多く使用されている。
【０００７】
図２は、図１に示された半導体メモリチップで実現されたマルチチップパッケージの構成を示した図面である。
【０００８】
同図に示すように、マルチチップパッケージ１５は、第１の半導体メモリチップ１６及び第２の半導体メモリチップ１７を備える。Ｘ３２モードで動作するマルチチップパッケージ１５を実現するためには、第１の半導体メモリチップ１６及び第２の半導体メモリチップ１７が共にＸ１６モードで動作しなければならない。したがって、第１の半導体メモリチップ１６のパッド部１６１及び第２の半導体メモリチップ１７のパッド部１７１をマルチチップパッケージ１５のパッド部１５１にボンディング（bonding）しなければならない。
【０００９】
ところが、前述したように、第１の半導体メモリチップ１６及び第２の半導体メモリチップ１７がＸ１６モードで動作する場合、中央に位置したパッド部を介してデータが入出力するので、第１の半導体メモリチップ１６のパッド部１６１とマルチチップパッケージ１５のパッド部１５１とを接続するボンディングの角度が大きくなり、パッケージング（packaging）を難しくする要因として作用する。また、第１の半導体メモリチップ１６のパッド部１６１とマルチチップパッケージ１５のパッド部１５１とを接続するボンディングと、第２の半導体メモリチップ１７のパッド部１７１とマルチチップパッケージ１５のパッド部１５１とを接続するボンディングによって伝送される信号のローディング（loading）に差異が発生する。
【００１０】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第７，９３２，１６１  Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができるようにした半導体メモリチップを提供することにある。
【課題を解決するための手段】
【００１３】
そこで、上記の目的を達成するための本発明に係る半導体メモリチップは、第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、第２のデータ信号と第２のストローブ信号と第２のマスク信号とが入力される第２のパッド部と、第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、前記第１のモード及び第２のモードで前記第２のデータ信号と前記第２のストローブ信号と前記第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、を備えることを特徴とする。
【００１４】
また、上記の目的を達成するための本発明に係る半導体メモリチップは、第１のモード及び交換モードでメモリコアのデータをマルチプレクシングし、第１の読み出し経路回路に伝達して第１のパッド部に出力する第１のマルチプレクサと、前記第１のモードでは、前記第１のパッド部を介して入力される第１のデータ信号と第１のストローブ信号と第１のマスク信号とを第１の書き込み経路回路に伝達し、前記交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、前記第１のモード及び第２のモードで、第２のパッド部を介して入力される第２のデータ信号と第２のストローブ信号と第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、を備えることを特徴とする。
【００１５】
さらに、上記の目的を達成するための本発明に係るマルチチップパッケージは、第１のモードでは、第１のパッド部を介して入力される第１のデータ信号と第１のストローブ信号と第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、前記第１のモード及び第２のモードで第２のパッド部を介して入力される第２のデータ信号と第２のストローブ信号と第２のマスク信号とを前記第２の書き込み経路回路に伝達する第２の選択伝達部と、を備える第１の半導体メモリチップと、第１のモードでは、第３のパッド部を介して入力される第３のデータ信号と第３のストローブ信号と第３のマスク信号とを第３の書き込み経路回路に伝達し、前記交換モードでは、前記第３のデータ信号と前記第３のストローブ信号と前記第３のマスク信号とを第４の書き込み経路回路に伝達する第３の選択伝達部と、前記第１のモード及び第２のモードで第４のパッド部を介して入力される第４のデータ信号と第４のストローブ信号と第４のマスク信号とを前記第４の書き込み経路回路に伝達する第４の選択伝達部と、を備える第２の半導体メモリチップと、前記第１のパッド部及び前記第４のパッド部とボンディングによって接続されたパッケージパッド部と、を備えることを特徴とする。
【発明の効果】
【００１６】
本発明によると、マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術に係る半導体メモリチップの構成を示した図面である。
【図２】図１に示された半導体メモリチップで実現されたマルチチップパッケージの構成を示した図面である。
【図３】本発明の一実施形態に係る半導体メモリチップの構成を示した図面である。
【図４】図３に示された半導体メモリチップに含まれた第１の選択伝達部の構成をより具体的に示した図面である。
【図５】図３に示された半導体メモリチップに含まれた第２の選択伝達部の構成をより具体的に示した図面である。
【図６】本発明の一実施形態に係る半導体メモリチップで実現されたマルチチップパッケージの構成を示した図面である。
【発明を実施するための形態】
【００１８】
以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態によって制限されるものではない。
【００１９】
図３は、本発明の一実施形態に係る半導体メモリチップの構成を示した図面である。
【００２０】
同図に示すように、本実施形態の半導体メモリチップは、メモリコア３と、第１のマルチプレクサ４１と、第２のマルチプレクサ４２と、第３のマルチプレクサ４３と、第４のマルチプレクサ４４と、第１の読み出し経路回路５１と、第２の読み出し経路回路５２と、第３の読み出し経路回路５３と、第４の読み出し経路回路５４と、第１のパッド部６１と、第２のパッド部６２と、第３のパッド部６３と、第４のパッド部６４と、第１の選択伝達部７１と、第２の選択伝達部７２と、第３の選択伝達部７３と、第４の選択伝達部７４と、第１の書き込み経路回路８１と、第２の書き込み経路回路８２と、第３の書き込み経路回路８３と、第４の書き込み経路回路８４と、を備える。
【００２１】
メモリコア３は、データが格納されるメモリセルアレイとビットラインセンスアンプとで構成される。
【００２２】
第１のマルチプレクサ４１は、Ｘ３２モード信号ＭＸ３２または交換モード信号ＭＸ１６Ｓがイネーブルされた状態で読み出し動作が行われる場合、メモリコア３からデータを受信しマルチプレクシングして第１の読み出し経路回路５１に伝達する。第１の読み出し経路回路５１は、入出力ラインと入出力ライン増幅回路とパイプラッチとを備え、第１のマルチプレクサ４１から伝達されたデータを第１のパッド部６１に出力する。ここで、Ｘ３２モード信号ＭＸ３２はＸ３２モード、すなわち、３２個のデータが同時に入出力される場合にイネーブルされ、交換モード信号ＭＸ１６Ｓは、第１のパッド部６１及び第４のパッド部６４を介して１６個のデータが同時に入出力される場合（以下、「交換モード（swap mode）」と呼ぶ）にイネーブルされる。第１のマルチプレクサ４１は、Ｘ３２モード信号ＭＸ３２及び交換モード信号ＭＸ１６Ｓがディスエーブルされた状態で読み出し動作が行われる場合に駆動を中断する。すなわち、第１のマルチプレクサ４１は、Ｘ１６モード、すなわち、第２のパッド部６２及び第３のパッド部６３を介して１６個のデータが同時に出力される読み出し動作で駆動を中断する。
【００２３】
第２のマルチプレクサ４２は、交換モード信号ＭＸ１６Ｓがディスエーブルされた状態で読み出し動作が行われる場合、メモリコア３からデータを受信しマルチプレクシングして第２の読み出し経路回路５２に伝達する。第２の読み出し経路回路５２は、入出力ラインと入出力ライン増幅回路とパイプラッチとを備え、第２のマルチプレクサ４２から伝達されたデータを第２のパッド部６２に出力する。ここで、交換モード信号ＭＸ１６Ｓがディスエーブルされた状態は、Ｘ３２モードまたはＸ１６モード状態で読み出し動作が行われることを意味する。第２のマルチプレクサ４２は、交換モード信号ＭＸ１６Ｓがイネーブルされた状態で、すなわち、交換モードで読み出し動作が行われる場合、駆動を中断する。
【００２４】
第３のマルチプレクサ４３は、交換モード信号ＭＸ１６Ｓがディスエーブルされた状態で読み出し動作が行われる場合、メモリコア３からデータを受信しマルチプレクシングして第３の読み出し経路回路５３に伝達する。第３の読み出し経路回路５３は、入出力ラインと入出力ライン増幅回路とパイプラッチとを備え、第３のマルチプレクサ４３から伝達されたデータを第３のパッド部６３に出力する。ここで、交換モード信号ＭＸ１６Ｓがディスエーブルされた状態は、Ｘ３２モードまたはＸ１６モード状態で読み出し動作が行われることを意味する。第３のマルチプレクサ４３は、交換モードで読み出し動作が行われる場合、駆動を中断する。
【００２５】
第４のマルチプレクサ４４は、Ｘ３２モード信号ＭＸ３２または交換モード信号ＭＸ１６Ｓがイネーブルされた状態で読み出し動作が行われる場合、メモリコア３からデータを受信しマルチプレクシングして第４の読み出し経路回路５４に伝達する。第４の読み出し経路回路５４は、入出力ラインと入出力ライン増幅回路とパイプラッチとを備え、第４のマルチプレクサ４４から伝達されたデータを第４のパッド部６４に出力する。第４のマルチプレクサ４４は、Ｘ３２モード信号ＭＸ３２及び交換モード信号ＭＸ１６Ｓがディスエーブルされた状態で読み出し動作が行われる場合、駆動を中断する。すなわち、第４のマルチプレクサ４４は、Ｘ１６モードで読み出し動作が行われる場合、駆動を中断する。
【００２６】
第１のパッド部６１は、データが入出力される第１のデータパッドないし第８のデータパッドＤＱ＜１：８＞と、第１のデータストローブ信号ＤＱＳ１が入力される第１のデータストローブパッドＤＳ＜１＞と、第１のデータマスク信号ＤＭ１が入力される第１のデータマスクパッドＤＭ＜１＞と、を備える。第２のパッド部６２は、データが入出力される第９のデータパッドないし第１６のデータパッドＤＱ＜９：１６＞と、第２のデータストローブ信号ＤＱＳ２が入力される第２のデータストローブパッドＤＳ＜２＞と、第２のデータマスク信号ＤＭ２が入力される第２のデータマスクパッドＤＭ＜２＞と、を備える。第３のパッド部６３は、データが入出力される第１７のデータパッドないし第２４のデータパッドＤＱ＜１７：２４＞と、第３のデータストローブ信号ＤＱＳ３が入力される第３のデータストローブパッドＤＳ＜３＞と、第３のデータマスク信号ＤＭ３が入力される第３のデータマスクパッドＤＭ＜３＞と、を備える。第４のパッド部６４は、データが入出力される第２５のデータパッドないし第３２のデータパッドＤＱ＜２５：３２＞と、第４のデータストローブ信号ＤＱＳ４が入力される第４のデータストローブパッドＤＳ＜４＞と、第４のデータマスク信号ＤＭ４が入力される第４のデータマスクパッドＤＭ＜４＞と、を備える。
【００２７】
第１の選択伝達部７１は、第１のパッド部６１を介して入力される第１の入力データないし第８の入力データＤＩＮ＜１：８＞と第１のデータストローブ信号ＤＱＳ１と第１のデータマスク信号ＤＭ１とを、Ｘ３２モードで書き込み動作が行われる場合には第１の書き込み経路回路８１に伝達し、交換モードで書き込み動作が行われる場合には第２の書き込み経路回路８２に伝達する。より具体的に、図４に示すように、第１の選択伝達部７１は、ロジックハイレベルにイネーブルされるＸ３２モード信号ＭＸ３２を受信してターンオンされる伝達ゲートＴ７１、Ｔ７３、Ｔ７５によってＸ３２モードで書き込み動作が行われる場合、第１の入力データないし第８の入力データＤＩＮ＜１：８＞と第１のデータストローブ信号ＤＱＳ１と第１のデータマスク信号ＤＭ１とを第１の書き込み経路回路８１に伝達する。また、第１の選択伝達部７１は、ロジックハイレベルにイネーブルされる交換モード信号ＭＸ１６Ｓを受信してターンオンされる伝達ゲートＴ７２、Ｔ７４、Ｔ７６によって交換モードで書き込み動作が行われる場合、第１の入力データないし第８の入力データＤＩＮ＜１：８＞と第１のデータストローブ信号ＤＱＳ１と第１のデータマスク信号ＤＭ１とを第２の書き込み経路回路８２に伝達する。
【００２８】
第２の選択伝達部７２は、第２のパッド部６２を介して入力される第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞と第２のデータストローブ信号ＤＱＳ２と第２のデータマスク信号ＤＭ２とを、Ｘ１６モードまたはＸ３２モードで書き込み動作が行われる場合、第２の書き込み経路回路８２に伝達する。より具体的に、図５に示すように、第２の選択伝達部７２は、ロジックローレベルにディスエーブルされる交換モード信号ＭＸ１６Ｓを受信してターンオンされる伝達ゲートＴ７７、Ｔ７８、Ｔ７９によってＸ１６モードまたはＸ３２モードで書き込み動作が行われる場合、第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞と第２のデータストローブ信号ＤＱＳ２と第２のデータマスク信号ＤＭ２とを第２の書き込み経路回路８２に伝達する。交換モードで書き込み動作が行われる場合、伝達ゲートＴ７７、Ｔ７８、Ｔ７９はターンオフされるので、第２の選択伝達部７２は、第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞と第２のデータストローブ信号ＤＱＳ２と第２のデータマスク信号ＤＭ２とを第２の書き込み経路回路８２に伝達する動作を中断する。
【００２９】
第３の選択伝達部７３は、第３のパッド部６３を介して入力される第１７の入力データないし第２４の入力データＤＩＮ＜１７：２４＞と第３のデータストローブ信号ＤＱＳ３と第３のデータマスク信号ＤＭ３とを、Ｘ１６モードまたはＸ３２モードで書き込み動作が行われる場合、第３の書き込み経路回路８３に伝達する。
【００３０】
第４の選択伝達部７４は、第４のパッド部６４を介して入力される第２５の入力データないし第３２の入力データＤＩＮ＜２５：３２＞と第４のデータストローブ信号ＤＱＳ４と第４のデータマスク信号ＤＭ４とを、Ｘ３２モードで書き込み動作が行われる場合には第４の書き込み経路回路８４に伝達し、交換モードで書き込み動作が行われる場合には第３の書き込み経路回路８３に伝達する。
【００３１】
第１の書き込み経路回路８１は、Ｘ３２モードで書き込み動作が行われる場合、第１の選択伝達部７１から伝達された第１の入力データないし第８の入力データＤＩＮ＜１：８＞を第１のデータストローブ信号ＤＱＳ１及び第１のデータマスク信号ＤＭ１に同期してメモリコア３に書き込む。
【００３２】
第２の書き込み経路回路８２は、交換モードで書き込み動作が行われる場合、第１の選択伝達部７１から伝達された第１の入力データないし第８の入力データＤＩＮ＜１：８＞を第１のデータストローブ信号ＤＱＳ１及び第１のデータマスク信号ＤＭ１に同期してメモリコア３に書き込む。一方、第２の書き込み経路回路８２は、Ｘ１６モードまたはＸ３２モードで書き込み動作が行われる場合、第２の選択伝達部７２から伝達された第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞を第２のデータストローブ信号ＤＱＳ２及び第２のデータマスク信号ＤＭ２に同期してメモリコア３に書き込む。
【００３３】
第３の書き込み経路回路８３は、交換モードで書き込み動作が行われる場合、第４の選択伝達部７４から伝達された第２５の入力データないし第３２の入力データＤＩＮ＜２５：３２＞を第４のデータストローブ信号ＤＱＳ４及び第４のデータマスク信号ＤＭ４に同期してメモリコア３に書き込む。一方、第３の書き込み経路回路８３は、Ｘ１６モードまたはＸ３２モードで書き込み動作が行われる場合、第３の選択伝達部７３から伝達された第１７の入力データないし第２４の入力データＤＩＮ＜１７：２４＞を第３のデータストローブ信号ＤＱＳ３及び第３のデータマスク信号ＤＭ３に同期してメモリコア３に書き込む。
【００３４】
第４の書き込み経路回路８４は、Ｘ３２モードで書き込み動作が行われる場合、第４の選択伝達部７４から伝達された第２５の入力データないし第３２の入力データＤＩＮ＜２５：３２＞を第４のデータストローブ信号ＤＱＳ４及び第４のデータマスク信号ＤＭ４に同期してメモリコア３に書き込む。
【００３５】
以上のように構成された半導体メモリチップの動作を、Ｘ３２モードとＸ１６モードと交換モードとで書き込み動作が行われる場合と読み出し動作が行われる場合とに分けて説明すれば、次のとおりである。
【００３６】
Ｘ３２モードで読み出し動作が行われる場合、第１のマルチプレクサ４１は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第１の読み出し経路回路５１を介して第１のパッド部６１に出力する。また、第２のマルチプレクサ４２は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第２の読み出し経路回路５２を介して第２のパッド部６２に出力する。また、第３のマルチプレクサ４３は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第３の読み出し経路回路５３を介して第３のパッド部６３に出力する。また、第４のマルチプレクサ４４は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第４の読み出し経路回路５４を介して第４のパッド部６４に出力する。
【００３７】
Ｘ３２モードで書き込み動作が行われる場合、第１の書き込み経路回路８１は、第１の選択伝達部７１から伝達された第１の入力データないし第８の入力データＤＩＮ＜１：８＞を第１のデータストローブ信号ＤＱＳ１及び第１のデータマスク信号ＤＭ１に同期してメモリコア３に書き込む。また、第２の書き込み経路回路８２は、第２の選択伝達部７２から伝達された第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞を第２のデータストローブ信号ＤＱＳ２及び第２のデータマスク信号ＤＭ２に同期してメモリコア３に書き込む。また、第３の書き込み経路回路８３は、第３の選択伝達部７３から伝達された第１７の入力データないし第２４の入力データＤＩＮ＜１７：２４＞を第３のデータストローブ信号ＤＱＳ３及び第３のデータマスク信号ＤＭ３に同期してメモリコア３に書き込む。また、第４の書き込み経路回路８４は、第４の選択伝達部７４から伝達された第２５の入力データないし第３２の入力データＤＩＮ＜２５：３２＞を第４のデータストローブ信号ＤＱＳ４及び第４のデータマスク信号ＤＭ４に同期してメモリコア３に書き込む。
【００３８】
Ｘ１６モードで読み出し動作が行われる場合、第２のマルチプレクサ４２は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第２の読み出し経路回路５２を介して第２のパッド部６２に出力する。また、第３のマルチプレクサ４３は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第３の読み出し経路回路５３を介して第３のパッド部６３に出力する。このとき、第１のマルチプレクサ４１及び第４のマルチプレクサ４４は駆動を中断する。
【００３９】
Ｘ１６モードで書き込み動作が行われる場合、第２の書き込み経路回路８２は、第２の選択伝達部７２から伝達された第９の入力データないし第１６の入力データＤＩＮ＜９：１６＞を第２のデータストローブ信号ＤＱＳ２及び第２のデータマスク信号ＤＭ２に同期してメモリコア３に書き込む。また、第３の書き込み経路回路８３は、第３の選択伝達部７３から伝達された第１７の入力データないし第２４の入力データＤＩＮ＜１７：２４＞を第３のデータストローブ信号ＤＱＳ３及び第３のデータマスク信号ＤＭ３に同期してメモリコア３に書き込む。このとき、第１の選択伝達部７１及び第４の選択伝達部７４は、入力データとデータストローブ信号とデータマスク信号とを伝達しない。
【００４０】
交換モードで読み出し動作が行われる場合、第１のマルチプレクサ４１は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第１の読み出し経路回路５１を介して第１のパッド部６１に出力する。また、第４のマルチプレクサ４４は、メモリコア３からデータを受信しマルチプレクシングして生成されたデータを第４の読み出し経路回路５４を介して第４のパッド部６４に出力する。このとき、第２のマルチプレクサ４２及び第３のマルチプレクサ４３は駆動を中断する。
【００４１】
交換モードで書き込み動作が行われる場合、第２の書き込み経路回路８２は、第１の選択伝達部７１から伝達された第１の入力データないし第８の入力データＤＩＮ＜１：８＞を第１のデータストローブ信号ＤＱＳ１及び第１のデータマスク信号ＤＭ１に同期してメモリコア３に書き込む。また、第３の書き込み経路回路８３は、第４の選択伝達部７４から伝達された第２５の入力データないし第３２の入力データＤＩＮ＜２５：３２＞を第４のデータストローブ信号ＤＱＳ４及び第４のデータマスク信号ＤＭ４に同期してメモリコア３に書き込む。このとき、第２の選択伝達部７２及び第３の選択伝達部７３は、入力データとデータストローブ信号とデータマスク信号とを伝達しない。
【００４２】
以上のように動作する半導体メモリチップは、第２のパッド部６２及び第３のパッド部６３を介してデータが入出力されるＸ１６モードとは異なり、第１のパッド部６１及び第４のパッド部６４を介してデータが入出力される交換モードを提供する。すなわち、交換モードは、Ｘ１６モードのように、１回の読み出し命令または書き込み命令によって１６個のデータを同時に入出力することにおいて、Ｘ１６モードと異なるパッド部を用いてデータが入出力され得るように実現される。
【００４３】
図６は、交換モードを提供する半導体メモリチップで実現されたマルチチップパッケージの構成を示した図面である。
【００４４】
同図に示すように、本実施形態のマルチチップパッケージ９１は、第１の半導体メモリチップ９２及び第２の半導体メモリチップ９３を備える。第１の半導体メモリチップ９２は、交換モードで読み出し・書き込み動作を行い、第２の半導体メモリチップ９３は、Ｘ１６モードで読み出し・書き込み動作を行うように設定して、Ｘ３２モードで動作するマルチチップパッケージ９１を実現することができる。したがって、交換モードで読み出し・書き込み動作を行う第１の半導体メモリチップ９２は、パッド部９２１、９２２を介してデータを入出力し、Ｘ１６モードで読み出し・書き込み動作を行う第２の半導体メモリチップ９３は、パッド部９３１を介してデータを入出力する。
【００４５】
このように、交換モードを提供する第１の半導体メモリチップ９２を用いてマルチチップパッケージ９１を実現することにより、第１の半導体メモリチップ９２のパッド部９２１、９２２とマルチチップパッケージ９１のパッド部９１１とを接続するボンディングの角度が大きくなることなく、容易にパッケージングすることができる。また、第１の半導体メモリチップ９２のパッド部９２１、９２２とマルチチップパッケージ９１のパッド部９１１とを接続するボンディングと、第２の半導体メモリチップ９３のパッド部９３１とマルチチップパッケージ９１のパッド部９１１とを接続するボンディングと、によって伝送される信号のローディング差を一定に維持することができる。
【００４６】
本実施形態では、Ｘ１６モードで交換モードを提供する２個の半導体メモリチップを用いてマルチチップパッケージを実現する場合を例に挙げて説明したが、実施形態によっては、多様なデータ出力モードに対する交換モードを提供する複数の半導体メモリチップを用いてマルチチップパッケージを実現することもできる。
【符号の説明】
【００４７】
３    メモリコア
４１〜４４    第１のマルチプレクサないし第４のマルチプレクサ
５１〜５４    第１の読み出し経路回路ないし第４の読み出し経路回路
６１〜６４    第１のパッド部ないし第４のパッド部
７１〜７４    第１の選択伝達部ないし第４の選択伝達部
８１〜８４    第１の書き込み経路回路ないし第４の書き込み経路回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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