(57)【特許請求の範囲】
【請求項１】
基板と、
各々、一方の面が前記基板の表面に配設された複数の薄膜半導体発光素子と、
前記複数の薄膜半導体発光素子の各々の他方の面の央部と少なくとも密着するように設けられた複数のレンズと、
前記央部に対応した開口を有し、前記央部以外の周辺部と接触する接続配線と、
前記央部以外の周辺部と接触する前記接続配線の反対側に設けた黒色絶縁層と、
を備えたことを特徴とする発光パネル。
【請求項２】
隣接する前記レンズは、互いに離間して配設され、
前記接続配線は、前記離間している離間領域まで延在していることを特徴とする請求項１に記載の発光パネル。
【請求項３】
前記レンズは、前記央部と密着する端部の反対側端部が凸形状に形成された柱状体であることを特徴とする請求項１または請求項２に記載の発光パネル。
【請求項４】
前記接続配線は、薄膜金属で構成されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の発光パネル。
【請求項５】
前記凸形状に形成された部分の焦点位置は、前記他方の面からずらした位置に設定されていることを特徴とする請求項３に記載の発光パネル。
【請求項６】
前記レンズの底面積は、前記薄膜半導体発光素子の発光層の面積よりも広いことを特徴とする請求項１乃至請求項５の何れか一項に記載の発光パネル。
【請求項７】
前記接続配線は、前記薄膜半導体発光素子と前記レンズとの間に位置し、前記央部を囲うように配置されている
ことを特徴とする請求項１に記載の発光パネル。
【請求項８】
請求項１乃至請求項７に記載の発光パネルと、
前記発光パネルにより形成された画像を虚像として可視化するための光学系と、
を有するヘッドアップディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロレンズ付発光素子アレイを有する発光パネル、及び、それを備えたヘッドアップディスプレイに関するものである。
【背景技術】
【０００２】
従来、発光素子としては、発光機構の観点から、自発光型素子と非自発光型素子とに分類される。そして、自発光型素子としては、発光ダイオード(Light Emitting Diode：ＬＥＤ、以下、ＬＥＤと称す)、有機エレクトロルミネセンス素子(以下、有機ＥＬ素子と称する)、及び、無機ＥＬ素子等があり、非自発光型素子としては、液晶（ＬＣ）素子などがある。
【０００３】
自発光型素子アレイによる画像表示装置は、複数の自発光型素子が２次元マトリクス状に配置されており、非自発光型素子である液晶等のライトバルブ式による画像表示装置と比較すると、光損失が少ないため効率が高く、直視型の画像表示装置においては、バックライトを使用しないため、軽量化および薄型化が可能である。
【０００４】
また、ヘッドアップディスプレイ（Head Up Display：ＨＵＤ、以下ＨＵＤと称す)、プロジェクタ、リアプロジェクション等の投影型の画像表示装置において、液晶等の非自発光型素子を映像素子に使用する場合は、別途光源が必要であるが、自発光型素子を映像装置に使用する場合には、発光素子自体が光源となるので、光源及び光学系を別途必要としない。したがって、装置の小型化が可能となる。
【０００５】
ＬＥＤで自発光型の映像装置を形成する揚合、２次元単純マトリクスで映像装置を構成することが考えられる。例えば、特許文献１に開示されているように、平面に２次元の発光素子アレイと各配線とを形成する形態等がある。
【０００６】
ＨＵＤは、凹面鏡や反射鏡等の光学素子を有しているため、光路長が長くなってしまう。したがって、凹面鏡に対する光源からの立体角（有効角度）が小さくなる。
【０００７】
例えば、表示倍率５倍のＨＵＤで発光素子アレイを用いる場合、各々の発光素子の配光特性は、ランバーシアン分布となり、光軸方向からの有効角度１０°〜２０°である。この場合の発光素子アレイの光利用効率は、数％程度と極めて低いという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１７７２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、光利用効率を高めるためには、発光素子アレイ上にマイクロレンズアレイを形成することで、配光特性の広がり角を狭め、ＨＵＤの利用可能角度内に入射する光を増加させることが考えられる。
【００１０】
しかしながら、従来の発光素子アレイ及びこれを用いたヘッドアップディスプレイ装置は、例えば、太陽光等の外光がヘッドアップディスプレイ装置に入射すると、凹面鏡及び平面鏡により導光され、発光素子アレイに至る。そして、太陽光（外光）は、発光素子アレイ上に密着して形成されている各マイクロレンズにより発光素子に集光され、局所的に発熱する。この局所的な温度上昇により、輝度低下等の発光素子の特性劣化が生じるという課題があった。
【００１１】
本発明の目的は、外光による薄膜半導体発光素子の局所的な発熱を有効に放熱させる発光パネル及びそれを備えたヘッドアップディスプレイを提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の発光パネル（１）は、基板（１２）と、各々、一方の面（２０）（底面）が前記基板の表面に配設された複数の薄膜半導体発光素子（１１）（発光素子）と、複数の薄膜半導体発光素子の各々の他方の面の央部（２４）と少なくとも密着するように設けられた複数のレンズ（１４）（マイクロレンズ）と、央部に対応した開口を有し、央部以外の周辺部と接触する接続配線（９）と、前記央部以外の周辺部と接触する前記接続配線の反対側に設けた黒色絶縁層（５２）と、を備えたことを特徴とする。（ ）内の記号、文字は例示である。
【００１３】
本発明の発光パネルにおいて、レンズ（マイクロレンズ）を薄膜半導体発光素子に設けられた央部と密着するように設け、かつ、接続配線が央部に対応した開口を有し、央部以外の周辺部と接触して設けられているので、薄膜半導体発光素子において発生する熱を、接続配線を通して導熱し発光パネル外部に有効に放熱することが可能となる。
【００１４】
また、前記目的を達成するために、本発明のヘッドアップディスプレイ（１００）は、発光パネル（１）と、発光パネルにより形成された画像を虚像（４８Ｂ）として可視化するための光学系とを有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、外光による薄膜半導体発光素子の局所的な発熱を有効に放熱させる発光パネル及びそれを備えたヘッドアップディスプレイを提供することができる。
これにより、薄膜半導体発光素子の温度上昇による特性劣化が防止される。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態における画像表示モジュールを説明するための外観斜視図である。
【図２】図１の画像表示モジュールの等価回路を説明するための回路図である。
【図３】画像表示モジュールのアノードドライバＩＣおよびカソードドライバＩＣの構成を説明するための概略構成図である。
【図４】画像表示モジュールの発光素子アレイチップ周辺の平面外観図である。
【図５Ａ】発光素子アレイチップの発光素子アレイの要部を説明する４×４マトリクス画素の平面図である。
【図５Ｂ】発光素子アレイの単位画素の行方向断面図である。
【図５Ｃ】発光素子アレイの単位画素の列方向断面図である。
【図６Ａ】発光素子を作製するための工程断面図である。
【図６Ｂ】発光素子の具体的構成の一例を説明する断面図である。
【図７】本実施形態のヘッドアップディスプレイ装置の動作を説明するための構成図である。
【図８】外光による導熱を説明するための発光素子の断面図である。
【図９Ａ】本発明の第２の実施形態の発光素子アレイチップの発光素子アレイの要部を説明する４×４マトリクス画素の平面図である。
【図９Ｂ】発光素子アレイの単位画素の行方向断面図である。
【図９Ｃ】発光素子アレイの単位画素の列方向断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態について、図１乃至図９Ｃを参照して説明する。なお、各図で同じ構成要素には同一の符号を付している。以下、図面を参照して順次本発明の実施形態を説明する。
【００１８】
（第１の実施形態)
本発明の第１の実施形態について、図１乃至図８を参照して説明する。
【００１９】
（構成)
図１は、本発明の第１の実施形態における画像表示モジュール１の全体を示す外観斜視図である。画像表示モジュール１は、半導体チップ用の実装基板２(例えば、チップオンボード：ＣＯＢ)を有している。実装基板２は、シリコン基板、ガラスエポキシ基板、アルミナ基板、窒化アルミニウム(ＡｌＮ)基板、メタル基板、メタルコア基板等で構成され、表面には図示しない配線パターンなどが形成されている。
【００２０】
実装基板２の表面には、複数の薄膜半導体発光素子(例えば、ＬＥＤ)等により形成された発光素子アレイチップ３、この発光素子アレイチップ３を駆動するための駆動回路であるアノードドライバ集積回路４（以下「アノードドライバＩＣ４」という。）及びカソードソードドライバＩＣ５１、５２が固定されている。
【００２１】
発光素子アレイチップ３とアノードドライバＩＣ４との接続、及び、発光素子アレイチップ３とカソードドライバＩＣ５１、５２との接続は、それぞれ、実装基板２上の図示しない配線パターンにより相互に接続されている。なお、発光素子アレイチップ３とアノードドライバＩＣ４及びカソードドライバＩＣ５１、５２とは、金属ワイヤで互いに電気的に接続する場合は、発光素子アレイチップ３とアノードドライバＩＣ４及びカソードドライバＩＣ５１、５２を、銀ペーストや樹脂を用いて実装基板２上に接着する。
【００２２】
実装基板２は、その表面に枠状のスペーサ６を介して、発光素子アレイチップ３とアノードドライバＩＣ４及びカソードドライバＩＣ５１、５２を保護するカバー７を取り付けている。スペーサ６の厚みは、実装基板２の実装表面から金属ワイヤの最上部までの高さよりも厚く設計されている。カバー７において、発光素子アレイチップ３内の発光素子アレイ８が形成されている表示部分は、透過率８０％以上の材質（例えば、ガラス、アクリル樹脂、ポリカーボネート樹脂等）であることが望ましい。また、このカバー７の前記表示部以外の外周部分は、不透明の材質を利用、又は塗装することで、可視光の透過率を０．１％以下にすることが望ましい。カバー７の外周部分の透過率を０．１％にすることで、発光素子アレイチップ３から出射された光が金属ワイヤやその他のアノードドライバＩＣ４及びカソードドライバＩＣ５１、５２等に反射して像が映りこむ現象を軽減することができる。
【００２３】
実装基板２は、その裏側に、図示しないヒートシンクや金属筐体を取り付けている。実装基板２の裏側とヒートシンクや金属筐体との間には、図示しない絶縁性の放熱ペーストや放熱シートが設けられ、発光素子アレイチップ３からの熱を効率よく放熱するようになっている。なお、実装基板２とスペーサ６、そして、スペーサ６とカバー７とは、それぞれ樹脂等で接着してもよいし、あるいは、実装基板２、スペーサ６およびカバー７に螺子穴を形成し、裏側のヒートシンクや金属筐体と螺子で固定してもよい。スペーサ６とカバー７とは、一体型でもよいし、また、実装基板２とスペーサ６とは、一体型でもよい。
【００２４】
また、画像表示モジュール１内のカソードドライバＩＣを２個設けているが、回路構成によってはカソードドライバＩＣが１個または３個以上でもよく、更に、発光素子アレイチップ３とアノードドライバＩＣおよびカソードドライバＩＣとを図示以外の配置で設けてもよい。また、アノードドライバＩＣとカソードドライバおよびコントローラとが１チップに集積されたＩＣを用いてもよい。
【００２５】
図２は、図１の画像表示モジュール１の等価回路を示す回路図である。簡略化のため、アノードドライバＩＣ４及びカソードドライバＩＣ５１、５２を各々１つずつ用いた場合の構成を説明する。画像表示モジュール１における発光素子アレイチップ３は、例えば、パッシブ型のｍ行ｋ列のＬＥＤドットマトリクスにより構成されている。
【００２６】
行方向(横方向)Ｘは、複数のアノードチャンネルＡｃｈを構成するｋ本のアノード配線９を並列に配置している。また、これらと交差する列方向(縦方向)Ｙは、複数のカソードチャンネルＣｃｈを構成するｍ本のカソード配線１０を平行に配置している。これらの交差箇所は、ｋ×ｍ個のＬＥＤ（１，１）〜ＬＥＤ（ｋ，ｍ）を接続している。なお、各ＬＥＤに付された添え字（ｋ，ｍ）は、行方向のｋ番目、列方向のｍ番目の発光素子１１であるＬＥＤを表している。
【００２７】
列方向Ｙは、ｍ個のアノード区間ＡＬ１〜ＡＬｍが存在する。各アノード配線９は、アノードドライバＩＣ４に接続されている。行方向Ｘには、ｋ個のカソード区間ＣＬ１〜ＣＬｋが存在する。各カソード配線１０は、カソードドライバＩＣ５１または５２に接続されている。カソードドライバを、例えば２個用いる場合には、奇数行のＣｃｈをカソードドライバＩＣ５１、偶数行のＣｃｈを他のカソードドライバＩＣ５２に接続する。
【００２８】
図３は、図２中のアノードドライバＩＣ４及びカソードドライバＩＣ５１、５２の構成を示す概略の構成図である。
【００２９】
アノードドライバＩＣ４は、図示しない制御装置から出力される表示データ（例えば、発光するまたは発光しないを意味する図示しない発光データＤＡ）に応じて、発光素子アレイチップ３の各アノード配線９に接続されている発光素子１１の列に、電流を流す機能を有している。アノードドライバＩＣ４は、例えば、図示しない制御装置から出力されるシリアルな発光データＳＤＡを入力してパラレルな発光データＰＤＡを出力するシフトレジスタ回路４２を有し、この出力側に、ラッチ回路４３が接続されている。ラッチ回路４３は、シフトレジスタ回路４２から出力されたパラレルな発光データＰＤＡをラッチする回路であり、この出力側に、駆動回路４４が接続されている。駆動回路４４は、ラッチ回路４３の出力を増幅する回路であり、この出力側に、複数のアノード配線９が接続されている。
【００３０】
カソードドライバＩＣ５１、５２は、図示しない制御装置から出力されるクロック信号４５およびフレーム信号４６に基づき、発光素子アレイチップ３の各カソード配線１０に接続されている発光素子１１の行を走査する機能を有し、セレクター機能を有するセレクト回路ＳＬ等で構成されている。
【００３１】
ついで、図４は、図１中の発光素子アレイチップ３の平面外形図である。
発光素子アレイチップ３は、基板１２（図５Ｂ参照）を有し、この基板１２上に発光素子アレイ８が形成されている。
【００３２】
複数のアノード配線９及び複数のカソード配線１０は、基板１２の外延部まで延設され、複数のワイヤボンディングパッド等のパッド部１３に接続されている。複数のアノード配線９は、パッド部１３を介してアノードドライバＩＣ４と電気的に接続され、更に、複数のカソード配線１０も、他のパッド部１３を介してカソードドライバＩＣ５１、５２と電気的に接続されている。
【００３３】
発光素子アレイチップ３側の発光素子ピッチとドライバＩＣ側のパッドピッチとが異なる場合は、ドライバＩＣ側のピッチと同一のピッチのパッド部１３を発光素子アレイチップ３内に形成し、図４に示すように傾斜する配線により接続を行う。これにより、パッドピッチを同一に揃えることができる。発光素子ピッチとドライバＩＣ側のパッドピッチとが同一の場合には、接続配線を傾斜させなくてもよい。
【００３４】
ついで、図５Ａは、図４の発光素子アレイ８の部分的な要素を示す４×４マトリックス画素の平面図である.
【００３５】
図５Ａにおいて、列方向(縦方向)Ｙに配置された複数（４本）のアノード配線９と、このアノード配線９に対して直交する行方向（横方向)Ｘに配置された複数（４本）のカソード配線１０とは、図示しない層間絶縁膜により電気的に絶縁されている。アノード配線９及びカソード配線１０の配線材料は、例えば、Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｕ、ＡｕＧｅＮｉ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｕ等のＡｕ系メタル配線材料、あるいは、Ａｌ、Ｎｉ／Ａｌ、Ｎｉ／ＡｌＮｉ、Ｎｉ／ＡｌＳｉＣｕ、Ｔｉ／Ａｌ等のＡｌ系メタル配線材料を使用することができる。なお、これらの配線材料は、層間絶縁膜や薄膜半導体層１７への放熱よりも金属による伝導熱量の方が大きい程度の厚さである。
【００３６】
そして、これらの交差箇所に接続された複数（４×４＝１６個）の発光素子１１が２次元マトリクス状に配置されている。図中において、マトリクスの単位画素は、発光素子１１を囲む破線Ａ１で示されている。マトリクス状に配置された発光素子１１上には、各々にマイクロレンズ１４が形成されている。マイクロレンズ１４は、単位画素内に発光素子１１と等ピッチで並んでおり、その中心は発光素子１１の中心（央部）と同位置に配置されている。マイクロレンズ１４は、発光素子１１から放射された光が効率良く収束するように設計されている。なお、図５Ａに示したマイクロレンズ１４の平面形状は、各々が分離された円形状が好ましいが、隅の丸い方形状でもよい。
【００３７】
図５Ｂは、図５Ａ中の単位画素である破線枠Ａ１中の行方向（横方向Ｘ−１１線による断面）の断面図であり、図５Ｃは、図５Ａ中の単位画素である破線枠Ａ１中の列方向（縦方向Ｙ−１１線による断面）の断面図である。
【００３８】
図５Ｂにおいて、基板１２は、その表面に絶縁膜層１５を形成している。基板１２としては、例えば、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＺｎＯ等の半導体基板、ＡｌＮ、Ａｌ2Ｏ3等のセラミック基板、ガラスエポキシ基板、Ｃｕ、Ａｌ等の金属基板、プラスチック基板を使用できる。絶縁膜層１５は、酸化シリコン、窒化シリコン等の無機系絶縁膜や、ポリイミド等の有機絶縁膜を使用することができる。なお、基板１２に絶縁基板を用いた場合は、絶縁膜層１５は必要としない。
【００３９】
絶縁膜層１５上には、カソード配線１０が形成されており、その上に平滑化層１６が形成されている。平滑化層１６は、塗布型のレジストなどの有機絶縁膜により形成され、後記する薄膜半導体層１７との接合のために、平坦性を付加する絶縁膜である。
【００４０】
平滑化層１６は、その表面に薄膜半導体層１７を接合している。薄膜半導体層１７は、表面から順次、Ｐ型半導体層１９と発光層を含む半導体層１８とＮ型半導体層２０とで構成されている。最下層のＮ型半導体層２０は、平滑化層１６との接合部分となる。発光層を含む半導体層１８は、多重量子井戸（ＭＱＷ：Multi Quantum Well）活性層等を含む層である。Ｐ型半導体層１９は、アノード配線９と接合する部分である。Ｐ型半導体層１９と発光層を含む半導体層１８およびＮ型半導体層２０の一部は、エッチングによりメサ型に形成されている。
【００４１】
Ｐ型半導体層１９の最表面は、発光領域２４及びアノード配線９との接続領域２１から構成され、発光層を含む半導体層１８からの放射光は、発光領域２４から出射される。また、Ｐ型半導体層１９の最表面は、アノード配線９と、接続領域２１で接しておりオーミック接合している。そして、接続領域２１は、アノード配線９の一部で形成されている。
【００４２】
アノード配線９は、隣接するアノード配線９と、分離領域２２、２３によって電気的に分離されている。そして、アノード配線９は、マイクロレンズ１４の外周を超えるまで延在し、分離領域２２、２３および発光領域２４以外の部分に広く形成されている。
【００４３】
アノード配線９とＮ型半導体層２０との間、及び、薄膜半導体層１７の周囲には、層間絶縁膜２５が形成されている。層間絶縁膜２５は、酸化シリコン、窒化シリコン等の無機系絶縁膜や、ポリイミド等の有機系絶縁膜で構成することができる。
【００４４】
アノード配線９及び発光領域２４の最表面であるＰ型半導体層１９の表面上には1つのマイクロレンズ１４が形成され、隣接する発光素子１１上のマイクロレンズ１４は、互いに離間して形成されている。このマイクロレンズ１４の形状は、円柱状体であり、その先端の形状は半球状の凸形状に形成されている。マイクロレンズ１４の構成材料は、エポキシ系やアクリル樹脂等の有機系樹脂等を使用することができる。なお、円柱状体でなくても、例えば、断面四角の四角柱状体であってもよい。
【００４５】
そして、マイクロレンズ１４の焦点位置は、発光領域２４の最表面から上下にずらした範囲に設計されている。これにより、アノード配線９とＰ型半導体層１９の最表面との接する接続領域２１の幅は、発光領域２４の幅が単位画素Ａ１の幅の６０％以下である範囲とすることが望ましい。
【００４６】
図５Ｃにおいても、図５Ｂと同様に、基板１２上に絶縁膜層１５が形成されている。
絶縁膜層１５上には、カソード配線１０が形成されているが、隣接するカソード配線１０とは分離領域２７、２８によって電気的に分離されている。
【００４７】
カソード配線１０上には、図５Ｂと同様に、平滑化層１６が形成されているが、所定領域３０が除去され、カソード配線１０が露出されている。
【００４８】
そして、平滑化層１６は、その表面に薄膜半導体層１７を接合している。薄膜半導体層１７は、表面から順次、Ｐ型半導体層１９と発光層を含む半導体層１８とＮ型半導体層２０とで構成されている。最下層のＮ型半導体層２０は、平滑化層１６との接合部分である。発光層を含む半導体層１８は、多重量子井戸（ＭＱＷ）活性層等を含む層である。Ｐ型半導体層１９は、アノード配線９と接合する部分である。Ｐ型半導体層１９と発光層を含む半導体層１８及びＮ型半導体層２０の一部は、エッチングによりメサ型に形成されている。
【００４９】
Ｎ型半導体層２０とカソード配線１０とは、Ｎコンタクトメタル２６を介して、接続部２９においてオーミック接合している。Ｎコンタクトメタル２６は、その下層に、層間絶縁膜３１がＮコンタクトメタル２６の段切れ防止のために形成されている。層間絶縁膜３１は、酸化シリコン、窒化シリコン等の無機系絶縁膜や、ポリイミド等の有機系絶縁膜を使用することができる。なお、Ｎコンタクトメタルが段切れしない場合は、層間絶縁膜３１は形成しなくてもよい。
【００５０】
Ｐ型半導体層１９の最表面は、アノード配線９と接続領域２１で接しており、オーミック接合している。
【００５１】
アノード配線９とＮ型半導体層２０との間、及び薄膜半導体層１７の周囲には、層間絶縁膜２５が形成されている。層間絶縁膜２５は、酸化シリコン、窒化シリコン等の無機系絶縁膜や、ポリイミド等の有機系絶縁膜を使用することができる。
【００５２】
そして、マイクロレンズ１４は、各々のアノード配線９及びＰ型半導体層１９の表面上に形成されている。
【００５３】
つぎに、発光素子アレイ８及びマイクロレンズ１４の形成工程である、（１）剥離工程、（２）接合工程、（３）発光素子１１形成工程、（４）パシベーション工程、（５）マイクロレンズ１４形成工程、及び、（６）間引き工程について、適宜図面を参照して説明する。
【００５４】
図６Ａ（ａ）〜図６Ａ（ｃ）は、剥離工程の概略図である。図６Ａ（ａ）は、図５Ａの発光素子１１を薄膜半導体層１７で形成する場合の半導体エピタキシャルウエハＥＰＷの概略の構成例を示す断面図である。図６Ａ（ｂ）は、図６Ａ（ａ）に示された発光素子１１を形成する薄膜半導体層１７がエピタキシャル成長用基板ｅ−１２から剥離されるエッチング工程の途中の概略の構成例を示す断面図である。更に、図６Ａ（ｃ）は、図６Ａ（ｂ）のエッチング工程の終了時の概略の構成例を示す断面図である。
【００５５】
図６Ａ（ａ）乃至図６（ｃ）において、エピタキシャル半導体層を成長させるためのエピタキシャル成長用基板ｅ−１２上には、バッファ層３２と、剥離層３３と、発光素子１１が形成される薄膜半導体層１７とが順次積層されている。剥離層３３は、薄膜半導体層１７をエピタキシャル成長用基板ｅ−１２から剥離するために設けられた言わば犠牲層である。薄膜半導体層１７は、剥離層３３と接している図５Ｂおよび図５Ｃを参照して説明した、Ｎ型半導体層２０と、発光層を含む半導体層１８と、最上層のＰ型半導体層１９との積層構造となっている。
【００５６】
すなわち、図５Ａ乃至図５Ｃの発光素子１１は、エピタキシャル成長用基板ｅ−１２を含まないエピタキシャル半導体層（エピタキシャルフィルム）のみを備えた薄膜半導体層１７によって構成される。
【００５７】
（１）剥離工程
図６Ａ（ａ）の剥離層３３は、エッチング液等によるエッチング速度が、薄膜半導体層１７やエピタキシャル成長用基板ｅ−１２のエッチング速度と比較して、エッチング速度が速い層であり、逆に、薄膜半導体層１７内のＮ型半導体層２０と発光層を含む半導体層１８及び最上層のＰ型半導体層１９は、剥離層３３を剥離させるためのエッチング液等によるエッチング速度と比較して、エッチング速度が遅く、剥離層３３のエッチング工程ではエッチングされない半導体層である。
【００５８】
したがって、薄膜半導体層１７の製造方法としては、例えば、図６Ａ（ａ）の半導体エピタキシャルウエハＥＰＷの剥離層３３を、図６Ａ（ｂ）に示すように前記エッチング液等を使用して、そのエッチング速度の差により選択的にエッチングする。そして、図６Ａ（ｃ）に示すように剥離層３３よりも上層の半導体層１７がエピタキシャル成長用基板ｅ−１２から剥離する。
【００５９】
（２）接合工程
剥離された薄膜半導体層１７は、エピタキシャル成長用基板ｅ−１２とは異なる、図５Ｂ及び図５Ｃを参照して説明した基板１２上に、分子間力によって接合される。この接合工程では、薄膜半導体層１７の接合面を適宜活性化処理した後に、基板１２上の所定の位置に密着させ加圧する。接合工程後は、必要に応じて、接合力を向上させるために加熱処理を実施してもよい。また、基板１２上の薄膜半導体層１７が接合される領域には、その表面を平滑化するための図５Ｂおよび図５Ｃの平滑化層１６を予め施してもよい。あるいは、薄膜半導体層１７は、接着性を有する材料を用いた接着層を介して基板１２上に接合してもよい。
【００６０】
なお、薄膜半導体層１７を基板ｅ−１２から剥離し、基板１２に接合する場合には、転写用基板ないし図６Ａ（ｃ）の破線で示す保持体ＲＬＳで薄膜半導体層１７を保持してもよい。この場合、薄膜半導体層１７は、保持する転写用基板ないし保持体ＲＬＳにおいて上側の面を基板１２に接合してもよい。後者の場合、接合後に転写用基板ないし保持体ＲＬＳを除去する。
【００６１】
（３）発光素子１１の形成工程
薄膜半導体層１７を基板１２に接合した後、発光素子１１の形成工程を行う。反応ガス等を用いたドライエッチングないしエッチング液等のウェットエッチング作用により選択的にメサ型にエッチングを行い、各画素単位に薄膜半導体層１７を電気的に分離する前駆状態の発光素子１１を形成する。
【００６２】
その後、図５Ｃに示すように、Ｎ型半導体層２０とカソード配線１０とをオーミック接合させるためのＮコンタクトメタル２６形成工程、Ｐ型半導体層１９とのオーミック接合やアノード配線９を形成するためのメタル形成およびカソード配線１０とアノード配線９等がショートすることを防ぐ（短絡防止用の）層間絶縁膜２５の形成等を適宜行うことで、発光素子１１が形成される。
【００６３】
（４）パシベーション工程
そして、アノード配線９及びＰ型半導体１９の最表面上には、素子の保護の目的で、図示しないパシベーション膜を成膜する。また、このパシベーション膜は、発光素子１１からの発光波長光に対して透過率の高い窒化膜等の材料を選択して使用する。
【００６４】
（５）マイクロレンズ１４の形成（図５Ａ乃至図５Ｃ参照）
アノード配線９及びＰ型半導体１９の最表面上には、各々の発光素子１１上にマイクロレンズ１４を形成する。マイクロレンズ１４の形成方法は、例えば、金型を用いた形成方法や、フォトリソグラフィ工程によりパターニングを行い、熱リフロー作用等を用いて形成してもよい。非発光領域（図４のパッド１３等）は、フォトリソグラフィ工程によりマイクロレンズ１４材料を取り除く。
【００６５】
（ＬＥＤの具体的構成）
図６Ｂは、図６Ａの発光素子１１の具体的構成の一例を説明するための断面図である。
図６Ｂに示される発光素子１１は、たとえば、黄緑色〜赤色の発光波長光を発光する発光素子１１を構成するものである。
【００６６】
図５Ａ、図５Ｂ及び図５Ｃの発光素子１１における薄膜半導体層１７の構成を、図６Ｂを参照して具体的に説明する。
【００６７】
薄膜半導体層１７を構成する最下層のＮ型半導体層２０は、Ｎ型ＧａＡｓ接合層３５と、Ｎ型ＧａＡｓコンタクト層３６とで構成されている。そして、Ｎ型半導体層２０の上層の活性層を含む半導体層１８は、ＡｌyＩｎ1-yＰエッチングストップ層３７と、Ｎ型ＡｌyＩｎ1-yＰクラッド層３８と、活性層としてのＧａyＩｎ1-yＰ井戸層および（ＡｌxＧａ1-x）yＩｎ1-yＰ障壁層の対層が多重積層形成された非ドープの多重量子井戸（ＭＱＷ）活性層３９と、Ｐ型ＡｌyＩｎ1-yＰクラッド層４０とにより構成されている。そして、最上層のＰ型半導体層１９は、Ｐ型ＧａＰコンタクト層４１により構成されている。したがって、発光素子１１において、アノード配線９と接続されるＰ型半導体層１９は、Ｐ型ＧａＰコンタクト層４１となる。なお、図６Ｂにおいては、混晶の元素記号（上記ＡｌyＩｎ1-yＰなど）の記載を省略してある。
【００６８】
Ｎ型ＧａＡｓコンタクト層３６は、発光素子１１の形成工程において、上側（表面側)に位置する層がエッチング等で除去された場合に、露出されて表面上にＮ側コンタクトが形成される。また、ＡｌyＩｎ1-yＰエッチングストップ層３７は、発光素子１１の形成工程で上側に位置する層がエッチング等で除去される場合にエッチングを停止またはエッチング速度を減少させる。そして、多重量子井戸（ＭＱＷ）活性層３９は、Ｎ型ＡｌyＩｎ1-yＰクラッド層３８とＰ型ＡｌyＩｎ1-yＰクラッド層４０とに挟まれて発光層を構成する。
【００６９】
なお、これらの半導体層における混晶比である、Ａｌ組成比、Ｉｎ組成比及びＧａ組成比を示す、ｘ及びｙの値は、格子定数が整合するように０．５、実効的な組成比の値で０．４８〜０．５２の範囲内の値であることが望ましい。そして、多重量子井戸（ＭＱＷ）活性層３９からの発光波長は、エピタキシャル結晶成長工程において、ｘ及びｙの値を上記範囲内で設定することで、波長５８０ｎｍ〜６６０ｎｍの範囲で所望の発光波長（黄緑色〜赤色）を得ることができる。本実施例では多重量子井戸（ＭＱＷ）構造としたが、単一量子井戸（ＳＱＷ：Single Quantum Well）構造としてもよい。
【００７０】
なお、従来の発光素子アレイは、アレイ上にオンチップマイクロレンズアレイを形成するため、発光素子アレイのボンディングパッド上のレンズ材料を除去する必要がある。この発光素子アレイ上のオンチップマイクロレンズアレイの作製方法は、例えば、ガラス上面をドライエッチング法等により、お椀型（レンズ形状を上下反転させた形状）に形成し、塗布型のレンズ材料をフォトリソグラフィによるパターニングを行い、発光素子アレイ上にオンチップマイクロレンズアレイとして張り合わせる方法などが知られている。
【００７１】
（動作、作用)
つぎに、本実施形態の画像表示モジュール１およびそれを備えたヘッドアップディスプレイ装置１００の動作および作用について適宜図面を参照して説明する。
【００７２】
図１の画像表示モジュール１において、発光素子１１から構成されるドットマトリクスの駆動は、カソードドライバＩＣ５１、５２により、図２のカソードチャネルＣｃｈを下から上方向へ走査するパッシブ型で行う。即ち、ある時刻において発光する発光素子１１は、あるカソードチャネルＣｃｈにおけるカソード配線１０上の発光素子１１のみである。
【００７３】
そのため、アノードドライバＩＣ４における図３の各アノードチャネルＡｃｈからの注入電流は、各アノード配線９を介して各発光素子１１に流れる。その後、あるカソード配線１０、及び、カソードドライバＩＣ５１、５２における、あるカソードチャネルＣｃｈを経てカソードドライバＩＣ５１、５２に引き込まれる。
【００７４】
更に、画像表示モジュール１の詳細な動作を説明する。
図３において、表示すべき情報が図示しない制御装置に入力されると、この制御装置が、その表示すべき情報に応じて、シリアルな発光データＳＤＡをアノードドライバＩＣ４に出力する。
【００７５】
すると、発光素子アレイ８の第１行目に含まれる発光素子１１の各々について、シリアル発光データＳＤＡが、アノードドライバＩＣ４内のシフトレジスタ４２に順次格納される。シフトレジスタ４２に格納されたシリアル発光データＳＤＡは、このシフトレジスタ４２によりパラレル発光データＰＤＡに変換された後、ラッチ回路４３に格納される。駆動回路４４は、ラッチ回路４３からの出力信号に基づいて駆動し、この駆動回路４４から定電流がアノード配線９を経由して各発光素子１１のアノード端子に流れる。
【００７６】
このとき、図示しない制御装置から出力されたクロック信号４５及びフレーム信号４６が、カソードドライバＩＣ５１、５２に出力されると、このカソードドライバＩＣ５１、５２内のセレクト回路ＳＬにより、発光素子アレイ８の第１行目のカソード配線１０が選択される。そのため、駆動回路４４は、発光素子アレイ８の第１行目のアノード配線９から第１行目に含まれる発光素子１１に駆動電流を流し、第１行目に含まれる発光素子１１の各々がシリアルな発光データＳＤＡに応じて発光動作し、発光光が放射される。
【００７７】
このような発光動作がカソード配線１０の数（即ち、発光素子アレイ８の行数分)だけ複数回繰り返され、表示すべき情報を含む１画面分の画像の光が出射される。
【００７８】
これらの各発光素子１１から放射された光は、図５Ａ、図５Ｂ及び図５Ｃにおける各マイクロレンズ１４で収束され、画像表示モジュール１から出射し、図７（ａ）に示すように、ヘッドアップディスプレイ装置１００内の平面鏡５１及び凹面鏡５０により反射され、虚像４８Ａができる。また、この虚像４８Ａは、ヘッドアップディスプレイ装置１００外の、例えば、運転者の前方のウィンドウシールド４７に成膜されたハーフミラーを介して、ウィンドウシールド４７前方に、「８０ｋｍ／ｈ」の画像を虚像４８Ｂとして、運転者の「眼」により視認される。
【００７９】
一方、図７（ｂ）に示すように、太陽光等の外光４９がヘッドアップディスプレイ装置１００に入射すると、凹面鏡５０および平面鏡５１により導光され、画像表示モジュール１の発光素子アレイ８へと至る。そして、図８に示すように、斜線太矢印で表記された外光４９は、発光素子アレイ８上の各マイクロレンズ１４により、発光素子１１に集光され局所的に熱が発生する。
【００８０】
発光素子１１に集光され局所的に発生した熱は、発光素子１１に密着して形成されたアノード配線９を有することにより、層間絶縁膜１１及び薄膜半導体層２５よりもアノード配線９を形成する金属の方が熱伝導率が高いため、図８に示すように、太矢印Ｈ１に示す方向に導熱し、発光素子１１全体へ拡散する。また、この拡散した熱は、互いに離間しているマイクロレンズ１４の外部のアノード配線９表面から大気（空気）へと太矢印Ｈ２に示す方向に導熱する。これにより、発光素子アレイ８は、発光素子１１の熱による素子性能劣化を防ぐことができる。
【００８１】
以上のように、本実施形態によれば、太陽光等の外光４９がヘッドアップディスプレイ装置１００へ入射したときに、画像表示モジュール１を構成する発光素子アレイ８上の各マイクロレンズ１４を経由して発光素子１１に集光されることで、局所的に発生した熱の導熱を、発光素子１１に密着するように形成されたアノード配線９を介して、発光素子１１領域外に拡散し導熱することが可能となる。これにより、発光素子１１の熱による素子性能劣化を防ぐことができる。
【００８２】
本実施形態では、複数マイクロレンズ１４は互いに離間している円柱状の形態について説明したが、マイクロレンズの機能として、先端が球面レンズ形状であれば角柱形態でも同様の効果を奏する。
【００８３】
また、複数のマイクロレンズの底面は、薄く連結した形態であってもよい。この場合、マイクロレンズ同士を連結する連結部の熱伝導率を考慮した厚み以下、すなわち、図８を参照して説明した太矢印Ｈ２の導熱効果が大気の場合と同等となる範囲の厚みであればよい。
【００８４】
（第２の実施形態)
（構成)
前記した第１の実施形態では、発光素子１１を接するようにアノード配線９を形成し熱拡散性を高めることによって、太陽光等の外光４９がヘッドアップディスプレイ装置１００に入射し、凹面鏡５０及び平面鏡５１により導光され、発光素子アレイ８へと至り、発光素子アレイ８上の各マイクロレンズ１４によって集光され、発光素子１１内で局所的に発生した熱を素子全体へと拡散させ、発光素子１１の素子性能の劣化を防止する実施形態を示した。
【００８５】
しかしながら、集光した外光４９が、アノード配線９で反射して、例えばマイクロレンズ１４等に吸収されることにより、素子間において温度環境が変化し、素子劣化を招く可能性がある。
【００８６】
そこで、本実施形態では、第１の実施形態の構成の発光素子アレイにおいて、さらに、発光素子１１を接するように形成されたアノード配線９の上層に、ブラックレジスト５２を塗布した形態である。なお、第１の実施形態と同様の構成の部位に関しては、同様の符号を付し、その説明を省略する。
【００８７】
図９Ａ乃至図９Ｃを参照して、ブラックレジスト５２を適用した第２の実施形態における発光素子１１と発光素子アレイ８の４×４マトリクスを説明する。
【００８８】
ブラックレジスト５２は、例えばスピンコート法により塗布される。また、ブラックレジスト５２は、フォトリソグラフィ工程によりパターニングが可能である。ブラックレジスト５２の成分の一例として、ポリイミド樹脂からなるバインダー樹脂と黒色着色剤としてチタンブラック成分とを含むものがある。さらに、ブラックレジスト５２は、光を吸収する光学特性のみならず絶縁性を有する電気的特性を持つ材料である。なお、表面には、第１の実施形態と同様に表面保護のためのパシベーション膜が形成されている。
【００８９】
（動作・作用)
第１の実施形態と同様に、太陽光等の外光４９が集光された場合、アノード配線９上に形成されたブラックレジスト５２により反射が抑制され熱を吸収することにより、周囲の温度環境を一定に保つことができる。このブラックレジスト５２により吸収された熱は、アノード配線９により周囲へ拡散する。
【００９０】
以上のように、第２の実施形態によれば、太陽光等の外光４９が、ヘッドアップディスプレイ装置１００内に入射し、凹面鏡５０および平面鏡５１によって導光され、発光素子１１に接するように形成されたアノード配線９に到達した光は、発光素子１１を接するように形成されたアノード配線９上にパターニングしたブラックレジスト５２により吸収され、アノード配線を通じて周囲へ拡散する。これにより、周囲の温度環境を一定に保ち、発光素子１１の劣化を防ぐことができる。
【００９１】
また、ブラックレジスト５２は、発光領域２４以外の領域からの光を吸収するので、発光部２４から出射される光のコントラストを鮮明にすることができる効果を有する。
【００９２】
またさらに、ブラックレジスト５２は、絶縁性を有することから、アノード配線９上にパターニングする制限を拡張し、発光領域２４を除く領域全面に形成することも可能である。
【００９３】
以上説明したように、本発明の発光パネル、及びそれを備えたヘッドアップディスプレイによれば、太陽光等の外光による発光素子の局所的な発熱を有効に放熱させ、発光素子の温度上昇による特性劣化を防止することが可能となる。
【符号の説明】
【００９４】
１    画像表示モジュール（発光パネル）
２    実装基板
３    発光素子アレイチップ
４    アノードドライバＩＣ
５１、５２    カソードライバＩＣ
６    スペーサ
７    カバー
８    発光素子アレイ
９    アノード配線
１０    カソード配線
１１    発光素子（薄膜半導体発光素子）
１２    基板
ＥＰＷ    半導体エピタキシャルウエハ
ｅ−１２  エピタキシャル成長用基板
１３    パッド部（非発光領域）
１４    マイクロレンズ
１５    絶縁膜層
１６    平滑化層
１７    薄膜半導体層
１８    発光層を含む半導体層
１９    Ｐ型半導体層
２０    Ｎ型半導体層
２１    接続領域
２２、２３    分離領域
２４    発光領域
２５、３１    層間絶縁膜
２６    Ｎコンタクトメタル
２７、２８    分離領域
２９    接続部
３０    所定領域
３２    バッファ層
３３    剥離層
３５    Ｎ型ＧａＡｓ接合層
３６    Ｎ型ＧａＡｓコンタクト層
３７    ＡｌyＩｎ1-yＰエッチングストップ層
３８    Ｎ型ＡｌyＩｎ1-yＰクラッド層
３９    多重量子井戸活性層（ＭＱＷ：ＧａyＩｎ1-yＰ／（ＡｌxＧａ1-x）yＩｎ1-yＰ）
４０    Ｐ型ＡｌyＩｎ1-yＰクラッド層
４１    Ｐ型ＧａＰコンタクト層
４２    シフトレジスタ
４３    ラッチ回路
４４    駆動回路
４５    クロック信号
４６    フレーム信号
４７    ウィンドウシールド
４８Ａ、４８Ｂ    虚像
４９    外光
５０    凹面鏡
５１    平面鏡
５２    ブラックレジスト
Ａ１    単位画素
Ａｃｈ    アノードチャンネル
Ｃｃｈ    カソードチャンネル
ＡＬ１〜ＡＬｍ    アノード区間
ＣＬ１〜ＣＬｋ    カソード区間
ＳＤＡ    シリアルな発光データ
ＰＤＡ    パラレルな発光データ
ＳＬ    セレクト回路
ＲＬＳ    保持体
１００    ヘッドアップディスプレイ装置（ヘッドアップディスプレイ）
【図１】
0005671486.tif 000002
【図２】
0005671486.tif 000003
【図３】
0005671486.tif 000004
【図４】
0005671486.tif 000005
【図５Ａ】
0005671486.tif 000006
【図５Ｂ】
0005671486.tif 000007
【図５Ｃ】
0005671486.tif 000008
【図６Ａ】
0005671486.tif 000009
【図６Ｂ】
0005671486.tif 000010
【図７】
0005671486.tif 000011
【図８】
0005671486.tif 000012
【図９Ａ】
0005671486.tif 000013
【図９Ｂ】
0005671486.tif 000014
【図９Ｃ】
0005671486.tif 000015