(57)【要約】本発明は、タイミング制御装置及びＤＤＩのインターフェース部を新しく設計しないで、特に、ＤＤＩの階調表現、チャンネルの間のオフセットに決定的なＤＡＣ部をすべて変更しない高解像度ディスプレイ駆動システムを開示する。前記高解像度ディスプレイ駆動システムは、タイミング制御装置及びＤＤＩ部を具備する。前記タイミング制御装置は、差動クロック信号及び差動データを生成する。前記ＤＤＩ部は動作指示信号、リセット＆活性化信号及び前記差動クロック信号に応答して、前記差動データに対応される複数個の変換信号らを生成する。ここで、前記タイミング制御装置から前記ＤＤＩ部に伝達するデータの送受信方式はマルチドロップ(Multi Drop)方式及びm-ＬＶＤＳ(mini Low Voltage Differential Signaling)方式のうちで少なくとも一つを適用する。
2011501820.tif 000002
【特許請求の範囲】
【請求項１】
リセット＆活性化信号に応答して活性化信号及び複数個のラインレジスター活性化信号を生成するシフトレジスターアレイと、
並列に入力される複数個の差動データ及び差動クロック信号を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲ(Ｒは定数)ビットのデータ及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号を生成するデータ処理部と、
前記ラインレジスター活性化信号及び動作指示信号に応答して前記データを保存するラインレジスターと、
動作指示信号に応答して前記ラインレジスターから伝達する前記データを直列データに変換するデータ直列変換回路と、及び
前記スイッチ制御信号及び複数個のガンマ基準電圧を利用して、データ直列変換回路で直列に変換された前記データに対応される複数個の変換信号を生成するＤＡＣ部を具備することを特徴とするディスプレイ駆動ＩＣ。
【請求項２】
前記複数個のガンマ基準電圧を生成するガンマ基準電圧発生回路をさらに具備することを特徴とする請求項１に記載のディスプレイ駆動ＩＣ。
【請求項３】
前記動作指示信号及び極性選択信号に応答して前記ＤＡＣ部から出力される複数個の変換信号をバッファリングして出力する出力回路をさらに具備することを特徴とする請求項１に記載のディスプレイ駆動ＩＣ。
【請求項４】
前記シフトレジスターアレイは、
前記複数個のラインレジスター活性化信号のうちで該当ラインレジスター活性化信号を生成する直列で連結された複数個のシフトレジスターを具備して、直列で連結された両方最後のシフトレジスターのうち一側のシフトレジスターは前記第１活性化信号を生成することを特徴とする請求項１に記載のディスプレイ駆動ＩＣ。
【請求項５】
前記ラインレジスターは、
該当ラインレジスター活性化信号に応答して前記データを保存する複数個のシフトレジスターを具備する１次保存シフトレジスターアレイと、及び
前記動作指示信号に応答して前記１次保存シフトレジスターアレイから出力されるデータを保存する複数個のシフトレジスターを、２次保存シフトレジスターアレイを具備することを特徴とする請求項１に記載のディスプレイ駆動ＩＣ。
【請求項６】
前記ＤＡＣ部は、
複数個のコンデンサらと、
前記データに対応して複数個のガンマ基準電圧のうちで該当ガンマ基準電圧を選択する複数個のガンマ基準電圧選択スイッチらと、及び
前記スイッチ制御信号に応答して前記選択されたガンマ基準電圧を前記複数個のコンデンサに充電及び分配させる複数個の充電及び分配スイッチらを具備する複数個の単位ＤＡＣを具備することを特徴とする請求項１に記載のディスプレイ駆動ＩＣ。
【請求項７】
差動クロック信号及び差動データを生成するタイミング制御装置と、及び
動作指示信号、リセット＆活性化信号、極性選択信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号らを生成するＤＤＩ部を具備して、
前記ＤＤＩ部は複数個のＤＤＩを具備して、それぞれのＤＤＩは、
複数個のコンデンサらと、
前記データに対応して複数個のガンマ基準電圧のうちで該当ガンマ基準電圧を選択する複数個のガンマ基準電圧選択スイッチらと、及び
前記スイッチ制御信号に応答して前記選択されたガンマ基準電圧を前記複数個のコンデンサに充電及び分配させる複数個の充電及び分配スイッチらを具備して、
前記タイミング制御装置から前記ＤＤＩ部に伝達するデータの送受信方式はマルチドロップ及びｍ-ＬＶＤＳ方式のうちで少なくとも一つを適用することを特徴とするディスプレイ駆動システム。
【請求項８】
前記ＤＤＩ部は、
前記動作指示信号、前記リセット＆活性化信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号及び第１活性化信号を生成する第１ＤＤＩと、
前記動作指示信号、前記第１活性化信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号及び第２活性化信号を生成する第２ＤＤＩと、
前記動作指示信号、前記第(Ｎ-２、Ｎは定数)活性化信号及び前記差動クロック信号に応答して、前記差動データに対応される複数個の変換信号及び第(Ｎ-１)活性化信号を生成する第(Ｎ-１)１ＤＤＩと、及び
前記動作指示信号、前記第(Ｎ-１)活性化信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号を生成する第ＮＤＤＩを具備することを特徴とする請求項７に記載のディスプレイ駆動システム。
【請求項９】
前記第１ＤＤＩは、
前記リセット＆活性化信号に応答して前記第１活性化信号及びラインレジスター活性化信号を生成するシフトレジスターアレイと、
並列に入力される複数個のビットを具備する差動データ及び差動クロック信号を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲ(Ｒは定数)ビットのデータ及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号を生成するデータ処理部と、
前記ラインレジスター活性化信号及び前記動作指示信号に応答して前記並列差動データを保存するラインレジスターと、
前記動作指示信号に応答して前記ラインレジスターから伝達する並列差動データを直列データに変換するデータ直列変換回路と、及び
前記スイッチ制御信号及び複数個のガンマ基準電圧を利用して前記データ直列変換回路から直列に変換されて印加される前記データに対応される複数個の変換信号を生成するＤＡＣ部を具備して、
前記第２ＤＤＩは、
前記第１活性化信号に応答して前記第２活性化信号及びラインレジスター活性化信号を生成するシフトレジスターアレイと、
並列に入力される複数個のビットを具備する差動データ及び差動クロック信号を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲ(Ｒは定数)ビットのデータ及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号を生成するデータ処理部と、
前記ラインレジスター活性化信号及び前記動作指示信号に応答して前記並列差動データを保存するラインレジスターと、
前記動作指示信号に応答して前記ラインレジスターから伝達する並列差動データを直列データに変換するデータ直列変換回路と、及び
前記スイッチ制御信号及び複数個のガンマ基準電圧を利用して前記データ直列変換回路から直列に変換されて印加される前記データに対応される複数個の変換信号を生成するＤＡＣ部を具備して、
前記第(Ｎ-１)ＤＤＩは、
前記第(Ｎ-２)活性化信号に応答して前記第(Ｎ-１)活性化信号及びラインレジスター活性化信号を生成するシフトレジスターと、
並列に入力される複数個のビットを具備する差動データ及び差動クロック信号を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲビットのデータ及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号を生成するデータ処理部と、
前記ラインレジスター活性化信号及び前記動作指示信号に応答して前記データを保存するラインレジスターと、
前記動作指示信号に応答して前記ラインレジスターから伝達する前記データを直列データに変換するデータ直列変換回路と、及び
前記スイッチ制御信号及び複数個のガンマ基準電圧を利用して前記データ直列変換回路から直列に変換されて印加される前記データに対応される複数個の変換信号を生成するＤＡＣ部を具備して、
前記第ＮＤＤＩは、
前記第(Ｎ-１)活性化信号に応答してラインレジスター活性化信号を生成するシフトレジスターと、
並列に入力される複数個のビットを具備する差動データ及び差動クロック信号を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲビットのデータ及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号を生成するデータ処理部と、
前記ラインレジスター活性化信号及び前記動作指示信号に応答して前記データを保存するラインレジスターと、
前記動作指示信号に応答して前記ラインレジスターから伝達する前記データを直列データに変換するデータ直列変換回路と、及び
前記スイッチ制御信号及び複数個のガンマ基準電圧を利用して前記データ直列変換回路から直列に変換されて印加される前記データに対応される複数個の変換信号を生成するＤＡＣ部を具備することを特徴とする請求項７に記載のディスプレイ駆動システム。
【請求項１０】
前記第１ＤＤＩないし前記第ＮＤＤＩそれぞれは、
前記複数個のガンマ基準電圧を生成するガンマ基準電圧発生回路をさらに具備することを特徴とする請求項９に記載のディスプレイ駆動システム。
【請求項１１】
前記第１ＤＤＩないし前記第ＮＤＤＩそれぞれは、
前記動作制御信号及び極性選択信号に応答して前記ＤＡＣ部から出力される複数個の変換信号をバッファリングして出力する出力回路をさらに具備することを特徴とする請求項９に記載のディスプレイ駆動システム。
【請求項１２】
前記第１ＤＤＩないし前記第ＮＤＤＩに含まれたシフトレジスターアレイは、
それぞれ該当ラインレジスター活性化信号を生成する直列で連結された複数個のシフトレジスターを具備して、直列で連結された両方最後のシフトレジスターのうち一側のシフトレジスターは、前記第２活性化信号ないし前記第Ｎ活性化信号を生成することを特徴とする請求項９に記載のディスプレイ駆動システム。
【請求項１３】
前記第１ＤＤＩないし前記第ＮＤＤＩに含まれた前記ラインレジスターそれぞれは、
ラインレジスター活性化信号に応答して前記データを保存する複数個のシフトレジスターを具備する１次保存シフトレジスターアレイと、及び
前記動作指示信号に応答して前記１次保存シフトレジスターアレイから出力されるデータを保存する複数個のシフトレジスターを具備する２次保存シフトレジスターアレイを具備することを特徴とする請求項９に記載のディスプレイ駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ駆動ＩＣに関するものであり、特に、高解像度を具現することができるディスプレイ駆動ＩＣと前記ディスプレイ駆動ＩＣを具備するディスプレイ駆動システムに関するものである。
【背景技術】
【０００２】
ディスプレイ装置は、映像情報を含んでいるデジタル信号をアナログ信号に変換させて、これをディスプレイパネルを通じて人が見られるようにする機能を遂行する。ＤＡＣ(Digital to Analog Convertor)は、複数個の抵抗を直列で連結させた抵抗ストリング(Resistor String)を利用して、デジタル信号に対応されるアナログ信号を生成する。抵抗ストリングを利用してＮ(Ｎは定数)ビットのデジタル信号をこれに対応されるアナログ信号に変換して使おうとする時は少なくても(２Ｎ+１)個の抵抗が必要である。
【０００３】
ディスプレイ装置の解像度は、ディスプレイパネルを構成するそれぞれの画素(picture element)らが表現することができる明暗及び色の多様性によって決まる。色及び明暗の多様性は、各画素を表現するビットの個数とも係わるが、一つの画素が具現することができる映像データビットの個数が１個ずつ増加する時、抵抗ストリングに含まれなければならない抵抗の個数は２倍ずつ増加する。したがって、ディスフレー装置の解像度が高くなるほど抵抗ストリングの面積が２倍ずつ増加するようになるだけでなく、これによって加えられた抵抗ストリングと連結されたスイッチ(Switch)を追加しなければならないし、加えられたスイッチを駆動するメタルライン(Metal line)及び加えられたスイッチと連結されたメタルラインの増加で前記ＤＡＣを具備するＤＤＩ(Display Driving IC)の面積はおびただしく増加するようになる。
【０００４】
このような短所を克服するために２個のコンデンサ(Capacitor)及びこれらと連結されたスイッチを利用して、デジタル信号をアナログ信号に変換させるＤＡＣが提案された。コンデンサ及びスイッチを利用したＤＡＣは、ディスプレイ装置の解像度が増加しても、これを具現するのに必要な面積が増加しないために、抵抗ストリングを使用する方式に比べてＤＤＩが消費する面積を減少させることができる長所がある。
【０００５】
コンデンサ及びスイッチを利用するＤＡＣの場合デジタル信号をこれに対応されるアナログ信号に変換させる時、一つのコンデンサに、デジタル信号に対応される一定な電圧を充電させた後、他の一つのコンデンサに前記一つのコンデンサに充電された電荷を分配する過程を経るようになる。このような過程は、前記２個のコンデンサに連結されたスイッチらがターンオン及びターンオフされる過程を通じて具現することができるが、充電及び放電に相当な時間を消費する。信号の変換に相当な時間を消費するＤＡＣの短所を解消するためにポイントツーポイント差動信号(point to point differential signal、以下ＰＰＤＳと称する)方式を適用する方法が提案された。ここで、ポイントツーポイントとは、一つの機能ブロックがいくつかの機能ブロックと同時に連結されるマルチドロップ(multi drop)方式に対応されるものとして、連関された二つの機能ブロックが一対一で連結されることを意味する。
【０００６】
図１は、ＰＰＤＳ方式を使用する従来の高解像度のディスプレイ駆動システムの一部分を示す。
【０００７】
図１を参照すると、ディスプレイ駆動システム１００は、複数個のＤＤＩら１２１〜１２８及び前記複数個のＤＤＩら１２１〜１２８に差動データ(ＤＤａｔａ)と差動クロック信号(ＤＣｌｋ)を供給するタイミング制御装置１１０を具備する。タイミング制御装置１１０及び複数個のＤＤＩら１２１〜１２８は、ポイントツーポイント方式のインターフェースを維持する。
【０００８】
タイミング制御装置１１０は、ポイントツーポイント方式で連結されたＤＤＩら１２１〜１２８と差動データ(ＤＤａｔａ)及び差動クロック信号(ＤＣｌｋ)を一対一で送る。それぞれのＤＤＩ１２１〜１２８らは、該当差動データ(ＤＤａｔａ)及び差動クロック信号(ＤＣｌｋ)を利用して、差動データ(ＤＤａｔａ)に対応される複数個の変換信号(Ａ〇〜ＡＮ、Ｎは定数)を出力する。前記複数個の変換信号ら(Ａ〇〜ＡＮ)は、ディスプレイパネルの該当画素ら(図示せず)に伝達する。ここで変換信号らの部材番号としてＡを使ったことは、前記変換信号らがアナログ信号であるためである。
【０００９】
図２は、図１に示されたＤＤＩの内部ブロックダイアグラムである。
【００１０】
図２を参照すると、ＤＤＩは入力部２１０、データ処理部２２０、ＤＡＣ２３０、電圧基準回路２４０及びガンマ基準電圧発生回路２５０を具備する。
【００１１】
入力部２１０は、基準電圧(Ｖｒｅｆ)、基準電流(Ｉｒｅｆ)そして、クロック訂正信号(Clock correction signal、Ｃｌｋ＿ＣＲ)に応答して、差動データ(ＤＤａｔａ)及び差動クロック信号(ＤＣｌｋ)を処理(data process)して、内部クロック信号(ＣＬＫ)及びデータ信号(ＤＡＴＡ)を生成する。差動データ(ＤＤａｔａ)及び差動クロック信号(ＤＣｌｋ)は、差動信号(differential signal)形式を有するが、内部クロック信号(ＣＬＫ)及びデータ信号(ＤＡＴＡ)はＣＭＯＳレベル信号になる。
【００１２】
データ処理部２２０は、前記内部クロック信号(ＣＬＫ)及びデータ信号(ＤＡＴＡ)を利用して、直列データバス(ＤＡＴＡ ＢＵＳ)、ＤＡＣ制御信号(ＤＡＣ control)及び前記クロック訂正信号(Ｃｌｋ＿ＣＲ)を生成する。ＤＡＣ部２３０は、複数個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ、ＶＬＨ、ＶＬＭ、ＶＬＬ)、直列データバス(ＤＡＴＡ ＢＵＳ)及びＤＡＣ制御信号(ＤＡＣ control)を利用して、複数個の変換信号(Ａ〇〜ＡＮ)を生成する複数個のＤＡＣブロックを具備する。電圧基準回路２４０は、基準電圧(Ｖｒｅｆ)及び基準電流(Ｉｒｅｆ)を生成する。ガンマ基準電圧発生回路２５０は、複数個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ、ＶＬＨ、ＶＬＭ、ＶＬＬ)を生成する。
【００１３】
図３は、図２に示されたＤＡＣ部に含まれたＤＡＣブロックの回路図である。
【００１４】
図３を参照すると、ＤＡＣブロックはＶＨ用ＤＡＣ３１０及びＶＬ用ＤＡＣ３２０を具備する。
【００１５】
ＶＨ用ＤＡＣ３１０は、直列データバス(ＤＡＴＡ ＢＵＳ)に含まれたＭＳＢ(ＳＩＧＮ)と残りのビット(ＢＩＴ)及びＤＡＣ制御信号(ＤＡＣ control)に含まれたスイッチ制御信号(Ｓ１、Ｓ２)に応答して、複数個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ、ＶＬＨ、ＶＬＭ、ＶＬＬ)のうち３個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ)をスイチングして第１変換電圧(Ａ０)を出力する。
【００１６】
３個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ)は、ＭＳＢ(ＳＩＧＮ)と残りのビット(ＢＩＴ)によって制御される２個のスイッチ(ＳＷ１、ＳＷ２)及び第１スイッチ制御信号(Ｓ１)によって制御される第３スイッチ(ＳＷ３)のスイチング動作によって第１コンデンサ(Ｃ１)に充電される。第２スイッチ制御信号(Ｓ２)によって制御されるスイチング動作によって第１コンデンサ(Ｃ１)に保存された電荷らは、第２コンデンサ(Ｃ２)に分散する。一般的に第１コンデンサ(Ｃ１)及び第２コンデンサ(Ｃ２)の容量(capacitance)は同一である。
【００１７】
ＶＬ用ＤＡＣ３２０は、直列データバス(ＤＡＴＡ ＢＵＳ)に含まれたＭＳＢ(ＳＩＧＮ)と残りのビット(ＢＩＴ)及びＤＡＣ制御信号(ＤＡＣ control)に含まれたスイッチ制御信号(Ｓ１、Ｓ２)に応答して、複数個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ、ＶＬＨ、ＶＬＭ、ＶＬＬ)のうち残り３個のガンマ基準電圧(ＶＬＨ、ＶＬＭ、ＶＬＬ)をスイチングして第１変換電圧(Ａ０)を出力する。
【００１８】
ＶＬ用ＤＡＣ３２０の動作は、ガンマ基準電圧がお互いに異なるという点以外にはＶＨ用ＤＡＣ３１０の動作と同一であるので以下では説明しない。ここで、３個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ)は残り３個のガンマ基準電圧(ＶＬＨ、ＶＬＭ、ＶＬＬ)に比べて相対的に低い電圧準位を有する。場合によっては陽の電圧準位及び陰の電圧準位のように極性が異なるようになることもある。
【００１９】
前述したところのように、解像度を増加させる時にＤＡＣで使用する抵抗ストリングが占める面積を減少させるためにコンデンサを利用するＤＡＣを使って、タイミング制御装置１１０及び複数個のＤＤＩら１２１〜１２８のインターフェースをポイントツーポイント方式にした場合も技術的に可能である。
【００２０】
しかし、現在ディスプレイシステムのインターフェース標準は、m-ＬＶＤＳ(mini Low Voltage Differential Signaling)方式であるために、ＰＰＤＳ方式をディスプレイシステムに適用するためにはタイミング制御装置及びＤＤＩのインターフェース部を新しく設計しなければならない。特に、ＤＤＩの階調表現、チャンネルの間のオフセットに決定的なＤＡＣ部をすべて変更しなければならないという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする技術的課題は、タイミング制御装置及びＤＤＩのインターフェース部を新しく設計しないで、特に、ＤＤＩの階調表現、チャンネルの間のオフセットに決定的なＤＡＣ部をすべて変更しなくても、高解像度を具現することができるディスプレイ駆動ＩＣを提供することにある。
【００２２】
本発明が解決しようとする他の技術的課題は、高解像度を具現することができるディスプレイ駆動ＩＣを具備するディスプレイ駆動システムを提供することにある。
【課題を解決するための手段】
【００２３】
前記技術的課題を達成するための本発明によるディスプレイ駆動ＩＣは、タイミング制御装置及びＤＤＩ部を具備する。前記タイミング制御装置は差動クロック信号及び差動データを生成する。前記ＤＤＩ部は、動作指示信号、リセット＆活性化信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号らを生成する。ここで、前記タイミング制御装置から前記ＤＤＩ部に伝達するデータの送受信方式は、マルチドロップ(Multi Drop)方式及びm-ＬＶＤＳ(mini Low Voltage Differential Signaling)方式のうちで少なくとも一つを適用する。
【００２４】
前記他の技術的課題を達成するための本発明によるディスプレイ駆動システムは、差動クロック信号及び差動データを生成するタイミング制御装置及び動作指示信号、リセット＆活性化信号、極性選択信号及び前記差動クロック信号に応答して前記差動データに対応される複数個の変換信号らを生成するＤＤＩ部を具備して、前記ＤＤＩ部は複数個のＤＤＩらを具備して、それぞれのＤＤＩは複数個のコンデンサらと、前記データに対応して複数個のガンマ基準電圧のうちで該当ガンマ基準電圧を選択する複数個のガンマ基準電圧選択スイッチらと、及び前記スイッチ制御信号に応答して、前記選択されたガンマ基準電圧を前記複数個のコンデンサに充電及び分配させる複数個の充電及び分配スイッチらを具備して、前記タイミング制御装置から前記ＤＤＩ部に伝達するデータの送受信方式は、マルチドロップ及びm-ＬＶＤＳ方式のうちで少なくとも一つを適用する。
【発明の効果】
【００２５】
本発明による高解像度を具現することができるディスプレイ駆動ＩＣ及び前記駆動ＩＣを具備するディスプレイ駆動システムは、タイミング制御装置とＤＤＩのインターフェース標準であるm-ＬＶＤＳをそのまま使いながらも高解像度ディスプレイを具現することができるという長所がある。
【図面の簡単な説明】
【００２６】
【図１】図１はＰＰＤＳ方式を使用する従来の高解像度のディスプレイ駆動システムの一部分を示す。
【図２】図２は図１に示されたＤＤＩの内部ブロックダイアグラムである。
【図３】図３は図２に示されたＤＡＣ部に含まれたＤＡＣブロックの回路図である。
【図４】図４は本発明によるディスプレイ駆動システムの一部分を示す。
【図５】図５は本発明によるディスプレイ駆動ＩＣのブロックダイアグラムである。
【図６】図６は図５に示された本発明によるディスプレイ駆動ＩＣの実際回路図である。
【図７】図７は図６に示されたデータ直列変換回路６４０を構成する単位変換回路を示す。
【図８】図８は図７に示された単位変換回路に使われる信号らの波形図である。
【発明を実施するための形態】
【００２７】
以下では、本発明の具体的な実施例を、図面を参照して詳しく説明するようにする。
【００２８】
図４は、本発明によるディスプレイ駆動システムの一部分を示す。
【００２９】
図４を参照すると、ディスプレイ駆動システム４００は、m-ＬＶＤＳ(mini Low Voltage Differential Signaling)方式のインターフェースを有するタイミング制御装置４１０及び複数個のＤＤＩら４２１〜４２８を具備する。
【００３０】
タイミング制御装置４１０で生成された差動クロック信号(ＤＣｌｋ)及び差動データ(ＤＤａｔａ)はマルチドロップ方式で複数個のＤＤＩら４２１〜４２８に伝達する。差動クロック信号(ＤＣｌｋ)がマルチドロップ方式で複数個のＤＤＩら４２１〜４２８に伝達することは従来の場合と同一であるが、差動クロック信号(ＤＣｌｋ)がマルチドロップ方式で伝達することは、本発明の核心アイディアのうちの一つである。また、タイミング制御装置４１０と複数個のＤＤＩら４２１〜４２８の間のインターフェースはm-ＬＶＤＳ方式という点も従来の技術と異なる点である。
【００３１】
複数個のＤＤＩら４２１〜４２８それぞれは、差動クロック信号(ＤＣｌｋ)及び差動データ(ＤＤａｔａ)の以外にも、動作指示信号(ＬＯＡＤ)をさらに受信して動作して、動作の開始は活性化指示信号(Ｒ/Ｅｎ、Ｅｏ１〜Ｅｏ７)によって調節される。
【００３２】
複数個のＤＤＩら４２１〜４２８のうち一番目のＤＤＩ４２１は、リセット及び活性化を指示するリセット＆活性化信号(Ｒ/Ｅｎ)によって動作が制御されて、直列で連結された二番目のＤＤＩ４２２の動作を制御する第１活性化信号(Ｅｏ１)を生成する。二番目のＤＤＩ４２２は、前記第１活性化信号(Ｅｏ１)に応答して直列で連結された三番目のＤＤＩ４２３の動作を制御する第２活性化信号(Ｅｏ２)を生成する。直列で連結された残りのＤＤＩら４２３〜４２８も前記のような論理で順次に活性化されて動作される。複数個のＤＤＩら４２１〜４２８それぞれから出力される複数個の変換信号ら(Ａ０〜ＡＮ、Ｎは定数)をディスプレイパネル(Display Panel)に伝達する。
【００３３】
複数個のＤＤＩら４２１〜４２８それぞれに印加される動作指示信号(ＬＯＡＤ)は、データの処理を始めることを指示する信号である。
【００３４】
２ビットである差動クロック信号(ＤＣｌｋ)、２ビット以上の複数個のビットである差動データ(ＤＤａｔａ)がタイミング制御装置４１０から複数個のＤＤＩら４２１〜４２８にそれぞれ並列で伝達する。図４には、差動データ(ＤＤａｔａ)が１２ビットで示されているが、これは例を挙げただけで、システムによって変わるようになるであろう。
【００３５】
従来のタイミング調節(Timing Controller)ＩＣとインターフェースＩＣらの間で送受信される信号は、システムまたはＩＣで使用する一番高い電源電圧と一番低い電源電圧との間でスイングしたので、これらの間のデータ伝送速度が遅くて、電流消耗量が多くてＥＭＩ(Electromagnetic Interference)特性が悪いという短所があった。これを改善するために提案されたＬＶＤＳ方式は、前記送受信される信号の大きさを減少させて使用するものであるので、ＲＳＤＳ(Reduced Signal Differential Signaling)方式とも言うが、従来に使ったＴＴＬ(Transistor-Transistor Level)または、ＣＭＯＳレベルを使用する技術に比べてＥＭＩ特性が改善されて伝送速度が向上する。
【００３６】
現在ディスプレイシステムのインターフェース標準として使っているm-ＬＶＤＳ方式は、上述したＬＶＤＳに比べてスイング電圧の大きさをさらに減少させて使用する方式である。スイングされる電圧の大きさがよほど小さいために、m-ＬＶＤＳ方式は、消費電力の減少、低いＥＭＩ特性、原価の節減及び伝送速度を向上させることができる長所がある。したがって、高解像度ＬＣＤパネル(Liquid Crystal Display Panel)に使用することができる可能性を提供することができる技術であると言える。
【００３７】
図５は、本発明によるディスプレイ駆動ＩＣのブロックダイアグラムである。
【００３８】
図５に示されたディスプレイ駆動ＩＣは、高解像度を具現することができることで、図４に示された複数個のＤＤＩら４２１〜４２８それぞれに使われる。
【００３９】
図５を参照すると、ディスプレイ駆動ＩＣ４２１は図４に示されたＤＤＩらのうちで一番目のＤＤＩ４２１として、シフトレジスターアレイ５１０、データ処理部５２０、ラインレジスター５３０、データ直列変換回路５４０、ＤＡＣ部５５０、ガンマ基準電圧発生回路５６０及び出力回路５７０を具備する。
【００４０】
シフトレジスターアレイ(Shift Register Array)５１０は、リセット＆活性化信号(Ｒ/Ｅｎ)に応答してラインレジスター(Line Register)５３０を活性化させるラインレジスター活性化信号(ＬＥＮ)及び直列で連結されたＤＤＩ(図４の４２２)を活性化させることを指示する第１活性化信号(Ｅｏ１)を生成する。図５にはシフトレジスターアレイ５１０に一つのシフトレジスターが含まれているもののように示されているものの、実際には複数個のシフトレジスターが含まれているし、ラインレジスター活性化信号(ＬＥＮ)は、前記複数個のシフトレジスターからそれぞれ一つずつ生成される。図４を参照すると、第１活性化信号(Ｅｏ１)は二番目のＤＤＩ４２２に伝達する。
【００４１】
データ処理部５２０は、タイミング制御回路４１０から並列に入力される複数個の差動データ(ｍ-ＤＡＴＡ１〜ｍ-ＤＡＴＡＭ、Ｍは定数)及び差動クロック信号(m-ＤＣｌｋ)を利用してｋ(ｋは定数)個のラインを通じて並列に出力されるＲ(Ｒは定数)ビットデータ(ＤＡＴＡ)及びｌ(ｌは定数)個のラインを通じて出力されるスイッチ制御信号(Ｓ)を生成する。
【００４２】
画素に対応される単位データ(ＤＡＴＡ)は、ラインレジスター５３０及びデータ直列変換回路５４０を経由してＤＡＣ部５５０に伝達して、図３を参照すると、ＭＳＢ(Most Significant Bit)であるサインビット(ＳＩＧＮ)及び残り複数個のビットで構成されるデータビット(ＢＩＴ)に対応される。サインビット(ＳＩＧＮ)は、第１スイッチ(ＳＷ１)の開閉を調整して第１ガンマ基準電圧(ＶＨＨ)及び第３ガンマ基準電圧(ＶＨＬ)のうち一つの基準電圧を選択することを指示して、連続される残りのデータビット(ＢＩＴ)は、第１スイッチ(ＳＷ１)で選択された電圧と第２ガンマ基準電圧(ＶＨＭ)のうち一つの電圧を選択することを指示する。データ(ＤＡＴＡ)は、複数個の信号ラインを通じてラインレジスター５３０に伝達するが、一つの信号ラインを通じては一つの画素を表現しようとする単位画素データが直列で伝達して、他の一つの信号ラインを通じては隣合う画素を表現しようとする単位画素データが直列で伝達する。すなわち、複数個の並列信号ラインを通じて複数個の画素を表現しようとする該当画素データを直列で伝達する。
【００４３】
スイッチ制御信号(Ｓ)は、第３スイッチ制御信号(Ｓ１)及び第４スイッチ制御信号(Ｓ２)に対応される。ここで、第３スイッチ制御信号(Ｓ１)は、第３スイッチ(ＳＷ３)の開閉を調整して第２スイッチ(ＳＷ２)を経由して印加される一定な電荷を第１コンデンサ(Ｃ１)に伝達するのに使われる。前述したところのように第２スイッチ(ＳＷ２)を経由してデータ(ＤＡＴＡ)に対応する電荷が第１コンデンサ(Ｃ１)の一端子に伝達する間に第３スイッチ(ＳＷ３)がターンオンされていなければならない。一つの画素に対応される単位データ(ＤＡＴＡ)に対応される電荷が第１コンデンサ(Ｃ１)に保存された後には、第４スイッチ制御信号(Ｓ２)は、第４スイッチ(ＳＷ４)の開閉を調整して第１コンデンサ(Ｃ１)に保存された電荷を第２コンデンサ(Ｃ２)に分配するようにする。
【００４４】
図４に記載した差動データ(ＤＤａｔａ)は、並列に印加されるので、これをより具体的に表示すると図５に記載した部材番号(ｍ-ＤＡＴＡ１〜ｍ-ＤＡＴＡＭ)のように表示することができる。ここで、ｍはminiの略字で伝達する信号がｍ-ＬＶＤＳ方式ということを意味する。また、区別されたそれぞれの差動データら(ｍ-ＤＡＴＡ１〜ｍ-ＤＡＴＡＭ)は２個のラインを通じて並列でデータ処理部５２０に入力される。
【００４５】
ラインレジスター５３０は、ラインレジスター活性化信号(ＬＥＮ)及び動作指示信号(ＬＯＡＤ)に応答して、並列に印加されるデータ(ＤＡＴＡ)を保存する。
【００４６】
データ直列変換回路５４０は、動作指示信号(ＬＯＡＤ)に応答してラインレジスター５３０から伝達するデータ(ＤＡＴＡ)を直列データに変換する。
【００４７】
ＤＡＣ部５５０は、スイッチ制御信号(Ｓ)及び複数個のガンマ基準電圧(ＶＨＨ〜ＶＬＬ)を利用してデータ直列変換回路５４０から直列に変換されて印加されるデータ(ＤＡＴＡ)に対応される複数個のアナログ変換信号(Ｃ０〜ＣＮ)を生成する。
【００４８】
ガンマ基準電圧発生回路５６０は、複数個のガンマ基準電圧(ＶＨＨ〜ＶＬＬ)を生成する。複数個のガンマ基準電圧(ＶＨＨ〜ＶＬＬ)のうち３個のガンマ基準電圧(ＶＨＨ、ＶＨＭ、ＶＨＬ)は残り３個のガンマ基準電圧(ＶＬＨ、ＶＬＭ、ＶＬＬ)に比べて相対的に高い電圧準位を有する。場合によっては陽の電圧準位及び陰の電圧準位のように極性が異なるようになることもある。
【００４９】
出力回路５７０は、動作指示信号(ＬＯＡＤ)及び選択制御信号(ＰＯＬ)に応答して複数個のアナログ変換信号(Ｃ０〜ＣＮ)をバッファリングして複数個の変換信号ら(Ａ０〜ＡＮ)を出力する。ここで、選択制御信号は複数個のアナログ変換信号(Ｃ０〜ＣＮ)の極性を決定する。
【００５０】
前記の説明で本発明による高解像度ディスプレイ駆動システムは、タイミング制御装置からＤＤＩ部に伝達するデータの送受信方式がマルチドロップ(Multi Drop)方式及びｍ-ＬＶＤＳ(mini Low Voltage Differential Signaling)方式の混合であるもののように示されて説明されたが、これは説明の便宜のために一つにあわせたものであり、これらがお互いに分離して一つずつ適用されることも可能である。
【００５１】
図６は、図５に示された本発明によるディスプレイ駆動ＩＣの実際回路図である。
【００５２】
図６に示されたシフトレジスターアレイ６１０、ラインレジスター６３０、データ直列変換回路６４０、ＤＡＣ部６５０及び出力回路６７０は、図５に示されたシフトレジスターアレイ５１０、ラインレジスター５３０、データ直列変換回路５４０、ＤＡＣ部５５０及び出力回路５７０にそれぞれ対応される。図５に示されたデータ処理部５２０及びガンマ基準電圧発生回路５６０は、図６では示されなかった。
【００５３】
シフトレジスターアレイ６１０には、直列で連結された複数個のシフトレジスター６１１〜６１２が具備されているし、シフト方向制御信号(ＬｂＲ)によって複数個のシフトレジスター６１１〜６１２がイネーブル信号(ＯＵＴＦ)を生成して出力する方向が左側から右側に、またはその反対になる。シフトレジスターアレイ６１０に入力されるリセット＆活性化信号(Ｓｈｘ＿ｉｎ)は、図５に示されたリセット＆活性化信号(Ｒ/Ｅｎ)に対応される信号である。
【００５４】
ラインレジスター６３０は、データ処理部５２０から受信したデータ(ＤＡＴＡ、ＤＡ〜ＤＦ)を順に保存する１次保存シフトレジスターアレイ６３１と前記１次保存シフトレジスターに保存されたデータを動作指示信号(ＬＯＡＤ)に応答して保存する２次保存シフトレジスターアレイ６３２を具備する。１次保存シフトレジスターアレイ６３１の最も一番目のシフトレジスターには一つの画素を表現しようとする６ビットのデータ(ＤＡ[５:０])が並列で伝達して保存される。図面には一つのシフトレジスターが示されているものの、実際では６個のシフトレジスターが並列で連結されている。同じく、二番目のシフトレジスターには隣合う他の一つの画素を表現しようとする６ビットのデータ(ＤＢ[５:０])が直列で伝達して保存される。続いて、隣合う他の画素を表現しようとする６ビットのデータら(ＤＣ[５:０]〜ＤＦ[５:０])が三番目ないし六番目のシフトレジスターに順に保存される。
【００５５】
１次保存シフトレジスターアレイ６３１に保存されたデータらは、一つの画面を表現するためのものであるので、次の画面を表現するためのデータを再び受信しながら同時に以前画面に対する情報を続いて伝達するために２次保存シフトレジスターアレイ６３２に保存する。
【００５６】
データ直列変換回路６４０は、２次保存シフトレジスター６３２から並列に出力される画素データを直列に変換させて保存する。ＤＡＣ部６５０は、データ直列変換回路６４０から直列で伝達する画素データに対応されるアナログ信号を生成する。ＤＡＣ６５０には、２種類のＤＡＣがあるが、図３を参照すると、図３の上部に示されたＤＡＣをＰＤＡＣであるとする時、下部に示されたＤＡＣをＮＤＡＣであると言える。出力回路６７０は前記ＤＡＣ部６５０から出力されるアナログ信号をバッファリングして出力する。
【００５７】
前述したシフトレジスターアレイ６１０及びラインレジスター６３０を参照すると、シフトレジスターアレイ６１０に含まれたそれぞれのシフトレジスターから出力されるイネーブル信号(ＬＥＮ)は、６個の１次保存シフトレジスターアレイ６３１の動作を制御する。１次保存シフトレジスターアレイ６３１に保存された画素データらは、対応される２次保存シフトレジスター、ＤＡＣ及びバッファーを通じて該当画素に出力される。
【００５８】
図６を説明する時に使ったアレイ(Array)は、複数個のレジスターが含まれていることを暗示するために使われたので、図面には一つのブロックで示されているとしても、これをアレイであると表現した場合は同一な機能を遂行する複数個の機能ブロックがあるというものとして理解しなければならない。
【００５９】
図６を参照すると、シフトレジスターアレイ６１０を構成する一つのシフトレジスターは、６個の画素に画素データを伝達する過程を制御するようになる。
【００６０】
図７は、図６に示されたデータ直列変換回路６４０を構成する単位変換回路を示す。
【００６１】
図７を参照すると、単位変換回路P２Sはマルチプレクサ７１０及びＤフリップフロップ７２０を具備する。マルチプレクサ７１０はデータ処理部で生成された選択制御信号(ＳＥＬ[１:５])に応答して並列に印加される５ビットの画素データ(ＤＡＴＡ[４]〜ＤＡＴＡ[０])を順に一つずつ選択する。Ｄフリップフロップ７２０は、マルチプレクサ７１０から直列に出力される画素データをデータ処理部で生成されたクロック信号(ＳＣＬＫ)によって保存して出力(ＢＩＴ)する。一つの画素を表現する画素データがすべて６ビットであるが、図７に示された出力(ＢＩＴ)は、ＭＳＢであるサインビット(ＳＩＧＮ)を除いた残りのビットらを意味する。
【００６２】
図８は、図７に示された単位変換回路に使われる信号らの波形図である。
【００６３】
図８を参照すると、すべて４個のフレームに対応される画素データが変換されるが、初めの２個のフレームの画素データのＭＳＢ(ＤＡＴＡ[５])が１であり、続く２個のフレームの画素データのＭＳＢは０である。
【００６４】
ＭＳＢが１である最初のフレームの５ビットの残り画素データは、０１０１０であり、二番目フレームの５ビットの残り画素データは１１１０１である。ＭＳＢが０である三番目フレームの５ビットの残り画素データは１０１１１であり、四番目フレームの５ビットの残り画素データは０１１１１である。前記５ビットは、データ処理部で生成された選択制御信号(ＳＥＬ[１:５])によってそれぞれ順次に選択されて、データ処理部でＤＤＩに入力されたｍ-ＤＣＬＫを基に生成されたクロック信号(ＳＣＬＫ)によってフリップフロップ７２０に印加されて保存される。
【００６５】
以上では本発明に対する技術思想を添付図面とともに敍述したが、これは本発明の望ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰も本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。
【符号の説明】
【００６６】
２：差動クロック信号(ＤＣｌｋ)
１２：差動データ(ＤＤａｔａ)
４００：ディスプレイ駆動システム
４１０：タイミング制御装置
４２１：ＤＤＩ
４２２：ＤＤＩ
４２３：ＤＤＩ
４２４：ＤＤＩ
４２５：ＤＤＩ
４２６：ＤＤＩ
４２７：ＤＤＩ
４２８：ＤＤＩ
５１０：シフトレジスターアレイ
５２０：データ処理部
５３０：ラインレジスター
５４０：データ直列変換回路
５５０：ＤＡＣ部
５６０：ガンマ基準電圧発生回路
５７０：出力回路
６１０：シフトレジスターアレイ
６１１：シフトレジスター
６１２：シフトレジスター
６３０：ラインレジスター
６３１：１次保存シフトレジスターアレイ
６３２：２次保存シフトレジスターアレイ
６４０：データ直列変換回路
６５０：ＤＡＣ部
６７０：出力回路
７１０：マルチプレクサ
７２０：Ｄフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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