(57)【要約】  【課題】  グローバルＰＬＬベース・タイミング・リカバリ・ループの遅延補償方法及びシステムを提供する。  【解決手段】  一実施形態のシステムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、前記グローバルＰＬＬ回路と結合された遅延補償回路と、を含む。一実施形態の方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。  【選択図】  図５
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【特許請求の範囲】
【請求項１】
個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、
前記グローバルＰＬＬ回路と結合された遅延補償回路と、
を備えるシステム。
【請求項２】
前記チャネルのうちの１つにそれぞれ関連する複数のＰＬＬを更に備え、前記誤差信号は、前記ＰＬＬによって生成される、請求項１に記載のシステム。
【請求項３】
前記グローバルＰＬＬ回路は、前記複数のＰＬＬのそれぞれのループ・フィルタとして機能する、請求項２に記載のシステム。
【請求項４】
前記グローバルＰＬＬ回路は、共通の積分器を備え、前記共通の積分器は、前記誤差信号の結合バージョンを受け取り、前記チャネルによって共有される共通の周波数信号を出力する、請求項１に記載のシステム。
【請求項５】
前記遅延補償回路は、前記誤差信号の前記結合バージョンを受け取り、前記遅延補償回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合される、請求項４に記載のシステム。
【請求項６】
前記遅延補償回路からの出力信号は、前記誤差信号から減算される、請求項５に記載のシステム。
【請求項７】
前記誤差信号の前記結合バージョンにグローバル係数が適用される、請求項５に記載のシステム。
【請求項８】
前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、それぞれ前記各部分と同じチャネルに関連する前記誤差信号を受け取り、他の誤差信号は受け取らず、前記各部分の出力は、それぞれ前記各部分と同じチャネルに関連する前記入力と結合される、請求項４に記載のシステム。
【請求項９】
前記各部分からの出力信号は、前記各部分と同じチャネルに関連する前記誤差信号から減算される、請求項８に記載のシステム。
【請求項１０】
前記遅延補償回路は、前記共通の積分器の出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合される、請求項４に記載のシステム。
【請求項１１】
前記合計回路は、前記共通の積分器の前記出力信号のいくつかの遅延バージョンを足し合わせる、請求項１０に記載のシステム。
【請求項１２】
前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備えるシステムであって、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合される、請求項４に記載のシステム。
【請求項１３】
前記遅延補償回路は、前記共通の積分器の出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合され、前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備え、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合される、請求項４に記載のシステム。
【請求項１４】
前記グローバルＰＬＬ回路と通信する前記チャネルのうちの１つにそれぞれ関連する、リーダ及びライタから成る群から選択される複数の変換器を有する磁気ヘッドと、
磁気記録テープを前記ヘッド上に移動させる駆動機構と、
前記ヘッドと通信するコントローラと、
を更に備える、請求項４に記載のシステム。
【請求項１５】
個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、
前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、
前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、
を含む遅延補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延補償に関するものであり、より詳細には、グローバル位相ロック・ループ（「phase-locked loop」又は「phase lock loop」：ＰＬＬ）・ベース・タイミング・リカバリ・ループの遅延補償に関するものである。
【背景技術】
【０００２】
ＰＬＬは、「基準（reference）」信号の位相と固定的な関係を有する信号を生成する制御システムである。ＰＬＬ回路は、入力信号の周波数と位相の両方に応答するものであり、制御対象となる発振器の周波数と位相の両方が基準と整合するまで当該発振器の周波数を自動的に上昇又は低下させる。
【０００３】
アナログＰＬＬは一般に、負帰還閉ループ構成で配置される位相検出器、低域通過フィルタ、及び電圧制御発振器（ＶＣＯ）を含む。ＰＬＬの出力信号周波数が基準周波数の整数倍になるようにするために、帰還経路内又は基準経路内あるいはその両方に周波数分周器が存在することもある。基準周波数の非整数倍は、帰還経路内の単純なＮ分周カウンタを、プログラム可能なパルス・スワロー・カウンタに置き換えることによって提供され得る。この技法は通常、フラクショナルＮシンセサイザ又はフラクショナルＮ‐ＰＬＬと呼ばれる。
【０００４】
発振器は、周期的な出力信号を生成する。ここで、発振器は当初基準信号とほぼ同じ周波数であると仮定する。このとき、発振器に由来する位相が基準信号の位相より遅れている場合には、位相検出器は発振器の速度が高まるように発振器の制御電圧を変更する。同様に、位相が基準より進んでいる場合には、位相検出器は制御電圧を変更して発振器の速度を低下させる。低域通過フィルタは、制御電圧の急激な変化を平滑化する。このことから、安定したシステムには何らかのフィルタリングが必要であることが証明され得る。発振器と基準周波数の間には当初大きな隔たりがある可能性があるので、実際の位相検出器は、許容可能な入力のロックイン・レンジが大きくなるように周波数差にも対応可能とされる。
【０００５】
ＰＬＬシステムの有用な出力は、用途に応じて制御対象の発振器の出力又は発振器に対する制御信号によって提供される。
【０００６】
デジタル位相ロック・ループ（ＤＰＬＬ）は、アナログ位相ロック・ループと同様に動作するが、全体的にデジタル回路を使用して実装される。ＤＰＬＬは、電圧制御発振器（ＶＣＯ）の代わりに可変除数によるカウンタを使用する。ＤＰＬＬは、データ回復に使用されることもある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
タイミング制御ループにおけるループ遅延は、システム性能を低下させることが知られている。どのようなＰＬＬ実装環境であれ、設計者は、ＰＬＬ位相マージンが最大化され、タイミング制御ループの頑強且つ強固な挙動が達成されるようにループ遅延を最小限に抑えることを目指す。残念ながら、実装及びアーキテクチャ上の制約により、タイミング・ループ回路には何らかの形でかなりの遅延が導入されることが多い。このような避け難いループ遅延により、設計者はＰＬＬの位相マージン及び帯域幅を再調整することを強いられ、それによるＰＬＬ性能の損失にも悩まされる。データ・ストレージ用途では、ＰＬＬ性能の低下は、読み取りチャネル全体の性能損失につながる。したがって、読み取りチャネルの生のビット誤り率が悪化する。
【０００８】
別の例として、タイミング制御ループを駆動するのに必要となるデータ判定がスライサからではなくシーケンス検出器から得られるときは、周知のトレード・オフ状況が発生する。シーケンス検出器からの判定を使用する動機付けとしては、それらの判定の信頼性がスライサ判定よりも高いことが挙げられる。しかしながら、シーケンス検出器からの判定は、何らかの固有の遅延を伴う場合にのみ生成され得る。それ故、追加的な判定遅延が関与する現状では、より信頼性の高い判定を使用する利点が部分的に失われることになる。
【０００９】
これらの問題に対処するために、魅力的な一手法は、タイミング制御ループの遅延を補償することから成る。この補償は、ＰＬＬの設計に予測要素を導入することによって達成され得る。しかしながら、このような手法は、信号周波数の展開に関する特定のモデルを仮定する。より厳密に言えば、周波数オフセットは雑音が存在しなければ一定であると仮定される。この仮定の欠点は、実際の周波数がこのモデルに従わない場合は遅延補償回路の追跡能力が制限されることである。例えば、周知のとおり、テープ・システムではしばしば周波数オフセットの急速な変動が経験される。更に、このようなシステムは、シングル・チャネル用途に限定されている。
【課題を解決するための手段】
【００１０】
そこで、本発明は、第１の態様において、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、前記グローバルＰＬＬ回路と結合された遅延補償回路と、を備えるシステムを提供する。
【００１１】
前記システムは、前記チャネルのうちの１つにそれぞれ関連する複数のＰＬＬを更に備えることができ、前記誤差信号は、前記ＰＬＬによって生成され得る。前記グローバルＰＬＬ回路は、前記複数のＰＬＬのそれぞれのループ・フィルタとして機能することが好ましい。
【００１２】
前記グローバルＰＬＬ回路は、共通の積分器を備え、前記共通の積分器は、前記誤差信号の結合バージョンを受け取り、前記チャネルによって共有される共通の周波数信号を出力することが好ましい。前記遅延補償回路は、前記誤差信号の前記結合バージョンを受け取り、前記遅延補償回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合されることが好ましい。前記遅延補償回路からの出力信号は、前記誤差信号から減算されることが好ましい。前記誤差信号の前記結合バージョンにグローバル係数が適用されることが好ましい。前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、それぞれ前記各部分と同じチャネルに関連する前記誤差信号を受け取り、他の誤差信号は受け取らず、前記各部分の出力は、それぞれ前記各部分と同じチャネルに関連する前記入力と結合されることが好ましい。前記各部分からの出力信号は、前記各部分と同じチャネルに関連する前記誤差信号から減算されることが好ましい。前記遅延補償回路は、前記共通の積分器の出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合されることが好ましい。前記合計回路は、前記共通の積分器の前記出力信号のいくつかの遅延バージョンを足し合わせることが好ましい。前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備えることができ、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合され得る。
【００１３】
前記遅延補償回路は、前記共通の積分器の出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合され、前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備え、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合されることが好ましい。前記システムは、前記グローバルＰＬＬ回路と通信する前記チャネルのうちの１つにそれぞれ関連する、リーダ及びライタから成る群から選択される複数の変換器を有する磁気ヘッドと、磁気記録テープを前記ヘッド上に移動させる駆動機構と、前記ヘッドと通信するコントローラと、を更に備えることができる。前記グローバルＰＬＬ回路は、前記チャネルのうちの１つにそれぞれ関連する複数の周波数アキュムレータを備え、前記周波数アキュムレータの各出力は、結合信号に結合され、前記結合信号は、前記周波数アキュムレータのそれぞれの入力に適用されることが好ましい。前記周波数アキュムレータの前記出力は、それぞれ重み係数によって修正されることが好ましい。前記重み係数は、動的に選択されることが好ましい。前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、それぞれ前記各部分と同じチャネルに関連する前記誤差信号を受け取り、他の誤差信号は受け取らず、前記各部分の出力は、それぞれ前記各部分と同じチャネルに関連する前記入力と結合されることが好ましい。前記各部分からの出力信号は、前記各部分と同じチャネルに関連する前記誤差信号から減算されることが好ましい。前記遅延補償回路は、前記結合信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合されることが好ましい。
【００１４】
前記合計回路は、前記結合信号のいくつかの遅延バージョンを足し合わせることが好ましい。
【００１５】
前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備えることができ、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合され得る。前記遅延補償回路は、前記結合信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合され、前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的な積分器を更に備え、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的な積分器から出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合されることが好ましい。前記システムは、前記グローバルＰＬＬ回路と通信する前記チャネルのうちの１つにそれぞれ関連する、リーダ及びライタから成る群から選択される複数の変換器を有する磁気ヘッドと、磁気記録テープを前記ヘッド上に移動させる駆動機構と、前記ヘッドと通信するコントローラと、を更に備えることができる。
【００１６】
第２の態様では、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む方法が提供される。
【００１７】
一実施形態のシステムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、前記グローバルＰＬＬ回路と結合された遅延補償回路と、を含む。
【００１８】
一実施形態の方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。
【００１９】
上記の実施形態はいずれも、磁気ヘッドと、磁気媒体（例えば記録テープ）を前記磁気ヘッド上に移動させる駆動機構と、前記磁気ヘッドと電気的に結合されるコントローラと、を含み得るテープ駆動システムのような磁気データ・ストレージ・システムにおいて実施することが可能である。
【図面の簡単な説明】
【００２０】
以下では単なる例示として、添付図面を参照しながら本発明の好ましい一実施形態について説明する。
【００２１】
【図１】一実施形態に係る簡略化されたテープ駆動システムの概略図である。
【図２】一実施形態に係るフラット・ラップ型双方向２モジュール磁気テープ・ヘッド（flat-lapped, bi-directional, two-modulemagnetic tape head）の側面図である。
【図２Ａ】図２の線２Ａから見たテープ担持面の図である。
【図２Ｂ】図２Ａの円２Ｂで囲んだ部分の詳細図である。
【図２Ｃ】１対のモジュールの部分的なテープ担持面の詳細図である。
【図３】例示的な一実施形態に係るシングル・チャネル（single-channel）ＰＬＬのブロック図である。
【図４】一実施形態に係るグローバルＰＬＬ回路のブロック図である。
【図５】一実施形態に係るグローバルＰＬＬ回路のブロック図である。
【図６】一実施形態に係る図４のグローバルＰＬＬ回路に関連する遅延補償回路のブロック図である。
【図７】一実施形態に係る図４のグローバルＰＬＬ回路に関連する遅延補償回路のブロック図である。
【図８】一実施形態に係る図４のグローバルＰＬＬ回路に関連する遅延補償回路のブロック図である。
【図９】一実施形態に係る図５のグローバルＰＬＬ回路に関連する遅延補償回路のブロック図である。
【図１０】一実施形態に係る図５のグローバルＰＬＬ回路に関連する遅延補償回路のブロック図である。
【発明を実施するための形態】
【００２２】
以下の説明は、本発明の一般的な原理を例示するためのものであり、添付の特許請求範囲に記載される発明の概念を限定することは、本出願人の意図するところではない。更に、本明細書に記載される特定の特徴は、様々な可能な組み合わせ及び順列のそれぞれにおいて、本明細書に記載される他の特徴と組み合わせて使用され得る。
【００２３】
特に明記しない限り、本明細書のすべての用語には、本明細書で暗示される意味だけでなく、当業者に理解される意味又は辞書や論文等で定義される意味あるいはその両方を含めて、考えられ得る最も広義の解釈が与えられるべきである。
【００２４】
また、本明細書及び特許請求範囲で「ａ」、「ａｎ」、及び「ｔｈｅ」という単数形の用語が使用される場合は、特に明記しない限り複数形の指示物も含むことに留意していただきたい。
【００２５】
以下の説明では、ＰＬＬシステムのいくつかの好ましい実施形態と共に、当該システムの動作又は構成部品あるいはその両方を開示する。
【００２６】
１つの一般的な実施形態において、システムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、前記グローバルＰＬＬ回路と結合された遅延補償回路と、を含む。
【００２７】
別の一般的な実施形態において、方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。
【００２８】
図１は、本発明の文脈で利用され得るテープ・ベース・データ・ストレージ・システムの簡略化されたテープ駆動部１００を示す。図１にはテープ駆動部の特定の一実施形態が示されているが、本明細書に記載される諸実施形態は、任意のタイプのテープ駆動システムの文脈で実施可能である。
【００２９】
図示のとおり、テープ１２２を支持するためにテープ供給カートリッジ１２０及び巻き取りリール１２１が設けられている。これらのリールのうちの１つ又は複数は、取り外し可能なカセットの一部を形成することができ、必ずしもシステム１００の一部であるとは限らない。図１に示すようなテープ駆動部は更に、テープ供給カートリッジ１２０及び巻き取りリール１２１を駆動してテープ１２２を任意のタイプのテープ・ヘッド１２６上に移動させる駆動モータ（単数又は複数）を含むこともできる。
【００３０】
ガイド１２５は、テープ・ヘッド１２６を横切ってテープ１２２を案内する。一方、このようなテープ・ヘッド１２６は、ケーブル１３０を介してコントローラ・アセンブリ１２８と結合される。コントローラ・アセンブリ１２８は、典型的にはサーボ追従、書き込み、読み取り等のヘッド機能を制御する。ケーブル１３０は、テープ１２２上に記録すべきデータをテープ・ヘッド１２６に送信し、テープ・ヘッド１２６によってテープ１２２から読み取られたデータを受信する読み取り／書き込み回路を含むことができる。アクチュエータ１３２が、テープ１２２に対するテープ・ヘッド１２６の位置を制御する。
【００３１】
当業者にはすべて理解されるように、テープ駆動部とホスト（内蔵又は外部）との間のデータ送受信のための通信を実現し、テープ駆動部の動作を制御し、テープ駆動部の状態をホストに通信するためのインタフェースを設けることも可能である。
【００３２】
例示のために、図２は、本発明の文脈で実施され得るフラット・ラップ型双方向２モジュール磁気テープ・ヘッド２００の側面図を示す。図示のとおり、このヘッドは１対のベース２０２を含み、各ベースは、モジュール２０４を備え、互いに対して小さい角度αで固定される。これらのベースは、典型的には互いに接着的に結合される「Ｕビーム」である。各モジュール２０４は、基板２０４Ａ及びクロージャ２０４Ｂを含み、それらの間にはリーダ又はライタあるいはその両方の要素２０６を含む間隙２１８が位置する。使用において、テープ２０８は、リーダ及びライタを使用してテープ２０８上のデータを読み書きするために、図示の様式でメディア（テープ）担持面２０９に沿ってモジュール２０４上を移動される。平坦なテープ担持面２０９に出入りする各縁部におけるテープ２０８のラップ角度θは通常、０．１２５〜４．５度の範囲である。
【００３３】
基板２０４Ａは、典型的にはセラミックのような耐摩耗性材料で構成される。クロージャ２０４Ｂは、基板２０４Ａと同じ又は同様のセラミックで作成される。
【００３４】
リーダ及びライタは、ピギーバック構成で配置することができる。リーダ及びライタは、インターリーブ構成で配置することもできる。別の方法では、各チャネル配列は、リーダ又はライタのみとすることができる。それらの配列はいずれも、１つ又は複数のサーボ・リーダを収容することができる。
【００３５】
図２Ａは、図２の線２Ａから見たモジュール２０４のうちの１つのテープ担持面２０９を示す。代表的なテープ２０８が破線で示されている。モジュール２０４は、ヘッドがデータ・バンド間を跨ぐ際にテープが支持され得る十分な長さを有することが好ましい。
【００３６】
本例において、テープ２０８は、４〜２２本のデータ・バンドを含み、例えば、図２に示されるように、０．５インチ（１．２７ｃｍ）幅のテープ２０８上に１６本のデータ・バンド及び１７本のサーボ・トラック２１０を有する。データ・バンドは、サーボ・トラック２１０間で画定される。各データ・バンドは、いくつかのデータ・トラック、例えば９６本のデータ・トラック（図示せず）を含むことができる。読み取り／書き込み動作の間、要素２０６は、データ・バンドのうちの１つの範囲内に置かれる。サーボ・リーダと呼ばれることもある外部リーダは、サーボ・トラック２１０を読み取る。一方、サーボ信号は、読み取り／書き込み動作中に要素２０６と特定のトラックとの整合状態を維持するのに使用される。
【００３７】
図２Ｂは、図２Ａの円２Ｂ内のモジュール２０４上の間隙２１８に形成される複数の読み取り又は書き込みあるいはその両方の要素２０６を示す。図示のとおり、要素の配列２０６は、例えば１６個のライタ２１４と、１６個のリーダ２１６と、２個のサーボ・リーダ２１２と、を含むが、要素の数は変更可能である。例示的な諸実施形態は、１配列２０６あたり８、１６、３２、及び６４個の要素を含む。好ましい一実施形態は、１配列あたり３２個のリーダ、又は１配列あたり３２個のライタ、あるいはその両方を含む。これにより、テープをより緩やかに進行させることが可能となり、それによって速度に起因する追跡上の困難さ及び機械的な困難さを低減することが可能となる。リーダ２１６及びライタ２１４は、図２Ｂに示されるようにピギーバック構成で配置することができるが、インターリーブ構成で配置することもできる。別の方法では、要素の各配列２０６は、リーダ又はライタのみとすることができ、それらの配列は１つ又は複数のサーボ・リーダ２１２を収容することができる。図２と図２Ａ及び図２Ｂを一緒に見れば分かるように、各モジュール２０４は、双方向読み取り及び書き込み、Ｒｅａｄ  Ｗｈｉｌｅ  Ｗｒｉｔｅ（書き込みと読み取りの同時実行）機能、後方互換性等を実現するための相補的な要素集合２０６も含むことができる。
【００３８】
図２Ｃは、一実施形態に係る磁気テープ・ヘッド２００の相補的なモジュールの部分的なテープ担持面を示す。本実施形態では、各モジュールは、共通の基板２０４Ａ上にピギーバック構成で形成された複数の読み取り／書き込み（Ｒ／Ｗ）ペア又は変換器（transducer）と、任意選択の電気的絶縁層２３６と、を有する。書き込みヘッド２１４で例示されるライタと、読み取りヘッド２１６で例示されるリーダとは、それらを横切る磁気テープ・メディアの進行方向と平行に整列され、Ｒ／Ｗペア２２２で例示されるＲ／Ｗペアを形成する。
【００３９】
Ｒ／Ｗペア２２２は複数存在する可能性があり、例えば８対、１６対、３２対のペア等が存在する可能性がある。図示のとおり、Ｒ／Ｗペア２２２は、それらを横切るテープの進行方向に対してほぼ垂直方向に直線状に整列される。しかしながら、これらのペアは、例えば対角線状に整列されてもよい。サーボ・リーダ２１２は、Ｒ／Ｗペアの配列の外側に配置されるが、その機能は周知のとおりである。
【００４０】
一般に、磁気テープ・メディアは、矢印２２０で示されるように順方向又は逆方向に移動する。磁気テープ・メディアと磁気テープ・ヘッド２００は、当業界で周知の様式の変換関係をもって動作する。磁気テープ・ヘッド２００は、ほぼ同一の構成の２つの薄膜モジュール２２４及び２２６を含む。
【００４１】
モジュール２２４及び２２６は、それぞれのクロージャ２０４Ｂ（一部図示）間に存在する空間によって互いに結合され、それにより、先行モジュールのライタと、それ自体に対するテープの進行方向と平行に先行モジュールのライタと整列する後続モジュールのリーダと、をアクティブ化することによってＲｅａｄ  Ｗｈｉｌｅ  Ｗｒｉｔｅ機能を提供する単一の物理ユニットが形成される。磁気テープ・ヘッド２００のモジュール２２４、２２６を構成するときは、例えばＡｌＴｉＣで構成される導電性基板２０４Ａ（一部図示）の上方に生み出される間隙２１８に層が形成され、Ｒ／Ｗペア２２２の場合は一般に、絶縁層２３６、典型的にはＮｉＦｅ（パーマロイ）、ＣＺＴ、Ａｌ‐Ｆｅ‐Ｓｉ（センダスト）のような鉄合金で構成される第１のシールド２３２、磁気媒体状のデータ・トラックを感知するセンサ２３４、典型的にはニッケル‐鉄合金（例えば８０／２０パーマロイ）で構成される第２のシールド２３８、第１のライタ磁極端２２８、第２のライタ磁極端２３０、コイル（図示せず）の順に層が形成される。
【００４２】
第１及び第２のライタ磁極端２２８、２３０は、４５／５５ＮｉＦｅのような高磁気モーメント材料から作製することができる。これらの材料は単なる例として挙げたものであり、他の材料を使用することもできることに留意していただきたい。シールド間の絶縁又は磁極端間の絶縁あるいはその両方の絶縁や、センサを取り囲む絶縁層等、追加的な層が存在する可能性もある。絶縁のための例示的な材料としては、アルミナ及び他の酸化物、絶縁性ポリマー等が挙げられる。
【００４３】
上記の説明ではテープ駆動システムについて言及したが、これは単なる例示にすぎず、本明細書の教示内容は、ＰＬＬを使用する任意のタイプのデバイス又は回路として諸種の実装環境に適用可能であることに留意していただきたい。
【００４４】
図３は、例示的な一実施形態に係るシングル・チャネルＰＬＬ３００を示す。シングル・チャネルＰＬＬ３００のようなＰＬＬ回路は、上記の説明及び図１に提示されるテープ駆動システム１００のようなデバイスのチャネル毎に設けることができる。具体的には、同時に動作する１６個のリーダを有するテープ・ヘッドの場合、各リーダはそれぞれ、１６個のチャネルのうちの１つと関連付けられる。簡略化のため、図３には単一のシングル・チャネルＰＬＬ３００が示されているが、所与の実施形態ではこのようなシングル・チャネルＰＬＬ３００が複数存在する可能性もある。
【００４５】
上述のとおり、ＰＬＬ回路は固有のループ遅延を有する。以下の論述では、この遅延を補償するためのいくつかのスキームを提示する。
【００４６】
本発明の一態様は、ＰＬＬループ・フィルタに入力される遅延された位相誤差信号に補正項を適用するステップを含む。この補正項は、ＰＬＬ回路によって生成される「現在の」位相及び周波数の推定値から取得される。具体的には、このような補正信号のうち周波数推定値に依存する部分は、周波数変動の良好な追跡が可能となるような部分とされる。このことは、好ましい一実施形態では長さＮ（ただし、Ｎは補償対象の総ループ遅延）のスライディング時間ウィンドウ内の周波数レジスタの内容を合計することによって達成される。この手法の一利点は、遅延補償スキームが周波数オフセットのモデルの仮定を行わないため、テープ駆動システムのようなマルチ・トラック用途に適用可能となることである。したがって、この手法は、周波数変動を正確に追跡することが望まれるテープ・システムのような用途により適している。
【００４７】
本発明の別の態様では、遅延補償がグローバル・タイミング・リカバリと共に適用される。各チャネル上に実装される遅延補償回路は、グローバルＰＬＬスキームと直接互換性を有する。別の方法では、やはりグローバルＰＬＬ技法と容易に組み合わされ、そのようなグローバル技法向けの単純なアドオンを提示するグローバル遅延補償回路が開示される。
【００４８】
引き続き図３を参照すると、基準位相信号ｙｋがシングル・チャネルＰＬＬ３００によって受け取られる。この基準信号と位相信号θｋ／ｋ−Ｎ−１が比較され、加算器３０８において誤差信号ｅｋ−Ｎが生成される。この誤差信号は、遅延要素ＤＮ３１０によって提示されるＮビット期間の遅延後に、ループ・フィルタ３０２に入力される。次に、レイテンシ補償されたループ・フィルタ出力φｋが、電圧制御発振器（ＶＣＯ）としても知られる積分器３０６と結合される。積分器３０６は、それ自体の入力を位相信号θｋ／ｋ−Ｎ−１に変換する。
【００４９】
加算器３０８の出力は、従来のループ・フィルタ３０２に直接入力可能であるが、Ｎビット期間の遅延ＤＮ３１０を受ける。遅延Ｎは、実装環境に依存する可能性があり、設計中に推定又は選択される可能性もある。遅延Ｎは、文献ではｚ−Ｎと呼ばれることもある。
【００５０】
したがって、Ｄ０は遅延がないこと、Ｄ１は１ビット期間の遅延、Ｄ２は２ビット期間の遅延を意味し、以下同様である。ＤＮは回路内のレイテンシを生み出し、これを取り除くことはできない。したがって、以下ではＤＮを補償するためのいくつかの例示的な手法について説明する。
【００５１】
ループ・フィルタリングは、グローバルＰＬＬ回路によって少なくとも部分的に実行され得る。グローバルＰＬＬは、それ自体がＰＬＬであるわけではないが、テープ・ベース又は他のマルチチャネルあるいはその両方の応用例において複数のプロセスが複数のチャネルにわたって発生することを利用する。例えば、マルチチャネル・テープの読み取り時又は書き込み時は、読み取り及び書き込みプロセスがいくつかのチャネル、例えば１６トラックにわたって同時並行的に発生する。一実施形態のグローバルＰＬＬ回路は、様々なチャネルに関連するＰＬＬの一部又は全部から情報を収集し、グローバル情報を生成し、グローバル情報を様々なチャネルに配布する回路を含む。各チャネルは、その情報をそれぞれのＰＬＬのために使用する。例えば、マルチトラック・テープの一実施形態において、いくつかの信号を並行してリード・バックするときは、各チャネルがより強固な形で動作するようにＰＬＬ情報をチャネル間で共有することができる。例えば、テープ・ベースの応用例では、すべてのチャネルに及ぶ周波数変動は典型的には非常に良好に補正されるので、あるチャネルが一時的な外乱を経験したとしてもその外乱が他のチャネルに大きな影響を及ぼすことはなく、外乱を受けるチャネル上では他のチャネルからのタイミング情報を当初から使用することができる。
【００５２】
図４及び図５は、グローバルＰＬＬ回路を作成する２つの異なる手法を示す。他にも多くの手法が存在するが、これらを例示的な手法として提示する。簡略化のため、２つのチャネルだけが示されている。本明細書の教示内容は、多数のチャネル、例えば８、１６、３２、６４チャネル等に拡張可能であることが当業者には理解されるだろう。
【００５３】
図４は、一実施形態に係るグローバルＰＬＬ回路４００のブロック図である。このグローバルＰＬＬ回路は、図３に示したシングル・チャネルＰＬＬ３００の配列のような複数のＰＬＬ向けのループ・フィルタとして機能することができる。本実施形態は、共通の積分器４１０を使用する。具体的には、２つの独立したループ・フィルタの代わりに２つのチャネル及び２つのＰＬＬを有すると仮定すると、共通の積分器４１０は、ループ係数β乗算器の出力と結合される。これにより、両方のチャネルによって共有される１つの周波数信号４１６が作成され、それによってφｋ（１）及びφｋ（２）が生成される。
【００５４】
図４を参照すると、グローバルＰＬＬ回路４００に誤差信号ｅ（１）ｋ−Ｎ及びｅ（２）ｋ−Ｎが入力される。誤差信号ｅ（１）ｋ−Ｎ及びｅ（２）ｋ−Ｎはそれぞれ、ｋ−Ｎの遅延を有し、位相誤差を表す。
【００５５】
外側の線４０２、４０４では、これらの誤差信号にループ係数α１、α２が乗じられる。内側の線では、これらの誤差信号に重み係数ｗ１、ｗ２が乗じられ、加算器４０６において結合される。結合された信号には別のループ係数βが乗じられる。共通の積分器４１０は、ループ係数β乗算器の出力と結合される。積分器４１０は、位相誤差信号を積分し、帰還ループ４１４に関連してレジスタ４１２上で発見される推定値を作成して、両方のチャネルによって共有される線４１６上で１つの周波数信号を作成する。
【００５６】
積分器４１０の出力は、最初のループ係数α１、α２で修正された線４０２、４０４からの誤差信号と結合され、それによって位相誤差出力信号φｋ（１）及びφｋ（２）が生成される。
【００５７】
図３及び図４を参照すると、φｋ（１）及びφｋ（２）はそれぞれ、各チャネルのＰＬＬの積分器３０６（例えばＶＣＯ）に入力され得る。換言すると、各チャネルに１つずつ、合計２つの積分器（例えばＶＣＯ）が存在することになる。したがって、各積分器３０６はそれぞれ、位相信号θｋ／ｋ−Ｎ−１（１）及びθｋ／ｋ−Ｎ−１（２）を出力する。
【００５８】
本実施形態又は他の任意の実施形態では、各係数及び重み係数α、β、ｗ等は、例えばシミュレーションや理論等に従って回路設計中に選択可能である。更に、少なくともα及びβは、従来のＰＬＬで使用される従来の値とすることができる。重み係数ｗは、固定である可能性も適合可能である可能性もある。後者の場合、本システムは、チャネルを監視すること、及びその監視に基づいてｗを動的に調整することが可能である。例えば、１つ目のチャネルの品質が低下していることが判明した場合、本システムは、そのチャネルの重みを減少させる（ｗ１を小さくする）ことにより、グローバル周波数信号に対する１つ目のチャネルの寄与がより信頼性の高い他のチャネル（単数又は複数）の寄与より小さくなるようにすることができる。
【００５９】
図５のグローバルＰＬＬ回路５００もグローバル周波数信号を生成するが、その生成手法が異なる。上側及び下側の回路は、それぞれ独自の周波数レジスタ５０２、５０４を有し、これらのレジスタの出力には、それぞれ重み係数ｗ１及びｗ２が乗じられ、加算器５０６において結合される。加算器５０６の出力は、各チャネルによって共有されるグローバル周波数信号であり、各チャネルの周波数アキュムレータ５０８、５１０の入力に送られる。
【００６０】
図６乃至図１０は、グローバルＰＬＬ回路に関連するループ遅延を補償するための様々な手法を示す。図６乃至図８の手法は図４のグローバルＰＬＬ回路を対象とし、図９及び図１０の手法は図５のグローバルＰＬＬ回路を対象としているが、本明細書の教示内容は、全体的に他のタイプのグローバルＰＬＬ回路にも適用可能であることに留意していただきたい。更に、図６乃至図１０に示す遅延補償回路は、ループ遅延を補償するための唯一の手法ではない。
【００６１】
まず図６を参照すると、図４のグローバルＰＬＬ回路４００に遅延補償回路６００が追加されている。図４のグローバルＰＬＬ回路４００の動作は上述したのと同じであるため、詳細な説明は省略する。遅延補償回路６００は、線６０２上でグローバル位相誤差信号を入力として受け取り、この入力にグローバル係数αＧを乗じる。修正信号は、遅延補償セクション６０４に入り、遅延補償セクション６０４の出力は、２つのチャネルに配布される。この遅延補償セクションでは、線６０２上で修正されたグローバル位相誤差信号がＮだけ遅延され、モジュール６０６において修正信号から減算され、その後セクション６０８に適用される。セクション６０８は、Ｄ変換の表記法では１／（１−Ｄ）で示される転送特性を有する。この特性は積分器を表し、その回路実装環境は、図６ではセクション６０８の真上に示されている。この単一の遅延補償回路６０４の出力を使用してすべてのチャネルの遅延が補償される。具体的には、この出力は、グローバルＰＬＬ回路４００に入る誤差信号ｅ（１）ｋ−Ｎ及びｅ（２）ｋ−Ｎから減算される。
【００６２】
図６に示す手法の一利点は、遅延補償回路が１つしか必要とされないことである。
【００６３】
図７は、図４のグローバルＰＬＬ回路４００にチャネル単位の遅延補償を提供する部分７００、７０２を有する遅延補償回路のブロック図である。図７の遅延補償回路部分７００、７０２は、図６の遅延補償セクション６０４と同様に機能する。各遅延補償回路部分７００、７０２の出力は、それぞれのチャネルに関連する誤差信号ｅ（１）ｋ−Ｎ及びｅ（２）ｋ−Ｎから減算される。
【００６４】
図７に示す手法の一利点は、遅延補償がチャネル毎に独立して実行され、その結果図６の場合よりも正確な遅延補償が実現され得ることである。また、この場合は、遅延補償回路のうちの１つで生じた問題が他のすべてのチャネルに大きな影響を及ぼすことはない。
【００６５】
図８は、各チャネルに積分器８０２、８０４が追加された、図４のグローバルＰＬＬ回路４００の遅延補償を実現する遅延補償回路８００を示すブロック図である。積分器８０２、８０４は、様々なチャネルのＰＬＬのＶＣＯに対応することに留意していただきたい。
【００６６】
本実施形態において、周波数項はグローバル信号に基づき、位相項は各チャネルの個々の位相信号に基づく。まず周波数項に注目すると、グローバル周波数誤差信号と呼ばれることもある積分器４１０の出力は、合計回路８０６と結合される。合計回路８０６は、グローバル周波数誤差信号のＮ個の遅延バージョンを足し合わせる。特に好ましい一手法において、合計回路８０６は、入力信号をＤ０，Ｄ１，Ｄ２，．．．ＤＮ−１だけ遅延させる。これらのすべての遅延信号が合計回路８０６によって足し合わされる。合計回路８０６の出力は、グローバルＰＬＬ回路４００に入る誤差信号ｅ（１）ｋ−Ｎ及びｅ（２）ｋ−Ｎのそれぞれに加算される。
【００６７】
図６乃至図８に示される３つの技法（及び他の変形例）は、図５のグローバルＰＬＬ回路５００にも適用可能である。例えば、図９は、図５のグローバルＰＬＬ回路５００によるチャネル単位（per-channel）スキームを使用する一手法を示すブロック図である。図７の場合と同様に、図９の遅延補償回路は、チャネル毎に１つの部分９００、９０２を備える。遅延補償回路部分９００、９０２の機能は、図７の遅延補償回路部分７００、７０２と同様又は同じであってよい。
【００６８】
図１０は、各チャネルに積分器１００２、１００４が追加された、図５のグローバルＰＬＬ回路５００の遅延補償を実現する遅延補償回路１０００を示すブロック図である。積分器１００２、１００４は、様々なチャネルのＰＬＬのＶＣＯに対応する可能性があることに留意していただきたい。
【００６９】
図８の場合と同様に、図１０の実施形態は、線１００６上のグローバル周波数信号（結合信号）を合計回路１００８に対する入力として使用するグローバル補正項を含む。個々の位相は、遅延補償回路１０００の最上部及び最下部１０１０、１０１２によって考慮に入れられる。
【００７０】
上述の回路はいずれも集積回路チップ設計の一部を構成することができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、あるいはストレージ・アクセス・ネットワーク等で見受けられる仮想ハード・ドライブ等）に記憶される。設計者がチップを製作しない場合、又はチップ製作に使用されるフォトリソグラフィ・マスクを製作しない場合、設計者は、結果として得られる設計を物理的手段により（例えばその設計を記憶した記憶媒体のコピーを提供することにより）、又は電気的に（例えばインターネットを介して）、製作エンティティに直接又は間接的に伝達する。次に、このように記憶された設計は、典型的にはウェハ上に形成すべき、該当するチップ設計の複数のコピーを含むフォトリソグラフィ・マスクの製作に適したフォーマット（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチング又は他の方法で処理すべきウェハ（又はウェハ上の層あるいはその両方）の領域を画定するのに利用される。
【００７１】
その結果得られる集積回路チップは、ベア・ダイとして生ウェハ（即ち、パッケージされていない複数のチップを有する単一のウェハ）の形で製作者によって配布されることも、パッケージされた形で配布されることもある。後者の場合、チップは、単一のチップ・パッケージ（リードがマザーボードに添着されたプラスチック担体や他のより高いレベルの担体等）内、又はマルチチップ・パッケージ（表面相互接続又は埋め込み相互接続あるいはその両方を有するセラミック担体等）内に取付けられる。いずれの場合も、チップはその後、（ａ）マザーボードのような中間製品の一部又は（ｂ）最終製品の一部として、他のチップ、又はディスクリート回路要素、又は他の信号処理デバイス、あるいはそれらのすべてと一体化される。最終製品は、玩具及び他のロー・エンド用途からディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高機能コンピュータ製品に至るまで、集積回路チップを含む任意の製品とすることができる。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成23年3月7日(2011.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムであって、
個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルＰＬＬ回路と、
前記グローバルＰＬＬ回路と結合された遅延補償回路と、
を備え、
前記グローバルＰＬＬ回路は、共通のＶＣＯを備え、前記共通のＶＣＯは、前記誤差信号の結合バージョンを受信し、前記チャネルによって共有される共通の周波数信号を出力し、
前記遅延補償回路は、前記誤差信号の前記結合バージョンを受け取り、前記遅延補償回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合される、
システム。
【請求項２】
前記チャネルのうちの１つにそれぞれ関連する複数のＰＬＬを更に備え、前記誤差信号は、前記ＰＬＬによって生成される、請求項１に記載のシステム。
【請求項３】
前記グローバルＰＬＬ回路は、前記複数のＰＬＬのそれぞれのループ・フィルタとして機能する、請求項２に記載のシステム。
【請求項４】
前記遅延補償回路からの出力信号は、前記誤差信号から減算される、請求項１に記載のシステム。
【請求項５】
前記誤差信号の前記結合バージョンにグローバル係数が適用される、請求項１に記載のシステム。
【請求項６】
前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、それぞれ前記各部分と同じチャネルに関連する前記誤差信号を受け取り、他の誤差信号は受け取らず、前記各部分の出力は、それぞれ前記各部分と同じチャネルに関連する前記入力と結合される、請求項１に記載のシステム。
【請求項７】
前記各部分からの出力信号は、前記各部分と同じチャネルに関連する前記誤差信号から減算される、請求項６に記載のシステム。
【請求項８】
前記遅延補償回路は、前記共通のＶＣＯの出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合される、請求項１に記載のシステム。
【請求項９】
前記合計回路は、前記共通のＶＣＯの前記出力信号のいくつかの遅延バージョンを足し合わせる、請求項８に記載のシステム。
【請求項１０】
前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的なＶＣＯを更に備えるシステムであって、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的なＶＣＯから出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合される、請求項１に記載のシステム。
【請求項１１】
前記遅延補償回路は、前記共通のＶＣＯの出力信号を入力として受け取る合計回路を含み、前記合計回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合され、前記システムは、前記グローバルＰＬＬ回路の出力と結合され、前記チャネルのうちの１つにそれぞれ関連する追加的なＶＣＯを更に備え、前記遅延補償回路は、各チャネルに関連する部分を含み、前記各部分は、前記各部分と同じチャネルに関連する前記追加的なＶＣＯから出力信号を受け取り、前記各部分の出力は、前記各部分と同じチャネルに関連する前記入力と結合される、請求項１に記載のシステム。
【請求項１２】
前記グローバルＰＬＬ回路と通信する前記チャネルのうちの１つにそれぞれ関連する、リーダ及びライタから成る群から選択される複数の変換器を有する磁気ヘッドと、
磁気記録テープを前記ヘッド上に移動させる駆動機構と、
前記ヘッドと通信するコントローラと、
を更に備える、請求項１に記載のシステム。
【請求項１３】
遅延補償方法であって、
複数の入力を備えたグローバルＰＬＬ回路によって、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、
前記グローバルＰＬＬ回路と結合された遅延補償回路によって、前記誤差信号に１つ又は複数の遅延補償信号を適用するステップと、
前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、
を含み、
前記グローバルＰＬＬ回路は、共通のＶＣＯを備え、前記共通のＶＣＯは、前記誤差信号の結合バージョンを受信し、前記チャネルによって共有される共通の周波数信号を出力し、
前記遅延補償回路は、前記誤差信号の前記結合バージョンを受け取り、前記遅延補償回路の出力は、前記グローバルＰＬＬ回路の前記入力と結合される、
遅延補償方法。
【国際調査報告】
2011527073.tif 000016
2011527073.tif 000017