(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置の製造方法であって、
前記不揮発性半導体記憶装置は、
複数の第１配線と、複数の第２配線と、複数のメモリセルとを具備し、
前記メモリセルは、ダイオードと、抵抗変化部とを備え、
前記ダイオードは、第１導電型の第１半導体層と、第２導電型の第２半導体層とを含み、
前記抵抗変化部は、上部電極と、抵抗変化層と、下部電極とを含み、
前記第１半導体層は、前記第１配線に含まれ、
前記第２半導体層は、前記第１半導体層の凹部に埋設され、
前記不揮発性半導体記憶装置の製造方法は、
半導体基板に第１方向に沿って、複数の素子分離絶縁層を形成する工程と、
前記複数の素子分離絶縁層の間の複数の半導体領域の上部をエッチバックする工程と、
前記複数の半導体領域の各々に前記第１導電型の不純物でイオン注入して第１イオン注入層を形成する工程と、
前記複数の半導体領域の各々に前記第２導電型の不純物でイオン注入して第２イオン注入層を前記第１イオン注入層よりも浅い位置に形成する工程と、
前記複数の半導体領域の各々に、その上部を埋めるように下部電極膜を形成する工程と、
前記複数の素子分離絶縁層及び前記複数の下部電極膜を覆うように抵抗変化層膜、上部電極膜及び第２配線膜をこの順に成膜する工程と、
前記第１方向と異なる第２方向に複数の第２配線が延在するように、前記複数の第２イオン注入層をエッチングストッパーとし、前記第２配線膜、前記上部電極膜、前記抵抗変化層膜及び前記複数の下部電極膜をエッチングして、前記第２配線、前記上部電極、前記抵抗変化層及び前記下部電極とを形成する工程と、
露出した前記第２イオン注入層を、前記第１導電型の不純物でイオン注入して、残りの前記第２イオン注入層を前記第２半導体層とし、イオン注入された前記第２イオン注入層と第１イオン注入層とを前記第１半導体層を含む前記第１配線とする工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記下部電極膜を形成する工程は、前記複数の半導体領域の上部にシリサイド用金属膜と前記下部電極膜とをこの順で形成する工程を備え、
更に、前記半導体基板を加熱して、前記シリサイド用金属膜と前記第２イオン注入層とを反応させてシリサイド層を形成する工程を具備する
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に抵抗変化型の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの分野では、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（強誘電体メモリ、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（磁気ランダムアクセスメモリ、Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（相変化メモリ、Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；特許文献１）などの研究が盛んである。
【０００３】
最近、これらの不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が提案されている（非特許文献１）。この抵抗変化型不揮発メモリには、電圧パルスの印加によってメモリセルの抵抗変化部の抵抗値を変化させることにより情報が書き込まれる。抵抗変化型不揮発メモリでは、書き込んだ情報の非破壊読み出しが可能である。加えて、抵抗変化型不揮発メモリでは、素子面積が小さく、多値化が可能である。そのため、抵抗変化型不揮発メモリは、既存の不揮発性メモリを凌ぐ可能性を有しているとして有望視されている。
【０００４】
抵抗変化型不揮発メモリの抵抗変化動作を再現性良く行うためには、抵抗変化部に印加される電流及び電圧を制御する必要がある（非特許文献５）。そこで、１つのトランジスタと１つの抵抗変化部とを直列に接続した構造（１Ｔ１Ｒ構造）が提案されている（特許文献３）。この構造では、トランジスタの抵抗をゲート電圧で制御することで、抵抗変化部に印加される電流及び電圧を制御することができる。
【０００５】
一方、特許文献２及び特許文献３では、クロスポイント型のＰＲＡＭ及びＭＲＡＭがそれぞれ提案されている。クロスポイント型メモリとは、例えばＰＲＡＭの場合、１つのダイオードと１つの抵抗変化部とが直列に接続された抵抗変化素子（１Ｄ１Ｒ構造）が、複数のＸ配線と複数のＹ配線との交点の各々に接続されたメモリアレイを意味する。このような１Ｄ１Ｒ構造にすることで、単純な格子状の配線で抵抗変化部を挟んだ構造の場合に生じる迂回電流を、ダイオードによって回避することができる。また、抵抗変化素子に印加される電流及び電圧を制御するトランジスタは、メモリアレイの端部に形成すればよい。したがって、１Ｔ１Ｒ構造に比べてメモリセルの面積が小さくなる可能性がある。
【０００６】
ＲｅＲＡＭには、バイポーラ動作型とユニポーラ動作型の２種類がある（非特許文献１、非特許文献２）。ユニポーラ動作型は単極動作が可能である。従って、ユニポーラ動作型は、ダイオードが直列に接続されたクロスポイント型メモリのメモリセルを動作させる上で都合が良い。抵抗変化機構は、エレクトロケミカル型とフィラメント型の２つに大きく分類される。ユニポーラ動作型は、フィラメント型ＲｅＲＡＭにおいてのみみられる現象である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１４９１７０号公報
【特許文献２】特表２００５−５２２０４５号公報；米国公開２００８／０２５８１２９（Ａ１）
【特許文献３】米国特許第５，６４０，３４３号公報
【特許文献４】特開２０１０−０６７９４２号公報；米国公開２０１０／００３８６１７（Ａ１）
【非特許文献】
【０００８】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ  ｅｔ  ａｌ．，“Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｎｇｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＲＲＡＭ）”，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００２．ＩＥＤＭ  ’０２．Ｄｉｇｅｓｔ．Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．１９３−１９６（２００２）．
【非特許文献２】Ｓｈｉｍａ  ｅｔ  ａｌ．“Ｒｅｓｉｓｔａｎｃｅ  ｓｗｉｔｃｈｉｎｇ  ｉｎ  ｔｈｅ  ｍｅｔａｌ  ｄｅｆｉｃｉｅｎｔ−ｔｙｐｅ  ｏｘｉｄｅｓ：  ＮｉＯ  ａｎｄ  ＣｏＯ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，０１２９０１（２００７）．
【非特許文献３】Ｔｓｕｎｏｄａ  ｅｔ  ａｌ．，“Ｌｏｗ  Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｓｗｉｔｃｈｉｎｇ  ｏｆ  Ｔｉ−ｄｏｐｅｄ  ＮｉＯ  ＲｅＲＡＭ  ｕｎｄｅｒ  ｔｈｅ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｓｏｕｒｃｅ  ｏｆ  ｌｅｓｓ  ｔｈａｎ  ３Ｖ”，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００７．ＩＥＤＭ  ２００７．ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．７６７−７７０（２００７）．
【非特許文献４】Ｙ．Ｓａｋｏｔｓｕｂｏ  ｅｔ  ａｌ．，“Ａ  Ｎｅｗ  Ａｐｐｒｏａｃｈ  ｆｏｒ  Ｉｍｐｒｏｖｉｎｇ  Ｏｐｅｒａｔｉｎｇ  Ｍａｒｇｉｎ  ｏｆ  Ｕｎｉｐｏｌａｒ  ＲｅＲＡＭ  Ｕｓｉｎｇ  Ｌｏｃａｌ  Ｍｉｎｉｍｕｍ  ｏｆ  Ｒｅｓｅｔ  Ｖｏｌｔａｇｅ”，２０１０  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．８７−８８（２０１０）．
【非特許文献５】Ｙ．Ｓａｓａｇｏ  ｅｔ  ａｌ．，“Ｃｒｏｓｓ−ｐｏｉｎｔ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｗｉｔｈ  ４Ｆ２  ｃｅｌｌ  ｓｉｚｅ  ｄｒｉｖｅｎ  ｂｙ  ｌｏｗ−ｃｏｎｔａｃｔ−ｒｅｓｉｓｔｉｖｉｔｙ  ｐｏｌｙ−Ｓｉ  ｄｉｏｄｅ”，２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２４−２５（２００９）．
【非特許文献６】Ｊ．Ｈ．Ｏｈ．  ｅｔ  ａｌ．，“Ｆｕｌｌ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  ５１２Ｍｂ  ＰＲＡＭ  ｂａｓｅｄ  ｏｎ  ９０  ｎｍ  Ｔｅｃｈｎｏｌｏｇｙ”，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００６．ＩＥＤＭ  ’０６．Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．１−４（２００６）．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述のように、クロスポイント型メモリを実現するためには、単純な格子状の配線で抵抗変化部をはさんだ構造の場合に生じる迂回電流を回避する必要がある。そのために、メモリセルを１Ｄ１Ｒ構造にする必要がある。この場合、ダイオードと抵抗変化部とは直列に接続される。そのため、抵抗変化部に流れる電流は、ダイオードに流れる電流と等しくなる。従って、抵抗変化部が抵抗変化動作するために必要な電流を流せるダイオードが必須である。
【００１０】
また、クロスポイント型メモリのメモリセルを形成する場合、ダイオードを構成する材料、及び、抵抗変化部を構成する抵抗変化材料を順次積層して形成した後、これらを反応性イオンエッチングによりパターニングする。それにより、ダイオードと抵抗変化部が縦方向に積層された縦型構造のメモリセルが形成される。このような自己整合型の構造は、メモリアレイの高集積化、すなわち、最小加工寸法をＦとして（２Ｆ）２＝４Ｆ２の最小単位セル面積を実現するために必須である。しかし、この場合、メモリセルが微細化すると、ダイオードも微細化する。そうなると、ダイオードの接合面積が減少し、それに伴ってダイオードに流すことが出来る電流も減少する。
【００１１】
更に、ダイオードに多結晶シリコンを用いる場合、ダイオードの逆バイアスリーク耐性を確保するためには、空乏層の伸びを考慮して厚い膜厚を有するダイオード、又は、ｐｉｎ構造のようにｐｎ接合界面にｉ層を有するダイオードを用いることが必要である（非特許文献５）。しかし、このような構造を用いた場合には、更に、ダイオードに流すことができる電流を減少させる。
【００１２】
一方、クロスポイント型メモリに適しているユニポーラ動作型の抵抗変化部を高抵抗化するために必要な電流は、メモリセルが微細化しても減少しない（非特許文献２）。これは、低抵抗状態が、絶縁膜中に形成された極めて細い導電性フィラメントに等しいことに起因している（非特許文献２）。このことは、素子面積がフィラメントの断面積程度に小さくならない限り、低抵抗状態の抵抗値は素子面積に依存しないことを意味している。
【００１３】
このように、抵抗変化部はスケーラビリティが高いが、ダイオードはスケーラビリティが低い。従って、クロスポイント型メモリセルの微細化が進むと、抵抗変化部には何ら問題はないが、ダイオードの素子面積が減少して、メモリセルに十分な電流が流せなくなる可能性が有る。そうなると、抵抗変化部での抵抗変化動作が起こらなくなり、メモリセルとして機能しなくなる。すなわち、クロスポイント型メモリセルの微細化に伴うダイオードの素子面積の減少が、メモリアレイの高集積化を妨げることになり、問題となる。
【００１４】
高集積化可能な縦型で、且つ、大きなＯＮ電流と小さなＯＦＦ電流とを兼ね備えたダイオードの提案は、これまでいくつか行われている。例えば非特許文献６には、選択エピタキシャル成長で形成したｐｎ接合ダイオードを用いた１Ｄ１Ｒ型の相変化型メモリが示されている。しかし、高信頼な抵抗変化型メモリ用途としては十分な電流を流せない。
【００１５】
セルサイズの縮小には、抵抗変化部を格子状の配線で挟む構造での位置合わせ精度も課題である。位置合わせが２回必要となると、位置合わせ精度を考慮したマージンが必要となる。その結果、メモリセルのサイズが４Ｆ２より大きくなる。４Ｆ２の最小単位セルを実現するためには、Ｘ配線とＹ配線との間に自己整合的にメモリセルが形成されることが必須である。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の不揮発性半導体記憶装置は、第１方向に延在する複数の第１配線（１３）と、第１方向と異なる第２方向に延在する複数の第２配線（２０）と、複数の第１配線（１３）と複数の第２配線（２０）との交点の各々に設けられた複数のメモリセル（１０）とを具備している。複数のメモリセル（１０）の各々は、第１配線（１３）の上方に設けられ一端を第１配線（１３）に接続されたダイオード（１５）と、ダイオード（１５）の上方に設けられ、一端をダイオード（１５）に直列接続され、他端を第２配線（２０）に接続され、抵抗値の変化で情報を記憶する抵抗変化部（１９）とを備えている。ダイオード（１５）は、第１導電型（ｎ）の第１半導体層（１３）と、第１導電型（ｎ）と異なる第２導電型（ｐ）の第２半導体層（１４）とを含んでいる。第２半導体層（１４）は、第１半導体層（１３）の内部に伸びている。
【００１８】
本発明の不揮発性半導体記憶装置の製造方法は、以下の不揮発性半導体記憶装置を製造する。その不揮発性半導体記憶装置は、複数の第１配線（１３）と、複数の第２配線（２０）と、複数のメモリセル（１０）とを具備し、メモリセル（１０）は、ダイオード（１５）と、抵抗変化部（１９）とを備え、ダイオード（１５）は、第１導電型の第１半導体層（１３）と、第２導電型の第２半導体層（１４）とを含み、抵抗変化部（１）は、上部電極（１８）と、抵抗変化層（１７）と、下部電極（１６）とを含み、第１半導体層（１３）は、第１配線（１３）に含まれ、第２半導体層（１４）は、第１半導体層（１３）の内部に伸びている。
不揮発性半導体記憶装置の製造方法は、半導体基板（１１）に第１方向に沿って、複数の素子分離絶縁層（１２）を形成する工程と、複数の素子分離絶縁層（１２）の間の複数の半導体領域（１１ｐ）の上部をエッチバックする工程と、複数の半導体領域の各々に、第１導電型（ｎ）の不純物で相対的に深く、及び、第２導電型（ｐ）の不純物で相対的に浅くイオン注入して、それぞれ第１イオン注入層（１３ａ）、及び、第２イオン注入層（１４ａ）を形成する工程と、複数の半導体領域の各々に、その上部を埋めるように下部電極膜（１６ａ）を形成する工程と、複数の素子分離絶縁層（１２）及び複数の下部電極膜（１６ａ）を覆うように抵抗変化層膜（１７ａ）、上部電極膜（１８ａ）及び第２配線膜（２０ａ）をこの順に成膜する工程と、第１方向と異なる第２方向に複数の第２配線（２０）が延在するように、複数の第２イオン注入層（１４ａ）をエッチングストッパーとし、第２配線膜（２０ａ）、上部電極膜（１８ａ）、抵抗変化層膜（１７ａ）及び複数の下部電極膜（１６ａ）をエッチングして、第２配線（２０）、上部電極（１８）、抵抗変化層（１７）及び下部電極（１６）とを形成する工程と、露出した第２イオン注入層（１４ａ）を、第１導電型の不純物でイオン注入して、残りの第２イオン注入層（１４ａ）を第２半導体層（１４）とし、イオン注入された第２イオン注入層（１４ａ）と第１イオン注入層（１３ａ）とを第１半導体層（１３）を含む第１配線（１３）とする工程とを具備している。
【発明の効果】
【００１９】
本発明により、メモリセルを微細化しても、抵抗変化動作に十分な電流を流すことが可能なダイオードを備える抵抗変化型の不揮発性半導体記憶装置を得ることができる。高集積なクロスポイント型構造を有する抵抗変化型の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図２Ａ】図２Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成例の平面図である。
【図２Ｂ】図２Ｂは、図２ＡにおけるＩ−Ｉ＊断面図である。
【図２Ｃ】図２Ｃは、図２ＡにおけるＩＩ−ＩＩ＊断面図である。
【図２Ｄ】図２Ｄは、図２ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図２Ｅ】図２Ｅは、図２ＡにおけるＩＶ−ＩＶ＊断面図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図３Ｂ】図３Ｂは、図３ＡにおけるＩ−Ｉ＊断面図である。
【図３Ｃ】図３Ｃは、図３ＡにおけるＩＩ−ＩＩ＊断面図である。
【図３Ｄ】図３Ｄは、図３ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図３Ｅ】図３Ｅは、図３ＡにおけるＩＶ−ＩＶ＊断面図である。
【図４Ａ】図４Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図４Ｂ】図４Ｂは、図４ＡにおけるＩ−Ｉ＊断面図である。
【図４Ｃ】図４Ｃは、図４ＡにおけるＩＩ−ＩＩ＊断面図である。
【図４Ｄ】図４Ｄは、図４ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図４Ｅ】図４Ｅは、図４ＡにおけるＩＶ−ＩＶ＊断面図である。
【図５Ａ】図５Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図５Ｂ】図５Ｂは、図５ＡにおけるＩ−Ｉ＊断面図である。
【図５Ｃ】図５Ｃは、図５ＡにおけるＩＩ−ＩＩ＊断面図である。
【図５Ｄ】図５Ｄは、図５ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図５Ｅ】図５Ｅは、図５ＡにおけるＩＶ−ＩＶ＊断面図である。
【図６Ａ】図６Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図６Ｂ】図６Ｂは、図６ＡにおけるＩ−Ｉ＊断面図である。
【図６Ｃ】図６Ｃは、図６ＡにおけるＩＩ−ＩＩ＊断面図である。
【図６Ｄ】図６Ｄは、図６ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図６Ｅ】図６Ｅは、図６ＡにおけるＩＶ−ＩＶ＊断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図７Ｂ】図７Ｂは、図７ＡにおけるＩ−Ｉ＊断面図である。
【図７Ｃ】図７Ｃは、図７ＡにおけるＩＩ−ＩＩ＊断面図である。
【図７Ｄ】図７Ｄは、図７ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図７Ｅ】図７Ｅは、図７ＡにおけるＩＶ−ＩＶ＊断面図である。
【図８Ａ】図８Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図８Ｂ】図８Ｂは、図８ＡにおけるＩ−Ｉ＊断面図である。
【図８Ｃ】図８Ｃは、図８ＡにおけるＩＩ−ＩＩ＊断面図である。
【図８Ｄ】図８Ｄは、図８ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図８Ｅ】図８Ｅは、図８ＡにおけるＩＶ−ＩＶ＊断面図である。
【図９Ａ】図９Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図９Ｂ】図９Ｂは、図９ＡにおけるＩ−Ｉ＊断面図である。
【図９Ｃ】図９Ｃは、図９ＡにおけるＩＩ−ＩＩ＊断面図である。
【図９Ｄ】図９Ｄは、図９ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図９Ｅ】図９Ｅは、図９ＡにおけるＩＶ−ＩＶ＊断面図である。
【図１０Ａ】図１０Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図１０Ｂ】図１０Ｂは、図１０ＡにおけるＩ−Ｉ＊断面図である。
【図１０Ｃ】図１０Ｃは、図１０ＡにおけるＩＩ−ＩＩ＊断面図である。
【図１０Ｄ】図１０Ｄは、図１０ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図１０Ｅ】図１０Ｅは、図１０ＡにおけるＩＶ−ＩＶ＊断面図である。
【図１１Ａ】図１１Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。
【図１１Ｂ】図１１Ｂは、図１１ＡにおけるＩ−Ｉ＊断面図である。
【図１１Ｃ】図１１Ｃは、図１１ＡにおけるＩＩ−ＩＩ＊断面図である。
【図１１Ｄ】図１１Ｄは、図１１ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。
【図１１Ｅ】図１１Ｅは、図１１ＡにおけるＩＶ−ＩＶ＊断面図である。
【図１２】図１２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図１３Ａ】図１３Ａは、図１２におけるＩＩＩ−ＩＩＩ＊断面図である。
【図１３Ｂ】図１３Ｂは、図１２におけるＩＩＩ−ＩＩＩ＊断面図である。
【図１４Ａ】図１４Ａは、第２の実施の形態における不揮発性半導体記憶装置のＩＩＩ−ＩＩＩ＊断面図である。
【図１４Ｂ】図１４Ｂは、第２の実施の形態における第１変形例の不揮発性半導体記憶装置のＩＩＩ−ＩＩＩ＊断面図である。
【図１４Ｃ】図１４Ｃは、第２の実施の形態における第２変形例の不揮発性半導体記憶装置のＩＩＩ−ＩＩＩ＊断面図である。
【図１５】図１５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図１６Ａ】図１６Ａは、図１５におけるＩＩＩ−ＩＩＩ＊断面図である。
【図１６Ｂ】図１６Ｂは、図１５におけるＩＶ−ＩＶ＊断面図である。
【図１７Ａ】図１７Ａは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。
【図１７Ｂ】図１７Ｂは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩＩ−ＩＩ＊断面図である。
【図１８Ａ】図１８Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図１８Ｂ】図１８Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図１９Ａ】図１９Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図１９Ｂ】図１９Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図２０Ａ】図２０Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図２０Ｂ】図２０Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図２１Ａ】図２１Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図２１Ｂ】図２１Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図２２Ａ】図２２Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図２２Ｂ】図２２Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図２３Ａ】図２３Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。
【図２３Ｂ】図２３Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【図２４】図２４は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。
【図２５】図２５は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。
【図２６】図２６は、本発明の第７の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図２７Ａ】図２７Ａは、図２６におけるＩ−Ｉ＊断面図である。
【図２７Ｂ】図２７Ｂは、図２６におけるＩＩ−ＩＩ＊断面図である。
【図２８】図２８は、本発明の第７の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図２９】図２９は、本発明の第９の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図３０Ａ】図３０Ａは、図２９におけるＩ−Ｉ＊断面図である。
【図３０Ｂ】図３０Ｂは、図２９におけるＩＩ−ＩＩ＊断面図である。
【図３１】図３１は、本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。
【図３２】図３２は、本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。
【図３３】図３３は、本発明の第１０の実施の形態における変形例の不揮発性半導体記憶装置のＩ−Ｉ＊断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置について説明する。図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。不揮発性半導体記憶装置１は、抵抗変化型不揮発メモリ（ＲｅＲＡＭ）であり、複数のビット線１３と、複数のワード線２０と、複数のメモリセル１０とを具備している。なお、この図において、電流・電圧の供給・印加を行う回路の記載を省略している（以下同じ）。
【００２３】
複数のビット線（第１配線）１３は、互いに平行にＸ方向に延在している。複数のビット線１３は、基板１１に埋設されている。複数のワード線（第２配線）２０は、互いに平行に、Ｘ方向とは垂直なＹ方向に延在している。複数のメモリセル１０は、複数のビット線１３と複数のワード線２０との交点の各々に設けられている。メモリセル１０は、一端をビット線１３に他端をワード線２０にそれぞれ接続されている。メモリセル１０は、直列接続されたダイオード１５と抵抗変化部１９とを備えている。すなわち、１Ｄ１Ｒ構造である。
【００２４】
ダイオード１５は、整流機能を有する。ビット線１３上に設けられている。第１半導体層１３と第２半導体層１４とを含んでいる。第１半導体層１３は、ビット線１３に接して形成されている。第２半導体層１４は、第１半導体層１３の内部に埋設され、抵抗変化部１９に接して形成されている。第１半導体層１３及び第２半導体層１４のうちの一方がアノードであり、他方がカソードである。
【００２５】
抵抗変化部１９は、抵抗値の変化で情報を記憶する。ダイオード１５の上方に設けられている。上部電極１８と下部電極１６と抵抗変化層１７とを含んでいる。上部電極１８は、ワード線２０に接続されている。下部電極１６は、ダイオード１５に接続されている。抵抗変化層１７は、上部電極１８と下部電極１６との間に設けられ、両電極に印加される電圧(電流)により、抵抗値を変化させる。下部電極１６と抵抗変化層１７と上部電極１８とワード線２０とは、この順に積層されている。
【００２６】
次に、不揮発性半導体記憶装置１の詳細について説明する。
図２Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成例（図１Ａ）の平面図である。メモリセル１０は、破線で示す領域である。この領域のＸ方向及びＹ方向の幅は、ワード線２０及びビット線１３の幅をいずれも最小加工寸法Ｆとすれば、いずれも２Ｆである。すなわち、メモリセル１０の面積は、（２Ｆ）２＝４Ｆ２であり、最小単位セル面積である。このように、このメモリセル１０は、１Ｄ１Ｒ構造を有し、最小単位セル面積を可能にしている。
【００２７】
図２Ｂ〜図２Ｅは、それぞれ図２ＡにおけるＩ−Ｉ＊断面図、ＩＩ−ＩＩ＊断面図、ＩＩＩ−ＩＩＩ＊断面図、及びＩＶ−ＩＶ＊断面図である。ただし、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。ＩＩ−ＩＩ＊断面は、ワード線２０を含まないｙｚ断面である。ＩＩＩ−ＩＩＩ＊断面はビット線１３を含むｘｚ断面である。ＩＶ−ＩＶ＊断面はビット線１３を含まないｘｚ断面である。
【００２８】
基板１１は、第２導電型の半導体基板であり、ｐ型Ｓｉ（シリコン）基板に例示される。基板１１は、複数の素子分離絶縁層１２（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｏｒ；ＳＴＩ）を備えている。複数の素子分離絶縁層１２は、互いに平行にＸ方向に延在している。ただし、素子分離絶縁層１２の底面（−ｚ側の面）は平坦である。一方、素子分離絶縁層１２の上面（＋ｚ側の面）は、ワード線２０の直下（図２Ｂ）以外の部分では、上部が部分的に除去されて薄くなっている（図２Ｃ）。すなわち、素子分離絶縁層１２は、ワード線２０の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる（図２Ｅ）。素子分離絶縁層は、ＳｉＯ２（酸化シリコン）に例示される。Ｙ方向では、複数のビット線１３は、複数の素子分離絶縁層１２により分離されている。
【００２９】
複数のビット線１３は、基板１１に接して形成されている。ビット線１３の底面（−ｚ側の面）は平坦である。一方、ビット線１３の上面（＋ｚ側の面）は、メモリセル１０が無い部分では、基板１１の上面（素子分離絶縁層１２の表面）と同じ面にある（図２Ｃ）。しかし、メモリセル１０が有る部分では、ダイオード１５（の第２半導体層１４）の分だけ凹んでいる（薄くなっている；図２Ｂ）。すなわち、ビット線１３は、メモリセル１０の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる（図２Ｄ）。ビット線１３は、基板１１と異なる第１導電型の半導体の配線であり、ｎ＋型Ｓｉ（シリコン）の配線に例示される。高濃度ドープ半導体（例示：ｎ＋型シリコン）を用いることで、ビット線１３の抵抗を低減することができる。ビット線１３の膜厚方向の第１導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。
【００３０】
ダイオード１５の第１半導体層１３は、ビット線１３に含まれ、ビット線１３におけるメモリセル１０のある領域である（図２Ｄ）。第１半導体層１３は、その領域のビット線１３の少なくとも上部と実質的に同一である。すなわち、ビット線１３（少なくともその上部）は、その領域において、第１半導体層１３を兼ねている。第１半導体層１３は、ビット線１３と同じく、第１導電型であり、ｎ＋型Ｓｉ（シリコン）に例示される。第１半導体層１３の膜厚方向の第１導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。
【００３１】
ダイオード１５の第２半導体層１４は、ビット線１３（第１半導体層１３）の上部からその内部の途中まで伸びている（図２Ｄ）。第２半導体層１４は、ビット線１３（第１半導体層１３）の凹部（又は窪み）に埋設されていると見ることもできる。すなわち、凹型形状を有する（又は窪みを有する）第１半導体層１３の凹部（又は窪み）を埋めるように第２半導体層１４が形成されている（図２Ｄ）。なお、図２Ｄの例では、第１半導体層１３の凹部（又は第２半導体層１４）の形状は、概ね直方体形状であるが、本実施の形態はこの例に限定されるものではない。すなわち、凹部（又は第２半導体層１４）の形状は、第１半導体層１３との接触面積（接合面積）を増加させるような他の形状を有していても良いし、その数は複数あっても良い。第２半導体層１４は、それらの凹部（又は窪み）を埋めるように形成される。第２半導体層１４は、第１導電型と異なる第２導電型であり、ｐ＋型Ｓｉ（シリコン）に例示される。第１導電型濃度及び第２半導体層１４の膜厚方向の第２導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。
【００３２】
第１半導体層１３や第２半導体層１４は、後述されるように基板１１の半導体をそのまま利用して製造されることが好ましい。多結晶シリコンや選択エピタキシャル成長のシリコンの場合、既述のように、ダイオード１５に流せる電流が制限されるおそれがあるからである。
【００３３】
ダイオード１５がこのような構成を有することにより、第２半導体層１４は、その−Ｚ方向の底面だけでなく、そのＸ方向の両側面においても第１半導体層１３と接触することができる。従って、第１半導体層と第２半導体層とを単純に積層して平面で接触させている場合と比較して、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。この接触面積は、ダイオード１５における接合面積に対応する。したがって、上記構成により、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。
【００３４】
抵抗変化部１９の下部電極１６は、メモリセル１０が有る部分において、基板１１の上面（素子分離絶縁層１２の表面）と同じ面にある（図２Ｂ）。抵抗変化層１７と上部電極１８とは、この順に積層されて、Ｙ方向に延在している（図２Ｂ）。抵抗変化層１７は、遷移金属酸化物であり、例えば膜厚１０ｎｍ程度である。遷移金属酸化物は、ＺｒＯ２（酸化ジルコニウム）、ＴｉＯ２（酸化チタン）、Ａｌ２Ｏ３（酸化アルミニウム）、ＨｆＯ２（酸化ハフニウム）、Ｔａ２Ｏ５（酸化タンタル）、及びこれらの窒化物、シリケート、又はこれらの材料の積層体に例示される。上部電極１８及び下部電極１６は、導電体であり、例えば膜厚２０ｎｍ程度である。上部電極１８及び下部電極１６は、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｚｎ（亜鉛）、Ｎｉ（ニッケル）、Ｋ（カリウム）、Ｌｉ（リチウム）、Ｆｅ（鉄）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｓｎ（錫）、Ｃｒ（クロム）、Ｐｂ（鉛）、Ｔｉ（チタニウム）、若しくはこれらの合金、又はこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドに例示される。また、これらの材料の積層体であっても良い。
【００３５】
ワード線２０は、抵抗変化層１７及び上部電極１８の上に積層されて、Ｙ方向に延在している（図２Ｂ）。ワード線２０は、導体であり、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｃｕ／ＴａＮ（銅／窒化タンタル）に例示される。
【００３６】
ワード線２０、ビット線１３及びメモリセル１０を覆うように、層間絶縁層２１が形成されている。層間絶縁層２１の上部は平坦化されている。
【００３７】
このように、本実施の形態の不揮発性半導体記憶装置１は以下の構成を有している。基板１１（例示：ｐ型シリコン基板）には、その表面領域に、素子分離絶縁層１２により区画されたｎ型領域である第１半導体層（例示：ｎ型シリコン層）１３と、その上部である第２半導体層（例示：ｐ型シリコン層）１４が埋め込まれており、埋め込みｐｎ接合ダイオード１５を構成している。ｎ型領域はダイオード１５の構成要素であると共にビット線１３を兼ねている。すなわち、埋め込みビット線を構成している。基板１１には、更に、第２半導体層１４の上部に、下部電極層１６が埋め込まれている。下部電極１６が平坦に埋め込まれた基板１１上に、抵抗変化層１７、上部電極１８及びワード線２０がこの順に形成されている。下部電極層１６と抵抗変化層１７、上部電極１８は抵抗変化部１９を構成している。ワード線２０が形成された面は、層間絶縁膜２１により平坦に覆われている。
【００３８】
それにより、メモリセル１０は１Ｄ１Ｒ構造を有し、最小単位セル面積４Ｆ２で構成することができる。その結果、高集積化を図ることができる。また、埋め込みビット線１３は高濃度ドープ半導体を用いているので、その抵抗を低減することができる。その結果、動作速度を向上させることができる。また、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。その結果、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。
【００３９】
次に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３Ａ〜図１１Ａは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。図３Ｂ〜図１１Ｂは、それぞれ図３Ａ〜図１１ＡにおけるＩ−Ｉ＊断面図である。図３Ｃ〜図１１Ｃは、それぞれ図３Ａ〜図１１ＡにおけるＩＩ−ＩＩ＊断面図である。図３Ｄ〜図１１Ｄは、それぞれ図３Ａ〜図１１ＡにおけるＩＩＩ−ＩＩＩ＊断面図である。図３Ｅ〜図１１Ｅは、それぞれ図３Ａ〜図１１ＡにおけるＩＶ−ＩＶ＊断面図である。なお、Ｉ−Ｉ＊断面図、ＩＩ−ＩＩ＊断面図、ＩＩＩ−ＩＩＩ＊断面図、及びＩＶ−ＩＶ＊断面図の定義は、図２Ａの場合と同じである。
【００４０】
まず、図３Ａ〜図３Ｅに示すように、基板１１として、第２導電型半導体基板として、ｐ型Ｓｉ（シリコン）基板を準備する。
【００４１】
次に、図４Ａ〜図４Ｅに示すように、この基板１１に、互いに平行にＸ方向に延在する複数の素子分離絶縁層１２（例示：ＳｉＯ２（酸化シリコン））を形成する。それにより、その複数の素子分離絶縁層１２の間に、短冊状の複数の半導体領域１１ｐが形成される。半導体領域１１ｐは、素子分離絶縁層１２の間にｐ型シリコンが露出した領域である。その複数の半導体領域１１ｐは、互いに平行にＸ方向に延在する。
【００４２】
続いて、図５Ａ〜図５Ｅに示すように、その複数の半導体領域１１ｐの上部をエッチバックする。それにより、その複数の素子分離絶縁層１２の間に、短冊状の複数の凹構造１１ｑが形成される。凹構造１１ｑは、底面が半導体領域１１ｐの上面、側面が素子分離絶縁層１２の側面である。その複数の凹構造１１ｑは、互いにＸ方向に延在する。
【００４３】
その後、図６Ａ〜図６Ｅに示すように、その複数の半導体領域１１ｐに、第１導電型の不純物で相対的に深くイオン注入を行う。それにより、半導体領域１１ｐの深部に、第１導電型の第１イオン注入層１３ａが形成される。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を相対的に深くイオン注入して、深部を第１イオン注入層１３ａとしてのｎ＋型Ｓｉ（シリコン）層とする。続けて、その複数の半導体領域１１ｐに、第２導電型の不純物で相対的に浅くイオン注を行う。それにより、半導体領域１１ｐの浅部に、第２導電型の第２イオン注入層１４ａが形成される。例えば、ｐ型不純物のＢ（ボロン）イオンを含むイオン種を相対的に浅くイオン注入して、浅部を第２イオン注入層１４ａとしてのｐ＋型Ｓｉ（シリコン）層とする。その結果、後段の工程でダイオード１５となるｐｎ接合構造が形成される。第１イオン注入層１３ａは、後段の工程でビット線１３となる。
【００４４】
次に、図７Ａ〜図７Ｅに示すように、基板１１の全面を覆うように下部電極膜１６ａを成膜する。例えば、Ｒｕ（ルテニウム）のような金属膜を成膜する。それにより、複数の素子分離絶縁層１２及び複数の凹構造１１ｑ（半導体領域１１ｐの第２イオン注入層１４ａ）が下部電極膜１６ａで覆われる。
【００４５】
続いて、図８Ａ〜図８Ｅに示すように、複数の素子分離絶縁層１２をストッパーとして、ＣＭＰ（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化処理を行う。それにより、複数の半導体領域１１ｐの上部（凹構造１１ｑ）を埋めるように複数の下部電極膜１６ａの埋め込み構造が形成される。
【００４６】
その後、図９Ａ〜図９Ｅに示すように、複数の素子分離絶縁層１２及び埋め込まれた複数の下部電極膜１６ａを覆うように抵抗変化層膜１７ａ、上部電極膜１８ａ及びワード線膜２０ａをこの順に成膜する。例えば、ＺｒＯ２（酸化ジルコニウム）のような遷移金属酸化物、Ｒｕ（ルテニウム）のような金属膜及びＣｕ（銅）のような金属膜をこの順に成膜する。
【００４７】
次に、図１０Ａ〜図１０Ｅに示すように、複数の第２イオン注入層１４ａをエッチングストッパーとして、Ｙ方向に複数のワード線２０が延在するように、ワード線膜２０ａ、上部電極膜１８ａ、抵抗変化層膜１７ａ、複数の下部電極膜１６ａ及び複数の素子分離絶縁層１２をエッチングして、ワード線２０と、その下方に上部電極１８、抵抗変化層１７及び下部電極１６とを形成する。それにより、ワード線２０下の、埋め込まれた下部電極１６、抵抗変化層１７及び上部電極１８が抵抗変化部１９となる。
【００４８】
続いて、図１１Ａ〜図１１Ｅに示すように、第２イオン注入層１４ａのうちの露出した部分を、第１導電型の不純物でイオン注入する。それにより、第２イオン注入層１４ａのうちの露出した部分が第１導電型になり、第２イオン注入層１４ａのうちの露出していない部分（下部電極１６で覆われた部分）が第２導電型のままとなる。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を第２イオン注入層１４ａの露出した部分にイオン注入して第２イオン注入層１４ａの露出部分をｎ＋型Ｓｉ（シリコン）層とし、第２イオン注入層１４ａのうちの非露出部分をｐ＋型Ｓｉ（シリコン）層のままとする。その結果、第２イオン注入層１４ａのうちのイオン注入された部分及び第１イオン注入層１３ａが、ダイオード１５の第１導電型の第１半導体層１３となる。この第１半導体層１３は、ビット線１３兼ねている。一方、第２イオン注入層１４ａのうちの露出していない部分が、ダイオード１５の第２導電型の第２半導体層１４となる。
【００４９】
その後、基板１１の全面を覆うように酸化シリコンのような層間絶縁膜（図示されず）を形成する。そして、ＣＭＰにより平坦化処理を行う。それにより、図２Ａ〜図２Ｅに示すような不揮発性半導体記憶装置１を製造することができる。
【００５０】
上記のように、本実施の形態では、下部電極１６直下の第２イオン注入層１４ａ（第２導電型）を除く、その両側の第２イオン注入層１４ａをイオン注入により第１導電型の第１イオン注入層１３ａに変える（図１１Ａ〜図１１Ｅ）。その結果、ダイオード１５の第２半導体層１４は、第１半導体層１３（ビット線１３）の凹部（又は窪み）に埋設される。ダイオード１５をこのように製造することにより、第１半導体層１３と第２半導体層１４とを単純に積層させて平面で接触させている場合と比較して、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。すなわち、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。更に、下部電極１６直下を除いた第２イオン注入層１４ａを高濃度ドープの第１導電型にすることにより、埋め込みビット線１３の抵抗も低減することが可能となる。
【００５１】
上記製造方法により、抵抗変化部を格子状の配線で挟む構造での位置合わせが、図１０Ａ〜図１０Ｅの工程の１回だけになる。従って、位置合わせ精度を考慮したマージンが不要となる。すなわち、ビット線１３とワード線２０との間に自己整合的にメモリセル１０を形成することが可能となる。その結果、メモリセルのサイズを４Ｆ２の最小単位セルを実現することができる。
【００５２】
以上のように、本実施の形態により、メモリセル１０の微細化にも拘わらず、ダイオード１５のｐｎ接合面積を相対的に広くすることができる。それにより、メモリセル１０を微細化しても、メモリセル１０に十分な電流を流すことができ、抵抗変化動作が可能となる。また、クロスポイント型のメモリセル１０の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。更に、高濃度ドープ半導体を用いることで、ビット線１３の抵抗を低減することができる。
【００５３】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図１２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ａは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、抵抗変化部１９の側面にサイドウォール２４が設けられている点で相違している。以下では、相違点について主に説明する。
【００５４】
抵抗変化部１９は、Ｘ方向で対向する両側面にサイドウォール２４を備えている。ワード線２０の両側面にまで設けられていてもよい。サイドウォール２４は、Ｙ方向に延在する抵抗変化層１７、上部電極１８及びワード線２０に沿って、Ｙ方向に延在している。サイドウォール２４は、ＳｉＯ２（酸化シリコン）のような絶縁体で形成されている。
【００５５】
図１３Ａ〜図１３Ｂは、それぞれ図１２におけるＩＩＩ−ＩＩＩ＊断面図及びＩＶ−ＩＶ＊断面図である。ただし、ＩＩＩ−ＩＩＩ＊断面及びＩＶ−ＩＶ＊断面の定義は第１の実施の形態と同様である。即ち、ＩＩＩ−ＩＩＩ＊断面はビット線１３を含むｘｚ断面である。ＩＶ−ＩＶ＊断面はビット線１３を含まないｘｚ断面である。
【００５６】
ダイオード１５の第２半導体層１４は、下部電極１６の下だけでなく、サイドウォール２４の下にも設けられている。すなわち、第２半導体層１４のｘ方向の幅は、概ね下部電極１６のｘ方向の幅と二つのサイドウォール２４のｘ方向の幅とを合わせた長さとなる。このように、サイドウォール２４を設けることで、第１半導体層１３と第２半導体層１４との接触面積、すなわちダイオード１５の接合面積をより増大することができる。加えて、サイドウォール２４を設けることで、下部電極１６と第１半導体層１３との間にサイドウォール２４及び第２半導体１４が挟まることになる。したがって、下部電極１６と第１半導体層１４とが直接接触すること、すなわちダイオード１５がショートすることを防止することができる。
【００５７】
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ａの製造方法については、図１０Ａ〜図１０Ｅの工程と図１１Ａ〜図１１Ｅの工程との間に以下の工程が含まれる他は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【００５８】
図１０Ａ〜図１０Ｅの工程と図１１Ａ〜図１１Ｅの工程との間には、次の工程が実施される。
基板１１の全面を覆うように酸化シリコンのような層間絶縁膜を形成する。そして、その層間絶縁膜をエッチバックする。それにより、Ｙ方向に延在する抵抗変化部１９及びワード線２０の両側面にサイドウォール２４を形成することができる。
【００５９】
本実施の形態の場合も第１の実施の形態と同様の効果を得ることができる。
それに加えて、ダイオード１５の接合面積をより増大することができる。それにより、ダイオード１５により大きな電流を流すことができる。更に、下部電極１６と第１半導体層１４とが直接接触すること、すなわちダイオード１５がショートすることを防止することができる。
【００６０】
次に、本実施の形態の変形例について説明する。
図１４Ａは本実施の形態における不揮発性半導体記憶装置１ＡのＩＩＩ−ＩＩＩ＊断面図（図１３Ａと同じ）である。図１４Ｂは本実施の形態における第１変形例の不揮発性半導体記憶装置１ＢのＩＩＩ−ＩＩＩ＊断面図である。図１４Ｃは本実施の形態における第２変形例の不揮発性半導体記憶装置１ＣのＩＩＩ−ＩＩＩ＊断面図である。
【００６１】
図１４Ａの不揮発性半導体記憶装置１Ａの場合と比較すると、図１４Ｂの不揮発性半導体記憶装置１Ｂの場合は第１半導体層１３−１及び第２半導体層１４−１の深さをそれぞれより深くしている。それにより、ダイオード１５における接合面積（第１半導体層１３−１と第２半導体層１４−１との接触面積）を増大させることができる。図１４Ｃの不揮発性半導体記憶装置１Ｃの場合は第１半導体層１３−２及び第２半導体層１４−２の深さをそれぞれ更に深くしている。それにより、ダイオード１５における接合面積（第１半導体層１３−２と第２半導体層１４−２との接触面積）を更に増大させることができる。
【００６２】
これら不揮発性半導体記憶装置１Ｂや不揮発性半導体記憶装置１Ｃの製造方法については、第１の実施の形態における図６Ａ〜図６Ｅの工程のイオン注入のエネルギーを所定の量だけ増大させる他は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【００６３】
本変形例の場合も不揮発性半導体記憶装置１Ａと同様の効果を得ることができる。
それに加えて、ダイオード１５の接合面積をより増大することができる。それにより、ダイオード１５に更により大きな電流を流すことができる。
【００６４】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置について説明する。図１５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ｄは、第２の実施の形態の不揮発性半導体記憶装置１Ａと比較して、サイドウォール２４間のビット線１３の少なくとも上部がシリサイド化されている点で相違している。以下では、相違点について主に説明する。
【００６５】
ビット線１３は、Ｘ方向に隣り合うメモリセル１０同士を接続する部分における、サイドウォール２４間に設けられたシリサイド層２６を含んでいる。シリサイド層２６は、その部分におけるビット線１３の上部だけであってもよいし、その部分におけるビット線１３の膜厚方向のほとんど全てであってもよい。シリサイド層２６は、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ（コバルトシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＴｉＳｉ（チタンシリサイド）に例示される。
【００６６】
図１６Ａ〜図１６Ｂは、それぞれ図１５におけるＩＩＩ−ＩＩＩ＊断面図及びＩＶ−ＩＶ＊断面図である。ただし、ＩＩＩ−ＩＩＩ＊断面及びＩＶ−ＩＶ＊断面の定義は第１の実施の形態と同様である。即ち、ＩＩＩ−ＩＩＩ＊断面はビット線１３を含むｘｚ断面である。ＩＶ−ＩＶ＊断面はビット線１３を含まないｘｚ断面である。
【００６７】
シリサイド層２６は、向かい合うサイドウォール２４間のビット線１３の上部に設けられ、サイドウォール２４直下にはない。そのため、そのシリサイド層２６は、第２半導体層１４や下部電極１６と接することはない。すなわち、ダイオード１５をショートさせることはない。ビット線１３の一部をシリサイド化することで、ビット線１３の抵抗を更に低減することができる。
【００６８】
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｄの製造方法については、図１１Ａ〜図１１Ｅの工程と層間絶縁層２１を形成する工程との間に以下の工程が含まれる他は、第２の実施の形態の不揮発性半導体記憶装置１Ａの製造方法の場合と同じである。
【００６９】
図１１Ａ〜図１１Ｅの工程と層間絶縁層２１を形成する工程との間には、次の工程が実施される。
まず、基板１１の全面を覆うようにタングステンのような金属膜を成膜する。その後、基板１１を適当な温度でアニールすることで、金属膜のうち、ビット線１３が露出した部分に接している部分、すなわちｎ＋型Ｓｉ（シリコン）の部分に接している部分と、ビット線１３の上部とが反応してシリサイド化される。その後、金属膜をエッチングにより除去する。それにより、シリサイド層２６を形成することができる。
【００７０】
本実施の形態の場合も第２の実施の形態と同様の効果を得ることができる。
それに加えて、ビット線１３の抵抗を更に低減することができる。
【００７１】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置について説明する。図１７Ａ〜図１７Ｂは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図及びＩＩ−ＩＩ＊断面図である。ただし、Ｉ−Ｉ＊断面及びＩＩ−ＩＩ＊断面の定義は第１の実施の形態と同様である。すなわち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。ＩＩ−ＩＩ＊断面はワード線２０を含まないｙｚ断面である。本実施の形態の不揮発性半導体記憶装置１Ｅは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、下部電極１６とダイオード１５との接触部分がシリサイド化されている点で相違している。以下では、相違点について主に説明する。
【００７２】
メモリセル１０は、シリサイド層２８を更に備えている。シリサイド層２８は、ダイオード１５の第２半導体層１４と抵抗変化部１９との間に設けられている。従って、シリサイド層２８は、第２半導体層１４上をＸ方向に延在している。シリサイド層２８は、ＷＳｉ（タングステンシリサイド）に例示される。
ダイオード１５と抵抗変化部１９との間にシリサイド層２８を設けることで、接触抵抗を低減することができる。
【００７３】
次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｅの製造方法については、図３Ａ〜図３Ｅから図６Ａ〜図６Ｅまでの工程は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法と同様である。図１８Ａ〜図２３Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩ−Ｉ＊断面図である。図１８Ｂ〜図２３Ｂは、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるＩＩ−ＩＩ＊断面図である。
【００７４】
まず、図３Ａ〜図３Ｅから図６Ａ〜図６Ｅまでの工程を実行する。
【００７５】
次に、図１８Ａ〜図１８Ｂに示すように、基板１１の全面を覆うようにシリサイド化可能な金属膜２８ａを成膜する。例えば、Ｗ（タングステン）膜などである。更に、金属膜２８ａを覆うように下部電極膜１６ａを成膜する。例えば、Ｒｕ（ルテニウム）膜である。それにより、複数の素子分離絶縁層１２及び複数の凹構造１１ｑ（半導体領域１１ｐの第２イオン注入層１４ａ）が下部電極膜１６ａ及び金属膜２８ａで覆われる。
【００７６】
続いて、図１９Ａ〜図１９Ｂに示すように、複数の素子分離絶縁層１２をストッパーとして、ＣＭＰ（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化処理を行う。それにより、複数の半導体領域１１ｐの上部（凹構造１１ｑ）を埋めるように複数の金属膜２８ａ及び複数の下部電極膜１６ａの埋め込み構造が形成される。
【００７７】
その後、図２０Ａ〜図２０Ｂに示すように、複数の素子分離絶縁層１２、埋め込まれた複数の金属膜２８ａ及び複数の下部電極膜１６ａを覆うように抵抗変化層膜１７ａ、上部電極膜１８ａ及びワード線膜２０ａをこの順に成膜する。例えば、ＺｒＯ２（酸化ジルコニウム）のような遷移金属酸化物、Ｒｕ（ルテニウム）のような金属膜及びＣｕ（銅）のような金属膜をこの順に成膜する。
【００７８】
次に、図２１Ａ〜図２１Ｂに示すように、複数の第２イオン注入層１４ａをエッチングストッパーとして、Ｙ方向に複数のワード線２０が延在するように、ワード線膜２０ａ、上部電極膜１８ａ、抵抗変化層膜１７ａ、複数の下部電極膜１６ａ及び複数の金属膜２８ａをエッチングして、ワード線２０と、その下方に上部電極１８、抵抗変化層１７、下部電極１６及び金属膜２８ａとを形成する。それにより、ワード線２０下の、上部電極１８、抵抗変化層１７及び埋め込まれた下部電極１６が抵抗変化部１９となる。
【００７９】
続いて、図２２Ａ〜図２２Ｂに示すように、第２イオン注入層１４ａのうちの露出した部分を、第１導電型の不純物でイオン注入する。それにより、第２イオン注入層１４ａのうちの露出した部分が第１導電型になり、第２イオン注入層１４ａのうちの露出していない部分（下部電極１６で覆われた部分）が第２導電型のままとなる。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を第２イオン注入層１４ａの露出した部分にイオン注入して第２イオン注入層１４ａの露出部分をｎ＋型Ｓｉ（シリコン）層とし、第２イオン注入層１４ａのうちの非露出部分をｐ＋型Ｓｉ（シリコン）層のままとする。その結果、第２イオン注入層１４ａのうちのイオン注入された部分及び第１イオン注入層１３ａが、ダイオード１５の第１導電型の第１半導体層１３となる。第１半導体層１５は、ビット線１３兼ねている。一方、第２イオン注入層１４ａのうちの露出していない部分が、ダイオード１５の第２導電型の第２半導体層１４となる。
【００８０】
その後、図２３Ａ〜図２３Ｂに示すように、基板１１を適当な温度でアニールすることで、金属膜２８ａと第２半導体層１４の上部とが反応してシリサイド化される。それにより、シリサイド層２８を形成することができる。なお、シリサイドの形成は図１８Ａ〜図１８Ｂの場合において、下部電極膜１６ａを堆積する前に行ってもよい。この場合、基板１１のアニール後、余剰の金属膜をエッチングにより除去し、その後で下部電極膜１６ａを堆積する。
【００８１】
そして、基板１１の全面を覆うように酸化シリコンのような層間絶縁膜を形成する。そして、ＣＭＰにより平坦化処理を行う。それにより、図１７Ａ〜図１７Ｂに示すような不揮発性半導体記憶装置１を製造することができる。
【００８２】
本実施の形態の場合も第１の実施の形態と同様の効果を得ることができる。
それに加えて、ダイオード１５と抵抗変化部１９との間にシリサイド層２８を設けることで、ダイオード１５と抵抗変化部１９との間の接触抵抗を低減することができる。
【００８３】
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置について説明する。図２４は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。ただし、Ｉ−Ｉ＊断面の定義は第１の実施の形態と同様である。すなわち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。本実施の形態の不揮発性半導体記憶装置１Ｆは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、上部電極１８とワード線２０との間に、ワード線２０の一部として、バリア層３０を備えている点で相違している。以下では、相違点について主に説明する。
【００８４】
バリア層３０は、ワード線２０の一部として、上部電極１８とワード線２０との間に設けられている。バリア層３０は、ワード線２０を構成しているＣｕ（銅）のような金属が上部電極１８を拡散して抵抗変化層１７中に拡散することを防止する。バリア層３０は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）に例示される。このように、バリア層３０を挿入することで、金属拡散が防止され、不揮発性半導体記憶装置の信頼性を向上することができる。
【００８５】
次に、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｆの製造方法については、図９Ａ〜図９Ｅの工程において、上部電極膜１８ａとワード線膜２０ａとの間にバリア層膜を更に成膜すること以外は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【００８６】
すなわち、図９Ａ〜図９Ｅの工程において、複数の素子分離絶縁層１２及び埋め込まれた複数の下部電極膜１６ａを覆うように抵抗変化層膜１７ａ、上部電極膜１８ａ、バリア層膜（図示されず）及びワード線膜２０ａをこの順に成膜する。例えば、ＺｒＯ２（酸化ジルコニウム）のような遷移金属酸化物、Ｒｕ（ルテニウム）のような金属膜、ＴｉＮ（窒化チタン）のような金属膜及びＣｕ（銅）のような金属膜をこの順に成膜する。
【００８７】
本実施の形態の場合も第１の実施の形態と同様の効果を得ることができる。
それに加えて、上部電極１８とワード線２０との間にバリア層３０を設けることで、金属拡散が防止され、不揮発性半導体記憶装置の信頼性を向上することができる。
【００８８】
（第６の実施の形態）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置について説明する。図２５は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。ただし、Ｉ−Ｉ＊断面の定義は第１の実施の形態と同様である。すなわち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。本実施の形態の不揮発性半導体記憶装置１Ｇは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、上部電極１８とワード線２０とを一体として形成した電極配線層３２を備えている点で相違している。以下では、相違点について主に説明する。
【００８９】
電極配線層３２は、上部電極１８とワード線２０とを一体化したものである。上部電極１８の機能とワード線２０の機能とを併せ持っている。そのため、通常の上部電極１８単独の膜厚やワード線２０単独の膜厚よりも厚く形成されることが好ましい。電極配線層３２は、厚膜のＷ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）に例示される。
【００９０】
次に、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｇの製造方法については、図９Ａ〜図９Ｅの工程において、上部電極膜１８ａとワード線膜２０ａとの代わりに電極配線層膜を成膜すること以外は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【００９１】
すなわち、図９Ａ〜図９Ｅの工程において、複数の素子分離絶縁層１２及び埋め込まれた複数の下部電極膜１６ａを覆うように抵抗変化層膜１７ａ、及び電極配線層膜（図示されず）をこの順に成膜する。例えば、ＺｒＯ２（酸化ジルコニウム）のような遷移金属酸化物、及びＷ（タングステン）のような金属膜の厚膜をこの順に成膜する。
【００９２】
本実施の形態の場合も第１の実施の形態と同様の効果を得ることができる。
それに加えて、上部電極膜１８ａとワード線膜２０ａとの代わりに、一つの電極配線層膜を用いるので、製造プロセスの簡略化や、製造コストの低減や、製造期間の短縮を図ることができる。
【００９３】
（第７の実施の形態）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置について説明する。図２６は、本発明の第７の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ｈは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、基板がＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である点で相違している。以下では、相違点について主に説明する。
【００９４】
図２７Ａ〜図２７Ｂは、それぞれ図２６におけるＩ−Ｉ＊断面図及びＩＩ−ＩＩ＊断面図である。ただし、Ｉ−Ｉ＊断面及びＩＩ−ＩＩ＊断面の定義は第１の実施の形態と同様である。即ち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。ＩＩ−ＩＩ＊断面はワード線２０を含まないｙｚ断面である。
【００９５】
基板１１は、絶縁層１１ｂと、絶縁層１１ｂ上に設けられたシリコン層１１ａとを備えている。シリコン層１１ａの厚みは、概ね素子分離絶縁層の厚みと同じであることが好ましい。その場合、素子分離絶縁層１２の底面は、絶縁層１１ｂに接している。そのため、ビット線１３（第１半導体層１３）の底面に接するシリコン層１１ａは、隣接するビット線１３（第１半導体層１３）の底面に接するシリコン層１１ａと分離されている。その結果、ビット線１３間のリーク電流を防止することができる。
【００９６】
次に、本発明の第７の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｈの製造方法については、基板１１としてＳＯＩ基板を用いる他は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【００９７】
本実施の形態の場合も第１の実施の形態と同様の効果を得ることができる。
それに加えて、基板１１としてＳＯＩ基板を用いるので、埋め込みビット線１３間のリーク電流を防止することができる。
【００９８】
（第８の実施の形態）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置について説明する。図２８は、本発明の第７の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ｉは、第７の実施の形態の不揮発性半導体記憶装置１Ｈと比較して、不揮発性半導体記憶装置１Ｈの構造が積層されている点で相違している。以下では、相違点について主に説明する。
【００９９】
不揮発性半導体記憶装置１Ｉは、不揮発性半導体記憶装置１Ｈの構造が積層された構成を備えている。一層分の構成は、不揮発性半導体記憶装置１Ｈと同じである。このように複数層の不揮発性半導体記憶装置１Ｈを積層することで、セルアレイの集積度を向上させることができる。
【０１００】
次に、本発明の第８の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
まず、複数の不揮発性半導体記憶装置１Ｈを製造する。不揮発性半導体記憶装置１Ｈの製造方法については、第７の実施の形態に記載のとおりである。次に、各不揮発性半導体記憶装置１Ｈの裏面側の絶縁層１１ｂを所定の厚みになるまで研磨する。その所定の厚みは、例えば、不揮発性半導体記憶装置１Ｈ同士で互いに電気的・磁気的に影響を与えない程度の厚みが好ましい。その後、それらを貼り合わせることで、不揮発性半導体記憶装置１Ｉを製造する。
【０１０１】
本実施の形態の場合も第７の実施の形態と同様の効果を得ることができる。
それに加えて、不揮発性半導体記憶装置１Ｈを積層しているので、セルアレイの集積度を向上させることができる。
【０１０２】
（第９の実施の形態）
本発明の第９の実施の形態に係る不揮発性半導体記憶装置について説明する。図２９は、本発明の第９の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ｊは、第１の実施の形態の不揮発性半導体記憶装置１と比較して、ビット線１３が薄く形成されている点で相違している。以下では、相違点について主に説明する。
【０１０３】
図３０Ａ〜図３０Ｂは、それぞれ図２９におけるＩ−Ｉ＊断面図及びＩＩ−ＩＩ＊断面図である。ただし、Ｉ−Ｉ＊断面及びＩＩ−ＩＩ＊断面の定義は第１の実施の形態と同様である。即ち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。ＩＩ−ＩＩ＊断面はワード線２０を含まないｙｚ断面である。
【０１０４】
ビット線１３は、不揮発性半導体記憶装置１と比較して、Ｘ方向に隣り合うメモリセル１０同士を接続する部分が薄く形成されている。それにより、第２半導体層１４下のワード線１３（第１半導体層１３）と、隣り合うメモリセル１０同士を接続する部分のワード線１３とが同じ膜厚を有している。
【０１０５】
次に、本発明の第９の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｊの製造方法については、図１０Ａ〜図１０Ｅの工程が異なり、図１１Ａ〜図１１Ｅの工程を行わない他は、第１の実施の形態の不揮発性半導体記憶装置１の製造方法の場合と同じである。
【０１０６】
図１０Ａ〜図１０Ｅの工程において、複数の第２イオン注入層１４ａをエッチングストッパーとして、Ｙ方向に複数のワード線２０が延在するように、ワード線膜２０ａ、上部電極膜１８ａ、抵抗変化層膜１７ａ及び複数の下部電極膜１６ａをエッチングして、ワード線２０と、その下方に上部電極１８、抵抗変化層１７及び下部電極１６とを形成する。それにより、ワード線２０下の、埋め込まれた下部電極１６、抵抗変化層１７及び上部電極１８が抵抗変化部１９となる。その後、更に、ワード線２０、上部電極１８、抵抗変化層１７及び下部電極１６をマスクとして、隣り合うワード線２０間に露出した素子分離絶縁層１２の上部及び第２イオン注入層１４ａをエッチングする。それにより、第１イオン注入層１３ａを露出させて、ビット線１３とする。
【０１０７】
以上のように、本実施の形態により、クロスポイント型のメモリセル１０の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。
【０１０８】
（第１０の実施の形態）
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置について説明する。図３１は、本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置１Ｋは、第９の実施の形態の不揮発性半導体記憶装置１Ｊと比較して、ダイオードをショットキーダイオード３６にしている点で相違している。以下では、相違点について主に説明する。
【０１０９】
ショットキーダイオード３６は、整流機能を有する。ビット線１３上に設けられている。第１半導体層１３と金属層３４とを含んでいる。第１半導体層１３は、ビット線１３に接して形成されている。金属層３４は、第１半導体層１３に接して設けられ、抵抗変化部１９に接している。
【０１１０】
図３２は、本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の構成例におけるＩ−Ｉ＊断面図である。ただし、Ｉ−Ｉ＊断面の定義は第１の実施の形態と同様である。すなわち、Ｉ−Ｉ＊断面はワード線２０を含むｙｚ断面である。
【０１１１】
ショットキーダイオード３６の第１半導体層１３は、ビット線１３に含まれ、ビット線１３におけるメモリセル１０のある領域である。第１半導体層１３は、その領域のビット線１３と実質的に同一である。すなわち、ビット線１３は、その領域において、第１半導体層１３を兼ねている。第１半導体層１３は、ビット線１３と同じく、第１導電型であり、ｎ＋型Ｓｉ（シリコン）層に例示される。ショットキーダイオード３６の金属層３４は、ビット線１３（第１半導体層１３）の上部に接している。金属層３４は、第１半導体層１３とショットキー接触となる金属である。第１半導体層１３がｎ型Ｓｉ（シリコン）の場合、例えばＡｌ（アルミニウム）、Ａｕ（金）、Ｗ（タングステン）、Ｐｔ（白金）である。ショットキーダイオード３６とすることで、ＰＮ接合ダイオードと比較して、スイッチング速度を速くすることができる。
【０１１２】
次に、本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置１Ｋの製造方法については、図５Ａ〜図５Ｅの工程、図６Ａ〜図６Ｅの工程及び図７Ａ〜図７Ｅが異なる他は、第９の実施の形態の不揮発性半導体記憶装置１Ｊの製造方法の場合と同じである。
【０１１３】
図５Ａ〜図５Ｅの工程において、その複数の半導体領域１１ｐの上部を、不揮発性半導体記憶装置１Ｊの場合よりも深くエッチバックする。それにより、その複数の素子分離絶縁層１２の間に、短冊状の複数の凹構造１１ｑａ（図示されず）が形成される。凹構造１１ｑａは、底面が半導体領域１１ｐの上面、側面が素子分離絶縁層１２の側面である。その複数の凹構造１１ｑａは、互いにＸ方向に延在する。凹構造１１ｑａは、凹構造１１ｑよりも深い凹みを有する。
【０１１４】
その後、図６Ａ〜図６Ｅの工程において、その複数の半導体領域１１ｐに、第１導電型の不純物で相対的に浅くイオン注入を行う。それにより、半導体領域１１ｐの浅部に、第１導電型の第１イオン注入層１３ａが形成される。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を相対的に浅くイオン注入して、浅部を第１イオン注入層１３ａとしてのｎ＋型Ｓｉ（シリコン）層とする。しかし、不揮発性半導体記憶装置１Ｊで行う第２導電型の不純物のイオン注は行わない。第１イオン注入層１３ａは、後段の工程で、ビット線１３となる。
【０１１５】
次に、図７Ａ〜図７Ｅの工程において、基板１１の全面を覆うようにショットキー用金属膜と下部電極膜１６ａとをこの順に積層する。例えば、Ｗ（タングステン）のような金属膜と、Ｒｕ（ルテニウム）のような金属膜とを根順に積層する。それにより、複数の素子分離絶縁層１２及び複数の凹構造１１ｑａ（半導体領域１１ｐの第１イオン注入層１３ａ）がショットキー用金属膜と下部電極膜１６ａで覆われる。ショットキー用金属膜と第１イオン注入層１３ａとは、後段の工程で、ショットキーダイオード３６を構成する金属−半導体接合構造となる。
【０１１６】
本実施の形態においても、第９の実施の形態と同様の効果を得ることができる。
加えて、ショットキーダイオード３６とすることで、ＰＮ接合ダイオードと比較して、スイッチング速度を速くすることができ、高速動作を実現できる。
【０１１７】
次に、本実施の形態の変形例について説明する。図３３は本実施の形態における変形例の不揮発性半導体記憶装置１ＬのＩ−Ｉ＊断面図である。
【０１１８】
図３２の不揮発性半導体記憶装置１Ｋの場合と比較すると、図３３の不揮発性半導体記憶装置１Ｌの場合は、ショットキーダイオード３６の金属層３４と抵抗変化部１９の下部電極１６とを一体化した金属電極層３８を備えている点で相違している。以下では、相違点について主に説明する。
【０１１９】
金属電極層３８は、金属層３４と下部電極１６とを一体化したものである。金属層３４の機能と下部電極１６の機能とを併せ持っている。そのため、通常の金属層３４単独の膜厚や下部電極１６単独の膜厚よりも厚く形成されることが好ましい。金属電極層３８は、厚膜のＷ（タングステン）に例示される。
【０１２０】
この不揮発性半導体記憶装置１Ｌの製造方法については、上記不揮発性半導体記憶装置１Ｋの製造方法において、ショットキー用金属膜と下部電極膜との代わりに金属電極層膜（図示されず）を成膜すること以外は、揮発性半導体記憶装置１Ｋの製造方法の場合と同じである。
【０１２１】
本変形例の場合も不揮発性半導体記憶装置１Ｋと同様の効果を得ることができる。
それに加えて、ショットキー用金属膜と下部電極膜との代わりに、一つの金属電極層膜を用いるので、製造プロセスの簡略化や、製造コストの低減や、製造期間の短縮を図ることができる。
【０１２２】
以上説明された各不揮発性半導体記憶装置は、不揮発性メモリ（例示：ＲｅＲＡＭのような大容量不揮発メモリ）として用いる場合だけでなく、アンチヒューズ、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、メモリ混載型システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）、ロジック混載型メモリのような半導体装置に適用することができる。
【０１２３】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態やその変形例に用いられた技術は、その実施の形態での適用に限定されず、技術的矛盾が発生しない限り、他の実施の形態においても適用が可能である。
【符号の説明】
【０１２４】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、１Ｊ、１Ｋ、１Ｌ    不揮発性半導体記憶装置
１０    メモリセル
１１    基板
１１ａ    シリコン層
１１ｂ    絶縁層
１１ｐ    半導体領域
１１ｑ、１１ｑａ    凹構造
１２    素子分離絶縁層
１３    ビット線、第１半導体層
１３ａ    第１イオン注入層
１４    第２半導体層
１４ａ    第２イオン注入層
１５    ダイオード
１６    下部電極
１６ａ    下部電極膜
１７    抵抗変化層
１７ａ    抵抗変化層膜
１８    上部電極
１８ａ    上部電極膜
１９    抵抗変化部
２０    ワード線
２４    サイドウォール
２６    シリサイド層
２８    シリサイド層
２８ａ    金属膜
３０    バリア層
３２    電極配線層
３４    金属層
３６    ショットキーダイオード
３８    金属電極層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２】
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【図３３】
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