(57)【要約】デューティサイクル変調ビットシグナリング方法及び回路であり、該方法及び回路は、デューティサイクル比でビットシグナリングを行うステップを含み、該ステップにおいて前記デューティサイクル比がシグナリングの伝送レートに依存して変化される。ビット周期は短位相部と長位相部を含み、長位相部の持続時間と短位相部の持続時間との比が伝送速度の減少に対して増大するように、長位相部と短位相部との間のデューティサイクルが変化される。デューティサイクル比は伝送レートの一つ以上のレンジに従ってシグナリングの伝送レートに依存して変化される。高伝送レートレンジではデューティサイクルは固定比として規定され、低伝送レンジではデューティサイクルはビット周期の短位相部の固定長により規定される。
2011503995.tif 000002
【特許請求の範囲】
【請求項１】
デューティサイクル比でビットシグナリングを行うステップを含み、
前記ステップにおいて、前記デューティサイクル比をシグナリングの伝送レートに依存して変化させる、
デューティサイクル変調ビットシグナリング方法。
【請求項２】
ビット周期は短位相部と長位相部を含み、前記長位相部の持続時間と前記短位相部の持続時間との比が伝送速度の減少とともに増大するように前記長位相部と前記短位相部との間のデューティサイクルを変化させる、請求項１記載の方法。
【請求項３】
前記デューティサイクル比は伝送レートの一つ以上のレンジに従って前記シグナリングの伝送レートに依存して変化させる、請求項１又は２記載の方法。
【請求項４】
少なくとも一つの高伝送レートレンジにおいて前記デューティサイクルは固定比として規定し、少なくとも一つの低伝送レンジにおいて前記デューティサイクルはビット周期の短位相部の固定長により規定する、請求項３記載の方法。
【請求項５】
前記少なくとも一つの低伝送レンジにおける短位相部の持続時間に対して下限を更に備える、請求項４記載の方法。
【請求項６】
高伝送レートレンジと低伝送レートレンジとのクロスオーバは信号飛行時間に対して常にリンクで動作し得るレートに位置する、請求項４又は５記載の方法。
【請求項７】
任意のビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含む、請求項１〜６のいずれかに記載の方法。
【請求項８】
中断時に前記レーン状態を選択するステップを更に含む、請求項１〜７のいずれかに記載の方法。
【請求項９】
”１”ビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含む、請求項１〜８のいずれかに記載の方法。
【請求項１０】
”０”ビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含む、請求項１〜８のいずれかに記載の方法。
【請求項１１】
長い中断に対してこれらの中断中のレーン状態を常に“０”にするステップを更に含む、請求項１〜１０のいずれかに記載の方法。
【請求項１２】
長い中断に対してこれらの中断中のレーン状態を常に“１”にするステップを更に含む、請求項１〜１０のいずれかに記載の方法。
【請求項１３】
パケット間中断に対してこれらの中断中のレーン状態を常に“０”にするステップを更に含む、請求項１〜１２のいずれかに記載の方法。
【請求項１４】
パケット間中断に対してこれらの中断中のレーン状態を常に“１”にするステップを更に含む、請求項１〜１２のいずれかに記載の方法。
【請求項１５】
請求項１〜１４のいずれかに記載の方法を実行するように構成された回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティサイクル変調（ＤＣＭ）ビットシグナリングに関する。
【背景技術】
【０００２】
図１に示すデューティサイクル変調ビットシグナリング方法は特許文献１に開示され、その内容は参照することにより本書に組み込まれる。所定のビット周期（図１の例では３Ｔ）内に、１つの短位相部２０と１つの長位相部３０が存在する。図１の例では、長位相部３０の持続時間と短位相部２０の持続時間との間のディーティサイクルは２：１である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２００８／１１４２０５として公開された欧州特許出願第０７１０４４８３．８号
【０００４】
図２は、立上りエッジ変調を使用する固定レート固定比の差動ＤＣＭ伝送の一例を示し、各ビットは負極性の期間で開始する。ビットストリームはクロックを含むこと明らかである。この例では、ビット伝送は、負のライン（線路）極性を有する静待機状態から、伝送準備のために正のライン（線路）極性を有する中間ウェイクアップ期間を介して開始される。
【０００５】
上述の特許文献１に示されているように、デューティサイクル比は、ハイ期間とロー期間を明確に区別できる限り、自由に選択することができる。高い伝送速度に対しては、（検出によって長さの差を十分容易に区別できるものとすれば）このデューティサイクル比の選択は、周期の短部分を必要より短くしないために〜５０／〜５０にされる。同時に、（信号及び回路が十分高速に切り替わり、制限要因にならないものとすれば）デューティサイクル比の選択は、ビット周期内の２つの極性間の持続時間の差を容易に区別可能にするために、他の限界値“〜０／〜１００”にされる。
【０００６】
これらの制限の間の合理的な妥協点は５０／５０％からそれほど離れていない３３／６７％の比であるが、ビット周期内の２つの信号極性間の長さの差は係数２である。これは中から高の全レートに対して好適であるが、本発明者は、レートがどんどん低くなると、極めて長い期間に亘って比較／積分を行う必要があるため、問題になることに気がついた。
【０００７】
本発明者は、ビット周期内の２つの極性の持続時間の区別は、各サブ期間の長さが長くなると困難になることに気がついた。これは、上述の特許文献１に開示されている積分受信機を使用しようとする場合に特にあてはまる。
【０００８】
積分受信機は別個のクロック信号を必要とせず、これは積分受信機の使用を多くの用途に対して有利にする。
【０００９】
しかし、積分期間が極めて長くなると、積分受信機内で積分された信号はクリップする傾向があり、それによりそのビット値情報が失われる。クリッピングは積分電流を適切に適応させることにより避けることができる。このことは、適度に大きな高いデータレートのレンジをサポートするために上述の特許文献１にも記載されている。しかし、本発明者は、これを極めて低いデータレートを許容するために利用しても、クリッピング及びデータ損失を回避するために極めて多くのサブレンジが必要とされるので、問題になる。
【００１０】
上述の特許文献１にも記載されているオーバサンプル受信機においては、クリッピングはそれほど問題にならないが、この種の受信機はクロック信号の可用性及び連続性を必要とする。更に、これを電力効率のよいものにするためには、低いデータレートに対してサンプリングクロックレートを下げる必要があり、類似のサブレンジ化問題を生じる傾向がある。
【００１１】
本発明者は、このことは、このシグナリング方法を使用すると、実際のデータレートに下限を課す傾向があることに気がついた。
【発明の概要】
【００１２】
本発明によれば、デューティサイクル比を、検出が簡略化されるように、実際のデータレートに依存させる。本発明者は、デューティサイクルが０／１００％に接近しない限り、最大達成可能レートよりずっと下のデータレートに対して短パルスはなくならないので、実際上、低いレートに対して、５０／５０％に近い比を維持する理由は重要でないことに気がついた。
【００１３】
本発明によれば多くのデューティサイクル適応化方法が可能である。
【００１４】
ビット周期の短部分の持続時間を最大絶対期間により制限することは、低周波数に対する所要の比較測定時間を制限するので、有益である。
【００１５】
本発明の一つの特に興味深い方法、即ち特に有利な実施の態様では、所定の限界データレートより上のビット周期に対して固定の比の使用を維持しながら、所定の限界データレートより下のデータレートに対してはビット周期の短部分に対して固定の時間長を使用する、即ち持続時間のスケーリングを行う（この実施の一例が図３ａ−ｃに概略的に示されている）。
【００１６】
これは高いレートでは固定のデューティサイクルに対応し、限界レートより下の減少するデータレートに対して増大するデューティサイクルに対応する。ここで、例えば固定の持続時間要件が固定のデューティサイクルを用いる最低レンジの短部分の要件と一致する場合には、（図４ａに図式的に示されているように）滑らかなクロスオーバが得られる。
【００１７】
実際のシステムでは、最小許容パルス幅は反射のために相互接続の長さにより決定される。例えば、Ｍ−ＰＨＹのためのＭＩＰＩアライアンス仕様の場合には、意図する最大相互接続長は１メートル超であり、信号飛行時間は数十ナノ秒である。これにより、指定のシステム条件下で常にサポートされるレートであるベースレートが決まる。これは、Ｍ−ＰＨＹの場合には、ベースレートは２０Ｍb/s以下にしなければならないことを意味する。大きな周波数レンジ（例えば１９．２−５２ＭＨｚ）に広がるシステムクロックからＤＣＭ信号を発生させるのが魅力的であるため、任意のレンジ内に広い範囲のビットレートを許可する正当な理由がある。ベースレートは、例えば基準クロックレートの３分の一をカバーする６−１８ＭＨｚを選択することができる。また、もっと大きなマージンを得るために、基準クロックレートの６分の一をカバーする３−９ＭＨｚを選択することができる。
【００１８】
この応用では、クロスオーバ点を選択したベースレートに規定するのが魅了的であり、ベースレート以上のどのレートでも固定のデューティサイクルＤＣＭを使用する。ベースレンジより下の任意のレートについては、ビット周期の短部分に対してベースレンジの制約を受けるが、長部分が周期の残部を満たす。
【００１９】
本発明により取り組まれている課題は、主として最短極性部分の長さに起因し、ビット周期の長部分の長さに起因していない点に注意されたい。
【００２０】
本発明の実施の態様は、積分受信機のために低周波数に対して追加のサブレンジを必要としない利点がある。実際上、本発明の実施の態様は、任意の低レートが積分受信機により暗黙のうちにサポートされることを意図している。積分受信機はビット周期の長部分をクリップするかもしれないが、依然としてそれが固定の短部分より長いことを区別でき、よって伝送ビット値を正しく決定することができる。
【００２１】
従って、ビットレートの下限及び／又は多くのレートサブレンジの問題が本発明の実施の態様により回避される。
【００２２】
第１の実施の態様において、本発明はデューティサイクル変調ビットシグナリング方法を提供する。本方法は、デューティサイクル比でビットシグナリングを行うステップを含み、該ステップにおいて、前記デューティサイクル比をシグナリングの伝送レートに依存して変化させる。
【００２３】
ビット周期は短位相部と長位相部を含み、長位相部の持続時間と短位相部の持続時間との比が伝送速度の減少とともに増大するように、長位相部と短位相部との間のデューティサイクルを変化させることができる。
【００２４】
前記デューティサイクル比は伝送レートの一つ以上のレンジに従ってシグナリングの伝送レートに依存して変化させることができる。
【００２５】
少なくとも一つの高伝送レートレンジにおいてデューティサイクルは固定比として規定し、少なくとも一つの低伝送レンジにおいてデューティサイクルはビット周期の短位相部の固定長により規定することができる。
【００２６】
本方法は、前記少なくとも一つの低伝送レンジにおける短位相部の持続時間に対して下限を更に含むことができる。
【００２７】
高伝送レートレンジと低伝送レートレンジとのクロスオーバは、信号飛行時間に対して常にリンクで動作し得るレートに位置させることができる。
【００２８】
本方法は、任意のビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含むことができる。
【００２９】
本方法は、中断時に前記レーン状態を選択するステップを更に含むことができる。
【００３０】
本方法は、”１”ビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含むことができる。
【００３１】
本方法は、”０”ビットの長部分中にライン状態を固定することによって伝送を中断するステップを更に含むことができる。
【００３２】
本方法は、長い中断に対してこれらの中断中のレーン状態を常に“０”にするステップを更に含むことができる。
【００３３】
本方法は、長い中断に対してこれらの中断中のレーン状態を常に“１”にするステップを更に含むことができる。
【００３４】
本方法は、パケット間中断に対してこれらの中断中のレーン状態を常に“０”にするステップを更に含むことができる。
【００３５】
本方法は、パケット間中断に対してこれらの中断中のレーン状態を常に“１”にするステップを更に含むことができる。
【００３６】
他の実施の態様では、本発明は上記の実施の態様のいずれかの方法を実行するように構成された回路を提供する。
【００３７】
本発明の他の実施の態様は以下の通りである。
デューティサイクル比を伝送レートに適応化させるデューティサイクル変調ビットシグナリングスキーム。
【００３８】
デューティサイクル比を伝送レートのレンジに適応化させるデューティサイクル変調ビットシグナリングスキーム。
【００３９】
デューティサイクル比が高周波数に対して固定されるが、低周波数に対してビット周期の短部分の持続時間が最大値に限定されるデューティサイクル変調ビットシグナリングスキーム。
【００４０】
このスキームはビット周期の短部分の長さに対して下限を付加することもできる。このスキームにおいては、持続時間制限とデューティサイクル制限が一致する２つのレンジのクロスオーバは信号飛行時間に対して常にリンクで動作し得るレートに位置する。
【００４１】
任意のビットの長部分中にライン状態を固定することにより伝送を中断する方法。この伝送中断方法は中断時にレーン状態を選択する能力を提供し得る。
【００４２】
一例として本発明のいくつかの実施例を図面を参照して以下に説明する。
【図面の簡単な説明】
【００４３】
【図１】図１はデューティサイクル変調バイナリ伝送の概略図である。
【図２】図２はＤＣＭ伝送の一例を示す。
【図３】図３ａ−ｃは異なる速度レンジに対して異なるデューティサイクルを用いるＥＣＭシグナリングの一例を示す。
【図４】図４ａ−ｂは高データレートに対して固定の比を使用し、低データレートに対して固定の短部分を使用する際の伝送レートとビット周期の短部分の持続時間との関係を示す。
【図５】図５は復号受信機の一実施例を示す。
【図６】図６は図５に関連する信号を図式的に示す。
【図７】図７は受信機の別の例を示す。
【発明を実施するための形態】
【００４４】
本発明の一つの特に興味深い方法、即ち特に有利な実施の態様では、所定の限界データレートより上のビット周期に対して固定の比の使用を維持しながら、所定の限界データレートより下のデータレートに対してはビット周期の短部分に対して固定の時間長を使用する、即ち持続時間のスケーリングを行う（この実施の一例が図３ａ−ｃに概略的に示されている）。
【００４５】
これは、高レートで固定のデューティサイクルを使用し、限界レートより下の減少するデータレートに対して増大するデューティサイクルを使用することに相当する。今、例えば固定の持続時間要件が固定のデューティサイクルを有する最低レンジの短部分の要件と一致すれば、（図４Ａに概略的に示されているように）滑らかなクロスオーバが得られる。
【００４６】
実際のシステムでは、最小許容パルス幅は反射のために相互接続の長さにより決定される。例えば、Ｍ−ＰＨＹの場合には、意図する最大相互接続長は１メートル超であり、信号飛行時間は数十ナノ秒である。これにより、指定のシステム条件下で常にサポートされるレートであるベースレートが決まる。これは、Ｍ−ＰＨＹの場合には、ベースレートは２０Ｍb/s以下にする必要があることを意味する。大きな周波数レンジ（例えば１９．２−５２ＭＨｚ）に亘るシステムクロックからＤＣＭ信号を発生させるのが魅力的であるため、広いレンジのベースレート、例えばすべての基準クロックの３分の一をカバーする例えば６−１８ＭＨｚ又はすべての基準クロックの6分の一をカバーする例えば３−９ＭＨｚを許可する正当な理由がある。
【００４７】
この場合には、クロスオーバ点をこのベースレートに定めるのが魅了的であり、ベースレート及びこれを超えるどのレートでも固定のデューティサイクル（ＤＣＭ）を使用する。ベースレンジより下の任意のレートに対しては、ビット周期の短部分に対してベースレンジの制約を受けるが、長部分が周期の残部を満たす。
【００４８】
固定長の短部分期間は、サブレンジ化の問題を生じることなく０Ｈｚまでの任意のデータレートまで拡張することができる。これは、ＤＣＭシグナリングにおいては、ビット内の極性長さの比が情報を含むためであり、連続したビットは、それらが同じサブレンジにある限り、異なる長さを有することができ、よってバイアスの変化を必要としない。
【００４９】
本発明の実施の態様は、また、アイドルパターンを挿入する必要なしにＤＣＭ伝送の「中断」を可能にする。この「中断」はビット周期の長部分中にレーン状態を任意の時間に亘り維持することによって達成できる。これで実際にレーン上及びＰＨＹ内で活動を停止させることができる。これにより電力削減が可能になる。中断時にどちらのビット値が実際に伝送されるかに応じて、この延長状態は“０”又は“１”レーン状態中に起こり得る。
【００５０】
所定のシステムにおいては、ＤＣＭシグナリング自体とは別の理由のために所定のレーンの持続時間を制限するかもしれない。例えば、ＭＩＰＩ  Ｍ−ＰＨＹにおいては、２つのレーン状態の一方の長い持続時間はリセットとして解釈される。ＤＣＭ伝送の中断が誤ってリセットと解釈されることを避ける必要があること勿論である。それゆえ、“１”状態がリセットに使用される場合には、ＤＣＭ伝送は長期間が“０”であるビット中にのみ中断するのが最良である。また、反対に“０”状態がリセットに使用される場合には、ＤＣＭ伝送は長期間が“０”であるビット中にのみ中断するのが最良である。Ｍ−ＰＨＹに対する長い長さ制限のために、リセット制限より短い中断が任意の極性において技術的に可能である。
【００５１】
通信を長期間中断する必要性は殆どの場合パケット間にあるが、パケット中に短期間の中断を挿入する理由がある（例えば、データが時間内に得られない場合）。これは簡単にできる。短期間の中断は任意の極性、即ちパケット内の任意のビット中にすることができる。パケット間の中断は、パケットデリミタシーケンス又はそのパラメータフィールドに対して適切な選択を行うことによってリセットシグナリングと反対のレーン状態で起こるようにすることができる。更に、必要に応じ、パケット終了デリミタを用いてパケット間中断は常に所望のレーン状態で起こるようにすることができる。
【００５２】
これから、本発明の実施例を実現することができるデューティサイクル変調（ＤＣＭ）ビットシグナリングの更なる詳細を図１及び図５−７を参照して説明する。更なる背景情報は前記特許文献１に開示されており、この文献は参照することにより本書に組み込まれる。これらの実施例は、図３ａ−ｃを参照して以下に更に詳細に説明するようにデューティサイクル比を伝送レートに適応させる点を除いて、以下に及び特許文献１にも記載されるように実施される。
【００５３】
簡単で魅力的な実現例は図１に示すような１シンボルにつき１ビットを通信するものであり、この場合には各クロック周期は「ハイがローより長い」又は「ハイがローより短い」のいずれかである。これは、例えば３Ｔシンボル（Ｔは任意の長さ）で実現でき、この場合には一方のバイナリ値はシンボルＡ：ＨＨＬで表され、他方のバイナリ値はシンボルＢ：ＨＬＬで表される。この場合には、立上りエッジは「固定」位置を有するが、立下りエッジは変調される。所定のビット周期（図１の例では３Ｔ）内に、１つの短位相部２０と１つの長位相部３０がある。図１の例では、長位相部と短位相部との間のデューティサイクルは２対１である。
【００５４】
また、シンボルはＬＬＨ及びＬＨＨとすることもでき、これは立上りエッジの変調を意味し、立下りエッジは「固定」位置にある。添付のコーディングスライドセットのシンボル表も参照されたい。どちらのシンボルがどちらのバイナリ値（”０”又は“１”）を表すかはシステムの設計者の自由選択事項である。差動信号のためには、一方のラインを正（ノーマル）、他方のラインを負（インバース）と定義する必要がある。これは、さもなければ「ハイ」及び「ロー」は差動信号の対称性のために意味をなさなくなるからである。
【００５５】
差動相互接続に加えて、この符号化システムは、例えばストリップライン又は同軸ケーブルなどのシングルエンデッド相互接続構造で使用することもできる。この場合には、立上り変調及び立下り変調バージョンは実際に２つの物理的に異なる代替物を表す。
【００５６】
更に、この符号化は光相互接続にも適用でき、この場合には「ハイ」及び「ロー」を光パワー変調により実現できる。殆どの場合、光相互接続はシングルエンデッド光シグナリングを使用する。しかし、この符号化技術は差動光シグナリングの場合に適用することもできる。
【００５７】
３Ｔ周期はコンセプトの理解に有用であるが、これは固定レートクロックとの極めて密接な相関を誤って示唆するが、その必要はない。バイナリデータ伝送に対して唯一の条件は、各シンボル、例えばクロック周期ごとに、ロー位相部より長いハイ位相部又はその逆にハイ位相部より長いロー位相部を識別できることである。
【００５８】
まさに、各シンボル内のハイ及びロー位相部の持続時間の比較が通信されたビット値をもたらす。従って、３３1/3−６６2/3％の代わりに、受信側で区別できる限り、任意の他の変調深さを使用することができる。
【００５９】
実際のところ、受信機がより短いパルスを適切に処理できる限り、より深い変調によってデータの再生がより容易になる。
【００６０】
通信されたデータ値が信号振幅値又は絶対持続時間ではなくハイ／ロー持続時間比に基づくため、本発明の符号化方法は擬似非同期動作をもたらす。従って、各シンボル（及びよって各クロック周期）は、デューティサイクルが適切に変調される限り、異なる持続時間を有することができる。
【００６１】
図５は立下りエッジ変調を用いるこの符号化に対する復号受信機の一実施例を示す。入力信号はスイッチ、フリップフロップ及び比較器を駆動するためにバッファされる。バッファされた入力信号はクロック信号としても用いることもできる。入力極性により積分キャパシタが充電されるのか放電されるのかが決まる。キャパシタが殆ど同じ電流で充電及び放電される場合、シンボルの終了時における電圧の極性がどちらのビットを受信したかの情報を与える。シンボルの終了時に、キャパシタ電圧は増幅器−比較器及びフリップフロップ（これらは一緒にクロック比較器機能、即ちサンプル比較機能を行う）により基準電圧と比較される。この比較及び判定後に、キャパシタ値は基準電圧にリセットされ、シンボル時間中この電圧にとどまる。しばらくすると次のシンボルが前シンボル中にリセットされた等価の第２キャパシタで積分される。２-分周器（トグルフリップフロップ）が、２つの積分キャパシタを交互に積分状態及びリセット状態に切り替える制御信号を供給する。このインタリーブ構造によりタイミングはあまり臨海的でなくなる。
【００６２】
図６は図５に関連する信号を概略的に示す。
【００６３】
また、図７は受信機の別の例を示す。本例では、ハイ及びロー位相部の長さを自走発振器及びタイマ／カウンタを用いて比較する。時間分解能は発振器の位相状態を維持することにより高めることができる。実際上、これはハイ及びロー位相期間をディジタル値に変換する時間−ディジタル変換器である。各シンボルの終了時に、サブ位相のディジタル表現を比較することによりどちらのサブ位相が長く持続したかが決定される。
【００６４】
この種の受信機構造に対して任意の可能な時間−ディジタル変換器の実施例を使用することができる。これは、どちらのエッジ（立上り又は立下り）が反対エッジの出現前に遅延線を越えて更に広がるかを決定するフル遅延線ベース解決法も含む。
【００６５】
デューティサイクル比を伝送レートに適応化させる実施例の更なる詳細を図３ａ−ｃ及び図４ａ−ｂを参照して以下に記載する。
【００６６】
図３ａ−ｃは異なる伝送レートにおける異なるデューティサイクル比を一緒に示す。ビット周期は短位相部２０と長位相部３０を含む。デューティサイクル比は長位相部３０の持続時間と短位相部２０の持続時間との比である。特に、図３ａは伝送レートがベースレートであるときのデューティサイクル比を示し、図３ｂは伝送レートがベースレートより高いときのデューティサイクル比を示し、図３ｃは伝送レートがベースレートより低いときのデューティサイクル比を示す。図３ａ及び３ｂにおいて、即ち伝送レートがベースレート又はベースレートより高いときは、デューティサイクル比はクロックビットレートの固定比である。図３ａ及び３ｂにおいて、ビットは３Ｔ長であり、ビット周期の短部分はＴで、長部分は２Ｔである（即ち、図３ａ及び３ｂにおいて、短位相部は規定の比、即ち全ビット周期の１／３であり、別の表現では長期間の長さの１／２である）。しかし、図３ｃにおいて、即ち伝送レートがベースレートより低いときは、デューティサイクル比は短位相部に対して固定長（Ｔ）で規定され、この場合にはビットは３Ｔより長くなる。従って、この実施例では、ベースレート及びベースレートより高い伝送レートに対して固定比のデューティサイクルが実行されるが、ベースレートより低い伝送レートに対しては固定の長さの短位相部（「固定パルス」）が実行される。
【００６７】
図４ａ−ｂは固定長対固定比を図式的に示すグラフを示す。図４ａ−ｂにおいて、次の参照番号は次の情報を表す。
【００６８】
参照番号２−固定比から固定パルスへの遷移領域：固定パルスは最小デューティサイクル比に違反しないが、固定比に対して最大デューティサイクル比に違反し得る。
【００６９】
参照番号４−ベースレンジ（及びそれより高い）：瞬間ビット周期に対するタイムトレランス。
【００７０】
参照番号６−自由選択の高伝送レートレンジ
【００７１】
参照番号８−増大するビットレートに対して減少する絶対タイミングトレランス
【００７２】
参照番号１０−低ビットレートの「固定パルス」に対して可能な大きなトレランス
【００７３】
図４ａは滑らかなクロスオーバがどのように得られるかを図式的に示し、以下の通りである。
【００７４】
ＤＣＭシグナリングは固定比又は固定パルス（即ち固定長）のいずれかで実行でき、固定比に対してはビット周期のデューティサイクルを設定するが、固定パルスに対してはビット周期の最短部分の絶対長さを設定する。固定比は、短パルスが短くなりすぎてそれらを認識できなくなることを回避するために中間から高伝送レートに対して最適である。これは信号のスペクトルの高調波を制限し、高いビットレート及び高いデューティサイクル比と関連するきわめて短いパルスに比較して小さい相互接続帯域幅を必要とする。同時に、デューティサイクルは、伝送ビット値を区別可能にするために５０／５０に近づけないようにする必要がある。
【００７５】
固定パルスは低伝送レートに対して最適であり、それは、短パルス長が臨界的にならず、ビット周期の短及び長部分の両方があまり長くならなければ受信が容易になるためである。積分復調器を使用する場合、短パルスを正確に測定できる限り、長位相部の積分のクリッピングは許容される。
【００７６】
伝送レートの中間レンジ内のどこかでこれらの２つのＤＣＭ伝送シグナリングフォーマットが一方から他方へ変化する。そのための好適な実施は、固定比レンジに対する最小デューティサイクル比（例えば４０／６０）が固定パルス部分を含むすべてのシグナリングレートに対して満足されるようにする必要がある。固定パルス部分は固定比レンジの最大デューティサイクル比（例えば２５／７５）に違反する。
【００７７】
従って、固定パルスレンジに対する最小パルス長は固定比シグナリングを用いる最低伝送レートに対する最大デューティサイクル（例えば２５％）に対応するパルスに一致させることができる。
【００７８】
同様に、固定パルスレンジに対する最大パルス長は固定比シグナリングを用いる最低伝送レートに対する最小デューティサイクル（例えば４０％）に対応するパルスに一致させることができる。
【００７９】
従って、この実施例は固定パルスレンジに対する最大パルス長を更に増大する。すべてのレンジに対する最小デューティサイクルを満たすために、固定比シグナリングに対する最低伝送レートに近いレートに対する最大パルス長を固定比レンジに対する上限値の外挿値とする。最大短パルス長は、外挿部が絶対最大値に達するクロスオーバ点より下のレートに対する絶対最大時間より下にとどまらなければならない。
【００８０】
別の可能性を図４ｂに示す。遷移領域は、ベースレートより下のすべてのレートに対して短部分の絶対持続時間のみが重要になるように、ベースレンジの一部分とすることができる。
【００８１】
上述の実施例のある例においては、デューティサイクル比は伝送レートのレンジに従って個別変化で伝送レートに適応化される。しかし、そうする必要がない場合、他の実施例ではデューティサイクル比は伝送レートのレンジを考慮することなく伝送レートに適応化される。例えば、短期間に対する固定長をすべての伝送レートに対して使用することもできる。別の可能性として、例えばデューティサイクル比を伝送レートの関数として連続的に変化させることもできる。
【００８２】
上述の実施例のあるものにおいては、差動型のＤＣＭシグナリングが適用される。しかし、これが必要とされない場合があり、他の実施例ではこのシグナリングコンセプトを適用する他の方法が使用される。一つの可能性は、例えばシングルエンデッドシグナリングである。
【図１】
2011503995.tif 000003
【図２】
2011503995.tif 000004
【図３】
2011503995.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011503995.tif 000009
【国際調査報告】
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