(57)【要約】  ランダムアクセスメモリセルは、それぞれ第１のビット線（ＢＬＬ）と第１の記憶ノード（Ｌ）の間、及び第２のビット線（ＢＬＲ）と第２の記憶ノード（Ｒ）の間に配置された２つのダブルゲートアクセストランジスタ（ＴＡ３Ｌ、ＴＡ３Ｒ）と、ワード線（ＷＬ）と、第１のダブルゲート負荷トランジスタ（ＴＬ１Ｌ）及び第２のダブルゲート負荷トランジスタ（ＴＬ１Ｒ）と、第１のダブルゲート駆動トランジスタ（ＴＤ１Ｌ）及び第２のダブルゲート駆動トランジスタ（ＴＤ１Ｒ）とを備えている。このセルは、負荷又は駆動トランジスタのそれぞれの少なくとも１つの電極に所定の電位（Ｖｃｅｌｌ）を印加する手段と、前記所定の電位（Ｖｃｅｌｌ）を変化させるための手段を備えている。【選択図】図１３
2011512609.tif 000002
【特許請求の範囲】
【請求項１】
ランダムアクセスメモリセルであって、
それぞれ第１のビット線（ＢＬＬ）と第１の記憶ノード（Ｌ）の間、及び第２のビット線（ＢＬＲ）と第２の記憶ノード（Ｒ）の間に配置された、第１のダブルゲートアクセストランジスタ（ＴＡ１Ｌ、ＴＡ２Ｌ、ＴＡ３Ｌ、ＴＡ４Ｌ、ＴＡ５Ｌ、ＴＡ６Ｌ）及び第２のダブルゲートアクセストランジスタ（ＴＡ１Ｒ、ＴＡ２Ｒ、ＴＡ３Ｒ、ＴＡ４Ｒ、ＴＡ５Ｒ、ＴＡ６ＲＬ）と、
前記第１のアクセストランジスタの第１のゲート電極及び前記第２のアクセストランジスタの第１のゲート電極に接続されたワード線（ＷＬ）と、
第１のダブルゲート負荷トランジスタ（ＴＬ１Ｌ、ＴＬ２Ｌ、ＴＬ３Ｌ、ＴＬ４Ｌ）及び第２のダブルゲート負荷トランジスタ（ＴＬ１Ｒ、ＴＬ２Ｒ、ＴＬ３Ｒ、ＴＬ４Ｒ）と、
第１のダブルゲート駆動トランジスタ（ＴＤ１Ｌ、ＴＤ２Ｌ、ＴＤ３Ｌ）及び第２のダブルゲート駆動トランジスタ（ＴＤ１Ｒ、ＴＤ２Ｒ、ＴＤ３Ｒ）を具備し、
基準電位（Ｖｄｄ、Ｖｓｓ）が、前記負荷トランジスタ（ＴＬ１Ｒ、ＴＬ２Ｒ、ＴＬ３Ｒ、ＴＬ４Ｒ）又は前記駆動トランジスタ（ＴＤ１Ｒ、ＴＤ２Ｒ、ＴＤ３Ｒ）の前記第２のゲートに印加され、
前記セルは、前記負荷又は駆動トランジスタのそれぞれにおける少なくとも１つのソース又はドレイン電極に所定の可変電位（Ｖｃｅｌｌ）を印加する手段を更に具備し、
前記セルの書込み状態時に印加される前記所定の電位（Ｖｃｅｌｌ）が、前記基準電位（Ｖｄｄ、Ｖｓｓ）とは異なるように、且つ書き込み状態時において前記所定の電位（Ｖｃｅｌｌ）と前記基準電位（Ｖｄｄ、Ｖｓｓ）が等しい場合よりも小さい負荷又は駆動トランジスタ駆動電流を生じるように設計されていることを特徴とするランダムアクセスメモリセル。
【請求項２】
前記所定の電位（Ｖｃｅｌｌ）を印加する手段が追加極性線（２０２、３０２）により形成されていることを特徴とする、請求項１に記載のランダムアクセスメモリセル。
【請求項３】
前記追加極性線（２０２、３０２）が、前記負荷トランジスタ（ＴＬ２Ｌ、ＴＬ２Ｒ）のソースに接続されていることを特徴とする、請求項１又は２に記載のランダムアクセスメモリセル。
【請求項４】
前記セルのデータ書込み状態時において、前記負荷トランジスタ（ＴＬ１Ｌ、ＴＬ１Ｒ、ＴＬ２Ｌ、ＴＬ２Ｒ）のそれぞれの第１のゲート電極とソース電極の間に、ＶＧ１−ＶＳ＝σＶ（ここでσＶ＞０ボルト）となるような電位差ＶＧ１−ＶＳを印加する手段を具備することを特徴とする、請求項３に記載のランダムアクセスメモリセル。
【請求項５】
前記セルのデータ読取り状態時において、前記負荷トランジスタ（ＴＬ１Ｌ、ＴＬ１Ｒ、ＴＬ２Ｌ、ＴＬ２Ｒ）のそれぞれの前記第１のゲート電極と前記ソース電極の間にゼロ電位差ＶＧ１−ＶＳを印加する手段を具備することを特徴とする、請求項４に記載のランダムアクセスメモリセル。
【請求項６】
前記セルのデータ保存状態時において、負荷トランジスタのそれぞれの前記第１のゲート電極と前記ソース電極の間に、ＶＧ１−ＶＳ＝σＶ（ここでσＶ＞０ボルト）となるような電位差ＶＧ１−ＶＳを印加する手段を具備することを特徴とする、請求項４又は５に記載のランダムアクセスメモリセル。
【請求項７】
前記負荷トランジスタ（ＴＬ１Ｌ、ＴＬ１Ｒ）は、電位Ｖｄｄに接続されたゲート電極を備え、
前記セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段が前記負荷トランジスタの前記ソース電極に対して電位Ｖｃｅｌｌ＝Ｖｄｄ−σＶ（ここでσＶ＞０）を印加するように設計されていることを特徴とする、請求項３に記載のランダムアクセスメモリセル。
【請求項８】
前記セルの少なくとも１つのデータ読取り状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Ｖｃｅｌｌ＝Ｖｄｄを印加するように設計されていることを特徴とする、請求項７に記載のランダムアクセスメモリセル。
【請求項９】
前記セルの少なくとも１つのデータ保存状態時において、前記所定の電位を印加する手段が前記負荷トランジスタの前記ソース電極に対して電位Ｖｄｄ−σＶ（ここでσＶ＞０）を印加するように設計されていることを特徴とする、請求項７又は８に記載のランダムアクセスメモリセル。
【請求項１０】
σＶ＝ＶＴＮ（ＶＴＮはダブルゲートトランジスタの閾値電圧）であることを特徴とする、請求項８又は９に記載のランダムアクセスメモリセル。
【請求項１１】
前記所定の電位（Ｖｃｅｌｌ）を変化させるための手段を更に具備することを特徴とする、請求項１〜１０のいずれかに記載のランダムアクセスメモリセル。
【請求項１２】
前記所定の電位（Ｖｃｅｌｌ）を変化させるための手段は、
固定電位に設定された極性線（３０４）と、
前記所定の極性線（３０２）と前記固定電位に設定された前記極性線との間にある少なくとも１つの第１のダブルゲートスイッチングトランジスタ（３０５）及び少なくとも１つの第２のダブルゲートスイッチングトランジスタ（３０７）とを備え、
前記第１のスイッチングトランジスタが、前記第２のスイッチングトランジスタの技術と相補する技術を用いて作製されており、
前記第１のスイッチングトランジスタ及び前記第２のスイッチングトランジスタの前記ゲートが互いに接続されていることを特徴とする、請求項１１に記載のランダムアクセスメモリセル。
【請求項１３】
前記所定の電位（Ｖｃｅｌｌ）を印加する手段が前記ワード線（ＷＬ）であることを特徴とする、請求項１に記載のランダムアクセスメモリセル。
【請求項１４】
前記ワード線（ＷＬ）が前記負荷トランジスタ（ＴＬＬ、ＴＬＲ）のソースに接続されていることを特徴とする、請求項１３に記載のランダムアクセスメモリセル。
【請求項１５】
前記負荷トランジスタは、電位（Ｖｄｄ）に接続されたゲート電極を備え、
前記セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Ｖｃｅｌｌ＜Ｖｄｄを印加するように設計されていることを特徴とする、請求項１３又は１４に記載のランダムアクセスメモリセル。
【請求項１６】
前記セルの少なくとも１つのデータ読取り状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Ｖｃｅｌｌ＜Ｖｄｄを印加するように設計されていることを特徴とする、請求項１５に記載のランダムアクセスメモリセル。
【請求項１７】
前記セルの少なくとも１つのデータ保持状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Ｖｃｅｌｌ＝Ｖｄｄを印加するするように設計されていることを特徴とする、請求項１５又は１６に記載のランダムアクセスメモリセル。
【請求項１８】
前記第１のアクセストランジスタは、前記第２の記憶ノードに接続された第２のゲート電極を備え、
前記第２のアクセストランジスタは、前記第１の記憶ノードに接続された第２のゲート電極を備えることを特徴とする、請求項１３〜１７のいずれかに記載のランダムアクセスメモリセル。
【請求項１９】
前記ワード線（ＷＬ）が前記駆動トランジスタ（ＴＤＬ、ＴＤＲ）のソースに接続されていることを特徴とする、請求項１３に記載のランダムアクセスメモリセル。
【請求項２０】
前記駆動トランジスタは、電位（Ｖｓｓ）に接続されたゲート電極を備え、
前記セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Ｖｃｅｌｌ＞Ｖｓｓを印加するように設計されていることを特徴とする、請求項１９に記載のランダムアクセスメモリセル。
【請求項２１】
前記駆動トランジスタは、電位（Ｖｓｓ）に接続されたゲート電極を備え、
前記セルの少なくとも１つのデータ保持状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Ｖｃｅｌｌ＝Ｖｓｓを印加するように設計されていることを特徴とする、請求項２０に記載のランダムアクセスメモリセル。
【請求項２２】
前記セルの少なくとも１つのデータ読取り状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Ｖｃｅｌｌ＞Ｖｓｓを印加するように設計されていることを特徴とする、請求項２０又は２１に記載のランダムアクセスメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はランダムアクセスメモリ（ＲＡＭ）の分野に関するものであり、とりわけダブルゲートトランジスタが設けられたランダムアクセス方式のスタティックメモリセルの特殊構造に関するものである。前記構造には、とりわけセルの書き込みマージン（ＷＭ）を改善するための手段が設けられている。また本発明は、前記セルを複数含むメモリに関するものである。
【背景技術】
【０００２】
一般に、従来のＳＲＡＭ（スタティックランダムアクセスメモリ）メモリセルは、いわゆる「フリップフロップ」構造をなすように接続された２つのインバータと、いわゆるビット線に接続され、ワード線によって制御される２つのアクセストランジスタとを備えている。メモリセルについて望まれる特性は、次の通りである。
−セルで実行される読取り、書き込み、保存といった異なる動作中の優れた安定性
−セルの動作を高速にするための、できるだけ強い駆動又は負荷電流
−静的消費電力を最小限に抑えるための、保存モードにおける可能な限りの最低電流
−セル集積密度の高いメモリを形成するための、最小限のセルサイズ
【０００３】
最初の２つの基準は、最後の基準と調和させるのが困難であり、対象とする用途に関してメモリ設計者に妥協を強いることになる。
【０００４】
「６Ｔ」セルと呼ばれる６つのトランジスタを備えたＳＲＡＭセルは、上述の全ての基準間において適切な妥協をもたらす。
【０００５】
図１には、標準ＳＲＡＭのセル１００が例示されている。このセル１００は、２つの駆動トランジスタＭＤＬ及びＭＤＲと、いわゆる「フリップフロップ」構造をなすように接続された２つの負荷トランジスタＭＬＬ及びＭＬＲと、それぞれ、いわゆるビット線ＢＬＬ及びＢＬＲに接続され、ワード線ＷＬによって制御される２つのアクセストランジスタＭＡＬ及びＭＡＲから形成されている。アクセストランジスタＭＡＬ及びＭＡＲは、それぞれ、例えば論理「１」といった第１の論理データの保持を担う第１のノードＬと、例えば論理「０」といった第１のデータと相補する第２の論理データの保持を担う第２のノードＲへのアクセスを許可又は阻止するように設計されている。
【０００６】
作製方法とりわけドーピング工程に起因する、特に短チャネル効果（ＳＣＥ）に係る漏洩電流の影響を強め、トランジスタ間の電気特性のばらつきに影響を及ぼすことになりがちなトランジスタのサイズの縮小が模索されている。それは前記トランジスタにより形成されるメモリセルの電気特性劣化をもたらす。
【０００７】
メモリセルの性能レベルは、読取り及び保存安定性、静的消費電力、１列当り最大セル数、書込みマージン、書込み時間、書込み感度、臨界負荷といった幾つかの要素によって特徴付けられる。
【０００８】
「サブ４５ナノ」とも呼ばれる臨界サイズが４５ｎｍ未満のゲートを備えたトランジスタ技術に関する限りにおいて、書込みマージン（ＷＭ）と静的雑音マージン（ＳＮＭ）という２つの要素がとりわけ重要に思われるが、とりわけ手法の多様化と短チャネル効果に係る漏洩電流の増大のために、これら２つの要素の間で適切な妥協点を見出すのがますます困難になっている。
【０００９】
シリコン・オン・インシュレータ（ＳＯＩ）式の基板上にＳＲＡＭセルを作製するか、又は例えばＦＥＴ技術を用いてダブルゲート（ＤＧ）トランジスタが設けられたセルを作製すると、バルク基板上に作製されたセルに比べて電気特性を向上させることが可能になる。
【００１０】
ＳＯＩ及びＤＧ技術によって、より有効なチャネルの静電制御が可能になり、漏洩電流及び短チャネル効果（ＳＣＥ）の発生が低減する。さらに、基板にドーパントが存在しないので、トランジスタ間及びセル間の電気的ばらつきを大幅に減少させることが可能になる。
【００１１】
ＤＧ技術は、互いに独立して電気的に制御され得る２つのゲートを備えたトランジスタの制御に対し恩恵をもたらしもする。この二重制御によって設計度が増し、セルの電気特性の最適化が可能になる。
【００１２】
次に、前述のセル１００の動作モードについて述べることにする。
読取りモードに入る前に、セルのビット線ＢＬＬ及びＢＬＲを電位Ｖｄｄになるように充電することが可能である。このセル１００の場合、一般に最も不安定なノードは、例えば第２のノードのような論理０データを含むノードである。第２のノードＲの一次安定性は、従って下記不等式によって規定することが可能である。
ＩＧ−ＬＬ＋ＩＯＦＦ−ＬＲ＋ＩＯＮ−ＡＲ≦ＩＯＮ−ＤＲ          （１）
ここで、ＩＧ−ＬＬは、第１の負荷トランジスタＭＬＬのゲート電流であり、ＩＯＦＦ−ＬＲは、第２の負荷トランジスタＭＬＲの漏洩電流であり、ＩＯＮ−ＡＲ及びＩＯＮ−ＤＲは、第２のアクセストランジスタＭＡＲ及び第２の駆動トランジスタＭＤＲのそれぞれの駆動電流である。
【００１３】
負荷トランジスタのゲート電流及び漏洩電流を無視することによって、前記不等式（１）は、次のように書くことが可能である。
ＩＯＮ−ＡＲ≦ＩＯＮ−ＤＲ        （２）
【００１４】
セル１００の一次読取り安定性は、第１に、それらのドレインが低電位のノードに接続されたアクセストランジスタ及び駆動トランジスタの導電率比ＣＲ６Ｔ＝［（Ｗ／Ｌ）ＭＤＲ］／［（Ｗ／Ｌ）ＭＡＲ］によって決まり、二次安定性は、そのゲートがこの同じ電位に接続されている負荷トランジスタの導電率（Ｗ／Ｌ）ＭＬＬによって決まる。
【００１５】
セル１００の書込みマージンは、使用可能セルへの書込みを可能にするビット線ＢＬＬとＢＬＲの最小電圧差に対応する。
【００１６】
セル１００の書込みマージンは、それらのドレインが記憶ノードＬ＝「１」に接続されたトランジスタのＰＲ６Ｔ＝［（Ｗ／Ｌ）ＭＬＬ］／［（Ｗ／Ｌ）ＭＡＬ］で示される比によってほぼ定まる。この比が小さくなればなるほど、記憶ノードＬの放電が容易になり、書込みマージンが改善される。
【００１７】
導電率比ＣＲ６Ｔ及びＰＲ６Ｔは、２つの相反する基準から得られる。これら２つの基準の一方を改善するか、又は、これら２つの基準間における妥協点を見つけるために、ＳＲＡＭメモリの新しいセルアーキテクチャが提案されている。
【００１８】
文献［１］（本書で引用される他の文献と同様、本説明の末尾に記載）には、ｆｉｎＦＥＴ技術を用いて作製された、ゲート長が２２ｎｍ程度のダブルゲート６トランジスタセルが開示されている。
【００１９】
図２には前記セル１００が示されているが、アクセストランジスタＭＡＬ及びＭＡＲのバックゲートが隣接記憶ノードに接続されているという点で前述のセル１００とは異なっている。読取り安定性は、これによって向上する。このフィードバックによって、保存安定性も向上するが、書込み動作中の性能が大幅に劣化し、メモリアレイの１列当りの最大打ち込み可能セル数が制限される（この数の決まり方は例えば文献［６］に定義されている）。
【００２０】
文献［２］に記載の７つのトランジスタ（７Ｔ）を備えたアーキテクチャによれば、追加トランジスタＭｅｑによって書き込み動作直前に２つの記憶ノードＬ及びＲの電位を等しくすることが可能になる。書込みマージン及び書込み動作にかかる時間は、前述のセルに比べて改善される。図３にはそのようなセル１２０が例示されている。その欠点は、とりわけ占有表面積が増大し、制御の複雑性が増すことにある。
【００２１】
文献［３］には、ＳＯＩ技術及びダブルゲートを用いて作製される６Ｔ−ＳＲＡＭメモリセルの変形例の１つも提示されている。図４にはそのようなセル１３０が例示されているが、この場合アクセストランジスタ駆動電流を減少させるため、アクセストランジスタのバックゲートは電位Ｖｓｓに接続されている。従って不等式（２）によって先に示された安定条件が改善する。負荷トランジスタＭＬＬ及びＭＬＲのバックゲートが供給電圧Ｖｄｄに接続されることで、負荷トランジスタの導電度が低減して書込み動作を改善することが可能になる。しかしながらノードＬの維持が困難となり、二次安定性を下げるという影響も生じる。
【００２２】
図５には、６つのトランジスタを備え、ダブルゲート技術を用いて作製される別のセル１４０が示されている。このセル１４０は、セル１１０に比べて書込みマージンが改善されている。
【００２３】
前記セル１４０は、アクセストランジスタＭＡＬ、ＭＡＲのバックゲートと隣接記憶ノードＬ及びＲの間のフィードバックによって安定性を向上させている。書込み動作は前述のセル１３０と同様に改善される。その一方で二次安定性は、図３において１１０で示した前述のダブルゲート６Ｔセルに比べて悪化する。
【００２４】
セル１３０及び１４０の１列当りの最大セル数、書込み時間、及び書込みマージンは、従来のセル１００と比べると悪化する。
【００２５】
集積密度が高く、４つのトランジスタ（４Ｔ）を備えたセルも利用されており、極めて大きい書込みマージンを得ることができる。
【００２６】
図６には、４つのダブルゲートトランジスタを備えたセル１５０が例示されている。セル１５０は、２つの駆動トランジスタＭＤＬ及びＭＤＲと、２つのアクセストランジスタＭＡＬ及びＭＡＲから形成されている。前記セル１５０は負荷トランジスタを備えていない。
【００２７】
図７には、４つのダブルゲートトランジスタを備えたセルの変形例１６０が示されている。このセル１６０は、２つの負荷トランジスタＭＬＬ及びＭＬＲと、２つのアクセストランジスタＭＡＬ及びＭＡＲから形成されている。このセル１６０は駆動トランジスタを備えていない。
【００２８】
前記４Ｔセルは、保存安定性と読取り安定性の両立度に関して６Ｔセルよりはるかに劣る。また、保存モードにおける４Ｔセルは、同じ列を共有するセルの書込みサイクルに対して影響されやすい。
【００２９】
文献［７］には、負荷トランジスタ及び駆動トランジスタの各ゲート電極に印加される電位が変動させられるランダムアクセスメモリが開示されている。この文献の目的は漏洩電流を減少させることである。
【００３０】
ＳＲＡＭセルのこの構成では、負荷トランジスタ又は駆動トランジスタのゲートに印加することが可能な電圧は、負荷トランジスタのゲート誘電体の破壊電圧によって制限される。
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明の目的は、読取り安定性と書込みマージンをより良好に妥協させる、とりわけ６つのトランジスタを備えるダブルゲートＳＲＡＭセルに関する新規の構造を見出すことにある。
【課題を解決するための手段】
【００３２】
先ず本発明は、スタティックランダムアクセスメモリセル（ＳＲＡＭ）であって、
それぞれ第１のビット線と第１の記憶ノードの間、及び第２のビット線と第２の記憶ノードの間に配置された、第１のダブルゲートアクセストランジスタ及び第２のダブルゲートアクセストランジスタと、
前記第１のアクセストランジスタの第１のゲート電極及び前記第２のアクセストランジスタの第１のゲート電極に接続されたワード線と、
ダブルゲートを備える第１のダブルゲート負荷トランジスタ及びダブルゲートを備える第２のダブルゲート負荷トランジスタと、
ダブルゲートを備える第１のダブルゲート駆動トランジスタ及びダブルゲートを備える第２のダブルゲート駆動トランジスタを具備し、
いわゆる「基準電位」が、前記負荷トランジスタ又は前記駆動トランジスタの前記第２のゲートに印加され、
前記セルは、前記負荷又は駆動トランジスタのそれぞれにおける少なくとも１つのソース又はドレイン電極に所定の電位Ｖｃｅｌｌを印加する手段と、前記所定の電位Ｖｃｅｌｌを変化させる手段とを更に具備することを特徴とするものに関する。
【００３３】
基準電位は、例えばＶｄｄに等しい供給電圧又は例えばＶｓｓに等しい接地電圧とすることが可能である。
【００３４】
前記セルは、少なくとも１つのデータ読取りモード、少なくとも１つのデータ書込みモード、及び、少なくとも１つのデータ保存モードを含む異なる動作モードを有するように設計されている。
【００３５】
所定の電位Ｖｃｅｌｌは、セルが読取りモードにあるか、書き込みモードにあるか、又は、保存モードにあるかに応じて異なる値をとることが可能である。
【００３６】
よって前記所定の電位Ｖｃｅｌｌを変化させるための手段は、セルの動作モードに応じて前記所定の電位Ｖｃｅｌｌを変化させるように設計することが可能である。
【００３７】
本発明によれば、セルの書込み状態時に印加される所定の電位Ｖｃｅｌｌは、基準電位（例えばＶｄｄ又はＶｓｓとすることが可能）とは異なるように、且つ所定の電位Ｖｃｅｌｌと基準電位（例えばＶｄｄ又はＶｓｓに等しい）が等しい場合よりも小さな負荷トランジスタ又は駆動トランジスタ駆動電流を生じるように設計されている。
【００３８】
採り得る第１の実施形態によれば、前記所定の電位Ｖｃｅｌｌを印加する手段は、特定の追加極性線により形成され得る。
【００３９】
前記追加極性線は、負荷トランジスタのソースに接続され得る。この場合、所定の電位Ｖｃｅｌｌが負荷トランジスタのゲート誘電体の破壊電圧によって制限されない点で好ましい。
【００４０】
この実施形態においては、負荷トランジスタは電位Ｖｄｄに接続されたゲート電極を備え得る。この場合、セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、負荷トランジスタのソースに対して電位Ｖｃｅｌｌ＝Ｖｄｄ−σＶ（ここでσＶ＞０）を印加するように構成され得る。これによって、論理レベル「１」の記憶ノードの放電が著しく容易となる。
【００４１】
この実施形態においては、セルの少なくとも１つのデータ読取り状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、負荷トランジスタのソースに対して電位Ｖｃｅｌｌ＝Ｖｄｄを印加するように構成され得る。これによって、論理レベル「１」の記憶ノードの１つの維持及び良好な読取り安定性の保証が著しく容易とされる。
【００４２】
この実施形態においては、セルの少なくとも１つのデータ保存状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、負荷トランジスタのソースに対して電位Ｖｄｄ−σＶ（ここでσＶ＞０）を印加するように構成され得る。これによって、漏洩電流を著しく減少させることが可能になる。
【００４３】
採り得る第１の実施形態によれば、前記セルのデータ書込み状態時において、負荷トランジスタそれぞれの第１のゲート電極とソース電極の間に、ＶＧ１−ＶＳ＝σＶ（ここでσＶ＞０ボルト）となるような電位差ＶＧ１−ＶＳを印加することが可能になる。
【００４４】
前記採り得る第１の実施形態によれば、前記セルのデータ読み取り状態時において、負荷トランジスタのそれぞれの前記第１のゲート電極と前記ソース電極の間にゼロ電位差ＶＧ１−ＶＳを印加することが可能になる。
【００４５】
前記採り得る第１の実施形態によれば、前記セルのデータ保存状態時において、負荷トランジスタそれぞれの前記第１のゲート電極と前記ソース電極の間に、ＶＧ１−ＶＳ＝σＶ（ここでσＶ＞０ボルト）となるような電位差ＶＧ１−ＶＳを印加することが可能になる。
【００４６】
セルはσＶ＝ＶＴＮとなるように実行することが可能であり、ここで、ＶＴＮは、ダブルゲートトランジスタの閾値電圧である。
【００４７】
前記所定の電位を変化させるための手段の採り得る実施形態の１つによれば、当該手段は、固定電位に設定された極性線と、所定の極性線と固定電位に設定された前記極性線の間にあるダブルゲートを備えた少なくとも１つの第１のスイッチングトランジスタ、及びダブルゲートを備えた少なくとも１つの第２のスイッチングトランジスタとを備え、第１のスイッチングトランジスタには第２のスイッチングトランジスタの技術と相補する技術が含まれており、第１のスイッチングトランジスタ及び第２のスイッチングトランジスタのゲートは、相互接続される構成とされ得る。
【００４８】
採り得るセルの第２の実施形態によれば、前記所定の電位Ｖｃｅｌｌを印加する手段はワード線とされ得る。前記ワード線は、負荷トランジスタのソースに接続され得る。
【００４９】
負荷トランジスタは、電位Ｖｄｄに接続されたゲート電極を備え得る。この場合、セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、Ｖｃｅｌｌ＜Ｖｄｄとなるような電位Ｖｃｅｌｌを印加するように構成され得る。
【００５０】
セルの少なくとも１つのデータ保持状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、負荷トランジスタのソース電極に対してＶｃｅｌｌ＝Ｖｄｄとなるような電位Ｖｃｅｌｌを印加するように構成とされ得る。
【００５１】
セルの少なくとも１つのデータ読み取り状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、Ｖｃｅｌｌ＜Ｖｄｄとなるような電位Ｖｃｅｌｌを印加するように構成され得る。
【００５２】
第１のアクセストランジスタは第２の記憶ノードに接続された第２のゲート電極を備え、第２のアクセストランジスタは第１の記憶ノードに接続された第２のゲート電極を備える構成とされ得る。この構成によれば、読み取り安定性を向上させることが可能になる。
【００５３】
変形例として、ワード線は駆動トランジスタのソースに接続され得る。この場合、駆動トランジスタは電位Ｖｓｓに接続されたゲート電極を備え得る。
【００５４】
したがって、セルの少なくとも１つのデータ書込み状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、電位Ｖｃｅｌｌ＞Ｖｓｓを印加するように構成され得る。
【００５５】
セルの少なくとも１つのデータ保持状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、電位Ｖｃｅｌｌ＝Ｖｓｓを印加するようにも構成され得る。
【００５６】
セルの少なくとも１つのデータ読み取り状態時において、前記所定の電位を印加する手段及び前記所定の電位を変化させるための手段は、電位Ｖｃｅｌｌ＞Ｖｓｓを印加するようにも構成され得る（図１１の手段に相当する手段）。
【００５７】
提示だけを目的とし、限定を目的としない実施形態の説明を添付の図面を参照しつつ読むことにより、本発明についての理解がより深まるであろう。
【図面の簡単な説明】
【００５８】
【図１】先行技術である６Ｔスタティックランダムアクセスメモリセルの一例を示す図である。
【図２】６つのダブルゲートトランジスタが設けられた先行技術であるメモリセルの一例を示す図である。
【図３】追加の平衡トランジスタが設けられ、７つのトランジスタを備えた先行技術であるメモリセルの一例を示す図である。
【図４】６つのダブルゲートトランジスタを備えた先行技術であるメモリセルの第２の例を示す図である。
【図５】６つのダブルゲートトランジスタを備えた先行技術であるメモリセルの第３の例を示す図である。
【図６】４つのダブルゲートトランジスタが設けられた先行技術であるメモリセルを例示す図である。
【図７】４つのダブルゲートトランジスタが設けられた先行技術であるメモリセルの別の例を示す図である。
【図８】６つのダブルゲートトランジスタと、負荷トランジスタのゲート電極に接続された追加極性線が設けられたメモリセルの一例を示す図である。
【図９Ａ】６つのダブルゲートトランジスタと、負荷トランジスタのゲート電極に接続された追加極性線が設けられたメモリセルの別の例を示す図である。
【図９Ｂ】６つのダブルゲートトランジスタと、負荷トランジスタのゲート電極に接続された追加極性線が設けられたメモリセルの別の例を示す図である。
【図１０】６つのダブルゲートトランジスタを備え、負荷トランジスタのソース電極に接続された追加極性線が設けられ、セルの動作モードに応じて変化するように設定された電圧Ｖｃｅｌｌを印加する構成とされた本発明に係るメモリセルの一例を示す図である。
【図１１Ａ】前記電圧Ｖｃｅｌｌを生成し、図１０のセルの前記追加極性線にこの電圧を印加する手段の例を示す図である。
【図１１Ｂ】前記電圧Ｖｃｅｌｌを生成し、図１０のセルの前記追加極性線にこの電圧を印加する手段の例を示す図である。
【図１２Ａ】６つのダブルゲートトランジスタを備え、負荷トランジスタのソース電極に接続された前記追加極性線が設けられた本発明に係るメモリセルの別の例を示す図である。
【図１２Ｂ】６つのダブルゲートトランジスタを備え、負荷トランジスタのソース電極に接続された前記追加極性線が設けられた本発明に係るメモリセルの別の例を示す図である。
【図１３】６つのダブルゲートトランジスタを備え、ワード線が負荷トランジスタのソースに電位Ｖｃｅｌｌを印加するように設計されており、Ｖｃｅｌｌがセルの動作モードに応じて変化するように設定された本発明に係るメモリセルの別の例を示す図である。
【図１４】６つのダブルゲートトランジスタを備え、ワード線が負荷トランジスタのソースに電位Ｖｃｅｌｌを印加するように設計されており、Ｖｃｅｌｌがセルの動作モードに応じて変化するように設定された本発明に係るメモリセルの別の例を示す図である。
【図１５】６つのダブルゲートトランジスタを備え、ワード線が駆動トランジスタのソースに電位Ｖｃｅｌｌを印加するように設計されており、Ｖｃｅｌｌがセルの動作モードに応じて変化するように設定された本発明に係るメモリセルの別の例を示す図である。
【図１６】前記電圧Ｖｃｅｌｌを生成し、図１０のセルの前記追加極性線にこの電圧を印加するために設けられた手段の別の例を示す図である。
【発明を実施するための形態】
【００５９】
異なる図面における同一、同様又は同等の部分は、図面間における相互読み取りを容易にするため同じ参照番号を付与している。
【００６０】
図示された異なる各部分は、図の見やすさを優先し、必ずしも一様な寸法比率で示されているわけではない。
【００６１】
図８には、６つのトランジスタを備えたＳＲＡＭタイプメモリであるセル２００（又は「６Ｔ」セル）の一例が示されている。セル２００はＭＯＳ（金属酸化物半導体）技術を用いて作製され、ダブルゲートを備えるトランジスタから形成されている。
【００６２】
セル２００には、ダブルゲートを備えた第１のアクセストランジスタＴＡ１Ｌと、ダブルゲートを備えた第２のアクセストランジスタＴＡ１Ｒが設けられており、例えばＮＭＯＳ技術といった第１タイプのＭＯＳ技術を用いて作製され得る。
【００６３】
極性の定め方によって決まる第１のアクセストランジスタＴＡ１Ｌは、例えば論理「１」といった所定の論理データの保持を目的とする第１の記憶ノードＬに対するアクセスを、許可又は阻止するように設計されている。極性の定め方によって決まる第２のアクセストランジスタＴＡ１Ｒは、例えば論理「０」といった前記所定の論理データと相補する論理データの保持を目的とする第２の記憶ノードＲに対するアクセスを、許可又は阻止するように設計されている。
【００６４】
この例においては、第１のアクセストランジスタＴＡ１Ｌ及び第２のアクセストランジスタＴＡ１Ｒの２つのゲートは、ワード線ＷＬに接続されている。換言すると、アクセストランジスタＴＡ１Ｌ及びＴＡ１Ｒの各々は、相互に接続され且つワード線ＷＬに接続された２つのゲート電極を備えている。
【００６５】
ワード線ＷＬは極性電位の伝達を目的としており、セル２００の動作状態あるいは動作モードに応じて、すなわち当該セル２００がデータ読取りモード又はデータ書込みモードにあるか、あるいはデータ保存モード（すなわち、データへのアクセスが生じずに当該データがセル２００に記憶されたままであるモード）にあるかに応じて、別様に極性が定まるよう構成されている。
【００６６】
第１のアクセストランジスタＴＡ１Ｌのドレイン／ソース電極及び第２のアクセストランジスタＴＡ１Ｒのドレイン／ソース電極は、それぞれ、第１のビット線ＢＬＬ及び第２のビット線ＢＬＲに接続されている。ビット線ＢＬＬ及びＢＬＲは、セルに書き込まれるデータ又はセル２００で読み取られるデータを伝送するように設計されている。
【００６７】
セル２００は、ダブルゲートを備えた第１の負荷トランジスタＴＬ１Ｌと、ダブルゲートを備えた第２の負荷トランジスタＴＬ１Ｒとを具備している。負荷トランジスタＴＬ１Ｌ及びＴＬ１Ｒは、例えばＰＭＯＳタイプといった第１のタイプと相補する第２タイプのＭＯＳ技術を用いて作製され得る。負荷トランジスタＴＬ１Ｌ及びＴＬ１Ｒのソースは、相互接続され且つ電位Ｖｄｄに接続されている。電位Ｖｄｄは、例えば４５ｎｍ程度の限界寸法のゲートに対して１Ｖボルト程度とされ得る。電位Ｖｄｄはセル２００の想定される用途に適応可能としてよい。
【００６８】
ダブルゲートを備えた第１の負荷トランジスタＴＬ１Ｌのゲート電極の１つは、極性電位Ｖｃｅｌｌを伝達するように設計された特定の極性線２０２に接続されている。第２の負荷トランジスタＴＬ２Ｒのゲート電極の１つも、前記特定の極性線２０２に接続されている。極性電位Ｖｃｅｌｌはセルの動作モードに応じて可変とされる。
【００６９】
セル２００は、ダブルゲートを備えた第１の駆動トランジスタＴＤ１Ｌと、ダブルゲートを備えた第２の駆動トランジスタＴＤ１Ｒも具備している。駆動トランジスタＴＤ１Ｌ及びＴＤ１Ｒは、例えば、ＮＭＯＳ技術といった前記第２タイプと相補するタイプのＭＯＳ技術を用いて作製され得る。第１の駆動トランジスタの２つのゲートは互いに接続されており、第２の駆動トランジスタＴＤ１Ｒの２つのゲートも互いに接続されている。第１の駆動トランジスタの２つのゲートは第２の記憶ノードＲにも接続されており、その一方で第２の駆動トランジスタＴＤ１Ｒの２つのゲートはセル２００の第１の記憶ノードＬに接続されている。駆動トランジスタＴＤ１Ｌ、ＴＤ１Ｒのソースは、相互接続され且つ基準電位Ｖｓｓに接続されている。基準電位Ｖｓｓは、例えば０ボルト程度とされ得る。基準電位はセル２００の用途に適応可能としてよい。第２の駆動トランジスタＴＤ１Ｒのドレイン及び第１の駆動トランジスタＴＤ１Ｌのドレインは、それぞれセル２００の第２の記憶ノードＲ及びセル２００の第１の記憶ノードＬに接続されている。
【００７０】
負荷トランジスタＴＬ１Ｌ、ＴＬ１Ｒ及び駆動トランジスタＴＤ１Ｌ、ＴＤ１Ｒは、セル２００のフリップフロップを形成し、記憶ノードＬ、Ｒに保存されているデータの制御及び保持を行なうように設計されている。
【００７１】
第１のノードＬは、例えば論理「１」といった所定の論理データの保持を目的とすることが可能であり、一方、第２の記憶ノードＲは、例えば論理「０」といった論理データの相補性論理データの保持を目的としている。
【００７２】
負荷トランジスタＴＬ１Ｌ及びＴＬ１Ｒのゲート電極を追加極性線２０２に接続し、書込み動作中に、このゲート電極を適応させた電位Ｖｃｅｌｌにすることによって、従来の６Ｔセルに比べて改善された書込みマージンを得ることが可能になる。
【００７３】
このセル２００の動作原理の１つによれば、例えば第１のノードＬのような論理「１」データの保持を目的とした記憶ノードにドレインが接続されている第１の負荷トランジスタＴＬ１Ｌの駆動電流を、書込み動作中に減少させることが可能な手段が用いられ、書込みサイクルにおける前記ノードへの放電を促している。
【００７４】
このため、第１の負荷トランジスタＴＬ１Ｌのゲート電極は、追加極性線２０２によって供給される電位Ｖｃｅｌｌで極性を定めることが可能であるが、ここでＶｃｅｌｌ＝Ｖｄｄ＋σＶであり、書込み動作中においてσＶは非ゼロ電圧である。
【００７５】
電圧σＶは、０＜σＶ＜Ｖｇｓ＿ｂｒｅａｋｄｏｗｎ＿ｏｘｉｄｅとされ得る。ここで、Ｖｇｓ＿ｂｒｅａｋｄｏｗｎ＿ｏｘｉｄｅは、極性線２０２に接続されたゲート電極のゲート誘電体の破壊電圧の評価値である。これによって、例えば電位Ｖｄｄに接続されたトランジスタのソース電位ＶＳに対する電位ＶＢＧ（ＶＢＧＳ＝ＶＢＧ−ＶＳ＞０）のバックゲート、又は例えば電位Ｖｄｄに接続されたトランジスタのソースの電位ＶＳに対する電位ＶＦＧ（ＶＦＧＳ＝ＶＦＧ−ＶＳ＞０）のフロントゲートといった、ゲート電極の１つの逆バイアス効果を介して、第１の負荷トランジスタＴＬ１Ｌの閾値電圧を上げることが可能になる。
【００７６】
保存モードにおいて、追加極性線２０２によって供給される電位Ｖｃｅｌｌを印加することも可能である。保存モードで印加されるＶｃｅｌｌは、書込みモードで印加される電位と同一にすることが可能であり、セル２００の漏洩電流を減少させることが可能なＶｃｅｌｌ＝Ｖｄｄ＋σＶということになる。論理レベル「０」の記憶ノードに接続された第２の負荷トランジスタＴＬＲは、その閾値電圧が高くなり、以って閾値に満たない電流を制限する。
【００７７】
追加極性線２０２によって印加される電位Ｖｃｅｌｌは修正され得るし、セル２００の動作状況に応じて変化してもよい。
【００７８】
読取り動作モードにおいて、電位Ｖｃｅｌｌを例えば値Ｖｄｄにして、第１のノードにおける論理レベル「１」の維持を促し、標準的な６トランジスタセルと同等のＳＮＭ読取り安定性を得ることが可能である。
【００７９】
従って、追加極性線２０２によって印加される電位Ｖｃｅｌｌを変化させるための手段が用いられる。当該手段は、セルの動作モードに応じて電位Ｖｃｅｌｌを適応させるように設計されている。電位Ｖｃｅｌｌは、このセルが読取り状態にあるか、書込み状態にあるか、あるいは、保存状態にあるかに応じて変化するように構成されている。Ｖｃｅｌｌ＝Ｖｄｄ＋σＶは、例えばレベルシフタを用いて発生され得る。
【００８０】
図９Ａには、６Ｔ−ＳＲＡＭメモリセルの別の例２２０が示されている。このセル２２０は、図８に係る前述のセル（参照番号２００）を改良したものである。セル２２０は、とりわけ、参照番号がＴＡ２Ｌ及びＴＡ２Ｒのそのアクセストランジスタの構成によって図８に係る前述のセルとは異なっている。
【００８１】
セル２２０の第１のアクセストランジスタＴＡ２Ｌ及び第２のアクセストランジスタＴＡ２Ｒは、それぞれワード線ＷＬに接続された第１のゲート電極を備えている。第１のアクセストランジスタＴＡ２Ｌは、第１の駆動トランジスタＴＤ１Ｌ及び第１の負荷トランジスタＴＬ１Ｌのドレインに接続された第２のゲート電極を備え、一方第２のアクセストランジスタＴＡ２Ｒも、第２の駆動トランジスタＴＤ１Ｌ及び第２の負荷トランジスタＴＬ１Ｌのドレインに接続された第２のゲート電極を備えている。当該構成によれば、図８の実施形態と比べてアクセストランジスタ駆動電流が減少するため、ＳＮＭの改善が達成され得る。
【００８２】
図９Ｂには、６Ｔ−ＳＲＡＭメモリセルの別の例２４０が示されている。このセル２４０は、とりわけ参照番号ＴＡ３Ｌ及びＴＡ３Ｒで示されるアクセストランジスタの構成が図８に係る前述のセル２００とは異なっている。セル２２０の第１のアクセストランジスタＴＡ３Ｌ及び第２のアクセストランジスタＴＡ３Ｒは、それぞれワード線ＷＬに接続された第１のゲート電極を備えている。第１のアクセストランジスタＴＡ３Ｌは、第１の駆動トランジスタＴＤ１Ｌのソースに接続された第２のゲート電極も備えており、一方第２のアクセストランジスタＴＡ３Ｒは、第２の駆動トランジスタＴＤ１Ｒのソースに接続された第２のゲート電極も備えている。
【００８３】
前記構成によれば、図９Ａに示す例におけるセルと比べてさらに改善された書込みマージンを実現することが可能である。
【００８４】
図８、９Ａ、９Ｂを用いて説明したセルにおいては、書込みモードにおける電位Ｖｃｅｌｌの発生には、文献（K. Itoh, VLSI Memory Chip Design, Springer-Verlag, pp. 87-88, 2001及びK. Itoh, VLSI Memory Design, Baifukan, Tokyo, 1994）に記載のような「レベルシフタ」タイプの少なくとも１つの追加回路を導入することが必要になり得る。
【００８５】
この場合、とりわけ書込みモードにおいて、論理レベル「０」の記憶ノードに接続された負荷トランジスタのゲートとドレインの間の電圧差によって電圧Ｖｃｅｌｌが制限される。この電圧差は、追加極性線２０２に接続されたゲートにおけるゲート誘電体の破壊電圧Ｖｇｓ＿ｂｒｅａｋｄｏｗｎ＿ｏｘｉｄｅ未満でなければならない。Ｖｇｓ＿ｂｒｅａｋｄｏｗｎ＿ｏｘｉｄｅは、例えばＶｇｓ＿ｂｒｅａｋｄｏｗｎ＿ｏｘｉｄｅ＝Ｖｄｄ＋３００ｍＶとすればよい。よってこのセルの例における電圧Ｖｃｅｌｌは、負荷トランジスタのゲート誘電体の破壊電圧によって制限されるようである。
【００８６】
次に、本発明に係るＳＲＡＭメモリセルの例を示すことにする。負荷トランジスタのゲート誘電体の破壊電圧による電圧Ｖｃｅｌｌの制限問題を克服するための方法の１つは、負荷トランジスタのゲート電極以外の電極に電圧Ｖｃｅｌｌを印加することである。例えば、電圧Ｖｃｅｌｌは、追加極性線３０２を用いてセルの負荷トランジスタのソースに印加することが可能である。
【００８７】
図１０には、６つのトランジスタを備え（すなわち「６Ｔ」）、ＳＲＡＭタイプのメモリである本発明に係るセルの一例３００が示されている。
【００８８】
セル３００は、とりわけ負荷トランジスタＴＬ２Ｌ及びＴＬ２Ｒの構成において図８に係る前述のセル２００、２２０、及び、２４０とは異なっている。
【００８９】
セル３００の負荷トランジスタＴＬ２Ｌ及びＴＬ２Ｒは、それぞれ電位Ｖｄｄに接続された第１のゲート電極を備えている。セル３００の第１の負荷トランジスタＴＬ２Ｌは、第２の記憶ノード及び第１の駆動トランジスタＴＤ１Ｌのゲート電極に接続された第２のゲート電極を備えており、一方第２の負荷トランジスタＴＬ２Ｒは、第１の記憶ノード及び第２の駆動トランジスタＴＤ１Ｒのゲート電極に接続された第２のゲート電極を備えている。
【００９０】
セル３００の負荷トランジスタＴＬ２Ｌ及びＴＬ２Ｒのそれぞれのソースは、電位Ｖｃｅｌｌの伝達を可能にする特定の極性線３０２に接続されている。
【００９１】
このセル３００の動作原理の１つによれば、書込みモードにおいて負荷トランジスタ駆動電流を減少させて、論理レベル「１」の記憶ノードの放電を容易とする。
【００９２】
このため書込みモードの場合、電位Ｖｃｅｌｌが極性線３０２に印加されるが、ここでＶｃｅｌｌ＝Ｖｄｄ−σＶ（σＶ＞０ボルトとなるような電圧）である。電圧σＶは例えばＶｄｄ＞σＶ＞ＶＲＥＴとすればよく、ここでＶｄｄは負荷トランジスタの第１のゲート電極が接続される供給電圧であり、ＶＲＥＴは保存モードにおけるセルの最低電圧である。電圧ＶＲＥＴは例えばモンテカルロシミュレーションを用いて統計的に定めてよく、またその標準偏差で割った平均残留雑音余裕（ＲＮＭ）が、例えば６を超えるように定め得る。書込みモードで印加される電圧Ｖｃｅｌｌは、保存モードにおけるセルの最低電圧ＶＲＥＴに対して十分な安定性を保証するように設計され得る。本実施形態の場合、セルの書込み状態において印加される所定の電位Ｖｃｅｌｌは、供給電圧Ｖｄｄとは異なるように、且つ所定の電位Ｖｃｅｌｌと供給電圧Ｖｄｄが等しい場合（本実施形態では読取状態時が考えられる）よりも小さい負荷トランジスタ駆動電流を生じるように設計されている。
【００９３】
データ保存モードにおいて、書込みモードで印加されたものと同様の電位Ｖｃｅｌｌを極性線３０２に印加することも可能である。従って保存モードの場合、Ｖｃｅｌｌ＝Ｖｄｄ−σＶ（ここで、σＶはσＶ＞０となるような電圧）となるようなＶｃｅｌｌを印加して、セルの漏洩電流を低減することも可能であり、σＶは一例としてＶｄｄ＞σＶ＞ＶＲＥＴとすることができる。
【００９４】
図８、９Ａ、及び９Ｂを用いて説明したセルの例における静的電力消費に比べて、セル３００の電力消費はさらに減少する。前記した負荷トランジスタのソースに対する極性線３０２の構成によれば、セルの両方のインバータにおける漏洩電流を低減することが可能である。論理レベル「０」の第２の記憶ノードＲに接続された第２の負荷トランジスタＴＬ２Ｒの閾値未満に電流を低減し、論理レベル「１」の第１の記憶ノードＬに接続された第１の駆動トランジスタＴＤ２Ｌの漏洩電流を低減することが可能になる。
【００９５】
読取りモードの場合、電圧Ｖｃｅｌｌは保存及び書込みモード中に印加される電圧とは異なり、Ｖｃｅｌｌ＝Ｖｄｄを印加できるようになっている。これによって、論理レベル「１」の保持が容易になる。
【００９６】
図１１Ａには、電圧Ｖｃｅｌｌを発生し、セル３００のモードに応じて追加極性線にこの電圧を印加する手段の実施形態が示されている。
【００９７】
電圧Ｖｃｅｌｌを印加する手段は、やはりセル３００のモードに応じて幾つかの状態又は値をとるように設定された入力電圧Ｅｎの印加を受けることが可能である。信号Ｅｎは、メモリ回路の制御ブロックによって生成可能とされる。
【００９８】
電圧Ｖｃｅｌｌを印加する手段は、２つのトランジスタ、すなわちダブルゲートトランジスタ３０５、及びこれと相補するタイプのダブルゲートトランジスタ３０７を用いて形成され、電位Ｖｄｄにすることが可能な極性線と追加極性線３０２の間に配置され得る。第１のダブルゲートトランジスタ３０５は、極性線３０４に接続された１つのドレインと、追加極性線３０２に接続された１つのソースを備えている。第２のダブルゲートトランジスタ３０７は、極性線３０４に接続された１つのソースと、追加極性線３０２に接続された１つのドレインを備えている。トランジスタ３０５の２つのゲート電極は相互接続され、且つトランジスタ３０７のゲート電極に接続されている。入力信号Ｅｎはトランジスタ３０５、３０７のダブルゲートに入力される。
【００９９】
Ｅｎ＝Ｖｓｓの場合、トランジスタ３０７が動作可能になり、トランジスタ３０５が動作不可能になるので、Ｖｃｅｌｌ＝Ｖｄｄになる。
【０１００】
Ｅｎ＝Ｖｄｄの場合、ＰＭＯＳトランジスタが動作不能になり、ＮＭＯＳトランジスタが動作可能になるので、Ｖｃｅｌｌ＝Ｖｄｄ−ＶＴＮになる（ＶＴＮはＮＭＯＳトランジスタの閾値電圧）。
【０１０１】
読み取りモードの場合、入力電圧Ｅｎは例えばＥｎ＝０Ｖといった第１の状態又は第１の値をとることが可能であり、これによって追加極性線３０２が電位Ｖｄｄになり、Ｖｃｅｌｌ＝Ｖｄｄになる。
【０１０２】
書込みモードの場合、信号Ｅｎは第２の状態又は第２の値をとることが可能であって、例えば、Ｅｎ＝Ｖｄｄとなることが可能である。これによって追加極性線３０２がＶｃｅｌｌ＝Ｖｄｄ−ＶＴＮになるが、ここで、ＶＴＮはトランジスタ３０５の閾値電圧である。この場合、σＶ＝ＶＴＮになる。
【０１０３】
また例えば、トランジスタ３０５の代わりに幾つかの積層形ＮＭＯＳトランジスタを設けることによって、σＶ＝ｋＶＴＮとなるようにすることも可能である（ここでｋ＞１）。
【０１０４】
図１１Ｂには、ｋ＝２である積層形トランジスタ３１５及び３２５の実施形態が示されている。読取りモードにおいて、入力電圧Ｅｎは第１の状態又は第１の値をとることが可能であり（例えばＥｎ＝０Ｖ）、これによって追加極性線３０２がＶｄｄになり、Ｖｃｅｌｌ＝Ｖｄｄになる。
【０１０５】
書込みモードの場合、信号Ｅｎは第２の状態又は第２の値をとることが可能であり（例えばＥｎ＝Ｖｄｄ）、これによって追加極性線３０２が信号Ｅｎは、第２の状態又は第２の値をとることが可能となり（例えばＥｎ＝Ｖｄｄ）、従って追加極性線３０２がＶｃｅｌｌ＝Ｖｄｄ−２ＶＴＮとなる。ここでＶＴＮはトランジスタ３０５の閾値電圧であり、この場合σＶ＝２ＶＴＮになる。
【０１０６】
本実施形態の場合、負荷トランジスタのソースに印加される電圧Ｖｃｅｌｌは電位Ｖｄｄより低くなり好ましい。従ってこのセルは、図８に示す例のセルより電力消費の面で優れている。従ってレベルシフタタイプの回路の利用を回避でき、省スペースの実現が可能になる。
【０１０７】
電圧Ｖｃｅｌｌを印加する手段は、上記の例に制限されることはない。図１６には、電位Ｖｃｅｌｌを印加する手段の別の例が示されている。当該手段は、第１の入力３５１で例えば１．２ボルトの第１の供給電圧Ｖｄｄをメモリ回路から受け、第２の入力３５２でＶｄｄより低い（例えば０．９ボルト）第２の供給電圧Ｖｄｄｌをメモリ回路から受けるスイッチング手段３５０を備えている。
【０１０８】
信号ＷＥＮの状態に応じて、スイッチング手段３５０から出力されるのは第１の入力３５２又は第２の入力３５４になる。
【０１０９】
読取りモードにおいて信号ＷＥＮは第１の状態をとることが可能であり、従ってスイッチング手段３５０は追加極性線３０２が電位Ｖｄｄとなるような出力を行ない、Ｖｃｅｌｌ＝Ｖｄｄになる。
【０１１０】
書込みモードにおいて、信号ＷＥＮは第２の状態をとることが可能であり、従ってスイッチング手段３５０は追加極性線３０２が電位Ｖｄｄｌとなるような出力を行ない、Ｖｃｅｌｌ＝Ｖｄｄ−σＶ＝Ｖｄｄｌになる。
【０１１１】
従って本実施形態の場合、セルの書込み状態時に印加される電位Ｖｃｅｌｌは、基準電位Ｖｄｄと異なり、且つ所定の電位Ｖｃｅｌｌと基準電位が等しい場合に比べて小さな負荷又は駆動トランジスタ駆動電流を生じるように設計されている。
【０１１２】
図１２Ａには、セルの別の例３２０が示されている。セル３２０は、とりわけ参照番号ＴＡ２Ｌ及びＴＡ２Ｒで示すアクセストランジスタの構成が図１０に係る前述のセルとは異なっている。
【０１１３】
セル２２０にける第１のアクセストランジスタＴＡ２Ｌ及び第２のアクセストランジスタＴＡ２Ｒは、それぞれワード線ＷＬに接続された第１のゲート電極を備えている。第１のアクセストランジスタＴＡ２Ｌは、第１の駆動トランジスタＴＤ１Ｌ及び第１の負荷トランジスタＴＬ２Ｌのドレインに接続された第２のゲート電極も備えている。第２のアクセストランジスタＴＡ２Ｒは、第２の駆動トランジスタＴＤ１Ｒ及び第２の負荷トランジスタＴＬ２Ｒのドレインに接続された第２のゲート電極も備えている。
【０１１４】
図１２Ｂには、セルの別の例３４０が示されている。セル３４０は、とりわけアクセストランジスタＴＡ３Ｌ及びＴＡ３Ｒの構成が図１０に係る前述のセルとは異なっている。第１のアクセストランジスタＴＡ３Ｌは、第１の駆動トランジスタＴＤ１Ｌのソースに接続されたゲート電極を備えており、一方第２のアクセストランジスタＴＡ３Ｒは、第２の駆動トランジスタＴＤ１Ｒのソースに接続されたゲート電極を備えている。
【０１１５】
可能な別の実施形態として、このセルの動作モードに応じて、すなわち保存モードにあるか読み取りモードにあるか、又は書込みモードにあるかに応じて変化するように設定された電位Ｖｃｅｌｌをセルの負荷トランジスタに印加することによって極性を変更し、その一方で追加極性線を必要としないようにすることが可能になる。従って従来のセルに比べて書込みマージンを改善し、その一方で同一又は同様のセル容積を維持することが可能である。
【０１１６】
このため負荷トランジスタは、それぞれワード線ＷＬに接続された少なくとも１つの電極を備えている。本実施形態の場合、電圧Ｖｃｅｌｌは、セル３００のモードに応じてワード線ＷＬを介して負荷トランジスタに印加される。
【０１１７】
図１３には、本実施形態に係るセルの別の例４００が例示されている。セル４００は、とりわけセル３００の駆動トランジスタに用いられた技術と相補する技術を用いて作製されたアクセストランジスタＴＡ４Ｌ及びＴＡ４Ｒが図１０に係る前述のセル（参照番号３００）と異なっている。セル４００のアクセストランジスタＴＡ４Ｌ及びＴＡ４Ｒは、ＰＭＯＳ技術を用いて作製することが可能である。セル４００のアクセストランジスタＴＡ４Ｌ及びＴＡ４Ｒのゲート電極は、ワード線ＷＬに接続されている。
【０１１８】
またセル４００は、負荷トランジスタＴＬ３Ｌ及びＴＬ３Ｒの構成が図１０に係る前述のセル（参照番号３００）と異なっている。セル４００の負荷トランジスタＴＬ３Ｌ、ＴＬ３Ｒのソースは、ワード線ＷＬに接続されている。
【０１１９】
保存モードにおけるワード線ＷＬは、アクセストランジスタＴＡ３Ｌ及びＴＡ３Ｒが使用不能になるように極性を定めることが可能である。保存モードにおいて、ワード線ＷＬは電位Ｖｃｅｌｌ＝Ｖｄｄに保持され得る。従って負荷トランジスタＴＬ３Ｌ及びＴＬ３Ｒのソースは、電位Ｖｄｄになる。
【０１２０】
読取り及び書込みモードにおいてワード線ＷＬは、例えば０Ｖ程度の電位ＶｓｓといったＶｄｄより低い電位Ｖｃｅｌｌで極性を定めることが可能である。
【０１２１】
読取り及び書込みモードにおいてアクセストランジスタが使用可能になり、論理レベル「１」の第１の記憶ノードＬに接続された第１の負荷トランジスタＴＬ３Ｌは、もはや導電しないか、又は導電性が低くなっている。この結果、書込み動作が改善される。
【０１２２】
本実施形態の場合、セルの書込み状態時に印加される所定の電位Ｖｃｅｌｌは、所定の電位Ｖｃｅｌｌと基準電位Ｖｄｄが等しい場合よりも小さい負荷トランジスタ駆動電流を生じるため、電位Ｖｄｄよりも低くなるように設計されている。
【０１２３】
図１４には、６つのトランジスタ（すなわち「６Ｔ」）を備えたＳＲＡＭタイプのメモリセルである別のセル５００が例示されている。セル５００は、アクセストランジスタＴＡ５Ｌ及びＴＡ５Ｒの構成が図１３に係る前述のセル（参照番号４００）とは異なっている。
【０１２４】
第１のアクセスダブルゲートトランジスタＴＡ５Ｌの第１のゲート電極はワード線ＷＬに接続されており、第２のダブルゲートアクセストランジスタＴＡ５Ｒの第１のゲート電極もワード線ＷＬに接続されている。
【０１２５】
第２の記憶ノードＬへのアクセスを許可又は阻止する第１のアクセストランジスタＴＡ４Ｌは、第２のノードＲに接続された第２のゲート電極を備えている。第２のノードＲへのアクセスを許可又は阻止する第２のアクセストランジスタは、第１のノードＬに接続された第２のゲート電極を備えている。
【０１２６】
セル５００の第１のアクセストランジスタＴＡ５Ｌの第２のゲート電極は、第１の駆動トランジスタＴＤ２Ｌのゲート電極に接続可能とされ、一方でセル５００の第２のアクセストランジスタＴＡ５Ｒの第２のゲート電極も、第２の駆動トランジスタＴＤ２Ｒのゲート電極に接続可能とされる。
【０１２７】
前記構成によれば、読取り安定性の向上を実現することが可能である。前記フィ−ドバックを実行すると、論理レベル「０」の第２の記憶ノードＲに接続されたアクセストランジスタ駆動電流を制限することが可能になる。
【０１２８】
漏洩電流を制限するため、アクセストランジスタＴＡ５Ｌ及びＴＡ５Ｒは、例えばダブルゲートに対して異なる厚さの誘電体層を設けることによって、非対称ダブルゲートを備えることが可能である。
【０１２９】
図１５には、６つのトランジスタ（すなわち「６Ｔ」）を備えたＳＲＡＭタイプのメモリである別のセル６００が例示されている。
【０１３０】
セル６００は、例えばＮＭＯＳタイプといった第１のタイプの所定のＭＯＳ技術を用いて作製することが可能な、第１のダブルゲートアクセストランジスタＴＡ６Ｌと第２のダブルゲートアクセストランジスタＴＡ６Ｒとを備えている。第１のアクセストランジスタＴＡ６Ｌは第１のビット線ＢＬＬと第１の記憶ノードＬの間に配置され、一方で第２のアクセストランジスタＴＡ５Ｒは第２のビット線ＢＬＲと第２の記憶ノードＲの間に配置されている。
【０１３１】
この例では、第１のアクセストランジスタＴＡ６Ｌ及び第２のアクセストランジスタＴＡ６Ｒは、ワード線ＷＬに接続されたゲート電極を備えている。第１のアクセストランジスタＴＡ６Ｌは、第１の負荷トランジスタＴＬ４Ｌのゲートに接続された別のゲート電極を備えている。第２のアクセストランジスタＴＡ６Ｒも、第２の負荷トランジスタＴＬ４Ｒのゲートに接続された別のゲート電極を備えている。
【０１３２】
負荷トランジスタＴＬ４Ｌ及びＴＬ４Ｒは、例えばＰＭＯＳタイプの技術といった、アクセストランジスタに用いられる技術と相補するタイプの所定のＭＯＳ技術を用いて作製され得る。負荷トランジスタＴＬ４Ｌ及びＴＬ４Ｒは、ソースが供給電圧Ｖｄｄに接続されている。第１の負荷トランジスタＴＬ４Ｌのゲート電極は相互接続され、第２の負荷トランジスタＴＬ４Ｒのゲート電極も相互接続されている。
【０１３３】
第１の負荷トランジスタＴＬ４Ｌのドレインは、第１の駆動トランジスタＴＤ４Ｌのドレインに接続されている。第２の負荷トランジスタＴＬ４Ｒのドレインは、第２の駆動トランジスタＴＤ４Ｒのドレインに接続されている。第１の駆動トランジスタＴＤ４Ｌはワード線ＷＬに接続されたソースを備えており、一方で第２の駆動トランジスタＴＤ４Ｒもワード線ＷＬに接続されたソースを備えている。よって本例では、セル６００の動作モードに応じてワード線ＷＬに印加される電位Ｖｃｅｌｌにより極性を変更可能なのは駆動トランジスタＴＤ４Ｌ及びＴＤ４Ｒである。
【０１３４】
駆動トランジスタＴＤ４Ｌ、ＴＤ４Ｒは、それぞれアース又は基準電位Ｖｓｓに接続されたゲート電極を備えている。
【０１３５】
セル６００の書込み状態時に印加される所定の電位Ｖｃｅｌｌは、基準電位Ｖｓｓとは異なるように、且つ書込み状態時において、とりわけ所定の電位Ｖｃｅｌｌと基準電位Ｖｓｓが等しい場合よりも小さな駆動トランジスタ駆動電流を生じるように設計されている。
【０１３６】
第１の駆動トランジスタＴＤ４Ｌの別のゲート電極は第１の負荷トランジスタＴＬ４Ｌのゲート電極に接続され、一方で第２の駆動トランジスタＴＤ４Ｒのゲート電極は第２の負荷トランジスタＴＬ４Ｒのゲート電極に接続されている。
【０１３７】
保存モードにおいてワード線ＷＬは、アクセストランジスタを阻止するため０Ｖにされ得る。読取りモードにおいてワード線ＷＬは、例えば電位Ｖｄｄのような０Ｖを超える電位にされ得る。書込みモードにおいてワード線ＷＬは、例えば電位Ｖｄｄのような０Ｖを超える電位にされ得る。
【０１３８】
漏洩電流を制限するため、非対称ダブルゲートアクセストランジスタが使用され得る。非対称ダブルゲートアクセストランジスタは、一方のゲート電極に対して他方のゲート電極よりも厚いゲート誘電体を用いることによって作製され得る。
【０１３９】
次に、本発明によって製造される６Ｔタイプセルの例における電気特性と、先行技術であるいわゆる「標準６Ｔ」セルにおける電気特性との比較を下記の表を用いつつ示す。
【０１４０】
標準６Ｔセルは、表面積占有率が低く、読取り安定性が２００ｍＶ以上になるようにサイズが決定されている。
【０１４１】
この比較に際して提案されたアーキテクチャがもたらす寄与を正確に評価するため、他のセルのトランジスタは、ゲート長及び幅が等しくなるようにサイズが決定されている。
【０１４２】
表１には、負荷トランジスタＴＬ、アクセストランジスタＴＡ、及び、駆動トランジスタＴＤについて選択されたサイズが示されており、最小ゲート長及び幅は、それぞれ５０ｎｍ及び１００ｎｍである。
【０１４３】
【表１】
2011512609.tif 000003
【０１４４】
下記の表２には、ELDOソフトウェア及びVerilogAで実行されるモデル（例えばM. Reyboz, et al., “Explicit Threshold Voltage Based Compact Model Of Independent Double Gate (IDG) MOSEFT Including Short Channel Effects”, CEA, Grenobleに提示されているもの）を用いて得られた標準６Ｔセル、及び前述のセル２００、３００、４００、５００のようなセルのシミュレーション結果が示されている。これらのセルは同様のサイズとされている。
【０１４５】
【表２】
2011512609.tif 000004
【０１４６】
セル２００は、標準６Ｔセルに比べて書込みマージンがほぼ２４％程度改善され、静的電力消費が約１４％改善されている。前記セル２００の安定性は、そのトランジスタのサイズ決定を最適化するか、又は図９Ａ及び９Ｂに係るセルについて説明したようにフィードバックを用いることによって向上させることが可能である。
【０１４７】
セル３００は、標準６Ｔセルに比べて書込みマージンがほぼ３２％程度改善され、静的電力消費がほぼ５６％程度減少している（３００ｍＶの供給電圧低下）。前記セル３００の安定性は、そのトランジスタのサイズ決定を最適化するか、又は図１２Ａ及び１２Ｂを用いて説明したセルの場合のようにフィードバックを用いることによって向上させることが可能である。
【０１４８】
セル４００は、標準６Ｔセルと比べると同等の電力消費で書込みマージンの改善及び読取り安定性の向上が３０％を超える。
【０１４９】
セル５００は、標準６Ｔセルと比べると書込みマージンがほぼ２５％程度改善され、その読取り安定性が７０％の上昇という著しい向上を示すことを特徴とする。保存安定性も８％向上する。
【０１５０】
上述のセルによれば、全般的に書込みマージンと読取り安定性との妥協を良好に行なうことが可能になる。
【０１５１】
参考文献：
[1]: Z. Guo, S. Balasubramanian, R. Ziatanovici, T-J. King and B. Nikoli’c, “FinFET-Based SRAM Design”, UC Berkeley, ISLPED, San Diego, California, USA, 2005.
[2]: J.-S. Wang et al. “Current-mode Write-circuit of static RAM”, US005991192A, 1999.
[3]: M. Yamaoka, K. Osada, R. Tsuchiya, M. Horiuchi, S. Kirnura and T. Kawahara, “Low power SRAM menu for SOC application using Yin- Yang-feedback memory cell technology”, Syrnp. VLSI Circuits Dig. 18, pp. 288-291, 2004.
[4]: B. Giraud, A. Vladimirescu and A. Amara, “A Comparative Study of 6T and 4T SRAM Cells in Double Gate CMOS with Statistical Variation”, ISCAS May 2007, New Orleans, USA.
[5]:E. Seevinck Sr. et al., “Static-noise margin analysis of MOS SRAM cells”, IEEE JｓｓCC, vol. 22, pp. 748-754, 1987.
[6]: B. Giraud, A. Vladirnirescu and A. Arnara, ≪ ln-depth Analysis of 4T SRAM Cells in Double-Gate CMOS ≫, ICICDT May 2007, Austin, USA.
[7]: US 2007/0139072 A1
【図１】
2011512609.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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2011512609.tif 000026
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