(57)【要約】  本発明は、ビット線がその上に位置する第２のブロックにコモンソースブロックを接続するチャネルの行列を備えた、トランジスタを有する複数のメモリセルを含むマイクロ電子フラッシュメモリデバイスに関し、トランジスタは、少なくとも１つのゲート材料を有する複数のゲート、すなわち、前記チャネルを含む第１の選択ゲートと、前記チャネルを含む複数のコントロールゲートと、各々が行列配置の所与の列のチャネルを含む複数の第２の選択ゲートとから、さらに形成され、多層スタック上に位置する前記ゲートの少なくとも１つまたは複数は、誘電材料の少なくとも第１の層と、少なくとも１つの電荷保存領域と、誘電材料の少なくとも１つの第２の層とを含む。
2011527515.tif 000002
【特許請求の範囲】
【請求項１】
−基板と、
−複数の半導体層を有する前記基板に基づく層の被エッチングスタック（２０２、３０２、４０２）内に形成されるトランジスタを含む複数のメモリセルであって、前記被エッチングスタックは、前記トランジスタのコモンソースの少なくとも１つの第１のブロック（２１０、３１０、４１０）と、前記基板の主平面に平行な複数のビット線（ＢＬ１、．．．、ＢＬｐ）がその上に配置される少なくとも１つの第２のブロック（２１５、３１５、４１５）とを含む、複数のメモリセルと、
−前記第１のブロックと前記第２のブロックとを接続する別個の並列の複数の他のブロック（１２０、２２０、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅ、２２０ｆ）であって、前記別個の他のブロックは、前記基板の前記主平面と直交する方向に、別個で、互いに平行で、かつ前記基板の前記主平面に平行である、いくつかのトランジスタチャネルを含み、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、複数の他のブロックと、
−少なくとも１つのゲート材料によって形成される複数のゲートであって、
−前記チャネルを覆う第１の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、前記行列配置の同じ列の前記チャネルを覆う、複数の第２の選択ゲートとを含む複数のゲートとを含む、フラッシュメモリのマイクロ電子デバイスであって、
層の重畳に基づく前記ゲートの少なくとも１つまたは複数は、誘電材料（２５２、２５４、２５６）の少なくとも１つの第１の層、少なくとも１つの電荷保存領域、および誘電材料の少なくとも１つの第２の層を含む、マイクロ電子デバイス。
【請求項２】
前記スタックは、所与のドーズによってドーピングされた半導体材料に基づく層と、前記ドーピングされていないか、または前記所与のドーズと異なる別のドーズによりドーピングされた半導体材料に基づく層とを交互に配置することによって形成される、請求項１に記載のマイクロ電子デバイス。
【請求項３】
前記スタックは、所与の半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成され、前記チャネルは、前記所与の半導体材料内に形成される、請求項１に記載のマイクロ電子デバイス。
【請求項４】
前記スタック（２０２）は、第１の半導体材料（２０６）に基づく層と、前記第１の半導体材料と異なる第２の半導体材料（２０７）に基づく層とを交互に配置することによって形成され、前記トランジスタチャネルは、前記第１の半導体材料（２０６）内に形成される、請求項１に記載のマイクロ電子デバイス。
【請求項５】
前記電荷保存領域は、ＳｉｘＮｙなどの誘電材料に基づくか、または島状の半導体または導体を含む誘電材料の層である、請求項１から請求項４のいずれか一項に記載のマイクロ電子デバイス。
【請求項６】
ａ）複数の半導体層を含む層の被エッチングスタック（２０２）を基板上に形成するステップと、
ｂ）コモンソース領域が形成されることを目的とする少なくとも１つの第１のブロック（２１０）と、少なくとも１つの第２のブロックと、前記第１のブロックおよび前記第２のブロックを接続する複数の別個の並列ブロック（２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅ、２２０ｆ）とを形成するために前記スタックをエッチングするステップであって、前記別個のブロックは、トランジスタチャネルを形成するように設計されるいくつかのバーをそれぞれ含み、前記バーは、前記基板の主平面と非ゼロの角度を形成する方向に整列する、ステップと、
ｃ）誘電ゲート材料の少なくとも１つの第１の層（２５２）と、少なくとも１つの電荷保存層（２５４）と、誘電ゲート材料の少なくとも１つの第２の層（２５６）とを含む層（２５２、２５４、２５６）の重畳によって形成される領域を形成するステップと、
ｄ）ゲートを形成するステップであって、前記ゲートの少なくともいくつかはそれぞれ前記領域に基づき、
−前記チャネルを覆う第１の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、行列配置の同じ列の前記チャネルを覆う、複数の第２の選択ゲートとを含むゲートを形成するステップとを含む、マイクロ電子フラッシュメモリデバイスの製造プロセスであって、
層の重畳に基づく前記ゲートの少なくとも１つまたは複数は、誘電材料（２５２、２５４、２５６）の少なくとも１つの第１の層と、少なくとも１つの電荷保存領域と、誘電材料の少なくとも１つの第２の層とを含む、マイクロ電子フラッシュメモリデバイスの製造プロセス。
【請求項７】
前記スタック（２０２）は、第１の半導体材料（２０６）に基づく層と、前記第１の半導体材料（２０６）と異なる第２の半導体材料（２０７）に基づく層とを交互に配置することによって形成され、前記チャネルは、前記第１の半導体材料（２０６）内に形成されるかまたは形成されるように設計され、前記プロセスは、ステップｂ）とステップｃ）との間に、
−前記第２の半導体材料（２０７）に基づく層の表面を削減するために、前記第１の半導体材料（２０６）に相対する前記第２の半導体材料（２０７）を選択的にエッチングするステップと、
−前記第２の半導体材料（２０６）に基づく層の周りに絶縁スペーサを形成するステップとを含む、請求項６に記載のマイクロ電子プロセス。
【請求項８】
前記スタックは、所与のドーズによってドーピングされた半導体材料に基づく第１の層と、前記ドーピングされていないかまたは前記所与のドーズ未満の別のドーズによりドーピングされた半導体材料に基づく第２の層とを交互に配置することによって形成され、前記プロセスは、ステップｃ）の後に、前記第１の半導体層および第２の半導体層の一部分が酸化されていない、前記第１のブロックの少なくとも１つの領域を除いて、前記第１の層を前記スタック内で互いに分離させる絶縁材料を形成するために、前記第２の層に相対する前記第１の層の好ましい酸化を行うステップを含む、請求項６に記載のプロセス。
【請求項９】
ステップｂ）の後に、前記第１の半導体材料（２０６）に基づく前記スタックの層の表面ドーピングを行うステップをさらに含む、請求項６または７に記載のマイクロ電子プロセス。
【請求項１０】
前記プロセスは、ステップｂ）の後に
−前記第２のブロックおよび前記他のブロック（２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅ、２２０ｆ）上にマスクを形成し、前記マスクが、前記第１のブロックを露出させるステップと、
−前記第１のブロックの半導体層にドーピングするステップとを行うことによりコモンソースを形成するステップをさらに含む、請求項６から９のいずれか一項に記載のマイクロ電子プロセス。
【請求項１１】
前記スタックは、半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成される、請求項１０に記載のプロセス。
【請求項１２】
前記第１のブロック内にコモンソースを形成するステップを含み、前記コモンソースを形成するステップは、
−前記スタックの前記第１のブロック内に少なくとも１つのホールをマスクを貫通して形成するステップと、
−少なくとも１つの導体または半導体材料によって前記ホールを充填するステップとを含む、請求項１０に記載のマイクロ電子プロセス。
【請求項１３】
前記第１のブロック内にコモンソースを形成するステップを含み、前記コモンソースを形成するステップは、
−前記第２のブロック（２１５）および前記他のブロック上にマスクを形成し、前記マスクが、前記第１のブロックを露出させるステップと、
−前記第１のブロックの半導体層にドーピングするステップとを含む、請求項６から１２のいずれか一項に記載のマイクロ電子プロセス。
【請求項１４】
前記第２のブロック（２１５）の高さで少なくとも１つの階段状外形を形成するステップをさらに含み、前記階段状外形は、複数の段（Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５）を含み、前記段の少なくとも１つまたは複数は、接触領域を形成するために設けられる、請求項６から１３のいずれか一項に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子装置の分野に関し、より具体的にはメモリの分野に関し、その目的は、書換可能３Ｄメモリ、特にＮＡＮＤメモリなどのフラッシュタイプの不揮発性メモリを提供することであり、このメモリは、少なくとも１つの構造によって形成される、３次元に分布するメモリ点すなわちセルを含み、この構造は、半導体ブロックを接続する平行な半導体材料に基づくバーの周りに形成されるいくつかのゲートを含み、層の重畳に基づくゲートは、少なくとも１つの電荷保存領域を含む。
【０００２】
本発明は、さらにそのようなメモリの製造プロセスに関する。
【背景技術】
【０００３】
メモリの密度を増大させるために、絶え間ない努力が行われている。このため、セルを次第により小さいサイズにするための試みがなされている。ゲート長さが３０ｎｍ未満であるメモリ技術において、メモリ性能は、メモリ点の互いの不十分な絶縁および短絡チャネルの影響に起因して制限される。
【０００４】
さらに、３０ナノメートル未満の限界寸法におけるリソグラフィプロセスは、実行が困難である。このリソグラフィプロセスは、生産コストを著しく増大させる可能性がある。
【０００５】
集積密度を改善するために、メモリ点が３次元に分布する３Ｄメモリが、最近登場した。そのようなメモリは、たとえば、いくつかのチップの堆積によって形成することができる。コスト利益およびそのようなデバイスの実行の利点は、メモリの形成が技術ステップの数の減少をもたらさないという点では、低いかまたはゼロである。
【０００６】
いくつかの高さのメモリを同じ基板上に堆積させることも可能である。この場合に、熱アニールを続けることよって再結晶したポリシリコンまたはアモルファスシリコンに基づくことができる付加的な半導体層が、既に形成されたメモリ高さ上に配置される。したがって、この付加的な半導体層上に別のメモリ高さが形成される。
【０００７】
Ｓ．−Ｍ．Ｊｕｎｇ他、による文書「Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌｌｙ  Ｓｔａｃｋｅｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｓｔａｃｋｉｎｇ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｓｉ  Ｌａｙｅｒｓ  ｏｎ  ＩＬＤ  ａｎｄ  ＴＡＮＯＳ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｂｅｙｏｎｄ  ３０ｎｍ  Ｎｏｄｅ」、ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．、３７〜４０頁、２００６年は、２つの高さＮ１およびＮ２上に形成されたトランジスタを含むフラッシュＮＡＮＤメモリを提供し、各高さは、トランジスタのチャネルが形成される活性半導体層１、２によって形成される。活性層１および２は、絶縁層３によって互いに分離されている。
【０００８】
第１の活性層１上に形成された１つまたは複数のトランジスタと、第２の活性層２上に形成された１つまたは複数のトランジスタとを相互接続するために、絶縁層３を貫通する接触部４、５を設けることができる（図１）。
【０００９】
そのようなデバイスは、チップのサイズを実際に２倍にすることなく、２倍のメモリ密度をもたらす。
【００１０】
しかし、第２の活性半導体層２の製造プロセスのために、第２の高さＮ２のトランジスタのチャネルは、第１の高さＮ１のトランジスタのチャネルよりも結晶品質が劣る可能性がある。さらに、そのようなデバイスの製造プロセスは、多くのフォトリソグラフィステップを必要とするという点では高コストである。
【００１１】
Ｈ．Ｔａｎａｋａ他、による文書「Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｐｕｎｃｈ  ａｎｄ  Ｐｌｕｇ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」、ＶＬＳＩ  Ｔｅｃｈ  Ｄｉｇ、１４〜１５頁、２００７およびＹ．Ｆｕｋｕｚｕｍｉ他、による文書「Ｏｐｔｉｍａｌ  Ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｖｅｒｔｉｃａｌ  Ａｒｒａｙ  Ｄｅｖｉｃｅｓ  ｆｏｒ  Ｕｌｔｒａ−Ｈｉｇｈ  Ｄｅｎｓｉｔｙ，  Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」、ＩＥＤＭ  ２００７  Ｔｅｃｈ  Ｄｉｇ、４４９〜４５２頁は、基板に対して直交する垂直チャネルを含むメモリデバイスを提供する。
【００１２】
このデバイスの形成は、図１と併せて上述したデバイスに比べて、限定された数のフォトリソグラフィステップを必要とする。このデバイスは、ビット線およびワード線の３次元行列配置によって高集積密度ももたらす。
【００１３】
このデバイス（図２）において、トランジスタのチャネルは、特にアモルファスまたは多結晶シリコンを堆積させることによって、基板１０に垂直となり、単結晶半導体材料から成るチャネルを備えるデバイスと比べてセルメモリの電気的性能が低下する。
【００１４】
そのようなデバイスの製造プロセスは、堆積することによって形成する必要があるが、これにより誘電ゲートトンネルの品質は熱酸化によって得られた誘電ゲートトンネルの品質よりも落ちることになる。さらに、コモンソースとそのようなデバイスのチャネルとの間で良質の電気的接触をさせるために、先に堆積した誘電ゲートトンネルを劣化させる可能性がある付加的な技術的ステップを行う必要がある。
【００１５】
米国特許出願第２００８／００７  ６３５  Ａ１号は、先行技術による３Ｄメモリ、具体的には二重ゲートトランジスタを含むフラッシュＮＡＮＤメモリデバイスを開示する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】米国特許出願第２００８／００７  ６３５号明細書
【非特許文献】
【００１７】
【非特許文献１】Ｓ．−Ｍ．Ｊｕｎｇ他、「Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌｌｙ  Ｓｔａｃｋｅｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｓｔａｃｋｉｎｇ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｓｉ  Ｌａｙｅｒｓ  ｏｎ  ＩＬＤ  ａｎｄ  ＴＡＮＯＳ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｂｅｙｏｎｄ  ３０ｎｍ  Ｎｏｄｅ」、ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．、２００６年、３７〜４０頁
【非特許文献２】Ｈ．Ｔａｎａｋａ他、「Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｐｕｎｃｈ  ａｎｄ  Ｐｌｕｇ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」、ＶＬＳＩ  Ｔｅｃｈ  Ｄｉｇ、２００７年、１４〜１５頁
【非特許文献３】Ｙ．Ｆｕｋｕｚｕｍｉ他、「Ｏｐｔｉｍａｌ  Ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｖｅｒｔｉｃａｌ  Ａｒｒａｙ  Ｄｅｖｉｃｅｓ  ｆｏｒ  Ｕｌｔｒａ−Ｈｉｇｈ  Ｄｅｎｓｉｔｙ，  Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」、ＩＥＤＭ  ２００７年  Ｔｅｃｈ  Ｄｉｇ、４４９〜４５２頁
【非特許文献４】「ｄｉｒｅｃｔ  ｗａｆｅｒ  ｂｏｎｄｉｎｇ  ａｎｄ  ｔｈｉｎｎｉｎｇ  ｄｏｗｎ  ａ  ｇｅｎｅｒｉｃ  ｔｅｃｈｎｏｌｏｇｙ  ｔｏ  ｐｅｒｆｏｒｍ  ｎｅｗ  ｓｔｒｕｃｔｕｒｅｓ」、ｃｏｎｆｅｒｅｎｃｅ  ＥＣＳ  ２００５年
【発明の概要】
【発明が解決しようとする課題】
【００１８】
基板に平行な方向の基板上の容積の問題をさらに低減させると同時に、垂直方向の集積および電気的性能が改善される、新規の３Ｄメモリ構造を獲得する課題が生じる。
【課題を解決するための手段】
【００１９】
特に上述の目的に応えて、本発明は第１に、
−基板と、
−複数の半導体層を含む前記基板に基づく層のスタック内に形成されるトランジスタを含む複数のメモリセルであって、前記スタックは、前記トランジスタのコモンソース領域の少なくとも１つの第１のブロックと、基板の主平面に平行な複数のビット線がその上にまたはそこから形成される少なくとも１つの第２のブロックとを含む、メモリセルと、
−互いに平行で、かつ基板の主平面に平行な、第１のブロックと第２のブロックとを接続する複数の他のブロックであって、前記他のブロックは、トランジスタのいくつかの別個のチャネルを含み、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、他のブロックと、
−少なくとも１つのゲート材料から形成される複数のゲートとを含む、マイクロ電子フラッシュメモリデバイスであって、
層の重畳に基づく前記ゲートの少なくとも１つまたは複数は、誘電材料の少なくとも１つの第１の層、少なくとも１つの電荷保存領域、および誘電材料の少なくとも１つの第２の層を含む、マイクロ電子フラッシュメモリデバイスを提供する。
【００２０】
前記ゲートは、
−全ての前記チャネルを覆う第１の選択ゲートと、
−全ての前記チャネルを覆う複数のコントロールゲートと、
−各々が、複数のバーのうち、行列配置のチャネルの同じ垂直列のチャネルのみを覆う、複数の第２の選択ゲートとを含むことができる。
【００２１】
第１の可能な実施形態によると、前記スタックは、第１の半導体材料に基づく層と、第１の半導体材料と異なる第２の半導体材料に基づく層とを交互に配置することによって形成することができ、前記トランジスタチャネルは、前記第１の半導体材料内に形成される。
【００２２】
第１の半導体材料および第２の半導体材料は、単結晶材料とすることができる。
【００２３】
可能な実施形態によると、誘電材料の第１の層は、前記半導体層の酸化によって形成することができる。
【００２４】
これは、堆積酸化物に比べて、誘電ゲートトンネルの良好な品質、ならびにチャネルと誘電トンネルとの間の良好な界面品質を保証する。
【００２５】
誘電材料の第１の層は、トランジスタのチャネルが形成された後に形成することができ、これにより、この誘電体を劣化させるおそれがある化学処理に、この誘電体をさらすことを回避することができる。
【００２６】
デバイスの第２の可能な実施形態によると、前記スタックは、所与の半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成することができ、前記チャネルは、前記所与の半導体材料内に形成される。
【００２７】
第３の可能性によると、有利には、前記スタックは、所与のドーズによる半導体材料に基づく層と、前記ドーピングされていないかまたは前記所与のドーズと異なる別のドーズによりドーピングされた半導体材料に基づく層とを交互に配置することによって形成することができる。
【００２８】
この場合に、半導体材料は、Ｓｉとすることができる。
【００２９】
垂直方向、すなわち基板と直交する方向において、そのようなスタックは、ＳｉおよびＳｉＧｅのスタックなどの様々な半導体材料を含むスタックよりも多い数のチャネルを使用する。
【００３０】
ＳｉおよびＳｉＧｅのスタックの層の数は、ＳｉおよびＳｉＧｅの層間の機械的制約のために限定される。
【００３１】
電荷保存領域は、ＳｉｘＮｙなどの誘電材料、または同様の電荷捕捉特性を有する別の誘電材料に基づくことができる。
【００３２】
可能な実施形態によると、電荷保存領域は、半導体、または誘電体材料の層内に封入される島状金属から形成することもできる。
【００３３】
そのような島は、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｐｔ、Ｗ、Ｃｏ、Ｎｉ、Ａｕなどに基づくことができ、ＳｉｘＯｙまたはＳｉｘＮｙに基づく誘電層内などに封入することができる。
【００３４】
電荷保存領域は、たとえば１ｎｍから１５ｎｍの間の厚さを有することができる。
【００３５】
第２のブロックは、ビット線の接触領域をそれぞれ形成する複数のステップを含む階段状外形を含むことができる。
【００３６】
本発明はさらに、
ａ）複数の半導体層を含む層のスタックを基板上に形成するステップと、
ｂ）コモンソース領域が形成される少なくとも１つの第１のブロックと、少なくとも１つの第２のブロックと、第１のブロックおよび第２のブロックを接続する複数の別個の並列ブロックとを形成するためにスタックをエッチングするステップであって、前記別個のブロックは、トランジスタチャネルを形成することを目的とするいくつかのバーをそれぞれ含み、これらのバーは、互いに平行で、かつ基板の主平面に平行であり、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、ステップと、
ｃ）誘電ゲート材料の少なくとも１つの第１の層と、少なくとも１つの電荷保存領域と、誘電ゲート材料の少なくとも１つの第２の層とを含む層の重畳により形成される領域を形成するステップと、
ｄ）ゲートを形成するステップであって、前記ゲートの少なくともいくつかは、それぞれ前記領域に基づいているステップとを含む、マイクロ電子フラッシュメモリデバイスの製造プロセスに関する。
【００３７】
ゲートは、
−前記チャネルを覆う第１の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、複数のバーのうち、行列配置のチャネルの同じ列のチャネルのみを覆う、複数の第２の選択ゲートとを含むことができる。
【００３８】
第１の可能性によると、前記スタックは、第１の半導体材料に基づく層と、第１の半導体材料と異なる第２の半導体材料に基づく層とを交互に配置することによって形成することができ、チャネルは、第１の半導体材料内に形成されるかまたは形成されるように設計される。
【００３９】
第１の可能性によると、プロセスは、ステップｂ）とステップｃ）との間に
−第２の半導体材料に基づく層の表面を削減するために、第１の半導体材料に相対する第２の半導体材料を選択的にエッチングするステップと、
−第２の半導体材料に基づく層の周りに絶縁スペーサを形成するステップとを含むことができる。
【００４０】
チャネルが形成される層の突出部は、スタックの他の層に対して、選択的エッチングステップによって形成することができる。
【００４１】
マイクロ電子プロセスは、ステップｄ）の後に、第１の半導体材料に基づくスタックの層を表面ドーピングするステップを含むこともできる。
【００４２】
第２の可能性によると、スタックは、所与のドーズによってドーピングされた半導体材料に基づく第１の層と、前記ドーピングされていないかまたは前記所与のドーズ未満の別のドーズによりドーピングされた半導体材料に基づく第２の層とを交互に配置することによって形成することができる。
【００４３】
そのようなスタックは、垂直方向、すなわち基板と直交する方向に、十分な数のチャネル、具体的には異なる半導体材料のスタックを備えるものよりも十分な数のチャネルを含むことができる。
【００４４】
この場合に、マイクロ電子プロセスは、ステップｂ）の後に、第１の半導体層および第２の半導体層の一部分が酸化されていない、第１のブロックの少なくとも１つの領域を除いて、前記第２の層をスタック内で互いに分離させる絶縁材料を形成するために、前記第２の層に相対する前記第１の層の好ましい酸化を行うステップを含むことができる。
【００４５】
コモンソース領域は、第１のブロック内に形成することができる。
【００４６】
このため、基板平面に平行な方向のソース領域の寸法は、選択的にエッチングされた半導体材料除去の最大長さの２倍を超えるように提供することができる。
【００４７】
プロセスは、ステップｂ）の後に、
−第２のブロックおよび前記他のブロック上にマスクを形成し、前記マスクが、前記第１のブロックを露出させるステップと、
−前記第１のブロックの半導体層にドーピングするステップとによってコモンソースを形成するステップを含むこともできる。
【００４８】
プロセスの第３の可能な実施形態によると、スタックは、半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成することができる。
【００４９】
プロセスは、前記第１のブロック内にコモンソースを形成するステップを含むことができ、このコモンソースを形成するステップは、
−スタックの前記第１のブロック内に少なくとも１つのホールをマスクを貫通して形成するステップと、
−少なくとも１つの導体または半導体材料によって前記ホールを充填するステップとを含む。
【００５０】
プロセスは、前記第１のブロック内にコモンソースを形成するステップを含むことができ、このコモンソースを形成するステップは、
−第２のブロックおよび前記他のブロック上にマスクを形成し、前記マスクが、前記第１のブロックを露出させるステップと、
−前記第１のブロックの半導体層にドーピングするステップとを含む。
【００５１】
プロセスは、第２のブロックの高さで少なくとも１つの階段状外形を形成するステップを含むこともでき、前記階段状外形は、複数のステップを含み、前記ステップの少なくとも１つまたは複数は、ビット線の接触領域を形成するために設けられる。
【００５２】
本発明は、添付の図を参照して、与えられた実施形態の説明から、より良く理解されるが、これは、例示のためだけであり、限定するものではない。
【図面の簡単な説明】
【００５３】
【図１】先行技術による、フラッシュＮＡＮＤメモリデバイスの第１の例を示す図である。
【図２】先行技術による、チャネルが基板と直交するトランジスタを含む、３Ｄ  ＮＡＮＤフラッシュメモリデバイスの第２の例を示す図である。
【図３】本発明による、３次元ＮＡＮＤフラッシュメモリ構造の例を示す図である。
【図４Ａ】本発明による、半導体層のスタック内に形成された３次元フラッシュＮＡＮＤメモリデバイスの例を示す図である。
【図４Ｂ】本発明による、半導体層のスタック内に形成された３次元フラッシュＮＡＮＤメモリデバイスの例を示す図である。
【図５】半導体層と絶縁層との交互配置を含む層のスタック内に形成された３次元ＮＡＮＤフラッシュメモリデバイスの別の例を示す図である。
【図６Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図６Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図６Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図６Ｄ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｄ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｅ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｆ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｇ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｈ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｉ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｊ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｋ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｌ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｍ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｎ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図７Ｏ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図８Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図８Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図８Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図８Ｄ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図８Ｅ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第１の例を示す図である。
【図９Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１０Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１０Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１０Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１０Ｄ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１１Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１１Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１１Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第２の例を示す図である。
【図１２Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第３の例を示す図である。
【図１２Ｂ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第３の例を示す図である。
【図１２Ｃ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第３の例を示す図である。
【図１３Ａ】本発明による、３次元マイクロ電子フラッシュＮＡＮＤメモリデバイスの製造プロセスの第３の例を示す図である。
【図１４】その各チャネルが２つの独立したコントロールゲートによって制御される、３次元ＮＡＮＤフラッシュメモリデバイスの別の例を示す図である。
【図１５】本発明による、３次元ＮＡＮＤフラッシュメモリデバイスの等価な電気図の例を示す図である。
【発明を実施するための形態】
【００５４】
ある図から他の図へ移行することを容易にするために、様々な図の同一、同様または均等な要素には、同じ参照番号を付す。
【００５５】
図をより見やすくするために、図に示す異なる要素は、均一のスケールで示されるとは限らない。
【００５６】
ここで、３次元メモリのマイクロ電子デバイスの例を図３と併せて説明する。
【００５７】
このメモリは、ｍ＊ｎ＊ｐのメモリ点すなわちメモリセルを含み、フラッシュタイプ、すなわち、動的メモリの特性を有するが電源を切ったときにデータが消えない、書換可能半導体メモリとすることができる。
【００５８】
故に、フラッシュメモリは、メモリセル内に１ビットまたは数ビットのデータを保存し、これらのデータは、メモリの電力供給が中止されたとき、メモリ内に保存される。
【００５９】
このメモリは、ＮＡＮＤタイプのフラッシュメモリの構造と同様の構造を有することができる。
【００６０】
ＮＡＮＤタイプのフラッシュメモリは、ブロック単位でアクセス可能であり、相互接続をほとんど必要としない範囲内で単位面積当たりのメモリ点の極めて大きい密度を提供する。
【００６１】
このデバイスは、第１に、ＳＯＩ（「シリコンオンインシュレータ」を表すＳＯＩ）タイプなどの絶縁体上半導体タイプとすることができ、または、固体半導体基板（「バルク」）とすることができる、基板１００を含む。
【００６２】
基板１００は、いくつかのトランジスタを有するコモンソースを形成する第１の半導体ブロック１１０に対する基板として機能する。
【００６３】
基板の主平面（基板の主平面は、図３に基板１００を通過する平面として定義されており、直交指標
【００６４】
【数１】
2011527515.tif 000003
【００６５】
の平面
【００６６】
【数２】
2011527515.tif 000004
【００６７】
に平行である）に平行な半導体バー１２０は、ビット線と呼ばれる導電線に接続される接触領域にそれらの長さ方向においてコモンソース１１０のブロックの各々を接続する。
【００６８】
これらの半導体バー１２０は、前記トランジスタのチャネルを形成するために設計される。前記トランジスタのチャネルを形成するために設計された半導体バー１２０は、他のバー（図３には示さず）によって互いに分離することができ、これら他のバーは、絶縁さ体であるか、または別個の異なる半導体材料に基づいているか、またはわずかにドーピングされているかもしくはドーピングされていない同じ材料に基づいている。
【００６９】
半導体バー１２０は、ｐ個（ｐ≧１である）の互いに平行なバーの垂直列およびｍ個（ｍ≧１である）の互いに平行なバーの水平列を含む行列によって配置することができる。
【００７０】
用語「垂直」は、基板の主平面と直交する方向、またはほぼ直交する方向を意味する一方で、「水平」は、基板の主平面に平行な方向、またはほぼ平行な方向を意味する。
【００７１】
バー１２０の長さＬｂは、Ｌｂ＝（ｎ＋３）×ｄｇ＋（ｎ＋２）×Ｌｇとなるように提供することができ、ｎはコントロールゲートの数、ｄｇは２つの隣接するゲート間の間隔、Ｌｇはゲートの長さ（直交指標
【００７２】
【数３】
2011527515.tif 000005
【００７３】
のベクトル
【００７４】
【数４】
2011527515.tif 000006
【００７５】
に平行な方向に定義される）である。間隔ｄｇおよび長さＬｇは、たとえば５ナノメートルから５００ナノメートルの間にあり、または、たとえば５０ナノメートル程度とすることができる。
【００７６】
これらのバーは、たとえば５ナノメートルから５００ナノメートルの間の、たとえば１００ナノメートル程度の距離ｄｂで、離間することができる。
【００７７】
行列の同じ水平列のバー１２０は、同じビット線に接続することができる。
【００７８】
この例において、デバイスは、ｐ個の導電ビット線１３０１、．．．、１３０ｐを含む。
【００７９】
デバイスは、この例では全てのバー１２０を覆い、バー１２０の導電性を制御するブロックの形態の第１の選択ゲート１４０も含む。
【００８０】
デバイスは、構造のバー１２０の各々を覆うゲート材料のブロックの形態の複数個ｎのコントロールゲート１５０１、．．．、１５０ｎをそれぞれ含むこともできる。
【００８１】
コントロールゲートの各々の高さにおいて、誘電ゲート層（この図には示さず）は、バー１２０と接触する。負荷保存部などの電荷保存領域（この図には示さず）が、さらに設けられ、誘電ゲート層上に位置する。別の誘電層が、ゲート材料と前記電荷保存領域との間に設けられる。
【００８２】
デバイスは、複数の第２の選択ゲートを含む。
【００８３】
この例において、デバイスは、バーの行列の同じ垂直列のバー１２０の各々を覆うブロックの形態のｍ個の第２の選択ゲート１６０１、．．．、１６０ｍをそれぞれ含む。
【００８４】
ゲート１４０、１５０１、．．．、１５０ｎ、１６０１、．．．、１６０ｍの材料は、たとえばポリシリコンなどの半導体、または、たとえばＴｉＮ、Ｗ、ポリシリコンシリサイド、ＴａＮ、Ｐｔ、ＰｔＳｉなどの金属、もしくはこれらの材料の組合せとすることができる。
【００８５】
図４Ａおよび４Ｂは、ｎ個のコントロールゲート２５０１、．．．、２５０ｎ（単一のコントロールゲート２５０ｎをこれらの図中に示す）およびｐ個（この例ではｐ＝３である）のビット線２３０１、２３０２、２３０３を含むことが示されるデバイスと同様のマイクロ電子フラッシュメモリデバイスの例を示す。
【００８６】
図４Ａが、デバイスの平面図を示す一方で、図４Ｂは、このデバイスの横断面を示す。
【００８７】
デバイスは、被エッチング層のスタックから成る。
【００８８】
この例において、層を形成する基礎となる半導体材料の点で異なる半導体層を交互に配置することによって、スタックを形成することができる。
【００８９】
このスタックは、半導体材料、たとえば、Ｓｉなどの第１の半導体材料と、ＳｉＧｅなどの第２の半導体材料とを交互に配置することによって形成することができる。
【００９０】
一変形形態によると、このスタックは、半導体材料、たとえば、ドーピングされるかまたは強力にドーピングされた、たとえばリン原子をドーピングされた、Ｓｉなどの第１の半導体材料と、ドーピングされていないかまたはより弱いドーズによりドーピングされた、同じ半導体材料とを交互に配置することによって形成することができる。
【００９１】
このスタックは、この例では、Ｎ＋ドーピングなどの強力にドーピングされた半導体ブロックである、コモンソースのブロック２１０を含む。接触領域２１１は、コモンソースのブロック２１０上に設けることができる。
【００９２】
半導体材料のスタック２０２内に形成される各バー２２０は、コモンソースのブロック２１０を、ビット線との接触用に設けられるスタックの第２のブロック２１５の領域に接続する。バー２２０は、トランジスタチャネルを形成するために設けられる。この例において、これらのチャネルは、部分的に空乏層がある。一般に「本体」として知られる接触部２０１は、基板１００の近傍に設けることができる。接触部２０１本体は、従来と同様に、基板の前面上に封入物として形成することができる。そのような接触部２０１は、平面メモリ（ｐｌａｎｅ  ｍｅｍｏｒｙ）全体を消去することができる。
【００９３】
この例において、バーには、バーの空乏層深さの２倍よりも大きい幅Ｗを提供することができる。たとえば、１０１８ｃｍ−３程度などのホウ素原子のドーピングによって、Ｐ型にドーピングされたＳｉに基づくバーの場合に、８０ナノメートル程度などの、２×２５ナノメートルよりも大きいバー幅を提供することができる。
【００９４】
コントロールゲート２５０１、．．．、２５０ｎは、絶縁層２５６、電子保存層２５４、およびゲート誘電層２５２から形成される３層スタック上に位置する。
【００９５】
ゲート誘電層２５２、およびゲート材料と接触する絶縁層２５６は、たとえばＳｉＯ２に基づくことができる。電子保存領域２５４は、たとえば、ＳｉｘＮｙ、または負荷捕捉特性も有する他の同様の誘電材料に基づくことができる。電荷保存層２５４は、半導体、または、ＳｉｘＯｙもしくはＳｉｘＮｙの材料内、誘電体材料内に封入される島状のＳｉ、Ｇｅ、ＳｉＧｅ、Ｐｔ、Ｗ、Ｃｏ、Ｎｉ、Ａｕなどの島状金属によって形成することもできる。
【００９６】
電子保存層２５４は、たとえば１ナノメートルから１５ナノメートルの間、またはたとえば５ナノメートル程度の厚さを有することができる。
【００９７】
この例において、デバイスは、ｍ個の第２の選択ゲート２６０１、．．．、２６０ｍ（ゲート２６０３を図４Ｂの断面図に示す）を含む。
【００９８】
このスタックは、ビット線２３０１、２３０２、．．．、２３０ｐと共に、たとえばドーピングされた半導体材料に基づく接触領域２３１用に設けられた段を有する階段状の外形を含む被エッチングブロック２１５を含む。これらの接触領域２３１は、半導体バー２２０の端部に配置される。絶縁スペーサ２６２は、半導体バー２２０を互いに絶縁するために、かつビット線２３０１、２３０２、．．．、２３０ｐを互いに絶縁するために設けられる。
【００９９】
図５は、上述したデバイスの変形形態を示す。行列状に配置された半導体バーは、今度は、たとえばＳｉＯ２などの誘電材料３２３によって互いに分離され、かつ絶縁している。
【０１００】
したがって、コモンソース３１０のブロックは、半導体材料に基づいており、たとえばＳｉに基づくドーピングされていない半導体層と、たとえばリンでドーピングされたＳｉに基づくドーピングされた半導体層とを交互に配置することによって形成することができる。
【０１０１】
可能性では、そのようなデバイスには、完全な空乏チャネルをもたらすことができる。この場合に、メモリは、ワード線ごとに消去することができる。ワード線は、同じコントロールゲートを共有する全てのメモリ点に対応する。
【０１０２】
一変形形態（図示せず）によると、コモンソース３１０のブロックは、層のスタックに挿入される導体または半導体領域によって形成することができる。
【０１０３】
ここで、図４Ａ〜４Ｂと併せて上述したタイプの本発明によるマイクロ電子デバイスの製造プロセスの例を提供する。
【０１０４】
この例において、ｐ＝４などのｐ個のビット線、およびｎ＝６の垂直列を含むデバイスを提供する。本発明によるメモリは、そのようないくつかのビット線にも、そのようないくつかの垂直列にも限定されない。
【０１０５】
このプロセスの第１のステップは、たとえばＰ型のシリコンに基づく固体基板とすることができる、基板２００上に薄い半導体層のスタック２０２を形成するステップから成る。
【０１０６】
スタック２０２は、たとえば基板２００からいくつかの連続的なエピタキシによって形成することができる半導体層２０４１、．．．、２０４８によって形成される。
【０１０７】
スタック２０２は、たとえば任意選択的にホウ素などでドーピングされたＳｉなどの半導体とすることができる第１の半導体材料２０６に基づく層２０４２、２０４４、．．．、２０４８を含む半導体層と、第１の半導体材料２０６と異なる第２の半導体材料２０７に基づく２０４１、２０４３、．．．、２０４７で示された層とを交互に配置することによって形成することができる。
【０１０８】
第２の半導体材料２０７は、第１の半導体材料２０６に相対して選択的にエッチングすることができる材料とすることができる。第２の半導体材料２０７は、任意選択的にホウ素でドーピングされた、たとえばＳｉＧｅとすることができる。
【０１０９】
一実施形態のこの例において、第１の半導体材料２０６および第２の半導体材料２０７は、エピタキシ中にそのままドーピングすることができる。半導体材料２０６および２０７は、同じタイプのドーピングによってドーピングされる。一変形形態によると、半導体材料２０６および２０７は、Ｎにドーピングすることができる。
【０１１０】
第１の材料２０６に基づく層２０４２、．．．、２０４８は、たとえば５ナノメートルから３００ナノメートルの間の厚さｅ１を有することができる。
【０１１１】
したがって、第２の材料２０７に基づく層２０４１、．．．、２０４７は、たとえば５ナノメートルから３００ナノメートルの間の厚さｅ２を有することができる。
【０１１２】
スタック２０２が形成されると、たとえばプラズマエッチングなどのエッチングからスタック２０２を保護するために設計された、ＳｉｘＮｙなどに基づく保護層２０９が堆積される。次に、ポリイミドなどに基づく感光性樹脂層が、保護層２０９上に堆積され（図示せず）、複数のパターンを含む樹脂マスクが、フォトリソグラフィなどによって樹脂層内に画定される。次に、樹脂マスクによって保護された保護層２０９の異方性エッチングが実行される。
【０１１３】
次に、スタック２０２内の保護層２０９のパターンを再現するために、保護層２０９の下に配置される層２０４１、．．．、２０４８の第１のエッチングステップが行われる。このエッチングは、異方性タイプであり、たとえばＣＦ４、ＨＢｒ、Ｏ２に基づくプラズマによって行うことができる。
【０１１４】
図６Ａには、エッチングされた後のスタック２０２が平面図で示される。
【０１１５】
この被エッチングスタック２０２は、いくつかのトランジスタを含むコモンソース領域を形成することを目的とする、第１のブロック２１０と、ドレイン領域およびこれらのドレイン領域上の接触領域が形成される、第２のブロック２１５と、第１のブロック２１０および第２のブロック２１５を接続する長尺形状で様々な複数のブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅ、２２０ｆとを含む。
【０１１６】
図７Ａおよび８Ａにおいて、同じスタック２０２が、それぞれ、第１の横断面図Ａ’Ａおよび第２の横断面図Ｂ’Ｂによって示される（切断線Ａ’ＡおよびＢ’Ｂは両方とも図６Ａに示される）。
【０１１７】
次に、階段状の外形が、スタック２０２の第２のブロック２１５内に形成され、したがって、第２のブロック２１５内に段を形成し、半導体層２０４８、２０４６、２０４４、２０４２と以後に接触する場所を形成する。
【０１１８】
このため、樹脂マスク２４０が最初に形成され、第２のブロック２１５上に配置された保護層２０９の一部分を露出させる。
【０１１９】
次に、第２のブロック２１５上に配置された保護層２０９の一部分は、半導体層のスタック２０２の上部層２０４８の一部分を第２のブロック２１５の高さで露出させるように、除去される（図７Ｂ）。
【０１２０】
次に、スタック２０２の２つの上部層２０４８、２０４７の一部分は、第２のブロック２１５の端部で引込められる。このようにして、階段状の外形の第１のステップが形成される。
【０１２１】
このため、スタック２０２の上部層２０４８の露出部分、および上部層２０４８の前記部分の下に配置されたスタック２０２の層の一部分は、たとえば異方性プラズマエッチングによってエッチングされる。
【０１２２】
この除去が完了すると、スタックの層２０４６の一部分が露出し、半導体層２０４６に接触場所を形成する（図７Ｃ）。
【０１２３】
次に、絶縁層２４５が、スタック上に堆積する（図７Ｄ）。
【０１２４】
次に、この絶縁層２４５が、エッチングされ、スタックの半導体層２０４８および２０４７をマスキングするための保護層２０９を設けられた、この絶縁層から生じる第１の絶縁ブロック２４５ａを維持し、これらの半導体層２０４８および２０４７を後のエッチングから保護するようにする（図７Ｅ）。
【０１２５】
スタックの次の２つの層２０４６および２０４５の露出部分が除去され、第２のブロック２１５の一方の端部に配置される。このようにして、階段状の外形の第２のステップが形成される（図７Ｆ）。
【０１２６】
次に、別の絶縁層が堆積され、その後に、この別の絶縁層がエッチングされ、絶縁ブロック２４５ａの上に、半導体層２０４８、２０４７、２０４６、および２０４５を保護層２０９と共にマスキングすることを目的とする、別の絶縁ブロック２４７ｂを形成するようにする（図７Ｇ）。
【０１２７】
次に、スタック２０２の層２０４４、２０４３の一部分は、第２のブロック２１５の端部で除去される。このようにして、階段状外形Ｅ１、Ｅ２、Ｅ３、Ｅ４の第３および第４のステップ（図７Ｈ）が形成される。
【０１２８】
いま説明したステップは、必要に応じて、数回繰り返され、２ｐ個の半導体層を含むスタックからｐ個のステップを含む階段状外形を形成する。
【０１２９】
次に、絶縁ブロック２４７ｂおよび保護層２０９は、Ｈ３ＰＯ４などに基づく選択的異方性エッチングによって除去され、ステップＥ１、Ｅ２、Ｅ３、Ｅ４を露出させる（図７Ｉ）。
【０１３０】
第２のブロック２１５内に形成された階段状外形Ｅ１、Ｅ２、Ｅ３、Ｅ４の一実施形態の別の例によると、それらの段は、樹脂マスクの連続的な削除（「トリミング」）によって行うことができる。
【０１３１】
図７Ｉに示す例において、堆積バーの４つの高さを含む４つの段を有する階段状外形が、達成された。このようにして、接触場所が形成された（図７Ｉ）。
【０１３２】
それでもなお、スタック２０２内に設けられたいくつかの半導体層によって、より大きい数のステップを有する階段状外形を形成することが可能である。
【０１３３】
次に、絶縁スペーサが、第２の半導体材料２０７に基づく、スタック２０２の層の周りに形成される。
【０１３４】
このため、スタック２０２から、たとえばＳｉＧｅなどの第２の半導体材料２０７に基づく層２０４１、２０４３、．．．、２０４７を部分的に除去するために、スタック２０２の等方的および選択的エッチングが実行される。エッチングは、Ｓｉなどの第１の半導体材料２０６に相対する第２の半導体材料２０７の選択的な等方性エッチングとすることができる。そのようなエッチングは、第２の半導体材料２０７がＳｉＧｅである場合に、たとえば、ＣＦ４などのフッ化物に基づくプラズマによって行うことができる（図７Ｊ）。
【０１３５】
エッチングは、層２０４１、．．．、２０４７の脇すなわち側面の高さにおいてスタック２０２の一方の側上で、第２の半導体材料２０７に基づく層２０４１、．．．、２０４７の一部分の除去を行う。選択的エッチングステップは、好ましくは、第２の半導体材料２０７に基づく層２０４１、．．．、２０４７に影響を及ぼし、他の層を損傷しない。
【０１３６】
スタックの断面図を示す図７Ｊに示すように、第２の半導体材料２０７に基づく被エッチング層２０４１、２０４３、．．．、２０４７は、第１の半導体材料２０６に基づく他の層２０４２、２０４４、．．．、２０４８の長さよりも短く延在する。
【０１３７】
エッチングの結果、スタック２０２は、その脇上、またはその側面の各々上に溝付き外形を含む。
【０１３８】
次に、スタック２０２の選択的エッチングによって除去された層２０４１、．．．、２０４７の一部分を少なくとも部分的に埋め戻すように、絶縁領域すなわち絶縁スペーサ２６２が、その脇すなわち側面上に形成される。
【０１３９】
これらの絶縁スペーサ２６２は、ＳｉＯ２などに基づく第１の絶縁層２５３、次にＳｉｘＮｙなどに基づく第２の絶縁層２５５を第１に堆積させ、次に第１に堆積した絶縁層２５３、２５５の第２の部分的等方性エッチングによって形成することができる。この部分的エッチングは、好ましくは、第２の半導体材料２０７に基づく層２０４１、．．．、２０４７の除去された部分の周りのみに絶縁層２５３および２５５を維持するように行われる。絶縁層２５３、２５５の残存厚さは、スタックの一方の側でスタックの脇すなわち側面上に絶縁スペーサ２６２を形成する（図７Ｋおよび８Ｂ。同じスタック２０２が、これらの図において、それぞれ縦断面図Ａ’Ａおよび横断面図Ｂ’Ｂによって示される。）。
【０１４０】
次に、スタック２０２は、３層ＯＮＯ（酸化物窒化物酸化物を表すＯＮＯ）などの３層２５２、２５４、２５６に覆われる。この３層は、ＳｉＯ２などに基づく誘電ゲート層２５２によって、次に負荷の捕捉に好都合な厚さおよび材料により提供されるいわゆる負荷保存の層２５４によって形成される。この保存層２５４は、たとえばＳｉｘＮｙまたは同様の負荷捕捉特性を有する別の誘電材料に基づくことができる。
【０１４１】
電荷保存領域は、半導体、または、ＳｉｘＯｙもしくはＳｉｘＮｙなどに基づく層内、誘電体材料内に封入されるＳｉ、Ｇｅ、ＳｉＧｅ、Ｐｔ、Ｗ、Ｃｏ、Ｎｉ、Ａｕなどの島状金属によって形成することもできる。次に、別の絶縁層２５６が層２５４上に堆積される。絶縁層２５６は、たとえばＳｉＯ２に基づくことができる。
【０１４２】
次に、たとえばポリシリコンなどの半導体、または、たとえばＴｉＮ、Ｗ、ポリシリコンシリサイド、ＴａＮ、Ｐｔ、ＰｔＳｉなどの金属、もしくはこれらの材料の組合せとすることができるゲート材料２５８が堆積される。
【０１４３】
次に、化学機械平坦化（ＣＭＰ）を完了することができる。
【０１４４】
次に、ゲートパターンが、フォトリソグラフィにより、次にゲート材料２５８および絶縁層２５２、２５４、２５６のエッチングにより形成される（図６Ｂ、７Ｌ、および８Ｃ。同じスタックが、これらの図においてそれぞれ、平面図、断面図Ａ’Ａ、および横断面図Ｂ’Ｂによって示される）。
【０１４５】
いくつかのコントロールゲート２５０１、．．．、２５０ｎおよびいくつかの選択ゲート２６０１、２６０ｍを形成することができる（図６Ｂ、７Ｌ、および８Ｃにおいて、いくつかのコントロールゲートのうちの１つのコントロールゲート２５０ｎのみが示される）。
【０１４６】
次に、スタック２０２の層２０４２、２０４４、２０４６、２０４８の表面ドーピングが実行される。
【０１４７】
このドーピングは、たとえば拡散により、たとえばドーピングされた酸化物ＳｉｘＯｙなどのドーピングされた絶縁材料２６５を堆積することにより実行することができる。このドーピングされた酸化物は、Ｎ＋ドーピングなどにより半導体層２０４２、２０４４、２０４６、２０４８にドーピングするために提供することができる（図７Ｍおよび８Ｄ。同じスタックが、これらの図においてそれぞれ、縦断面図Ａ’Ａおよび横断面図Ｂ’Ｂによって示される）。したがって、事前に形成されたスペーサ２６２は、ドーパントの拡散を阻止し、第２の半導体材料２０７にドーピングしないようにする。この表面ドーピングは、第１の半導体材料２０６だけが、たとえば５ナノメートルから２００ｎｍの間、もしくはたとえば３０ｎｍ程度の深さＬＤ＿ＳｉでＮ＋またはＰ＋にドーピングされるように、実行される。
【０１４８】
領域Ｅ１、Ｅ２、Ｅ３、Ｅ４上に形成されるビット線は、内部スペーサおよび任意選択的な第２の半導体材料２０７によって互いに絶縁する（図７Ｎおよび８Ｅ。同じスタック２０２が、これらの図においてそれぞれ、図６Ｃに示された、横断面図Ａ’Ａおよび横断面図Ｂ’Ｂによって示される）。
【０１４９】
可能な変形形態によると、ドーピングステップは、５ナノメートルから８０ナノメートルの間、たとえば２０ｎｍ程度とすることができる深さである最小深さでドーピングを実行するように、プラズマ（ＰＬＡＤタイプのドーピング）によって行うことができる。
【０１５０】
次に、第１のブロック２１０内にコモンソースが形成される。
【０１５１】
このため、樹脂層が酸化物層２６５上に形成され、次に樹脂マスク２７０がこの樹脂層から形成される。樹脂マスク２７０は、第１のブロック２１０の高さでスタック２０２を露出させるように形成される。次に、樹脂マスク２７０によって保護されていない酸化物層２６５の一部分が除去される。このため、ドーピングされた酸化物２６５の、たとえば異方性エッチングが実行される。このエッチングは、プラズマなどによって行うことができる。
【０１５２】
次に、コモンソースが、Ｎ＋またはＰ＋注入などの、このブロック２１０のドーピングによって、ブロック２１０内に形成される。
【０１５３】
上記で説明したプロセスの例の一変形形態によると、半導体層のスタックは、たとえばＳｉなどの半導体とすることができ、かつリン原子などで強力にドーピングされた半導体材料に基づく層３０４０、３０４２、３０４４、．．．、３０４７と、ドーピングされていないかまたは層３０４０、３０４２、３０４４、．．．、３０４７のドーズよりも低いドーズでドーピングされたＳｉなどの同じ半導体材料に基づく、３０４１、３０４３、．．．、３０４７で示した層とを含む半導体層を交互に配置することによって形成することができる。
【０１５４】
次に、第１のブロック２１０が形成され、第２のブロック２３０と、第１のブロック２１０および第２のブロック２３０を接続する、様々で長尺形状のブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅとが、たとえばＣＦ４、ＨＢｒ、Ｏ２に基づくプラズマによって、ハードマスク３０９を通してスタック２０２をエッチングすることによって、形成される（図９Ａ、１０Ａ、および１１Ａ。同じスタック２０２が、これらの図においてそれぞれ、平面図、図９Ａに示す断面図Ａ’Ａ、および図９Ａに示す別の断面図Ｂ’Ｂによって示される）。
【０１５５】
次に、ビット線の接触領域を形成するために、階段状外形がブロック２３０の端部に形成される。
【０１５６】
次に、第２のブロック２３０およびブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅにおいて、層３０４１、３０４３、３０４５、３０４７が、互いに電気的に絶縁される。
【０１５７】
このステップは、層３０４０、．．．、３０４６の酸化によって実行することができる。酸化は、弱くドーピングされるかまたはドーピングされていないＳｉなどに基づく半導体層３０４１、．．．、３０４７に対して、強力にドーピングされたＳｉなどに基づく半導体層３０４０、．．．、３０４６の好ましい酸化とすることができる。
【０１５８】
好ましい酸化は、強力にドーピングされたシリコンに基づく層３０４０、３０４４、３０４６が、弱くドーピングされるかまたはドーピングされていない３０４１、．．．、３０４７よりも酸化する傾向がより大きく、より早いことを意味する。
【０１５９】
この酸化に続いて、層３０４１、．．．、３０４７は、酸化シリコン３０６によって互いに分離される（図１０Ｂおよび１１Ｂ。同じスタックが、これらの図においてそれぞれ、平面図、横断面図Ａ’Ａ、および図９Ａに示す横断面図Ｂ’Ｂによって示される）。
【０１６０】
ブロック２１５および２２０ａ、．．．、２２０ｆの各々の基板平面に平行な方向の最小寸法よりも大きくなるようにブロック２１０の基板平面に平行な方向の寸法を定めることは、第１のブロック２１０の高さで、層３０４１、．．．、３０４７間の電気的連続性を確保する第１のブロック２１０の高さの半導体スタックを維持する。
【０１６１】
次に、誘電材料３０６は、ブロック２２０ａ、．．．、２２０ｆの高さで層３０４０、．．．、３０４７の脇を露出させるように部分的に除去される。この除去は、フッ酸ＨＦなどに基づく部分的脱酸素によって行うことができる。
【０１６２】
次に、たとえば０．５ナノメートルから１０ナノメートルの間の厚さの、たとえばＳｉＯ２などの酸化物トンネルなどに基づく少なくとも１つの誘電ゲート層３５２を含む、層３５２、３５４、３５６のスタックが形成される。
【０１６３】
層３５２、３５４、３５６のスタックは、負荷保存を助長する厚さで誘電体などの材料から形成された少なくとも１つの電子保存層３５４を含む。電荷保存層３５４は、たとえばＳｉｘＮｙまたは同様の捕捉特性を有する別の誘電材料に基づくことができる。この電荷保存領域は、半導体、または、ＳｉｘＯｙもしくはＳｉｘＮｙの材料内、誘電体材料内に封入される島状のＳｉ、Ｇｅ、ＳｉＧｅ、Ｐｔ、Ｗ、Ｃｏ、Ｎｉ、Ａｕなどの島状金属によって形成することもできる。電子保存層３５４は、たとえば１ナノメートルから１５ナノメートルの間の厚さを有することができる。
【０１６４】
層３５２、３５４、３５６のスタックは、たとえば３ナノメートルから２０ナノメートルの間の厚さの、たとえばＳｉＯ２などの酸化物などに基づく少なくとも１つの誘電層３５６も含む。
【０１６５】
次に、たとえばポリシリコン、ＴｉＮ、Ｗ、ポリシリコンシリサイド、ＴａＮ、Ｐｔ、ＰｔＳｉまたはこれらの材料の組合せに基づくゲート材料３５８が堆積され、次に、ゲート材料３５８の化学機械平坦化（ＣＭＰ）が行われる。次に、ゲート材料３５８および層３５２、３５４、３５６のスタックのエッチングが、ゲートを形成するために実行される（図１０Ｄおよび１１Ｄ。同じスタック２０２が、これらの図において、図９Ａに示す横断面図Ａ’Ａ、および横断面図Ｂ’Ｂによって示される）。
【０１６６】
上記で説明したプロセスの例の一変形形態によると、第１のブロック２１０、第２のブロック２１５、およびブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅは、絶縁層４０４１、４０４３、４０４５、４０４７と、半導体材料に基づく層４０４２、４０４４、４０４６、および４０４８とを交互に配置することによって形成される層４０４１、４０４２、４０４３、４０４４、４０４５、４０４６、４０４７、および４０４８のスタックから形成することができる（図１２Ａおよび１３Ａ）。
【０１６７】
そのようなスタックは、たとえば文書「ｄｉｒｅｃｔ  ｗａｆｅｒ  ｂｏｎｄｉｎｇ  ａｎｄ  ｔｈｉｎｎｉｎｇ  ｄｏｗｎ  ａ  ｇｅｎｅｒｉｃ  ｔｅｃｈｎｏｌｏｇｙ  ｔｏ  ｐｅｒｆｏｒｍ  ｎｅｗ  ｓｔｒｕｃｔｕｒｅｓ」、ｃｏｎｆｅｒｅｎｃｅ  ＥＣＳ  ２００５に記載されているように形成することができる。
【０１６８】
このスタックは、酸化シリコンなどの、絶縁層上の結晶シリコンなどに基づく半導体層を移動させる「スマートカット」タイプのプロセスなどによって形成することができる。たとえば１５ナノメートルから１００ナノメートルの間の厚さのシリコン層と、１５ナノメートルから１００ナノメートルの間の絶縁層とを交互に配置することによって形成されるスタックは、このようにして形成することができる。
【０１６９】
そのようなスタックを用いて、たとえばスタック内にホール４２０を形成し、第１のブロック２１０の高さに開口部４１１を含むマスク４０９によってスタックを保護することにより、コモンソース領域の形成を行うことができる（図１２Ｂ）。
【０１７０】
次に、ホール４２０は、タングステンなどに基づく材料４２２によって充填することができる（図１２Ｃ）。
【０１７１】
層４０４１、４０４２、４０４３、４０４４、４０４５、４０４６、４０４７、および４０４８のスタック内に、階段状外形を形成することができる。そのような外形は、たとえば、図６、７、および８と併せて説明したプロセスの例において先に示したように形成することができる。
【０１７２】
ゲートの特定のアドレス指定を含むフラッシュメモリデバイスの別の例を、図１４に示す。
【０１７３】
このデバイスにおいて、各セルメモリは２ビットにコード化され、セルのトランジスタは二重ゲートである。
【０１７４】
そのようなデバイスは、半導体層のスタック内に形成された複数のメモリセルＣを含む。エッチングされたスタックは、前記トランジスタのコモンソース領域が形成された少なくとも１つの第１のブロック５１０を含む。エッチングされたスタックは、第２のブロック５１５と、第１のブロック５１０および第２のブロック５１５を接続する複数の他の様々な並列ブロック５２０とをさらに含み、前記他の様々なブロックは、互いに異なり、かつ平行な（かつ図の平面に平行な）たとえばＮ＝３などのＮ個のトランジスタチャネルを含む。このデバイスは、複数のゲート、特に二重ゲート５５０１、５５０２、５５０３、５５０４、５５０５も含む。メモリ行列は、チャネルの３つの重畳高さを含み、各高さは、接触部５３１１、５３１２、５３１３によってビット線（図示せず）に接続される。
【０１７５】
本発明によるメモリの例と等価電気回路図を、図１５に提供する。
【０１７６】
この例において、メモリは、行列のｎ個のコントロールゲートにそれぞれ接続されるｎ個のワード線ＷＬ１、．．．、ＷＬｎを含む。
【０１７７】
行列は、その同じ水平列のトランジスタドレインにそれぞれ接続されるｐ個のビット線ＢＬ１、ＢＬ２、．．．、ＢＬｐも含む。
【０１７８】
デバイスは、行列のｍ×ｐ個のトランジスタに接続される第１の選択ゲートＳＧと、アクセスゲートＡＧ１、．．．、ＡＧｍとしても知られる、ｍ個の第２の選択ゲートとをさらに含み、アクセスゲートＡＧ１、．．．、ＡＧｍは、行列の同じ垂直列のトランジスタによってそれぞれ共有される。
【０１７９】
行列のトランジスタ上のコモンソースも提供される。
【０１８０】
ここで、プログラミング、消去、および読み出しにおける、メモリ行列の演算およびアドレス指定の原理の例を提供する。
【０１８１】
［Ａ．プログラミング段階］
目的は、たとえば、ワード線ＷＬ２とビット線ＢＬ１との交点において行列の第１の高さに配置されたターゲットセルをプログラムすることである。
【０１８２】
このため、ワード線ＷＬ２にたとえば１８ボルトに等しい電位Ｖ＝ＶＨＩＧＨが、セル内に十分な電界を形成するために印加され、電子保存領域を帯電させるために、そのチャネルの電子が酸化物トンネルなどの第１の誘電層を通過するようにする。
【０１８３】
このプログラミング段階において、行列の他のワード線ＷＬは、たとえば１０ボルトに等しい電位ＶＰＡＳＳに設定される。故に、セルのトランジスタは、通過帯域である。しかし、ＶＰＡＳＳは、これらのセルの寄生プログラミングを回避するのに十分に低い必要がある。
【０１８４】
ソース線にたとえば電位Ｖ（ＳＬ）＝０Ｖを印加することによって、接地ソースを設定する。
【０１８５】
接地選択ゲートと呼ばれる、トランジスタの第１のゲートを設定する。ソース線の側部に配置されるアクセストランジスタが、ブロックされる。
【０１８６】
たとえば３ボルト程度の電位Ｖｃｃでプログラミングされるトランジスタの第２のアクセスゲートのアクセストランジスタが、通過帯域になる。他の高さのアクセスゲートのアクセストランジスタが、ブロックされる。ビット線ＢＬ１のセルの電位が接地され、この線に接続される全てのトランジスタが、通過帯域になる。
【０１８７】
プログラミングされていないビット線ＢＬのアクセスゲートのトランジスタは、電流が通過することができないように、Ｖｃｃとなる。故に、プログラミングされていないセルのビット線ＢＬは、ブロックされ、対応するチャネルの電位は、静電結合によって大きくなる。したがって、プログラミングされるセルメモリに十分な、チャネル内の電界は存在しない。同じ高さの同じビット線に接続されるセルは、それらのゲートが極めて低い電圧で分極するために、プログラミングされない。同じワード線ＷＬに接続され、かつ同じ高さに属するセルは、この高さのビット線が電位Ｖｃｃにあるため、プログラミングされない。
【０１８８】
同じビット線ＢＬおよび同じワード線ＷＬに接続されるセルは、対応するアクセストランジスタがブロックされる範囲内でプログラミングされない。
【０１８９】
ターゲットセルは、そのビット線ＢＬが接地され、そのアクセストランジスタが通過帯域になり、そのワード線ＷＬがプログラミング電圧で分極し、その同じビット線ＢＬのセルが全て通過帯域になるため、プログラミングされる。
【０１９０】
［Ｂ．消去段階］
消去は、従来のメモリ行列と同様に、コモンソースを接触体に電気的に接続することによってセクタごとに行うことができる。
【０１９１】
［Ｃ．読み出し段階］
ここで、ターゲットセルが読み出される。ターゲットセルは、従来のフラッシュＮＡＮＤメモリと同様に読み出すことができる。他の平面に対するメモリ平面は、選択されていないメモリ平面のアクセスゲートをブロックすることによって選択される。
【符号の説明】
【０１９２】
１００  基板
１１０  第１のブロック
１２０  他のブロック
１３０  ビット線
１４０  第１の選択ゲート
１５０  コントロールゲート
１６０  第２の選択ゲート
２０２  スタック
２０６  第１の半導体材料
２０７  第２の半導体材料
２１０  第１のブロック
２１５  第２のブロック
２２０  他のブロック
２５２  誘電材料の第１の層
２５４  電荷保存層
２５６  誘電材料の第２の層
３１０  第１のブロック
３１５  第２のブロック
４１０  第１のブロック
４１５  第２のブロック
【図１】
2011527515.tif 000007
【図２】
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【図３】
2011527515.tif 000009
【図４Ａ−４Ｂ】
2011527515.tif 000010
【図５】
2011527515.tif 000011
【図６Ａ】
2011527515.tif 000012
【図６Ｂ】
2011527515.tif 000013
【図６Ｃ】
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【図６Ｄ】
2011527515.tif 000015
【図７Ａ】
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【図７Ｂ】
2011527515.tif 000017
【図７Ｃ】
2011527515.tif 000018
【図７Ｄ】
2011527515.tif 000019
【図７Ｅ】
2011527515.tif 000020
【図７Ｆ】
2011527515.tif 000021
【図７Ｇ】
2011527515.tif 000022
【図７Ｈ】
2011527515.tif 000023
【図７Ｉ】
2011527515.tif 000024
【図７Ｊ】
2011527515.tif 000025
【図７Ｋ】
2011527515.tif 000026
【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図８Ａ】
2011527515.tif 000031
【図８Ｂ】
2011527515.tif 000032
【図８Ｃ】
2011527515.tif 000033
【図８Ｄ】
2011527515.tif 000034
【図８Ｅ】
2011527515.tif 000035
【図９Ａ】
2011527515.tif 000036
【図１０Ａ】
2011527515.tif 000037
【図１０Ｂ】
2011527515.tif 000038
【図１０Ｃ】
2011527515.tif 000039
【図１０Ｄ】
2011527515.tif 000040
【図１１Ａ】
2011527515.tif 000041
【図１１Ｂ】
2011527515.tif 000042
【図１１Ｃ】
2011527515.tif 000043
【図１２Ａ】
2011527515.tif 000044
【図１２Ｂ】
2011527515.tif 000045
【図１２Ｃ】
2011527515.tif 000046
【図１３Ａ】
2011527515.tif 000047
【図１４】
2011527515.tif 000048
【図１５】
2011527515.tif 000049
【国際調査報告】
2011527515.tif 000050
2011527515.tif 000051
2011527515.tif 000052
2011527515.tif 000053
2011527515.tif 000054
2011527515.tif 000055