(57)【要約】【解決手段】低電力、高歩留まりのメモリについてのシステムが述べられる。システムは、メモリ電源電圧を受信するように構成されたメモリセルを含む。システムは更に、メモリセルへの書き込みのために、メモリ電源電圧を第１メモリ電源電圧レベルから第２メモリ電源電圧レベルに変更するように構成されたメモリ電源電圧制御回路を含む。【選択図】図４
2011503767.tif 000002
【特許請求の範囲】
【請求項１】
メモリ電源電圧を受信するように構成されたメモリセルと、
前記メモリセルへの書き込みのため、前記メモリ電源電圧を、第１メモリ電源電圧レベルから第２メモリ電源電圧レベルに変更するように構成された、メモリ電源電圧制御回路と
を備えるシステム。
【請求項２】
前記メモリセルに結合され、ワード線電圧を出力するように構成された、ワード線制御ロジックと、
前記前記メモリセルからの読み出しのため、前記ワード線電圧を、第１ワード線電圧レベルから第２ワード線電圧レベルに変更するように構成された、ワード線電圧制御回路と
を更に備える請求項１のシステム。
【請求項３】
前記ワード線電圧制御回路は、分圧器である、請求項２のシステム。
【請求項４】
前記ワード線電圧制御回路は、前記ワード線電圧制御回路に対して前記ワード線電圧の変更を可能とするイネーブル入力を含む、請求項２のシステム。
【請求項５】
前記ワード線電圧制御回路は、前記第２ワード線電圧レベルを決定する選択入力を含む、請求項２のシステム。
【請求項６】
前記メモリセルに結合可能とされ、ビット線電圧を出力するように構成された、ビット線制御ロジックと、
前記メモリセルからの読み出しのため、前記ワード線電圧を、第１ビット線電圧レベルから第２ビット線電圧レベルに変更するように構成された、ビット線電圧制御回路と
を更に備える請求項２のシステム。
【請求項７】
前記ビット線電圧制御回路は、分圧器である、請求項４のシステム。
【請求項８】
前記メモリ電源電圧制御回路は、前記メモリ電源電圧制御回路に対して前記メモリ電源電圧の変更を可能とするイネーブル入力を含む、請求項１のシステム。
【請求項９】
前記メモリ電源電圧制御回路は、前記第２メモリ電源電圧レベルを決定する選択入力を含む、請求項１のシステム。
【請求項１０】
第２メモリ電源電圧を受信する第２メモリセルと、
前記メモリセルへの書き込みのため、前記第２メモリ電源電圧を前記第１メモリ電源電圧レベルに維持するように構成された、第２メモリ電源電圧制御回路と
を更に備える請求項１のシステム。
【請求項１１】
メモリセルへの書き込みのため、前記メモリセルのメモリ電源電圧を、第１メモリ電源電圧レベルから第２メモリ電源電圧レベルに変更することと、
前記第２メモリ電源電圧レベルの前記メモリ電源電圧を用いて、前記メモリセルへの前記書き込みを実行することと
を備える方法。
【請求項１２】
前記メモリセルからの読み出しのため、前記メモリセルに結合可能なワード線制御ロジックのワード線電圧を、第１ワード線電圧レベルから第２ワード線電圧レベルに変更すること、を更に備える請求項１１の方法。
【請求項１３】
前記メモリセルへの書き込みのため、前記ワード線電圧を、第１ワード線電圧レベルから第２ワード線電圧レベルに変更すること、を更に備える請求項１２の方法。
【請求項１４】
ワード線選択入力から、前記ワード線電圧についての前記第２ワード線電圧レベルを決定すること、を更に備える請求項１２の方法。
【請求項１５】
前記メモリセルからの読み出しのため、前記メモリセルに結合可能なビット線制御ロジックのビット線電圧を、第１ビット線電圧レベルから第２ビット線電圧レベルに変更すること、を更に備える請求項１２の方法。
【請求項１６】
前記メモリセルへの書き込みのため、前記ビット線電圧を、第１ビット線電圧レベルから第２ビット線電圧レベルに変更すること、を更に備える請求項１２の方法。
【請求項１７】
メモリ電源選択入力から、前記メモリ電源電圧についての前記第２メモリ電源電圧レベルを決定すること、を更に備える請求項１１の方法。
【請求項１８】
メモリセルへの書き込みのため、前記メモリセルのメモリ電源電圧を、第１メモリ電源電圧レベルから第２メモリ電源電圧レベルに変更する手段と、
前記第２メモリ電源電圧レベルの前記メモリ電源電圧を用いて、前記メモリセルへの前記書き込みを実行する手段と
を備えるシステム。
【請求項１９】
前記メモリセルからの読み出しのため、前記メモリセルに結合可能なワード線制御ロジックのワード線電圧を、第１ワード線電圧レベルから第２ワード線電圧レベルに変更する手段、を更に備える請求項１８のシステム。
【請求項２０】
前記メモリセルからの読み出しのため、前記メモリセルに結合可能なビット線制御ロジックのビット線電圧を、第１ビット線電圧レベルから第２ビット線電圧レベルに変更する手段、を更に備える請求項１８のシステム。
【発明の詳細な説明】
【関連出願の表示】
【０００１】
この出願は、２００７年１１月８日に出願され、“Systems and Methods for High Yield, Low Power Memory Design”と表題された米国仮特許出願番号６０／９８６，３７８に対する優先権を主張し、その全ては参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
本明細書に開示された発明思想の実施形態は、概してデータ処理システムの分野に関連する。例えば、本明細書に開示された発明思想の実施形態は、低電力、高歩留まりのメモリについてのシステム及び方法に関する。
【背景技術】
【０００３】
メモリ（例えばキャッシュ）は、コンピュータデバイスの性能に、広い影響力を有し得る。例えばメモリは、プロセッサのスケジューリング、歩留まり、タイミング、電源の使用法、及び面積に影響し得る。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、第一にスピードよりもむしろ密度が重視され、これが、なお一層増大したメインメモリとプロセッサとの間の性能ギャップを生じさせ得る。更に、各世代においてトランジスタ数を倍増させるプロセススケーリングにより、オンチップメモリは各世代でほぼ倍増し、更に性能ギャップが広がっている。プロセッサの周波数とＤＲＡＭのアクセス時間との間の大きくなり続けるギャップの結果、プロセッサは、より多くのダイ上のスタティックランダムアクセスメモリ（ＳＲＡＭ）を用いており、これにより性能目標を満足する。現在、ＳＲＡＭアレイはデバイスの７０％以上にあり、チップ面積の５０％を使用する。
【０００４】
コンピュータデバイスにおけるＳＲＡＭの使用の増大に伴う１つの問題は、そのようなメモリへのアクセスが、コンピュータデバイスのバッテリ寿命に影響を及ぼし得る電源の使用を招くことである。ＳＲＡＭの電源の使用を減らすことの１つの問題は、メモリのアクセスの成功率が低下することを含む。
【発明の概要】
【０００５】
低電力、高歩留まりのメモリについてのシステムが述べられる。一実施形態では、システムは、メモリ電源電圧を受信するように構成されたメモリセルを含む。システムは更に、メモリセルへの書き込みにつき、メモリ電源電圧を第１メモリ電源電圧レベルから第２メモリ電源電圧レベルに変更するように構成されたメモリ電源電圧制御回路を含む。別の実施形態では、システムは、メモリセルのパスゲートを制御するワード線（ＷＬ）電圧を、第１ワード線電圧レベルから第２ワード線電圧レベルに変更する制御回路を含むことで、メモリの静的ノイズマージン（ＳＮＭ）を改善する。
【０００６】
この例示的な実施形態は、本明細書に開示される発明思想を限定することなく、または定義づけることなく記載され、その理解の助けとなる例を与えるために記載される。例示的な実施形態は詳細な説明において議論され、そして本明細書に開示される発明思想の更なる説明もそこで与えられる。本明細書で開示されるこの発明思想の種々の実施形態で提示される利点は、この明細書及び特許請求の範囲を検討することで、更に理解され得る。
【図面の簡単な説明】
【０００７】
本明細書で開示される本発明思想のこれらの及びその他の特徴、側面、及び利点は、添付図面を参照して以下の詳細な説明を読むことで、よりよく理解される。
【図１】図１は、一般的な６トランジスタＳＲＡＭセルを説明する従来技術の概略図。
【図２】図２は、ＷＬ電圧を出力する一般的な回路を説明する従来技術の概略図、及びこの一般的な回路の出力波形を説明する波形図。
【図３】図３は、ＷＬ電圧をスケーリングする典型的な回路を説明する概略図、及びこの回路の出力波形を説明する波形図。
【図４】図４は、Ｖddmem電圧をスケーリングする典型的な回路を説明する概略図、及びこの回路の出力波形を説明する波形図。
【図５】図５は、ワード線電圧のレベルシフタ、Ｖddmemのレベルシフタ、及びメモリセルから受信したビット線電圧のレベルシフタを含む典型的なメモリアレイを説明する概略図。
【図６】図６は、Ｖddmemのレベルシフタを含み、ワード線電圧またはビット線電圧のレベルシフタを含まない典型的なメモリアレイを説明する図。
【図７】図７は、図５のメモリにおいて、ワード線及びビット線電圧、並びに電源Ｖddmemの選択的な電圧スケーリングの方法を説明するフローチャート。
【図８】図８は、図６のメモリにおいて、ワード線及びビット線電圧、並びに電源Ｖddmemの選択的な電圧スケーリングの方法を説明するフローチャート。
【図９】図９は、低電力、高歩留まりのメモリを含み得る携帯通信機器例を説明する全体図。
【図１０】図１０は、低電力、高歩留まりのメモリを含み得る携帯電話例を説明する全体図。
【図１１】図１１は、低電力、高歩留まりのメモリを含み得る無線インターネットプロトコル電話例を説明する全体図。
【図１２】図１２は、低電力、高歩留まりのメモリを含み得る携帯情報端末例を説明する全体図。
【図１３】図１３は、低電力、高歩留まりのメモリを含み得るオーディオファイルプレーヤ例を説明する全体図。
【発明を実施するための形態】
【０００８】
記述の全体にわたって、説明の目的で、多数の具体的な詳細が、本明細書に開示される発明思想の十分な理解を提供するため、説明される。しかしながら、本明細書に開示される発明思想が、これらの具体的な詳細のいくつかを有することなく実施出来ることは、当業者には明白であろう。別の例では、周知の構造及びデバイスが、本明細書に開示される発明思想の基礎にある原理が分かりにくくなることを避けるため、ブロック図の形で示される。
【０００９】
本明細書に開示される発明思想の実施形態は、低電力、高歩留まりのメモリについてのシステム及び方法に関する。一実施形態では、メモリ（例えばＳＲＡＭ）は、静的な電圧スケーリング（static voltage scaling）を含む。例えば、メモリセルへの書き込みにつきワード線電圧がスケールされ（scaled）、メモリセルからの読み出し期間に、メモリセルの電圧（Ｖddmem）がスケールされ得る。電圧スケーリングの量は、使用のモデル（usage models）及びプロセスコーナー（process corners）に基づき得る。電圧スケーリングは、メモリの静的ノイズマージン（ＳＮＭ）を改善／向上することが出来、よって歩留まりが向上される。
【００１０】
メモリがＳＲＡＭである一実施形態では、ＳＲＡＭはＳＲＡＭセルからの読み出しの期間、セルの安定性得るために求められる最小電圧を低減するため、ＳＲＡＭのワード線（ＷＬ）及びビット線（ＢＬ）電圧レベルを変化させるように構成されたレベルシフタ／電圧スケーリング回路を含む。ＷＬ及びＢＬ電圧を低減することにより、読み出し期間にＳＲＡＭにより使用される電力を低減し得る。更にレベルシフタ／電圧スケーリング回路は、低電力アプリケーションの場合、またはバッテリ維持の期間には、ＷＬ及びＢＬ電圧が低減され、または高電力アプリケーションの場合、または電力維持が重要でない場合には、ＷＬ及びＢＬ電圧が本来（original）のレベルを維持されるように、スイッチオン及びオフされるように構成され得る。例えばモバイル機器（例えば携帯電話）における組み込みプロセッサは、性能が重要であるＨ．２６４または高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）のような高性能アプリケーションをサポートし得る。組み込みプロセッサは、ＭＰ３ファイルを再生することも出来、ここでは電力効率が性能よりも、より重要とされ得る。
【００１１】
チップ面積、複雑さ、及びタイミングへの影響を最小限にするため、単一の電源が、レベルシフタ／電圧スケーリング回路を含むＳＲＡＭによって使用され得る。
【００１２】
一般的なＳＲＡＭセル
図１は、一般的な６トランジスタ（６Ｔ）ＳＲＡＭセル１００を説明する従来技術の概略図である。発明思想はＳＲＡＭに含まれるように説明されるが、発明思想は他のタイプのメモリに含まれても良く、このメモリは、これに限定されるものでは無いがＳＤＲＡＭを含む。ＳＲＡＭセル１００は、ＳＲＡＭセルをＶddmem１０８及びグランドに接続するための２つのトランジスタ対１０４、１０６を含む。トランジスタＰＧ１ １１０及びＰＧ２ １１２は、ワード線（ＷＬ）電圧１１４によって制御され、読み出しまたは書き込みの期間にメモリセル１００をアクセスするために使用される。
【００１３】
６Ｔ ＳＲＡＭセル１００では複数のファクターが重要であり、これに限定されるものでは無いが、以下を含む。  
１．チップのコストを削減し、電力を低減し、高密度メモリを得るための、最小化されたセル面積  
２．データの破損によりデータのアクセス及びデータ保持がうまくいこくことが抑制されることを防ぐための、最小電圧でのセル安定性  
３．優れたソフトエラー耐性  
４．アクセス時間を最小化するための、高いセル読み出し電流  
５．（ビット線のスイングを低減することにより）電力を節約するための、書き込み期間の最小ワード線パルス  
６．アクティブ及びスタンバイ期間の両方での長バッテリ寿命を可能とするための、低リーク電流。
【００１４】
異なるファクター間には、多くの相互関係があり得る。例えば一実施形態では、優れた安定性、短いアクセス時間、及び優れたソフトエラー耐性を得るには、大きなトランジスタサイズ（１０４、１０６、１１０、及び１１２）が使用され、これはより大きな面積の使用と、リークの増大という結果になり得る。
【００１５】
静的ノイズマージン
静的ノイズマージン（ＳＮＭ）は、ＳＲＡＭにおける周囲雑音（ambient noise）レベルを超える、回路によって与えられるノイズマージンである。よって、ＳＮＭは、論理１または論理０に切り替えるための電圧閾値と、回路に付随的な周囲電圧との差分であり得る。ＳＮＭを増加させることは、より大きな電圧差を生成することでメモリの歩留まりを向上させ、この電圧差は、論理デバイスの切り替えを誤った論理状態とする周囲電圧によって生成される。ＳＮＭは、セル比（ＣＲ）を増大させることにより、ＳＲＭＡセルにおいて改善され得る。ＣＲは、以下の式１で表される。
【数１】
2011503767.tif 000003
【００１６】
ここで、Ｗ及びＬは、ＳＲＡＭセル１００への書き込み（図１）については、プルダウントランジスタＰＤ１／プルアップトランジスタＰＵ１ １０６及びパスゲートトランジスタＰＧ１のチャネルの幅及び長さであり、ＳＲＡＭセル１００からの読み出し（図１）については、プルダウントランジスタＰＤ２／プルアップトランジスタＰＵ２ １０４及びパスゲートトランジスタＰＧ２ １１２の、チャネルの幅及び長さである。ＣＲを増加させることを通じてＳＲＡＭセル１００のＳＮＭを改善することは、ＰＧ１ １１０につき小さいトランジスタを使用することを含み、このことはＳＲＡＭセル１００からのアクセス時間を増加させ得る。  
プルアップ比（ＰＵ）は、式（１．５）で示され、このプルアップ比を増加させることを通じた、ＳＲＡＭセル１００への書き込みマージンを改善することは、ＰＧ１ １００につきより大きなトランジスタを使用することを含み、このことは、ＳＲＡＭセル１００からの読み出し時におけるノイズマージンを悪化させ得る。
【数２】
2011503767.tif 000004
【００１７】
一実施形態では、全てのプロセスコーナー、電圧、及び温度（ＰＶＴ）におけるＳＲＡＭセルへの書き込み期間に適切に機能するＳＲＡＭセル１００のために、ＰＤ１を介する電流が、ＰＧ１ １１０を介した電流と同じ、またはそれ以上とされる（すなわち、Ｉ１(linear)≧Ｉ０(saturation)）。更に、ＳＲＡＭセル１００からの読み出し時には、ＰＧ２ １１２を介する電流は、ＰＧ２ １１２の前のノードｎ２に沿った電流と同じ、またはそれ以上とされる（すなわち、Ｉ３(linear)≧Ｉ２(saturation)）。式２は、Ｉ０とＩ１との間の書き込み安定性についての関係を示し、Ｉ１(linear)≧Ｉ０(saturation)である。
【数３】
2011503767.tif 000005
【００１８】
式３は、Ｉ２とＩ３との間の読み出し安定性についての関係を示し、Ｉ３(linear)≧Ｉ２(saturation)である。
【数４】
2011503767.tif 000006
【００１９】
一実施形態では、式２及び３は、ＳＲＡＭセル１００のトランジスタサイズを見いだすための基準として使用される。ロバスト（robust）なメモリセルを得るためには、シリコンからの経験上のデータが、セルサイズ及びレイアウトを調整するために更に使用されても良い。
【００２０】
メモリのワード線及びメモリ電源電圧の電圧スケーリング回路
図２は、ＷＬ（またはＢＬ）電圧１１４を出力する一般的な回路２０２を示す従来技術の概略図２００であり、そしてこの回路２０２の出力波形を説明する波形図２１４である。一般的な回路２０２は、本来のWl_clk信号２０４及びＳＲＡＭ電圧２０６を受信し、そして反転ＷＬ（wlb）電圧２０８を出力するように構成されたＮＡＮＤゲートを含む。そして電圧wlb２０８は、ＷＬ１１４を生成するために、回路１０２のインバータによって遅延または反転される。波形２１０、２１２は、この回路２０２の結果として、入力Wl_clk２０４とＷＬ１１４との間の電圧差はごく僅かであり、そしてこの波形の間には遅延が存在し得ることを説明している。
【００２１】
図３は、ＷＬ（またはＢＬ）電圧１１４をスケーリングする典型的な回路３０２を説明する概略図３００、及びこの回路３０２の出力波形を説明する波形図３２４である。一実施形態では、回路３０２は、wlb２０８を出力する図２の回路２０２のＮＡＮＤゲートを含む。回路３０２は、回路２０２のインバータを更に含み、これはプルアップトランジスタＭｐ１を含む。回路３０２はまた、トランジスタＭｐ１への電圧Ｖdd２０６を制御するトランジスタ３０８〜３１６を含み得る。
【００２２】
回路３０２は更に、回路３０２をイネーブルまたはディセーブルとするためのpwr_mode wl入力信号３０４を含み得る。信号３０４の値は、ＳＲＡＭのプログラム制御（program control）またはＰＶＴコーナー（PVT corner）に基づき得る。pwr_mode wl３０４が論理１である場合、回路３０２は図２の一般的な回路２０２と同じに機能し、ＷＬ１１４の電圧レベルはWl_clk２０４の電圧レベルに達する。pwr_mode wl３０４が論理０の場合、回路３０２はＷＬ１１４の電圧レベルをスケールするように活性化される。
【００２３】
回路３０２がＷＬ１１４の電圧レベルをスケールするように構成される場合（すなわち、pwr_mode wl３０４が論理０）、cnt[n:0]信号３０６が、トランジスタＭｐ３ ３１２のサイズを調整することにより、ＷＬ１１４の電圧レベルを決定する。トランジスタＭｐ３ ３１２のサイズを変更することにより、トランジスタＭｐ３ ３１２を介してＷＬ１１４ノードからｐｋ０ノード３１６に電荷が転送される速度が変化する。電荷の転送速度の増加は、ＷＬ１１４の電圧レベルを低下させる。一実施形態では、ｎＭＯＳトランジスタＭｐ２ ３０８が、Ｖdd２０６へのプルアップパスをイネーブルにするため、通常動作モードの間に、ｐｋ０ノード３１６の前提条件を調整する（pre-condition）。一実施形態では、トランジスタＭｎ１ ３１４及びＭｎ２ ３１０は、タイミングへの影響が最小となる最小サイズのトランジスタとすることが出来る。
【００２４】
波形３１８、３２０は、pwr_mode wl３０４が論理０である際のＷＬ電圧のスケーリングを説明する。図２の波形のように、波形３１８と波形３２０との間には遅延が存在する。デルタ（ｖ）３２２は、読み出し期間におけるＷＬ電圧１１４のスケーリングによる、Wl_clk入力信号３１８とＷＬ出力信号３２０との間の電圧削減分（voltage savings）である。cnt[n:0]３０６の値は、デルタ（ｖ）３２２の大きさを決定する。
【００２５】
図４は、図１のＳＲＡＭセル１００の電圧Ｖddmem１０８をスケーリングする典型的な回路４０２を説明する概略図４００であり、回路４０２の出力波形を説明する波形図４２０である。Ｖddmem１０８は、読み出し期間（wren４０４が論理０に設定される際）にはＶdd２０６に設定され、書き込み期間（wrenが論理１に設定される際）にはスケールされ得る。wren４０４が論理０の際、wrenはトランジスタＭｎ１ ４２２を活性化し、よってＶddmem１０８をＶdd２０６にセットする。wren４０４が論理１の際、wren４０４はトランジスタＭｐ１ ４１０を活性化し、トランジスタＭｎ１ ４２２を非活性化する。更に、wren４０４が論理１の際、pwr_mode４０６は、回路４０２についての電圧スケーリングをイネーブルにする（pwr_mode４０６が論理１）か、または回路４０２についての電圧スケーリングをディセーブルにする（pwr_modeが論理０）ように構成されている。pwr_mode４０６及びwren４０４が論理１の際、cnt[n:0]信号４０８は、可変トランジスタＷ[n:0]４１２を制御することにより、Ｖddmem１０８の電圧レベルを調整する。トランジスタＷ[n:0]４１２のキャパシタンスを変更することにより、Ｖddmem１０８の電圧レベルが変化され得る。
【００２６】
回路４０２によるＶddmem１０８の電圧スケーリングは、Ｖdd２０６が論理レベル１である際にＶddmem１０８の電圧レベルを低下させることを含む。波形４１４は、入力Ｖdd２０６の波形を例示する。波形４１６は、Ｖddmem１０８の電圧スケーリング波形を例示し、ここでデルタ（ｖ）４１８は、書き込み期間に、（Ｖdd２０６が論理１である際に）Ｖddmem４１６が低下された電圧量である。
【００２７】
図３〜４の典型的な回路では、メモリのアクセスが成功するのための最小許容電圧が低減される。例えば、図３及び４の回路３０２、４０２においてＶddが論理１である際、Ｖddmemの電圧レベルはＶdd電圧レベルよりも低く、それでもメモリアクセスの成功を可能とする。一実施形態では、Ｖddが１．０Ｖであるのに比べて、Ｖddminは０．８Ｖである。よって典型的な回路は、ＳＮＭ及びメモリの書き込みマージンを増加させる。更に回路は、完全な制御性及びプログラマビィティ（full controllability and programmability）を提供する。従って、この制御性は、メモリのふるまいを、オンチップ制御回路を介して、シリコンに整合するように調整するために使用され得る。単純なリング発振器の遅延またはリークモニタが、トランジスタのパラメータに基づいて回路を調整するために使用され得る。
【００２８】
一実施形態では、ＷＬ及びＶddmem回路の両方が、新たな電圧レベルの値を調整するために遅延素子を用いている。その結果、回路の精度及びレベルは、遅延素子のスピードによって制限される。更に、メモリアクセスのスピードは、ＷＬ電圧の低減によって、低下され得る。従って、ＳＮＭが最もセルに影響を与える高速のコーナー（fast corner）での制御をイネーブルにすることにより、タイミングの影響を低減し得る。
【００２９】
電圧スケーリング回路を有する典型的な回路
図５〜６は、レベルシフタ／電圧スケーリング回路を含む、典型的なメモリを説明する図である。図５は、ワード線ロジック５０４及びMUX/Demuxロジック５１６についての図３のレベルシフタ／電圧スケーリング回路３０２と、メモリセル５０２についての図４のレベルシフタ／電圧スケーリング回路４０２を含むメモリ５００を説明する図である。従って、メモリ５００は、読み出し期間にはＷＬ及びＢＬの電圧の電圧スケーリングを実行し、書き込み期間にはＶddmemの電圧スケーリングを実行する。図６は、ワード線ロジック５０４及びMUX/Demuxロジック５１６についての図３のレベルシフタ／電圧スケーリング回路３０２を有さずに、メモリセル５０２についての図４のレベルシフタ／電圧スケーリング回路４０２を含むメモリ６００を説明する図である。従ってメモリ６００は、書き込み期間においてＶddmemの電圧スケーリングを実行する。
【００３０】
図５を参照すると、メモリ５００はメモリセル５０２（例えば６Ｔ ＳＲＡＭ）を含む。メモリセル５０２は、メモリセルのＶddmemを電圧スケールするレベルシフタ／回路４０２を含む。メモリ５００は更に、ワード線５０８〜５１４の電圧をスケールする、図３の回路３０２のようなレベルシフタ／回路５０６を含む、ワード線ロジック５０４を含む。ワード線ロジック５０４は、制御機器５１４から受信した制御から、メモリアレイのワード線（ロウ）を選択するように構成されている。例えば、もしコンピュータデバイスが、メモリセル５０２の右上のメモリセルに書き込む場合には、ワード線ロジック５０４は、Ｗｌ＜３＞５１４を選択して、意図するメモリセルを含むロウにアクセスする。
【００３１】
制御機器５１４は、クロック信号５３４、コンピュータデバイスによってアクセスされるメモリのメモリアドレス５１８、及びデバイスがメモリセルにデータを書き込むかまたはメモリセルからデータを読み出すかを決定する読み出し／書き込み信号５２０を受信し得る。ワード線ロジック５０４に制御信号を送信することに加えて制御機器５１４は、制御信号をMUX/Demux入力／出力ロジック５１６に送信するように構成されている。
【００３２】
ロジック５１６は、メモリ５００に書き込まれるデータ５３２を受信し、またメモリ５００から読み出されるデータ５３２を送信するように構成されている。ロジック５１６は、アクセスされるメモリセル５０２を含むビット線５２２〜５２８を選択するように構成されている。例えば、メモリセル５０２の右上のメモリセルがアクセスされる際、ロジック５１６はｂｌ３ ５２８を選択する。ロジック５１６は更に、読み出しが実行されるのか書き込みが実行されるのかに応じて、データ５３２が受信されるか送信されるかを決定する。メモリ５００では、ロジック５１６はレベルシフタ／回路５３０を含む。一実施形態では、レベルシフタ／回路５３０は、ＢＬ電圧をスケーリングする回路３０２であり得る。
【００３３】
図６を参照すると、メモリ６００は、ワード線ロジック５０４及びMUX/Demuxロジック５１６がレベルシフタ／回路５０６または５３０を含まない点を除いて、図５の構成のメモリ５００と同様である。代わりに、電圧レベルは、ロジック５０４または５１６によって受信される前に低減され、ロジック５０４または５１６は、ワード線６０２〜６０８及びビット線６１０〜６１６を生成するために、この電圧を使用する。例えば、ロジック５０４及び５１６によって受信される電力レール（power rail）は、１．０Ｖの代わりに０．８Ｖに設定され得る。一実施形態では、個々の分圧器が、ＷＬ及びＢＬ信号を生成するためのロジック５０４及び５１６によって受信される電圧を低減する（例えば１．０Ｖから０．８Ｖ）。従って、読み出し及び書き込み時の両方において、論理１のＷＬ及びＢＬ電圧レベルは、Ｖｄｄの論理１の電圧レベルよりも低い。低減された電圧を搬送する電力レールは更に、その他のチップ上の素子によって使用され得る。従って一実施形態では、ＷＬ及びＢＬは、その他の素子と同じ電圧レベルである。
【００３４】
メモリセル５０２は更に、メモリセルのＶddmemを電圧スケールするためのレベルシフタ／回路４０２を含む。従って、メモリセル５０２のＳＮＭは、高いレベルに維持される。一実施形態では、Ｖddmemはメモリセル５０２にのみ結合され得る。ひとつの利点は、メモリアレイを差し引いた（ワード線及びビット線を含む）回路が、メモリアレイによって使用される電圧レベルよりも低い、低減された共通の電圧レベルを使用し得ることである。メモリアレイはより高い電圧レベルを使用し続け、よって、セルの安定性によって判断されるように、電圧スケーリング回路を含む。
【００３５】
典型的なメモリの動作の方法例
図７〜８はそれぞれ、図５〜６の典型的なメモリの動作の方法例を説明するフローチャートである。図７のフローチャートは、図５のメモリ５００における、ＷＬ及びＢＬ電圧並びに電源電圧Ｖddmemを選択的に電圧スケーリングする方法を説明する。７０２において開始時には、ワード線ロジック５０４はワード線５０８〜５１４を選択し、ロジック５１６はビット線５２２〜５２８を選択して、Addr<N:0>５１８によってアドレス指定されるメモリセルをアクセスする。７０４に進み、ロジック５１６は、読み出し／書き込み信号５２０から、コンピュータデバイスが選択メモリセルからのデータの読み出しを実行するのか否かを確認する。読み出しが実行される場合には、７０６において、ワード線ロジック５０４はＷＬ電圧をスケールし、ロジック５１６はＢＬ電圧をスケールする。読み出し期間のスケーリングの一実施形態では、レベルシフタ５０６及び５３０は、ＷＬ及びＢＬ電圧をスケールするために、図３の回路３０２を含む。pwr_model wl３０４は論理１に設定され、ＷＬ１１４またはＢＬが、cnt[n:0]３０６によって決定されたレベルにスケールされる。ＷＬ及びＢＬ電圧がスケーリングされると、７０８において、メモリ５００は選択メモリにアクセスしてデータ５３２を出力する。
【００３６】
７０４において読み出しが実行されなければ（すなわち書き込みが実行される）、メモリセルの回路４０２（図４）は、７１０において電源電圧Ｖddmemをスケールする。書き込み期間のスケーリングの一実施形態では、メモリセル５０２の各メモリセルが、Ｖddmem１０８をスケーリングする図４の回路４０２に結合され得る。従って、スケーリングをイネーブルにするため、wren４０４は論理１（書き込み）であり、pwr_model４０６は論理１である。そしてCnt[n:0]４０８は、可変トランジスタＷ[n:0]４１２を制御することによって、Ｖddmem１０８のスケールされた電圧レベルを決定する。７１２に進み、メモリ５００は、選択メモリセルにつきスケールされたＶddmem１０８を用いて、選択メモリセルにデータ５３２を書き込む。
【００３７】
図８のフローチャートは、図６のメモリ６００における電源電圧Ｖddmemを選択的に電圧スケーリングする方法を説明する。８０２における開始時には、メモリ５００は、例えば分圧器を介して、ＷＬ及びＢＬに使用される電圧を低減し得る。ロジック５０４及び５１６は、よって、低減された電圧レベルを用いて、図２の一般的な回路２０２を介してＷＬ及びＢＬ電圧を出力し得る。その結果、メモリの一実施形態では、ＷＬ及びＢＬ電圧は、メモリ書き込み期間を含めて、Ｖddが論理１である際のＶddよりも小さくなる。この実施形態の結果、メモリセル５０２におけるＶddmem１０８の電圧スケーリングを介して、読み出し及び書き込み期間のノイズマージンは許容可能なレベルに維持される。８０４に進み、ワード線ロジック５０４はワード線６０２〜６０８を選択し、ロジック５１６はビット線６１０〜６１６を選択して、Addr<N:0>５１８によってアドレス指定されるメモリセルをアクセスする。
【００３８】
８０６に進み、ロジック５１６は、読み出し／書き込み信号５２０から、コンピュータデバイスが選択メモリセルからの読み出しを実行するのか否かを確認する。読み出しが実行される場合には、８０８においてメモリ６００は選択メモリセルにアクセスして、データ５３２を出力する。従って、メモリセルのＶddは、読み出し期間にはスケールされない。
【００３９】
８０６において読み出しが実行されなければ（すなわち書き込みが実行される）、８１０において選択メモリセルに結合された回路４０２（図４）が、電源電圧Ｖddmemをスケールする。書き込み期間のスケーリングの一実施形態では、メモリセル５０２の各メモリセルが、Ｖddmem１０８をスケーリングする図４の回路４０２に結合され得る。従って、スケーリングをイネーブルにするため、wren４０４は論理１（書き込み）であり、pwr_model４０６は論理１である。そしてCnt[n:0]４０８は、可変トランジスタＷ[n:0]４１２を制御することによって、Ｖddmem１０８のスケールされた電圧レベルを決定する。８１２に進み、メモリ６００は、選択メモリセル５０２につきスケールされたＶddmem１０８を用いて、選択メモリセル５０２にデータ５３２を書き込む。
【００４０】
上記説明された特徴を含むデバイス例
上記説明された低電力、高歩留まりのメモリは、ＳＲＡＭのようなメモリを含むあらゆるプロセシングデバイスに含まれ得る。デジタルシグナルプロセッサに含まれるものとして低電力、高歩留まりのメモリが説明されたが、低電力、高歩留まりのメモリは、コンピュータデバイス内のプロセッサの外にあっても良い（例えば独立したランダムアクセスメモリ）。図９〜１３の全体図は、メモリの読み出し及び書き込み期間に電圧をスケーリングする低電力、高歩留まりのメモリを組み込み得るデバイス例を説明する。
【００４１】
図９は、携帯通信機器９００の典型的な実施形態を説明する図である。図９の全体図に示すように、携帯通信機器は、デジタルシグナルプロセッサ（ＤＳＰ）９０４を含むオンチップシステム９０２を含む。図９の全体図はまた、デジタルシグナルプロセッサ（ＤＳＰ）９０４及びディスプレイ９０８に結合されたディスプレイコントローラ９０６を示す。更に、入力デバイス９１０がＤＳＰ９０４に結合される。図示するように、メモリ９１２がＤＳＰ９０４に結合される。更に、符号化器／復号化器（ＣＯＤＥＣ）９１４がＤＳＰ９０４に結合され得る。スピーカ９１６及びマイク９１８が、ＣＯＤＥＣ９１４に結合され得る。
【００４２】
図９の全体図は更に、デジタルシグナルプロセッサ９０４及び無線アンテナ９２２に結合された無線コントローラ９２０を例示する。特定の実施形態では、電源９２４がオンチップシステム９０２に結合される。更に、特定の実施形態では、図９に示すように、ディスプレイ９２６、入力デバイス９３０、スピーカ９１６、マイク９１８、無線アンテナ９２２、及び電源９２４が、オンチップシステム９０２の外部にある。しかしながら、それぞれはオンチップシステム９０２のコンポーネントに結合されている。特定の実施形態では、ＤＳＰ９０４は、メモリアクセス期間の電力消費を削減するために、図５及び６に述べたような、低電力、高歩留まりのメモリ９６２を含む。別の実施形態ではメモリ９１２が、図５及び６で述べたような低電力、高歩留まりのメモリであっても良い。
【００４３】
図１０は、携帯電話１０００の典型的な実施形態を説明する図である。図示するように携帯電話１０００は、互いに結合されたデジタルベースバンドプロセッサ１００４及びアナログベースバンドプロセッサ１００６を含む、オンチップシステム１００２を含む。特定の実施形態では、デジタルベースバンドプロセッサ１００４は、デジタルシグナルプロセッサである。図１０の全体図に示すように、ディスプレイコントローラ１００８及びタッチスクリーンコントローラ１０１０が、デジタルベースバンドプロセッサ１００４に結合されている。オンチップシステム１００２外部のタッチスクリーンディスプレイ１０１２は、ディスプレイコントローラ１００８及びタッチスクリーンコントローラ１０１０に結合されている。
【００４４】
図１０の全体図は更に、デジタルベースバンドプロセッサ１００４に結合された映像エンコーダ１０１４、例えば位相反転線（ＰＡＬ）エンコーダ、順次式カラーメモリ（ＳＥＣＡＭ）エンコーダ、または全米テレビジョン放送方式標準化委員会（ＮＴＳＣ）エンコーダを例示する。更に、映像増幅器１０１６が、映像エンコーダ１０１４及びタッチスクリーンディスプレイ１０１２に結合されている。また、映像ポート１０１８が映像増幅器１０１６に結合されている。図１０の全体図に示されるように、ユニバーサルシリアルバス（ＵＳＢ）コントローラ１０２０が、デジタルベースバンドプロセッサ１００４に結合される。また、ＵＳＢポート１０２２がＵＳＢコントローラ１０２０に結合される。メモリ１０２４及び契約者識別モジュール（ＳＩＭ）カード１０２６がまた、デジタルベースバンドプロセッサ１００４に結合され得る。更に図１０の全体図に示すように、デジタルカメラ１０２８がベースバンドプロセッサ１００４に結合され得る。典型的な実施形態では、デジタルカメラ１０２８は、電荷結合デバイス（ＣＣＤ）カメラ、または相補型金属−酸化物 半導体（ＣＭＯＳ）カメラである。
【００４５】
図１０の全体図に更に示すように、ステレオ音声ＣＯＤＥＣ１０３０がアナログベースバンドプロセッサ１００６に結合され得る。更に、音声増幅器１０３２が、ステレオ音声ＣＯＤＥＣ１０３０に結合され得る。典型的な実施形態では、第１ステレオスピーカ１０３４及び第２ステレオスピーカ１０３６が、音声増幅器１０３２に結合される。マイク増幅器１０３８がまた、ステレオ音声ＣＯＤＥＣ１０３０に結合され得る。更に、マイク１０４０が、マイク増幅器１０３８に結合され得る。特定の実施形態では、周波数変調（ＦＭ）ラジオチューナ１０４２が、ステレオ音声ＣＯＤＥＣ１０３０に結合され得る。また、ＦＭアンテナ１０４４が、ＦＭラジオチューナ１０４２に結合される。更にステレオヘッドフォン１０４６が、ステレオ音声ＣＯＤＥＣ１０３０に結合され得る。
【００４６】
図１０の全体図は更に、アナログベースバンドプロセッサ１００６に結合され得る無線周波数（ＲＦ）送受信機１０４８を例示する。ＲＦスイッチ１０５０は、ＲＦ送受信機１０４８及びＲＦアンテナ１０５２に結合され得る。キーパッド１０５４は、アナログベースバンドプロセッサ１００６に結合され得る。また、マイク付きモノラルヘッドセット１０５６が、アナログベースバンドプロセッサ１００６に結合され得る。更に、バイブレータデバイス１０５８が、アナログベースバンドプロセッサ１００６に結合され得る。図１０の全体図はまた、オンチップシステム１００２に結合され得る電源１０６０を示す。特定の実施形態では、電源１０６０は、携帯電話１０００の種々のコンポーネントに電力を供給する直流（ＤＣ）電源である。更に特定の実施形態では、電源は再充電可能なＤＣバッテリ、または交流（ＡＣ）電源に結合された、ＡＣからＤＣへの変換器から与えられるＤＣ電源である。
【００４７】
図１０の全体図に示すように、タッチスクリーンディスプレイ１０１２、映像ポート１０１８、ＵＳＢポート１０２２、カメラ１０２８、第１ステレオスピーカ１０３４、第２ステレオスピーカ１０３６、マイク１０４０、ＦＭアンテナ１０４４、ステレオヘッドフォン１０４６、ＲＦスイッチ１０４８、ＲＦアンテナ１０５０、キーパッド１０５２、モノラルヘッドセット１０５６、バイブレータ１０５８、及び電源１０６０は、オンチップシステム１００２外部にあり得る。特定の実施形態では、デジタルベースバンドプロセッサ１００４は、マルチモードレジスタファイル１０６０を含んでも良く、マルチモードレジスタファイル１０６０は、例えばマルチモードレジスタファイル１０６０が第１モードで無い際に（すなわち、アクティブスレッドのオペランドを保持しない際に）、分岐予測情報を保持する。特定の実施形態では、ＤＳＰ１００４は、メモリアクセス時の電力消費を削減するため、図５及び６で説明したように、低電力、高歩留まりのメモリ１０６２を含む。別の実施形態では、メモリ１０２４が、図５及び６で説明したような低電力、高歩留まりのメモリであっても良い。
【００４８】
図１１は、無線インターネットプロトコル（ＩＰ）電話１１００の典型的な実施形態を説明する図である。図示するように、無線ＩＰ電話１１００は、デジタルシグナルプロセッサ（ＤＳＰ）１１０４を含むオンチップシステム１１０２を含む。ディスプレイコントローラ１１０６はＤＳＰ１１０４に結合され、ディスプレイ１１０８はディスプレイコントローラ１１０６に結合される。典型的な実施形態では、ディスプレイ１１０８は、液晶ディスプレイ（ＬＣＤ）である。図１１は更に、キーパッド１１１０がＤＳＰ１１０４に結合され得ることを示している。
【００４９】
フラッシュメモリ１１１２は、ＤＳＰ１１０４に結合され得る。シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）１１１４、スタティックランダムアクセスメモリ（ＳＲＡＭ）１１１６、及び電気的に書き込み消去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）１１１８もまた、ＤＳＰ１１０４に結合され得る。図１１の全体図はまた、発光ダイオード（ＬＥＤ）１１２０がＤＳＰ１１０４に結合され得ることを示している。更に、特定の実施形態では、ボイスＣＯＤＥＣ１１２２がＤＳＰ１１０４に結合され得る。増幅器１１２４はボイスＣＯＤＥＣ１１２２に結合され、モノラルスピーカ１１２６が増幅器１１２４に結合され得る。図１１の全体図は更に、ボイスＣＯＤＥＣ１１２２に結合されたモノラルヘッドセット１１２８を例示する。特定の実施形態では、モノラルヘッドセット１１２８は、マイクを含む。
【００５０】
ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）ベースバンドプロセッサ１１３０は、ＤＳＰ１１０４に結合され得る。ＲＦ送受信機１１３２はＷＬＡＮベースバンドプロセッサ１１３０に結合され、ＲＦアンテナ１１３４はＲＦ送受信機１１３２に結合され得る。特定の実施形態では、Bluetooth（登録商標）コントローラ１１３６もまたＤＳＰ１１０４に結合され、Bluetoothアンテナ１１３８がコントローラ１１３６に結合され得る。図１１の全体図はまた、ＵＳＢポート１１４０がＤＳＰ１１０４に結合され得ることを示している。更に、電源１１４２がオンチップシステム１１０２に結合され、無線ＩＰ電話１１００の種々のコンポーネントに電力を供給する。
【００５１】
図１１の全体図に示すように、ディスプレイ１１０８、キーパッド１１１０、ＬＥＤ１１２０、モノラルスピーカ１１２６、モノラルヘッドセット１１２８、ＲＦアンテナ１１３４、Bluetoothアンテナ１１３８、ＵＳＢポート１１４０、及び電源１１４２は、オンチップシステム１１０２外部にあり、オンチップシステム１１０２の１つまたはそれ以上のコンポーネントに結合され得る。特定の実施形態では、ＤＳＰ１１０４は、メモリアクセス時の電力消費を削減するため、図５及び６で説明した低電力、高歩留まりのメモリを含む。別の実施形態では、ＳＤＲＡＭ１１１４及び／またはＳＲＡＭ１１１６が、図５及び６で説明した低電力、高歩留まりのメモリであっても良い。
【００５２】
図１２は、携帯情報端末（ＰＤＡ）１２００の典型的な実施形態を説明する図である。図示するようにＰＤＡ１２００は、デジタルシグナルプロセッサ（ＤＳＰ）１２０４を含むオンチップシステム１２０２を含む。タッチスクリーンコントローラ１２０６及びディスプレイコントローラ１２０８が、ＤＳＰ１２０４に結合される。更に、タッチスクリーンディスプレイ１２１０が、タッチスクリーンコントローラ１２０６に結合され、そしてディスプレイコントローラ１２０８に結合される。図１２の全体図はまた、キーパッド１２１２がＤＳＰ１２０４に結合され得ることを示している。
【００５３】
典型的な実施形態では、ステレオ音声ＣＯＤＥＣ１２２６がＤＳＰ１２０４に結合され得る。第１ステレオ増幅器１２２８はステレオ音声ＣＯＤＥＣ１２２６に結合され、第１ステレオスピーカ１２３０は第１ステレオ増幅器１２２８に結合され得る。更に、マイク増幅器１２３２はステレオ音声ＣＯＤＥＣ１２２６に結合され、マイク１２３４はマイク増幅器１２３２に結合され得る。図１２の全体図は更に、第２ステレオ増幅器１２３６がステレオ音声ＣＯＤＥＣ１２２６に結合され、第２ステレオスピーカ１２３８が第２ステレオ増幅器１２３６に結合され得ることを示している。特定の実施形態では、ステレオヘッドフォン１２４０がまたステレオ音声ＣＯＤＥＣ１２２６に結合され得る。
【００５４】
図１２の全体図はまた、８０２．１１コントローラ１２４２がＤＳＰ１２０４に結合され、８０２．１１アンテナ１２４４が８０２．１１コントローラ１２４２に結合され得ることを例示している。更に、Bluetoothコントローラ１２４６がＤＳＰ１２０４に結合され、Bluetoothアンテナ１２４８がBluetoothコントローラ１２４６に結合され得る。ＵＳＢコントローラ１２５０はＤＳＰ１２０４に結合され、ＵＳＢポート１２５２がＵＳＢコントローラ１２５０に結合され得る。更に、スマートカード１２５４、例えばマルチメディアカード（ＭＭＣ）またはセキュアデジタルカード（ＳＤ）が、ＤＳＰ１２０４に結合され得る。更に、電源１２５６がオンチップシステム１２０２に結合され、ＰＤＡ１２００の種々のコンポーネントに電力を供給し得る。
【００５５】
図１２の全体図に示すように、ディスプレイ１２１０、キーパッド１２１２、ＩｒＤＡポート１２２２、デジタルカメラ１２２４、第１ステレオスピーカ１２３０、マイク１２３４、第２ステレオスピーカ１２３８、ステレオヘッドフォン１２４０、８０２．１１アンテナ１２４４、Bluetoothアンテナ１２４８、ＵＳＢポート１２５２、及び電源１２５０は、オンチップシステム１２０２外部にあって良く、オンチップシステムの１つまたはそれ以上のコンポーネントに結合され得る。典型的な実施形態では、ＤＳＰ１２０４は、メモリアクセス時の電力消費を削減するために、図５及び６で説明した低電力、高歩留まりのメモリ１２６２を含み得る。別の実施形態では、ＳＤＲＡＭ１２１８及び／またはＳＲＡＭ（図示せず）が、図５及び６で説明した低電力、高歩留まりのメモリであっても良い。
【００５６】
図１３は、オーディオファイルプレーヤ（例えばＭＰ３プレーヤ）１３００の典型的な実施形態を説明する図である。図示するようにオーディオファイルプレーヤ１３００は、デジタルシグナルプロセッサ（ＤＳＰ）１３０４を含むオンチップシステム１３０２を含む。ディスプレイコントローラ１３０６はＤＳＰ１３０４に結合され、ディスプレイ１３０８がディスプレイコントローラ１３０６に結合される。特定の実施形態では、ディスプレイ１３０８は液晶ディスプレイ（ＬＣＤ）である。キーパッド１３１０がＤＳＰ１３０４に結合され得る。
【００５７】
図１３の全体図に更に示すように、フラッシュメモリ１３１２及び読み出し専用メモリ（ＲＯＭ）１３１４がＤＳＰ１３０４に結合され得る。更に、特定の実施形態では、音声ＣＯＤＥＣ１３１６がＤＳＰ１３０４に結合され得る。増幅器１３１８が音声ＣＯＤＥＣ１３１６に結合され、モノラルスピーカ１３２０が増幅器１３１８に結合され得る。図１３の全体図は更に、マイク入力１３２２及びステレオ入力１３２４がまた音声ＣＯＤＥＣ１３１６に結合され得ることを示している。特定の実施形態では、ステレオヘッドフォン１３２６がまた、音声ＣＯＤＥＣ１３１６に結合され得る。
【００５８】
ＵＳＢポート１３２８及びスマートカード１３３０がＤＳＰ１３０４に結合され得る。更に、電源１３３２がオンチップシステム１３０２に結合され、オーディオファイルプレーヤ１３００の種々のコンポーネントに電力を供給し得る。
【００５９】
図１３の全体図に示すように、ディスプレイ１３０８、キーパッド１３１０、モノラルスピーカ１３２０、マイク入力１３２２、ステレオ入力１３２４、ステレオヘッドフォン１３２６、ＵＳＢポート１３２８、及び電源１３３２は、オンチップシステム１３０２の外部にあり、オンチップシステム１３０２の１つまたはそれ以上のコンポーネントに結合され得る。特定の実施形態では、ＤＳＰ１３０４は、メモリアクセス期間の電力消費を削減するために、図５及び６で説明した低電力、高歩留まりのメモリ１３６２を含む。別の実施形態では、ＤＳＰ１３０４に結合されたメモリ（図示せず）が、図５及び６で説明した低電力、高歩留まりのメモリであっても良い。
【００６０】
全般
本明細書に開示される発明思想の実施形態の上記説明は、例示と説明の目的のためにのみ与えられ、本明細書に開示された発明思想を、包括的、または開示されたまさにその構成に限定することを意図するものではない。多くの変形及び適応が、本明細書に開示された発明思想の精神及び範囲を逸脱することなく、当業者には明白である。
【図１】
2011503767.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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