(57)【要約】レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されたデータをレベルＢ準拠フォーマットかまたはレベルＡ準拠フォーマットにそれぞれ変換する方法は、レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理することを含む。受信されたレベルＡにフォーマットされたデータを格納デバイスに入力し、かつ、レベルＢにフォーマットされたデータを格納デバイスの出力において読み出すか、または、受信されたレベルＢにフォーマットされたデータを格納デバイスに入力し、かつ、レベルＡにフォーマットされたデータを格納デバイスの出力において読み出す。
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【特許請求の範囲】
【請求項１】
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されるデータをレベルＢ準拠フォーマットかまたはレベルＡ準拠フォーマットにそれぞれ変換する受信器であって、
該受信器は、
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理するフロントエンド回路と、
レベルＡにフォーマットされたデータを受信し、かつ、レベルＢにフォーマットされたデータを読み出すこと、または、レベルＢにフォーマットされたデータを受信し、かつ、レベルＡにフォーマットされたデータを読み出すことを行う格納デバイスと、
レベルＢにフォーマットされたデータが受信されたときに、レベルＡにフォーマットされたデータをさらに処理し出力すること、または、レベルＡにフォーマットされたデータが受信されたときに、レベルＢにフォーマットされたデータを処理し出力することを行うバックエンド回路と
を含む、受信器。
【請求項２】
前記格納デバイスは、ビデオデータの少なくとも２つのラインのキャパシティを有するＦＩＦＯレジスタである、請求項１に記載の受信器。
【請求項３】
前記格納デバイスは、レベルＢのフォーマットにおけるデータをレベルＡのフォーマットにおけるデータに変換するように、ラインマルチプレクサとして動作させられる、請求項１に記載の受信器。
【請求項４】
前記格納デバイスは、レベルＡのフォーマットにおけるデータをレベルＢのフォーマットにおけるデータに変換するように、ラインデマルチプレクサとして動作させられる、請求項１に記載の受信器。
【請求項５】
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されるデータをレベルＢ準拠フォーマットかまたはレベルＡ準拠フォーマットにそれぞれ変換する送信器であって、
該送信器は、
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理するフロントエンド回路と、
レベルＡにフォーマットされたデータを受信し、かつ、レベルＢにフォーマットされたデータを読み出すこと、または、レベルＢにフォーマットされたデータを受信し、かつ、レベルＡにフォーマットされたデータを読み出すことを行う格納デバイスと、
レベルＢにフォーマットされたデータが受信されたときに、レベルＡにフォーマットされたデータを送信のために準備すること、または、レベルＡにフォーマットされたデータが受信されたときに、レベルＢにフォーマットされたデータを送信のために準備することを行うバックエンド回路と
を含む、送信器。
【請求項６】
前記格納デバイスは、ビデオデータの少なくとも２つのラインのキャパシティを有するＦＩＦＯレジスタである、請求項５に記載の送信器。
【請求項７】
前記格納デバイスは、レベルＢのフォーマットにおけるデータをレベルＡのフォーマットにおけるデータに変換するように、ラインマルチプレクサとして動作させられる、請求項５に記載の送信器。
【請求項８】
前記格納デバイスは、レベルＡのフォーマットにおけるデータをレベルＢのフォーマットにおけるデータに変換するように、ラインデマルチプレクサとして動作させられる、請求項５に記載の送信器。
【請求項９】
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されるデータをレベルＢ準拠フォーマットかまたはレベルＡ準拠フォーマットにそれぞれ変換する単一のデバイスにおいて実行される方法であって、
該方法は、
レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理することと、
レベルＡにフォーマットされたデータを該格納デバイスに入力し、かつ、該格納デバイスの出力においてレベルＢにフォーマットされたデータを読み出すこと、または、レベルＢにフォーマットされたデータを該格納デバイスに入力し、かつ、該格納デバイスの出力においてレベルＡにフォーマットされたデータを読み出すことを行うことと、
レベルＢにフォーマットされたデータが受信されたときに、レベルＡにフォーマットされたデータをさらに処理すること、または、レベルＡにフォーマットされたデータが受信されたときに、レベルＢにフォーマットされたデータをさらに処理することを行うことと
を含む、方法。
【請求項１０】
前記方法は、ビデオ送信器において実行される、請求項９に記載の方法。
【請求項１１】
前記入力することおよび前記読み出すことは、ビデオデータの少なくとも２つのラインのキャパシティを有するＦＩＦＯレジスタにおいて実行される、請求項１０に記載の方法。
【請求項１２】
前記格納デバイスは、レベルＢのフォーマットにおけるデータをレベルＡのフォーマットにおけるデータに変換するように、ラインマルチプレクサとして動作させられる、請求項１０に記載の方法。
【請求項１３】
前記格納デバイスは、レベルＡのフォーマットにおけるデータをレベルＢのフォーマットにおけるデータに変換するように、ラインデマルチプレクサとして動作させられる、請求項１０に記載の方法。
【請求項１４】
前記方法は、ビデオ受信器において実行される、請求項９に記載の方法。
【請求項１５】
前記入力することおよび前記読み出すことは、ビデオデータの少なくとも２つのラインのキャパシティを有するＦＩＦＯレジスタにおいて実行される、請求項１４に記載の方法。
【請求項１６】
前記格納デバイスは、レベルＢのフォーマットにおけるデータをレベルＡのドーマットにおけるデータに変換するように、ラインマルチプレクサとして動作させられる、請求項１４に記載の方法。
【請求項１７】
前記格納デバイスは、レベルＡのフォーマットにおけるデータをレベルＢのフォーマットにおけるデータに変換するように、ラインデマルチプレクサとして動作させられる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００８年４月４日に出願された、Ｖｉｄｅｏ  Ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  Ｄｅｓｅｒｉａｌｉｚｅｒ  ｗｉｔｈ  Ｍａｐｐｉｎｇ  Ｃｏｎｖｅｒｓｉｏｎと題する、同時係属中の米国出願第６１／０４２，５４８号に対する利益を主張し、その内容の全体は、あらゆる目的のために、参照により本明細書中に援用される。
【０００２】
（技術分野）
本明細書中に記載されている技術は、概して、デジタルオーディオ／ビデオ信号処理の分野に関する。より具体的には、本明細書は、マッピング変換を実行する能力を有する送信器／受信器を記載している。
【背景技術】
【０００３】
（背景）
３Ｇｂ／ｓにおけるシリアルデジタルインターフェース（ＳＤＩ）は、比較的高いフレームレート（例えば、５０ｆｐｓおよび６０ｆｐｓにおいて１０８０ｐ）、比較的高いビット深度（例えば、コンポーネントごとに１２ビット）における高精細度のコンテンツの生成および送信を可能にし、そして、Ｒ’Ｇ’Ｂ’および４：４：４：４処理に対するサポートを提供するために、導入された。シリアルデジタル形式においてこれらのビデオフォーマットを送信するための帯域幅要求は、単一ＳＭＴＰＥ２９２Ｍインターフェースの能力を超過する。この問題に対する１つの解決策は、ＳＭＰＴＥ３７２Ｍにおいて規定されている２つのＳＭＰＴＥ２９２Ｍ  １．５Ｇｂ／ｓｅｃリンク（すなわち、デュアルリンク）を用いることである。しかしながら、デュアルリンクインターフェースは、各１．５Ｇｂ／ｓｅｃリンクをサポートするために２セットの半導体デバイスが要求されるので、実装するためには高価である。追加的な複雑性が、ＳＭＰＴＥ３７２Ｍごとに１０８０ｐデータをフォーマットすることによって導入される。なぜならば、データは、送信のためにライン逆多重化され、そして、画像処理および表示の前に再多重化されなければならないからである。
【０００４】
３Ｇｂ／ｓｅｃ  ＳＤＩに対するデータマッピング規格は、ＳＭＰＴＥ４２５Ｍにおいて定義されている。この規格内で、レベルＡは直接画像フォーマット（コンポーネント）マッピングを表し、ビデオ信号コンポーネント（Ｒ、Ｇ、ＢまたはＹ、Ｃｂ、Ｃｒ）は、２つの１０ビットパラレルデータストリームに直接的にマッピングされる。規格内で、レベルＢは２ｘＳＭＰＴＥ２９２Ｍ  ＨＤ  ＳＤＩマッピングを表し、これは、ＳＭＰＴＥ２９２Ｍと適合するように構成された、同じラインおよびフレーム構造の２つのパラレルな１０ビットインターフェースの送信を可能にする。レベルＢはまた、デュアルリンクビデオに対するサポートを含む。
【０００５】
レベルＡのマッピングは、送信器および受信器が、コンポーネント形式におけるビデオデータを取り扱い、そして、例えば画像プロセッサ等のその他のレベルＡ準拠機器と直接的にインターフェースをとることを可能にするという利点を有する。レベルＢのマッピングは、３Ｇｂ／ｓｅｃ  ＳＤＩリンクとデュアルリンク機器との間の容易な変換を可能にするという利点を有する。しかしながら、レベルＡにフォーマットされたデータは各ビデオコンポーントを個別的に保持し、その一方で、レベルＢにフォーマットされたデータはそのようなことを行わないので、２つのマッピング選択肢の間には基本的な非互換性が存在する。顧客のビデオシステムが２つのマッピングフォーマットの間での変換を要求する場合、これは、多大なハードウェアリソースを要求する重要な仕事になる。
【０００６】
シリアライザが、レベルＡのフォーマットからレベルＢのフォーマットへのマッピング変換を実行する能力をその内部に有していない場合、２次デバイス（例えばＦＰＧＡ等）が、顧客のシステムにおいて、レベルＢのシリアルリンクとのインターフェースを可能にすることが要求される。このＦＰＧＡに対する要求を排除することは、顧客のシステムのコストを低減し、そして、システム全体を単純化する。同様に、受信器が、レベルＢのフォーマットからレベルＡのフォーマットへのマッピング変換を実行する能力をその内部に有していない場合、２次デバイス（例えばＦＰＧＡ等）が、顧客のシステムにおいて、画像プロセッサとのインターフェースを取ることを可能にすることが要求され得る。また、このＦＰＧＡに対する要求を排除することは、顧客のシステムのコストを低減し、そして、システム全体を単純化する。
【０００７】
市場において、３Ｇｂ／ｓｅｃ  ＳＤＩビデオのシングルリンクからデュアルリンクへの変換およびその逆の変換を可能にする解決策が存在するが、既存の解決策は、レベルＢとレベルＡとの間のマッピングを変換する能力をサポートしていない。
【発明の概要】
【課題を解決するための手段】
【０００８】
本開示は、一実施形態において、レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されたデータをレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにそれぞれ変換する単一のデバイスにおいて実行される方法に関している。方法は、レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理することを含む。受信されたレベルＡにフォーマットされたデータを格納デバイスに入力し、かつ、格納デバイスの出力においてレベルＢにフォーマットされたデータを読み出すか、または、レベルＢにフォーマットされたデータを格納デバイスに入力し、かつ、格納デバイスの出力においてレベルＡにフォーマットされたデータを読み出す。バックエンド回路は、レベルＢにフォーマットされたデータが受信されたときに、レベルＡにフォーマットされたデータをさらに処理するか、または、レベルＡにフォーマットされたデータが受信されたときに、レベルＢにフォーマットされたデータをさらに処理する。格納デバイスは、レベルＢのフォーマットにおけるデータをレベルＡのフォーマットにおけるデータに変換するように、ラインマルチプレクサとして動作させられ、レベルＡのフォーマットにおけるデータをレベルＢのフォーマットにおけるデータに変換するように、ラインデマルチプレクサとして動作させられる。
【０００９】
本開示はまた、レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットかまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットにおいて受信されたデータをレベルＢの準拠フォーマットかまたはレベルＡの準拠フォーマットにそれぞれ変換する受信器／送信器にも関する。受信器／送信器は、レベルＡのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットまたはレベルＢのＳＭＰＴＥ  ４２５Ｍ準拠フォーマットのうちの１つにおいてデータを受信し処理するフロントエンド回路を含む。格納デバイスは、処理されたレベルＡにフォーマットされたデータを入力として受信し、かつ、レベルＢにフォーマットされたデータを読み出すか、または、レベルＢにフォーマットされたデータを入力として受信し、かつ、レベルＡにフォーマットされたデータを読み出す。バックエンド回路は、レベルＢにフォーマットされたデータが受信されたときに、レベルＡにフォーマットされたデータをさらに処理し出力／送信すること、または、レベルＡのフォーマットさせれたデータが受信されたときに、レベルＢにフォーマットされたデータをさらに処理し出力／送信することを行うために提供される。
【００１０】
本明細書中に記載される改善の１つの利益は、送信器におけるレベルＡからレベルＢへの変換の場合は、送信器（シリアライザ）がコンポーネントフォーマット（レベルＡのマッピング）において画像プロセッサ（１０８０ｐの解像度）からビデオデータを受信し、それをレベルＢのフォーマットにおいて送信することができるというところにある。本明細書中に記載される改善の別の利益は、レベルＢからレベルＡへの変換の場合は、受信器がレベルＢのフォーマットにおいてシリアルデータを受信し、それをパラレルコンポーネントフォーマット（レベルＡのマッピング）に変換することにより、画像プロセッサとシームレスにインターフェースを取ることができるというところにある。これらの利点および利益等は、以下の記載から理解される。
【図面の簡単な説明】
【００１１】
本開示が容易に理解され容易に実施されるようにするために、本開示は、以下の図面に関連して、例示を目的とするが限定を目的とせずに、記載される。
【図１Ａ】図１Ａおよび１Ｂは、ＳＭＰＴＥ  ３２５ＭのレベルＡに従ってフォーマットされたデータの例である。
【図１Ｂ】図１Ａおよび１Ｂは、ＳＭＰＴＥ  ３２５ＭのレベルＡに従ってフォーマットされたデータの例である。
【図２Ａ】図２Ａおよび２Ｂは、ＳＭＴＰＥ  ３２５ＭのレベルＢに従ってフォーマットされたデータの例である。図２において、データストリームは３７２Ｍラインインターリーブされている。
【図２Ｂ】図２Ａおよび２Ｂは、ＳＭＴＰＥ  ３２５ＭのレベルＢに従ってフォーマットされたデータの例である。図２において、データストリームは３７２Ｍラインインターリーブされている。
【図３】図３は、本開示の概念が適用され得るカメラキャプチャアプリケーションの例のブロック図である。
【図４】図４は、本開示の概念が適用され得るディスプレイアプリケーションの例のブロック図である。
【図５Ａ】図５Ａは、本開示の概念に従う、レベルＢからレベルＡへのデータの変換を組み込んでいる受信器を示すブロック図である。図５Ｂ〜５Ｄは、図５Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図５Ｂ】図５Ａは、本開示の概念に従う、レベルＢからレベルＡへのデータの変換を組み込んでいる受信器を示すブロック図である。図５Ｂ〜５Ｄは、図５Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図５Ｃ】図５Ａは、本開示の概念に従う、レベルＢからレベルＡへのデータの変換を組み込んでいる受信器を示すブロック図である。図５Ｂ〜５Ｄは、図５Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図５Ｄ】図５Ａは、本開示の概念に従う、レベルＢからレベルＡへのデータの変換を組み込んでいる受信器を示すブロック図である。図５Ｂ〜５Ｄは、図５Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図６Ａ】図６Ａは、本開示の概念に従う、レベルＡからレベルＢへのデータのへの変換を組み込んでいる受信器を示すブロック図である。図６Ｂ〜６Ｄは、図６Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図６Ｂ】図６Ａは、本開示の概念に従う、レベルＡからレベルＢへのデータのへの変換を組み込んでいる受信器を示すブロック図である。図６Ｂ〜６Ｄは、図６Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図６Ｃ】図６Ａは、本開示の概念に従う、レベルＡからレベルＢへのデータのへの変換を組み込んでいる受信器を示すブロック図である。図６Ｂ〜６Ｄは、図６Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図６Ｄ】図６Ａは、本開示の概念に従う、レベルＡからレベルＢへのデータのへの変換を組み込んでいる受信器を示すブロック図である。図６Ｂ〜６Ｄは、図６Ａのブロック図における様々なポイントにおけるデータストリームを示している。
【図７Ａ−１】図７Ａは、３７２Ｍに従ってラインインターリーブされたレベルＢにフォーマットされたデータを示しており、その一方で、図７Ｂは、逆多重化された図７Ａのデータを示している。
【図７Ａ−２】図７Ａは、３７２Ｍに従ってラインインターリーブされたレベルＢにフォーマットされたデータを示しており、その一方で、図７Ｂは、逆多重化された図７Ａのデータを示している。
【図７Ｂ−１】図７Ａは、３７２Ｍに従ってラインインターリーブされたレベルＢにフォーマットされたデータを示しており、その一方で、図７Ｂは、逆多重化された図７Ａのデータを示している。
【図７Ｂ−２】図７Ａは、３７２Ｍに従ってラインインターリーブされたレベルＢにフォーマットされたデータを示しており、その一方で、図７Ｂは、逆多重化された図７Ａのデータを示している。
【図８】図８は、本開示に従う、ラインインターリービングの概念を示している。
【図９−１】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図９−２】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図９−３】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図９−４】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図９−５】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図９−６】図９Ａおよび９Ｂは、図８の概念に従う、リンクＡおよびリンクＢのラインインターリービングの例を示している。
【図１０】図１０は、本開示の概念に従う、データのレベルＡからレベルＢへの変換を組み込んでいる送信器を示すブロック図である。
【図１１】図１１Ａおよび１１Ｂは、図１０の送信器のスクランブルされていない出力を示している。
【図１２】図１２は、本開示の概念に従う、データのレベルＢからレベルＡへの変換を組み込んでいる送信器を示すブロック図である。
【発明を実施するための形態】
【００１２】
（詳細な説明）
本明細書中に記載される発明は、送信器／受信器であり、この送信器／受信器は、ＳＭＰＴＥ  ４２５Ｍに従ってフォーマットされた３Ｇｂ／ｓｅｃ  ＳＤＩデータを、（１）レベルＡのマッピングフォーマットからレベルＢへのマッピングフォーマットへの変換、および（２）レベルＢのマッピングフォーマットからレベルＡのマッピングフォーマットへの変換、のように再マッピングする能力を有する。
【００１３】
レベルＡは、直接画像フォーマットのマッピングを表し、ビデオ信号コンポーネント（Ｒ、Ｇ、ＢまたはＹ、Ｃｂ、Ｃｒ）は、図１Ａおよび１Ｂに示されているように、２つの１０ビットパラレルデータストリーム（データストリーム１およびデータストリーム２）に直接的にマッピングされる。
【００１４】
レベルＢは、２ｘＳＭＰＴＥ  ２９２Ｍ  ＨＤ  ＳＤＩマッピングを表し、これは、ＳＭＰＴＥ  ２９２Ｍと適合するように構成された、同じラインおよびフレーム構造の２つのパラレルな１０ビットインターフェースの送信を可能にする。ＳＭＰＴＥ  ３７２Ｍデュアルリンクマッピングの場合（図２Ａおよび２Ｂに示されている）、データストリーム１は、リンクＡのインターフェースの１０ビットデータワードを含んでおり、データストリーム２は、リンクＢのインターフェースのデータワードの全てを含んでいる。１０８０ｐ  ４：２：２  １０ビットビデオデータが毎秒５０または６０フレームにおいて実行する場合、ＹＣｂＣｒフォーマット（４：２：２Ｐ）におけるデータは、２つのデータストリームへとシーケンシャルに（ｓｅｑｕｅｎｔｉａｌｌｙ）、トランスペアレントに分割されたラインであり、図２に示されているように、各々はＳＭＰＴＥ  ２９２Ｍによって転送され得る４：２：２コンポーネントの信号に等しい。
【００１５】
本明細書中に記載される改善の１つの利益は、送信器におけるレベルＡからレベルＢの変換の場合、送信器（シリアライザ）がコンポーネントフォーマット（レベルＡのマッピング）において画像プロセッサ（１０８０ｐの解像度）からビデオデータを受信し、それをレベルＢのフォーマットにおいて送信することができ、その結果、それがデュアルリンク機器とシームレスにインターフェースを取ることができるというところにある。カメラキャプチャアプリケーション１０の例が図３に示されている。
【００１６】
図３において、マイクロフォン１２とカメラの光学素子１４とは、アナログデジタル変換器１６と電荷結合素子１８とを介して、オーディオプロセッサ２０とビデオプロセッサ２２とにそれぞれインターフェースを取る。オーディオプロセッサ２０およびビデオプロセッサ２２の各々は、コンポーネントフォーマット（レベルＡのマッピング）において、送信器２４にデータを提供する。以下で記載されるように、送信器２４は、通信リンクを介する送信のために、レベルＡにフォーマットされたデータをレベルＢにフォーマットされたデータに変換する。送信器（以下に記載）もまた開示され、この送信器は、レベルＢにフォーマットされたデータをレベルＡにフォーマットされたデータに変換することが可能である。図３の記載を完了するに当たり、ビデオプロセッサ２２は、格納デバイス２６と通信し、これは、当業者にとって公知である任意の形態を取り得る。
【００１７】
本明細書中に記載される改善の別の顕著な利益は、レベルＢからレベルＡへの変換の場合は、受信器がレベルＢのフォーマットにおけるシリアルデータを受信し、それをパラレルコンポーネントフォーマット（レベルＡのマッピング）に変換することにより、画像プロセッサとシームレスにインターフェースを取ることができるというところにある。送信器がレベルＢからレベルＡへの変換を実行する場合、送信器は、レベルＢのフォーマットにおいてパラレルデータを受信し、それをレベルＡのフォーマットに変換することにより、シングルリンク３Ｇ機器とインターフェースを取ることができる。モニタディスプレイアプリケーション３０の例が図４に示されている。
【００１８】
図４において、データ信号は、イコライザ３４を介して受信器３２に入力される。受信器は、図５Ａおよび５Ｂに関連して以下で記載されるように、受信されたデータを処理し、処理されたデータをオーディオセレクタ３６およびビデオプロセッサ３８に出力する。オーディオセレクタ３６は、デジタルアナログ変換器４４および４６を介して、スピーカ４０および４２にそれぞれ信号を提供する。ビデオプロセッサ３８は、信号をディスプレイ４８に提供する。
【００１９】
いずれかのデバイスにおけるレベルＡからレベルＢへのマッピング変換またはその逆の変換は、（１）システムにおいて外部の高価な回路（すなわちＦＰＧＡ）に対する必要性をなくす、または（２）システムにおいて既に存在するＦＰＧＡにおける既存のリソースを自由にし、これは、顧客が、ＦＰＧＡにおけるその他の高優先度の機能を実行し、その一方で、ルーティング密度を低減することを可能にし、タイミングクロージャ（ｔｉｍｉｎｇ  ｃｌｏｓｕｒｅ）を改善し、そして、システム開発時間の全体を低減する。さらに、受信器において実装されるレベルＢからレベルＡへの変換は、「シームレス」な態様で、（ＳＭＰＴＥ  ＲＰ１６８に従い、１つのレベルＢの３Ｇｂ／ｓｅｃリンクから別のレベルＢの３Ｇｂ／ｓｅｃリンクまで）アップストリームの同期ビデオスイッチを取り扱い、その結果、ビデオシステムは、出力タイミング基準信号における不連続性またはビデオコンテンツの損壊を観察しないことになり得る。
【００２０】
図５Ａにおいて、受信器５０におけるレベルＢからレベルＡへの変換が示される。リンクＡおよびリンクＢが送信器において位相アライン（ｐｈａｓｅ−ａｌｉｇｎ）され、そして、同じビデオストリームの一部であるということを想定する。受信された信号は、５２において示されているように、シリアルからパラレルへの変換のために、シリアルパラレル変換器に入力される。パラレルデータは、５４において、デスクランブルされワードアライン（ｗｏｒｄ  ａｌｉｇｎ）される。そして、データは、５６においてデュアルリンク検出器に入力され、これは、データをリンクＡのデータとリンクＢのデータとに分離する。リンクＡのデータ（図５Ｂに示されている）は、Ｙ／Ｃデマルチプレクサ５８に入力され、デマルチプレクサ５８に出力が図５Ｃにおいて示されている。リンクＢのデータは、Ｙ／Ｃデマルチプレクサ６０に入力される。デマルチプレクサ５８および６０の各々は、デュアルリンク検出器５６によって提供されるイネーブル信号に応答する。タイミング基準情報は、６２においてリンクＡから抽出され、その一方で、タイミング基準情報は、６４においてリンクＢから抽出される。ライン数抽出（ｌｉｎｅｎｕｍｂｅｒ  ｅｘｔｒａｃｔｉｏｎ）は、６６においてリンクＡ上で実行される。ここで、ＳＭＰＴＥ３７２Ｍにおいて規定されているＳＭＰＴＥ２９２Ｍデジタルインターフェースに従ってリンクが埋め込まれているので、各ラインは同一のライン数を含んでいるということに留意されたい。必要に応じて、さらなるダウンストリームのフォーマッティング機能のために、付随データフラッグ検出は、６８においてリンクＡ上で実行され、７０においてリンクＢ上で実行される。
【００２１】
タイミング基準信号（ＴＲＳ）、付随（ＡＮＣ）フラッグ、リンクＡおよびリンクＢのデータは、２ページのＦＩＦＯ７２においてライン多重化され、その結果、リンクＡおよびリンクＢからのデータコンテンツは、入力パラレルデータレートの２倍で、連続的に組み立てられる。この態様で動作されることが可能な任意のタイプの格納デバイスまたはその他のハードウェアは、ＦＩＦＯ７２に対して用いられ得る。ＦＩＦＯ７２によって実行されるラインマルチプレクシングは、図８、９Ａ、９Ｂにおいて示されている。図８は、ラインインターリービングの概念を示しており、その一方で、図９Ａおよび９Ｂは、リンクＡおよびリンクＢのコンポーネントのラインインターリービングの例を示している。
【００２２】
図５Ａを参照すると、ライン数は、７４において示されているように、ライン数生成器によって生成される。タイミング基準信号は、ラインカウンタをトリガするために用いられ、このラインカウンタは、７６において、ＳＭＰＴＥ４２５Ｍに従ってライン数生成器７４によって生成された正しいライン数を基準として入力ラインカウントに埋め込む。その後、レベルＡのフォーマッティングの方式は、ブロック７８によって表されているようにアドレスされる。この態様において、レベルＡのデータは、図５Ｄにおいて示されているように、受信器５０によって生成される。図５Ａにおいて、ＦＩＦＯ７２の入力側における全てのコンポーネントは、フロントエンド回路として考えられ得、その一方で、ＦＩＦＯ７２の読み出し側における全てのコンポーネントは、バックエンド回路として考えられ得る。
【００２３】
図６Ａは、本開示の概念に従う、レベルＡからレベルＢへのデータの変換を組み込んでいる受信器８０を示している。コンポーネントおよび信号経路の数は、受信器５０におけるように、受信器８０において同じである。適切な場合、同じコンポーネントおよび機能を示すために、同じ参照番号が用いられる。以下の議論は、受信器８０と受信器５０との間の相違を概説している。
【００２４】
図６Ａにおいて、デュアルリンク検出５６は、２つのデータストリームを生成し、これらは、ストリーム１およびストリーム２として図中に示されている。図６Ａにおいて示されているレベルＡからレベルＢへの変換において、Ｙ／Ｃデマルチプレクサ５８および６０は、動作しない。データストリーム１は、図６Ｂにおいて示されている。タイミング基準信号（ＴＲＳ）、付随（ＡＮＣ）フラッグ、データストリーム１および２は、ＦＩＦＯ７２においてライン逆多重化され、その結果、各データストリームからのデータコンテンツは、図６Ｃにおいて示されているように偶数ライン（リンクＡ）および奇数ライン（リンクＢ）に分割される。同じ２ページのＦＩＦＯ７２（またはその他のハードウェア）は、前のように利用され得るが、実行される動作はライン多重化とは逆のライン逆多重化なので、構成は異なり得る。前のように、タイミング信号情報は、ＴＲＳをトリガするために用いられ、ライン数挿入機能８２および８４は、ＳＭＰＴＥ  ３７２Ｍに従って正しいライン数を埋め込む。各リンクのコンポーネントは、ＳＭＰＴＥ３７２Ｍに従って、ピクセル多重化されることにより、レベルＢ準拠出力を形成する。レベルＢのフォーマッティング方式は、ブロック８６によって示されているように扱われる。
【００２５】
図７Ａは、レベルＢのフォーマット、３７２Ｍラインインターリーブされたデータラインを示しており、その一方で、図７Ｂは、図７Ａにおいて示されているレベルＢのデータストリームの各リンクがどのように逆多重化されるのかを示している。これは、主にＡＮＣおよび各コンポーネント上のエラー処理に対して行われ、個々のＹおよびＣコンポーネントの容易な組み立てという追加的な利益を有する。
【００２６】
図５Ａの例において、リンクＡおよびリンクＢに対する、これらのそれぞれのパラレルコンポーネント形式におけるＦＩＦＯ７２の書き込み周波数は、７５ＭＨｚであり得、２つの多重化されたレベルＡのコンポーネントに対する読み出し側の周波数は、１５０ＭＨｚであり得る。
【００２７】
Ｎがライン当たりのピクセルの数を表す場合、アドレス書き込み／読み出しシーケンスは、以下の通りである。
【００２８】
【表１】
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１０８０ｐデータに対するライン深度要求は、１０８０ｐ／５０データに対して２６４０ワードであり、１０８０ｐ／６０データに対して２２００ワードである。リンク当たり追加的な８００ワードが、同期ビデオスイッチングをサポートするために用いられる。ＲＰ１６８において定義されるスイッチポイントは、アクティブエリアを１０μｓまで長くし、さらなる８００ワードは、ＦＩＦＯがチャネルスキューの追加的な１０．７μｓを吸収することを可能にする。よって、ＦＩＦＯが取り扱いのために必要とする最大ライン深度は、２６４０＋８００＝３４４０ワードである。
【００２９】
しかしながら、各ラインはそれが送信される前に完全にバッファされる（ｃｏｍｐｌｅｔｅｌｙ  ｂｕｆｆｅｒｅｄ）ことを必要とするので、ＦＩＦＯ７２のキャパシティは、上述のライン深度が２倍になることを必要とする。これは、ページモードＦＩＦＯとして公知である。例えば、ＦＩＦＯの構成は、ライン４および５をＦＩＦＯの「２ページ」に書き込み、その一方で、同時に「１ページ」からライン２および３を読み出すような構成である。
【００３０】
よって、全体のＦＩＦＯ深度は、２ｘ［２６４０＋８００］＝６８８０ワードであり得る。各ワードは、各リンクに対するＹおよびＣデータ（コンポーネント当たり１０ビット）と任意の制御およびタイミングデータ、例えば、ＡＮＣフラグおよびタイミング基準信号とを含み得る。よって、ＦＩＦＯにおける各ワードの全ビット幅は、
Ｙデータ（リンクＡ）＋Ｃデータ（リンクＡ）＋Ｙデータ（リンクＢ）＋Ｃデータ（リンクＢ）＋ＹＡＮＣ（リンクＡ）＋ＣＡＮＣ（リンクＡ）＋ＹＡＮＣ（リンクＢ）＋ＣＡＮＣ（リンクＢ）＋Ｈ＋Ｖ＝４６ビット
である。
【００３１】
Ｆは、プログレッシブビデオに対する出力において０に設定されるので、格納される必要がないということが理解されるべきである。よって、全ＦＩＦＯサイズは、６８８０ワードｘ４６ビット＝３１６，４８０ビット〜３９ｋＢであり得る。一般的に、ＦＩＦＯは、ビデオデータの少なくとも２つのラインに適応するサイズであり得、好適には、同期スイッチに適用するための適切な空間であり得る。
【００３２】
図１０は、送信器９０におけるレベルＢからレベルＡへのデータの変換の例である。
【００３３】
レベルＡからレベルＢへの変換の前に、適切なタイミング情報が、入力データから抽出されるか、または、外的に提供され、それにより、データおよびタイミング情報がブロック９２の入力において提供されることが想定され、これは、ライン逆多重化を実行するように動作させられる２ページＦＩＦＯまたはその他のハードウェアであり得る。タイミング生成も同様に送信器の機能である。
【００３４】
図１において示されているレベルＡのデータは、ＦＩＦＯ９２によって、図２において示されているレベルＢのデータに変換される。ブロック９４によって表されているＹ／Ｃ逆多重化機能の後に、結果として得られるＡリンクおよびＢリンクの各々は、入力データレートの半分における処理のために、図７Ｂにおいて示されているレベルＢの逆多重化フォーマットにおいて後続の処理機能に提供される。この時点の後に、各リンクは、同一のリンク数を含む。なぜならば、それらが、ＳＭＰＴＥ  ３７２Ｍにおいて規定されているＳＭＰＴＥ  ２９２Ｍデジタルインターフェースに従って埋め込まれるからである。
【００３５】
ＴＲＳ情報は、ブロック９６、９６’によって示されているように、結果として得られるリンクの各々に個別的に埋め込まれ、その後に、ビデオ情報が、ブロック９８、９８’によって示されているように、ＳＭＰＴＥ３５２Ｍ規格において規定されているように埋め込まれる。付随データは、ブロック１００、１００’によって示されているように、リンクのうちのいずれか一方（両方ではない）に挿入され得る。送信器９０は、ブロック１０２、１０２’において、各リンクに対してラインＣＲＣを再計算する。
【００３６】
ＣＲＣ再計算に続いて、各リンクに対するデータは、ブロック１０４、１０４’においてＹ／Ｃ多重化されるので、レベルＢの両方のリンクは１０ビットの多重化されたフォーマットである。２つのデータストリームは、スクランブラ１０６において組み合わされスクランブルされる。スクランブルされたデータストリームは、１０８において、スクランブルされ、そして、ビット多重化され、その結果、１０ビットデータストリームになる。最終出力は、図１１Ａおよび１１Ｂにおいて示されているようにフォーマットされる。
【００３７】
結果として得られる１０ビットデータストリームは、ＳＭＰＴＥ  ４２４Ｍに従ってブロック１１０においてシリアルデータストリームに変換され、３Ｇｂｓ  ＳＤＩリンクを介して送信される。
【００３８】
送信器の最後のパラレルステージにおいて実行されるＹ／Ｃ多重化およびピクセル多重化の両方は、最小待ち時間ＦＩＦＯを用いて実行され得るので、デバイスの待ち時間は最小になる。上述した受信器と同様に、ＦＩＦＯ９２の入力側における全てのコンポーネントは、フロントエンド回路として考えられ得、その一方で、ＦＩＦＯ９２の出力または読み出し側における全てのコンポーネントは、バックエンド回路として考えられ得る。
【００３９】
図１２は、本開示の概念に従う、レベルＢからレベルＡへの変換を組み込んでいる送信器１１２を示すブロック図である。送信器１１２におけるコンポーネントが、送信器９０のコンポーネントと同じ機能を提供する場合、同じ参照番号が用いられる。図１２の送信器１１２は、レベルＢのデータを受信することが可能なので、送信器１１２のフロントエンドは、図１０において示されている送信器９０のフロントエンドとは幾分異なる。図１２において、リンクＡおよびリンクＢのレベルＢのデータは、ＦＩＦＯ１１４、１１４’においてそれぞれ受信され、Ｙ／Ｃでスクランブリング機能が実行される。その後、ＴＲＳ検出が１１６、１１６’において実行され、その後、標準的検出が１１８において実行される。ＦＩＦＯ１２０は、リンクＡおよびリンクＢのレベルＢのデータをＦＶＨ情報と共に受信し、その結果、アライメントが実行され得る。パケット抽出は、ブロック１２２、１２２’によって示されているように、適切なハードウェアによって、それぞれリンクＡおよびリンクＢ上で実行される。その後、レベルＢからレベルＡへの変換およびライン多重化が、例えば、２ページＦＩＦＯ１２４によって実行される。２ページＦＩＦＯ１２４は、図１０の送信器９０において見出されるＦＩＦＯ９２に対する構成と同様の構成であり得るが、異なって動作させられる。そして、ＦＩＦＯ１２４の出力は、図１０に関連して既に記載されたように、送信準備プロセスを介して処理される。
【００４０】
レベルＢの機器は、例えば画像プロセッサ等の機器とインターフェースを取るために、ライン多重化／逆多重化ならびに１０８０ｐデータのさらなるフォーマッティングを要求するので、実装するためには複雑である。ライン多重化／逆多重化機能は、外部ＦＰＧＡにおいて大きなラインバッファが実装されることを要求し、これには、ＦＰＧＡリソースの観点でコストがかかり、ＦＰＧＡ内でのメモリおよびロジックの利用が増大するのに伴って、ルーティングおよびタイミングクロージャの間に、過剰な負担を引き起こし得る。
【００４１】
先に進むと、顧客は、高帯域幅ＨＤＴＶフォーマットを送信およびルーティングするためのコストを低減するために、自らの３Ｇｂ／ｓｅｃ設備をより優れたレベルＡのマッピングモードへと改変する必要がある。しかしながら、当該技術分野において多大な量のデュアルリンク機器が既に存在しており、アップグレードされたシステムは、レガシー機器と依然としてインターフェースを取る必要があり得る。
【００４２】
本明細書中に記載された受信器のうちの１つは、受信器におけるレベルＢからレベルＡへのマッピング機能を実行することにおいて、少なくとも２つの利益、すなわち、（１）この変換を実行するために２次的なデバイス（例えばＦＰＧＡ等）に対する必要性を排除し、システムコストを低減すること、および（２）多重化／逆多重化のために多量のメモリを用いるという要求を回避することにより、システムに既に存在するＦＰＧＡにおける多大なリソースを自由にすること、を有する。
【００４３】
この利益は、顧客が、ＦＰＧＡにおけるその他の高優先度の機能を実行し、その一方で、ルーティング密度を低減することを可能にし、タイミングクロージャを改善し、そして、システム全体の開発時間を低減する。
【００４４】
本明細書中に記載された送信器のうちの１つは、送信器におけるレベルＡからレベルＢへのマッピング機能を実行することにおいて、少なくとも２つの利益、すなわち、（１）この変換を実行するために２次的なデバイス（例えばＦＰＧＡ等）に対する必要性を排除し、システムコストを低減すること、および（２）多重化／逆多重化のために多量のメモリを用いるという要求を回避することにより、システムに既に存在するＦＰＧＡにおける多大なリソースを自由にすること、を有する。
【００４５】
これらの利益は、顧客が、ＦＰＧＡにおけるその他の高優先度の機能を実行し、その一方で、ルーティング密度を低減することを可能にし、タイミングクロージャを改善し、そして、システム全体の開発時間を低減する。
【００４６】
本開示は、１つ以上の実施形態に関連して方法および装置を記載してきたが、多数の改変および変形が可能である。例えば、上記で記載された方法の１つ以上のステップは、異なる順序で実行され得るが、依然として所望の結果を達成する。以下の特許請求の範囲は、このような改変および変形の全てを包含することを意図されている。
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図６Ａ】
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【図７Ａ−１】
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【図７Ａ−２】
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【図７Ｂ−１】
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【図７Ｂ−２】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図９−５】
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【図９−６】
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【図１０】
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【図１２】
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【国際調査報告】
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