(57)【要約】  スピントランスファトルクメモリ装置および非破壊自己参照読取スキームが説明される。スピントランスファトルクメモリを自己参照読取する１つの方法は、磁気トンネル接合データセルに第１の読取電流を印加すること、第１のビットライン読取電圧を形成すること、および第１のビットライン読取電圧を第１の電圧記憶装置に記憶することを含む。磁気トンネル接合データセルは、第１の抵抗状態を有する。そして、方法は、第１の抵抗状態を有する磁気トンネル接合データセルに第２の読取電流を印加すること、第２のビットライン読取電圧を形成すること、および第２のビットライン読取電圧を第２の電圧記憶装置に記憶することを含む。第１の読取電流は第２の読取電流よりも小さい。そして、記憶された第１のビットライン読取電圧は、記憶された第２のビットライン読取電圧と比較されて、磁気トンネル接合データセルの第１の抵抗状態が、高抵抗状態であるか低抵抗状態であるかを決定する。
2011526046.tif 000002
【特許請求の範囲】
【請求項１】
スピントランスファトルクメモリユニットの非破壊自己参照読取の方法であって、
磁気トンネル接合データセルに第１の読取電流を印加するとともに、第１のビットライン読取電圧を形成するステップを備え、
前記磁気トンネル接合データセルは、第１の抵抗状態を有し、
前記方法は、
第１の電圧記憶装置に前記第１のビットライン読取電圧を記憶するステップと、
前記第１の抵抗状態を有する前記磁気トンネル接合データセルに第２の読取電流を印加するとともに、第２のビットライン読取電圧を形成するステップとをさらに備え、
前記第１の読取電流は、前記第２の読取電流より小さく、
前記方法は、
第２の電圧記憶装置に前記第２のビットライン読取電圧を記憶するステップと、
前記磁気トンネル接合データセルの前記第１の抵抗状態が高抵抗状態であったか、低抵抗状態であったかを決定するために、記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップとをさらに備える、方法。
【請求項２】
前記記憶するステップは、
前記第２のビットライン読取電圧を第２の電圧記憶装置および第３の電圧記憶装置に記憶するステップを含み、
前記第２の電圧記憶装置および前記第３の電圧記憶装置は、電気的に直列に接続される、請求項１に記載の方法。
【請求項３】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧と実質的に同じか、あるいはより小さい場合は、前記第１の抵抗状態は、低抵抗状態であると決定される、請求項１に記載の方法。
【請求項４】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より大きい、あるいは実質的に同じでない場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項５】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より１０％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項６】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より２５％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項７】
前記第１の読取電流は、前記第２の読取電流の４０％から６０％である、請求項１に記載の方法。
【請求項８】
前記第２の読取電流は、前記第２のビットライン読取電圧を、前記磁気トンネル接合データセルの低抵抗状態電圧値と高抵抗状態電圧値との平均値に形成する、請求項１に記載の方法。
【請求項９】
前記第２の読取電流は最大読取電流である、請求項１に記載の方法。
【請求項１０】
前記第２の電圧記憶装置は、第２のキャパシタンス値を有し、
前記第３の電圧記憶装置は、第３のキャパシタンス値を有し、
前記第２のキャパシタンス値は、前記第３のキャパシタンス値と実質的に同じである、請求項２に記載の方法。
【請求項１１】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
前記記憶された前記第２のビットライン読取電圧は、前記第２の電圧記憶装置と前記第３の電圧記憶装置との間の電気的に中間のノードにおいて検出される、請求項１に記載の方法。
【請求項１２】
スピントランスファトルクメモリユニットの自己参照読取の方法であって、
磁気トンネル接合データセルに第１の読取電流を印加するとともに、第１のビットライン読取電圧を形成するステップを備え、
前記磁気トンネル接合データセルは、第１の抵抗状態を有し、
前記方法は、
第１のキャパシタに前記第１のビットライン読取電圧を記憶するステップと、
前記第１の抵抗状態を有する前記磁気トンネル接合データセルに第２の読取電流を印加するとともに、第２のビットライン読取電圧を形成するステップとをさらに備え、
前記第１の読取電流は、前記第２の読取電流より小さく、
前記方法は、
第２のキャパシタおよび第３のキャパシタに前記第２のビットライン読取電圧を記憶するステップをさらに備え、
前記第２のキャパシタと前記第３のキャパシタとは電気的に直列に接続され、
前記方法は、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップをさらに備え、
前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧と実質的に同じか、あるいはより小さい場合は、前記第１の抵抗状態は、低抵抗状態であると決定され、前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、方法。
【請求項１３】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より１０％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１２に記載の方法。
【請求項１４】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より２５％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１２に記載の方法。
【請求項１５】
前記第２の電圧記憶装置は、第２のキャパシタンス値を有し、
前記第３の電圧記憶装置は、第３のキャパシタンス値を有し、
前記第２のキャパシタンス値は、前記第３のキャパシタンス値と実質的に同じである、請求項１２に記載の方法。
【請求項１６】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
前記記憶された前記第２のビットライン読取電圧は、前記第２の電圧記憶装置と前記第３の電圧記憶装置との間の電気的に中間のノードにおいて検出される、請求項１２に記載の方法。
【請求項１７】
前記第２の読取電流は、最大読取電流であり、
前記第１の読取電流は、前記第２の読取電流の４０％から６０％である、請求項１２に記載の方法。
【請求項１８】
スピントランスファトルクメモリ装置であって、
酸化物バリア層によって分離された、強磁性体自由層および強磁性体基準層を含む磁気トンネル接合データセルを備え、
前記磁気トンネル接合データセルは、電気的にビットラインとソースラインとの間にあり、
前記磁気トンネル接合データセルは、極性書込電流（polarized write current）を前記磁気トンネル接合データセルに流すことによって、高抵抗状態と低抵抗状態との間を切換えるように構成され、
前記スピントランスファトルクメモリ装置は、
前記ビットラインに電気的に結合された、調整可能電流ドライバをさらに備え、
前記調整可能電流ドライバは、前記磁気トンネル接合データセルに第１の読取電流および第２の読取電流を供給するように構成され、
前記スピントランスファトルクメモリ装置は、
前記ビットラインに電気的に結合されるとともに、前記第１の読取電流によって形成される第１のビットライン電圧を記憶するように構成される第１の電圧記憶装置と、
前記ビットラインに電気的に結合されるとともに、前記第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成される第２の電圧記憶装置と、
前記ビットラインに電気的に結合されるとともに、前記第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成される第３の電圧記憶装置とをさらに備え、
前記第２の電圧記憶装置および前記第３の電圧記憶装置は、電気的に直列に接続され、
前記スピントランスファトルクメモリ装置は、
前記第１の電圧記憶装置に電気的に結合されるとともに、前記第２の電圧記憶装置および前記第３の電圧記憶装置との間の電気的に中間のノードに電気的に結合される差動検出増幅器をさらに備え、
前記差動検出増幅器は、前記第１のビットライン電圧を前記第２のビットライン電圧と比較するように構成される、スピントランスファトルクメモリ装置。
【請求項１９】
前記第２の電圧記憶装置は、第２のキャパシタンス値を有し、
前記第３の電圧記憶装置は、第３のキャパシタンス値を有し、
前記第２のキャパシタンス値は、前記第３のキャパシタンス値と実質的に同じである、請求項１８に記載のスピントランスファトルクメモリ装置。
【請求項２０】
前記第１の電圧記憶装置はキャパシタであり、
前記第２の電圧記憶装置はキャパシタであり、
前記第３の電圧記憶装置はキャパシタである、請求項１８に記載のスピントランスファトルクメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
広範囲にわたる演算およびハンドヘルド／通信産業の急成長は、大容量不揮発性固体（solid-state）データ記憶装置に対する爆発的な需要を生成している。不揮発性メモリ、特にフラッシュメモリが、２００９年までメモリ市場の最大シェアを占めていたＤＲＡＭに置換わることが信じられている。しかしながら、フラッシュメモリは、遅いアクセススピード（〜ｍｓの書込み、および、〜５０−１００ｎｓ読取り）、制限された耐久性（〜１０3−１０4プログラムサイクル）、およびシステムオンチップ（ＳｏＣ）における集積困難性のような、さまざまな欠点を有する。フラッシュメモリ（ＮＡＮＤまたはＮＯＲ）は、また、３２ｎｍおよびそれを超えるところで、スケーリングの重大な問題に直面する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリ（Magneto-resistive Random Access Memory：ＭＲＡＭ）は、将来の不揮発性かつ万能メモリの有力な他の候補である。ＭＲＡＭは、不揮発性、高速の書込／読取速度（＜１０ｎｓ）、ほぼ無制限のプログラミング耐久性、および、ゼロ待機電力を特徴とする。ＭＲＡＭの基本要素は、磁気トンネル接合（magnetic tunneling junction：ＭＴＪ）である。データ記憶は、ＭＴＪの抵抗を、高抵抗状態および低抵抗状態の間で切換えることによって実現される。ＭＲＡＭは、ＭＴＪの磁化を切換えるための磁場を誘導する電流を用いることよって、ＭＴＪ抵抗を切換える。ＭＴＪの大きさが小さくなるにつれ、切換磁場の大きさは増加し、切換変動がより激しくなる。つまり、発生した高電力消費は、従来型のＭＲＡＭのスケーリングを制限する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
近年、磁化切換えを誘発するスピン極性電流に基づく新しい書込み機構が、ＭＲＡＭ設計に導入された。この新しいＭＲＡＭ設計は、スピントルクトランスファＲＡＭ（Spin-Torque Transfer RAM：ＳＴＲＡＭ）と呼ばれ、ＭＴＪを通る（双方向）電流を用いて、抵抗切換えを実現する。したがって、ＳＴＲＡＭの切換え機構は、局部的に拘束され
ており、ＳＴＲＡＭは、従来型のＭＲＡＭよりもよいスケーリング特性を有すると信じられている。
【０００４】
しかしながら、多くの歩留まり制限要因が、ＳＴＲＡＭを製造段階に進める前に、克服されなければならない。１つの挑戦は、大きなＭＴＪ抵抗変動であり、それはその中の酸化物バリアの厚さに指数的に依存する。たとえば、酸化物バリアの厚さが、１４オングストローから１４．１オングストロームまで増加すると、ＭＴＪ抵抗は８％変化する。この大きなＭＴＪ抵抗変動は、ＭＴＪの読取動作中に問題を生成する。
【課題を解決するための手段】
【０００５】
簡単な要約
本開示は、スピントランスファトルクランダムアクセスメモリ自己参照非破壊読取動作およびそのための装置に関する。特に、本開示は、ＭＴＪ抵抗の大きな変動を解決する、スピントランスファトルクランダムアクセスメモリ自己参照非破壊読取動に関する。
【０００６】
スピントランスファメモリユニットの自己参照読取の１つの例示的な方法は、第１の読取電流を磁気トンネル接合データセルに印加するとともに第１のビットライン読取電圧を形成すること、および第１のビットライン読取電圧を第１の電圧記憶装置に記憶することを含む。磁気トンネル接合データセルは、第１の抵抗状態を有する。そして、方法は、第１の抵抗状態を有する磁気トンネル接合データセルに第２の読取電流を印加するとともに、第２のビットライン読取電圧を形成すること、および第２の電圧記憶装置に第２のビットライン読取電圧を記憶することを含む。第１の読取電流は、第２の読取電流より小さい。そして、記憶された第１のビットライン読取電圧が記憶された第２のビットライン読取電圧と比較されて、磁気トンネル接合データセルの第１の抵抗状態が高抵抗状態であったか、低抵抗状態であったかが決定される。
【０００７】
スピントランスファメモリユニットの自己参照読取の他の例示的な方法は、第１の読取電流を磁気トンネル接合データセルに印加するとともに第１のビットライン読取電圧を形成すること、および第１のビットライン読取電圧を第１のキャパシタに記憶することを含む。磁気トンネル接合データセルは、第１の抵抗状態を有する。そして、方法は、第１の抵抗状態を有する磁気トンネル接合データセルに第２の読取電流を印加するとともに、第２のビットライン読取電圧を形成すること、および第２のキャパシタおよび第３のキャパシタに第２のビットライン読取電圧を記憶することを含む。第１の読取電流は、第２の読取電流より小さく、第２のキャパシタおよび第３のキャパシタは、電気的に直列に接続される。記憶された第１のビットライン読取電圧は、記憶された第２のビットライン読取電圧と比較される。記憶された第１のビットライン読取電圧が記憶された第２のビットライン読取電圧と実質的に同じか、あるいはより小さい場合は、第１の抵抗状態は、低抵抗状態であると決定される。しかしながら、記憶された前記第１のビットライン読取電圧が記憶された第２のビットライン読取電圧と実質的に同じでないか、またはより大きい場合は、第１の抵抗状態は、高抵抗状態であると決定される。
【０００８】
例示的なスピントランスファトルクメモリ装置は、酸化物バリア層によって分離された、強磁性体自由層および強磁性体基準層を含む磁気トンネル接合データセルを含む。磁気トンネル接合データセルは、電気的にビットラインとソースラインとの間にある。磁気トンネル接合データセルは、極性書込電流（polarized write current）を磁気トンネル接合データセルに流すことによって、高抵抗状態と低抵抗状態との間を切換えるように構成される。調整可能電流ドライバは、ビットラインに電気的に結合される。調整可能電流ドライバは、磁気トンネル接合データセルに第１の読取電流および第２の読取電流を供給するように構成される。第１の電圧記憶装置は、ビットラインに電気的に結合されるとともに、第１の読取電流によって形成される第１のビットライン電圧を記憶するように構成される。第２の電圧記憶装置は、ビットラインに電気的に結合されるとともに、第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成され、第３の電圧記憶装置は、ビットラインに電気的に結合されるとともに、第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成される。第２の電圧記憶装置および第３の電圧記憶装置は、電気的に直列に接続される。差動検出増幅器は、第１の電圧記憶装置に電気的に結合されるとともに、第２の電圧記憶装置および第３の電圧記憶装置との間の電気的に中間のノードに電気的に結合される。差動検出増幅器は、第１のビットライン電圧を第２のビットライン電圧と比較するように構成される。
【０００９】
図面の簡単な説明
本開示は、添付の図面と関連付けられた本開示の様々な実施形態の以下に示す詳細な説明を考慮して、より完全に理解されるだろう。
【図面の簡単な説明】
【００１０】
【図１】低抵抗状態における例示的なスピントランスファトルクＭＴＪメモリユニットの断面外略図である。
【図２】高抵抗状態における他のスピントランスファトルクＭＴＪメモリユニットの断面外略図である。
【図３】スピントランスファトルクＭＴＪメモリユニットの静的Ｒ−Ｖ（抵抗−電圧）曲線のグラフである。
【図４】スピントランスファトルクＭＴＪメモリユニットの概略回路図である。
【図５】例示的なスピントランスファトルクＭＴＪメモリ装置の概略回路図である。
【図６】ＭＴＪの高抵抗状態および低抵抗状態のＩ−Ｒ（電流−抵抗）曲線のグラフである。
【図７】図５についての、例示的な調整可能電流ドライバの概略回路図である。
【図８】図５についての、例示的な差動検出増幅器の概略回路図である。
【図９】図５の例示的なスピントランスファトルクＭＴＪメモリ装置についてのタイミング図である。
【図１０】例示的な自己参照読取方法のフロー図である。
【発明を実施するための形態】
【００１１】
図面は縮尺通りである必要はない。図中で用いられる同様の数字は、同様の要素を示す。しかしながら、与えられた図における要素を称するための数字の使用は、同じ数字が付された他の図における要素を限定することが意図したものではない
詳細な説明
以下の説明においては、明細書の一部を形成する添付の一群の図面が参照され、その中で例として、さまざまな特定の実施形態が示される。他の実施形態が企図され、かつ本開示の範囲または精神から逸脱することなくなされることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味として用いられるべきではない。本明細書で提供された定義は、本明細書において頻繁に使用される特定の語句の理解を容易とするためであり、本開示の範囲を限定することを意味するものではない。
【００１２】
あるいは、示されていなければ、明細書および特許請求の範囲において用いられる、特徴的な大きさ、量、および物理特性を表わす全ての数値は、「およそ（about）」の語句によって、全ての例において修正されるものとして理解されるべきである。したがって、反対のことが示されてなければ、上述の明細書および添付の特許請求の範囲に記載される数値パラメータは、本明細書に開示された技術を利用して当業者によって取得される所望の特性に依存して変化し得る近似である。
【００１３】
エンドポイント（endpoint）による数値範囲の記載は、その範囲に含まれる全ての数値（たとえば、１から５は、１，１．５，２，２．７５，３，３．８０，４および５を含む）、およびその範囲内のいかなる範囲を含む。
【００１４】
この明細書および添付の特許請求の範囲において用いられるように、単数形の「ａ」，「ａｎ」および「ｔｈｅ」は、内容がそうでないことを明確に示していなければ、複数参照を有する実施形態を包含する。この明細書および添付の特許請求の範囲において用いられるように、「または」の語句は、内容がそうでないことを明確に示していなければ、一般的に、「および／または」を含む意味として用いられる。
【００１５】
本開示は、スピントランスファトルクメモリ装置および自己参照非破壊読取スキームに関する。特に、本開示は、スピントランスファトルクメモリユニットの本来の抵抗状態を害することなく、スピントランスファトルクメモリユニットが、高抵抗状態を有しているか、または低抵抗状態を有しているかを決定する、非破壊自己参照読取方法に関する。本明細書に開示された装置および方法は、メモリアレイ内のスピントランスファトルクメモリユニットの抵抗変動にかかわらず、スピントランスファトルクメモリユニットの値が決定され得ることを保障する。第１の読取電流および第２の読取電流におけるスピントランスファトルクメモリユニットの読取電圧が連続的に記憶され、スピントランスファトルクメモリユニットの抵抗状態またはデータ状態を検出するために比較される。本来の抵抗状態を保持することは、「破壊的自己参照（destructive self-reference）」読取方法において必要とされる「標準値書込（standard-value-write）」ステップ、または「書戻し（write-back）」ステップを排除する。破壊的自己参照読取方法は、標準値をその中に書き込むときに、スピントランスファトルクメモリユニット内に記憶されたもとのデータを消去する。これらの破壊的自己参照読取方法は、書戻し動作が完了する前にチップ電力が遮断された場合にもとの記憶されたデータ値が失われてしまうので、不揮発性メモリについての信頼性の問題を導入する。したがって、開示される読取方法は、読取動作の待ち時間を短縮し、不揮発性データの信頼性を改善する。本開示は限定されないが、開示の様々な局面の理解は、以下に提供される例の議論を通して深まるであろう。
【００１６】
図１は低抵抗状態における例示的なスピントランスファトルクＭＴＪメモリユニット１０の断面外略図であり、図２は高抵抗状態における他のスピントランスファトルクＭＴＪメモリユニット１０の断面外略図である。磁気トンネル接合（ＭＴＪ）メモリユニット１０は、強磁性体自由層１２および強磁性体基準層（すなわち、固定（pinned）層）１４を含む。強磁性体自由層１２および強磁性体基準層１４は、酸化物バリア層１３またはトンネルバリアによって分離される。第１の電極１５は、強磁性体自由層１２に電気的に接し、第２の電極１６は、強磁性体基準層１４に電気的に接する。強磁性体層１２，１４は、たとえば、Ｆｅ，Ｃｏ，Ｎｉのような、いかなる有用な強磁性体（ferromagnetic：ＦＭ）合金で作られ、絶縁バリア層１３は、たとえば、酸化物材料（たとえば、Ａｌ2Ｏ3またはＭｇＯ）のような電気的絶縁材料で作られ得る。他の適当な材料もまた用いられ得る。
【００１７】
電極１５，１６は、強磁性体層１２，１４に読取・書込電流を供給する制御回路へ、強磁性体層１２，１４を電気的に接続する。スピントランスファトルクＭＴＪメモリユニット１０にわたる抵抗は、磁化ベクトルの相対方向、または強磁性体層１２，１４の磁化方向によって決定される。強磁性体基準層１４の磁化方向は、予め定められた方向に固定されており、一方、強磁性体自由層１２の磁化方向は、スピントルクの影響下で回転するように自由である。強磁性体基準層１４の固定は、たとえば、ＰｔＭｎ，ＩｒＭｎなどのような反強磁性的に配向された材料を用いたバイアス交換の使用を通して達成し得る。
【００１８】
図１は、強磁性体自由層１２の磁化方向が、強磁性体基準層１４の磁化方向と平行かつ同じ向きである、低抵抗状態のスピントランスファトルクＭＴＪメモリユニット１０を示す図である。これは、低抵抗状態または「０」データ状態と称される。図２は、強磁性体自由層１２の磁化方向が、強磁性体基準層１４の磁化方向と逆平行かつ反対の向きである、高抵抗状態のスピントランスファトルクＭＴＪメモリユニット１０を示す図である。これは、高抵抗状態または「１」データ状態と称される。
【００１９】
抵抗状態、つまり、スピントランスファを介したＭＴＪメモリユニット１０のデータ状態の切換えは、ＭＴＪメモリユニット１０の磁化層を通過する電流が、スピン極性化され、ＭＴＪ１０の自由層１２上にスピントルクを生じさせるときに発生する。十分なスピントルクが自由層１２に印加されると、自由層１２の磁化方向は、２つの逆の向きの間で切換えられ、結果として、ＭＴＪ１０は、電流の方向に依存して、平行状態（すなわち、低抵抗状態または「０」データ状態）および逆平行状態（すなわち、高抵抗状態または「１」抵抗状態）との間で切換えられる。
【００２０】
例示的なスピントランスファトルクＭＴＪメモリユニット１０は、固定磁気層１４に対する自由磁気層１２の相対的な磁化状態の変化によって、スピントランスファトルクＭＴＪメモリユニット内にデータビットが記憶される複数のＭＴＪメモリを含む、メモリ装置を構築するために用いられ得る。記憶されたデータビットは、固定磁気層に対する自由層の磁化方向とともに変化するセルの抵抗を測定することによって読み出され得る。スピントランスファトルクＭＴＪメモリユニットが不揮発性ランダムアクセスメモリの特性を有するために、自由層は、ランダム変動に対する温度安定性を発揮し、そのため、そのような変化が行なわれることが制御されるときだけ、自由層の方向が変化する。この温度安定性は、異なる方法を用いる磁気異方性を介して達成され得、たとえば、ビットサイズ、形状、および結晶構造の異方性が変化する。さらなる異方性は、交換または磁場のいずれかによる他の磁気層への磁気結合を通して取得され得る。一般的に、異方性は、容易軸（soft axis）および困難軸（hard axis）を薄い磁気層内に形成させる。容易軸および困難軸は、通常は磁場の形態において、より高い飽和磁場を必要とする困難軸でも磁化方向がその方向に完全に回転（飽和）することが必要とされる外部エネルギの大きさによって定義される。
【００２１】
図３は、スピントランスファトルクＭＴＪメモリユニットの、静的Ｒ−Ｖ走査曲線のグラフである。図１または図２における第２の電極１６に正の電圧が印加されると、ＭＴＪ１０は、図３における正印加電圧領域に入り、高抵抗状態（図２）から低抵抗状態（図１）へ切換わる。図１または図２における第１の電極１５に正の電圧が印加されると、ＭＴＪ１０は、図３における負印加電圧領域に入る。ＭＴＪの抵抗は、低抵抗状態（図１）から高抵抗状態（図２）に切換わる。
【００２２】
ＲHおよびＲLは、高ＭＴＪ抵抗および低ＭＴＪ抵抗をそれぞれ表わすものとする。トンネリング磁気抵抗比（Tunneling Magneto Resistance Ratio：ＴＭＲ）を、
ＴＭＲ＝（ＲH−ＲL）／ＲL
と定義する。ここで、ＲH、ＲLおよびＴＭＲは、図３に示されたような、電流または電圧を検出することによっても決定され得る。一般的に、より大きいＴＭＲは、ＭＴＪの２つの抵抗状態を区別することを容易にする。
【００２３】
図４は、スピントランスファトルクＭＴＪメモリユニットＭＴＪの概略図である。スピントランスファトルクＭＴＪメモリユニットＭＴＪは、たとえば、ＮＭＯＳトランジスタのようなトランジスタに、電気的に直列に接続される。スピントランスファトルクＭＴＪメモリユニットＭＴＪの反対側は、ビットラインＢＬに電気的に接続される。トランジスタは、ソースラインＳＬおよびワードラインＷＬに電気的に結合される。ＭＴＪは、図4に示されるように、通常は、回路図においては、可変抵抗としてモデル化される。
【００２４】
いくつかのスピントランスファトルクＭＴＪメモリユニットＭＴＪは、ＭＴＪの抵抗値を読取るための標準基準電圧に依存する検出スキームを使用する。しかしながら、そのような検出スキームは、メモリアレイ内のすべてのＭＴＪに関して、低抵抗状態についての最大ビットライン電圧が、高抵抗状態についての最大ビットライン電圧よりも小さいことを必要とするが、それはＭＴＪ抵抗の変動が大きいときには真ではないかもしれない。
【００２５】
図５は、スピントランスファトルクＭＴＪメモリ装置の概略回路図である。装置は、上述のような、酸化物バリア層によって分離された強磁性体自由層と強磁性体基準層とを含む、磁気トンネル接合データセルＭＴＪを含む。磁気トンネル接合データセルは、電気的に、ビットラインＢＬとソースラインＳＬとの間にある。磁気トンネル接合データセルＭＴＪは、磁気トンネル接合データセルＭＴＪに極性書込電流を通ずることによって、高抵抗状態と低抵抗状態とを切換えるように構成される。セルトランジスタは、読取および書込電流を、磁気トンネル接合データセルＭＴＪに流すことを可能とする。セルトランジスタのゲート接点は、電気的にワードラインＷＬに結合されて、特定のセルトランジスタおよび関連する磁気トンネル接合データセルＭＴＪの選択を可能とするように構成される。
【００２６】
調整可能な電流ドライバ（例示的な回路図が図７に示される）がビットラインに電気的に結合され、調整可能な電流ドライバは、第１の読取電流ＩR1および第２の読取電流ＩR2を磁気トンネル接合データセルＭＴＪに供給するように構成される。第１の電圧記憶装置Ｃ１は、ビットラインＢＬに電気的に結合され、第１の読取電流ＩR1によって形成される第１のビットライン電圧ＶBL1を記憶するように構成される。第２の電圧記憶装置Ｃ２は、ビットラインＢＬに電気的に結合され、第２の読取電流ＩR2によって形成される第２のビットライン電圧ＶBL2を記憶するように構成される。多くの実施形態においては、第２の電圧記憶装置Ｃ２は、ビットラインＢＬに電気的に結合される第２の電圧記憶装置Ｃ２１およびビットラインＢＬに電気的に結合される第３の電圧記憶装置Ｃ２２であり、図５に示されるように、第２の電圧記憶装置Ｃ２１および第３の電圧記憶装置Ｃ２２は、電気的に直列に接続される。多くの実施形態においては、第１の電圧記憶装置Ｃ１、第２の電圧記憶装置Ｃ２、および第３の電圧記憶装置Ｃ３は、キャパシタである。有用なキャパシタは、たとえば、中でも、ＮＭＯＳ／ＰＭＯＳキャパシタ、ＭＩＭキャパシタ、および縦型ナチュラルキャパシタ（vertical natural capacitor）を含む。
【００２７】
差動検出増幅器（例示的な回路図が図８に示される）は、第１の電圧記憶装置Ｃ１に電気的に結合されるとともに、第２の電圧記憶装置Ｃ２１および第３の電圧記憶装置Ｃ２２の間の電気的に中間のノードに結合される。差動検出増幅器は、第１のビットライン電圧ＶBL1を第２のビットライン電圧ＶBL2と比較するように構成される。第１の切換トランジスタＳＴＬ１は、ビットラインＢＬおよび第１の電圧記憶装置Ｃ１に電気的に結合される。第２の切換トランジスタＳＴＬ２は、ビットラインＢＬと、第２の電圧記憶装置Ｃ２１および第３の電圧記憶装置Ｃ２２とに電気的に結合される。多くの実施形態においては、電圧記憶装置はキャパシタである。多くの実施形態においては、第２の電圧記憶装置Ｃ２１および第３の電圧記憶装置Ｃ２２は、各々が互いに実質的に同じキャパシタンス値を有するキャパシタである。
【００２８】
第１の読取電流ＩR1が印加され、対応するＢＬ電圧ＶBL1を発生させ、それはＣ１に記憶される。ＭＴＪの抵抗状態によって、ＶBL1はＶBL,L1またはＶBL,H1のいずれかであり、それは、ＩR1におけるＭＴＪの低抵抗状態またはＭＴＪの高抵抗状態についてのＢＬ電圧である。ＩR1よりより大きな第２の読取電流ＩR2が印加され、ＢＬ電圧ＶBL2を発生させ、それはＣ２１およびＣ２２に記憶される。
【００２９】
ＶBL1およびＶBL2を差動検出増幅器で比較することによって、ＭＴＪのデータ抵抗状態が読み出され得る。たとえば、第１のビットライン読取電圧ＶBL1が、第２のビットライン電圧ＶBL2と実質的に同じでない場合、または、より大きい場合、あるいは、十分に大きい場合には、第１の抵抗状態が高抵抗状態であると決定される。したがって、第１のビットライン読取電圧ＶBL1が、第２のビットライン電圧ＶBL2と実質的に同じである場合、またはより小さい場合には、第１の抵抗状態が低抵抗状態であると決定される。
【００３０】
多くの実施形態においては、記憶された第１のビットライン読取電圧ＶBL1が、記憶された第２のビットライン電圧ＶBL2より、１０％大きい場合、または２５％大きい場合、または５０％大きい場合、または１００％大きい場合には、第１の抵抗状態が高抵抗状態であると決定される。そうでない場合は、抵抗状態は、低抵抗状態であると決定される。
【００３１】
図６は、ＭＴＪの高抵抗状態および低抵抗状態のＩ−Ｒ曲線のグラフである。参照点ＲL1およびＲL2は、それぞれ、第１の読取電流ＩR1および第２の読取電流ＩR2における、ＭＴＪの低抵抗値（データ状態「０」）を示す。参照点ＲH1およびＲH2は、それぞれ、第１の読取電流ＩR1および第２の読取電流ＩR2における、ＭＴＪの高抵抗値（データ状態「１」）を示す。値ΔＲLMAXは、ゼロから最大可能読取電流ＩRMAXまでの、ＭＴＪ低抵抗値の変化を示す。値ΔＲHMAXは、ゼロから最大可能読取電流ＩRMAXまでの、ＭＴＪ高抵抗値の変化を示す。
【００３２】
図６に示されるように、低抵抗状態における磁気トンネル接合データセルＭＴＪは、読取電流／電圧に対してかなり敏感である。一方、高抵抗状態における磁気トンネル接合データセルＭＴＪの抵抗は、読取電流／電圧が増加すると急激に低下する。第１の読取電流ＩR1から第２の読取電流ＩR2までの高状態抵抗値の変化は、ΔＲHとして示される。第１の読取電流ＩR1から第２の読取電流ＩR2までの低状態抵抗値の変化は、ΔＲLとして示される。図示されるように、ΔＲLはΔＲHよりかなり小さい。ΔＲLがΔＲHよりかなり小さいことを知ることは、それが高抵抗状態であるか、または低抵抗状態であるかを決定するために、磁気トンネル接合データセルＭＴＪにかかる電圧または抵抗を比較する手段を提供する。
【００３３】
多くの実施形態においては、ＩR2はＩRMAXであるように選択される。第１の読取電流ＩR1は、第２の電流よりも小さい。多くの実施形態においては、第１の読取電流ＩR1は、第２の読取電流ＩR2の４０％から６０％である。多くの実施形態においては、第１の読取電流ＩR1は、第２の読取電流ＩR2の４０％から５０％である。
【００３４】
図７は、例示的な調整可能電流ドライバの概略回路図である。図８は、例示的な差動検出増幅器の概略回路図である。図９は、図５の例示的なスピントランスファトルクＭＴＪメモリ装置についてのタイミング図である。
【００３５】
図９において、水平軸は時間軸である。第１の読取の時刻において、デコーダ、第１の読取電流（ＩR1）、および、第１の切換トランジスタ（ＳＴＬ１）はすべて活性化され、差動検出増幅器出力（ＳＡ＿ＯＵＴ）は、第１の電圧記憶装置に記憶された電圧の結果として示される。そして、第１の読取デコーダ、第１の読取電流（ＩR1）、および、第１の切換トランジスタ（ＳＴＬ１）は、第２の読取に先立って、すべて非活性化される。第２の読取の時刻において、第２の読取デコーダ、第２の読取電流（ＩR2）、および、第２の切換トランジスタ（ＳＴＬ２）がすべて活性化され、差動検出増幅器出力（ＳＡ＿ＯＵＴ）は、第２の電圧記憶装置に記憶された電圧の結果として示される。第２の読取デコーダ、第２の読取電流（ＩR2）、および、第２の切換トランジスタ（ＳＴＬ２）は、上述のように第１のビットライン電圧を第２のビットライン電圧と比較するために、差動検出増幅器活性化であるＳＡ有効（SA Enable）に先立って、すべて非活性化される。
【００３６】
図１０は、例示的な自己参照読取方法のフロー図である。方法は、ブロックＭ１において、第１の読取電流を磁気トンネル接合データセルに印加するとともに、第１のビットライン読取電圧を形成することを含み、磁気トンネル接合データセルは第１の抵抗状態を有し、ブロックＭ２において第１のビットライン読取電圧を第１の電圧記憶装置に記憶する。ブロックＭ３において、第２の読取電流が第１の抵抗状態の磁気トンネル接合データセルに印加されて、第２のビットライン読取電圧を形成し、ここで、第１の読取電流は第２の読取電流より小さく、ブロックＭ４において、第２のビットライン読取電圧を第２の電圧記憶装置および第３の電圧記憶装置に記憶する。そして、ブロックＭ５において、第１のビットライン読取電圧を第２のビットライン読取電圧と比較して、磁気トンネル接合データセルの第１の抵抗状態が、高抵抗状態であったか、または低抵抗状態であったかを決定する。
【００３７】
比較ブロックＣ１は、第１のビットライン読取電圧（ＶBL1）を第２のビットライン読取電圧（ＶBL2）と比較する。第１のビットライン読取電圧（ＶBL1）が第２のビットライン読取電圧（ＶBL2）より大きい場合は、ブロックＤ１において、磁気トンネル接合データセルの第１の抵抗状態は高抵抗状態である。第１のビットライン読取電圧（ＶBL1）が第２のビットライン読取電圧（ＶBL2）より大きくない場合は、ブロックＤ２において、磁気トンネル接合データセルの第１の抵抗状態は低抵抗状態である。
【００３８】
比較するステップは、第１のビットライン読取電圧を第２のビットライン読取電圧と比較し、第１のビットライン読取電圧が第２のビットライン読取電圧より大きい場合、またはかなり大きい場合は、第１の抵抗状態は高抵抗状態であると決定される。したがって、第１のビットライン読取電圧が、第２のビットライン読取電圧と実質的に同じ場合であるか、またはより小さい場合は、第１の抵抗状態は低抵抗状態であると決定される。
【００３９】
このように、「スピントランスファトルクメモリ自己参照非破壊読取方法」の実施形態が開示される。上述の実行例および他の実行例は、以下の特許請求の範囲の範囲内である。当業者は、本開示がそれらの開示されたもの以外の実施形態で実行され得ることを理解するであろう。開示された実施形態は、限定のためではなく例示の目的のために提示され、本発明は以下の特許請求の範囲によってのみ限定される。
【図１】
2011526046.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成23年2月9日(2011.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スピントランスファトルクメモリユニットの非破壊自己参照読取の方法であって、
磁気トンネル接合データセルに第１の読取電流を印加するとともに、第１のビットライン読取電圧を形成するステップを備え、
前記磁気トンネル接合データセルは、第１の抵抗状態を有し、
前記方法は、
第１の電圧記憶装置に前記第１のビットライン読取電圧を記憶するステップと、
前記第１の抵抗状態を有する前記磁気トンネル接合データセルに第２の読取電流を印加するとともに、第２のビットライン読取電圧を形成するステップとをさらに備え、
前記第１の読取電流は、前記第２の読取電流より小さく、
前記方法は、
第２の電圧記憶装置に前記第２のビットライン読取電圧を記憶するステップと、
前記磁気トンネル接合データセルの前記第１の抵抗状態が高抵抗状態であったか、低抵抗状態であったかを決定するために、記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップとをさらに備える、方法。
【請求項２】
前記第２のビットライン読取電圧を記憶するステップは、
前記第２のビットライン読取電圧を第２の電圧記憶装置および第３の電圧記憶装置に記憶するステップを含み、
前記第２の電圧記憶装置および前記第３の電圧記憶装置は、電気的に直列に接続される、請求項１に記載の方法。
【請求項３】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧と実質的に同じか、あるいはより小さい場合は、前記第１の抵抗状態は、低抵抗状態であると決定される、請求項１に記載の方法。
【請求項４】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項５】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より１０％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項６】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
記憶された前記第１のビットライン読取電圧が記憶された前記第２のビットライン読取電圧より２５％大きい場合は、前記第１の抵抗状態は、高抵抗状態であると決定される、請求項１に記載の方法。
【請求項７】
前記第１の読取電流は、前記第２の読取電流の４０％から６０％である、請求項１に記載の方法。
【請求項８】
前記第２の読取電流は、前記第２のビットライン読取電圧を、前記磁気トンネル接合データセルの低抵抗状態電圧値と高抵抗状態電圧値との平均値に形成する、請求項１に記載の方法。
【請求項９】
前記第２の読取電流は最大読取電流である、請求項１に記載の方法。
【請求項１０】
前記第２の電圧記憶装置は、第２のキャパシタンス値を有し、
前記第３の電圧記憶装置は、第３のキャパシタンス値を有し、
前記第２のキャパシタンス値は、前記第３のキャパシタンス値と実質的に同じである、請求項２に記載の方法。
【請求項１１】
前記比較するステップは、
記憶された前記第１のビットライン読取電圧を記憶された前記第２のビットライン読取電圧と比較するステップを含み、
前記記憶された前記第２のビットライン読取電圧は、前記第２の電圧記憶装置と前記第３の電圧記憶装置との間の電気的に中間のノードにおいて検出される、請求項２に記載の方法。
【請求項１２】
前記第１の電圧記憶装置はキャパシタであり、
前記第２の電圧記憶装置はキャパシタであり、
前記第３の電圧記憶装置はキャパシタである、請求項２に記載の方法。
【請求項１３】
スピントランスファトルクメモリ装置であって、
酸化物バリア層によって分離された、強磁性体自由層および強磁性体基準層を含む磁気トンネル接合データセルを備え、
前記磁気トンネル接合データセルは、電気的にビットラインとソースラインとの間にあり、
前記磁気トンネル接合データセルは、極性書込電流（polarized write current）を前記磁気トンネル接合データセルに流すことによって、高抵抗状態と低抵抗状態との間を切換えるように構成され、
前記スピントランスファトルクメモリ装置は、
前記ビットラインに電気的に結合された、調整可能電流ドライバをさらに備え、
前記調整可能電流ドライバは、前記磁気トンネル接合データセルに第１の読取電流および第２の読取電流を供給するように構成され、
前記スピントランスファトルクメモリ装置は、
前記ビットラインに電気的に結合されるとともに、前記第１の読取電流によって形成される第１のビットライン電圧を記憶するように構成される第１の電圧記憶装置と、
前記ビットラインに電気的に結合されるとともに、前記第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成される第２の電圧記憶装置と、
前記ビットラインに電気的に結合されるとともに、前記第２の読取電流によって形成される第２のビットライン電圧を記憶するように構成される第３の電圧記憶装置とをさらに備え、
前記第２の電圧記憶装置および前記第３の電圧記憶装置は、電気的に直列に接続され、
前記スピントランスファトルクメモリ装置は、
前記第１の電圧記憶装置に電気的に結合されるとともに、前記第２の電圧記憶装置および前記第３の電圧記憶装置との間の電気的に中間のノードに電気的に結合される差動検出増幅器をさらに備え、
前記差動検出増幅器は、前記第１のビットライン電圧を前記第２のビットライン電圧と比較するように構成される、スピントランスファトルクメモリ装置。
【請求項１４】
前記第１の電圧記憶装置はキャパシタであり、
前記第２の電圧記憶装置はキャパシタであり、
前記第３の電圧記憶装置はキャパシタである、請求項１３に記載のスピントランスファトルクメモリ装置。
【国際調査報告】
2011526046.tif 000013
2011526046.tif 000014