(57)【要約】  分周器は、少なくとも２つ以上のトリガーされる遅延素子（ＦＦ１、ＦＦ２、…）の直列接続と、基準周波数入力（ＦＩＮ）と、クロック出力（ＦＯＵＴ）とを備える。トリガーされる遅延素子（ＦＦ１、ＦＦ２、…）は、それぞれのデータ入力（Ｄ１、Ｄ２）での入力信号の状態をそれぞれのデータ出力（Ｑ１、Ｑ２、…）に転送するように構成される。この状態をクロック信号の立上りクロックエッジに対して転送するか立下りクロックエッジに対して転送するかは、遅延素子（ＦＦ１、ＦＦ２、…）の各トリガー制御入力（ＰＨ１、ＰＨ２、…）での制御信号に依存する。直列接続の各遅延素子（ＦＦ１、ＦＦ２、…）のクロック入力（Ｃ１、Ｃ２、…）は、基準周波数入力（ＦＩＮ）に連結される。直列接続の第１の遅延素子（ＦＦ１）のデータ入力（Ｄ１）及びトリガー制御入力（ＰＨ１）は、直列接続の最後の遅延素子（ＦＦ２、ＦＦＮ）の前記データ出力（Ｑ２、ＱＮ）に連結される。直列接続の他の遅延素子（ＦＦ２、…）のデータ入力（Ｄ２、…）及びトリガー制御入力（ＰＨ２、…）は、直列接続の先行の遅延素子（ＦＦ１）のデータ出力（Ｑ１）に連結される。クロック出力（ＦＯＵＴ）は、直列接続の最後の遅延素子（ＦＦ２、…）のデータ出力（Ｑ２、…）に連結される。直列接続の１つの遅延素子（ＦＦ１、…）のトリガー制御入力（ＰＨ１、…）は、反転手段（ＩＮＶ１、…）によって、対応するデータ出力（ＱＮ、…）に連結される。直列接続の他の遅延素子（ＦＦ２、…）のそれぞれのデータ入力（Ｄ２、…）は、それぞれの反転手段（ＩＮＶ２、…）によって、対応するデータ出力（Ｑ１、…）に連結される。【選択図】図１
2011501547.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのトリガーされる遅延素子（ＦＦ１、ＦＦ２、…）の直列接続と、基準周波数入力（ＦＩＮ）と、クロック出力（ＦＯＵＴ）とを備えた分周器であって、
各遅延素子は、データ入力（Ｄ１、Ｄ２、…）と、クロック入力（Ｃ１、Ｃ２、…）と、トリガー制御入力（ＰＨ１、ＰＨ２、…）と、データ出力（Ｑ１、Ｑ２、…）とを有し、
前記遅延素子（ＦＦ１、ＦＦ２、…）は、それぞれのデータ入力（Ｄ１、Ｄ２、…）での入力信号の状態をそれぞれのデータ出力（Ｑ１、Ｑ２、…）に転送するように構成され、前記状態がそれぞれのクロック入力（Ｃ１、Ｃ２、…）でのクロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは、前記遅延素子（ＦＦ１、ＦＦ２、…）のそれぞれのトリガー制御入力（ＰＨ１、ＰＨ２、…）での制御信号に依存し、
前記直列接続の各遅延素子（ＦＦ１、ＦＦ２、…）の前記クロック入力（Ｃ１、Ｃ２、…）は、前記基準周波数入力（ＦＩＮ）に連結され、
前記直列接続の第１の遅延素子（ＦＦ１）の前記データ入力（Ｄ１）及び前記トリガー制御入力（ＰＨ１）は、前記直列接続の最後の遅延素子（ＦＦ２、ＦＦＮ）の前記データ出力（Ｑ２、ＱＮ）に連結され、
前記直列接続の他の遅延素子（ＦＦ２、…）の前記データ入力（Ｄ２、…）及び前記トリガー制御入力（ＰＨ２、…）は、前記直列接続のそれぞれ先行する遅延素子（ＦＦ１、…）の前記データ出力（Ｑ１、…）に連結され、
前記クロック出力（ＦＯＵＴ）は、前記直列接続の最後の遅延素子（ＦＦ２、…）の前記データ出力（Ｑ２、…）に連結され、
前記直列接続の一の遅延素子（ＦＦ１、…）の前記トリガー制御入力（ＰＨ１、…）は、反転手段（ＩＮＶ１、…）によって、対応する前記データ出力（ＱＮ、…）に連結され、
前記直列接続の他の遅延素子（ＦＦ２、…）のそれぞれの前記データ入力（Ｄ２、…）は、それぞれの反転手段（ＩＮＶ２、…）によって、対応する前記データ出力（Ｑ１、…）に連結されることを特徴とする分周器。
【請求項２】
前記トリガーされる遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の少なくとも１つは、選択ユニット（ＭＵＸ）と、第１及び第２の補助遅延素子（ＡＦ１、ＡＦ２）とを備え、
前記選択ユニット（ＭＵＸ）は、第１及び第２の信号入力（Ｓ１、Ｓ２）と、少なくとも１つのトリガーされる遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の前記データ出力に連結された信号出力（ＱＳ）と、少なくとも１つの遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の前記トリガー制御入力（ＰＨ１、ＰＨ２、ＰＨ３）に連結された選択入力（ＳＥＬ）とを有し、
前記選択ユニット（ＭＵＸ）は、前記選択入力（ＳＥＬ）での選択信号に応じて、前記第１又は第２の信号入力（Ｓ１、Ｓ２）を前記信号出力（ＱＳ）に連結するように構成され、
各補助遅延素子は、補助データ入力（ＡＤ１、ＡＤ２）と、クロック入力（ＡＣ１、ＡＣ２）と、補助データ出力（ＡＱ１、ＡＱ２）とを有し、
前記補助遅延素子（ＡＦ１、ＡＦ２）は、それぞれのクロック入力（ＡＣ１、ＡＣ２）でのクロック信号のクロックエッジに応じて、それぞれの補助データ入力（ＡＤ１、ＡＤ２）での入力信号の状態をそれぞれの補助データ出力（ＡＱ１、ＡＱ２）に転送するように構成され、
前記補助データ入力（ＡＤ１、ＡＤ２）は、少なくとも１つのトリガーされる遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の前記データ入力（Ｄ１、Ｄ２、Ｄ３）に連結され、
前記補助データ出力（ＡＱ１、ＡＱ２）は、前記第１及び第２の信号入力（Ｓ１、Ｓ２）に連結され、
第１の補助遅延素子（ＡＦ１）の前記クロック入力（ＡＣ１）は、少なくとも１つのトリガーされる遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の前記クロック入力（Ｃ１、Ｃ２、Ｃ３）に連結され、
第２の補助遅延素子（ＡＦ２）の前記クロック入力（ＡＣ２）は、補助反転手段（ＡＩ）によって、少なくとも１つのトリガーされる遅延素子（ＦＦ１、ＦＦ２、ＦＦ３）の前記クロック入力（Ｃ１、Ｃ２、Ｃ３）に連結されることを特徴とする請求項１記載の分周器。
【請求項３】
差分信号を用いて作動するように構成されたことを特徴とする請求項１又は請求項２記載の分周器。
【請求項４】
前記反転手段（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の少なくとも１つが、交換される差分信号線を有することを特徴とする請求項３記載の分周器。
【請求項５】
前記反転手段（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の少なくとも１つが、反転回路を有することを特徴とする請求項１乃至請求項４のいずれか１項記載の分周器。
【請求項６】
第１及び第２のトリガーされる遅延素子（ＦＦ１、ＦＦ２）と、クロック出力（ＦＯＵＴ）とを備えた分周器であって、
各遅延素子は、データ入力（Ｄ１、Ｄ２）と、トリガー制御入力（ＰＨ１、ＰＨ２）と、データ出力（Ｑ１、Ｑ２）とを有し、
前記遅延素子（ＦＦ１、ＦＦ２）は、それぞれのデータ入力（Ｄ１、Ｄ２）での入力信号の状態をそれぞれのデータ出力（Ｑ１、Ｑ２）に転送するように構成され、前記状態がクロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは、前記遅延素子（ＦＦ１、ＦＦ２、…）の各トリガー制御入力（ＰＨ１、ＰＨ２、…）での制御信号に依存し、
前記第１の遅延素子（ＦＦ１）の前記データ入力（Ｄ１）及び前記トリガー制御入力（ＰＨ１）は、前記クロック出力（ＦＯＵＴ）に連結され、
前記データ入力（Ｄ１）と前記トリガー制御入力（ＰＨ１）のうちの一の入力は、第１の反転手段（ＩＮＶ１）により前記クロック出力（ＦＯＵＴ）に連結され、
前記第２の遅延素子（ＦＦ２）の前記データ入力（Ｄ２）及び前記トリガー制御入力（ＰＨ２）は、前記第１の遅延素子（ＦＦ１）の前記データ出力（Ｑ１）に連結され、
前記データ入力（Ｄ２）と前記トリガー制御入力（ＰＨ２）のうちの一の入力は、前記第１の遅延素子（ＦＦ１）に対して相補的な第２の反転手段（ＩＮＶ２）により前記データ出力（Ｑ２）に連結され、
前記クロック出力（ＦＯＵＴ）は、前記第２の遅延素子（ＦＦ２）の前記データ出力（Ｑ２）に連結されたことを特徴とする分周器。
【請求項７】
入力クロック信号を供給し、
少なくとも２つからなる複数のデータ信号のうちの最後のデータ信号から、少なくとも２つからなる複数の入力状態のうちの第１の入力状態を導出し、
前記最後のデータ信号から、少なくとも２つからなる複数の選択信号のうちの前記第１の入力状態に関連する第１の選択信号を導出し、
前記第１の入力状態を転送することにより、少なくとも２つからなる複数のデータ信号のうちの第１のデータ信号を導出し、この第１の入力状態が前記入力クロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは前記第１の選択信号に依存し、
少なくとも２つからなる複数のデータ信号のうちのそれぞれ先行するデータ信号から、少なくとも２つからなる複数の入力状態のうちの他の入力状態を導出し、
前記それぞれ先行するデータ信号から、前記少なくとも２つからなる複数の選択信号のうちの前記他の入力状態に関連する他の選択信号を導出し、
前記他の入力状態を転送することにより、前記少なくとも２つからなる複数のデータ信号のうちの他のデータ信号を導出し、前記他の入力状態が前記入力クロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは前記他の選択信号に依存し、
前記少なくとも２つからなる複数のデータ信号のうちの１つのデータ信号から、出力クロック信号を導出することを含み、
前記少なくとも２つからなる複数の選択信号のうちの１つは、対応するデータ信号を反転させることにより導出され、
前記１つの選択信号に関連しない入力状態は、対応するデータ信号を反転させることにより導出されることを特徴とする分周方法。
【請求項８】
前記少なくとも２つからなる複数のデータ信号のうちそれぞれのデータ信号の導出は、
入力クロック信号の立上りクロックエッジでのそれぞれの状態を転送することによって、第１の補助データ信号を導出し、
前記入力クロック信号の立下りクロックエッジでのそれぞれの状態を転送することによって、第２の補助データ信号を導出し、
それぞれの選択信号に応じて、前記第１又は第２の補助データ信号をそれぞれのデータ信号として選択することとを含むことを特徴とする請求項７記載の分周方法。
【請求項９】
前記信号処理が差分方式で行われることを特徴とする請求項７又は請求項８記載の分周方法。
【請求項１０】
差分信号を反転したものは、それぞれの差分信号の成分を相補的に交換することにより導出されることを特徴とする請求項９記載の分周方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周器及び分周方法に関する。
【背景技術】
【０００２】
例えば周波数発生回路（frequency generation circuits）や周波数合成器（frequency synthesizers）のように、分周器（frequency dividers）が必要な幾つかのアプリケーションがある。偶数（例えば、２又は４）の分周比を有する分周器が広く知られている。場合によっては、奇数の分周比を有する分周器が必要になる。
【０００３】
奇数の分周比を有する従来の分周器の１つの実装では、複数（Ｎ個）のＤ−フリップフロップを直列接続して分周比“２Ｎ−１”を実現している。第１のフリップフロップの入力は、ＮＯＲゲートの出力に連結される。このＮＯＲゲートは、第１のフリップフロップの出力に連結された第１の入力と、第Ｎのフリップフロップの出力に連結された第２の入力とを有する。Ｎ個のフリップフロップのそれぞれのクロック入力には、入力周波数信号（input frequency signal）が供給される。この第Ｎのフリップフロップの後に、上記入力周波数信号によりクロックされる追加のフリップフロップとＡＮＤゲートとが設けられ、分割されたクロック信号の同期を実行する。この同期により、約５０％の安定なデューティサイクル（balanced duty cycle）が実現される。
【０００４】
論理ＡＮＤゲートは、通常、一の論理状態から他の論理状態への切り替わりと同様に、立上り時間及び立下り時間に関して非対称性を有する。さらに、ＡＮＤゲートの非対称性は、それぞれの切り替えられた論理入力信号のための第１及び第２の入力の間のスイッチング時間の相違によって引き起こされる。ＡＮＤゲート及び最後のフリップフロップにおいて遅延を出力する入力での対称性は、通常、従来の分周器を用いて十分なデューティサイクルを実現できる。入力周波数が増加すると入力周波数信号の信号周期は減少する。このため、ＡＮＤゲートの非対称性と最後のフリップフロップの遅延とは、入力信号周波数に応じてデューティサイクルに対して否定的な影響を及ぼし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、奇数の分周比で分周を行ったとき、安定なデューティサイクルを実現可能な分周器及び分周方法を提供することである。
【課題を解決するための手段】
【０００６】
この目的は、独立請求項の構成を用いて実現できる。本発明の実施形態及び変形例は、従属請求項の構成である。
【０００７】
１つの態様では、分周器は、第１及び第２のトリガーされる遅延素子（triggered delay elements）と、基準周波数入力（reference frequency input）と、クロック出力（clock output）とを備える。各遅延素子は、データ入力と、クロック入力と、トリガー制御入力（trigger control input）と、データ出力とを有する。遅延素子は、それぞれのトリガー制御入力での制御信号に応じて、それぞれのクロック入力でのクロック信号の立上りクロックエッジ（rising clock edge）に対して又は立下りクロックエッジ（falling clock edge）に対して、それぞれのデータ入力での入力信号の状態をそれぞれのデータ出力に転送するように構成される。換言すると、上記状態がクロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは、遅延素子のそれぞれのトリガー制御入力での制御信号に依存する。直列接続の各遅延素子のクロック入力は、基準周波数入力に連結される。直列接続の第１の遅延素子のデータ入力及びトリガー制御入力は、直列接続の最後の遅延素子のデータ出力に連結される。直列接続の他の遅延素子のデータ入力及びトリガー制御入力は、直列接続の先行する遅延素子のデータ出力に連結される。これにより、直列接続の一の遅延素子のトリガー制御入力は、反転手段によって対応するデータ出力に連結される。直列接続の他の遅延素子のそれぞれのデータ入力は、それぞれの反転手段によって対応するデータ出力に連結される。
【０００８】
言い換えれば、直列接続の一の遅延素子のトリガー制御入力に反転手段が設けられる一方で、この遅延素子のデータ入力は、例えば反転手段を介さずに直接データ出力に連結される。直列接続の残りの遅延素子に対してはそれぞれのデータ入力に反転手段が設けられる一方で、これらの遅延素子のトリガー制御入力は対応するデータ出力に直接連結される。
【０００９】
この態様の分周器を用いることにより、基準周波数入力での入力クロック信号とクロック出力での出力周波数との間で奇数の分周比を実現できる。トリガーされる遅延素子が、例えば交互に起こるようなクロック信号の正のもしくは立上りクロックエッジによって又は負のもしくは立下りクロックエッジによってトリガーされると、第２の遅延素子のデータ出力での出力クロック信号は、入力クロック信号の周波数に依存しない対照的な波形を有する。言い換えると、他のフリップフロップや遅延素子を必要とせず、かつ、ＡＮＤゲート無しで、５０％の安定したデューティサイクルを実現できる。それゆえ、この態様の分周器は、従来の分周器よりも小型化できる。また、非対称性の挙動を有する機器やブロックを用いる必要がないため、分周器の対称性が向上する。
【００１０】
他の態様では、分周器は、第１及び第２のトリガーされる遅延素子とクロック出力とを備える。各遅延素子は、データ入力と、クロック入力と、トリガー制御入力と、データ出力とを有する。これらの遅延素子は、それぞれのトリガー制御入力での制御信号に応じて、それぞれのクロック入力でのクロック信号の立上りクロックエッジに対して又は立下りクロックエッジに対して、それぞれのデータ入力での入力信号の状態をそれぞれのデータ出力に転送するように構成される。換言すると、その状態がクロック信号の立上りクロックエッジに対して転送されるか立下りクロックエッジに対して転送されるかは、遅延素子のそれぞれのトリガー制御入力での制御信号に依存する。第１の遅延素子のデータ入力及びトリガー制御入力はクロック出力に連結される一方で、データ入力とトリガー制御入力のうちの一の入力は、第１の反転手段によりクロック出力に連結される。上記入力のうちの他の入力は、例えば反転手段を介さずに、クロック出力に直接連結される。第２の遅延素子のデータ入力及びトリガー制御入力は、第１の遅延素子のデータ出力に連結される。ここで、データ入力及びトリガー制御入力のうちの一の入力は、第１の遅延素子の入力での結合に対して相補的な第２の反転手段によりデータ出力に連結される。従って、第２の遅延素子の上記入力のうちの他の入力は、第１の遅延素子のデータ出力に連結される。クロック出力は、第２の遅延素子のデータ出力に連結される。
【００１１】
例えば、この態様では、入力クロック信号とクロック出力での出力クロック信号との間で分周比“３”が実現できる。
【００１２】
奇数の分周比の数字を大きくするために、第３のトリガーされる遅延素子を付加的に設けることができる。第３の遅延素子は、データ入力と、第２の遅延素子のデータ出力に連結されたトリガー制御入力と、クロック出力に連結されたデータ出力とを有する。ここで、データ入力は第３の反転手段によりデータ出力に連結される一方で、トリガー制御入力はデータ出力に直接連結されている。第３の遅延素子の機能は第１及び第２の遅延素子の機能に対応し、制御信号に応じて、入力クロック信号の立上りクロックエッジ又は立下りクロックエッジに対して入力状態を転送する。
【００１３】
上述の態様で用いることができるトリガーされる遅延素子の一形態において、このトリガーされる遅延素子は、選択ユニット（selection unit）と、第１及び第２の補助遅延素子（auxiliary delay element）とを備える。各補助遅延素子は、トリガーされる遅延素子のデータ入力に連結された補助データ入力（auxiliary data input）を有する。第１の補助遅延素子のクロック入力はトリガーされる遅延素子のクロック入力に直接連結され、第２の補助遅延素子のクロック入力は補助反転手段（auxiliary inverting means）によりトリガーされる遅延素子のクロック入力に連結される。補助遅延素子の補助データ出力（auxiliary data output）は、選択ユニットの第１及び第２の信号入力に連結される。補助遅延素子は、それぞれのクロック入力でのクロック信号のクロックエッジに応じて、それぞれの補助データ入力での入力信号状態をそれぞれの補助データ出力に転送する。選択ユニットは、トリガーされる遅延素子のトリガー制御入力に連結された選択入力（selection input）を有する。ここで、選択ユニットは、選択入力での選択信号に応じて、
第１又は第２の信号入力を信号出力に連結するように構成されている。選択ユニットの信号出力は、トリガーされる遅延素子のデータ出力に連結される。
【００１４】
従って、第１及び第２の補助データ信号（auxiliary data signal）は、入力クロック信号の立上りクロックエッジでの一の場合と入力クロック信号の立下りクロックエッジでの他の場合とにおけるデータ入力での信号の状態を転送することにより導出される。選択信号に応じて、第１の又は第２の補助データ信号が、トリガーされる遅延素子の出力信号として転送すべく選択される。
【００１５】
いくつかの態様では、分周器は、差分信号を用いて動作するように構成される。すなわち、遅延素子間の入力クロック信号、出力クロック信号及びデータ信号は、基準レベルに対して相補的な信号レベルを有する第１及び第２の成分（component）を有する差分信号（differential signals）の形で得られる。この場合、信号の１つの反転（inversion）又は否定（negation）は、第１及び第２の成分の交換（exchanging or swapping）により実行できる。実用的な実装では、これは、それぞれの差分信号の差分成分（differential components）を実施（carry）又は移送（transport）するように構成された差分回線（differential lines）を交換（swapping）することにより実行できる。すなわち、反転手段は、交換された差分回線を備えることができる。
【００１６】
他の態様では、差分信号に対してだけでなくシングルエンド信号（single-ended signals）に対しても同様に、反転手段は、例えばトランジスタ系（transistor-based）の反転回路（inverter circuits）を備えることもできる。
【００１７】
分周方法の１つの態様では、入力クロック信号（input clock signal）が供給される。少なくとも２つからなる複数の入力状態（input states）のうちの第１の入力状態は、少なくとも２つからなる複数のデータ信号うちの最後のデータ信号から導出される。さらに、少なくとも２つからなる複数の選択信号（selection signal）のうちの第１の選択信号は、最後のデータ信号から導出される。ここで、第１の選択信号は、第１の入力状態に関連するものである。少なくとも２つからなる複数のデータ信号のうちの第１のデータ信号は、第１の選択信号に応じて、入力クロック信号の立上りクロックエッジ又は立下りクロックエッジでの第１の入力状態を転送することにより導出される。少なくとも２つからなる複数の入力状態のうちの他の入力状態は、少なくとも２つからなる複数のデータ信号のそれぞれ先行するデータ信号から導出される。従って、少なくとも２つからなる複数の選択信号のうちの他の選択信号は、それぞれ先行するデータ信号から導出される。ここで、他の選択信号は、他の入力状態に関連する。少なくとも２つからなる複数のデータ信号のうちの他のデータ信号は、他の選択信号に応じて、入力クロック信号の立上りクロックエッジ又は立下りクロックエッジでの他の入力状態を転送することにより導出される。出力クロック信号は、少なくとも２つからなる複数のデータ信号のうちの１つのデータ信号から、例えば、最後のデータ信号から導出される。これにより、少なくとも２つからなる複数の選択信号のうちの１つは、対応するデータ信号を反転させることにより導出される。この１つの選択信号に関連しない入力状態は、対応するデータ信号を反転させることにより導出される。
【００１８】
言い換えれば、少なくとも２組からなる複数組の相互に関連する入力状態及び選択信号は、直列接続されたそれぞれのデータ信号から導出される。これにより、第１の組のために、最後の組から導出された最後のデータ信号が評価（evaluated）される。相互に関連する入力状態及び選択信号の他の組に関して、先行する組から導出されたそれぞれのデータ信号が評価される。１つの組では、選択信号は対応するデータ信号を反転させることにより導出される一方で、関連する入力状態は対応するデータ信号の状態を直接取得することにより導出される。例えば、相互に関連する入力状態及び選択信号の残りの組に関して、入力状態は対応するデータ信号の状態を反転することにより導出される一方で、関連する選択信号は対応するデータ信号の状態を直接取得することにより導出される。
【００１９】
３の分周比を実現するために、少なくとも２つからなる複数のデータ信号のうちの第２のデータ信号を出力クロック信号として用いることができる。分周比を高めるために、他のデータ信号をそれぞれ先行するデータ信号を処理することにより導出することができる。これらの場合の出力クロック信号は、最後に処理されたデータ信号から導出することができる。
【００２０】
５の分周比を実現するために、例えば、少なくとも２つからなる複数の入力状態のうちの第３の入力状態と少なくとも２つからなる複数の選択信号のうちの第３の選択信号とを第２のデータ信号から導出することによって、出力クロック信号を導出することができる。この第３の入力状態は、第３の選択信号に応じて、入力クロック信号の立上りクロックエッジ又は立下りクロックエッジにおいて転送される。すなわち、第２のデータ信号の場合、先行するデータ信号の状態は、入力クロック信号の立上りクロックエッジ又は立下りクロックエッジの何れかによりこの先行するデータ信号の転送がトリガーされるかを決定する。
【図面の簡単な説明】
【００２１】
【図１】分周器の第１の実施形態を示す図。
【図２】分周器の第２の実施形態を示す図。
【図３】分周器において処理される信号の例を示す信号図。
【図４】トリガーされる遅延素子の実施形態を示す図。
【図５】反転手段を備えた遅延素子の実施形態を示す図。
【図６】周波数合成器の実施形態を示す図。
【発明を実施するための形態】
【００２２】
以下、本発明を、図面を参照して実施形態で詳細に説明する。図１は、第１及び第２のトリガーされる遅延素子ＦＦ１、ＦＦ２を備える分周器の実施形態を示す。各遅延素子ＦＦ１、ＦＦ２は、データ入力Ｄ１、Ｄ２と、クロック入力Ｃ１、Ｃ２と、トリガー制御入力ＰＨ１、ＰＨ２と、データ出力Ｑ１、Ｑ２とを有する。分周器は、クロック入力Ｃ１、Ｃ２に連結された基準周波数入力ＦＩＮを更に有する。第１の遅延素子ＦＦ１のデータ入力Ｄ１は、第１の反転手段ＩＮＶ１によりクロック出力ＦＯＵＴに連結されている。このクロック出力ＦＯＵＴは、また第１の遅延素子ＦＦ１のトリガー制御入力ＰＨ１に直接（例えばそれぞれの信号の論理状態を変化させる手段なしで）連結されている。第１の遅延素子ＦＦ１のデータ出力Ｑ１は、第２の遅延素子ＦＦ２のデータ入力Ｄ２に直接連結されると共に、第２の反転手段ＩＮＶ２により第２の遅延素子ＦＦ２のトリガー制御入力ＰＨ２に連結される。これにより、第２の遅延素子ＦＦ２の入力での直接の又は反転手段による連結は、第１の遅延素子ＦＦ１の入力での連結に対して相補的（complementary fashion）に行われる。第２の遅延素子ＦＦ２のデータ出力Ｑ２は、上記クロック出力ＦＯＵＴに連結される。
【００２３】
遅延素子ＦＦ１、ＦＦ２は、基準周波数入力ＦＩＮにて供給された入力クロック信号のクロックエッジに応じて、それぞれのデータ入力Ｄ１、Ｄ２での信号の入力状態を転送するように構成されている。換言すれば、入力クロック信号におけるクロックエッジが検出されると、データ信号又はそれぞれの入力状態がそれぞれのデータ出力Ｑ１、Ｑ２に転送される。遅延素子ＦＦ１、ＦＦ２のトリガー制御入力ＰＨ１、ＰＨ２での選択信号の状態は、上記データ信号又はデータ信号の状態を転送するために立上りクロックエッジ又は立下りクロックエッジのどちらを用いるかをそれぞれ決定する。
【００２４】
そのために、第１の遅延素子ＦＦ１には、クロック出力ＦＯＵＴでの出力クロック信号が第１の選択信号として供給される。第２の遅延素子には、第１の遅延素子Ｄ１の出力Ｑ１でのデータ信号を反転したものが第２の選択信号として供給される。選択信号がこれらの状態をデータ入力Ｄ１、Ｄ２でのそれぞれの入力データ信号を用いて切り換えると、後に続くトリガーの時刻（succeeding trigger instants）での異なるタイプのクロックエッジに応じた入力状態の転送がトリガーされる。その結果、２つのトリガーの時刻の間でのクロックエッジが奇数となるため、奇数の分周比となる。立上り及び立下りクロックエッジでのトリガーが対照的に行われるため、遅延素子の出力でのクロック信号のデューティサイクルが５０％の値で安定する。
【００２５】
図２は、奇数分周比を有する分周器の他の実施形態を示す。この実施形態では、分周器は、第３の及び他のトリガーされる遅延素子ＦＦ３、ＦＦＮを更に備えており、これらはトリガーされる遅延素子の直列接続として配置されている。他の遅延素子ＦＦ３、ＦＦＮの機能又は構造は、基本的に第１及び第２の遅延素子ＦＦ１、ＦＦ２と同じである。第３の遅延素子ＦＦ３のデータ入力Ｄ３は、第３の反転手段ＩＮＶ３によって第２の遅延素子ＦＦ２のデータ出力Ｑ２に連結されている。一方、第３の遅延素子ＦＦ３のトリガー制御入力ＰＨ３は、データ出力Ｑ２に直接連結されている。同様に、遅延素子ＦＦＮのデータ入力ＤＮは、反転手段ＩＮＶＮによって先行する遅延素子（概観を良くするためにここでは図示せず）のデータ出力に連結されている。一方、遅延素子ＦＦＮのトリガー制御入力ＰＨＮはそのデータ出力に直接連結されている。遅延素子ＦＦＮのデータ出力ＱＮは、クロック出力ＦＯＵＴに連結されている。
【００２６】
図２の実施形態によれば、それぞれの反転手段ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶＮの位置は、一の反転手段がトリガー制御入力に又はその前に配置される一方で、残りの反転手段がそれぞれのデータ入力に配置されるように選択されることが理解できる。本実施形態では、例えば、第２の反転手段ＩＮＶ２が第２のトリガー制御入力ＰＨ２に又はその前に配置され、その一方で残りの反転手段ＩＮＶ１、ＩＮＶ３、ＩＮＶＮが第１、第３及び第Ｎの遅延素子ＦＦ１、ＦＦ３、ＦＦＮのデータ入力Ｄ１、Ｄ３、ＤＮに又はその前に配置されている。このため、例えば、第４の遅延素子は、そのデータ入力に連結された反転手段を有する。
【００２７】
換言すれば、各遅延素子ＦＦ１、ＦＦ２、…のクロック入力Ｃ１、Ｃ２、…は、基準周波数入力ＦＩＮに連結されている。直列接続の第１の遅延素子ＦＦ１のデータ入力Ｄ１及びトリガー制御入力ＰＨ１は、クロック出力ＦＯＵＴに連結されている。ここで、データ入力Ｄ１及びトリガー制御入力ＰＨ１のうちの１つの入力は、第１の反転手段ＩＮＶ１によってクロック出力ＦＯＵＴに連結されている。本実施形態では、データ入力Ｄ１が第１の反転手段ＩＮＶ１によりクロック出力ＦＯＵＴに連結され、トリガー制御入力ＰＨ１がクロック出力ＦＯＵＴに直接連結されている。
【００２８】
他の実施形態では、反転手段ＩＮＶ１が第１の遅延素子ＦＦ１のデータ入力Ｄ１に配置される代わりに第１の遅延素子ＦＦ１のトリガー制御入力ＰＨ１に配置されるように、反転手段の位置又は配置を変更することができる。この場合、他の反転手段ＩＮＶ２、ＩＮＶ３、ＩＮＶＮの位置は、それぞれ直列接続の他の遅延素子ＦＦ２、ＦＦ３、ＦＦＮのデータ入力Ｄ２、Ｄ３、ＤＮとなる。他の実施形態では、最後の遅延素子ＦＦＮの反転手段ＩＮＶＮは、そのトリガー制御入力ＰＨＮに配置することもできる。この場合、遅延素子ＦＦＮのデータ入力ＤＮには反転手段が配置されない。残りの反転手段ＩＮＶ１、ＩＮＶ２、ＩＮＶ３は、上記した内容に従って、つまりそれぞれのデータ入力Ｄ１、Ｄ２、Ｄ３に決定することができる。
【００２９】
Ｎ個のトリガーされる遅延素子を備える分周器を用いる場合、基準周波数入力ＦＩＮでの入力クロック信号とクロック出力ＦＯＵＴでの出力クロック信号に関して整数個Ｎの遅延素子を用いて奇数分周比“２Ｎ−１”を実現することができる。
【００３０】
図３は、上述した実施形態の分周器において処理される信号の信号図を示す。入力クロック信号ｆｒｅｆが周波数入力ＦＩＮに供給される。この入力クロック信号は、矩形波の型を有すると共に、５０％のデューティサイクルを有する。時刻ｔ１での入力クロック信号ｆｒｅｆの第１の立上りクロックエッジでは、データ出力Ｑ１での第１のデータ信号ｑ１の状態が高論理状態（logic high state）に変化する。第２の遅延素子ＦＦ２はそのトリガー制御入力ＰＨ２で第１のデータ信号ｑ１の反転型を第２の選択信号として受け取るため、入力クロック信号ｆｒｅｆの立下りクロックエッジを検知するように構成されている。このため、時刻ｔ２では、第１のデータ信号ｑ１の状態が、第２の遅延素子ＦＦ２のデータ出力Ｑ２での第２のデータ信号ｑ２の状態に転送される。３つに周波数分割するために、第２のデータ信号ｑ２は出力クロック信号ｆｏｕｔに対応する。
【００３１】
出力クロック信号ｆｏｕｔの状態により、第１の遅延素子ＦＦ１は、時刻ｔ３での入力クロック信号ｆｒｅｆの立下りクロックエッジを検知するように構成され、出力クロック信号ｆｏｕｔを反転したものが第１のデータ信号ｑ１の状態に転送される。すなわち、時刻ｔ３では、第１のデータ信号ｑ１は、高状態から低状態に変化する。
【００３２】
従って、時刻ｔ４では、出力クロック信号ｆｏｕｔの状態が、低状態に変化する。さらに、時刻ｔ５、ｔ６でのデータ信号ｑ１、ｑ２の論理状態は、時刻ｔ１、ｔ２での状態に対応する。
【００３３】
図３に示されるように、データ信号ｑ１、ｑ２の論理状態の変化は、立下り及び立上りクロックエッジを数えるとき、入力クロック信号ｆｒｅｆの３番目のクロックエッジ毎に生じる。その結果、分周比が３である周波数分割が実現される。
【００３４】
図４は、上述した分周器の実施形態において用いることができるトリガーされる遅延素子の実施形態を示す。遅延素子ＦＦ１は、第１及び第２の補助遅延素子ＡＦ１、ＡＦ２と選択ユニットＭＵＸとを備えている。各補助遅延素子ＡＦ１、ＡＦ２は、補助データ入力ＡＤ１、ＡＤ２と、クロック入力ＡＣ１、ＡＣ２と、補助データ出力ＡＱ１、ＡＱ２とを有する。補助データ入力ＡＤ１、ＡＤ２は、トリガーされる遅延素子ＦＦ１のデータ入力Ｄ１に連結されている。第１の補助遅延素子ＡＦ１のクロック入力ＡＣ１は、トリガーされる遅延素子ＡＦ１のクロック入力Ｃ１に直接連結されている。一方、第２の補助遅延素子ＡＦ２のクロック入力ＡＣ２は、補助反転手段ＡＩによりクロック入力Ｃ１に連結されている。補助データ出力ＡＱ１、ＡＱ２は、選択ユニットＭＵＸの第１及び第２の信号入力Ｓ１、Ｓ２に連結されている。選択ユニットＭＵＸは、トリガー制御入力ＰＨ１に連結された選択入力ＳＥＬを更に有する。信号出力ＱＳは、トリガーされる遅延素子ＦＦ１のデータ出力Ｑ１に連結されている。
【００３５】
補助遅延素子ＡＦ１、ＡＦ２は、補助データ出力ＡＱ１、ＡＱ２での状態又は信号の反転型を供給する反転補助データ出力ＸＱ１、ＸＱ２を更に有することができる。
【００３６】
第１及び第２の補助遅延素子は、それぞれのクロック入力ＡＣ１、ＡＣ２でのクロック信号のクロックエッジに応じて、入力信号及びそれぞれの補助データ入力ＡＤ１、ＡＤ２の状態をそれぞれの補助データ出力ＡＱ１、ＡＱ２に転送するように構成されている。第１及び第２の補助遅延素子ＡＦ１、ＡＦ２は、例えば、従来のＤ−フリップフロップ回路を有する。
【００３７】
選択ユニットＭＵＸは、選択入力ＳＥＬでの選択信号に応じて、第１及び第２の信号入力Ｓ１、Ｓ２を信号出力ＱＳに連結するように構成されている。
【００３８】
第１及び第２の補助遅延素子ＡＦ１、ＡＦ２は、同じ構造及び／又は機能を有していてもよい。例えば、補助遅延素子ＡＦ１、ＡＦ２の双方は、クロック入力ＡＣ１、ＡＣ２でのクロック信号の立上りクロックエッジを検知するように構成される。第２の補助遅延素子ＡＦ２に対してクロック入力Ｃ１でのクロック信号の反転型が供給されると、第１の補助遅延素子ＡＦ１は、クロック入力Ｃ１での入力クロック信号の立上りクロックエッジを検知し、その一方で第２の補助遅延素子ＡＦ２は、入力クロック信号の立下りクロックエッジを検知する。データ入力Ｄ１又は補助データ入力ＡＤ１、ＡＤ２でのデータ信号の入力状態は、それぞれのクロックエッジの検知に応じて転送される。トリガー制御入力ＰＨ１での選択信号に応じて、選択ユニットＭＵＸは、立上りクロックエッジの検知に基づく第１の補助データ信号又は立下りクロックエッジの検知に基づく第２の補助データ信号を出力データ信号としてデータ出力Ｑ１に転送する。すなわち、選択信号は、データ入力Ｄ１でのデータ信号又はその状態をクロック入力Ｃ１での入力クロック信号の立上りクロックエッジのときに転送するか立下りクロックエッジのときに転送するかを決定する。
【００３９】
分周器の反転手段ＩＮＶ１、ＩＮＶ２、…、ＡＩは、例えばトランジスタ系の論理反転回路を備えることができる。さらに、信号及びそれぞれの信号線は、各データ又はクロック信号が基準信号（reference signal）に対して相互に相補的な第１及び第２の成分を有するように、差分形式（differential form）とすることができる。この場合、基準信号に対して相補的な成分を交換することにより差分信号の反転型を導出できる。これは、例えば、差分信号線を交換することにより達成できる。
【００４０】
他の実施形態において補助遅延素子ＡＦ１、ＡＦ２が反転補助データ出力ＸＱ１、ＸＱ２を備える場合、選択ユニットＭＵＸは、選択入力ＳＥＬでの選択信号に応じて補助データ出力ＸＱ１、ＸＱ２での信号の１つを選択して転送するために、２つの追加の入力と追加の出力とを有することができる。この場合、トリガーされる遅延素子ＦＦ１、…の間に、他の反転手段が必要ない。
【００４１】
上述した実施形態の１つの分周器は、安定した５０％のデューティサイクルを有する。例えばトランジスタのミスマッチの影響として発生するデューティサイクルの小さな変化は、その影響を受ける従来の分周器の変化よりも顕著に小さい。
【００４２】
図５は、差分信号と共に用いることができる反転手段との併用で遅延素子の実施形態を示す。遅延素子ＦＦ１のデータ入力Ｄ１及びトリガー制御入力ＰＨ１は、それぞれの入力ノード（input nodes）ＤＰ、ＤＮ、ＰＨＰ、ＰＨＮでの差分形式の入力信号を受信するようにそれぞれ構成されている。さらに、データ出力Ｑ１は、差分信号要素を供給するためのノードＱＰ、ＱＮを備えている。
【００４３】
反転手段ＩＮＶ１は、差分入力ノード（differential input nodes）Ｉ１、Ｉ２と差分出力ノード（differential output nodes）Ｏ１、Ｏ２とを有する。ここで、入力ノードＩ１は出力ノードＯ２に連結され、入力ノードＩ２は出力ノードＯ１に連結されている。すなわち、入力Ｉ１、Ｉ２と出力Ｏ１、Ｏ２との間で信号線が交換されている。前述の通り、これは反転手段ＩＮＶ１に供給されたそれぞれの信号の反転という結果をもたらす。
【００４４】
トリガー制御入力ＰＨ１のノードＰＨＰ、ＰＨＮは、反転手段ＩＮＶ１の入力Ｉ１、Ｉ２と要素の交換無しで連結されている。このため、この場合反転は起こらず、データ入力Ｄ１での信号とトリガー制御入力ＰＨ１での信号とは、相互に反転されている。
【００４５】
上述した実施形態の１つの分周器は、例えば、周波数合成器（frequency synthesizer）において用いることができる。図６は、周波数合成器の実施形態を示す。周波数合成器は、位相ロックループＰＬＬと、制御回路ＣＴＲＬと、スイッチング素子ＳＷと、分周器ＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４とを備えている。周波数合成器の出力周波数は、制御入力ＦＳでの周波数選択信号に応じて、位相ロックループＰＬＬからスイッチング素子ＳＷ及び分周器ＦＤ１、ＦＤ２を介して第１の信号出力ＩＱ１に、又は、スイッチング素子ＳＷ及び分周器ＦＤ３、ＦＤ４を介して第２の信号出力ＩＱ２に出力される。
【００４６】
このために、制御回路ＣＴＲＬは、位相ロックループＰＬＬの周波数同調（frequency tuning）と、周波数選択信号に応じてスイッチング素子ＳＷのスイッチング状態とを制御する。例えば、２つの異なる周波数を有する周波数合成器により、同相及び直交成分（in-phase and quadrature components）を有する（Ｉ／Ｑが短い）複雑な周波数信号を発生できる。例えば、第１及び第２の信号出力ＩＱ１、ＩＱ２にてそれぞれ第１の周波数３１５ＭＨｚ及び第２の周波数４３３ＭＨｚを発生させることができる。これらの周波数は、異なる産業科学医療用バンド（ＩＳＭバンド）で用いることができる。このために、位相ロックループＰＬＬは、２つの異なる基本周波数（例えば、１８９０ＭＨｚ及び１７３２ＭＨｚ）を発生させることができ、これらの周波数は、分周器ＦＤ１及びＦＤ２またはＦＤ３及びＦＤ４により分割される。第１の分周器ＦＤ１は、上述した実施形態の１つに示されたように、分周比３を実施できるようにする。第２の分周器ＦＤ２は、分周比２での分周と９０°の位相シフトの両方を行ってそれぞれＩ／Ｑ信号を発生させる、所謂ジョンソン分割器（Johnson divider）として構成することができる。従って、第３の分周器ＦＤ３は、分周比２の従来の分周器とすることができる。一方、第４の分周器ＦＤ４は、ジョンソン分割器として構成することもできる。１つの分周比（例えば、４）だけで実装される実施形態と比較して、位相ロックループＰＬＬの同調範囲を減少させることができる。
【００４７】
例えば、共通の分周比４を用いるとき、位相ロックループＰＬＬの出力での基本周波数は、４×３１５ＭＨｚ＝１２６０ＭＨｚ、４×４３３ＭＨｚ＝１７３２Ｈｚであるから、１２６０ＭＨｚ及び１７３２Ｈｚが必要となる。
【００４８】
図５に示した実施形態で必要な基本周波数は、６×３１５ＭＨｚ＝１８９０ＭＨｚ及び４×４３３ＭＨｚ＝１７３２ＭＨｚという結果となり、このため、少ない努力により達成でき、かつ、従来の周波数合成器の同調範囲よりも小さな同調範囲が求められる。
【００４９】
ジョンソン分割器はその入力クロック信号の安定したデューティサイクルに対して感度が良いため、上述した実施形態の１つの奇数分周比を用いる分周器を用いることにより、周波数合成器の良好な機能を得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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