(57)【要約】  本発明は、常温で動作する単電子トランジスタ及びその製造方法に関し、より詳しくは、ナノ構造物を用いた量子ドットつまりシリサイド量子ドットを形成し、その量子ドットの上にゲートが位置するように形成することで、ゲートによりトンネルバリアに与える影響を最小化し、量子ドットの電位制御及び作動効率を効率的に向上することができる、常温で動作する単電子トランジスタ及び製造方法に関する。【選択図】    図１２
2011512668.tif 000002
【特許請求の範囲】
【請求項１】
下部導電層(１００)、第１の誘電層(１０)、及び上部導電層(２００)が積層された基板の上部導電層(２００)の上に、ナノワイヤー構造物(２１)を形成する第１のステップと、
前記ナノワイヤー構造物(２１)をマスクとして、前記上部導電層(２００)に不純物をドープする第２のステップと、
前記ナノワイヤー構造物(２１)が覆われるように、前記上部導電層(２００)の上に第２の誘電層(３０)を形成する第３のステップと、
前記上部導電層(２００)と第２の誘電層(３０)とをエッチングして、量子点(２１１)を定義する第４のステップと、
前記量子点(２１１)を囲むように、熱酸化工程により第３の誘電層(Ｇ)を形成する第５のステップと、
前記量子点(２１１)の上にゲート(Ｇ)を形成する第６のステップとを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項２】
量子点(２１１)は、ナノワイヤー構造物(２１)と第２の誘電層(３０)とを完全にエッチングし、上部導電層(２００)の厚さの一部をエッチングするか、又は量子点(２１１)は、上部導電層(２００)と第２の誘電層(３０)と共に、ナノワイヤー構造物(２１)の一部をエッチングすることを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項３】
少なくとも１つの第１の誘電層(１０)と導電層(２０)とが各々積層された基板(１００)を用いて、単電子トランジスタを製造する方法であって、
前記基板(１００)上にナノワイヤー構造物(２１)を定義する第１のステップと、
前記ナノワイヤー構造物(２１)が囲まれるように、前記基板(１００)上に第２の誘電層(３０)を形成する第２のステップと、
前記ナノワイヤー構造物(２１)が露出するようにトレンチ(３１ａ、３１ｂ)をエッチングして、量子点(２１１)を形成する第３のステップと、
前記第２の誘電層(３０)とトレンチ(３１ａ、３１ｂ)との表面に一定の厚さで第３の誘電層(４０)を形成する第４のステップと、
前記量子点(２１１)の上に位置するように、トレンチ(３１ａ、３１ｂ)にゲート(Ｇ)を形成する第５のステップとを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項４】
前記第１の誘電層(１０)、前記第２の誘電層(３０)、及び前記第３の誘電層(４０)は、酸化膜又は絶縁膜であり、前記導電層(２０)は、シリコンであることを特徴とする請求項３に記載の常温で動作する単電子トランジスタの製造方法。
【請求項５】
前記第４のステップと第５のステップとの間に、
蒸着工程で形成された第３の誘電層(４０)の平面層をエッチングする第６のステップと、
前記第２の誘電層(３０)と第３の誘電層(４０)とをエッチングし、ゲート(Ｇ)をマスクとして、量子点(２１１)以外の領域に不純物をドープする第７のステップとを、更に含むことを特徴とする請求項３に記載の常温で動作する単電子トランジスタの製造方法。
【請求項６】
更に、前記第１の誘電層(１０)の底部に、下部ゲートとして用いられる下部導電層(１００)が備えられていることを特徴とする請求項３に記載の常温で動作する単電子トランジスタの製造方法。
【請求項７】
前記第７のステップは、前記ゲート(Ｇ)に側壁スペーサ(Ｓ)を形成するステップを含み、前記第７のステップは、前記ゲート(Ｇ)及び側壁スペーサ(Ｓ)をマスクとすることを特徴とする請求項５に記載の常温で動作する単電子トランジスタの製造方法。
【請求項８】
第１の誘電層(１０)と導電層(２０)とが順次積層されたＳＯＩ基板の前記導電層(２０)をエッチングして、ナノ構造物(２１)を形成する第１のステップ(Ｓ１００)と、
前記ナノ構造物(２１)が覆われるように、第２の誘電層(３０)を蒸着する第２のステップ(Ｓ２００)と、
前記第２の誘電層(３０)の一部をエッチングして前記ナノ構造物(２１)の一部が露出するように、トレンチ(３１)を形成する第３のステップ(Ｓ３００)と、
前記トレンチに露出した前記ナノ構造物(２１)をエッチングして、量子点(２１１)を形成する第４のステップ(Ｓ４００)と、
前記第２の誘電層(３０)、前記トレンチ(３１)、及び前記量子点の上に金属物質を蒸着して、金属膜(５０)を形成する第５のステップ(Ｓ５００)と、
前記金属膜(５０)と前記量子点(２１１)とを熱処理過程により、シリサイド量子ドット(２１２)を形成する第６のステップ(Ｓ６００)と、
前記量子点(２１１)と反応しない前記金属膜(５０)を除去する第７のステップ(Ｓ７００)と、
前記金属膜(５０)が除去された上面と前記シリサイド量子ドット(２１２)とに、第３の誘電層(４０)を蒸着する第８のステップ(Ｓ８００)と、
前記第３の誘電層(４０)が蒸着された前記トレンチ(３１)に、ゲート(６０)を充填する第９のステップ(Ｓ９００)とを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項９】
前記第８のステップ(Ｓ８００)は、前記第２の誘電層(３０)の全部又は一部を除去した後、前記第３の誘電層(４０)を蒸着することを特徴とする請求項８に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１０】
前記第９のステップは、前記ゲート(６０)に側壁スペーサ(Ｓ)を形成するステップを含み、前記第９のステップは、前記ゲート(９０)と側壁スペーサ(Ｓ)とをマスクとして不純物をドープして、ソース及びドレインを形成することを特徴とする請求項９に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１１】
前記第１の誘電層(１０)、前記第２の誘電層(３０)、及び前記第３の誘電層(４０)は、酸化膜又は絶縁膜であり、前記導電層(２０)は、シリコンであることを特徴とする請求項８に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１２】
更に、前記第１の誘電層(１０)の底部に、下部ゲートとして用いられる下部導電層(１００)が備えられていることを特徴とする請求項８に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１３】
請求項１乃至請求項１２のいずれか一項に記載の製作方法で製造したことを特徴とする常温で動作する単電子トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、常温で動作する単電子トランジスタ及びその製造方法に関し、より詳しくは、ナノ構造物を用いたシリサイド量子ドットを形成し、その上にゲートが位置するように形成することで、ゲートによりトンネルバリアに与える影響を最小化し、量子点の電位制御及び作動効率を効率的に向上することができる常温で動作する単電子トランジスタ及び製造方法に関する。
【背景技術】
【０００２】
近年、半導体技術は、より多い情報を格納するため、高集積、高速度、低電力の半導体を開発している。技術の発展に伴う縮小化(scale-down)現象は、物理的な限界に直面することになり、このような限界点で現れる単電子トンネリング現象を用いた単電子トランジスタは、現在のＣＭＯＳ素子が代替可能な素子として期待され、次世代のテラ級集積回路素子に応用しようとする活発な研究が進まれている。 
【０００３】
単電子トランジスタはトンネル現象を用いるため、ソースとドレインとの間にトンネルバリアが存在しなければならない。このようなトンネルバリアは、高温で酸化膜を形成するに際して、ＰＡＤＯＸ(PAttern Dependent OXidation)技法により自然発生的に形成される。
【０００４】
最近、集積回路の急速な発展に伴い、高度の情報処理機能を有するコンピュータ及び携帯端末などが普及しつつある。これらの高機能性の機器は消費電力が大きいため、半導体の高集積化と共に、低電力消費の半導体が求められている。
【０００５】
このような要求に応じて開発された技術の１つとして、単電子トランジスタが挙げられる。単電子トランジスタは、１つの電子で電流のＯＮ／ＯＦＦを制御して、消費電力を１０万分の１に減少することができるため、高集積化が容易であるだけでなく、電力消費量を大きく減らすことができるという利点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、単電子トランジスタは、以下のような課題がある。
【０００７】
１）１つの電子で制御が行われるため、単電子を効率的に制御するためには、微細な電極構造を要する。
【０００８】
２）単電子トランジスタは、トンネリング現象を用いて、ソースとドレインとの間に形成されるトンネルバリアで単電子を制御することになるが、トンネルバリアは、酸化膜の形成に際して自然に形成されるため、トンネルバリアの高さと幅を人為的に制御し難い。
【０００９】
３）形成されたトンネルバリアを用いて量子点の電位を制御するためにはゲートを用いるが、従来の単電子トランジスタは、このゲートの影響を受けて低温でのみ動作する。
【００１０】
４）特に、ゲートが、量子点のみならず、ソース及びドレインまで覆われるように形成されるため、ゲートに与えられる電位が、量子点の電位を変えるだけでなく、量子点の左右に形成されているトンネルバリアにも影響する。
【００１１】
５）このようにゲートの電位が高くなることで、トンネルバリアが低くなり、クーロン振動特性を悪くする。
【００１２】
本発明は、常温で動作する単電子トランジスタ及びその製造方法に関し、更に詳しくは、ナノ構造物を用いたシリサイド量子ドットを形成し、その上にゲートが位置するように形成することで、ゲートによりトンネルバリアに与える影響を最小化し、量子点の電位制御及び作動効率を効率的に向上することができる、常温で動作する単電子トランジスタ及び製造方法に関する。
【課題を解決するための手段】
【００１３】
下部導電層、第１の誘電層、及び上部導電層が積層された基板の上部導電層の上に、ナノワイヤー構造物を形成する第１のステップと、ナノワイヤー構造物をマスクとして、上部導電層に不純物をドープする第２のステップと、ナノワイヤー構造物が覆われるように、上部導電層の上に第２の誘電層を形成する第３のステップと、上部導電層と第２の誘電層とをエッチングして、量子点を定義する第４のステップと、量子点を囲むように、熱酸化工程により第３の誘電層を形成する第５のステップと、量子点の上にゲートを形成する第６のステップとを含むことを特徴とする。
【００１４】
量子点は、ナノワイヤー構造物と第２の誘電層とを完全にエッチングし、上部導電層の厚さの一部をエッチングするか、又は量子点は、上部導電層と第２の誘電層と共に、ナノワイヤー構造物の一部をエッチングすることを特徴とする。
【００１５】
基板上にナノワイヤー構造物を定義する第１のステップと、ナノワイヤー構造物が囲まれるように、基板上に第２の誘電層を形成する第２のステップと、ナノワイヤー構造物が露出するようにトレンチをエッチングして、量子点を形成する第３のステップと、第２の誘電層とトレンチとの表面に一定の厚さで第３の誘電層を形成する第４のステップと、量子点の上に位置するように、トレンチにゲートを形成する第５のステップとを含むことを特徴とする。
【００１６】
第１の誘電層、第２の誘電層、及び第３の誘電層は、酸化膜又は絶縁膜であり、導電層は、シリコンであることを特徴とする。
【００１７】
第４のステップと第５のステップとの間に、蒸着工程で形成された第３の誘電層の平面層をエッチングする第６のステップと、第２の誘電層と第３の誘電層とをエッチングし、ゲートをマスクとして、量子点以外の領域に不純物をドープする第７のステップとを、更に含むことを特徴とする。
【００１８】
更に、第１の誘電層の底部に、下部ゲートとして用いられる下部導電層が備えられていることを特徴とする。
【００１９】
第７のステップは、ゲートに側壁スペーサを形成するステップを含み、第７のステップは、ゲート及び側壁スペーサをマスクとすることを特徴とする。
【００２０】
第１の誘電層と導電層とが順次積層されたＳＯＩ基板の導電層をエッチングして、ナノ構造物を形成する第１のステップと、ナノ構造物が覆われるように、第２の誘電層を蒸着する第２のステップと、第２の誘電層の一部をエッチングしてナノ構造物の一部が露出するように、トレンチを形成する第３のステップと、前記トレンチに露出したナノ構造物をエッチングして、量子点を形成する第４のステップと、第２の誘電層、トレンチ、及び量子点の上に金属物質を蒸着して、金属膜を形成する第５のステップと、金属膜と量子点とを熱処理過程により、シリサイド量子ドットを形成する第６のステップと、量子点と反応しない金属膜を除去する第７のステップと、金属膜が除去された上面とシリサイド量子ドットとに、第３の誘電層を蒸着する第８のステップと、第３の誘電層が蒸着されたトレンチに、ゲートを充填する第９のステップとを含むことを特徴とする。
【００２１】
第８のステップは、第２の誘電層の全部又は一部を除去した後、第３の誘電層を蒸着し、第９のステップは、ゲートに側壁スペーサを形成するステップを含み、第９のステップは、ゲートと側壁スペーサとをマスクとして不純物をドープして、ソース及びドレインを形成することを特徴とする。
【００２２】
第１の誘電層、第２の誘電層、及び第３の誘電層は、酸化膜又は絶縁膜であり、導電層は、シリコンであり、第１の誘電層の底部に、下部ゲートとして用いられる下部導電層が備えられていることを特徴とする。
【００２３】
一方、本発明は、このような方法による製造方法で製造されることを特徴とする常温で動作する単電子トランジスタを特徴とする。
【００２４】
本発明の効果は、以下の通りである。
【発明の効果】
【００２５】
１）ゲートが量子点の真上に形成されるため、トンネルバリアに与える影響を最小化することができる。
【００２６】
２）ゲート電位によるトンネルバリアが低くなるということを減らし、単電子トランジスタの動作温度を高めることができる。
【００２７】
３）既存のＣＭＯＳ製作工程をそのまま適用することができ、コストダウン及び製作工程の単純化が得られる。
【００２８】
４）１又は複数の金属点のシリサイド量子ドットを直列に形成することにより、単電子トランジスタの全体の電気容量を減らし、作動効率を向上させるという効果がある。
【００２９】
５）シリサイド量子ドットを均一な大きさ及び一定の密度分布で形成して、より安定した量子点を形成するという効果がある。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施例によるナノワイヤー構造物を形成する一例を示す断面斜視図である。
【図２】本発明の第１の実施例による第２の誘電層を形成する一例を示す断面斜視図である。
【図３】本発明の第１の実施例による量子点を形成する一例を示す断面斜視図である。
【図４】本発明の第１の実施例による第３の誘電層を形成する一例を示す断面斜視図である。
【図５】本発明の第１の実施例によるゲートを形成する一例を示す断面斜視図である。
【図６】本発明の第２の実施例による単電子トランジスタの製造方法に用いられる基板の一例を示す一部断面斜視図である。
【図７】本発明の第２の実施例によるナノワイヤー構造物が定義された状態を示す一部断面斜視図である。
【図８】本発明の第２の実施例による第２の誘電層を形成する一例を示す一部断面斜視図である。
【図９】本発明の第２の実施例による量子点を形成する一例を示す一部断面斜視図である。
【図１０】本発明の第２の実施例による量子点を形成する他の例を示す一部断面斜視図である。
【図１１】本発明の第２の実施例による第３の誘電層を形成する一例を示す一部断面斜視図である。
【図１２】本発明の第２の実施例によるゲートを形成する一例を示す一部断面斜視図である。
【図１３】本発明の第２の実施例による第３の誘電層をエッチングする一例を示す一部断面斜視図である。
【図１４】図１３のエッチング状態で、側壁スペーサを形成する一部断面斜視図である。
【図１５】本発明の第３の実施例による常温で動作する単電子トランジスタの製造方法を示すフローチャートである。
【図１６】本発明の第３の実施例による単電子トランジスタの製造方法に用いられる基板の一例を示す斜視図。
【図１７】本発明の第３の実施例によるナノワイヤー構造物が定義された状態を示す一部断面斜視図。
【図１８】本発明の第３の実施例による第２の誘電層を形成する一例を示す一部断面斜視図である。
【図１９】本発明の第３の実施例によるトレンチを形成する一例を示す一部断面斜視図である。
【図２０】本発明の第３の実施例による量子点を形成する一例を示す一部断面斜視図である。
【図２１】本発明の第３の実施例による金属膜を蒸着する一例を示す一部断面斜視図である。
【図２２】本発明の第３の実施例によるシリサイド量子ドットを形成する一例を示す一部断面斜視図である。
【図２３】本発明の第３の実施例によるシリサイド量子ドットの第１の実施例の形態を示す要部断面図である。
【図２４】本発明の第３の実施例によるシリサイド量子ドットの第２の実施例の形態を示す要部断面図である。
【図２５】本発明の第３の実施例による金属膜を除去する一例を示す一部断面斜視図。
【図２６】本発明の第３の実施例による第３の誘電層を形成する一例を示す一部断面斜視図である。
【図２７】本発明の第３の実施例によるゲートを充填する一例を示す一部断面斜視図。
【図２８】本発明の第３の実施例による第２の誘電層と第３の誘電層とをエッチングする一例を示す要部断面斜視図である。
【図２９】図２８のエッチング状態で側壁スペーサを形成する要部断面斜視図である。
【発明を実施するための形態】
【００３１】
以下、添付の図面を参照して、本発明の好適な実施例を詳述する。
【実施例１】
【００３２】
図１は、本発明の第１の実施例によるナノワイヤー構造物を形成する一例を示す断面斜視図である。第１のステップは、ナノワイヤー構造物２１を製造するステップである。ナノワイヤー構造物２１は、基板上に形成される。ここで、本発明で用いる基板は、下部導電層１００と上部導電層２００との間に第１の誘電層１０が形成されたものを用いる。また、ナノワイヤー構造物２１は、上部導電層２００の上に形成される。
【００３３】
特に、ナノワイヤー構造物２１は、上部導電層２００の上に、フォトリソグラフィーや電子ビームリソグラフィーを用いてパターンを形成し、形成されたパターンを除いた残りの部分をエッチングして形成される。図１において、ナノワイヤー構造物２１は、両側面が外部へ露出した形態で形成されている。
【００３４】
第２のステップは、上部導電層２００に不純物をドープするステップである。ここでの不純物ドープは、ナノワイヤー構造物２１が形成された状態で行われ、本発明による単電子トランジスタ内のキャリア数を変更するため、ドープを行う。特に、ここで用いる不純物としては、１×１０１２／ｃｍ２以上の濃度を持つリン(Ｐ)、砒素(Ａｓ)、又はホウ素(Ｂ)が挙げられる。
【００３５】
本発明の好適な実施例において、不純物のドープは、ナノワイヤー構造物２１をマスクとするのが望ましい。これは、後述する工程により、ナノワイヤー構造物２１の底部に該当する上部導電層２００に、ソース及びドレインと量子点２１１が形成されることになるが、この際、濃度差により不純物がまんべんなく浸透され得るようにするためである。
【００３６】
図２は、本発明の第１の実施例による第２の誘電層を形成する一例を示す断面斜視図である。第３のステップは、ナノワイヤー構造物２１を囲むように、上部導電層２００に第２の誘電層３０を形成するステップである。第２の誘電層３０は、上部導電層２００の上に一定の厚さを有するように形成することもでき、図２でのように、上部が一定の厚さを持つように形成することもできる。このような第２の誘電層３０は、上部導電層２００の外へキャリアなどが移動することを防止し、電気的に絶縁させる絶縁体の役割を果たす。また、第２の誘電層３０は、ドープ過程で選択的なドープのための拡散防止膜としての機能も共に持つことになる。
【００３７】
本発明の好適な実施例において、第２の誘電層３０を形成する方式として、蒸着方式を用いるのが望ましい。これは、第２の誘電層３０を上部導電層２００の上面に一定の厚さで蒸着することができ、特に、その厚さの調節が容易であるためである。
【００３８】
図３は、本発明の第１の実施例による量子点を形成する一例を示す断面斜視図である。第４のステップは、量子点２１１を形成するステップである。量子点２１１は、上部導電層２００が露出するまで、第２の誘電層３０とナノワイヤー構造物２１とをエッチングして形成される。ここでのエッチングは、ドライエッチング、又はＦＩＢ方式が用いられる。また、この際のパターンは、ナノワイヤー構造物２１の長さ中間部にパターン(図示せず)を形成する。これは、後工程で形成されるゲート(Ｇ)と量子点２１１との間の重なり部分を最小化するためである。
【００３９】
特に、図３では、ナノワイヤー構造物２１の底部にある上部導電層２００のみを残し、その他の上部導電層２００、第２の誘電層３０、そして、ナノワイヤー構造物２１をエッチングして、量子点２１１を定義した例を示している。しかし、量子点２１１は、ナノワイヤー構造物２１の厚さの一部のみをエッチングして定義することもできる。
【００４０】
図４は、本発明の第１の実施例による第３の誘電層を形成する一例を示す断面斜視図である。第５のステップは、第３の誘電層４０を形成するステップである。第３の誘電層４０とは、量子点２１１と後述するゲート(Ｇ)との絶縁のための一種のゲート酸化膜を意味する。このような第３の誘電層４０は、熱酸化工程により、第４のステップにおける量子点２１１の形成のためにエッチング形成されたトレンチ３１の両側に各々形成される。特に、このように熱酸化工程により第３の誘電層４０を形成することで、トレンチ３１の幅、即ち、後工程におけるゲート(Ｇ)の幅を狭くすることができる。
【００４１】
図５は、本発明の第１の実施例によるゲートを形成する一例を示す断面斜視図である。第６のステップは、ゲート(Ｇ)を形成するステップである。ゲート(Ｇ)は、量子点２１１が形成された上部と、エッチング部分(トレンチ)の両側面に向かい合う形態で形成された第３の誘電層４０の間に、ナノワイヤー構造物２１に垂直に形成される。これにより、ナノワイヤー構造物２１は、第５のステップで完全にエッチングしない中間部を中心に、２つのゲートに分けられる。
【００４２】
このようなゲート(Ｇ)は、１×１０１２／ｃｍ２以上の濃度を持つ不純物を含むポリシリコンが用いられる。ゲート(Ｇ)は、先ず、ポリシリコンを量子点２１１の上に蒸着した後、フォトリソグラフィーを用いて、量子点２１１の上部にのみ形成するようにエッチングされる。
【００４３】
一方、本発明は、上述した製造方法で製造された単電子トランジスタを含む。
【実施例２】
【００４４】
図６は、本発明の第２の実施例による単電子トランジスタの製造方法に用いられる基板の一例を示す一部断面斜視図である。本発明の好適な実施例で用いられる基板は、第１の誘電層１０と導電層２０とが繰り返し積層される基板を用いることもできるが、ここでは、説明の便宜上、図１でのように、下部導電層１００、第１の誘電層１０、導電層２０が順次積層された構造の基板１００を例として説明する。また、下部導電層１００と導電層２０とは、様々な種類の導電材が用いられるが、ここでは、シリコンを例として説明する。そして、第１の誘電層１０としては、酸化膜又は絶縁膜を例として説明する。
【００４５】
図７は、本発明の第２の実施例によるナノワイヤー構造物が定義された状態を示す一部断面斜視図である。第１のステップは、基板１００の上にナノワイヤー構造物２１を定義するステップである。ナノワイヤー構造物２１は、導電層２０をエッチングして形成する。このため、導電層２０の上に、フォトリソグラフィーや電子ビームリソグラフィーを用いてパターンを形成し、形成されたパターンを除く残りの部分をエッチングして得られる。このように定義されるナノワイヤー構造物２１は、望ましくは、トランジスタの全体サイズを最小化できるように、幅と長さを各々、１〜９ｎｍと、１〜５０ｎｍに形成するのが望ましい。
【００４６】
図８は、本発明の第２の実施例による第２の誘電層を形成する一例を示す一部断面斜視図である。第２のステップは、ナノワイヤー構造物２１を囲むように、基板１００の上に第２の誘電層３０を形成する。
【００４７】
図８において、第２の誘電層３０は、ナノワイヤー構造物２１を囲み、且つ厚さが一定の平面形態で形成されたものを示したが、これに限定することではなく、コーティング層形態で所定の厚さで第２の誘電層３０を形成することもできる。また、このような第２の誘電層３０は、厚さの調節が容易な蒸着工程により一定の厚さで形成するのが望ましい。
【００４８】
このように形成された第２の誘電層３０は、後述するドープ工程での拡散防止機能と共に、導電層２０の外へキャリアなどが移動することを防止し、電気的に絶縁させる絶縁体の役割を果たす。
【００４９】
図９は、本発明の第２の実施例による量子点を形成する一例を示す一部断面斜視図であり、図１０は、本発明の第２の実施例による量子点を形成する他の例を示す一部断面斜視図である。第３のステップは、量子点２１１を形成するステップである。量子点２１１は、ナノワイヤー構造物２１が露出するように、トレンチ３１ａ、３１ｂをエッチングして形成する。トレンチ３１ａ、３１ｂは、ナノワイヤー構造物２１の長さ中間部に垂直に形成するのが望ましく、ドライエッチング、又はＦＩＢ方式で形成する。また、トレンチ３１ａ、３１ｂは、ナノワイヤー構造物２１の形成により、エッチングする層が異なるようになる。
【００５０】
即ち、図９でのように、トレンチ３１ａは、ナノワイヤー構造物２１が露出するように、第２の誘電層３０のみをエッチングして形成される。また、図１０でのように、量子点２１１の厚さを薄く形成するため、ナノワイヤー構造物２１の厚さの一部を第２の誘電層３０と共にエッチングして、トレンチ３１ｂを形成することもできる。
【００５１】
このようにトレンチ３１ａ、３１ｂの形成により、外部に露出するナノワイヤー構造物２１で形成される量子点２１１は、幅１〜９ｎｍに形成することができる。また、本発明の好適な実施例において、量子点２１１は、最小限の大きさを持つように、その長さを１〜５０ｎｍに形成するのが望ましい。これは、後工程で形成されるゲート(Ｇ)と量子点２１１との間の重なり部分を最小化するためである。
【００５２】
図１１は、本発明の第２の実施例による第３の誘電層を形成する一例を示す一部断面斜視図である。第４のステップは、基板１００の上に第３の誘電層４０を形成するステップである。第３の誘電層４０とは、量子点２１１と後述するゲート(Ｇ)との絶縁のための一種のゲート酸化膜を意味する。このような第３の誘電層４０は、第２の誘電層３０の表面と各トレンチ３１ａ、３１ｂの表面とに一定の厚さで形成する.
【００５３】
このように、第３の誘電層４０を形成すると、トレンチ３１ａ、３１ｂの幅がその分減少するため、後述する後工程で形成するゲート(Ｇ)の幅を更に狭くすることができる。このような機能をする第３の誘電層４０は、熱酸化工程、又は熱酸化工程の後の蒸着工程による酸化膜で形成するのが望ましい。図１１は、熱酸化工程の後の蒸着工程により、第３の誘電層４０を形成する一例を示している。
【００５４】
図１２は、本発明の第２の実施例によるゲートを形成する一例を示す一部断面斜視図である。第５のステップは、ゲート(Ｇ)を形成するステップである。ゲート(Ｇ)は、各トレンチ３１ａ、３１ｂに導電物質を充填する形態で形成される。即ち、各トレンチ３１ａ、３１ｂをエッチングすることで量子点２１１が形成され、この量子点２１１を第３の誘電層４０で囲んだ後、その上に導電物質を充填してゲート(Ｇ)を形成する。このような導電物質としては、１×１０１２／ｃｍ２以上の濃度を持つ不純物を含むポリシリコンが用いられる。そして、ここで用いられる不純物としては、リン(Ｐ)、砒素(Ａｓ)、又はホウ素(Ｂ)が挙げられる。
【００５５】
一方、本発明による製造方法は、第４のステップで形成された第３の誘電膜４０の一部をエッチングする第６のステップと、トランジスタを通電可能にするため、不純物をドープする第７のステップとを更に含むことができる。
【００５６】
図１３は、本発明の第２の実施例による第３の誘電層をエッチングする一例を示す一部断面斜視図である。第６のステップは、第３の誘電層４０をエッチングするステップである。第４のステップにおいて、蒸着工程で形成した第３の誘電層４０を、トレンチ３１ａ、３１ｂの壁面に第３の誘電層４０だけが残るようにエッチングする。この際、ゲート酸化膜は、熱酸化工程で形成された酸化膜のみが存在することになる。
【００５７】
第７のステップは、ソース及びドレインを形成するため、不純物をドープするステップである。ドライエッチングにより、第２の誘電層３０と第３の誘電層４０とをエッチングした後、ゲート(Ｇ)をマスクとして不純物をドープする。
【００５８】
本発明の好適な実施例において、第７のステップは、第２の誘電層３０と第３の誘電層４０との全部をエッチングする例を示しているが、後述するように、不純物ドープが可能な厚さ、例えば、第２の誘電層３０の厚さの２／３だけをエッチングすることもできる。また、ドープは、側壁スペーサ(sidewall spacer)を形成してから行うこともできる。
【００５９】
図１４は、図１３のエッチング状態で側壁スペーサを形成する一部断面斜視図である。側壁スペーサの形成方法は、図１４でのように、絶縁膜(シリコン酸化膜又はシリコン窒化膜)が形成されたゲート(Ｇ)の厚さだけを蒸着した後、蒸着した厚さ分だけドライエッチングを進行して、ゲート(Ｇ)の側壁に側壁スペーサ(Ｓ)を形成する。
【００６０】
ここで、不純物のドープに際して、ゲート(Ｇ)及び側壁スペーサ(Ｓ)をマスクとして、ナノワイヤー構造物(２１)の露出部分のみをドープする。
【００６１】
ドープは、通常の方法で行われ、ここでは、詳細な説明を省略する。
【００６２】
本発明の好適な実施例において、ドープに用いられる不純物としては、１×１０１２／ｃｍ２以上の濃度を持つリン(Ｐ)、砒素(Ａｓ)、又はホウ素(Ｂ)が用いられる。
【００６３】
一方、本発明は、上述した製造方法で製造された単電子トランジスタを含む。また、本発明による単電子トランジスタは、下部導電層１００を下部ゲートとしても用いられるのが可能である。
【実施例３】
【００６４】
図１５は、本発明の第３の実施例による常温で動作する単電子トランジスタの製造方法を示すフローチャートである。本発明による常温で動作する単電子トランジスタの製造方法は、図１に示すフローチャートと共に、以下の各ステップによる一部断面斜視図及び要部断面図を参考して説明する。
【００６５】
図１６は、本発明の第３の実施例による単電子トランジスタの製造方法に用いられる基板の一例を示す斜視図である。本発明の好適な実施例で用いられる基板は、第１の誘電層１０と導電層２０とが繰り返し積層される基板を用いるが、ここでは、説明の便宜上、図１でのように、下部導電層１００、第１の誘電層１０、導電層２０が順次積層された構造のＳＯＩ基板を例として説明する。
【００６６】
下部導電層１００と導電層２０とは、様々な種類の導電材が用いられるが、シリコンを用いるのが望ましい。
【００６７】
第１の誘電層１０は、酸化膜、又は絶縁膜を用いるのが望ましい。
【００６８】
図１７は、本発明の第３の実施例によるナノ構造物が定義された状態を示す一部断面斜視図である。図１７に示すように、第１のステップ(Ｓ１００)は、導電層２０をエッチングして、ナノ構造物２１を形成し、このため、導電層２０の上に、フォトリソグラフィーや電子ビームリソグラフィーを用いてパターンを形成した後、形成されたパターンを除く残りの部分をエッチングして、ナノ構造物２１を形成する。
【００６９】
ナノ構造物２１は、トランジスタの全体サイズを最小化できるように、幅と長さとを各々、１〜５０ｎｍと１〜５００ｎｍに形成するのが望ましい。
【００７０】
図１８は、本発明の第３の実施例による第２の誘電層を形成する一例を示す一部断面斜視図である。図１８に示すように、第２のステップ(Ｓ２００)は、ナノ構造物２１を覆うように、基板の上に第２の誘電層３０を形成する。第２の誘電層３０は、ナノ構造物２１を囲み、厚さが一定の平面形態で覆われるように製作した形態を示している。
【００７１】
第２の誘電層３０は、他の形態のコーティング層でかつ所定の厚さでナノ構造物２１を囲むように形成することもでき、第２の誘電層３０は、厚さの調節が容易な蒸着工程により一定の厚さで形成するのが望ましい。
【００７２】
第２の誘電層３０は、ドープ工程での拡散防止機能と共に、導電層２０の外へキャリアが移動することを防止し、電気的に絶縁させる絶縁体の役割を果たす。
【００７３】
図１９は、本発明の第３の実施例によるトレンチを形成する一例を示す一部断面斜視図である。図１９に示すように、第３のステップ(Ｓ３００)は、第２の誘電層３０をエッチングしてナノ構造物２１の一部が露出するように、第２の誘電層３０のみをエッチングして、トレンチ３１を形成する。
【００７４】
トレンチ３１は、ナノ構造物２１の長さ中間部に垂直に形成するのが望ましく、電子ビームリソグラフィー、又はリソグラフィーにより、１〜５０ｎｍの線幅で形成した後、ドライエッチングを進行して形成する。
【００７５】
トレンチ３１は、ナノ構造物２１の形成により、エッチングする層を異にするのが望ましい。
【００７６】
図２０は、本発明の第３の実施例による量子点を形成する一例を示す一部断面斜視図である。図２０に示すように、第４のステップ(Ｓ４００)は、ナノ構造物２１をエッチングして量子点２１１を形成する。量子点２１１の厚さを薄く形成するため、ナノ構造物２１の厚さの一部をエッチングして形成する。
【００７７】
量子点２１１は、外部に露出するナノ構造物２１により、幅１〜５０ｎｍに形成することができるが、本発明の好適な実施例における量子点２１１は、これは、後工程で形成されるゲート(Ｇ)と量子点２１１との間の重なり部分を最小化するため、最小限の大きさを持つように、長さ１〜１０ｎｍに形成するのが望ましい。
【００７８】
図２１は、本発明の第３の実施例による金属膜を蒸着する一例を示す一部断面斜視図である。図２１に示すように、第５のステップ(Ｓ５００)は、第２の誘電層３０、トレンチ３１、及び量子点２１１の上に金属物質を蒸着し、金属膜５０を形成することである。金属膜５０の材質は、量子点２１１とシリサイド化が可能な金属であれば、何でも構わないが、コバルト(Ｃｏ)を用いるのが望ましい。また、金属膜５０は、シリコンと反応する金属物質も使用可能である。
【００７９】
金属膜５０は、熱処理工程により形成されるが、この時、電子ビーム蒸着機、又は分子ビームエピタキシ(molecular beam epitaxy: ＭＢＥ)を用いて、厚さが０.１〜１０ｎｍとなるようにするのが望ましい。
【００８０】
図２２は、本発明の第３の実施例によるシリサイド量子ドットを形成する一例を示す一部断面斜視図であり、図２３は、本発明の第３の実施例によるシリサイド量子ドットの第１の形態を示す要部断面図である。図２２及び図２３に示すように、第６のステップ(Ｓ６００)は、金属膜５０と量子点２１１とを熱処理過程により、金属膜５０と量子点２１１とが反応して、シリサイド量子ドット２１２を形成する。電子ビームリソグラフィー、ＲＴＡ、炉、及びその他の熱処理装置のいずれか１つにより、熱処理によって金属点シリサイド化が行われる。
【００８１】
シリサイド量子ドット２１２は、金属膜５０と量子点２１１とが接続された部分にのみ形成される。この際、第２の誘電層３０と、トレンチ２１により露出した第１の誘電層１０の上に形成された金属膜５０は、互いに結合しないため、この部分の金属膜５０は、シリサイド化が行われない。
【００８２】
シリサイド量子ドット２１２は、約１〜１０ｎｍサイズの各シリサイド量子ドット２１１を、約１〜５０個の直列又は並列に形成するのが望ましい。その理由は、単電子素子全体の電気容量を減らすためである。
【００８３】
前述したシリサイド量子ドット２１２の形成要因は、ナノ構造物２１の幅、又はトレンチ３１の幅により定められる。即ち、トレンチ３１の幅が大きくなるほど、シリサイド量子ドットが直列に複数個形成され、ナノ構造物２１の幅が大きくなるほど、並列に複数個形成される。
【００８４】
このようなシリサイド量子ドット２１２の形成例を説明すると、ナノ構造物２１の幅が６ｎｍであり、トレンチ３１の幅が６ｎｍの場合、シリサイド量子ドット２１２が１個形成される。ナノ構造物２１の幅が６ｎｍであり、トレンチ３１の幅が１２ｎｍの場合、シリサイド量子ドット２１２が直列に２個形成される。ナノ構造物２１の幅が１２ｎｍであり、トレンチ３１の幅が６ｎｍの場合、シリサイド量子ドット２１２が並列に２個形成される。
【００８５】
図２４は、本発明の第３の実施例によるシリサイド量子ドットの第２の形態を示す要部断面図である。図２４に示すように、シリサイド量子ドット２１２を複数個形成したものであって、これは、トレンチ３１のサイズを調節すれば可能である。
【００８６】
図２５は、本発明の第３の実施例による金属膜を除去する一例を示す一部断面斜視図である。図２５に示すように、第７のステップ(Ｓ７００)では、量子点２１１と反応しない金属膜５０を除去する。金属膜５０と量子点２１１とが反応して、シリサイド量子ドット２１２として形成されない金属膜５０を除去する。
【００８７】
前述したように、シリサイド化しない金属膜５０は、硫酸と過酸化水素との混合溶液を用いて除去するのが望ましい。また、第２の誘電層３０をウェットエッチングにより全部又は一部除去して、シリサイド化しない金属膜５０を除去することもできる。
【００８８】
図２６は、本発明の第３の実施例による第３の誘電層を形成する一例を示す一部断面斜視図である。図２６に示すように、第８のステップ(Ｓ８００)では、金属膜５０が除去された上面に、第３の誘電層４０を蒸着する。第３の誘電層４０は、シリサイド量子ドット２１２を含み、かつ金属膜５０が除去された部分と、トレンチ３１の両側壁に蒸着する。
【００８９】
第３の誘電層４０とは、シリサイド量子ドット２１２と後述するゲート(Ｇ)との絶縁のためのゲート酸化膜を意味する。このような第３の誘電層４０は、第２の誘電層３０の表面と各トレンチ３１の表面とに一定の厚さで形成される。
【００９０】
第３の誘電層４０は、後述する後工程で形成されるゲート(Ｇ)の幅を調節できるものであって、第３の誘電層４０の厚さにより、トレンチ３１の幅が調節される。即ち、第３の誘電層４０の厚さが薄い場合、トレンチ３１の幅とゲート(Ｇ)とが大きくなり、第３の誘電層４０の厚さが厚い場合、トレンチ３１の幅とゲート(Ｇ)とが小さくなる。
【００９１】
第３の誘電層４０は、蒸着工程、熱酸化工程、及び熱酸化工程の後の蒸着工程のいずれか１つの工程により、酸化膜を形成するのが望ましい。
【００９２】
図２７は、本発明の第３の実施例によるゲートを充填する一例を示す一部断面斜視図である。図２７に示すように、第９のステップ(Ｓ９００)は、第３の誘電層４０が蒸着されたトレンチ３１に、ゲート(Ｇ)を形成することであって、ゲート(Ｇ)は、トレンチ３１に導電物質を充填する。
【００９３】
ゲート(Ｇ)を形成する好適な実施例は、導電物質を蒸着した厚さ分だけドライエッチングして、トレンチ３１の部分にのみ導電物質が存在するように形成することであるが、トレンチ３１以外の部分にもゲートを形成することができる。
【００９４】
ゲート(Ｇ)は、シリサイド量子ドット２１２を第３の誘電層４０で囲んだ後、その上に導電物質を充填して形成するものであって、このような導電物質としては、１×１０１２／ｃｍ２以上の濃度を持つ不純物を含むポリシリコンが用いられる。この際、使用される不純物としては、リン(Ｐ)、砒素(Ａｓ)、又はホウ素(Ｂ)を用いることができる。
【００９５】
以下、第８のステップ(Ｓ８００)と第９のステップ(Ｓ９００)との第２の実施例を説明する。
【００９６】
本発明による製造方法は、第１の実施例の第８のステップで形成された第３の誘電膜４０の全部又は一部をエッチングする第８のステップと、トランジスタを通電可能にするため、不純物をドープする第９のステップとを、更に含むことができる。
【００９７】
図２８は、本発明の第３の実施例による第２の誘電層と第３の誘電層とをエッチングする一例を示す要部断面斜視図である。図２８に示すように、第８のステップは、第２の誘電層３０と第３の誘電層４０とをエッチングする。ゲート(Ｇ)の下の第３の誘電層４０のみを残し、その他の第２及び第３の誘電層(３０、４０)を全部又は一部エッチングすることが可能である。
【００９８】
第９のステップは、ソース及びドレインを形成するため、不純物をドープするステップである。ドライエッチングにより、第２の誘電層３０と第３の誘電層４０とをエッチングした後、ゲート(Ｇ)をマスクとして不純物をドープする。
【００９９】
本発明の好適な実施例において、第８のステップは、第２の誘電層３０と第３の誘電層４０とを全部エッチングした例を示しているが、後述する不純物ドープが可能な厚さ、例えば、第２の誘電層３０の厚さの２／３だけをエッチングすることもできる。
【０１００】
図２９は、図２８のエッチング状態で側壁スペーサを形成した要部断面斜視図である。図２９に示すように、ドープは、側壁スペーサを形成した後にも可能である。この時、側壁スペーサの形成方法は、図２２でのように、絶縁膜(シリコン酸化膜又はシリコン窒化膜)が形成されたゲート(Ｇ)の厚さ分だけ蒸着した後、蒸着した厚さ分だけドライエッチングを進行して、ゲート(Ｇ)の側壁に側壁スペーサ(Ｓ)を形成する。
【０１０１】
ここで、不純物のドープ時、ゲート(Ｇ)及び側壁スペーサ(Ｓ)をマスクとして、ナノワイヤー構造物２１の露出部分のみをドープする。
【０１０２】
ドープ方法は通常の方法で行われ、ここでは、その詳細な説明を省略する。
【０１０３】
本発明の好適な実施例において、ドープに用いられる不純物としては、１×１０１２／ｃｍ２以上の濃度を有するリン(Ｐ)、砒素(Ａｓ)、又はホウ素(Ｂ)を用いることができる。
【０１０４】
以上の本発明による単電子トランジスタは、下部導電層１００を下部ゲートとしても用いるのが可能である。
【０１０５】
一方、本発明は、上述した製作方法で製造された常温で動作する単電子素子を含む。
【産業上の利用可能性】
【０１０６】
ゲートによりトンネルバリアに与える影響を最小化し、量子点の電位制御及び作動効率を効率的に向上できる、常温で動作する単電子トランジスタ及びその製造方法に利用可能である。
【符号の説明】
【０１０７】
１０：第１の誘電層  
２０：導電層  
２１：ナノ構造物
２１１：量子点  
２１２：シリサイド量子ドット  
３０：第２の誘電層
３１、３１ａ、３１ｂ：トレンチ  
４０：第３の誘電層  
５０：金属膜
Ｇ：ゲート  
Ｓ：側壁スペーサー  
１００：下部導電層
２００：上部導電層
【図１】
2011512668.tif 000003
【図２】
2011512668.tif 000004
【図３】
2011512668.tif 000005
【図４】
2011512668.tif 000006
【図５】
2011512668.tif 000007
【図６】
2011512668.tif 000008
【図７】
2011512668.tif 000009
【図８】
2011512668.tif 000010
【図９】
2011512668.tif 000011
【図１０】
2011512668.tif 000012
【図１１】
2011512668.tif 000013
【図１２】
2011512668.tif 000014
【図１３】
2011512668.tif 000015
【図１４】
2011512668.tif 000016
【図１５】
2011512668.tif 000017
【図１６】
2011512668.tif 000018
【図１７】
2011512668.tif 000019
【図１８】
2011512668.tif 000020
【図１９】
2011512668.tif 000021
【図２０】
2011512668.tif 000022
【図２１】
2011512668.tif 000023
【図２２】
2011512668.tif 000024
【図２３】
2011512668.tif 000025
【図２４】
2011512668.tif 000026
【図２５】
2011512668.tif 000027
【図２６】
2011512668.tif 000028
【図２７】
2011512668.tif 000029
【図２８】
2011512668.tif 000030
【図２９】
2011512668.tif 000031
【手続補正書】
【提出日】平成23年1月21日(2011.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、
前記上部シリコン層(２０)をエッチングして、ナノワイヤー構造物(２１а)を形成する第１のステップと、
前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第２のステップと、
前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１１、２１２)とを形成する第３のステップと、
前記ＳＯＩ基板の全面に第３の誘電層(４０)を形成する第４のステップと、
前記量子点(２１１、２１２)を囲むように、前記トレンチ(３１)にゲート(Ｇ)を形成する第５のステップとを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項２】
前記第４のステップと前記第５のステップとの間には、
蒸着工程で形成された前記第３の誘電層(４０)の一部をエッチングして、側壁スペーサ(Ｓ１)を形成する第６のステップと、
前記第２の誘電層(３０)の一部と前記第３の誘電層(４０)の一部とをエッチングし、前記ゲート(Ｇ)をマスクとして不純物をドープして、ソース及びドレインを形成する第７のステップとを、更に含むことを特徴とする請求項１に記載の常温で動作する単電子トランジスタの製造方法。
【請求項３】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、
前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成されることを特徴とする請求項１に記載の常温で動作する単電子トランジスタの製造方法。
【請求項４】
前記第１のステップにおいて、前記上部シリコン層(２０)のエッチングにより形成される前記ナノワイヤー構造物(２１а)の幅は、１〜５０nmであり、長さは、１０〜１０００nmであることを特徴とする請求項１に記載の常温で動作する単電子トランジスタの製造方法。
【請求項５】
前記第３のステップにおいて、前記トレンチ(３１)の幅は、エッチングにより１〜１００nmに形成され、前記上部シリコン層(２０)の厚さの一部をエッチングすることで、前記量子点(２１２)の厚さは、１〜５０nmに形成されることを特徴とする請求項１に記載の常温で動作する単電子トランジスタの製造方法。
【請求項６】
前記第７のステップは、
前記ゲート(Ｇ)に側壁スペーサ(Ｓ２)を形成し、前記ゲート(Ｇ)と前記側壁スペーサ(Ｓ２)とをマスクとして不純物をドープして、ソース及びドレインを形成するステップを含むことを特徴とする請求項２に記載の常温で動作する単電子トランジスタの製造方法。
【請求項７】
少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、
前記上部シリコン層(２０)をエッチングして、ナノワイヤー構造物(２１а)を形成する第１のステップと、
前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第２のステップと、
前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１２)とを形成する第３のステップと、
前記ＳＯＩ基板の全面に金属物質を蒸着して、金属膜(５０)を形成する第４のステップと、
前記ＳＯＩ基板を熱処理して、シリサイド量子ドット(２１３)を形成する第５のステップと、
前記量子点(２１２)と反応しない前記金属膜(５０)を除去する第６のステップと、
前記ＳＯＩ基板の全面に第３の誘電層(４０)を形成する第７のステップと、
前記トレンチ(３１)に伝導物質を充填して、ゲート(Ｇ)を形成する第８のステップとを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項８】
前記第７のステップと前記第８のステップとの間に、
蒸着工程で形成された前記第３の誘電層(４０)の一部をエッチングして、側壁スペーサ(Ｓ１)を形成する第９のステップと、
前記第２の誘電層(３０)の一部と前記第３の誘電層(４０)の一部とをエッチングし、前記ゲート(Ｇ)をマスクとして不純物をドープして、ソース及びドレインを形成する第１０のステップと、を更に含むことを特徴とする請求項７に記載の常温で動作する単電子トランジスタの製造方法。
【請求項９】
前記第７のステップにおいて、前記第３の誘電層(４０)は、前記第２の誘電層(２０)の全部又は一部を除去した後、蒸着により形成されることを特徴とする請求項７に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１０】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、
前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成されることを特徴とする請求項７に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１１】
前記第１０のステップは、
前記ゲート(Ｇ)に側壁スペーサ(Ｓ２)を形成し、前記ゲート(Ｇ)と前記側壁スペーサ(Ｓ２)とをマスクとして不純物をドープして、ソース及びドレーンを形成するステップを含むことを特徴とする請求項８に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１２】
少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、
前記上部シリコン層(２０)の上にナノワイヤー構造物(２１ｂ)を形成する第１のステップと、
前記ナノワイヤー構造物(２１ｂ)をマスクとして、前記上部シリコン層(２０)に不純物をドープする第２のステップと、
前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第３のステップと、
前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１４、２１５)とを形成する第４のステップと、
前記量子点を囲むように、第３の誘電層(４０)を形成する第５のステップと、
前記量子点を囲むように、トレンチにゲート(Ｇ)を形成する第６のステップとを含むことを特徴とする常温で動作する単電子トランジスタの製造方法。
【請求項１３】
前記量子点(２１４、２１５)は、
前記ナノワイヤー構造物(２１ｂ)と前記第２の誘電層(３０)とを完全にエッチングしてから、前記上部シリコン層(２０)の厚さの一部をエッチングするか、又は、前記上部シリコン層(２０)及び前記第２の誘電層(３０)と共に、前記ナノワイヤー構造物(２１ｂ)の一部をエッチングすることにより形成されることを特徴とする請求項１２に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１４】
前記ナノワイヤー構造物(２１ｂ)は、絶縁物質からなることを特徴とする請求項１２に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１５】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、
前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成されることを特徴とする請求項１２に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１６】
前記第５のステップにおいて、
前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、
前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は、前記トレンチ(３１)と第２の誘電層(３０)との上に形成されることを特徴とする請求項１に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１７】
前記第の８ステップにおいて、
前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、
前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は、前記トレンチ(３１)と第２の誘電層(３０)の上に形成されることを特徴とする請求項７に記載の常温で動作する単電子トランジスタの製造方法。
【請求項１８】
前記第６のステップにおいて、
前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、
前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は前記トレンチ(３１)と第２の誘電層(３０)の上に形成されることを特徴とする請求項１２に記載の常温で動作する単電子トランジスタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、常温で動作する単電子トランジスタ及びその製造方法に関し、より詳しくは、ナノワイヤー構造物を用いて量子点を形成させ、かつ、その量子点を囲むようにゲートを形成することで、ゲートによりトンネルバリアに与える影響を最小化し、量子点の電位を効率的に制御することができる、常温で動作する単電子トランジスタ及び製造方法に関する。
【背景技術】
【０００２】
近年、半導体技術において、より多い情報を格納するため、高集積、高速度、低電力の半導体が開発されている。技術の発展に伴う素子の縮小化(scale-down)現象は物理的な限界に直面することになり、このような限界点で生じるクーロンブロッケイド現象を用いた単電子トランジスタは、現在の相補型金属酸化物半導体(ＣＭＯＳ)素子が代替可能な素子として期待され、次世代のテラ級集積回路素子に応用しようとする活発な研究が進まれている。
【０００３】
最近、集積回路の急速な発展に伴い、高度の情報処理機能を有するコンピュータ及び携帯端末などが普及されつつある。これらの高機能性の機器は、消費電力が大きいため、半導体の高集積化と共に、低電力消費の半導体が求められる。
【０００４】
これらの要求に応じて開発された技術の１つが、単電子トランジスタである。単電子トランジスタは、１つの電子で電流のＯＮ／ＯＦＦを制御して、電力消費量をマイクロワットオーダーに大きく減らすことができるという利点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、単電子トランジスタは、以下のような課題を有する。
【０００６】
１）単電子トランジスタは、ナノスケールの量子点で増進されるクーロンブロッケイドという物理的特性を用いて１つの電子を制御する素子であるため、効率的に電子を制御するためには、微細な電極構造を要する。
【０００７】
２）単電子トランジスタは、トンネリング現象を用いるため、ソースとドレインとの間にトンネルバリアが存在しなければならない。このトンネルバリアは、ゲート酸化膜の形成に際して、パターン依存酸化(pattern-dependent
oxidation：ＰАＤＯＸ)技法で自然発生的に形成されるため、トンネルバリアの高さと幅を人為的に制御し難い。一方、空乏ゲートを用いて、人為的なトンネルバリアを形成することができるが、量子点の全体のキャパシタンスを減らすには限界があり、素子の動作温度を向上し難い。
【０００８】
３）量子点の電位を制御するため、ゲートが用いられるが、従来の単電子トランジスタは、トンネルバリアがゲートの影響を受けて、低温でのみ動作する。
【０００９】
４）特に、ゲートは、量子点だけでなく、ソース及びドレインまで覆うように形成される。このため、ゲートに与えられる電位は、量子点の電位を変えるだけでなく、量子点の左右に形成されるトンネルバリアにも影響する。
【００１０】
５）このようにゲートの電位が高くなると、トンネルバリアは低くなる。結果として、クーロン振動のピーク・トゥ・バレー電流比(peak-to-valley
current ratio： ＰＶＣＲ)が低下する。
【００１１】
本発明は、常温で動作する単電子トランジスタ及びその製造方法に関し、更に詳しくは、ナノワイヤー構造物を用いて量子点を形成し、かつ、その量子点を囲むようにゲートを形成することで、ゲートによりトンネルバリアに与える影響を最小化し、量子点の電位を効率的に制御することができる、常温で動作する単電子トランジスタ及び製造方法に関する。
【課題を解決するための手段】
【００１２】
前記のような目的を達成するための手段として、本発明による常温で動作する単電子トランジスタの製造方法は、以下の通りである。
【００１３】
本発明の第１の観点に係る常温で動作する単電子トランジスタの製造方法は、少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、前記上部シリコン層(２０)をエッチングして、ナノワイヤー構造物(２１а)を形成する第１のステップと、前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第２のステップと、前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１１、２１２)とを形成する第３のステップと、前記ＳＯＩ基板の全面に第３の誘電層(４０)を形成する第４のステップと、前記量子点(２１１、２１２)を囲むように、前記トレンチ(３１)にゲート(Ｇ)を形成する第５のステップとを含む。
【００１４】
前記第４のステップと前記第５のステップとの間には、蒸着工程で形成された前記第３の誘電層(４０)の一部をエッチングして、側壁スペーサ(Ｓ１)を形成する第６のステップと、前記第２の誘電層(３０)の一部と前記第３の誘電層(４０)の一部とをエッチングし、前記ゲート(Ｇ)をマスクとして不純物をドープして、ソース及びドレインを形成する第７のステップとを、更に含む。
【００１５】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成される。
【００１６】
前記第１のステップにおいて、前記上部シリコン層(２０)のエッチングにより形成される前記ナノワイヤー構造物(２１а)の幅は、１〜５０nmであり、長さは、１０〜１０００nmである。
【００１７】
前記第３のステップにおいて、 前記トレンチ(３１)の幅は、エッチングにより１〜１００nmに形成され、前記上部シリコン層(２０)の厚さの一部をエッチングすることで、前記量子点(２１２)の厚さは、１〜５０nmに形成される。
【００１８】
前記第７のステップは、前記ゲート(Ｇ)に側壁スペーサ(Ｓ２)を形成し、前記ゲート(Ｇ)と前記側壁スペーサ(Ｓ２)とをマスクとして不純物をドープして、ソース及びドレインを形成するステップを含む。
【００１９】
本発明の第２の観点に係る常温で動作する単電子トランジスタの製造方法は、少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、前記上部シリコン層(２０)をエッチングして、ナノワイヤー構造物(２１а)を形成する第１のステップと、前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第２のステップと、前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１２)とを形成する第３のステップと、前記ＳＯＩ基板の全面に金属物質を蒸着して、金属膜(５０)を形成する第４のステップと、前記ＳＯＩ基板を熱処理して、シリサイド量子ドット(２１３)を形成する第５のステップと、前記量子点(２１２)と反応しない前記金属膜(５０)を除去する第６のステップと、前記ＳＯＩ基板の全面に第３の誘電層(４０)を形成する第７のステップと、前記トレンチ(３１)に伝導物質を充填して、ゲート(Ｇ)を形成する第８のステップとを含む。
【００２０】
前記第７のステップと前記第８のステップとの間に、蒸着工程で形成された前記第３の誘電層(４０)の一部をエッチングして、側壁スペーサ(Ｓ１)を形成する第９のステップと、前記第２の誘電層(３０)の一部と前記第３の誘電層(４０)の一部とをエッチングし、前記ゲート(Ｇ)をマスクとして不純物をドープして、ソース及びドレインを形成する第１０のステップと、を更に含む。
【００２１】
前記第７のステップにおいて、前記第３の誘電層(４０)は、前記第２の誘電層(２０)の全部又は一部を除去した後、蒸着により形成される。
【００２２】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成される。
【００２３】
前記第１０のステップは、 前記ゲート(Ｇ)に側壁スペーサ(Ｓ２)を形成し、前記ゲート(Ｇ)と前記側壁スペーサ(Ｓ２)とをマスクとして不純物をドープして、ソース及びドレーンを形成するステップを含むことを特徴とする請求項８に記載の常温で動作する単電子トランジスタの製造方法。
【００２４】
本発明の第３の観点に係る常温で動作する単電子トランジスタの製造方法は、 少なくとも１つの埋め込み酸化膜層(１０)と上部シリコン層(２０)とが積層されたＳＯＩ基板を用いる、常温で動作する単電子トランジスタを製造する方法において、
前記上部シリコン層(２０)の上にナノワイヤー構造物(２１ｂ)を形成する第１のステップと、前記ナノワイヤー構造物(２１ｂ)をマスクとして、前記上部シリコン層(２０)に不純物をドープする第２のステップと、前記ＳＯＩ基板の全面に第２の誘電層(３０)を形成する第３のステップと、前記第２の誘電層(３０)をエッチングして、トレンチ(３１)と量子点(２１４、２１５)とを形成する第４のステップと、前記量子点を囲むように、第３の誘電層(４０)を形成する第５のステップと、前記量子点を囲むように、トレンチにゲート(Ｇ)を形成する第６のステップとを含む。
【００２５】
前記量子点(２１４、２１５)は、前記ナノワイヤー構造物(２１ｂ)と前記第２の誘電層(３０)とを完全にエッチングしてから、前記上部シリコン層(２０)の厚さの一部をエッチングするか、又は、前記上部シリコン層(２０)及び前記第２の誘電層(３０)と共に、前記ナノワイヤー構造物(２１ｂ)の一部をエッチングすることにより形成される。
【００２６】
前記ナノワイヤー構造物(２１ｂ)は、絶縁物質からなる。
【００２７】
前記第２の誘電層(３０)は、蒸着工程により１０nm〜１０００nmの厚さで形成され、前記第３の誘電層(４０)は、熱酸化工程、又は熱酸化工程の後の蒸着工程により形成される。
【００２８】
前記第５のステップにおいて、前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は、前記トレンチ(３１)と第２の誘電層(３０)との上に形成される。
【００２９】
前記第の８ステップにおいて、前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は、前記トレンチ(３１)と第２の誘電層(３０)の上に形成される。
【００３０】
前記第６のステップにおいて、前記ゲート(Ｇ)は、エッチング工程、エッチバック工程、又は平坦化(ＣＭＰ)工程により形成され、前記ゲート(Ｇ)は、前記トレンチ(３１)に形成されるか、又は前記トレンチ(３１)と第２の誘電層(３０)の上に形成される。  
【発明の効果】
【００３１】
本発明の効果は、以下の通りである。
【００３２】
１）ゲートが量子点を囲むように形成されるため、トンネルバリアに与える影響を最小化することができる。
【００３３】
２）ゲート電位によるトンネルバリアが低くなるということを減少し、単電子トランジスタの動作温度を高めることができ、常温でも動作することができる。
【００３４】
３）既存のＣＭＯＳ製作工程をそのまま適用することができるため、コストダウン及び製作工程の単純化が得られる。
【００３５】
４）１又は複数の金属点のシリサイド量子ドットを直列に形成するので、量子点の全体のキャパシタンスを減らし、動作温度を向上することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明による単電子トランジスタの製造方法で用いる基板の一例を示す斜視図である。
【図２】本発明の第１の実施例によるナノワイヤー構造物を形成する一例を示す一部断面斜視図である。
【図３】本発明の第１の実施例による第２の誘電層を形成する一例を示す一部断面斜視図である。
【図４】本発明の第１の実施例による量子点を形成する一例を示す一部断面斜視図である。
【図５】本発明の第１の実施例による量子点を形成する他の例を示す一部断面斜視図である。
【図６】本発明の第１の実施例による第３の誘電層を形成する一例を示す一部断面斜視図である。
【図７】本発明の第１の実施例による第３の誘電層を形成する一例を示す図６におけるа-ｂ線に沿う断面図である。
【図８】本発明の第１の実施例によるゲートを形成する一例を示す一部断面斜視図である。
【図９】本発明の第１の実施例によるゲートを形成する他の例を示す一部断面斜視図である。
【図１０】本発明の第１の実施例によるゲートを形成する更に他の例を示す一部断面斜視図である。
【図１１】本発明の第１の実施例による蒸着工程で形成された第３の誘電層の平面層をエッチングすることにより、側壁スペーサ(Ｓ１)を形成する一例を示す一部断面斜視図である。
【図１２】本発明の第１の実施例による不純物をドープして、ソース及びドレインを形成する一例を示す一部断面斜視図である。
【図１３】本発明の第１の実施例による不純物をドープして、ソース及びドレインを形成する他の例を示す一部断面斜視図である。
【図１４】本発明の第１の実施例による側壁スペーサ(Ｓ２)を形成した後、不純物をドープすることにより、ソース及びドレインを形成する一例を示す一部断面斜視図である。
【図１５】本発明の第１の実施例で製造され、常温(３００Ｋ)で動作する単電子トランジスタのドレイン電流(Ｉｄ)とゲート電圧(Ｖｇ)の特性実験データである。
【図１６】本発明の第１の実施例で製造され、常温(３００Ｋ)で動作する単電子トランジスタのドレイン電流(Ｉｄ)-ゲート電圧(Ｖｇ)、及びソース-ドレイン電圧(Ｖｄｓ)の特性実験データである。
【図１７】本発明の第２の実施例による金属膜を蒸着する一例を示す一部断面斜視図。
【図１８】本発明の第２の実施例によるシリサイド量子ドットを形成する一例を示す一部断面斜視図である。
【図１９】本発明の第２の実施例によるシリサイド量子ドットを形成する一例を示す図１８におけるа-ｂ線に沿う断面図である。
【図２０】本発明の第２の実施例によるシリサイド量子ドットを形成する他の例を示す断面図である。
【図２１】本発明の第２の実施例による金属膜を除去する一例を示す一部断面斜視図である。
【図２２】本発明の第３の実施例によるナノワイヤー構造物を形成する一例を示す一部断面斜視図である。
【図２３】本発明の第３の実施例によるナノワイヤー構造物をマスクとして、不純物をドープする例を示す一部断面斜視図である。
【図２４】本発明の第３の実施例による第２の誘電層を形成する一例を示す断面斜視図である。
【図２５】本発明の第３の実施例によるトレンチと量子点とを形成する一例を示す断面斜視図である。
【図２６】本発明の第３の実施例によるトレンチと量子点とを形成する他の例を示す断面斜視図である。
【図２７】本発明の第３の実施例によるトレンチと量子点とを形成する更に他の例を示す断面斜視図である。
【図２８】本発明の第３の実施例によるゲートを形成する一例を示す断面斜視図である。
【発明を実施するための形態】
【００３７】
以下、添付の図面を参照して、本発明の好適な実施例について詳述する。
【００３８】
図１は、本発明による単電子トランジスタの製造方法に用いられる基板の一例を示す斜視図である。本発明の好適な実施例で用いられる基板は、埋め込み酸化膜層１０と上部シリコン層２０とが繰返し積層される基板を用いられるが、ここでは、説明の便宜上、図１で示すように、シリコン基板１００、埋め込み酸化膜層１０、そして、上部シリコン層２０が順次積層された構造のＳＯＩ基板を例として説明する。また、シリコン基板１００と上部シリコン層２０は、様々な種類の伝導材を用いられるが、ここでは、シリコンを例として説明する。そして、埋め込み酸化膜層１０としては、酸化膜又は絶縁膜を例として説明する。
【実施例１】
【００３９】
図２は、本発明の第１の実施例によるナノワイヤー構造物２１аを形成する一例を示す一部断面斜視図である。第１のステップは、ＳＯＩ基板上にナノワイヤー構造物２１аを形成するステップである。ナノワイヤー構造物２１аは、上部シリコン層２０をエッチングすることで形成される。このため、上部シリコン層２０の上にレジストを塗布後、フォトリソグラフィや電子ビームリソグラフィを用いてパターンを形成し、形成されたパターンをマスクとして、上部シリコン層２０がエッチングされる。このように定義されるナノワイヤー構造物は、好適としては、トランジスタの全体サイズを最小化できるように、幅と長さをそれぞれ、１〜５０nmと１〜１０００nmに形成するのが望ましい。
【００４０】
図３は、本発明の第１の実施例による第２の誘電層３０を形成する一例を示す一部断面斜視図である。 第２のステップは、基板の上に第２の誘電層３０を形成するステップである。第２の誘電層３０は、一定の厚さで形成することもでき、図３でのように、その上に一定の表面を有するように形成することができる。このような第２の誘電層３０は、電気的に絶縁させる絶縁体の役目を果たし、シリコン酸化膜、シリコン窒化膜などの様々な絶縁物質が使用可能である。本発明の好適な実施例において、第２の誘電層３０は、蒸着方式により形成される。これは、第２の誘電層３０が基板の全面に一定の厚さで蒸着することができ、特に、その厚さ調節が容易に制御可能であるからである。
【００４１】
図４は、本発明の第１の実施例による量子点２１１を形成する一例を示す一部断面斜視図であり、図５は、本発明の第１の実施例による量子点２１２を形成する他の例を示す一部断面斜視図である。第３のステップは、量子点２１１、２１２を形成するステップである。このような量子点２１１、２１２は、ナノワイヤー構造物２１аが露出するように第２の誘電層３０をエッチングし、トレンチ３１を形成することで定義される。トレンチ３１は、ナノワイヤー構造物２１аの中間部に直交するようにマスクパターンを形成した後、第２の誘電層３０を、ドライエッチングにより形成するか、又は、収束イオンビーム(Focus
Ion Beam)方式によりエッチングして形成する。次いで、トレンチ３１に露出したナノワイヤー構造物２１аをエッチングすることで、量子点２１２が形成される。図４に示すように、量子点２１１は、ナノワイヤー構造物２１аが露出するように、第２の誘電層３０のみをエッチングして形成される。また、図５に示すように、量子点２１２の厚さを薄く形成するため、ナノワイヤー構造物２１аの厚さの一部をエッチングして形成することもできる。上述のように、トレンチ３１を形成することにより、外部に露出するナノワイヤー構造物２１аに形成される量子点２１１、２１２を、幅１〜５０nmと、厚さ１〜５０nmに形成することができる。ここで、量子点の幅は、第１のステップで定義されるナノワイヤー構造物２１аの幅に相当する。また、量子点２１１、２１２が最小のサイズを有するように、トレンチ３１の幅を１〜１００nmに形成するのが望ましい。
【００４２】
図６は、本発明の第１の実施例による第３の誘電層４０を形成する一例を示す一部断面斜視図である。第４のステップは、基板の上に第３の誘電層４０を形成するステップである。第３の誘電層４０は、量子点と後述するゲート(Ｇ)との絶縁のためのゲート酸化膜であり、また、第１のゲート酸化膜４１は、熱酸化工程で量子点(ＱＤ)を囲むように形成され、この過程で、量子点(ＱＤ)の大きさは１nm〜５nm程度に微細となり、常温で動作することができる。この後、蒸着工程により、前記第３の誘電層４０は、第２の誘電層３０とトレンチ３１とを含む全面に一定の厚さで蒸着される。
【００４３】
このように第３の誘電層４０を形成すると、トレンチ３１の幅が更に減少するから、後述する後工程で形成されるゲート(Ｇ)の幅を更に狭くすることができる。このような第３の誘電層４０は、熱酸化工程、又は、熱酸化工程の後の蒸着工程により形成するのが望ましい。図６は、量子点２１２を形成した後、第３の誘電層４０を熱酸化工程の後の蒸着工程により形成する一例を示している。図７は、本発明の第１の実施例による第３の誘電層４０を形成する一例を示す図６におけるа-ｂ線に沿う断面図である。
【００４４】
図８は、本発明の第１の実施例によるゲート(Ｇ)を形成する一例を示す一部断面斜視図である。図９は、本発明の第１の実施例によるゲート(Ｇ)を形成する他の例を示す一部断面斜視図である。図１０は、本発明の第１の実施例によるゲート(Ｇ)を形成する更に他の例を示す一部断面斜視図である。第５のステップは、ゲート(Ｇ)を形成するステップである。ゲート(Ｇ)は、トレンチ３１に伝導物質を充填する形態で形成される。即ち、トレンチ３１の形成により量子点２１１、２１２が形成され、この量子点２１１、２１２を第３の誘電層４０で囲み、その上に伝導物質を充填することにより、ゲート(Ｇ)を形成する。ゲート(Ｇ)は、３つの方法を用いて好適に形成される。第１の方法は、図８に示すように、第３の誘電層４０を含むトレンチ３１に、蒸着工程により伝導物質を充填することで、ゲート(Ｇ)を形成する。第２の方法は、第３の誘電層４０を含むトレンチ３１に、蒸着工程により伝導物質を充填した後、図９に示すように、エッチング工程により、トレンチ３１の間にのみゲート(Ｇ)を形成する。第３の方法は、第３の誘電層４０を含むトレンチ３１に、蒸着工程により伝導物質を充填した後、図１０に示すように、平坦化(Chemical
Mechanical Polishing)工程により、トレンチ３１の間にのみゲート(Ｇ)を形成する。
【００４５】
一方、本発明による第１の実施例の製造方法は、第４のステップで形成された第３の誘電層４０の一部をエッチングする第６ステップと、トランジスタのソース(Ｓ)及びドレイン(Ｄ)を形成するため、不純物をドープする第７のステップを更に含むことができる。
【００４６】
図１１は、本発明の第１の実施例による蒸着工程で形成された第３の誘電層の平面層をエッチングして、側壁スペーサ(Ｓ１)を形成する一例を示す一部断面斜視図である。第６のステップは、第３の誘電層４０をエッチングするステップである。第４のステップの蒸着工程で形成された第３の誘電層４０を、トレンチ３１の壁面にのみ残るようにエッチングして、側壁スペーサ(Ｓ１)を形成することができる。ここで、ゲート酸化膜は、熱酸化工程で形成された第１のゲート酸化膜(４１)のみを含む。図１１は、本発明の第１の実施例による第３の誘電層４０の一部をエッチングして、側壁スペーサ(Ｓ１)を形成する一例を示す断面図である。
【００４７】
第７のステップは、不純物をドープして、ソース(Ｓ)及びドレイン(Ｄ)を形成するステップである。第２の誘電層３０と第３の誘電層４０とを、ドライエッチングにより、不純物ドープが可能な厚さで全部又は一部エッチングした後、ゲート(Ｇ)をマスクとして、不純物をドープする。本発明の好適な実施例において、ゲート(Ｇ)の形成方法により、不純物のドープを以下のように行うことができる。
第１に、Ｔ型ゲートを形成し、第２の誘電層３０及び第３の誘電層４０の全部又は一部をエッチングした後、不純物をドープする。第２に、トレンチ３１にのみゲートを形成し、第２の誘電層３０及び第３の誘電層４０の全部又は一部をエッチングした後、不純物をドープする。第３に、トレンチ３１にのみゲートを形成し、第２の誘電層３０及び第３誘電層４０をエッチングし、側壁スペーサ(Ｓ２)を形成した後、不純物をドープする。
図１２は、Ｔ型ゲートを形成し、第２の誘電層３０及び第３の誘電層４０の一部をエッチングした後、不純物をドープすることにより、ソース(Ｓ)及びドレイン(Ｄ)を形成する例を示す断面斜視図である。図１３は、トレンチ３１にのみゲート(Ｇ)を形成し、第２の誘電層３０及び第３の誘電層４０の一部をエッチングした後、不純物をドープすることにより、ソース(Ｓ)及びドレイン(Ｄ)を形成する他の例を示す断面斜視図である。図１４は、トレンチ３１にのみゲート(Ｇ)を形成し、第２の誘電層３０及び第３の誘電層４０をエッチングし、側壁スペーサ(Ｓ２)を形成した後、不純物をドープすることにより、ソース(Ｓ)及びドレイン(Ｄ)を形成する他の例を示す断面図である。側壁スペーサの形成方法は、通常の半導体工程方法であり、絶縁膜(シリコン酸化膜又はシリコン窒化膜)を蒸着した後、蒸着した厚さ分だけドライエッチングを行うことにより、ゲート(Ｇ)の側壁に側壁スペーサ(Ｓ２)を形成する。ドープ方法は通常の方法で行われ、ここでは、その詳細な説明は省略する。
【００４８】
図１５は、本発明の第１の実施例で製造され、常温(３００Ｋ)で動作する単電子トランジスタのドレイン電流(Ｉｄ)とゲート電圧(Ｖｇ)の特性実験データを示す。図１５において、横軸は、ゲート電圧(Ｖｇ)を示し、縦軸は、ドレイン電流(Ｉｄ)を示す。また、ソース-ドレイン間の電圧(Ｖｄｓ)は、-１００ｍＶから+１００ｍＶの範囲でそれぞれ、１０ｍＶステップ毎に異なる特定色で示した。図１５から、本発明の第１の実施例で製造され、常温で動作する単電子トランジスタの特性データは、４つの高いピーク・トゥ・バレー電流比(ＰＶＣＲ)を有するクーロンブロッケイド振動を示していることが分かる。
【００４９】
図１６は、本発明の第１の実施例で製造され、常温(３００Ｋ)で動作する単電子トランジスタのドレイン電流(Iｄ)-ゲート電圧(Ｖｇ)、及びソース-ドレイン電圧(Ｖｄｓ)の特性実験データを示す。図１６において、横軸は、ゲート電圧(Ｖｇ)を示し、縦軸は、ソース-ドレイン電圧(Ｖｄｓ)を示す。そして、ゲート電圧(Ｖｇ)を０〜６Ｖの範囲で、また、ドレイン電流(Ｉｄ)を-１ｎА〜+１ｎАの範囲内でグレースケールで示した。また、ゲート電圧(Ｖｇ)を６〜１２Ｖの範囲で、また、ドレイン電流(Iｄ)を-５０ｎА〜+５０ｎАの範囲内で、グレースケールで示した。図１６から、本発明の第１の実施例による単電子トランジスタは、クーロンブロッケイドに起因した４つの鮮かなクーロンダイヤモンド(Coulomb
Diamond)を有するグレースケールで表れていることが分かる。
【実施例２】
【００５０】
本発明の第２の実施例による第１のステップは、ナノワイヤー構造物２１аを形成するステップである。 第１のステップの好適な形成方法は、第１の実施例の第１のステップと同様である。
【００５１】
本発明の第２の実施例による第２のステップは、第２の誘電層３０を形成するステップである。第２のステップの好適な形成方法は、第１の実施例の第２のステップと同様である。
【００５２】
本発明の第２の実施例による第３のステップは、量子点２１２を形成するステップである。第３のステップの好適な形成方法は、第１の実施例の第３のステップと同様である。
【００５３】
図１７は、本発明の第２の実施例による金属膜を形成する例を示す一部断面斜視図である。図１７に示すように、第４のステップは、第２の誘電層３０、トレンチ３１、及び量子点２１２の上に金属物質を蒸着して金属膜５０を形成するステップであり、金属膜５０の材質は、量子点２１２と反応可能な金属であれば、何でも構わないが、コバルト(Ｃｏ)を用いるのが望ましい。また、金属膜５０の材質は、シリコンと反応する金属物質であると、使用可能である。金属膜５０は、電子ビーム蒸着器(electron-beam
Evaporator)、又は分子線エピタキシー(molecular beam epitaxy: MBE)を用いて、厚さが０.１〜１０nmに形成するのが望ましい。
【００５４】
図１８は、本発明の第２の実施例によるシリサイド量子ドット２１３を形成する例を示す一部断面斜視図である。図１９は、本発明の第２実施例によるシリサイド量子ドット２１３を形成する例を示す図１８におけるа-ｂ線に沿う断面図である。図１８と図１９に示すように、第５のステップは、熱処理過程により、金属膜５０と量子点２１２とが反応して、シリサイド量子ドット２１３を形成するステップである。量子点２１２は、電子ビームリソグラフィ、ＲＴＡ
、炉、及び熱処理装置による熱処理でシリサイド化する。シリサイド量子ドット２１３は、金属膜５０と量子点２１２との接触部分にのみ形成される。ここで、第２の誘電層３０の上、及び埋め込み酸化膜層１０の上に形成された金属膜５０は、互いに反応しないため、この部分の金属膜５０は、シリサイド化しない。シリサイド量子ドット２１３の径は０.１〜１０nmで、１〜５０個のシリサイド量子ドットを、直列又は並列に形成するのが望ましい。シリサイド量子ドット２１３の形成要因は、ナノワイヤー構造物２１аの幅とトレンチ３１の幅とにより決められる。即ち、トレンチ３１の幅が大きくなるほど、多数のシリサイド量子ドットが直列に形成され、ナノワイヤー構造物２１аの幅が大きくなるほど、多数のシリサイド量子ドッドが並列に形成される。図２０は、本発明の第２の実施例によるシリサイド量子ドット２１３を形成する他の例を示す断面図である。図２０に示すように、多数のシリサイド量子ドット２１３が形成される。これは、トレンチ３１の幅を調節することにより、制御可能である。
【００５５】
図２１は、本発明の第２の実施例による金属膜５０を除去する一例を示す一部断面斜視図である。図２１に示すように、第６のステップは、量子点２１２と反応しない金属膜５０を除去するステップである。金属膜５０と量子点２１２とが反応してシリサイド量子ドット２１３へ形成されない金属膜５０を除去する。シリサイド化しない金属膜５０は、硫酸と過酸化水素との混合溶液を用いて除去するのが望ましい。また、第２の誘電層３０をエッチングで全部又は一部除去して、シリサイド化しない金属膜５０を除去することもできる。
【００５６】
本発明の第２の実施例による第７のステップは、シリサイド量子ドット２１３と後述するゲート(Ｇ)との絶縁のための第３の誘電層４０を形成するステップである。第７のステップの好適な形成方法は、第１実施例の第４のステップと同様である。また、第３の誘電層４０は、蒸着工程、熱酸化工程、又は、熱酸化工程の後の蒸着工程のいずれかの工程による酸化膜を用いて形成するのが望ましい。
【００５７】
本発明の第２の実施例による第８のステップは、トレンチ３１の部分に伝導物質を充填して、ゲート(Ｇ)を形成するステップである。第８のステップの好適な形成方法は、第１の実施例の第５のステップと同様である。
【００５８】
一方、本発明の第２の実施例による製造方法は、第７のステップで形成された第３の誘電膜４０の一部をエッチングする第９のステップと、不純物をドープして、トランジスタのソースとドレインを形成する第１０のステップを更に含むことができる。本発明の第２の実施例による第３の誘電膜４０の一部をエッチングする第９のステップの好適な形成方法は、第１の実施例の第６のステップと同様である。本発明の第２の実施例による不純物をドープして、トランジスタのソースとドレインを形成する第１０のステップの好適な形成方法は、第１の実施例の第７のステップと同様である。
【実施例３】
【００５９】
図２２は、本発明の第３の実施例によるナノワイヤー構造物２１ｂを形成する一例を示す断面斜視図である。第１のステップは、ナノワイヤー構造物２１ｂを形成するステップである。
ナノワイヤー構造物２１ｂは、上部シリコン層２０の上に形成される。特に、ナノワイヤー構造物２１ｂは、上部シリコン層２０の上にレジストを塗布後、フォトリソグラフィや電子ビームリソグラフィを用いてパターンを形成し、形成されたパターンを除く残りの部分をエッチングして形成する。通常の方法において、絶縁物質を蒸着し、リソグラフィによるパターンの形成後、エッチングを行うことにより、ナノワイヤー構造物２１ｂを形成する。特に、ここで用いられる絶縁物質は、シリコン酸化膜、シリコン窒化膜を含むことができ、ナノワイヤー構造物２１ｂは、絶縁物質からなる。
【００６０】
図２３は、本発明の第３の実施例によるソース(Ｓ)及びドレイン(Ｄ)を形成するための不純物ドープを示す断面斜視図である。第２のステップは、上部シリコン層２０に不純物をドープするステップである。ここでの不純物ドープは、ナノワイヤー構造物２１ｂが形成された状態で行われ、単電子トランジスタのソース(Ｓ)及びドレイン(Ｄ)を形成するため、ドープを行う。本発明の好適な実施例において、不純物のドープは、ナノワイヤー構造物２１ｂをマスクとして用いるのが望ましい。ソース(Ｓ)、ドレイン(Ｄ)、及び量子点２１４、２１５は、後述する後工程により、ナノワイヤー構造物２１ｂの底部に対応する上部シリコン層２０に形成されるが、量子点以外の領域には、濃度差による不純物が拡散して、ソース(Ｓ)及びドレイン(Ｄ)が形成される。
【００６１】
図２４は、本発明の第３の実施例による第２の誘電層を形成する一例を示す断面斜視図である。第３のステップは、第２の誘電層３０を形成するステップである。本発明の第３の実施例による第３のステップの好適な形成方法は、第１の実施例の第２のステップと同様である。
【００６２】
図２５は、本発明の第３の実施例によるトレンチ３１と量子点２１４とを形成する一例を示す断面斜視図である。第４のステップは、量子点２１４、２１５を形成するステップである。量子点２１４、２１５は、ナノワイヤー構造物２１ｂに直交するようにマスクパターンを形成した後、第２の誘電層３０、ナノワイヤー構造物２１ｂ、上部シリコン層２０をエッチングして形成する。ここで、エッチングは、ドライエッチング、又は収束イオンビーム(Focus
Ion Beam : FIB)方式を利用することができる。特に、図２５には、ナノワイヤー構造物２１ｂの底部にある上部シリコン層２０のみを残し、上部シリコン層２０、第２の誘電層３０、そしてナノワイヤー構造物２１ｂをエッチングして、量子点２１４を定義した例を示している。
図２６は、本発明の第３の実施例によるトレンチ３１と量子点２１５とを形成する他の例を示す断面斜視図である。上部シリコン層２０をエッチングして、量子点２１５の厚さを１〜５０nmにすることができる。
図２７は、本発明の第３の実施例によるトレンチ３１と量子点２１４とを形成するさらに他の例を示す断面斜視図である。 図２７において、ナノワイヤー構造物２１ｂの厚さの一部をエッチングして、量子点２１４を定義する。
【００６３】
本発明の第３の実施例による第５のステップは、第３の誘電層４０を形成するステップである。第３の誘電層４０は、量子点と後述するゲート(Ｇ)との絶縁のためのゲート酸化膜である。トレンチ３１の形成で、上部シリコン層２０が露出した部分は、熱酸化工程により、第１のゲート酸化膜４１を形成し、この後、蒸着工程を行うことにより、一定の厚さで形成される。本発明の第３の実施例による第５のステップの好適な形成方法は、第１の実施例の第４のステップと同様である。
【００６４】
本発明の第３の実施例による第６のステップは、ゲート(Ｇ)を形成するステップである。量子点とゲート酸化膜とを形成した後、トレンチ３１に伝導物質を充填することでゲート(Ｇ)を形成する。本発明の第３の実施例による第６のステップの好適な形成方法は、第１の実施例の第５のステップと同様である。図２８は、本発明の第３の実施例によるゲート(Ｇ)を形成する一例を示す断面斜視図である。図２８において、量子点２１４と第３の誘電層４０とを形成した後、蒸着工程により、基板面に伝導物質を充填する。次いで、量子点２１４上のナノワイヤー構造物２１ｂが露出するように、エッチング工程、又は平坦化工程により伝導物質をエッチングして、ナノワイヤー構造物２１ｂを基準に、２つの対称型ゲートを形成する。
【００６５】
本発明の第１、２、３の実施例による伝導物質は、１×１０１２/cm２以上の濃度を有する不純物を含むポリシリコンを用いられる。そして、ここで用いられる不純物としては、リン(Ｐ)、砒素(Аｓ)、又はホウ素(Ｂ)が挙げられ、不純物ドープにも使用可能である。
【００６６】
一方、本発明は、上述した製造方法で製造された単電子トランジスタを含む。
【産業上の利用可能性】
【００６７】
ゲートによりトンネルバリアに与える影響を最小化し、効果的な量子点の電位制御及び作動効率を向上できる、常温で動作する単電子トランジスタ及びその製造方法に利用可能である。
【符号の説明】
【００６８】
１０：埋め込み酸化膜層 
１００：シリコン基板 
２０：上部シリコン層
２１а、２１ｂ：ナノワイヤー構造物
２１１、２１２、２１４、２１５：量子点  
２１３：シリサイド量子ドット 
３０：第２の誘電層
３１：トレンチ  
４０：第３の誘電層  
４１：第１のゲート酸化膜
５０：金属膜
Ｇ：ゲート  
Ｓ：ソース
Ｄ：ドレイン
Ｓ１、Ｓ２：側壁スペーサ  
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011512668.tif 000032
【図２】
2011512668.tif 000033
【図３】
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【図４】
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【図５】
2011512668.tif 000036
【図６】
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【図７】
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【図８】
2011512668.tif 000039
【図９】
2011512668.tif 000040
【図１０】
2011512668.tif 000041
【図１１】
2011512668.tif 000042
【図１２】
2011512668.tif 000043
【図１３】
2011512668.tif 000044
【図１４】
2011512668.tif 000045
【図１５】
2011512668.tif 000046
【図１６】
2011512668.tif 000047
【図１７】
2011512668.tif 000048
【図１８】
2011512668.tif 000049
【図１９】
2011512668.tif 000050
【図２０】
2011512668.tif 000051
【図２１】
2011512668.tif 000052
【図２２】
2011512668.tif 000053
【図２３】
2011512668.tif 000054
【図２４】
2011512668.tif 000055
【図２５】
2011512668.tif 000056
【図２６】
2011512668.tif 000057
【図２７】
2011512668.tif 000058
【図２８】
2011512668.tif 000059
【国際調査報告】
2011512668.tif 000060
2011512668.tif 000061
2011512668.tif 000062
2011512668.tif 000063
2011512668.tif 000064
2011512668.tif 000065