(57)【要約】  キャンセレーションシステムが、望ましくない干渉を低減または削除するためのキャンセル信号を生成するための、変換領域における入力および出力信号を処理するために開示される。データは、グッド−トーマスインデクシングに基づいて、バッファ内の二次元アレイに順序付けされる。二次元アレイは、ｌｒ個の行とｌｗ個の列を有し得る。バッファから、データの列がウィノグラッド小変換を受ける。データの行は、クーリ−テューキ動作を受け、周波数領域への変換動作を完了させる。乗算器は、変換されたデータをスケーリングし、周波数領域においてキャンセル信号を生成する。逆（クーリ−テューキ）およびウィノグラッド変換は、キャンセル信号の逆処理を実行し、キャンセル信号またはデータを時間領域に復帰させる。データの再順序付け、およびキャンセル信号またはデータと受信または送信信号との組み合わせが、干渉キャンセレーションを達成する。
2011514074.tif 000002
【特許請求の範囲】
【請求項１】
マルチチャンネル通信装置の送受信装置において受信された受信信号における混信を低減するための方法であって、
シリアル形式で、チャンネルを通して送信されるべき信号を受信するステップを備え、
前記送信された信号は前記送受信装置から送信され、
前記方法は、
前記信号を表すデータを生成するために、前記信号をパラレル形式に変換するステップと、
グッド−トーマスオーダリング（Good-Thomas ordering）に基づいて、前記データの順序付けを実行するステップと、
変換領域データを生成するために、前記データにウィノグラッド（Winograd）変換を実行するとともに、その後クーリ−テューキ（Cooley-Tukey）変換を実行するステップと、
前記変換領域データを１つまたはより多くの乗算器に分配するステップと、
重み付けされた変換領域信号を生成するために、前記変換領域データに１つまたはより多くの重み変数を掛け合わせるステップと、
キャンセルデータを生成するために、前記重み付けされた変換領域データに逆クーリ−テューキ変換を実行するとともに、その後前記逆クーリ−テューキ変換の出力に逆ウィノグラッド変換を実行するステップと、
前記キャンセルデータに逆順序付けを実行するステップと、
前記キャンセルデータをシリアル形式の信号に変換するステップと、
前記受信信号における混信を低減するために、前記キャンセル信号を前記受信信号と組み合わせるステップとをさらに備える、方法。
【請求項２】
前記信号は、２つまたはより多くの信号を含み、
各信号は、前記マルチチャンネル通信におけるチャンネルと関連する、請求項１に記載の方法。
【請求項３】
前記データの順序付けを実行するステップは、前記データを二次元アレイに配列するステップを含む、請求項１に記載の方法。
【請求項４】
前記二次元アレイは、ｌｗ個の行とｌｒ個の列とを有するアレイである、請求項３に記載の方法。
【請求項５】
１つまたはより多くの受信された信号における混信をキャンセルするための方法であって、
２つまたはより多くの送信信号を受信するステップと、
２つまたより多くの変換領域信号を生成するために、前記２つまたはより多くの送信信号を、変換動作を用いて変換領域に変換するステップとを備え、
前記変換動作は、前記２つまたはより多くの変換領域信号を生成するために、前記２つまたはより多くの送信信号についてのウィノグラッド変換と、その後前記ウィノグラッド変換の出力についてのクーリ−テューキ変換を実行することを含み、
前記方法は、
前記変換領域において２つまたはより多くのキャンセル信号を生成するために、前記２つまたはより多くの変換領域信号を２つまたはより多くの重み変数で処理するステップと、
２つまたはより多くのキャンセル信号を得るために、逆変換動作を用いて、前記２つまたはより多くの変換領域キャンセル信号を前記変換領域外に変換するステップとをさらに備え、
前記逆変換動作は、複数のクーリ−テューキ変換および複数のウィノグラッド変換を含み、
前記方法は、
前記１つまたはより多くの受信された信号における混信をキャンセルするために、前記２つまたはより多くのキャンセル信号を、２つまたはより多くの受信された信号と組み合わせるステップをさらに備える、方法。
【請求項６】
前記２つまたはより多くの送信信号は、二次元アレイに配列される、請求項５に記載の方法。
【請求項７】
前記２つまたはより多くの送信信号は、グッド−トーマスインデクシング（Good-Thomas indexing）に基づいて、前記二次元アレイに配列される、請求項６に記載の方法。
【請求項８】
前記処理するステップは、素子ごとの乗算演算を含む、請求項５に記載の方法。
【請求項９】
前記１つまたはより多くの送信信号を受信するステップは、４つの送信信号を受信するステップを含み、
前記キャンセル信号を受信された信号と組み合わせるステップは、４つのキャンセル信号を受信された信号と組み合わせるステップを含む、請求項５に記載の方法。
【請求項１０】
前記信号をデータに変換するステップをさらに備え、
信号を処理するステップは、データを処理するステップを含む、請求項９に記載の方法。
【請求項１１】
前記１つまたはより多くの送信信号および前記１つまたはより多くのキャンセル信号についてオーバラップ処理を実行するステップをさらに備える、請求項５に記載の方法。
【請求項１２】
マルチチャンネル通信装置において受信された信号における混信を低減するためのキャンセレーションシステムであって、
各チャンネルについての前記キャンセレーションシステムは、
第１の送受信装置において送信信号を受信するための入力を備え、
前記送信信号は第１の領域内にあり、
前記キャンセレーションシステムは、
前記送信信号を第２の領域の信号へ操作するとともに、前記第２の領域の信号を、各チャンネルに関連した少なくとも１つの乗算器に提供するように構成された、１つまたはより多くの変換ユニットをさらに備え、
前記変換ユニットは、少なくとも１つのウィノグラッド変換および少なくとも１つのクーリ−テューキ変換を含み、
前記キャンセレーションシステムは、
前記第２の領域の信号を１つまたはより多くの重み変数と掛け合わせて、前記第２の領域において２つまたはより多くのキャンセル信号を生成するように構成された１つまたはより多くの乗算器と、
前記第２の領域において前記２つまたはより多くのキャンセル信号について逆変換を実行して、前記第２の領域においてキャンセル信号を生成するように構成された１つまたはより多くの逆変換ユニットとをさらに備え、
前記変換ユニットは、少なくとも１つのクーリ−テューキ変換および少なくとも１つのウィノグラッド変換を含み、
前記キャンセレーションシステムは、
前記第２の領域内にある前記キャンセル信号を、受信された信号から差し引くように構成された減算器をさらに備える、システム。
【請求項１３】
前記１つまたはより多くの変換ユニットは、ハードウェアで実現される、請求項１２に記載のシステム。
【請求項１４】
前記１つまたはより多くの乗算器からの、前記第２の領域における前記２つまたはより多くのキャンセル信号を加算して、前記第２の領域において組み合わされたキャンセル信号を生成するとともに、前記第２の領域における前記組み合わされたキャンセル信号を前記１つまたはより多くの逆変換ユニットへ出力するように構成された１つまたはより多くの加算接合点をさらに備える、請求項１２に記載のシステム。
【請求項１５】
前記送信信号を受信するとともに、前記送信信号を二次元アレイに順序付けするように構成されたバッファシステムをさらに備える、請求項１２に記載のシステム。
【請求項１６】
前記バッファシステムは、グッド−トーマスインデクシングに基づいて、前記データを順序付けする、請求項１５に記載のシステム。
【請求項１７】
前記マルチチャンネル通信装置は、４チャンネルの通信装置を含み、
各キャンセレーションシステムは、前記４つのチャンネルの各々からの前記混信を補償
するキャンセル信号を生成する、請求項１２に記載のシステム。
【請求項１８】
重み変数を適応的に生成するように構成された適応システムをさらに備え、
前記適応システムは、
エラー信号を前記第２の領域に変換するように構成された１つまたはより多くの変換ユニットと、
前記第２の領域において前記エラー信号を処理して、前記重み変数を生成するように構成された適応モジュールとを含む、請求項１２に記載のシステム。
【請求項１９】
望ましくないカップリングをキャンセルするためにマルチチャンネル送受信装置において使用するためのキャンセレーションシステムであって、
４つの入力を備え、
各入力は、データを前記キャンセレーションシステムへ提供し、
前記データは時間領域にあり、
前記キャンセレーションシステムは、
データを記憶するように構成された１つまたはより多くのバッファと、
前記１つまたはより多くのバッファからデータを受信するように構成された少なくとも１つのウィノグラッド変換ユニットとをさらに備え、
各ウィノグラッド変換ユニットは、ウィノグラッド変換を実行して前記データを処理されたデータに変換するように構成され、
前記キャンセレーションシステムは、
前記処理されたデータを受信するとともに、変換を実行して変換領域データを生成するように構成された少なくとも１つのクーリ−テューキ変換と、
１つまたはより多くの乗算器とをさらに備え、
各乗算器は、前記変換領域データを受信するとともに、前記変換領域データを重み変数と掛け合わせて、前記変換領域においてキャンセルデータを生成するように構成され、
前記キャンセレーションシステムは、
前記変換領域において前記キャンセルデータを組み合わせて、前記変換領域において組み合わせキャンセルデータを生成するように構成された１つまたはより多くの装置と、
前記組み合わせキャンセル信号を受信するとともに、変換を実行して、処理された組み合わせキャンセルデータを生成するように構成された少なくとも１つのクーリ−テューキ変換ユニットと、
前記処理された組み合わせキャンセル信号を受信するように構成された少なくとも１つのウィノグラッド変換ユニットとをさらに備え、
各ウィノグラッド変換ユニットは、ウィノグラッド変換を実行して前記処理された組み合わせキャンセルデータを変換して、時間領域においてキャンセルデータを生成する、システム。
【請求項２０】
前記クーリ−テューキ変換ユニットのうちの１つまたはより多くのもの、および、前記ウィノグラッド変換ユニットのうちの１つまたはより多くのものは、オーバラップ処理および変換処理を実行する、請求項１９に記載のシステム。
【請求項２１】
前記変換領域において前記キャンセル信号を組み合わせるように構成された２つまたはより多くの装置をさらに備える、請求項１９に記載のシステム。
【請求項２２】
前記１つまたはより多くのバッファは、二次元アレイに前記データを記憶する、請求項１９に記載のシステム。
【請求項２３】
前記１つまたはより多くのバッファにおける前記データは、グッド−トーマスインデクシングに基づいて順序付けされる、請求項２２に記載のシステム。
【請求項２４】
前記１つまたはより多くの乗算器のうちの少なくとも１つは、クロックサイクルの間で共有される、請求項１９に記載のシステム。
【請求項２５】
前記重み変数は、適応システムによって生成され、
前記適応システムは、２つまたはより多くのチャンネル間で共有される、請求項１９に記載のシステム。
【請求項２６】
キャンセレーションシステムにおいてキャンセル信号を生成するための方法であって、
前記方法は、マルチチャンネル通信システムの１つまたはより多くのチャンネルにおいて生じ、
前記方法は、
キャンセレーションシステムにおいてデータを受信するステップを備え、
前記データは、前記マルチチャンネル通信システムにおける前記２つまたはより多くのチャンネルについての２つまたはより多くの送信信号を表し、
前記方法は、
前記１つまたはより多くの信号の各々を変換領域へ変換するために、ウィノグラッド変換およびクーリ−テューキ変換を用いて、前記データを処理するステップと、
前記変換領域における前記１つまたはより多くの信号を、前記１つまたはより多くのチャンネルに関連する１つまたはより多くの乗算器に分配するステップと、
１つまたはより多くの乗算器出力を生成するために、前記変換領域における前記１つまたはより多くの信号を１つまたはより多くの重み変数と掛け合わせるステップと、
組み合わせ変換領域キャンセル信号を生成するために、前記１つまたはより多くの乗算器出力を組み合わせるステップとをさらに備え、
前記変換領域キャンセル信号は、チャンネルに関連し、
前記方法は、前記キャンセル信号を前記変換領域から削除するために、前記変換領域キャンセル信号を処理するステップをさらに備える、方法。
【請求項２７】
前記キャンセル信号は、前記信号における混信をキャンセルするように構成される、請求項２６に記載の方法。
【請求項２８】
前記データを処理するステップに先行して、グッド−トーマスインデクシングまたは等価なインデクシングを用いて、前記データを順序付けするステップをさらに備える、請求項２６に記載の方法。
【請求項２９】
前記データを順序付けするステップは、ｌｗの長さおよびｌｒの他の次元を有する二次元アレイに前記データを順序付けするステップを含み、
前記アレイの要素は、互いに素（co-prime）である、請求項２８に記載の方法。
【請求項３０】
前記変換領域は、周波数領域を含む、請求項２６に記載の方法。
【請求項３１】
前記データは、実数データを含む、請求項１に記載の方法。
【請求項３２】
変換領域データを生成するために、前記データにウィノグラッド変換を実行するとともに、その後クーリ−テューキ変換を実行するステップは、時間遅れおよび電力消費を低減する冗長なデータをもたらす、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
１．発明の分野
本発明は、通信システムにおけるエコーおよび近端クロストーク（next）キャンセレーションに関し、特に、エコーおよび近端クロストークキャンセレーションについての周波数領域技術に関する。
【背景技術】
【０００２】
２．関連技術
一般に理解されているように、データ通信速度を増加することが継続的に必要性とされている。ある通信システムは、ステーション間に複数のチャンネルが設けられ、各ステーションは複数のチャンネルを用いて通信する。結果として、単一チャンネルを利用するシステムと比べて、全合計スループットが大幅に増加される。特に顕著な例は、現在の１０００ＢＡＳＥ−Ｔおよび将来のマルチギガビットイーサネット（登録商標）であり、これにおいてはカテゴリ５の非シールドツイストペア（unshielded twisted pair：ＵＴＰ）ケーブルの４つの銅ツイストペアのすべてが、データ転送のために用いられる。
【０００３】
マルチチャンネル通信リンクはデータ転送速度をあげるが、このようなシステムは、欠点に悩まされる。そのような欠点の１つは、マルチチャンネル通信リンクがカップリングに悩まされることである。有線通信システムにおいては、混信の主要源は、インピーダンスマッチングが不完全なことによる、転送された信号の反射であり、多くの場合コネクタによるものである。イーサネット（登録商標）のような複数のペアを用いるシステムにおいては、混信は、信号が転送されるペア（エコー）についておよびその他のペア（「ｎｅｘｔ」として知られる近端クロストーク）についての両方で引き起こされる。これらの信号は、受信器の性能を低下させるとともに、特に全二重リンクが長距離にわたって確立されるときに、動作を禁止する。これは、受信された信号がその反射よりもずっと低いパワーを有するときに、特に真となる。
【０００４】
理想的な通信リンクにおいては、マルチチャンネルリンクの各チャンネルは、他のチャンネルからは完全に切り離される。したがって、各受信信号は所望の遠端（far end：ＦＥ）信号および少量のランダムノイズで構成される。しかしながら、理想的な環境はめったに存在せず、そのためＮＥＸＴおよびエコーの混信が、受信される信号に侵入する。したがって、受信信号は、主に、遠端信号と望ましくないＮＥＸＴおよびエコー成分との組み合わせである。これは、積極的な混信キャンセレーションが実行されなければならないような、遠端信号の検出を不所望にも制限する。
【０００５】
したがって、送受信装置は、適応フィルタである時間領域のエコーおよびｎｅｘｔキャンセラを採用する。これらの構成は、エコーおよびｎｅｘｔ信号を正確に再生するとともに受信器においてそれらをキャンセルするように、転送される信号の知識を用いて、転送関数のモデルを反復的にアップデートする。しかしながら、高速サンプリングレートにおいては、エコーの反応は、多くのタップ長さ（many taps long）であり得る。混信キャンセレーションは複雑であり、電子システムにおける混信キャンセレーションの実現には、集積回路については領域および電力消費の意味を有する大幅な処理能力を要求する。
【０００６】
この点において、先行技術の混信キャンセレーション処理は、望ましくない多量の電力を消費するとともに、望ましくない熱量を生成する。これらの要因は、先行技術の混信キャンセレーションシステムを含む製品についての所有コストの増加をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
効率を改善するとともに電力消費および複雑性を低減するための１つのアプローチは、周波数領域のキャンセラを用いることである。典型的には、転送サンプルの組はブロック内に集められ、そのブロックは周波数領域に変形され、その後周波数領域においてフィルタリングが適用される。最後に、データは時間領域に変換されて戻され、キャンセレーションのために用いられる。これは、必要とされる乗算の数を低減し、特にハードウェアの実行例については、著しい電力の低減をもたらし得る。
【０００８】
このアプローチの欠点は、ブロック演算がキャンセラにおいて実質的な時間遅れを導入することである。過度の時間遅れは、通信システムの用途を限定し、エンドユーザは他の技術を好み得る。たとえば、科学演算のような用途に関しては、過度の時間遅れは、高性能コンピュータの「クラスタ」の性能を低減する。
【０００９】
周波数領域アプローチの用途を用いる第２の点は、周知のＦＦＴ構成が、複素信号について最も効率的であることである。しかしながら、実数信号について複素クーリ−テューキベースの変換を直接用いることは、実質的に非効率性をもたらす。ハードウェアによる実行例においては、これは、望ましくない電力消費の増加につながる。実数信号に対して複素変換エンジンを効率的に用いるための１つの方法は、「実数適合（real adjust）」演算の使用を経ることである。これは、Ｎ点の実数ＦＦＴが、いくつかの低コストの追加演算とともに、Ｎ／２点の複素ＦＦＴおよびＮ個の追加的な複素乗算を用いて計算されることを可能にする。この技術は、ウィリアム  Ｈ．プレス（William H. Press）、ソウル  Ａ．テコルスキー（Saul A. Teukolsky）、ウィリアム  Ｔ．ヴェタリング（William T. Vetterling）、ブライアン  Ｐ．フランネリ（Brian P. Flannery）による、１９９２年の「Ｃによる数値演算：科学的演算  第２版（Numerical Computing in C: The Art of Scientific Computing, Second Edition）」の５１０〜５２０ページの、「１２．３  実数関数のＦＦＴ、サインおよびコサイン変換（12.3 ＦＦＴ of Real Functions, Sine and Cosine Transforms）」に記載されている。実数適合のような技術は、ソフトウェア実行例においてしばしば用いられ、それらはハードウェアにおいても用いられ得る。典型的にハードウェアシステムにおいては、ＦＦＴはパイプライン構造を用いて実現され、電力効率を最大にするとともに時間遅れを最小化する。この構成の使用は、出力の順序付けに制限を与える。ＦＦＴアルゴリズムのこれらの効率的な実行例は、実数適合によって要求されるものとは合致しない順序の出力を生成する。これは、データパスのパイプライン構造を破壊するとともに、追加のバッファリングに、実数適合プロセスのためにデータを整列することを導入させる。これは、大幅な時間遅れおよび電力をキャンセラに追加する。さらに、逆変換の間に、逆実数適合演算が実行されなくてはならず、これはさらなる電力を消費するとともに同様の理由のために時間遅れを増加する。
【００１０】
実数または複素数ＦＦＴを実現するために用いられる他の公知の演算または変換は、クーリ−テューキアルゴリズム（Cooley-Tukey algorithm）、分割基数変換（split-radix transforms）、実数分割基数変換（real-split-radix transforms）、ウィノグラッド変換（Winograd transforms）、素因数変換（Prime-Factor transforms）、ブルーンアルゴリズム（Bruun algorithm）、レーダーアルゴリズム（Rader's algorithm）、ブルースタインアルゴリズム（Bluestein's algorithm）を含むが、これらの演算は先行技術の欠点を克服しない。
【００１１】
時間遅れは、周波数領域において、より小さいブロックサイズを用いることによって手現され得る。しかしながら、実行例においては、これは、ブロック演算（変換−乗算−逆変換）がより頻繁に実行されなくてはならないので、電力を増加する。特に、これは非常に長いフィルタに関する懸案事項である。時間遅れを低減するためのその他の提案された解決策は、並列に計算を実行するためのより物理的な回路を用いることによる、変換および／または乗算の「並列化」をすることであるが、これは実行例において複雑さを導入するとともに、非効率性および増加された電力消費を引き起こし得る。さらに、ハードウェア実行例においては、並列化は、回路がアクティブでないときでさえ漏洩によって電力損失を増加する領域を増加する。
【課題を解決するための手段】
【００１２】
要約
先行技術の欠点を克服するとともに、追加的な利益を提供するために、様々な異なった実施形態および構成が、本明細書に開示される。ここで開示されるものは、マルチチャンネル通信装置を含む送受信装置において受信された入力信号における混信を低減するための方法である。この方法は、シリアル形式でチャンネルにわたって送信されるべき信号を受信するステップを備え、送信された信号は送受信装置から送信されるべきものである。そして、その信号を表わすデータを生成するために、その信号をパラレル形式に変換し、グッド−トーマスオーダリングに基づいて、データの順序付けを実行する。次に、そのデータについてウィノグラッド変換およびクーリ−テューキ変換を実行し、変換領域データを生成する。その後、方法は、変換領域データを、１つまたはより多くの乗算器に分配し、変換領域データを１つまたはより多くの重み変数と掛け合わせて重み付けされた変換領域信号を生成する。このステージでは、方法は、重み付けされた変換領域データについて逆クーリ−テューキ変換を実行するとともに、その後、逆クーリ−テューキ変換の出力について逆ウィノグラッド変換を実行し、キャンセレーションデータを生成する。キャンセレーションデータをシリアル形式に変換する前に、キャンセレーションデータについて逆順序付けが生じ、キャンセレーション信号を入力信号と組み合わせて、入力信号内の混信を低減する。
【００１３】
1つの実施形態においては、信号は、２つまたはより多くの信号を含み、各信号はマルチチャンネル通信におけるチャンネルに関連する。データについて順序付けを実行するステップは、データを二次元アレイに配列するステップを含む。二次元アレイは、ｌｗ個の行およびｌｒ個の列を有する。
【００１４】
さらに、ここで開示されるものは、２つまたはより多くの出力信号を受信するとともに、変換動作を用いて２つまたはより多くの出力信号を変換領域に変換して、２つまたはより多くの変換領域信号を生成することを含む、１つまたはより多くの受信された信号における混信をキャンセルするための方法である。この実施形態においては、変換動作は、２つまたはより多くの変換領域信号を生成するために、２つまたはより多くの出力信号についてのウィノグラッド小変換と、その後に、ウィノグラッド小変換の出力についてシーリング（ｌｗ／２）のクーリ−テューキ変換を実行することを含む。１つの実施形態においては、関数ｙ＝シーリング［ｘ］は、数値ｘに等しいかまたはより大きい、最小の整数ｙを返す。シーリング値（ceiling value）は、認識された値より大きい次の整数である。フロア値は、認識された値より小さい、最も近接した整数である。
【００１５】
この動作は、２つまたはより多くの重み変数を用いて、２つまたはより多くの変換領域信号を処理して、変換領域において２つまたはより多くのキャンセル信号を生成するとともに、逆変換動作を用いて、２つまたはより多くの変換領域キャンセル信号を変換領域外に変換して、２つまたはより多くのキャンセル信号を得る。このように、逆変換動作は、複数のクーリ−テューキ変換および複数のウィノグラッド変換を含む。そして、動作は、２つまたはより多くのキャンセル信号を２つまたはより多くの受信信号と組み合わせて、１つまたはより多くの受信された信号における混信をキャンセルする。
【００１６】
１つの構成においては、２つまたはより多くの出力信号は、二次元アレイに配列される。２つまたはより多くの出力信号は、グッド−トーマスインデクシングに基づいた二次元アレイ内に配列されることがさらに考えられる。処理は、要素ごとの乗算演算を含み得る。さらに、１つまたはより多くの出力信号を受信するステップは、４つの出力信号を受信することを含み得、キャンセル信号を受信された信号と組み合わせることは、４つのキャンセル信号を受信された信号と組み合わせることを含む。方法は、１つまたはより多くの出力信号および１つまたはより多くのキャンセル信号について、オーバラップ処理を実行することをさらに含む。
【００１７】
マルチチャンネル通信装置における、受信された信号内の混信を低減するためのキャンセレーションシステムが、各チャンネルについてのキャンセレーションシステムが、第１の送受信装置における出力信号を受信するための入力を備え、出力信号が第１の領域であるようなものとして、さらに開示される。このシステムは、出力信号を第２の領域の信号へと操作するとともに、第２の領域の信号を、各チャンネルに関連する少なくとも１つの乗算器へ提供するように構成された、１つまたはより多くの変換ユニットをさらに含む。この実施形態においては、変換ユニットは、少なくとも１つのウィノグラッド変換および少なくとも１つのクーリ−テューキ変換を含む。１つまたはより多くの乗算器が設けられ、第２の領域の信号を１つまたはより多くの重み変数と掛け合わせて、第２の領域において２つまたはより多くのキャンセル信号を生成するように構成される。また、この実施形態の一部は、第２の領域において２つまたはより多くのキャンセル信号について逆変換を実行して、第２の領域においてキャンセル信号を生成するように構成された、１つまたはより多くの逆変換ユニットである。この実施形態においては、変換ユニットは、少なくとも１つのクーリ−テューキ変換および少なくとも１つのウィノグラッド変換を含む。キャンセレーションを実行するために、減算器が設けられ、受信された信号から、第２の領域にあるキャンセル信号を減じるように構成される。
【００１８】
１つの実施形態においては、１つまたはより多くの変換ユニットはハードウェアで実行される。システムは、第２の領域内の２つまたはより多くのキャンセル信号を、１つまたはより多くの乗算器から加算して、第２の領域において組み合わされたキャンセル信号を生成するとともに、第２の領域における組み合わされたキャンセル信号を、１つまたはより多くの逆変換ユニットへ出力するように構成された、１つまたはより多くの加算接合点をさらに備える。さらに、システムは、出力信号を受信し、かつ二次元アレイ内に順序付けするように構成されたバッファシステムをさらに備え、そのデータはグッド−トーマスインデクシングに基づいて順序付けされる。１つの構成においては、マルチチャンネル通信装置は、４チャンネルの通信装置を備え、各キャンセレーションシステムは、４つのチャンネルの各々からの混信を解消する（account for）キャンセル信号を生成する。１つの実施形態においては、システムは、重み変数を適応的に生成するように構成された適応システムをさらに備え、適応システムは、誤差信号を第２の領域に変換するように構成された１つまたはより多くの変換ユニットと、誤差信号を第２の領域において処理して重み変数を生成するように構成された適応モジュールとをさらに備える。
【００１９】
また、ここで開示されるものは、望ましくないカップリングをキャンセルするためのマルチチャンネル送受信装置の使用のためのキャンセレーションシステムである。この実施形態は、各入力がキャンセレーションシステムにデータを与えるような４つの入力を備え、データは時間領域のものである。１つまたはより多くのバッファは、データを記憶するとともに、１つまたはより多くのバッファからデータを受信するように構成された少なくとも１つのウィノグラッド変換ユニットに、データを提供かつ送出するように構成される。各ウィノグラッド変換ユニットは、ウィノグラッド変換を実行してデータを処理されたデータに変換するように構成される。また、この実施形態の一部は、処理されたデータを受信するとともに、変換を実行して変換領域データを生成するように構成された、少なくとも１つのクーリ−テューキ変換である。変換領域データは、１つまたはより多くの乗算器に提供され、各乗算器は変換領域データを受信するとともに変換領域データを重み変数と掛け合わせて、変換領域においてキャンセルデータを生成する。変換領域内のキャンセルデータを組み合わせて変換領域において組み合わせられたキャンセルデータを生成するように構成された１つまたはより多くの装置は、キャンセレーションを実行し、少なくとも１つのクーリ−テューキ変換ユニットが設けられ、組み合わせられたキャンセル信号を受信するとともに変換を実行して処理され組み合わせられたキャンセルデータを生成するように構成される。さらに、少なくとも１つのウィノグラッド変換ユニットは、処理され組み合わせられたキャンセルデータを受信するように構成され、各ウィノグラッド変換ユニットは、ウィノグラッド変換を実行して、処理され組み合わせられたキャンセルデータを変換し時間領域においてキャンセルデータを生成するように構成される。
【００２０】
１つの実施形態においては、１つまたはより多くのクーリ−テューキ変換ユニットおよび１つまたはより多くのウィノグラッド変換ユニットは、オーバラップ処理と変換処理とを実行する。システムは、変換領域におけるキャンセル信号を組み合わせるように構成された２つまたはより多くの装置をさらに備え得ることが、さらに考えられる。１つの実施形態においては、１つまたはより多くの乗算器のうちの少なくとも１つは、クロックサイクル間で共有されるように構成される。
【００２１】
さらに、ここで開示されるものは、キャンセレーションシステムにおいてキャンセル信号を生成するための方法であり、方法は、キャンセレーションシステムにおいて受信されたデータを含むマルチチャンネル通信システムの１つまたはより多くのチャンネル内で生じる。データは、マルチチャンネル通信システムにおける２つまたはより多くのチャンネルについての、２つまたはより多くの出力信号を表わす。この方法は、ウィノグラッド変換およびクーリ−テューキ変換を用いてデータを処理して１つまたはより多くの信号の各々を変換領域内に変換するとともに、変換領域における１つまたはより多くの信号を、１つまたはより多くのチャンネルに関連した１つまたはより多くの乗算器に分配する。その後、方法は、変換領域内における１つまたはより多くの信号を、１つまたはより多くの重み変数と掛け合わせて、１つまたはより多くの乗算器出力を生成するとともに、１つまたはより多くの乗算器出力を組み合わせて、組み合わせられた変換領域キャンセル信号を生成する。そして、方法は、変換領域キャンセル信号を処理して、変換領域からキャンセル信号を除去する。
【００２２】
１つの実施形態においては、方法は、データを処理する前に、グッド−トーマスインデクシングまたは等価なインデクシングを用いて、データを順序付けすることを含む。データの順序付けは、二次元アレイ内にデータを順序付けすることを含み得る。変換領域は、周波数領域を含む。データは、実数データを含み得る。１つの実施形態においては、データについてウィノグラッド変換を実行し、その後クーリ−テューキ変換を実行して、変換領域データを生成することは、排除され得る冗長データをもたらし、したがって時間遅れおよび電力消費を低減する。
【００２３】
発明の他のシステム、方法、特徴および利点は、以下の図と詳細な説明の見当によって当業者に明らかであるか、明らかになるであろう。全てのそのような追加的なシステム、方法、特徴および利点は、この説明の範囲内に含まれており、発明の範囲内にありで、付随する特許請求の範囲によって保護されることが意図される。
【００２４】
図面の簡単な説明
他のシステム、方法、特徴および利点、図の中の要素は、縮尺通りである必要はなく、それよりむしろ、本発明の原理を例示することが重要視される。図中において、異なる図を通して、同様の参照番号は対応する部分を示す。
【図面の簡単な説明】
【００２５】
【図１】先行技術のキャンセラシステムのブロック図である。
【図２】マルチチャンネル送受信装置の実施形態例のブロック図である。
【図３】本発明の実施形態例のブロック図である。
【図４】適応キャンセレーションシステムの典型的な実施形態のブロック図である。
【図５】乗算器とその関連した装置の平行線構造のブロック図である。
【図６】マルチチャンネル環境における統合された送信側処理システムの実施形態例のブロック図である。
【図７】マルチチャンネル環境における統合された受信側処理システムの実施形態例のブロック図である。
【図８】統合されたキャンセレーションシステムの実施形態例のブロック図である。
【図９】分散化した適応処理を有する実施形態例のブロック図である。
【図１０】可変遅延を有する適応処理システムの実施形態例のブロック図である。
【図１１Ａ】本発明の１つの実施形態の動作の方法例の動作ブロック図である。
【図１１Ｂ】本発明の１つの実施形態の動作の方法例の動作ブロック図である。
【図１２】適応システムによって実行され得るような、重み変数生成および分散化された処理の方法例の動作フロー図である。
【図１４】概念的な二次元アレイの図である。
【図１５】本明細書に記載された変換システムの実施形態例のブロック図の例である。
【図１６】ウィノグラッド変換を実行するように構成されたシステムの典型的なブロック図である。
【図１７】基数４の変換ステージの典型的なブロック図である。
【図１８】結合された変換の動作の方法例の典型的なフロー図である。
【発明を実施するための形態】
【００２６】
詳細な説明
混信キャンセレーションのためのもっとも広く認識されている技術は、適応キャンセラであり、送受信装置の一部として、図１に示される。データ源入力１００は、適応キャンセラ１０８および送信器１１２に接続する。送信器１１２の出力は、チャンネル１１６Ａに接続する。送受信装置の受信器１２０も、チャンネル１１６Ｂに接続する。チャンネルの語句は、信号経路の１つまたはより多くの導体を意味するものと理解されるべきである。受信器１２０の出力は、加算接合点１２４に送れられる。減算器１２４は、受信された信号から適応キャンセラ１０８の出力を減じる。減算器１２４の出力は、入力１２８として、受信器の処理の他の側面に提供される。
【００２７】
１つの送信器から他の受信器への混信のカップリングは、線形伝達関数Ｈ（ｓ）として表わされる。送信された信号を基準として用いて、適応キャンセラ１０８であるＡ（ｓ）は、Ａ（ｓ）がＨ（ｓ）とほぼ等しくなるようにされる。そして、減算器１２４の出力は、所望の遠端信号に残存混信項が加わったものにより構成される。残存混信項を最小化することが望まれるが、この目標は、要求される適応キャンセラ１０８の複雑性の制限によって、完全に実現され得ない。典型的には、適応キャンセラ１０８であるＡ（ｓ）は離散的な時間領域において実現され、適応キャンセラ１０８がデジタルフィルタＡ（ｚ）として実行される。この場合、送信器１１２および受信器１２０ブロックは、アナログチャンネルを用いてデジタル信号をインターフェースするために必要とされる、適当な混在信号ブロックで構成される。一般的に、このデジタルフィルタの次数が高ければ高いほど、キャンセレーションがより大きく（残存がより少なく）なる。しかし、高次数フィルタは、不所望にも、より大きな計算機的用件を必要とする。Ａ（ｚ）を導くために用いられるデジタルフィルタが、タップ遅延線またはＦＩＲフィルタである典型的な場合については、複雑性は、タップの数Ｍに直接的に比例する。
【００２８】
この構成をマルチチャンネルの場合に拡張すると、Ｎｃ２個のデジタルフィルタが必要とされ、ここでＮｃはチャンネル数である。したがって、現在または将来のイーサネット（登録商標）標準の下で動作するシステム、および４チャンネルを利用するシステムにおいては、１６個のデジタルフィルタが必要とされる。フィルタタップの数が大きい用途においては、典型的なキャンセラ構造のマルチチャンネルへの拡張は、厄介な複雑性の用件をもたらす。たとえば、データ速度およびチャンネルの長さを拡大するときに、個々のデジタルフィルタのタップ数は、４００タップを越えるまでに上昇し得る。高サンプリングレートとマルチチャンネル用途との組み合わせにより、この多くのタップは、実現のために必要とされる１秒あたりの演算数についての莫大な用件をもたらす。理解され得るように、エコーキャンセレーションおよびクロストーク緩和のためのこの先行技術の方法および装置は、したがって、高データレート、マルチチャンネル用途には適していない。
【００２９】
図２は、ステーションＡの受信装置１内の混信源を図示する。図示されるように、第１の送受信装置２００は、第２の送受信装置２０４と通信するように構成される。第１の送受信装置はステーションＡと関連し、一方第２の送受信装置はステーションＢと関連する。送受信装置２００，２０４がマルチチャンネル通信リンクを利用して通信するように構成された通信装置内に組み入れられることが考えられる。理解の目的のために、図示されるように、送受信装置はマッピング器／デマッピング器モジュール（mapper/demapper module）２０８，２１２に接続する。４つの通信チャンネルを有するように示されているが、以下に記す方法および装置は、いかなる数のチャンネルに拡大され得ることが考えられる。さらに、チャンネルの語句は、以下に限られないが、シールドまたは非シールド（例えば、６，５ｅ，６，６ａ，７．．．など）のカテゴリ・ツイストペア（ＵＴＰ)ケーブル、無線チャンネル、光ファイバーチャンネルまたはケーブル、自由空間光チャンネル、音声グレードツイストペア導体、同軸ケーブル、あるいは、現在ある、または将来利用できるようになり得る他のチャンネルまたは導体のような、信号またはデータを運搬できるいかなる媒体ケーブルを意味すると理解されるべきである。
【００３０】
さらに、ここで開示された原理および特許請求の範囲は、多重導体チャンネルに分類される場合、上記にリストしたものを含め、いかなる形式のチャンネルを用いても利用され得ることが考えられる。たとえば、標準的な電話回線、あるいは、別のいかなる型式の導体または伝送媒体は、多重導体チャンネルをつくるために束状構造に分類されることが考えられる。そのようなチャンネルに伝送される信号の処理は、ここで含まれる教示に従って実行され得る。
【００３１】
チャンネル２１６は、第１の送受信装置２００と第２の送受信装置２０４とを接続する。各々の送受信装置２００，２０４は、混成器２２０，２２４と、送信器２２８，２３２と、受信器２３６，２４０とを備える。信号ＦＥ＿ＡＢは、チャンネル１によって、第２の送受信装置２０４（ステーションＢ）から第１の送受信装置２００（ステーションＡ）へ伝送される。語句「信号ＦＥ＿ＡＢ」は、ステーションＡに関する遠端信号を意味することが理解されるべきであり、ステーションＢからステーションＡに伝送される。第１の送受信装置２００において、伝達されたＦＥ＿ＡＢ信号だけを分離して処理することが望まれる。
【００３２】
また, 図２に示されているものは、第１のチャンネル２１６に不所望にカップリングされ、かつ受信器２３６によって受信されるエコーと近端クロストーク（ＮＥＸＴ）成分である。すなわち、エコー成分であるエコー＿１１Ａは、チャンネル１からチャンネル１へカップリングされるエコー混信である。エコー＿１ｌＡの語句は、ステーションＡの第１のチャンネルから第１のチャンネルへカップリングされたエコー成分を意味すると解釈されるべきである。成分ＮＥＸＴ＿１２Ａは、ステーションＡで受信される信号上の、チャンネル２からチャンネル１にカップリングされた混信である。他のチャンネルの各々に対して示されるように、このパターンは繰り返す。それゆえ、ＮＥＸＴ＿１３ＡとＮＥＸＴ＿１４Ａは、チャンネル３および４のそれぞれからチャンネル１上へカップリングされる混信源である。カップリングの結果、第１の送受信装置２００で受信される信号は、望ましい遠端信号と、ＦＥ＿ＡＢと、４つの混信する信号、すなわち３つのＮＥＸＴ信号とエコーで構成される。このパターンは、チャンネルの各々に対して繰り返す。ステーションＡとステーションＢの両方の各受信器におけるそれぞれのＮＥＸＴとエコー信号を取り去ることが望ましい。
【００３３】
多くの状況において、通信システム性能は、エコーおよびクロストークのような混信の存在が通信速度を制限するように、混信によって制限される。混信は、受信信号の処理の間しばしばデータエラーを生成し、それは伝送速度を制限する。信号に混信が残されていると、データはしばしば回復または検出できない。それゆえに、混信は制限要因である。
【００３４】
ここで説明されたシステムについての伝送速度は、どのような周波数でもあり得ることがさらに考えられる。理解されるように、高周波数での処理および伝送は、ここに含まれる教示によって解決され得る追加的な複雑さを生成するかもしれない。ここで開示された原理と特許請求の範囲は、非常に低い周波数から、マルチギガビット処理または伝送速度を含むものまでの、いかなる周波数においても動作するシステムで利用されることが考えられる。
【００３５】
図３は、本発明の１つの実施形態の実施形態例のブロック図を示す。この実施形態例においては、先行技術の望ましくない長いアナログまたはデジタルフィルタは、処理が生じ得る変換領域への伝送された信号を変換するシステムに置換される。その結果、エコーとクロストーク低減の複雑さは、大きく低減される。変換領域の語句は、オリジナルの領域と異なる代替領域を意味するように定義される。
【００３６】
変換領域処理を実行するように構成されたシステムの１つの実施形態例は、周波数領域における処理を実行するように構成されたシステムであり、図３に示される。チャンネルを横断してカップリングするエコーおよびクロストークを減少あるいは排除するためのマルチチャンネル通信装置において、この性質の多数のシステムが存在し得ることが考えられる。第１の送受信装置３００は、議論の目的のために示される。データ源（図示せず）からのデータソース線３０２は、送信器３０４および適応キャンセラモジュール３２０に接続する。送信器３０４は、データ源からチャンネルを介して遠隔地にある第２の送受信装置にデータを伝送するように構成された１つまたはより多くの装置を備える。
【００３７】
伝送の一部として、少なくともエコーおよびクロストークの一部が、第１の送受信装置３００への入力３１０にカップリングすることが考えられる。これは入力カップリング効果３１４としての議論の目的のために、図３に表示され、入力３１０上の受信信号に組み合わされる伝達関数Ｈ(ｓ)を有する。したがって、入力３１０上の信号は、遠端信号（ＦＥ信号）と、マルチチャンネル通信システムにおいてチャンネル３０６からカップリング（Ｈ（ｓ））による信号とを含む。他のチャンネルが存在する場合は、追加のカップリング信号も、受信した信号に存在する。受信したＦＥ信号からカップリングＨ（ｓ）による成分を除去することが望ましい。入力３１０上で受信される信号は受信器３２２に接続し、信号に関し標準的な処理を実行する。受信器３２２の出力は、減算器３３８に送られる。
【００３８】
適応キャンセラシステム３２０は、第１の送受信装置の一部として構成される。図３の実施形態においては、適応キャンセラシステム３２０への伝送路３０２は、変換モジュール３２４に接続する。１つの実施形態においては、伝送路３０２はデータ源からの出力信号を受信するように構成される。出力信号は、チャンネル３０６を介した伝送のために、送信器３０４へ最終的にまたは同時に提供される。変換モジュール３２４は、信号を変換領域において処理するように構成された、ハードウェア、ソフトウェア、あるいは、両方を備える。変換領域および変換モジュール３２４は、以下においてより詳細に説明される。変換モジュール３２４の出力は、適応モジュール３２６およびスケーリングモジュール３２８に送られる。１つの実施形態においては、適応モジュール３２６は、動作し、またはここで説明された機能を実行するように構成された、ハードウェア、ソフトウェアまたは両方を備える。適応モジュール３２６は、クロストークカップリング効果の伝達関数の推定に基づく重み変数をダイナミックに生成する処理を実行する。スケーリングモジュール３２８は、重み変数に応答する変換信号のスケーリングを実行するように構成された、ソフトウェア、ハードウェア、または両方を備える。他の実施形態において、スケーリングモジュール３２８は、乗算器を備える。スケーリングモジュール３２８の出力は、次に減算器３３８に接続された出力を有する逆変換モジュール３３４に接続する。逆変換モジュール３３４は、変換動作を反転するように構成された、ハードウェア、ソフトウェア、あるいは、両方の組み合わせを備える。１つの実施形態においては、これは、出力信号が変換モジュールによる変換処理の前にあった同じ領域へ、逆変換モジュール３３４への入力を戻すことを含む。１つの実施形態においては、これは逆フーリエ変換動作を含む。
【００３９】
減算器３３８は、受信した信号から適応キャンセラシステム３２０の出力を差し引き、それによって望ましいＦＥ信号を分離する。減算器３３８の出力は、ＦＥ信号または一般的にＦＥ信号と類似の信号を含むが、送受信装置３００からの１つの出力３５０として、そして、フィードバック信号として、適合の目的のために適応モジュール３２６に提供される。
【００４０】
動作において、適応キャンセラシステム３２０は、受信した信号におけるエコーおよびクロストーク成分を減少する。送受信装置３００は、チャンネル３０６に送り出されるべき出力３０上の信号を受信する。エコーおよびクロストーク成分を減らすために、信号は送信器３０４および適応キャンセラシステム３２０に提供される。送信器３０４は、信号を処理して、チャンネル３０６へ信号を出力する。動作中、受信器３２２は、ＦＥ信号およびＨ（ｓ）を通してカップリングされた信号を含む、入力３１０上のコンポジット信号を受信する。受信器３２２は、本技術において周知の方法で、これらの入力を処理する。カップリングされた信号を取り除くために、適応キャンセラシステム３２０は、結合関数Ｈ（ｓ）に近似した伝達関数で設定される。適応キャンセラシステム３２０の出力、以下、キャンセレーション信号は、受信した信号から減じられて、ＦＥ信号を分離する。
【００４１】
キャンセレーション信号を生成するために、出力３０２からの入力伝達信号は、変換モジュール３２４において変換動作を受けて、変換された信号を生成する。スケーリングモジュールは、適合モジュール３２６によって生成される重み変数Ｗに基づいて、変換された領域信号を修正する。スケーリングモジュール３２８は、変換領域信号に関する処理を実行するために重み変数を利用し、キャンセレーション信号を生成する。別の言い方をすれば、重み変数は、スケーリングモジュール３２８の伝達関数を実現し、スケーリングモジュールに望ましいキャンセレーション信号を生成させる。１つの実施形態においては、スケーリングモジュール３２８は、変換領域信号と重み変数を掛け合わせて、１つまたはより多くのキャンセレーション信号を生成する。
【００４２】
１つの実施形態においては、適応モジュール３２６による重み変数の計算は、最小二乗平均（least mean square：ＬＭＳ）アルゴリズムと伝送路３５０上の信号からのフィードバックとに基づいて生じる。重み変数の処理は、キャンセレーション信号を修正し、次に減算器３３８の出力を修正する。結果として、適応モジュール３２６へのフィードバックは、適応キャンセラシステム３２０をクロストークおよびエコーの変更に適応させるように、さらに修正される。適合の他の形態として、限定されないが、確率的勾配、制約付きＬＭＳ、帰納的最小二乗法（ＲＬＳ）、高速カルマン法（Fast Kalman)、傾斜格子および最小二乗格子のように、ＬＭＳ以外のものが利用される得ることが考えられる。
【００４３】
その後、スケーリングモジュール３２８の出力は逆変換動作を受け、元の領域に信号を返す。元の領域に復元されたこのキャンセレーション信号は減算器３３８に提供され、受信器出力から減じられて、それによってクロストーク信号を受信された信号から除去するとともに、ＦＥ信号を分離する。
【００４４】
図４は、図３の送受信装置に示される適応キャンセレーションシステム３２０の典型的な実施形態のブロック図を示す。図４の側面は図３と類似しており、それため、同一の要素は同一の参照番号で引用されている。適応キャンセラシステム３２０の側面は、ここにより詳細に記述される。伝送路３０２上のキャンセレーションシステム３２０への入力信号は、シリアル・パラレル変換器４０８へ接続し、次にオーバラップ処理モジュール４１２へ接続する。伝送路３０２の信号は、図２からのステーションＢなどの遠隔ステーションに送信される信号を含み得る。
【００４５】
シリアル・パラレル変換器４０８は、伝送路３０２上のシリアル入力を２つまたはより多くのパラレル伝送路へ変換する、いかなる装置またはシステムを含み得る。１つの実施形態においては、シリアル・パラレル変換器４０８は、逆多重化装置（de-multiplexer）を備える。パラレル形式への変換は、システム時間制約を満足しつつ、変換領域への変換のような信号の処理を助ける。
【００４６】
オーバラップ処理モジュール４１２は、変換を受ける信号を修正するように構成された、ハードウェア、ソフトウェア、または両方の組み合わせを備える。ここで説明するようなオーバラップ処理は、さもなければ、そのようなオーバラップ処理がない変換プロセスによって生成される歪みを減少する。オーバラップ手法は、高速フーリエ変換の周期的畳込みからの真の線形畳込みを達成することを助ける。オーバラップ処理のどのような形態も生じ得る。２つのそのようなオーバラップ手法は、オーバラップおよび保存（overlap-and-save：ＯＡＳ）、ならびに、オーバラップおよび追加（overlap-and-add：ＯＡＡ）を含む。１つの実施形態においては、５０％のオーバラップまたは他のどの種類のオーバラップ処理が生じえることが考えられるが、オーバラップは５／８の重なりである。
【００４７】
オーバラップ処理モジュール４１２の出力は、１つの実施形態においては、高速フーリエ変換（ＦＦＴ）ユニットを含む変換ユニット４１６に送られる。ＦＦＴの数学的演算は当業者によって理解され、そのため、ＦＦＴユニットはここで詳述しない。変換ユニット４１６の出力は、変換領域における入力信号を含む。適切なオーバラップ手法とともに、これは、周波数領域において計算機的に効率的な高速フーリエ変換（ＦＦＴ）を用いて実現され得る。信号を代替領域に変換する他の方法も利用可能であることが考えられる。これらは、限定されないが、アダマール変換、コサイン変換、ウォルシュ変換、およびサイン変換を含む。
【００４８】
変換ユニット４１６の出力は、処理モジュール４２４および適応ブロック４２０に接続する。適応ブロック４２０は、処理モジュール４２４に提供される１つまたはより多くのの重み変数Ｗを計算する。処理モジュール４２４は、キャンセル信号を生成するように構成された、ハードウェア、ソフトウェア、または両方のいかなる構成を含み得る。１つの実施形態においては、処理モジュール４２４はプロセッサまたはデジタルシグナルプロセッサを含む。１つの実施形態においては、処理モジュール４２４は、時間領域において受信した入力の畳込みによってもたらされ得る結果を生成する変換領域において、乗算演算を実行するように構成された乗算器を含む。処理モジュール４２４は、重み変数を使用して、処理モジュール４２４に提供される入力をスケーリングする。並列入力が処理モジュール４２４に提供されることが考えられ、どのような数の重み変数であっても、処理モジュールに提供される。１つの実施形態においては、処理は変換領域において生じ、それゆえに、処理モジュール４２４は、時間領域における畳込みと等価である考えられる結果をもたらす。この実施形態においては、周波数領域における乗算は、一般的に、時間領域における畳込みに等しい結果をもたらす。
【００４９】
１つの実施形態においては、重み変数は、変数（ＷＶ０，ＷＶ１，ＷＶ２，ＷＶ３，ＷＶ４，．．，ＷＶｘ）を含み得る。変換ユニット４１６からの出力は、（ＴＤｏ，ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４，．．．，ＴＤｘ）を含み、乗算器からの結果として生じる出力は、（ＷＶ０＊ＴＤ０，ＷＶ１＊ＴＤ１，ＷＶ２＊ＴＤ２，ＷＶ３＊ＴＤ３，ＷＶ４＊ＴＤ４，．．．，ＷＶｘ＊ＴＤｘ）を含み得る。したがって、１つの実施形態においては、乗算器が成分毎の基準で生じることが分かる。
【００５０】
この方法は、動作と理論で非常に異なるのであるが、時間領域における周期的畳込みが変換領域において数学的に乗算と等しい結果をもたらす変換特性を利用する。時間領域フィルタにおけるタップの数に依存して、ＦＦＴ、ＩＦＦＴおよび時間領域タップ遅延線に対する周波数タップ（ベクトル）乗算器を使用する複雑さの低減は、大きさの次数と同じほどであり得る。これは、この方法の動作を利用していないシステムに優る利点である。さらに、ＦＦＴおよびＩＦＦＴは、効率を上げるためにデジタル領域で実行され得る。また、等価処理を実現するためにフーリエ光学が利用され得ることが考えられる。
【００５１】
限定されないが、クーリ−テューキとゲーツェル、グッド−トーマスおよびウィノグラッドのような、ＦＦＴとＩＦＦＴを実現するために利用できる多数の技術がある。１つの実施形態例においては、クーリ−テューキ法が使用可能である。さらに、時間における大幅な削減または周波数における大幅な削減が生じ得ることが考えられる。１つの実施形態においては、ＦＦＴについて時間における大幅な削減が生じ、一方ＩＦＦＴについて周波数における大幅な削減が生じる。１つの実行例においては、ＦＦＴ/ＩＦＦＴのパラメーター化は、５１２点の複素ＦＦＴ/ＩＦＦＴで１０２４個の実数サンプルを処理する。この実行例においては、オーバラップとセーブ処理が、ここで説明されたように生じ得る。一例として、そのような実行例は、各々のブロックにおいて６４０個の新しいサンプルを処理し得る。時間領域における先行技術の処理の原理に基づく等価処理構造は、３８５個
のフィルタのタップを要求する。そのため、かなりの利点が実現される。さらに、また、実数信号に由来する信号だけでなく、複素信号に由来する信号をも処理するために、ここで説明される方法および装置が利用され得ることが考えられる。たとえば、無線通信環境における複素信号の処理は、本明細書に含まれる教示に基づいて生じ得る。
【００５２】
乗算器４２４の出力は逆高速フーリエ変換装置４３０に送られ、それによってフーリエ変換動作を反転して時間領域に信号を復帰する。ここで説明される方法および装置の利点として、演算の計算機的な複雑性と速度を低減するために、高速フーリエ変換および逆高速フーリエ変換が利用され得る。逆高速フーリエ変換装置（inverse Fast Fourier Transform unit：ＩＴＵ）４３０の出力は、上述の方法でＦＦＴモジュール４１２とともに動作するオーバラップ処理モジュール４３４に接続する。オーバラップ処理モジュール４３４は、パラレル・シリアル変換器４３８に時間領域信号を提供する。１つの実施形態においては、パラレル・シリアル変換器４３８はマルチプレクサを含む。
【００５３】
パラレル・シリアル変換器４３８のシリアル出力は、減算器３３８に送られて受信器３２２の出力から減じられる。周波数領域または他の変換領域における、乗算と組み合わされた適応ブロック重み変数Ｗの処理は、ＦＥ信号と組み合わされる望ましくないカップリングをキャンセルすることができる信号を生成する。
【００５４】
減算器３３８の出力は、送受信装置または通信システムの次の処理システムに提供される。減算器３３８の出力は、入力をパラレル信号に変換するとともにオーバラップ処理モジュール４４４にそのパラレル信号を提供するシリアル・パラレル変換器４４０にも提供される。オーバラップ処理モジュール４４４の出力は、高速フーリエ変換装置４４８におけるフーリエ変換動作を受けて、信号を周波数領域に変換する。高速フーリエ変換装置４４８の出力は、適応ユニット４２０にフィードバック制御信号として提供される。適応ユニット４２０、変換ユニット４１６からの出力も受信する。
【００５５】
きわめて重要であることは、時間領域における周期的畳込みが周波数領域において数学的に乗算と等しい結果をもたらすように、変換装置４４８，４１６により周波数領域のような変換領域へ入力信号を変換することである。周波数領域以外の領域は、類似した特性を実現し得る。そのため、特許請求の範囲は、フーリエ変換、または周波数領域への変換をもたらす変換に限られるべきではない。
【００５６】
１つの実施形態においては、適応ユニット４２０は、平均最小二乗法（least mean squared：ＬＭＳ）適応を実行し、重み変数を生成する。ＬＭＳ適応は、制約付きあるいは制約なしであり得る。１つの実施形態においては、余分のＦＦＴ/ＩＦＦＴブロック対を排除し、かつより効果的に実行し得るので、制約なしの処理が望ましい。他の実施形態においては、畳込みのためのフィルタ適応に必要とされる時間を低減するので、制約付き処理が望ましい。制約付きまたは制約なしのいずれかが利用され得る。適応を通して、全てまたは一部の望ましくないクロストークおよびエコーをキャンセルするための望ましい重み変数に到達し得る。したがって、装置４４０，４４４，４４８、４２０を通過する信号経路は、サーボ制御システムのフィードバック経路として動作する。１つの実施形態においては、重み変数の数は、変換ユニット４１６の出力の大きさに関連する。
【００５７】
図４に示される実施形態例の動作は、図３に示される実施形態の動作と類似しており、そのため、動作に関する詳細な議論は繰り返さない。要約すると、伝送路３０２上の入力信号の処理を通して、適応キャンセレーションシステム３２０は、受信した信号に関する１つまたはより多くのクロストークまたはエコーをキャンセルするために用いられ得るキャンセル信号を生成する。
【００５８】
図５は、乗算器とそれに関連した装置の並行線構造のブロック図を示す。図示されるように、図４に示される乗算器４２４のような乗算器５０４は、ＦＦＴユニット５０８から入力Ｉ０〜ＩＮを受ける。変数Ｎは、いかなる正の整数値を含み得るので、そのため、ここで議論される原理は、いかなる数の並行伝送路に適用可能である。乗算器５０４も、適応モジュール５１２から重み変数Ｗ０〜ＷＮを受ける。乗算器５０４は、ＩＦＦＴユニット５１６に乗算の結果を提供する出力Ｏ０〜ＯＮを有する。乗算器は、周波数領域において乗算を実行し、この実施形態例においては、その領域はＦＦＴ動作からもたらされる。１つの実施形態においては、この動作は、周期的畳込みと等しい結果を提供する。重み変数の乗算が成分毎の基準に関して生じ、各々の重み変数が異なる値を含み得ることが考えられる。したがって、乗算は、Ｗ０×Ｉ０，Ｗ１×Ｉ１のように値Ｎまで発生し得る。さらに、乗算器は、１つより多くの伝送路のために利用され得る単一の乗算器のような共有乗算器を有してもよいし、あるいは最大Ｎ個の数の異なる乗算器を所有してもよい。
【００５９】
図３、図４および図５において開示された方法および装置の利点のように、フーリエ変換から得られる変換領域のような周波数領域において、複雑さの低減が、乗算によって実現される。先行技術のシステムにおいては、マルチタップの時間領域フィルタが要求された。しかしながら、変換領域における処理の利用により、１つまたはより多くの乗算演算が実行される必要があるだけである。これは、複雑さの条件に関して１０倍の利点を実現し得る。
【００６０】
複雑さ、空間要件、および計算の要求の低減に加えて、上述の原理は、マルチチャンネル構成に適用され得る。さらに、変換領域の特性を活用することにより、追加的な利益が実現され得る。図６は、マルチチャンネル環境における統合された送信側処理システムの実施形態のブロック図を示す。この実施形態は、複雑さと規模の大きな縮小を実現するために、マルチチャンネル環境を利用することによって、この複雑さを少なくすることを基にしている。一般に、送信信号は、いくつかのキャンセラへの基準として使用され、妨害されているチャンネルの各々についての変換出力を最終的に生成する。変換出力は重み変数によってスケーリングされ、特定の送受信装置で受信されるエコーまたはクロストークをキャンセルするためのキャンセル信号を生成する。したがって、チャンネル１についての第１の送受信装置は、チャンネル１から４と関連する各々の受信器についての変換出力を生成する。同様に、マルチ送受信装置通信システムの他の送信器の各々は、同様に４つの変換出力を生成する。これらの原理は、いかなる数のチャンネルを有する通信システムにおいても適用され得、先行技術のキャンセレーションシステムを用いて、実行の複雑さが制圧されていることがわかる。
【００６１】
図４に示される実施形態の直接的な実現において、マルチチャンネルシステムは、Ｎ個のＦＦＴユニット、すなわちＮチャンネルの各々について１つのＦＦＴユニットを必要とする。Ｎは、いかなる正の整数であってもよい。そのような実施形態においては、同じ信号が各ＦＦＴの入力に提供される。しかし、各ＦＦＴへの入力が同じであるので、各ＦＦＴの出力が同じであることになる。したがって、本発明の１つの実施形態においては、１つのＦＦＴユニットだけが利用され、かつその出力がＮ個のキャンセレーションシステムに広げられるような統合が行なわれる。そのような実施形態が図６に示される。複雑さとサイズ低減のレベルに関して、４つの送信器を有する実施形態においては、ＦＦＴユニットの合計数は、１６から４まで減らされ、実質的に７５％の節減になる。サイズおよび複雑さのこの実質的な低減は、時間領域における畳込みの代わりに、周波数領域における乗算の使用で得られる利益に加えられる。
【００６２】
図６を参照して、多重送受信装置通信システムの第１の送受信装置への入力３０２は、送信器３０４およびシリアル・パラレル変換器６０４に接続する。シリアル・パラレル変換器６０４の出力は、オーバラップ処理モジュール６０８に接続し、次にＦＦＴユニット６１２に送られる出力を有する。これらの装置とその動作は上記で議論されているので、再度の議論は行なわない。
【００６３】
ＦＦＴユニット６１２の出力は、コネクタ６１６Ａ〜６１６Ｎを用いて、第１のチャンネルからＮ番目のチャンネルについてのキャンセレーションシステムに広げられ得る。これは、処理装置と結果として生じる信号を分散することとを統合することにより、シリアル・パラレル変換器６０４、オーバラップ処理モジュール６０８およびＦＦＴユニット６１２の合計数を低減する。それは、チャンネルの数の因数により、ハードウェアの低減を提供する。したがって、４チャンネルシステムについては、領域変換処理システムがシリアル・パラレル変換器６０４、オーバラップ処理モジュール６０８およびＦＦＴユニット６１２として定義される変換領域処理システムの１／４が必要である。
【００６４】
同様の利点は、逆変換側についても実現され得る。図７は、マルチチャンネル環境における統合された受信側処理システムの実施形態のブロック図を示す。図７の実施形態は、統合された処理システムの利点を分散型の出力で実現するという点で、図６と類似している。図示されるように、入力７０４Ａ〜７０４Ｎは、他のチャンネルと関連するキャンセレーション処理システムから到来する。したがって、マルチチャンネル環境においては、各送受信装置の内の各受信器はそのようなハードウェアを含み、望ましくないエコーとクロストークをキャンセルする。
【００６５】
入力７０４Ａ〜７０４Ｎは、加算器７０８Ａ，７０８Ｂのような、１つまたはより多くの加算器に接続する。代替的な実施形態は、１つの二入力加算器７０８Ａおよび１つの三入力加算器７０８Ｂとは対照的に、３つの二入力加算器を使用するように構成され得る。加算器７０８Ａ，７０８Ｂは、信号を結合し、逆変換ユニット７２０にその合計を提供する。逆変換ユニット７２０の出力は、オーバラップ処理モジュール７２４に送られ、次にパラレル・シリアル変換器７２８に信号を出力する。直列信号は減算器３３８に提供され、受信器３２２によって処理される合成信号から減じられる。
【００６６】
加算器７０８Ａ，７０８Ｂの結果として、装置７２０，７２４，７２８の処理は、図示されるような単一の経路を通して統合され得る。統合のない直接的な実行例は、各々のチャンネルについての逆変換ユニット７２０およびその関連したハードウェアを必要とする。変換領域における線形性によって、減算器３３８の多重度は、図示されるように、逆変換装置７２０の入力の方へ動かされ得る。したがって、１つの逆変換ユニット７２０だけが必要とされる。４つの受信器からの４つの入力を有する実施形態においては、逆変換ユニット７２０の合計数は、４つの因数で（１６から４へ）減じられ、再び７５％の節減となる。
【００６７】
図６および図７の実施形態を結合することで、図８の実施形態がもたらされる。図８は、統合されたキャンセレーションシステムの実施形態例のブロック図を示す。送信器Ｔｘ１〜ＴｘＮを有し、また受信器Ｒｘ１〜ＲｘＭを有するものとして示される。ＮおよびＭの値はいかなる正の整数を含むと考えられ、そのため、本原理は、いかなる数の送信器および受信器まで拡張され得る。この例においては、Ｎ×Ｍ個の周波数重みが、処理を完了するために用いられる。
【００６８】
図８を参照して、図６および図７にも示されている図８に示される要素は、同一の参照番号が付されている。同様に、アルファ識別子だけが異なる参照番号は、類似しているが反復する装置を区別するために用いられる。さらに、先の図で議論されなかった図８の部分または側面だけが議論される。図示されるように、各変換ユニット６１２の出力は、入力として１つまたはより多くの乗算器Ｗに接続する。図８の実施形態においては、変換ユニット６１２Ａの出力は、複数の乗算器、すなわち、乗算器Ｗ１１，Ｗ２１，Ｗ３１，ＷＭ１に分配される。変換ユニット６１２Ａの出力は、乗算器ブロックに広げられると考えられ得る。各乗算器ブロックは、乗算器Ｗから構成される。この実施形態においては、各乗算器ブロックは１つまたはより多くの乗算器Ｗから構成され、各ブロックはチャンネルに関連する。
【００６９】
乗算器モジュールＷは、乗算器Ｗに提供される１つまたはより多くの重み変数を用いて、変換ユニット６１２からの出力の乗算を実行する。乗算器Ｗへの重み変数入力は、スペースの制限のために図８には示されておらず、しかしながら、適応ブロック（要素４２０、図４）、スイッチまたは他の装置から受信されるものとして理解されるべきである。各乗算器Ｗの参照番号は、乗算器の接続を示す。たとえば、乗算器Ｗ１３は、第３の送信器から入力信号を受け取って、第１の受信装置と関連する統合された処理システムへ乗算器出力を提供する乗算器である。
【００７０】
乗算器Ｗで出力するものは、図示されるように、加算接合点７０８Ａ〜７０８Ｎに接続する。この実施形態において理解されるように、各々の加算接合点７０８は、多くの乗算器Ｗから入力を受ける。各々の加算接合点で受信される入力数は、チャンネルの数に基づく。したがって、加算接合点７０８Ａは、乗算器Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１Ｎから入力を受ける。そのため、第１のチャンネルに相当する加算接合点７０８Ａへの入力は、第１のチャンネルを含む他のチャンネルの各々からのカップリングである。加算接合点７０８Ａとこの処理枝路の他の要素７２０Ａ, ７２４Ａ, ７２８Ａ，７２０Ａ，７２８Ａは、組み合わせられかつフィルタリングされた信号を減算器（要素３３８、図４）に提供し、これらのカップリング信号を第１のチャンネル（図４の要素３１０）で受信される信号から取り除く。
【００７１】
理解されるように、変換器７２８Ａの出力は、第１のチャンネルで受信される信号へのカップリングを補償する（account for）キャンセル信号である。加算接合点７０８Ａが、通信システムにおける他のチャンネルと関連する送信器の各々からの信号を順に信号を受信しかつ処理した、乗算器Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１Ｎからの処理されたキャンセル信号を受けるので、これは真である。
【００７２】
先行する議論に基づいて当業者によって理解されるように、処理のこのパターンはマルチチャンネル・カップリングキャンセレーションシステムの他の枝路においても実行する。先行技術または非統合システムと比較したこの処理システムの利点として、複雑さと処理の低減が実現される。たとえば、４チャンネルシステムにおいては、図８において示される統合システムによって実現された低減は、非統合システムと比較して７５％の低減に等しい。これは、変換領域における処理によって得られる利益に加わるものである。
【００７３】
図９は、分散化された適応処理を有する典型的な実施形態のブロック図を示す。図９においては、先行する図で説明された素子は、同一の参照番号で参照されており、再度詳述しない。結果として、図９の焦点は、１つまたはより多くのチャンネルと関連する乗算器への、適応処理枝路からの１つまたはより多くの重み変数の予定された分配である。重み変数は、いろんな態様で、様々なチャンネルに分配される。１つの実施形態においては、スケジューリングは総当り方式で均一に生じる。他の実施形態においては、総当り方式スケジューリングはブロック内で生じる。適応処理は、図示されているような共有されるよりはむしろ、各々のチャンネルについてリアルタイムでも生じ得ることが考えられる。
【００７４】
図９を参照して、変換ユニット６１２Ａ〜６１２Ｎは、たとえばフーリエ変換の使用によって、他のチャンネルからの入力を変換領域に処理する。各々の変換ユニット６１２Ａ〜６１２Ｎの出力は、乗算器ブロック７０４およびデータスイッチ９０８へ提供される。乗算器ブロック７０４は、この実施形態のチャンネル１〜Ｎにおける各々のチャンネルと関係することが考えられる。データスイッチ９０８は、変換ユニットの出力をブロック適応モジュール４２０へ選択的に入力する。データスイッチ制御線９２０は、データスイッチ９０８と接続し、それによってデータスイッチ動作を制御する。スイッチへの制御信号は、ハードウェア、ソフトウェアまたは両方の組み合わせによって生成され得る。１つの実施形態においては、１つまたはより多くのハードウェア状態機械は、ここで記述されるスイッチを制御するために用いられる１つまたはより多くの制御信号を生成する。マイクロコントローラは制御信号を生成し得ることが考えられる。スイッチ９０８への制御信号の使用によるように、データの同期は当業者によって理解され、そのため、ここで詳しく議論されない。
【００７５】
乗算器ブロック７０４は、乗算器Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１Ｎを含む。乗算器７０４の出力は、チャンネル１について図示されるように、演算処理装置に続く処理要素に送られ、図８と関連して上述される方法で処理される。４チャンネルの実施形態においては、適応モジュール４２０は、各々のチャンネルが４つの重み変数のサブセットを与えられるような１６個の重み変数を生成し、各サブセットは、要望どおりに変換ユニット６１２からの出力を修正するために十分な重み変数を含む。
【００７６】
減算器３３８の出力は、エラースイッチ９１２へ入力として提供される。減算器３３８の出力の一部は、ＦＥ信号、または一般にＦＥ信号と類似した信号でもある。エラースイッチ９１２は、伝送路９３０からシリアル・パラレル変換器４４０へのエラー入力信号のうちの１つを提供する。この実施形態においては、フィードバック信号はエラー信号とみなされ、適応の目的のために用いられる。制御ライン９４０はエラースイッチ９１２に接続し、伝送路９３０からのどの入力信号がシリアル・パラレル変換器４４０に提供されるかを制御する。上述のように、処理は、要素４４４、４４８および４２０を通して生じる。
【００７７】
ブロック適応ユニット４２０は、重み変数スイッチ９１６に提供される重み変数を生成し、制御入力９２４についての制御信号によって順に制御される。重み変数スイッチ９１６は、各チャンネルについての処理装置に接続する出力を有する。チャンネル１について図示されるように、スイッチ９１６は、重み変数を受信する乗算器ブロック７０４における乗算器に重み変数を提供する。重みスイッチ９１６と乗算器ブロック７０４との間の各伝送路は、多数の並列伝送路を含むことが考えられる。したがって、第１のチャンネルについて、重み変数は、乗算器Ｗ１１，Ｗ１２，Ｗ１３などのように乗算器Ｗ１Ｎまでに提供され、ここでＮはどんな正の整数であってもよい。これらは、チャンネル１についてのカップリングを除去するためのキャンセル信号を生成するために、乗算器Ｗが受信しかつ処理する重み変数である。上述のように、これらの乗算器は、処理の間、重み変数を利用し、変換領域に変換された送出信号を修正して、それによって適当なキャンセル信号に到達する。
【００７８】
重みスイッチ９１６と乗算器ブロック７０４Ａの各々との間の接続が、単一の線として示されているが、各々の接続は多重導体並列線を含み得ることが理解されるべきである。スイッチ９１６と乗算器ブロック７０４Ａとの間の接続の具体的な例においては、各々の乗算器Ｗについて多重経路接続が備えられる。同様に、図９およびここで議論される他の図で示される要素間の多数の接続線は、１つまたはより多くの多重経路並列導体を含み得る。たとえば、パラレル・シリアル変換器７２８Ａへの入力は並列データ経路であり、一方、パラレル・シリアル変換器の出力が直列データ経路である。
【００７９】
理解の目的のために、チャンネル１と関連する接続だけが示されていることが理解されるべきである。各変換ユニット６１２からの接続は、その他のチャンネルと関連するその他の乗算器ブロック７０４に広がる出力を有することが考えられる。同様に、変換ユニット６１２の各々からの出力は、ブロック適応モジュール４２０による使用のために示されるようにデータスイッチ９０８に広がる。
【００８０】
動作中において、ブロック適応モジュール４２０による重み変数の生成は、複数のチャンネルによって共有される。これは、複雑さ、電力消費、および実行のサイズ要件を低減する効果を有する。これらの利益を達成するために、エラー信号スイッチ９１２を介する減算器３３８の出力であるものとして、変換ユニット６１２の出力はブロック適応モジュール４２０へ選択的に切り換えられる。ブロック適応モジュール４２０は、変換ユニット出力およびエラー信号について処理を実行し、重み変数を生成する。重み変数スイッチ９１６は、重み変数を制御伝送路９２０，９２４および９４０上の制御信号に応答して、適切な時間において、適切なチャンネルと関連する乗算器Ｗに、重み変数を選択的に切り換える。
【００８１】
チャンネル状態の変化速度は、共有された適応処理を可能にするために十分遅いことが予期される。したがって、第１の時間周期の間、第１のチャンネルについての重み変数が計算されかつ乗算器に提供される。これらの重み変数は、第１のチャンネル乗算器により、第１のチャンネルと関連する重み変数についての後続の更新まで利用される。第２の時間周期の間、重み変数は第２のチャンネルと関連する乗算器による使用のために計算され、これらの重み変数は第２のチャンネル重み変数の次の更新まで用いられる。この処理は、チャンネルの各々について、このような方法で継続される。
【００８２】
更新過程が、シーケンシャルな基準または他の要因に基づいて発生し得ることが考えられる。たとえば、ランダムパターンが採用され得る。他の実施形態においては、エラー信号が監視され、適応処理は、より大きなエラー信号あるいはエラー信号の高変化率を有するチャンネルに対しては、より大きなパーセンテージ基準について専念され得る。このように、コントローラ、プロセッサまたは他の装置は、１つまたはより多くの要因に基づく適応リソースを選択的に割り当て得る。たとえば、１つのチャンネルが、時間とともに変化するカップリングレベルに影響されている場合、そのチャンネルと関連する重み変数は他のチャンネルと関連する重み変数よりも、より頻繁に更新され得る。前の重み値と履歴は、メモリまたはレジスタに記憶され得る。比較器、制御論理またはプロセッサは、比較を実行し得る。チャンネルの数が単一の適応システムによってタイミングよく提供される数よりも大きい場合、キャンセレーションシステムは１つより多くの共有された適応システムを備え得ることがさらに考えられる。たとえば、８チャンネル通信システムは、初めの４チャンネルに対しては第１の適応システム、および、チャンネル５から８に対しては第２の適応システムを利用し得る。
【００８３】
共有された適応システムの１つの利点は、適応システムの要素と処理要件を各チャンネルに対して重複させる必要がなく、結果として、電力消費と複雑さの低減が実現されることである。
【００８４】
図１０は、可変遅延を有する適応処理システム実施形態例のブロック図を示す。図１０は、一般的には図４および図９の態様と類似しており、結果として、図４および図９とは異なる図１０の態様が議論の焦点である。図４および図９の要素に加えて、図１０の実施形態は、エラースイッチ９１２の出力を受信するように構成される遅延１２４０を含む。図示されるように、遅延１２４０は可変であり、どんなレベルの遅延もエラースイッチ９１２からのエラー信号に任意的に導入するように制御されて、それによってデータスイッチ９０８の出力を変換ユニット４４８の出力に同期させる。遅延またはフィルタリングのいかなるレベルまたは量も実施され得、遅延またはフィルタリングの量は、本明細書に示される他の実施形態が導入される遅延とは異なってもよいし同一であってもよい。図１０のシステムによって実行される処理の他の態様は、ここで述べたように生ずる。
【００８５】
図１１Ａおよび図１１Ｂは、本発明の１つの実施形態の動作の方法例の動作ブロック図を示す。この方法例においては、低減された数の処理経路が、図８によって考えられるように利用され、計算の複雑性を低減する。さらに、変換動作は、より少ない複素処理法の使用を可能とする。ステップ１３０４にて、キャンセレーションシステムはステーションＡの送信器においてチャンネルデータを受信する。キャンセレーションシステムはマルチチャンネル通信システムの一部であり、各々のチャンネルと関連する送信器があり得ることが考えられる。データは、ステーションＢの受信器へのチャンネルにわたる伝送のためのデータ源から受信され得る。伝送の一部として、チャンネルデータ信号は、また、キャンセル信号を生成ような処理をするためのキャンセレーションシステムにも提供され得る。キャンセル信号は、ステーションＡにおいて受信器に提供され、ステーションＢからステーションＡまで伝送されたチャンネルデータの伝送によって生成され、かつステーションＢからステーションＡへ伝送された遠端信号のようなチャンネルデータにカップリングする混信をキャンセルする。図１１で用いられるようなチャンネルデータの用語は、チャンネルを通じて受信されるか、チャンネルを通じて伝送されるべきデータもしくは信号を意味する。
【００８６】
ステップ１３０８にて、キャンセレーションシステムは、チャンネルデータをシリアル形式からパラレル形式に非多重化する。ステップ１３１２にて、キャンセレーションシステムは、チャンネルデータについてオーバラップ処理を実行する。オーバラップ処理は、時間領域線形畳み込みを、変換領域における乗算によって実行させるために生じる。次に、ステップ１３１６にて、キャンセレーションシステムは変換動作を実行して、変換データを生成するために、データを変換領域に変換する。変換領域の用語は、上記に定められている。一旦チャンネルデータが変換領域となると、ステップ1３２０への動作進行およびと変換データは、１つまたはより多くの乗算器への出力される。同様に、ステップ１３２４にて、乗算器は適応モジュールからの重み付けされた乗算器を受け取る。重み付けされた乗算器は、エラー信号に基づいて変換データを修正するために選択された数値を含む。したがって、ステップ1３２８にて、乗算器は変換データと重み変数を掛け合わせて、キャンセルデータを生成する。１つの実施形態においては、乗算はデータブロック基準によるデータブロックについて生じる。１つの実施形態においては、重み変数は各々の並列導体についての値と掛け合わせられることが考えられる。次に、ステップ１３３４にて、キャンセレーションシステムは１つまたはより多くの加算接合点にキャンセルデータを提供する。
【００８７】
１つの実施形態においては、乗算器はブロックに関連し、乗算器の各々のブロックは、特定の加算接合点に送られる処理経路と関連し、その後に特定のチャンネルにおける入力信号についてのキャンセレーションに用いられる。そのような実施形態においては、各変換ユニットからの出力は、各乗算器ブロックにおける少なくとも１つの乗算器に送られる。この実施形態においては、各乗算器ブロックにおける各乗算器の出力は、同じ加算接合点に送られる。この実施形態のハードウェアの代表例が、図８に示される。
【００８８】
次に、ステップ1３３８で、キャンセレーションシステムは各加算接合点に提示されたキャンセレーションデータを加える。この加算プロセスは、各送信チャンネルからのキャンセレーションデータを調整されるキャンセレーション信号と組み合わせ、ステーションＢからの入力信号のような各入力信号について存在する望ましくない混信をキャンセルする。このように、合成キャンセレーション信号が、ステップ1３３８で各加算接合点において生成される。その後、ステップ１３４２にて、動作は逆変換を実行して、変換動作の効果を反転するとともにキャンセレーションデータを時間領域に復帰する。本明細書に記載される方法および装置の利点として、変換領域の線形特性は、個々のキャンセレーション信号の総和が加えられるようにし、合成カップリングキャンセレーション信号を形成する。これらの特性の結果として、処理は強化され、複雑さの低減が実現される。
【００８９】
ステップ１３４６にて、オーバラップ処理が生じ、ステップ１３５０にて、キャンセレーションシステムはキャンセレーションデータをシリアル形式に変換する。その後、同時に、またはそれより前に、ステーションＡ受信器は、ステーションＢ送信器からの入力信号を受信する。ステーションＡとステーションＢを接続するチャンネルの１つを事前に通過した入力信号は、混信カップリングおよび遠端信号を含む。望ましくない混信カップリングを除去するために、ステップ１３５８における動作は、キャンセレーションデータを入力信号と結合する。１つの実施形態においては、キャンセレーション信号は、入力信号へ結合させる望ましくない混信と一般的に同一であるように生成され、そのため、キャンセレーション信号は入力信号から減じられる。その後、ステップ１３６２にて、動作は、受信器あるいは処理に基づいた追加的な受信器のためのキャンセレーションシステムから、結果として生じる混信のない信号を出力する。
【００９０】
図１２は、適応システムによって実行されるような重み変数生成と分散処理の方法例の動作フローチャートを図示する。これは、重み変数を生成し、かつ重み変数を重みシステムの他の態様に選択的に分配する１つの考えられる方法である。ステップ１４０４にて、動作のこの例示的な方法は、エラースイッチでエラー信号を受信する。エラー信号１からＮのような、あらゆる数のエラー信号が受信され、ここでＮはあらゆる正の整数を取り得る。１つの実施形態においては、エラースイッチは、各チャンネルからのエラー信号が提供される。１つの実施形態においては、キャンセレーション信号を入力信号から減じさせた後に、エラー信号は入力信号を含むことが考えられる。１つの実施形態においては、エラー信号は決定装置（decision device）出力または決定装置エラー信号に基づく信号を含む。
【００９１】
次に、ステップ１４０８にて、適応システムは、１つまたはより多くの選択されたエラー信号を可変遅延に選択的に切り換える。１つの実施形態においては、１つのエラー信号だけが、遅延に提供される。遅延およびステップ１４１２においては、遅延はどのような量の遅延もエラー信号に任意的に導入し、キャンセレーションシステムの他の態様との同期の望ましいレベルを達成する。どのような種類の遅延も利用され得る。また、遅延は処理のどの段階に導入されてもよく、またはキャンセレーションシステム内において、適応システムに代えてまたは加えて導入されてもよいことが考えられる。その後、ステップ１４１６で、シリアル・パラレル変換器は、選択されたエラー信号をパラレル形式に変換する。ステップ1４２０にて、適応システムは選択されたエラー信号にオーバラップ処理を実行し、ステップ1４２４にて、エラー信号は変換動作を受けて、選択されたエラー信号を変換領域に変換する。キャンセレーションシステムの変換ユニットおよび適応システムの変換ユニットが、互換性が維持され得るように、上述の特性を共有する領域に入力を処理することが考えられる。他の実施態様においては、乗算以外が簡略化された処理が、生じ得る。
【００９２】
変換動作の後、データは適応モジュールに提供される。これは、ステップ１４２８にて生じる。ステップ１４３２にて、変換領域においてチャンネルデータを含む変換データが、適応モジュールに提供される。１つの実施形態においては、変換データは、エラースイッチと同様の方法で動作するデータスイッチを介して適応モジュールに提供される。適応システムのスイッチは、共通の期間の間、共通のチャンネルに対応するエラー信号およびチャンネルデータのようなデータについての処理が生じるように同期されていることが考えられる。したがって、適応モジュールが、チャンネル１と関連するエラー信号を受信するとき、それは、チャンネル１と関連する変換データを受信していることにもなる。
【００９３】
ステップ１４３６にて、適応モジュールは、変換されたエラー信号と変換データとを処理して、重み変数を生成する。処理は、調整された重み変数を生成して、入力信号へカップリングされた混信をキャンセルすることができるキャンセレーションデータに変換データを修正する。適応モジュールは、いかなるタイプの処理であっても実行し、重み変数を生成する。１つの実施形態においては、最小二乗平均アルゴリズムが実行される。他の実施形態においては、最小二乗形式の適応が生じる。
【００９４】
適応処理の後、適応モジュールは、１つまたはより多くの重み変数を重み変数スイッチへ出力する。これは、ステップ１４４０にて生じる。重み変数スイッチは、キャンセレーションシステムの乗算器へ選択的に重み変数を出力する。上述のように、適応システムは、マルチチャンネル通信システムの１つまたはより多くのチャンネルによって共有されると考えられ得る。チャンネルへカップリングする混信の変化速度は、共有された適応システムを可能とするように十分に遅いことが考えられる。ステップ１４４４にて、重み変数スイッチは、１つまたはより多くの重み変数を乗算器に出力する。
【００９５】
先行技術の欠点を克服するために、周波数領域キャンセレーションのための方法および装置が開示される。図１３は、素因数アルゴリズムフーリエ変換処理が生じる、例示的な先行技術のブロック構造を図示する。この先行技術の構造においては、入力データは、軸１５１２，１５１６，１５２０に沿った各セル１５０８内に配列された。先行後術の１つの欠点として、ブロック構造１５０４を満たしたデータは、特定の順序で配列されなくてはならなかった。処理についての望ましい順序でデータを順序付けするプロセスは、演算において時間遅れを導入した。一旦配列されると、ブロック構造におけるデータは、処理目標は達成するが、ブロック構造の性質によって追加的な時間遅れも導入する、先行技術の方法で処理された。「実数適合」処理の使用は、変換にさらなる時間遅れを追加した。
【００９６】
上述のように、時間遅れを低減するための多数の解決法が利用可能であるが、各々は他の欠点に悩まされる。たとえば、そのような１つの提案された解決法は、ブロックのサイズを単純に減少することである。この提案された解決法は時間遅れを低減するが、一定量のデータに対して必ず生じる増加された加算および乗算の数のために、望ましくないが電力消費を増加する。
【００９７】
先行技術の欠点を克服するために、グッド−トーマスインデクシング、ウィノグラッド小変換およびクーリ−テューキの組み合わせのアプローチが、新しい組み合わせにおいて利用される。クーリ−テューキ変換の実効例は、基数に適合されてもよいし、適合されなくてもよい。以下では新しい二次元（２Ｄ）的に記述されるが、他の実施形態においては、この処理配列は、異なる次元の構造に適用されてもよいことが考えられる。
【００９８】
１つの実施形態においては、データは、図１４に示される構造内に配列され、概念的な二次元アレイを示す。図１４においては、構造１６０４は、横の行１６０８および縦の列１６１２を含む。この実施形態例においては、各々が、数値または固定点サンプル値のようなデータの項目を含むセル１６１６を有する。この実施形態例においては、各行がｌｒ個の列で形成されたｌｒ個の横セルを有する。さらに、各列がｌｗ個のセルで形成されるような、全部でｌｗ個の列を有する。これは、２Ｄアレイ内に、ｌｗ×ｌｒ個のセルを生成する。アレイは、長さがｌｗであり、かつもう一方の寸法がｌｒであるとみなされ得る。それらが処理システムの出力を達成するためにここで用いられるので、示されるアレイ１６０４は、理解を助けかつここに記載される処理動作の議論の補助を提供する。他の実施形態においては、通信システムに適合するように、他のサイズのアレイが利用され得る。
【００９９】
二次元アレイは、以下のどのような構成をも有し得ることが考えられる。これらは、ほんの例としての目的のみのために与えられ、組み合わせは、これらの組み合わせに限定されない。
【０１００】
【表１】
2011514074.tif 000003
【０１０１】
変換長さは、２Ｄアレイにおける要素の数によって定義され、一方の次元は小ウィノグラッド変換の長さｌｗによって規定され、他方の次元はクーリ−テューキ（または、ＦＦＴの他のタイプの）変換の長さｌｒによって規定される。したがって、変換の全体の長さは（ｌｗ×ｌｒ）である。値ｌｗおよびｌｒは、グッド−トーマスインデクシングが適用できるために、互いに素（co-prime）である必要がある。
【０１０２】
１つの実施形態においては、使用されるアルゴリズムの構造は、グッド−トーマスオーダリングであり、そして列についてのｌｗ点ウィノグラッド変換が続き、シーリング（ｌｗ／２）個の行についてのｌｒ点クーリ−テューキ変換が続く。しかしながら、１つの構成においては、あるタイプのｌｗ点の小ＦＦＴ（ウィノグラッドまたはシングルトン）が続き、シーリング（ｌｗ／２）個の行についてのｌｒ点のより長い変換（クーリ−テューキ、ウィノグラッド、レーダ、またはブルーン）が続く、グッド−トーマスインデクシングのみが利用され得る。
【０１０３】
１つの実施形態においては、２Ｄアレイは、グッド−トーマスインデクシングを用いて順序付けされる。グッド−トーマスインデクシングは、Ｈ，Ｊ．ナスバウマー（H, J. Nussbaumer）による「高速フーリエ変換および畳み込みアルゴリズム，第２版（Fast Fourier Transform and Convolution Algorithms, Second Edition）」，１９８２の１２５〜１２９ページに記載されている。グッド−トーマスインデクシングは、サイズＮのＤＦＴについて定義され、ここでＮは２つの互いに素である素因数Ｎ１およびＮ２の積である。この特定の実施形態においては、Ｎ１＝ｌｗおよびＮ２＝ｌｒである。
【０１０４】
この順序付けは、１つまたはより多くのバッファにおいて生じ得る。インデクシングによって、Ｎ点ＤＦＴ演算は、これらの演算の間の回転因子（twiddle factor）を使用することなく、ｌｗ点およびｌｒ点の変換の組み合わせから計算できるようにする。回転因子は、処理の他の段階、すなわちｌｗ点およびｌｒ点の変換の一部において用いられ得る。回転因子は、どの周波数インデックス入力が処理されているかに依存して変化する被乗数を含む。回転因子の使用を避けることによって、時間遅れおよび電力消費が低減される。
【０１０５】
２Ｄアレイ内のデータの順序付けの後、データはアレイから取り出され、多くの小ウィノグラッド変換によって処理される。この特定の実施形態においては、物理的変換エンジンの数は、クーリ−テューキ変換の基数によって定められる。例として、基数２のクーリ−テューキＦＦＴについては、２つの物理的ウィノグラッド変換が用いられる。
【０１０６】
その値についての処理が、列１６１２内の配列されたデータの列を最初に処理することによって実行される。上述のように、この実施形態においては、ｌｗ個の行の各々には、ｌｒ個データ要素があり、したがって、データのｌｒ個の列があることになる。ｌｒ個の列の各々におけるこれらのデータ要素は、この軸に沿って、小ウィノグラッド変換を用いて処理される。１つの実施形態においては、全体でｐ個のウィノグラッドプロセッサがあり、ｐはｌｒ点ＦＦＴにおいて同時に処理されるデータ要素の数であり、この実施形態においては、ｌｒ点ＦＦＴはｌｒ点クーリ−テューキ変換を用いて計算される。時刻ｔにおいて、ｋ番目のウィノグラッドプロセッサは、ｔ＋（ｋ．Ｎ／ｐ）番目の列からその入力を取り出し、ここでｋ＝０…ｐ，ｔ＝０…（ｌｒ／ｐ）−１である。たとえば、ｌｗ＝３，ｌｒ＝１６である、基数２の４点クーリ−テューキ変換については、列０…７からの第１の処理データ、列８…１５からの第２の処理データを用いて、２つの３点ウィノグラッドプロセッサが実行される。
【０１０７】
この実施形態においては、ウィノグラッドプロセッサへの入力は実数である。入力での実数信号については、フーリエ変換は、共役対称信号（conjugate-symmetric signal）を返す（これは、たとえば、アラン  Ｖ．オッペンハイマ（Alan V.Oppenheimer）およびロナルド  Ｗ．シェイファ（Ronald W.Schafer）による「デジタル信号処理（Digital Signal Processing）」の「１．６章  フーリエ変換のいくつかの対称特性」，１９７５，２４〜２６ページに記載される）。ｌｗ個の出力のうち、最初のもの「ｄｃ項（dc term）」は完全に実数である。数値ｌｗが偶数の場合は、ｌｗ／２番目の項もまた実数である。ｄｃ項とｌｗ／２番目の項の間のその他の出力は、ｌｗ／２番目の項の他方側の項の複素共役である。出力は対称であるので、それらの半分のみまたは半分より少しだけ多い数だけを演算しさえすればよい。これは、この計算において必要とされる電力を低減する。さらに、後続のステージにおいて要求される計算の数も低減され、時間遅れの増加なしに、さらに電力低減をもたらす。
【０１０８】
素因数アルゴリズムと比較して、この特定の処理の組み合わせの１つの利点は、処理ステップ間での行列再順序付け（matrix reordering）についての必要性を排除することである。処理ステップ間の行列の再順序付けが、時間を消費しそれによって時間遅れが増加するとともに、メモリバッファ、制御論理およびメモリ構造の複雑化および電力消費を必要とするので、これは重要な利点である。
【０１０９】
さらに、ソフトウェアベースの再順序付けは、制御論理およびメモリ構造の複雑化および電力消費を回避し得るが、要求される時間制約には適合しない。
【０１１０】
データ列についての処理は、ｌｒ点ＦＦＴを用いることによって生じる。この実施形態例においては、値ｌｒは、値ｌｒ＝２ｎとして定義される。他の実施形態においては、ｌｒはどのような値でもあり得る。ｌｒ点ＦＦＴは、限定されないが、クーリ−テューキ、素因数アルゴリズム、短ウィノグラッド変換、ブルースタインアルゴリズム、ブルーンアルゴリズムを含む方法によって実現され得る。上述の構造によって、変換が、すべてのステージにおいて効果的につなげられる（pipelined）。これは、処理エンジンのスループットを最大化し、それによってキャンセラの時間遅れを低減する。
【０１１１】
データ列についてのクーリ−テューキｌｒ点ＦＦＴの使用は、デジタル実行例についての効果的な構造を用いることの利点を有する。さらに、アレイ内のデータが実数であり複素数でないので、処理の後は、シーリング［ｌｗ／２］より下のｋのすべての行のデータは、冗長的な複素共役である。これはベースバンドシステムでありブロック入力データが実数であったので、データは実数であって複素数ではない。奇数のｌｗについては、０行の出力は実数であり、他のすべての行は複素数データを含む。偶数のｌｗについては、０行およびｌｗ／２行の出力が実数であり、他のすべての行は複素数データを含む。結果として、ｌｗ／２より下の列に対する関連した処理動作を実行する必要はなく、これらの行における数値を計算する必要はない。これは、処理要件を低減し、そして、乗算の数の低減によって電力消費および時間遅れを低減する。したがって、図１４に示された例示的なアレイについては、シーリング［ｌｗ／２］のｌｒ点ＦＦＴのみが演算される。１つの実施形態においては、これらの演算は並列化されて時間遅れを低減する。この変換の利点は、その構造が、さらなる再順序付けを必要としない単純な並列化を与えることである。これは電力および時間遅れを低減する。
【０１１２】
先行技術に優る利点として、組み合されたウィノグラッド＝グッド−トーマス＝クーリ−テューキ変換の使用は、低減された時間遅れの利点を提供する。実数適合動作が必要とされないので、時間遅れが低減される。さらに、上述のように、アレイのサイズ、および、そのなかのデータについて生じる固有の処理も、上記列挙した利点を提供する。
【０１１３】
図１５は、本明細書で説明される変換システムの実施形態例のブロック図の例を示す。これは、１つの可能性のある実施形態例であるが、この開示を読んだ後には、当業者は他の実施形態を考え付くかもしれず、これらの他の実施形態は後述の特許請求の範囲から逸脱しないことが考えられる。この実施形態例においては、処理するためのデータが、入力および順序付けモジュール１７０４へ提示される。入力および順序付けモジュール１７０４は、キャンセラによる使用のためにそのデータを処理し、後続のステージによって処理されるデータポイントを生成する。入力および順序付けモジュール１７０４から出力されたデータは、図１４に示された概念的なアレイ構造内に配置され、またはアレイ構造を形成するデータを含む。入力および順序付けモジュール１７０４は、ハードウェア、ソフトウェアまたはその両方のいかなる組み合わせを含み得る。１つの実施形態においては、サンプラ１７０４は、デジタル論理、ルックアップテーブル、およびメモリバッファを含む。
【０１１４】
入力および順序付けモジュール１７０４の出力は、バッファ１７０８Ａ，１７０８Ｂに選択的に提供される。バッファは、限定されないが、レジスタまたはＲＡＭを含む、いかなるタイプの記憶装置またはメモリを含み得る。サンプリングからのデータは、バッファが満たされ、その時点で後続の処理が生じ得るまで、バッファ１７０８Ａ，１７０８Ｂの中に選択的に配置される。他の実施形態においては、単一のバッファ、または２つまたはより多くのバッファが利用され得る。
【０１１５】
バッファ１７０８Ａ，１７０８Ｂの構造は、概念的には図１４のアレイのように考えられ、またはデータは、アレイの配列内であるかのように、バッファから引き出され得る。この実施形態においては、データは、順序付けが後続の処理のために好ましい、あるいは最適化された順序であるように、グッド−トーマスインデクシングに基づいて、バッファ内に選択的に配置され、またはバッファから引き出される。この実施形態においては、データは、（ここでは素因数アルゴリズムとも称される）グッド−トーマス再オーダリングの利益を享受するように配置される。他の実施形態においては、異なるデータ順序付けスキームまたはアルゴリズムが利用され得る。
【０１１６】
バッファ１７０８Ａ，１７０８Ｂの出力は、変換ユニット１７１２Ａ，１７１２Ｂ〜１７１２Ｎ（まとめて１７１２）へ送られ、ここでＮはいかなる整数を取り得る。この実施形態においては、変換ユニット１７１２は並行して動作する。この実施形態例においては、並行して動作するｒ個のウィノグラッド変換エンジンがあり、ここでｒはｌｒ点クーリ−テューキ変換を実行するために用いられる基数であるが、他の実施形態においては、どのような数の変換ユニットも利用され得る。この実施形態においては、変換は、バッファ１７０８Ａ，１７０８Ｂから変換ユニット１７１２へ提示されたデータについての、ｌｗ点ウィノグラッド変換を含む。この実施形態においては、図１４のアレイがＩｗ点の列で選択されるので、ｌｗ点変換が用いられる。変換ユニット１７１２は、特定の用途に応じて、ハードウェア、ソフトウェア、あるいは、その両方を含み得る。この実施形態においては、変換は、ウィノグラッド処理を達成するための、ハードウェア、または配線接続装置および論理を含む。
【０１１７】
データが変換ユニット１７１２によって処理された後、この実施形態においては、結果として得られる処理されたデータは、ｌｒ点ＦＦＴユニット１７１６Ａ〜１７１６Ｍに直接的に進入し、ここでＭはいかなる整数を取り得る。この実施形態においては、図１４に示された概念的なアレイの、最初のシーリング（ｌｗ／２）個の行にわたるデータを処理する、シーリング（ｌｗ／２）個のＦＦＴユニット１７１６がある。ｌｒ個の列があるので、ＦＦＴユニット１７１６の各々は、ｌｒ点のユニットである。各ＦＦＴユニット１７１６は、図示されるように、並列にデータを処理する。この実施形態においては、ＦＦＴユニット１７１６は、基数ｒのＦＦＴ演算を実行するように構成される。この実施形態においては、数値ｒは４に設定されるが、他の実施形態においては、ｒはいかなる数値も取り得る。上述のように、実数入力信号の使用のために、最後のフロア（ｌｗ／２）個の行は複素共役であり、計算する必要はない。関数ｙ＝フロア［ｘ］は、数値ｘと等しいかまたはより小さい最大の整数ｙを返す。結果として、この実施形態においては、シーリング（ｌｗ／２）個のＦＦＴユニットのみが必要とされ、かつ示される。他の実施形態においては、時間遅れ、電力およびアレイサイズ仕様に適合するように、他の変換が利用されかつどのような数のＦＦＴユニット１７１６が利用され得る。
【０１１８】
ＦＦＴユニット１７１６の出力は、１つまたはより多くの乗算器１７２０へ出力される。１つの実施形態においては、データの並列処理を達成するために、複数の乗算器が提供される。そのような実施形態においては、乗算器１７２０の出力は、以下でより詳細に説明されるＩＦＦＴ１７４４へ直接接続される。
【０１１９】
代替的な実施形態においては、減少された数の乗算器１７２０が利用され、図示されるように、遅延および加算接合点が素子１７４０内に示されるような設計に含まれ得ることも考えられる。図１５においては、スペースの制限のために、最も右側のデータ経路のみが示されるが、この代替的な実施形態においては、構造１７４０は、その他の２つのデータ経路の各々についても複製されることが考えられる。この構成においては、ＦＦＴユニット１７１６からの出力は、乗算器１７２０および遅延Ｄ１  １７２２に提供される。遅延Ｄ１  １７２２は、受信したデータを遅延させるとともに、図示されるように、遅延ＤＴ１７２４および乗算器１７２６に接続する出力を有する。遅延ＤＴ１７２４の出力は、乗算器１７２８に接続する。乗算器１７２６，１７２８の出力は、遅延Ｄ２  １７３０に接続する。遅延１７３０の出力は、加算結合点１７３２に接続する。乗算器１７２０，１７２６，１７２８の各々は、図示されるように、それぞれの係数入力ｈ１，ｈ２，ｈ３を受ける。乗算器１７２６，１７２８は物理的には存在しないが、理解の目的のために図示されていることに注意すべきである。乗算器１７２０は複数回数用いられ、異なる回数においては、異なる係数値ｈ１，ｈ２，ｈ３，…，ｈｎが用いられる。
【０１２０】
動作中においては、この代替的な実施形態が実行されると、（破線内の素子として示された）素子１７４０の乗算器および遅延は、近端クロストーク（ＮＥＸＴ）およびエコーのキャンセル信号を形成し、乗算器ｈ１，ｈ２，ｈ３が所望のキャンセル値を生成するために選択される。この構成においては、乗算器の動作回数は全部のブロック時間より少ない。このように、乗算器１７２６，１７２８における乗算は、サイクルの間で１回より多く用いられる。別の言い方をすれば、乗算器は全サイクルを必要とせず、実際に１／２サイクルより少ない間だけビジーとなる。このように、乗算器が使用されないときは、システムは、次のサイクルの間に乗算器を用いる第２および第３のブロックのためのデータを準備する。同じ乗算器が、サイクルの間に複数回用いられ、データフレーム内に戻される。このように、システムは乗算器の再使用によって、空間要件を低減する。この構成においては、技術またはプロセスは小さなフォームファクタであり、そのため電力消費の大部分は、漏れ電流によるものである。したがって、たとえアクティブな処理が実行されていなくても、素子は電力を消費する。結果として、たまにしか用いられない冗長的な回路がたとえ使用されていないときでも電力を消費し、これは望ましくないことである。上記の図４および図５、および関連する文章は、乗算器の目的および機能をより詳細に論じている。
【０１２１】
乗算器１７２０の出力は、図示されるように、逆高速フーリエ変換（ＩＦＦＴ）ユニット１７４４Ａ〜１７７４４Ｍへ提供される。ＩＦＦＴユニット１７４４は、変換ユニット１７１６によって実行されるような逆変換を実行する。この実施形態においては、逆変換は逆ｌｒ点の基数ｒのＩＦＦＴである。変数ｒは、いかなる整数も含み得る。ＩＦＦＴユニット１７４４の出力は、変換器１７５０Ａ，１７５０Ｂ〜１７５０Ｎへ接続する。変換器１７５０は、上述の変換器１７１２の逆である。
【０１２２】
ＩＦＦＴユニット１７４４および変換ユニット１７５０による処理の後、データはシステムの後続のステージによる処理のために、出力バッファ１７５４へ送られる。データの逆順序付けが実行されて、周波数領域における処理後の、時系列的でかつ構造的指向の出力を生成する。１つの実施形態においては、変換出力が利用可能となるように、類似の２Ｄアレイが再生成され再順序付けが実行される。処理されたデータは、時間領域におけるキャンセレーションのために、適当な順序でアレイから引き出される。バッファがデータ待ちでありブロックが蓄積するのを待っている間に再順序付けを実行できるので、再順序付けは追加の時間遅れを導入しない。出力バッファは、グッド−トーマスインデクシングも利用し得る。
【０１２３】
図１６は、ウィノグラッド変換を実行するように構成されたシステムの例示的なブロック図を示す。これは１つの実施形態例であるが、そうしたものとして、他の実施形態においては、他の構成がウィノグラッド変換を実行するために利用され得る。変換は、また、メモリ上に記憶された機械読取り可能なコードを用いて実行され、かつプロセッサ上で実行するように構成され得る。
【０１２４】
この実施形態例においては、変換ハードウェアへの入力１８０４は、（図１５に示される）バッファから、事前加算素子１８０８へデータを提供する。事前加算素子においては、入力は、より複雑でかつより電力消費の多い乗算器の数を低減する他の入力との加算が行なわれる。事前加算素子の出力は、乗算素子１８１２に接続する。乗算素子１８１２は、事前加算素子１８０８からのデータを、１つまたはより多くの固定係数と掛け合わせる。
【０１２５】
乗算素子１８１２からの出力は事後加算素子１８２０に送られ、それは乗算素子１８１２からの出力についての加算を実行する。この実施形態においては、特定の入力が一緒に加算される。出力１８２４は、変換出力（transformout）０〜変換出力Ｎとして示される。ｎの数値を有する実数入力信号について、複素ウィノグラッド変換は、ｎ個の複素数を返し、そのフロア（（ｎ−１）／２）個は、冗長的な複素共役である。したがって、フロア（（ｎ−１）／２）個の出力は、実数入力信号について計算される必要がない。ウィノグラッド変換は、当業者によって一般的に理解され、そのようなものとして、ここでは詳細には議論されない。
【０１２６】
図１７は、基数４の変換ステージの例示的なブロック図を示す。これは、１つの実施形態例であるが、そのようなものとして、他の実施形態においては、他の構成が、クーリ−テューキ変換を実行するために利用され得る。変換は、また、メモリ上に記憶された機械読取り可能なコードを用いて実行され、かつプロセッサ上で実行するように構成され得る。
【０１２７】
この議論においては、データ経路０が議論されたが、他のデータ経路１〜データ経路３は、データ経路０を反映する。入力１９０４は、加算接合点１９０８に接続するバタフライ入力（butterfly-in）０を含む。接続点１９０８は、図示されるように、他のバタフライ入力も受ける。加算接合点１９０８はその入力を結合し、結果として得られる合計を、係数ＮＴによって乗算する乗算器１９２０へ提供する。係数ＮＴは、計算された値の時間および周波数のインデックスに基づいて選択された値を含む。乗算器１９２０の出力は、出力１９２８についてのバタフライ出力０信号を運ぶ。クーリ−テューキ動作は、当業者によって一般的に理解され、そのようなものとして、ここでは詳細には議論されない。
【０１２８】
図１８は、組み合わせ変換の動作の方法例の例示的なフロー図を示す。これは、動作の１つの可能な方法であるが、そのようなものとして、当業者が以下の特許請求の範囲から逸脱しない、動作の異なった方法に到達し得ることが考えられる。この実施形態においては、ステップ２００４にて、システムは、それについて変換動作が生じ、かつ追加の処理のためのデータを受ける。逆変換もまた考えられる。そして、ステップ２００８にて、システムはデータを順序付けする。ステップ２００８における順序付けの後、動作は、グッド−トーマスオーダリングを用いて、データを二次元アレイにバッファリングする。この実施形態においては、データは２Ｄアレイが満たされるまでバッファリングされる。
【０１２９】
その後、ステップ２０１６において、動作は、バッファからのデータを、ウィノグラッド小変換へ提供する。ステップ２０２０にて、ウィノグラッド小変換プロセッサは、そのデータについてウィノグラッド小変換を実行する。複数の同時または順序付けられた変換が生じ得る。この変換の結果は、基数ｒの変換に出力され、それは、この実施形態においては、基数４の変換である。これは、ステップ２０２４にて生じる。ステップ２０２８にて、動作は、ウィノグラッド小変換の出力について、並列の基数ｒの変換を実行する。
【０１３０】
ステップ２０３２にて、動作は、クーリ−テューキ出力について、乗算または他のスケーリング動作を実行する。１つの実施形態においては、係数は、エコーまたは近端クロストークの応答の遅延されたブロックの周波数成分を表わす。より詳細に上述したように、これは、受信信号におけるエコーおよびクロストーク成分を低減するために、データを修正する。乗算または他のスケーリング動作による修正後、動作はステップ２０３６に進み、システムは逆クーリ−テューキ変換および逆ウィノグラッド小変換を実行する。これらは、ステップ２０２０および２０２８において上述したような、一般的な逆演算である。
【０１３１】
そして、ステップ２０４０にて、逆ウィノグラッド小変換の出力はバッファリングされ、かつグッド−トーマスインデクシングまたはその他のタイプのインデクシングに基づいて再順序付けされる。素因数インデクシングおよび順序付けの、どのような次元の数および次元の長さも利用され得る。順序付けは、テーブルルックアップ動作または他の方法の使用を通して生じ得る。一旦バッファが満たされると、あるいはバッファリングの次数によってはその前に、データは後続の処理のためにバッファから出力される。これは、ステップ２０４４にて生じる。
【０１３２】
この動作の方法の利点として、Ｎ＞２の次元性を有する素因数インデクシングよりも複雑さの少ない順序付けを要求する二次元のブロックの使用により、時間遅れが低減される。さらに、より少ない、乗算器のような素子を用いることによって、電力消費が低減される。システムは、さらに、乗算器のような特定のハードウェアを共有し、そして、漏れ電流も低減しながら、システムのサイズおよびコストが低減される。さらに、選択された変換は、ハードウェアにおける実行例によく適しており、それは、処理速度の理由から、変換の実行のための選択された実行例である。実行例およびハードウェアは、処理を加速するために、さらに並列化することができる。さらに、選択された変換は、処理を遅くする実数適合の使用を必要としない。したがって、ハードウェア実行例の電力を最小化しながら、全体の時間遅れが最小化される。先行技術の実数変換アプローチと比較して、変化エンジンを制御するとともにインデクシングを生成するように要求される回路は、よりシンプルで、かつより低い電力となる。
【０１３３】
さらなる理解を助け、かつ読者に開示を提供するために、以下の参考文献のその全体が参照により引用される。
【０１３４】
ウィリアム  Ｈ．プレス（William H. Press），サウル  Ａ．テューコルスキ（Saul A. Teukolsky）、ウィリアム  Ｔ．ベッターリング（William T. Vetterling），ブライアン  Ｐ．フランネリ（Brian P. Flannery）による、「科学計算技術：１２．３  Ｃによる数値解法からの実数関数のＦＦＴ、サイン・コサイン変換（12.3 ＦＦＴ of Real Functions, Sine and Cosine Transforms, from Numerical Recipes in C: The Art of Scientific Computing）」、ケンブリッジ大学出版（Cambridge University Press），１９９２，２１０〜２２０ページ。
ナスバウマＨＪ（Nussbaumer, HJ）による、「高速フーリエ変換および畳み込みアルゴリズム（ニューヨーク：シュプリンガー−フェアラグ）（Fast Fourier Transform and Convolution Algorithms (New York: Springer- Verlag)）」，１９８２。
【０１３５】
さらに、ＦＦＴアルゴリズムに関する以下の参考文献が理解を助けるとともに読者にさらなる開示を提供し、それらの全体が参照により引用される。
デュアメルとヴェッターリ（Duhamel & Vetterli）による「信号処理１９（Signal Processing 19）」２５９〜２９９の「高速フーリエ変換：指導的概説および最新技術（Fast Fourier transforms :a tutorial review and a state of the art）」。
Ｈ．Ｖ．ソレンセン（H. V. Sorensen）、Ｄ．Ｌ．ジョーンズ（D. L. Jones），Ｍ．Ｔ．ハイデマン（M. T. Heideman）およびＣ．Ｓ．ブルス（C. S. Burrus）による「実数値高速フーリエ変換アルゴリズム」，１９８７，ＩＥＥＥ音響・言語・信号処理会議，ＡＳＳＰ−３５，８４９〜８６３ページ。
【０１３６】
本発明の様々な実施形態が説明されたが、より多くの実施形態および実行例が可能であり、それらがこの発明の範囲に含まれることが、当業者には明らかであろう。さらに、本明細書に記載された様々な特徴、要素および実施形態が主張され、またはいかなる組み合わせまたは配列によって組み合わせられ得る。
【図１】
2011514074.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
2011514074.tif 000023
2011514074.tif 000024