(57)【要約】【課題】  本発明は直接実行制御機能とストレージ機能が複合された大容量保存装置を開示する。【解決手段】  直接実行制御機能とストレージ機能が複合された大容量保存装置は、プログラムコードが保存される直接実行制御領域と大容量データ保存用のストレージ領域とで分割されるＮＡＮＤフラッシュメモリーと、ホストから任意接近要請がある場合、直接実行制御機能を遂行してホストがＮＯＲインターフェース用ポートを通じて直接実行制御領域を任意近付くように制御し、ホストからブロック単位に接近要請がある場合、ストレージインターフェース機能を遂行して、前記ホストがストレージインターフェース用ポートを通じて前記ストレージ領域をブロック単位に近付くように制御する制御部を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
直接実行制御機能とストレージ機能が複合された大容量保存装置において、
プログラムコードが保存される直接実行制御領域と大容量データ保存用のストレージ領域とで分割されるＮＡＮＤフラッシュメモリーと、
ホストから任意接近要請がある場合、直接実行制御機能を遂行して前記ホストがＮＯＲインターフェース用ポートを通じて前記直接実行制御領域を任意近付くように制御し、前記ホストからブロック単位に接近要請がある場合、ストレージインターフェース機能を遂行して、前記ホストがストレージインターフェース用ポートを通じて前記ストレージ領域をブロック単位に近付くように制御する制御部を有することを特徴とする直接実行制御機能とストレージ機能が複合された大容量保存装置。
【請求項２】
前記制御部は、
ＮＯＲインターフェースを通じて前記ホストと接続され、前記ホストから任意接近要請がある場合、直接実行制御を通じて前記ホストが前記直接実行制御領域を任意近付くように制御する直接実行制御メモリー管理部と、
前記ホストから送信されたデータ及び前記直接実行制御領域から受信されたデータを臨時保存するキャッシュ部と、
ストレージインターフェースを通じて前記ホストと接続され、前記ホストからブロック単位に接近要請がある場合、ストレージインターフェース機能を遂行して前記ホストが前記ストレージ領域をブロック単位に近付くように制御するストレージ制御部と、
前記ホストから送信されたデータ及び前記ストレージ領域から受信されたデータを臨時保存するディスクバッファー部と、
前記ホストから要請されたデータ接近方式に従って前記直接実行制御メモリー管理部とストレージ制御部とを選択的に駆動し、全体回路動作を制御するシステム制御部と、
前記システム制御部と前記ＮＡＮＤフラッシュメモリーとの間に介在され、ＮＡＮＤインターフェース方式によって前記ＮＡＮＤフラッシュメモリーを制御するＮＡＮＤフラッシュ制御部を含むことを特徴とする請求項１に記載の直接実行制御機能とストレージ機能が複合された大容量保存装置。
【請求項３】
前記直接実行制御メモリー管理部は、ＮＯＲフラッシュインターフェース要請による動作を支援し、直接実行制御のためのメモリー管理テーブルを生成及び更新するＮＯＲホストドライバ及びホストから要請された接近アドレスを物理的アドレスで変換し、損傷ブロックに対するメモリー管理動作を遂行する直接実行制御マネージャーを包含し、
前記ストレージ制御部は、ストレージ関連プロトコルを管理し、ストレージ関連情報を  ＮＡＮＤフラッシュで処理可能な形態で変換するストレージホストドライバ及びホストから要請された接近アドレスを論理単位番号で変換し、損傷ブロックに対するメモリー管理動作を遂行するストレージマネージャーを包含し、
前記システム制御部は、前記直接実行制御メモリー管理部から受信された物理的アドレス及び前記ストレージ制御部から受信された論理単位番号をブロックページアドレスで変換して前記ＮＡＮＤ制御部へ送ることを特徴とする請求項２に記載の直接実行制御機能とストレージ機能が複合された大容量保存装置。
【請求項４】
前記ＮＡＮＤ制御部は、要請された物理的アドレス及び論理単位番号をＩ／Ｏ命令語とブロックアドレスで変換し、ＮＡＮＤフラッシュメモリーの物理的状態を管理及び制御するフラッシュ変換階層を含むことを特徴とする請求項２に記載の直接実行制御機能とストレージ機能が複合された大容量保存装置。
【請求項５】
前記ＮＯＲインターフェース及びストレージインターフェースは、アドレスラインの一部、  データライン、出力駆動ライン及び書き取り駆動ラインを共通で使うことを特徴とする請求項２に記載の直接実行制御機能とストレージ機能が複合された大容量保存装置。
【請求項６】
前記ＮＯＲインターフェース及びストレージインターフェースは、前記ホストのデータ読み取り時間と前記ＮＡＮＤフラッシュのブロック単位のデータ接近時間の差を解決するために待機信号ラインをもっと含むことを特徴とする請求項２に記載の直接実行制御機能とストレージ機能が複合された大容量保存装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は大容量保存装置に係り、より詳細には、一つのＮＡＮＤフラッシュメモリーにプログラムコード実行のための直接実行制御領域と大容量保存媒体で使われるためのストレージ領域で分割し、直接実行制御機能とストレージ制御機能とを仲裁及び制御する制御部を具現することによって、通常のＮＯＲフラッシュメモリーとＮＡＮＤフラッシュメモリーの機能を一つのＮＡＮＤフラッシュメモリーで具現するようにする直接実行制御機能とストレージ機能が複合された大容量保存装置に関するものである。
【背景技術】
【０００２】
一般的にフラッシュメモリーは、ロム（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：  ＲＯＭ）のように、一度記録した内容を電源が供給されなくても、保存する非揮発性を持ちながらも記録が可能なメモリーとして、製造方法によって大きくビット線と接地線の間にセルが並列で配置される構造のＮＯＲフラッシュメモリーと直列に配置される構造のＮＡＮＤフラッシュメモリーで分けることができる。
【０００３】
ＮＯＲフラッシュメモリーはセル手順にかかわらず、任意の番地を読むか、記録する方式（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ）でバイト単位の接近が可能なデバイスであるが、セルごとにビット線の接触電極が必要なので、直列型フラッシュに比べて、セル面積の大きくなる短所がある。
【０００４】
これに比べて、ＮＡＮＤフラッシュメモリーは、先に、該当のブロックを選択した後、直列で連結された各セルを読む方式として、ブロックを基本単位にしてアクセスが成り立つブロックデバイスである。
ＮＡＮＤフラッシュメモリーでブロックは一度の削除演算で消すことができる単位を現わすものであり、ページ（ｐａｇｅ）は判読／記録演算の時に、読むか、記録することができるデータの大きさを意味する。
【０００５】
このような、ＮＡＮＤフラッシュメモリーはＮＯＲフラッシュメモリーに比べて、書き取り速度が速く、その価格がわりと安くて大容量化しやすい長所があって、大容量のデータを保存するための用途で広く使われているが、バイト単位の接近が不可能なので、記録されたデータを主メモリーへ移さなくてもすぐ行うことができる直接実行（ｅＸｃｕｔｅ  Ｉｎ  Ｐｌａｃｅ  以下、“ＸＩＰ”と称する）機能を提供することができない。
これによって、通常的にＮＡＮＤフラッシュメモリーは補助的なデータ保存装置で使用し、ＸＩＰが可能なＮＯＲフラッシュメモリーにシステム起動のためのブートコードを保存する。
【０００６】
図１は従来携帯端末機で一般的に使われる大容量保存装置の構成図である。
図１を参照すれば、上述したように、ＮＡＮＤフラッシュメモリー２００は補助的なデータ保存装置で使用され、ＣＰＵ１００でシステム起動をするためのブートコード及びＮＡＮＤフラッシュメモリーを保存装置で認識して管理するソフトウェアはＮＯＲフラッシュメモリー３００に保存される。
ＤＲＡＭ４００はプログラム遂行時またはシステム動作時使われるメインメモリーとして、ＮＡＮＤフラッシュを管理するプログラムはＤＲＡＭ４００に移された後、実行される。
このような、従来の大容量保存装置の構造ではプログラム保存のために高価の小容量の  ＮＯＲフラッシュメモリーが別に要求される問題点がある。
【０００７】
このような問題点を解決するために韓国特許出願第１０−２００１−５４９８８号にはＮＡＮＤフラッシュメモリーにブートコードなどのプログラムコードを保存して、プログラムの実行時該当プログラムコードをメインメモリーにコピーした後、バイト単位に読出してプログラムを実行するようにする技術が開示されている。
【０００８】
しかし、前記技術はシステム起動時に要求されるブートコードを実行させるためにブートコードをメインメモリーに移して実行させなければならないから、実行の時間が遅延され、メインメモリーに移されたブートコードによって、メインメモリーで使用可能な貯蔵空間が減るようになる問題点がある。
【０００９】
このような問題点を解決するために、韓国登録特許第１０−４９３８８４号には、所定の貯蔵容量を持つシリアルフラッシュコントローラー装置でシリアルフラッシュメモリーに接近して必要なデータが属したページ全体を読み取って主制御部に要求されたデータを伝送するか、実行させてシリアルフラッシュメモリーでのＸＩＰ機能の支援が可能な技術が開示されている。
【００１０】
しかし、前記技術はＮＡＮＤフラッシュメモリーをＮＯＲフラッシュメモリーのように使って単価節減及び実行速度の改善側面で大きい長所があるが、相変らずプログラムコード貯蔵のためのメモリーと大容量のデータを保存するためのストレージ用メモリーが別個で構成されるという点では従来技術と差のない問題点がある。
したがって、プログラムコードと大容量のデータを一つのメモリーに保存して使用できるようにする保存装置に対する要求が高くなっている実情である。
【特許文献１】韓国特許出願第１０−２００１−５４９８８号
【特許文献２】韓国登録特許第１０−４９３８８４号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は上記従来の大容量保存装置における問題点に鑑みてなされたものであって、本発明の目的は、一つのＮＡＮＤフラッシュメモリーにプログラムコード実行のための直接実行制御領域と大容量保存媒体で使われるためのストレージ領域で分割し、直接実行制御機能とストレージ制御機能とを仲裁及び制御する制御部を具現することによって、通常のＮＯＲフラッシュメモリーとＮＡＮＤフラッシュメモリーの機能を一つのＮＡＮＤフラッシュメモリーで具現するようにする直接実行制御機能とストレージ機能が複合された大容量保存装置の提供にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するためになされた本発明による大容量保存装置は、直接実行制御機能とストレージ機能が複合された大容量保存装置において、プログラムコードが保存される直接実行制御領域と大容量データ保存用のストレージ領域とで分割されるＮＡＮＤフラッシュメモリーと、ホストから任意接近要請がある場合、直接実行制御機能を遂行して前記ホストがＮＯＲインターフェース用ポートを通じて前記直接実行制御領域を任意近付くように制御し、前記ホストからブロック単位に接近要請がある場合、ストレージインターフェース機能を遂行して、前記ホストがストレージインターフェース用ポートを通じて前記ストレージ領域をブロック単位に近付くように制御する制御部を含むことを特徴とする。
【００１３】
望ましくは、前記制御部は、ＮＯＲインターフェースを通じて前記ホストと接続され、前記ホストから任意接近要請がある場合、直接実行制御を通じて前記ホストが前記直接実行制御領域を任意近付くように制御する直接実行制御メモリー管理部と、前記ホストから送信されたデータ及び前記直接実行制御領域から受信されたデータを臨時保存するキャッシュ部と、ストレージインターフェースを通じて前記ホストと接続され、前記ホストからブロック単位に接近要請がある場合、ストレージインターフェース機能を遂行して前記ホストが前記ストレージ領域をブロック単位に近付くように制御するストレージ制御部と、
前記ホストから送信されたデータ及び前記ストレージ領域から受信されたデータを臨時保存するディスクバッファー部と、前記ホストから要請されたデータ接近方式に従って前記直接実行制御メモリー管理部とストレージ制御部とを選択的に駆動し、全体回路動作を制御するシステム制御部と、前記システム制御部と前記ＮＡＮＤフラッシュメモリーとの間に介在され、ＮＡＮＤインターフェース方式によって前記ＮＡＮＤフラッシュメモリーを制御するＮＡＮＤフラッシュ制御部を含むことを特徴とする。
【００１４】
望ましくは、前記直接実行制御メモリー管理部は、ＮＯＲフラッシュインターフェース要請による動作を支援し、直接実行制御のためのメモリー管理テーブルを生成及び更新するＮＯＲホストドライバ及びホストから要請された接近アドレスを物理的アドレスで変換し、損傷ブロックに対するメモリー管理動作を遂行する直接実行制御マネージャーを包含し、
前記ストレージ制御部は、ストレージ関連プロトコルを管理し、ストレージ関連情報を  ＮＡＮＤフラッシュで処理可能な形態で変換するストレージホストドライバ及びホストから要請された接近アドレスを論理単位番号で変換し、損傷ブロックに対するメモリー管理動作を遂行するストレージマネージャーを包含し、前記システム制御部は、前記直接実行制御メモリー管理部から受信された物理的アドレス及び前記ストレージ制御部から受信された論理単位番号をブロックページアドレスで変換して前記ＮＡＮＤ制御部へ送ることを特徴とする。
【００１５】
望ましくは、前記ＮＡＮＤ制御部は、要請された物理的アドレス及び論理単位番号をＩ／Ｏ命令語とブロックアドレスで変換し、ＮＡＮＤフラッシュメモリーの物理的状態を管理及び制御するフラッシュ変換階層を含むことを特徴とする。
望ましくは、前記ＮＯＲインターフェース及びストレージインターフェースは、アドレスラインの一部、  データライン、出力駆動ライン及び書き取り駆動ラインを共通で使うことを特徴とする。
望ましくは、前記ＮＯＲインターフェース及びストレージインターフェースは、前記ホストのデータ読み取り時間と前記ＮＡＮＤフラッシュのブロック単位のデータ接近時間の差を解決するために待機信号ラインをもっと含むことを特徴とする。
【発明の効果】
【００１６】
前記のような本発明によれば、一つのＮＡＮＤフラッシュメモリーにプログラムコード実行のための直接実行制御領域と大容量保存媒体で使われるためのストレージ領域で分割して直接実行制御機能とストレージ制御機能を仲裁及び制御する制御部を具現することによって、通常のＮＯＲフラッシュメモリーとＮＡＮＤフラッシュメモリーの機能を一つのＮＡＮＤフラッシュメモリーで具現することができる效果がある。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係る大容量保存装置を実施するための最良の形態の具体例を、図面を参照しながら説明する。
図２は本発明の第１実施例による携帯端末機用大容量保存装置の構成図である。
本発明の第１実施例による携帯端末機用大容量保存装置はＣＰＵ１０とＮＡＮＤフラッシュメモリー３０との間に制御部２０が介在され、メインメモリーであるＤＲＡＭ３５がＣＰＵ１０と直接繋がれた構成を持つ。
【００１８】
本発明のＮＡＮＤフラッシュメモリー３０はブートコードなどのプログラムコードが保存された直接実行制御領域（以下、”ＸＩＰ  領域”と称する）と大容量のデータを保存するためのストレージ領域３３に分割されている。ＸＩＰ領域３１とストレージ領域３３の分割割合は使用目的や環境によって可変されることができる。‘’
【００１９】
制御部２０はＣＰＵ１０から任意接近要請がある場合、直接実行制御（ＸＩＰ）の機能を遂行して    ＣＰＵ１０がＸＩＰ領域３１を任意近付くように制御し、ＣＰＵ１０からブロック単位接近要請がある場合、ストレージインターフェース機能を遂行して、ＣＰＵ１０がストレージ領域３３をブロック単位に近付くように制御することで、詳細的な構成に対しては図６及び図７で詳細に説明する事にする。
制御部２０とＮＡＮＤフラッシュメモリー３０は一つのパッケージ上に搭載してマルチチップパッケージ（ＭＣＰ  ：  ＭｕｌｔｉＣｈｉｐ  Ｐａｃｋａｇｅ）の形態で使用されば、使用者の立場でＮＡＮＤフラッシュメモリー３０を制御するための別途のホストドライバが要求されないので、使用上の便利さが提供されることができる。
【００２０】
図３は本発明の第２実施例による携帯端末機用大容量保存装置の講成図である。
第２実施例はＮＡＮＤフラッシュメモリー３０及びＤＲＡＭ３５が制御部２０を通じてＣＰＵ（ホスト：１０）に繋がれた構造を持つ。このような構造でも制御部２０、ＮＡＮＤフラッシュメモリー３０及び  ＤＲＡＭ３５を一つのパッケージ上に搭載してマルチチップパッケージ（ＭＣＰ：  ＭｕｌｔｉＣｈｉｐ  Ｐａｃｋａｇｅ）の形態で使用されば、使用者の立場でＮＡＮＤフラッシュメモリー３０を制御するための別途のホストドライバが要求されないので、使用上の便利が提供されることができる。
【００２１】
図４は本発明によるインターフェース構造を図示した図面である。
図４に図示するように、本発明による制御部２０はＣＰＵ１０とのインターフェースである  ＮＯＲインターフェース４０と、ストレージインターフェース５０及びＮＡＮＤフラッシュメモリー３０とのインターフェースであるＮＡＮＤインターフェース６０とを具備している。
【００２２】
ＮＯＲインターフェース４０はＣＰＵ１０がＸＩＰ領域３１に保存されているプログラムコードを近付くためのインターフェースとしてＸＩＰ機能遂行のためのチップ選択ポート（ＣＳ＿ＸＩＰ）と、出力制御ポート（ＯＥ）と、ＮＡＮＤフラッシュメモリー３０にデータを記録する書き制御ポート（ＷＥ）と、判読または記録するアドレスデータが入力されるアドレスポート（ＡＤＤＲ）と、判読または記録されるデータが入出力されるデータポート（ＤＱ）と、ＣＰＵ１０のデータ判読時間とＮＡＮＤフラッシュメモリーのブロック単位データ接近時間との差を解決するためにＣＰＵ１０へ待機信号を送る待機ポート（ＷＡＩＴ）とを含んで構成される。
【００２３】
ストレージインターフェース５０はＣＰＵ１０がストレージインターフェース制御機能遂行のためのチップ選択ポート（ＣＳ＿ＩＤＥ）、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）機能のためのＤＭＡ要請ポート（ＤＲＥＱ）及びＤＭＡ承認ポート（ＤＡＣＫ）の外に多数のポート等を含んで構成される。
【００２４】
ストレージインターフェース５０ではハードディスクインターフェース方式である  ＩＤＥ／ＡＴＡ、ＳＤカード（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  Ｃａｒｄ）用インターフェース、マルチメディアカード（ＭＭＣ）用インターフェース、  メモリーステッキ用インターフェースなど多様な方式の大容量ストレージインターフェースが適用されることがある。本実施例ではハードウェアインターフェース規格としてＩＤＥ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）を使用し、プロトコル規格としてＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）を使うハードディスクインターフェースであるＩＤＥ／ＡＴＡ方式が使われる。
【００２５】
ストレージインターフェース５０はＮＯＲインターフェース４０のポートの中で出力制御ポート（ＯＥ）、書き制御ポート（ＷＥ）、アドレスポート（ＡＤＤＲ）の一部ライン、データポート（ＤＱ）、待機ポート（ＷＡＩＴ）を共通で使って接続ポートの数を減少させることと同時に、動作效率を進めるようにする。
【００２６】
アドレスポートの場合、ＸＩＰ機能を提供するためのＮＯＲインターフェース４０は２６個のアドレスラインを持つが、ＩＤＥ／ＡＴＡインターフェースを利用するストレージインターフェース５０は前記アドレスラインの中で、３個のライン（０〜２）のみを使ってトラック，  セクターを指定してアドレスの指定が成り立つ。
【００２７】
ＮＡＮＤインターフェース６０は通常のＮＡＮＤフラッシュメモリー３０を近付くためのインターフェースとしてチップ選択ポート（ＣＥ）、アドレス、データ、コマンドが入出力される入出力ポート（Ｉ／Ｏ  ０〜７）、入出力ポート（Ｉ／Ｏ  ０〜７）を通じて入力されるコマンドをラッチするためのコマンドラッチ駆動ポート（ＣＬＥ）、入出力ポート（Ｉ／Ｏ  ０〜７）を通じて入力されるアドレスをラッチするためのアドレスラッチ駆動ポート（ＡＬＥ）、入出力ポート（Ｉ／Ｏ  ０〜７）を通じて入力されるデータをＮＡＮＤフラッシュメモリー３０に記録するための書き取り駆動ポート（ＷＥ）、入出力ポート（Ｉ／Ｏ  ０〜７）を通じて出力されるデータをＣＰＵ１０へ送るための読み取り駆動ポート（ＲＥ）及び現在ＮＡＮＤフラッシュメモリー３０の準備状態を現わすレディーアンドビジーポート（Ｒ／Ｂ）を含む。
【００２８】
図５はＣＰＵの立場でみる時本発明による大容量ストレージ装置の構造を概念的に図示した図面である。
図５に図示するように、ＣＰＵ１０は本発明による大容量ストレージ装置を近付く時、ＮＯＲ  インターフェース用ポートとストレージインターフェース用ポートを通じてそれぞれＸＩＰ  領域３１とストレージ領域３３に近付くようになるので、本発明のストレージ装置を一つのデバイスで認識しなくて、１個のＸＩＰ用フラッシュメモリーと１個のハードディスクが存在することで認識するようになる。
【００２９】
すなわち、ＣＰＵ１０はＸＩＰ領域３１とストレージ領域３３が物理的にまったく分離されていることで認識するようになり、したがって一つのＮＡＮＤフラッシュメモリーを利用してまるでお互いに違う２種種類のフラッシュメモリー（ＮＯＲフラッシュメモリーとＮＡＮＤフラッシュメモリー）が存在するような機能を遂行するものが本発明の核心的な特徴である。
【００３０】
図６は本発明による制御部の概略的な構成を図示した階層図であり、図７は本発明による制御部の詳細的な内部構成図である。
図面を参照すれば、制御部２０は内部クロックを発生させる内部クロック発生部２１、ＸＩＰ  メモリー管理部２２、キャッシュ部２３、システム制御部２４、ストレージ制御部２５、ディスクバッファー部２６、ＮＡＮＤ制御部２７、フラッシュマネージャー２８を含んで構成される。
ＸＩＰメモリー管理部２２はＮＯＲインターフェース４０を通じてＣＰＵ１０と接続され、ＣＰＵ１０から任意接近要請がある場合、直接実行制御を通じてＸＩＰ領域３１を任意近付くように制御する。
ＸＩＰメモリー管理部２２はチップ選択信号（ｎＣＳ＿ＸＩＰ）によって駆動され、アドレスポート（ＡＤＤＲ）を通じてアドレスデータが入力されば、これを物理的アドレスで変換してシステム制御部２４へ送る。
【００３１】
図４に図示するように、ＸＩＰメモリー管理部２２は直接実行を制御するためのＸＩＰホストドライバ７０及びＸＩＰマネージャ７５がソフトウェア的に内蔵するか、チップにハードワイヤーリングされている。ＸＩＰホストドライバ７０はＮＯＲフラッシュインターフェースの要請による動作（読み取り、書き取り、削除など）を支援して直接実行制御のためのメモリー管理テーブルを生成及び管理するためのプログラムである。
【００３２】
ＸＩＰマネージャー７５は要請されたアドレスを物理的アドレスで変換して損傷ブロック（Ｂａｄ  Ｂｌｏｃｋ）の発生時、ＸＩＰメモリー管理部２２の動作を制御し、ＮＡＮＤフラッシュの種類による制御及び管理動作を遂行する。また、ＸＩＰマネージャー７５はストレージマネージャー
８５と情報交換を通じて優先順位を決める機能も遂行する。
【００３３】
ＸＩＰメモリー管理部２２はＮＡＮＤフラッシュメモリー３０のＸＩＰ領域３１から読出されたブロック単位のデータをキャッシュ部２３に貯蔵した後、実行に必要なプログラムコードのみを読出してメインメモリーであるＤＲＡＭ３５へ送る。ＸＩＰメモリー管理部２２はＮＡＮＤフラッシュメモリー３０のＸＩＰ領域３１から読出されて現在キャッシュ部２３に保存されているデータに対する保存情報及びデータを特定場所に記録してから等しいデータが要求される場合、キャッシュ部２３に保存されているデータをＤＲＡＭ３５へ提供することによって、データアクセス時間を縮めさせることができるようになる。
【００３４】
ストレージ制御部２５はストレージインターフェース４０を通じてＣＰＵ１０と接続され、ＣＰＵ１０からブロック単位データ接近要請がある場合、ストレージインターフェース機能を遂行してストレージ領域３３をブロック単位に近付くように制御する。ストレージ制御部２５はチップ選択信号（ｎＣＳ＿ＩＤＥ）により駆動され、アドレスラインの中で３個のラインを通じてアドレスデータが入力されば、これを論理単位番号（ＬＵＮ：  Ｌｏｇｉｃａｌ  Ｕｎｉｔ  Ｎｕｍｂｅｒ）で変換してシステム制御部２４へ送る。
【００３５】
図６に図示するように、ストレージ制御部２５はストレージインターフェース提供のためのストレージホストドライバ８０及びストレージマネージャー８５がソプトウェオ的に内蔵するか、チップにハードワイヤーリングされている。ストレージホストドライバ８０はストレージ関連プロトコルを管理支援及び解釈してインタラプト管理及びストレージ関連情報をＮＡＮＤフラッシュに相応しいデータ形態で変換するためのプログラムである。ストレージマネージャー８５は要請されたアドレスを論理単位番号で変換し、損傷ブロック（Ｂａｄ  Ｂｌｏｃｋ）に対する管理動作を遂行し、緊急電源遮断によるデータ保護管理、ＮＡＮＤフラッシュの種類による制御及び管理動作などを遂行する。また、ストレージマネージャー８５はＸＩＰ  マネージャー７５と情報交換を通じて優先順位を決める機能も遂行する。
【００３６】
ストレージ制御部２５はＮＡＮＤフラッシュメモリー３０のストレージ領域３３から読出されたブロック単位のデータをディスクバッファー部２６に臨時保存してからＣＰＵ１０へ送る。
システム制御部２４はＣＰＵ１０から要請されたデータ接近方式に従って  ＸＩＰメモリー管理部  ２２とストレージ制御部２５とを選択的に駆動し、全体回路動作を制御する。システム制御部２４はＸＩＰメモリー管理部２２から受信された物理的アドレス及びストレージ制御部２５から受信された論理単位番号をＮＡＮＤ制御部２７で処理可能なブロックページアドレスで変換して  ＮＡＮＤ制御部２７へ送ることによって、ＮＡＮＤフラッシュメモリー３３をＮＯＲインターフェースとストレージインターフェースの二つのインターフェースで同時に使用可能になる。
【００３７】
一方、システム制御部２４はキャッシュ部２３から出力されるデータラインとディスクバッファー部２６から出力されるデータラインが入力されるデマルチプレクサ２９へ制御信号を認可してデータを選択的に出力させる。例えば、システム制御部２４の制御信号が”０”の場合には、キャッシュ部２３側のデータを選択的に出力し、制御信号が”１”の場合には、ディスクバッファー部２６側のデータを選択的に出力するように制御することができる。
また、システム制御部２４は待機信号（ｎＷＡＩＴ）を出力してタイミングを制御する。これに対しては図８で説明する事にする。
【００３８】
ＮＡＮＤ制御部２７はシステム制御部２４とＮＡＮＤフラッシュメモリー３０との間に介在され、ＮＡＮＤ  インターフェース方式によってＮＡＮＤフラッシュメモリー３０を制御する部分である。ＮＡＮＤ  制御部２７はシステム制御部２４から受信されたブロックページアドレスに基礎して、ＮＡＮＤフラッシュメモリー３０からデータを読出するか、データを記録する機能を遂行する。
図６に図示するように、ＮＡＮＤ制御部２７はＮＡＮＤフラッシュメモリー３０を管理及び制御するためのフラッシュ変換階層（ＦＴＬ  ：  Ｆｌａｓｈ  Ｔｒａｎｓｌａｔｉｏｎ  Ｌａｙｅｒ）（９０）が内蔵されるか、ハードワイヤーリングされている。
フラッシュ変換階層９０は要請される物理的アドレス及び論理単位番号をＩ／Ｏ命令語とブロックアドレスで変換し、損傷ブロック管理のための情報維持管理機能を遂行する。また、フラッシュ変換階層９０はＮＡＮＤフラッシュの判読、プログラミング及び削除時動作を指定し、  ＮＡＮＤフラッシュの物理的状態を保存及び管理制御することによって、損傷ブロックから使用者データを保護する。
【００３９】
図８は本発明による制御部の信号波形図である。
一般的なＮＡＮＤフラッシュメモリー３０はブロック単位のデータ読みをする一方、ＣＰＵ１０のコードはその単位が小さくて相互間の時間差が発生するようになる。これを解決するために待機信号が提供される（図８の波形図でＷａｉｔ）。これはＣＰＵ１０の命令語コード実行の時、待機時間なしにコード読み取りをする場合に、メモリー装置から発生する待機信号によってＣＰＵ１０のコード実行待機を誘導する。
もし、ＣＰＵ１０内にコード遂行のためのメモリーバンクで待機信号を受けることができない場合なら、この信号はＣＰＵ１０に例外処理信号で使用することができる。
【００４０】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００４１】
本発明は一つのＮＡＮＤフラッシュメモリーにプログラムコード実行のための直接実行制御領域と大容量保存媒体で使われるためのストレージ領域で分割し、直接実行制御機能とストレージ制御機能を仲裁及び制御する制御部を具現することによって、通常のＮＯＲフラッシュメモリーとＮＡＮＤフラッシュメモリーの機能を一つのＮＡＮＤフラッシュメモリーで具現することができる有用な発明である。
【図面の簡単な説明】
【００４２】
【図１】従来携帯端末機で一般的に使われる大容量保存装置の構成図である。
【図２】本発明の第１実施例による携帯端末機用大容量保存装置の構成図である。
【図３】本発明の第２実施例による携帯端末機用大容量保存装置の構成図である。
【図４】本発明によるインターフェース構造を図示した図面である。
【図５】ＣＰＵの立場で見る時、本発明による大容量ストレージ装置の構造を概念的に図示した図面である。
【図６】本発明による制御部の概略的な構成を図示した階層図である。
【図７】本発明による制御部の詳細的な内部構成図である。
【図８】本発明による制御部の信号波形図である。
【符号の説明】
【００４３】
１０  ＣＰＵ
２０  制御部
３０  ＮＡＮＤフラッシュメモリー
３１  ＸＩＰ領域
３３  ストレージ領域
３５  ＤＲＡＭ
４０  ＮＯＲインターフェース
５０  ストレージインターフェース
６０  ＮＡＮＤインターフェース
１００  ＣＰＵ
２００  ＮＡＮＤフラッシュメモリー
３００  ＮＯＲフラッシュメモリー
４００  ＤＲＡＭ
【図１】
2011517789.tif 000003
【図２】
2011517789.tif 000004
【図３】
2011517789.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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