(57)【要約】  少なくとも、１０μｍに等しいかそれより大きな厚さを有するドープダイアモンドベースの薄膜（１０６）と、少なくとも一つの半導体か前記半導体ベースの層を含む積層に基づく層（１０２）と、前記ドープダイアモンドベースの薄膜上、すなわち、前記ドープダイアモンドベースの薄膜と前記半導体ベースの層との間に位置する真性ダイアモンドベースの薄膜（１０４）と、を備えている基板（１００）。
2011529632.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１００、２００）であって、少なくとも
−おおよそ１０μｍと等しいかそれより大きい厚さを有するドープダイアモンドに基づく層（１０６）と、
−少なくとも一つの半導体に基づく層（１０２）、または前記半導体に基づく層を備えている積層（１０２）と、
−前記ドープダイアモンドに基づく層（１０６）に対して配置あれ、前記ドープダイアモンドに基づく層（１０６）と前記半導体に基づく層（１０２）との間の真性ダイアモンドに基づく層（１０４）と、
を備えている半導体基板（１００、２００）。
【請求項２】
前記真性ダイアモンドに基づく層（１０４）は、おおよそ５０ｎｍと１μｍとの間の厚さを有しており、及び／または前記ドープダイアモンドの層（１０６）は、おおよそ１０μｍと７００μｍとの間の厚さを有している請求項１に記載の基板（１００、２００）。
【請求項３】
同様に、半導体及び／または誘電体材料及び／または樹脂及び／または金属に基づく機械的保持層（１０８）を備えており、前記ドープダイアモンドに基づく層（１０６）は前記真性ダイアモンド（１０４）に基づく層と前記機械的保持層（１０８）との間に配置されている請求項１または２に記載の基板（１００、２００）。
【請求項４】
前記積層は同様に、前記半導体に基づく層（１０２）と前記真性ダイアモンドに基づく層（１０４）との間に配置された誘電層（２０２）を備えている請求項１ないし３のいずれか一項に記載の基板（２００）。
【請求項５】
前記誘電層（２０２）は、おおよそ１ｎｍと２０ｎｍの間の厚さを有しており、及び／またはダイアモンドより低い誘電率を有する少なくとも一つの材料に基づいている請求項４に記載の基板（２００）。
【請求項６】
半導体基板（１００、２００）の製造方法であって、少なくとも、
ａ）少なくとも一つの半導体に基づく層（１０２、２１０）、または前記半導体に基づく層（１０２）を備えている積層上に真性ダイアモンドに基づく層（１０４）を堆積または成長させる段階と、
ｂ）前記真性ダイアモンドに基づく層上におおよそ１０μｍに等しいかそれより大きい厚さを有する第２のダイアモンドに基づく層（１０６）を堆積または成長させる段階と、
ｃ）前記第２のダイアモンドに基づく層（１０６）をドーピングする段階と、
を備えている方法。
【請求項７】
前記ドーピングの段階ｃ）は、前記堆積または成長の段階ｂ）と同時に実施される請求項６に記載の方法。
【請求項８】
同様に、堆積または成長の段階ａ）の前に、前記半導体に基づく層（１０２）上に少なくとも一つの誘電層（２０２）を形成する段階を備えており、段階ａ）は、前記誘電層（２０２）上に真性ダイアモンドに基づく層（１０４）の堆積または成長をもたらす請求項６または７に記載の方法。
【請求項９】
前記誘電層（２０２）を形成する段階と前記堆積または成長の段階ａ）との間に、前記誘電層（２０２）上に少なくとも一つの誘電材料及び／または半導体材料及び／または金属材料に基づく少なくとも一つの核生成層（２０８）を形成する段階を備えており、前記核生成層（２０８）は、前記堆積または成長の段階ａ）の実施の間に完全にまたは部分的にエッチングされる請求項８に記載の方法。
【請求項１０】
前記積層は、前記半導体に基づく層（１０２）に対して配置された誘電材料またはドープ半導体材料に基づくエッチング停止層（１１６、２０６）を備えており、前記エッチング停止層（１１６、２０６）は、第２の半導体に基づく層（１１４、２０４）に対して配置されている請求項６ないし９のいずれか一項に記載の方法。
【請求項１１】
前記ドーピングの段階ｃ）の後に、前記第２の半導体に基づく層（１１４、２０４）及び／または前記エッチング停止層（１１６、２０６）を除去する段階を備えている請求項１０に記載の方法。
【請求項１２】
前記堆積または成長の段階ａ）とｂ）との間に、前記半導体に基づく層（２１０）内へのイオン注入の段階を備えており、前記半導体に基づく層（１０２、２１０）内に破断界面（２１２）を形成し、及び前記ドーピングの段階ｃ）の後に、前記破断界面（２１２）で前記半導体に基づく層（１０２、２１０）を破断する段階を備えている請求項６ないし９のいずれか一項に記載の方法。
【請求項１３】
前記ドーピングの段階ｃ）の後に、前記第２のドープダイアモンドに基づく層（１０６）を、半導体及び／または誘電体材料及び／または樹脂に基づく機械的保持層（１０８）に固定させる段階を備えている請求項６ないし１２のいずれか一項に記載の方法。
【請求項１４】
請求項１ないし５のいずれか一項に記載の基板（１００、２００）の半導体に基づく層（３０８）上に形成された少なくとも一つの半導体デバイスを備えている電子回路（３００）。
【請求項１５】
半導体に基づく層（３０８）上に形成され、及び前記半導体デバイスに電気的に接続される接続層（３１０）を同様に備えている請求項１４に記載の回路（３００）。
【請求項１６】
電子回路（３００）を製造する方法であって、少なくとも、
ａ）少なくとも一つの半導体デバイスが製造されて、第２の半導体に基づく層（３０２）上に配置される少なくとも一つの半導体に基づく層（３０８）を備えている構造を形成する段階と、
ｂ）前記半導体に基づく層（３０８）を、半導体及び／または誘電体材料及び／または樹脂に基づく機械的保持層（３１２）に固定する段階と、
ｃ）前記第２の半導体に基づく層（３０２）を除去する段階と、
ｄ）前に形成した基板から、請求項６ないし１３のいずれか一項に記載の半導体基板（１００、２００）を製造する方法を実施する段階と、
を備えている方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、真性ダイアモンド層及びドープダイアモンド層を有するセミコンダクター・オン・インシュレータ型の基板に関し、及びそのような基板の製造方法に関している。本発明は同様に、そのような基板を備えている電子回路に関し、及びこの電子回路の製造方法に関している。
【背景技術】
【０００２】
バルク技術において、ＣＭＯＳデバイスの活性領域は、基板から電気的に絶縁されておらず、これはこれらの活性領域から基板への漏れ電流の存在を引き起こす。加えて、ソース基板及びドレイン基板に存在する浮遊容量は高く、及びこれらのデバイスの操作振動数を制限する。他方、バルク技術は、半導体デバイスから基板への良好な熱放出を提供し、これは高い熱伝導性（シリコン基板に対しておおよそ１５０Ｗ／ｍ／Ｋに等しい）を有している。
【０００３】
ＳＯＩ（シリコン・オン・インシュレータ）技術またはより一般的にはセミコンダクター・オン・インシュレータ技術は、半導体の固体または厚い層と活性半導体層（例えばシリコン）との間の埋没誘電層（ＢＯＸと呼ばれ、及び一般的にＳｉＯ２に基づいている）の存在を通して、良好な静電的制御を得ること、及びそのような基板上に実装された半導体デバイス、例えばＣＭＯＳ（相補型金属酸化物半導体）トランジスタ内の浮遊容量が、固体半導体基板（バルク技術）上に実装された類似の半導体デバイスと比較して、減少されることを可能にしている。
【０００４】
完全空乏化したトランジスタ、またはＦＤＳＯＩトランジスタ、すなわち、チャネルが低濃度ドープされたシリコンの活性層内に形成されているトランジスタ（有利的に１０１５ｃｍ−３、しかしそれより高いこともある）の製造に対して、その厚さは１００ｎｍより低く、同様にＳＯＩ基板の利用は問題を引き起こす。これは、周辺場の現象（ＢＯＸを通してソース−後部インターフェイス及びドレイン−後部インターフェイスの電気的カップリング）がＳＯＩ技術において現れるからである。シリコンの活性層は、キャパシタンスのような振る舞いをし、ＢＯＸを有する活性層の後部インターフェイス及びトランジスタのゲート絶縁体を有する活性層は、それ故静電力によって結合され、活性層の後部面のポテンシャルはそれ故、前記活性層の前面のポテンシャルを修正することができる。ＢＯＸの後部での追加の電気的な接触の存在だけが、この影響を制限しうる（後部インターフェイスと比較して力線を選択的に捕らえている）。
【０００５】
（例えばＳｉＯ２ＢＯＸに対しておおよそ１００ｎｍより大きな厚さを有している）厚いＢＯＸは、前記活性層の後面とシリコンの固体層との間の弱い結合を得ることを可能にさせているが、後部ソースインターフェイス及び後部ドレインインターフェイスのカップリングは、強化周囲場効果を通して増大する。非常に細いＢＯＸ（おおよそ５０ｎｍより小さい厚さ）は、前記活性層の後面とシリコンの固体層との間の非常に強い結合を示し、同様に強いソース基板とドレイン基板のカップリングを示し、それから前記トランジスタの操作振動数を制限する。それ故妥協が達成される。加えて、バルク技術と比較して、ＳｉＯ２の層は、この場合、前記デバイスの下に直接は位置され、前記ＢＯＸを形成する。しかしながら、ＳｉＯ２は低い熱伝導性（おおよそ１．４Ｗ／ｍ／Ｋに等しい）を有しており、これは前記固体半導体層への熱の放出を制限している。
【０００６】
あるいは、本願の探求により、従来のＳｉＯ２を有するＳＯＩ基板ＢＯＸの代わりにＳＯＤ（シリコン・オン・ダイアモンド）を用いることが知られている。これらの基板において、ＢＯＸはダイアモンド層で形成されている。しかしながら、ＳＯＩ基板について前に開示した問題、及び特に熱の放出に関連した問題は、これらの基板においても同様に見つけられる。特許文献１は、シリコンの固体層と、前記シリコンの固体層と二酸化シリコンの層との間に配置されたドープダイアモンド、または真性ダイアモンドの層との積層を具備する基板上に形成されたトランジスタを備えている回路を開示している。シリコンの単結晶層は、酸化物の層上に配置され、これらのトランジスタの活性層を形成する。この基板は、前記固体シリコン層上にダイアモンドの堆積を引き起こし、及びそれから前記ダイアモンド上に酸化物を形成することにより得られる。前記ダイアモンドの粗さのために、シリコンの固体層から製造されるとき、シリコンの単結晶層が結合されることのできる平面を提供するために酸化物の層の存在は必要である。このように得られた基板は、特に、以下の欠点を有している。
−酸化物の層は、ダイアモンドにより示された粗さにより不規則な厚さを必然的に有しており、これはそのような基板上に互いに平行して製造された二つのトランジスタの間の振る舞いの差を生み出す。
−誘電体の大きな厚さは、熱消散体としてのダイアモンドの層の利点を隠してしまう。
−酸化物の層と単結晶層との間の結合接点は非常にトランジスタに近く、これは界面欠陥を引き起こし、及び前記トランジスタの機能を低下させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００３／０２０１４９２号Ａ２明細書
【非特許文献】
【０００８】
【非特許文献１】“Ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｌｉｎｇ  ｆｏｒ  ｐｒｅｄｉｃｔｉｏｎ  ｏｆ  ｈｏｔ  ｓｐｏｔ  ｃｈｉｐ  ｊｕｎｃｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ  ｆｏｒ  ｅｌｅｃｔｒｏｎｉｃｓ  ｃｏｏｌｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ”  ｂｙ  Ｍ  Ｉｙｅｎｇａｒ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｔｈｅｒｍ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本願発明の一つの目的は、固体基板と比較してセミコンダクター・オン・インシュレータ型の基板の利点を有する基板を提供することであり（良好な静電的制御及びこの基板上に作られたデバイスにおける浮遊容量；ショートチャンネル効果の制限）、この基板上に作られることを目的としているデバイスからの熱の放出を最適化する。本願発明の一つの目的は同様に、セミコンダクター・オン・インシュレータ型の基板の欠点を有さない基板を提供することであり、すなわち、前記活性層の後面と前記基板の固体層との間、特に、完全に空乏化した半導体デバイスを作り出すために、この基板上に作られることを目的としている半導体デバイスの活性領域とこの基板の後面層との間の最適化された電気的結合をえることを可能にさせる。
【課題を解決するための手段】
【００１０】
このために、本願発明は少なくとも、
−ドープダイアモンドに基づく層と、
−少なくとも一つの半導体または半導体に基づく層を備えている積層に基づく層と、
−前記ドープダイアモンドに基づく層に対して、前記ドープダイアモンドに基づく層と前記半導体に基づく層との間に配置された真性ダイアモンドに基づく層と、
を備えている半導体基板を提案している。
【００１１】
この基板は、真性ダイアモンド層とのペアでの使用のおかげで、埋没した誘電層と後面導電層を形成するドープダイアモンド層を形成し、ＳＯＩ基板（真性ダイアモンド層により形成されたＢＯＸ）の利点から利益を得ることを可能にさせ、ダイアモンドの熱特性のおかげで（ダイアモンドの大気温度での熱伝導率はおおよそ２０００Ｗ／ｍ／Ｋ）、前記ドープダイアモンド層及び前記真性ダイアモンド層を通して、外部へ、または前記ドープダイアモンド層が配置されうる任意の機械的保持層への熱の放出を最適化する。
【００１２】
この基板が前記ドープダイアモンド層と前記半導体層との間に誘電層を備えているとき、この基板は同様に、前記半導体に基づく層により形成された基板の活性層と、真性ダイアモンド層との間の最適な電気的インターフェイスを形成する。前記真性ダイアモンド層は、前記半導体活性層の、及びそれ故、前記ドープダイアモンド層と向かい合って、この活性層上に作られることを目的としているデバイスの電気絶縁を提供する。前記真性ダイアモンド層の厚さは、例えば、おおよそ５０ｎｍと１μｍとの間であり、同様に、前記半導体活性層の後面と前記ドープダイアモンド層との間の最適な結合を保証し、このようにして、トランジスタのような完全に空乏化したデバイスを製造することに敵した基板を製造する。
【００１３】
最後に、この層は前記基板の前記半導体活性層上に製造されるデバイスにより生み出されうる力線の閉じた平面を形成するので、前記ドープダイアモンド層は前記真性ダイアモンド層の後面で良好な電気的接触を提供し、前記真性ダイアモンドＢＯＸを通して電気的に結合しているソース基板とドレイン基板の出現を防ぐ。
【００１４】
この基板は、真性ダイアモンド層と金属的な振る舞いを有するドープダイアモンド層の両方を用いて、すなわち、（前記基板上に製造されることを目的としている要素に近接して）熱分散器及び電気接続の両方を形成して、ダイアモンドの高い熱伝導性からの最大の規模について利益を得ることを可能にさせる。
【００１５】
この基板は、半導体デバイスの全ての種類、及び特に、ＦＤＳＯＩトランジスタまたはデュアルゲートトランジスタのようなＳＯＩ基板上に製造されることの出来るトランジスタの全ての種類を製造するために利用されてもよい。
【００１６】
真性ダイアモンドに基づく層は、おおよそ５０ｎｍと１μｍとの間の厚さを有していてもよく、及び／またはドープダイアモンドの層は、おおよそ０．１μｍと７００μｍとの間の厚さを有していてもよい。
【００１７】
ドープダイアモンド層の厚さは、おおよそ１０μｍに等しいかそれより大きくてもよく、またはおおよそ１０μｍと７００μｍとの間でもよい。このようにして、ドープダイアモンドに基づく層は、半導体に基づく活性層上に作られる半導体デバイスに対して基準電位として供給されてもよく、前記半導体デバイスの活性層は、前記基板の半導体に基づく層に対応することができる。この場合、ドープダイアモンドに基づく層は、前記半導体デバイスの電流伝導として用いられない。
【００１８】
前記基板は同様に、半導体及び／または誘電材料及び／または樹脂及び／または金属（例えばＴｉ及び／またはＰｔ及び／またはＷ）に基づく利用される方法に適合した材料に従った機械的保持層を備えていてもよく、ドープダイアモンドに基づく層は真性ダイアモンドに基づく層と前記機械的保持層との間に配置されることができる。
【００１９】
積層は同様に、半導体に基づく層と真性ダイアモンドに基づく層との間に配置された誘電層を備えうる。この層は、この基板上に作られることを目的としているデバイス上での静電性能の劣化の現象を避けること、特にショートチャンネル効果を減少させることの間に、半導体に基づく活性層と真性ダイアモンドに基づく層により形成されたＢＯＸとの間に最大の電気的品質の調和を得ることを可能にさせる。
【００２０】
この誘電層は、半導体に基づく層上にコンフォーマルな方法で堆積されうる。
【００２１】
誘電層は１ｎｍと２０ｎｍの間の厚さを有していてもよく、及び／またはダイアモンドより低い誘電率を有する少なくとも一つの材料に基づいていてもよい。
【００２２】
本発明は同様に、少なくとも
ａ）少なくとも一つの半導体に基づく層、または半導体に基づく層を備えている積層上に真性ダイアモンドに基づく層を堆積または成長させる段階と、
ｂ）真性ダイアモンドに基づく層上に第２のダイアモンドに層を堆積または成長させる段階と、
ｃ）前記第２のダイアモンドに基づく層をドーピングする段階と
を備えている半導体基板の製造方法に関わる。
【００２３】
例えば前記第２のダイアモンドに基づく層がＣＶＤ堆積により得られたとき、プラズマ内にドーピング種を導入することにより、堆積または成長の段階ｂ）と同時に、ドーピングの段階ｃ）は実施されるかもしれない。
【００２４】
前記方法は同様に、堆積または成長の段階ａ）の前に、前記半導体に基づく層上に少なくとも一つの誘電層を作り出す段階を備えており、段階ａ）は前記誘電層上の真性ダイアモンドに基づく層の堆積または成長を達成する。
【００２５】
前記方法は同様に、前記誘電層の製造の段階と前記堆積または成長の段階ａ）との間に、前記誘電層上に少なくとも一つの誘電材料（例えばＳｉＯ２及び／またはＳｉ３Ｎ４）及び／または半導体材料（例えばＳｉ及び／またはＳｉＣ）及び／または金属材料（例えばＰｔ及び／またはＴｉ）に基づく核生成層を形成する段階を備えていてもよく、前記核生成層は、前記堆積または成長の段階ａ）が実施されるとき完全に、または部分的にエッチングされることができる。しかしながら、前記誘電層は同様に、（例えば、前記誘電層がＳｉ３Ｎ４、厚いＳｉＯ２などに基づいているとき）核生成層の機能を満たしており、追加の核生成層は必要でない。
【００２６】
前記積層は、前記半導体に基づく層に対して配置された、誘電体またはドープダイアモンド材料に基づくエッチング停止層を備えていてもよく、前記エッチング停止層は、半導体に基づく第２の層または固体層に対して配置されることができる。この方法で、初期のＳＯＩ基板はＢＥＳＯＩのアプローチにおいて得られる。
【００２７】
前記方法は同様に、ドーピングの段階ｃ）の後に、前記第２の半導体に基づく層及び／または前記エッチング停止層を除去する段階を備えていてもよい。
【００２８】
変形として、前記方法は同様に、堆積または成長の段階ａ）及びｂ）の間に、前記半導体に基づく層にイオン注入をし、前記半導体に基づく層において破断界面を形成し、及びドーピングの段階ｃ）の後に、前記破断界面で前記半導体に基づく層を破断する段階を備えていてもよい。
【００２９】
前記方法は同様に、ドープダイアモンドに基づく第２の層を、半導体及び／または誘電材料及び樹脂に基づく機械的保持層に固定する段階を備えていてもよい。この固定は、ドープダイアモンドに基づく前記第２の層上に保持層の材料を堆積する段階と、このようにして、ドープダイアモンドに基づく第２の層に固定された前記保持層を形成する段階と、によって実施されうる。
【００３０】
前記方法は同様に、前記堆積または成長の段階ａ）の前に、前記半導体に基づく層または積層上に少なくとも一つの誘電材料に基づく犠牲層を堆積する段階を備えていてもよく、この犠牲層は、犠牲層として同一の側上に実施される前記堆積または成長の段階ａ）の間にエッチングされることができる。
【００３１】
本願発明は同様に、上で述べられたような基板の半導体層上に作られた少なくとも一つの半導体デバイスを備えている電子回路に関している。
【００３２】
前記電子回路は同様に、前記半導体に基づく層上に作られ、及び前記半導体デバイスに電気的に接続された接続層を備えていてもよい。
【００３３】
最後に、本発明は同様に、電子回路を製造する方法に関しており、少なくとも
ａ）少なくとも一つの半導体デバイスが製造される少なくとも一つの半導体に基づく層を備えており、半導体に基づく第２の層、または固体層上に堆積された基板を製造する段階と、
ｂ）前記半導体に基づく層を、半導体及び／または誘電材料及び／または樹脂に基づく機械的保持層に固定する段階と、
ｃ）前記第２の半導体に基づく層を除去する段階と、
ｄ）前に製造した構造から上述したような半導体基板を製造する方法を実施する段階と、を備えている。
【００３４】
前記電子回路を製造する方法の段階ａ）、ｂ）、及びｃ）の実施の後に、前記ダイアモンド層を備えている基板を製造することにより、前記電子回路の前記半導体デバイスが形成されるとき生み出される高温（例えばおおよそ６００℃より上）からそれらを保護するために、前記ダイアモンド層をカプセル化する必要を避ける。この変形において、ダイアモンドの堆積は、製造される半導体デバイスの許容される熱量に適合する温度（例えば、およそ４００℃の最大温度を超えない温度）でなされる。
【００３５】
本願発明は、純粋に表示のために与えられ、及び制限的な目的の方法ではなく例としての実施形態の説明を読み、添付の図面の参照と共に、より理解されるだろう。
【図面の簡単な説明】
【００３６】
【図１】それぞれが第１及び第２の実施形態に従って、本願発明の対象である、真性及びドープダイアモンドの層を有する基板を示している。
【図２】それぞれが第１及び第２の実施形態に従って、本願発明の対象である真性及びドープダイアモンドの層を有する基板を示している。
【図３】様々な種類の基板上に実装されたＭＯＳＦＥＴトランジスタのＤＩＢＬ（ドレイン障壁低下効果）の変化の曲線を示している。
【図４】標準のＳＯＩ基板及び真性及びドープダイアモンド層を有する基板上実装されたＭＯＳＦＥＴトランジスタにおける温度の変化の曲を示している。
【図５】真性及びドープダイアモンド層を有する基板から作られたデュアルコアマイクロプロセッサ内の温度の変化のシミュレーションを示している。
【図６Ａ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｂ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｃ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｄ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｅ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｆ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図６Ｇ】第１の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図７Ａ】第２の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図７Ｂ】第２の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図７Ｃ】第２の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図７Ｄ】第２の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図７Ｅ】第２の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図８Ａ】第２の実施形態による、本願発明の対象である基板を製造する他の方法の段階を示している。
【図８Ｂ】第２の実施形態による、本願発明の対象である基板を製造する他の方法の段階を示している。
【図８Ｃ】第２の実施形態による、本願発明の対象である基板を製造する他の方法の段階を示している。
【図８Ｄ】第２の実施形態による、本願発明の対象である基板を製造する他の方法の段階を示している。
【図９Ａ】第３の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図９Ｂ】第３の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図９Ｃ】第３の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【図９Ｄ】第３の実施形態による、本願発明の対象である基板を製造する方法の段階を示している。
【発明を実施するための形態】
【００３７】
以下に示した様々な図面の同一の、類似の、または等価な部分は、一つの図面から他への流れを容易にするために同一の参照番号を与えている。
【００３８】
図に示された様々な部分は、図を読みやすくするために、必ずしも均一な大きさではない。
【００３９】
様々な実現性（変形及び実施形態）は、互いに排他とはならず、互いに結合されうることが理解されるべきである。
【００４０】
まず初めに、図１を参照するが、図１は第１の実施形態による半導体基板１００を示している。
【００４１】
基板１００は、真性ダイアモンドに基づく誘電体層１０４上に配置された半導体、例えばシリコン及び／またはゲルマニウム及び／または周期表の第ＩＶ族の材料の任意の組み合わせ（ＳｉＣ，ＳｉＧｅ，など）に基づくか、または周期表の第ＩＩＩ族（Ｇａ，Ａｌ，Ｉｎ）及び第Ｖ族（Ｎ，Ｐ，Ａｓ，Ｓｂ）の合金（例えば、ＧａＡｓｘＰ１−ｘ，ＧａＡｓｘＳｂ１−ｘ，ＡｓＩｎｘＧａ１−ｘ，ＩｎＧａｘＳｂ１−ｘ，ＰＧａｘＩｎ１−ｘ，ＡｌＡｓｘＳｂ１−ｘ，ＡｓＡｌｘＩｎ１−ｘ，ＳｂＧａｘＡｌ１−ｘ）に基づく活性層１０２と、ドープダイアモンドに基づく導電層１０６と、を備えている。これらの三つの層は、例えば、単結晶または多結晶シリコンのような半導体に基づく機械的保持層または機械的保持層の積層１０８上に配置される。前記機械的保持層または機械的保持層の積層１０８は、誘電材料及び／または樹脂及び／または金属（例えば、Ｔｉ及び／またはＰｔ及び／またはＷ）、または前記基板１００の製造に利用される方法と相性の良い、より一般的な任意の材料に基づいていてもよい。
【００４２】
前記活性層１０２は、おおよそ５ｎｍと１μｍとの間の厚さを有している。前記真性ダイアモンド層１０４は、おおよそ５０ｎｍと１μｍの間の厚さを有している。前記層１０４のダイアモンドは、単結晶か多結晶である。多結晶ダイアモンドは円柱粒子またはナノ粒子（ナノ結晶ダイアモンド）の積層で構成されていてもよい。ナノ結晶ダイアモンドは円柱構造を有する多結晶ダイアモンドよりも低い粗さを有している。他方、ナノ結晶ダイアモンドは、多結晶ダイアモンドよりもより多くの粒子結合を有しており、これは熱伝導性を減少させうる。ドープダイアモンドに基づく導電層１０６は、おおよそ０．１μｍと７００μｍとの間、または２０μｍと５００μｍとの間の厚さを有している。ドープダイアモンドの層１０６の厚さは、特に、この基板１００の応用、及びこの層１０６のダイアモンドのコスト及び成長速度のような他の産業的な考慮に従って選択されうる。前記層１０６のダイアモンドは、例えば前記ダイアモンド層１０６上に導電的な振る舞いを与えるボロンまたは任意の種でドープされる。前記ダイアモンド層１０６のドーピングを達成するためにボロンが用いられるとき、前記ダイアモンド層１０６に対して金属的な振る舞いを保証するために、ｎ型のドーピングが例えばおおよそ１０２１ｃｍ−３に等しいかそれより大きく実施される。前記層１０６が、例えばリンまたは水素化ボロン錯体によりｎ型でドープされるとき、このドーピングは、前記ダイアモンド層１０６に対して金属的な挙動を保証するために１０２１ｃｍ−３に等しいかそれより大きく実施される。前記機械的保持層１０８は、基板の直径に従って、おおよそ３００μｍと７００μｍとの間の厚さを有している。
【００４３】
この第１の実施形態の変形において、前記基板１００は、特に前記ダイアモンド層１０４及び１０６が、おおよそ５００μｍに等しいかそれより大きい全厚、またはより一般的に、前記基板１００に対して十分な機械的保持を保証する厚さを有しているとき、前記機械的保持層１０８を備えていない。他の変形において、前記基板１００は、前記機械的基板１０８と前記ダイアモンド層１０６との間に配置され、前記ドープダイアモンド層１０６と前記機械的保持層１０８との間の接着を保証するバッファ層を備えている。
【００４４】
図２は、第２の実施形態による基板２００を示している。前記基板２００は、図１に示された基板１００に関連して前述した層１０２から１０８を備えている。前記基板１００と比較して、前記基板２００は、前記活性層１０２と前記真性ダイアモンド層１０４との間に配置された、例えばＳｉＯ２及び／またはＳｉＣに基づく追加の誘電層２０２を備えており、おおよそ１ｎｍと１００ｎｍとの間の厚さ、及び優先的に１ｎｍと２０ｎｍとの間の厚さを有している。前記誘電層２０２は、好ましくはＦＤＳＯＩトランジスタの場合におけるダイアモンドより低い誘電率を有した材料から製造される。
【００４５】
これらの二つの基板１００及び２００は、前記ドープダイアモンド層１０６に相対する活性層１０２の電気的絶縁を形成する真性ダイアモンド層１０４により形成された埋没誘電体、またはＢＯＸを備えている。電気的な観点から、この真性ダイアモンド層１０４の存在は、これらの基板１００及び２００の一方の上に実装された半導体デバイス、例えば完全空乏化トランジスタの静電力を、従来のＳＯＩ基板上に実装された同様のトランジスタと比較して、修正させる。これは何故なら、このタイプのトランジスタにおいて、前記活性層１０２の前面（図１の参照番号１１０）及び後面（図１の参照番号１１２）との間の結合が、静電的制御及び前記トランジスタのショートチャネル効果に関連して振舞う。ＳｉＯ２に基づくＢＯＸと比較して、ダイアモンドに基づくＢＯＸは、僅かに大きな誘電率（ダイアモンドの誘電率＝５．５；ＳｉＯ２の誘電率＝３．９）を有しており、ＤＩＢＬに対する影響及びこの基板上に実装されたトランジスタの電流Ｉｏｆｆは低い。それ故、ダイアモンドは高い熱伝導率と低い電気誘電率の間の非常に良好な妥協を示す。ここではダイアモンドよりも低い誘電率を有する材料に基づいている前記誘電層２０２の存在は、この基板上に実装されたトランジスタのショートチャネル効果を減少させ、前記トランジスタの最適な後面との整合に関連した静電的性能の減少の事象を避ける。
【００４６】
図３は、基板２００上に製造され、シリコン１０２の層上のゲート長さがおおよそ２５ｎｍで、おおよそ５ｎｍの厚さを有するｎＭＯＳＦＥＴ型のトランジスタに対して、誘電層２０２の厚さ、及び前記層２０２の材料の性質毎の変化を示している。これらの結果を比較することが出来るように、曲線２、４、及び６はそれぞれ、ＳｉＯ２（曲線２）、ダイアモンド（曲線４）、またはＢｅＯ（曲線６）に基づくＢＯＸを備えているＳＯＩ基板上に実装されたそのようなトランジスタの、前記ＢＯＸの厚さ（Ｘ軸上で単位がｎｍ）に対するＤＩＢＬ（Ｙ軸上で単位がｍＶ／Ｖ）の変化を示している。曲線８及び１０は、おおよそ１００ｎｍの厚さを有した真性ダイアモンド層、及びおおよそ５ｎｍの厚さのシリコン層１０２と前記真性ダイアモンド層との間に配置され、ＳｉＯ２（曲線８）またはＢｅＯ（曲線１０）に基づく誘電層２０２、を備えている基板２００上に実装されたこの同一のトランジスタの、前記誘電層２０２の厚さ（Ｘ軸上で単位がｎｍ）に対するＤＩＢＬの変化を示している。
【００４７】
ＢｅＯがダイアモンドの誘電率（おおよそ５．７）より大きな誘電率（おおよそ６．７）を有していることを考えれば、曲線１０は、ダイアモンドより大きな誘電率を有する材料に基づく層２０２の存在が、そのような基板２００上に実装されたトランジスタのＤＩＢＬを増大させることを明確に示している。他方では、この層２０２がダイアモンドよりも低い誘電率を有する材料、例えばＳｉＯ２に基づくとき、ＤＩＢＬを減少させること、それ故、このトランジスタ上のショートチャネル効果を減少させることが可能である。一般的に言えば、この効果は、真性ダイアモンド１０４の厚さが何であれ（例えば、おおよそ５０ｎｍと１μｍとの間）、及び前記トランジスタの前記チャネルの長さが何であれ（例えば、おおよそ２０ｎｍ、５０ｎｍ、または１００ｎｍ）観測される。
【００４８】
前記誘電層２０２は、前記基板２００において存在し、それ故、低い厚さ、例えばおおよそ１０ｎｍを有しているときでさえ、前記ショートチャネル効果を目に付くほど減少させる。
【００４９】
真性ダイアモンドに基づくＢＯＸの利用は、ＳｉＯ２に基づくＢＯＸの利用と比較した基板内の熱消散を改善させる。図４はこれを示しており、ＳｉＯ２のＢＯＸを備えているＳＯＩ基板上（曲線１４）、及び前記ＢＯＸの厚さ（Ｘ軸上で単位がｎｍ）に応じて真性ダイアモンドのＢＯＸ及びドープダイアモンド層を備えている基板１００上（曲線１２）に実装されたおおよそ１ｍＷ／μｍで消散するＭＯＳＦＥＴのドレインでの温度変化（Ｙ軸上で単位がケルビン）を示している。これらの二つの層は、真性ダイアモンドに基づくＢＯＸが、前記トランジスタの機能またはスイッチングの速度を減少させることなく、埋没酸化物層よりもより効果的に熱の上昇を減少させることを示している。
【００５０】
加えて、前記真性ダイアモンド層１０４と前記半導体活性層１０２との間に配置されたＳｉＯ２に基づく追加の誘電層２０２を備えている基板２００の場合、前記活性層１０２上に実装されたトランジスタの温度は同様に、特に、前記誘電層２０２がおおよそ１０ｎｍに等しいかそれより小さい厚さを有しているとき、顕著に減少される。
【００５１】
前記真性ダイアモンド１０４及び前記ドープダイアモンド層１０６により形成された積層は、互いに接触している材料が同一の性質であるので、如何なる界面抵抗を有していない。それ故、これは前記基板を通して熱消散を最適化する。
【００５２】
この良好な熱消散は同様に、そのような基板から製造されたデバイスにおいて見出される。図５は、（非特許文献１で述べられているように）デュアルコアマイクロプロセッサにおいて、現実的環境及び発熱マップにより生成された温度変化のシミュレーションを示している。これらのシミュレーションは前記基板１００に類似の構造を有し、及び全体の厚さが１００μｍ（曲線１６）または２５０μｍ（曲線１８）を有する基板について実施され、温度の変化（Ｙ軸上で単位はＫｅｌｖｉｎ）は、前記基板内のダイアモンドの全体の厚さ（Ｘ軸上で単位はμｍ）の関数として示されている。
【００５３】
前記基板は、カプセル化されたチップが出来る限り薄くなるように薄化される。図５に示されるように、おおよそ１００μｍの厚さを有する基板は、おおよそ２５０μｍの厚さを有する基板と比較して（より薄い厚さはより少ない熱拡散効果を含んでいるため）、１５Ｋほど回路の最大温度の増大を引き起こす。この温度の増加は、前記基板において４０μｍのダイアモンドにより取り消されることができ、このようにして、前記チップにおいて直接横方向の熱の容量を増大させ、このようにして、より大きな実効放出断面積を提供する。
【００５４】
第１の実施形態による前記基板１００を製造する方法の段階を示す図６Ａから６Ｇを参照する。
【００５５】
図６Ａに示されるように、まず初めにダイアモンドに基づく誘電層１０４は、半導体、例えば、シリコン及び／またはゲルマニウム及び／または任意の他の半導体に基づく活性層１０２上に配置される。前記活性層１０２は、例えばシリコン、すなわち、エッチング停止層１１６が配置される最初のＳＯＩ基板の機械的保持層である半導体に基づく固体層１１４を備えている積層の上部層であり、前記活性層１０２は前記エッチング停止層１１６上に配置される。前記固体層１１４はおおよそ３００μｍと７００μｍの間の厚さを有している。一般的に言えば、固体層は、厚さがおおよそ１０μｍに等しいかそれより大きい層を意味している。前記エッチング停止層１１６は、例えば、ＳｉＯ２及び／またはＳｉ３Ｎ４及び／または例えばシリコンの高濃度ドープ半導体のような誘電材料から製造され、及びおおよそ１０μｍと１μｍの間の厚さを有している。前記ダイアモンド誘電層１０４は、ＭＰＣＶＤ（マイクロ波プラズマ支援化学気相堆積）、ＨＦＣＶＤ（ホットフィラメント化学気相堆積）、またはダイアモンドの堆積に適した任意の他の技術により堆積されうる。前記ダイアモンド層１０４は同様に、前記活性層１０２上の成長により製造されることもできる。
【００５６】
図６Ｂにおいて、ダイアモンド層１０６は、前記真性ダイアモンド１０４上での成長により堆積または形成され、及び前記ダイアモンド層１０６に金属的性質、すなわち導電性の挙動を与えるのに適したボロンまたは任意の他の化学種をドーピングすることによりドープされる。
【００５７】
前記ダイアモンド層１０４及び１０６が、前記基板１００に対して十分な機械的保持を保証するために十分な厚さ（前記層１０４及び１０６の全体の厚さが例えば、おおよそ５００μｍに等しいかそれより大きい）であるとき、前記固体層１１４は、図６Ｃでしめされるように、研磨、研削、化学攻撃、またはそのような除去に適した任意の他の技術により除去される。前記エッチング停止層１１６は、前記固体層１１４を除去するために前述の技術、またはそのような除去に適した他の技術の一つにより除去される（図６Ｄ）。
【００５８】
前記ダイアモンド層１０４及び1０６が前記基板１００の十分な機械的保持を提供しない場合（例えば前記層１０４及び１０６の全体の厚さがおおよそ５００μｍより小さいとき）、（図６Ｂで示される）前に形成された構造は、図６Ｅで示されるような機械的保持層１０８上へ、堆積によって直接移動されるか、または前記構造が結合により取り付けられるときは、バッファ層１１８により前記層１０８上に移動される。前記バッファ層１１８は、特に、前記機械的保持層１０８の同じ側にあることが目的とされているドープダイアモンド層１０６の面に存在しうる粗さを「吸収」する。
【００５９】
最後に、図６Ｃ及び６Ｄに関連して前述されたように、前記固体層１１４は除去され（図６Ｆ）及びそれから前記エッチング停止層１１６が除去される（図６Ｇ）。
【００６０】
前記基板２００を製造する方法の段階を示している図７Ａから７Ｅを参照する。
【００６１】
図７Ａにおいて、誘電層２０６及び半導体の活性層１０２が堆積されているシリコン及び／またはゲルマニウムのような半導体材料に基づく固体層２０４を備えているセミコンダクター・オン・インシュレータ型の基板上に、誘電層２０２が堆積される。前記誘電層２０２はここで、おおよそ１ｎｍと２０ｎｍの間の厚さを有する薄層である。
【００６２】
図７Ａの実施例において、誘電体材料（例えばＳｉＯ２及び／またはＳｉ３Ｎ４及び／またはＴｉＯ２）及び／または半導体材料（例えばＳｉ及び／またはＳｉＣ及び／またはＧｅ）及び／または金属材料（例えばＰｔ及び／またはＴｉ及び／またはＩｒ及び／またはＮｉ及び／またはＭｏ及び／またはＡｕ及び／またはＷ）に基づく核生成層２０８であって、前記真性ダイアモンド１０４が製造されるとき障壁及び／または前駆体として続いて作用する核生成層２０８が、前記誘電体層２０２上に堆積される。この核生成層は例えばおおよそ１ｎｍと１００ｎｍの間、及び好ましくは５ｎｍと５０ｎｍの間の厚さを有している。
【００６３】
この核生成層は、有利的にダイアモンド成長段階の間に除去されてもよく、目的はそれ故、前記誘電層の整合性を保護すると同時に前記ダイアモンドの成長の間にこの材料の厚さを最小化または無効にすることでさえもある。前記核生成層２０８の厚さを計算するために、以下の段階を実施することが可能である。
−固体半導体基板から、前記誘電層２０２が、要求される厚さを有して堆積され、及びそれから前記核生成材料の層がおおよそ１０ｎｍの厚さで堆積される。
−次に前記ダイアモンド１０４の成長が前記核生成層上に与えられ、及び、それから電気抵抗及び／または前記誘電層２０２の残余厚さの測定により、例えばあらかじめ固定された基準（例えば最大の導電レベルまたは最小の残余厚さ）に関連して、前記誘電層２０２の整合性が確認される。次の二つの場合が存在する。
−この整合性が検証される場合、新たなダイアモンドの堆積が、前より１ｎｍ薄い核生成層と共に与えられ、及び前記誘電体の整合性が確認される。この工程は、整合性が固定されることを保証することがもはや可能でなくなるまで続けられる。
−この整合性が検証されない場合、新たな基板が、誘電層の堆積と前より１ｎｍ薄い核生成層の堆積と共に製造され、及び整合性が前記ダイアモンドの成長の後に検証される。この工程は、固定されている整合性が保証されるまで続けられる。
【００６４】
この方法で、前記核生成層２０８の最適な厚さが得られる。
【００６５】
図７Ｂで示されるように、前に作られた構造上で前記ダイアモンド層１０４の成長がもたらされる。いくつかの材料、例えばＳｉＯ２上の前記ダイアモンドの成長は、これらの材料をエッチングまたは損傷しうるが、これは前記基板２００の製造に対して不利にさせる。犠牲層２０８の存在のために、前記誘電層２０２の整合性は、前記層２０８の犠牲的な役割のおかげで保護される。おおよそ１ｎｍと１０ｎｍの間の厚さを有する層２０８を選択することにより、前記ダイアモンド層１０４の成長は、前記層２０８の全体的なまたは部分的な除去をもたらし、真性ダイアモンド層１０４は誘電層２０２上に形成されている。
【００６６】
前記基板１００の製造に関して、前記ダイアモンド層１０６の成長または堆積が、それから前記真性ダイアモンド層１０４上にもたらされ、及びこのダイアモンド層１０６のドーピングは、それが導電体となるようにもたらされる（図７Ｃ）。
【００６７】
最後に、前記ダイアモンド層１０４及び１０６の厚さが前記基板２００の機械的保持を保証するのに十分であるときは、前記固体層２０４の直接の除去及び前記誘電層２０６の直接の除去をきたすか（図７Ｄ）、または、前記固体層２０４及び誘電層２０６の除去よりも前に機械的保持層１０８（あるいはバッファ層１１８により）上に製造された構造の移動をきたすことにより（図７Ｅ）、前記基板２００は、前記基板１００と類似の方法により仕上げられる。
【００６８】
前に述べられた実施形態の変形において、前記基板１００及び２００は、図６Ａから６Ｇ、及び７Ａから７Ｅに関連して述べられたように、セミコンダクター・オン・インシュレータ型の基板からではなく、半導体ベースの固体基板から製造されうる。図８Ａから８Ｄは、前記基板２００のためのそのような製造方法の段階を示している。
【００６９】
図８Ａにおいて、前記真性ダイアモンドの層１０４の堆積または成長は、シリコンのような固体半導体ベースの基板２１０上に堆積された誘電層２０２上でもたらされる。図７Ａと７Ｅに関連して前に述べられた方法におけるように、前記ダイアモンド層１０４の成長は、前に述べた層２０８と類似の、前記誘電層２０２上に前に堆積された停止層上でもたらされうる。
【００７０】
それからイオン注入が前記固体基板２１０内にもたらされ、その中に破断界面を形成する（図８Ｂ）。前記誘電層２０２と前記破断界面２１２との間に位置された前記固体基板２１０の一部は、前記活性層１０２を形成することを目的としている。ドープダイアモンド層１０６の成長は、前記ドープダイアモンド層１０６の質を改善させ、前記界面２１２で前記固体基板２１０の破断を避けるために、低温、すなわち、おおよそ２００℃と５００℃の間の温度で進行される。最後に、前記活性層１０２は、前記界面２１２での破断により前記基板２１０の残りから分離されている（図８Ｄ）。
【００７１】
前に述べた方法などの場合、前記ダイアモンド層１０４及び１０６が前記基板２００の機械的保持を提供するのに十分な厚さを有していないとき、前記固体基板２１０の残りから前記活性層１０２の分離をきたすより前に、この構造を機械的保持層１０８上に、場合によっては前記導電性ダイアモンド層１０６と前記機械的保持層１０８との間のバッファ層１１８により移動させることは可能である。
【００７２】
図８Ａから８Ｄに関連して上で述べられた方法と同様の手段において、前記基板１００を固定基板２１０から製造することが同様に可能である。このために、前記真性ダイアモンド１０４は、誘電層２０２上よりもむしろ前記固体基板２１０上に直接作り出される。実施される段階は、図８Ｂから８Ｄに関連して前に述べられた段階と同様である。
【００７３】
真性及びドープダイアモンド層を有する基板は、集積半導体要素を備えている回路を製造するために利用されうる。図９Ａから９Ｄは、前述の基板１００及び２００のどちらかの、真性及びドープダイアモンドを有する基板を用いて、前の実施形態に従った電子回路３００を製造する方法の段階を示している。
【００７４】
図９Ａに示すように、第一に、ＳｉＯ２に基づいており、おおよそ１ｎｍと２０ｎｍの間の厚さを有している誘電層３０６が積層される半導体、例えばシリコンに基づく固体層３０２、活性要素（例えばトランジスタ）が製造される活性層３０８、及び前記活性層３０８の要素に電気的に接続される電気接続層３１０を備えているセミコンダクター・オン・インシュレータ型の基板が製造される。ここで述べられた例において、後のダイアモンドの堆積の間に、前記誘電体層３０６を保護することを目的とされる、犠牲層３０４が、前記固体層３０２と前記誘電層３０６との間に堆積される。
【００７５】
図９Ｂにおいて、樹脂またはＳｉＯ２のような誘電材料に基づいているか、または半導体に基づいている機械的保持層３１２が、前記接続層３１０に一時的に固定される。
【００７６】
例えば研磨、研削、化学攻撃、または任意の他の適切な技術により、前記固体層３０２はそれから前記基板から除去される（図９Ｃ）。
【００７７】
前に述べられた実施形態と類似の手段において、前記誘電層３０６上に真性ダイアモンド層１０４の成長がもたらされ、この成長は、前記犠牲層３０４の除去をもたらし、それから前記真性ダイアモンド層１０４上のダイアモンド層１０６の成長または堆積、電気的導電性とするための前記ダイアモンド層１０６のドーピングをもたらす（図９ｄ）。前記回路３００をカプセル化するために機械的保持層３１２を除去することが可能である。
【００７８】
変形において、前記真性ダイアモンド層１０４は、前記誘電層３０６または前記シリコン層３０８上に直接堆積されうる。
【符号の説明】
【００７９】
１００  基板
１０２  活性層
１０４  真性ダイアモンド層
１０６  ドープダイアモンド層
１０８  機械的保持層
１１４  固体層
１１６  エッチング停止層
１１８  バッファ層
２００  基板
２０２  誘電層
２０４  固体層
２０６  誘電層
２０８  核生成層
２１０  固体基板
２１２  破断界面
３００  電子回路
３０２  固体層
３０４  犠牲層
３０６  誘電層
３０８  活性層
３１０  電気接続層
３１２  機械的保持層
【図１】
2011529632.tif 000003
【図２】
2011529632.tif 000004
【図３】
2011529632.tif 000005
【図４】
2011529632.tif 000006
【図５】
2011529632.tif 000007
【図６Ａ】
2011529632.tif 000008
【図６Ｂ】
2011529632.tif 000009
【図６Ｃ】
2011529632.tif 000010
【図６Ｄ】
2011529632.tif 000011
【図６Ｅ】
2011529632.tif 000012
【図６Ｆ】
2011529632.tif 000013
【図６Ｇ】
2011529632.tif 000014
【図７Ａ】
2011529632.tif 000015
【図７Ｂ】
2011529632.tif 000016
【図７Ｃ】
2011529632.tif 000017
【図７Ｄ】
2011529632.tif 000018
【図７Ｅ】
2011529632.tif 000019
【図８Ａ】
2011529632.tif 000020
【図８Ｂ】
2011529632.tif 000021
【図８Ｃ】
2011529632.tif 000022
【図８Ｄ】
2011529632.tif 000023
【図９Ａ】
2011529632.tif 000024
【図９Ｂ】
2011529632.tif 000025
【図９Ｃ】
2011529632.tif 000026
【図９Ｄ】
2011529632.tif 000027
【手続補正書】
【提出日】平成22年5月18日(2010.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（１００、２００）であって、少なくとも
−おおよそ１０μｍと等しいかそれより大きい厚さを有するドープダイアモンドに基づく層（１０６）と、
−少なくとも一つの半導体に基づく層を備えている積層（１０２）と、
−前記ドープダイアモンドに基づく層（１０６）に対して配置あれ、前記ドープダイアモンドに基づく層（１０６）と前記半導体に基づく層（１０２）との間の真性ダイアモンドに基づく層（１０４）と、
を備えており、
前記積層は同様に、前記半導体に基づく層（１０２）と前記真性ダイアモンドに基づく層（１０４）との間に配置された誘電層（２０２）を備えている半導体基板（１００、２００）。
【請求項２】
前記真性ダイアモンドに基づく層（１０４）は、おおよそ５０ｎｍと１μｍとの間の厚さを有しており、及び／または前記ドープダイアモンドの層（１０６）は、おおよそ１０μｍと７００μｍとの間の厚さを有している請求項１に記載の基板（１００、２００）。
【請求項３】
同様に、半導体及び／または誘電体材料及び／または樹脂及び／または金属に基づく機械的保持層（１０８）を備えており、前記ドープダイアモンドに基づく層（１０６）は前記真性ダイアモンド（１０４）に基づく層と前記機械的保持層（１０８）との間に配置されている請求項１または２に記載の基板（１００、２００）。
【請求項４】
前記誘電層（２０２）は、おおよそ１ｎｍと２０ｎｍの間の厚さを有しており、及び／またはダイアモンドより低い誘電率を有する少なくとも一つの材料に基づいている請求項１ないし３のいずれか一項に記載の基板（２００）。
【請求項５】
半導体基板（１００、２００）の製造方法であって、
積層を形成する少なくとも一つの半導体に基づく層（１０２、２０２）上に少なくとも一つの誘電層（２０２）を形成する段階を備えており、
及び少なくとも、
ａ）前記誘電層（２０２）上に真性ダイアモンドに基づく層（１０４）を堆積または成長させる段階と、
ｂ）前記真性ダイアモンドに基づく層上におおよそ１０μｍに等しいかそれより大きい厚さを有する第２のダイアモンドに基づく層（１０６）を堆積または成長させる段階と、
ｃ）前記第２のダイアモンドに基づく層（１０６）をドーピングする段階と、
を備えている方法。
【請求項６】
前記ドーピングの段階ｃ）は、前記堆積または成長の段階ｂ）と同時に実施される請求項５に記載の方法。
【請求項７】
前記誘電層（２０２）を形成する段階と前記堆積または成長の段階ａ）との間に、前記誘電層（２０２）上に、少なくとも一つの誘電体材料及び／または半導体材料及び／または金属材料に基づく少なくとも一つの核生成層（２０８）を形成する段階を備えており、前記核生成層（２０８）は、前記堆積または成長の段階ａ）の実施の間に完全にまたは部分的にエッチングされる請求項５または６に記載の方法。
【請求項８】
前記積層は、前記半導体に基づく層（１０２）に対して配置された誘電材料またはドープ半導体材料に基づくエッチング停止層（１１６、２０６）を備えており、前記エッチング停止層（１１６、２０６）は、第２の半導体に基づく層（１１４、２０４）に対して配置されている請求項５ないし７のいずれか一項に記載の方法。
【請求項９】
前記ドーピングの段階ｃ）の後に、前記第２の半導体に基づく層（１１４、２０４）及び／または前記エッチング停止層（１１６、２０６）を除去する段階を備えている請求項８に記載の方法。
【請求項１０】
前記堆積または成長の段階ａ）とｂ）との間に、前記半導体に基づく層（２１０）内へのイオン注入の段階を備えており、前記半導体に基づく層（１０２、２１０）内に破断界面（２１２）を形成し、及び前記ドーピングの段階ｃ）の後に、前記破断界面（２１２）で前記半導体に基づく層（１０２、２１０）を破断する段階を備えている請求項５ないし７のいずれか一項に記載の方法。
【請求項１１】
前記ドーピングの段階ｃ）の後に、前記第２のドープダイアモンドに基づく層（１０６）を、半導体及び／または誘電体材料及び／または樹脂に基づく機械的保持層（１０８）に固定させる段階を備えている請求項５ないし１０のいずれか一項に記載の方法。
【請求項１２】
請求項１ないし４のいずれか一項に記載の基板（１００、２００）の半導体に基づく層（３０８）上に形成された少なくとも一つの半導体デバイスを備えている電子回路（３００）。
【請求項１３】
半導体に基づく層（３０８）上に形成され、及び前記半導体デバイスに電気的に接続される接続層（３１０）を同様に備えている請求項１２に記載の回路（３００）。
【請求項１４】
電子回路（３００）を製造する方法であって、少なくとも、
ａ）少なくとも一つの半導体デバイスが製造されて、第２の半導体に基づく層（３０２）上に配置される少なくとも一つの半導体に基づく層（３０８）を備えている構造を形成する段階と、
ｂ）前記半導体に基づく層（３０８）を、半導体及び／または誘電体材料及び／または樹脂に基づく機械的保持層（３１２）に固定する段階と、
ｃ）前記第２の半導体に基づく層（３０２）を除去する段階と、
ｄ）前に形成した基板から、請求項５ないし１１のいずれか一項に記載の半導体基板（１００、２００）を製造する方法を実施する段階と、
を備えている方法。
【国際調査報告】
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