(57)【要約】  熱拡散抵抗を低減した半導体アセンブリと、その製造方法とが述べられる。一実施例において、半導体装置１０１は、主要集積回路（ＩＣ）ダイ（１０２）と、主要ＩＣダイ（１０２）上に実装された少なくとも一つの第二ＩＣダイ（１０４）とを含む。熱抽出素子（１１０）は、少なくとも一つの第二ＩＣダイ（１０４）の各々が主要ＩＣダイ（１０２）と熱抽出素子（１１０）との間にあるように、半導体装置（１０１）に実装されたベース（１０９）を含む。少なくとも一つのダミーフィル（１０６）は少なくとも一つの第二ＩＣダイ（１０４）に近接し、各々が主要ＩＣダイ（１０２）を熱抽出素子（１１０）に熱的に結合する。
2011513994.tif 000002
【特許請求の範囲】
【請求項１】
第一の表面を有する第一集積回路（ＩＣ）ダイと、
各々上面と底面とを有する少なくとも一つの付加的ＩＣダイと、を備え、前記少なくとも一つの付加的ＩＣダイの各々の前記底面は、前記第一ＩＣダイの前記第一の表面に実装され、さらに、
各々上面と底面とを有する少なくとも一つのダミーフィルを備え、前記少なくとも一つのダミーフィルの各々の前記底面は、前記少なくとも一つの付加的ＩＣダイに隣接して前記第一ＩＣダイの前記第一の表面に実装され、さらに、
熱抽出素子に熱的に接触するために形成された実装面を備え、前記実装面は、前記少なくとも一つの付加的ＩＣダイの各々と前記少なくとも一つのダミーフィルとの前記上面を含む、半導体装置。
【請求項２】
前記第一の表面は第一の表面積を有し、前記少なくとも一つの付加的ＩＣダイの各々は前記第一の表面積のうち第一の部分内に実装され、前記少なくとも一つのダミーフィルは前記第一の表面積のうち第二の部分内に実装される、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも一つのダミーフィルは、少なくとも一つのダミーシリコンフィルを含む、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記少なくとも一つのダミーシリコンフィルは、少なくとも一つの特殊ダミーシリコンフィルを含み、特殊ダミーシリコンフィルは各々その上に製造された少なくとも一つの受動素子を有する、請求項３に記載の半導体装置。
【請求項５】
前記少なくとも一つの特殊ダミーシリコンフィルの各々の前記少なくとも一つの受動素子は、抵抗器、コンデンサまたは誘導子の少なくとも一つを含む、請求項４に記載の半導体装置。
【請求項６】
前記第一ＩＣダイ、前記少なくとも一つの付加的ＩＣダイおよび前記少なくとも一つのダミーフィルを封入し、複合パッケージを形成する、成形材料をさらに備える、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第一ＩＣダイは、表側に対向する裏側を含み、前記第一の表面は前記裏側からなる、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記熱抽出素子は、前記少なくとも一つの付加的ＩＣダイが前記第一ＩＣダイと前記熱抽出素子との間にあるように、前記半導体装置に実装されたベースを有する、請求項１から請求項７のいずれかに記載の半導体装置。
【請求項９】
第一の表面を有する第一集積回路（ＩＣ）ダイを製造することと、
各々上面と底面とを有する少なくとも一つの付加的ＩＣダイを製造することと、
前記少なくとも一つの付加的ＩＣダイの各々の前記底面を前記第一ＩＣダイの前記第一の表面に実装することと、
各々上面と底面とを有する少なくとも一つのダミーフィルを製造することと、
前記少なくとも一つのダミーフィルの各々の前記底面を前記少なくとも一つの付加的ＩＣダイに隣接して前記第一ＩＣダイの前記第一の表面に実装することと、
前記少なくとも一つの付加的ＩＣダイの各々と前記少なくとも一つのダミーフィルとの前記上面に熱抽出素子を実装することと、を備える、半導体装置の製造方法。
【請求項１０】
前記第一の表面は第一の表面積を有し、前記少なくとも一つの付加的ＩＣダイの各々は前記第一の表面積のうち第一の部分内に実装され、前記少なくとも一つのダミーフィルは前記第一の表面積のうち第二の部分内に実装される、請求項９に記載の方法。
【請求項１１】
前記少なくとも一つのダミーフィルは、少なくとも一つのダミーシリコンフィルを含む、請求項９または請求項１０に記載の方法。
【請求項１２】
前記少なくとも一つのダミーフィルを製造することは、前記少なくとも一つのダミーシリコンフィルの少なくとも一つの特殊ダミーシリコンフィルの各々の上に少なくとも一つの受動素子を形成することを備える、請求項１１に記載の方法。
【請求項１３】
前記少なくとも一つの特殊ダミーシリコンフィルの各々の前記少なくとも一つの受動素子は、抵抗器、コンデンサまたは誘導子の少なくとも一つを含む、請求項１２に記載の方法。
【請求項１４】
前記第一ＩＣダイ、前記少なくとも一つの付加的ＩＣダイおよび前記少なくとも一つのダミーフィルを成形材料で封入し、複合パッケージを形成することと、
前記複合パッケージをパッケージ基板に取り付けることと、をさらに備える、請求項９から請求項１３のいずれかに記載の方法。
【請求項１５】
前記第一ＩＣダイは、表側に対向する裏側を含み、前記第一の表面は前記裏側からなる、請求項９から請求項１４のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明の一つ以上の局面は、概して半導体装置に関し、特に、熱拡散抵抗を低減した半導体アセンブリとその製造方法とに関する。
【背景技術】
【０００２】
背景
半導体技術が進歩するにつれて、集積回路（ＩＣ）上に適用できる論理回路の量および速度は増加している。結果として、ＩＣはより多くの電力を消費している。しかし、消費される電力が多くなるほど、発生する熱は大きくなる。従来ＩＣは、熱を吸収し分散するためのヒートシンクなどの装置を含む。ヒートシンクは、熱的な接触を利用してＩＣからの熱を吸収し分散する物品である。従来のＩＣに関し、ヒートシンクは、ダイの表側に熱的に結合される。フリップチップの実装されたＩＣに関し、ヒートシンクは、ダイの裏側に熱的に結合される。ヒートシンクは典型的には、サーマルペーストを使用してＩＣに取り付けられる。「表側」の語は、ＩＣダイの、回路および相互接続がその表側に製造されるように半導体加工の大部分を収容する側を示す。裏側は、ダイの表側の反対である。
【０００３】
たとえばフリップチップＩＣに関し、主たる熱の除去経路は、ヒートシンクが取り付けられた場所である、ダイの裏側を通る。熱は、（１）ダイの裏側およびヒートシンクへの縦方向の熱伝導、（２）ヒートシンクのベースおよびサーマルペースト内での横方向の熱伝導（すなわち熱拡散）に加えて、ダイを介した縦方向の熱伝導、（３）周囲環境への熱対流、を含む、複数のメカニズムを介して分散される。項目（２）の横方向の熱伝導は、ダイの面積とヒートシンクのベースの面積との間の比に大きく依存する。ヒートシンクを有するフリップチップパッケージの熱抵抗を推定するとき、技術者は拡散抵抗（熱抵抗）を考慮しなければならない。ヒートシンクのベースの面積とダイの面積との比が大きくなるほど、拡散抵抗は大きくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＣ上の論理回路の速度および量の増加は、入力／出力（Ｉ／Ｏ）接続の数および性能を凌いできた。結果として、ＩＣダイの積層技術は、高性能システムの相互接続のボトルネックに取り組むための新たな利益を受けてきた。積層されたＩＣの適用例では、二つ以上のＩＣが縦に積層され、その間に相互接続が形成される。ＩＣを積層するための方法の一つは、第一ダイの裏側に第二ダイを実装することに関する。この積層されたＩＣの配置が、その後フリップチップ実装されパッケージ化される。ヒートシンクはその後、積層されたダイの一つまたは複数に取り付けられる。一つまたは複数のダイがＩＣの裏側に積層されるとき、ＩＣの熱設計が悪化することがある。たとえば、積層されたＩＣの複数のダイが主要ＩＣの面積よりも小さい総面積を占めれば、拡散抵抗への付加的な要素がある。そのような要素の一つは、主要ＩＣダイと積層された一つまたは複数のダイとの間の干渉を原因とする。他のそのような要素は、積層された一つまたは複数のダイとヒートシンクとの間の干渉を原因とする。これらの付加的な拡散抵抗要素のため、熱設計が劣化し、接合点とパッケージとの（junction-to-package）熱抵抗がより大きくなる。したがって、当該技術分野において、熱拡散抵抗を低減した半導体アセンブリとその製造方法との必要性が存在する。
【課題を解決するための手段】
【０００５】
要約
本発明の一の局面は、半導体装置に関する。第一集積回路（ＩＣ）ダイは、第一の表面を含む。少なくとも一つの付加的ＩＣダイの各々は、上面と底面とを含む。少なくとも一つの付加的ＩＣダイの各々の底面は、第一ＩＣダイの第一の表面に実装される。少なくとも一つのダミーフィル（dummy fill）は、上面と底面とを含む。少なくとも一つのダミーフィルの各々の底面は、少なくとも一つの付加的ＩＣダイに近接する、第一ＩＣダイの第一の表面に実装される。実装面は、熱抽出素子に熱的に接触するために形成される。実装面は、少なくとも一つの付加的ＩＣダイと少なくとも一つのダミーフィルとの各々の上面を含む。
【０００６】
本発明の他の局面は、半導体アセンブリの製造方法に関する。第一の表面を有する第一集積回路（ＩＣ）のダイが製造される。各々が上面と底面とを有する少なくとも一つの付加的ＩＣダイが製造される。少なくとも一つの付加的ＩＣダイの各々の底面は、第一ＩＣダイの第一の表面に実装される。各々が上面と底面とを有する少なくとも一つのダミーフィルが製造される。少なくとも一つのダミーフィルの各々の底面は、少なくとも一つの付加的ＩＣダイに近接する、第一ＩＣダイの第一の表面に実装される。熱抽出素子は、少なくとも一つの付加的ＩＣダイと少なくとも一つのダミーフィルとの各々の上面に実装される。
【０００７】
本発明の他の局面は、半導体アセンブリに関する。半導体装置は、主要集積回路（ＩＣ）ダイと、主要ＩＣダイに実装された少なくとも一つの第二ＩＣダイと、を含む。熱抽出素子は、少なくとも一つの第二ＩＣダイの各々が主要ＩＣダイと熱抽出素子との間にあるように、半導体装置に実装されたベースを含む。少なくとも一つのダミーフィルは、少なくとも一つの第二ＩＣダイに近接し、各々が主要ＩＣダイを熱抽出素子に熱的に結合する。
【０００８】
添付の図面は、本発明の一以上の局面に従った例示的な実施の形態を示す。しかしながら、添付の図面は、本発明を図示された実施の形態に限定するように解釈されるべきではなく、説明および理解のためのものに過ぎない。
【図面の簡単な説明】
【０００９】
【図１】本発明の一つ以上の局面に従った半導体アセンブリの例示的な実施の形態を示す断面図である。
【図２】本発明の一つ以上の局面に従った半導体装置の一部の例示的な実施の形態を示す断面図である。
【図３】本発明の一つ以上の局面に従った半導体装置の一部の他の例示的な実施の形態を示す断面図である。
【図４】本発明の一つ以上の局面に従った半導体アセンブリの製造工程の例示的な実施の形態を図示する流れ図である。
【発明を実施するための形態】
【００１０】
図面の詳細な説明
図１は、本発明の一つ以上の局面に従った半導体アセンブリ１００の例示的な実施の形態を示す断面図である。半導体アセンブリ１００は、半導体装置１０１と、熱抽出素子１１０と、パッケージ基板１１６とを含む。半導体装置１０１は、主要集積回路（ＩＣ）ダイ１０２（概して第一ＩＣダイとも呼ばれる）と、少なくとも一つの第二ＩＣダイ１０４（概して少なくとも一つの付加的ＩＣダイとも呼ばれる）とを含む。例示の目的で、図１に二つの第二ＩＣダイ１０４が示される。主要ＩＣダイ１０２は、半導体基板上に形成された回路と、その回路（図示せず）に亘って形成された導電性の相互接続とを含む。同様に、各々の第二ＩＣダイ１０４は、半導体基板上に形成された回路と、その回路（図示せず）に亘って形成された導電性の相互接続とを含む。主要ＩＣダイ１０２と、第二ＩＣダイ１０４の各々とは、周知のＩＣ製造技術を使用して製造されてもよい。主要ＩＣダイ１０２と第二ＩＣダイ１０４とは、任意の種類のデジタルＩＣ、アナログＩＣまたは混成信号ＩＣを備えてもよい。
【００１１】
半導体装置１０１は、一列のバンプ接点１１４を介して、パッケージ基板１１６に実装される。明らかに、バンプ接点１１４の列は、主要ＩＣダイ１０２の表側に形成される。上述されたように、「表側」の語は、回路がダイのその表側に製造されるように半導体加工の大部分を収容するダイの側を示す。表側と反対のダイの側は、ダイの裏側と呼ばれる。バンプ接点１１４は、主要ＩＣダイ１０２とパッケージ基板１１６との間の電気的および機械的接続を形成する。パッケージ基板１１６は、たとえばプリント回路基板（ＰＣＢ）などの、半導体装置を支持可能な任意の種類のキャリアを備えてもよい。そのため、図１の実施の形態では、主要ＩＣダイ１０２は、フリップチップ方式でパッケージ基板１１６上に表を下にして実装される。
【００１２】
第二ＩＣダイ１０４の各々は、第二ＩＣダイ１０４が縦方向に主要ＩＣダイ１０２と積層されるように、主要ＩＣダイ１０２上に実装される。本実施の形態では、第二ＩＣダイ１０４の各々は、主要ＩＣダイ１０２の裏側に実装される。概して、第二ＩＣダイ１０４が実装される主要ＩＣダイ１０２の表面は、主要ＩＣダイ１０２の第一の表面と呼ばれる。第二ＩＣダイ１０４の各々は、バンプ接点１１２を介して、主要ＩＣダイ１０２上に実装される。バンプ接点１１２は、第二ＩＣダイ１０４の各々と主要ＩＣダイ１０２との間の電気的および機械的接続を形成する。本実施の形態では、第二ＩＣダイ１０４の各々は、フリップチップ方式で表を下にして実装される。第二ダイ１０４の一つ以上が従来の方式で表を上にして実装されてもよいことを、当該技術分野における当業者は認識するであろう。当該技術分野において周知のように、表を上にする実装の場合、バンプ接点１１２は典型的には、第二ダイ１０４の表側と主要ダイ１０２の裏側との間に延びるワイヤボンドに置き換えられる。
【００１３】
半導体装置１０１は、熱抽出素子１１０に熱的に接触するために形成された、実装面１１８を含む。本実施の形態では、熱抽出素子１１０は、ベース１０９と複数のフィン１１１とを有するヒートシンクとして示される。そのようなヒートシンクは単に例示であって、ヒートシンクは他の周知の構成を有してもよいことを、当該技術分野における当業者は認識するであろう。さらに、例示の目的でヒートシンクが示されるが、熱抽出素子１１０は、ヒートシンク、ヒートパイプ、および／または能動的冷却装置（たとえば空冷機、水冷機など）の、他の種類の素子または素子の組合せを備えてもよいことが理解されるべきである。概して、熱抽出素子１１０は、半導体装置１０１の実装面１１８と熱的に接触できるベース（たとえばベース１０９）を有する。そのような熱的な接触は、たとえば当該技術分野において周知のサーマルペースト（図示せず）の層を含んでもよい。
【００１４】
第二ＩＣダイ１０４の各々は、対向する上面と底面とを含む。本実施の形態では、底面は第二ＩＣダイ１０４の表側であり、上面は第二ＩＣダイ１０４の裏側である。第二ＩＣダイ１０４が表を上にして実装される実施の形態では、上面と底面とが逆にされる。すなわち、上面が表側であり、底面が裏側である。
【００１５】
本発明の一つの局面に従うと、半導体アセンブリ１００は少なくとも一つのダミーフィル１０６を含む。例示の目的で、図１に三つのダミーフィル１０６が示される。ダミーフィル１０６の各々は、対向する上面と底面とを含む。各々のダミーフィル１０６の底面は、主要ＩＣダイ１０２の裏側に実装される。一つまたは複数のダミーフィル１０６は、第二ＩＣダイ１０４に隣接する。明らかに、主要ＩＣダイ１０２は、その裏側の表面積（概して第一の表面積と呼ばれる）により規定される、表面積の実装面積を含む。同様に、第二ＩＣダイ１０４の各々は、その底面の表面積により規定される、表面積の実装面積を含む。集合的に、第二ＩＣダイ１０４は集合した表面積の実装面積を提供する。図示されるように、第二ＩＣダイ１０４の集合した表面積の実装面積は、主要ＩＣダイ１０２の表面積の実装面積よりも小さい。つまり、第二ＩＣダイ１０４は、主要ＩＣダイ１０２の底面の表面積の一部内に実装される。一つまたは複数のダミーフィル１０６は、主要ＩＣダイ１０２の底面の表面積の第二の部分内に実装される。つまり、ダミーフィル１０６は、主要ＩＣダイ１０２の表面積の実装面積の、第二ＩＣダイにより占められていない部分内に実装される。明らかに、ダミーフィルは、主要ＩＣダイ１０２の表面積の実装面積の残りを必ずしも占めない。言い換えると、図１に示されるように、第二ＩＣダイ１０４とダミーフィル１０６との間には空間があってもよい。ダミーフィル１０６は、シリコンおよび／またはたとえば金属製基板などの他の材料により形成されてもよい。
【００１６】
ダミーフィル１０６と第二ＩＣダイ１０４の高さ（すなわち、上面と底面との間の距離）は、実質的に同一である。このようにして、ダミーフィル１０６および第二ＩＣダイ１０４の上面は、実装面１１８を形成する。つまり、熱抽出素子１１０は、ダミーフィル１０６および第二ＩＣダイ１０４の上面に熱的に接触する。たとえば、熱抽出素子１１０は、サーマルペーストを使用してそのような上面に実装されてもよい。
【００１７】
ダミーフィル１０６と第二ＩＣダイ１０４とは、主要ＩＣダイ１０２を熱的に熱抽出素子１１０に結合する。特に、ダミーフィル１０６は、主要ＩＣダイ１０２から熱抽出素子１１０のベース１０９への直接熱伝導する経路を提供する。加えて、ダミーフィル１０６は、（１）第二ＩＣダイ１０４と熱抽出素子１１０との間の接触面、（２）主要ＩＣダイ１０２と第二ＩＣダイ１０４との間の接触面、の間の熱拡散抵抗を低減する。言い換えると、ダミーフィル１０６は、そのようなダミーフィル１０６を有しない半導体装置と比較して、ダイを積層する適用例における接合点とパッケージとの熱抵抗を低減する。
【００１８】
ダミーフィル１０６、第二ＩＣダイ１０４および主要ＩＣダイ１０２は、成形材料１０８により封入されてもよい。成形材料１０８は、当該技術分野において公知の、パッケージＩＣに使用される任意の種類の成形材料を備えてもよい。いくつかの実施の形態では、成形材料１０８は、硬化された高分子樹脂系材料、熱可塑性材料、熱硬化性材料などを備える。成形材料１０８は、ダミーフィル１０６により満たされてもよい。
【００１９】
いくつかの実施の形態では、ダミーフィル１０６は、シリコン、または金属充填材（たとえば銅、アルミニウムなど）を含み、シリコンよりも大きいまたは同等の熱伝導率を有する同種の材料などの、熱伝導率の高い材料を含む。具体的な非限定的な実施の形態では、ダミーフィル１０６はダミーシリコンフィルを含む。一実施例では、ダミーシリコンフィルは、その上に形成された能動素子または受動素子を有さない。そのようなダミーシリコンフィルは、回路および導電性の相互接続を製造する費用を必要とせず、そのためより低コストの製造工程を使用して製造され得る。たとえば、ダミーシリコンフィルは、ＩＣダイのために使用されるウェハと比較してより低コストなウェハから製造されダイシングされてもよい（たとえば、ＩＣダイ用の１２インチのウェハに対して、ダミーシリコンフィル用のウェハを６インチまたは８インチとする）。
【００２０】
図２は、本発明の一つ以上の局面に従った半導体装置１０１の一部の例示的な実施の形態を示す断面図である。図２において、主要ＩＣダイ１０２の一部が、その上に実装された第二ＩＣダイ１０４およびダミーフィル１０６Ａ（ダミーフィル１０６の一つ）とともに示される。本実施の形態では、ダミーフィル１０６Ａは、シリコン基板２０２と熱接点２０４とを有するダミーシリコンフィルである。熱接点２０４はたとえば、少なくとも一つのバンプ接点などを含んでもよい。主要ＩＣダイ１０２から熱接点２０４を介してシリコン基板２０２へ、そして最終的には熱抽出素子１１０への熱伝導経路が確立される。他のダミーシリコンフィルが、半導体装置１０１の残りの部分のために同様に形成されてもよい。
【００２１】
図３は、本発明の一つ以上の局面に従った半導体装置１０１の一部の他の例示的な実施の形態を示す断面図である。図３において、主要ＩＣダイ１０２の一部が、その上に実装された第二ＩＣダイ１０４およびダミーフィル１０６Ｂ（ダミーフィル１０６の一つ）とともに示される。本実施の形態では、ダミーフィル１０６Ｂは、シリコン基板３０１を有するダミーシリコンフィルである。シリコン基板３０１は、その上に形成された少なくとも一つの受動素子を有する。そのようなダミーシリコンフィルは概して、特殊ダミーシリコンフィルと呼ばれる。いくつかの実施の形態では、回路がシリコン基板３０１に形成されてもよい（図示せず）。導電性の相互接続３０２の層もまた、シリコン基板３０１上に形成されてもよい。導電性の相互接続３０２および／または回路は、たとえば抵抗器、コンデンサ、誘導子またはこれらの任意の組合せなどの、一つ以上の受動素子３０４を形成するように構成されてもよい。これらの素子は、たとえばＲＦ／混成信号の合成を容易にするため、またはバイパスコンデンサとして作用するために使用されてもよい。
【００２２】
ダミーフィル１０６Ｂは、接点３０６を介して主要ＩＣダイ１０２上に実装される。接点３０６は、主要ＩＣダイ１０２とダミーフィル１０６Ｂとの間の熱的な接触を与える。加えて、接点３０６は、受動素子３０４と主要ＩＣダイ１０２内の電気回路との間の電気通信手段を提供してもよい。たとえば、主要ＩＣダイ１０２は、主要ＩＣダイ１０２の表側上の導電性の相互接続３１０に結合された一つ以上のダイ貫通ビア（ＴＤＶ）３１２を含み、これにより受動素子３０４と主要基板１０２上の電気回路との間の経路を設けてもよい。接点３０６は、受動素子３０４と第二ＩＣダイ１０４内の電気回路との間の電気通信手段を提供してもよい。たとえば、主要ＩＣダイ１０２の裏側の、接点３０６と第二ＩＣダイ１０４のバンプ接点１１２との間に、一つ以上の導体３０８が形成されてもよい。他のダミーシリコンフィルが、半導体装置１０１の残りの部分のために同様に形成されてもよい。
【００２３】
受動素子３０４は、種々の目的のために使用されてもよい。たとえば、受動素子３０４は、混成信号回路用に使用されてもよい。電源分配網のための減結合コンデンサを提供するために、シリコンフィルにコンデンサが形成されてもよい。ボンディングワイヤまたははんだボールを介してパッケージ基板１１６に接続されているオフチップコンデンサと異なり、ダミーシリコンフィル内の減結合コンデンサは、能動デバイスに直接取り付けられる。結果として、減結合コンデンサは、寄生抵抗がより少なく、オフチップコンデンサと比較してより優れた性能を与える。当該技術分野における当業者は、受動素子３０４が無数の他の目的のために使用されてもよいことを認識するであろう。
【００２４】
図４は、本発明の一つ以上の局面に従った半導体アセンブリの製造工程４００の例示的な実施の形態を図示する流れ図である。工程４００は、周知のＩＣ製造技術を使用して主要ＩＣダイが製造されるステップ４０２で開始する。特に、ＩＣの製造の間に、主要ＩＣダイのウェハが生産される。ウェハは刻み目を付けられ、主要ＩＣダイの複数の細長い片が得られてもよい。ステップ４０２は単一の主要ＩＣダイに関して広範囲に説明されるが、平行して方法４００を用いて多数の主要ＩＣダイが生産され加工されてもよいことが理解されるべきである。つまり、単一の主要ＩＣダイを加工するステップは、多数の主要ＩＣダイを加工することに拡張されてもよい。たとえば、複数の主要ＩＣダイが以下のステップにおいて同時に細長い片に加工されてもよい。
【００２５】
ステップ４０４において、少なくとも一つの第二ＩＣダイが、主要ＩＣダイ（または細長い片状の主要ＩＣダイの各々）のために製造される。単数または複数の第二ＩＣダイは、主要ＩＣダイと類似のＩＣ製造技術を使用して製造されてもよい。第二ＩＣダイは、製造後にウェハから個片化されてもよい。ステップ４０６において、第二ＩＣダイは、主要ＩＣダイ（または細長い片状の主要ＩＣダイの各々）上に実装される。上述された通り、第二ＩＣダイの底面が主要ＩＣダイの裏側に実装される。ステップ４０８において、少なくとも一つのダミーフィルが、主要ＩＣダイ（または細長い片状の主要ＩＣダイの各々）用に製造される。選択的なステップ４０９において、少なくとも一つの受動素子が各々のダミーフィル上に製造される。
【００２６】
ステップ４１０において、ダミーフィルが主要ＩＣダイ（細長い片状の主要ＩＣダイの各々）上に実装される。上述された通り、ダミーフィルの底面が主要ＩＣダイの裏側に実装される。ステップ４１２において、主要ＩＣダイ（または主要ＩＣダイの細長い片）は、成形材料で封入される。上述された通り、成形材料は、主要ＩＣダイ、第二ＩＣダイおよびダミーフィルを封入し、複合パッケージを製造する。選択的なステップ４１４において、主要ＩＣダイの細長い片が加工される場合、主要ＩＣダイは個片化され、個々の複合パッケージを生産してもよい。ステップ４１６において、主要ＩＣダイ（または複数の主要ＩＣダイ）がパッケージ基板（または多数のパッケージ基板）に実装されてもよい。ステップ４１８において、熱抽出素子が複合パッケージ（または複数の複合パッケージの各々）に実装されてもよい。
【００２７】
本発明の一つ以上の局面に従った例示的な実施の形態を以上述べたが、本発明の一つ以上の局面に従った他のおよび更なる実施の形態が、以下の特許請求の範囲およびその均等物により規定される本発明の範囲から逸脱することなく、考案されてもよい。ステップを一覧にする請求項は、それらのステップの順序を含まない。商標は、それぞれの所有者の所有物である。
【図１】
2011513994.tif 000003
【図２】
2011513994.tif 000004
【図３】
2011513994.tif 000005
【図４】
2011513994.tif 000006
【手続補正書】
【提出日】平成21年11月30日(2009.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一の表面を有する第一集積回路（ＩＣ）ダイと、
各々上面と底面とを有する少なくとも一つの付加的ＩＣダイと、を備え、前記少なくとも一つの付加的ＩＣダイの各々の前記底面は、前記第一ＩＣダイの前記第一の表面に実装され、さらに、
各々上面と底面とを有する少なくとも一つのダミーフィルを備え、前記少なくとも一つのダミーフィルの各々の前記底面は、前記少なくとも一つの付加的ＩＣダイに隣接して前記第一ＩＣダイの前記第一の表面に実装され、前記少なくとも一つのダミーフィルの各々の前記上面は、熱抽出素子に実装され、前記第一ＩＣダイを前記熱抽出素子に熱的に結合し、さらに、
前記熱抽出素子に熱的に接触するために形成された実装面を備え、前記実装面は、前記少なくとも一つの付加的ＩＣダイの各々と前記少なくとも一つのダミーフィルとの前記上面を含む、半導体装置。
【請求項２】
前記第一の表面は第一の表面積を有し、前記少なくとも一つの付加的ＩＣダイの各々は前記第一の表面積のうち第一の部分内に実装され、前記少なくとも一つのダミーフィルは前記第一の表面積のうち第二の部分内に実装される、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも一つのダミーフィルは、少なくとも一つのダミーシリコンフィルを含む、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記少なくとも一つのダミーシリコンフィルは、少なくとも一つの特殊ダミーシリコンフィルを含み、特殊ダミーシリコンフィルは各々その上に製造された少なくとも一つの受動素子を有する、請求項３に記載の半導体装置。
【請求項５】
前記少なくとも一つの特殊ダミーシリコンフィルの各々の前記少なくとも一つの受動素子は、抵抗器、コンデンサまたは誘導子の少なくとも一つを含む、請求項４に記載の半導体装置。
【請求項６】
前記第一ＩＣダイ、前記少なくとも一つの付加的ＩＣダイおよび前記少なくとも一つのダミーフィルを封入し、複合パッケージを形成する、成形材料をさらに備える、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第一ＩＣダイは、表側に対向する裏側を含み、前記第一の表面は前記裏側からなる、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記熱抽出素子は、前記少なくとも一つの付加的ＩＣダイが前記第一ＩＣダイと前記熱抽出素子との間にあるように、前記半導体装置に実装されたベースを有する、請求項１から請求項７のいずれかに記載の半導体装置。
【請求項９】
第一の表面を有する第一集積回路（ＩＣ）ダイを製造することと、
各々上面と底面とを有する少なくとも一つの付加的ＩＣダイを製造することと、
前記少なくとも一つの付加的ＩＣダイの各々の前記底面を前記第一ＩＣダイの前記第一の表面に実装することと、
各々上面と底面とを有する少なくとも一つのダミーフィルを製造することと、
前記少なくとも一つのダミーフィルの各々の前記底面を前記少なくとも一つの付加的ＩＣダイに隣接して前記第一ＩＣダイの前記第一の表面に実装することと、
前記少なくとも一つの付加的ＩＣダイの各々と前記少なくとも一つのダミーフィルとの前記上面に熱抽出素子を実装することと、を備える、半導体装置の製造方法。
【請求項１０】
前記第一の表面は第一の表面積を有し、前記少なくとも一つの付加的ＩＣダイの各々は前記第一の表面積のうち第一の部分内に実装され、前記少なくとも一つのダミーフィルは前記第一の表面積のうち第二の部分内に実装される、請求項９に記載の方法。
【請求項１１】
前記少なくとも一つのダミーフィルは、少なくとも一つのダミーシリコンフィルを含む、請求項９または請求項１０に記載の方法。
【請求項１２】
前記少なくとも一つのダミーフィルを製造することは、前記少なくとも一つのダミーシリコンフィルの少なくとも一つの特殊ダミーシリコンフィルの各々の上に少なくとも一つの受動素子を形成することを備える、請求項１１に記載の方法。
【請求項１３】
前記少なくとも一つの特殊ダミーシリコンフィルの各々の前記少なくとも一つの受動素子は、抵抗器、コンデンサまたは誘導子の少なくとも一つを含む、請求項１２に記載の方法。
【請求項１４】
前記第一ＩＣダイ、前記少なくとも一つの付加的ＩＣダイおよび前記少なくとも一つのダミーフィルを成形材料で封入し、複合パッケージを形成することと、
前記複合パッケージをパッケージ基板に取り付けることと、をさらに備える、請求項９から請求項１３のいずれかに記載の方法。
【請求項１５】
前記第一ＩＣダイは、表側に対向する裏側を含み、前記第一の表面は前記裏側からなる、請求項９から請求項１４のいずれかに記載の方法。
【国際調査報告】
2011513994.tif 000007
2011513994.tif 000008
2011513994.tif 000009