(57)【要約】高速ビデオシリアライザは、Ｘビットパラレル入力バスとＹビットパラレル出力バスとを有し、ＸおよびＹは、互いの倍数（例えば２）である。マルチプレクサは、入力バスと出力バスとの間に接続され、出力バス上の信号の周波数が入力バス上の周波数の倍数となるように動作させられる。回路は、出力バス上の信号と実質的に同期するクロック信号を提供する。高速ビデオデシリアライザもまた開示され、シリアライザおよびデシリアライザの動作方法も開示される。
2011517195.tif 000002
【特許請求の範囲】
【請求項１】
高速ビデオシリアライザであって、
Ｘビットパラレル入力バスおよびＹビットパラレル出力バスであって、ＸおよびＹは、互いの倍数である、Ｘビットパラレル入力バスおよびＹビットパラレル出力バスと、
該入力バスと該出力バスとの間に接続されたマルチプレクサであって、該マルチプレクサは、該出力バス上の信号の周波数が該入力バス上の信号の周波数の倍数となるように動作させられる、マルチプレクサと、
該出力バス上の信号と実質的に同期するクロック信号を提供する回路と
を含む、高速ビデオシリアライザ。
【請求項２】
前記出力バスは、低電圧ＣＭＯＳ互換シングルエンドラインを含む、請求項１に記載のビデオシリアライザ。
【請求項３】
Ｘは２０に等しく、Ｙは１０に等しい、請求項１に記載のビデオシリアライザ。
【請求項４】
クロック信号を提供する前記回路は、前記マルチプレクサに対する信号入力に応答する分配器と、該分配器に応答するプログラマブル遅延回路とを含む、請求項１に記載のビデオシリアライザ。
【請求項５】
前記分配器と前記プログラマブル遅延回路との間に接続された別のマルチプレクサをさらに含む、請求項１に記載のビデオシリアライザ。
【請求項６】
Ｘビットパラレル入力バス上の信号をＹビットパラレル出力バス上に多重化し、その結果、該出力バス上の信号の周波数が該入力バス上の信号の周波数の倍数となるようにすることと、
該出力バス上の信号と実質的に同期するクロック信号を生成することと
を含む、方法。
【請求項７】
前記クロック信号を生成することは、前記出力バス上の信号の周波数を前記入力バス上の信号の周波数に関係付ける倍数によって前記多重化することのために用いられるクロック信号を分配することと、該分配されたクロック信号をプログラマブルな量だけ遅延させることにより、該出力バス上の信号と実質的に同期する該クロック信号を提供することとを含む、請求項６に記載の方法。
【請求項８】
前記入力バス上の信号の周波数は、公称７４．２５ＭＨｚであり、前記出力バス上の信号の周波数は、公称１４８．５ＭＨｚであり、該出力バス上の信号と実質的に同期する前記クロック信号の周波数は、公称１４８．５ＭＨｚである、請求項６に記載の方法。
【請求項９】
前記出力バス上の信号の周波数は、前記入力バス上の信号の周波数の２倍であり、該出力バス上の信号と実質的に同期する前記クロック信号は、デュアルデータレート信号である、請求項６に記載の方法。
【請求項１０】
高速ビデオデシリアライザであって、
受信されたデータ信号に応答するＸビットパラレル入力バス、および、Ｙビットパラレル出力バスであって、ＸおよびＹは、互いの倍数である、Ｘビットパラレル入力バスおよびＹビットパラレル出力バスと、
該入力バス上の信号と実質的に同期するサンプリングクロックを受信および提供する回路と、
該入力バスに応答する分割器と、
該サンプリングクロックの正エッジ上のデータを検出する、該分割器に応答する第１のデータサンプリング回路と、
該サンプリングクロックの負エッジ上のデータを検出する、該分割器に応答する第２のデータサンプリング回路であって、該Ｙビットパラレル出力バスは、該第１のデータサンプリング回路および該第２のデータサンプリング回路に応答する、第２のデータサンプリング回路と
を含む、ビデオデシリアライザ。
【請求項１１】
前記第１のデータサンプリング回路および前記第２のデータサンプリング回路に応答する第３のデータサンプリング回路をさらに含み、前記Ｙビットパラレル出力バスは、該第３のデータサンプリング回路に応答する、請求項１０に記載のビデオデシリアライザ。
【請求項１２】
前記入力バスは、低電圧ＣＭＯＳ互換シングルエンドラインを含む、請求項１０に記載のビデオデシリアライザ。
【請求項１３】
Ｘは１０に等しく、Ｙは２０に等しい、請求項１０に記載のビデオデシリアライザ。
【請求項１４】
クロック信号を提供する前記回路は、受信器とプログラマブル遅延回路とをさらに含む、請求項１０に記載のビデオデシリアライザ。
【請求項１５】
高速ビデオデシリアライザの動作方法であって、
Ｘビットパラレル入力バスにおけるデータ信号を受信し、サンプリングクロックを受信することと、
該受信されたサンプリングクロックをプログラマブルな量だけ遅延させることにより、該入力バス上の信号と実質的に同期するクロック信号を生成することと、
該Ｘビットパラレル入力バスを２つのＸビット入力バスに分割することと、
該２つのＸビット入力バスのうちの一方における該サンプリングクロックの正エッジ上のデータを検出することと、
該２つのＸビット入力バスのうちの他方における該サンプリングクロックの負エッジ上のデータを検出することであって、Ｙビットパラレル出力バスは、該データ検出に応答し、ＸおよびＹは、互いの倍数である、ことと
を含む、方法。
【請求項１６】
前記出力バス上の信号の周波数は、公称７４．２５ＭＨｚであり、前記入力バス上の信号の周波数は、公称１４８．５ＭＨｚであり、該入力バス上の信号と実質的に同期する前記クロック信号の周波数は、公称１４８．５ＭＨｚである、請求項１５に記載の方法。
【請求項１７】
前記入力バス上の信号の周波数は、前記出力バス上の信号の周波数の２倍であり、該入力バス上の信号と実質的に同期する前記クロック信号は、デュアルデータレート信号である、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００８年４月４日に出願された、Ｈｉｇｈ−Ｓｐｅｅｄ  Ｖｉｄｅｏ  Ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  Ｄｅｓｅｒｉａｌｉｚｅｒと題する、同時係属中の米国出願第６１／０４２，４７１号に対する利益を主張し、その内容の全体は、あらゆる目的のために、参照により本明細書中に援用される。
【０００２】
（技術分野）
本明細書中に記載されている技術は、概して、デジタルオーディオ／ビデオ信号処理の分野に関する。より具体的には、本明細書は、高速ビデオシリアライザおよび高速ビデオデシリアライザを記載している。
【背景技術】
【０００３】
（背景）
今日、基板設計者がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に３Ｇｂ／ｓ  ＳＤＩを送信すること、または、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）から３Ｇｂ／ｓ  ＳＤＩを受信することを望む場合、基板設計者は２つの選択肢を有している。第１に、基板設計者は、例えばＸｉｌｉｎｘ  Ｖｉｒｔｅｘ  ５  ＦＰＧＡ（Ｒｏｃｋｅｔ  ＩＯ）上に含まれるような高速送受信器Ｉ／Ｏを用い得るか、または、ＦＰＧＡのＳｔｒａｔｉｘ  ＩＩ  ＧＸ  ｓｅｒｉｅｓ（Ａｌｔｅｒａ）上の高速送受信器を用い得る。第２に、基板設計者は、クロックおよびデータが１４８．５ＭＨｚで動作する２０ビットのパラレルインターフェースを用い得る。第１の選択肢は、高速送受信器のジッタ性能、これらの送受信器を用いるＦＰＧＡの高コスト、ＦＰＧＡ上の高速送受信器の数の制限に起因して、問題性がある。第２の選択肢は、以下の問題がある。その問題とは、（１）ＦＰＧＡ上で多数のＩ／Ｏを用いるという問題であって、多くの場合、ＦＰＧＡ設計は、それらがロジックを枯渇させる前にＩ／Ｏを枯渇させるので、Ｉ／Ｏが高価なものとなる、という問題、ならびに（２）パラレルインターフェースは多数のトレースを有するので、バックプレーンを横断すること、または、小型ドーターカードの設計が適切ではないという問題、をいう。
【０００４】
上述の問題に対処する２つの商業的に利用可能な製品は、Ｎａｔｉｏｎａｌ  ＳｅｍｉｃｏｎｄｕｃｔｏｒのＬＭＨ０３４０  ３Ｇｂ／ｓシリアライザおよびＬＭＨ０３４１  ３Ｇｂ／ｓデシリアライザである。これらの製品は、３Ｇｂ／ｓのシリアライゼーション機能およびデシリアライゼーション機能を提供し、２０ビットのシングルエンドインターフェースから５ビットの低電圧差動シグナリング（ＬＶＤＳ）インターフェースまでのシリアライザとＦＰＧＡとの間のパラレルバスを低減する。これは、シリアライザ、デシリアライザ、ＦＰＧＡの間のトレースの数を低減することにより、基板レイアウトを単純化する。ＬＶＤＳシグナリングスキームは、電磁干渉（ＥＭＩ）を低減し、その一方で、狭いパラレルバスは、単一の低コストＦＰＧＡが高速ビデオチャネルのより多くの数をサポートすることを可能にする。
【０００５】
Ｎａｔｉｏｎａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの製品は、（全部で１２個の必要なＦＰＧＡピンに対して）５つの差動ＬＶＤＳデータレーンおよび１つの差動ＬＶＤＳクロックレーンを含む。最大ＦＰＧＡピン速度は、６００Ｍｂ/ｓ（ＤＤＲピクセルクロック）であり、これは、ＦＰＧＡにおいて専用のＬＶＤＳレーンを用いることにより達成可能である。Ｎａｔｉｏｎａｌのデシリアライザは、デスクランブリングとワードアラインメントとを行わないので、ＦＰＧＡは、５ビットのバスを１０または２０ビットまでさらに逆多重化し得、そして、これらの動作を実行することにより、タイミング基準信号を検出し得る。さらに、Ｎａｔｉｏｎａｌのシリアライザは、ＳＭＴＰＥスクランブリングを行わないので、この動作は、（２０ビットから５ビットまでの）部分的なシリアライゼーションと共にＦＰＧＡにおいて行われなければならない。デシリアライザとＦＰＧＡとの間で基板上に過剰なスキューが存在する（＞１データワード）場合に、スクランブリングがなされたデータビットは、シリアライザの入力において乱れた順序で出現し得る。このミスアラインされたデータがデスクランブリングされるとき、出力は破損（ｃｏｒｒｕｐｔ）し得る。すなわち、ビデオ信号またはタイミング基準信号（ＴＲＳ）が抽出されないことがあり得る。よって、スキューは、レイアウトの間に、非常に注意深く管理されなければならない。ＬＶＤＳ  Ｉ／Ｏは、差動設計に起因して、生来的にＬＶＣＭＯＳよりもノイズに対する免疫性があり、低ＥＭＩを生成し、そして、トレースレイアウトは基板上で注意深く行われる。
【発明の概要】
【課題を解決するための手段】
【０００６】
（概要）
本明細書中に記載される改善は、シングルエンドインターフェースを介してデュアルデータレート（ＤＤＲ）で１０ビットのパラレルビデオデータを送信／受信する能力を有する、送信器／受信器（ＳＤＩシリアライザ／デシリアライザとしても公知）である。ＤＤＲクロックは、ＳＤＩデータ帯域幅が３Ｇｂ／ｓのときに用いられる。この場合、１０ビットパラレルデータレートは２９７Ｍｂ／ｓであり、ＤＤＲクロックの周波数は１４８．５ＭＨｚである。開示されるパラレルデータインターフェースの１つの利点は、送信器デバイスおよび受信器デバイスとビデオシステムにおけるＦＰＧＡとを接続するために必要なピンの数を低減するというところにある。パラレルバスはシングルエンドなので、必要なピンの総数は１１（１０ビットのデータ＋１ビットのピクセルクロック）である。ＦＰＧＡ設計ではしばしばピンが制限されているので、これは重要である。さらに、ＤＤＲピクセルクロックは、高駆動（ｈｉｇｈ−ｄｒｉｖｅ）ピクセルクロックを２９７ＭＨｚで動作させる必要性を回避するので、これは、電力消費、クロック駆動強度要求（ｃｌｏｃｋ  ｄｒｉｖｅ  ｓｔｒｅｎｇｔｈ  ｒｅｑｕｉｒｅｍｅｎｔ）、ノイズ生成を低減する。これは、より容易な基板ルーティングも可能にし、そして、より高価な速度等級を要求し得るＦＰＧＡ上で高速Ｉ／Ｏを用いることの必要性を回避する。図１は、ＤＤＲインターフェースがどのように動作するのかを示している。ピクセルクロックは、データレートの半分で送信され、インターリーブされたデータが、両方のクロックエッジ上で、受信器においてサンプリングされる。
【０００７】
一実施形態に従うと、高速ビデオシリアライザは、Ｘビットパラレル入力バスおよびＹビットパラレル出力バスを含み、ＸおよびＹは、互いの倍数（例えば２）である。マルチプレクサは、入力バスと出力バスとの間に接続され、出力バス上の信号の周波数が入力バス上の信号の周波数の倍数となるように動作させられる。回路は、出力バス上の信号と実質的に同期するクロック信号を提供する。
【０００８】
別の実施形態に従うと、高速ビデオデシリアライザが提供され、この高速ビデオデシリアライザは、受信されたデータ信号に応答するＸビットパラレル入力バス、および、Ｙビットパラレル出力バスを含む。ＸおよびＹは、互いの倍数（例えば２）である。回路は、入力バス上の信号と実質的に同期するサンプリングクロックを受信および提供する。分割器回路（ｓｐｌｉｔｔｅｒ  ｃｉｒｃｕｉｔ）は、入力バスに応答し、第１のデータサンプリング回路は、サンプリングクロックの正エッジ上のデータを検出するために、分割器回路に応答する。第２のデータサンプリング回路は、サンプリングクロックの負エッジ上のデータを検出するために、分割器回路に応答する。Ｙビットパラレル出力バスは、第１のデータサンプリング回路および第２のデータサンプリング回路に応答する。
【０００９】
開示されるシリアライザおよびデシリアライザの動作方法もまた開示される。
【図面の簡単な説明】
【００１０】
開示される改善が容易に理解され容易に実施されるようにするために、以下の図面に関連して、（例示を目的として、限定を目的とはせずに）開示される改善が記載される。
【図１】図１は、開示されるデュアルデータレートインターフェースがどのように動作するのかを示す。
【図２】図２は、本開示に従う、デュアルデータレートシリアライザの一実施形態のブロック図である。
【図３】図３は、本開示に従う、デュアルデータレートデシリアライザの一実施形態のブロック図である。
【図４】図４Ａおよび４Ｂは、開示されるシリアライザのための２つの潜在的位置を示すブロック図である。
【発明を実施するための形態】
【００１１】
（詳細な説明）
開示される改善は、パラレルＦＰＧＡインターフェースを僅か１１個のピンまで、すなわち、１０個のシングルエンドデータレーンおよび１個のシングルエンドＤＤＲクロックレーンまで、低減する。１４８．５ＭＨｚ  ＤＤＲクロックでの最大動作データレートは、２９７Ｍｂｐｓであり、これは、低コストのＦＰＧＡにおいて達成可能である。受信器はまた、ＳＭＴＰＥデスクランブリングおよびワードアラインメントを実行し得る（ことにより、タイミング基準信号を検出し得る）ので、ＦＰＧＡは、さらなるデシリアライゼーションまたはワードアライメントを伴わずに、データを即時に処理することができる。さらに、送信器はＳＭＴＰＥスクランブリングを実行するので、ＦＰＧＡは、スクランブリングステップを行う必要を伴わずに、１０ビットデータを出力することができる。送信器（シリアライザ）および受信器（デシリアライザ）の両方は、送信器の場合は設定／保持ウィンドウ（ｓｅｔｕｐ／ｈｏｌｄ  ｗｉｎｄｏｗ）を改変する能力を有し、受信器の場合は出力データ遅延にクロックする能力を有することにより、広範な基板レイアウトに適応する。
【００１２】
ＦＰＧＡに３ＧＢ／ｓ  ＳＤＩを送信すること、または、ＦＰＧＡから３ＧＢ／ｓ  ＳＤＩを受信することに関する問題に対する解決策とは対照的に、本明細書中に記載されている送信器デバイスおよび受信器デバイスは、（全部で１１個の必要なＦＰＧＡピンに対して）１０個のシングルエンドデータレーンおよび１個のシングルエンドクロックレーンを含む。最大ＦＰＧＡピン速度は、３００Ｍｂ／ｓ（ＤＤＲ）であり、これは、低コストのＦＰＧＡにおいてさえも達成可能である。受信器はまた、ＳＭＴＰＥでスクランブリングおよびワードアラインメントを実行するので、ＦＰＧＡは、さらなる逆多重化を伴わずに、パラレルデータを即時に処理することができる。送信器において、ＦＰＧＡは、さらなる部分的なシリアライゼーションまたはスクランブリングの必要性を伴わずに、１０ビットバス上でインターリーブされたパラレルデータを出力することができる。
【００１３】
本明細書中に記載される開示される改善の別の利点は、受信器とＦＰＧＡとの間で基板上に過剰なスキューが存在する（＞１データワード）場合に、ＦＰＧＡ内部のトレーニングアルゴリズムを用いることにより、ＴＲＳワードが依然として復元され得るということである。これは、データが、既にＴＲＳバウンダリにワードアラインされているということによる。開示されている改善のＩ／ＯはＮａｔｉｏｎａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの製品におけるレートの半分のレートで実行させられるので、開示されている改善は、より大きな基板レベルのスキューを許容し、そして、データに対して出力ピクセルクロックの位置をシフトさせる内部の遅延回路を用いることにより、スキューを補償することができる。
【００１４】
ＬＶＣＯＭＯＳ  Ｉ／Ｏは、ＬＶＤＳほどにはノイズに対する免疫性がなく、終端コンポーネントと同様に、より多くのデカップリングを必要とし得る。さらに、Ｉ／Ｏは３．３Ｖではなく１．８Ｖで作動することができ、これは助けとなるが、このスイッチングノイズは、ＥＭＩを制御することを困難にする。
【００１５】
開示されている改善の利点は、以下を含む。より少数のレーンが３Ｇｂ／ｓ  ＳＤＩ送信器まで延びること（図４Ａ参照）、または、より少数のレーンが３Ｇｂ／ｓ  ＳＤＩの外に延びること（図４Ｂ参照）である。とりわけ、ＬＶＣＭＯＳ互換インターフェースが、ＦＰＧＡと送信器／受信器との間のオンボードの終端を必要としないことである。デュアルデータレートピクセルクロックが、クロックＩ／Ｏセルがシングルデータレートの解決策と比較して半分の電力消費で動作することを可能にすることである。クロックを送信インターフェース上の出力データ遅延に調整する能力である。受信器インターフェース上で設定／保持ウィンドウをシフトさせる能力である。
【００１６】
例示的なデュアルデータレート送信インターフェース（シリアライザ）は、図２において示されている。
【００１７】
３Ｇｂ／ｓで動作するＳＤＩデータは、パラレルドメインにおいて、１４８．５Ｍｂ／ｓで動作する２０ビットインターフェースにマッピングされる。最終出力ステージは、デュアルデータレートモード（ＤＤＲモードまたはＤＤＲ＿ＤＡＴＡ）において、２０ビット入力バス１４を１０ビット出力バス１６に多重化するマルチプレクサ１２を有する。出力バス１６は、低電圧ＣＭＯＳ互換ラインを含む。出力ピクセルクロック（ＰＣＬＫ＿ＯＵＴ）は、２つの分配器（ｄｉｖｉｄｅｒ）１８によって分配されたマルチプレクサの出力クロック（ＯＵＴ＿ＣＬＫ）であり、インターリーブされたデータを出力マルチプレクサ１２の外にクロックするために用いられるものと同じクロックリーフから導出される。この実施形態において、ＯＵＴ＿ＣＬＫは、２９７ＭＨｚで内部で動作することに留意されたい。マルチプレクサ１２は、開示される機能を提供することが可能な任意のハードウェアを用いることにより実装され得る。
【００１８】
各データワード（２９７Ｍｂ／ｓで実行する）の周期は、３．３６７ｎｓである。これは、プロセス、電圧、温度にわたる、出力の保持および遅延（それぞれｔｏｈおよびｔｏｄ）の変動をあまり許容しないので、回路は、可能な限りＰＣＬＫ＿ＯＵＴおよびＤＤＲ＿ＤＡＴＡをバランスさせるように試みることにより、ＰＶＴにわたる遅延の変動を低減するように設計される。プログラマブル遅延回路２０が、必要に応じて、より精密な位相調整を可能にするためにＰＣＬＫ＿ＯＵＴ経路に配置されることにより、基板上のデータスキューを補償する。この調整は、１ピクセルクロック周期を十分に下回る解像度におけるものである。マルチプレクサ２２は、ＤＤＲの動作モードがアクティブであるかどうかに応じて、適切なクロックを選択する。マルチプレクサ２２は、開示されている機能を提供することが可能な任意のハードウェアを用いることにより実装され得る。
【００１９】
ＤＤＲ＿ＤＡＴＡのさらなるバッファリングは、バッファ２６、２８によって提供され、そして、ＰＣＬＫ＿ＯＵＴ経路における遅延回路を介して公称のデフォルト遅延にマッチさせるために行われる。この遅延は最小であるべきであり、バッファ遅延は非常に良く相関しているべきである。ＰＣＬＫ＿ＯＵＴおよびＤＤＲ＿ＤＡＴＡピンは、同じＩ／Ｏセルタイプを用いるので、出力バッファ２６、２８を介する遅延は、良くマッチされているべきであり、その結果ＰＣＬＫ＿ＯＵＴおよびＤＤＲ＿ＤＡＴＡは近くにアラインされる。
【００２０】
送信器に対する例示的なデュアルデータレート受信インターフェース（デシリアライザ）は、図３において示されている。
【００２１】
受信器３０に応答する１０ビットのＤＤＲ入力データバス３４は、受信器３２において受信された受信クロックの両方のエッジ上で動作する（図１参照）。入力データバス３４は、低電圧ＣＭＯＳ互換ラインを含む。入力データバス３４は、サンプラー３６によってクロックの正エッジ上で、および、サンプラー３８によって入力クロックの負エッジ上での両方で、送信器の受信インターフェースにおいて分割およびサンプリングされる。サンプラー３６および３８の後続には、同じクロックレートにおける第２のサンプリングステージ４０があるが、これは、クロックの正エッジ上で受信された１０ビットを時間サンプリングし、そして、クロックの負エッジ上で受信された１０ビットを時間サンプリングすることにより、クロックの正エッジ上で時間サンプリングされた２０ビットの内部データバス４２に送る。このように、図３に示されている２０ビットのデータバス４２は、受信された１０ビットのデータバス３４から再構成される。３６、３８、４０において提供されるサンプリングは、公知の任意のタイプのハードウェアによって提供され得る。
【００２２】
図３に示されている例示的な送信器ＤＤＲ受信インターフェースは、クロック経路においてプログラマブル遅延回路４４を含むことにより、基板上の広範な遅延スキューに適合し、一部の送信器のクロックおよびデータがアラインされることを保証する能力の欠如を補償し、完全にアラインされていない場合に、データは常にクロックを遅れさせる。このように、送信器の設定および保持ウィンドウは、システムにおける潜在的な保持時間の破綻を防ぐために移動させられ得る。この調整は、１ピクセルクロック周期を十分に下回る解像度におけるものである。この調整が用いられる場合、代償のうちの１つは、プログラマブル遅延調整回路によって導入され得るＰＶＴの変動に適応するための、受信インターフェースにおける設定および保持ウィンドウのサイズにおける増大である。
【００２３】
ＦＰＧＡと送信器／受信器との間で少ピン数データバスと接続することにより、本願の解決策は、低コストＦＰＧＡに対して可能であるのと同程度に速くデータを実行することを可能にし、そして、高価であるＦＰＧＡ上でのピンの使用を最小化することを可能にする。例示的なパラレルバスは、シングルエンドなので、必要なピンの総数は１１である（１０ビットのデータ＋１ビットのピクセルクロック）。さらに、ＤＤＲピクセルクロックで動作することは、２９７ＭＨｚにおいて高駆動ピクセルクロックを動作させる必要性を回避し、これは、電力消費、クロック駆動強度要求、ノイズ生成を低減する。これは、より容易な基板ルーティングをも可能にし、そして、より高価な速度等級を要求するＦＰＧＡ上で高速Ｉ／Ｏを用いることの必要性を回避する。さらに、ＬＶＣＭＯＳインターフェースを用いた設計もまた単純である。最後に、基板ルーティングは、送信器および受信器の追加的な能力、すなわち、ＤＤＲインターフェースに対して、設定／保持ウィンドウを変更する能力および出力データ遅延をクロックする能力のそれぞれにより、さらに単純化される。
【００２４】
本開示は、１つ以上の実施形態に関連して方法および装置を記載してきたが、多数の改変および変形が可能である。例えば、上記できさいされた方法の１つ以上のステップは、異なる順序で実行され得るが、依然として所望の結果を達成する。以下の特許請求の範囲は、このような改変および変形の全てを包含することが意図されている。
【図１】
2011517195.tif 000003
【図２】
2011517195.tif 000004
【図３】
2011517195.tif 000005
【図４】
2011517195.tif 000006
【国際調査報告】
2011517195.tif 000007
2011517195.tif 000008