(57)【要約】  （例えばシリコン）バイポーラデバイス（４０、１００、１００’）の高周波性能は、外部ベースコンタクト（４６）とコレクタ（４４、４４’、４４”）との間の容量結合（Ｃｂｃ）の低減により向上される。外部ベースコンタクト（４６）をコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てるように、製造中に誘電体突出部（４５３、４５３’）が作製される。誘電体突出部（４５３、４５３’）は、外部ベースコンタクト（４６）を真性ベース（４７２）に結合するトランジション領域（４６１）の下に位置する。デバイス製造中に、多層誘電体スタック（４５）が真性ベース（４７２）に隣接して形成され、真性ベース（４７２）から外部ベースコンタクト（４６）へのトランジション領域（４６１）を形成可能なアンダーカット領域（４５７、４５７’）の同時作製が可能にされる。キャビティ（４５７、４５７’）内に形成されたトランジション領域（４６１）が、それをコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てる誘電体突出部（４５３、４５３’）の上に位置することで、ベース−コレクタ接合容量（Ｃｂｃ）が低減される。デバイスのｆＭＡＸが有意に上昇される。
2011526073.tif 000002
【特許請求の範囲】
【請求項１】
基板上面まで延在するコレクタ領域を内部に有する半導体基板を用意する工程；
前記上面の上又は上方に多層誘電体を形成する工程；
前記多層誘電体上に外部ベースコンタクトを形成する工程；
前記外部ベースコンタクト及び前記多層誘電体を貫通して前記上面まで延在するトレンチを設ける工程；
前記トレンチに隣接し且つ前記外部ベースコンタクトの端部を超えて延在する前記多層誘電体の上側部分内に横方向キャビティをエッチングし、前記キャビティを前記コレクタ領域から離隔させる前記多層誘電体の下側部分を適所に残存させる工程；及び
前記トレンチ内で前記基板上に真性ベース領域を形成し、且つ、前記真性ベースと前記外部ベースコンタクトとを結合させ且つ前記多層誘電体の前記下側部分によって前記コレクタ領域から離隔された半導体トランジション領域で、前記キャビティを充填する工程；
を有する半導体デバイスを製造する方法。
【請求項２】
前記基板はシリコンを有する、請求項１に記載の方法。
【請求項３】
前記多層誘電体は酸化シリコン及び窒化シリコンを有する、請求項２に記載の方法。
【請求項４】
前記多層誘電体の前記上側部分及び前記下側部分は、異なるようにエッチング可能である、請求項１に記載の方法。
【請求項５】
前記多層誘電体の前記上側部分は酸化物を有し、前記多層誘電体の前記下側部分は窒化物を有する、請求項４に記載の方法。
【請求項６】
前記窒化物は約１０−１００ｎｍの範囲内の厚さを有する、請求項５に記載の方法。
【請求項７】
前記窒化物は少なくとも約２０ｎｍの厚さを有する、請求項５に記載の方法。
【請求項８】
前記多層誘電体は更に、当該多層誘電体の前記下側部分と前記コレクタ領域との間に酸化物層を有する、請求項５に記載の方法。
【請求項９】
前記多層誘電体の前記下側部分は、第１のエッチングレートを有する第１の誘電体を有し、前記多層誘電体の前記上側部分は、前記第１のエッチングレートより速い第２のエッチングレートを有する第２の誘電体を有する、請求項４に記載の方法。
【請求項１０】
前記第１の誘電体は熱成長された酸化シリコンであり、前記第２の誘電体は堆積された酸化シリコンである、請求項９に記載の方法。
【請求項１１】
外部ベースコンタクト；
真性ベース領域；
前記真性ベース領域と前記外部ベースコンタクトとを結合させる半導体トランジション領域；
前記真性ベース領域の下に位置し、前記トランジション領域の下に位置する外周部を有するコレクタ領域；及び
前記トランジション領域を少なくとも前記コレクタ領域の前記外周部から離隔させる誘電体突出部；
を有する半導体デバイス。
【請求項１２】
前記誘電体突出部は、窒化シリコン、酸化シリコン、又はこれらの組み合わせを有する、請求項１１に記載の半導体デバイス。
【請求項１３】
前記誘電体突出部は約５−１００ｎｍの範囲内の厚さを有する、請求項１１に記載の半導体デバイス。
【請求項１４】
前記誘電体突出部は少なくとも２０ｎｍの厚さを有する、請求項１１に記載の半導体デバイス。
【請求項１５】
前記誘電体突出部は、前記真性ベース領域を包含した半導体領域を横方向で実質的に囲んでいる、請求項１１に記載の半導体デバイス。
【請求項１６】
半導体基板を用意する工程；
前記半導体基板まで延在する中央部開口を有する外部ベースコンタクトを、前記半導体基板上に形成する工程；
前記中央部開口内で前記半導体基板上に真性ベース領域を設ける工程；
前記真性ベース領域と前記外部ベースコンタクトとの間に延在する半導体トランジション領域を、前記半導体基板上に形成する工程；
前記真性ベース領域の下に位置し、前記トランジション領域の下に位置する外周部を有するコレクタ領域を、前記半導体基板の内部又は上に設ける工程；及び
前記トランジション領域を少なくとも前記コレクタ領域の前記外周部から離隔させる誘電体突出部を、前記半導体基板の内部又は上に設ける工程；
を有する半導体デバイスを製造する方法。
【請求項１７】
前記誘電体突出部はディファレンシャルエッチングによって形成される、請求項１６に記載の方法。
【請求項１８】
前記誘電体突出部は、窒化物の誘電体及び酸化物の誘電体のディファレンシャルエッチングによって形成される、請求項１６に記載の方法。
【請求項１９】
前記真性ベース領域は、前記中央部開口内での前記半導体基板の内部又は上へのヘテロエピタキシャル成長によって形成される、請求項１６に記載の方法。
【請求項２０】
前記真性ベース領域は単結晶半導体を有し、前記外部ベースコンタクトは多結晶半導体を有し、前記真性ベース領域と前記外部ベースコンタクトとの間に延在する前記半導体トランジション領域は、少なくとも部分的に、前記外部ベースコンタクトからドーピングされる、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体デバイスに関し、より具体的にはバイポーラトランジスタを形成する方法及び構造に関する。
【背景技術】
【０００２】
例えば７７ＧＨｚ自動車レーダ帯域以上における動作といった超高周波動作では、非常に高いｆＭＡＸ（＞２５０ＧＨｚ）及び低い高周波ノイズを有するトランジスタが必要とされる。例えば９４＋ＧＨｚイメージング帯域といった一層高い周波数帯域は、より高性能のデバイスを必要とすることになる。ＩＩＩ−Ｖ族化合物を採用した半導体デバイスはこれらの非常に高い周波数帯域で有用であるが、そのようなデバイスは概して、望まれるよりも高価である。その他の複雑な電子機能との集積の容易性、及び低コストでの製造のためには、シリコンベースのソリューションが望ましい。自己整合（セルフアライン）エミッタに基づくシリコン−ゲルマニウム・ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、現状のデバイス性能限界が克服され得るとすれば、そのような非常に高周波のデバイスの潜在的な候補となる。例えば、外部ベースが真性ベースに接続する場合の外部ベースとコレクタ領域との間の結合容量Ｃｂｃは、現状では、望まれるものより大きく、全体的なデバイス性能を損ねている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、現行技術のこれら及びその他の限界を回避あるいは緩和するバイポーラトランジスタの構造及び製造方法が依然として望まれる。
【課題を解決するための手段】
【０００４】
一態様に従って、半導体デバイスを製造する方法が提供される。当該方法は、基板の上面まで延在するコレクタ領域を内部に有する半導体基板を用意する工程と、前記上面の上又は上方に多層誘電体を形成する工程と、前記多層誘電体上に外部ベースコンタクトを形成する工程と、前記外部ベースコンタクト及び前記多層誘電体を貫通して前記上面まで延在するトレンチを設ける工程と、前記トレンチに隣接し且つ前記外部ベースコンタクトの端部を超えて延在する前記多層誘電体の上側部分内に横方向キャビティをエッチングし、前記キャビティを前記コレクタ領域から離隔させる前記多層誘電体の下側部分を適所に残存させる工程と、前記トレンチ内で前記基板上に真性ベース領域を形成し、且つ、前記真性ベースと前記外部ベースコンタクトとを結合させ且つ前記多層誘電体の前記下側部分によって前記コレクタ領域から離隔された半導体トランジション領域で、前記キャビティを充填する工程とを有する。
【図面の簡単な説明】
【０００５】
本発明は、以下の詳細な説明を添付の図面に関連付けて読むことによって、より十分に理解されるであろう。図面において、似通った参照符号は同様あるいは類似の要素を指し示す。
【図１】不所望なベース−コレクタ結合容量Ｃｊｃがどのようにして生じ得るかを説明する、ヘテロ接合バイポーラトランジスタを模式的に示す断面図である。
【図２】本発明の一実施形態に従って、真性ベース領域の周囲が外部ベースコンタクトに結合される領域の下に誘電体突出部を設けることによって、図１の不所望なベース−コレクタ結合容量Ｃｊｃがどのようにして低減され得るかを説明する、ヘテロ接合バイポーラトランジスタを模式的に示す断面図である。
【図３】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図４】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図５】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図６】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図７】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図８】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図９】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１０】本発明の更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１１】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１２】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１３】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１４】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１５】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１６】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１７】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１８】本発明のより更なる実施形態に従った製造方法の一段階における、図２に類似した半導体デバイスの一部を模式的に示す断面図である。
【図１９】本発明のより一層更なる実施形態に従った、低減されたベース−コレクタ結合容量を有する半導体デバイスの製造方法を例示するフローチャートである。
【発明を実施するための形態】
【０００６】
以下の詳細な説明は、本質的に単なる例示であり、本発明、又は本発明の用途及び使用を限定するものではない。また、先述の技術分野、背景技術、又は以下の詳細な説明において明示あるいは暗示される如何なる理論も、制約を課す意図はない。
【０００７】
図示の単純化及び明瞭化のため、図面は一般的な構築手法を例示しており、周知の特徴及び技術の説明及び細部は、本発明をいたずらに不明瞭にしないよう、省略されることがある。また、図中の要素群は必ずしも縮尺通りに描かれていない。例えば、本発明の実施形態の理解を高める助けとなるよう、図中の一部の要素又は領域の寸法は、その他の要素又は領域に対して誇張されていることがある。
【０００８】
詳細な説明及び請求項中に“第１”、“第２”、“第３”及び“第４”などの用語が存在する場合、それらの用語は、同様の要素群を区別するために使用されていることがあり、必ずしも特定の順序又は時間順を記述するものではない。理解されるように、そのように使用される用語は適当な状況下で相互に入れ替え可能であり、ここで説明される本発明の実施形態は、例えば、ここで図示あるいは説明されるものとは異なる順序、向き及び並べ方にて行われることが可能である。また、用語“有する”、“含む”、“持つ”、及びそれらの如何なる変形も、非排他的な包含に及ぶものであり、要素群のリストを有するプロセス、方法、品目若しくは装置は、必ずしもそれらの要素群に限定されるものではなく、明示的に列挙されないその他の要素、又はそれらのプロセス、方法、品目若しくは装置に本来備わっているその他の要素を含み得る。用語“結合される”は、ここでは、電気的あるいは非電気的に直接的あるいは間接的に接続されることとして定義される。
【０００９】
図１は、例示的なヘテロ接合バイポーラトランジスタ２０の簡略化した断面模式図を示しており、不所望なベース−コレクタ結合容量Ｃｊｃがどのようにして生じ得るかを例示している。説明の便宜上、トランジスタ２０及び後述するデバイス４０、１００、１００’はシリコンｎｐｎトランジスタであると仮定し、これらのデバイス内の様々な半導体領域を、例として、この仮定に基づいて特定する。しかしながら、これは限定を意図するものではなく、当業者に理解されるように、反対導電型の半導体（ＳＣ）領域及び／又はその他の半導体材料の適切な代用によって、ここでの教示に従ったシリコン基板又はシリコン以外の基板上のｐｎｐ型及びその他の型の半導体デバイスが提供され得る。トランジスタ２０は好ましくは、基板２１（例えば、Ｐ型シリコン）を有し、基板２１内には、Ｎ＋埋込層（ＢＬ）領域２２、誘電体分離領域２３及びＮ型コレクタ領域２４、２４’、２４”が存在している。コレクタ領域２４”上には、例えば更なるコレクタ領域２７３（例えば、Ｎ型）、真性ベース領域２７２（例えば、Ｐ型）及びエミッタ領域２７１（例えば、Ｎ型）を有するヘテロ接合エピ領域２７がある。横方向で、誘電体層２５（例えば、酸化シリコン）がヘテロ接合領域２７を囲んでいる。ポリ半導体層２６（例えば、Ｐ＋シリコン）が誘電体層２５の上に位置し、外部ベースコンタクトを提供している。ベースコンタクトトランジション領域２６１が、外部ベースコンタクト２６を真性ベース領域２７２に結合させている。サイドウォール３１（例えば、窒化シリコン）を含む誘電体層２９（例えば、酸化シリコン）及び３０（例えば、窒化シリコン）が、外部ベースコンタクト２６を（例えば、Ｐ＋ポリシリコン）をエミッタコンタクト２８（例えば、Ｎ＋ポリシリコン）から分離している。高周波デバイスでは領域２６１及び２７３に用いられる高いドーピングレベルのため、ベース−コレクタ接合容量Ｃｊｃのかなりの部分は、真性ベース領域２７２の周囲でベースコンタクトトランジション領域２６１がコレクタ領域２４’、２４”と接触あるいは近接するところに生じる。ベース−コレクタ接合容量Ｃｊｃは、図１のデバイス２０のベース−コレクタ結合容量Ｃｂｃの主要な成分である。Ｃｊｃを最小化し、それによりＣｂｃをも最小化することが望ましい。図１のデバイス２０のＣｊｃ及びＣｂｃを、その他のデバイスの同様のキャパシタンスから区別するため、以下では、図１のデバイス２０のＣｊｃ及びＣｂｃを（Ｃｊｃ）２０及び（Ｃｂｃ）２０と称する表記法を用いる。その他のデバイスの容量Ｃｊｃ及びＣｂｃも同じ表記法に従い、すなわち、図２のデバイス４０では（Ｃｊｃ）４０及び（Ｃｂｃ）４０とし、図１０のデバイス１００では（Ｃｊｃ）１００及び（Ｃｂｃ）１００とし、図１８のデバイス１００’では（Ｃｊｃ）１００’及び（Ｃｂｃ）１００’とする。
【００１０】
図２は、本発明の一実施形態に従ったヘテロ接合バイポーラトランジスタ４０の簡略化した断面模式図を示しており、真性ベース領域４７２の周囲が外部ベースコンタクト４６に結合されるトランジション領域４６１の下に誘電体突出部４５３を設けることによって、図１の不所望なベース−コレクタ接合容量（Ｃｊｃ）２０及び結合容量（Ｃｂｃ）２０がどのようにして最小化され得るかを例示している。換言すれば、本開示に係る実施形態によれば、トランジション領域４６１は、下に位置するコレクタ領域４４’、４４”と有意にインタフェースあるいは接触せず、ここで更に説明する誘電体突出部４５３によってそれらから実質的に離隔される。説明の便宜上、トランジスタ４０及び後述するデバイス１００、１００’はシリコンｎｐｎトランジスタであると仮定し、これらのデバイス内の様々な半導体領域を、例として、この仮定に基づいて特定する。しかしながら、これは限定を意図するものではなく、当業者に理解されるように、反対導電型の半導体（ＳＣ）領域の適切な代用及び／又はシリコン若しくはその他の半導体材料の使用によって、ここでの教示に従ったシリコン又はその他の半導体基板上のｐｎｐ型及びその他の型の半導体デバイスが提供され得る。トランジスタ４０は基板４１（例えば、Ｐ型シリコン）を有し、基板４１内には、Ｎ＋埋込層（ＢＬ）領域４２、誘電体分離領域４３及びＮ型コレクタ領域４４、４４’、４４”が存在している。これらは、図１の要素又は領域２１、２２、２３、２４、２４’、２４”と類似している。コレクタ領域４４”上には、図１の領域２７３、２７２、２７１と類似した更なるコレクタ領域４７３（例えば、Ｎ型）、真性ベース領域４７２（例えば、Ｐ型）及びエミッタ領域４７１（例えば、Ｎ型）を有し且つ図１の領域２７と類似したヘテロ接合エピ領域４７がある。実質的に横方向で誘電体層４５（例えば、酸化物、窒化物、又はこれらの組み合わせ）がヘテロ接合領域４７を囲んでおり、誘電体層４５は、ここで更に説明するように、少なくとも２つのレイヤ部４５１、４５２と誘電体突出部４５３とを含んでいる。ポリ層４６（例えば、Ｐ＋）が誘電体層４５の上に位置し、外部ベースコンタクトを提供している。ベースコンタクトトランジション領域４６１が、外部ベースコンタクト４６を真性ベース領域４７２に結合させている。サイドウォール５１（例えば、窒化物）を含む誘電体層４９（例えば、酸化物）及び５０（例えば、窒化物）が、外部ベースコンタクト４６を（例えば、Ｐ＋）をエミッタコンタクト４８（例えば、Ｎ＋）から分離している。図２のレイヤ又は領域４１、４２、４３、４４、４４’、４４”、４５、４６、４６１、４７、４７１、４７２、４７３、４８、４９及び５０は概して、本開示に係る実施形態に関してここで説明する事項を除いて、図１のレイヤ又は領域２１、２２、２３、２４、２４’、２４”、２５、２６、２６１、２７、２７１、２７２、２７３、２８、２９及び３０と類似している。
【００１１】
図２のデバイス４０は、図１の誘電体層２５が、例えば望ましくは異なるエッチング特性を有する部分４５１、４５２を有する図２の誘電体マルチレイヤ４５で置換されている点で、図１のデバイス２０と異なる。レイヤ４５の部分４５２を位置４５５まで横方向にエッチバックすることで、真性ベース４７２の周囲且つ外部ベースコンタクト４６の内側の近位端４６３の下に、図１の領域２６１に類似したベースコンタクトトランジション領域４６１を形成し、それにより外部ベースコンタクト４６と真性ベース領域４７２とを橋渡しすることができる。レイヤ４５の部分４５１は、ベースコンタクトトランジション領域４６１の下に位置する誘電体突出部４５３を形成し、それにより、ベースコンタクトトランジション領域４６１がコレクタ領域４４”に接触あるいは近接することを防止する。部分４５１は、例えば図２の左半分に示すように、誘電体層４５２の実質的に全体の下に位置してもよいし、例えば図２の右半分に示すように、ヘテロエピ領域４７の付近でのみ誘電体層４５２の下に位置する局所的な層であってもよい。どちらの構成の有用である。望ましいことは、レイヤ４５１の部分４５３（すなわち、“誘電体突出部”４５３）がベースコンタクトトランジション領域４６１をコレクタ領域４４’、４４”から離隔させることである。更なる実施形態において、誘電体層４５は、異なるエッチング特性及び誘電特性を備えた３つ以上の誘電体を有するマルチレイヤであってもよい。好適な一実施形態において、誘電体突出部４５３は、例えば、窒化シリコン及び酸化シリコンの複合層である。これは、ベースコンタクトトランジション領域２６１がコレクタ領域２４’、２４”と周囲で接触する図１のデバイス２０とは異なる。望ましくは、誘電体突出部４５３は、誘電体突出部４５３を介してのベースコンタクトトランジション領域４６１とコレクタ領域４４’、４４”との間の誘電結合容量が、デバイス２０のベースコンタクトトランジション領域２６１とコレクタ領域２４’、２４”との間の接合容量より低くなるように、十分に厚い比較的低誘電率の材料で形成される。ベースコンタクトトランジション領域４６１とコレクタ領域４４’、４４”との間の誘電体突出部４５３の存在により、図２のデバイス４０の（Ｃｂｃ）４０は、図１のデバイス２０の（Ｃｂｃ）２０より実質的に小さくされることが可能である。これは大いに望ましいことである。
【００１２】
図３−１０は、本発明の更なる実施形態に従った様々な製造段階２０３−２１０における半導体デバイス１００の簡略化した断面模式図を示している。理解されるように、半導体デバイス１００は単なる例示であり、本発明は、ここでは具体的に図示あるいはその他の方法で開示しない数多くの異なる方法を用いて製造され得る。先ず、図３の製造段階２０３を参照するに、デバイス１００は半導体基板４１を含み得る。一実施形態において、基板４１はｐ型バルクシリコンウェハ又はｎ型バルクシリコンウェハを有し得る。異なる一実施形態において、基板４１は、例えばシリコン−ゲルマニウム、ゲルマニウム、ガリウム砒素、その他のＩＩＩ−Ｖ族化合物、ＩＩ−ＶＩ族化合物などのその他の半導体材料、有機及び無機の双方のその他の半導電性材料、並びにこれらの組み合わせを有し得る。他の一実施形態において、基板４１は、例えば第１の半導体層、第２の半導体層、及び第１の半導体層と第２の半導体層との間に配置された電気絶縁層を有する、半導体・オン・インシュレータ（ＳＯＩ）ウェハをし得る。用語“基板”及び“基板４１”は、ここでは、このような全ての変形例及び組み合わせを含むものとして用いられる。
【００１３】
一実施形態において、限定を意図するものではなくｎｐｎデバイスを形成する例として、基板４１はｐ型基板であり、高濃度にドープされたｎ型領域４２（例えば、埋込層（ＢＬ）領域）、より低濃度にドープされたｎ型コレクタ領域４４、及び中程度にドープされたｎ型領域４４’を含む。領域４２、４４、４４’は最終的に、バイポーラトランジスタ１００のコレクタ領域の一部を形成し、あるいは該コレクタ領域に結合されることになる。基板４１内に領域４２、４４、４４’（及び、図８の領域４４”）を形成する方法は、技術的に周知であり、ここでは更には説明しない。好ましくは誘電体材料の分離領域４３は、基板４１の一部内又は一部上に形成され、領域４２、４４、４４’の形成の前、最中又は後に設けられることができる。限定を意図するものではなく例として、領域４３はシャロー・トレンチ・アイソレーション（ＳＴＩ）法又はＬＯＣＯＳ（local  oxidation  of  silicon）法を用いて形成され得る。分離領域４３及び領域４２、４４、４４’の形成の前又は後に、半導体（ＳＣ）基板４１の表面４１１上に、例えば厚さ４５１１の下側部分又はレイヤ４５１と厚さ４５２１の上側部分又はレイヤ４５２とを有する誘電体マルチレイヤ４５が形成される。誘電体マルチレイヤ４５は、望ましくは電気絶縁層であり、如何なる数の周知技術によって形成されてもよい。非限定的な例は、熱酸化膜を成長させること、化学気相成長（ＣＶＤ）法又はその他の方法によって、例えば酸化物、窒化物及び／又は酸窒化物、又はその他の誘電体材料などの絶縁材料を堆積すること、ＴＥＯＳ（テトラエチルオルソシリケート）又はその他の反応剤を用いて形成される酸化膜を堆積すること、酸化物、窒化物、酸窒化物及び／又はその他の誘電体材料のスパッタリング又は蒸着、又は、これらの準備技術のうちの何れかを用いて、以上にて列挙した誘電体材料のうちの何れか１つ以上とその他の誘電体材料とを有する絶縁材料の組み合わせの成長及び／又は堆積を行うことである。酸化シリコン及び窒化シリコンは、誘電体マルチレイヤ４５に有用な材料の非限定的な例である。ここで説明している実施形態では、レイヤ４５１には窒化シリコンが好ましく、レイヤ４５２には酸化シリコンが好ましい。レイヤ４５１の厚さ４５１１は有益には、約１０−１００ｎｍ、より好都合には約２０−８０ｎｍの範囲内であり、好ましくは約４０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。レイヤ４５２の厚さ４５２１は有益には、約１０−１２０ｎｍ、より好都合には約４０−１００ｎｍの範囲内であり、好ましくは約７５ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。その後、レイヤ４５上に多結晶ＳＣ層４６が形成される。ｎｐｎデバイスでは、ポリ層４６は望ましくはＰ＋ドープされる。厚さ４６５は有益には、約２０−２００ｎｍ、より好都合には約５０−１５０ｎｍの範囲内であり、好ましくは約１２０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。ポリ層４６上に、例えば酸化シリコンの、厚さ４９１のレイヤ４９が形成される。厚さ４９１は有益には、約５−���００ｎｍ、より好都合には約１０−３０ｎｍの範囲内であり、好ましくは約１５ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。レイヤ４９上に、望ましくは、例えば窒化シリコンの、厚さ５０１のレイヤ５０が形成される。厚さ５０１は有益には、約２０−１５０ｎｍ、より好都合には約４０−１００ｎｍの範囲内であり、好ましくは約７０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。レイヤ５０上に、望ましくは、例えば酸化シリコンの、厚さ５２１のレイヤ５２が形成される。厚さ５２１は有益には、約５−１００ｎｍ、より好都合には約１０−３０ｎｍの範囲内であり、好ましくは約１５ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。レイヤ５２上に、望ましくは、例えば窒化シリコンの、厚さ５６１のレイヤ５６が形成される。厚さ５６１は有益には、約５−８０ｎｍ、より好都合には約１０−４０ｎｍの範囲内であり、好ましくは約２０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。レイヤ５６上に、望ましくは、例えば酸化シリコンの、厚さ５８１のレイヤ５８が形成される。厚さ５８１は有益には、約５−１００ｎｍ、より好都合には約１０−３０ｎｍの範囲内であり、好ましくは約１５ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。構造３０３が生じている。他の一実施形態において、レイヤ４５は、例えば窒化物層４５１の下に酸化物層（図示せず）を追加した多層誘電体スタックを有する。誘電体突出部４５３は、故に、異なる複数の誘電体材料の積層体を有することができる。更なる一実施形態において、レイヤ５６、５８は省略されてもよい。説明の便宜上、図３−５に関して以下では、レイヤ５６、５８が含まれていると仮定する。
【００１４】
図４の製造段階２０４にて、構造３０３がマスキングされ（例えば、フォトレジストを用いて）、横方向の広がり５３１のトレンチ５３がレイヤ４６、４９、５０、５２、５６及び５８を貫通するようにエッチングされ、レイヤ４５の中央部４５６が露出される。このようなレイヤ群をエッチングする手段は、技術的に周知であり、ここでは更には説明しない。異方性エッチングが好ましい。その後、レイヤ５８の残存部分上、トレンチ５３の側面５３２上、及びトレンチ５３内のレイヤ４５の露出された中央部４５６上に、厚さ５４１のレイヤ５４が、望ましくは等方的（コンフォーマル）に堆積され、あるいはその他の方法で形成される。レイヤ５４は望ましくは窒化シリコンであるが、その他の誘電体材料が用いられてもよい。厚さ５４１は有益には、約５−８０ｎｍ、より好都合には約１０−４０ｎｍの範囲内であり、好ましくは約２０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。構造３０４が生じている。図５の製造段階２０５にて、トレンチ５３の横方向外側でレイヤ５８上に位置するレイヤ５４の部分を除去し、且つトレンチ５３’内の中央部４５６を除去するように、レイヤ５４が望ましくは異方的にエッチングされ、それにより、側壁部分５４２が残される。側壁部分５４２は、図２の横方向スペーサ５１を形成し、以下ではそのようなものとして参照する。トレンチ５３’はトレンチ５３に対応するが、その幅が側壁スペーサ５１の厚さ５１１の２倍だけ減少されている。側壁スペーサ５１の厚さ５１１は実質的に、レイヤ５４の厚さ５４１に一致する。構造３０５が生じている。
【００１５】
図６の製造段階２０６にて、誘電体マルチレイヤ４５の中央部４５６がエッチングされ、トレンチ５３’内でＳＣ基板４１の表面４１１が局所的に露出される。トレンチ５３’内でのレイヤ４５２の、フッ酸（ＨＦ）溶液を用いた等方性エッチングと、それに続く、トレンチ５３’内でのレイヤ４５１の異方性エッチングとを行うことが好ましい。等方性エッチングは好ましくはレイヤ５８を除去し、異方性エッチングは好ましくはレイヤ５６とスペーサ５１の頂部とを除去する。異方性エッチングはまた、レイヤ５２の一部を除去してもよいし、除去しなくてもよい。異方性エッチングも用いられ得る。何れの構成も有用である。等方性エッチングはまた、スペーサ５１及びポリ層４６の下の位置４５５’まで延在するキャビティ４５７’を作り出すように、レイヤ４５２を横方向に部分的にエッチングすることができる。構造３０６が生じている。図７の製造段階２０７にて、ポリ層４６の下に位置するレイヤ４５２の部分が更に位置４５５まで横方向にエッチバックされ、横方向のアンダーカットキャビティ４５７が設けられる。この目的には等方性エッチングが有用である。望ましくは、製造段階２０６−２０７にてレイヤ４５２をエッチングするために用いられる試薬はレイヤ４５１を有意に攻撃せず、それにより、トレンチ５３’に隣接するポリ層（外部ベースコンタクト）４６の近位端４６３の下に位置する誘電体突出部４５３が形成される。キャビティ４５７は、製造段階２０６及び２０７のうちの何れか又は双方における等方性エッチングによって形成され得る。この段階で、レイヤ５２の如何なる残存部分も除去される。構造３０７が生じている。図８の製造段階２０８にて、トレンチ開口５３’内の表面４１１の下に、より高濃度にドープされたコレクタ領域４４”が形成される。イオン注入が領域４４”を形成する都合良い手法であるが、他の実施形態においてはその他のドーピング技術も用いられ得る。コレクタ領域４４”はまた、一部の更なる実施形態において、コレクタ領域４４内まで延在してもよい。他の実施形態において、より濃くドープされたレイヤ４４”は、より以前に形成されてもよいし、あるいは完全に排除されてもよい。レイヤ又は領域４４”が省略される場合、レイヤ４４’は一層濃くドープされてもよい。構造３０８が生じている。
【００１６】
図９の製造段階２０９にて、トレンチ５３’内の表面４１１上に、技術的に周知の手段を用いて、ヘテロ接合エピ領域４７が形成される。一実施形態において、領域４７は複合的なエピタキシャル層とし得る。非限定的な一例として、領域４７は、（ａ）表面４１１上にシリコンエピタキシャル層４７３を成長させ、（ｂ）レイヤ４７３上にＳｉＧｅＣ（シリコン−ゲルマニウム−カーボン）エピタキシャル層４７２を成長させ、且つ（ｃ）レイヤ４７２上にシリコンエピタキシャル層４７１を成長させるプロセスによって形成されることができる。この実施形態において、レイヤ４７１のみがドープされてもよいし、３つ全てのレイヤ４７１、４７２及び４７３がドープされてもよい。他の実施形態において、エピ領域４７は、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、ＳｉＧｅＣ、又はその他のエピタキシャル半導体材料の組み合わせによって形成された複合的なエピタキシャル層とし得る。また、望ましくは、エピ領域４７の形成中に、レイヤ（外部ベースコンタクト）４６の近位端４６３と接触する増強されたドーピングのトランジション領域４６１が形成される。一実施形態において、トランジション領域４６１は、エピ領域４７の形成中に形成され且つ多結晶層（外部ベースコンタクト）４６からの拡散によってドープされた多結晶領域である。他の一実施形態において、トランジション領域４６１は、レイヤ４７２からの拡散によってドープされた領域４７の一部である。ヘテロ接合エピ領域４７は、コレクタ領域４４”と接触するコレクタ領域４７３と、真性ベース領域４７２と、エミッタ領域４７１とをスタック状の構成にて有する。エピ領域４７を成長させる過程で、ベースコンタクトトランジション領域４６１は図８のキャビティ４５７を実質的に充填し、真性ベース領域４７２を外部ベースコンタクト４６に電気的に結合させる。真性ベース領域４７２は一般に高品質の単結晶である。外部ベースコンタクト４６は好ましくはポリであるため、ベースコンタクトトランジション領域４６１は、単結晶の真性ベース領域４７２と多結晶層（外部ベースコンタクト）４６との間の緩衝（バッファ）領域を提供する。トランジション領域４６１はまた、一般的に、高濃度ドープされた外部ベースコンタクト４６の外方拡散によって、真性ベース領域４７２より高濃度にドープされることができる。構造３０９が生じている。図１０の製造段階２１０にて、エミッタ領域４７１に接触するようにトレンチ５３’内に延在するエミッタコンタクト４８（例えば、Ｎ＋ドープトポリシリコン）が設けられる。構造３１０及びデバイス１００が得られる。誘電体突出部４５３がベースコンタクトトランジション領域４６１とコレクタ領域４４’、４４”との間に低い誘電容量を形成するので、図１０のデバイス１００のキャパシタンス（Ｃｂｃ）１００は、図１のデバイス２０の（Ｃｂｃ）２０と比較して低減される。これは大いに望ましいことである。なお、（Ｃｂｃ）２０に対して（Ｃｂｃ）１００を低減することにおける図３−１０の方法及びデバイス構造の効果に関しては、更に後述する。
【００１７】
図１１−１８は、本発明のより更なる実施形態に従った様々な製造段階２１１−２１８における半導体デバイス１００’の一部の簡略化した断面模式図を示している。理解されるように、半導体デバイス１００’は単なる例示であり、本発明は、ここでは具体的に図示あるいはその他の方法で開示しない数多くの異なる方法を用いて製造され得る。図１１−１８においては、図３−１０においてと同様のレイヤ、領域及び厚さを参照するために図３−１０においてと同様の参照符号を用いる。また、図３−１０に関してのそれらの説明をここに援用する。先ず、図１１の製造段階２１１を参照するに、デバイス１００’は半導体基板４１を含み得る。限定を意図するものではなくｎｐｎデバイスを形成する例として、基板４１はｐ型基板であり、高濃度にドープされたｎ型領域４２（例えば、埋込層（ＢＬ）領域）、より低濃度にドープされたｎ型コレクタ領域４４、及び中程度にドープされたｎ型領域４４’を含む。領域４２、４４、４４’は最終的に、バイポーラトランジスタ１００’のコレクタ領域の一部を形成し、あるいは該コレクタ領域に結合されることになる。基板４１内に領域４２、４４、４４’（及び、図１６の領域４４”）を形成する方法は、技術的に周知であり、ここでは更には説明しない。好ましくは誘電体材料の分離領域４３は、基板４１の一部内又は一部上に形成され、領域４２、４４、４４’の形成の前、最中又は後に設けられることができる。分離領域４３及び領域４２、４４、４４’の形成の前又は後に、半導体（ＳＣ）基板４１の表面４１１上に、誘電体二重層４５’が形成される。誘電体二重層４５’は望ましくは、ＳＣ基板４１の表面４１１’上の部分４５１’と、部分４５１’上に位置し且つ分離領域４３上に延在する部分４５２’との２つの部分を有する。誘電体二重層４５’は、望ましくは低誘電容量を有する電気絶縁層であり、如何なる数の周知技術によって形成されてもよい。非限定的な例は、熱酸化膜を成長させること、化学気相成長（ＣＶＤ）法又はその他の方法によって、例えば酸化物、窒化物及び／又は酸窒化物、又はその他の誘電体材料などの絶縁材料を堆積すること、ＴＥＯＳ（テトラエチルオルソシリケート）又はその他の反応剤を用いて形成される酸化膜を堆積すること、酸化物、窒化物、酸窒化物及び／又はその他の誘電体材料のスパッタリング又は蒸着、又は、これらの準備技術のうちの何れかを用いて、以上にて列挙した誘電体材料のうちの何れか１つ以上とその他の誘電体材料とを有する絶縁材料の組み合わせの成長及び／又は堆積を行うことである。酸化シリコン及び窒化シリコンは、誘電体二重層４５’に有用な材料の非限定的な例である。ここで説明している実施形態では、部分４５１’には熱成長された酸化シリコンが好ましく、部分４５２’にはＣＶＤによる酸化シリコンが好ましい。部分４５１’の厚さ４５１１’は有益には、約５−１００ｎｍ、より好都合には約１０−８０ｎｍの範囲内であり、好ましくは少なくとも約２０ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。図１１−１３の酸化物層４５１’は、図３−１０の窒化物層４５１より低い誘電率を有する。故に、同一のＣｂｃで、レイヤ４５１’はレイヤ４５１より薄く形成されてもよい。代替的に、同一の誘電体突出部４５３、４５３’厚さでは、レイヤ４５１’はより低い結合容量Ｃｂｃを提供することになる。部分４５２’の厚さ４５２１’は有益には、約２０−１２０ｎｍ、より好都合には約４０−１００ｎｍの範囲内であり、好ましくは約７５ｎｍであるが、所望のデバイス特性に応じて、より厚い、あるいはより薄いレイヤも用いられ得る。酸化物領域４５２’は好ましくは、ＴＥＯＳを用いて形成される。その後、レイヤ４５’上に多結晶ＳＣ層４６が形成される。ポリ層４６上に、例えば酸化シリコンの、厚さ４９１のレイヤ４９が形成される。レイヤ４９上に、望ましくは、例えば窒化シリコンの、厚さ５０１のレイヤ５０が形成される。レイヤ５０上に、望ましくは、例えば酸化シリコンの、厚さ５２１のレイヤ５２が形成される。厚さ４６１、４９１、５０１及び５２１は概して、図３−１０に関連して説明したようにされる。図３−５中のレイヤ５６及び５８と同種のレイヤは、この実施形態においては望ましくは省略される。構造３１１が生じている。
【００１８】
図１２の製造段階２１２にて、図３−１０に関連して既に説明したのと概して同様にして、構造３１１がマスキングされ（例えば、フォトレジストを用いて）、横方向の広がり５３１のトレンチ５３がレイヤ４６、４９、５０及び５２を貫通するようにエッチングされ、レイヤ４５の中央部４５６が露出される。その後、レイヤ５２の残存部分上、トレンチ５３の側面５３２上、及びトレンチ５３内のレイヤ４５２’の露出された中央部４５６上に、厚さ５４１のレイヤ５４（既に説明）が、望ましくは等方的（コンフォーマル）に堆積され、あるいはその他の方法で形成される。レイヤ５４は望ましくは窒化シリコンであるが、その他の誘電体材料が用いられてもよい。構造３１２が生じている。図１３の製造段階２１３にて、トレンチ５３の横方向外側でレイヤ５２上に位置するレイヤ５４の部分を除去し、且つトレンチ５３’内の中央部４５６を除去するように、レイヤ５４が望ましくは異方的にエッチングされ、それにより、側壁部分５４２が残される。側壁部分５４２は、図１３の横方向スペーサ５１を形成し、以下ではそのようなものとして参照する。トレンチ５３’はトレンチ５３に対応するが、その幅が側壁スペーサ５１の厚さ５１１の２倍だけ減少されている。側壁スペーサ５１の厚さ５１１は実質的に、レイヤ５４の厚さ５４１に一致する。構造３１３が生じている。
【００１９】
図１４の製造段階２１４にて、誘電体二重層４５’の中央部４５６がエッチングされ、トレンチ５３’内でＳＣ基板４１の表面４１１’が局所的に露出される。異方性エッチングが好ましい。これはまた、一般的に、トレンチ５３’の横方向外側のレイヤ５２の残存部分を除去し、且つ、レイヤ５０の一部を除去してもよいし、除去しなくてもよい。何れの構成も有用である。構造３１４が生じている。図１５の製造段階２１５にて、ポリ層４６の下に位置するレイヤ４５２’の部分が位置４５５’まで横方向にエッチバックされ、アンダーカットキャビティ４５７’が設けられる。この目的には、フッ酸（ＨＦ）溶液を用いる等方性エッチングが有用である。部分４５１’は好ましくは熱酸化膜で形成され、且つ部分４５２’は好ましくはＴＥＯＳ  ＣＶＤ酸化膜で形成されているので、部分４５２’はＨＦ内で部分４５１’より遙かに速くエッチバックされ、それにより、トレンチ５３’に隣接するポリ層（外部ベースコンタクト）４６の近位端４６３の下に位置する部分４５１’の残存部分から、誘電体突出部４５３’が形成される。構造３１５が生じている。代替的な一実施形態において、製造段階２１４での異方性エッチングは省略されてもよい。その場合、製造段階２１５での等方性ＨＦエッチングが、トレンチ５３’の横方向外側のレイヤ５２と、誘電体多層レイヤ４５’の中央部４５６（トレンチ５３’内でＳＣ基板４１の表面４１１’を露出させる）と、アンダーカットキャビティ４５７’を提供するように位置４５５’まで横方向にエッチバックされるポリ層４６の下に位置するレイヤ又は部分４５２’の部分とを除去する。図１６の製造段階２１６にて、トレンチ開口５３’内の表面４１１’の下に、より高濃度にドープされたコレクタ領域４４”が形成される。イオン注入が領域４４”を形成する都合良い手法であるが、他の実施形態においてはその他のドーピング技術も用いられ得る。コレクタ領域４４”はまた、一部の更なる実施形態において、コレクタ領域４４内まで延在してもよい。他の一実施形態において、より濃くドープされたコレクタ領域４４”は、より以前に形成されてもよいし、あるいは完全に排除されてもよい。その場合、領域又はレイヤ４４’は一層濃くドープされてもよい。構造３１６が生じている。図１７の製造段階２１７にて、図３−１０に関連して説明したのと同様にして且つ同じ目的で、トレンチ５３’内の表面４１１’上にヘテロ接合エピ領域４７が形成される。ヘテロ接合エピ領域４７は、コレクタ領域４４”と接触するコレクタ領域４７３と、真性ベース領域４７２と、エミッタ領域４７１とをスタック状の構成にて有する。エピ領域４７を成長させる過程で、ベースコンタクトトランジション領域４６１がキャビティ４５７’内に形成され、真性ベース領域４７２を外部ベースコンタクト４６に電気的に結合させる。構造３１７が生じている。図１８の製造段階２１８にて、エミッタ領域４７１に接触するようにトレンチ５３’内に延在するエミッタコンタクト４８（例えば、Ｎ＋ドープトポリシリコン）が設けられる。構造３１８及びデバイス１００’が得られる。誘電体突出部４５３’がベースコンタクトトランジション領域４６１とコレクタ領域４４’、４���”との間に低い誘電容量を形成するので、図１８のデバイス１００’のキャパシタンス（Ｃｂｃ）１００’は、図１のデバイス２０の（Ｃｂｃ）２０と比較して低減される。これは大いに望ましいことである。なお、（Ｃｂｃ）２０に対して（Ｃｂｃ）１００’を低減することにおける図１１−１８の方法及びデバイス構造の効果に関しては、更に後述する。
【００２０】
図１のデバイス２０の（Ｃｂｃ）２０と比較してデバイス４０、１００及び１００’の（Ｃｂｃ）４０、（Ｃｂｃ）１００及び（Ｃｂｃ）１００’を低減することにおける図２−１８の方法及びデバイス構造の効果を、シミュレーションによって評価した。最初に、ベース−コレクタ結合容量全体に対する周辺ベース−コレクタ結合容量Ｃｂｃの寄与分を決定したところ、ベース−コレクタ結合容量全体のほぼ最大の単一成分であること、すなわち、ベース−コレクタ結合容量全体の約３５−６０％であることが見出された。なお、正確な量は、検討される具体的なジャンクションの幾何学構成及びドーピングに依存する。そして、レイヤ４５２が窒化シリコンである場合について、Ｃｂｃの変化を、例えば、図３−１１の構造の誘電体突出部４５３の厚さの関数として評価した。有益には約２０ｎｍ以上、より好都合には約３０ｎｍ以上、好ましくは４０ｎｍ以上の誘電体突出部４５３を提供するレイヤ４５１の厚さ４５１１で、図１のデバイス２０で予期されるものと比較して２０−３０％のＣｂｃ低減が得られることが見出された。これは、ベース−コレクタ結合容量における非常に有意な低減であり、それだけでおよそ１２−２０％のｆＭＡＸの上昇をもたらすものと予期される。ここで、ｆＭＡＸは、ユニラテラル電力利得が１に等しくなる周波数として定義される。これはまた、発振の最大周波数、電力利得性能指数とも呼ばれている。この１２−２０％のｆＭＡＸの上昇は、デバイス性能における非常に有意な向上であり、先に特定した高周波数範囲及びそれを超える周波数範囲までシリコンベースデバイスの適用可能性を拡大することを可能にするものと考えられる。
【００２１】
図１９は、本発明のより一層更なる実施形態に従った、低減されたベース−コレクタ結合容量Ｃｂｃを有する半導体デバイス（例えば、４０、１００、１００’）の製造方法５００のフローチャートを例示している。方法５００は、ＳＴＡＲＴ５０２にて開始し、ステップ５０４にて、基板４１の上面４１１、４１１’まで延在するコレクタ領域４４、４４’（及び、一部の実施形態においては４４”）を内部に有する半導体（ＳＣ）基板４１が用意される。なお、領域４４及び／又は４４’は、ここで使用されるままの“コレクタ領域”を有し、更なるコレクタ領域４４”は、様々なその他のレイヤが表面４１１、４１１’に形成される前又は後に設けられ得る。図３−１８に示した実施形態において、更なるコレクタ領域４４”はトレンチ５３が形成された後に設けられているが、他の実施形態においては、更なるコレクタ領域４４”はその他の製造プロセス段階において設けられてもよいし、全く設けられないこともある。方法５００はこれら及びその他の変形を含むことが意図される。方法ステップ５０６にて、上面４１１、４１１’の上又は上方に、多層誘電体４５、４５’が形成される。方法ステップ５０８にて、多層誘電体４５、４５’上に、外部ベースコンタクト（層）４６が形成される。方法ステップ５１０にて、外部ベースコンタクト（層）４６及び多層誘電体４５、４５’を貫通してＳＣ基板４１の上面４１１、４１１’まで延在するトレンチ５３が設けられる。方法ステップ５１２にて、トレンチ５３に隣接し且つ外部ベースコンタクト４６まで延在する多層誘電体４５の上側部分（４５２、４５２’）内にキャビティ４５７、４５７’がエッチングされ、キャビティ４５７、４５７’をコレクタ領域４４、４４’（及び４４”）から離隔させる多層誘電体４５の下側部分４５１、４５１’が適所に残される。具体的には、適所に残される多層誘電体４５の下側部分４５１、４５１’は、ここで説明した突出部４５３、４５３’を含む。方法ステップ５１４にて、トレンチ５３内で基板４１上に真性ベース領域４７２が形成されるとともに、真性ベース４７２と外部ベースコンタクト（層）４６とを結合させ且つ多層誘電体４５の下側部分４５１、４５１’によってコレクタ領域４４、４４’（及び４４”）から離隔された半導体（ＳＣ）トランジション領域４６１で、キャビティ４５７、４５７’が充填される。そして、方法５００はＥＮＤ（終了）５１６へと進む。
【００２２】
第１の実施形態によれば、基板（４１）の上面（４１１、４１１’）まで延在するコレクタ領域（４４、４４’、４４”）を内部に有する半導体基板（４１）を用意する工程（５０４）と、前記上面（４１１、４１１’）の上又は上方に多層誘電体（４５）を形成する工程（５０６）と、前記多層誘電体（４５）上に外部ベースコンタクト（４６）を形成する工程（５０８）と、前記外部ベースコンタクト（４６）及び前記多層誘電体（４５）を貫通して前記上面（４１１、４１１’）まで延在するトレンチ（５３）を設ける工程（５１０）と、前記トレンチ（５３）に隣接し且つ前記外部ベースコンタクト（４６）の端部（４６３）を超えて延在する前記多層誘電体（４５）の上側部分（４５２、４５２’）内に横方向キャビティ（４５７、４５７’）をエッチングし、前記キャビティ（４５７、４５７’）を前記コレクタ領域（４４、４４’）から離隔させる前記多層誘電体（４５）の下側部分（４５１、４５１’）を適所に残存させる工程（５１２）と、前記トレンチ（５３）内で前記基板（４１）上に真性ベース領域（４７２）を形成し、且つ、前記真性ベース（４７２）と前記外部ベースコンタクト（４６）とを結合させ且つ前記多層誘電体（４５）の前記下側部分（４５１、４５１’）によって前記コレクタ領域（４４、４４’）から離隔された半導体トランジション領域（４６１）で、前記キャビティ（４５７、４５７’）を充填する工程（５１４）と、を有する半導体デバイス（４０、１００、１００’）を製造する方法（５００）が提供される。具体的には、適所に残存される前記多層誘電体（４５）の下側部分（４５１、４５１’）は突出部（４５３、４５３’）を含む。更なる一実施形態によれば、前記基板（４１）はシリコンを有する。より更なる一実施形態によれば、前記多層誘電体（４５）は酸化シリコン及び窒化シリコンを有する。一層更なる一実施形態によれば、前記多層誘電体（４５）の前記上側部分（４５２）及び前記下側部分（４５１）は、異なるようにエッチング可能である。より一層更なる一実施形態によれば、前記多層誘電体（４５）の前記上側部分（４５２）は酸化物を有し、前記多層誘電体（４５）の前記下側部分（４５１）は窒化物を有する。更により一層更なる一実施形態によれば、前記窒化物は約１０−１００ｎｍの範囲内の厚さを有する。他の一実施形態によれば、前記窒化物は少なくとも約２０ｎｍの厚さを有する。更なる他の一実施形態によれば、前記多層誘電体（４５）は更に、当該多層誘電体（４５）の前記下側部分（４５１）と前記コレクタ領域（４４、４４’、４４”）との間に酸化物層を有する。より更なる他の一実施形態によれば、前記多層誘電体（４５）の前記下側部分（４５１）は、第１のエッチングレートを有する第１の誘電体を有し、前記多層誘電体（４５）の前記上側部分（４５２）は、前記第１のエッチングレートより速い第２のエッチングレートを有する第２の誘電体を有する。一層更なる他の一実施形態によれば、前記第１の誘電体は熱成長された酸化シリコンであり、前記第２の誘電体は堆積された酸化シリコンである。
【００２３】
第２の実施形態によれば、外部ベースコンタクト（４６）と、真性ベース領域（４７２）と、前記真性ベース領域（４７２）と前記外部ベースコンタクト（４６）とを結合させる半導体トランジション領域（４６１）と、前記真性ベース領域（４７２）の下に位置し、前記トランジション領域（４６１）の下に位置する外周部（４４１）を有するコレクタ領域（４４、４４’、４４”）と、前記トランジション領域（４６１）を少なくとも前記コレクタ領域（４４、４４’、４４”）の前記外周部（４４１）から離隔させる誘電体突出部（４５３、４５３’）とを有する半導体デバイス（４０、１００、１００’）が提供される。更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）は、窒化シリコン、酸化シリコン、又はこれらの組み合わせを有する。より更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）は約５−１００ｎｍの範囲内の厚さを有する。一層更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）は少なくとも２０ｎｍの厚さを有する。より一層更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）は、前記真性ベース領域（４７２）を包含した半導体領域（４７）を横方向で実質的に囲んでいる。
【００２４】
第３の実施形態によれば、  半導体基板（４１）を用意する工程と、前記半導体基板（４１）まで延在する中央部開口（５３、５３’）を有する外部ベースコンタクト（４６）を、前記半導体基板（４１）上に形成する工程と、前記中央部開口（５３、５３’）内で前記半導体基板（４１）上に真性ベース領域（４７２）を設ける工程と、前記真性ベース領域（４７２）と前記外部ベースコンタクト（４６）との間に延在する半導体トランジション領域（４６１）を、前記半導体基板（４１）上に形成する工程と、前記真性ベース領域（４７２）の下に位置し、前記トランジション領域（４６１）の下に位置する外周部（４４１）を有するコレクタ領域（４４、４４’、４４”）を、前記半導体基板（４１）の内部又は上に設ける工程と、前記トランジション領域（４６１）を少なくとも前記コレクタ領域（４４、４４’、４４”）の前記外周部（４４１）から離隔させる誘電体突出部（４５３、４５３’）を、前記半導体基板（４１）の内部又は上に設ける工程とを有する半導体デバイス（４０、１００、１００’）を製造する方法が提供される。更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）はディファレンシャルエッチングによって形成される。より更なる一実施形態によれば、前記誘電体突出部（４５３、４５３’）は、窒化物の誘電体及び酸化物の誘電体のディファレンシャルエッチングによって形成される。一層更なる一実施形態によれば、前記真性ベース領域（４７２）は、前記中央部開口（５３、５３’）内での前記半導体基板（４１）の内部又は上へのヘテロエピタキシャル成長によって形成される。より一層更なる一実施形態によれば、前記真性ベース領域（４７２）は単結晶半導体を有し、前記外部ベースコンタクト（４６）は多結晶半導体を有し、前記真性ベース領域（４７２）と前記外部ベースコンタクト（４６）との間に延在する前記半導体トランジション領域（４６１）は、少なくとも部分的に、前記外部ベースコンタクト（４６）からドーピングされる。
【００２５】
特定の実施形態を参照して本発明を説明したが、当業者に理解されるように、本発明の精神及び範囲を逸脱することなく、様々な変形が為され得る。従って、本発明の実施形態の開示は、本発明の範囲を例示するものであり、限定するものではない。本発明の範囲は、添付の請求項によって必要とされる範囲にのみ限定される。例えば、当業者には明らかなように、ここで説明した様々な領域又はレイヤは、数多くの異なる材料から成り、数多くの異なる方法によって形成されてもよく、また、特定の実施形態の以上の説明は必ずしも、考え得る全ての実施形態の完全な記述を表していない。
【００２６】
また、特定の実施形態に関して、利点、その他の効果、及び問題の解決策を説明した。しかしながら、これらの利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。
【００２７】
以上の本発明の詳細な説明においては１つ以上の典型的な実施形態が提示されているが、認識されるように、数多くの変形例が存在する。やはり認識されるように、これら１つ以上の実施形態は、単なる例であり、本発明の範囲、利用可能性又は構成を如何様にも限定するものではない。むしろ、以上の詳細な説明は、本発明の典型的な実施形態を実施するための便利な手引きを当業者に提供するものであり、説明した要素の機能及び構成や典型的な実施形態における準備方法に、添付の請求項にて説明される本発明の範囲及びその法上の均等範囲を逸脱することなく、様々な変更が為され得ることは理解されるところである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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