(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数の撮像素子を第１のピッチで配置して形成された撮像素子領域と、
前記半導体基板上の前記撮像素子領域とは異なる領域に形成され、且つ複数のゲートパターンを有するロジック回路領域と、
前記撮像素子領域上に第２のピッチで形成された複数のダミーゲートパターンと、
を具備し、
前記ダミーゲートパターンの前記第２のピッチは、前記ロジック回路領域の前記ゲートパターンの第３のピッチと等しいイメージセンサ。
【請求項２】
前記撮像素子領域内に、ダミー素子分離部を更に有する請求項１に記載のイメージセンサ。
【請求項３】
半導体基板上に複数の撮像素子を第１のピッチで配置して形成された撮像素子領域と、
前記半導体基板上の前記撮像素子領域とは異なる領域に形成され、且つ複数のゲートパターンと素子分離部を有するロジック回路領域と、
前記撮像素子内に第２のピッチで形成されたダミー素子分離部と、
を具備し、
前記ダミー素子分離部の第２のピッチは、前記ロジック回路領域の前記素子分離部の平均的な第３のピッチよりも小さいイメージセンサ。
【請求項４】
前記ロジック回路領域は、前記撮像素子領域を囲むように形成されている請求項１〜３の何れかに記載のイメージセンサ。
【請求項５】
前記撮像素子領域と前記ロジック回路領域との間に形成され、前記撮像素子領域より光吸収率の低い第１の領域を、更に有する請求項１〜４の何れかに記載のイメージセンサ。
【請求項６】
半導体基板上に複数の撮像素子を第１のピッチで配置した撮像素子領域を形成する工程と、
前記半導体基板上の前記撮像素子領域とは異なる領域に、複数のゲートパターンを有するロジック回路領域を形成する工程と、
前記撮像素子領域上にダミーゲートパターンを、前記ダミーゲートパターンの第２のピッチが前記ロジック回路領域の前記ゲートパターンの第３のピッチと等しくなるように、形成する工程と、
前記撮像素子領域、前記ロジック回路領域、及び前記ダミーゲートパターンが形成された後に、前記半導体基板に対して光アニール処理を施す工程と、
を具備するイメージセンサの製造方法。
【請求項７】
前記ダミーゲートパターンは、前記ゲートパターンと同じ材料であり、且つ前記ゲートパターンの形成時に同時に形成される請求項６に記載のイメージセンサの製造方法。
【請求項８】
半導体基板上に複数の撮像素子を第１のピッチで配置した撮像素子領域を形成する工程と、
前記半導体基板上の前記撮像素子領域とは異なる領域に、複数のゲートパターン及び素子分離部を有するロジック回路領域を形成する工程と、
前記撮像素子領域内にダミー素子分離部を、前記ダミー素子分離部の第２のピッチが前記ロジック回路領域の前記素子分離部の第３のピッチよりも小さくなるように、形成する工程と、
前記撮像素子領域、前記ロジック回路領域、及びダミー素子分離部が形成された後に、前記半導体基板に対して光アニール処理を施す工程と、
を具備するイメージセンサの製造方法。
【請求項９】
前記光アニール処理は、スパイクＲＴＡ、ＦＬＡ、又はＬＳＡである請求項６〜８の何れかに記載のイメージセンサの製造方法。
【請求項１０】
前記ロジック回路領域は、前記撮像素子領域より光吸収率が低い第１の領域を挟んで前記撮像素子領域を囲むように形成される請求項６〜９の何れかに記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、撮像素子領域とロジック回路領域を有するイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、被写体から画像信号を得る撮像素子と画像処理を行うロジック回路を、同一チップ上に同一の製造プロセスで組み込むことができるため、コンパクト化に有効である。
【０００３】
しかし、ＣＭＯＳイメージセンサにおいては、撮像素子領域及びロジック回路領域のそれぞれの回路パターンの平均ピッチが桁で異なるという状況にあり、それが要因となって撮像素子の品質が劣化するという問題が起こりやすい。即ち、各々の領域の回路パターンの平均ピッチが大きく異なるために、製造プロセスの一つである光アニールにおいて、ロジック回路領域の方が撮像素子領域よりも高温になると予想される。これは、ロジック回路の回路パターンであるＧＣ（Gate Conductor）のピッチが入射波長よりも小さいと、それよりもピッチが大きいものと比べ、光の吸収が高くなるためである。
【０００４】
ロジック回路領域が撮像素子領域よりも高温になると、撮像素子領域のロジック回路領域に近接する箇所では、ロジック回路領域から撮像素子領域に熱が熱拡散によって流入する。これにより、撮像素子領域の周辺領域に温度ムラが発生する。このような温度ムラは、各撮像素子の特性ばらつきとなり、品質の劣化につながる。
【０００５】
この問題を解決する手段として、Ｘ線リソグラフィーで撮像素子の表面に微小な凹凸を付け、反射防止構造体を設けることが考えられる。しかし、Ｘ線リソグラフィーによる反射防止膜構造を設けることは、製造コストと製造時間の増加につながる。また、Ｘ線リソグラフィーでは、凹凸の厚さの制御が難しいことが知られている。それ故、最適な厚さを持つ凹凸を形成するのが困難となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２８５３９号公報
【非特許文献】
【０００７】
【非特許文献１】Hirofumi Sumi, et al.,“For the Better Image Quality of CMOS Image Sensor”, Fundamentals Review, vol.3 No.3, p.44-51, 2010
【非特許文献２】Hiroshi Ohno, et al.,“Optical interference effect on chip’s temperature distribution in the optical annealing process”, RTP 2008 (16th IEEE International Conference), 2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発明が解決しようとする課題は、品質の向上をはかり得るイメージセンサを提供することである。
【０００９】
また、発明が解決しようとする別の課題は、新たに製造プロセスを追加することなく、上記のイメージセンサを製造できるイメージセンサの方法を提供することである。
【課題を解決するための手段】
【００１０】
実施形態のイメージセンサは、半導体基板上に複数の撮像素子を第１のピッチで配置して形成された撮像素子領域と、前記半導体基板上の前記撮像素子領域とは異なる領域に形成され、且つ複数のゲートパターンを有するロジック回路領域と、前記撮像素子領域上に第２のピッチで形成された複数のダミーゲートパターンと、を備え、前記ダミーゲートパターンの前記第２のピッチは、前記ロジック回路領域の前記ゲートパターンの第３のピッチと等しい。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係わるＣＭＯＳイメージセンサにおける回路配置例を示すチップ上面図。
【図２】図１のＣＭＯＳイメージセンサに用いた撮像素子領域の構成を示す断面図。
【図３】図１のＣＭＯＳイメージセンサに用いた撮像素子領域及びロジック回路領域の構成を示す断面図。
【図４】第１の実施形態のＣＭＯＳイメージセンサの製造に使用した光アニール装置の概略構成を示す断面図。
【図５】図３の構成に対して光アニールした時の撮像素子領域における温度分布を示す特性図。
【図６】第２の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域及びロジック回路領域の構成を示す断面図。
【図７】第３の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域及びロジック回路領域の構成を示す断面図。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係わるＣＭＯＳイメージセンサにおける回路配置例を示す平面図である。なお、この図１では、半導体基板１０上に形成された複数個のうちの１つのチップ１１のみを示している。
【００１４】
Ｓｉ等の半導体基板１０の上に、撮像素子領域２０が配置され、それを囲んで複数のロジック回路領域３０が配置されている。１つのチップ１１の全体の面積は、例えば１０ｍｍ□である。撮像素子領域３０には、複数の撮像素子２１が等間隔で二次元に並んで配置されている。撮像素子２１の面積形状は、例えば１辺が５μｍの正方形である。各撮像素子２１の中心間距離を、撮像素子２１のピッチＰ１と呼ぶ。
【００１５】
撮像素子２１は、図２の断面図に示すような基本構造を持ち、半導体基板１０内に、酸化シリコン等からなるＳＴＩ（Shallow Trench Isolation：素子分離部）２３とフォトダイオード部２４を有している。半導体基板１０は、例えばｐ型とする。フォトダイオード部２４において、基板１０の表面部にｎ型領域２２が形成されている。ここで、フォトダイオード部２４の表面に、ダミーＧＣ（ダミーゲートパターン）２５が等間隔で形成されている。ダミーＧＣの間隔、より具体的には隣接ダミーＧＣの中心間距離、又は隣接ダミーＧＣの左側面間の距離をダミーＧＣのピッチＰ２と呼ぶ。ダミーＧＣ２５は、例えばポリＳｉからなるもので、後述するロジック回路領域のＧＣと同じ構造で回路動作に関与しないパターンであり、ＧＣと同時に形成されている。
【００１６】
図１の平面図において、ＡとＢを通る断面図を、図３に示した。ここで、ロジック回路領域３１（ロジック回路領域３０の一部）は、ＳＴＩ（素子分離部）３３とＧＣ（ゲートパターン）３５及び図示しない回路要素（各種回路を形成するための拡散層等）を有している。ＧＣ３５は、等間隔に配置されており、ＧＣの間隔、より具体的には隣接ＧＣの中心間距離、又は隣接ＧＣの左側面間の距離をＧＣのピッチＰ３と呼ぶ。ＧＣ３５のピッチＰ３は、１０〜１００ｎｍの範囲にあることが一般的である。但し、ＧＣ３５のピッチＰ３は等間隔ではなく、様々なピッチを持つＧＣ３５が混在することもあり得る。その場合、それらのピッチの平均値をＧＣのピッチＰ３と呼ぶ。ここでは、ＧＣ３５のピッチＰ３は、例えば５０ｎｍとする。
【００１７】
以上のような構成のもとで、ダミーＧＣ２５のピッチＰ２が、ＧＣのピッチＰ３と同じ値になるようにダミーＧＣ２５を形成する。ダミーＧＣ２５は何れの回路要素にも接続されず、フローティング状態となっている。
【００１８】
本実施形態のＣＭＯＳイメージセンサの製法に関しては、まず基板１０の撮像素子領域２０及びロジック回路領域３０のそれぞれに、素子領域を囲むように酸化シリコン等からなるＳＴＩ２３，３３を形成した後、撮像素子領域２０にはｎ型領域形成のための不純物のイオン注入を行う。次いで、全面にゲート絶縁膜を介してポリＳｉ膜を形成した後、これらを加工することにより、ロジック回路領域３０にＧＣ３５を形成すると共に、撮像素子領域２０にダミーＧＣ２５を形成する。続いて、ロジック回路領域３０にＭＯＳトランジスタ形成のための不純物のイオン注入を行う。
【００１９】
ここまでの工程で、前記図３に示す構造が得られることになる。なお、ダミーＧＣ２５の形成のためには、ＧＣパターンを有する露光用マスクにダミーＧＣパターンを付加しておくだけでよく、ダミーＧＣ２５の形成のための新たなプロセスは必要としない。
【００２０】
次に、後述する光アニール装置を用いて基板表面部に熱処理を施すことにより、撮像素子領域２０及びロジック回路領域３０に設けた拡散層等の活性化を行う。これ以降は、基板表面上に層間絶縁膜を形成した後に必要な配線を形成することにより、ＣＭＯＳイメージセンサが完成することになる。
【００２１】
図４は、本実施形態のＣＭＯＳイメージセンサの製造に用いた光アニール装置を示す概略構成図である。
【００２２】
チャンバ４０内には、半導体基板１０を載置するためのサセプタ４１と、基板１０の表面に光を照射するための光源４２が設置されている。光源４２による照射光の照射時間は数秒以下であり、これによって半導体基板１０の表面温度が瞬時に高温に達し、アニーリングされるようになっている。
【００２３】
ここで、光アニールの方式としては、スパイクＲＴＡ（Rapid Thermal Annealing）とする。このとき、光源４２は、例えばハロゲンランプとするか、或いはハロゲンランプと同等の強度スペクトルを持つものとする。なお、ハロゲンランプは黒体輻射の温度で３０００Ｋから３５００Ｋの間の強度スペクトルを持つが、このときの波長を、以下ではλ（例えば１０００ｎｍ）とする。また、照射時間は例えば数秒とし、１０秒を超えるものではない。
【００２４】
次に、本実施形態における作用効果について説明する。
【００２５】
ＣＭＯＳイメージセンサの製造においては、拡散層の活性化のためにアニール処理を施す必要がある。本実施形態では、アニール処理を前記図３の状態で行うことを特徴としている。
【００２６】
図３において、ロジック回路領域３１のＧＣ３５のピッチＰ３は、５０ｎｍであり、入射波長λよりも十分に短い。このとき、光の干渉効果によって光の吸収率は、半導体基板１０のそれと比べ、１０〜２０％程度大きくなる。また、その光の吸収率は、ピッチＰ３によってほぼ決定される。
【００２７】
撮像素子領域２０の平均ピッチＰ１は、受光感度を考えると可視光の波長領域よりも大きくする必要があり、５μｍ以上とするのが一般的である。一方、ロジック回路の平均ピッチ（ＧＣのピッチ）は、そのような制限はないので小さければ小さいほどよく、現在のところ、ロジック回路の平均ピッチＰ３は３０〜１００ｎｍ程度とすることが一般的である。
【００２８】
このように、撮像素子領域２０とロジック回路領域３０の、それぞれの平均ピッチは１桁以上乖離している。ＧＣ３５のピッチＰ３が入射波長よりも短いと、それよりもピッチが長いものと比べ、光の吸収が高くなることが知られている。これにより、入射波長よりもピッチが短いロジック回路領域３０において光吸収率は高くなり、逆に、入射波長よりもピッチが長い撮像素子領域２０において光吸収率は小さくなると考えられる。
【００２９】
一方、撮像素子領域２０の光の吸収率は、ダミーＧＣ２５が無い場合、ほぼ半導体基板１０のものと等しい。そのため、ダミーＧＣ２５が無いときの光の吸収率は、ロジック回路領域３０の方が、撮像素子領域２０よりも１０〜２０％程度大きくなる。このとき、温度分布は、ロジック回路領域３０で高く、撮像素子領域２０で低くなる。実際、図１のチップ上面図において、ＣＤ間を通る表面温度を計算すると、図５のようになる。
【００３０】
図５において、横軸はＣＤ上の位置を表し、縦軸は温度を示す。図中、ダミーＧＣ２５が無いときを点線Ｒで示し、ダミーＧＣ２５が有るときを実線Ｑで示した。
【００３１】
この図５より明らかなように、ダミーＧＣ２５が無いときは、撮像素子領域２０の端部である、Ｃ点とＤ点の付近で温度が高温になっているのが分かる。しかし、ダミーＧＣ２５が有るときは、温度が一様になることが分かる。これは、ダミーＧＣ２５のピッチＰ２をＧＣ３５のピッチＰ２と等しくしたため、光の吸収率が、ロジック回路領域３０と撮像素子領域２０で一様になったためである。
【００３２】
このように本実施形態では、撮像素子領域域２０に設けるダミーＧＣ２５のピッチＰ２をＧＣ３５のピッチＰ３と等しく形成することで、撮像素子領域２０の周辺部での温度ムラを低減することができる。従って、温度ムラに起因する素子特性のばらつきを抑制することができ、品質の向上をはかることができる。しかも、ダミーＧＣ２５はロジック回路領域３０のＧＣ３５と同時に形成することができるので、新たに製造プロセスを追加する必要もない。
【００３３】
なお、ダミーＧＣ２５の厚みは１００ｎｍ程度と極めて薄いものであり、このダミーＧＣ２５の形成によりフォトダイオード部２４における入射光量が低減することは殆ど無い。逆に、ダミーＧＣ２５の形成によりフォトダイオード２４における光吸収率が高くなるため、フォトダイオードにおける感度の向上がみられ、これは撮像素子として大きな効果である。
【００３４】
（第２の実施形態）
図６は、第２の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域及びロジック回路領域の構成を示す断面図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態は、先に説明した第１の実施形態に加え、撮像素子領域２０内にダミーＳＴＩ（ダミー素子分離部）を設けたものである。即ち、撮像素子領域２０内の各フォトダイオード部２４にダミーＳＴＩ２７が形成されている。ダミーＳＴＩ２７の形成は、他のＳＴＩ２３，３３と同時に行うことができる。また、ダミーＳＴＩ２７のピッチは、特に限定されるものではないが、例えばロジック回路領域３０におけるＳＴＩ３３のピッチと同程度にすればよい。
【００３６】
本実施形態では、撮像素子領域２０における基板表面の構造が、第１の実施形態よりもロジック回路領域３０のそれに近くなり、撮像素子領域２０とロジック回路領域３０における光吸収率を更に近付けることができる。従って、撮像素子領域２０内における温度ムラを更に低減することができる。また、フォトダイオード部２４に形成したダミーＳＴＩ２７は撮像対象とする可視光に対して透明であるため、入射光がフォトダイオード部２４のより深い位置まで達することになり、これはフォトダイオード部２４における感度向上につながる。
【００３７】
（第３の実施形態）
図７は、第３の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域及びロジック回路領域の構成を示す断面図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３８】
本実施形態が先の第１の実施形態と異なる点は、撮像素子領域２０にダミーＧＣ２５を設ける代わりに、ダミーＳＴＩ２７を設けたことにある。即ち、フォトダイオード部２４内にダミーＳＴＩ２７が等間隔で配置されている。ダミーＳＴＩ２７のピッチＰは、ロジック回路領域３０におけるＳＴＩ３３のピッチよりも十分小さいものとする。例えば、ロジック回路領域３０のＧＣ３５のピッチと同じにする。
【００３９】
光吸収率の上昇は、ＧＣのピッチを狭くするだけではなく、ＳＴＩのピッチを狭くすることによっても達成される。従って、撮像素子領域２０において、ダミーＳＴＩ２７のピッチを狭くすることにより、撮像素子領域２０における光吸収率を上昇させ、ロジック回路領域３０における光吸収率に近付けることができる。
【００４０】
このように本実施形態によれば、撮像素子領域２０内にダミーＳＴＩ２７を設けることにより、光アニールにおける撮像素子領域２０とロジック回路領域３０との温度差を少なくすることができる。従って、撮像素子領域２０内での温度ムラを低減することができ、素子特性のばらつきを抑制することができ、品質の向上をはかることができる。しかも、ダミーＳＴＩは撮像素子領域２０及びロジック回路領域３０の各ＳＴＩ２３，３３と同時に形成することができるので、新たに製造プロセスを追加する必要もない。また、また、フォトダイオード部２４に多数のダミーＳＴＩ２７を形成することになるので、フォトダイオード部２４における更なる感度向上をはかることができる利点もある。
【００４１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。光アニール装置は、前記図４に示す構造に何ら限定されるものではなく、数秒以下での光アニールを実現できるものであればよい。さらに、アニール手法は必ずしもスパイクＲＴＡに限らず、ＦＬＡ（Flash Lamp Annealing）やＬＳＡ（Laser Spike Annealing）等を用いることも可能である。
【００４２】
実施形態では、撮像素子領域におけるダミーゲートパターンのピッチをロジック回路領域におけるゲートパターンのピッチと等しくしたが、これらは厳密に同じである必要はない。同じであるのが最も望ましいが、ダミーゲートパターンのピッチがゲートパターンのピッチよりも極端に広くない限り、撮像素子領域における光吸収率を上げてロジック回路領域のそれに近付ける効果は得られる。さらに、ダミーゲートパターンの材料は、必ずしもロジック回路領域のゲートパターンと同じ材料である必要はなく、ゲートパターンと屈折率が近い材料であれば良く、例えば単結晶Ｓｉとしても良い。
【００４３】
また、実施形態ではＣＭＯＳイメージセンサに適用した例を説明したが、必ずしもＣＭＯＳイメージセンサに限らず、撮像素子領域とロジック回路領域を同じチップ上に配置したイメージセンサであれば同様に適用することができる。さらに、ロジック回路領域は必ずしも撮像素子領域の周辺を囲むように配置される必要はなく、撮像素子領域に近接して配置されたものであればよい。
【００４４】
また、撮像素子領域及びロジック回路領域の各部の製造方法は何ら限定されるものではなく、図３及び図６に示すように、ロジック回路領域のゲートパターンと撮像素子領域のダミーゲートパターンが形成された状態、又は前記図７に示すように、ロジック回路領域のゲートパターンと撮像素子領域のダミー素子分離部が形成された状態で、光アニール行うようにすればよい。
【００４５】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
１０…半導体基板
１１…チップ
２０…撮像素子領域
２１…撮像素子
２２…ｎ型領域
２３…ＳＴＩ（撮像素子領域の素子分離部）
２４…フォトダイオード部
２５…ダミーＧＣ（ダミーゲートパターン）
２７…ダミーＳＴＩ（ダミー素子分離部）
３０…ロジック回路領域
３３…ＳＴＩ（ロジック回路領域の素子分離部）
３５…ＧＣ（ゲートパターン）
４０…チャンバ
４１…サセプタ
４２…光源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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