(57)【要約】【解決手段】レシーバ及び他の電子デバイスでの使用に適した離散時間型アナログ・フィルタが明細書に記載されている。一デザイン例の装置は、トランスコンダクタンス増幅器、サンプラ、及び離散時間型アナログ・フィルタを備え得る。トランスコンダクタンス増幅器は、電圧入力信号を増幅しアナログ信号を提供し得る。サンプラは、サンプリング・レートでアナログ信号をサンプリングし、アナログ・サンプルを提供し得る。離散時間型アナログ・フィルタは、ノン・デシメート・フィルタのサンプリング・レート、またはデシメート・フィルタのサンプリング・レートよりも低い出力レートでアナログ・サンプルをフィルタリングし、フィルタリングされたアナログ・サンプルを提供し得る。離散時間型アナログ・フィルタはまた、レクタンギュラ・フィルタの均等な重み、または重み付けフィルタの少なくとも二つの異なる重みでアナログ・サンプルをフィルタリングし得る。【選択図】図５Ａ
2011526464.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をサンプリングし、サンプリング・レートにおいてアナログ・サンプルをフィルタリングするように構成されたサンプラと、
前記アナログ・サンプルをフィルタリングし、前記サンプリング・レートにおいてフィルタリングされたアナログ・サンプルを提供するように構成された離散時間型アナログ・フィルタと、
を備える装置。
【請求項２】
前記離散時間型アナログ・フィルタは、
複数のサンプル期間についてのアナログ・サンプルを記憶するように構成された複数のキャパシタと、
前記フィルタリングされたアナログ・サンプルを生成するために、前記複数のキャパシタからの前記記憶されたアナログ・サンプルを加算するように構成された加算器と、
を備える請求項１の装置。
【請求項３】
前記離散時間型アナログ・フィルタは更に、前記複数のキャパシタに結合された複数のスィッチを含み、各スィッチは、アナログ・サンプルを記憶するために前記キャパシタが充電されることに先立って、関連するキャパシタを、予め決められた値にリセットするように構成されている請求項２の装置。
【請求項４】
前記離散時間型アナログ・フィルタは、Ｎ個のフィルタ・タップについて、Ｎ個の均等な重みと共に、有限インパルス応答（ＦＩＲ）フィルタを実施するように構成され、Ｎは１よりも大きい請求項１の装置。
【請求項５】
前記離散時間型アナログ・フィルタは、Ｎ個のフィルタ・タップについての少なくとも二つの異なる値を有するＮ個の重みと共に、有限インパルス応答（ＦＩＲ）フィルタを実施するように構成され、Ｎは１よりも大きい請求項１の装置。
【請求項６】
前記離散時間型アナログ・フィルタは、複数のフィルタ・タップについての複数のセクションを備え、各セクションは、複数のサンプル期間についての複数のキャパシタを含み、各キャパシタは、一つのサンプル期間について一つのフィルタ・タップのアナログ・サンプルを記憶するように構成された請求項１の装置。
【請求項７】
前記複数のセクションは、サンプル期間毎に一つのセクションの割合で複数のサンプル期間において充電され、各セクションにおける前記複数のキャパシタは、前記セクションが充電された場合、一つのアナログ・サンプルについての値に充電される請求項６の装置。
【請求項８】
充電されていない各セクションでは、前記セクションの前記複数のキャパシタは、サンプル期間毎に一つのキャパシタの割合で、複数のサンプル期間において加算ノードに結合される請求項７の装置。
【請求項９】
前記離散時間型アナログ・フィルタは、前記サンプラに結合される複数のセルを備え、各セルは、一つのアナログ・サンプルを記憶するように構成されたキャパシタを含んでいる請求項１の装置。
【請求項１０】
各セルは、
閉じた際に、前記セルにおける前記キャパシタを前記サンプラに結合するように構成された第１のスィッチと、
閉じた際に、前記セルにおける前記キャパシタを加算ノードに結合するように構成された第２のスィッチと、
を更に備えている請求項９の装置。
【請求項１１】
各セルは、
閉じた際に、前記セルにおける前記キャパシタを放電するように構成された第３のスィッチを更に備えている請求項１０の装置。
【請求項１２】
各セルの前記第１及び第２のスィッチは、前記セルの第１及び第２の制御信号に基づいて、それぞれ閉じられる請求項１０の装置。
【請求項１３】
各セルの前記第１及び第２のスィッチは、金属酸化物半導体（ＭＯＳ）トランジスタによって実施される請求項１０の装置。
【請求項１４】
各セルは、差動電流信号を受信し、一つの差動アナログ・サンプルを記憶するように構成されている請求項９の装置。
【請求項１５】
各セルは、ポジティブ重み、ネガティブ重み、または重み０を提供するように構成されている請求項９の装置。
【請求項１６】
電圧入力信号を増幅し、前記サンプラの前記アナログ信号として電流信号を提供するように構成されたトランスコンダクタンス増幅器を更に備える請求項１の装置。
【請求項１７】
前記サンプラに結合され、前記サンプラの前記アナログ信号を提供するように構成された入力キャパシタを更に備える請求項１の装置。
【請求項１８】
アナログ信号をサンプリングし、サンプリング・レートでアナログ・サンプルを提供するように構成されたサンプラと、
少なくとも二つの異なる重みによって前記アナログ・サンプルをフィルタリングし、フィルタリングされたアナログ・サンプルを提供するように構成された離散時間型アナログ・フィルタと、
を備える装置。
【請求項１９】
前記離散時間型アナログ・フィルタは、フィルタ・タップ毎に一つのセクションの割合で、複数のフィルタ・タップについての複数のセクションを備え、各セクションは複数のキャパシタを備え、各フィルタ・タップの重みは、前記フィルタ・タップについての前記セクションにおける０またはそれ以上の選択されたキャパシタに基づいて決定される請求項１８の装置。
【請求項２０】
各セクションにおける前記複数のキャパシタは均等なサイズを有し、各フィルタ・タップについての重みは、前記フィルタ・タップについての前記セクションにおける選択されたキャパシタの数に基づいて決定される請求項１９の装置。
【請求項２１】
各セクションにおける前記複数のキャパシタは、アナログ・サンプルを記憶するために、前記複数のキャパシタが充電されることに先立って、予め決められた値にリセットされる請求項１９の装置。
【請求項２２】
各セクションにおける前記複数のキャパシタは、一つのサンプル期間において充電され、前記セクションにおける選択されていないキャパシタはその後放電され、前記セクションにおける前記充電された及び放電されたキャパシタは、指定されたサンプル期間において加算ノードに結合される請求項１９の装置。
【請求項２３】
前記離散時間型アナログ・フィルタは、デシメートを実行し、前記サンプリング・レートよりも低い出力レートで前記フィルタリングされたアナログ・サンプルを提供するように構成されている請求項１８の装置。
【請求項２４】
前記離散時間型アナログ・フィルタは、前記サンプリング・レートで前記フィルタリングされたアナログ・サンプルを提供するように構成されている請求項１８の装置。
【請求項２５】
アナログ信号をサンプリングし、サンプリング・レートでアナログ・サンプルを提供するように構成されるサンプラと、
複数のモードのうちの一つにおいて動作可能であり、選択されたモードに基づいて前記アナログ・サンプルをフィルタリングし、フィルタリングされたアナログ・サンプルを提供するように構成され、第１の制御信号に基づいて充電され、第２の制御信号に基づいて加算ノードに結合される複数のキャパシタを有する離散時間型アナログ・フィルタと、
前記離散時間型アナログ・フィルタについての前記選択されたモードに基づいて、前記第１及び第２の制御信号を生成するように構成された制御信号生成器と、
を備える装置。
【請求項２６】
前記複数のモードは、デシメート・モード（decimating mode）と、ノン・デシメート・モード（non-decimating mode）とを備え、前記離散時間型アナログ・フィルタは、前記デシメート・モードでは前記サンプリング・レートよりも低く、そして前記ノン・デシメート・モードでは前記サンプリング・レートで、前記フィルタリングされたアナログ・サンプルを提供するように構成された請求項２５の装置。
【請求項２７】
前記複数のモードは、レクタンギュラモード及び重み付けモードを備え、前記離散時間型アナログ・フィルタは、前記レクタンギュラモードでは均等な重みに基づいて、そして前記重み付けモードでは少なくとも二つの異なる重みに基づいて、前記アナログ・サンプルをフィルタリングするように構成されている請求項２５の装置。
【請求項２８】
アナログ信号をサンプリングし、サンプリング・レートでアナログ・サンプルを提供するように構成されたサンプラと、
前記アナログ・サンプルをフィルタリングし、フィルタリングされたアナログ・サンプルを提供するように構成された離散時間型アナログ・フィルタと、
を備え、
前記離散時間型アナログ・フィルタは、少なくとも二つの異なる重みに基づいて前記アナログ・サンプルをフィルタリングし、前記サンプリング・レートで前記フィルタリングされたアナログ・サンプルを提供する集積回路。
【請求項２９】
前記離散時間型アナログ・フィルタは、
複数のサンプル期間についてのアナログ・サンプルを記憶するように構成された複数のキャパシタと、
前記フィルタリングされたアナログ・サンプルを生成するために、前記複数のキャパシタの前記記憶されたアナログ・サンプルを加算するように構成された加算器と、
を備える請求項２８の集積回路。
【請求項３０】
前記離散時間型アナログ・フィルタは、複数のフィルタ・タップについての複数のセクションを備え、各セクションは、複数のキャパシタを備え、各キャパシタは、一つのサンプル期間につき一つのフィルタ・タップについてのアナログ・サンプルを記憶するように構成されている請求項２８の集積回路。
【請求項３１】
前記複数のセクションは、サンプル期間毎に一つのセクションの割合で、複数のサンプル期間において充電され、前記セクションが充電された際、各セクションにおける前記複数のキャパシタは、一つのアナログ・サンプルについての値に充電される請求項３０の集積回路。
【請求項３２】
充電されない各セクションについて、前記セクションの前記複数のキャパシタは、サンプル期間毎に一つのキャパシタの割合で複数のサンプル期間において、加算ノードに結合される請求項３１の装置。
【請求項３３】
各セクションにおける選択されないキャパシタは放電され、前記セクションにおける前記充電された、及び放電されたキャパシタは、加算ノードに結合される請求項３１の装置。
【請求項３４】
サンプリング・レートでアナログ・サンプルを取得するために、アナログ信号をサンプリングすることと、
フィルタリングされたアナログ・サンプルを取得するために、離散時間型アナログ・フィルタで前記アナログ・サンプルをフィルタリングすることと、
を備え、
前記フィルタリングすることは、少なくとも二つの異なる重みに基づいて実行される、または前記サンプリング・レートで、前記フィルタリングされたアナログ・サンプルが提供される方法。
【請求項３５】
前記アナログ・サンプルをフィルタリングすることは、
サンプル期間毎に一つのセクションの割合で、複数のサンプル期間において、前記離散時間型アナログ・フィルタの複数のセクションを充電することと、
サンプル期間毎に一つのキャパシタの割合で、複数のサンプル期間において、充電されていない各セクションにおける複数のキャパシタを加算ノードに結合することと、
前記フィルタリングされたアナログ・サンプルを取得するために、前記加算ノードで電荷を加算することと、
を備えている請求項３４の方法。
【請求項３６】
前記アナログ・サンプルをフィルタリングすることは、各セクションにおける前記複数のキャパシタを、一つのサンプル期間において前記セクションの前記複数のキャパシタを充電することに先立って、予め決められた値にリセットすることを更に含む請求項３５の方法。
【請求項３７】
前記アナログ・サンプルをフィルタリングすることは、
サンプル期間毎に一つのセクションの割合で、複数のサンプル期間において、前記離散時間型アナログ・フィルタの複数のセクションを充電することと、
各セクションにおける選択されないキャパシタを放電することと、
各セクションにおける前記充電された、及び放電されたキャパシタを加算ノードに結合することと、
前記フィルタリングされたアナログ・サンプルを取得するために、前記加算ノードで電荷を加算することと、
を備える請求項３４の方法。
【請求項３８】
前記アナログ・サンプルをフィルタリングすることは、一つのサンプル期間において前記セクションの前記複数のキャパシタを充電することに先立って、各セクションにおける複数のキャパシタを予め決められた値にリセットすることを更に備える請求項３７の方法。
【請求項３９】
前記離散時間型アナログ・フィルタについての複数のモードの一つを選択することと、
前記選択されたモードに基づいて、前記離散時間型アナログ・フィルタ内のスィッチについての制御信号を生成することと、
を更に備える請求項３４の方法。
【請求項４０】
サンプリング・レートでアナログ・サンプルを取得するために、アナログ信号をサンプリングする手段と、
フィルタリングされたアナログ・サンプルを取得するために、離散時間型アナログ・フィルタで前記アナログ・サンプルをフィルタする手段と、
を備え、
前記フィルタリングすることは、少なくとも二つの異なる重みに基づいて実行される、はすなわち前記サンプリング・レートで前記フィルタリングされたアナログ・サンプルが提供される装置。
【請求項４１】
前記アナログ・サンプルをフィルタリングする手段は、
サンプル期間毎に一つのセクションの割合で、複数のサンプル期間において、前記離散時間型アナログ・フィルタの複数のセクションを充電する手段と、
サンプル期間毎に一つのキャパシタの割合で、複数のサンプル期間において、充電されていない各セクションにおける複数のキャパシタを加算ノードに結合する手段と、
前記フィルタリングされたアナログ・サンプルを取得するために、前記加算ノードで電荷を加算する手段と、
を備える請求項４０の装置。
【請求項４２】
前記アナログ・サンプルをフィルタリングする手段は、
サンプル期間毎に一つのセクションの割合で、複数のサンプル期間において、前記離散時間型アナログ・フィルタの複数のセクションを充電する手段と、
各セクションにおける選択されないキャパシタを放電する手段と、
各セクションにおける前記充電された、及び放電されたキャパシタを加算ノードに結合する手段と、
前記フィルタリングされたアナログ・サンプルを取得するために、前記加算ノードで電荷を加算する手段と、
を備える請求項４０の装置。
【請求項４３】
前記離散時間型アナログ・フィルタについての複数のモードの一つを選択する手段と、
前記選択されたモードに基づいて、前記離散時間型アナログ・フィルタ内のスィッチについての制御信号を生成する手段と、
を更に備える請求項４０の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して電子回路に関する。より具体的には、本開示は、アナログ信号の処理のための技術に関する。
【背景技術】
【０００２】
ワイヤレス通信システムにおいて、トランスミッタは、出力チップを生成するために、デジタル・データをデジタル的に処理（例えば、エンコード、及びモジュレート）し得る。トランスミッタは、無線周波数（ＲＦ）変調信号（modulated signal）を生成するために、出力チップを更に調整（例えば、アナログへ変換し、増幅し、フィルタし、そして周波数をアップコンバートする）し得る。トランスミッタは、ワイヤレス・チャネルを介してレシーバにＲＦ変調信号を送信し得る。
【０００３】
レシーバは、送信されたＲＦ信号を受信し、受信されたＲＦ信号で相補処理（complementary processing）を実行し得る。レシーバは、デジタル・サンプルを取得するために、受信されたＲＦ信号を調整（例えば、増幅し、フィルタし、周波数をダウンコンバートし、そしてデジタル化する）し得る。レシーバは、送信されたデータをリカバーするために、更にデジタル・サンプルを処理（例えば、デモジュレート、及びデコード）し得る。
【０００４】
レシーバは、受信されたＲＦ信号を処理するために、受信経路（receive path）において、増幅器、ミキサ、及びフィルタのような種々のアナログ回路を用い得る。レシーバは、複数の無線技術、及び／または複数の周波数バンドをサポートし、異なる無線技術、及び／または異なる周波数バンドについての異なる受信経路を有し得る。アナログ回路は、レシーバのコストを加算し、更にバッテリの電力を消費する。従って、当該技術において、受信されたＲＦ信号を効率的に処理する必要性がある。
【図面の簡単な説明】
【０００５】
【図１】図１は、ワイヤレス通信デバイスのブロック・ダイアグラムを示している。
【図２】図２は、離散時間型（discrete time）無線アーキテクチャを有するワイヤレス通信デバイスのブロック・ダイアグラムを示している。
【図３Ａ】図３Ａは、離散時間型充電サンプラを示している。
【図３Ｂ】図３Ｂは、離散時間型充電サンプラの動作を示している。
【図３Ｃ】図３Ｃは、離散時間型充電サンプラの周波数応答を示している。
【図４】図４は、Ｎ−タップ有限インパルス応答（ＦＩＲ）フィルタを示している。
【図５Ａ】図５Ａは、デシメート（decimating）Ｎ−タップ・アナログＦＩＲフィルタを示している。
【図５Ｂ】図５Ｂは、図５ＡのアナログＦＩＲフィルタの制御信号のタイミング・ダイアグラムを示している。
【図６】図６は、ノン・デシメート（non-decimating）Ｎ−タップ・アナログＦＩＲフィルタを示している。
【図７】図７は、４―タップのノン・デシメート・レクタンギュラ（rectangular）ＦＩＲフィルタを示している。
【図８】図８は、セルのセクションを示している。
【図９】図９は、４―タップのデシメート重み付け（weighted）ＦＩＲフィルタを示している。
【図１０】図１０は、種々のモードをサポートしているＮ−タップ・アナログＦＩＲフィルタを示している。
【図１１】図１１は、種々のモードをサポートしている一般化されたアナログＦＩＲフィルタを示している。
【図１２Ａ】図１２Ａは、シングル・エンド（single-ended）アナログＦＩＲフィルタを示している。
【図１２Ｂ】図１２Ｂは、差動（differential）アナログＦＩＲフィルタを示している。
【発明を実施するための形態】
【０００６】
詳細な記載は、本開示の例示的なデザインの記載として意図され、そして本開示が実行されることができる唯一のデザインを表しているということは意図されない添付された図面と関連して後に示している。本明細書を通して用いられる用語「例示的」は、「例、場合、実例として役目を果たす」ことを意味し、他の例示的なデザイン以上に好ましい、または有利として解釈される必要があるべきではない。詳細な記載は、本開示の例示的なデザインの十分な理解を提供する目的のための特定の詳細を含んでいる。本開示の例示的なデザインは、これらの特定の詳細無しに実行され得るということは、当業者にとっては明らかとなるだろう。いくつかの場合において、本明細書に公開された例示的なデザインの新規性を曖昧にすることを避けるために、良く知られた構造及びデバイスはブロック・ダイアグラム形式で示されている。
【０００７】
効果的にアナログ信号（例えば、受信されたＲＦ信号について）を処理することについての技術は、本明細書に記載されている。例示的なデザインの一つにおいて、装置は、トランスコンダクタンス増幅器（transconductance amplifier）、または入力キャパシタ、サンプラ、及び離散時間型アナログ・フィルタ（discrete time analog filter）を含み得る。トランスコンダクタンス増幅器は、電圧入力信号（例えば、受信されたＲＦ信号）を増幅し、アナログ信号を供給し得る。代替的に、入力キャパシタは、アナログ信号を提供し得る。サンプラは、アナログ信号をサンプリングし、サンプリング・レートでアナログ・サンプルを提供し得る。アナログ・サンプルは、離散時間時刻（discrete time instant）のアナログ値である。アナログ・サンプルが任意の値を有し得るのに対し、デジタル・サンプルは、特定の量子化された値に制限され得る。離散時間型アナログ・フィルタは、アナログ・サンプルをフィルタし、ノン・デシメート・フィルタについてのサンプリング・レート、またはデシメート・フィルタについてのサンプリング・レートよりも低い出力レートのどちらかにおいて、フィルタされたアナログ・サンプルを提供し得る。離散時間型アナログ・フィルタはまた、レクタンギュラ・フィルタ（rectangular filter）についての均等な重み（weight）、または重み付けフィルタ（weighted filter）についての異なる重みのどちらかによって、アナログ・サンプルをフィルタし得る。
【０００８】
例示的なデザインの一つにおいて、デシメート・レクタンギュラ・モード、デシメート重み付けモード、ノン・デシメート・レクタンギュラ・モード、及び／またはノン・デシメート重み付けモードを含み得る複数のモードの一つにおいて、離散時間型アナログ・フィルタは、動作され得る。離散時間型アナログ・フィルタは、第１の制御信号に基づいて充電され、第２の制御信号に基づいて加算ノード（summing node）に結合され得る多くのキャパシタを含み得る。制御信号生成器は、選択されたモードに基づいて、第１及び第２の制御信号を生成し得る。離散時間型アナログ・フィルタは、フィルタされたアナログ・サンプルを取得するために、選択されたモードに基づいて、アナログ・サンプルをフィルタし得る。
【０００９】
例示的なデザインの一つにおいて、離散時間型アナログ・フィルタは、複数のフィルタ・タップについての複数のセクションを含み、各セクションは、複数のキャパシタを含み得る。ノン・デシメート・フィルタについて、Ｎ＋１個のセクションは、Ｎ−タップ・フィルタについて用いられ、サンプル期間毎に１つのセクションの割合のＮ＋１個のサンプル期間において充電され得る。セクションにおけるキャパシタの全ては、一つのサンプル期間において同一の値に充電され得る。充電されない各セクションについて、サンプル期間毎に一つのキャパシタの割合の複数のサンプル期間において、そのセクションにおける複数のキャパシタは、加算ノードに結合され得る。
【００１０】
デシメート重み付けフィルタについて、Ｎ個のセクションはＮ−タップ・フィルタについて用いられ、各セクションにおけるキャパシタは均等なサイズを有し、そして各フィルタ・タップについての重みは、セクションにおける選択されたキャパシタの数に基づいて決定され得る。サンプル期間毎に一つのセクションの割合のＮ個のサンプル期間において、Ｎ個のセクションは充電され得る。各セクションについて、キャパシタの全ては、一つのサンプル期間において充電され、選択されていないキャパシタは、その後放電され得る。全てのＮ個のセクションが充電された後、Ｎ個のセクション内の充電された、及び放電されたキャパシタ全ては、加算ノードに結合され得る。
【００１１】
本明細書に記載された離散時間型アナログ・フィルタは、ワイヤレス通信、コンピューティング、ネットワーキング、家庭用電化製品（consumer electronics）等のような種々のアプリケーションについて用いられ得る。離散時間型アナログ・フィルタはまた、ワイヤレス通信デバイス、携帯電話、ブロードキャスト・レシーバ、携帯情報端末（ＰＤＡ）、手持ち式デバイス（handheld device）、ワイヤレス・モデム、ラップトップ・コンピュータ、コードレス電話、Bluetooth（登録商標）デバイス、コンシューマー・エレクトロニクス・デバイス等の種々のデバイスについて用いられ得る。明確にするために、携帯電話またはいくつかの他のデバイスであり得るワイヤレス通信デバイスについての離散時間型アナログ・フィルタの使用は以下に記載される。
【００１２】
図１は、ワイヤレス通信デバイス１００の例示的なデザインのブロック・ダイアグラムを示している。この例示的なデザインにおいて、ワイヤレス通信デバイス１００は、双方向通信をサポートするレシーバ１２０及びトランスミッタ１４０を含んでいる。
【００１３】
受信経路において、アンテナ１１２は、基地局によって送信されたＲＦ変調信号を受信し、そして受信されたＲＦ信号を提供する。これは、ＲＦユニット１１４を通ってレシーバ１２０に提供される。ＲＦユニット１１４は、送信及び受信経路についてのＲＦ信号を複合することができるＲＦスィッチ及び／またはデュプレクサ（duplexer）を含み得る。レシーバ１２０内において、受信されたＲＦ信号は、低雑音増幅器（ＬＮＡ）１２２によって増幅され、バンドパス・フィルタ１２４によってフィルタリングされ、ミキサ１２６によってＲＦからベースバンドにダウンコンバートされる。局部発振器（ＬＯ：local oscillator）生成器１２８は、周波数ダウンコンバート（frequency downconversion）で用いられるＬＯ信号を生成し、ＬＯ信号をミキサ１２６に提供する。ミキサ１２６からのダウンコンバートされた信号は、可変利得増幅器（ＶＧＡ：variable gain amplifier）１３０によって増幅され、ローパス・フィルタ１３２によってフィルタリングされ、増幅器（Ａｍｐ）１３４によって増幅され、デジタル・プロセッサ１５０に提供されるデジタル・サンプルを取得するためにアナログ／デジタル変換器（ＡＤＣ）１３６によってデジタル化される。デジタル・サンプルは、デジタル・プロセッサ１５０内のデジタル・フィルタ１５２及び／または他の処理ユニットによって処理され得る。
【００１４】
送信経路において、デジタル・プロセッサ１５０は、送信されるデータを処理し、出力チップをトランスミッタ１４０に供給する。トランスミッタ１４０は、ＲＦユニット１１４を通して送信され、アンテナ１１２を介して送信される出力ＲＦ信号を生成するために、出力チップを処理する（例えば、アナログへ変換し、フィルタリングし、増幅し、そして周波数をアップコンバートする）。簡単にするために、トランスミッタ１４０の詳細は図１に示されていない。
【００１５】
図１は、一つのステージにおいて、周波数が信号をＲＦから直接的にベースバンドにダウンコンバートする直接変換アーキテクチャ（direct-conversion architecture）を用いる例示的なレシーバのデザインを示している。図１はまた、レシーバ１２０のＬＮＡ１２２及びミキサ１２６のような種々のアナログ回路ブロックの使用を示している。一般的に、コスト、サイズ、電力消費等を減少するためにレシーバのデザインを単純化することが望ましい。
【００１６】
アナログ回路ブロックは一般に、低コスト、より小さいサイズ等のような種々の利益を得るために、相補型金属酸化物半導体（ＣＭＯＳ）で製造される。ＣＭＯＳ製造技術は、絶えず改善され、トランジスタ・サイズは、絶えず小さくなる。これは、より速いクロック・スピード（higher clock speed）が、より小さい及びより速いトランジスタに用いられることを可能にする。より小さいＣＭＯＳトランジスタ・サイズについての、より速いクロック・スピードの傾向は、いくつかの伝統的なアナログ回路ブロック及び機能が、本質的によりデジタルである回路ブロック及び機能によって、より効果的に実施され得るということを意味する。一般的に用いられている８００ＭＨｚから２．４ＧＨｚの周波数バンドの代わりに、近い将来、使用可能なデジタル論理及び回路は、ナイキスト（Nyquist）レート（またはＲＦ中心周波数（center frequency）の二倍）と等しいクロック・スピードをサポートするだろうということが予期される。離散時間型無線アーキテクチャは、レシーバの複雑さ、コスト、サイズ、及び電力消費を低減するために、より速いクロック・スピードのサブ・ミクロン（sub-micron）ＣＭＯＳプロセッサによって提供された高品質の時間分解能の利点を得る事が可能である。
【００１７】
図２は、離散時間型無線アーキテクチャを有する、ワイヤレス通信デバイス２００の例示的なデザインのブロック・ダイアグラムを示している。この例示的なデザインにおいて、ワイヤレス・デバイス２００は、双方向通信をサポートするレシーバ２２０及びトランスミッタ２４０を含む。一般的に、ワイヤレス・デバイス２００は、任意の数の通信システム、及び周波数バンドについての任意の数のレシーバ及び任意の数のトランスミッタを含み得る。
【００１８】
受信経路において、アンテナ２１２は、基地局によって送信されたＲＦ変調信号（RF modulated signals）を受信し、そして受信されたＲＦ信号を提供する。これは、ＲＦユニット２１４を通って送信されレシーバ２２０に提供される。レシーバ２２０内において、低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）２２２は、（電圧信号である）受信されたＲＦ信号を増幅し、（電流信号である）増幅されたＲＦ信号を提供する。離散時間型サンプラ２２４は、増幅されたＲＦ信号をサンプリングし、アナログ・サンプルを提供する。離散時間型アナログ・フィルタ２３０は、アナログ・サンプルをフィルタリングし、フィルタリングされたアナログ・サンプルを提供する。フィルタリングされたアナログ・サンプルは、デジタル・プロセッサ２５０に提供されるデジタル・サンプルを取得するために、ＶＧＡ２３４によって増幅され、ＡＤＣ２３６によってデジタル化される。デジタル・サンプルは、デジタル・プロセッサ２５０内のデジタル・フィルタ２５２、及び／または他の処理ユニットによって処理され得る。制御信号生成器２３２は、サンプラ２２４のサンプリング・クロック、及び離散時間型アナログ・フィルタ２３０の制御信号を生成する。
【００１９】
送信経路において、トランスミッタ２４０は、デジタル・プロセッサ２５０からの出力チップを処理し、そして出力ＲＦ信号を提供する。これは、ＲＦユニット２１４を通って送信され、アンテナ２１２を介して送信される。簡単にするため、トランスミッタ２４０の詳細は、図２に示していない。
【００２０】
デジタル・プロセッサ２５０は、データ送信及び受信についての種々の処理ユニット及び他の機能性を含み得る。例えば、デジタル・プロセッサ２５０は、デジタル・シグナル・プロセッサ（ＤＳＰ）、縮小命令セット・コンピュータ（ＲＩＳＣ）プロセッサ、中央処理装置（ＣＰＵ）等を含み得る。コントローラ／プロセッサ２６０は、ワイヤレス・デバイス１００の動作を制御し得る。メモリ２６２は、ワイヤレス・デバイス２００についてのプログラム・コード、及びデータを記憶し得る。データ・プロセッサ２５０、コントローラ／プロセッサ２６０、及び／またはメモリ２６２は、一つまたはそれ以上の特定用途向け集積回路（ＡＳＩＣ）及び／または他のＩＣｓ上で実施され得る。
【００２１】
図２は、レシーバ２２０の例示的なデザインを示している。一般的に、レシーバ２２０内の信号を調整することは、一つまたはそれ以上の増幅、フィルタ等のステージによって実行され得る。これらの回路ブロックは、図２に示す構成とは異なって配置され得る。更に、図２には示していない他の回路ブロックはまた、レシーバ内の信号を調整し得る。例えば、ローパス・フィルタは、ＶＧＡ２３４の前または後に加えられ得る。他の例として、ＶＧＡの複数のステージ及びローパス・フィルタは、離散時間型アナログ・フィルタ２３０及びＡＤＣ２３６間に配置され得る。図２に示すいくつかの回路ブロックはまた、省略され得る。例えば、ＶＧＡ２３４は省略され、またはバッファと置き換えられ得る。レシーバ２２０の全てまたは一部は、一つまたはそれ以上のＲＦ集積回路（ＲＦＩＣｓ）、混合信号（mixed-signal）ＩＣｓ等の上で実施され得る。
【００２２】
図３Ａは、図２のレシーバ２２０の一部のモデルである離散時間型充電サンプラ３００を示している。離散時間型充電サンプラ３００において、信号ソース３２０は、入力信号Ｖｉｎを供給し、トランスコンダクタンス増幅器３２２はＬＮＴＡ２２２を型どり、スィッチ３２４は離散時間型サンプラ２２４を型どり、及びキャパシタ３３０は、離散時間型アナログ・フィルタ２３０を型どる。トランスコンダクタンス増幅器３２２は、入力信号Ｖｉｎを増幅し、電流信号Ｉｉｎを提供する。スィッチ３２４は、ｆｓのレートを有するサンプリング・クロック（ＳＣＬＫ）によって制御される。サンプリング・レートｆｓは、任意の適切なレートであり、サポートされるアプリケーション及び／または周波数バンドに基づいて選択され得る。キャパシタ３３０は、レシーバ２２０のサンプリング特性を説明するために用いられ、出力信号Ｖｏｕｔを提供する。
【００２３】
図３Ｂは、図３Ａの離散時間型充電サンプラ３００の動作を示す。図３Ｂに示す例において、入力信号Ｖｉｎは、例えば、ｆｉｎ＝１ＧＨｚ、及びＶａ＝１０ｍＶといった、ｆｉｎのレートにおいてＶａ、及び−Ｖａの電圧の間で変化する（transitioning）方形波信号（square wave signal）である。電流信号Ｉｉｎはまた、Ｉａは例えばｇｍ＝０．１、及びＩａ＝１ｍＡといった増幅器３２２のトランスコンダクタンスｇｍと同様にＶａに依存し、ｆｉｎのレートにおいてＩａ及び−Ｉａの電流の間で変化する方形波信号である。この例において、サンプリング・クロックＳＣＬＫは、入力信号と同じレート、すなわちｆｓ＝ｆｉｎであり、電流信号Ｉｉｎのポジティブ・パルスによって更にアラインされる。スィッチ３２４が、サンプリング・クロックのリーディング・エッジ（leading edge）によって閉じられる場合、電流信号Ｉｉｎは、キャパシタ３３０を充電し、出力信号Ｖｏｕｔは、電流Ｉａ及びキャパシタ・サイズＣｏｕｔに基づいて決定されたレートで上昇する。例えば、Ｉａ＝１ｍＡ、Ｃｏｕｔ＝２０ｐＦ及びτ＝０．５ｎｓである場合、出力信号Ｖｏｕｔは、τがサンプリング・クロックの「オン」期間であるサンプリング・クロック期間毎に２５ｍＶ上昇する。用語「クロック期間」、「サンプル期間」、及び「クロック・サイクル」は、本明細書において交換できるものとして用いられる。出力信号Ｖｏｕｔは、スィッチ３２４が閉じている間、維持される。アナログ・サンプルは、例えスィッチ３２４が開かれた場合でも出力信号Ｖｏｕｔの値として定義され得る。
【００２４】
図３Ｂに示すように、周期的にスィッチ３２４を開閉することは、結果としてサンプリング・クロックＳＣＬＫによる入力信号Ｖｉｎのミキシングになる。このミキシングは、周波数ダウンコンバートについて用いられ得る。各サンプリング・クロック期間における時刻ｔ＝０〜τまで積分機能（integration function）は、アナログ・サンプルについての周波数ドメインにおけるｓｉｎ（ｘ）／ｘローパス・フィルタ応答を生成する。
【００２５】
図３Ｃは、図３Ａにおける離散時間型充電サンプラ３００のｓｉｎｃ（ｘ）＝ｓｉｎ（ｘ）／ｘ周波数応答３５０を示しており、ｘ＝π・τ・ｆである。ｓｉｎｃ（ｘ）周波数応答は、方形波サンプリング・クロックについてのｆｚｅｒｏ＝１／τの整数の倍数において０(ｚｅｒｏｓ)の値を取る。０は、離散時間型充電サンプリングで取得され、後に続く信号処理に有益である。具体的には以下の通りである。離散時間型充電サンプラ３００からのアナログ・サンプルは、続いてダウンサンプリング（downsampled）、またはサブサンプリング（subsampled）され、それは、高い周波数スペクトルを低い周波数スペクトルにエイリアス（alias）するだろう。この０という値は、ベースバンドにフォールド／フォールバック（fold/fall back）するだろう。結果として、ｚｅｒｏの周波数において、エイリアシング(aliasing)・ノイズが無くなる、または低減する。離散時間型電圧サンプラについて、この０という値が存在せず、ダウンサンプリングからのエイリアスされたノイズ（aliased noise）は、離散時間型電流サンプラについてよりも、より悪くなり得る。図３Ｃはまた、スィッチ３２４が閉じられることによって得られる１次のＲＣローパス・フィルタ応答５２を示している。
【００２６】
簡単化のため、図３Ａは、離散時間型アナログ・フィルタ２３０についての一つのキャパシタ３３０の使用を示している。一般的に、離散時間型アナログ・フィルタ２３０は、有限インパルス応答（ＦＩＲ）フィルタ、無限インパルス応答（ＩＩＲ）フィルタ、ＦＩＲ及びＩＩＲフィルタ・セクションの両方で構成されている自己回帰移動平均（ＡＲＭＡ）フィルタ等のような任意のタイプのフィルタを実施し得る。離散時間型アナログ・フィルタ２３０は、（i）可変のバンド幅を有し得る望ましい信号を再生するための周波数選択、（ii）ｆｓからより低いレートに至るまでのクロック・レート・デシメーション（decimation）の間の減少されたノイズ・エイリアシング（noise aliasing）、（iii）イメージ（images）、スパー（spurs）及びジャマー（jammers）のような、望まれていないスペクトルの要素の排除、及び／または（iv）他の機能のような種々の機能を提供するようにデザインされ得る。離散時間型アナログ・フィルタ２３０はまた、可変バンド幅選択及びフィルタリングを提供することができるアダプティブ・フィルタとしてデザインされ得る。離散時間型アナログ・フィルタ２３０のいくつかの例示的なデザインは、下に記載されている。
【００２７】
図４は、離散時間型アナログ・フィルタ２３０によって実施され得るＮ−タップＦＩＲフィルタ４３０の例示的なデザインを示している。ＦＩＲフィルタ４３０は、遅延素子４５０ｂが入力サンプルｘ（ｋ）を受信する状態で、直列に結合されるＮ−１個の遅延素子（delay element）４５０ｂ〜４５０ｎを含んでいる。各遅延素子４５０は、一つのサンプリング・クロック期間の遅延を提供する。利得素子（gain element）４５２ａは、遅延素子４５０ｂの入力に結合され、Ｎ−１個の利得素子４５２ｂ〜４５２ｎは、Ｎ−１個の遅延素子４５０ｂ〜４５０ｎの出力に、それぞれ結合されている。利得素子４５２ａ〜４５２ｎは、それぞれｗ１〜ｗＮの重みを有している。加算器（summer）４５４は、Ｎ個の利得素子４５２ａ〜４５２ｎの全ての出力に結合され、出力サンプルｙ（ｋ）を提供する。
【００２８】
ＦＩＲフィルタ４３０からの出力サンプルｙ（ｋ）は、式（１）として表現され得る。
【数１】
2011526464.tif 000003
【００２９】
ｗｎは、ｎ番目のフィルタ・タップの重みである。式（１）において、インデックスｎは、０の代わりに１から始まるので、ｘ（ｋ−ｎ）ではなく、ｘ（ｋ−ｎ−１）が用いられている。
【００３０】
ＦＩＲフィルタ４３０は、デシメート・フィルタまたは、ノン・デシメート・デシメートのどちらの場合でも動作され得る。さらに、ＦＩＲフィルタ４３０は、レクタンギュラ・フィルタ（rectangular filter）または重み付けフィルタ（weighted filter）のどちらかとして動作され得る。表１は、各モードの簡単な説明を提供する。
【表１】
2011526464.tif 000004
【００３１】
デシメート・レクタンギュラＦＩＲフィルタでは、Ｎ個の重みは等しく、一つの出力サンプルｙ（ｋ）は、Ｍ個のクロック期間毎に取得される。入力サンプルｘ（ｋ）は、サンプリング・レートｆｓであり、出力サンプルｙ（ｋ）は、ｆｏｕｔ＝ｆｓ／Ｍの出力レートである。一般的に、デシメーション・レートＭは、Ｎ個のタップの数と等しい、または等しくないことがある。ＦＩＲフィルタ応答は、Ｎ個の均等な重みによって決定され、ｓｉｎｃ(ｘ)周波数応答を有する。Ｍによるデシメーションは、入力サンプルのスペクトルが、ｆｏｕｔの整数倍の要素がベースバンドにフォールドされた（folded）ようにフォールドされるという結果になる。ノン・デシメート・レクタンギュラＦＩＲフィルタでは、Ｎ個の重みは等しく、一つの出力サンプルｙ（ｋ）は、クロック期間毎に取得される。入力サンプルｘ（ｋ）は、サンプリング・レートｆｓであり、出力サンプルｙ（ｋ）はまた、サンプリング・レート、つまりｆｏｕｔ＝ｆｓである。従って、入力サンプルのスペクトルはフォールドされない。ＦＩＲフィルタは、均等な重みに起因して、ｓｉｎｃ（ｘ）周波数応答を有する。
【００３２】
デシメート重み付けＦＩＲフィルタでは、Ｎ個の重みは異なり、一出力サンプルｙ（ｋ）は、Ｍ個のクロック期間毎に取得される。ＦＩＲフィルタ応答は、Ｎ個の重みの値によって決定される。これは、ＦＩＲフィルタについての望ましい周波数応答を得るために、選択され得る。例えば、ＦＩＲフィルタ応答は、アウト・オブ・バンド（out-of-band）成分を弱めるために選択され、デシメーションの後、インバンド・ノイズを減少し得る。重み付けＦＩＲフィルタについて、ハニング・フィルタ（Hanning filter）、ハミング・フィルタ（Hamming filter）、ガウシアン・フィルタ（Gaussian filter）、チェビシェフ・フィルタ（Chebyshev filter）、ベッセル・フィルタ（Bessel filter）等のような任意のタイプのフィルタを提供するように重みは選択され得る。これの種々のタイプのフィルタは、当該技術において知られている。
【００３３】
ノン・デシメート重み付けＦＩＲフィルタでは、Ｎ個の重みは異なり、一つの出力サンプルｙ（ｋ）は、クロック期間毎に取得される。Ｎ個の重みは、ＦＩＲフィルタの望ましい周波数応答を取得するために選択され得る。
【００３４】
図５Ａは、スイッチト・キャパシタを用いるＦＩＲフィルタ４３０の一つの例示的なデザインであるデシメートＮ−タップ・アナログＦＩＲフィルタ５３０の概略的なダイアグラムを示している。サンプリング・スィッチ５２４は、電流信号Ｉｉｎを受信する一端、及び入力ノードＡに結合される他端を有している。電流信号Ｉｉｎは、トランスコンダクタンス増幅器（例えば図２のＬＮＴＡ２２２）、入力キャパシタ、またはいくつかの他の電流ソースによって提供され得る。入力キャパシタは、複数のＦＩＲフィルタ・ステージが直列に結合されている場合、入力電流または電荷を提供するために用いられ得る。ノードＡにおける信号は、図４のｘ（ｋ）に対応し得る。
【００３５】
アナログＦＩＲフィルタ５３０は、Ｎ個のセル５５０ａ〜５５０ｎ、及びパス・スィッチ５６０及びキャパシタ５６２から構成される出力回路を有する。各セル５５０は、キャパシタ５２０、充電スィッチ５５４、選択スィッチ５５６及びリセット・スィッチ５５８を含んでいる。スィッチ５５４は、（セル入力である）ノードＡに結合される一端、及びキャパシタ５５２の第１の一端に結合された他端を有している。キャパシタ５５２の第２の一端は、回路グランドに結合される。スィッチ５５６は、キャパシタ５５２の第１の一端に結合される一端、及び（セル出力である）加算ノードＢに結合される他端を有している。スィッチ５５８は、キャパシタ５５２の第１の一端に結合された一端、及び回路グランドに結合された他端を有している。スィッチ５５８は、各充電オペレーションに先立って予め決められた値にキャパシタ５５２をリセットするために用いられ、ｎ∈｛１、・・・、Ｎ｝であるリセット信号Ｒｎによって制御される。予め決められた値は、回路グランド（図５Ａに示すように）または、ＣＭＯＳスィッチの適切なＤＣバイアスを提供するために、選択され得る通常モードＤＣ電圧であり得る。スィッチ５５４は、キャパシタ５５２を充電するために用いられ、ロード（load）信号Ｌｎによって制御される。キャパシタ５５２は、電流信号Ｉｉｎから電荷を記憶し、図４の一つの遅延素子４５０を実行する。スィッチ５５４は、キャパシタ５５２をノードＢと結合するために用いられ、選択信号Ｓｎによって制御される。
【００３６】
スィッチ５６０は、ノードＢに結合される一端、及びキャパシタ５６２の第１の一端に結合される他端を有する。キャパシタ５６２の第２の一端は回路グランドに結合されている。キャパシタ５６２の第１の一端の信号は、図４のｙ（ｋ）に対応し得る。スィッチ５６０は、加算ノードＢからキャパシタ５６２に電流をパスし、加算制御信号ＳＵＭによって制御される。
【００３７】
アナログＦＩＲフィルタ５３０は下記の様に動作する。スィッチ５５８ａ〜５５８ｎは、それぞれ予め決められた値（例えば０Ｖ）にキャパシタ５５２ａ〜５５２ｎをリセットするために、リセット信号Ｒ１〜ＲＮをそれぞれ有効にすることによって閉じられ得る。スィッチ５２４はサンプリング・クロックＳＣＬＫによって制御され、スィッチ５２４が閉じている時はいつでも入力電流ＩｉｎをノードＡに提供する。各クロック期間において、Ｎ個のスィッチ５５４ａ〜５５４ｎの一つは閉じられ、ノードＡ上の電流は、閉じられたスィッチに結合されたキャパシタ５５２を充電する。キャパシタ５５２ａ〜５５２ｎは、各クロック期間において一つのロード信号Ｌｎを有効にすることによって、クロック期間毎に一つのキャパシタの割合で、Ｎ個の連続したクロック期間において充電され得る。Ｎ個のキャパシタ５５２ａ〜５５２ｎの全てが充電された後、Ｎ個の選択信号Ｓ１〜ＳＮの全てを有効にすることによって、スィッチ５５６ａ〜５５６ｎは閉じられ、スィッチ５６０は、ＳＵＭ信号を有効にすることによって閉じられる。キャパシタ５５２ａ〜５５２ｎの電荷は、キャパシタ５６２に送信される。ノードＢは、Ｎ個のキャパシタ５５２ａ〜５５２ｎの全てからの電流を合計する電流加算ノードであり、図４の加算器４５４に対応し得る。
【００３８】
図５Ｂは、Ｎ＝４個のセルの一例として、アナログＦＩＲフィルタ５３０についての種々の制御信号のタイミング・ダイアグラムを示している。各キャパシタ５５２は、そのキャパシタのリセット信号Ｒｎを有効にすることによって、充電されることに先立って、予め決められた値にリセットされ得る。４つのキャパシタは、異なる時間（図５Ｂに図示）または同時（図５Ｂには示されていない）にリセットされ得る。各キャパシタ５５２は、そのキャパシタのロード信号Ｌｎに基づいて、入力電流Ｉｉｎによって充電され得る。４つのキャパシタ全ては、それらの選択信号Ｓ１〜Ｓ４に基づいて、それらの電荷をキャパシタ５６２に送信し得る。
【００３９】
各セル５５０は、一つのアナログ・サンプルの記憶を提供し、図４の一つの遅延素子４５０を実施する。各セルによって提供される遅延の量は、そのセルのロード信号Ｌｎのタイミングによって決定される。各セル５５０は、以下の様に、そのセルのキャパシタ５５２のサイズによって決定される重みｗｎを有する。  
【数２】
2011526464.tif 000005
【００４０】
式（２）は、各フィルタ・タップの重みは、そのフィルタ・タップについてのキャパシタ５５２のサイズに基づいて選択され得るということを示している。
【００４１】
アナログＦＩＲフィルタ５３０は、Ｎ個のクロック期間においてＮ個のキャパシタ５５２ａ〜５５２ｎを充電し、これらのキャパシタの電荷は、キャパシタ５６２に送信される。キャパシタ５６２の電圧は、式（３）として表され得る。
【数３】
2011526464.tif 000006
【００４２】
各キャパシタ５５２は、一度キャパシタ５６２を充電するために用いられた後、電荷の共有に起因してキャパシタ５５２の電圧が元の値とは異なり得る。アナログＦＩＲフィルタ５３０は、このように、Ｎ個のクロック期間毎に一つの出力サンプルを提供することができ、デシメーション・レートはＮである。
【００４３】
図６は、スイッチト・キャパシタを用いるＦＩＲフィルタ４３０を実現するＮ−タップ・アナログＦＩＲフィルタ６３０の例示的なデザインの概略的なダイアグラムを示している。アナログＦＩＲフィルタ６３０は、図２の離散時間型アナログ・フィルタ２３０について用いられ得る。Ｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ６２４は、電流信号Ｉｉｎを受信するソース、サンプリング・クロックＳＣＬＫを受信するゲート、及びノードＡに結合されたドレインを有している。電流信号Ｉｉｎは、トランスコンダクタンス増幅器（例えば、図２のＬＮＴＡ２２２）、入力キャパシタ、またはいくつかの他の電流ソースによって提供され得る。ＮＭＯＳトランジスタ６２４は、図２の離散時間型サンプラ２２４について用いられ、図５Ａのサンプリング・スィッチ５２４と対応する。
【００４４】
アナログＦＩＲフィルタ６３０は、Ｎ＋１個のセクション６４０ａ〜６４０ｏ、及びＮＭＯＳトランジスタ６６０及びキャパシタ６６２から構成される出力回路を含む。各セクション６４０は、ノードＡに結合される入力、及び加算ノードＢに結合される出力を有する。ＮＭＯＳトランジスタ６６０は、パス・スィッチとして動作し、ノードＢに結合されるソース、加算制御信号ＳＵＭを受信するゲート、出力信号Ｖｏｕｔを提供するドレインを有する。ＮＭＯＳトランジスタ６６０は、図５Ａのスィッチ５６０に対応する。キャパシタ６６２は、ＮＭＯＳトランジスタ６６０のドレイン、及び回路グランドの間に結合される。
【００４５】
図６に示す例示的なデザインにおいて、各セクション６４０は、Ｍ個のセルを含み、一つのセルは、セクション６４０ｏにおいてセル６５０としてラベルされている。各セルは、キャパシタ６５２、及びＮＭＯＳトランジスタ６５４、６５６、及び６５８を含む。ＮＭＯＳトランジスタ６５４は、（ノードＡである）セクション入力に結合されたドレイン、ロード信号Ｌｎ（ｎ∈｛０、・・・、Ｎ｝）を受信するゲート、及びキャパシタ６５２の第１の一端に結合されたソースを有する。キャパシタ６５２の第２の一端は、回路グランドに結合される。ＮＭＯＳトランジスタ６５６は、（ノードＢである）セクション出力に結合されたドレイン、セルについての選択信号Ｓｎｍ（ｍ∈｛０、・・・、Ｍ｝）を受信するゲート、及びキャパシタ６５２の第１の一端に結合されるソースを有する。ＮＭＯＳトランジスタ６５８は、キャパシタ６５２の第１の一端に結合されたドレイン、セクションについてのリセット信号Ｒｎを受信するゲート、及び回路グランドに結合されるソースを有する。ＮＭＯＳトランジスタ６５４は、キャパシタ６５２を充電するために用いられる充電スィッチであり、図５Ａのスィッチ５５４と対応し得る。ＮＭＯＳトランジスタ６５６は、キャパシタ６５２を加算ノードＢに結合するために用いられる選択スィッチであり、図５Ａのスィッチ５５６と対応し得る。ＮＭＯＳトランジスタ６５８は、充電動作に先立ってキャパシタ６５２を予め決められた値（例えば、０Ｖ）にリセットするために用いられるリセット・スィッチであり、図５Ａのスィッチ５５８と対応し得る。
【００４６】
図６に示す例示的なデザインにおいて、各セクション６４０は、そのセクションにおけるＭ個の全てのＮＭＯＳトランジスタ６５４のゲートに結合される一つのロード信号Ｌｎを有する。ロード信号は、セクションにおいてＭ個のキャパシタ６５２の充電を制御する。Ｎ＋１個のセクション６４０ａ〜６４０ｏは、それぞれ、Ｎ＋１個の異なるロード信号Ｌ０〜ＬＮを有している。それは、後述されるように動作する。各セクション６４０は、そのセクションにおけるＭ個の全てのＮＭＯＳトランジスタ６５８のゲートに結合される一つのリセット信号Ｒｎを有している。リセット信号は、セクションにおけるＭ個のキャパシタ６５２をリセットすることを制御する。各セクション６４０はまた、そのセクションにおけるＭ個のＮＭＯＳトランジスタ６５６のゲートに結合されるＭ個の選択信号Ｓｎ１〜ＳｎＭのセットを有する。選択信号は、セクションにおけるＭ個のキャパシタ６５２のノードＢへの結合を制御する。
【００４７】
一般的に、Ｎ及びＭは、それぞれ任意の整数値であり得る。アナログＦＩＲフィルタ６３０は、ＮＭＯＳトランジスタ６５４、６５６、及び６６０についての適切な制御信号を生成することによって、デシメート・レクタンギュラ・フィルタ、ノン・デシメート・レクタンギュラ・フィルタ、デシメート重み付けフィルタ、またはノン・デシメート重み付けフィルタとして動作され得る。
【００４８】
図７は、図６のアナログＦＩＲフィルタ６３０の一つの例示的なデザインである４−タップのデシメート・レクタンギュラＦＩＲフィルタ６３０ａの概略的なダイアグラムを示している。この例示的なデザインにおいて、アナログＦＩＲフィルタ６３０ａは、５個のセクション０〜４を含み、各セクションは４つのセルを備え、各セルは一つのユニット・キャパシタを有する。各サンプリング・クロック期間において、電流Ｉｉｎは、スィッチ６２４通って異なるセクションへパスされ、そのセクションにおける４つのキャパシタ全てを充電する。４つのキャパシタは、一つのクロック期間に同時に充電され、アナログ・サンプルを記憶する。５個のセクションは、クロック期間毎に一つのセクションの割合の５個の連続クロック期間において、ラウンド・ロビン（round robin）法で充電される。
【００４９】
各クロック期間において、充電されている最中ではない４つのセクションは、セクション毎に一つのキャパシタの割合で、それらに記憶された電荷をノードＢに提供する。４つのセクションにおける４つのキャパシタの電荷は、クロック期間についての出力サンプルを生成するために、スィッチ６６０を介してキャパシタ６６２に提供される。各セクションは、４つのキャパシタを含み、クロック期間毎に一つのキャパシタの割合の４つのクロック期間において４つのキャパシタから電荷を提供することができる。これは、一つの出力サンプルがクロック期間毎に生成されることを可能にする。
【００５０】
表２は、図７の５個のセクション０〜４の動作を示している。クロック期間Ｔ０において、セクション０の４つのキャパシタＣ０１〜Ｃ０４は、ｘ（０）として示される値と同じ値に充電される。セクション０の異なるキャパシタからの電荷は、次の４つのクロック期間Ｔ１〜Ｔ４毎に加算ノードＢに提供される。クロック期間Ｔ１において、セクション１の４つのキャパシタＣ１１〜Ｃ１４は、ｘ（１）として示される値と同じ値に充電される。セクション１の異なるキャパシタからの電荷は、次の４つのクロック期間Ｔ２〜Ｔ５毎に加算ノードＢに提供される。クロック期間Ｔ２において、セクション２の４つのキャパシタＣ２１〜Ｃ２４は、ｘ（２）として示される値と同じ値に充電される。クロック期間Ｔ３において、セクション３の４つのキャパシタＣ３１〜Ｃ３４は、ｘ（３）として示される値と同じ値に充電される。クロック期間Ｔ４において、セクション４の４つのキャパシタＣ４１〜Ｃ４４は、ｘ（４）として示される値と同じ値に充電される。セクション０〜３のキャパシタＣ０４、Ｃ１３、Ｃ２２及びＣ３１の電荷は、出力サンプルを生成するために、キャパシタ５６２に提供される。この出力サンプルは、ｙ（４）＝ｘ（０）＋ｘ（１）＋ｘ（２）＋ｘ（３）として与えられ得る。クロック期間Ｔ５において、セクション０の４つのキャパシタＣ０１〜Ｃ０４は、ｘ（５）として示される値と同じ値に再び充電される。セクション０〜３のキャパシタＣ１４、Ｃ２３、Ｃ３２及びＣ４１の電荷は、ｙ（５）＝ｘ（１）＋ｘ（２）＋ｘ（３）＋ｘ（４）として与えられ得る出力サンプルを生成するために、キャパシタ５６２に提供される。同じ動作は、後に続くクロック期間毎に生じる。
【表２】
2011526464.tif 000007
【００５１】
表２に示すように、一つの出力サンプルｙ（ｎ）は、一つのセクションの各入力サンプルｘ（ｎ）の４つのコピーを記憶すること、及び次の４つのクロック期間毎の一つのコピーを提供することによって、各クロック期間において取得され得る。各クロック期間において、４つの先立ったクロック期間の４つの入力サンプルは、そのクロック期間の出力サンプルを生成するために４つのセクションから取得され、加算され得る。一つのクロック期間の伝達遅延があり、電流クロック期間についての出力サンプルｙ（ｎ）は、４つの先立ったクロック期間についての記憶されたアナログ・サンプルｘ（ｎ−１）〜ｘ（ｎ―４）に基づいて、生成される。
【００５２】
図６のアナログＦＩＲフィルタ６３０はまた、重み付けＦＩＲフィルタのために用いられ得る。このケースにおいて、Ｎ個のセクションは、Ｎ−タップ重み付けＦＩＲフィルタを実施するために用いられ得る。各セクションにおいてＭ個のキャパシタの全ては、一つのクロック期間において充電され、Ｍ個のキャパシタの全て、またはサブセットは、そのセクションの重みに基づいて選択され得る。Ｎ個のセクションの全てが、Ｎ個のクロック期間において充電が完了した後、Ｎ個のセクションの全ての選択されたキャパシタからの電荷は、一つの出力サンプルを生成するために加算され得る。一つの出力サンプルは、このようにして、Ｎ個のクロック期間毎に生成され、デシメーション・レートはＮである。
【００５３】
重み付けＦＩＲフィルタでは、各セクションにつき同数のキャパシタ（または同じ合計電気容量）が、適正な電圧スケーリングを取得するためにノードＢに結合されるべきである。これは、各セクションのＭ個のキャパシタ全てを充電すること、使用されないキャパシタを電荷０にリセットすること、及びＭ個のキャパシタ全てをノードＢに切替ることによって達成される。
【００５４】
図８は、各セルのリセット・スィッチと共に、セルのセクション６４０ｘの例示的なデザインの概略的なダイアグラムを示している。図６のアナログＦＩＲフィルタ６３０において、セクション６４０ｘはセクション６４０ａ〜６４０ｏのそれぞれについて用いられ得る。セクション６４０ｘは、Ｍ個のセルを含み、一つのセルはセル６５０ｘとしてラベルされている。各セルは、図６について上述したように結合されるキャパシタ６５２、及びＮＭＯＳトランジスタ６５４、６５６、及び６５８を含む。各セルについてのＮＭＯＳトランジスタ６５８は、そのセルについてのリセット信号Ｒｎｍを受信する。各セルについて、重みが０の場合、または１より小さい重みについてのキャパシタが選択されない場合、キャパシタ６５２は、ＮＭＯＳトランジスタ６５４を介して充電され、その後、ＮＭＯＳトランジスタ６５８を介して、電荷０（図８に示す）、または予め決められた値（図８には不図示）にリセットされ得る。キャパシタ６５２は、オリジナル電荷、または電荷０、または予め決められた値のいずれかを記憶し、ＮＭＯＳトランジスタ６５６を介してノードＢに切替られ得る。
【００５５】
図９は、図６のアナログＦＩＲフィルタ６３０の他の例示的なデザインである４−タップのデシメート重み付けＦＩＲフィルタ６３０ｂの概略的なダイアグラムを示している。この例示的なデザインにおいて、アナログＦＩＲフィルタ６３０ｂは、４つのセクション１〜４を含み、各セクションが４つのセルを含み、各セルは、一つのユニット・キャパシタを有する。各サンプリング・クロック期間において、電流Ｉｉｎは、スィッチ６２４を通って異なるセクションにパスされ、そのセクションにおいて４つのキャパシタ全てを充電する。４つのセクションは、クロック期間毎に一つのセクションの割合の４つの連続クロック期間において、ラウンド・ロビン法（round robin manner）で充電される。各セクションについて、４つのキャパシタの全ては、セクションが充電された場合、初めに充電され、その後セクションにおける使用されないキャパシタは、関連するリセット・スィッチ（図９には不図示）をショートさせることによって放電される。
【００５６】
４つのセクションの全てが充電された後、各セクションにおいて４つのキャパシタは、ノードＢに結合される。例えば、ｗ１＝ｗ４＝１／２、及びｗ２＝ｗ３＝１の重みの４−タップＦＩＲフィルタは、セクション１の二つの充電されたキャパシタ及び二つの放電されたキャパシタ、セクション２の４つの充電されたキャパシタ、セクション３の４つの充電されたキャパシタ、及びセクション４の二つの充電されたキャパシタ及び二つの放電されたキャパシタに切替えることによって取得され得る。一般的に、各セクションのユニット・キャパシタの数は、そのセクションの重みの細分性（granularity）または分解能（resolution）を決定し得る。Ｍ個のユニット・キャパシタは、１／Ｍの細分性に関する重みを取得するために用いられ得る、または１／Ｍのステップにおいて量子化され得る。
【００５７】
４つのクロック期間において、４つのセクションは充電され、全てのキャパシタからの電荷は、一つの出力サンプルを生成するために加算される。一つの出力サンプルは、このようにして、４つのクロック期間毎に生成され、デシメーション・レートは４である。
【００５８】
一般的に、各セクションｎについての重みｗｎは、電荷のあるキャパシタの数対電荷の無い（または消去された）キャパシタの数によって決定され得る。各セクションが、Ｍ個のユニット・キャパシタを含む場合、各セクションｎについての電気容量Ｃｎの合計は、式（４）の様に表される。  
【数４】
2011526464.tif 000008
【００５９】
Ｃｎｍは、セクションｎのｍ番目のキャパシタの電気容量である。
【００６０】
各セクションｎについての重みｗｎは、式（５）の様に表される。  
【数５】
2011526464.tif 000009
【００６１】
Ｋは、電荷のあるキャパシタの数で、Ｍ−Ｋは、電荷の無いキャパシタの数である。種々の重みは、各セクションについて充電されたキャパシタの数に基づいて種々のセクションについて取得され得る。ＦＩＲフィルタ・インパルス応答は、Ｎ個のセクション全ての重みによって決定され、ｈ＝[ｗ１、ｗ２、・・・ｗＮ]として与えられる。
【００６２】
図１０は、スイッチト・キャパシタを用いるＦＩＲフィルタ４３０の他の例示的なデザインであるＮ−タップ・アナログＦＩＲフィルタ１０３０の例示的なデザインの概略的なダイアグラムを示している。アナログＦＩＲフィルタ１０３０は、図２の離散時間型アナログ・フィルタ２３０について用いられ得る。スィッチ１０２４、１０６０、及びキャパシタ１０６２は、図６のスィッチ６２４、６６０、及びキャパシタ６６２とそれぞれ同じ方法で結合される。
【００６３】
アナログＦＩＲフィルタ１０３０は、各セクションがＭ個のブロック１０４２ａ〜１０４２ｍを含んでいるＮ＋１個のセクション１０４０ａ〜１０４０ｏを含んでいる。各ブロック１０４２は、ノードＡに結合される入力、及びノードＢに結合される出力を有している。各ブロック１０４２は、Ｋ個のセルを含み、図６のセクション６４０、図８のセクション６４０ｘ、またはいくつかの他の例示的なデザインと同じ方法で実施され得る。各セルは、一つのユニット・キャパシタを含んでいる。このように、各ブロック１０４２は、１／Ｋの粒度に関する設定可能な重みを提供し得る。
【００６４】
各セクション１０４０は、セクションのキャパシタの充電を制御する一つのロード信号Ｌｎを有する。Ｎ＋１個のセクション１０４０ａ〜１０４０ｏは、それぞれ、図６について上述したように動作するＮ＋１個の異なるロード信号Ｌ０〜ＬＮを有する。各セクション１０４０はまた、それぞれＭ個のブロック１０４２ａ〜１０４２ｍに結合されるＭ個の選択信号Ｓｎ１〜ＳｎＭのセットを有する。選択信号は、ブロック１０４２ａ〜１０４２ｍにおけるキャパシタのノードＢへの結合を制御する。各セクション１０４０は更に、それぞれ、Ｍ個のブロック１０４２ａ〜１０４２ｍに結合されるＭ個のリセット信号Ｒｎ１〜ＲｎＭのセットを有する。リセット信号は、電荷０を得るように、ブロック１０４２ａ〜１０４２ｍにおいて選択されないキャパシタの放電を制御する。
【００６５】
Ｎ＋１個のセクション１０４０ａ〜１０４０ｏは、クロック期間毎に一つのセクションの割合で、Ｎ＋１個のクロック期間にラウンド・ロビン法で充電される。セクション１０４０ａでは、セクション内の全てのキャパシタは、一つのクロック期間において同時に充電され、最初は同じ値を有する。セクション１０４０ａの各ブロックでは、使用されないキャパシタは、関連するリセットＮＭＯＳトランジスタを介して放電またはショートされる。その後、クロック期間毎に一つのブロックの割合で、Ｍ個の後に続くクロック期間において、Ｍ個のブロックはノードＢに結合される。ノードＢに結合される各ブロックについて、そのブロックの充電された、及び放電されたキャパシタの全ては、選択ＮＭＯＳトランジスタを介してノードＢに結合される。
【００６６】
図１１は、スイッチト・キャパシタを用いるＦＩＲフィルタ４３０の更に他の例示的なデザインである一般化されたアナログＦＩＲフィルタ１１３０の例示的なデザインの概略的なダイアグラムを示している。アナログＦＩＲフィルタ１１３０は、表１に示した全てのモードを実施することができ、図２の離散時間型アナログ・フィルタ２３０について用いられ得る。ＮＭＯＳトランジスタ１１２４、１１６０、及びキャパシタ１１６２は、それぞれ、図６のＮＭＯＳトランジスタ６２４、６６０及びキャパシタ６６２と同様の方法で結合される。
【００６７】
アナログＦＩＲフィルタ１１３０は、Ｑ個のセル１１５０ａ〜１１５０ｑを含み、Ｑは任意の適当な値であり得る。各セルは、図８のセル６５０ｘについて上述した様に結合されるキャパシタ１１５２、及びＮＭＯＳトランジスタ１１５４、１１５６、及び１１５８を含む。各セルは、ｑ∈{１、・・・、Ｑ}として、セル自身のロード信号Ｌｑ、選択信号Ｓｑ、及びリセット信号Ｒｑを有し得る。制御信号生成器２３２は、アナログＦＩＲフィルタ１１３０において、ＮＭＯＳトランジスタについての制御信号を生成し得る。
【００６８】
一般的に、十分な数のセル（Ｑ個）は、任意のタップ及び特性の望ましいアナログＦＩＲフィルタを実施するために用いられ得る。ノン・デシメート・レクタンギュラ・フィルタは、一度に一つのキャパシタに切替えること（switching in one capacitor）、及び複数のキャパシタを平行に充電することによって取得され得る。デシメート重み付けフィルタは、望ましい重みに基づいて、同時にこれらのキャパシタの全てまたはサブセットに切替えること、及び複数のキャパシタを平行に充電することによって、達成され得る。ノン・デシメート重み付けフィルタは、一度にキャパシタの一つのセットに切替えること、及びキャパシタの複数のセットを平行に充電することによって、達成され得る。各セットの０またはより多くのキャパシタは、望ましい重みに基づいて選択され得る。
【００６９】
表３は、８０個のユニット・キャパシタつまりＱ＝８０を含んでいる例示的なデザインのアナログＦＩＲフィルタ１１３０で達成され得るいくつかの構成を記載している。一般的に、異なるＦＩＲフィルタ・アーキテクチャ、重みの値、及びデシメーション・レートは、アナログＦＩＲフィルタ１１３０のＱ個のセルについてのロード、選択、及びリセット信号を適切に制御することによって取得され得る。ＦＩＲフィルタ・アーキテクチャ、重みの値、及び／またはデシメーション・レートはまた、動的に変化され得る。
【表３】
2011526464.tif 000010
【００７０】
アナログＦＩＲフィルタは、例えば１、２、４等の様々なデシメーション・レートをサポートすることができる複数レート・フィルタとして動作され得る。デシメーション・レートは、処理される信号の特性及び／またはバンド幅に基づいて、選択され得る。例えば、異なるデシメーション・レートは、種々の無線技術、種々のシステム・バンド幅等について用いられ得る。
【００７１】
明確にするために、上述の記載の大部分は、アナログＦＩＲフィルタについてのユニット／均等なキャパシタ（unit/equal capacitors）の使用を想定している。これはまた、サーモメータ・デコーディング（thermometer decoding）として言及される。ユニット・キャパシタの使用は、キャパシタ・マッチング（capacitor matching）を改善し得る。２値の重み付け（binary-weighted）キャパシタのような均等でないキャパシタ（non-equal capacitors）はまた、アナログＦＩＲフィルタについて用いられ得る。
【００７２】
図５〜１１は、アナログＦＩＲフィルタのいくつかの例示的なシングル・エンド（single-ended）のデザインを示している。アナログＦＩＲフィルタはまた、ポジティブ及びネガティブ重みの両方をサポートし得る異なるデザインで実施され得る。
【００７３】
図１２Ａは、差動デザインに対しての比較について用いられる図１１のアナログＦＩＲフィルタ１１３０の一部を示している。図１２Ａは、パスＮＭＯＳトランジスタ１１２４、及び一つのシングル・エンド・セル１１５０を示している。セル１１５０のＮＭＯＳトランジスタ１１５６及び１１５８は、図１１のそれらの元の位置から図１２Ａにおいて再配置されている。
【００７４】
図１２Ｂは、差動アナログＦＩＲフィルタ１２３０の例示的なデザインの概略的なダイアグラムを示している。トランスコンダクタンス増幅器１２２２は、入力信号Ｖｉｎを受信し、差動電流信号Ｉｉｎｐ及びＩｉｎｍを提供する。ＮＭＯＳトランジスタ１２２４ａ及び１２２４ｂは、増幅器１２２２の差動出力に結合されたソース、サンプリング・クロックＳＣＬＫを受信するゲート、及びノードＡｐ及びＡｍにそれぞれ結合されたドレインを有する。
【００７５】
簡単にするために、図１２Ｂは、一つの差動セル１２５０のみを示している。セル１２５０内において、キャパシタ１２５２ａ、及びＮＭＯＳトランジスタ１２５４ａ、１２５６ａ、及び１２５８ａは、図１２Ａのセル１１５０のキャパシタ１１５２及びＮＭＯＳトランジスタ１１５４、１１５６及び１１５８のそれぞれと同じ方法で結合される。ＮＭＯＳトランジスタ１２５４ａのドレインは、ノードＡｐに結合され、ＮＭＯＳトランジスタ１２５６ａのドレインは、加算ノードＢｐに結合される。同様に、キャパシタ１２５２ｂ及びＮＭＯＳトランジスタ１２５４ｂ、１２５６ｂ、及び１２５８ｂは、図１２Ａのセル１１５０のキャパシタ１１５２及びＮＭＯＳトランジスタ１１５４、１１５６及び１１５８と同じ方法で結合される。しかしながら、ＮＭＯＳトランジスタ１２５４ｂのドレインは、ノードＡｍに結合され、ＮＭＯＳトランジスタ１２５６ｂのドレインは、加算ノードＢｍに結合される。セル１２５０は更に、ＮＭＯＳトランジスタ１２５６ａ、及び１２５６ｂのソースにそれぞれ結合されたソース、互いに結合されたゲート、及びノードＢｍ及びＢｐにそれぞれ結合されたドレインを有しているＮＭＯＳトランジスタ１２６０ａ、及び１２６０ｂを含んでいる。
【００７６】
セル１２５０は、差動電流信号を受信し、差動アナログ・サンプルを記憶する。セル１２５０は、０、＋１、または−１の重みを取得するために動作され得る。０の重みは、ＮＭＯＳトランジスタ１２５８ａ、及び１２５８ｂを介してそれぞれキャパシタ１２５２ａ、及び１２５２ｂをショートすることによって取得され得る。＋１の重みは、ＮＭＯＳトランジスタ１２５６ａ及び１２５６ｂを介して、キャパシタ１２５２ａ及び１２５２ｂをノードＢｐ及びＢｍにそれぞれ結合することによって取得され得る。−１の重みは、ＮＭＯＳトランジスタ１２６０ａ及び１２６０ｂを介して、キャパシタ１２５２ａ及び１２５２ｂをノードＢｍ及びＢｐにそれぞれ結合することによって取得され得る。
【００７７】
本明細書で記載された離散時間型アナログ・フィルタは、通信、ネットワーキング、コンピューティング、家庭用電化製品等のような種々のアプリケーションについて用いられ得る。離散時間型アナログ・フィルタは、携帯電話、ワイヤレス・デバイス、手持ち式デバイス、ワイヤレス・モデム、ブロードキャスト・レシーバ、ＰＤＡ、ラップトップ・コンピュータ、コードレス電話等について用いられ得る。離散時間型アナログ・フィルタはまた、ＣＤＭＡ２０００システム、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）システム、グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ（登録商標））システム、無線ローカル・エリア・ネットワーク（ＷＬＡＮ）、ブロードキャスト・システム等のような種々の通信システムについて用いられ得る。離散時間型アナログ・フィルタはまた、Bluetoothデバイス、全地球測位システム（ＧＰＳ）及び衛星測位システム（ＳＰＳ）レシーバ等について用いられ得る。
【００７８】
本明細書で記載された離散時間型アナログ・フィルタは、ＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ：printed circuit board）、電子デバイス内で実施され得る。離散時間型アナログ・フィルタはまた、ＣＭＯＳ、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ結合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等のような種々のＩＣプロセス技術で製造され得る。
【００７９】
本明細書に記載された離散時間型アナログ・フィルタを実装している装置は、単独デバイスまたはより大きいデバイスの一部であり得る。デバイスは、（ｉ）単独ＩＣ、（ｉｉ）データ及び／または命令を記憶するためのメモリＩＣを含み得る一つまたはそれ以上のＩＣのセット、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）またはＲＦトランスミッタ／レシーバ（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に組み込まれ得るモジュール、（ｖｉ）レシーバ、携帯電話、ワイヤレス・デバイス、ハンドセットまたはモバイル・ユニット、（ｖｉｉ）等であり得る。
【００８０】
当業者は、情報及び信号は、種々のテクノロジー及び技術の多様性のいくつかを用いることで、表され得るということを理解するだろう。例えば、上の記載を通して言及され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁粒、光学場または光子、またはこれらのあらゆる組み合わせにより表され得る。
【００８１】
当業者は更に、本明細書で開示に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズム・ステップが、電子的なハードウェア、コンピュータソフトウェア、またはこの組み合わせが実施され得るということを、正しく理解するだろう。ハードウェア、及びソフトウェアのこの互換性を明確に例示するために、様々な例示的な要素部品、ブロック、モジュール、回路、及びステップは、一般的にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施の決定は、本開示の範囲から逸脱するものと解釈されるべきではない。
【００８２】
本明細書の開示に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア部品、または、本明細書で述べた機能を実行するように設計されたこれらの組み合わせによって実施され、または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代わるものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステート・マシンであり得る。プロセッサはまた、計算デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連係した一つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実装され得る。
【００８３】
本明細書に開示された側面に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、またはその二つの組み合わせにおいて具体化され得る。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、リムーバル・ディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形のあらゆる記憶媒体に存在し得る。例となる記憶媒体は、記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるようなプロセッサに結合されることができる。代替的に、記憶媒体は、プロセッサに不可欠であり得る。プロセッサと記憶媒体はＡＳＩＣ内にあっても良い。このＡＳＩＣはユーザー装置内にあっても良い。あるいは、プロセッサと記憶媒体は、ディスクリート部品としてユーザー装置内にあっても良い。
【００８４】
一つまたはそれ以上のデザイン例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。
【００８５】
本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
【００８６】
特許請求の範囲は以下の通りである。
【図１】
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【図２】
2011526464.tif 000012
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011526464.tif 000024
【図１２Ａ】
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【図１２Ｂ】
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【国際調査報告】
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