(57)【要約】本発明は、電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ（３）と、前記ナノワイヤ（３）の少なくとも一部の周りに配置された１つ以上のシェル層（４）と、前記１つ以上のシェル層（４）に埋め込まれたナノサイズの電荷捕獲中心（１０）と、前記１つ以上のシェル層（４）の少なくとも一部のそれぞれの周りに配置された１つ以上のゲート電極（１４）とを備えるナノ構造メモリデバイスを提供する。好ましくは、前記１つ以上のシェル層（４）は、ワイドバンドギャップ材料又は絶縁体で構成される。前記電荷捕獲中心（１０）は、前記１つ以上のゲート電極を用いることによってチャージされてもよく／書き込まれてもよく、１つ以上の前記電荷捕獲中心（１０）に蓄積された電荷量の変化は、前記ナノワイヤ（３）の導電率を変更する。【選択図】図１
2011527824.tif 000002
【特許請求の範囲】
【請求項１】
電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ（３）と、
前記ナノワイヤ（３）の少なくとも一部の周りに配置された１つ以上のシェル層（４）と、
前記１つ以上のシェル層（４）に埋め込まれたナノサイズの電荷捕獲中心（ｎａｎｏ−ｓｉｚｅｄ  ｃｈａｒｇｅ  ｔｒａｐｐｉｎｇ  ｃｅｎｔｒｅｓ）（１０）と、
ゲート電極（１４）の下の前記電荷捕獲中心（１０）に蓄積された電荷量を制御するために、前記１つ以上のシェル層（４）の少なくとも一部の周りに配置された第１のゲート電極（１４）と、
を有し、
１つ以上の前記電荷捕獲中心（１０）に蓄積された電荷量の変化は、前記ナノワイヤ（３）の導電率を変更することを特徴とするナノ構造メモリデバイス。
【請求項２】
前記電荷捕獲中心は、ワイドバンドギャップ半導体材料又は絶縁体に埋め込まれていることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項３】
前記電荷捕獲中心（１０）は、半導体ナノ結晶（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｎａｎｏ  ｃｒｙｓｔａｌｓ）であることを特徴とする請求項１又は２に記載のナノ構造メモリデバイス。
【請求項４】
前記１つ以上のシェル層（４）は、グレーデッド（ｇｒａｄｅｄ）又はクレステッド（ｃｒｅｓｔｅｄ）なバンドプロファイルを与えるために、異なるバンドギャップを有する材料で構成されていることを特徴とする請求項１乃至３のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項５】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心への書き込み速度、又は、前記電荷捕獲中心（１０）からの書き込み速度を増加させるために、一方の領域（ｏｎｅ−ｓｉｄｅｄ）であることを特徴とする請求項４に記載のナノ構造メモリデバイス。
【請求項６】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心への書き込み速度、又は、前記電荷捕獲中心（１０）からの書き込み速度を増加させるために、両方の領域（ｄｏｕｂｌｅ−ｓｉｄｅｄ）であることを特徴とする請求項４に記載のナノ構造メモリデバイス。
【請求項７】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心（１０）と前記ナノワイヤ（３）との間及び前記電荷捕獲中心（１０）と前記ゲート電極（１４）との間の少なくとも一方のバリア構造を提供することを特徴とする請求項４乃至６のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項８】
前記電荷捕獲中心（１０）は、エピタキシーによって成長される半導体ナノ結晶、液体、ガス又は真空から蒸着させた金属ナノ粒子、又は、複数の電荷捕獲を備えた蒸着薄膜であることを特徴とする請求項１乃至７のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項９】
複数のゲート電極（１４）を有し、前記複数のゲート電極のそれぞれは、前記電荷捕獲中心（１０）に蓄積された電荷量を制御するために、前記ナノワイヤ（３）のそれぞれの部分の周りに配置されていることを特徴とする請求項１乃至８のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１０】
ゲート電極（１４）のそれぞれの下の前記電荷捕獲中心（１０）は、グループで又は別々にチャージされるように構成され、前記ナノワイヤ（３）の抵抗は、前記ゲート電極（１４）によってチャージされた電荷捕獲中心（１０）の数に依存して階段的に増加又は減少することを特徴とする請求項９に記載のナノ構造メモリデバイス。
【請求項１１】
ゲート電極（１４）のそれぞれによって移動される電荷の数は制御可能であることを特徴とする請求項９又は１０に記載のナノ構造メモリデバイス。
【請求項１２】
ナノワイヤの端部のそれぞれに平行に接続されたナノワイヤ（３）のグループを有し、前記ナノワイヤ（３）は、１つ以上のゲート電極（１４）によって別々にゲート（ｇａｔｅｄ）され、ナノワイヤ（３）のそれぞれは、読み出し電流の１つ以上のレベルに寄与することを特徴とする請求項１乃至１１のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１３】
電荷は、電界支援トンネル（ｆｉｅｌｄ−ａｓｓｉｓｔｅｄ  ｔｕｎｎｅｌｌｉｎｇ）によって、前記電荷捕獲中心（１０）から、又は、前記電荷捕獲中心（１０）に移動されることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項１４】
電荷は、前記ナノワイヤ（３）からの電荷注入によって、前記電荷捕獲中心（１０）から、又は、前記電荷捕獲中心（１０）に移動されることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項１５】
前記ナノワイヤ（３）は、基板（１２）からエピタキシャルに成長されることを特徴とする請求項１乃至１４のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１６】
前記１つ以上のシェル層（４）は、前記ナノワイヤ（３）からエピタキシャルに成長されることを特徴とする請求項１乃至１５のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１７】
前記ナノワイヤ（３）は、ＩＶ族、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族半導体材料のいずれか、又は、それらの組み合わせであることを特徴とする請求項１乃至１６のうちいずれか１項に記載のナノ構造メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特に、構造要素としてナノワイヤを備える半導体メモリデバイスに関する。
【背景技術】
【０００２】
半導体デバイスは、最近まで、小型化に関して制約を与えるプレーナ技術に基づいていた。ナノテクノロジーの発展、及び、特に、ナノワイヤを生成する技術により、プレーナ技術では不可能であった、改善された特性を有する半導体デバイスを設計し、且つ、新規のデバイスを作成するための新たな可能性が得られた。
【０００３】
データ記憶アプリケーションのためのメモリ回路に対する関心は、過去数年にわたって著しい増加を示している。かかる関心は、主に、ナノテクノロジーに基づいたメモリ回路が技術的に実現可能であることを示す最近の報告と組み合わせて、より高速、且つ、より密にパッケージされたメモリの常に増加している要求から生じている。今日最も使用されている携帯型装置用の不揮発性メモリと、フラッシュメモリ、ナノテクノロジーに基づいたメモリデバイスなどの単電子デバイスとの比較は、ナノスケール寸法により、非常に密なメモリを提供する可能性がある。別の利点は、非常に制限された数の電子だけが基本動作に関係するという事実による極めて低い電力消費である。非常に制限された数の電子は、高速動作を与えることもできる。プレーナ技術に基づいたメモリデバイスのサイズは、接触部の縮小されたサイズによる接触抵抗の増加、或いは、縮小されたチャネル幅による不十分な電子制御などの様々な問題なしに容易に縮小することはできない。
【０００４】
欧州特許出願公開第１４２０４１４号は、最小プレーナメモリデバイスのレンジのフットプリントを備えたナノテクノロジーに基づいたメモリデバイスの一例を開示している。このメモリデバイスは、基板上で成長したナノチューブを含む。ナノチューブは、その一端が基板のソース領域に接触し、他端がドレイン領域に接触する。これにより、ナノチューブは、メモリデバイスの電子輸送チャネルを形成する。絶縁層の間に挟まれた電子蓄積層を備えるメモリセルは、ナノチューブの周りに形成される。電子蓄積層は、均一層（ｈｏｍｏｇｅｎｏｕｓ  ｌａｙｅｒ）、或いは、化学的気相成長（ＣＶＤ）又はスパッタリングを使用して電子蓄積材料で満たされたナノドットを含む多孔質層である。ナノチューブによる電子のフローは、メモリセルの周りに形成された制御ゲートによって制御される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】欧州特許出願公開第１４２０４１４号
【発明の概要】
【課題を解決するための手段】
【０００６】
先行技術は、メモリデバイスにおける速度、低揮発性、小フットプリントを両立することに関して欠点を有する。
【０００７】
本発明の目的は、従来技術の欠点を克服することである。これは、独立請求項で定義されるようなナノ構造メモリデバイスによって実現される。
【０００８】
本発明におけるナノ構造メモリデバイスは、電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤと、埋め込まれた電荷捕獲中心を備え、前記ナノワイヤの少なくとも一部の周りに配置された１つ以上のシェル層と、前記１つ以上のシェル層の少なくとも一部の周りに配置された少なくとも第１のゲート電極と、を備える。前記電荷捕獲中心に蓄積された電荷量は、前記ゲート電極によって制御される。前記電荷捕獲中心は、前記ゲート電極に所定の電圧を印加することによって書き込まれる／消去される。１つ以上の前記電荷捕獲中心に蓄積された電荷量のあらゆる変化は、前記ナノワイヤの導電率を変更する。好ましくは、前記電荷捕獲中心は、ワイドバンドギャップ材料又は絶縁体に埋め込まれる。
【０００９】
本発明の１つの実施形態において、前記電荷捕獲中心は、好ましくは、エピタキシーによって成長された半導体ナノ結晶である。
【００１０】
本発明の別の実施形態において、ナノ構造メモリデバイスは、複数のゲート電極を備える。前記複数のゲート電極のそれぞれは、前記ナノワイヤ（３）のそれぞれの部分の周りに配置される。その結果、前記ナノワイヤ３の抵抗は、活性化されたゲート電極の数に依存して階段的に増加／減少される。
【００１１】
発明におけるナノ構造メモリデバイスの更に別の実施形態において、前記１つ以上のシェル層は、グレーデッド又はクレステッドなバンドプロファイルを与えるために、異なるバンドギャップを有する材料で構成される。１つの実施形態において、前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心のチャージが所定のバイアス状態を遂行するように、前記電荷捕獲中心と前記ナノワイヤとの間、及び／又は、前記電荷捕獲中心と前記ゲート電極との間のバリア構造を提供する。
【００１２】
本発明によれば、高い書き込み速度及び低揮発性を有するメモリデバイスを提供することが可能である。
【００１３】
従来のデバイスと比較して、縮小されたフットプリントを有するメモリデバイスを提供することが本発明の利点である。
【００１４】
マルチゲートメモリデバイスの垂直積層の可能性を提供すること、及び、メモリデバイスの記録密度（ｐａｃｋｉｎｇ  ｄｅｎｓｉｔｙ）を更に増加させることが本発明の更なる利点である。
【００１５】
本発明の実施形態は、従属請求項で定義される。添付の図面及び請求項を考慮して、本発明の他の目的、利点及び新しい特徴は、本発明の以下の詳細な説明で明らかとなるだろう。
【図面の簡単な説明】
【００１６】
添付の図面を参照して、本発明の好適な実施形態を説明する。
【図１】図１は、本発明の１つの実施形態におけるメモリデバイス及び活性領域の拡大を概略的に示す。
【図２】図２は、本発明における３つのシェル層を備えるメモリデバイス及び活性領域の拡大を概略的に示す。
【図３】図３（ａ）及び図３（ｂ）は、ナノワイヤの周りに配置された複数のゲート電極を備える本発明の別の実施形態を概略的に示す。
【図４】図４（ａ）及び図４（ｂ）は、（ａ）デプレッション（空乏）モード及び（ｂ）エンハンスメントモードでのナノワイヤにおける電流を概略的に示す。
【図５】図５（ａ）、図５（ｂ）及び図５（ｃ）は、本発明におけるメモリデバイスの書き込み／チャージを概略的に示す。
【発明を実施するための形態】
【００１７】
基本的に、本発明は、ナノワイヤの導電率を制御するための半導体ナノワイヤの周りに配置されたナノサイズの電荷捕獲中心の使用に基づいている。
【００１８】
図１を参照するに、本発明におけるナノ構造メモリデバイスは、メモリデバイスの電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ３を備える。好ましくは、ナノワイヤ３は、基板から突出している。１つ以上のシェル層は、ナノワイヤ３の少なくとも一部の周りに配置される。ナノサイズの電荷捕獲中心１０は、１つ以上のシェル層に埋め込まれ、１つ以上のシェル層によってナノワイヤコアから分離される。ナノ結晶の形態でもよいナノサイズの電荷捕獲中心は、陽的（ｐｏｓｉｔｉｖｅｌｙ）又は負的（ｎｅｇａｔｉｖｅｌｙ）にチャージされ、これにより、ナノワイヤコアの導電率に影響を及ぼす。従って、１つ以上の電荷捕獲中心１０に蓄積された電荷量の変化は、ナノワイヤ３の導電率を変更する。電荷捕獲中心１０に蓄積された電荷量は、１つ以上のシェル層４の少なくとも一部の周りに配置された少なくとも第１のゲート電極によって制御される。ナノワイヤ３は、ｎ型又はｐ型の半導体材料で構成され、電荷捕獲中心におけるチャージは、デバイスの動作に依存して、ナノワイヤの抵抗を増加又は低下することができる。
【００１９】
粒子支援成長又は米国特許第７，３３５，９０８号に開示された、所謂、ＶＬＳ（気相−液相−固相）機構によって基板上にナノワイヤを形成する基本的な処理、種々の化学ビームエピタキシー法及び気相エピタキシー法が知られている。但し、国際公開第２００７／１０４７８４号に示されているように、ナノワイヤは、触媒として粒子を使用することなく成長させてもよい。このことから、ナノワイヤは、好ましくは、基板１２からエピタキシャルに成長され、即ち、ナノワイヤ３は、好ましくは、基板１２にエピタキシャル接触する。ナノ構造メモリデバイスの放射状の構造は、ナノワイヤ成長を促進する第１の成長モードにおけるナノワイヤの第１の成長、及び、放射状の成長を促進する第２の成長モードにおける１つ以上のシェル層４の第２の選択的な成長によって実施されてもよい。このように、ナノワイヤ３及び随意の隣接するシェル層にエピタキシャル接触するシェル層が形成される。従って、ナノワイヤ及び１つ以上のシェル層の周囲を含む放射状の構造は、ナノコア及び１つ以上の放射状の層を備えるナノワイヤ自体とみなしてもよい。
【００２０】
ナノワイヤは、一般に、その直径においてナノスケール寸法のナノ構造として解釈される。用語としてのナノワイヤは、横サイズがナノスケールであることを意味し、縦サイズは制約されない。このようなナノ構造は、一般に、ナノウィスカー、１次元ナノ素子、ナノロッドなどとも呼ばれる。これらの用語は長方形形状を意味するが、ナノワイヤはピラミッド状又は棒状であってもよい。また、ナノワイヤは様々な断面形状を有してもよいため、本出願では、直径は有効径を表すものとする。一般に、ナノワイヤは、少なくとも、それぞれが３００ｎｍ以上でない２次元を有すると考えられるが、ナノワイヤは、少なくとも幾つかの固有な特性を維持するために、約１μｍまでの直径又は幅を有することができる。ナノワイヤの１次元的特徴は、固有な物理的、光学的及び電子的特性を提供する。これらの特性は、例えば、量子力学的効果を利用するデバイスを形成するために、又は、大きな格子不整合により通常組み合わせることができない組成的に異なる材料のヘテロ構造を形成するために使用される。１つの例は、縮小された格子整合制約を備えた半導体材料の統合である。かかる統合は、例えば、Ｓｉ基板上のＩＩＩ−Ｖ族半導体ナノワイヤの成長を許可する。
【００２１】
本発明の１つの実施形態において、ナノサイズの電荷捕獲中心を埋め込む１つ以上のシェル層４は、ナノ構造メモリデバイスの書き込み／消去に対応するバイアス状態のための電荷移動を促進するために、ワイドバンドギャップ材料又は絶縁体で構成される。
【００２２】
電荷は、ゲート電極１４に電圧を印加することによって、ナノサイズの電荷捕獲中心１０に移動される。ナノサイズの電荷捕獲中心１０の位置及び電荷捕獲中心１０の周囲の材料の特性に依存して、電荷はゲート電極１４又はナノワイヤ３から移動される。
【００２３】
図２を参照するに、本発明の別の実施形態において、メモリデバイスは、少なくとも、第１のシェル層４ａ、第２のシェル層４ｂ及び第３のシェル層４ｃによって部分的に囲まれるナノワイヤ１を備える。第２のシェル層４ｂは、電荷捕獲中心１０を埋め込み、第１のシェル層４ａは、ナノワイヤ３から電荷捕獲中心１０を分離し、第３のシェル層４ｃは、第３のシェル層４ｃの周りに配置されたゲート電極１４から電荷捕獲中心１０を分離する。
【００２４】
図３（ａ）及び図３（ｂ）は、本発明の１つの実施形態におけるメモリデバイスを概略的に示す。メモリデバイスは、複数のゲート電極１４を備え、複数のゲート電極１４のそれぞれは、電界支援トンネルによって電荷捕獲中心１０に電荷を移動するために／電荷捕獲中心１０から電荷を移動するために、ナノワイヤ３のそれぞれの部分の周りに配置される。それぞれのゲート電極１４の下の電荷捕獲中心１０は、別々にチャージされ、その結果、ナノワイヤ３の抵抗は、活性化されたゲート電極の数に依存して階段的に増加／減少される。
【００２５】
本発明の別の実施形態において、電荷捕獲中心１０の書き込みは、高温ナノワイヤ（ｈｏｔ  ｎａｎｏｗａｉｒｅ）３からの高温電荷キャリア注入（ｈｏｔ  ｃｈａｒｇｅ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）によって実行される。電荷捕獲中心１０への／電荷捕獲中心１０からの電荷の熱的支援移動（トンネル）（ｔｈｅｒｍａｌｌｙ  ａｓｓｉｓｔｅｄ  ｔｒａｎｓｆｅｒ（ｔｕｎｎｅｌｌｉｎｇ））は、上述した電界支援トンネルに必要な電圧よりも低いラップゲート電圧で行うことができる。
【００２６】
電荷捕獲中心１０が埋め込まれた１つ以上のシェル層４は、電荷捕獲中心１０が埋め込まれているシェル層１０のエネルギーバンドプロファイルがグレーデッド又はクレステッドであるのと同様に、１つ以上の材料で構成されてもよい。１つの実施形態において、ナノワイヤ３及び／又はゲート電極１４から電荷捕獲中心を分離するシェル層は、スロープ状又は階段状に変化するバンドプロファイルを有する。かかるバンドプロファイルは、あるバイアス状態のための電荷移動を促進するために、電荷捕獲中心とナノワイヤとの間及び／又は電荷捕獲中心とゲート電極との間のバリア構造を提供する。グレーデッド又はクレステッドなバンドプロファイルは、電荷捕獲中心１０からの、或いは、電荷捕獲中心１０への書き込み速度を増加させるために一方の領域であってもよいし、電荷捕獲中心１０への書き込み速度を増加させるために両方の領域であってもよい。非バイアス状態において、捕獲された電荷は、メモリの不揮発性に重要であるバリア構造の最大の幅を経験するが、バイアスをかけること（書き込むこと／消去すること）で、有効トンネル幅がかなり縮小される。従って、本発明におけるメモリデバイスは、低揮発性と高速な書き込み速度とを両立する。
【００２７】
電荷捕獲中心１０は、好ましくは、エピタキシーによって成長された、ＩｎＡｓなどの半導体ナノ結晶である。エピタキシーは、所望の書き込み／消去及び揮発性特性を満たすために、バンドプロファイルの適切なデザインを促進する。しかしながら、電荷捕獲中心は、液体、ガス又は真空から蒸着させた金属ナノ粒子、多くの電荷捕獲を備えた、Ｓｉ３Ｎ４又はＨｆＯ２などの酸化物などの蒸着薄膜（ｄｅｐｏｓｉｔｅｄ  ｔｈｉｎ  ｆｉｌｍ）であってもよい。特定の材料は一例であって、これらに限定されるものではない。
【００２８】
１つの実施形態において、ナノ構造メモリデバイスは、ナノワイヤ３の反対側の端部に接続するトップ及びボトムコンタクトを備える。従来技術のこの種のメモリデバイスにおいて、これらのコンタクトは、それぞれ、典型的に、ソース及びドレインコンタクトと呼ばれる。ボトムコンタクトは、例えば、ナノワイヤの基部、或いは、バッファ層及び／又は基板１２を介したナノワイヤの基部への接続でのラップ周りの配置でもよい。
【００２９】
電荷捕獲中心１０に蓄積された電荷量は、複数の離散電荷レベルによって定義されてもよい。これにより、ゲート電極１４ごとに蓄積される情報量が増加する。これは、電荷が異なるバイアス状態で移動される電荷捕獲中心を有することによってなされる。例えば、各ゲート電極（１４）の下の電荷捕獲中心（１０）は、グループで又は別々にチャージされるように構成されてもよい。その結果、ナノワイヤ３の抵抗は、ゲート電極１４によってチャージされた電荷捕獲中心１０の数に依存して、階段的に増加／減少する。
【００３０】
本発明におけるメモリデバイスの実施形態において、電気的に平行に接続しているが、各ナノワイヤ３に沿って配置された１つ以上のゲート電極１４によって別々にゲートされた（ｇａｔｅｄ）ナノワイヤのグループを備える。これにより、ナノワイヤのグループの各ナノワイヤ３は、読み出し電流の１つ以上のレベルに寄与する。
【００３１】
図３（ａ）及び図３（ｂ）は、本発明におけるナノ構造メモリデバイスの１つの実施形態を概略的に示す。ナノ構造メモリデバイスは、ナノワイヤ３と、少なくともナノワイヤ３を部分的に取り囲む１つ以上のシェル層４とを備える。１つ以上のシェル層は、ワイドバンドギャップ材料又は絶縁体で構成される。電荷捕獲中心１０は、例えば、ナノ結晶の形態で、１つ以上のシェル層４に埋め込まれる。複数のゲート電極は、１つ以上のシェル層４のそれぞれの部分の周りに配置される。ナノワイヤ３及びゲート電極１４は、絶縁体９によって取り囲まれてもよい。好ましくは、トップコンタクト１３は、基板１２と反対のナノワイヤ３の１つの端部に配置される。図２（ａ）に示すように、ナノワイヤの他方の端部は、基板及び又はバッファ層（不図示）を介してボトムコンタクトに接続される。シェル層４から基板を分離するために、ナノ構造メモリデバイスは、ワイドバンドギャップ材料、又は、基板１２をカバーし、ナノワイヤ３の他方の端部を取り囲む絶縁体の層８を備えてもよい。図３（ｂ）は、別の実施形態を概略的に示す。ナノワイヤ１の他方の端部は、ラップ周りの配置における電極１５を介して、ボトムコンタクトに接続される。基板１２は、本実施形態では、絶縁体でもよい。
【００３２】
図４（ａ）及び図４（ｂ）は、本発明の１つの実施形態におけるナノ構造メモリデバイスの動作を概略的に示す。ナノ構造メモリデバイスは、ナノワイヤ３の周りに配置された複数（１・・・ｎ）のゲート電極１４を備える。このように、ナノワイヤ３の導電率は、多数の導電率レベルの間において、段階的に変更することができる。図４（ａ）は、デプレッションモードにおけるナノ構造メモリデバイスの動作を概略的に示し、図４（ｂ）は、エンハンスメントモードにおけるナノ構造メモリデバイスの動作を概略的に示す。デプレッションモードにおいて、書き込まれたゲート電極の数が増加する場合、ナノワイヤにおける電流は減少する。エンハンスメントモードにおいて、書き込まれたゲート電極の数が増加する場合、ナノワイヤにおける電流は増加する。
【００３３】
図５（ａ）及び図５（ｂ）は、電荷捕獲中心１０とナノワイヤとの間のシェル層４の３つの異なるバンドギャッププロファイル、及び、電荷捕獲中心１０をチャージしたときのバンドギャッププロファイルの変化を概略的に示す。（ａ）において、バリア又はシェル層は、両方の領域で階段的なグレーディング（ｇｒａｄｉｎｇ）を有し（ｂ）において、グレーディングは、両方の領域であるが、スロープ状プロファイルであり、（ｃ）において、バンドギャッププロファイルのグレーディングは、スロープ状部分及び階段状部分を備える。
【００３４】
本発明におけるナノ構造メモリデバイスのナノワイヤの直径は、好ましくは、３〜２００ｎｍのレンジ、更に好ましくは、３〜５０ｎｍのレンジ、最も好ましくは、３〜２０ｎｍのレンジである。１つ以上のシェル層４の厚さは、ナノワイヤ３の直径及び電荷捕獲中心のサイズに依存する。電荷捕獲中心と、ナノワイヤ３と、ゲート電極１４との間の距離は、それぞれ、好ましくは、１０ｎｍ未満、更に好ましくは、５ｎｍ未満である。ナノサイズの捕獲中心のそれぞれの直径は、好ましくは、２０ｎｍ未満である。ナノワイヤの長さは、広いレンジにおいて、異なっていてもよい。約２０ｎｍから数μｍまでの長さが考えられる。これにより、本発明が従来のメモリデバイスよりも小さいフットプリントを備えた高性能メモリデバイスを提供することが理解されるであろう。
【００３５】
ナノワイヤが均一な直径を有するように図示されているが、当業者には、ナノワイヤは先細り、面（ｆａｃｅｔｔｅｄ）又は不規則な形状であってもよいことが理解されるであろう。電荷捕獲中心も同様である。
【００３６】
ナノ構造メモリデバイスの基板１２に適した材料は、Ｓｉ、ＧａＡｓ、ＧａＰ、ＧａＰ：Ｚｎ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＧａＮ、Ａｌ２Ｏ３、ＳｉＣ、Ｇｅ、ＧａＳｂ、ＺｎＯ、ＩｎＳｂ、ＳＯＩ（シリコン−オン−絶縁体）を含むが、これに限定されない。ナノワイヤに適した材料は、ＧａＡｓ、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、Ｂｎ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｓｉ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ及びＳｉ、又は、それらの組み合わせなどのＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族半導体を含むが、これに限定されない。可能なドナードーパントは、Ｓｉ、Ｓｎ、Ｔｅ、Ｓｅ、Ｓなどであるが、これに限定されない。アセプタドーパントは、Ｚｎ、Ｆｅ、Ｍｇ、Ｂｅ、Ｃｄなどである。電荷捕獲中心が埋め込まれるシェル層に適した材料は、ナノワイヤに適した材料としての上述した半導体材料を含むが、ナノワイヤよりも広いバンドギャップ（＞２ｅＶ）を有し、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３などの絶縁体を含む。
【００３７】
現時点で最も実用的で好適な実施形態であると考えられるものに関連して本発明を説明したが、本発明は、開示した実施形態に限定されることを意図せず、添付の請求項の範囲内の種々の変形及び同等な構成を範囲に含むことを意図する。
【図１】
2011527824.tif 000003
【図２】
2011527824.tif 000004
【図３】
2011527824.tif 000005
【図４】
2011527824.tif 000006
【図５】
2011527824.tif 000007
【手続補正書】
【提出日】平成23年3月8日(2011.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ（３）と、
前記ナノワイヤ（３）の少なくとも一部の周りに配置された１つ以上のシェル層（４）と、
前記１つ以上のシェル層（４）に埋め込まれたナノサイズの電荷捕獲中心（ｎａｎｏ−ｓｉｚｅｄ  ｃｈａｒｇｅ  ｔｒａｐｐｉｎｇ  ｃｅｎｔｒｅｓ）（１０）と、
ゲート電極（１４）の下の前記電荷捕獲中心（１０）に蓄積された電荷量を制御するために、前記１つ以上のシェル層（４）の少なくとも一部の周りに配置された第１のゲート電極（１４）と、
を有し、
１つ以上の前記電荷捕獲中心（１０）に蓄積された電荷量の変化は、前記ナノワイヤ（３）の導電率を変更することを特徴とするナノ構造メモリデバイス。
【請求項２】
前記電荷捕獲中心は、ワイドバンドギャップ半導体材料又は絶縁体に埋め込まれていることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項３】
前記電荷捕獲中心（１０）は、半導体ナノ結晶（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｎａｎｏ  ｃｒｙｓｔａｌｓ）であることを特徴とする請求項１又は２に記載のナノ構造メモリデバイス。
【請求項４】
前記１つ以上のシェル層（４）は、グレーデッド（ｇｒａｄｅｄ）又はクレステッド（ｃｒｅｓｔｅｄ）なバンドプロファイルを与えるために、異なるバンドギャップを有する材料で構成されていることを特徴とする請求項１乃至３のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項５】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心への書き込み速度、又は、前記電荷捕獲中心（１０）からの書き込み速度を増加させるために、一方の領域（ｏｎｅ−ｓｉｄｅｄ）であることを特徴とする請求項４に記載のナノ構造メモリデバイス。
【請求項６】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心への書き込み速度、又は、前記電荷捕獲中心（１０）からの書き込み速度を増加させるために、両方の領域（ｄｏｕｂｌｅ−ｓｉｄｅｄ）であることを特徴とする請求項４に記載のナノ構造メモリデバイス。
【請求項７】
前記グレーデッド又はクレステッドなバンドプロファイルは、前記電荷捕獲中心（１０）と前記ナノワイヤ（３）との間及び前記電荷捕獲中心（１０）と前記ゲート電極（１４）との間の少なくとも一方のバリア構造を提供することを特徴とする請求項４乃至６のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項８】
前記電荷捕獲中心（１０）は、エピタキシーによって成長されるように構成された半導体ナノ結晶、液体、ガス又は真空から蒸着させた金属ナノ粒子、又は、複数の電荷捕獲を備えた蒸着薄膜であることを特徴とする請求項１乃至７のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項９】
複数のゲート電極（１４）を有し、前記複数のゲート電極のそれぞれは、前記電荷捕獲中心（１０）に蓄積された電荷量を制御するために、前記ナノワイヤ（３）のそれぞれの部分の周りに配置されていることを特徴とする請求項１乃至８のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１０】
ゲート電極（１４）のそれぞれの下の前記電荷捕獲中心（１０）は、グループで又は別々にチャージされるように構成され、前記ナノワイヤ（３）の抵抗は、前記ゲート電極（１４）によってチャージされた電荷捕獲中心（１０）の数に依存して階段的に増加又は減少することを特徴とする請求項９に記載のナノ構造メモリデバイス。
【請求項１１】
ゲート電極（１４）のそれぞれによって移動される電荷の数は制御可能であることを特徴とする請求項９又は１０に記載のナノ構造メモリデバイス。
【請求項１２】
ナノワイヤの端部のそれぞれに平行に接続されたナノワイヤ（３）のグループを有し、前記ナノワイヤ（３）は、１つ以上のゲート電極（１４）によって別々にゲート（ｇａｔｅｄ）され、ナノワイヤ（３）のそれぞれは、読み出し電流の１つ以上のレベルに寄与することを特徴とする請求項１乃至１１のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１３】
電荷は、電界支援トンネル（ｆｉｅｌｄ−ａｓｓｉｓｔｅｄ  ｔｕｎｎｅｌｌｉｎｇ）によって、前記電荷捕獲中心（１０）から、又は、前記電荷捕獲中心（１０）に移動されることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項１４】
電荷は、前記ナノワイヤ（３）からの電荷注入によって、前記電荷捕獲中心（１０）から、又は、前記電荷捕獲中心（１０）に移動されることを特徴とする請求項１に記載のナノ構造メモリデバイス。
【請求項１５】
前記ナノワイヤ（３）は、基板（１２）からエピタキシャルに成長されるように構成されたことを特徴とする請求項１乃至１４のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１６】
前記１つ以上のシェル層（４）は、前記ナノワイヤ（３）からエピタキシャルに成長されるように構成されたことを特徴とする請求項１乃至１５のうちいずれか１項に記載のナノ構造メモリデバイス。
【請求項１７】
前記ナノワイヤ（３）は、ＩＶ族、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族半導体材料のいずれか、又は、それらの組み合わせを有することを特徴とする請求項１乃至１６のうちいずれか１項に記載のナノ構造メモリデバイス。
【国際調査報告】
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