(57)【要約】  半導体デバイスを製作する方法は、絶縁層（１０８）に取り囲まれた柱形半導体デバイスを形成するステップであって、絶縁層内のコンタクトホール（１１１）が半導体デバイスの上面を露出させるステップを含む。この方法はまた、絶縁層（１０８）上にシャドウマスク層（３０２）を形成するステップであって、シャドウマスク層（３０２）の一部分がコンタクトホール（１１１）の一部分に突出するステップと、導電層を形成するステップであって、導電層の第１の部分（３０４）がコンタクトホール内に露出する半導体デバイスの上面に位置し、導電層の第２の部分（３０６）がシャドウマスク層（３０２）上に位置するステップと、シャドウマスク層（３０２）と導電層の第２の部分（３０６）とを除去するステップと、を含む。
2011527832.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製作する方法であって、
絶縁層に取り囲まれた柱形半導体デバイスを形成するステップであって、前記絶縁層内のコンタクトホールが前記半導体デバイスの上面を露出させるステップと、
前記絶縁層上にシャドウマスク層を形成するステップであって、前記シャドウマスク層の一部分が前記コンタクトホールの一部分に突出するステップと、
導電層を形成するステップであって、前記導電層の第１の部分が前記コンタクトホール内に露出する前記半導体デバイスの上面に位置し、前記導電層の第２の部分が前記シャドウマスク層上に位置するステップと、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記シャドウマスク層を形成するステップは、ＰＥＣＶＤにより絶縁シャドウマスク層を堆積させることを含み、
前記絶縁シャドウマスク層は、前記絶縁層の組成とは異なる組成を有する方法。
【請求項３】
請求項２記載の方法において、
前記シャドウマスク層は窒化シリコンまたはＢＰＳＧを備え、前記絶縁層は酸化シリコンを備える方法。
【請求項４】
請求項１記載の方法において、
前記除去するステップは、ＣＭＰまたはエッチバックにより前記シャドウマスク層と前記導電層の第２の部分とを除去することを含む方法。
【請求項５】
請求項１記載の方法において、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップに先立ち、前記コンタクトホールに流動材を充填するステップと、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップの後に前記流動材を除去するステップと、
をさらに含む方法。
【請求項６】
請求項１記載の方法において、
前記半導体デバイスは、不揮発性メモリデバイスのステアリング素子を備える方法。
【請求項７】
請求項６記載の方法において、
前記半導体デバイスは、柱形ダイオードを備える方法。
【請求項８】
請求項７記載の方法において、
前記柱形半導体デバイスを形成するステップは、前記絶縁層内の開口部の中へ半導体材を選択的に堆積させることを含み、開口部の下部分には前記半導体材が充填され、前記開口部の充填されない上部分が前記コンタクトホールを形成する方法。
【請求項９】
請求項６記載の方法において、
前記コンタクトホールの中、前記導電層の第１の部分の上に、抵抗切替素子を形成するステップをさらに含む方法。
【請求項１０】
請求項９記載の方法において、
前記抵抗切替素子は、アンチヒューズ、ヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンスイッチャブル抵抗材、相変化材メモリ、導電性ブリッジ素子、またはスイッチャブルポリマーメモリから選択される方法。
【請求項１１】
請求項９記載の方法において、
前記半導体デバイスの下に下位電極を形成するステップと、
前記抵抗切替素子上に上位電極を形成するステップと、
をさらに含む方法。
【請求項１２】
請求項１記載の方法において、
前記シャドウマスク層を形成するステップの後にケミカルウェットクリーニングステップを遂行するステップをさらに含む方法。
【請求項１３】
請求項１記載の方法において、
前記コンタクトホールは、弓形を有する方法。
【請求項１４】
請求項１記載の方法において、
前記導電層を形成するステップは、ＰＶＤによりＴｉＮ層を形成することを含む方法。
【請求項１５】
不揮発性メモリデバイスを製作する方法であって、
下位電極を形成するステップと、
絶縁層を形成するステップと、
前記絶縁層内に開口部を形成して、前記下位電極の少なくとも一部分を露出するステップと、
前記開口部にて前記下位電極と電気的に接触する柱形ダイオードステアリング素子を形成するステップであって、前記ダイオードステアリング素子が前記開口部を部分的に充填するステップと、
前記絶縁層上にシャドウマスク層を形成するステップであって、前記シャドウマスク層の一部分が前記開口部の一部分に突出するステップと、
導電層を形成するステップであって、前記導電層の第１の部分が前記開口部内に露出する前記ダイオードステアリング素子の上面に位置し、前記導電層の第２の部分が前記シャドウマスク層上に位置するステップと、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップと、
前記開口部の中、前記導電層の第１の部分の上に、抵抗切替素子を形成するステップと、
前記抵抗切替素子上に上位電極を形成するステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記シャドウマスク層を形成するステップは、ＰＥＣＶＤにより絶縁シャドウマスク層を堆積させることを含み、
前記絶縁シャドウマスク層は、前記絶縁層の組成とは異なる組成を有し、
前記柱形ダイオードステアリング素子を形成するステップは、前記開口部の中に多結晶またはアモルファス半導体ダイオード材を選択的に堆積させることを含む方法。
【請求項１７】
請求項１６記載の方法において、
前記シャドウマスク層は、窒化シリコンまたはＢＰＳＧを備え、
前記絶縁層は、酸化シリコンを備え、
前記導電層は、ＰＶＤにより形成されるＴｉＮ層を備え、
前記抵抗切替素子は、アンチヒューズ、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンスイッチャブル抵抗材、相変化材メモリ、導電性ブリッジ素子、またはスイッチャブルポリマーメモリから選択され、
前記除去するステップは、ＣＭＰまたはエッチバックにより前記シャドウマスク層と前記導電層の第２の部分とを除去することを含む方法。
【請求項１８】
請求項１５記載の方法において、
前記導電層を形成するステップの後で、前記シャドウマスク層と前記導電層の第２の部分とを除去するステップの前に、流動材により前記開口部を充填するステップと、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップの後に前記流動材を除去するステップと、
をさらに含む方法。
【請求項１９】
請求項１５記載の方法において、
前記導電層の第１の部分は、前記開口部の側壁沿いに延在しない方法。
【請求項２０】
不揮発性メモリデバイスを製作する方法であって、
下位電極を形成するステップと、
酸化シリコン絶縁層を形成するステップと、
前記絶縁層内に開口部を形成して、前記下位電極の少なくとも一部分を露出するステップと、
前記開口部にて前記下位電極と電気的に接触する柱形半導体ダイオードステアリング素子を選択的に堆積させるステップであって、前記ダイオードステアリング素子が前記開口部を充填するステップと、
ＰＥＣＶＤにより前記絶縁層上にＢＰＳＧまたは窒化シリコンシャドウマスク層を形成するステップであって、前記シャドウマスク層の一部分が前記開口部の一部分に突出するステップと、
ＴｉＮ導電層を形成するステップであって、前記開口部で露出された前記導電層の第１の部分が前記ダイオードステアリング素子の上面に位置し、前記導電層の第２の部分が前記シャドウマスク層上に位置するステップと、
前記ＴｉＮ導電層を形成するステップの後に流動材により前記開口部を充填するステップと、
ＣＭＰにより前記シャドウマスク層と前記導電層の第２の部分とを除去するステップと、
前記シャドウマスク層と前記導電層の第２の部分とを除去するステップの後に前記流動材を除去するステップと、
前記開口部の中、前記導電層の第１の部分の上に、抵抗切替素子を形成するステップと、
前記抵抗切替素子上に上位電極を形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイス処理の分野に関し、より具体的には不揮発性メモリデバイスを製作する方法に関する。
【背景技術】
【０００２】
関連出願への相互参照
本願は、その全体が本願明細書において参照により援用されている２００８年７月１１日に出願された米国特許出願第１２／２１６，９２４号（特許文献１）の利益を主張する。
【０００３】
本願明細書において参照により援用されている２００４年９月２９日に出願されたHernerらの米国特許出願第１０／９５５，５４９号（米国公開特許出願第２００５／００５２９１５号に相当）（特許文献２）には、柱形半導体接合ダイオードの多結晶半導体材の抵抗状態にメモリセルのデータ状態が蓄積される三次元メモリアレイが記述されている。かかる柱状ダイオードデバイスの製造には減法が使用される。この方法は、１つ以上のシリコン、ゲルマニウム、またはその他の半導体材層を堆積させることを含む。次に、堆積された半導体層をエッチングすることで半導体柱を得る。柱のエッチングにはハードマスクとしてＳｉＯ2 層を使用でき、これは後ほど除去できる。次に、柱の合間および上にＳｉＯ2 またはその他の間隙充填誘電材を堆積させる。次に、化学的機械的研磨（ＣＭＰ）ステップまたはエッチバックステップを行い、間隙充填誘電体を柱の上面とともに平坦化する。
【０００４】
減法柱製造工程の詳細については、２００４年１２月１７日に出願されたHernerらの「NONVOLATILE MEMORY CELL COMPRISING A REDUCED HEIGHT VERTICAL DIODE」という米国特許出願第１１／０１５，８２４号（特許文献３）と、２００７年７月２５日に出願された米国特許出願第１１／８１９，０７８号（特許文献４）とを参照されたい。ただし、減法では、エッチングマスクとして使用される薄く柔らかいフォトレジストにより半導体柱の高さを制限することができる。フォトレジストマスク材は半導体材より遅い速度でエッチングされるが、それでもなおエッチングされる。半導体材のエッチングが完了するときにはある程度のマスク材が残らなければならない。柱エッチング後の酸化物間隙充填ステップは、柱間で開口部の縦横比が増す場合、および／または空隙充填層のＣＭＰプロセスまたはエッチバックにより堆積半導体材のかなりの厚みが除去される場合に、処理課題が存在する。最後に、柱サイズが減少するにつれ減法により形成される柱の機械的強度もまた減少する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願第１２／２１６，９２４号
【特許文献２】米国公開特許出願第２００５／００５２９１５号
【特許文献３】米国特許出願第１１／０１５，８２４号
【特許文献４】米国特許出願第１１／８１９，０７８号
【特許文献５】米国公開特許出願第２００６／０２９２３０１号
【特許文献６】米国特許出願第１２／００７，７８０号
【特許文献７】米国特許出願第１２／００７，７８１号
【特許文献８】米国公開特許出願第２００７／０１６４３０９号
【特許文献９】米国特許出願第１１／４４４，９３６号
【特許文献１０】米国特許第５，９１５，１６７号
【非特許文献】
【０００６】
【非特許文献１】S. B. Herner, Electrochemical and Solid-State Letters, 9(5) G161-G163 (2006)
【発明の概要】
【０００７】
本発明の一実施形態では、半導体デバイスを製作する方法を提供し、この方法は、絶縁層に取り囲まれた柱形半導体デバイスを形成するステップであって、絶縁層内のコンタクトホールは半導体デバイスの上面を露出させるステップを含む。この方法はまた、絶縁層上にシャドウマスク層を形成するステップであって、シャドウマスク層の一部分がコンタクトホールの一部分に突出するステップと、導電層を形成するステップであって、導電層の第１の部分がコンタクトホール内に露出する半導体デバイスの上面に位置し、導電層の第２の部分がシャドウマスク層上に位置するステップと、シャドウマスク層と導電層の第２の部分とを除去するステップと、を含む。
【図面の簡単な説明】
【０００８】
【図１ａ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｂ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｃ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｄ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｅ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｆ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｇ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｈ】本発明の実施形態による柱状デバイスの形成段階を示す垂直断面図である。
【図１ｉ】本発明の実施形態による完成した柱状デバイスの三次元図である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態では、絶縁層によって取り囲まれた柱形半導体デバイスを形成し、絶縁層内のコンタクトホールが半導体デバイスの上面を露出させることにより半導体デバイスを製作する方法を提供する。必須ではないが好ましくは、柱形半導体デバイスを形成することは、絶縁層内の開口部の中へ半導体材を選択的に堆積させることを含み、開口部の下部分には半導体材が充填され、開口部の充填されない上部分はコンタクトホールを形成する。次に、絶縁体上にシャドウマスク層が形成され、シャドウマスク層の一部分はコンタクトホールの一部分に突出する。必須ではないが好ましくは、シャドウマスク層を形成することは、ＰＥＣＶＤにより不十分なステップカバレッジによる絶縁シャドウマスク層を堆積させることを含み、絶縁シャドウマスク層は絶縁層の組成とは異なる組成を有する。次に、導電層が形成され、導電層の第１の部分はコンタクトホール内に露出する半導体デバイスの上面に位置し、導電層の第２の部分はシャドウマスク層上に位置する。この方法はまた、シャドウマスク層と導電層の第２の部分とを除去することを含む。
【００１０】
柱状デバイスは、ダイオード、トランジスタ等の何らかの適切な半導体デバイスの一部分をなす。好ましくは、柱状デバイスはｐ−ｉ−ｎダイオード等のダイオードをなす。ダイオードは、好ましくは不揮発性メモリデバイスのステアリング素子をなす。後ほど詳述するように、コンタクトホールの中、導電層の第１の部分の上に、抵抗切替素子も形成される。切替素子上には上位電極が形成される。導電層はシャドウマスクを使って形成されるため、コンタクトホールの底部に位置する導電層の第１の部分は、コンタクトホールの側壁沿いに延在しない。したがって、導電層から上位電極にかけて短絡は発生しない。
【００１１】
図１ａ〜図１ｉでは好適な柱状デバイスを形成する方法を示す。
図１ａを参照すると、デバイスが基板１００上に形成されている。基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、かかる基板上のエピタキシャル層等の当該技術分野で公知の何らかの半導体基板であってもよいし、あるいはガラス、プラスチック、金属、またはセラミック基板等の半導体もしくは非半導体材であってもよい。基板は、メモリデバイスのためのＣＭＯＳ型ドライバ回路等の基板の上に集積回路を含むことができる。絶縁層１０２は、好ましくは基板１００上と基板上に形成されるドライバ回路上に形成される。絶縁層１０２は、酸化シリコン、窒化シリコン、高誘電率膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または他の何らかの適切な絶縁材であることができる。
【００１２】
第１の導電層２００は基板１００および絶縁層１０２にわたって形成される。導電層２００は、タングステン、および／またはアルミニウム、タンタル、チタン、銅、コバルト、またはこれらの合金を含む他の材料等の当該技術分野で公知の何らかの導電材を含むことができる。絶縁層１０２に対する導電層の接着を助けるため、絶縁層１０２と導電層との間にはＴｉＮ、Ｔｉ、および／またはＴａ層等の任意の接着層を含めることができる。例えば、Ｃｕ導電層にはＴａ接着層を使用し、ＷまたはＡｌ導電層にはＴｉＮまたはＴｉ接着層を使用することができる。
【００１３】
Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、またはＴｉＮ等の障壁層２０２が第１の導電層２００の上に形成される。第１の導電層２００の上面がタングステンの場合、ＴｉＮの代わりに、タングステンの上面を窒化することにより導電層２００の上に窒化タングステンを形成できる。ＷまたはＡｌ導電層２００には障壁層２０２としてＴｉＮまたはＴｉを使用し、Ｃｕ導電層２００にはＴａ障壁層２０２を使用することができる。例えば、Ｔｉ（底部）／Ａｌ／ＴｉＮ（上部）、またはＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ、またはＴｉ／Ａｌ／ＴｉＷ、またはこれらの層の組み合わせといった導電層の組み合わせを使用することができる。底部ＴｉまたはＴｉ／ＴｉＮ層は接着層として機能し、Ａｌ層は導電層２００として機能し、上部ＴｉＮまたはＴｉＷ層は障壁層２０２として機能することができるほか、電極２０４のパターニングのための反射防止コーティングとして、後続の絶縁体１０８  ＣＭＰのための任意のポリッシュストップ材として、ならびに後述する選択的半導体シード堆積基板としても機能することができる。
【００１４】
最後に、何らかの適切なプロセスを用いて導電層２００および障壁層２０２がパターニングされる。導電層２００および障壁層２０２を、メモリデバイスのレール形底部電極２０４となるようにパターニングすることができる。例えば、代わりに電極２０４がダマシン法により形成される場合には、何らかの適切な堆積法により、例えばスパッタリングまたはＭＯＣＶＤにより、少なくとも導電層２００が絶縁層１０２内の溝と絶縁層１０１の上面上に形成される。その後の平坦化ステップ、例えば化学的機械的研磨（ＣＭＰ）ステップでは、絶縁層１０２の上面から導電層２００を除去し、Ｃｕ、Ａｌ、またはＷ等の導電材を絶縁層１０２の溝内に残す。次に、選択的エッチングにより、導電層２００は絶縁層１０２の上面より下、溝内に埋め込まれる。次に、絶縁層１０２の溝にて、溝内に露出される埋込導電層２００にわたり、そして絶縁層１０２の上面にわたり、障壁層２０２が形成される。その後、障壁層２０２はＣＭＰにより平坦化され、層１０２の溝内の導電層２００部分に障壁層２０２が残り、下位電極２０４が完成する。あるいは、絶縁層１０２の上面と絶縁層１０２の溝内に導電層２００および障壁層２０２が順次堆積され、その後の単独ＣＭＰ平坦化ステップにより電極２０４を形成する。出来上がった構造を図１ａに示す。
【００１５】
代わりに、ダマシンプロセスではなくパターニングおよびエッチングプロセスにより電極２０４を形成することもできる。この場合には、層２００および２０２を平面上に順次堆積させ、障壁層２０２上にフォトレジスト層を堆積させ、フォトリソグラフィによりフォトレジスト層がパターニングされ、次にパターニングされたフォトレジスト層をマスクとして使用して層２００および２０２がエッチングされることで下位電極２０４が形成される。次に、標準的な処理法によりフォトレジスト層が除去される。下位電極２０４のまわりには絶縁層が形成される。
【００１６】
次に、図１ｂへ進むと、電極２０４上に絶縁層１０８を堆積させる。絶縁層１０８は、酸化シリコン、窒化シリコン、酸窒化シリコン等の導電材、その他の有機または無機高誘電率絶縁材であってもよい。ＣＭＰにより絶縁層１０８を所望の時間にわたり平坦化することで、平らな表面を得る。
【００１７】
次に、絶縁層１０８がフォトリソグラフィによりパターニングされ、電極２０４の障壁２０２の上面まで延在しこれを露出する開口部１１０を形成する。各半導体柱３００をそれぞれの電極２０４上に形成するため、開口部１１０は下の電極２０４とほぼ同じピッチとほぼ同じ幅とを有する（図１ｃとの関係で後述する）。ある程度の不揃いは許容することができる。図１ｂには出来上がった構造が見られる。
【００１８】
図１ｃを参照すると、開口部１１０の中、各電極２０４の障壁２０２部分の上に、垂直の半導体柱３００が形成される。柱の半導体材は、シリコン、ゲルマニウム、またはゲルマニウムに富むシリコンゲルマニウム等のシリコン−ゲルマニウム合金であってもよい。柱状デバイス３００の所望の最終用途次第では炭化シリコン等の他の半導体材、ＧａＡｓ、ＧａＮ等のＩＩＩ−Ｖ族材、ＺｎＳｅ、ＣｄＴｅ等のＩＩ−ＶＩ族材を使用することもできる。半導体材は、堆積条件、後続の結晶化アニーリング、その他の条件に応じて多結晶、アモルファス、または単結晶であることができる。
【００１９】
好ましくは、柱３００の半導体材を、絶縁層１０８の開口部１１０の中へ選択的に堆積させる。例えば、図１ｃに見られるように、低圧化学蒸着（ＬＰＣＶＤ）により、ＴｉＮ障壁上に位置する薄いＳｉシード層にゲルマニウム柱３００を選択的に堆積させることができる。例えば、Ｇｅ柱の堆積にあたっては、いずれもその全体が本願明細書において参照により援用されている、２００５年６月２２日に出願された米国特許出願第１１／１５９，０３１号（米国公開特許出願第２００６／０２９２３０１号として公開）（特許文献５）と２００８年１月１５日に出願された米国特許出願第１２／００７，７８０号（特許文献６）に記載された方法を用いることができる。好ましくは、柱３００全体を選択的に堆積させる。ただし、さほど好適ではない実施形態において、ダイオードの側壁短絡を防ぐため、シード層／ＴｉＮ障壁に堆積される柱３００の最初の約２０ｎｍのみが二酸化シリコンに対して高い選択性を有する必要があり、柱の残りの部分は非選択的に堆積させることができる。
【００２０】
例えば、３８０℃と１Ｔｏｒｒの圧力にて６０分にわたり５００ｓｃｃｍのＳｉＨ4を流すことにより薄いＳｉシード層をＴｉＮ上に堆積させることができる。次に、シランの流れを止め、同じ温度ならびに圧力にて１００ｓｃｃｍのＧｅＨ4を流すことでＧｅを堆積させる。Ｇｅは３８０℃を下回る温度、例えば３４０℃で堆積させることができる。１０分間の堆積後には、ＴｉＮ層上に位置するＳｉシード層に約４０ｎｍのゲルマニウムを選択的に堆積させることができる。いずれも３８０℃以下の温度で行われる２ステップからなる堆積により、近傍のＳｉＯ2 表面ではなくＴｉＮ上に選択的にＧｅを堆積させることができる。本願明細書において参照により援用されているS. B. Herner, Electrochemical and Solid-State Letters, 9(5) G161-G163 (2006)（非特許文献１）には、２ステップからなる平坦Ｇｅ膜堆積の一例が記載されている。好ましくは、シリコンシード層を４４０℃未満の温度で堆積させ、ゲルマニウム柱を４００℃未満の温度で堆積させる。これとは別の同様の選択的堆積法をシリコン（ポリシリコン、アモルファスシリコン等）またはその他の半導体材に用いることもできる。堆積温度を下げるため、リモートプラズマＣＶＤプロセスを用いることができる。
【００２１】
好ましくは、半導体柱３００は各開口部１１０を部分的に充填する。換言すると、開口部１１０の下部分は柱３００の半導体材により選択的に充填され、開口部１１０の充填されない上部分はコンタクトホール１１１として残り、柱３００の上部分がそこに露出する。
【００２２】
代わりに、非選択的堆積により柱３００を形成することもできる。例えば、ダマシンタイプのプロセスにより柱３００を形成でき、この場合には開口部１１０の中と絶縁層１０８の上面にわたって柱の半導体材が形成される。次に、エッチバックまたはＣＭＰにより半導体材が平坦化され、開口部の中には半導体柱３００が残る。ＣＭＰ平坦化が使用される場合には、その後にポリシリコンまたは多結晶ゲルマニウム選択的ウェットエッチング等の埋込エッチングを使用することで、開口部１１０内の半導体柱３００を選択的に埋め込ませ、コンタクトホール１１１を形成することができる。その全体が本願明細書において参照により援用されている２００８年１月１５日に出願された米国特許出願第１２／００７，７８１号（特許文献７）には、ダマシンタイプの柱形成法が記載されている。
【００２３】
別の代替のプロセスでは、パターニングおよびエッチングにより柱３００を形成することができる。この方法では、１つ以上の半導体層が電極２０４上に形成される。次に、フォトリソグラフィにより柱３００となるように半導体層がパターニングされる。次に、柱３００のまわりに絶縁層１０８が形成される。必要であればその後に埋込エッチングを使用し、開口部１１０内の半導体柱３００を選択的に埋め込ませコンタクトホール１１１を形成することができる。
【００２４】
好適な実施形態において、柱３００は半導体接合ダイオードを含む。ここで用いる接合ダイオードという用語は、非オーム伝導特性を備え、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材でできた半導体デバイスを指す。例えば、ツェナーダイオードのようにｐ形半導体材とｎ形半導体材とが接触するｐ−ｎダイオードならびにｎ−ｐダイオードや、ｐ形半導体材とｎ形半導体材との間に真性（非ドープ）半導体材を挟むｐ−ｉ−ｎダイオード等がある。
【００２５】
ダイオード３００の底部の高濃度にドープされた領域１１２を、選択的な堆積およびドーピングにより形成することができる。半導体材を堆積させた後にドーピングを行うこともできるが、好ましくはシリコンまたはゲルマニウムの選択的ＣＶＤのときに、例えばリン（すなわち、ゲルマンガスへホスフィンガスを付加する形式で）のｎ形ドーパント原子を提供するガスを含むドーパントを流してその場で(in situ) ドーピングを行う。高濃度にドープされた領域１１２は、好ましくは厚みが約１０〜約８０ｎｍである。
【００２６】
次に、選択的ＣＶＤ法により真性ダイオード領域１１４を形成することができる。真性領域１１４の堆積は別個のＣＶＤステップで実施できるし、または領域１１２の堆積と同じＣＶＤステップのときにホスフィン等のドーパントガスの流れをオフにすることにより実施できる。真性領域１１４は、厚みが約１１０〜約３３０ｎｍであり、好ましくは約２００ｎｍである。ここで、任意のＣＭＰプロセスを実施し絶縁層１０８上の真性半導体材を除去し、次のリソグラフィステップに向けて表面を平坦化できる。次に、選択的ＣＶＤ法によりｐ形上部領域１１６が形成される。ｐ形上部領域１１６の堆積は領域１１４の堆積ステップとは別個のＣＶＤステップで実施できるし、または領域１１４の堆積ステップと同じＣＶＤステップのときに三塩化ホウ素等のドーパントガスの流れをオンにすることにより実施できる。ｐ形領域１１６は、厚みが約１０〜約８０ｎｍである。ここで任意のＣＭＰプロセスを実施して絶縁層１０８上のｐ形半導体を除去し、次のリソグラフィステップに向けて表面を平坦化できる。
【００２７】
代わりに、真性領域１１４の上部領域へのイオン注入によりｐ形領域１１６を形成することができる。ｐ形ドーパントは、好ましくはホウ素またはＢＦ2 である。堆積中にドーパントを活性化するため、リモートプラズマ支援プロセスを用いることができる。ｐ形領域１１６の形成により柱形ダイオード３００の形成は完了する。図１ｃには出来上がった構造が見られる。
【００２８】
図の例で底部領域１１２はＮ+ （高濃度にドープされたｎ形）、上部領域１１６はＰ+ である。ただし、別の構造を含む垂直柱も可能である。例えば、底部領域１１２をＰ+ とし、上部領域１１６をＮ+ とすることもできる。加えて、中部領域は意図的に低濃度でドープするか、または真性にするか、あるいは意図的にドープしないことにする。ドープされない領域が電気的に完璧に中性になることはなく、必ず欠陥や汚染物を含むために、わずかにｎ−ドープかわずかにｐ−ドープのように振る舞う。そのようなダイオードはｐ−ｉ−ｎダイオードとみなすことができる。つまりＰ+ ／Ｎ- ／Ｎ+ 、Ｐ+ ／Ｐ- ／Ｎ+ 、Ｎ+ ／Ｎ- ／Ｐ+ 、またはＮ+ ／Ｐ- ／Ｐ+ ダイオードを形成することができる。
【００２９】
柱３００のピッチと幅は開口部１１０によって決まり、任意に変えることができる。好適な一実施形態において、柱のピッチ（１柱の中心から次の柱の中心までの距離）は約３００ｎｍであり、柱の幅は約１００〜約１５０ｎｍである。好適な別の実施形態において、柱のピッチは約２６０ｎｍであり、柱の幅は約９０〜１３０ｎｍである。一般的に、柱３００は、好ましくは直径２５０ｎｍ以下の断面が円形かほぼ円形の概ね円筒形を有する。
【００３０】
デバイス製造法の次のステップを図１ｄに示す。絶縁層１０８の上にはシャドウマスク層３０２が形成され、シャドウマスク層の一部分は絶縁層１０８の開口部１１０の一部分（つまり、開口部１１０のコンタクトホール１１１部分の周縁部分）に突出する。シャドウマスク層３０２は、好ましくは不十分なステップカバレッジによりコンタクトホール１１１に突出する絶縁層である。層３０２は、絶縁層１０８の組成と異なる組成を有する。例えば、絶縁層１０８が酸化シリコンなら、シャドウマスク層３０２はプラズマ化学気相堆積法（ＰＥＣＶＤ）により不十分なステップカバレッジで形成されるＢＰＳＧ層または窒化シリコンであることができる。シャドウ特性をさらに高めるためにケミカルウェットクリーニングを使用することができる。この特性は調整ドライエッチングプロセスにより達成することもでき、この場合にはその後の導電層ＰＶＤ指向性堆積を遮るために上部コンタクトホールは弓形を有する。換言すると、コンタクトホール１１１の側壁は凹形を有する。
【００３１】
次に、図１ｅに示すように導電層が形成され、導電層の第１の部分３０４はコンタクトホール１１１内に露出する柱状デバイス３００の上面に位置し、導電層の第２の部分３０６はシャドウマスク層３０２上に位置する。導電層は、窒化チタン、チタン、銅、アルミニウム、タングステン、タンタル等の１つ以上の導電材を含むことができる。ＴｉＮが好ましい。スパッタリングまたはその他の物理的気相堆積（ＰＶＤ）法等、導電層を何らかの適切な方法により堆積させることができる。
【００３２】
図１ｅに示されるステップの後には、図１ｆに示される開口部１１０のコンタクトホール１１１部分に流動材３０８が充填される。流動材３０８は以降のＣＭＰステップのときにパターンの崩落を防ぐことができる任意の有機または無機充填材もしくはレジストを含むことができる。例えば、スピンオン堆積やその他の類似の方法により流動材３０８を堆積させることができ、流動材３０８はコンタクトホール１１１にて選択的に定着し、導電層の第２の部分３０６の上面と相対的に同じ高さになる上面を有する。
【００３３】
次に、ＣＭＰおよび／またはエッチバック等の何らかの適切な方法によりシャドウマスク層３０２と導電層の第２の部分３０６とが除去される。ＣＭＰが好ましい。ＣＭＰプロセスは絶縁層１０８の上面に達した時点で停止する。流動材３０８は、ＣＭＰのときにシャドウマスク層３０２と導電層の第２の部分３０６とがコンタクトホール１１１の中に崩落するのを防ぐ。代わりに、リフトオフプロセスによりシャドウマスク層３０２と導電層の第２の部分３０６とを除去することができる。このプロセスではシャドウマスク層３０２を選択的に除去するかもしくはエッチングすることで導電層の第２の部分３０６を離昇させる。この場合の層３０２はフォトレジスト層を含むことができる。ただし、シャドウマスク層としてレジスト層を使用する場合には、レジスト汚染を回避するように注意しなければならない。
【００３４】
層３０２と導電層の第１の部分３０６とが除去されたら、図１ｇに見られるようにＣＭＰステップの後にコンタクトホールから流動材３０８が除去される。流動材３０８は選択的エッチングまたはプラズマストリッピング（流動材３０８がレジストの場合）により除去できる。あるいは、流動材３０８が低温材の場合には、加熱によりこれを蒸発もしくは液化することにより除去できる。
【００３５】
一部の実施形態では導電層の第１の部分３０４が上位電極として機能する。この場合には、流動材３０８の除去をもってプロセスが完了する。図１ｇには完成したデバイスを示す。ただし、好適な実施形態では、導電層の第１の部分３０４が不揮発性メモリデバイスのステアリング素子と抵抗切替素子との間に位置する中間導電層を含む。
【００３６】
例えば、ダイオードデバイスなどの柱状デバイスは、ワンタイムプログラマブル（ＯＴＰ）または書き換え可能な不揮発性メモリデバイスの一部分を含むことができる。例えば、図１ｈおよび図１ｉに示すように、各ダイオード柱３００はメモリセルのステアリング素子として機能し、（すなわち、データを蓄積する）抵抗切替素子または抵抗切替材として機能する別の材料または層３１０はダイオード３００と直列に設けられる。図１ｈに示すように、導電層の第１の部分３０４は不揮発性メモリセルのステアリング素子３００と切替素子３１０との間で中間導電層を形成する。図１ｉに示すように、前述した下位電極２０４はメモリセルの底部電極として機能し、切替素子３１０上にはメモリセルのさらなる上位電極４００が形成される。導電層３０４、３０６はシャドウマスクを使って形成されるため、コンタクトホール１１１の底部に位置する導電層の第１の部分３０４は、コンタクトホールの側壁沿いに延在しない。したがって、導電層から上位電極４００にかけて抵抗切替素子３１０をかこむホール１１１の側壁沿いに短絡は発生しない。
【００３７】
具体的に、図１ｉに示す１不揮発性メモリセルは、アンチヒューズ（アンチヒューズ誘電体）、ヒューズ、ポリシリコンメモリ効果材、金属酸化物（酸化ニッケル、ペロブスカイト材等）、カーボンスイッチャブル抵抗材（グラフェン、カーボンナノチューブ、多結晶またはアモルファスカーボン等）、相変化材、スイッチャブル複合金属酸化物、導電性ブリッジ素子、もしくはスイッチャブルポリマー等の抵抗切替材３１０と直列の柱状ダイオード３００とを含む。ダイオード柱３００と導電層部分３０４（明確化のために図１ｉでは省略する）の上にはＣＶＤ等の何らかの適切な方法により薄い酸化シリコンアンチヒューズ誘電層等の抵抗切替材３１０を堆積させることができ、その後、アンチヒューズ誘電層の上には上位電極４００を堆積させる。あるいは、ダイオード柱３００の下に、例えば導電層２００および２０２間に、抵抗切替材３１０を配置することもできる。この実施形態では、電極２０４および４００間に提供される順方向および／または逆方向バイアスに応じて抵抗切替材３１０の抵抗が増減する。
【００３８】
別の実施形態では柱状ダイオード３００そのものがデータ蓄積デバイスとして使用される。この実施形態では、いずれも本願明細書において参照により援用されている、２００４年９月２９日に出願された米国特許出願第１０／９５５，５４９号（米国公開特許出願第２００５／００５２９１５号に相当）（特許文献２）と２００７年３月３０日に出願された米国特許出願第１１／６９３，８４５号（米国公開特許出願第２００７／０１６４３０９号に相当）（特許文献８）に記載されているように、電極２０４および４００間に提供される順方向および／または逆方向バイアスの印加により柱状ダイオード３００の抵抗が変化する。この実施形態では必要に応じて抵抗切替材３１０を省略できる。
【００３９】
上位電極４００は底部電極２０４と同様に形成でき、例えばＴｉ（底部）／Ａｌ／ＴｉＮ（上部）、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ、Ｔａ／Ｃｕ／Ｔａ、ＴｉＮ／Ｃｕ、ＴｉＮ／Ｃｕ／ＴｉＮ、またはこれらの層の組み合わせとして堆積させることにより形成できる。後述するように、上のＴｉＮ層は、導体をパターニングするための反射防止コーティングとして、ならびに絶縁層の後続ＣＭＰのためのポリッシュストップ材として使用できる。前述した導電層は何らかの適切なマスキングおよびエッチング法を用いてパターニングならびにエッチングされ、導体レール２０４に対して垂直に延在する概ね平行で概ね同一平面の導体レール４００を形成する。好適な実施形態において、フォトレジストが堆積され、フォトリソグラフィによりパターニングされ、層がエッチングされ、フォトレジストは標準的な処理法を用いて除去される。あるいは、酸化、窒化、または酸窒化シリコン層等のオプションの絶縁層が抵抗切替素子３１０上ならびに絶縁層３０８上に形成され、本願明細書において参照により援用されている２００６年５月３１日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH 」という米国特許出願第１１／４４４，９３６号（特許文献９）に記載され、前述したダマシンプロセスにより導体４００が形成される。ダマシンプロセスを用いて上位電極を形成する場合は、任意のエッチングストップ層を抵抗切替素子３１０上に堆積させることができる。エッチングストップ層は絶縁層におけるトレンチの形成後に除去され、そこに上位電極４００が形成される。
【００４０】
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック型の三次元メモリアレイを形成できる。一部の実施形態では、複数のメモリレベルで導体を共有できる。つまり、上位導体４００を次のメモリレベルの底部導体として使用する。別の実施形態では、第１のメモリレベルの上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、この平坦化されたレベル間誘電体上に第２のメモリレベルを構築し、導体は共有しない。
【００４１】
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベル間に基板は介在しない。１メモリレベルを形成する層を、既存レベルの層上に直接堆積させるかもしくは成長させる。これとは対照的に、Leedy の「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献１０）にあるように、これまで積層されたメモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着していた。接着に先立ち基板を薄くしたりまたはメモリレベルから取り除くこともできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイではない。Leedy が説明するプロセスとは対照的に、本発明の実施形態では、ダイオードが２つの隣接する層間で導線または電極を共有する（つまり、各ダイオードの同じ導電性タイプの層がダイオード間に位置する同じ線または電極と電気的に接触する）。この構成では２つのダイオードが間にある線を共有できるが、読み出しまたは書き込みディスターブの問題は生じない。
【００４２】
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から上に第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。かかる多レベルのアレイでは、基板の上に３レベル、４レベル、８レベルといったメモリレベルを形成してもよく、実際には何レベルでも形成できる。
【００４３】
当業者ならば本願明細書に開示された教示に基づき本発明を容易く実践できるであろうことが見込まれる。ここに提示された種々の実施形態の説明は、当業者が本発明を実践するにあたって本発明について十分な見識と情報を提供するものと考えられる。ある種の支援回路と製造ステップについては具体的に説明されていないが、かかる回路やプロトコルは周知であり、本発明を実践するにあたってかかるステップに違いがあっても特段の利点が得られるわけではない。また、本願明細書に開示された教示を得た当業者ならば、必要以上の実験をせずとも本発明を実施できるであろうと考えられる。
【００４４】
前述した詳細な説明では本発明の数ある実施例のごく一部を説明したにすぎない。このため、この詳細な説明は限定ではなく例証を意図するものである。本発明の範囲および趣旨から逸脱せずとも、ここに記載された説明をもとに、ここに開示された実施形態の変形ならびに修正は可能である。本発明の範囲を規定するものは添付の特許請求の範囲とその同等物のみである。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【国際調査報告】
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