(57)【特許請求の範囲】
【請求項１】
第１固定層、第１トンネル絶縁膜および第１自由層が積層される第１強磁性トンネル接合素子と、
第２固定層、第２トンネル絶縁膜および第２自由層が積層され、前記第１強磁性トンネル接合素子に直列に接続される第２強磁性トンネル接合素子と
を備え、
前記第１固定層、前記第１トンネル絶縁膜および前記第１自由層の積層方向は、前記第２固定層、前記第２トンネル絶縁膜および前記第２自由層の積層方向と逆であり、
前記第１トンネル絶縁膜の厚さは、前記第２トンネル絶縁膜の厚さと異なり、
前記第１自由層の厚さおよび前記第２自由層の厚さは、高抵抗状態に変化するために必要な書き込み電流が互いに同じになり、低抵抗状態に変化するために必要な書き込み電流が互いに同じになるように設定され、
前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子は、共通のマスク材料を用いてエッチングにより形成されていること
を特徴とする磁気抵抗素子。
【請求項２】
前記第１固定層は上部電極に接続され、
前記第２固定層は下部電極に接続され、
前記第１自由層と前記第２自由層とは、スピン緩和層を介して接続されていること
を特徴とする請求項１記載の磁気抵抗素子。
【請求項３】
前記第１自由層は上部電極に接続され、
前記第２自由層は下部電極に接続され、
前記第１固定層と前記第２固定層とは、反強磁性層を介して接続されていること
を特徴とする請求項１記載の磁気抵抗素子。
【請求項４】
第１電圧線と第２電圧線との間に直列に接続される第１強磁性トンネル接合素子、第２強磁性トンネル接合素子および選択トランジスタを含み、前記第１強磁性トンネル接合素子は、積層されている第１固定層、第１トンネル絶縁膜および第１自由層を含み、前記第２強磁性トンネル接合素子は、積層されている第２固定層、第２トンネル絶縁膜および第２自由層を含み、前記選択トランジスタのゲートは、第３電圧線に接続されているメモリセルと、
前記第１電圧線、前記第２電圧線および前記第３電圧線を駆動するドライバと
を備え、
前記第１固定層、前記第１トンネル絶縁膜および前記第１自由層の積層方向は、前記第２固定層、前記第２トンネル絶縁膜および前記第２自由層の積層方向と逆であり、
前記第１トンネル絶縁膜の厚さは、前記第２トンネル絶縁膜の厚さと異なり、
前記第１自由層の厚さおよび前記第２自由層の厚さは、高抵抗状態に変化するために必要な書き込み電流が互いに同じになり、低抵抗状態に変化するために必要な書き込み電流が互いに同じになるように設定され、
前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子は、共通のマスク材料を用いてエッチングにより形成されていること
を特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子および半導体メモリに関する。
【背景技術】
【０００２】
抵抗値に応じて論理を記憶するメモリセルを有する半導体メモリとして、スピン注入型ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）が知られている。例えば、記憶素子として使用されるＭＴＪ（磁気トンネル接合；Magnetic Tunnel Junction）素子と、抵抗として使用されるＭＴＪ素子とが直列に接続されるＭＲＡＭが提案されている（例えば、特許文献１参照。）。ＭＴＪ素子は、トンネル絶縁膜を介して積層された２つの強磁性層（固定層と自由層）を有している。また、２つのＭＴＪ素子が直列に接続される多値ＭＲＡＭが提案されている（例えば、非特許文献１参照。）。この種の多値ＭＲＡＭでは、２つのＭＴＪ素子の横断面の面積を相違させることで、２つのＭＴＪ素子の抵抗値を互いに相違させ、多値を実現する。また、横断面の面積を相違させることで、２つのＭＴＪ素子の自由層の体積は互いに相違する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７７２７６号公報
【非特許文献】
【０００４】
【非特許文献１】Ishigaki et al., A multi-level-cell spin-transfer torque memory with series-stacked magnetotunnel junctions, 2010 Symposium on VLSI Technology Dig. pp47-48
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、ＭＴＪ素子の抵抗値を変えるために必要な書き込み電流は、自由層の体積に比例して増加する。また、ＭＴＪ素子の情報保持能力であるリテンションも自由層の体積に比例して大きくなる。一般に、書き込み電流は少ない方がよく、リテンションは大きい方がよい。しかしながら、自由層の体積が異なる２つのＭＴＪ素子において、自由層の体積の小さいＭＴＪ素子ではリテンションは小さくなり、自由層の体積の大きいＭＴＪ素子では書き込み電流は多くなってしまう。スピン注入型ＭＲＡＭのリテンションのマージンと書き込み電流のマージンとは非常に小さい。このため、自由層の体積が互いに異なる２つのＭＴＪ素子を有するＭＲＡＭでは、書き込み電流のマージンとリテンションのマージンとを両方確保することは困難である。
【課題を解決するための手段】
【０００６】
本発明の一形態では、磁気抵抗素子は、第１固定層、第１トンネル絶縁膜および第１自由層が積層される第１強磁性トンネル接合素子と、第２固定層、第２トンネル絶縁膜および第２自由層が積層され、第１強磁性トンネル接合素子に直列に接続される第２強磁性トンネル接合素子とを備え、第１固定層、第１トンネル絶縁膜および第１自由層の積層方向は、第２固定層、第２トンネル絶縁膜および第２自由層の積層方向と逆であり、第１トンネル絶縁膜の厚さは、第２トンネル絶縁膜の厚さと異なり、第１自由層の厚さおよび第２自由層の厚さは、高抵抗状態に変化するために必要な書き込み電流が互いに同じになり、低抵抗状態に変化するために必要な書き込み電流が互いに同じになるように設定され、第１強磁性トンネル接合素子および第２強磁性トンネル接合素子は、共通のマスク材料を用いてエッチングにより形成されている。
【発明の効果】
【０００７】
書き込み電流のマージンとリテンションのマージンとを両方確保できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における磁気抵抗素子の例を示している。
【図２】図１に示した磁気抵抗素子がメモリセルに形成される半導体メモリの例を示している。
【図３】図２に示したメモリセルの断面構造の例を示している。
【図４】図２に示したメモリセルの抵抗値の書き換えの例を示している。
【図５】別の実施形態における磁気抵抗素子の例を示している。
【図６】図５に示した磁気抵抗素子がメモリセルに形成される半導体メモリの例を示している。
【図７】図６に示したメモリセルの断面構造の例を示している。
【図８】図６に示したメモリセルの抵抗値の書き換えの例を示している。
【図９】上述した半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。
【００１０】
図１は、一実施形態における磁気抵抗素子ＭＲＥの例を示している。例えば、磁気抵抗素子ＭＲＥは、不揮発性半導体メモリの一種であるスピン注入型ＭＲＡＭの記憶素子として形成される。磁気抵抗素子ＭＲＥは、下部電極ＢＥＬ上に積層される強磁性トンネル接合素子ＭＴＪ２、反強磁性層ＡＦＬおよび強磁性トンネル接合素子ＭＴＪ１を有している。強磁性トンネル接合素子ＭＴＪ１上には、上部電極の一例としてハードマスクＨＭが形成される。例えば、下部電極ＢＥＬは、自由層ＦＬ２の結晶性を保つためにＴａ（厚さ２〜１０ｎｍ）により形成され、ハードマスクＨＭは、Ｔａ（厚さ２〜１０ｎｍ）あるいはＴｉＮにより形成される。例えば、反強磁性層ＡＦＬは、ＩｒＭｎ（厚さ７〜１２ｎｍ）またはＰｔＭｎ（厚さ１０〜２０ｎｍ）により形成される。
【００１１】
強磁性トンネル接合素子ＭＴＪ２は、トンネル絶縁膜ＴＬ２を介して積層された２つの強磁性層（自由層ＦＬ２と固定層ＰＬ２）を有している。例えば、トンネル絶縁膜ＴＬ２は、ＭｇＯ（例えば、厚さ０．９５ｎｍ）により形成され、自由層ＦＬ２はＣｏＦｅＮｉＢ（厚さ１〜２ｎｍ、望ましくは１．２ｎｍ）により形成される。固定層ＰＬ２は、トンネル絶縁膜ＴＬ２側から、ＣｏＦｅＮｉＢ（厚さ１．５〜３．０ｎｍ）、Ｒｕ（厚さ０．６〜０．９ｎｍ）およびＣｏＦｅ（厚さ１．５〜３．０ｎｍ）を順に積層することで形成される。なお、固定層ＰＬ２において、層間結合力を強くするためにＣｏＦｅ（例えば、厚さ０．５ｎｍ）がＣｏＦｅＮｉＢ膜とＲｕ膜の間に挟まれてもよい。
【００１２】
強磁性トンネル接合素子ＭＴＪ１は、トンネル絶縁膜ＴＬ１を介して積層された２つの強磁性層（固定層ＰＬ１と自由層ＦＬ１）を有している。例えば、トンネル絶縁膜ＴＬ１は、ＭｇＯ（例えば、厚さ１．０ｎｍ）により形成され、自由層はＣｏＦｅＮｉＢ（厚さ１〜２ｎｍ、望ましくは１．７ｎｍ）により形成される。固定層ＰＬ１は、反強磁性層ＡＦＬ側から、ＣｏＦｅ（厚さ１．５〜３．０ｎｍ）、Ｒｕ（厚さ０．６〜０．９ｎｍ）およびＣｏＦｅＮｉＢ（厚さ１．５〜３．０ｎｍ）を順に積層することで形成される。なお、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２は、反強磁性層ＡＦＬを使わない保持力差型でも良い。この場合、固定層ＰＬ１、ＰＬ２はＣｏＦｅ層を共有する。
【００１３】
トンネル絶縁膜ＴＬ１の厚さは、トンネル絶縁膜ＴＬ２の厚さより厚い。このため、強磁性トンネル接合素子ＭＴＪ１の高抵抗状態の抵抗値は、強磁性トンネル接合素子ＭＴＪ２の高抵抗状態の抵抗値より高い。同様に、強磁性トンネル接合素子ＭＴＪ１の低抵抗状態の抵抗値は、強磁性トンネル接合素子ＭＴＪ２の低抵抗状態の抵抗値より高い。
【００１４】
特に限定されないが、強磁性トンネル接合素子ＭＴＪ１の高抵抗状態の抵抗値および低抵抗状態の抵抗値は、それぞれ２０００Ωおよび１０００Ωである。強磁性トンネル接合素子ＭＴＪ２の高抵抗状態の抵抗値および低抵抗状態の抵抗値は、それぞれ１０００Ωおよび５００Ωである。なお、強磁性トンネル接合素子ＭＴＪ２の高抵抗状態の抵抗値および低抵抗状態の抵抗値は、それぞれ８００Ωおよび４００Ωでもよい。このように、強磁性トンネル接合素子ＭＴＪ１の高抵抗状態の抵抗値および低抵抗状態の抵抗値の少なくともいずれかは、第２強磁性トンネル接合素子ＭＴＪ２の高抵抗状態の抵抗値および低抵抗状態の抵抗値と異なる。これにより、後述するように、磁気抵抗素子ＭＲＥは３値を記憶可能である。
【００１５】
なお、トンネル絶縁膜ＴＬ１、ＴＬ２は、ＡｌＯ（酸化アルミニウム）、ＴｉＯ、ＨｆＯ（厚さ０．８〜１．２ｎｍ）により形成されてもよい。この際、強磁性トンネル接合素子ＭＴＪ１の抵抗値を強磁性トンネル接合素子ＭＴＪ２の抵抗値より高くするために、トンネル絶縁膜ＴＬ１の厚さは、トンネル絶縁膜ＴＬ２の厚さに比べて厚くされる。
【００１６】
強磁性トンネル接合素子ＭＴＪ２、反強磁性層ＡＦＬおよび強磁性トンネル接合素子ＭＴＪ１は、各材料がスパッタ等により順に積層された後、自由層ＦＬ１上に形成される矩形形状のハードマスクＨＭを用いてエッチングされる。換言すれば、強磁性トンネル接合素子ＭＴＪ２、反強磁性層ＡＦＬおよび強磁性トンネル接合素子ＭＴＪ１は、共通のハードマスクＨＭを用いて、１回のエッチング処理により形成される。エッチングは、ＣＯ−ＮＨ３ガスやメタノールガスによる反応性イオンエッチングである。例えば、強磁性トンネル接合素子ＭＴＪ２、反強磁性層ＡＦＬおよび強磁性トンネル接合素子ＭＴＪ１の各層の面積は、５０×１００ｎｍ２である。ここで、面積は、各層を積層方向にスライスするときに現れる横断面の面積である。
【００１７】
この実施形態では、自由層ＦＬ１、ＦＬ２の体積は、抵抗状態を変えるために必要な書き込み電流が強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２で同じになるような値に設定されている。例えば、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を低抵抗状態（平行状態Ｐ）にするために必要な電流密度は、ともに２Ｍ（メガ）Ａ／ｃｍ２である。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を高抵抗状態（反平行状態ＡＰ）にするために必要な電流密度は、ともに４Ｍ（メガ）Ａ／ｃｍ２である。
【００１８】
書き込み電流は、自由層ＦＬ１、ＦＬ２の横断面の面積に電流密度を乗じることにより求められる。このため、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を低抵抗状態にするために必要な書き込み電流は、ともに０．１ｍＡであり、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を高抵抗状態にするために必要な書き込み電流は、ともに０．２ｍＡである。
【００１９】
より具体的には、強磁性トンネル接合素子ＭＴＪ１（ＭＴＪ２）を低抵抗状態に設定するためには、自由層ＦＬ１（ＦＬ２）から固定層ＰＬ１（ＰＬ２）に０．１ｍＡ以上の書き込み電流を流す必要がある。反対に、強磁性トンネル接合素子ＭＴＪ１（ＭＴＪ２）を高抵抗状態に設定するためには、固定層ＰＬ１（ＰＬ２）から自由層ＦＬ１（ＦＬ２）に０．２ｍＡ以上の書き込み電流を流す必要がある。
【００２０】
この実施形態では、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態を変化させるための書き込み電流を互いに等しくできる。換言すれば、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態を変えるために必要な書き込み電流のマージンを互いに等しくできる。書き込み電流を共通にできるため、抵抗値の書き換えに必要な制御回路を簡易に形成できる。
【００２１】
さらに、この実施形態では、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値は、トンネル絶縁膜ＴＬ１、ＴＬ２の厚さにより調整される。これにより、自由層ＦＬ１、ＦＬ２の横断面の面積を互いに等しくでき、自由層ＦＬ１、ＦＬ２の体積を互いにほぼ等しくできる。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の情報保持能力であるリテンションは、自由層ＦＬ１、ＦＬ２の体積に依存して変化する。したがって、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２のリテンションを互いにほぼ等しくできる。換言すれば、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２のリテンションのマージンを互いに等しくできる。以上より、書き込み電流のマージンとリテンションのマージンとを両方確保でき、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の設計マージンおよび製造マージンを向上できる。
【００２２】
図２は、図１に示した磁気抵抗素子ＭＲＥがメモリセルに形成される半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を有するスピン注入型ＭＲＡＭである。半導体メモリＭＥＭは、メモリセルアレイＡＲＹ、ワード線ドライバＷＬＤＲＶ、ビット線ドライバＢＬＤＲＶ、ソース線ドライバＳＬＤＲＶおよびセンスアンプＳＡを有している。
【００２３】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。図２の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図２の縦方向に並ぶメモリセルＭＣは、共通のソース線ＳＬおよび共通のビット線ＢＬに接続されている。メモリセルＭＣは、図１に示した磁気抵抗素子ＭＲＥと、選択トランジスタＳＴとを有している。各メモリセルＭＣは、３値のいずれかを記憶可能である。磁気抵抗素子ＭＲＥは、強磁性トンネル接合素子ＭＴＪ１側（図１のハードマスクＨＭ側）がビット線ＢＬに接続され、強磁性トンネル接合素子ＭＴＪ２側（図１の下部電極ＢＥＬ側）が選択トランジスタＳＴを介してソース線ＳＬに接続されている。選択トランジスタＳＴのゲートはワード線ＷＬに接続されている。
【００２４】
ワード線ドライバＷＬＤＲＶは、書き込み動作時および読み出し動作時に、アドレス信号ＡＤに応じて、ワード線ＷＬのいずれかをハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する。ビット線ドライバＢＬＤＲＶは、書き込み動作時に、ビット線ＢＬを書き込みデータＤＩの論理に応じてロウレベル（例えば、接地電圧）またはハイレベル（書き込み電圧）に設定する。ビット線ドライバＢＬＤＲＶは、読み出し動作時に、ビット線ＢＬをハイレベル（読み出し電圧）に設定する。
【００２５】
ソース線ドライバＳＬＤＲＶは、書き込み動作時に、ソース線ＳＬを書き込みデータＤＩの論理に応じてハイレベル（書き込み電圧）またはロウレベル（例えば、接地電圧）に設定する。これにより、ソース線ＳＬの電圧レベルは、書き込み動作時に、対応するビット線ＢＬの電圧レベルの逆に設定される。ソース線ドライバＳＬＤＲＶは、読み出し動作時に、ソース線ＳＬをフローティング状態に設定する。そして、メモリセルＭＣに保持されているデータの論理に応じた電圧または電流がソース線ＳＬに生成される。
【００２６】
センスアンプＳＡは、読み出し動作時に動作し、ソース線ＳＬの電圧または電流に基づいて、活性化されているワード線ＷＬに接続されるメモリセルＭＣに保持されている論理を判定し、判定した論理を読み出しデータＤＯとして出力する。
【００２７】
図３は、図２に示したメモリセルＭＣの断面構造の例を示している。メモリセルＭＣは、半導体基板ＳＵＢに設けられる選択トランジスタＳＴ上に形成される。例えば、半導体基板ＳＵＢはｐ形基板であり、選択トランジスタＳＴはｎＭＯＳトランジスタである。
【００２８】
選択トランジスタＳＴは、ソースＳＣをプラグコンタクトＰＣ１を介してソースＳＬに接続し、ドレインＤＲをプラグコンタクトＰＣ２を介して強磁性トンネル接合素子ＭＴＪ２の自由層ＦＬ２に接続している。特に限定されないが、電圧線ＷＬはポリシリコン配線層ＰＯＬＹを用いて形成され、ソース線ＳＬは第１金属配線層Ｍ１を用いて形成される。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、第１金属配線層Ｍ１と第２金属配線層Ｍ２の間に形成される。ビット線ＢＬは、第２金属配線層Ｍ２を用いて形成され、磁気トンネル接合素子ＭＴＪ１の自由層ＦＬ１に接続される。
【００２９】
図４は、図２に示したメモリセルＭＣの抵抗値の書き換えの例を示している。すなわち、図４は、半導体メモリＭＥＭのメモリセルＭＣにデータを書き込む書き込み動作の例を示している。この例では、直列に接続される強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗が１５００Ωのとき、２進数の論理００がメモリセルＭＣに保持される。合成抵抗が２０００Ωのとき、２進数の論理０１がメモリセルＭＣに保持され、合成抵抗が２５００Ωのとき、２進数の論理１０がメモリセルＭＣに保持される。すなわち、図２に示した半導体メモリＭＥＭは、３値のスピン注入型ＭＲＡＭである。図４では、ビット線ＢＬからソース線ＳＬに流れる電流をプラスで表し、ソース線ＳＬからビット線ＢＬに流れる電流をマイナスで表している。
【００３０】
書き込み電流ＩＰは、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を低抵抗状態（Ｐ（平行）状態）にするための電流であり、例えば０．１ｍＡである。書き込み電流ＩＡＰは、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を高抵抗状態（ＡＰ（反平行）状態）にするための電流であり、例えば０．２ｍＡである。書き込み電流ＩＰ、ＩＡＰがビット線ＢＬからソース線ＳＬに流れるとき、図２に示したビット線ドライバＢＬＤＲＶは、ビット線ＢＬをハイレベルに設定し、ソース線ドライバＳＬＤＲＶは、ソース線ＳＬをロウレベルに設定する。一方、書き込み電流ＩＰ、ＩＡＰがソース線ＳＬからビット線ＢＬに流れるとき、ビット線ドライバＢＬＤＲＶは、ビット線ＢＬをロウレベルに設定し、ソース線ドライバＳＬＤＲＶは、ソース線ＳＬをハイレベルに設定する。図２に示したワード線ドライバＷＬＤＲＶは、書き込み動作において、アクセスするメモリセルＭＣに接続されるワード線ＷＬをハイレベルに設定する。
【００３１】
メモリセルＭＣの値が論理００から論理０１に書き換えられるとき、あるいは、論理１０から論理０１に書き換えられるとき、ビット線ＢＬからソース線ＳＬに書き込み電流ＩＡＰが流される（図４（ａ、ｂ、ｃ））。書き込み電流ＩＡＰは、強磁性トンネル接合素子ＭＴＪ１では自由層ＦＬ１から固定層ＰＬ１に流れ、強磁性トンネル接合素子ＭＴＪ２では固定層ＰＬ２から自由層ＦＬ２に流れる。これにより、強磁性トンネル接合素子ＭＴＪ１は低抵抗状態（１０００Ω）に設定され、強磁性トンネル接合素子ＭＴＪ２は、高抵抗状態（１０００Ω）に設定される。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗は、２０００Ωになる。
【００３２】
メモリセルＭＣの値が論理００から論理１０に書き換えられるとき、あるいは、論理０１から論理１０に書き換えられるとき、ソース線ＳＬからビット線ＢＬに書き込み電流ＩＡＰが流される（図４（ｄ、ｅ、ｆ））。書き込み電流ＩＡＰは、強磁性トンネル接合素子ＭＴＪ１では固定層ＰＬ１から自由層ＦＬ１に流れ、強磁性トンネル接合素子ＭＴＪ２では自由層ＦＬ２から固定層ＰＬ２に流れる。これにより、強磁性トンネル接合素子ＭＴＪ１は高抵抗状態（２０００Ω）に設定され、強磁性トンネル接合素子ＭＴＪ２は、低抵抗状態（５００Ω）に設定される。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗は、２５００Ωになる。
【００３３】
メモリセルＭＣの値が論理１０から論理００に書き換えられるとき、ビット線ＢＬからソース線ＳＬに書き込み電流ＩＰが流される（図４（ｇ））。書き込み電流ＩＰは、強磁性トンネル接合素子ＭＴＪ１では自由層ＦＬ１から固定層ＰＬ１に流れ、強磁性トンネル接合素子ＭＴＪ２では固定層ＰＬ２から自由層ＦＬ２に流れる。これにより、強磁性トンネル接合素子ＭＴＪ１は低抵抗状態（１０００Ω）に設定され、強磁性トンネル接合素子ＭＴＪ２は、低抵抗状態（５００Ω）に設定される。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗は、１５００Ωになる。
【００３４】
メモリセルＭＣの値が論理０１から論理００に書き換えられるとき、ソース線ＳＬからビット線ＢＬに書き込み電流ＩＰが流される（図４（ｈ））。書き込み電流ＩＰは、強磁性トンネル接合素子ＭＴＪ１では固定層ＰＬ１から自由層ＦＬ１に流れ、強磁性トンネル接合素子ＭＴＪ２では自由層ＦＬ２から固定層ＰＬ２に流れる。これにより、強磁性トンネル接合素子ＭＴＪ１は低抵抗状態（１０００Ω）に設定され、強磁性トンネル接合素子ＭＴＪ２は、低抵抗状態（５００Ω）に設定される。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗は、１５００Ωになる。
【００３５】
なお、上述した例では、論理００への書き換えにおいて、論理１０、論理０１のいずれが保持されているかにより、書き込み電流が異なる。このため、論理００への書き換えの前に、保持されている論理を読み出す必要がある。これを防止するために、論理００への書き換えでは、ビット線ＢＬからソース線ＳＬに書き込み電流ＩＡＰが流された後に、ソース線ＳＬからビット線ＢＬに書き込み電流ＩＰが流されてもよい（図４の（ｃ）、（ｈ）の手順）。あるいは、ソース線ＳＬからビット線ＢＬに書き込み電流ＩＡＰが流された後に、ビット線ＢＬからソース線ＳＬに書き込み電流ＩＰが流されてもよい（図４の（ｆ）、（ｇ）の手順）。
【００３６】
以上、この実施形態では、自由層ＦＬ１、ＦＬ２の横断面の面積を互いに同じにすることで、自由層ＦＬ１、ＦＬ２の体積を容易にほぼ同じにでき、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の書き込み電流を共通に設定できる。この結果、書き込み電流のマージンとリテンションのマージンとを両方確保でき、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の設計マージンおよび製造マージンを向上できる。
【００３７】
トンネル絶縁膜ＴＬ１、ＴＬ２の厚さにより強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値を異なる値に設定することで、多値の半導体メモリＭＥＭを実現できる。この際、書き込み電流を共通にできるため、ビット線ドライバＢＬＤＲＶおよびソース線ドライバＳＬＤＲＶ等のデータの書き込みに必要な制御回路を簡易に形成できる。
【００３８】
自由層ＦＬ１、ＦＬ２の横断面の面積を互いに同じにするため、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を形成するためのハードマスクＨＭを共通にできる。この結果、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を１回のエッチングにより形成でき、磁気抵抗素子ＭＲＥおよび半導体メモリＭＥＭの製造工程を簡素化できる。すなわち、製造コストを削減できる。
【００３９】
図５は、別の実施形態における磁気抵抗素子ＭＲＥの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。例えば、磁気抵抗素子ＭＲＥは、不揮発性半導体メモリの一種であるスピン注入型ＭＲＡＭの記憶素子として形成される。
【００４０】
この実施形態の磁気抵抗素子ＭＲＥは、下部電極ＢＥＬ上に積層される反強磁性層ＡＦＬ２、強磁性トンネル接合素子ＭＴＪ２、スペーサＳＰ２、スピン緩和層ＳＲＬ、スペーサＳＰ１、強磁性トンネル接合素子ＭＴＪ１および反強磁性層ＡＦＬ１を有している。また、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きは、図１と逆である。すなわち、強磁性トンネル接合素子ＭＴＪ１は、反強磁性層ＡＦＬ１を介して固定層ＰＬ１をハードマスクＨＭに接続し、自由層ＦＬ１をスペーサＳＰ１に接続している。強磁性トンネル接合素子ＭＴＪ２は、反強磁性層ＡＦＬ２を介して固定層ＰＬ２を下部電極ＢＥＬに接続し、自由層ＦＬ２をスペーサＳＰ２に接続している。例えば、固定層ＰＬ１は、トンネル絶縁膜ＴＬ１側から、ＣｏＦｅＮｉＢ、ＲｕおよびＣｏＦｅを順に積層することで形成される。固定層ＰＬ２は、反強磁性層ＡＦＬ２側から、ＣｏＦｅ、ＲｕおよびＣｏＦｅＮｉＢを順に積層することで形成される。
【００４１】
強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の材料および各層の厚さは、図１と同じである。但し、固定層ＰＬ１において、層間結合力を強くするためにＣｏＦｅがＣｏＦｅＮｉＢ膜とＲｕ膜の間に挟まれてもよい。反対に、固定層ＰＬ２では、ＣｏＦｅは、ＣｏＦｅＮｉＢ膜とＲｕ膜の間に挟まれてなくてもよい。
【００４２】
上述したように、この実施形態では、反強磁性層ＡＦＬ１が強磁性トンネル接合素子ＭＴＪ１の上部に設けられ、反強磁性層ＡＦＬ２が強磁性トンネル接合素子ＭＴＪ２の下部に設けられる。例えば、反強磁性層ＡＦＬ１、ＡＦＬ２は、ＩｒＭｎ（厚さ７〜１２ｎｍ）またはＰｔＭｎ（厚さ１０〜２０ｎｍ）により形成される。なお、図１の説明と同様に、反強磁性層を用いない保持力差型の強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を用いるとき、反強磁性層ＡＦＬ１、ＡＦＬ２はなくても良い。
【００４３】
スペーサＳＰ１、ＳＰ２は、例えば、Ｔａ（厚さ１〜２ｎｍ）により形成されている。なお、スペーサＳＰ１、ＳＰ２は、ＣｏＦｅＢＴａ（厚さ１〜４ｎｍ）により形成されてもよい。
【００４４】
スピン緩和層ＳＲＬは、例えば、スピン緩和長の短いＰｔ（厚さ２〜５ｎｍ）により形成されている。なお、スピン緩和層ＳＲＬは、Ｒｕ、Ｉｒ、Ｒｈ（厚さ４〜１０ｎｍ）により形成されてもよい。スピン緩和層ＳＲＬにより、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の自由層ＦＬ１、ＦＬ２が互いに対向するときにも、自由層ＦＬ１、ＦＬ２が互いに干渉することを防止できる。すなわち、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２に電流が流れるときに、自由層ＦＬ１、ＦＬ２の一方から反射或いは注入されるスピンが自由層ＦＬ１、ＦＬ２の他方にトルクを与えることを防止できる。
【００４５】
この実施形態では、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の自由層ＦＬ１、ＦＬ２が互いに近い位置に配置される。このため、エッチングの特性により磁気抵抗素子ＭＲＥの形状がテーパー状になるときにも、自由層ＦＬ１、ＦＬ２の横断面の面積に与える影響を最小限にできる。具体的には、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を形成するためのエッチングにより、ハードマスクＨＭに近い層ほど横断面の面積が小さくなるときにも、自由層ＦＬ１、ＦＬ２の横断面の面積を互いにほぼ等しくできる。
【００４６】
これにより、自由層ＦＬ１、ＦＬ２の体積を互いにほぼ等しくできるため、自由層ＦＬ１、ＦＬ２の書き込み電流およびリテンションを互いに等しくできる。したがって、書き込み電流のマージンとリテンションのマージンとを両方確保できる。さらに、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２のトンネル絶縁膜ＴＬ１、ＴＬ２が互いに近い位置に配置される。このため、磁気抵抗素子ＭＲＥの形状がテーパー状になるときにも、トンネル絶縁膜ＴＬ１、ＴＬ２の横断面の面積に与える影響を最小限にできる。すなわち、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値の変動を最小限にできる。この結果、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の設計マージンおよび製造マージンを向上できる。
【００４７】
図６は、図５に示した磁気抵抗素子ＭＲＥがメモリセルＭＣに形成される半導体メモリＭＥＭの例を示している。図２と同じ要素については、詳細な説明は省略する。例えば、半導体メモリＭＥＭは、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を有するスピン注入型ＭＲＡＭである。この実施形態の半導体メモリＭＥＭは、各メモリセルＭＣの強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きが、図２と逆になっている。また、書き込み動作時のビット線ドライバＢＬＤＲＶおよびソース線ドライバＳＬＤＲＶの動作が図２の半導体メモリＭＥＭと異なっている。それ以外の構成は、図２と同様である。
【００４８】
図７は、図６に示したメモリセルＭＣの断面構造の例を示している。図３と同じ要素については、詳細な説明は省略する。この実施形態では、磁気抵抗素子ＭＲＥに形成される強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きが異なり、図３の反強磁性層ＡＦＬの代わりにスピン緩和層ＳＲＬが形成されている。その他の構造は、図３と同様である。
【００４９】
図８は、図６に示したメモリセルＭＣの抵抗値の書き換えの例を示している。すなわち、図８は、図６に示した半導体メモリＭＥＭのメモリセルＭＣにデータを書き込む書き込み動作の例を示している。図４と同じ動作については、詳細な説明は省略する。図８の（ａ）から（ｈ）は、図４の（ａ）から（ｈ）の書き換えと同じ動作を示している。
【００５０】
この実施形態では、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きは、図４に示した強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きと逆になっている。このため、各強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を高抵抗状態または低抵抗状態に設定するための書き込み電流ＩＡＰ、ＡＰの向きは、図４の逆になっている。強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の合成抵抗の値と、論理の関係は、図４と同じである。
【００５１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の自由層ＦＬ１、ＦＬ２が互いに近い位置に配置されるため、エッチングによる形状変化の影響を最小限でき、自由層ＦＬ１、ＦＬ２の横断面の面積を互いにほぼ等しくできる。この結果、自由層ＦＬ１、ＦＬ２の体積を互いにほぼ等しくできるため、自由層ＦＬ１、ＦＬ２の書き込み電流およびリテンションを互いに等しくできる。また、トンネル絶縁膜ＴＬ１、ＴＬ２の横断面の面積に与える影響を最小限にでき、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値の変動を最小限にできる。この結果、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２の設計マージンおよび製造マージンを向上できる。
【００５２】
図９は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。
【００５３】
例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。
【００５４】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１固定層、第１トンネル絶縁膜および第１自由層が積層される第１強磁性トンネル接合素子と、
第２固定層、第２トンネル絶縁膜および第２自由層が積層され、前記第１強磁性トンネル接合素子に直列に接続される第２強磁性トンネル接合素子と
を備え、
前記第１固定層、前記第１トンネル絶縁膜および前記第１自由層の積層方向は、前記第２固定層、前記第２トンネル絶縁膜および前記第２自由層の積層方向と逆であり、
前記第１トンネル絶縁膜の厚さは、前記第２トンネル絶縁膜の厚さと異なり、
前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子は、共通のマスク材料を用いてエッチングにより形成されていること
を特徴とする磁気抵抗素子。
（付記２）
前記第１固定層は上部電極に接続され、
前記第２固定層は下部電極に接続され、
前記第１自由層と前記第２自由層とは、スピン緩和層を介して接続されていること
を特徴とする付記１記載の磁気抵抗素子。
（付記３）
前記第１自由層は上部電極に接続され、
前記第２自由層は下部電極に接続され、
前記第１固定層と前記第２固定層とは、反強磁性層を介して接続されていること
を特徴とする付記１記載の磁気抵抗素子。
（付記４）
前記第１自由層の厚さおよび前記第２自由層の厚さは、高抵抗状態に変化するために必要な書き込み電流が互いに同じになり、低抵抗状態に変化するために必要な書き込み電流が互いに同じになるように設定されていること
を特徴とする付記１ないし付記３のいずれか１項記載の磁気抵抗素子。
（付記５）
前記第１強磁性トンネル接合素子の高抵抗状態の抵抗値および低抵抗状態の抵抗値の少なくともいずれかは、前記第２強磁性トンネル接合素子の高抵抗状態の抵抗値および低抵抗状態の抵抗値と異なること
を特徴とする付記１ないし付記４のいずれか１項記載の磁気抵抗素子。
（付記６）
第１電圧線と第２電圧線との間に直列に接続される磁気抵抗素子および選択トランジスタを含み、前記磁気抵抗素子は、第１固定層、第１トンネル絶縁膜および第１自由層が積層される第１強磁性トンネル接合素子と、第２固定層、第２トンネル絶縁膜および第２自由層が積層され、前記第１強磁性トンネル接合素子に直列に接続される第２強磁性トンネル接合素子とを含み、前記選択トランジスタのゲートは、第３電圧線に接続されているメモリセルと、
前記第１電圧線、前記第２電圧線および前記第３電圧線を駆動するドライバと
を備え、
前記第１固定層、前記第１トンネル絶縁膜および前記第１自由層の積層方向は、前記第２固定層、前記第２トンネル絶縁膜および前記第２自由層の積層方向と逆であり、
前記第１トンネル絶縁膜の厚さは、前記第２トンネル絶縁膜の厚さと異なり、
前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子は、共通のマスク材料を用いてエッチングにより形成されていること
を特徴とする半導体メモリ。
（付記７）
前記第１固定層は上部電極に接続され、
前記第２固定層は下部電極に接続され、
前記第１自由層と前記第２自由層とは、スピン緩和層を介して接続されていること
を特徴とする付記６記載の半導体メモリ。
（付記８）
前記第１自由層は上部電極に接続され、
前記第２自由層は下部電極に接続され、
前記第１固定層と前記第２固定層とは、反強磁性層を介して接続されていること
を特徴とする付記６記載の半導体メモリ。
（付記９）
前記第１自由層の厚さと前記第２自由層の厚さとは、高抵抗状態に変化するために必要な書き込み電流が互いに同じになり、低抵抗状態に変化するために必要な書き込み電流が互いに同じになるように設定されていること
を特徴とする付記６ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
前記第１強磁性トンネル接合素子の高抵抗状態の抵抗値および低抵抗状態の抵抗値の少なくともいずれかは、前記第２強磁性トンネル接合素子の高抵抗状態の抵抗値および低抵抗状態の抵抗値と異なること
を特徴とする付記６ないし付記９のいずれか１項記載の半導体メモリ。
【００５５】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００５６】
ＡＤ‥アドレス信号；ＡＦＬ‥反強磁性層；ＡＲＹ‥メモリセルアレイ；ＢＥＬ‥下部電極；ＢＬ‥ビット線；ＢＬＤＲＶ‥ビット線ドライバ；ＤＩ‥書き込みデータ；ＤＯ‥読み出しデータ；ＦＬ１‥自由層；ＨＭ‥ハードマスク；Ｍ１‥第１金属配線層；Ｍ２‥第２金属配線層；ＭＥＭ‥半導体メモリ；ＭＲＥ‥磁気抵抗素子；ＭＴＪ１、ＭＴＪ２‥強磁性トンネル接合素子；ＰＣ１、ＰＣ２‥プラグコンタクト；ＳＢＵＳ‥システムバス；ＳＣ‥ソース；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソース線ドライバ；ＳＰ１、ＳＰ２‥スペーサ；ＳＲＬ‥スピン緩和層；ＳＴ‥選択トランジスタ；ＳＵＢ‥半導体基板；ＳＹＳ‥システム；ＴＬ１、ＴＬ２‥トンネル絶縁膜；ＷＬ‥ワード線；ＷＬＤＲＶ‥ワード線ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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