(57)【要約】  本発明は、量子力学トンネル効果に基づくトリプルゲート又はマルチゲート素子に関する。本素子は、電子がトンネリング可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有する。本発明による素子は、ギャップに電界を印加して、その電界による偏向によって、トンネル電極の間をトンネリングする電子の経路を延ばすための手段を有する。一般的に、トンネル電極の間のトンネル電流の方向に対して垂直で、かつ基質に対して平行に延びる電界成分を有する電界をギャップに印加するための手段を配備することができる。トンネル電極の間のトンネル電流は、電子がギャップ内を進む経路長に対して指数関数的に依存するので、そのような電界は、トンネリング確率に対して、、そのため制御すべきトンネル電流に対して大きな逆増幅率を有する。そのような素子は、例えば、大きな増幅率の非常に速いスイッチングトランジスタとして動作することができ、そのため半導体であってはならない。
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【特許請求の範囲】
【請求項１】
電子がトンネリング可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有するトリプルゲート又はマルチゲート素子において、
この素子は、上記のギャップに電界を印加して、その電界による偏向によって、トンネル電極の間をトンネリングする電子の経路を延ばすための手段を有することを特徴とする素子。
【請求項２】
電子がトンネリング可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有するトリプルゲート又はマルチゲート素子において、
上記のギャップに電界を印加するための手段が配備されており、その電界の電気力線が、上記のトンネル電極の中の一つに終端すること無く、トンネル電極の間の最も短い経路と交差することを特徴とする素子。
【請求項３】
当該の基質が絶縁体であることを特徴とする請求項１又は２に記載の素子。
【請求項４】
当該の基質がプラスチックを含むことを特徴とする請求項１から３までのいずれか一つに記載の素子。
【請求項５】
当該のギャップが真空又は気体で満たされていることを特徴とする請求項１から４までのいずれか一つに記載の素子。
【請求項６】
当該のトンネル電極が、所定の動作温度で超伝導特性を有することを特徴とする請求項１から５までのいずれか一つに記載の素子。
【請求項７】
当該の手段が基質上に配置された少なくとも一つの制御電極を有することを特徴とする請求項１から６までのいずれか一つに記載の素子。
【請求項８】
当該の制御電極とそれぞれ別の制御電極又はトンネル電極との最も短い間隔が、トンネル電極の間の最も短い間隔よりも大きいことを特徴とする請求項７に記載の素子。
【請求項９】
少なくとも二つの制御電極が配備されており、それらの制御電極の間の最も短い接続線が、当該のギャップを通り抜けるか、当該のギャップの上を横切って延びるか、或いは当該のギャップの下を横切って延びることを特徴とする請求項７又は８に記載の素子。
【請求項１０】
少なくとも一つのトンネル電極と少なくとも一つの制御電極の中の片方又は両方が、当該のギャップに向かって尖った形で延びていることを特徴とする請求項１から９までのいずれか一つに記載の素子。
【請求項１１】
当該の尖った形の先端部分の開口角が、３０°以下である、有利には、１０°以下であることを特徴とする請求項１０に記載の素子。
【請求項１２】
請求項１から１１までのいずれか一つに記載の素子として構成されていることを特徴とする電子スイッチ。
【請求項１３】
請求項１から１１までのいずれか一つに記載の素子として構成されていることを特徴とするトランジスタ。
【請求項１４】
多くのトランジスタを有するプロセッサにおいて、
請求項１３に記載の少なくとも一つのトランジスタを有することを特徴とするプロセッサ。
【請求項１５】
請求項１から１１までのいずれか一つに記載の素子を用いて、ナノスケールで試料の電子移動度を測定する方法において、
この試料の少なくとも一部をトンネル電極の間のギャップ内に設置する工程と、
このギャップにトンネル電流を加える工程と、
このギャップに、トンネル電流に対して垂直な成分を持つ磁界を加える工程と、
トンネル電流で運ばれる電荷の分離度合いを測定する工程と、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子力学トンネル効果に基づくトリプルゲート又はマルチゲート素子に関する。
【背景技術】
【０００２】
トランジスタは、制御電流又は制御電圧によって電気抵抗を変化させることが可能な素子である。基本的にバイポーラトランジスタと電界効果トランジスタの二つの異なる技術方式が有る。これら両形式のトランジスタは、半導体として実現されていることが共通している。バイポーラトランジスタは、交互にｎ型とｐ型にドーピングされた一連の半導体領域を有する（ＮＰＮ又はＰＮＰトランジスタ）。制御電流は、ｎｐ又はｐｎ遷移域の空間電荷密度を変化させ、そのようにして、トランジスタの導電率を変化させている。電界効果トランジスタは、ドーピング形式が唯一つの半導体から構成されている。ゲート電極を介して加えられる電界によって、そのような半導体内の空間電荷密度を変化させ、それによって、その半導体を通るチャネルの導電率を変更している。
【０００３】
ナノメートル領域でのスケーリングが益々難しくなっているので、トランジスタのスイッチング速度は、限界に達している。更なる微細化は、一方では益々コストのかかる製作によって困難となり、他方では、益々小さい空間領域から益々大きな損失電力を熱の形で排出しなければならないということによって難しくなっている（これに関しては、例えば、非特許文献１と２を参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"Silicon CMOS devices beyond scaling", W. Haensch et al., IBM J. Res. & Dev. 50, 329 (2006)
【非特許文献２】"CMOS downscaling toward the sub-10nm", H. Iwai, Solid-State Electronics 48, 497 (2004)
【非特許文献３】Doris et al.,"Extreme Scaling with Ultra-thin Silicon Channel MOSFETs", Electron Devices Meeting 2002, 267-270, ISBN0-7803-7462-2, doi:10.1109/IEDM.2002.1175829
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上のことから、本発明の課題は、速いスイッチングと大きな増幅率の代替素子を提示することである。
【課題を解決するための手段】
【０００６】
本課題は、本発明に基づき、独立請求項と従属請求項による素子によって解決される。本発明による素子を用いた測定方法は、別の従属請求項の対象である。
【０００７】
更なる有利な実施形態は、それぞれ請求項を参照する従属請求項から明らかとなる。
【０００８】
本発明の範囲内において、トリプルゲート又はマルチゲート素子を開発している。その素子は、電子をトンネリングさせることが可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有する。
【０００９】
本発明による素子は、ギャップに電界を加えて、その電界による偏向によって、トンネル電極の間をトンネリングする電子の経路を長くする手段を有する。
【００１０】
そのような特徴は、電子をトンネリングさせることが可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有するトリプルゲート又はマルチゲート素子において実現することができ、ギャップに電界を加える手段が配備され、その電界の電気力線は、トンネル電極の中の一つに終端すること無く、トンネル電極の間の最も短い経路と交差する。従って、本発明は、従属請求項による各素子にも関する。
【００１１】
そのような電界は、電子がトンネル電極間のギャップを克服することができるトンネリング確率に対して特に大きな逆増幅率を有することが分かった。ギャップにおける電子の量子力学的な波動関数が、進行方向に対して指数関数的に減衰する。本発明者は、それによって、トンネリング確率が、電子がギャップ内を進む経路の長さに対して指数関数的に低下することを発見した。更に、その結果原子直径だけ経路を延長させただけで、数桁の規模でトンネリング確率が変化することが分かり、そのためトンネル電極間に流れるトンネル電流の変化も起こることが分かった。
【００１２】
前述した独立請求項又は従属請求項による技術的な教えだけで、当業者が本素子を実現するのに十分である。当業者には、当業者が設定した具体的な課題から、製作すべきトンネル電極の幾何学的サイズ、そのための使用すべき材料、場合によってはギャップ内に存在する材料の特性及びトンネル電極間に印加すべき電圧が分かる。それらから、当業者は、当業者に周知の方法で、トンネル電極間の最も短い経路とギャップをトンネリングする電子の速度を計算することができる。電界の向きと大きさを調整して、トンネリングする電子が、その電界によってギャップ内の長くなった経路を進むが、それでも目的の電極に到達するようにすることが、陰極線管内での偏向電界の大きさを決めることに比肩し得る課題である。従って、この課題は、同様に当業者に周知の手段によって解決することができる。それに対して、本発明者の功績は、特に、ギャップをトンネリングする電子の経路を長くするための手段をトンネリング確率に関する制御機器として、そのためトランジスタに関する作用メカニズムとして用いることができることを発見したことである。従来技術では、これまで外部電界によって、トンネル構成のトンネリング確率に影響を与えることができなかった。
【００１３】
本発明の特に有利な実施形態では、基質は、例えば、ＭｇＯなどの絶縁体である。しかし、ＭｇＯと比べて吸湿性でないＳｉＯ2 、Ａｌ2 Ｏ3 又はＳｉ3 Ｎ4 を使用することもできる。そのような基質として絶縁体を有する素子は、半導体素子の機能を持つが、半導体でなくても動作することが分かった。そのような機能のためには、専ら電子がギャップをトンネリングすることと、電界を用いてギャップを通る経路を延長することが必要であるため、基質の特性は重要でない。特に、基質は、電子移動度を持つ必要はない。従来の半導体素子は、基質の電子移動度が大きくなる程、品質と速度が向上していた。
【００１４】
従って、本発明による素子を製作するためには、半導体の製作に馴染まない材料及び製造方法も検討の対象となる。即ち、本素子は、例えば、酸素中での「焼き鈍し」などの負担のかかる焼き戻し工程を必要としない。そのため、大きなパレットの材料を使用することが可能である。
【００１５】
本発明の特に有利な実施形態では、基質は、プラスチック、即ち、少なくとも部分的に有機物を含むポリマーから成る材料で構成される。そのような基質は、特に、曲げ易い形で実現することができる。そして、本素子は、プラスチックエレクトロニクスとも呼ばれる有機エレクトロニクスの素子である。従来の半導体エレクトロニクスが、基質の電子移動度に頼らざるを得ず、そのような有機材料の移動度が小さいので、従来技術による有機半導体素子の動作は、これまで非常に遅かった。本発明による素子は、柔軟な基質上における限界周波数の高いトランジスタへの道を初めて開いた。現在、ＯＦＥＴ（有機電界効果トランジスタ）の限界周波数は、数百ｋＨｚの範囲内に有る。シリコン技術の限界周波数は、数百ＧＨｚである。本発明による素子として、プラスチック基質上にトンネル効果トランジスタを実現すれば、電子移動度が制限要素として看做されなくなるので、限界周波数は、１００ＧＨｚのオーダーとなる。
【００１６】
基本的に、如何なる金属も電極材料として適している。強磁性の電極では、スピン偏極を利用して、印加する磁界によって、トンネリング時の二つのスピン形式を見分けることができる。その場合、そのような素子は、同時にスピントロニクスの素子である。しかし、導電性電極は、無機又は有機半導体とすることもできる。カーボンナノチューブ又はグラファイトは、特に安定した電極材料として優れている。
【００１７】
本発明の特に有利な実施形態では、トンネル電極は、所定の動作温度で超伝導特性を有する。そのため、トンネル電極から成るトンネル接点は、一方ではジョセフソン接点である。臨界電流ＩC を上回らない場合（論理的に「０」の状態）、クーパー対によって運ばれる超伝導電流は、電圧降下を引き起こさない。本発明者は、その場合本素子が電力損失の無い、そのため無損失の状態に有ることを発見した。制御電界を印加した後には、ジョセフソン接点のギャップの臨界電流がトンネリング電子の経路長に対して指数関数的に依存するので、ジョセフソン接点は抵抗の有る状態（論理的に「１」の状態）に切り換わる。臨界電流は、熱変動よりも小さくなるように低下させることができる。そのため、そのような状態のジョセフソン接点は、最早事実上超伝導性ではない（抵抗の有る状態）。ここで、トンネル電流は、最早巨視的な量子状態を採ることができるボソンであるクーパー対ではなく、例えば、電子などのフェルミオンによって形成される。本発明者は、そのような状態の本素子でも、非常に小さい電力損失しか発生せず、トンネル電極間の最も短い間隔が約４ｎｍよりも大きい場合、トンネル抵抗が非常に大きくなる（０．１ＧΩのオーダー）ことを発見した。従って、印加電圧が０．１Ｖの場合、電力損失は約１００ｐＷとなる。
【００１８】
本発明の特に有利な実施形態では、多くのトランジスタを有するプロセッサでは、少なくとも一つのトランジスタが、本発明による素子として構成される。有利には、多くのトランジスタが、本発明による素子として構成され、特に有利には、プロセッサの全てのトランジスタが、本発明による素子として構成される。有利には、プロセッサの本発明による素子では、トンネル電極が、所定の動作温度で超伝導特性を有する。そのように構成されたプロセッサでは、本発明による素子の電力損失が小さく、そのため排熱が小さいという利点が、そのような素子の数と共に何倍にも増大する。今日のプロセッサは、約８００ｘ１０7 個のトランジスタで構成されている。本発明によるトンネル効果トランジスタから成るプロセッサは、全てのトランジスタが論理的に「１」の状態に有る場合でも、全体としてＰ＝８００ｘ１０7 個ｘ１００ｐＷ＝０．８Ｗの電力損失しか発生させない。論理的に「０」の状態のトランジスタは、それぞれ超伝導性となっているので、それ毎に、この総量から更に差し引くことができる。即ち、超伝導を実現しているために、期待できる電力損失は、現在の半導体製プロセッサよりも十進数で約二桁小さい。
【００１９】
本発明による素子は、トンネル効果素子であり、ギャップは、トンネル障壁である。このギャップは、有利には、真空、或いは例えば、空気などの気体で満たされる。そうすることによって、ギャップをトンネリングする電子が散乱する確率が有利に低下し、そのため素子の電子雑音と散逸特性（排熱）も有利に低減されることとなる。
【００２０】
本発明による素子は、トンネリング確率に対する電界の逆増幅率を大きく調整する程、速度が非常に速くなるスイッチとして動作することができ、或いはトランジスタとしても動作することができる。そのようなトランジスタは、これまでに周知のＭＯＳＦＥＴトランジスタよりも著しく速い。そのような形式のトランジスタでは、スイッチング時間は、ゲートの長さの二乗に対して増大する。２００２年の国際電子デバイス会議（ＩＥＤＭ）では、ＩＢＭ社が、実験室段階でのゲートの長さが４〜８ｎｍのＭＯＳＦＥＴトランジスタを発表している（非特許文献３）。現在利用可能な技術を用いて、ゲート長が２〜３ｎｍの本発明による素子を製作することもできる。
【００２１】
本発明による素子としてのトランジスタは、従来のトランジスタよりも電力損失が小さく、更に、より高い温度で動作することができる。従来のトランジスタの機能性は、互いに隣接する異なる形でドーピングされた半導体に依存している。温度が高くなるのに応じて、トランジスタを不可逆的に悪化又は損傷させてしまう、異なるドーピング領域間の相互拡散が指数関数的に増大する。そのような制限は、本発明による素子として実現されたトランジスタ（「可変軌道トンネル効果トランジスタ」、ＶＴＴＴ，ＶＴ3 ）には最早存在しない。
【００２２】
更に、本発明による素子として実現されたトランジスタの温度挙動は、実質的に電極材料の安定性にだけ依存する。それ以外に、電子に関するフェルミ分布の温度依存性だけが、トンネリング確率の温度依存性にとって重要である。この温度依存性は、用途と関連する温度範囲において、従来の半導体素子よりも著しく小さい。従来の半導体エレクトロニクスでは、半導体の特性は、温度依存性が非常に大きい、即ち、指数関数的である電子移動度に決定的に依存している。
【００２３】
最後に、本発明による素子として実現されたトランジスタのダイナミックレンジは、従来のトランジスタよりも著しく広い。スイッチング可能な最大電流は、如何に多くの電子をギャップのトンネリングのために供給することができるかだけに依存する。それは、又もやトンネル電極の幾何学的サイズに依存する。従来の半導体素子では、スイッチング可能な最大電流は、空間電荷領域内を移動する荷電粒子の数によって制限されていた。そのような本発明による素子として実現されたトランジスタの利点は、従来のトランジスタが飽和してしまって、本来はそれを用いて増幅すべき情報が失われてた領域の至る所で効果を発揮する。その用途としては、ハイファイ増幅器以外に、特に、測定増幅器も挙げられる。
【００２４】
本発明の特に有利な実施形態では、本手段は、基質上に配置された少なくとも一つの制御電極を有する。そのような制御電極を有する素子は、トリプルゲート素子である。ギャップのトンネリング確率は、制御電極とトンネル電極の間に印加する電圧によって調整することができる。この制御電極は、トンネル電極と同一平面に置いてはならない。この制御電極は、それがトンネル電極の中の一つとの電気接点を持たない場合にのみ、トンネル電極とギャップによって形成された平面の下又は上に置くこともできる。即ち、例えば、この場合の一方のトンネル電極と他方の制御電極などの異なる機能の構造グループを基質上の異なる層に配置することが、製造技術的に、より簡単となる。それは、特に、そのような異なる構造グループの製作が異なる真空設備で行われ、それらの真空設備の間での移送が真空の中断だけで行うことが可能な場合に言えることである。
【００２５】
有利には、制御電極とそれぞれ別の制御電極又はトンネル電極との間隔は、トンネル電極の間の最も短い間隔よりも大きい。その場合、電子のトンネリングは、専らトンネル電極の間で行われ、制御電極によるトンネリング確率の制御は、ほぼ完全に電力損失無しで行われる。制御電極からの望ましくないトンネリングの最終的な確率は、その間隔に応じて指数関数的に低下するが、制御電極が発生する、ギャップをトンネリングする電子の経路を制御するための電界は、その間隔の二乗で低下する。そのため、制御電極からの望ましくないトンネリングを防止するために間隔を大きくすることは、この制御電極の機能性を不釣り合いな形で損なってしまうことにはならない。そのような間隔に応じて徐々に増大する効果は、制御電極とそれぞれ別の制御電極又はトンネル電極との間隔の大きさがトンネル電極の間の最も短い間隔の少なくとも１．１倍である場合に、漸く用途と関連して活用することができる。その完全な効果は、制御電極とそれぞれ別の制御電極又はトンネル電極との間隔の大きさがトンネル電極の間の最も短い間隔の少なくとも２倍である場合に少なくとも達成される。
【００２６】
本発明の特に有利な実施形態では、少なくとも二つの制御電極が配備され、制御電極間の最も短い接続線が、ギャップを通り抜けるか、ギャップの下を横切って延びるか、或いはギャップの上を横切って延びる。その場合、ギャップのトンネリング確率は、制御電極間に印加する電圧によって調整することができる。
【００２７】
更に、本素子に磁界を加えた場合、そのような実施形態を用いて、ホール効果を特に良好に測定することができる。その磁界は、有利には、トンネル電極の間のトンネル電流と制御電極間の最も短い接続線の両方に対して垂直な成分を有する。その場合、所与のトンネル電流と磁界において、制御電極の間で測定したホール電圧が、ギャップ内に存在する材料の移動度に関する尺度となる。
【００２８】
本発明の特に有利な実施形態では、少なくとも一つのトンネル電極と少なくとも一つの制御電極の中の片方又は両方が、ギャップの方に向かって尖った形で延びている。その場合、尖った形の先端部分の開口角は、特に、３０°以下、有利には、１０°以下である。トンネル電極が鋭く延びている程、即ち、先端部分の開口角が小さい程、そのトンネル電極までのギャップをトンネリングする電子の経路の長さが、所与の電界によって延長されることとなる。従って、先端部分の開口角によって、トンネル電流に対する電界の逆増幅率を制御することができ、そのためトランジスタとして動作する本発明による素子の増幅率を制御することができる。
【００２９】
複数の先端部分又は互いに向き合うとともに、約２〜３ｎｍのギャップによって互いに隔てられた二つの先端部分から成るナノスケールのギャップは、例えば、電子線リソグラフィー、集束させたイオンビームで製作することができ、或いは自己組織化法でも製作することができる。
【００３０】
前述したホール効果の測定例を根拠として、本発明は、本発明による装置を用いたナノスケールで試料の電子移動度を測定する方法にも関する。この方法では、試料の少なくとも一部は、トンネル電極の間のギャップ内に設置され、そのギャップには、トンネル電流が印加される。更に、ギャップには、トンネル電流に対して垂直な成分を有する磁界が加えれる。有利には、そのような磁界は、制御電極間の最も短い接続線に対しても垂直である。トンネル電流で運ばれる電荷の分離度合いは、例えば、基質上に配置された制御電極の間で発生するホール電圧によって測定され、或いは制御電極とトンネル電極の間で発生するホール電圧によっても測定される。
【００３１】
以下において、図面に基づき本発明の対象を詳しく説明するが、それによって、本発明の対象を制限するものではない。
【図面の簡単な説明】
【００３２】
【図１】本発明による素子の実施構成の模式図
【図２】ギャップを通るトンネル電流に対する、制御電極によって加えられる電界の作用図
【図３ａ】図１と２に図示された実施構成の出力特性曲線群の図
【図３ｂ】図１と２に図示された実施構成の入力特性曲線群の図
【図４】本発明による素子をスイッチとして構成するためのトンネル電極１ａと１ｂの代替実施形態の図
【図５ａ】スイッチとして構成された本発明による素子の出力特性曲線の図
【図５ｂ】スイッチとして構成された本発明による素子の入力特性曲線の図
【発明を実施するための形態】
【００３３】
図１は、本発明による素子の実施構成の模式図を図示しており、図１の右の部分図面は、ギャップの周囲領域の詳細図である。尖った形で構成された二つのトンネル電極１ａと１ｂは、互いに向き合っており、それらのトンネル電極の間には、０．１ｎｍ〜１０ｎｍのオーダーのギャップが形成されている。同様に、尖った形で構成された二つの制御電極２ａと２ｂは、互いに向き合っており、それらの制御電極の間には、０．１ｎｍ〜１０ｎｍのオーダーの間隔が開けられている。そのため、本素子は、４ゲート素子である。制御電極２ａと２ｂの間の最も短い接続線は、ギャップを通り抜けている。制御電極２ａと２ｂは、ギャップをトンネリングする電子の経路を長くするための電界をギャップに加えるために使用することができる。この素子が、図面の平面に対して垂直な成分を持つ磁界
【数１】
2011527098.tif 000003
【００３４】
を更に印加された場合、制御電極の間にホール電圧ＵH を捕捉することができる。このホール電圧ＵH は、ギャップ内に存在する材料の電子移動度に関する尺度である。そのため、この場合、そのような素子を用いて、本発明による方法を実施することもできる。
【００３５】
図２は、制御電極２ａと２ｂによって加えられる電界がトンネル電極１ａと１ｂの間のトンネル電流を制御する原理を示している。制御電極２ａと２ｂの間に電圧を加えない場合、ギャップをトンネリングする電子は、最も短い経路Ａでギャップを通過して行く。それに対して、電圧を加えた場合、その電圧はギャップ内に電界を発生させる。トンネリングする電子は、偏向されて、より長い経路Ｂでギャップを通過して行く。そうすることによって、全体として電子が電極１ａと１ｂの間をトンネリングする確率が低下する、そのため、それらの電極の間のトンネル電流も低下する。
【００３６】
図３ａは、図１と２に図示された本発明による素子の実施構成の出力特性曲線群を定性的に図解している。制御電極２ａと２ｂの間に印加される制御電圧ＶS の異なる値に関して、トンネル電極１ａと１ｂの間に印加されたバイアス電圧ＶT に対するトンネル電流ＩT が描かれている。図３ａの右上の象限では、最も左側に延びる曲線が０ボルトの制御電圧ＶS に対応し、その更に右側に向かってグループで延びる曲線が、より高い制御電圧ＶS に対応する。
【００３７】
０ボルトの制御電圧ＶS では、ギャップをトンネリングする電子が常に考え得る最も短い経路を移動するので、トンネル電流ＩT は、全ての区間において最も大きくなっている。制御電圧ＶS の絶対値が大きくなる程、ギャップを通過する電子の経路が長くなり、従って、バイアス電圧ＶT が同じ場合、トンネル電流ＩT が小さくなる。同様に、制御電圧ＶS の絶対値が大きくなる程、絶対値が増大するＶT の臨界値以上では、バイアス電圧ＶT が発生する電界が支配的となり、制御電圧ＶS が発生する電界と無関係に、益々多くの電子をギャップの最も短い経路に駆り立てるため、トンネル電流ＩT の大きさが急激に増大している。従って、大きなＶT では、特性曲線が、ＶS が０ボルトの場合の特性曲線に徐々に近付いている。
【００３８】
従来のトランジスタの特性曲線と比較すると、本発明によるトランジスタが、ＦＥＴのドレイン・ソース電圧に相当するバイアス電圧ＶT の低い領域において、ＦＥＴのソース・ドレイン電流に相当するトンネル電流ＩT の直線的な推移を示していることに気付く。それは、本発明による素子の機能に関する基礎を成す量子力学トンネル効果が非常に非線形的な効果であるという状況に起因する。しかし、他方において、本発明による素子の特性曲線は、従来のトランジスタで一般的であった高いバイアス電圧ＶT に関する飽和遷移域を持たない。そのため、全体として、非線形性を甘受すれば、従来のトランジスタよりも明らかに大きなダイナミックレンジを使用することが可能となる。そのような飽和遷移域によって、情報が「遮断」されることはない。それは、特に、ハイファイ用途及び測定増幅器において有利である。
【００３９】
これらの特性曲線は、それぞれ時間に関するシュレーディンガー方程式の近似解である三次多項式で表わされる。
【００４０】
図３ｂは、図３ａに対応する入力特性曲線群を図示している。この図面では、制御電圧ＶS に対するトンネル電流ＩT が描かれており、各曲線に関するバイアス電圧ＶT は一定である。より大きな推移する曲線は、バイアス電圧ＶT のより大きな値に対応する。最大トンネル電流ＩT は、ギャップをトンネリングする電子が延長された経路を進まず、そのためトンネリング確率が全体として最も大きくなるため、それぞれ０ボルトの制御電圧ＶS に対して生じている。制御電圧ＶS の絶対値が大きくなる程、それぞれトンネル電流ＩT が指数関数的に低下し、その低下は、バイアス電圧ＶT が大きくなる程急激に起こっている。そのため、バイアス電圧ＶT は、制御電圧ＶS を介して供給される信号の増幅度合いを制御することとなる。
【００４１】
図４は、本発明による素子をスイッチとして構成することができる、トンネル電極１ｂの代替実施構成を図示している。トンネル電極１ｂは、ベース物体１ｂ１と、それと導電式に接続された、トンネル電極１ａの方向を向いたプレスイッチ１ｂ２とを有する。ここで、ベース物体１ｂ１は、そのトンネル電極１ａの方を向いた表面全体がトンネル電極１ａに対して同じ最も短い間隔を持つような形状を有する。例えば、ベース物体１ｂ１は、円弧の形に構成することができ、トンネル電極１ａは、その円弧の中心点に置くことができる。
【００４２】
制御電圧ＶS を加えない場合、接点１ａと１ｂの間をトンネリングする全ての電子は、ギャップの最も短い経路を進んで、プレスイッチ１ｂ２に当たる（実線の矢印）。ゼロを出発点として、制御電圧ＶS の絶対値を大きくして行くと、益々多くの電子が偏向されて、その結果プレスイッチ１ｂ２に当たらずに、ベース物体１ｂ１に当たるようになる（破線の矢印）。その場合、プレスイッチ１ｂ２に当たらなかった各電子は、制御電圧ＶS の値に関係無く、ベース物体１ｂ１に当たるまで、同じ延長された経路を進むこととなる。そのため、制御電圧の値は、トンネリングした電子の中の如何なる比率の電子がプレスイッチ１ｂ２に当たらないかを決定する。差し当たり制御電圧ＶS の絶対値が、全ての電子がプレスイッチ１ｂ２に当たらない程の大きさである場合、制御電圧ＶS を更に高めても、最早トンネリング確率は変化せず、そのためトンネル電流も変化しない。従って、基本的にＶS ＝０ボルトとＶS ≠０ボルトに対する二つの安定した状態が存在することとなる。それは、スイッチの特徴である。
【００４３】
図５ａは、図４に図示されたトンネル電極１ａと１ｂの構成を用いた本発明による素子の実施構成の出力特性曲線を図示している。バイアス電圧ＶT に対するトンネル電流ＩT が描かれている。ＶS ＝０ボルトとＶS ≠０ボルトに対するちょうど二つの異なる特性曲線となっている。この図面では、全てのトンネリングした電子がプレスイッチ１ｂ２に当たらないようにするのに必要な僅かな電圧ＶS が無視できる程となっている。この僅かな電圧の正確な値は、幾何学的サイズの係数に依存するが、トンネリングする電子の速度を決定するバイアス電圧ＶT にも依存する。
【００４４】
図５ｂは、図５ａでも扱った実施構成の入力特性曲線を図示している。一つのバイアス電圧ＶT に関する例として、制御電圧ＶS に対するトンネル電流ＩT が描かれている。制御電圧ＶS を加えない場合、全ての電子がプレスイッチ１ｂ２に当たるので、トンネル電流ＩT が最も大きくなっている。電圧ＶS の絶対値を大きくすると、トンネリングする電子の中の益々多くの比率の電子がプレスイッチ１ｂ２に当たらなくなって、ベース物体１ｂ１にまで、長くなった経路を進むこととなる。それは、平均的なトンネリング確率が低下して直線になっている、そのためトンネル電流ＩT も低下して直線になっていることで現れている。差し当たり全ての電子がプレスイッチ１ｂ２に当たらない、即ち、全ての電子がベース物体１ｂ１に当たる場合、電圧ＶS の絶対値を大きくしても、最早電子の経路の長さは変わらなくなる。従って、トンネル電流ＩT も一定のままとなる。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【国際調査報告】
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