(57)【要約】一実施形態では、少なくとも１つの被試験デバイス（ＤＵＴ）を試験する装置は、試験装置の入力／出力（Ｉ／Ｏ）ノード、ＤＵＴのＩ／Ｏノード、遠隔ピンエレクトロニクスブロック、バイパス回路、及び制御システムを含む。遠隔ピンエレクトロニクスブロックは試験機能を提供し、試験装置のＩ／ＯノードとＤＵＴのＩ／Ｏノードとの間に連結される。試験装置のＩ／ＯノードとＤＵＴのＩ／Ｏノードとの間にバイパス回路を連結し、試験装置のＩ／ＯノードとＤＵＴのＩ／Ｏノードとの間に信号バイパス経路を提供する。信号バイパス経路は遠隔ピンエレクトロニクスブロックの提供する試験機能を回避する。バイパス回路を有効及び無効にするよう制御システムを構成する。これに関連した装置及びその他の関連した装置を使用して１つ以上のＤＵＴを試験する方法も開示する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの被試験デバイス（ＤＵＴ）を試験する装置であって、
試験装置の入力／出力（Ｉ／Ｏ）ノードと、
ＤＵＴのＩ／Ｏノードと、
前記試験装置のＩ／Ｏノードと前記ＤＵＴのＩ／Ｏノードとの間に連結した、第１試験機能を提供する遠隔ピンエレクトロニクスブロックと、
前記試験装置のＩ／Ｏノードと前記ＤＵＴのＩ／Ｏノードとの間に連結したバイパス回路であって、前記バイパス回路が、前記試験装置のＩ／Ｏノードと前記ＤＵＴのＩ／Ｏノードとの間に、前記遠隔ピンエレクトロニクスブロックの提供する前記第１試験機能を回避する信号バイパス経路を提供する、前記バイパス回路と、
前記バイパス回路を有効及び無効にするよう構成した制御システムと、を含むこと、
を特徴とする装置。
【請求項２】
第２試験機能を提供する試験装置のピンエレクトロニクスブロックと、
前記ＤＵＴのＩ／Ｏノードを前記試験装置のピンエレクトロニクスブロックに連結する信号経路と、を更に含むこと、
を特徴とする請求項１に記載の装置。
【請求項３】
試験装置のピンエレクトロニクスブロックではなく、前記遠隔ピンエレクトロニクスとバイパス回路を統合した集積回路をさらに含むこと、
を特徴とする請求項２に記載の装置。
【請求項４】
前記信号経路が伝送路を含むこと、を特徴とする請求項２に記載の装置。
【請求項５】
前記遠隔ピンエレクトロニクスブロックを前記ＤＵＴのＩ／Ｏノードに連結する信号経路が、前記試験装置のピンエレクトロニクスブロックを前記ＤＵＴのＩ／Ｏノードに連結する信号経路よりも短く、前記試験装置のピンエレクトロニクスブロックを前記ＤＵＴのＩ／Ｏノードに連結する前記信号経路が、前記バイパス回路を通過すること、
を特徴とする請求項２に記載の装置。
【請求項６】
前記第１試験機能と前記第２試験機能が同じ試験機能であること、を特徴とする請求項２に記載の装置。
【請求項７】
前記第１試験機能が前記第２試験機能と異なること、を特徴とする請求項２に記載の装置。
【請求項８】
前記遠隔ピンエレクトロニクスブロックがコンパレータを含み、前記コンパレータが、前記ＤＵＴのＩ／Ｏノードから信号を受信する第１入力と、ベースライン信号を受信する第２入力と、前記試験装置のＩ／Ｏノードに連結した出力とを有すること、
を特徴とする請求項１に記載の装置。
【請求項９】
前記ＤＵＴのＩ／Ｏノードが複数のＤＵＴのＩ／Ｏノードのうちの１つであり、
前記試験装置のＩ／Ｏノードと前記複数のＤＵＴのＩ／Ｏノードの各々との間に前記バイパス回路をさらに連結し、
前記バイパス回路が、前記試験装置のＩ／Ｏノードと前記複数のＤＵＴのＩ／Ｏノードの各々との間に信号バイパス経路を提供し、
前記信号バイパス経路を一度に一つ有効にするよう、前記制御システムをさらに構成すること、
を特徴とする請求項１に記載の装置。
【請求項１０】
前記遠隔ピンエレクトロニクスブロックとバイパス回路を統合した集積回路をさらに含むこと、を特徴とする請求項１に記載の装置。
【請求項１１】
前記バイパス回路が、前記試験装置のＩ／Ｏノードと前記ＤＵＴのＩ／Ｏノードとの間に双方向の信号経路を提供すること、を特徴とする請求項１に記載の装置。
【請求項１２】
前記バイパス回路がマルチプレクサを含み、前記マルチプレクサが、前記遠隔ピンエレクトロニクスブロックから信号を受信する第１入力と、前記信号バイパス経路から信号を受信する第２入力と、前記試験装置のＩ／Ｏノードに連結した出力とを有すること、
を特徴とする請求項１に記載の装置。
【請求項１３】
少なくとも１つの被試験デバイス（ＤＵＴ）を試験する方法であって、
試験回路を第１モードに設定することと、
前記試験回路を前記第１モードに設定した場合に、
遠隔ピンエレクトロニクスブロックを使用して、ＤＵＴのＩ／Ｏノードに第１試験機能を提供し、
前記第１試験機能の出力を信号経路上で伝送することと、
前記遠隔ピンエレクトロニクスブロックを回避する第２モードに前記試験回路を設定することと、
前記試験回路を前記第２モードに設定した場合に、
第２試験機能に必要なデータを前記信号経路上で伝送し、
試験装置のピンエレクトロニクスブロックを使用して、前記第２試験機能を前記ＤＵＴのＩ／Ｏノードに提供することと、を含むこと、
を特徴とする方法。
【請求項１４】
前記試験回路を前記第１モードに設定した場合に、第１の複数の試験を実行し、
その後前記試験回路を前記第２モードに設定して第２の複数の試験を実行すること、をさらに含むこと、
を特徴とする請求項１３に記載の方法。
【請求項１５】
前記試験回路を前記第２モードに設定した場合に、第１の複数の試験を実行し、
その後前記試験回路を前記第１モードに設定して第２の複数の試験を実行すること、をさらに含むこと、
を特徴とする請求項１３に記載の方法。
【請求項１６】
前記第１試験機能と前記第２試験機能が同じ試験機能であること、を特徴とする請求項１３に記載の方法。
【請求項１７】
前記第１試験機能が前記第２試験機能と異なること、を特徴とする請求項１３に記載の方法。
【請求項１８】
前記第１試験機能が、前記ＤＵＴのＩ／Ｏノードから受信した信号をベースライン信号と比較すること、を特徴とする請求項１３に記載の方法。
【請求項１９】
前記ＤＵＴのＩ／Ｏノードが複数のＤＵＴのＩ／Ｏノードのうちの１つであり、前記遠隔ピンエレクトロニクスブロックが複数の遠隔ピンエレクトロニクスブロックのうちの１つであり、
前記試験回路を前記第１モードに設定した場合に、
前記複数の遠隔ピンエレクトロニクスブロックを使用して、前記複数のＤＵＴのＩ／Ｏノードに第１試験機能を提供し、
前記第１試験機能の出力を信号経路上で逐次伝送し、
前記試験回路を前記第２モードに設定した場合に、前記複数の遠隔ピンエレクトロニクスブロックを回避して、前記試験装置のＩ／Ｏノードを前記ＤＵＴのＩ／Ｏノードのうちの１つのみに連結すること、をさらに含むこと、
を特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスを試験する方法及び装置に関する。
本出願は「Ｐａｒａｌｌｅｌ  Ｔｅｓｔ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ａｃｔｉｖｅ  Ｄｅｖｉｃｅｓ（能動素子を有する並列試験回路）」という名称のＤｅ  Ｌａ  Ｐｕｅｎｔｅらによる米国特許出願第１２／０３５，３７８号（２００８年２月２１日出願）の一部継続出願である。なお、この特許出願を参照して本文の記載の一部とする。本明細書中では、この第１２／０３５，３７８号出願を‘３７８号出願と称する。
【背景技術】
【０００２】
デバイス、特に電気デバイスを試験する際には、試験信号を受信、駆動、生成、処理、又は評価するピンエレクトロニクスを、被試験デバイス（ＤＵＴ）のできる限り近くに配置することが望ましい。これは、信号伝送経路上での信号の劣化を軽減する技術が多数あるにも関らず、通常信号経路は長いよりも短い方が信号の劣化をより容易に軽減できるためである。
【０００３】
ＤＵＴのＩ／Ｏと通信する必要のあるピンエレクトロニクスの全てを、ＤＵＴのＩ／Ｏの非常に近くに配置することが理想的である。しかし、多くのＤＵＴは小さいフォームファクタ又は高い入力／出力（Ｉ／Ｏ）密度を有するため、近くに配置することは困難（又は不可能）である。結果として、試験システムの設計者は多くの場合、１）ＤＵＴのＩ／Ｏから遠い位置で全範囲の所望の試験機能を実行するか、又は２）ＤＵＴのＩ／Ｏにより近い位置で試験機能を低減させて実行するか、の２つから選択する必要がある。
【図面の簡単な説明】
【０００４】
【図１】少なくとも１つのＤＵＴを試験する第１の例示的な装置を示す図である。
【図２】図１に示す遠隔ピンエレクトロニクスブロックの第１の例示的な実施形態と、遠隔ピンエレクトロニクスブロックとバイパス回路の間の例示的な協働を示す図である。
【図３】図１に示す遠隔ピンエレクトロニクスブロックの第２の例示的な実施形態と遠隔ピンエレクトロニクスとバイパス回路の間の例示的な協働を示す図である。
【図４】図１の装置の遠隔ピンエレクトロニクスブロックとバイパス回路が試験装置のＩ／ＯノードとＤＵＴのＩ／Ｏノードとの間に双方向信号経路を提供し得る例示的な方法を示す図である。
【図５】図１に示す装置を試験システムに例示的に連結したものを示す図である。
【図６】例えば図５に示す装置と試験システムを用いて、少なくとも１つのＤＵＴを試験する例示的な方法を示す図である。
【図７】単一の試験装置のＩ／Ｏノードと複数のＤＵＴのＩ／Ｏノードとの間で試験信号がファンイン／ファンアウトされる環境において、図１に示す装置をいかに拡大できるかを示す図である。
【発明を実施するための形態】
【０００５】
本発明を例示する実施形態を図面に示す。
【０００６】
図１は、少なくとも１つの被試験デバイス（ＤＵＴ）１０２を試験する第１の例示的な装置１００を示す図である。装置１００は試験装置のＩ／Ｏノード１０４、ＤＵＴのＩ／Ｏノード１０６、遠隔ピンエレクトロニクスブロック１０８、バイパス回路１１０、及び制御システム１１２を含む。遠隔ピンエレクトロニクスブロック１０８は試験機能１１４を提供し、試験装置のＩ／Ｏノード１０４とＤＵＴのＩ／Ｏノード１０６との間に連結される。例えば、試験機能１１４は信号受信、信号駆動、信号生成、信号処理、又は信号評価機能であり得る。試験機能１１４はまた、例えば受信機能、評価機能、及び駆動機能の集合体等、複数の補助機能の集合体でもあり得る。
【０００７】
試験装置のＩ／Ｏノード１０４とＤＵＴのＩ／Ｏノード１０６との間にバイパス回路１１０を連結し、試験装置のＩ／Ｏノード１０４とＤＵＴのＩ／Ｏノード１０６との間に信号バイパス経路１１６を提供する。信号バイパス経路１１６は遠隔ピンエレクトロニクスブロック１０８の提供する試験機能１１４を回避する方法を提供する。バイパス回路１１０を有効及び無効にするよう制御システム１１２を構成することにより、信号バイパス経路１１６を有効及び無効にすることができる。
【０００８】
図１に示す装置１００の一部の実施形態では、ＤＵＴのＩ／Ｏノード１０６を介して、ＤＵＴ１０２から試験信号（例えば、ＤＵＴ応答信号）を受信し得る。バイパス回路１１０が無効である場合には、遠隔ピンエレクトロニクスブロック１０８の試験機能１１４が試験信号を受信、処理、又は評価する。試験機能１１４の出力は、試験装置のＩ／Ｏノード１０４に提供され得る。バイパス回路１１０が有効である場合には、試験信号は試験機能１１４を回避して、信号バイパス経路１１６上で試験装置のＩ／Ｏノード１０４に伝送される。
【０００９】
図１に示す装置１００の他の実施形態では、試験装置のＩ／Ｏノード１０４を介して試験システムから試験信号を受信し得る。バイパス回路１１０が無効である場合には、遠隔ピンエレクトロニクスブロック１０８の試験機能１１４が試験信号を受信又は処理し、試験機能１１４の出力はＤＵＴのＩ／Ｏノード１０６に提供（駆動）され得る。バイパス回路１１０が有効である場合には、試験信号は試験機能１１４を回避して、信号バイパス経路１１６上でＤＵＴのＩ／Ｏノード１０６へと伝送される。
【００１０】
図１に示す装置のまた別の実施形態では、遠隔ピンエレクトロニクスブロック１０８及びバイパス回路１１０は、試験装置のＩ／Ｏノード１０４とＤＵＴのＩ／Ｏノード１０６の間に双方向の信号経路を提供し得る。一部の場合には、遠隔ピンエレクトロニクスブロック１０８又はバイパス回路１１０を介した特定方向の信号の流れを決定又は有効にする１つ以上の信号を、制御システム１１２が提供し得る。
【００１１】
図２は遠隔ピンエレクトロニクスブロック１０８（このブロックについては図１でより包括的に示している）の第１の例示的な実施形態を示す図である。図２では、ＤＵＴのＩ／Ｏノード１０６を介してＤＵＴ１０２から試験信号を受信するよう、遠隔ピンエレクトロニクスブロック１０８を構成する。より詳細には、図２に示す遠隔ピンエレクトロニクスブロック１０８の実施形態はコンパレータ２００を含む。コンパレータ２００はＤＵＴのＩ／Ｏノード１０６から信号を受信する第１入力２０２とベースライン信号を受信する第２入力２０４を備える。コンパレータ２００の出力２０６は試験装置のＩ／Ｏノード１０４に連結する。
【００１２】
図２はまた、遠隔ピンエレクトロニクスブロック１０８とバイパス回路１１０の間の例示的な協働を示す。詳細には、バイパス回路１１０はマルチプレクサ２０８を含み、該マルチプレクサ２０８は遠隔ピンエレクトロニクスブロック１０８の出力を受信する第１入力２１０と、信号バイパス経路１１６に連結する第２入力２１２を有するよう示してある。マルチプレクサ２０８の出力２１４は、試験装置のＩ／Ｏノード１０４に連結する。マルチプレクサ２０８の選択入力（ＳＥＬ）は制御システム１１２に連結する。このように、信号バイパス経路１１６を試験装置のＩ／Ｏノード１０４に連結することによりバイパス回路１１０は有効となり、遠隔ピンエレクトロニクスブロック１０８を試験装置のＩ／Ｏノード１０４に連結することによってバイパス回路１１０は無効となる。
【００１３】
図３は遠隔ピンエレクトロニクスブロック１０８（このブロックについては図１でより包括的に示している）の第２の例示的な実施形態を示す図である。図３では、試験装置のＩ／Ｏノード１０４を介して試験システムから試験信号を受信するよう、遠隔ピンエレクトロニクスブロック１０８を構成する。より詳細には、図３に示す遠隔ピンエレクトロニクスブロック１０８の実施形態はドライバ３００を含む。ドライバ３００は、試験装置のＩ／Ｏノード１０４からの信号を受信する入力３０２と、処理ブロック３０６に連結した出力３０４を有する。処理ブロック３０６の出力３０８はＤＵＴのＩ／Ｏノード１０６に連結する。例えば処理ブロック３０６は、試験信号を増幅する、又は試験信号に応答して試験パターンを生成する、又は試験信号のタイミングを操作することができる。
【００１４】
図３はまた、遠隔ピンエレクトロニクスブロック１０８とバイパス回路１１０の間の例示的な協働を示す。詳細には、バイパス回路１１０は切替要素３１０を含み、該切替要素３１０は試験装置のＩ／Ｏノード１０４に連結した入力３１２と、ドライバ入力３０２に連結した第１出力３１４と、信号バイパス経路１１６に連結した第２出力３１６を含むように示してある。切替要素３１０の制御入力３１８は、制御システム１１２に連結する。このように、信号バイパス経路１１６を試験装置のＩ／Ｏノード１０４に連結することによりバイパス回路１１０は有効となり、ドライバ３００を試験装置のＩ／Ｏノード１０４に連結することによりバイパス回路１１０は無効となる。一部の実施形態では、第２の切替要素を使用して、遠隔ピンエレクトロニクスブロック１０８又はバイパス回路１１０のいずれかをＤＵＴのＩ／Ｏノード１０６に連結することができる。
【００１５】
図４は遠隔ピンエレクトロニクスブロック１０８（このブロックについては図１でより包括的に示している）の第３の例示的な実施形態を示す図である。図４では、遠隔ピンエレクトロニクスブロック１０８とバイパス回路１１０は、試験装置のＩ／Ｏノード１０４とＤＵＴのＩ／Ｏノード１０６の間に双方向の信号経路を提供する。例えば、遠隔ピンエレクトロニクスブロック１０８はファンアウト機能を含むように示してあり、試験装置のＩ／Ｏノード１０４で受信した試験信号をドライバ３００がバッファリングし、複数の付加的なドライバ４００、４０２、４０４、４０６によって、ＤＵＴのＩ／Ｏノード１０６、４０８、４１０、４１２にファンアウトされる。制御システム１１２を使用してファンアウト機能を回避することでファンアウトドライバの１つを除く全て（例えば、端末抵抗器Ｒterm-2を介してＤＵＴのＩ／Ｏノード１０６に連結するドライバ４０６以外の全て）を無効とすることができる。図４に示す遠隔ピンエレクトロニクスブロック１０８は比較機能を含む。比較機能はＤＵＴのＩ／Ｏノード１０６と受信手段４１４を介して試験信号を受信し、コンパレータ２００を使用して、受信した試験信号を図２に関して上述したベースライン信号と比較する。制御システム１１２を使用して、マルチプレクサ２０８の第２入力２１２を選択することにより、比較機能を回避することができる。マルチプレクサ２０８は受信手段４１６と端末抵抗器（Ｒterm-1）を介して試験装置のＩ／Ｏノード１０４に連結する。
【００１６】
図５は、図１に示した装置１００を試験システム５００に例示的に連結したものを示す図である。図示のように、試験システム５００は試験機能５０４を提供する試験装置ピンエレクトロニクスブロック５０２を含む。信号経路５０６は試験装置のＩ／Ｏノード１０４を試験装置ピンエレクトロニクスブロック５０２及び試験機能５０４に連結する。一部の実施形態では、遠隔ピンエレクトロニクス１０８とバイパス回路１１０を集積回路５０８に集積することができる。
【００１７】
必須ではないが、典型的には、遠隔ピンエレクトロニクスブロック１０８をＤＵＴのＩ／Ｏノード１０６に連結する信号経路は、試験装置のピンエレクトロニクスブロック５０２をＤＵＴのＩ／Ｏノード１０６に連結する信号経路５０６、１１６より短い。
【００１８】
遠隔ピンエレクトロニクスブロック１０８が提供する試験機能１１４と試験装置ピンエレクトロニクスブロック５０２が提供する試験機能５０４は同じであっても異なっていてもよい。典型的に、試験機能１１４はより迅速に実行したい、より頻繁に実行したい、又はより正確に実行したいとユーザが望む試験機能である（例えば、ＤＵＴの応答信号が、劣化するとしても大きくは劣化しないうちに信号の比較を実行する必要がある場合等）。試験機能５０４は、例えばオーバヘッドがより多く必要な試験機能、又は実行頻度がより少ない試験機能であり得る。試験システム５００が最も質の高い信号を提供することを保証するように、信号経路５０６を伝送路として構成してもよい。
【００１９】
図６は、例えば図５に示す装置１００と試験システム５００を使用して少なくとも１つのＤＵＴを試験する例示的な方法６００を示す図である。方法６００は、装置１００（例えば試験回路）を第１モードに設定するステップ（ブロック６０２）を含む。装置１００を第１モードに設定すると、遠隔ピンエレクトロニクスブロック１０８を使用してＤＵＴのＩ／Ｏノード１０６に第１試験機能１１４を提供し（ブロック６０４）、第１試験機能の結果を信号経路５０６上で試験システム５００に伝送する（ブロック６０６）。
【００２０】
装置１００を第１モードに設定する前又は後に、方法６００は装置１００を第２モードに設定し得る（ブロック６０８）。第２モードでは、遠隔ピンエレクトロニクス１０８を回避する。装置１００を第２モードに設定すると、試験機能５０４が必要とするデータを信号経路５０６上で伝送し（ブロック６１０）、試験装置ピンエレクトロニクスブロック５０２を使用して、ＤＵＴのＩ／Ｏノード１０４に試験機能５０４を提供する（ブロック６１２）。
【００２１】
方法６００を使用する試験プログラムを設計又は実行する際には、装置１００を第１モードに設定すると第１の複数の試験を実行し、試験装置１００を第２モードに設定すると第２の複数の試験を実行するように、試験プログラムを設計又は実行することができる。又は、第２の複数の試験を第１の複数の試験の前に実行するよう、試験プログラムを設計することもできる。
【００２２】
図７は、単一の試験装置Ｉ／Ｏノード７０２と複数のＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０との間で試験信号がファンイン／ファンアウトされる環境において、装置１００（図１）をいかに拡大できるかを示す図である。例えば、装置７００は１：４のファンアウトを提供する。なお、装置７００の使用する方式を使用して、１：２又はそれより大きいファンアウトを有する任意の回路を構成することができる。
【００２３】
装置７００は、ＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０ごとに遠隔ピンエレクトロニクスブロック７１２、７１４、７１６、７１８を含み、これらはそれぞれ、ＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０の各１つと試験装置Ｉ／Ｏノード７０２との間に連結されると共に、ＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０それぞれに対して第１試験機能を提供する。試験装置のＩ／Ｏノード７０２と複数のＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０の各々との間にバイパス回路７２０を連結する。バイパス回路７２０は試験装置のＩ／Ｏノード７０２と複数のＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０の各々との間に信号バイパス経路７２２、７２４、７２６、７２８を提供する。一回につき信号バイパス経路７２２、７２４、７２６、７２８のうちの１つを有効とするよう、制御システム７３０を構成する。このように、バイパスモードでは、一回につきＤＵＴのＩ／Ｏノード７０４、７０６、７０８、７１０の１つを試験装置のＩ／Ｏノード７０２に連結し得る。
【００２４】
一部の実施形態では、装置７００の試験装置Ｉ／Ｏノード７２０を図５に示すように試験システムに連結し得る。
【００２５】
‘３７８号出願は、遠隔ピンエレクトロニクスブロック７１２、７１４、７１６、７１８とバイパス回路７２２を実行する追加の方法を開示する。
【００２６】
本出願で示した装置１００、７００のいずれかにおいて、バイパス回路１１０又は７２０が回避する遠隔ピンブロック１０８、７１２、７１４、７１６、７１８の近くに、これらバイパス回路１１０又は７２２を配置して、別の信号経路同士の間の信号の歪みを最少化するようにすることが好ましい。
【００２７】
バイパス回路１１０又は７２０を介したＤＣの減衰又は利得が全ての温度で一貫し、全ての温度において測定、較正、又は調整できるようにすることが好ましい。
【符号の説明】
【００２８】
１００  装置
１０２  ＤＵＴ
１０４  試験装置のＩ／Ｏノード
１０６  ＤＵＴのＩ／Ｏノード
１０８  遠隔ピンエレクトロニクスブロック
１１０  バイパス回路
１１２  制御システム
１１４  試験機能
１１６  信号バイパス経路
【図１】
2011513713.tif 000003
【図２】
2011513713.tif 000004
【図３】
2011513713.tif 000005
【図４】
2011513713.tif 000006
【図５】
2011513713.tif 000007
【図６】
2011513713.tif 000008
【図７】
2011513713.tif 000009
【国際調査報告】
2011513713.tif 000010