(57)【要約】本発明の様々な実施形態は、スタックされたメモリモジュールに向けられている。本発明の一実施形態において、メモリモジュール(100,600,1200,1400)は、少なくとも１つのメモリ層がスタックされた少なくとも１つのメモリコントローラ層(102,602,1204,1402)を備える。ファインピッチのスルー複数バイア（例えば、スルーシリコン複数バイア）(114,116)が、前記少なくとも１つのメモリコントローラ(401〜404)と、前記少なくとも１つのメモリ層との間の電気的な伝達を提供する前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。追加的には、前記メモリコントローラ層は、前記メモリモジュールに対して双方向にデータを伝達するよう構成された少なくとも１つの外部インターフェースを含む。更にまた、前記メモリモジュールには、光学層(602,1202)を含めることができる。該光学層を、前記スタック内に含めることができ、及び、該光学層は、前記少なくとも１つのメモリコントローラに対して双方向にデータを伝達するバス導波路を有する。前記外部インターフェースは、前記光学層とインターフェースする光学的な外部インターフェースとすることができる。
2011503760.tif 000002
【特許請求の範囲】
【請求項１】
メモリモジュール（100、600、1200、1400）であって、
少なくとも１つのメモリコントローラを含むメモリコントローラ層（102、602、1204、1402）と、
前記メモリコントローラ層と共にスタック状態にある、少なくとも１つのメモリ層（105〜112）と、
前記スタックを通じて、前記少なくとも１つのメモリコントローラ（401〜404）の表面に対してほぼ垂直に延在する、少なくとも１セットのスルー複数バイア（114、116、208、210）
とを備え、
少なくとも１つのスルー複数バイアの、前記少なくとも１セットが、前記少なくとも１つのメモリコントローラと、前記少なくとも１つのメモリ層のうちの１つとの間において電気的な伝達を提供することからなる、メモリモジュール。
【請求項２】
前記少なくとも１セットのスルー複数バイアが、
データスルー複数バイア（208）であって、該データスルー複数バイアを通じて、データが、前記少なくとも１つのメモリ層に対して、双方向に伝達されることからなる、データスルー複数バイアと、
アドレススルー複数バイア（210）であって、該アドレススルー複数バイアを通じて、前記少なくとも１つのメモリ層内に格納されたデータの物理アドレスが、前記少なくとも１つのメモリ層に伝達されることからなる、アドレススルー複数バイアと、
コントロールスルー複数バイア（210）であって、該コントロールスルー複数バイアを通じて、コマンド及びステータス信号が、前記少なくとも１つのメモリ層に対して双方向に伝達されることからなる、コントロールスルー複数バイア
とのうちの１つか又は複数を含むことからなる、請求項１に記載のメモリモジュール。
【請求項３】
前記１つのメモリ層と、前記メモリコントロール層との間において、電気的な伝達を提供する前記少なくとも１セットのスルー複数バイアが、前記少なくとも１つのメモリ層の少なくとも１つのメモリバンクに電気的に結合され、且つ前記メモリコントローラ層の前記少なくとも１つのメモリコントローラに電気的に結合された、前記少なくとも１セットのスルー複数バイアを更に含むことからなる、請求項１に記載のメモリモジュール。
【請求項４】
外部インターフェースが、
外部の電気的インターフェースか、又は、
外部の光学的インターフェース（1404）
のうちの１つを更に含むことからなる、請求項１に記載のメモリモジュール。
【請求項５】
前記少なくとも１つのメモリ層と前記メモリコントローラ層と共に、前記スタック内に光学層（602、1202）を更に備え、
前記少なくとも１つのメモリコントローラ層に対してデータを双方向に伝達するよう構成された少なくとも１つのバス導波路を、前記光学層が含むことからなる、請求項１に記載のメモリモジュール。
【請求項６】
前記光学層が、
前記メモリコントローラ層と前記少なくとも１つのメモリ層との間に配置された前記光学層と、前記光学層を通じて延在する前記スルー複数バイアと、
前記少なくとも１つのバス導波路と光学的に連絡しており、且つ、前記少なくとも１つのメモリコントローラと電気的に連絡していることからなる、前記少なくとも１つの電気−光学インターフェース（704〜707）と、
前記少なくとも１つのバス導波路の第１の端部に光学的に結合された集積されたモード同期レーザ（710）
とを更に含むことからなる、請求項５に記載のメモリモジュール。
【請求項７】
基板上に配置され、且つ、前記少なくとも１セットのスルー複数バイアの近傍に位置付けられた、少なくとも１つのバンク（204〜207）を、前記少なくとも１つのメモリ層が更に含むことからなる、請求項１に記載のメモリモジュール。
【請求項８】
前記基板上に配置され、且つ、前記少なくとも１セットのスルー複数バイアの近傍に位置付けられた、前記少なくとも１つのバンクが、
前記少なくとも１つのバンクにおける多くのビット線（220〜225）であって、ピッチが、前記スルー複数バイアに一致させられており、前記スルー複数バイアのセットのうちのあるスルーバイアと電気的に連絡していることからなる、ビット線と、
前記少なくとも１セットのスルー複数バイアの近傍の前記バンクの端部の付近に配置された多くのセンス増幅器（230〜235）であって、該センス増幅器の各々が、あるビット線に電気的に結合されていることからなる、センス増幅器
とを更に含み、
前記ビット線の帯域幅と、前記スルー複数バイアの帯域幅とを一致させることを更に含むことからなる、請求項７に記載のメモリモジュール。
【請求項９】
前記多くのビット線に電気的に結合され、且つ、前記スルーバイアに電気的に結合されたマルチプレクサ（240）を、前記スルーバイアと電気的に連絡している前記多くのビット線が更に含み、
前記マルチプレクサが、前記ビット線からの出力を、前記スルーバイア上の単一の選択されたデータ出力内へと組み合わせることからなる、請求項８に記載のメモリモジュール。
【請求項１０】
前記スルー複数バイアが、
金属化された複数バイアか、又は、
スルーシリコン複数バイア
のうちの１つを更に含むことからなる、請求項１に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積み重ねられた（スタックされた）３次元のメモリモジュールに関する。
【背景技術】
【０００２】
関連特許出願の相互参照
本特許出願には、以下の特許出願（１）及び（２）に関連した内容を含めることができ、それらの全てが、参照により本明細書内に組み込まれる。すなわち、（１）代理人整理番号200704210-1を有した、発明者であるRaymond G. Beausoleil、Marco Fiorentino、Norman Paul Jouppi、Qianfan Xu、Robert Samuel Schreiber、及びNathan Lorenzo Binkertによる、「PHOTONIC INTERCONNECTS FOR COMPUTER SYSTEM DEVICES」と題する米国特許出願、及び（２）代理人整理番号200701582-1を有した、発明者であるNathan Lorenzo Binkert、Norman Paul Jouppi、Alan Lynn Davis 、及びRaymond G. Beausoleilによる、「THREE DIMENSIONAL DIE STACKS WITH INTER-DEVICE AND INTRA-DEVICE OPTICAL INTERCONNECT」と題する米国特許出願である。
【０００３】
背景
全てのコンピュータシステムによって共有された本質的な問題は、エネルギー消費か又はコストに相応して高められること無く、高められるメインメモリシステム性能の必要性である。電気的な通信アーキテクチャは、電子システムにおいて必要とされる高められる性能と、一方で、より低い電力消費、より小型のフォームファクタ、及びより低い電磁放射に対処することとの二分性のバランスを取ることに苦闘している。コンピュータシステム内において電力消費を低減させながら、スケーラビリティに対処するより良い解決法が望ましい。しかしながら、これらの問題に対する典型的な電気的な解決法は、増加させられたピン数及び／又はチップ（ダイ）領域か、或いは増加させられた電力消費のいずれかの理由により、頻繁に、メモリモジュールのコストを増加させ、それらの主要な原因は、長いワイヤ上において伝達（通信）を行う必要性である。
【０００４】
コンピュータシステム内のメインメモリシステムの典型的な実施例は、１つか又は複数のデュアルインラインメモリモジュール（「ＤＩＭＭｓ」）を用いて実現され得るというものである。ＤＩＭＭは、システム基板上に１つか又は複数のチャンネルを形成する電気的な相互接続を用いてメモリコントローラに接続された多くのディスクリートなダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップを含む小型の回路基板である。容量を増加させるか、チャンネル数を増加させるか、ＤＲＡＭバンク又はランクの数を増加させるか、帯域幅を改善するか、レイテンシを減少させるか、或いはこれらのやり方の幾つかの組み合わせなどの、メインメモリ性能を高めるための多くのやり方が存在する。しかしながら、これらの問題に対する典型的な電気的な解決法は、増加させられたピン数及び／又はチップ（ダイ）領域か、或いは増加させられた電力消費のいずれかの理由により、頻繁に、メモリモジュールのコストを増加させる。上述のように、増加させられた電力消費の主要な原因は、長いワイヤ上において伝達（通信）を行う必要性である。フロントサイドバス速度の増加もまた、インターフェースの電力消費における線形な増加を生じさせる。増加させられたフロントサイドバス速度における、ＤＩＭＭランクの数を増加させることによる追加的な相互接続問題は、信号のタイミングとノイズとの両方が、複数のＤＩＭＭｓを接続するマルチドロップワイヤ内において問題であるということである。これは、「スタブ・エレクトロニクス」問題と呼ばれ、この問題によって、ＤＲＡＭｓとインターフェースする追加的な外部バッファを必要とするポイント・ツー・ポイントメモリチャンネルによりメモリバスが置換される状態に至ることとなる。しかしながら、大抵のＤＲＡＭへの取り組みは、ＤＩＭＭの置換よりもむしろ、電気的なＤＩＭＭからプロセッサチップへの相互接続を有した、より高い密度のメモリデバイスの生成に、焦点があてられてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
望まれていることは、追加ピン及び長いワイヤの電力及びコストを考慮することなく、高速な、広い帯域幅の相互接続を提供し、且つ、信号の完全性も維持する、メモリモジュールアーキテクチャである。
【課題を解決するための手段】
【０００６】
概要
本発明の様々な実施形態は、積み重ねられた（スタックされた）メモリモジュールに向けられたものである。本発明の一実施形態において、メモリモジュールは、少なくとも１つのメモリコントローラを含むメモリコントローラ層を備える。該メモリモジュールは、スタック状態における少なくとも１つのメモリ層を、該メモリコントローラ層と共に含む。少なくとも１セットのスルー複数バイア（複数のスルーホール）が、前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。該複数バイアは、前記少なくとも１つのメモリコントローラと、前記少なくとも１つのメモリ層のうちの１つとの間の電気的な伝達（通信）を提供する。追加的には、前記スルー複数バイアは、前記スタックの層内の１つか又は複数の要素に一致したピッチとすることができる。そのような要素の幾つかの例は、メモリ層内における、ビット線、センスアンプ、及び入力／出力バッファとすることができる。
【０００７】
本発明による、別の実施形態において、前記メモリモジュールは、光学層を更に備える。一実施形態において、該光学層は、該メモリモジュールのスタック内の層であり、該光学層はまた、前記少なくとも１つのメモリコントローラ層に対して双方向にデータを伝達するよう構成された少なくとも１つのバス導波路を含む。追加的には、該光学層を、前記メモリコントローラ層と、前記少なくとも１つのメモリ層との間に配置することができ、前記スルー複数バイアが、該光学層を通じて延在する。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態による、第１の３次元の電子メモリモジュールの断面図を示す図である。
【図２Ａ】本発明の実施形態による、図１内において示されたメモリモジュールのメモリ層のアーキテクチャを示す図である。
【図２Ｂ】本発明の実施形態による、様々な要素のピッチを一致させることによってワイヤの長さを最短化するための、ビット線、センス増幅器、入力／出力ドライバ、及びスルー複数バイア（複数のスルーホール）の構成の概略表現を示す図である。
【図３Ａ】本発明の実施形態による、４つのバンクと、２つのデータスルーバイアと、アドレス及びコントロールスルーバイアとが配置され得る、２つの実現可能なやり方のうちの一方を示す図である。
【図３Ｂ】本発明の実施形態による、４つのバンクと、２つのデータスルー複数バイアと、アドレス及びコントロールスルー複数バイアとが配置され得る、２つの実現可能なやり方のうちの他方を示す図である。
【図４】本発明の実施形態による、図１内に示されたメモリモジュールのメモリコントローラ層のアーキテクチャを示す図である。
【図５】本発明の実施形態による、図１内に示されたメモリモジュールの分解等角図を示す図である。
【図６】本発明の実施形態による、第２の３次元の光学メモリモジュールの断面図を示す図である。
【図７】本発明の実施形態による、図６内において示されたメモリモジュールの光学層のアーキテクチャを示す図である。
【図８】本発明の実施形態による、図６内において示されたメモリモジュールのメモリコントローラ層のアーキテクチャを示す図である。
【図９】本発明の実施形態による、図６内に示されたメモリモジュールの分解等角図を示す図である。
【図１０Ａ】本発明の実施形態による、光学層における、バス導波路と、４つの電気−光学インターフェースとが配置され得る、２つの例のうちの一方を示す図である。
【図１０Ｂ】本発明の実施形態による、光学層における、バス導波路と、４つの電気−光学インターフェースとが配置され得る、２つの例のうちの他方を示す図である。
【図１１Ａ】本発明の実施形態による、２つの離隔したバス導波路と共に実現された３次元のメモリモジュールの光学層を示す図である。
【図１１Ｂ】本発明の実施形態による、複数の枝分かれした（分岐した）バス導波路と共に実現された３次元のメモリモジュールの光学層を示す図である。
【図１２】本発明の実施形態による、第３の３次元の電子メモリモジュールの断面図を示す図である。
【図１３】本発明の実施形態による、光学層の上面図を示す図である。
【図１４】本発明の実施形態による、第４の３次元の電子メモリモジュールの断面図を示す図である。
【実施例】
【０００９】
詳細な説明
本発明の実施形態は、内部相互接続遅延を低減させるための複数の内部データバスを含んだ積み重ねられた（スタックされた）３次元のメモリモジュールに向けられたものである。該複数の内部データバスは、スルーシリコン複数バイアを用いて実現され、該メモリモジュールが、多くの小さな、広帯域幅のサブブロックとして編成されることを可能にし、それにより、アクセス時間が低減され且つ電力消費が低減されることとなる。
【００１０】
図１は、本発明の実施形態による、３次元の電子メモリモジュール（「メモリモジュール」）１００の断面図を示す。示された例において、メモリモジュール１００は、パッケージ本体１０４の上面の上に配置されたメモリコントローラ層１０２と、該メモリコントローラ層１０２の上面の上に配置された８つの個別のメモリ層１０５〜１１２のスタックと、を備える。該メモリ層１０５〜１１２は、ＤＲＡＭなどの揮発性メモリ層とすることができるか、不揮発性メモリ層とすることができるか、或いは揮発性メモリ層と不揮発性メモリ層との組み合わせとすることができる。メモリコントローラ層１０２及びメモリ層１０５〜１１２は、金属化されたか又はスルーシリコン複数バイアのようなスルー複数バイア（ス複数のスルーホール）によって接続された相補型金属酸化膜半導体（「ＣＭＯＳ」）シリコンデバイスであり、該スルー複数バイアは、該メモリコントローラ層１０２に対してほぼ垂直である。図１は、メモリコントローラ層１０２の上面から、メモリ層１０５〜１２２の各々を通じてほぼ垂直に延在する２つの複数のスルー複数バイア１１４及び１１６を明示している。これらのスルー複数バイアは、バスであり、該バスによって、アドレス、コントロール、及びデータの電気信号が、メモリ層１０５〜１１２と、メモリコントロール層１０２との間において伝達されることが可能になる。該メモリコントロール層１０２は、メモリモジュール１００とプロセッサ（図示せず）との間においてデータを伝達する少なくとも１つの高速な外部電子インターフェース（図示せず）を含む。好適には、各層は、約２５〜５０ミクロンの間にわたる範囲の厚みを有したチップ（ダイ）層である。
【００１１】
図２Ａは、本発明の実施形態による、メモリモジュール１００のメモリ層１０５のアーキテクチャを示す。メモリ層１０５は、１６バンクと、８セットのデータスルー複数バイアと、４セットのアドレス及びコントロールスルー複数バイアとを備える。メモリ層１０５はまた、残りのメモリ層１０６〜１１２の構造上の床平面図を表す。メモリ層１０５内には示されていないが、各バンクは、メモリアレイ、行デコーダ、列デコーダ、及びセンス増幅器（「センスアンプ（ＳＡ）」）を備える。該メモリ層の該バンクは、複数のメモリセルを含み、該複数のメモリセルは、行と列とをなしており、及び、各メモリセルは、１つのビット線と、１つのワード線とにより提供されたデータを格納する。メモリ層１０５の前記１６バンクは、４つの領域内へと配置される。一領域は、データスルー複数バイアの１つか又は複数のセットと、並びに、アドレス及びコントロールスルー複数バイアの１つか又は複数のセットと、電気的な連絡状態にある多くのバンクである。データスルー複数バイアの各セットと、アドレス及びコントロールスルー複数バイアの各セットとが、メモリ層１０５のサブ領域の範囲に制限される（領域付けられる）。例えば、４つのバンク２０４〜２０７と、２セットのデータスルー複数バイア２０８及び２０９と、１セットのアドレス及びコントロールスルー複数バイア２１０とを含むメモリ層１０５の領域を、ダッシュ線の四角形２０２が特定する。バンク２０４及び２０５は、データスルー複数バイア２０８と電気的に連絡しており、バンク２０６及び２０７は、データスルー複数バイア２０９と電気的に連絡している。データスルー複数バイア２０８は、２つのバンク２０４及び２０５と、メモリコントローラ（図示せず）との間においてデータ伝達を提供し、データスルー複数バイア２０９は、２つのバンク２０６及び２０７と、同じ該メモリコントローラ（図示せず）との間においてデータ伝達を提供する。更にまた、バンク２０４〜２０７内に格納されたデータの物理アドレスを伝達するために、メモリコントローラに対してコマンドを送受するために、及び、該バンクから、（メモリコントローラが、バンク２０４〜２０７内のメモリからデータを読み出していたか、又は、バンク２０４〜２０７内のメモリへとデータを書き込んでいたかどうかを示す信号などの）ステータス信号を得るために、領域２０２の全ての４つのバンク２０４〜２０７は、アドレス及びコントロールスルー複数バイア２１０と電気的に連絡している。
【００１２】
バンクと、データスルー複数バイアバスとの間の相互接続距離を最短化するために、該データスルー複数バイアは、センスアンプと、該バンクに対して双方向にデータを転送する入力／出力論理（図示せず）と共に、ライン（線）内において配置され得るということを留意されたい。データバス幅を広げるために、及び、その結果として、任意の個々のバンクに対して双方向に利用可能な帯域幅を広げるために、スルー複数バイアのピッチを選択することができる。用語「ピッチ」は、スルー複数バイアの中心から中心までの間隔を指し、ここで、該スルー複数バイアは、ほぼ規則正しいパターンにおいて配置され得る。あるファインピッチが推奨される。約５０ミクロンよりも狭いピッチを使用することができるか、或いは、好適には、約２５ミクロンのピッチを使用することができる。約２５ミクロンのピッチは、約０．１ミクロンである可能性がある典型的なバンクビット線のピッチよりも広い。結果として、ある実施形態において、メモリ層アーキテクチャは、多くのビット線が、同じスルー複数バイアを共有するように構成され得る。例えば、ＤＲＡＭメモリ層は、２５６のビット線が、同じスルー複数バイアを共有するように構成され得る。従って、ビット線のブロックは、約２５．６ミクロン幅である。該スルー複数バイアが、該ビット線に一致させられたピッチとなるように、該スルー複数バイアは、約２５．６ミクロンで隔置され得る。２つか又はそれよりも多くの様々なタイプの物体が同じピッチにおいて配置される場合の時には、それらの間の配線が最短化されることとなるように、及び、その配線パターンが同一となり及び繰り返されることとなるように、一致させられる（マッチングとられる）ピッチを考えることができる。他の実施形態において、約１２ミクロンの、より微細なピッチ（ファインナーピッチ）でさえも、結果として、バンクのエッジに沿って配置された２倍の多くのスルー複数バイアをもたらすことができ、そのことは、メモリからメモリコントローラへのメモリ帯域幅を２倍にすることとなる。メモリ層１０５における４つのサブ領域の各々の中における、４つのバンクと、２セットのデータスルー複数バイアと、アドレス及びコントロールスルー複数バイアのセットとの配置が、バッファのセンスアンプと、データスルー複数バイアとの間の相互接続距離を最短化する。例えば、バンク２０４及び２０５は、センスアンプ（ＳＡ）２１２及び２１４と、データスルー複数バイア２０８との間の相互接続距離が、最短なものとなるように構成される。
【００１３】
図２Ｂは、本発明の実施形態による、様々な要素のピッチを一致させることによってワイヤの長さを最短化する、ビット線、センスアンプ、入力／出力ドライバ、及びスルーシリコン複数バイアの配置（構成）の概略表現を示す。各ビット線は、センスアンプに接続されている。例えば、ビット線２２０〜２２５が、センスアンプ２３０〜２３５に接続されている。該センスアンプの各々は、時間遅延と電力消費とを低減させることを助けるビット線からのビットに関連付けられた電圧を増幅させる。該センスアンプからの出力は、次いで、対応するマルチプレクサに伝達され、該マルチプレクサは、該センスアンプからの出力を、単一の選択されたデータ出力に組み合わせる。センスアンプ２３０〜２３５からの出力は、例えば、マルチプレクサ２４０に伝達されて、選択されたデータ出力２４２内へと組み合わされる。各マルチプレクサからの選択されたデータ出力は、入力／出力バッファ２４４のような、対応する入力／出力バッファによって、バッファリングされて、対応するメモリコントローラに、（スルー複数バイア２４６のような）接続されたスルー複数バイアを介して伝達される。ビット線、センスアンプ、入力／出力バッファ、及びスルー複数バイアのシリコン上の物理レイアウトは、各々のピッチが、複数のその他のものとほぼ等しいこととなるようにか、或いは、配線のパターンが、メモリアレイにおける全てのデータスルー複数バイアにわたって規則正しく繰り返すこととなるように、配置され得る。
【００１４】
光学レイアウトのために、ビット線と、スルー複数バイアとの間のピッチを一致させることに加えて、該ビット線の帯域幅と、該スルー複数バイアとの間のマッチングをとることがあり得る。例えば、図２Ｂ内に示されたビット線の概略表現が、マット２５０内に５１２行のビット線を含み、且つ、該ビット線は、２００ＭＨｚのメモリクロック速度で信号が送られるということを仮定する。該マット２５０はまた、２つのスルー複数バイア２４６及び２４８を含み、該２つのスルー複数バイア２４６及び２４８は、約３．２ＧＨｚのより高速なデータクロック速度で信号が送られる。データクロックと、メモリクロックとの間での、信号伝達速度におけるその１６：１の比率のため、マット２５０からの複数ビットが、各データクロックに関して、スルー複数バイア２４６及び２４８上において時分割多重され得る。各データクロックサイクルごとに、３２ビットが、マット２５０から読み出されて、各スルー複数バイア上において１６ビットが読み出される。従って、キャッシュ線全体は、１６データクロックサイクル内においてマット２５０から読み出され得る。このアプローチの利益は、マット２５０からの読み出された全てのビットが使用されるので、かなりの量の電力が節約されるということである。しかしながら、従来のＤＲＡＭでは、複数のマットがアクセスされて、典型的には、それらの内容を、４０９６ビット行バッファへと駆動することとなるが、特定のＤＲＡＭ構成要素に対する任意の列アクセスに関して、所与のデータ転送中に、チップ出力に対してこれら４０９６ビットのうちの８つだけが駆動される。複数のデータ転送サイクルを、所与の列アクセスに関連付けることができる。例えば、列サイズが１６バイト（１２８ビット）であり、且つ、典型的なＤＲＡＭチャンネルサイズが６４ビットだった場合には、２つのデータ転送サイクルが、各列アドレスコマンドをフォローすることとなる。この例において、キャッシュ線サイズが、６４バイト（５１２ビット）であり、且つ、列サイズが（上記のように）１６バイトである場合には、単一キャッシュ線に配送するために、４つの列アクセスコマンド（又は８つのデータ転送サイクル）が必要となることとなる。本発明において、キャッシュ線全体をアクセスすることは、単一コマンドだけが必要とされることとなり、これにより、制御オーバヘッドとレイテンシとが低減される。更に、本発明は、ごく一部ではなく、行バッファ内へと読み出された全てのビットを利用することとなる（６４ビットは、結果として、かなりの省電力化をもたらす）。
【００１５】
図２内に示されたメモリ層１０５内の４つの領域内におけるバンクと、データスルー複数バイアと、アドレス及びコントロールスルー複数バイアとの配置は、これらのデバイスの最適な配置（構成）を表しているが、同じデバイスにおける他の配置（構成）も可能である。図３Ａ〜３Ｂは、本発明の実施形態による、４つのバンク２０４〜２０７と、２つのデータスルー複数バイア２０８及び２０９と、アドレス及びコントロールスルー複数バイア２１０とが、配置され得る、わずかに２つの実現可能なやり方のみを示す。他の実施形態において、ある領域を含む、バンクと、データスルー複数バイアと、アドレス及びコントロールスルー複数バイアとが、任意の数の様々な適合可能な配置（構成）を有することができる。更に、メモリ層の領域は、４つのバンクと、２セットのデータスルー複数バイアと、１セットのアドレス及びコントロールスルー複数バイアとに制限されない。他の実施形態において、任意の数のデータスルー複数バイアと、任意の数のセットのアドレス及びコントロールスルー複数バイアとに電気的に連絡している任意の数のバンクを、ある領域が有することができる。他の実施形態において、メモリ層は、１つか、２つか、３つか、５つか、９つか、１６か、又は任意の数の領域と共に構成され得り、各領域は、任意の適合可能な数のバンク、データスルー複数バイアのセット、並びに、アドレス及びコントロールスルー複数バイアのセットを有する。該領域は、（図２内に示されるような）四角形にか、長方形にか、（横並びの）列にか、或いは、任意の他の適合可能な領域配置へと配置され得る。他の実施形態において、メモリモジュール１００のメモリ層の数を、必要に応じて低減させるか又は増加させることができる。
【００１６】
図４は、本発明の実施形態による、メモリモジュール１００のメモリコントローラ層１０２のアーキテクチャを示す。メモリコントローラ層１０２は、４つのメモリコントローラ４０１〜４０４を含む。各メモリコントローラは、２セットのデータスルー複数バイアと、１セットのアドレス及びコントロールスルー複数バイアとに電気的に連絡しており、それらが、更に、メモリ層１０５〜１１２の各々の中のある特定領域の４つのバンクに電気的に連絡している。例えば、メモリコントローラ４０２は、データスルー複数バイア２０８及び２０９と、アドレス及びコントロールスルー複数バイア２１０とに電気的に連絡している。
【００１７】
図５は、本発明の実施形態による、メモリモジュール１００の分解等角図をを示す。メモリ層１０５〜１１２の領域との、メモリコントローラ層１０２のメモリコントローラ４０１〜４０４のアライメントを明らかに示すために、メモリ層１０５と、メモリコントローラ層１０２とが、残りのメモリ層１０６〜１１２から分離されて示されている。図５はまた、データスルー複数バイアのセットと、アドレス及びコントロールスルー複数バイアのセットとが、メモリ層１０５〜１１２を通じて、メモリコントローラ４０１〜４０４に対してほぼ垂直に延在する複数バスであるということを明示している。各メモリ層内における各領域の複数バンクは、２セットのデータスルー複数バイアと、１セットのアドレス及びコントロールスルー複数バイアとを経由して、４つのメモリコントローラのうちの１つと電気的に連絡している。例えば、図５内に示されているように、メモリコントローラ４０２は、データスルー複数バイア２０８及び２０９とアドレス及びコントロールスルー複数バイア２１０とを介して、領域２０２のバンク２０４〜２０７と電気的に連絡している状態とすることができ、及び、該メモリコントローラ４０２は、同じ該データスルー複数バイア２０８及び２０９と、同じ該アドレス及びコントロールスルー複数バイア２１０とを介して、メモリ層１１２の領域５０６の４つのバンク５０１〜５０４と電気的に連絡している状態とすることができる。各メモリコントローラは、各メモリコントローラ上に位置付けられた各領域の電気的に結合されたバンクに対する双方向のデータの流れを調整する。例えば、メモリコントローラ４０２は、領域２０２のバンク２０４〜２０７に対する双方向のデータの流れと、メモリ層１１２の領域５０６のバンク５０１〜５０４に対する双方向のデータの流れと、領域２０２と５０６との間のメモリ層１０６〜１１１の領域に対する双方向のデータの流れとを調整する。
【００１８】
メモリコントローラ層１０２内におけるメモリコントローラの数と配置とが、メモリ層の各々の中における領域の配置の数によって決定される。例えば、追加的な５つの領域が含まれるように、メモリ層１０５〜１１２の各々を拡張することは、追加的な５つのメモリコントローラが含まれるようにメモリコントローラ層１０２を拡張する結果になることとなる。
【００１９】
メモリモジュール１００の内部アーキテクチャは、従来の積み重ねられたメモリのアーキテクチャを越える多くの利点を提供する。第１に、メモリモジュール１００のアーキテクチャは、メモリ層と、メモリコントローラ１０２との間において、複数バスとして動作する内部スルー複数バイアを経由して、電気的な伝達（通信）を実施するため、メモリ層及びメモリコントローラの周囲上に配置される結合バッドの必要性と、メモリ層をメモリコントローラ層に相互接続するために機械的に取り付けられる結合リード線の必要性とが、排除される。第２に、メモリ層をメモリコントローラに積み重ねることと、バンクとメモリコントローラとの間に電気的な伝達（通信）複数バスを提供する複数バイアを含めることとが、データ交換を行うためにバンク及びメモリコントローラに対して必要とされる距離と、電力と、アクセス時間とを低減させる。追加的には、集積（統合）されたスルー複数バイア（例えば、ＴＳＶｓ）は、より微細なピッチ（ファインナーピッチ）接続であり、該接続によって、バンクとメモリコントローラとの間におけるより多くの数の電気信号経路が実現可能となり、それにより、帯域幅が広げられる。追加的には、複数のスルー複数バイアバスによって、複数のメモリコントローラが、メモリに対して並列にアクセスすることが可能となる。メモリに対する複数のアクセスポイントが存在する。
【００２０】
本発明の他の実施形態は、メモリコントローラ層と、メモリ層のスタックとの間において、光相互接続層（「光学層」）を含む。この光学層は、該メモリコントローラ層とプロセッサとの間における外部の電気的接続の必要性を排除する。その結果として、光学層は、従来の外部の電気的接続を上まわる多くの利点を提供する。該利点には、電力消費を低減させることと、高密度波分割多重（「ＤＷＤＭ」）に起因してより広い帯域幅を提供することと、単一ケーブルトラックと複数のモジュール挿入ポイントとに起因してコストを低減させることと、ブロードキャストのスタブ・エレクトロニクス問題を排除することとが含まれる。
【００２１】
図６は、本発明の実施形態による、３次元の光学メモリモジュール６００の断面図を示す。該メモリモジュール６００は、メモリコントローラ層１０２内に含まれる、外部の電気的な接続が、底のメモリ層１０５とメモリコントローラ層６０４との間に配置された完全に分離された光学層６０２によって置き換えられていることを除いて、メモリモジュール１００と全く同一である。更に、データスルー複数バイアのセットと、アドレス及びコントロールスルー複数バイアのセットとが、スルー複数バイア１１４及び１１６によって表されており、該スルー複数バイア１１４及び１１６は、該光学層６０２を通過し、且つ、メモリコントローラ層６０２にほぼ垂直である。光学層６０２は、高速なデータ速度、ＤＷＤＭ光学リンクを実現する。該ＤＷＤＭ光学リンク上において、メモリモジュール６００が、コマンド、書き込みデータを受け取り、及び、データか又は肯定応答（acknowledges）データパケットで応答する。ＤＷＤＭは、単一光ファイバ内におけるか又は導波路内における多重化を提供する。異なる波長の光に各チャンネルが対応する状態での単一導波路上において、光における分離された並列チャンネルが伝達され得る。プロセッサのような他のデバイスに対する外部光学インターフェースを、光ファイバ６０６のような１つか又は複数の光ファイバを用いて達成することができ、該光ファイバは、光学層６０２上の光導波路に光学的に結合される。
【００２２】
図７は、本発明の実施形態による、メモリモジュール６００の光学層６０２のアーキテクチャを示す。光学層６０２は、バス導波路７０２と、４つの電気―光学インターフェース７０４〜７０７と、メモリ層１０５〜１１２とメモリコントロール層６０４との間を通るスルーバイアのセット（例えばＴＳＶｓ）の専用の（データスルー複数バイア２０８及び２０９、及びアドレス及びコントロールスルー複数バイア２１０のような）サブ領域とを含む。バス導波路７０２は、１つか又は複数の波長を搬送するために、様々な構成において実現され得る。例えば、それは、単一波長による単一導波路とすることができるか、１つか又は複数の波長を各々が搬送する（好適には交差しない）複数の導波路とすることができるか、或いは、複数の波長を搬送する単一導波路とすることができる。バス導波路７０２は、シリコン基板７０８上に配置された適合可能な誘電材料とすることができる。バス導波路７０２は、電気−光学インターフェース７０４〜７０７と光学的に連絡している状態とすることができる。該電気−光学インターフェース７０４〜７０７は、シリコンナノフォトニクスのようなナノフォトニクスを用いて実現される。（レーザ源７１０のように）光学層６０２上に実装されているレーザ源によってか、或いは、光ファイバ６０６のような外部光学インターフェース通じて光電力が受け取られる、メモリモジュール上には実装されていない外部の光源からか、のいずれかのレーザ源のような光源によって、光電力が提供され得る。例えば、プロセッサシステムのような外部システムによって生成された光学信号は、光学的な接続６０６を介して受け取られ得る。
【００２３】
レーザ源はまた、集積されたモード同期レーザとすることもできる。レーザにおける１つの波長だけが、アクティブに安定化させられるために必要となるため、レーザ源の出力波長を、電気−光学インターフェース７０４〜７０７の検出器の波長にチューニングするタスクが、簡単化される。残りのチャンネルの波長は、モード同調周波数の整数倍だけ基準波長とは異なるものとすることができ、受動か又は能動の何れかのモード同期を用いることができる。共振器にウェハーボンディングされたIII−V半導体ゲイン領域を有したバス導波路７０２と同じ材料を用いてレーザ源のレーザキャビティが組み立てられる時には、従って、メモリモジュール６００と同じボード上にレーザ源が配置されている限り、波分割多重化されたチャンネル及びレーザ基準波長が、その環境内の周囲の温度変化を粗く追跡して、能動安定化システムを簡単化させる。
【００２４】
図８は、本発明の実施形態による、メモリモジュール６００のメモリコントローラ層６０４のアーキテクチャを示す。メモリコントローラは、メモリコントローラ層６０４が、同等の電気−光学インターフェース７０４〜７０７を含むことを除いて、図４内に示されたメモリコントローラ層１０２と全く同一である。該電気−光学インターフェース７０４〜７０７はまた、それぞれ、メモリコントローラ４０１〜４０４に電気的に結合される。該電気−光学インターフェース７０４〜７０７は、バス導波路７０２内において伝達された光学チャンネルを、電気信号へと変換し、該電気信号は、該電気−光学インターフェース７０４〜７０７を介して該メモリコントローラ４０１〜４０４に電気的に伝達される。
【００２５】
図９は、本発明の実施形態による、メモリモジュール６００の分解等角図を示す。メモリ層１０５〜１１２の領域との、電気−光学インターフェース７０４〜７０７及びメモリコントローラ４０１〜４０４のアライメントを明らかに示すために、底のメモリ層１０５、光学層６０２、及びメモリコントローラ層６０４が、互いに分離されて、及び、残りのメモリ層１０６〜１１２から分離されて示されている。図９は、データスルー複数バイアのセットと、アドレス及びコントロールスルー複数バイアのセットとが、メモリ層１０５〜１１２と光学層６０２とを通じて、メモリコントローラ４０１〜４０４に対してほぼ垂直に延在する複数バスであるということを明示している。各メモリ層内における各領域の複数バンクは、図５に関連して上記に説明したように、４つのメモリコントローラ４０１〜４０４のうちの１つと電気的に連絡している。電気−光学インターフェース７０４〜７０７は、メモリコントローラ層６０４から、光学層６０２内へと延在し、メモリコントローラ４０２〜４０４と電気的に連絡しており、及び、バス導波路７０２と光学的に連絡している。例えば、電気−光学インターフェース７０５は、メモリコントローラ層６０４のメモリコントローラ４０２と電気的に連絡しており、及び、光学層６０２のバス導波路７０２と光学的に連絡している。電気−光学インターフェース７０４〜７０７内における検出器が、バス導波路７０２から光学信号を受け取り、該光学信号を電気信号へと変換し、該電気信号が、電気的に結合されたメモリコントローラ４０１〜４０４に、それぞれ電気的に伝達される。バス導波路７０２上への応答データの出力信号を、電気−光学インターフェース７０４〜７０７の各々によって、バス導波路７０２に沿って伝達されるチャンネルの強度を変調させることより、達成することができる。
【００２６】
動作中、メモリモジュール６００は、光ファイバ６０６上のコマンドを受け取って、メモリ層１０５〜１１２のバンクからデータブロックを読み出し、及び、メモリ層１０５〜１１２のバンクへとデータブロックを書き込む。該データブロックは、典型的には、プロセッサキャッシュ線のサイズである。例えば、データブロックは、６４バイトか、又は１２８バイトとすることができる。メモリモジュール１００とメモリモジュール６００とに関連して上記に説明した個々のメモリコントローラの各々は、アドレス範囲における異なるセクションに応答する。該アドレス範囲は、モジュール内において連続している状態である。該メモリコントローラは、従って、その対応するコントロール、アドレス、及びデータスルー複数バイアに関して、読み出し動作か又は書き込み動作を開始する。該メモリコントローラは、読み出し又は書き込みメモリリクエストをアサートし、該メモリリクエストが、複数の積み重ねられたメモリ層のうちのどのメモリ層がアクセスされているかを識別（特定）する。該メモリリクエストはまた、メモリ層の複数バンクが、同じデータスルー複数バイアを共有する場合のケースにおいて、メモリ層内における特定バンクを識別（特定）する。個々のメモリリクエストの各々は、従って、単一メモリ層上の単一バンクによって処理される。メモリコントローラはまた、リフレッシュ及び誤り訂正符号のような全ての他の機能に対する責任を負う。メモリコントローラ当り４チャンネルと仮定すると、約２５ミクロンピッチを有した複数バイアを用いることによって、スルー複数バイアの領域オーバーヘッドは、メモリ層の３％未満とすることができる。約５０ミクロン未満のピッチを有したスルー複数バイアによって、メモリ層が、単一行アクセスからのキャッシュ線全体を提供するために構成されることを可能にすることができる。
【００２７】
図７〜図９内に示された、バス導波路７０２の構成と、電気−光学インターフェースの配置は、多くの様々な構成のうちのただ１つのみを表している。他の実施形態において、バス導波路７０２の長さを、増加させることができ、及び、図１０Ａ内において示されているように、全ての電気−光学インターフェースが光学層６０２の外側（端）に配置されることとなるように、２つの電気−光学インターフェースを、光学層６０２上において再配置することができる。更に他の実施形態において、バス導波路７０２の長さを、低減させることができ、及び、図１０Ｂ内において示されているように、全ての電気−光学インターフェースが光学層６０２の内側に配置されることとなるように、２つの電気−光学インターフェースを、光学層６０２上に再配置することができる。他の実施形態では、バンク及びスルー複数バイアを、図３に関連して上記に説明したように、再配置することができ、及び、電気−光学インターフェースの数を、用いられる領域の数に一致させるよう変更することができる。
【００２８】
本発明の実施形態は、単一バス導波路７０２に制限されない。他の実施形態において、単一バス導波路を、様々なバス導波路によって置き換えることができ、各々のバス導波路は、電気−光学インターフェースのサブセットに対するアクセスを有する。例えば、図１１Ａは、本発明の実施形態による、２つの離隔したバス導波路１１０２及び１１０４と共に実現された光学層６０２を示す。他の実施形態において、該バス導波路を、枝分かれした（分岐した）導波路、及び、２つか又はそれよりも多くのバス導波路が含まれるよう再構成することができ、該バス導波路は、電気−光学インターフェースの様々な適合可能な配置にアクセスするために用いられ得る。例えば、図１１Ｂは、本発明の実施形態による、２つの枝分かれしたバス導波路１１０６及び１１０８と共に実現された光学層６０２を示す。光帯域幅を広げるために、バス導波路７０２、１００２、１００４、１１０２、及び１１０４を、２つか又はそれよりも多くのほぼ並列なバス導波路によって、各々置き換えることができ、ここで、２つか又はそれよりも多くのほぼ並列なバス導波路を、異なる電気−光学インターフェースに対して光学的に結合させることもできる。プロセッサと、メモリコントローラ層のメモリコントローラとの間においてＤＷＤＭ光学伝達（通信）を利用することによって、複数のチャンネルが、一度に使用されることが可能となる。更には、本発明において用いられる電気的なメモリチャンネルは、メモリ層のスタック内に含まれており、このことは、メモリコントローラに対して追加されるコストが、全ての電気的なメモリデバイスにおいて上昇することとなるよりも、光学的な接続と共により緩やかに上昇するということを意味している。
【００２９】
本発明は、特定の実施形態に関して説明されてきたが、本発明が、これらの実施形態に制限されることは意図されていない。本発明の原理内における修正が、当業者にとって明らかとなるであろう。例えば、本発明の他の実施形態において、スタック内のデバイス層の順序及び配向は、図１及び図６内に示された層の順序に制限されない。他の実施形態において、デバイス層は、任意の適合可能な順序を有することができる。例えば、図６に関連した上述の光学層とメモリコントローラ層とを、切り替えることができる。図１２は、本発明の実施形態による、３次元の電子メモリモジュール１２００の断面図を示す。メモリモジュール６００とは異なり、メモリモジュール１２００は、パッケージ本体１０４の上面の上に配置された光学層１２０２と、該光学層１２０２の上面の上に配置されたメモリコントローラ層１２０４とを含む。メモリモジュール１２００は、図６に関連して上記に説明したようなデータ、コントロール、及びアドレススルー複数バイアを、光学層を通じて延在させる必要性を排除する。図１３は、本発明の実施形態による、光学層１２０２の上面図を示す。この実施形態において、光学層１２０２は、データ、コントロール、及びアドレススルー複数バイアが無いことを除いて、光学層６０２と全く同一である。本発明の他の実施形態において、高速な外部の電気的インターフェースを光学インターフェースに置き換えることによって、メモリモジュール１００を変更することができる。図１４は、本発明の実施形態による、メモリモジュール１４００の断面図を示す。メモリコントローラ層１４０２が、光学層１４０４の電気−光学インターフェースに電気的に結合されており、該電気−光学インターフェースは、光ファイバ１４０６に光学的に結合されている。他の実施形態において、メモリモジュール６００及び１２００には、全て、光学層とメモリコントローラ層との間に配置された分離したアナログ層を含めることができる。メモリコントローラからのディジタル信号を、変調器か又は光学層上の他のデバイスを制御するために必要とされるアナログ信号に変換するためにか、光検出器のアナログ出力を、メモリコントローラに入力されることとなるディジタル信号に変換するためにか、或いは、他の利用のために、このようなアナログ層が使用され得る。
【００３０】
上述のアーキテクチャは、３つの主要領域において、すなわち、アクセス時間、帯域幅、及び電力において、既存の及び提案されたメモリモジュール設計を上まわる多くの利点を有する。典型的なＤＲＡＭデバイスでは、複数バンク間の接続は、グローバルな入力／出力配線を通じて実施されており、該配線は、提示している発明の光学メモリモジュールと比べれば、該ＤＲＡＭデバイスを横切って電気的にデータを伝達させるために、かなりの量の時間がかかる。光学メモリモジュール実施形態において、グローバルな入力／出力機能は、光学層によって効果的に実施され、該光学層において、バッファ及びリピータが無くても、データが伝達され得る。光学メモリモジュールのアーキテクチャによって、より多数のより小さなバンクが使用されることも可能となる。このことは、２つのやり方で、アクセス時間を改善させる。第１に、個々のバンクによるアクセス時間が、より高速になり、第２に、バンク衝突（バンクコンフリクト）の確率が低減される。以前のリクエストをまだ処理中のメモリバンク上にメモリアクセスが発生した時に、バンク衝突（バンクコンフリクト）は発生し、これにより、先行するリクエストが完了するまで、前者のアクセスが、後者のアクセスをブロックさせ、第２のアクセスのための実効アクセス時間が増加させられる。
【００３１】
ＤＷＤＭ光学相互接続の利用が、メモリモジュールに対する、より広い帯域幅の接続を可能にする。類似の電気的接続が実現され得るが、その結果、制限された入力／出力ピンに起因して帯域幅が狭められるか、或いは、より多数の入力／出力ピンを用いることに起因してコストがかなり増加するかのいずれかとなる可能性がある。電気信号を伝達するオプションの別の不利な点は、この入力／出力を高速で駆動するために必要とされる超過電力である可能性がある。更に、ワイヤのための、ビット当りの伝達エネルギー要件が、所与のワイヤ特性セットのためのワイヤ長によって、本質的に、線形にスケール変更される。光学的な伝達のための該エネルギー要件は、送り側（電気から光への変換）と、受け側（光から電気への変換）とによって支配され、コンピュータメモリシステムのための対象となるスケールについての長さとは効果的に独立している。光学的に接続されたメモリモジュールのために必要とされる電気的な入力／出力だけが、電力供給された信号、アース信号、及び低速制御及び監視信号とすることができる。光学インターフェース上においてＤＷＤＭを利用することは、メモリモジュールをオン及びオフにする光学信号を伝達するために、少数のファイバだけが、おそらくは単一ファイバだけが、必要とされるということを意味する。プロセッサ及び／又はマザーボードと、メインメモリとの間の光学的な伝達（通信）は、信号完全性及び同期に関してかなりの利点を有する。電気的な解決法は、ジッタ、反射、及びクロストークに悩まされる。これらの問題の全てが、光学領域（分野）においてかなり低減される。
【００３２】
多くのやり方において、メモリモジュールの電力消費が低減される。第１に、小さなメモリ領域の使用は、ビット及びワード線の静電容量がより少なくなるので、個々の領域のアクセス電力を低減させる。第２は、複数の領域が、キャッシュ線に寄与する場合には、メモリリクエストのために必要とされる、センス増幅器内へと且つ後続せずに読み出されるデータ量が、極めて低減されるので、キャッシュ線全体を提供する単一領域が、モジュール編成と比較してデバイスアクセス電力を低減させるという事実である。以前に述べたように、入力／出力構造がまた、外部の接続性と、メモリグローバル機能との両方についての光相互接続の利用を通じて、極めて少ない電力を消費する。本アーキテクチャの更なる利点は、上述のように、極めてスケーラブルであるということとすることができる。任意の積み重ねられた（スタックされた）構成に対してデバイスを追加する時に、制限する要因のうちの１つが電力である。光学的に接続されたメモリモジュールのケースでは、追加的なメモリ層が、電力の必要性を極めて高めることは無い。入力／出力電力はまた、ほぼ一定のままであり、メモリ層の数が増加するとリフレッシュ電力のみがスケール変更される。
【００３３】
説明を目的とした上述の記載には、本発明の完全な理解を提供するために、特定の専門用語が使用された。しかしながら、本発明を実践するために特定の詳細事項は必要とされないということは、当業者にとって明らかであろう。本発明の特定の実施形態の上述の記載は、図示すること及び説明することの目的のために提示されている。それらは、網羅的であるようには意図されておらず、或いは、開示した厳密な形態に本発明を限定するようには意図されていない。上記教示を考慮して、明らかに、多くの修正と変形形態とが実現可能である。本発明の原理とその実際的な用途（アプリケーション）の最良の説明を行うために、そしてそれにより、他の当業者が、本発明及び様々な実施形態を、予期される特定の使用に対して適切とされるような様々な修正によって、最良に利用することを可能にするために、実施形態が示され且つ説明されている。本発明の範囲は、以下の特許請求の範囲及びそれらの等価物によって画定されることが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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2011503760.tif 000022