(57)【要約】  本発明は、基板上にＳＲＡＭメモリセルなどの少なくとも１つの素子を備えるマイクロ電子デバイスであって、前記素子が、それぞれが、基板の主面とゼロ以外の角度を成す方向に平行なｋ個（ｋ≧１）のチャネルを備えた１つまたは複数の第１のトランジスタと、それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行な、ｍ＞ｋとなるようなｍ個のチャネルを備えた１つまたは複数の第２のトランジスタとから構成されるマイクロ電子デバイスに関する。
2011503864.tif 000002
【特許請求の範囲】
【請求項１】
基板上に少なくとも１つの素子を備えているマイクロ電子デバイスであって、前記素子が、
−相互に平行、かつ前記基板に平行な複数のバーの形でｎ個の平行なチャネルを備えており、前記基板の主面とゼロ以外の角度を成す方向にある１つまたは複数の第１のトランジスタと、
−相互に平行、かつ前記基板に平行な複数のバーの形でｎ＞ｍとなるようなｍ個の平行なチャネルを備えており、前記基板の主面とゼロ以外の角度を成す方向にある１つまたは複数の第２のトランジスタと、
を備えているマイクロ電子デバイス。
【請求項２】
前記素子が、スタティックランダムアクセスメモリセルであり、前記セルが、
−それぞれが、前記基板の主面とゼロ以外の角度を成す方向に平行なｍ個のチャネルを備えた少なくとも１つのアクセストランジスタ（ＴＡＴ）および少なくとも１つの他のアクセストランジスタ（ＴＡＦ）と、
−それぞれが、前記基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行に、ｎがｍより大きいところのｎ個のチャネルを備えた少なくとも１つの導電トランジスタ（ＴＤＴ）および少なくとも１つの他の導電トランジスタ（ＴＤＦ）を含んでおり、フリップフロップを形成している複数のトランジスタと、
を備えている、請求項１に記載のマイクロ電子デバイス。
【請求項３】
前記素子が、スタティックランダムアクセスメモリセルであり、前記セルが、
−それぞれが、前記基板の主面とゼロ以外の角度を成す方向に平行なｍ個のチャネルを備えた少なくとも１つのアクセストランジスタ（ＴＡＴ）および少なくとも１つの他のアクセストランジスタ（ＴＡＦ）と、
−それぞれが、前記基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行に、ｍがｋよりも大きいところのｋ個のチャネルを備えた少なくとも１つの充電トランジスタ（ＴＬＴ）および少なくとも１つの他の充電トランジスタ（ＴＬＦ）を含んでおり、フリップフロップを形成している複数のトランジスタと、
を備えている、請求項１または２のいずれかに記載のマイクロ電子デバイス。
【請求項４】
請求項２または３のいずれか一方に記載の複数のセルを備えているランダムアクセスメモリ（ＲＡＭ）を有するマイクロ電子デバイス。
【請求項５】
前記素子が、論理ゲート、あるいは１つまたは複数の論理ゲートを備えている論理回路である、請求項１に記載のマイクロ電子デバイス。
【請求項６】
前記第１のトランジスタが、Ｐ型およびＮ型のうち第１の型のトランジスタであり、
前記第２のトランジスタが、Ｐ型およびＮ型のうち、前記第１の型とは異なる第２の型のトランジスタである、請求項５に記載のマイクロ電子デバイス。
【請求項７】
基板上に１つまたは複数の素子を形成するステップを含むマイクロ電子デバイスを形成する方法であって、前記素子が、
−相互に平行、かつ前記基板に平行な複数のバーの形でｍ個のチャネルをそれぞれ備えており、前記基板の主面とゼロ以外の角度を成す方向にある１つまたは複数の第１のトランジスタと、
−相互に平行、かつ前記基板に平行な複数のバーの形でｎ＞ｍとなるようなｎ個のチャネルをそれぞれ備えており、前記基板の主面とゼロ以外の角度を成す方向にある１つまたは複数の第２のトランジスタと、
を備えている、方法。
【請求項８】
前記第１のトランジスタの前記ｍ個のチャネルが、第１の数の半導体層を備えている第１のスタックで形成され、前記第１のトランジスタの前記ｎ個のチャネルが、前記第１の数とは異なる第２の数の半導体層を備えている第２のスタックで形成された、請求項７に記載の方法。
【請求項９】
前記第１のスタックおよび前記第２のスタックが、同じ高さである、請求項８に記載の方法。
【請求項１０】
前記第２のスタックが、異なる厚さの半導体層を備えている、請求項９に記載の方法。
【請求項１１】
前記第１のスタックおよび前記第２のスタックが、第１の半導体材料の半導体層と第２の半導体材料の半導体層とで交互に形成されている、請求項８から１０のいずれかに記載の方法。
【請求項１２】
前記素子が、ＳＲＡＭメモリのセルを備えている、請求項７から１１のいずれかに記載の方法。
【請求項１３】
前記素子が、論理ゲート、あるいは１つまたは複数の論理ゲートを備える論理回路を備えている、請求項７から１２のいずれかに記載の方法。
【請求項１４】
前記第１のトランジスタが、Ｐ型およびＮ型のうち第１の型のトランジスタであり、前記第２のトランジスタが、Ｐ型およびＮ型のうち、前記第１の型とは異なる第２の型のトランジスタである、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクスの分野に関し、具体的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）に関係する分野に関する。本発明は、とりわけ、縦型多チャネル構造を有する複数のトランジスタを備えるＳＲＡＭメモリセルに関し、各トランジスタは、セルにおいてこのトランジスタが果たす役割、およびセル中の他のトランジスタに割り当てられたチャネル数に関連して適合された、いくつかのチャネルを有する。
【背景技術】
【０００２】
本発明によって、「６Ｔ」セルと呼ばれる６個のトランジスタを備えたＳＲＡＭメモリセルが得られ、このセルは、同一寸法の従来の６Ｔセルに比べて改善された読出し安定性、および書込みマージンを有する。
【０００３】
本発明は、他のデバイスに適合させることが可能であり、１つまたは複数の論理ゲートを形成し、縦型多チャネル構造を有するトランジスタを備えた回路でとりわけ使用することができ、各トランジスタは、回路においてその役割に適合された、いくつかのチャネルを有する。
【０００４】
従来のＳＲＡＭメモリセルは、一般に、いわゆる「フリップフロップ」構成として接続された２個のインバータ１０、１１と、いわゆるビット線１５および１６に接続され、ワード線１７によって制御される２個のアクセストランジスタ１２、１３とを備える（図１）。
【０００５】
メモリセルに求められる特性は、以下の通りである。
−セル上で行われる様々な読出し動作、書込み動作、およびホールド動作中の良好な安定性、
−セルに高い動作速度をもたらすようにできる限り高い充電電流または伝導電流、
−高密度のセルが集積されたメモリを得るためにできる限り小型のセル寸法、
−静止電力の消費を最小限に抑えるようにできる限り低い保持電流。
【０００６】
これらの基準は相容れないものであり、メモリ設計者に妥協を強いるものである。
【０００７】
「６Ｔ」セルと呼ばれる６トランジスタＳＲＡＭセルは、上述の基準全てにおいて良好な妥協策をもたらす。
【０００８】
しかし、メモリセルトランジスタ寸法の小型化がますます模索される中、チャネル幅Ｗ、チャネル長Ｌ、閾値電圧ＶＴ、透磁率μ０、Ｎａドープ、ゲート酸化膜厚Ｔｏｘなどのこれらのトランジスタのパラメータが変動している。文献［ＴＡＫ’  ０１］および［ＹＡＭ’０４］（本明細書の最後に引用）に示されるように、上記変動によって、容量結合、誘導結合、電力ノイズなどの様々なノイズ源に対するメモリセルの感度が増大することになる。
【０００９】
したがって、高いノイズマージンを有するメモリセルの開発がますます優先課題となってきている。
【００１０】
従来の６Ｔメモリセルでは、セル安定性は、読出しモードにおけるスタティックノイズマージン（ＳＮＭ）によって決まる。読出しアクセス時、セルのインバータによる利得は、アクセストランジスタが導通状態になることによって減少する傾向がある。この作用を相殺するために、８個または１０個のトランジスタを有する、読出し安定性が改善されたセルが提案されてきている。しかし、スタティックノイズマージンＳＮＭは極めて改善されるものの、１０個のトランジスタ、および８個のトランジスタを有するセルでは、６Ｔセルよりもかなり広い、典型的には３０％程度広い空間が必要となる。
【００１１】
いくつかのチャネルを備えるトランジスタでマイクロ電子デバイスを形成することが知られている。例えば、米国特許出願公開第２００５／０１６１７３９号（特許文献１）には、いくつかの「フィン（ｆｉｎ）」を有するトランジスタ構造が記載されている。
【００１２】
また、表面要件の課題に対処するように、基板の主面に垂直方向に分散配置された平行な半導体バーを縦型に配置した多チャネル構造を備えるトランジスタを形成することが知られている。このトランジスタは、例えばＷＯ２００６／１０８９８７Ａ１（特許文献２）に記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許出願公開第２００５／０１６１７３９号
【特許文献２】国際公開第２００６／１０８９８７Ａ１号
【非特許文献】
【００１４】
【非特許文献１】［ＴＡＫ’  ０１］：Ｋ．  Ｔａｋｅｕｃｈｉ他、「Ａ  Ｓｔｕｄｙ  ｏｆ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖａｒｉａｔｉｏｎ  ｆｏｒ  Ｕｌｔｒａ  ＳｍａｌｌＢｕｌｋ  ａｎｄ  ＳＯＩ  ＣＭＯＳ」、ＩＥＥＥ  ＴＥＤ、ＶＯＬ．４８、Ｎｏ．９、２００４年９月
【非特許文献２】［ＹＡＭ’０４］：Ｍ．  ＹＡＭＡＯＫＡ他、「Ｌｏｗ  Ｐｏｗｅｒ  ＳＲＡＭ  Ｍｅｎｕ  ｆｏｒ  ＳＯＣ  Ａｐｐｌｉｃａｔｉｏｎ  Ｕｓｉｎｇ  Ｙｉｎ−Ｙａｎｇ−Ｆｅｅｄｂａｃｋ  ｍｅｍｏｒｙ  Ｃｄｌ  Ｔｅｃｈｎｏｌｏｇｙ」、ＶＬＳＩ回路シンポジウム、技術論文要約集、ＵＳＡ、ホノルル、２００４年６月
【発明の概要】
【発明が解決しようとする課題】
【００１５】
第一に、任意選択で改善された満足な空間占有率を維持しながらも、従来の６Ｔセルに比べて改善された読出し安定性（ＳＮＭ）を有する、ＳＲＡＭメモリセルの新しい構造を見出す課題が生じている。
【課題を解決するための手段】
【００１６】
本発明は、基板上に少なくとも１つの素子を備えるマイクロ電子デバイスであって、前記素子が、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｍ個のチャネルを備えた１つまたは複数の第１のトランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行な、ｎ＞ｍとなるようなｎ個のチャネルを備えた１つまたは複数の第２のトランジスタと
を備えるマイクロ電子デバイスに関する。
【００１７】
実施可能な一実施形態によれば、前記素子は、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｍ個のチャネルを備えた少なくとも１つの第１のアクセストランジスタおよび少なくとも１つの第２のアクセストランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成すある方向、好ましくは垂直方向に平行なｎ個のチャネルを備え、ｎがｍよりも大きい少なくとも１つの導電トランジスタおよび少なくとも１つの他の導電トランジスタを含み、フリップフロップを形成する複数のトランジスタと
を備えるＳＲＡＭメモリセルでよい。
【００１８】
したがって、読出し安定性が改善されたセルを得ることができる。
【００１９】
実施可能な一実施形態によれば、前記素子は、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｍ個のチャネルを備えた少なくとも１つのアクセストランジスタおよび少なくとも１つの他のアクセストランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｋ個のチャネルを備え、ｋがｍよりも小さい少なくとも１つの充電トランジスタおよび少なくとも１つの他の充電トランジスタを含み、フリップフロップを形成する複数のトランジスタと
を備えるＳＲＡＭメモリセルでよい。
【００２０】
したがって、改善された書込みマージンを有するセルを得ることができる。
【００２１】
実施可能な一実施形態によれば、前記素子は、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｍ個のチャネルを備えた少なくとも１つのアクセストランジスタおよび少なくとも１つの他のアクセストランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｎ個のチャネルを備え、ｎがｍよりも大きい少なくとも１つの導電トランジスタおよび少なくとも１つの他の導電トランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行なｋ個のチャネルを備え、ｋがｍよりも小さい少なくとも１つの充電トランジスタおよび少なくとも１つの他の充電トランジスタと
を備えるＳＲＡＭメモリセルである。
【００２２】
したがって、改善された読出し安定性および書込みマージンを有するセルを得ることができる。
【００２３】
実施可能な一実施形態によれば、前記素子は、論理ゲート、あるいは１つまたは複数の論理ゲートを備える回路でよい。
【００２４】
この場合、第１の複数のトランジスタは、高電流量が優先されたトランジスタで形成することができ、第２の複数のトランジスタのトランジスタは、高動的出力が優先されたトランジスタでよい。
【００２５】
第２の複数のトランジスタには、より少数のチャネルを用いて、論理ゲートの入力容量を低減させることができる。
【００２６】
一可能性によれば、第１の複数のトランジスタは、Ｎ型またはＰ型のうち第１の型のトランジスタで形成することができ、第２の複数のトランジスタのトランジスタは、Ｐ型またはＮ型のうち、第１の型とは異なる第２の型で形成することができる。
【００２７】
本発明はまた、基板上に１つまたは複数の素子を形成することを含むマイクロ電子デバイスを形成する方法であって、前記素子が、
−それぞれが、基板の主面とゼロ以外の角度を成す方向に平行なｎ個のチャネルを備えた１つまたは複数の第１のトランジスタと、
−それぞれが、基板の主面とゼロ以外の角度を成す方向に平行なｎ＞ｍ個のチャネルを備えた１つまたは複数の第２のトランジスタと
を備える方法の実施に関する。
【００２８】
第１のトランジスタのｍ個のチャネルは、ｍ個の半導体層の第１のスタックで形成することができる。
【００２９】
第２のトランジスタのｎ個のチャネルは、ｎ個の半導体層の第２のスタック中に形成することができる。
【００３０】
一可能性によれば、前記第１のスタックおよび前記第２のスタックは、同じ高さのものとすることができる。
【００３１】
こうすることによって、トランジスタの組立てによって形成されるデバイスの平面性欠如（ｐｌａｎａｒｉｔｙ  ｄｅｆｅｃｔ）に関するどのような欠点も回避することができる。
【００３２】
前記第２のスタックは、異なる厚さの半導体層を備えることができる。
【００３３】
第１のスタックおよび第２のスタックはそれぞれ、第１の半導体材料の半導体層と、第２の半導体材料の半導体層とが交互になる層で形成することができる。
【００３４】
一可能性によれば、前記素子は、ＳＲＡＭメモリのセルでよい。
【００３５】
一可能性によれば、前記素子は、論理ゲート、あるいは１つまたは複数の論理ゲートを備える回路を形成することができる。
【００３６】
本発明は、限定ではなく、単なる例示の目的で示す実施例の説明を添付の図面と併せ読めばより良く理解されよう。
【図面の簡単な説明】
【００３７】
【図１】従来技術によるスタティックランダムアクセスメモリセルの例を示す図である。
【図２】ｍ個のチャネルを有する２個のアクセストランジスタと、ｎ個のチャネルを有する２個の導電トランジスタと、ｋ個のチャネルを有する２個の充電トランジスタ（ｋ＜ｍ＜ｎ）とを含む６個の多チャネルトランジスタを備えた、本発明による６Ｔメモリセルの例を示す図である。
【図３Ａ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図３Ｂ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図３Ｃ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図３Ｄ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図３Ｅ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図３Ｆ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の例を示す図である。
【図４Ａ】複数の半導体バーによって形成され、これらのバーの上下にゲートが配置された縦型多チャネル構造を有するトランジスタの第１の例を示す図である。
【図４Ｂ】複数の半導体バーで形成され、これらのバーの周囲をゲートが被覆している縦型多チャネル構造を有するトランジスタの第２の例を示す図である。
【図５Ａ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の別の例を示す図である。
【図５Ｂ】異なる数の積層チャネルを有し、かつ１つの同じ基板によって担持された縦型多チャネル構造を有するいくつかのトランジスタを形成する方法の別の例を示す図である。
【発明を実施するための形態】
【００３８】
図間で相互に判読しやすいように、異なる図においても、同一、類似、または等価な部品には同じ照合符号が付してある。
【００３９】
諸図に示す様々な部品は、図が見やすいように、必ずしも原寸に比例して均等に描かれてはいない。
【００４０】
次に、６個の多チャネルトランジスタを有するＳＲＡＭメモリセルの形の、本発明によるマイクロ電子デバイスの一例について、図２を参照しながら説明する。
【００４１】
このセルは、例えばＰＭＯＳ型の第１の充電トランジスタＴＬＴおよび第２の充電トランジスタＴＬＦを備え、これらのトランジスタは、所期または所定の数ｋ個のチャネルをそれぞれ備える（ｋは１以上の整数である）。トランジスタＴＬＴおよびＴＬＦのｋ個のチャネルは、複数のワイヤ、バー、または平行六面体もしくは円柱状のブロックの形でよく、これらのチャネルは、ソース領域およびドレイン領域にそれぞれ接続され、互いに平行、かつトランジスタが上に形成されている基板に平行に配置される。これらのワイヤまたはバーまたはブロックはまた、基板の主面とゼロ以外の角度を成す方向、好ましくは基板の主面に垂直方向に並べられ、それによって「縦型多チャネル」構造と呼ばれるいくつかのチャネルを有する構造を形成している。
【００４２】
このセルはまた、例えばＮＭＯＳ型の第１のアクセストランジスタＴＡＴおよび第２のアクセストランジスタＴＡＦを備え、これらのトランジスタは、所期または所定の数ｍ個のチャネルをそれぞれ備える。アクセストランジスタＴＡＴおよびＴＡＦに設けられたチャネルの数ｍ個は、充電トランジスタＴＬＴおよびＴＬＦの数ｋ個とは異なり、ｍ≧ｋとすることができる。
【００４３】
アクセストランジスタＴＡＴおよびＴＡＦのｍ個のチャネルもやはり、互いに平行、かつ基板に平行なワイヤ、またはバー、またはブロックの形であり、基板の主面とゼロ以外の角度を成す方向、具体的には基板の主面に垂直方向に並べられている。したがって、ｍ個のチャネルもやはり、ｍ個のチャネルを有する縦型多チャネル構造を形成することができる。
【００４４】
このセルはまた、例えばＮＭＯＳ型の第１の導電トランジスタＴＤＴおよび第２の導電トランジスタＴＤＦを備え、これらのトランジスタは、所期または所定の数ｎ個のチャネルを備える。
【００４５】
トランジスタＴＤＴおよびＴＤＦのｎ個のチャネルもやはり、互いに平行、かつ基板に平行なワイヤ、バー、またはブロックの形であり、基板の主面に垂直方向に並べられている。これらのワイヤ、バー、またはブロックがｎ個のチャネルの縦型多チャネル構造を形成する。
【００４６】
導電トランジスタＴＤＴおよびＴＤＦの所定の数ｎ個のチャネルは、充電トランジスタＴＬＴおよびＴＬＦの数ｋ個とも、アクセストランジスタＴＡＴおよびＴＡＦの数ｍ個とも異なる。アクセストランジスタＴＡＴおよびＴＡＦのチャネルの計画的な数ｍ個は、導電トランジスタＴＤＴおよびＴＤＦのチャネルの数ｎ個、ならびに充電トランジスタＴＬＴおよびＴＬＦの数ｋ個に関連して選択することができる。
【００４７】
導電トランジスタＴＤＴおよびＴＤＦに設けるチャネルの数ｎ個は、好ましくはアクセストランジスタＴＡＴおよびＴＡＦの数ｍ個よりも大きい。
【００４８】
セル内の異なるトランジスタのチャネル数は、好ましくはｎ＞ｍ≧ｋである。
【００４９】
充電トランジスタＴＬＴ、ＴＬＦ、および導電トランジスタＴＤＴ、ＴＤＦは、フリップフロップを形成するように構成され、セルの第１の記憶ノードＴおよび第２の記憶ノードＦによって保持される情報を制御し、保持するように設計される。第１の記憶ノードＴは、論理情報の所与の項目を保持するものでよく、第２の記憶ノードＦは、前記論理データ項目に相補的な論理データ項目を保持するものである。
【００５０】
充電トランジスタＴＬＴおよびＴＬＦは、電源電圧ＶＤＤに接続することができ、これらトランジスタの機能は、記憶された論理値に関連して、セルの記憶ノードＴおよびＦのいずれか一方で、例えば電位ＶＤＤに等しい論理レベル「１」を維持することである。
【００５１】
導電トランジスタＴＤＴおよびＴＤＦは、グランド電位ＧＮＤに接続することができ、これらトランジスタの機能は、記憶された論理値に関連して、記憶ノードのいずれか一方で、例えばＧＮＤ電位に等しい論理レベル「０」を維持することでよい。第１の充電トランジスタＴＬＴおよび第１の導電トランジスタＴＤＴは、セルの第１のインバータを形成し、第２の充電トランジスタＴＬＦおよび第２の導電トランジスタＴＤＦは、第２のインバータを形成する。この例では、論理レベル「１」がセルの第１のノードＴで記憶される。
【００５２】
２個のアクセストランジスタＴＡＴおよびＴＡＦの役割は、読出しまたは書込みサイクル中に、記憶ノードＴおよびＦの電位へのアクセスを許可することである。
【００５３】
第１のアクセストランジスタＴＡＴおよび第２のアクセストランジスタＴＡＦそれぞれのゲートは、分極信号を搬送することが可能なワード線ＷＬに接続され、このワード線ＷＬはセルの読出しおよび書込み動作専用である。
【００５４】
第１のアクセストランジスタＴＡＴは、ビット線ＢＬＴに接続され、第２のアクセストランジスタＴＡＦは、第２のビット線ＢＬＦに接続される。
【００５５】
このセルでは、所与のトランジスタのチャネル数は、セルにおけるそのトランジスタの役割、および他のトランジスタが備えるチャネル数に関連して設計または予め定められる。
【００５６】
セルの機能の一例は、以下の通りである。
【００５７】
保持モードでは、ワード線ＷＬは、グランド電位ＧＮＤに保持される。この場合、アクセストランジスタＴＡＴおよびＴＡＦは、読込み動作または書込み動作のいずれにおいても、メモリセルにアクセスすることができないように遮断状態となる。
【００５８】
読出しモードにするには、セルのビット線ＢＬＴおよびＢＬＦを電位ＶＤＤで予め充電しておく。次いで、記憶ノードＴおよびＦへの読出しアクセスを許可するために、ワード線ＷＬを電位ＶＤＤに設定する。ビット線ＢＬＴおよびＢＬＦは、フロート（ｆｌｏａｔ）させたままにすることができる。
【００５９】
読出しモードにおけるセル安定性は、論理レベル「０」を専ら維持する記憶ノード、例えば第２のノードＦの電圧の振幅に依存する。この電圧は、好ましくは、論理レベル「１」を専ら維持する記憶ノード、例えば第１のノードＴに接続された第１のインバータのスイッチング電圧よりも低く維持しなければならない。この状態は、第２のビット線ＢＬＦとセルグランドＧＮＤとの間の、論理レベル「０」の第２のノードに接続された第２のアクセストランジスタＴＡＦおよび第２の導電トランジスタＴＤＦによって形成される分圧器に関連する。
【００６０】
読出しノイズマージンを改善するには、第２の導電トランジスタＴＤＦを流れる直線電流が、アクセストランジスタＴＡＦの飽和電流よりも大きくなるように、セルトランジスタを実装すればよい。
【００６１】
バルク基板技術を用い、９０ｎｍ程度の限界ゲート寸法を有する従来の６Ｔセルでは、導電トランジスタとアクセストランジスタ間の電流利得ｒの比率ｒ＝（Ｗ／Ｌ）ＴＤ／（Ｗ／Ｌ）ＴＡは、例えば２程度とすることができる。
【００６２】
縦型多チャネル構造では、この比率ｒは、（Ｗ／Ｌ）ＴＤは、導電トランジスタの前記チャネルのうちの１つの長さにわたる全チャネルの累算幅の比率として、（Ｗ／Ｌ）ＴＡは、アクセストランジスタの前記チャネルのうちの１つの長さにわたる全チャネルの累算幅の比率として推定することができる。６５ｎｍ未満の限界寸法を有するゲート技術では、この比率ｒは、２または３よりも大きくなることがあり、この比率は、メモリセルの密度における利得に影響を及ぼす。
【００６３】
ｍ個のチャネルを備える縦型多チャネル構造を備えたアクセストランジスタＴＡＴおよびＴＡＦと、ｎ個のチャネルを備える縦型多チャネル構造を備えた導電トランジスタＴＤＴおよびＴＤＦ（チャネル数ｎ個は、アクセストランジスタのチャネル数ｍ個よりも大きい）とを共に集積することによって、メモリセルの基板上の同じ空間要件、または占有表面積で、従来の６Ｔセル構造よりも高い比率ｒを得ることが可能となる。したがって、セルの読出しノイズマージンを改善することが可能となる。また、前記のように共に集積することによって、従来技術のセルと同じ比率ｒを、より小さい空間要件で得ることが可能となる。したがって、従来のセルと同じノイズマージンを、より小型寸法の構造で得ることができる。
【００６４】
書込みモードにするには、２つのビット線のうちの一方、例えば、第２のビット線ＢＬＦを、電位ＶＤＤで予め充電しておき、相補ビット線ＢＬＴをグランド電位ＧＮＤに分極させればよい。次いでセルに書き込むために、ワード線ＷＬを電位ＶＤＤにする。論理レベル「１」の記憶ノード、例えば第１のノードＴの電圧が、論理レベル「０」の記憶ノード、例えば第２のノードＦに接続された第２のインバータのスイッチング電圧を下回るまで下降すると、書込み動作が適正に行われる。前記状態は、セルの電源電圧ＶＤＤと、第１のビット線ＢＬＴとの間の分圧器に関連し、この分圧器は、論理レベル「１」の記憶ノード、例えば第１のノードＴに接続された第１の充電トランジスタＴＬＴおよび第１のアクセストランジスタＴＡＴによって形成される。
【００６５】
改善された書込みマージンを得るには、第１のアクセストランジスタＴＡＴを流れる伝導電流ＩＯＮ−ＴＡＴが、第１の充電トランジスタＴＬＴの伝導電流ＩＯＮ−ＴＬＴよりも大きくなるように、トランジスタを実装する。
【００６６】
充電トランジスタとアクセストランジスタ間の電流利得ｑの比率ｑ＝（Ｗ／Ｌ）ＴＬ／（Ｗ／Ｌ）ＴＡは、９０ｎｍ程度の限界ゲート寸法を有するトランジスタでは、ほぼ１となるように設計され、式中（Ｗ／Ｌ）ＴＬは、充電トランジスタの前記チャネルのうちの１つの長さにわたる全チャネルの累算幅の比率であり、（Ｗ／Ｌ）ＴＡは、アクセストランジスタの前記チャネルのうちの１つの長さにわたる全チャネルの累算幅の比率である。
【００６７】
６５ｎｍ未満のゲートを備えるトランジスタを備えたメモリセルでは、トランジスタの製造方法における変動がセルの書込みマージンに影響を及ぼし、比率ｑの減少をもたらすことがあり、この減少は、従来技術のセルでは、アクセストランジスタおよび導電トランジスタの寸法を増大させることによってしか相殺することができない。
【００６８】
ｋ個のチャネルを備える縦型多チャネル構造を備えた充電トランジスタＴＬＴおよびＴＬＦと、ｍ個のチャネル（チャネル数ｍ個は、充電トランジスタの数ｋ個よりも多い）を備える縦型多チャネル構造を備えたアクセストランジスタＴＡＴおよびＴＡＦとを共に集積することによって、寸法または占有セル表面が同一のまま、従来の６Ｔセルよりも高い比率ｑを得ることが可能となり、したがってセルの書込みマージンを改善することが可能となる。
【００６９】
したがって、本明細書で提案する６Ｔメモリセルは、同一のセル表面について、従来の６Ｔセルに比べて読出し安定性および書込みマージンの両点において改善をもたらすことができる。
【００７０】
本発明によるセル用トランジスタの寸法の観点からの設計は、以下の２つのステップで行うことができる。
【００７１】
第１のステップでは、各トランジスタについて、そのトランジスタの役割に関連してチャネル数を決定する。トランジスタに割り当てられるチャネル数は、比率ｒおよびｑを調整するために、そのトランジスタに関して得ることが所望される伝導電流と、他のトランジスタに割り当てられるチャネル数とに特に依存する。
【００７２】
第２のステップでは、トランジスタ寸法は、その幾何形状に関して、具体的にはそのチャネルを形成するバーそれぞれの長さＬ、およびそのチャネルを形成するバーそれぞれの幅Ｗに関して微調整することができる。
【００７３】
一例によれば、良好な読出し安定性を保証するためには、導電トランジスタとアクセストランジスタ間の電流利得比率を２程度とすればよい。
【００７４】
図４Ａに示すものなどのトランジスタのチャネル数Ｘ個は、Ｘ＝１＋２＊Ｙに等しくすることができ、式中、Ｙは多チャネル構造を形成するバーの数である。図４Ａを参照しながら説明したものなどの多チャネル構造を備えるトランジスタのチャネル数Ｘ個は、ソースおよびドレインにおけるアクセス抵抗を考慮して、以下のモデルを用いて選択することができる。
ＩＳＡＴ＿Ｘ＝Ｘ＊α＊１／（（β／ＩＳＡＴ＿０）＋（ＲＸ−Ｒ０／Ｖｄｓａｔ））
式中、
−ＩＳＡＴ＿Ｘ：トランジスタに所望される飽和電流、
−Ｘ：チャネルの総数、
−αおよびβ：短チャネル効果をとりわけ考慮した無次元補正パラメータ、
−ＩＳＡＴ＿０：単一チャネルを有し、前記多チャネルトランジスタのバーと同じ長さＭの基準トランジスタの飽和電流、
−ＲＸ：多チャネルトランジスタの各チャネルに見られる有効平均アクセス抵抗、
−Ｖｄｓａｔ：飽和ドレイン電圧
である。
【００７５】
導電トランジスタとアクセストランジスタ間で利得比率２を得るには、導電トランジスタには９個のチャネル、アクセストランジスタには５個のチャネルを設けることができ、この構成では、例えばアクセス抵抗によって追加のチャネルにつき生成される電流が２０％程度減少し得ることを考慮に入れると、例えば、１．４８程度の利得比率を得ることが可能となる。上記では、ファンアウト１のＮＡＮＤ２ゲートと同じ集積密度となる。
【００７６】
次いで、アクセストランジスタと導電トランジスタ間のこの電流利得比率を２程度の値に固定するために、第２のステップで、導電トランジスタの幅Ｗをアクセストランジスタの幅よりも３３％広くすることができる。
【００７７】
この同じ例によれば、良好な書込み安定性を保証するには、充電トランジスタとアクセストランジスタ間で０．７程度の電流利得比率とすることが可能である。前述のように、この利得を得るには、アクセス抵抗を考慮に入れて、例えば利得比率０．６８が得られるように、アクセストランジスタには５個のチャネル、これに対し充電トランジスタには３個のチャネルを設けることができる。
【００７８】
図４Ａは、本発明のデバイスに組み込むことができるトランジスタの縦型多チャネル構造の例を示す。
【００７９】
この例では、この構造は、基板２００上に、基板２００の主面に垂直方向に並んだ複数の半導体バー２２０ａ、２２０ｂを備える（主面とは、基準
【００８０】
【数１】
2011503864.tif 000003
【００８１】
の面
【００８２】
【数２】
2011503864.tif 000004
【００８３】
に平行な基板面によって規定される面である）。
【００８４】
この例では、少なくとも１つのゲート誘電材料層２１７、および少なくとも１つのゲート材料層２１８が、半導体バー２２０ａ、２２０ｂの上下に形成されている。
【００８５】
図４Ｂは、本発明のデバイスに組み込むことができるトランジスタの縦型多チャネル構造の別の例を示す。この例では、この構造は、基板２００上の、基板２００の主面に垂直方向に並んだ複数の半導体バー２２０ａ、２２０ｂで形成されている（主面とは、基準
【００８６】
【数３】
2011503864.tif 000005
【００８７】
の面
【００８８】
【数４】
2011503864.tif 000006
【００８９】
に平行な基板面によって規定される面である）。
【００９０】
この例では、少なくとも１つのゲート誘電材料層２１７、および少なくとも１つのゲート材料層２１８が、半導体バー２２０ａ、２２０ｂの周囲に形成されている。
【００９１】
次に、１つの同じ基板上に、図４Ａを参照しながら先に説明したものなどの縦型多チャネル構造を有し、かつ所定の数ｍ個のチャネルを有する少なくとも１つのトランジスタと、（やはり図４Ａを参照しながら説明した）縦型多チャネル構造を有し、かつｎ＞ｍとなるような所定の数ｎ個のチャネルを有する少なくとも１つの他のトランジスタとを含む複数のトランジスタを備えるデバイスを形成する方法の一例を、図３Ａ〜３Ｆを参照しながら説明する。
【００９２】
まず、基板上、例えばセミコンダクタオンインシュレータ１０１型（ＳＯＩ）の基板１００の半導体層１０２上に、例えばＳｉなどの第１の半導体材料の層１０５１、１０５２、…、１０５４と、第１の半導体材料とは異なる第２の材料の層１０４１、１０４２、…、１０４４とを交互に備える半導体層１０４１、１０５１、…、１０４４、１０５３のスタック１０５を形成する。第２の材料は、ＳｉＧｅもしくはドープＳｉ、例えば燐ドープＳｉなどの半導体材料、または例えばＳｉＯ２などの絶縁体材料でよい（図３Ａ）。
【００９３】
第２の材料は、第１の半導体材料に対して選択的にエッチングすることを意図した材料でよい。スタック１０５は、トランジスタの縦型多チャネル構造のそれぞれに対して形成することが所望されるチャネル数に関して選択された、いくつかの半導体層１０４１、１０５１、…、１０４４、１０５３を備える。
【００９４】
次いで、所定の数ｍ個のチャネルを有する多チャネル構造を作成するように意図した少なくとも１つの第１のブロック１０６と、ｎ＞ｍとなるような所定の数ｎ個のチャネルを有する別の多チャネル構造を作成するように意図した少なくとも１つの第２のブロック１０７とを形成するように、このスタック１０５をエッチングする。
【００９５】
第１のブロック１０６は、例えばフォトリソグラフィによって形成された、例えば選択された数の積重ねバーを、次いで、スタック１０５の第１の部分を、マスクを介してエッチングすることによって形成することができる。第２のブロック１０７は、例えば、第１のブロック１０６のバーよりも数が少ない、選択された数の積重ねバーで形成することができる。第２のブロック１０７は、例えばフォトリソグラフィによって形成し、次いでスタック１０５の第２の部分を、マスクを介してエッチングすることによって形成することができる。
【００９６】
第１のブロック１０６よりも少ない積重ねバーで第２のブロック１０７を形成するには、前記フォトリソグラフィステップおよびエッチングステップの前に、スタック１０５の前記第１の部分を、マスクを用いて除去工程から保護しながら、スタック１０５の前記第２の部分の１つまたは複数の層を除去することが可能である。この除去は、例えばプラズマエッチングを用いて、エッチング中に存在する材料をその場で制御しながら行うことができる。
【００９７】
一変形形態によれば、第１のブロック１０６よりも少ない積重ねバーを有する第２のブロック１０７を形成するために、第１のブロック１０６を、マスクを用いて除去工程から保護しながら、前記第２のブロック１０７の１つまたは複数のバーを除去しておくことができる。前記除去は、プラズマエッチングを用いて、例えば、エッチング中に存在する材料をその場で制御しながら行うことができる。
【００９８】
実施可能な一実施形態によれば、例えばＳｉの半導体層１０２は、積重ねバーのブロック１０６および１０７の形成中、やはりマスクを用いて、そのまま保持することができる。
【００９９】
次に、半導体領域１１０、１１１を、ブロック１０６および１０７の側面に接して形成する。これらの半導体領域は、ソース領域およびドレイン領域を形成するものであり、例えば、半導体層１０２上のエピタキシャル成長によって形成することができる。この半導体ソース領域およびドレイン領域は、第２の半導体材料、例えばＳｉでよい。成長中、ブロック１０６、１０７はそれぞれ、例えばＳｉ３Ｎ４のマスク１１３を用いて上部を被覆することができる（図３Ｃ）。
【０１００】
次いで、ブロック１０６、１０７のこの部分を保護しながらフォトリソグラフィステップを行った後、半導体領域１１０、１１１の縁部をエッチングして、積重ねバーの端部に位置するブロック１０６、１０７の側面を露出させる。このステップの間、ブロック１０６と１０７の間に少なくとも１つのトレンチ１１４を形成して、今後２つとなるトランジスタを分離することも可能である（図３Ｄ）。
【０１０１】
この後、第１の半導体材料、例えばＳｉのバーだけが残るように、ブロック１０６および１０７の第２の材料、例えばＳｉＧｅのバーを選択的に除去する。第２の材料を除去することによって、第１の半導体材料のバー間に空隙１１５が形成されることになる（図３Ｅ）。次いで、これらの空隙に少なくとも１つのゲート誘電体１１７、例えばＨｆＯ２またはＳｉＯ２、および少なくとも１つのゲート材料１１８、例えばＴｉＮ、またはｐｏｌｙＳｉおよびＴｉＮのスタックを充填する（図３Ｆ）。
【０１０２】
次いで、例えばリソグラフィステップを実施し、ゲート接点をエッチングすることによって、各トランジスタにゲートを形成する。
【０１０３】
前記方法を用いると、１つの同じ基板１００上に、基板の主面に垂直方向に平行に並んだ、ｎ個（この例では３個に等しい）のチャネル１２０ａ、１２０ｂ、１２０ｃを備えた少なくとも１つの第１のトランジスタと、ゼロ以外の角度を成す方向に平行で、基板の主面に垂直方向に並んだ、ｎ＞ｍとなるようなｍ個（この例では２個に等しい）のチャネル１２０ａ、１２０ｂを備えた少なくとも１つの第２のトランジスタとを形成することが可能である（基板の主面とは、基板を通り、層１０２に平行、すなわち図３Ｆに規定した垂直基準
【０１０４】
【数５】
2011503864.tif 000007
【０１０５】
の面
【０１０６】
【数６】
2011503864.tif 000008
【０１０７】
に平行な面である）。
【０１０８】
前記方法は、２個の異なる多チャネル構造の形成に限られるものではなく、３個以上の異なる多チャネル構造を形成するために実施することもできる。
【０１０９】
前記方法は、図２を参照しながら上記で説明し、それぞれがｋ個のチャネルを有する縦型多チャネル構造を備えたいくつかのトランジスタと、それぞれがｎ個のチャネルを有する縦型多チャネル構造を備えたいくつかのトランジスタと、それぞれがｍ個のチャネルを有する縦型多チャネル構造を備えたいくつかのトランジスタとを備える（ｎ≠ｋ≠ｍ、ｎはｍに関して、かつ任意選択でｋに関連して決まる）メモリセルのトランジスタの作製に特に適している。
【０１１０】
上述の方法は、メモリ以外の種類の構成要素または素子を形成するために実施することができ、例えば、論理ゲートなどの論理回路を形成するマイクロ電子デバイスの構成要素または素子の作製に応用することができる。前記方法はまた、論理ゲートのトランジスタを形成するのにも適しており、それぞれがｎ個のチャネルを有する縦型多チャネル構造を備えた１つまたは複数のトランジスタと、それぞれがｋ個のチャネルを有する縦型多チャネル構造を備えた１つまたは複数のトランジスタと、それぞれがｍ個のチャネルを有する縦型多チャネル構造を備えたいくつかのトランジスタとを含む（ｍ≠ｋ）、複数のトランジスタを備える。
【０１１１】
次に、ブロック１０６、１０７を形成する方法の変形形態（図示せず）を示す。
【０１１２】
まず、最初のＳＯＩ基板の半導体層１０２上に、マスキング層、例えば絶縁層を堆積させる。
【０１１３】
次いで、キャビティを形成するように、絶縁マスク層の所与の領域を開口する目的でフォトリソグラフィを実施する。次いで、例えば、連続エピタキシによって、前記キャビティ内に、第１の半導体材料層と、第２の材料層とで交互に形成される第１のスタックを形成する。
【０１１４】
その後、絶縁層を除去する。これらのステップを繰り返して、第１のスタックよりも多くの層を備え、より多数のチャネルが形成されることになる第２のスタックを形成する。
【０１１５】
次いで、２つのスタックをエッチングして、ブロック１０６および１０７を形成する。
【０１１６】
この方法は、ファンアウトが改善された論理ゲートの設計および製造に使用するのに有利となり得る。ファンアウトとは、他の論理ゲートのためのソースとして機能する論理ゲートの容量の測定値である。ＣＭＯＳ論理ゲートのファンアウトは、例えばこのゲートの充電時間および放電時間に関して定量化することができ、ファンアウト１とは、そのゲート自体で充電されるゲートに相当し、ファンアウト２とは、ファンアウト１の、同じ切換え時間を有する２つのゲートによって充電されるゲートに相当する。論理ゲートの実施可能な以下の２つの寸法パラメータを使用することができる。第１のパラメータは、ゲートのトランジスタの幾何形状、より具体的にはその構造のチャネルのそれぞれの幅Ｗ、およびその構造のチャネルのそれぞれの長さＬである。第２のパラメータは、ゲートの各トランジスタに設けられた縦型多チャネル構造のチャネル数であり、特に、このトランジスタが導通しているときに所望される電流密度と、このトランジスタに関して所望される動的出力の低減のための最小ゲート容量との妥協策に関する。
【０１１７】
したがって、
−電流が優先された、例えばｎ個のチャネルが割り当てられた１つまたは複数のトランジスタと、
−動的出力の利得が優先された、ｍ個のチャネルが割り当てられた１つまたは複数のトランジスタ（ｍ＜ｎ）と
を備える論理回路を形成することが可能である。
【０１１８】
ドレインへのアクセス抵抗、およびソースへのアクセス抵抗を無視できる場合、例えば３個のチャネルを備えた縦型多チャネルトランジスタ構造によって、このトランジスタの飽和電流を、多チャネル構造のチャネルそれぞれの幾何形状と同じ幾何形状を有する単一のチャネルを備えた従来のトランジスタに比べて３倍程度増大させることが可能となる。
【０１１９】
図４Ａに示すものなどのトランジスタのチャネル数Ｘ個は、スタックに依存し、Ｘ＝１＋２＊Ｙに等しく、式中Ｙは多チャネル構造を形成するバーの数である。アクセス抵抗を無視できない場合、一例によれば、図４Ａを参照しながら説明したものなどの多チャネル構造を備えるトランジスタのチャネル数Ｘ個は、ソースおよびドレインにおけるアクセス抵抗を考慮して、以下のモデルを用いて選択することができる。
ＩＳＡＴ＿Ｘ＝Ｘ＊α＊１／（（β／ＩＳＡＴ＿０）＋（ＲＸ−Ｒ０／Ｖｄｓａｔ））
式中、
−ＩＳＡＴ＿Ｘ：トランジスタに所望される飽和電流、
−Ｘ：チャネルの総数、
−αおよびβ：短チャネル効果を特に考慮した無次元補正パラメータ、
−ＩＳＡＴ＿０：前記多チャネルトランジスタのバーと同じ長さＬの単一のチャネルを有する基準トランジスタの飽和電流、
−ＲＸ：多チャネルトランジスタの各チャネルに見られる有効平均アクセス抵抗、
−Ｖｄｓａｔ：飽和ドレイン電圧
である。
【０１２０】
多チャネルトランジスタを用いて論理ゲートを形成することによって得られる第１の利点は、以下の通りである。
【０１２１】
例えば、ＮＡＮＤ２型の論理ゲート、すなわち２つの入力およびファンアウト３を有するＮＯ−ＡＮＤゲートを形成したい場合、このセルは、好ましくは２つの入力およびファンアウト１を有するＮＡＮＤゲートよりも３倍の電流を供給または吸収することが可能でなければならない。この目的で、単一チャネルのトランジスタに比べて、２個の追加のチャネルを設けることができ、それによって、アクセス抵抗を考慮すると総飽和電流で２．４程度の利得が得られることになる。
【０１２２】
飽和電流がトランジスタの幅Ｗに伴って線形に増大すると考えられる場合、トランジスタの幅を２５％程度増大させると、単一チャネルのトランジスタよりも３倍多い電流を得るという同じ目的が達成されることになる。
【０１２３】
言い換えれば、多チャネル構造を備えたトランジスタを用いた前記論理ゲートを使用することによって、同じ性能レベルで、単一チャネルトランジスタ設計に比べて７５％程度の表面積利得を達成することが可能となる。
【０１２４】
縦型多チャネル構造を有するトランジスタを集積して論理ゲートを形成することによって得られる第２の利点は、平衡な立上り時間および立下り時間が得られることである。論理ゲートの寸法は、以下の２つのパラメータに基づくことができる。
−Ｎ型トランジスタとＰ型トランジスタ間の移動度比、および、
−例えば、ゲート出力と供給電位間のブランチあたりの、カスケードまたはスタックさせたトランジスタの数。例えば、ファンアウト２のＮＡＮＤ３型の論理ゲートでは、Ｎ型トランジスタとＰ型トランジスタ間の移動度比μｎ／μｐ＝２を考慮すると、アクセス抵抗によって、追加のチャネルあたり生成される電流が２０％減少する場合を考慮して、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれについて、単一チャネルのトランジスタに比べて、５個のチャネル、および７個のチャネルを追加すればよい。結果として得られる総飽和電流は、ＰＭＯＳでチャネルが１個の場合の４倍、ＮＭＯＳでは５．６倍多くなる。また、上記によって、電気性能は同等のまま、占有表面積をＰ型トランジスタでは１／４程度、Ｎ型トランジスタでは１／５．６程度低減させることができる。
【０１２５】
したがって、
−ｎ個のチャネルを備える縦型多チャネル構造を有する第１の型、具体的にはＰ型の１つまたは複数のトランジスタと、
−ｍ個のチャネルを備える縦型多チャネル構造を有する第２の型、具体的にはＮ型の１つまたは複数のトランジスタ（ｎ＞ｍ）と
を備える論理回路を形成することが可能である。
【０１２６】
次に、１つの同じ基板上に、所定の数ｍ個のチャネルを有する縦型多チャネル構造を備えた少なくとも１つのトランジスタと、ｎ＞ｍとなるような所定の数ｎ個のチャネルを有する縦型多チャネル構造を備えた少なくとも１つの他のトランジスタとを含む複数のトランジスタを備えるデバイスを形成する方法の例の一変形形態を、図５Ａ〜５Ｂを参照しながら示す。
【０１２７】
まず、基板１００上、具体的には基板１００の半導体層１０２の第１の領域上に、第１の半導体材料、例えばＳｉの層１０２、１０５１、１０５２と、第１の半導体材料とは異なる第２の材料の層１０４１、１０４２、１０４３とを交互に備える半導体層１０４１、１０５１、…、１０４３のスタックを形成する。第２の材料は、第１の半導体材料に対して選択的にエッチングすることができるように設けた材料でよい。
【０１２８】
スタック２０５は、トランジスタの縦型多チャネル構造のそれぞれに対して形成することが所望されるチャネル数に関して選択された、いくつかの半導体層を備える。
【０１２９】
この第１のスタックが、所定の数ｍ個のチャネルを有する多チャネル構造を形成すべき位置に、またはその位置上で第１のブロック２０６を形成する。この第１のスタックは、例えば第１の領域上の１つまたは複数のエピタキシによって、半導体層の他の領域を例えばＳｉＯ２のマスクを用いて保護しながら形成することができる。
【０１３０】
基板１００の半導体層１０２の第２の領域上に、前記第１の材料層と前記第２の材料層とを交互に備える半導体層２０４１、２０５１、２０４２の第２のスタックを形成する。第２のスタックは、１つまたは複数のエピタキシによって、第１のスタックを例えばＳｉＯ２のマスクによって保護しながら形成することができ、このマスクは後に除去する（図５Ａ）。
【０１３１】
第１の領域および第２の領域は、半導体層１０２および基板の絶縁層をエッチングすることによって形成しておくことができる。
【０１３２】
この第２のスタックは、第１のスタックよりも少ない層を備えながらも、第１のスタックと同じ高さの厚さで形成することができる。この目的で、スタックのいくつかの層２０４１、２０５１を他の層よりも厚く、具体的には第１のスタックの層の厚さよりも厚く形成することができる（図５Ｂ）。
【０１３３】
次に、図３Ａ〜３Ｆを参照しながら先に説明したものなどのステップを実行することができる。
【符号の説明】
【０１３４】
１０、１１  インバータ
１２、１３  アクセストランジスタ
１５、１６  ビット線
１７  ワード線
１００、２００  基板
１０２  半導体層
１０５、２０５  スタック
１０６、２０６  第１のブロック
１０７  第２のブロック
１１０、１１１  半導体領域
１１３  マスク
１１４  トレンチ
１１５  空隙
１１７  ゲート誘電体
１１８  ゲート材料
１２０ａ、１２０ｂ、１２０ｃ  チャネル
２２０ａ、２２０ｂ  半導体バー
２１７  ゲート誘電材料層
２１８  ゲート材料層
【図１】
2011503864.tif 000009
【図２】
2011503864.tif 000010
【図３Ａ】
2011503864.tif 000011
【図３Ｂ】
2011503864.tif 000012
【図３Ｃ】
2011503864.tif 000013
【図３Ｄ】
2011503864.tif 000014
【図３Ｅ】
2011503864.tif 000015
【図３Ｆ】
2011503864.tif 000016
【図４Ａ】
2011503864.tif 000017
【図４Ｂ】
2011503864.tif 000018
【図５Ａ】
2011503864.tif 000019
【図５Ｂ】
2011503864.tif 000020
【国際調査報告】
2011503864.tif 000021
2011503864.tif 000022
2011503864.tif 000023
2011503864.tif 000024
2011503864.tif 000025
2011503864.tif 000026