(57)【要約】二重ゲート半導体装置は、電力応用に有効な、出力電圧の大きな可動域を達成する高降伏電圧を生じる。二重ゲート半導体装置は、ＭＯＳゲートと接合ゲートとを有し、接合ゲートのバイアスをＭＯＳゲートのゲート電圧の関数としうる二重ゲート装置とみなすことができる。二重ゲート半導体装置の降伏電圧は、ＭＯＳゲートと接合ゲートとの降伏電圧の合計である。個々の接合ゲートは固有的に高い降伏電圧を有する為、二重ゲート半導体装置の降伏電圧は、個々のＭＯＳゲートの降伏電圧よりも高い。この二重ゲート半導体装置は、高電力レベルでの動作性に加えて、従来のトランジスタ装置に比べて改善したＲＦ性能を提供する。
2011512042.tif 000002
【特許請求の範囲】
【請求項１】
高降伏電圧の二重ゲート半導体装置を制御する方法において、この方法が、
基板上の金属酸化物半導体ゲートと、基板内に殆ど位置するウェル領域内に殆ど位置する接合ゲートとを有する高降伏電圧の二重ゲート半導体装置を形成するステップと、
ドレインを殆ど前記ウェル領域内に形成するステップと、
ソースを殆ど前記基板内に形成するステップと、
前記接合ゲートの実効抵抗値を変更させることにより、前記ドレイン及び前記ソース間を流れる電流を制御するように構成した制御回路を前記接合ゲートに結合させるステップと
を具える方法。
【請求項２】
請求項１に記載の方法において、この方法が更に、
第１の注入領域を殆ど前記ウェル領域内に形成するステップと、
この第１の注入領域に隣接させて第２の注入領域を形成するステップと
を具える方法。
【請求項３】
請求項１に記載の方法において、この方法が更に、
第１の注入領域を殆ど前記ウェル領域内に形成するステップと、
第２の注入領域を形成し、導電層を用いて前記第１の注入領域をこの第２の注入領域に結合させるステップと
を具える方法。
【請求項４】
請求項１に記載の方法において、この方法が更に、
第１の注入領域を殆ど前記ウェル領域内に形成し、この第１の注入領域を前記金属酸化物半導体ゲートに衝合させるステップ
を具える方法。
【請求項５】
請求項１に記載の方法において、前記金属酸化物半導体ゲートをＮチャネル金属酸化物半導体ゲートとする方法。
【請求項６】
請求項１に記載の方法において、前記金属酸化物半導体ゲートをＰチャネル金属酸化物半導体ゲートとする方法。
【請求項７】
請求項１に記載の方法において、前記接合ゲートをＮチャネル接合ゲートとする方法。
【請求項８】
請求項１に記載の方法において、前記接合ゲートをＰチャネル接合ゲートとする方法。
【請求項９】
請求項１に記載の方法において、前記制御回路を、バイアス電圧を発生させるように構成し、このバイアス電圧を前記接合ゲートに印加することにより、この接合ゲートの実効抵抗値を変更させて前記ソース及び前記ドレイン間を流れる電流を制御するようにする方法。
【請求項１０】
請求項１に記載の方法において、前記制御回路が、無線周波信号を前記金属酸化物半導体ゲートから前記接合ゲートに供給するように構成したキャパシタを具えるようにする方法。
【請求項１１】
高降伏電圧の二重ゲート半導体装置を制御する方法において、この方法が、
第１のドーピング型を有する基板を形成するステップと、
第２のドーピング型を有するソースを殆ど前記基板内に形成するステップと、
前記基板上に配置された酸化物層上に第１のゲートを形成するステップと、
第２のドーピング型を有するウェル領域を殆ど前記基板内に形成するステップと、
第１のドーピング型を有する第２のゲートを殆ど前記ウェル領域内に形成するステップと、
第２のドーピング型を有するドレインを殆ど前記ウェル領域内に形成するステップと、
前記ウェル領域内の前記ドレインと前記ソースとの間の実効抵抗値であって、前記ウェル領域内の前記ドレインと前記ソースとの間を流れる電流を制御する当該実効抵抗値を変更させることにより、前記高降伏電圧の二重ゲート半導体装置を制御するように構成した制御回路を、前記第２のゲートに結合させるステップと
を具える方法。
【請求項１２】
請求項１１に記載の方法において、この方法が更に、第２のドーピング型を有する第１の領域と、第２のドーピング型を有する第２の領域とを形成するステップを具えており、前記第１の領域が前記ウェル領域の外部に位置するとともに、前記第２の領域が前記ウェル領域の内部に位置するように、前記第１の領域を前記第２の領域に隣接させるようにする方法。
【請求項１３】
請求項１１に記載の方法において、この方法が更に、第２のドーピング型を有する第１の領域と、第２のドーピング型を有する第２の領域とを、この第１の領域が前記ウェル領域の外部に位置するとともに第２の領域が前記ウェル領域の内部に位置するように形成するステップを具えており、導電層を用いて前記第１の領域を前記第２の領域に結合させるようにする方法。
【請求項１４】
請求項１１に記載の方法において、この方法が更に、第２のドーピング型を有するドーピングされた領域を、前記ウェル領域内に形成するステップを具えており、このドーピングされた領域を前記酸化物層に衝合させるようにする方法。
【請求項１５】
請求項１１に記載の方法において、前記第１のドーピング型をＰ型とし、前記第２のドーピング型をＮ型とする方法。
【請求項１６】
請求項１１に記載の方法において、前記制御回路は更に、バイアス電圧を発生するように構成し、このバイアス電圧を前記第２のゲートに印加することにより、前記ウェル領域内の前記ドレインと前記ソースとの間の実効抵抗値を変更させ、この実効抵抗値により前記ウェル領域内の前記ドレインと前記ソースとの間を流れる電流を制御するようにする方法。
【請求項１７】
請求項１１に記載の方法において、前記制御回路が、無線周波信号を前記第１のゲートから前記第２のゲートに供給するように構成したキャパシタを具え、これにより前記ウェル領域内の前記ドレインと前記ソースとの間の実効抵抗値を変更させ、この実効抵抗値により前記ウェル領域内の前記ドレインと前記ソースとの間を流れる電流を制御するようにする方法。
【請求項１８】
電力応用に用いる高降伏電圧の二重ゲート半導体装置において、この高降伏電圧の二重ゲート半導体装置は、
第１のドーピング型を有する基板と、
殆どこの基板内に形成され、第２のドーピング型を有するソースと、
前記基板上に配置された酸化物層上に形成された第１のゲートと、
殆ど前記基板内に形成され、第２のドーピング型を有するウェル領域と、
殆どこのウェル領域内に形成され、第２のドーピング型を有するドレインと、
殆ど前記ウェル領域内に形成され、第１のドーピング型を有する第２のゲートと
を具えており、高降伏電圧の二重ゲート半導体装置内を流れる電流が、前記第２のゲートに印加される電圧に応答するようになっている高降伏電圧の二重ゲート半導体装置。
【請求項１９】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、この高降伏電圧の二重ゲート半導体装置が更に、第２のドーピング型を有する第１の領域と、第２のドーピング型を有する第２の領域とを具えており、前記第１の領域が前記ウェル領域の外部に位置するとともに、前記第２の領域が前記ウェル領域の内部に位置するように、前記第１の領域を前記第２の領域に隣接させた高降伏電圧の二重ゲート半導体装置。
【請求項２０】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、この高降伏電圧の二重ゲート半導体装置が更に、第２のドーピング型を有する第１の領域と、第２のドーピング型を有する第２の領域とを具えており、この第１の領域を前記ウェル領域の外部に位置させるとともに第２の領域を前記ウェル領域の内部に位置させ、導電層を用いて前記第１の領域を前記第２の領域に結合させた高降伏電圧の二重ゲート半導体装置。
【請求項２１】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、この高降伏電圧の二重ゲート半導体装置が更に、第２のドーピング型を有するドーピングされた領域を前記ウェル領域内に具えており、このドーピングされた領域は、前記酸化物層に衝合されている高降伏電圧の二重ゲート半導体装置。
【請求項２２】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、前記第１のドーピング型をＰ型とし、前記第２のドーピング型をＮ型とした高降伏電圧の二重ゲート半導体装置。
【請求項２３】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、前記第１のゲートが前記ウェル領域に衝合している高降伏電圧の二重ゲート半導体装置。
【請求項２４】
請求項１８に記載の高降伏電圧の二重ゲート半導体装置において、この高降伏電圧の二重ゲート半導体装置が更に、前記第２のゲートに印加されるバイアス電圧を発生させるように構成された制御回路を具えている高降伏電圧の二重ゲート半導体装置。
【請求項２５】
請求項２４に記載の高降伏電圧の二重ゲート半導体装置において、前記制御回路は、無線周波信号を前記第１のゲートから前記第２のゲートに結合させるように構成したキャパシタを有している高降伏電圧の二重ゲート半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体装置に関するものである。本発明は特に、電力応用のために構成した半導体装置に関するものである。
【背景技術】
【０００２】
従来、無線周波数（ＲＦ）の電力応用のために設計した相補型金属酸化物半導体（ＣＭＯＳ）装置では、ＲＦ性能を改善するのと、降伏電圧を高くするのとで互いに妥協する必要があった。例えば、ＣＭＯＳ装置のＲＦ性能は、（例えば、チャネルの長さを短くすることにより）ゲートの寸法を減少させることにより改善させることができる。しかし、ゲートの寸法を減少させると、ＣＭＯＳ装置の降服電圧が減少する。降伏電圧の減少は、増幅器の構成でＣＭＯＳ装置の出力に得られる電圧振幅を制限させる為、このようなＣＭＯＳ装置ではその電力応用における有用性が低くなる。
【０００３】
降伏電圧問題に対する１つの解決手法では、小さい電圧振幅で大電流駆動を達成するようにＣＭＯＳ装置を設計しうる。しかし、大電流駆動には、ＣＭＯＳ装置におけるトランジスタの幅を大きくする必要があり、従って、駆動回路に不所望な容量性負荷を与えてしまう。
【０００４】
降伏電圧問題に対する他の解決手法では、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタを用いている。ＬＤＭＯＳトランジスタは、能動領域とドレインとの間にドリフト領域を有する。このドリフト領域は僅かにドーピングされており、大きな電圧振幅を受ける。ドリフト領域におけるドーピング濃度は降服電圧の条件により制限される為、ＬＤＭＯＳ装置では、ドレインからソース端子に流れるドレイン電流の（オン状態抵抗値として既知の）全抵抗値を高くするのと、降伏電圧を高くするのとで互いに妥協される。
【０００５】
降伏電圧問題に対する更に他の解決手法では、より圧肉で固有抵抗値の大きな基板を有する装置が用いられている。これらの装置によれば高電圧動作を達成しうるが、オン状態損失を多くするおそれがある。これらの装置には、基板ダイオードの空乏領域が横方向ダイオードの空乏領域と接触して表面電界を減少させている表面電界緩和（Reduced Surface Field ：ＲＥＳＵＲＦ）装置が含まれている。これらの装置では、空乏領域が横方向に広がる為に、降伏電圧が増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、従来の半導体装置に比べて、ＲＦ性能を改善するとともに電力を高める高降伏電圧の半導体装置が必要となる。
【課題を解決するための手段】
【０００７】
本発明の例には、高降伏電圧の二重ゲート半導体装置を制御する方法を含める。この方法は、基板上の金属酸化物半導体ゲートと、前記基板内に殆ど位置するウェル領域内に殆ど位置する接合ゲートとを有する高降伏電圧の二重ゲート半導体装置を形成するステップを具える。この方法は更に、前記ウェル領域内に殆ど位置するドレインを形成するステップと、前記基板内に殆ど位置するソースを形成するステップと、前記接合ゲートの実効抵抗値を変更させることによりドレインとソースとの間に流れる電流を制御するように構成した制御回路をこの接合ゲートに結合させるステップとを具える。
【０００８】
本発明の他の例によれば、方法は、第１のドーピング型を有する基板を形成し、第２のドーピング型を有するソースを前記基板内に殆ど位置するように形成し、前記基板上に配置された酸化物層上に第１のゲートを形成し、前記基板内に殆ど位置するとともに第２のドーピング型を有するウェル領域を形成し、前記ウェル領域内に殆ど位置するとともに第１のドーピング型を有する第２のゲートを形成し、前記ウェル領域内に殆ど位置するとともに第２のドーピング型を有するドレインを形成することにより、高降伏電圧の二重ゲート半導体装置を制御するようにするステップを具える。この方法は更に、前記ウェル領域内の前記ドレインと前記ソースとの間の実効抵抗値であって、前記ドレインと前記ソースとの間に流れる電流を制御するこの実効抵抗値を変更させることにより、高降伏電圧の二重ゲート半導体装置を制御するように構成した制御回路を前記第２のゲートに結合させるステップを具える。
【０００９】
本発明の例には、第１のドーピング型を有する基板と、殆どこの基板内に形成され且つ第２のドーピング型を有するソースと、前記基板上に配置された酸化物層上に形成された第１のゲートと、殆ど前記基板内に形成され且つ第２のドーピング型を有するウェル領域と、殆どこのウェル領域内に形成され且つ第２のドーピング型を有するドレインとを有する、電力応用のための高降伏電圧の二重ゲート半導体装置を含める。本発明のこの例は更に、殆ど前記ウェル領域内に形成され且つ第１のドーピング型を有する第２のゲートを有し、高降伏電圧の二重ゲート半導体装置内を流れる電流が前記第２のゲートに印加された電圧に応答するようにする。
【図面の簡単な説明】
【００１０】
【図１】図１は、ＭＯＳゲートと、接合ゲートと、２つの隣接するＮ+ 領域とを有する二重ゲート半導体装置を示す例示的な断面図である。
【図２】図２は、ＭＯＳゲートと、接合ゲートと、導電層を用いて結合された２つの隣接するＮ+ 領域とを有する二重ゲート半導体装置を示す例示的な断面図である。
【図３】図３は、ＭＯＳゲートと、接合ゲートと、これらのＭＯＳゲート及び接合ゲート間に配置された１つのＮ+ 領域とを有する二重ゲート半導体装置を示す例示的な断面図である。
【図４】図４は、図３の二重ゲート半導体装置を第２の動作モードで示す例示的な断面図である。
【図５】図５は、図１及び２の二重ゲート半導体装置の例示的な回路図を示す線図である。
【図６】図６は、ＭＯＳゲートと接合ゲートとを有する二重ゲート半導体装置を示す例示的な断面図である。
【発明を実施するための形態】
【００１１】
図面中の素子は、簡単化して明瞭に示したものであり、これらの寸法は実際のものに正比例して示していない。本発明の種々の実施例の理解を容易とするために、これらの幾つかの素子の大きさは他の素子に比べて誇張して示してある。
【００１２】
二重ゲート半導体装置は大きな降伏電圧を生じ、これにより電力応用のための有用な出力電圧の大きな可動域を達成する。二重ゲート半導体装置は、金属酸化物半導体（ＭＯＳ）ゲート及び接合ゲートを有するとともに、接合ゲートのバイアスをＭＯＳゲートのゲート電圧の関数としうる二重ゲート装置とみなすことができる。二重ゲート半導体装置の降伏電圧は、ＭＯＳゲートの降伏電圧と接合ゲートの降伏電圧との合計である。個々の接合ゲートは、固有的に高い降伏電圧を有する為、二重ゲート半導体装置の降服電圧は、個々のＭＯＳゲートの降伏電圧よりも高い。
【００１３】
二重ゲート半導体装置は、高電力レベルで動作しうることに加え、従来の相補的金属酸化物半導体（ＣＭＯＳ）装置に比べて改善したＲＦ性能を提供するものである。二重ゲート半導体装置は、当該技術分野で既知の半導体製造技術を用いて、その殆どを基板上と基板内との双方又は何れか一方に形成しうるとともに、ＣＭＯＳ及び論理装置に対する標準の製造処理を、その処理の流れで僅かに変更を施して用いることができる。
【００１４】
ＭＯＳゲートには、このＭＯＳゲートに電圧を印加した際に、半導体構造体内の電荷分布を変更し、従って、半導体構造体の導電特性を制御する金属酸化物半導体構造体を含めることができる。従って、ＭＯＳゲートは、電気的に制御されるゲート又はスイッチとして機能しうる。この種類のゲートは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置に見られる。接合ゲートには、半導体材料のチャネルのある領域があり、このある領域のドーピング特性は、このチャネルの残りの領域のドーピング特性とは逆であり、電圧が接合ゲートに印加されると、チャネル中の電界分布が変更され、これによりチャネルの導電特性を制御するようになっている。従って、接合ゲートは、電気的に制御されるゲート又はスイッチとして機能しうる。この種類のゲートは、接合型電界効果トランジスタ（ＪＦＥＴ）に見られる。接合ゲートの実効抵抗値は、接合ゲートの電圧により制御された際のチャネルの抵抗値である。
【００１５】
ＭＯＳゲートと接合ゲートとの間に１つ以上の注入領域を有する二重ゲート半導体装置を形成しうる。ＭＯＳゲートと接合ゲートとの間に注入領域を有しない実施例では、ＭＯＳゲートと接合ゲートとの間に１つ以上の注入領域を有する実施例よりも、二重ゲート半導体装置に対する空間密度を高くした構造を提供しうる。これらの種々の実施例の動作原理は、ＭＯＳゲートチャネルとドリフト領域との間の空乏領域が変更されることを除いて、互いに類似している。
【００１６】
図１は、ＭＯＳゲートと、接合ゲートと、２つの隣接するＮ+ 領域（すなわち、注入領域）とを有する二重ゲート半導体装置の例示的断面図を示す。二重ゲート半導体装置１００は、当該技術分野で既知の半導体製造技術を用いて、ドーピングされたシリコン、ポリシリコン、金属及び絶縁層の領域及び層の双方又は何れか一方から形成しうる。この二重ゲート半導体装置１００は、Ｐ- 基板１１０と、このＰ- 基板１１０内に形成されたＮ- ウェル１２０と、Ｎ+ ソース１３０と、ゲート１４０と、酸化物層１５０と、Ｎ+ 領域１６０と、Ｎ+ 領域１６２と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とを有する。ここで用いる“＋”記号はこれが示されている導電型のドーピングが強いことを表し（例えば、Ｎ+ はＮ型の強いドーピングを表し）、“−”記号はこれが示されている導電型のドーピングが弱いことを表す（例えば、Ｐ- はＰ型の弱いドーピングを表す）。
【００１７】
ゲート１４０及びＰ+ ゲート１７０には、Ｖg1及び制御電圧Ｖg2のような電気信号をそれぞれ与えることができる。当該技術分野で既知の半導体製造技術を用いて、Ｎ+ ソース１３０、Ｎ+ 領域１６０、Ｎ+ 領域１６２及びＮ+ ドレイン１８０の各々の表面上に配置した追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、これらＮ+ ソース１３０、Ｎ+ 領域１６０、Ｎ+ 領域１６２及びＮ+ ドレイン１８０にも電気信号を与えうる。
【００１８】
二重ゲート半導体装置１００は、Ｐ- 基板１１０と、Ｎ+ ソース１３０及びＮ+ 領域１６０と、ゲート１４０と、酸化物層１５０とより成るＮ型ＭＯＳ電界効果トランジスタ（これはＮチャネルＭＯＳＦＥＴとしても知られている）を有している。この二重ゲート半導体装置１００は、Ｐ- 基板１１０と、Ｎ- ウェル１２０と、Ｎ+ 領域１６２と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とより成るＮチャネル接合型電界効果トランジスタ（これはＮ型ＪＦＥＴとしても知られている）をも有している。本例では、Ｎ+ 領域１６０と、Ｎ+ 領域１６２とが互いに隣接しており、Ｎ+ 領域１６２は殆どＮ- ウェル１２０内に配置されている。
【００１９】
或いはまた、二重ゲート半導体装置１００は、この二重ゲート半導体装置１００が、Ｐチャネル接合ゲートを有するＰ型ＭＯＳゲートを具えるように構成しうる。このような実施例では、ドーピングされたシリコンの領域及び層の双方又は何れか一方でその幾つかのドーピングを当該技術分野で既知の半導体製造技術に応じて互いに異ならせることができる。
【００２０】
二重ゲート半導体装置１００は、２つのモードで動作するように構成しうる。図１に示す第１の動作モードは、
Ｖg1＞しきい値電圧Ｖthと、
｜Ｖg2−ＶPI｜≒０（すなわち、Ｖg2−ＶPIの絶対値がほぼ０である）と
で表される。Ｖg1はゲート１４０における電圧であり、Ｖg2はＰ+ ゲート１７０における電圧であり、Ｖthはゲート１４０に対するしきい値電圧であり、ＶPIはＮ+ 領域１６２における電圧である。第１の動作モードでは、Ｖthよりも大きな電圧Ｖg1がゲート１４０に印加され、ＭＯＳゲートが“オン”状態となる。制御電圧Ｖg2がＰ+ ゲート１７０に印加されると、この制御電圧Ｖg2及びＮ+ 領域１６２の電圧ＶPI間の低電圧差で接合ゲートがバイアスされる。従って、Ｐ+ ゲート１７０は、電流の流れに対し低抵抗値Ｒonを呈する。第１の動作モードでは、半導体装置１００がＮ+ ソース１３０とＮ+ ドレイン１８０との間に電流を流す。第２の動作モードでは、半導体装置１００は電流を流さない。
【００２１】
図１を参照するに、第２の動作モードでは、負の制御電圧Ｖg2がＰ+ ゲート１７０に印加され、Ｐ+ ゲート１７０の下側の空乏領域が、Ｎ- ウェル１２０内のチャネル（図示せず）内に延在する。｜Ｖg2−ＶPI｜がピンチオフ電圧Ｖoff よりも大きくなるように、Ｐ+ ゲート１７０に印加される制御電圧Ｖg2が達成されると、チャネルがＰ+ ゲート１７０の下側で完全に空乏化され、Ｎ+ 領域１６２とＮ+ ドレイン１８０との間に電流が流れない。同様に、第２の動作モードでは、Ｎ+ ソース１３０とＮ+ ドレイン１８０との間に電流が流れない。
【００２２】
制御電圧Ｖg2がＰ+ ゲート１７０に印加され、｜Ｖg2−ＶPI｜＝０（これは第１の動作モードに相当する）になると、チャネルが開放し、多数キャリアの電流がＮ+ 領域１６２とＮ+ ドレイン１８０との間に流れうる。従って、Ｐ+ ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞Ｖ0ff の際にＮ+ ソース１３０とＮ+ ドレイン１８０との間に電流が殆ど或いは全く流れないようにする高実効抵抗値Ｒoff と、｜Ｖg2−ＶPI｜≒０の際に最大の電流が流れるようにする低実効抵抗値Ｒonとを有する可変抵抗と同等に機能しうる。
【００２３】
二重ゲート半導体装置１００には、Ｐ+ ゲート１７０（接合ゲート）における制御電圧Ｖg2をゲート１４０（ＭＯＳゲート）における電圧Ｖg1の関数としうる二重ゲートを有する装置を含めることができる。ＭＯＳゲート及び接合ゲートの双方を、図５を参照して説明する制御回路を用いることにより、同時に“オン”状態又は“オフ”状態に動的にバイアスすることができる。
【００２４】
第２の動作モードにおける高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０が高電圧を保つようにするとともに、ゲート１４０とＮ+ 領域１６０との間の電位をＭＯＳゲートの降伏電圧よりも小さくするように制限する。二重ゲート半導体装置１００の降伏電圧は、ＭＯＳゲート及びＰ+ ゲート１７０の合計の降伏電圧である為、Ｐ+ ゲート１７０の固有的に高い降伏電圧が二重ゲート半導体装置１００の降伏電圧を高くする。
【００２５】
制御電圧Ｖg2は制御回路を用いて調整でき、ピンチオフ電圧Ｖoff に依存させることができる。制御回路は、ＲＦ信号をゲート１４０からＰ+ ゲート１７０に供給させるように構成したキャパシタ（図示せず）を有することができる。このキャパシタは、ゲート１４０及びＰ+ ゲート１７０間の距離を制限させるために、ゲート１４０及びＰ+ ゲート１７０間で平行にした複数の積層金属層で構成しうる。
【００２６】
図２は、ＭＯＳゲートと、接合ゲートと、導電層を用いて互いに結合させた２つのＮ+ 領域とを有する二重ゲート半導体装置を示す例示的断面図である。この二重ゲート半導体装置２００は、当該技術分野で既知の半導体製造技術を用いて、ドーピングされたシリコン、ポリシリコン、金属及び絶縁層の領域及び層の双方又は何れか一方から形成しうる。
【００２７】
この二重ゲート半導体装置２００は、Ｐ- 基板１１０と、このＰ- 基板１１０内に形成されたＮ- ウェル１２０と、Ｎ+ ソース１３０と、ゲート１４０と、酸化物層１５０と、Ｎ+ 領域２６０と、Ｎ+ 領域２６２と、導電層２６５と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とを有する。導電層２６５は、ポリシリコン層とするか、金属層とするか、又は当該技術分野で既知の他の導電層とすることができる。図２に示すように、Ｎ+ 領域２６０及びＮ+ 領域２６２はＰ- 基板１１０の領域により互いに分離されており、Ｎ+ 領域２６２は殆どＮ- ウェル１２０内に配置されている。
【００２８】
ここでは二重ゲート半導体装置２００につき説明するに、電気信号、例えば、Ｖg1及び制御電圧Ｖg2をゲート１４０及びＰ+ ゲート１７０にそれぞれ与えることができる。電気信号は、当該技術分野で既知の半導体製造技術を用いてＮ+ ソース１３０、Ｎ+ 領域２６０、Ｎ+ 領域２６２及びＮ+ ドレイン１８０の各々の表面上に配置した追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、Ｎ+ ソース１３０、Ｎ+ 領域２６０、Ｎ+ 領域２６２及びＮ+ ドレイン１８０にも与えることができる。
【００２９】
二重ゲート半導体装置２００は、Ｐ- 基板１１０と、Ｎ- ウェル１２０と、Ｎ+ ソース１３０及びＮ+ 領域２６０と、ゲート１４０と、酸化物層１５０とより成るＮ型ＭＯＳＦＥＴを有している。この二重ゲート半導体装置２００は、Ｐ- 基板１１０と、Ｎ- ウェル１２０と、Ｎ+ 領域２６２と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とより成るＮチャネルＪＦＥＴをも有している。本例では、導電層２６５を用いてＮ+ 領域２６０とＮ+ 領域２６２とが互いに結合されている。
【００３０】
或いはまた、二重ゲート半導体装置２００が、Ｐチャネル接合ゲートを有するＰ型ＭＯＳゲート又はＰチャネル接合ゲートを有するＮ型ＭＯＳゲート又はＮチャネル接合ゲートを有するＰ型ＭＯＳゲートを具えるように、この二重ゲート半導体装置２００の素子を構成することができる。このような実施例では、ドーピングされたシリコンの領域及び層の双方又は何れか一方でその幾つかのドーピングを、当該技術分野で既知の半導体製造技術に応じて、互いに異ならせることができる。
【００３１】
二重ゲート半導体装置２００は、図１につき説明した２つの動作モードと同様に動作するものとみなすことができる。第１の動作モードは、
Ｖg1＞しきい値電圧Ｖthと、
｜Ｖg2−ＶPI｜≒０と
で表される。ここで、ＶPIはＮ+ 領域２６２における電圧である。この第１の動作モードでは、Ｖthよりも大きい電圧Ｖg1がゲート１４０に印加され、ＭＯＳゲートを“オン”状態とする。制御電圧Ｖg2はＰ+ ゲート１７０に印加される為、この制御電圧Ｖg2とＮ+ 領域２６２の電圧ＶPIとの間の低電位差により接合ゲートがバイアスされる。従って、Ｐ+ ゲート１７０は電流の流れに対し低抵抗値Ｒonを呈する。半導体装置２００は、第１の動作モードで、Ｎ+ ソース１３０及びＮ+ ドレイン１８０間に電流を流す。この半導体装置２００は、第２の動作モードでは、電流を流さない。
【００３２】
制御電圧Ｖg2がＰ+ ゲート１７０に印加され、｜Ｖg2−ＶPI｜≒０（これは第１の動作モードに相当する）になると、チャネルが開放し、多数キャリアの電流がＮ+ 領域２６２及びＮ+ ドレイン１８０間に流れうるようになる。従って、Ｐ+ ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞Ｖ0ff の際にＮ+ ソース１３０とＮ+ ドレイン１８０との間に電流が殆ど或いは全く流れないようにする高実効抵抗値Ｒoff と、｜Ｖg2−ＶPI｜≒０の際に最大の電流が流れるようにする低実効抵抗値Ｒonとを有する可変抵抗と同等に機能しうる。
【００３３】
二重ゲート半導体装置２００には、Ｐ+ ゲート１７０、すなわち、接合ゲートにおける制御電圧Ｖg2をゲート１４０における電圧Ｖg1の関数としうる二重ゲート装置を有する装置を含めることができる。ＭＯＳゲート及び接合ゲートは双方とも、図５につき説明する制御回路を用いて同時に“オン”状態又は“オフ”状態に動的にバイアスされるようにしうる。制御回路は、図１に説明したように、ＲＦ信号がゲート１４０からＰ+ ゲート１７０に供給させるように構成したキャパシタ（図示せず）を有することができる。
【００３４】
第２の動作モードにおける高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０が高電圧を保つようにするとともに、ゲート１４０とＮ+ 領域２６０との間の電位をＭＯＳゲートの降伏電圧よりも小さくするように制限する。二重ゲート半導体装置２００の降伏電圧は、ＭＯＳゲート及びＰ+ ゲート１７０の合計の降伏電圧である為、Ｐ+ ゲート１７０の固有的に高い降伏電圧が二重ゲート半導体装置２００の降伏電圧を高くする。
【００３５】
図３は、ＭＯＳゲートと、接合ゲートと、これらＭＯＳゲート及び接合ゲート間に配置された単一のＮ+ 領域とを有する二重ゲート半導体装置を示す例示的な断面図である。この二重ゲート半導体装置３００は、当該技術分野で既知の半導体製造技術を用いて、ドーピングされたシリコン、ポリシリコン、金属及び絶縁層の領域及び層の双方又は何れか一方から形成しうる。この二重ゲート半導体装置３００は、Ｐ- 基板１１０と、このＰ- 基板１１０内に形成されたＮ- ウェル１２０と、Ｎ+ ソース１３０と、ゲート１４０と、酸化物層１５０と、Ｎ+ 領域３６０と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とを有する。図３に示すように、Ｎ+ 領域３６０は、殆どＮ- ウェル１２０内に配置されている。
【００３６】
図１及び２につき説明したように、電気信号、例えば、Ｖg1及び制御電圧Ｖg2をゲート１４０及びＰ+ ゲート１７０にそれぞれ与えることができる。電気信号は、当該技術分野で既知の半導体製造技術を用いてＮ+ ソース１３０、Ｎ+ 領域３６０及びＮ+ ドレイン１８０の各々の表面上に配置した追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、Ｎ+ ソース１３０、Ｎ+ 領域３６０及びＮ+ ドレイン１８０にも与えることができる。
【００３７】
二重ゲート半導体装置３００は、Ｐ- 基板１１０と、ゲート１４０と、酸化物層１５０とより成るＮ型ＭＯＳゲートを有している。この二重ゲート半導体装置３００は、Ｐ- 基板１１０と、Ｎ- ウェル１２０と、Ｎ+ 領域３６２と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とより成るＮチャネルＪＦＥＴをも有している。本例では、Ｎ+ 領域３６０はＮチャネルＪＦＥＴソースであり、Ｎ型ＭＯＳゲート、すなわち、ゲート１４０及び酸化物層１５０を有するＮ型ＭＯＳゲートに衝合している（接している）。
【００３８】
二重ゲート半導体装置３００は、図１及び２につき説明した２つの動作モードと同様に動作するものとみなすことができる。第１の動作モードは、
Ｖg1＞しきい値電圧Ｖthと、
｜Ｖg2−ＶPI｜≒０と
で表される。ここで、ＶPIはＮ+ 領域３６０における電圧である。この第１の動作モードでは、Ｖthよりも大きい電圧Ｖg1がゲート１４０に印加され、ＭＯＳゲートを“オン”状態とする。制御電圧Ｖg2はＰ+ ゲート１７０に印加される為、この制御電圧Ｖg2とＮ+ 領域３６０の電圧ＶPIとの間の低電位差により接合ゲートがバイアスされる。従って、Ｐ+ ゲート１７０は電流の流れに対し低抵抗値Ｒonを呈する。半導体装置３００は、第１の動作モードで、Ｎ+ ソース１３０及びＮ+ ドレイン１８０間に電流を流す。この半導体装置３００は、第２の動作モードでは、電流を流さない。
【００３９】
制御電圧Ｖg2がＰ+ ゲート１７０に印加され、｜Ｖg2−ＶPI｜≒０（これは第１の動作モードに相当する）になると、チャネルが開放し、多数キャリアの電流がＮ+ 領域３６０及びＮ+ ドレイン１８０間に流れうるようになる。従って、Ｐ+ ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞Ｖ0ff の際にＮ+ ソース１３０とＮ+ ドレイン１８０との間に電流が殆ど或いは全く流れないようにする高実効抵抗値Ｒoff と、｜Ｖg2−ＶPI｜≒０の際に最大の電流が流れるようにする低実効抵抗値Ｒonとを有する可変抵抗と同等に機能するものとみなしうる。
【００４０】
図１及び２につき説明したように、二重ゲート半導体装置３００は、Ｐ+ ゲート１７０、すなわち、接合ゲートにおける制御電圧Ｖg2をゲート１４０における電圧Ｖg1の関数としうる二重ゲートを有する装置とみなすことができる。ＭＯＳゲート及び接合ゲートは双方とも、図５につき説明する制御回路を用いて同時に“オン”状態又は“オフ”状態に動的にバイアスされるようにしうる。制御回路は、図１に説明したように、ＲＦ信号をゲート１４０からＰ+ ゲート１７０に供給させるように構成したキャパシタ（図示せず）を有することができる。
【００４１】
第２の動作モードにおける高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０が高電圧を保つようにするとともに、ゲート１４０とＮ+ 領域３６０との間の電位をＭＯＳゲートの降伏電圧よりも小さくするように制限する。二重ゲート半導体装置３００の降伏電圧は、ＭＯＳゲート及びＰ+ ゲート１７０の合計の降伏電圧である為、Ｐ+ ゲート１７０の固有的に高い降伏電圧が二重ゲート半導体装置３００の降伏電圧を高くする。
【００４２】
図４は、第２の動作モードでの図３の二重ゲート半導体装置３００の例示的な断面図を示す。第２の動作モードでの二重ゲート半導体装置３００のここでの説明は、図１及び２につきそれぞれ説明した二重ゲート半導体装置１００及び２００の第２の動作モードにも同様に適用される。
【００４３】
第２の動作モードでは、ゲート１４０に印加される電圧Ｖg1はしきい値電圧Ｖthよりも低く、ＭＯＳゲートは“オフ”状態となる。制御電圧Ｖg2はＰ+ ゲート１７０に印加される為、接合ゲートは、Ｖg2とＮ+ 領域３６０の電圧ＶPIとの間の高電位差を用いることによりピンチオフ電圧Ｖoff の付近にバイアスされる。従ってＰ+ ゲート１７０は、図４に示すドリフト領域４２０のようなドリフト領域中の電流の流れに対し高実効抵抗値Ｒoff を呈する。この高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０の下側及び周囲に延在する空乏領域、例えば、図４に示す空乏領域４１０から得られる。
【００４４】
第２の動作モードにおける高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０が高電圧を保つようにするとともに、ゲート１４０における電圧振幅をＭＯＳゲートの降伏電圧よりも小さくするように制限する。この第２の動作モードは、ゲート１４０を降伏電圧よりも大きな電圧から有効に保護する。二重ゲート半導体装置３００の降伏電圧は、ＭＯＳゲート及びＰ+ ゲート１７０の合計の降伏電圧である為、Ｐ+ ゲート１７０の固有的に高い降伏電圧が二重ゲート半導体装置３００の降伏電圧を高くする。
【００４５】
図５は、図１及び２の二重ゲート半導体装置３００の例示的な断面図を示す。回路５００は、ＮチャネルＪＦＥＴ５１０と、ＮチャネルＭＯＳＦＥＴ５２０と、制御回路５３０とを有する。制御回路５３０は、ＮチャネルＭＯＳＦＥＴ５２０の電圧Ｖg1の関数としうる制御電圧Ｖg2をＮチャネルＪＦＥＴ５１０のゲートに与える。この制御回路５３０は、ＮチャネルＭＯＳＦＥＴ５２０及びＮチャネルＪＦＥＴ５１０の双方を同時に“オン”状態又は“オフ”状態に動的にバイアスする機能を有する。この制御回路５３０は、ＲＦ信号をＮチャネルＭＯＳＦＥＴのゲートからＮチャネルＪＦＥＴのゲートに供給しうるキャパシタとしうる。
【００４６】
制御回路５３０は、ＮチャネルＭＯＳＦＥＴが“オフ”状態（すなわち、Ｖg1＜Ｖth）にある際に実効抵抗値Ｒoff が最大値となるようにＮチャネルＪＦＥＴ５１０をバイアスする制御電圧Ｖg2を生じる。この制御電圧Ｖg2は代表的に、ＮチャネルＪＦＥＴ５１０をピンチオフ電圧Ｖoff の付近にバイアスする。ＮチャネルＭＯＳＦＥＴ５２０が“オン”状態（すなわち、Ｖg1＞Ｖth）にあると、制御回路５３０は、実効抵抗値Ｒonが最小値となり、電流の流れが最大となるようにＮチャネルＪＦＥＴ５１０をバイアスする制御電圧Ｖg2を生じる。ＲonからＲoff への実効抵抗値の変化の範囲を大きくすることにより、ＮチャネルＪＦＥＴ５１０のドレインにおける電圧の可動域を大きくするとともに、図１及び２につき説明した二重ゲート半導体装置に対する電力性能を対応して高める。図１及び２につき説明した二重ゲート半導体装置は、回路５００に類似する回路であって、ＮチャネルＪＦＥＴ５１０の代わりにＰチャネル接合ゲート（図示せず）を用い、ＮチャネルＭＯＳＦＥＴ５２０の代わりにＰチャネルＭＯＳゲート（図示せず）を用いた回路で表すこともできる。
【００４７】
図６は、本発明の他の実施例による二重ゲート半導体装置の断面図を示す。本例では、図１〜４につき説明した実施例よりも空間密度を高くした構成で二重ゲート半導体装置６００を形成しうる。図６に示すように、二重ゲート半導体装置６００は、図１〜４につき説明したＮ+ 領域１６０、Ｎ+ 領域１６２、Ｎ+ 領域２６０、Ｎ+ 領域２６２及びＮ+ 領域３６０のようなＮ+ 領域を有していない。従って、二重ゲート半導体装置６００は、ＭＯＳゲートと接合ゲートとの間にＮ+ 領域を共通注入することなく、形成される。二重ゲート半導体装置６００の動作原理は、図４につき説明した第２の動作モードの説明を含んで図１〜３につき説明した二重ゲート半導体装置１００、２００及び３００の動作原理に類似している。
【００４８】
二重ゲート半導体装置６００は、当該技術分野で既知の半導体製造技術を用いて、ドーピングされたシリコン、ポリシリコン、金属及び絶縁層の領域及び層の双方又は何れか一方から形成しうる。この二重ゲート半導体装置６００は、Ｐ- 基板１１０と、このＰ- 基板１１０内に形成されたＮ- ウェル１２０と、Ｎ+ ソース１３０と、ゲート１４０と、酸化物層１５０と、Ｐ+ ゲート１７０と、Ｎ+ ドレイン１８０とを有する。
【００４９】
電気信号、例えばＶg1及び制御電圧Ｖg2をゲート１４０及びＰ+ ゲート１７０にそれぞれ与えることができる。電気信号は、当該技術分野で既知の半導体製造技術を用いてＮ+ ソース１３０及びＮ+ ドレイン１８０の各々の表面上に配置した追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、Ｎ+ ソース１３０及びＮ+ ドレイン１８０にも与えることができる。
【００５０】
二重ゲート半導体装置６００は、図１〜４につき説明した２つの動作モードと同様に動作するものとみなすことができる。第１の動作モードでは、Ｎ+ ソース１３０及びＮ+ ドレイン１８０間に電流が流れる。第２の動作モードでは、電流が流れない。第１の動作モードでは、しきい値電圧Ｖth（図示せず）よりも大きな電圧Ｖg1がゲート１４０に印加される。制御電圧Ｖg2はＰ+ ゲート１７０に印加される為、電流の流れに対し低実効抵抗値Ｒonが得られる。
【００５１】
第２の動作モードでは、ゲート１４０に印加される電圧Ｖg1がしきい値電圧Ｖthよりも低くなり、制御電圧Ｖg2がＰ+ ゲート１７０に印加され、従って、電流の流れに対し低実効抵抗値Ｒonが得られる。この高実効抵抗値Ｒoff は、Ｐ+ ゲート１７０の下側及び周囲に延在する、図４につき説明した空乏領域４１０に類似する空乏領域から得られる。
【００５２】
上述した実施例は本発明の例示である。これらの実施例は図面を参照して説明したが、上述した方法又は特定の素子に対する種々の変更が可能であること、当業者にとって明らかである。本発明の技術に基づくとともにこれらの技術を進歩させるこのような変更は全て、本発明の精神及び範囲内のものである。従って、上述した説明及び図面は本発明をこれらに限定するものではない。
【図１】
2011512042.tif 000003
【図２】
2011512042.tif 000004
【図３】
2011512042.tif 000005
【図４】
2011512042.tif 000006
【図５】
2011512042.tif 000007
【図６】
2011512042.tif 000008
【手続補正書】
【提出日】平成23年2月3日(2011.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板内に第１のドーパントを有するウェル領域を規定するステップと、
前記基板内であり、前記ウェル領域の外側に第２のドーパントを有するソース領域を、且つ、前記基板内であり、前記ウェル領域内に前記第２のドーパントを有するドレイン領域を規定するステップと、
前記基板内であり、前記ウェル領域内に第３のドーパントを有する第１のゲート領域を規定するステップと、
前記ソース領域と前記ウェル領域との間の前記基板上に誘電層を形成するステップと、
前記基板内であり、前記誘電層と前記第１のゲート領域との間であり、且つ前記ウェル領域内に前記第２のドーパントを有する第１のドープ領域を規定するステップと、
前記基板内であり、前記ウェル領域の外側であり、且つ前記誘電層と前記第１のドープ領域との間に前記第２のドーパントを有する第２のドープ領域を規定するステップと、
前記誘電層上に第１の導電層を形成するステップと、
前記基板上であり、前記第１及び第２のドープ領域との双方を接触させる第２の導電層を形成するステップと
を含む方法。
【請求項２】
請求項１に記載の方法において、前記第１及び第２のドーパントは同じである方法。
【請求項３】
請求項１に記載の方法において、前記第１の導電層と前記第１のゲート領域との間を結合し、前記第１の導電層に印加されたバイアスの関数として前記第１のゲート領域をバイアスするように構成される制御回路を形成するステップを更に含む方法。
【請求項４】
請求項３に記載の方法において、前記制御回路を形成するステップは、キャパシタを形成するステップを含む方法。
【請求項５】
請求項４に記載の方法において、前記キャパシタを形成するステップは、複数の積層金属層を形成するステップを含む方法。
【請求項６】
基板と、
前記基板内に規定されたウェル領域と、
前記基板内であり、前記ウェル領域の外側に規定されたソース領域と、
前記基板内であり、前記ウェル領域内に規定されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記基板上であり、前記ウェル領域の外側に配置されたＭＯＳゲートと、
前記基板内であり、前記ウェル領域内であり、且つ前記ドレイン領域と前記ＭＯＳゲートとの間に規定された接合ゲートと、
前記ＭＯＳゲートと前記接合ゲートとを結合する制御回路と
を備える二重ゲート半導体装置を提供するステップと、
ゲート閾値電圧よりも大きな第１の電圧を前記ＭＯＳゲートに印加し、且つ前記第１の電圧に依存する第２の電圧を前記接合ゲートに印加することと、前記ゲート閾値電圧よりも小さい第３の電圧を前記ＭＯＳゲートに印加し、且つ前記第３の電圧に依存する第４の電圧を前記接合ゲートに印加することとを切り替えるステップと
を含む方法。
【請求項７】
請求項６に記載の方法において、前記第１の電圧を前記ＭＯＳゲートに印加することと、前記第３の電圧を前記ＭＯＳゲートに印加することとを切り替える前記ステップは、無線周波数信号を印加するステップを含む方法。
【請求項８】
基板と、
前記基板内に規定されたウェル領域と、
前記基板内であり、前記ウェル領域の外側に規定されたソース領域と、
前記基板内であり、前記ウェル領域内に規定されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記基板上であり、前記ウェル領域の外側に配置されたＭＯＳゲートと、
前記ＭＯＳゲートに容量的に結合された接合ゲートであって、前記基板内であり、前記ウェル領域内であり、且つ前記ドレイン領域と前記ＭＯＳゲートとの間に規定された接合ゲートと、
を備える二重ゲート半導体装置を提供するステップと、
前記ＭＯＳゲートと前記接合ゲートとの双方に無線周波数信号を印加するステップと
を含む方法。
【請求項９】
基板と、
前記基板内に規定されたソース領域と、
前記基板上であり、前記ソース領域に隣接する前記基板内に規定されたチャネル領域の上方に配置された誘電層と、前記誘電層上に配置された導電ゲート層とを含む第１のゲートと、
前記基板内に規定されたウェル領域であって、当該ウェル領域内に規定されたドレイン領域と、前記ドレイン領域と前記第１のゲートとの間の前記ウェル領域内に規定された第２のゲートとを含むウェル領域と、
前記チャネル領域と前記ウェル領域との間の導電路であって、前記ウェル領域内の第１のドープ領域と、前記ウェル領域の外側であり、前記チャネル領域に隣接する第２のドープ領域と、前記基板上であり、前記第１及び第２のドープ領域の双方に接触して配置された導電層とを有する導電路と
を備える装置。
【請求項１０】
請求項９に記載の装置において、前記第１のゲートと前記第２のゲートとの間を結合し、前記第１のゲートに印加されたバイアスの関数として前記第２のゲートをバイアスするように構成される制御回路を更に備える装置。
【請求項１１】
請求項９に記載の装置において、前記基板はＰドーパントを有し、前記ソース及びドレイン領域の双方はＮドーパントを有し、前記ウェル領域はＮドーパントを有し、前記第２のゲートはＰドーパントを有する装置。
【請求項１２】
請求項１０に記載の装置において、前記制御回路はキャパシタを有する装置。
【請求項１３】
請求項９に記載の装置において、前記導電層はポリシリコンを含んでいる装置。
【請求項１４】
請求項９に記載の装置において、前記導電層は金属を含んでいる装置。
【請求項１５】
基板と、
前記基板内に規定されたソース領域と、
前記基板上であり、前記ソース領域に隣接する前記基板内に規定されたチャネル領域の上方に配置された誘電層と、前記誘電層上に配置された導電ゲート層とを含む第１のゲートと、
前記基板内に規定されたウェル領域であって、当該ウェル領域内に規定されたドレイン領域と、前記ドレイン領域と前記第１のゲートとの間の前記ウェル領域内に規定された第２のゲートとを含むウェル領域と、
前記チャネル領域と前記ウェル領域との間の導電路と、
前記第１のゲートと前記第２のゲートとの間に動作可能なように接続され、前記第１のゲートからの無線周波数信号を前記第２のゲートに供給するように構成される制御回路と
を備える装置。
【請求項１６】
請求項１５に記載の装置において、前記制御回路はキャパシタを有する装置。
【請求項１７】
請求項１５に記載の装置において、前記導電路は、前記ウェル領域内の第１のドープ領域と、前記ウェル領域の外側であり、前記チャネル領域及び前記第１のドープ領域に隣接する第２のドープ領域とを有する装置。
【請求項１８】
請求項１５に記載の装置において、前記導電路は、前記チャネル領域に隣接する前記ウェル領域内の第１のドープ領域を有する装置。
【請求項１９】
請求項１５に記載の装置において、前記導電路は、前記チャネル領域に隣接するウェル領域を有する装置。
【請求項２０】
請求項１５に記載の装置において、前記基板はＰドーパントを有し、前記ソース及びドレイン領域の双方はＮドーパントを有し、前記ウェル領域はＮドーパントを有し、前記第２のゲートはＰドーパントを有する装置。
【国際調査報告】
2011512042.tif 000009