(57)【要約】  メモリ・セル（１０１）の内容を検知するための検知回路（１００）であって、メモリ・セル（１０１）の内容を指示する信号がセンス・ノード（１０３）に提供可能になるように、メモリ・セル（１０１）に接続可能なセンス・ノード（１０３）を備える検知回路が提供される。検知回路（１００）はさらに、第１の入力、第２の入力、および出力を有する論理ゲート（１０２）を備え、基準信号（１０５）は第１の入力に提供可能であり、センス・ノード（１０３）は第２の入力に結合される。検知回路（１００）はさらに、メモリ・セル（１０１）の内容を検知している間、センス・ノード（１０３）における電位が決定を行うために使用されるように、論理ゲート（１０２）の出力を論理ゲート（１０２）の第２の入力に結合するためのフィードバック・ループ（１０４）を備えるが、結果が得られた後、メモリおよび検知増幅器の組合せは、結果が無制限に保持されるよう、および静電流が引き続き流れることがないように構成される。
2011529242.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・セル（１０１）の内容を検知するための検知回路であって（１００）、
前記メモリ・セル（１０１）の前記内容を指示する信号がセンス・ノード（１０３）において使用可能にされるように、前記メモリ・セル（１０１）に接続可能なセンス・ノード（１０３）と、
第１の入力、第２の入力、および出力を有する論理ゲート（１０２）であって、基準信号（１０５）が前記第１の入力に提供可能であり、前記センス・ノード（１０３）が前記第２の入力に結合される論理ゲートと、
前記メモリ・セル（１０１）の前記内容を検知している間、前記センス・ノード（１０３）における電位が一定値に保持されるように、前記論理ゲート（１０２）の出力を前記論理ゲート（１０２）の前記第２の入力に結合するためのフィードバック・ループ（１０４）と、を備える検知回路（１００）。
【請求項２】
前記フィードバック・ループ（１０４）は、前記論理ゲート（１０２）の出力において提供される信号により切り替え可能なスイッチ（２０４ａ）を備える請求項１に記載の検知回路（１００）。
【請求項３】
前記論理ゲート（１０２）が前記メモリ・セル（１０１）から切断可能であるように、前記論理ゲート（１０２）の前記出力において提供される信号に依存する信号を、前記メモリ・セル（１０１）と前記センス・ノード（１０３）間の接続に結合する第２のフィードバック・ループ（２０８）をさらに備える請求項１に記載の検知回路（１００）。
【請求項４】
前記第２のフィードバック・ループ（２０８）は、前記論理ゲート（１０２）の前記出力において提供される前記信号に依存する前記信号によって切り替え可能なスイッチ（２０８ａ）を備える請求項３に記載の検知回路（１００）。
【請求項５】
前記論理ゲート（１０２）は、ＮＯＲゲートを備える請求項１に記載の検知回路（１００）。
【請求項６】
前記第２の論理ゲート（２１１）を備え、前記論理ゲート（１０２）の前記出力は前記第２の論理ゲート（２１１）の入力に接続される請求項１に記載の検知回路（１００）。
【請求項７】
前記基準信号（１０５）は、前記メモリ・セル（１０１）の前記内容が検知される時間間隔を制御するクロック信号である請求項１に記載の検知回路（１００）。
【請求項８】
前記検知された信号を増幅するための検知増幅器として適応された請求項１に記載の検知回路（１００）。
【請求項９】
カスコード増幅器として適応された請求項１に記載の検知回路（１００）。
【請求項１０】
前記論理ゲート（１０２）の前記出力を前記センス・ノード（１０３）と供給電圧（ＶＤＤ）間の接続と結合する第３のフィードバック・ループ（２０９）をさらに備える請求項１に記載の検知回路（１００）。
【請求項１１】
前記第３のフィードバック・ループ（２０９）は、前記論理ゲート（１０２）の前記出力において提供される信号により切り替え可能なスイッチ（２０９ａ）を備える請求項１０に記載の検知回路。
【請求項１２】
メモリ・セル（１０１）の内容を検知する方法であって、
前記メモリ・セルの前記内容を指示する信号をセンス・ノード（１０３）に提供することと、
基準信号（１０５）を論理ゲート（１０２）の第１の入力に提供することと、
センス・ノード（１０３）を前記論理ゲート（１０２）の第２の入力に結合することと、
前記メモリ・セル（１０１）の前記内容を検知している間、前記センス・ノード（１０３）における電位が一定値に保持されるように、前記論理ゲート（１０２）の出力を前記論理ゲート（１０２）の前記第２の入力に結合することと、を備える方法。
【請求項１３】
前記メモリ・セル（１０１）の前記内容を検知する前に、前記センス・ノード（１０３）を電気的にプリチャージすることをさらに備える請求項１２に記載の方法。
【請求項１４】
メモリ・セル（１０１）の内容を検知するコンピュータ・プログラムが格納されるコンピュータ可読媒体であって、コンピュータ・プログラムは、プロセッサによって実行されるとき、請求項１２に記載の方法を実施または制御するように適応されるコンピュータ可読媒体。
【請求項１５】
メモリ・セル（１０１）の内容を検知するプログラム要素であって、プロセッサによって実行されるとき、請求項１２に記載の方法を実施または制御するように適応されるプログラム要素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・セルの内容を検知するための検知回路に関する。
【０００２】
その他に、本発明は、特に半導体メモリ・セルの、メモリ・セルの内容を検知する方法に関する。
【０００３】
さらに、本発明は、プログラム要素に関する。
【０００４】
さらになお、本発明は、コンピュータ可読媒体に関する。
【背景技術】
【０００５】
検知回路は、メモリ・セルの内容を検知するために使用されることがある。特に、そのような回路は、低電力の不揮発性メモリの内容を検知するために使用されることがある。
【０００６】
メモリ・セル、特に不揮発性メモリ素子は、たとえばＭＯＳトランジスタゲートの電荷蓄積を使用して、論理値「１」または「０」の存在を指示する。これらの２つの状態の区別は、供給電圧に接続されているときに、メモリ・トランジスタを通過する電流を観察することによって検知されてもよい。電流の大きさは、メモリ・トランジスタの有極ゲートに蓄積された電荷によって決まる。時間および使用の経過に伴って、各状態について観察された電流は、２つの状態の間の電流の差が相互により近づくように変化することがある。したがって、メモリ・セルの内容は、たとえば検知増幅器などの、検知回路によって検知されてもよい。
【０００７】
そのような検知増幅器は、所与のメモリビット、すなわち有極ゲートを持つトランジスタが、ワード線およびビット線などを意味するアドレス選択論理を用いて接続されるとき、論理値「１」または「０」の決定を行う。メモリ・セルに格納されている論理値の検知は、電圧が印加されるときの電流を観察することにより行われるので、検知回路の電源から測定可能な電力ドレインがある。検知回路が適正に管理されない場合、ドレインは、格納されている値の相違が検知されなくなるような、定電力ドレインとなることもある。
【０００８】
米国特許出願公開第２００２／０１５２３６５  Ａ１号は、データを格納するためのメモリ・セルを有するメモリ素子を開示する。説明されるメモリ素子は、メモリ・セルの内容の識別に応答してメモリ・セルを経由する既存の電流フローが読み取られることを防ぐ電流スイッチオフ・デバイスが備えられていること、および／またはメモリ・セルが読み取られる前にプリチャージされるべきメモリ・セル内のノードを部分的に再度放電する放電デバイスが備えられていることによって区別される。
【０００９】
しかし、メモリ・セルの内容を検知している間、格納されている値の間の相違が適正に検知されない事態が発生する可能性も依然としてある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、メモリ・セルに格納されている異なる値を適正に検知できるようにする、メモリ・セルの内容を検知するための検知システムを提供することである。
【課題を解決するための手段】
【００１１】
上記で定義される目的を達成するため、独立クレームによれば、メモリ・セルの内容を検知するための検知回路、メモリ・セルの内容を検知する方法、プログラム要素、およびコンピュータ可読媒体が提供される。
【００１２】
本発明の例示の実施形態によれば、メモリ・セルの内容を検知するための検知回路が提供され、検知回路は、メモリ・セルの内容を指示する信号がセンス・ノードに提供可能になるように、メモリ・セルに接続可能なセンス・ノードを備える。検知回路はさらに、第１の入力、第２の入力、および入力において提供された信号の論理演算の結果が提供されうる出力を有する論理ゲートを備え、基準信号は第１の入力に提供可能であり、センス・ノードは第２の入力に結合される。検知回路はさらに、メモリ・セルの内容を検知している間、センス・ノードにおける電位または電圧が一定値に保持されるように、論理ゲートの出力を論理ゲートの第２の入力に直接または間接的に結合するためのフィードバック・ループを備える。好ましくは、フィードバック・ループは、デジタル・フィードバック・ループであってもよい。フィードバックは、センス・ノードが論理値「１」または「０」のいずれかを指示するように決定されているとき、論理値が静的ラッチ配列に保持されている間電流フローが生じないように、論理状態がフィードバックされてセンス・ノード構成を切り替えるように提供されてもよい。
【００１３】
本発明のもう１つの例示の実施形態によれば、メモリ・セルの内容を検知する方法が提供され、方法は、メモリ・セルの内容を指示する信号をセンス・ノードに提供することと、基準信号を論理ゲートの第１の入力に提供することと、センス・ノードを論理ゲートの第２の入力に結合することと、メモリ・セルの内容を検知している間、センス・ノードにおける電位が一定の値に保持されるように、論理ゲートの出力を論理ゲートの第２の入力に結合することとを備える。好ましくは、フィードバック・ループは、デジタル・フィードバック・ループであってもよい。フィードバックは、センス・ノードが論理値「１」または「０」のいずれかを指示するように決定されているとき、論理値が静的ラッチ配列に保持されている間電流フローが生じないように、論理状態がフィードバックされてセンス・ノード構成を切り替えるように提供されてもよい。
【００１４】
本発明のさらにもう１つの例示の実施形態によれば、プログラム要素（たとえば、ソースコードまたは実行可能コードのソフトウェア・ルーチン）が提供され、プログラム要素は、プロセッサによって実行されるとき、前述の特徴を有する検知の方法を制御または実施するように適応される。
【００１５】
本発明のさらにまたもう１つの例示の実施形態によれば、コンピュータ可読媒体（たとえば、ＣＤ、ＤＶＤ、ＵＳＢスティック、フロッピー（登録商標）ディスク、またはハードディスク）が提供され、コンピュータ可読媒体には、プロセッサによって実行されるとき、前述の特徴を有する検知の方法を制御または実施するように適応されるコンピュータ・プログラムが格納される。
【００１６】
本発明の実施形態により実行されうるメモリ・セルの内容を検知することは、ソフトウェアであるコンピュータ・プログラムによって、またはハードウェアである１つまたは複数の特殊電子最適化回路を使用することによって、もしくはソフトウェア・コンポーネントおよびハードウェア・コンポーネントを用いる混成形態において実現されてもよい。
【００１７】
本発明の１つの実施形態によれば、メモリ・セルの論理状態を検知している間、電流フローを減少または最小化することが可能であってもよく、さらに、決定が行われてしまうと電流が引き続き流れうるいかなる可能性も抑制または除去することが可能であってもよい。１つまたは複数の追加のフィードバック・ループは、メモリ・セルの内容に関する論理ゲートの決定が行われてしまうと、決定されたデータ値、すなわち電位を一定の値に保持するように、センス・ノードおよび論理ゲートがラッチとして構成されてもよいように、検知回路に追加されてもよい。さらに、センス・ノードをラッチする動作は、すべての電流が流れることを阻止するような方法で実行されてもよい。したがって、メモリ・セルひいては全メモリ・アレイは、いったん読み取られると、さらに電流の流れを生じることなくその状態のままであってもよい。
【００１８】
後段において、検知回路のさらなる例示の実施形態が説明される。しかし、それらの実施形態はまた、方法、プログラム要素、およびコンピュータ可読媒体に適用する。
【００１９】
フィードバック・ループは、スイッチを備えることができる。これは、トランジスタ、特にＦＥＴであってもよい。好ましくは、トランジスタのゲートは、論理ゲートの出力に結合されてもよい。したがって、トランジスタは、論理ゲートの出力信号に応じてオフおよびオンに切り替えられてもよい。このように、センス・ノードの状態をラッチするコンテキストにおいて、一定の電位にセンス・ノードを保持することが可能である。
【００２０】
検知回路はさらに、論理ゲートがメモリ・セルから切断可能であるように、論理ゲートの出力をメモリ・セルとセンス・ノード間の接続に結合する第２のフィードバック・ループを備えることができる。このフィードバック・ループは、論理ゲートが、メモリ・セルの内容に関して決定を行う間、いかなる重大な短絡回路電流を受けることもないという利点をもたらす。論理ゲートは、論理ゲートの明確な決定の可能性、したがって短絡回路電流の短期または最小時間をもたらす見込みの高い電圧にセンス・ノードが到達したときに、使用可能にされてもよい。
【００２１】
第２のフィードバック・ループは、スイッチを備えることができる。このスイッチは、トランジスタ、特にＦＥＴであってもよい。トランジスタのゲートは、論理ゲートの出力に結合されてもよいか、またはさらに正確に言えば、論理ゲートの出力信号に依存して、センス・ノードひいては論理ゲートがメモリ・セルから切断されうるように、論理ゲートの出力において提供される信号から派生されうる信号によって制御されてもよい。
【００２２】
論理ゲートは、ＮＯＲ（否定論理和：Ｎｏｔ−ＯＲ）ゲートを備えることができる。論理ゲートはまた、もう１つの論理ゲート、またはたとえばＮＡＮＤ（否定論理積：Ｎｏｔ−ＡＮＤ）ゲートのようなさまざまな他の論理ゲートの組み合わせを備えることができる。
【００２３】
論理ゲートの出力は、第２の論理ゲートの入力に接続されてもよい。この第２の論理ゲートは、たとえば標準的な論理関数のようないくつかの論理関数に使用されてもよい。
【００２４】
基準信号は、メモリ・セルの内容が検知される時間間隔を制御し、メモリ・セルの内容が検知されない時間間隔を制御するクロック信号であってもよい。内容は、クロック信号の低または高の信号中に検知されてもよい。クロック信号は、メモリ制御ユニットまたはユーザによって供給されてもよい。
【００２５】
検知回路は、検知された信号を増幅するための検知増幅器として適応されてもよい。したがって、メモリ・セルの内容は、検知されるだけでなく、出力される前に増幅される。そのような検知増幅器は、所与のメモリビット、すなわち有極ゲートを持つトランジスタがアドレス選択論理を用いて接続されるとき、論理値「１」または「０」の決定を行い、これはワード線およびビット線などを意味する。メモリ・セルに格納されている論理値の検知は、電圧が印加されるときの電流を観察することにより行われるので、検知回路の供給から測定可能な電力ドレインがある。検知ゲートをトライステート・モードに保持するか、またはその電力供給を除去することによって、センス・ノードは、論理値「１」または「０」のいずれかを指示する電位へとドリフトすることを許される。論理ゲートがトライステートまたはその他のブロッキングを伴うことなく常時センス・ノードに接続されるべきであった場合、入力が電源電圧の２分の１の範囲にある時点においてＣＭＯＳゲートを経由する短絡海路電流があることになろう。
【００２６】
検知回路はさらに、カスコード増幅器として適応されてもよい。そのために、検知回路は、カスコード・トランジスタを備えることができる。カスコード増幅器は、たとえば電流バッファが後に続く相互コンダクタンス増幅器から成る２段増幅器である。カスコード増幅器は、１つのトランジスタがエミッタまたはソースとして動作し、もう１つのトランジスタがベースまたはゲートとして動作している、２つのトランジスタで構成されてもよい。メモリ・セル周辺のカスコード構成の共通ゲート部分は、共通ゲート・トランジスタのソースおよびその厳重に制御されたゲート・バイアスを用いてメモリ・セルの電圧を設定するため、およびメモリによって引き込まれた電流がメモリ・セル内の電流と比較されうるドレインにおいて高インピーダンス出力を有するためにある。
【００２７】
検知回路はさらに、論理ゲートの出力をセンス・ノードと供給電圧間の接続に直接または間接的に結合する第３のフィードバック・ループを備えることができる。それにより、センス・ノードおよび論理ゲートはラッチされ、センス・ノードの電位は、論理ゲートの出力に依存する正の供給電圧に参照された一定の値で保持されてもよい。
【００２８】
第３のフィードバック・ループは、スイッチを備えることができる。このスイッチは、トランジスタ、特にＦＥＴであってもよい。トランジスタのゲートは、論理ゲートの出力に応じてトランジスタがオフおよびオンに切り替えられうるように、論理ゲートの出力に結合されてもよい。
【００２９】
後段において、検知の方法のさらなる例示の実施形態が説明される。しかし、それらの実施形態はまた、検知回路、プログラム要素、およびコンピュータ可読媒体にも適用する。
【００３０】
本方法はさらに、メモリ・セルの内容を検知する前に、センス・ノードをプリチャージすることを備えることができる。電荷がセンス・ノードに負荷された後、検知回路は動作する準備が整う。
【００３１】
メモリ・セルは、コンピュータ・データ・ストレージのビルディング・ブロックであってもよく、半導体技術において製造されてもよい。メモリ・セルは、大規模アレイに配列されてもよく、大容量ストレージ・デバイスとして使用されてもよい。本発明の実施形態は、揮発性メモリ・セルおよび不揮発性メモリ・セルのいずれでも動作することができる。
【００３２】
本発明の上記で定義された態様およびさらなる態様は、後段において説明される実施形態の例から明らかであり、実施形態のそれらの例を参照して説明される。
【００３３】
本発明は、これ以降、実施形態の例を参照してさらに詳細に説明されるが、本発明はこれらの例に限定されることはない。
【図面の簡単な説明】
【００３４】
【図１】本発明の例示の実施形態によるメモリ・セルの内容を検知するための検知回路を示す図である。
【図２】本発明のもう１つの例示の実施形態によるメモリ・セルの内容を検知するための検知回路を示す図である。
【図３ａ】本発明の例示の実施形態によるメモリ・セルの内容を検知する第１のステップにおける等価の回路を示す図である。
【図３ｂ】本発明の例示の実施形態によるメモリ・セルの内容を検知する第２のステップにおける等価の回路を示す図である。
【図３ｃ】本発明の例示の実施形態によるメモリ・セルの内容を検知する第３のステップにおける等価の回路を示す図である。
【図３ｄ】本発明の例示の実施形態によるメモリ・セルの内容を検知する第３のステップにおける等価の回路を示す図である。
【図４】メモリ・セルの内容を検知するための標準的な検知回路を示す図である。
【発明を実施するための形態】
【００３５】
図面における図解は概略的なものである。異なる図面において、類似または同一の要素には、同じ参照番号があてられている。
【００３６】
図４は、標準的な検知回路、すなわち検知増幅器を示す。検知回路４００は、３つのトランジスタ４１１、４１２、および４１３を備えるメモリ・セル４０１を備える。検知回路４００はさらに、２つのトランジスタ４２１、４２２を備えるカスコード回路４２０を備える。トランジスタ４２１、４２２は、直列で結合され、ｎチャネルのカスコード・トランジスタ４２２のソースは、メモリ・セル４１０のトランジスタ４１１のドレインに結合される。
【００３７】
メモリ・セル４１０の値を検知するため、カスコード・トランジスタ４２２のドレインを流れる電流が検知される。カスコード回路４２０は、バイアスをかけられ、トランジスタ４２２のバイアス電圧は、メモリ・セル、ひいては電流フローのドレイン電圧を設定する。この値は、メモリ・アレイのすべての検知増幅器に共通のバイアスをかけられた発電器から制御される。回路により、メモリ・セル４１０のドレイン電圧を、データ値の決定ごとに反復可能な値に設定することが可能である。
【００３８】
高インピーダンス・ノード４４０は、正の供給にプリチャージされ、複数のトランジスタ４３１、４３２、および４３４によって正の供給からの基準電流源で設定される。検知回路はさらに、通常はインバータである増幅器セル４５０を備える。電流がメモリ・セル４１０に流れる場合、メモリ電流がごくわずかであれば、高インピーダンス・ノード４４０またはテスト・ノードは引き続き高いままである。メモリ・セル４１０内の電流が、基準電流よりも大きい場合、テスト・ノード４４０は低くなる。テスト・ノード４４０が低くなる場合、セル４１０が何らかの方法で使用不可になるまで存在する基準電流と等しい残りの電流ドレインがある。これは、追加のトランジスタ４３５によって行われてもよく、メモリ・セルを使用不可にするために設定されてもよい。
【００３９】
また、テスト・ノード４４０の電圧を検知するために使用される増幅器セル４５０を経由する一部の電流フローもある。インバータ４５０入力は、供給電圧の半分近くの領域を通過するので、インバータ４５０を経由する電流があることになり、それはテスト・ノード４４０の電圧変化が緩慢である場合、重大となりうることも、多大な継続期間を有することもある。メモリ・セル４１０が引き続き高いままである場合、メモリ・セル４１０が新しければ、ほんのわずかな電流ドレインがあることもある。メモリ・セルがその耐用期間の終わりに近づいている場合、基準電流よりは小さいが、微少の電流フローがあることもある。検知回路は、標準の純粋な論理関数で動作する追加のインバータ４６０を備える。
【００４０】
図１は、本発明の実施形態の概略図である。この検知回路１００は、２つの入力および１つの出力を持つ論理ゲート１０２を備える。第１の入力は、基準信号１０５に結合される。これは、たとえば、クロック発生ユニット（図示されず）によって供給されるクロック信号であってもよい。第２の入力は、メモリ・セル１０１に接続される検知ノード１０３に結合される。論理ゲート１０２は、メモリ・セル１０１に格納された情報を指示する論理バイナリ値を基準信号１０５と比較し、論理ゲート１０２によって提供される論理関数に従って、それらの両信号に応じて出力を生成する。検知回路１００はさらに、論理ゲート１０２の出力を第２の入力と結合するフィードバック・ループ１０４を備える。このフィードバック・ループ１０４は、負の供給電圧に結合されてもよく、たとえばトランジスタ、特にＦＥＴのようなスイッチを備える。フィードバック・ループ１０４により、メモリ・セル１０１の内容を検知する間センス・ノード１０３において電位を一定値に保持することが可能である。好ましくは、フィードバック・ループ１０４は、デジタル・フィードバック・ループであってもよい。フィードバックは、センス・ノード１０３が論理値「１」または「０」のいずれかを指示するように決定されているとき、論理値が静的ラッチ配列に保持されている間電流フローが生じないように、論理状態がフィードバックされてセンス・ノード構成を切り替えるように提供されてもよい。
【００４１】
図２は、本発明による検知回路２００の実施形態を示す。この検知回路は、図には示されていないメモリ・セルを備え、メモリ・セルは電流源２０１によってモデル化される。
【００４２】
回路２００はさらに、２つの入力および１つの出力を持つ論理ゲート２０２を備える。論理ゲート２０２は、クロック信号である基準信号２０５を持つ第１の入力によって接続される。クロック信号の高い値は、正の供給電圧ＶＤＤと等価であり、クロック信号の低い値は、負の供給電圧ＶＳＳと等価である。第２の入力は、検知ノード２０３に接続される。論理ゲート２０２の出力は、検知ノード２０３と論理ゲート２０２の第２の入力間の接続を持つフィードバック・ループ２０４によって接続される。論理ゲート２０２はＮＯＲゲートであるが、たとえばＮＡＮＤゲートのような異なる論理ゲートによって実現されてもよい。
【００４３】
検知回路はさらに、センス・ノードと直列に結合される２つのトランジスタ２０６、２０７を備えるカスコード回路を備える。センス・ノードは、トランジスタ２１４によって検知ノードに供給されるプリチャージ・クロック信号によってプリチャージされる。プリチャージ・クロック信号は、検知ノード２０３が正の供給電圧ＶＤＤにプリチャージされるように、トランジスタ２１４を切り替える。
【００４４】
検知回路はさらに、ゲートがメモリ・セルに接続され、ドレインがトランジスタ２０６のソースに接続されているトランジスタ２１５を備える。論理ゲート２０２の出力は、第２の論理ゲート２１１およびインバータ２１２を備えるさらなる論理ブロック２１０に接続される。論理ブロック２１０は、標準の純粋な論理関数で動作する。同様の目的のために、論理ゲート２０２の出力はさらに、出力が出力信号であるインバータ２１３に接続される。
【００４５】
フィードバック・ループ２０４は、センス・ノード２０３と論理ゲート２０２間の接続へのドレイン、および負の供給電圧のソースと結合されたトランジスタ２０４ａを備える。論理ゲート２０２の出力は、トランジスタ２０４ａのゲートと結合される。
【００４６】
論理ブロック２１０の出力は、センス・ノード２０３とトランジスタ２０６間の接続へのフィードバック・ループ２０８と結合される。フィードバック・ループ２０８は、ゲートが論理ブロック２１０の出力に結合されるトランジスタ２０８ａを備える。トランジスタ２０８ａは、センス・ノードとトランジスタ２０６とメモリ・セルとの間の接続が、それぞれ閉じられるかまたは開かれるようにスイッチとしての機能を果たす。
【００４７】
論理ゲート２０２の出力はさらに、それぞれトランジスタ２０７またはセンス・ノード２０３と正の供給電圧ＶＤＤとの間の接続を持つフィードバック・ループ２０９と結合される。フィードバック・ループ２０９は、ゲートが論理ゲート２０２の出力に結合されるトランジスタ２０９ａを備える。トランジスタ２０９ａは、論理ゲート２０２の出力に応じて、それぞれトランジスタ２０７またはセンス・ノード２０３と正の供給電圧ＶＤＤとの間の接続が閉じられるかまたは開かれるようにスイッチとしての機能を果たす。
【００４８】
第１のフィードバック・ループ２０４により、センス・ノード２０３および論理ゲート２０２は、メモリ・セル内で決定が行われてしまうと、決定されたデータ値が保持されるように、ラッチとして構成される。トランジスタ２０４ａは、論理ゲート２０２の出力に応じて検知ノード２０３を負の供給電圧と結合することができる。
【００４９】
フィードバック・ループ２０４および２０９により、センス・ノード２０３および論理ゲート２０２は、ラッチとして構成される。センス・ノード２０３をラッチする動作は、すべての電流が流れることを阻止されるような方法で実行される。したがって、メモリ・セルひいては全メモリ・アレイは、いったん読み取られると、さらなる電流の流れがなくてもその状態のままにされうる。
【００５０】
フィードバック・ループ２０８により、センス・ノードは、メモリ・セルから切断されてもよい。したがって、論理ゲート２０２は、メモリ・セルの値に関する決定を行う間、いかなる重大な短絡回路電流を受けることがないようにされる。論理ゲート２０２は、論理ゲート２０２の決定の明確な可能性、したがって短絡回路電流の最小時間をもたらす電圧にセンス・ノードが到達したときに、使用可能にされる。
【００５１】
図３ａにおいて、本発明による簡略化された検知回路の等価の回路が示される。検知回路は、ｎ−チャネルのトランジスタ３０８経由で論理ゲート３０２およびメモリ・セル３０１に結合されるセンス・ノード３０３を備える。電流３２０は、問い合わせが行われるときメモリ・セル内を流れる電流と比較されるために使用される基準の電流値である。メモリは、電流が通過することを許可することによって読み取られる。電流の値は、格納された電荷の値、ひいてはメモリ・トランジスタの有効しきい値によって決まる。１または０の状態を確立するため、この電流は、基準電流３２０と比較される。メモリ電流が電流３２０よりも大きい場合、センス・ノード３０３は、低い状態に放電される。メモリ・セル電流が電流３２０よりも小さい場合、センス・ノード３０３は、プリチャージされた後、高いままである。論理ゲート３０２は、決定的な結果が出現するのを待った後に、この結果を検知する。公称「１」の電流の５０％である電流３２０は、電流ミラーを用いて設定される。実際には、この電流を設定するバイアス電圧は、すべての検知増幅器に共通であり、そのため低オーバーヘッドである。また、メモリに全くアクティビティがないときに原則的に電流ドレインがないように、バイアス電圧の基準回路、すなわちトランジスタ２０６、２０７をオフに切り替えることも可能である。
【００５２】
第１のステップにおいて、２つのクロック信号は、交互にアクティブ・ローである。クロック信号２１４は、クロック信号２１５が高である間、短期間にわたり低くなる。これは、センス・ノード３０３を正の供給電圧ＶＤＤ付近にプリチャージするが、論理ゲートとして使用されるＮＯＲゲート３０２は抑制されたままであるため、電流は全く流れることができない。第１のフィードバック・ループ２０４のスイッチ３０４ａは開かれたままであり、第２のフィードバック・ループ２０８および第３のフィードバック・ループ３０９のスイッチ３０８ａ、３０９ａは閉じられたままである。
【００５３】
図３ｂの第２のステップにおいて、プリチャージはオフにされ、つまりスイッチ３１４が開かれ、センス・ノードは、メモリ・セルからの電流の強さに応じて高または低のいずれかに動く。論理ゲート３０２が使用可能であるときに決定が即座に行われるように、センス・ノード３０３が正の供給電圧ＶＤＤ付近または負の供給電圧ＶＳＳ付近に到達できるようにするため、わずかな遅延が残される。さらに、論理ゲートがその時点で使用不可であるので、センス・ノード３０３が中間供給電圧範囲を通じて緩やかに動いていることにより、重大な短絡回路電流はない。センス・ノード３０３の電位は、メモリ・セルの検知された値が「０」である場合、正の供給電圧に近く、検知された値が「１」である場合、負の供給電圧に近い。
【００５４】
さらなるステップは、図３ｃにおいて示される。センス・ノード３０３が有効な低状態に動くか、または高状態を維持するのに十分な時間がある場合、基準またはクロック信号２０５は低くなり、論理ゲート３０２を解放する。したがって、論理ゲート３０２の第１の入力は、負の供給電圧ＶＳＳと結合される。論理ゲート３０２は、ここで、論理ゲートを経由する最小の短絡回路電流があるように、迅速な決定を行うことができる。このフェーズの最後に、論理ゲート３０２の出力によって駆動されるスイッチは、メモリ・セル２０１が検知回路から切断される場合であっても状態が保持されるように、センス・ノード３０２の状態をラッチする。
【００５５】
この場合、メモリ・セルの値は「１」である。したがって、スイッチ３０４ａおよび３０８ａは、閉じられ、センス・ノード３０３を負の供給電圧ＶＳＳ付近に近づける。スイッチ３０９ａは、開かれている。
【００５６】
図３ｄにおいて、メモリ・セルの値は「０」である。したがって、スイッチ３０４ａおよび３０８ａは、開かれている。スイッチ３０９ａは閉じられ、したがって、センス・ノード３０３は正の供給電圧ＶＤＤに引き続き近いままである。
【００５７】
メモリ・セル３０１が検知回路に接続されている間、フィードバック・スイッチもまた、メモリ・セルを経由する不要な電流フローを抑制する。この後者の事例は、小電流が生じる可能性があるとき、メモリ・セルは「０」状態にあるが、その可使時間の終わりに近づいている場合に生じる場合もある。多数の増幅器を並列で占有することで、これは大きな電流ドレインとなりうる。
【００５８】
「ｃｏｍｐｒｉｓｉｎｇ（備える）」という用語は、その他の要素または特徴を除外するものではなく、「ａ」または「ａｎ」は複数を除外するものではないことに留意されたい。また、さまざまな実施形態に関連して説明される要素は、組み合わされてもよい。
【００５９】
特許請求の範囲における参照符号は、特許請求の範囲を限定するものと解釈されるべきではないことにも留意されたい。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【国際調査報告】
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