(57)【要約】ＳＡＣＶＤによって堆積した層間絶縁材料（２０７，３０７）の余分な材料を除去することにより、ＳＡＣＶＤの堆積法のギャップフィル能を利用する一方で、当該材料の悪影響が低減される。別の態様では、ＳＡＣＶＤに基づいて層間絶縁材料（２０７，３０７）を堆積する前に、バッファ材料（３６０）（二酸化シリコンなど）が形成されてもよく、これにより、異なる高い固有応力レベルを有する誘電層上に層間絶縁材料（２０７，３０７）を堆積させる際の、堆積プロセスの均一性が改善される。したがって、層間絶縁材料（２０７，３０７）の信頼性を向上できる一方で、ＳＡＣＶＤ堆積によって得られる利点を温存することができる。
2011517841.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス（２００，３００）の、高密度間隔のライン状特徴を有する複数の回路要素（２０４，３０４）の上にエッチストップ材料（２０９，３０９Ａ，３０９Ｂ）を形成するステップと、
前記高密度間隔のライン状特徴（２０４，３０４）間に形成されたスペース（２１１）を実質的に埋めるように設計された第１の堆積プロセスによって、前記回路要素（２０４，３０４）および前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）の上に第１の層間絶縁材料（２０７，３０７）を形成するステップと、
前記スペース（２１１）の少なくとも一部に前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）が埋め込まれて残るように、前記第１の層間絶縁材料（２０７，３０７）の一部を除去するステップと、
前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）の上に第２の層間絶縁材料（２０７Ａ）を形成するステップとを含む方法。
【請求項２】
前記第１の層間絶縁材料（２０７，３０７）の一部を除去するステップは、前記第１の層間絶縁材料（２０７，３０７）の前記一部を、前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）に対して選択的に除去するために、エッチングプロセスを実施するステップを含む請求項１に記載の方法。
【請求項３】
前記回路要素（２０４）の上に指標材料（２４１）を提供し、前記指標材料（２４１）のエッチングによって発生する信号を用いて前記エッチングプロセスを制御するステップを更に有する請求項２に記載の方法。
【請求項４】
前記第１の層間絶縁材料（２０７，３０７）は、シリコン含有プリカーサ材料を使用する準常圧化学気相成長法プロセスを実施して形成される請求項１に記載の方法。
【請求項５】
前記エッチストップ層の第１の部分（３０９Ａ）が、圧縮応力を有して前記回路要素（３０４）の第１の回路要素の上に形成され、前記エッチストップ層の第２の部分（３０９Ｂ）が、引張応力を有して前記回路要素（３０４）の第２の回路要素の上に形成され、前記方法は、前記第１の層間絶縁材料（３０７）の形成前に、前記エッチストップ層の前記第１の部分および前記第２の部分（３０９Ａ，３０９Ｂ）の上にバッファ層（３６０）を形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第１の層間絶縁材料（３０７）の一部を除去するステップは、化学機械研磨プロセス（３４２）を実施するステップを含む、請求項５に記載の方法。
【請求項７】
第１の複数のトランジスタ（３２０）の上に、圧縮固有応力を有する第１のエッチストップ層（３０９Ａ）を形成するステップと、
第２の複数のトランジスタ（３５０）の上に、引張固有応力を有する第２のエッチストップ層（３０９Ｂ）を形成するステップと、
前記第１のトランジスタおよび前記第２のトランジスタ（３２０，３５０）のうちの隣接するトランジスタ間のスペース（２１１）に実質的にコンフォーマルな堆積挙動を与える第１の堆積法によって、前記第１のエッチストップ層および前記第２のエッチストップ層（３０９Ａ，３０９Ｂ）の上にバッファ層（３６０）を形成するステップと、
前記第１の堆積法よりもギャップフィル能の高い第２の堆積法によって、前記バッファ層（３６０）上に層間絶縁材料（３０７）の少なくとも一部を形成するステップとを含む方法。
【請求項８】
前記バッファ層（３６０）はプラズマ化学気相成長法によって堆積される請求項７に記載の方法。
【請求項９】
前記層間絶縁材料（３０７）の前記少なくとも一部は、準常圧化学気相成長法によって形成される請求項７に記載の方法。
【請求項１０】
前記層間絶縁材料の追加部分を堆積する前に、前記層間絶縁材料（３０７）の前記少なくとも一部の一部分を除去するステップをさらに含む請求項７に記載の方法。
【請求項１１】
前記バッファ層（３６０）は、前記第１のエッチストップ層および前記第２のエッチストップ層（３０９Ａ，３０９Ｂ）よりも固有応力レベルの低い窒素含有材料を含む請求項７に記載の方法。
【請求項１２】
半導体領域（２１０，３１０）の上に形成された、複数の密に充填されたゲート電極構造（２０４，３０４）を有し、前記ゲート電極構造（２０４，３０４）のうちの隣接する２つの間にスペース（２１１）が画定されている第１のデバイス領域（２２０，３２０）と、
前記複数のゲート電極構造（２０４，３０４）の上に形成されたエッチストップ材料（２０９，３０９Ａ，３０９Ｂ）と、
二酸化シリコンを含み、前記スペース（２１１）内で、前記複数のゲート電極構造（２０４，３０４）と前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）とによって規定される高さレベルよりも低い高さレベルで設けられている第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）と、
二酸化シリコンを含み、前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）の上に形成され、前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）よりも吸水能が低い第２の層間絶縁材料（２０７Ａ）とを備える、
半導体デバイス（２００，３００）。
【請求項１３】
分離構造（２３１）の上に設けられた第２のデバイス領域（２３０）をさらに備え、前記第２のデバイス領域（２３０）上には、前記エッチストップ層（２０９）と前記第２の層間絶縁材料（２０７Ａ）とが形成されている請求項１２に記載の半導体デバイス（２００，３００）。
【発明の詳細な説明】
【技術分野】
【０００１】
一般に、本開示は、集積回路の形成に関し、より詳細には、ゲート電極、ポリシリコン相互接続線などの狭間隔のラインを含む回路要素の間およびその上に誘電中間層を形成することに関する。
【背景技術】
【０００２】
集積回路の製造時には、特定の回路レイアウトに従って、あるチップ領域に多数の回路要素が形成される。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複雑な回路では、シリコンをベースとしたＭＯＳ技術は、動作速度および／または消費電力および／または対費用効果の点でその優れた特性により、現在最も有望なアプローチである。ＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万ものトランジスタ（すなわちＮチャネルトランジスタおよび／またはＰチャネルトランジスタ）が、シリコン系の層などの結晶性半導体層を有する基板に形成される。ＭＯＳトランジスタは、ＮチャネルトランジスタとＰチャネルトランジスタのいずれの場合についても、いわゆるＰＮ接合を有し、これは、高濃度にドープされたドレイン領域およびソース領域と、ドレイン領域とソース領域の間に配置された低濃度に（lightly）ドープされたチャネル領域との界面によって形成される。チャネル領域の電気伝導度（すなわち導電チャネルが電流を流す能力）は、ライン状の部分を有し、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般に、ＭＯＳトランジスタ、キャパシタ、抵抗などの回路要素は、共通の層（以降、この層を「デバイス層」と呼ぶ）内に形成される。これに対し、「配線」、すなわち回路設計に従った回路要素の電気的接続は、デバイス層内のポリシリコンラインなどにより、ある程度しか形成されないため、デバイス層の上に、１つ以上の追加の「配線」層の形成が必要となることがある。このような配線層には、二酸化シリコン、窒化シリコンなどの適切な誘電材料に埋め込まれた金属配線が含まれるか、あるいは高度なデバイスでは、誘電率が３．０以下のｌｏｗ−ｋ材料が使用される。以降、金属配線とその周囲の誘電材料を「メタライゼーション層」と呼ぶ。２層の積層された隣接するメタライゼーション層間と、デバイス層と第１のメタライゼーション層間とに、個々の誘電中間層が形成され、金属配線間または回路要素と金属配線間に導通をとるために、誘電中間層を貫通して、金属を埋め込んだ開口が形成される。代表的な用途では、デバイス層を第１のメタライゼーション層から分離する誘電中間層は、主として二酸化シリコンから形成される。この二酸化シリコンは、実績のあるプラズマ化学気相成長法（ＰＥＣＶＤ）法により、誘電エッチストップ層の上に堆積され、ＰＥＣＶＤ法は、十分なコンフォーマル性を有する滑らかで高密度の二酸化シリコン膜を、適度に高い堆積速度で形成することができる。たゆみないデバイスの微細化により、ＭＯＳトランジスタのゲート長が約５０ｎｍ以下のオーダーに達したことで、ポリシリコンライン、ゲート電極などの隣接する回路要素間の距離も短くなっており、現在、最新のＣＰＵでは２００ｎｍ以下に達し、密に充填されたポリシリコンライン間のスペース幅が約１００ｎｍ以下となっている。しかし、エッチストップ層の材料として使用されることが多い窒化シリコンと、層間絶縁膜として使用されることが多い二酸化シリコンを堆積するための実績のある高速ＰＥＣＶＤ法のギャップフィル能は、図１ａ〜１ｂを参照して更に詳細に説明するように、誘電中間層を確実に形成するには十分ではないことがわかっている。このため、高い埋め込み能を提供する埋め込み法が求められている。
【０００４】
図１ａにおいて、半導体デバイス１００は、デバイス層１０２が形成されているバルクシリコン基板またはシリコンオンインシュレータ（ＳＯＩ）基板などの基板１０１を有する。デバイス層１０２は、例えば、シリコン系の層１１０を有し、この層１１０に、狭間隔のポリシリコンライン１０４を含む構造１０３が形成されている。デバイス層１０２は、実質的に結晶性のシリコン領域などであり、電界効果トランジスタ、キャパシタなどの回路要素が形成されている。構造１０３が、複数の密なポリシリコンラインを含む領域であっても、ライン１０４が、トランジスタ素子のゲート電極部分でもよい。ライン１０４には、その側面（sidewalk）に、通常はゲート電極構造を形成するために使用される、対応するスペーサ構造１０５が形成されている。スペーサ構造１０５には、オフセットスペーサ１０５Ａと、１つ以上の「外側」スペーサ１０５Ｃと、個々のスペーサ１０５Ｃを形成するためのエッチングプロセス中にエッチストップ層として機能しうるライナ１０５Ｂといった、複数のスペーサが含まれうる。構造１０３は、通常は窒化シリコンを含み、層１１０とライン構造１０３を覆うようにデバイス層１０２の上に形成されたエッチストップ層１０９も更に有する。エッチストップ層１０９の上には、ライン構造１０３を完全に囲むように二酸化シリコン層１０７が形成されている。
【０００５】
図１ａに示す半導体デバイス１００を形成するための代表的な従来のプロセスフローには、以下のプロセスが含まれうる。トランジスタ、キャパシタ、ライン構造１０３などの回路要素を形成するために、実績のあるリソグラフィ法、堆積法、エッチング法、注入法、およびほかの方法を含む製造プロセスを実施した後に、通常はＰＥＣＶＤによってエッチストップ層１０９が形成される。この理由は、窒化シリコンのＰＥＣＶＤは、前に実施した製造プロセスおよび材料（例えば金属シリサイドなど）と適合する約６００℃未満の適度に低い温度で実施できるためである。従来技術の多くでは、エッチストップ層１０９は、ライン１０４の下の領域１０８に歪みを発生させるための歪み誘発源として機能するように、高い固有応力レベルが与えられうる。ライン１０４がゲート電極の場合には、領域１０８はトランジスタのチャネル領域となり、この領域に歪みを発生させることにより、電荷キャリア移動度を変えることができる。例えば、半導体層１１０の標準的な結晶配向の場合、すなわち、層１１０が表面配向（１００）を有するシリコン系の材料であり、チャネル長が＜１１０＞方向に配向している場合、領域１０８に圧縮歪みを与えるとホールの移動度が上がり、引張歪みを与えると電子の移動度が上がりうる。電荷キャリア移動度が上がると、電流駆動能力および動作速度に関するトランジスタ性能が直接的に向上する。トランジスタ性能を選択的に向上させるために、エッチストップ層１０９が、所望の大きさと種類の固有応力が得られるように適切に選択されたプロセスパラメータに基づいて堆積されうる。例えば、ＰＥＣＶＤにより、堆積パラメータに応じて高い引張応力または圧縮応力を有する窒化シリコンが堆積されうる。また、Ｎ型トランジスタとＰ型トランジスタの両方の性能を向上させるために、実績のあるプロセスシーケンスを使用して、固有応力の種類が異なるエッチストップ層１０９の一部分が、異なるトランジスタの上に選択的に形成されうる。
【０００６】
上で説明したように、特徴のサイズのとぎれない微細化により、隣接する回路要素間の距離（狭間隔のライン１０４間の距離１１１など）も短くなり、約１００ｎｍ、場合によっては距離１１１が３０ｎｍにも達し、９０ｎｍ技術ノードのＣＰＵでは更に短くなっている。このため、高密度間隔のライン１０４間の空きスペースを確実かつ完全に埋めるために、開放スペースによって離間されたライン構造１０３を埋め込むための誘電層を形成する堆積技術は、適切な埋め込み能という要件を満たす必要がある。層１０９は、窒化シリコン用のＰＥＣＶＤプロセスレシピにより、約１０〜１００ｎｍの範囲の膜厚で若干コンフォーマルに堆積されうる。構造の個々の部分の上に、おそらく種類の異なる固有応力が付与され、特に、ボイド１０６ａの形成を阻止する必要がある場合には、高度な堆積およびパターニングの戦略が要求される。
【０００７】
続いて、二酸化シリコン層１０７が堆積される。二酸化シリコン層１０７の堆積は、さほどクリティカルではない用途では、通常、前駆物質のＴＥＯＳ（テトラエチルオルソシリケート）と酸素に基づくＰＥＣＶＤによって行われる。この理由は、ＰＥＣＶＤは、熱ＴＥＯＳ化学気相成長法（ＣＶＤ）とは逆に、適度にコンフォーマルな二酸化シリコンを堆積することが可能であるが、熱ＣＶＤよりもギャップフィル性が低く、６００℃未満の温度で高い堆積速度で比較的高い機械的安定性を有し、高い製造歩留りが得られる。
【０００８】
しかし、距離１１１が、約３０ｎｍ、場合によってはこれより短距離に近づくにつれ、優れた材料特性を有する二酸化シリコンを堆積するためのＴＥＯＳと酸素に基づく実績のあるＰＥＣＶＤ法の埋め込み能は、ライン１０４間の空きスペースを完全に埋めるには適しておらず、ボイド１０６ｂが形成される可能性があることがわかっている。ボイドは、その後実施する半導体デバイス１００の処理中（すなわち、形成するメタライゼーションレベルに、構造１０３の個々の要素間の電気的接続を与えるコンタクトの形成時）に、重大な信頼性上の問題を発生させる可能性がある。また、二酸化シリコン層１０７は、デバイス層１０２の下の構造（例えば、ライン構造１０３）によって発生する、ある程度の凹凸形状（topography）を有し、後続の製造プロセス（層１１０にある回路要素の下の部分またはライン１０４へのコンタクト開口を形成するためのフォトリソグラフィ工程など）に問題を引き起こす可能性がある点に留意すべきである。したがって、標準的なプロセスフローでは、二酸化シリコン層１０７を、通常は化学機械研磨（ＣＭＰ）によって平坦化する必要がある。ＣＭＰでは、二酸化シリコン層１０７の表面を、最終的に実質的に平坦にするために、二酸化シリコン層１０７の余分な材料が、スラリーおよび研磨パッドとの化学的および機械的な相互作用によって除去される。ＣＭＰプロセス自体は、極めて複雑なプロセスであり、二酸化シリコン層１０７の特性（密度、機械的応力、含水率など）に大きく依存する高度なプロセスレシピを必要とする。このため、ＰＥＣＶＤ  ＴＥＯＳ二酸化シリコンは、シリコン系の半導体デバイスの誘電中間層に使用されることが多く、ほかの半導体から形成されるデバイスにおいても使用されるため、ＰＥＣＶＤ  ＴＥＯＳ二酸化シリコンのための信頼性が高く、再現性のあるＣＭＰプロセス用の対応するプロセスレシピを開発するために、多大な努力が必要である。
【０００９】
上記の理由により、窒化シリコン層１０９上に形成される誘電層１０７は、ボイド１０６ｂの形成を防ぐために、極めて高いギャップフィル能を有する異なる堆積法によって堆積されうる。このため、二酸化シリコン層１０７は、優れたギャップフィル能を示す二酸化シリコン膜を形成する、ＴＥＯＳとオゾンに基づく熱ＣＶＤプロセスによって形成される。すなわち、この堆積法は、フロー様の挙動も示し、ライン１０４間の空きスペースを確実に埋める。熱ＣＶＤプロセスは、膜特性および堆積特性の観点から、一般に、プラズマ堆積法よりも非常に高圧（例えば、２００〜７６０Ｔｏｒｒの範囲）で実施され、このため、準常圧化学気相成長法（ＳＡＣＶＤ）とも呼ばれる。しかし、例えば、ＳＡＣＶＤによって形成した層１０７は、ＰＥＣＶＤ酸化物よりも水分を吸収しやすく、脱ガス速度が高いため、ＳＡＣＶＤ酸化物の材料特性とプロセス特性は、ＰＥＣＶＤ酸化物とは大きく異なりうる。更に、堆積速度が低く、スループットの低下を招く。上記の理由により、ギャップフィル材料として使用される中間材料として層１０７が設けられ、その後、層間絶縁材料の少なくとも上部分に対して、所望の堆積速度と高い材料特性を与えるために、ＰＥＣＶＤによって追加の二酸化シリコン層１０７Ａが堆積されうる。このため、その後実施する処理（層間絶縁材料１０７Ａの平坦化など）において、実績のあるプロセス技術が使用されうるが、ＳＡＣＶＤ酸化物は材料特性が劣るため、最終的な層間絶縁材料、ひいては構造１０３の全体的な信頼性に悪影響を及ぼしうる。
【００１０】
図１ｂは、別の説明のための例による半導体デバイス１００を模式的に示す。この例では、所望の高いギャップフィル能を有する堆積プロセスの結果、その後実施するデバイス１００の処理時の不均一性が増大している。図に示すように、デバイス１００は高い固有応力レベル（例えば高い圧縮応力）を有する第１の部分１０９Ａと、逆の挙動の高い固有応力レベル（例えば引張応力）を有する第２の部分１０９Ｂの形のエッチストップ層を有しうる。上で説明したように、構造１０３のライン１０４はトランジスタのゲート電極構造であり、上で説明したように、個々のチャネル領域１０８に、適切に選択された種類の歪みを発生させることで、トランジスタ性能を改善することができる。部分１０９Ａ，１０９Ｂの形成時に、所望の高い固有応力レベルを得るために、堆積圧力、温度、前駆物質の流量、イオン衝撃などの個々の堆積パラメータが調整されうる。例えば、実績のあるプロセスレシピに従って、応力印加（stressed）誘電材料が極めてコンフォーマルに堆積され、その後、部分１０９Ａを得るために、誘電材料の一部が除去されうる。その後、部分１０９Ｂとは逆の固有応力レベルを有する誘電材料が堆積され、その誘電材料の不要な部分が、部分１０９Ａの上から除去され、図１ｂに示す構成が得られる。
【００１１】
上記の製造プロセス中は、高密度間隔のライン１０４間にボイドが形成されるのを実質的に防止するために、極めてコンフォーマルな堆積挙動が得られるように、個々の堆積パラメータが選択されうる。その後、ライン１０４間のスペースが確実に埋め込まれることを保証するために、上で説明したように、準常圧堆積プロセスに基づいて層間絶縁材料１０７またはその一部が堆積されうる。しかし、この堆積プロセスの成長速度は、高い圧縮応力を有する材料と、引張応力が印加された誘電材料とでは異なるため、部分１０９Ａと部分１０９Ｂとで、その上の層間絶縁材料１０７の層の厚さが変わってしまうことがわかっている。したがって、その後実施する処理（材料１０７Ａなどの追加の層間絶縁材料の形成、得られた表面凹凸形状の平坦化など）の際に、プロセスの不均一性が増大し、この結果、例えば、平坦度の低下などに鑑みて、個々のデバイスの均一性が低下してしまう。
【００１２】
このため、二酸化シリコンのための準常圧堆積法の高いギャップフィル能は、特に密に充填されたライン構造およびゲート電極において、構造的な欠陥を防ぐうえで非常に有利となりうる。しかし、特に高度に微細化された半導体デバイスでは、材料特性の低さと共に、おそらく堆積特有の不均一性のため、信頼性の低下とデバイスの不均一性の増大を招く可能性がある。
【００１３】
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる各種の手法およびデバイスを対象としている。
【課題を解決するための手段】
【００１４】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【００１５】
一般に、本明細書に開示の主題は、例えば準常圧堆積法に基づいて、層間絶縁材料の形成中に高いギャップフィル能が保たれる一方で、吸水の増大、脱ガスの増大、機械的安定性の低下の点での低材料特性、堆積特有の特性（低堆積速度、下地材料に依存する堆積速度の差など）などの悪影響が大幅に低減されるプロセス技術および半導体デバイスを対象としている。このために、所望の材料特性を有する層間絶縁材料を提供する前に、ギャップフィル能の高い堆積法によって堆積する層間絶縁材料の量を減らすか、適切なコンフォーマルなバッファ層を提供することにより、所望の高いギャップフィル能を有するプロセス時の堆積挙動が均一化されるか、この両方が行われうる。
【００１６】
本明細書に開示の１つの例示的な方法は、半導体デバイスの、高密度間隔のライン状特徴を有する回路要素の上にエッチストップ材料を形成するステップを有する。前記方法は、前記高密度間隔のライン状特徴間に形成されたスペースを実質的に埋めるように設計された第１の堆積プロセスによって、前記回路要素および前記エッチストップ材料の上に第１の層間絶縁材料を形成するステップを有する。また、前記スペースの少なくとも一部に前記第１の層間絶縁材料が埋め込まれて残るように、前記第１の層間絶縁材料の一部が除去され、次に、前記第１の層間絶縁材料の上に第２の層間絶縁材料が形成される。
【００１７】
本明細書に開示の別の例示的な方法は、第１のトランジスタの上に、圧縮固有応力を有する第１のエッチストップ層を形成するステップを有する。前記方法は、第２のトランジスタの上に、引張固有応力を有する第２のエッチストップ層を形成するステップを更に有する。また、前記第１のトランジスタおよび前記第２のトランジスタのうちの隣接するトランジスタ間のスペースに実質的にコンフォーマルな堆積挙動を与える第１の堆積法によって、前記第１のエッチストップ層および前記第２のエッチストップ層の上にバッファ層が形成される。最後に、前記方法は、前記第１の堆積法よりもギャップフィル能の高い第２の堆積法によって、前記バッファ層上に層間絶縁材料の少なくとも一部を形成するステップを有する。
【００１８】
本明細書に開示の１つの例示的な半導体デバイスは、半導体領域の上に形成された、複数の密に充填されたゲート電極構造を有し、前記ゲート電極構造のうちの隣接する２つの間にスペースが画定されている第１のデバイス領域を有する。前記半導体デバイスは、前記複数のゲート電極構造の上に形成されたエッチストップ材料と、二酸化シリコンを含む第１の層間絶縁材料とを有し、前記第１の層間絶縁材料は、前記スペース内で、前記複数のゲート電極構造と前記エッチストップ材料とによって規定される高さレベルよりも低い高さレベルで設けられている。また、前記半導体デバイスは、二酸化シリコンを含む第２の層間絶縁材料を有し、前記第２の層間絶縁材料は、前記第１の層間絶縁材料の上に形成され、前記第１の層間絶縁材料よりも吸水能が低い。
【図面の簡単な説明】
【００１９】
【図１ａ】従来の戦略による、高いギャップフィル能を有する堆積法に基づいて層間絶縁材料を形成する際の各種製造段階における、密に充填されたライン構造（ゲート電極など）を有する半導体デバイスの断面図。
【図１ｂ】従来の戦略による、高いギャップフィル能を有する堆積法に基づいて層間絶縁材料を形成する際の各種製造段階における、密に充填されたライン構造（ゲート電極など）を有する半導体デバイスの断面図。
【図２ａ】本明細書に開示の例示的な実施形態により、ギャップフィル能の高い堆積プロセスを使用して層間絶縁材料を形成する一方、このプロセスにより堆積する材料の全体的な量を低いレベルに保つための各種製造段階における、半導体デバイスの断面図。
【図２ｂ】本明細書に開示の例示的な実施形態により、ギャップフィル能の高い堆積プロセスを使用して層間絶縁材料を形成する一方、このプロセスにより堆積する材料の全体的な量を低いレベルに保つための各種製造段階における、半導体デバイスの断面図。
【図２ｃ】本明細書に開示の例示的な実施形態により、ギャップフィル能の高い堆積プロセスを使用して層間絶縁材料を形成する一方、このプロセスにより堆積する材料の全体的な量を低いレベルに保つための各種製造段階における、半導体デバイスの断面図。
【図２ｄ】更に別の例示的な実施形態により、不要な層間絶縁材料の量を減らすための材料除去プロセス中に高い制御が得られる、図２ａ〜２ｃに示す半導体デバイスの断面図。
【図３ａ】本明細書に開示の更に別の例示的な実施形態によるバッファ層に基づいて、固有応力レベルの異なる誘電材料上の個々の成長速度の均一性が改善される、高いギャップフィル能を有する堆積プロセスに基づいて層間絶縁材料の一部を形成するためのシーケンス中の、半導体デバイスの断面図。
【図３ｂ】本明細書に開示の更に別の例示的な実施形態によるバッファ層に基づいて、固有応力レベルの異なる誘電材料上の個々の成長速度の均一性が改善される、高いギャップフィル能を有する堆積プロセスに基づいて層間絶縁材料の一部を形成するためのシーケンス中の、半導体デバイスの断面図。
【図３ｃ】本明細書に開示の更に別の例示的な実施形態による高いギャップフィル能を有する堆積法によって堆積する層間絶縁材料の量を減らすために追加のプロセスステップが実行されうる、図３ａ〜３ｂに示す半導体デバイスの断面図。
【図３ｄ】本明細書に開示の更に別の例示的な実施形態による高いギャップフィル能を有する堆積法によって堆積する層間絶縁材料の量を減らすために追加のプロセスステップが実行されうる、図３ａ〜３ｂに示す半導体デバイスの断面図。
【発明を実施するための形態】
【００２０】
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００２１】
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含む点に留意すべきである。
【００２２】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００２３】
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００２４】
本明細書に開示の主題は、低材料特性および／または堆積特有の不均一性によって発生しうる層間絶縁膜の信頼性の低下の問題に対処する。上記主題において、少なくとも密に充填された回路要素のスペース内に層間絶縁材料を形成するために、高いギャップフィル能を有する堆積法が使用される一方、堆積特有の特性、および／またはほかの実績のある誘電材料（上で説明したように、ＴＥＯＳに基づくＰＥＣＶＤ法に基づいて形成された二酸化シリコンなど）よりも低い材料特性に関連しうる悪影響が低減される。一部の態様では、狭間隔のライン構造間に形成されるスペースの個々のアスペクト比を効率的に低下させるためにギャップフィル能の高い堆積法を使用する一方、他のデバイス領域に余分な材料を実質的に提供せず、これにより望ましくない材料特性を有する層間絶縁材料の全体的な量を減らすことにより、層間絶縁材料の挙動を改善することができる。したがって、層間絶縁材料の主要部分が、個々の堆積法（例えばＰＥＣＶＤ）によって得られる優れた材料特性を有して提供され、このため、先に行ったアスペクト比の低下により、個々の堆積プロセス中にボイドの形成を防止するか、その形成の確率を少なくとも実質的に下げることができる。
【００２５】
一部の例示的な実施形態では、特性の低い層間絶縁材料の余分な材料の除去が、エッチングプロセスに基づいて行われうる。その際、個々のエッチング時間を制御することによって、スペースの「高さ（leveling）」の大きさを調整するために、ほかのプロセス材料（例えば下地のエッチストップ層など）に対する選択性が有利に使用されうる。別の例示的な実施形態では、余分な材料の除去は、エッチングプロセスに基づいて行うことができ、このエッチングプロセスは、例えば、後続のエッチングプロセスで除去する下地の材料層の上および／または層間絶縁材料内に、適切なエッチング指標材料またはエッチストップ材料を形成することによって制御でき、対応するエッチングプロセスの基板間のばらつきが低下することにより、プロセスの均一性の改善が可能となる。
【００２６】
本明細書に開示の主題の別の例示的な態様は、固有応力レベルの異なる下層の誘電材料上の堆積速度の差によって発生する信頼性上の問題に、適切なバッファ層を設けることによって対処するものである。このバッファ層は、後から実施する高いギャップフィル能を有する堆積プロセスによる層間絶縁材料の堆積に対する、応力レベルの差による影響を大幅に低減させることができる。この場合、このバッファ層は、後から形成する層間絶縁材料よりも膜厚が低いが、応力レベルの異なる材料が形成されている、さまざまなデバイス領域の上の堆積速度を有効に平均化させる任意の適切な材料の形で提供されうる。一部の例示的な実施形態では、上で説明したように、層間絶縁材料内の材料特性の低い材料の量を所望の低いレベルに抑えるために、バッファ層に堆積する層間絶縁材料が、後からある程度除去されうる。一方、バッファ層は、層間絶縁材料を堆積する際、およびその部分を後から除去する際に、プロセスの均一性を改善させうる。一部の例示的な実施形態では、バッファ層が、個々の成長速度が、下地の材料の固有応力レベルによる影響を受けることを阻止する（decoupling）、任意の適切な材料の形で提供されるか、バッファ層が、例えば、後から実施する処理の際に、その上に堆積する層間絶縁材料を「パッシベーション」する観点からデバイスの安定性を改善し、これによりデバイスの全体的な信頼性を改善するか、この両方が行われうる。
【００２７】
高いギャップフィル能を有する堆積プロセスは、ＣＶＤベースのプロセスとして理解されることに留意されたい。このプロセスでは、堆積環境が、適切な前駆材料（プリカーサ、例えばＴＥＯＳ）に基づく熱的に活性な環境として形成され、堆積環境内の対応する圧力が２５０Ｔｏｒｒ以上であり、準常圧堆積プロセス（ＳＡＣＶＤ）とも呼ばれることがある。別の場合には、高いギャップフィル能を有する堆積プロセスは、ＣＶＤベースのプロセスとして理解されてもよく、堆積環境が、例えば約２０Ｔｏｒｒ超などの適度に高圧の周囲プラズマに基づいて形成され、高密度ＰＥＣＶＤプロセスとも呼ばれることがある。
【００２８】
図２ａは、基板２０１を有しうる半導体２００の断面図を模式的に示し、基板２０１は、高度な半導体デバイスで必要とされる、その上に回路要素を形成するための任意の適切なキャリア材料などである。例えば、基板２０１は半導体基板であり、その上部分は、おそらく個々の分離構造（例えば浅部トレンチアイソレーションなど）と共に、結晶性半導体領域を含むデバイス層２１０を画定しうる。別の場合には、基板２０１は、絶縁層（図示せず）が形成されているキャリア材料であり、この絶縁層の上に、例えば、結晶性半導体材料の形でデバイス層２１０が設けられてもよい。この場合、基板２０１は、デバイス層２１０と共に、ＳＯＩ構造とみなすことができる。基板２０１とデバイス層２１０の組み合わせは、デバイス要件に応じて、一部のデバイス領域ではバルク構成であっても、別の領域ではＳＯＩ構成であってもよいことに留意すべきである。図に示した例示的な実施形態では、半導体デバイス２００は、第１のデバイス領域２２０と第２のデバイス領域２３０とを有し、第１のデバイス領域２２０と第２のデバイス領域２３０は、少なくともこれらに設けられている隣接する構造的特徴間の最小間隔が異なりうる。例示的な一実施形態では、第１のデバイス領域２２０はライン構造２０３を有し、これには、ポリシリコンライン、ゲート電極構造などの複数のライン状特徴２０４が含まれうる。例えば、ライン構造２０３は、図１ａ〜１ｂに示したライン構造１０３を参照して上で説明したものと実質的に同じ構成を有しうる。このため、ライン２０４は、電極２０４を個々のチャネル領域２０８から分離する、対応するゲート絶縁層２０８Ａ上に形成されうるゲート電極であってもよい。また、プロセス戦略によっては、図に示した製造段階において、ライン２０４の隣に個々のスペーサ構造２０５が形成されうる。
【００２９】
デバイス層２１０内に伝導度を適切に「パターン形成」するために、デバイス層２１０内に適切なドーパントプロファイルが先に形成されていてもよいという点に留意すべきである。例えば、当業界において公知のように、適切に選択されたドーパントプロファイルによって、個々のドレイン領域とソース領域（図示せず）が画定されうる。一方、第２のデバイス領域２３０は、例えば、デバイス層２１０内に分離構造２３１が形成されている場合には、表面凹凸形状の低い領域であってもよい。更に、半導体デバイス２００はエッチストップ層２０９も有し、エッチストップ層２０９は、第１のデバイス領域２２０および第２のデバイス領域２３０の上に形成する層間絶縁材料をパターニングするために使用される任意の適切な材料層であってもよい。例えば、上で説明したように、エッチストップ層２０９は、窒化シリコン、窒素含有シリコンカーバイドなどの、窒素含有材料の形で提供されても、層２０９が、シリコンカーバイドなどの形で提供されてもよい。一部の例示的な実施形態では、図３ａ〜３ｄを参照して下で更に詳細に説明するか、図１ｂを参照して説明したように、エッチストップ層２０９には、回路要素の種類（例えばＰチャネルトランジスタやＮチャネルトランジスタ）に応じて異なる高い固有応力レベルが付与されうる。また、デバイス２００は、隣接するライン状特徴２０４間のスペース２１１にボイドが実質的に形成されないようにするため、第１のデバイス領域２２０と第２のデバイス領域２３０との上に形成された第１の層間絶縁材料２０７も有する。上で説明したように、図２ａの水平方向におけるスペース２１１の横のサイズが１００ｎｍのオーダーであるため、上で説明したように、構造２０３は「狭間隔の（closely spaced）」または「密に充填された（densely packed）」ライン構造と呼ばれることもある。
【００３０】
図２ａに示す半導体デバイス２００は、デバイス１００を参照して上で説明したのと同様のプロセスまたは技術に基づいて形成されうる。すなわち、デバイス層２１０を有する基板２０１が提供され、例えば、分離構造２３１を形成することにより、第１のデバイス領域２２０と第２のデバイス領域２３０を画定するために適切にパターニングされ、その後、個々の回路要素（ライン構造２０３など）が、実績のあるプロセス技術に基づいて形成されうる。このために、実績のある高度なリソグラフィ法、堆積法、酸化法、エッチング法、および平坦化法に基づいて、絶縁層２０８Ａと共にライン２０４が形成され、ライン２０４がゲート電極構造である場合には、その後、個々のトランジスタ構造を得るための適切なドーパントプロファイル（図示せず）が画定される。その後、必要に応じて金属シリサイド領域（図示せず）が形成され、続いて、実績のある堆積法によってエッチストップ層２０９が堆積され、これにより、例えば、エッチング選択性、固有応力レベルなどに関して所望の材料特性が与えられる。
【００３１】
上で説明したように、第１のデバイス領域２２０内の異なるデバイスに、大きさまたは種類の異なる固有応力が付与される場合には、エッチストップ層２０９の形成に、複数の堆積プロセスとエッチングプロセスが実施されてもよい。スペース２１１内に構造的欠陥（ボイドなど）が形成されるのを実質的に防止するために、高いギャップフィル能を有する適切なプロセス技術に基づいて、第１の層間絶縁材料２０７が堆積されうる。スペース２１１のアスペクト比は、スペーサ構造２０５を含むライン２０４の構成とエッチストップ層２０９の特性とによって決定されうる。例示的な一実施形態では、層２０７を二酸化シリコン系の材料として形成するために、層２０７がＴＥＯＳに基づくＳＡＣＶＤプロセスによって堆積されうる。この堆積プロセスは、極めて非コンフォーマルな堆積挙動を与え、これにより、好ましくは残りのスペース２１１が埋め込まれる。スペース２１１に対応する膜厚Ｔ１が、ライン２０４の実質的に水平部分の膜厚Ｔ２よりも厚くなるように、第１のデバイス領域２２０において層２０７の膜厚は変わりうる。更に、第２のデバイス領域２３０における膜厚Ｔ３は、膜厚Ｔ１とは異なり、ＳＡＣＶＤプロセスの実質的にフロー様の堆積挙動により、膜厚Ｔ２と同等の値となりうる。
【００３２】
上で説明したように、一部の例示的な態様では、層２０７の材料の量を、従来の戦略よりも大幅に減らすことができ、実質的に材料を過剰に提供することなく、スペース２１１が確実に充填されるように、層２０７の堆積を制御することができる。例えば、層２０７は、デバイス要件に応じて、例えば、約１００〜３００ｎｍの値の膜厚のＴ２またはＴ３で示す膜厚が得られるように堆積されうる。
【００３３】
図２ｂは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、デバイス２００が、下地の材料（エッチストップ層２０９など）に対して、層２０７の材料を選択的に除去するように設計されたエッチング環境２４０に露出される。一部の例示的な実施形態では、エッチング環境２４０は、エッチストップ層２０９に対して極めて高い選択性を示すエッチング化学物質を含むプラズマ系の雰囲気に基づいて形成されうる。例えば、層間絶縁材料２０７は、二酸化シリコン系の材料の形で提供され、エッチストップ層２０９は、当業界において高度に選択的なエッチングレシピが適切に確立されている窒化シリコン材料、窒素含有シリコンカーバイド材料またはシリコンカーバイド材料などである。このため、一部の例示的な実施形態では、エッチングプロセス２４０が、実質的に異方性のプロセスとして実施され、実質的に垂直方向に、層２０７から材料が連続的に除去されうる。その際、図２ｂに示す実施形態では、水平の材料部分が実質的に除去されるまで、エッチングプロセスが続けられうる。すなわち、エッチングの前線（etch front）が実質的に垂直に向いていることで、厚さＴ１が、厚さの値Ｔ２およびＴ３よりも大きいため、スペース２１１内の層２０７の材料が完全に除去される前に、第１のデバイス領域と第２のデバイス領域の膜厚Ｔ２，Ｔ３を有する層の部分が実質的に除去されうる。このため、スペース２１１内に個々の残りの材料部分２０７Ｒが残され、このため、その後の堆積プロセスからみた有効アスペクト比が効率的に低下し、後から実施する、所望の材料特性を有する層間絶縁材料を形成するための堆積プロセスの制約が緩和される。エッチング選択性が高いため、個々のスペース２１１内の実際の高さレベル２１１Ｈを、構造２０３、または第２のデバイス領域２３０内の構成要素に実質的に悪影響を及ぼすことなく、エッチングプロセス２４０のプロセス時間によって調整することができる。このようにして、残りの材料２０７Ｒの量を、その後の堆積プロセスのギャップフィル能と適合する望ましい値に減らすことができる一方で、残りの材料を減らすことにより、吸水能などの材料特性の悪影響を大幅に低減させることができる。吸水能は、上で説明したように、ＰＥＣＶＤ堆積二酸化シリコンよりも、ＳＡＣＶＤ堆積二酸化シリコンで極めて大きい。
【００３４】
図２ｃは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。この図において、第１のデバイス領域２２０と第２のデバイス領域２３０の上に第２の層間絶縁材料２０７Ａが形成され、層間絶縁材料２０７Ａは、例えば、その後実施するＣＭＰプロセス中の低脱ガス性、吸水に対する高耐性、機械的強度の向上など、高い材料特性を有する。層２０７Ａは、例えば上で説明したように、ＴＥＯＳとオゾンを使用するＰＥＣＶＤプロセスに基づいて形成され、その際、上で説明したように、材料の残りの部分２０７Ｒによる低いアスペクト比により、高い堆積の均一性が得られる。したがって、層２０７の材料の全体的な量（すなわち、残りの部分２０７Ｒ）が、従来の戦略よりも大幅に減り、これにより、デバイス２００の中間層構造の全体的な信頼性が改善されると共に、その後実施するデバイス２００の処理中のプロセスの均一性が改善される。図の実施形態では、前の表面形状によっては、第２のデバイス領域２３０に、材料の残りの部分２０７Ｒが実質的に存在しなくてもよい。
【００３５】
続いて、例えばＣＭＰに基づいて、例えば材料２０７Ａの表面凹凸形状を平坦化することにより、後続の処理が続けられ、その際、上で説明したように、実績のあるプロセス技術が使用されうる。次に、フォトリソグラフィ法とエッチング法に基づいて個々のコンタクト開口が形成され、その際、エッチストップ層２０９が、層２０７Ａと残りの部分２０７Ｒにコンタクト開口を形成するための効率的なエッチストップとして使用されうる。その後、デバイス要件に応じて、エッチストップ層２０９に開口が形成され、個々のコンタクト開口がデバイス層２１０およびライン２０４のコンタクト領域に延在されうる。
【００３６】
図２ｄは、別の例示的な実施形態による半導体デバイス２００を模式的に示す。この図では、適切な位置に適切なエッチング指標材料２４１を設けることにより、エッチングプロセス２４０中のプロセスの均一性が改善されうる。例えば、例示的な一実施形態では、エッチストップ層２０９の表面領域にエッチング指標材料２４１が設けられ、この指標材料２４１は、エッチングプロセス２４０中に遊離すると、顕著なエンドポイント検出信号を発生させる１つ以上の適切な原子種を含んでもよい。公知のように、プラズマ系のエッチングプロセス中に、エンドポイント検出と呼ばれる個々の光学測定技術が使用されうる。この技術では、気体環境から吸収スペクトルまたは発光スペクトルが取得され、特定の化学種の有無とその量を示す個々の波長または波長範囲が特定されうる。このため、良好に検出可能なエンドポイント信号を提供する適切な化学種を配置することによって、個々のエッチストップ層２０９の露出が極めて高い信頼性で検出され、これにより、エッチングプロセス２４０中の基板間のばらつきが低減される。別の場合には、例えば、堆積プロセスの適切な段階において、堆積雰囲気中に指標化学種２４１の前駆材料（プリカーサ）を導入することによって、層２０７内に指標材料２４１が設けられてもよく、これにより、エッチング環境中の個々の化学種２４１の有無に基づいて、エッチングプロセス２４０の進行をモニタできるようになる。一般に、堆積プロセスは、エッチングプロセスよりも均一性が高いため、層間絶縁材料２０７内に化学種２４１を提供することにより、全体的なプロセスの均一性を改善することができる。更に別の例示的な実施形態では、指標材料２４１が、イオン注入によって材料２０７に導入されてもよい。この場合、任意の適切な化学種を使用でき、層２０７の既知の膜厚に対して、個々の注入パラメータに基づいて任意の適切な侵入深さを選択することができる。このため、この場合も、一般に、個々の注入プロセスのプロセス変動は、エッチングプロセス（例えばプロセス２４０）の変動よりも小さいため、エッチングプロセス２４０中のプロセスの均一性を改善することができる。
【００３７】
図３ａ〜３ｄを参照して、更に別の例示的な実施形態について説明する。この実施形態では、上記に加えて、あるいはその代わりに、例えばＳＡＣＶＤなどの高いギャップフィル能を有する堆積プロセスに基づいて、層間絶縁材料の堆積中のプロセスの均一性を向上させることにより、層間絶縁材料の信頼性を向上させることができる。
【００３８】
図３ａは、基板３０１と、実質的に結晶性の半導体層（例えばシリコン系の層など）の形のデバイス層３１０とを有する半導体デバイス３００の断面図を模式的に示す。デバイス３００は、例えば電界効果トランジスタの形の第１の回路要素３２０と、例えば回路要素３２０とは異なる構成の電界効果トランジスタの形の第２の回路要素３５０とを有しうる。例示的な一実施形態では、回路要素３２０，３５０は、逆の伝導型のトランジスタであり、これらには、上で説明したように、そのトランジスタ性能を向上させるために、個々のチャネル領域３０８内に異なる種類の歪みが必要となる。この例では、回路要素３２０，３５０は、個々のゲート絶縁層３０８Ａ上に形成されたゲート電極３０４を有しうる。更に、この製造段階で要求されるスペーサ構造３０５が設けられ、回路要素３２０内に特定の伝導型のドレイン領域とソース領域３２１が設けられる一方、回路要素３５０内には逆の伝導型のドレイン領域とソース領域３５１が設けられうる。更に、回路要素３２０の上に第１のエッチストップ層３０９Ａが形成されており、エッチストップ層３０９Ａは、チャネル領域３０８内の電荷運搬移動度を上げるために、チャネル領域３０８内に所望の歪みを発生させるための適切な高い固有応力を有しうる。同様に、第２の回路要素３５０の上に、回路要素３５０のトランジスタ性能を向上させる所望の種類の歪みを発生させるための、層３０９Ａとは反対の種類の高い固有応力を有する第２のエッチストップ層３０９Ｂが形成されうる。
【００３９】
更に、デバイス３００は、第１のエッチストップ層３０９Ａと第２のエッチストップ層３０９Ｂの上に（一部の例示的な実施形態ではその中に）形成されたバッファ層３６０も有しうる。バッファ層３６０の材料特性とその膜厚は、その後堆積する材料に対する、下の層３０９Ａ，３０９Ｂの固有応力レベルの影響を大幅に低減させるように選択されうる。例えば、バッファ層３６０は、層３０９Ａ，３０９Ｂよりも極めて低い固有応力レベルを与えて堆積されうる。これにより、その後実施する、ギャップフィル能の高い堆積プロセスのために適した堆積表面が提供され、第１の回路要素３２０と第２の回路要素３５０の上の堆積速度が非常に均一となる。例示的な一実施形態では、バッファ層３６０は、高い機械的強度を有する二酸化シリコン層として（例えばＰＥＣＶＤ二酸化シリコンの形で）設けられうる。その際、層３６０の膜厚は、第１の回路要素および第２の回路要素３２０，３５０間に、堆積の欠陥（ボイドなどの）を発生させる確率を上昇させることなく、コンフォーマルな堆積挙動が得られるように選択される。別の例示的な実施形態では、バッファ層３６０は、応力レベルの差を補償する一方で、高応力印加層３０９Ａ，３０９Ｂによって与えられる応力伝達機構に過度の影響を及ぼさないように、固有応力レベルの低い窒素含有材料またはシリコンカーバイド材料の形で提供されてもよい。別の場合には、バッファ層３６０が、逆の固有応力を有する層３０９Ａ，３０９Ｂの一方に与える影響が許容できる場合には、バッファ層３６０に高い固有応力が付与されてもよく、この場合、その後実施する堆積プロセス（ＳＡＣＶＤプロセスなど）の処理条件を実質的に統一することができる。
【００４０】
図３ｂは、製造が更に進んだ段階の半導体デバイス３００を模式的に示す。この図において、バッファ層３６０上に、上で説明したように適切な堆積法（ＳＡＣＶＤなど）に基づいて個々のスペースを確実に埋めるために、層間絶縁材料３０７の少なくとも一部が形成される。バッファ層３６０は、回路要素３２０，３５０の上の堆積速度が極めて均一であるため、層間絶縁材料３０７は、デバイス要件に応じて、任意の適切な膜厚で堆積することができる。場合によっては、バッファ層３６０は、例えば、水分の吸収などに関して、下に存在する回路要素の有効な「パッシベーション」を提供することができる。別の例示的な実施形態では、層間絶縁材料３０７は、スペースを確実に埋め、かつ上で説明したように、後から実施する層間絶縁材料（ＰＥＣＶＤ二酸化シリコンなど）の堆積のために、凹凸形状の少ない表面を提供するように設計された膜厚で堆積されうる。
【００４１】
図３ｃは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。この図においては、層３０７の材料の量を減らす一方で、その後実施する、所望の材料特性を有する層間絶縁材料の堆積時のプロセスの均一性を改善するために、エッチングプロセス３４０によって層間絶縁材料３０７が部分的に除去されうる。このため、上で説明したように、個々のスペースのアスペクト比が十分に低減される一方、下地のエッチストップ層の応力レベルに関わらず、材料３０７の堆積中の個々の成長速度が、実質的に全く等しくなるか、少なくとも同様の値となるため、バッファ層３６０により、エッチングプロセス３４０中の基板内（aross-substrate）の均一性が改善される。更に、上で説明したように、場合によっては、良好に検出可能なエンドポイント検出信号を供給して、エッチングプロセス３４０を効率的に制御できるようにするために、バッファ層３６０に適切な指標材料が組み込まれてもよい。このように、エッチストップ層３０９Ａ，３０９Ｂの露出を事実上防ぐことができ、これによりエッチストップ層３０９Ａ，３０９Ｂの歪み誘発作用が悪影響を受けることがなくなる。
【００４２】
図３ｄは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。この図においては、化学機械研磨プロセス３４２に基づいて、層３０７の一部の材料が除去されうる。その際、バッファ層３６０が、層３０７の残りの材料部分３０７Ｒを閉じ込めると共に、個々のエッチストップ層３０９Ａ，３０９Ｂの過度の露出を実質的に防ぐためのＣＭＰストップ層として機能しうる。一部の例示的な実施形態では、エッチングプロセス３４０と研摩プロセス３４２が組み合わされてもよい。この場合、例えば、第１の工程で、研磨プロセス３４２が実施されて非常に平坦な表面が得られ、残りの部分３０７Ｒを所望の高さレベルで残すために、この表面に、高い均一性を有するエッチングプロセス３４０が実施されうる。別の場合には、エッチングプロセス３４０が最初に実施され、その後、研磨プロセス３４２によって非常に平坦な表面形状を得てもよく、これにより、その後実施する追加の層間絶縁材料（例えば、ＰＥＣＶＤプロセスによって形成する二酸化シリコン）の堆積のプロセスの均一性が改善されうる。
【００４３】
このように、本明細書に開示の主題は、エッチングプロセスに基づいて、余分な材料の量を減らすか、異なる固有応力レベルを有する誘電材料の上に、堆積の均一性を改善するための適切なバッファ層を設け、その後実施するプロセスのプロセス均一性を改善するか、この両方を行うことにより、層間絶縁材料の構成要素の堆積中の望ましくない材料特性またはプロセス特性の悪影響が低減されているため、信頼性の高い層間絶縁材料を有する方法および半導体デバイスを提供する。したがって、均一性の高い層間絶縁材料の形成時に、高度なＳＡＣＶＤプロセスのギャップフィル能が利用される一方、個々の材料特性（ＳＡＣＶＤによって堆積したＴＥＯＳ二酸化シリコンの一般的な材料特性である吸水能の上昇、脱ガスの増大、機械的安定性の低下など）の影響が、従来の戦略よりも効率的に低減されうる。このため、低量のＳＡＣＶＤ材料の上に、ＰＥＣＶＤ  ＴＥＯＳによる二酸化シリコンで一般的な、例えば低吸水性などの良好な特性の層間絶縁材料を形成することができる。
【００４４】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【図１ａ】
2011517841.tif 000003
【図１ｂ】
2011517841.tif 000004
【図２ａ】
2011517841.tif 000005
【図２ｂ】
2011517841.tif 000006
【図２ｃ】
2011517841.tif 000007
【図２ｄ】
2011517841.tif 000008
【図３ａ】
2011517841.tif 000009
【図３ｂ】
2011517841.tif 000010
【図３ｃ】
2011517841.tif 000011
【図３ｄ】
2011517841.tif 000012
【手続補正書】
【提出日】平成21年5月28日(2009.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイス（２００，３００）の、高密度間隔のライン状特徴を有する複数の回路要素（２０４，３０４）を有する第１のデバイス領域（２２０）と、第２のデバイス領域（２３０）との上に、エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）を形成するステップと、
前記高密度間隔のライン状特徴（２０４，３０４）間に形成されたスペース（２１１）を実質的に埋めるように設計された第１の堆積プロセスによって、前記第１のデバイス領域および第２のデバイス領域（２２０，２３０）の上、ならびに、前記回路要素（２０４，３０４）および前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）の上に、第１の層間絶縁材料（２０７，３０７）を形成するステップと、
前記スペース（２１１）の少なくとも一部に前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）が埋め込まれて残り、かつ、第２のデバイス領域の上から前記第１の層間絶縁材料を実質的に完全に除去するように、前記第１の層間絶縁材料（２０７，３０７）の一部を除去するステップと、
前記第１のデバイス領域（２２０）の上の前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）の上、ならびに前記第２のデバイス領域（２３０）の上の前記エッチストップ材料上に、第２の層間絶縁材料（２０７Ａ）を形成するステップとを含む方法。
【請求項２】
前記第１の層間絶縁材料（２０７，３０７）の一部を除去するステップは、前記第１の層間絶縁材料（２０７，３０７）の前記一部を、前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）に対して選択的に除去するために、エッチングプロセスを実施するステップを含む請求項１に記載の方法。
【請求項３】
前記回路要素（２０４）の上に指標材料（２４１）を提供し、前記指標材料（２４１）のエッチングによって発生する信号を用いて前記エッチングプロセスを制御するステップをさらに含む請求項２に記載の方法。
【請求項４】
前記第１の層間絶縁材料（２０７，３０７）は、シリコン含有プリカーサを使用する準常圧化学気相成長法プロセスを実施して形成される請求項１に記載の方法。
【請求項５】
前記エッチストップ層の第１の部分（３０９Ａ）が、圧縮応力を有して前記回路要素（３０４）の第１の回路要素の上に形成され、前記エッチストップ層の第２の部分（３０９Ｂ）が、引張応力を有して前記回路要素（３０４）の第２の回路要素の上に形成され、前記方法は、前記第１の層間絶縁材料（３０７）の形成前に、前記エッチストップ層の前記第１の部分および前記第２の部分（３０９Ａ，３０９Ｂ）の上にバッファ層（３６０）を形成するステップをさらに含む請求項１に記載の方法。
【請求項６】
前記第１の層間絶縁材料（３０７）の一部を除去するステップは、化学機械研磨プロセス（３４２）を実施するステップを有する請求項５に記載の方法。
【請求項７】
半導体領域（２１０，３１０）の上に形成された、複数の密に充填されたゲート電極構造（２０４，３０４）を有し、前記ゲート電極構造（２０４，３０４）のうちの隣接する２つの間にスペース（２１１）が画定されている第１のデバイス領域（２２０，３２０）と、
前記複数のゲート電極構造（２０４，３０４）の上に形成されたエッチストップ材料（２０９，３０９Ａ，３０９Ｂ）と、
二酸化シリコンを含み、前記スペース（２１１）内で、前記複数のゲート電極構造（２０４，３０４）と前記エッチストップ材料（２０９，３０９Ａ，３０９Ｂ）とによって規定される高さレベルよりも低い高さレベルで設けられている第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）と、
二酸化シリコンを含み、前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）の上に形成され、前記第１の層間絶縁材料（２０７Ｒ，３０７Ｒ）よりも吸水能が低い第２の層間絶縁材料（２０７Ａ）と、
分離構造（２３１）の上に設けられた第２のデバイス領域（２３０）とを備え、前記第２のデバイス領域（２３０）上には、前記エッチストップ層（２０９）と前記第２の層間絶縁材料（２０７Ａ）とが形成されている、半導体デバイス（２００，３００）。
【国際調査報告】
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