(57)【特許請求の範囲】
【請求項１】
負荷抵抗が接続され、差動信号を出力する第１、第２の出力端子と、
前記第１、第２の出力端子の間に接続される可変抵抗トランジスタと、エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を第１の抵抗値とする第１の抵抗設定電圧を与え、非エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を第２の抵抗値とする第２の抵抗設定電圧を与える抵抗制御部と、を有する可変抵抗と、
第１の電源端子と前記第１の出力端子との間に設けられ、出力インピーダンスを、前記エンファシスモードにおいて第３の抵抗値とし、前記非エンファシスモードにおいて前記第３の抵抗値よりも大きな第４の抵抗値とする第１の駆動部と、
第２の電源端子と前記第２の出力端子との間に設けられ、出力インピーダンスを、前記エンファシスモードにおいて第５の抵抗値とし、前記非エンファシスモードにおいて前記第５の抵抗値よりも大きな第６の抵抗値とする第２の駆動部と、
前記第１の電源端子と前記第２の出力端子との間に設けられ、前記第１の駆動部と同じ回路構成を有すると共に前記第１の駆動部と相補的に導通状態に制御される第３の駆動部と、
前記第２の電源端子と前記第１の出力端子との間に設けられ、前記第２の駆動部と同じ回路構成を有すると共に前記第２の駆動部と相補的に導通状態に制御される第４の駆動部と、
入力信号に応じて前記第１、第２の駆動部の導通状態を制御すると共に、前記エンファシスモードと前記非エンファシスモードとにおいて前記第１、第２の駆動部の前記出力インピーダンスと前記可変抵抗の抵抗値を切り換える制御部と、
ソースドレイン間電流と、前記可変抵抗トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第１の抵抗値と等しくなる第１のソース電流と第２のソースドレイン間電圧とが印加される第１の抵抗設定トランジスタと、ソースドレイン間電流と、前記可変抵抗トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第２の抵抗値と等しくなる第２のソース電流と第２のソースドレイン間電圧とが印加される第２の抵抗設定トランジスタと、を有し、前記第１の抵抗設定トランジスタのゲート電圧を前記第１の抵抗設定電圧として出力し、前記第２の抵抗設定トランジスタのゲート電圧を前記第２の抵抗設定電圧として出力する制御電圧生成部と、を有し、
前記第１、第２の抵抗値は、前記第１の抵抗値と前記負荷抵抗との合成抵抗となる第１の差動抵抗値と、前記第２の抵抗値と前記負荷抵抗との合成抵抗となる第２の差動抵抗値と、の比が、前記エンファシスモードの前記差動信号の振幅と前記非エンファシスモードの前記差動信号の振幅との比に相当する値に設定され、
前記第３の抵抗値と前記第５の抵抗値との合成抵抗を示す第１の出力抵抗値と、前記第４の抵抗値と前記第６の抵抗値との合成抵抗を示す第２の出力抵抗値と、の差は、前記第１の差動抵抗値と前記第２の差動抵抗値との差に相当する値に設定される半導体装置。
【請求項２】
負荷抵抗が接続され、差動信号を出力する第１、第２の出力端子と、
前記第１、第２の出力端子の間に接続される可変抵抗トランジスタと、エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を第１の抵抗値とする第１の抵抗設定電圧を与え、非エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を第２の抵抗値とする第２の抵抗設定電圧を与える抵抗制御部と、を有する可変抵抗と、
第１の電源端子と前記第１の出力端子との間に接続される第１の駆動トランジスタと、前記エンファシスモードにおいて前記第１の駆動トランジスタのゲートに前記第１の駆動トランジスタのソースドレイン間の抵抗値を第３の抵抗値とする第３の抵抗設定電圧を与え、前記非エンファシスモードにおいて前記第１の駆動トランジスタのゲートに前記第１の駆動トランジスタのソースドレイン間の抵抗値を第４の抵抗値とする第４の抵抗設定電圧を与える第１の駆動状態制御部と、を有する第１の駆動部と、
第２の電源端子と前記第２の出力端子との間に接続される第２の駆動トランジスタと、前記エンファシスモードにおいて前記第２の駆動トランジスタのゲートに前記第２の駆動トランジスタのソースドレイン間の抵抗値を第５の抵抗値とする第５の抵抗設定電圧を与え、前記非エンファシスモードにおいて前記第２の駆動トランジスタのゲートに前記第２の駆動トランジスタのソースドレイン間の抵抗値を第６の抵抗値とする第６の抵抗設定電圧を与える第２の駆動状態制御部と、を有する第２の駆動部と、
前記第１の電源端子と前記第２の出力端子との間に設けられ、前記第１の駆動部と同じ回路構成を有すると共に前記第１の駆動部と相補的に導通状態に制御される第３の駆動部と、
前記第２の電源端子と前記第１の出力端子との間に設けられ、前記第２の駆動部と同じ回路構成を有すると共に前記第２の駆動部と相補的に導通状態に制御される第４の駆動部と、
入力信号に応じて前記第１、第２の駆動部の導通状態を制御すると共に、前記エンファシスモードと前記非エンファシスモードとにおいて前記第１の駆動トランジスタの抵抗値と前記第２の駆動トランジスタの抵抗値と前記可変抵抗の抵抗値を切り換える制御部と、
ソースドレイン間電流と、前記可変抵抗トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第３の抵抗値と等しくなる第３のソース電流と第３のソースドレイン間電圧とが印加される第３の抵抗設定トランジスタと、ソースドレイン間電流と、前記可変抵抗トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第４の抵抗値と等しくなる第４のソース電流と第４のソースドレイン間電圧とが印加される第４の抵抗設定トランジスタと、を有し、前記第３の抵抗設定トランジスタのゲート電圧を前記第３の抵抗設定電圧として出力し、前記第４の抵抗設定トランジスタのゲート電圧を前記第４の抵抗設定電圧として出力する制御電圧生成部と、を有し、
前記第１、第２の抵抗値は、前記第１の抵抗値と前記負荷抵抗との合成抵抗となる第１の差動抵抗値と、前記第２の抵抗値と前記負荷抵抗との合成抵抗となる第２の差動抵抗値と、の比が、前記エンファシスモードの前記差動信号の振幅と前記非エンファシスモードの前記差動信号の振幅との比に相当する値に設定され、
前記第３の抵抗値と前記第５の抵抗値との合成抵抗を示す第１の出力抵抗値と、前記第４の抵抗値と前記第６の抵抗値との合成抵抗を示す第２の出力抵抗値と、の差は、前記第１の差動抵抗値と前記第２の差動抵抗値との差に相当する値に設定される半導体装置。
【請求項３】
前記第１の駆動部は、
前記第１の電源端子と前記第１の出力端子との間に直列に接続される第１のスイッチトランジスタと、第１の抵抗と、を有する第１の出力設定部と、
前記第１の電源端子と前記第１の出力端子との間に直列に接続される第２のスイッチトランジスタと、第２の抵抗と、を有する第２の出力設定部と、を有し、
前記第１の抵抗は、前記第２の抵抗との合成抵抗が前記第３の抵抗値となる抵抗値を有し、
前記第２の抵抗は、前記第４の抵抗値を有し、
前記第１のスイッチトランジスタは、前記エンファシスモード及び前記非エンファシスモードにおいて導通状態に制御され、
前記第２のスイッチトランジスタは、前記エンファシスモードにおいて導通状態に制御され、前記非エンファシスモードにおいて非導通状態に制御され、
前記第２の駆動部は、
前記第２の電源端子と前記第１の出力端子との間に直列に接続される第３のスイッチトランジスタと、第３の抵抗と、を有する第３の出力設定部と、
前記第２の電源端子と前記第１の出力端子との間に直列に接続される第４のスイッチトランジスタと、第４の抵抗と、を有する第４の出力設定部と、を有し、
前記第３の抵抗は、前記第４の抵抗との合成抵抗が前記第５の抵抗値となる抵抗値を有し、
前記第４の抵抗は、前記第６の抵抗値を有し、
前記第３のスイッチトランジスタは、前記エンファシスモード及び前記非エンファシスモードにおいて導通状態に制御され、
前記第４のスイッチトランジスタは、前記エンファシスモードにおいて導通状態に制御され、前記非エンファシスモードにおいて非導通状態に制御される請求項１又は２に記載の半導体装置。
【請求項４】
前記第１、第２の抵抗は、前記第１の駆動部と前記第４の駆動部とで共通に利用され、
前記第３、第４の抵抗は、前記第２の駆動部と前記第３の駆動部とで共通に利用される請求項３に記載の半導体装置。
【請求項５】
前記第１の駆動トランジスタと前記第２の駆動トランジスタは、同じ導電型のトランジスタにより構成される請求項２に記載の半導体装置。
【請求項６】
前記第１の駆動トランジスタは、第１の導電型のトランジスタで構成され、
前記第２の駆動トランジスタは、第２の導電型のトランジスタで構成される請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＨブリッジ回路を用いて差動信号を出力する半導体装置に関する。
【背景技術】
【０００２】
高速インタフェースにおいては、出力電流を制限することで出力トランジスタが飽和することを防止して高速な信号伝達を行うＣＭＬ（Current Mode Logic）信号が利用されてきた。しかし、ＣＭＬ信号は、電流により信号レベルを設定するためＣＭＬ信号を扱う駆動回路は、消費電力が大きくなる問題がある。そこで、近年、ＣＭＬ信号に代えてＶＭＬ（Voltage Mode Logic）信号が利用されることが多くなってきている。ＶＭＬ信号は、電圧レベルにより信号を伝達するため、ＣＭＬ信号を扱う駆動回路よりも駆動回路の消費電力を低減できるメリットがある。
【０００３】
このＶＭＬ信号を扱う駆動回路では、差動信号のバランスを保つためにＨブリッジ回路が利用される。また、ＶＭＬ信号は、伝送線路において信号の減衰が生じるため、この信号の減衰を補償するために信号に対してエンファシス処理が施される。
【０００４】
このようにＨブリッジ回路を用いてＶＭＬ信号を生成する駆動回路の例が特許文献１〜３に開示されている。特許文献１〜３に記載では、いずれも、第１、第２の出力端子の間に内部抵抗を接続したＨブリッジ回路が開示されている。また、特許文献１〜３では、出力する差動信号の振幅を大きくするエンファシスモードと、差動信号の振幅を小さくする非エンファシスモードとを用いて差動信号を出力する。そして、特許文献１では、出力電流を設定する駆動部の出力インピーダンスをエンファシスモードと非エンファシスモードとにおいて可変することで差動信号の振幅を可変する。また、特許文献２、３では、エンファシスモードでは第１、第２の出力端子間を接続する内部抵抗を有効にし、非エンファシスモードでは、内部抵抗を無効化することで、差動信号の振幅を可変する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３５０２７３号公報
【特許文献２】特開２００９−４９６００号公報
【特許文献３】特開２０１０−５６６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３では、エンファシスモードと、非エンファシスモードとにおいて、Ｈブリッジ回路を構成する駆動部のインピーダンスと、内部抵抗と負荷抵抗との合成抵抗と、の合計値が異なる。つまり、特許文献１〜３では、エンファシスモードと、非エンファシスモードとにおいて、駆動回路を介して電源端子から接地端子に流れる電流が可変する。
【０００７】
そのため、特許文献１〜３に記載の駆動回路を利用した場合、エンファシスモードと非エンファシスモードとを切り換えることで駆動回路において消費される消費電流が増減する。このような消費電流の変動は、電源電圧の変動を生じさせる。ＶＭＬ信号を扱う駆動回路では、電源端子と第１の出力端子との間の抵抗値と、第１の出力端子と第２の出力端子の間の抵抗値と、第２の出力端子と接地端子との間の抵抗値と、の３つの抵抗値により電源電圧を分圧した電圧により出力信号の電圧レベルを設定する。そのため、ＶＭＬ信号を扱う駆動回路では、信号レベルが電源電圧の変動によって変動することで出力信号のジッタ特性が悪化する問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置の一態様は、負荷抵抗が接続され、差動信号を出力する第１、第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に設けられ、抵抗値を、エンファシスモードにおいて第１の抵抗値とし、非エンファシスモードにおいて前記第１の抵抗値よりも小さな第２の抵抗値とする可変抵抗と、第１の電源端子と前記第１の出力端子との間に設けられ、出力インピーダンスを、エンファシスモードにおいて第３の抵抗値とし、非エンファシスモードにおいて前記第３の抵抗値よりも大きな第４の抵抗値とする第１の駆動部と、第２の電源端子と前記第２の出力端子との間に設けられ、出力インピーダンスを、エンファシスモードにおいて第５の抵抗値とし、非エンファシスモードにおいて前記第５の抵抗値よりも大きな第６の抵抗値とする第２の駆動部と、入力信号に応じて前記第１、第２の駆動部の導通状態を制御すると共に、前記エンファシスモードと前記非エンファシスモードとにおいて前記第１、第２の駆動部の前記出力インピーダンスと前記可変抵抗の抵抗値を切り換える制御部と、を有し、前記第１、第２の抵抗値は、前記第１の抵抗値と前記負荷抵抗との合成抵抗となる第１の差動抵抗値と、前記第２の抵抗値と前記負荷抵抗との合成抵抗となる第２の差動抵抗値と、の比が、前記エンファシスモードの前記差動信号の振幅と前記非エンファシスモードの前記差動信号の振幅との比に相当する値に設定され、前記第３の抵抗値と前記第５の抵抗値との合成抵抗を示す第１の出力抵抗値と、前記第４の抵抗値と前記第６の抵抗値との合成抵抗を示す第２の出力抵抗値と、の差は、前記第１の差動抵抗値と前記第２の差動抵抗値との差に相当する値に設定される。
【０００９】
本発明にかかる半導体装置の別の態様は、負荷抵抗が接続される第１、第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に設けられる可変抵抗と、第１の電源端子と前記第１の出力端子との間に設けられる第１の駆動部と、第２の電源端子と前記第２の出力端子との間に設けられ、前記第１の駆動部と共に導通状態に制御される第２の駆動部と、前記第１の電源端子と前記第２の出力端子との間に設けられ、前記第１の駆動部と相補的に導通状態に制御される第３の駆動部と、前記第２の電源端子と前記第１の出力端子との間に設けられ、前記第３の駆動部と共に導通状態に制御される第４の駆動部と、前記可変抵抗と、前記第１から第４の駆動部とを、前記第１、第２の出力端子から出力される差動信号の振幅を大きくするエンファシスモードと、前記差動信号の振幅を小さくする非エンファシスモードと、のいずれかのモードで制御する制御部と、を有し、前記第１から第４の駆動部は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて出力インピーダンスを大きくしながら、いずれのモードにおいても略一定の電流を流し、前記可変抵抗は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて前記負荷抵抗に流れる電流が小さくなるように抵抗値を可変する。
【００１０】
本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードとにおいて、第１から第４の駆動部のうち導通状態となっている駆動部及び可変抵抗を構成する複数の抵抗と負荷抵抗との合成抵抗の抵抗値が一定に維持される。これにより、本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードにおいて第１の電源端子から第２の電源端子に流れる電流を一定に維持し、電源電圧の変動を抑制することができる。
【発明の効果】
【００１１】
本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードとの切り換えに伴う電源電圧の変動を抑制して出力信号のジッタ特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる半導体装置のエンファシスモードにおける等価回路図である。
【図３】実施の形態１にかかる半導体装置の非エンファシスモードにおける等価回路図である。
【図４】実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる半導体装置の変形例を示すブロック図である。
【図６】実施の形態２にかかる半導体装置のブロック図である。
【図７】実施の形態３にかかる半導体装置のブロック図である。
【図８】実施の形態３にかかる半導体装置の制御電圧生成部のブロック図である。
【図９】実施の形態３にかかる半導体装置の動作を示すタイミングチャートである。
【図１０】実施の形態４にかかる半導体装置のブロック図である。
【図１１】実施の形態４にかかる半導体装置の制御電圧生成部のブロック図である。
【図１２】実施の形態４にかかる半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１では、半導体装置のうち本発明が対象とする駆動回路及び駆動回路を制御する制御部を示した。つまり、半導体装置１は、図示しないブロックとして駆動回路以外の他の回路を多数有する。図１に示すように、半導体装置１は、第１の駆動部１０、第２の駆動部１１、第３の駆動部２０、第４の駆動部２１、可変抵抗３０、制御部４０を有する。また、半導体装置１は、第１の出力端子ＯＵＴａ、第２の出力端子ＯＵＴｂを有する。そして、半導体装置１は、第１の出力端子ＯＵＴａ及び第２の出力端子ＯＵＴｂを介して入力信号に対応した振幅を有する差動信号を出力する。この差動信号は、受信回路ＲＸに伝達される。この受信回路ＲＸは、差動信号を受信するために終端抵抗（例えば、負荷抵抗ＲＬ）を有する。
【００１４】
第１の駆動部１０は、第１の電源端子（例えば、電源電圧ＶＣＣが与えられる電源端子であって、以下電源端子ＶＣＣとも称す）と第１の出力端子ＯＵＴａとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第３の抵抗値とし、非エンファシスモードにおいて第３の抵抗値よりも大きな第４の抵抗値とする。
【００１５】
より具体的には、第１の駆動部１０は、第１の出力設定部１２及び第２の出力設定部１４を有する。第１の出力設定部１２は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に直列に接続される第１のスイッチトランジスタＭＰａ１と、第１の抵抗ＲＰａ１と、を有する。第２の出力設定部１４は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に直列に接続される第２のスイッチトランジスタＭＰｂ１と、第２の抵抗ＲＰｂ１と、を有する。第１のスイッチトランジスタＭＰａ１及び第２のスイッチトランジスタＭＰｂ１は、ＰＭＯＳトランジスタにより形成される。第１のスイッチトランジスタＭＰａ１のゲートには、制御部４０が出力する出力制御信号ＳＨＰａが入力される。第２のスイッチトランジスタＭＰｂ１のゲートには、制御部４０が出力する出力制御信号ＳＨＰｂが入力される。
【００１６】
そして、第１の抵抗ＲＰａ１は、第３の抵抗値を有する。この第３の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第１の駆動部１０の出力インピーダンスである。第２の抵抗ＲＰｂ１は、第１の抵抗ＲＰａ１との合成抵抗が第４の抵抗値となる抵抗値を有する。この第４の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第１の駆動部１０の出力インピーダンスである。
【００１７】
また、第１のスイッチトランジスタＭＰａ１は、出力制御信号ＳＨＰａに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第２のスイッチトランジスタＭＰｂ１は、出力制御信号ＳＨＰｂに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。
【００１８】
第２の駆動部１１は、第２の電源端子（例えば、接地電圧ＶＳＳが与えられる接地端子であって、以下接地端子ＶＳＳとも称す）と第２の出力端子ＯＵＴｂとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第５の抵抗値とし、非エンファシスモードにおいて第５の抵抗値よりも大きな第６の抵抗値とする。
【００１９】
より具体的には、第２の駆動部１１は、第２の出力設定部１３及び第４の出力設定部１５を有する。第２の出力設定部１３は、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に直列に接続される第３のスイッチトランジスタＭＮａ１と、第３の抵抗ＲＮａ１と、を有する。第４の出力設定部１５は、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に直列に接続される第４のスイッチトランジスタＭＮｂ１と、第４の抵抗ＲＮｂ１と、を有する。第３のスイッチトランジスタＭＮａ１及び第４のスイッチトランジスタＭＮｂ１は、ＮＭＯＳトランジスタにより形成される。第３のスイッチトランジスタＭＮａ１のゲートには、制御部４０が出力する出力制御信号ＳＨＮａが入力される。第４のスイッチトランジスタＭＮｂ１のゲートには、制御部４０が出力する出力制御信号ＳＨＮｂが入力される。
【００２０】
そして、第３の抵抗ＲＮａ１は、第５の抵抗値を有する。この第５の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第２の駆動部１１の出力インピーダンスである。第４の抵抗ＲＮｂ１は、第３の抵抗ＲＮａ１との合成抵抗が第６の抵抗値となる抵抗値を有する。この第６の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第２の駆動部１１の出力インピーダンスである。
【００２１】
また、第３のスイッチトランジスタＭＮａ１は、出力制御信号ＳＨＮａに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第４のスイッチトランジスタＭＮｂ１は、出力制御信号ＳＨＮｂに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。
【００２２】
第３の駆動部２０は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第７の抵抗値とし、非エンファシスモードにおいて第７の抵抗値よりも大きな第８の抵抗値とする。
【００２３】
より具体的には、第３の駆動部２０は、第５の出力設定部２２及び第６の出力設定部２４を有する。第５の出力設定部２２は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に直列に接続される第５のスイッチトランジスタＭＰａ２と、第５の抵抗ＲＰａ２と、を有する。第６の出力設定部２４は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に直列に接続される第６のスイッチトランジスタＭＰｂ２と、第６の抵抗ＲＰｂ２と、を有する。第５のスイッチトランジスタＭＰａ２及び第６のスイッチトランジスタＭＰｂ２は、ＰＭＯＳトランジスタにより形成される。第５のスイッチトランジスタＭＰａ２のゲートには、制御部４０が出力する出力制御信号ＳＬＰａが入力される。第６のスイッチトランジスタＭＰｂ２のゲートには、制御部４０が出力する出力制御信号ＳＬＰｂが入力される。
【００２４】
そして、第５の抵抗ＲＰａ２は、第７の抵抗値を有する。この第７の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第３の駆動部２０の出力インピーダンスである。第６の抵抗ＲＰｂ２は、第６の抵抗ＲＰｂ２との合成抵抗が第８の抵抗値となる抵抗値を有する。この第８の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第３の駆動部２０の出力インピーダンスである。
【００２５】
また、第５のスイッチトランジスタＭＰａ２は、出力制御信号ＳＬＰａに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第６のスイッチトランジスタＭＰｂ２は、出力制御信号ＳＬＰｂに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。
【００２６】
つまり、第３の駆動部２０は、第１の駆動部１０と同じ回路構成を有する。しかし、第３の駆動部２０に入力される出力制御信号ＳＬＰａ、ＳＬＰｂは、第１の駆動部１０に入力される出力制御信号ＳＨＰａ、ＳＨＰｂと異なる。この出力制御信号ＳＬＰａ、ＳＬＰｂは、例えば、入力信号がロウレベルである場合に第３の駆動部２０を活性化させ、入力信号がハイレベルである場合に第３の駆動部２０を非活性化する信号である。一方、出力制御信号ＳＨＰａ、ＳＨＰｂは、例えば、入力信号がハイレベルである場合に第１の駆動部１０を活性化させ、入力信号がロウレベルである場合に第１の駆動部１０を非活性化する信号である。つまり、第３の駆動部２０は、第１の駆動部１０とは相補的に制御される回路である。
【００２７】
第４の駆動部２１は、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第９の抵抗値とし、非エンファシスモードにおいて第５の抵抗値よりも大きな第１０の抵抗値とする。
【００２８】
より具体的には、第４の駆動部２１は、第７の出力設定部２３及び第８の出力設定部２５を有する。第７の出力設定部２３、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に直列に接続される第７のスイッチトランジスタＭＮａ２と、第７の抵抗ＲＮａ２と、を有する。第８の出力設定部２５は、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に直列に接続される第８のスイッチトランジスタＭＮｂ２と、第８の抵抗ＲＮｂ２と、を有する。第７のスイッチトランジスタＭＮａ２及び第８のスイッチトランジスタＭＮｂ２は、ＮＭＯＳトランジスタにより形成される。第７のスイッチトランジスタＭＮａ２のゲートには、制御部４０が出力する出力制御信号ＳＬＮａが入力される。第８のスイッチトランジスタＭＮｂ２のゲートには、制御部４０が出力する出力制御信号ＳＬＮｂが入力される。
【００２９】
そして、第７の抵抗ＲＮａ２は、第９の抵抗値を有する。この第９の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第４の駆動部２１の出力インピーダンスである。第８の抵抗ＲＮｂ２は、第７の抵抗ＲＮａ２との合成抵抗が第１０の抵抗値となる抵抗値を有する。この第１０の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第４の駆動部２１の出力インピーダンスである。
【００３０】
また、第７のスイッチトランジスタＭＮａ２は、出力制御信号ＳＬＮａに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第８のスイッチトランジスタＭＮｂ２は、出力制御信号ＳＬＮｂに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。
【００３１】
つまり、第４の駆動部２１は、第２の駆動部１１と同じ回路構成を有する。しかし、第４の駆動部２１に入力される出力制御信号ＳＬＮａ、ＳＬＮｂは、第２の駆動部１１に入力される出力制御信号ＳＨＮａ、ＳＨＮｂと異なる。この出力制御信号ＳＬＮａ、ＳＬＮｂは、例えば、入力信号がロウレベルである場合に第４の駆動部２１を活性化させ、入力信号がハイレベルである場合に第４の駆動部２１を非活性化する信号である。一方、出力制御信号ＳＨＮａ、ＳＨＮｂは、例えば、入力信号がハイレベルである場合に第２の駆動部１１を活性化させ、入力信号がロウレベルである場合に第２の駆動部１１を非活性化する信号である。つまり、第４の駆動部２１は、第２の駆動部１１とは相補的に制御される回路である。
【００３２】
可変抵抗３０は、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に設けられ、抵抗値を、エンファシスモードにおいて第１の抵抗値とし、非エンファシスモードにおいて第１の抵抗値よりも小さな第２の抵抗値とする。可変抵抗３０は、制御部４０が出力するスイッチ制御信号ＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２に応じて抵抗値を第１の抵抗値と第２の抵抗値との間で切り換える。
【００３３】
より具体的には、可変抵抗３０は、第１のスイッチ回路３１、第２のスイッチ回路３２、第１のブリッジ抵抗、第２のブリッジ抵抗を有する。第１のスイッチ回路３１と第１のブリッジ抵抗は、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に直列に接続される。ここで、図１に示す例では、第１のブリッジ抵抗は、ブリッジ抵抗Ｒａ１とブリッジ抵抗Ｒａ２の２つ抵抗により構成される。また、第１のスイッチ回路３１は、ＰＭＯＳトランジスタＳＭＰ１及びＮＭＯＳトランジスタＳＭＮ１を有する。ＰＭＯトランジスタＳＭＰ１のゲートにはスイッチ制御信号ＳＰ１が入力される。ＮＭＯＳトランジスタＳＭＮ１のゲートにはスイッチ制御信号ＳＮ１が入力される。このスイッチ制御信号ＳＰ１とスイッチ制御信号ＳＮ１は、互いに反転した論理レベルの信号である。そして、ＰＭＯＳトランジスタＳＭＰ１及びＮＭＯＳトランジスタＳＭＮ１は、トランスファゲート回路を構成する。そして、第１のスイッチ回路３１の一方の端子と第１の出力端子ＯＵＴａとの間にブリッジ抵抗Ｒａ１が設けられ、第１のスイッチ回路３１の他方の端子と第２の出力端子ＯＵＴｂとの間にブリッジ抵抗Ｒａ２が設けられる。
【００３４】
第２のスイッチ回路３２と第２のブリッジ抵抗は、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に直列に接続される。ここで、図１に示す例では、第２のブリッジ抵抗は、ブリッジ抵抗Ｒｂ１とブリッジ抵抗Ｒｂ２の２つ抵抗により構成される。また、第２のスイッチ回路３２は、ＰＭＯＳトランジスタＳＭＰ２及びＮＭＯＳトランジスタＳＭＮ２を有する。ＰＭＯトランジスタＳＭＰ２のゲートにはスイッチ制御信号ＳＰ２が入力される。ＮＭＯＳトランジスタＳＭＮ２のゲートにはスイッチ制御信号ＳＮ２が入力される。このスイッチ制御信号ＳＰ２とスイッチ制御信号ＳＮ２は、互いに反転した論理レベルの信号である。そして、ＰＭＯＳトランジスタＳＭＰ２及びＮＭＯＳトランジスタＳＭＮ２は、トランスファゲート回路を構成する。そして、第２のスイッチ回路３２の一方の端子と第１の出力端子ＯＵＴａとの間にブリッジ抵抗Ｒｂ２が設けられ、第２のスイッチ回路３２の他方の端子と第２の出力端子ＯＵＴｂとの間にブリッジ抵抗Ｒｂ２が設けられる。
【００３５】
なお、スイッチ制御信号ＳＰ１、ＳＮ１は、少なくとも半導体装置１が差動信号を出力している期間において第１のスイッチ回路３１を導通した状態に維持する信号である。一方、スイッチ制御信号ＳＰ２、ＳＮ２は、半導体装置１を非エンファシスモードで動作させる期間において第２のスイッチ回路３２を導通状態とし、半導体装置１をエンファシスモードで動作させる期間において第２のスイッチ回路３２を非導通状態とする信号である。
【００３６】
制御部４０は、入力信号に応じて第１の駆動部１０、第２の駆動部１１、第３の駆動部２０及び第４の駆動部２１の導通状態を制御すると共に、エンファシスモードと非エンファシスモードとにおいて第１の駆動部１０、第２の駆動部１１、第３の駆動部２０及び第４の駆動部２１の出力インピーダンスと可変抵抗３０の抵抗値を切り換える。より具体的には、制御部４０は、入力信号の論理レベルが切り替った場合に、その後の１サイクルの期間においてエンファシスモードで第１の駆動部１０、第２の駆動部１１、第３の駆動部２０、第４の駆動部２１及び可変抵抗３０を制御する。また、制御部４０は、入力信号の論理レベルが同一の期間が１サイクル以上連続した場合には、２サイクル目以降の期間において、非エンファシスモードで第１の駆動部１０、第２の駆動部１１、第３の駆動部２０、第４の駆動部２１及び可変抵抗３０を制御する。なお、エンファシスモードによる制御を行う入力信号のサイクル数は、製品の仕様等により適宜設定することができる。また、実施の形態１では、エンファシスモードにおける差動信号の振幅レベルを１つとしたが、エンファシスモード中に差動信号の振幅レベルを複数の段階に分けて制御しても良い。
【００３７】
続いて、半導体装置１の動作について説明する。まず、エンファシスモードと非エンファシスモードにおける半導体装置１の回路の状態について説明する。以下の説明では、説明を簡単にするために、相補的に導通状態となる駆動部のうち第１の駆動部１０及び第２の駆動部１１の回路を例に各モードにおける回路の状態について説明する。
【００３８】
図２にエンファシスモードにおける半導体装置１の等価回路図を示す。図２に示すように、エンファシスモードでは、第１のスイッチトランジスタＭＰａ１及び第２のスイッチトランジスタＭＰｂ１が導通状態に制御される。これにより、第１の駆動部１０では、第１の抵抗ＲＰａ１及び第２の抵抗ＲＰｂ１が有効になる。つまり、エンファシスモードにおける第１の駆動部１０の出力インピーダンスである第３の抵抗値ＲＰａは、第１の抵抗ＲＰａ１及び第２の抵抗ＲＰｂ１の合成抵抗となる。
【００３９】
また、エンファシスモードでは、第３のスイッチトランジスタＭＮａ１及び第４のスイッチトランジスタＭＮｂ１が導通状態に制御される。これにより、第２の駆動部１１では、第３の抵抗ＲＮａ１及び第４の抵抗ＲＮｂ１が有効になる。つまり、エンファシスモードにおける第２の駆動部１１の出力インピーダンスである第５の抵抗値ＲＮａは、第３の抵抗ＲＮａ１及び第４の抵抗ＲＮｂ１の合成抵抗となる。
【００４０】
また、エンファシスモードでは、可変抵抗３０の第１のスイッチ回路３１は導通状態に制御され、第２のスイッチ回路３２は非導通状態に制御される。これにより、可変抵抗３０では、第１のブリッジ抵抗を構成するブリッジ抵抗Ｒａ１、Ｒａ２が有効になる。そして、可変抵抗３０の抵抗値は、第１のブリッジ抵抗の抵抗値と等しくなる。つまり、エンファシスモードにおける可変抵抗３０の抵抗値である第１の抵抗値ＲＭａは、ブリッジ抵抗Ｒａ１、Ｒａ２の合成抵抗（第１のブリッジ抵抗）の抵抗値となる。また、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の抵抗値は、第１の抵抗値ＲＭａと負荷抵抗ＲＬの抵抗値との合成抵抗（つまり、２つの抵抗を並列接続した抵抗値）となる。
【００４１】
ここで、エンファシスモードにおける差動信号の振幅Ｖａ２について説明する。図２に示すように、エンファシスモードでは、第１の駆動部１０に電流Ｉａ１が流れ、第２の駆動部１１に電流Ｉａ３が流れ、可変抵抗３０に電流Ｉａ２２が流れ、負荷抵抗ＲＬに電流Ｉａ２１が流れる。ここで、各電流の関係は、（１）式で示すことができる。
【数１】
0005671429.tif 000002
また、電流Ｉａ２１と電流Ｉａ２２には（２）式の関係を有する。
【数２】
0005671429.tif 000003
【００４２】
そして、（１）式及び（２）式より、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間の電圧Ｖａ１、第１の電源端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の電圧Ｖａ２、第２の出力端子ＯＵＴｂと接地端子ＶＳＳとの間の電圧Ｖａ３は、それぞれ（３）〜（５）式で示すことができる。なお、電圧Ｖａ２がエンファシスモードにおける差動信号の振幅に相当する。
【数３】
0005671429.tif 000004
【数４】
0005671429.tif 000005
【数５】
0005671429.tif 000006
【００４３】
続いて、図３に非エンファシスモードにおける半導体装置１の等価回路図を示す。図３に示すように、非エンファシスモードでは、第１のスイッチトランジスタＭＰａ１は導通状態に制御され、第２のスイッチトランジスタＭＰｂ１は非導通状態に制御される。これにより、第１の駆動部１０では、第１の抵抗ＲＰａ１が有効になり、第２の抵抗ＲＰｂ１が無効になる。つまり、非エンファシスモードにおける第１の駆動部１０の出力インピーダンスである第４の抵抗値ＲＰｂは、第１の抵抗ＲＰａ１の抵抗値となる。
【００４４】
また、非エンファシスモードでは、第３のスイッチトランジスタＭＮａ１は導通状態に制御され、第４のスイッチトランジスタＭＮｂ１は非導通状態に制御される。これにより、第２の駆動部１１では、第３の抵抗ＲＮａ１が有効になり、第４の抵抗ＲＮｂ１が無効になる。つまり、非エンファシスモードにおける第２の駆動部１１の出力インピーダンスである第６の抵抗値ＲＮｂは、第３の抵抗ＲＮａ１の抵抗値となる。
【００４５】
また、非エンファシスモードでは、可変抵抗３０の第１のスイッチ回路３１及び第２のスイッチ回路３２は導通状態に制御される。これにより、可変抵抗３０では、第１のブリッジ抵抗を構成するブリッジ抵抗Ｒａ１、Ｒａ２と、第２のブリッジ抵抗を構成するブリッジ抵抗Ｒｂ１、Ｒｂ２と、が有効になる。そして、可変抵抗３０の抵抗値は、第１のブリッジ抵抗と第２のブリッジ抵抗の合成抵抗と等しくなる。つまり、非エンファシスモードにおける可変抵抗３０の抵抗値である第２の抵抗値ＲＭｂは、ブリッジ抵抗Ｒａ１、Ｒａ２の合成抵抗（第１のブリッジ抵抗）と、ブリッジ抵抗Ｒｂ１、Ｒｂ２の合成抵抗（第２のブリッジ抵抗）と、の合成抵抗となる。また、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の抵抗値は、第２の抵抗値ＲＭｂと負荷抵抗ＲＬの抵抗値との合成抵抗（つまり、２つの抵抗を並列接続した抵抗値）となる。
【００４６】
ここで、非エンファシスモードにおける差動信号の振幅Ｖａ２について説明する。図３に示すように、非エンファシスモードでは、第１の駆動部１０に電流Ｉｂ１が流れ、第２の駆動部１１に電流Ｉｂ３が流れ、可変抵抗３０に電流Ｉｂ２２が流れ、負荷抵抗ＲＬに電流Ｉｂ２１が流れる。ここで、各電流の関係は、（６）式で示すことができる。
【数６】
0005671429.tif 000007
また、電流Ｉｂ２１と電流Ｉｂ２２には（７）式の関係を有する。
【数７】
0005671429.tif 000008
【００４７】
そして、（６）式及び（７）式より、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間の電圧Ｖｂ１、第１の電源端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の電圧Ｖｂ２、第２の出力端子ＯＵＴｂと接地端子ＶＳＳとの間の電圧Ｖｂ３は、それぞれ（８）〜（１０）式で示すことができる。なお、電圧Ｖｂ２が非エンファシスモードにおける差動信号の振幅に相当する。
【数８】
0005671429.tif 000009
【数９】
0005671429.tif 000010
【数１０】
0005671429.tif 000011
【００４８】
ここで、実施の形態１にかかる半導体装置１におけるエンファシスモード時の差動信号の振幅Ｖａ２と非エンファシスモード時の差動信号の振幅Ｖｂ２との関係についてさらに詳細に説明する。
【００４９】
実施の形態１にかかる半導体装置１では、エンファシスモードにおける第１の駆動部１０の第３の抵抗値ＲＰａと、非エンファシスモードにおける第１の駆動部１０の第４の抵抗値ＲＰｂとが（１１）式により表される関係を有する。エンファシスモードにおける第２の駆動部１１の第５の抵抗値ＲＮａと、非エンファシスモードにおける第２の駆動部１１の第６の抵抗値ＲＮｂとが（１２）式により表される関係を有する。エンファシスモードにおける可変抵抗３０の第１の抵抗値ＲＭａと、非エンファシスモードにおける可変抵抗３０の第２の抵抗値ＲＭｂとが（１３）式により表される関係を有する。
【数１１】
0005671429.tif 000012
【数１２】
0005671429.tif 000013
【数１３】
0005671429.tif 000014
【００５０】
ここで、実施の形態１にかかる半導体装置１では、エンファシスモードの差動信号の振幅Ｖａ２と非エンファシスモードの差動信号の振幅Ｖｂ２とを、可変抵抗３０の抵抗値と負荷抵抗ＲＬの抵抗値によって設定する。より具体的には、半導体装置１では、エンファシスモードの差動信号の振幅Ｖａ２と非エンファシスモードの差動信号の振幅Ｖｂ２とを、（１４）式の関係によって決定する。
【数１４】
0005671429.tif 000015
つまり、実施の形態１にかかる半導体装置１は、第１の抵抗値ＲＭａ及び第２の抵抗値ＲＭｂを、第１の抵抗値ＲＭａと負荷抵抗ＲＬとの合成抵抗（例えば、並列抵抗）となる第１の差動抵抗値ＲＤＳａと、第２の抵抗値ＲＭｂと負荷抵抗ＲＬとの合成抵抗（例えば、並列抵抗）となる第２の差動抵抗値ＲＤＳｂと、の比が、エンファシスモードの差動信号の振幅Ｖａ２と非エンファシスモードの差動信号の振幅Ｖｂ２との比に相当する値に設定する。
【００５１】
一方、エンファシスモードにおける第３の抵抗値ＲＰａ及び第５の抵抗値ＲＮａと、非エンファシスモードにおける第４の抵抗値ＲＰｂ及び第６の抵抗値ＲＮｂとを、（１５）式を満たすような値で設定する。
【数１５】
0005671429.tif 000016
【００５２】
つまり、実施の形態１にかかる半導体装置１は、第３の抵抗値ＲＰａと第５の抵抗値ＲＮａとの合成抵抗を示す第１の出力抵抗値ＲＤａと、第４の抵抗値ＲＰｂと第６の抵抗値ＲＮｂとの合成抵抗を示す第２の出力抵抗値ＲＤｂと、の差を、第１の差動抵抗値ＲＤＳａと第２の差動抵抗値ＲＤＳｂとの差に相当する値に設定する。
【００５３】
エンファシスモードから非エンファシスモードへと切り換えた場合、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の抵抗値が第１の差動抵抗値ＲＤＳａから第２の差動抵抗値ＲＤＳｂへと変化する。しかし、（１５）式に基づき第１の抵抗値から第６の抵抗値を設定することで、第１の差動抵抗値ＲＤＳａと第２の差動抵抗値ＲＤＳｂとの抵抗値の差は、第１の出力抵抗値ＲＤａと第２の出力抵抗値ＲＤｂとの差により補われる。つまり、半導体装置１では、エンファシスモードと非エンファシスモードとのいずれのモードにおいても第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間の抵抗値を一定に維持し、エンファシスモードにおいて半導体装置１に流れる電流Ｉａ１（＝Ｉａ３）と、非エンファシスモードにおいて流れる電流Ｉｂ１（＝Ｉｂ３）と、の間の変動を抑制することができる。
【００５４】
なお、エンファシスモードにおける電流Ｉａ１と、非エンファシスモードにおける電流Ｉｂ１と、の差はゼロとすることが理想であるが、これら２つの電流との間に数％程度の差があっても良い。言い換えると、電流Ｉａ１と電流Ｉｂ１との誤差は、電流Ｉａ１と電流Ｉｂ１との誤差に起因した電源電圧変動が許容できる範囲であれば良い。
【００５５】
続いて、実施の形態１にかかる半導体装置１の動作について説明する。図４に半導体装置１の動作を示すタイミングチャートを示す。以下の説明では、入力信号の１つの値を送信する期間の単位をサイクルと称す。図４に示すように、半導体装置１は、入力信号の信号レベルがハイレベルを示す場合は、第１の出力端子ＯＵＴａの電圧を第２の出力端子ＯＵＴｂの電圧よりも高くし、入力信号の信号レベルがロウレベルを示す場合は、第１の出力端子ＯＵＴａの電圧を第２の出力端子ＯＵＴｂの電圧よりも高くする。
【００５６】
また、半導体装置１は、入力信号の信号レベルが切り替った最初のサイクルは、エンファシスモードで第１の駆動部１０から第４の駆動部２１を制御する。一方、半導体装置１は、入力信号において同一の信号レベルが２サイクル以上継続した場合は、２サイクル目以降の期間は非エンファシスモードで第１の駆動部１０から第４の駆動部２１を制御する。図４に示す例では、半導体装置１の制御部４０がエンファシスモードで第１の駆動部１０から第４の駆動部２１を制御する期間にＴｅの符号を付し、非エンファシスモードで第１の駆動部１０から第４の駆動部２１を制御する期間にＴｎの符号を付した。
【００５７】
図４に示すように、半導体装置１は、入力信号がハイレベルの期間は、出力制御信号ＳＨＰａをロウレベル、出力制御信号ＳＨＮａをハイレベルとし、出力制御信号ＳＬＰａ、ＳＬＰｂをロウレベル、出力制御信号ＳＨＮａ、ＳＨＮｂをハイレベルとする。これにより、入力信号がハイレベルの期間は、第１の駆動部１０及び第２の駆動部１１が導通状態（活性状態）となり、第３の駆動部２０及び第４の駆動部２１が非導通状態（非活性状態）となる。さらに、半導体装置１は、入力信号がハイレベルである期間において、スイッチ制御信号ＳＰ１をロウレベル、かつ、スイッチ制御信号ＳＮ１をハイレベルとする。これにより、可変抵抗３０の第１のスイッチ回路３１が導通状態なり、ブリッジ抵抗Ｒａ１、Ｒａ２が有効になる。
【００５８】
そして、半導体装置１は、入力信号がハイレベルの期間中の期間Ｔｅにおいて出力制御信号ＳＨＰｂをロウレベル、かつ、出力制御信号ＳＨＮｂをハイレベルとし、期間Ｔｎにおいては出力制御信号ＳＨＰｂをハイレベル、かつ、出力制御信号ＳＨＮｂをロウレベルとする。また、半導体装置１は、入力信号がハイレベルの期間中の期間Ｔｅにおいてスイッチ制御信号ＳＰ２をロウレベル、かつ、スイッチ制御信号ＳＮ２をハイレベルとし、期間Ｔｎにおいてはスイッチ制御信号ＳＰ２をハイレベル、かつ、スイッチ制御信号ＳＮ２をロウレベルとする。
【００５９】
これにより、半導体装置１は、入力信号がハイレベルの期間中の期間Ｔｅにおいては、第１の駆動部１０、第２の駆動部１１の出力インピーダンスを小さくし、かつ、可変抵抗３０の抵抗値を大きくし、入力信号がハイレベルの期間中の期間Ｔｅにおいては、第１の駆動部１０、第２の駆動部１１の出力インピーダンスを大きくし、かつ、可変抵抗３０の抵抗値を小さくする。そして、このように抵抗値を変化させることで、半導体装置１は、期間Ｔｅにおける差動信号の振幅Ｖａ２を、期間Ｔｎにおける差動信号の振幅Ｖｂ２よりも大きくするエンファシス処理を実現する。
【００６０】
一方、図４に示すように、半導体装置１は、入力信号がロウレベルの期間は、出力制御信号ＳＬＰａをロウレベル、出力制御信号ＳＬＮａをハイレベルとし、出力制御信号ＳＨＰａ、ＳＨＰｂをハイレベル、出力制御信号ＳＨＮａ、ＳＨＮｂをロウレベルとする。これにより、入力信号がロウレベルの期間は、第３の駆動部２０及び第４の駆動部２１が導通状態（活性状態）となり、第１の駆動部１０及び第２の駆動部１１が非導通状態（非活性状態）となる。さらに、半導体装置１は、入力信号がロウレベルである期間において、スイッチ制御信号ＳＰ１をロウレベル、かつ、スイッチ制御信号ＳＮ１をハイレベルとする。これにより、可変抵抗３０の第１のスイッチ回路３１が導通状態なり、ブリッジ抵抗Ｒａ１、Ｒａ２が有効になる。
【００６１】
そして、半導体装置１は、入力信号がロウレベルの期間中の期間Ｔｅにおいて出力制御信号ＳＬＰｂをロウレベル、かつ、出力制御信号ＳＬＮｂをハイレベルとし、期間Ｔｎにおいては出力制御信号ＳＬＰｂをハイレベル、かつ、出力制御信号ＳＬＮｂをロウレベルとする。また、半導体装置１は、入力信号がロウレベルの期間中の期間Ｔｅにおいてスイッチ制御信号ＳＰ２をロウレベル、かつ、スイッチ制御信号ＳＮ２をハイレベルとし、期間Ｔｎにおいてはスイッチ制御信号ＳＰ２をハイレベル、かつ、スイッチ制御信号ＳＮ２をロウレベルとする。
【００６２】
これにより、半導体装置１は、入力信号がロウレベルの期間中の期間Ｔｅにおいては、第３の駆動部２０、第４の駆動部２１の出力インピーダンスを小さくし、かつ、可変抵抗３０の抵抗値を大きくし、入力信号がロウレベルの期間中の期間Ｔｅにおいては、第３の駆動部２０、第４の駆動部２１の出力インピーダンスを大きくし、かつ、可変抵抗３０の抵抗値を小さくする。そして、このように抵抗値を変化させることで、半導体装置１は、期間Ｔｅにおける差動信号の振幅Ｖａ２を、期間Ｔｎにおける差動信号の振幅Ｖｂ２よりも大きくするエンファシス処理を実現する。
【００６３】
上記より、実施の形態１にかかる半導体装置１は、負荷抵抗ＲＬが接続され、差動信号を出力する第１の出力端子ＯＵＴａ及び第２の出力端子ＯＵＴｂと、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に設けられ、抵抗値を、エンファシスモードにおいて第１の抵抗値ＲＭａとし、非エンファシスモードにおいて第１の抵抗値よりも小さな第２の抵抗値ＲＭｂとする可変抵抗３０と、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第３の抵抗値ＲＰａとし、非エンファシスモードにおいて第３の抵抗値よりも大きな第４の抵抗値ＲＰｂとする第１の駆動部２０と、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第５の抵抗値ＲＮａとし、非エンファシスモードにおいて第５の抵抗値よりも大きな第６の抵抗値ＲＮｂとする第２の駆動部１１と、入力信号に応じて前記第１、第２の駆動部の導通状態を制御すると共に、エンファシスモードと非エンファシスモードとにおいて第１の駆動部１０及び第２の駆動部１１の出力インピーダンスと可変抵抗の抵抗値を切り換える制御部４０と、を有する。なお、半導体装置１は、第１の駆動部１０と相補的に制御される第３の駆動部２０と、第２の駆動部１１と相補的に制御される第４の駆動部２１と、を有する。
【００６４】
そして、実施の形態１にかかる半導体装置１は、第１の抵抗値ＲＭａと負荷抵抗ＲＬとの合成抵抗となる第１の差動抵抗値ＲＤＳａと、第２の抵抗値ＲＭａと負荷抵抗ＲＬとの合成抵抗となる第２の差動抵抗値ＲＤＳａと、の比が、エンファシスモードの差動信号の振幅Ｖａ２と非エンファシスモードの差動信号の振幅Ｖｂ２との比に相当する値に設定する。また、半導体装置１は、第３の抵抗値ＲＰａと第５の抵抗値ＲＮａとの合成抵抗を示す第１の出力抵抗値ＲＰａと、第４の抵抗値ＲＰｂと第６の抵抗値ＲＮｂとの合成抵抗を示す第２の出力抵抗値ＲＮｂと、の差が、第１の差動抵抗値ＲＤＳａと第２の差動抵抗値ＲＤＳｂとの差に相当する値に設定する。
【００６５】
また、別の観点では、実施の形態１にかかる半導体装置１は、第１の駆動部１０から第４の駆動部２１が、エンファシスモードから非エンファシスモードへの切り換えに応じて出力インピーダンスを大きくしながら、いずれのモードにおいても略一定の電流を流す。また、可変抵抗３０は、エンファシスモードから非エンファシスモードへの切り換えに応じて負荷抵抗ＲＬに流れる電流が小さくなるように抵抗値を可変する。
【００６６】
実施の形態１にかかる半導体装置１は、上記のような構成を有することで、エンファシスモードにおいて第１の駆動部１０から第４の駆動部２１を介して流れる電流Ｉａ１と、非エンファシスモードにおいて第１の駆動部１０から第４の駆動部２１を介して流れる電流Ｉｂ１と、の差を低減することができる。そして、エンファシスモードと非エンファシスモードとにおける消費電流の差を低減することで、半導体装置１は、エンファシスモードと非エンファシスモードとの間でモードを切り換える際の電源電圧の変動を抑制することができる。また、電源電圧の変動を抑制することで、実施の形態１にかかる半導体装置１は、差動信号のジッタ特性を向上させることができる。
【００６７】
また、電源電圧の変動は、図１に図示していない半導体装置１内の他の回路の不具合の原因となることがある。しかし、実施の形態１にかかる半導体装置１では、電源電圧の変動を抑制することができるため、半導体装置１内の他の回路における不具合を回避することができる。
【００６８】
また、電源電圧の変動を抑制するためには、電源配線にデカップリングコンデンサ等を設ける等の対策が行われる。しかし、デカップリングコンデンサを半導体装置１に内蔵した場合、チップ面積が大きくなる問題がある。このチップ面積の増大は、製造歩留まりの低下、コストの増加というデメリットを生じる。一方、実施の形態１にかかる半導体装置１では、デカップリングコンデンサを利用することなく電源電圧の変動を抑制することができる。そのため、実施の形態１にかかる半導体装置１は、デカップリングコンデンサより電源電圧の変動への対策を行う一般的な半導体装置よりもチップ面積を小さくできる。
【００６９】
なお、図１では、負荷抵抗ＲＬを第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に接続したが、負荷抵抗ＲＬの接続形態としては、他の接続形態も考えられる。そこで、実施の形態１にかかる半導体装置１の変形例である半導体装置１ａのブロック図を図５に示す。
【００７０】
図５に示すように、半導体装置１ａは、コンデンサＣ１、Ｃ２を介して差動信号を受信回路ＲＸに出力する。この場合、負荷抵抗ＲＬとして、コンデンサＣ１、Ｃ２に対応して負荷抵抗ＲＬ１、ＲＬ２を設ける。そして、負荷抵抗ＲＬ１、ＲＬ２の一方の端子を接地端子ＶＳＳに接続する。このような接続形態とすることで、差動信号の交流成分のみを受信回路ＲＸに送信することができる。この半導体装置１においても、交流的な観点からは負荷抵抗ＲＬ１、ＲＬ２を１つの負荷抵抗と見なすことができるため、（１）式〜（１５）式で説明した抵抗値の計算方法と同じ方法で抵抗値を算出することができる。
【００７１】
実施の形態２
実施の形態２にかかる半導体装置２のブロック図を図６に示す。実施の形態１にかかる半導体装置１では、複数の駆動部がそれぞれ導通状態の出力インピーダンスを決定する抵抗を有していた。しかし、図６に示すように、実施の形態２にかかる半導体装置２では、２つの駆動部で１組の抵抗を共通して利用する。
【００７２】
そこで、半導体装置２では、第１の駆動部１０、第２の駆動部１１、第３の駆動部２０及び第４の駆動部２１の別の形態を示す第１の駆動部５０、第２の駆動部５１、第３の駆動部６０及び第４の駆動部６１を有する。
【００７３】
第１の駆動部５０は、第１の出力設定部５２及び第２の出力設定部５４を有する。また、第４の駆動部６１は、第７の出力設定部６３及び第８の出力設定部６５を有する。
【００７４】
そして、第１の出力設定部５２は、第１のスイッチトランジスタＭＰａ１と、抵抗Ｒｍ１と、を有する。第７の出力設定部６３は、第７のスイッチトランジスタＭＮａ２と、抵抗Ｒｍ１と、を有する。つまり、抵抗Ｒｍ１は、第１の出力設定部５２と第７の出力設定部６３とにおいて共通に利用される。
【００７５】
また、第２の出力設定部５４は、第２のスイッチトランジスタＭＰｂ１と、抵抗Ｒｓ１と、を有する。第８の出力設定部６５は、第８のスイッチトランジスタＭＮｂ２と、抵抗Ｒｓ１と、を有する。つまり、抵抗Ｒｓ１は、第２の出力設定部５４と第８の出力設定部６５とにおいて共通に利用される。
【００７６】
ここで、第１の駆動部５０及び第４の駆動部６１を構成する各素子の接続形態について説明する。第１のスイッチトランジスタＭＰａ１のソースは、電源端子ＶＣＣに接続される。第１のスイッチトランジスタＭＰａ１のドレインは、第７のスイッチトランジスタＭＮａ２のドレインに接続される。第７のスイッチトランジスタＭＮａ２のソースは、接地端子ＶＳＳに接続される。第１のスイッチトランジスタＭＰａ１のゲートには制御部４０が出力する出力制御信号ＳＨＰａが入力される。第７のスイッチトランジスタＭＮａ２のゲートには制御部４０が出力する出力制御信号ＳＬＮａが入力される。そして、第１のスイッチトランジスタＭＰａ１のドレインと第７のスイッチトランジスタＭＮａ２のドレインとを接続するノードと第１の出力端子ＯＵＴａとの間に抵抗Ｒｍ１が接続される。
【００７７】
第２のスイッチトランジスタＭＰｂ１のソースは、電源端子ＶＣＣに接続される。第２のスイッチトランジスタＭＰｂ１のドレインは、第８のスイッチトランジスタＭＮｂ２のドレインに接続される。第８のスイッチトランジスタＭＮｂ２のソースは、接地端子ＶＳＳに接続される。第２のスイッチトランジスタＭＰｂ１のゲートには制御部４０が出力する出力制御信号ＳＨＰｂが入力される。第８のスイッチトランジスタＭＮｂ２のゲートには制御部４０が出力する出力制御信号ＳＬＮｂが入力される。そして、第２のスイッチトランジスタＭＰｂ１のドレインと第８のスイッチトランジスタＭＮｂ２のドレインとを接続するノードと第１の出力端子ＯＵＴａとの間に抵抗Ｒｓ１が接続される。
【００７８】
また、第３の出力設定部５３は、第３のスイッチトランジスタＭＮａ１と、抵抗Ｒｍ２と、を有する。第５の出力設定部６２は、第５のスイッチトランジスタＭＰａ２と抵抗Ｒｍ２と、を有する。つまり、抵抗Ｒｍ２は、第３の出力設定部５３と、第５の出力設定部６２とにおいて共通に利用される。
【００７９】
第２の駆動部５１は、第３の出力設定部５３及び第４の出力設定部５５を有する。また、第３の駆動部６０は、第５の出力設定部６２及び第６の出力設定部６４を有する。
【００８０】
そして、第３の出力設定部５３は、第３のスイッチトランジスタＭＮａ１と、抵抗Ｒｍ２と、を有する。第５の出力設定部６２は、第２のスイッチトランジスタＭＰｂ１と、抵抗Ｒｍ２と、を有する。つまり、抵抗Ｒｍ２は、第３の出力設定部５３と第５の出力設定部６２とにおいて共通に利用される。
【００８１】
また、第４の出力設定部５５は、第４のスイッチトランジスタＭＮｂ１と、抵抗Ｒｓ２と、を有する。第６の出力設定部６４は、第６のスイッチトランジスタＭＰｂ２と、抵抗Ｒｓ２と、を有する。つまり、抵抗Ｒｓ２は、第４の出力設定部５５と第６の出力設定部６４とにおいて共通に利用される。
【００８２】
ここで、第２の駆動部５１及び第３の駆動部６０を構成する各素子の接続形態について説明する。第３のスイッチトランジスタＭＮａ１のソースは、接地端子ＶＳＳに接続される。第３のスイッチトランジスタＭＮａ１のドレインは、第５のスイッチトランジスタＭＰａ２のドレインに接続される。第５のスイッチトランジスタＭＰａ２のソースは、電源端子ＶＣＣに接続される。第３のスイッチトランジスタＭＮａ１のゲートには制御部４０が出力する出力制御信号ＳＨＮａが入力される。第５のスイッチトランジスタＭＰａ２のゲートには制御部４０が出力する出力制御信号ＳＬＰａが入力される。そして、第３のスイッチトランジスタＭＮａ１のドレインと第５のスイッチトランジスタＭＰａ２のドレインとを接続するノードと第２の出力端子ＯＵＴｂとの間に抵抗Ｒｍ２が接続される。
【００８３】
第４のスイッチトランジスタＭＮｂ１のソースは、接地端子ＶＳＳに接続される。第４のスイッチトランジスタＭＮｂ１のドレインは、第６のスイッチトランジスタＭＰｂ２のドレインに接続される。第６のスイッチトランジスタＭＰｂ２のソースは、電源端子ＶＣＣに接続される。第４のスイッチトランジスタＭＮｂ１のゲートには制御部４０が出力する出力制御信号ＳＨＮｂが入力される。第６のスイッチトランジスタＭＰｂ２のゲートには制御部４０が出力する出力制御信号ＳＬＰｂが入力される。そして、第４のスイッチトランジスタＭＮｂ１のドレインと第６のスイッチトランジスタＭＰｂ２のドレインとを接続するノードと第２の出力端子ＯＵＴｂとの間に抵抗Ｒｓ２が接続される。
【００８４】
ここで、抵抗Ｒｍ１、Ｒｍ２、Ｒｓ１、Ｒｓ２の抵抗値について説明する。抵抗Ｒｍ１及び抵抗Ｒｓ１の合成抵抗は、エンファシスモードによって第１の駆動部５０及び第２の駆動部５１が活性化されている状態で、第３の抵抗値ＲＰａに相当する抵抗値を示す。また、エンファシスモードによって第３の駆動部６０及び第４の駆動部６１が活性化されている状態においても、抵抗Ｒｍ１及び抵抗Ｒｓ１の合成抵抗は、第３の抵抗値ＲＰａに相当する抵抗値を示す。
【００８５】
抵抗Ｒｍ２及び抵抗Ｒｓ２の合成抵抗は、エンファシスモードによって第１の駆動部５０及び第２の駆動部５１が活性化されている状態で、第５の抵抗値ＲＮａに相当する抵抗値を示す。また、エンファシスモードによって第３の駆動部６０及び第４の駆動部６１が活性化されている状態においても、抵抗Ｒｍ２及び抵抗Ｒｓ２の合成抵抗は、第５の抵抗値ＲＮａに相当する抵抗値を示す。
【００８６】
また、抵抗Ｒｍ１は、非エンファシスモードによって第１の駆動部５０及び第２の駆動部５１が活性化されている状態で、第５の抵抗値ＲＰｂに相当する抵抗値を示す。また、非エンファシスモードによって第３の駆動部６０及び第４の駆動部６１が活性化されている状態においても、抵抗Ｒｍ１は、第５の抵抗値ＲＰｂに相当する抵抗値を示す。
【００８７】
抵抗Ｒｍ２は、非エンファシスモードによって第１の駆動部５０及び第２の駆動部５１が活性化されている状態で、第６の抵抗値ＲＮｂに相当する抵抗値を示す。また、非エンファシスモードによって第３の駆動部６０及び第４の駆動部６１が活性化されている状態においても、抵抗Ｒｍ２は、第６の抵抗値ＲＮｂに相当する抵抗値を示す。
【００８８】
上記説明より、実施の形態２にかかる半導体装置２では、駆動部の間で共通に利用する抵抗により第３〜第６の抵抗値を実現する。また、半導体装置２では、実施の形態１にかかる半導体装置１と同じ制御信号によって制御されることからもわかるように、実施の形態１にかかる半導体装置と同じ制御で駆動部を制御することができる。そして、複数の駆動部で抵抗を共通に利用することで、実施の形態２にかかる半導体装置２は、半導体装置１よりも回路素子数を少なくすることができる。また、回路素子数を削減することで、実施の形態２にかかる半導体装置２は、半導体装置１よりもチップ面積を小さくすることができる。
【００８９】
実施の形態３
実施の形態３にかかる半導体装置３のブロック図を図７に示す。実施の形態１、２では、駆動部を活性化するか否かをトランジスタのオンとオフとを切り換えることで行い、差動信号の振幅を決定する抵抗値は抵抗素子により決定した。一方、実施の形態３では、トランジスタのオン抵抗を利用して駆動部の活性状態を制御すると共に、活性化されたトランジスタのオン抵抗により差動信号の振幅を決定する。
【００９０】
図３に示すように、半導体装置３は、第１の駆動部７０、第２の駆動部７１、第３の駆動部８０、第４の駆動部８１、レギュレータ回路３３、可変抵抗３４、制御部４１、制御電圧生成部４２を有する。ここで、半導体装置３においては、レギュレータ回路３３を設けた。レギュレータ回路３３は、図示しない他の回路から与えられる基準電圧ＶｒＶＤと同じ電圧を電源電圧ＶＤとして出力する。そして、電源電圧ＶＤは、第１の駆動部７０から第４の駆動部８１に与えられる。この電源電圧ＶＤは、電源端子ＶＣＣから与えられる電源電圧ＶＣＣより低い電圧値を有する。半導体装置３が出力する差動信号の振幅が電源電圧ＶＣＣとの差が大きな場合、レギュレータ回路３３により電源電圧ＶＤにより第１の駆動部７０から第４の駆動部８１を動作させることで消費電力を低減することができる。なお、半導体装置３では、レギュレータ回路３３の出力端子を第１の電源端子として用いる。
【００９１】
また、差動信号の振幅が電源電圧ＶＣＣに比べて十分に小さい場合、駆動部中の駆動トランジスタ（以下の説明の駆動トランジスタＭＮ１〜ＭＮ４）のゲートソース間電圧Ｖｇｓを駆動トランジスタのソースドレイン間電圧Ｖｇｓよりも十分に大きくすることができる。ゲートソース間電圧Ｖｇｓと、ソースドレイン間電圧Ｖｄｓとの関係をこのように設定することで、駆動トランジスタのオン抵抗を抵抗値がリニアに変化する領域で制御することができる。これにより、実施の形態３では、プッシュスイッチ（例えば、第１の駆動部と第３の駆動部）にＮＭＯＳトランジスタを利用し、かつ、ゲートソース間電圧Ｖｇｓの制御をプルスイッチ（第２の駆動部と第４の駆動部）と共通化することができる。
【００９２】
また、半導体装置３における第１の駆動部７０から第４の駆動部８１は、半導体装置１における第１の駆動部１０から第４の駆動部２１の機能を実現するための回路の変形例を示すものである。実施の形態３における可変抵抗３４は、半導体装置１における可変抵抗３０と同じ機能を実現するための回路の変形例を示すものである。また、制御部４１は、駆動部の出力インピーダンス及び可変抵抗の抵抗値を制御する各種制御信号を生成する。制御部４１が出力する制御信号は、入力信号の信号レベルと差動信号の信号レベルとの対応関係が実施の形態１と同じになるような差動信号を駆動部及び可変抵抗に生成させるものである。また、制御電圧生成部４２は、半導体装置３において駆動部及び可変抵抗の抵抗値を設定するに利用される抵抗設定電圧ＶＣ１ａ、ＶＣ１ｂ、ＶＣ２ａ、ＶＣ２ｂを生成する。
【００９３】
第１の駆動部７０は、第１の駆動トランジスタＭＮ１と、第１の駆動状態制御部７２とを有する。第１の駆動トランジスタＭＮ１は、第１の電源端子（例えば、レギュレータ回路３３の出力端子）と第１の出力端子ＯＵＴ１ａとの間に接続される。第１の駆動状態制御部７２は、エンファシスモードにおいて第１の駆動トランジスタＭＮ１のゲートに第１の駆動トランジスタＭＮ１のソースドレイン間の抵抗値を第３の抵抗値ＲＰａとする第３の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ａ）を与える。また、第１の駆動状態制御部７２は、非エンファシスモードにおいて第１の駆動トランジスタＭＮ１のゲートに第１の駆動トランジスタＭＮ１のソースドレイン間の抵抗値を第４の抵抗値ＲＰｂとする第４の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ｂ）を与える。
【００９４】
より具体的には、第１の駆動状態制御部７２は、ＰＭＯＳトランジスタＭＰＣａ１、ＰＭＯＳトランジスタＭＰＣｂ１、ＮＭＯＳトランジスタＭＮＣａ１、ＮＭＯＳトランジスタＭＮＣｂ１を有する。
【００９５】
ＰＭＯＳトランジスタＭＰＣａ１のソースには、抵抗設定電圧ＶＣ１ａが与えられる。ＰＭＯＳトランジスタＭＰＣａ１のソースは、第１の駆動トランジスタＭＮ１のゲートに接続される。ＰＭＯＳトランジスタＭＰＣａ１のゲートには、出力制御信号ＳＨａが与えられる。ＰＭＯＳトランジスタＭＰＣｂ１のソースには、抵抗設定電圧ＶＣ１ｂが与えられる。ＰＭＯＳトランジスタＭＰＣｂ１のドレインは、第１の駆動トランジスタＭＮ１のゲートに接続される。ＰＭＯＳトランジスタＭＰＣｂ１のゲートには、出力制御信号ＳＨｂが与えられる。
【００９６】
ＮＭＯＳトランジスタＭＮＣａ１のドレインは、第１の駆動トランジスタＭＮ１のゲートに接続される。ＮＭＯＳトランジスタＭＮＣａ１のソースは、ＮＭＯＳトランジスタＭＮＣｂ１のドレインに接続される。ＮＭＯＳトランジスタＭＮＣａ１のゲートには、出力制御信号ＳＨａが与えられる。ＮＭＯＳトランジスタＭＮＣｂ１のドレインは、ＮＭＯＳトランジスタＭＮＣａ１のソースに接続される。ＮＭＯＳトランジスタＭＮＣｂ１のソースには、接地電圧ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮＣｂ１のゲートには、出力制御信号ＳＨｂが与えられる。
【００９７】
つまり、第１の駆動状態制御部７２は、出力制御信号ＳＨａがロウレベルの期間は抵抗設定電圧ＶＣ１ａを第１の駆動トランジスタＭＮ１のゲートに与え、出力制御信号ＳＨｂがロウレベルの期間は抵抗設定電圧ＶＣ１ｂを第１の駆動トランジスタＭＮ１のゲートに与える。また、第１の駆動状態制御部７２は、出力制御信号ＳＨａ及び出力制御信号ＳＨｂがいずれもハイレベルである期間は第１の駆動トランジスタＭＮ１のゲートに接地電圧ＶＳＳを与える。なお、出力制御信号ＳＨａと出力制御信号ＳＨｂとは同時にロウレベルになることがないように生成されるものである。
【００９８】
そして、第１の駆動部７０は、第１の駆動状態制御部７２の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＣ１ａに応じて第１の駆動トランジスタＭＮ１の抵抗値を第３の抵抗値ＲＰａとする。第１の駆動部７０は、第１の駆動状態制御部７２の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＣ１ｂに応じて第１の駆動トランジスタＭＮ１の抵抗値を第４の抵抗値ＲＰｂとする。また、第１の駆動部７０は、第１の駆動状態制御部７２の動作によって、非導通状態（例えば、非活性状態）においては第１の駆動トランジスタＭＮ１を遮断状態とする。
【００９９】
第２の駆動部７１は、第２の駆動トランジスタＭＮ２と、第２の駆動状態制御部７３とを有する。第２の駆動トランジスタＭＮ２は、接地端子ＶＳＳと第２の出力端子ＯＵＴｂとの間に接続される。第２の駆動状態制御部７３は、エンファシスモードにおいて第２の駆動トランジスタＭＮ２のゲートに第２の駆動トランジスタＭＮ２のソースドレイン間の抵抗値を第５の抵抗値ＲＮａとする第５の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ａ）を与え、非エンファシスモードにおいて第２の駆動トランジスタＭＮ２のゲートに第２の駆動トランジスタＭＮ２のソースドレイン間の抵抗値を第６の抵抗値ＲＮｂとする第６の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ｂ）を与える。
【０１００】
より具体的には、第２の駆動状態制御部７３は、ＰＭＯＳトランジスタＭＰＣａ２、ＰＭＯＳトランジスタＭＰＣｂ２、ＮＭＯＳトランジスタＭＮＣａ２、ＮＭＯＳトランジスタＭＮＣｂ２を有する。
【０１０１】
ＰＭＯＳトランジスタＭＰＣａ２のソースには、抵抗設定電圧ＶＣ１ａが与えられる。ＰＭＯＳトランジスタＭＰＣａ２のソースは、第２の駆動トランジスタＭＮ２のゲートに接続される。ＰＭＯＳトランジスタＭＰＣａ２のゲートには、出力制御信号ＳＨａが与えられる。ＰＭＯＳトランジスタＭＰＣｂ２のソースには、抵抗設定電圧ＶＣ１ｂが与えられる。ＰＭＯＳトランジスタＭＰＣｂ２のドレインは、第２の駆動トランジスタＭＮ２のゲートに接続される。ＰＭＯＳトランジスタＭＰＣｂ２のゲートには、出力制御信号ＳＨｂが与えられる。
【０１０２】
ＮＭＯＳトランジスタＭＮＣａ２のドレインは、第２の駆動トランジスタＭＮ２のゲートに接続される。ＮＭＯＳトランジスタＭＮＣａ２のソースは、ＮＭＯＳトランジスタＭＮＣｂ２のドレインに接続される。ＮＭＯＳトランジスタＭＮＣａ２のゲートには、出力制御信号ＳＨａが与えられる。ＮＭＯＳトランジスタＭＮＣｂ２のドレインは、ＮＭＯＳトランジスタＭＮＣａ２のソースに接続される。ＮＭＯＳトランジスタＭＮＣｂ２のソースには、接地電圧ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮＣｂ２のゲートには、出力制御信号ＳＨｂが与えられる。
【０１０３】
つまり、第２の駆動状態制御部７３は、出力制御信号ＳＨａがロウレベルの期間は抵抗設定電圧ＶＣ１ａを第２の駆動トランジスタＭＮ２のゲートに与え、出力制御信号ＳＨｂがロウレベルの期間は抵抗設定電圧ＶＣ１ｂを第２の駆動トランジスタＭＮ２のゲートに与える。また、第２の駆動状態制御部７３は、出力制御信号ＳＨａ及び出力制御信号ＳＨｂがいずれもハイレベルである期間は第２の駆動トランジスタＭＮ２のゲートに接地電圧ＶＳＳを与える。
【０１０４】
そして、第２の駆動部７１は、第２の駆動状態制御部７３の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＣ１ａに応じて第２の駆動トランジスタＭＮ２の抵抗値を第５の抵抗値ＲＮａとする。第２の駆動部７１は、第２の駆動状態制御部７３の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＣ１ｂに応じて第２の駆動トランジスタＭＮ２の抵抗値を第６の抵抗値ＲＮｂとする。また、第２の駆動部７１は、第２の動状態制御部７３の動作によって、非導通状態（例えば、非活性状態）においては第２の駆動トランジスタＭＮ２を遮断状態とする。
【０１０５】
第３の駆動部８０は、第３の駆動トランジスタＭＮ３と、第３の駆動状態制御部８２とを有する。第３の駆動トランジスタＭＮ３は、レギュレータ回路３３の出力端子と第２の出力端子ＯＵＴｂとの間に接続される。第３の駆動状態制御部８２は、エンファシスモードにおいて第３の駆動トランジスタＭＮ３のゲートに第３の駆動トランジスタＭＮ３のソースドレイン間の抵抗値を第３の抵抗値ＲＰａとする第３の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ａ）を与え、非エンファシスモードにおいて第３の駆動トランジスタＭＮ３のゲートに第３の駆動トランジスタＭＮ３のソースドレイン間の抵抗値を第４の抵抗値ＲＰｂとする第４の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ｂ）を与える。
【０１０６】
より具体的には、第３の駆動状態制御部８２は、ＰＭＯＳトランジスタＭＰＣａ３、ＰＭＯＳトランジスタＭＰＣｂ３、ＮＭＯＳトランジスタＭＮＣａ３、ＮＭＯＳトランジスタＭＮＣｂ３を有する。
【０１０７】
ＰＭＯＳトランジスタＭＰＣａ３のソースには、抵抗設定電圧ＶＣ１ａが与えられる。ＰＭＯＳトランジスタＭＰＣａ３のソースは、第３の駆動トランジスタＭＮ３のゲートに接続される。ＰＭＯＳトランジスタＭＰＣａ３のゲートには、出力制御信号ＳＬａが与えられる。ＰＭＯＳトランジスタＭＰＣｂ３のソースには、抵抗設定電圧ＶＣ１ｂが与えられる。ＰＭＯＳトランジスタＭＰＣｂ３のドレインは、第３の駆動トランジスタＭＮ３のゲートに接続される。ＰＭＯＳトランジスタＭＰＣｂ３のゲートには、出力制御信号ＳＬｂが与えられる。
【０１０８】
ＮＭＯＳトランジスタＭＮＣａ３のドレインは、第３の駆動トランジスタＭＮ３のゲートに接続される。ＮＭＯＳトランジスタＭＮＣａ３のソースは、ＮＭＯＳトランジスタＭＮＣｂ３のドレインに接続される。ＮＭＯＳトランジスタＭＮＣａ３のゲートには、出力制御信号ＳＬａが与えられる。ＮＭＯＳトランジスタＭＮＣｂ３のドレインは、ＮＭＯＳトランジスタＭＮＣａ３のソースに接続される。ＮＭＯＳトランジスタＭＮＣｂ３のソースには、接地電圧ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮＣｂ３のゲートには、出力制御信号ＳＬｂが与えられる。
【０１０９】
つまり、第３の駆動状態制御部８２は、出力制御信号ＳＬａがロウレベルの期間は抵抗設定電圧ＶＣ１ａを第３の駆動トランジスタＭＮ３のゲートに与え、出力制御信号ＳＬｂがロウレベルの期間は抵抗設定電圧ＶＣ１ｂを第３の駆動トランジスタＭＮ３のゲートに与える。また、第３の駆動状態制御部８２は、出力制御信号ＳＬａ及び出力制御信号ＳＬｂがいずれもハイレベルである期間は第３の駆動トランジスタＭＮ３のゲートに接地電圧ＶＳＳを与える。
【０１１０】
そして、第３の駆動部８０は、第３の駆動状態制御部８２の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＣ１ａに応じて第３の駆動トランジスタＭＮ３の抵抗値を第３の抵抗値ＲＰａとする。第３の駆動部８０は、第３の駆動状態制御部８２の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＣ１ｂに応じて第３の駆動トランジスタＭＮ３の抵抗値を第４の抵抗値ＲＰｂとする。また、第３の駆動部８０は、第３の動状態制御部８２の動作によって、非導通状態（例えば、非活性状態）においては第３の駆動トランジスタＭＮ３を遮断状態とする。
【０１１１】
第４の駆動部８１は、第４の駆動トランジスタＭＮ４と、第４の駆動状態制御部８３とを有する。第４の駆動トランジスタＭＮ４は、接地端子ＶＳＳと第１の出力端子ＯＵＴａとの間に接続される。第４の駆動状態制御部８３は、エンファシスモードにおいて第４の駆動トランジスタＭＮ４のゲートに第４の駆動トランジスタＭＮ４のソースドレイン間の抵抗値を第５の抵抗値ＲＮａとする第５の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ａ）を与え、非エンファシスモードにおいて第４の駆動トランジスタＭＮ４のゲートに第４の駆動トランジスタＭＮ４のソースドレイン間の抵抗値を第６の抵抗値ＲＮｂとする第６の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ１ｂ）を与える。
【０１１２】
より具体的には、第４の駆動状態制御部８３は、ＰＭＯＳトランジスタＭＰＣａ４、ＰＭＯＳトランジスタＭＰＣｂ４、ＮＭＯＳトランジスタＭＮＣａ４、ＮＭＯＳトランジスタＭＮＣｂ４を有する。
【０１１３】
ＰＭＯＳトランジスタＭＰＣａ４のソースには、抵抗設定電圧ＶＣ１ａが与えられる。ＰＭＯＳトランジスタＭＰＣａ４のソースは、第４の駆動トランジスタＭＮ４のゲートに接続される。ＰＭＯＳトランジスタＭＰＣａ４のゲートには、出力制御信号ＳＬａが与えられる。ＰＭＯＳトランジスタＭＰＣｂ４のソースには、抵抗設定電圧ＶＣ１ｂが与えられる。ＰＭＯＳトランジスタＭＰＣｂ４のドレインは、第４の駆動トランジスタＭＮ４のゲートに接続される。ＰＭＯＳトランジスタＭＰＣｂ４のゲートには、出力制御信号ＳＬｂが与えられる。
【０１１４】
ＮＭＯＳトランジスタＭＮＣａ４のドレインは、第４の駆動トランジスタＭＮ４のゲートに接続される。ＮＭＯＳトランジスタＭＮＣａ４のソースは、ＮＭＯＳトランジスタＭＮＣｂ４のドレインに接続される。ＮＭＯＳトランジスタＭＮＣａ４のゲートには、出力制御信号ＳＬａが与えられる。ＮＭＯＳトランジスタＭＮＣｂ４のドレインは、ＮＭＯＳトランジスタＭＮＣａ４のソースに接続される。ＮＭＯＳトランジスタＭＮＣｂ４のソースには、接地電圧ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮＣｂ４のゲートには、出力制御信号ＳＬｂが与えられる。
【０１１５】
つまり、第４の駆動状態制御部８３は、出力制御信号ＳＬａがロウレベルの期間は抵抗設定電圧ＶＣ１ａを第４の駆動トランジスタＭＮ４のゲートに与え、出力制御信号ＳＬｂがロウレベルの期間は抵抗設定電圧ＶＣ１ｂを第４の駆動トランジスタＭＮ４のゲートに与える。また、第４の駆動状態制御部８３は、出力制御信号ＳＬａ及び出力制御信号ＳＬｂがいずれもハイレベルである期間は第４の駆動トランジスタＭＮ４のゲートに接地電圧ＶＳＳを与える。
【０１１６】
そして、第４の駆動部８１は、第４の駆動状態制御部８３の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＣ１ａに応じて第４の駆動トランジスタＭＮ４の抵抗値を第５の抵抗値ＲＮａとする。第４の駆動部８１は、第４の駆動状態制御部８３の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＣ１ｂに応じて第４の駆動トランジスタＭＮ４の抵抗値を第６の抵抗値ＲＮｂとする。また、第４の駆動部８１は、第４の動状態制御部８３の動作によって、非導通状態（例えば、非活性状態）においては第４の駆動トランジスタＭＮ４を遮断状態とする。
【０１１７】
なお、第１の駆動トランジスタＭＮ１から第４の駆動トランジスタＭＮ４は、同じ導電型のトランジスタであり、かつ、エンファシスモードと非エンファシスモードとのそれぞれにおいて与えられる抵抗設定電圧が同じであるため、ゲートソース間電圧Ｖｇｓが同じになる。つまり、第１の駆動トランジスタＭＮ１から第４の駆動トランジスタＭＮ４は、エンファシスモードと非エンファシスモードとにおいて同じ抵抗値を有する。具体的には、第３の抵抗値ＲＰａと第５の抵抗値ＲＮａは同じ抵抗値であり、第４の抵抗値ＲＰｂと第６の抵抗値ＲＮｂは同じ抵抗値である。
【０１１８】
可変抵抗３４は、ブリッジ抵抗３５、抵抗制御部３６を有する。ブリッジ抵抗３５は、可変抵抗トランジスタＭＮＲを有する。可変抵抗トランジスタＭＮＲは、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に接続される。抵抗制御部３６は、エンファシスモードにおいて可変抵抗トランジスタＭＮＲのゲートに可変抵抗トランジスタＭＮＲのソースドレイン間の抵抗値を第１の抵抗値ＲＭａとする第１の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ２ａ）を与え、非エンファシスモードにおいて可変抵抗トランジスタＭＮＲのゲートに可変抵抗トランジスタＭＮＲのソースドレイン間の抵抗値を第２の抵抗値ＲＭｂとする第２の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ２ｂ）を与える。
【０１１９】
より具体的には、抵抗制御部３６は、ＰＭＯＳトランジスタＭＰＲａ１、ＰＭＯＳトランジスタＭＰＲｂ１、ＮＭＯＳトランジスタＭＮＲａ１、ＮＭＯＳトランジスタＭＮＲｂ１を有する。
【０１２０】
ＰＭＯＳトランジスタＭＰＲａ１のソースには、抵抗設定電圧ＶＳ１ａが与えられる。ＰＭＯＳトランジスタＭＰＲａ１のソースは、可変抵抗トランジスタＭＮＲのゲートに接続される。ＰＭＯＳトランジスタＭＰＲａ１のゲートには、スイッチ制御信号ＲＣａが与えられる。ＰＭＯＳトランジスタＭＰＲｂ１のソースには、抵抗設定電圧ＶＳ１ｂが与えられる。ＰＭＯＳトランジスタＭＰＳｂ１のドレインは、可変抵抗トランジスタＭＮＲのゲートに接続される。ＰＭＯＳトランジスタＭＰＣｂ１のゲートには、出力制御信号ＳＬｂが与えられる。
【０１２１】
ＮＭＯＳトランジスタＭＮＲａ１のドレインは、可変抵抗トランジスタＭＮＲのゲートに接続される。ＮＭＯＳトランジスタＭＮＲａ１のソースは、ＮＭＯＳトランジスタＭＮＲｂ１のドレインに接続される。ＮＭＯＳトランジスタＭＮＲａ１のゲートには、スイッチ制御信号ＲＣａが与えられる。ＮＭＯＳトランジスタＭＮＲｂ１のドレインは、ＮＭＯＳトランジスタＭＮＲａ１のソースに接続される。ＮＭＯＳトランジスタＭＮＲｂ１のソースには、接地電圧ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮＲｂ１のゲートには、スイッチ制御信号ＲＣｂが与えられる。
【０１２２】
つまり、抵抗制御部３６は、スイッチ制御信号ＲＣａがロウレベルの期間は抵抗設定電圧ＶＣ２ａを可変抵抗トランジスタＭＮＲのゲートに与え、スイッチ制御信号ＲＣｂがロウレベルの期間は抵抗設定電圧ＶＣ２ｂを可変抵抗トランジスタＭＮＲのゲートに与える。また、抵抗制御部３６は、スイッチ制御信号ＲＣａ及びスイッチ制御信号ＲＣｂがいずれもハイレベルである期間は可変抵抗トランジスタＭＮＲのゲートに接地電圧ＶＳＳを与える。
【０１２３】
そして、可変抵抗３４は、抵抗制御部３６の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＣ１ａに応じて可変抵抗トランジスタＭＮＲの抵抗値を第１の抵抗値ＲＭａとする。可変抵抗３４は、抵抗制御部３６の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＣ１ｂに応じて可変抵抗トランジスタＭＮＲの抵抗値を第２の抵抗値ＲＭｂとする。また、可変抵抗３４は、抵抗制御部３６の動作によって、非導通状態（例えば、非活性状態）においては可変抵抗トランジスタＭＮＲを遮断状態とする。
【０１２４】
ここで、実施の形態３にかかる半導体装置３では、抵抗設定電圧ＶＣ１ａ、ＶＣ１ｂ、ＶＣ２ａ、ＶＣ２ｂの生成方法に特徴の１つを有する。そこで、制御電圧生成部４２について詳細に説明する。制御電圧生成部４２のブロック図を図８に示す。図８に示すように、制御電圧生成部４２は、抵抗設定電圧生成部９１〜９４、基準電圧生成部９５を有する。基準電圧生成部９５は、基準電圧ＶｒＣ１ａ、ＶｒＣ１ｂ、ＶｒＣ２ａ、ＶｒＣ２ｂを生成する。
【０１２５】
抵抗設定電圧生成部９１は、差動増幅器ＡＣ１ａ、抵抗設定トランジスタＮＣ１ａ、定電流源ＩＳＣ１ａを有する。差動増幅器ＡＣ１ａは、非反転入力端子に基準電圧ＶｒＣ１ａが入力され、反転入力端子が抵抗設定トランジスタＮＣ１ａのドレインと接続される。差動増幅器ＡＣ１ａの出力端子は、抵抗設定トランジスタＮＣ１ａのゲートに接続される。抵抗設定トランジスタＮＣ１ａのソースには、接地電圧ＶＳＳが供給される。定電流源ＩＳＣ１ａは、電源端子ＶＣＣと抵抗設定トランジスタＮＣ１ａのドレインとの間に接続される。そして、差動増幅器ＡＣ１ａの出力信号が抵抗設定電圧ＶＣ１ａとなる。なお、抵抗設定トランジスタＮＣ１ａは、ＮＭＯＳトランジスタである。
【０１２６】
抵抗設定電圧生成部９２は、差動増幅器ＡＣ１ｂ、抵抗設定トランジスタＮＣ１ｂ、定電流源ＩＳＣ１ｂを有する。差動増幅器ＡＣ１ｂは、非反転入力端子に基準電圧ＶｒＣ１ｂが入力され、反転入力端子が抵抗設定トランジスタＮＣ１ｂのドレインと接続される。差動増幅器ＡＣ１ｂの出力端子は、抵抗設定トランジスタＮＣ１ｂのゲートに接続される。抵抗設定トランジスタＮＣ１ｂのソースには、接地電圧ＶＳＳが供給される。定電流源ＩＳＣ１ｂは、電源端子ＶＣＣと抵抗設定トランジスタＮＣ１ｂのドレインとの間に接続される。そして、差動増幅器ＡＣ１ｂの出力信号が抵抗設定電圧ＶＣ１ｂとなる。なお、抵抗設定トランジスタＮＣ１ｂは、ＮＭＯＳトランジスタである。
【０１２７】
抵抗設定電圧生成部９３は、差動増幅器ＡＣ２ａ、抵抗設定トランジスタＮＣ２ａ、定電流源ＩＳＣ２ａを有する。差動増幅器ＡＣ２ａは、非反転入力端子に基準電圧ＶｒＣ２ａが入力され、反転入力端子が抵抗設定トランジスタＮＣ２ａのドレインと接続される。差動増幅器ＡＣ２ａの出力端子は、抵抗設定トランジスタＮＣ２ａのゲートに接続される。抵抗設定トランジスタＮＣ２ａのソースには、接地電圧ＶＳＳが供給される。定電流源ＩＳＣ２ａは、電源端子ＶＣＣと抵抗設定トランジスタＮＣ２ａのドレインとの間に接続される。そして、差動増幅器ＡＣ２ａの出力信号が抵抗設定電圧ＶＣ２ａとなる。なお、抵抗設定トランジスタＮＣ２ａは、ＮＭＯＳトランジスタである。
【０１２８】
抵抗設定電圧生成部９４は、差動増幅器ＡＣ２ｂ、抵抗設定トランジスタＮＣ２ｂ、定電流源ＩＳＣ２ｂを有する。差動増幅器ＡＣ２ｂは、非反転入力端子に基準電圧ＶｒＣ２ｂが入力され、反転入力端子が抵抗設定トランジスタＮＣ２ｂのドレインと接続される。差動増幅器ＡＣ２ｂの出力端子は、抵抗設定トランジスタＮＣ２ｂのゲートに接続される。抵抗設定トランジスタＮＣ２ｂのソースには、接地電圧ＶＳＳが供給される。定電流源ＩＳＣ２ｂは、電源端子ＶＣＣと抵抗設定トランジスタＮＣ２ｂのドレインとの間に接続される。そして、差動増幅器ＡＣ２ｂの出力信号が抵抗設定電圧ＶＣ２ｂとなる。なお、抵抗設定トランジスタＮＣ２ｂは、ＮＭＯＳトランジスタである。
【０１２９】
つまり、抵抗設定電圧生成部９１〜９４は、電流設定トランジスタのソースドレイン間に基準電圧に相当する電圧を印加した上で、電流設定トランジスタに定電流が出力する電流を流した場合に電流設定トランジスタのゲートに印加される電圧を出力する抵抗設定電圧とする。ここで、トランジスタは、一般的に、同一構造のトランジスタは、ソースゲート間電圧Ｖｇｓが同じであれば、同一のソースドレイン間のオン抵抗となるという特性を有する。そこで、実施の形態３では、同じゲート電圧（例えば、抵抗設定電圧）が印加される電流設定トランジスタと、駆動トランジスタは、ペア性を有することが好ましい。
【０１３０】
なお、トランジスタは、半導体チップ上において近い位置に形成することで、高いペア性（特性の相対的なばらつきが小さい特性）を実現することができる。つまり、実施の形態３にかかる半導体装置３では、抵抗設定トランジスタＮＣ１ａ、ＮＣ１ｂと、第１の駆動トランジスタＭＮ１〜第４の駆動トランジスタＭＮ４と、は半導体チップ上で近い位置に形成することが好ましい。また、抵抗設定トランジスタＮＣ２ａ、ＮＣ２ｂと、可変抵抗トランジスタＭＮＲは、半導体チップ上で近い位置に形成することが好ましい。
【０１３１】
続いて、実施の形態３にかかる半導体装置３の動作について説明する。実施の形態３にかかる半導体装置３の動作を示すタイミングチャートは図９に示す。図９に示す例は、図４に示した実施の形態１にかかる半導体装置１の動作を示すタイミングチャートと同じ入力信号に対応するものである。
【０１３２】
図９に示すように、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合（図９の入力信号がハイレベルの期間中の期間Ｔｅで示す期間）、出力制御信号ＳＨａをロウレベル、出力制御信号ＳＨｂ、ＳＬａ、ＳＬｂをハイレベルとする。これにより、第１の駆動トランジスタＭＮ１のゲート電圧Ｖｇ（ＭＮ１）及び第２の駆動トランジスタＭＮ２のゲート電圧Ｖｇ（ＭＮ２）は、抵抗設定電圧ＶＣ１ａとなる。そして、第１の駆動トランジスタＭＮ１と、第２の駆動トランジスタＭＮ２とは、出力インピーダンスが第３の抵抗値ＲＰａとなる状態で導通状態となる。
【０１３３】
また、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣａをロウレベル、かつ、スイッチ制御信号ＲＣｂをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は、抵抗設定電圧ＶＣ２ａとなる。そして、可変抵抗トランジスタＭＮＲは、ソースドレイン間の抵抗値が第１の抵抗値ＲＭａとなる。
【０１３４】
一方、図９に示すように、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合（図９の入力信号がロウレベルの期間中の期間Ｔｅで示す期間）、出力制御信号ＳＬａをロウレベル、出力制御信号ＳＨａ、ＳＨｂ、ＳＬｂをハイレベルとする。これにより、第３の駆動トランジスタＭＮ３のゲート電圧Ｖｇ（ＭＮ３）及び第４の駆動トランジスタＭＮ４のゲート電圧Ｖｇ（ＭＮ４）は、抵抗設定電圧ＶＣ１ａとなる。そして、第３の駆動トランジスタＭＮ３と、第４の駆動トランジスタＭＮ４とは、出力インピーダンスが第３の抵抗値ＲＰａとなる状態で導通状態となる。
【０１３５】
また、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣａをロウレベル、かつ、スイッチ制御信号ＲＣｂをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は、抵抗設定電圧ＶＣ２ａとなる。そして、可変抵抗トランジスタＭＮＲは、ソースドレイン間の抵抗値が第１の抵抗値ＲＭａとなる。
【０１３６】
上記動作により、実施の形態３にかかる半導体装置３では、エンファシスモードにおける差動信号の振幅を実施の形態１にかかる半導体装置と同様にＶａ２とする。
【０１３７】
また、図９に示すように、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合（図９の入力信号がハイレベルの期間中の期間Ｔｎで示す期間）、出力制御信号ＳＨｂをロウレベル、出力制御信号ＳＨａ、ＳＬａ、ＳＬｂをハイレベルとする。これにより、第１の駆動トランジスタＭＮ１のゲート電圧Ｖｇ（ＭＮ１）及び第２の駆動トランジスタＭＮ２のゲート電圧Ｖｇ（ＭＮ２）は、抵抗設定電圧ＶＣ１ｂとなる。そして、第１の駆動トランジスタＭＮ１と、第２の駆動トランジスタＭＮ２とは、出力インピーダンスが第４の抵抗値ＲＰｂとなる状態で導通状態となる。
【０１３８】
また、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣａをハイレベル、かつ、スイッチ制御信号ＲＣｂをロウレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は、抵抗設定電圧ＶＣ２ｂとなる。そして、可変抵抗トランジスタＭＮＲは、ソースドレイン間の抵抗値が第２の抵抗値ＲＭｂとなる。
【０１３９】
一方、図９に示すように、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合（図９の入力信号がロウレベルの期間中の期間Ｔｎで示す期間）、出力制御信号ＳＬｂをロウレベル、出力制御信号ＳＨａ、ＳＬａ、ＳＬｂをハイレベルとする。これにより、第３の駆動トランジスタＭＮ３のゲート電圧Ｖｇ（ＭＮ３）及び第４の駆動トランジスタＭＮ４のゲート電圧Ｖｇ（ＭＮ４）は、抵抗設定電圧ＶＣ１ｂとなる。そして、第３の駆動トランジスタＭＮ３と、第４の駆動トランジスタＭＮ４とは、出力インピーダンスが第４の抵抗値ＲＰｂとなる状態で導通状態となる。
【０１４０】
また、実施の形態３にかかる半導体装置３では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣａをハイレベル、かつ、スイッチ制御信号ＲＣｂをロウレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は、抵抗設定電圧ＶＣ２ｂとなる。そして、可変抵抗トランジスタＭＮＲは、ソースドレイン間の抵抗値が第２の抵抗値ＲＭｂとなる。
【０１４１】
上記動作により、実施の形態３にかかる半導体装置３では、非エンファシスモードにおける差動信号の振幅を実施の形態１にかかる半導体装置と同様にＶｂ２とする。
【０１４２】
上記説明より、実施の形態３では、第１の駆動トランジスタＭＮ１から第４の駆動トランジスタＭＮ４のゲートに印加する抵抗設定電圧により駆動トランジスタの駆動能力を制御する。そのため、駆動部において高い駆動能力を有するトランジスタサイズが大きなトランジスタの数と、抵抗素子の数と、を実施の形態１、２より削減することができる。なお、実施の形態３にかかる半導体装置３の駆動部では、駆動トランジスタの他に２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタを有するが、これらトランジスタは、駆動トランジスタに比べてトランジスタサイズが小さく、これらのトランジスタによる回路面積への影響は小さい。
【０１４３】
また、実施の形態３にかかる半導体装置３では、出力端子に接続される回路素子数を削減できるため、差動信号の生成に関わるトランジスタの寄生容量及び寄生抵抗を削減できる。そのため、実施の形態３にかかる半導体装置３は、より高速な信号を扱うことができる。
【０１４４】
また、抵抗設定電圧ＶＣ１ａ、ＶＣ１ｂ、ＶＣ２ａ、ＶＣ２ｂは、基準電圧に基づき比較的容易に生成し、さらに、可変することができる。そのため、駆動部の出力インピーダンス及び可変抵抗の抵抗値をトリミング等の処理により精度よく設定する場合に比べて、回路素子数を削減しながら、より高い精度で駆動部の出力インピーダンス及び可変抵抗の抵抗値を設定することができる。
【０１４５】
さらに、実施の形態３にかかる半導体装置３では、駆動部及び可変抵抗を制御するための制御信号の数を実施の形態１、２に比べて削減できる。そのため、実施の形態３にかかる半導体装置３は、より高速な信号を扱うことができる。
【０１４６】
実施の形態４
実施の形態４にかかる半導体装置４のブロック図を図１０に示す。図１０に示すように、実施の形態４にかかる半導体装置４は、実施の形態３にかかる半導体装置３の第１の駆動部７０及び第３の駆動部８０を第１の駆動部１００及び第３の駆動部１１０に置き換えたものである。また、実施の形態４にかかる半導体装置４では、可変抵抗３４を可変抵抗３４ａに置き換えている。可変抵抗３４ａは、可変抵抗トランジスタＭＮＲと可変抵抗トランジスタＭＰＲとにより構成されるトランスファゲートをブリッジ抵抗３７として用いる。そのため、可変抵抗３４ａは、抵抗制御部３６に加えて可変抵抗トランジスタＭＰＲの抵抗値を制御する抵抗制御部３８を有する。
【０１４７】
制御部４３は、駆動部の出力インピーダンス及び可変抵抗の抵抗値を制御する各種制御信号を生成する。制御部４３が出力する制御信号のうち出力制御信号ＳＨＮａ、ＳＨＮｂ、ＳＬＮａ、ＳＬＮｂ及びスイッチ制御信号ＲＣＮａ、ＲＣＮｂは、実施の形態３にかかる制御４１が出力する出力制御信号ＳＨａ、ＳＨｂ、ＳＬａ、ＳＬｂ及びスイッチ制御信号ＲＣａ、ＲＣｂと同じ信号である。一方、制御部４３が出力する制御信号のうち出力制御信号ＳＨＰａ、ＳＨＰｂ、ＳＬＰａ、ＳＬＰｂ及びスイッチ制御信号ＲＣＰａ、ＲＣＰｂは、実施の形態３にかかる制御４１が出力する出力制御信号ＳＨａ、ＳＨｂ、ＳＬａ、ＳＬｂ及びスイッチ制御信号ＲＣａ、ＲＣｂをＰＭＯＳトランジスタを制御するために論理レベルを変更した信号である。
【０１４８】
また、制御電圧生成部４４は、制御電圧生成部４２が出力する抵抗設定電圧ＶＣ１ａ、ＶＣ１ｂ、ＶＣ２ａ、ＶＣ２ｂに加えて、抵抗設定電圧ＶＳ１ａ、ＶＳ１ｂ、ＶＳ２ａ、ＶＳ２ｂを生成する。
【０１４９】
第１の駆動部１００は、第１の駆動状態制御部１０２と、第１の駆動トランジスタＭＰ１とを有する。第１の駆動トランジスタＭＰ１は、電源端子ＶＣＣと第１の出力端子ＯＵＴａとの間に接続される。第１の駆動状態制御部１０２は、エンファシスモードにおいて第１の駆動トランジスタＭＰ１のゲートに第１の駆動トランジスタＭＭＰ１のソースドレイン間の抵抗値を第３の抵抗値ＲＰａとする第３の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ１ａ）を与え、非エンファシスモードにおいて第１の駆動トランジスタＭＰ１のゲートに第１の駆動トランジスタＭＰ１のソースドレイン間の抵抗値を第４の抵抗値ＲＰｂとする第４の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ１ｂ）を与える。
【０１５０】
より具体的には、第１の駆動状態制御部１０２は、ＰＭＯＳトランジスタＭＰＳａ１、ＰＭＯＳトランジスタＭＰＳｂ１、ＮＭＯＳトランジスタＭＮＳａ１、ＮＭＯＳトランジスタＭＮＳｂ１を有する。
【０１５１】
ＰＭＯＳトランジスタＭＰＳａ１のソースは電源端子ＶＣＣに接続される。ＰＭＯＳトランジスタＭＰＳａ１のドレインは、ＰＭＯＳトランジスタＭＰＳｂ１のソースに接続される。ＰＭＯＳトランジスタＭＰＳｂ１のドレインは、第１の駆動トランジスタＭＰ１のゲートに接続される。ＮＭＯＳトランジスタＭＮＳａ１のドレインは、第１の駆動トランジスタＭＰ１のゲートに接続される。ＮＭＯＳトランジスタＭＮＳａ１のソースには、抵抗設定電圧ＶＳ１ａが与えられる。ＮＭＯＳトランジスタＭＮＳｂ１のドレインは、第１の駆動トランジスタＭＰ１のゲートに接続される。ＮＭＯＳトランジスタＭＮＳｂ１のソースには、抵抗設定電圧ＶＳ１ｂが与えられる。そして、ＰＭＯＳトランジスタＭＰＳｂ１のゲートとＮＭＯＳトランジスタＭＮＳａ１のゲートには、出力制御信号ＳＨＰａが与えられる。ＰＭＯＳトランジスタＭＰＳｂ１のゲートとＮＭＯＳスイッチトランジスタＭＮＳｂ１のゲートには出力制御信号ＳＨＰｂが与えられる。
【０１５２】
つまり、第１の駆動状態制御部１０２は、出力制御信号ＳＨＰａがハイレベルの期間は抵抗設定電圧ＶＳ１ａを第１の駆動トランジスタＭＰ１のゲートに与え、出力制御信号ＳＨＰｂがハイレベルの期間は抵抗設定電圧ＶＳ１ｂを第１の駆動トランジスタＭＰ１のゲートに与える。また、第１の駆動状態制御部１０２は、出力制御信号ＳＨＰａ及び出力制御信号ＳＨＰｂがいずれもロウレベルである期間は第１の駆動トランジスタＭＰ１のゲートに電源電圧ＶＣＣを与える。なお、出力制御信号ＳＨＰａ、ＳＨＰｂは同時にハイレベルになることがないように制御される。
【０１５３】
そして、第１の駆動部１００は、第１の駆動状態制御部１０２の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＳ１ａに応じて第１の駆動トランジスタＭＰ１の抵抗値を第３の抵抗値ＲＰａとする。第１の駆動部１００は、第１の駆動状態制御部１０２の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＳ１ｂに応じて第１の駆動トランジスタＭＰ１の抵抗値を第４の抵抗値ＲＰｂとする。また、第１の駆動部１００は、第１の駆動状態制御部１０２の動作によって、非導通状態（例えば、非活性状態）においては第１の駆動トランジスタＭＰ１を遮断状態とする。
【０１５４】
第３の駆動部１１０は、第３の駆動状態制御部１１２と、第３の駆動トランジスタＭＰ３とを有する。第３の駆動トランジスタＭＰ３は、電源端子ＶＣＣと第２の出力端子ＯＵＴｂとの間に接続される。第３の駆動状態制御部１１２は、エンファシスモードにおいて第３の駆動トランジスタＭＰ３のゲートに第３の駆動トランジスタＭＭＰ３のソースドレイン間の抵抗値を第３の抵抗値ＲＰａとする第５の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ１ａ）を与え、非エンファシスモードにおいて第３の駆動トランジスタＭＰ３のゲートに第３の駆動トランジスタＭＰ３のソースドレイン間の抵抗値を第４の抵抗値ＲＰｂとする第６の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ１ｂ）を与える。なお、第５の抵抗設定電圧及び第６の抵抗設定電圧は、第３の抵抗設定電圧と第４の抵抗設定電圧とは異なる電圧値を有するものであるが、第３の抵抗設定電圧と第４の抵抗設定電圧と同質のものである。
【０１５５】
より具体的には、第３の駆動状態制御部１１２は、ＰＭＯＳトランジスタＭＰＳａ３、ＰＭＯＳトランジスタＭＰＳｂ３、ＮＭＯＳトランジスタＭＮＳａ３、ＮＭＯＳトランジスタＭＮＳｂ３を有する。
【０１５６】
ＰＭＯＳトランジスタＭＰＳａ３のソースは電源端子ＶＣＣに接続される。ＰＭＯＳトランジスタＭＰＳａ３のドレインは、ＰＭＯＳトランジスタＭＰＳｂ３のソースに接続される。ＰＭＯＳトランジスタＭＰＳｂ３のドレインは、第３の駆動トランジスタＭＰ３のゲートに接続される。ＮＭＯＳトランジスタＭＮＳａ３のドレインは、第３の駆動トランジスタＭＰ３のゲートに接続される。ＮＭＯＳトランジスタＭＮＳａ３のソースには、抵抗設定電圧ＶＳ１ａが与えられる。ＮＭＯＳトランジスタＭＮＳｂ３のドレインは、第３の駆動トランジスタＭＰ３のゲートに接続される。ＮＭＯＳトランジスタＭＮＳｂ３のソースには、抵抗設定電圧ＶＳ１ｂが与えられる。そして、ＰＭＯＳトランジスタＭＰＳｂ３のゲートとＮＭＯＳトランジスタＭＮＳａ３のゲートには、出力制御信号ＳＬＰａが与えられる。ＰＭＯＳトランジスタＭＰＳｂ３のゲートとＮＭＯＳスイッチトランジスタＭＮＳｂ３のゲートには出力制御信号ＳＬＰｂが与えられる。
【０１５７】
つまり、第３の駆動状態制御部１１２は、出力制御信号ＳＬＰａがハイレベルの期間は抵抗設定電圧ＶＳ１ａを第３の駆動トランジスタＭＰ３のゲートに与え、出力制御信号ＳＬＰｂがハイレベルの期間は抵抗設定電圧ＶＳ１ｂを第３の駆動トランジスタＭＰ３のゲートに与える。また、第３の駆動状態制御部１１２は、出力制御信号ＳＬＰａ及び出力制御信号ＳＬＰｂがいずれもロウレベルである期間は第３の駆動トランジスタＭＰ３のゲートに電源電圧ＶＣＣを与える。なお、出力制御信号ＳＬＰａ、ＳＬＰｂは同時にハイレベルになることがないように制御される。
【０１５８】
そして、第３の駆動部１１０は、第３の駆動状態制御部１１２の動作によって、エンファシスモードにおいては抵抗設定電圧ＶＳ１ａに応じて第３の駆動トランジスタＭＰ３の抵抗値を第３の抵抗値ＲＰａとする。第３の駆動部１１０は、第３の駆動状態制御部１１２の動作によって、非エンファシスモードにおいては抵抗設定電圧ＶＳ１ｂに応じて第３の駆動トランジスタＭＰ３の抵抗値を第４の抵抗値ＲＰｂとする。また、第３の駆動部１１０は、第３の駆動状態制御部１１２の動作によって、非導通状態（例えば、非活性状態）においては第３の駆動トランジスタＭＰ３を遮断状態とする。
【０１５９】
なお、実施の形態３にかかる半導体装置３では、第１の駆動トランジスタＭＰ１と第３の駆動トランジスタＭＰ３にＰＭＯＳトランジスタを用い、第２の駆動トランジスタＭＮ２及び第４の駆動トランジスタＭＮ４にＮＭＯＳトランジスタを用いる。そのため、第３の抵抗値と第４の抵抗値との関係をＲＰａ＞ＲＰｂとするためには、抵抗制御電圧の関係をＶＳ１ａ＜ＶＳ１ｂとする必要がある。また、第５の抵抗値と第６の抵抗値との関係をＲＮａ＞ＲＮｂとするためには、抵抗制御電圧の関係をＶＣ１ａ＞ＶＣ１ｂとする必要がある。
続いて、可変抵抗３４ａの構成について説明する。可変抵抗３４ａは、ブリッジ抵抗３７、抵抗制御部３６、３８を有する。ここで、抵抗制御部３６については、実施の形態３にかかる半導体装置３の抵抗制御部３６と同じものであるため、ここでは説明を省略する。
【０１６０】
ブリッジ抵抗３７は、可変抵抗トランジスタＭＮＲ、ＭＰＲを有する。可変抵抗トランジスタＭＮＲ、ＭＰＲは、第１の出力端子ＯＵＴａと第２の出力端子ＯＵＴｂとの間に並列接続される。つまり、可変抵抗３４ａでは、可変抵抗トランジスタＭＮＲと可変抵抗トランジスタＭＰＲとの並列抵抗により第１の抵抗値ＲＭａと第２の抵抗値ＲＭｂとを実現する。エンファシスモードにおいて、抵抗制御部３６は可変抵抗トランジスタＭＮＲのゲートに第１の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ２ａ）を与え、抵抗制御部３８は可変抵抗トランジスタＭＰＲのゲートに第７の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ２ａ）を与える。そして、抵抗設定電圧ＶＣ２ａが与えられた可変抵抗トランジスタＭＮＲと、抵抗設定電圧ＶＳ２ａが与えられた可変抵抗トランジスタＭＰＲと、の並列抵抗は第１の抵抗値ＲＭａとなる。
【０１６１】
また、非エンファシスモードにおいて、抵抗制御部３６は可変抵抗トランジスタＭＮＲのゲートに第２の抵抗設定電圧（例えば、抵抗設定電圧ＶＣ２ｂ）を与え、抵抗制御部３８は可変抵抗トランジスタＭＰＲのゲートに第８の抵抗設定電圧（例えば、抵抗設定電圧ＶＳ２ｂ）を与える。そして、抵抗設定電圧ＶＣ２ｂが与えられた可変抵抗トランジスタＭＮＲと、抵抗設定電圧ＶＳ２ｂが与えられた可変抵抗トランジスタＭＰＲと、の並列抵抗は第２の抵抗値ＲＭｂとなる。
【０１６２】
抵抗制御部３８は、ＰＭＯＳトランジスタＭＰＲａ２、ＰＭＯＳトランジスタＭＰＲｂ２、ＮＭＯＳトランジスタＭＮＲａ２、ＮＭＯＳトランジスタＭＮＲｂ２を有する。
【０１６３】
ＰＭＯＳトランジスタＭＰＲａ２のソースは電源端子ＶＣＣに接続される。ＰＭＯＳトランジスタＭＰＲａ２のドレインは、ＰＭＯＳトランジスタＭＰＲｂ２のソースに接続される。ＰＭＯＳトランジスタＭＰＲｂ２のドレインは、可変抵抗トランジスタＭＰＲのゲートに接続される。ＮＭＯＳトランジスタＭＮＲａ２のドレインは、可変抵抗トランジスタＭＰＲのゲートに接続される。ＮＭＯＳトランジスタＭＮＲａ２のソースには、抵抗設定電圧ＶＳ２ａが与えられる。ＮＭＯＳトランジスタＭＮＲｂ２のドレインは、可変抵抗トランジスタＭＰＲのゲートに接続される。ＮＭＯＳトランジスタＭＮＲｂ２のソースには、抵抗設定電圧ＶＳ２ｂが与えられる。そして、ＰＭＯＳトランジスタＭＰＲｂ２のゲートとＮＭＯＳトランジスタＭＮＲａ２のゲートには、出力制御信号ＲＣＰａが与えられる。ＰＭＯＳトランジスタＭＰＲｂ２のゲートとＮＭＯＳスイッチトランジスタＭＮＲｂ２のゲートには出力制御信号ＲＣＰｂが与えられる。
【０１６４】
つまり、抵抗制御部３８は、スイッチ制御信号ＲＣＰａがハイレベルの期間は抵抗設定電圧ＶＳ２ａを可変抵抗トランジスタＭＰＲのゲートに与え、スイッチ制御信号ＲＣＰｂがハイレベルの期間は抵抗設定電圧ＶＳ２ｂを可変抵抗トランジスタＭＰＲのゲートに与える。また、抵抗制御部３８は、スイッチ制御信号ＲＣＰａ及びスイッチ制御信号ＲＣＰｂがいずれもロウレベルである期間は可変抵抗トランジスタＭＰＲのゲートに電源電圧ＶＣＣを与える。
【０１６５】
ここで、実施の形態４にかかる半導体装置４では、抵抗設定電圧ＶＣ１ａ、ＶＣ１ｂ、ＶＣ２ａ、ＶＣ２ｂ、ＶＳ１ａ、ＶＳ１ｂ、ＶＳ２ａ、ＶＳ２ｂの生成方法に特徴の１つを有する。そこで、制御電圧生成部４４について詳細に説明する。制御電圧生成部４４のブロック図を図１１に示す。図１１に示すように、制御電圧生成部４４は、抵抗設定電圧生成部１２１〜１２４、基準電圧生成部１２５を有する。基準電圧生成部１２５は、基準電圧ＶｒＣ１ａ、ＶｒＣ１ｂ、ＶｒＣ２ａ、ＶｒＣ２ｂ、ＶｒＳ１ａ、ＶｒＳ１ｂ、ＶｒＳ２ａ、ＶｒＳ２ｂを生成する。
【０１６６】
基準電圧生成回路１２５は、抵抗Ｒ１、Ｒ２、差動増幅器ＡＭＰを有する。抵抗Ｒ１、Ｒ２は、電源端子ＶＣＣと接地端子ＶＳＳとの間に直列に接続される。そして、抵抗Ｒ１と抵抗Ｒ２とが接続される点に、電源電圧ＶＣＣを抵抗Ｒ１、Ｒ２の抵抗値で分圧した参照電圧を生成する。差動増幅器ＡＭＰ２は、非反転入力端子に参照電圧が入力され、反転入力端子が差動増幅器ＡＭＰの出力端子に接続される。つまり、差動増幅器ＡＭＰはバッファとして機能し、参照電圧を出力する。以下、差動増幅器の出力端子を参照電圧ノードＮＲと称す。
【０１６７】
また、基準電圧生成回路１２５は、電流源ＩＲＳ１ａ、ＩＲＣ１ａ、抵抗ＲＳ１ａ、ＲＣ１ａを有する。電流源ＩＲＳ１ａは、抵抗ＲＳ１ａと電源端子ＶＣＣとの間に接続される。抵抗ＲＳ１ａは、電流源ＩＲＳ１ａと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＳ１ａと抵抗ＲＳ１ａとの間のノードに基準電圧ＶｒＳ１ａを生成する。つまり、基準電圧ＶｒＳ１ａは、参照電圧と、抵抗ＲＳ１ａの抵抗値と電流源ＩＲＳ１ａの出力電流との積により決まる電圧と、により決まる。電流源ＩＲＣ１ａは、抵抗ＲＣ１ａと接地端子ＶＳＳとの間に接続される。抵抗ＲＣ１ａは、電流源ＩＲＣ１ａと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＣ１ａと抵抗ＲＣ１ａとの間のノードに基準電圧ＶｒＣ１ａを生成する。つまり、基準電圧ＶｒＣ１ａは、参照電圧と、抵抗ＲＣ１ａの抵抗値と電流源ＩＲＣ１ａの出力電流との積により決まる電圧と、により決まる。
【０１６８】
また、基準電圧生成回路１２５は、電流源ＩＲＳ１ｂ、ＩＲＣ１ｂ、抵抗ＲＳ１ｂ、ＲＣ１ｂを有する。電流源ＩＲＳ１ｂは、抵抗ＲＳ１ｂと電源端子ＶＣＣとの間に接続される。抵抗ＲＳ１ｂは、電流源ＩＲＳ１ｂと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＳ１ｂと抵抗ＲＳ１ｂとの間のノードに基準電圧ＶｒＳ１ｂを生成する。つまり、基準電圧ＶｒＳ１ｂは、参照電圧と、抵抗ＲＳ１ｂの抵抗値と電流源ＩＲＳ１ｂの出力電流との積により決まる電圧と、により決まる。電流源ＩＲＣ１ｂは、抵抗ＲＣ１ｂと接地端子ＶＳＳとの間に接続される。抵抗ＲＣ１ｂは、電流源ＩＲＣ１ｂと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＣ１ｂと抵抗ＲＣ１ｂとの間のノードに基準電圧ＶｒＣ１ｂを生成する。つまり、基準電圧ＶｒＣ１ｂは、参照電圧と、抵抗ＲＣ１ｂの抵抗値と電流源ＩＲＣ１ｂの出力電流との積により決まる電圧と、により決まる。
【０１６９】
また、基準電圧生成回路１２５は、電流源ＩＲＳ２ａ、ＩＲＣ２ａ、抵抗ＲＳ２ａ、ＲＣ２ａを有する。電流源ＩＲＳ２ａは、抵抗ＲＳ２ａと電源端子ＶＣＣとの間に接続される。抵抗ＲＳ２ａは、電流源ＩＲＳ２ａと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＳ２ａと抵抗ＲＳ２ａとの間のノードに基準電圧ＶｒＳ２ａを生成する。つまり、基準電圧ＶｒＳ２ａは、参照電圧と、抵抗ＲＳ２ａの抵抗値と電流源ＩＲＳ２ａの出力電流との積により決まる電圧と、により決まる。電流源ＩＲＣ２ａは、抵抗ＲＣ２ａと接地端子ＶＳＳとの間に接続される。抵抗ＲＣ２ａは、電流源ＩＲＣ２ａと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＣ２ａと抵抗ＲＣ２ａとの間のノードに基準電圧ＶｒＣ２ａを生成する。つまり、基準電圧ＶｒＣ２ａは、参照電圧と、抵抗ＲＣ２ａの抵抗値と電流源ＩＲＣ２ａの出力電流との積により決まる電圧と、により決まる。
【０１７０】
また、基準電圧生成回路１２５は、電流源ＩＲＳ２ｂ、ＩＲＣ２ｂ、抵抗ＲＳ２ｂ、ＲＣ２ｂを有する。電流源ＩＲＳ２ｂは、抵抗ＲＳ２ｂと電源端子ＶＣＣとの間に接続される。抵抗ＲＳ２ｂは、電流源ＩＲＳ２ｂと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＳ２ｂと抵抗ＲＳ２ｂとの間のノードに基準電圧ＶｒＳ２ｂを生成する。つまり、基準電圧ＶｒＳ２ｂは、参照電圧と、抵抗ＲＳ２ｂの抵抗値と電流源ＩＲＳ２ｂの出力電流との積により決まる電圧と、により決まる。電流源ＩＲＣ２ｂは、抵抗ＲＣ２ｂと接地端子ＶＳＳとの間に接続される。抵抗ＲＣ２ｂは、電流源ＩＲＣ２ｂと参照電圧ノードＮＲとの間に接続される。そして、基準電圧生成回路１２５は、電流源ＩＲＣ２ｂと抵抗ＲＣ２ｂとの間のノードに基準電圧ＶｒＣ２ｂを生成する。つまり、基準電圧ＶｒＣ２ｂは、参照電圧と、抵抗ＲＣ２ｂの抵抗値と電流源ＩＲＣ２ｂの出力電流との積により決まる電圧と、により決まる。
【０１７１】
抵抗設定電圧生成部１２１は、抵抗設定電圧生成部９１の差動増幅器ＡＣ１ａ、抵抗設定トランジスタＮＣ１ａ、定電流源ＩＳＣ１ａに、差動増幅器ＡＳ１ａ、抵抗設定トランジスタＰＳ１ａ、定電流源ＩＳＳ１ａを追加したものである。差動増幅器ＡＳ１ａは、非反転入力端子に基準電圧ＶｒＳ１ａが入力され、反転入力端子が抵抗設定トランジスタＰＳ１ａのドレインと接続される。差動増幅器ＡＳ１ａの出力端子は、抵抗設定トランジスタＰＳ１ａのゲートに接続される。抵抗設定トランジスタＰＳ１ａのソースには、電源電圧ＶＣＣが供給される。定電流源ＩＳＳ１ａは、接地端子ＶＳＳと抵抗設定トランジスタＰＳ１ａのドレインとの間に接続される。そして、差動増幅器ＡＳ１ａの出力信号が抵抗設定電圧ＶＳ１ａとなる。なお、抵抗設定トランジスタＰＳ１ａは、ＰＭＯＳトランジスタである。
【０１７２】
抵抗設定電圧生成部１２２は、抵抗設定電圧生成部９２の差動増幅器ＡＣ１ｂ、抵抗設定トランジスタＮＣ１ｂ、定電流源ＩＳＣ１ｂに、差動増幅器ＡＳ１ｂ、抵抗設定トランジスタＰＳ１ｂ、定電流源ＩＳＳ１ｂを追加したものである。差動増幅器ＡＳ１ｂは、非反転入力端子に基準電圧ＶｒＳ１ｂが入力され、反転入力端子が抵抗設定トランジスタＰＳ１ｂのドレインと接続される。差動増幅器ＡＳ１ｂの出力端子は、抵抗設定トランジスタＰＳ１ｂのゲートに接続される。抵抗設定トランジスタＰＳ１ｂのソースには、電源電圧ＶＳＳが供給される。定電流源ＩＳＳ１ｂは、接地端子ＶＳＳと抵抗設定トランジスタＰＳ１ｂのドレインとの間に接続される。そして、差動増幅器ＡＳ１ｂの出力信号が抵抗設定電圧ＶＳ１ｂとなる。なお、抵抗設定トランジスタＰＳ１ｂは、ＰＭＯＳトランジスタである。
【０１７３】
抵抗設定電圧生成部１２３は、抵抗設定電圧生成部９３の差動増幅器ＡＣ２ａ、抵抗設定トランジスタＮＣ２ａ、定電流源ＩＳＣ２ａに、差動増幅器ＡＳ２ａ、抵抗設定トランジスタＰＳ２ａ、定電流源ＩＳＳ２ａを追加したものである。差動増幅器ＡＳ２ａは、非反転入力端子に基準電圧ＶｒＳ２ａが入力され、反転入力端子が抵抗設定トランジスタＰＳ２ａのドレインと接続される。差動増幅器ＡＳ２ａの出力端子は、抵抗設定トランジスタＰＳ２ａのゲートに接続される。抵抗設定トランジスタＰＳ２ａのソースには、電源電圧ＶＣＣが供給される。定電流源ＩＳＳ２ａは、接地端子ＶＳＳと抵抗設定トランジスタＰＳ２ａのドレインとの間に接続される。そして、差動増幅器ＡＳ２ａの出力信号が抵抗設定電圧ＶＳ２ａとなる。なお、抵抗設定トランジスタＰＳ２ａは、ＰＭＯＳトランジスタである。
【０１７４】
抵抗設定電圧生成部１２４は、抵抗設定電圧生成部９４の差動増幅器ＡＣ２ｂ、抵抗設定トランジスタＮＣ２ｂ、定電流源ＩＳＣ２ｂに、差動増幅器ＡＳ２ｂ、抵抗設定トランジスタＰＳ２ｂ、定電流源ＩＳＳ２ｂを追加したものである。差動増幅器ＡＳ２ｂは、非反転入力端子に基準電圧ＶｒＳ２ｂが入力され、反転入力端子が抵抗設定トランジスタＰＳ２ｂのドレインと接続される。差動増幅器ＡＳ２ｂの出力端子は、抵抗設定トランジスタＰＳ２ｂのゲートに接続される。抵抗設定トランジスタＰＳ２ｂのソースには、電源電圧ＶＳＳが供給される。定電流源ＩＳＳ２ｂは、接地端子ＶＳＳと抵抗設定トランジスタＰＳ２ｂのドレインとの間に接続される。そして、差動増幅器ＡＳ２ｂの出力信号が抵抗設定電圧ＶＳ２ｂとなる。なお、抵抗設定トランジスタＰＳ２ｂは、ＰＭＯＳトランジスタである。
【０１７５】
つまり、抵抗設定電圧生成部１２１〜１２４は、電流設定トランジスタのソースドレイン間に基準電圧に相当する電圧を印加した上で、電流設定トランジスタに定電流が出力する電流を流した場合に電流設定トランジスタのゲートに印加される電圧を出力する抵抗設定電圧とする。ここで、トランジスタは、一般的に、同一構造のトランジスタは、ソースゲート間電圧Ｖｇｓが同じであれば、同一のソースドレイン間のオン抵抗となるという特性を有する。そこで、実施の形態４では、同じゲート電圧（例えば、抵抗設定電圧）が印加される電流設定トランジスタと、駆動トランジスタは、ペア性を有することが好ましい。
【０１７６】
続いて、実施の形態４にかかる半導体装置４の動作について説明する。実施の形態４にかかる半導体装置４の動作を示すタイミングチャートは図１２に示す。図１２に示す例は、図４に示した実施の形態１にかかる半導体装置１の動作を示すタイミングチャートと同じ入力信号に対応するものである。
【０１７７】
図１２に示すように、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合（図１２の入力信号がハイレベルの期間中の期間Ｔｅで示す期間）、出力制御信号ＳＨＰａ、ＳＨＮｂをハイレベル、出力制御信号ＳＨＮａ、ＳＨＰｂをロウレベル、出力制御信号ＳＬＰａ、ＳＬＰｂをロウレベル、出力制御信号ＳＬＮａ、ＳＬＮｂをハイレベルとする。これにより、第１の駆動トランジスタＭＰ１のゲート電圧Ｖｇ（ＭＮ１）のゲート電圧Ｖｇ（ＭＰ１）は、抵抗設定電圧ＶＳ１ａ、第２の駆動トランジスタＭＮ２のゲート電圧Ｖｇ（ＭＮ２）は、抵抗設定電圧ＶＣ１ａとなる。そして、第１の駆動トランジスタＭＰ１の出力インピーダンスは第３の抵抗値ＲＰａとなり、第２の駆動トランジスタＭＮ２の出力インピーダンスは第５の抵抗値ＲＮａとなる状態で導通状態となる。
【０１７８】
また、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣＮａ、ＲＣＰｂをロウレベル、かつ、スイッチ制御信号ＲＣＮｂ、ＲＣＰａをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は抵抗設定電圧ＶＣ２ａとなり、可変抵抗トランジスタＭＰＲのゲート電圧Ｖｇ（ＭＰＲ）は抵抗設定電圧ＶＳ２ａとなる。そして、ブリッジ抵抗３７は、ソースドレイン間の抵抗値が第１の抵抗値ＲＭａとなる。
【０１７９】
一方、図１２に示すように、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合（図１２の入力信号がロウレベルの期間中の期間Ｔｅで示す期間）、出力制御信号ＳＬＰａ、ＳＬＮｂをハイレベル、出力制御信号ＳＬＮａ、ＳＬＰｂをロウレベル、出力制御信号ＳＨＰａ、ＳＨＰｂをロウレベル、出力制御信号ＳＨＮａ、ＳＨＮｂをハイレベルとする。これにより、第３の駆動トランジスタＭＰ３のゲート電圧Ｖｇ（ＭＰ３）は、抵抗設定電圧ＶＳ１ａとなり、第４の駆動トランジスタＭＮ４のゲート電圧Ｖｇ（ＭＮ４）は、抵抗設定電圧ＶＣ１ａとなる。そして、第３の駆動トランジスタＭＰ３の出力インピーダンスは第３の抵抗値ＲＰａとなり、第４の駆動トランジスタＭＮ４の出力インピーダンスが第４の抵抗値ＲＮａとなる状態で導通状態となる。
【０１８０】
また、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣＮａ、ＲＣＰｂをロウレベル、かつ、スイッチ制御信号ＲＣＮｂ、ＲＣＰａをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は抵抗設定電圧ＶＣ２ａとなり、可変抵抗トランジスタＭＰＲのゲート電圧Ｖｇ（ＭＰＲ）は、抵抗設定電圧ＶＳ２ａとなる。そして、ブリッジ抵抗３７は、ソースドレイン間の抵抗値が第１の抵抗値ＲＭａとなる。
【０１８１】
上記動作により、実施の形態４にかかる半導体装置４では、エンファシスモードにおける差動信号の振幅を実施の形態１にかかる半導体装置と同様にＶａ２とする。
【０１８２】
また、図１２に示すように、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合（図１２の入力信号がハイレベルの期間中の期間Ｔｎで示す期間）、出力制御信号ＳＨＰｂ、ＳＨＮａをハイレベル、出力制御信号ＳＨＮｂ、ＳＨＰａをロウレベル、出力制御信号ＳＬＰａ、ＳＬＰｂをロウレベル、出力制御信号ＳＬＮａ、ＳＬＮｂをハイレベルとする。これにより、第１の駆動トランジスタＭＰ１のゲート電圧Ｖｇ（ＭＮ１）のゲート電圧Ｖｇ（ＭＰ１）は、抵抗設定電圧ＶＳ１ｂ、第２の駆動トランジスタＭＮ２のゲート電圧Ｖｇ（ＭＮ２）は、抵抗設定電圧ＶＣ１ｂとなる。そして、第１の駆動トランジスタＭＰ１の出力インピーダンスは第４の抵抗値ＲＰｂとなり、第２の駆動トランジスタＭＮ２の出力インピーダンスは第６の抵抗値ＲＮｂとなる状態で導通状態となる。
【０１８３】
また、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣＮｂ、ＲＣＰａをロウレベル、かつ、スイッチ制御信号ＲＣＮａ、ＲＣＰｂをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は抵抗設定電圧ＶＣ２ｂとなり、可変抵抗トランジスタＭＰＲのゲート電圧Ｖｇ（ＭＰＲ）は抵抗設定電圧ＶＳ２ｂとなる。そして、ブリッジ抵抗３７は、ソースドレイン間の抵抗値が第２の抵抗値ＲＭｂとなる。
【０１８４】
一方、図１２に示すように、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合（図１２の入力信号がロウレベルの期間中の期間Ｔｎで示す期間）、出力制御信号ＳＬＰｂ、ＳＬＮａをハイレベル、出力制御信号ＳＬＮｂ、ＳＬＰａをロウレベル、出力制御信号ＳＨＰａ、ＳＨＰｂをロウレベル、出力制御信号ＳＨＮａ、ＳＨＮｂをハイレベルとする。これにより、第３の駆動トランジスタＭＰ３のゲート電圧Ｖｇ（ＭＰ３）は、抵抗設定電圧ＶＳ１ｂとなり、第４の駆動トランジスタＭＮ４のゲート電圧Ｖｇ（ＭＮ４）は、抵抗設定電圧ＶＣ１ｂとなる。そして、第３の駆動トランジスタＭＰ３の出力インピーダンスは第４の抵抗値ＲＰｂとなり、第４の駆動トランジスタＭＮ４の出力インピーダンスが第６の抵抗値ＲＮｂとなる状態で導通状態となる。
【０１８５】
また、実施の形態４にかかる半導体装置４では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号ＲＣＮｂ、ＲＣＰａをロウレベル、かつ、スイッチ制御信号ＲＣＮａ、ＲＣＰｂをハイレベルとする。これにより、可変抵抗トランジスタＭＮＲのゲート電圧Ｖｇ（ＭＮＲ）は抵抗設定電圧ＶＣ２ｂとなり、可変抵抗トランジスタＭＰＲのゲート電圧Ｖｇ（ＭＰＲ）は、抵抗設定電圧ＶＳ２ｂとなる。そして、ブリッジ抵抗３７は、ソースドレイン間の抵抗値が第２の抵抗値ＲＭｂとなる。
【０１８６】
上記動作により、実施の形態４にかかる半導体装置４では、エンファシスモードにおける差動信号の振幅を実施の形態１にかかる半導体装置と同様にＶｂ２とする。
【０１８７】
上記説明より、実施の形態４では、実施の形態３と同様に、第１の駆動トランジスタＭＮ１から第４の駆動トランジスタのゲートに印加する抵抗設定電圧により駆動トランジスタの駆動能力を制御する。そのため、実施の形態４にかかる半導体装置４は、実施の形態３と同様に、回路面積を実施の形態１、２よりも削減することができる。また、実施の形態４にかかる半導体装置４では、出力端子に接続される回路素子数を削減できるため、実施の形態３と同様に高速な信号を扱うことができる。さらに、実施の形態４にかかる半導体装置４は、駆動トランジスタの抵抗値を電圧により制御するため、実施の形態３と同様に、回路素子数を削減しながら、より高い精度で駆動部の出力インピーダンス及び可変抵抗の抵抗値を設定することができる。
【０１８８】
実施の形態４にかかる半導体装置４では、実施の形態３のように、レギュレータ回路３３を挿入することはできない。しかし、半導体装置４では、差動信号の振幅中心電圧ＶＣＭを電源電圧の１／２に設定し、振幅を一定にすることができる。
【０１８９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１９０】
１、１ａ、２〜４  半導体装置
１０、１１、５０、５１、７０、７１、１００  駆動部
２０、２１、６０、６１、８０、８１、１１０  駆動部
１２〜１５、５２〜５５  出力設定部
２２〜２５、６２〜６５  出力設定部
７２、７３、８２、８３、１０２、１１２  駆動状態制御部
３０、３４  可変抵抗
３１、３２  スイッチ回路
３３  レギュレータ回路
３５、３７  ブリッジ抵抗
３６、３８  抵抗制御部
４０、４１、４３  制御部
４２、４４  制御電圧生成部
９１〜９４、１２１〜１２４  抵抗設定電圧生成部
９５、１２５  基準電圧生成回路
【図１】
0005671429.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
0005671429.tif 000021
【図６】
0005671429.tif 000022
【図７】
0005671429.tif 000023
【図８】
0005671429.tif 000024
【図９】
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【図１０】
0005671429.tif 000026
【図１１】
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【図１２】
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