(57)【要約】  ダイデザインのプールは、メタルプログラマブルベース層を有するダイデザインを含む。プールのダイデザインは、ダイの製造に用いられるために選択される。ダイデザインは、プールに既に存在するダイデザインのカスタマイズを行うか、又はプログラマブルベース層を包含するカスタムダイデザインを用意することにより追加される。ある実施形態では、マルチタイルダイは、タイル間の通信又はダイ間の通信のために設定可能なＩ／Ｏスロットを備えている。
2011501443.tif 000002
【特許請求の範囲】
【請求項１】
ダイの製造に用いられるダイデザインのプールを形成する方法であって、
メタルプログラマブルベース層を提供するためのダイデザインのプールを受け取り、
前記ダイデザインの前記プールの中にあるダイデザインが所望の機能を提供する場合に、ダイの製造に用いられるダイデザインを選択し、
前記ダイデザインの前記プールの中にあるダイデザインが所望の機能の十分なレベルを提供する場合に、ダイのカスタマイズ及び製造のためのダイデザインを選択することであって、前記所望の機能の十分なレベルが、前記ダイデザインのカスタマイズ後の機能の望ましいレベルである機能を有するレベルであり、
前記ダイデザインをカスタマイズし、
前記ダイデザインの前記プールの中に、カスタマイズされたダイデザインを追加すること
を含む方法。
【請求項２】
前記ダイデザインをカスタマイズすることは、メタルプログラマブルブロックを前記ダイデザインに追加することを含む請求項１に記載の方法。
【請求項３】
前記ダイデザインをカスタマイズすることは、メタルプログラマブルブロックを前記ダイデザインから除去することを含む請求項１に記載の方法。
【請求項４】
前記ダイデザインの前記プールの中にあるダイデザインが、所望の機能又は所望の機能の十分なレベルを提供しないと判断することと、
ダイの製造に用いられるカスタムダイデザインを形成することであって、前記カスタムダイデザインがメタルプログラマブルベース層を提供し、所望の機能を提供するものであり、
前記カスタムダイデザインを、前記ダイデザインの前記プールへ追加すること
を更に含む請求項１に記載の方法。
【請求項５】
前記カスタムダイデザインが、メタルプログラマブルブロックを含むライブラリを用いて形成される請求項４に記載の方法。
【請求項６】
前記カスタムダイデザインが、メタルプログラマブル構成要素を含むライブラリを用いて形成される請求項４に記載の方法。
【請求項７】
前記ダイデザインの前記プールが、マルチタイルダイデザインを含む請求項１に記載の方法。
【請求項８】
前記マルチタイルダイデザインが、タイル間ダイ間通信を行うために、前記ダイデザインのＩ／Ｏスロットのメタライゼーションのために選択可能な構成要素を含む請求項７に記載の方法。
【請求項９】
マルチタイルダイであって、
単一のダイを形成するウエハのタイルを複数備え、
前記タイルのそれぞれがＩ／Ｏスロットを含み、
前記Ｉ／Ｏスロットの少なくともいずれかが、オフダイ電気信号通信を実現するか、又はダイ内電気信号通信を実現するかのいずれかを構成可能なベース層を含み、
前記ベース層がメタライザーションによって構成可能であることを特徴とするマルチタイルダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体集積回路設計及びダイに関し、特に、拡張可能な半導体集積回路設計及びダイに関する。
【背景技術】
【０００２】
集積回路のチップのカスタム設計は、チップ設計者に対して、速度、フットプリント（設置面積）及び電力及び歩留まりの諸問題を担うチップ内にある回路を最適化する機会を与えることを可能にする。このため、集積回路のチップのカスタム設計は、一般的には、最速のクロック速度で動作し、最も小さいフットプリントで最も低い電力消費を有し、潜在的には最も高い製造歩留まりとなるチップを提供する。そのようにカスタマイズ化されたチップは、特に大容量のチップに対して、チップ機能を増加させ、製造コストを減少させる機会を提供する。
【０００３】
カスタムチップの定義、設計及びテストは、長期間で、多くの時間と苦労を要し、リスクを伴い、費用のかかる工程である。カスタム設計フローは、一般的には、それぞれのステップの最中及び潜在的には各ステップで検証と同様に、ＲＴＬコーディング、合成、タイミング分析、配置配線を含んでいる。エラーと問題は、これらの各ステップにおいて起こり得るし、各ステップ及び他のステップ又は実際にはプロセス全体において、可能であれば複数回、再度取り組まれる必要があるだろう。更に、任意の特定の設計により、設計におけるデザイン欠陥又は他の不備な点に対して歩留まりが悪影響を与える場合がある。
【０００４】
カスタムチップ内におけるＩＰブロックの使用、例えば、第三者のＩＰブロックの使用は、リスク及び設計コストを低減できる。しかしながら、第三者のＩＰブロックの使用には問題がある場合もある。第三者のＩＰブロックは、カスタムチップの残りに対して用いられたものと異なるデザインフローを用いて設計されており、エラーの可能性及び第三者のＩＰ集積化における集積化への取り組みが導入されてしまう場合がある。例えば、第三者のＩＰは、チップの残りに対して用いられたものとは異なるプロセスパラメータを用いてモデル化されており、潜在的には、そのモデルを製造し、これにより期待されたチップ動作を不正確なものとする場合がある。第三者のＩＰブロックは、潜在的には歩留まり問題をもたらすようなチップに用いられる製造プロセスのために最適化されない場合もある。
【０００５】
カスタム設計プロセスの代替手段は、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の利用である。しかしながら、ＦＰＧＡは、一般的にはクロック速度を減少させ、性能を低下させ、フットプリントを増大させ、これがしばしば電力消費の増大を意味する。また、ＦＰＧＡチップが多種多様の用途のためのゲートを一般的に含んでいることを考慮すると、ＦＰＧＡは、しばしば製造コストを増大させる場合がある。また、ＦＰＧＡは、オンボードメモリ又は他の特定のアイテムに利用可能なフロアスペースの観点から制限があり、これがＦＰＧＡの使用範囲を制限している。
【０００６】
集積回路ダイ上にフェーズロックドループ（ＰＬＬ）等のようなメタルプログラマブル素子を少なくとも含む可能性が知られている。特定の特徴を有するＰＬＬの製造において、選択されたいくらかの特性は、ＰＬＬを製造するために利用可能な特定の構成要素を接続することによって考案されるだろう。しかしながら、多くの例では、集積回路のダイ上にある特定の構成要素の動作の一部（側面）をただ変更するだけでは、考えられる機能の範囲に対して可能性を拡げるには不十分である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メタルプログラマブルダイ及びメタルプログラマブルマルチタイルダイのプールを提供する。
【課題を解決するための手段】
【０００８】
本発明の一側面は、ダイの製造に用いられるダイデザインのプールを形成する方法であって、メタルプログラマブルベース層を提供するためのダイデザインのプールを受け取り、ダイデザインのプールの中にあるダイデザインが所望の機能を提供する場合に、ダイの製造に用いられるダイデザインを選択し、ダイデザインのプールの中にあるダイデザインが所望の機能の十分なレベルを提供する場合に、ダイのカスタマイズ及び製造のためのダイデザインを選択することであって、所望の機能の十分なレベルが、ダイデザインのカスタマイズ後の機能の望ましいレベルである機能を有するレベルであり、ダイデザインをカスタマイズし、ダイデザインのプールの中に、カスタマイズされたダイデザインを追加することを含む方法を提供する。本発明の別の側面は、ダイデザインのプールの中にあるダイデザインが、所望の機能又は所望の機能の十分なレベルを提供しないと判断することと、ダイの製造に用いられるカスタムダイデザインを形成することであって、カスタムダイデザインがメタルプログラマブルベース層を提供し、所望の機能を提供するものであり、カスタムダイデザインを、ダイデザインのプールへ追加することを更に提供する。
【０００９】
本発明の他の側面は、マルチタイルダイであって、単一のダイを形成するウエハのタイルを複数備え、タイルのそれぞれがＩ／Ｏスロットを含み、Ｉ／Ｏスロットの少なくともいずれかが、オフダイ電気信号通信を実現するか、又はダイ内電気信号通信を実現するかのいずれかを構成可能なベース層を含み、ベース層がメタライザーションによって構成可能であるマルチタイルダイを提供する。
【００１０】
本発明のこれら又は他の側面は、本開示を考慮に入れることによって更に完全に理解される。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の側面に係るプロセスフローの擬似的なブロック図である。
【図２】図２は本発明の側面に係る集積回路ダイのレイアウトを示す。
【図３】図３はダイのプールから集積回路ダイを取得し、そのプールに追加プラットフォームを追加するためのプロセスのフロー図である。
【図４】図４はメタルプログラマブルチップのプールを使用し、プールのサイズを増加させる集積回路設計のためのプロセスである。
【図５】図５は複数のダイを含むウエハを示す。
【図６】図６は本発明の側面に係る、メタルプログラマブルマルチダイ可能性を含む詳細なダイを示す。
【図７】図７は本発明の側面に係る２タイル集積回路ダイを示す。
【図８】図８は本発明の側面に係る４タイル集積回路ダイを示す。
【発明を実施するための形態】
【００１２】
図１は、本発明の側面に係るプロセスフローを示す。プール１１１は、複数のメタル（配線）プログラマブルダイを含む。一般的には、プールは実物の物理ダイを含まず、代わりに複数の異なるメタルプログラマブルダイのための設計情報を含む。一般に、プログラマブルダイは、メタライゼーションにより相互接続されることのできるベース層として共に定義されるダイの半導体層の中に形成された数多くの選択可能なブロック又は構成要素を含む。そのため、ダイは、チップ機能を決定又はプログラムする特定のメタライゼーションパターンとしてメタルプログラマブルであると考えることができる。
【００１３】
プロセスフロー１２３では、特定のメタルプログラマブルダイが、プールの中から選択される。メタルプログラマブルダイは、ブロック１２５において、チップに特定の機能を与えるために、メタルプログラムダイの選択された構成要素間を選択的に接続するようにメタライズ（配線形成）される。
【００１４】
他のプロセスフロー１１５では、メタルプログラマブルダイが、プールの中から選択される。メタルプログラマブルダイは、ブロック１１７において、例えばベース層に構成要素を追加又は除去すること、又はベース層の一部に別の変形を加えることによりカスタマイズされる。多くの実施形態においては、ベース層への追加は、もしあるとすれば、ブロックを単位とするものであり、そのブロックは、メタルプログラマブルな設計ライブラリ中の構造を参照する構成要素そのものを有しているのが好ましい。新規なメタルプログラマブルダイは、ライブラリ中のダイのプールの中に追加される。新規のプログラマブルダイはまた、チップに特定の機能を与えるためにメタライズされる。
【００１５】
本発明の側面に係る更なるプロセスフロー１２９では、ライブラリからのメタルプログラマブルダイのいずれもが特定用途の為に有用ではない場合がある。その代わり、メタルプログラマブル構成要素を有するダイを含むカスタムチップが設計される（１３１）。ダイは、プログラマブルダイのプールに追加され、そのダイが、チップに特定の機能を与えるためにメタライズされる（１３３）。
【００１６】
よって、メタルプログラマブルプールは、一般的には設計が検証されてテストされ、好ましくは製造歩留まりもまた最適化された、ユーザに利用可能な、予め設計されたダイの供給を提供する。メタルプログラマブルダイライブラリの使用は、設計コストの低減、リスクの低減及び製造歩留まりの向上をもたらす。
【００１７】
図２は、図１のダイのプール中にある半導体ダイの例を示す。ダイは、ダイ周辺付近のＩ／Ｏリング２１１を含む。Ｉ／Ｏリングは、複数のＩ／Ｏスロットを含む。ダイのコーナー２１５には、パワー基準回路（power reference circuitry）、フェーズロックドループ及び信号再生回路（signal regeneration circuitry）のような回路が含まれる。ダイの内側には、コア論理機能２１３が含まれる。図２では、コア論理機能は、メモリ、高次レベル駆動回路（higher level drive circuitry）及びコア論理としては必ずしも見なされない機能を実行する他の回路を含み得る。
【００１８】
多くの実施形態では、図２の回路の各部分は、メタル（配線）プログラマブルであるように設計されている。即ち、メタライザーション（配線接続）により提供される相互接続に基づく各部分は、トランジスタ又は他の回路構成要素を含み、これが回路の一部に対して様々な機能を提供するように構成されることを可能にする。例えば、Ｉ／Ｏリングの各スロットは、ダブルデータレートＲＡＭインターフェース、様々な他に定義されたインターフェースに対する異なったドライブ又は受信レベル、又は他の回路素子を提供するものであり、任意の特定の実装において、選択された１つの回路素子は、適正なインターフェースを提供するためにメタライゼーションにより相互接続されることができる。このため、Ｉ／Ｏスロットは、様々な種類のインターフェースを提供するために、メタルプログラマブルである。同様に、コア論理はベース層の中にトランジスタにより形成されたシー・オブ・ゲート（sea of gate）を含むことができ、シー・オブ・ゲートの中の選択されたゲートは、異なる論理機能を提供するために、相互接続が選択可能である。
【００１９】
メタルプログラマブルな共通のベース層を持つダイの使用の利点は、ダイが、任意の数の異なる機能を提供するためにメタライゼーションによって構成できることである。更に、ベース層は、フロアプランの多く及び他のレイアウト機能が任意の特定の集積回路設計に対して実施される必要がないという十分な機能を提供するために、最適な歩留まりに構成できる。したがって、メタルプログラマブルベース層は、集積回路の発展に際し、リスク、コスト及び設計時間を低減させるために利用されることができるだろう。
【００２０】
また、多くの実施形態では、ベース層は一般的にはダイの半導体部として用いられることに注意されたい。そして、ベース層は実際には、ダイの物理層の中に設けられ、半導体物理層がメタル（配線）又は絶縁層によって組み込まれることに注意されたい。
【００２１】
図３は、使用可能な異なるメタルプログラマブルベース層の数を増加させるための方法と同様に、メタルプログラマブルベース層を含むダイの使用ためのフロー図を提供する。
【００２２】
ブロック３１１では、メタルプログラマブルベース層ダイのプールが提供される。プールの中の異なるメタルプログラマブルベース層は、異なる容量のメモリ、シー・オブ・ゲート内における大小のゲート、又は特定のＩＰブロックを含むこと或いは除去することをもたらす。
【００２３】
ブロック３１３では、プラットフォームのプールの中からプラットフォームが選択される。多くの場合において、プラットフォームのプールの中から任意の特定のプラットフォームを選択することは、所望のメモリ容量、専門の論理機能に対して期待されるゲート要件、必要なＩ／Ｏの量及び可能であれば他の考慮事項により導かれる。多くの場合、チップ設計者は、チップを念頭に入れた一般的な要件を理解しており、これらの一般的な要件は、チップ機能性及びチップ要求に関するチップ設計者の自己の知識からしばしば由来するものであることを認識されたい。
【００２４】
ブロック３１５では、プラットフォームが特定用途のためにカスタマイズされる。例えば、特定のプラットフォームはチップ設計者の要求と完全に一致していなくてもよい。例えば、チップ設計者により異なるサイズのメモリブロックが必要とされるかもしれないし、又は選択されたプラットフォームが特定のＰＬＬ要件と適合しないかもしれないし、又はベース層が特定のＩ／Ｏ標準と適合できないかもしれない。よって、ブロック３１５では、プラットフォームのベース層は、特定の特徴を含むようにカスタマイズされる。好ましくは、ベース層に対するどのようなカスタマイズも、ある意味ではそれ自身がメタルプログラマブルであるように行われる。即ち、修正されるベース層の一部が、特定のクロック周波数の指定された出力を与えることが予想される場合、メタルプログラマブルベース層は、いくらか異なるクロック周波数で回路動作を提供するためのメタライゼーションを介して接続された他の構成要素を含むことができ、ある実施形態においては、メタルプログラマブルベース層の利用を特定するライブラリを用いてカスタマイズが実行されるだろう。
【００２５】
ブロック３１７では、カスタマイズされたプラットフォームがベース層メタルプログラマブルプラットフォームのプールの中に配置され、これと並行するブロック３１９では、カスタマイズされたプラットフォームが、所望のチップ特性を得るためにメタライズされる。その後プロセスは戻される。
【００２６】
図４は、本発明の側面に係る更なるフローチャートを提供し、ブロック４１１では、メタルプログラマブルダイのプールが提供される。
【００２７】
ブロック４１３において、プロセスがプールの中のダイは利用可能であるかどうかを判断する。一般的には、チップ設計者は、メタルプログラマブルダイのプールの中から利用可能なダイを検討し、それらの中にある任意のダイがチップ設計者の要求に対して利用可能であるかどうかを判断する。そのようなダイが利用可能である場合には、ブロック４１５において、プロセスが、必要な機能を達成するためにダイのカスタマイズが必要であるかどうか、或いはコスト削減が必要であるかどうかを判断する。コストの発生は、しばしばチップの多くのロットに対して必要とされるため、１ユニットあたりのチップコストがより重要である。もしカスタマイズ又はコスト削減が必要とされない場合は、ブロック４１７においてそのダイが使用される。ダイの一般的な使用は、ダイの中のベース層の構成要素を相互接続し、チップの必要な動作を達成するために、ダイのメタライゼーションを伴う。
【００２８】
しかしながら、もしカスタマイズ又はコスト削減が必要な場合、ブロック４１９において、ダイがメタルプログラマブルベースでカスタマイズされる。メタルプログラマブルベースのカスタマイズは、ベース層を修正することによって行われ、更に詳しくは、ベース層の一部に対し、チップに対する特定の要求が、コスト要求も含めて満たされるように行われる。
【００２９】
カスタマイズされたダイはその後、ブロック４２１における他のものの使用のために追加される。
【００３０】
しかしながら、ブロック４１３において、もしプール中のダイのいずれも利用可能でないと判断された場合、その後プロセスはブロック４２３へ進む。ブロック４２３では、カスタムメタルプログラマブルダイが設計される。カスタムメタルプログラマブルダイは、集積回路のカスタムデザインに一般的に用いられるカスタム設計技術を用いて設計される。しかしながら、好ましくは、設計は、ダイの中に含まれるあらゆる選択された構成要素に対する代替的な構成要素がダイの中に含まれたプログラマブル構成要素のライブラリを用いて行われる。
【００３１】
カスタムメタルプログラマブルダイの設計では、ブロック４２１においてカスタムメタルプログラマブルダイがプールの中に追加される。プロセスはその後戻される。
【００３２】
場合によりチップ設計者は、ダイのプールの単一のダイが不十分なフロアスペースを有しているという、十分に広い機能を有する必要がある場合がある。そのため、ある実施形態では、マルチタイル（multi-tile）ダイを、メタルプログラマブルダイのプールの素子として使用することができる。
【００３３】
図５は、半導体ウエハ上に形成された複数のタイルを示す。個々のダイを形成するために、通常はタイルラインに沿って、ウエハがダイシングされるため、場合により、タイルはダイと呼ばれる。本発明の実施の形態では、１つ（単一）のダイを形成するために複数のタイルが用いられる。ダイは、一般的には、操作の一部分として１つのウエハ上に形成され、この１つのウエハは多くの個々のダイを含み、その個々のダイは、ベース層又はメタライゼーションのいずれかに対して同じような方式で構成されてもよいし、されなくてもよい。ウエハ上に存在する全てのダイのためのウエハに対して処理が行われ、ウエハのスクライビング後に個々のダイが別々に切り離される。図５に示すように、ウエハ内の各タイルは他のタイルと隣接している。しかしながら、多くの場合においては、ウエハのスクライビングに関する材料損失を考慮にいれるために、ウエハ内のタイルの間には多少の間隔が設けられる。
【００３４】
図５のウエハは、その上に特定の数のタイルが形成された状態を示している。一般に、ウエハ上のタイルの数は、多数の要因によって、主としてウエハのサイズやウエハ上のタイルの大きさに依存する。説明のため、図５のウエハの４つのタイルについて議論する。第１タイル５１３、第２タイル５１５、第３タイル５１７及び第４タイル５１９がそれらの間に共通のコーナー（角）を共有して示されており、４つのタイルはそれぞれ形状が四角形であり、共に四角形を形成している。このため、第１タイルは、第２タイルと共通な辺を共有し、第１タイルは第３タイルと別の共通な辺を共有する。同じような事が、第２タイルは第１タイル及び第４タイルに関して、第３タイルは第１タイル及び第４タイルに関して、第４タイルは第３タイル及び第２タイル関して当てはまる。
【００３５】
図６は、図５の第１タイルのブロックフォーム中のレイアウトの一例を示す。様々な実施形態において第１タイルのレイアウトは、図６に示す物とは異なっている場合があってもよいし、様々な実施形態においては他のタイルが第１タイルと同様のレイアウトを有してもよいし、又はウエハ上の様々なタイルのレイアウトが異なっていてもよい。
【００３６】
図６に示すように、タイルは、タイルの周辺部付近に実質的に配置されたＩ／Ｏリング６１１を含む。Ｉ／Ｏリングは、例えばＩ／Ｏスロット６１３を含む、複数のＩ／Ｏスロットを含む。タイルのコーナー６１５は、ダイ上にある複数の構成要素又はブロックに用いられる回路を含むことができる。例えば、コーナーは、パワー基準回路（power reference circuitry）又はＰＬＬ６１７として示されるものを含んでいてもよい。
【００３７】
多くの実施形態においては、コア論理機能が、メモリ又はメモリに関する機能を追加的に含んでいてもよいが、タイルの中心部はコア論理機能を含むものと考えられてもよい。タイルの中心部には、高次レベル論理機能を設けるためのシー・オブ・ゲートを含む高次レベル（high level）論理ブロック６１９を含む。タイルの中心部には、装置特定論理機能ブロック６２１、６２３及びオンチップメモリブロック６２５ａ〜ｃをも含む。
【００３８】
図６には、１つのＩ／Ｏスロットが更に詳細に示されている。Ｉ／Ｏスロットは、Ｉ／Ｏスロットをコア論理機能とインターフェース接続するために設けられたコアロジックインターフェース部６２７を含む。コアロジックインターフェース部は、一般的にはしばしばメタライゼーションパターンに応じて、選択されたＩ／Ｏインターフェース標準に従って信号を形成するための論理を実装する構成要素を一般的には含む。Ｉ／Ｏスロットは、信号レベルを、コアドメインで使用された信号レベルをオフチップ又は後述するように他の隣接するタイルで使用される信号レベルに変換する変換部６２９をも含む。変換部もまたメタルプログラマブルであり、選択されたインターフェース要求に応じて、異なる変換を実行するように構成された回路を実装することができる。
【００３９】
図解するように、Ｉ／Ｏスロットはまた、２つのドライバ／レシーバ部６３１、６３３をも含む。多くの実施形態においては、メタライゼーションによって選択された特定の構成要素を有する１つのドライバ／レシーバ部だけが使用されるが、説明上は、２つのドライバ／レシーバ部が使用される。
【００４０】
第１ドライバ／レシーバ部６３１は、様々なＩ／Ｏ標準により信号を駆動させ、信号を受信する構成要素を含む。構成要素は、適切なＩ／Ｏがオフチップ信号源又は信号シンクと相互接続するのに必要な信号を駆動及び／又は受信するために選択的に相互接続され得る。一般的には、選択された構成要素は、チップ上のパッドに接続され、これにオフチップ信号を提供し受信するためにワイヤ及び他の構成が接続される。
【００４１】
第２ドライバ／レシーバ部６３２は、隣接するタイルから、信号を駆動し、信号を受信するための構成要素を含む。一般的に、構成要素は、例えばタイル間の信号を十分に駆動させるために信号駆動を増大させたものであってもよいが、ある実施形態においては、構成要素は、チップ間の信号伝送及び／又は受信のための構成要素と類似していてもよい。
【００４２】
例えばタイルが単一のダイとして用いられる場合、第１ドライバ／レシーバ部の構成要素は、必要なダイ可能性を提供するためにメタライザーションによって接続される。例えば、タイルがマルチタイルダイとして用いられ、特定のＩ／Ｏスロットがタイル間ダイ間の通信のために用いられ、第２ドライバ／レシーバ部の構成要素がメタライゼーションにより用いられるために接続される。勿論、多くの実施形態においては、第１部分及び第２部分が、別々の部分として設けられるのではなく、その代わりに構成要素を相互接続するメタライゼーションパターンに基づく必須機能を提供する単一部分として提供されてもよいことを認識されたい。更に、ある実施形態においては、第１部分がタイル間ダイ間の通信のために用いられ、第２部分は設けられなくてもよい。しかしながら、そのような実施形態は必ずしも好ましいものではなく、そのようにすることで電力消費を増加させる結果となるだろう。
【００４３】
ある実施の形態においては、図６のタイルのようなタイルは、１つのダイを形成するためにウエハからダイシングされる。このようなダイの例は、図２に示される。例えば、ダイは、図５のタイル５１３によって形成できる。したがって、図２のダイは、１つのタイルダイとして見なすことができる。
【００４４】
図７は、２つのタイルダイを示す。２つのタイルダイは、例えば、図５のタイル５１３、５１５によって形成することができる。よって、２つのタイルダイは、第１タイル７１１によって形成された部分と第２タイル７１３によって形成された部分とを含む。図７に示すように、第１信号経路７１５が、一般的にはメタライゼーションにより、第１タイルのＩ／Ｏスロットと第２タイルのＩ／Ｏスロットとの間に形成され、第２信号経路７１７が、一般的にはこれもまたメタライゼーションにより、第１タイルの他のＩ／Ｏスロットと第２タイルの他のＩ／Ｏスロットとの間に形成される。タイル間の２つの信号経路が図７に示され、多くの実施形態においては、更に多くの信号経路が複数のタイルのＩ／Ｏスロット間に設けられ、そしてそれらのＩ／Ｏスロットは、図７に示すように隣接していなくてもよいことを認識されたい。
【００４５】
図８は、４つのタイルダイを示している。４つのタイルダイは、例えば、図５のタイル５１３、５１５、５１７、５１９により形成することができる。よって、４つのタイルダイは、第１タイル８１１によって形成された部分、第２タイル８１３によって形成された部分、第３タイル８１５によって形成された部分及び第４タイル８１７によって形成された部分を含む。図８に示すように、第１信号経路８１９は、第１タイルのＩ／Ｏスロットと第２タイルのＩ／Ｏスロットとの間に形成される。同様に、第２信号経路は、第１タイルのＩ／Ｏスロットと第４タイルのＩ／Ｏスロットとの間に形成され、第３信号経路は、第３タイルのＩ／Ｏスロットと第４タイルとの間に形成される。図８の実施の形態では、第２タイルと第４タイルとの間には信号経路が全く形成されていない。勿論、別の実施形態では、これより少なく又はこれより多くの信号経路がタイル間に使用でき、そしてそのタイルのすべてが信号経路によって相互接続できる。
【００４６】
このように、本発明は、メタルプログラマブルダイ、メタルプログラマブルダイのプール、マルチタイルメタルプログラマブルダイ及びこれを製造し、使用する方法を提供する。本発明は、特定の具体的な実施形態によって具体的に説明したが、本発明は、具体的に説明したものとは別に、特許請求の範囲及びこの記載によってサポートされる本質的ではないバリエーションとともに、本発明が実施できることを認識されたい。
【符号の説明】
【００４７】
１１１…プール
２１１…Ｉ／Ｏリング
２１３…コア論理機能
２１５…コーナー
５１３…第１タイル
５１５…第２タイル
５１７…第３タイル
５１９…第４タイル
６１１…Ｉ／Ｏリング
６１３…Ｉ／Ｏスロット
６１５…コーナ
６１７…ＰＬＬ
６１９…論理ブロック
６２１、６２３…装置特定論理機能ブロック
６２５ａ〜ｃ…オンチップメモリブロック
６２７…コアロジックインターフェース部
６２９…変換部
６３１、６３３…ドライバ／レシーバ部
７１１…第１タイル
７１３…第２タイル
７１５…第１信号経路
７１７…第２信号経路
８１１…第１タイル
８１３…第２タイル
８１５…第３タイル
８１７…第４タイル
８１９…第１信号経路
【図１】
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【図２】
2011501443.tif 000004
【図３】
2011501443.tif 000005
【図４】
2011501443.tif 000006
【図５】
2011501443.tif 000007
【図６】
2011501443.tif 000008
【図７】
2011501443.tif 000009
【図８】
2011501443.tif 000010
【国際調査報告】
2011501443.tif 000011
2011501443.tif 000012